(57)【要約】【課題】ＭＯＳトランジスタの電流駆動力を充分に向上させることが可能な半導体装置を実現する。【解決手段】半導体基板の表面の平面視において、ＭＯＳトランジスタＴＲ１のソース／ドレイン活性層６ｃ１，６ｄ１のコーナーに面取りＣＮ１を施す。この面取りＣＮ１により、ソース／ドレイン活性層６ｃ１，６ｄ１と素子分離領域５ｂとの境界に鈍角が含まれるようになる。その結果、コーナーに鋭角的な部分が発生せずに、素子分離領域５ｂからソース／ドレイン活性層６ｃ１，６ｄ１へと加わる応力が緩和される。よって、この応力がＭＯＳトランジスタＴＲ１の電気特性に及ぼす影響を低減でき、電流駆動力を充分に向上させたＭＯＳトランジスタが実現できる。【選択図】        図１
2004200372.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面内に形成されたソース／ドレイン活性層を含むＭＩＳ（Metal Insulator Semiconductor）トランジスタと、
前記半導体基板の前記表面内において前記ソース／ドレイン活性層に接して形成された素子分離領域と
を備え、
前記半導体基板の前記表面の平面視において、前記ソース／ドレイン活性層と前記素子分離領域とは少なくとも一つの鈍角または曲線を含む境界で接しており、
前記鈍角または曲線は、前記半導体基板の前記表面の平面視における前記ソース／ドレイン活性層のコーナー部分に施された面取り形状である
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体基板の厚み方向においても、前記ソース／ドレイン活性層と前記素子分離領域とは少なくとも一つの鈍角または曲線を含む境界で接している
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体基板の表面に形成される半導体装置に関する。
【０００２】
【従来の技術】
半導体基板の表面に形成される半導体装置として、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタがある。ＭＯＳトランジスタは、半導体基板上に形成された制御電極たるゲート電極と、半導体基板表面内のうちゲート電極に隣接する位置に形成されたソース／ドレイン活性層とを有している。なお、半導体基板の表面においては、ソース／ドレイン活性層の周囲を囲む素子分離領域が酸化膜等で形成され、ソース／ドレイン活性層の形状が素子分離領域により規定される。
【０００３】
なお、この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００４】
【特許文献１】
特開２００２−１３４３７４号公報
【特許文献２】
特開平９−１５３６０３号公報
【非特許文献１】
G.Scott et al.,「NMOS Drive Current Reduction Caused by Transi-stor Layout and Trench Isolation Induced Stress」,(米国),IEDM,1999
【０００５】
【発明が解決しようとする課題】
ソース／ドレイン活性層は一般的に、半導体基板表面の平面視において長方形状に形成される。よって、ソース側、ドレイン側の双方を含めて考えれば、ソース／ドレイン活性層と素子分離領域とは４箇所のコーナーを含む境界で接している。
【０００６】
ところが、上記非特許文献１にも記されているように、半導体装置の微細化が進むと、素子分離領域の端部（すなわちソース／ドレイン活性層と素子分離領域との境界部分）からソース／ドレイン活性層に加わる応力（ストレス）が増大し、この応力がＭＯＳトランジスタにおける電気特性に影響を及ぼしていた。特に、ソース／ドレイン活性層のコーナー部分における応力の影響は大きく、この応力がキャリア移動度の減少やドレイン−ボディ接合でのリーク電流の増大を招き、ＭＯＳトランジスタの電気特性に大きな影響を及ぼしていた。
【０００７】
よって、ＭＯＳトランジスタの電流駆動力を向上させようとしても、コーナー部分における応力が原因でその目的が充分には達成されない場合があった。
【０００８】
そこで、この発明の課題は、ＭＯＳトランジスタの電流駆動力を充分に向上させることが可能な半導体装置を実現する。
【０００９】
【課題を解決するための手段】
請求項１に記載の発明は、半導体基板の表面内に形成されたソース／ドレイン活性層を含むＭＩＳ（Metal Insulator Semiconductor）トランジスタと、前記半導体基板の前記表面内において前記ソース／ドレイン活性層に接して形成された素子分離領域とを備え、前記半導体基板の前記表面の平面視において、前記ソース／ドレイン活性層と前記素子分離領域とは少なくとも一つの鈍角または曲線を含む境界で接しており、前記鈍角または曲線は、前記半導体基板の前記表面の平面視における前記ソース／ドレイン活性層のコーナー部分に施された面取り形状である半導体装置である。
【００１０】
【発明の実施の形態】
本発明に係る実施の形態では、ソース／ドレイン活性層のコーナーを面取りして鈍角形状とすることにより、コーナーにおける素子分離領域からソース／ドレイン活性層へと加わる応力を緩和する。
【００１１】
図１および図２は、本実施の形態に係る半導体装置たるＭＯＳトランジスタＴＲ１を示す図である。なお、図２は図１中の切断線II−IIにおける断面を示した図である。
【００１２】
図２に示すように、本実施の形態ではＭＯＳトランジスタＴＲ１を、シリコン基板からなる支持基板１、酸化膜層２およびＳＯＩ（Semiconductor On InsulatorまたはSilicon On Insulator）層３２を含む半導体基板上に形成している。
【００１３】
また、図２においては、ゲート電極７ｃ下のゲート絶縁膜４ｃ、ゲート電極７ｃ側方の側壁絶縁膜８、ゲート電極７ｃおよびソース／ドレイン活性層６ｃ１，６ｄ１上のシリサイド化領域９ｃ，１０ｃ，１０ｄ、ソース／ドレイン活性層６ｃ１，６ｄ１に隣接する素子分離領域５ｂを明示している。
【００１４】
図１に示すように、このＭＯＳトランジスタＴＲ１では、半導体基板の表面の平面視において、ソース／ドレイン活性層６ｃ１，６ｄ１のコーナーに面取りＣＮ１が施されている。この面取りＣＮ１により、ソース／ドレイン活性層６ｃ１，６ｄ１と素子分離領域５ｂとの境界に鈍角が含まれるようになる。その結果、コーナーに鋭角的な部分が発生せずに、素子分離領域５ｂからソース／ドレイン活性層６ｃ１，６ｄ１へと加わる応力が緩和される。
【００１５】
よって、ＭＯＳトランジスタＴＲ１の電気特性への影響を低減することが可能となり、電流駆動力を充分に向上させたＭＯＳトランジスタが実現できる。
【００１６】
なお、ＭＯＳトランジスタＴＲ１のチャネル方向は、図１にて方向Ｘ１として示すように、ＳＯＩ層３２における結晶方位＜１００＞に平行となるように配置されている。チャネル方向を結晶方位＜１００＞と平行に配置することにより、ＰチャネルＭＯＳトランジスタの電流駆動力が１５パーセント程度向上し、さらに、短チャネル効果も小さくなることが分かっている。
【００１７】
電流駆動力が向上する理由は、結晶方位＜１００＞の正孔の移動度の方が結晶方位＜１１０＞のそれよりも大きいためであり、短チャネル効果が小さくなる理由は、結晶方位＜１００＞のボロンの拡散係数の値の方が結晶方位＜１１０＞のそれよりも小さいためと考えられている。
【００１８】
また、面取りＣＮ１の形状については、その切り取り面が、チャネル方向に平行な方向Ｘ１に対して４５°ずれた方向Ｘ２に平行となるようにしておけばよい。
【００１９】
ソース／ドレイン活性層６ｃ１，６ｄ１のように、コーナーに面取りＣＮ１が施された形状の活性層を実現するには、以下のようにすればよい。
【００２０】
素子分離領域５ｂは一般的に、フォトリソグラフィ技術、熱酸化技術やトレンチ埋め込み技術を用いて形成される。このうちフォトリソグラフィ技術により素子分離領域５ｂの形状を規定する際に、基板上に形成するフォトレジストのパターニング形状（フォトレジストが残存する部分の形状）を、ソース／ドレイン活性層６ｃ１，６ｄ１と同じにして面取り形状にする。
【００２１】
そうすれば、フォトレジストに覆われた以外の部分を例えば熱酸化法により素子分離領域へと形成できる。その後、フォトレジストを除去し、素子分離領域で囲まれた部分に不純物を注入することにより、ソース／ドレイン活性層６ｃ１，６ｄ１を、図１に示したような、コーナーに面取りＣＮ１が施された形状に形成することができる。
【００２２】
なお、図２に示すように、このＭＯＳトランジスタＴＲ１では、半導体基板の厚み方向においても、ソース／ドレイン活性層６ｃ１，６ｄ１と素子分離領域５ｂとのコーナーに面取りＲＤが施されている。すなわち、ソース／ドレイン活性層６ｃ１，６ｄ１と素子分離領域５ｂとの境界に曲線部分が含まれている。この面取りＲＤを施すことで、コーナーに鋭角的な部分が発生せずに、素子分離領域５ｂからソース／ドレイン活性層６ｃ１，６ｄ１へと加わる応力が緩和される。
【００２３】
よって、ＭＯＳトランジスタＴＲ１の電気特性への応力の影響をさらに低減することが可能となり、電流駆動力を充分に向上させたＭＯＳトランジスタが実現できる。
【００２４】
半導体基板の厚み方向においてソース／ドレイン活性層６ｃ１，６ｄ１と素子分離領域５ｂとのコーナーに面取りＲＤを施すには、例えば上述のように熱酸化法により素子分離領域５ｂを形成すればよい。一般的に知られているとおり、熱酸化法を用いれば素子分離領域５ｂのコーナー部分は丸みを帯びた形状となる。これによりソース／ドレイン活性層６ｃ１，６ｄ１と素子分離領域５ｂとは曲線を含む境界で接することになる。なお、曲線以外にも少なくとも一つの鈍角を含む境界で接するようにしてもよい（例えばテーパを有するトレンチ内に素子分離領域５ｂを形成する場合など）。
【００２５】
なお、本実施の形態では、コーナーに面取りＣＮ１を施すので、ソース／ドレイン活性層６ｃ１，６ｄ１の面積は、面取りＣＮ１がない場合に比べて若干減少する。ソース／ドレイン活性層６ｃ１，６ｄ１の面積が減少すると、ソース／ドレイン活性層６ｃ１，６ｄ１に接続可能なコンタクトプラグ数は減少するので、活性層−プラグ間のコンタクト抵抗の増大が懸念されるかもしれない。
【００２６】
しかしながら、ソース／ドレイン活性層６ｃ１，６ｄ１の表面にシリサイド化領域１０ｃ，１０ｄを形成しておけば、コンタクト抵抗増大の抑制は充分可能である。
【００２７】
なお、ソース／ドレイン活性層６ｃ１，６ｄ１の幅Ｌ２は、コンタクトプラグＣＰの幅Ｌ１の例えば３倍程度以上としておけばよい。ソース／ドレイン活性層６ｃ１，６ｄ１の幅Ｌ２をこの程度に広く形成しておくことにより、コンタクト不良を生じにくくすることができる。つまり、ＭＯＳトランジスタＴＲ１をフォトリソグラフィ技術を用いて形成する際のフォトマスクずれ等の影響で、コンタクトプラグＣＰとソース／ドレイン活性層６ｃ１，６ｄ１とのアラインメントが多少ずれた場合であっても、コンタクトプラグＣＰがソース／ドレイン活性層６ｃ１，６ｄ１からはみだして形成される可能性を少なくすることができる。
【００２８】
なお、面取りＣＮ１の切り取り面のうちゲート電極７ｃ側の端部ＥＤ１の位置は、コンタクトプラグＣＰのゲート電極７ｃ側の端部の延長線ＬＮ１よりもゲート電極７ｃに近づいて配置されないようにするのがよい。ソース／ドレイン活性層６ｃ１，６ｄ１の面積が縮小してコンタクト抵抗が増大したり、コンタクトプラグＣＰがソース／ドレイン活性層６ｃ１，６ｄ１からはみだして形成される可能性が高まるからである。
【００２９】
なお、図１では、ソース／ドレイン活性層６ｃ１，６ｄ１のコーナーにおける面取りＣＮ１を直線的な形状としたが、もちろんこのような形状に限られるわけではない。例えば図３のように折れ線形状の面取りＣＮ２や、図４のように曲線形状の面取りＣＮ３を採用してもよい。
【００３０】
また、本実施の形態では、ＭＯＳトランジスタＴＲ１のソース／ドレイン活性層におけるコーナーの面取りを示したが、ＭＯＳトランジスタ以外の他の半導体装置であっても本発明を適用可能である。すなわち、例えばＭＯＳ構造を利用したキャパシタや、ＰＮ接合を利用したキャパシタ等のように、半導体基板の表面内に形成された活性層を利用する半導体装置であれば、活性層と素子分離領域との境界に含まれるコーナーの面取りを行うことで、電気特性への影響を低減することができる。
【００３１】
なお、例えば図５に示す構造のように、半導体基板上に複数のゲート電極７ｃ１〜７ｃ３が並列して形成され、各ゲート電極間および両端のゲート電極の隣接部にソース／ドレイン活性層６ｄ２ａ，６ｃ２ａ，６ｄ２ｂ，６ｃ２ｂが形成された構造を有するトランジスタの集合体ＴＲ２にも、本願発明を適用することは可能である。この場合は、各ゲート電極間のソース／ドレイン活性層６ｃ２ａ，６ｄ２ｂには上記のような活性層と素子分離領域との境界にコーナーが存在しないので、両端のソース／ドレイン活性層６ｄ２ａ，６ｃ２ｂにおいてのみコーナーの面取りを行えばよい。
【００３２】
【発明の効果】
請求項１に記載の発明によれば、半導体基板の表面の平面視において、ソース／ドレイン活性層と素子分離領域とは少なくとも一つの鈍角または曲線を含む境界で接している。よって、ソース／ドレイン活性層のコーナーに鋭角的な部分が発生せずに、境界の鈍角または曲線の部分において素子分離領域からソース／ドレイン活性層に加わる応力が緩和され、半導体装置の電気特性への影響を低減することが可能となる。これにより、電流駆動力を充分に向上させたＭＩＳトランジスタが実現できる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置を示す上面図である。
【図２】実施の形態に係る半導体装置を示す断面図である。
【図３】実施の形態に係る半導体装置の他の例を示す上面図である。
【図４】実施の形態に係る半導体装置の他の例を示す上面図である。
【図５】実施の形態に係る半導体装置の他の例を示す上面図である。
【符号の説明】
１  支持基板、２  酸化膜層、３２  ＳＯＩ層、ＴＲ１  ＭＯＳトランジスタ、５ｂ  素子分離領域、６ｃ１，６ｄ１  活性層、７ｃ  ゲート電極、ＣＮ１〜ＣＮ３  面取り部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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