(57)【要約】【課題】ＲＴＳ値から再生される回線クロックのジッタ量を抑制する。【解決手段】ＳＮシーケンサ部４Ａは、ＲＴＳ周期内の複数のＡＴＭセルのうち、１個のＡＴＭセルに含まれる送信順序を示すＳＣ値が誤っていた場合で、かつ、該ＡＴＭセル及び該ＡＴＭセルの前後のＡＴＭセルの誤りチェックが有効と判定された場合に、ＳＣ訂正制御信号１３１をＳＣ訂正制御部１３に出力する。ＳＣ訂正制御部１３は、ＳＡＲ−ＰＤＵヘッダ抽出部１が抽出したＳＮ値１０５に含まれるＳＣ値１０７と、ＳＣ訂正制御信号１３１により、誤っているＳＣ値を訂正するＳＣ訂正指示信号１３２をＳＮバッファ１１に出力する。【選択図】　　　　図２
2004056650.tif 000002
【特許請求の範囲】
【請求項１】
受信したＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）セルの誤りチェックにより上記ＡＴＭセルの受領又は廃棄を行うと共に、複数のＡＴＭセルに含まれる送信側のクロック情報であるＲＴＳ（Ｒｅｓｉｄｕａｌ　Ｔｉｍｅ　Ｓｔａｍｐ）値を抽出するＡＴＭセル分解・組立装置において、
１個のＲＴＳ値を送信するＲＴＳ周期内の複数のＡＴＭセルのうち、１個のＡＴＭセルに含まれる送信順序を示すＳｅｑｕｅｎｃｅ　Ｃｏｕｎｔ値が誤っていた場合で、かつ、該ＡＴＭセル及び該ＡＴＭセルの前後のＡＴＭセルの誤りチェックが有効と判定された場合に、上記Ｓｅｑｕｅｎｃｅ　Ｃｏｕｎｔ値を訂正して上記ＲＴＳ値を抽出することを特徴とするＡＴＭセル分解・組立装置。
【請求項２】
受信したＡＴＭセルの誤りチェックにより上記ＡＴＭセルの受領又は廃棄を行うと共に、複数のＡＴＭセルに含まれる送信側のクロック情報であるＲＴＳ値を抽出するＡＴＭセル分解・組立装置において、
１個のＲＴＳ値を送信するＲＴＳ周期内の複数のＡＴＭセルのうち、１個のＡＴＭセルが欠落した場合で、かつ、欠落しているＡＴＭセルの前後のＡＴＭセルの誤りチェックが有効と判定された場合に、前のＲＴＳ周期で抽出したＲＴＳ値と後のＲＴＳ周期でこれから抽出しようとするＲＴＳ値に基づき、ＲＴＳ値を補完することを特徴とするＡＴＭセル組立・分解装置。
【請求項３】
ＲＴＳ値を補完する際に、前のＲＴＳ周期で抽出したＲＴＳ値と後のＲＴＳ周期でこれから抽出しようとするＲＴＳ値の平均値に近くなるよう、欠落しているＡＴＭセルに含まれるＲＴＳ値を構成するＣｏｎｖｅｒｇｅｎｃｅ　Ｓｕｂｌａｙｅｒ　Ｉｎｄｉｃａｔｉｏｎを補完することを特徴とする請求項２記載のＡＴＭセル組立・分解装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は非同期転送モード（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）におけるＡＴＭセル分解・組立装置に関するものである。
【０００２】
【従来の技術】
ＡＴＭセルの伝送方式として、ＡＴＭアダプテーションレイヤタイプ１（以下ＡＡＬ１：ＡＴＭ　Ａｄａｐｔａｔｉｏｎ　Ｌａｙｅｒ　Ｔｙｐｅ１）プロトコルが、ＩＴＵ−Ｔ（国際電気通信連合・電気通信標準化部門）勧告Ｉ．３６３．１（ＩＴＵ−Ｔ　Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　Ｉ．３６３．１：“Ｂ−ＩＳＤＮ　ＡＴＭ　Ａｄａｐｔａｔｉｏｎ　Ｌａｙｅｒ（ＡＡＬ）　ｓｐｅｃｉｆｉｃａｔｉｏｎ，ｔｙｐｅｓ　１　ＡＡＬ”）に規定されている。
【０００３】
図１１はＩＴＵ−Ｔ勧告Ｉ．３６３．１で定義されている一般的なＡＡＬ１の５３オクテット（バイト）のＡＴＭセルの構造を示す図である。図に示すように、５オクテットのセルヘッダに続く４８オクテットのインフォメーションフィールドは、１バイトのＳＡＲ−ＰＤＵ（Ｓｅｇｍｅｎｔａｔｉｏｎ　Ａｎｄ　Ｒｅａｓｓｅｍｂｌｙ　ｓｕｂｌａｙｅｒ−　Ｐｒｏｔｏｃｏｌ　Ｄａｔａ　Ｕｎｉｔ）ヘッダと、４７バイトのＳＡＲ−ＰＤＵペイロードから構成されている。
【０００４】
また、ＳＡＲ−ＰＤＵヘッダは、４ビットのＳＮ（Ｓｅｑｕｅｎｃｅ　Ｎｕｍｂｅｒ）フィールドと４ビットのＳＮＰ（Ｓｅｑｕｅｎｃｅ　Ｎｕｍｂｅｒ　Ｐｒｏｔｅｃｔｉｏｎ）フィールドに大別されている。ＳＮフィールドは１ビットのＣＳＩ（Ｃｏｎｖｅｒｇｅｎｃｅ　Ｓｕｂｌａｙｅｒ　Ｉｎｄｉｃａｔｉｏｎ）フィールドと３ビットのＳＣ（Ｓｅｑｕｅｎｃｅ　Ｃｏｕｎｔ）フィールドから構成され、ＳＮＰフィールドは３ビットのＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）フィールドと１ビットのＥＰ（Ｅｖｅｎ　Ｐａｒｉｔｙ）フィールドから構成されている。
【０００５】
次にＳＡＲ−ＰＤＵヘッダ内のＳＣフィールドについて説明する。図１２は伝送される一般的なＡＡＬ１のＡＴＭセルを説明する図である。図１１に示すＳＡＲ−ＰＤＵヘッダ内のＳＣフィールドのＳＣ値として、図１２に示すように、ＡＴＭセル毎に送信順序を示す番号０〜７が付与されている。送信側では、０，１，２，…，７，０，１，２…のように、ｍｏｄｕｌｏ８で周期的にＳＣ値を１セル毎に割り当てる。受信側では、このＳＣ値の連続性をチェックすることにより、ＡＴＭセルの損失を検出することができる。
【０００６】
このＳＣ値を含むＳＮフィールドの４ビットのＳＮ値を受信側でチェックする方法として、ＩＴＵ−Ｔ勧告Ｉ．３６３．１に定義されているＳｅｑｕｅｎｃｅＮｕｍｂｅｒ　ｃｈｅｃｋアルゴリズムを用いる。ここでは、受信したＡＴＭセルにおけるＳＡＲ−ＰＤＵヘッダ内のＥＰフィールドのＥＰ値により偶数パリティチェックを行なうと共に、ＣＲＣフィールドのＣＲＣ値によりＣＲＣチェックを行なって、有効ＳＮであるか無効ＳＮであるかを判定する。また、その判定結果と、受信したＡＴＭセルのＳＣフィールドから抽出したＳＣ値から、受信したＡＴＭセルをＡｃｃｅｐｔ（受領）するか、ダミーデータを挿入してＡｃｃｅｐｔするか、又はＤｉｓｃａｒｄ（廃棄）するかを判定する。
【０００７】
次にＳＡＲ−ＰＤＵヘッダ内のＣＳＩフィールドについて説明する。図１２に示すように、ＳＡＲ−ＰＤＵヘッダ内のＣＳＩ値のうち、奇数のＳＣ値（ＳＣ＝１，３，５，７）のＣＳＩ値、計４ビットを抽出することで、ＳＲＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｒｅｓｉｄｕａｌ　Ｔｉｍｅ　Ｓｔａｍｐ；同期残差タイムスタンプ）方式により転送されてきたＲＴＳ（Ｒｅｓｉｄｕａｌ　Ｔｉｍｅ　Ｓｔａｍｐ）値を生成することができる。このように、ＲＴＳ値はＭＳＢからＬＳＢまでの４ビットで構成されている。
【０００８】
図１３はＡＡＬ１処理におけるＳＲＴＳ方式を説明する図である。このＳＲＴＳ方式はＩＴＵ−Ｔ勧告Ｉ．３６３．１で定義されているクロックリカバリ方式であり、送信側において網クロックｆｏｘでＰビットカウンタ（Ｐ＝４）を駆動し、通信対象の信号の転送クロックｆｓのＮカウントごとに、Ｐビットカウンタの出力をラッチする。そして、そのラッチ結果であるＲＴＳ値をＡＴＭセル内のＣＳＩ値に設定して送信する。受信側では、受信したＡＴＭセルからＲＴＳ値を抽出して、クロックｆｓの再生信号となるクロックｆｒをＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋ　Ｌｏｏｐ）により生成する。
【０００９】
即ち、送信側は送信する際のクロック情報を、網クロックｆｏｘを基準クロックとしてＰビットカウンタを駆動し、転送クロックｆｓである１．５４４ＭＨｚクロックの３００８ビット周期ごとに、図１３に示すように４ビットカウンタの値をラッチし、４ビットのＲＴＳ値を４個のＡＴＭセル内のＣＳＩ値に設定し、ＳＡＲ−ＰＤＵヘッダ内にマッピングして送信する。例えば、図１３ではＲＴＳ値として１３，１１，９，７，５…が得られ、この値を２進数にして４ビットで送信する。受信側では同様に網クロックｆｏｘを基準クロックとして同様にカウンタを動作させ、カウンタの出力結果と、ＡＴＭセルから抽出したＲＴＳ値を比較することで、１個のＲＴＳ値を送信するＲＴＳ周期である３００８ビット周期を再生することができる。
【００１０】
このようにＳＲＴＳ方式によりクロック送信側のクロックを受信側にて再生することができる。特に、ＣＢＲ（Ｃｏｎｓｔａｎｔ　Ｂｉｔ　Ｒａｔｅ）信号のように、絶えず一定速度で一定量のデータの転送を行う信号では、ネットワーク上の同期を前提としており、もし、この速度が異なり、例えば、送信側の速度が遅く、受信側の速度が速い場合に、その速度差によりデータを忠実に転送できなくなる。このことから送信側及び受信側でのクロックの同期が重要である。
【００１１】
しかし、図１３に示すように、ＲＴＳ値（＝９）が欠落することで、通常ｆｏｘを基準にしたカウンタで４７２０＋１４＝４７３４カウントであるＲＴＳ周期が、９までカウントすべきところを欠落により７までしかカウントしないので、４７３２になり、これが周波数のゆれ、即ちジッタ成分となる。ここで、４７２０は４ビットカウンタでフルにカウントする数で、１４はその余りである。このように、１つのＲＴＳ値が欠落すると、周波数が補正されるのは次のＲＴＳ周期が入力するタイミングとなり、約２ｍｓの間ｆｓの周波数からずれるため、ＲＴＳ値１１２の欠落による周波数のジッタに対する影響は非常に大きい。
【００１２】
図１４は従来のＡＡＬ１処理を行うＡＴＭセル分解・組立装置の構成を示すブロック図であり、ＩＴＵ−Ｔ勧告Ｉ．３６３．１で定義されている機能を実現するものである。図において、１は入力した５３バイトのＡＴＭセル１０１からＳＡＲ−ＰＤＵヘッダ１０２を抽出するＳＡＲ−ＰＤＵヘッダ抽出部、２はＳＡＲ−ＰＤＵヘッダ１０２に含まれる１ビットのＥＰ値により８ビットのＳＡＲ−ＰＤＵヘッダ１０２に対する偶数パリティチェックを行ない、ＯＫ／ＮＧのチェック結果１０３を出力するＥＰチェック部、３はＳＡＲ−ＰＤＵヘッダ１０２に含まれる３ビットのＣＲＣ値１０４により４ビットのＳＮ値１０５に対するＣＲＣチェックを行ない、ＯＫ／ＮＧのチェック結果１０６を出力するＣＲＣチェック部である。
【００１３】
また、図１４において、４はＳＮ（Ｓｅｑｕｅｎｃｅ　Ｎｕｍｂｅｒ）シーケンサ部であり、抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれる３ビットのＳＣ値１０７、ＥＰチェック部２によるチェック結果１０３、及びＣＲＣチェック部３によるチェック結果１０６に基づき、入力したＡＴＭセル１０１をＡｃｃｅｐｔ（受領）するか、Ｄｕｍｍｙを挿入してＡｃｃｅｐｔするか、Ｄｉｓｃａｒｄ（廃棄）するかを判定した判定結果１０８を出力すると共に、奇数のＳＣ値１０７＝１，３，５，７のいずれかのビット誤りや欠落により、ＳＮが損失していると判断された場合にクリア制御信号１０９を出力し、又は全ての奇数のＳＣ値１０７＝１，３，５，７のいずれもビット誤りや欠落がなく、全てのＳＮが有効と判断された場合の書き込み制御信号１１０を出力する。
【００１４】
さらに、図１４において、５は入力したＡＴＭセル１０１を蓄積するセルバッファ部、６はＳＮシーケンサ部４からの判定結果１０８に基づき、読み出し制御信号１１１によりセルバッファ部５に蓄積されているＡＴＭセル１０１を読み出して処理を行ない、４７バイトのＳＡＲ−ＰＤＵペイロード１１２を出力するセル処理部、７は抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれる４ビットのＳＮ値１０５と、ＳＮシーケンサ部４からのクリア制御信号１０９、書き込み制御信号１１０を入力して、４ビットのＲＴＳ値１１３を出力するＲＴＳ処理部である。
【００１５】
図１５は図１４に示すＲＴＳ処理部７の内部構成を示すブロック図である。図において、１１はＳＡＲ−ＰＤＵヘッダ抽出部１により抽出された４ビットのＳＮ値１０５を入力し、ＳＮ値１０５に含まれるＳＣ値１０７のＣＳＩ値１２１〜１２４を蓄積すると共に、ＳＮシーケンサ部４からのクリア制御信号１０９により蓄積しているＣＳＩ値１２１〜１２４をクリアするＳＮバッファ部である。
【００１６】
また、図１５において、１２はＳＮシーケンサ部４からの書き込み制御信号１１０により、ＳＮバッファ部１１に蓄積されているＣＳＩ値１２１〜１２４を書き込み、４ビットのＲＴＳ値１１３を出力するＲＴＳバッファ部である。
【００１７】
次に動作について説明する。
図１４において、入力した５３バイトのＡＴＭセル１０１はセルバッファ部５に蓄積される。ＳＡＲ−ＰＤＵヘッダ抽出部１は入力したＡＴＭセル１０１から図１１に示す１バイトのＳＡＲ−ＰＤＵヘッダ１０２を抽出する。抽出されたＳＡＲ−ＰＤＵヘッダ１０２はＥＰチェック部２に出力され、抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれるＣＲＣ値１０４とＳＮ値１０５はＣＲＣチェック部３に出力される。また、抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれるＳＮ値１０５はＲＴＳ処理部７に出力され、さらにＳＣ値１０７はＳＮシーケンサ部４に出力される。
【００１８】
ＥＰチェック部２は、ＳＡＲ−ＰＤＵヘッダ１０２に含まれる１ビットのＥＰ値により、８ビットのＳＡＲ−ＰＤＵヘッダ１０２に対する偶数パリティチェックを行ない、誤りがあるかないかのＯＫ／ＮＧのチェック結果１０３をＳＮシーケンサ部４に出力する。また、ＣＲＣチェック部３は、３ビットのＣＲＣ値１０４により４ビットのＳＮ値１０５のＣＲＣチェックを行ない、誤りがあるかないかのＯＫ／ＮＧのチェック結果１０６をＳＮシーケンサ部４に出力する。
【００１９】
ＳＮシーケンサ部４は、ＳＡＲ−ＰＤＵヘッダ抽出部１からのＳＣ値１０７、ＥＰチェック部２によるチェック結果１０３、及びＣＲＣチェック部３によるチェック結果１０６に基づき、セルバッファ部５に蓄積されたＡＴＭセル１０１をＡｃｃｅｐｔするか、Ｄｕｍｍｙを挿入してＡｃｃｅｐｔするか、又はＤｉｓｃａｒｄするかを判定し、判定結果１０８をセル処理部６に出力する。
【００２０】
また、ＳＮシーケンサ部４は、奇数のＳＣ値１０７＝１，３，５，７のいずれかがビット誤りや欠落により、ＳＮが損失していると判断した場合にクリア制御信号１０９をＲＴＳ処理部７に出力し、又は奇数のＳＣ値１０７＝１，３，５，７のいずれもビット誤りや欠落がなく、全てのＳＮが有効であると判断した場合に書き込み制御信号１１０をＲＴＳ処理部７に出力する。
【００２１】
セル処理部６は、ＳＮシーケンサ部４からの判定結果１０８に基づき、セルバッファ部５に蓄積されているＡＴＭセル１０１を、読み出し制御信号１１１により読み出し、読み出したＡＴＭセル１０１に対して、判定結果１０８がＡｃｃｅｐｔであれば、読み出したＡＴＭセル１０１のうち、４７バイトのＳＡＲ−ＰＤＵペイロード１１２を出力する。判定結果１０８がＤｕｍｍｙを挿入してＡｃｃｅｐｔであれば、４７バイト分のＤｕｍｍｙ　Ｄａｔａを出力した後、４７バイトのＳＡＲ−ＰＤＵペイロード１１２を出力する。判定結果１０８がＤｉｓｃａｒｄであれば、読み出したＡＴＭセル１０１を廃棄する。
【００２２】
ＲＴＳ処理部７は抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれる４ビットのＳＮ値１０５とＳＮシーケンサ部４からのクリア制御信号１０９、又は書き込み制御信号１１０を入力して、４ビットのＲＴＳ値１１３を出力する。
【００２３】
図１５に示すＲＴＳ処理部７において、ＳＮバッファ部１１はＳＡＲ−ＰＤＵヘッダ抽出部１により抽出された４ビットのＳＮ値１０５を入力し、ＳＮ値１０５に含まれる奇数のＳＣ値１０７のＣＳＩ値１２１〜１２４、即ち、ＳＣ値１０７＝１のＣＳＩ値１２１、ＳＣ値１０７＝３のＣＳＩ値１２２、ＳＣ値１０７＝５のＣＳＩ値１２３、ＳＣ値１０７＝７のＣＳＩ値１２４を蓄積する。
【００２４】
また、ＳＮシーケンサ部４から、奇数のＳＣ値１０７＝１，３，５，７のいずれかがビット誤まりや欠落により、ＳＮが損失していると判断された場合のクリア制御信号１０９が入力されると、ＳＮバッファ部１１に蓄積されているＣＳＩ値１２１〜１２４はクリアされる。
【００２５】
ＳＮシーケンサ部４から、奇数のＳＣ値１０７＝１，３，５，７のいずれもがビット誤まりや欠落がなく、ＳＮが損失していないと判断された場合の書き込み制御信号１１０が入力されると、ＳＮバッファ部１１に蓄積されているＣＳＩ値１２１〜１２４はＲＴＳバッファ部１２に書き込まれ、各ＣＳＩ値１２１〜１２４から構成される４ビットのＲＴＳ値１１３が出力される。
【００２６】
このように、このＲＴＳ値１１３は、４個の奇数のＳＣ値を持つＡＴＭセル１０１のうち、１個のＡＴＭセル１０１でも損失した場合には失われてしまう。この１個のＡＴＭセル１０１の損失時のＲＴＳ値１１３の対処方法については、ＩＴＵ−Ｔ勧告Ｉ．３６３．１には明確な手法が明記されていない。
【００２７】
また、伝送速度のハイアラーキの一種である、例えばＤＳ１（１．５４４Ｍｂ／ｓ）のインタフェースに、この方式を適用している場合に、１個のＲＴＳ値１１３を生成するためには、８セルに収容される信号のビット数を３００８、ＤＳ１の１フレームのビット数を１９３、ＤＳ１の１フレーム周期を０．１２５ｍｓとすると、
３００８／１９３×０．１２５＝約２ｍｓ
を要することから、１個のＡＴＭセル１０１の損失によるＳＲＴＳ方式に対する影響は非常に大きなものとなる。
【００２８】
【発明が解決しようとする課題】
従来のＡＴＭセル分解・組立装置は以上のように構成されているので、ＲＴＳ周期内の４個の奇数のＳＣ値を持つＡＴＭセル１０１のうち、１個の奇数のＳＣ値を持つＡＴＭセル１０１が損失した場合には、ＲＴＳ値１１３は失われてしまい、ＲＴＳ値１１３から再生される回線クロックのジッタ量が多くなるという課題があった。
【００２９】
この発明は上記のような課題を解決するためになされたもので、ＲＴＳ周期であるＳＣ値１０７＝０〜７中の奇数のＳＣ値を持つＡＴＭセル１０１が１個損失した場合に、そのＲＴＳ周期にて抽出したＲＴＳ値１１３を廃棄せずに回復をはかることにより、廃棄した場合のＲＴＳ値１１３の飛びを避けることができ、ＲＴＳ値１１３から再生される回線クロックのジッタ量を抑制することができるＡＴＭセル分解・組立装置を得ることを目的とする。
【００３０】
【課題を解決するための手段】
この発明に係るＡＴＭセル分解・組立装置は、ＲＴＳ周期内の複数のＡＴＭセルのうち、１個のＡＴＭセルに含まれる送信順序を示すＳｅｑｕｅｎｃｅ　Ｃｏｕｎｔ値が誤っていた場合で、かつ、該ＡＴＭセル及び該ＡＴＭセルの前後のＡＴＭセルの誤りチェックが有効と判定された場合に、Ｓｅｑｕｅｎｃｅ　Ｃｏｕｎｔ値を訂正してＲＴＳ値を抽出するものである。
【００３１】
この発明に係るＡＴＭセル分解・組立装置は、ＲＴＳ周期内の複数のＡＴＭセルのうち、１個のＡＴＭセルが欠落した場合で、かつ、欠落しているＡＴＭセルの前後のＡＴＭセルの誤りチェックが有効と判定された場合に、前のＲＴＳ周期で抽出したＲＴＳ値と後のＲＴＳ周期でこれから抽出しようとするＲＴＳ値に基づき、ＲＴＳ値を補完するものである。
【００３２】
この発明に係るＡＴＭセル分解・組立装置は、ＲＴＳ値を補完する際に、前のＲＴＳ周期で抽出したＲＴＳ値と後のＲＴＳ周期でこれから抽出しようとするＲＴＳ値の平均値に近くなるよう、欠落しているＡＴＭセルに含まれるＲＴＳ値を構成するＣｏｎｖｅｒｇｅｎｃｅ　Ｓｕｂｌａｙｅｒ　Ｉｎｄｉｃａｔｉｏｎを補完するものである。
【００３３】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＡＡＬ１処理を行うＡＴＭセル分解・組立装置の構成を示すブロック図であり、図において、４ＡはＳＮ（Ｓｅｑｕｅｎｃｅ　Ｎｕｍｂｅｒ）シーケンサ部であり、抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれる３ビットのＳＣ値１０７、ＥＰチェック部２によるチェック結果１０３、及びＣＲＣチェック部３によるチェック結果１０６に基づき、入力したＡＴＭセル１０１をＡｃｃｅｐｔ（受領）するか、Ｄｕｍｍｙを挿入してＡｃｃｅｐｔするか、又はＤｉｓｃａｒｄ（廃棄）するかのいずれかを判定した判定結果１０８を出力すると共に、ＳＣ値１０７がビット誤りのために０から７まで連続して入力されなくても、ＳＣ値１０７の訂正可能な状態を検出した場合には、ビット誤りのあるＳＣ値１０７を訂正させるための訂正制御信号１３１を出力する。
【００３４】
また、図１において、７Ａは抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれる４ビットのＳＮ値１０５と、ＳＮシーケンサ部４からの訂正制御信号１３１を入力して、ビット誤りのあるＳＣ値１０７を訂正して４ビットのＲＴＳ値１１３を出力するＲＴＳ処理部で、その他の構成は従来の図１４に示す構成と同様である。
【００３５】
図２は図１に示すＲＴＳ処理部７Ａの内部構成を示すブロック図である。図において、１３はＳＣ訂正制御部であり、ＳＮシーケンサ部４Ａからの訂正制御信号１３１を入力し、ＳＡＲ−ＰＤＵヘッダ抽出部１からのＳＮ値１０５に含まれるＳＣ値１０７を入力して、ビット誤りのあるＳＣ値１０７を訂正するよう指示する訂正指示信号１３２を出力し、ＳＣ値１０７が０から７まで連続せず、しかもＳＮシーケンサ部４からの訂正制御信号１３１が入力されない場合に、バッファクリア信号１３３を出力し、ＳＣ値１０７が０から７まで連続している場合、又はＳＮシーケンサ部４Ａからの訂正制御信号１３１が入力されている場合に、書き込み制御信号１３４を出力する。その他の構成は従来の図１５に示す構成と同様である。
【００３６】
次に動作について説明する。
図１において、ＳＡＲ−ＰＤＵヘッダ抽出部１、ＥＰチェック部２、ＣＲＣチェック部３、セルバッファ部５、セル処理部６の処理は、従来の図１４に示す構成の処理と同様である。
【００３７】
ＳＮシーケンサ部４Ａは、ＳＡＲ−ＰＤＵヘッダ抽出部１から入力したＳＣ値１０７、ＥＰチェック部２によるチェック結果１０３、及びＣＲＣチェック部３によるチェック結果１０６から、入力したＡＴＭセル１０１をＡｃｃｅｐｔするか、Ｄｕｍｍｙを挿入してＡｃｃｅｐｔするか、又はＤｉｓｃａｒｄするかのいずれかを判定し、判定結果１０８をセル処理部６に出力する。
【００３８】
図３はＥＰチェック部２からのチェック結果１０３、及びＣＲＣチェック部３からのチェック結果１０６に基づくＳＮシーケンサ部４Ａの動作表を示す図である。図３（ａ）はＥＰチェック部２によるチェック結果１０３やＣＲＣチェック部３によるチェック結果１０６に誤りがなく安定した状態である訂正モードの動作表を示し、図３（ｂ）は初期状態や、チェック結果１０３，１０６に誤りが発生した状態である検出モードの動作表を示している。
【００３９】
図３において、「パリティ」欄の「違反なし」は、チェック結果１０３がＯＫで誤りがないことを示し、「違反」はチェック結果１０３がＮＧで誤りが発生したことを示している。また、「ＣＲＣシンドローム」欄の「０」は、チェック結果１０６がＯＫで誤りがないことを示し、「０以外」はチェック結果１０６がＮＧで誤りが発生したことを示している。
【００４０】
図３に示すように、ＳＮシーケンサ部４Ａは、訂正モードにおいて、パリティ及びＣＲＣシンドロームに誤りがない場合には訂正モードを継続し、誤りが発生すると検出モードへ移行し、また、検出モードにおいて、誤りがない場合には訂正モードへ移行し、誤りが発生すると検出モードを継続する。このように、ＳＮシーケンサ部４Ａは、誤りの有無に対応して状態を訂正モードと検出モードに遷移している。また、「現在の動作」欄に示すように、ＳＮシーケンサ部４Ａは、訂正モード、検出モードにおける誤りの有無に対応して、訂正動作を行うと共に、入力したＡＴＭセル１０１のＳＮフィールドが有効ＳＮであるか、無効ＳＮであるかを判定している。
【００４１】
例えば、図３（ａ）の訂正モードの状態において、入力したＡＴＭセル１０１のパリティチェック結果が違反で、ＣＲＣシンドローム＝０の場合には、図３（ａ）の訂正モードでの動作表に従い、「有効ＳＮ」と判定し検出モードに遷移する。従って、次に入力したＡＴＭセル１０１の判定は図３（ｂ）の検査モードでの動作表に従い判定する。
【００４２】
図４はセルバッファ部５に蓄積されたＡＴＭセル１０１に対するＳＮシーケンサ部４Ａの判定処理を示す図である。図４の「イベント」欄の「誤りチェック」欄は、図３の「現在の動作」欄の「有効ＳＮ」、「無効ＳＮ」の判定結果を示し、「受信ＳＣ」欄は入力したＳＣ１０７の連続性チェック結果を示している。「受信ＳＣ」欄における「Ｒａ」は前回ＡｃｃｅｐｔされたＡＴＭセル１０１のＳＣ値を示し、「Ｒｓ」は蓄積されているＡＴＭセル１０１のＳＣ値を示している。
【００４３】
また、図４の「現在の状態」欄において、「ｓｔａｒｔ」は初期状態を示し、「Ｏｕｔ　ｏｆ　Ｓｙｎｃ」はｓｔａｒｔ状態において誤りチェック結果が有効ＳＮの場合に遷移する状態を示し、「ｓｙｎｃ」はＯｕｔ　ｏｆ　Ｓｙｎｃ状態において誤りチェック結果が有効ＳＮで受信ＳＣが連続ＳＣの場合に遷移する状態を示し、正常なＡＴＭセル１０１の入力状態を示している。また、「Ｉｎｖａｌｉｄ」はｓｙｎｃ状態において誤りチェック結果が無効のＳＮの場合に遷移する状態を示し、「Ｏｕｔ　ｏｆ　Ｓｅｑ」はｓｙｎｃ状態において誤りチェック結果が有効ＳＮで受信ＳＣが不連続ＳＣの場合に遷移する状態を示している。
【００４４】
図４に示すように、ＳＮシーケンス４Ａは、現在の各状態のイベント結果に応じて、「蓄積セルに対する判定」欄に示すように、セルバッファ部５に蓄積されたＡＴＭセル１０１をＡｃｃｅｐｔするか、Ｄｕｍｍｙを挿入してＡｃｃｅｐｔするか、又はＤｉｓｃａｒｄするかのいずれかを判定し、「次状態」の欄に示す状態に遷移する。
【００４５】
例えば、現在の状態がＳｔａｒｔ状態の場合に、入力したＡＴＭセル１０１に対する誤りチェックが有効ＳＮであった場合は、前入力のＡＴＭセル１０１がないため受信ＳＣの判定は無視し、前入力の蓄積セルに対する判定はＤｉｓｃａｒｄとし、次状態としてＯｕｔ　ｏｆ　Ｓｙｎｃに遷移する。ここで、入力したＡＴＭセル１０１は蓄積される。
【００４６】
また、例えば、現在の状態がＳｙｎｃ状態の場合に、入力したＡＴＭセル１０１に対する誤りチェックが有効ＳＮで、受信ＳＣの結果が不連続ＳＣ（例えば、前回入力したＡＴＭセル１０１のＳＣ値＝１で、今回入力したＡＴＭセル１０１が２以外）の場合は、前入力の蓄積セルに対する判定はＡｃｃｅｐｔとし、次状態としてＯｕｔ　ｏｆ　Ｓｅｑに遷移する。ここで、入力したＡＴＭセル１０１は蓄積される。
【００４７】
さらに、例えば、現在の状態がＯｕｔ　ｏｆ　Ｓｅｑ状態の場合に、入力したＡＴＭセル１０１に対する誤りチェック結果が有効ＳＮで、受信ＳＣの結果がＲａ＋１（例えば、ＡＴＭセル１０１のＳＣ値＝１，２，３，５，４，５，６，７における４）の場合は、前入力の蓄積セル（ＳＣ値＝５）に対する判定はＤｉｓｃａｒｄとし、次状態としてＳｙｎｃに遷移する。ここで、入力したＡＴＭセル１０１は蓄積される。
【００４８】
さらに、例えば、現在の状態がＯｕｔ　ｏｆ　Ｓｅｑ状態の場合に、入力したＡＴＭセル１０１に対する誤りチェック結果が有効ＳＮで、受信ＳＣの結果がＲｓ＋１の場合は、前入力の蓄積セルに対する判定はＡｃｃｅｐｔとするが、その前に損失セル分のダミーデータを挿入し、次状態としてＳｙｎｃに遷移する。ここで、入力したＡＴＭセル１０１は蓄積される。
【００４９】
このような遷移が発生するパタンとして、ＳＮ値１０６が…，７，０，１，４，５の順に入力してきたときに、上記に示す前入力のＡＴＭセル１０１のＳＣ値１０７が４で、今回入力したＡＴＭセル１０１のＳＣ値１０７が５の場合には、前入力のＳＣ値１０７が４のＡＴＭセル１０１をＡｃｃｅｐｔするが、その前のＳＣ値１０７が２，３のＡＴＭセル１０１を損失セルと判断し、２セル分のダミーデータを挿入する。
【００５０】
さらに、例えば、現在の状態がＯｕｔ　ｏｆ　Ｓｅｑ状態の場合に、入力したＡＴＭセル１０１に対する誤りチェック結果が有効ＳＮで、受信ＳＣの結果がＲａ＋２（例えば、ＡＴＭセル１０１のＳＣ値＝１，２，３，５，５，６，７における後の５）の場合は、前入力の蓄積セル（前の５）に対する判定はＡｃｃｅｐｔとし（ＳＣ値＝４とみなす）、次状態としてＳｙｎｃに遷移する。ここで、入力したＡＴＭセル１０１は蓄積される。
【００５１】
ＳＮシーケンサ部４Ａは、ＳＣ値１０７の訂正可能な状態を検出した場合に、ビット誤まりのあるＳＣ値１０７を訂正させるための訂正制御信号１３１を出力する。即ち、入力したＡＴＭセル１０１のＳＣ値１０７が、１，２，６，４，５…における６のように、１つのＡＴＭセル１０１のＳＣ値１０７がビット誤りの場合で、ビット誤りのあるＡＴＭセル１０１及びこのＡＴＭセル１０１の前後のＡＴＭセル１０１の誤りチェックが有効ＳＮと判定された場合に、即ち、図４に示す状態がＳｙｎｃ→Ｏｕｔ　ｏｆ　Ｓｅｑ→Ｓｙｎｃの遷移で、かつＯｕｔ　ｏｆ　Ｓｅｑにおける誤りチェック結果が有効ＳＮで受信ＳＣがＲａ＋２の遷移の場合を、ＳＣ値１０７の訂正可能な状態として検出し、ビット誤まりのあるＳＣ値１０７を訂正させるための訂正制御信号１３１を出力する。
【００５２】
図２に示すＲＴＳ処理部７Ａにおいて、ＳＣ訂正制御部１３は、ＳＮシーケンサ部４Ａからの訂正制御信号１３１を入力し、ＳＡＲ−ＰＤＵヘッダ抽出部１からのＳＮ値１０５に含まれるＳＣ値１０７を入力して、ビット誤まりのあるＳＣ値１０７を訂正するよう指示する訂正指示信号１３２をＳＮバッファ部１１に出力する。
【００５３】
図５はＳＣ訂正制御部１３によるＳＣ訂正制御を説明する図である。図に示すように、ＳＣ値１０１が、０，１，２，３，４，４，６，７と入力してきた場合に、従来の技術ではＳＣ値１０７＝５のビット誤まりがあるために、ＲＴＳ値１１３としては４ｂｉｔ全て廃棄されていた。今回、この例に示すように、状態がｓｙｎｃ→ｏｕｔ　ｏｆ　ｓｅｑ→ｓｙｎｃのように遷移する場合で、かつ、図４における誤りチェック結果が有効ＳＮで受信ＳＣがＲａ＋２の遷移の場合、ビット誤まりのあるＳＣ値１０７＝４を、ＳＣ値１０７＝５に訂正することが可能である。実際に、Ｐａｙｌｏａｄの扱いとしては廃棄せずにＡｃｃｅｐｔするような状態遷移を行う。Ｐａｙｌｏａｄと同様に、ＣＳＩ値に関してもＳＣ値１０７＝５と訂正を行うことで、ＳＣ値１０７＝５の場合のＲＴＳ値１１３を抽出することが可能となる。
【００５４】
状態がｓｙｎｃ→ｏｕｔ　ｏｆ　ｓｅｑ→ｓｙｎｃのように遷移する場合は、ＳＣ値１０７は必ず、ｎ→ｘ→ｎ＋２となるため（ｎ、ｘ：０〜７の任意の値、但し、ｎ＝６の場合はｎ＋２＝０、またｎ＝７の場合はｎ＋２＝１となる）、この場合にｘをｎ＋１にする動作を行うことで訂正可能となる。図５の例では、ｎ＝４、ｘ＝４であり、このｘをｎ＋１である５に置き換えることでＳＣ値１０７を訂正することができる。
【００５５】
即ち、ＳＣ訂正制御部１３は、ＳＮシーケンサ部４から訂正可能を示す訂正制御信号１３１を入力してきたときに、不連続となっている該当のＳＣ値１０７を訂正するよう訂正指示信号１３２を生成して、訂正するＳＣ値１０７（上記のｘ）及び訂正するＳＣ値１０７（上記のｎ＋１）をＳＮバッファ部１１に出力する。ＳＮバッファ部１１では、ＳＡＲ−ＰＤＵヘッダ抽出部１からの４ビットのＳＮ値１０５に含まれるＳＣ値１０７の中で、不連続となっている該当のＳＣ値１０７＝４が５に置き換えられる。
【００５６】
ＳＮバッファ部１１はＳＡＲ−ＰＤＵヘッダ抽出部１からのＳＮ値１０５に含まれるＳＣ値１０７のＣＳＩ値１２１〜１２４、即ち、図５の例では、ＳＣ値１０７＝１のＣＳＩ値１２１＝１、ＳＣ値１０７＝３のＣＳＩ値１２２＝１、置き換えられたＳＣ値１０７＝５のＣＳＩ値１２３＝０、ＳＣ値１０７＝７のＣＳＩ値１２４＝０を蓄積する。
【００５７】
ＳＣ訂正制御部１３は、ＳＣ値１０７が０から７まで連続している場合や、連続していなくてもＳＮシーケンサ部４から訂正制御信号１３１が入力された場合には、書き込み制御信号１３４をＲＴＳバッファ部１２に出力し、ＳＮバッファ部１１に蓄積されているＣＳＩ値１２１〜１２４をＲＴＳバッファ部１２に書き込み、図５に示すように、ＲＴＳ値１１３＝１１００が出力される。
【００５８】
また、ＳＣ訂正制御部１３は、ＳＣ値１０７が０から７まで連続せず、しかもＳＮシーケンサ部４からの訂正制御信号１３１が入力されない場合に、バッファクリア信号１３３をＳＮバッファ部１１に出力し、蓄積されているＣＳＩ値１２１〜１２４をクリアしてＲＴＳバッファ部１２に書き込まないように制御する。
【００５９】
以上のように、この実施の形態１によれば、ＲＴＳ周期内の１個のＡＴＭセル１０１のＳＣ値１０７がビット誤りの場合で、ビット誤りのあるＡＴＭセル１０１及びこのＡＴＭセル１０１の前後のＡＴＭセル１０１の誤りチェックが有効ＳＮと判定された場合に、ビット誤りのあるＳＣ値１０７を訂正し、ＲＴＳ周期内のＲＴＳ値１１３を廃棄せずに抽出することにより、廃棄した場合のＲＴＳ値１１３の飛びを避けることができ、ＲＴＳ値１１３から再生される回線クロックのジッタ量を抑制することができるという効果が得られる。
【００６０】
実施の形態２．
図６はこの発明の実施の形態２によるＡＡＬ１処理を行うＡＴＭセル分解・組立装置の構成を示すブロック図である。図において、４ＢはＳＮ（Ｓｅｑｕｅｎｃｅ　Ｎｕｍｂｅｒ）シーケンサ部であり、抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれる３ビットのＳＣ値１０７、ＥＰチェック部２によるチェック結果１０３、及びＣＲＣチェック部３によるチェック結果１０６に基づき、入力したＡＴＭセル１０１をＡｃｃｅｐｔするか、Ｄｕｍｍｙを挿入してＡｃｃｅｐｔするか、又はＤｉｓｃａｒｄするかのいずれかを判定した判定結果１０８を出力すると共に、ＲＴＳ周期内で、例えば０，１，２，３，４，６，７のように、奇数のＳＣ値１０７を持つＡＴＭセル１０１のうち１個が欠落している場合に、フラグ１４１として「１」を出力し、それ以外の場合にフラグ１４１として「０」を出力し、奇数のＳＣ値１０７を持つ全てのＡＴＭセル１０１が欠落していない場合、又は奇数のＳＣ値１０７を持つ１個のＡＴＭセル１０１が欠落している場合に書き込み制御信号１４２を出力し、奇数のＳＣ値１０７を持つ２個以上のＡＴＭセル１０１が欠落している場合にクリア制御信号１４３を出力する。
【００６１】
また、図６において、７Ｂは抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれる４ビットのＳＮ値１０５と、ＳＮシーケンサ部４Ｂからのフラグ１４１、書き込み制御信号１４２、クリア制御信号１４３を入力し、欠落している奇数のＳＣ値１０７のＣＳＩ値を補完して４ビットのＲＴＳ値１１３を出力するＲＴＳ処理部である。その他の構成は従来の図１４に示す構成と同様である。
【００６２】
図７は図６に示すＲＴＳ処理部７Ｂの内部構成を示すブロック図である。図において、１４はフラグ１４１の「１」又は「０」を保持するフラグ保持部、１５はＳＮバッファ部１１からのＣＳＩ値１２１，１２２，１２３，１２４と、フラグ保持部１４からのフラグ１４１を入力し、欠落している奇数のＳＣ値１０７のＣＳＩ値を補完して出力するＲＴＳ補完部である。その他の構成は従来の図１５に示す構成と同様である。
【００６３】
図８は図７に示すＲＴＳ補完部１５の内部構成を示すブロック図である。図において、２１は（ｔ＋１）バッファ部、２２は（ｔ）バッファ部、２３は（ｔ−１）バッファ部であり、それぞれＲＴＳ周期の時系列ｔ＋１，ｔ，ｔ−１におけるＣＳＩ値１２１，１２２，１２３，１２４とフラグ１４１を蓄積する。２４は（ｔ＋１）バッファ部２１、（ｔ）バッファ部２２、（ｔ−１）バッファ部２３に蓄積されている各フラグ１４１を判定し、（ｔ）バッファ部２２に蓄積されていないＣＳＩ値を補完するよう指示するフラグ判定部である。
【００６４】
また、図８において、２５は（ｔ）バッファ部２２に蓄積されていないＣＳＩ値を「０」としてＲＴＳ値を算出する演算部、２６は（ｔ）バッファ部２２に蓄積されていないＣＳＩ値を「１」としてＲＴＳ値を算出する演算部、２７はフラグ判定部２４からの指示により、（ｔ＋１）バッファ部２１と（ｔ−１）バッファ部２３に各々に蓄積されているＣＳＩ値によるＲＴＳ値の平均値を算出する演算部、２８は演算部２５，２６により算出されたＲＴＳ値と、演算部２７により算出されたＲＴＳ値の平均値を比較して、ＲＴＳ値の平均値に近い方を選択するよう指示する比較部である。
【００６５】
さらに、図８において、２９は比較部２８からの指示により、演算部２５又は演算部２６により算出されたＲＴＳ値を選択し、選択したＲＴＳ値となるＣＳＩ値を（ｔ’）バッファ部３０に出力すると共に、ＣＳＩ値の補完を行ったことによりフラグ１４１を「１」から「０」に変更して、（ｔ’）バッファ部３０に出力する選択部、３０は選択部２９から出力されたＣＳＩ値とフラグ１４１を蓄積する（ｔ’）バッファ部、３１はフラグ判定部２４からの指示により、（ｔ）バッファ部２２の出力又は（ｔ’）バッファ部３０の出力を選択する選択部である。
【００６６】
次に動作について説明する。
図６において、ＳＡＲ−ＰＤＵヘッダ抽出部１、ＥＰチェック部２、ＣＲＣチェック部３、セルバッファ部５、セル処理部６の処理は、従来の図１４に示す構成の処理と同様である。
【００６７】
ＳＮシーケンサ部４Ｂは、ＳＡＲ−ＰＤＵヘッダ抽出部１から入力したＳＣ値１０７、ＥＰチェック部２によるチェック結果１０３、及びＣＲＣチェック部３によるチェック結果１０６から、入力したＡＴＭセル１０１をＡｃｃｅｐｔするか、Ｄｕｍｍｙを挿入してＡｃｃｅｐｔするか、又はＤｉｓｃａｒｄするかのいずれかを判定し、判定結果１０８をセル処理部６に出力する。
【００６８】
また、ＳＮシーケンサ部４Ｂは、ＲＴＳ周期内で、例えば０，１，２，３，４，６，７，０，のように、奇数のＳＣ値１０７を持つ１個のＡＴＭセルが欠落している場合で、かつ、欠落しているＡＴＭセル１０１の前後のＡＴＭセル１０１の誤り誤りチェックが有効ＳＮの場合に、即ち、図４に示す状態がＳｙｎｃ→Ｏｕｔ　ｏｆ　Ｓｅｑ→Ｓｙｎｃの遷移で、かつ受信ＳＣがＲｓ＋１の遷移の場合に、フラグ１４１として、欠落している奇数のＳＣ値１０７のＣＳＩ値を補完可能であることを示す「１」を出力し、それ以外の場合はフラグ１４１として「０」を出力する。
【００６９】
さらに、ＳＮシーケンサ部４Ｂは、奇数のＳＣ値１０７を持つ全てのＡＴＭセル１０１が欠落していない場合、又は奇数のＳＣ値１０７を持つ１個のＡＴＭセル１０１が欠落している場合に書き込み制御信号１４２を出力し、奇数のＳＣ値１０７を持つ２個以上のＡＴＭセル１０１が欠落している場合にクリア制御信号１４３を出力する。
【００７０】
ＲＴＳ処理部７Ｂは抽出されたＳＡＲ−ＰＤＵヘッダ１０２に含まれる４ビットのＳＮ値１０５と、ＳＮシーケンサ部４Ｂからのフラグ１４１、書き込み制御信号１４２、クリア制御信号１４３を入力し、欠落している奇数のＳＣ値１０７のＣＳＩ値を補完して４ビットのＲＴＳ値１１３を出力する。
【００７１】
図７に示すＲＴＳ処理部７Ｂにおいて、ＳＮバッファ部１１はＳＡＲ−ＰＤＵヘッダ抽出部１により抽出された４ビットのＳＮ値１０５を入力し、ＳＮ値１０５に含まれるＳＣ値１０７のＣＳＩ値１２１〜１２４、即ち、ＳＣ値１０７＝１のＣＳＩ値１２１、ＳＣ値１０７＝３のＣＳＩ値１２２、ＳＣ値１０７＝５のＣＳＩ値１２３、ＳＣ値１０７＝７のＣＳＩ値１２４を蓄積する。
【００７２】
ＳＮシーケンサ部４Ｂからのフラグ１４１はフラグ保持部１４に保持される。即ち、欠落している奇数のＳＣ値１０７のＣＳＩ値を補完可能である場合には「１」が保持され、それ以外の場合には「０」が保持される。
【００７３】
また、ＳＮシーケンサ部４Ｂから、奇数のＳＣ値１０７を持つ２個以上のＡＴＭセル１０１が欠落している場合のクリア制御信号１４３が入力されると、ＳＮバッファ部１１に蓄積されているＣＳＩ値１２１〜１２４、フラグ保持部１４に保持されているフラグ１４１がクリアされる。
【００７４】
ＳＮシーケンサ部４Ｂから、奇数のＳＣ値１０７を持つ全てのＡＴＭセル１０１が欠落していない場合、又は奇数のＳＣ値１０７を持つ１個のＡＴＭセル１０１が欠落している場合の書き込み制御信号１４２が入力されると、ＳＮバッファ部１１に蓄積されているＣＳＩ値１２１〜１２４、フラグ保持部１４に保持されているフラグ１４１が、ＲＴＳ補完部１５に書き込まれる。
【００７５】
奇数のＳＣ値１０７を持つ全てのＡＴＭセル１０１が欠落していない場合には、書き込まれたＣＳＩ値１２１〜１２４がＲＴＳバッファ１２に書き込まれ、４ビットのＲＴＳ値１１３が出力される。また、奇数のＳＣ値１０７を持つ１個のＡＴＭセル１０１が欠落している場合には、欠落している奇数のＳＣ値１０７のＣＳＩ値を補完して、ＣＳＩ値１２１〜１２４がＲＴＳバッファ１２に書き込まれ、４ビットのＲＴＳ値１１３が出力される。
【００７６】
図８において、ＳＮバッファ部１１からのＣＳＩ値１２１〜１２４及びフラグ保持部１４からのフラグ１４１は、ＳＮシーケンス４Ｂからの書き込み制御信号１４２により（ｔ＋１）バッファ部２１に蓄積され、ＲＴＳ周期の時系列順に（ｔ）バッファ部２２、（ｔ−１）バッファ部２３にシフトされていく。ここで、全ての奇数のＳＣ値１０７が欠落していない場合には、フラグ１４１は「０」が、（ｔ＋１）バッファ部２１、（ｔ）バッファ部２２、（ｔ−１）バッファ部２３にそれぞれ蓄積される。
【００７７】
フラグ判定部２４は、（ｔ＋１）バッファ部２１、（ｔ）バッファ部２２、（ｔ−１）バッファ部２３に蓄積されているフラグ１４１を監視し、（ｔ＋１）バッファ部２１、（ｔ）バッファ部２２、（ｔ−１）バッファ部２３に蓄積されているフラグ１４１が「０」の場合には、選択部３１に（ｔ）バッファ部２２に蓄積されているＣＳＩ値とフラグ１４１を選択して（ｔ−１）バッファ部２３に出力するよう指示する。
【００７８】
また、フラグ判定部２４は、（ｔ＋１）バッファ部２１に蓄積されているフラグ１４１が「０」、（ｔ）バッファ部２２に蓄積されているフラグ１４１が「１」、（ｔ−１）バッファ部２３に蓄積されているフラグ１４１が「０」のパタンを検出した場合には、欠落して（ｔ）バッファ部２２に蓄積されていないＣＳＩ値（ｘ）を補完するよう演算部２７及び選択部３１に指示する。
【００７９】
フラグ判定部２４からの補完指示により、演算部２７は、（ｔ＋１）バッファ部２１と（ｔ−１）バッファ部２３に各々に蓄積されているＣＳＩ値によるＲＴＳ値の平均値を算出する。図８の例では、（ｔ＋１）バッファ部２１に蓄積されているＣＳＩ値は、ＭＳＢからＬＳＢ順に「１１１０」、即ち１０進表示では「１４」であり、（ｔ−１）バッファ部２３に蓄積されているＣＳＩ値は「００１１」、即ち１０進表示では「３」であるので、ＲＴＳ値の平均値は「８．５」となる。
【００８０】
演算部２５は（ｔ）バッファ部２２に格納されているＣＳＩ値のうち誤っていＣＳＩ値ｘを「０」とした場合のＲＴＳ値を算出し、演算部２６はＣＳＩ値ｘを「１」とした場合のＲＴＳ値を算出する。図８の例では、演算部２５により算出されたＲＴＳ値は「７」となり、演算部２６により算出されたＲＴＳ値は「１５」となる。
【００８１】
比較部２８は、演算部２７により算出されたＲＴＳ値の平均値と、演算部２５により算出されたＲＴＳ値と、演算部２６により算出されたＲＴＳ値を比較し、演算部２５により算出されたＲＴＳ値と、演算部２６により算出されたＲＴＳ値の中で、演算部２７により算出されたＲＴＳ値の平均値に近い方を選択するよう選択部２９に指示する。図８の例では、演算部２５により算出されたＲＴＳ値は「７」の方が、演算部２６により算出されたＲＴＳ値は「１５」よりも、演算部２７により算出されたＲＴＳ値の平均値「８．５」に近いので、演算部２５により算出されたＲＴＳ値を選択するよう指示する。
【００８２】
選択部２９は比較部２８からの指示に基づき、演算部２５又は演算部２６により算出されたＲＴＳ値を選択し、選択したＲＴＳ値となるＣＳＩ値を（ｔ’）バッファ部３０に出力すると共に、ＣＳＩ値の補完を行ったことによりフラグ１４１を「１」から「０」に変更して、（ｔ’）バッファ部３０に出力する。図８の例では、ＣＳＩ値「０１１１」とフラグ「０」が（ｔ’）バッファ部３０に蓄積される。
【００８３】
選択部３１は、フラグ判定部２４からの補完指示により、ＲＴＳ周期の時系列ｔの次のタイミングで、（ｔ’）バッファ部３０に蓄積されているＣＳＩ値とフラグ１４１を選択して（ｔ−１）バッファ部２３に出力する。（ｔ−１）バッファ部２３に蓄積されたＣＳＩ値は、ＳＮシーケンサ部４Ｂからの書き込み制御信号１４２により、ＲＴＳバッファ部１２に書き込まれる。このようにして、欠落しているＣＳＩ値を補完することで、ＲＴＳ値が補完されて出力される。
【００８４】
以上のように、この実施の形態２によれば、あるＲＴＳ周期で、奇数のＳＣ値１０７を持つ１個のＡＴＭセルが欠落している場合で、かつ、欠落しているＡＴＭセル１０１の前後のＡＴＭセル１０１の誤りチェックが有効ＳＮの場合に、このＲＴＳ周期の前のＲＴＳ周期で抽出したＲＴＳ値１１３とこのＲＴＳ周期の後のＲＴＳ周期でこれから抽出しようとするＲＴＳ値１１３に基づき、欠落しているＳＣ値１０７のＣＳＩ値を補完して、このＲＴＳ周期内のＲＴＳ値１１３を廃棄せずに抽出することにより、廃棄した場合のＲＴＳ値１１３の飛びを避けることができ、ＲＴＳ値１１３から再生される回線クロックのジッタ量を抑制することができるという効果が得られる。
【００８５】
実施の形態３．
図９はこの発明の実施の形態３におけるＡＡＬ１処理を行うＡＴＭセル分解・組立装置の構成を示すブロック図である。図において、４ＣはＳＮ（Ｓｅｑｕｅｎｃｅ　Ｎｕｍｂｅｒ）シーケンサ部であり、実施の形態１の図１に示すＳＮシーケンサ部４Ａ及び実施の形態２の図６に示すＳＮシーケンサ部４Ｂの機能を兼ね備えたものである。即ち、ＳＮシーケンサ部４Ｃは、ＳＣ値１０７、チェック結果１０３及びチェック結果１０６を入力し、判定結果１０８、訂正制御信号１３１、フラグ１４１、書き込み制御信号１４２及びクリア制御信号１４３を出力する。
【００８６】
また、図９において、７ＣはＲＴＳ処理部であり、実施の形態１の図１に示すＲＴＳ処理部７Ａ及び実施の形態２の図６に示すＲＴＳ処理部７Ｂの機能を兼ね備えたものである。即ち、ＲＴＳ処理部７Ｃは、ＳＮ値１０５、訂正制御信号１３１、フラグ１４１、書き込み制御信号１４２及びクリア制御信号１４３を入力し、ＲＴＳ値１１３を出力する。その他の構成は従来の図１４に示す構成と同様である。
【００８７】
図１０は図９に示すＲＴＳ処理部７Ｃの内部構成を示すブロック図であり、実施の形態１の図２に示すＲＴＳ処理部７Ａ及び実施の形態２の図７に示すＳＲＴＳ処理部７Ｂの構成を合体させたものである。なお、ＳＣ訂正制御部１３からの書き込み制御信号１３４は、ＳＮバッファ部１１からのＣＳＩ値１２１〜１２４をＲＴＳ補完部１５に書き込むために、ＳＮシーケンサ部４Ｃからの書き込み制御信号１４２と同様にＲＴＳ補完部１５に入力されている。
【００８８】
次に動作について説明する。
この実施の形態３の動作は、実施の形態１の動作と実施の形態２の動作を兼ね備えたものであり、ビット誤まりのあるＳＣ値１０７を訂正すると共に、欠落しているＳＣ値１０７のＣＳＩ値を補完し、ＲＴＳ値１１３を出力する。
【００８９】
以上のように、この実施の形態３によれば、実施の形態１と同様の効果が得られると共に、実施の形態２と同様の効果が得られる。
【００９０】
上記各実施の形態では、ＲＴＳ値を構成するＣＳＩ値をＲＴＳ周期内の奇数のＳＣ値を持つＡＴＭセルに含めているが、ＲＴＳ周期内の偶数のＳＣ値を持つＡＴＭセルに含めても良く、また、ＲＴＳ周期内の全てのＡＴＭセルに含めても良い。
【００９１】
また、上記各実施の形態では、ＡＡＬ１プロトコルの処理を行うＡＴＭセル分解・組立装置の例を示しているが、他の方式のプロトコルの処理を行うＡＴＭセル分解・組立装置にも適用が可能である。
【００９２】
【発明の効果】
以上のように、この発明によれば、ＲＴＳ値から再生される回線クロックのジッタ量を抑制することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＡＡＬ１処理を行うＡＴＭセル分解・組立装置の構成を示すブロック図である。
【図２】図１に示すＲＴＳ処理部の内部構成を示すブロック図である。
【図３】図１に示すＳＮシーケンサ部の動作表を示す図である。
【図４】図１に示すＳＮシーケンサ部の蓄積されたＡＴＭセルに対する判定処理を示す図である。
【図５】図２に示すＳＣ訂正制御部のＳＣ訂正制御を説明する図である。
【図６】この発明の実施の形態２によるＡＡＬ１処理を行うＡＴＭセル分解・組立装置の構成を示すブロック図である。
【図７】図６に示すＲＴＳ処理部の内部構成を示すブロック図である。
【図８】図７に示すＲＴＳ補完部の内部構成を示すブロック図である。
【図９】この発明の実施の形態３によるＡＡＬ１処理を行うＡＴＭセル分解・組立装置の構成を示すブロック図である。
【図１０】図９に示すＲＴＳ処理部の内部構成を示すブロック図である。
【図１１】ＡＡＬ１のＡＴＭセルの構造を示す図である。
【図１２】伝送されるＡＡＬ１のＡＴＭセルを説明する図である。
【図１３】ＡＡＬ１処理に関するＳＲＴＳ方式を説明する図である。
【図１４】従来のＡＡＬ１処理を行うＡＴＭセル分解・組立装置の構成を示すブロック図である。
【図１５】図１４に示すＲＴＳ処理部の内部構成を示すブロック図である。
【符号の説明】
１　ＳＡＲ−ＰＤＵヘッダ抽出部、２　ＥＰチェック部、３　ＣＲＣチェック部、４Ａ，４Ｂ，４Ｃ　ＳＮシーケンサ部、５　セルバッファ部、６　セル処理部、７Ａ，７Ｂ，７Ｃ　ＲＴＳ処理部、１１　ＳＮバッファ部、１２　ＲＴＳバッファ部、１３　ＳＣ訂正制御部、１４　フラグ保持部、１５　ＲＴＳ補完部、２１　（ｔ＋１）バッファ部、２２　（ｔ）バッファ部、２３　（ｔ−１）バッファ部、２４　フラグ判定部、２５　演算部、２６　演算部、２７　演算部、２８　比較部、２９　選択部、３０　（ｔ’）バッファ部、３１　選択部、１０１ＡＴＭセル、１０２　ＳＡＲ−ＰＤＵヘッダ、１０３　チェック結果、１０４ＣＲＣ値、１０５　ＳＮ値、１０６　チェック結果、１０７　ＳＣ値、１０８判定結果、１１１　読み出し制御信号、１１２　ＳＡＲ−ＰＤＵペイロード、１１３　ＲＴＳ値、１２１　ＣＳＩ値、１２２　ＣＳＩ値、１２３　ＣＳＩ値、１２４　ＣＳＩ値、１３１　訂正制御信号、１３２　訂正指示信号、１３３　バッファクリア信号、１３４　書き込み制御信号、１４１　フラグ、１４２　書き込み制御信号、１４３　クリア制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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