(57)【要約】【課題】微小入力レベルから大入力レベルに亘り、データ判別できるＡＳＫ受信機を提供する。【解決手段】ＡＳＫ信号を増幅する可変利得増幅器２を設け、検波回路３により可変利得増幅器２の出力からＡＳＫ信号の変調信号成分を取り出する検波回路３を設け、ＡＳＫ信号の変調信号成分を波形整形して出力するコンパレータ４を設け、検波回路３の出力を可変利得増幅器２の利得可変信号に変換し、可変利得増幅器２へ与える利得制御回路５を設ける。利得制御回路５の出力を一定の比率で振り分ける利得制御電流分配回路１２を設け、コンパレータ４の出力および利得制御電流分配回路１２の一方の出力に応じて第１の閾値電圧を可変し、これをコンパレータ４の一方の入力端子に印加する閾値回路１３を設け、利得制御電流分配回路１２の他方の出力に応じて第２の閾値電圧を可変し、これをコンパレータ４の他方の入力端子に印加する閾値回路１４を設ける。【選択図】　　　　図１
2004056458.tif 000002
【特許請求の範囲】
【請求項１】
ＡＳＫ信号を入力して増幅する可変利得増幅器と、
前記可変利得増幅器の出力を入力として、前記ＡＳＫ信号の変調信号成分を取り出すとともに前記可変利得増幅器の出力の平均振幅に対応した平均振幅検出信号を出力する検波回路と、
前記検波回路から出力される平均振幅検出信号を利得制御信号に変換して前記可変利得増幅器に与えることにより前記ＡＳＫ信号の振幅変化を安定に判別できる信号レベルまで前記ＡＳＫ信号を増幅させる利得制御回路と、
前記検波回路から出力される前記ＡＳＫ信号の変調信号成分を波形整形して出力するコンパレータと、
前記利得制御回路から出力される前記利得制御信号を２つに振り分ける利得制御信号分配回路と、
前記コンパレータの出力のデータレベルおよび前記利得制御信号分配回路の一方の出力に応じて第１の閾値を可変し、この第１の閾値を前記コンパレータの一方の入力端子に印加する第１の閾値回路と、
前記利得制御信号分配回路の他方の出力に応じて第２の閾値を可変し、この第２の閾値を前記コンパレータの他方の入力端子に印加する第２の閾値回路とを備えたＡＳＫ受信機。
【請求項２】
ＡＳＫ信号を入力して増幅する可変利得増幅器と、
前記可変利得増幅器の出力を入力として、前記ＡＳＫ信号の変調信号成分を取り出すとともに前記可変利得増幅器の出力の平均振幅に対応した平均振幅検出信号を出力する検波回路と、
前記検波回路から出力される平均振幅検出信号を利得制御信号に変換して前記可変利得増幅器に与えることにより前記ＡＳＫ信号の振幅変化を安定に判別できる信号レベルまで前記ＡＳＫ信号を増幅させる利得制御回路と、
前記検波回路から出力される前記ＡＳＫ信号の変調信号成分を波形整形して出力するコンパレータと、
前記利得制御回路から出力される前記利得制御信号を２つに振り分ける利得制御信号分配回路と、
前記コンパレータの出力のデータレベルに応じて第１の閾値を可変し、この第１の閾値を前記コンパレータの一方の入力端子に印加する第１の閾値回路と、
前記利得制御信号分配回路の一方の出力に応じて第２の閾値を可変し、この第２の閾値を前記コンパレータの他方の入力端子に印加する第２の閾値回路とを備えたＡＳＫ受信機。
【請求項３】
ＡＳＫ信号を入力して増幅する可変利得増幅器と、
前記可変利得増幅器の出力を入力として、前記ＡＳＫ信号の変調信号成分を取り出すとともに前記可変利得増幅器の出力の平均振幅に対応した平均振幅検出信号を出力する検波回路と、
前記検波回路から出力される平均振幅検出信号を利得制御信号に変換して前記可変利得増幅器に与えることにより前記ＡＳＫ信号の振幅変化を安定に判別できる信号レベルまで前記ＡＳＫ信号を増幅させる利得制御回路と、
前記検波回路から出力される前記ＡＳＫ信号の変調信号成分を波形整形して出力するコンパレータと、
前記利得制御回路から出力される前記利得制御信号を２つに振り分ける利得制御信号分配回路と、
前記コンパレータの出力のデータレベルおよび前記利得制御信号分配回路の一方の出力に応じて第１の閾値を可変し、この第１の閾値を前記コンパレータの一方の入力端子に印加する第１の閾値回路と、
第２の閾値を前記コンパレータの他方の入力端子に印加する第２の閾値回路とを備えたＡＳＫ受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＳＫ（Ａｍｐｌｉｔｕｄｅ　Ｓｈｉｆｔ　Ｋｅｙｉｎｇ）信号を受信するＡＳＫ受信機に関し、特に携帯用通信機器の低電圧受信機に用いられるＡＳＫ受信機に関するものである。
【０００２】
【従来の技術】
近年、通信機能をもつ携帯機器の市場が拡大する中で、低電圧動作の通信用半導体への需要がさらに高まっている。
【０００３】
以下、従来の低電圧半導体に用いられるＡＳＫ受信機について説明する。
【０００４】
図８は、従来のＡＳＫ受信機の構成を示すブロック図である。図８において、信号入力端子１からＡＳＫ信号が入力される。可変利得増幅器２は外部から与えられる利得制御信号によって利得を変化させる機能を有する増幅器であり、図８では１段構成で表しているが、利得可変機能を有する増幅器と固定利得増幅器とを組み合わせて複数段の増幅器として構成される場合もある。
【０００５】
可変利得増幅器２の入力端子は信号入力端子１に接続され、可変利得増幅器２の出力端子は検波回路３の入力端子に接続され、検波回路３の第１の出力端子はコンパレータ４に接続され、検波回路３の第２の出力端子は利得制御回路５に接続される。利得制御回路５の出力端子は可変利得増幅器２の利得制御端子に接続される。
【０００６】
コンパレータ４の出力端子はＡＳＫ受信機の信号出力端子６に接続されるとともに、閾値回路７へつながる。閾値回路７の出力端子は抵抗等のインピーダンス素子８を介してコンパレータ４の一方の入力端子（信号側）に接続される。閾値回路９は抵抗等のインピーダンス素子１０を介してコンパレータ４の他方の入力端子（基準側）に接続される。
【０００７】
上記のコンパレータ４と閾値回路７，９とインピーダンス素子８，１０とでヒステリシス付きコンパレータ１１が構成される。この場合、閾値回路７からコンパレータ４の一方の入力端子に与えられる第１の閾値電圧は、コンパレータ４の出力に応じて高低にレベル変化する。また、閾値回路９からコンパレータ４の他方の入力端子に与えられる第２の閾値電圧は固定である。
【０００８】
以上のように構成されたＡＳＫ受信機について、以下、その動作を説明する。
【０００９】
ＡＳＫ信号が信号入力端子１に入力され、可変利得増幅器２によりＡＳＫ信号の振幅変化（ＡＳＫデータのＨｉｇｈ，Ｌｏｗ）を安定に判別できる信号レベルまで増幅される。可変利得増幅器２の出力は、検波回路３によりＡＳＫ信号のキャリア成分が除去され、ＡＳＫ信号の低周波成分（変調信号成分、データ成分）が取り出された後に、コンパレータ４によりロジック信号として扱えるように波形整形され、信号出力端子６から出力される。
【００１０】
その一方で、検波回路３の第２の出力端子の信号は、可変利得増幅器２の出力振幅に応じて可変利得増幅器２の利得を制御し、入力信号レベルが変化した場合でも、可変利得増幅器２の出力信号レベルをＡＳＫ信号の振幅変化（データ）（Ｈｉｇｈ，Ｌｏｗ）を安定に判別できる信号レベルとするように作用する。一般的には、検波回路３の第２の出力端子の信号は、第１の出力端子の信号をさらに平滑し直流成分として用いることが多い。つまり、検波回路３の第２の出力端子の信号は、可変利得増幅器２の出力の平均振幅に対応した平均振幅検出信号ということができる。
【００１１】
検波回路３の第２の出力端子の信号は、利得制御回路５で利得制御信号、すなわち、利得制御電流に変換されて可変利得増幅器２に与えられ、これによって可変利得増幅器２の出力信号レベルがＡＳＫ信号の振幅変化を安定に判別できる信号レベルとなる。
【００１２】
また、コンパレータ４は、検波回路３の出力のノイズ成分が出力にチャタリングとして重畳しないように、第１および第２の２つの閾値電圧を組み合わせることにより入力にヒステリシスを持たせている。２つの閾値電圧は、閾値回路９の出力（固定電圧）と閾値回路７の出力（コンパレータ４の出力のＨｉｇｈ、Ｌｏｗに応じて閾値を変化させる）により生成される。
【００１３】
ここで、ヒステリシスの生成過程について説明する。第１の閾値電圧は、コンパレータ４の出力に応じて高低にレベル変化することによって、第２の閾値電圧に対して、ヒステリシス幅に相当する電圧分高くなったり、低くなったりする。したがって、コンパレータ４の出力に応じて、コンパレータ４の一方の入力端子の電位が他方の入力端子の電位に対して、ヒステリシス幅分だけ高くなったり、低くなったりする。
【００１４】
検波回路３の出力電圧は、コンパレータ４の一方の入力端子に与えられている第１の閾値電圧に加算される形で重畳されることになるので、第１の閾値電圧と検波回路３の出力電圧とを加算した電圧が第２の閾値電圧と比較され、上記したように、第１の閾値電圧がコンパレータ４の出力に応じて高低に変化するので、コンパレータ４の比較動作にヒステリシスを持つことになる。
【００１５】
図９に従来構成によるヒステリシス電圧特性を示す。図９には、ヒテスリシス電圧（信号側と基準側との電圧差）とＡＳＫ受信機入力との関係を示しており、ＡＳＫ受信機の入力レベルの変化にかかわらず、＋側および−側の各ヒステリシス電圧が一定であることを示している。ここで、このＡＳＫ受信機は、コンパレータ４の基準側に対して、信号側の電圧が正の場合に＋（正）のヒステリシスを持たせ、逆に負の場合に−（負）のヒステリシスを持たせることで、ノイズによるチャタリングを防いでいる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記の構成では、特に携帯機器等のように低電圧動作で微小入力信号から大信号まで広い信号レベル変化に亘る受信性能が要求される場合に、回路の非線形性により、微小信号入力の場合と大信号入力の場合とで、ＡＳＫ信号に対する検波回路３の出力振幅や検波回路３の出力のＳ／Ｎ（信号対雑音比）が異なるが、コンパレータ４のヒステリシスが一定のために、微小信号入力時と大信号入力時とのどちらかの検波出力に合わせてヒステリシス幅を設定せざるを得ない。結果として、ノイズによる出力のチャタリングあるいは、ヒステリシスよりも小さい検波出力によるデータ判別不可のいずれかにより、受信可能な信号レベル範囲の制約を受けてしまうという課題を有していた。
【００１７】
本発明は、上記従来の課題を解決するもので、微小信号入力レベルから大信号入力レベルに亘り、チャタリングを生じることなく、データ判別を確実に行うことができるＡＳＫ受信機を提供することを目的とする。
【００１８】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１記載のＡＳＫ受信機は、ＡＳＫ信号を入力して増幅する可変利得増幅器と、可変利得増幅器の出力を入力として、ＡＳＫ信号の変調信号成分を取り出すとともに可変利得増幅器の出力の平均振幅に対応した平均振幅検出信号を出力する検波回路と、検波回路から出力される平均振幅検出信号を利得制御信号に変換して可変利得増幅器に与えることによりＡＳＫ信号の振幅変化を安定に判別できる信号レベルまでＡＳＫ信号を増幅させる利得制御回路と、検波回路から出力されるＡＳＫ信号の変調信号成分を波形整形して出力するコンパレータと、利得制御回路から出力される利得制御信号を２つに振り分ける利得制御信号分配回路と、コンパレータの出力のデータレベルおよび利得制御信号分配回路の一方の出力に応じて第１の閾値を可変し、この第１の閾値をコンパレータの一方の入力端子に印加する第１の閾値回路と、利得制御信号分配回路の他方の出力に応じて第２の閾値を可変し、この第２の閾値をコンパレータの他方の入力端子に印加する第２の閾値回路とを備えている。
【００１９】
この構成によれば、利得制御回路から出力される利得制御信号を利得制御信号分配回路で２つに振り分け、利得制御信号分配回路の一方および他方の出力を基に、第１および第２の閾値回路からコンパレータの一方および他方の入力端子へ与える第１および第２の閾値を変化させるようにしたので、検波回路から出力される平均振幅検出信号に応じてコンパレータのヒステリシス幅を変化させることができる。その結果、微小入力レベルから大入力レベルに亘り、それぞれの検波出力特性に適したデータ判別ができる。
【００２０】
本発明の請求項２記載のＡＳＫ受信機は、ＡＳＫ信号を入力して増幅する可変利得増幅器と、可変利得増幅器の出力を入力として、ＡＳＫ信号の変調信号成分を取り出すとともに可変利得増幅器の出力の平均振幅に対応した平均振幅検出信号を出力する検波回路と、検波回路から出力される平均振幅検出信号を利得制御信号に変換して可変利得増幅器に与えることによりＡＳＫ信号の振幅変化を安定に判別できる信号レベルまでＡＳＫ信号を増幅させる利得制御回路と、検波回路から出力されるＡＳＫ信号の変調信号成分を波形整形して出力するコンパレータと、利得制御回路から出力される利得制御信号を２つに振り分ける利得制御信号分配回路と、コンパレータの出力のデータレベルに応じて第１の閾値を可変し、この第１の閾値をコンパレータの一方の入力端子に印加する第１の閾値回路と、利得制御信号分配回路の一方の出力に応じて第２の閾値を可変し、この第２の閾値をコンパレータの他方の入力端子に印加する第２の閾値回路とを備えている。
【００２１】
この構成によれば、利得制御回路から出力される利得制御信号を利得制御信号分配回路で２つに振り分け、利得制御信号分配回路の一方の出力を基に、第２の閾値回路からコンパレータの他方の入力端子へ与える第２の閾値を変化させるようにしたので、検波回路から出力される平均振幅検出信号に応じてコンパレータのヒステリシス幅を変化させることができる。その結果、微小入力レベルから大入力レベルに亘り、それぞれの検波出力特性に適したデータ判別ができる。
【００２２】
本発明の請求項３記載のＡＳＫ受信機は、ＡＳＫ信号を入力して増幅する可変利得増幅器と、可変利得増幅器の出力を入力として、ＡＳＫ信号の変調信号成分を取り出すとともに可変利得増幅器の出力の平均振幅に対応した平均振幅検出信号を出力する検波回路と、検波回路から出力される平均振幅検出信号を利得制御信号に変換して可変利得増幅器に与えることによりＡＳＫ信号の振幅変化を安定に判別できる信号レベルまでＡＳＫ信号を増幅させる利得制御回路と、検波回路から出力されるＡＳＫ信号の変調信号成分を波形整形して出力するコンパレータと、利得制御回路から出力される利得制御信号を２つに振り分ける利得制御信号分配回路と、コンパレータの出力のデータレベルおよび利得制御信号分配回路の一方の出力に応じて第１の閾値を可変し、この第１の閾値をコンパレータの一方の入力端子に印加する第１の閾値回路と、第２の閾値をコンパレータの他方の入力端子に印加する第２の閾値回路とを備えている。
【００２３】
この構成によれば、利得制御回路から出力される利得制御信号を利得制御信号分配回路で２つに振り分け、利得制御信号分配回路の一方の出力を基に、第１の閾値回路からコンパレータの一方の入力端子へ与える第１の閾値を変化させるようにしたので、検波回路から出力される平均振幅検出信号に応じてコンパレータのヒステリシス幅を変化させることができる。その結果、微小入力レベルから大入力レベルに亘り、それぞれの検波出力特性に適したデータ判別ができる。
【００２４】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態について図面を参照しながら説明する。
【００２５】
図１は本発明の第１の実施の形態におけるＡＳＫ受信機の基本構成を示すブロック図である。図１において、信号入力端子１からＡＳＫ信号が入力される。可変利得増幅器２は外部からの利得制御信号によって利得を変化させる機能を有する増幅器であり、図１では１段構成で表しているが、利得可変機能を有する増幅器と固定利得増幅器とを組み合わせて複数段の増幅器として構成される場合もある。
【００２６】
可変利得増幅器２の入力端子は信号入力端子１に接続され、可変利得増幅器２の出力端子は検波回路３の入力端子に接続され、検波回路３の第１の出力端子はコンパレータ４に接続され、検波回路３の第２の出力端子は利得制御回路５に接続される。利得制御回路５の出力端子は可変利得増幅器２の利得制御端子および利得制御信号分配回路としての利得制御電流分配回路１２に接続される。
【００２７】
利得制御電流分配回路１２において、一定の比率で２つに分配された出力電流ＩＸ、ＩＹは、それぞれ閾値回路１３および閾値回路１４へ入力される。
【００２８】
なお、図１はブロック図で概要のみを説明している。具体的な出力電流ＩＸ、ＩＹの分配については、具体例を示す図２を用いて説明をするが、図２ではコンパレータ入力の振幅レベルに応じて、分配の比率が変化するような構成となっている。
【００２９】
コンパレータ４の出力端子はＡＳＫ受信機の信号出力端子６に接続されるとともに、閾値回路１３へつながる。閾値回路１３の出力端子は抵抗等のインピーダンス素子８を介してコンパレータ４の一方の入力端子（信号側）に接続される。閾値回路１４は抵抗等のインピーダンス素子１０を介してコンパレータ４の他方の入力端子（基準側）に接続される。
【００３０】
上記のコンパレータ４と利得制御電流分配回路１２と閾値回路１３，１４とインピーダンス素子８，１０とでヒステリシス付きコンパレータ１５が構成される。
【００３１】
以上のように構成されたＡＳＫ受信機について、以下その動作を説明する。
【００３２】
ＡＳＫ信号が信号入力端子１に入力され、可変利得増幅器２によりＡＳＫ信号の振幅変化（ＡＳＫデータのＨｉｇｈ，Ｌｏｗ）を安定に判別できる信号レベルまで増幅される。可変利得増幅器２の出力は、検波回路３によりＡＳＫ信号のキャリア成分が除去され、ＡＳＫ信号の低周波成分（変調信号成分もしくはデータ成分）が取り出された後に、コンパレータ４によりロジック信号として扱えるように波形整形され、信号出力端子６から出力される。
【００３３】
その一方で、検波回路３の第２の出力端子の信号（平均振幅検出信号）は、可変利得増幅器２の出力振幅に応じて可変利得増幅器２の利得を制御し、入力信号レベルが変化した場合でも、可変利得増幅器２の出力信号レベルをＡＳＫ信号の振幅変化（Ｈｉｇｈ，Ｌｏｗのデータ）を安定に判別できる信号レベルとするように作用する。一般的には、検波回路３の第２の出力端子の信号は、第１の出力端子の信号をさらに平滑し直流成分として用いることが多い。
【００３４】
また、コンパレータ４は、検波回路３の出力のノイズ成分が出力にチャタリングとして重畳しないように、閾値回路１３の出力と閾値回路１４の出力とを、２つの入力の閾値として、各々コンパレータ４の一方および他方の入力端子に与えることによりヒステリシスを持たせている。ヒステリシスの作成方法は、従来例と同じである。従来例との違うのは、閾値電圧の変化の仕方である。
【００３５】
ここで、閾値回路１３が出力する第１の閾値電圧は、コンパレータ４の出力レベルのＨｉｇｈ、Ｌｏｗに応じて変化するとともに、利得制御電流分配回路１２の一方の出力電流ＩＸに応じて連続的あるいは断続的に変化する。また、閾値回路１４が出力する第２の閾値電圧は、利得制御電流分配回路１２の他方の出力電流ＩＹに応じて連続的あるいは断続的に変化する。つまり、利得制御電流分配回路１２の出力電流ＩＸ，ＩＹは、利得制御回路５の出力（電流）を分配するので、出力電流ＩＸが増える（減る）ときに、出力電流ＩＹは減少（増加）する。このように、出力電流ＩＸ，ＩＹが差動的に増減するので、第１および第２の閾値電圧は、コンパレータ４の入力レベルが小さい時は連続的に、入力レベルが大きい時には断続的（スイッチング動作）に変化する。なお、これらの具体的な動作については、第２の実施の形態で詳しく説明する。
【００３６】
このように、本実施の形態によるＡＳＫ受信機は、ＡＳＫ信号を検波した出力に応じてヒステリシス付きコンパレータ１５のヒステリシス幅を変化させることにより、検波出力のＳ／Ｎ（信号対雑音比）の悪い（雑音が大きい）信号レベルでは出力にチャタリングなどのノイズが重畳することの無いようにヒステリシス幅を大きく、また、回路のダイナミックレンジの制約により検波出力振幅が小さくなる信号レベルではヒステリシス幅を小さくすることで、微小信号から大信号に亘る検波出力信号の状態に最適なデータ判別特性を実現できるという優れた効果が得られる。
【００３７】
以上のように、本実施の形態によれば、ＡＳＫ信号を入力する信号入力端子１、それにつながり外部からの利得可変機能を有する可変利得増幅器２（図では１段構成で表しているが複数の利得可変機能を有する増幅器と固定利得増幅器と組み合わせて複数段の増幅器として構成される場合もある）があり、可変利得増幅器２の出力は検波回路３に接続し、検波回路３の出力は、コンパレータ４、利得制御回路５に接続する。利得制御回路５の出力は可変利得増幅器２の利得制御端子および利得制御電流分配回路１２に接続する。利得制御電流分配回路１２の分配された出力電流ＩＸ、ＩＹはそれぞれ閾値回路１３および閾値回路１４へ供給される。コンパレータ４の出力はＡＳＫ受信機の信号出力端子６に供給されるとともに、閾値回路１３へ入力される。閾値回路１３の出力は抵抗等のインピーダンス素子８を介してコンパレータ４の一方の入力端子に接続される。閾値回路１４は抵抗等のインピーダンス素子１０を介してコンパレータ４の他方の入力端子に接続されるという構成により、微小入力レベルから大入力レベルに亘り、それぞれの検波出力特性に適したデータ判別ができるＡＳＫ受信機を実現することができる。
【００３８】
上記第１の実施の形態は、ＡＳＫ受信機の基本的な構成および動作について説明したものであったが、以下の各実施の形態は、図１の実施の形態の構成を具体化した実施の形態を示すものである。
【００３９】
（第２の実施の形態）
以下、本発明の第２の実施の形態について図面を参照しながら説明する。図２は第２の実施の形態におけるＡＳＫ受信機の構成を示すブロック図である。図２において、信号入力端子２１からＡＳＫ信号が入力される。可変利得増幅器２２は、外部からの利得制御信号によって利得を変換させる機能を有する増幅器であり、図では２段の可変利得増幅器（利得可変の第１アンプ２２ａ、利得可変の第２アンプ２２ｂ）で構成した場合を表しているが、可変利得増幅器と固定利得増幅器とを組み合わせて構成される場合もある。
【００４０】
可変利得増幅器２２の出力信号ＶＤｉｎは検波回路２３に入力され、検波回路２３の出力信号ＶＤｏｕｔ１（ＡＳＫ信号の変調信号成分）は差動タイプの第３アンプ２４に入力され、検波回路２３の出力信号ＶＤｏｕｔ２（平均振幅検出信号）は利得制御回路２５に入力される。第３アンプ２４の出力はコンパレータ２６の入力および利得制御電流分配回路２７へ入力される。利得制御回路２５の出力電流ＩＡＧＣ１は、固定電流発生回路２８による固定電流Ｉ０とともに減算回路２９に送られる。減算回路２９では、固定電流Ｉ０から利得制御回路２５の出力電流ＩＡＧＣ１を減じた電流（Ｉ０−ＩＡＧＣ１）が差電流ＩＡＧＣ０として生成される。利得制御電流分配回路２７は、トランジスタ２７ａ〜２７ｄで構成されている。
【００４１】
そして、この差電流ＩＡＧＣ０が可変電流源３０に供給され、可変電流源３０から第１アンプ２２ａおよび第２アンプ２２ｂの利得を制御するための電流ＩＡＭＰ１、ＩＡＭＰ２が第１アンプ２２ａおよび第２アンプ２２ｂの利得制御端子から引き抜かれる。
【００４２】
利得制御回路２５の他方の出力電流ＩＡＧＣ２は、利得制御電流分配回路２７に入力される。利得制御電流分配回路２７で一定の比率で分配された出力電流ＩＨｙｓ３と出力電流ＩＨｙｓ４とは、それぞれ閾値回路３１および閾値回路３２へ入力される。利得制御電流分配回路２７の出力電流ＩＨｙｓ３と出力電流ＩＨｙｓ４とは、利得制御回路２５の他方の出力電流ＩＡＧＣ２に比例したものとなる。
【００４３】
以下で説明する出力電流ＩＨｙｓ３と出力電流ＩＨｙｓ４の分配の説明は、第１の実施の形態における出力電流ＩＸ，ＩＹの分配について詳しく説明するものである。ここで、図１の出力電流ＩＸは図２の出力電流ＩＨｙｓ３に対応し、図１の出力電流ＩＹは図２の出力電流ＩＨｙｓ４に対応する。
【００４４】
図２のように、利得制御回路２５の出力（電流）ＩＡＧＣ２を、コンパレータ入力（＝第３アンプ２４の出力）信号を入力とする利得制御電流分配回路２７の差動回路によって、出力電流ＩＨｙｓ３，ＩＨｙｓ４に分配する。コンパレータ２６の入力（＝第３アンプ２４の出力）信号レベルは小さいレベルから大きいレベルに変化するため、ＩＨｙｓ２（∝ＩＡＧＣ２）は入力レベル毎に一定の比率で分配される。
【００４５】
図２で、出力電流ＩＨｙｓ３，ＩＨｙｓ４がなければ、閾値電圧ＶＴＨ２は抵抗分圧のみで決まる固定電圧で、閾値電圧ＶＴＨ１はコンパレータ出力のＨ，Ｌで閾値電圧ＶＴＨ２に対して、プラス、マイナスにヒステリシス分変化する。
【００４６】
本発明では、出力電流ＩＨｙｓ３，ＩＨｙｓ４により、インピーダンス素子Ｒ１〜Ｒ５に流れる電流を変えてヒステリシス幅を変化させる。
【００４７】
一つの例として、コンパレータ入力が大振幅で電流ＩＨｙｓ２が出力電流ＩＨｙｓ３（あるいはＩＨｙｓ４）にほぼ１００％分配される場合では、ＩＨｙｓ１が流れて閾値電圧ＶＴＨ１がマイナス側の時、利得制御電流分配回路２７の差動回路でＩＨｙｓ４＞ＩＨｙｓ３（すなわち、上記差動回路の出力電流ＩＨｙｓ４側のベースがハイ）とすることにより、閾値電圧ＶＴＨ２も出力電流ＩＨｙｓ４による電圧降下でマイナス側に変化する分、出力電流ＩＨｙｓ３，ＩＨｙｓ４を供給しないときに比べて、マイナス側のヒステリシス幅を小さくすることができる。
【００４８】
利得制御回路２５の出力電流ＩＡＧＣ２は信号入力レベルに応じて変化する。第３アンプ２４の出力もコンパレート前のため信号入力レベルに応じて変化する。利得制御信号分配回路２７は差動増幅器の構成であり、出力電流ＩＡＧＣ２に比例した電流ＩＨｙｓ２を利得制御信号分配回路２７の入力（＝第３アンプ２４の出力）振幅に応じて出力電流ＩＨｙｓ３と出力電流ＩＨｙｓ４とに分配する。
【００４９】
第３アンプ２４の出力振幅が微小であれば、ＩＨｙｓ３≒ＩＨｙｓ４≒ＩＨｙｓ２／２となり、第３アンプ２４の出力振幅が大きければ、出力（振幅）の高低に応じて、出力電流ＩＨｙｓ３と出力電流ＩＨｙｓ４は大きな比で分配される。利得制御信号分配回路２７が飽和しない信号レベルの範囲で、第３アンプ２４の振幅が大きいほど、比は大となる。前述した第１の実施の形態はこの部分をブロック図で示したが、この第２の実施の形態で具体回路として説明している。
【００５０】
上記のように、信号入力が微小の時は、第３アンプ２４の出力も微小なため、利得制御信号分配回路２７は電流ＩＨｙｓ２を単純に、ほぼ２分配した電流として出力電流ＩＨｙｓ３，ＩＨｙｓ４を流す。一方、信号入力が大きくなるにつれて、電流ＩＨｙｓ２（∝ＩＡＧＣ２）が変化するとともに、第３アンプ２４の出力振幅も大きくなるために、電流ＩＨｙｓ２から分配される出力電流ＩＨｙｓ３と出力電流ＩＨｙｓ４の分配比も大きくなる。
【００５１】
利得制御信号分配回路２７の差動回路が完全にスイッチとして動作するほどの大入力であれば、出力電流ＩＨｙｓ３と出力電流ＩＨｙｓ４は、交互にＩＨｙｓ２×１００％、ＩＨｙｓ２×０％との間で切り替わるが、本発明では、“ＩＨｙｓ２×５０％”から“ＩＨｙｓ２×１００％または０％”の間の分配比も使っているため、一定（所定）の比率で分配すると表現している。
【００５２】
つまり、上記のように、第３アンプ２４の出力レベルが小さい時は、ＩＨｙｓ３≒ＩＨｙｓ４≒ＩＨｙｓ２／２となる。第３アンプ２４の出力レベルが大きく、利得制御信号分配回路２７の差動回路が完全にスイッチング動作するときは、ＩＨｙｓ３≒ＩＨｙｓ２，ＩＨｙｓ４≒０”と“ＩＨｙｓ３≒０，ＩＨｙｓ４≒ＩＨｙｓ２”とを第３アンプ２４の出力の高低に応じて切り換える。本発明では、微小信号から大信号の間も使い得るために、その範囲では、ＩＨｙｓ３（ＩＨｙｓ４）はＩＨｙｓ２×０％からＩＨｙｓ２×１００％の間の値となるために、“切り換える”あるいは“断続する”と限定しない表現にしている。
【００５３】
閾値回路３１および閾値回路３２は基準電圧ＶＲと抵抗等のインピーダンス素子Ｒ１〜Ｒ５とにより構成される。コンパレータ２６の出力はＡＳＫ受信機の信号出力端子３５に与えられるとともに、電流源３６を介して閾値回路３１へつながり、コンパレータ２６の出力のＨｉｇｈ、Ｌｏｗによるヒステリシス制御が行われる。閾値回路３１の出力である第１の閾値電圧ＶＴＨ１は第１バッファ３３および抵抗等のインピーダンス素子ＲＢ１を介して第３アンプ２４の一方の入力端子（信号側）に入力される。閾値回路３２の出力である第２の閾値電圧ＶＴＨ２は第２バッファ３４および抵抗等のインピーダンス素子ＲＢ２を介して第３アンプ２４の他方の入力端子（基準側）に入力される。
【００５４】
以上のように構成されたＡＳＫ受信機について、以下その動作を説明する。
【００５５】
ＡＳＫ信号が信号入力端子２１に入力され、可変利得増幅器２２を構成する第１アンプ２２ａ、第２アンプ２２ｂによりＡＳＫ信号の振幅変化（ＡＳＫデータのＨｉｇｈ，Ｌｏｗ）を安定に判別できる信号レベルまで増幅される。可変利得増幅器２２の出力は検波回路２３によりＡＳＫ信号のキャリア成分が除去されＡＳＫ信号の低周波成分（変調信号成分またはデータ成分）が取り出される。検波回路２３の出力ＶＤｏｕｔ２は利得制御回路２５に入力され、固定電流Ｉ０との差電流ＩＡＧＣ０が生成された後に、可変電流源３０による可変電流ＩＡＭＰ１およびＩＡＭＰ２が可変利得増幅器２２の利得制御端子に入力され、入力信号レベルが変化した場合でもＡＳＫ信号の振幅変化（Ｈｉｇｈ，Ｌｏｗのデータ）を安定に判別できる信号レベルとするように作用する。
【００５６】
一方、検波回路２３の出力ＶＤｏｕｔ１はコンパレータ２６の入力部に設けた第３アンプ２４に入力される。第３アンプ２４により利得制御電流分配回路２７の差動回路（トランジスタ２７ｃ，２７ｄ）を切り換えできるレベルまで増幅された信号は、コンパレータ２６によりロジック信号として扱えるように波形整形した後に出力される。
【００５７】
利得制御電流分配回路２７は、利得制御回路２５の他方の出力電流ＩＡＧＣ２あるいは他方の出力電流ＩＡＧＣ２に比例した電流ＩＨｙｓ２を、第３アンプ２４の差動出力に応じて出力電流ＩＨｙｓ３側に多く流す状態と出力電流ＩＨｙｓ４側に多く流す状態とに切り換える働きをする。なお、このように表現しているのは、コンパレータ入力の振幅の大小によって利得制御電流分配回路２７の差動回路のオン側電流とオフ側電流の比率が変わるためである。つまり、コンパレータ入力の振幅の大小に応じた一定の比率で分配されることになり、電流ＩＨｙｓ２を１００％／０％で出力電流ＩＨｙｓ３側と出力電流ＩＨｙｓ４側とに切り換えるとは限らないからである。
【００５８】
閾値回路３１および閾値回路３２は基準電圧ＶＲと抵抗等のインピーダンス素子Ｒ１〜Ｒ５とにより構成される。そして、コンパレータ２６の出力に検波回路２３の出力のノイズ成分がチャタリングとして重畳しないように、コンパレータ２６にヒステリシス特性を持たせる。そのために、可変電流ＩＨｙｓ１がコンパレータ２６の出力のＨｉｇｈ、Ｌｏｗによりオン、オフし、コンパレータ２６の出力がＨｉｇｈの状態で可変電流ＩＨｙｓ１をオフ、コンパレータ２６の出力がＬｏｗの状態で可変電流ＩＨｙｓ１をオンすることにより、閾値回路３１から出力される第１の閾値電圧ＶＴＨ１を切り換え、その電圧差がヒステリシスとなる。また、閾値回路３１、閾値回路３２は、利得制御電流分配回路２７の出力電流ＩＨｙｓ３、ＩＨｙｓ４によっても第１および第２の閾値電圧ＶＴＨ１，ＶＴＨ２を切り換える。
【００５９】
コンパレータ２６の出力のＨｉｇｈ，Ｌｏｗに応じて電流ＩＡＧＣ２に比例した電流ＩＨｙｓ２を出力電流ＩＨｙｓ３として流す状態あるいは出力電流ＩＨｙｓ４として流す状態とに切り換えることにより、閾値回路３１の出力である第１の閾値電圧ＶＴＨ１あるいは閾値回路３２の出力である第２の閾値電圧ＶＴＨ２を変化させる。コンパレータ２６の出力がＨｉｇｈの状態で出力電流ＩＨｙｓ３を（多く）流し、コンパレータ２６の出力がＬｏｗの状態で出力電流ＩＨｙｓ４を（多く）流すようにした場合、可変電流ＩＨｙｓ１のみによるヒステリシス電圧幅よりも小さくするように働く。つまり、出力電流ＩＨｙｓ３，ＩＨｙｓ４の切換供給によって、電流ＩＡＧＣ２に比例したヒステリシス制御を行っている。
【００６０】
閾値回路３１の出力である第１の閾値電圧ＶＴＨ１、閾値回路３２の出力である第２の閾値電圧ＶＴＨ２は、それぞれ第１バッファ３３、第２バッファ３４（あるいはエミッタフォロアでもよい）およびインピーダンス素子ＲＢ１、ＲＢ２を介して、第３アンプ２４の２つの入力端子にヒステリシス付きコンパレータ３７の閾値となる可変ＤＣバイアスを与える。
【００６１】
インピーダンス素子ＲＢ１、ＲＢ２は回路構成によっては不要である。電流ＩＡＧＣ２はＡＳＫ受信機の入力レベルに応じて連続的（あるいは断続的）に変化するため、電流ＩＨｙｓ１、出力電流ＩＨｙｓ３、出力電流ＩＨｙｓ４によるヒステリシス幅はＡＳＫ受信機入力レベルに応じて連続的（あるいは断続的に）に変化する。
【００６２】
図３は検波回路２３の入出力特性の例を示し、図４は利得制御電流の入出力特性の例を示し、図５は本発明によるヒステリシス幅の入出力特性例を示す。ヒステリシスはコンパレータ２６の入力側になる第３アンプ２４の基準側に対して、信号側の電圧が正の場合に＋（正）のヒステリシス、負の場合に−（負）のヒステリシスを持たせて、ノイズによるチャタリングを防いでいる。図５から明らかなように、ＡＳＫ受信機の入力レベルが大きくなるにつれて、ヒステリシス幅が小さくなっていることがわかる。
【００６３】
以上のように、本実施の形態によれば、ＡＳＫ受信機の入力レベルに応じて、ヒステリシス付きコンパレータ３７のヒステリシス幅を変化させる。例えば、ＡＳＫ受信機入力が微小時に検波出力のＳ／Ｎが悪く（ノイズが大きい）、大入力時に回路のダイナミックレンジにより検波回路２３の出力振幅が小さくなるといった場合に、微小入力レベルではヒステリシス付きコンパレータ３７のヒステリシス幅を大きくし、大入力ではヒステリシス幅を小さくすることにより、微小入力レベルから大入力レベルに亘り、それぞれの検波出力特性に適したデータ判別ができるＡＳＫ受信機を実現することができる。
【００６４】
（第３の実施の形態）
以下，本発明の第３の実施の形態について図面を参照しながら説明する。図６は第３の実施の形態におけるＡＳＫ受信機の具体的な構成を示すものである。
【００６５】
図６において、図２と異なる点は利得制御電流分配回路２７の出力電流ＩＨｙｓ３を閾値回路３１に接続せずに電源Ｖｃｃに接続している点のみであるため、共通の説明は省略する。
【００６６】
本発明のコンパレータは、基準電圧（図の閾値電圧ＶＴＨ２）に対して、閾値電圧ＶＴＨ１がプラスあるいはマイナスに変化するヒステリシスコンパレータであり、利得制御回路２５の出力電流ＩＡＧＣ２を、コンパレータ入力の高低に応じて切り換えた上で、閾値回路３１，３２に接続する必要がある。確かに、分配した他方の電流は閾値回路３１，３２につながらないが、上記でコンパレータの入力の高低に応じて切り換えるために、差動回路を用いるのが簡易であり、また必要であるために、利得制御信号の分配と同じ構成にしている。
【００６７】
以上のように構成されたＡＳＫ受信機では、＋側あるいは−側のヒステリシスの一方のみをＡＳＫ受信機入力レベルに応じて可変させる。
【００６８】
図７は本発明の第３の実施の形態におけるヒステリシス幅の入出力特性例を示す。
【００６９】
以上のように、本実施の形態によれば、ＡＳＫ受信機の入力レベルによる検波回路２３の出力の特性に合わせて、例えば、＋側のヒステリシスをほぼ０Ｖに一定にして、−側のヒステリシスのみを入力レベルに対して可変にするといったことができ、微小入力レベルから大入力レベルに亘り、それぞれの検波出力特性に適したデータ判別ができるＡＳＫ受信機を実現することができる。
【００７０】
なお、上記とは逆に、利得制御電流分配回路２７の出力電流ＩＨｙｓ４を閾値回路３２に接続せずに電源Ｖｃｃに接続する構成も考えることができる。この場合、閾値回路３２の閾値電圧は固定となる。この場合も、上記と同様の効果が得られる。
【００７１】
【発明の効果】
以上のように、本発明の請求項１記載のＡＳＫ受信機によれば、利得制御回路から出力される利得制御信号を利得制御信号分配回路で２つに振り分け、利得制御信号分配回路の一方および他方の出力を基に、第１および第２の閾値回路からコンパレータの一方および他方の入力端子へ与える第１および第２の閾値を変化させるようにしたので、検波回路から出力される平均振幅検出信号に応じてコンパレータのヒステリシス幅を変化させることができる。その結果、微小入力レベルから大入力レベルに亘り、それぞれの検波出力特性に適したデータ判別ができる。
【００７２】
本発明の請求項２記載のＡＳＫ受信機によれば、利得制御回路から出力される利得制御信号を利得制御信号分配回路で２つに振り分け、利得制御信号分配回路の一方の出力を基に、第２の閾値回路からコンパレータの他方の入力端子へ与える第２の閾値を変化させるようにしたので、検波回路から出力される平均振幅検出信号に応じてコンパレータのヒステリシス幅を変化させることができる。その結果、微小入力レベルから大入力レベルに亘り、それぞれの検波出力特性に適したデータ判別ができる。
【００７３】
本発明の請求項３記載のＡＳＫ受信機によれば、利得制御回路から出力される利得制御信号を利得制御信号分配回路で２つに振り分け、利得制御信号分配回路の一方の出力を基に、第１の閾値回路からコンパレータの一方の入力端子へ与える第１の閾値を変化させるようにしたので、検波回路から出力される平均振幅検出信号に応じてコンパレータのヒステリシス幅を変化させることができる。その結果、微小入力レベルから大入力レベルに亘り、それぞれの検波出力特性に適したデータ判別ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＡＳＫ受信機の構成を示すブロック図である。
【図２】本発明の第２の実施の形態におけるＡＳＫ受信機の具体的な構成を示すブロック図である。
【図３】本発明の第２の実施の形態のＡＳＫ受信機の検波回路の入出力特性例を示す特性図である。
【図４】本発明の第２の実施の形態のＡＳＫ受信機の利得制御電流の入出力特性例を示す特性図である。
【図５】本発明の第２の実施の形態によるＡＳＫ受信機のヒステリシス電圧の入出力特性例を示す特性図である。
【図６】本発明の第３の実施の形態におけるＡＳＫ受信機の具体的な構成を示すブロック図である。
【図７】本発明の第３の実施の形態によるＡＳＫ受信機のヒステリシス電圧の入出力特性例を示す特性図である。
【図８】従来例におけるＡＳＫ受信機の構成を示すブロック図である。
【図９】従来例のＡＳＫ受信機のヒステリシス電圧の入出力特性例を示す特性図である。
【符号の説明】
１　　信号入力端子
２　　可変利得増幅器
３　　検波回路
４　　コンパレータ
５　　利得制御回路
６　　信号出力端子
８　　インピーダンス素子
１０　　インピーダンス素子
１２　　利得制御電流分配回路
１３　　閾値回路
１４　　閾値回路
１５　　ヒステリシス付きコンパレータ
２１　　信号入力端子
２２　　可変利得増幅器
２３　　検波回路
２４　　第３アンプ
２５　　利得制御回路
２６　　コンパレータ
２７　　利得制御電流分配回路
２８　　固定電流発生回路
２９　　減算回路
３０　　可変電流源
３１　　閾値回路
３２　　閾値回路
３３　　バッファ
３４　　バッファ
３５　　信号出力端子
３６　　電流源
３７　　ヒステリシス付きコンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004056458.tif 000008
【図７】
2004056458.tif 000009
【図８】
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【図９】
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