(57)【要約】【課題】高密度実装が可能な抵抗体内蔵基板を実用に耐え得る低廉なコストで提供する。【解決手段】抵抗体１２を圧延加工した箔により形成し、抵抗体を多層基板の内部に配置し、これにより基板厚さ方向について抵抗体の配置部分に対応する基板表面に表面実装部品を実装可能とした多層基板である。接着層を介して樹脂を主体としたコア基板１１上に抵抗体を配し、該抵抗体を配したコア基板の上下層に、電極パターンを備えた機能性素子層を一層以上設ける。抵抗体は、該抵抗体の一部をトリミングして抵抗値の微調整を行うことがある。【選択図】  図１
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【特許請求の範囲】
【請求項１】
抵抗体を備える多層基板において、
前記抵抗体を圧延加工した箔により形成するとともに、
該抵抗体を前記多層基板の内部に配置し、
これにより該多層基板の厚さ方向について前記抵抗体の配置部分に対応する基板表面に表面実装部品を実装可能とした
ことを特徴とする抵抗体内蔵多層基板。
【請求項２】
請求項１に記載の多層基板の表面に表面実装部品を実装した電子部品。
【請求項３】
前記抵抗体がコア基板に支持されている
請求項１に記載の多層基板または請求項２に記載の電子部品。
【請求項４】
前記抵抗体を配したコア基板が、基板積層方向に対して略中央部に位置する
請求項３に記載の多層基板または電子部品。
【請求項５】
前記抵抗体が、該抵抗体の一部を加工することにより抵抗値の微調整を行った箔により形成されている
請求項１から４のいずれか一項に記載の多層基板または電子部品。
【請求項６】
前記抵抗体は、接着層を介して樹脂を主体としたコア基板上に形成され、
該抵抗体を配したコア基板の上層および下層のいずれか一方または双方に、電極パターンを備えた機能性素子層が一層以上設けられている
請求項１から５のいずれか一項に記載の多層基板または電子部品。
【請求項７】
前記抵抗体をＮｉ−Ｃｒ合金で形成した
請求項１から６のいずれか一項に記載の多層基板または電子部品。
【請求項８】
圧延加工され抵抗体特性を有する箔を、接着層を介して基板上に配する工程と、
該箔を配した基板をコア基板としてその上層および下層のいずれか一方または双方に機能性素子層を形成する工程と
を含むことを特徴とする抵抗体内蔵多層基板の製造方法。
【請求項９】
前記箔の一部を加工することにより抵抗値を微調整する工程をさらに含む請求項８に記載の抵抗体内蔵多層基板の製造方法。
【請求項１０】
前記箔をエッチングによりパターニングする工程と、
該パターニングされた箔の一部を加工することにより抵抗値を微調整する工程と
をさらに含む請求項８に記載の抵抗体内蔵多層基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、抵抗体を基板内部に配置した多層基板、該基板を用いた電子部品並びに該抵抗体内蔵多層基板の製造方法に関する。
【０００２】
【従来の技術】
近時、携帯電話機やノートブックパソコンのような電子機器の小型軽量化、薄型化の進展に伴い、これらに使用される電子部品や実装基板の小型・薄型・低背化の強い要請がある。このため、多層配線基板の内部に抵抗体を内蔵させ、高密度実装を可能とする各種の基板構造が提案されている。
【０００３】
例えば、特開平６−８５１００号の回路基板は、ポリイミド系樹脂等の有機絶縁膜上にシリコン薄膜とＷ、Ｔａ、Ｔｉ、Ｍｏ、Ｃｒなどの金属薄膜を順次積層し、熱処理によりその界面に金属シリサイド薄膜を生成して薄膜抵抗体を形成するものである。
【０００４】
また、特開平１１−３４０６３５号の多層プリント配線板は、ガラスエポキシプリント基板表面に、導体パターンと印刷抵抗体とを有し、印刷抵抗体上にエポキシ系樹脂によるオーバーコートが施された内層板と、この内層板に一体に積層された外層板とを備えたもので、印刷抵抗体は基板に含有された樹脂等と導電性フィラーとを含み、かつレーザにより所定の抵抗値にトリミングされている。
【０００５】
さらに、特開平１１−４５９７７号は、多層基板内に薄膜抵抗体を内層したマルチチップモジュールを開示する。
【０００６】
【特許文献１】
特開平６−８５１００号公報
【特許文献２】
特開平１１−３４０６３５号公報
【特許文献３】
特開平１１−４５９７７号公報
【０００７】
【発明が解決しようとする課題】
ところで、前記特許文献１（特開平６−８５１００号）における薄膜抵抗体の構造は、高い精度が得られる利点はあるものの、スパッタやＣＶＤ、蒸着等の薄膜形成法によるため、高価な製造設備と複雑かつ長時間の処理工程とを要し、このため製造コストが嵩む難点がある。
【０００８】
一方、樹脂基板にカーボンペーストを印刷する前記特許文献２（特開平１１−３４０６３５号）に記載の多層配線板は、薄膜形成法に較べコストの点で有利である。しかしながら、この基板構造では、所定の抵抗値を精度よく得ることが難しい。トリミングを行ったとしても抵抗体の厚さは均一とはなり難く、その後の処理工程で抵抗体が熱や圧力の影響を受け変形しやすいからである。
【０００９】
さらに、前記特許文献３（特開平１１−４５９７７号）に記載のモジュールは、薄膜で構成した抵抗体を内蔵したものであるが、その具体的な構成方法について開示されておらず、前に述べたような一般的な手法を用いるものであるとすれば、前記特許文献１と同様に製造コストが嵩むこととなる。
【００１０】
この種の基板構造においては、実用面から、単純に基板内に抵抗体を内蔵するというだけでは十分とは云えない。なぜなら、チップ抵抗は現在、非常に低価格となっており、しかも非常に小さい形状（例えば０．６ｍｍ×０．３ｍｍ）のものが提供されているから、コストが高ければ基板に内蔵するメリットが大幅に減じられることとなり、現実には利用価値のない全く実用性に欠けたものとなってしまうからである。したがって、抵抗体を単純に基板に内蔵するというだけではなく、その低コスト化が重要な課題のひとつとなる。
【００１１】
そこで本発明の目的は、高密度実装が可能な抵抗体内蔵基板を実用に耐え得る低廉なコストで提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成して課題を解決するため、本発明に係る抵抗体内蔵多層基板は、抵抗体を備える多層基板において、前記抵抗体を圧延加工した箔により形成するとともに、該抵抗体を前記多層基板の内部に配置し、これにより該多層基板の厚さ方向について前記抵抗体の配置部分に対応する基板表面に表面実装部品を実装可能とした。
【００１３】
また、本発明に係る電子部品は、前記抵抗体内蔵多層基板の表面に表面実装部品を実装したものである。
【００１４】
かかる多層基板および電子部品では、基板に内蔵する抵抗体を圧延加工した箔により形成するから、スパッタやＣＶＤ、蒸着等の薄膜形成法のように高価な製造設備と複雑かつ長時間の処理工程を必要とすることがなく、一般的なプリント基板の工法で短時間かつ低廉なコストで抵抗体内蔵の多層基板および電子部品を製造することが出来る。また、圧延加工した箔を使用することから、抵抗体の厚みも均一で精度が高く、例えばフォトエッチング等によりパターニングすることが可能であるから、低コストで高精度の抵抗体を基板内に内蔵させることが可能となる。また、本発明は、樹脂を主体とした基板の内部に抵抗体を形成しているため、従来の低温焼成型のセラミック多層基板の内部に形成された抵抗体と異なり焼成工程を伴わない。このため、抵抗体の酸化や焼成による収縮等の影響がなく、安定した抵抗値の電子部品を製造することが可能となる。
【００１５】
かかる抵抗体は、該抵抗体の一部を加工することにより抵抗値の微調整を行った箔により形成されている場合があり、抵抗値の精度をさらに高めることが可能である。この加工は、具体的には、例えば当該箔に対して所定のパターニングを行った後、レーザトリミングやサンドブラスト等の方法により該箔の一部を除去することにより行うことが出来る。尚、当該抵抗体は、例えばＮｉ−Ｃｒ合金で形成することが可能である。
【００１６】
また、本発明に係る多層基板または電子部品では、前記抵抗体がコア基板に支持されていることがあり、該構成には次のような利点がある。
【００１７】
コア基板として例えばポリイミドやエポキシのような樹脂基板を使用する場合には、基板の剛性強度を高めるためにガラスクロスを入れることが少なくない。しかしながら、ガラスクロスは一方において基板の電気的特性を低下させる側面があるから、このようなコア基板層に機能素子を形成することは難しい。
【００１８】
ところが、抵抗体はコンデンサやインダクタと異なって、自身の厚さ寸法や材料の如何・酸化度等により抵抗値が変わることがあっても、周囲（基板材料）の影響を受け難い。本発明は、この点に着目し、基板材料の影響を受け難い抵抗体をコア基板に配置することがあるもので、これにより基板内スペースの効率的な利用を図り、多層基板の実装密度をより一層向上させることが可能となるものである。
【００１９】
さらに、前記抵抗体を配したコア基板は、基板積層方向に対して略中央部に配置することがある。多層基板を形成するにあたってコア基板上に抵抗体を配し、これが基板の中央部に配置されるようにその上下面に積層を行ってゆけば、基板構造を中央のコア基板を中心として上下対称とすることができ、リフロー時等に基板の反りが発生することを防ぐことが出来る。
【００２０】
さらに、本発明では、前記抵抗体が接着層を介して樹脂を主体としたコア基板上に形成され、該抵抗体を配したコア基板の上層および下層のいずれか一方または双方に、電極層のパターンが形成された機能性素子層が一層以上設けられていることがある。該機能性素子層は、具体的には、例えばコンデンサやインダクタ等を云い、本発明における機能性素子層はさらにグランド電極をも含む概念である。
【００２１】
また、本発明の抵抗体内蔵多層基板の製造方法は、圧延加工され抵抗体特性を有する箔を、接着層を介して基板上に配する工程と、該箔を配した基板をコア基板としてその上層および下層のいずれか一方または双方に機能性素子層を形成する工程とを含む。
【００２２】
該製造方法は、前記箔の一部を加工することにより抵抗値を微調整する工程をさらに含むことがある。また、前記箔をエッチングによりパターニングする工程と、該パターニングされた箔の一部を加工することにより抵抗値を微調整する工程とを含むことがある。エッチングの方法としては、例えばフォトエッチング（ウェットエッチング）、あるいはドライエッチングを適用することが出来る。
【００２３】
本発明の他の目的、特徴および利点は、以下の本発明の実施の形態および実施例の説明により明らかにする。
【００２４】
【発明の実施の形態】
以下、添付図面の図１から図１０を参照しつつ本発明の実施の形態（以下、本実施形態という）を説明する。
【００２５】
図１に示すように、本実施形態の多層基板は、基板の厚さ方向の中心部に位置することとなるコア基板１１の上下両面に接着層（図示せず）を介して抵抗体１２を配し、これら抵抗体１２を配したコア基板の上下に樹脂付き導体箔をビルドアップしてゆくことで多層基板を形成する。
【００２６】
このビルドアップ工法については、従来の一般的なプリント基板の工法を適用することが可能である。また、各層のパターン間の接続についても従来の一般的な工法によることができ、例えばＰＴＨ（貫通スルーホール）、ＢＶＨ（ブラインドビアホール）あるいはＩＶＨ（インナービアホール）等を形成することが可能である。本実施形態の基板においても、図１に示すように、ＰＴＨ１５、およびＢＶＨ１６により層間接続を行っている。
【００２７】
また、基板材料に樹脂と無機材料とを混成した複合材料を使用することにより、ビルドアップ層にコンデンサ２１やインダクタ２２を形成する。尚、樹脂材料を用いた場合にも、当該電子部品に要求される特性を満たす限り、コンデンサやインダクタを構成することが可能である。
【００２８】
基板の樹脂材料としては、例えば次の材料を使用することが出来る。熱硬化性樹脂として、例えばエポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ポリフェニレンエーテル（オキサイド）樹脂、ビスマレイミドトリアジン（シアネートエステル樹脂）、フマレート樹脂、ポリブタジエン樹脂、ポリビニルベンジルエーテル化合物樹脂などである。熱可塑性樹脂としては、例えば芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンサルファイド樹脂、ポリエーテルエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、グラフト樹脂などを使用することが出来る。
【００２９】
ただし、これらの中でも特に、基板収縮が少なく、柔軟性およびリフロー耐熱性に優れ、また誘電率が低く素子結合上有利である点から、フェノール樹脂、エポキシ樹脂、低誘電率エポキシ樹脂、ポリブタジエン樹脂、ＢＴレジン、並びにビニルベンジルエーテル化合物樹脂がベースレジンとしては好ましい。尚、これらの樹脂は単独で使用してもよいし、２種類以上を適宜の割合で混合して用いても構わない。
【００３０】
また、かかる樹脂材料に無機材料を混合して複合材料からなる基板（以下、ハイブリッド基板と称する）を構成する場合には、例えば、チタン−バリウム−ネオジウム系セラミックス、チタン−バリウム−スズ系セラミックス、鉛−カルシウム系セラミックス、二酸化チタン系セラミックス、チタン酸バリウム系セラミックス、チタン酸鉛系セラミックス、チタン酸ストロンチウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ビスマス系セラミックス、チタン酸マグネシウム系セラミックス、ＣａＷＯ４系セラミックス、Ｂａ（Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｍｇ，Ｔａ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ３系セラミックス等の無機材料を使用することが出来る。これらによれば、比較的高い誘電率を得ることが可能である。
【００３１】
尚、二酸化チタン系セラミックスとは、二酸化チタンのみを含有するもののほか、他の少量の添加物を含有するものも含み、二酸化チタンの結晶構造が保持されているものをいう。また、他のセラミックスも同様である。特に、二酸化チタン系セラミックスは、ルチル構造を有するものが好ましい。
【００３２】
また、誘電率をあまり高くせずに高いＱを得るためには、シリカ、アルミナ、ジルコニア、チタン酸カリウムウィスカ、チタン酸カルシウムウィスカ、チタン酸バリウムウィスカ、酸化亜鉛ウィスカ、ガラスチョップ、ガラスビーズ、カーボン繊維、酸化マグネシウム（タルク）等の材料を用いることが好ましい。尚、これらの無機材料は単独で用いても良いし、２種類以上を適宜の割合で混合して用いて良い。
【００３３】
また、無機材料として磁性体を用いる場合は、例えばＭｎ−Ｍｇ−Ｚｎ系、Ｎｉ−Ｚｎ系、Ｍｎ−Ｚｎ系などのフェライトを使用することができ、特にＭｎ−Ｍｇ−Ｚｎ系、およびＮｉ−Ｚｎ系のフェライトが好ましい。また、強磁性金属として、好ましくはカーボニル鉄、鉄−シリコン系合金、鉄−アルミ−珪素系合金（商標名：センダスト）、鉄−ニッケル系合金（商標名：パーマロイ）、アモルファス系（鉄系、コバルト系）等の金属材料を使用することが出来る。
【００３４】
図２は、抵抗体１２を内蔵化するためのコア基板１１の構成を示す断面図である。同図に示すように、実装密度を高めるため、樹脂またはハイブリッド基板１１の両面に抵抗体１２を設けている。コア基板１１の厚さは、例えば５〜３００μｍとすることが出来る。ただし、薄型化を図りかつ加工性を高めるためには、１０〜１６０μｍ程度とすることが望ましい。また、抵抗体１２の厚さは、例えば１〜５０μｍ程度とすることが出来る。また、コア基板としては、機械強度を増すために、必要に応じてガラスクロス等を芯材とした基板を使用することも出来る。
【００３５】
抵抗体１２は、この実施形態では、Ｎｉ−Ｃｒ合金を圧延加工して形成した箔により構成する。ただし、当該箔としてそのほかにも、例えば、Ｎｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｐｔ、Ｐｂ、Ｒｕ、Ｒｅのような金属箔やＲｕＯ２またはＲｕＯ２合金、カーボン等からなる圧延箔を単独もしくは複数層重ねて使用することも可能である。当該箔としてＮｉ−Ｃｒ合金を使用した場合には、抵抗体のパターンやトリミング調整により、１Ω〜１０ＭΩまでの抵抗値を任意に取得することが出来る。
【００３６】
また、本実施形態に係る多層基板において、コンデンサやインダクタ、グランド電極等の機能性素子層を形成し配線を行うための導体としては、金、銀、銅、およびアルミニウムなど、導電率の良好な金属の中から適宜好適なものを選択し使用することが可能であるが、配線抵抗が低くかつ低コストである点からは、特に銅が好ましい。
【００３７】
図３は、抵抗体１２のパターンの一例を示すものである。図示の例では、２つの端子接続エリア３１，３１ａをミアンダ（蛇行）パターンを描くように抵抗体箔で接続している。また、抵抗値の微調整が可能なように、トリミング用のパターン３２を形成してある。これをレーザ等によりトリミングし、抵抗値の調整を行うことが出来る。
【００３８】
図４は、本実施形態に係る多層基板の製造工程を示すものであるが、前記抵抗体１２のパターニングは、同図中、フォトエッチング工程Ｓ４０４で行う。図４を参照して本実施形態に係る多層基板の製造工程を述べれば、次のとおりである。
【００３９】
まず、抵抗体を用意するため、真空溶解法によりＮｉ−Ｃｒ合金を生成し（Ｓ４０１）、これを圧延加工して抵抗体を形成する（Ｓ４０２）。一方、プリプレグを作成し（Ｓ４１５）、これを加熱および加圧することによりコア基板を作成する（Ｓ４１６）。作成したコア基板にシート状の接着剤（例えば半硬化状態のポリイミドシートまたはエポキシシート等）を熱転写し、その上に抵抗体を熱転写して接着する（Ｓ４０３）。接着した抵抗体をフォトエッチングによりパターニングする（Ｓ４０４）。パターニングした抵抗体をレーザトリミングし、抵抗値の微調整を行う（Ｓ４０５）。機能性素子層と電極とをコア基板を中心に積層し（Ｓ４０６）、ＢＶＨを形成する（Ｓ４０７）。内部導体をエッチングによりパターニングし（Ｓ４０８）、前記Ｓ４０６〜Ｓ４０８の工程を繰り返して積層を行う（Ｓ４１４）。その後、側面端子電極を形成する場合にはスルーホールを形成する（Ｓ４０９）。そして、部品の実装を行い（Ｓ４１０）、基板を切断した後（Ｓ４１１）、製品検査を行って（Ｓ４１２）本実施形態の多層基板を完成する（Ｓ４１３）。
【００４０】
かかる本実施形態の多層基板の製造工程を、基板断面を示す図５に基づいてさらに詳しく説明する。
【００４１】
まず、コア基板として樹脂またはハイブリッド基板１１を用意し（図５（ａ））、該コア基板１１の片面または両面に抵抗体貼り付け用の接着層５１（接着剤は厚さ１μｍ〜１００μｍ、好ましくは５μｍの半硬化状態のポリイミドシートまたはエポキシシート等を熱転写によりコア基板上に形成して接着剤層とし、その上に抵抗体を熱転写により貼り付ける。）を形成して（同図（ｂ））、それら接着層５１を介してコア基板１１の両面に転写により抵抗体１２を貼り付ける（同図（ｃ））。抵抗体１２をフォトエッチングによりパターニングし（同図（ｄ），（ｅ））、レーザトリミングを行い、そして絶縁層５５を形成する（同図（ｆ））。これら絶縁層５５には、樹脂または複合材料を使用することが出来る。
【００４２】
このようにして形成した抵抗体内蔵層を他の層と接続する方法を図６および図７に示す。図６はＰＴＨ（貫通スルーホール）を、図７はＢＶＨ（ブラインドビアホール）による接続方法をそれぞれ示すものである。
【００４３】
図６に示すように、ＰＴＨによる方法では、前述のように構成した抵抗体の端子接続エリア３１，３１ａ（図３参照）にドリルで穴６０を開け（同図（ｂ））、メッキ６１によって電気的に接続する（同図（ｃ））。一方、図７に示すＢＶＨによる方法では、抵抗体１２を覆っている絶縁層５５にレーザで穴６５を開け（同図（ｂ））、抵抗体１２の端子接続エリアを露出して、メッキ６６により電気的に接続する（同図（ｃ））。いずれの方法によっても、抵抗体１２を導体と考えた場合の既存のプリント基板の工法を適用することが可能である。
【００４４】
図８は、パターニングの方法を示すものである。同図に示すようにパターニングは、一般的な方法を適用することが可能である。すなわち、例えばポリイミドからなるコア基板を用意し（同図（ａ））、これにＮｉ−Ｃｒ合金からなる抵抗体１２を接着し（同図（ｂ））、その上にスピンコータによりレジスト７１を形成塗布する（同図（ｃ））。パターニングを行い（同図（ｄ））、エッチングにより抵抗体１２を所定のパターンに形成した後（同図（ｅ））、レジストを剥離する（同図（ｆ））。そして、レーザトリミングにより抵抗値の調整を行い（同図（ｇ），符号７３で示す）、その上に絶縁層５５を形成する（同図（ｈ））。さらに、この絶縁層５５をパターニングし（同図（ｉ），符号７４）、例えば金メッキ７５により端子を形成する（同図（ｊ））。
【００４５】
図９および図１０はそれぞれ、以上のようにして形成した抵抗体内蔵基板にＩＣおよびチップ部品を搭載してモジュール化した電子部品の例を示す断面図および斜視図である。これらの図に示すように、実装されたＩＣ２３およびチップ部品２４と基板内部のコンデンサ２１およびインダクタ２２を接続することにより回路を形成し、抵抗体１２を内蔵した小型で低コストの電子部品を得ることが出来る。同図から明らかなように、抵抗体１２の上部の基板表面には、ＩＣ２３やチップ部品２４を搭載することができ、これにより、基板の実装密度を高め、従来に較べ、より小型の機能モジュールの形成が可能となる。また、図１１および図１２は電極の形成例を示すものであるが、これらの図に示すように、かかる電子部品においては、基板の底面に電極８０を形成することも出来るし、前記ＰＴＨ（図４の工程Ｓ４０９）により側面電極８１を形成することも可能である。
【００４６】
以上、図面に基づいて本発明の実施の形態について説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者に明らかである。
【００４７】
例えば、基板の積層法は、前に述べたように例えばビルドアップ工法により行うことが出来るが必ずしもこれに限定されず、他の薄膜・厚膜積層技術に基づく基板積層法によることも可能である。また、基板は、樹脂基板と、樹脂材料に無機材料を混入して形成したハイブリッド基板の双方を含む。
【００４８】
また、本発明は、これらに限定される訳ではないが、例えばアンテナ、アンテナスイッチモジュール、フロントエンドモジュール、パワーアンプモジュール、ＶＣＯ、ＰＬＬモジュール、バンドパスフィルタ、ローパスフィルタ、ハイパスフィルタ、トラップ、バルントランス、カプラ（方向性結合器）、ＴＣＸＯモジュール、ＩＦモジュール、ＲＦモジュール、パワーアンプアイソレータモジュール、アンテナフロントエンドモジュール、光ピックアップ用重畳モジュール、ＥＭＣフィルタ、コモンモードフィルタ、ＤＣ−ＤＣコンバータ、ディレイライン、ダイプレクサ、デュプレクサ、チューナーユニット、ダブルバランスドミキサー、電力合成器、および電力分配器等に適用することが可能である。また、基板として、ＩＣのインターポーザや携帯電話、無線機器のＲＦ用ボード、メインボード、フレキシブル基板などにも応用することが出来る。
【００４９】
【発明の効果】
以上説明したように本発明によれば、高密度実装が可能な抵抗体内蔵基板を実用に耐え得る低廉なコストで提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る抵抗体内蔵多層基板を示す断面図である。
【図２】前記実施形態における抵抗体を配したコア基板を示す断面図である。
【図３】前記実施形態における抵抗体のパターンを示す図である。
【図４】前記実施形態に係る多層基板の製造工程（ビルドアップ工法例）を示すフローチャートである。
【図５】（ａ）〜（ｆ）は、前記実施形態に係る多層基板の製造工程を順次示す基板断面図である。
【図６】（ａ）〜（ｃ）は、ＰＴＨによる抵抗体接続工程を順次示す基板断面図である。
【図７】（ａ）〜（ｃ）は、ビルドアップ工法による抵抗体接続工程を順次示す基板断面図である。
【図８】（ａ）〜（ｊ）は、抵抗体のパターニングおよびトリミング工程を順次示す基板断面図である。
【図９】前記実施形態に係る多層基板にＩＣおよびチップ部品を搭載してモジュール化した電子部品の例を示す断面図である。
【図１０】前記実施形態に係る多層基板にＩＣおよびチップ部品を搭載してモジュール化した電子部品の例を示す斜視図である。
【図１１】底面電極の形成例を示す斜視図である。
【図１２】側面電極の形成例を示す斜視図である。
【符号の説明】
１１  コア基板
１２  抵抗体
１５  貫通スルーホール
１６  ブラインドビアホール
２１  コンデンサ
２２  インダクタ
２３  ＩＣ
２４  チップ部品
５１  接着層
５５  絶縁層
【図１】
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【図２】
2004266205.tif 000004
【図３】
2004266205.tif 000005
【図４】
2004266205.tif 000006
【図５】
2004266205.tif 000007
【図６】
2004266205.tif 000008
【図７】
2004266205.tif 000009
【図８】
2004266205.tif 000010
【図９】
2004266205.tif 000011
【図１０】
2004266205.tif 000012
【図１１】
2004266205.tif 000013
【図１２】
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