(57)【要約】【課題】信頼性の高い画像取込みを行うことが可能な表示装置を提供する。【解決手段】本発明に係る表示装置の各画素は、電源線ＪＶＳＳと制御線Ｌ１との間に接続されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを格納するＳＲＡＭ１３と、ＳＲＡＭ１３への書込み制御を行うトランジスタＱ３と、ＳＲＡＭ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４と、ＳＲＡＭ１３の出力を増幅する増幅器（ＡＭＰ）１４と、増幅器１４の出力を信号線Ｓｉｇに供給するか否かを制御信号線ＯＵＴの論理により切換制御するトランジスタＱ５とを有する。制御信号線ＯＵＴ（ｍ）の少なくとも一部を、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤと上下に重ね合わせて配置するため、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤの電圧降下を防止でき、画像取込みを行ったデータが信号線Ｓｉｇ上で消失するおそれがなくなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する撮像部と、
前記撮像部で変換された電気信号に応じた電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に蓄積された電荷に応じた信号を一時的に格納する撮像結果格納部と、
制御信号線の論理に応じて、前記撮像結果格納部に格納された信号を出力するか否かを切換制御する出力切換制御部と、を備え、
前記制御信号線の少なくとも一部は、前記撮像結果格納部の電源線と上下に重ね合わされるように配置されることを特徴とする表示装置。
【請求項２】
前記撮像結果格納部は、
前記電荷蓄積部に蓄積された電荷をデジタル信号に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部で変換された前記デジタル信号を増幅する増幅器と、を有し、
前記制御信号線の少なくとも一部は、前記増幅器及び前記Ａ／Ｄ変換部の少なくとも一方の電源線と上下に重ねあわされるように配置されることを特徴とする請求項１に記載の表示装置。
【請求項３】
縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する撮像部と、
前記撮像部で変換された電気信号に応じた電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に蓄積された電荷に応じた信号を一時的に格納する撮像結果格納部と、
制御信号線の論理に応じて、前記撮像結果格納部に格納された信号を出力するか否かを切換制御する出力切換制御部と、を備え、
前記撮像結果格納部の電源線の抵抗を前記出力切換制御部の出力線の抵抗よりも低くすることを特徴とする表示装置。
【請求項４】
前記出力切換制御部の出力線を多層構造にすることにより、前記撮像結果格納部の電源線の抵抗を前記出力切換制御部の出力線の抵抗よりも低くすることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記撮像結果格納部の電源線を前記出力切換制御部の出力線よりも太くすることにより、前記撮像結果格納部の電源線の抵抗を前記出力切換制御部の出力線の抵抗よりも低くすることを特徴とする請求項３に記載の表示装置。
【請求項６】
前記撮像結果格納部は、
前記電荷蓄積部に蓄積された電荷をデジタル信号に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部で変換された前記デジタル信号を増幅する増幅器と、を有し、
前記Ａ／Ｄ変換部及び前記増幅器の少なくとも一方の電源線の抵抗を前記出力切換制御部の出力線の抵抗よりも低くすることを特徴とする請求項３及至５のいずれかに記載の表示装置。
【請求項７】
前記出力切換制御部は、前記制御信号線の論理に応じて、前記増幅器で増幅されたデジタル信号を対応する信号線に供給するか否かを切換制御することを特徴とする請求項２または６に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像取込み機能を備えた表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、信号線、走査線及び画素ＴＦＴが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化され、液晶表示装置全体を軽薄短小化できるようになった。これにより、液晶表示装置は現在、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
【０００３】
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサを配置した画像取込み機能付きの表示装置が提案されている（例えば、特許文献１，２を参照）。
【０００４】
この種の画像取込み機能を備えた従来の表示装置は、センサに接続されたキャパシタの電荷量をセンサでの受光量に応じて変化させるようにし、キャパシタの両端電圧を検出することで、画像取込みを行っている。
【０００５】
【特許文献１】
特開２００１−２９２２７６号公報
【特許文献２】
特開２００１−３３９６４０号公報
【０００６】
【発明が解決しようとする課題】
センサの画像取込み結果であるキャパシタの蓄積電荷は、バッファを介して、１水平ラインごとに、信号線または専用の検出線を介して、ロジックＩＣに送られて画像処理が行われる。
【０００７】
しかしながら、画像取込み結果を、１水平ラインごとに同時に信号線または検出線に書き込むようにすると、バッファの電源線ＪＶＤＤの電圧降下が大きくなり、その結果、信号線や検出線の電圧レベルが低くなって、画像取込み結果を正確に検出できなくなるおそれがある。
【０００８】
図９は画像取込み結果を１水平ラインごとに同時に信号線に書き込む際のバッファの電源線ＪＶＤＤの電圧降下ΔＶを示す図である。図示のように、信号線に書き込む際に急激に電圧降下を起こす。このような急激な電圧降下が起こると、信号線上の信号レベルも低くなり、ハイとローの判別が難しくなり、ノイズ成分の多い画像取込み結果が得られる。
【０００９】
本発明は、このような点に鑑みてなされたものであり、その目的は、信頼性の高い画像取込みを行うことが可能な表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する撮像部と、前記撮像部で変換された電気信号に応じた電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された電荷に応じた信号を一時的に格納する撮像結果格納部と、制御信号線の論理に応じて、前記撮像結果格納部に格納された信号を出力するか否かを切換制御する出力切換制御部と、を備え、前記制御信号線の少なくとも一部は、前記撮像結果格納部の電源線と上下に重ね合わされるように配置される。
【００１１】
また、本発明は、縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する撮像部と、前記撮像部で変換された電気信号に応じた電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された電荷に応じた信号を一時的に格納する撮像結果格納部と、制御信号線の論理に応じて、前記撮像結果格納部に格納された信号を出力するか否かを切換制御する出力切換制御部と、を備え、前記撮像結果格納部の電源線の抵抗を前記出力切換制御部の出力線の抵抗よりも低くする。
【００１２】
【発明の実施の形態】
（第１の実施形態）
図１は本発明に係る表示装置の第１の実施形態の概略構成図であり、画像取込み機能を有することを特徴としている。図１の表示装置は、ガラス基板１と半導体基板２とで構成されている。
【００１３】
ガラス基板１上には、信号線及び走査線が列設される画素アレイ部３と、信号線を駆動する信号線駆動回路４と、走査線を駆動する走査線駆動回路５と、画像を取り込んで出力する検出回路＆出力回路６とが設けられている。ガラス基板１上の各回路は、例えばポリシリコンＴＦＴにより形成されている。
【００１４】
信号線駆動回路４は、デジタル画素データを表示素子の駆動に適したアナログ電圧に変換するＤ／Ａ変換回路を含む。Ｄ／Ａ変換回路は公知のものを用いる。
【００１５】
半導体基板２上には、表示制御及び画像取込制御を行うロジックＩＣ７が実装されている。ガラス基板１と半導体基板２とは、例えばＦＰＣを介して各種信号の送受を行う。
【００１６】
図２は画素アレイ部３の一部を詳細に示したブロック図であり、図示の点線で囲んだ各部分がそれぞれ１画素である。各画素は、画素ＴＦＴ１１と、画素ＴＦＴ１１の一端に接続される液晶容量Ｃ１及び補助容量Ｃ２と、画像取込み用のセンサ１２とを有する。センサ１２は、図２では不図示の電源線及び制御線に接続されている。
【００１７】
なお、図２では、１画素内に１つの画素ＴＦＴ１１のみが図示されているが、実際には、１画素内に赤、緑及び青用の３つの画素ＴＦＴ１１があり、各画素ＴＦＴ１１がそれぞれセンサ１２を有する。
【００１８】
図３は１画素分の構成を詳細に示した回路図である。１画素には、画素ＴＦＴ１１のそれぞれに対応して、フォトダイオードからなるセンサ１２が１つずつ設けられている。各センサ１２のアノード端子は電源線ＪＶＳＳに接続され、カソード端子は制御線Ｌ１に接続されている。これらは、すべてが同一基板（アレイ基板）上に形成されていてもよいし、一部を対向基板に設けても良い。例えば画素ＴＦＴ１１は対向基板に配置しても良い。この場合、対向基板側にも信号線および走査線を設ける。画素ＴＦＴ等とセンサ回路等を同一基板上に一体化する場合は、製造コストを低減することができる。画素ＴＦＴ等とセンサ回路等を別基板上に一体化する場合は、開口率を大きくしてバックライトの消費電力を低減することができる。（例えば対向基板側の画素ＴＦＴを、アレイ基板側のセンサやキャパシタ素子と対向配置するようにする。）
この他、各画素は、電源線ＪＶＳＳと制御線Ｌ１との間に接続されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを格納するＳＲＡＭ１３と、ＳＲＡＭ１３への書込み制御を行うトランジスタＱ３と、ＳＲＡＭ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４と、ＳＲＡＭ１３の出力を増幅する増幅器（ＡＭＰ）１４と、増幅器１４の出力を信号線Ｓｉｇに供給するか否かを制御信号線ＯＵＴの論理により切換制御するトランジスタＱ５とを有する。
【００１９】
ＳＲＡＭ１３は、直列接続された２つのインバータＩＶ１，ＩＶ２と、後段のインバータＩＶ２の出力端子と前段のインバータＩＶ１の入力端子との間に接続されるトランジスタＱ６とを有する。
【００２０】
信号ＳＦＢがハイレベルのときに、トランジスタＱ６はオンし、２つのインバータＩＶ１，ＩＶ２は保持動作を行う。制御信号線ＯＵＴ（ｍ）がハイレベルのときに、保持しているデータが信号線Ｓｉｇに出力される。
【００２１】
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、トランジスタＱ３はオフ状態に設定され、ＳＲＡＭ１３には有効なデータは格納されない。この場合、信号線Ｓｉｇには、信号線駆動回路４からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
【００２２】
一方、画像取込みを行う場合は、図４に示すようにアレイ基板２１の上面側に画像取込み対象物（例えば、紙面）２２を配置し、バックライト２３からの光を対向基板２４とアレイ基板２１を介して紙面２２に照射する。紙面２２で反射された光はアレイ基板２１上のセンサ１２で受光され、画像取込みが行われる。詳しくは、光がセンサ１２に当っている画素と、光がセンサ１２に当っていない画素とで、キャパシタＣ３の電位に差が生じる。キャパシタＣ３の電位をＳＲＡＭ１３で保持する。
【００２３】
図５は図３の回路図に対応する平面レイアウト図である。図５の点線２５で示すように、本実施形態は、制御信号線ＯＵＴ（ｍ）の少なくとも一部を、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤと上下に重ね合わせて配置している。このように配置することにより、図５の点線２５で示すように、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤと制御信号線ＯＵＴ（ｍ）とが容量カップリングを起こし、制御信号線ＯＵＴ（ｍ）の配線容量が増える。その結果、トランジスタＱ５がゆっくりとオンし、信号線Ｓｉｇの書き込み電流もゆっくりと変化する。したがって、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤの電圧降下を防止でき、画像取込みを行ったデータが信号線Ｓｉｇ上で消失するおそれがなくなる。画面の端の給電端に近い部分では画像取り込み結果を正常に信号線に出力できても、画面中央などの給電端から遠い部分での画像取り込み結果を正常に信号線に出力できないというような問題が防止することができる。
【００２４】
制御信号線ＯＵＴ（ｍ）の少なくとも一部を、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤと上下に重ね合わせて配置する以外に、制御信号線ＯＵＴ（ｍ）と電源線ＪＶＤＤとの間に明示的にキャパシタを接続することも考えられるが、このようにすると、キャパシタを新たに設ける分、開口率が低下し、表示品質が劣ってしまう。本実施形態の場合、このようなキャパシタを明示的に設ける必要がないため、開口率が低下するおそれがなくなる。
【００２５】
このように、第１の実施形態の場合、制御信号線ＯＵＴ（ｍ）の少なくとも一部を、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤと上下に重ね合わせて配置するため、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤの電圧降下を防止でき、画像取込みを行ったデータが信号線Ｓｉｇ上で消失するおそれがなくなる。
【００２６】
（第２の実施形態）
第２の実施形態は、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤの抵抗を信号線Ｓｉｇの抵抗よりも小さくするものである。
【００２７】
本発明に係る表示装置の第２の実施形態は、図３と同様の回路で構成されている。仮に、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤの抵抗が信号線Ｓｉｇの抵抗よりも高いとすると、信号線Ｓｉｇ上での電圧降下よりも電源線ＪＶＤＤ上での電圧降下が大きくなり、画像取込みデータが消失するおそれがある。
【００２８】
そこで、本実施形態は、ＳＲＡＭ１３及び増幅器１４の電源線ＪＶＤＤの抵抗を信号線Ｓｉｇの抵抗よりも低くしている。
【００２９】
図６は表示装置の第２の実施形態における１画素分の平面レイアウト図である。図示のように、電源線ＪＶＤＤの線幅を信号線Ｓｉｇの線幅よりも太くすることにより、電源線ＪＶＤＤの抵抗を信号線Ｓｉｇの抵抗よりも低くすることが出来る。
【００３０】
あるいは、信号線Ｓｉｇを多層構造にしてもよい。多層構造にすると、その分抵抗が大きくなるため、特にパターンの太さを変えなくても、電源線ＪＶＤＤよりも信号線Ｓｉｇの抵抗を大きくすることができる。
【００３１】
電源線ＪＶＤＤの抵抗が信号線Ｓｉｇの抵抗よりも低いと、１水平ラインの画像取込みデータを同時に信号線Ｓｉｇに書き込んでも、信号線Ｓｉｇを流れる電流が急激に増えるおそれはなく、電源線ＪＶＤＤの電圧も急激には降下しなくなる。したがって、電源線ＪＶＤＤの電圧降下が抑制され、データの消失を防止できる。
【００３２】
このように、第２の実施形態では、電源線ＪＶＤＤの線幅を信号線Ｓｉｇの線幅よりも太くするため、電源線ＪＶＤＤの抵抗を信号線Ｓｉｇの抵抗よりも低くでき、１水平ラインの画像取込みデータを同時に信号線Ｓｉｇに書き込んでも、信号線Ｓｉｇ上の信号が消失するおそれがなくなる。
【００３３】
（その他の実施形態）
上述した第１及び第２の実施形態では、１画素にセンサを一つずつ設ける例を説明したが、２つ以上のセンサを１画素に設けてもよい。センサの数を増やすほど、画像取込みの解像度を上げることができる。
【００３４】
図７は１画素に２つのセンサを設ける例を示すブロック図、図８は図７の一部を詳細に示す回路図である。
【００３５】
図３に示すように、センサ１２ａ，１２ｂはそれぞれフォトダイオードＤ１，Ｄ２とセンサ切替用トランジスタＱ７，Ｑ８とを有する。フォトダイオードＤ１，Ｄ２は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタＱ７，Ｑ８は、１画素内の複数のフォトダイオードＤ１，Ｄ２のいずれか一つを交互に選択する。
【００３６】
各画素は、２つのセンサ１２ａ，１２ｂと、同一画素内の２つのセンサ１２ａ，１２ｂで共用されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを格納するバッファ１３と、バッファ１３への書込み制御を行うトランジスタＱ３と、バッファ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４とを有する。
【００３７】
バッファ１３は、スタティックＲＡＭ（ＳＲＡＭ１３）で構成され、図３と同様に、直列接続された２つのインバータＩＶ１，ＩＶ２と、後段のインバータＩＶ２の出力端子と前段のインバータＩＶ１の入力端子との間に配置されるトランジスタＱ６と、後段のインバータの出力端子に接続される出力用トランジスタＱ５とを有する。
【００３８】
図８のような構成の表示装置においても、第２の実施形態と同様に、バッファの電源線ＪＶＤＤの抵抗を信号線Ｓｉｇの抵抗よりも小さくすることにより、画像取込みデータの消失を確実に防止できる。
【００３９】
上述した実施形態では、液晶表示装置に画像取込み機能を設ける例を説明したが、本発明は、ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子に画像取込み機能を持たせる場合にも同様に適用可能である。
【００４０】
なお、上記３つの実施形態において、増幅器１４は省略し、増幅器１４の入出力間を短絡するような構成も可能である。この場合は、ＳＲＡＭのＩＶ１が増幅器の役割をする。また、上記３つの実施形態において、電荷とは、極性を限定するものではない。
【００４１】
【発明の効果】
以上詳細に説明したように、本発明によれば、制御信号線の少なくとも一部が、撮像結果格納部の電源線と上下に重ね合わされるように配置されるため、制御信号線と電源線とが容量カップリングを起こし、電源線の電圧降下を抑制できることから、出力切換制御部の出力線上の信号消失を確実に防止できる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の第１の実施形態の概略構成図。
【図２】画素アレイ部３の一部を詳細に示したブロック図。
【図３】１画素分の構成を詳細に示した回路図。
【図４】画像取込みの原理を説明する図。
【図５】図３の回路図に対応する平面レイアウト図。
【図６】表示装置の第２の実施形態における１画素分の平面レイアウト図。
【図７】１画素に２つのセンサを設ける例を示すブロック図。
【図８】図７の一部を詳細に示す回路図。
【図９】電源線の電圧降下を示す図。
【符号の説明】
１  ガラス基板
２  半導体基板
３  画素アレイ部
４  信号線駆動回路
５  走査線駆動回路
６  検出回路＆出力回路
７  ロジックＩＣ
１１  画素ＴＦＴ
１２，１２ａ，１２ｂ  センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004153327.tif 000008
【図７】
2004153327.tif 000009
【図８】
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【図９】
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