(57)【要約】　　　（修正有）【課題】　高性能薄膜誘電体コンデンサが表面に形成された、シリコン／シリコン酸化膜基板を有するインターポーザを提供する。【解決手段】　集積回路とセラミック基板との間に位置付けられたインターポーザであって、シリコン基板３２３の研磨面上に形成された酸化物層と、酸化物層上に形成された薄膜誘電体コンデンサとを有する。薄膜誘電体コンデンサのどちらかの電極に電気接続する複数のメタライズ・ビアと、セラミック基板３０５と集積回路の間に電力、接地、信号を伝えるビア３１４，３１６，３１８とを含む。インターポーザは、はんだ接続によってメタライズ・ビアを集積回路に接続し、また電力、接地、および信号を伝えるビアをセラミック基板からインターポーザまではんだ接続によって接続する。薄膜誘電体コンデンサの誘電体３３４は高Ｋチタン酸塩と、ニオブ酸鉛およびその誘導体やタングステン酸鉛およびその誘導体などのその他の高Ｋ誘電体との群から選択される。【選択図】　図４
2004056145.tif 000002
【特許請求の範囲】
【請求項１】
　電力、接地、および信号接続を有する集積回路と、電力、接地、および信号接続を有するセラミック基板との間に位置付けられたインターポーザであって、
　シリコン基板の実質的な平面上に形成された酸化物層と、
　前記酸化物層上に形成された第１の電極、誘電体、および第２の電極を有する薄膜誘電体コンデンサと、
　前記第１の電極に電気接触する少なくとも１つのメタライズ・ビアと、前記第２の電極に電気接触する少なくとも１つのメタライズ・ビアを含む複数のメタライズ・ビアと、
　前記セラミック基板の電力接続と前記集積回路の電力接続の間に電力を伝える少なくとも１つのビアと、前記セラミック基板の接地接続と前記集積回路の接地接続の間に接地を行う少なくとも１つのビアと、前記セラミック基板の信号接続と前記集積回路の信号接続の間に信号を伝える少なくとも１つのビアを含む複数のビアと
を含むインターポーザ。
【請求項２】
　前記実質的な平面が、表面むらのピークからピークまで約５００Å未満と定義される、請求項１に記載のインターポーザ。
【請求項３】
　第１の複数のはんだ接続をさらに含み、前記第１の複数のはんだ接続のそれぞれが、前記第１の電極に電気接触する前記少なくとも１つのメタライズ・ビアおよび前記第２の電極に電気接触する前記少なくとも１つのメタライズ・ビアを前記集積回路に電気接続する、請求項１に記載のインターポーザ。
【請求項４】
　第２の複数のはんだ接続をさらに含み、前記第２の複数のはんだ接続のそれぞれが、電力を伝える前記少なくとも１つのビアと、接地を行う前記少なくとも１つのビアと、信号を伝える前記少なくとも１つのビアとを前記セラミック基板に電気接続する、請求項３に記載のインターポーザ。
【請求項５】
　前記誘電体が、チタン酸ジルコン酸バリウム、チタン酸バリウムストロンチウム、純チタン酸バリウム、Ｐｂ、Ｎｂ、Ｗ、Ｃａ、Ｍｇ、およびＺｎで変性したチタン酸バリウム、チタン酸鉛、チタン酸ジルコン酸鉛（ＰＺＴ）、および多結晶ランタンで変性したチタン酸ジルコン酸鉛（ＰＬＺＴ）からなる高Ｋチタン酸塩の群から選択される、請求項１に記載のインターポーザ。
【請求項６】
　前記誘電体が、ニオブ酸鉛およびタングステン酸鉛からなる高Ｋ誘電体の群から選択される、請求項１に記載のインターポーザ。
【請求項７】
　前記酸化物層の厚さが約１０００Å〜約５０００Åである、請求項１に記載のインターポーザ。
【請求項８】
　前記誘電体の層の厚さが約５００Å〜約３０００Åであり、前記第１の電極と前記第２の電極のそれぞれの厚さが約１００Å〜約５０００Åである、請求項１に記載のインターポーザ。
【請求項９】
　前記第１の電極と前記第２の電極が、白金、金、パラジウム、および銀と、白金、金、パラジウム、および銀の合金とからなる金属およびその合金の群から選択される、請求項１に記載のインターポーザ。
【請求項１０】
　前記複数のメタライズ・ビアの少なくとも１つが、電力または接地を行う前記複数のビアの少なくとも１つに電気接続する、請求項１に記載のインターポーザ。
【請求項１１】
　集積回路とセラミック基板との間に位置付けられたインターポーザを作製する方法であって、
　シリコン基板の実質的な平面上に酸化物層を形成するステップと、
　前記酸化物層上に、第１の電極、誘電体、および第２の電極を有する薄膜誘電体コンデンサを形成するステップと、
　前記第１の電極に電気接触する少なくとも１つのビアと、前記第２の電極に電気接触する少なくとも１つのビアを作製するステップと、
　前記セラミック基板の電力接続と前記集積回路の電力接続の間に電力を伝える少なくとも１つのビアと、前記セラミック基板の接地接続と前記集積回路の接地接続の間に接地を行う少なくとも１つのビアと、前記セラミック基板の信号接続と前記集積回路の信号接続の間に信号を伝える少なくとも１つのビアを含む複数のビアを形成するステップと
を含む方法。
【請求項１２】
　前記シリコン基板の表面を、実質的な平面になるよう化学的機械研磨するステップと、
　前記シリコン基板の非研磨面を研磨することによって、前記シリコン基板および前記酸化物層の厚さを薄くするステップと
をさらに含む、請求項１１に記載のインターポーザを作製する方法。
【請求項１３】
　前記第１の電極に電気接触する少なくとも１つのビアと、前記第２の電極に電気接触する少なくとも１つのビアをメタライズするステップをさらに含む、請求項１１に記載のインターポーザを作製する方法。
【請求項１４】
　前記第１の電極に電気接触する少なくとも１つのビアと、前記第２の電極に電気接触する少なくとも１つのビアを作製するステップが、ＣＭＰと正確な終点検出の両方を利用する、請求項１３に記載のインターポーザを作製する方法。
【請求項１５】
　誘電体を有する薄膜誘電体コンデンサを形成するステップが、約３５０℃から約１０００℃の温度で前記誘電体をアニールすることをさらに含む、請求項１１に記載のインターポーザを作製する方法。
【請求項１６】
　第１の複数のはんだ接続を形成するステップであって、前記第１の複数のはんだ接続のそれぞれが、前記第１の電極に電気接触する前記少なくとも１つのメタライズ・ビアまたは前記第２の電極に電気接触する前記少なくとも１つのメタライズ・ビアを前記集積回路に電気接続するステップと、
　第２の複数のはんだ接続を形成するステップであって、前記第２の複数のはんだ接続のそれぞれが、電力を伝える前記少なくとも１つのビアと、接地を行う前記少なくとも１つのビアと、信号を伝える前記少なくとも１つのビアを前記セラミック基板に電気接続するステップと
をさらに含む、請求項１１に記載のインターポーザを作製する方法。
【請求項１７】
　ステンシルを形成し、前記第１の電極と前記誘電体と前記第２の電極の少なくとも１つをイオン・ミリングすることによって、前記薄膜誘電体コンデンサをパターニングするステップをさらに含む、請求項１１に記載のインターポーザを作製する方法。
【請求項１８】
　前記複数のメタライズ・ビアの前記少なくとも１つと、電力または接地を行う前記複数のビアの前記少なくとも１つの間に少なくとも１層の導電経路を形成するステップをさらに含む、請求項１１に記載のインターポーザを作製する方法。
【請求項１９】
　前記第１の複数のはんだ接続と前記第２の複数のはんだ接続に融点が異なるはんだを使用するステップをさらに含む、請求項１６に記載のインターポーザを作製する方法。
【請求項２０】
　減結合キャパシタンスを含むマルチチップ・モジュールであって、
　少なくとも１つの電力接続、少なくとも１つの接地接続、および少なくとも１つの信号接続を含むセラミック基板と、
　少なくとも１つの電力接続、少なくとも１つの接地接続、および少なくとも１つの信号接続を含む集積回路と、
　実質的に平らな酸化したシリコン面上に形成された薄膜誘電体コンデンサ、前記薄膜誘電体コンデンサの電極に電気接触する第１の複数のビア、および第２の複数のビアを含むインターポーザとを含み、
　前記第２の複数のビアが、
　前記セラミック基板の前記少なくとも１つの電力接続と、前記集積回路の前記少なくとも１つの電力接続との間に電力を伝える少なくとも１つのビアと、
　前記セラミック基板の前記少なくとも１つの接地接続と、前記集積回路の前記少なくとも１つの接地接続との間に接地を行う少なくとも１つのビアと、
　前記セラミック基板の前記少なくとも１つの信号接続と、前記集積回路の前記少なくとも１つの信号接続との間に信号を伝える少なくとも１つのビアとを含むマルチチップ・モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、一般に集積回路デバイスのパッケージングに関し、詳細には、セラミック基板に接続された、シリコン／シリコン酸化膜基板インターポーザ上に形成された薄膜コンデンサと、これを作製する方法に関する。
【背景技術】
【０００２】
　集積回路（ＩＣ）チップがより複雑になりそのサイズが小さくなるにつれ、ＩＣチップ間における相互接続の形成も非常に複雑になってきた。コンピュータなど多くの装置はいくつかの別個のＩＣチップを使用している。例えば１台のコンピュータは、１個または複数の中央演算処理装置、算術プロセッサ、様々な制御装置およびメモリ・チップ、入出力インターフェース・チップなどを含むことができる。従来、各ＩＣチップは別個のパッケージ内に個々に実装され、このパッケージは、実装したＩＣチップとの電力および信号の相互接続をもたらすコンピュータ「マザーボード」などのプリント回路板に接続されている。しかし、装置が多数のＩＣチップを必要とする場合、各ＩＣチップを個々にパッケージングし実装することによって、全てのＩＣチップを相互接続するのに必要とされるプリント回路板の面積が大幅に増大する。さらに、デバイス速度が増大すると、ＩＣチップ間のパス長さ、またこれらＩＣチップに接続されたその他の電子部品とのパス長さを最小限に抑えることがより重要になる。
【０００３】
　プリント回路板のスペース、ＩＣチップ間の距離、および相互接続の複雑さを低減するために、現在、多くのデバイスは、いくつかのＩＣチップを１つのパッケージに組み込んだマルチチップ・モジュール（ＭＣＭ）を使用している。１つのパッケージを使用することによってＩＣチップ間の距離が短縮され、したがってデバイス速度を向上させることが可能になる。マルチチップ・モジュールは通常、下に在るセラミック基板から個々のＩＣチップへの電力および信号の相互接続をもたらす。
【０００４】
　マルチチップ・モジュールは２次元でよく、すなわち１つのパッケージの全てのＩＣチップが平面の基板上に実装され、あるいはマルチチップ・モジュールは３次元でよく、ＩＣチップは、セラミック基板、別のＩＣチップ、またはインターポーザの上または下に実装される。インターポーザは、その上に様々な電子部品および相互接続が形成された構造であって、通常はＩＣチップとセラミック基板、別のインターポーザ、またはプリント回路板との間に位置付けられた構造である。
【０００５】
　デバイスのスイッチング速度が増大するにつれ、マルチチップ・モジュールのＩＣチップに極めて接近した状態で減結合キャパシタンスを設けることが重要になる。従来、個々のコンデンサはセラミック基板の表面に実装され、または、減結合キャパシタンスはセラミック基板に組み込まれてきた。前者の手法では、セラミック基板の表面の有用な面積を使用し、ＩＣチップに極めて接近した状態で個々のコンデンサを配置しないが、後者の手法では、セラミック基板の複雑さが増大し、したがって歩留りが低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　従来方法の前述およびその他の問題および欠点に鑑み、本発明の一目的は、集積回路、例えばＩＣチップやウェハをセラミック基板に接続することができる高性能薄膜誘電体コンデンサが表面に形成された、シリコン／シリコン酸化膜基板を有するインターポーザを提供することである。
【０００７】
　本発明の別の目的は、高性能薄膜誘電体コンデンサが表面に形成されたシリコン／シリコン酸化膜基板を有するインターポーザであって、歩留りが良く、コストが比較的安く、標準的なＩＣ製作プロセスを使用するインターポーサの製造方法を提供することである。
【０００８】
　本発明の他の目的は、集積回路に接続している電力および接地相互接続から信号相互接続を電気的に減結合するために、薄膜誘電体コンデンサが表面に形成されたシリコン／シリコン酸化膜基板を有するインターポーザ提供することである。
【課題を解決するための手段】
【０００９】
　上記およびその他の目的を達成するために、本発明の例示的な実施形態によれば、電力、接地、および信号接続を有する集積回路と電力、接地、および信号接続を有するセラミック基板との間に位置付けられたインターポーザであって、シリコン基板の研磨面に形成された酸化物層と、酸化物層上に形成された薄膜誘電体コンデンサと、薄膜コンデンサの上部電極または下部電極にそれぞれ接続する複数のメタライズ・ビア（metallized vias）と、セラミック基板と集積回路の間で電力、接地、および信号を接続する複数のビアとを含むことができるインターポーザが本明細書に開示されている。
【００１０】
　本発明の別の例示的な実施形態によれば、薄膜コンデンサは、白金電極と、チタン酸ジルコン酸バリウムやチタン酸バリウムストロンチウム、純チタン酸バリウム、Ｐｂ、Ｎｂ、Ｗ、Ｃａ、Ｍｇ、およびＺｎで変性させたチタン酸バリウム、チタン酸鉛、チタン酸ジルコン酸鉛、多結晶ランタンで変性させたチタン酸ジルコン酸鉛などの高Ｋチタン酸塩、またはニオブ酸鉛およびその誘導体やタングステン酸鉛およびその誘導体などその他の高Ｋ誘電体材料からなる誘電体とを含むことができる。
【００１１】
　本発明の別の例示的な実施形態によれば、はんだ接続によって、薄膜誘電体コンデンサの両電極のそれぞれに接続するインターポーザのメタライズ・ビアを、集積回路と電力、接地、および信号をセラミック基板に伝えるインターポーザのその他のビアに接続することができる。
【００１２】
　本発明の別の例示的な実施形態によれば、インターポーザは、表面に酸化物層が形成されるシリコン基板表面の化学的機械研磨を行い、酸化したシリコン基板をシリコン基板の非研磨面の化学的機械研磨を行うことによって薄くし、酸化物層上に薄膜誘電体コンデンサを形成し、薄膜コンデンサの電極のどちらかに接続する複数のビアを作製してこれらのビアをメタライズし、セラミック基板と集積回路の間に電力、接地、および信号を接続するビアを形成することによって製作することができる。
【００１３】
　本発明の別の例示的な実施形態によれば、薄膜誘電体コンデンサの電極のどちらかに電気接続するビアを作製する際、化学的機械研磨（ＣＭＰ）と正確な終点検出の両方を利用することができる。
【００１４】
　本発明の別の例示的な実施形態によれば、薄膜誘電体コンデンサの誘電体は、約３５０℃から約１０００℃の温度でアニールすることができる。
【００１５】
　本発明の別の例示的な実施形態によれば、少なくとも１つのコンデンサを形成するための薄膜誘電体コンデンサのパターニングは、ステンシルを形成して薄膜誘電体コンデンサの電極および誘電体層をイオン・ミリングすることによって行うことができる。
【００１６】
　本発明の別の例示的な実施形態によれば、減結合キャパシタンスを使用するシステムは、電力、接地、および信号接続を有するセラミック基板と、電力、接地、および信号接続を有する集積回路と、この集積回路に電気結合する薄膜誘電体コンデンサを有しかつ電力、接地、および信号をセラミック基板と集積回路との間に伝えるビアを有するインターポーザとを含むことができる。
【００１７】
　したがって本発明は、ＩＣチップとセラミック基板の間に位置決めすることができるインターポーザ上に形成された、寄生キャパシタンスが低くインダクタンス・キャパシタンスが低い高性能薄膜誘電体コンデンサを使用することによって、従来の方法および構造に関する問題を克服する。薄膜誘電体コンデンサが形成されているインターポーザの片面は、電力、接地、および信号を伝達するビアによってセラミック基板に接続することができる。インターポーザのもう一方の面では、薄膜コンデンサ電極に接続するビアにＩＣチップを取着することができる。このように薄膜誘電体コンデンサをＩＣチップのすぐ近くに位置付けて、ＩＣチップに対する減結合の改善が行われるようにすることができる。
【００１８】
　インターポーザを単独で製造し、マルチチップ・モジュールに組み込む前に試験をすることができる。薄膜誘電体コンデンサは、平板電極のスペーシングが密でピンホール欠陥または表面むらが生じる可能性があり、そのため平板電極間の誘電体層に電気短絡または漏電が生じ易いので最も欠陥の生じ易い構成要素の１つであり、したがって上述のように個別に試験できることが特に重要である。
【００１９】
　前述およびその他の目的、態様、および利点は、図面を参照すると共に本発明の好ましい実施形態に関する以下の詳細な記述からより良く理解されよう。
【発明を実施するための最良の形態】
【００２０】
　図１〜８を参照しながら、本発明のデバイスおよび方法を、様々な例示的な実施形態に関して以下に述べる。
【００２１】
　一般に本発明は、極めて高い品質の表面を有するシリコン／シリコン酸化膜基板インターポーザ上に薄膜誘電体コンデンサを製作することを利用する。このインターポーザは、例えば下に在るセラミック基板から上に在るＩＣチップまたはウェハに電力、接地、および信号を伝達するスルー・ビアと、薄膜誘電体コンデンサの電極とＩＣチップまたはウェハとを接続するビアと、薄膜コンデンサの電極に接続するビアに電力および接地を行うスルー・ビア間の相互接続とを含むことができる。インターポーザの片面はＩＣチップに接続することができ、一方、インターポーザのもう一方の面はセラミック基板に接続することができる。このようにセラミック基板の表面欠陥は、薄膜誘電体コンデンサの歩留まりに影響を与えない。
【００２２】
　図１を参照すると、シリコン基板１０４、例えばシリコン・ウェハには約５０００Åの酸化物層１０２を形成することができ、その基板の底面は、その表面むらが、ピークからピークまで約５００Å未満の実質的な平面でよく、このような基板は、例えば化学的機械研磨（ＣＭＰ）によって得ることができる。したがってシリコン基板１０４の実質的な平面を酸化することにより、極めて高い品質の酸化物層１０２の平面が得られる。様々な例示的な実施形態で、酸化物層１０２は、加熱処理、様々な化学気相成長法（ＣＶＤ）、または当技術分野で周知のその他のプロセスによって形成される。実験結果によれば、酸化物層の厚さが５０００Åを超えると不必要な処理を行うことになり、一方、厚さが約１０００Å未満であると、適正な絶縁を確実に行い劣化反応を防止するのに不適当であることが示される。
【００２３】
　図２を参照すると、酸化したシリコン基板１０４の厚さを、例えばその非研磨面をＣＭＰ研磨することによってかなり薄くする。研磨済みの酸化したシリコン基板の厚さは約５０μｍ〜約３００μｍの範囲内であることが好ましいが、それはこの範囲の厚さであると、シリコン／シリコン酸化物層にビアを最高密度で作製することができるからであり、しかし様々な例示的な実施形態では、厚さが約１０００μｍ程に厚いものを使用することができる。
【００２４】
　図３を参照すると、最大キャパシタンス値を得るために好ましくは高Ｋ誘電体を使用して、酸化したシリコン基板の酸化物層１０２上に薄膜誘電体コンデンサ３０６を製作する。誘電体には、チタン酸ジルコン酸バリウム（ＢＺＴ）やチタン酸バリウムストロンチウム（ＢＳＴ）などのチタン酸バリウムの誘導体が好ましい材料であるが、本発明の様々な例示的な実施形態ではその他の材料、例えば純チタン酸バリウムや、Ｐｂ、Ｎｂ、Ｗ、Ｃａ、Ｍｇ、Ｚｎ、および当技術分野でよく知られているその他の成分で変性させたチタン酸バリウムと、チタン酸鉛およびその誘導体、例えばチタン酸ジルコン酸鉛（ＰＺＴ）や多結晶ランタンで変性させたチタン酸ジルコン酸鉛（ＰＬＺＴ）などの高Ｋチタン酸塩、ニオブ酸鉛およびタングステン酸鉛を使用することができる。
【００２５】
　コンデンサの誘電体の厚さは、より大きいキャパシタンス値が得られるのでできる限り小さい値であることが好ましい。電極面積が約１０ｍｍ２〜約５００ｍｍ２以上である様々な例示的な実施形態では、その実験結果によれば、誘電体の厚さが少なくとも約５００Åであると短絡欠陥が減少し適切な歩留まりが得られ、また誘電体材料の厚さ範囲は約１０００Å〜約３０００Åであることが好ましいことが示される。厚さが約３０００Åより厚い誘電体層では、残念なことに薄膜誘電体コンデンサ３０６のキャパシタンスが低下する。
【００２６】
　様々な例示的な実施形態で、前述の誘電体材料は、通常約３５０℃〜約１０００℃の温度の空気中でアニールするが、好ましいアニール・サイクルは６５０℃の温度の空気中で１時間である。
【００２７】
　様々な例示的な実施形態では、基板上に形成された薄膜誘電体コンデンサの層をパターニングすることによって、１つまたは複数の薄膜誘電体コンデンサを形成することが可能になり、薄膜誘電体コンデンサの配置が制御される。誘電体層、例えば高Ｋチタン酸塩の層のパターニングは、例えばスパッタリングによって高Ｋ誘電体材料を堆積した後にレジスト・ステンシルを介してイオン・ミリングを行い、その後、高Ｋ誘電体材料をアニールするという好ましい方法によって行うことができる。しかし様々な例示的な実施形態で、高Ｋ誘電体層のパターニングは、当技術分野で知られているその他のプロセス、例えば反応性イオン・エッチング（ＲＩＥ）や化学エッチングで行うこともできる。
【００２８】
　上述の高Ｋ誘電体材料に対するアニール・プロセスなどの熱処理中、白金は酸化しないので、白金は、通常高Ｋ誘電体層の下または上に付着される薄膜誘電体コンデンサ電極を形成するのに好ましい材料である。また白金は、コンデンサの形成に適する誘電体材料の好ましい配向を促進し易く、処理中に誘電体材料に悪影響を与えるような反応をしないという利点もある。
【００２９】
　様々な例示的な実施形態で、薄膜誘電体コンデンサの下部および上部白金電極は、当技術分野で周知の様々な堆積プロセス、例えばスパッタリングや蒸着によって、酸化したシリコン基板の酸化物層１０２および薄膜誘電体コンデンサ３０６の誘電体層上にそれぞれ堆積することができる。しかし、やはり当技術分野で周知のように、本発明の様々な例示的な実施形態において薄膜誘電体コンデンサ電極の一方または両方を形成する際、白金に代わる別の材料、例えば金やパラジウム、銀、あるいは白金、金、パラジウム、および銀の合金を使用することができる。
【００３０】
　様々な例示的な実施形態では、それぞれの厚さが通常は約１００Å〜約５０００オングストロームの範囲内の白金電極を形成することができ、その範囲は約５００Å〜約１５００オングストロームであることが好ましい。
【００３１】
　様々な例示的な実施形態で、薄膜誘電体コンデンサ電極材料、例えば白金は、レジスト・ステンシルを生成し、例えば化学薬品でドライ・エッチングし、または化学薬品でウェット・エッチングし、またはイオン・ミリングすることによってパターニングすることができる。
【００３２】
　上述のプロセスによって薄膜誘電体コンデンサを形成した実験結果は、約８０％というかなり高い歩留まりであることを示している。これとは対照的に、未改質のセラミック基板上に薄膜誘電体コンデンサを組み立てるため、数千Åの範囲内の厚さに関する薄膜プロセスと組み合わせて６５０℃を超える処理温度を使用することは極めて難しく、歩留まりはほぼゼロになる（near zero yield）。電気短絡およびその他の欠陥に起因するほぼゼロの歩留まりは、未改質のセラミック基板のホールやピット、突起、その他の形態をとる表面トポグラフィの粗さなどの、セラミック表面欠陥によって引き起こされるが、これらは間断なく十分に滑らかで欠陥のない薄膜誘電体コンデンサを組み立てるのを妨げるほど十分に大きいものである。実験結果によれば、標準的なラッピングおよび研磨技法は、歩留まりが十分に高い薄膜誘電体コンデンサを未改質のセラミック基板表面に組み立てることができるように表面欠陥を低減するのに必要とされる品質のセラミック面を生成するのに不適当であることが示される。
【００３３】
　図３を参照すると、シリコン窒化物やシリコン酸化物などの材料、および当技術分野で周知のその他の材料などのパッシベーション層（図示せず）は、パターニング後、薄膜誘電体コンデンサ３０６を覆うようにインターポーザの最上面に形成することができる。様々な例示的な実施形態で、パッシベーション層は、例えばＣＶＤや当技術分野で周知のその他のプロセスによって形成される。
【００３４】
　図４は、インターポーザ・コンデンサを含む図３の例示的な実施形態の詳細な図である。図４を参照すると、下部電極３３２、誘電体３３４、および上部電極３３６を含むパターニング済みの薄膜誘電体コンデンサは、インターポーザ３０２のシリコン／シリコン酸化物層３２３上に形成することができる。様々な例示的な実施形態では、例えば電力、接地、および信号を伝達するスルー・ビア３２４、３２６、および３２８をそれぞれ、下に在るセラミック基板３０４の電力接続３１４、接地接続３１６、および信号接続３１８と、これらに対応して上に在る集積回路３０８の電力接続３５４、接地接続３５６、および信号接続３５８との間に形成することができる。スルー・ビア３２４、３２６、および３２８は、例えば制御凹みチップ接続（Ｃ４）３０７によって、下に在るセラミック基板３０４と、上に在る集積回路３０８に接続することができる。
【００３５】
　図５を参照すると、インターポーザ３０２の上面、すなわちパッシベーション層を有する面は、例えば適切なはんだでセラミック基板３０４に接続することができる。様々な例示的な実施形態では、インターポーザ３０２のビアをセラミック基板３０４に接続するためＰｂＳｎはんだを制御凹みチップ接続（Ｃ４）３０７により使用することができるが、その他の適切なはんだ組成物および当技術分野で周知のはんだ付けプロセスも使用することができる。
【００３６】
　図６を参照すると、インターポーザ３０２および接続されたセラミック基板３０４をフリップすることができ、したがってセラミック基板３０４は、インターポーザ３０２に対して下に在る基板を形成する。様々な例示的な実施形態では、参照により本明細書に組み込んだ米国特許第４，７９３，８９５号および第５，３０８，４３８号および第５，３３７，０１５号に記載されるような終点検出が正確なＣＭＰと、反応性イオン・エッチング（ＲＩＥ）とを使用して、インターポーザ３０２にビア５０６を形成することができ、電力および接地のためパターニング済みの薄膜誘電体コンデンサ（図示せず）の平板電極に接続される。同様にインターポーザ３０２には、信号伝送用に指定されたインターポーザの領域では薄膜誘電体コンデンサに接続しない信号ビアとして、追加のビア（図示せず）を形成することができる。
【００３７】
　図７を参照すると、本発明の様々な例示的な実施形態では、パターニング済みの薄膜誘電体コンデンサに接続されたビアを、標準的な厚膜プロセス、めっき、金属ペーストのスクリーニング、またはその他の適切な技法によりメタライズして、メタライズ・ビア６０６を形成することができる。
【００３８】
　図８を参照すると、インターポーザ３０２は、パターニング済みの薄膜誘電体コンデンサに接続されたメタライズ・ビア６０６を集積回路３０８に接続するＣ４接続３０７によって、集積回路３０８、例えばＩＣチップやウェハに接続することができる。
【００３９】
　様々な例示的な実施形態では、融点が異なる階層構造のはんだを使用して、例えばセラミック基板３０４に接続するインターポーザ３０２の片面と、集積回路３０８に接続するインターポーザ３０２のもう一方の面とを接続することができる。
【００４０】
　インターポーザ３０２を集積回路３０８およびセラミック基板３０４に接続した後、試験およびバーンインを容易に行うことができる。界面の試験は、Ｃ４相互接続３０７に直接接続している薄膜誘電体コンデンサによって容易に行うことができる。例えばそのようなコンデンサ試験により、例えば３００ＭＨｚを超える動作周波数として重要な速度に関し、コンデンサの分類を容易にすることができる。
【００４１】
　本発明によれば、ＩＣチップに対する減結合キャパシタンスを改善するために、電力、接地、および信号を得ることができるＩＣチップおよびセラミック基板に極めて接近させて高性能薄膜誘電体コンデンサを配置することが可能になる。多層セラミック・インターポーザ上に薄膜誘電体コンデンサを形成することによって、歩留まりが良好で比較的低コストであり標準的なＩＣ製作技法による製造を別々に行うことが可能になり、マルチチップ・モジュールに組み込む前に別々に試験をすることが可能になる。
【００４２】
　本発明を例示的な実施形態に関して述べてきたが、当業者なら、上述の請求項の精神および範囲内で変更を加えることにより、本発明を実施できることを理解するであろう。
【００４３】
　まとめとして、本発明の構成に関して以下の事項を開示する。
【００４４】
（１）電力、接地、および信号接続を有する集積回路と、電力、接地、および信号接続を有するセラミック基板との間に位置付けられたインターポーザであって、
　シリコン基板の実質的な平面上に形成された酸化物層と、
　前記酸化物層上に形成された第１の電極、誘電体、および第２の電極を有する薄膜誘電体コンデンサと、
　前記第１の電極に電気接触する少なくとも１つのメタライズ・ビアと、前記第２の電極に電気接触する少なくとも１つのメタライズ・ビアを含む複数のメタライズ・ビアと、
　前記セラミック基板の電力接続と前記集積回路の電力接続の間に電力を伝える少なくとも１つのビアと、前記セラミック基板の接地接続と前記集積回路の接地接続の間に接地を行う少なくとも１つのビアと、前記セラミック基板の信号接続と前記集積回路の信号接続の間に信号を伝える少なくとも１つのビアを含む複数のビアと
を含むインターポーザ。
（２）前記実質的な平面が、表面むらのピークからピークまで約５００Å未満と定義される、上記（１）に記載のインターポーザ。
（３）第１の複数のはんだ接続をさらに含み、前記第１の複数のはんだ接続のそれぞれが、前記第１の電極に電気接触する前記少なくとも１つのメタライズ・ビアおよび前記第２の電極に電気接触する前記少なくとも１つのメタライズ・ビアを前記集積回路に電気接続する、上記（１）に記載のインターポーザ。
（４）第２の複数のはんだ接続をさらに含み、前記第２の複数のはんだ接続のそれぞれが、電力を伝える前記少なくとも１つのビアと、接地を行う前記少なくとも１つのビアと、信号を伝える前記少なくとも１つのビアとを前記セラミック基板に電気接続する、上記（３）に記載のインターポーザ。
（５）前記誘電体が、チタン酸ジルコン酸バリウム、チタン酸バリウムストロンチウム、純チタン酸バリウム、Ｐｂ、Ｎｂ、Ｗ、Ｃａ、Ｍｇ、およびＺｎで変性したチタン酸バリウム、チタン酸鉛、チタン酸ジルコン酸鉛（ＰＺＴ）、および多結晶ランタンで変性したチタン酸ジルコン酸鉛（ＰＬＺＴ）からなる高Ｋチタン酸塩の群から選択される、上記（１）に記載のインターポーザ。
（６）前記誘電体が、ニオブ酸鉛およびタングステン酸鉛からなる高Ｋ誘電体の群から選択される、上記（１）に記載のインターポーザ。
（７）前記酸化物層の厚さが約１０００Å〜約５０００Åである、上記（１）に記載のインターポーザ。
（８）前記誘電体の層の厚さが約５００Å〜約３０００Åであり、前記第１の電極と前記第２の電極のそれぞれの厚さが約１００Å〜約５０００Åである、上記（１）に記載のインターポーザ。
（９）前記第１の電極と前記第２の電極が、白金、金、パラジウム、および銀と、白金、金、パラジウム、および銀の合金とからなる金属およびその合金の群から選択される、上記（１）に記載のインターポーザ。
（１０）前記複数のメタライズ・ビアの少なくとも１つが、電力または接地を行う前記複数のビアの少なくとも１つに電気接続する、上記（１）に記載のインターポーザ。
（１１）集積回路とセラミック基板との間に位置付けられたインターポーザを作製する方法であって、
　シリコン基板の実質的な平面上に酸化物層を形成するステップと、
　前記酸化物層上に、第１の電極、誘電体、および第２の電極を有する薄膜誘電体コンデンサを形成するステップと、
　前記第１の電極に電気接触する少なくとも１つのビアと、前記第２の電極に電気接触する少なくとも１つのビアを作製するステップと、
　前記セラミック基板の電力接続と前記集積回路の電力接続の間に電力を伝える少なくとも１つのビアと、前記セラミック基板の接地接続と前記集積回路の接地接続の間に接地を行う少なくとも１つのビアと、前記セラミック基板の信号接続と前記集積回路の信号接続の間に信号を伝える少なくとも１つのビアを含む複数のビアを形成するステップと
を含む方法。
（１２）前記シリコン基板の表面を、実質的な平面になるよう化学的機械研磨するステップと、
　前記シリコン基板の非研磨面を研磨することによって、前記シリコン基板および前記酸化物層の厚さを薄くするステップと
をさらに含む、上記（１１）に記載のインターポーザを作製する方法。
（１３）前記第１の電極に電気接触する少なくとも１つのビアと、前記第２の電極に電気接触する少なくとも１つのビアをメタライズするステップをさらに含む、上記（１１）に記載のインターポーザを作製する方法。
（１４）前記第１の電極に電気接触する少なくとも１つのビアと、前記第２の電極に電気接触する少なくとも１つのビアを作製するステップが、ＣＭＰと正確な終点検出の両方を利用する、上記（１３）に記載のインターポーザを作製する方法。
（１５）誘電体を有する薄膜誘電体コンデンサを形成するステップが、約３５０℃から約１０００℃の温度で前記誘電体をアニールすることをさらに含む、上記（１１）に記載のインターポーザを作製する方法。
（１６）第１の複数のはんだ接続を形成するステップであって、前記第１の複数のはんだ接続のそれぞれが、前記第１の電極に電気接触する前記少なくとも１つのメタライズ・ビアまたは前記第２の電極に電気接触する前記少なくとも１つのメタライズ・ビアを前記集積回路に電気接続するステップと、
　第２の複数のはんだ接続を形成するステップであって、前記第２の複数のはんだ接続のそれぞれが、電力を伝える前記少なくとも１つのビアと、接地を行う前記少なくとも１つのビアと、信号を伝える前記少なくとも１つのビアを前記セラミック基板に電気接続するステップと
をさらに含む、上記（１１）に記載のインターポーザを作製する方法。
（１７）ステンシルを形成し、前記第１の電極と前記誘電体と前記第２の電極の少なくとも１つをイオン・ミリングすることによって、前記薄膜誘電体コンデンサをパターニングするステップをさらに含む、上記（１１）に記載のインターポーザを作製する方法。
（１８）前記複数のメタライズ・ビアの前記少なくとも１つと、電力または接地を行う前記複数のビアの前記少なくとも１つの間に少なくとも１層の導電経路を形成するステップをさらに含む、上記（１１）に記載のインターポーザを作製する方法。
（１９）前記第１の複数のはんだ接続と前記第２の複数のはんだ接続に融点が異なるはんだを使用するステップをさらに含む、上記（１６）に記載のインターポーザを作製する方法。
（２０）減結合キャパシタンスを含むマルチチップ・モジュールであって、
　少なくとも１つの電力接続、少なくとも１つの接地接続、および少なくとも１つの信号接続を含むセラミック基板と、
　少なくとも１つの電力接続、少なくとも１つの接地接続、および少なくとも１つの信号接続を含む集積回路と、
　実質的に平らな酸化したシリコン面上に形成された薄膜誘電体コンデンサ、前記薄膜誘電体コンデンサの電極に電気接触する第１の複数のビア、および第２の複数のビアを含むインターポーザとを含み、
　前記第２の複数のビアが、
　前記セラミック基板の前記少なくとも１つの電力接続と、前記集積回路の前記少なくとも１つの電力接続との間に電力を伝える少なくとも１つのビアと、
　前記セラミック基板の前記少なくとも１つの接地接続と、前記集積回路の前記少なくとも１つの接地接続との間に接地を行う少なくとも１つのビアと、
　前記セラミック基板の前記少なくとも１つの信号接続と、前記集積回路の前記少なくとも１つの信号接続との間に信号を伝える少なくとも１つのビアとを含むマルチチップ・モジュール。
【図面の簡単な説明】
【００４５】
【図１】本発明の例示的な実施形態による、酸化したシリコン基板１０４を示す図である。
【図２】本発明の例示的な実施形態による、厚さがかなり薄くなった状態の、酸化したシリコン基板１０４を示す図である。
【図３】本発明の例示的な実施形態による、酸化したシリコン基板の酸化物層１０２上に形成された薄膜誘電体コンデンサ３０６を示す図である。
【図４】本発明の例示的な実施形態による、セラミック基板３０４、相互接続したビアを備えたインターポーザ３０２、集積回路３０８、および制御凹みチップ接続３０７の概略図である。
【図５】本発明の例示的な実施形態による、インターポーザ３０２に接続されたセラミック基板３０４を示す図である。
【図６】本発明の例示的な実施形態による、セラミック基板３０４および接続されたインターポーザ３０２をフリップさせて薄膜誘電体コンデンサに接続するビア５０６を形成した状態を示す図である。
【図７】本発明の例示的な実施形態による、薄膜誘電体コンデンサに接続するメタライズ・ビア６０６を示す図である。
【図８】本発明の例示的な実施形態による、制御凹みチップ接続３０７によって集積回路３０８に接続したインターポーザ３０２を示す図である。
【符号の説明】
【００４６】
　１０２　酸化物層
　１０４　シリコン基板
　３０２　インターポーザ
　３０６　薄膜誘電体コンデンサ
　３１４　電力接続
　３１６　接地接続
　３１８　信号接続
　３３４　誘電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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