(57)【要約】【課題】フラッシュＲＯＭの内容を更新するのに必要な素子数、基板スペースを小さくして、システム全体のコストダウンを図る。【解決手段】装置の初期化処理中にプログラムロードボタン２８が押されたとき、ＦＰＧＡ用ＲＯＭ２６ａに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８内に回路集積部９を形成するとともに、ＣＰＵ２によって、回路集積部９の内容を読み取らせて、メモリカード２７に書き込まれている建屋使用データなどをフラッシュＲＯＭ２５に転送して記憶させた後、ＦＰＧＡ用ＲＯＭ２６ａに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を再度、組み替えて、周辺機器制御部１７を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせる。【選択図】      図１
2004210506.tif 000002
【特許請求の範囲】
【請求項１】
メモリカードに格納された仕様データを不揮発性記憶部に転送して記憶させた後、前記不揮発性記憶部に格納されている前記仕様データに基づいてエレベータ機構を制御するエレベータ制御装置において、
書き換え自在なゲートアレイ素子と、回路構築部とを備え、
前記回路構築部は、
初期化スイッチが操作されたとき、前記ゲートアレイ素子内のゲート回路を組み替えて、前記ゲートアレイ素子内にデータ転送部を形成する機能と、
前記メモリカード内のＣＰＵに前記データ転送部の内容を読み取らせて前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる機能と、
前記ゲート回路を組み替えて前記データ転送部を消去する機能と、
前記ゲートアレイ素子内に周辺機器制御部を形成してこの周辺機器制御部と前記ＣＰＵとを協調動作させて前記エレベータ機構を制御する機能と、
を備えたことを特徴とするエレベータ制御装置。
【請求項２】
請求項１に記載したエレベータ制御装置において、
前記回路構築部は、
初期化スイッチが操作されたとき、前記ゲートアレイ素子内のゲート回路を組み替えて、前記ゲートアレイ素子内にデータ転送部を形成する機能と、前記メモリカード内のＣＰＵに前記データ転送部の内容を読み取らせて前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる機能とを有する第１回路構築部と、
前記メモリカードに格納された仕様データが前記不揮発性記憶部に転送されて記憶された後、前記ゲートアレイ素子内のゲート回路を組み替えて、前記データ転送部を消去する機能と、前記ゲートアレイ素子内に周辺機器制御部を形成してこの周辺機器制御部と前記ＣＰＵとを協調動作させて前記エレベータ機構を制御する機能とを有する第２回路構築部と、
を備えたことを特徴とするエレベータ制御装置。
【請求項３】
請求項１、２のいずれかに記載したエレベータ制御装置において、
前記回路構築部は、前記不揮発性記憶部内にＲＡＭを形成して、命令語を記憶させるとともに、前記ＣＰＵに前記命令語を読み取らせて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる、
ことを特徴とするエレベータ制御装置。
【請求項４】
請求項１、２のいずれかに記載したエレベータ制御装置において、
前記回路構築部は、前記不揮発性記憶部内にデータ転送部を形成し、このデータ転送部を動作させて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる、
ことを特徴とするエレベータ制御装置。
【請求項５】
請求項１、２のいずれかに記載したエレベータ制御装置において、
前記回路構築部は、前記不揮発性記憶部内にＲＡＭを形成し、主制御を行わないＳＵＢ−ＣＰＵから前記ＲＡＭに命令語を書き込ませるとともに、前記ＣＰＵに前記命令語を読み取らせて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる、
ことを特徴とするエレベータ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビルなどに設置されたエレベータを制御するエレベータ制御装置に係わり、特に素子数、基板面積を削減したエレベータ制御装置に関する。
【０００２】
【従来の技術】
エレベータ設備は、建物内の縦の交通機関として、中高層ビルだけでなく、小規模ビル、個人住宅にも設置されるようになっている。また、一度、設置すると設備の変更が難しいことから、状況によるものの、ほぼ２０年程度、使用することができる長寿命が要求される。
【０００３】
また、最近における半導体技術の進歩により、エレベータ設備で使用される制御装置では、エレベータの操作処理、モータ制御処理、乗りかごの制御処理、エレベータ乗場の制御処理、乗りかごおよび乗場に設置される表示装置の制御処理、およびエレベータの監視処理など、多様化する要求を処理する専用のマイクロコンピュータ回路を複数個使用して分散処理形式によって各処理を実行するようにしている。これにより、エレベータ制御システムの性能が大幅に向上し、また、エレベータ制御システムの小型化にも寄与している。
【０００４】
例えば、エレベータ駆動部付近に設置される各制御装置では、モータ制御処理用の制御装置、運行制御処理用の制御装置、データ伝送制御処理用の制御装置、位置検出処理用の制御装置など、それぞれ独立したマイクロコンピュータ回路を使用した制御装置が使用され、モータ制御〜位置検出などを行う各制御装置と主制御を行う制御装置との間でデータを交換して、相互に連携を取りながらエレベータ設備を制御する。
【０００５】
これら制御装置間でデータを交換する方法としては、マイクロコンピュータ回路間に設けられた共通のバスラインを介してデータを交換する方法、または２つのマイクロコンピュータ回路間に設けられたデュアルポートＲＡＭ（以下、ＤＰ−ＲＡＭと称する）を介してデータを交換する方法、あるいは２つの中央演算素子（以下、ＣＰＵと称する）間をシリアルラインで接続して直列伝送でデータを交換する方法などがある。
【０００６】
一方、エレベータ設備自体は、無人で２４時間人を輸送する設備であり、月単位でしか点検が行われないという他に例が無い設備であることから、近年、各制御装置を連携して、エレベータ設備の運転制御を行う機能のほか、エレベータ設備の保守管理を行わせるのに必要な機能、例えば通信回線を経由した遠隔制御によって、エレベータの運転回数、運転時間などの基本情報の他に、異常の予知などの予防保全を行う機能などが要求されている。
【０００７】
さらに、このような機能の他にも、例えばエレベータ設備を据え付ける際に必要な作業時間、各部の調整時間を短縮する機能、あるいは故障が発生したときにこれを検出する機能、故障が発生したときにこれを復旧するのに必要な時間を短縮する機能など、種々の機能が要求されることが多い。
【０００８】
図１０はこのような種々の機能を満たすことができる従来のエレベータ設備のうち、現在、主流になっている機械室が無い形式のエレベータ設備の一例を示す概略構成図である。
【０００９】
この図に示すエレベータ設備１０１は、エレベータ機構１０２と、エレベータ制御システム１０３とを備えている。
【００１０】
エレベータ機構１０２は、エレベータ昇降路内に配置され、乗客を指定階まで運ぶ乗りかご１０４と、乗りかご１０４の重量と対応する重さの釣り合い重り１０５と、釣り合い重り１０５と乗りかご１０４とを結合するロープ１０６と、エレベータ制御システム１０３から出力される駆動電圧に応じて綱車を回転し、ロープ１０６を介して乗りかご１０４を上下方向に走行するインバータ方式のモータ１０７と、モータ１０７の回転数、回転速度などに応じたパルス信号を生成してエレベータ制御システム１０３に供給するパルス発生器１０８とを備えている。
【００１１】
エレベータ制御システム１０３は、ビルの各階や乗りかご１０４内から乗客によって操作されたとき“呼び”を発生する複数の呼び登録装置１０９と、各呼び登録装置１０９から出力される“呼び”をビル各部に伝送するローカルネットワーク１１０とを備えている。また、エレベータ機構１０２のパルス発生器１０８から出力されるパルス信号に基づき、乗りかご１０４の位置を検出するかご位置制御部１１１、乗客によって各呼び登録装置１０９のいずれかが操作されて呼びが生成されたとき、ローカルネットワーク１１０を介して呼びを取り込む呼び制御部１１２、呼び制御部１１２によって呼びが取り込まれたとき、かご位置制御部１１１によって検出された乗りかご１０４の位置を参照しながら、指定された階から指定された階に乗りかご１０４を移動するのに必要な駆動電圧を生成し、モータ１０７を動作する速度制御部１１３などによって構成されたエレベータ制御装置１１４を備えている。
【００１２】
エレベータ制御装置１１４のハードウェア構成を詳述すると、図１１に示すように、３２ビットのビット幅を持つマイクロコンピュータなどによって構成されるＣＰＵ１１５と、ＣＰＵ１１５から出力されるメモリ読み込み信号、書き込み信号並びにチップセレクト信号などの制御信号を装置各部に供給する制御信号線、ＣＰＵ１１５から出力されるアドレスデータを装置各部に供給するアドレスバスおよびＣＰＵ１１５から出力されるデータを装置各部に供給するとともに、装置各部から出力されるデータをＣＰＵ１１５並びに装置各部に供給するデータバスなどによって構成されるシステムバス１１６とを備えている。また、ＣＰＵ１１５から出力される制御データなどを取り込んで、デジタル信号を生成し、エレベータ機構１０２側の電磁リレー、モータ駆動装置などに供給するデジタル出力回路、ローカルネットワーク１１０を介して供給された呼び、パルス発生器１０８から出力されるパルス信号などを取り込んで、呼び要求データ、パルスカウントデータなどを生成し、これをＣＰＵ１１５に供給するデジタル入力回路などとして機能するＩ／Ｏ部１１７と、ＣＰＵ１１５の管理の下に、Ｉ／Ｏ部１１７とデータの授受を行いながら、かご位置制御部１１１、速度制御部１１３、呼び制御部１１２として、周辺機器を制御する周辺機器制御部１１８と、ＣＰＵ１１５の作業エリアなどとして使用されるＲＡＭ１１９とを備えている。
【００１３】
さらに、エレベータ制御装置１１４は、公衆回線、専用回線などの通信回線１２０を介してエレベータ保守会社１２１に接続された遠隔保守装置１２２から情報収集要求が出されたとき、光ファイバなどによって構成される直列伝送路１２３を介して、これを取り込んで、ＣＰＵ１１５に情報収集要求を出すとともに、ＣＰＵ１１５から出力されるエレベータ運行履歴データ、制御履歴データ、監視履歴データなどを取り込み、直列伝送路１２３を介して、遠隔保守装置１２２に供給する遠隔制御インタフェース部１２４と、図１２に示すように、エレベータ設備１０１が設けられるビルの情報（建屋使用データ）、ビルのオーナーからの指示されたエレベータ設備１０１の仕様内容（客先仕様データ）、ＣＰＵ１１５の動作を規定するプログラム、このプログラムの仕様などの情報（プログラム仕様データ）などが格納されるフラッシュＲＯＭ１２５と、フラッシュＲＯＭ１２５にプログラムなどを書き込むときに操作されるプログラムロードボタン１２６と、プログラムロードボタン１２６が操作されたとき、ロード指示データを生成して保持し、ＣＰＵ１１５から読み込み信号が出力されたとき、ＣＰＵ１１５にロード指示データを渡して、プログラムロード処理を開始する入力レジスタ１２７と、ＩＣソケットなどを介して、基板に取り付けられ、ＣＰＵ１１５にプログラムなどをロードするインストールプログラム（ＩＰＬ：Ｉｎｉｔｉａｌ  Ｐｒｏｇｒａｍ  Ｌｏａｄｅｒ）を供給して、メモリスロット（図示は省略する）に差し込まれたメモリカード１２８から建屋使用データや客先仕様データ、ＣＰＵ１１５の動作を規定するプログラム、プログラム仕様データなどを読み取らせ、フラッシュＲＯＭ１２５に書き込ませる処理などを行わせるＩＰＬ−ＲＯＭ１２９とを備えている。
【００１４】
そして、ビルなどに、エレベータ設備を設置したとき、十分な容量（数Ｍバイト程度）の容量を持つ、切手サイズのＮＡＮＤ型フラッシュＲＯＭなどによって構成されたメモリカード１２８に、建屋使用データや客先仕様データ、ＣＰＵ１１５の動作を規定するプログラム、プログラム仕様データなどが書き込まれて、ビルに設置されたエレベータ制御装置１１４のスロットに差し込まれる。
【００１５】
次いで、図１３に示すように、エレベータ制御装置１１４の電源スイッチが操作されて、電源が投入され（ステップＳＴ１０１）、スロットにメモリカード１２８が挿入されている状態で（ステップＳＴ１０２）、プログラムロードボタン１２６が押され、入力レジスタ１２７にロード指示データが保持されているとき（ステップＳＴ１０３）、ＣＰＵ１１５によって、ＩＰＬ−ＲＯＭ１２９に格納されているインストールプログラム（ＩＰＬ）が読み込まれるとともに、このインストールプログラムに基づき、周辺機器制御部１１８、Ｉ／Ｏ部１１７からリセット指令が出力されて、エレベータ機構１０２が停止された後（ステップＳＴ１０４）、メモリカード１２８に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ１１５の動作を規定するプログラム、プログラム仕様データなどが読み出されて、フラッシュＲＯＭ１２５に書き込まれる（ステップＳＴ１０５）。
【００１６】
この後、フラッシュＲＯＭ１２５に格納されている建屋使用データや客先仕様データ、ＣＰＵ１１５の動作を規定するプログラム、プログラム仕様データなどに基づき、ＣＰＵ１１５によって、周辺機器制御部１１８に形成されたかご位置制御部１１１、呼び制御部１１２、速度制御部１１３などの制御が開始される。
【００１７】
そして、エレベータ機構１０２のパルス発生器１０８から出力されるパルス信号に基づき、エレベータ制御装置１１４によって、乗りかご１０４の位置が検出されるとともに、乗客によって、各呼び登録装置１０９が操作される毎に、操作内容に応じた駆動電圧が生成されて、エレベータ機構１０２のモータ１０７が駆動され、指定された階から指定された階に乗りかご１０４が移動される。
【００１８】
また、この動作と並行し、遠隔保守装置１２２から情報収集要求が出力される毎に、エレベータ制御装置１１４によって、装置各部から出力される検出信号が解析されて、エレベータ運行履歴データ、制御履歴データ、監視履歴データなどが生成され、これが遠隔保守装置１２２に供給される。
【００１９】
【特許文献１】
特開平５−２０１６３８号公報
【００２０】
【発明が解決しようとする課題】
しかしながら、このような従来のエレベータ設備では、次に述べるような問題があった。
【００２１】
まず、遠隔保守機能が年々向上し、各種部品の予防保全や部品交換予測などが実施できるようになっているものの、既に設置済みのエレベータ設備１０１に、このような機能を持たせようとしたとき、エレベータ機能を向上させるための改造作業が必要になる。
【００２２】
この際、一般的には、運転中のエレベータ設備１０１を一時的に停止し、電源を切った状態で、エレベータ設備１０１を停止させておける時間、例えば３０分程度の時間内に、新たな遠隔保守機能などを付加したメモリカード１２８をスロットに差し込んだ後、電源を投入して、プログラムロードボタン１２６を操作し、メモリカード１２８に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ１１５の動作を規定するプログラム、プログラム仕様データなどとともに、新たな遠隔保守機能を行わせるのに必要な遠隔保守プログラムなどをフラッシュＲＯＭ１２５に転送するという作業を行わなければならず、作業員に大きな負担をかけてしまうという問題があった。
【００２３】
また、メモリカード１２８に書き込まれている新たな遠隔保守機能を行わせるのに必要な遠隔保守プログラムなどをフラッシュＲＯＭ１２５に転送するとき、転送手順を間違えてしまい、遠隔保守機能などを向上することができないばかりでなく、エレベータ設備１０１の動作が異常になり、その復旧に多大な時間がかかってしまい、多くの乗客に迷惑をかけてしまうことがあった。
【００２４】
また、ＩＰＬ−ＲＯＭ１２９には、転送命令となるインストールプログラム（ＩＰＬ）を格納するだけで良いことから、５００バイト程度の記憶容量があれば十分であるものの、ＣＰＵ１１５が３２ビットのビット幅を持つとき、８ビットのＤＩＰ型ＩＣチップ（デュアルインパッケージ型ＩＣチップ）、例えば３０×２０ｍｍのサイズにされ、ピンピッチが“２．５４ｍｍ”にされた３２ピンのＩＣチップを４個、使用しなければならず、その分だけ、記憶容量が無駄になってしまうとともに、大きな配置スペースが必要になり、基板面積が増大してしまうという問題があった。
【００２５】
本発明は上記の事情に鑑み、フラッシュＲＯＭの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができるエレベータ制御装置を提供することを目的としている。
【００２６】
【課題を解決するための手段】
上記の目的を達成するために本発明は、請求項１では、メモリカードに格納された仕様データを不揮発性記憶部に転送して記憶させた後、前記不揮発性記憶部に格納されている前記仕様データに基づいてエレベータ機構を制御するエレベータ制御装置において、書き換え自在なゲートアレイ素子と、回路構築部とを備え、前記回路構築部は、初期化スイッチが操作されたとき、前記ゲートアレイ素子内のゲート回路を組み替えて、前記ゲートアレイ素子内にデータ転送部を形成する機能と、前記メモリカード内のＣＰＵに前記データ転送部の内容を読み取らせて前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる機能と、前記ゲート回路を組み替えて前記データ転送部を消去する機能と、前記ゲートアレイ素子内に周辺機器制御部を形成してこの周辺機器制御部と前記ＣＰＵとを協調動作させて前記エレベータ機構を制御する機能とを備えたことを特徴としている。
【００２７】
上記構成によれば、ＩＰＬ−ＲＯＭを使用することなく、メモリカードからフラッシュＲＯＭなどの不揮発性記憶部に、新たな仕様データを転送して、不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮するとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【００２８】
請求項２では、請求項１に記載したエレベータ制御装置において、前記回路構築部は、初期化スイッチが操作されたとき、前記ゲートアレイ素子内のゲート回路を組み替えて、前記ゲートアレイ素子内にデータ転送部を形成する機能と、前記メモリカード内のＣＰＵに前記データ転送部の内容を読み取らせて前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させる機能とを有する第１回路構築部と、前記メモリカードに格納された仕様データが前記不揮発性記憶部に転送されて記憶された後、前記ゲートアレイ素子内のゲート回路を組み替えて、前記データ転送部を消去する機能と、前記ゲートアレイ素子内に周辺機器制御部を形成してこの周辺機器制御部と前記ＣＰＵとを協調動作させて前記エレベータ機構を制御する機能とを有する第２回路構築部とを備えたことを特徴としている。
【００２９】
上記構成によれば、ノイズなどの外乱があっても、ＩＰＬ−ＲＯＭを使用することなく、メモリカードからフラッシュＲＯＭなどの不揮発性記憶部に、新たな仕様データを転送して、不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮するとともに、手順ミス、ノイズなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【００３０】
請求項３では、請求項１、２のいずれかに記載したエレベータ制御装置において、前記回路構築部は、前記不揮発性記憶部内にＲＡＭを形成して、命令語を記憶させるとともに、前記ＣＰＵに前記命令語を読み取らせて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させることを特徴としている。
【００３１】
上記構成によれば、ＦＰＧＡ用ＲＯＭなどのデータ容量を小さくして、ＦＰＧＡ用ＲＯＭに対するデータの書き込み負担を小さくしながら、ＣＰＵの種類に応じた命令語を使用して、メモリカードからフラッシュＲＯＭに、新たな仕様データを転送し、これによってＣＰＵの種類が変わった場合にも、操作手順を画一化して、フラッシュＲＯＭなどの不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮するとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【００３２】
請求項４では、請求項１、２のいずれかに記載したエレベータ制御装置において、前記回路構築部は、前記不揮発性記憶部内にデータ転送部を形成し、このデータ転送部を動作させて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させることを特徴としている。
【００３３】
上記構成によれば、ＣＰＵに負担をかけすることなく、メモリカードからフラッシュＲＯＭなどの不揮発性記憶部に、新たな仕様データを転送して、不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【００３４】
請求項５では、請求項１、２のいずれかに記載したエレベータ制御装置において、前記回路構築部は、前記不揮発性記憶部内にＲＡＭを形成し、主制御を行わないＳＵＢ−ＣＰＵから前記ＲＡＭに命令語を書き込ませるとともに、前記ＣＰＵに前記命令語を読み取らせて、前記メモリカードに格納された仕様データを前記不揮発性記憶部に転送して記憶させることを特徴としている。
【００３５】
上記構成によれば、ＦＰＧＡ用ＲＯＭなどのデータ容量を小さくして、ＦＰＧＡ用ＲＯＭに対するデータの書き込み負担を小さくしながら、ＳＵＢ−ＣＰＵとＣＰＵとの間にＲＡＭを介在して、ＣＰＵの種類変更に対応しながら、メモリカードからフラッシュＲＯＭなどの不揮発性記憶部に新たな仕様データを転送して、ＣＰＵの種類が変わった場合にも、操作手順を画一化して、不揮発性記憶部の内容を更新するときの手間、作業時間を大幅に短縮するとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにし、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成する。
【００３６】
【発明の実施の形態】
《第１の実施形態》
図１は本発明によるエレベータ制御装置の第１の実施形態を示すブロック図である。
【００３７】
この図に示すエレベータ制御装置１ａは、３２ビットのビット幅を持つマイクロコンピュータなどによって構成されるＣＰＵ２と、ＣＰＵ２から出力されるメモリ読み込み信号、書き込み信号、チップセレクト信号などの制御信号を装置各部に供給する制御信号線、ＣＰＵ２から出力されるアドレスデータを装置各部に供給するアドレスバス、ＣＰＵ２から出力されるデータを装置各部に供給するとともに、装置各部から出力されるデータをＣＰＵ２、装置各部に供給するデータバスなどによって構成されるシステムバス３とを備えている。また、６４点程度の入出力レジスタによって構成され、ＣＰＵ２から出力される制御データなどを取り込んで、デジタル信号を生成し、エレベータ機構側の電磁リレー、モータ駆動装置などに供給するデジタル出力回路、ローカルネットワークを介して供給された呼び、パルス発生器から出力されるパルス信号などを取り込んで、呼び要求データ、パルスカウントデータなどを生成し、これをＣＰＵ２に供給するデジタル入力回路などを持つＩ／Ｏ部４を備えている。また、３０００ゲート程度の容量を持ち、プログラム内容に応じて、図２に示すように、アドレスバス５、データバス６、他回路に接続される信号線７、ＣＰＵ２に指示を出してメモリカード２７の内容をフラッシュＲＯＭ２５に転送する複数のデータ転送命令回路８を持つ回路集積部９、または図３に示すように、アドレスバス１０、データバス１１、Ｉ／Ｏ部４に接続される複数の信号線１２、遠隔制御インタフェース部２４などに接続される信号線１３、入力バッファ１４、出力バッファ１５、直列伝送回路１６などを持ち、ＣＰＵ２の管理の下、かご位置制御部、速度制御部、呼び制御部として、周辺機器を制御する周辺機器制御部１７のいずれか一方が形成されるＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ：プログラム可能なゲートアレイ）１８を備えている。また、１２８ｋバイト程度の容量を持ち、ＣＰＵ２の作業エリアなどとして使用されるＲＡＭ１９とを備えている。
【００３８】
さらに、エレベータ制御装置１ａは、公衆回線、専用回線などの通信回線２０を介してエレベータ保守会社２１に接続された遠隔保守装置２２から情報収集要求が出されたとき、光ファイバなどによって構成される直列伝送路２３を介して、これを取り込んで、ＣＰＵ２に情報収集要求を出すとともに、ＣＰＵ２から出力されるエレベータ運行履歴データ、制御履歴データ、監視履歴データなどを取り込み、直列伝送路２３を介して、遠隔保守装置２２に供給する遠隔制御インタフェース部２４を備えている。また、５１２ｋバイト程度の容量を持つ５２ピンの表面実装素子などによって構成され、エレベータ設備が設けられるビルの情報（建屋使用データ）、ビルのオーナーからの指示されたエレベータ設備の仕様内容（客先仕様データ）、ＣＰＵ２の動作を規定するプログラム、このプログラムの仕様などの情報（プログラム仕様データ）などが格納されるフラッシュＲＯＭ２５と、このフラッシュＲＯＭ２５にプログラムなどを書き込むときに操作されるプログラムロードボタン２８とを備えている。また、４ｋビット程度のシリアルＥＰ−ＲＯＭによって構成され、装置に電源が投入されて、プログラムロードボタン２８が操作されたとき、ＣＰＵ２をリセット（または、ｈａｌｔ）状態にした後、予め格納されているハードウェア記述プログラム（ＨＤＬによって記述されたプログラム）をＦＰＧＡ１８に供給し、これを回路集積部９として機能した後、ＣＰＵ２のリセット（または、ｈａｌｔ）を解除して、ＣＰＵ２に転送処理を行い、さらにＣＰＵ２をリセット（または、ｈａｌｔ）した状態で、予め格納されているハードウェア記述プログラムをＦＰＧＡ１８に供給し、これを周辺機器制御部１７にした後、ＣＰＵ２のリセット（または、ｈａｌｔ）を解除するＦＰＧＡ用ＲＯＭ２６ａを備えている。
【００３９】
次に、図４に示すフローチャートを参照しながら、エレベータ制御装置１ａの初期化手順を説明する。
【００４０】
まず、エレベータ製造部門で、十分な容量（数Ｍバイト程度）を持つ切手サイズのＮＡＮＤ型フラッシュＲＯＭなどによって構成されたメモリカード２７に、建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、プログラム仕様データなどが書き込まれてビルに設置されたエレベータ制御装置１ａのスロットに差し込まれる。
【００４１】
次いで、図５（ａ）に示すように、エレベータ制御装置１ａの電源が投入され、ＣＰＵ２によって初期化処理が開始された状態でプログラムロードボタン２８が押されたとき（ステップＳＴ１、ＳＴ２、ＳＴ３）、図５（ｂ）に示すように、ＣＰＵ２がリセット（または、ｈａｌｔ）されたまま、ＦＰＧＡ用ＲＯＭ２６ａに格納されているハードウェア記述プログラムのうち、ＦＰＧＡ２５を回路集積部９として動作するのに必要なハードウェア記述プログラムがＦＰＧＡ１８に供給される（ステップＳＴ４）。
【００４２】
そして、ＦＰＧＡ１８に対するハードウェア記述プログラムの供給が完了して、図５（ｂ）、（ｃ）に示すように、ＣＰＵ２のリセット（または、ｈａｌｔ）が解除されると、図５（ｄ）に示すように、ＦＰＧＡ１８に形成された回路集積部９の各データ転送命令回路８の内容に基づき、ＣＰＵ２によって、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、プログラム仕様データなどが読み出されて、フラッシュＲＯＭ２５に書き込まれる（ステップＳＴ５）。
【００４３】
この後、図５（ｂ）、（ｄ）に示すように、メモリカード２７からフラッシュＲＯＭ１８に対するデータ転送が終了し、ＣＰＵ２がリセット（または、ｈａｌｔ）状態にされると、図５（ｅ）に示すように、ＦＰＧＡ用ＲＯＭ２６ａに格納されているハードウェア記述プログラムのうち、ＦＰＧＡ１８を周辺機器制御部１７として動作するのに必要なハードウェア記述プログラムがＦＰＧＡ１８に供給される（ステップＳＴ６）。
【００４４】
次いで、ＦＰＧＡ１８に対するハードウェア記述プログラムの供給が完了し、図５（ｆ）に示すように、ＦＰＧＡ１８が周辺機器制御部１７にされて、周辺機器制御部１７内に形成されたかご位置制御部、呼び制御部、速度制御部などが動作可能にされると、図５（ｂ）に示すように、ＣＰＵ２のリセット（または、ｈａｌｔ）が解除されるとともに、ＣＰＵ２によって、フラッシュＲＯＭ２５に格納されている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、プログラム仕様データなどが読み出されて、エレベータ機構の制御が開始される（ステップＳＴ７）。
【００４５】
そして、エレベータ機構のパルス発生器から出力されるパルス信号に基づき、ＣＰＵ２によって、乗りかごの位置が検出されるとともに、乗客によって、各呼び登録装置が操作される毎に、操作内容に応じた駆動電圧が生成されて、エレベータ機構のモータが駆動され、指定された階から指定された階に乗りかごが移動される。
【００４６】
また、この動作と並行し、遠隔保守装置２２から情報収集要求が出力される毎に、ＣＰＵ２によって、装置各部から出力される検出信号が解析されて、エレベータ運行履歴データ、制御履歴データ、監視履歴データなどが生成され、これが遠隔保守装置２２に供給される。
【００４７】
このように、第１の実施形態では、装置の初期化処理中にプログラムロードボタン２８が押されたとき、ＦＰＧＡ用ＲＯＭ２６ａに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を組み替えて、回路集積部９を形成するとともに、ＣＰＵ２によって、回路集積部９の内容を読み取らせて、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、このプログラムのプログラム仕様データなどをフラッシュＲＯＭ２５に転送して記憶させた後、ＦＰＧＡ用ＲＯＭ２６ａに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を再度、組み替えて、周辺機器制御部１７を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、ＩＰＬ−ＲＯＭを使用することなく、メモリカード２７からフラッシュＲＯＭ２５に、新たな仕様データなどを転送することができ、これによってフラッシュＲＯＭ２５の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などの発生を防止できる。
【００４８】
さらに、ＦＰＧＡ用ＲＯＭ２６ａによって、ＦＰＧＡ１８のゲート回路を組み替えて、回路集積部９または周辺機器制御部１７として動作するようにしているので、装置全体の使用素子数、基板面積を低減して、システム全体のコストダウンを達成することができる。
【００４９】
また、第１の実施形態では、ＦＰＧＡ１８、フラッシュＲＯＭ２５、ＲＡＭ１９などとして、表面実装ＩＣチップを使用するようにしているが、ＲＯＭとＲＡＭとが混在したマルチチップ、あるいはＣＰＵ２自体がハードウェアとして、メモリカード２７のインタフェース部を持っているときにも、同様に実施することができる。
【００５０】
《第２の実施形態》
図６は本発明によるエレベータ制御装置の第２の実施形態を示すブロック図である。なお、この図においては、図１の各部と同じ部分に、同じ符号が付してある。
【００５１】
この図に示すエレベータ制御装置１ｂが図１に示すエレベータ制御装置１ａと異なる点は、ＦＰＧＡ１８を回路集積部９と機能するハードウェア記述プログラムと、ＦＰＧＡ１８を周辺機器制御部１７として機能するハードウェア記述プログラムとが格納されたＦＰＧＡ用ＲＯＭ２６ａに代えて、ＦＰＧＡ１８を回路集積部９と機能するハードウェア記述プログラムが格納されたＦＰＧＡ用ＲＯＭ２６ｂａと、ＦＰＧＡ１８を周辺機器制御部１７として機能するハードウェア記述プログラムが格納されたＦＰＧＡ用ＲＯＭ２６ｂｂとを設けたことである。
【００５２】
そして、エレベータ制御装置１ｂの電源スイッチが操作されて、電源が投入され、ＣＰＵ２によって、初期化処理が開始された状態で、プログラムロードボタン２８が押されたとき、ＦＰＧＡ１８の出力がプルダウンされるとともに、セレクト信号ＳＥＬ１が出力されて、ＦＰＧＡ用ＲＯＭ２６ｂａがオン状態にされた後、ＦＰＧＡ用ＲＯＭ２６ｂａからＦＰＧＡ１８に、ハードウェア記述プログラムが転送されて、ＦＰＧＡ１８内に回路集積部９が形成される。
【００５３】
次いで、ＦＰＧＡ１８に対するハードウェア記述プログラムの供給が完了して、ＦＰＧＡ１８の出力に対するプルダウン処理が解除されるとともに、ＣＰＵ２のリセット（または、ｈａｌｔ）が解除されたとき、ＦＰＧＡ１８に形成された回路集積部９の各データ転送命令回路８に基づき、ＣＰＵ２によって、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、プログラム仕様データなどが読み出されて、フラッシュＲＯＭ２５に書き込まれる。
【００５４】
この後、メモリカード２７からフラッシュＲＯＭ２５に対するデータ転送が終了したとき、ＣＰＵ２がリセット（または、ｈａｌｔ）状態にされるとともに、ＦＰＧＡ１８からセレクト信号ＳＥＬ２が出力されて、ＦＰＧＡ用ＲＯＭ２６ｂｂがオン状態にされた後、ＦＰＧＡ用ＲＯＭ２６ｂｂからＦＰＧＡ１８に、ハードウェア記述プログラムが転送される。
【００５５】
次いで、ＦＰＧＡ１８に対するハードウェア記述プログラムの供給が完了し、ＦＰＧＡ１８が周辺機器制御部１７にされて、周辺機器制御部１７内に形成されたかご位置制御部、呼び制御部、速度制御部などが動作可能にされるとともに、ＣＰＵ２のリセット（または、ｈａｌｔ）が解除されたとき、ＣＰＵ２によって、フラッシュＲＯＭ２５に格納されている建屋使用データや客先仕様データ、ＣＰＵの動作を規定するプログラム、プログラム仕様データなどが読み出されて、エレベータ機構の制御が開始される。
【００５６】
このように、第２の実施形態では、装置の初期化処理中にプログラムロードボタン２８が押されたとき、ＦＰＧＡ用ＲＯＭ２６ｂａに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を組み替えて、回路集積部９を形成するとともに、ＣＰＵ２によって、回路集積部９の内容を読み取らせて、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、このプログラムのプログラム仕様データなどをフラッシュＲＯＭ２５に転送して記憶させた後、ＦＰＧＡ用ＲＯＭ２６ｂｂに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を再度、組み替えて、周辺機器制御部１７を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、ノイズなどの外乱があっても、最初、ＦＰＧＡ用ＲＯＭ２６ｂａを動作して、ＦＰＧＡ１８内に回路集積部９を形成し、次いでＦＰＧＡ用ＲＯＭｂｂを動作して、ＦＰＧＡ１８内に周辺機器制御部１７を形成することができ、これによってＩＰＬ−ＲＯＭを使用することなく、メモリカード２７からフラッシュＲＯＭ２５に、新たな仕様データを転送して、フラッシュＲＯＭ２５の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミス、ノイズなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【００５７】
また、第２の実施形態では、ＦＰＧＡ１８からセレクト信号ＳＥＬ１、セレクト信号ＳＥＬ２を出力するようにしているが、プログラムロードボタン２８が操作されたときに生成されるボタンオン信号をセレクト信号ＳＥＬ１、セレクト信号ＳＥＬ２として使用するようにしても良い。
【００５８】
但し、この場合、エレベータ制御装置１ｂがエレベータ機構の制御を開始した後で、プログラムロードボタン２８が操作されて、セレクト信号ＳＥＬ１が出力されても、ＦＰＧＡ１８が書き換えられないように、ＦＰＧＡ１８内にセレクト信号ＳＥＬ１を禁止する回路を形成して、エレベータ機構を運転している最中に、何らかの手違いで、プログラムロードボタン２８が操作されても、ＦＰＧＡ１８の内容が書き換えられないようにすることが必要である。
【００５９】
《第３の実施形態》
図７は本発明によるエレベータ制御装置の第３の実施形態を示すブロック図である。なお、この図においては、図１の各部と同じ部分に、同じ符号が付してある。
【００６０】
この図に示すエレベータ制御装置１ｃが図１に示すエレベータ制御装置１ａと異なる点は、ＦＰＧＡ１８内のゲート回路を組み替えて、回路集積部９または周辺機器制御部１７を形成するＦＰＧＡ用ＲＯＭ２６ａに代えて、ＦＰＧＡ１８内にＲＡＭ３１と周辺機器制御部１７とを順次、形成するとともに、ＦＰＧＡ１８内にＲＡＭ３１を形成しているとき、ＲＡＭ３１にデータ転送処理で必要な命令語を書き込ませるＦＰＧＡ用ＲＯＭ２６ｃを設けたことである。
【００６１】
これにより、ＣＰＵ２の種類が変わり、ＣＰＵ２に対する命令語（機械語）が変わっても、ビット毎にゲート回路を変更してハードウェア自体を変更する作業より、簡単な作業でＣＰＵ２にデータ転送処理を行わせることができるとともに、ＦＰＧＡ用ＲＡＭ２６ｃの容量を小さくして、チップサイズを小さくすることができる。
【００６２】
例えば、転送命令“ＭＯＶ”の機械語が、あるＣＰＵ２では、１６進表記で“５Ａｈ”になっているものが、他のＣＰＵ２では、１６進表記で“７７ｈ”になったときでも、図１に示すエレベータ制御装置１ａ、図６に示すエレベータ制御装置１ｂなどのように、各ビット毎にハードウェアでＦＰＧＡ１８内にプログラム転送命令回路８を構成したものに比べ、データの変更だけで、ＣＰＵ２にデータ転送処理を行わせることができる。
【００６３】
このように、第３の実施形態では、装置の初期化処理中にプログラムロードボタン２８が押されたとき、ＦＰＧＡ用ＲＯＭ２６ｃに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を組み替えて、ＲＡＭ３１を形成するとともに、ＲＡＭ３１にデータ転送処理で必要な命令語を書き込ませた後、ＣＰＵ２によって、ＲＡＭ３１の内容を読み取らせて、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、このプログラムのプログラム仕様データなどをフラッシュＲＯＭ２５に転送して記憶させ、次いでＦＰＧＡ用ＲＯＭ２６ｃに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を再度、組み替えて、周辺機器制御部１７を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、ＦＰＧＡ用ＲＯＭ２６ｃなどのデータ容量を小さくして、ＦＰＧＡ用ＲＯＭ２６ｃに対するデータの書き込み負担を軽減しつつ、ＣＰＵ２の種類に応じた命令語を使用して、メモリカード２７からフラッシュＲＯＭ２５に、新たな仕様データを転送することができ、これによってＣＰＵ２の種類が変わった場合にも、操作手順を画一化して、フラッシュＲＯＭ２５の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【００６４】
《第４の実施形態》
図８は本発明によるエレベータ制御装置の第４の実施形態を示すブロック図である。なお、この図においては、図１の各部と同じ部分に、同じ符号が付してある。
【００６５】
この図に示すエレベータ制御装置１ｄが図１に示すエレベータ制御装置１ａと異なる点は、ＦＰＧＡ１８内のゲート回路を組み替えて、回路集積部９または周辺機器制御部１７を形成するＦＰＧＡ用ＲＯＭ２６ａに代えて、ＦＰＧＡ１８内のゲート回路を組み替えて、データ転送部４３を形成し、ＤＭＡ転送方式（ダイレクト・メモリ・アクセス転送方式）で、メモリカード２７からフラッシュＲＯＭ２５にデータを転送した後、ＦＰＧＡ１８内のゲート回路を組み替えて、周辺機器制御部１７を形成するＦＰＧＡ用ＲＯＭ２６ｄを設け、ＦＰＧＡ１８内にデータ転送部４３を形成しているとき、データ転送部４３内に形成したカウンタ４１によって、転送したデータの個数を計数し、この計数動作で得られたカウンタ結果に基づき、データ転送部４３内に形成したアドレス制御部４２にＤＭＡ転送を行わせて、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、プログラム仕様データなどをフラッシュＲＯＭ２５に転送して書き込ませるようにしたことである。
【００６６】
この際、データ転送部４３によって、ＣＰＵ２をホルト（ｈａｌｔ）状態にしたまま、ＦＰＧＡ１８からアドレスデータ、メモリ制御信号などを出力するとともに、ワイヤード・オア回路で、これらアドレスデータ、メモリ制御信号などと、ＣＰＵ２から出力されるアドレスデータ、メモリ制御信号などとワイヤード・オアして、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、プログラム仕様データなどをフラッシュＲＯＭ２５に転送して書き込ませる。
【００６７】
このように、第４の実施形態では、装置の初期化処理中にプログラムロードボタン２８が押されたとき、ＦＰＧＡ用ＲＯＭ２６ｄに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を組み替えて、データ転送部４３を形成し、ＤＭＡ転送方式で、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、このプログラムのプログラム仕様データなどをフラッシュＲＯＭ２５に転送して記憶させ、次いでＦＰＧＡ用ＲＯＭ２６ｄに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を再度、組み替えて、周辺機器制御部１７を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、ＣＰＵ２に負担をかけることなく、メモリカード２７からフラッシュＲＯＭ２５に、新たな仕様データを転送して、フラッシュＲＯＭ２５の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【００６８】
《第５の実施形態》
図９は本発明によるエレベータ制御装置の第５の実施形態を示すブロック図である。なお、この図においては、図１の各部と同じ部分に、同じ符号が付してある。
【００６９】
この図に示すエレベータ制御装置１ｅが図１に示すエレベータ制御装置１ａと異なる点は、ＦＰＧＡ１８内のゲート回路を組み替えて回路集積部９または周辺機器制御部１７を形成するＦＰＧＡ用ＲＯＭ２６ａに代えて、ＦＰＧＡ１８内にＲＡＭ５１と周辺機器制御部１７とを順次、形成するＦＰＧＡ用ＲＯＭ２６ｅを設け、ＣＰＵ２からＲＡＭ２にアクセスするとともに、ＣＰＵ２以外のＣＰＵ、例えばデータ伝送などを行うＳＵＢ−ＣＰＵ５２などからＲＡＭ５１にアクセスし、電源が投入されて、プログラムロードボタン２８が操作されたとき、ＦＰＧＡ用ＲＯＭ２６ｅからハードウェア記述プログラムを出力して、ＦＰＧＡ１８内にＲＡＭ５１を形成したとき、ＳＵＢ−ＣＰＵ５２からデータ転送処理に必要な命令語（機械語）を出力して、これをＲＡＭ５１上に書き込ませた後、ＣＰＵ２にＲＡＭ５１をアクセスして、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、プログラム仕様データなどをフラッシュＲＯＭ２５に転送して記憶させるようにしたことである。
【００７０】
この際、ＳＵＢ−ＣＰＵ５２のビット数と、ＣＰＵ２のビット数とが異なるとき、例えばＣＰＵ２のビット数が３２ビットであり、ＳＵＢ−ＣＰＵ５２として、８ビットのＣＰＵを使用するとき、ＳＵＢ−ＣＰＵ５２からアドレスデータ値が小さい順に、アドレスデータ“ＬＬ”、アドレスデータ“ＬＨ”、アドレスデータ“ＨＬ”、アドレスデータ“ＨＨ”を出力しながら、命令語となるデータ、例えばデータ“ＬＬ”、データ“ＬＨ”、データ“ＨＬ”、データ“ＨＨ”をＲＡＭ５１に書き込ませる。
【００７１】
これにより、ＣＰＵ２の種類が変わり、ＣＰＵ２に対する命令語（機械語）が変わっても、ビット毎にゲート回路を変更してハードウェア自体を変更する作業より、簡単な作業でデータ転送処理を行わせることができるとともに、ＦＰＧＡ用ＲＡＭ２６ｅの容量を小さくして、チップサイズを小さくすることができる。
【００７２】
このように、この実施形態では、装置の初期化処理中にプログラムロードボタン２８が押されたとき、ＦＰＧＡ用ＲＯＭ２６ｅに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を組み替えて、ＲＡＭ５１を形成するとともに、ＳＵＢ−ＣＰＵ５２からデータ転送処理に必要な命令語（機械語）を出力して、これをＲＡＭ５１上に書き込ませた後、ＣＰＵ２にＲＡＭ５１をアクセスして、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、プログラム仕様データなどをフラッシュＲＯＭ２５に転送して記憶させ、次いでＦＰＧＡ用ＲＯＭ２６ｅに格納されているハードウェア記述プログラムで、ＦＰＧＡ１８に設けられたゲート回路を再度、組み替えて、周辺機器制御部１７を生成し、かご位置制御処理、呼び制御処理、速度制御処理などを行わせるようにしているので、ＦＰＧＡ用ＲＯＭ２６ｅに格納されるハードウェア記述プログラムのサイズを小さくして、ＦＰＧＡ用ＲＯＭ２６ｅに対するデータの書き込み負担を小さくしながら、ＳＵＢ−ＣＰＵ５２とＣＰＵ２との間にＲＡＭ５１を介在して、ＣＰＵ２の種類変更に対応しながら、メモリカード２７からフラッシュＲＯＭ２５に新たな仕様データを転送することができ、これによってＣＰＵ２の種類が変わった場合にも、操作手順を画一化して、フラッシュＲＯＭ２５の内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【００７３】
《他の実施形態》
また、上述した第１〜第５の実施形態では、エレベータ制御装置１ａ〜１ｅを構成する素子として、フラッシュＲＯＭ２５などを使用するようにしているが、このようなフラッシュＲＯＭ２５などに代えて、同様な機能を持つ素子、例えばＥ２−ＲＯＭ、Ｆｅ−ＲＡＭ、ＦＣ−ＲＡＭ、バッテリィによってバックアップされたＲＡＭなどを使用するようにしても良い。
【００７４】
また、上述した第１〜第５の実施形態では、メモリカード２７に書き込まれている建屋使用データや客先仕様データ、ＣＰＵ２の動作を規定するプログラム、プログラム仕様データなどをフラッシュＲＯＭ２５に転送して記憶させた後、ＦＰＧＡ１８内に周辺機器制御部１７を形成するようにしているが、ＦＰＧＡ１８の容量を大きくして、周辺機器制御部１７とともに、Ｉ／Ｏ部４、遠隔制御インタフェース部２４などを形成するようにしても良い。
【００７５】
これにより、上述した第１〜第５の実施形態より、さらに回路の集積化を進めして、基板面積、使用素子数を低減し、システム全体のコストダウンを促進することができる。
【００７６】
【発明の効果】
以上説明したように本発明によれば、請求項１のエレベータ制御装置では、ＩＰＬ−ＲＯＭを使用することなく、メモリカードからフラッシュＲＯＭに、新たな仕様データを転送することができ、これによってフラッシュＲＯＭの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【００７７】
請求項２のエレベータ制御装置では、ノイズなどの外乱があっても、ＩＰＬ−ＲＯＭを使用することなく、メモリカードからフラッシュＲＯＭに、新たな仕様データを転送することができ、これによってフラッシュＲＯＭの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミス、ノイズなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【００７８】
請求項３のエレベータ制御装置では、ＦＰＧＡ用ＲＯＭなどのデータ容量を小さくして、ＦＰＧＡ用ＲＯＭに対するデータの書き込み負担を小さくしながら、ＣＰＵの種類に応じた命令語を使用して、メモリカードからフラッシュＲＯＭに、新たな仕様データを転送することができ、これによってＣＰＵの種類が変わった場合にも、操作手順を画一化して、フラッシュＲＯＭの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【００７９】
請求項４のエレベータ制御装置では、ＣＰＵに負担をかけすることなく、メモリカードからフラッシュＲＯＭに、新たな仕様データを転送することができ、これによってフラッシュＲＯＭの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【００８０】
請求項５のエレベータ制御装置では、ＦＰＧＡ用ＲＯＭなどのデータ容量を小さくして、ＦＰＧＡ用ＲＯＭに対するデータの書き込み負担を小さくしながら、ＳＵＢ−ＣＰＵとＣＰＵとの間にＲＡＭを介在して、ＣＰＵの種類変更に対応しながら、メモリカードからフラッシュＲＯＭに新たな仕様データを転送することができ、これによってＣＰＵの種類が変わった場合にも、操作手順を画一化して、フラッシュＲＯＭの内容を更新するときの手間、作業時間を大幅に短縮することができるとともに、手順ミスなどに起因するエレベータ設備の動作異常などが発生しないようにすることができ、さらに基板面積、使用素子数を低減して、システム全体のコストダウンを達成することができる。
【図面の簡単な説明】
【図１】本発明によるエレベータ制御装置の第１の実施形態を示すブロック図である。
【図２】図１に示すＦＰＧＡ内に形成される回路集積部の詳細な回路構成例を示すブロック図である。
【図３】図１に示すＦＰＧＡ内に形成される周辺機器制御部の詳細な回路構成例を示すブロック図である。
【図４】図１に示すエレベータ制御装置の初期化動作例を示すフローチャートである。
【図５】図１に示すエレベータ制御装置の初期化動作例を示すタイミングチャートである。
【図６】本発明によるエレベータ制御装置の第２の実施形態を示すブロック図である。
【図７】本発明によるエレベータ制御装置の第３の実施形態を示すブロック図である。
【図８】本発明によるエレベータ制御装置の第４の実施形態を示すブロック図である。
【図９】本発明によるエレベータ制御装置の第５の実施形態を示すブロック図である。
【図１０】従来から知られているエレベータ設備の一例を示す概略構成図である。
【図１１】図１０に示すエレベータ制御装置の詳細な回路構成例を示すブロック図である。
【図１２】図１１に示すフラッシュＲＯＭに格納されるデータ例を示す模式図である。
【図１３】図１０に示すエレベータ制御装置の初期化動作例を示すフローチャートである。
【符号の説明】
１ａ〜１ｅ：エレベータ制御装置
２：ＣＰＵ
３：システムバス
４：Ｉ／Ｏ部
５：アドレスバス
６：データバス
７：信号線
８：データ転送命令回路
９：回路集積部
１０：アドレスバス
１１：データバス
１２：信号線
１３：信号線
１４：入力バッファ
１５：出力バッファ
１６：直列伝送回路
１７：周辺機器制御部
１８：ＦＰＧＡ（ゲートアレイ素子）
１９：ＲＡＭ
２０：通信回線
２１：エレベータ保守会社
２２：遠隔保守装置
２３：直列伝送路
２４：遠隔制御インタフェース部
２５：フラッシュＲＯＭ（不揮発性記憶部）
２６ａ：ＦＰＧＡ用ＲＯＭ（回路構築部）
２６ｂａ：ＦＰＧＡ用ＲＯＭ（第１回路構築部）
２６ｂｂ：ＦＰＧＡ用ＲＯＭ（第２回路構築部）
２６ｃ，２６ｄ，２６ｅ：ＦＰＧＡ用ＲＯＭ（回路構築部）
２７：メモリカード
２８：プログラムロードボタン（初期化スイッチ）
３１：ＲＡＭ
４１：カウンタ
４２：アドレス制御部
４３：データ転送部
５１：ＲＡＭ
５２：ＳＵＢ−ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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