(57)【要約】【課題】正常に動作するサージ保護回路を備える半導体装置を提供する。【解決手段】本発明のサージ保護回路を備える半導体装置は、信号入力端子３４に電気的に接続され、かつｎｐｎトランジスタ３２とｎｐｎトランジスタ３３とを有するサージ保護回路５１を備えた半導体装置であって、ｎｐｎトランジスタ３２のベースの一番狭い領域がｎｐｎトランジスタ３３のベースの一番狭い領域とは異なる幅を有する構成を有することにより、ｎｐｎトランジスタ３２がｎｐｎトランジスタ３３よりも降伏しやすくなるように構成されている。【選択図】        図１
2004200486.tif 000002
【特許請求の範囲】
【請求項１】
信号入力端子に電気的に接続され、かつ第１のトランジスタと第２のトランジスタとを有するサージ保護回路を備えた半導体装置であって、
前記第１のトランジスタのベースの一番狭い領域が前記第２のトランジスタのベースの一番狭い領域とは異なる幅を有する構成により、前記第１のトランジスタが前記第２のトランジスタよりも降伏しやすくなるように構成された、半導体装置。
【請求項２】
前記第１のトランジスタの前記ベースとして機能する領域は、前記第２のトランジスタの前記ベースとして機能する領域とは異なる不純物濃度を有する構成により、前記第１のトランジスタが前記第２のトランジスタよりも降伏しやすくなるように構成された、請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタの前記ベースの一番狭い領域は、前記第２のトランジスタの前記ベースの一番狭い領域よりも狭いことを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記サージ保護回路は、前記第１のトランジスタのコレクタと前記第２のトランジスタのコレクタとが前記信号入力端子に電気的に接続されており、前記第１のトランジスタの前記ベースと前記第２のトランジスタの前記ベースとは互いに同じ導電型に形成されていて、かつ互いに電気的に接続されており、前記第１のトランジスタのエミッタは、前記第１のトランジスタの前記ベースおよび前記第２のトランジスタの前記ベースとに電気的に接続されていることを特徴とする、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１のトランジスタの前記ベースとなる不純物拡散領域と、前記第２のトランジスタの前記ベースとなる不純物拡散領域とは、互いに異なる不純物拡散領域よりなっており、かつ互いに電気的に接続されていることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記第１のトランジスタの前記ベースと、前記第２のトランジスタの前記ベースとは同一の不純物拡散領域よりなっていることを特徴とする、請求項４に記載の半導体装置。
【請求項７】
前記サージ保護回路は、さらに抵抗素子を有し、前記第２のトランジスタのエミッタと前記抵抗素子の一方とが前記信号入力端子に電気的に接続されており、前記第１のトランジスタの前記ベースと前記第２のトランジスタのコレクタとは互いに同じ導電型に形成されていて、かつ互いに電気的に接続されており、前記第１のトランジスタのエミッタは、前記第１のトランジスタの前記ベースおよび前記第２のトランジスタの前記コレクタとに電気的に接続されており、前記第１のトランジスタのコレクタは、前記第２のトランジスタの前記ベースおよび前記抵抗素子の他方と電気的に接続されていることを特徴とする、請求項１から３のいずれかに記載の半導体装置。
【請求項８】
前記第１のトランジスタの前記ベースと前記第２のトランジスタの前記コレクタとが同一の不純物拡散領域により構成されていることを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記第１および第２のトランジスタが形成されるエピタキシャル層とは電気的に分離されたエピタキシャル層に、前記第１のトランジスタの前記エミッタおよび前記ベースと前記第２のトランジスタの前記コレクタとが電気的に接続されていることを特徴とする、請求項７または８に記載の半導体装置。
【請求項１０】
前記第２のトランジスタの前記エミッタは、第１のエミッタ不純物拡散領域と第２のエミッタ不純物拡散領域とを有し、前記第２のエミッタ不純物拡散領域は前記第１のエミッタ不純物拡散領域の周囲を取り囲んでおり、かつ前記第２のトランジスタの前記ベースを構成するベース不純物拡散領域とｐｎ接合を構成していることを特徴とする、請求項７から９のいずれかに記載の半導体装置。
【請求項１１】
エピタキシャル層内の前記第１のトランジスタと前記第２のトランジスタとが形成される領域の側部および下部を取り囲むように前記エピタキシャル層よりも高い不純物濃度を有する高濃度不純物拡散領域が形成されていることを特徴とする、請求項７から１０のいずれかに記載の半導体装置。
【請求項１２】
前記抵抗素子を構成する抵抗用不純物拡散領域は、前記第１および第２のトランジスタが形成されるエピタキシャル層内に形成されており、かつ前記抵抗用不純物拡散領域は逆導電型の抵抗分離用不純物拡散領域により周囲を覆われていることを特徴とする、請求項６から１１のいずれかに記載の半導体装置。
【請求項１３】
前記抵抗素子は、半導体基板の表面より上に形成された導電層であることを特徴とする、請求項６から１１のいずれかに記載の半導体装置。
【請求項１４】
前記サージ保護回路は、さらに抵抗素子を有し、前記第２のトランジスタのエミッタと前記抵抗素子の一方とが前記信号入力端子に電気的に接続されており、前記第１のトランジスタの前記ベースと前記第２のトランジスタの前記ベースとは互いに同じ導電型に形成されていて、かつ互いに電気的に接続されており、前記第１のトランジスタのエミッタは、前記第１のトランジスタの前記ベースおよび前記第２のトランジスタの前記ベースおよび前記抵抗素子の他方とに電気的に接続されており、前記第１のトランジスタのコレクタは、前記第２のトランジスタのコレクタと電気的に接続されていることを特徴とする、請求項１から３のいずれかに記載の半導体装置。
【請求項１５】
前記半導体装置は、主表面を有する半導体基板と、前記半導体基板の主表面に形成されたフィールド酸化膜とを備え、前記第１のトランジスタの前記エミッタと前記コレクタとは、互いに前記フィールド酸化膜をはさむように前記半導体基板の主表面に形成されていることを特徴とする、請求項１４に記載の半導体装置。
【請求項１６】
前記半導体装置は、主表面に第１導電型のエピタキシャル層を有する半導体基板を備え、前記第１のトランジスタの前記ベースは、前記第１のトランジスタの前記エミッタの周囲を取り囲み、かつ前記エピタキシャル層よりも高い不純物濃度を有する第１導電型の第１拡散領域を有しており、かつ前記第２のトランジスタの前記コレクタは、第２導電型の第２拡散領域を有していて、前記第１拡散領域と前記第２拡散領域とは、前記エピタキシャル層内の主表面に互いに隣接していることを特徴とする、請求項１４または１５に記載の半導体装置。
【請求項１７】
信号入力端子に電気的に接続され、かつ第１のトランジスタと第２のトランジスタとを有するサージ保護回路を備えた半導体装置であって、
前記第１のトランジスタのベースとして機能する領域が前記第２のトランジスタのベースとして機能する領域とは異なる不純物濃度を有する構成により、前記第１のトランジスタが前記第２のトランジスタよりも降伏しやすくなるように構成された、半導体装置。
【請求項１８】
前記第１のトランジスタの前記ベースとして機能する領域は、前記第２のトランジスタの前記ベースとして機能する領域よりも不純物濃度が高いことを特徴とする、請求項１７に記載の半導体装置。
【請求項１９】
信号入力端子に電気的に接続され、かつ第１のトランジスタと第２のトランジスタとを有するサージ保護回路を備えた半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面に形成されたフィールド酸化膜とを備え、
前記第１のトランジスタのエミッタと前記第２のトランジスタのコレクタとが前記信号入力端子に電気的に接続されており、
前記第１のトランジスタのコレクタと前記第２のトランジスタのベースとは互いに同じ導電型に形成されていて、かつ互いに電気的に接続されており、
前記第１のトランジスタのベースは、前記第１のトランジスタの前記エミッタおよび前記第２のトランジスタの前記コレクタとに電気的に接続されており、
前記第１のトランジスタの前記エミッタと前記ベースとのｐｎ接合部は前記フィールド酸化膜の一方端に接しており、かつ前記コレクタと前記ベースとのｐｎ接合部は前記フィールド酸化膜の他方端に接している、半導体装置。
【請求項２０】
信号入力端子に電気的に接続され、かつ第１のトランジスタと第２のトランジスタとを有するサージ保護回路を備えた半導体装置であって、
主表面に第１導電型のエピタキシャル層を有する半導体基板を備え、
前記第１のトランジスタのエミッタと前記第２のトランジスタのコレクタとが前記信号入力端子に電気的に接続されており、
前記第１のトランジスタのコレクタと前記第２のトランジスタのベースとは互いに同じ導電型に形成されていて、かつ互いに共通の第２導電型の第１拡散領域よりなっており、
前記第１のトランジスタのベースは、前記第１のトランジスタの前記エミッタおよび前記第２のトランジスタの前記コレクタに電気的に接続されており、
前記第１のトランジスタのベースは、前記第１のトランジスタのエミッタの周囲を取り囲み、かつ前記エピタキシャル層よりも高い不純物濃度を有する第１導電型の第２拡散領域を有しており、
前記第１拡散領域と前記第２拡散領域とは、前記エピタキシャル層内の主表面に互いに隣接している、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より特定的にはサージ保護回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
自動車、モーター、蛍光表示、オーディオ等やトランジスタ素子等よりなるＩＣ（Integrated Circuit）を瞬間的に大きく増加した電流あるいは電圧（サージ）から保護するためのサージ保護回路として、様々なものが提案されてきた。従来のサージ保護回路は、たとえば特開昭５８−７４０８１号公報（特許文献１）に示されている。
【０００３】
上記公報に開示された構成によれば、従来のサージ保護回路は横型ｐｎｐトランジスタと縦型ｎｐｎトランジスタとを有している。横型ｐｎｐトランジスタのベースとエミッタと縦型ｎｐｎトランジスタのコレクタとは各々が入力端子に電気的に接続されている。縦型ｎｐｎトランジスタのコレクタと横型ｐｎｐトランジスタのベースとは同一のｎ型エピタキシャル層で形成されている。横型ｐｎｐトランジスタのコレクタと縦型ｎｐｎトランジスタのベースとは、上記ｎ型エピタキシャル層内に形成された同一のｐ型不純物領域で形成されている。縦型ｎｐｎトランジスタのエミッタは、上記ｐ型不純物領域内に形成されたｎ型不純物領域で形成されている。
【０００４】
続いて、上記公報に示すサージ保護回路の動作について説明する。入力端子にサージが印加されると、横型ｐｎｐトランジスタにおいてコレクタ・ベース接合の空乏層がエミッタ・ベース接合の空乏層に到達し、パンチスルー降伏することによりエミッタからコレクタへ電流が流れる。この電流が縦型ｎｐｎトランジスタのベース電流となり、縦型ｎｐｎトランジスタが導通するため、入力端子に印加されたサージの電荷が縦型ｎｐｎトランジスタのエミッタ側から放電される。
【０００５】
また、上記以外のサージ保護回路は、たとえば特開平５−２０６３８５号公報および特開昭５６−１９６５７号公報に開示されている（特許文献２、３参照）。
【０００６】
【特許文献１】
特開昭５８−７４０８１号公報
【０００７】
【特許文献２】
特開平５−２０６３８５号公報
【０００８】
【特許文献３】
特開昭５６−１９６５７号公報
【０００９】
【発明が解決しようとする課題】
上記公報に示すサージ保護回路が正常に動作するためには、横型ｐｎｐトランジスタが縦型ｎｐｎトランジスタよりも低い電圧で降伏する必要がある。しかし、上記公報に示された構成では、横型ｐｎｐトランジスタの降伏する電圧（以下、耐圧）が縦型ｎｐｎトランジスタの耐圧よりも高くなる場合があり、このような場合には、サージ保護回路が正常に動作しないという問題があった。
【００１０】
具体的には、上記公報に示すサージ保護回路においては、縦型ｎｐｎトランジスタのベース領域と横型ｐｎｐトランジスタのコレクタ領域とは同一濃度の同一領域（つまり、同一のｐ型不純物領域）で形成されている。さらに、縦型ｎｐｎトランジスタのコレクタ領域と横型ｐｎｐトランジスタのベース領域とは同一濃度の同一領域（つまり、同一のｎ型エピタキシャル層）で形成されている。したがって、横型ｐｎｐトランジスタのベース・コレクタの空乏層と縦型ｐｎｐトランジスタのベース・コレクタの空乏層とは同程度の厚さとなるので、アバランシェ降伏の起こりやすさが同程度であり、横型ｐｎｐトランジスタの耐圧と縦型ｎｐｎトランジスタの耐圧とは同程度となっていた。このため、横型ｐｎｐトランジスタが縦型ｎｐｎトランジスタよりも先に降伏することもあり、サージ保護回路の動作が不安定であった。
【００１１】
したがって本発明の目的は、正常に動作するサージ保護回路を備える半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明のサージ保護回路を備える半導体装置は、信号入力端子に電気的に接続され、かつ第１のトランジスタと第２のトランジスタとを有するサージ保護回路を備えた半導体装置であって、第１のトランジスタのベースの一番狭い領域が第２のトランジスタのベースの一番狭い領域とは異なる幅を有する構成により、第１のトランジスタが第２のトランジスタよりも降伏しやすくなるように構成されている。
【００１３】
なお、本明細書においてベースとして機能する領域とは、ベースを構成する不純物拡散領域のうち、エミッタを構成する不純物拡散領域およびコレクタを構成する不純物拡散領域の各々とｐｎ接合を構成する不純物拡散領域のことである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は本発明の実施の形態１におけるサージ保護回路を示す回路図である。
【００１５】
図１を参照して、サージ保護回路５１は、ｎｐｎトランジスタ３２とｎｐｎトランジスタ３３とを備えている。ｎｐｎトランジスタ３２のコレクタおよびｎｐｎトランジスタ３３のコレクタは信号入力端子３４および装置部分３６に電気的に接続されている。ｎｐｎトランジスタ３２のベースとｎｐｎトランジスタ３３のベースとは互いに電気的に接続されている。ｎｐｎトランジスタ３２のエミッタは、ｎｐｎトランジスタ３２のベースおよびｎｐｎトランジスタ３３のベースの双方に電気的に接続されている。ｎｐｎトランジスタ３３のエミッタは接地電位３５に電気的に接続されている。
【００１６】
続いて、実施の形態１におけるサージ保護回路を備えた半導体装置の構成について説明する。
【００１７】
図２は、本発明の実施の形態１におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図３は図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００１８】
図２および図３を参照して、半導体装置６１において、たとえばシリコン単結晶よりなる半導体基板９１の下部にｐ-領域１が形成されている。ｐ-領域１の上には注入拡散によりｎ+拡散層２が形成されている。このｎ+拡散層２の上にｎ-エピタキシャル層４が形成されている。このｎ-エピタキシャル層４の周囲を取り囲むように、ｐ-領域１上にｐ+拡散層３ａとｐ型拡散層６ａとが形成されている。
【００１９】
このｎ+拡散層２およびｎ-エピタキシャル層４内には、サージ保護回路を構成するｎｐｎトランジスタ３２とｎｐｎトランジスタ３３とが形成されている。ｎｐｎトランジスタ３２とｎｐｎトランジスタ３３との各々は、エミッタ領域とベース領域とコレクタ領域とを有している。
【００２０】
ｎｐｎトランジスタ３２において、コレクタ領域は、ｎ+拡散層２と、ｎ-エピタキシャル層４と、ｎ-エピタキシャル層４内に形成されたｎ+拡散層８ａとにより構成されている。ベース領域は、ｎ-エピタキシャル層４内に形成されたｐ+拡散層２１と、そのｐ+拡散層２１内に形成されたｐ+拡散層９ａとにより構成されている。エミッタ領域は、ｐ+拡散層２１内でｐ+拡散層９ａと隣接するように形成されたｎ+拡散層８ｂにより構成されている。
【００２１】
ｎｐｎトランジスタ３３において、コレクタ領域は、ｎ-エピタキシャル層４とｎ+拡散層２とｎ+拡散層８ａとで構成されており、ｎｐｎトランジスタ３２のコレクタと同一の不純物領域で構成されている。ベース領域は、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｂにより構成されている。エミッタ領域は、ｐ型拡散層６ｂ内に形成されたｎ+拡散層８ｃにより構成されている。
【００２２】
ｎｐｎトランジスタ３２のベース領域であるｐ+拡散層２１とｎｐｎトランジスタ３３のベース領域であるｐ型拡散層６ｂとは互い異なる不純物拡散領域よりなっており、かつ互いに電気的に接続されている。なお、幅ｔ１は、ｎｐｎトランジスタ３３のベースであるｐ型拡散層６ｂの一番狭い領域の幅を示しており、たとえばｎ+拡散層８ｃの真下に位置するｐ型拡散層６ｂの深さ方向の幅（深さ）を示している。また、幅ｔ２は、ｎｐｎトランジスタ３２のベースであるｐ+拡散層２１の一番狭い領域の幅を示しており、たとえばｎ+拡散層８ｂの真下に位置するｐ+拡散層２１の深さ方向の幅（深さ）を示している。幅ｔ２は幅ｔ１よりも狭い。ｐ+拡散層２１はｐ型拡散層６ｂよりも不純物濃度が高い。
【００２３】
なお、ｐ+拡散層２１がｎｐｎトランジスタ３２のベースとして機能する領域であり、ｐ型拡散層６ｂがｎｐｎトランジスタ３３のベースとして機能する領域である。
【００２４】
また、ｐ型拡散層６ａ、６ｂは、たとえば約１０13個／ｃｍ3の不純物濃度となるようにＢ（ボロン）をｎ-エピタキシャル層４に注入することにより形成されている。ｐ+拡散層２１は、たとえばｎ-エピタキシャル層４とｐ型拡散層６ｂとの表面を数１０ｎｍ熱酸化し、その表面にたとえば約１０14個／ｃｍ3オーダーの不純物濃度となるようにＢを注入することにより形成されている。ｎ+拡散層８ｂは、ｐ+拡散層２１の表面において、たとえば約１０15個／ｃｍ3の濃度となるようにＡｓ（ヒ素）を注入することにより形成されている。ｐ+拡散層９ａは、ｐ+拡散層２１の表面において、たとえば約１０15個／ｃｍ3の濃度となるようにＢまたはＢＦ2を注入することにより形成されている。
【００２５】
また、ｎ+拡散層８ｂが形成される工程と同一の工程により、ｎ-エピタキシャル層４の表面およびｐ型拡散層６ｂの表面にそれぞれｎ+拡散層８ａ、８ｃが形成されている。また、ｐ+拡散層９ａが形成される工程と同一の工程により、ｐ型拡散層６ａの表面にｐ+拡散層９ｂが形成されている。ｎ+拡散層８ａと、ｐ+拡散層２１およびｎ+拡散層８ｂおよびｐ+拡散層９ａおよびｐ型拡散層６ｂと、ｎ+拡散層８ｃと、ｐ+拡散層９ｂとは、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されたフィールド酸化膜７によって各々電気的に分離されている。
【００２６】
半導体基板９１表面を覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１１ａ〜１１ｄが各々形成されている。これにより、ｎ+拡散層８ａとｎ+拡散層８ｂおよびｐ+拡散層９ａとｎ+拡散層８ｃとｐ+拡散層９ｂとの表面が露出されている。そして、コンタクトホール１１ａ〜１１ｄの各々を介して上記の露出した各領域に電気的に接続するように層間絶縁膜１０上に、たとえば不純物が導入された多結晶シリコン（以下、ドープトポリシリコンと称する）よりなる配線１２ａ〜１２ｃが形成されている。これにより、ｎ+拡散層８ｂとｐ+拡散層９ａとが電気的に接続されていて、ｎ+拡散層８ｃとｐ+拡散層９ｂが電気的に接続されている。
【００２７】
続いて、本実施の形態におけるサージ保護回路の動作について説明する。
図１を参照して、サージ電圧が信号入力端子３４に印加されると、ｎｐｎトランジスタ３２のエミッタ・コレクタ間の電圧が上昇することにより、ｎｐｎトランジスタ３２が降伏する。ｎｐｎトランジスタ３２が降伏すると、ｎｐｎトランジスタ３３のベースに電流が流れ、ｎｐｎトランジスタ３３がＯＮする。ｎｐｎトランジスタ３３がＯＮすると、信号入力端子３４に印加されたサージ電圧はｎｐｎトランジスタ３３を介して接地電位３５に開放される。これにより、装置部分３６にサージ電圧が印可されることが防止される。
【００２８】
続いて、トランジスタの降伏現象について説明する。トランジスタの降伏現象には大きく分けてアバランシェ降伏とパンチスルー降伏がある。アバランシェ降伏とは、大きな逆方向電圧が印加された場合に、空乏層内で生じた電子と正孔の対が電界で加速され、結晶を構成する電子と高速で衝突することによって、電子と正孔の対が指数関数的に増加して電流が流れる現象である。ここで、互いに接合するｐ型領域およびｎ型領域の濃度が高い場合には空乏層幅が小さくなり空乏層内の電界が大きくなるので、電子と正孔の対が増加しやすい。したがって、トランジスタにおいて、ベースとして機能する領域の濃度が高いほどアバランシェ降伏が起こりやすくなる。
【００２９】
一方、パンチスルー降伏とは、特にベース領域の濃度が低いトランジスタに大きな逆方向電圧を加えた場合に、ベース・コレクタの空乏層が伸びて、エミッタ・ベース接合の空乏層に接触することで、電位の障壁が下がってエミッタから空乏層を通って直接コレクタへ電子または正孔が流れ込み、電流が流れる現象である。
【００３０】
本実施の形態においては、ｎｐｎトランジスタ３２のベースとなるｐ+拡散層２１の一番狭い領域の幅ｔ２は、ｎｐｎトランジスタ３３のベースとなるｐ型拡散領域６ｂの幅ｔ１よりも狭い。これにより、ｎｐｎトランジスタ３２はｎｐｎトランジスタ３３よりもパンチスルー降伏しやすい構成を有している。
【００３１】
また、本実施の形態においては、ｎｐｎトランジスタ３２のベースとして機能するｐ+拡散層２１はｎｐｎトランジスタ３３のベースとして機能するｐ型拡散層６ｂよりも高い不純物濃度を有している。これにより、ｎｐｎトランジスタ３２はｎｐｎトランジスタ３３よりもアバランシェ降伏しやすい構成を有している。
【００３２】
このように本実施の形態では、ｎｐｎトランジスタ３２がｎｐｎトランジスタ３３より先に確実に降伏（アバランシェ降伏またはパンチスルー降伏）するように構成されているため、従来例のようにｎｐｎトランジスタ３３がｎｐｎトランジスタ３２よりも先に降伏するといった誤作動を防止することができる。つまり、ｎｐｎトランジスタ３２がｎｐｎトランジスタ３３よりも先に確実に降伏することで、ｎｐｎトランジスタ３３が確実にＯＮし、それにより信号入力端子３４に印加されたサージ電圧が確実に開放されるため、誤作動を防止でき正常に動作するサージ保護回路を実現することができる。
【００３３】
なお、本実施の形態においては、ｐ+拡散層２１の幅ｔ２がｐ型拡散層６ｂの幅ｔ１よりも狭い構成（１）と、ｐ+拡散層２１がｐ型拡散層６ｂよりも高い不純物濃度を有する構成（２）との双方の構成を有する場合について説明したが、上記２つの構成（１）および（２）の少なくとも１つの構成を有していればよい。具体的には、上記構成（１）を有し、それによりｎｐｎトランジスタ３２がｎｐｎトランジスタ３３よりも先にパンチスルー降伏を起こすように構成されていれば、ｐ+拡散層２１はｐ型拡散層６ｂよりも低い不純物濃度を有していてもよい。また、上記構成（２）を有し、それによりｎｐｎトランジスタ３２がｎｐｎトランジスタ３３よりも先にアバランシェ降伏を起こすように構成されていれば、ｐ+拡散層２１の幅ｔ２はｐ型拡散層６ｂの幅ｔ１よりも広くてもよい。要は、上記構成（１）および（２）の少なくともいずれかの構成が採用されることで、ｎｐｎトランジスタ３２がｎｐｎトランジスタ３３より先に確実に降伏（パンチスルー降伏またはアバランシェ降伏）するようにサージ保護回路が構成されていればよい。
【００３４】
さらに、本実施の形態においては、ｎｐｎトランジスタ３２のベース領域であるｐ+拡散層２１とｎｐｎトランジスタ３３のベース領域であるｐ型拡散層６ｂとは互いに異なる不純物拡散領域よりなっており、かつ互いに電気的に接続されている。これにより、ｎｐｎトランジスタ３２のベース領域の濃度とｎｐｎトランジスタ３３のベース領域の濃度とを互いに異なる濃度に制御可能である。また、ｎｐｎトランジスタ３２のベース領域の幅ｔ２とｎｐｎトランジスタ３３のベース領域の幅ｔ１とを互いに異なる幅に制御可能である。したがって、ｎｐｎトランジスタ３２のベース領域の構成により、容易にｎｐｎトランジスタ３２の耐圧をｎｐｎトランジスタ３３の耐圧よりも低くすることができ、正常に動作するサージ保護回路が容易に作成可能となる。
（実施の形態２）
図４は、本発明の実施の形態２におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００３５】
図４を参照して、本実施の形態における半導体装置は、ｎｐｎトランジスタ３２のベース領域とｎｐｎトランジスタ３３のベース領域とが同一のｐ型拡散層６ｂを共有している点において実施の形態１の構成と異なる。このため、ｎ+拡散層８ｃ、ｐ+拡散層９ａおよびｎ+拡散層８ｂは、このｐ型拡散層６ｂ内に形成されている。
【００３６】
ｎｐｎトランジスタ３２のベース領域は、ｐ型拡散層６ｂとｐ+拡散層９ａとで構成されている。また、ｎｐｎトランジスタ３３のベース領域は、ｐ型拡散層６ｂにより構成されている。この構成においては、ｎｐｎトランジスタ３２のベース領域の一番狭い領域はｎ+拡散層８ｂの図中横側のｐ型拡散層６ｂの領域であり、幅ｓ１を有している。ｎｐｎトランジスタ３３のベース領域の一番狭い領域はｎ+拡散層８ｃの図中真下のｐ型拡散層６ｂの領域であり、幅ｔ１を有している。そしてその幅ｓ１は幅ｔ１よりも狭い。また、ｐ型拡散層６ｂがｎｐｎトランジスタ３２のベースとして機能する領域およびｎｐｎトランジスタ３３のベースとして機能する領域である。
【００３７】
なお、これ以外の構成については図１〜図３に示す実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００３８】
本実施の形態においては、ｎｐｎトランジスタ３２のベース領域であるｐ型拡散層６ｂとｎｐｎトランジスタ３３のベース領域であるｐ型拡散層６ｂとは同一の不純物拡散領域よりなっている。このような構成であっても、ｎｐｎトランジスタ３２のベース領域の幅ｓ１をｎｐｎトランジスタ３３のベース領域の幅ｔ１よりも狭くすることにより、ｎｐｎトランジスタ３２はｎｐｎトランジスタ３３よりもパンチスルー降伏しやすくなる。したがって、正常に動作するサージ保護回路が形成可能となるとともに、不純物拡散領域の数が減少するので、半導体装置の製造工程が簡略化する。
（実施の形態３）
図５は、本発明の実施の形態３におけるサージ保護回路を示す回路図である。
【００３９】
図５を参照して、サージ保護回路５２は、ｎｐｎトランジスタ３７とｐｎｐトランジスタ３８と抵抗素子３９とを備えている。ｐｎｐトランジスタ３８のエミッタおよび抵抗素子３９の一方は信号入力端子３４および装置部分３６に各々電気的に接続されている。ｎｐｎトランジスタ３７のベースとｐｎｐトランジスタ３８のコレクタとは互いに電気的に接続されていて、かつ接地電位３５に各々電気的に接続されている。ｎｐｎトランジスタ３７のエミッタは、ｎｐｎトランジスタ３７のベースおよびｐｎｐトランジスタ３８のコレクタおよび接地電位３５に電気的に接続されている。ｎｐｎトランジスタ３７のコレクタは、ｐｎｐトランジスタ３８のベースおよび抵抗素子３９の他方の双方に電気的に接続されている。
【００４０】
続いて、実施の形態３におけるサージ保護回路を備えた半導体装置の構成について説明する。
【００４１】
図６は、本発明の実施の形態３におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図７は図６のＶＩＩ−ＶＩＩ線に沿った断面図である。
【００４２】
図６および図７を参照して、半導体装置６２において、たとえばシリコン単結晶よりなる半導体基板９２の下部にｐ-領域１が形成されている。ｐ-領域１の上には注入拡散によりｎ+拡散層２ａ、２ｂの各々が形成されている。このｎ+拡散層２ａ、２ｂの各々の上にｎ-エピタキシャル層４ａ、４ｂの各々が形成されている。ｎ-エピタキシャル層４ａ、４ｂを取り囲むように、ｐ+拡散層３ｃとｐ型拡散層６ｃとが形成されている。これにより、ｎ-エピタキシャル層４ａとｎ-エピタキシャル層４ｂとは電気的に分離されている。また、ｎ+拡散層２ａとｎ+拡散層２ｂとは電気的に分離されている。
【００４３】
このｎ+拡散層２ｂおよびｎ-エピタキシャル層４ａ内には、サージ保護回路を構成するｎｐｎトランジスタ３７とｐｎｐトランジスタ３８とが形成されている。ｎｐｎトランジスタ３７とｐｎｐトランジスタ３８とはエミッタ領域とベース領域とコレクタ領域を各々有している。
【００４４】
ｎｐｎトランジスタ３７において、コレクタ領域は、ｎ+拡散層２ｂと、ｎ-エピタキシャル層４ａと、ｎ-エピタキシャル層４ａ内に形成されたｎ+拡散層８ｄとにより構成されている。ベース領域は、ｎ-エピタキシャル層４ａ内に形成されたｐ+拡散層２１と、ｎ-エピタキシャル層４ａ内でｐ+拡散層２１と隣接するように形成されたｐ型拡散層６ｇと、そのｐ型拡散層６ｇ内に形成されたｐ+拡散層９ｇとで構成されている。エミッタ領域は、ｐ+拡散層２１内でｐ+拡散層９ｇと隣接するように形成されたｎ+拡散層８ｅにより構成されている。
【００４５】
ｐｎｐトランジスタ３８において、エミッタ領域は、ｎ-エピタキシャル層４ａ内に形成されたｐ+拡散層９ｆで構成されている。ベース領域はｎ-エピタキシャル層４ａとｎ+拡散層２ｂとで形成されている。コレクタ領域はｐ型拡散層６ｇとｐ+拡散層９ｇとで形成されている。
【００４６】
なお、ｐ型拡散層６ｇとｐ+拡散層９ｇとはｐ+拡散層９ｆの図中横側を取り囲むように半導体基板９２の表面に形成されている。
【００４７】
ｎ-エピタキシャル層４ｂ内には、サージ保護回路を構成する抵抗素子３９が形成されている。抵抗素子３９は、ｎ-エピタキシャル層４ｂ内に形成されたｐ+拡散層１５と、そのｐ+拡散層１５内に形成されたｐ+拡散層９ｃ、９ｄとで構成されている。
【００４８】
なお、この構成において、ｎｐｎトランジスタ３７のベース領域の一番狭い領域はｎ+拡散層８ｅの図中真下のｐ+拡散層２１の領域であり、幅ｔ３を有している。ｐｎｐトランジスタ３８のベース領域の一番狭い領域はｐ+拡散層９ｆの図中横側のｎ-エピタキシャル層４ａの領域であり、幅ｓ２を有している。そしてその幅ｔ３は幅ｓ２よりも狭い。また、ｐ+拡散層２１がｎｐｎトランジスタ３７のベースとして機能する領域であり、ｎ-エピタキシャル層４ａがｐｎｐトランジスタ３８のベースとして機能する領域である。ｎｐｎトランジスタ３７のベースとして機能する領域であるｐ+拡散層２１と、ｐｎｐトランジスタ３８のベースとして機能する領域であるｎ-エピタキシャル層４ａとは、互いに逆導電型の領域よりなっている。
【００４９】
なお、ｐ+拡散層１５は、たとえばｎ-エピタキシャル層４ｂの表面を数１０ｎｍ熱酸化し、その表面にＢを１０14個／ｃｍ3オーダーの不純物濃度となるように注入することにより形成されている。また、ｎ+拡散層８ｅが形成される工程と同一の工程により、ｎ-エピタキシャル層４ａの表面にｎ+拡散層８ｄが形成されている。加えて、ｐ+拡散層９ｇが形成される工程と同一の工程により、ｐ+拡散層１５の表面にｐ+拡散層９ｃ、９ｄが形成され、ｎ-エピタキシャル層４ａの表面にｐ+拡散層９ｆが形成され、ｐ型拡散層６ｃの表面にｐ+拡散層９ｈが形成されている。また、ｐ+拡散層１５およびｐ+拡散層９ｃ、９ｄと、ｎ+拡散層８ｄと、ｐ+拡散層９ｇと、ｐ+拡散層９ｆと、ｐ+拡散層９ｇおよびｎ+拡散層８ｅおよびｐ+拡散層２１と、ｐ+拡散層９ｈとは、フィールド酸化膜７によって各々電気的に分離されている。
【００５０】
半導体基板９２表面を覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１１ｅ〜１１ｊが各々形成されている。これにより、ｐ+拡散層９ｃとｐ+拡散層９ｄとｎ+拡散層８ｄとｐ+拡散層９ｆとｐ+拡散層９ｇおよびｎ+拡散層８ｅとｐ+拡散層９ｈとの表面が露出されている。そして、コンタクトホール１１ｅ〜１１ｊの各々を介して上記の露出した各領域に電気的に接続するように層間絶縁膜１０上に、たとえばドープトポリシリコンよりなる配線１２ｄ〜１２ｇが形成されている。これにより、ｐ+拡散層９ｄとｎ+拡散層８ｄとが電気的に接続されていて、ｐ+拡散層９ｇおよびｎ+拡散層８ｅとｐ+拡散層９ｈとが各々電気的に接続されている。配線１２ｄ〜１２ｇを覆うように層間絶縁膜１６が形成されている。層間絶縁膜１６にはコンタクトホール１７ａ、１７ｂが各々形成されている。そして、コンタクトホール１７ａ、１７ｂ内に、たとえばドープトポリシリコンよりなる配線１８が形成されている。これにより、配線１２ｄと配線１２ｆとが電気的に接続されている。
【００５１】
続いて、本実施の形態におけるサージ保護回路の動作について説明する。
図５を参照して、サージ電圧が信号入力端子３４に印加されると、ｎｐｎトランジスタ３７のエミッタ・コレクタ間の電圧が上昇することにより、ｎｐｎトランジスタ３７が降伏する。ｎｐｎトランジスタ３７が降伏すると、抵抗素子３９の両端に電位差が生じて抵抗素子３９に電流が流れ、ｐｎｐトランジスタ３８のベースの電位が接地電位になる。これによりｐｎｐトランジスタ３８がＯＮし、信号入力端子３４に入力されたサージ電圧はｐｎｐトランジスタ３８を介して接地電位３５に開放される。これにより、装置部分３６にサージ電圧が印可されることが防止される。
【００５２】
本実施の形態においては、ｎｐｎトランジスタ３７のベース領域であるｐ+拡散層２１と、ｐｎｐトランジスタ３８のベース領域であるｎ-エピタキシャル層４ａとは互いに逆導電型の領域よりなっている。これにより、ｎｐｎトランジスタ３７のベースの幅ｔ３をｐｎｐトランジスタ３８のベースの幅ｓ２よりも狭くすることで、ｎｐｎトランジスタ３２はｎｐｎトランジスタ３３よりもパンチスルー降伏しやすい構成となる。また、ｎｐｎトランジスタ３７のベースとして機能するｐ+拡散層２１をｐｎｐトランジスタ３８のベースとして機能するｎ-エピタキシャル層よりも不純物濃度を高くすることで、ｎｐｎトランジスタ３７はｐｎｐトランジスタ３８よりもアバランシェ降伏しやすい構成となる。
【００５３】
したがって、ｎｐｎトランジスタ３７がｐｎｐトランジスタ３８より先に確実に降伏（アバランシェ降伏またはパンチスルー降伏）するように構成されることで、サージ保護回路が正常に動作する。
【００５４】
なお、本実施の形態においては、ｐ+拡散層２１の幅ｔ３がｎ-エピタキシャル層４ａの幅ｓ２よりも狭い構成（１）と、ｐ+拡散層２１がｎ-エピタキシャル層４ａよりも高い不純物濃度を有する構成（２）との双方の構成を有する場合について説明したが、上記２つの構成（１）および（２）の少なくとも１つの構成を有していればよい。
（実施の形態４）
図８は、本発明の実施の形態４におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００５５】
図８を参照して、本実施の形態における半導体装置では、ｐ+拡散層３ｃとｐ型拡散層６ｃとによりｎ+拡散層２ｂおよびｎ-エピタキシャル層４ａから電気的に分離されたｎ+拡散層２ｃおよびｎ-エピタキシャル層４ｃが形成されている。ｎ-エピタキシャル層４ｃの表面にはｎ+拡散層８ｆが形成されていて、ｎ+拡散層８ｆの表面が露出するようにコンタクトホール１１ｑが開口されている。コンタクトホール１１ｑ内には配線１２ｇが形成されていて、これにより、ｎ+拡散層８ｆとｐ+拡散層９ｈとｎ+拡散層８ｅおよびｐ+拡散層９ｇとが電気的に接続されている。
【００５６】
なお、これ以外の構成については図５〜図７に示す実施の形態３の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００５７】
本実施の形態においては、ｎｐｎトランジスタ３７とｐｎｐトランジスタ３８とが形成されるｎ-エピタキシャル層４ａとは電気的に分離されたｎ-エピタキシャル層４ｃに、ｎｐｎトランジスタ３７のエミッタおよびベースとｐｎｐトランジスタ３８のコレクタとが電気的に接続されている。これにより、半導体基板９２の下部から電子が注入された場合に、電子はｎ-エピタキシャル層４ｃの領域に吸収され、回路中に入り込むことが防止される。したがって、サージ保護回路が誤作動することを防止できる。
（実施の形態５）
図９は、本発明の実施の形態５におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００５８】
図９を参照して、本実施の形態における半導体装置において、ｐｎｐトランジスタ３８のエミッタ領域は、ｎ-エピタキシャル層４ａの表面に形成されたｐ+拡散層２２と、そのｐ+拡散層２２内に形成されたｐ+拡散層９ｆとで構成されている。これにより、ｐ+拡散層２２はｐ+拡散層９ｆの周囲を取り囲んでおり、ｐｎｐトランジスタ３８のベース領域であるｎ-エピタキシャル層４ａとｐｎ接合を構成している。なお、ｐ+拡散層２２は、ｐ+拡散層２１が形成される工程と同一の工程により形成されている。
【００５９】
なお、これ以外の構成については図５〜図７に示す実施の形態３の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００６０】
本実施の形態においては、ｐ+拡散層２２はｐ+拡散層９ｆの周囲を取り囲んでいる構成となっている。これにより、ｐｎｐトランジスタ３８のｐｎ接合面積が増加するので、より大量の電流を流すことができる。したがって、サージ保護回路がより大きなサージ電流に適応可能となる。
（実施の形態６）
図１０は、本発明の実施の形態６におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図１１は図１０のＸＩ−ＸＩ線に沿った断面図である。
【００６１】
図１０および図１１を参照して、本実施の形態における半導体装置は、ｎ-エピタキシャル層４ａ内のｎｐｎトランジスタ３７とｐｎｐトランジスタ３８とが形成された領域の図中側部を取り囲み、かつ全周においてｎ+拡散層２ｂと接するようにｎ+拡散層１３が形成されている。これにより、ｎ-エピタキシャル層４ａ内のｎｐｎトランジスタ３７とｐｎｐトランジスタ３８とが形成された領域の図中側部および下部は、ｎ+拡散層１３およびｎ+拡散層２ｂによって取り囲まれている。ｎ+拡散層１３およびｎ+拡散層２ｂは、ｎ-エピタキシャル層４ａよりも不純物濃度が高い。
【００６２】
なお、これ以外の構成については図５〜図７に示す実施の形態３の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００６３】
本実施の形態においては、ｎ-エピタキシャル層４ａ内のｎｐｎトランジスタ３７とｐｎｐトランジスタ３８とが形成される領域の図中側部および下部が、ｎ-エピタキシャル層４ａよりも不純物濃度の高いｎ+拡散層１３およびｎ+拡散層２ｂによって取り囲まれている。これにより、ｎｐｎトランジスタ３７のコレクタ領域およびｐｎｐトランジスタ３８のベース領域にサージ電圧が印加された場合に、サージ電流はｎ-エピタキシャル層４ａからｎ+拡散層１３およびｎ+拡散層２ｂへ流れやすくなる。したがって、サージ電流がｎ-エピタキシャル層４ａからｐ-領域１およびｐ+拡散層３ｃおよびｐ型拡散層６ｃへ流れ込むことが抑止される。これにより、サージ電流のリークが防止され、サージ保護回路が誤作動することが防止される。
（実施の形態７）
図１２は、本発明の実施の形態７におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００６４】
図１２を参照して、本実施の形態における半導体装置は、ｎｐｎトランジスタ３７のベース領域とｐｎｐトランジスタ３８のコレクタ領域とが同一のｐ型拡散層６ｇを共有している点で実施の形態３と異なる。このため、ｐ+拡散層９ｇおよびｎ+拡散層８ｅは、このｐ型拡散層６ｇ内に形成されている。
【００６５】
ｎｐｎトランジスタ３７のベース領域は、ｐ型拡散層６ｇとｐ+拡散層９ｇとにより構成されている。この構成においては、ｎｐｎトランジスタ３７のベース領域の一番狭い領域は、ｎ+拡散層８ｅの図中真下のｐ型拡散層６ｇの領域であり、幅ｔ３を有している。幅ｔ３は幅ｓ２よりも狭い。また、ｐ型拡散層６ｇがｎｐｎトランジスタ３７のベースとして機能する領域である。
【００６６】
なお、これ以外の構成については図５〜図７に示す実施の形態３の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００６７】
本実施の形態においては、ｎｐｎトランジスタ３７のベース領域であるｐ型拡散層６ｇとｐｎｐトランジスタ３８のコレクタ領域であるｐ型拡散層６ｇとは同一の不純物拡散領域よりなっている。このような構成であっても、ｎｐｎトランジスタ３７のベース領域の幅ｔ３をｐｎｐトランジスタ３８のベース領域の幅ｓ２よりも狭くすることにより、ｎｐｎトランジスタ３７はｐｎｐトランジスタ３８よりもパンチスルー降伏しやすくできる。したがって、正常に動作するサージ保護回路が形成可能となるとともに、不純物拡散領域の数を１つ減らすことができるので、半導体装置の製造工程が簡略化する。
（実施の形態８）
図１３は、本発明の実施の形態８におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図１４は図１３のＸＩＶ−ＸＩＶ線に沿った断面図である。
【００６８】
図１３および図１４を参照して、本実施の形態における半導体装置６２では、図５〜図７に示す実施の形態３の構成と比較して抵抗素子３９の構成において異なる。
【００６９】
抵抗素子３９は、ｎ+拡散層１９ａにより構成されており、ｎｐｎトランジスタ３７とｐｎｐトランジスタ３８とが形成されたｎ-エピタキシャル層４ａ内に形成されている。この抵抗素子３９となるｎ+拡散層１９ａを電気的に分離するためのｐ型拡散層６ｉもｎ-エピタキシャル層４ａ内に形成されている。これにより、ｎ+拡散層１９ａはｐ型拡散層６ｉにより周囲を覆われている。
【００７０】
このｎ+拡散層１９ａとｐ型拡散層６ｉとは、図１３に示すように平面的に見るとｎｐｎトランジスタ３７とｐｎｐトランジスタ３８との形成領域の一方側から、その形成領域をう回して他方側へ達するように半導体基板９２の表面に延在している。また図７において、ｎｐｎトランジスタ３７とｐｎｐトランジスタ３８との形成領域の図中右側に形成されていたｎ+拡散層８ｄは、本実施の形態ではｎｐｎトランジスタ３７とｐｎｐトランジスタ３８との形成領域の図中左側に形成されている。
【００７１】
なお、ｎ+拡散層１９ａは、たとえば１０14〜１０15個／ｃｍ3の濃度となるようにＡｓ（ヒ素）をｐ型拡散層６ｉの表面に注入することにより形成されている。ｎ+拡散層１９ａと、ｐ+拡散層９ｇと、ｐ+拡散層９ｆと、ｐ+拡散層９ｇおよびｎ+拡散層８ｅおよびｐ+拡散層２１と、ｎ+拡散層８ｄと、ｐ+拡散層９ｈとは、フィールド酸化膜７によって各々電気的に分離されている。
【００７２】
なお、本実施の形態の半導体基板９２内の構成については、図５〜７に示す実施の形態３の半導体基板９２内の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００７３】
半導体基板９２表面を覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１１ｋ、１１ｍ、１１ｎ、１１ｐ、１１ｙ、１１ｚが各々形成されている。これにより、ｎ+拡散層１９ａと、ｐ+拡散層９ｆと、ｐ+拡散層９ｇおよびｎ+拡散層８ｅと、ｎ+拡散層８ｄと、ｐ+拡散層９ｈとの表面が露出されている。そして、コンタクトホール１１ｋ、１１ｍ、１１ｎ、１１ｐ、１１ｙ、１１ｚ内に、たとえばドープトポリシリコンよりなる配線１２ｈ〜１２ｋが形成されている。これにより、ｎ+拡散層１９ａとｐ+拡散層９ｆとが電気的に接続されていて、ｐ+拡散層９ｇおよびｎ+拡散層８ｅが電気的に接続されていて、ｎ+拡散層８ｄとｎ+拡散層１９ａとが電気的に接続されている。配線１２ｈ〜１２ｋを覆うように層間絶縁膜１６が形成されている。層間絶縁膜１６には、配線１２ｉと配線１２ｋとの表面を露出するように、図示しないコンタクトホールが各々形成されている。そして、コンタクトホール内に、たとえばドープトポリシリコンよりなる配線１８（図１３）が形成されている。これにより、配線１２ｉと配線１２ｋとが電気的に接続されている。
【００７４】
本実施の形態においては、抵抗素子３９を構成するｎ+拡散層１９ａは、ｎｐｎトランジスタ３７とｐｎｐトランジスタ３８とが形成されるｎ-エピタキシャル層４内に形成されており、かつｎ+拡散層１９ａはｐ型拡散層６ｉにより周囲を各々覆われている。これにより、抵抗素子３９を構成するｎ+拡散層１９ａを流れる電流は、ｐ型拡散層６ｉによりｎ-エピタキシャル層４内へリークすることが抑止される。したがって、ｎｐｎトランジスタ３７およびｐｎｐトランジスタ３８と電気的に分離して抵抗素子３９を形成する必要がなくなる。したがって、素子面積が小さくなる。
（実施の形態９）
図１５は、本発明の実施の形態９におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図１６は図１５のＸＶＩ−ＸＶＩ線に沿った断面図である。
【００７５】
図１５および図１６を参照して、本実施の形態における半導体装置は、抵抗素子３９が導電層２０により形成されている。導電層２０は、半導体基板９２の表面より上に形成されており、たとえばフィールド酸化膜７の上に形成されている。導電層２０は、たとえばドープトポリシリコンよりなる。また、本実施の形態においては、ｐ型拡散層６ｉおよびｎ+拡散層１９ａは形成されていない。
【００７６】
なお、これ以外の構成については図１３、図１４に示す実施の形態８の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００７７】
本実施の形態においては、抵抗素子３９は、ｎｐｎトランジスタ３７およびｐｎｐトランジスタ３８と完全に電気的に分離されるので、抵抗素子３９にサージ電圧が印可された場合にも、ｎｐｎトランジスタ３７およびｐｎｐトランジスタ３８を形成している領域は影響を受けることはない。したがって、素子面積が小さくなるとともに、サージ保護回路が誤作動することが完全に防止される。
（実施の形態１０）
図１７は、本発明の実施の形態１０におけるサージ保護回路を示す回路図である。
【００７８】
図１７を参照して、サージ保護回路５３は、ｐｎｐトランジスタ４０とｐｎｐトランジスタ３８と抵抗素子３９とを備えている。ｐｎｐトランジスタ３８のエミッタおよび抵抗素子３９の一方は信号入力端子３４および装置部分３６に電気的に接続されている。ｐｎｐトランジスタ４０のベースとｐｎｐトランジスタ３８のベースとは互いに電気的に接続されている。ｐｎｐトランジスタ４０のエミッタは、ｐｎｐトランジスタ４０のベースおよびｐｎｐトランジスタ３８のベースの双方に電気的に接続されている。抵抗素子３９の他方は、ｐｎｐトランジスタ４０のエミッタおよびｐｎｐトランジスタ４０のベースおよびｐｎｐトランジスタ３８のベースに電気的に接続されている。ｐｎｐトランジスタ４０のコレクタは、ｐｎｐトランジスタ３８のコレクタおよび接地電位３５に電気的に接続されている。
【００７９】
続いて、実施の形態１０におけるサージ保護回路を備えた半導体装置の構成について説明する。
【００８０】
図１８は、本発明の実施の形態１０におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００８１】
図１８を参照して、半導体装置６３において、たとえばシリコン単結晶よりなる半導体基板９３の下部に、ｐ-領域１が形成されている。ｐ-領域１の上には注入拡散によりｎ+拡散層２が形成されている。このｎ+拡散層２の上にｎ-エピタキシャル層４が形成されている。このｎ-エピタキシャル層４の周囲を取り囲むように、ｐ-領域１上にｐ+拡散層３ｆとｐ型拡散層６ｐとが形成されている。
【００８２】
このｎ+拡散層２およびｎ-エピタキシャル層４内には、サージ保護回路を構成するｐｎｐトランジスタ４０とｐｎｐトランジスタ３８とが形成されている。ｐｎｐトランジスタ４０とｐｎｐトランジスタ３８との各々は、エミッタ領域とベース領域とコレクタ領域とを各々有している。
【００８３】
ｐｎｐトランジスタ４０において、エミッタ領域は、ｎ-エピタキシャル層４内に形成されたｐ+拡散層２１ｂと、そのｐ+拡散層２１ｂ内に形成されたｐ+拡散層９ｍとで構成されている。ベース領域は、ｎ-エピタキシャル層４と、ｎ-エピタキシャル層４内に形成されたｎ+拡散層８と、ｎ+拡散層２とで構成されている。コレクタ領域は、ｎ-エピタキシャル層４内に形成されたｐ+拡散層２１ａと、ｎ-エピタキシャル層４内でｐ+拡散層２１ａと隣接するように形成されたｐ型拡散層６ｎと、ｐ型拡散層６ｎ内に形成されたｐ+拡散層９ｎとで構成されている。
【００８４】
ｐｎｐトランジスタ３８において、エミッタ領域は、ｎ-エピタキシャル層４内に形成されたｐ+拡散層９ｋで構成されている。ベース領域は、ｎ-エピタキシャル層４とｎ+拡散層２とで構成されている。コレクタ領域は、ｐ型拡散層６ｎとｐ+拡散層９ｎとで構成されている。
【００８５】
なお、図示しないが、ｐ型拡散層６ｎとｐ+拡散層９ｎとはｐ+拡散層９ｋの図中横側を取り囲むように半導体基板９３の表面に形成されている。
【００８６】
ｎ-エピタキシャル層４内には、抵抗素子を分離するためのｐ型拡散層６ｙが形成されていて、抵抗素子３９は、ｐ型拡散層６ｙ内に形成されたｎ+拡散層１９ｃにより構成されている。図示しないが、このｎ+拡散層１９ｃとｐ型拡散層６ｙとは、平面的に見るとｐｎｐトランジスタ４０とｐｎｐトランジスタ３８との形成領域の一方側から、その形成領域をう回して他方側へ達するように半導体基板９３の表面に延在している。
【００８７】
なお、この構成において、ｐｎｐトランジスタ４０のベース領域の一番狭い領域はｐ+拡散層２１ａの図中横側のｎ-エピタキシャル層４の領域であり幅ｓ３を有している。ｐｎｐトランジスタ３８のベース領域の一番狭い領域はｐ+拡散層９ｋの図中横側のｎ-エピタキシャル層４の領域であり、幅ｓ４を有している。そしてその幅ｓ３は幅ｓ４よりも狭い。また、ｎ-エピタキシャル層４がｐｎｐトランジスタ４０のベースとして機能する領域であり、ｎ-エピタキシャル層４がｐｎｐトランジスタ４１のベースとして機能する領域である。ｐｎｐトランジスタ４０のベースとして機能する領域であるｎ-エピタキシャル層４と、ｐｎｐトランジスタ３８のベースとして機能する領域であるｎ-エピタキシャル層４とは、同一の不純物拡散領域よりなっている。
【００８８】
なお、ｐ+拡散層９ｎが形成される工程と同一の工程により、ｎ-エピタキシャル層４の表面にはｐ+拡散層９ｋが形成され、ｐ+拡散層２１ｂの表面にはｐ+拡散層９ｍが形成され、ｐ型拡散層６ｐの表面にはｐ+拡散層９ｈが形成されている。ｎ+拡散層１９ｃと、ｐ+拡散層９ｎと、ｐ+拡散層９ｋと、ｐ+拡散層９ｎおよびｐ型拡散層６ｎおよびｐ+拡散層２１ａと、ｐ+拡散層９ｍと、ｎ+拡散層８と、ｎ+拡散層１９ｃと、ｐ+拡散層９ｈとは、半導体基板９３の主表面に形成されたフィールド酸化膜７によって各々電気的に分離されている。これにより、ｐｎｐトランジスタ４０のエミッタ領域であるｐ+拡散層２１ａとコレクタ領域であるｐ+拡散層２１ｂとは、互いにフィールド酸化膜７をはさむように半導体基板９３の主表面に形成されている。
【００８９】
半導体基板９３表面を覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１１ｒ〜１１ｘが各々形成されている。これにより、ｎ+拡散層１９ｃとｐ+拡散層９ｋとｐ+拡散層９ｎとｐ+拡散層９ｍとｎ+拡散層８とｐ+拡散層９ｈとの表面が露出されている。そして、コンタクトホール１１ｒ〜１１ｘの各々を介して上記の露出した各領域に電気的に接続するように層間絶縁膜１０上に、たとえばドープトポリシリコンよりなる配線１２ｍ、１２ｎ、１２ｙ、１２ｚが形成されている。これにより、ｎ+拡散層１９ｃとｐ+拡散層９ｋとが電気的に接続されていて、ｐ+拡散層９ｍとｎ+拡散層８とｎ+拡散層１９ｃとが各々電気的に接続されている。配線１２ｍ、１２ｎ、１２ｙ、１２ｚを覆うように層間絶縁膜１６が形成されている。層間絶縁膜１６にはコンタクトホール１７ｅ、１７ｆが各々形成されている。そして、コンタクトホール１７ｅ、１７ｆ内に、たとえばドープトポリシリコンよりなる配線１８が形成されている。これにより、配線１２ｍと配線１２ｚとが電気的に接続されている。
【００９０】
続いて、本実施の形態におけるサージ保護回路の動作について説明する。
図１７を参照して、サージ電圧が信号入力端子３４に印加されると、ｐｎｐトランジスタ４０のエミッタ・コレクタ間の電圧が上昇することにより、ｐｎｐトランジスタ４０が降伏する。ｐｎｐトランジスタ４０が降伏すると、抵抗素子３９の両端に電位差が生じて抵抗素子３９に電流が流れ、ｐｎｐトランジスタ３８のベースの電位が接地電位になる。これによりｐｎｐトランジスタ３８がＯＮし、信号入力端子３４に入力されたサージ電圧はｐｎｐトランジスタ３８を介して接地電位３５に開放される。これにより、装置部分３６にサージ電圧が印可されることが防止される。
【００９１】
本実施の形態においては、半導体装置６３は図１７の回路を有している。これにより、ｐｎｐトランジスタ４０が降伏することによりｐｎｐトランジスタ３８はＯＮし、信号入力端子３４に印加されたサージ電圧を接地電位３５に開放することができる。したがって、ｐｎｐトランジスタ４０がｐｎｐトランジスタ３８よりも降伏しやすい構成にすることにより、サージ保護回路を正常に動作させることができる。
【００９２】
本実施の形態においては、ｐｎｐトランジスタ４０のベース領域の幅ｓ３は、フィールド酸化膜７により自由に制御可能である。したがって、幅ｓ３を幅ｓ４よりも狭くすることにより、ｐｎｐトランジスタ４０がｐｎｐトランジスタ３８よりもパンチスルー降伏しやすい構成を容易に作成できる。
（実施の形態１１）
図１９は、本発明の実施の形態１１におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００９３】
図１９を参照して、本実施の形態における半導体装置は、半導体基板９３の主表面に形成されたｎ-エピタキシャル層４内にｎ型拡散層５が形成されている。ｎ型拡散層５はｎ-エピタキシャル層４よりも不純物濃度が高い。ｎ型拡散層５はｐ+拡散層２１ｂの周囲を取り囲むように形成されていて、かつｎ型拡散層５とｐ型拡散層６ｎとはｎ-エピタキシャル層４内の主表面に互いに隣接している。また、ｐ+拡散層２１ａは形成されていない。
【００９４】
ｐｎｐトランジスタ４０において、ベース領域は、ｎ-エピタキシャル層４内に形成されたｎ型拡散層５で構成されている。コレクタ領域は、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｎと、ｐ型拡散層６ｎ内に形成されたｐ+拡散層９ｎとで形成されている。この構成においては、ｐｎｐトランジスタ４０のベース領域の一番狭い領域は、ｐ型拡散層６ｎの図中横側のｎ型拡散層５の領域であり幅ｓ３を有している。その幅ｓ３は幅ｓ４よりも狭い。また、ｎ型拡散層５がｐｎｐトランジスタ４０のベースとして機能する領域である。ｎ型拡散層５はたとえば約１０12個／ｃｍ3オーダーの不純物濃度となるようにｎ-エピタキシャル層４の表面にＢを注入することにより形成される。
【００９５】
なお、これ以外の構成については図１７に示す実施の形態１０の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００９６】
本実施の形態においては、ｐｎｐトランジスタ４０のベース領域の幅ｓ３は、フィールド酸化膜７により自由に制御可能である。したがって、幅ｓ３を幅ｓ４よりも狭くすることにより、ｐｎｐトランジスタ４０がｐｎｐトランジスタ３８よりもパンチスルー降伏しやすい構成を容易に作成できる。
【００９７】
また、本実施の形態においては、ｐｎｐトランジスタ４０のベースとして機能するｎ型拡散層５はｐｎｐトランジスタ３８のベースとして機能するｎ-エピタキシャル層４よりも高い不純物濃度を有している。これにより、ｐｎｐトランジスタ４０はｐｎｐトランジスタ３８よりもアバランシェ降伏しやすい構成を有している。
（実施の形態１２）
図２０は、本発明の実施の形態１２におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００９８】
図２０を参照して、本実施の形態における半導体装置は、ｐ+拡散層２１ａが形成されていない。これにより、ｐｎｐトランジスタ４０において、コレクタ領域は、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｎと、ｐ型拡散層６ｎ内に形成されたｐ+拡散層９ｎとで形成されている。また、ｐｎｐトランジスタ４０のエミッタ領域であるｐ+拡散層２１ｂとコレクタ領域であるｐ型拡散層６ｎとは、互いにフィールド酸化膜７をはさむように半導体基板９３の主表面に形成されている。
【００９９】
なお、これ以外の構成については図１７に示す実施の形態１０の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【０１００】
本実施の形態においては、ｐ+拡散層２１ａが形成されていない。しかし、ｐｎｐトランジスタ４０のベース領域の幅ｓ３は、フィールド酸化膜７により自由に制御可能である。したがって、幅ｓ３を幅ｓ４よりも狭くすることにより、ｐｎｐトランジスタ４０がｐｎｐトランジスタ３８よりもパンチスルー降伏しやすい構成を容易に作成できる。したがって、正常に動作するサージ保護回路が形成可能となるとともに、不純物拡散領域の数が減少するので、半導体装置の製造工程が簡略化する。
（実施の形態１３）
図２１は、本発明の実施の形態１３におけるサージ保護回路を示す回路図である。
【０１０１】
図２１を参照して、サージ保護回路５４は、ｐｎｐトランジスタ４１とｎｐｎトランジスタ４２とを備えている。ｐｎｐトランジスタ４１のベースとｎｐｎトランジスタ４２のコレクタとが信号入力端子３４および装置部分３６に電気的に接続されている。ｐｎｐトランジスタ４１のベースは、ｐｎｐトランジスタ４１のエミッタおよびｎｐｎトランジスタ４２のコレクタに電気的に接続されている。ｐｎｐトランジスタ４１のコレクタはｎｐｎトランジスタ４２のベースに電気的に接続されている。ｎｐｎトランジスタ４２のエミッタは接地電位３５に電気的に接続されている。
【０１０２】
続いて、実施の形態１３におけるサージ保護回路を備えた半導体装置の構成について説明する。
【０１０３】
図２２は、本発明の実施の形態１３におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図２３は図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図である。
【０１０４】
図２２および図２３を参照して、半導体装置６４において、たとえばシリコン単結晶よりなる半導体基板９４の下部に、ｐ-領域１が形成されている。ｐ-領域１の上には注入拡散によりｎ+拡散層２が形成されている。このｎ+拡散層２の上にｎ-エピタキシャル層４が形成されている。このｎ-エピタキシャル層４の周囲を取り囲むように、ｐ-領域１上にｐ+拡散層３ｉとｐ型拡散層６ｒとが形成されている。
【０１０５】
このｎ+拡散層２およびｎ-エピタキシャル層４内には、サージ保護回路を構成するｐｎｐトランジスタ４１とｎｐｎトランジスタ４２とが形成されている。ｐｎｐトランジスタ４１とｎｐｎトランジスタ４２との各々は、エミッタ領域とベース領域とコレクタ領域とを各々有している。
【０１０６】
ｐｎｐトランジスタ４１において、エミッタ領域は、ｎ-エピタキシャル層４内に形成されたｐ+拡散層２１ｃと、そのｐ+拡散層２１ｃ内に形成されたｐ+拡散層９ｒとで構成されている。ベース領域は、ｎ-エピタキシャル層４と、ｎ+拡散層２とで構成されている。コレクタ領域は、ｎ-エピタキシャル層４内に形成されたｐ+拡散層２１ｄと、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｔとで構成されている。
【０１０７】
ｎｐｎトランジスタ４２において、コレクタ領域は、ｎ-エピタキシャル層４内に形成されたｎ+拡散層８ｈと、ｎ-エピタキシャル層４と、ｎ+拡散層２とで形成されている。ベース領域は、ｐ型拡散層６ｔで構成されている。エミッタ領域は、ｐ型拡散層６ｔ内に形成されたｎ+拡散層８ｇで構成されている。
【０１０８】
これにより、ｐｎｐトランジスタ４１のコレクタ領域であるｐ+拡散層２１ｄと、ｎｐｎトランジスタ４２のベース領域であるｐ型拡散層６ｔとは、互いに同じ導電型に形成されていて、かつ互いに電気的に接続されている。また、ｐｎｐトランジスタ４１のエミッタ領域であるｐ+拡散層２１ｃとベース領域であるｎ-エピタキシャル層４との接合部は、フィールド酸化膜７の一方端に接しており、かつコレクタ領域であるｐ+拡散層２１ｄとベース領域であるｎ-エピタキシャル層４とのｐｎ接合部は、フィールド酸化膜７の他方端に接している。
【０１０９】
また、この構成においては、ｐｎｐトランジスタ４１のベース領域の一番狭い領域は、ｐ+拡散層２１ｄの図中横側のｎ-エピタキシャル層４の領域であり、幅ｓ５を有している。ｎｐｎトランジスタ４２のベース領域の一番狭い領域は、ｎ+拡散層８ｇの図中真下のｐ型拡散層６ｔの領域であり、幅ｔ４を有している。そしてその幅ｓ５は幅ｔ４よりも狭い。また、ｎ-エピタキシャル層４がｐｎｐトランジスタ４１のベースとして機能する領域であり、ｐ型拡散層６ｔがｎｐｎトランジスタ４２のベースとして機能する領域である。
【０１１０】
なお、ｐ+拡散層９ｒが形成される工程と同一の工程により、ｐ型拡散層６ｒの表面にｐ+拡散層９ｚが形成されている。また、ｎ+拡散層８ｇが形成される工程と同一の工程により、ｎ-エピタキシャル層４の表面にｎ+拡散層８ｈが形成されている。ｐ+拡散層９ｚと、ｎ+拡散層８ｇと、ｐ型拡散層６ｔおよびｐ+拡散層２１ｄと、ｐ+拡散層９ｒと、ｎ+拡散層８ｈとは半導体基板９４の主表面に形成されたフィールド酸化膜７によって各々電気的に分離されている。
【０１１１】
半導体基板９４表面を覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール２５ａ〜２５ｄが各々形成されている。これにより、ｐ+拡散層９ｚとｎ+拡散層８ｇとｐ+拡散層９ｒとｎ+拡散層８ｈとの表面が露出されている。そして、コンタクト２５ａ〜２５ｄの各々を介して上記の露出した各領域に電気的に接続するように層間絶縁膜１０上に、たとえばドープトポリシリコンよりなる配線１２ｐ、１２ｑが形成されている。これにより、ｐ+拡散層９ｚとｎ+拡散層８ｇとが電気的に接続されていて、ｐ+拡散層９ｒとｎ+拡散層８ｈとが電気的に接続されている。
【０１１２】
続いて、本実施の形態におけるサージ保護回路の動作について説明する。
図２１を参照して、サージ電圧が信号入力端子３４に印加されると、ｐｎｐトランジスタ４１のエミッタ・コレクタ間の電圧が上昇することにより、ｐｎｐトランジスタ４１が降伏する。ｐｎｐトランジスタ４１が降伏すると、ｎｐｎトランジスタ４２のベースに電流が流れ、ｎｐｎトランジスタ４２がＯＮする。ｎｐｎトランジスタ４２がＯＮすると、信号入力端子３４に入力されたサージ電圧はｎｐｎトランジスタ４２を介して接地電位３５に開放される。これにより、装置部分３６にサージ電圧が印可されることが防止される。
【０１１３】
本実施の形態においては、ｐｎｐトランジスタ４１のベース領域の幅ｓ５は、フィールド酸化膜７により自由に制御可能である。したがって、幅ｓ５を幅ｔ４よりも狭くすることにより、ｐｎｐトランジスタ４１がｎｐｎトランジスタ４２よりもパンチスルー降伏しやすい構成を容易に作成できる。
（実施の形態１４）
図２４は、本発明の実施の形態１４におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【０１１４】
図２４を参照して、本実施の形態における半導体装置は、半導体基板９４の主表面に形成されたｎ-エピタキシャル層４内にｎ型拡散層５が形成されている。ｎ型拡散層５はｎ-エピタキシャル層４よりも不純物濃度が高い。ｎ型拡散層５はｐ+拡散層２１ｃの周囲を取り囲むように形成されていて、かつｎ型拡散層５とｐ型拡散層６ｔとはｎ-エピタキシャル層４内の主表面に互いに隣接している。また、ｐ+拡散層２１ｄは形成されていない。
【０１１５】
ｐｎｐトランジスタ４１において、ベース領域は、ｎ-エピタキシャル層４内に形成されたｎ型拡散層５で構成されている。コレクタ領域は、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｔで形成されている。この構成においては、ｐｎｐトランジスタ４１のベース領域の一番狭い領域は、ｐ型拡散層６ｔの図中横側のｎ型拡散層５の領域であり幅ｓ５を有している。その幅ｓ５は幅ｔ４よりも狭い。また、ｎ型拡散層５がｐｎｐトランジスタ４１のベースとして機能する領域である。ｐｎｐトランジスタ４１のコレクタ領域であるｐ型拡散層６ｔと、ｎｐｎトランジスタ４２のベース領域であるｐ型拡散層６ｔとは互いに同じ導電型に形成されていて、かつ互いに共通である。
【０１１６】
なお、これ以外の構成については図２１〜図２３に示す実施の形態１３の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【０１１７】
本実施の形態においては、ｐｎｐトランジスタ４１のベース領域であるｎ型拡散層５と、ｎｐｎトランジスタ４２のベース領域であるｐ型拡散層６ｔとは互いに逆導電型の領域よりなっている。これにより、ｐｎｐトランジスタ４１のベースの幅ｓ５をｎｐｎトランジスタ４２のベースの幅ｔ４よりも狭くすることで、ｐｎｐトランジスタ４１はｎｐｎトランジスタ４２よりもパンチスルー降伏しやすい構成となる。また、ｐｎｐトランジスタ４１のベースとして機能するｎ型拡散層５をｎｐｎトランジスタ４２のベースとして機能するｐ型拡散層６ｔよりも不純物濃度を高くすることで、ｐｎｐトランジスタ４１はｎｐｎトランジスタ４２よりもアバランシェ降伏しやすい構成となる。
【０１１８】
なお、本実施の形態においては、図１、図５、図１７の回路を有する半導体装置の場合について説明したが、本発明はこのような場合に限られるものではなく、信号入力端子に電気的に接続され、かつ第１のトランジスタと第２のトランジスタとを有するサージ保護回路を備えた半導体装置であればよい。また、不純物拡散領域の形成方法については、本実施の形態における条件に限られるものではなく、他の条件であってもよい。
【０１１９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２０】
【発明の効果】
以上により、本発明の半導体装置は、第１のトランジスタのベース領域の一番狭い領域が第２のトランジスタのベース領域の一番狭い領域とは異なる幅を有する構成により、第１のトランジスタが第２のトランジスタよりも降伏しやすくなるようにされている。したがって、サージ電圧が信号入力端子に印加された場合に、第１のトランジスタが降伏することにより第２のトランジスタがＯＮし、それにより信号入力端子に印加されたサージ電圧が開放されるような回路が構成されることにより、正常に動作するサージ保護回路を備える半導体装置となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるサージ保護回路を示す回路図である。
【図２】本発明の実施の形態１におけるサージ保護回路の構成を概略的に示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】本発明の実施の形態２におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図５】本発明の実施の形態３におけるサージ保護回路を示す回路図である。
【図６】本発明の実施の形態３におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿った断面図である。
【図８】本発明の実施の形態４におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図９】本発明の実施の形態５におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図１０】本発明の実施の形態６におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿った断面図である。
【図１２】本発明の実施の形態７におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図１３】本発明の実施の形態８におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿った断面図である。
【図１５】本発明の実施の形態９におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿った断面図である。
【図１７】本発明の実施の形態１０におけるサージ保護回路を示す回路図である。
【図１８】本発明の実施の形態１０におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図１９】本発明の実施の形態１１におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図２０】本発明の実施の形態１２におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図２１】本発明の実施の形態１３におけるサージ保護回路を示す回路図である。
【図２２】本発明の実施の形態１３におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図である。
【図２４】本発明の実施の形態１４におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【符号の説明】
１  ｐ-領域、２，２ａ〜ｃ，８，８ａ〜８ｈ，１３，１９ａ，１９ｃ  ｎ+拡散層、３ａ，３ｃ，３ｆ，３ｉ，９ａ〜ｄ，９ｆ〜ｈ，９ｋ，９ｍ，９ｎ，９ｒ，９ｚ，１５，２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２２  ｐ+拡散層、４，４ａ，４ｂ，４ｃ  ｎ-エピタキシャル層、５  ｎ型拡散層、６ａ〜ｃ，６ｇ，６ｉ，６ｎ，６ｐ，６ｒ，６ｔ，６ｙ  ｐ型拡散層、７  フィールド酸化膜、８，８ａ〜８ｈ，１９ａ，１９ｃ  ｎ+拡散層、１０，１６  酸化膜、１１ａ〜ｋ，１１ｍ，１１ｎ，１１ｐ〜ｚ，１７ａ，１７ｂ，１７ｅ，１７ｆ，２５ａ〜ｄ  コンタクトホール、１２ａ〜ｋ，１２ｍ，１２ｎ，１２ｐ，１２ｑ，１２ｙ，１２ｚ，１８  配線、２０  導電層、３２，３３，３７，４２  ｎｐｎトランジスタ、３４  信号入力端子、３５  接地電位、３６  装置部分、３８，４０，４１  ｐｎｐトランジスタ、３９  抵抗素子、５１〜５４  サージ保護回路、６１〜６４  半導体装置、９１〜９４  半導体基板。
【図１】
2004200486.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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