(57)【要約】【課題】アナログ変換出力のリップルを小さくする。【解決手段】変換データの下位ビットから上位ビットの並びの隣合う２ブロックの、ビット数Ｎｈｓの上位ブロックが表す値をＤｈｓ、ビット数Ｎｌｓの下位側ブロックが表す値をＤｌｓ、および、基準クロックＭＣＬＫの周期をＴｍｃｌｋ、とするとき、分割Ｐｗｍ周期が「２のＮｈｓ乗×Ｔｍｃｌｋ」でパルス幅「Ｄｈｓ×Ｔｍｃｌｋ」の第１パルス（Ａ＞Ｂ：Ｈ）と、同一周期のパルス幅「（Ｄｈｓ＋１）×Ｔｍｃｌｋ」の第２パルス（Ａ≧Ｂ：Ｈ）とを発生するＰＷＭ信号発生手段（３１０）；および、ａをＤｌｓに対応する数、ａ＋ｂ＝「２のＮｌｓ乗」とすると、「２のＮｈｓ乗×Ｔｍｃｌｋ」×「２のＮｌｓ乗」のＰＷＭ周期においてａ個の第２パルスをｂ個の第１パルスの間に分散配分したパルス列に、前記２ブロックを変換する振分型端数処理手段（３２０）；を備える（図７，図１３，図１９）。【選択図】  図７
2004289292.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータを、それが表わす値にパルス幅が対応するパルス信号に変換してローパスフィルタを通してアナログ電圧に変換するＤ／Ａ変換器において、
変換対象データの下位ビットから上位ビットの並びを複数ブロックに区分し、隣合う２ブロックの、上位側ブロックのビット数をＮｈｓ、下位側ブロックのビット数をＮｌｓ、該上位側ブロックのビットでなるデータが表す値をＤｈｓ、下位側ブロックのビットでなるデータが表す値をＤｌｓ、および、基準クロックの周期をＴｍｃｌｋ、とするとき、周期が「２のＮｈｓ乗×Ｔｍｃｌｋ」でパルス幅が「Ｄｈｓ×Ｔｍｃｌｋ」の第１パルスと、同一周期のパルス幅が「（Ｄｈｓ＋１）×Ｔｍｃｌｋ」の第２パルスとを発生するＰＷＭ信号発生手段；および、
ａをＤｌｓに対応する数、ａ＋ｂ＝「２のＮｌｓ乗」とすると、前記周期「２のＮｈｓ乗×Ｔｍｃｌｋ」×「２のＮｌｓ乗」の区間においてａ個の第２パルスをｂ個の第１パルスの間に分散配分したパルス列に、前記２ブロックのビットでなるデータを変換する、振分型端数処理手段；を備えることを特徴とするＤ／Ａ変換器。
【請求項２】
デジタルデータを、それが表わす値にパルス幅が対応するパルス信号に変換してローパスフィルタを通してアナログ電圧に変換するＤ／Ａ変換器において、
ｎ＝ｎｈ＋ｎｌ，ｎｈおよびｎｌは１以上の整数，ｎビット構成の変換対象データの上位ｎｈビットのデータが表す値がＤｈ、下位ｎｌビットのデータが表す値がＤｌ、および、基準クロックの周期がＴｍｃｌｋ、とするとき、周期が「２のｎｈ乗×Ｔｍｃｌｋ」でパルス幅が「Ｄｈ×Ｔｍｃｌｋ」の第１パルスと、同一周期のパルス幅が「（Ｄｈ＋１）×Ｔｍｃｌｋ」の第２パルスとを発生するＰＷＭ信号発生手段；および、
前記周期「２のｎｈ乗×Ｔｍｃｌｋ」×「２のｎｌ乗」の区間において、ａをＤｌに対応する数、ａ＋ｂ＝「２のｎｌ乗」とすると、ａ個の第２パルスをｂ個の第１パルスの間に分散して前記ローパスフィルタに選択出力する、振分型端数処理手段（３２０）；を備えることを特徴とするＤ／Ａ変換器。
【請求項３】
デジタルデータを、それが表わす値にパルス幅が対応するパルス信号に変換してローパスフィルタを通してアナログ電圧に変換するＤ／Ａ変換器において、
ｎ＝ｎｈ＋ｎｍ＋ｎｌ、ｎｈ，ｎｍおよびｎｌは１以上の整数，ｎビット構成の変換対象データの中間ｎｍビットのデータが表す値がＤｍ、下位ｎｌビットのデータが表す値がＤｌ、および、基準クロックの周期がＴｍｃｌｋ、とするとき、周期が「２のｎｍ乗×Ｔｍｃｌｋ」でパルス幅が「Ｄｍ×Ｔｍｃｌｋ」の第１パルスと、同一周期のパルス幅が「（Ｄｍ＋１）×Ｔｍｃｌｋ」の第２パルスとを発生するＰＷＭ信号発生手段；
前記周期「２のｎｍ乗×Ｔｍｃｌｋ」×「２のｎｌ乗」の区間において、ａをＤｌに対応する数、ａ＋ｂ＝「２のｎｌ乗」とすると、ａ個の第２パルスをｂ個の第１パルスの間に分散して選択出力する、振分型端数処理手段；
該振分型端数処理手段が選択出力するパルスの振幅を規定する手段；
前記変換対象データの上位ｎｈビットのデータに対応するレベル規定電圧を発生する手段；および、
前記振幅規定手段が出力するパルスに前記レベル規定電圧発生手段が発生する電圧を重畳して前記ローパスフィルタに出力する電圧合成手段；を備えることを特徴とするＤ／Ａ変換器。
【請求項４】
デジタルデータを、それが表わす値にパルス幅が対応するパルス信号に変換してローパスフィルタを通してアナログ電圧に変換するＤ／Ａ変換器において、
ｎ＝ｎｈ＋ｎｍ＋ｎｌ、ｎｈ，ｎｍおよびｎｌは１以上の整数，ｎビット構成の変換対象データの上位ｎｈビットのデータが表す値がＤｈ、中間ｎｍビットのデータが表す値がＤｍ、および、基準クロックの周期がＴｍｃｌｋ、とするとき、周期が「２のｎｈ乗×Ｔｍｃｌｋ」でパルス幅が「Ｄｈ×Ｔｍｃｌｋ」の第１パルスと、同一周期のパルス幅が「（Ｄｈ＋１）×Ｔｍｃｌｋ」の第２パルスとを発生するＰＷＭ信号発生手段；
前記周期「２のｎｈ乗×Ｔｍｃｌｋ」×「２のｎｍ乗」の区間において、ａをＤｈに対応する数、ａ＋ｂ＝「２のｎｍ乗」とすると、ａ個の第２パルスをｂ個の第１パルスの間に分散して選択出力する、振分型端数処理手段；
前記変換対象データの下位ｎｌビットのデータに対応するレベル規定電圧と、前記「２のｎｈ乗×Ｔｍｃｌｋ」×「２のｎｍ乗」の周期のパルス切換え信号を発生する端数処理手段；
前記振分型端数処理手段が選択出力するパルスの振幅を規定して出力し前記パルス切換え信号がある間は該出力レベルを切換えるレベル規定手段；および、
該レベル規定手段の出力に前記レベル規定電圧発生手段が発生する電圧を重畳して前記ローパスフィルタに出力する電圧合成手段；を備えることを特徴とするＤ／Ａ変換器。
【請求項５】
画像読取り素子；
該画像読取り素子と原稿の一方を他方に対して相対的に走査して該画像読取り素子に原稿画像を投射する走査手段；
請求項１乃至４のいずれかに記載のＤ／Ａ変換器：および、
前記画像読取り素子が発生するアナログ画像信号を、該アナログ画像信号および前記Ｄ／Ａ変換器が出力するアナログ電圧に基いてデジタル画像信号すなわち画像データに変換するＡ／Ｄ変換器；を備える画像処理装置。
【請求項６】
更に、プリント出力用の画像データが表わす画像を用紙上に形成する画像形成手段；および、前記画像データを前記プリント出力用の画像データに変換する画像データ処理手段；を備える請求項５に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｄ／Ａ変換器およびそれを用いる画像処理装置に関し、特に、変換対象のデジタルデータが表わす値に比例するデューティのＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）パルスを生成してそれをローパスフィルタすなわち平滑化回路で平滑化してデジタルデータが表わす値にレベル（電圧）が比例するアナログ信号すなわちアナログ電圧を発生するＤ／Ａ変換器と、それを用いる画像処理装置に関する。このＤ／Ａ変換器は、アナログ回路，比較器あるいはＡ／Ｄ変換器に、検出データ，フィードバックデータ，制御電圧データ，閾値データあるいは参照レベルデータなどの、値又はレベルを表わすデジタルデータを与えるときの、アナログ電圧への変換に用いることが出来、例えばディジタル複写機，原稿スキャナ，デジタルカメラなどの画像読取部におけるＡ／Ｄ変換時の読取レベルの自動調整に使用できる。
【０００２】
【従来技術】
図２６に、変換対象のデジタルデータが表わす値に比例するデューティのＰＷＭパルスを生成してそれをローパスフィルタで平滑化してデジタルデータが表わす値にレベルが比例するアナログ電圧を発生するＤ／Ａ変換器の、技術の一例を示す。
【０００３】
図２６に示す従来技術では、Ｐｗｍ信号発生部３１０で、変換対象のデジタルデータＤＳＥＴ（以下では設定データという）をＰＷＭパルスに変換する。Ｐｗｍ信号発生部３１０は、設定データのビット数と等しいビット（ｂｉｔ）数（例えば８ｂｉｔ）のカウンタ（ＣＵＮＴ）３１１およびマグネチュードコンパレータ（ＣＯＭＰ）３１２を持ち、このコンパレータ３１２のＢ入力端およびＡ入力端に、それぞれ、カウンタ３１１のカウントデータおよび設定データＤＳＥＴが与えられる。
【０００４】
コンパレータ３１２は、設定データＤＳＥＴ（が表わす値）よりもカウントデータ（が表わす値）が小さい場合に高レベルＨ、層でない場合に低レベルＬの２値信号を発生する。これが設定データＤＳＥＴを表わすＰＷＭパルスすなわちＰｗｍ信号である。このＰｗｍ信号を図２７に示す。ＴがＰｗｍ信号の１周期、ＴｈがＨ区間、ＴｌがＬ区間であり、Ｐｗｍ信号のデューティは、（Ｔｈ／Ｔ）×１００（％）である。該Ｐｗｍ信号は、ローパスフィルタである平滑部３３０に印加される。図示の平滑部３３０はＲＣフィルタであり、その出力Ｖｄａｃは、Ｐｗｍ信号の電圧レベルの時系列平均値を表すアナログ電圧となる。これがＤ／Ａ変換出力である。
【０００５】
図２８に、Ｐｗｍ信号ＶｐｒｍとＤ／Ａ変換出力Ｖｄａｃとを示す。Ｄ／Ａ変換出力Ｖｄａｃと、変換対象データである設定データＤＳＥＴとの関係は、図２６に示す回路例では以下の式となる：
Ｖｄａｃ＝（ＤＳＥＴ／２５６）×（Ｖｈ−Ｖｌ）＋Ｖｌ
Ｖｈ：Ｐｗｍ信号Ｖｐｗｍの“Ｈ”電圧，
Ｖｌ：Ｐｗｍ信号Ｖｐｗｍの“Ｌ”電圧。
【０００６】
このとき、Ｐｗｍ信号が“Ｈ”又は“Ｌ”の間、Ｄ／Ａ変換出力Ｖｄａｃの変化は、実現する分解能（図２６の例では８ｂｉｔ：１／２５６）の１／２以下である必要がある。この為には、
Ｐｗｍ信号が“Ｈ”の時Ｄ／Ａ変換出力Ｖｄａｃの変化分（下式の左辺）が下式を満たす必要があり、
（Ｖｈ−Ｖｄａｃ（０））×（１−ｅｘｐ（−Ｔｈ／τ））＜（Ｖｈ−Ｖｌ）／２５６／２      （１式）
Ｐｗｍ信号が“Ｌ”の時Ｄ／Ａ変換出力Ｖｄａｃ変化分（下式の左辺）が下式を満たす必要がある；
（Ｖｌ−Ｖｄａｃ（１））×（１−ｅｘｐ（−Ｔｈ／τ））＞（Ｖｈ−Ｖｌ）／２５６／２      （２式）
Ｖｄａｃ（０）：Ｖｐｗｍ“Ｈ”の直前のＶｄａｃ出力電圧，
Ｖｄａｃ（１）：Ｖｐｗｍ“Ｌ”の直前のＶｄａｃ出力電圧，
τ：平滑部３３０のＲＣフィルタ時定数。
【０００７】
ここで、τ＞＞Ｔ（Ｔ＝Ｔｈ＋Ｔｌ）の場合は、Ｔｈ＝Ｔｌが上記１式の最大値、２式の最小値となる。更に、Ｖｌ＝０の場合は１式と２式は等価となり、定常状態を考えると、
Ｖｈ（１−０．５）×（１−ｅｘｐ（−Ｔ／２／τ））＜Ｖｈ／２５６／２
ｅｘｐ（−Ｔ／２／τ）＜１−１／２５６＝２５５／２５６
−Ｔ／２／τ＜ｌｎ（２５５／２５６）
Ｔ＜−２×τ×ｌｎ（２５５／２５６）≒２×τ×１／２５６＝τ／１２８
となる。ＭＣＬＫとして１０ＭＨｚを使う場合、平滑部３３０のＲＣフィルタの時定数τは、
τ＞Ｔ×１２８＝０．１μｓ×２５６×１２８≒３．３ｍｓ
とする必要があり、ゼロからフルスケールまで変化させた場合の応答時間（誤差：１／２ＬＳＢ＝１／５１２）は、
ｔ＝−τ×ｌｎ（１／５１２）＝２０．６ｍｓ
となり、非常に長い時間が掛かってしまう。
【０００８】
【特許文献１】実開平３−５３０４１号公報で公開された実願平１−１１３２２７号に記載のＤ／Ａ変換器は、変換対象データを８ビットから１０ビットに高分解能にする場合、ＰＷＭパルス周期が４倍になってローパスフィルタのカットオフ周波数を１／４に下げなければならず、これにより応答時間が長くなってしまうのを回避するために、１０ビット構成の変換対象データを上位８ビットと下位２ビットに分割して、上位８ビットデータに対して図２６に示すＰｗｍ信号発生部３１０と同様にＰＷＭパルスを発生する。すなわち、１０ビット構成の変換対象データの１／４（８ビット）に対応する周期の第１ＰＷＭパルスを発生する。下位２ビットは、変換対象データを１／４にしたことにより生ずる端数を表し、これを無視すると、その分のＤ／Ａ変換エラーとなる。これを避けるために下位２ビットに対応する第２ＰＷＭパルスを更に発生して、上位８ビットデータを処理するＰｗｍ信号発生部のカウンタがキャリーパルスを発生するたびに、第１ＰＷＭパルスに第２ＰＷＭパルスをオア合成して（すなわち端数分の加算）をして、合成したＰＷＭパルスを８ビットデータ対応のローパスフィルタに出力する。
【０００９】
【特許文献２】特開平７−１３５４６９号公報に記載のＤ／Ａ変換器は、上述の従来例（図２６）での、ＰＷＭパルス周期Ｔでのアナログ変換出力電圧のリップルを低減するために、カウンタのカウントデータをビットリバースしてコンパレータに与える。ビットリバースにより、コンパレータの出力信号は、１周期Ｔ内でＨの連続とＬの連続が各一回のみ、すなわちＨ／Ｌの切り換りが１回のみの低周波数パルス（例えば図２７）から、該Ｈ区間が細かく分断されて１周期Ｔ内でＨ／Ｌの切り換りが複数の高周波数パルスとなり、リップル周期がＴ（図２８）からその数分の１に短くなり、これによりリップルによるレベル変動が小さくなる。
【００１０】
【発明が解決しようとする課題】
特許文献１では、１０ビット構成の変換対象データを８ビット（１／４）に変更したときに発生する端数分の第２ＰＷＭパルスを、上位８ビットデータを処理するＰｗｍ信号発生部のカウンタがキャリーパルスを発生するたびにメインの第１ＰＷＭパルスに加えるので、キャリーパルス発生周期の、比較的に大きいリップルが現れる可能性がある。
【００１１】
特許文献２では、ビットリバースをしても、変換対象データの値とビットリバースの形態との組合せによっては、特定の変換対象データ範囲でＰＷＭパルス周期あるいはその前後の周期でリップルがあらわれる可能性がある。
【００１２】
本発明では、アナログ変換出力のリップルを小さくすることを目的とする。
【００１３】
【課題を解決するための手段】
（１）デジタルデータ（ＤＳＥＴ）を、それが表わす値にパルス幅が対応するパルス信号（Ｖｐｗｍ）に変換してローパスフィルタ（３３０）を通してアナログ電圧（Ｖｄａｃ）に変換するＤ／Ａ変換器（３００）において、
変換対象データの下位ビットから上位ビットの並びを複数ブロックに区分し、隣合う２ブロックの、上位側ブロックのビット数をＮｈｓ、下位側ブロックのビット数をＮｌｓ、該上位側ブロックのビットでなるデータが表す値をＤｈｓ、下位側ブロックのビットでなるデータが表す値をＤｌｓ、および、基準クロック（ＭＣＬＫ）の周期をＴｍｃｌｋ、とするとき、周期（分割Ｐｗｍ周期）が「２のＮｈｓ乗×Ｔｍｃｌｋ」でパルス幅が「Ｄｈｓ×Ｔｍｃｌｋ」の第１パルス（Ａ＞Ｂ：Ｈ）と、同一周期のパルス幅が「（Ｄｈｓ＋１）×Ｔｍｃｌｋ」の第２パルス（Ａ≧Ｂ：Ｈ）とを発生するＰＷＭ信号発生手段（３１０）；および、
ａをＤｌｓに対応する数、ａ＋ｂ＝「２のＮｌｓ乗」とすると、前記周期「２のＮｈｓ乗×Ｔｍｃｌｋ」×「２のＮｌｓ乗」の区間（ＰＷＭ周期）においてａ個の第２パルスをｂ個の第１パルスの間に分散配分したパルス列に、前記２ブロックのビットでなるデータを変換する、振分型端数処理手段（３２０）；を備えることを特徴とするＤ／Ａ変換器（図７，図１３，図１９の３１０，３２０）。
【００１４】
なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素又は対応事項の記号を、例示として参考までに付記した。以下も同様である。
【００１５】
これによれば、高分解能の（データを構成するビット数が多い）デジタルデータのＤ／Ａ変換の応答特性を高くするために、ビット数を低減（２のべき乗の逆数に変換例えば１／４に圧縮）してＤ／Ａ変換する場合の、ビット数を低減することによって生ずる端数がビット数を低減したデータを表すＰｗｍパルスに、数周期に及んで分割して加算されるが、端数を分割して加算したＰｗｍパルス（第２パルス）を連続させるのではなく、端数加算の無いＰｗｍパルス（第１パルス）の間に分散配分するので（例えば図８，９のＳＥＬ  Ｙ（Ｖｐｗｍ））、Ａ／Ｄ変換の出力アナログ電圧のリップルを大幅に小さく出来る（図１０，１１）。これにより、ＰＷＭ型ＤＡＣのローパスフィルタに要求される時定数を大幅に減らして応答特性を改善することも出来る。
【００１６】
【発明の実施の形態】
（２）デジタルデータ（ＤＳＥＴ）を、それが表わす値にパルス幅が対応するパルス信号（Ｖｐｗｍ）に変換してローパスフィルタ（３３０）を通してアナログ電圧（Ｖｄａｃ）に変換するＤ／Ａ変換器（３００）において、
ｎ＝ｎｈ＋ｎｌ，ｎｈおよびｎｌは１以上の整数，ｎビット構成の変換対象データの上位ｎｈビットのデータが表す値がＤｈ、下位ｎｌビットのデータが表す値がＤｌ、および、基準クロック（ＭＣＬＫ）の周期がＴｍｃｌｋ、とするとき、周期（分割Ｐｗｍ周期）が「２のｎｈ乗×Ｔｍｃｌｋ」でパルス幅が「Ｄｈ×Ｔｍｃｌｋ」の第１パルス（Ａ＞Ｂ：Ｈ）と、同一周期のパルス幅が「（Ｄｈ＋１）×Ｔｍｃｌｋ」の第２パルス（Ａ≧Ｂ：Ｈ）とを発生するＰＷＭ信号発生手段（３１０）；および、
前記周期「２のｎｈ乗×Ｔｍｃｌｋ」×「２のｎｌ乗」の区間（ＰＷＭ周期）において、ａをＤｌに対応する数、ａ＋ｂ＝「２のｎｌ乗」とすると、ａ個の第２パルスをｂ個の第１パルスの間に分散して前記ローパスフィルタ（３３０）に選択出力する、振分型端数処理手段（３２０）；
を備えることを特徴とするＤ／Ａ変換器（図７）。
【００１７】
（３）デジタルデータ（ＤＳＥＴ）を、それが表わす値にパルス幅が対応するパルス信号（Ｖｐｗｍ）に変換してローパスフィルタ（３３０）を通してアナログ電圧（Ｖｄａｃ）に変換するＤ／Ａ変換器（３００）において、
ｎ＝ｎｈ＋ｎｍ＋ｎｌ、ｎｈ，ｎｍおよびｎｌは１以上の整数，ｎビット構成の変換対象データの中間ｎｍビットのデータが表す値がＤｍ、下位ｎｌビットのデータが表す値がＤｌ、および、基準クロック（ＭＣＬＫ）の周期がＴｍｃｌｋ、とするとき、周期（分割Ｐｗｍ周期）が「２のｎｍ乗×Ｔｍｃｌｋ」でパルス幅が「Ｄｍ×Ｔｍｃｌｋ」の第１パルス（Ａ＞Ｂ：Ｈ）と、同一周期のパルス幅が「（Ｄｍ＋１）×Ｔｍｃｌｋ」の第２パルス（Ａ≧Ｂ：Ｈ）とを発生するＰＷＭ信号発生手段（３１０）；
前記周期「２のｎｍ乗×Ｔｍｃｌｋ」×「２のｎｌ乗」の区間（ＰＷＭ周期）において、ａをＤｌに対応する数、ａ＋ｂ＝「２のｎｌ乗」とすると、ａ個の第２パルスをｂ個の第１パルスの間に分散して選択出力する、振分型端数処理手段（３２０）；
該振分型端数処理手段（３２０）選択出力するパルスの振幅を規定する手段（３５０）；
前記変換対象データの上位ｎｈビットのデータに対応するレベル規定電圧を発生する手段（３４０）；および、
前記振幅規定手段（３５０）が出力するパルスに前記レベル規定電圧発生手段（３４０）が発生する電圧を重畳して前記ローパスフィルタ（３３０）に出力する電圧合成手段（３６０）；を備えることを特徴とするＤ／Ａ変換器（図１３）。
【００１８】
（４）デジタルデータ（ＤＳＥＴ）を、それが表わす値にパルス幅が対応するパルス信号（Ｖｐｗｍ）に変換してローパスフィルタ（３３０）を通してアナログ電圧（Ｖｄａｃ）に変換するＤ／Ａ変換器（３００）において、
ｎ＝ｎｈ＋ｎｍ＋ｎｌ、ｎｈ，ｎｍおよびｎｌは１以上の整数，ｎビット構成の変換対象データの上位ｎｈビットのデータが表す値がＤｈ、中間ｎｍビットのデータが表す値がＤｍ、および、基準クロック（ＭＣＬＫ）の周期がＴｍｃｌｋ、とするとき、周期（分割Ｐｗｍ周期）が「２のｎｈ乗×Ｔｍｃｌｋ」でパルス幅が「Ｄｈ×Ｔｍｃｌｋ」の第１パルス（Ａ＞Ｂ：Ｈ）と、同一周期のパルス幅が「（Ｄｈ＋１）×Ｔｍｃｌｋ」の第２パルス（Ａ≧Ｂ：Ｈ）とを発生するＰＷＭ信号発生手段（３１０）；
前記周期「２のｎｈ乗×Ｔｍｃｌｋ」×「２のｎｍ乗」の区間（ＰＷＭ周期）において、ａをＤｈに対応する数、ａ＋ｂ＝「２のｎｍ乗」とすると、ａ個の第２パルスをｂ個の第１パルスの間に分散して選択出力する、振分型端数処理手段（３２０）；
前記変換対象データの下位ｎｌビットのデータに対応するレベル規定電圧と、前記「２のｎｈ乗×Ｔｍｃｌｋ」×「２のｎｍ乗」の周期（ＰＷＭ周期）のパルス切換え信号（ＦＦのＱ出力＝Ｈ）を発生する端数処理手段（３７０）；
前記振分型端数処理手段（３２０）が選択出力するパルスの振幅を規定して出力し前記パルス切換え信号がある間は該出力レベルを切換えるレベル規定手段（３８０）；および、
レベル規定手段（３８０）の出力に前記レベル規定電圧発生手段（３４０）が発生する電圧を重畳して前記ローパスフィルタ（３３０）に出力する電圧合成手段（３６０）；を備えることを特徴とするＤ／Ａ変換器（図１９）。
【００１９】
（４ａ）前記ＰＷＭ信号発生手段（３１０）は、基準クロック（ＭＣＬＫ）をカウントアップし、変換対象データの下位ビットから上位ビットの並びを複数ブロックに区分した隣合う２ブロックの上位側ブロックのビットでなるデータが表す値までカウントアップするとカウント値０に戻りまたカウントアップを行い、この循環カウントの１周期毎にＰｗｍ周期パルスを発生する第１循環カウンタ（３１１）、および、該カウンタ（３１１）のカウントデータ（Ｂ）が、前記上位側ブロックのビットでなるデータが表わす値（Ａ）未満か否を表す第１パルスおよび該値（Ａ）以上か否を表わす第２パルスを発生するコンパレータ（３１２）を含む；上記（１）乃至（４）のいずれかに記載のＤ／Ａ変換器。
【００２０】
（４ｂ）前記振分型端数処理手段（３２０）は、第１循環カウンタ（３１１）が発生するＰｗｍ周期パルスをカウントアップし、変換対象データの前記隣合う２ブロックの下位側ブロックのビットでなるデータが表す値までカウントアップするとカウント値０に戻りまたカウントアップを行い、この循環カウントの１周期毎にクリア指示信号を発生する第２循環カウンタ（３２１），前記下位側ブロックのビット数と同一ビットの加算器（３２３），該加算器の加算出力を保持するラッチ（３２２）およびセレクタ（３２４）を含み、該加算器（３２３）は前記下位側ブロックのビットでなるデータと前記ラッチ（３２２）が保持するデータを加算しキャリーアウト信号（ＣＯ）をセレクタ（３２４）に与え、ラッチ（３２２）は第１循環カウンタ（３１１）が発生するＰｗｍ周期パルスに同期して前記加算器（３２３）の加算出力をラッチししかも前記クリア指示信号に応答してラッチデータをクリアし、前記セレクタ（３２４）が、前記加算器（３２３）のキャリーアウト信号（ＣＯ）に応答して前記第２パルスを選択出力し、キャリーアウト信号（ＣＯ）が無い間は前記第１パルスを選択出力する；上記（４ａ）に記載のＤ／Ａ変換器。
【００２１】
（５）画像読取り素子（２０７）；
該画像読取り素子（２０７）と原稿の一方を他方に対して相対的に走査して該画像読取り素子（２０７）に原稿画像を投射する走査手段（２２４，２３８）；
上記（１）乃至（４Ｂ）のいずれかに記載のＤ／Ａ変換器（３００）：および、
前記画像読取り素子（２０７）が発生するアナログ画像信号を、該アナログ画像信号および前記Ｄ／Ａ変換器（３００）が出力するアナログ電圧に基いてデジタル画像信号すなわち画像データに変換するＡ／Ｄ変換器（２０９）；を備える画像処理装置。
【００２２】
（６）更に、プリント出力用の画像データが表わす画像を用紙上に形成する画像形成手段（１００）；および、前記画像データを前記プリント出力用の画像データに変換する画像データ処理手段（ＩＰＰ）；を備える上記（５）に記載の画像処理装置。
【００２３】
（７）アナログ信号をＡ／Ｄ変換したデジタルデータを基に、Ｄ／Ａ変換器を用いてアナログ信号の直流レベルやＡ／Ｄ変換器のフルスケールレベルやゼロスケールレベルを調整するフィードバック回路の、設定されたデジタルデータに対し、設定データをパルス幅又はパルス数に変換し、ローパスフィルタを通してアナログ電圧として出力するＤ／Ａ変換器において、
ｎビットの設定データの上位ｎｈビットと基準クロックＭＣＬＫ（周期Ｔｍｃｌｋ）が接続され、このｎｈビットのデータ（Ｄｈ）に応じた幅（Ｄｈ×Ｔｍｃｌｋ）のパルス（Ｐｗｍ信号）とＰｗｍ信号の周期（２＾ｎｈ×Ｔｍｃｌｋ）を示すＰＷＭ周期信号を発生するＰＷＭ信号発生部と、
ＰＷＭ信号発生部からのＰｗｍ信号とＰｗｍ周期信号と更に設定データの下位ｎｌビット（ｎ＝ｎｈ＋ｎｌ）のデータ（Ｄｌ）が入力され、各Ｐｗｍ周期にＤｌに応じたパルス幅を振り分ける（Ｐｗｍ信号のパルス幅を広げた）際に、極力均等に各Ｐｗｍ周期にパルス幅を振り分けた分割Ｐｗｍ信号を生成する均等振分型端数処理部と、
均等振分型端数処理部からの分割Ｐｗｍ信号の平均電圧を求める平滑部とを持ち、設定データをＮ個（Ｎ＝２＾ｎｌ）の区間に分割し、各々の区間に含まれるパルス幅のズレを最小としたことを特徴とするＤ／Ａ変換器（図７）。
【００２４】
（８）アナログ信号をＡ／Ｄ変換したデジタルデータを基に、ＤＡ変換器を用いてアナログ信号の直流レベルやＡ／Ｄ変換器のフルスケールレベルやゼロスケールレベルを調整するフィードバック回路の、設定されたデジタルデータに対し、設定データをパルス幅又はパルス数に変換し、ローパスフィルターを通してアナログ電圧として出力するＤ／Ａ変換器において、
ｎビットの設定データの中間ｎｍビットと基準クロックＭＣＬＫ（周期Ｔｍｃｌｋ）が接続され、このｎｍビットのデータ（Ｄｍ）に応じた幅（Ｄｍ×Ｔｍｃｌｋ）のパルス（Ｐｗｍ信号）を発生するＰＷＭ信号発生部と、
ＰＷＭ信号発生部からのＰｗｍ信号とＰｗｍ周期信号と更に設定データの下位ｎｌビットのデータ（Ｄｌ）が入力され、各Ｐｗｍ周期にＤｌに応じたパルス幅を振り分ける（Ｐｗｍ信号のパルス幅を広げた）際に、極力均等に各Ｐｗｍ周期にパルス幅を振り分けた分割Ｐｗｍ信号を生成する均等振分型端数処理部と、
均等振分型端数処理部からの分割Ｐｗｍ信号の振幅を規定する振幅規定部と
設定データの上位ｎｈビット（ｎ＝ｎｈ＋ｎｍ＋ｎｌ）のデータ（Ｄｈ）が入力され、Ｄｈに応じたＬレベルを規定するＬレベル規定部と
Ｌレベル規定部で規定したＬレベルに振幅規定部で振幅が規定されたＰＷＭ信号を重畳させる電圧合成部と
Ｌレベル及び振幅が規定された電圧合成部の出力の平均電圧を求める平滑部とからなり、
設定データをＰｗｍ信号に変換する場合に、Ｎ個（Ｎ＝２＾ｎｌ）の区間に分割し、各々の区間に含まれるパルス幅のズレを最小とし、Ｍ個（Ｍ＝２＾ｎｈ）のレベルのＨ／Ｌレベルで出力することを特徴とするＤＡ変換器（図１３）。
【００２５】
（９）アナログ信号をＡ／Ｄ変換したデジタルデータを基に、Ｄ／Ａ変換器を用いてアナログ信号の直流レベルやＡ／Ｄ変換器のフルスケールレベルやゼロスケールレベルを調整するフィードバック回路の、設定されたデジタルデータに対し、設定データをパルス幅又はパルス数に変換し、ローパスフィルタを通してアナログ電圧として出力するＤＡ変換器において、
ｎビットの設定データの上位ｎｈビットと基準クロックＭＣＬＫ（周期Ｔｍｃｌｋ）が接続され、このｎｈビットのデータ（Ｄｈ）に応じた幅（Ｄｈ×Ｔｍｃｌｋ）のパルス（Ｐｗｍ信号）を発生するＰＷＭ信号発生部と、
ＰＷＭ信号発生部からのＰｗｍ信号とＰｗｍ周期信号と更に設定データの中間ｎｍビットのデータ（Ｄｍ）が入力され、各Ｐｗｍ周期にＤｍに応じたパルス幅を振り分ける（Ｐｗｍ信号のパルス幅を広げた）際に、極力均等に各Ｐｗｍ周期にパルス幅を振り分けた分割Ｐｗｍ信号を生成する均等振分型端数処理部１と、
均等振分型端数処理部１からの分割Ｐｗｍ信号と分割Ｐｗｍ周期信号と更に設定データの下位ｎｌビット（ｎ＝ｎｈ＋ｎｍ＋ｎｌ）のデータ（Ｄｌ）が入力され、ｎｌビットの状態に応じてｎｌ＋１ビットに拡張された多ビットＰｗｍ信号を出力する端数処理部２と
端数処理部２からの多ビットＰｗｍ信号の状態に応じてＨレベルを規定するレベル規定部と
レベル規定部からのレベル規定されたＰＷＭ信号の平均電圧を求める平滑部とを持ち、設定データをＰｗｍ信号に変換する場合に、Ｎ個（Ｎ＝２＾ｎｍ）の区間に分割し、各々の区間に含まれるパルス幅のズレを最小とし、これらのＮ個に分割されたＰＷＭパルスの内、１単位パルスのＨレベルをＭ個（Ｍ＝２＾ｎｌ）のレベルで出力することを特徴とするＤ／Ａ変換器（図１９）。
【００２６】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【００２７】
【実施例】
−第１実施例−
図１に、本発明の第１実施例のＤ／Ａ変換器を装備した複合機能フルカラーデジタル複写機の外観を示す。このフルカラー複写機は、大略で、自動原稿送り装置（ＡＤＦ）３０と、操作ボード２０と、カラースキャナ１０と、カラープリンタ１００と、給紙バンク３５の各ユニットで構成されている。ステープラ及び作像された用紙を積載可能なトレイ付きのフィニッシャ３４と、両面ドライブユニット３３と、大容量給紙トレイ３６は、プリンタ１００に装着されている。
【００２８】
機内のシステムコントローラ６３０（図３）には、パソコンＰＣが接続したＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）が接続されている。カラープリンタ１００のプリント済の用紙は、排紙トレイ１０８上またはフィニッシャ３４に排出される。
【００２９】
フィニッシャ３４は、スタッカトレイすなわち積載降下トレイ３４ｈｓおよびソートトレイ群３４ｓｔを持ち、積載降下トレイ３４ｈｓに用紙（プリント済紙，転写済紙）を排出するスタッカ排紙モードと、ソートトレイ群３４ｓｔに排紙するソータ排紙モードを持つ。
【００３０】
プリンタ１００からフィニッシャ３４に送り込まれた用紙は、左上方向に搬送されそして上下逆Ｕ字型の搬送路を経て、下向きに搬送方向を切換えてから、設定されているモードに応じて、スタッカ排紙モードのときには排出口から積載降下トレイ３４ｈｓに排出される。ソータ排紙モードのときには、ソータトレイ群３４ｓｔの、そのとき排出中の用紙が割り当てられたソータトレイに排出される。
【００３１】
ソータ排紙モードが指定されるとフィニッシャ内排紙コントローラは、最下部の重ね待避位置に置いたソートトレイ群３４ｓｔを、図１上で２点鎖線で示す使用位置に上駆動し、ソータトレイ間の間隔を広げる。ソータ排紙モードでは、１回（一人）の設定枚数の複写又はプリントは、部ソートにソータ排紙モードが設定されているときには、同一原稿（画像）をプリントした各転写紙をソートトレイ群３４ｓｔの各トレイに仕分け収納する。頁ソートにソータ排紙モードが設定されているときには、各トレイを各頁（画像）に割り当てて、同一頁をプリントした各転写紙を１つのソートトレイに積載する。
【００３２】
図２に、スキャナ１０およびそれに装着されたＡＤＦ  ３０の、原稿画像読み取り機構を示す。このスキャナ１０のコンタクトガラス２３１上に置かれた原稿は、照明ランプ２３２により照明され、原稿の反射光（画像光）が第１ミラー２３３で副走査方向ｙと平行に反射される。照明ランプ２３２および第１ミラー２３３は、図示しない、副走査方向ｙに定速駆動される第１キャリッジに搭載されている。第１キャリッジと同方向にその１／２の速度で駆動される、図示しない第２キャリッジには、第２および第３ミラー２３４，２３５が搭載されており、第１ミラー２３３が反射した画像光は第２ミラー２３４で下方向（ｚ）に反射され、そして第３ミラー２３５で副走査方向ｙに反射されて、レンズ２３６により集束され、画像読取り素子であるＣＣＤ２０７に照射され、電気信号に変換される。第１および第２キャリッジは、走行体モーター２３８を駆動源として、ｙ方向に往（原稿走査），復（リタ−ン）駆動される。
【００３３】
スキャナ１０には、自動原稿供給装置ＡＤＦ  ３０が装着されている。ＡＤＦ３０の原稿トレイ２４１に積載された原稿は、ピックアップローラ２４２およびレジストローラ対２４３で搬送ドラム２４４と押さえローラ２４５の間に送り込まれて、搬送ドラム２４４に密着して読み取りガラス２４０の上を通過し、そして排紙ローラ２４６，２４７で、原稿トレイ２４１の下方の圧板兼用の排紙トレイ２４８上に排出される。原稿は、読み取りガラス２４０を通過する際に、その直下に移動している照明ランプ２３２により照射され、原稿の反射光は、第１ミラー２３３以下の光学系を介してＣＣＤ２０７に照射され光電変換される。
【００３４】
読み取りガラス２４０と原稿始端の位置決め用のスケール２５１との間には、白基準板２３９、ならびに、第１キャリッジを検出する基点センサ２４９がある。白基準板２３９は、照明ランプ２３２の個々の発光強度のばらつき、また主走査方向のばらつきや、ＣＣＤ２０７の画素毎の感度ムラ等が原因で、一様な濃度の原稿を読み取ったにもかかわらず、読み取りデータがばらつく現象を補正（シェーディング補正）するために用意されている。このシェーディング補正は、まず白基準板２３９を原稿スキャン前に主走査方向１ライン分読み取り、この読み取った白基準データをメモリに記憶し、原稿画像を読み取るときは、原稿をスキャンした画素毎に、画像データを前記メモリ上の対応する白基準データで割り算するものである。
【００３５】
図３に、図１に示す複写機の、画像読み取り，画像処理，画像蓄積および画像形成、のシステム構成を示す。カラー原稿スキャナ１０の、原稿を光学的に読み取る読み取りユニット１１は、原稿に対するランプ２３２の走査を行い、ＳＢＵ（センサボードユニット）のＣＣＤ２０７に原稿像を結像する。原稿像すなわち原稿に対する照射の反射光をＣＣＤ２０７で光電変換してＲ，Ｇ，Ｂ画像信号を生成し、ＳＢＵ上でＲＧＢ画像データに変換しかつシェーディング補正し、そして出力Ｉ／Ｆ（インターフェイス）１２で画像データバスを介して画像データ処理器ＩＰＰ（Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｉｎｇ  Ｐｒｏｃｅｓｓｏｒ；以下では単にＩＰＰと記述）に送出する。
【００３６】
ＩＰＰは、分離生成（画像が文字領域か写真領域かの判定：像域分離），地肌除去，スキャナガンマ変換，フィルタ，色補正，変倍，画像加工，プリンタガンマ変換および階調処理を行う。ＩＰＰは画像処理をおこなうプログラマブルな演算処理手段である。スキャナ１０からＩＰＰに転送された画像データは、ＩＰＰにて光学系およびデジタル信号への量子化に伴う信号劣化（スキャナ系の信号劣化）を補正され、フレームメモリ６０１に書き込まれる。
【００３７】
システムコントローラ６３０は、スキャナアプリケーション，ファクシミリアプリケーション，プリンタアプリケーションおよびコピーアプリケーション等の複数アプリケーションの機能を有し、システム全体の制御を行う。操作パネル制御装置６３１は、操作ボード２０の入力を解読して本システムの設定とその状態内容を表示する装置である。画像データバス／制御コマンドバスは、画像データと制御コマンドが時分割で転送されるバスである。
【００３８】
システムコントローラ６３０のＣＰＵ６０５は、システムコントローラ６３０の制御を行う。ＲＯＭ６０４にはシステムコントローラ６３０の制御プログラムが書かれている。ＲＡＭ６０３は、ＣＰＵ６０５が使用する作業用メモリである。ＮＶＲＡＭ６０２は、不揮発性メモリであり、副走査倍率調整値，主走査倍率調整値およびその他の、システム全体の情報の保管を行う。
【００３９】
外部機器通信制御６０６は、画像読み取り，画像蓄積或いは画像印刷を要求する外部機器（たとえば同種の複写機，画像スキャナ，パソコン，プリンタ，ファクシミリ）との通信制御を行うものであり、ネットワークに接続するための物理Ｉ／Ｆの制御を行う。ネットワーク接続された外部機器通信制御６０６がネットワークからデータを受信すると、電気的な信号より通信データの内容だけシステムＩ／Ｆ６０７に送る。システムＩ／Ｆ６０７では、規定されたプロトコルに従い受信データを論理変換しＣＰＵ６０５に送る。ＣＰＵ６０５では、論理変換された受信データを判断し処理を行う。また、ＣＰＵ６０５が、ネットワークにデータを送信する時は、受信とは逆の手順で、システムＩ／Ｆ６０７、外部機器通信制御６０６に送信データが伝達され、電気信号としてネットワーク上に送出される。
【００４０】
システムＩ／Ｆ６０７は、ＣＰＵ６０５の命令によりシステム内で処理される、原稿読み取りデータ，ファクシミリ受信データ，パソコンのドキュメントデータ（印刷命令）の転送制御、ならびに、パソコンのドキュメントデータの印刷用のイメージデータ（画像データ）への変換と転送を行う。ワークメモリ６００は、プリンタで使用する画像展開（ドキュメントデータからイメージデータへの変換）の作業用メモリである。フレームメモリ６０１は、電源が供給され続けている状態で即座に印刷される読み取り画像や書き込み画像のイメージデータを、一時蓄える作業用メモリである。
【００４１】
ＨＤＤＣ６５０は、電源の供給が停止しても、アプリケーションプログラム，読み取り画像や書き込み画像のイメージデータ、すなわち画像データ、ならびに印刷ドキュメントデータを蓄えられるハードディスクとそのコントローラである。イメージデータおよびドキュメントデータは、符号化されたりドットイメージであったりする。ＦＩＦＯバッファメモリ６０９は、入力画像をフレームメモリ６０１へ書込む時のデータ転送速度変換を行う。すなわち、転送元と転送先のデータ送出／受入れタイミングの差，転送単位のデータ量の相違，転送速度差等を吸収するデータの一時蓄積を行い、転送元の転送タイミングおよび速度でデータを受け入れ、転送先の転送タイミングおよび速度でデータを送り出す。同様にＦＩＦＯバッファメモリ６０８は、フレームメモリ６０１の画像データを出力画像としてデータ転送する時の速度変換を行う。
【００４２】
メモリコントローラ６１０は、ＣＰＵ６０５の制御なしにフレームメモリ６０１及び、ＨＤＤＣ６５０とバス間の画像の入出力をコントロールする。また、操作ボード３０１の入力装置６１４が受けたコマンドに応じて、フレームメモリ６０１を利用して、ＨＤＤＣに蓄積している画像の編集，加工を行う。メモリコントローラ６１０は、ＨＤＤＣ６５０のＨＤＤからワークメモリ６００又はフレームメモリ６０１への画像情報の読出しと、おもに画像データアドレス変更操作による、転写紙に対する画像の印刷方向の変更，画像の回転，画像の組み合わせ編集と、画像データに対する設定値の加減乗除による濃度変換，画像データ同士の論理積演算や論理和演算による画像トリミングおよび合成と、このように処理した画像情報のＨＤＤへの書込みとによって、各種の画像加工および編集を行うことができる。画像の読み取り変倍は画像読み取りユニット６２４が行い、印刷変倍は画像書込みユニット６２３が行う。
【００４３】
ＣＰＵ６１７は、操作ボード２０の入出力制御を行う。すなわち、操作ボード２０の入力読込みおよび表示出力を制御する。ＲＯＭ６１６には、操作ボード２０の制御プログラムが書かれている。ＲＡＭ６１８は、ＣＰＵ６１７で使用する作業用メモリである。６１４は、操作ボード２０の入力キーおよび入力パネルを操作して使用者がシステム設定の入力を行う入力装置である。表示装置６１５は、操作ボード２０にあって、使用者にシステムの設定内容，状態を表示するものであり、表示灯および表示パネルを含む。主走査及び副走査の基本倍率調整値は、システム調整工程でサンプル画像による倍率測定が行われ、操作パネル制御装置６１１により設定が行われる。また、主走査，副走査の四辺縁なし倍率調整値は、使用者またはメンテナンス担当者により印刷画像から、画像欠け及び余白が発生していないか確認され、それらを抑制する倍率調整値が操作ボード２０により設定される。
【００４４】
図４に、スキャナ１０の画像読み取りの電気系統の構成を示す。ＣＣＤイメージセンサ２０７から出力される電気信号すなわちアナログ画像信号は、信号処理回路２０８で増幅され、Ａ／Ｄ変換２０９によってデジタル画像信号すなわち画像データに変換される。この画像データは、シェーディング補正回路２１０によって補正処理を受け、ＩＰＰに出力される。
【００４５】
スキャナ制御回路２０６は、システムコントローラ６３０およびプロセスコントローラ１３１からの指示に従って、ランプ制御回路２０５，タイミング制御回路２１１及びモータ制御ユニット２６０を制御する。ランプ制御回路２０５は、スキャナ制御回路２０６からの指示に従って露光ランプ２３２（２３２ａ，２３２ｂ）のオン／オフを制御するとともに、シェーデイング補正回路２１０が指示する照度（光量）に露光ランプ２３２の明るさ（時系列平均値又は平滑値）を定める。なお、参照符号２３２ａ，２３２ｂを総括的に参照符号２３２で示すことがある。
【００４６】
モータ制御ユニット２６０は、スキャナ制御回路２０６からの指示に従って、副走査駆動モータ２３８及びＡＤＦモータ２２４を制御する。これらモータは、いずれもステッピングモータであり、駆動系統の軸にはロータリエンコーダ（Ｅ）２２１及び２２５が連結されている。第１キャリッジの走査位置（ｙ）および駆動量ならびにＡＤＦ送り原稿の先，後端位置および送り量は、各ロータリエンコーダ２２１，２２５が発生する電気パルスを計数して把握される。図４に示す紙センサ２２３は、ＡＤＦ３０の原稿トレイ２４１上に原稿があるかを検知するもの，ペーパジャム検知のもの及び原稿サイズ検知のものを含む。
【００４７】
タイミング制御回路２１１は、スキャナ制御回路２０６，システムコントローラ６３０（のＣＰＵ６０５）及びプロセスコントローラ１３１からの指示あるいは制御信号に従って、各種信号を生成する。即ち、画像読み取りを開始すると、ＣＣＤイメージセンサ２０７に対しては、１ライン分のデータをシフトレジスタに転送する転送ゲート信号及びシフトレジスタのデータを１ビットずつ出力するシフトクロックパルスを与え、システムコントローラ６３０に対しては、画素同期クロックパルスＣＬＫ，ライン同期信号ＬＳＹＮＣ及び主走査有効期間信号ＬＧＡＴＥを出力する。この画素同期クロックパルスＣＬＫは、ＣＣＤイメージセンサ２０７に与えるシフトクロックパルスと略同一の信号である。また、ライン同期信号ＬＳＹＮＣは、プリンタ１００の作像ユニット１３５のビームセンサが出力するライン同期信号ＭＳＹＮＣと対応する信号であるが画像読み取りを行なっていない時は出力が禁止される。主走査有効期間信号ＬＧＡＴＥは、ＣＣＤイメージセンサ２０７が出力する画信号が有効と見なせるタイミングで高レベルＨになる。
【００４８】
スキャナ制御回路２０６は、プロセスコントローラ１３１から読み取り開始指示を受けると、タイミング制御回路２１１を制御してＣＣＤイメージセンサ２０７の読み取りを開始し、露光ランプ２３２を点灯し、副走査駆動モータ２３８（手差しモード）又はＡＤＦモータ（ＡＤＦモード）を駆動開始する。また、副走査有効期間信号ＦＧＡＴＥを高レベルＨ（原稿領域外）にセットする。この信号ＦＧＡＴＥは、手差しモードでは第１キャリッジが原稿始端位置（ホームポジションＨＰからａ＋ｂの位置）に達したときに、原稿領域内を示すＬに切り替えられ、ＡＤＦモードでは、レジストローラからの原稿（先端）の送り出し搬送量が、ＡＤＦモードでの原稿読み取り位置であるＨＰ位置（「レジストローラ２４３から基点センサ２４９までの送り量Ｄｆ」−「ＨＰから基点センサ２４９までの送り量ａ」）に達したときに原稿領域内を示すＬに切り替えられる。そして、手差しモードでは原稿尾端を第１キャリッジが通過すると、ＡＤＦモードでは原稿尾端がＨＰを通過すると、副走査有効期間信号ＦＧＡＴＥは原稿領域外を示すＨに戻される。
【００４９】
図５に、図４に示すＡ／Ｄ変換２０９の構成を示す。ここには、Ｒ，Ｇ，Ｂ各色成分を表わす色成分アナログ画像信号をデジタルデータすなわち各色画像データに変換するＡ／Ｄ変換器２０９ｒ，ｇ，ｂ、それらに基底レベル（地肌レベル）を表わすアナログ信号ｒｅｆＲ，ｒｅｆＧ，ｒｅｆＢを与えるＤ／Ａ変換器３００ｒ，ｇ，ｂおよび基底レベルデータ（デジタルデータ）を保持するラッチ３０１ｒ，ｇ，ｂがある。
【００５０】
原稿画像読取りのとき、ＩＰＰがデフォルトの基底レベルデータをラッチ３０１ｒ，ｇ，ｂに与え、Ｄ／Ａ変換器３００ｒ，ｇ，ｂがアナログ電圧ｒｅｆＲ，ｒｅｆＧ，ｒｅｆＢに変換してＡ／Ｄ変換器２０９ｒ，ｇ，ｂに印加する。Ａ／Ｄ変換器２０９ｒ，ｇ，ｂは、アナログ電圧ｒｅｆＲ，ｒｅｆＧ，ｒｅｆＢをＡ／Ｄ変換の出力データ０〜２５５の０に変換するようにＡ／Ｄ変換の閾値を設定する。すなわちＡ／Ｄ変換データの０〜２５５を割当てる変換対象の入力電圧範囲を調整
（構成）する。この状態で原稿の画像読取りを開始して、ＩＰＰが画像の高輝度ピーク値（地肌レベル）を読取り、これを表わす各色成分のデジタルデータをラッチ３０１ｒ，ｇ，ｂにセットする。すなわちラッチ３０１ｒ，ｇ，ｂのデータを、地肌レベル検出用のデフォルトデータから、地肌レベル除去のための調整値を表わすデータに変更する。これにより、Ａ／Ｄ変換器２０９ｒ，ｇ，ｂは、画像読取のアナログ画像信号を、原稿画像の地肌レベルを０とする画像データにＡ／Ｄ変換する。
【００５１】
図６にＤ／Ａ変換器３００ｒ，ｇ，ｂの１つの構成の概要を示し、図７に具体的な構成の一例を示す。なお、Ｄ／Ａ変換器３００ｒ，ｇ，ｂは同一構成，同一機能である。Ｄ／Ａ変換器３００ｒ，ｇ，ｂの１つを単に３００と示すこともある。
【００５２】
図６と図７との関係は、図７で５ビットカウンタ（ＣＵＮＴ１）３１１とマグネチュードコンパレータ（ＣＯＭＰ）３１２のＡ＞Ｂ出力が図６でのＰＷＭ信号発生部３１０に相当し、カウンタ３１１のキャリーアウト（ＣＯ）をＥＮ入力とする３ｂｉｔカウンタ（ＣＵＮＴ２）３２１と加算器（ＡＤＤ）３２３、ラッチ（ＬＡＴＣＨ）３２２、及びデータセレクタ（ＳＥＬ）３２４とコンパレータ３１２のＡ≧Ｂ出力が、図６の均等割振型端数処理部３２０に相当し、抵抗値Ｒの抵抗３３１および容量Ｃのコンデンサ３３２が図６の平滑部３３０に相当する。
【００５３】
図７を参照すると、変換対象データである設定データＤＳＥＴはｎ＝８ビット構成であり、その上位ｎｈ＝５ビットがコンパレータ３１２に、下位ｎｌ＝３ビットが加算器３２３に与えられる。周期がＴｍｃｌｋの、基準クロックであるマスタークロックＭＣＬＫが、５ｂｉｔカウンタ３１１にカウントクロックとして入力され、カウンタ３１１の５ｂｉｔのカウントデータがコンパレータ３１２のＢ入力端子Ｂ０〜Ｂ４に入力され、カウンタ３１１の、２のｎｈ乗の周期で発生するＰｗｍ周期信号となるキャリーアウト（ＣＯ）パルスは、３ｂｉｔカウンタ３２１にカウントイネーブル（ＥＮ）として印加され、また、ラッチ３２２にもラッチイネーブル（ＥＮ）として印加される。カウンタ３２１は、メインクロックＭＣＬＫをカウントアップするが、カウンタ３１１のキャリーアウト（ＣＯ）パルスはＭＣＬＫの１周期（１パルス発生）であるので、カウンタ３２１は、実質上カウンタ３１１のキャリーアウト（ＣＯ）パルスをカウントアップすることになる。
【００５４】
カウンタ３２１の、２のｎｌ乗の周期で発生する周期信号であるキャリーアウト（ＣＯ）パルスは、ラッチ３２２のクリア端子ＣＬＲに印加される。また、加算器３２３には、設定データＤＳＥＴの下位ｎｌ＝３ｂｉｔとラッチ３２２の保持データが入力され、加算器３２３の出力はラッチ３２２に入力されており、更に、加算器３２３のキャリーアウト（ＣＯ）はセレクタ３２４のＳＥＬＡ端子に入力されている。コンパレータ３１２のもう一方の入力Ａ０〜Ａ５には、設定データＤＳＥＴの上位５ｂｉｔ（ＤＳＥＴ［３：７］）が接続され、コンパレータ３１２の出力は、Ａ入力がＢ入力より大きい場合“Ｈ”が出力される“Ａ＞Ｂ”とＡ入力がＢ入力以上の場合“Ｈ”が出力される“Ａ≧Ｂ”を持ち、セレクタ３２４に与えられる。セレクタ３２４では選択信号端子“ＳＥＬＡ”がＨの時Ａ入力が、ＬのときＢ入力が１ＭＣＬＫ遅れてＰｗｍパルス信号Ｖｐｗｍとして、平滑部３３０に出力される。
【００５５】
コンパレータ３１２は、カウンタ３１１出力とＤＳＥＴ［３：７］を比較し、“Ａ＞Ｂ”と“Ａ≧Ｂ”の２つの信号を出力し、ＳＥＬによって“Ａ＞Ｂ”または“Ａ≧Ｂ”のどちらかの信号が選択されて出力される。
【００５６】
セレクタ３２４での信号選択は、加算器３２３のＣＯ出力により決まるが、加算器３２３はカウンタ３２１、ラッチ３２２と共にＤＳＥＴ［０：２］を分割Ｐｗｍ周期（カウンタ３１１のＣＯ）ごとに加算され、加算結果がオーバーフローするごとに加算器３２３のＣＯが出力される。尚、ラッチ３２２のデータはカウンタ３２１のＣＯごとに“ゼロ”にクリアされる。
【００５７】
Ｐｗｍ信号Ｖｐｗｍは、抵抗３３１およびコンデンサ３３２で構成されるローパスフィルタであるＲＣフィルタによって、平滑化すなわち時系列の平均化されてアナログ電圧Ｖｄａｃとなる。このアナログ電圧Ｖｄａｃのレベル（電圧値）が設定データＤＳＥＴが表わす値に比例するＤ／Ａ変換出力である。
【００５８】
図８および図９に、設定データＤＳＥＴ＝２１（ＤＳＥＴ［０：２］＝５，ＤＳＥＴ［３：７］＝２）の場合の、図７に示す回路各部の電気信号の変化を表すタイムチャートを示す。なお、図８の末尾に図９の先頭がつながる。変換対象データが８ビットの場合の、従来（図２６）のＰＷＭ周期は２５６×Ｔｍｃｌｋ（ＴｍｃｌｋはＭＣＬＫの周期）であるが、図７に示す実施例の分割数が８（２のｎｌ＝３乗）であるので、図８および図９に示すように、分割Ｐｗｍ周期（カウンタ３１１のＣＯ出力周期）は３２×Ｔｍｃｌｋである。また、各分割Ｐｗｍ周期でのＨレベルの幅は、ＤＳＥＴ［３：７］＝２であるので２×Ｔｍｃｌｋまたは３×Ｔｍｃｌｋであり、ＤＳＥＴ［０：２］＝５であるので分割Ｐｗｍ周期番号：０，２，５では２×Ｔｍｃｌｋであり、他の周期では３×Ｔｍｃｌｋとなる。
【００５９】
以上より、従来（図２６）と比較して、ＰｗｍパルスのＨ、又はＬの幅は約１／８となり、アナログ出力電圧Ｖｄａｃでの、ＰｗｍパルスのＨ幅、Ｌ幅の区間中の許容される電圧変化は、従来技術と同じであるので平滑部３３０のＲＣフィルタの必要な時定数は約１／８で済む。この為、応答時間も約１／８となる。次の表１に、ＤＳＥＴ［０：２］とセレクタ３２４での“Ａ＞Ｂ”及び“Ａ≧Ｂ”の選択状態の関係を示す。
【００６０】
【表１】
2004289292.tif 000003
【００６１】
この例ではｎ＝８ビットの変換対象データをＰＷＭパルスに変換するＰＷＭ周期を８分割した場合を示したが、任意の分割数でも実現可能である。但し、Ｄ／Ａ変換器の変換対象データのｂｉｔ数をｎとした場合、２＾（ｎ−１）、すなわち２の（ｎ−１）乗、より分割数が多い場合はこの構成は実現できず、又、分割数として２＾ｍ（ｍ：（ｎ−１）以下の整数）の場合の方が簡単な構成で実現できる。
【００６２】
図１０及び図１１に、平滑部３３０のＲＣフィルタの定数を同じとし、ＤＳＥＴ＝１２３（ＤＳＥＴ［０：２］＝３，ＤＳＥＴ［３：７］＝１５）での、従来技術（図２６）と本実施例（図７）でのＰｗｍパルスＶｐｗｍの波形とアナログ出力電圧Ｖｄａｃの波形を示す。図１０の末尾に図１１の先頭がつながる。この場合、本実施例（図７）での分割Ｐｗｍ周期は３２×Ｔｍｃｌｋ、分割数は８であり、各分割Ｐｗｍ周期でのＨ幅は１５又は１６×Ｔｍｃｌｋで分割Ｐｗｍ番号：２，５，７で１６×Ｔｍｃｌｋ、その他では１５×Ｔｍｃｌｋとなる。図１０，図１１からも明らかな様に、リップル電圧Ｖｒｉｐが大幅に小さくなっている。したがって例えば従来とリップル電圧を同程度にすると、平滑部３３０のローパスフィルタに要求される時定数を大幅に減らして応答特性を改善することも出来る。
【００６３】
−第２実施例−
第２実施例のＤ／Ａ変換器の概要を図１２に、図１３に具体的な構成の一例を示す。図１２と図１３との関係は、図１３で３ビットカウンタ３１１と３ｂｉｔマグネチュードコンパレータ３１２が図１２でのＰＷＭ信号発生部３１０に相当し、３ビットカウンタ３２１と３ビット加算器３２３、３ビットラッチ３２２及びコンパレータ３１２のＡ≧Ｂ出力、セレクタ３２４が図１２の均等割振型端数処理部３２０に相当し、バッファアンプ３４１，３４２がＬｏｗレベル規定部３４０に相当し、抵抗３５１が振幅規定部３５０に相当し、π型に接続した抵抗３６１，３６２，３６３が電圧合成部に相当する。
【００６４】
この第２実施例では８ｂｉｔの設定データＤＳＥＴの上位２ｂｉｔＤＳＥＴ［６］，ＤＳＥＴ［７］をＬｏｗレベル規定に使用し、Ｐｗｍ周期を１／４にしている。図１３に示すように、ＭＣＬＫをカウントする３ｂｉｔカウンタ３１１の出力（Ｑ０〜Ｑ２）は３ｂｉｔマグネチュードコンパレータ３１２のＢ入力（Ｂ０〜Ｂ２）に接続され、カウンタ３１１のキャリーアウトＣＯはカウンタ３２１およびラッチ３２２のＥＮ信号として使われる。カウンタ３２１のキャリーアウトＣＯはラッチ３２２のＣＬＲに接続され、Ｐｗｍ周期ごとにラッチ３２２の内容をクリアしている。ラッチ３２２の出力は加算器３２３に入力され、加算器３２３の出力はラッチ３２２に入力されている。
【００６５】
設定データＤＳＥＴは、上位２ｂｉｔＤＳＥＴ［６］，ＤＳＥＴ［７］がバッファアンプ３４１，３４２を通してＲ−２Ｒラダー構成の電圧合成部３６０の抵抗３６１，３６３に印加される。設定データＤＳＥＴの中間３ｂｉｔ（ＤＳＥＴ［３：５］）はコンパレータ３１２のもう一方の入力Ａ（Ａ０〜Ａ２）に入力され、下位３ビット（ＤＳＥＴ［０：２］）が加算器３２３に入力される。コンパレータ３１２には、ＡがＢより大きい時“Ｈ”を出力するＡ＞Ｂ端子とＡがＢ以上の時“Ｈ”を出力するＡ≧Ｂ端子とがあり、各々セレクタ３２４のＢ入力，Ａ入力に接続されている。セレクタ３２４の選択信号入力端子（ＳＥＬＡ）には加算器ＡＤＤのＣＯ出力が印加され、セレクタ３２４はＳＥＬＡがＨの時Ａ入力を選択して出力する。セレクタ３２４の出力は抵抗３５１を通してＲ−２Ｒラダー構成の電圧合成部３６０の下位ビット側の抵抗３６１に印加される。電圧合成部３６０の出力Ｖｐｗｍは、ＲＣフィルタである平滑部３３０に印加され、そこで平滑化されてアナログ電圧Ｖｄａｃとして出力される。
【００６６】
図１４および図１５に、設定データＤＳＥＴ＝８５（ＤＳＥＴ［０：２］＝５，ＤＳＥＴ［３：５］＝２，ＤＳＥＴ［６：７］＝１）の場合の、図１３に示す電気回路各部の電気信号の変化を示す。図１４の末尾に図１５の先頭がつながる。
【００６７】
図１３に示すように、設定データＤＳＥＴは８ビット構成であるが、上位２ビットを分離した残り６ビットで考えると、６ビットデータ宛てのＰＷＭパルス周期は６４×Ｔｍｃｌｋである。カウンタ３１１が３ビットカウンタであるので、分割Ｐｗｍ周期は８×Ｔｍｃｌｋである。分割数は６４／８＝８であり、また、各分割Ｐｗｍ周期でのＨレベルの幅は、ＤＳＥＴ［３：５］＝２であるので２×Ｔｍｃｌｋ又は３×Ｔｍｃｌｋであり、ＤＳＥＴ［０：２］＝５であるので分割Ｐｗｍ周期番号：０，２，５では２×Ｔｍｃｌｋであり、他の周期では３×Ｔｍｃｌｋとなる。また、ＰｗｍパルスＶｐｗｍのＨ，ＬレベルＶｈ，Ｖｌは各々、Ｖｈ＝２／４＊（Ｖｏｈ−Ｖｏｌ）＋Ｖｏｌ、Ｖｌ＝１／４＊（Ｖｏｈ−Ｖｏｌ）＋Ｖｏｌである。
【００６８】
この様にＰＷＭ周期としてはＴ＝２５６／４×Ｔｍｃｌｋ＝６４×Ｔｍｃｌｋで更に分割Ｐｗｍ周期は６４／８×Ｔｍｃｌｋ＝８×Ｔｍｃｌｋであり、従来技術と比較するとＨレベル，Ｌレベルの保持時間は１／３２となる。又、電圧レベルとしては従来技術の１／４となり、Ｈレベル，Ｌレベルの各区間の許容電圧変化は変化しないので、平滑部３３０のＲＣフィルタに必要な時定数は（１／３２）×（１／４）＝１／１２８となる。
【００６９】
次の表２に、ＤＳＥＴ［０：２］の値とセレクタ３２４（ＳＥＬ）での“Ａ＞Ｂ”及び“Ａ≧Ｂ”の選択状態との関係を示し、表３には、ＤＳＥＴ［６：７］の値とＰｗｍパルスＶｐｗｍのＨ／Ｌレベルとの関係を示す。
【００７０】
【表２】
2004289292.tif 000004
【００７１】
【表３】
2004289292.tif 000005
【００７２】
この第２実施例では、ＰＷＭ信号の振幅を４分割、ＰＷＭ周期を８分割した場合を示したが、任意の振幅及び周期の分割数でも実現可能である。但し、振幅及び周期の分割数として２＾ｍの場合の方が簡単な構成で実現できる。
【００７３】
図１６および図１７に、平滑部３３０のＲＣフィルタの定数を同じとし、ＤＳＥＴ＝１２３（ＤＳＥＴ［０：２］＝３，ＤＳＥＴ［３：５］＝７、ＤＳＥＴ［６：７］＝１）での従来技術（図２６）と本実施例（図１３）でのＰｗｍパルスＶｐｗｍの波形とアナログ変換の出力電圧Ｖｄａｃの波形を示す。図１６の末尾に図１７の先頭がつながる。この場合、ＶｐｗｍのＨ／Ｌレベルは各々、Ｖｈ＝２／４＊（Ｖｏｈ−Ｖｏｌ）＋Ｖｏｌ、Ｖｌ＝１／４＊（Ｖｏｈ−Ｖｏｌ）＋Ｖｏｌ、ＰＷＭ周期は６４×ｔｍｃｌｋ、分割Ｐｗｍ周期は８×Ｔｍｃｌｋ、分割数は８であり、各分割Ｐｗｍ周期でのＨ幅は７又は８×Ｔｍｃｌｋで分割Ｐｗｍ番号：２，５，７で８×Ｔｍｃｌｋ、その他では７×Ｔｍｃｌｋとなる。図１６および図１７からも明らかな様に、リップル電圧Ｖｒｉｐが大幅に小さくなっている。したがって例えば従来とリップル電圧を同程度にすると、平滑部３３０のローパスフィルタに要求される時定数を大幅に減らして応答特性を改善することも出来る。
【００７４】
本実施態様では、アナログ要素として、振幅規定部３５０に抵抗３５１を、電圧合成部３６０のＲ−２Ｒラダーに抵抗３６１〜３６３を含むが、４ｂｉｔ〜６ｂｉｔ程度のＲ−２Ｒラダーは容易にデジタルＩＣでも実現できるので、デジタルＩＣに集積化することは容易である。
【００７５】
−第３実施例−
図１８に構成を、図１９に具体的な構成の一例を示す。図１８と図１９との関係は、図１９で３ビットカウンタ３１１と３ｂｉｔマグネチュードコンパレータ３１２が図１８でのＰＷＭ信号発生部３１０に相当し、３ビットカウンタ３２１と加算器３２３，ラッチ３２２，コンパレータ３１２のＡ≧Ｂ出力およびセレクタ３２４が図１８の均等割振型端数処理部３２０に相当し、フリップフロップ（ＦＦ）３７３およびマルチプレクサ３７１，３７２が第２の均等割振型端数処理部３７０に相当し、アンドゲート３８１，インバータ３８３および抵抗３８２がレベル規定部３８０に相当する。
【００７６】
図１９に示すように、ＭＣＬＫをカウントする３ｂｉｔカウンタ３１１の出力Ｑ０〜Ｑ２は３ｂｉｔマグネチュードコンパレータ３１２のＢ入力Ｂ０〜Ｂ２に接続され、カウンタ３１１のＣＯは、カウンタ３２１およびラッチ３２２に接続されている。又、設定データＤＳＥＴは下位２ｂｉｔ（ＤＳＥＴ［０：１］）がそれぞれマルチプレクサ３７１，３７２のＢ入力に、上位３ｂｉｔ（ＤＳＥＴ［５：７］）はコンパレータ３１２のもう一方の入力Ａ（Ａ０〜Ａ２）に入力され、中間３ｂｉｔ（ＤＳＥＴ［２：４］）は加算器３２３に接続されている。
【００７７】
コンパレータ３１２には、ＡがＢより大きい時“Ｈ”を出力するＡ＞Ｂ端子とＡがＢ以上の時“Ｈ”を出力するＡ≧Ｂ端子とがあり、各々セレクタ３２４のＢ入力，Ａ入力に接続されている。セレクタ３２４の選択信号入力端子ＳＥＬＡには、加算器３２３のＣＯの出力が接続され、入力端子ＳＥＬＡがＨの時Ａ入力が選択され出力される。セレクタ３２４の出力はアンドゲート３８１および抵抗３８２を通してＲ−２Ｒラダー回路である電圧合成部３６０の抵抗３６２に印加されると共に、直接にマルチプレクサ３７１，３７２のＡ入力に印加される。マルチプレクサ３７１，３７２のＢ入力には、カウンタ３２１のＣＯ出力（Ｑ０〜２が全て“Ｈ”の時“Ｈ”となる）をフリップフロップ３７３により１ＭＣＬＫ遅らした信号が印加され、マルチプレクサ３７１，３７２の出力はＲ−２Ｒラダー回路である電圧合成部３６０の抵抗３６１および３６２に印加される。電圧合成部３６０の出力（Ｖｐｗｍ）は、平滑部３３０の抵抗３３１およびコンデンサ３３２でなるＲＣフィルタに供給され、Ｄ／Ａ変換のアナログ電圧Ｖｄａｃとして出力される。
【００７８】
図２０および図２１に、図１９に示す第３実施例で、設定データとしてＤＳＥＴ＝８５（ＤＳＥＴ［０：１］＝１，ＤＳＥＴ［２：４］＝５，ＤＳＥＴ［５：７］＝２）の場合の、図１９に示す電気回路各部の電気信号の変化を示す。図２０の末尾に図２１の先頭がつながる。図２０および図２１に示すように、ＤＳＥＴ［０：１］をＰｗｍパルスＶｐｗｍでの１×ＴｍｃｌｋのＨレベルで表現する為、ＰＷＭ周期は６４×Ｔｍｃｌｋであり、分割数は８分割であり、分割Ｐｗｍ周期は８×Ｔｍｃｌｋである。また、各分割Ｐｗｍ周期でのＨレベルの幅は、ＤＳＥＴ［５：７］＝２であるので２×Ｔｍｃｌｋまたは３×Ｔｍｃｌｋであり、ＤＳＥＴ［２：４］＝５であるので分割Ｐｗｍ周期番号：０，２，５では２×Ｔｍｃｌｋであり、他の周期では３×Ｔｍｃｌｋとなる。また、Ｐｗｍ周期先頭の１×Ｔｍｃｌｋ期間でのＶｐｗｍのＨレベルＶｈは各々、Ｖｈ＝１／４＊（Ｖｏｈ−Ｖｏｌ）＋Ｖｏｌである。
【００７９】
この様にＰＷＭ周期としてはＴ＝２５６／４×Ｔｍｃｌｋ＝６４×Ｔｍｃｌｋで更に分割Ｐｗｍ周期は６４／８×Ｔｍｃｌｋ＝８×Ｔｍｃｌｋであり、従来技術と比較するとＨレベル，Ｌレベルの保持時間は１／３２となる。この為、平滑部３３０のＲＣフィルタに必要な時定数は１／３２となる。
【００８０】
次の表４にＤＳＥＴ［２：４］とセレクタ３２４（ＳＥＬ）での“Ａ＞Ｂ”及び“Ａ≧Ｂ”の選択状態との関係を示し、表５には、ＤＳＥＴ［６：７］とＰｗｍ周期先頭（又は後端）１×Ｔｍｃｌｋ期間でのＶｐｗｍのＨレベルの関係を示す。
【００８１】
【表４】
2004289292.tif 000006
【００８２】
【表５】
2004289292.tif 000007
【００８３】
図２２および図２３に、平滑部３３０のＲＣフィルタの定数を同じとし、ＤＳＥＴ＝１２３（ＤＳＥＴ［０：１］＝３，ＤＳＥＴ［２：４］＝６、ＤＳＥＴ［５：７］＝３）での従来技術（図２６）と本実施例（図１９）でのＰｗｍパルスＶｐｗｍの波形とアナログ変換電圧Ｖｄａｃの波形を示す。図２２の末尾に図２３の先頭がつながる。また、図２４および図２５には、図２２に示す本実施例（図１９）でのＰｗｍパルスＶｐｗｍの波形とアナログ変換電圧Ｖｄａｃの波形を、時間軸（横軸）を拡大して示す。図２４の末尾に図２５の先頭がつながる。
【００８４】
本実施例（図１９）の場合、ｐｗｍ周期後端１×ＴｍｃｌｋでのＶｐｗｍのＨレベルは、Ｖｈ＝３／４＊（Ｖｏｈ−Ｖｏｌ）＋Ｖｏｌ、ＰＷＭ周期は６４×ｔｍｃｌｋ、分割Ｐｗｍ周期は８×Ｔｍｌｃｋ、分割数は８であり、各分割Ｐｗｍ周期でのＨ幅は３又は４×Ｔｍｌｃｋで分割Ｐｗｍ番号：０、４で３×Ｔｍｌｃｋ、その他では４×Ｔｍｌｃｋとなる。図２２〜図２５からも明らかな様に、リップル電圧Ｖｒｉｐが大幅に小さくなっている。したがって例えば従来とリップル電圧を同程度にすると、平滑部３３０のローパスフィルタに要求される時定数を大幅に減らして応答特性を改善することも出来る。
【００８５】
本実施態様でも、アナログ要素として、レベル規定部に抵抗３８２を、電圧合成部３６０のＲ−２Ｒラダーに抵抗３６１〜３６３を含むが、４ｂｉｔ〜６ｂｉｔ程度のＲ−２Ｒラダーは容易にデジタルＩＣでも実現できるので、デジタルＩＣに集積化することは容易である。
【００８６】
次の表６に、図２６に示す従来例「従来」，例えば特許文献１に示されるような端数配分を行う「単純分割」、および、上記第１〜３実施例の「均等分割」の各例の、アナログ出力電圧のリップルをまとめて示す。
【００８７】
【表６】
2004289292.tif 000008
【００８８】
【発明の効果】
本発明では、Ａ／Ｄ変換の出力アナログ電圧のリップルを大幅に小さく出来る。これにより、ＰＷＭ型ＤＡＣのローパスフィルタに要求される時定数を大幅に減らして応答特性を改善することも出来る。
【図面の簡単な説明】
【図１】本発明の第１実施例のＤ／Ａ変換器を装備した複合機能がある複写機の外観を示す正面図である。
【図２】図１に示す原稿スキャナ１０の読み取り機構の概要を示す拡大縦断面図である。
【図３】図１に示す複写機の画像処理システムの概要を示すブロック図である。
【図４】図１に示す原稿スキャナ１０の画像読み取り電気回路系の構成を示すブロック図である。
【図５】図４に示すＡ／Ｄ変換２０９の構成を示すブロック図である。
【図６】図５に示す第１実施例のＤ／Ａ変換器３００の構成の概要を示すブロック図である。
【図７】図６に示すＤ／Ａ変換器３００の構成の具体的な一例を示すブロック図である。
【図８】図７に示す電気回路各部の電気信号の変化を示すタイムチャートの略左半分であり、横軸（水平軸）が時間軸である。
【図９】図７に示す電気回路各部の電気信号の変化を示すタイムチャートの略右半分であり、図８のタイムチャートの尾端に連続するものである。
【図１０】従来（図２６）のＤ／Ａ変換器が発生するＰＷＭパルスと図７に示すＤ／Ａ変換器が発生する分割Ｐｗｍパルスを示すタイムチャートの略左半分である。
【図１１】従来（図２６）のＤ／Ａ変換器が発生するＰＷＭパルスと図７に示すＤ／Ａ変換器が発生する分割Ｐｗｍパルスを示すタイムチャートの略右半分であり、図８のタイムチャートの尾端に連続するものである。
【図１２】本発明の第２実施例のＤ／Ａ変換器３００の構成の概要を示すブロック図である。
【図１３】図１２に示すＤ／Ａ変換器３００の構成の具体的な一例を示すブロック図である。
【図１４】図１３に示す電気回路各部の電気信号の変化を示すタイムチャートの略左半分であり、横軸（水平軸）が時間軸である。
【図１５】図１３に示す電気回路各部の電気信号の変化を示すタイムチャートの略右半分であり、図１４のタイムチャートの尾端に連続するものである。
【図１６】従来（図２６）のＤ／Ａ変換器が発生するＰＷＭパルスと図１３に示すＤ／Ａ変換器が発生する分割Ｐｗｍパルスを示すタイムチャートの略左半分である。
【図１７】従来（図２６）のＤ／Ａ変換器が発生するＰＷＭパルスと図１３に示すＤ／Ａ変換器が発生する分割Ｐｗｍパルスを示すタイムチャートの略右半分であり、図１６のタイムチャートの尾端に連続するものである。
【図１８】本発明の第３実施例のＤ／Ａ変換器３００の構成の概要を示すブロック図である。
【図１９】図１８に示すＤ／Ａ変換器３００の構成の具体的な一例を示すブロック図である。
【図２０】図１９に示す電気回路各部の電気信号の変化を示すタイムチャートの略左半分であり、横軸（水平軸）が時間軸である。
【図２１】図１９に示す電気回路各部の電気信号の変化を示すタイムチャートの略右半分であり、図２０のタイムチャートの尾端に連続するものである。
【図２２】従来（図２６）のＤ／Ａ変換器が発生するＰＷＭパルスと図１９に示すＤ／Ａ変換器が発生する分割Ｐｗｍパルスを示すタイムチャートの略左半分である。
【図２３】従来（図２６）のＤ／Ａ変換器が発生するＰＷＭパルスと図１９に示すＤ／Ａ変換器が発生する分割Ｐｗｍパルスを示すタイムチャートの略右半分であり、図２２のタイムチャートの尾端に連続するものである。
【図２４】図２２に示す、図１９のＤ／Ａ変換器が発生する分割Ｐｗｍパルスを時間軸（横軸）を拡大して示すタイムチャートの略左半分である。
【図２５】図２２に示す、図１９のＤ／Ａ変換器が発生する分割Ｐｗｍパルスを時間軸（横軸）を拡大して示すタイムチャートの略右半分であり、図２４の尾端に連続するものである。
【図２６】従来のＤ／Ａ変換器の一例を示すブロック図である。
【図２７】図２６に示すコンパレータ３１２が出力するＰＷＭパルスを示すタイムチャートである。
【図２８】図２６に示すコンパレータ３１２および平滑部３３０が出力するＰＷＭパルスおよびアナログ変換の出力電圧Ｖｄａｃを示すタイムチャートである。
【符号の説明】
１０：カラー原稿スキャナ  ２０：操作ボード
３０：自動原稿供給装置    ３４：フィニッシャ
３４ｈｓ：積載降下トレイ  ３４ｕｄ：昇降台
３４ｓｔ：ソートトレイ群
１００：カラープリンタ    ＰＣ：パソコン
ＰＢＸ：交換器            ＰＮ：通信回線
ＡＣＰ：画像データ処理装置
ＣＤＩＣ：画像データインターフェース制御
ＩＭＡＣ：画像メモリアクセス制御
ＩＰＰ：画像データ処理器
２２１，２２５：ロータリエンコーダ
２２４：ステッピングモータ
２３１：原稿台ガラス    ２３２：照明ランプ
２３３：第１ミラー      ２３４：第２ミラー
２３５：第３ミラー      ２３６：レンズ
２０７：ＣＣＤ          ２３８：ステッピングモータ
２３９：基準白板        ２４０：ガラス
２４１：原稿トレイ    ２４２：ピックアップローラ
２４３：レジストローラ対  ２４４：搬送ドラム
２４５：押さえローラ  ２４６，２４７：排紙ローラ
２４８：排紙トレイ兼用の圧板
２４９：基点センサ      ２５０：軸
２５１：スケール        ２６０：モータ制御ユニット
【図１】
2004289292.tif 000009
【図２】
2004289292.tif 000010
【図３】
2004289292.tif 000011
【図４】
2004289292.tif 000012
【図５】
2004289292.tif 000013
【図６】
2004289292.tif 000014
【図７】
2004289292.tif 000015
【図８】
2004289292.tif 000016
【図９】
2004289292.tif 000017
【図１０】
2004289292.tif 000018
【図１１】
2004289292.tif 000019
【図１２】
2004289292.tif 000020
【図１３】
2004289292.tif 000021
【図１４】
2004289292.tif 000022
【図１５】
2004289292.tif 000023
【図１６】
2004289292.tif 000024
【図１７】
2004289292.tif 000025
【図１８】
2004289292.tif 000026
【図１９】
2004289292.tif 000027
【図２０】
2004289292.tif 000028
【図２１】
2004289292.tif 000029
【図２２】
2004289292.tif 000030
【図２３】
2004289292.tif 000031
【図２４】
2004289292.tif 000032
【図２５】
2004289292.tif 000033
【図２６】
2004289292.tif 000034
【図２７】
2004289292.tif 000035
【図２８】
2004289292.tif 000036