(57)【要約】【課題】バイポーラトランジスタの特性を向上させる技術を提供する。【解決手段】多結晶シリコン膜９の開口部ＯＡ１の底部から露出した窒化シリコン膜７をオーバーエッチングし、多結晶シリコン膜９を窒化シリコン膜７の端部から突出させた後、開口部ＯＡ１中にコレクタ領域、ベース領域およびエミッタ領域となる半導体領域を形成する際、ベース領域の下部および上部に、それぞれ炭素を含有した半導体領域（ｉ−ＳｉＧｅＣ２３およびＣａｐＳｉＣ２７）を形成する。また、ベース領域上のＣａｐＳｉＣ２７は、多結晶シリコン膜９の突出部の裏面から下方向に成長する多結晶ＳｉＧｅ３０が、ｐ−ＳｉＧｅ２５と接触（接合）した後に形成する。その結果、ベース領域中の不純物の拡散が炭素を含有した半導体領域によって抑えられ、また、多結晶ＳｉＧｅ３０の下部に高抵抗の炭素を含有した半導体領域が形成されず、素子の特性が良くなる。【選択図】    図１２
2004266029.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）（ａ１）半導体基板上に絶縁膜を介して形成され、（ａ２）第１開口部であって、前記絶縁膜中の第２開口部上に形成され、前記第２開口部より小さい第１開口部を有し、（ａ３）前記第２開口部上から突出した突出部の裏面が前記半導体基板と対向している半導体膜と、
（ｂ）前記半導体基板の上部の前記第２開口部内に前記半導体基板側から順に形成された第１導電型の第１半導体領域、前記第１導電型と逆導電型である第２導電型の第２半導体領域および前記第１導電型の第３半導体領域と、
（ｃ）前記突出部の裏面下に形成され、前記第２半導体領域と接続された第４半導体領域と、を有し
（ｄ）前記第３半導体領域の下方領域には炭素が含まれており、前記炭素は、前記第２半導体領域と前記４半導体領域との接続領域以外の領域に含まれていることを特徴とする半導体装置。
【請求項２】
（ｅ）前記第２半導体領域は、ＳｉＧｅ（シリコンゲルマニウム）であり、
（ｆ）前記第３半導体領域の下方領域は、炭素を含有するＳｉ（シリコン）であり、前記第３半導体領域の他の領域はＳｉ（シリコン）であることを特徴とする請求項１記載の半導体装置。
【請求項３】
（ｇ）前記第１半導体領域は、ＳｉＧｅ（シリコンゲルマニウム）であることを特徴とする請求項２記載の半導体装置。
【請求項４】
（ｈ）前記第１半導体領域は、前記第２半導体領域を構成するＳｉＧｅよりＧｅ（ゲルマニウム）濃度が高いＳｉＧｅ（シリコンゲルマニウム）であることを特徴とする請求項３記載の半導体装置。
【請求項５】
（ｈ）前記半導体基板は単結晶シリコンであり、
前記第１および第２半導体領域は、前記単結晶シリコンから成長したＳｉＧｅ（シリコンゲルマニウム）であり、
前記第３半導体領域の下方領域は、前記ＳｉＧｅ（シリコンゲルマニウム）から成長した炭素を含有するＳｉ（シリコン）であることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記第３半導体領域の下方領域は、炭素を含有するＳｉ（シリコン）であり、その炭素濃度は前記第２半導体領域のｎ型もしくはｐ型不純物の濃度と同程度もしくはそれ以下であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第３半導体領域の下方領域は、炭素を含有するＳｉ（シリコン）であり、その厚さは２ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項８】
（ｅ）前記第１半導体領域の上方領域には炭素が含まれていることを特徴とする請求項１記載の半導体装置。
【請求項９】
（ｆ）前記第１半導体領域の上方領域は、炭素を含有するＳｉＧｅ（シリコンゲルマニウム）であり、前記第１半導体領域の他の領域はＳｉＧｅ（シリコンゲルマニウム）であり、
（ｇ）前記第２半導体領域は、ＳｉＧｅ（シリコンゲルマニウム）であり、
（ｈ）前記第３半導体領域の下方領域は、炭素を含有するＳｉ（シリコン）であり、前記第３半導体領域の他の領域はＳｉ（シリコン）であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
（ａ）（ａ１）半導体基板上に絶縁膜を介して形成され、（ａ２）第１開口部であって、前記絶縁膜中の第２開口部上に形成され、前記第２開口部より小さい第１開口部を有し、（ａ３）前記第２開口部上から突出した突出部の裏面が前記半導体基板と対向している半導体膜と、
（ｂ）前記半導体基板の上部の前記第２開口部内に前記半導体基板側から順に形成された第１導電型の第１半導体領域、前記第１導電型と逆導電型である第２導電型の第２半導体領域および前記第１導電型の第３半導体領域と、
（ｃ）前記突出部の裏面下に形成され、前記第２半導体領域と接続された第４半導体領域と、を有し
（ｄ）前記第３半導体領域の中間領域には炭素が含まれており、前記炭素は、前記第２半導体領域と前記第４半導体領域との接続領域以外の領域に含まれていることを特徴とする半導体装置。
【請求項１１】
（ｅ）前記第１半導体領域の中間領域には炭素が含まれていることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
（ａ）（ａ１）半導体基板上に絶縁膜を介して形成され、（ａ２）第１開口部であって、前記絶縁膜中の第２開口部上に形成され、前記第２開口部より小さい第１開口部を有し、（ａ３）前記第２開口部上から突出した突出部の裏面が前記半導体基板と対向している半導体膜と、
（ｂ）前記半導体基板の上部の前記第２開口部内に前記半導体基板側から順に形成された第１導電型の第１半導体領域、前記第１導電型と逆導電型である第２導電型の第２半導体領域および前記第１導電型の第３半導体領域と、
（ｃ）前記突出部の裏面下に形成され、前記第２半導体領域と接続された第４半導体領域と、を有し
（ｄ）前記第２半導体領域の上方領域から前記第３半導体領域の下方領域にかけて炭素が含有し、前記炭素は、前記第２半導体領域と前記第４半導体領域との接続領域以外の領域に含まれていることを特徴とする半導体装置。
【請求項１３】
（ｅ）前記第１半導体領域の上方領域から前記第２半導体領域の下方領域にかけて炭素が含有していることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
（ｅ）前記第２半導体領域は、ＳｉＧｅ（シリコンゲルマニウム）であり、
（ｆ）前記第３半導体領域の下方領域は、炭素を含有するＳｉＧｅ（シリコンゲルマニウム）であり、前記第３半導体領域の他の領域はＳｉ（シリコン）であることを特徴とする請求項１記載の半導体装置。
【請求項１５】
（ａ）半導体基板の上部に絶縁膜を形成し、前記絶縁膜上に第１開口部を有する半導体膜を形成する工程と、
（ｂ）前記第１開口部から露出した前記絶縁膜を除去し、さらに、露出した前記絶縁膜の側壁を後退させることにより、前記絶縁膜中に前記第１開口部より大きい第２開口部を形成し、前記半導体膜の裏面の一部を露出させる工程と、
（ｃ）（ｃ１）前記半導体基板の上部の前記第２開口部内に第１、第２および第３半導体領域を順次成長させ、前記半導体膜の裏面から第４半導体領域を成長させる工程であって、
（ｃ２）前記第２半導体領域が前記第４半導体領域と接続した後に、炭素をドープしながら前記第３半導体領域の下方領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
（ｄ）前記第２半導体領域は、ｎ型もしくはｐ型不純物をドープしながら形成されることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
（ｅ）前記（ｃ）工程の後、前記第１半導体領域中に、前記半導体基板側から前記第２半導体領域と逆導電型の不純物を熱拡散させる工程と、
（ｆ）前記（ｃ）工程の後、前記第３半導体領域中に、その上部から前記第２半導体領域と逆導電型の不純物を熱拡散させる工程と、
を有することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記（ｆ）工程の前記不純物は、前記第３半導体領域上であって、前記導電性膜と他の絶縁膜を介し形成された他の半導体膜中から熱拡散されることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
（ｄ）前記（ｃ）工程の後、熱処理工程を有することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項２０】
前記第２半導体領域は、ＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成され、前記第３半導体領域の下方領域は、炭素を含有するＳｉ（シリコン）を成長させることにより形成され、前記第３半導体領域の他の領域はＳｉ（シリコン）を成長させることにより形成されることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項２１】
前記第１半導体領域は、ＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成されることを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
前記第１半導体領域は、前記第２半導体領域を構成するＳｉＧｅよりＧｅ（ゲルマニウム）濃度が高いＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成されることを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
（ｄ）前記半導体基板は単結晶シリコンであり、
前記第１および第２半導体領域は、前記単結晶シリコンからＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成され、
前記第３半導体領域の下方領域は、前記ＳｉＧｅ（シリコンゲルマニウム）から炭素を含有するＳｉ（シリコン）を成長させることにより形成され、
（ｅ）前記半導体膜は、多結晶シリコンであり、
前記第４半導体領域は、前記多結晶シリコンから多結晶ＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成されることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項２４】
前記第３半導体領域の下方領域は、炭素を含有するＳｉ（シリコン）を成長させることにより形成され、その炭素濃度は前記第２半導体領域のｎ型もしくはｐ型不純物の濃度と同程度もしくはそれ以下であることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項２５】
前記第３半導体領域の下方領域は、炭素を含有するＳｉ（シリコン）を成長させることにより形成され、その厚さは２ｎｍ以下であることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項２６】
（ｃ３）前記第１半導体領域の上方領域は、炭素をドープしながら形成されることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項２７】
前記第１半導体領域の上方領域は、炭素を含有するＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成され、前記第１半導体領域の他の領域は、ＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成され、
前記第２半導体領域は、ＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成され、
前記第３半導体領域の下方領域は、炭素を含有するＳｉ（シリコン）を成長させることにより形成され、前記第３半導体領域の他の領域はＳｉ（シリコン）を成長させることにより形成されることを特徴とする請求項２６記載の半導体装置の製造方法。
【請求項２８】
（ａ）半導体基板の上部に絶縁膜を形成し、前記絶縁膜上に第１開口部を有する半導体膜を形成する工程と、
（ｂ）前記第１開口部から露出した前記絶縁膜を除去し、さらに、露出した前記絶縁膜の側壁を後退させることにより、前記絶縁膜中に前記第１開口部より大きい第２開口部を形成し、前記半導体膜の裏面の一部を露出させる工程と、
（ｃ）（ｃ１）前記半導体基板の上部の前記第２開口部内に第１、第２および第３半導体領域を順次成長させ、前記半導体膜の裏面から第４半導体領域を成長させる工程であって、
（ｃ２）前記第２半導体領域が前記第４半導体領域と接続した後に、炭素をドープしながら前記第３半導体領域の中間領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２９】
（ｃ３）前記第１半導体領域の中間領域は、炭素をドープしながら形成されることを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３０】
（ａ）半導体基板の上部に絶縁膜を形成し、前記絶縁膜上に第１開口部を有する半導体膜を形成する工程と、
（ｂ）前記第１開口部から露出した前記絶縁膜を除去し、さらに、露出した前記絶縁膜の側壁を後退させることにより、前記絶縁膜中に前記第１開口部より大きい第２開口部を形成し、前記半導体膜の裏面の一部を露出させる工程と、
（ｃ）（ｃ１）前記半導体基板の上部の前記第２開口部内に第１、第２および第３半導体領域を順次成長させ、前記半導体膜の裏面から第４半導体領域を成長させる工程であって、
（ｃ２）前記第２半導体領域が前記第４半導体領域と接続した後に、炭素をドープしながら前記第２半導体領域の上方領域と前記第３半導体領域の下方領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３１】
（ｃ３）前記第１半導体領域の上方領域および前記第２半導体領域の下方領域は、炭素をドープしながら形成されることを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３２】
前記第２半導体領域は、ＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成され、前記第３半導体領域の下方領域は、炭素を含有するＳｉＧｅ（シリコンゲルマニウム）を成長させることにより形成され、前記第３半導体領域の他の領域はＳｉ（シリコン）を成長させることにより形成されることを特徴とする請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、選択エピタキシャル成長技術を用いてベース層を形成する、いわゆる自己整合型のバイポーラトランジスタを有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタの性能を向上させるため、種々の検討がなされている。
【０００３】
例えば、電流増幅率を大きくするためＨＢＴ（ヘテロ接合バイポーラトランジスタ：Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）技術が検討されている。ＨＢＴとは、エミッタベース接合のエミッタ禁制帯幅をベースより大きくしたヘテロ接合（異種接合）構造のバイポーラトランジスタである。例えば、ＳｉＧｅ（シリコンゲルマニウム）とＳｉ（シリコン）のような異種の半導体の接合をベースとエミッタとの接合に用いる。
【０００４】
一方、ベース、エミッタおよびコレクタを構成するｎｐｎもしくはｐｎｐの各領域の不純物の拡散、特に、ベースを構成する半導体領域の不純物の拡散を抑制するため、炭素（Ｃ）をドープさせる技術が検討されている。即ち、ベースを構成する不純物が拡散しベースが広がると、遮断周波数特性が劣化する。そこで、炭素をベース、エミッタおよびコレクタ領域に注入し、これらの内部の不純物の拡散を防止する。
【０００５】
このような炭素のドープによる不純物の拡散の抑制については、例えば、非特許文献１（Ｈｉｇｈ−Ｓｐｅｅｄ  ＳｉＧｅ：Ｃ  ｂｉｐｏｌａｒ  Ｔｅｃｈｎｏｌｏｇｙ  Ｊ．Ｂｏｃｋ，  Ｈ．Ｓｃｈａｆｅｒ等  ２００１  ＩＥＥＥ）にその記載がある。
【０００６】
また、特許文献１（特開２０００−７７４２５号公報）には、Ｓｉコレクタ層２とＳｉＧｅベース層４との間及びＳｉＧｅベース層４とＳｉエミッタ層６の間に炭素という電気的に不活性な不純物を含有する不純物拡散抑制層となるＣドープＳｉ層２及び５を形成することにより、熱処理などの際に発生する不純物の拡散を抑制する技術が開示されている。
【０００７】
なお、特許文献２（特開２００１−６８４７９号公報）や特許文献３（特開２００２−２７０８１７号公報）には、ベース材料としてｐ型ＳｉＧｅＣを、エミッタ材料としてｎ型のＳｉを用い、ベース中のＧｅ濃度とＣ濃度を変化させることでベース中のバンドギャップを変化させる技術が開示されている。
【０００８】
【特許文献１】
特開２０００−７７４２５号公報（
等）
【０００９】
【特許文献２】
特開２００１−６８４７９号公報
【００１０】
【特許文献３】
特開２００２−２７０８１７号公報（段落［００２２］等）
【００１１】
【非特許文献１】
Ｈｉｇｈ−Ｓｐｅｅｄ  ＳｉＧｅ：Ｃ  ｂｉｐｏｌａｒ  Ｔｅｃｈｎｏｌｏｇｙ  Ｊ．Ｂｏｃｋ，  Ｈ．Ｓｃｈａｆｅｒ等  ２００１  ＩＥＥＥ
【００１２】
【発明が解決しようとする課題】
しかしながら、前記特許文献１等においては、バイポーラトランジスタの具体的な構成や製造条件等と炭素を含有する層との関係については、何ら開示されていない。
【００１３】
本発明者らは、ベース電極を半導体基板と対向するよう配置し、半導体基板上にコレクタ、ベースおよびエミッタ領域を順次成長させ、この際、ベース電極から成長してくる半導体領域とベースとを自己整合的に接続させることにより微細なバイポーラトランジスタ構造を実現する技術について検討している。なお、具体的な構造および製法については、追って詳細に説明する。
【００１４】
さらに、本発明者らは、バイポーラトランジスタの特性を向上させるため、コレクタ、ベースおよびエミッタ領域の成長の際、炭素をドープすることを検討している。
【００１５】
しかしながら、対象のバイポーラトランジスタの構造や製造方法に応じてより良い炭素のドープの方法や位置を検討する必要がある。
【００１６】
これは、炭素をドープすると、不純物の拡散は抑えられるものの、１）炭素のドープによりバイポーラトランジスタを構成する半導体領域の結晶性が悪くなる、２）キャリア（正孔や電子）が走行する際、炭素原子に起因する不純物散乱が起こり、キャリア寿命が短くなる。言い換えれば、炭素によりキャリアの移動度が低下し、バイポーラトランジスタの特性が劣化する。また、３）炭素のドープ量によっては、リーク電流が多くなり、電流増幅率（ｈＦＥ）が悪くなる等、却って、バイポーラトランジスタの特性を劣化させる、といった問題があるからである。なお、前記非特許文献においては、炭素原子を例えば４×１０１９／ｃｍ３程度注入している。
【００１７】
本発明の目的は、バイポーラトランジスタの特性を向上させる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明の半導体装置は、（ａ）（ａ１）半導体基板上に絶縁膜を介して形成され、（ａ２）第１開口部であって、前記絶縁膜中の第２開口部上に形成され、前記第２開口部より小さい第１開口部を有し、（ａ３）前記第２開口部上から突出した突出部の裏面が前記半導体基板と対向している半導体膜と、（ｂ）前記半導体基板の上部の前記第２開口部内に前記半導体基板側から順に形成された第１導電型の第１半導体領域、前記第１導電型と逆導電型である第２導電型の第２半導体領域および前記第１導電型の第３半導体領域と、（ｃ）前記突出部の裏面下に形成され、前記第２半導体領域と接続された第４半導体領域と、を有し、（ｄ）前記第３半導体領域の下方領域には炭素が含まれており、前記炭素は、前記第２半導体領域と前記第４半導体領域との接続領域以外の領域に含まれているものである。
【００２１】
また、本発明の半導体装置の製造方法は、（ａ）半導体基板の上部に絶縁膜を形成し、前記絶縁膜上に第１開口部を有する半導体膜を形成する工程と、（ｂ）前記第１開口部から露出した前記絶縁膜を除去し、さらに、露出した前記絶縁膜の側壁を後退させることにより、前記絶縁膜中に前記第１開口部より大きい第２開口部を形成し、前記半導体膜の裏面の一部を露出させる工程と、（ｃ）（ｃ１）前記半導体基板の上部の前記第２開口部内に第１、第２および第３半導体領域を順次成長させ、前記半導体膜の裏面から第４半導体領域を成長させる工程であって、（ｃ２）前記第２半導体領域が前記第４半導体領域と接続した後に、炭素をドープしながら前記第３半導体領域の下方領域を形成する工程と、を有するものである。例えば、第１半導体領域は、コレクタ、第２半導体領域は、ベース、第３半導体領域はエッミタに対応する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
以下、本実施の形態の半導体装置（ＨＢＴ）をその製造工程に従って説明する。図１〜図１７は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図である。図１８は、本実施の形態の半導体装置の要部断面図である。
【００２４】
図１に示すように、例えば単結晶シリコンからなる半導体基板１を準備し、その上部にｎ型エピタキシャル層３を形成する。なお、このｎ型エピタキシャル層３と半導体基板１との積層物を半導体基板（いわゆるエピウエハ）と呼ぶこともある。このｎ型エピタキシャル層３は、例えば、半導体基板１上にｎ型不純物をドープしながら単結晶シリコンをエピタキシャル法によって成長させることにより形成する。
【００２５】
次いで、ｎ型エピタキシャル層３中に素子分離５を形成する。この素子分離５により素子形成領域が区画され、また、他の素子形成領域との分離が図られる。この素子分離５は、例えば、素子分離領域のｎ型エピタキシャル層３をエッチングし、溝を形成した後、この溝の内部に絶縁膜として酸化シリコン膜を埋め込むことにより形成する。
【００２６】
次いで、図２に示すように、半導体基板（ｎ型エピタキシャル層３）１上に、絶縁膜として薄い酸化シリコン膜（図示せず）を例えば熱酸化法により形成する。次いで、その上部に窒化シリコン膜７を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により５０ｎｍ程度形成する。次いで、窒化シリコン膜７上に導電性膜として多結晶シリコン膜（半導体膜）９を例えばＣＶＤ法により２００ｎｍ程度形成する。次いで、多結晶シリコン膜９の表面部にｐ型不純物としてホウ素（ボロン、Ｂ）をイオン注入し、多結晶シリコン膜９中にボロンドーピング層１１を形成する。この多結晶シリコン膜９中のボロンドーピング層１１は、その後の熱処理により徐々に拡散する。従って、ホウ素濃度は、多結晶シリコン膜９の表面部から底部にかかて徐々に減少する。なお、今後は、多結晶シリコン膜９はこのボロンドーピング層１１を含むものとする。また、この多結晶シリコン膜９はベース電極（ベース引き出し部、ベース引き出し電極）となる。
【００２７】
次いで、図３に示すように、多結晶シリコン膜９上に絶縁膜として酸化シリコン膜１３を例えばＣＶＤ法で形成する。次いで、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）をマスクに、酸化シリコン膜１３および多結晶シリコン膜９をエッチングし、開口部（エミッタ開口部）ＯＡ１を形成する。言い換えれば、このエッチングにより多結晶シリコン膜９中に開口部ＯＡ１が形成される。この開口部ＯＡ１の底部からは窒化シリコン膜７が露出している。
【００２８】
次いで、必要に応じて開口部ＯＡ１の下のｎ型エピタキシャル層３中にリン（Ｐ）等のｎ型不純物を窒化シリコン膜７を介してイオン注入する（図示せず）。この際、レジスト膜をマスクとしてイオン注入し、その後、レジスト膜を除去し、半導体基板１の表面を洗浄する。このような半導体基板の洗浄の際に、酸化シリコン膜１３が僅かに後退する。その結果、図４に示すように、多結晶シリコン膜９の開口部ＯＡ１側の端部上面（肩部）が露出する。
【００２９】
次いで、図５に示すように、多結晶シリコン膜９の露出部、即ち、多結晶シリコン膜９の前記肩部と側壁に、酸化シリコン膜１５を形成する。この酸化シリコン膜１５は、後述するコレクタ領域等の形成の際、多結晶シリコン膜９の露出部からＳｉＧｅ（シリコンゲルマニウム）等が成長することを防止するために形成する。なお、前述したように、多結晶シリコン膜９の表面部には不純物が注入されているため、かかる部分の酸化速度が大きくなり、酸化シリコン膜１５が厚く形成される。
【００３０】
次いで、図６に示すように、この開口部ＯＡ１の底部から露出した窒化シリコン膜７を熱リン酸等を用いてエッチングする。この際、オーバーエッチングを行い、窒化シリコン膜７の側壁を開口部ＯＡ１の側壁から後退させる。その結果、窒化シリコン膜７中に開口部ＯＡ２が形成される。この開口部ＯＡ２は、開口部ＯＡ１より大きい。
【００３１】
言い換えれば、多結晶シリコン膜９の下部にはアンダーカット部（窪み）が形成される。また、多結晶シリコン膜９は、窒化シリコン膜７の端部から張り出している（オーバーハングしている）。また、多結晶シリコン膜９は、窒化シリコン膜７の端部（第２開口部上）から突出した突出部を有する。この突出部は、半導体基板（ｎ型エピタキシャル層３）１と対向している。また、この突出部の裏面は露出している。
【００３２】
次いで、窒化シリコン膜７下の薄い酸化シリコン膜（図示せず）を希フッ酸等を用いてエッチングし、半導体基板（ｎ型エピタキシャル層３）１の表面を露出させる。なお、このエッチング後に酸化シリコン膜１５が残存するよう、あらかじめ酸化シリコン膜１５の厚さを前記薄い酸化シリコン膜より厚く設定しておく。
【００３３】
次いで、図７に示すように、開口部ＯＡ２中に半導体基板（ｎ型エピタキシャル層３）１側からコレクタ領域、ベース領域およびエミッタ領域となる半導体領域を順次形成するとともに、ベース領域と多結晶シリコン膜（ベース電極）９との接続部となる半導体領域を形成する。図７においては、これらの半導体領域を１７として示してある。
【００３４】
この半導体領域１７は、主としてＳｉＧｅ（シリコンゲルマニウム）とＳｉ（シリコン）よりなり、その内部に炭素（Ｃ）やｎ型もしくはｐ型不純物が拡散している。半導体領域１７を構成する各部位（２１、２３、２５、２７、２９、３０）は、エピタキシャル法により連続的に形成することができ、装置への原料ガスの供給を種々切り換えることにより連続的に形成することができる。このような成膜には、例えば低圧ＣＶＤ（ＬＰ−ＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ−ＣＶＤ）法を用いることができる。
【００３５】
この半導体領域１７の詳細な構成を各部位の製造方法に従って説明する。図８〜図１３は、開口部ＯＡ２近傍の拡大図である。なお、図を見やすくするため縦横比を変えてある。また、図１９は、各部位の深さ方向の位置関係と各部位のＧｅ（ゲルマニウム）濃度［％］を示すグラフである。また、図２０は、各部位を形成する際の条件等を示す図表であり、図２１は、図２０に示す時間（Ｔｉｍｅ［ｓ］）と原料ガスの流量との関係を示すグラフである。
【００３６】
ここでは、原料ガスの一例として次のようなガスを用いた。Ｓｉの供給源として、ジクロルシラン（ＳｉＨ２Ｃｌ２、ＤＣＳ）を、Ｇｅの供給源としてモノゲルマン（ＧｅＨ４）を、ホウ素（ｐ型不純物）の供給源としてＢ２Ｈ６（ジボラン）を、炭素（Ｃ）の供給源としてモノメチルシラン（ＣＨ３ＳｉＨ４）用いた。なお、塩酸（ＨＣｌ）は、ＳｉとＳｉＯ２のエピタキシャル成長の選択性（比）を得るために用いる。即ち、ＳｉＯ２上にＳｉＧｅを成長させないために用いる。
炭素は電気的に不活性な不純物であるが、本発明で供給する炭素の量は、各部位の半導体としての特性を損なわない程度の量であることは言うまでもない。炭素やホウ素等の不純物の濃度は、それぞれの供給源である原料ガスの装置内の分圧を変えることにより調整することができる。例えば成膜装置内の圧力や各原料ガスの流量等を変えることにより調整することができる。
【００３７】
図８に示すように、開口部ＯＡ２からは半導体基板（ｎ型エピタキシャル層３）１が露出している。また、前述したように、開口部ＯＡ２上には、多結晶シリコン膜９が突出しており、その突出部の裏面は露出している。なお、６は半導体基板（ｎ型エピタキシャル層３）１と窒化シリコン膜７との間の薄い酸化シリコン膜である。
【００３８】
（ステップ１）まず、図９、図１９、図２０および図２１に示すように、開口部ＯＡ２から露出したｎ型エピタキシャル層３上にエピタキシャル法を用いてｉ−ＳｉＧｅ（シリコンゲルマニウム）２１を形成する。この際、多結晶シリコン膜９の突出部の裏面から多結晶ＳｉＧｅ３０が成長する。なお、「ｉ」は、イントリンシック（ｉｎｔｒｉｎｓｉｃ、真性）の略で、ｎ型もしくはｐ型不純物をドープしていないことを意味する。また、この方法では、絶縁膜上には膜は形成されないため選択成長とも呼ばれる。
【００３９】
このｉ−ＳｉＧｅ２１（半導体領域）は、コレクタ領域となる。ｉ−ＳｉＧｅ２１は、図２０および図２１に示すように、原料ガスとして、例えば、ＤＣＳを５０ｓｃｃｍ、ＧｅＨ４を２４ｓｃｃｍおよびＨＣｌを１０ｓｃｃｍ供給しながら２１５ｓ（秒）成膜することにより形成する。この際、圧力（Ｐｒｅｓｓ．）は、７Ｔｏｒｒ（１Ｔｏｒｒ＝１．３３３２２×１０２Ｐａ）、温度（Ｔｅｍｐ．）は、６７０℃である。この結果、３１ｎｍ程度の厚さ（Ｔｈｉｃｋｎｅｓｓ）のｉ−ＳｉＧｅ２１が形成される。また、このｉ−ＳｉＧｅ２１のＧｅ濃度は、１２．５％程度である。なお、ｓｃｃｍは、Ｓｔａｎｄａｒｄ  ｃｃ（ｃｍ３）／ｍｉｎを表す。
【００４０】
（ステップ２）その後、図１０、図１９、図２０および図２１に示すように、さらに炭素の供給源であるＣＨ３ＳｉＨ４を５ｓｃｃｍ供給し、１４ｓ程度成膜し、厚さ２ｎｍ程度の炭素を含有したｉ−ＳｉＧｅ（以下、「ｉ−ＳｉＧｅＣ」という）２３を形成する。このｉ−ＳｉＧｅＣ２３のＧｅ濃度は、１２．６％程度である。また、炭素濃度は、例えば０．１％程度である。このｉ−ＳｉＧｅＣ２３は、ベース領域の不純物がコレクタ領域に拡散することを防止する役割を果たす。即ち、ベース領域を薄型化し、ナノベース型ＨＢＴとすることで、素子の動作の高速化が図れ、また、遮断周波数特性（ｆＴ特性）が向上する。例えば、ベース領域の不純物がその上下に位置するエミッタ領域やコレクタ領域に拡散すると、実効ベース長が増加し、素子特性が劣化する。特に、後述するように、エミッタ領域やコレクタ領域へｎ型不純物を拡散する際に、熱処理が行われ、この際、ベース領域の不純物が拡散しやすい。しかしながら、ｉ−ＳｉＧｅＣ２３を設けることでベース領域の不純物の拡散を低減できる。
【００４１】
（ステップ３）その後、図１１、図１９、図２０および図２１に示すように、ＨＣｌと炭素の供給源であるＣＨ３ＳｉＨ４の供給を停止し、ホウ素（ｐ型不純物）の供給源であるＢ２Ｈ６を７．９ｓｃｃｍ供給する。この際、Ｓｉの供給源であるＤＣＳの供給量を増加させ、１００ｓｃｃｍとする。一方、Ｇｅの供給源であるＧｅＨ４の供給量を減少させ、１２．６ｓｃｃｍとする。また、圧力を１０Ｔｏｒｒと、温度を６６０℃とする。前記条件で４０ｓ程度成膜し、厚さ５ｎｍ程度のｐ型不純物を含有したＳｉＧｅ（以下、「ｐ−ＳｉＧｅ」という）２５を形成する。このｐ−ＳｉＧｅ２５は、ベース領域となる。また、Ｇｅ濃度は、７．５％程度である。このようにＧｅ濃度を調整し、ベース領域よりコレクタ領域（ｉ−ＳｉＧｅ２１）のＧｅ濃度を高くすることによって、ベース領域の不純物がコレクタ領域に拡散することを低減できる。
【００４２】
ここで、重要なことは、前記ステップ１からステップ３の間に多結晶シリコン膜９の突出部の裏面から下方向に成長する多結晶ＳｉＧｅ３０が、このｐ−ＳｉＧｅ２５と接触するまでｐ−ＳｉＧｅ２５を成長させることである。言い換えれば、多結晶ＳｉＧｅ３０とｐ−ＳｉＧｅ２５とが接触（接合）した後、後述するステップ４へ進むのである。
【００４３】
なお、多結晶シリコンからの半導体の成長は、単結晶シリコンからの半導体の成長より遅いため、多結晶ＳｉＧｅ３０は、半導体基板側から成長した膜より薄くなる。また、この多結晶ＳｉＧｅ３０中にも、各原料ガスの切り換えに応じて炭素やｐ型不純物がドープされる。例えば、多結晶シリコン膜９側からｉ−多結晶ＳｉＧｅ、ｉ−多結晶ＳｉＧｅＣおよびｐ−多結晶ＳｉＧｅの積層構造となると考えられる。しかしながら、ステップ２の炭素源の導入期間は短く、単結晶シリコン側からでも２ｎｍ程度しか成膜されないため、ｉ−多結晶ＳｉＧｅＣは、ほとんど成長しないと考えられる。従って、多結晶ＳｉＧｅ３０の炭素の含有量は、ほぼ０もしくは極々微量（１ｐｐｍ（０．０００１％）以下）である。
【００４４】
このように、多結晶シリコン膜９の突出部の裏面から下方向に成長する多結晶ＳｉＧｅ３０をｐ−ＳｉＧｅ２５と接触させることで、自己整合的にベース領域（ｐ−ＳｉＧｅ２５）と多結晶シリコン膜（ベース電極）９との接続を図ることができる。即ち、多結晶ＳｉＧｅ３０は、ベース領域（ｐ−ＳｉＧｅ２５）と多結晶シリコン膜（ベース電極）９との接続部（接触部、接合部）となる。
【００４５】
（ステップ４）その後、図１２、図１９、図２０および図２１に示すように、Ｇｅの供給源であるＧｅＨ４の供給を停止し、炭素の供給源であるＣＨ３ＳｉＨ４を５ｓｃｃｍ供給する。また、ホウ素（ｐ型不純物）の供給源であるＢ２Ｈ６の供給を停止する。この際、Ｓｉの供給源であるＤＣＳを５０ｓｃｃｍとする。また、温度を７４０℃とする。前記条件で２３ｓ程度成膜し、厚さ２ｎｍ程度の炭素を含有したＳｉ（以下、「ＣａｐＳｉＣ」という）２７を形成する。このＣａｐＳｉＣ２７のＧｅ濃度は、もちろん０％である。また、炭素濃度は、例えば０．１％（５×１０１９／ｃｍ３）程度である。なお、この炭素濃度［％］は、ＣａｐＳｉＣ２７中のＳｉ原子に対する炭素原子の割合をいう（ｉ−ＳｉＧｅＣ２３の炭素濃度についても同じ）。このＣａｐＳｉＣ２７は、ｉ−ＳｉＧｅＣ２３と同様にベース領域の不純物が後述するエミッタ領域に拡散することを防止する役割を果たす。炭素濃度は、ベース領域のホウ素（ｐ型不純物）の濃度と同程度もしくはそれ以下にすることが好ましい（ｉ−ＳｉＧｅＣ２３の炭素濃度についても同じ）。
【００４６】
ここで、多結晶ＳｉＧｅ３０とｐ−ＳｉＧｅ２５とが接触（接合）した後、炭素の供給源である原料ガスを供給したので、ＣａｐＳｉＣ２７は、多結晶シリコン膜９の突出部の裏面の下（多結晶ＳｉＧｅ３０の下）には成長しない。言い換えれば、ＣａｐＳｉＣ２７は、多結晶ＳｉＧｅ３０とｐ−ＳｉＧｅ２５との接続領域以外の領域に形成される（図１８参照）。
【００４７】
その結果、ベース領域（ｐ−ＳｉＧｅ２５）と多結晶シリコン膜（ベース電極）９との接続抵抗を低減できる。即ち、炭素は、電気的に不活性な不純物であるため、そのドープにより抵抗が高くなる。特に、半導体基板側からのＣａｐＳｉＣ２７の成長は早いため、多結晶ＳｉＧｅ３０とベース領域（ｐ−ＳｉＧｅ２５）との間に隙間があれば、その隙間が高抵抗のＣａｐＳｉＣ２７により埋まることとなる。
【００４８】
また、炭素がドープされる平面領域を小さくでき、ドープされる炭素量を少なくできる。その結果、キャリア（正孔や電子）の移動度を大きくできる。
【００４９】
このように、本実施の形態によれば、多結晶ＳｉＧｅ３０とｐ−ＳｉＧｅ２５とが接触（接合）した後、炭素の供給源である原料ガスを供給したので、ＨＢＴ（半導体素子）の特性を向上させることができる。
【００５０】
（ステップ５）その後、図１３、図１９、図２０および図２１に示すように、炭素の供給源であるＣＨ３ＳｉＨ４の供給を停止し、１６０ｓ程度成膜し、厚さ１４ｎｍ程度のＳｉ（ＣａｐＳｉ）２９を形成する。このＣａｐＳｉ２９は、エミッタ領域となる。このＣａｐＳｉ２９のＧｅ濃度は、もちろん０％である。このように、ベース領域（ｐ−ＳｉＧｅ２５）とエミッタ領域（ＣａｐＳｉ２９）との接合に異種半導体を用いることにより電流増幅率を大きくすることができる。
【００５１】
なお、前述した各部位の膜厚は一例であり、その数値に限定されるものではない。
【００５２】
次いで、半導体基板１に熱処理を施すことによりｉ−ＳｉＧｅ２１中にｎ型エピタキシャル層３中のｎ型不純物を拡散させる。その結果、ｎ型のコレクタ領域２１ｎが形成される。
【００５３】
なお、ｎ−ＳｉＧｅ２１ｎおよびｉ−ＳｉＧｅＣ２３をコレクタ領域と考えてもよい。従って、前記ｎ型不純物は、ｉ−ＳｉＧｅＣ２３まで拡散させてもよい。
【００５４】
また、前記ｉ−ＳｉＧｅ２１の成長の際、ｎ型不純物の供給源（例えば、ホスフィン（ＰＨ３）等を供給し、ｎ−ＳｉＧｅを成長させてもよい。また、ｉ−ＳｉＧｅＣ２３の拡散の際にもｎ型不純物を供給してもよい。
【００５５】
以上の工程により半導体領域１７が形成される。なお、エミッタ領域中のｎ型不純物は、後述するエミッタ電極から拡散される。その結果、ＣａｐＳｉ２９中にｎ−ＣａｐＳｉ２９ｎが形成される。
【００５６】
なお、ｎ−ＣａｐＳｉ２９ｎ、その周囲に残存するＣａｐＳｉ２９およびＣａｐＳｉＣ２７をエミッタ領域と考えてもよい。従って、前記ｎ型不純物は、ＣａｐＳｉＣ２７まで拡散させてもよい。
【００５７】
また、前記ＣａｐＳｉ２９の成長の際、ｎ型不純物の供給源（例えば、ホスフィン（ＰＨ３）等を供給し、ｎ−ＣａｐＳｉ２９ｎを成長させてもよい。また、ＣａｐＳｉＣ２７の拡散の際にもｎ型不純物を供給してもよい。
【００５８】
次いで、図１４に示すように、希フッ酸等を用いたエッチングにより酸化シリコン膜１５を除去する。前述したように、酸化シリコン膜１５は、多結晶シリコン膜９の表面部にかけて厚く形成されている。従って、この酸化シリコン膜１５を除去することにより、開口部ＯＡ１の開口幅は下部から上部に向かうにつれて幅広となる（Ｌ１＜Ｌ３）。また、この酸化シリコン膜１５を除去することにより、多結晶シリコン膜９の肩部がラウンド化する。さらに、このエッチングの際、酸化シリコン膜１３の表面部も除去される。この酸化シリコン膜１３の開口幅Ｌ４は、Ｌ３より大きい。
【００５９】
次いで、絶縁膜として酸化シリコン膜３３を例えばＣＶＤ法により３０ｎｍ程度堆積し、さらに、その上部に、導電性膜としてリン等の不純物をドープした多結晶シリコン膜３５を例えばＣＶＤ法により８０ｎｍ程度堆積する。次いで、図１５に示すように、多結晶シリコン膜３５をドライエッチング法を用いてエッチバックする（異方的にエッチングする）ことにより開口部ＯＡ１の側壁に残存させる。
【００６０】
次いで、図１６に示すように、露出した酸化シリコン膜３３を希フッ酸等を用いてエッチングし、開口部ＯＡ１の底部から半導体領域（ＣａｐＳｉ２９）１７を露出させる。
【００６１】
次いで、図１７に示すように、導電性膜としてリン等の不純物をドープした多結晶シリコン膜３７を例えばＣＶＤ法により２００ｎｍ程度堆積する。次いで、図示しないレジスト膜をマスクに多結晶シリコン膜３７をエッチングする。この多結晶シリコン膜３７は、エミッタ電極（エミッタ引き出し部、エミッタ引き出し電極）となる。同じレジスト膜を用いて、さらに、酸化シリコン膜１３もエッチングする。
【００６２】
次いで、例えば９００℃で、３０秒程度の熱処理を施すことにより、多結晶シリコン膜３７中の不純物（リン）を半導体領域（ＣａｐＳｉ２９）１７中に拡散させ、ＣａｐＳｉ２９中にｎ−ＣａｐＳｉ（ｎ型半導体領域）２９ｎを形成する。このｎ−ＣａｐＳｉ２９ｎは、エミッタ領域となる。
【００６３】
次いで、多結晶シリコン膜９を所望の形状にパターニングし、ベース電極を形成する。次いで、半導体基板１上に、高融点金属としてチタン（Ｔｉ）膜を例えばスパッタリング法により４０ｎｍ程度堆積する。この際、指向性が大きいスパッタリング法を用いることで、多結晶シリコン膜３７および酸化シリコン膜１３の側壁にＴｉ膜が形成することを防止できる。さらに、前述した酸化シリコン膜１３のエッチングの際、オーバーエッチングし、多結晶シリコン膜３７の側壁より酸化シリコン膜１３の側壁を後退させておけば、多結晶シリコン膜３７の端部が庇となり酸化シリコン膜１３の側壁へのＴｉ膜の付着をさらに低減することができる。その結果、ベース電極とエミッタ電極のシリサイド膜による短絡を防止できる。
【００６４】
次いで、例えば６８０℃で、１分程度の熱処理を施すことにより、多結晶シリコン膜９および３７とＴｉ膜との接触部においてシリサイド化反応を起こさせ、チタンシリサイド（ＴｉＳｉｘ）膜４１を形成する。次いで、未反応のＴｉ膜を除去する。なお、Ｔｉ膜の他、コバルト（Ｃｏ）膜等を用いてもよい。
【００６５】
ここまでの工程によりｎ−ＳｉＧｅ２１ｎをコレクタ領域、ｐ−ＳｉＧｅ２５をベース領域、ｎ−ＣａｐＳｉ２９ｎをエミッタ領域とするＨＢＴが形成される。なお、ベース領域は、多結晶ＳｉＧｅ（ベース接続部）３０および多結晶シリコン膜（ベース電極）９によって引き出され、また、エミッタ領域は、多結晶シリコン膜（エミッタ電極）３７によって引き出される。なお、コレクタ領域は、半導体基板（ｎ型エピタキシャル層３）１を介して図示しない導電性膜により引き出される。また、ベース領域の下部および上部には、それぞれ炭素を含有した半導体領域（ｉ−ＳｉＧｅＣ２３およびＣａｐＳｉＣ２７）が形成されている。言い換えれば、コレクタ領域の上方領域およびエミッタ領域の下方領域には、それぞれ炭素を含有した半導体領域が形成されている。但し、ＣａｐＳｉＣ２７は、多結晶ＳｉＧｅ（ベース接続部）３０の下には形成されていない。
【００６６】
なお、図１８に、本実施の形態の半導体装置の要部断面図を示す。図示するように、ＣａｐＳｉＣ２７は、多結晶ＳｉＧｅ（ベース接続部）３０の内側に形成されている。また、コレクタ領域（ｎ−ＳｉＧｅ２１ｎ）およびベース領域（ｐ−ＳｉＧｅ２５）の内部にエミッタ領域（ＣａｐＳｉ２９、ｎ−ＣａｐＳｉ２９ｎ）が形成される。エミッタ領域の面積は、例えば０．２×１μｍ２程度である。
【００６７】
この後、ＨＢＴの上部に層間絶縁膜として酸化シリコン膜等が堆積され、その内部にプラグが形成され、その上部には配線が形成されるがこれらの図示は省略する。
【００６８】
次いで、本実施の形態のＳｉＧｅを用いたＨＢＴ（ＳｉＧｅＨＢＴ）の特性について本発明者らが検討した結果について説明する。
【００６９】
図２２は、本実施の形態のＳｉＧｅＨＢＴとＳｉを用いたバイポーラトランジスタ（ＳｉＢＪＴ）と遮断周波数（ｆＴ）特性を示すグラフである。縦軸は遮断周波数（ｆＴ［ＧＨｚ］）を、横軸はコレクタ電流（Ｉｃ［ｍＡ］）を示す。図示するように、ＳｉＢＪＴと比較し本実施の形態のＳｉＧｅＨＢＴは高い周波数特性を示した。本実施の形態のＳｉＧｅＨＢＴの周波数特性が良好なのは、ベース領域の上下の炭素ドープ層（炭素ドープ領域）により、ベース領域内の不純物の拡散が抑制されたためと考えられる。
【００７０】
図２３は、ベース領域の上下に炭素ドープをしたＳｉＧｅＨＢＴと、炭素ドープをしていないＳｉＧｅＨＢＴのｈＦＥ特性を示すグラフである。縦軸は電流増幅率（ｈＦＥ）を横軸はコレクタ電流（Ｉｃ［ｍＡ］）を示す。図示するように、炭素ドープをした場合（ａ）は、しない場合（ｂ）よりｈＦＥが大きかった。
【００７１】
また、ｈＦＥがほぼ一定の区間、例えばＩｃが０．００１ｍＡ〜０．１ｍＡの区間がある。従って、コレクタ電流の増減によりｈＦＥが変動し難く、本実施の形態のＳｉＧｅＨＢＴを用いることで回路特性が良くなる。特に、電流の僅かな変動がその動作に影響するセンスアンプ回路等にも用いることができる。
【００７２】
次いで、ドープする炭素の濃度について説明する。本実施の形態のＳｉＧｅＨＢＴのように、炭素をデバイス中に注入した場合、リーク電流の増加が懸念される。
【００７３】
本発明者らが検討したところ、炭素ドープをした場合、図２４に示すように、リーク電流が大きいデバイスが確認された。図２４の縦軸は、コレクタ電流Ｉｃ［Ａ］およびベース電流Ｉｂ［Ａ］であり、横軸はベースエミッタ間電圧Ｖｂｅ［Ｖ］である。図２５は、炭素ドープしなかった場合のＳｉＧｅＨＢＴの同様のグラフであり、これらを比較して明らかなように、ベース電流（リーク電流）が大きくなっている。例えば、Ｖｂｅが０．２Ｖ程度の場合、図２５のＩｂは１．Ｅ−０９Ａであるのに対し、図２４では、Ｖｂｅが１．Ｅ−０７Ａであり、リーク電流が２桁程度上昇している。このようにリーク電流が増加すると前述したｈＦＥが低下する。なお、「１．Ｅ−ｎ」は、「１×１０−ｎ」を示す。また、１０ｋ−ｐａｒａｌｌｅｌとは、ＳｉＧｅＨＢＴを１万個を並列に並べたことを意味する。
【００７４】
しかしながら、本発明者がさらに検討を進めた結果、ドープする炭素の量、即ち、ｉ−ＳｉＧｅＣ２３およびＣａｐＳｉＣ２７の膜厚や炭素濃度を調整することで、図２３に示した良好なｈＦＥ特性が得られることが判明した。
【００７５】
これらの膜厚については、２ｎｍ以下が好ましい。
【００７６】
また、これらの膜中の炭素濃度については、リーク電流は、ベース領域中のｐ型不純物濃度と炭素濃度の関係により発生するものと考えられ、ｉ−ＳｉＧｅＣ２３およびＣａｐＳｉＣ２７中の炭素濃度は、ベース領域のＢ濃度と同程度もしくはそれ以下とすることが好ましい。
【００７７】
なお、図２４は、炭素をドープした膜の膜厚が２ｎｍ、炭素濃度が０．２％の場合のデータであり、図２３は、炭素をドープした膜の膜厚が２ｎｍ、炭素濃度が０．１％の場合のデータである。
【００７８】
このように、ドープする炭素量を上述のように調整することにより半導体領域（例えば、ｉ−ＳｉＧｅＣ２３およびＣａｐＳｉＣ２７）の結晶性が良くなる。さらに、この上に成長する各半導体領域の結晶性も良くなる。
【００７９】
また、炭素をドープした膜を薄くし、もしくは炭素濃度を小さくすることで、キャリア（正孔や電子）の移動度を確保することができる。よって、動作の高速化（ｆＴ特性の向上）を図ることができる。また、リーク電流を抑え、電流増幅率（ｈＦＥ）を向上させることができる。このように素子特性が良くなる。また、リーク電流を抑えられることから、例えば電池駆動の器機（例えば、携帯電話やノート型パソコン）等に用いて好適である。
【００８０】
さらに、本実施の形態によれば、ベース領域をＣａｐＳｉＣ２７を介さずに引き出すようにしたので、ベース領域とベース電極間の抵抗を低減でき、ＨＢＴの動作特性を向上させることができる。
【００８１】
（実施の形態２）
実施の形態１においては、ベース領域（ｐ−ＳｉＧｅ２５）の上下に炭素ドープ層（ｉ−ＳｉＧｅＣ２３およびＣａｐＳｉＣ２７）を設けたが、以下に示すように、ベース領域の上部にのみ炭素ドープ層を設けてもよい。
【００８２】
以下、図２６〜図２８を参照しながら説明する。図２６は、本実施の形態の半導体装置の主要部位を形成する際の条件等を示す図表であり、図２７は、本実施の形態の半導体装置の主要部位の深さ方向の位置関係と各部位のＧｅ（ゲルマニウム）濃度［％］を示すグラフである。また、図２８は、本実施の形態の半導体装置を示す基板の要部断面図である。
【００８３】
なお、半導体領域１７（２１、２３、２５、２７、２９および３０）の構成および形成工程（ステップ１〜ステップ５）以外は、実施の形態１と同様であるためその説明を省略する。
【００８４】
図２６に示すように、実施の形態１の半導体領域１７の形成工程（ステップ１〜ステップ５）のうち、ステップ２の工程を省略する。その結果、図２７および図２８に示す構成の半導体装置が得られる。
【００８５】
このように、ベース領域（ｐ−ＳｉＧｅ２５）下の炭素ドープ層（ｉ−ＳｉＧｅＣ２３）を省略しても、ベース領域よりコレクタ領域（ｎ−ＳｉＧｅ２１ｎ）のＧｅ濃度を高くすることによって（図２７）、ベース領域の不純物がコレクタ領域に拡散することを低減できる。
【００８６】
その結果、実施の形態１に準じた効果を奏することができる。
【００８７】
（実施の形態３）
実施の形態１においては、ベース領域（ｐ−ＳｉＧｅ２５）の上下に炭素ドープ層（ｉ−ＳｉＧｅＣ２３およびＣａｐＳｉＣ２７）を設けたが、以下に示すように、ベース領域（ｐ−ＳｉＧｅ２５）から離間して炭素ドープ層を設けてもよい。即ち、コレクタ領域およびエミッタ領域の中間部（中間領域）に炭素ドープ層を設けてもよい。
【００８８】
以下、図２９〜図３１を参照しながら説明する。図２９は、本実施の形態の半導体装置の主要部位を形成する際の条件等を示す図表であり、図３０は、本実施の形態の半導体装置の主要部位の深さ方向の位置関係と各部位のＧｅ（ゲルマニウム）濃度［％］を示すグラフである。また、図３１は、本実施の形態の半導体装置を示す基板の要部断面図である。
【００８９】
なお、半導体領域１７（２１、２３、２５、２７、２９および３０）の構成および形成工程（ステップ１〜ステップ５）以外は、実施の形態１と同様であるためその説明を省略する。
【００９０】
図２９に示すように、実施の形態１のステップ１の途中（２００秒後）から１４秒間、ＣＨ３ＳｉＨ４の５ｓｃｃｍ供給を追加し、その後ＣＨ３ＳｉＨ４の供給を停止し、１４秒間成膜する（ステップ１’）。その後、実施の形態１のステップ３の処理を行い。次いで、実施の形態１のステップ５の処理を行う。ここでも、途中（２３秒後）から２３秒間、ＣＨ３ＳｉＨ４の５ｓｃｃｍ供給を追加し、その後ＣＨ３ＳｉＨ４の供給を停止し、１３７秒間成膜する（ステップ５’）。
【００９１】
もちろん本実施の形態においても、実施の形態１と同様に、多結晶ＳｉＧｅ３０とｐ−ＳｉＧｅ２５とが接触（接合）した後、炭素の供給源である原料ガスを供給する。従って、ＣａｐＳｉＣ２７は、多結晶シリコン膜９の突出部の裏面の下（多結晶ＳｉＧｅ３０の下）には成長しない（図１８参照）。
【００９２】
以上の工程によって、コレクタ領域（ｉ−ＳｉＧｅ２１）の中間領域にｉ−ＳｉＧｅＣ２３が形成され、エミッタ領域（ＣａｐＳｉ２９）の中間領域にＣａｐＳｉＣ２７が形成される（図３０、図３１）。その後は、実施の形態１と同様に処理を行う。
【００９３】
その結果、コレクタ領域（ｎ−ＳｉＧｅ２１ｎ）の中間領域にｉ−ＳｉＧｅＣ２３が形成され、エミッタ領域（ＣａｐＳｉ２９、ｎ−ＣａｐＳｉ２９ｎ）の中間領域にＣａｐＳｉＣ２７が形成される。実施の形態１で説明したように、これらの領域（２３、２７）にｎ型不純物が含まれてもよい。
【００９４】
その結果、実施の形態１に準じた効果を奏することができる。
【００９５】
（実施の形態４）
実施の形態１においては、ベース領域（ｐ−ＳｉＧｅ２５）の上下に炭素ドープ層（ｉ−ＳｉＧｅＣ２３およびＣａｐＳｉＣ２７）を設けたが、以下に示すように、ベース領域とコレクタ領域との間に跨るように炭素ドープ層を設けてもよい。また、ベース領域とエミッタ領域との間に跨るように炭素ドープ層を設けてもよい。
【００９６】
以下、図３２〜図３４を参照しながら説明する。図３２は、本実施の形態の半導体装置の主要部位を形成する際の条件等を示す図表であり、図３３は、本実施の形態の半導体装置の主要部位の深さ方向の位置関係と各部位のＧｅ（ゲルマニウム）濃度［％］を示すグラフである。また、図３４は、本実施の形態の半導体装置を示す基板の要部断面図である。
【００９７】
なお、半導体領域１７（２１、２３、２５、２７、２９および３０）の構成および形成工程（ステップ１〜ステップ５）以外は、実施の形態１と同様であるためその説明を省略する。
【００９８】
図３２に示すように、実施の形態１のステップ３の前後にＣＨ３ＳｉＨ４の５ｓｃｃｍの４０ｓ間の供給を追加し、合計１５ｎｍ程度のベース領域を形成する。
【００９９】
即ち、実施の形態１のステップ１および２の後に、原料ガスとして、例えば、ＤＣＳを１００ｓｃｃｍ、ＧｅＨ４を１２．６ｓｃｃｍ、Ｂ２Ｈ６を７．９ｓｃｃｍおよびＣＨ３ＳｉＨ４を５ｓｃｃｍ供給し、４０秒間成膜し、ｐ−ＳｉＧｅＣ２３ｂを形成した後、ＣＨ３ＳｉＨ４の供給を停止し、４０秒間成膜し、ｐ−ＳｉＧｅ２５を形成する。その後、ＣＨ３ＳｉＨ４の供給を再開し、４０秒間成膜し、ｐ−ＳｉＧｅＣ２７ａを形成する（ステップ３’）。なお、本実施の形態においては、実施の形態１のステップ２で形成されるｉ−ＳｉＧｅＣを２３ａと、実施の形態１のステップ４で形成されるＣａｐＳｉＣを２７ｂとする。
【０１００】
もちろん本実施の形態においても、実施の形態１と同様に、多結晶ＳｉＧｅ３０とｐ−ＳｉＧｅ２５とが接触（接合）した後、炭素の供給源である原料ガスを供給する。従って、ｐ−ＳｉＧｅＣ２７ａおよびＣａｐＳｉＣ２７ｂは、多結晶シリコン膜９の突出部の裏面の下（多結晶ＳｉＧｅ３０の下）には成長しない（図１８参照）。
【０１０１】
以上の工程によって、ベース領域とコレクタ領域との間に跨るように炭素ドープ層（ｉ−ＳｉＧｅＣを２３ａ、ｐ−ＳｉＧｅＣ２３ｂ）が７ｎｍ程度形成される（図３３、図３４）。言い換えれば、コレクタ領域の上方領域からベース領域の下方領域にかけて炭素ドープ層が形成される。また、ベース領域とエミッタ領域との間に跨るように炭素ドープ層（ｐ−ＳｉＧｅＣ２７ａ、ＣａｐＳｉＣを２７ｂ）が７ｎｍ程度形成される（図３３、３４）。言い換えれば、ベース領域の上方領域からエミッタ領域の下方領域にかけて炭素ドープ層が形成される。その後は、実施の形態１と同様に処理を行う。
【０１０２】
その結果、実施の形態１に準じた効果を奏することができる。
【０１０３】
（実施の形態５）
実施の形態１においては、ベース領域（ｐ−ＳｉＧｅ２５）上の炭素ドープ層をＣａｐＳｉＣとしたが、かかる層をｉ−ＳｉＧｅＣとしてもよい。
【０１０４】
以下、図３５を参照しながら説明する。図３５は、本実施の形態の半導体装置の主要部位を形成する際の条件等を示す図表である。
【０１０５】
なお、実施の形態１のＣａｐＳｉＣ２７およびステップ４の工程以外は、実施の形態１と同様であるためその図示および詳細な説明を省略する。
【０１０６】
即ち、実施の形態１のステップ３の後に、原料ガスとして、例えば、ＤＣＳを５０ｓｃｃｍ、ＧｅＨ４を２４ｓｃｃｍ、ＣＨ３ＳｉＨ４を５ｓｃｃｍおよびＨＣｌを１０ｓｃｃｍ供給しながら１４ｓ成膜することにより、ｉ−ＳｉＧｅＣを形成する。この際、圧力は、７Ｔｏｒｒ、温度は、６７０℃である（ステップ４’）。
【０１０７】
もちろん本実施の形態においても、実施の形態１と同様に、多結晶ＳｉＧｅ３０とｐ−ＳｉＧｅ２５とが接触（接合）した後、炭素の供給源である原料ガスを供給する。従って、ｉ−ＳｉＧｅＣは、多結晶シリコン膜９の突出部の裏面の下（多結晶ＳｉＧｅ３０の下）には成長しない（図１８参照）。その後は、実施の形態１と同様に処理を行う。なお、本実施の形態の半導体装置の構成は、実施の形態１のＣａｐＳｉＣ２７をｉ−ＳｉＧｅＣに置き換えた形状である。
【０１０８】
このように、ベース領域の上下の炭素ドープ層をそれぞれｉ−ＳｉＧｅＣとしても実施の形態１と同様の効果を奏することができる。
【０１０９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１０】
例えば前記実施の形態においては、ｎｐｎ型のバイポーラトランジスタについて説明したが、ｐｎｐ型のバイポーラトランジスタにも本発明を適用可能である。また、ＳｉＧｅ／Ｓｉを用いたＨＢＴについて説明したが、他の半導体の組合せに適用してもよい。また、ＨＢＴに限らずＳｉを用いたバイポーラトランジスタに適用してもよい。
【０１１１】
例えば前記実施の形態においては、コレクタ領域をＳｉＧｅで構成したが、Ｓｉで形成してもよい。但し、Ｓｉのエピタキシャル成長温度（例えば７４０℃）はＳｉＧｅのそれ（例えば６７０℃）より高く、ＳｉＧｅを用いた方が熱負荷が小さく、また、温度の制御性が良くなる。また、その成膜性も良くなると考えられる。
【０１１２】
また、各実施の形態の構成を組み合わせてもよい。
【０１１３】
例えば、実施の形態３〜５と実施の形態２を組合せ、実施の形態３〜５のベース領域より下部の炭素ドープ層を省略してもよい。
【０１１４】
また、実施の形態１と３を組合せ、実施の形態１のベース領域（ｐ−ＳｉＧｅ２５）の上下の炭素ドープ層のいずれか一方をベース領域から離間して配置してもよい。
【０１１５】
また、実施の形態１と４を組合せ、実施の形態１のベース領域（ｐ−ＳｉＧｅ２５）の上下の炭素ドープ層のいずれか一方をベース領域と重なるよう配置してもよい。
【０１１６】
また、実施の形態３と４を組合せ、例えば、ベース領域（ｐ−ＳｉＧｅ２５）の上下の炭素ドープ層の一方をベース領域と重なるよう配置し、他方をベース領域から離間して配置してもよい。この他にも、種々の組合せが可能である。
【０１１７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１１８】
半導体基板の上部の開口部内に第１、第２および第３半導体領域を順次成長させ、開口部上から突出した突出部の裏面が前記半導体基板と対向している半導体膜の裏面から第４半導体領域を成長させる際に、前記第２半導体領域が前記第４半導体領域と接続した後に、炭素をドープしながら前記第３半導体領域の下方領域を形成したので、バイポーラトランジスタの特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体装置を示す基板の要部平面図である。
【図１９】本発明の実施の形態１である半導体装置の主要部位の深さ方向の位置関係と各部位のＧｅ（ゲルマニウム）濃度を示すグラフである。
【図２０】本発明の実施の形態１である半導体装置の主要部位を形成する際の条件等を示す図表である。
【図２１】本発明の実施の形態１である半導体装置の主要部位を形成する際の時間と原料ガスの流量との関係を示すグラフである。
【図２２】ＳｉＧｅＨＢＴとＳｉを用いたバイポーラトランジスタ（ＳｉＢＪＴ）と遮断周波数（ｆＴ）特性を示すグラフである。
【図２３】ベース領域の上下に炭素ドープをしたＳｉＧｅＨＢＴと、炭素ドープをしていないＳｉＧｅＨＢＴのｈＦＥ特性を示すグラフである。
【図２４】本発明の実施の形態１の効果を説明するための半導体装置のコレクタ電流Ｉｃおよびベース電流Ｉｂとベースエミッタ間電圧Ｖｂｅとの関係を示す図である。
【図２５】本発明の実施の形態１の効果を説明するための半導体装置のコレクタ電流Ｉｃおよびベース電流Ｉｂとベースエミッタ間電圧Ｖｂｅとの関係を示す図である。
【図２６】本発明の実施の形態２である半導体装置の主要部位を形成する際の条件等を示す図表である。
【図２７】本発明の実施の形態２である半導体装置の主要部位の深さ方向の位置関係と各部位のＧｅ（ゲルマニウム）濃度を示すグラフである。
【図２８】本発明の実施の形態２である半導体装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態３である半導体装置の主要部位を形成する際の条件等を示す図表である。
【図３０】本発明の実施の形態３である半導体装置の主要部位の深さ方向の位置関係と各部位のＧｅ（ゲルマニウム）濃度を示すグラフである。
【図３１】本発明の実施の形態３である半導体装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態４である半導体装置の主要部位を形成する際の条件等を示す図表である。
【図３３】本発明の実施の形態４である半導体装置の主要部位の深さ方向の位置関係と各部位のＧｅ（ゲルマニウム）濃度を示すグラフである。
【図３４】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【図３５】本発明の実施の形態５である半導体装置の主要部位を形成する際の条件等を示す図表である。
【符号の説明】
１    半導体基板
３    ｎ型エピタキシャル層
５    素子分離
６    酸化シリコン膜
７    窒化シリコン膜
９    多結晶シリコン膜
１１    ボロンドーピング層
１３    酸化シリコン膜
１５    酸化シリコン膜
１７    半導体領域
２１  ｉ−ＳｉＧｅ（コレクタ領域）
２１ｎ  ｎ−ＳｉＧｅ（コレクタ領域）
２３  ｉ−ＳｉＧｅＣ（炭素ドープ層）
２５  ｐ−ＳｉＧｅ（ベース領域）
２７  ＣａｐＳｉＣ（炭素ドープ層）
２９  ＣａｐＳｉ（エミッタ領域）
２９ｎ  ｎ−ＣａｐＳｉ（エミッタ領域）
３０  多結晶ＳｉＧｅ
３３    酸化シリコン膜
３５    多結晶シリコン膜
３７    多結晶シリコン膜
４１    チタンシリサイド膜
ｆＴ  遮断周波数
ｈＦＥ  電流増幅率
Ｉｂ    ベース電流
Ｉｃ    コレクタ電流
Ｌ１、Ｌ３、Ｌ４    開口幅
ＯＡ１    開口部
ＯＡ２    開口部
Ｖｂｅ  ベースエミッタ間電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004266029.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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