(57)【要約】【課題】高調波を抑圧しながら、大型化を回避できる分波器、通信機を提供する。【解決手段】アンテナ端子３に並列に接続された送信側フィルタ１および受信側フィルタ２と、アンテナ端子３並びに送信側フィルタ１および受信側フィルタ２の少なくとも一方の間に位置する整合回路１５とを有する。整合回路１５の一部は、高調波抑圧用のトラップ回路９、１０を兼ねている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
アンテナ端子に並列に接続された送信側フィルタおよび受信側フィルタと、
アンテナ端子、並びに、送信側フィルタおよび受信側フィルタの少なくとも一方の間に位置する整合回路とを有し、
前記整合回路の一部は、高調波抑圧用のトラップ回路を兼ねていることを特徴とする、分波器。
【請求項２】
前記トラップ回路は、抑圧する高調波に応じた少なくとも１つのオープンスタブを備えていることを特徴とする、請求項１に記載の分波器。
【請求項３】
前記整合回路は、上記アンテナ端子とアースとの間に接続された並列インダクタンス素子を備えていることを特徴とする、請求項２に記載の分波器。
【請求項４】
前記オープンスタブは、送信側フィルタおよび受信側フィルタの通過帯域内にて、容量性であり、かつ前記並列インダクタンス素子との合成リアクタンスが容量性であることを特徴とする、請求項３に記載の分波器。
【請求項５】
前記並列インダクタンス素子が２０以上のＱ値を有することを特徴とする、請求項３または４に記載の分波器。
【請求項６】
前記整合回路が、アンテナ端子に接続された第１の並列容量と、直列インダクタと、第２の並列容量とを備え、
該第１の並列容量が前記トラップ回路を含むことを特徴とする、請求項１ないし４の何れか１項に記載の分波器。
【請求項７】
前記送信側フィルタおよび受信側フィルタの双方、もしくはそれぞれを搭載するパッケージが設けられ、
該パッケージ及び整合回路の一部を実装する多層基板が設けられていることを特徴とする、請求項１ないし６の何れか１項に記載の分波器。
【請求項８】
前記トラップ回路が多層基板に内蔵されていることを特徴とする、請求項７に記載の分波器。
【請求項９】
前記整合回路の並列インダクタンス素子がチップコイルであることを特徴とする、請求項７または８に記載の分波器。
【請求項１０】
前記整合回路の並列インダクタンス素子がショートスタブであり、多層基板に内蔵されていることを特徴とする、請求項７または８に記載の分波器。
【請求項１１】
前記送信側フィルタおよび受信側フィルタの双方を搭載するパッケージが設けられ、
該パッケージに整合回路が内蔵されていることを特徴とする、請求項１ないし６の何れか１項に記載の分波器。
【請求項１２】
前記整合回路の並列インダクタンス素子が、らせん状パターンのマイクロストリップ線路で形成されていることを特徴とする、請求項１０または１１に記載の分波器。
【請求項１３】
前記送信側フィルタおよび受信側フィルタは、それぞれ、弾性表面波フィルタであることを特徴とする、請求項１ないし１２の何れか１項に記載の分波器。
【請求項１４】
前記送信側フィルタが、アンテナ側に直列共振子が配置されているラダー型フィルタであることを特徴とする、請求項１ないし１３の何れか１項に記載の分波器。
【請求項１５】
請求項１ないし１４の何れか１項に記載の分波器を有していることを特徴とする、通信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、弾性表面波フィルタを用いた分波器（デュプレクサ）、特に、部品点数の増加や、製品サイズの増加を抑制しながら、高調波の抑圧と耐サージ性との向上を実現できる分波器、およびそれを用いた通信機に関するものである。
【０００２】
【従来の技術】
近年、移動体通信機の一つである携帯電話は、汎用されるにつれ、さらなる薄型化や小型化と共に動作の安定化（例えば、経時的な故障率の低減）が求められてきている。
【０００３】
このような携帯電話では、アンテナを送信側と受信側とで共用して小型化を図るために、送信用高周波信号と、上記送信用高周波数信号と中心周波数が相違する受信用高周波信号とを分けるための分波器（デュプレクサ、以下、ＤＰＸと記す）が設けられている。よって、上記ＤＰＸは、アンテナに接続された送信フィルタと受信フィルタとをそれぞれ有している。
【０００４】
上記ＤＰＸにおいては、図１１に示すように、送信側（Ｔｘ）と受信側（Ｒｘ）との間の相互干渉を抑制するため、例えば、アンテナ（ＡＮＴ．）とＲｘフィルタ５２との間に整合回路として、並列容量５９−直列インダクタ５８−並列容量５７の３セクションで構成されるローパスフィルタが設けられている（特許文献１参照）。
【０００５】
上記ＤＰＸでは、上記整合回路により、アンテナ側からみたＲｘフィルタ５２側の相手周波数（つまりＴｘフィルタ５１の通過帯域周波数）におけるインピーダンスを無限大にし、かつ、合成時の相手側通過帯域インピーダンスの変化を最小限にできて、相互干渉を抑制できる。
【０００６】
一方、ＤＰＸに対しては、高調波（特に２倍波と３倍波）抑圧に関する要求がある。すなわち、携帯電話の一回路ブロック図である図１２に示すように、携帯電話では、通常、ＤＰＸ５０のＴｘフィルタ５１の入力側にはパワーアンプ（ＰＡ）６１が配置されており、ＰＡ６１の特性上、通信信号の高調波が発生するので、アンテナから高調波も発信されて、上記高調波がノイズになるという不都合を生じている。そこで、従来は、上記不都合を回避するために、Ｔｘフィルタ５１の入力端子とＰＡ６１との間の位置６３にアイソレーターを配置していた。
【０００７】
さらに、上記携帯電話のフィルタとして、通過帯域が高くなるに伴い、小型化が可能な弾性表面波フィルタ（以下、ＳＡＷフィルタと記す）の使用が検討されてきた。上記ＳＡＷフィルタは、圧電基板上に、複数の電極指を交叉させて有するくし型電極部（すだれ状電極、又はインターディジタルトランスデューサといい、以下、ＩＤＴと記す）を、複数、弾性表面波の伝搬方向に沿って有し、さらに好ましくは上記各ＩＤＴにおける上記伝搬方向に沿った両側（左右）にそれぞれ反射器（リフレクタ）を備えているものである。
【０００８】
しかしながら、ＳＡＷフィルタを用いたＤＰＸにおいても、ＳＡＷフィルタの構造上から、通過帯域の周波数に対する高調波（２倍波、３倍波、・・・、ｎ倍波）が通過させるため、ＰＡ６１から入力された高調波も通過させてしまい、ノイズ発生につながる恐れがある。
【０００９】
また、ＳＡＷフィルタの電極間ピッチはサブミクロンから２μｍと狭いために耐サージ性が低いという問題点がある。携帯電話使用時に静電気がアンテナから侵入すると、ＳＡＷフィルタが破壊されるという問題点があり、ＥＳＤ（静電気放電）対策が求められている。
【００１０】
【特許文献１】
特開平６−３５０３０７号公報（公開日：１９９４年１２月２２日）
【００１１】
【特許文献２】
特開平７−２２６６０７号公報（公開日：１９９５年８月２２日）
【００１２】
【特許文献３】
特開２００１−１２７６６３号公報（公開日：２００１年５月１１日）
【００１３】
【特許文献４】
特開２００１−３５２２７１号公報（公開日：２００１年１２月２１日）
【００１４】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載のＤＰＸに対して、小型化を図るため、Ｔｘフィルタ５１およびＲｘフィルタ５２にそれぞれＳＡＷフィルタを用いた場合、ＰＡ６１からＳＡＷフィルタであるＴｘフィルタ５１に入力される高調波を抑圧するために、Ｔｘフィルタ５１とＰＡ６１との間にアイソレーターを別に設置したり、ＳＡＷフィルタからの高調波を抑圧するのに、アンテナとＴｘフィルタ５１との間にアイソレーターを別に設置したりする必要がある。さらに、用いた各ＳＡＷフィルタの耐サージ性を向上させる保護回路を別に設けると、アイソレーターや保護回路といった部品数が多くなって、大型化を招来するという課題を生じている。
【００１５】
【課題を解決するための手段】
本発明のＤＰＸは、以上の課題を解決するために、アンテナ端子に並列に接続された送信側（Ｔｘ）フィルタおよび受信側（Ｒｘ）フィルタと、アンテナ端子、並びに、送信側フィルタおよび受信側フィルタの少なくとも一方の間に位置する整合回路とを有し、前記整合回路の一部は、高調波抑圧用のトラップ回路を兼ねていることを特徴としている。
【００１６】
上記構成によれば、整合回路を有しているので、アンテナを送信側と受信側とで共有しても送信側フィルタおよび受信側フィルタの間での相互干渉を抑制できて、上記構成を有する通信機において、アンテナの共有による小型化を図りながら送受信を安定化できる。
【００１７】
また、上記構成では、整合回路の一部に、高調波抑圧用のトラップ回路を兼ねさせて設けたから、高調波抑圧が可能となり、かつ、従来のように、別に設ける必要が有ったアイソレーターを省くことができる。
【００１８】
上記ＤＰＸでは、前記トラップ回路は、抑圧する高調波に応じた少なくとも１つのオープンスタブを備えていることが好ましい。上記構成によれば、オープンスタブは、例えば多層基板内に形成できて、大型化を回避できる。
【００１９】
上記ＤＰＸにおいては、前記整合回路は、アンテナ端子とアースとの間に接続された並列インダクタンス素子を備えていることが望ましい。上記構成によれば、並列インダクタンス素子により、整合回路の容量を調整できて、整合回路において所望する特性を発揮できる。その上、上記構成においては、静電気放電のような大電圧なサージ電流がアンテナに印加されても、上記サージ電流を並列インダクタンス素子によりアースに逃がすので、受信側フィルタを上記サージ電流から守ることができて、耐サージ性を向上できる。
【００２０】
上記ＤＰＸでは、前記オープンスタブは、送信側フィルタおよび受信側フィルタの通過帯域内にて、容量性であり、かつ前記並列インダクタンス素子との合成リアクタンスが容量性であることが好ましい。上記構成によれば、容量性であることにより、整合回路の特性の調整が容易になる。
【００２１】
上記ＤＰＸにおいては、前記並列インダクタンス素子が２０以上のＱ値を有することが望ましい。上記構成によれば、２０以上のＱ値によって、上記構成の特性（例えば、挿入損失）を改善できる。
【００２２】
上記ＤＰＸでは、前記整合回路が、アンテナ端子に接続された第１の並列容量と、直列インダクタと、第２の並列容量とを備え、該第１の並列容量が前記トラップ回路を含むことが好ましい。
【００２３】
上記ＤＰＸにおいては、前記送信側フィルタおよび受信側フィルタの双方、もしくはそれぞれを搭載するパッケージが設けられ、該パッケージ及び整合回路の一部を実装する多層基板が設けられていてもよい。上記構成によれば、整合回路の一部を実装したので、整合回路の調整が容易であり、高Ｑ値のインダクタンスを整合回路に用いることができて、特性上有利にできる。
【００２４】
上記ＤＰＸでは、前記トラップ回路が多層基板に内蔵されていてもよい。上記構成によれば、トラップ回路を多層基板に内蔵したから、大型化を回避できる。
【００２５】
上記ＤＰＸにおいては、前記整合回路の並列インダクタンス素子がチップコイルであってもよい。上記構成によれば、整合回路の並列インダクタンス素子をチップコイルとしたので、高Ｑ値のインダクタンスを整合回路に用いることができて、特性上有利にできる。
【００２６】
上記ＤＰＸでは、前記整合回路の並列インダクタンス素子がショートスタブであり、多層基板に内蔵されていてもよい。上記構成によれば、ショートスタブを多層基板に内蔵したから、大型化を回避できる。
【００２７】
上記ＤＰＸにおいては、前記送信側フィルタおよび受信側フィルタの双方を搭載するパッケージが設けられ、該パッケージに整合回路が内蔵されていてもよい。上記構成によれば、パッケージに整合回路を内蔵したから、大型化を回避できる。
【００２８】
上記ＤＰＸでは、前記整合回路の並列インダクタンス素子が、らせん状パターンのマイクロストリップ線路で形成されていてもよい。上記ＤＰＸにおいては、前記送信側フィルタが、前記送信側フィルタおよび受信側フィルタは、それぞれ、弾性表面波フィルタであってもよい。上記ＤＰＸでは、アンテナ側に直列共振子が配置されているラダー型フィルタであってもよい。上記構成によれば、送信側フィルタおよび受信側フィルタをそれぞれ弾性表面波フィルタとしたから、耐サージ性の改善効果をより一層発揮できる。
【００２９】
本発明の通信機は、上記の何れかに記載のＤＰＸを有していることを特徴としている。
【００３０】
【発明の実施の形態】
本発明の実施の各形態について図１ないし図１０に基づいて説明すれば、以下の通りである。
【００３１】
（実施の第一形態）
図１（ａ）は本発明に係る実施の第一形態に関するＤＰＸの回路構成を示し、図１（ｂ）は上記ＤＰＸに用いたオープンスタブの平面図を示している。また、図２は本実施の第一形態に係るＤＰＸの組み立て図および外観の斜視図を示している。
【００３２】
図１（ａ）に示すように、上記ＤＰＸでは、Ｔｘでも示されている送信信号が入力される入力端子４と、Ｒｘでも示されている受信信号が出力される出力端子５と、ＡＮＴで示されている送信信号と受信信号が入出力される入出力共用端子であるアンテナ端子３が設けられている。
【００３３】
送信信号、受信信号用の各バンドパスフィルタ（ＢＰＦ）として、入力側と出力側とに直列共振子がそれぞれ配置されているＴ型ラダー型のＳＡＷフィルタが、ＴｘＳＡＷ１、およびＲｘＳＡＷ２としてそれぞれ使用されている。
【００３４】
ＴｘＳＡＷ１は、アンテナ端子３と入力端子４との間に接続されている。ＲｘＳＡＷ２は、アンテナ端子３と出力端子５との間に接続されている。これらＴｘＳＡＷ１、およびＲｘＳＡＷ２は、図２（ａ）および図２（ｂ）に示すように、１つのパッケージ１８に搭載されて納められている。
【００３５】
さらに、上記ＤＰＸには、図１（ａ）に示すように、アンテナ端子３とＴｘＳＡＷ１との間に接続されたコンデンサ６と、アンテナ端子３とＲｘＳＡＷ２との間に接続された並列の第一容量１４と、直列のインダクタ８と、並列の第二容量７とからなる整合回路１５が接続されている。
【００３６】
第一容量１４は、アンテナ端子３とアースとの間に接続されている。インダクタ８は、アンテナ端子３とＲｘＳＡＷ２との間に接続されている。第二容量７は、ＲｘＳＡＷ２とアースとの間に接続されている。
【００３７】
上記コンデンサ６と、第一容量１４と、インダクタ８と、第二容量７とにより、インピーダンス整合用の整合回路１５が形成されている。整合回路１５は、ＡＮＴの終端条件にインピーダンスを整合させる回路である。すなわち、このインピーダンスの整合回路１５は、ＲｘＳＡＷ２の通過帯域周波数にて、ＴｘＳＡＷ１のインピーダンスができるだけオープン特性になるように、かつ、ＲｘＳＡＷ２のインピーダンスがＡＮＴ終端条件とできるだけ同じになるように整合するためのものである。
【００３８】
同時に、整合回路１５は、ＴｘＳＡＷ１の通過帯域周波数にて、ＲｘＳＡＷ２のインピーダンスができるだけオープン特性になるように、かつ、ＴｘＳＡＷ１のインピーダンスがＡＮＴ終端条件とできるだけ同じになるように整合するためのものである。
【００３９】
上記ＤＰＸのＴｘフィルタであるＴｘＳＡＷ１はＲｘ通過帯域に減衰極を集めた特性にする必要がある。一方、ＲｘフィルタとしてのＲｘＳＡＷ２はＴｘ通過帯域に減衰極を集めた特性にする必要がある。そこで、高周波側にできる減衰極は全てＲｘ通過帯域減衰のために使用するように設計されている。
【００４０】
したがって、上記ＤＰＸのＴｘＳＡＷ１およびＲｘＳＡＷ２は、高調波抑圧用の減衰極について考慮できないものとなっている。高調波抑圧の方法としては、トラップ回路を付加することが一般的であるが、小型化を考えるとトラップ回路を単純に付加することはできない。
【００４１】
そこで、本実施の第一形態では、上記第一容量１４は、Ｔｘ帯域の２倍波と３倍波の高調波が発生する周波数で減衰極を得るための各オープンスタブ（トラップ回路）９、１０をマイクロストリップ線路で形成して有している。上記オープンスタブ９、１０により、それぞれＴｘ帯域の２倍波と３倍波の高調波を抑圧できる。
【００４２】
なお、２つのオープンスタブ９、１０は、それぞれ２倍波を抑圧するためのものと、３倍波を抑圧するためのものであるため、長さが互いに異ならされており、それぞれ、２倍波、３倍波でのおよそ１／４λとされている。
【００４３】
オープンスタブは共振点よりも低周波数領域では容量性を、高周波数領域では誘導性を持つという特徴がある。上記の様に、高調波を抑圧するためのオープンスタブは通過帯域周波数では容量性であることになる。
【００４４】
スタブとは、スタブ共振器とも呼ばれ、分布定数線路を、λ／４の偶数倍の長さで短絡（ショートスタブ）、もしくはλ／４の奇数倍の長さで開放（オープンスタブ）としたインピーダンス零の直列共振器、またはλ／４の奇数倍の長さで短絡もしくはλ／４の偶数倍の長さで開放としたインピーダンス∞の並列共振器である。上記λは、所望する減衰極の周波数の波長である。
【００４５】
これらオープンスタブ９、１０を、図１（ｂ）に示すように内蔵する、多層基板１２が設けられている。また、オープンスタブ９、１０は、それらを形成する各マイクロストリップ線路を多層基板１２内の層に内蔵して形成されているから、上記オープンスタブ９、１０を設けても、多層基板１２の厚さが５０μｍ程度厚くなるだけで、上記多層基板１２の面方向の断面積（つまり占有面積）を、設ける前と同様に維持して、大型化を回避できる。
【００４６】
上記ＤＰＸにおいては、各オープンスタブ９、１０は通過帯域内で並列キャパシタンス素子として働き、かつＴｘ帯域の２倍波および３倍波の高調波をそれぞれ抑圧する長さに調節されるので容量値が固定されている。
【００４７】
そこで、上記ＤＰＸでは、第一容量１４において所望の容量を得るために、容量調整用として並列インダクタンス素子１１が、アンテナ端子３とアースとの間に接続されて設けられている。
【００４８】
また、上記多層基板１２上には、２つの積層コンデンサである、コンデンサ６および第二容量７と、２つの巻線タイプチップコイルである各インダクタ８、１１と、前記パッケージ１８とが表面実装されている。特に、並列インダクタンス素子１１はＱが２０以上の巻線タイプチップコイルが好ましい。各チップ部品は、多層基板１２の部品実装面に予め形成した信号線路で互いに接続されている。各部品を多層基板１２の表面に実装したのち、金属カバー２０を実装部品が覆われるように多層基板１２に対して実装して、本実施の第一形態のＤＰＸが完成される。
【００４９】
上記ＤＰＸでは、ＳＡＷフィルタである、ＴｘＳＡＷ１およびＲｘＳＡＷ２を用いることにより小型化を図ることができ、また、整合回路１５を、並列の第一容量１４と、直列のインダクタ８と、並列の第二容量７の構成とし、並列の第一容量１４を、各オープンスタブ（トラップ回路）９、１０と並列インダクタンス素子１１とで形成することで、高調波の抑圧と静電気放電（ＥＳＤ）対策をも同時に実現できる。
【００５０】
（実施の第二形態）
本発明に係る実施の第二形態のＤＰＸを図３および図４に基づいて説明すれば以下の通りである。なお、本実施の第二形態では、上記実施の第一形態と同様な機能を有する部材については同一の部材番号を付与してそれらの説明を省いた。
【００５１】
上記ＤＰＸでは、並列インダクタンス素子１１を、実施の第一形態にて用いた巻線タイプチップコイルに代えて、図３（ａ）に示すように、マイクロストリップ線路による並列インダクタンス素子１６が設けられている。
【００５２】
アースと短絡しているマイクロストリップ線路である並列インダクタンス素子１６は、ショートスタブとか、１/２波長線路、短絡スタブとも呼ばれ、本来はある特性の周波数を減衰させる働きを備えているが、本実施の第二形態ではインダクタンス素子としてのみ使用されている。
【００５３】
一般に、ショートスタブは、反共振点よりも小さい周波数では誘導性、反共振点から共振点の領域の周波数では容量性、共振点よりも大きい周波数では誘導性を有している。本実施の第二形態では、ＲｘＳＡＷ２の通過帯域内で誘導性を有するようにショートスタブである並列インダクタンス素子１６の長さが決定されていることが好ましい。
【００５４】
この並列インダクタンス素子１６のマイクロストリップ線路は、図３（ｂ）に示すように、多層基板１２の積層構造内に、例えば各オープンスタブ９、１０が形成されている層と同層上に内蔵されている。
【００５５】
また、並列インダクタンス素子１６のマイクロストリップ線路のパターンは、ミアンダ状でもよいし、らせん状でもよいが、小型化を図れることから、らせん状パターンが好ましい。上記パターンの一方は、多層基板１２にその厚さ方向に設けられたスルーホール（図示せず）によって多層基板１２の裏面のアースパターンに接続されている。また、並列インダクタンス素子１６のマイクロストリップ線路は、その共振点が通過帯域よりも高周波側となるように設定されており、よって、通過帯域ではインダクタンス成分を有している。
【００５６】
本実施の第二形態では、実装部品点数を削減しつつ、高調波抑圧と耐サージ性向上の効果が得られる。つまり、容量調整用の並列インダクタンス素子１６をマイクロストリップ線路で得るため、マイクロストリップ線路は多層基板１２の積層構造に内蔵することが可能であり、実施の第一形態で多層基板１２の表面に実装していた並列インダクタンス素子１１の効果を、代替することができると共に、並列インダクタンス素子１６のマイクロストリップ線路に要するパターン面積を小さくすることができるため、小型化できる。
【００５７】
このような実施の第二形態のＤＰＸでは、図４に示すように、多層基板１２上に、コンデンサ６および第二容量７と、インダクタ８と、前記各ＴｘＳＡＷ１、ＲｘＳＡＷ２とが表面実装されている。各チップ部品は、多層基板１２の部品実装面に予め形成した信号線路で互いに接続されている。各部品を多層基板１２の表面に実装したのち、金属カバー２２を実装部品が覆われるように多層基板１２に対して実装して、本実施の第二形態のＤＰＸが完成される。
【００５８】
なお、本実施の形態では、各ＴｘＳＡＷ１、ＲｘＳＡＷ２をそれぞれ別々のパッケージに搭載したが、上記双方を１つのパッケージに搭載してもよい。また、上記の実施の各形態においては、ＢＰＦである各ＴｘＳＡＷ１、ＲｘＳＡＷ２は入力側と出力側に直列共振子が配置されるＴ型ラダー型のＳＡＷフィルタとしたが、これらは、並列共振子から始まるπ型ラダー型のフィルタであってもよい。
【００５９】
上記のようなＤＰＸを用いた携帯電話等の通信機では、ＴｘＳＡＷ１からの高調波を、各オープンスタブ９、１０によって抑圧することができ、携帯電話などのセット商品のノイズ特性を向上させることができる。
【００６０】
各オープンスタブ９、１０を使用して高調波を抑圧できることを調べるために、第一容量１４に通常の積層コンデンサを用いた従来例と、本実施の第一形態とを、それぞれ各周波数での挿入損失をそれぞれ測定した。それらの結果を図５（図中、本実施の第一形態を実線にて、従来例を破線にて示した）および表１に示した。
【００６１】
【表１】
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【００６２】
図５および表１から明らかなように、各オープンスタブ９、１０の各共振点を、それぞれ、ほぼ２倍波、３倍波の各高調波の波長に合わせることで、ＰＡから発生したり、ＳＡＷフィルタから発生したりする高調波やスプリアスを抑圧できることが分かる。
【００６３】
次に、本発明に係る実施の第一および第二形態のＤＰＸと、従来例のＤＰＸとを、耐サージ性について調べた。その結果を図６に示した。図６の、各印加電圧に対する静電破壊率を示す、各検量線は以下の通りであった。ここで、ｍは直線の傾きを、μは６３％確率での印加電圧を示す。ｍ、μ共に大きい方が耐サージ性は高い。
【００６４】
従来例：×−×、Fail/Data::30/30、γ＝０．０
ｍ（１）＝４．５６、μ（１）＝２．３３ｅ＋００２
実施の第二形態：＋−＋、Fail/Data::30/30、γ＝０．０
ｍ（１）＝３．３６、μ（１）＝３．７９ｅ＋００３
実施の第一形態：＊−＊、Fail/Data::30/30、γ＝０．０
ｍ（１）＝３．２８、μ（１）＝３．９５ｅ＋００３
図６から明らかなように、本発明は従来例と比べて、耐サージ性をより向上でき、携帯電話などのセット商品の電気的耐久性を向上させることができることが分かる。すなわち、本発明においては、並列インダクタンス素子１１、１６をＡＮＴ−Ｔｘ（Ｒｘ）間に接続しているため、ＡＮＴから静電気によるサージ電流が飛び込んでも、並列インダクタンス素子１１、１６を通してアース側に上記サージ電流を逃がすことができ、ＳＡＷフィルタにサージ電流が達することを阻止できるため、耐サージ性が向上する。
【００６５】
また、本実施の第一および第二形態では、Ｔ型のラダー型ＳＡＷフィルタを使用している設計であるから、一つの共振子に印加される電圧を分散させることができるため、耐サージ性を向上できる。
【００６６】
さらに、ＤＰＸサイズを大きくすること無く、上記２つの効果（高調波抑圧、耐サージ性向上）が得られるのは、各オープンスタブ９、１０を多層基板１２の積層構造に内蔵したマイクロストリップ線路で形成して、マイクロストリップ線路の形成に必要な面積を多層基板１２内に内挿できるため、ＤＰＸの表面積を大きくする必要がないからである。
【００６７】
また、部品点数の増加を回避できるのは（整合回路１５のＣとＬを全てチップで構成した場合と比べて）、通過帯域内ではオープンスタブが並列キャパシタンス素子として機能するから、従来の積層コンデンサなどのチップ部品で設けられていた並列キャパシタンス素子を削除することができる。また、オープンスタブで発生する容量は並列インダクタンス素子を実装することで調整できるため、結果的に部品点数の増加を招かない。
【００６８】
また、上記ＤＰＸにおいて、用いた並列インダクタンス素子のＱ値を１〜１００の範囲内で種々変化させて、その挿入損失を測定した。それらの結果を図７および図８に示した。その結果から、用いた並列インダクタンス素子のＱ値は２０以上が好ましいことが分かる。さらに、一般にマイクロストリップ線路で形成するインダクタよりも巻線タイプのチップコイル部品のＱは高いので、並列インダクタンス素子に巻線タイプのチップコイル部品を使用した方がＤＰＸの挿入損失を劣化させることが少ない点で有利である。
【００６９】
次に、図９および図１０に示すように、らせん状パターン３４でマイクロストリップ線路を形成すると、ミアンダ状パターン３２のマイクロストリップ線路と比較してパターン長を短くできるため、パターン配置に必要な面積を小さくすることができる。
【００７０】
そのメカニズムは以下の通りである。らせん状パターンにすると、隣接する配線に流れる信号の方向が同じになるため、電流によって発生する磁界が打ち消されにくくなる。これに対しミアンダ状パターンでは、隣接する配線に流れる信号の方向が逆になるため、電流によって発生する磁界が打ち消されやすくなる。したがって、磁界結合が、らせん状パターンの方が小さくなるため、磁界結合によるインダクタンス成分のロスも小さくなり、その結果、パターン長を短くすることができる。
【００７１】
以下に、本願発明と、各先行技術との対比についてそれぞれ述べる。まず、特開平７−２２６６０７号公報には、誘電体多層基板の内層に配置したストリップ線路（整合回路）と基板主面に設けたＳＡＷフィルタとをビアホールによって接続する、ＳＡＷフィルタを用いたデュプレクサが開示されている。上記公報の実施例中にオープンスタブを形成して減衰極を得るという記載がある。しかしながら、上記公報の構成では、整合回路の構成が本願発明と異なると共に、ＥＳＤ対策の効果はない。
【００７２】
次に、特開平１３−３５２２７１号公報においては、移動体通信機のアンテナに接続する静電気保護回路が開示されている。上記公報の構造では、並列接続した伝送線路を設けることにより、ＡＮＴ．から飛び込んだ静電気をアースに逃がし、静電気放電による破壊を防止できる。この構造では、高調波を抑制する機能はないので、別途、高調波を抑制するトラップ回路を設ける必要がある。
【００７３】
最後に、特開平１３−１２７６６３号公報では、高周波スイッチモジュールで、ＡＮＴ．−フィルタ間に並列インダクタンス素子と直列キャパシタンス素子から構成される回路を静電気保護用に付加した構成が開示されている。上記構成においては、付加回路面積が必要になることによる回路の大型化を抑制するために、多層基板の積層構造が使用されている。この構成では、高調波を抑制するトラップ回路とは別に静電気保護用の回路を設けるので、部品点数が増加する。
【００７４】
【発明の効果】
本発明のＤＰＸは、以上のように、アンテナ端子に並列に接続された送信側フィルタおよび受信側フィルタと、アンテナ端子、並びに送信側フィルタおよび受信側フィルタの少なくとも一方の間に位置する整合回路とを有し、前記整合回路の一部は、高調波抑圧用のトラップ回路を兼ねている構成である。
【００７５】
それゆえ、上記構成は、整合回路の一部が高調波抑圧用のトラップ回路を兼ねているので、高調波抑圧を図ることができると共に、大型化を回避できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るＤＰＸの実施の第一形態を示し、（ａ）は回路ブロック図であり、（ｂ）は上記ＤＰＸの各オープンスタブの平面図である。
【図２】（ａ）〜（ｃ）は上記ＤＰＸの各組み立て図である。
【図３】本発明に係るＤＰＸの実施の第二形態を示し、（ａ）は回路ブロック図であり、（ｂ）は上記ＤＰＸの各オープンスタブおよび並列インダクタンス素子の平面図である。
【図４】（ａ）〜（ｃ）は上記ＤＰＸの各組み立て図である。
【図５】上記ＤＰＸにおいて、２倍波および３倍波の高調波が従来例のＤＰＸと比べて低減されていることを示すグラフである。
【図６】上記実施の第一および第二形態のＤＰＸと、従来例のＤＰＸとの各耐サージ性を示すグラフである。
【図７】上記実施の第一形態のＤＰＸにおける、用いた並列インダクタンス素子のＱ値の違いによる挿入損失の変化を示すグラフである。
【図８】上記実施の第一形態のＤＰＸにおける、用いた並列インダクタンス素子のＱ値の違いによる挿入損失の変化を示す、他のグラフである。
【図９】上記ＤＰＸに用いたマイクロストリップ線路長とインダクタンスとの関係を、らせん状パターンとミアンダ状パターンとで示したグラフである。
【図１０】上記マイクロストリップ線路の平面図であり、（ａ）はミアンダ状パターンを示し、（ｂ）はらせん状パターンを示す。
【図１１】従来のＤＰＸの回路ブロック図である。
【図１２】従来の携帯電話の回路ブロック図である。
【符号の説明】
１    ＴｘＳＡＷ（送信側フィルタ）
２    ＲｘＳＡＷ（受信側フィルタ）
３    アンテナ端子
９    オープンスタブ（トラップ回路）
１０    オープンスタブ（トラップ回路）
１５    整合回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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