(57)【要約】【課題】過渡応答時の突入電流を応答性良く確実に防ぐと共に、定常動作時に必要な電流を流し、チップサイズの大型化を抑えた半導体装置を得る。【解決手段】高電圧電源端子２ａに接続され、高電圧電源配線の上層配線と下層配線とを組み合せてコイル状配線１７ａが形成された高電圧電源配線部７ａと、高電圧電源端子２ｂに接続され、高電圧電源配線の上層配線と下層配線とを組み合せてコイル状配線１７ｂが形成され、且つコイル状配線１７ｂは、コイル状配線１７ａに対してコイルの中心軸が略平行に形成されると共に同一の巻方向に形成され、逆方向に電流が流される高電圧電源配線部７ｂとを備えた。過渡応答時に突入電流が入力された場合に、コイル状配線１７ａおよびコイル状配線１７ｂによるそれぞれの自己インダクタンスに加え、両コイル状配線１７ａ，１７ｂによる相互インダクタンスが発生し、インダクタンスの作用を大きく発生することができる。【選択図】        図１
2004200612.tif 000002
【特許請求の範囲】
【請求項１】
第１の高電圧電源端子に接続され、高電圧電源配線の上層配線と下層配線とを組み合せて第１のコイル状配線が形成された第１の高電圧電源配線部と、
第２の高電圧電源端子に接続され、高電圧電源配線の上層配線と下層配線とを組み合せて第２のコイル状配線が形成され、且つその第２のコイル状配線は、上記第１のコイル状配線に対してコイルの中心軸が略平行に形成されると共に同一の巻方向に形成され、逆方向に電流が流される第２の高電圧電源配線部と、
プッシュプル形式の出力ドライバが設けられ、上記第１の高電圧電源配線部を通じて入力された高電圧電源を外部容量負荷に供給しその外部容量負荷を駆動する第１の出力ブロックと、
プッシュプル形式の出力ドライバが設けられ、上記第２の高電圧電源配線部を通じて入力された高電圧電源を外部容量負荷に供給しその外部容量負荷を駆動する第２の出力ブロックとを備えた半導体装置。
【請求項２】
第１の高電圧電源端子に接続され、高電圧電源配線の上層配線と下層配線とを組み合せて第１のコイル状配線が形成された第１の高電圧電源配線部と、
第２の高電圧電源端子に接続され、高電圧電源配線の上層配線と下層配線とを組み合せて第２のコイル状配線が形成され、且つその第２のコイル状配線は、上記第１のコイル状配線に対してコイルの中心軸が略平行に形成されると共に逆の巻方向に形成され、同一方向に電流が流される第２の高電圧電源配線部と、
プッシュプル形式の出力ドライバが設けられ、上記第１の高電圧電源配線部を通じて入力された高電圧電源を外部容量負荷に供給しその外部容量負荷を駆動する第１の出力ブロックと、
プッシュプル形式の出力ドライバが設けられ、上記第２の高電圧電源配線部を通じて入力された高電圧電源を外部容量負荷に供給しその外部容量負荷を駆動する第２の出力ブロックとを備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、プラズマディスプレイパネル（ＰＤＰ）や蛍光表示管（ＶＦＤ）のような外部容量負荷を駆動するプッシュプル形式の出力ドライバが設けられ、過渡応答時に高電圧電源端子から入力される突入電流を防ぐ半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置として、半導体装置内にバイアス（ｖｉａｓ）接続線を用いて誘導回路を組み込んだものがある（例えば、特許文献１）。
また、従来のＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｃｅｎｃｅ）駆動装置において、ＥＬ素子にインダクタンス素子を並列に接続して、そのＥＬ素子に突入電流が流れるのを防止するものがある（例えば、特許文献２）。
さらに、従来のＥＬ駆動装置において、出力回路に不要輻射ノイズ（ＥＭＩ）を阻止するＥＭＩ対策用インダクタを挿入したものがある（例えば、特許文献３）。
【０００３】
【特許文献１】
特開平１０−１５４７９５号公報（第４頁［０００９］、第５頁［００１０］）
【特許文献２】
特開平１１−３２９７２０号公報（第２頁［００１５］）
【特許文献３】
特開平１１−２８２４２５号公報（第３頁［００１３］）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、インダクタの数および配置について考慮されておらず、過渡応答時に高電圧電源端子から入力される突入電流を応答性良く確実に防ぐことができないので、高電圧電源端子からＰＤＰやＶＦＤのような外部容量負荷への出力端子までの間に突入電流制限抵抗を設けなくてはならない。
その結果、出力ドライバのオンへの動作時において、高電圧電源端子から外部容量負荷への初期電圧供給時における突入電流制限抵抗による電圧低下により、画面切り換わり時初期の表示輝度が低下し、所定の表示輝度が得られるまでに時間がかかってしまう。また、突入電流制限抵抗により消費電力を浪費してしまったり、チップサイズが大型化してしまう。
このように、突入電流制限抵抗を設けなくなってはならないことにより、定常動作時に必要な電流を流すことができなかったり、消費電力を浪費してしまったり、チップサイズが大型化してしまうなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、過渡応答時の突入電流を応答性良く確実に防ぐと共に、定常動作時に必要な電流を流し、消費電力の浪費およびチップサイズの大型化を抑えた半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、第１の高電圧電源端子に接続され、高電圧電源配線の上層配線と下層配線とを組み合せて第１のコイル状配線が形成された第１の高電圧電源配線部と、第２の高電圧電源端子に接続され、高電圧電源配線の上層配線と下層配線とを組み合せて第２のコイル状配線が形成され、且つ第２のコイル状配線は、第１のコイル状配線に対してコイルの中心軸が略平行に形成されると共に同一の巻方向に形成され、逆方向に電流が流される第２の高電圧電源配線部とを備えたものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置を示す構成図であり、図において、半導体装置１は、プラズマディスプレイパネル（ＰＤＰ）や蛍光表示管（ＶＦＤ）のような表示パネル駆動用のＩＣである。
その半導体装置１において、高電圧電源端子（第１、第２の高電圧電源端子）２ａ，２ｂは、対向する位置に設けられ、それぞれ高電圧電源を入力するものである。
また、出力ブロック（第１の出力ブロック）３において、ＮｃｈＭＯＳＦＥＴ３ａおよびＰｃｈＭＯＳＦＥＴ３ｂは、プッシュプル形式の出力ドライバを構成し、高電圧電源端子２ａから入力された高電圧電源を出力端子５ａを介してコンデンサ６ａおよび抵抗６ｂからなるＰＤＰやＶＦＤのような外部容量負荷を駆動するものである。また、同様に出力ブロック（第２の出力ブロック）４において、ＮｃｈＭＯＳＦＥＴ４ａおよびＰｃｈＭＯＳＦＥＴ４ｂは、プッシュプル形式の出力ドライバを構成し、高電圧電源端子２ｂから入力された高電圧電源を出力端子５ｂを介してコンデンサ６ａおよび抵抗６ｂからなるＰＤＰやＶＦＤのような外部容量負荷を駆動するものである。
なお、従来の技術では、過渡応答時に高電圧電源端子２ａ，２ｂから突入電流が入力される場合がある。特に、ＮｃｈＭＯＳＦＥＴ３ａおよびＰｃｈＭＯＳＦＥＴ３ｂ、あるいは、ＮｃｈＭＯＳＦＥＴ４ａおよびＰｃｈＭＯＳＦＥＴ４ｂが同時にオンした場合には、高電圧電源端子２ａ，２ｂから入力される突入電流を応答性良く確実に防ぐことができないので、高電圧電源端子２ａ，２ｂから出力端子５ａ，５ｂまでの間に突入電流制限抵抗を設けなくてはならず、その結果、定常動作時に必要な電流を流すことができなかったり、チップサイズが大型化してしまった。
【０００８】
この実施の形態１では、その過渡応答時の突入電流を応答性良く確実に防ぐ目的で、高電圧電源端子２ａおよび出力ブロック３間に高電圧電源配線部（第１の高電圧電源配線部）７ａを設け、高電圧電源端子２ｂおよび出力ブロック４間に高電圧電源配線部（第２の高電圧電源配線部）７ｂを設けたものである。
図２は高電圧電源配線部の詳細を示す斜視図であり、図において、第１層配線１４は、第１絶縁膜１１および第２絶縁膜１２間の高電圧電源配線、第２層配線１５は、第２絶縁膜１２および第３絶縁膜１３間の高電圧電源配線、層間配線１６は、第２絶縁膜１２を貫通して第１層配線１４および第２層配線１５間を接続する高電圧電源配線である。このように、高電圧電源配線の上層配線と下層配線と層間配線とを組み合せてコイル状配線１７を形成する。
図３はこの発明の実施の形態１による半導体装置を示す平面図であり、図２に示されているコイル状配線を備えた高電圧電源配線部７a及び高電圧電源配線部７ｂが上下方向、平行に配置されている。
図３のように高電圧電源配線部が配置されることにより、図１に示したように、高電圧電源配線部７ａ，７ｂのコイル状配線（第１、第２のコイル状配線）１７ａ，１７ｂは、互いのコイルの中心軸が略平行に形成されると共に同一の巻方向に形成され、逆方向に電流が流されるように配置されている。
したがって、過渡応答時に高電圧電源端子２ａ，２ｂから突入電流が入力される場合には、コイル状配線１７ａ，１７ｂによるそれぞれの自己インダクタンスに加え、両コイル状配線１７ａ，１７ｂにより発生する磁気が互いに他方のコイル状配線に同一方向で鎖交することから相互インダクタンスが生じ、インダクタンスの作用を大きくすることができる。一方、定常動作時には、コイル状配線１７ａ，１７ｂは単なる配線となり、突入電流制限抵抗のように電流を制限することがなく、必要な電流を流すことができる。
【０００９】
以上のように、この実施の形態１によれば、インダクタンスの作用が大きく発生することにより、過渡応答時に高電圧電源端子２ａ，２ｂから入力される突入電流を応答性良く確実に防ぐことができ、高電圧電源端子２ａ，２ｂから出力端子５ａ，５ｂまでの間に突入電流制限抵抗を設けなくても良く、その結果、定常動作時に必要な電流を流すことができると共に消費電力の浪費およびチップサイズの大型化を抑えることができる。
また、コイル状配線７ａおよびコイル状配線７ｂ間では、両コイル状配線７ａ，７ｂにより発生した磁気が相殺され、磁気の外部への放出を抑えることができる。
【００１０】
実施の形態２．
図４はこの発明の実施の形態２による半導体装置を示す構成図であり、図において、高電圧電源端子２ａ、コイル状配線７ａ、出力ブロック３および出力端子５ａは、図１と同一である。
高電圧電源端子（第２の高電圧電源端子）２ｃは、高電圧電源端子２ａと同一の辺に設けられ、高電圧電源を入力するものである。
また、出力端子５ｃは、出力端子５ａと同一の辺に設けられ、高電圧電源をコンデンサ６ａおよび抵抗６ｂからなる外部容量負荷に出力するものである。
この実施の形態２では、過渡応答時の突入電流を応答性良く確実に防ぐ目的で、高電圧電源端子２ａおよび出力ブロック３間に高電圧電源配線部（第１の高電圧電源配線部）７ａを設け、高電圧電源端子２ｃおよび出力ブロック４間に高電圧電源配線部（第２の高電圧電源配線部）７ｃを設けたものである。
図５はこの発明の実施の形態２による半導体装置を示す平面図であり、図２に示されているコイル状配線を備えた高電圧電源配線部７a及び高電圧電源配線部７ｃが上下方向、平行に配置されている。実施の形態１と異なり、高電圧電源配線部７ａ及び高電圧電源配線部７ｃのコイルは、逆の巻方向のものである。
図５のように高電圧電源配線部が配置されることにより、図４に示したように、高電圧電源配線部７ａ，７ｃのコイル状配線（第１、第２のコイル状配線）１７ａ，１７ｃは、互いのコイルの中心軸が略平行に形成されると共に逆の巻方向に形成され、同一方向に電流が流されるように配置されている。
したがって、過渡応答時に高電圧電源端子２ａ，２ｃから突入電流が入力される場合には、コイル状配線１７ａ，１７ｃによるそれぞれの自己インダクタンスに加え、両コイル状配線１７ａ，１７ｃにより発生する磁気が互いに他方のコイル状配線に同一方向で鎖交することから相互インダクタンスが生じ、インダクタンスの作用を大きくすることができる。一方、定常動作時には、コイル状配線１７ａ，１７ｃは単なる配線となり、突入電流制限抵抗のように電流を制限することがなく、必要な電流を流すことができる。
【００１１】
以上のように、この実施の形態２によれば、インダクタンスの作用が大きく発生することにより、過渡応答時に高電圧電源端子２ａ，２ｃから入力される突入電流を応答性良く確実に防ぐことができ、高電圧電源端子２ａ，２ｃから出力端子５ａ，５ｃまでの間に突入電流制限抵抗を設けなくても良く、その結果、定常動作時に必要な電流を流すことができると共に消費電力の浪費およびチップサイズの大型化を抑えることができる。
また、コイル状配線７ａおよびコイル状配線７ｃ間では、両コイル状配線７ａ，７ｃにより発生した磁気が相殺され、磁気の外部への放出を抑えることができる。
なお、この実施の形態２では、高電圧電源端子を高電圧電源端子２ａ，２ｃのように２個設けたものを示したが、共通に１個だけ設けるようにしても良い。
【００１２】
【発明の効果】
以上のように、この発明によれば、第１の高電圧電源端子に接続され、高電圧電源配線の上層配線と下層配線とを組み合せて第１のコイル状配線が形成された第１の高電圧電源配線部と、第２の高電圧電源端子に接続され、高電圧電源配線の上層配線と下層配線とを組み合せて第２のコイル状配線が形成され、且つ第２のコイル状配線は、第１のコイル状配線に対してコイルの中心軸が略平行に形成されると共に同一の巻方向に形成され、逆方向に電流が流される第２の高電圧電源配線部とを備えるように構成したので、第１のコイル状配線および第２のコイル状配線によるそれぞれの自己インダクタンスに加え、両コイル状配線による相互インダクタンスが発生し、インダクタンスの作用を大きく発生することができる。
このように、インダクタンスの作用が大きく発生することにより、過渡応答時に第１および第２の高電圧電源端子から入力される突入電流を応答性良く確実に防ぐことができ、第１および第２の高電圧電源端子から出力端子までの間に突入電流制限抵抗を設けなくても良く、その結果、定常動作時に必要な電流を流すことができると共に消費電力の浪費およびチップサイズの大型化を抑えることができる。
また、第１のコイル状配線および第２のコイル状配線間では、両コイル状配線により発生した磁気が相殺され、磁気の外部への放出を抑えることができる半導体装置が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置を示す構成図である。
【図２】高電圧電源配線部の詳細を示す斜視図である。
【図３】この発明の実施の形態１による半導体装置を示す平面図である。
【図４】この発明の実施の形態２による半導体装置を示す構成図である。
【図５】この発明の実施の形態２による半導体装置を示す平面図である。
【符号の説明】
１  半導体装置、２ａ  高電圧電源端子（第１の高電圧電源端子）、２ｂ，２ｃ  高電圧電源端子（第２の高電圧電源端子）、３  出力ブロック（第１の出力ブロック）、３ａ，４ａ  ＮｃｈＭＯＳＦＥＴ（出力ドライバ）、３ｂ，４ｂ  ＰｃｈＭＯＳＦＥＴ（出力ドライバ）、４  出力ブロック（第１の出力ブロック）、５ａ〜５ｃ  出力端子、６ａ  コンデンサ（外部容量負荷）、６ｂ  抵抗（外部容量負荷）、７ａ  高電圧電源配線部（第１の高電圧電源配線部）、７ｂ，７ｃ  高電圧電源配線部（第２の高電圧電源配線部）、１１  第１絶縁膜、１２第２絶縁膜、１３  第３絶縁膜、１４  第１層配線、１５  第２層配線、１６層間配線、１７  コイル状配線、１７ａ  コイル状配線（第１のコイル状配線）、１７ｂ，１７ｃ  コイル状配線（第２のコイル状配線）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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