(57)【要約】【課題】ＲＡＭに書き込むデータを入力するために用いられるデータバスのビット数と入力データのビット数とが異なる場合に、データを入力するデータバスのラインを選択することができる半導体集積回路を提供する。【解決手段】この半導体集積回路は、データが入力されるＫビット（Ｋは２以上の整数）のデータバスＤ０〜Ｄ７と、データバスにＮビット（ＮはＫより小さい整数）のデータが入力されるときに、設定された信号に従って、データバスの上位側のＮ個のラインと下位側のＮ個のラインとの内の一方を介して入力されたデータを選択する選択回路ＳＥＬ（０）〜ＳＥＬ（１３）と、選択回路によって選択されたデータを記憶するＲＡＭ（ランダムアクセスメモリ）１とを具備する。【選択図】　図１
2004094338.tif 000002
【特許請求の範囲】
【請求項１】
データが入力されるＫビット（Ｋは２以上の整数）のデータバスと、
前記データバスにＮビット（ＮはＫより小さい整数）のデータが入力されるときに、設定された信号に従って、前記データバスの上位側のＮ個のラインと下位側のＮ個のラインとの内の一方を介して入力されたデータを選択する選択回路と、
前記選択回路によって選択されたデータを記憶するＲＡＭ（ランダムアクセスメモリ）と、
を具備する半導体集積回路。
【請求項２】
前記選択回路が、
入力されるデータのビット数Ｎに対応して設定された信号に従って、入力されるＮビットのデータから複数のビットを選択する第１の選択回路と、
前記データバスの上位側のラインと下位側のラインとの内の所望の一方に対応して設定された信号に従って、前記第１の選択回路から出力される複数のビットの内のＮ個を選択して前記ＲＡＭに供給する第２の選択回路と、
を含む請求項１記載の半導体集積回路。
【請求項３】
前記選択回路が、
前記データバスの上位側のラインと下位側のラインとの内の所望の一方に対応して設定された信号に従って、前記データバスの上位側の複数のラインと下位側の複数のラインとの内の一方を介して入力されたデータを選択する第１の選択回路と、
入力されるデータのビット数Ｎに対応して設定された信号に従って、前記第１の選択回路から出力されるデータからＮ個のビットを選択して前記ＲＡＭに供給する第２の選択回路と、
を含む請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にＲＡＭを内蔵する半導体集積回路に関し、特に、入力されたデータをＲＡＭに書き込み、ＲＡＭから読み出されたデータに基づいてＬＣＤを駆動する半導体集積回路（ＬＣＤドライバ）に関する。
【０００２】
【従来の技術】
従来のＬＣＤドライバにおいては、ＲＡＭに書き込むデータをＭＰＵから入力するために用いられるデータバスのビット数に比べて入力データのビット数が少ない場合に、データバスの上位ビット側のラインにデータを割り当てていた。図４に、従来のＬＣＤドライバにおけるデータバスとデータとの関係を示す。ここでは、データバスのビット数が８ビットで、データのビット数が５ビットである場合について説明する。
【０００３】
図４に示すように、従来のＬＣＤドライバにおいては、データバスに含まれている８ビットのラインＤ７〜Ｄ０の内の上位５ビットのラインＤ７〜Ｄ３に、５ビットのデータＲ４〜Ｒ０が供給される。なお、下位３ビットのラインＤ２〜Ｄ０おけるデータはＲＡＭに記憶されないため、ダミーデータ「＊」として表している。
【０００４】
しかしながら、客先の仕様によっては、データバスの下位ビット側のラインに割り当てられたデータをＲＡＭに供給する必要があり、また、データのビット数も異なるため、その都度、ＬＣＤドライバのレイアウトを変更する必要があった。
【０００５】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＲＡＭに書き込むデータを入力するために用いられるデータバスのビット数と入力データのビット数とが異なる場合に、データを入力するデータバスのラインを選択することができる半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、データが入力されるＫビット（Ｋは２以上の整数）のデータバスと、データバスにＮビット（ＮはＫより小さい整数）のデータが入力されるときに、設定された信号に従って、データバスの上位側のＮ個のラインと下位側のＮ個のラインとの内の一方を介して入力されたデータを選択する選択回路と、選択回路によって選択されたデータを記憶するＲＡＭ（ランダムアクセスメモリ）とを具備する。
【０００７】
ここで、選択回路が、入力されるデータのビット数Ｎに対応して設定された信号に従って、入力されるＮビットのデータから複数のビットを選択する第１の選択回路と、データバスの上位側のラインと下位側のラインとの内の所望の一方に対応して設定された信号に従って、第１の選択回路から出力される複数のビットの内のＮ個を選択してＲＡＭに供給する第２の選択回路とを含むようにしても良い。
【０００８】
あるいは、選択回路が、データバスの上位側のラインと下位側のラインとの内の所望の一方に対応して設定された信号に従って、データバスの上位側の複数のラインと下位側の複数のラインとの内の一方を介して入力されたデータを選択する第１の選択回路と、入力されるデータのビット数Ｎに対応して設定された信号に従って、第１の選択回路から出力されるデータからＮ個のビットを選択してＲＡＭに供給する第２の選択回路とを含むようにしても良い。
【０００９】
このように構成した本発明によれば、ＲＡＭを内蔵する半導体集積回路において、ＲＡＭに書き込むデータを入力するために用いられるデータバスのビット数と入力データのビット数とが異なる場合に、データを入力するデータバスのラインを選択することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路の構成を示す。図１に示すように、この半導体集積回路は、ＭＰＵからデータを入力するために用いられる８ビットのデータバスＤ０〜Ｄ７と、データバスＤ０〜Ｄ７に入力される任意のビット数のデータから２ビットを各々選択するセレクタＳＥＬ（０）〜ＳＥＬ（６）と、セレクタＳＥＬ（０）〜ＳＥＬ（６）によって選択された２ビットの内の１ビットを各々選択するセレクタＳＥＬ（７）〜ＳＥＬ（１３）と、セレクタＳＥＬ（７）〜ＳＥＬ（１３）から８ビットのデータラインＬ０〜Ｌ７を介して供給されるデータを記憶するＲＡＭ１とによって構成される。
【００１１】
ここで、入力されるデータのビット数に応じて、ビット数設定信号Ｐ０〜Ｐ２が、ハイレベル又はローレベルに設定される。ビット数設定信号Ｐ０〜Ｐ２の値を「１」又は「０」で表すと、一般的にＮビットのデータが入力される場合に、Ｎ＝（Ｐ２・２２＋Ｐ１・２＋Ｐ０）となるように、ビット数設定信号Ｐ０〜Ｐ２が設定される。例えば、１ビットの入力データＲ０が入力される場合には、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，１）と設定し、２ビットの入力データＲ１及びＲ０が入力される場合には、（Ｐ２，Ｐ１，Ｐ０）＝（０，１，０）と設定し、７ビットの入力データＲ６〜Ｒ０が入力される場合には、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，１）と設定する。ただし、８ビットの入力データＲ７〜Ｒ０が入力される場合には、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，０）と設定する。
【００１２】
セレクタＳＥＬ（０）〜ＳＥＬ（６）の各々は、入力端子Ｘ０に入力されるデータを出力端子Ｂから出力し、ビット数設定信号Ｐ０〜Ｐ２に基づいて、入力端子Ｘ０〜Ｘ７に入力されるデータの内から入力端子ＸＮに入力されるデータを選択して、出力端子Ａから出力する。ここで、Ｎ＝（Ｐ２・２２＋Ｐ１・２＋Ｐ０）である。
【００１３】
セレクタＳＥＬ（７）〜ＳＥＬ（１３）の各々は、モード信号Ｍに基づいて、Ｍ＝０である場合には、入力端子Ａから入力されたデータを選択し、Ｍ＝１である場合には、入力端子Ｂから出力されたデータを選択して、出力端子Ｏから出力する。モード信号Ｍは、ＭＰＵからデータが入力される際に、入力データがデータバスの上位ビット側に割り当てられているか下位ビット側に割り当てられているかを示しており、Ｍ＝０である場合には、データバスＤ０〜Ｄ７の上位ビット側を介してデータが入力されることを表し、Ｍ＝１である場合には、データバスＤ０〜Ｄ７の下位ビット側を介してデータが入力されることを示している。
【００１４】
ＲＡＭ１は、セレクタＳＥＬ（７）〜ＳＥＬ（１３）の出力するデータを記憶する。但し、ＲＡＭ１は、セレクタＳＥＬ（７）〜ＳＥＬ（１３）の内の上側Ｎ個（Ｎ＝（Ｐ２・２２＋Ｐ１・２＋Ｐ０））のセレクタが出力するデータを記憶し、その他のセレクタの出力するデータは記憶しない。
【００１５】
次に、図２を参照しながら、本実施形態に係る半導体集積回路の動作について説明する。図２は、データバスＤ０〜Ｄ７におけるデータを示す図である。ここで、記号「＊」は、ダミーデータを表している。
【００１６】
セレクタＳＥＬ（０）は、入力データがデータバスの下位ビット側に割り当てられている場合（Ｍ＝１）においては、入力端子Ｘ０に入力されたデータＲ０を出力端子Ｂから出力する。また、セレクタＳＥＬ（０）は、入力データがデータバスの上位ビット側に割り当てられている場合（Ｍ＝０）においては、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，０）である場合に、入力端子Ｘ０に入力されたデータＲ０を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，１）である場合に、入力端子Ｘ１に入力されたデータＲ０を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（０，１，０）である場合に、入力端子Ｘ２に入力されたデータＲ０を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（０，１，１）である場合に、入力端子Ｘ３に入力されたデータＲ０を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，０，０）である場合に、入力端子Ｘ４に入力されたデータＲ０を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，０，１）である場合に、入力端子Ｘ５に入力されたデータＲ０を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，０）である場合に、入力端子Ｘ６に入力されたデータＲ０を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，１）である場合に、入力端子Ｘ７に入力されたデータＲ０を出力端子Ａから出力する。一方、セレクタＳＥＬ（７）は、Ｍ＝０である場合に、セレクタＳＥＬ（０）の出力端子Ａから出力されたデータを選択し、Ｍ＝１である場合に、セレクタＳＥＬ（０）の出力端子Ｂから出力されたデータを選択して、データラインＬ０に出力する。
【００１７】
セレクタＳＥＬ（１）は、入力データがデータバスの下位ビット側に割り当てられている場合（Ｍ＝１）においては、入力端子Ｘ０に入力されたデータＲ１を出力端子Ｂから出力する。また、セレクタＳＥＬ（１）は、入力データがデータバスの上位ビット側に割り当てられている場合（Ｍ＝０）においては、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，０）である場合に、入力端子Ｘ１に入力されたデータＲ１を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（０，１，０）である場合に、入力端子Ｘ２に入力されたデータＲ１を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（０，１，１）である場合に、入力端子Ｘ３に入力されたデータＲ１を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，０，０）である場合に、入力端子Ｘ４に入力されたデータＲ１を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，０，１）である場合に、入力端子Ｘ５に入力されたデータＲ１を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，０）である場合に、入力端子Ｘ６に入力されたデータＲ１を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，１）である場合に、入力端子Ｘ７に入力されたデータＲ１を出力端子Ａから出力する。一方、セレクタＳＥＬ（８）は、Ｍ＝０である場合に、セレクタＳＥＬ（１）の出力端子Ａから出力されたデータを選択し、Ｍ＝１である場合に、セレクタＳＥＬ（１）の出力端子Ｂから出力されたデータを選択して、データラインＬ１に出力する。
【００１８】
セレクタＳＥＬ（２）は、入力データがデータバスの下位ビット側に割り当てられている場合（Ｍ＝１）においては、入力端子Ｘ０に入力されたデータＲ２を出力端子Ｂから出力する。また、セレクタＳＥＬ（２）は、入力データがデータバスの上位ビット側に割り当てられている場合（Ｍ＝０）においては、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，０）である場合に、入力端子Ｘ２に入力されたデータＲ２を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（０，１，１）である場合に、入力端子Ｘ３に入力されたデータＲ２を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，０，０）である場合に、入力端子Ｘ４に入力されたデータＲ２を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，０，１）である場合に、入力端子Ｘ５に入力されたデータＲ２を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，０）である場合に、入力端子Ｘ６に入力されたデータＲ２を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，１）である場合に、入力端子Ｘ７に入力されたデータＲ２を出力端子Ａから出力する。一方、セレクタＳＥＬ（９）は、Ｍ＝０である場合に、セレクタＳＥＬ（２）の出力端子Ａから出力されたデータを選択し、Ｍ＝１である場合に、セレクタＳＥＬ（２）の出力端子Ｂから出力されたデータを選択して、データラインＬ２に出力する。
【００１９】
セレクタＳＥＬ（３）は、入力データがデータバスの下位ビット側に割り当てられている場合（Ｍ＝１）においては、入力端子Ｘ０に入力されたデータＲ３を出力端子Ｂから出力する。また、セレクタＳＥＬ（３）は、入力データがデータバスの上位ビット側に割り当てられている場合（Ｍ＝０）においては、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，０）である場合に、入力端子Ｘ３に入力されたデータＲ３を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，０，０）である場合に、入力端子Ｘ４に入力されたデータＲ３を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，０，１）である場合に、入力端子Ｘ５に入力されたデータＲ３を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，０）である場合に、入力端子Ｘ６に入力されたデータＲ３を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，１）である場合に、入力端子Ｘ７に入力されたデータＲ３を出力端子Ａから出力する。一方、セレクタＳＥＬ（９）は、Ｍ＝０である場合に、セレクタＳＥＬ（２）の出力端子Ａから出力されたデータを選択し、Ｍ＝１である場合に、セレクタＳＥＬ（２）の出力端子Ｂから出力されたデータを選択して、データバスのラインＬ２に出力する。一方、セレクタＳＥＬ（１０）は、Ｍ＝０である場合に、セレクタＳＥＬ（３）の出力端子Ａから出力されたデータを選択し、Ｍ＝１である場合に、セレクタＳＥＬ（３）の出力端子Ｂから出力されたデータを選択して、データラインＬ３に出力する。
【００２０】
セレクタＳＥＬ（４）は、入力データがデータバスの下位ビット側に割り当てられている場合（Ｍ＝１）においては、入力端子Ｘ０に入力されたデータＲ４を出力端子Ｂから出力する。また、セレクタＳＥＬ（４）は、入力データがデータバスの上位ビット側に割り当てられている場合（Ｍ＝０）においては、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，０）である場合に、入力端子Ｘ４に入力されたデータＲ４を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，０，１）である場合に、入力端子Ｘ５に入力されたデータＲ４を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，０）である場合に、入力端子Ｘ６に入力されたデータＲ４を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，１）である場合に、入力端子Ｘ７に入力されたデータＲ４を出力端子Ａから出力する。一方、セレクタＳＥＬ（１１）は、Ｍ＝０である場合に、セレクタＳＥＬ（４）の出力端子Ａから出力されたデータを選択し、Ｍ＝１である場合に、セレクタＳＥＬ（４）の出力端子Ｂから出力されたデータを選択して、データラインＬ４に出力する。
【００２１】
セレクタＳＥＬ（５）は、入力データがデータバスの下位ビット側に割り当てられている場合（Ｍ＝１）においては、入力端子Ｘ０に入力されたデータＲ５を出力端子Ｂから出力する。また、セレクタＳＥＬ（５）は、入力データがデータバスの上位ビット側に割り当てられている場合（Ｍ＝０）においては、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，０）である場合に、入力端子Ｘ５に入力されたデータＲ５を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，０）である場合に、入力端子Ｘ６に入力されたデータＲ５を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，１）である場合に、入力端子Ｘ７に入力されたデータＲ５を出力端子Ａから出力する。一方、セレクタＳＥＬ（１２）は、Ｍ＝０である場合に、セレクタＳＥＬ（５）の出力端子Ａから出力されたデータを選択し、Ｍ＝１である場合に、セレクタＳＥＬ（５）の出力端子Ｂから出力されたデータを選択して、データラインＬ５に出力する。
【００２２】
セレクタＳＥＬ（６）は、入力データがデータバスの下位ビット側に割り当てられている場合（Ｍ＝１）においては、入力端子Ｘ０に入力されたデータＲ６を出力端子Ｂから出力する。また、セレクタＳＥＬ（６）は、入力データがデータバスの上位ビット側に割り当てられている場合（Ｍ＝０）においては、（Ｐ２，Ｐ１，Ｐ０）＝（０，０，０）である場合に、入力端子Ｘ６に入力されたデータＲ６を出力端子Ａから出力し、（Ｐ２，Ｐ１，Ｐ０）＝（１，１，１）である場合に、入力端子Ｘ７に入力されたデータＲ６を出力端子Ａから出力する。一方、セレクタＳＥＬ（１３）は、Ｍ＝０である場合に、セレクタＳＥＬ（６）の出力端子Ａから出力されたデータを選択し、Ｍ＝１である場合に、セレクタＳＥＬ（６）の出力端子Ｂから出力されたデータを選択して、データラインＬ６に出力する。
【００２３】
ＲＡＭ１は、セレクタＳＥＬ（７）〜ＳＥＬ（１３）からデータラインＬ０〜Ｌ６を介して出力されるデータと、データラインＬ７を介して出力されるデータとを記憶する。
【００２４】
このように、Ｋビット（Ｋは２以上の整数）のデータバスを介してＮビット（ＮはＫより小さい整数）のデータを入力し、Ｍ＝０の場合には、データバスの上位側のＮ個のラインを介して入力されたデータをＲＡＭ１に供給し、Ｍ＝１の場合には、データバスの下位側のＮ個のラインを介して入力されたデータをＲＡＭ１に供給することができる。
【００２５】
次に、本発明の第２の実施形態について説明する。
図３に、本発明の第２の実施形態に係る半導体集積回路の構成を示す。図３に示すように、この半導体集積回路は、ＭＰＵからデータを入力するために用いられる８ビットのデータバスＤ０〜Ｄ７と、データバスＤ０〜Ｄ７に入力される任意のビット数を有するデータから所定数のビットをそれぞれ選択するセレクタＳＥＬ（２０）〜ＳＥＬ（２６）と、セレクタＳＥＬ（２０）〜ＳＥＬ（２６）によって選択された所定数のビット及びデータバスＤ０〜Ｄ７に入力されるデータの全ビットの内から必要なビットを選択するセレクタＳＥＬ（２７）と、セレクタＳＥＬ（２７）から８ビット用のデータラインＬ０〜Ｌ７を介して供給されるデータを記憶するＲＡＭ２とによって構成される。
【００２６】
本実施形態において、セレクタＳＥＬ（２０）〜ＳＥＬ（２６）は、入力データのビット数１〜７に対応して設けられており、モード信号Ｍに基づいて、入力データの上位側または下位側の対応するビット数をそれぞれ選択する。一方、セレクタＳＥＬ（２７）は、ビット数設定信号Ｐ０〜Ｐ２によって設定されたビット数Ｎ＝（Ｐ２・２２＋Ｐ１・２＋Ｐ０）に基づいて、セレクタＳＥＬ（２０）〜ＳＥＬ（２６）の内から、入力データのビット数に対応するセレクタの出力データを選択する。
【００２７】
セレクタＳＥＬ（２０）〜ＳＥＬ（２６）の各々において、Ｍ＝０である場合には、入力端子Ａ０、Ａ１、・・・から入力されるデータを選択し、Ｍ＝１である場合に、入力端子Ｂ０、Ｂ１、・・・から入力されるデータを選択して、出力端子Ｃ０、Ｃ１、・・・に出力する。ここで、モード信号Ｍは、ＭＰＵからデータが入力される際に、入力データがデータバスの上位ビット側に割り当てられているか下位ビット側に割り当てられているかを示しており、Ｍ＝０である場合には、データバスＤ０〜Ｄ７の上位ビット側を介してデータが入力されることを表し、Ｍ＝１である場合には、データバスＤ０〜Ｄ７の下位ビット側を介してデータが入力されることを示している。
【００２８】
セレクタＳＥＬ（２７）は、セレクタＳＥＬ（２０）から出力されたデータを入力端子Ａ０に入力し、セレクタＳＥＬ（２１）から出力されたデータを入力端子Ｂ０及びＢ１に入力し、セレクタＳＥＬ（２２）から出力されたデータを入力端子Ｃ０〜Ｃ２に入力し、セレクタＳＥＬ（２３）から出力されたデータを入力端子Ｄ０〜Ｄ３に入力し、セレクタＳＥＬ（２４）から出力されたデータを入力端子Ｅ０〜Ｅ４に入力し、セレクタＳＥＬ（２５）から出力されたデータを入力端子Ｆ０〜Ｆ５に入力し、セレクタＳＥＬ（２６）から出力されたデータを入力端子Ｇ０〜Ｇ６に入力し、データ入力ラインＤ０〜Ｄ７に入力されるデータを入力端子Ｈ０〜Ｈ７に入力する。なお、セレクタＳＥＬ（２７）の入力端子Ａ１〜Ａ７、Ｂ２〜Ｂ７、Ｃ３〜Ｃ７、Ｄ４〜Ｄ７、Ｅ５〜Ｅ７、Ｆ６〜Ｆ７、及び、Ｇ７には、ＲＡＭ２に記憶するための有効なデータが入力されないので、これらの入力端子は接地されている。
【００２９】
セレクタＳＥＬ（２７）は、ビット数設定信号Ｐ０〜Ｐ２に従って、入力される複数組のデータの内の１組のデータを選択して、出力端子Ｊ０〜Ｊ７からデータラインＬ０〜Ｌ７に供給する。本実施形態においてデータ入力バスＤ０〜Ｄ７に供給されるデータは、図２に示すものと同一である。
【００３０】
【発明の効果】
以上述べたように、本発明によれば、ＲＡＭを内蔵する半導体集積回路において、ＲＡＭに書き込むデータを入力するために用いられるデータバスのビット数と入力データのビット数とが異なる場合に、データを入力するデータバスのラインを選択することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。
【図２】データバスＤ０〜Ｄ７におけるデータを示す図である。
【図３】本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。
【図４】従来のＬＣＤドライバにおけるデータバスとデータとの関係を示す図である。
【符号の説明】
１、２　ＲＡＭ
ＳＥＬ（０）〜ＳＥＬ（１３）、ＳＥＬ（２０）〜ＳＥＬ（２７）　セレクタ
Ｄ０〜Ｄ７　データバス
Ｌ０〜Ｌ７　データライン
【図１】
2004094338.tif 000003
【図２】
2004094338.tif 000004
【図３】
2004094338.tif 000005
【図４】
2004094338.tif 000006