(57)【要約】【課題】本発明は、特性インピーダンスが低減された半導体パッケージ及びその半導体パッケージを容易に製造できる方法を提供する。【解決手段】本発明の半導体パッケージ１０は、ウェハ３と再配線層５との間に導電層９が形成された構成とすることによって、前記導電層９と再配線層５とが絶縁層４２を介して対向配置したマイクロストリップライン構造とする。また、本発明の半導体パッケージ１０の製造方法は、ウェハレベルＣＳＰによりウェハ３上に第１の絶縁層４１、導電層９、第２の絶縁層４２、再配線層５、封止樹脂層７、導電層９に接続した第１のポスト６１及び再配線層５に接続した第２のポスト６２を順次形成する構成とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
電極（２１，２２）が設けられたウェハ（３）上に形成された絶縁層（４１，４２）と、前記電極（２２）に接続された再配線層（５）と、前記電極（２１）に接続され、前記ウェハと前記再配線層との間に形成された導電層（９）と、前記ウェハ，前記絶縁層，前記再配線層，前記導電層を封止する封止樹脂層（７）と、前記導電層に接続して前記封止樹脂層を貫通して形成され、頂部の上面（６１ａ）上に半田バンプ（８１）が形成された導電性の第１のポスト（６１）と、前記再配線層に接続して前記封止樹脂層を貫通して形成され、頂部の上面（６２ａ）上に半田バンプ（８２）が形成された導電性の第２のポスト（６２）を有することを特徴とする半導体パッケージ。
【請求項２】
複数の電極（２１，２２）が設けられたウェハ（３）上に第１の絶縁層（４１）を形成する工程と、前記複数の電極のうちの１つ以上の電極（２１）に接続された導電層（９）を形成する工程と、前記導電層上に第２の絶縁層（４２）を形成する工程と、前記複数の電極のうちの１以上の残りの電極（２２）に接続された再配線層（５）を前記第２の絶縁層上に形成する工程と、前記ウェハ，前記第１の絶縁層，前記導電層，前記第２の絶縁層，前記再配線層を封止する封止樹脂層（７）を形成する工程と、前記導電層に接続して前記封止樹脂層を貫通した導電性の第１のポスト（６１）及び前記再配線層に接続して前記封止樹脂層を貫通した導電性の第２のポスト（６２）を形成する工程と、前記第１及び第２のポストの頂部の上面（６１ａ，６２ａ）上に半田バンプ（８１，８２）を形成する工程とを有することを特徴とする半導体パッケージの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、配線基板を使用しないウェハレベルＣＳＰにより製造された半導体パッケージに係り、特に、特性インピーダンスが低減された半導体パッケージに関する。
【０００２】
【従来の技術】
近年、半導体パッケージの小型化を実現するための技術として、ウェハレベルＣＳＰが提案されている。図３は、従来のウェハレベルＣＳＰによって得られた半導体パッケージ１を示す断面図である。このウェハレベルＣＳＰは、電極２が形成されたシリコンウェハ３をチップ切断することなく、絶縁樹脂層４，再配線層５，ポスト構造６，封止樹脂層７，半田バンプ８を順次形成してウェハ３のまま一括してパッケージングを行った後に、最後にウェハ３のダイシングを行う。このダイシングにより切断した半導体チップの大きさが半導体パッケージ１の大きさとなる。
ウェハレベルＣＳＰでは、フォトリソグラフィ等の技術を利用して半導体パッケージ１を製造することができるため、小型の半導体パッケージ１も容易に製造でき、また製造コストの削減も可能となる。
上述したウェハレベルＣＳＰによって得られた半導体パッケージ１については、その電気特性の信頼性を向上させるための技術が種々提案されている（特許文献１〜６参照。）。
【０００３】
【特許文献１】
国際公開第００／７７８４４号明細書
【特許文献２】
特開２００１−１９６４０８号公報
【特許文献３】
特開２００１−１６８１２６号公報
【特許文献４】
特開２０００−１８８３０５号公報
【特許文献５】
特開２０００−１８３０８７号公報
【特許文献６】
特開２０００−１６４７０９号公報
【０００４】
【発明が解決しようとする課題】
ところで、現在、集積回路（以下、ＩＣと言う。）を動作させるクロック周波数は既に数百ＭＨｚ〜数ＧＨｚに達しており、将来、数十〜数百ＧＨｚにまで達すると考えられている。
ウェハレベルＣＳＰによって製造された半導体パッケージ１は、通常、１チップのサイズが１〜６ｍｍ程度であり、再配線層５のパターン配線の線幅は数十μｍ、厚さは数μｍ〜数十μｍ程度である。半導体パッケージ１の小型化に伴ない、前記再配線層５は、狭ピッチ化していくことが予想される。
配線の線幅が狭くなると、前述したようにＩＣを高いクロック周波数で使用する場合、半導体パッケージ１の特性インピーダンスが大きくなり、信号の反射やクロストークノイズ等が発生することとなる。このため良好な電気特性が得られなくなる等の問題が生じる。
【０００５】
本発明の目的は、上記した事情に鑑みなされたものである。すなわち特性インピーダンスが低減された半導体パッケージ及びその半導体パッケージを容易に製造できる方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に係る発明は、電極（２１，２２）が設けられたウェハ（３）上に形成された絶縁層（４１，４２）と、前記電極（２２）に接続された再配線層（５）と、前記電極（２１）に接続され、前記ウェハと前記再配線層との間に形成された導電層（９）と、前記ウェハ，前記絶縁層，前記再配線層，前記導電層を封止する封止樹脂層（７）と、前記導電層に接続して前記封止樹脂層を貫通して形成され、頂部の上面（６１ａ）上に半田バンプ（８１）が形成された導電性の第１のポスト（６１）と、前記再配線層に接続して前記封止樹脂層を貫通して形成され、頂部の上面（６２ａ）上に半田バンプ（８２）が形成された導電性の第２のポスト（６２）を有することを特徴とする半導体パッケージである。
請求項２に係る発明は、複数の電極（２１，２２）が設けられたウェハ（３）上に第１の絶縁層（４１）を形成する工程と、前記複数の電極のうちの１つ以上の電極（２１）に接続された導電層（９）を形成する工程と、前記導電層上に第２の絶縁層（４２）を形成する工程と、前記複数の電極のうちの１以上の残りの電極（２２）に接続された再配線層（５）を前記第２の絶縁層上に形成する工程と、前記ウェハ，前記第１の絶縁層，前記導電層，前記第２の絶縁層，前記再配線層を封止する封止樹脂層（７）を形成する工程と、前記導電層に接続して前記封止樹脂層を貫通した導電性の第１のポスト（６１）及び前記再配線層に接続して前記封止樹脂層を貫通した導電性の第２のポスト（６２）を形成する工程と、前記第１及び第２のポストの頂部の上面（６１ａ，６２ａ）上に半田バンプ（８１，８２）を形成する工程とを有することを特徴とする半導体パッケージの製造方法である。
【０００７】
【発明の実施の形態】
図１は、本発明に係る実施の形態の半導体パッケージ１０の概略透視図である。図２は、図１中ＡＡ線の断面図である。なお、図１では、封止樹脂層７の図示を省略している。また、図１及び図２では、後述するシード層やパッシベーション膜の図示を省略している。
図１及び図２に示すように、半導体パッケージ１０は、複数の電極２が設けられたウェハ３上に形成された第１の絶縁層４１と、前記複数の電極２のうち１つ以上の電極２１に接続された導電層であるグランドプレーン層９と、このグランドプレーン層９上に形成された第２の絶縁層４２と、この第２の絶縁層４２上に形成され前記複数の電極２のうちの残りの１つ以上の電極２２に接続された再配線層５と、前記ウェハ２，前記第１の絶縁層４１，前記グランドプレーン層９，前記第２の絶縁層４２，前記再配線層５を封止する封止樹脂層７と、前記グランドプレーン層９に接続して前記封止樹脂層７を貫通し頂部の上面６１ａに半田バンプ８１が形成された第１のポスト６１と、前記再配線層５に接続して前記封止樹脂層７を貫通し頂部の上面６２ａに半田バンプ８２が形成されたポスト６２とを有している。
【０００８】
ここでは、ウェハ３として、シリコンウェハを採用しており、以下「Ｓｉウェハ３」と称する場合がある。電極２としては、各種導電性材料が採用可能であるが、ここではアルミニウム製パッドを採用している。
再配線層５は、導電性材料から構成されたパターン配線であり、ウェハ３上の複数の電極２のうちの１つ以上の電極２２と電気的に接続されている。また第２のポスト６２は、半田バンプ８２を介して外部の回路基板等と電気的に接続される電極を構成し、前記再配線層５と半田バンプ８２との間を電気的に接続する機能を果たす。
これにより、ウェハ３上の電極２２からの電気信号が、再配線層５とポスト６２を経由して半田バンプ８２より外部の回路基板等へ流れるようになっている。
【０００９】
前記グランドプレーン層９は、導電性材料から構成された導電層であり、複数の電極２のうち、前記した再配線層５と接続していない１つ以上の電極２１と電気的に接続されている。また第１のポスト６１は、半田バンプ８１を介して外部の回路基板等のアース電極と電気的に接続される電極を構成し、前記グランドプレーン層９と半田バンプ８１との間を電気的に接続する機能を果たす。これにより、グランドプレーン層９の電位が接地順位となる。
このグランドプレーン層９は、ウェハ３と再配線層５との間に位置し、その一部が第２の絶縁層４２を介して再配線層５と対向するように設けられている。以上により、前記対向するグランドプレーン層９及び再配線層５と、それらの間に位置する第２の絶縁層４２とがマイクロストリップライン構造を形成している。
このため、半導体パッケージ１０に高周波電流を流したとき、グランドプレーン層９は接地順位となり、またこのグランドプレーン層９と再配線層５との間の第２の絶縁層４２が誘電体として機能する。前記第２の絶縁層４２は、半導体パッケージ１０の特性インピーダンスにおいて、コンダクタンス成分やインダクタンス成分として作用することとなる。
【００１０】
前記したように本発明の半導体パッケージ１０では、マイクロストリップライン構造が設けられているため、例えば、再配線層５のパターン配線の配線幅や厚さ、また半導体パッケージ１０を流れる高周波電流の周波数等に応じて、グランドプレーン層９の大きさやグランドプレーン層９と再配線層５との間隔や、第２の絶縁層４２と使用する材料の誘電率等の条件を調整することによって、半導体パッケージ１０のインピーダンス特性におけるコンダクタンス成分やインダクタンス成分を容易に決定できる。
このため、前記した条件を調整することによって、半導体パッケージ１０の特性インピーダンスが使用条件において最小値となるようにすることができる。
【００１１】
以上により、例えばパターン配線の線幅が狭ピッチ化された再配線層５を有する半導体パッケージ１０であっても、その特性インピーダンスを容易に調整でき、値を低減できる。このため、外部のＩＣと接続され、高いクロック周波数で使用した場合であっても、半導体パッケージ１０の特性インピーダンスが小さいため、信号の反射やクロストークノイズ等が発生することを抑えることができる。
【００１２】
次に、本発明に係る半導体パッケージ１０の製造方法の一例を図面を参照して具体的に説明する。
まず、図１及び図２に示すように、集積回路（図示せず）及びその電極２、例えば、複数の電極２１，２２が設けられたＳｉウェハ３の全面（上面３ａの全面。以下もウェハ３の「全面」とは、上面３ａ全面のことを指す）にＳｉＮ等のパッシベーション膜（図示せず）を直接形成したものを準備し、このパッシベーション膜の電極２１，２２に整合する位置に開口部を形成し、電極２１，２２を露出させる。
図１及び図２に例示したものは、矩形状のＳｉウエハ３の上面３ａのうち、一方の端面側の角部付近にグランドプレーン層９に接続される電極２１が１つ設けられ、この一方の端面側に対向する他方の端面側に、再配線層５と接続される複数の電極２２が他方の端面に沿って設けられている。
【００１３】
次に、電極２１，２２に整合する位置に開口部４１ａを有する樹脂製の第１の絶縁層４１を形成する。第１の絶縁層４１は、例えばポリイミド、エポキシ樹脂又はシリコーン樹脂等からなる。また、第１の絶縁層４１は、例えば回転塗布法、印刷法、ラミネート法等により形成することができる。開口部４１ａは、例えば、第１の絶縁層４１を構成するポリイミド等の膜をウェハ３全面に成膜した後に、フォトリソグラフィ技術を利用してパターニングすることにより形成できる。
そして、電解めっき用の薄いシード層（図示せず）を第１の絶縁層４１上の必要領域（後述のグランドプレーン層９を形成する領域）に形成する。このシード層は、Ｃｕ、Ｃｒ、Ｔｉ、Ｎｉ、Ｗ、Ｔａ、Ｍｇ、Ａｕ等をそれぞれ単独に用いた金属層あるいは合金層であり、具体的には、例えばスパッタ法により形成されたＣｕ層及びＣｒ層の積層体又はＣｕ層及びＴｉ層の積層体等として形成される。また、無電解Ｃｕめっき層であっても良く、蒸着法、塗布法又は化学気相成長（ＣＶＤ）法等により形成された金属薄膜層であってもよく、これらを組み合わせても良い。
【００１４】
次に、前記シード層上のグランドプレーン層９の形成が不要な領域にレジスト膜（図示せず）を形成する。このレジスト膜には、複数の開口部４１ａのうちグランドプレーン層９が電気的に接続することになる電極２１及び第１のポスト６１に整合する１以上の開口部を含む領域におけるグランドプレーン層９の形成位置に整合する開口部が、フォトリソグラフィ技術により形成される。また、レジスト膜は、例えばフィルムレジストをラミネートする方法、液体レジストを回転塗布する方法等により形成することができる。
前記レジスト膜をマスクとして露出したシード層上に、めっき、スパッタ、蒸着等により金属から構成された導電層であるグランドプレーン層９を形成する。
グランドプレーン層９としては、第１の絶縁層４１に対する被覆膜厚の安定や、被着性、膜強度等の点では、めっきにより形成されたＣｕめっき層等が適切であるが、これに限定されず、Ｃｕ以外の金属のめっきにより形成した金属めっき層、スパッタ、蒸着等により形成された各種金属層であっても良い。グランドプレーン層９の形成後、レジスト膜を除去し、第１の絶縁層４１上に露出している不要なシード層をエッチング等により除去してグランドプレーン層９以外の部分に第１の絶縁層４１を露出させる。
以上により、第１の絶縁層４１に設けられた開口部４１ａを介して、電極２１に電気的に接続されたグランドプレーン層９を形成する。
【００１５】
図１では、第１の絶縁層４１の２／３以上を覆う矩形状の主部９１と、電極２１と主部９１とを接続するための電極接続用配線パターン９２と、第１のポスト６１と主部９１とを接続するためのポスト接続用配線パターン９３から構成されたグランドプレーン層９を例示している。この電極接続用配線パターン９２は、主部９１の角部付近と接続している。またポスト接続用配線パターン９３は、電極接続用配線パターン９２と接続している主部９１の角部付近と対角線上に位置する角部付近に接続され、第１の絶縁層４１の端面に沿って開口部４１ａと並設するように設けられている。
このグランドプレーン層９としては、後述する再配線層５の線幅や厚さ、グランドプレーン層９と再配線層５との間隔、第２の絶縁層４２の材質の比誘電率等に応じて、半導体パッケージ１０の特性インピーダンスが所望の値となる寸法に形成される。例えば、第１の絶縁層４１の一部又は全部を覆うようにして形成したグランドプレーン層９の一部を除去することで、目的の寸法形状に形成する等の手法が採用可能である。
【００１６】
次に、電極２のうちグランドプレーン層９と電気的に接続されていない１つ以上の電極２２に整合する位置と、グランドプレーン層９のうち第１のポスト６１を形成する位置とに開口部４２ａを有する樹脂製の第２の絶縁層４２を形成する。この第２の絶縁層４２の形成方法は、前述した第１の絶縁層４１の場合と同様であるため、詳細の説明は省略する。
ここで、第１のポスト６１は、前述したようにグランドプレーン層９と半田バンプ８１との間を電気的に接続する機能を果たすものであるため、前記第１のポスト６１を形成する位置とは、グランドプレーン層９の一部と整合する位置である。
図２に例示したグランドプレーン層９では、前記第１のポスト６１を形成する位置は、ポスト接続用配線パターン９３と整合する位置である。
【００１７】
次に、第２の絶縁層４２上に再配線層５を形成する。この再配線層５は、前記した第２の絶縁層４２に設けられた開口部４２ａのうち再配線層５と接続されるものと、後述する第２のポスト６２を形成する位置とを結ぶパターン配線から構成される。再配線層５の形成方法は、前述したグランドプレーン層９の場合と同様であるため、詳細の説明は省略する。
これにより、第２の絶縁層４２に設けられた開口部４２ａを介して、電極２のうちグランドプレーン層と接続されていない１つ以上の電極２２に電気的に接続された再配線層５を形成する。
【００１８】
そして、少なくとも後述する第１及び第２のポスト６１，６２を形成する位置に開口部７ａを有し、かつウェハ３，第１の絶縁層４１，グランドプレーン層９，第２の絶縁層４２，再配線層５を封止するように表面保護用の絶縁層である封止樹脂層７を形成する。封止樹脂層７としては、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等が好適に用いられる。
第１及び第２のポスト６１，６２を露出させる開口部７ａを有する封止樹脂層７を形成する工程は、例えば、封止樹脂層７を感光性ポリイミド樹脂等の感光性樹脂から構成し、これをフォトリソグラフィ技術によりパターニングすること等が採用可能であるが、これに限定されず、例えば前述した第１の絶縁層４１及び第２の絶縁層４２の形成方法等各種方法が採用可能である。
【００１９】
次に、封止樹脂層７に設けられた開口部７ａに、導電性材料からなる第１及び第２のポスト６１，６２を形成する。この第１及び第２のポスト６１，６２の形成方法は、前述したグランドプレーン層９や再配線層５の場合と同様であるため詳細の説明は省略する。これにより、グランドプレーン層９と電気的に接続され、封止樹脂層７の上面付近に頂部の上面６１ａが位置するポスト６１と、再配線層５と電気的に接続され、封止樹脂層７の上面付近に頂部の上面６２ａが位置するポスト６２とが形成される。
その後、前記第１及び第２のポスト６１，６２の頂部の上面６１ａ，６２ａに、例えばＮｉめっき層及びＡｕめっき層（いずれも図示略）を形成して、後の工程で形成する半田バンプ８１，８２の濡れ性の向上を図ること等も可能である。
【００２０】
そして、第１及び第２のポスト６１，６２上に半田バンプ８１，８２を形成する。この半田バンプ８１，８２の形成方法としては、めっき法、印刷法、メタルジェット法、ボールマウント等により、第１及び第２のポスト６１，６２上面６１ａ，６２ａ上に半田を設け、この半田を再溶融（リフロー）する方法等が挙げられる。
以上のように、従来のウェハレベルＣＳＰ技術と同様に、フォトリソグラフィ技術等が採用可能であり、安価で容易に本実施形態の半導体パッケージ１０を製造できる。また、前述したように、グランドプレーン層９の寸法等を調整することによって、容易に特性インピーダンスが低減された半導体パッケージ１０を製造することができる。
【００２１】
【発明の効果】
以上詳細に説明したように、本発明の半導体パッケージによれば、ウェハと再配線層との間に導電層が形成された構成とすることによって、前記導電層と再配線層とが絶縁層を介して対向配置し、マイクロストリップライン構造となる。
このように半導体パッケージ内にマイクロストリップライン構造を形成することによって、前記導電層の大きさ等の条件を調整することによって、半導体パッケージのインピーダンス特性を容易に決定でき、半導体パッケージの使用条件においてその特性インピーダンスが最小値となるようにすることができる。
例えば、パターン配線の線幅が狭ピッチ化された再配線層を有する半導体パッケージであっても、その特性インピーダンスを容易に調整でき、値を低減できる。このため、外部の集積回路と接続され、高いクロック周波数で使用した場合であっても、半導体パッケージの特性インピーダンスが小さいため、信号の反射やクロストークノイズ等が発生することを抑えることができる。
【００２２】
また本発明の半導体パッケージの製造方法によれば、従来のウェハレベルＣＳＰ技術と同様に、フォトリソグラフィ技術等が採用可能であり、安価で容易に半導体パッケージを製造できる。また、前記したように、導電層の寸法等を調整することによって、容易に特性インピーダンスの値の小さい半導体パッケージを製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージの一例を示す概略透視図である。
【図２】本発明の半導体パッケージの一例を示す断面図である。
【図３】従来の半導体パッケージの一例を示す断面図である。
【符号の説明】
２，２１，２２‥‥電極、３‥‥ウェハ、５‥‥再配線層、７‥‥封止樹脂層、９‥‥導電層であるグランドプレーン層、１０‥‥半導体パッケージ、４１‥‥第１の絶縁層、４２‥‥第２の絶縁層、６１‥‥第１のポスト、６１ａ‥‥第１のポストの上面、６２‥‥第２のポスト、６２ａ‥‥第２のポストの上面、８１，８２‥‥半田バンプ
【図１】
2004266117.tif 000003
【図２】
2004266117.tif 000004
【図３】
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