(57)【要約】【課題】ＣＰＵの動作効率を低下させることの無い液晶表示制御装置を提供する。【解決手段】ＣＰＵ１０とのインターフェースを行うＣＰＵ＿ＩＦ部１２と、ＶＲＡＭ１６と、ＶＲＡＭのアクセス制御を行うメモリコントロール部１４と、メモリコントロール部からの出力をＬＣＤ２４に表示すべく色データに変換するバレット部１８を備えた液晶表示制御装置において、ＣＰＵから出力される画像データをＶＲＡＭに書き込む経路中のメモリコントロール部とＣＰＵ＿ＩＦ部との間にＦＩＦＯメモリを備えたＦＩＦＯ部を設置し、画像データの書き込みに必要なデータをＦＩＦＯ部に格納し、ＦＩＦＯ部に格納されたデータに基づいて、メモリコントロール部の制御の下にＶＲＡＭに画像データを格納する。【選択図】　　　図１
2004070148.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵとのインターフェースを行うＣＰＵ＿ＩＦ部と、ビデオメモリ（ＶＲＡＭ）と、該ビデオメモリのアクセス制御を行うメモリコントロール部と、該メモリコントロール部からの出力を液晶表示装置に表示すべく色データに変換するバレット部を備えた液晶表示制御装置において、
ＣＰＵから出力される画像データを前記ビデオメモリに書き込む経路中の前記メモリコントロール部と前記ＣＰＵ＿ＩＦ部との間にＦＩＦＯメモリを備えたＦＩＦＯ部を設置し、
画像データの書き込みに必要なデータを該ＦＩＦＯ部に格納し、
該ＦＩＦＯ部に格納された前記データに基づいて、前記メモリコントロール部の制御の下に前記ビデオメモリに画像データを格納するようにしたことを特徴とする液晶表示制御装置。
【請求項２】
前記ＦＩＦＯ部は、前記ビデオメモリのアドレスデータを格納するためのＦＩＦＯメモリと画像データを格納するためのＦＩＦＯメモリとを備えたことを特徴とする請求項１記載の液晶表示制御装置。
【請求項３】
ＣＰＵとのインターフェースを行うＣＰＵ＿ＩＦ部と、ビデオメモリ（ＶＲＡＭ）と、該ビデオメモリのアクセス制御を行うメモリコントロール部と、該メモリコントロール部からの出力を液晶表示装置に表示すべく色データに変換するバレット部を備えた液晶表示制御装置において、
前記ビデオメモリから出力される画像データを液晶表示装置に出力する経路中の前記メモリコントロール部と前記パレット部との間にＦＩＦＯメモリを備えたＦＩＦＯ部を設置し、
前記液晶表示装置に表示する画像データを前記メモリコントロール部の制御の下に前記ビデオメモリから前記ＦＩＦＯメモリに格納し、
該格納された画像データを前記ＦＩＦＯ部から読み出すことにより前記液晶表示装置に表示するようにしたことを特徴とする液晶表示制御装置。
【請求項４】
前記ＦＩＦＯ部は、前記ビデオメモリから出力された画像データを前記メモリコントロール部の制御の下に順次格納する一つのＦＩＦＯメモリを備え、
前記ビデオメモリコントロール部は、前記ＦＩＦＯメモリが空にならない限りＣＰＵから前記ビデオメモリへのアクセスを優先させるようにしたことを特徴とする液晶表示制御装置。
【請求項５】
前記ＦＩＦＯ部は、前記ＦＩＦＯメモリに代えてデュアルポートメモリを使用したことを特徴とする、請求項１〜４のいずれか一項に記載の液晶表示制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶ディスプレイ表示の為の画像データを記憶するビデオメモリのアクセス制御を行う液晶表示制御装置に関するものである。
【０００２】
【従来の技術】
一般に従来の液晶表示制御装置の構成は図８に示すようなものであった。図８において、ＣＰＵ＿Ｉ／Ｆ部１２はＣＰＵ１０とのインターフェースを行うブロックであり、メモリコントロール部１４は、ＶＲＡＭ（Ｖｉｄｅｏ　ＲＡＭ）１６のアクセス制御を行うブロックであり、ＶＲＡＭ１６は画像データを展開する為のメモリであり、パレット部１８は画像データをＬＣＤ２４に出力する色データに変換するブロックであり、ＦＲＣ（Ｆｒａｍｅ　Ｒａｔｅ　Ｃｏｎｔｒｏｌ）部は、ＳＴＮ型ＬＣＤの中間階調を表現する為の点滅パターンの制御を行うブロック、ＬＣＤ＿ＩＦ部２２はＬＣＤタイプに合わせたデータフォーマットに変換するブロック、制御部２６は全体の動作タイミングを制御するブロックである。
【０００３】
ＶＲＡＭ１６には、図９に示すように、二つのルートからのアクセスが発生する。即ち一つは、（ａ）ＣＰＵからの画像データの書き込みルートであり、他方は、（ｂ）メモリコントロール部１４が表示データを読み込むルートである。（ａ）のルートにおけるＣＰＵからのアクセスは任意のタイミングで行われるため、（ａ）のルートと（ｂ）のルートのアクセスが同時に起こる可能性がある。このような場合、画面表示の為のデータは、常に一定のタイミングで読み込む必要があるため、（ｂ）のルートのアクセスを優先させる必要がある。この時、図１０のタイムチャートに示すように、（ｂ）のルートのアクセスが終了するまで（ａ）のルートのアクセスに対してはＷＡＩＴが挿入される。この調停操作はメモリコントロール部１４が行う。即ち、ＣＰＵからのＶＲＡＭ１６に対するデータ書き込み要求信号ＣＰＵ＿ＷＲが出力されても、メモリコントロール部１４からの表示データ読み込み要求がある（アドレス信号：ＬＣＤ＿ＡＤＤ及びデータ信号：ＬＣＤ＿ＤＡＴが有効になっている）場合にはＶＲＡＭのデータＶＲＡＭ＿ＤＡＴＡはパレット部１８に出力されるので、その出力が終了するまでＣＰＵからのアクセスに対してＷＡＩＴがかけられることになる。
【０００４】
【発明が解決しようとする課題】
このように、前述の従来のアクセス制御では、ＬＣＤ＿ＩＦ部２２からのアクセスが優先されるために、メモリコントロール部１４が表示データ読み込み動作を行っている間、ＣＰＵ１０からのＶＲＡＭ１６へのアクセスは待たされることになり、ＣＰＵ１０の動作効率が低下するという問題があった。
【０００５】
この発明は、前記従来の問題点を解決し、ＣＰＵの動作効率を低下させることの無い液晶表示制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
その為に、請求項１記載の液晶表示制御装置においては、ＣＰＵから出力される画像データを前記ビデオメモリに書き込む経路中の前記メモリコントロール部とＣＰＵ＿ＩＦ部との間にＦＩＦＯメモリを備えたＦＩＦＯ部を設置し、画像データの書き込みに必要なデータをＦＩＦＯ部に格納し、ＦＩＦＯ部に格納されたデータに基づいて、メモリコントロール部の制御の下にビデオメモリに画像データを格納するようにしている。この構成としたことにより、ＦＩＦＯメモリがフル状態になるまで、ＣＰＵは待ち時間無しで画像データを出力することが可能となり、ＣＰＵの動作効率を低下させることが無い。
【０００７】
また、請求項３記載の液晶表示制御装置においては、ビデオメモリから出力される画像データを液晶表示装置に出力する経路中のメモリコントロール部とパレット部との間にＦＩＦＯメモリを備えたＦＩＦＯ部を設置し、液晶表示装置に表示する画像データをメモリコントロール部の制御の下にビデオメモリからＦＩＦＯメモリに格納し、格納された画像データをＦＩＦＯ部から読み出すことにより前記液晶表示装置に表示するようにしたので、ＦＩＦＯメモリが空にならない限りＣＰＵはビデオメモリに優先してアクセスすることが可能となり、ＣＰＵの動作効率が低下することが無い。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【０００９】
［第１の実施の形態］
図１は、第１の実施の形態における液晶表示制御装置の構成を示すブロック図であり、図８の従来の液晶表示制御装置における構成要素と同様の構成要素には同一の番号を付与している。図１において、ＣＰＵ＿ＩＦ部１２は、ＣＰＵ１０とのインターフェースを行うブロックであり、メモリコントロール部１４は、ＶＲＡＭ１６のアクセス制御を行うブロックであり、ＶＲＡＭ１６は画像データを展開するためのメモリであり、パレット部１８は画像データをＬＣＤに出力する色データに変換するブロックであり、ＦＲＣ部２０はＳＴＮ型ＬＣＤの中間調を表現する為の点滅パターン制御を行うブロックであり、ＬＣＤ＿ＩＦ部２２はＬＣＤ２４のタイプに合わせたデータ出力フォーマットに変換するブロックであり、制御部２６は全体のタイミング制御を行うブロックである。ＦＩＦＯ部１３は、ＣＰＵ１０がＶＲＡＭに書き込むデータを一時的に格納するＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）メモリとその制御部から構成される。
【００１０】
メモリコントロール部１４は表示の為のデータを、ＶＲＡＭ１６から定期的に読み出し、パレット部１８、ＦＲＣ部２０でデータ変換を行った後、ＬＣＤ＿ＩＦ部２２で同期クロックと表示データを共にＬＣＤ２４に出力する。
【００１１】
一方ＣＰＵ１０は、表示する画像が変わるたびにＶＲＡＭ１６のデータを更新する必要がある。
【００１２】
このように、ＶＲＡＭ１６に対するアクセスには、ＣＰＵ１０からのデータ更新のためのアクセス（以降ＣＰＵアクセスと称する）とＬＣＤ＿ＩＦ部２２がＬＣＤ２４に表示するためのデータを読み出すためのアクセス（以降ＬＣＤリードと称する）とが存在する。
【００１３】
ＬＣＤに表示するデータが途切れないようにするために、ＬＣＤリードは、所定のタイミングで行う必要があるので、ＣＰＵアクセスに優先させる必要がある。
【００１４】
そこで、この実施の形態においては、ＣＰＵ＿ＩＦ部１２とメモリコントロール部１４との間にＦＩＦＯ部１３を配置している。このように構成することにより、ＣＰＵアクセスの際は、直接ＶＲＡＭにデータを書き込むことをせず、ＦＩＦＯ部１３にデータを書き込むようにすることが出来るので、ＬＣＤリードの有無にかかわらず、ＣＰＵ１０はＷＡＩＴ無しで画像データを出力することが出来る。ＦＩＦＯ部１３に書き込まれたデータは、メモリコントロール部１４の制御の下に、ＬＣＤリードを行っていない時にＶＲＡＭに書き込まれる。この時の動作を図２〜４を用いて詳細に説明する。
【００１５】
図２は、ＦＩＦＯ部１３の構成を示した図であり、アドレス用とデータ用の二つのＦＩＦＯメモリが配置され、ＣＰＵがＶＲＡＭにアクセスする際に必要となるアドレスデータ及び書き込みデータを格納する。同図において、ＣＰＵ＿ＡＤＤ、ＣＰＵ＿ＤＡＴＡは、それぞれ、二つのＦＩＦＯメモリへの書き込みアドレス及びデータを表し、ＶＲＡＭ＿ＡＤＤ、ＶＲＡＭ＿ＤＡＴは、それぞれ、二つのＦＩＦＯメモリからの読み出しアドレス及びデータを表している。その他に、書き込みイネーブル信号であるＦＩＦＯ＿ＷＲ（Ａｃｔｉｖｅ　Ｌｏｗ）、読み出しイネーブル信号であるＦＩＦＯ＿ＲＤ（Ａｃｔｉｖｅ　Ｌｏｗ）、ＦＩＦＯメモリが空の状態であることを示すフラグ信号ＥＭＰ＿ＦＬＧ（Ａｃｔｉｖｅ　ＬＯｗ）、ＦＩＦＯのセルの全てに書き込みが行われ、ＦＩＦＯメモリがフル状態にあることを示すフラグ信号ＦＵＬＬ＿ＦＬＧ（Ａｃｔｉｖｅ　Ｌｏｗ）、書き込み用のクロック信号であるＷＲ＿ＣＬＫ，読み取り用のクロック信号ＲＤ＿ＣＬＫを備えている。
【００１６】
ＦＩＦＯメモリは、図３に示すように、ＦＩＦＯ＿ＷＲ／ＦＩＦＯ＿ＲＤがイネーブル状態の時に、クロック信号の立ち上がりで書き込み／読み出しを行う。尚、ＷＲ＿ＣＬＫ信号とＲＤ＿ＣＬＫ信号は非同期であっても構わない。
【００１７】
図４は、第１の実施の形態におけるＦＩＦＯ部１３を介したＶＲＡＭへの書き込み／読み出しのタイムチャートを示したものである。ＣＰＵ＿ＡＤＤ、ＣＰＵ＿ＤＡＴＡ、ＣＰＵ＿ＷＲ信号（Ａｃｔｉｖｅ　Ｌｏｗ）は、それぞれＣＰＵがＦＩＦＯメモリに書き込みを行うために出力した信号である。この時、ＣＰＵ１０のバスタイミングとＦＩＦＯ部１３のバスタイミングの仕様が異なる場合が考えられるが、ＣＰＵ＿ＩＦ部１２で、データ書き込み時のバス仕様をＦＩＦＯ部の仕様に合うように変換を行う。
【００１８】
ＣＰＵ＿ＡＤＤ、ＣＰＵ＿ＤＡＴＡによりアドレス用ＦＩＦＯメモリにアドレスデータが書き込まれ、データ用ＦＩＦＯメモリに書き込みデータが書き込まれると、ＥＭＰ＿ＦＬＧが非アクティブとなる。このＥＭＰ＿ＦＬＧが非アクティブとなったことにより、メモリコントロール部１４は、ＣＰＵからＶＲＡＭへの書き込みデータが存在することを検知する。
【００１９】
メモリコントロール部１４は、ＬＣＤリードとＣＰＵアクセスの双方からのＶＲＡＭアクセスに対して調停を行う。図４において、ＦＩＦＯメモリにＶＲＡＭへの書き込みデータが存在することをＥＭＰ＿ＦＬＧが示しており、ＬＣＤアクセスがあることをＬＣＤ＿ＲＤ信号がアクティブとなることにより示している。この場合、メモリコントロール部１４は、ＬＣＤアクセスを優先するので、先ず、ＬＣＤアクセス（ＶＲＡＭからＬＣＤへのデータの読み込み）を行う。ＬＣＤアクセスが終了すると、ＬＣＤ＿ＲＤが非アクティブ状態となるので、ＦＩＦＯメモリからデータを読み出し、ＶＲＡＭに書き込みを行う。この時、メモリコントロール部１４は、ＦＩＦＯメモリから読み出したデータをＶＲＡＭのバスタイミング仕様に合わせて変換する。
【００２０】
以上の動作により、ＦＩＦＯ部１３を介してのＶＲＡＭへの書き込みとＶＲＡＭからのＬＣＤ描画データの読み出しを行うことができる。この時、ＦＩＦＯメモリからのデータの読み出しよりも、ＦＩＦＯメモリに対するデータの書き込み速度のほうが速く、ＦＩＦＯメモリがフルの状態になった場合には、ＦＵＬＬ＿ＦＬＧがアクティブになるので、この間はＣＰＵ１０に対してＦＩＦＯメモリへの書き込みを待たせても良いし、割り込み処理などでＣＰＵにＦＩＦＯメモリがフル状態であることを通知し、ＦＩＦＯへの書き込みを禁止するように制御してもよい。
【００２１】
以上のように、第１の実施の形態によれば、ＣＰＵ１０とＶＲＡＭ１６との間にＦＩＦＯ部１３を設け、該ＦＩＦＯを介してＶＲＡＭにデータを書き込むようにしたので、ＦＩＦＯメモリがフル状態になるまで、ＷＡＩＴ無しでデータの書き込みを行うことができ、システムの処理効率を下げることなく画像データの書き込みを行うことができる。
【００２２】
［第２の実施の形態］
図５は、第２の実施の形態における液晶表示制御装置の構成を示すブロック図である。ＦＩＦＯ部１５以外の各処理ブロックの機能は第１の実施の形態に於けるブロックと同様である。但し、ＦＩＦＯ部１５については、構成が変わっており、この詳細を図６に示している。
【００２３】
図６に示すように、第２の実施の形態におけるＦＩＦＯ部１５は、第１の実施の形態におけるＦＩＦＯ部１３のように、アドレス用のＦＩＦＯメモリとデータ用のＦＩＦＯを別個に設けておらず、ＶＲＡＭから読み出したデータを一時的に格納するデータ用のＦＩＦＯメモリのみを備えている。図６において、ＶＲＡＭ＿ＤＡＴ＿ＩはＶＲＡＭ１６から読み出したデータであり、ＶＲＡＭ＿ＤＡＴ＿Ｏはパレット部１８に出力するデータを示している。その他の信号については、第１の実施の形態と同様の機能を有している。
【００２４】
第２の実施の形態においては、メモリコントロール部１４は、表示する画像データをＶＲＡＭ１６から順次読み出し、ＦＩＦＯ部１５のＦＩＦＯメモリに格納する。一方パレット部１８では、制御部２６の制御信号に基づき、データが必要なタイミングでＦＩＦＯ部１５からデータを読み出す。ＦＩＦＯ部１５には、画像データが、表示される順序で格納されているので、制御部２６からのタイミングに従って順次ＦＩＦＯ部１５からデータを読み出すことにより、目的とする表示画像を得ることができる。
【００２５】
メモリコントロール部１４では、ＣＰＵ１０からＶＲＡＭ１６に対する書き込み／読み出しの為のアクセスと、ＶＲＡＭからＦＩＦＯ部に書き込む両方のアクセスが有るため、この調停を行う必要がある。
【００２６】
図７は、第２の実施の形態におけるＶＲＡＭの書き込み／読み出しタイムチャートであり、前述の調停の様子を示している。ＣＰＵ＿ＡＤＤ、ＣＰＵ＿ＤＡＴ、ＣＰＵ＿ＷＲの各信号は、ＣＰＵ１０のアドレスバス、データバス、及び書き込み信号である。また、ＶＲＡＭ＿ＡＤＤ、ＶＲＡＭ＿ＤＡＴ、ＶＲＡＭ＿ＷＲは、ＶＲＡＭ１６のアドレスバス、データバス、及び書き込み信号である。また、ＬＣＤ＿ＲＤはＬＣＤリードであることを示す信号であり、ＶＲＡＭ＿ＡＤＤ＿Ｉ、ＶＲＡＭ＿ＤＡＴ＿ＩはＦＩＦＯ部１５に読み出すＶＲＡＭのアドレス及びデータである。
【００２７】
ＣＰＵ１０からのアクセスが無い場合、ＦＵＬＬ＿ＦＬＧがアクティブとなるまでＶＲＡＭからデータを読み出してＦＩＦＯ部１５に格納する。パレット部１８がデータを読み出してＦＵＬＬ＿ＦＬＧが非アクティブになると、再度ＦＵＬＬ＿ＦＬＧがアクティブになるまでＦＩＦＯ部１５にデータの書き込みを行う。この場合、ＶＲＡＭからデータを読み出す順序は、表示する順であり、逐次ＶＲＡＭの読み出しアドレスを更新しつつデータの読み出しを行う。
【００２８】
ＣＰＵ１０からＶＲＡＭ１６に対してアクセス要求がある場合は、ＦＩＦＯ部１５に読み出す処理よりもＣＰＵからのアクセスを優先する。この間のパレット部１８が必要とするデータは、ＦＩＦＯ部１５に蓄積されているデータを使用する。ＦＩＦＯ部１５のＦＩＦＯメモリが空になり、ＥＭＰ＿ＦＬＧがアクティブになると、優先順位を変更してＶＲＡＭ１６からＦＩＦＯ部へのデータの読み出しを優先させる。この間はＣＰＵからのアクセス要求は待たされることになる。
【００２９】
図７に示した例では、ＣＰＵはＶＲＡＭに対して書き込みを行っているが、ＶＲＡＭデータの読み込みの場合も同様のタイミングで制御を行う。
【００３０】
以上の動作により、ＦＩＦＯ部１５のＦＩＦＯメモリが空にならない限り、ＣＰＵ１０は、ＷＡＩＴなしでＶＲＡＭにアクセスすることが可能であり、システム効率を低下させることなく画像データの更新を行うことができる。
【００３１】
以上説明したように、第２の実施の形態においては、メモリコントロール部１４とパレット部１８との間にＦＩＦＯ部１５を設け、このＦＩＦＯ部を介してＶＲＡＭ１６からＦＩＦＯ部に表示データを読み込むようにし、ＦＩＦＯメモリが空にならない限りＣＰＵがＶＲＡＭに優先してアクセスするようにしたので、ＣＰＵはＷＡＩＴ無しでＶＲＡＭにアクセスすることが可能であり、システムの効率を低下させることなく画像データの書き込み／読み出しを行うことが出来る。
【００３２】
尚、第１及び第２の実施の形態において、ＦＩＦＯメモリに代えてデュアルポートメモリを使用しても同様の効果を得ることが出来る。
【００３３】
【発明の効果】
以上詳細に説明したように、請求項１に係る発明によれば、ＣＰＵとのインターフェースを行うＣＰＵ＿ＩＦ部と、ビデオメモリ（ＶＲＡＭ）と、該ビデオメモリのアクセス制御を行うメモリコントロール部と、該メモリコントロール部からの出力を液晶表示装置に表示すべく色データに変換するバレット部を備えた液晶表示制御装置において、ＣＰＵから出力される画像データを前記ビデオメモリに書き込む経路中の前記メモリコントロール部と前記ＣＰＵ＿ＩＦ部との間にＦＩＦＯメモリを備えたＦＩＦＯ部を設置し、画像データの書き込みに必要なデータを該ＦＩＦＯ部に格納し、該ＦＩＦＯ部に格納された前記データに基づいて、前記メモリコントロール部の制御の下に前記ビデオメモリに画像データを格納するようにしている。従って、ＦＩＦＯメモリがフル状態になるまで、ＷＡＩＴ無しでデータの書き込みを行うことができ、システムの処理効率を下げることなく画像データの書き込みを行うことができる。
【００３４】
また、請求項３に係る発明によれば、ＣＰＵとのインターフェースを行うＣＰＵ＿ＩＦ部と、ビデオメモリ（ＶＲＡＭ）と、該ビデオメモリのアクセス制御を行うメモリコントロール部と、該メモリコントロール部からの出力を液晶表示装置に表示すべく色データに変換するバレット部を備えた液晶表示制御装置において、前記ビデオメモリから出力される画像データを液晶表示装置に出力する経路中の前記メモリコントロール部と前記パレット部との間にＦＩＦＯメモリを備えたＦＩＦＯ部を設置し、前記液晶表示装置に表示する画像データを前記メモリコントロール部の制御の下に前記ビデオメモリから前記ＦＩＦＯメモリに格納し、該格納された画像データを前記ＦＩＦＯ部から読み出すことにより前記液晶表示装置に表示するようにしている。この構成によれば、ＬＣＤ表示データはＦＩＦＯ部のデータを使用するようにし、ＦＩＦＯメモリが空にならない限りＣＰＵがＶＲＡＭに優先してアクセスするようにしている。従って、ＣＰＵはＷＡＩＴ無しでＶＲＡＭにアクセスすることが可能であり、システムの効率を低下させることなく画像データの書き込み／読み出しを行うことが出来る。
【図面の簡単な説明】
【図１】第１の実施の形態における液晶表示制御装置の構成を示すブロック図である。
【図２】第１の実施の形態におけるＦＩＦＯ部の構成を示すブロック図である。
【図３】第１の実施の形態におけるＦＩＦＯ部の書き込み／読み出しタイムチャートである。
【図４】第１の実施の形態におけるＶＲＡＭの書き込み／読み出しタイムチャートである。
【図５】第２の実施の形態における液晶表示制御装置の構成を示すブロック図である。
【図６】第２の実施の形態におけるＦＩＦＯ部の構成を示すブロック図である。
【図７】第２の実施の形態におけるＶＲＡＭんの書き込み／読み出しタイムチャートである。
【図８】従来の液晶表示制御装置の構成を示すブロック図である。
【図９】ＶＲＡＭへの競合アクセスの説明図である。
【図１０】ＶＲＡＭへの競合アクセス時の調停を示すタイムチャートである。
【符号の説明】
１０　　　　　ＣＰＵ
１２　　　　　ＣＰＵ＿Ｉ／Ｆ部
１３、１５　　ＦＩＦＯ部
１４　　　　　メモリコントロール部
１６　　　　　ＶＲＡＭ
１８　　　　　パレット部
２０　　　　　ＦＲＣ部
２２　　　　　ＬＣＤ＿Ｉ／Ｆ部
２４　　　　　ＬＣＤ
２６　　　　　制御部
【図１】
2004070148.tif 000003
【図２】
2004070148.tif 000004
【図３】
2004070148.tif 000005
【図４】
2004070148.tif 000006
【図５】
2004070148.tif 000007
【図６】
2004070148.tif 000008
【図７】
2004070148.tif 000009
【図８】
2004070148.tif 000010
【図９】
2004070148.tif 000011
【図１０】
2004070148.tif 000012
【手続補正書】
【提出日】平成15年11月27日(2003.11.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＣＰＵとのインターフェースを行うＣＰＵインターフェース部と、前記ＣＰＵから出力される画像データを格納するビデオメモリと、該ビデオメモリに対するアクセスを制御するメモリコントロール部と、該メモリコントロール部によって読み出された前記画像データを液晶表示装置に表示すべく色データに変換するパレット部とを備えた液晶表示制御装置において、
前記ＣＰＵから前記ＣＰＵインターフェース部を介して転送された前記画像データを、前記ビデオメモリに格納される前に格納するＦＩＦＯメモリを有するＦＩＦＯ部を備え、
前記メモリコントロール部の制御によって、前記ＦＩＦＯメモリに格納された前記画像データが前記ビデオメモリに格納され、
前記ＦＩＦＯメモリが前記画像データによって満たされた場合には、前記ＣＰＵに対して、前記ＦＩＦＯメモリへの書込動作を待機させる、あるいは、禁止することを特徴とする液晶表示制御装置。
【請求項２】
請求項１記載の液晶表示制御装置において、
前記ＦＩＦＯ部は、前記ビデオメモリのアドレスデータを格納するためのＦＩＦＯメモリを備えていることを特徴とする液晶表示制御装置。
【請求項３】
ＣＰＵとのインターフェースを行うＣＰＵインターフェース部と、前記ＣＰＵから出力される画像データを格納するビデオメモリと、該ビデオメモリに対するアクセスを制御するメモリコントロール部と、該メモリコントロール部によって読み出された前記画像データを液晶表示装置に表示すべく色データに変換するパレット部とを備えた液晶表示制御装置において、
前記メモリコントロール部の制御によって前記ビデオメモリから読み出された前記画像データを順次格納するＦＩＦＯメモリを有するＦＩＦＯ部を備え、
前記ＦＩＦＯメモリに格納された前記画像データは前記パレット部によって前記色データに変換され、前記色データに基づいて前記液晶表示装置に画像が表示され、
前記メモリコントロール部は、前記ＦＩＦＯメモリに格納された前記画像データがなくならない限り、前記ＦＩＦＯメモリに前記画像データが格納されるための前記ビデオメモリへのアクセスよりも、前記ビデオメモリに前記画像データが書き込まれるための前記ＣＰＵから前記ビデオメモリへのアクセスを優先することを特徴とする液晶表示制御装置。
【請求項４】請求項１〜３のいずれか一項に記載の液晶表示制御装置において、
前記ＦＩＦＯ部は、前記ＦＩＦＯメモリに代えてデュアルポートメモリを有することを特徴とする液晶表示制御装置。