(57)【要約】【課題】電流駆動型差動ドライバを用いてデータを送信する際に、消費電流を増加させることなく出力不許可状態から出力許可状態への遷移に伴う出力電流の増大を防止することが可能となり、それにより高速データ伝送を低消費電力で実現する。【解決手段】電流源２と、該電流源と２つの出力端子ＤＰ，ＤＭとの間にそれぞれ接続された２つの電流スイッチ３，４と、送信すべきデータの値に従い前記２つの電流スイッチを選択的に閉じる手段６，７，８，９とを有する電流駆動型差動ドライバに、前記電流源から流れる電流と基準値との差分に応じた値の信号を出力する比較手段１０と、前記比較手段の出力する信号の値に応じた電流を前記電流源から前記２つの出力端子とは異なるノードに流す出力電流補正手段１１とを設ける。【選択図】        図１
2004289750.tif 000002
【特許請求の範囲】
【請求項１】
電流源と、該電流源と２つの出力端子との間にそれぞれ接続された２つの電流スイッチと、送信すべきデータの値に従い前記２つの電流スイッチを選択的に閉じる手段とを有する電流駆動型差動ドライバであって、
前記電流源から流れる電流と基準値との差分に応じた値の信号を出力する比較手段と、
前記比較手段の出力する信号の値に応じた電流を前記電流源から前記２つの出力端子とは異なるノードに流す出力電流補正手段と
を備えることを特徴とする電流駆動型差動ドライバ。
【請求項２】
印加されるバイアス電圧に応じた値の電流を出力する電流源と、該電流源と２つの出力端子との間にそれぞれ接続された２つの電流スイッチと、送信すべきデータの値に従い前記２つの電流スイッチを選択的に閉じる手段とを有する電流駆動型差動ドライバであって、
前記電流源から流れる電流と基準値との差分に応じた値の信号を出力する比較手段と、
前記バイアス電圧を前記比較手段の出力する信号の値に応じて補正するバイアス電圧補正手段と
を備えることを特徴とする電流駆動型差動ドライバ。
【請求項３】
電流源と、該電流源と２つの出力端子との間にそれぞれ接続された２つの電流スイッチと、送信すべきデータの値に従い前記２つの電流スイッチを選択的に閉じる手段と、外部から入力される第１の指示に従い、該手段が前記２つのスイッチを閉じることを許可又は禁止する手段とを有する電流駆動型差動ドライバであって、
前記第１の指示がデータの送信を禁止することを示し且つ外部から入力される第２の指示がデータの送信を許可することを示す間オンとなって、前記電流源から流れる電流を前記２つの出力端子とは異なるノードに流すスイッチ手段を備えることを特徴とする電流駆動型差動ドライバ。
【請求項４】
電流源と、該電流源と２つの出力端子との間にそれぞれ接続された２つの電流スイッチと、送信すべきデータの値に従い前記２つの電流スイッチを選択的に閉じる手段と、外部から入力される第１の指示に従い、該手段が前記２つのスイッチを閉じることを許可又は禁止する手段とを有する電流駆動型差動ドライバであって、
前記第１の指示がデータの送信を禁止することを示し且つ外部から入力される第２の指示がデータの送信を許可することを示す間オンとなって、前記電流源から流れる電流を前記２つの出力端子とは異なるノードに流すスイッチ手段と、
前記電流源から流れる電流と基準値との差分に応じた値の信号を出力する比較手段と、
前記電流源から前記比較手段の出力する信号の値に応じた電流を前記２つの出力端子とは異なるノードに流す出力電流補正手段と
を備えることを特徴とする電流駆動型差動ドライバ。
【請求項５】
印加されるバイアス電圧に応じた値の電流を出力する電流源と、該電流源と２つの出力端子との間にそれぞれ接続された２つの電流スイッチと、送信すべきデータの値に従い前記２つの電流スイッチを選択的に閉じる手段と、外部から入力される第１の指示に従い、該手段が前記２つのスイッチを閉じることを許可又は禁止する手段とを有する電流駆動型差動ドライバであって、
前記第１の指示がデータの送信を禁止することを示し且つ外部から入力される第２の指示がデータの送信を許可することを示す間オンとなって、前記電流源から流れる電流を前記２つの出力端子とは異なるノードに流すスイッチ手段と、
前記電流源から流れる電流と基準値との差分に応じた値の信号を出力する比較手段と、
前記バイアス電圧を前記比較手段の出力する信号の値に応じて補正するバイアス電圧補正手段と
を備えることを特徴とする電流駆動型差動ドライバ。
【請求項６】
外部からデータの送信を許可することを示す指示を受けたときに外部から入力されるデータを所定の形式に変換し、請求項４または５に記載の電流駆動型差動ドライバに該データを前記第１の指示と共に送ることにより該データを前記２つの出力端子から送信する方法であって、
前記データ送信を許可する指示を受けたときに、前記データを前記所定の形式に変換するのに先立ち、該指示を前記第２の指示として電流駆動型差動ドライバに送ることを特徴とする電流駆動型差動ドライバを用いたデータ送信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流駆動型差動ドライバ及び電流駆動型差動ドライバを用いてデータを送信する方法に関する。
【０００２】
【従来の技術】
通信装置間やＬＳＩ装置間におけるデータの送受信を、小振幅差動信号により行うことは公知である。図１２を参照してこのようなデータ送受信方法について説明する。同図において、データの送信は送信装置４０内に設けられた差動ドライバ１からＰＯＳ出力端子（正出力端子）及びＮＥＧ出力端子（負出力端子）に互いに逆方向の電流を流すことにより行われる。差動ドライバ１から電流を流すことにより、送信装置４０と受信装置５０とを接続するツイストペアケーブル４５の終端抵抗に電圧が発生する。受信装置５０では、終端抵抗に発生する電圧、即ち、ＰＯＳ入力端子及びＮＥＧ入力端子に発生する電圧を差動レシーバ５１により比較し、比較結果に基づいてデータの値を判別することによりデータを受信する構成となっている。
【０００３】
差動ドライバ１の内部構成を図１３に示す。同図に示すように差動ドライバ１は、電流源として動作するＰＭＯＳトランジスタ２（以下、電流源２という）、電流源２からの電流をＤＡＴＡ入力端子から入力されるＤＡＴＡ信号（２値信号）に従いＰＯＳ端子及びＮＥＧ端子のいずれか一方に切替えて流す切替えスイッチとして動作するＰＭＯＳトランジスタ３，４（以下、スイッチ３，４という）、ＯＥ入力端子から入力されるＯＥ信号（出力許可／禁止信号）に従い、スイッチ３，４の導通状態を制御するＮＡＮＤゲート８，９、ＤＡＴＡ信号を反転するインバータ６，７を含む。ＯＥ信号がＨレベル（ハイレベル）のときは、ＤＡＴＡ信号に従い、スイッチ３，４のいずれかがオンとなり、ＯＥ信号がＬレベル（ローレベル）のときはスイッチ３，４の両方がオフとなる。
【０００４】
差動ドライバ１が出力不許可状態から出力許可状態に切替わるとき、電流源２の動作が安定するまでに時間を要するので、データを高速で送受信する装置では、差動ドライバ１を図１４に示す構成とする場合も有る。この構成では、差動ドライバ１が出力不許可状態にあるとき、ＰＭＯＳトランジスタ１４（以下、スイッチ１４という）がオンになり、電流源２からの電流がこのスイッチ１４を介してグランドに流れる。即ち、この構成では差動ドライバ１はその出力状態に拘わらず、電流源２から常に電流が流れているので、図１３の構成とは異なり、出力不許可状態から出力許可状態に切替わった際に、電流源２の動作が安定するまで待つ必要はなく、データの高速転送が可能となる。このような構成は例えば特許文献１及び特許文献２に記載されている。
【０００５】
【特許文献１】
特開平８−２０４５５７号公報
【特許文献２】
特開２０００−３３２６１０号公報
【０００６】
【発明が解決しようとする課題】
図１３に示した構成では、差動ドライバ１が出力不許可の状態にあるときにはスイッチ３，４が両方ともオフであり、従ってスイッチ３，４の共通ノードの電圧はＶＤＤノードの電圧にほぼ等しい。この状態から差動ドライバ１が出力許可の状態に遷移するとスイッチ３，４のいずれかがオンとなり、そのため共通ノードの電圧は低下するが、電流源２のゲートとドレインとは容量により電気的に結合しているので、共通ノードの電圧、即ち電流源２のドレインの電圧が低下すると電流源２のゲートの電圧、即ちＢＩＡＳ電圧が低下し、その結果、電流源２から流れる電流が増加する。このため、ＢＩＡＳ電圧が正常値に復帰するまでＰＯＳ出力端子またはＮＥＧ出力端子から必要以上に電流が流れるという問題がある。
【０００７】
一方、図１４に示した構成では、出力不許可状態から出力許可状態への遷移に伴う出力電流の増大という問題は回避できるが、電流源２からは常時電流が流れているので差動ドライバの消費電流が大きいという問題がある。
【０００８】
本発明は上記問題に鑑みなされたものであり、電流駆動型差動ドライバにおいて、消費電流を増加させることなく出力不許可状態から出力許可状態への遷移に伴う出力電流の増大を防止することを可能とし、それにより高速データ伝送を低消費電力で実現することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成すべく、電流源と、該電流源と２つの出力端子との間にそれぞれ接続された２つの電流スイッチと、送信すべきデータの値に従い前記２つの電流スイッチを選択的に閉じる手段とを有する本発明の電流駆動型差動ドライバは、前記電流源から流れる電流と基準値との差分に応じた値の信号を出力する比較手段と、前記比較手段の出力する信号の値に応じた電流を前記電流源から前記２つの出力端子とは異なるノードに流す出力電流補正手段とを備えることを特徴とする。
【００１０】
上記目的を達成すべく、外部からデータの送信を許可することを示す指示を受けたときに外部から入力されるデータを所定の形式に変換し、本発明の電流駆動型差動ドライバに該データを前記第１の指示と共に送ることにより該データを前記２つの出力端子から送信する本発明のデータ送信方法は、前記データ送信を許可する指示を受けたときに、前記データを前記所定の形式に変換するのに先立ち、該指示を前記第２の指示として電流駆動型差動ドライバに送ることを特徴とする。
【００１１】
【発明の実施の形態】
第１の実施形態
図１に本発明の第１の実施形態に係る電流駆動型差動ドライバの構成を示す。同図に示すように、ＤＡＴＡ入力端子はインバータ６の入力端子に接続され、インバータ６の出力端子はインバータ７の入力端子と２入力ＮＡＮＤゲート９の一方の入力端子とに接続され、インバータ７の出力端子は２入力ＮＡＮＤゲート８の一方の入力端子に接続される。２入力ＮＡＮＤゲート８，９の他方の入力端子はそれぞれＯＥ入力端子に接続される。ＢＩＡＳ入力端子は電流源２のゲート端子に接続される。この電流源２はＢＩＡＳ電圧に応じた電流を出力するが、ＵＳＢ２．０（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｒｅｖｉｓｉｏｎ  ２．０）仕様の場合は、約１７．８ｍＡの電流を出力するように設定される。電流源２の出力電流の設定は、一般にカレントミラー回路を用いて行われる。
【００１２】
電流源２のソース端子はＶＤＤノードに接続され、スイッチ３のゲート端子は２入力ＮＡＮＤゲート８の出力端子に接続され、スイッチ３のドレイン端子はＤＰ端子に接続され、スイッチ４のゲート端子は２入力ＮＡＮＤゲート９の出力端子に接続され、スイッチ４のドレイン端子はＤＭ端子に接続される。電流源２のドレイン端子はスイッチ３，４の各ソース端子と出力補正トランジスタ１１のソース端子とに接続される。ＢＩＡＳ入力端子はまた電流比較回路１０のＢＩＡＳ端子にも接続され、電流比較回路１０のＯＵＴ端子は出力電流補正トランジスタ１１のゲート端子に接続され、出力電流補正トランジスタ１１のドレイン端子はグランドノードに接続される。
【００１３】
電流比較回路１０は電流源２の出力電流が基準値より大きいか否かを検出する回路である。出力電流補正トランジスタ１１は電流比較回路１０の比較結果に応じた値の出力信号に応じて電流源２の出力電流の一部をグランドノードに流すことにより、ＤＰ端子またはＤＭ端子から外部に流れる電流を調整する役割を有する。例えば、ＯＥ信号が出力不許可を示し、電流源２の出力電流がＤＰ端子またはＤＭ端子から外部に流れることが許可されない状態（出力不許可状態）ではスイッチ３，４の両方がオフであり、共通ノードの電圧はＶＤＤノードの電圧とほぼ同じである。この状態から出力許可状態に遷移するとＤＡＴＡ信号に応じてスイッチ３，４のいずれかがオンとなり、共通ノードの電圧が急激に低下するが、このとき、電流源２のゲート‐ドレイン間容量の影響によりＢＩＡＳ電圧も低下するので電流源２の出力電流が増加する。従来のドライバではこのＢＩＡＳ電圧が正常値に復帰するまでの間はＤＰ端子またはＤＭ端子から外部に必要以上の電流が流れることになる。
【００１４】
しかし本実施形態では、電流比較回路１０により電流源２の出力電流を基準値と比較し、出力電流が基準値を超えている場合には、電流源２から流れる余分の電流を出力電流補正トランジスタ１１を介してグランドノードへ流すので、ＤＰ端子又はＤＭ端子から外部に流れる電流を所定の値に維持することができる。ＤＰ端子又はＤＭ端子から出力される一定の電流を、例えば図１２に示したように、ツイストケーブルを介して受信装置内の一対の終端抵抗にそれぞれ流し、該終端抵抗に電圧を発生させ、受信装置内の差動レシーバによりこの発生した電圧を比較することによりデータを受信することができる。
【００１５】
図２に電流比較回路１０の回路構成を示す。同図に示すように、基準電流源２０の出力はＮＭＯＳトランジスタ２１のドレイン端子、ゲート端子、ＮＭＯＳトランジスタ２２のゲート端子、及び差動増幅器２４の一方の入力端子に接続される。ＮＭＯＳトランジスタ２１，２２はカレントミラー回路を構成している。ＢＩＡＳ端子はＰＭＯＳトランジスタ２３のゲート端子に接続され、ＰＭＯＳトランジスタ２３のソース端子はＶＤＤノードに接続され、そのドレイン端子はＮＭＯＳトランジスタ２２のドレイン端子と差動増幅器２４の他方の入力端子とに接続され、差動増幅器２４の出力端子はＯＵＴ端子に接続される。
【００１６】
次に上記構成の電流駆動型差動ドライバの動作を図３のタイムチャートを参照して説明する。
ＯＥ端子から入力されるＯＥ信号がＬレベルからＨレベルに遷移すると、ＤＡＴＡ端子から入力されるＤＡＴＡ信号のレベルに応じて２入力ＮＡＮＤゲート８及び９の出力信号のいずれか一方がＬレベルとなって、スイッチ３及び４のいずれか一方がオンとなり、ＤＰ端子またはＤＭ端子から電流が外部に出力される。図３ではＤＡＴＡ信号がＬレベルとなっているため２入力ＮＡＮＤゲート９の出力信号がＬレベルとなり、スイッチ３がオンとなるため電流源２からＤＭ端子に電流が流れる。
【００１７】
また、ＯＥ信号がＬレベルの時にはスイッチ３及び４の両方がオフとなるため、共通ノードの電圧はＶＤＤノードとほぼ同じ電圧となるが、ＯＥ信号がＨレベルに遷移すると、前述したとおりスイッチ３がオンとなるため共通ノードの電圧が低下する。それに伴って電流源２のゲート‐ドレイン  （ＢＩＡＳ‐共通ノード）  間容量の影響によりＢＩＡＳ電圧も低下する。ＢＩＡＳ電圧が低下すると電流源２の出力電流は増加するが、電流源２の出力電流と電流比較回路１０内のＰＭＯＳトランジスタ２３の出力電流とは比例関係にあるのでＰＭＯＳトランジスタ２３の出力電流も同じ割合で増加する。
【００１８】
ＰＭＯＳトランジスタ２３の出力電流が基準電流源２０の出力電流（基準電流）より大である場合にはＰＭＯＳトランジスタ２３のドレイン端子とＮＭＯＳトランジスタ２２のドレイン端子とを接続するノードＢの電圧は、基準電流源２０の出力とＮＭＯＳトランジスタ２１のドレイン端子とを接続するノードＡの電圧より高くなる。差動増幅器２４はノードＢの電圧がノードＡの電圧より高くなるとその差に応じて出力電圧をＶＤＤノードの電圧から低下させるように構成されている。従って、ＢＩＡＳ電圧が低下すると電流比較回路１０の出力電圧は低下し、電流源２の出力電流の一部が出力電流補正トランジスタ１１を介してグランドノードへ流れ始める。このとき、差動増幅器２４の出力電圧に応じてグランドノードへ流れる電流の値は変化する。
【００１９】
このように電流源２から必要以上の電流が流れていることを電流比較回路１０によって検出し、ＯＵＴ端子の電圧を低下させることにより出力電流補正トランジスタ１１を動作させ、余分の電流をグランドノードへ流すことによりＤＰ端子またはＤＭ端子から外部に出力される電流を所望の値に維持することができる。ＢＩＡＳ電圧が正常値に復帰した場合には電流比較回路１０のＯＵＴ端子の出力電圧が上昇し、出力電流補正トランジスタ１１の分流動作が停止する。以降、ＤＡＴＡ信号のレベルの変化に応じて２入力ＮＡＮＤゲート８及び９の出力信号が変化し、スイッチ３及び４のいずれかがオンとなり、ＤＰ端子またはＤＭ端子から電流が外部に流れる。
【００２０】
その後、ＯＥ信号がＨレベルからＬレベルに遷移すると、２入力ＮＡＮＤゲート８及び９の各出力信号は両方ともＨレベルとなり、スイッチ３及び４の両方がオフとなるので、共通ノードの電圧はＶＤＤノードとほぼ同じ値になるまで上昇する。このときは、電流源２のゲート‐ドレイン間容量の影響によりＢＩＡＳ電圧が上昇するが、この場合にはＤＰ端子及びＤＭ端子から電流は出力されないので、出力電流補正トランジスタ１１を動作させる必要はない。
【００２１】
本実施形態では、電流源２の出力電流そのものを比較・監視の対象とせず、これと比例関係にある電流比較回路１０内のＰＭＯＳトランジスタ２３の比較的小さな出力電流を比較・監視の対象としているので消費電流を抑えることができる。
【００２２】
以上説明したように、本第１の実施形態によれば、データ送信開始時に電流源２の出力電流が増加しても、余分な電流をグランドノードに流すので、ＤＰ端子またはＤＭ端子から外部に流れる電流を規格値等の所望の範囲内に収めることができる。
【００２３】
第２の実施形態
図４に本発明の第２の実施形態に係る電流駆動型差動ドライバの構成を示す。第１の実施形態は電流源２の出力電流の中の余分な部分をグランドノードに流す構成を取っていたが、以下に説明する第２の実施形態は、ＤＰ端子またはＤＭ端子から外部に出力される電流の値を直接制御する構成となっている。
【００２４】
図４に示すように、ＢＩＡＳ端子は電流源２のゲート端子、電流比較回路１０のＢＩＡＳ端子、及びソース端子がＶＤＤノードに接続されたＢＩＡＳ電圧補正用のトランジスタ（以下、ＢＩＡＳ補正トランジスタという）１２のドレイン端子に接続されている。電流比較回路１０のＯＵＴ端子はＢＩＡＳ補正トランジスタ１２のゲート端子に接続されている。前述した通り、データ送信開始時には電流源２のゲート‐ドレイン（ＢＩＡＳ‐共通ノード）間容量の影響によりＢＩＡＳ電圧が低下するので、電流源２が安定するまでの間、ＤＰ端子またはＤＭ端子から必要以上の電流が流れる。本実施形態では、電流比較回路１０で電流源２の出力電流と基準電流とを比較し、比較結果に応じてＢＩＡＳ補正トランジスタ１２のゲート端子に印加される電圧を変化させ、それによりＢＩＡＳ電圧を補正する。
【００２５】
次に上記構成の電流駆動型差動ドライバの動作を説明する。第１の実施形態と同様、データの送信開始時にＢＩＡＳ電圧が低下すると、電流比較回路１０内のＰＭＯＳトランジスタ２３の出力電流が基準電流より大きくなり、その結果ノードＢの電圧がノードＡの電圧より高くなる。差動増幅器２４は、ノードＢの電圧がノードＡの電圧を超えて高くなるにつれ出力電圧をＶＤＤノードの電圧から低下させるように構成されている。従って、ＢＩＡＳ電圧が低下するとＢＩＡＳ補ＢＩＡＳ電圧は上昇する。このとき、ＢＩＡＳ電圧の上昇幅は差動増幅器２４の出力電圧に応じた値である。差動増幅器２４は、ＢＩＡＳ電圧が上昇し、ＰＭＯＳトランジスタ２３の出力電流が基準電流源２０の基準電流と同じあるいはそれ以下になると、ＶＤＤノードの電圧とほぼ等しい電圧を出力するように構成されている。従ってＢＩＡＳ電圧が正常値に復帰するとＢＩＡＳ補正トランジスタ１２はＢＩＡＳ電圧の補正動作を停止する。
【００２６】
以上説明したように、本第２の実施形態によれば、データ送信開始時に電流源２の出力電流が増加した場合、ＢＩＡＳ電圧を自動的に補正するのでＤＰ端子またはＤＭ端子から必要以上の電流が外部に流れることを防止し、出力電流を規格等で定められる所望の範囲内に収めることができる。また、第１の実施形態では製造ばらつきや周辺環境の変動に伴い出力電流補正トランジスタ１１の駆動能力が変化するとＤＰ端子またはＤＭ端子から外部に流れる電流が変化してしまうという問題があるが、本第２の実施形態では電流源２の出力電流を直接制御しているのでこのような問題は発生しない。
【００２７】
第３の実施形態
次に本発明の第３の実施形態として、電流駆動型差動ドライバを含むマクロセルについて説明する。ここではマクロセルはＵＴＭＩ仕様（ＵＳＢ２．０  Ｔｒａｎｓｃｅｉｖｅｒ  Ｍａｃｒｏｃｅｌｌ  Ｉｎｔｅｒｆａｃｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｖｅｒｓｉｏｎ  １．０５仕様）のものとする。以下、このマクロセルをＰＨＹという。
【００２８】
先ず、ＵＴＭＩ仕様の概略を、ＰＨＹの概略構成を示す図５を参照し、データの送信を行う場合について説明する。同図に示すようにＰＨＹは電流駆動型差動ドライバ（以下、ＨＳドライバという）１、パケット生成回路３０、フリップフロップ３１，３２、分周回路３４、ＰＬＬ回路３３を含む。
【００２９】
ＵＴＭＩ仕様ではＨｉｇｈ−ｓｐｅｅｄモードでデータの送信を行う場合には、ＰＨＹは上位のコントローラから３０ＭＨｚや６０ＭＨｚの周波数でパラレルデータを受信し、内部でパラレル‐シリアル変換を行い、４８０ＭＨｚの周波数でシリアルデータを出力する。データの送信制御はコントローラから出力されるＴｘＶａｌｉｄ信号の論理レベルに基づいて行う。
【００３０】
ＰＨＹは、コントローラから出力されるＴｘＶａｌｉｄ信号をＣＬＯＣＫ信号の立ち上がりで取り込みそのレベルを判別する。パケット生成回路３０はデータ送信時にはＤａｔａＩｎ端子から入力されるデータのパラレル‐シリアル変換、ＳＹＮＣパターン（同期パターン）生成、ＮＲＺＩ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ  Ｉｎｖｅｒｔ）エンコーディング、Ｂｉｔｓｔｕｆｆ処理等を行う。また、データ送信終了時にはＥＯＰ（Ｅｎｄ  ｏｆ  Ｐａｃｋｅｔ）信号生成等のパケット形成処理を行い、ＳＤＡＴＡ＿Ｏ端子及びＯＥ端子からシリアルデータ及び出力許可信号をＨＳドライバ１に送る。それによりＤＰ端子またはＤＭ端子から小振幅差動信号が出力される。
【００３１】
データ送信時以外はＯＥ端子から出力禁止信号がＨＳドライバ１に送られ、ＨＳドライバ１の出力はＨｉ−Ｚ（ハイインピーダンス）となる。通常、ＣＬＯＣＫ信号としては、ＰＬＬ回路３３から出力されるクロックパルスを分周回路３４で分周したものが用いられる。ＰＬＬ回路３３の出力及び分周回路３４の出力は、パケット生成回路３０及びその他のブロックにも供給される。
【００３２】
尚、ＵＴＭＩ仕様では、データの送信を開始する際、アクティブ状態に遷移した直後のＴｘＶａｌｉｄ信号をＰＨＹがＣＬＯＣＫ信号の立ち上がりで取り込んだ時点からＤＰ端子またはＤＭ端子から小振幅差動信号が出力される時点までの期間を８〜１６ビットタイムとすることを推奨しており、従ってパケット生成回路３０はこの期間内に前述のパケット形成処理を行う必要がある。
【００３３】
図６に本発明の第３の実施形態の構成を示す。第３の実施形態のマクロセルは図５に示した従来のマクロセルと同様、電流駆動型差動ドライバ（以下、ＨＳドライバという）１、パケット生成回路３０、フリップフロップ３１，３２、分周回路３４、ＰＬＬ回路３３を含む。第３の実施形態のマクロセルは、図６のものとは異なり、更にインバータ３５を含む。
【００３４】
上位のコントローラから送られるパラレルデータを取り込むＤａｔａＩｎ端子はフリップフロップ３１のＤ端子に接続され、データの送信を制御するＴｘＶａｌｉｄ信号を取り込むＴｘＶａｌｉｄ端子はフリップフロップ３２のＤ端子に接続される。フリップフロップ３１のＱ端子はパケット生成回路３０のＰＤＡＴＡ＿Ｉ端子に接続され、フリップフロップ３２のＱ端子はパケット生成回路３０のＶＡＬＩＤ端子とフリップフロップ３２のＱ端子はインバータ３５の入力端子とに接続される。
【００３５】
パケット生成回路３０のＳＤＡＴＡ＿Ｏ端子はＨＳドライバ１のデータ入力端子に接続され、パケット生成回路３０が生成したシリアルデータはこのＳＤＡＴＡ＿Ｏ端子からＨＳドライバ１に送られる。ＨＳドライバ１はこのシリアルデータの論理レベルに応じた小振幅差動信号をＤＰ端子及びＤＭ端子から出力する。
【００３６】
パケット生成回路３０のＯＥ端子はＨＳドライバ１のＯＥ端子に接続され、パケット生成回路３０はこのＯＥ端子を介してＯＥ信号をＨＳドライバ１に送ることにより、ＨＳドライバ１からのデータ出力の許可・禁止を制御する。インバータ３５の出力端子はＨＳドライバ１のＡＣＴＩＶＥ端子に接続され、ＨＳドライバ１内の電流源２の動作を制御する。
【００３７】
ＨＳドライバ１の内部構成を図７に示す。同図に示すように、ＡＣＴＩＶＥ端子は２入力ＯＲゲート１３の一方の入力端子に接続され、２入力ＯＲゲート１３の他方の入力端子はＯＥ端子に接続され、２入力ＯＲゲート１３の出力端子はスイッチ１４のゲート端子に接続される。この構成により、ＨＳドライバ１の出力の許可・禁止の制御とＨＳドライバ１内の電流源２の動作制御を独立して行うことができる。
【００３８】
以下に図８のタイムチャートを参照して本第３の実施形態のマクロセルの動作を説明する。
ＤＰ端子／ＤＭ端子からの小振幅差動信号の出力は、ＴｘＶａｌｉｄ信号をアサートする（アクティブにする）ことにより開始されるが、既に説明したようにＵＴＭＩ仕様ではアサートされたＴｘＶａｌｉｄ信号をＰＨＹがＣＬＯＣＫ信号の立ち上がりで取り込んだ時点からＤＰ端子／ＤＭ端子より小振幅差動信号が出力されるまでの期間を８  〜  １６  ビットタイムとすることを推奨している。この期間はパラレルデータのパラレル−シリアル変換やＳＹＮＣパターン生成，ＮＲＺＩエンコーディングおよびＢｉｔｓｔｕｆｆ処理などのために設けられている。アサートされたＴｘＶａｌｉｄ信号をＰＨＹがＣＬＯＣＫ信号の立ち上がりで取り込むと、ＡＣＴＩＶＥ信号がＬレベルとなり、２入力ＯＲゲート１３の出力がＬレベルとなる。これによってスイッチ１４がオンとなり、電流源２が動作状態となる。
【００３９】
次に、パケット生成回路３０からパケットに形成された送信データが出力され、それとともにＯＥ信号がＨレベルになると、２入力ＯＲゲート１３の出力はＨレベルとなり、スイッチ１４はオフとなる。それと同時にＤＡＴＡ信号に基づいて２入力ＮＡＮＤゲート９及び８のいずれか一方の出力信号がＬレベルとなり、スイッチ３または４がオンとなるので電流源２からＤＭ端子またはＤＰ端子に電流が出力される。ＡＣＴＩＶＥ信号がＨレベルからＬレベルに遷移した場合には前述の如く電流源２のゲート−ドレイン間容量の影響によりＢＩＡＳ電圧が低下し、電流源２から必要以上の電流が流れるが、遷移直後は電流はスイッチ１４を介してグランドノードに流れるだけである。この構成により電流源２が動作状態となってからＤＰ端子またはＤＭ端子より電流が出力されるまでに、ＢＩＡＳ電圧を正常値に復帰させ、電流源２を安定状態に置くことが可能となる。
【００４０】
以降、ＤＡＴＡ信号のレベルの変化に応じて２入力ＮＡＮＤゲート８および９の出力信号が変化し、スイッチ３および４のいずれかがオンとなり、ＤＰ端子またはＤＭ端子から電流が出力される動作が続く。
【００４１】
以上説明したように、本第３の実施の形態では、データ出力の許可・禁止を制御するＯＥ信号と電流源２の動作を制御するＡＣＴＩＶＥ信号とを分離することにより、電流源２が安定な状態に移行するのに必要な時間をデータの出力が実際に開始される前に設けることができるので、データを送信しない期間は電流源２を停止させるようにし、消費電流を低減することが可能となる。
【００４２】
第４の実施形態
第１及び第２の実施形態では電流比較回路１０の入力と出力との間には遅延時間があり、この遅延時間の間は電流源２から必要以上の電流が流れるという問題がある。また、第３の実施形態においても今後高速化が進んだ場合には、ＴｘＶａｌｉｄ信号がアクティブに遷移してからＤＰ端子／ＤＭ端子から電流が出力されるまでの時間が短くなり、電流源２を安定化させるには不足する可能性がある。
第４の実施形態はこのような問題に対処できるように、第１の実施形態の電流比較回路１０及び出力電流補正トランジスタ１１を第３の実施の形態に追加した図９の構成となっている。
【００４３】
この構成は、データの送信に先立ちスイッチ１４がオンとなり、スイッチ１４を介して電流源２からの電流をグランドノードに流す点では第３の実施形態と同じであるが、それと同時に電流比較回路１０が出力電流補正トランジスタ１１による出力電流の補正を開始する点で第３の実施形態と異なる。即ち、第４の実施形態では、データが実際に送信される時には既に出力電流が補正されていることになる。
【００４４】
このように、本第４の実施形態では、第３の実施形態と同様、データを送信しない間は電流源２を停止させることにより消費電流を低減することができることに加え、今後高速化が進み、ＴｘＶａｌｉｄ信号がアクティブに遷移してからＤＰ端子／ＤＭ端子から電流が出力されるまでの時間が短くなり、電流源２を安定化させるには不足するようになっても、電流比較回路１０及び出力電流補正トランジスタ１１による出力電流補正がデータを実際に送信する前に行われるため、必要以上の電流がＤＰ端子／ＤＭ端子から出力されることを防止できる。
【００４５】
上述の第１、第２、及び第４の実施形態では、図２に示した構成の電流比較回路１０を用いたが、電流比較回路１０の構成は図２のものに限定されるものではなく、２つの電流の差分に応じた電圧を出力する任意の回路構成とすることができる。また、第４の実施形態は、第１の実施形態と第３の実施形態の組み合わせとしたが、第２の実施形態と第３の実施形態の組み合わせとしてもよい。この場合のＨＳドライバの構成を図１０に示す。動作は第２の実施形態と第３の実施形態の動作説明から容易に理解できるので説明は省略する。
【００４６】
また、上述の各実施形態はＵＳＢ２．０仕様のＰＨＹに使用可能な構成であるが、本発明は電流駆動型小振幅差動信号により通信を行う、例えばＩＥＥＥ１３９４規格のような他のインタフェースにも適用可能である。ＩＥＥＥ１３９４規格の場合はＨＳドライバの構成は例えば図１１に示す構成とすることができる。この構成ではコモンノードはグランドとは異なり、電流の駆動はＰＯＳ端子及びＮＥＧ端子のいずれかから電流を流し、他方から電流を引き込むことにより行われる。
【００４７】
【発明の効果】
本発明によれば、電流駆動型差動ドライバを用いてデータを送信する際に、消費電流を増加させることなく出力不許可状態から出力許可状態への遷移に伴う出力電流の増大を防止することが可能となり、それにより高速データ伝送を低消費電力で実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電流駆動型差動ドライバの構成を示す図である。
【図２】図１のドライバの電流比較回路の内部構成を示す図である。
【図３】図１のドライバの動作を説明するタイムチャートである。
【図４】本発明の第２の実施形態に係る電流駆動型差動ドライバの構成を示す図である。
【図５】ＵＴＭＩ仕様のＰＨＹの構成を示す図である。
【図６】本発明の第３の実施形態に係るＰＨＹの構成を示す図である。
【図７】図３のＰＨＹのＨＳドライバの内部構成を示す図である。
【図８】図６のＰＨＹの動作を説明するタイムチャートである。
【図９】本発明の第４の実施形態に係る電流駆動型差動ドライバの構成を示す図である。
【図１０】本発明の第４の実施形態に係る電流駆動型差動ドライバの変形例の構成を示す図である。
【図１１】本発明の電流駆動型差動ドライバをＩＥＥＥ１３９４規格に適合させた構成例を示す図である。
【図１２】小振幅差動信号によりデータの送受信を行う構成の例を示す図である。
【図１３】従来の電流駆動型差動ドライバの構成を示す図である。
【図１４】高速型の従来の電流駆動型差動ドライバの構成を示す図である。
【符号の説明】
１  電流駆動型差動ドライバ、  ２  電流源、  ３，４  スイッチ、  １０  電流比較回路、  １１  出力電流補正トランジスタ、  ２０  基準電流源、  ２４  差動増幅器、  ３０  パケット生成回路、  ３３  ＰＬＬ回路、  ３４  分周回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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