(57)【要約】【課題】通信分野のスイッチングレギュレーターの回路立上り時のオーバーシュートを低減するオーバーシュート低減回路に関する。【解決手段】回路立ち上がり時にアンプ６の出力をリファレンス電圧に固定することで出力ＯＵＴをグランドレベルから安定に立ち上げ、さらに回路立ち上がり時に出力のパワートランジスタのサイズを小さくしておいて、出力のＤＣ電圧が安定してからパワートランジスタのサイズを大きくするオーバーシュート低減回路を提供する。【選択図】  図１
2004289885.tif 000002
【特許請求の範囲】
【請求項１】
回路に電圧を供給してこの回路を動作させる電源端子と、
前記回路を構成して信号を伝達すると共に外部から与えられる信号に応じて駆動用のサイズを大小に異ならせるパワートランジスタと、
前記信号を入力して増幅された信号を出力する増幅器とを備え、
前記回路立ち上がり時に前記増幅器の信号を所定値に固定し、かつ、前記パワートランジスタのサイズを小さくし、前記出力信号の安定を検知して前記パワートランジスタのサイズを大きくすることを特徴とするオーバーシュート低減回路。
【請求項２】
回路に電圧を供給してこの回路を動作させる電源端子と、
前記回路を構成して信号を伝達する第１のパワートランジスタと、
出力部が前記第１のパワートランジスタの出力部と共通接続され、サイズが前記第１のパワートランジスタの１／Ｎ（Ｎ；１以上の自然数）である第２のパワートランジスタと、
前記第１または第２のパワートランジスタの出力信号を反転入力端子に与えて非反転入力端子との差電圧を増幅した信号を出力端子に出力する増幅器と、
外部から与えれる信号によって前記増幅器の前記出力端子と前記非反転入力端子とを短絡する短絡手段と、
外部から与えられる信号に応じて前記第１、第２のパワートランジスタのオン動作の時間を異ならせるディレイ回路とを備え、
前記回路の立ち上げ時において、前記短絡手段を短絡すると共に前記第２のパワートランジスタの出力信号を前記増幅器の反転入力端子に与えることを特徴とするオーバーシュート低減回路。
【請求項３】
電源端子に第１のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインに第１の出力端子と第２のＭＯＳトランジスタのドレインとツェナーダイオードのカソードとコイルの一端を接続し、前記第２のＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードと接地端子を接続し、前記コイルの他端と第１の容量の一端と第２の出力端子と第１の抵抗の一端を接続し、前記第１の容量の他端と前記接地端子を接続し、前記第１の抵抗の他端と第２の抵抗の一端とバッファーの入力を接続し、前記第２の抵抗の他端と前記接地端子を接続し、前記バッファーの出力と第２の容量の一端とアンプのマイナス入力を接続し、前記アンプのプラス入力とリファレンス電圧源のプラス側を接続し、前記リファレンス電圧源のマイナス側と前記接地端子を接続し、前記アンプの出力と第３の抵抗の一端とＰＷＭＡ＋デットタイム制御回路を接続し、前記第３の抵抗の他端と前記第２の容量の他端を接続した回路構成に前記電源端子と前記第３のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインと前記第１の出力端子と前記ツェナーダイオードのカソードと前記コイルの一端と第４のＭＯＳトランジスタのドレインを接続し、前記第２のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードと前記接地端子を接続し、スイッチ端子１とディレイ回路を接続し、前記ＰＷＭＡ＋デットタイム制御回路と前記ディレイ回路と前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートを接続したオーバーシュート低減回路。
【請求項４】
電源端子に第１のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインに第１の出力端子と第２のＭＯＳトランジスタのドレインとツェナーダイオードのカソードとコイルの一端を接続し、前記第２のＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードと接地端子を接続し、前記コイルの他端と第１の容量の一端と第２の出力端子と第１の抵抗の一端を接続し、前記第１の容量の他端と前記接地端子を接続し、前記第１の抵抗の他端と第２の抵抗の一端とバッファーの入力を接続し、前記第２の抵抗の他端と前記接地端子を接続し、前記バッファーの出力と第２の容量の一端とアンプのマイナス入力を接続し、前記アンプのプラス入力とリファレンス電圧源のプラス側を接続し、前記リファレンス電圧源のマイナス側と前記接地端子を接続し、前記アンプの出力と第３の抵抗の一端とＰＷＭＡ＋デットタイム制御回路を接続し、前記第３の抵抗の他端と前記第２の容量の他端を接続し、前記ＰＷＭＡ＋デットタイム制御回路と前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートを接続した回路構成に前記電源端子と前記第１のＭＯＳトランジスタのソースと第５のＭＯＳトランジスタのバックゲートと第７のＭＯＳトランジスタのバックゲートを接続し、前記第１のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのドレインと前記コイルの一端と第４のＭＯＳトランジスタのドレインを接続し、前記第２のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードと前記接地端子を接続し、前記バッファーの出力と第７のＭＯＳトランジスタのドレインと第８のＭＯＳトランジスタのソースと前記アンプのマイナス入力と前記第２の容量の一端を接続し、前記アンプのプラス入力と前記第５のＭＯＳトランジスタのソースと第６のＭＯＳトランジスタのドレインと前記第７のＭＯＳトランジスタのソースと第８のＭＯＳトランジスタのドレインを接続し、前記ＰＷＭＡ＋デットタイム制御回路とディレイ回路を接続し、前記ディレイ回路と前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートを接続し、スイッチ端子２と第１のインバーターの入力と第２のインバーターの入力との前記第５のＭＯＳトランジスタのゲートと前記第７のＭＯＳトランジスタのゲートを接続し、前記第１のインバーターの出力と前記第６のＭＯＳトランジスタのゲートを接続し、前記第２のインバーターの出力と前記第８のＭＯＳトランジスタのゲートを接続し、前記第６のＭＯＳトランジスタのバックゲートと前記第８のＭＯＳトランジスタのバックゲートと前記接地端子を接続し、スイッチ端子１と前記ディレイ回路を接続したオーバーシュート低減回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信分野のスイッチングレギュレーターの回路立上り時のオーバーシュートを低減するオーバーシュート低減回路に関するものである。
【０００２】
【従来の技術】
図３は従来のスイッチングレギュレータを示す図である。
【０００３】
オペアンプＯＰの反転入力には、端子４の電圧を抵抗分圧によって分圧した出力がバッファー５を介して付与されている。更に、互いにコンプリメンタリな１対のＭＯＳトランジスタ１０１，１０２が直流電圧端子１とアースの間に直列に接続されている。そしてトランンジスタ１０１，１０２の制御電極にはＰＷＭＡ、デッドタイム制御回路８の出力が印加されている。これらトランジスタ１０１，１０２の共通接続部が基準電圧となっており、コイル３０１、コンデンサ４０１によるフィルタを介して端子４に出力されている。このようにしてスイッチングレギュレータを形成していた。
【０００４】
また、文献（特許文献１参照）には、スイッチングレギユレータの電圧出力開始時に電圧信号が所定レベルであることに応答して、スイツチングレギユレ−タの出力電圧が緩やかに立ち上がる制御を行い、その後スイツチングレギユレ−タの出力電圧を所定値となった基準電圧に基づき安定化制御する制御回路を備えた構成が示されている。
【０００５】
【特許文献１】
特開２０００−１０２２４３号公報
【０００６】
【発明が解決しようとする課題】
従来の回路構成では回路立ち上がり時にアンプ６の出力が不安定になっているため、出力ＯＵＴにおいてオーバーシュートが顕著に表れ、携帯電話機のレギュレータとしてのセット仕様を満たすことができないという課題が生じていた。
【０００７】
【課題を解決するための手段】
この目的を達成するために本発明のオーバーシュート低減回路においては、回路立ち上がり時にアンプ６の出力をリファレンス電圧に固定することで出力ＯＵＴをグランドレベルから安定に立ち上げ、さらに回路立ち上がり時に出力のパワートランジスタのサイズを小さくしておいて、出力のＤＣ電圧が安定してからパワートランジスタのサイズを大きくする。
【０００８】
従来のスイッチングレギュレータにアンプ６のプラス入力のリファレンス電圧とマイナス入力とアンプ出力をショートする制御を行うＭＯＳトランジスタ１０５〜１０８と、インバータ１０，１１から構成される回路と、第１のパワーＭＯＳトランジスタのＮ分の１のサイズの第３のＭＯＳトランジスタと第２のパワーＭＯＳトランジスタのＮ分の１のサイズの第４のＭＯＳトランジスタとを制御するディレイ回路９とを付加した回路構成とする。
【０００９】
この構成によりスイッチングレギュレーターの回路立上り時のオーバーシュートを低減するオーバーシュート低減回路を実現した。
【００１０】
具体的には、電源端子に第１のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインに第１の出力端子と第２のＭＯＳトランジスタのドレインとツェナーダイオードのカソードとコイルの一端を接続し、前記第２のＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードと接地端子を接続し、前記コイルの他端と第１の容量の一端と第２の出力端子と第１の抵抗の一端を接続し、前記第１の容量の他端と前記接地端子を接続し、前記第１の抵抗の他端と第２の抵抗の一端とバッファーの入力を接続し、前記第２の抵抗の他端と前記接地端子を接続し、前記バッファーの出力と第２の容量の一端とアンプのマイナス入力を接続し、前記アンプのプラス入力とリファレンス電圧源のプラス側を接続し、前記リファレンス電圧源のマイナス側と前記接地端子を接続し、前記アンプの出力と第３の抵抗の一端とＰＷＭＡ＋デットタイム制御回路を接続し、前記第３の抵抗の他端と前記第２の容量の他端を接続した回路構成に前記電源端子と前記第３のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインと前記第１の出力端子と前記ツェナーダイオードのカソードと前記コイルの一端と第４のＭＯＳトランジスタのドレインを接続し、前記第２のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードと前記接地端子を接続し、スイッチ端子１とディレイ回路を接続し、前記ＰＷＭＡ＋デットタイム制御回路と前記ディレイ回路と前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートを接続した。
【００１１】
また、電源端子に第１のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインに第１の出力端子と第２のＭＯＳトランジスタのドレインとツェナーダイオードのカソードとコイルの一端を接続し、前記第２のＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードと接地端子を接続し、前記コイルの他端と第１の容量の一端と第２の出力端子と第１の抵抗の一端を接続し、前記第１の容量の他端と前記接地端子を接続し、前記第１の抵抗の他端と第２の抵抗の一端とバッファーの入力を接続し、前記第２の抵抗の他端と前記接地端子を接続し、前記バッファーの出力と第２の容量の一端とアンプのマイナス入力を接続し、前記アンプのプラス入力とリファレンス電圧源のプラス側を接続し、前記リファレンス電圧源のマイナス側と前記接地端子を接続し、前記アンプの出力と第３の抵抗の一端とＰＷＭＡ＋デットタイム制御回路を接続し、前記第３の抵抗の他端と前記第２の容量の他端を接続し、前記ＰＷＭＡ＋デットタイム制御回路と前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートを接続した回路構成に前記電源端子と前記第１のＭＯＳトランジスタのソースと第５のＭＯＳトランジスタのバックゲートと第７のＭＯＳトランジスタのバックゲートを接続し、前記第１のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのドレインと前記コイルの一端と第４のＭＯＳトランジスタのドレインを接続し、前記第２のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードと前記接地端子を接続し、前記バッファーの出力と第７のＭＯＳトランジスタのドレインと第８のＭＯＳトランジスタのソースと前記アンプのマイナス入力と前記第２の容量の一端を接続し、前記アンプのプラス入力と前記第５のＭＯＳトランジスタのソースと第６のＭＯＳトランジスタのドレインと前記第７のＭＯＳトランジスタのソースと第８のＭＯＳトランジスタのドレインを接続し、前記ＰＷＭＡ＋デットタイム制御回路とディレイ回路を接続し、前記ディレイ回路と前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタのゲートを接続し、スイッチ端子２と第１のインバーターの入力と第２のインバーターの入力との前記第５のＭＯＳトランジスタのゲートと前記第７のＭＯＳトランジスタのゲートを接続し、前記第１のインバーターの出力と前記第６のＭＯＳトランジスタのゲートを接続し、前記第２のインバーターの出力と前記第８のＭＯＳトランジスタのゲートを接続し、前記第６のＭＯＳトランジスタのバックゲートと前記第８のＭＯＳトランジスタのバックゲートと前記接地端子を接続し、スイッチ端子１と前記ディレイ回路を接続した。
【００１２】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
図１は第１の実施形態におけるオーバーシュート低減回路を示す図である。図１においては１は電源端子、２は接地端子、３は出力端子１、４は出力端子２、５はバッファー、６はアンプ、７はリファレンス、８はＰＷＭＡ＋デットタイム制御回路、９はディレイ回路、１２はスイッチ端子１、１０１は第１のＭＯＳトランジスタ、１０２は第２のＭＯＳトランジスタ、１０３は第３のＭＯＳトランジスタ、１０４は第４のＭＯＳトランジスタ、２０１は第１の抵抗、２０２は第２の抵抗、２０３は第３の抵抗、３０１は第１のコイル、４０１は第１の容量、４０２は第２の容量、５０１は第１のツェナーダイオードである。
【００１４】
以上のように構成された第１の実施形態のオーバーシュート低減回路について図１を用いて動作説明する。
【００１５】
第１の電源ＶＣＣを投入し、回路立ち上がり時に第１のＭＯＳトランジスタと第２のＭＯＳトランジスタをＯＮする前に第１のＭＯＳトランジスタサイズのＮ分の１の第３のＭＯＳトランジスタと第２のＭＯＳトランジスタサイズのＮ分の１の第４のＭＯＳトランジスタをＯＮさせて第４の出力電圧が安定したところで第１のＭＯＳトランジスタと第２のＭＯＳトランジスタをＯＮすることで第１の電源端子から流れる電源電流をおさえ、第４の出力端子のオーバーシュートを低減する。
【００１６】
図２は第２の実施形態におけるオーバーシュート低減回路を示す図である。
【００１７】
図２においては１は電源端子、２は接地端子、３は出力端子１、４は出力端子２、５はバッファー、６はアンプ、７はリファレンス、８はＰＷＭＡ＋デットタイム制御回路、９はディレイ回路、１０はインバーター１、１１はインバーター２、１２はスイッチ端子１、１３はスイッチ端子２、１０１は第１のＭＯＳトランジスタ、１０２は第２のＭＯＳトランジスタ、１０３は第３のＭＯＳトランジスタ、１０４は第４のＭＯＳトランジスタ、１０５は第５のＭＯＳトランジスタ、１０６は第６のＭＯＳトランジスタ、１０７は第７のＭＯＳトランジスタ、１０８は第８のＭＯＳトランジスタ、２０１は第１の抵抗、２０２は第２の抵抗、２０３は第３の抵抗、３０１は第１のコイル、４０１は第１の容量、４０２は第２の容量、５０１は第１のツェナーダイオードである。
【００１８】
以上のように構成された第２の実施形態のオーバーシュート低減回路について図２を用いて動作説明する。
【００１９】
第１の電源ＶＣＣを投入し、回路立ち上がり時に第６のアンプのマイナス入力と出力を第７のリファレンス電圧に固定して第６のアンプの出力電圧を安定させて第３の出力をグランドレベルから立ち上げ、さらに第１のＭＯＳトランジスタと第２のＭＯＳトランジスタをＯＮする前に第１のＭＯＳトランジスタサイズのＮ分の１の第３のＭＯＳトランジスタと第２のＭＯＳトランジスタサイズのＮ分の１の第４のＭＯＳトランジスタをＯＮさせて第４の出力電圧が安定したところで第１のＭＯＳトランジスタと第２のＭＯＳトランジスタをＯＮすることで第１の電源端子から流れる電源電流をおさえることによってオーバーシュートを低減することを可能にした。
【００２０】
以上の様に第１の実施形態によれば従来の回路の第１のＭＯＳトランジスタのＮ分の１サイズの第３のＭＯＳトランジスタと第２のＭＯＳトランジスタのＮ分の１サイズの第４のＭＯＳトランジスタを回路立ち上がり時にＯＮさせて出力が安定したところで第１のＭＯＳトランジスタと第２のＭＯＳトランジスタをＯＮすることでオーバーシュートを低減することを可能にした。
【００２１】
また、第２の実施形態によれば従来の回路のアンプ６の出力を固定し第４の出力電圧をグランドレベルから立ち上げ、さらに第１のＭＯＳトランジスタのＮ分の１サイズの第３のＭＯＳトランジスタと第２のＭＯＳトランジスタのＮ分の１サイズの第４のＭＯＳトランジスタを回路立ち上がり時にＯＮさせて出力が安定したところで第１のＭＯＳトランジスタと第２のＭＯＳトランジスタをＯＮすることでオーバーシュートを低減することを可能にした。
【００２２】
【発明の効果】
以上の様に本発明はスイッチングレギュレーターの回路立上り時において出力のオーバーシュートを低減するオーバーシュート低減回路である。
【図面の簡単な説明】
【図１】第１の実施形態におけるオーバーシュート低減回路を示す図
【図２】第２の実施形態におけるオーバーシュート低減回路を示す図
【図３】従来のスイッチングレギュレータを示す図
【符号の説明】
１  電源端子
２  接地端子
３  出力端子１
４    出力端子２
５  バッファー
６  アンプ
７  リファレンス
８  ＰＷＭＡ＋デットタイム制御回路
９  ディレイ回路
１０  インバーター１
１１  インバーター２
１２  スイッチ端子１
１３  スイッチ端子２
１０１  第１のＭＯＳトランジスタ
１０２  第２のＭＯＳトランジスタ
１０３  第３のＭＯＳトランジスタ
１０４  第４のＭＯＳトランジスタ
１０５  第５のＭＯＳトランジスタ
１０６  第６のＭＯＳトランジスタ
１０７  第７のＭＯＳトランジスタ
１０８  第８のＭＯＳトランジスタ
２０１    第１の抵抗
２０２    第２の抵抗
２０３    第３の抵抗
３０１    第１のコイル
４０１    第１の容量
４０２    第２の容量
５０１  第１のツェナ―ダイオード
【図１】
2004289885.tif 000003
【図２】
2004289885.tif 000004
【図３】
2004289885.tif 000005