(57)【要約】【課題】Ｎ＋活性領域とＰ＋活性領域とを接続する配線とゲート電極とを平面的にオーバラップさせ占有面積を減少させた、ＣＭＯＳトランジスタの構造を採用した半導体装置を提供する。【解決手段】半導体基板上にｎチャネルＭＯＳトランジスタのＮ＋活性領域１とｐチャネルＭＯＳトランジスタのＰ＋活性領域２がイオン注入等により形成されている。Ｎ＋活性領域１及びＰ＋活性領域２上には、ゲート電極３が形成されている。ゲート電極３には、シリコン窒化膜である絶縁膜４及び絶縁膜５が形成されている。このゲート電極３上に、ＣＶＤ法等によりシリコン酸化膜の層間絶縁膜６が形成される。Ｎ＋活性領域１とＰ＋活性領域２とを接続する配線を埋め込むための開口部７を層間絶縁膜６に形成する。形成された開口部７に、アルミ等の金属膜を埋め込み、埋め込み配線８を形成する。【選択図】        図９
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【特許請求の範囲】
【請求項１】
ＣＭＯＳトランジスタを有する半導体装置であって、
平行に配置された複数のゲート電極と
前記ゲート電極の長手方向に対して隣接する前記ＣＭＯＳトランジスタのｎチャネルＭＯＳ部及びｐチャネルＭＯＳ部と、
前記ｎチャネルＭＯＳ部及び前記ｐチャネルＭＯＳ部とを接続させる配線とを有し、
前記配線の幅は、隣り合う前記ゲート電極の間隔よりも広く、
前記配線の一部は、前記ゲート電極の一部の真上に絶縁膜を介して配置されることを特徴とする、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記絶縁膜は、前記ゲート電極の上部及び側面部に形成され、
前記配線は、前記絶縁膜上に積層された前記絶縁膜と異なる材質の層間絶縁膜をエッチングして形成される第１開口部に埋め込まれて形成されたことを特徴とする、
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記配線は、前記絶縁膜に形成される第２開口部に埋め込まれることで、前記ゲート電極と電気的に接続することを特徴とする、
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１開口部及び前記第２開口部で構成される開口部は、前記層間絶縁膜上の形状において６箇所以上のコーナー部を有することを特徴とする、
半導体装置。
【請求項５】
ＣＭＯＳトランジスタを有する半導体装置の製造方法であって、
半導体基板上に平行に配置される複数のゲート電極を形成する工程と、
前記ゲート電極の上部及び側面部に絶縁膜を形成する工程と、
前記絶縁膜上に前記絶縁膜と異なる材質の層間絶縁膜を形成する工程と、
前記絶縁膜をストッパー膜として前記層間絶縁膜をエッチングすることで、隣り合う前記ゲート電極の間隔よりも幅の広い第１開口部を形成する工程と、
前記層間絶縁膜上に金属膜を積層する工程と、
前記第１開口部に埋め込まれた前記金属膜を除く、前記層間絶縁膜上に前記金属膜を除去する工程とを備えることを特徴とする、
半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記第１開口部を形成する工程後に、露出した前記絶縁膜の一部をエッチングして第２開口部を形成することを特徴とする、
半導体装置の製造方法。
【請求項７】
請求項５又は請求項６に記載の半導体装置の製造方法であって、
前記第１開口部に埋め込まれた前記金属膜を除く、前記層間絶縁膜上に前記金属膜をエッチバックすることで除去することを特徴とする、
半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係る発明であって、特に、占有面積を小さくしたＣＭＯＳトランジスタの構造に関するものである。
【０００２】
【従来の技術】
半導体装置において、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの構造を採用した場合、ＣＭＯＳトランジスタを構成するｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタのアウト側のＮ＋活性領域とＰ＋活性領域とを接続する必要がある。Ｎ＋活性領域とＰ＋活性領域とを接続する配線は、ゲート電極と電気的な接触を避けるために、空間的にゲート電極と離す必要がある。なお、ＣＭＯＳトランジスタの構造を採用した半導体装置として、例えば、ＣＭＯＳインバータがある。
【０００３】
また、特許文献１に、自己整合コンタクトに埋め込まれた配線層とゲート電極との短絡が防止された半導体装置、不揮発性半導体記憶装置が示されている。
【０００４】
【特許文献１】
特開２０００−３２３５９０号公報（第９−１２頁、第１−８図）
【０００５】
【発明が解決しようとする課題】
ＣＭＯＳトランジスタの構造を採用した半導体装置は、等価回路的には従来より進歩することなく不変である。しかし、積層構造的には、従来より占有面積を減少させる方向に進歩している。但し、Ｎ＋活性領域とＰ＋活性領域とを接続する配線は、ゲート電極と電気的な接触を避ける必要があるため、ゲート電極と平面的にオーバラップしないように配置する必要があった。また、Ｎ＋活性領域とＰ＋活性領域とを接続する配線を形成する際に生じる、製造バラツキ（例えばアライメントエラーなど）を考慮する必要があるため、Ｎ＋活性領域とＰ＋活性領域とを接続する配線とゲート電極との間に、ある一定の距離を確保する必要があった。これらにより、ＣＭＯＳトランジスタの構造を採用した半導体装置は、占有面積の減少に制限を受ける問題があった。
【０００６】
そこで、本発明は、Ｎ＋活性領域とＰ＋活性領域とを接続する配線とゲート電極とを平面的にオーバラップさせ占有面積を減少させた、ＣＭＯＳトランジスタの構造を採用した半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る解決手段は、ＣＭＯＳトランジスタを有する半導体装置であって、ゲート電極とｎチャネルＭＯＳ部及びｐチャネルＭＯＳ部を接続させる配線とを有し、配線の幅は、隣り合うゲート電極の間隔よりも広く、配線の一部は、ゲート電極の一部の真上に絶縁膜を介して配置される。
【０００８】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【０００９】
（実施の形態１）
本実施の形態において、ＣＭＯＳトランジスタの構造を採用した半導体装置は、ＣＭＯＳインバータとして説明する。図１に、本実施の形態に係る半導体装置の平面図を示す。図２に、本実施の形態に係る半導体装置の断面図を示す。図１において、半導体基板上には、ｎチャネルＭＯＳトランジスタのＮ＋活性領域１とｐチャネルＭＯＳトランジスタのＰ＋活性領域２がイオン注入等により形成されている。さらに、Ｎ＋活性領域１及びＰ＋活性領域２上に、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタ共通のゲート電極３が写真製版技術により形成されている。なお、ｎチャネルＭＯＳトランジスタが形成されている領域をｎチャネルＭＯＳ部であり、ｐチャネルＭＯＳトランジスタが形成されている領域をｐチャネルＭＯＳ部である。
【００１０】
このゲート電極３はＮ＋活性領域１及びＰ＋活性領域２と直交するように配置されている。また、ゲート電極３上には、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によりシリコン窒化膜である絶縁膜４が積層されている。図２は、図１のＩ−Ｉ面の断面図である。図２では、半導体基板上にゲート電極３と絶縁膜４とが積層されている様子が示されている。ここで、隣り合うゲート電極３の距離は、デザインルールの最小値（つまり、製造工程で用いる写真製版技術の最小値）で形成しても良い。
【００１１】
次に、図３に、本実施の形態に係る半導体装置の平面図を示す。図４に、本実施の形態に係る半導体装置の断面図を示す。図３では、ＣＶＤ法等によりゲート電極３の側面部にシリコン窒化膜である絶縁膜５が形成される。この絶縁膜５は、サイドウォールともいう。図４は、図３のＩ−Ｉ面の断面図である。図４に、ゲート電極３が、絶縁膜４及び絶縁膜５によって囲まれている様子が示されている。
【００１２】
図５に、本実施の形態に係る半導体装置の平面図を示す。図６に、本実施の形態に係る半導体装置の断面図を示す。図５では、この絶縁膜４及び絶縁膜５によって囲まれたゲート電極３上に、ＣＶＤ法等によりシリコン酸化膜の層間絶縁膜６が形成される。図６は、図５のＩ−Ｉ面の断面図である。図６に示した層間絶縁膜６は、絶縁膜４までの距離を均一化させるためにＣＭＰ（Ｃｈｅｍｉｃａｌａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等の平坦化処理が行われている。ここで、平坦化処理を行うのは、Ｎ＋活性領域１とＰ＋活性領域２とを接続する配線を埋め込むための開口部を均一に形成するためである。
【００１３】
次に、図７に、本実施の形態に係る半導体装置の平面図を示す。図７に、本実施の形態に係る半導体装置の断面図を示す。図７では、Ｎ＋活性領域１とＰ＋活性領域２とを接続する配線を埋め込むための開口部７を層間絶縁膜６に形成する。この開口部７は、隣り合うゲート電極３間よりも広く、前段開口と後段開口の２段階で開口されている。まず、前段開口は、ストッパー膜として機能する絶縁膜４まで層間絶縁膜６をエッチングする。このエッチングは、窒化膜に対して酸化膜のエッチング選択比が１桁以上高い条件で行う。
【００１４】
後段開口は、ストッパー膜として機能する絶縁膜４まで層間絶縁膜６の一部をエッチングして、Ｎ＋活性領域１及びＰ＋活性領域２の面を露出させる。ここで、開口部７は、絶縁膜４及び絶縁膜５をストッパー膜として利用するため、セルフアラインコンタクト構造を有している。つまり、開口部７に埋め込まれた配線は、必ず絶縁膜４及び絶縁膜５を介して、平面的にオーバラップするゲート電極３の一部と接触することになる。そのため、開口部７に埋め込まれた配線とゲート電極３とは、電気的に接触することはない。
【００１５】
図８は、図７のＩ−Ｉ面の断面図である。図８のように形成された開口部７に、アルミ等の金属膜を埋め込む。つまり、開口部７及び層間絶縁膜６上にスパッタ等により金属膜を積層させ、開口部７に埋め込まれた金属膜以外の金属膜を、ＣＭＰ法で平坦化処理することで均一に除去する。これにより、Ｎ＋活性領域１とＰ＋活性領域２とを接続する配線８（以下、埋め込み配線８ともいう）が図９及び図１０に示したように形成される。図９に、本実施の形態に係る半導体装置の平面図を示す。図１０に、本実施の形態に係る半導体装置の断面図を示す。この埋め込み配線８の幅は、隣り合うゲート電極３の間隔よりも広く、埋め込み配線８の一部が、ゲート電極３の一部の真上に絶縁膜４，５を介して配置されている。なお、金属膜の平坦化処理は、ＣＭＰ法に限られず、エッチバック法で行っても良い。このエッチバック法は、メタルの異方性エッチングを利用して、突出部の金属膜のみを選択的に除去することができる。
【００１６】
図１１（ａ）に、本実施の形態に係る半導体装置の平面図を示す。図１１（ａ）では、０．２μｍのデザインルールを使用しているため、隣り合うゲート電極３間の距離は０．２μｍである。そして、図１１（ａ）の破線で示すＣＭＯＳインバータの占有率は、１．２μｍ×（０．１μｍ＋０．２μｍ＋０．１μｍ）＝０．４８μｍ２となる。
【００１７】
一方、従来のＣＭＯＳインバータを図１１（ｂ）に示す。図１１（ｂ）では、埋め込み配線８がゲート電極３と平面的にオーバラップしないように構成されている。この図１１（ｂ）のＣＭＯＳインバータでは、０．２μｍのデザインルールを使用し、埋め込み配線８とゲート電極３とのオーバラップの製造マージンとして０．１５μｍとしている。そこで、図１１（ｂ）の破線で示すＣＭＯＳインバータの占有率は、１．２μｍ×（０．１３μｍ＋０．１５μｍ＋０．２μｍ＋０．１５μｍ＋０．１３μｍ）＝０．９１μｍ２となる。図１１（ａ）及び図１１（ｂ）のＣＭＯＳインバータの比較でもわかるように、本実施の形態に係る構造を有するＣＭＯＳインバータ（ゲート電極幅（Ｗ）が１μｍの典型的なＣＭＯＳインバータ）は、占有面積を約５０％に抑えることができる。
【００１８】
以上のように、本実施の形態に記載の半導体装置は、ＣＭＯＳトランジスタを有する半導体装置であって、ゲート電極３と、ｎチャネルＭＯＳ部及びｐチャネルＭＯＳ部とを接続させる埋め込み配線８とを有し、埋め込み配線８の幅は、隣り合うゲート電極３の間隔よりも広く、埋め込み配線８の一部は、ゲート電極３の一部の真上に絶縁膜４，５を介して配置されるので、従来の半導体装置に比べて占有面積を減少させることができる。また、隣り合うゲート電極３の間隔は、埋め込み配線８と無関係に、デザインルールの最小値を適用できる。
【００１９】
また、本実施の形態に記載の半導体装置は、絶縁膜４，５が、ゲート電極３の上部及び側面部に形成され、埋め込み配線８は、絶縁膜４，５をストッパー膜として利用して層間絶縁膜６をエッチングして形成された開口部７に埋め込まれて形成されているので、セルフアラインコンタクト構造を有し、埋め込み配線８が、必ずストッパー膜となった絶縁膜４及び絶縁膜５を介して、平面的にオーバラップしているゲート電極３の一部と接触するように構成できる。本実施の形態に記載の半導体装置の製造方法も、セルフアラインコンタクト構造を有し、埋め込み配線８が、必ずストッパー膜となった絶縁膜４及び絶縁膜５を介して、平面的にオーバラップしているゲート電極３の一部と接触するような半導体装置を製造することができる。
【００２０】
さらに、本実施の形態に記載の半導体装置の製造方法は、埋め込み配線８が、開口部７を形成後の層間絶縁膜６上に積層された金属膜をエッチバックして形成されるので、金属膜をＣＭＰ法で処理する場合に比べて処理を簡略化することができる。
【００２１】
（実施の形態２）
本実施の形態においても、ＣＭＯＳトランジスタの構造を採用した半導体装置は、ＣＭＯＳインバータとして説明する。図１２に、本実施の形態に係る半導体装置の平面図を示す。本実施の形態に係るＣＭＯＳインバータも、実施の形態１と同様、半導体基板上にｎチャネルＭＯＳトランジスタのＮ＋活性領域１とｐチャネルＭＯＳトランジスタのＰ＋活性領域２がイオン注入等により形成されている。さらに、Ｎ＋活性領域１及びＰ＋活性領域２上に、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタ共通のゲート電極３が写真製版技術により形成されている。
【００２２】
このゲート電極３はＮ＋活性領域１及びＰ＋活性領域２と直交するように配置されている。また、ゲート電極３には、シリコン窒化膜である絶縁膜４及び絶縁膜５が形成されている。この絶縁膜４及び絶縁膜５によって囲まれたゲート電極３上に、ＣＶＤ法等によりシリコン酸化膜の層間絶縁膜６が形成される。なお、図１２では、層間絶縁膜６の図示を省略している。次に、Ｎ＋活性領域１とＰ＋活性領域２とを接続する配線を埋め込むための開口部７を層間絶縁膜６に形成する。この開口部７は、隣り合うゲート電極３間よりも広く、前段開口と後段開口の２段階で開口されている。
【００２３】
まず、前段開口は、ストッパー膜として機能する絶縁膜４まで層間絶縁膜６をエッチングする。このエッチングは、窒化膜に対して酸化膜のエッチング選択比が１桁以上高い条件で行う。後段開口は、ストッパー膜として機能する絶縁膜４まで層間絶縁膜６の一部をエッチングして、Ｎ＋活性領域１及びＰ＋活性領域２の面を露出させる。ここで、開口部７は、絶縁膜４及び絶縁膜５をストッパー膜として利用するため、セルフアラインコンタクト構造を有している。
【００２４】
本実施の形態では、さらにゲート電極３上に開口部９を設けて、ゲート電極３の一部を露出させる。つまり、写真製版技術を用いて、所定の部分の絶縁膜４及び絶縁膜５をエッチングして開口部９を形成する。形成された開口部７及び開口部９に、アルミ等の金属膜を埋め込む。つまり、開口部７、開口部９及び層間絶縁膜６上にスパッタ等により金属膜を積層させ、開口部７及び開口部９に埋め込まれた金属膜以外の金属膜を、ＣＭＰ法で平坦化処理することで均一に除去する。これにより、埋め込み配線８が形成される。この埋め込み配線８の幅は、隣り合うゲート電極３の間隔よりも広く、埋め込み配線８の一部が、ゲート電極３の一部の真上に絶縁膜４，５を介して配置されている。
【００２５】
図１３に、本実施の形態に係る半導体装置の断面図を示す。図１３は、図１２に示した平面図のＩＩ−ＩＩの断面を図示している。図１３では、開口部９に該当する部分の絶縁膜４及び絶縁膜５が除去され、ゲート電極３の一部が、埋め込み配線８と電気的に接触している。なお、本実施の形態でも、埋め込み配線８が、開口部７を形成後の層間絶縁膜６上に積層された金属膜をエッチバックして形成される場合、金属膜をＣＭＰ法で処理する場合に比べて処理を簡略化することができる。
【００２６】
また、開口部７及び開口部９で構成される開口部は、層間絶縁膜６上での平面的な形状は、単純な矩形ではなく、コーナー部を６箇所以上有する形状である。図１４に、開口部７及び開口部９で構成される開口部の平面図を示す。６箇所以上のコーナー部を有する開口部とすることで、単純な矩形の開口部に比べて様々な領域を電気的に接続することができ、半導体装置のレイアウトの自由度を増すことができる。
【００２７】
以上のように、本実施の形態に記載の半導体装置は、埋め込み配線８が、絶縁膜４，５の一部を取り除いた開口部９にも埋め込まれることにより、ゲート電極３と電気的に接続するので、従来の半導体装置に比べて占有面積を減少させることができると共に、埋め込み配線８を異なる電位のゲート電極３に接続する構成を得ることができる。本実施の形態に記載の半導体装置の製造方法も、従来の半導体装置に比べて占有面積を減少させることができると共に、埋め込み配線８を異なる電位のゲート電極３に接続する半導体装置を製造できる。
【００２８】
さらに、本実施の形態に記載の半導体装置は、開口部７及び開口部９で構成される開口部は、層間絶縁膜６上の形状において６箇所以上のコーナー部を有するので、直線上にない領域間を電気的に接続することができ半導体装置のレイアウトの自由度が増す。
【００２９】
【発明の効果】
本発明に記載の半導体装置は、ＣＭＯＳトランジスタを有する半導体装置であって、ゲート電極と、ｎチャネルＭＯＳ部及びｐチャネルＭＯＳ部を接続させる配線とを有し、配線の幅は、隣り合うゲート電極の間隔よりも広く、配線の一部は、ゲート電極の一部の真上に絶縁膜を介して配置されるので、従来の半導体装置に比べて占有面積を減少させることができる効果がある。また、隣り合うゲート電極の間隔は、配線と無関係に、デザインルールの最小値を適用できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】本発明の実施の形態１に係る半導体装置の断面図である。
【図３】本発明の実施の形態１に係る半導体装置の平面図である。
【図４】本発明の実施の形態１に係る半導体装置の断面図である。
【図５】本発明の実施の形態１に係る半導体装置の平面図である。
【図６】本発明の実施の形態１に係る半導体装置の断面図である。
【図７】本発明の実施の形態１に係る半導体装置の平面図である。
【図８】本発明の実施の形態１に係る半導体装置の断面図である。
【図９】本発明の実施の形態１に係る半導体装置の平面図である。
【図１０】本発明の実施の形態１に係る半導体装置の断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の平面図である。
【図１２】本発明の実施の形態２に係る半導体装置の平面図である。
【図１３】本発明の実施の形態２に係る半導体装置の断面図である。
【図１４】本発明の実施の形態２に係る開口部の平面図である。
【符号の説明】
１  Ｎ＋活性領域、２  Ｐ＋活性領域、３  ゲート電極、４  絶縁膜、５  絶縁膜、６  層間絶縁膜、７  開口部、８  埋め込み配線、９  開口部。
【図１】
2004266001.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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