(57)【要約】【課題】ＪＦＥＴのゲート濃度の工程バラツキの許容範囲を確保しながらオン抵抗を低減して高耐圧を確保することを目的とする。【解決手段】Ｐ型Ｓｉ基板１中の１または２以上の所定の深さの領域に不純物の注入を行った後に、熱拡散して延長ドレイン領域となるＮ型不純物層２を形成しているため、延長ドレイン領域となるＮ型不純物層２のドレイン濃度が深さに関らず一定となり、ＪＦＥＴのゲート濃度の制限が緩和され、ＪＦＥＴのゲート濃度の工程バラツキの許容範囲を確保しながらオン抵抗を低減して高耐圧を確保することができる。【選択図】    図１
2004179351.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成され、第２導電型の半導体層からなり内部に１または２以上の第１の導電型の半導体層が形成される低濃度ドレイン領域を有する接合電界効果トランジスタであって、前記低濃度ドレイン領域の第２導電型の不純物濃度が表面からの深さに関らず一定であることを特徴とする接合電界効果トランジスタ。
【請求項２】
第１導電型の半導体基板上に形成した第１のマスクパターンを用いて第２導電型の不純物イオンを前記半導体基板中の１または２以上の所定の深さの領域に選択的に注入する工程と、
熱処理により前記第２導電型の不純物を前記半導体基板中に拡散して低濃度ドレイン領域を形成する工程と、
素子間分離膜となる絶縁膜を形成する工程と、
第２のマスクパターンを用いて前記低濃度ドレイン領域の１または２以上の所定の深さの領域に第１導電型の不純物イオンを選択的に注入した後に熱酸化により１または２以上の第１の導電型の半導体層を形成する工程と、
ゲート誘電体膜とゲート電極を形成する工程と、
所定の領域に第２導電型の不純物イオンを注入して第２導電型の高濃度ソース・ドレイン領域を形成する工程と
を有し、所定の深さの領域に注入した第２導電型の不純物イオンを熱拡散することにより前記第２導電型の低濃度ドレイン領域を形成するため、前記第２導電型の低濃度ドレイン領域の不純物濃度が表面からの深さに関らず一定であることを特徴とする接合電界効果トランジスタの製造方法。
【請求項３】
第１導電型の半導体基板上に第２導電型エピタキシャル層を形成する工程と、
所定の領域に前記半導体基板に接続するように第１導電型の拡散層を形成する工程と、
素子間分離膜となる絶縁膜を形成する工程と、
第２のマスクパターンを用いて前記エピタキシャル層の１または２以上の所定の深さに第１導電型の不純物イオンを選択的に注入した後に熱酸化により１または２以上の第１の導電型の半導体層を形成する工程と、
ゲート誘電体膜とゲート電極を形成する工程と、
所定の領域に第２導電型の不純物イオンを注入して第２導電型の高濃度ソース・ドレイン領域を形成する工程と
を有し、前記エピタキシャル層が低濃度ドレイン領域であり、ドレイン濃度が深さに依存しないことを特徴とする接合電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、相補型ＭＯＳ（ＣＭＯＳ）トランジスタからなる制御回路部とＪＦＥＴとを併せ持つパワーＩＣの実現に適した、接合電界効果トランジスタおよび接合電界効果トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩに広く用いられているＣＭＯＳトランジスタと同様の製造工程で形成できる為、ＣＭＯＳ回路との混載が容易な高耐圧トランジスタとして横型の高耐圧ＭＯＳトランジスタが挙げられる。その横型の高耐圧ＭＯＳトランジスタの耐圧を上げる為に、低濃度の延長ドレイン領域内に接合電界効果トランジスタ（以下ＪＦＥＴと称す）を形成した素子が提案されている。
【０００３】
以下、従来のＪＦＥＴの構造を図２２，図２３に例示する。
図２２は従来のＪＦＥＴの構造断面図，図２３は従来の多層チャネルＪＦＥＴの構造断面図である。
【０００４】
まず、図２２において、Ｐ型Ｓｉ基板１１１に形成されたＮ型の低濃度拡散層からなる延長ドレイン領域１２６内にＰ型埋設層１２７が形成されており、このＰ型埋設層１２７が延長ドレイン領域１２６をチャネルとするＪＦＥＴのゲートの役割をしている。ドレイン電極１１６に電圧が印加された場合、このＪＦＥＴがピンチオフすることによって高耐圧が得られる構造になっている。（例えば、特許文献１）
また、図２３において、Ｐ型埋設層２６０を複数形成してＪＦＥＴのチャネル数を増やすことによって、延長ドレイン領域の抵抗を下げることができる構造になっている。（例えば、特許文献２）
【０００５】
【特許文献１】
特開平０６−２９１２６３号公報（第３−４頁、第１図）
【０００６】
【特許文献２】
米国特許６２０７９９４号明細書（ｃｏｌｕｍｎ  ５  ｌｉｎｅ  ４９  〜ｃｏｌｕｍｎ  ６  ｌｉｎｅ  １５  ｆｉｇ  ３）
【０００７】
【発明が解決しようとする課題】
しかしながら、延長ドレイン領域は表面近傍に注入した不純物の熱拡散により形成されるので、表面近傍のドレインの濃度がこくなる。図２４の従来の多層チャネルＪＦＥＴにおけるドレイン濃度分布を示す図を用いて具体的に示す。図２４において、縦軸は不純物濃度を横軸は表面からの深さを表す。このように、表面近傍の領域で不純物濃度が高くなりドレインの濃度がこくなることが分かる。
【０００８】
このために、Ｐ型埋設層にはドレインの濃度よりも高い濃度が必要になるが、表面近傍の領域ではドレインの濃度がこくなり、濃度が濃くなりすぎると完全空乏化がしにくくなるため耐圧の低下を招く。したがってドレイン領域の濃度が濃くなるほど高耐圧を得るためにＰ型埋設層に許容される濃度範囲が狭くなり、歩留りが低下するという問題点を有している。
【０００９】
上記問題点を解決するために、ＪＦＥＴのゲート濃度の工程バラツキの許容範囲を確保しながらオン抵抗を低減して高耐圧を確保することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載の接合電界効果トランジスタは、第１導電型の半導体基板上に形成され、第２導電型の半導体層からなり内部に１または２以上の第１の導電型の半導体層が形成される低濃度ドレイン領域を有する接合電界効果トランジスタであって、前記低濃度ドレイン領域の第２導電型の不純物濃度が表面からの深さに関らず一定であることを特徴とする。
【００１１】
請求項２記載の接合電界効果トランジスタの製造方法は、第１導電型の半導体基板上に形成した第１のマスクパターンを用いて第２導電型の不純物イオンを前記半導体基板中の１または２以上の所定の深さの領域に選択的に注入する工程と、熱処理により前記第２導電型の不純物を前記半導体基板中に拡散して低濃度ドレイン領域を形成する工程と、素子間分離膜となる絶縁膜を形成する工程と、第２のマスクパターンを用いて前記低濃度ドレイン領域の１または２以上の所定の深さの領域に第１導電型の不純物イオンを選択的に注入した後に熱酸化により１または２以上の第１の導電型の半導体層を形成する工程と、ゲート誘電体膜とゲート電極を形成する工程と、所定の領域に第２導電型の不純物イオンを注入して第２導電型の高濃度ソース・ドレイン領域を形成する工程とを有し、所定の深さの領域に注入した第２導電型の不純物イオンを熱拡散することにより前記第２導電型の低濃度ドレイン領域を形成するため、前記第２導電型の低濃度ドレイン領域の不純物濃度が表面からの深さに関らず一定であることを特徴とする。
【００１２】
請求項３記載の接合電界効果トランジスタの製造方法は、第１導電型の半導体基板上に第２導電型エピタキシャル層を形成する工程と、所定の領域に前記半導体基板に接続するように第１導電型の拡散層を形成する工程と、素子間分離膜となる絶縁膜を形成する工程と、第２のマスクパターンを用いて前記エピタキシャル層の１または２以上の所定の深さに第１導電型の不純物イオンを選択的に注入した後に熱酸化により１または２以上の第１の導電型の半導体層を形成する工程と、ゲート誘電体膜とゲート電極を形成する工程と、所定の領域に第２導電型の不純物イオンを注入して第２導電型の高濃度ソース・ドレイン領域を形成する工程とを有し、前記エピタキシャル層が低濃度ドレイン領域であり、ドレイン濃度が深さに依存しないことを特徴とする。
【００１３】
以上により、ＪＦＥＴのゲート濃度の工程バラツキの許容範囲を確保しながらオン抵抗を低減して高耐圧を確保することができる。
【００１４】
【発明の実施の形態】
本発明の実施の形態について図を参照しながら説明する。
（実施の形態１）
以下、図１を用いて本発明の実施の形態１における接合電界効果トランジスタの構成について説明する。
【００１５】
図１は本発明の実施の形態１における接合電界効果トランジスタの構造断面図であり、低濃度の延長ドレイン領域を有するＭＯＳ構造のＪＦＥＴの断面を示す。
【００１６】
図１において、１Ｅ１４ｃｍ−３程度の濃度のＰ型Ｓｉ基板１中に形成された１〜５Ｅ１６ｃｍ−３程度で表面から一定の濃度分布を有し８μｍ程度の厚さのＮ型不純物層２と、Ｐ型Ｓｉ基板１中のＮ型不純物層２以外の表面近傍に形成された１Ｅ１６ｃｍ−３程度の濃度のＰ型不純物層３と、Ｎ型不純物層２内の２〜３μｍの深さにＮ型不純物層２より１〜２Ｅ１６ｃｍ−３濃い濃度で形成されたＰ型不純物層４ａと、Ｎ型不純物層２内の０．５〜１μｍの深さにＮ型不純物層２より１〜２Ｅ１６ｃｍ−３濃い濃度で形成されたＰ型不純物層４ｂと、Ｎ型不純物層２とＰ型不純物層３の両方にまたがって形成されたゲート誘電体膜としてのＳｉＯ２膜６と、ＳｉＯ２膜６上に形成されたゲート配線としてのＰｏｌｙ  Ｓｉ膜７と、Ｐ型Ｓｉ基板１上に形成されたトランジスタを分離する絶縁膜としてのＳｉＯ２膜５（５ａ，５ｂ）と、ＭＯＳトランジスタの高濃度ソース・ドレインとなるＮ型不純物層２内及びＰ型不純物層３内に形成されたＮ型拡散層８（８ａ，８ｂ）と、ゲート配線とソース・ドレインに繋がる配線を分離する層間絶縁膜９としてのＳｉＯ２膜とＢＰＳＧ膜の積層膜と、Ｎ型拡散層８ａ，８ｂ及びＰｏｌｙ  Ｓｉ膜７上の層間絶縁膜９に形成された配線と接続する為のコンタクトホール１０（１０ａ，１０ｂ，１０ｃ）と、Ｎ型拡散層８及びＰｏｌｙ  Ｓｉ膜７に接続された配線としてのアルミ合金膜１１（１１ａ，１１ｂ，１１ｃ）と、保護膜としてＳｉＮ膜１２とから構成され、Ｎ型不純物層２を延長ドレイン領域、Ｐ型不純物層３をチャネルとするＭＯＳトランジスタとなっている。そして延長ドレイン領域としてのＮ型不純物層２内に形成したＰ型不純物層４ａ及び４ｂが、Ｎ型不純物層２をチャネルとするＪＦＥＴのゲートとして機能する。この構成によって、ドレイン電極１１ｃに高電圧が印加された時、このＪＦＥＴがオフして高ドレイン耐圧が得られるパワーＭＯＳトランジスタとなっている。
【００１７】
以下、図２，図３，図４，図５を用いて本発明の実施の形態１における接合電界効果トランジスタの耐圧特性について説明する。
図２は本発明の実施の形態１におけるＪＦＥＴの不純物濃度分布図，図３は従来のＪＦＥＴにおける不純物濃度分布図であり、図４は従来のＪＦＥＴにおける延長ドレイン領域の下段のゲートの濃度と耐圧の関係を示す図，図５は従来のＪＦＥＴにおける延長ドレイン領域の上段のゲートの濃度と耐圧の関係を示す図である。
【００１８】
拡散層を形成するのに一般的に用いられるように、表面近傍にイオン注入して熱拡散する方法でＪＦＥＴを形成した場合、Ｎ型不純物層２は図３に示すような表面の濃度が濃くて深くなるにつれてだんだん薄くなる濃度分布を有する。このときＮ型不純物層２のドレイン濃度が表面に近いほど濃くなるので、表面よりに位置するＰ型不純物層４ｂは、４ａより濃い濃度が必要となる。ところが、図４及び図５に示すように、Ｐ型不純物層４ｂの濃度が濃くなるとＰ型不純物層４ａの濃度変化に比べＪＦＥＴの耐圧が著しく低下することがわかる。
【００１９】
これに対して本実施の形態では、図２に示すように、Ｎ型不純物層２が深さ方向にほぼ一定の不純物濃度分布を有しているので、Ｐ型不純物層４ｂの濃度がＰ型不純物層４ａと同程度でよく、ＪＦＥＴの所望の耐圧が得られるＰ型不純物層４ｂの濃度範囲が広がる。言いかえれば、延長ドレインの抵抗を下げるべくＮ型不純物層２を深くしても、許容されるＰ型不純物層４（４ａ，４ｂ）の濃度バラツキが変わらない。
【００２０】
以上のように、本構造によれば、延長ドレイン領域となるＮ型不純物層２のドレイン濃度が深さに関らず一定となるため、ＪＦＥＴのゲート濃度の制限が緩和され、ＪＦＥＴのゲート濃度の工程バラツキの許容範囲を確保しながらオン抵抗を低減して高耐圧を確保することができる。
【００２１】
なお、図１ではＰ型不純物層４を２層形成された実施例を示したが、Ｎ型不純物層２を同一濃度で更に深くし、Ｐ型不純物層４を３層以上形成すれば、更にＪＦＥＴのオン抵抗を低減することができる。
【００２２】
以下、図６〜図１３を用いて本発明の接合電界効果トランジスタの製造方法について説明する。
図６は本発明の接合電界効果トランジスタにおけるリン注入工程を示す工程断面図，図７は本発明の接合電界効果トランジスタにおけるＮ型不純物層拡散工程を示す工程断面図，図８は本発明の接合電界効果トランジスタにおけるボロン注入工程を示す工程断面図，図９は本発明の接合電界効果トランジスタにおけるＰ型不純物層拡散工程を示す工程断面図，図１０は本発明の接合電界効果トランジスタのチャネル領域におけるボロン注入工程を示す工程断面図，図１１は本発明の接合電界効果トランジスタのゲートとなるＰ型不純物層熱酸化工程を示す工程断面図，図１２は本発明の接合電界効果トランジスタにおけるコンタクトホール形成工程を示す工程断面図，図１３は本発明の接合電界効果トランジスタにおける配線層形成工程を示す工程断面図であり、低濃度のＮ型延長ドレイン領域とその中に形成されたＪＦＥＴのゲートとなるＰ型不純物層とを有するＭＯＳ構造のＪＦＥＴの製造工程を示す。
【００２３】
まず、図６において、１Ｅ１４ｃｍ−３程度の濃度のＰ型Ｓｉ基板２１上にＳｉＯ２膜を形成した後、所望の領域にレジストパターン（図示せず）を形成し、これをマスクにＳｉＯ２膜をエッチングしてレジストを除去することによってＳｉＯ２膜パターン２２を形成する。そしてこのＳｉＯ２膜パターン２２をマスクにしてリンを２Ｅ１２〜１Ｅ１３ｃｍ−３程度のドーズ量で１ＭｅＶ及び４ＭｅＶ程度の加速エネルギーのより違う異なる深さに注入する。
【００２４】
次に、１２００℃程度の窒素雰囲気中で４時間〜６時間程度熱処理を行い、図７に示すように、１〜５Ｅ１６ｃｍ−３程度で表面から一定の濃度分布を有し８μｍ程度の厚さのＮ型不純物層２３を形成する。この時、異なる深さに注入されたリンを相互に拡散して接続することによって、基板表面近傍のみから熱拡散する場合に比べ、リンの深さ方向の濃度分布を均等にすることができる。
【００２５】
次に、ＳｉＯ２膜とＳｉ３Ｎ４膜を形成し所望の領域に形成したレジストパターン（図示せず）をマスクにしてエッチングし、図８に示すように、ＳｉＯ２膜２４とＳｉ３Ｎ４膜２５のパターンを形成する。そしてレジストパターン２６を形成しこれをマスクにボロンイオンを２〜５Ｅ１２ｃｍ−３程度のドーズ量でＳｉＯ２膜２４とＳｉ３Ｎ４膜２５を貫通するように注入する。
【００２６】
そして、レジストパターン２６を除去した後、図９に示すように、Ｓｉ３Ｎ４膜２５をマスクにを熱酸化して素子分離用絶縁膜となるＳｉＯ２膜２８（２８ａ、２８ｂ）を形成して、Ｓｉ３Ｎ４膜２５とＳｉＯ２膜２４を除去する。この熱酸化工程で図８の工程で注入したＢが拡散され、１Ｅ１６ｃｍ−３程度の濃度のＰ型不純物層２７が形成される。
【００２７】
次に、図１０において、レジストパターン２９を形成し、これをマスクにしてＮ型不純物層２３内にボロンイオンを３〜５Ｅ１２ｃｍ−３程度のドーズ量で５００〜７００ｋｅＶ及び２．４〜２．６ＭｅＶのエネルギーにより異なる深さに注入する。
【００２８】
そして、レジストパターン２９を除去した後、ＳｉＯ２膜３１とＰｏｌｙ  Ｓｉ膜３２を形成する。この熱酸化工程により図１０の工程で注入したボロンが活性化し、図１１に示すように、２〜３Ｅ１６ｃｍ−３程度の濃度を有するＰ型不純物層３０ａとＰ型不純物層３０ｂが形成される。ここで、Ｐ型不純物層３０ａとＰ型不純物層３０ｂはＮ型不純物層２３をチャンネルとするＪＦＥＴのゲートとなり、レジストパターン（図示せず）をマスクにしてエッチングし、ＭＯＳトランジスタのゲート電極となるＰｏｌｙ  Ｓｉ膜パターン３２を形成する。
【００２９】
次に、図１２に示すように、Ｐｏｌｙ  Ｓｉ膜パターン３２をマスクにしてヒ素イオン注入して、ＭＯＳトランジスタの高濃度ソース・ドレイン領域となるＮ型拡散層３３（３３ａ，３３ｂ）を形成し、しかる後に、層間絶縁膜３４となるＳｉＯ２膜とＢＰＳＧ膜の積層膜を堆積し、９００℃程度の温度で熱処理して表面を平坦化する。そしてレジストパターン（図示せず）をマスクにして所望の領域の層間絶縁膜３４をエッチングして、コンタクトホール３５（３５ａ，３５ｂ，３５ｃ）を形成する。
【００３０】
最後に、スパッタリング装置においてＡｌＳｉＣｕのようなＡｌを主成分とする合金膜を形成し、レジストパターン（図示せず）をマスクにしてエッチングし、レジストを除去する工程を経て、図１３に示すように、配線としてのアルミ合金膜３６（３６ａ，３６ｂ，３６ｃ）を形成し、引続き保護膜となるＳｉＮ膜３７をプラズマＣＶＤ法で形成して、低濃度のＮ型延長ドレイン領域としてのＮ型不純物層２３とその中に形成されたＪＦＥＴのゲートとなるＰ型不純物層３０ａ及び３０ｂとを有するＭＯＳ構造のＪＦＥＴが得られる。
【００３１】
ここで、Ｎ型延長ドレイン領域（Ｎ型不純物層２３）とＪＦＥＴのゲートとなるＰ型不純物層３０ａ及びＰ型不純物層３０ｂの濃度分布が図２に示したのと同様に、Ｎ型不純物層２３が深さ方向にほぼ一定の不純物濃度分布を有しているので、Ｐ型不純物層３０ｂの濃度が３０ａと同程度でよく、前記構成で述べたように、ＪＦＥＴの所望の耐圧が得られるＰ型不純物層３０ｂの濃度範囲が広がる。すなわち、延長ドレイン領域となるＮ型不純物層２３のドレイン濃度が深さに関らず一定となるため、ＪＦＥＴのゲート濃度の制限が緩和され、ＪＦＥＴのゲート濃度の工程バラツキの許容範囲を確保しながらオン抵抗を低減して高耐圧を確保することができ、チップの縮小化による製造コスト低減に寄与することもできる。
【００３２】
なお、上記実施の形態２では、Ｐ型不純物層３０を２層形成された実施例を示したが、Ｎ型不純物層２３を同一濃度で更に深くし、Ｐ型不純物層３０を３層以上形成すれば、更にパワーＭＯＳトランジスタのオン抵抗を低減することができる。その場合には、Ｎ型不純物層２３を形成するリン注入の加速エネルギーを増やし３つ以上の異なる深さに注入したリンを拡散することによって、同一濃度で更に深いＮ型不純物層２３が形成できる。
（実施の形態２）
以下、図１４〜図２１を用いて本発明の実施の形態２における接合電界効果トランジスタの製造方法について説明する。
【００３３】
図１４は本発明の実施の形態２における接合電界効果トランジスタのボロン注入工程を示す工程断面図，図１５は本発明の実施の形態２における接合電界効果トランジスタのＰ型不純物層拡散工程を示す工程断面図，図１６は本発明の実施の形態２における接合電界効果トランジスタのＳｉ３Ｎ４膜パターン形成工程を示す工程断面図，図１７は本発明の実施の形態２における接合電界効果トランジスタの分離絶縁膜形成工程を示す工程断面図，図１８は本発明の実施の形態２による接合電界効果トランジスタのチャネル領域におけるボロン注入工程を示す工程断面図，図１９は本発明の実施の形態２における接合電界効果トランジスタのゲートとなるＰ型不純物層熱酸化工程を示す工程断面図，図２０は本発明の実施の形態２による接合電界効果トランジスタのコンタクトホール形成工程を示す工程断面図，図２１は本発明の実施の形態２による接合電界効果トランジスタの配線層形成工程を示す工程断面図であり、低濃度のＮ型延長ドレイン領域とその中に形成されたＪＦＥＴのゲートとなるＰ型不純物層とを有するＭＯＳ構造のＪＦＥＴの製造工程を示す。
【００３４】
まず、図１４に示すように、１Ｅ１４ｃｍ−３程度の濃度のＰ型Ｓｉ基板４１上に１〜２Ｅ１６ｃｍ−３程度の濃度を有する８μｍ程度の厚さのＮ型エピタキシャル層４２の形成された基板上に、ＳｉＯ２膜を形成した後、所望の領域にレジストパターン（図示せず）を形成してこれをマスクにＳｉＯ２膜をエッチングしてレジストを除去することによってＳｉＯ２膜パターン４３を形成する。そしてこのＳｉＯ２膜パターン４３をマスクにしてボロンを８Ｅ１２〜２Ｅ１３ｃｍ−３程度のドーズ量で注入する。ここで、Ｎ型エピタキシャル層４２は深さ方向に一定の濃度分布を有している。
【００３５】
そして、１２００℃程度の温度で６時間程度熱処理して、図１５に示すように、Ｐ型Ｓｉ基板４１に到達するＰ型不純物層４４を形成する。
次に、ＳｉＯ２膜とＳｉ３Ｎ４膜を形成し所望の領域に形成したレジストパターン（図示せず）をマスクにしてエッチングし、図１６に示すように、ＳｉＯ２膜４５とＳｉ３Ｎ４膜４６のパターンを形成する。
【００３６】
そして、図１７に示すように、Ｓｉ３Ｎ４膜４６をマスクにを熱酸化して素子分離用絶縁膜となるＳｉＯ２膜４７（４７ａ、４７ｂ）を形成して、Ｓｉ３Ｎ４膜４６とＳｉＯ２膜４５を除去する。
【００３７】
次に、図１８に示すように、レジストパターン４８を形成し、これをマスクとしてＮ型エピタキシャル層４２内にボロンイオンを３〜５Ｅ１２ｃｍ−３程度のドーズ量で５００〜７００ｋｅＶ及び２．４〜２．６ＭｅＶのエネルギーにより異なる深さに注入する。
【００３８】
そして、レジストパターン４８を除去した後、ＳｉＯ２膜５０とＰｏｌｙ  Ｓｉ膜５１を形成する。この熱酸化工程により図１８の工程で注入したボロンが活性化し、図１９に示すように、２〜３Ｅ１６ｃｍ−３程度の濃度を有するＰ型不純物層４９ａとＰ型不純物層４９ｂが形成される。ここで、Ｐ型不純物層４９ａとＰ型不純物層４９ｂはエピタキシャル層４２をチャンネルとするＪＦＥＴのゲートとなり、レジストパターン（図示せず）をマスクにしてエッチングし、ＭＯＳトランジスタのゲート電極となるＰｏｌｙ  Ｓｉ膜５１を形成する。
【００３９】
次に、図２０に示すように、Ｐｏｌｙ  Ｓｉ膜５１をマスクにしてヒ素イオンを注入して、ＭＯＳトランジスタの高濃度ソース・ドレイン領域となるＮ型拡散層５２（５２ａ，５２ｂ）を形成し、しかる後に、層間絶縁膜５３となるＳｉＯ２膜とＢＰＳＧ膜の積層膜を堆積後９００℃程度の温度で熱処理して表面を平坦化する。そしてレジストパターン（図示せず）をマスクにして所望の領域の層間絶縁膜５３をエッチングして、コンタクトホール５４（５４ａ，５４ｂ，５４ｃ）を形成する。
【００４０】
最後に、スパッタリング装置においてＡｌＳｉＣｕのようなＡｌを主成分とする合金膜を形成し、レジストパターン（図示せず）をマスクにしてエッチングし、レジストを除去する工程を経て、図２１に示すように、配線としてのアルミ合金膜５５（５５ａ，５５ｂ，５５ｃ）を形成し、引続き保護膜となるＳｉＮ膜５６をプラズマＣＶＤ法で形成して、低濃度のＮ型延長ドレイン領域であるエピタキシャル層４２とその中に形成されたＪＦＥＴのゲートとなるＰ型不純物層４９ａ及びＰ型不純物層４９ｂとを有するＭＯＳ構造のＪＦＥＴが得られる。
【００４１】
ここで、Ｎ型延長ドレイン領域（Ｎ型エピタキシャル層４２）とＪＦＥＴのゲートとなるＰ型不純物層４９ａ及びＰ型不純物層４９ｂの濃度分布が図２に示したのと同様に、Ｎ型エピタキシャル層４２が深さ方向に一定の不純物濃度分布を有しているので、Ｐ型不純物層４９ｂの濃度がＰ型不純物層４９ａの濃度と同程度でよく、前記実施の形態１で述べたように、ＪＦＥＴの所望の耐圧が得られるＰ型不純物層４９ｂの濃度範囲が広がる。すなわち、延長ドレイン領域となるＮ型不純物層２のドレイン濃度が深さに関らず一定となるため、ＪＦＥＴのゲート濃度の制限が緩和され、ＪＦＥＴのゲート濃度の工程バラツキの許容範囲を確保しながらオン抵抗を低減して高耐圧を確保することができ、チップの縮小化による製造コスト低減に寄与することもできる。
【００４２】
なお、上記実施の形態２では、Ｐ型不純物層４９を２層形成された実施例を示したが、Ｎ型エピタキシャル層４２を更に厚くし、Ｐ型不純物層４９を３層以上形成すれば、更にパワーＭＯＳトランジスタのオン抵抗を低減することができる。その場合には、Ｐ型不純物層４４を形成するボロン注入のドーズ量を増やし熱拡散の時間を長くしてＰ型不純物層４４がＰ型Ｓｉ基板４１に到達するようにする。
【００４３】
【発明の効果】
本発明の接合電界効果トランジスタおよび接合電界効果トランジスタの製造方法によると、不純物の注入を所定の深さに行った後に熱拡散して延長ドレイン領域となるＮ型不純物層を形成しているため、延長ドレイン領域となるＮ型不純物層のドレイン濃度が深さに関らず一定となり、ＪＦＥＴのゲート濃度の制限が緩和され、ＪＦＥＴのゲート濃度の工程バラツキの許容範囲を確保しながらオン抵抗を低減して高耐圧を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における接合電界効果トランジスタの構造断面図
【図２】本発明の実施の形態１におけるＪＦＥＴの不純物濃度分布図
【図３】従来のＪＦＥＴにおける不純物濃度分布図
【図４】従来のＪＦＥＴにおける延長ドレイン領域の下段のゲートの濃度と耐圧の関係を示す図
【図５】従来のＪＦＥＴにおける延長ドレイン領域の上段のゲートの濃度と耐圧の関係を示す図
【図６】本発明の接合電界効果トランジスタにおけるリン注入工程を示す工程断面図
【図７】本発明の接合電界効果トランジスタにおけるＮ型不純物層拡散工程を示す工程断面図
【図８】本発明の接合電界効果トランジスタにおけるボロン注入工程を示す工程断面図
【図９】本発明の接合電界効果トランジスタにおけるＰ型不純物層拡散工程を示す工程断面図
【図１０】本発明の接合電界効果トランジスタのチャネル領域におけるボロン注入工程を示す工程断面図
【図１１】本発明の接合電界効果トランジスタのゲートとなるＰ型不純物層熱酸化工程を示す工程断面図
【図１２】本発明の接合電界効果トランジスタにおけるコンタクトホール形成工程を示す工程断面図
【図１３】本発明の接合電界効果トランジスタにおける配線層形成工程を示す工程断面図
【図１４】本発明の実施の形態２における接合電界効果トランジスタのボロン注入工程を示す工程断面図
【図１５】本発明の実施の形態２における接合電界効果トランジスタのＰ型不純物層拡散工程を示す工程断面図
【図１６】本発明の実施の形態２における接合電界効果トランジスタのＳｉ３Ｎ４膜パターン形成工程を示す工程断面図
【図１７】本発明の実施の形態２における接合電界効果トランジスタの分離絶縁膜形成工程を示す工程断面図
【図１８】本発明の実施の形態２による接合電界効果トランジスタのチャネル領域におけるボロン注入工程を示す工程断面図
【図１９】本発明の実施の形態２における接合電界効果トランジスタのゲートとなるＰ型不純物層熱酸化工程を示す工程断面図
【図２０】本発明の実施の形態２による接合電界効果トランジスタのコンタクトホール形成工程を示す工程断面図
【図２１】本発明の実施の形態２による接合電界効果トランジスタの配線層形成工程を示す工程断面図
【図２２】従来のＪＦＥＴの構造断面図
【図２３】従来の多層チャネルＪＦＥＴの構造断面図
【図２４】従来の多層チャネルＪＦＥＴにおけるドレイン濃度分布を示す図
【符号の説明】
１    Ｐ型Ｓｉ基板
２    Ｎ型不純物層
３    Ｐ型不純物層
４ａ    Ｐ型不純物層
４ｂ    Ｐ型不純物層
５ａ    ＳｉＯ２膜
５ｂ    ＳｉＯ２膜
６    ＳｉＯ２膜
７    Ｐｏｌｙ  Ｓｉ膜
８ａ    Ｎ型拡散層
８ｂ    Ｎ型拡散層
９    層間絶縁膜
１０ａ    コンタクトホール
１０ｂ    コンタクトホール
１０ｃ    コンタクトホール
１１ａ    アルミ合金膜
１１ｂ    アルミ合金膜
１１ｃ    アルミ合金膜
１２    ＳｉＮ膜
２１    Ｐ型Ｓｉ基板
２２    ＳｉＯ２膜パターン
２３    Ｎ型不純物層
２４    ＳｉＯ２膜
２５    Ｓｉ３Ｎ４膜
２６    レジストパターン
２７    Ｐ型不純物層
２８ａ    ＳｉＯ２膜
２８ｂ    ＳｉＯ２膜
２９    レジストパターン
３０ａ    Ｐ型不純物層
３０ｂ    Ｐ型不純物層
３１    ＳｉＯ２膜
３２    Ｐｏｌｙ  Ｓｉ膜
３３ａ    Ｎ型拡散層
３３ｂ    Ｎ型拡散層
３４    層間絶縁膜
３５ａ    コンタクトホール
３５ｂ    コンタクトホール
３５ｃ    コンタクトホール
３６ａ    アルミ合金膜
３６ｂ    アルミ合金膜
３６ｃ    アルミ合金膜
３７    ＳｉＮ膜
４１    Ｐ型Ｓｉ基板
４２    エピタキシャル層
４３    ＳｉＯ２膜パターン
４４    Ｐ型不純物層
４５    ＳｉＯ２膜
４６    Ｓｉ３Ｎ４膜
４７ａ    ＳｉＯ２膜
４７ｂ    ＳｉＯ２膜
４８    レジストパターン
４９ａ    Ｐ型不純物層
４９ｂ    Ｐ型不純物層
５０    ＳｉＯ２膜
５１    Ｐｏｌｙ  Ｓｉ膜
５２ａ    Ｎ型拡散層
５２ｂ    Ｎ型拡散層
５３    層間絶縁膜
５４ａ    コンタクトホール
５４ｂ    コンタクトホール
５４ｃ    コンタクトホール
５５ａ    アルミ合金膜
５５ｂ    アルミ合金膜
５５ｃ    アルミ合金膜
５６    ＳｉＮ膜
１１１    Ｐ型Ｓｉ基板
１１６    ドレイン電極
１２６    延長ドレイン領域
１２７    Ｐ型埋設層
２６０    Ｐ型埋設層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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