(57)【要約】　　　（修正有）【課題】素子の小型化を図ることにより、特に、マイクロ波集積回路（ＭＭＩＣ）等の高周波用のＩＣに適した半導体装置を提供する。【解決手段】半導体基板２と、この半導体基板の表面に形成された金属層８と、この金属層を覆うように形成され周縁部で半導体基板にオーミックコンタクトする電極４と、金属層の直下に半導体基板の裏面から金属層に達する深さで形成されたバイアホール６と、このバイアホールの内面および半導体基板の裏面に形成され、金属層を介して電極と接続する接地電極７とを有することを特徴とする。【選択図】　図２
2004056031.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成された金属層と、
前記金属層を覆うように形成され周縁部で前記半導体基板にオーミックコンタクトする電極と、
前記金属層の直下に前記半導体基板の裏面から前記金属層に達する深さで形成されたバイアホールと、
前記バイアホールの内面および前記半導体基板の裏面に形成され、前記金属層を介して前記電極と接続する接地電極とを有することを特徴とする半導体装置。
【請求項２】
前記金属層および前記電極は矩形状である請求項１に記載の半導体装置。
【請求項３】
前記電極は電解効果トランジスタのソース電極である請求項１または２に記載の半導体装置。
【請求項４】
前記金属層は下層のチタン層と上層の金層からなる積層構造である請求項１〜３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳しくは、マイクロ波集積回路（ＭＭＩＣ）等の高周波用のＩＣに適した半導体装置に関する。
【０００２】
【従来の技術】
図４は、従来の半導体装置平面透視図である。また、図５は、図４においてＢ−Ｂ方向に見た断面図である。図４および図５において、半導体基板１１上には、電界効果トランジスタ（ＦＥＴ，Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のゲート電極１２、ソースオーミック電極１３およびドレインオーミック電極１４が形成されている。また、半導体基板２には、半導体基板１１の裏面から半導体基板１１を貫通するバイアホール１５が形成されている。バイアホール１５の内面および半導体基板２の裏面全体には接地電極１６が形成されており、バイアホール１５の上部に形成された金属層１７および配線１８を介して、例えばソースオーミック電極１３に接続される。
【０００３】
次に、図４および図５に示す半導体装置の製造方法について説明する。まず、ガリウムヒ素（ＧａＡｓ）からなる半導体基板１１の表面にリフトオフ法を用いて、ゲート電極１２、ソースオーミック電極１３、ドレインオーミック電極１４、金属層１７および配線１８を形成する。次に、半導体基板１１の裏面に図示しないレジスト膜を形成し、金属層１７の裏側に開口部が形成されるようにレジスト膜をパターニングする。続いて、レジスト膜をマスクに用いて半導体基板１１の裏面に対してエッチングを行い、半導体基板１１を貫通して金属層１７に達するバイアホール１５を形成する。この際、金属層１７は、エッチングストッパーとしての役割を果たしている。そして、バイアホール１５の内部および半導体基板１１の裏面全体に金（Ａｕ）めっきを行って、接地電極１６を形成する。
【０００４】
【発明が解決しようとする課題】
このように、従来の半導体装置の製造方法においては、バイアホール形成の際のエッチングストッパーとして金属層の存在が必要である。ところで、金属層の幅をバイアホールの幅と略同じに設定した場合、バイアホール形成の際にオーバーエッチングが発生してバイアホールの幅が金属層の幅より大きくなると、半導体基板の表面にバイアホールが露出する事態が生じ得る。したがって、金属層の幅はバイアホールの幅よりも大きく設定する必要がある。
【０００５】
一方、金属層のパターンは、リフトオフ法により形成される。実際の工程においては、位置合せ精度との関係でパターンに位置ずれが発生するおそれがあることから、位置ずれによってバイアホールが露出することのないようにアライメントマージンを設ける必要がある。また、金属層と配線を介して接続するソースオーミック電極のパターンもリフトオフ法により形成される。この場合も同様に位置ずれが発生するおそれがあることから、アライメントマージンを設ける必要がある。
【０００６】
このように、バイアホールのオーバーエッチングや金属層の位置ずれによる不良を防止するために、金属層にはある程度の幅が必要である。そして、ソースオーミック電極の位置ずれによる不良を防止するために、ソースオーミック電極にもアライメントマージンが必要である。しかしながら、これらを考慮してパターンを設計することは、素子の微細化を進める上で大きな問題となっていた。
【０００７】
ここで、ソースオーミック電極の直下にバイアホールを形成することにより素子の微細化を図ることも考えられる。しかしながら、例えば、バイアホールをウェットエッチング法により形成する場合、ソースオーミック電極は耐エッチング液性に劣るため、半導体基板を貫通してソースオーミック電極に達するバイアホールを形成することは困難であるという問題があった。また、バイアホールをドライエッチング法により形成する場合であっても、ソースオーミック電極下の基板に形成されたアロイがエッチングガスと反応して異状エッチングをきたすおそれがあることから、同様に困難であるという問題があった。
【０００８】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、素子の小型化を図ることにより、特に、マイクロ波集積回路（ＭＭＩＣ）等の高周波用のＩＣに適した半導体装置を提供することにある。
【０００９】
本発明の他の目的および利点は以下の記載から明らかとなるであろう。
【００１０】
【課題を解決するための手段】
本願請求項１にかかる発明は、
半導体基板と、
前記半導体基板の表面に形成された金属層と、
前記金属層を覆うように形成され周縁部で前記半導体基板にオーミックコンタクトする電極と、
前記金属層の直下に前記半導体基板の裏面から前記金属層に達する深さで形成されたバイアホールと、
前記バイアホールの内面および前記半導体基板の裏面に形成され、前記金属層を介して前記電極と接続する接地電極とを有することを特徴とする半導体装置に関する。
【００１１】
本願請求項２にかかる発明は、請求項１に記載の半導体装置において、前記金属層および前記電極は矩形状であることを特徴とする。
【００１２】
本願請求項３にかかる発明は、請求項１または２に記載の半導体装置において、前記電極は電解効果トランジスタのソース電極であることを特徴とする。
【００１３】
本願請求項４にかかる発明は、請求項１〜３に記載の半導体装置において、前記金属層は下層のチタン層と上層の金層からなる積層構造であることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００１５】
図１は、本発明にかかる半導体装置の好ましい態様の平面透視図である。また、図２は、図１においてＡ−Ａ方向に見た断面図である。図１および図２に示すように、本発明にかかる半導体装置１は、半導体基板２、ゲート電極３、ソースオーミック電極４、ドレインオーミック電極５、バイアホール６、接地電極７および金属層８を有する。半導体基板２の表面には、電界効果トランジスタの各電極、すなわち、ゲート電極３、ソースオーミック電極４およびドレインオーミック電極５が形成されている。さらに、半導体基板２の表面には金属層８が形成されている。ここで、ゲート電極３およびドレインオーミック電極５は、半導体基板２の表面に直接形成されている。一方、ソースオーミック電極４は、金属層８の上に金属層８を覆うようにして形成されているとともに、その周縁部において半導体基板２とオーミックコンタクトしている。尚、半導体基板２内には、図示しない拡散領域が形成されている。図１に示すように、金属層８およびソースオーミック電極４は矩形状をしている。そして、金属層８の直下にはバイアホール６が形成されていて、バイアホール６は半導体基板２を貫通して半導体基板２の裏面に達している。さらに、バイアホール６の内面および半導体基板２の裏面全体には、接地電極７が形成されている。
【００１６】
金属層８は、直下に形成するバイアホール６が半導体基板２の表面に露出することのないように、完全にバイアホール６を覆う構造とする。具体的には、図２において、金属層８の幅Ｗ１は、バイアホール６の幅Ｗ２に金属層８を形成する際のアライメントマージンを加えた値とする。バイアホール６の幅Ｗ２は、例えば１５μｍ〜３０μｍ程度であることが好ましい。この場合、金属層８を形成する際のアライメントマージンは、５μｍ〜１０μｍ程度であることが好ましい。例えば、バイアホール６の幅Ｗ２が１５μｍである場合、金属層８の幅Ｗ１は、２０μｍ〜２５μｍ程度であることが好ましい。尚、図１に示すように金属層８およびバイアホール６が矩形状である場合、幅Ｗ１方向に垂直な方向および幅Ｗ２方向に垂直な方向についても同様であり、金属層８の幅がバイアホール６の幅に金属層８を形成する際のアライメントマージンを加えた値となるように設計する。
【００１７】
ソースオーミック電極４は、金属層８が露出することのないように、完全に金属層８を覆う構造とする。また、ソースオーミック電極４は、外縁部で半導体基板２と直接オーミックコンタクトする構造とする。ここで、図２において、ソースオーミック電極４が半導体基板２とオーミックコンタクトする部分の長さをコンタクト長Ｗ４と称する。したがって、ソースオーミック電極４の幅Ｗ３は、金属層８の幅Ｗ１にコンタクト長Ｗ４およびアライメントマージンを加えた値に設定する。
【００１８】
素子の小型化の観点からは、コンタクト長Ｗ４は小さい程好ましい。しかしながら、あまり小さくするとコンタクト部に熱が発生して電極が焼き切れるおそれがあることから好ましくない。したがって、コンタクト長Ｗ４は、２μｍ〜３μｍ程度であることが好ましい。一方、ソースオーミック電極４を形成する際のアライメントマージンは、０．５μｍ〜１μｍ程度であることが好ましい。尚、図１に示すようにソースオーミック電極４が矩形状である場合、幅Ｗ３方向に垂直な方向についても同様であり、ソースオーミック電極４の幅Ｗ３が、金属層８の幅Ｗ１にコンタクト長Ｗ４およびアライメントマージンを加えた値となるように設定する。
【００１９】
本発明の半導体装置においては、バイアホールの上にソースオーミック電極を形成することを特徴としている。このような構造とすることによって、バイアホールとソースオーミック電極との間に所定の間隔を設ける必要がなくなる。そして、ソースオーミック電極はアライメントマージンを考慮した大きさで設計すればよいので、素子の小型化を達成することができる。
【００２０】
また、本発明の半導体装置においては、バイアホールとソースオーミック電極の間に金属層を介在させることを特徴としている。これによって、金属層がバイアホール形成時のエッチングストッパーとして働くので、ソースオーミック電極がダメージを受けることなくバイアホールを形成することができる。
【００２１】
次に、図３を用いて、本発明にかかる半導体装置の製造方法について説明する。
【００２２】
まず、図３（ａ）に示すように、半導体基板２の表面に金属層８、ゲート電極３およびドレインオーミック電極５を形成する。半導体基板２としては、例えばガリウムヒ素（ＧａＡｓ）基板を用いることができる。金属層８としては、エッチングの際にエッチング液またはエッチングガスと反応しない導電性材料を用いる。例えば、金属層８は、チタン（Ｔｉ）／金（Ａｕ）からなる積層金属を蒸着し、リフトオフにより形成される。この場合、例えば、下層のチタン（Ｔｉ）層の膜厚を５００Å程度とし、上層の金（Ａｕ）層の膜厚を２μｍ程度とすることができる。ゲート電極３は、例えばチタン（Ｔｉ）／金（Ａｕ）またはチタン（Ｔｉ）／アルミニウム（Ａｌ）からなる積層金属を蒸着し、リフトオフにより形成される。ドレインオーミック電極　は、例えば金（Ａｕ）／ゲルマニウム（Ｇｅ）／ニッケル（Ｎｉ）／金（Ａｕ）からなる積層金属を蒸着し、リフトオフにより形成される。金属層８、ゲート電極３、ドレインオーミック電極５の形成は必ずしもこの順で行わなければならないものではなく、いずれが先であってもよい。
【００２３】
本発明においては、金属層は後に形成するバイアホールの直上に設けられるものであり、バイアホール形成時のオーバーエッチングや金属層形成時の位置ずれによって半導体基板の表面にバイアホールが露出することのないように、金属層の大きさを設定する必要がある。具体的には、金属層の大きさを、バイアホールの大きさに金属層を形成する際のアライメントマージンを加えた大きさに設定する。例えば、図１に示すように、金属層８を、バイアホール６の長辺にアライメントマージンを加えた長さの長辺を有し、バイアホール６の短辺にアライメントマージンを加えた長さの短辺を有する矩形状とすることができる。
【００２４】
次に、図３（ｂ）に示すように、金属層８の上にソースオーミック電極４を形成する。例えば、Ａｕ／Ｇｅ／Ｎｉ／Ａｕからなる積層金属を蒸着し、リフトオフにより形成する。この際、ソースオーミック電極４が金属層８を完全に覆うようにするとともに、ソースオーミック電極４の周縁部で半導体基板２とソースオーミック電極４がオーミックコンタクトするようにする。したがって、ソースオーミック電極４の大きさは、金属層８の大きさに加えて半導体基板２とのコンタクト長（図２のＷ４）を考慮するとともに、ソースオーミック電極４を形成する際のアライメントマージンも考慮して決定する。例えば、図１に示すように、ソースオーミック電極４を、金属層８の長辺とコンタクト長にアライメントマージンを加えた長さの長辺を有し、金属層８の短辺とコンタクト長にアライメントマージンを加えた長さの短辺を有する矩形状とすることができる。
【００２５】
次に、図３（ｃ）に示すように、半導体基板２の裏面に、レジスト膜等からなり、金属層８に対応する位置に開口部９を有するマスク層１０を形成する。次に、図３（ｄ）に示すように、ウェットエッチング法または異方性ドライエッチング法により、半導体基板２をエッチングしてバイアホール６を形成する。本発明においては、半導体基板２においてバイアホール６が形成される位置は、ソースオーミック電極４が形成される位置にも対応している。しかしながら、両者の間には金属層８が介在し、金属層８がエッチングストッパーとしての役割を果たすので、エッチング時にソースオーミック電極４がエッチング液やエッチングガスに直接触れることはない。したがって、ソースオーミック電極４にダメージを与えることなく、ソースオーミック電極４の下にバイアホール６を形成することができる。
【００２６】
最後に、図３（ｅ）に示すように、バイアホール６の内面および半導体基板２の裏面全体に金（Ａｕ）めっきを行って、接地電極７を形成する。
【００２７】
したがって、本発明の半導体装置によれば、半導体基板においてバイアホール上にソースオーミック電極を形成するので、半導体素子の小型化を図ることができる。また、ソースオーミック電極とバイアホールの間に金属層を設け、この金属層をバイアホール形成時のエッチングストッパーとして用いるので、エッチング時にソースオーミック電極にダメージを与えずにバイアホールを形成することができる。
【００２８】
本実施の形態においては、金属層上にソースオーミック電極を形成する場合について説明したが、本発明はこれに限られるものではない。半導体装置の回路状態によっては、例えば、金属層上にドレインオーミック電極を形成する構造であってもよい。
【００２９】
【発明の効果】
本願請求項１〜４に記載の半導体装置によれば、電極下にバイアホールを形成するので、小型化された半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の平面透視図である。
【図２】本発明にかかる半導体装置の断面図である。
【図３】本発明にかかる半導体装置の製造方法を示す図である。
【図４】従来の半導体装置の平面透視図である。
【図５】従来の半導体装置の断面図である。
【符号の説明】
１　半導体装置、　２，１１　半導体基板、　３，１２　ゲート電極、　４，１３　ソースオーミック電極、　５，１４　ドレインオーミック電極、　６，１５　バイアホール、　７，１６　接地電極、　８，１７　金属層、　９　開口部、　１０　マスク層、　１８　配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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