(57)【要約】【課題】コラプスおよびゲート耐圧のバランスに優れたトランジスタを提供する。【解決手段】ゲート電極２に、ドレイン側にひさし状に張り出したフィールドプレート部５を形成する。フィールドプレート部５の下に、ＳｉＮ膜２１およびＳｉＯ2膜２２からなる積層膜を形成する。ＳｉＮ膜２１はＡｌＧａＮ電子供給層１３の表面はを覆うように形成する。【選択図】      図１
2004200248.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロ接合を含むIII族窒化物半導体層構造と、
該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記III族窒化物半導体層上に形成された絶縁膜と、
を備え、
前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、
前記絶縁膜は、
シリコンおよび窒素を構成元素として含む化合物により構成された第一の絶縁膜と、
前記第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜と、
を含む積層膜であることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
前記第二の絶縁膜が前記第一の絶縁膜上に積層されたことを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタにおいて、
前記第一の絶縁膜が１５０ｎｍ以下であることを特徴とする電界効果トランジスタ。
【請求項４】
請求項１乃至３いずれかに記載の電界効果トランジスタにおいて、
前記第二の絶縁膜の比誘電率が３．５以下であることを特徴とする電界効果トランジスタ。
【請求項５】
請求項１乃至４いずれかに記載の電界効果トランジスタにおいて、
前記第一の絶縁膜および前記第二の絶縁膜を含む積層膜からなる前記絶縁膜は前記ゲート電極から離間して形成されており、前記絶縁膜と前記ゲート電極との間に前記第二の絶縁膜が設けられていることを特徴とする電界効果トランジスタ。
【請求項６】
請求項５に記載の電界効果トランジスタにおいて、
前記絶縁膜と前記ゲート電極との間に設けられた前記第二の絶縁膜は前記フィールドプレート部の下部に位置し、
前記第一の絶縁膜および前記第二の絶縁膜を含む積層膜からなる前記絶縁膜は、前記フィールドプレート部のドレイン側端部と前記ドレイン電極との間に位置していることを特徴とする電界効果トランジスタ。
【請求項７】
請求項１乃至６いずれかに記載の電界効果トランジスタにおいて、
前記第二の絶縁膜上に、シリコンおよび窒素を構成元素として含む化合物により構成された第三の絶縁膜をさらに備えることを特徴とする電界効果トランジスタ。
【請求項８】
ヘテロ接合を含むIII族窒化物半導体層構造と、
該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記III族窒化物半導体層上に形成された絶縁膜と、
を備え、
前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、
前記絶縁膜は、シリコン、窒素および酸素を構成元素として含む化合物により構成されていることを特徴とする電界効果トランジスタ。
【請求項９】
ヘテロ接合を含むIII族窒化物半導体層構造と、
該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記III族窒化物半導体層上に形成された絶縁膜と、
を備え、
前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、
前記絶縁膜は、比誘電率３．５以下の絶縁膜であることを特徴とする電界効果トランジスタ。
【請求項１０】
ヘテロ接合を含むIII族窒化物半導体層構造と、
該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記III族窒化物半導体層上に形成された絶縁膜と、
を備え、
前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、
前記絶縁膜は；
前記ゲート電極側は比誘電率４以下の絶縁材料により構成され、
前記ドレイン電極側はシリコンおよび窒素を構成元素として含む絶縁材料により構成されていることを特徴とする電界効果トランジスタ。
【請求項１１】
請求項１０に記載の電界効果トランジスタにおいて、
前記絶縁膜の前記ドレイン電極側が、シリコン、窒素および酸素を構成元素として含む絶縁材料により構成されていることを特徴とする電界効果トランジスタ。
【請求項１２】
ヘテロ接合を含むIII族窒化物半導体層構造と、
該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記III族窒化物半導体層上に形成された絶縁膜と、
を備え、
前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、
前記フィールドプレート部、前記III族窒化物半導体層およびこれらに挟まれた前記絶縁膜とで構成される容量の誘電率が、前記ゲート電極側よりも前記ドレイン電極側の方が低いことを特徴とする電界効果トランジスタ。
【請求項１３】
請求項１２に記載の電界効果トランジスタにおいて、
前記絶縁膜の一部が、シリコンおよび窒素を構成元素として含む化合物により構成された第一の絶縁膜と、前記第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜と、を含む積層膜となっており、
前記フィールドプレート部と前記半導体層構造の表面との間において、前記絶縁膜は、前記ゲート電極側が第一の絶縁膜の単層膜からなり、前記ドレイン電極側が前記第一の絶縁膜および前記第二の絶縁膜を含む積層膜からなることを特徴とする電界効果トランジスタ。
【請求項１４】
請求項１乃至１３いずれかに記載の電界効果トランジスタにおいて、
前記半導体層構造は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層およびＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる電子供給層を含むことを特徴とする電界効果トランジスタ。
【請求項１５】
請求項１乃至１４いずれかに記載の電界効果トランジスタにおいて、
前記ソース電極と前記半導体層構造の表面との間および前記ドレイン電極と前記半導体層構造の表面との間に、コンタクト層が介在することを特徴とする電界効果トランジスタ。
【請求項１６】
請求項１５に記載の電界効果トランジスタにおいて、
前記コンタクト層がアンドープＡｌＧａＮ層により構成されていることを特徴とする電界効果トランジスタ。
【請求項１７】
請求項１６に記載の電界効果トランジスタにおいて、
前記フィールドプレート部は、前記コンタクト層の上部まで延在していることを特徴とする電界効果トランジスタ。
【請求項１８】
請求項１乃至１７いずれかに記載の電界効果トランジスタにおいて、
前記半導体層構造は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる電子供給層およびＧａＮからなるキャップ層がこの順で積層した構造を有することを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、III族窒化物半導体を用いた電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
ＧａＮをはじめとするIII族窒化物半導体は、バンドギャップが大きく、絶縁破壊電界が高く、電子の飽和ドリフト速度が大きい上、ヘテロ接合による二次元キャリアガスの利用が可能であるため、高温動作、高速スイッチング動作、大電力動作等の点で優れる電子素子を実現する材料として期待を集めている。
【０００３】
こうしたIII族窒化物半導体を用いたトランジスタでは、基板表面に大きな負電荷が発生し、トランジスタ性能に大きな影響を与える。以下、この点について説明する。
【０００４】
アンドープＧａＮの上にＡｌＧａＮを成長すると、自発分極とピエゾ分極との両作用によりヘテロ界面に正の固定電荷が発生する。このときＡｌＧａＮ表面には負の分極電荷が発生する。分極電荷濃度はＡｌＧａＮの組成によって変化するが、ＡｌＧａＮ／ＧａＮヘテロ構造では、１×１０１３／cm2オーダーの極めて大きなシート電子濃度が発生する。この現象は、例えば、非特許文献１において詳しく解説されている。このヘテロ構造にオーミック電極を形成し電極間に電界を印加すると、１×１０１３／cm2オーダーの高電子濃度の電荷輸送に基づく電流が流れる。このように、III族窒化物半導体素子では、不純物のドーピングにより発生したキャリアにより駆動するＧａＡｓ系半導体ＦＥＴとは異なり、自発分極とピエゾ分極との両作用により発生する高濃度のキャリアによって動作する。
【０００５】
このような機構により動作するIII族窒化物半導体トランジスタは、ピエゾ分極等によりチャネル層に大きな電荷が発生する一方、ＡｌＧａＮ等の半導体層表面に負電荷が発生することが知られている（非特許文献２）。こうした負電荷は、ドレイン電流に直接作用し、素子性能に強い影響を及ぼす。具体的には、表面に大きな負電荷が発生すると交流動作時の最大ドレイン電流が直流時に比べて劣化する。こうした現象はIII族窒化物半導体を用いた素子に特有のものであり、ＧａＡｓ系半導体素子では顕在化していなかった。ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合では分極電荷の発生は極めて小さいためである。
【０００６】
こうした問題に対し、従来、ＳｉＮからなる表面保護膜を形成することで対応がなされていた。ＳｉＮを設けない構造では高い電圧を印加した際に充分な電流が得られず、ＧａＮ系半導体材料を用いるメリットを得ることが困難である。こうした事情を踏まえ、III族窒化物半導体ＦＥＴの分野では、表面にＳｉＮ膜を設けることが必須であるという共通認識があり、技術常識となっていた。以下、こうした従来のトランジスタの一例について説明する。
【０００７】
図２１は、従来技術によるヘテロ接合電界効果トランジスタ（Hetero-Junction Field Effect TranSistor；以下ＨＪＦＥＴという）の断面構造図である。このような従来技術のＨＪＦＥＴは、例えば非特許文献３に報告されている。このＨＪＦＥＴは、サファイア基板109の上にＡｌＮバッファ層111、ＧａＮチャネル層112およびＡｌＧａＮ電子供給層113がこの順で積層されている。その上にソース電極101とドレイン電極103が形成されており、これらの電極はＡｌＧａＮ電子供給層113にオーム性接触している。また、ソース電極101とドレイン電極103の間にゲート電極102が形成され、このゲート電極102はＡｌＧａＮ電子供給層113にショットキー性接触している。最上層には表面保護膜としてＳｉＮ膜121が形成されている。
【０００８】
ところで、III族窒化物半導体ＦＥＴの特定用途においては、利得を維持しつつ耐圧をあげることが要望されている。耐圧を改良する方法として、ＧａＡｓ系半導体の分野では、従来、ゲート電極のドレイン側にひさし状のフィールドプレートを設ける方法が知られている。本発明者による特許文献１には、こうした手法が記載されている。同文献には、フィールドプレートを設けることにより、ゲート電極のドレイン側端部における電界集中が緩和され、素子性能が向上することが記載されている。
【０００９】
こうしたフィールドプレートを設ける構造と、ＳｉＮを保護膜として設けたＧａＮ系ＦＥＴの構造とを組み合わせたＨＪＦＥＴが、非特許文献３に記載されている。
【００１０】
同文献には、ゲート電極のドレイン側にひさし状のフィールドプレートを設け、この下にＳｉＮ膜を配置した構成が記載されている。図２２に、このＨＪＦＥＴの概略構造を示す。このＨＪＦＥＴは、ＳｉＣ基板１１０上に形成される。ＳｉＣ基板１１０上には半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１０１およびドレイン電極１０３があり、その間にドレイン側にひさし状に張り出したフィールドプレート部１０５を有し、ショットキー性接触がとられたゲート電極１０２がある。ＡｌＧａＮ電子供給層１１３の表面はＳｉＮ膜１２１で覆われており、フィールドプレート部１０５の直下にはこのＳｉＮ膜１２１が配置されている。同文献によれば、こうした構成を採用することにより耐圧が改善されると記載されている。
【００１１】
【非特許文献１】
U.K.Mishra, P.Parikh, and Y.-F. Wu, "AlGaN/GaN HEMTs -An overview of device operation and applications," Proc. IEEE, vol.90, No.6, pp.1022-1031, 2002.
【非特許文献２】
２００１年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト(IEDM01-381〜384）、安藤（Y.Ando）
【非特許文献３】
２００１年エレクトロニクス・レターズ（Electronics Letters vol.37p.196-197)、Ｌｉ等
【特許文献１】
特開２０００−１００８３１号公報
【００１２】
【発明が解決しようとする課題】
ところが、非特許文献３に記載の構成を採用した場合、従来知られていなかった新たな課題が生じることが本発明者の検討により明らかになった。
【００１３】
III族窒化物半導体によりトランジスタを構成する場合、その材料特性を充分に生かす観点から、以下の特性の両立が望まれる。
【００１４】
(i)コラプスの低減
(ii)ゲート耐圧の改善
(iii)フィールドプレート直下絶縁膜の膜質経時劣化の抑制による信頼性向上
(iv)容量の低減による高周波利得の改善
ここで、コラプスとは、ＨＪＦＥＴが大信号動作する際に、表面トラップの応答によって表面に負電荷が蓄積された状態になり、最大ドレイン電流が抑制される現象である。コラプスが顕著になると大信号動作時のドレイン電流が抑制されるため、飽和出力が低下する。
【００１５】
非特許文献３に記載の構成を採用した場合、表面電荷の影響を排除する膜として利用するＳｉＮが、フィールドプレート直下の領域を占めていることに起因して、上記(i)から(iv)を両立させることは事実上きわめて困難となる。以下、この点について段階をおって説明する。
【００１６】
前述したようにＡｌＧａＮ／ＧａＮ  ＨＪＦＥＴ等においては、ドレイン電流の低下を抑制するため、通常、ＳｉＮ保護膜を半導体層の最上層に形成する構成が採用される。ところが、ＳｉＮ膜を設けるとコラプスが改善する代わりにゲート耐圧が低下する。すなわち、コラプス量とゲート耐圧の間にトレードオフが存在し、その制御が非常に困難となる。図２３は、フィールドプレートを設けない図２１の構造を有するＨＪＦＥＴを試作し、表面保護膜ＳｉＮの厚さとコラプス量およびゲート耐圧の関係を評価した結果を示す。
【００１７】
このようにコラプスが顕著な素子の表面にＳｉＮ膜を形成すると、コラプス量を減らすことができる。図２３を参照して、ＳｉＮ膜がない場合（膜厚０ｎｍ）では６０％以上のコラプス量であるが、ＳｉＮ膜厚１００ｎｍとした場合、コラプス量は１０％以下に抑制できる。このようにコラプスを充分に低減するためには、ＳｉＮ膜の厚みを一定程度厚くすることが必要となる。しかしながら、ＳｉＮ膜を厚くした場合、表面負電荷が打ち消され、ゲート−ドレイン間の電界集中が顕著になり、ゲート耐圧が低下する。すなわち、コラプスとゲート耐圧の間にトレードオフが存在する。
【００１８】
くわえて、コラプスを充分に低減するためにＳｉＮ膜を厚くした場合、フィールドプレート直下絶縁膜の膜質経時劣化により信頼性が低下する。すなわち、コラプスと信頼性に関してもトレードオフが存在する。
【００１９】
以上のように、ＳｉＮ膜を保護膜とするＧａＮ系ＨＪＦＥＴでは、こうした複数のトレードオフが存在し、それぞれＳｉＮ膜の厚さの違いによってそのバランスが定まる。こうしたトレードオフはＧａＮ系デバイスに特有の現象である。
【００２０】
なお、ＳｉＮ膜に代え、ＳｉＯ２膜を保護膜とする場合、コラプスとゲート耐圧の関係は図３８のようになる。膜厚依存性は現れないが、ＳｉＮ膜を用いた場合と同様、コラプスとゲート耐圧を両立させることは困難である。
【００２１】
こうしたトレードオフは、前述の非特許文献３に記載のフィールドプレートを設けた構成においても依然存在する。すなわち、かかる構成によれば上記(i)〜(iv)のうち、コラプスの改善について一定の効果が得られるが、その一方、ゲート耐圧が低下するため、コラプスとゲート耐圧のトレードオフのバランスを有効に改善することは困難である。
【００２２】
くわえて、コラプスや利得と信頼性とのトレードオフの解消はさらに困難となる。利得低下を抑制し、コラプスを充分に低減するためには、フィールドプレート直下のＳｉＮ膜を一定程度厚くする必要があるが、このとき、フィールドプレート直下絶縁膜の膜質経時劣化による信頼性低下が顕著になる。
【００２３】
以上のように、ＳｉＮ膜を保護膜とするＧａＮ系ＨＪＦＥＴにおいてフィールドプレートを設けても、III族窒化物半導体素子に特有のトレードオフの問題を有効に解決することは困難である。
【００２４】
また、非特許文献３記載のトランジスタのようにフィールドプレート直下の領域にＳｉＮ膜を配した場合、高電界印加時にＳｉＮ膜の膜質が劣化することがある。ＳｉＮ膜は、その材料の特質により、III族窒化物半導体層に成膜した場合、膜中に大きな内部応力が発生する。この内部応力により、電界印可による膜質の経時劣化が顕著に発生し、極端な場合、フィールドプレート下の領域でリークが発生することもある。
【００２５】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、コラプスおよびゲート耐圧のバランスに優れたトランジスタを提供することにある。また本発明の別の目的は、コラプスおよびゲート耐圧の性能のバランスにくわえ、さらに、信頼性および高周波特性の優れるトランジスタを提供することにある。
【００２６】
【課題を解決するための手段】
ＡｌＧａＮ表面に発生する負の分極電荷は、その上に堆積する保護膜（パッシベーション膜）の電気的性質によってそのＦＥＴ特性に大きな影響を与える。一般に表面に大きな負の固定電荷が存在すると、大きなゲート耐圧が得られるが、交流動作時の最大ドレイン電流が直流時に比べて劣化する傾向が見られる。一方、表面の負電荷量が小さいと、逆にゲート耐圧は小さいが交流動作時の最大ドレイン電流の劣化も少ない。ＦＥＴの動作は、一般にこのトレードオフ関係に支配されるが、ＡｌＧａＮ／ＧａＮヘテロ構造では、表面に１×１０１３／cm2オーダーの負電荷が発生するため、表面パッシベーションの品質により、前述のトレードオフ関係が極めて顕著に現れる。耐圧の値が、表面パッシベーションの状態の違いにより１桁以上変化することも珍しくない。このように大きな変化は、ＧａＡｓ系ＦＥＴでは見られない現象である。逆にいえば、ＧａＮ系ＦＥＴは表面状態に極めて敏感なデバイスであり、その電気特性において高い性能を高歩留まりで安定的に得るためには、表面パッシベーション膜の制御に細心の注意を払う必要がある。
【００２７】
本発明者は、こうした観点から検討を進め、フィールドプレートを備えるゲート電極構造にするとともに、フィールドプレート直下の層構造を特定の構造とすることにより、これらの相乗作用により前記したトレードオフにおける性能のバランスを有効に改善できることを見いだした。さらに、フィールドプレート直下を上記のような特定の層構造とした場合、このフィールドプレートが、表面状態の変動による性能のばらつきを有効に抑制するという従来知られていなかった機能を果たすことを見いだした。本発明は、こうした新規な知見に基づきなされたものである。
【００２８】
以下、本発明の構成について説明する。
【００２９】
本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、前記III族窒化物半導体層上に形成された絶縁膜と、を備え、前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、前記絶縁膜は、シリコンおよび窒素を構成元素として含む化合物により構成された第一の絶縁膜と、前記第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜と、を含む積層膜であることを特徴とする電界効果トランジスタが提供される。
【００３０】
本発明によれば、フィールドプレート部を備えるとともに、このフィールドプレート部と半導体層構造の表面との間に、上記構成の積層膜が形成された構成を有している。このため、これらの相乗作用により、コラプスおよびゲート耐圧のバランスが顕著に改善される。また、製造プロセス上等のばらつきにより表面状態が変動した場合でも、こうした良好な性能を安定して実現することができる。
【００３１】
また、本発明は、表面負電荷の影響を低減するための第一の絶縁膜を設けつつ、フィールドプレート部直下の容量を低減するための第二の絶縁膜を設けている。すなわち、第一の絶縁膜の作用により表面負電荷の影響が低減される一方、第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜によりフィールドプレート部直下の電界が低減される。この結果、フィールドプレート部下の領域における絶縁膜の膜質経時劣化および容量の増大を有効に抑制することができ、信頼性および高周波利得に優れるトランジスタが得られる。
【００３２】
ここで、前記第一の絶縁膜は、前記第二の絶縁膜が前記第一の絶縁膜上に積層された構成とすることができる。こうすることによりコラプスの改善がより顕著となる。第一の絶縁膜は、好ましくは１５０ｎｍ以下、より好ましくは１００ｎｍ以下とする。こうすることによって、フィールドプレート部下の容量を確実に低減でき、高周波利得が向上する。また、前記第一の絶縁膜は、前記半導体層構造の表面に接して形成することができる。こうすることにより、コラプスの改善がより顕著となる。
【００３３】
本発明において、第二の絶縁膜の比誘電率を３．５以下としてもよい。こうすることによって、フィールドプレート部下の容量を低減でき、さらに利得が向上する。また、本発明において、前記第一の絶縁膜および前記第二の絶縁膜を含む積層膜からなる前記絶縁膜は前記ゲート電極から離間して形成されており、前記絶縁膜と前記ゲート電極との間に前記第二の絶縁膜が設けられている構成としてもよい。さらに、前記絶縁膜と前記ゲート電極との間に設けられた前記第二の絶縁膜は前記フィールドプレート部の下部に位置し、前記第一の絶縁膜および前記第二の絶縁膜を含む積層膜からなる前記絶縁膜は、前記フィールドプレート部のドレイン側端部と前記ドレイン電極との間に位置している構成としてもよい。
【００３４】
また、上記構成のトランジスタにおいて、  前記第二の絶縁膜上に、シリコンおよび窒素を構成元素として含む化合物により構成された第三の絶縁膜をさらに備えた構成としてもよい。絶縁膜の最上層をシリコンおよび窒素を構成元素として含む化合物により構成することにより、この素子の製造工程においてレジストを安定的に形成しやすくなる等の利点が得られる。この結果、上記のように性能が改善されたトランジスタを製造する際の歩留まりを向上させることができる。
【００３５】
さらに本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、前記III族窒化物半導体層上に形成された絶縁膜と、を備え、前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、前記絶縁膜は、シリコン、窒素および酸素を構成元素として含む化合物により構成されていることを特徴とする電界効果トランジスタが提供される。
【００３６】
本発明によれば、フィールドプレート部を備えるとともに、このフィールドプレート部と半導体層構造の表面との間に、上記構成の絶縁膜が形成された構成を有している。この絶縁膜の材料は、シリコン、窒素にくわえ、酸素を構成元素として含むため、ＳｉＮに比べ膜中の内部応力が顕著に低減される。このため、比較的良好なコラプスおよびゲート耐圧を実現しつつ、フィールドプレート部直下の領域に位置する絶縁膜の膜質劣化を有効に抑制することができる。また、ＳｉＮに比べて比誘電率が低くなるため、フィールドプレート部下の領域に発生する容量を低減できる。以上により、本発明によれば、信頼性および高周波利得に優れるトランジスタが得られる。
【００３７】
また本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、前記III族窒化物半導体層上に形成された絶縁膜と、を備え、前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、前記絶縁膜は、比誘電率３．５以下の絶縁膜であることを特徴とする電界効果トランジスタが提供される。
【００３８】
本発明によれば、フィールドプレート部を備えるとともに、このフィールドプレート部と半導体層構造の表面との間に、上記構成の低誘電率膜が形成されている。フィールドプレート部直下の領域に低誘電率膜が形成されているため、この領域に位置する絶縁膜に高電圧が印加されることを回避できる。これにより、フィールドプレート部下の絶縁膜の膜質経時劣化が有効に抑制され、素子の信頼性が顕著に向上する。また、低誘電率膜の利用により、フィールドプレート部、半導体層構造およびこれらの間の絶縁膜により構成される容量を小さくすることができるので、高周波利得も改善される。この結果、本発明によれば、特にゲート耐圧と、信頼性および高周波利得との性能バランスに優れるトランジスタが得られる。なお、本発明における比誘電率３．５以下の絶縁膜は単層膜でも積層膜でもよく、比誘電率の平均値が３．５以下であればよい。
【００３９】
さらに本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、前記III族窒化物半導体層上に形成された絶縁膜と、を備え、前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、前記絶縁膜は、前記ゲート電極側は比誘電率４以下の絶縁材料により構成され、前記ドレイン電極側はシリコンおよび窒素を構成元素として含む絶縁材料により構成されていることを特徴とする電界効果トランジスタが提供される。
【００４０】
本発明によれば、フィールドプレート部直下には比較的誘電率の低い絶縁膜が設けられているため、フィールドプレート部、半導体層構造およびこれらの間の絶縁膜により構成される容量を小さくすることができる。この結果、ゲート耐圧と、信頼性および高周波利得との性能バランスに優れるトランジスタが得られる。また、フィールドプレート部の形成されていないゲート、ドレイン間の領域には、シリコン、窒素および酸素を構成元素として含む化合物、たとえばＳｉＮが形成されているため、表面負電荷による性能低下を低減することができる。なお、本発明における比誘電率４以下の絶縁膜は単層膜でも積層膜でもよく、比誘電率の平均値が４以下であればよい。この発明において、上記絶縁膜のドレイン電極側は、シリコン、窒素および酸素を構成元素として含む絶縁材料、たとえばＳｉＯＮにより構成されていてもよい。こうすることによって、ゲート耐圧と、信頼性および高周波利得との性能バランスをより改善することができる。
【００４１】
また本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、前記III族窒化物半導体層上に形成された絶縁膜と、を備え、前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し前記絶縁膜上に形成されたフィールドプレート部を有し、前記フィールドプレート部、前記III族窒化物半導体層およびこれらに挟まれた前記絶縁膜とで構成される容量の誘電率が、前記ゲート電極側よりも前記ドレイン電極側の方が低いことを特徴とする電界効果トランジスタが提供される。
【００４２】
この本発明によれば、フィールドプレート部下の領域において、電界緩和の程度が段階的になるため、ゲート耐圧をより一層効果的に改善することができる。
【００４３】
ここで、前記絶縁膜の一部が、シリコンおよび窒素を構成元素として含む化合物により構成された第一の絶縁膜と、前記第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜と、を含む積層膜となっており、前記フィールドプレート部と前記半導体層構造の表面との間において、前記絶縁膜は、前記ゲート電極側が第一の絶縁膜の単層膜からなり、前記ドレイン電極側が前記第一の絶縁膜および前記第二の絶縁膜を含む積層膜からなる構成とすることができる。こうすることにより、製造安定性に優れ、ゲート耐圧が顕著に改善されたトランジスタを得ることができる。
【００４４】
以上本発明に係るトランジスタの構成について説明したが、これらの構成において、以下の構成を組み合わせても良い。
【００４５】
前記半導体層構造は、たとえばＩｎxＧａ1-xＮ（０≦ｘ≦１）からなるチャネル層およびＡｌyＧａ1-yＮ（０＜ｙ≦１）からなる電子供給層を含む構成とすることができる。チャネル層および電子供給層の積層順序は任意である。この半導体層構造に、適宜、中間層やキャップ層を設けても良い。
【００４６】
前記ソース電極と前記半導体層構造の表面との間および前記ドレイン電極と前記半導体層構造の表面との間に、コンタクト層が介在する構成としてもよい。コンタクト層を備える構成は、いわゆるワイドリセス構造とよばれる。かかる構成を採用した場合、フィールドプレート部およびその直下の絶縁膜構造との相乗作用により、ゲート電極のドレイン側端部の電界集中をより効果的に分散・緩和することができる。なおリセス構造とする場合、多段リセスとすることもできる。こうした構成を採用する場合、フィールドプレート部は、前記コンタクト層の上部まで延在した構成とすることができる。このようにすれば、ドレイン側における電界集中も緩和することが可能となる。このようにフィールドプレート部を延在した場合、ドレイン電極とのオーバーラップによるドレイン電極端部の電界集中が問題となるが、コンタクト層の存在により、かかる問題が低減される。ここで、コンタクト層をアンドープＡｌＧａＮ層、すなわち意図的にドーピングをしていないＡｌＧａＮ層により構成すると、ドレイン電極端部の電界集中を顕著に低減できる。
【００４７】
また、前記半導体層構造は、ＩｎxＧａ1-xＮ（０≦ｘ≦１）からなるチャネル層、ＡｌyＧａ1-yＮ（０＜ｙ≦１）からなる電子供給層およびＧａＮからなるキャップ層がこの順で積層した構造を有するものとしてもよい。このようにすれば、実効的なショットキー高さを高くでき、さらに高いゲート耐圧が実現できる。すなわち、フィールドプレート部、フィールドプレート部直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、一層優れたゲート耐圧が得られる。
【００４８】
ゲート電極とドレイン電極との間の距離を、ゲート電極とソース電極との間の距離よりも長くすることもできる。いわゆるオフセット構造と呼ばれるものであり、ゲート電極のドレイン側エッジ部の電界集中をより効果的に分散、緩和することができる。またフィールドプレート部を形成しやすくなるという製造上の利点もある。
【００４９】
【発明の実施の形態】
以下、実施例により本発明の実施の形態を説明する。なお、以下の実施例ではIII族窒化物半導体層の成長基板としてｃ面ＳｉＣを用いた例について説明する。
【００５０】
（第１の実施例）
図１は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２（図中「ＧａＮチャネル１２」と略記。以下、同様。）が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に、ドレイン側にひさし状に張り出したフィールドプレート部５を有しショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。フィールドプレート部５の直下にはこのＳｉＮ膜２１およびＳｉＯ2膜２２が設けられている。
【００５１】
以下、本実施例に係るＨＪＦＥＴの製造方法について図２８〜３０を参照して説明する。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ(Molecular Beam Epitaxy:MBE)成長法によって半導体を成長させる。このようにして、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる（図２８（ａ））。
【００５２】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る（図２８（ｂ））。続いてプラズマＣＶＤ法等により、ＳｉＮ膜２１（膜厚５０ｎｍ）を形成する。さらにその上層に、常圧ＣＶＤ法等により、ＳｉＯ2膜２２（膜厚１５０ｎｍ）を形成する（図２９（ｃ））。ＳｉＮ膜２１およびＳｉＯ2膜２２の一部をエッチング除去することによってＡｌＧａＮ電子供給層１３の露出する開口部を設ける（図２９（ｄ））。露出したＡｌＧａＮ電子供給層１３上に、フォトレジスト３０を用いてＮi／Ａｕなどのゲート金属３１を蒸着して、フィールドプレート部５を有するショットキー接触のゲート電極２を形成する（図３０（ｅ）、（ｆ））。このようにして図１に示したＨＪＦＥＴを作製する。
【００５３】
この実施例においては、ゲート−ドレイン間に高い逆方向電圧がかかった場合、ゲート電極のドレイン側端にかかる電界が、フィールドプレート部の働きにより緩和されることにより、ゲート耐圧が向上する。さらに大信号動作時には、表面電位をフィールドプレート部によって変調するため、表面トラップの応答によるコラプスの発生を抑制できる。すなわち、コラプスおよびゲート耐圧のバランスが顕著に改善される。また、製造プロセス上等のばらつきにより表面状態が変動した場合でも、こうした良好な性能を安定して実現することができる。
【００５４】
さらに、フィールドプレート直下がＳｉＮのみからなる従来の構成に比べフィールドプレート部直下の領域に位置する絶縁膜に印加される電界を低減できる。また、ＳｉＯ２はＳｉＮよりも誘電率が低く、かつ膜質が経時劣化し難い。このため、この領域における絶縁膜の膜質経時劣化および容量の増大を有効に抑制することができ、信頼性および高周波利得に優れるトランジスタとすることができる。
【００５５】
図２４は、このＨＪＦＥＴにおけるＳｉＯ2膜厚と利得の関係を示す図である。図２５の従来構造ＨＪＦＥＴの場合と比較して、利得が大幅に改善されている。
【００５６】
図３６は、ゲート耐圧とコラプスの性能バランスを、本実施例に係るトランジスタと、従来のトランジスタとを比較した図である。ここで、Gr.1〜Gr.3の試作デバイスは、ゲート電極の形状および保護膜の構成以外は同一である。
【００５７】
Ｇｒ．１
フィールドプレート：有
保護膜：ＳｉＮ膜およびＳｉＯ2膜の積層構造
本実施例によるトランジスタおよび保護膜の構成を変更した複数のデバイスを評価した。
【００５８】
Ｇｒ．２
フィールドプレート：なし
保護膜：ＳｉＮ膜
保護膜の構成を変更した複数のデバイスを評価した。
【００５９】
Ｇｒ．３
フィールドプレート：有
保護膜：ＳｉＮ膜
保護膜の構成を変更した複数のデバイスを評価した。
【００６０】
Ｇｒ．２およびＧｒ．３の比較から、ＳｉＮ保護膜上に単にフィールドプレートを設けるのみでは、依然、ゲート耐圧とコラプスのトレードオフが存在することがわかる。一方、Ｇｒ．１に対応する本実施例によるトランジスタは、ゲート耐圧とコラプスのトレードオフが解消され、良好な性能バランスを示すことが明らかになった。
【００６１】
この実施例において、ドレイン側に伸長するフィールドプレートの寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、フィールドプレートの寸法を0.5μｍ以上とする。また、フィールドプレートの端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。フィールドプレートの寸法は大きいほどコラプス抑制の効果は高いが、フィールドプレートのドレイン電極側の端が、ゲート電極とドレイン電極の間隔の７０％を超えると、ゲート耐圧がフィールドプレートとドレイン電極の間の電界集中で決まるため、逆にゲート耐圧が低下する傾向がある。このため、好ましくはフィールドプレートの寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００６２】
この実施例では表面保護膜の上層としてＳｉＯ2膜を形成した例を示したが、利得の向上および信頼性の向上の観点から、比誘電率が４以下の低誘電率膜を用いることがさらに好ましい。こうした低誘電率材料として、ＳｉＯＣ（ＳｉＯＣＨとよばれる場合もある）、ＢＣＢ（ベンゾシクロブテン）、FSG(flouroSilicate glass:SiOF)、HSQ(hydrogen-Silsesquioxane)、MSQ(methyl-Silsesquioxane)、有機ポリマー、あるいはこれらをポーラス化した材料が例示される。
【００６３】
（第２の実施例）
図２は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間にドレイン側にひさし状に張り出したフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＯＮ膜２３で覆われており、フィールドプレート部５の直下にはこのＳｉＯＮ膜２３が設けられている。
【００６４】
上記ＨＪＦＥＴは、以下のように形成される。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）である。
【００６５】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。続いてプラズマＣＶＤ法等により、ＳｉＯＮ膜２３（膜厚１５０ｎｍ）を形成する。ＳｉＯＮ膜２３の一部をエッチング除去することによって露出したＡｌＧａＮ電子供給層１３上に例えばＮi／Ａｕなどの金属を蒸着して、フィールドプレート部５を有するショットキー接触のゲート電極２を形成する。このようにして図３に示したＨＪＦＥＴを作製する。
【００６６】
本実施例のトランジスタは、表面保護膜をＳｉＯＮ膜とする。ＳｉＯＮ膜は、ＳｉＮ膜に比べ、膜中に発生する内部応力が小さい。図３５は、プラズマＣＶＤ法によりＳｉＯＮ膜およびＳｉＮ膜を成膜した場合において、クラックの発生なしに成長可能な膜厚を調査した結果を示す図である。ここではＳｉＯＮの酸素組成比を変え、対応する成長可能膜厚を調べた。酸素の組成比を増加することによって成長可能膜厚が増大することがわかる。すなわち、本実施例によれば、フィールドプレート下をＳｉＮ膜としたときに比べて絶縁膜を厚く形成することができ、フィールドプレート下の容量低減により高周波利得を改善することができる。なお、図３５からわかるように、酸素を含まなＳｉＮではクラックの発生なしに成膜可能な膜厚が約１５０ｎｍとなっていることから、フィールドプレート部下の絶縁膜中のＳｉＮ膜の厚みは１５０ｎｍ以下とすることが好ましい。
【００６７】
ここで、コラプスおよび高周波利得の観点から、フィールドプレート下のＳｉＯＮ膜は、２００ｎｍ以上の膜厚とすることが望ましい。２００ｎｍの成長可能膜厚に対応する酸素組成比は５％（モル基準）であることから、ＳｉＯＮ膜を用いる場合、５％以上の酸素組成比とすることが好ましい。一方、酸素比率が大きすぎると、コラプスの改善効果が充分に得られなくなる。本発明者の検討によれば、コラプス改善の観点からは酸素比率を５０％以下とすることが好ましい。屈折率に換算した場合、１．６以上２．０以下の範囲にあることが好ましい。
【００６８】
この実施例において、フィールドプレートの寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、フィールドプレートの寸法を0.5μｍ以上とする。また、フィールドプレートの端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくはフィールドプレートの寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００６９】
（第３の実施例）
図３を参照して本発明の第３の実施例を説明する。
【００７０】
図３は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間にドレイン側にひさし状に張り出したフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＯＣ膜２４で覆われており、フィールドプレート部５の直下にはこのＳｉＯＣ膜２４が設けられている。
【００７１】
上記ＨＪＦＥＴは、以下のように形成される。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ成長法によって半導体を成長させる。このようにして、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる。
【００７２】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。続いてプラズマＣＶＤ法によりＳｉＯＣ膜２４（膜厚２００ｎｍ）を形成する。ＳｉＯＣ膜２４の一部をエッチング除去することによって露出したＡｌＧａＮ電子供給層１３上に例えばＮi／Ａｕなどの金属を蒸着して、フィールドプレート部５を有するショットキー接触のゲート電極２を形成する。このようにして図３に示したＨＪＦＥＴを作製する。
【００７３】
この実施例は、表面保護膜をＳｉＯＣ膜とした構造である。ＳｉＯＣ膜はＳｉＮ膜と比較してストレスが小さく、膜厚を厚くしてもＡｌＧａＮ層のピエゾ分極に影響を与えない。このため、膜によるコラプス抑制の効果はないが、フィールドプレートによる表面電荷の制御によりコラプスを抑制する。この実施例において、フィールドプレートの寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、フィールドプレートの寸法を0.5μｍ以上とする。また、フィールドプレートの端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくはフィールドプレートの寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００７４】
この実施例では表面保護膜が比誘電率２．５程度のＳｉＯＣ膜の場合を示したが、他の低誘電率膜（比誘電率３．５以下）を用いることもできる。この場合、膜中に発生するストレス（内部応力）が小さい膜であることが好ましい。こうした材料として、ＳｉＯＣ（ＳｉＯＣＨとよばれる場合もある）、ＢＣＢ（ベンゾシクロブテン）、FSG(flouroSilicate glass:SiOF)、HSQ(hydrogen-Silsesquioxane)、MSQ(methyl-Silsesquioxane)、有機ポリマー、あるいはこれらをポーラス化した材料が例示される。このほか、アルミナ等を用いても良い。また臨界膜厚以下のＡｌＮを表面保護膜とすることにより、フィールドプレート効果に加えて、素子表面からの放熱を高める効果が得られる。これらの膜を組み合わせた多層膜構造においても同様の効果が得られる。
【００７５】
（第４の実施例）
本実施例は、保護膜の構造をゲート電極近傍では単層構造とし、ゲート電極から離れた領域では２層構造としている。ゲート電極下の半導体の層構造はすでに述べた実施例と同様であるので説明を省略する。
【００７６】
図４（ａ）では、ゲート電極２とＳｉＮ膜２１とを離間して形成している。フィールドプレート部５の下部には、ＳｉＯ2膜２２単層の第一の領域と、この領域よりもドレイン側に位置する、ＳｉＮ膜２１上にＳｉＯ2膜２２が積層した第二の領域とが形成されている。これらの領域において、フィールドプレート部５による電界緩和効果の程度が異なり、ゲート電極２ドレイン側端部の電界集中を、より一層効果的に緩和することができる。
【００７７】
図４（ｂ）では、ゲート電極２とＳｉＮ膜２１とをさらに離し、フィールドプレート部５とＳｉＮ膜２１とがオーバーラップしないように形成されている。したがって、フィールドプレート部５直下はＳｉＯ2膜２２が単層で形成され、ゲート電極２とドレイン電極３との間の領域のうち、フィールドプレート部５形成領域を除く領域においては、ＳｉＮ膜２１およびＳｉＯ2膜２２の積層膜が形成されている。このトランジスタは、特に高周波特性に優れた構造となっており、ＳｉＯ2を用いることでフィールドプレート部５下部の容量低減が図られ、利得が顕著に向上する。一方、フィールドプレート部５形成領域を除く領域においては、ＳｉＮ膜２１を含む膜を形成することで、表面トラップの応答によるコラプスの発生が抑制される。
【００７８】
以下、本実施例に係るＨＪＦＥＴの製造方法について図３１〜３４を参照して説明する。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ(Molecular Beam Epitaxy:MBE)成長法によって半導体を成長させる。これにより、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）が積層した半導体層構造を得る（図３１（ａ））。
【００７９】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る（図３１（ｂ））。続いてプラズマＣＶＤ法等により、ＳｉＮ膜２１（膜厚５０ｎｍ）を形成する（図３２（ｃ））。つづいてＳｉＮ膜２１の一部をエッチング除去することによってＡｌＧａＮ電子供給層１３の露出する開口部を設ける（図３２（ｄ））。この開口部を埋めるように基板全面に、常圧ＣＶＤ法等により、ＳｉＯ2膜２２（膜厚１５０ｎｍ）を形成する（図３３（ｅ））。次にＳｉＯ2膜２２の一部をエッチング除去することによってＡｌＧａＮ電子供給層１３の露出する開口部を設ける（図３３（ｆ））その後、露出したＡｌＧａＮ電子供給層１３上に、フォトレジスト３０を用いてＮi／Ａｕなどのゲート金属３１を蒸着して、フィールドプレート部５を有するショットキー接触のゲート電極２を形成する（図３４（ｇ）、（ｈ））。このようにして図１に示したＨＪＦＥＴを作製する。
【００８０】
以上の手順により、図４に示すトランジスタを安定的に製造することが可能である。
【００８１】
（第５の実施例）
本実施例では、保護膜を階段状に形成しており、ゲート電極近傍では単層構造とし、ゲート電極から離れた領域では２層構造としている。ゲート電極下の半導体の層構造はすでに述べた実施例と同様であるので説明を省略する。
【００８２】
図５は本実施例に係るトランジスタの構造を示す。フィールドプレート部５の下部には、ＳｉＮ膜２１単層の第一の領域と、この領域よりもドレイン側に位置する、ＳｉＮ膜２１上にＳｉＯ2膜２２が積層した第二の領域とが形成されている。これらの領域において、フィールドプレート部５による電界緩和効果の程度が異なり、ゲート電極２ドレイン側端部の電界集中を、より一層効果的に緩和することができる。特にこの場合、フィールドプレート部５下の絶縁膜の誘電率が、ドレイン電極３側においてゲート電極２側よりも低くなっている。これにより、ゲート電極ドレイン側の電界集中を効果的に緩和することができる。
【００８３】
（第６の実施例）
本実施例は、ワイドリセス構造を採用したＨＪＦＥＴの例である。以下、図６を参照して説明する。
【００８４】
このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。ソース電極１およびドレイン電極３は、それぞれＧａＮコンタクト層１４の上に形成されている。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にコンタクト層１４があり、コンタクト層１４に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のコンタクト層１４を一部除去し、露出したＡｌＧａＮ電子供給層１３に接して、ドレイン側にひさし状に張り出したフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。フィールドプレート部５の直下にはこのＳｉＮ膜２１およびＳｉＯ2膜２２が設けられている。
【００８５】
この実施例は第１の実施例にコンタクト層を追加した構成であり、第１の実施例で述べた効果にくわえ、さらにコンタクト抵抗が低減できる。
【００８６】
また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、フィールドプレート部５の機能とあわせ、より優れた電界緩和効果が得られる。
【００８７】
この実施例において、フィールドプレートの寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、フィールドプレートの寸法を0.5μｍ以上とする。また、フィールドプレートの端は、コンタクト層とオーバーラップしない位置とすることが好ましい。さらに好ましくはフィールドプレートの寸法をゲート電極とコンタクト層の間隔の７０％以下とする。
【００８８】
（第７の実施例）
本実施例は、ワイドリセス構造を採用したＨＪＦＥＴの例である。以下、図７を参照して説明する。
【００８９】
このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。ソース電極１およびドレイン電極３は、それぞれＧａＮコンタクト層１４の上に形成されている。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にＧａＮコンタクト層１４があり、ＧａＮコンタクト層１４に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のコンタクト層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＯＮ膜２３で覆われており、フィールドプレート部５の直下にはこのＳｉＯＮ膜２３が設けられている。
【００９０】
この実施例は第２の実施例にコンタクト層を追加した構成であり、第２の実施例で述べた効果にくわえ、さらにコンタクト抵抗が低減できる。
【００９１】
また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、フィールドプレート部５の機能とあわせ、より優れた電界緩和効果が得られる。
【００９２】
この実施例のＳｉＯＮ膜は、屈折率が１．６以上２．０以下の範囲にあることが好ましい。
【００９３】
この実施例において、フィールドプレートの寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、フィールドプレートの寸法を0.5μｍ以上とする。また、フィールドプレートの端は、コンタクト層とオーバーラップしない位置とすることが好ましい。さらに好ましくはフィールドプレートの寸法をゲート電極とコンタクト層の間隔の７０％以下とする。
【００９４】
（第８の実施例）
図８は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にコンタクト層１４があり、コンタクト層に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のコンタクト層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＯＣ膜２４で覆われており、フィールドプレート部５の直下にはこのＳｉＯＣ膜２４が設けられている。
【００９５】
この実施例は第３の実施例にコンタクト層を追加した構成であり、第３の実施例で述べた効果にくわえ、さらにコンタクト抵抗が低減できる。
【００９６】
また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、フィールドプレート部５の機能とあわせ、より優れた電界緩和効果が得られる。
【００９７】
この実施例において、フィールドプレートの寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、フィールドプレートの寸法を0.5μｍ以上とする。また、フィールドプレートの端は、コンタクト層とオーバーラップしない位置とすることが好ましい。さらに好ましくはフィールドプレートの寸法をゲート電極とコンタクト層の間隔の７０％以下とする。
【００９８】
（第９の実施例）
図９は、この実施例のＨＪＦＥＴの断面構造を示す。この実施例は第４の実施例にコンタクト層を追加した構成である。半導体の層構造は第４の実施例と同様であるので説明を省略する。本実施例によれば、第４の実施例で述べた効果にくわえ、さらにコンタクト抵抗を低減できる。また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、フィールドプレート部５の機能とあわせ、より優れた電界緩和効果が得られる。
【００９９】
（第１０の実施例）
図１０はこの実施例のＨＪＦＥＴの断面構造を示す。この実施例は第５の実施例にコンタクト層を追加した構成である。半導体の層構造は第５の実施例と同様であるので説明を省略する。本実施例によれば、第４の実施例と比較してコンタクト抵抗を低減できる。また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、フィールドプレート部５の機能とあわせ、より優れた電界緩和効果が得られる。
【０１００】
（第１１の実施例）
図１１はこの実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されており、その上にＧａＮキャップ層１５が形成されている。このＧａＮキャップ層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間にフィールドプレート部５を有し、ショットキー接触がとられたゲート電極２が設けられている。ＧａＮキャップ層１５の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。フィールドプレート部５の直下にはこのＳｉＮ膜２１およびＳｉＯ2膜２２が設けられている。
【０１０１】
この実施例は、第１の実施例で半導体の最上部にＧａＮキャップ層を追加した構成であり、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、フィールドプレート部、フィールドプレート部直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１０２】
この実施例において、フィールドプレートの寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、フィールドプレートの寸法を0.5μｍ以上とする。また、フィールドプレートの端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくはフィールドプレートの寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【０１０３】
（第１２の実施例）
図１２はこの実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されており、その上にＧａＮキャップ層１５が形成されている。このＧａＮキャップ層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間にフィールドプレート部５を有し、ショットキー接触がとられたゲート電極２が設けられている。ＧａＮキャップ層１５の表面はＳｉＯＮ膜２３で覆われており、フィールドプレート部５の直下にはこのＳｉＯＮ膜２３が設けられている。
【０１０４】
この実施例は、第２の実施例で半導体の最上部にＧａＮキャップ層を追加した構成であり、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、フィールドプレート部、フィールドプレート部直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１０５】
この実施例のＳｉＯＮ膜は、屈折率が１．６以上２．０以下の範囲にあることが好ましい。
【０１０６】
この実施例において、フィールドプレートの寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、フィールドプレートの寸法を0.5μｍ以上とする。また、フィールドプレートの端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくはフィールドプレートの寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【０１０７】
（第１３の実施例）
図１３はこの実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されており、その上にＧａＮキャップ層１５が形成されている。このＧａＮキャップ層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間にフィールドプレート部５を有し、ショットキー接触がとられたゲート電極２が設けられている。ＧａＮキャップ層１５の表面はＳｉＯＣ膜２４で覆われており、フィールドプレート部５の直下にはこのＳｉＯＣ膜２４が設けられている。
【０１０８】
この実施例は、第３の実施例で半導体の最上部にＧａＮキャップ層を追加した構成であり、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、フィールドプレート部、フィールドプレート部直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１０９】
この実施例において、フィールドプレートの寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、フィールドプレートの寸法を0.5μｍ以上とする。また、フィールドプレートの端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくはフィールドプレートの寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【０１１０】
（第１４の実施例）
図１４はこの実施例のＨＪＦＥＴの断面構造を示す。半導体の層構造は第４の実施例と同様であるので説明を省略する。この実施例は第４の実施例の半導体層構造最上部にＧａＮキャップ層を追加した構成を有し、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、フィールドプレート部、フィールドプレート部直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１１１】
（第１５の実施例）
図１５はこの実施例のＨＪＦＥＴの断面構造を示す。半導体の層構造は第５の実施例と同様であるので説明を省略する。この実施例は第５の実施例の半導体層構造最上部にＧａＮキャップ層を追加した構成を有し、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、フィールドプレート部、フィールドプレート部直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１１２】
（第１６の実施例）
図１６はこの実施例のＨＪＦＥＴの断面構造を示す。この実施例は、第６の実施例のコンタクト層をアンドープＡｌＧａＮとし、フィールドプレートをコンタクト層とオーバーラップさせた構造である。
【０１１３】
図１６は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にアンドープＡｌＧａＮ層１６があり、アンドープＡｌＧａＮ層１６に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のアンドープＡｌＧａＮ層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。フィールドプレート部５の直下にはこのＳｉＮ膜２１およびＳｉＯ2膜２２があり、フィールドプレート部５はアンドープＡｌＧａＮ層１６にオーバーラップする。
【０１１４】
この実施例においては、コンタクト層がアンドープのＡｌＧａＮ層であるため、フィールドプレートとコンタクト層の間での電界集中は緩やかである。このためフィールドプレートがコンタクト層にオーバーラップしてもゲート耐圧は低下しない。これにより、フィールドプレートがＡｌＧａＮ電子供給層表面全体の表面電荷を制御できるため、コラプスをより効果的に抑制する効果がある。
【０１１５】
また、この実施例ではアンドープＡｌＧａＮ層１６をコンタクト層としているため、ドレイン電極近傍の電界集中を抑制できるという効果も得られる。フィールドプレート部５をドレイン側に伸長した場合、ゲート電極２近傍の電界集中が緩和される一方、ドレイン電極３の近傍における電界集中の問題が顕在化する。本実施例の構成によれば、ドレイン電極３と電子供給層１３との間にアンドープＡｌＧａＮ層１６が介在するため、こうしたドレイン電極３の近傍における電界集中を効果的に緩和することができる。
【０１１６】
（第１７の実施例）
この実施例は、第７の実施例のコンタクト層をアンドープＡｌＧａＮとし、フィールドプレートをコンタクト層とオーバーラップさせた構造に関するものである。
【０１１７】
図１７は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にアンドープＡｌＧａＮ層１６があり、アンドープＡｌＧａＮ層１６に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のアンドープＡｌＧａＮ層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してフィールドプレート部５を有し、ショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＯＮ膜２３で覆われており、フィールドプレート部５の直下にはこのＳｉＯＮ膜２３があり、フィールドプレート部５はアンドープＡｌＧａＮ層１６にオーバーラップする。
【０１１８】
この実施例においては、コンタクト層がアンドープのＡｌＧａＮ層であるため、フィールドプレートとコンタクト層の間での電界集中は緩やかである。このためフィールドプレートがコンタクト層にオーバーラップしてもゲート耐圧は低下しない。これにより、フィールドプレートがＡｌＧａＮ電子供給層表面全体の表面電荷を制御できるため、コラプスをより効果的に抑制することができる。
【０１１９】
また、この実施例ではアンドープＡｌＧａＮ層１６をコンタクト層としているため、ドレイン電極近傍の電界集中を抑制できるという効果も得られる。フィールドプレート部５をドレイン側に伸長した場合、ゲート電極２近傍の電界集中が緩和される一方、ドレイン電極３の近傍における電界集中の問題が顕在化する。本実施例の構成によれば、ドレイン電極３と電子供給層１３との間にアンドープＡｌＧａＮ層１６が介在するため、こうしたドレイン電極３の近傍における電界集中を効果的に緩和することができる。
【０１２０】
（第１８〜第２０の実施例）
これらの実施例は、第８〜１０の実施例のコンタクト層をアンドープＡｌＧａＮとし、フィールドプレートをコンタクト層とオーバーラップさせた構造に関するものである（図１８〜図２０）。
【０１２１】
これらの実施例においては、コンタクト層がアンドープのＡｌＧａＮ層であるため、フィールドプレートとコンタクト層の間での電界集中は緩やかである。このためフィールドプレートがコンタクト層にオーバーラップしてもゲート耐圧は低下しない。これにより、フィールドプレートがＡｌＧａＮ電子供給層１３表面全体の表面電荷を制御できるため、コラプスをより効果的に抑制することができる。
【０１２２】
また、これらの実施例ではアンドープＡｌＧａＮ層１６をコンタクト層としているため、ドレイン電極近傍の電界集中を抑制できるという効果も得られる。フィールドプレート部５をドレイン側に伸長した場合、ゲート電極２近傍の電界集中が緩和される一方、ドレイン電極３の近傍における電界集中の問題が顕在化する。本実施例の構成によれば、ドレイン電極３と電子供給層１３との間にアンドープＡｌＧａＮ層１６が介在するため、こうしたドレイン電極３の近傍における電界集中を効果的に緩和することができる。
【０１２３】
これらの実施例において、アンドープＡｌＧａＮ層１６およびＡｌＧａＮ電子供給層１３のアルミ組成の大小は任意である。これらのアルミ組成が等しい場合、両者は同じ材料から構成されることになるので、低い抵抗が得られる。また、アンドープＡｌＧａＮ層１６を、その下のＡｌＧａＮ電子供給層１３よりも高アルミ組成とすればピエゾ効果により両者の界面にキャリアが発生し、これにより低抵抗化を図ることができる。
【０１２４】
（第２１〜第２２の実施例）
図２６〜２７に、本実施例に係るトランジスタを示す。これらは、第１の実施例および第２の実施例において、ゲート電極２の下部を一部、ＡｌＧａＮ電子供給層１３に埋め込んだ、いわゆるゲートリセス構造を有している。これにより、フィールドプレート部の作用と相俟って優れたゲート耐圧が得られる。
【０１２５】
（第２３の実施例）
図３７は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。ＧａＮチャネル層１２の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に、ドレイン側にひさし状に張り出したフィールドプレート部５を有しショットキー性接触がとられたゲート電極２が設けられている。
【０１２６】
本実施例では、フィールドプレート部直下がＳｉＯ2膜２２で構成されているため、この領域の容量を低減でき利得が改善できる上、信頼性も向上する。また、これ以外の領域におけるＡｌＧａＮ電子供給層１３表面にはＳｉＮ膜２１が形成されているため、コラプスも一定程度改善することができる。
【０１２７】
本実施例において、ＳｉＮ膜２１にかえ、ＳｉＯＮ膜を設けても良い。こうすることによって、信頼性や利得をより改善することができる。
【０１２８】
（第２４の実施例）
図３９は、この実施例のＨＪＦＥＴの断面構造を示す。本実施例では、ＡｌＧａＮ電子供給層１３上に形成される絶縁膜を、ＳｉＮ膜２１、ＳｉＯ2膜２２およびＳｉＮ膜２１がこの順で積層した３層構造としている。ゲート電極下の半導体の層構造はすでに述べた実施例と同様である。絶縁膜の最上層をＳｉＯ2膜２２でなくＳｉＮ膜２３としているため、この素子の製造工程においてレジストを安定的に形成しやすくなり、歩留まりが向上する。
【０１２９】
以上、本発明を実施例をもとに説明した。これらの実施例は例示であり、各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【０１３０】
たとえば、上記実施例では、基板材料としてＳｉＣを用いた例について説明したが、サファイア等の他の異種材料基板や、ＧａＮ、ＡｌＧａＮ等のIII族窒化物半導体基板等を用いても良い。
【０１３１】
また、ゲート下の半導体層の構造は、例示したものに限られず種々の態様が可能である。たとえばＧａＮチャネル層１２の上部だけでなく下部にもＡｌＧａＮ電子供給層１３を併設した構造とすることも可能である。
【０１３２】
また、低誘電率膜は、実施例で例示したものに限られず、様々な材料を用いることができる。また、上記実施例で示した図１乃至図２１では絶縁膜をソース電極とゲート電極との間、および、ドレイン電極とゲート電極との間のすべての領域にわたって設けた例を示したが、本発明の効果を達成するためにはドレイン電極とゲート電極との間の所定の領域に絶縁膜を設ければ充分であり、必ずしもソース電極とゲート電極との間に絶縁膜を設ける必要はない。さらに、ドレイン電極とゲート電極との間に設ける絶縁膜も、ドレイン電極とゲート電極との間のすべての領域にわたって設ける必要はなく、たとえば、フィールドプレート部の下部にのみ絶縁膜を設ける構成としてもよい。
【０１３３】
【発明の効果】
以上説明したように、本発明の電界効果トランジスタは、コラプスの抑制と高いゲート耐圧を同時に実現できる。これにより、高電圧の大信号動作時の出力特性が大幅に改善する。
【図面の簡単な説明】
【図１】実施例に係るトランジスタの構造を示す図である。
【図２】実施例に係るトランジスタの構造を示す図である。
【図３】実施例に係るトランジスタの構造を示す図である。
【図４】実施例に係るトランジスタの構造を示す図である。
【図５】実施例に係るトランジスタの構造を示す図である。
【図６】実施例に係るトランジスタの構造を示す図である。
【図７】実施例に係るトランジスタの構造を示す図である。
【図８】実施例に係るトランジスタの構造を示す図である。
【図９】実施例に係るトランジスタの構造を示す図である。
【図１０】実施例に係るトランジスタの構造を示す図である。
【図１１】実施例に係るトランジスタの構造を示す図である。
【図１２】実施例に係るトランジスタの構造を示す図である。
【図１３】実施例に係るトランジスタの構造を示す図である。
【図１４】実施例に係るトランジスタの構造を示す図である。
【図１５】実施例に係るトランジスタの構造を示す図である。
【図１６】実施例に係るトランジスタの構造を示す図である。
【図１７】実施例に係るトランジスタの構造を示す図である。
【図１８】実施例に係るトランジスタの構造を示す図である。
【図１９】実施例に係るトランジスタの構造を示す図である。
【図２０】実施例に係るトランジスタの構造を示す図である。
【図２１】ＧａＮＦＥＴの構造を示す図である。
【図２２】ＧａＮＦＥＴの構造を示す図である。
【図２３】ゲート耐圧とコラプスのトレードオフを説明するための図である。
【図２４】実施例に係るトランジスタの性能評価結果を示す図である。
【図２５】実施例に係るトランジスタの性能評価結果を示す図である。
【図２６】実施例に係るトランジスタの構造を示す図である。
【図２７】実施例に係るトランジスタの構造を示す図である。
【図２８】実施例に係るトランジスタの製造方法を説明する図である。
【図２９】実施例に係るトランジスタの製造方法を説明する図である。
【図３０】実施例に係るトランジスタの製造方法を説明する図である。
【図３１】実施例に係るトランジスタの製造方法を説明する図である。
【図３２】実施例に係るトランジスタの製造方法を説明する図である。
【図３３】実施例に係るトランジスタの製造方法を説明する図である。
【図３４】実施例に係るトランジスタの製造方法を説明する図である。
【図３５】ＳｉＯＮの成膜可能膜厚を説明する図である。
【図３６】ゲート耐圧とコラプスのトレードオフを説明するための図である。
【図３７】実施例に係るトランジスタの構造を説明する図である。
【図３８】シリコン酸化膜を用いた場合のゲート耐圧とコラプスの関係を説明するための図である。
【図３９】実施例に係るトランジスタの構造を説明する図である。
【符号の説明】
１  ソース電極
２  ゲート電極
３  ドレイン電極
５  フィールドプレート部
１０  基板
１１  バッファ層
１２  ＧａＮチャネル層
１３  ＡｌＧａＮ電子供給層
１４  ＧａＮコンタクト層
１５  ＧａＮキャップ層
１６  アンドープＡｌＧａＮ層
２１  ＳｉＮ膜
２２  ＳｉＯ２膜
２３  ＳｉＯＮ膜
２４  ＳｉＯＣ膜
３０  フォトレジスト
３１  ゲート金属
１０１  ソース電極
１０２  ゲート電極
１０３  ドレイン電極
１０５  フィールドプレート部
１１０  サファイア基板
１１１  バッファ層
１１２  ＧａＮチャネル層
１１３  ＡｌＧａＮ電子供給層
１２１  ＳｉＮ膜
【図１】
2004200248.tif 000003
【図２】
2004200248.tif 000004
【図３】
2004200248.tif 000005
【図４】
2004200248.tif 000006
【図５】
2004200248.tif 000007
【図６】
2004200248.tif 000008
【図７】
2004200248.tif 000009
【図８】
2004200248.tif 000010
【図９】
2004200248.tif 000011
【図１０】
2004200248.tif 000012
【図１１】
2004200248.tif 000013
【図１２】
2004200248.tif 000014
【図１３】
2004200248.tif 000015
【図１４】
2004200248.tif 000016
【図１５】
2004200248.tif 000017
【図１６】
2004200248.tif 000018
【図１７】
2004200248.tif 000019
【図１８】
2004200248.tif 000020
【図１９】
2004200248.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2004200248.tif 000027
【図２６】
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【図２７】
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【図２８】
2004200248.tif 000030
【図２９】
2004200248.tif 000031
【図３０】
2004200248.tif 000032
【図３１】
2004200248.tif 000033
【図３２】
2004200248.tif 000034
【図３３】
2004200248.tif 000035
【図３４】
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【図３５】
2004200248.tif 000037
【図３６】
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【図３７】
2004200248.tif 000039
【図３８】
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【図３９】
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