(57)【要約】【課題】大規模化や高速化を可能とする半導体集積回路装置及びクロックスキューを抑えつつ分配回路の配置変更を容易に行うクロック供給方法を提供する。【解決手段】クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を通してフリップフロップ回路に伝えられ、上記クロック入力部と分配回路及び最終段分配回路の間を接続するそれぞれの配線経路を第１方向に延長される第１配線と、上記第１方向と直交する第２方向に延長され、上記第１配線とは異なる配線層で形成される第２配線とを含み、上記配線経路の少なくとも１つが上記第１配線が上記第２配線を超えて延長され、同じ配線層により折り返して上記第２配線の中心部に至る迂回配線経路を設ける。【選択図】      図１
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【特許請求の範囲】
【請求項１】
クロック入力部から入力されたクロックパルスを伝えるために配置される複数段からなる分配回路及び最終段分配回路と、
上記最終段分配回路からのクロックパルスを受けて動作するフリップフロップ回路と、
上記フリップフロップ回路の間に設けられた論理回路とを含み、
上記クロック入力部と分配回路及び最終段分配回路の間を接続するそれぞれの配線経路は、
上記クロック入力部又は分配回路から出力されるクロックパルスを一端に受けて第１方向に延長される第１配線と、
上記第１方向と交差する第２方向に延長され、上記第１配線とは異なる配線層で形成される第２配線とを含み、
上記第１配線の他端は、上記第２配線とその接続部で接続されるものであり、
上記配線経路の少なくとも１つは、上記第１配線が上記第２配線を超えて延長され、同じ配線層により折り返して上記第２配線の上記接続部に至る迂回配線経路を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記クロック入力部は、四角形の半導体チップの中心部に設けられるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記分配回路、最終段分配回路、フリップフロップ回路及び論理回路は、ゲートアレイにより構成され、
マクロ化された回路ブロックを更に備えてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記クロック入力部からの最終段を除く所定段の分配回路までの配線経路は、上記迂回配線経路を設けないことを特徴とする半導体集積回路装置。
【請求項５】
請求項３又は４において、
上記配線経路の少なくとも１つは、上記第１配線が直線的に延びて上記第２配線の中心部に至るようにされてなり、上記第２配線側に設けられる上記分配回路又は最終段分配回路の配置が第１箇所から第２箇所に変更され、上記第１箇所に上記マクロ化された回路ブロックが配置されてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項３又は４において、
上記配線経路は、上記迂回配線経路を持つ複数個を有し、
上記複数個の配線経路において、上記第１配線における上記第２配線を超えて延長される部分の長さが相互に異なるものを備えてなり、いずれか一方の上記第２配線側に設けられる上記分配回路又は最終段分配回路の配置が第１箇所から第２箇所に変更され、上記第１箇所に上記マクロ化された回路ブロックが配置されてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項５又は６において、
上記マクロ化された回路ブロックは、メモリ回路であることを特徴とする半導体集積回路装置。
【請求項８】
請求項５又は６において、
上記配線経路を構成する第１配線及び第２配線には、それぞれ同じ配線層により構成され、両側に隣接して設けられる一対からなるシールド用配線層が設けられてなることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記一対からなるシールド配線の少なくとも一方は、上記配線経路に隣接して配置される電源電圧若しくは接地電位を供給する電源配線又はテスト用の信号線を利用して構成されるものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項５又は６において、
上記配線経路を構成する第１配線及び第２配線には、その上層又は下層に空き配線エリアが存在する部分に、それと直交する方向に固定電位が与えられたダミー配線が設けられることを特徴とする半導体集積回路装置。
【請求項１１】
クロック入力部から入力されたクロックパルスを伝えるために配置される複数段からなる分配回路及び最終段分配回路を含む半導体集積回路装置のクロック分配方法であって、
上記分配回路相互及び分配回路と最終段分配回路の間を接続するそれぞれの配線経路として、第１方向に延長される第１配線と、上記第１方向と交差する第２方向に延長され、上記第１配線とは異なる配線層で形成される第２配線とを含むようにし、
上記配線経路の基本パターンとして、上記第１配線が上記第２配線を超えて延長され、同じ配線層により折り返して上記第２配線との接続部に至る迂回配線経路を設けておき、
上記迂回部分の第１配線を直線的に延長し、あるいは上記第１配線における上記第２配線を超えて延長される部分の長さを上記基本パターンとは異なるようにして、上記分配回路又は最終段分配回路の半導体基板上での配置位置を第１箇所から第２箇所に変更可能としてなることを特徴とする半導体集積回路装置のクロック分配方法。
【請求項１２】
請求項１１において、
上記分配回路、最終段分配回路、フリップフロップ回路及び論理回路は、ゲートアレイにより構成され、上記第１箇所にはマクロ化された回路ブロックが配置されてなることを特徴とする半導体集積回路装置のクロック分配方法。
【発明の詳細な説明】
【発明の属する技術分野】
この発明は、半導体集積回路装置とクロック分配方法に関し、主として情報処理装置に使用される大規模集積回路装置における高速動作化技術に利用して有効な技術に関するものである。
【０００１】
【従来の技術】
半導体チップの中央部から入力されたクロック信号が等距離を以て伝えられるよう配置されてなる複数の第１分配回路に供給し、この第１分配回路から等距離を以て配置される複数からなる第２分配回路及びこの第２分配回路から等距離を以て配置される複数からなる第３分配回路を設け、上記第３分配回路以降それぞれ同様に等距離を以て配置されてなる複数の最終段の分配回路からクロック信号が供給されるエリアを単位として、内部ゲートアレイ、ＲＡＭ（ランダム・アクセス・メモリ）マクロセル又は論理マクロセルとをそれぞれ置き換え可能にした半導体集積回路装置として、特開平７−７８８７４号公報がある。
【０００２】
【特許文献１】
特開平７−７８８７４号公報
【０００３】
【発明が解決しようとする課題】
上記の構成ではＲＡＭマクロセルや論理マクロセルの大きさが限定されてしまう結果任意の大きさマクロセルの配置には適用できない。したがって、図１６に示すように、任意の大きさのＲＡＭマクロや論理マクロを任意の位置に配置した場合、マクロ部とバッファ部が重なる部分ではクロックバッファが形成できない。このため、かかるクロック供給経路と他のクロック供給経路との負荷のバランスが取れなくなりクロックスキューが発生してしまう。ＬＳＩの大規模化や高速化を図るとき、１マシンサイクルに占めるクロックスキューの割合が大きくなり、上記スキューの存在は高速化を妨げる大きな要因になりつつある。
【０００４】
そこで、本願発明に先立って図１７に示すようなクロック供給回路を検討した。この構成は、中継バッファとクロックバッファ間の縦方向のクロックネット（ａ）と横方向のクロックネット（ｂ）の合計の配線長さが同じくなることを条件に、Ｍ２とＭ３の長さの比率を変更することによりクロックバッファの位置を縦方向又は横方向に移動させてマクロを避けてクロックバッファを配置するものである。しかし、上記縦方向のクロックネット（ａ）と横方向のクロックネット（ｂ）とでは、Ｍ２とＭ３の配線層の長さが異なるものであり、そこでの単位長さ当たりの配線抵抗値や配線容量が異なるものとなってしまい、上記のように配線長を等長としても、上記中継バッファから２つのクロックバッファに至るクロックパルスの伝達遅延時間が同じにならないためにクロックスキューが発生するという問題がある。
【０００５】
この発明の目的は、大規模化や高速化を可能とする半導体集積回路装置及びクロックスキューを抑えつつ分配回路の配置変更を容易に行うクロック供給方法を提供することにある。発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を通してフリップフロップ回路に伝えられ、上記フリップフロップ回路の間に論理回路が設けられている半導体集積回路装置であって、上記クロック入力部と分配回路及び最終段分配回路の間を接続するそれぞれの配線経路を第１方向に延長される第１配線と、上記第１方向と直交する第２方向に延長され、上記第１配線とは異なる配線層で形成される第２配線とを含むようにし、上記配線経路の少なくとも１つに上記第１配線が上記第２配線を超えて延長され、同じ配線層により折り返して上記第２配線の中心部に至る迂回配線経路を設ける。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、上記クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を用いたクロック分配方法であって、上記分配回路相互及び分配回路及び最終段分配回路の間を接続するそれぞれの配線経路として、第１方向に延長される第１配線と、上記第１方向と直交する第２方向に延長され、上記第１配線とは異なる配線層で形成される第２配線とを含むようにし、上記第１配線が上記第２配線を超えて延長され、同じ配線層により折り返して上記第２配線の中心部に至る迂回配線経路を有するものを基本パターンとして、上記迂回部分の第１配線を直線的に延長し、あるいは上記第１配線における上記第２配線を超えて延長される部分の長さを上記基本パターンとは異なるようにして上記分配回路又は最終段分配回路の半導体基板上での配置位置を第１箇所から第２箇所に変更可能とする。
【０００８】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置におけるクロック供給系の一実施例の配線パターン図が示されている。この実施例では、大規模集積回路における特定回路エリアのクロック供給系が例示的に示されている。同図において、クロックバッファＣＫＤは、最終段分配回路であり、図示しないフリップフロップ回路にクロックパルスを供給する。上記フリップフロップ回路は、上記クロックパルスに同期して信号の取り込みや保持した信号の出力動作を行う。
【０００９】
デジタル信号処理回路では、タイミング信号としてのクロックパルスに同期して動作シーケンスの制御が行われる。つまり、クロックパルスにより入力信号の取り込みを行う信号保持回路としてのフリップフロップ回路の間に論理処理を行なう論理ゲート段が設けられる。上記フリップフロップ回路は、取り込んだ信号をクロックパルスの１周期の間保持しているため、その保持時間内に上記論理ゲート段での所定の論理動作が行われて次段のフリップフロップ回路の入力に伝えられる必要がある。
【００１０】
したがって、回路設計においては、上記フリップフロップ回路と上記論理ゲート段での信号伝達回路での遅延時間は使用するクロック周期に対して短くなるようにしなければならない。上記論理設計において、素子定数のバラツキの他に、上記フリップフロップ回路に供給されるクロックパルスのスキューを考慮した一定の時間マージンを設けて論理回路の設計を行う必要があり、上記クロックパルスのスューの存在は高速化を妨げる要因となる。
【００１１】
この実施例では、上記クロックパルスのスキューを小さくするために、上記最終段分配回路であるクロックバッファＣＫＤまでに至るクロック供給経路を互いに同じ回路条件として、そこでの信号伝播遅延時間を等しくするとともに、クロックバッファの配置を任意に変更可能とする。このため、図１に示された４×４＝１６からなる最終段分配回路が設けられた特定エリアにおいて、縦方向の配線を第２層目のメタル配線層Ｍ２とし、横方向の配線を第３層目のメタル配線層Ｍ３を用いて配線経路を構成する。
【００１２】
同図において、配線経路としてＭ３→Ｍ２、又はＭ２→Ｍ３へ配線層を変更する際あるいは最終段分配回路であるクロックバッファＣＫＤに接続する際に、Ａ〜Ｃで示したようなかぎ型の迂回配線を設ける。ここで指定した配線層／配線長Ｌ０１、Ｌ０２及びＬ０３が、各クロックバッファＣＫＤに至る各経路において対応するもの同士が相互に同じくなるという条件を満たしている限り、クロック配線の配線抵抗を均一化することができる。
【００１３】
例えば、最終段分配回路であるクロックバッファＣＫＤに接続される縦方向に延長されるメタル配線Ｍ２により構成される配線経路Ｌ０３についてみれば、それと直交する横方向に延長されるメタル配線Ｍ３との黒丸で示した接続点（コンタクト部分）から上記クロックバッファＣＫＤに至る長さが所定の長さに決められる。このとき、上記メタル配線Ｍ２は、上記メタル配線Ｍ３との接続点から最短距離に形成されるのではなく、上記接続箇所を超えて延長され、メタル配線Ｍ２は縦方向に延長されるという配線ルールの例外としてメタル配線Ｍ２を形成して１ピッチの配線チャネル（又は配線トラック）分だけ左横方向に延び、同じ配線層Ｍ２により上記クロックバッファＣＫＤとの接続箇所に戻るような迂回経路Ａが設けられる。
【００１４】
また、４つのクロックバッファＣＫＤに対応して設けられる２本のメタル配線Ｍ２の中心部とＨ型を作る横方向に延長されるメタル配線Ｍ３の黒丸で示した接続点（コンタクト部）においても、そのメタル配線Ｍ３との中心部からメタル配線Ｍ２に対して最短距離とされるのではなく、上記メタル配線Ｍ２が形成される部分を超えて所定長さだけ延長され、メタル配線Ｍ３は横方向に延長されるという配線ルールの例外としてかかる配線層Ｍ３の１つの配線ピッチ分だけ上縦方向に延び、そこから上記メタル配線Ｍ２との接続箇所に戻るような迂回経路Ｂが設けられる。上記メタル配線Ｍ３の黒丸で示した接続点（コンタクト部）から上記迂回経路Ａをもってメタル配線Ｍ２に接続される配線経路Ｌ０２は、対応するもの同士が同じ長さにされる。
【００１５】
更に、上記４つのクロックバッファＣＫＤを１組とし、上下に振り分けられた２組に対応して２本のメタル配線Ｍ３の中心部とＨ型を作る縦方向に延長されるメタル配線Ｍ２の黒丸で示した接続点（コンタクト部）においても、そのメタル配線Ｍ２との中心部から上記メタル配線Ｍ３に対して最短距離とされるのではなく、上記メタル配線Ｍ３が形成される部分を超えて所定長さだけ延長され、メタル配線Ｍ２は縦方向に延長されるという配線ルールの例外としてかかる配線層Ｍ２の１つの配線ピッチ分だけ左縦方向に延び、そこから上記メタル配線Ｍ２との接続箇所に戻るような迂回経路Ｃが設けられる。
【００１６】
以下、同様にして迂回経路ＤとＥが設けられて、上記特定回路エリアの中心部に設けられた中継増幅回路としての分配回路ＡＭＰが設けられ、かかる特定回路エリアのクロック入力部とされる。このクロック入力部には、特に制限されないが、図１３により後述するような大規模集積回路におけるそれより上位の同様なクロック分配回路によりクロックパルスが供給される。そのため、かかるクロック分配には、更に上層のメタル配線Ｍ４によりクロックパルスが供給される。
【００１７】
クロック分配経路（クロックツリー）は、クロックスキューを低減するために対称構造とすることが望ましい。一方、クロックバッファＣＫＤは、チップ内任意位置に配置されたメモリなどのマクロと重ならないよう配置する必要があり、前記のような従来技術ではクロックツリーの対称性を保つことができない。
【００１８】
この実施例では、同図に例示的に示されているように、クロック配線Ｍ２とＭ３、又はＭ３とＭ２の接続部に設けた前記のようなかぎ型の迂回経路Ａ、Ｂを適宜に利用し、各配線経路Ｌ０１〜Ｌ０３等での配線層／配線長を変えずにクロックバッファＣＫＤ’の配置箇所をマクロセルＭＣ１〜ＭＣ３と重ならないように移動させることができる。同図において、クロックバッファＣＫＤは、基本的な配置位置に形成されたものを示し、クロックバッファＣＫＤ’が上記迂回経路を利用してもとの位置から移動させられたものを示している。
【００１９】
図２には、図１の迂回経路Ａを用いたクロックバッファの配置変更方法の一実施例を説明するためのパターン図が示されている。図２（ａ）が基本的な配置に形成されたクロックバッファとマクロセルが重なる例が示されている。
【００２０】
このようなクロックバッファとマクロセルとの重なりを回避する１つの方法として、図２（ｂ）に示すように、メタル配線Ｍ３との接続点から上方向に延びるメタル配線Ｍ２の長さを短くし、同じ配線層Ｍ２により１配線ピッチだけ左横に迂回してそこから下方向の延びるメタル配線層Ｍ２の長さを、上記上方向に延びるメタル配線Ｍ２において短くした分だけ長くする。このような下方向の延びるメタル配線層Ｍ２の長さを長くすることによりクロックバッファが設けられる箇所を上記距離だけ下方向に移動させてマクロセルとの重なりを回避する。
【００２１】
上記のようなクロックバッファとマクロセルとの重なりを回避する他の方法として、図２（ｃ）に示すように、メタル配線Ｍ３との接続点から上方向に延びるメタル配線Ｍ２の長さを折り返し部分だけ長くし、同じ配線層Ｍ２により１つの配線ピッチ分左横に迂回してクロックバッファとの接続端を設ける。これにより、上記折り返し部分の長さだけクロックバッファが設けられる箇所を上記距離だけ上方向に移動させてマクロセルとの重なりを回避する。
【００２２】
図２（ｂ）（ｃ）に示したクロックバッファとマクロセルとの重なりを回避する方法は、図１において、マロクセルＭＣ３に対して回避させられたクロックバッファＣＫＤ’に適用されている。
【００２３】
図３には、図１の迂回経路Ｂを用いたクロックバッファの配置変更方法の一実施例を説明するためのパターン図が示されている。前記図２（ａ）のようなクロックバッファとマクロセルとの重なりを回避する１つの方法として、図３（ａ）に示すように、メタル配線Ｍ２との接続点から左横方向に延びるメタル配線Ｍ３の長さを短くし、同じ配線層Ｍ３により１つの配線ピッチだけ上縦方向に迂回してそこから左横方向の延びるメタル配線層Ｍ３の長さを、上記右横方向に延びるメタル配線Ｍ３において短くした分だけ長くする。このような左横方向に延びるメタル配線層Ｍ３の長さを長くすることにより２つのクロックバッファが設けられる箇所を上記距離だけ一緒に右横方向に移動させ、上側のクロックバッファにおいてマクロセルとの重なりを回避する。この場合には、それに付随して、上記のように下側のクロックバッファと縦方向のメタル配線Ｍ２も右横方向に移動させられる。
【００２４】
上記のようなクロックバッファとマクロセルとの重なりを回避する他の方法ととして、図３（ｂ）に示すように、メタル配線Ｍ２との接続点から左横方向に延びるメタル配線Ｍ３の長さを折り返し部分だけ長くし、同じ配線層Ｍ３により１配線ピッチだけ上縦方向迂回してクロックバッファとの接続端を設ける。これにより、上記折り返し部分の長さだけ２つのクロックバッファが設けられる箇所を上記距離だけ一緒に右横方向に移動させてマクロセルとの重なりを回避する。この場合には、それに付随して、上記のように下側のクロックバッファと縦方向のメタル配線Ｍ２も右横方向に移動させられる。
【００２５】
上記図３（ａ）に示したクロックバッファとマクロセルとの重なりを回避する方法は、図１において、マロクセルＭＣ１に対して回避させられたクロックバッファＣＫＤ’に適用されている。上記図３（ｂ）に示したクロックバッファとマクロセルとの重なりを回避する方法は、図１において、マロクセルＭＣ２に対して回避させられたクロックバッファＣＫＤ’に適用されている。
【００２６】
上記のように迂回経路を利用した配線長一定化するものは、上記配線経路での対称性を維持しつつ、クロックバッファが形成される位置を移動させることができる。これにより、クロックスキューを大幅に低減しつつ、マクロセルをクロックバッファを意識することなく、必要な箇所に必要な大きさで配置させることができるという回路設計の自由度も実現できる。この結果、高速化と高機能を実現した半導体集積回路装置を得ることができる。
【００２７】
半導体集積回路装置は、用途等に応じて更なる性能の向上、機能の追加等が要求される。特に、ゲートアレイで構成される半導体集積回路装置では、個々の用途に応じて一部の機能のみが変更させられる少量多品種の製品に適用されることが多い。この実施例のように、クロックバッファの位置を任意に変更できるクロック供給経路を持つものにおいては、上記のような用途等に応じて更なる性能の向上や機能の追加、あるいは一部の機能のみの変更に対応して様々のマクロセルの組み合わせが予想されるものにおいても、前記のような迂回経路のみの変更という簡単な構成によって、前記クロックスキューを抑えつつ様々な要求に適合できるものとなる。
【００２８】
したがって、仮に全ての迂回回路が基本パターンを持つような半導体集積回路装置、つまりはマクロセルが設けられないもの、あるいはマクロセルが存在して１つもクロックバッファとは重ならない半導体集積回路装置においても、上記のような迂回回路を設けたクロック供給回路を設けておけば、かかる半導体集積回路装置の改良品や、一部の仕様変更に際して、改めてクロック供給系の設計変更のやり直しをすることなく、改良や仕様変更に対応したマクロセルの追加や配置変更を容易に実現することができる。つまり、上記半導体集積回路装置には、潜在的に上記のようなマクロセルのマクロセルの追加や配置変更を容易に実現することができるという機能を有するものとなる。
【００２９】
図４には、この発明に係る半導体集積回路装置におけるクロック供給系の他の一実施例の配線パターン図が示されている。図５には、その一部拡大図が示されている。この実施例では、図４及びその拡大図である図５に示すように、クロック配線の両側にシールド配線が設けられる。この実施例では、全てのクロック配線Ｍ２（Ｍ３）の両側にそれと同じ配線層Ｍ２（Ｍ３）により形成されるシールド配線を付加することで、クロック配線の隣接配線間容量を一定化することができる。同図では、省略されているが、上記シールド線には、電源電圧ＶＤＤ又は回路の接地電位ＶＳＳのような固定電圧が供給されている。
【００３０】
図６には、この発明に係る半導体集積回路装置におけるクロック供給系の更に他の一実施例の配線パターン図が示されている。この実施例では、クロック配線の両側にシールド配線として電源供給線（ＶＤＤｏｒＶＳＳ）が利用される。あるいは、通常動作のときには使用しない診断用のクロック配線が利用される。この診断用のクロック配線は、診断時にクロックパルスが伝えられるが、通常動作のときには固定電位にされているので、シールド配線として利用することができる。このようなシールド配線と電源供給線（又は、接地電位線）あるいは診断用のクロック配線等のようにテスト動作のときにしか使用しない配線を併用して用いることにより、必要な配線数を減らすことができる。
【００３１】
図７には、この発明に係る半導体集積回路装置におけるクロック供給系の一実施例の配線パターン図が示されている。この実施例では、横方向に延長されるメタル配線Ｍ３の中心部から右側に延びる部分には、その上層の配線Ｍ４又は下層の配線Ｍ２による信号線が配置される。このように、メタル配線Ｍ２又はＭ４は、クロック配線の他に各種の信号配線が形成されるのに利用される。このため、例えば、上記メタル配線Ｍ３の中心部から左方向に延びに部分には、その上層の配線Ｍ４又は下層の配線Ｍ２による配線が形成されないことが生じる。このように対称となるべき配線経路において、上下層に空きチャネルが生じた場合には、他の信号配線が設けられるものと比べて、クロック配線の上下配線間容量、フリンジ容量が小さくなる。このため、配線Ｍ３において、その中心部から左側の容量が小さく、右側の容量が大きくなり、分配回路Ｌ１から左側へ伝播するクロックは速く、右側へ伝播するクロックは遅くなりクロックスキューが生じる要因となる。
【００３２】
図８には、この発明に係る半導体集積回路装置におけるクロック供給系の一実施例の配線パターン図が示されている。この実施例は、図７の実施例の改良に関するものであり、上記のような空きチャネルにシールド線（ダミー配線）を追加することで、クロック配線の上下配線間容量、フリンジ容量を一定化する。配線Ｍ３において、その中心部から左側の容量と右側の容量とがほぼ同じくなり、分配回路Ｌ１から左側へ伝播するクロックと右側へ伝播するクロックの遅延がほぼ等しくなってクロックスキューを低減させることができる。
【００３３】
前記図１の実施例を基本として、図４、図５あるいは図６の実施例のようなシールド配線、図８の実施例のようなシールド（ダミー）配線を組み合わせることにより、全てのクロック配線での相互の配線抵抗、配線容量を均一化させることができる。その結果、クロック配線の配線抵抗、配線容量のばらつきによって生じるクロックスキューを最小限とすることができる。
【００３４】
図９には、この発明を説明するためのクロック１周期当たりの時間分配図が示されている。（ａ）は、従来技術による時間割合の一例が示されている。クロック供給経路としてはグローバルスキューとローカルスキューにそれぞれ６０ｐｓが想定されている。以下、環境スキューとして７７ｐｓ、クロックパルスの発生源であるＰＬＬ（位相・ロックド・ループ）回路でのジッターとして１００ｐｓが想定され、論理遅延段には２２２３ｐｓが割り当てられる。この結果、全体での時間は２５２０ｐｓとなって、動作周波数（クロックパルス）としては３９７ＭＨｚとなる。
【００３５】
半導体集積回路装置としては、それが形成される半導体チップを複数のブロックに分け、ブロック毎に特定の機能を割り当てて全体としての機能設計を行うことが便利である。この場合、各ブロックに対してクロックパルスの供給を行う経路をグローバルクロック供給系とし、ブロック毎において末端のフリップフロップ回路までにクロックパルスの供給する経路をローカルクロック供給系として分けて設定するが有効である。つまり、グローバルクロック供給系は、個々のブロックでの機能設計を考慮することなく、その入力部までクロックパルスが均一に伝達されることだけを考えればよい。一方、ローカルクロック供給系は、その機能ブロック内でフリップフロップ回路に供給されるクロックパルスが均一に伝達されることだけを考えればよい。
【００３６】
図９（ｂ）は、グローバルクロック供給系に本発明による図１のような迂回経路を設け、図６のようなシールド配線を設けることにより、グローバルスューを１０ｐｓまで改善し、結果として動作周波数を４０５ＭＨｚにすることができるものとなる。図９（ｃ）は、更に図８のような上下層に追加シールド（ダミー配線）を設けることにより、グローバルクロック供給系でのスキューを無くようにしたものである。この結果、動作周波数は４０７ＭＨｚにすることができる。
【００３７】
図９（ｄ）は、更にローカルクロック供給系に対して図１のような迂回経路を設け、図６と図８のようなシールド機能を付加することにより、ローカルクロック供給系でのスキューも無くようにしたものである。この結果、環境スキュー、ＰＬＬジッターや論理段での遅延はそのままで動作周波数は４１７ＭＨｚまで高くすることができる。
【００３８】
図１０には、本発明に係るクロック分配方法を用いたクロック半導体集積回路装置の設計方法の一実施例のフローチャート図が示されている。ステップ（１）において、設計開始時のフロアプラン時に、クロック配線長、迂回配線長、配線種、クロックバッファ配置位置を定める。ステップ（２）では、上記ステップ（１）のフロアプランに従い、クロック配線とクロックバッファを配置する。ステップ（３）では、クロックバッファがマクロセルと重なった場合には、迂回配線長を調整し、クロックバッファを移動する。ステップ（４）では、クロックバッファとマクロセルとの重なりがなくなったか、クロックバッファが所望の場所に移動されたかを判定し、上記ステップ（３）とにより全てのクロックバッファとマクロセルとの重なりがなくなるまで行う。
【００３９】
ステップ（５）では、マクロセルを避けたクロックバッファ配置と、クロック配線を行う、ステップ（６）では、クロック以外の設計作業を行う。ステップ（７）では、クロック配線上下層の空きチャネルに、シールド配線を設ける。なお、上記ステップ（５）のクロック配線では、その両側に設けられるシールド配線を設けることも含まれる。この結果、ステップ（８）のように、マクロセルを避けたクロックバッファ配置と、全クロック配線の配線抵抗、配線容量が一定なクロック配線を得ることができる。
【００４０】
図１１には、この発明に用いられるクロックバッファの一実施例の素子レイアウト図が示されている。この実施例のクロックバッファは、前記中継増幅回路としての分配回路ＡＭＰも含むものであり、ゲートアレイにより構成される。すなわち、ゲートＦＧと、それを挟むように形成された拡散層Ｌにより構成されるＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）が電源線ＶＳＳを境にして上下対称的に配置され、同様なＰチャネルＭＯＳＦＥＴが電源線ＶＤＤを境にして上下対称的に配置される。上記電源線ＶＳＳとＶＤＤとの間に、ＣＭＯＳ回路を構成する上記ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴと対として形成される。
【００４１】
同図においては、クロック入力端子とクロック出力端子が設けられる位置が示されている。クロック入力端子が２つあるのは、上側から供給されるクロック信号線に接続される場合、下側から供給されるクロック信号線に接続される場合とに対応して使い分けられる。つまり、縦方向に延長されるクロック配線が上側から延びて接続される場合には、上側のクロック入力端子と接続され、下側から延びて接続される場合には、下側のクロック入力端子と接続される。この２つのクロック入力端子はクロックバッファの内部配線により相互に接続されている。中央部にクロック出力端子が配置される。特に制限されないが、このクロック出力端子は、横方向に延長されるクロック配線に接続される。
【００４２】
クロックバッファは、出力信号を形成する出力回路と、それを駆動する駆動回路から構成される。出力回路は、大きな駆動能力を持つように形成されるので、ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが多数並列接続される。この結果、その入力ゲート容量が大きくなるので、上記駆動用のクロックインバータ回路を設けることにより、かかる出力回路の動作を高速にするものである。
【００４３】
中継バッファＡＭＰとして用いられる場合には、その負荷は前記のようなＨツリーに対応して一定に決まっているので、クロック供給系において同じ段数のものは同じ数のＭＯＳＦＥＴが用いられる。これに対して、最終分配回路としてのクロックバッファは、それに接続されるフリップフロップ回路の数がそれぞれの論理回路に応じて異なるものとなる。
【００４４】
例えば、前記のような最終段分配回路に割り当てられた特定エリアの大半にマクロセルが設けられ、フリップフロップ回路の数が極端に少ない場合には、それに対応して上記出力回路を構成するインバータ回路の数も減らされる。上記特定エリアの全てがマクロセルにより構成される場合には、クロックパルスの供給を行うべきフリップフロップ回路が存在しないから、駆動回路のみがクロック供給線に接続される。これにより、マクロセルによってクロックパルスを供給すべきフリップフロップ回路が存在しない特定エリアに対応して設けられるクロックバッファにおいてもクロック供給系での対称性が維持されて前記のようなスキューの発生が抑えられる。
【００４５】
図１２には、この発明に係る半導体集積回路装置におけるクロック供給系の他の一実施例の配線パターン図が示されている。この実施例は、前記図の実施例の変形例であり、４×４＝１６からなる最終段分配回路が設けられた特定エリアにおいて、中継バッファＡＭＰからメタル配線層Ｍ３を、前記図１の実施例のような迂回経路Ｄを設けることなく、メタル配線Ｍ２の中心部に対して直接的に接続するものである。この構成では、かかる接続部分でのメタル配線Ｍ２の移動は不可能とされる。しかしながら、それより下位の分岐部での迂回経路ＣないしＡを用いることにより、マクロセルＭＣ１〜ＭＣ３の回避してクロックバッファＣＫＤ’を配置することができる。
【００４６】
上記のような階層構造のクロック供給系において、上位の分岐部において上記のような迂回経路を用いてクロックバッファを行うと、それに接続されるより多数のクロックバッファが全体して移動してしまう。したがって、その分岐部での移動によって本来は重ならないクロックバッファとマクロセルとの重なりが生じてしまうとう副作用も考慮しなくてはならない。したがって、クロック供給入力側に近い上位のクロック供給系では、従来のように固定的にクロック供給経路を構成しても問題ないし、その方が安定的にクロック供給を行うようにする上で有利な場合が生じる。
【００４７】
図１３には、この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例のレイアウト図が示されている。同図のクロック供給経路は、半導体基板上の実際の幾何学的な配置に合わせて描かれている。特に制限されないが、縦と横方向に１６個ずつのブロックが碁盤目状に配置される。上記回路ブロックには、配線設計のみによって必要な論理ゲート回路を形成することができる下地となる素子領域が作り込まれてなるゲートアレイによって構成される。
【００４８】
上記半導体チップＬＳＩの中央部には、クロック入力回路ＣＫＩＮが設けられる。半導体チップＬＳＩの中央部とは、四角形のチップにおける対角線の交点付近の領域と見做される。このクロック入力回路ＣＫＩＮを中心にして、左右に上記半導体チップの横辺の１／４ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さの第１配線Ｌ１が形成される。
【００４９】
この第１配線Ｌ１の他端では、上下に分岐する第２配線Ｌ２が設けられる。この第２配線Ｌ２は、上記第１配線Ｌ１の他端から上記半導体チップの縦辺の１／４の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さにされ、かかる第２配線Ｌ２の他端側には第１中継アンプＡＭＰ１が設けられる。上記のように第１配線Ｌ１は、左右に２本延びてそれぞれから第２配線Ｌ２が上下に２本ずつ延びるので、ＬＳＩ全体では合計４個の第１中継アンプＡＭＰ１が設けられるが、同図においては半導体基板を上下左右に４等分したエリア（８×８ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ１が代表として描かれている。
【００５０】
上記第１中継アンプＡＭＰ１を中心にして、左右に上記半導体チップの横辺の１／８ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さの第３配線Ｌ３が形成される。この第３配線Ｌ３の他端では、上下に分岐する第４配線Ｌ４が設けられる。この第４配線Ｌ４は、上記第３配線Ｌ３の他端から上記半導体チップの縦辺の１／８の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さにされ、かかる第４配線Ｌ４の他端側には第２中継アンプＡＭＰ２が設けられる。上記のように第３配線Ｌ３は、左右に２本延びてそれぞれから第４配線Ｌ４が上下に２本ずつ延びるので、上記４等分したエリア（８×８ブロック）内においては、合計４個の第２中継アンプＡＭＰ２が設けられるが、同図においては上記エリアを上下左右に４等分したエリア（４×４ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ２が代表として描かれている。
【００５１】
上記第２中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／１６ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さの第５配線Ｌ５が形成される。この第５配線Ｌ５の他端では、上下に分岐する第６配線Ｌ６が設けられる。この第６配線Ｌ６は、上記第５配線Ｌ５の他端から上記半導体チップの縦辺の１／１６の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さにされ、かかる第６配線Ｌ６の他端側には第３中継アンプＡＭＰ３が設けられる。上記のように第５配線Ｌ５は、左右に２本延びてそれぞれから第６配線Ｌ６が上下に２本ずつ延びるので、上記エリアを更に４等分したエリア（４×４ブロック）内においては、合計４個の第３中継アンプＡＭＰ３が設けられるが、同図においては上記エリア（４×４ブロック）を上下左右に４等分したエリア（２×２ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ３が代表として描かれている。
【００５２】
そして、上記第３中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／３２ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さの第７配線Ｌ７が形成される。この第７配線Ｌ７の他端では、上下に分岐する第８配線Ｌ８が設けられる。この第８配線Ｌ８は、上記第７配線Ｌ７の他端から上記半導体チップの縦辺の１／３２の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さにされ、かかる第８配線Ｌ８の他端側は、上記１ブロックの中心とされて、前記のようなクロックバッファＣＫＤが設けられる。上記のように第７配線Ｌ７は、左右に２本延びてそれぞれから第８配線Ｌ８が上下に２本ずつ延びるので、結局４個のブロックのそれぞれの中央部に上記クロックバッファＣＫＤが設けられることになる。
【００５３】
この構成では、１つのクロック入力回路ＣＫＩＮに対して、第１及び第２配線Ｌ１＋Ｌ２を介して４個の第１中継アンプＡＭＰ１が設けられる。上記４個の第１中継アンプＡＭＰ１に対して、第３及び第４配線Ｌ３＋Ｌ４を介して４個ずつ、全体で４×４＝１６個の第２中継アンプＡＭＰ２が設けられる。上記第２中継アンプＡＭＰ２に対して、第５及び第６配線Ｌ５＋Ｌ６を介して４個ずつ、全体で４×４×４＝６４個の第３中継アンプＡＭＰ３が設けられる。そして、上記第３中継アンプＡＭＰ３に対して、第７及び第８配線Ｌ７＋Ｌ８を介して４個ずつ、全体で４×４×４×４＝２５６個のクロックバッファＣＫＤが設けられる。上記クロックバッファＣＫＤは、上記１６×１６＝２５６個の各ブロックに一対一に対応してそれぞれのブロックの中央部分に配置されることになる。
【００５４】
このようなクロック供給経路は、上記第１と第２配線（Ｌ１＋Ｌ２）とでＨの文字を形作るものであり、同様に第３と第４配線（Ｌ３＋Ｌ４）、第５と第６配線（Ｌ５＋Ｌ６）及び第７と第８配線（Ｌ７＋Ｌ８）のそれぞれでもＨの文字を形作ってそれらがツリー状に接続されることから本願出願人等にあっては、Ｈツリークロック（又はＨトリークロック）供給と呼ぶものである。このＨツリークロック供給においては、クロック入力回路ＣＫＩＮから各第８配線の末端のクロックバッファＣＫＤまでのクロック信号の信号遅延がほぼ均等にされるので、等ディレイなクロック給電方式と見做される。
【００５５】
上記のようなＨツリークロック供給構造の半導体集積回路装置では、フリップフロップ回路に供給されるクロック信号が相互に正確に一致していると見做されることから、論理設計ではクロック信号の周波数を、前記のようにＰＬＬジッター、環境スキューを含んでフリップフロップ回路の間に設けられる論理回路での最大信号遅延にほぼ一致するように時間マージンを最小に設定して高い周波数に設定して高速動作を図るようにすることができる。
【００５６】
そして、必要に応じてゲートアレイ部にマクロセルを配置した場合にも、前記のような迂回経路を利用して、それを避けるようにクロックバッファＣＫＤを配置することができる。この場合、チップを４等分に分けて、４つの機能ブロックに分けた場合、第１配線Ｌ１と第２配線Ｌ２をグローバルクロック供給経路とし、中継アンプＡＭＰ２以降をローカルクロック供給経路として分けることができる。この場合、上記グローバルクロック供給経路は前記のような迂回経路を省略してもよい。あるいは、ローカルクロック供給経路においても、ＡＭＰ１からＡＭＰ２に至る経路については迂回経路を省略してもよい。
【００５７】
図１４には、この発明に係る半導体集積回路装置の一実施例の概略断面図が示されている。例えば、前記図１３に示したような半導体集積回路装置に向けられている。この実施例では、半導体基板１０上には論理ゲートを構成するＣｏｒｅ  ＰＭＯＳ（Ｐチャンネル型ＭＯＳＦＥＴ）、Ｃｏｒｅ  ＮＭＯＳ（Ｎチャンネル型ＭＯＳＦＥＴ）と、入出力Ｉ／Ｏ用の同様なＰＭＯＳとＮＭＯＳが形成される。上記ＮＭＯＳのソースＳ，ドレインＤの拡散層は、深い深さのＮ型のウェル領域ＤＷＥＬＬに形成された実線で示したＰ型のウェル領域２０に形成される。上記ＰＭＯＳのソースＳ，ドレインＤの拡散層は、上記深い深さのＮ型のウェル領域ＤＷＥＬＬに形成された点線で示したＮ型のウェル領域３０に形成される。
【００５８】
ＭＯＳＦＥＴのゲートＧは、上記ソースＳとドレインＤとの間の半導体基板上に形成された薄いゲート絶縁膜を介して形成される。ゲート電極Ｇは、特に制限されないが、導電性のポリシリコン層で形成される。上記ＭＯＳＦＥＴのゲートＧ、ソースＳ及びドレインＤに接続される配線は、メタル配線Ｍｅｔａｌ０  〜５  の６層からなる多層配線により行われる。特に制限されないが、Ｍｅｔａｌ０  は、前記のように第０層目の配線であり、例えば微細加工が可能な金属膜であるタングステンを主成分とする配線層であり、論理回路等のように小規模回路を構成する短い配線長のローカル配線に用いられる。
【００５９】
第１層目から第５層目からなるメタル配線Ｍｅｔａｌ１  〜５  は、特に制限されないが、金属膜、例えばカッパーあるいはアルミニュウム主成分とする配線層であり、Ｍ１はフリップフロップ回路や論理回路を構成する配線に用いられ、Ｍ２とＭ３は、前記のようなローカルクロック供給線として用いられ、Ｍ４とＭ５はグローバルクロック供給線として用いられる。メタル配線層Ｍｅｔａｌ０  〜５  間に、例えば絶縁膜からなる層間膜が形成される。また、上記Ｍ２〜Ｍ５は、信号線や電源線としても用いられることはいうまでもない。
【００６０】
前記のようにメモリ回路のカラム選択回路とセンスアンプとの間を接続する読み出し用データ線やライトアンプとカラム選択回路とを接続する書き込み用データ線は、比較的配線長が短いので前記最小配線ピッチによりメタル配線Ｍｅｔａｌ１  やＭｅｔａｌ２  を用いて構成されるものである。
【００６１】
図１５に、この発明に係るクロックツリーの一実施例の概略ブロック図が示されている。この実施例では、クロック入力回路ＩＮＢ、中継アンプＡＭＰ１〜ＡＭＰ２及びクロックバッファＣＫＤと、その負荷であるフリップフロップ回路ＦＦ及びマクロセルが例示的に示されている。本発明はクロックツリーを構成するクロックバッファ間配線、クロックバッファ−ＦＦ間配線、クロックバッファ−マクロセル間配線に適用される。マクロセル内クロック遅延時間は、マクロセルと並列に接続されるクロック〜ＦＦまでの遅延時間と同じ遅延時間になるように設計される。それ故、マクロセル内のクロック遅延時間は、中継アンプＡＭＰ２〜ＦＦまでのクロック遅延時間になるように設計される。従って、本発明をマクロセル内クロックには必ずしも適用する必要はない。
【００６２】
なお、上記クロックバッファ−ＦＦ間配線に本願発明を適用する場合には、ＦＦが上記クロックバッファに対して、均等の位置に配置されるように予め決められている必要がある。この場合には、ＦＦを１個ずつマクロセル等の障害物から回避させるようにすることができる。また、マクロセルが比較的大きな場合には、より上位の中継バッァＡＭＰ２等を移動させる必要がある。このため、クロック供給系をグローバルクロック供給系とローカルクロック供給系とに分けて構成した場合、上記グローバルクロック供給系において、前記のような迂回経路を設けておくことにより、中継バッァＡＭＰ２の位置を効率よく移動させることができるものとなる。
【００６３】
以上ような実施例により、全クロック配線の配線抵抗、配線容量が一定となる。その結果、クロック配線の配線抵抗、配線容量のばらつきによって生じるクロックスキューを最小限とすることができる。本願発明に係るクロック供給手法を適用することで、製品の動作周波数を速くすることができる。この発明に係るクロック供給手法を適用することで、製品の設計期間を短縮することができる。本手法を適用しない場合には、クロック配線の配線抵抗、配線容量のばらつきによって生じるクロックスキュー分、回路のホールド時間を保証しなければならず、回路のホールド対策の工程が必要になる。これに対して、本願発明の適用によってクロックスキューを最小にすることができるため、回路のホールド対策工程も最小にすることができる。
【００６４】
従来技術においてはクロック配線以外の配線を布線しなければクロックスキュー値が分からない。そのため、クロック配線→クロック配線以外の配線→抵抗容量抽出→クロックスキュー調整→再クロック配線といった工程が必要になる。これに対して、本願発明に係るクロック供給手法ではあらかじめクロックスキュー値が分かっているため、この工程が不要である。これらにより、タイミング設計を早く行うことができ、製品全体として、設計期間を短縮できる。
【００６５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ゲートアレイの場合、クロック給電が行われる最小ブロックは、図１３のように縦横の比がほぼ１対１である必要はなく、縦横の長さが異なる長方形であってもよい。ただし、ブロック内のクロック信号のスキューを最小にするにはなるべく正方形に近い形が有利となる。ゲートアレイは、全ての回路がゲートアレイで構成される必要はなく、メモリ回路等特有の機能を持つマクロセルについては、予め設計された回路ブロックが適宜にゲートアレイの一部に組み込まれるようにされるものであってもよい。この発明は、ゲートアレイを含む半導体集積回路装置とそのクロック供給方法として広く利用することができる。
【００６６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を通してフリップフロップ回路に伝えられ、上記フリップフロップ回路の間に論理回路が設けられている半導体集積回路装置であって、上記クロック入力部と分配回路及び最終段分配回路の間を接続するそれぞれの配線経路を第１方向に延長される第１配線と、上記第１方向と直交する第２方向に延長され、上記第１配線とは異なる配線層で形成される第２配線とを含むようにし、上記配線経路の少なくとも１つに上記第１配線が上記第２配線を超えて延長され、同じ配線層により折り返して上記第２配線の中心部に至る迂回配線経路を設けることにより、大規模化や高速化を可能とする半導体集積回路装置を得ることができる。
【００６７】
上記クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を用いたクロック分配方法であって、上記分配回路相互及び分配回路及び最終段分配回路の間を接続するそれぞれの配線経路として、第１方向に延長される第１配線と、上記第１方向と直交する第２方向に延長され、上記第１配線とは異なる配線層で形成される第２配線とを含むようにし、上記第１配線が上記第２配線を超えて延長され、同じ配線層により折り返して上記第２配線の中心部に至る迂回配線経路を有するものを基本パターンとして、上記迂回部分の第１配線を直線的に延長し、あるいは上記第１配線における上記第２配線を超えて延長される部分の長さを上記基本パターンとは異なるようにして上記分配回路又は最終段分配回路の半導体基板上での配置位置を第１箇所から第２箇所に変更可能とすることにより、クロックスキューを抑えつつ分配回路の配置変更を容易に行うことができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置におけるクロック供給系の一実施例を示す配線パターン図である。
【図２】図１の迂回経路Ａを用いたクロックバッファの配置変更方法の一実施例を説明するためのパターン図である。
【図３】図１の迂回経路Ｂを用いたクロックバッファの配置変更方法の一実施例を説明するためのパターン図である。
【図４】この発明に係る半導体集積回路装置におけるクロック供給系の他の一実施例を示す配線パターン図である。
【図５】図４の一部拡大図である。
【図６】この発明に係る半導体集積回路装置におけるクロック供給系の更に他の一実施例を示す配線パターン図である。
【図７】この発明に係る半導体集積回路装置におけるクロック供給系の一実施例を示す配線パターン図である。
【図８】この発明に係る半導体集積回路装置におけるクロック供給系の一実施例を示す配線パターン図である。
【図９】この発明を説明するためのクロック１周期当たりの時間分配図である。
【図１０】この発明に係るクロック分配方法を用いたクロック半導体集積回路装置の設計方法の一実施例を示す巣フローチャート図である。
【図１１】この発明に用いられるクロックバッファの一実施例を示す素子レイアウト図である。
【図１２】この発明に係る半導体集積回路装置におけるクロック供給系の他の一実施例を示す配線パターン図である。
【図１３】この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例を示すレイアウト図である。
【図１４】この発明に係る半導体集積回路装置の一実施例を示す概略断面図である。
【図１５】この発明に係るクロックツリーの一実施例を示す概略ブロック図である。
【図１６】従来技術の一例を示すクロック供給系の配線パターン図である。
【図１７】この発明に先立って検討されたクロック供給回路の配線パターン図である。
【符号の説明】
ＣＫＤ，ＣＫＤ’…クロックバッファ（最終段分配回路）、ＭＣ１〜ＭＣ３…マクロセル、Ｍ２，Ｍ３…クロック配線、ＮＭＯＳ…ＮチャネルＭＯＳＦＥＴ、ＰＭＯＳ…ＰチャネルＭＯＳＦＥＴ、ＡＭＰ…中継バッファ、Ｌ１〜Ｌ８…配線、ＡＭＰ１〜ＡＭＰ３…中継バッファ、ＣＫＩＮ…クロック入力回路、Ｇ…ゲート、Ｄ…ドレイン、Ｓ…ソース、２０…Ｐ型のウェル領域、３０…Ｎ型のウェル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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