(57)【要約】【課題】絶縁層よりなる電荷蓄積層に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶装置に関し、電荷保持特性を改善して２ビット動作時における蓄積電荷の分離を確実にしうる不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板３０中に形成されたソース領域４４及びドレイン領域４６と、ソース領域４４とドレイン領域４６との間の半導体基板３０上に、絶縁膜３２を介して形成されたゲート電極３６と、ゲート電極３６のソース領域４４側の側壁及びドレイン領域４６側の側壁の少なくとも一方に形成された、誘電体材料よりなる電荷蓄積部４２ａ，４２ｂとを有する。これにより、ソース領域４４側に蓄積する電荷とドレイン領域４６側に蓄積する電荷とを空間的に容易に分離することができる。【選択図】　図５
2004056095.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に、第１の絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の前記ソース領域側の側壁及び前記ゲート電極の前記ドレイン領域側の側壁の少なくとも一方に形成された、誘電体材料よりなる電荷蓄積部と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記ゲート電極の前記ソース領域側の側壁及び前記ゲート電極の前記ドレイン領域側の側壁に、一対の前記電荷蓄積部がそれぞれ独立して形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、
前記ソース領域及び前記ドレイン領域の前記ゲート電極側の接合端は、前記ゲート電極直下の前記半導体基板の領域から離間している
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２又は３記載の不揮発性半導体記憶装置において、
前記ソース領域及び前記ドレイン領域の前記ゲート電極側の接合端は、前記電荷蓄積部の下部に位置している
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置において、
前記ソース領域及び前記ドレイン領域の一方の前記ゲート電極側の接合端は、前記ゲート電極直下の前記半導体基板の領域から離間しており、
前記ソース領域及び前記ドレイン領域の他方の前記ゲート電極側の接合端は、前記ゲート電極直下に位置している
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、
前記ソース領域及び前記ドレイン領域の前記一方の前記ゲート電極側の接合端は、前記電荷蓄積部の下部に位置している
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置において、
前記電荷蓄積部は、前記半導体基板上に第２の絶縁膜を介して形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７記載の不揮発性半導体記憶装置において、
前記第２の絶縁膜は、前記第１の絶縁膜よりも薄い
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート電極の対向する一対の側壁に、誘電体材料よりなる電荷蓄積部をそれぞれ形成する工程と、
前記ゲート電極及び前記電荷蓄積部をマスクとして前記半導体基板に不純物を導入し、ソース領域及びドレイン領域の前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間して設けられたソース領域及びドレイン領域を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート電極の対向する一対の側壁に、誘電体材料よりなる電荷蓄積部をそれぞれ形成する工程と、
ソース領域及びドレイン領域の一方の前記ゲート電極側の接合端が、前記ゲート電極直下の前記半導体基板の領域から離間し、前記ソース領域及び前記ドレイン領域の他方の前記ゲート電極側の接合端が、前記ゲート電極直下に位置するように、ソース領域及びドレイン領域を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、特に、絶縁層よりなる電荷蓄積層に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
書き換え可能な不揮発性半導体記憶装置としては、フローティングゲートに電荷を蓄積することにより情報を記憶する、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭなどが一般に知られている。これら不揮発性半導体記憶装置では、ワード線として機能するコントロールゲートの他に、情報を記憶するフローティングゲートを必要とするため、メモリセルトランジスタを構成するためには２層の導電層が必要とされる。一方、より簡単な構造で且つ高集積化が容易な構造として、誘電体膜を電荷蓄積層に用いて単層ゲートによりメモリセルトランジスタを構成する不揮発性半導体記憶装置が提案されている。
【０００３】
単層ゲートの不揮発性半導体記憶装置としては、電荷蓄積層として例えばＳｉＯ２／ＳｉＮ／ＳｉＯ２構造を用い、ＳｉＮ中の欠陥に電荷を保持する不揮発性半導体記憶装置が開発されている（特許文献１、２参照）。また、更なる高集積化と低コスト化を狙い、ソース端及びドレイン端にそれぞれ局所的に電荷保持が可能な２ビット動作の不揮発性半導体記憶装置が開発されている。
【０００４】
２ビット動作の不揮発性半導体記憶装置では、同じセル数であれば格納メモリ数が単純に２倍になるという利点、或いは格納メモリ数が同じであればチップ面積を単純に半分にできるという利点とがあり、高集積化と低コスト化の要求を同時に満たしうる極めて有望なデバイスである。
【０００５】
このような不揮発性半導体記憶装置の微細化にあたり転用が考えられる技術として、ロジック用トランジスタの微細化技術が挙げられる。ロジックデバイスでは現在０．０３μｍ程度のトランジスタが開発されており、この世代の製造技術を適用することによりゲート幅０．０３μｍ程度の不揮発性半導体記憶装置の構造を作成することは可能である。
【０００６】
【特許文献１】
米国特許５７６８１９２号明細書
【特許文献２】
特開２００１−１１８９４３号公報
【特許文献３】
特開２００１−７７２１９号公報
【特許文献４】
特開平７−２１１８０９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、このような微細な素子では、ゲート絶縁膜もスケーリング則に基づいて薄膜化する必要があるため、電荷保持特性が劣化することが考えられる。また、ゲート長が短くなるため、ソース端近傍の蓄積電荷とドレイン端近傍の蓄積電荷との分離が難しくなり、２ビット動作を保証することが困難となる。
【０００８】
本発明の目的は、電荷保持特性を改善しうる不揮発性半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明の他の目的は、２ビット動作時における蓄積電荷の分離を確実にしうる不揮発性半導体記憶装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、半導体基板中に形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に、第１の絶縁膜を介して形成されたゲート電極と、前記ゲート電極の前記ソース領域側の側壁及び前記ゲート電極の前記ドレイン領域側の側壁の少なくとも一方に形成された、誘電体材料よりなる電荷蓄積部とを有することを特徴とする不揮発性半導体記憶装置により達成される。
【００１１】
また、上記目的は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、ゲート電極を形成する工程と、前記ゲート電極の対向する一対の側壁に、誘電体材料よりなる電荷蓄積部をそれぞれ形成する工程と、前記ゲート電極及び前記電荷蓄積部をマスクとして前記半導体基板に不純物を導入し、ソース領域及びドレイン領域の前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間して設けられたソース領域及びドレイン領域を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法によっても達成される。
【００１２】
また、上記目的は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、ゲート電極を形成する工程と、前記ゲート電極の対向する一対の側壁に、誘電体材料よりなる電荷蓄積部をそれぞれ形成する工程と、ソース領域及びドレイン領域の一方の前記ゲート電極側の接合端が、前記ゲート電極直下の前記半導体基板の領域から離間し、前記ソース領域及び前記ドレイン領域の他方の前記ゲート電極側の接合端が、前記ゲート電極直下に位置するように、ソース領域及びドレイン領域を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法によっても達成される。
【００１３】
【発明の実施の形態】
［本発明の原理］
はじめに、本発明による不揮発性半導体記憶装置の基本的な構造について図１を用いて説明する。
【００１４】
半導体基板１０には、ソース領域１２及びドレイン領域１４が形成されている。ソース領域１２とドレイン領域１４との間の半導体基板１０上には、ゲート絶縁膜１６を介してゲート電極１８が形成されている。ゲート電極１８のソース領域１２側の側壁部分及びドレイン領域１４側の側壁部分には、誘電体膜よりなる側壁電荷蓄積層２０ａ，２０ｂがそれぞれ形成されている。なお、ソース領域１２及びドレイン領域１４のゲート電極１８側の接合端は、ゲート電極１８の下部領域まで延在しておらず、側壁電荷蓄積層２０ａ，２０ｂの下部領域に位置している。すなわち、ゲート電極１８とソース領域１２及びドレイン領域１４のゲート電極１８側の接合端との間にオフセットが設けられている。側壁電荷蓄積層２０ａ，２０ｂが形成されたゲート電極１８の側壁部分には、側壁絶縁膜２２が形成されている。
【００１５】
このように、本発明による不揮発性半導体記憶装置は、ゲート電極１８の側壁部分に、側壁電荷蓄積層２０ａ，２０ｂが形成されていることに主たる特徴がある。このようにして不揮発性半導体記憶装置を構成することにより、ソース領域１２側に蓄積する電荷とドレイン領域１４側に蓄積する電荷とを、ゲート電極１８を介して離間して設けられた別々の側壁電荷蓄積層２０に蓄積することができるので、ソース領域１２側に蓄積する電荷とドレイン領域１４側に蓄積する電荷とを容易に分離することができる。したがって、ゲート長が極めて短い場合でも、２ビット動作を保証することが可能となる。
【００１６】
次に、図１に示す不揮発性半導体記憶装置の動作及び効果をシミュレーションした結果について説明する。なお、シミュレーションにあたっては、図２に示すように、ソース領域１２及びドレイン領域１４の接合深さを８０ｎｍ、ゲート電極１８下のゲート絶縁膜１６の膜厚を８ｎｍ、側壁電荷蓄積層２０下のゲート絶縁膜１６の膜厚を２ｎｍ、側壁電荷蓄積層２０の幅を２０ｎｍ、側壁絶縁膜２２の幅を５０ｎｍとした。また、側壁電荷蓄積層２０及び側壁絶縁膜２２としては、矩形状の断面形状を仮定した。
【００１７】
図３は、図２の不揮発性半導体記憶装置のＩｄ−Ｖｇ特性をシミュレーションにより求めた結果を示すグラフである。図中、点線は、側壁電荷蓄積層２０ａ，２０ｂのいずれにも電荷を蓄積していない場合、一点鎖線は側壁電荷蓄積層２０ａ又は側壁電荷蓄積層２０ｂのいずれか一方に８×１０１８個ｃｍ−３の電荷を蓄積して順方向にバイアスを印加した場合、二点鎖線は側壁電荷蓄積層２０ａ又は側壁電荷蓄積層２０ｂのいずれか一方に８×１０１８個ｃｍ−３の電荷を蓄積して逆方向にバイアスを印加した場合、実線は側壁電荷蓄積層２０ａ，２０ｂの双方にそれぞれ８×１０１８個ｃｍ−３の電荷を蓄積した場合である。
【００１８】
なお、順方向にバイアスを印加した場合とは、側壁電荷蓄積層２０ａに電荷を蓄積してドレイン領域１４にソース領域１２よりも高電圧を印加した場合、又は側壁電荷蓄積層２０ｂに電荷を蓄積してソース領域１２にドレイン領域１４よりも高電圧を印加した場合である。また、逆方向にバイアスを印加した場合とは、側壁電荷蓄積層２０ｂに電荷を蓄積してドレイン領域１４にソース領域１２よりも高電圧を印加した場合、又は側壁電荷蓄積層２０ａに電荷を蓄積してソース領域１２にドレイン領域１４よりも高電圧を印加した場合である。
【００１９】
図示するように、側壁電荷蓄積層２０ａ，２０ｂの双方にそれぞれ電荷を蓄積した場合と、側壁電荷蓄積層２０ａ又は側壁電荷蓄積層２０ｂのいずれか一方に電荷を蓄積して順方向にバイアスを印加した場合とは、ほぼ等しいＩｄ−Ｖｇ特性を有しており、側壁電荷蓄積層２０ａ，２０ｂのいずれにも電荷を蓄積していない場合と比較して、約１．５Ｖの閾値電圧シフトが見られる。したがって、トランジスタの閾値電圧に基づくドレイン電流の変化により、蓄積電荷の有無を確認することができる。
【００２０】
また、側壁電荷蓄積層２０ｂのいずれか一方に電荷を蓄積して逆方向にバイアスを印加した場合と、側壁電荷蓄積層２０ａ，２０ｂのいずれにも電荷を蓄積していない場合とは、ほぼ等しいＩｄ−Ｖｇ特性を有している。したがって、ソース領域１２とドレイン領域１４との間に印加するバイアスの方向を変化させることによりドレイン電流が変化すれば、側壁電荷蓄積層２０ａ，２０ｂのいずれか一方に電荷が蓄積されていると確認することができる。側壁電荷蓄積層２０ａ，２０ｂのいずれに蓄積されているかは、印加するバイアスの方向により確認することができる。
【００２１】
このように、本発明による不揮発性半導体記憶装置によれば、２ビット動作に必要な４つの状態をそれぞれ読み出すことができる。また、２ビット動作において約１．５Ｖ程度の閾値電圧が確保されており、実用的なレベルであることが判る。
【００２２】
図３に示すようなＩｄ−Ｖｇ特性を実現するためには、ゲート電極１８の側壁部分に側壁電荷蓄積層２０ａ，２０ｂを形成するに加えて、ソース領域１２及びドレイン領域１４のゲート電極１８側の接合端が側壁電荷蓄積層２０ａ，２０ｂの下部領域から側壁絶縁膜２２の下部領域にかけて位置するように配置することが極めて重要である。
【００２３】
図１３は、ソース領域及びドレイン領域のゲート電極側の接合端の位置と閾値電圧との関係を示すグラフである。横軸は、ソース領域及びドレイン領域のゲート電極側の接合端の位置を示している。縦軸は、閾値電圧を示している。図中、二点鎖線は、順方向にバイアスを印加した場合の閾値電圧Ｖｔｈｆを示している。一点差線は、逆方向にバイアスを印加した場合の閾値電圧を示している。実線は、順方向にバイアスを印加した場合の閾値電圧Ｖｔｈｆと逆方向にバイアスを印加した場合の閾値電圧Ｖｔｈｒとの差ΔＶｔｈを示している。
【００２４】
図１３から分かるように、ソース領域１２及びドレイン領域１４のゲート電極１８側の接合端がゲート電極１８の下部領域に位置している場合には、閾値電圧Ｖｔｈｆ、Ｖｔｈｒはいずれも低く、閾値電圧の差ΔＶｔｈも小さい。
【００２５】
ソース領域１２及びドレイン領域１４のゲート電極１８側の接合端がゲート電極１８から離間するに伴って、順方向にバイアスを印加した場合の閾値電圧Ｖｔｈｆは高くなる傾向がある。一方、逆方向にバイアスを印加した場合の閾値電圧Ｖｔｈｒは、ソース領域１２及びドレイン領域１４のゲート電極１８側の接合端がゲート電極１８から離間しても、あまり変化しない。このため、ソース領域１２及びドレイン領域１４のゲート電極１８側の接合端がゲート電極１８から離間するに伴って、閾値電圧の差ΔＶｔｈは大きくなる傾向がある。
【００２６】
ただし、ソース領域１２及びドレイン領域１４のゲート電極１８側の接合端がゲート電極１８から離間しすぎると、逆方向にバイアスを印加した場合の閾値電圧Ｖｔｈｒが急激に高くなる傾向がある。このため、ソース領域１２及びドレイン領域１４のゲート電極１８側の接合端をゲート電極１８から離間させすぎると、閾値電圧の差ΔＶｔｈは小さくなる。
【００２７】
これらのことから、ソース領域１２及びドレイン領域１４のゲート電極１８側の接合端を、適切な位置に配置することが極めて重要であるということが分かる。
【００２８】
図４は、電荷の蓄積領域のＩｄ−Ｖｇ特性への影響をシミュレーションした結果を示すグラフである。このシミュレーションでは、ソース／ドレイン領域及び電荷蓄積領域の位置を固定してゲート長を変化することにより、電荷蓄積領域がゲート電極よりも外側の領域に位置する状態と、電荷蓄積電極がゲート電極下の領域に位置する状態とを想定し、電荷を蓄積した状態と蓄積しない状態とにおけるＩｄ−Ｖｇ特性を計算した。
【００２９】
図中、実線は電荷蓄積領域がゲート電極よりも外側の領域に位置し電荷が蓄積されている場合、点線は電荷蓄積領域がゲート電極よりも外側の領域に位置し電荷が蓄積されていない場合、一点鎖線は電荷蓄積領域がゲート電極下の領域に位置し電荷が蓄積されている場合、二点鎖線は電荷蓄積領域がゲート電極下の領域に位置し電荷が蓄積されていない場合を示している。なお、電荷が蓄積されている状態は、ソース領域側及びドレイン領域側に３ｎｍ×２０ｎｍの電荷蓄積領域を設け、この領域中にそれぞれ８×１０１８ｃｍ−３の電荷が蓄積された状態を仮定している。
【００３０】
図示するように、電荷蓄積領域がゲート電極よりも外側の領域に位置する場合には約１Ｖ程度の閾値電圧シフトが得られておりメモリ動作が可能であるが、電荷蓄積領域がゲート電極下の領域に位置する場合には約０．１Ｖ程度の閾値電圧シフトしか得られておらずメモリ動作を行うことができない。
【００３１】
このように、電荷蓄積領域をゲート電極よりも外側の領域に位置させることは、電荷無蓄積状態と電荷蓄積状態とにおける十分な閾値電圧シフトを得るうえで極めて重要である。
【００３２】
チャネルホットエレクトロンを用いて電荷蓄積層に電子を注入する場合、ホットエレクトロンはチャネル側におけるソース／ドレイン領域と半導体基板との間の接合において発生する。つまり、電荷蓄積層への電子の注入効率は、ソース／ドレイン領域と半導体基板との間の接合近傍において最も高くなる。したがって、電荷蓄積領域をゲート電極よりも外側の領域に位置させるためには、ソース／ドレイン領域のゲート電極側の接合端がゲート電極よりも外側の領域に位置するようにソース／ドレイン領域を形成すればよい。
【００３３】
図２に示すように、ゲート電極１８下のゲート絶縁膜１６の膜厚よりも側壁電荷蓄積層２０下のゲート絶縁膜１６の膜厚を薄くすることは、書き込み特性を向上するうえで有効である。側壁電荷蓄積層２０下のゲート絶縁膜１６の膜厚を薄くし、側壁電荷蓄積層２０を構成する材料に、シリコン窒化膜のようにシリコン酸化膜系の絶縁膜よりなるゲート絶縁膜よりも誘電率の高い材料を用いると、電荷蓄積領域における電界を強めることができる。したがって、電子の注入効率を高めることができる。
【００３４】
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその製造方法について図５乃至図９を用いて説明する。
【００３５】
図５は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図６乃至図９は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００３６】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図５を用いて説明する。
【００３７】
Ｐ型のシリコン基板３０には、ソース領域４４及びドレイン領域４６が形成されている。ソース領域４４とドレイン領域４６との間のシリコン基板３０上には、ゲート絶縁膜３２を介してゲート電極３６が形成されている。ゲート電極３６上及びゲート電極３６が形成されていない領域のシリコン基板３０上には、ゲート絶縁膜３２よりも膜厚の薄いシリコン酸化膜よりなる絶縁膜３８が形成されている。ゲート電極３６のソース領域４４側の側壁部分及びドレイン領域４６側の側壁部分には、絶縁膜３８を介して、シリコン窒化膜よりなる側壁電荷蓄積層４２ａ，４２ｂがそれぞれ形成されている。側壁電荷蓄積層４２ａ，４２ｂが形成されたゲート電極３６の側壁部分には、側壁絶縁膜５０が形成されている。なお、ソース領域４４及びドレイン領域４６のゲート電極３６側の接合端は、ゲート電極３６の下部領域までは延在しておらず、側壁電荷蓄積層４２ａ，４２ｂの下部領域から側壁絶縁膜５０の下部領域にかけて位置している。
【００３８】
このように、本実施形態による不揮発性半導体記憶装置は、ゲート電極３６の側壁部分に、側壁電荷蓄積層４２ａ，４２ｂが形成されていることに主たる特徴がある。このようにして不揮発性半導体記憶装置を構成することにより、ソース領域４４側に蓄積する電荷とドレイン領域４６側に蓄積する電荷とを、ゲート電極３６を介して離間して設けられた側壁電荷蓄積層４２に蓄積することができるので、電荷保持特性を改善することができる。また、このようにして不揮発性半導体記憶装置を構成することにより、ソース領域４４側に蓄積する電荷とドレイン領域４６側に蓄積する電荷とを、ゲート電極３６を介して離間して設けられた別々の側壁電荷蓄積層４２に蓄積することができるので、ソース領域４４側に蓄積する電荷とドレイン領域４６側に蓄積する電荷とを容易に分離することができる。したがって、ゲート長が極めて短い場合でも、２ビット動作を保証することが可能となる。
【００３９】
また、本実施形態による不揮発性半導体記憶装置では、シリコン基板３０とゲート電極３６との間に形成されたゲート絶縁膜３２の膜厚よりも、側壁電荷蓄積層４２とシリコン基板３０との間に形成された絶縁膜３８の膜厚が薄くなるようにしている。これにより、電荷蓄積領域における電界を強めることができ、側壁電荷蓄積層への書き込み特性を向上することができる。
【００４０】
図１４は、図５の不揮発性半導体記憶装置のＩｄ−Ｖｇ特性を実測により求めた結果を示すグラフである。横軸はゲート電圧を示しており、縦軸はドレイン電流を示している。図中、点線は、側壁電荷蓄積層４２ａ，４２ｂのいずれにも電荷を蓄積していない場合、実線は側壁電荷蓄積層４２ａ，４２ｂの双方にそれぞれ電荷を蓄積した場合を示している。ゲート絶縁膜３２の膜厚は６．８ｎｍとし、ゲート長は０．４μｍとした。絶縁膜３８の膜厚は４ｎｍとし、側壁電荷蓄積層４２の膜厚は２０ｎｍとし、側壁絶縁膜５０の膜厚は６０ｎｍとした。側壁電荷蓄積層４２ａに電荷を蓄積する際には、ゲート電極３６及びドレイン領域４６に４Ｖを印加し、ソース領域４４の電圧を０Ｖとした。側壁電荷蓄積層４２ａに書き込まれた情報を読み出す際には、ゲート電極３６に１．２Ｖの電圧を印加し、ソース領域１２とドレイン領域１４との間に印加するバイアスを１．２Ｖとした。
【００４１】
図示するように、側壁電荷蓄積層２０ａ，２０ｂの双方にそれぞれ電荷を蓄積した場合には、側壁電荷蓄積層２０ａ，２０ｂのいずれにも電荷を蓄積していない場合と比較して、約１．５Ｖの閾値電圧シフトが得られた。したがって、トランジスタの閾値電圧に基づくドレイン電流の変化により、側壁電荷蓄積層４２に蓄積された電荷の有無を確認することができることが分かる。
【００４２】
また、この測定結果から、絶縁膜３８の膜厚を４ｎｍと薄く設定した場合であっても、確実に動作し得ることが分かる。
【００４３】
次に、本実施形態による不揮発性半導体記憶装置の製造方法について図６乃至図９を用いて説明する。
【００４４】
まず、例えば熱酸化法により、Ｐ型シリコン基板３０の表面を酸化し、例えば膜厚８ｎｍのシリコン酸化膜よりなるゲート絶縁膜３２を形成する。
【００４５】
次いで、ゲート絶縁膜３２上に、例えば膜厚１８０ｎｍのｎ＋型多結晶シリコン膜３４を形成する（図６（ａ））。多結晶シリコン膜３４は、ＣＶＤ法によりｎ＋型の多結晶シリコン膜を堆積することにより形成しても良いし、ＣＶＤ法によりノンドープの多結晶シリコン膜を堆積後にｎ型の不純物を導入することにより形成しても良い。
【００４６】
次いで、リソグラフィー及びドライエッチングにより、この多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極３６を形成する（図６（ｂ））。
【００４７】
なお、ゲート電極３６には、多結晶シリコンからなる単層構造のみならず、ポリサイド構造、ポリメタル構造或いはメタルゲート構造等の他の構造を適用しても差し支えない。
【００４８】
次いで、ドライエッチング或いは弗酸系の水溶液を用いたウェットエッチングによりゲート絶縁膜３２をエッチングし、ゲート電極３６下の領域以外のゲート絶縁膜３２を除去する（図６（ｃ））。なお、ゲート絶縁膜３２のエッチングにドライエッチングを用いる場合、図９（ａ）に示すように、シリコン基板３０の表面が数ｎｍから数十ｎｍ程度エッチングされることがある。
【００４９】
次いで、シリコン基板３０及びゲート電極３６上に、例えば熱酸化法或いはＣＶＤ法により、例えば膜厚５ｎｍのシリコン酸化膜よりなる絶縁膜３８を形成する（図７（ａ））。
【００５０】
次いで、絶縁膜３８上に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜４０を堆積する（図７（ｂ））。
【００５１】
次いで、例えば反応性イオンエッチングにより、シリコン窒化膜４０及び絶縁膜３８をエッチバックし、絶縁膜３８が形成されたゲート電極３６の側壁部分に、シリコン窒化膜４０よりなる側壁電荷蓄積層４２ａ，４２ｂを形成する（図７（ｃ））。
【００５２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜よりなる絶縁膜４８を堆積する。
【００５３】
次いで、ゲート電極３６、絶縁膜３８，４８及び側壁電荷蓄積層４２ａ，４２ｂをマスクとして、例えば砒素イオンをイオン注入し、ゲート電極３６の両側のシリコン基板３０中に、ソース領域４４及びドレイン領域４６を形成する。これにより、ソース領域及びドレイン領域４６のチャネル側接合端はゲート電極３６よりも外側に位置する（図８（ａ））。
【００５４】
なお、図示しないが、信頼性向上のために、絶縁膜４８の堆積前に、シリコン基板３０の表面及び側壁電荷蓄積層４２ａ，４２ｂの表面を酸化してもよい。
【００５５】
次いで、例えば反応性イオンエッチングによりゲート電極３６の上面が露出するまで絶縁膜４８をエッチバックし、シリコン酸化膜３８及び側壁電荷蓄積層４２ａ，４２ｂが形成されたゲート電極３６の側壁部分に、シリコン酸化膜４８よりなる側壁絶縁膜５０を形成する（図８（ｂ））。なお、図６（ｃ）の工程において図９（ａ）に示すようにシリコン基板３０がエッチングされている場合、側壁絶縁膜５０を形成した後の形状は図９（ｂ）に示すようになる。
【００５６】
こうして、図５に示す本実施形態による不揮発性半導体記憶装置のメモリセル構造が完成する。
【００５７】
このように、本実施形態によれば、ゲート電極のソース領域側及びドレイン領域側の側壁部分にそれぞれ側壁電荷蓄積層を設け、この側壁電荷蓄積層に電荷を蓄えることにより所定の情報を記憶するので、ソース領域側に蓄積する電荷とドレイン領域側に蓄積する電荷とを空間的に容易に分離することができる。したがって、ゲート長が極めて短い場合でも、２ビット動作を保証することが可能となる。
【００５８】
また、基板とゲート電極との間に形成された絶縁膜の膜厚よりも基板と側壁電荷蓄積層との間の絶縁膜の膜厚を薄くするので、側壁電荷蓄積層への書き込み特性を向上することができる。
【００５９】
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその製造方法について図１０乃至１２を用いて説明する。なお、図５乃至図９に示す第１実施形態による不揮発性半導体記憶装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００６０】
図１０は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１１及び図１２は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００６１】
本実施形態による不揮発性半導体記憶装置は、基本的な構造は図５に示す第１実施形態による不揮発性半導体装置と同様である。本実施形態による不揮発性半導体記憶装置の主たる特徴は、シリコン基板３０とゲート電極３６との間の絶縁膜３２の膜厚と、側壁電荷蓄積層４２とシリコン基板３０との間の絶縁膜３２の膜厚がほぼ等しい点にある。このような構成は、書き込み特性の観点からは第１実施形態による不揮発性半導体記憶装置に劣るが、製造工程を簡略しうるというメリットがある。
【００６２】
次に、本実施形態による不揮発性半導体記憶装置の製造方法ついて図１１及び図１２を用いて説明する。
【００６３】
まず、例えば図６（ａ）及び図６（ｂ）に示す第１実施形態による不揮発性半導体記憶装置の製造方法と同様にして、シリコン基板３０上に、ゲート絶縁膜３２及びゲート電極３６を形成する（図１１（ａ））。
【００６４】
次いで、シリコン基板３０及びゲート電極３６上に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜４０を堆積する（図１１（ｂ））。
【００６５】
次いで、例えば反応性イオンエッチングによりシリコン窒化膜４０をエッチバックし、ゲート電極３６の側壁部分に、シリコン窒化膜４０よりなる側壁電荷蓄積層４２ａ，４２ｂを形成する（図１１（ｃ））。
【００６６】
次いで、ゲート電極３６及び側壁電荷蓄積層４２ａ，４２ｂをマスクとして、例えば砒素イオンをイオン注入し、ゲート電極３６の両側のシリコン基板３０中に、ソース領域４４及びドレイン領域４６を形成する。これにより、ソース領域４４及びドレイン領域４６のチャネル側接合端はゲート電極３６よりも外側に位置する。
【００６７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜よりなる絶縁膜４８を堆積する（図１２（ａ））。
【００６８】
次いで、例えば反応性イオンエッチングによりゲート電極３６の上面が露出するまで絶縁膜４８をエッチバックし、側壁電荷蓄積層４２ａ，４２ｂが形成されたゲート電極３６の側壁部分に、絶縁膜４８よりなる側壁絶縁膜５０を形成する。
【００６９】
こうして、図１０に示す本実施形態による不揮発性半導体記憶装置のメモリセル構造が完成する。
【００７０】
このように、本実施形態によれば、ゲート電極のソース領域側及びドレイン領域側の側壁部分にそれぞれ側壁電荷蓄積層を設け、この側壁電荷蓄積層に電荷を蓄えることにより所定の情報を記憶するので、ソース領域側に蓄積する電荷とドレイン領域側に蓄積する電荷とを空間的に容易に分離することができる。したがって、ゲート長が極めて短い場合でも、２ビット動作を保証することが可能となる。
【００７１】
また、基板とゲート電極との間に形成された絶縁膜の膜厚よりも基板と側壁電荷蓄積層との間の絶縁膜の膜厚とをほぼ等しくするので、第１実施形態による不揮発性半導体記憶装置と比較して製造工程を簡略にすることができる。
【００７２】
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置及びその製造方法について図１５乃至図２７を用いて説明する。図１５は、本実施形態による不揮発性半導体記憶装置を示す断面図である。なお、図５乃至図１４に示す第１又は第２実施形態による不揮発性半導体記憶装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００７３】
（不揮発性半導体記憶装置）
本実施形態による不揮発性半導体記憶装置は、ソース領域４４のゲート電極３６側の接合端がゲート電極３６直下の半導体基板３０の領域から離間しており、ドレイン領域４６のゲート電極３６側の接合端がゲート電極３６直下に位置していることに主な特徴がある。
【００７４】
図１５に示すように、素子分離領域３１により画定された素子領域には、ソース領域４４とドレイン領域４６とが形成されている。
【００７５】
ドレイン領域４６は、低濃度ドレイン領域４６ａと高濃度ドレイン領域４６ｂとから成るＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造になっている。高濃度ドレイン領域４６ｂのゲート電極３６側の端部は、ゲート電極３６の直下までは延在しておらず、側壁電荷蓄積層４２ｂの下部領域から側壁絶縁膜５０の下部領域にかけて位置している。低濃度ドレイン領域のゲート電極３６側の縁部は、ゲート電極３６の直下に位置している。このため、低濃度ドレイン領域４６ａと高濃度ドレイン４６ｂとから成るドレイン領域４６のゲート電極３６側の接合端は、ゲート電極３６の直下に位置している。
【００７６】
一方、ソース領域４４は、ＬＤＤ構造ではなく、高濃度ソース領域のみにより構成されている。ソース領域４４のゲート電極３６側の接合端は、ゲート電極３６の下部領域までは延在しておらず、側壁電荷蓄積層４２ａの下部領域から側壁絶縁膜５０の下部領域にかけて位置している。
【００７７】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
【００７８】
第１及び第２実施形態による不揮発性半導体記憶装置では、ソース領域４４のゲート電極３６側の接合端とドレイン領域４６のゲート電極３６側の接合端のいずれもが、ゲート電極３６直下の半導体基板３０の領域から離間しているため、ソース領域４４とドレイン領域４６との間の距離、即ちチャネル長が、一般的なＭＯＳトランジスタと比較して長くなっていた。このため、第１及び第２実施形態による不揮発性半導体記憶装置では、一般のＭＯＳトランジスタと比較して、動作速度が遅くなってしまう場合があった。
【００７９】
これに対し、本実施形態では、ソース領域４４のゲート電極３６側の接合端のみがゲート電極３８直下の半導体基板３０の領域から離間している一方、ドレイン領域４６のゲート電極３６側の接合端はゲート電極３６直下に位置している。このため、本実施形態によれば、第１及び第２実施形態と比較してチャネル長を短くすることができ、動作速度の速い不揮発性半導体記憶装置を提供することができる。本実施形態では、ドレイン領域４６のゲート電極３６の接合端がゲート電極３６直下に位置しているため、２ビット動作のメモリとしては動作し得ないが、１ビット動作のメモリとしては動作させることが可能である。
【００８０】
側壁電荷蓄積層４２ａに電荷を蓄積する際、即ち、情報を書き込む際には、ゲート電極３６にソース領域４４よりも高電圧を印加する。
【００８１】
側壁電荷蓄積層４２ａに蓄積された電荷の有無を確認する際、即ち、情報を読み出す際には、順方向にバイアスを印加する。なお、ここで、順方向にバイアスを印加するとは、側壁電荷蓄積層４２ａに電荷を蓄積して、ドレイン領域４６にソース領域４４よりも高電圧を印加することをいう。
【００８２】
側壁電荷蓄積層に蓄積された電荷を放電させる際、即ち、情報を消去する際には、ソース領域４４にゲート電極３６よりも高電圧を印加する。
【００８３】
側壁電荷蓄積層４２ａに電荷が蓄積されている場合には、側壁電荷蓄積層４２ａに電荷が蓄積されていない場合と比較して、約１．５Ｖの閾値電圧シフトが得られるため（図１４参照）、トランジスタの閾値電圧に基づくドレイン電流の変化により、蓄積電荷の有無を確認することができる。
【００８４】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図１６乃至図２７を用いて説明する。図１６乃至図２７は、本実施形態による半導体装置の製造方法を示す工程図である。図１６乃至図２７の各々において、（ａ）は平面図であり、（ｂ）はＡ−Ａ′線断面図である。
【００８５】
まず、図１６に示すように、例えばＳＴＩ法により、素子領域３３を画定する素子分離領域３１を形成する。
【００８６】
この後のゲート絶縁膜３２を形成する工程から絶縁膜４８を形成する工程までは（図１６乃至図２３）、図６（ａ）乃至図８（ａ）に示した不揮発性半導体記憶装置の製造方法と同様である。
【００８７】
即ち、例えば熱酸化法により、Ｐ型シリコン基板３０の表面を酸化し、例えば膜厚８ｎｍのシリコン酸化膜よりなるゲート絶縁膜３２を形成する。
【００８８】
次いで、図１７に示すように、ゲート絶縁膜３２上に、例えば膜厚１８０ｎｍのｎ＋型多結晶シリコン膜３４を形成する。
【００８９】
次いで、図１８に示すように、リソグラフィー及びドライエッチングにより、この多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるゲート電極３６を形成する。
【００９０】
次いで、図１９に示すように、ドライエッチング或いは弗酸系の水溶液を用いたウェットエッチングによりゲート絶縁膜３２をエッチングし、ゲート電極３６下の領域以外のゲート絶縁膜３２を除去する。
【００９１】
次いで、図２０に示すように、シリコン基板３０及びゲート電極３６上に、例えば熱酸化法或いはＣＶＤ法により、例えば膜厚５ｎｍのシリコン酸化膜よりなる絶縁膜３８を形成する。
【００９２】
次いで、図２１に示すように、絶縁膜３８上に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜４０を堆積する。
【００９３】
次いで、図２２に示すように、例えば反応性イオンエッチングにより、シリコン窒化膜４０及び絶縁膜３８をエッチバックし、絶縁膜３８が形成されたゲート電極３６の側壁部分に、シリコン窒化膜４０よりなる側壁電荷蓄積層４２ａ，４２ｂを形成する。
【００９４】
次いで、図２３に示すように、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜よりなる絶縁膜４８を堆積する。
【００９５】
次に、図２４に示すように、例えば反応性イオンエッチングにより、ゲート電極３６の上面が露出するまで絶縁膜４８をエッチバックし、シリコン酸化膜３８及び側壁電荷蓄積層４２ａ，４２ｂが形成されたゲート電極３６の側壁部分に、シリコン酸化膜４８よりなる側壁絶縁膜５０を形成する。
【００９６】
次に、図２５に示すように、ゲート電極３６、絶縁膜３８，４８、側壁電荷蓄積層４２ａ，４２ｂ及び側壁絶縁膜５０をマスクとして、例えば砒素イオンをイオン注入する。これにより、ゲート電極３６の両側のシリコン基板３０中に、ソース領域４４及び高濃度ドレイン領域４６ｂが形成される。ソース領域４４及び高濃度ドレイン領域４６ｂのチャネル側の端部は、ゲート電極３６よりも外側に位置する。
【００９７】
次に、図２６に示すように、例えばスピンコート法により、フォトレジスト膜５２を形成する。
【００９８】
次に、フォトレジスト膜５２に、ドレイン領域が形成される領域を開口する開口部５４を形成する。
【００９９】
次に、フォトレジスト膜５２をマスクとして、例えば砒素イオンを基板面に対して斜めにイオン注入する。これにより、低濃度ドレイン領域４６ａが形成される。低濃度ドレイン領域４６ａと高濃度ドレイン領域４６ｂとによりＬＤＤ構造のドレイン領域４６が構成される。
【０１００】
こうして、本実施形態による不揮発性半導体記憶装置のメモリセル構造が完成する（図２７参照）。
【０１０１】
（変形例）
次に、本実施形態による不揮発性半導体記憶装置の製造方法の変形例を図２８乃至図３１を用いて説明する。図２８乃至３１は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程図である。図２８乃至図３１の各々において、（ａ）は平面図であり、（ｂ）はＡ−Ａ′線断面図である。
【０１０２】
本変形例による不揮発性半導体記憶装置の製造方法は、高濃度ドレイン領域４６ｂを形成する工程の前に、低濃度ドレイン領域４６ａを形成することに主な特徴がある。
【０１０３】
まず、絶縁膜３８が形成されたゲート電極３６の側壁部分に、シリコン窒化膜４０よりなる側壁電荷蓄積層４２ａ，４２ｂを形成する工程までは、図１６乃至図２２に示す半導体装置の製造方法と同様であるので、説明を省略する。
【０１０４】
次に、図２８に示すように、例えばスピンコート法により、フォトレジスト膜５２を形成する。
【０１０５】
次に、フォトレジスト膜５２に、ドレイン領域４６が形成される領域を開口する開口部５４を形成する。
【０１０６】
次に、フォトレジスト膜５２をマスクとして、例えば砒素イオンを基板面に対して斜めにイオン注入する。これにより、低濃度ドレイン領域４６ａが形成される。
【０１０７】
次に、図２３に示す不揮発性半導体記憶装置の製造方法と同様にして、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜よりなる絶縁膜４８を堆積する（図２９参照）。
【０１０８】
次に、図２４に示す不揮発性半導体記憶装置の製造方法と同様にして、ゲート電極３６の上面が露出するまで絶縁膜４８をエッチバックし、シリコン酸化膜３８及び側壁電荷蓄積層４２ａ，４２ｂが形成されたゲート電極３６の側壁部分に、シリコン酸化膜４８よりなる側壁絶縁膜５０を形成する（図３０参照）。
【０１０９】
次に、図２５に示す不揮発性半導体記憶装置の製造方法と同様にして、ゲート電極３６、絶縁膜３８，４８、側壁電荷蓄積層４２ａ，４２ｂ及び側壁絶縁膜５０をマスクとして、例えば砒素イオンをイオン注入する。これにより、ソース領域４４及び高濃度ドレイン領域４６ｂが形成される。ソース領域４４のチャネル側の端部は、ゲート電極３６よりも外側に位置する。こうして、ソース領域４４とＬＤＤ構造のドレイン領域４６とが形成される（図３１参照）。
【０１１０】
こうして、本変形例による不揮発性半導体記憶装置のメモリセル構造が完成する。
【０１１１】
このように、高濃度ドレイン領域４６ｂを形成する工程の前に、低濃度ドレイン領域４６ａを形成してもよい。
【０１１２】
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置及びその製造方法について図３２乃至図３６を用いて説明する。図３２は、本実施形態による不揮発性半導体記憶装置を示す断面図である。なお、図５乃至図３１に示す第１乃至第３実施形態による不揮発性半導体記憶装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【０１１３】
（不揮発性半導体記憶装置）
本実施形態による不揮発性半導体記憶装置は、側壁電荷蓄積層４２ａがゲート電極３６のソース領域４４側の側壁部分のみに形成されており、ゲート電極３６のドレイン領域４６側の側壁部分には側壁電荷蓄積層が形成されていないことに主な特徴がある。
【０１１４】
図３２に示すように、ゲート電極３６のソース領域４４側の側壁部分には、絶縁膜３８を介して、シリコン窒化膜よりなる側壁電荷蓄積層４２ａが形成されている。一方、ゲート電極３６のドレイン領域４６側の側壁部分には、側壁電荷蓄積層は形成されていない。
【０１１５】
側壁電荷蓄積層４２ａが形成されたゲート電極３６の側壁部分には、側壁絶縁膜５０が形成されている。
【０１１６】
ドレイン領域は、第３実施形態による不揮発性半導体記憶装置と同様に、低濃度ドレイン領域４６ａと高濃度ドレイン領域４６ｂとからなるＬＤＤ構造になっている。
ドレイン領域４６のゲート電極３６側の接合端は、第３実施形態による不揮発性半導体記憶装置と同様に、ゲート電極３６の下部領域まで延在している。
【０１１７】
一方、ソース領域４４は、第３実施形態による不揮発性半導体記憶装置と同様に、高濃度ソース領域のみにより構成されている。ソース領域４４のゲート電極３６側の接合端は、ゲート電極３６の下部領域までは延在しておらず、側壁電荷蓄積層４２ａの下部領域から側壁絶縁膜５０の下部領域にかけて位置している。
【０１１８】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
【０１１９】
本実施形態による不揮発性半導体記憶装置は、上述したように、側壁電荷蓄積層４２ａがゲート電極３６のソース領域４４側の側壁部分のみに形成されており、ゲート電極３６のドレイン領域４６側の側壁部分には側壁電荷蓄積層が形成されていないことに主な特徴がある。
【０１２０】
１ビット動作のメモリセルとして機能させるためには、ゲート電極３６のソース領域４４側の側壁部分にのみ側壁電荷蓄積層４２ａが形成されていればよい。従って、本実施形態によっても、第３実施形態による不揮発性半導体記憶装置と同様に、１ビット動作のメモリセルとして機能し得る不揮発性半導体記憶装置を提供することができる。
【０１２１】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図３３乃至図３６を用いて説明する。図３３乃至図３６は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程図である。図３３乃至図３６の各々において、（ａ）は平面図であり、（ｂ）はＡ−Ａ′線断面図である。
【０１２２】
まず、絶縁膜３８が形成されたゲート電極３６の側壁部分に、シリコン窒化膜４０よりなる側壁電荷蓄積層４２ａ，４２ｂを形成する工程までは、図１６乃至図２２に示す不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する。
【０１２３】
次に、図３３に示すように、例えばスピンコート法により、フォトレジスト膜５２を形成する。
【０１２４】
次に、フォトレジスト膜５２に、ドレイン領域４６が形成される領域を開口する開口部５４を形成する。
【０１２５】
次に、フォトレジスト膜５２をマスクとして、側壁電荷蓄積層４２ｂをエッチング除去する。こうして、ゲート電極３６のドレイン領域４６側の側壁部分に形成された側壁電荷蓄積層４２ｂ（図２２参照）が除去される。
【０１２６】
次に、フォトレジスト膜５２及びゲート電極３６をマスクとして、例えば砒素イオンを基板面に対して斜めにイオン注入する。これにより、低濃度ドレイン領域４６ａが形成される。低濃度ドレイン領域４６ａのゲート電極３６側の端部は、ゲート電極３６の下部領域に位置する。
【０１２７】
この後の不揮発性半導体記憶装置の製造方法は、図２９乃至図３１に示す不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する（図３４乃至図３６参照）。
【０１２８】
こうして、本変形例による不揮発性半導体記憶装置のメモリセル構造が完成する。
【０１２９】
［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置及びその製造方法について図３７乃至図３８を用いて説明する。図３７は、本実施形態による不揮発性半導体記憶装置を示す断面図である。なお、図５乃至図３６に示す第１乃至第４実施形態による不揮発性半導体記憶装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【０１３０】
（不揮発性半導体記憶装置）
本実施形態による不揮発性半導体記憶装置は、ソース領域４４及びドレイン領域４６に隣接して、ソース領域４４及びドレイン領域４６と反対の導電型の不純物領域５６、５８が形成されていることに主な特徴がある。
【０１３１】
図３７に示すように、ソース領域４４のチャネル側には、ソース領域４４に隣接して不純物領域５６が形成されている。ドレイン領域４６のチャネル側には、ドレイン領域４６に隣接して不純物領域５８が形成されている。不純物領域５６、５８の導電型は、ソース領域４４及びドレイン領域４６に対して反対の導電型である。半導体基板３０の導電型がｐ−型、ソース領域４４及びドレイン領域４６の導電型がｎ型の場合には、不純物領域５６、５８の導電型はｐ型である。不純物領域５６、５８の不純物濃度は、半導体基板３０の不純物濃度より高く設定されている。
【０１３２】
本実施形態では、ソース領域４４及びドレイン領域４６に隣接して、反対導電型の不純物領域５６、５８が形成されているため、ソース領域４４と不純物領域５６との境界、及び、ドレイン領域４６と不純物領域５８との境界が接合端の位置となる。そして、ソース領域４４のゲート電極３６側の接合端と、ドレイン領域４６のゲート電極３６側の接合端の位置とにおいて、急峻な不純物濃度プロファイルを得ることができる。このため、本実施形態によれば、より確実に動作しうる不揮発性半導体記憶装置を提供することができる。また、不純物領域５６、５８はポケット領域としても機能しうるため、本実施形態によれば、短チャネル効果を防止することもできる。
【０１３３】
このように、ソース領域４４及びドレイン領域４６に隣接するように反対導電型の不純物領域５６、５８を形成してもよい。
【０１３４】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図３８を用いて説明する。図３８は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程図である。図３８（ａ）は平面図であり、図３８（ｂ）は図３８（ａ）のＡ−Ａ′線断面図である。
【０１３５】
まず、ソース領域４４及びドレイン領域４６を形成する工程までは、図１６乃至図２７に示す不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する。
【０１３６】
次に、例えばホウ素イオンを基板面に対して斜めにイオン注入する。これにより、反対導電型の不純物領域５６、５８が形成される。ホウ素は、砒素と比較して拡散しやすい傾向がある。このため、不純物領域５６、５８は、ソース領域４４及びドレイン領域４６のゲート電極３６側の端部よりチャネル側まで延在するように形成される（図３８参照）。
【０１３７】
こうして、本実施形態による不揮発性半導体記憶装置のメモリセル構造が完成する。
【０１３８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３９】
例えば、上記実施形態では側壁電荷蓄積層にシリコン窒化膜を用いたが、電荷蓄積能を有する誘電体膜であれば、シリコン窒化膜に代えて適用することができる。例えば、シリコン窒化膜を含む積層膜、絶縁体中に導電体の微結晶が分散された構造の膜（ナノクリスタル）等を適用することができる。また、酸化タンタル、アルミナ、酸化ハフニウムなどの高誘電率膜を適用してもよい。この場合、シリコン窒化膜の場合よりも更に電界強度を高めることができ、書き込み特性を向上することができる。
【０１４０】
また、上記第１実施形態では側壁電荷蓄積層と半導体基板との間の膜厚をゲート電極と半導体基板との間の絶縁膜の膜厚よりも薄くし、上記第２実施形態では側壁電荷蓄積層と半導体基板との間の膜厚とゲート電極と半導体基板との間の絶縁膜の膜厚とをほぼ等しくしたが、側壁電荷蓄積層と半導体基板との間の膜厚をゲート電極と半導体基板との間の絶縁膜の膜厚よりも厚くするようにしてもよい。
【０１４１】
また、第１及び第２実施形態では、絶縁膜４８の形成後にソース領域４４及びドレイン領域４６を形成したが、側壁電荷蓄積層４２の形成後、側壁絶縁膜５０の形成前にソース領域４４及びドレイン領域４６を形成するようにしてもよい。ソース領域４４及びドレイン領域４６のゲート電極側の接合端が側壁電荷蓄積層４２の下部から側壁絶縁膜５０の下部に位置するようにイオン注入条件や熱処理条件を適宜選択することにより、このような方法を適用することも可能である。
【０１４２】
また、第１実施形態における図７（ｃ）の工程において、絶縁膜３８のエッチングにドライエッチングを用いる場合、図３９（ａ）に示すように、シリコン基板３０の表面が数ｎｍから数十ｎｍ程度エッチングされることがある。図３９は、本発明の変形実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。図７（ｃ）の工程において図３９（ａ）に示すようにシリコン基板３０がエッチングされている場合、側壁絶縁膜５０を形成した後の形状は図３９（ｂ）に示すようになる。
【０１４３】
また、第３乃至第５実施形態では側壁電荷蓄積層と半導体基板との間の膜厚をゲート電極と半導体基板との間の絶縁膜の膜厚よりも薄くしたが、側壁電荷蓄積層と半導体基板との間の膜厚とゲート電極と半導体基板との間の絶縁膜の膜厚とをほぼ等しくしてもよい。また、第３乃至第５実施形態による不揮発性半導体記憶装置において、側壁電荷蓄積層と半導体基板との間の膜厚をゲート電極と半導体基板との間の絶縁膜の膜厚よりも厚くするようにしてもよい。
【０１４４】
また、第１乃至第４実施形態では、ソース領域４４及びドレイン領域４６に隣接する反対導電型の不純物領域５６、５８（図３７参照）を形成しなかったが、ソース領域４４及びドレイン領域４６に隣接する反対導電型の不純物領域５６、５８を形成してもよい。
【０１４５】
また、第５実施形態では、ソース領域４４に隣接する不純物領域５６とドレイン領域４６に隣接する不純物領域５８とを形成したが、ソース領域４４に隣接する不純物領域５６のみを形成し、ドレイン領域４６に隣接する不純物領域５８を形成しなくてもよい。また、ドレイン領域４６に隣接する不純物領域５８のみを形成し、ソース領域４４に隣接する不純物領域５６を形成しなくてもよい。
【０１４６】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【０１４７】
（付記１）　半導体基板中に形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に、第１の絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の前記ソース領域側の側壁及び前記ゲート電極の前記ドレイン領域側の側壁の少なくとも一方に形成された、誘電体材料よりなる電荷蓄積部と
を有することを特徴とする不揮発性半導体記憶装置。
【０１４８】
（付記２）　付記１記載の不揮発性半導体記憶装置において、
前記ゲート電極の前記ソース領域側の側壁及び前記ゲート電極の前記ドレイン領域側の側壁に、一対の前記電荷蓄積部がそれぞれ独立して形成されている
ことを特徴とする不揮発性半導体記憶装置。
【０１４９】
（付記３）　付記２記載の不揮発性半導体記憶装置において、
前記ソース領域及び前記ドレイン領域の前記ゲート電極側の接合端は、前記ゲート電極直下の前記半導体基板の領域から離間している
ことを特徴とする不揮発性半導体記憶装置。
【０１５０】
（付記４）　付記２又は３記載の不揮発性半導体記憶装置において、
前記ソース領域及び前記ドレイン領域の前記ゲート電極側の接合端は、前記電荷蓄積部の下部に位置している
ことを特徴とする不揮発性半導体記憶装置。
【０１５１】
（付記５）　付記１記載の不揮発性半導体記憶装置において、
前記ソース領域及び前記ドレイン領域の一方の前記ゲート電極側の接合端は、前記ゲート電極直下の前記半導体基板の領域から離間しており、
前記ソース領域及び前記ドレイン領域の他方の前記ゲート電極側の接合端は、前記ゲート電極直下に位置している
ことを特徴とする不揮発性半導体記憶装置。
【０１５２】
（付記６）　付記５記載の不揮発性半導体記憶装置において、
前記ソース領域及び前記ドレイン領域の前記一方の前記ゲート電極側の接合端は、前記電荷蓄積部の下部に位置している
ことを特徴とする不揮発性半導体記憶装置。
【０１５３】
（付記７）　付記１乃至６のいずれかに記載の不揮発性半導体記憶装置において、
前記電荷蓄積部は、前記半導体基板上に第２の絶縁膜を介して形成されている
ことを特徴とする不揮発性半導体記憶装置。
【０１５４】
（付記８）　付記７記載の不揮発性半導体記憶装置において、
前記第２の絶縁膜は、前記第１の絶縁膜よりも薄い
ことを特徴とする不揮発性半導体記憶装置。
【０１５５】
（付記９）　半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート電極の対向する一対の側壁に、誘電体材料よりなる電荷蓄積部をそれぞれ形成する工程と、
前記ゲート電極及び前記電荷蓄積部をマスクとして前記半導体基板に不純物を導入し、ソース領域及びドレイン領域の前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間して設けられたソース領域及びドレイン領域を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【０１５６】
（付記１０）　付記９記載の不揮発性半導体記憶装置の製造方法において、
前記ソース領域及び前記ドレイン領域を形成する工程では、前記ソース領域及び前記ドレイン領域の前記ゲート電極側の接合端が、前記電荷蓄積部の下部に位置するように、前記ソース領域及び前記ドレイン領域を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１５７】
（付記１１）　半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート電極の対向する一対の側壁に、誘電体材料よりなる電荷蓄積部をそれぞれ形成する工程と、
ソース領域及びドレイン領域の一方の前記ゲート電極側の接合端が、前記ゲート電極直下の前記半導体基板の領域から離間し、前記ソース領域及び前記ドレイン領域の他方の前記ゲート電極側の接合端が、前記ゲート電極直下に位置するように、ソース領域及びドレイン領域を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【０１５８】
（付記１２）　付記１１記載の不揮発性半導体記憶装置の製造方法において、
前記ソース領域及び前記ドレイン領域を形成する工程は、前記ゲート電極及び前記電荷蓄積部をマスクとして前記半導体基板に不純物を導入することにより、第１の不純物領域の前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間するように、第１の不純物領域を形成する工程と、前記ゲート電極の一側の前記半導体基板を覆うように形成されたマスクを用いて前記半導体基板に不純物を導入することにより、第２の不純物領域の前記ゲート電極側の接合端が前記ゲート電極直下に位置するように、第２の不純物領域を形成する工程とを有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１５９】
（付記１３）　付記１２記載の不揮発性半導体記憶装置の製造方法において、
前記ソース領域及び前記ドレイン領域を形成する工程では、前記第１の不純物領域の前記ゲート電極側の接合端が前記電荷蓄積部の下部に位置するように、前記第１の不純物領域を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１６０】
（付記１４）　付記１１記載の不揮発性半導体記憶装置の製造方法において、
前記ソース領域及び前記ドレイン領域を形成する工程は、前記ゲート電極の一側の前記半導体基板を覆うように形成されたマスクを用いて前記半導体基板に不純物を導入することにより、第１の不純物領域の前記ゲート電極側の接合端が前記ゲート電極直下に位置するように、第１の不純物領域を形成する工程と、前記ゲート電極及び前記電荷蓄積部をマスクとして前記半導体基板に不純物を導入することにより、第２の不純物領域の前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間するように第２の不純物領域を形成する工程とを有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１６１】
（付記１５）　付記１４記載の不揮発性半導体記憶装置の製造方法において、
前記ソース領域及び前記ドレイン領域を形成する工程では、前記第２の不純物領域の前記ゲート電極側の接合端が、前記電荷蓄積部の下部に位置するように、前記第２の不純物領域を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１６２】
（付記１６）　付記１１乃至１５のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記電荷蓄積部を形成する工程の後、前記ソース領域及び前記ドレイン領域を形成する工程の前に、一対の前記電荷蓄積部の一方をエッチング除去する工程を更に有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１６３】
（付記１７）　付記９乃至１６のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記ゲート電極を形成する工程の後に、第２の絶縁膜を形成する工程を更に有し、
前記電荷蓄積部を形成する工程では、前記半導体基板上に前記第２の絶縁膜を介して前記電荷蓄積部を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１６４】
（付記１８）　付記１７記載の不揮発性半導体記憶装置の製造方法において、
前記第２の絶縁膜を形成する工程では、前記第１の絶縁膜よりも薄い前記第２の絶縁膜を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１６５】
（付記１９）　付記９乃至１６のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記電荷蓄積部を形成する工程では、前記半導体基板上に前記第１の絶縁膜を介して前記電荷蓄積部を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１６６】
（付記２０）　付記９乃至１９のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記電荷蓄積部を形成する工程よりも後に、前記電荷蓄積部が形成された前記ゲート電極の前記側壁を覆うように側壁絶縁膜を形成する工程を更に有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【０１６７】
【発明の効果】
以上の通り、本発明によれば、ゲート電極のソース領域側及びドレイン領域側の側壁部分にそれぞれ側壁電荷蓄積層を設け、この側壁電荷蓄積層に電荷を蓄えることにより所定の情報を記憶するので、電荷保持特性を改善することができる。
【０１６８】
また、本発明によれば、ゲート電極のソース領域側及びドレイン領域側の側壁部分にそれぞれ側壁電荷蓄積層を設け、この側壁電荷蓄積層に電荷を蓄えることにより所定の情報を記憶するので、ソース領域側に蓄積する電荷とドレイン領域側に蓄積する電荷とを容易に分離することができる。したがって、ゲート長が極めて短い場合でも、２ビット動作を保証することが可能となる。また、基板とゲート電極との間に形成された絶縁膜の膜厚よりも基板と側壁電荷蓄積層との間の絶縁膜の膜厚を薄くするので、側壁電荷蓄積層への書き込み特性を向上することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の基本構造を示す概略断面図である。
【図２】シミュレーションに用いた構造及び物理的なパラメータを示す概略断面図である。
【図３】図２の不揮発性半導体記憶装置についてＩｄ−Ｖｇ特性をシミュレーションにより求めた結果を示すグラフである。
【図４】図２の不揮発性半導体記憶装置について電荷蓄積領域のＩｄ−Ｖｇ特性への影響をシミュレーションにより求めた結果を示すグラフである。
【図５】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図６】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図７】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図８】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図９】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１０】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１１】本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１３】ソース領域及びドレイン領域のゲート電極側の接合端の位置と閾値電圧との関係を示すグラフである。
【図１４】不揮発性半導体記憶装置のＩｄ−Ｖｇ特性を実測により求めた結果を示すグラフである。
【図１５】本発明の第３実施形態による不揮発性半導体記憶装置を示す断面図である。
【図１６】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図１７】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図１８】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図１９】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図２０】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図２１】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図２２】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図２３】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図２４】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図２５】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図２６】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図２７】本発明の第３実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図２８】本発明の第３実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程図（その１）である。
【図２９】本発明の第３実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程図（その２）である。
【図３０】本発明の第３実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程図（その３）である。
【図３１】本発明の第３実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程図（その４）である。
【図３２】本発明の第４実施形態による不揮発性半導体記憶装置を示す断面図である。
【図３３】本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程図（その１）である。
【図３４】本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程図（その２）である。
【図３５】本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程図（その３）である。
【図３６】本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程図（その４）である。
【図３７】本発明の第５実施形態による不揮発性半導体記憶装置を示す断面図である。
【図３８】本発明の第５実施形態による不揮発性半導体記憶装置の製造方法を示す工程図である。
【図３９】本発明の変形実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【符号の説明】
１０…半導体基板
１２…ソース領域
１４…ドレイン領域
１６…ゲート絶縁膜
１８…ゲート電極
２０…側壁電荷蓄積層
２２…側壁絶縁膜
３０…シリコン基板
３１…素子分離領域
３２…ゲート絶縁膜
３３…素子領域
３４…多結晶シリコン膜
３６…ゲート電極
３８，４８…絶縁膜
４０…シリコン窒化膜
４２…側壁電荷蓄積層
４４…ソース領域
４６…ドレイン領域
４６ａ…低濃度ドレイン領域
４６ｂ…高濃度ドレイン領域
５０…側壁絶縁膜
５２…フォトレジスト膜
５４…開口部
【図１】
2004056095.tif 000003
【図２】
2004056095.tif 000004
【図３】
2004056095.tif 000005
【図４】
2004056095.tif 000006
【図５】
2004056095.tif 000007
【図６】
2004056095.tif 000008
【図７】
2004056095.tif 000009
【図８】
2004056095.tif 000010
【図９】
2004056095.tif 000011
【図１０】
2004056095.tif 000012
【図１１】
2004056095.tif 000013
【図１２】
2004056095.tif 000014
【図１３】
2004056095.tif 000015
【図１４】
2004056095.tif 000016
【図１５】
2004056095.tif 000017
【図１６】
2004056095.tif 000018
【図１７】
2004056095.tif 000019
【図１８】
2004056095.tif 000020
【図１９】
2004056095.tif 000021
【図２０】
2004056095.tif 000022
【図２１】
2004056095.tif 000023
【図２２】
2004056095.tif 000024
【図２３】
2004056095.tif 000025
【図２４】
2004056095.tif 000026
【図２５】
2004056095.tif 000027
【図２６】
2004056095.tif 000028
【図２７】
2004056095.tif 000029
【図２８】
2004056095.tif 000030
【図２９】
2004056095.tif 000031
【図３０】
2004056095.tif 000032
【図３１】
2004056095.tif 000033
【図３２】
2004056095.tif 000034
【図３３】
2004056095.tif 000035
【図３４】
2004056095.tif 000036
【図３５】
2004056095.tif 000037
【図３６】
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【図３７】
2004056095.tif 000039
【図３８】
2004056095.tif 000040
【図３９】
2004056095.tif 000041