(57)【要約】【課題】これまでのＣＭＯＳイメージセンサに電子シャッタを設けたものは、画素回路が大きくなったり、ノイズが多かった。本願発明は、画素回路が簡単でありながら、ノイズや残像が少なく、全画素同時に信号取り込みを行う電子シャッタ機能を有するＣＭＯＳイメージセンサを提供する。【解決手段】画素内にフォトダイオードからの信号電荷を転送して一時記憶する記憶部と、記憶部を経由してフォトダイオード部での残像除去を行う機構と、記憶部の電荷を電圧に変換して外部に出力する電圧変換部を備え、全画素一斉に信号電荷の初期化と蓄積電荷の読み出しを行う。【選択図】  図２
2004266597.tif 000002
【特許請求の範囲】
【請求項１】
画素内に、受光素子と、該受光素子で発生した信号電荷を次段へ転送する第１の転送手段と、該転送手段の出力を一時記憶する記憶部と、前記受光素子および前記記憶部の電荷の初期化を行う初期化手段と、前記記憶部に接続された第２の転送手段と、前記第２の転送手段からの電荷を電圧として外部に読み出す電荷検出部とを備え、全画素一斉に前記第１の転送手段を動作させることにより蓄積電荷の読み出しを行い、かつ、全画素一斉に前記初期化手段を動作させることにより信号電荷の初期化を行うことを特徴とする全画素同時電子シャッタ機能つきイメージセンサ。
【請求項２】
画素内に、受光素子としてのフォトダイオードと、該フォトダイオードで発生した信号電荷を次段へ転送する金属酸化膜半導体（ＭＯＳ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造による第１のゲートと、該第１のゲートからの電荷を電位井戸により記憶する一時記憶部と、前記記憶部に接続された金属酸化膜半導体（ＭＯＳ）構造の電位障壁による第２のゲートと、初期化手段として基準電位と前記一時記憶部との間に接続される金属酸化膜半導体（ＭＯＳ）構造による第１のスイッチング手段と、前記第２のゲートからの電荷を電圧として読み出す電荷検出部と、前記電荷検出部の電荷の初期化のために基準電位と前記電荷検出部の入力端との間に接続される金属酸化膜半導体（ＭＯＳ）構造による第２のスイッチング手段とを備え、全画素一斉に前記第１のゲートを動作させることにより蓄積電荷の読み出しを行い、かつ、全画素一斉に前記第１のスイッチング手段を動作させることにより信号電荷の初期化を行うとともに、前記一時記憶部から前記電荷検出部への電荷転送は前記一時記憶部の電位井戸の深さを変化させることにより行うことを特徴とする全画素同時電子シャッタ機能つきイメージセンサ。
【請求項３】
画素内に、受光素子と、該受光素子で発生した信号電荷を次段へ転送する第１の転送手段と、該第１の転送手段の出力に接続された反転増幅回路と、該反転増幅回路の入出力間に接続される第１の容量と、該容量の両端を短絡してリセットするための初期化手段と、前記反転増幅回路の出力と接地電位間に接続される第２の容量と、前記第２の容量の電圧を共通信号線へ読み出すためのゲート機能付きバッファ回路とを備え、全画素一斉に前記第１の転送手段を動作させることにより蓄積電荷の読み出しを行い、かつ、全画素一斉に前記初期化手段を動作させることにより信号電荷の初期化を行うことを特徴とする全画素同時電子シャッタ機能つきイメージセンサ。
【請求項４】
前記第２の容量を、ゲート手段を介して前記反転増幅回路の出力に接続し、前記ゲート手段の開閉によりサンプル・ホールド動作を行うことを特徴とする請求項３記載の全画素同時電子シャッタ機能つきイメージセンサ。
【請求項５】
前記反転増幅回路の入力端にドレインとソースが接続され、ゲートには反転されたリセット信号（Ｒ）及び／または転送信号（ＴＸ）が印加されるキャンセル用トランジスタを設けてなる請求項３記載の全画素同時電子シャッタ機能つきイメージセンサ。
【請求項６】
さらに画素外に、初期化時における前記電荷検出部の出力電圧と、信号電荷が電荷検出部の入力に転送された時点の出力電圧との差分を計算する差分計算回路を設け、ノイズ低減を図ることを特徴とする請求項１乃至請求項５記載の全画素同時電子シャッタ機能つきイメージセンサ。
【請求項７】
画素内に、受光素子と、該受光素子で発生した信号電荷を次段へ転送する第１の転送手段と、該第１の転送手段の出力に接続された反転増幅回路と、該反転増幅回路の入出力間に接続される第１の容量と、該容量の両端を短絡してリセットするための初期化手段と、リセットされた後の前記反転増幅回路の出力を一時記憶する第１のサンプルホールド手段と、信号電荷が転送された後の前記反転増幅回路の出力を一時記憶する第２のサンプルホールド手段と、前記第１及び第２のサンプルホールド手段の信号を第１及び第２の共通信号線へ読み出すためのゲート機能付きバッファ回路とを備え、全画素一斉に前記第１の転送手段を動作させることにより蓄積電荷の読み出しを行い、かつ、全画素一斉に前記初期化手段を動作させることにより信号電荷の初期化を行うことを特徴とする全画素同時電子シャッタ機能つきイメージセンサ。
【請求項８】
前記第１及び第２の共通信号線に第２及び第３の容量を介してそれぞれの入力を接続した２入力２出力の差動増幅器を設け、該差動増幅器の出力と入力との間に第１及び第２のスイッチング手段を介して第４及び第５の容量を負帰還となる極性でかつ出力側に前記第１及び第２のスイッチング手段を接続し、前記第１のスイッチング手段と前記第４の容量との接続点と参照電位間を第３のスイッチング手段で接続し、前記第２のスイッチング手段と前記第５の容量との接続点と参照電位間を第４のスイッチング手段で接続するとともに、前記第３及び第４のスイッチング手段と同期して開閉する第５及び第６のスイッチング手段で前記第１のスイッチング手段と前記第４の容量との直列回路及び前記第２のスイッチング手段と前記第５の容量との直列回路を短絡するように構成してなる請求項７記載の全画素同時電子シャッタ機能つきイメージセンサ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、画素回路が簡単で、残像がなく、また製造工程が標準的なＣＭＯＳプロセスまたはこれに簡単な工程を追加することで実現できる全画素同時電子シャッタ機能をもつＣＭＯＳイメージセンサに関するものである。
【０００２】
【従来の技術】
ＣＭＯＳイメージセンサで全画素同時電子シャッタ動作を行う従来の方法としては、文献［１］［２］［３］に開示されている方法がある。
文献［１］の方法は、フォトゲートと呼ばれる光電変換素子構造を用いるもので、標準的なＣＭＯＳプロセスで実現した場合には、青色領域の感度が低下する、暗電流が大きくなるという課題がある。文献［２］及び文献［３］に開示されている方法は、イメージセンサの特性を向上するための特別な製造工程を取り入れたＣＭＯＳイメージセンサであり、製造工程が複雑であるために、製造コストが高くなるという課題がある。
【０００３】
文献一覧
［１］  特表２０００−５０４４８９，  電子的シャッタ動作を備えた能動ピクセルセンサアレイ
［２］  ＵＳ  Ｐａｔｅｎｔ  Ｎｕｍｂｅｒ  ５，９８６，２９７  Ｃｏｌｏｒ  ａｃｔｉｖｅ  ｐｉｘｅｌ  ｓｅｎｓｏｒ  ｗｉｔｈ  ｅｌｅｃｔｒｏｎｉｃ  ｓｈｕｔｔｅｒｉｎｇ，  ａｎｔｉ−ｂｌｏｏｍｉｎｇ，  ａｎｄ  ｌｏｗ−ｃｒｏｓｓ−ｔａｌｋ［３］  特開平１１−１７７０７６（特願平９−３５０１６３），  固体撮像装置
【特許文献１】特表２０００−５０４４８９号公報
【特許文献２】米国特許第５９８６２９７号明細書
【特許文献３】特開平１１−１７７０７６号公報
【０００４】
図１９は、文献［２］に記載されている全画素同時電子シャッタ機能をもつイメージセンサの画素構造を示している。この場合、フォトダイオードから、制御信号線ＳＴ（以下「ＳＴ」と略す）のゲート電極の直下の半導体部分に、制御信号線ＴＸ（以下「ＴＸ」と略す）を操作して電荷を転送して、この部分で信号電荷の一時記憶を行い、外部への信号読み出しは、その電荷をその右側のｎ＋領域に、ＳＴの電圧を操作して転送することで行われる。この場合には、フォトダイオードのｎの部分の不純物濃度や深さなどを制御することで、電荷転送後の残電荷をなくし、残像の影響をなくすことは可能である。
【０００５】
しかし、このようなフォトダイオード部の構造及び、ＴＸ，ＳＴ，基準電位線Ｖｂ（以下「Ｖｂ」と略す）の接続されたゲート電極部の構造は、ＣＣＤイメージセンサで用いられている構造と同様であり、この構造を実現するためには、ＣＭＯＳデバイスのためのプロセスに加え、ＣＣＤを製造するに相当する複雑な製造工程を追加しなければならず、製造コストが高くなるという課題がある。
【０００６】
本発明は、特別に複雑なプロセスを用いることなく、標準的なＣＭＯＳプロセスまたは、これに簡単な工程を追加することで実現でき、十分な光電変換感度が得られ、かつ残像の影響がない全画素同時電子シャッタ機能をもつイメージセンサを提供する。
【０００７】
【発明が解決しようとする課題】
ＣＣＤイメージセンサは全画素同時に初期化される電子シャッタ動作であるために、動きの大きい被写体に対して歪が少ない。ＣＭＯＳイメージセンサは基本的にローリングシャッタであり、動きの大きい被写体に対して歪が生じる点が問題となる場合がある。これまでＣＭＯＳイメージセンサに電子シャッタを設ける方法に関しては、幾つか報告があるが、画素回路が大きくなったり、電子シャッタ動作をさせるためにノイズが大きくなったり、また製造工程が複雑でコストが高くなる等の問題がある。
また、ＣＭＯＳイメージセンサは、特別に複雑なイメージセンサのための製造工程を用いなくても実現でき、低コストにすることが特徴の１つであるが、この場合、従来の電子シャッタ方式では残像が大きくなる問題がある。
【０００８】
【発明の概要】
本発明は、残像の影響を回路的な手法で避けながら、ＣＭＯＳデバイスのためのプロセスまたは、これに簡単なイメージセンサ用の工程（例えば、暗電流を低減するための工程）を追加するだけで実現できる、全画素同時電子シャッタ機能をもつイメージセンサを提供するものである。
【０００９】
【実施例】
図１は、本発明の全画素同時電子シャッタ機能をもつイメージセンサの１画素の構造を示したものである。また、図２は、同じものを回路図で表したものである。ｎの領域とｐ基板との間のｐｎ接合がフォトダイオードとなり、そのｎの領域で光により発生した電子を蓄積する。蓄積した信号電荷を読みときは、ＴＸがゲートに接続されたＭＯＳトランジスタを開いて、真中のｎ＋領域の部分に電荷を転送し、さらに、制御信号線ＴＧ（以下「ＴＧ」と略す）がゲートに接続されたＭＯＳトランジスタを操作して（ＴＧを０Ｖに）、その電荷をさらに、Ｖｂがゲートに接続されたＭＯＳトランジスタを越えて、その右側のｎ＋領域に転送する。この部分で、信号が読み出されるまで記憶しておく。このノードをフローティングディフュージョン（ＦＤ）と呼ぶ。この操作を全画素で同じタイミングで一斉に行うことで、全画素同時電子シャッタが行え、動きのある物体を撮像しても歪の少ない像を得ることができる。
【００１０】
読み出しは、フローティングディフュージョンに記憶されている信号電荷で決まる電圧と、このノードを制御信号線Ｒｉ（ｉ番目の行のリセット信号線。以下「Ｒｉ」と略す）に電圧を与えて初期化したときの電圧差を、共に垂直信号線を経由して、外部に読み出し、外部のノイズキャンセル回路で両者の差を求めることにより、トランジスタの特性ばらつき等で生じる固定パターンノイズを除去しながら、信号読み出しが行われる。
【００１１】
フォトダイオードで蓄積された電荷をＴＸの接続されたトランジスタを介して電荷を転送して読み出す際、フォトダイオード部の構造や不純物濃度を制御し、電荷の完全転送が行える構造を作らないと、ｎ型の領域に残電荷が生じ、残像が生じる。そこで、残電荷を生じても、それが前のフレームの信号に無関係にすることで残像を無くす処理を行う。これは、ＴＸの接続されたトランジスタを開き、制御信号線ＲＰ（以下「ＲＰ」と略す）の接続されたトランジスタを開いて、フォトダイオードの電圧を強制的に、参照電圧線ＶＲ（以下「ＶＲ」と略す）の電圧に設定することで行う。
【００１２】
図３は、本発明の画素回路を用いたイメージセンサ全体の構成の例を示している。ＴＸ，ＴＧ，ＲＰは、全画素同時電子シャッタのための制御信号線で、全ての画素に接続されている。Ｒｉ，制御信号線Ｓｉ（ｉ＝１，２，…，Ｎ）は、信号読み出しのために用い、その制御信号は、垂直レジスタの出力から生成する。垂直レジスタにより、ｉ番目の行が選択され、その行の画素信号をノイズキャンセル回路に与え、画素部のトランジスタ特性のばらつきによる固定パターンノイズをキャンセルした信号を生成し、これを、水平シフトレジスタの出力により、順次信号を選択しながら、水平読み出し回路により、イメージセンサの外部に時系列信号として読み出す。
【００１３】
このような全画素同時シャッタ機能は、高速度撮像を行うイメージセンサにおいて有用である。高速性が要求される場合には、図４のように水平方向の走査を無くし、複数のＡ／Ｄ変換器により、高速にＡ／Ｄ変換を行って、複数の信号線により、ディジタル信号として出力する構成も考えられる。
【００１４】
全画素同時電子シャッタの動作を説明するための主要部分のポテンシャル（電位）の変化を示す図を、図５及び図６に示す。この図では、簡単化のため、図２におけるＲＰとＴＧが接続されたトランジスタに関しては描かれていないが、動作上はこれらは重要な役割をもつ。
【００１５】
（ａ）  信号電荷蓄積；
フォトダイオード部で電荷の蓄積を行う。この蓄積は、ほぼ１フレームの時間行うことができるが、短時間蓄積とすることもできる。
この現フレームの信号電荷蓄積を行っている間に、前フレームの信号電荷が、第２蓄積部に記憶されており、これを順次読み出す。その当該画素の読み出しをした後は、第２蓄積部は、Ｒｉで制御されるリセットトランジスタをオンにして第２蓄積部をリセットする。（この動作は、図には描かれていない。）
【００１６】
（ｂ）  第一蓄積部電荷吐き出し；
ＴＸの右側のｎ＋の領域に貯まっている不要な電荷を捨てる。このため、ＴＧの電圧を０Ｖに下げることで、Ｖｂの電圧がゲートに接続された部分で形成されたポテンシャル障壁を越えてあふれた電荷が、その右側のｎ＋領域に転送される。このとき、そのｎ＋領域は、Ｒｉの接続されたトランジスタをＯＮしておくことで、ＶＲまたは、ＶＲからそのトランジスタのしきい値電圧だけ低い電圧に固定しておく。
【００１７】
（ｃ）  第１蓄積部電位井戸形成；
その後、ＴＧを３．３Ｖに戻すことによって、ＴＧ直下の部分に電荷記憶ができるようにポテンシャル井戸を形成する。
【００１８】
（ｄ）  第１蓄積部への電荷転送、第２蓄積部の初期化；
ＴＸを３Ｖに上昇することで、フォトダイオード部の電荷を、一時記憶部に電荷転送して、信号電荷を読み出す。このとき、第２蓄積部は、信号電荷がないときに電圧レベルＶＲに初期化しておく。
【００１９】
（ｅ）  第１蓄積部での信号電荷保持と、第２蓄積部のポテンシャル井戸形成；
ＴＸを０Ｖに戻すことで、第１蓄積部に信号電荷を保持するとともに、第２蓄積部に接続されたリセット用トランジスタをオフし、第２蓄積部をフローティング状態にして、ポテンシャル井戸を形成し、第１蓄積部からの電荷転送に備える。
【００２０】
（ｆ）  第１蓄積部から第２蓄積部への電荷転送；
ＴＧを再び０Ｖにすることで、第１蓄積部にたまった信号電荷を第２蓄積部に転送する。その後ＴＧを３Ｖに戻すことで、第２蓄積部で信号電荷が記憶される。
【００２１】
（ｇ）  フォトダイオードへの電荷注入；
上の（ｄ）の走査の際、フォトダイオード部の電荷が全て転送されず、また、その残留する電荷は、そこに蓄積された信号量に大きく依存する。これが次回のフレームの信号電荷を読み出さす際に、一緒に転送されることになり、残像として影響する。これをなくすために、フォトダイオードに強制的に、光により発生した電荷とは無関係の電荷を注入することで、毎回の残電荷量を一定値にする。この注入は、第２蓄積部において接続される参照電圧ＶＲと、フォトダイオード部の電圧が同じになるようにＴＸ、ＲＰに高い電圧を与えてＭＯＳトランジスタをＯＮすることで行う。
【００２２】
（ｈ）  フォトダイオード部のリセット；
上の（ｇ）操作の操作で、フォトダイオード部には、大量の電荷が注入され、その電荷（オフセット電荷）は、光により発生した信号電荷とともに読み出されることになる。このとき、ＴＸの接続されたＭＯＳトランジスタのしきい値電圧ばらつきにより、読み出される電荷にばらつきを生じ、固定パターン雑音を発生することになる。これを低減するため、第１蓄積部の電位を上昇し、フォトダイオード部からＴＸの接続されたＭＯＳトランジスタのチャネル部の電位障壁を越えて流れ出るようにし、注入したオフセット電荷量を減らす。
【００２３】
以上の一連の動作を行うイメージセンサ全体の動作のタイミング図を図７に示す。図７には、動作をわかりやすくするために、電圧を記載しているが、この電圧に限るものではない。
【００２４】
次に、他の実施例を示す。この実施例におけるＣＭＯＳイメージセンサは、全画素同時電子シャッタ機能に加えて、画素内での増幅機能を有するものである。
この構成によれば、全画素同時シャッタ動作が可能で、変換利得が高く、比較的低雑音化が可能な同時電子シャッタ機能をもつことができる。
図８は、本発明の全画素同時電子シャッタ機能をもつイメージセンサの１画素の他の構成を示したものである。
【００２５】
フォトダイオードで一定時間、信号電荷の蓄積を行う。この時間が電子シャッタの時間となる。最初、制御信号線Ｒで制御されるトランジスタをオンし、Ｃｓに蓄積されている電荷をリセットしておく。その後、ＴＸで制御されるトランジスタをオンすることで、フォトダイオードで蓄積された電荷がＣｓに転送される。このとき、転送効率は、
【００２６】
【数１】
2004266597.tif 000003
となる。ＣＤは、フォトダイオードの寄生容量である。感度を向上させるため、フォトダイオードの受光面積を大きくするとＣＤが大きくなる。この回路では、ＣＤに蓄積した電荷を、微小な容量Ｃｓに転送するため、アンプ出力での電圧感度が高くできる。一般の３トランジスタを用いた画素回路では、フォトダイオードのカソード部の電圧変化を直接読み出すため、フォトダイオードの受光面積を大きくすると、ＣＤが大きくなり電圧感度が十分あげられない。ＣＤ／Ｃｓを大きくとると、式（１）から転送効率に影響する（残像の原因）。それでも十分高い転送効率とするため、高い利得のアンプを用いる。図９に示す、４トランジスタを用いたカスコード増幅器が有用である。例えば、ＣＤ／Ｃｓ＝１０で、利得Ａ＝１０００であれば、９９％の転送効率が得られる。
【００２７】
図９のカスコード増幅器では、ＮＭＯＳの上側を、外部制御とし、この電圧を０Ｖにすれば、回路の電流をカットオフでき、このアンプを使用していないときの低電力化が図れる。使用するときは、図９がカスコード増幅器として動作するように制御信号線ＰＳ（以下「ＰＳ」と略す）にバイアス電圧を与える。（例えば、１．２Ｖから１．５Ｖ程度）
【００２８】
ここで画素回路におけるランダムノイズについて考える。ランダムノイズの発生要因の中で、フォトダイオード部をリセットする際に発生するランダムノイズを、フォトダイオード部の平均２乗ノイズ電荷
【数２】
2004266597.tif 000004
で表すと、ＣＤ＞＞Ｃｓ，  ＣＬ＞＞Ｃｓの場合、次式のようになることが計算できる。
【数３】
2004266597.tif 000005
ここで、αは、カスコードアンプのｐＭＯＳ電流源のノイズの影響を考慮するための定数で、設計上１．５〜２程度に抑える。つまりこれはリセットノイズが、ＣｓによるｋＴＣノイズにＣＤ／ＣＬの比を掛けられたものに比例することを意味し、ＣＬを大きくすることでノイズ低減に大きな効果がある。また、ＣＤとＣＬを同程度、あるいはＣＤ＞＞Ｃｓに選べば、ノイズ２乗電荷がＣＤではなくＣｓあるいはＣｓに（ＣＤ／ＣＬ）をかけた値で決まることも重要で、アンプによる負帰還を用いる大きな効果である。なぜならフォトダイオードが不完全電荷転送モードで動くときは、フォトダイオードで発生するリセットノイズは、ｋＴＣＤあるいは動作によってｋＴＣＤ／２になる。つまり大きなフォトダイオードを利用するとノイズも増える。負帰還アンプを用いた場合は、ＣＬをＣＤと同程度にできれば、フォトダイオードリセットノイズも小さくできることを意味する。
しかし、実際にアンプを用いた画素回路において、アンプの入力部に寄生容量Ｃｉがある場合には、Ｃｓをリセットする際に発生するノイズが大きくなることに注意が必要である。このリセット動作により、アンプの入力部に発生する平均２乗ノイズ電荷は、次式のように計算できる。
【数４】
2004266597.tif 000006
これは、アンプの入力部にＣｓよりも大きな寄生容量があると、そのリセットノイズがＣｓではなくＣｓ＋Ｃｉで決まることになり、ノイズレベルが大きくなる。このノイズを除去するための回路は、後で述べる。
【００２９】
図８の回路においてＴＸを切り離しておくことで、Ｃｓの信号を一時記憶することができ、全画素同時シャッタの機能をもたせることもできる。イメージセンサ全体の構成を図１０に示す。また、その動作タイミングを図１１に示す。ここでＶａｍｐ（ｉ）はｉ番目のカスコードアンプの出力である。
１フレームの先頭で、前フレームで信号蓄積した電荷の検出処理（転送処理）を行う。最初、全ての画素のＲをＨｉｇｈにして、Ｃｓの電荷をリセットする。その後ＴＸで制御されるトランジスタをオンし、ダイオードの電荷をＣｓに転送する。その後ＴＸで制御されるトランジスタをオフにしＰＤを切り離すことで、Ｃｓに信号が記憶される。
【００３０】
読み出し動作の直前まで、アンプのバイアス電流による電力消費を下げるため、制御信号線ＰＳに０Ｖを与え、カットオフしておく、それでもＣｓの電荷は失われない。例えばｉ行目の読み出しのときにｉ行目のＰＳ、  つまりＰＳｉにカスコードアンプのバイアス電圧を与える。まず制御信号線Ｓｉ（以下「Ｓｉ」と略す）をＨｉｇｈにして、信号レベルをノイズキャンセル回路に読み出す。続いて、ＲｉをＨｉｇｈにして、Ｃｓの電荷をリセットする。このリセットレベルをノイズキャンセル回路に読み出す。これらの両者の差分を求めることで、アンプやバッファアンプが発生する固定パターン雑音も除去される。ノイズキャンセルされた信号は、水平走査により外部に読み出される。
【００３１】
図８の回路では、信号の一時記憶に微小容量であるＣｓを用いる。リーク電流による信号変化の問題がある場合は、図１２に示すように、ＣＬとアンプの間にスイッチトランジスタを加え、ＣＬをサンプルアンドホールド容量として用いる。
この場合、動作が、図８の場合とやや異なる。その動作を図１３に示す。１フレームの先頭で、前フレームで信号蓄積した電荷の検出処理（転送処理）を行う。最初、全ての画素のＲをＨｉｇｈにして、Ｃｓの電荷をリセットする。その後ＴＸで制御されるトランジスタをオンし、ダイオードの電荷をＣｓに転送する。その後ＴＸで制御されるトランジスタをオフにしＰＤを切り離すことで、Ｃｓに信号が記憶される。ここまでは、図８の場合と同様である。
【００３２】
その後、制御線ＳＳ（以下「ＳＳ」と略す）をＬｏｗにすることで、ＣＬに信号が保持される。読み出し動作の直前まで、アンプのバイアス電流による電力消費を下げるため、ＰＳに０Ｖを与え、カットオフしておく。例えばｉ行目の読み出しのときにｉ行目のＳつまり、Ｓｉを、Ｈｉｇｈにして、ＣＬに記憶されている信号レベルをノイズキャンセル回路に読み出す。同時にＰＳｉにカスコードアンプのバイアス電圧を与えておく。ＲはＨｉｇｈのままであるので、ＳＳｉをＨｉｇｈにしたとき、ＣＬがリセットレベルとなり、これをノイズキャンセル回路に読み出す。信号レベルとリセットレベルの両者をノイズキャンセル回路で差分を求めることで、アンプやバッファアンプが発生する固定パターン雑音も除去される。
ノイズキャンセルされた信号は、水平走査により外部に読み出される。イメージセンサ全体の構成は、図１４のようになる。
【００３３】
図１２の回路に、もう１つサンプル＆ホールド回路を設けて、リセットノイズを低減し、固定パターン雑音を除去する機能を設けた画素回路を、図１５に示す。以下この回路の動作を説明する。
まず、ＲをＨｉｇｈにして、リセットトランジスタをオンし、Ｃｓの電荷をリセットする。その後、ＲをＬｏｗにする。このときの電圧をＳＲ及びＳＳをＨｉｇｈにして、容量ＣＬ２に記憶する。
その後、ＳＲをＬｏｗにしてＣＬ２を切り離す。次に、ＴＸをＨｉｇｈにし、信号電荷をＣｓに転送することで、アンプの出力が変化する。ＴＸをＬｏｗにしたあと、アンプの出力電圧を容量ＣＬ１に記憶する（ＳＳはＨｉｇｈのままである）。これらの記憶動作を、全画素同時に行うことで同時シャッタ動作がなされる。
ここでは、追加のサンプル＆ホールド回路を既にあるサンプル＆ホールド回路に縦続接続したが、これに限定されることなく、アンプの出力に接続してもよいことはいうまでもない。
２つの容量ＣＬ１，ＣＬ２に記憶された信号は、バッファ回路を介してイメージアレイの外部に信号を読み出す。読み出しのための選択は、ＳをＨｉｇｈにすることによって行う。この読み出し動作によって、回路のばらつきによる固定パターンノイズ，リセットノイズのキャンセルを行う。カラムに並べてキャンセルを行うための回路例を図１６に示す。
【００３４】
図１６のＶｉｎ−，Ｖｉｎ＋には図１５の垂直信号線の２つの出力をそれぞれ接続する。イメージセンサからの垂直読み出しにおいて、図１５のＳをＨｉｇｈにして、ある１水平ラインの信号を読み出す。このとき、まず図１６のφ１をＨｉｇｈにして、これが与えられているスイッチをオンにする。容量Ｃ２は参照電圧Ｖｒｅｆに接続しておく。次に、φ１をＬｏｗにしたのちに、φ２をＨｉｇｈにして、容量Ｃ２を出力に接続する。このあと、図１５のＳＲをＨｉｇｈにすることで、図１６の出力には図１５の２つのサンプル＆ホールド容量に記憶された電圧の差に比例し、Ｃ１／Ｃ２の比で増幅された信号が現れる。同時に、図１５の出力のソースフォロワの発生する固定パターン雑音がキャンセルされ、また１／ｆノイズを低減することができる。
この場合のイメージセンサの全体の構成は、図１７のようになる。各画素から２線で垂直方向に信号が伝播する。ノイズキャンセルされた信号を水平走査し、読み出す。高速化が必要な場合に、並列にＡ／Ｄ変換し出力する点については、この場合でも適用できる。
【００３５】
これまで述べた回路は、リセットスイッチをＭＯＳトランジスタで構成しているために、リセットスイッチのゲート電極による不要な電荷注入が生じる。この電荷をキャンセルするために図１８に示すように、制御信号としてリセット信号Ｒと逆相の信号が加えられるトランジスタをアンプの入力端に接続する。この新たなトランジスタは、容量Ｃｓの両端に接続されたリセット用トランジスタのチャネル幅の半分のチャネル幅を有するものであり、そのドレイン電極とソース電極とを接続してある。この結合されたドレイン電極とソース電極をアンプの入力端に接続し、ゲート電極にはリセット信号Ｒを逆相で印加する。
このキャンセル用トランジスタはフォトダイオードからのゲートトランジスタによる電荷注入も同様にキャンセルできる。この場合には制御線ＴＸが接続されるゲートトランジスタのチャネル幅の半分のチャネル幅を有するように設定する。そして、ゲート電極には制御線ＴＸの反転信号を印加する。
Ｒの接続されたトランジスタと、ＴＸの接続されたトランジスタのチャネル幅が同じであれば、これらのトランジスタに対しチャネル幅を半分にしたキャンセル用トランジスタは、それぞれの注入電荷キャンセル用として共用できる。
【００３６】
【発明の効果】
これまでに述べた構成により、ＣＭＯＳイメージセンサにおいて全画素同時に初期化する電子シャッタ動作を可能にし、かつ、画素回路も簡単で製造工程が単純化される。さらに、画素内で増幅することにより低雑音化が図れる。
【図面の簡単な説明】
【図１】全画素同時電子シャッタ機能をもつイメージセンサ
【図２】全画素同時電子シャッタ機能をもつイメージセンサの画素回路
【図３】全画素同時シャッタ機能をもつイメージセンサ全体の構成
【図４】全画素同時シャッタ機能をもつディジタル出力イメージセンサの構成
【図５】動作説明図１
【図６】動作説明図２
【図７】動作タイミング
【図８】全画素同時電子シャッタ機能をもつイメージセンサの画素回路（画素タイプ１）
【図９】バイアス電流遮断機能をもつカスコード増幅器
【図１０】イメージセンサ全体の構成（画素タイプ１使用）
【図１１】図８の回路の動作タイミング
【図１２】全画素同時電子シャッタ機能をもつイメージセンサの画素回路（画素タイプ２）
【図１３】図１２の回路の動作タイミング
【図１４】イメージセンサ全体の構成（画素タイプ２使用）
【図１５】電子シャッタとノイズキャンセル機能を有する画素回路（画素タイプ３）
【図１６】差動式ノイズキャンセル回路
【図１７】イメージセンサ全体の構成（画素タイプ３使用）
【図１８】キャンセル用トランジスタを設けた例
【図１９】従来の全画素シャッタ機能をもつイメージセンサの画像構造の例
【符号の説明】
ＰＤ  フォトダイオード
ＴＸ，ＴＧ，ＲＰ，Ｒｉ，Ｓｉ，Ｖｂ  制御信号線
ＶＲ  参照電圧線
ＶＰＤ，ＶＳ，ＶＦＤ  信号電圧
ＰＳ，ＳＳ，Ｒ，Ｓ  制御信号線
ＣＬ，Ｃｓ  微小容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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