(57)【要約】【課題】変換効率が高く、安価に製造でき、軽くて、総合的に優れた光起電力素子の最適なｐｉｎ接合の構成を提案する。【解決手段】光入射側から反射防止層１１９と、複数組のｐｉｎ接合１０４〜１１８と、０．１乃至１０μｍの凸凹の表面形状を持つ裏面反射層１０２，１０３とをこの順に直列に設けた薄膜光起電力素子において、前記複数組のｐｉｎ接合が、光入射側から、合計の厚みが０．８μｍ以下であり、直列に接続された２組のｉ型非晶質半導体を有するｐｉｎ接合１１３〜１１８と、合計の厚みが８．０μｍ以下であり、直列に接続された３組のｉ型微結晶半導体を有するｐｉｎ接合１０４〜１１２とが直列に接続された合計５組のｐｉｎ接合よりなる光起電力素子。【選択図】      図１
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【特許請求の範囲】
【請求項１】
光入射側から、直列に接続されたｎ組（ｎは２以上の整数）のｉ型非晶質半導体を有するｐｉｎ接合と、直列に接続された（ｎ＋１）組のｉ型微結晶半導体を有するｐｉｎ接合とが直列に接続された合計（２ｎ＋１）組のｐｉｎ接合を有することを特徴とする光起電力素子。
【請求項２】
光入射側から反射防止層と、複数組のｐｉｎ接合と、０．１乃至１０μｍの凸凹の表面形状を持つ裏面反射層とをこの順に直列に設けた薄膜光起電力素子において、前記複数組のｐｉｎ接合が、光入射側から、合計の厚みが０．８μｍ以下であり、直列に接続された２組のｉ型非晶質半導体を有するｐｉｎ接合と、合計の厚みが８．０μｍ以下であり、直列に接続された３組のｉ型微結晶半導体を有するｐｉｎ接合とが直列に接続された合計５組のｐｉｎ接合よりなることを特徴とする光起電力素子。
【請求項３】
ＡＭ１．５（１００ｍＷ／ｃｍ２）の太陽光又は擬似太陽光を照射した際に流れる短絡電流が６ｍＡ／ｃｍ２以上であることを特徴とする請求項２に記載の光起電力素子。
【請求項４】
光入射側から反射防止層と、複数組のｐｉｎ接合と、０．１乃至１０μｍの凸凹の表面形状を持つ裏面反射層とをこの順に直列に設けた薄膜光起電力素子において、前記複数組のｐｉｎ接合が、光入射側から、合計の厚みが０．８μｍ以下であり、直列に接続された３組のｉ型非晶質半導体を有するｐｉｎ接合と、合計の厚みが８．０μｍ以下であり、直列に接続された４組のｉ型微結晶半導体を有するｐｉｎ接合とが直列に接続された合計７組のｐｉｎ接合よりなることを特徴とする光起電力素子。
【請求項５】
ＡＭ１．５（１００ｍＷ／ｃｍ２）の太陽光又は擬似太陽光を照射した際に流れる短絡電流が４．２ｍＡ／ｃｍ２以上であることを特徴とする請求項４に記載の光起電力素子。
【請求項６】
ＡＭ１．５（１００ｍＷ／ｃｍ２）の太陽光又は擬似太陽光を照射した際に、前記ｉ型非晶質半導体を有するｐｉｎ接合の開放電圧が単独で０．８Ｖから１．１Ｖであり、前記ｉ型微結晶半導体を有するｐｉｎ接合の開放電圧が単独で０．４Ｖから０．７Ｖであることを特徴とする請求項１〜５のいずれかに記載の光起電力素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はｉ型非晶質半導体を有するｐｉｎ接合とｉ型微結晶半導体を有するｐｉｎ接合を複数組直列に有しているにもかかわらず、比較的厚みを厚くする必要がない、生産性に優れた、変換効率の高い太陽電池、センサー等の光起電力素子に関するものである。
【０００２】
【従来の技術】
電気機器の独立電源としてや、系統電力の代替えエネルギー源として様々な光起電力素子がすでに利用されている。しかしながら、特に系統電力の代替えとしては発電量当りの価格が依然高く、現在まだ盛んに研究や開発がなされている段階である。
【０００３】
薄膜型光起電力素子は、Ｗ．Ｅ．ＳｐｅａｒとＰ．Ｇ．Ｌｅｃｏｍｂｅｒ（非特許文献１）により、結晶シリコンと同様に、非晶質シリコン薄膜でも置換型ドーピングによる構造敏感性が報告されて以来、注目を浴びている。たとえば、特許文献１などに知られるように盛んに研究されてきており、近年、非特許文献２に報告されているように、光電気変換効率も１３％に達してきている。
【０００４】
また、従来より研究や開発は進められていたが、結晶シリコンや非晶質シリコンに比べ実用化が遅れていた微結晶シリコンが、良好な光電気変換効率が得られ、光劣化が全く見られないという、Ｊ．Ｍｅｉｅｒ、Ｐ．Ｔｏｒｒｅｓ、Ｒ．Ｐｌａｔｚ、Ｈ．Ｋｅｐｐｎｅｒ、Ａ．Ｓｈａｈ等の報告（非特許文献３）以来、盛んに研究されてきている。最近では、非特許文献４や特許文献２において、光電気変換効率１０．７％が報告されている。
【０００５】
さらに特許文献３や特許文献４などのように、非晶質半導体を主とするｐｉｎ接合と微結晶半導体を主とするｐｉｎ接合を複数組重ねることでさらなる変換効率の向上を目指す提案もなされている。さらに、非特許文献５などにあるように、ＳｉＣやＳｉＧｅなどのバンドギャップの異なる材料を積層する技術も知られている。
【０００６】
しかしながら、ｐｉｎ接合を何組設けた場合が最適であるかはいまだ不明である。ｐｉｎ接合を複数組設ける場合、得られる変換効率だけでなく、これを生産するためのコストまで含めて、トータルで最適な構成を見極める必要がある。
【０００７】
【特許文献１】
米国特許第５，２９８，０８６号明細書
【特許文献２】
特開平１１−３３０５２０号公報
【特許文献３】
特開平１１−２４３２１８号公報
【特許文献４】
特開平１１−２４３２１９号公報
【非特許文献１】
Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｏｍｍｕｎ．第１７巻、１１９３頁、１９７５年
【非特許文献２】
Ｊ．Ｙａｎｇ、Ａ．Ｂａｎｅｒｊｅｅ、Ｓ．Ｇｕｈａ（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．第７０巻、２２号の２、２９７５頁、１９９７年）
【非特許文献３】
Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．第４２０巻、３頁、１９９６年
【非特許文献４】
Ｋ．Ｙａｍａｍｏｔｏ、Ａ．Ｎａｋａｊｉｍａ、Ｙ．Ｔａｗａｄａ、Ｍ．Ｙｏｓｈｉｍｉ、Ｙ．Ｏｋａｍｏｔｏ、Ｓ．Ｉｇａｒｉ（Ｐｒｏ．Ｏｆ  ２ｎｄ  Ｗｏｒｌｄ  Ｃｏｎ．Ｐｈｏｔｏｖｏｌｔａｉｃ  Ｅｎｅｒｇｙ  Ｃｏｎｖｅｒｓｉｏｎ、１２８４頁、１９９８年）
【非特許文献５】
太陽電池ハンドブック（電気学会発行、１０２頁、１９８５年）
【０００８】
【発明が解決しようとする課題】
上述のような従来技術にもかかわらず現在の光起電力素子は特に系統電力の代替えとしては発電量当りの価格が依然高く、より高い光電変換効率が求められ、より安価な作製方法が求められ続けている。
【０００９】
本発明の目的は、変換効率が高く、安価に製造でき、軽くて、総合的に優れた光起電力素子の最適なｐｉｎ接合の構成を提案するものである。
【００１０】
【課題を解決するための手段】
本発明の光起電力素子は、光入射側から、直列に接続されたｎ組（ｎは２以上の整数）のｉ型非晶質半導体を有するｐｉｎ接合と、直列に接続された（ｎ＋１）組のｉ型微結晶半導体を有するｐｉｎ接合とが直列に接続された合計（２ｎ＋１）組のｐｉｎ接合を有することを特徴とする。
【００１１】
本発明の光起電力素子は、光入射側から反射防止層と、複数組のｐｉｎ接合と、０．１乃至１０μｍの凸凹の表面形状を持つ裏面反射層とをこの順に直列に設けた薄膜光起電力素子において、前記複数組のｐｉｎ接合が、光入射側から、合計の厚みが０．８μｍ以下であり、直列に接続された２組のｉ型非晶質半導体を有するｐｉｎ接合と、合計の厚みが８．０μｍ以下であり、直列に接続された３組のｉ型微結晶半導体を有するｐｉｎ接合とが直列に接続された合計５組のｐｉｎ接合よりなることが好ましく、ＡＭ１．５（１００ｍＷ／ｃｍ２）の太陽光又は擬似太陽光を照射した際に流れる短絡電流が６ｍＡ／ｃｍ２以上であることがより好ましい。
【００１２】
また、光入射側から反射防止層と、複数組のｐｉｎ接合と、０．１乃至１０μｍの凸凹の表面形状を持つ裏面反射層とをこの順に直列に設けた薄膜光起電力素子において、前記複数組のｐｉｎ接合が、光入射側から、合計の厚みが０．８μｍ以下であり、直列に接続された３組のｉ型非晶質半導体を有するｐｉｎ接合と、合計の厚みが８．０μｍ以下であり、直列に接続された４組のｉ型微結晶半導体を有するｐｉｎ接合とが直列に接続された合計７組のｐｉｎ接合よりなることが好ましく、ＡＭ１．５（１００ｍＷ／ｃｍ２）の太陽光又は擬似太陽光を照射した際に流れる短絡電流が４．２ｍＡ／ｃｍ２以上であることがより好ましい。
【００１３】
さらに、ＡＭ１．５（１００ｍＷ／ｃｍ２）の太陽光又は擬似太陽光を照射した際に、前記ｉ型非晶質半導体を有するｐｉｎ接合の開放電圧が単独で０．８Ｖから１．１Ｖであり、前記ｉ型微結晶半導体を有するｐｉｎ接合の開放電圧が単独で０．４Ｖから０．７Ｖであることが好ましい。
【００１４】
【発明の実施の形態】
本発明者等は、如何にして変換効率が高く、光劣化が少なく、信頼性があり、作製が容易である光起電力素子を達成すべきか鋭意研究してきた結果、従来の知見からは得られない下記の発明を見出したのである。
【００１５】
これまで反射防止層や半導体層や裏面反射層などの鋭意検討によりＡＭ１．５の太陽光下で利用できる光電流は裏面反射を利用しないｉ型非晶質半導体を有するｐｉｎ接合で１４ｍＡ／ｃｍ２程度にまで達しており、裏面反射を利用し、ｉ型微結晶半導体を有するｐｉｎ接合も利用すると全体で３０ｍＡ／ｃｍ２程度にまで達している。従来知られているように、ｐｉｎ接合を複数積層すると各接合は直列接続と考えてよく、光起電力素子としての電圧は概略各接合の電圧の和となり、電流は概略各接合の最少の電流で律速される。従って、各接合で発生する光電流は概略利用できる光電流全体をｐｉｎ接合の数で割った値付近で最適と考えられる。つまりｐｉｎ接合が３組の場合は約１０ｍＡ／ｃｍ２となり、５組の場合は約６ｍＡ／ｃｍ２となり、７組の場合は約４．２ｍＡ／ｃｍ２となる。３組の場合の１例を挙げると、ｉ型非晶質半導体を有する第１のｐｉｎ接合の厚みは約２５０ｎｍ、ｉ型微結晶半導体を有する第２のｐｉｎ接合の厚みは約２６００ｎｍ、ｉ型微結晶半導体を有する第３のｐｉｎ接合の厚みは約４５００ｎｍ、合計７３５０ｎｍ、開放電圧１．８１Ｖ、短絡電流１０．０ｍＡ／ｃｍ２、曲線因子０．６８、変換効率１２．３％程度が容易に得られる。なお、裏面反射を利用しないｉ型非晶質半導体を有するｐｉｎ接合で発生することのできる光電流を、ｉ型非晶質半導体を有するｐｉｎ接合の数で割った電流の方が少ない場合はこれが律速となる。
【００１６】
ｉ型非晶質半導体を有するｐｉｎ接合単独の開放電圧は０．８５Ｖ程度であり、ｉ型微結晶半導体を有するｐｉｎ接合単独の開放電圧は０．４８Ｖ程度である。これから開放電圧と曲線因子が積層することでも変わらないとして５組のｐｉｎ接合の場合を類推すると、開放電圧３．１４Ｖ、短絡電流６．０ｍＡ／ｃｍ２、曲線因子０．６８、変換効率１２．８％程度が予想される。
【００１７】
また７組のｐｉｎ接合の場合を類推すると、開放電圧４．４７Ｖ、短絡電流４．２ｍＡ／ｃｍ２、曲線因子０．６８、やはり変換効率１２．８％程度が予想される。上記５組と７組構成の場合は全体で発生可能な光電流が増加した場合さらに効率の向上が予想される。
【００１８】
これらに引き換え、非晶質／微結晶／微結晶／微結晶の４組構成では開放電圧２．２９Ｖ、短絡電流７．５ｍＡ／ｃｍ２、曲線因子０．６８、変換効率１１．８％程度にしかならない。また、非晶質／非晶質／微結晶／微結晶の４組構成では開放電圧２．６６Ｖ、短絡電流７．０ｍＡ／ｃｍ２、曲線因子０．６８、変換効率１２．７％程度が予想されるが、この場合はｉ型非晶質半導体を有するｐｉｎ接合の電流が律速となり、長波長光の利用がさらに可能となる場合でも効率は向上しない。
【００１９】
非晶質／微結晶／微結晶／微結晶／微結晶の５組構成では開放電圧２．７７Ｖ、短絡電流６．０ｍＡ／ｃｍ２、曲線因子０．６８、変換効率１１．３％程度にしかならない。
【００２０】
非晶質／非晶質／非晶質／微結晶／微結晶の５組構成では開放電圧３．４５Ｖ、短絡電流４．７ｍＡ／ｃｍ２、曲線因子０．６８、変換効率１１．０％程度にしかならない。
【００２１】
非晶質／非晶質／微結晶／微結晶／微結晶／微結晶の６組構成では開放電圧３．６２Ｖ、短絡電流５．０ｍＡ／ｃｍ２、曲線因子０．６８、変換効率１２．３％程度にしかならない。
【００２２】
非晶質／非晶質／非晶質／微結晶／微結晶／微結晶の６組構成では開放電圧３．９９Ｖ、短絡電流４．７ｍＡ／ｃｍ２、曲線因子０．６８、変換効率１２．７％程度程度が予想されるが、この場合もｉ型非晶質半導体を有するｐｉｎ接合の電流が律速となり、長波長光の利用がさらに可能となる場合でも効率は向上しない。
【００２３】
このように、開放電圧の和と電流の接合数分の関係から、変換効率を予測でき、上記、非晶質／非晶質／微結晶／微結晶／微結晶の５組構成と非晶質／非晶質／非晶質／微結晶／微結晶／微結晶／微結晶の７組構成が特に優れている。またこれ以上多数も考えられるが変換効率は向上しないことも予測できる。
【００２４】
また光入射側から微結晶／非晶質という構成はｉ型微結晶半導体を有するｐｉｎ接合単独の開放電圧がｉ型非晶質半導体を有するｐｉｎ接合単独の開放電圧の半分しかなく、短波長光の吸収は同程度あるため、ｉ型微結晶半導体がｉ型非晶質半導体の代わりとなる構成は不利である。
【００２５】
ただし、ｉ型非晶質半導体を有するｐｉｎ接合とｉ型微結晶半導体を有するｐｉｎ接合をそれぞれ増設する必要があり、全体の厚みが２μｍ程度は厚くなり、生産性が低下することが懸念されていた。我々は果敢にこの問題に取り組み、実際に５組構成や７組構成の光起電力素子を試作検討することにより、厚みは当初見込みほど必要ではなく、変換効率の向上で十分相殺される程度の増加で済むことを見出したものである。また、各層の均一性や調整が困難となるが、３組構成にて培った技術を発展させることにより、予想のような結果を得ることが十分可能であることも見出した。
【００２６】
５組のｐｉｎ接合の具体的な１例としては、ｉ型非晶質半導体を有する第１のｐｉｎ接合の厚みは約８０ｎｍ、ｉ型非晶質半導体を有する第２のｐｉｎ接合の厚みは約５００ｎｍ、ｉ型微結晶半導体を有する第３のｐｉｎ接合の厚みは約１８００ｎｍ、ｉ型微結晶半導体を有する第４のｐｉｎ接合の厚みは約２４００ｎｍ、ｉ型微結晶半導体を有する第５のｐｉｎ接合の厚みは約３１００ｎｍ、合計７８８０ｎｍ程度で作製可能であった。
【００２７】
７組のｐｉｎ接合の具体的な１例としては、ｉ型非晶質半導体を有する第１のｐｉｎ接合の厚みは約５０ｎｍ、ｉ型非晶質半導体を有する第２のｐｉｎ接合の厚みは約１５０ｎｍ、ｉ型非晶質半導体を有する第３のｐｉｎ接合の厚みは約５００ｎｍ、ｉ型微結晶半導体を有する第４のｐｉｎ接合の厚みは約１１００ｎｍ、ｉ型微結晶半導体を有する第５のｐｉｎ接合の厚みは約１３００ｎｍ、ｉ型微結晶半導体を有する第６のｐｉｎ接合の厚みは約１５００ｎｍ、ｉ型微結晶半導体を有する第７のｐｉｎ接合の厚みは約１６００ｎｍ、合計６２００ｎｍ程度で作製可能であった。
【００２８】
なぜこのように薄い膜厚で所望の特性が得られたかを検討した結果、我々は０．１乃至１０μｍ程度の凸凹の表面形状を持つ裏面反射層による光閉じ込め効果を有効に利用できるため、１接合あたりの電流が低下できる分膜厚を薄く保てると考えている。つまり、光は入射側で多く吸収されるため、表面から入射した光に対し一般に入射側の吸収体を薄くできる。反射光を有効に利用できる場合は、この反射光に対し基板側で多く吸収できるため、基板側の膜厚を薄くすることが可能と考えている。
【００２９】
生産能力については以下のように見積もれる。３組のｐｉｎ接合の場合の１例として、厚み約２５０ｎｍのｉ型非晶質半導体を有する第１のｐｉｎ接合用の第１の装置と、厚み約２６００ｎｍのｉ型微結晶半導体を有する第２のｐｉｎ接合用の第２の装置と、厚み約４５００ｎｍのｉ型微結晶半導体を有する第３のｐｉｎ接合用の第３の装置とを同様の装置で構成するとする。ロールツーロール方式の場合、現在良好な結果を得ている作製条件では、第１から第３の装置における搬送速度はそれぞれ４００ｍｍ／ｍｉｎ、１５０ｍｍ／ｍｉｎ、１００ｍｍ／ｍｉｎとなり、第３のｐｉｎ接合の搬送速度１００ｍｍ／ｍｉｎが生産上の律速となる。
【００３０】
同じ３台の装置で５組のｐｉｎ接合の場合を見積もると、搬送速度はｉ型半導体の厚みにほぼ反比例するため、それぞれ１３００ｍｍ／ｍｉｎ、２００ｍｍ／ｍｉｎ、２２５ｍｍ／ｍｉｎ、１７６ｍｍ／ｍｉｎ、１５０ｍｍ／ｍｉｎとなり、第１と第２のｐｉｎ接合を第１の装置を２回利用して、さらに、第３と第４のｐｉｎ接合を第２の装置を２回利用して、第５のｐｉｎ接合を第３の装置を利用して作製することにより、生産上の律速される搬送速度は約２００ｍｍ／ｍｉｎの半分、１００ｍｍ／ｍｉｎとなり、前述の３組のｐｉｎ接合の場合とくらべ、生産能力を低下させることなく作製が可能である。
【００３１】
別の例としてｉ型非晶質半導体を有するｐｉｎ接合用の装置とｉ型微結晶半導体を有するｐｉｎ接合用の装置の２台で作製する場合を搬送速度ではなく処理時間であらわすと、例えば１００ｍの長さを作製する時間は、３組のｐｉｎ接合の場合、１００ｍを前述の搬送速度で割って、２５０ｍｉｎ、６６７ｍｉｎ、１０００ｍｉｎとなり、ｉ型微結晶半導体を有するｐｉｎ接合用の装置の処理時間の和１６６７ｍｉｎが生産の律速となる。
【００３２】
５組のｐｉｎ接合の場合も処理時間であらわすと、１００ｍを前述の搬送速度で割って、７７ｍｉｎ、５００ｍｉｎ、４４４ｍｉｎ、６０１ｍｉｎ、６６７ｍｉｎとなり、やはりｉ型微結晶半導体を有するｐｉｎ接合用の装置の処理時間が律速となる。ｉ型微結晶半導体を有するｐｉｎ接合の処理時間の和は１７１２ｍｉｎであり、上述した３組のｐｉｎ接合の場合に比べ、ほとんど変わらない作製時間で処理できる。
【００３３】
我々は５組のｐｉｎ接合に留まることなく７組構成まで検討したが、さらに膜厚は薄くでき、工程数は増加するものの作製時間は減少でき、生産性を低下させることなく、変換効率の高い光起電力素子を作製することができることを見出したものである。これ以上にｐｉｎ接合を設ける構成は工程数が増える割に変換効率は向上せずメリットは少なくなる。
【００３４】
なお、ｐｉｎ接合を６組設ける構成は、接合数の割に開放電圧が低くなり、高い変換効率は見込めない。
【００３５】
また、炭素やゲルマニウムを加え、バンドギャップを変化させることも基本的には可能だが、大きく変化させると各層のバランスを取るのが難しく、わずかの添加にとどめたほうが良い。
【００３６】
本発明の光起電力素子を作製するにあたっては、枚葉式でもロールツーロール方式でもよい。保護部材まで設けた光起電力素子の断面の一例を図１に模式図で示すが、途中までは帯状の基板に連続的に作製することも可能である。
【００３７】
たとえば、帯状のステンレス製の基板１０１に図２と類似のスパッタリング装置により反射層１０２を設け、さらに透明抵抗層１０３を設ける。透明抵抗層１０３は図２と類似のスパッタリング装置や水溶液からの電気析出法装置により堆積する。透明抵抗層１０３の表面は０．１乃至１０μｍの凸凹を設け光を散乱する。作製条件で凸凹を形成してよく、また平坦な表面をウェットエッチングして凸凹を大きくしてもよい。なお我々は反射層１０２と透明抵抗層１０３をあわせて裏面反射層と呼称している。
【００３８】
この基板を図２に示すプラズマＣＶＤ装置により半導体層を形成する。送り出し室２０１から成膜室２０２〜２０８と巻き取り室２０９までは不図示の真空ポンプで所定の圧力まで排気する。成膜室２０２〜２０８には温度制御装置を内蔵した天板を設けており、帯状の基板に接することで基板の温度を所望の温度に制御する。各成膜室間には必要に応じてガスの混合を防止するガスゲートを設けている。また、高周波電力を供給する対向電極２１０〜２１９は内部にガス供給路を設けており、基板の対向面の穴から原料ガスを供給する。たとえば、成膜室２０２へは原料ガスとしてシランとホスフィンと水素を供給し、成膜室２０３〜２０７へは原料ガスとしてシランと水素を供給し、成膜室２０８へは原料ガスとしてシランとジボランと水素を供給する。また、成膜室２０２〜２０８の内側にはグロー放電の発生領域を制御するための内チャンバーを設けてある。不図示の排気バルブの開度を調整し所定の圧力に調整する。この状態で帯状の基板を所定の速度で搬送しながら、電極２１０〜２１９に高周波電力を供給し、成膜室２０２でｎ型非晶質シリコン１０４を、成膜室２０３〜２０７でｉ型微結晶シリコン１０５を、成膜室２０８でｐ型微結晶シリコンを順次作製し、もっとも基板側のｉ型微結晶シリコンを有する第５のｐｉｎ接合が作製できる。一度、この装置からロール状の基板を取り出し、再度送り出し室２０１に取り付け、これをあと２回繰り返すことで次のｐｉｎ接合１０７、１０８、１０９と１１０、１１１、１１２をそれぞれ作製し、ｉ型微結晶シリコンを有する第４、第３のｐｉｎ接合が作製できる。この時、同じ装置を使用してもよいし、同様の別の装置を使用してもよい。また、装置の長さは長くなるが成膜室の数を増やし、連続的に作製してもよい。
【００３９】
さらに図２と同様の装置で２回処理することにより、光入射側のｉ型非晶質シリコンを有する第２と第１のｐｉｎ接合を完成する。ｉ型非晶質半導体とｉ型微結晶半導体を作成する条件は異なるため、異なる装置を用いるほうが一般的である。この場合も、装置の長さは長くなるが成膜室をつなげて連続的に作製してもよい。なお、ｉ型微結晶シリコン１０５、１０８、１１１とドープ層１０４、１０６、１０７、１０９、１１０、１１２との間には薄い非晶質シリコンの中間層を、成膜室２０３や２０７を用いて、ｉ型非晶質シリコン１１１と同様な方法により設けてもよい。
【００４０】
このようにして作製するとき、それぞれのｉ型半導体１０５、１０８、１１１、１１４、１１７の作製条件を、基板と電極間の距離を変えたり、材料ガス濃度や流量を変えたり、基板温度を変えたり、圧力を変えたり、シランと水素の比を変えたり、または高周波電力や成膜する成膜室の数を調節することにより、それぞれのｐｉｎ接合の膜厚を調節できる。
【００４１】
なお、ｐｉｎ接合の作製にはマイクロ波からラジオ波までのさまざまな高周波電力が使用できる。また、ｐｉｎ接合の表面は透明抵抗層１０３の凸凹を反映して凹凸を有する場合が多い。また、ｉ型半導体はｐ型やｎ型に比べ厚くする必要があり、成膜室２０４〜２０６のように複数の成膜室を用いたほうが作製速度を早くできる。この時さらに、各成膜室の条件を微妙に変え、膜質を最適化することも可能である。
【００４２】
この試料の上にさらに別の真空装置で反射防止を兼ねた透明電極層１１９を作製する。
【００４３】
次に、試料を適当な大きさに切断し、短絡防止のため端部の透明電極層１１９を２ｍｍの幅で電解エッチングし、表面に櫛型の集電電極１２０を設け、取り出し電極を付け、裏面補強部材１２１として鋼板を用い、更に、表面の光入射面の上に、表面フィルム１２３としてのフッ化物重合体薄膜と表面封止部材１２２としての熱可塑性透明有機樹脂とを接着して設け、これを透明性保護部材とし、光起電力素子を完成した。
【００４４】
次に本発明の構成要素について５組構成の例を図１を参照しながら個別に説明するが、本発明は以下の例に限定されるものではない。従来から知られた作製方法を利用できる。７組構成の場合はｉ型非晶質半導体を有するｐｉｎ接合とｉ型非晶質半導体を有するｐｉｎ接合が１組ずつ増加した形態であり特に例示していない。
【００４５】
＜基板１０１＞
基板１０１は、半導体層を介して一方の下部電極も兼ねるが、金属や合金あるいはその積層品、反射層を形成してあるカーボンシート、導電層が形成してある樹脂フィルムなどが使用可能である。これらは、ロール状で利用できるため連続作製に好適である。また用途によってはシリコン等の結晶基板、ガラスやセラミックスの板に反射層や導電層を設けて用いる事もできる。基板の表面は研磨や洗浄をしても良いが、そのまま用いても良い。また表面に凹凸を有したものも使用可能である。また、ステンレススティール（ＳＵＳ４３０）のような磁性体を用いると磁石を内蔵したローラで位置を正確に制御しつつ搬送することも可能である。なお、ガラスなどの透光性基板を使用して、基板上に透明電極層を堆積して光起電力素子を作成する場合は、透光性基板側から光を入射することも可能である。
【００４６】
＜反射層１０２＞
反射層１０２は、反射率の高い基板を用いる場合は改めて設ける必要はない。基板１０１にステンレススティールやカーボンシートなどを使用するときはスパッタリング等によりアルミニウムや銀などを形成する。
【００４７】
＜透明抵抗層１０３＞
透明抵抗層１０３は、スパッタリング法や真空蒸着法や化学的気相成長法やイオンプレーティング法やイオンビーム法やイオンビームスパッタ法などで作製できる。また、硝酸基や酢酸基やアンモニア基などと金属イオンからなる水溶液中からの電気析出法や浸漬法、あるいはスパッタリング法等との併用でも作製できる。透明抵抗層の性質は基板まで光を透過させるため透明度が高いことが望ましい。また、半導体層の欠陥を通じて流れる電流を抑制するため適度の抵抗を持つことが望ましい。具体的には透過率が９０％以上で、導電率が１０−８（１／Ωｃｍ）以上、１０−１（１／Ωｃｍ）以下であることが望ましい。材料としては酸化亜鉛や酸化インジウムや酸化錫またはその含有物などが利用できる。
【００４８】
作製条件を制御することにより表面に０．１乃至１０μｍの大きさの凹凸を作製することができるが、平坦な場合は酢酸水溶液等でウェットエッチングして凸凹にしてもよい。たとえばスパッタリングの場合は基板温度を高くし、堆積速度を遅くし、厚みを厚くすることで凸凹を大きくできる。また水溶液の電気析出法では亜鉛濃度を濃くし、厚みを厚くすることで凸凹を大きくできる。
【００４９】
＜ｎ型およびｐ型半導体＞
ｐｉｎ接合の作成には高周波からマイクロ波までの電力を利用するＣＶＤ装置などが利用できる。真空室内に材料ガスとしてＳｉＨ４、ＰＨ３、Ｈ２などを供給し、電力を投入して、これによりｎ型アモルファスシリコン層１０４、１０７、１１０、１１３、１１６が形成できる。さらにＳｉＨ４、ＢＦ３、Ｈ２などを用い、ｐ型微結晶シリコン層１０６、１０９、１１２、１１５、１１８が形成できる。この半導体層は非単結晶として、アモルファスやマイクロクリスタル（微結晶）に制限されず、ｎｉｐの構成もｐｉｎでも可能である。また、インライン方式の装置で連続的に作製することも可能である。
【００５０】
＜ｉ型微結晶半導体１０５、１０８、１１１＞
ｉ型微結晶半導体は、ＳｉＨ４とＨ２などにより作製するが、水素ガスの希釈率が重要であり、１０倍〜５００倍ほどの希釈が必要で、より好ましくは３００倍程度の希釈が必要である。良好な微結晶半導体は非晶質半導体に比べ、バンドギャップが狭く、開放電圧は０．４Ｖ〜０．７Ｖと低くなるものの、８００ｎｍ〜１１００ｎｍの波長の光に対してもある程度の吸収係数を持ち、太陽光をより多く利用できる。結晶粒径は１０ｎｍ〜１００ｎｍであり、断面の形状も一様に見える非晶質半導体に比べ、柱状構造が明らかに確認できる。また作製温度は１００℃〜３００℃の低温で作製することにより良好なキャリア走行性が得られ、光起電力素子としての曲線因子が改善する。高周波電力密度も微結晶化の重要な要素であり、堆積速度にも影響する。好ましくは０．２Ｗ／ｃｍ２〜５Ｗ／ｃｍ２である。また、大面積に渡り均質な微結晶半導体を得るためには電極間距離と圧力も重要である。電極間距離は３ｍｍ〜２０ｍｍ、圧力は２００Ｐａから２０００Ｐａが適当である。高周波電力の周波数は１３．５６ＭＨｚ〜３ＧＨｚまで使用できる。
【００５１】
５組構成の場合、第３のｐｉｎ接合のｉ型微結晶半導体１１１の厚みは１．５μｍ〜２．０μｍが適当である。第４のｐｉｎ接合のｉ型微結晶半導体１０８の厚みは２．０μｍ〜２．６μｍが適当である。第５のｐｉｎ接合のｉ型微結晶半導体１０５の厚みは２．５μｍ〜３．３μｍが適当である。
【００５２】
７組構成の場合、第４のｐｉｎ接合のｉ型微結晶半導体の厚みは０．８μｍ〜１．３μｍが適当である。第５のｐｉｎ接合のｉ型微結晶半導体の厚みは１．０μｍ〜１．５μｍが適当である。第６のｐｉｎ接合のｉ型微結晶半導体の厚みは１．２μｍ〜１．７μｍが適当である。第７のｐｉｎ接合のｉ型微結晶半導体の厚みは１．３μｍ〜１．８μｍが適当である。
【００５３】
本発明における複数のｐｉｎ接合の微結晶半導体層は基本的に同じでよいが、作製条件を変えてもよい。また、複数の成膜室を同じ条件で作製してもよいが、より好適となるよう作製条件を変えてもよい。たとえば基板１１１側の膜を作製するときは水素希釈率を多くし、光入射面１２４側の膜を作製するときは水素希釈率を低くしてもよい。炭素やゲルマニウムを添加してバンドギャップを変化させることも可能である。なお、微結晶半導体とｎ型半導体およびｐ型半導体のそれぞれの間に薄い非晶質や微結晶の中間層を設けてもよい。
【００５４】
＜ｉ型非晶質半導体１１４、１１７＞
ｉ型非晶質半導体も、微結晶半導体と同様な方法で作製できるが、水素ガスの希釈率が１０倍程度に低くてよく、高周波電力密度も０．１Ｗ／ｃｍ２ほどで作製する。膜質は断面形状が一様に観察できる。開放電圧は０．８Ｖ〜１．１Ｖであり、ｉ型微結晶半導体よりバンドギャップが広く、８００ｎｍ以下の光を吸収できる。
【００５５】
５組構成の場合は、第１のｉ型非晶質半導体１１７の厚みは０．０５μｍ〜０．１μｍが適当である。第２のｉ型非晶質半導体１１４の厚みは０．４μｍ〜０．７μｍが適当である。
【００５６】
７組構成の場合、第１のｉ型非晶質半導体の厚みは０．０３μｍ〜０．０８μｍが適当である。第２のｉ型非晶質半導体の厚みは０．１μｍ〜０．２μｍが適当である。第３のｉ型非晶質半導体の厚みは０．３μｍ〜０．６μｍが適当である。
【００５７】
これらのｉ型非晶質半導体も基本的に同じでよいが、作製条件を変えてもよい。なお、第１のｐｉｎ接合のｉ型非晶質半導体に原料ガスとしてエチレンガスを添加し、ＳｉＣを混入させたり、第２のｐｉｎ接合のｉ型非晶質半導体に原料ガスとしてゲルマンガスを添加し、ＳｉＧｅを混入させたりして、バンドギャップを調整しても良い。
【００５８】
＜反射防止層１１９＞
反射防止層１１９は、上記半導体層１０４〜１１８を介した基板とは反対側の上部電極を兼ね、低抵抗であることが望ましい。酸化インジウムや酸化錫や酸化チタンや酸化亜鉛やその混合物などを原材料にし、抵抗加熱や電子ビームによる真空蒸着法やスパッタリング法、ＣＶＤ法、スプレー法、浸積法等で作製できる。また、光入射面１２４とする上で、良好な反射防止効果を得るために反射防止層の膜厚は、主に反射を防止したい光の波長に比べ、反射防止膜の屈折率の４倍分の１程度が良い。たとえば屈折率が２で最も透過したい波長が５００ｎｍとすると膜厚は、約６３ｎｍ程度が望ましい。また屈折率の異なる材料を積層する構成でも良い。
【００５９】
＜集電電極１２０＞
反射防止層１１９の上には電流を効率よく集電するために、格子状の集電電極１２０を設けてもよい。集電電極１２０の形成方法としては、マスクパターンを用いたスパッタリング、抵抗加熱、ＣＶＤ法や、全面に金属膜を蒸着した後で不必要な部分をエッチングで取り除きパターニングする方法、光ＣＶＤにより直接グリッド電極パターンを形成する方法、グリッド電極パターンのネガパターンのマスクを形成した後にメッキする方法、導電性ペーストを印刷する方法などがある。
【００６０】
なおこの後、必要に応じて起電力を取り出すために出力端子を基板１０１と集電電極１２０に取り付けてもよい。
【００６１】
＜表面封止材１２２＞
表面封止材１２２は、光起電力素子の凹凸を樹脂で被覆し、変換体を温度変化、湿度、衝撃などの過酷な外部環境から守りかつ表面フィルムと変換体との接着を確保するために必要である。したがって、耐候性、接着性、充填性、耐熱性、耐寒性、耐衝撃性が要求される。これらの要求を満たす樹脂としてはエチレン−酢酸ビニル共重合体（ＥＶＡ）、エチレン−アクリル酸メチル共重合体（ＥＭＡ）、エチレン−アクリル酸エチル共重合体（ＥＥＡ）、ポリビニルブチラール樹脂などのポリオレフィン系樹脂、ウレタン樹脂、シリコーン樹脂、フッ素樹脂などが挙げられる。
【００６２】
＜表面フィルム１２３＞
本発明で用いられる表面樹脂フィルム１２３は、太陽電池モジュールの最表層に位置するため耐候性、耐汚染性、機械強度をはじめとして、太陽電池モジュールの屋外暴露における長期信頼性を確保するための性能が必要である。本発明に好適に用いられる材料としてはフッ素樹脂、アクリル樹脂などがある。なかでもフッ素樹脂は耐候性、汚染性に優れているため好んで用いられる。
【００６３】
＜裏面補強部材１２１＞
裏面補強材の具体例として用いた被覆フィルムは、光起電力素子の導電性基板１０１と外部との電気的絶縁を保つために必要である。材料としては、導電性基板１０１と充分な電気絶縁性を確保でき、しかも長期耐久性に優れ熱膨張、熱収縮に耐えられる、柔軟性を兼ね備えた材料が好ましい。好適に用いられるフィルムとしては、ナイロン、ポリエチレンテレフタレートが挙げられる。
【００６４】
裏面補強材としては、前記被覆フィルムの他に、太陽電池モジュールの機械的強度を増すために、あるいは、温度変化による歪、ソリを防止するために、例えば、鋼板、プラスチック板、ＦＲＰ（ガラス繊維強化プラスチック）板を用いてもよい。この機械的強度が大きい裏面補強部材の場合には、屋根材などの建材に適用することができる。
【００６５】
【実施例】
以下、本発明を実施例に従って、説明する。
【００６６】
＜実施例１＞
本実施例においては以下に詳細を示すが、図１の断面模式図に示す構成の光起電力素子をロールツーロール方式で作成した。
【００６７】
基板１０１には長さ１００ｍ、厚さ０．１５ｍｍの形状で、一般的にダル仕上げと呼ばれる凹凸をつけたロール状のＳＵＳ４３０を使用した。図２と同様の装置で電極部に搬送方向２４ｃｍの銀と酸化亜鉛のターゲットを設置した直流マグネトロンスパッタ装置に設置し、圧力が２ｍＰａ以下になるまで排気した。この後アルゴンガスを各々の成膜室に３０ｃｃ／ｍｉｎ供給し、圧力を０．３Ｐａに保持した。基板を送り出し室から巻き取り室に連続的に搬送しながら、裏側から２００℃に加熱して、３．５Ｗ／ｃｍ２の直流電力を印加し８００ｎｍの厚みの銀の反射層１０２と０．２μｍの酸化亜鉛の透明抵抗層１０３を形成した。
【００６８】
このロール状のＳＵＳ４３０をロールツーロール方式の電解処理装置で搬送しつつ、さらに酸化亜鉛の透明電極層を２μｍの厚みに作製した。溶液は０．１８ｍｏｌ／リットルの硝酸亜鉛溶液を用い、対極電極に亜鉛板を用い、１０ｍＡ／ｃｍ２の電流密度で作製した。これにより透明抵抗層１０３の表面には０．１乃至１０μｍの凸凹が形成でき、反射や散乱の効果により、光を有効に利用できる。
【００６９】
［ｉ型微結晶半導体を有する第５のｐｉｎ接合１０４〜１０６］
このロール状の試料を図２に概略を示す第１の装置の送り出し室２０１に設置し、２０ｍＰａまで真空ポンプで排気した後、各成膜室を表１の条件に設定し、基板を１５０ｍｍ／ｍｉｎの速度で搬送してｉ型微結晶半導体を有する第５のｐｉｎ接合１０４、１０５、１０６を作製した。
【００７０】
電極は搬送方向８０ｃｍであり、基板と電極の距離は１０ｍｍに保持した。基板の温度は基板の裏側に接する天板の温度を１５０℃に制御し、圧力はスロットルバルブの開度を調整して６００Ｐａに制御した。
【００７１】
これにより、成膜室２０２ではｎ型非晶質半導体１０４が３０ｎｍの厚みに作製でき、成膜室２０３と２０７ではｉ型非晶質半導体の中間層（不図示）が１０ｎｍの厚みに作製でき、成膜室２０４〜２０６ではｉ型微結晶半導体１０５が３．１μｍの厚みに作製でき、成膜室２０８ではｐ型微結晶半導体１０６が１０ｎｍの厚みに作製できる。
【００７２】
【表１】
2004289091.tif 000003
【００７３】
［ｉ型微結晶半導体を有する第４のｐｉｎ接合１０７〜１０９］
次に巻き取り室からロール状の試料を取り出し、再び図２の第２の装置の送り出し室に取り付けた。真空ポンプで排気した後、各成膜室を表２の条件に設定し、基板を１７６ｍｍ／ｍｉｎの速度で搬送してｉ型微結晶半導体を有する第４のｐｉｎ接合１０７、１０８、１０９を作製した。
【００７４】
基板の温度は基板の裏側に接する天板の温度を１５０℃に制御し、圧力はスロットルバルブの開度を調整して６００Ｐａに制御した。
【００７５】
これにより、成膜室２０２ではｎ型非晶質半導体１０７が３０ｎｍの厚みに作製でき、成膜室２０３と２０７ではｉ型非晶質半導体の中間層（不図示）が１０ｎｍの厚みに作製でき、成膜室２０４〜２０６ではｉ型微結晶半導体１０８が２．４μｍの厚みに作製でき、成膜室２０８ではｐ型微結晶半導体１０９が１０ｎｍの厚みに作製できる。
【００７６】
【表２】
2004289091.tif 000004
【００７７】
［ｉ型微結晶半導体を有する第３のｐｉｎ接合１１０〜１１２］
次に巻き取り室からロール状の試料を取り出し、再び図２の第２の装置の送り出し室に取り付けた。真空ポンプで排気した後、各成膜室を表３の条件に設定し、基板を２２５ｍｍ／ｍｉｎの速度で搬送してｉ型微結晶半導体を有する第３のｐｉｎ接合１１０、１１１、１１２を作製した。
【００７８】
その他の条件も同じにして、成膜室２０２ではｎ型非晶質半導体１１０が３０ｎｍの厚みに作製でき、成膜室２０３と２０７ではｉ型非晶質半導体の中間層（不図示）が１０ｎｍの厚みに作製でき、成膜室２０４〜２０６ではｉ型微結晶半導体１１１が１．８μｍの厚みに作製でき、成膜室２０８ではｐ型微結晶半導体１１２が１０ｎｍの厚みに作製できた。
【００７９】
【表３】
2004289091.tif 000005
【００８０】
［ｉ型非晶質半導体を有する第２のｐｉｎ接合１１３〜１１５］
次に巻き取り室からロール状の試料を取り出し、再び図２と同様の別の第３の装置の送り出し室に取り付けた。真空ポンプで排気した後、各成膜室を表４の条件に設定し、基板を２００ｍｍ／ｍｉｎの速度で搬送してｉ型非晶質半導体を有する第２のｐｉｎ接合１１３、１１４、１１５を作製した。
【００８１】
基板の温度は基板の裏側に接する天板の温度を２００℃に制御し、圧力はスロットルバルブの開度を調整して３００Ｐａに制御した。
【００８２】
これにより、成膜室２０２ではｎ型非晶質半導体１１０が２０ｎｍの厚みに作製でき、成膜室２０４〜２０６ではｉ型非晶質半導体１１４が５００ｎｍの厚みに作製でき、成膜室２０８ではｐ型微結晶半導体１１２が１０ｎｍの厚みに作製できる。
【００８３】
【表４】
2004289091.tif 000006
【００８４】
［ｉ型非晶質半導体を有する第１のｐｉｎ接合１１６〜１１８］
次に巻き取り室からロール状の試料を取り出し、再びこの第３の装置の送り出し室に取り付けた。真空ポンプで排気した後、各成膜室を同じく表４の条件に設定し、成膜室２０４〜２０６では６個あるカソードのうち１つにのみ電力を供給し、基板を２００ｍｍ／ｍｉｎの速度で搬送してｉ型非晶質半導体を有する第１のｐｉｎ接合１１３、１１４、１１５を作製した。
【００８５】
これにより、成膜室２０２ではｎ型非晶質半導体１１６が２０ｎｍの厚みに作製でき、成膜室２０４〜２０６ではｉ型非晶質半導体１１７が８０ｎｍの厚みに作製でき、成膜室２０８ではｐ型微結晶半導体１１８が１０ｎｍの厚みに作製できる。
【００８６】
生産速度は第２の装置に２回通すことにより１７６ｍｍ／ｍｉｎと２２５ｍｍ／ｍｉｎの平均の半分約１００ｍｍ／ｍｉｎとなり、これは後述する比較例１と同等の処理時間となる。
【００８７】
次に、図２と同様の装置で電極部に搬送方向２４ｃｍの酸化スズを３ｗｔ％含む酸化インジウムのターゲットを設置した直流マグネトロンスパッタ装置に設置し、圧力が２ｍＰａ以下になるまで排気した。この後、各々の成膜室にアルゴンガスを３０ｃｃ／ｍｉｎと、酸素を０．２ｃｃ／ｍｉｎ供給し、圧力を０．３Ｐａに保持した。基板を送り出し室から巻き取り室に連続的に搬送しながら、裏側から２００℃に加熱して、０．４Ｗ／ｃｍ２の直流電力を印加し７０ｎｍの厚みの透明電極層１１９を形成した。
【００８８】
以上のようにして作製したロール状の試料を長さ２４ｃｍに切断した。ｐＨが１．２に調整された常温（２５℃）の硫酸と水酸化カリウムの混合水溶液（硫酸２．０％、水酸化カリウム０．７％、純水９７．３％）の電解質溶液槽に入れ、セル基板側を負極に、セル基板の外周２ｍｍのみに対向する電極を正極とし、電極間距離０．５ｍｍで正電圧４．２Ｖを印加時間１秒とし、セル基板の外周２ｍｍのみ透明電極層１１９をエッチングした。これはセル基板端部での短絡防止のためである。引き続き、対向電極を一様な形状に変え、セル基板側を正極とし、電極間距離４０ｍｍの下、正電圧４．２Ｖを印加時間２５ｍｓとしパルス的に８０回印加し電解処理を行った。これはセル基板内の欠陥による短絡部の透明電極層をエッチングするためである。なお、硫酸と水酸化カリウムの混合水溶液の電気電導度は、７０．０ｍＳ／ｃｍ（２５℃）とし、また対向電極面積は基板面積と同様とした。その後、前記スラブを電解質溶液槽内から取り出し、純水でセル表面の電解質溶液を十分に洗い流した後、温風オーブンで１５０℃の温度で３０分乾燥を行った。
【００８９】
この表面に集電電極１２０として、カーボンコーティングした銅ワイヤーを圧着し、出力端子を付け、最後にマイナス側端子として銅タブをステンレス基板にステンレス半田を用いて取り付け、プラス側端子としては錫箔のテープを導電性接着剤にて集電電極１２０に取り付け出力端子とした。なお、プラス側端子は絶縁体を介して裏面に回し、後述する裏面被覆材の穴から出力を取り出せるようにした。
【００９０】
光電気変換部の受光面側に、表面封止材１２２としてのＥＶＡシートと表面フィルム１２３としての片面をコロナ放電処理した無延伸のＥＴＦＥフィルムを、裏側に、裏面補強部材１２１としてのＥＶＡシートとナイロンフィルムとガルバリウム鋼板を重ねた。この際にＥＴＦＥの外側に、はみ出したＥＶＡのための離型用テフロン（登録商標）フィルムを介してアルミニウムメッシュを配置した。この積層体を真空ラミネート装置を用いて加圧脱気しながら１５０℃で３０分加熱することにより、アルミニウムメッシュにより表面に凹凸が形成された光起電力素子を得た。出力端子はあらかじめ光起電力素子裏面にまわしておき、ラミネート後、ガルバリウム鋼板に予め開けておいた端子取り出し口から出力が取り出せるようにした。保護樹脂を接着して完成した。
【００９１】
上記透明性保護部材を設けた後の光起電力素子における初期の変換効率は１２．８％であった。さらに、国際的に一般的な規格であるＩＥＣ６１６４６、１０．１８に従った劣化試験（温度：４５℃〜５０℃、照射光エネルギー密度：１００ｍＷ／ｃｍ２）後の変換効率は１２．２％であった。なお、３組のｐｉｎ接合より電圧が高く、電流が少ないため電力損は低下しているが、膜厚で電流を調節する困難さが多少あり、２つの効果が相殺されていると思われる。
【００９２】
＜実施例２＞
実施例２では７組のｐｉｎ接合を設けた１例を示す。基本的には実施例１と同じ作製方法を用いた。異なるのは搬送速度と接合数の数だけである。
【００９３】
裏面反射層を設けた基板上に第７のｉ型微結晶半導体を有するｐｉｎ接合を表１の条件で第１の装置で搬送速度２９０ｍｍ／ｍｉｎで約１６００ｎｍの厚みに作製した。引き続き第６のｉ型微結晶半導体を有するｐｉｎ接合を表１の条件で第１の装置で搬送速度３１０ｍｍ／ｍｉｎで約１５００ｎｍの厚みに作製した。第５のｉ型微結晶半導体を有するｐｉｎ接合を表２の条件で第２の装置で搬送速度３２５ｍｍ／ｍｉｎで約１３００ｎｍの厚みに作製した。第４のｉ型微結晶半導体を有するｐｉｎ接合を表３の条件で第２の装置で搬送速度３７０ｍｍ／ｍｉｎで約１１００ｎｍの厚みに作製した。
【００９４】
つづいて、第３のｉ型非晶質半導体を有するｐｉｎ接合を表４の条件で第３の装置で搬送速度２００ｍｍ／ｍｉｎで約５００ｎｍの厚みに作製した。第２のｉ型非晶質半導体を有するｐｉｎ接合を表５の条件で第３の装置で搬送速度６７０ｍｍ／ｍｉｎで約１５０ｎｍの厚みに作製した。第１のｉ型非晶質半導体を有するｐｉｎ接合を表５の条件で第３の装置で搬送速度６７０ｍｍ／ｍｉｎで、成膜室２０４〜２０６では６つのカソード内２つのみに電力を供給し約５０ｎｍの厚みに作製した。
【００９５】
【表５】
2004289091.tif 000007
【００９６】
以下は実施例１と同様に光起電力素子を完成させ、変換効率１２．８％、劣化試験後の変換効率１２．３％を得た。生産速度は工程数が増えるものの、第１の装置に２回通すところで律速され平均３００ｍｍ／ｍｉｎの半分、１５０ｍｍ／ｍｉｎの処理速度となり後述する比較例１より早く処理できる。
【００９７】
＜比較例１＞
比較例１では３組のｐｉｎ接合を設けた１例を示す。基本的には実施例１と同じ作製方法を用いた。異なるのは搬送速度と接合数の数だけである。
【００９８】
裏面反射層を設けた基板上に第３のｉ型微結晶半導体を有するｐｉｎ接合を表１の条件で第１の装置で搬送速度１００ｍｍ／ｍｉｎで約４５００ｎｍの厚みに作製した。引き続き第２のｉ型微結晶半導体を有するｐｉｎ接合を表２の条件で第２の装置で搬送速度１５０ｍｍ／ｍｉｎで約２６００ｎｍの厚みに作製した。次に第１のｉ型微非晶質半導体を有するｐｉｎ接合を表４の条件で第３の装置で搬送速度４００ｍｍ／ｍｉｎで約２５０ｎｍの厚みに作製した。
【００９９】
以下は実施例１と同様に光起電力素子を完成させ、変換効率１２．３％、劣化試験後の変換効率１１．７％を得た。生産速度は第３のｉ型微結晶半導体を有するｐｉｎ接合を作製する搬送速度１００ｍｍ／ｍｉｎが律速となる。
【０１００】
【発明の効果】
以上説明のように、本発明の光起電力素子は、ｉ型非晶質半導体を有するｐｉｎ接合とｉ型微結晶半導体を有するｐｉｎ接合を複数組直列に有しているにもかかわらず、比較的厚みを厚くする必要がないため生産性を低下させることなく、安価に製造でき、最終的な製品形態での光電気変換効率が優れる。
【０１０１】
さらに、長時間にわたり特性に変化が少なく信頼性が高い。
【０１０２】
また、駆動電圧が高く、電流が少ないためさまざまな個所での電力損が少なく効率の良い発電が可能となる。
【図面の簡単な説明】
【図１】本発明の光起電力素子の１実施例の断面構造を示す概略図。
【図２】本発明のｐｉｎ接合層を作製するために好適な装置の概略図。
【符号の説明】
１０１  基板
１０２  反射層
１０３  透明抵抗層
１０４  ｎ型半導体
１０５  ｉ型微結晶半導体
１０６  ｐ型半導体
１０７  ｎ型半導体
１０８  ｉ型微結晶半導体
１０９  ｐ型半導体
１１０  ｎ型半導体
１１１  ｉ型微結晶半導体
１１２  ｐ型半導体
１１３  ｎ型半導体
１１４  ｉ型非晶質半導体
１１５  ｐ型半導体
１１６  ｎ型半導体
１１７  ｉ型非晶質半導体
１１８  ｐ型半導体
１１９  反射防止層（透明電極層）
１２０  集電電極
１２１  裏面補強部材
１２２  表面封止材
１２３  表面フィルム
１２４  光入射面
２０１  送り出し室
２０２  ｎ層成膜室
２０３〜２０７  ｉ層成膜室
２０８  ｐ層成膜室
２０９  巻き取り室
２１０〜２１９  対向電極
【図１】
2004289091.tif 000008
【図２】
2004289091.tif 000009