(57)【要約】【課題】信号伝送システムにおいて、伝送タイミングの調整を高精度に行なう場合でも、伝送する信号に対して複数のタイミング調整回路を設けることにより、短時間に正確な調整を行なうことを可能とする。【解決手段】スレーブノード４および５が第１のタイミング調整部４２０および第２のタイミング調整部４２２によって伝送タイミングの調整を行い、一度設定された第２のタイミング調整部４２２の遅延ｑ（ｍ）をＲＡＭ３８６およびＦＬＡＳＨ＿ＲＯＭ４０２に格納することにより、信号伝送システム１の所定の動作の合間および電源オン時のいずれにも短い時間で高精度なタイミング調整を行なうことができる。また、複数のチャンネルを含む信号伝送路において、全てのチャンネルで伝送される信号を用いて調整を行なうことにより、チャンネル間のスキューが生じている信号に対しても正確なタイミング調整を行なうことができる。【選択図】　　　　　図８
2004112284.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードと第２のノードとを含む信号伝送システムであって、
前記第１のノードは、前記第２のノードに対して、それぞれ所定数のビットを含むワードを単位として伝送される伝送信号と、前記伝送信号に同期した同期信号とを伝送し、
前記第２のノードは、
前記伝送された伝送信号と同期信号とを受信する受信手段と、
前記受信された伝送信号を、前記受信された同期信号に同期して保持する保持手段と、
前記受信された伝送信号が保持されるタイミングを、前記ワードに含まれるビットごとに調整する第１の調整手段と
前記受信された伝送信号が保持されるタイミングを、前記ワードごとに調整する第２の調整手段と、
を有する信号伝送システム。
【請求項２】
前記第１のノードは、前記第２のノードに対して、前記ワードごとに所定の値をとる伝送信号と、前記同期信号とを伝送し、
前記第２のノードにおいて、
前記第１の調整手段は、前記伝送信号に含まれるビットが保持されるタイミングを調整し、
前記第２の調整手段は、前記タイミングが調整された伝送信号が保持されて得られる値が、前記所定の値となるまで、前記ビットが保持されるタイミングの調整を続けさせる
請求項１に記載の信号伝送システム。
【請求項３】
前記第１の調整手段は、前記ビットが保持されるタイミングを、前記ワードに含まれる全ビットに渡って、これらのビットごとに複数の段階で調整し、
前記第２の調整手段は、前記タイミングが調整された伝送信号が保持されて得られる値が、前記所定の値となるタイミングを記憶し、次に前記ビットが保持されるタイミングを調整する際に、前記伝送信号に含まれるビットが保持されるタイミングの調整を、前記記憶されたタイミングから開始させる
請求項２に記載の信号伝送システム。
【請求項４】
前記第２の調整手段は、前記タイミングが調整された伝送信号が保持されて得られる値が、前記所定の値となるタイミングを、ビットを単位として記憶し、次に前記ビットが保持されるタイミングを調整する際に、前記伝送信号に含まれるビットが保持されるタイミングの調整を、前記記憶されたタイミングが示すビットの所定の位置から開始させる
請求項２に記載の信号伝送システム。
【請求項５】
第１のノードと第２のノードとの間で、それぞれ所定数のビットを含むワードを単位として伝送される伝送信号と、前記伝送信号に同期した同期信号とを伝送する信号伝送システムであって、前記第１のノードは、前記第２のノードに対して、前記伝送信号に同期した同期信号を伝送し、前記第２のノードは、前記ワードごとに所定の値をとる伝送信号を、前記第１のノードに対して伝送し、
前記第１のノードは、
前記第２のノードから伝送された伝送信号を受信する受信手段と、
前記受信された伝送信号が、正常な値で受信できたか否かを、前記第２のノードに対して通知する通知手段と
を有し、
前記第２のノードは、
前記同期信号を受信する同期信号受信手段と、
前記ワードごとに所定の値をとる伝送信号を、前記受信された同期信号に同期して、前記第１のノードに対して伝送する伝送手段と、
前記第１のノードから、前記伝送信号が正常に受信できたか否かの通知を受信する通知受信手段と、
前記受信された通知に基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードごとに調整する第２の調整手段と、前記受信された通知に基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードに含まれるビットごとに調整する第１の調整手段と
を有する信号伝送システム。
【請求項６】
前記第２のノードは、
前記第１のノードから、伝送信号が正常に受信できたと通知されたときのタイミングを記憶するタイミング記憶手段
をさらに有し、
前記第２の調整手段は、次に前記伝送信号が保持されるタイミングを調整する際に、前記記憶されたタイミングに基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードごとに調整する
請求項５に記載の信号伝送システム。
【請求項７】
前記第２の調整手段は、前記通知されたタイミングに従って、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記伝送される伝送信号に含まれるビット単位でシフトすることにより調整し、
前記第１の調整手段は、前記通知されたタイミングに従って、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記伝送される伝送信号に含まれるビット内で複数の段階でシフトすることにより調整する
請求項５または６に記載の信号伝送システム。
【請求項８】
送信装置と受信装置とを含む信号伝送システムの前記受信装置であって、前記送信装置は、前記受信装置に対して、それぞれ所定数のビットを含むワードを単位として伝送され、所定の値をとる伝送信号と、前記伝送信号に同期した同期信号とを伝送し、
前記伝送された伝送信号と同期信号とを受信する受信手段と、
前記受信された伝送信号を、前記受信された同期信号に同期して保持する保持手段と、
前記受信された伝送信号のワードに含まれるビットが保持されるタイミングを調整する第１の調整手段と、
前記受信された伝送信号が保持されるタイミングを、前記タイミングが調整された伝送信号が保持されて得られる値が、前記所定の値となるまで、前記ビットが保持されるタイミングの調整を続けさせる第２の調整手段と
を有する受信装置。
【請求項９】
受信装置に対して、それぞれ所定数のビットを含むワードごとに所定の値をとる伝送信号を送信する送信装置であって、前記受信装置は、前記送信装置に対して、前記伝送信号に同期した同期信号を伝送し、前記送信装置から伝送された伝送信号を受信し、前記受信された伝送信号が、正常な値で受信できたか否かを、前記送信装置に対して通知し、
前記ワードごとに所定の値をとる伝送信号を、前記受信された同期信号に同期して、前記受信装置に対して送信する送信手段と、
前記同期信号を受信する同期信号受信手段と、
前記受信装置から、前記伝送信号が正常に受信できたか否かの通知を受信する通知受信手段と、
前記受信された通知に基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードごとに調整する第２の調整手段と、前記受信された通知に基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードに含まれるビットごとに調整する第１の調整手段と
を有する送信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、伝送タイミングを調整して信号を伝送する信号伝送システムに関する。
【０００２】
【従来の技術】
高速な信号伝送システムにおいては、伝送される複数の信号間に伝送スキューを生じることがある。
信号間の伝送スキューを抑制するためには、同期をとる調整回路を各信号ごとに設けることが知られている。（特許文献１，２参照。）
【０００３】
【特許文献１】特開平６−２２４９６２号公報
【特許文献２】特開２０００−２０１１０５号公報
【０００４】
しかしながら、伝送タイミングの調整を高精度に行なう場合には、調整するタイミングの変化が細かくなり、調整に必要な時間が長くなることがある。
また、同期をとる調整回路を各信号ごとに設ける信号伝送システムは、信号の数に応じて調整回路を設ける必要があり、回路の構成が複雑化したり大規模化すること、または、システムが高価になることがある。
【０００５】
【発明が解決しようとする課題】
本発明は、上述した背景からなされたものであり、正確な伝送タイミングの信号伝送システムを提供することを目的とする。
さらに、本発明は、短時間に高精度な伝送タイミングの調整を行なうことができる信号伝送システムを提供することを目的とする。
【０００６】
【課題を解決するための手段】
［信号伝送システム］
上記目的を達成するために、本発明にかかる信号伝送システムは、第１のノードと第２のノードとを含む信号伝送システムであって、前記第１のノードは、前記第２のノードに対して、それぞれ所定数のビットを含むワードを単位として伝送される伝送信号と、前記伝送信号に同期した同期信号とを伝送し、前記第２のノードは、前記伝送された伝送信号と同期信号とを受信する受信手段と、前記受信された伝送信号を、前記受信された同期信号に同期して保持する保持手段と、前記受信された伝送信号が保持されるタイミングを、前記ワードに含まれるビットごとに調整する第１の調整手段と前記受信された伝送信号が保持されるタイミングを、前記ワードごとに調整する第２の調整手段とを有する。
【０００７】
好適には、前記第１のノードは、前記第２のノードに対して、前記ワードごとに所定の値をとる伝送信号と、前記同期信号とを伝送し、前記第２のノードにおいて、前記第１の調整手段は、前記伝送信号に含まれるビットが保持されるタイミングを調整し、前記第２の調整手段は、前記タイミングが調整された伝送信号が保持されて得られる値が、前記所定の値となるまで、前記ビットが保持されるタイミングの調整を続けさせる。
【０００８】
好適には、前記第１の調整手段は、前記ビットが保持されるタイミングを、前記ワードに含まれる全ビットに渡って、これらのビットごとに複数の段階で調整し、前記第２の調整手段は、前記タイミングが調整された伝送信号が保持されて得られる値が、前記所定の値となるタイミングを記憶し、次に前記ビットが保持されるタイミングを調整する際に、前記伝送信号に含まれるビットが保持されるタイミングの調整を、前記記憶されたタイミングから開始させる。
【０００９】
好適には、前記第２の調整手段は、前記タイミングが調整された伝送信号が保持されて得られる値が、前記所定の値となるタイミングを、ビットを単位として記憶し、次に前記ビットが保持されるタイミングを調整する際に、前記伝送信号に含まれるビットが保持されるタイミングの調整を、前記記憶されたタイミングが示すビットの所定の位置から開始させる。
【００１０】
好適には、第１のノードと第２のノードとの間で、それぞれ所定数のビットを含むワードを単位として伝送される伝送信号と、前記伝送信号に同期した同期信号とを伝送する信号伝送システムであって、前記第１のノードは、前記第２のノードに対して、前記伝送信号に同期した同期信号を伝送し、前記第２のノードは、前記ワードごとに所定の値をとる伝送信号を、前記第１のノードに対して伝送し、前記第１のノードは、前記第２のノードから伝送された伝送信号を受信する受信手段と、前記受信された伝送信号が、正常な値で受信できたか否かを、前記第２のノードに対して通知する通知手段とを有し、前記第２のノードは、前記同期信号を受信する同期信号受信手段と、前記ワードごとに所定の値をとる伝送信号を、前記受信された同期信号に同期して、前記第１のノードに対して伝送する伝送手段と、前記第１のノードから、前記伝送信号が正常に受信できたか否かの通知を受信する通知受信手段と、前記受信された通知に基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードごとに調整する第２の調整手段と、前記受信された通知に基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードに含まれるビットごとに調整する第１の調整手段とを有する。
【００１１】
好適には、前記第２のノードは、前記第１のノードから、伝送信号が正常に受信できたと通知されたときのタイミングを記憶するタイミング記憶手段をさらに有し、前記第２の調整手段は、次に前記伝送信号が保持されるタイミングを調整する際に、前記記憶されたタイミングに基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードごとに調整する。
【００１２】
好適には、前記第２の調整手段は、前記通知されたタイミングに従って、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記伝送される伝送信号に含まれるビット単位でシフトすることにより調整し、前記第１の調整手段は、前記通知されたタイミングに従って、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記伝送される伝送信号に含まれるビット内で複数の段階でシフトすることにより調整する。
【００１３】
［受信装置］
上記目的を達成するために、本発明にかかる受信装置は、送信装置と受信装置とを含む信号伝送システムの前記受信装置であって、前記送信装置は、前記受信装置に対して、それぞれ所定数のビットを含むワードを単位として伝送され、所定の値をとる伝送信号と、前記伝送信号に同期した同期信号とを伝送し、前記伝送された伝送信号と同期信号とを受信する受信手段と、前記受信された伝送信号を、前記受信された同期信号に同期して保持する保持手段と、前記受信された伝送信号のワードに含まれるビットが保持されるタイミングを調整する第１の調整手段と、前記受信された伝送信号が保持されるタイミングを、前記タイミングが調整された伝送信号が保持されて得られる値が、前記所定の値となるまで、前記ビットが保持されるタイミングの調整を続けさせる第２の調整手段とを有する。
【００１４】
［送信装置］
上記目的を達成するために、本発明にかかる送信装置は、受信装置に対して、それぞれ所定数のビットを含むワードごとに所定の値をとる伝送信号を送信する送信装置であって、前記受信装置は、前記送信装置に対して、前記伝送信号に同期した同期信号を伝送し、前記送信装置から伝送された伝送信号を受信し、前記受信された伝送信号が、正常な値で受信できたか否かを、前記送信装置に対して通知し、前記ワードごとに所定の値をとる伝送信号を、前記受信された同期信号に同期して、前記受信装置に対して送信する送信手段と、前記同期信号を受信する同期信号受信手段と、前記受信装置から、前記伝送信号が正常に受信できたか否かの通知を受信する通知受信手段と、前記受信された通知に基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードごとに調整する第２の調整手段と、前記受信された通知に基づいて、前記受信された同期信号と、前記伝送される伝送信号との間のタイミングを、前記ワードに含まれるビットごとに調整する第１の調整手段とを有する。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を説明する。
［信号伝送システム１］
図１は、本発明にかかる信号伝送システム１の構成を示す図である。
図１に示すように、信号伝送システム１は、例えば光信号伝送システムであって、マスタノード（Ｘ）３、スレーブノード（Ｙ）４、Ｉ個のスレーブノード（Ｚ）５−１〜５−ｉ（ｉは整数）、コントロール信号バス６、マスタノードからスレーブノードの方向に信号を伝送する光バス２０、および、Ｊ個のスレーブノードからマスタノードの方向に信号を伝送する光バス２２−１〜２２−ｊ（ｊは整数）から構成される。
光バス２０は、マスタノード３から送信されるフレーム信号ＦＲを伝送する光バス（ＭＦＲ）、および、４つのデータ伝送用光バスを含む。
光バス２２−１〜２２−ｊは、スレーブノード４から送信されるフレーム信号ＦＲを伝送する光バス（ＳＦＲ）、および、４つのデータ伝送用光バスを含む。信号伝送システム１は、タイミング調整トリガ回路（図示せず）からタイミング調整開始信号ＴＧＲを受信すると、タイミング調整（図１４等を用いて後述）を開始する。
以下、スレーブノード５−１〜５−ｉなど複数ある構成部分のいずれかを特定せずに示す場合には、単に「スレーブノード５」などと略記することがある。
【００１６】
図２は、図１に示した信号伝送システム１において、スレーブノード５の数を２（ｉ＝２）および光バス２２の数を１（ｊ＝１）とした場合の具体例を示す図である。
なお、以下、説明を具体化し発明の理解を容易にするため、図２に示すように信号伝送システム１がスレーブノード５を２つ、および、光バス２２を１つとした場合を具体例として説明する。
【００１７】
［マスタノード３］
図３は、図２に示したマスタノード３の構成を示す図である。
図４は、１つの伝送フレームに対する各信号の関係を示す図であって、図４（Ａ）はクロック信号ＣＬＫを示し、図４（Ｂ）はフレーム信号ＦＲを示し、図４（Ｃ）は１０ビットのシリアルデータを示し、図４（Ｄ）はパラレルデータの例を示し、図４（Ｅ）は伝送タイミングをテストする際に送信される送信テストパターンの例を示し、図４（Ｆ）は伝送タイミングをテストする際に受信された受信テストパターンの例を示す図である。
図３に示すように、マスタノード３は、クロック・フレーム発生回路３０、バスＩＦ（Ａ）３２、クロック再生（ａ）３４、バスＩＦ（Ｂ）３６、マスタノードのタイミングを制御する制御部３８および処理回路（ａ）３００から構成される。
【００１８】
［クロック・フレーム発生３０］
クロック・フレーム発生回路３０は、オシレ−タなどの発振回路によりクロック信号ＣＬＫを発生させ、分周器によりクロック信号ＣＬＫを１０分周（図４（Ｂ）参照）してフレーム信号ＦＲを生成する。
また、クロック・フレーム発生３０は、クロック信号ＣＬＫをバスＩＦ３２に対して出力し、生成したフレーム信号ＦＲを制御部３８、バスＩＦ３２、処理回路３００に対して出力し、さらに、電気・光学信号変換（ＥＯ変換）して光バス２０のＭＦＲバスに対して出力する。
【００１９】
［バスＩＦ３２］
図５は、図３に示したバスＩＦ３２の構成を示す図である。
図５に示すように、バスＩＦ３２は、４チャンネルの１０入力Ｐ／Ｓ回路アレイ（Ｐ／Ｓ回路）３２０、４チャンネルの送信回路アレイ（送信回路）３２２および４チャンネルのＥＯ変換回路アレイ（ＥＯ変換回路）３２４から構成される。
【００２０】
［Ｐ／Ｓ回路３２０］
Ｐ／Ｓ回路３２０は、ラッチ回路（図示せず）を含み、クロック・フレーム発生３０から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、制御部３８から入力されたの１０ビットパラレル形式の伝送信号をシリアル形式の伝送信号に変換し、電圧信号Ｖとして送信回路３２２に対して出力する。
Ｐ／Ｓ回路３２０から出力されるデータ信号ＤＡＴＡは、図４（Ｃ）に示される。
【００２１】
［送信回路３２２］
送信回路３２２は、Ｐ／Ｓ回路３２０から入力されるデータ信号ＤＡＴＡを電流信号に変換し、ＥＯ変換回路３２４に対して出力する。
【００２２】
［ＥＯ変換回路３２４］
ＥＯ変換回路３２４は、送信回路３２２から入力される電流信号を光学信号に変換し、光学的なデータ信号ＤＡＴＡとして、光バス２０のＤＡＴＡバスを介してスレーブノード４およびスレーブノード５に対して出力する。
【００２３】
［クロック再生３４］
クロック再生３４は、光バス２２のＳＦＲバスからフレーム信号ＦＲを光学・電気信号変換（ＯＥ変換）して受信し、ＰＬＬなどにより１０てい倍して再生したクロック信号ＣＬＫ、および、フレーム信号ＦＲをバスＩＦ３６に対して出力する。
【００２４】
［バスＩＦ３６］
図６は、図３に示したバスＩＦ３６の構成を示す図である。
図６に示すように、バスＩＦ３６は、４チャンネルのＯＥ変換回路アレイ（ＯＥ変換回路）３６０、４チャンネルの受信回路アレイ（受信回路）３６２および４チャンネルの１０出力Ｓ／Ｐ回路アレイ（Ｓ／Ｐ回路）３６４から構成される。
【００２５】
［ＯＥ変換回路３６０］
ＯＥ変換回路３６０は、光バス２２のＤＡＴＡバスを介して光学的に伝送されてきたデータ信号ＤＡＴＡを電流信号Ｉに変換し、受信回路３６２に対して出力する。
【００２６】
［受信回路３６２］
受信回路３６２は、ＯＥ変換回路３６０から入力されるデータ信号ＤＡＴＡの電流信号Ｉを電圧信号Ｖに変換し、論理値を識別してＳ／Ｐ回路３６４に対して出力する。
【００２７】
［Ｓ／Ｐ回路３６４］
Ｓ／Ｐ回路３６４は、ラッチ回路（図示せず）を含み、クロック再生３４から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、受信回路３６２から入力されたシリアル形式の伝送信号をそれぞれ１０ビットパラレル形式の伝送信号に変換し、制御部３８に対して出力する。
【００２８】
［制御部３８］
制御部３８は、ＣＰＵ３８０およびメモリ部３８２などを含み、クロック・フレーム発生３０から入力されるフレーム信号ＦＲに同期して動作し、バスＩＦ３６から１０ビットパラレルデータを受け入れ、処理回路３００に対して受信データＲＤを出力し、処理回路３００から送信データＴＤを受け入れ、バスＩＦ３２に対して１０ビットパラレルデータを出力する。
また、タイミング調整時には処理回路３００に対してビジー信号Ｂを出力し、処理回路３００とのデータの入出力を停止する。
【００２９】
メモリ部３８２は、タイミング調整に用いるテストパターン（図４（Ｅ），図７（Ａ）参照）などが格納されているＲＯＭ３８４、および、テストパターンの照合結果などを格納するＲＡＭ３８６を含み、ＣＰＵ３８０はタイマなど（図示せず）を含む。
【００３０】
［処理回路３００］
処理回路３００は、クロック・フレーム発生３０から入力されるフレーム信号ＦＲに同期して動作し、マスタノード３における所定の処理を行なう。
【００３１】
［スレーブノード４］
図７は、図２に示したスレーブノード４の構成を示す図である。
図７に示すようにスレーブノード４は、クロック再生（ｂ）４０、バスＩＦ（Ｃ）４２、フレーム送信回路４４、バスＩＦ（Ｄ）４６、スレーブノードのタイミングを制御する制御部４８、処理回路（ｂ）４００およびＦＬＡＳＨ＿ＲＯＭ４０２から構成される。
【００３２】
［クロック再生４０］
クロック再生４０は、マスタノード３から出力されるフレーム信号ＦＲを、光バス２０のＭＦＲバスを介し、ＯＥ変換することにより受信して、バスＩＦ４２、フレーム送信回路４４、バスＩＦ４６および制御部４８に対して出力する。
また、フレーム信号ＦＲをＰＬＬなどにより１０てい倍してクロック信号ＣＬＫを再生し、バスＩＦ４２およびバスＩＦ４６に対して出力する。
【００３３】
［バスＩＦ４２］
図８は、図７に示したバスＩＦ４２の構成を示す図である。
なお、図８に示したバスＩＦ４２の構成部分のうち、バスＩＦ３６（図６）に示した構成要素と実質的に同じものには、同じ符号を付してある。
図８に示すように、バスＩＦ４２は、ＯＥ変換回路３６０、受信回路３６２、第１のタイミング調整部４２０、第２のタイミング調整部４２２およびＳ／Ｐ回路３６４から構成される。
図９は、第１のタイミング調整部４２０および第２のタイミング調整部４２２により、クロック信号ＣＬＫに対してタイミングを変化させられたシリアルデータを示す図である。
図１０は、光バス２２のＤＡＴＡバスを介して伝送された４つのデータ信号のチャンネル間スキューと、全チャンネルのデータ同一範囲を示す図である。
【００３４】
［第１のタイミング調整部４２０］
第１のタイミング調整部４２０は、例えば、プログラマブルディレイライン（図示せず）などを含み、受信回路３６２から入力されるシリアルデータを、制御部４８から入力されるタイミング制御信号Ｄ１−１によって遅延させ、第２のタイミング調整部４２２に対して出力する。
【００３５】
図９に示すように、第１のタイミング調整部４２０は、Ｓ／Ｐ回路３６４でラッチされるシリアルデータを、例えば、ｐ秒ずつｎステップ遅延させる。
例えば、ｎ＝８とした場合、第１のタイミング調整部４２０によって変化するタイミングｐ（ｎ）は、ｐ（１）からｐ（８）までの８ステップで変化する。
【００３６】
［第２のタイミング調整部４２２］
第２のタイミング調整部４２２は、例えば、プログラマブルディレイライン（図示せず）などを含み、第１のタイミング調整部４２０から入力されるシリアルデータを、制御部４８から入力されるタイミング制御信号Ｄ２−１によって遅延させＳ／Ｐ回路３６４に対して出力する。
【００３７】
図９に示すように、第２のタイミング調整部４２２は、第１のタイミング調整部４２０によってタイミングを変化させ始めるタイミングをｑ秒ごとに遅延させる。
例えば、第２のタイミング調整部４２２によって変化する第１のタイミング調整部４２０のタイミング変化の開始は、ｑ（ｍ）；（ｍは０を含む整数）の遅延をする。
【００３８】
クロック信号ＣＬＫの周期（Ｔ）が、例えば、２ｎＳの場合に、ｐ秒＝１５０ｐＳ、ｑ秒＝ｐ秒×８＝１．２ｎＳとすると、第１のタイミング調整部４２０による遅延を１４回行なうとｐ秒ごとにシリアルデータ１ビット分を超える期間のタイミング変化をすることになる。
【００３９】
また、第１のタイミング調整部４２０および第２のタイミング調整部４２２は、、チャンネル間でのスキューを含む場合がある４チャンネルの全てのデータを中継し、それぞれを共通のタイミング変化でＳ／Ｐ回路３６４に対して出力する。（図１０参照）
【００４０】
［バスＩＦ４６］
図１１は、図７に示したバスＩＦ４６の構成を示す図である。
なお、図１１に示したバスＩＦ４６の構成部分のうち、バスＩＦ３２（図５）およびバスＩＦ４２（図８）に示した構成要素と実質的に同じものには、同じ符号を付してある。
図１１に示すように、バスＩＦ４６は、Ｐ／Ｓ回路３２０、第１のタイミング調整部４２０、第２のタイミング調整部４２２、送信回路３２２およびＥＯ変換回路３２４から構成される。
【００４１】
バスＩＦ４６のＰ／Ｓ回路３２０は、クロック再生４０から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、制御部４８から入力された１０ビットパラレル形式の伝送信号をシリアル形式の伝送信号に変換し、第１のタイミング調整部４２０に対して出力する。
バスＩＦ４６の第１のタイミング調整部４２０は、Ｐ／Ｓ回路３２０から入力されるシリアルデータを、制御部４８から入力されるタイミング制御信号Ｄ１−２によって遅延させ、第２のタイミング調整部４２２に対して出力する。
バスＩＦ４６の第２のタイミング調整部４２２は、第１のタイミング調整部４２０から入力されるシリアルデータを、制御部４８から入力されるタイミング制御信号Ｄ２−２によって遅延させ送信回路３２２に対して出力する。
【００４２】
［フレーム送信回路４４］
フレーム送信回路４４は、クロック再生４０からフレーム信号ＦＲを受け入れてＥＯ変換し、光バス２２のＳＦＲバスに対して転送する。
【００４３】
［制御部４８］
制御部４８は、ＣＰＵ３８０およびメモリ部３８２などを含み、クロック再生４０から入力されるフレーム信号ＦＲに同期して動作し、バスＩＦ４２から１０ビットパラレルデータを受け入れ、処理回路４００に対してフレーム信号ＦＲおよび受信データＲＤを出力し、処理回路４００から送信データＴＤを受け入れ、バスＩＦ４６に対して１０ビットパラレルデータを出力する。
また、タイミング調整時には処理回路４００に対してビジー信号Ｂを出力し、処理回路４００とのデータの入出力を停止して、バスＩＦ４２に対してタイミング制御信号Ｄ１−１，Ｄ２−１を出力し、バスＩＦ４６に対してタイミング制御信号Ｄ１−２，Ｄ２−２を出力する。
第２のタイミング調整部４２２によるタイミング調整を行なった場合には、制御部４８は、ｑ（ｍ）の最適タイミング選択結果をＲＡＭ３８６およびＦＬＡＳＨ＿ＲＯＭ４０２に対して出力する。（図１３，図１７を参照して後述）
制御部４８は、最適な通信のタイミングを、例えば、受信結果の”ＮＧ”，”ＯＫ”をそれぞれ”０”，”１”に対応させた数列によりアドレスを生成するなどしてＲＡＭ３８６およびＦＬＡＳＨ＿ＲＯＭ４０２に格納する。
【００４４】
制御部４８のメモリ部３８２は、タイミング調整に用いるテストパターン（図４（Ｅ），図７（Ａ）参照）などが格納されているＲＯＭ３８４、および、テストパターンの照合結果などを格納するＲＡＭ３８６を含み、ＣＰＵ３８０はタイマなど（図示せず）を含む。
【００４５】
［処理回路４００］
処理回路４００は、制御部４８から入力されるフレーム信号ＦＲに同期して動作し、例えば、データ信号ＤＡＴＡの記憶など、スレーブノード４における所定の処理を行なう。
【００４６】
［ＦＬＡＳＨ＿ＲＯＭ４０２］
ＦＬＡＳＨ＿ＲＯＭ４０２は、制御部４８から入力されるｑ（ｍ）の最適タイミング選択結果を格納する。（図１３，図１７を参照して後述）
【００４７】
［スレーブノード５］
図１２は、図２に示したスレーブノード５の構成を示す図である。
なお、図１２に示したスレーブノード５の構成部分のうち、スレーブノード４（図７）に示した構成要素と実質的に同じものには、同じ符号を付してある。
図１２に示すようにスレーブノード５は、クロック再生（ｃ）５０、バスＩＦ４２、バスＩＦ４６、制御部４８、処理回路４００およびＦＬＡＳＨ＿ＲＯＭ４０２から構成される。
【００４８】
［クロック再生５０］
クロック再生５０は、マスタノード３から出力されるフレーム信号ＦＲを、光バス２０のＭＦＲバスを介し、ＯＥ変換することにより受信して、バスＩＦ４２、バスＩＦ４６および制御部４８に対して出力する。
また、フレーム信号ＦＲをＰＬＬなどにより１０てい倍してクロック信号ＣＬＫを再生し、バスＩＦ４２およびバスＩＦ４６に対して出力する。
【００４９】
［全体動作］
以下、信号伝送システムのタイミング調整について、全体的な動作を説明する。
図１３は、図２に示す信号伝送システムにおいて、スレーブノード４および５がそれぞれ受信タイミングを調整する受信調整シーケンス（Ｓ２０）を示すフローチャートである。
図１４は、図１３および図１７に示した通信タイミング初期化（Ｓ１０，Ｓ４００）のシーケンスを示すフローチャートである。
図１５は、タイミング調整に用いられるテストパターンと、テスト結果の例を示す図であって、図１５（Ａ）は、送信するテストパターン例（ビット列１）を示し、図１５（Ｂ）は、ビット列１を受信した受信例（ビット列２）を示し、図１５（Ｃ）は、データ信号の遅延を連続的に変化させて、３２種類の異なるタイミングでテストパターンを受信した結果の例を示す図表である。（図４（Ｅ），（Ｆ）参照）
【００５０】
図１３に示すように、スレーブノード４および５は、まず、タイミング調整トリガ回路（図示せず）からタイミング調整開始信号ＴＧＲを受信すると、通信タイミング初期化シーケンス（Ｓ１０）を行なう。
【００５１】
図１４に示すように初期化シーケンス（Ｓ１０）ステップ１００（Ｓ１００）において、スレーブノード４および５の制御部４８（図７）は、格納されたｑ（ｍ）の有無を確認し、無い場合にはＳ１０２に進み、有る場合にはＳ１０４に進む。
【００５２】
ステップ１０２（Ｓ１０２）において、ｑ（ｍ）はｑ（０）に初期化されてＳ１０８に進む。
【００５３】
ステップ１０４（Ｓ１０４）において、制御部４８（図７）のＣＰＵ３８０は、ＲＡＭ３８６またはＦＬＡＳＨ＿ＲＯＭ４０２からｑ（ｍ）の値を読み込む。
【００５４】
ステップ１０６（Ｓ１０６）において、ＣＰＵ３８０は、読み込んだｑ（ｍ）の値をもとに、例えば、ｑ（ｍ−１）の遅延をｑ（ｍ）として設定し、格納されたｑ（ｍ）付近の遅延からタイミング調整を行なえるようにする。
【００５５】
ステップ１０８（Ｓ１０８）において、ｐ（ｎ）の値をｐ（１）として初期化する。
【００５６】
次に、再び図１３を参照する。
【００５７】
ステップ２００（Ｓ２００）において、マスタノード３は、例えば、光バス２０のＤＡＴＡバスを介して、ＲＯＭ３８４に格納されているテストパターン（図１５（Ａ）；ビット列１）をスレーブノード４および５に対してそれぞれ送信する。
送信するテストパターンとして、ビット列１は繰り返して送信される。
【００５８】
ステップ２０２（Ｓ２０２）において、マスタノード３は、あらかじめ設定された時間が経過するまでテストパターンを送信する。
設定された時間の経過は、例えば、タイマ（図示せず）などによって確認する。
テストパターンの送信に設定される時間は、スレーブノード４および５で行われる後述のＳ２０４〜Ｓ２３０にかかる処理時間よりも充分に長い時間である。
【００５９】
ステップ２０４（Ｓ２０４）において、スレーブノード４および５は、マスタノード３から送信されるテストパターン（図１５（Ａ））を、４チャンネルの全てのＤＡＴＡバスから第１のタイミング調整部４２０および第２のタイミング調整部４２２を介して受信する。
【００６０】
ステップ２０６（Ｓ２０６）において、スレーブノード４および５は、全チャンネルのデータが同一であるかを確認するため４チャンネルのデータのＥＸＯＲをとる。（図１０参照）
【００６１】
ステップ２０８（Ｓ２０８）において、スレーブノード４および５は、Ｓ２０６の結果と、例えば、チャンネル１などの１つのデータとのＥＸＯＲをさらにとり受信結果とする。
【００６２】
ステップ２１０（Ｓ２１０）において、ＲＯＭ３８４に格納されているテストパターン（正解テストパターン）と受信結果のテストパターンを照合する。　正解テストパターンとの照合は、“個別のビットが正しく受信されているかどうか；（結果１）”および“個別のビットが正しい場合、正解テストパターンと一致するにはビットのシフトがいくつ必要か；（結果２）”について行う。
【００６３】
例えば、受信されたビット列２（図１５（Ｂ））の個別のビットは、ビット列１（図１５（Ａ））の個別のビットと同じであり、先頭ビットがフレーム信号ＦＲに対して１ビット右にずれているだけとなっている。（図４（Ｅ），（Ｆ）参照）
【００６４】
ステップ２１２（Ｓ２１２）において、受信したテストパターンと正解テストパターンとの照合結果は、例えば、ＲＡＭ３８６に格納される。
例えば、ビット列２を受信したときの照合結果は、“個別のビットは正しく受信されている（ＯＫ）；結果１”および“データ信号を左に１ビット分シフトすると正解テストパターンと一致する；結果２”となる。
【００６５】
ステップ２１４（Ｓ２１４）において、データ信号ＤＡＴＡのタイミングを連続的に変化させて、テストパターンが８種類（ｐ（１）からｐ（８））の異なるタイミングで受信されたかどうかの判断をする。
８種類受信した場合はＳ２１８の処理に進み、その他の場合はＳ２１６の処理に進む。
【００６６】
ステップ２１６（Ｓ２１６）において、制御部４８（図７）は、タイミング制御信号Ｄ１−１をバスＩＦ４２の第１のタイミング調整部４２０に対して出力し、受信タイミングを変化（ｐ（ｎ）←ｐ（ｎ＋１））させてＳ２０４に進む。
【００６７】
ステップ２１８（Ｓ２１８）において、例えば、図１５（Ｃ）に示すタイミング１〜８の照合結果を、ＲＡＭ３８６から制御部４８のＣＰＵ３８０が読み込む。
【００６８】
ステップ２２０（Ｓ２２０）において、図１５（Ｃ）に示すタイミング１〜８の照合結果からＣＰＵ３８０は、８種類の受信タイミングの中から最適なタイミングを選択する。
選択は、結果１が“ＯＫ”である受信タイミングのうち、結果２の必要なシフト数がなく、良好な受信結果の中央である受信タイミングで設定したタイミングを、最適受信タイミングとする方法で行う。
【００６９】
ステップ２２２（Ｓ２２２）において、最適な受信タイミングが選択された場合はＳ２２８の処理に進み、最適なタイミングが無い場合はＳ２２４に進む。
【００７０】
ステップ２２４（Ｓ２２４）において、制御部４８（図７）は、タイミング制御信号Ｄ２−１をバスＩＦ４２の第２のタイミング調整部４２２に対して出力し、受信タイミングを変化（ｑ（ｍ）←ｑ（ｍ＋１））させてＳ２２６に進む。
【００７１】
ステップ２２６（Ｓ２２６）において、制御部４８は、タイミング制御信号Ｄ１−１をバスＩＦ４２の第１のタイミング調整部４２０に対して出力し、受信タイミングを変化（ｐ（ｎ）←ｐ（１））させて初期値にもどしＳ２０４に進む。
【００７２】
ステップ２２８（Ｓ２２８）において、制御部４８は、ＲＡＭ３８６に選択されたｐ（ｎ），ｑ（ｍ）を格納し、さらにｑ（ｍ）をＦＬＡＳＨ＿ＲＯＭ４０２に格納する。
【００７３】
ステップ２３０（Ｓ２３０）において、制御部４８（図７）のＣＰＵ３８０は、ＲＡＭ３８６に格納された最適受信タイミングの選択結果をもとに、第１のタイミング調整部４２０および第２のタイミング調整部４２２の遅延を設定する。
【００７４】
図１５に示すように、例えば、１クロックの周期Ｔ（２ｎＳ）、ｐ秒＝１５０ｐＳ、ｑ秒＝１．２ｎＳの場合、タイミング５〜９は、ビットごとの受信は正しく行なわれておりフレーム信号ＦＲに対する１０ビットデータ（ワードまたはバイトとも略記）は右に１ビットシフトさせる必要があることを示す。
また、タイミング１８〜２２は、ビットごとの受信が正しく行なわれ、さらに、フレーム信号ＦＲに対するワードも正しく受信されており、タイミング１８〜２２の中央にあるタイミング２０（ｐ（４），ｑ（２））が最適受信タイミングとなる。
この場合、第２のタイミング調整部４２２による遅延ｑ（ｍ）はｍ＝２となり、タイミング２４までで調整を終了し、タイミング２５以降は実施されない。
制御部４８（図７）は、最適受信タイミングのｑ（２）を、ＲＡＭ３８６およびＦＬＡＳＨ＿ＲＯＭ４０２に格納する。
【００７５】
［スレーブノードの送信調整シーケンス］
以下、図１６および図１７において、スレーブノード４および５の送信タイミングを調整する送信調整シーケンス（Ｓ３０）についての動作を説明する。
図１６は、スレーブノードの送信調整シーケンス（マスタノード３側）を示すフローチャートである。
なお、Ｓ３ｘｘは、Ｓ３０におけるマスタノード３による処理を示す。
図１７は、スレーブノードの送信調整シーケンス（スレーブノード４および５側）を示すフローチャートである。
なお、Ｓ４ｘｘは、Ｓ３０におけるスレーブノード４および５による処理を示す。
【００７６】
図１６に示すように、ステップ３００（Ｓ３００）において、マスタノード３の制御部３８は、スレーブノード４および５に対して、それぞれ固有のＩＤを送信する。
各ＩＤは、連続する番号で設定される。
【００７７】
ステップ３０２（Ｓ３０２）において、マスタノード３は、ＩＤを送信する設定された時間の経過を、例えば、制御部３８に含まれるＣＰＵ３８０のタイマなどによって確認する。
【００７８】
ステップ３０４（Ｓ３０４）において、マスタノード３は、テストパターンを受信するタイミングの変化した回数をカウントするカウンタＡ（ｎ）をＡ（１）として初期化する。
【００７９】
図１７に示すように、ステップ４００（Ｓ４００）において、スレーブノード４および５の制御部４８（図７）は、通信タイミングの初期化（図１４）を行う。
【００８０】
ステップ４０２（Ｓ４０２）において制御部４８（図７）は、マスタノード３から送信される信号がＩＤ信号または終了信号のどちらであるかを確認し、ＩＤ信号である場合はＳ４０４に進み、終了信号である場合はシーケンスを終了し、その他の場合は継続して信号を受信する。
【００８１】
ステップ４０４（Ｓ４０４）において、制御部４８（図７）は、マスタノード３から送信される信号を自己のＩＤ信号と照合し、結果を、例えば、レジスタ（図示せず）に保持する。
【００８２】
ステップ４０６（Ｓ４０６）において、制御部４８は、Ｓ４０４で照合した結果が自ノードを指定している場合はＳ４０８に進み、その他の場合はＳ４１０の処理に進む。
【００８３】
ステップ４０８（Ｓ４０８）において、自ノードを指定された制御部４８は、マスタノード３に対してＲＯＭ３８４に格納されているテストパターン（図４（Ｅ）参照）を光バス２２のＤＡＴＡバスからそれぞれ送信する。
【００８４】
ステップ４１０（Ｓ４１０）において、自ノードが指定されていないノードは、マスタノード３に対してオール“０”の値を送信し、Ｓ４０６の処理に進む。
【００８５】
ステップ３０６（Ｓ３０６）において、マスタノード３は、スレーブノード４または５から送信されるテストパターン（図４（Ｅ））を、クロック再生３４から入力されるクロック信号ＣＬＫに同期し、連続的な８種類のタイミングに変化させて光バス２２のＤＡＴＡバスを介して受信する。
【００８６】
ステップ３０８（Ｓ３０８）において、制御部３８は、４チャンネルのデータが同一であるかを確認するために４チャンネルのデータのＥＸＯＲをとる。（図１０参照）
【００８７】
ステップ３１０（Ｓ３１０）において、制御部３８は、Ｓ３０８の結果と、例えば、チャンネル１などの１つのデータとのＥＸＯＲをさらにとり受信結果とする。
【００８８】
ステップ３１２（Ｓ３１２）において、ＲＯＭ３８４に格納されているテストパターン（正解テストパターン）と受信結果のテストパターンを照合する。　正解テストパターンとの照合は、“個別のビットが正しく受信されているかどうか；（結果１）”および“個別のビットが正しい場合、正解テストパターンと一致するにはビットのシフトがいくつ必要か；（結果２）”について行う。
【００８９】
例えば、受信されたビット列２（図１５（Ｂ））の個別のビットは、ビット列１（図１５（Ａ））の個別のビットと同じであり、先頭ビットがフレーム信号ＦＲに対して１ビット右にずれているだけとなっている。（図４（Ｅ），（Ｆ）参照）
【００９０】
ステップ３１４（Ｓ３１４）において、受信したテストパターンと正解テストパターンとの照合結果は、例えば、ＲＡＭ３８６に格納される。
例えば、ビット列２を受信したときの照合結果は、“個別のビットは正しく受信されている（ＯＫ）；結果１”および“データ信号を左に１ビット分シフトすると正解テストパターンと一致する；結果２”となる。
【００９１】
ステップ３１６（Ｓ３１６）において、テストパターンを受信するタイミングの変化した回数をカウントするカウンタＡ（ｎ）がＡ（８）になっているかを確認する。
Ａ（ｎ）＝Ａ（８）の場合はＳ３２４の処理に進み、その他の場合はＳ３１８の処理に進む。
【００９２】
ステップ３１８（Ｓ３１８）において、制御部３８は、カウンタＡ（ｎ）をＡ（ｎ＋１）に変更する。
【００９３】
ステップ３２０（Ｓ３２０）において、マスタノード３は、スレーブノード４または５に対して、第１のタイミングｐ（ｎ）の変更指示を送信する。
【００９４】
ステップ３２２（Ｓ３２２）において、マスタノード３は、第１のタイミングｐ（ｎ）の変更指示を送信する設定された時間の経過を、例えば、制御部３８に含まれるＣＰＵ３８０のタイマなどによって確認し、設定時間経過後にＳ３０６へ進む。
【００９５】
ステップ４１２（Ｓ４１２）において、スレーブノード４または５は、マスタノード３から送信された信号について、第１のまたは第２のタイミング調整シーケンスのいずれであるかを確認する。
マスタノード３から第１のタイミング調整シーケンスの信号が伝送された場合はＳ４１４に進み、第２のタイミング調整シーケンスの信号が伝送された場合はＳ４１６に進み、その他の場合はＳ４０６に進む。
【００９６】
ステップ４１４（Ｓ４１４）において、制御部４８（図７）は、タイミング制御信号Ｄ１−２をバスＩＦ４６の第１のタイミング調整部４２０に対して出力し、送信タイミングを変化（ｐ（ｎ）←ｐ（ｎ＋１））させてＳ４２０に進む。
【００９７】
ステップ４２０（Ｓ４２０）において、制御部４８は、マスタノード３から受信した信号が選択結果またはタイミング変更のいずれであるかを確認し、タイミング変更の場合はＳ４０６に進み、選択結果の場合はＳ４２２に進む。
【００９８】
ステップ３２４（Ｓ３２４）において、例えば、図１５（Ｃ）に示すタイミング１〜８の照合結果を、ＲＡＭ３８６から制御部３８のＣＰＵ３８０が読み込む。
【００９９】
ステップ３２６（Ｓ３２６）において、図１５（Ｃ）に示すタイミング１〜８の照合結果からＣＰＵ３８０は、８種類の受信したタイミングの中から最適なタイミングを選択する。
選択は、結果１が“ＯＫ”である受信したタイミングのうち、結果２の必要なシフト数がなく、良好な受信結果の中央である受信のタイミングで設定したタイミングを、スレーブノード４または５の最適送信タイミングとする方法で行う。
【０１００】
ステップ３２８（Ｓ３２８）において、最適なタイミングが選択された場合はＳ３３６の処理に進み、最適なタイミングがない場合はＳ３３０に進む。
【０１０１】
ステップ３３０（Ｓ３３０）において、マスタノード３は、テストパターンを受信したタイミングの変化した回数をカウントするカウンタＡ（ｎ）をＡ（１）として初期化する。
【０１０２】
ステップ３３２（Ｓ３３２）において、制御部３８は、スレーブノード４または５に対して、第２のタイミングｑ（ｍ）の変更指示を送信する。
【０１０３】
ステップ３３４（Ｓ３３４）において、マスタノード３は、第２のタイミングｑ（ｍ）の変更指示を送信する設定された時間の経過を、例えば、制御部３８に含まれるＣＰＵ３８０のタイマなどによって確認し、設定時間経過後にＳ３０６へ進む。
【０１０４】
ステップ４１６（Ｓ４１６）において、制御部４８（図７）は、タイミング制御信号Ｄ２−２をバスＩＦ４６の第２のタイミング調整部４２２に対して出力し、送信タイミングを変化（ｑ（ｍ）←ｑ（ｍ＋１））させる。
【０１０５】
ステップ４１８（Ｓ４１８）において、制御部４８は、タイミング制御信号Ｄ１−２をバスＩＦ４６の第１のタイミング調整部４２０に対して出力し、受信タイミングを変化（ｐ（ｎ）←ｐ（１））させて初期値にもどす。
【０１０６】
ステップ３３６（Ｓ３３６）において、マスタノード３は、Ｓ３２８で最適なタイミングが有った場合、Ｓ３２６で選択されたスレーブノード４または５の最適送信タイミングの結果をスレーブノード４または５に対して送信しＳ３３８の処理に進む。
【０１０７】
ステップ４２２（Ｓ４２２）において、制御部４８は、ＲＡＭ３８６に選択されたｐ（ｎ），ｑ（ｍ）を格納し、さらにｑ（ｍ）をＦＬＡＳＨ＿ＲＯＭ４０２に格納する。
【０１０８】
ステップ４２４（Ｓ４２４）において、制御部４８（図７）のＣＰＵ３８０は、ＲＡＭ３８６に格納された最適受信タイミングの選択結果をもとに、第１のタイミング調整部４２０および第２のタイミング調整部４２２の遅延を設定する。
【０１０９】
ステップ４２６（Ｓ４２６）において、スレーブノード４または５は、テストパターンの送信を中止する。
【０１１０】
ステップ３３８（Ｓ３３８）において、マスタノード３は、全てのノードに対してタイミング調整を終了したかどうかを確認し、終了していない場合はＳ３４０に進み、終了した場合はＳ３４２に進む。
【０１１１】
ステップ３４０（Ｓ３４０）において、制御部３８は、スレーブノードのＩＤをＩＤ＋１に変更する。
【０１１２】
ステップ３４２（Ｓ３４２）において、マスタノード３は、スレーブノード４および５に対してタイミング調整の終了通知を送信する。
【０１１３】
ステップ３４４（Ｓ３４４）において、マスタノード３は、終了通知を送信する設定された時間の経過を、例えば、制御部３８に含まれるＣＰＵ３８０のタイマなどによって確認し、設定時間経過後にＳ３４６へ進む。
【０１１４】
ステップ３４６（Ｓ３４６）において、スレーブノード４および５は、最終結果出力手段（図示せず）によって、タイミング調整の最終結果およびステータスを出力する。
【０１１５】
以上説明したように、スレーブノード４および５が第１のタイミング調整部４２０および第２のタイミング調整部４２２を含み、一度設定された第２のタイミング調整部４２２の遅延ｑ（ｍ）をＲＡＭ３８６、およびＦＬＡＳＨ＿ＲＯＭ４０２などの不揮発性メモリに格納することにより、信号伝送システム１の所定の動作の合間および電源オン時のいずれにも短いタイミング調整時間で高精度なタイミング調整を行なうことができる。
また、複数のチャンネルを含む信号伝送路において、全てのチャンネルで伝送される信号を用いてタイミング調整を行なうことにより、チャンネル間のスキューが生じている信号に対しても正確なタイミング調整を行なうことができる。
【０１１６】
［変形例］
以下、本発明の実施形態に対する変形例を説明する。
信号伝送システム１において、マスタノード３の制御部３８（図３）、スレーブノード４の制御部４８（図７）およびスレーブノード５の制御部４８（図１２）にそれぞれ含まれるＣＰＵ３８０を、ＦＰＧＡやＡＳＩＣなどを用いたロジック回路によって構成してもよい。
また、クロック・フレーム発生３０を、オシレータなどの発振回路によりフレーム信号ＦＲを発生させ、ＰＬＬなどにより１０てい倍してクロック信号ＣＬＫを生成する構成としてもよい。
ノード間におけるタイミング調整が完了する以前には、低速で常に正常にデータの送受信が可能なコントロール信号バス６を介して、初期設定のためのマスタノード３とスレーブノード４，５との間の信号の送受信を行なってもよい。
【０１１７】
信号伝送の同期をとるために伝送される同期信号は、フレーム信号ＦＲまたはクロック信号ＣＬＫのいずれで伝送されてもよい。
フレーム信号ＦＲなどの同期信号と、データ信号ＤＡＴＡとのタイミングを調整する場合、データ信号ＤＡＴＡに対する同期信号の遅延により同期をさせても、同期信号に対するデータ信号ＤＡＴＡの遅延により同期をさせてもよい。
【０１１８】
【発明の効果】
以上説明したように、本発明にかかる信号伝送システムによれば、伝送タイミングの調整を高精度に行なう場合においても、伝送する信号に対して複数のタイミング調整回路を設けることにより、短時間に正確な伝送タイミングの調整を行なうことが可能である。
【図面の簡単な説明】
【図１】本発明にかかる信号伝送システムの構成を示す図である。
【図２】図１に示した信号伝送システムにおいて、スレーブノードＺの数を２（ｉ＝２）および光バスの数を１（ｊ＝１）とした場合の具体例を示す図である。
【図３】図２に示したマスタノードＸの構成を示す図である。
【図４】１つの伝送フレームに対する各信号の関係を示す図であって、図４（Ａ）はクロック信号ＣＬＫを示し、図４（Ｂ）はフレーム信号ＦＲを示し、図４（Ｃ）は１０ビットのシリアルデータを示し、図４（Ｄ）はパラレルデータの例を示し、図４（Ｅ）は伝送タイミングをテストする際に送信される送信テストパターンの例を示し、図４（Ｆ）は伝送タイミングをテストする際に受信された受信テストパターンの例を示す図である。
【図５】図３に示したバスＩＦ（Ａ）の構成を示す図である。
【図６】図３に示したバスＩＦ（Ｂ）の構成を示す図である。
【図７】図２に示したスレーブノードＹの構成を示す図である。
【図８】図７に示したバスＩＦ（Ｃ）の構成を示す図である。
【図９】第１のタイミング調整部および第２のタイミング調整部により、クロック信号ＣＬＫに対してタイミングを変化させられたシリアルデータを示す図である。
【図１０】光バスのＤＡＴＡバスを介して伝送された４つのデータ信号のチャンネル間スキューと、全チャンネルのデータ同一範囲を示す図である。
【図１１】図７に示したバスＩＦ（Ｄ）の構成を示す図である。
【図１２】図２に示したスレーブノードＺの構成を示す図である。
【図１３】図２に示す信号伝送システムにおいて、スレーブノードＹおよびＺがそれぞれ受信タイミングを調整する受信調整シーケンスを示すフローチャートである。
【図１４】図１３および図１７に示した通信タイミング初期化のシーケンスを示すフローチャートである。
【図１５】タイミング調整に用いられるテストパターンと、テスト結果の例を示す図であって、図１５（Ａ）は、送信するテストパターン例（ビット列１）を示し、図１５（Ｂ）は、ビット列１を受信した受信例（ビット列２）を示し、図１５（Ｃ）は、データ信号の遅延を連続的に変化させて、３２種類の異なるタイミングでテストパターンを受信した結果の例を示す図表である。
【図１６】スレーブノードの送信調整シーケンス（マスタノードＸ側）を示すフローチャートである。
【図１７】スレーブノードの送信調整シーケンス（スレーブノードＹおよびＺ側）を示すフローチャートである。
【符号の説明】
１・・・信号伝送システム
２０・・・マスタ送信用光バス
２２−１〜２２−ｊ・・・スレーブ送信用光バス
３・・・マスタノードＸ
３０・・・クロック・フレーム発生
３００・・・処理回路（ａ）
３２・・・バスＩＦ（Ａ）
３２０・・・１０入力Ｐ／Ｓ回路アレイ
３２２・・・送信回路アレイ
３２４・・・ＥＯ変換回路アレイ
３４・・・クロック再生（ａ）
３６・・・バスＩＦ（Ｂ）
３６４・・・１０出力Ｓ／Ｐ回路アレイ
３６２・・・受信回路アレイ
３６０・・・ＯＥ変換回路アレイ
３８・・・マスタタイミング制御部
３８０・・・ＣＰＵ
３８２・・・メモリ部
３８４・・・ＲＯＭ
３８６・・・ＲＡＭ
４・・・スレーブノードＹ
４０・・・クロック再生（ｂ）
４００・・・処理回路（ｂ）
４０２・・・ＦＬＡＳＨ＿ＲＯＭ
４２・・・バスＩＦ（Ｃ）
４２０・・・第１のタイミング調整部
４２２・・・第２のタイミング調整部
４４・・・フレーム送信回路
４６・・・バスＩＦ（Ｄ）
４８・・・スレーブタイミング制御部
５−１〜５−ｉ・・・スレーブノードＺ
５０・・・クロック再生（ｃ）
６・・・コントロール信号バス
【図１】
2004112284.tif 000003
【図２】
2004112284.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004112284.tif 000012
【図１１】
2004112284.tif 000013
【図１２】
2004112284.tif 000014
【図１３】
2004112284.tif 000015
【図１４】
2004112284.tif 000016
【図１５】
2004112284.tif 000017
【図１６】
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【図１７】
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