(57)【要約】【課題】ダミーを作成しても、上層配線の寄生容量を均一に保ち、かつシリサイドプロセスを用いてもウエル間を短絡させることのない半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、複数の活性領域を画定する素子分離領域と、各活性領域に半導体素子を形成するため、活性領域表面上に形成されたゲート電極と、ゲート電極を覆って、半導体基板上に形成された層間絶縁膜と、層間絶縁膜を貫通し、複数の半導体素子領域を接続するローカル配線と、ローカル配線とは電気的に分離して形成された複数のローカル配線ダミーと、各々が、素子分離領域を貫通するように形成された活性領域ダミー、活性領域ダミーとその上に形成されたゲート電極ダミーの積層ダミー、素子分離領域の上に形成されたゲート電極ダミーのいずれかを含む、複数の下層ダミーと、を有し、ローカル配線ダミーの各々は２つの下層ダミーには接続されないように配置される。【選択図】  図１
2004153091.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
複数の活性領域を画定するように前記半導体基板の表層に形成された素子分離領域と、
前記各活性領域に半導体素子を形成するため、活性領域の基板表面上に形成された少なくとも１つのゲート電極と、
前記ゲート電極を覆って、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、複数の前記半導体素子領域を接続するローカル配線と、
前記層間絶縁膜を貫通し、前記ローカル配線とは電気的に分離して形成された複数のローカル配線ダミーと、
各々が、前記素子分離領域を貫通するように形成された活性領域ダミー、前記素子分離領域を貫通するように形成された活性領域ダミーとその上に形成されたゲート電極ダミーの積層ダミー、前記素子分離領域の上に形成されたゲート電極ダミーのいずれかを含む、複数の下層ダミーと、
を有し、前記ローカル配線ダミーの各々は２つの下層ダミーには接続されないように配置されている半導体装置。
【請求項２】
前記ローカル配線ダミーは、前記ローカル配線の幅の１〜２倍の幅を有する請求項１記載の半導体装置。
【請求項３】
前記下層ダミーが活性領域ダミーである請求項２記載の半導体装置。
【請求項４】
前記半導体基板はｐウエルとｎウエルを含み、前記活性領域は前記ゲート電極両側にシリサイド層を含み、前記各活性領域ダミーはｐウエルとｎウエルにまたがらない請求項３記載の半導体装置。
【請求項５】
前記ローカル配線ダミーは前記活性領域ダミーの上面内にのみ配置されている請求項３記載の半導体装置。
【請求項６】
前記下層ダミーが前記素子分離領域上に形成させたゲート電極ダミーである請求項２記載の半導体装置。
【請求項７】
前記ローカル配線ダミーが前記ゲート電極ダミー上面の上にのみ形成されている請求項６記載の半導体装置。
【請求項８】
前記下層ダミーが前記積層ダミーであり、前記ローカル配線ダミーは２つ以上の積層ダミーに接続されない請求項２記載の半導体装置。
【請求項９】
前記積層ダミーのゲート電極ダミーが２つ以上の活性領域ダミーの上には延在しない請求項８記載の半導体装置。
【請求項１０】
前記下層ダミーが半導体素子の基準配列方向に対して斜めに配列されている請求項１〜９のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に電気回路としては機能しないダミー構造を有する半導体装置に関する。ダミー構造としては活性領域ダミー、ゲート電極ダミー、ローカル配線ダミー等がある。
【０００２】
【関連技術】
近年、半導体集積回路装置の集積度の向上に伴い、素子分離技術としてＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）に代って平坦性に優れたＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）が採用されるようになった。ゲート長は益々短くなり、ゲート電極のパターニングには高い加工精度が要求される。さらに、ＭＯＳトランジスタ、キャパシタ等のデバイス同士を局所的な範囲で電気的に接続するローカル配線を用いることが多くなっている。
【０００３】
例えば、シリコン基板上に、バッファ酸化シリコン膜、窒化シリコン膜を形成し、活性領域を画定する素子分離領域の形状を有する開口を形成する。窒化シリコン膜をマスクとし、シリコン基板をエッチングして素子分離用溝を形成する。
【０００４】
酸化シリコン膜等の絶縁層を堆積し、素子分離用溝を埋め込む。窒化シリコン膜上に堆積した不要な絶縁膜を化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）で除去する。素子分離領域を備え、平坦な表面を有するシリコン基板が得られる。
【０００５】
窒化シリコン膜のマスクを除去し、必要なイオン注入を行なった後、活性領域表面にゲート酸化膜、多結晶シリコン膜を形成し、ホトレジストパターンを用いた異方性エッチングによりゲート電極（及びワード線）をパターニングする。高精度のパターニングにより、ゲート長の短いゲート電極が形成される。
【０００６】
ゲート電極両側にエクステンション領域用のイオン注入を行なった後、酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行なってサイドウォールスペーサを形成する。ゲート電極及びサイドウォールスペーサをマスクとし、高濃度のソース／ドレイン領域用のイオン注入を行う。アニ−リングを行い、イオン注入した不純物を活性化する。
【０００７】
ゲート電極及びソース／ドレイン領域の抵抗を低減したい場合には、さらにシリコン基板表面上にＣｏ等のシリサイド化可能な金属を堆積し、シリサイド化反応を行って露出しているシリコン表面にシリサイド層を形成する。
【０００８】
その後、ゲート電極を埋め込む層間絶縁膜を堆積する。ゲート電極等に基づく表面の凹凸をＣＭＰを行って平坦化する。電極引き出し用のビア孔及びローカル配線用の溝を異方性エッチングにより形成する。ローカル配線用溝は、例えば一定の幅を有する。Ｔｉ層、ＴｉＮ層、Ｗ層等の金属層を堆積し、ビア孔及びローカル配線用溝を埋め込む。層間絶縁膜表面上に堆積した不要の金属層をＣＭＰ等により除去する。その後、必要な上層配線及び層間絶縁膜を形成する。
【０００９】
シリコン基板表面上のゲート電極、ローカル配線は、集積度が高く、最も精度が必要とされる。高精度のホトリソグラフィーは、下地表面が平坦なことを要求する。表面に凹凸があると、ホトリソグラフィにおける像転写精度が低下してしまう。ゲート電極やローカル配線（ビア孔を含む）のエッチングにおいてエッチング対象領域の分布にバラツキがあると、エッチレートにバラツキを生じてしまう。
【００１０】
ＳＴＩ作成工程において、素子分離領域の分布に大きなバラツキがあると、太幅の溝に埋め込まれた酸化シリコン膜中央部が他より早く研磨されてしまうディッシングが生じる。又、太幅の溝にはされまれた細幅の活性領域や、細幅の活性領域が密集している領域においては、ＣＭＰが窒化シリコン膜で停止せず、活性領域が研磨されてしまうエロージョンが生じる。このような現象により、基板表面の平坦性が失われると、その後の上層に対するリソグラフィ工程に影響を与える。
【００１１】
層間絶縁膜にビア孔やローカル配線用溝を形成し、導電層を埋め込んだ後行うＣＭＰにおいても、ビア導電体やローカル配線の分布にバラツキがあると、同様の現象が生じる。
【００１２】
表面の平坦性を確保するためには、素子分離領域によって画定される活性領域の他、活性領域ダミーを配置することが望まれ、ビア孔やローカル配線用溝の配置においても同様ローカル配線ダミーを配置することが望まれる。ゲート電極作成工程においても、ゲート電極の分布を均一化させるため、ゲート電極ダミーを形成することが望まれる。このようなダミー領域は、自動演算によって設計される場合が多い。しかしながら、ダミー領域の形成により他の問題が生じることもある。
【００１３】
図９（Ａ）、（Ｂ）は、活性領域ダミーの形成により問題が生じる場合を示している。活性領域ＡＲは、素子分離領域内に露出したシリコン表面である。活性領域ＡＲを横切るように、絶縁ゲート電極Ｇが形成されている。活性領域ＡＲ下部には、ｎ型ウエルＮＷが延在する。ｎ型ウエルＮＷの周囲は、ｐ型ウエルＰＷが取り囲んでいる。このような配置において、活性領域ダミーＡＲＤを図に示すように、ｎ型ウエルＮＷとｐ型ウエルＰＷの境界をまたぐように形成すると、問題が生じる。
【００１４】
図９〈Ｂ〉に示すように、ｎ型ウエルＮＷ、ｐ型ウエルＰＷの境界をまたぐように活性領域ダミーＡＲＤが形成され、その表面にシリサイド層ＳＩＬが形成されると、シリサイド層ＳＩＬによってｎ型ウエルＮＷとｐ型ウエルＰＷが短絡されてしまう。
【００１５】
図９（Ｃ）は、素子分離領域ＳＴＩ表面上に形成されたゲート電極ダミーＧＤの構成を示す。ゲート電極を素子分離領域上に延在させると、同様の断面構造となる。多結晶シリコン層のパターンが形成され、その側壁上にはサイドウォールスペーサが形成されている。又、多結晶シリコン層表面にはシリサイド層ＳＩＬが形成されている。
【００１６】
活性領域ダミーＡＲＤ、ゲート電極ダミーＧＤを形成した後、その上に形成する層間絶縁膜にローカル配線ダミーＬＩＤを形成する。ローカル配線ダミーにとって活性領域ダミーＡＲＤ及びゲート電極ダミーＧＤは、下層に当るダミーであるため、まとめて下層ダミーＬＤと呼ぶ。
【００１７】
図９（Ｄ）は、活性領域ダミーＡＲＤ、ローカル配線ダミーＬＩＤを介して問題が生じる場合を示す。図９（Ａ）同様の構成において、ｎ型ウエルＮＷ内に活性領域ダミーＡＲＤ１、ｐ型ウエルＰＷ内に活性領域ダミーＡＲＤ２が形成されている。実デバイスのローカル配線ＬＩ１、ＬＩ２を形成する工程と同時に、ローカル配線ダミーＬＩＤを形成する。
【００１８】
ローカル配線ダミーＬＩＤが、活性領域ＡＲＤ１、ＡＲＤ２を電気的に接続すると、ローカル配線ダミーＬＩＤを介してｎ型ウエルＮＷ、ｐ型ウエルＰＷが短絡されてしまう。活性領域ダミーとローカル配線ダミーとを互いに独立に設計すると、このような問題が生じる。
【００１９】
図９（Ｅ）は、ダミー形成により生じる他の問題を例示する。下層ダミーＬＤが配置された上に、ローカル配線ダミーＬＩＤが配置され、下層ダミーＬＤを電気的に接続したとする。この領域上に配線を形成すると、配線とローカル配線ダミーＬＩＤが寄生容量を形成する。ローカル配線ダミーＬＩＤが複数の下層ダミーに電気的に接続されていると、寄生容量が大きくなってしまう。寄生容量が不均一にばらつくと、配線の電気的性能がばらついてしまう。
【００２０】
寄生容量均一化のため、ダミーパターンを装置の基本軸に対して斜めに配列する提案もある。
【００２１】
【特許文献１】
特許第３２４７６００号公報
【００２２】
【発明が解決しようとする課題】
本発明の目的は、ダミーによって平坦性を確保すると共に、ダミー形成により実デバイスに与える影響を低減した半導体装置を提供することである。
【００２３】
本発明の他の目的は、ダミーを作成しても、上層配線の寄生容量を均一に保ち、かつシリサイドプロセスを用いてもウエル間を短絡させることのない半導体装置を提供することである。
【００２４】
【課題を解決するための手段】
本発明の１観点によれば、半導体基板と、複数の活性領域を画定するように前記半導体基板の表層に形成された素子分離領域と、前記各活性領域に半導体素子を形成するため、活性領域の基板表面上に形成された少なくとも１つのゲート電極と、前記ゲート電極を覆って、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、複数の前記半導体素子領域を接続するローカル配線と、前記層間絶縁膜を貫通し、前記ローカル配線とは電気的に分離して形成された複数のローカル配線ダミーと、各々が、前記素子分離領域を貫通するように形成された活性領域ダミー、前記素子分離領域を貫通するように形成された活性領域ダミーとその上に形成されたゲート電極ダミーの積層ダミー、前記素子分離領域の上に形成されたゲート電極ダミーのいずれかを含む、複数の下層ダミーと、を有し、前記ローカル配線ダミーの各々は２つの下層ダミーには接続されないように配置されている半導体装置が提供される。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
図１は、本発明の実施例による半導体装置の表面配置の例を示す。ＳＴＩによる素子分離領域４の中に、活性領域ＡＲ（ｎ）、ＡＲ（ｐ）が画定されている。ｐチャンネルＭＯＳトランジスタ用活性領域ＡＲ（ｐ）は、ｎ型ウエルＮＷ内に配置されている。ｎ型ウエルＮＷを取り囲むように、ｐ型ウエルＰＷが配置されている。ｎチャンネルＭＯＳトランジスタ用活性領域ＡＲ（ｎ）はｐ型ウエルＰＷ内に配置されている。ｎ型ウエルＮＷ、ｐ型ウエルＰＷの領域内に、それぞれ境界を跨がないように活性領域ダミー１８が配置されている。
【００２６】
活性領域ＡＲ（ｎ）を横切るように、ゲート電極Ｇが形成されている。ゲート電極Ｇと同一層により、各活性領域ダミー１８上にゲート電極ダミー１９が形成されている。活性領域に形成した半導体素子の所望領域間を接続するように、ローカル配線ＬＩが形成されている。
【００２７】
又、各活性領域ダミー１８上にも、ローカル配線ダミー２０が形成されている。ローカル配線ダミー２０は、その下のゲート電極ダミー１９上に形成され、ゲート電極ダミー１９は、その下の活性領域１８領域内に形成されている。
【００２８】
ゲート電極ダミーの幅は、種々のゲート電極幅から最適幅を選択して採用すればよい。ローカル配線は一般的に単一の幅が採用されている。ローカル配線ダミーの幅は、ローカル配線と同一でもよいが、より大きくしてもよい。但し、ローカル配線ダミーの幅は、ローカル配線の幅の１〜２倍とすることが好ましい。２種類以上の幅を採用することも可能である。
【００２９】
このような配置とすれば、ローカル配線ダミー２０が、複数の活性領域ダミー１８に接続されることはない。活性領域ダミー１８は、ウエル間をまたいでは形成されていないため、ｎ型ウエルＮＷ、ｐ型ウエルＰＷは短絡されることがない。ローカル配線ダミー２０が、複数のゲート電極ダミー１９又は複数の活性領域ダミー１８に接続されないため、局所的に寄生容量が増大することも防止される。
【００３０】
図２（Ａ）は、図１に示した構成の等価回路図を示す。ｐチャネルＭＯＳトランジスタＰＭＯＳ１、ＰＭＯＳ２が対向配置され、ソース／ドレイン領域が共通に接続されている。この並列接続に対し、ｎチャネルＭＯＳトランジスタＮＭＯＳ１、ＮＭＯＳ２が直列に接続されている。又、ＰＭＯＳ１とＮＭＯＳ１のゲート電極は相互接続され、ＰＭＯＳ２とＮＭＯＳ２のゲート電極も相互接続されている。この並列／直列接続が、電源配線ＶＤＤとＧＮＤとの間に接続される。
【００３１】
図２（Ｂ）は、図１のＩＩＢ−ＩＩＢ線に沿う断面構成を示す。ｐ型シリコン基板
１の表面上に、ＳＴＩによる素子分離領域４が形成されている。シリコン基板１表層には、ｐ型ウエル５、ｎ型ウエル６が形成されている。ｎ型ウエル６の一部が活性領域として露出している。又、ｐ型ウエル５の領域に、素子分離領域４が除去された活性領域ダミー１８が配置されている。
【００３２】
活性領域表面及びゲート電極表面には、コバルトシリサイド等のシリサイド層１０ｘが形成されている。ゲート電極ダミーＧＤの表面上にも、同様のシリサイド層１０ｘが形成されている。活性領域ダミー１８表面上にもシリサイド層１０ｘが形成されている場合を図示したが、ゲート電極ダミーを広く設計し、シリサイド層が形成されないようにしてもよい。
【００３３】
ｎ型ウエル６の表面上に、絶縁ゲート電極構造Ｇが形成され、活性領域ダミー１８表面上にも、ゲート電極ダミーＧＤが形成されている。ゲート電極Ｇ及びゲート電極ダミーＧＤを覆って、窒化シリコン層１１が基板上に形成され、さらにその上に酸化シリコンの層間絶縁膜１２が形成されている。
【００３４】
層間絶縁膜１２にはローカル配線用溝が形成され、これらの溝内にローカル配線１３が形成されている。活性領域ダミー１８上方の領域にも、同様の溝が形成され、ローカル配線ダミー２０が形成されている。
【００３５】
図２（Ｂ）に示すように、ローカル配線ダミー２０は、その下層にゲート電極ダミー１９及び／又は活性領域ダミー１８を備えるが、それぞれのダミー領域はそれぞれ独立に保たれている。面内方向で複数のダミー領域が接続され、意図せぬ結果を生じることが防止されている。以下、図２（Ｂ）に示す構成を作成する製造方法を説明する。
【００３６】
図３（Ａ）に示すように、シリコン基板１表面上に、９００℃の塩酸酸化により、酸化シリコン膜２を厚さ約１０ｎｍ成長する。酸化シリコン膜２の上に、化学気相堆積（ＣＶＤ）により、窒化シリコン膜３を厚さ約１１０ｎｍ成膜する。
【００３７】
窒化シリコン膜３の上にレジストパターンを形成し、異方性エッチングにより窒化シリコン膜３、酸化シリコン膜２をエッチングする。その後レジストパターンは除去する。次に、窒化シリコン膜３をマスクとして、シリコン基板１の異方性エッチングを行なう。例えば、厚さ約３００ｎｍのシリコン基板表面層をエッチングする。深さ約３００ｎｍのトレンチが形成される。
【００３８】
図３（Ｂ）に示すように、トレンチを形成したシリコン基板上に、ＣＶＤにより酸化シリコン膜４を厚さ約５００ｎｍ成膜する。窒化シリコン膜３上に堆積した不要の酸化シリコン膜４を化学機械研磨（ＣＭＰ）により除去する。窒化シリコン膜３は、ＣＭＰのストッパとして機能する。活性領域ダミーを形成することにより、素子分離領域を均一化することができ、ディッシングやエロージョンを低減することができる。
【００３９】
図３（Ｃ）に示すように、熱燐酸溶液を用い、窒化シリコン膜３を除去する。酸化シリコン膜２も弗酸溶液により除去してもよい。この場合は、新たに酸化シリコン膜を厚さ約１０ｎｍ程度９００℃の塩酸酸化により成長する。シリコン基板１表面上に、ｎチャネル領域、ｐチャネル領域を分離するレジストマスクを形成し、それぞれ別箇のイオン注入を行ない、ウエル領域を形成する。
【００４０】
例えば、ドーズ量約１×１０１３ｃｍ−２程度の不純物をイオン注入する。このようにして、ｎウエル６、ｐウエル５を作成する。その後、イオン注入に用いた酸化シリコン膜２’を除去する。
【００４１】
図４（Ｄ）に示すように、露出したシリコン表面に熱酸化により、厚さ約１ｎｍのゲート酸化膜７を成長する。ゲート酸化膜７の上に、多結晶シリコン層をＣＶＤにより厚さ約１１０ｎｍ成膜する。多結晶シリコン層８の上に、ゲート電極パターンのレジストパターンＰＲＧを形成する。ゲート電極ダミーのパターンも含まれる。レジストパターンＰＲＧをマスクとし、多結晶シリコン層８のエッチングを行なう。活性領域上にゲート電極が形成される。ダミー領域上では、ゲート電極ダミーがエッチングされる。
【００４２】
孤立したゲート電極と密集したゲート電極とが混在すると、孤立したゲート電極は過度にエッチングされ易い。ゲート電極ダミーを配置することにより、ゲート電極のエッチングを均一化することができる。続いて、ｐチャネル領域、ｎチャネル領域別箇に、例えば、ドーズ量約１×１０１４ｃｍ−２のイオン注入を行ない、エクステンション領域Ｅを形成する。
【００４３】
図４（Ｅ）に示すように、基板表面上に、酸化シリコン層９をＣＶＤにより厚さ約１００ｎｍ成膜する。酸化シリコン膜９に対し異方性エッチングを行ない、平坦な表面上の酸化シリコン膜９を除去する。ゲート電極８の側壁上には、酸化シリコン膜９が残り、サイドウォールスペーサを形成する。
【００４４】
図４（Ｆ）に示すように、ｎチャネル領域、ｐチャネル領域別箇に高濃度の不純物イオン注入を行ない、例えば、ドーズ量約１×１０１５ｃｍ−２の不純物をイオン注入し、高濃度のソース／ドレイン領域Ｓ／Ｄを形成する。イオン注入後、約１０５０℃のラピッドサーマルアニール（ＲＴＡ）を行うことにより、イオン注入された不純物を活性化する。
【００４５】
次に、基板１表面上に、スパッタリングによりコバルト膜１０を、例えば厚さ５ｎｍ成膜する。５２０℃程度でアニールを行うことにより、ゲート電極８表面上及び露出しているソース／ドレイン領域Ｓ／Ｄ表面上にコバルトシリサイドを形成する。
【００４６】
図５（Ｇ）に示すように、コバルトシリサイド層１０ｘを形成した後、未反応の金属層を除去し、窒化シリコン膜１１を厚さ約４０ｎｍＣＶＤにより成膜する。窒化シリコン膜１１上に、酸化シリコン膜１２を厚さ約６５０ｎｍ成膜する。酸化シリコン膜１２表面を、ＣＭＰにより平坦化した後、その表面上にレジストパターンＰＲＬを形成し、ローカル配線のパターン及びローカル配線ダミーのパターンを異方性エッチングによりエッチングする。エッチング後ホトレジストパターンＰＲＬは除去する。
【００４７】
図５（Ｈ）に示すように、ローカル配線用溝を形成した基板表面上にチタン膜、窒化チタン膜をそれぞれ厚さ約１０ｎｍづつＣＶＤにより成膜し、さらにタングステン膜をＣＶＤにより厚さ約２００ｎｍ成膜する。ローカル配線用溝は、積層金属層１３のローカル配線により埋め戻される。酸化シリコン膜１２表面上に堆積した不要な金属層は、ＣＭＰにより除去する。ローカル配線と共にローカル配線ダミーを形成することにより、ＣＭＰを良好に平坦に行なうことができる。
【００４８】
図５（Ｉ）は、このようにして形成されるダミー領域の構成を概略的に示す。素子分離領域４を貫通して、活性領域ダミー１８が形成される。活性領域ダミーの上にゲート電極ダミー１９が形成され、その上にローカル配線ダミー２０が形成される。なお、ゲート電極ダミーの側壁には、サイドウォールスペーサ９が形成されている。サイドウォールスぺーサ９は絶縁物であるため、電気的接続を形成する能力は無い。導電性ゲート電極の領域が活性領域ダミー領域内に配置される時、ゲート電極ダミーは活性領域ダミー内にあると表現する。
【００４９】
以上説明した実施例においては、活性領域ダミー、ゲート電極ダミー、ローカル配線ダミーが積層されて積層ダミー構造を形成した。積層ダミー構造はウエル間を短絡することなく、かつ互に独立に形成される。積層ダミーの構造は、上述のものに限らない。また、活性領域ダミーとゲート電極ダミーは必ずしも両者設けられる必要は無い。
【００５０】
図６（Ａ）（Ｂ）は、以上説明した実施例の変形例を示す。図１の構成においては、１つの活性領域ダミー上に１つのゲート電極ダミーが形成され、その上に１つのローカル配線ダミーが形成された。
【００５１】
図６（Ａ）においては、活性領域ダミー１８の上に１つのゲート電極ダミー１９が形成され、ゲート電極ダミー１９の上に２つのローカル配線ダミー２０が形成されている。２つのローカル配線ダミー２０は、下層ダミーにより互いに電気的に接続されてもよいが、２つの下層ダミーを接続することはない。その他の点は前述の実施例と同様である。
【００５２】
図７〈Ａ）、（Ｂ）は、ゲート電極ダミーを形成せず、活性領域ダミーの上にローカル配線ダミーを形成した構成を示す。活性領域ダミー１８は、ｎウエルＮＷ、ｐウエルＰＷ内にそれぞれ分離して形成されている。活性領域ダミー１８表面上には、シリサイド層１０ｘが形成されてもよい。ローカル配線ダミー２０は、活性領域ダミー１８領域内に形成される。従って、ローカル配線ダミー２０が２つの活性領域ダミー１８を電気的に接続することは無い。
【００５３】
図８（Ａ）、（Ｂ）は、活性領域ダミーを形成せず、ゲート電極ダミーを形成し、その上にローカル配線ダミーを形成する構成を示す。ローカル配線ダミー２０は、素子分離領域４の上に形成されたゲート電極ダミー１９の上に形成される。ローカル配線ダミー２０は、２つのゲート電極ダミーを電気的に接続することがないように配置されている。
【００５４】
以上説明した実施例によれば、ダミー領域はそれぞれ積層構造で形成され、２つの下層ダミーが上層により接続されることはないように配置されている。従って、ダミー領域はその寄生容量を含めて均一化されている。配線は図中縦方向、横方向（基準方向）に配列される。図に示すように、ダミー領域を主回路の基準配列方向に対し斜めに配列することにより、配線に付される寄生容量は均一化される。ウエル間の短絡も防止される。
【００５５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００５６】
【発明の効果】
ダミー構造を形成しても、ウエル間の短絡等の電気的不都合が生じることは防止される。ダミー構造の上に配線を形成した時に、付与される寄生容量は均一化される。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の平面構成を示す平面図である。
【図２】図１の実施例による半導体装置の等価回路図及び部分断面図である。
【図３】図２（Ｂ）に示す構成を製造する方法の主要工程を示す断面図である。
【図４】図２（Ｂ）に示す構成を製造する方法の主要工程を示す断面図である。
【図５】図２（Ｂ）に示す構成を製造する方法の主要工程を示す断面図である。
【図６】図１に示す実施例の変形例を示す平面図及び断面図である。
【図７】本発明の他の実施例による半導体装置の構成を示す平面図及び断面図である。
【図８】本発明のさらに他の実施例による半導体装置の構成を示す平面図及び断面図である。
【図９】関連技術を示す平面図である。
【符号の説明】
１      シリコン基板
２      バッファ酸化シリコン膜
２’        酸化シリコン膜
３      窒化シリコン膜
４      酸化シリコン膜
５      ｐウエル
６      ｎウエル
７      ゲート酸化膜
８      多結晶シリコン膜
９      サイドウォールスペーサ
１０    コバルト膜
１０ｘ  コバルトシリサイド膜
１１    窒化シリコン膜、
１２    層間絶縁膜（酸化シリコン膜）
１３    金属積層（ローカル配線）
１８    活性領域ダミー
１９    ゲート電極ダミー
２０    ローカル配線ダミー
ＮＭＯＳ  ｎチャネルＭＯＳトランジスタ
ＰＭＯＳ  ｐチャネルＭＯＳトランジスタ
ＶＤＤ    電源電圧
ＧＮＤ    接地電圧
ＰＲＧ    （ゲート電極用）ホトレジストパターン
ＰＲＬ    （ローカル配線用）ホトレジストパターン
ＡＲ    活性領域
ＡＲＤ  活性領域ダミー
Ｇ      ゲート電極
ＧＤ    ゲート電極ダミー
ＬＩ    ローカル配線
ＬＩＤ  ローカル配線ダミー
ＮＷ    ｎウエル
ＰＷ    ｐウエル
ＳＩＬ  シリサイド層
ＳＴＩ  シャロートレンチアイソレーション
【図１】
2004153091.tif 000003
【図２】
2004153091.tif 000004
【図３】
2004153091.tif 000005
【図４】
2004153091.tif 000006
【図５】
2004153091.tif 000007
【図６】
2004153091.tif 000008
【図７】
2004153091.tif 000009
【図８】
2004153091.tif 000010
【図９】
2004153091.tif 000011
【手続補正書】
【提出日】平成15年10月31日(2003.10.31)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2004153091.tif 000012