(57)【要約】【課題】ゲート抵抗及びオン抵抗が小さく、チップサイズも小さくすることができる半導体装置の製造方法を提供する。【解決手段】Ｎ型の半導体基板上にＮ型の半導体層とＰ型の半導体層が積層した半導体基板を用意する。その半導体基板表面から、Ｎ型の半導体層に達するトレンチを形成する。トレンチの内壁にゲート酸化膜を形成する。トレンチ内に、表面が半導体基板表面より低くなるようにゲート電極材料を充填する。ゲート電極材料表面と半導体基板表面の段部にサイドウォールを形成する。Ｐ型の半導体層表面の一部に、別のＮ型の半導体領域を形成する。半導体領域表面及びトレンチ内に充填されたゲート電極材料表面に、シリサイド層を形成する。このシリサイド層を介して、半導体領域とゲート電極材料にそれぞれ接続する電極を形成する。このシリサイド層の形成により、ゲート抵抗及びオン抵抗の低減が図られ、チップサイズも小さくできる。【選択図】  図８
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【特許請求の範囲】
【請求項１】
一導電型の半導体基板上に一導電型の第１の半導体層と逆導電型の第２の半導体層が積層し、該第２の半導体層から前記第１の半導体層に達するトレンチと、該トレンチ内壁のゲート酸化膜と、ゲート電極と、前記ゲート酸化膜に接する前記第２の半導体層表面の一導電型の第３の半導体領域とを備えた半導体装置の製造方法において、
一導電型の半導体基板上に一導電型の第１の半導体層と逆導電型の第２の半導体層が積層した半導体基板を用意する工程と、
該半導体基板表面から、前記第１の半導体層に達するトレンチを形成する工程と、
該トレンチの内壁にゲート酸化膜を形成する工程と、
該ゲート酸化膜が形成されたトレンチ内に、表面が前記半導体基板表面より低くなるようにゲート電極材料を充填する工程と、
該ゲート電極材料表面と前記半導体基板表面の段部にサイドウォールを形成する工程と、
少なくとも前記第２の半導体層表面の一部に、一導電型の第３の半導体領域を形成する工程と、
該第３の半導体領域表面、前記第２の半導体層表面及び前記トレンチ内に充填されたゲート電極材料表面に、シリサイド層を形成する工程と、
該シリサイド層を介して、前記第３の半導体領域に接続する第１の電極と、前記ゲート電極材料に接続するゲート電極と、前記一導電型の半導体基板に接続する第２の電極とを形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型ＦＥＴ（電界効果トランジスタ）の製造方法に関し、特に大電流、低オン抵抗が要求される用途に好適なトレンチ構造ＭＯＳ型ＦＥＴの製造方法に関する。
【０００２】
【従来の技術】
従来構造のＭＯＳ型ＦＥＴを微細化していくと、オン抵抗が増大していくという問題が発生する。この問題を解消するため、低オン抵抗のＭＯＳ型ＦＥＴとして、トレンチ構造ＭＯＳ型ＦＥＴが提案されている（非特許文献１参照）。
【０００３】
従来のトレンチ構造ＭＯＳ型ＦＥＴの構造を図９に示す。図９において１はドレインの一部を形成するＮ＋型半導体基板、２はドレインの一部を構成するＮ−型エピタキシャル層、３はチャネルが形成されるＰ型領域、４はソースを構成するＮ＋型ソース領域、５はＰ型領域３に電位を印加するＰ＋ボディ領域、６はゲート酸化膜、７はポリシリコンゲート電極、８はポリシリコンゲート取出し電極、９はアルミニウムからなるゲート電極、１０はアルミニウムからなるソース電極、１１はドレイン電極、１２は層間絶縁膜を示す。
【０００４】
通常この種のトレンチ構造ＭＯＳ型ＦＥＴは、ゲート電極を共通に接続して、互いに並列に接続されたＭＯＳ型ＦＥＴがマトリックス状に配置されている。またポリシリコンゲート電極７は、ＭＯＳ型ＦＥＴを取り囲むように格子状に配線された構造となっている。そのため、素子数が多くなるとゲート抵抗が大きくなり、素子のオン抵抗が高くなるという問題があった。
【０００５】
一方ソース電極１０は、Ｎ＋型ソース領域４に接続するとともに同電位をＰ型領域３に印加するためＰ＋ボディ領域５に接続する構造となっていた。このような構造では、ソース電極１０とＮ＋型ソース領域４との接触面積を小さくするとソース電極の接触抵抗が大きくなってしまう。接触抵抗を小さく抑えるためには、接触面積を大きくする必要があり、小型化の妨げとなっていた。
【０００６】
【非特許文献１】
福持泰明、他４名著、「トレンチ構造６０Ｖ耐圧パワーＭＯＳＦＥＴ」、三菱電機技報、Ｖｏｌ．６９、Ｎｏ．３、１９９５年、ｐ．６３−６６
【０００７】
【発明が解決しようとする課題】
このように従来のトレンチ構造ＭＯＳ型ＦＥＴでは、ゲート電極のゲート抵抗やソース電極の接触抵抗が大きくなるという問題があった。そのため、素子のオン抵抗が大きくなったり、チップサイズの低減に限界があるという問題があった。本発明はこれらの問題を解消し、オン抵抗が小さく、チップサイズも小さくすることができるトレンチ構造ＭＯＳ型ＦＥＴの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体装置の製造方法は、一導電型の半導体基板上に一導電型の第１の半導体層と逆導電型の第２の半導体層が積層し、該第２の半導体層から前記第１の半導体層に達するトレンチと、該トレンチ内壁のゲート酸化膜と、ゲート電極と、前記ゲート酸化膜に接する前記第２の半導体層表面の一導電型の第３の半導体領域とを備えた半導体装置の製造方法において、一導電型の半導体基板上に一導電型の第１の半導体層と逆導電型の第２の半導体層が積層した半導体基板を用意する工程と、該半導体基板表面から、前記第１の半導体層に達するトレンチを形成する工程と、該トレンチの内壁にゲート酸化膜を形成する工程と、該ゲート酸化膜が形成されたトレンチ内に、表面が前記半導体基板表面より低くなるようにゲート電極材料を充填する工程と、該ゲート電極材料表面と前記半導体基板表面の段部にサイドウォールを形成する工程と、少なくとも前記第２の半導体層表面の一部に、一導電型の第３の半導体領域を形成する工程と、該第３の半導体領域表面、前記第２の半導体層表面及び前記トレンチ内に充填されたゲート電極材料表面に、シリサイド層を形成する工程と、該シリサイド層を介して、前記第３の半導体領域に接続する第１の電極と、前記ゲート電極材料に接続するゲート電極と、前記一導電型の半導体基板に接続する第２の電極とを形成する工程を含むことを特徴とするものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態の半導体装置の製造方法について説明する。まず、Ｎ＋型半導体基板１上にＮ−型エピタキシャル層２を形成し、Ｐ型不純物をイオン注入した後熱処理を行い、Ｐ型領域３を形成した半導体基板を用意する。その表面に酸化膜と窒化膜の積層膜からなる絶縁膜１２を形成する。その後、トレンチ形成予定領域を開口するようにパターニングする（図１）。
【００１０】
絶縁膜１２をエッチングマスクとして使用し、露出するＰ型領域３及びＮ−型エピタキシャル層２の一部を異方性のドライエッチングにより除去し、トレンチ１３を形成する（図２）。ゲート引出し電極形成予定領域の絶縁膜１２を除き、絶縁膜１２を除去した後、表面を酸化し、ゲート酸化膜６を形成する（図３）。ここで形成するゲート酸化膜６の厚さは、後述するサイドウォールにより絶縁のためのスペースが確保できるため、従来の半導体装置のゲート酸化膜より薄く形成することができる。
【００１１】
ＣＶＤ法によりポリシリコンを堆積させ、エッチバックすることにより、トレンチ１３内にポリシリコンゲート電極７を形成する。このとき後工程でサイドウォールを形成するため、ポリシリコンゲート電極７の表面は、半導体基板の表面より下がった位置になるようにエッチバックされる（図４）。
【００１２】
半導体基板表面に露出するゲート酸化膜６及び絶縁膜１２の一部をエッチング除去し、Ｐ型領域３を露出させる。その後、ホトレジストをイオン注入マスクとして使用し、露出するＰ型領域３にＮ＋型ソース領域４を形成し、その後別のホトレジストをイオン注入マスクとして使用し、Ｐ＋型ボディ領域５を形成する。その後、ＣＶＤ法により酸化膜を全面に堆積し、エッチバックすることにより、トレンチ１３内のゲート酸化膜６の側壁部にサイドウォール１４を形成する（図５）。このサイドウォール１４は、後工程シリサイド層を形成する際、ソース領域とゲート電極とを絶縁するためのスペースを確保するために形成される。
【００１３】
全面にチタン、タリウム、モリブデン、白金等の高融点金属膜１５を堆積し、熱処理を行うことにより、ポリシリコンゲート電極７、Ｎ＋型ソース領域４及びＰ＋型ボディ領域５表面に高融点金属とシリコンとの化合物のシリサイド層１６を形成する（図６）。このシリサイド層１６は、ポリシリコンゲート電極７、Ｎ＋型ソース領域４及びＰ＋型ボディ領域５と比べて低抵抗層となる。
【００１４】
ゲート引出し電極形成予定領域を除き、未反応の高融点金属膜１５をエッチング除去する（図７）。以下、通常の半導体装置の製造方法に従い、層間絶縁膜１２を形成する。そしてポリシリコンゲート電極７から高融点金属膜１５により引き出されたゲート電極９を形成する。ここで、ポリシリコンゲート電極７表面には、シリサイド層１６が形成されているため、マトリックス状に配置されたソース領域を囲むように格子状に配置されたポリシリコンゲート電極７のゲート抵抗の増加を防止することができる。ゲート電極９と同時に、Ｎ＋型ソース領域４及びＰ＋型ボディ領域５に接続するソース電極１０を形成する。ここで、Ｎ型ソース領域４とソース電極１０との接続もシリサイド層１６を介して行われるため、ソース電極１０とＮ＋型ソース領域４との接触面積を大きくする必要はない。そのため、Ｎ＋型ソース領域４及びＰ＋型ボディ領域５、ソース電極１０との接触面積を小さくでき、半導体装置の小型化を実現できるという利点がある。
【００１５】
更に本発明の半導体装置は、従来よりゲート酸化膜の厚さを薄く形成することができるため、オン抵抗を低くすることができるという利点もある。また、サイドウォールを備えているため、ゲート−ソース間の耐圧も十分に確保することができる。
【００１６】
半導体基板１に接続するドレイン電極１１を形成し、ＭＯＳ型ＦＥＴを完成する。尚、上記説明では、ＰチャネルＭＯＳ型ＦＥＴの場合を例にとり説明を行ったが、ＮチャネルＭＯＳ型ＦＥＴの場合も同様に形成でき、同様の効果を奏することができることはいうまでもない。
【００１７】
【発明の効果】
本発明の製造方法により形成された半導体装置は、従来と比較して十分なゲート耐圧を有しながら、オン抵抗が小さいという優れた特性を有する。また、シリサイド層を備えることにより、ゲート抵抗の低減と、素子サイズの低減を図ることが可能となった。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する図である。
【図２】本発明の実施の形態を説明する図である。
【図３】本発明の実施の形態を説明する図である。
【図４】本発明の実施の形態を説明する図である。
【図５】本発明の実施の形態を説明する図である。
【図６】本発明の実施の形態を説明する図である。
【図７】本発明の実施の形態を説明する図である。
【図８】本発明の実施の形態を説明する図である。
【図９】従来のトレンチ構造ＭＯＳ型ＦＥＴを説明する図である。
【符号の説明】
１：Ｎ＋型半導体基板、２：Ｎ−エピタキシャル層、３：Ｐ型領域、４：Ｎ＋型ソース領域、５：Ｐ＋型ボディ領域、６：ゲート酸化膜、７：ポリシリコンゲート電極、９：ゲート電極、１０：ソース電極、１１：ドレイン電極、１２：層間絶縁膜、１４：サイドウォール、１５：高融点金属膜、１６：シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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