(57)【要約】【課題】三重ウェルの中ｎウェルに取り囲まれるｐウェル上に形成されたトランジスタのしきい電圧及びリフレッシュ特性低下を抑制するのに好適な半導体素子及びその製造方法を提供する。【解決手段】半導体基板内にセルトランジスタが形成される第１導電型ウェルを含む三重ウェルを形成するステップと、前記三重ウェル上に各々ゲート酸化膜とゲート電極を順に形成するステップと、前記三重ウェルの全面に第２導電型ドーパントをイオン注入して前記第１導電型ウェル内にソース／ドレイン領域を形成するステップと、前記ゲート電極を貫通するイオン注入エネルギーで前記第１導電型ウェルの全面に第１導電型ドーパントをイオン注入して、前記ゲート電極下に位置しながら同時に前記ソース／ドレイン領域を取り囲むしきい電圧イオン注入領域を形成するステップとを含む。【選択図】　　　　　図１３
2004056077.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内にセルトランジスタが形成される第１導電型ウェルを含む三重ウェルを形成するステップと、
前記三重ウェル上に各々ゲート酸化膜とゲート電極を順に形成するステップと、
前記三重ウェルの全面に第２導電型ドーパントをイオン注入して前記第１導電型ウェル内にソース／ドレイン領域を形成するステップと、
前記ゲート電極を貫通するイオン注入エネルギーで前記第１導電型ウェルの全面に第１導電型ドーパントをイオン注入して、前記ゲート電極下に位置しながら同時に前記ソース／ドレイン領域を取り囲むしきい電圧イオン注入領域を形成するステップとを含むことを特徴とする三重ウェル構造を有する半導体素子の製造方法。
【請求項２】
前記ソース／ドレイン領域を形成するためのイオン注入エネルギーより前記しきい電圧イオン注入領域を形成するためのイオン注入エネルギーがより大きいことを特徴とする請求項１に記載の三重ウェル構造を有する半導体素子の製造方法。
【請求項３】
前記しきい電圧イオン注入領域を形成するステップは、前記第１導電型ドーパントにボロンイオン（１１Ｂ）をイオン注入し、イオン注入量は、５×１０１２ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２であり、イオン注入エネルギーは、８０ｋｅＶ〜１６０ｋｅＶであることを特徴とする請求項１に記載の三重ウェル構造を有する半導体素子の製造方法。
【請求項４】
前記しきい電圧イオン注入領域を形成するステップは、前記第１導電型ドーパントに２フッ化ボロンイオン（４９ＢＦ２）をイオン注入し、イオン注入量は、５×１０１２ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２であり、イオン注入エネルギーは、３５０ｋｅＶ〜７１０ｋｅＶであることを特徴とする請求項１に記載の三重ウェル構造を有する半導体素子の製造方法。
【請求項５】
前記しきい電圧イオン注入領域を形成するステップは、前記三重ウェル上に前記第１導電型ウェルをオープンさせるマスクを形成するステップと、
前記マスクにより露出された前記第１導電型ウェル内に前記第１導電型ドーパントをイオン注入するステップとを含むことを特徴とする請求項１に記載の三重ウェル構造を有する半導体素子の製造方法。
【請求項６】
半導体基板内にセルトランジスタが形成される第１導電型ウェルを含む三重ウェルを形成するステップと、
前記三重ウェル上に各々ゲート酸化膜とゲート電極を順に形成するステップと、
前記ゲート電極を貫通するイオン注入エネルギーで前記第１導電型ウェルの全面に第１導電型ドーパントをイオン注入して、しきい電圧イオン注入領域を形成するステップと、
前記三重ウェルの全面に第２導電型ドーパントをイオン注入して前記しきい電圧イオン注入領域により取り囲まれるソース／ドレイン領域を形成するステップとを含むことを特徴とする三重ウェル構造を有する半導体素子の製造方法。
【請求項７】
前記ソース／ドレイン領域を形成するためのイオン注入エネルギーより前記しきい電圧イオン注入領域を形成するためのイオン注入エネルギーがより大きいことを特徴とする請求項６に記載の三重ウェル構造を有する半導体素子の製造方法。
【請求項８】
前記しきい電圧イオン注入領域を形成するステップは、前記第１導電型ドーパントにボロンイオン（１１Ｂ）をイオン注入し、イオン注入量は、５×１０１２ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２であり、イオン注入エネルギーは、８０ｋｅＶ〜１６０ｋｅＶであることを特徴とする請求項６に記載の三重ウェル構造を有する半導体素子の製造方法。
【請求項９】
前記しきい電圧イオン注入領域を形成するステップは、前記第１導電型ドーパントに２フッ化ボロンイオン（４９ＢＦ２）をイオン注入し、イオン注入量は、５×１０１２ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２であり、イオン注入エネルギーは、３５０ｋｅＶ〜７１０ｋｅＶであることを特徴とする請求項６に記載の三重ウェル構造を有する半導体素子の製造方法。
【請求項１０】
前記しきい電圧イオン注入領域を形成するステップは、前記三重ウェル上に前記第１導電型ウェルをオープンさせるマスクを形成するステップと、
前記マスクにより露出された前記第１導電型ウェル内に前記第１導電型ドーパントをイオン注入するステップとを含むことを特徴とする請求項６に記載の三重ウェル構造を有する半導体素子の製造方法。
【請求項１１】
前記三重ウェルを形成するステップで、前記三重ウェルは、二つの前記第１導電型ウェルと、一つの第２導電型ウェルとからなり、前記二つの第１導電型ウェルの中一つは前記第２導電型ウェルに取り囲まれ、他の一つは、前記第２導電型ウェルと隣接することを特徴とする請求項１または６に記載の三重ウェル構造を有する半導体素子の製造方法。
【請求項１２】
前記第１導電型は、ｐ型導電型であり、前記第２導電型は、ｎ型導電型であることを特徴とする請求項１または６に記載の三重ウェル構造を有する半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、リフレッシュ特性に優れた導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体製品の大部分はＣＭＯＳＦＥＴ技術により製作されているが、ＣＭＯＳＦＥＴ技術は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴといった２種類の半導体素子を一つのチップ上に具現する技術である。ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを一つのウェーハ上で同時に製作するためには、これらの素子の分離のためのウェル形成技術が必要である。
【０００３】
一般的なウェル形成技術には、低エネルギーでイオン注入した後、長時間の高温熱処理を必要とする拡散ウェル（ｄｉｆｆｕｓｅｄ　ｗｅｌｌ）形成技術がある。この拡散ウェル形成技術は、長時間の熱処理が必要であるから、半導体素子の製造コストの側面において不利であり、イオンのドーピング濃度がウェーハ表面から深さ方向に単調な減少をすることになるので、素子の特性を制御する面においても制約がある。
【０００４】
このような問題点を改善するため、近年、新しいウェル形成方法のプロファイルドウェル（ｐｒｏｆｉｌｅｄ　ｗｅｌｌ）形成技術が提案されているが、これはパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）及びラッチ・アップ（ｌａｔｃｈｕｐ）防止等の素子の動作特性の改善のため、所望の深さに所望するほどの高エネルギーイオン注入を行って、簡単な熱処理を経てウェルを形成する方法である。
【０００５】
一方、一つのウェーハ上に形成されるウェルの種類の個数に応じて二重ウェル（ｔｗｉｎ　ｗｅｌｌ）と三重ウェル（ｔｒｉｐｌｅ　ｗｅｌｌ）工程とに分けられるが、二つのｐウェルと二つのｐウェルのうちいずれか一つを取り囲む深いｎウェルからなる三重ウェル工程が、二重ウェル工程に対して各ｐウェルに形成されるｎＭＯＳＦＥＴの特性を異なるように制御できる長所と、ｎウェルに取り囲まれたｐウェル上に形成されるｎＭＯＳＦＥＴが外部の雑音に強いという長所がある。
【０００６】
したがって、近年、ウェル形成技術は、拡散二重ウェル工程からプロファイルド三重ウェル工程に変化しつつある。
一方、三重ウェルのうちｎウェルに取り囲まれたｐウェルに形成されるｎＭＯＳＦＥＴは、通常セルトランジスタに利用されるが、このようなセルトランジスタのゲート長（ｇａｔｅ　ｌｅｎｇｔｈ）が小さくなるにしたがってしきい電圧（ＶＴ：Ｔｈｒｅｓｈｏｌｄ　Ｖｏｌｔａｇｅ）が急激に小さくなるしきい電圧ロールオフ（Ｖｔ　ｒｏｌｌ−ｏｆｆ）現象が発生する問題がある。
【０００７】
すなわち、しきい電圧の分布が不均一に広くなるが、しきい電圧の分布が広くなる原因は、小さな大きさを有するトランジスタであるほどゲート長変化（ｇａｔｅ　ｌｅｎｇｔｈ　ｖａｒｉａｔｉｏｎ）が激しくなり、しきい電圧のロールオフの度合が激しくなる小さい大きさのトランジスタでは、結局しきい電圧のロールオフ問題がしきい電圧の分布が大きくなる原因と作用することになる。したがって、セルトランジスタの均一な特性を確保するためには、しきい電圧の分布が均一であるほど良いので、しきい電圧のロールオフ現象を改善することが好ましい（例えば、特許文献１、２参照）。
【０００８】
図１乃至図５は、従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
図１に示すように、半導体基板１１にＳＴＩ（Ｓｈａｌｌｏｗ　ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）工程によってフィールド酸化膜１２を形成した後、半導体基板１１上に感光膜を塗布し露光及び現像によりパターンニングして第１マスク１３を形成する。
次いで、第１マスク１３をイオン注入マスクとして高エネルギーのイオン注入器でｎ型ドーパントをイオン注入して半導体基板１１内にプロファイルドｎウェルの第１領域１４を形成する。
【０００９】
次に、図２に示すように、第１マスク１３をストリップした後、半導体基板１１上に感光膜を塗布し露光及び現像によりパターニングして第２マスク１５を形成し、次いで第２マスク１５をイオン注入マスクとして高エネルギーのイオン注入器でｎ型ドーパントをイオン注入してプロファイルドｎウェルの第２領域１６と第３領域１７を形成する。
ここで、プロファイルドｎウェルの第２領域１６は、中間ｎウェルイオン注入領域であり、第３領域１７は、ｐチャネルフィールドストップイオン注入領域であり、プロファイルドｎウェルは、図面符号１８のようなプロファイルを有する。
【００１０】
次に、図３に示すように、第２マスク１５をストリップした後、感光膜を塗布した後、露光及び現像によりパターニングして第３マスク１９を形成し、第３マスク１９をイオン注入マスクとして高エネルギーのイオン注入器でｐ型ドーパントをイオン注入してプロファイルドｐウェルの第１領域２０と第２領域２１を形成する。
ここで、プロファイルドｐウェルの第１領域２０と第２領域２１は、各々ｐウェルイオン注入領域とｎチャネルフィールドストップイオン注入領域であり、プロファイルドｐウェルは、図面符号２２のようなプロファイルを有する。
【００１１】
次に、図４に示すように、プロファイルドｎウェルとｐウェルにイオン注入されたドーパントを炉熱処理（ｆｕｒｎａｃｅ　ａｎｎｅａｌ）工程によって活性化させて三重ウェル形成工程を完成する。
ここで、三重ウェルは、第１ｐウェル２３、第１ｐウェル２３に隣接した深いｎウェル２４、深いｎウェル２４により取り囲まれ第１ｐウェル２３と所定の距離を置いて深いｎウェル２４内に形成された第２ｐウェル２５よりなる。
【００１２】
一方、第２ｐウェル２５に形成されるトランジスタは、第１ｐウェル２３に形成されるトランジスタと異なる独立的なトランジスタを形成でき、第２ｐウェル２５は、深いｎウェル２４により取り囲まれているので、突然流入する外部電圧やノイズから保護される長所がある。
したがって、セルトランジスタを第２ｐウェル２５内に具現する理由がここにある。
【００１３】
次に、三重ウェルが形成された半導体基板１１上に感光膜を塗布して露光及び現像によりパターニングしてセルトランジスタが形成される領域、例えば、第２ｐウェル２５が形成された半導体基板１１の一部を露出させる第４マスク２６を形成した後、第４マスク２６をイオン注入マスクとしてセルトランジスタのしきい電圧を調節するためのｐ型ドーパントを第２ｐウェル２５全面にイオン注入してしきい電圧イオン注入領域２７を形成する。
この場合、しきい電圧調節のためのｐ型ドーパントイオン注入は、５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２の注入量を有するボロン（Ｂ）や２フッ化ボロン（ＢＦ２）を注入し、ボロンをイオン注入する場合のイオン注入エネルギーは、１５ｋｅＶ〜４０ｋｅＶにし、２フッ化ボロンをイオン注入する場合のイオン注入エネルギーは、３０ｋｅＶ〜４０ｋｅＶにする。
【００１４】
次に、図５に示すように、第４マスク２６を除去した後、半導体基板１１の選択された領域上にゲート酸化膜２８とスペーサ２９ｂが備わったゲート電極２９ａを形成し、マスク工程なしにｎ型及びｐ型不純物を全面イオン注入する工程を経ることによりセルトランジスタ及び周辺回路部内のｎＭＯＳＦＥＴのｎ＋ソース／ドレイン領域３０ａを形成し、周辺回路部内のｐＭＯＳＦＥＴのｐ＋ポケットイオン注入領域（ソース／ドレイン領域）３０ｂを形成する。
【００１５】
図６は、図５のＸ部分を拡大した図面である。
図６を参照すると、上述した従来技術は、セルトランジスタのしきい電圧を調節するため、ボロン（Ｂ）または２フッ化ボロン（ＢＦ２）などのｐ型ドーパントをイオン注入するが、そのしきい電圧イオン注入領域２７がセル接合であるｎ＋ソース／ドレイン領域２９ａと大部分重なってカウンタドーピング（ｃｏｕｎｔｅｒ　ｄｏｐｉｎｇ）効果により、Ｘｊの接合深さを有するｎ＋ソース／ドレインの接合消失につながるので、抵抗増加及び電界の増加によりリフレッシュタイム減少等素子の信頼度が劣化するといった問題がある。
【００１６】
そして、セルトランジスタの動作に必要なしきい電圧を合せるためには、必ずチャネル領域に一定量以上のｐ型ドーパントが必要であり、このため、ｐ型ドーパントのイオン注入ドーズ量を増加させると、しきい電圧は所望の通り上昇するが、カウンタドーピング効果はより一層増大してリフレッシュ特性はさらに劣化するトレードオフ（ｔｒａｄｅ−ｏｆｆ）関係の特性上、しきい電圧を調節するためのイオン注入工程及びソース／ドレインイオン注入工程条件の選択の幅が狭くなるといった問題がある。
【００１７】
図７は、しきい電圧イオン注入領域とソース／ドレインとの間の熱処理後のドーパントプロファイルをＳＩＭＳで分析した結果である。
図７を参照すると、セルトランジスタ動作に必要なしきい電圧を合せるため、チャネル領域に注入する２０ｋｅＶのエネルギーと、１．０Ｅ１３のドーズでボロン（Ｂ）を注入した（‘Ｂ’）とは異なって、ボロン（Ｂ）またはＢＦ２のイオン注入量を３０ｋｅＶのエネルギーと、１．５Ｅ１３のドーズに増加させると（‘Ａ’）、セルしきい電圧は、所望の通り上昇するが、セル接合のＸｊ部分でカウンタドーピング効果がさらに増大してセル接合であるソース／ドレイン領域内の濃度が著しく減少して（‘Ｃ’）電気的に多くの損失が生じることが分かる。
したがって、このように形成されたセル接合のリフレッシュ特性はさらに劣化する。
【００１８】
これを改善するため、セル接合を形成するためのイオン注入を補強して抵抗減少及び電界減少を誘導してリフレッシュ特性を改善させることができるが、こういう場合セル接合のパンチ問題を招くこととなる。
図８は、電流経路をシミュレーションした図であって、１０００Å附近で深いパンチ経路が存在することが分かる。
【００１９】
【特許文献１】
米国特許第６４６８８５２号明細書
【特許文献２】
米国特許第６２８７９０８号明細書
【００２０】
【発明が解決しようとする課題】
そこで、本発明は上記従来の三重ウェル構造を有する半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、三重ウェルの中ｎウェルに取り囲まれるｐウェル上に形成されたトランジスタのしきい電圧及びリフレッシュ特性低下を抑制するのに好適な半導体素子及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による三重ウェル構造を有する半導体素子の製造方法は、半導体基板内にセルトランジスタが形成される第１導電型ウェルを含む三重ウェルを形成するステップと、前記三重ウェル上に各々ゲート酸化膜とゲート電極を順に形成するステップと、前記三重ウェルの全面に第２導電型ドーパントをイオン注入して前記第１導電型ウェル内にソース／ドレイン領域を形成するステップと、前記ゲート電極を貫通するイオン注入エネルギーで前記第１導電型ウェルの全面に第１導電型ドーパントをイオン注入して、前記ゲート電極下に位置しながら同時に前記ソース／ドレイン領域を取り囲むしきい電圧イオン注入領域を形成するステップとを含むことを特徴とする。
【００２２】
また、上記目的を達成するためになされた本発明による三重ウェル構造を有する半導体素子の製造方法は、半導体基板内にセルトランジスタが形成される第１導電型ウェルを含む三重ウェルを形成するステップと、前記三重ウェル上に各々ゲート酸化膜とゲート電極を順に形成するステップと、前記ゲート電極を貫通するイオン注入エネルギーで前記第１導電型ウェルの全面に第１導電型ドーパントをイオン注入して、しきい電圧イオン注入領域を形成するステップと、前記三重ウェルの全面に第２導電型ドーパントをイオン注入して前記しきい電圧イオン注入領域により取り囲まれるソース／ドレイン領域を形成するステップとを含むことを特徴とする。
【００２３】
【発明の実施の形態】
次に、本発明に係る三重ウェル構造を有する半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
図９乃至図１３は、本発明の第１の実施例に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【００２４】
図９に示すように、半導体基板３１にＳＴＩ工程を通して素子間隔離のためのフィールド酸化膜３２を形成した後、半導体基板３１上に感光膜を塗布し露光及び現像によりパターンニングして第１マスク３３を形成する。
次に、第１マスク３３により露出された半導体基板３１に高エネルギーのイオン注入器でｎ型ドーパントである３１Ｐイオンを注入して深いｎウェルイオン注入領域３４を形成する。
この場合、接合漏れ電流を考慮して、イオン注入エネルギーは、通常の技術と似た０．６ＭｅＶ〜１．６ＭｅＶにし、３１Ｐイオンの注入量を５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２に設定してイオン注入を行なう。
【００２５】
次に、図１０に示すように、第１マスク３３をストリップした後、半導体基板３１上に感光膜を塗布し露光及び現像によりパターニングして第２マスク３５を形成し、第２マスク３５をイオン注入マスクとして高エネルギーのイオン注入器でｎ型ドーパントをイオン注入して、中間ｎウェルイオン注入領域３６及びｐチャネルフィールドストップイオン注入領域３７を形成する。
この場合、中間ｎウェルイオン注入は、３１Ｐイオンを用い、注入量は、５×１０１２ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イオン注入エネルギーは、５００ｋｅＶ〜６００ｋｅＶに調節することが好ましく、ｐチャネルフィールドストップイオン注入は、３１Ｐイオンを用い、注入量は、５×１０１１ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イオン注入エネルギーは、１５０ｋｅＶ〜３００ｋｅＶに調節することが好ましい。
【００２６】
上述した３段階イオン注入を通して深いｎウェルイオン注入領域３４、中間ｎウェルイオン注入領域３６とｐチャネルフィールドストップイオン注入領域３７は、プロファイルドｎウェルをなす。ここで、図面符号３８は、プロファイルドｎウェルのプロファイルを示す。
【００２７】
次に、図１１に示すように、第２マスク３５をストリップした後、感光膜を塗布した後、露光及び現像によりパターニングして第３マスク３９を形成し、第３マスク３９をイオン注入マスクとして高エネルギーのイオン注入器でｐ型ドーパントをイオン注入してｐウェルイオン注入領域４０とｎチャネルフィールドストップイオン注入領域４１を形成する。
この場合、ｐウェルイオン注入は、ボロンを５×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２の注入量と、１８０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギーで注入し、ｎチャネルフィールドストップイオン注入は、ボロンを５×１０１１ｉｏｎｓ／ｃｍ２〜１×１０１３ｉｏｎｓ／ｃｍ２の注入量と、５０ｋｅＶ〜８０ｋｅＶのイオン注入エネルギーで注入する。
【００２８】
上述した２段階ボロンのイオン注入を通してｐウェルイオン注入領域４０とｎチャネルフィールドストップイオン注入領域４１は、プロファイルドｐウェルをなす。ここで、図面符号４２は、プロファイルドｐウェルのプロファイルを示す。
【００２９】
次に、図１２に示すように、第３マスク３９をストリップした後、プロファイルドｎウェルとｐウェルにイオン注入されたドーパントを炉熱処理過程を経て活性化させて三重ウェル形成工程を完成する。
ここで、三重ウェルは、第１ｐウェル４３と、第１ｐウェル４３に隣接した深いｎウェル４４と、深いｎウェル４４に取り囲まれ第１ｐウェル４３と所定距離を置いて深いｎウェル４４内に形成された第２ｐウェル４５とからなる。
【００３０】
一方、第２ｐウェル４５に形成されるトランジスタは、第１ｐウェル４３に形成されるトランジスタと異なる独立的なトランジスタを形成でき、第２ｐウェル４５は、深いｎウェル４４に取り囲まれているので、突然流入する外部電圧やノイズから保護される長所がある。
したがって、セルトランジスタを第２ｐウェル４５内に具現する理由がここにある。
【００３１】
次に、半導体基板３１の選択された領域上にゲート酸化膜４６とゲート電極４７を形成する。この場合、ゲート電極４７は、ポリシリコン膜、ポリシリコン膜と金属膜の積層膜で形成することができる。
次に、マスク工程なしにｎ型不純物を全面イオン注入してセルトランジスタにはソース／ドレイン領域４８を形成し、周辺回路部内ｎＭＯＳＦＥＴには、ＬＤＤ領域４９を形成し、ｐＭＯＳが形成される領域にはポケット領域５０を形成する。
この場合、ｎ型不純物のイオン注入は、燐または砒素を１×１０１３ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２の注入量で注入する。
【００３２】
次に、図１３に示すように、ソース／ドレイン領域４８、ＬＤＤ領域４９とポケット領域５０が形成された半導体基板３１上に感光膜を塗布し露光及び現像によりパターニングしてセルトランジスタが形成される領域、例えば、第２ｐウェル４５を露出させる第４マスク５１を形成する。ここで、第４マスク５１は、高エネルギーイオン注入のための感光膜を用い、密度が１ｇ／ｃｍ３〜１０ｇ／ｃｍ３であり、厚さが少なくても１．０μｍより厚いものとする。
次に、第４マスク５１をイオン注入マスクとしてセルトランジスタのしきい電圧を調節するためのｐ型ドーパントを第２ｐウェル４５全面にイオン注入してゲート電極４７下にしきい電圧イオン注入領域５２を形成する。この場合、ソース／ドレイン領域４８下にもｐ型ドーパントのイオン注入がなされてしきい電圧イオン注入領域が形成されるが、以下ｐ型パンチ防止領域５３という。
【００３３】
上述したように、ゲート電極４７下にしきい電圧イオン注入領域５２を形成するためには、ゲート電極４７を貫通できるほどに十分に大きいイオン注入エネルギーでｐ型ドーパントをイオン注入する。例えば、ゲート酸化膜４６とゲート電極４７の総厚さが３０００Å以上である場合も貫通できるエネルギーを利用する。
一方、ゲート電極４７を貫通するほどの十分に大きいイオン注入エネルギーを持ってｐ型ドーパントのイオン注入がなされるとしても、しきい電圧イオン注入領域５２は、セルトランジスタのチャネルに形成されなければならないので、イオン注入エネルギーの調節が必要である。
【００３４】
そして、ｐ型パンチ防止領域５３は、ゲート電極４７が存在しないソース／ドレイン領域４８にｐ型ドーパントが高いイオン注入エネルギーでイオン注入されてソース／ドレイン領域４８より深い位置に形成されるので、ソース／ドレイン領域４８とのカウンタドーピング影響を回避できる。
上述したように、しきい電圧イオン注入領域５２とｐ型パンチ防止領域５３を形成するためのｐ型ドーパントは、ボロンイオン（１１Ｂ）や２フッ化ボロンイオン（４９ＢＦ２）を利用するが、これらのｐ型ドーパントのイオン注入量とイオン注入エネルギーは、セルトランジスタのしきい電圧を調節するのに適合しなければならない。
【００３５】
例えば、ボロンイオン（１１Ｂ）をイオン注入する時、イオン注入量は、５×１０１２ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２であり、イオン注入エネルギーは、８０ｋｅＶ〜１６０ｋｅＶである。そして、２フッ化ボロンイオン（４９ＢＦ２）をイオン注入する時、イオン注入量は、５×１０１２ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２であり、イオン注入エネルギーは、３５０ｋｅＶ〜７１０ｋｅＶである。
【００３６】
図１４は、図１３の‘Ｙ’部分の詳細図である。
図１４を参照すると、三重ウェル構造の中第２ｐウェル４５の選択された領域上部にゲート酸化膜４６とゲート電極４７の積層が具備され、ゲート酸化膜４６下の第２ｐウェル４５表面内にしきい電圧イオン注入領域５２が形成され、ゲート電極４７のエッジに整列され第２ｐウェル４５内にソース／ドレイン領域４８が形成される。そして、ソース／ドレイン領域４８下にパンチ防止領域５３が形成される。
【００３７】
従って、ゲート電極４７及びソース／ドレイン領域４８の形成後、セルトランジスタのしきい電圧を調節するため、ボロン（Ｂ）または２フッ化ボロン（ＢＦ２）などのｐ型ドーパントを第２ｐウェル４５の全面にゲート電極４７を貫通する高いイオン注入エネルギーでイオン注入することによって、ゲート電極４７下に設定されたチャネル特性を有するようにしきい電圧イオン注入領域５２を位置させる。この場合、高いイオン注入エネルギーでドーパントをイオン注入することにより、セル接合であるソース／ドレイン領域４８とオーバーラップされない。すなわち、従来しきい電圧イオン注入領域がソース／ドレイン領域と大部分オーバーラップするのとは異なって、ソース／ドレイン領域４８下にしきい電圧イオン注入領域５２のドーパント注入がなされるので、カウンタドーピング効果が防止される。これにより、Ｘｊの接合深さを有するソース／ドレイン領域４８の接合消失を防止し、従って接合消失による抵抗増加及び電界増加が抑制される。
【００３８】
なお、しきい電圧イオン注入領域５２形成と同時にソース／ドレイン領域４８下にｐ型パンチ防止領域５３を形成することによって、すなわち、セル接合であるソース／ドレイン領域４８がしきい電圧イオン注入領域５２とｐ型パンチ防止領域５３に取り囲まれることによって、セルトランジスタの深いパンチ成分を制御できる。
【００３９】
図１５乃至図１７は、本発明の第２の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
図１５に示すように、上述した第１の実施例と同様に、半導体基板６１にＳＴＩ工程を通して素子間隔離のためのフィールド酸化膜６２を形成した後、プロファイルドｎウェルとプロファイルドｐウェルを形成する。そしてプロファイルドｎウェルとプロファイルドｐウェルにイオン注入されたドーパントを炉熱処理過程を通して活性化させて第１ｐウェル６３、第１ｐウェル６３に隣接した深いｎウェル６４、深いｎウェル６４に取り囲まれ第１ｐウェル６３と所定距離を置いて深いｎウェル６４内に形成された第２ｐウェル６５からなる三重ウェルを形成する。
【００４０】
次に、図１６に示すように、半導体基板６１の選択された領域上にゲート酸化膜６６とゲート電極６７を形成する。
次に、ゲート電極６７が形成された半導体基板６１上に感光膜を塗布し露光及び現像によりパターニングしてセルトランジスタが形成される領域、例えば、第２ｐウェル６５を露出させる第１マスク６８を形成する。
【００４１】
次に、第１マスク６８をイオン注入マスクとしてセルトランジスタのしきい電圧を調節するためのｐ型ドーパントを第２ｐウェル６５の全面にイオン注入してゲート電極６７下にしきい電圧イオン注入領域６９を形成すると同時に、ソース／ドレイン領域が形成される部分より深い位置の第２ｐウェル６５内にｐ型パンチ防止領域７０を形成する。
この場合、ゲート電極６７下にしきい電圧イオン注入領域６９を形成するため、ｐ型ドーパントのイオン注入エネルギーは、ゲート電極６７を貫通できるほどに十分に大きいエネルギーを有する。例えば、ゲート酸化膜６６とゲート電極６７の総厚さが、３０００Å以上である場合も貫通できるエネルギーを利用する。
【００４２】
一方、ゲート電極６７を貫通するほどの十分に大きいイオン注入エネルギーを持ってｐ型ドーパントのイオン注入がなされるとしても、しきい電圧イオン注入領域６９は、セルトランジスタのチャネルに形成されなければならないので、イオン注入エネルギーの調節が必要である。
そして、ｐ型パンチ防止領域７０は、ゲート電極６７が存在しないソース／ドレイン領域が形成される部分よりｐ型ドーパントが高いイオン注入エネルギーでイオン注入されて深い位置に形成される。
【００４３】
上述したようなしきい電圧イオン注入領域６９とｐ型パンチ防止領域７０を形成するためのｐ型ドーパントは、ボロンイオン（１１Ｂ）や２フッ化ボロンイオン（４９ＢＦ２）を利用し、これらのｐ型ドーパントのイオン注入量とイオン注入エネルギーは、セルトランジスタのしきい電圧を調節するのに適合しなければならない。
例えば、ボロンイオン（１１Ｂ）をイオン注入する時、イオン注入量は、５×１０１２ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２であり、イオン注入エネルギーは、８０ｋｅＶ〜１６０ｋｅＶである。そして、２フッ化ボロンイオン（４９ＢＦ２）をイオン注入する時、イオン注入量は、５×１０１２ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２であり、イオン注入エネルギーは、３５０ｋｅＶ〜７１０ｋｅＶである。
【００４４】
次に、図１７に示すように、マスク工程なしにｎ型不純物を全面イオン注入してセルトランジスタには、ソース／ドレイン領域７１を形成し、周辺回路部内ｎＭＯＳＦＥＴには、ＬＤＤ領域７３を形成し、ｐＭＯＳが形成される領域には、ポケット領域７２を形成する。
この場合、ｎ型不純物のイオン注入は、燐または砒素を１×１０１３ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２の注入量で注入する。
【００４５】
上述したようにソース／ドレイン領域７１を形成すると、ゲート電極６７下に設定されたチャネル特性を有するように、しきい電圧イオン注入領域６９が位置し、しきい電圧イオン注入領域６９が高いイオン注入エネルギーでｐ型ドーパントをイオン注入することによって、セル接合であるソース／ドレイン領域７１とオーバーラップされない。すなわち、従来しきい電圧イオン注入領域がソース／ドレイン領域と大部分オーバーラップするのとは異なって、ソース／ドレイン領域７１下にしきい電圧イオン注入領域６９のｐ型ドーパント注入がなされるので、カウンタドーピング効果が防止される。これによって、Ｘｊの接合深さを有するソース／ドレイン領域７１の接合消失が防止され、従って接合消失による抵抗増加及び電界増加が抑制される。
【００４６】
上述した第１及び第２の実施例では三重ウェル構造の半導体素子の製造方法を説明したが、一般的なｎＭＯＳＦＥＴの製造方法にも適用可能である。
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００４７】
【発明の効果】
上述したようになされる本発明による三重ウェル構造を有する半導体素子の製造方法によれば、ゲート電極を貫通する十分に大きいイオン注入エネルギーでしきい電圧イオン注入領域を形成してセル接合とのカウンタドーピング効果を防止することによって、セル接合の電界増加を抑制してセルトランジスタのリフレッシュタイムを増加させることができる効果がある。
【００４８】
また、しきい電圧イオン注入領域形成時セル接合の下にパンチ防止領域を同時に形成して、セル接合がパンチ防止領域に取り囲まれることによって、パンチ成分を制御して高品質の素子を製造できる効果がある。
【図面の簡単な説明】
【図１】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図２】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図３】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図４】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図５】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図６】図５のＸ部分を拡大した図面である。
【図７】しきい電圧イオン注入領域とソース／ドレイン間の熱処理後のドーパントプロファイルをＳＩＭＳで分析した結果のグラフである。
【図８】従来の半導体素子の電流経路をシミュレーションした図である。
【図９】本発明の第１の実施例に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図１０】本発明の第１の実施例に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図１１】本発明の第１の実施例に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図１２】本発明の第１の実施例に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図１３】本発明の第１の実施例に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図１４】図１３の‘Ｙ’部分の詳細図である。
【図１５】本発明の第２の実施例に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図１６】本発明の第２の実施例に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【図１７】本発明の第２の実施例に係る三重ウェル構造を有する半導体素子の製造方法を説明するための工程断面図である。
【符号の説明】
３１、６１　　半導体基板
３２、６２　　フィールド酸化膜
３３　　　　第１マスク
３４　　　　深いｎウェルイオン注入領域
３５　　　　第２マスク
３６　　　　中間ｎウェルイオン注入領域
３７　　　　ｐチャネルフィールドストップイオン注入領域
３８　　　　プロファイルドｎウェルのプロファイル
３９　　　　第３マスク
４０　　　　ｐウェルイオン注入領域
４１　　　　ｎチャネルフィールドストップイオン注入領域
４２　　　　プロファイルドｐウェルのプロファイル
４３、６３　　第１ｐウェル
４４、６４　　深いｎウェル
４５、６５　　第２ｐウェル
４６、６６　　ゲート酸化膜
４７、６７　　ゲート電極
４８、７１　　ソース／ドレイン領域
４９、７３　　ＬＤＤ領域
５０、７２　　ポケット領域
５１　　　　第４マスク
５２、６９　　しきい電圧イオン注入領域
５３、７０　　ｐ型パンチ防止領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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