(57)【要約】【課題】正確な動作寿命を保証することができ、寿命の改ざんを防ぐことができる有効期限付き機能利用装置を提供する。【解決手段】有効期限付き機能利用装置は、第１の機能ブロッ１クと、第２の機能ブロック２と、前記第１の機能ブロック１と前記第２の機能ブロック２との間に介在若しくは接続し、所定の時間経過後、前記第１の機能ブロック１及び前記第２の機能ブロック２間の相互アクセスを不能とする、若しくは可能にする半導体時限スイッチ３とを具備する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
第１の機能ブロックと、
第２の機能ブロックと、
前記第１の機能ブロックと前記第２の機能ブロックとの間を接続し、これらが相互アクセスすることによって発生する所望の機能を利用可能とする信号線と、前記信号線に介在若しくは接続し、所定の時間経過後、前記第１の機能ブロック及び前記第２の機能ブロック間の前記相互アクセスを実質的に不能とする、若しくは実質的に可能にする半導体時限スイッチと、
を具備することを特徴とする有効期限付き機能利用装置。
【請求項２】
前記第２の機能ブロックは、情報または機能を格納した第１の内部回路であることを特徴とする請求項１記載の有効期限付き機能利用装置。
【請求項３】
前記第２の機能ブロックは、前記第１の内部回路に加え、Ｎ−１個の他の内部回路を更に具備し、
スイッチの特性に関し、オンからオフの第１のスイッチ動作と、オフからオンの第２のスイッチ動作のいずれかを第１極性、他のスイッチ動作を第２極性と定義した時、前記半導体時限スイッチはＮ−１個の第１極性型時限スイッチとＮ−１個の第２極性型通常スイッチとＮ−１個の第１極性型通常スイッチから成り、第１の第２極性型通常スイッチは前記第１の内部回路と前記第１の機能ブロックの間に接続され、
第ｎの第２極性型スイッチの一方の端子は第ｎの内部回路に接続され、
第ｎの第１極性型通常スイッチは前記第ｎの第２極性型通常スイッチの他方の端子と第ｎ＋１の第２極性型通常スイッチの端子との間に接続され、
第ｎの第１極性型時限スイッチは、前記第ｎの第２極性型通常スイッチと前記第ｎの第１極性型通常スイッチを同時に駆動し、
第Ｎ−１の第１極性型通常スイッチは、第Ｎ−１の第２極性型通常スイッチと第Ｎの内部回路の間に接続され、
前記第１極性型時限スイッチは、第１より第Ｎ−１まで番号順に作動することを特徴とする請求項２に記載の有効期限付き機能利用装置。
【請求項４】
前記第２の機能ブロックは、前記第１の内部回路に加え、Ｎ−１個の他の内部回路を更に具備し、
前記半導体時限スイッチは、Ｎ個の自動オフ型時限スイッチとＮ−１個の自動オン型時限スイッチから成り、
第１の自動オフ型時限スイッチは前記第１の内部回路と前記第１の機能ブロックに接続され、
第ｎの自動オフ型時限スイッチは第ｎの内部回路に接続され、
第ｎの自動オン型時限スイッチは前記第ｎの自動オフ型時限スイッチと第ｎ＋１の自動オフ型時限スイッチの間に接続され、
前記自動オフ型時限スイッチは第１より第Ｎまで番号順に作動し、前記自動オン型時限スイッチは、第１より第Ｎ−１まで、前記自動オフ型時限スイッチの序数に同期して番号順に作動することを特徴とする請求項２記載の有効期限付き機能利用装置。
【請求項５】
前記信号線の途中に設けられ、前記第１の機能ブロックと前記半導体時限スイッチの一方の端子が接続される入出力端子と、
前記半導体時限スイッチの他方の端子に接続された第３の機能ブロックと、
を更に具備することを特徴とする請求項１記載の有効期限付き機能利用装置。
【請求項６】
前記半導体時限スイッチは、スイッチの特性に関し、オンからオフ、オフからオンのいずれかを第１極性、他を第２極性と定義した時、前記入出力端子と前記第２の機能ブロックとの間に接続される第２極性型通常スイッチと、前記入出力端子と前記第３の機能ブロックとの間に接続される第１極性型スイッチと、前記第２極性型スイッチと前記第１極性型通常スイッチを同時に駆動する第１極性型時限スイッチを具備することを特徴とする請求項５記載の有効期限付き機能利用装置。
【請求項７】
前記半導体時限スイッチは、スイッチの特性に関し、オンからオフ、オフからオンのいずれかを第１極性、他を第２極性と定義した時、前記入出力端子と前記第２の機能ブロックとの間に接続される第２極性型時限スイッチと、前記入出力端子と前記第３の機能ブロックとの間に接続される第１極性型時限スイッチとを具備することを特徴とする請求項５に記載の有効期限付き機能利用装置。
【請求項８】
前記半導体時限スイッチは、半導体層内に離間して形成されたソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを備え、前記ソース領域と前記ドレイン領域をスイッチの２つの接続端とすることを特徴とする請求項１に記載の有効期限付き機能利用装置。
【請求項９】
前記半導体時限スイッチは、前記ゲート電極に予め電荷が供給されることによって前記ソース領域及びドレイン領域間が導通または非導通状態となり、前記電荷が前記ゲート電極から時間の経過とともに抜け、前記所定の時間経過後に前記ソース領域及び前記ドレイン領域間が非導通または導通状態となることを特徴とする請求項８に記載の有効期限付き機能利用装置。
【請求項１０】
前記電荷が、ｐｎ接合、ｐｎｐ接合、ｎ＋　ｎｎ＋　接合、ｐ＋　ｐｐ＋　接合、ｎｐｎ接合、ショットキー接合から選ばれた１つを介して前記ゲート電極に注入される、若しくは前記ゲート電極からリークすることを特徴とする請求項９に記載の有効期限付き機能利用装置。
【請求項１１】
前記ゲート電極は絶縁膜に覆われた浮遊ゲート電極であり、前記電荷が前記浮遊ゲート電極を囲む前記絶縁材を介して前記浮遊ゲート電極に注入される、若しくは前記浮遊ゲート電極からリークすることを特徴とする請求項９に記載の有効期限付き機能利用装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有効期限付き機能利用装置に関する。
【０００２】
【従来の技術】
暗号やパスワードに有効期限を設けたセキュリティシステムは従来から広く用いられてきた。例えば、衛星放送では、暗号キーに有効期限を設け、ある一定期間毎にユーザーにパスワードの変更を義務付けてセキュリティを高めている。
【０００３】
例えば、データ保持寿命が任意に設定された不揮発性半導体メモリを、メモリカードや定期券等に使用して、一定期間データを保持するとともに一定期間経過後にデータを抹消することで、メモリカードや定期券等を使用できないようにする技術が報告されている（例えば、特許文献１参照。）。
【０００４】
しかしながらこの不揮発性半導体メモリは、メモリを構成する不揮発性メモリの一つ一つのゲート絶縁膜における原子構成比を調整することで、データの保持寿命を決定している。したがって正確な保持寿命を再現することが困難であるという問題がある。また、有効期限を任意に決めたメモリ領域を複数形成するためには、異なる原子構成比からなるゲート絶縁膜を有するメモリを同一基板に作りこまなければならず、製法が煩雑になるという問題がある。また、不揮発性メモリにアクセスしてデータをリフレッシュすることで容易に保持時間を延ばすことができるという問題もある。
【０００５】
また、電源供給が遮断されても、その後電源を再投入したときに、現在の時刻を算出して自動的に設定できる技術も報告されている（例えば、特許文献２参照。）。
【０００６】
この技術は、ＥＰＲＯＭ素子等の記憶素子の閾値の変化を利用して経過時間を測るもので、電源遮断時から電源再投入時までの記憶素子の閾値の変化から経過時間を計算し、電源遮断時の時刻に加えることにより現在の時刻を得ている。
【０００７】
また、電荷蓄積素子が絶縁材を通じてその静電荷を失う放電率より経過時間を決定するタイムセルという技術も報告されている。このタイムセルは測定すべき特定の期間を選択するようにプログラムすることができる（例えば、特許文献３参照。）。
【０００８】
しかしながら、後者の２件は経過時間の計測のみを行なう目的で為されたものであり、暗号鍵に有効期限を設けるのには適していない。
【０００９】
【特許文献１】
特開平１０−１８９７８０号公報
【００１０】
【特許文献２】
特開平９−１２７２７１号公報
【００１１】
【特許文献３】
特開２００２−２４６８８７号公報
【００１２】
【発明が解決しようとする課題】
本発明は、このような問題を解決するためになされたもので、比較的簡単なプロセスで製造可能な有効期限付き機能利用装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の有効期限付き機能利用装置は、第１の機能ブロックと、第２の機能ブロックと、前記第１の機能ブロックと前記第２の機能ブロックとの間を接続し、これらが相互アクセスすることによって発生する所望の機能を利用可能とする信号線と、前記信号線に介在若しくは接続し、所定の時間経過後、前記第１の機能ブロック及び前記第２の機能ブロック間の前記相互アクセスを実質的に不能とする、若しくは実質的に可能にする半導体時限スイッチとを具備することを特徴とする。
【００１４】
このとき、前記第１の機能ブロックは、エンコードされた暗号キーを格納するメモリであり、前記第２の機能ブロックは、前記暗号キーをデコードするデコーダーであり、前記所望の機能はデコードされた暗号キーであることが好ましい。
【００１５】
また、前記信号線の途中に設けられ、前記第１の機能ブロックと前記半導体時限スイッチの一方の端子が接続される入出力端子と、前記半導体時限スイッチの他方の端子に接続された第３の機能ブロックとを更に具備することができる。
【００１６】
上記の有効期限付き機能利用装置において、前記半導体時限スイッチは、半導体層内に離間して形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間のチャネル領域上に形成されたゲートとを備え、前記第１の機能ブロックは前記ソース領域及びドレイン領域の一方に接続され、前記第２の機能ブロックは前記ソース領域及びドレイン領域の他方に接続されている、即ち前記ソース領域及びドレイン領域をスイッチの接続端とすることが好ましい。
【００１７】
また、前記半導体時限スイッチは、前記ゲートに予め電荷が供給されることによって前記ソース領域及びドレイン領域間が導通状態となり、前記電荷が前記ゲートから時間の経過とともに抜け、前記所定の時間経過後に前記ソース領域及びドレイン領域間が非導通状態となることが好ましい。
【００１８】
あるいは、前記半導体時限スイッチは、前記ゲートに予め電荷が供給されることによって前記ソース領域及び前記ドレイン領域間が非導通状態となり、前記電荷が前記ゲートから時間の経過とともに抜け、前記所定の時間経過後に前記ソース領域及び前記ドレイン領域間が導通状態となるようにしてもよい。
【００１９】
また、ｐｎ接合、ｐｎｐ接合、ｎ＋　ｎｎ＋　接合、ｐ＋　ｐｐ＋　接合、ｎｐｎ接合、ショットキー接合及びシングルゲート型若しくは積層ゲート型ＭＯＳトランジスタのいずれかを介して前記ゲートに電荷を注入することが好ましい。
【００２０】
また、前記半導体時限スイッチの前記ゲートは、ｐｎ接合、ｐｎｐ接合、ｎ＋　ｎｎ＋　接合、ｐ＋　ｐｐ＋　接合、ｎｐｎ接合或いはショットキー接合が前記半導体層に対して垂直方向に積層されていることが好ましい。
【００２１】
また、前記半導体時限スイッチは、半導体層内に離間して形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間のチャネル領域上に形成された浮遊ゲートと、前記浮遊ゲート近傍に形成されたコントロールゲートとを備え、前記第１の機能ブロックは、前記ソース領域及びドレイン領域の一方に接続され、前記第２の機能ブロックは前記ソース領域及びドレイン領域の他方に接続されていることが好ましい。
【００２２】
また、前記時限スイッチは、前記浮遊ゲートに予め電荷が供給されることによって前記ソース領域及びドレイン領域間が導通または非導通状態となり、前記電荷が前記浮遊ゲートから時間の経過とともに抜け、前記所定の時間経過後に前記ソース領域及びドレイン領域間が非導通または導通状態となることが好ましい。
【００２３】
また、前記ゲート電極は絶縁膜に覆われた浮遊ゲート電極であり、前記電荷が前記浮遊ゲート電極を囲む前記絶縁材を介して前記浮遊ゲート電極に注入される、若しくは前記浮遊ゲート電極からリークすることが好ましい。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではなく種々工夫して用いることができる。
【００２５】
（実施形態１）
本実施形態では、図１に示すように、第１の機能ブロック１として記憶領域（メモリ）１と、第２の機能ブロック２として第１の機能ブロック（記憶領域）１から情報を読み出すためのデコーダーと、これらの間に信号線７を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ（自動オフ型エージングデバイス）３が集積化された集積回路（ＬＳＩ）４を示す。
【００２６】
図１に示すように、メモリ１とデコーダー２の間にエージングデバイスが配置されている。この場合では、エージングデバイス３の一方がメモリ１と接続され、他方がデコーダー２と接続され、デコーダー２とメモリ１はアクセス可能となっている。
【００２７】
エージングデバイス３は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、メモリ１とデコーダー２との接続が切れる。こうして、デコーダー２がメモリ１にアクセスすることができなくなりＬＳＩ４の機能が不全になる。例えばメモリ１に暗号を解読するための復号鍵が記憶されている場合、デコーダー２はメモリ１に記憶された復号鍵を読み取ることができなくなり、暗号の有効期限化が実現する。
【００２８】
（実施形態２）
本実施形態では、図２に示すように、第１の機能ブロックとして演算領域（ＭＰＵ）１と、第２の機能ブロックとしてデコーダー２と、これらの間に信号線７を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ（エージングデバイス）３が集積化された集積回路（ＬＳＩ）４を示す。
【００２９】
図２に示すように、ＭＰＵ１とデコーダー２の間にエージングデバイス３が配置されている。この場合では、エージングデバイス３の一方がＭＰＵ１と接続され、他方がデコーダー２と接続され、ＭＰＵ１とデコーダー２はアクセス可能となっている。
【００３０】
エージングデバイス３は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、ＭＰＵ１とデコーダー２との接続が切れる。こうして、ＭＰＵ１とデコーダー２はアクセスすることができなくなりＬＳＩ４の機能が不全になる。例えばＭＰＵ１が解読した暗号情報をデコーダー２が読み取ることができなくなり、暗号の有効期限化が実現する。
【００３１】
（実施形態３）
本実施形態では、図３に示すように、第１の機能ブロックとして演算領域（ＭＰＵ）１と、第２の機能ブロックとして記憶領域（メモリ）２と、これらの間に信号線７を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ（エージングデバイス）３が集積化された集積回路（ＬＳＩ）４を示す。
【００３２】
図３に示すように、ＭＰＵ１とメモリ２の間にエージングデバイス３が配置されている。この場合では、エージングデバイス３の一方がＭＰＵ１と接続され、他方がメモリ２と接続され、ＭＰＵ１とメモリ２はアクセス可能となっている。
【００３３】
エージングデバイス３は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、ＭＰＵ１とメモリ２との接続が切れる。こうして、ＭＰＵ１とメモリ２はアクセスすることができなくなりＬＳＩ４の機能が不全になる。例えばメモリ２に記憶された復号鍵をＭＰＵ１が読み取ることができなくなり、暗号を解読できなくなる。こうして暗号の有効期限化が実現する。
【００３４】
（実施形態４）
本実施形態では、図４に示すように、第１の機能ブロックとして記憶領域（メモリ）１ａ及び演算領域（ＭＰＵ）１ｂと、第２の機能ブロックとしてデコーダー２と、これらの間に信号線７を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ（エージングデバイス）３が集積化された集積回路（ＬＳＩ）４を示す。
【００３５】
図４に示すように、メモリ１ａ及びＭＰＵ１ｂとデコーダー２の間にエージングデバイス３が配置されている。この場合では、エージングデバイス３の一方がメモリ１ａ及びＭＰＵ１ｂと接続され、他方がデコーダー２と接続され、メモリ１ａ及びＭＰＵ１ｂとデコーダー２はアクセス可能となっている。
【００３６】
エージングデバイス３は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、メモリ１ａ及びＭＰＵ１ｂとデコーダー２との接続が切れる。こうして、メモリ１ａ及びＭＰＵ１ｂとデコーダー２はアクセスすることができなくなりＬＳＩ４の機能が不全になる。例えばメモリ２に記憶された復号鍵をデコーダー２が読み取ることができなくなり、又は、メモリ１ａに記憶された復号鍵を使ってＭＰＵ１ｂが解読した暗号文をデコーダー２が読み取ることができなくなり、暗号の有効期限化が実現する。
【００３７】
（実施形態５）
本実施形態では、図５に示すように、第１の機能ブロックとして記憶領域（メモリ）１ａ、演算領域（ＭＰＵ）１ｂ及びデコーダー１ｃと、第２の機能ブロックとして電源２と、これらの間に信号線７を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ（エージングデバイス）３が集積化された集積回路（ＬＳＩ）４を示す。
【００３８】
図５に示すように、メモリ１ａ、ＭＰＵ１ｂ及びデコーダー１ｃと電源２の間にエージングデバイス３が配置されている。この場合では、エージングデバイス３の一方がメモリ１ａ、ＭＰＵ１ｂ及びデコーダー１ｃと接続され、他方が電源２と接続され、メモリ１ａ、ＭＰＵ１ｂ及びデコーダー１ｃは、電源２から電力を供給されている。
【００３９】
エージングデバイス３は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、メモリ１ａ、ＭＰＵ１ｂ及びデコーダー１ｃと電源２との接続が切れる。こうして、メモリ１ａ、ＭＰＵ１ｂ及びデコーダー１ｃは、電源２から電力を供給されなくなり、ＬＳＩ４の機能が不全になる。
【００４０】
（実施形態６）
本実施形態では、図６に示すように、第１の機能ブロックとして記憶領域（メモリ）１ａ及び演算領域（ＭＰＵ）１ｂと、第２の機能ブロックとして電源２と、これらの間に信号線７を介して接続され、所定の時間（寿命）が経過した後にスイッチがオフするような第１の半導体時限スイッチ（エージングデバイス）３ａと、第１の機能ブロックとしてデコーダー１ｃと、第２の機能ブロックとして電源２と、これらの間に接続され、所定の時間が経過した後にスイッチがオフするような第２の半導体時限スイッチ（エージングデバイス）３ｂが集積化された集積回路（ＬＳＩ）４を示す。エージングデバイス３ａと３ｂの寿命が異なれば、ＬＳＩ４の機能は段階的に失われる。
【００４１】
図６に示すように、メモリ１ａ及びＭＰＵ１ｂと電源２の間に第１のエージングデバイス３ａが配置されている。この場合では、第１のエージングデバイス３ａの一方がメモリ１ａ及びＭＰＵ１ｂと接続され、他方が電源２と接続され、メモリ１ａ及びＭＰＵ１ｂは、電源２から電力を供給されている。また、デコーダー１ｃと電源２の間に第２のエージングデバイス３ｂが配置されている。この場合では、第２のエージングデバイス３ｂの一方がデコーダー１ｃと接続され、他方が電源２と接続され、デコーダー１ｃは、電源２から電力を供給されている。
【００４２】
第１のエージングデバイス３ａ及び第２のエージングデバイス３ｂは、予め設定された所定の時間が経過するとスイッチがオフ状態になり、メモリ１ａ及びＭＰＵ１ｂと電源２との接続が切れる。また、デコーダー１ｃと電源２との接続が切れる。こうして、メモリ１ａ、ＭＰＵ１ｂ及びデコーダー１ｃは、電源２から電力を供給されなくなり、ＬＳＩ４の機能が不全になる。
【００４３】
（実施形態７）
本実施形態では、図７に示すように、第１の機能ブロックとして記憶領域（メモリ）１ａと、第２の機能ブロックとして電源２と、これらの間に信号線７を介して接続され、所定の時間が経過した後にスイッチがオフするような第１の半導体時限スイッチ（エージングデバイス）３ａと、第１の機能ブロックとしてデコーダー１ｃと、第２の機能ブロックとして電源２と、これらの間に信号線７を介して接続され、所定の時間が経過した後にスイッチがオフするような第２の半導体時限スイッチ（エージングデバイス）３ｂが集積化された集積回路（ＬＳＩ）４を示す。更にＬＳＩ４上には、演算領域（ＭＰＵ）１ｂが第３のエージングデバイス３ｃを介してメモリ１ａと接続されている。
【００４４】
図７に示すように、メモリ１ａと電源２の間に第１のエージングデバイス３ａが配置されている。この場合では、第１のエージングデバイス３ａの一方がメモリ１ａと接続され、他方が電源２と接続され、メモリ１ａは、電源２から電力を供給されている。また、ＭＰＵ１ｂは第３のエージングデバイス３ｃ、メモリ１ａ及び第１のエージングデバイス３ａを介して電源２と接続され、電源２から電力を供給されている。また、デコーダー１ｃと電源２の間に第２のエージングデバイス３ｂが配置されている。この場合では、第２のエージングデバイス３ｂの一方がデコーダー１ｃと接続され、他方が電源２と接続され、デコーダー１ｃは、電源２から電力を供給されている。
【００４５】
第１のエージングデバイス３ａ、第２のエージングデバイス３ｂ及び第３のエージングデバイス３ｃは、予め設定された所定の時間（寿命）が経過するとスイッチがオフ状態になり、メモリ１ａ及びＭＰＵ１ｂとの接続が切れる。また、これらと電源２との接続が切れる。さらに、デコーダー１ｃと電源２との接続が切れる。こうして、メモリ１ａ、ＭＰＵ１ｂ及びデコーダー１ｃは、電源２から電力を供給されなくなり、また、ＭＰＵ１ｂとメモリ１ａとがアクセス不能となり、ＬＳＩ４の機能が不全になる。
【００４６】
上記では、複数の機能ブロック間にエージングデバイスが接続され、所定の期間（寿命）が経過後、機能ブロック間の相互アクセスを実質的に不能とする自動オフ型（ノーマリオフ型）エージングデバイスを用いた。これとは逆に、所定の期間（寿命）経過後に機能ブロック間の相互アクセスを実質的に可能にする自動オン型（ノーマリオン型）エージングデバイスを実施形態１〜７に用いることも可能である。その場合、所定の時間（寿命）が経過する前には機能不全であったＬＳＩ４が、所定の時間（寿命）経過後に機能を回復することになる。
【００４７】
以上で、第１の機能ブロック１と第２の機能ブロック２の間に、エージングデバイスで実現する半導体時限スイッチが介在する場合（架橋型）について述べたことになる。以下、実施形態８〜１３では、第１の機能ブロック１と第２の機能ブロック２の間の信号線７に、エージングデバイスで実現する半導体時限スイッチが接続する（クランプ型）について説明する。説明の重複を避けるため、実施形態８〜１３では、自動オン型（ノーマリオン型）エージングデバイスを用いるが、これを自動オフ型に置き換えることもできる。
【００４８】
即ち、実施形態８乃至１３では、入出力端子に接続される第１の機能ブロックと情報または機能を格納した内部回路である第２の機能ブロックが信号線で接続されており、信号線とアースまたは他の信号線または電源線、あるいは他の内部回路（第３の機能ブロック）の間に、所定の時間が経過すると電気的に導通状態となる自動オン型（ノーマリオン型）エージングデバイスが接続されている。
【００４９】
なお、実施形態８乃至１３における入出力端子５には、実施形態１乃至７の機能ブロック１を繋ぐことができ、内部回路６は機能ブロック２と等価である。入出力端子５には、複数の第１のブロックが接続でき、第２の機能ブロックとして、複数の内部回路を備えることができる。
【００５０】
（実施形態８）
本実施形態では、図８に示すように、第１の機能ブロック１と第２の機能ブロック２が信号線７で接続されており、信号線７と接地（ＧＮＤ）（他の信号線または電源線であってもよい）との間に、所定の時間が経過すると電気的に導通状態となる自動オン型経時変化（エージング）デバイス３Ｘが接続されている。
【００５１】
本構成によれば、所定の時間が経過すると、信号線７の電位がＧＮＤ（他の信号線または電源線）の電位にクランプされて、第１の機能ブロック１と第２の機能ブロック２との間で信号が伝播されなくなる。この機能により、第２の機能ブロック２に格納されている情報または機能に有効期限を設けることが可能となる。
【００５２】
本実施形態においては、自動オン型エージングデバイス３Ｘに代えて、自動オフ型エージングデバイスを使用することもできる。
【００５３】
（実施形態９）
本実施形態は、図９に示すように、第１の機能ブロック１［Ｉ／Ｏ端子５］は第２の機能ブロック２（第１の内部回路）と導通状態にあるが、所定の時間が経過すると、自動オン型エージングデバイス３Ｘがオンして、入出力端子５（以後Ｉ／Ｏ端子５と称する）は第３の機能ブロック３５（第２の内部回路）とも電気的に導通状態になる。第１の機能ブロック１はＩ／Ｏ端子５に接続されている。これにより、第２の機能ブロック２（第１の内部回路）とＩ／Ｏ端子５の間の信号に擾乱を加えて、所定時間経過後は、第２の機能ブロック２（第１の内部回路）に格納されている情報または機能を利用不能にする。
【００５４】
あるいは、所定時間経過後は第２の機能ブロック２（第１の内部回路）の信号に第３の機能ブロック３５（第２の内部回路）の信号を加えて出力しても良い。または、所定時間経過後は第２の機能ブロック２（第１の内部回路）と第３の機能ブロック３５（第２の内部回路）に、第１の機能ブロック１よりＩ／Ｏ端子５を経由して同一の信号を入力するようにしても良い。
【００５５】
本実施例においては、自動オン型エージングデバイス３Ｘに代えて、自動オフ型エージングデバイスを使用することもできる。
【００５６】
（実施形態１０）
本実施形態は、図１０に示すように、第１の機能ブロック１が接続されるＩ／Ｏ端子５と第２の機能ブロック（第１の内部回路）２の間に通常のオフ型スイッチ８が接続され、Ｉ／Ｏ端子５と第３の機能ブロック（第２の内部回路）３５の間に通常のオン型スイッチ９が接続され、オフ型通常スイッチ８とオン型通常スイッチ９には、自動オン型経時変化回路ブロック１０が接続され、所定時間経過後、自動オン型経時変化回路ブロック１０からの出力によって、オフ型スイッチ８はオン状態からオフ状態になり、オン型スイッチ９はオフ状態からオン状態になる。
【００５７】
なお、経時変化ブロック１０は、基本的にはエージングデバイス３Ｘと同じであるが、エージングデバイスに動作安定のために若干の回路素子を付加したもので、詳しくは実施形態３６で説明する。
【００５８】
この回路構成により、所定時間経過後は、Ｉ／Ｏ端子５と第３の機能ブロック（第２の内部回路）３５との間で信号が伝播するようになる。すなわち、Ｉ／Ｏ端子５から見た内部回路の情報または機能を、所定時間経過後に自動的に切り替えることが可能となる。各機能ブロック（内部回路）２，３は、回路の一部を共有しても良い。
【００５９】
本実施例においては、オフ型スイッチ８をオン型スイッチに、オン型スイッチ９をオフ型スイッチに、自動オン型経時変化ブロック１０を自動オフ型経時変化ブロックに置き換えることが可能である。即ち、スイッチのオンからオフ、オフからオンの極性を変換することができる。
【００６０】
（実施形態１１）
本実施形態は、図１１に示すように、第２の機能ブロック２に対応するＮ個（Ｎは自然数）の内部回路とＮ−１個の経時変化回路ブロックとＮ−１個のオフ型スイッチとＮ−１個のオン型スイッチから成り、第ｎのオフ型スイッチ８ｎは第ｎの内部回路６ｎに接続され、第ｎのオン型スイッチ９ｎは第ｎのオフ型スイッチ８ｎと第ｎ＋１のオフ型スイッチ８（ｎ＋１）の間に接続され、第ｎの経時変化回路ブロック１０ｎの出力線は、第ｎのオフ型スイッチ８ｎと第ｎのオン型スイッチ９ｎに接続されている。経時変化回路ブロック１０ｎは、第１、第２、第３の順に作動して、対応するオフ型スイッチをオンからオフに、対応するオン型スイッチをオフからオンにする。
【００６１】
この回路構成により、第１の機能ブロック１が接続されるＩ／Ｏ端子５から利用できる内部回路の情報または機能を段階的に変化させることが可能となる。各内部回路６ｎは、回路の一部を共有しても良い。
【００６２】
本実施形態においては、オフ型スイッチ８ｎをオン型スイッチに、オン型スイッチ９ｎをオフ型スイッチに、自動オン型経時変化ブロック１０ｎを自動オフ型経時変化ブロックに置き換えることが可能である。即ち、スイッチのオンからオフ、オフからオンの極性を変換することができる。
【００６３】
（実施形態１２）
本実施形態は、図１２に示すように、第１の機能ブロック１が接続されるＩ／Ｏ端子５と第２の機能ブロック（第１の内部回路）２の間に自動オフ型経時変化回路ブロック３６が接続され、Ｉ／Ｏ端子５と第３の機能ブロック（第２の内部回路）３５の間に自動オン型経時変化回路ブロック１０が接続されている。所定時間経過後、自動オフ型経時変化回路ブロック３６はオンからオフ状態になり、自動オン型経時変化回路ブロック１０はオフからオン状態になる。
【００６４】
この回路構成により、所定時間経過後は、Ｉ／Ｏ端子５と第３の機能ブロック（第２の内部回路）３５との間で信号が伝播するようになる。すなわち、Ｉ／Ｏ端子５から見た内部回路の情報または機能を、所定時間経過後に自動的に切り替えることが可能となる。
【００６５】
第１０の実施形態（図１０）に示した回路構成の場合、所定時間が経過すると第２の機能ブロック（第１の内部回路）２と第３の機能ブロック（第２の内部回路）３５が同時に切り替わる。本実施形態の場合は、自動オン型経時変化ブロック１０の寿命を自動オフ型経時変化ブロック３６の寿命より長くすることによって、第２の機能ブロック（第１の内部回路）２が使用不可になった後、所定時間経過後に第３の機能ブロック（第２の内部回路）３５の情報または機能を利用するようにすることができる。各内部回路は、回路の一部を共有しても良い。
【００６６】
本実施形態においても、自動オフ型経時変化回路ブロック３６と自動オン型経時変化回路ブロック１０のスイッチの極性を逆にしてもよい。
【００６７】
（実施形態１３）
本実施形態は、図１３に示すように、第２の機能ブロック２に相当するＮ個（Ｎは自然数）の内部回路とＮ−１個の自動オフ型経時変化回路ブロックとＮ−１個の自動オン型経時変化回路ブロックから成り、第ｎの自動オフ型経時変化回路ブロック３６ｎは第ｎの内部回路に接続され、第ｎの自動オン型経時変化回路ブロックは第ｎの自動オフ型経時変化回路ブロックと第ｎ＋１の自動オフ型経時変化回路ブロックの間に接続されている。
【００６８】
自動オフ型経時変化回路ブロック３６ｎと自動オン型経時変化回路ブロック１０ｎは、第１、第２、第３の順に状態変化（作動）する。この回路構成により、Ｉ／Ｏ端子５から利用できる内部回路の情報または機能を、所定時間をおいて段階的に変化させることが可能となる。各内部回路は、回路の一部を共有しても良い。
【００６９】
次に、実施形態１乃至実施形態７に示した自動オフ型エージングデバイス３の具体的な構造及びその動作方法について、自動オフ型を例にとって、実施形態１４乃至２４で説明する。
【００７０】
（実施形態１４）
図１４は、実施形態１４に係るエージングデバイスの断面図である。このエージングデバイスは、ｎ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｐ＋　ソース領域１４及びｐ＋　ドレイン領域１５が形成されている。このようなｐＭＯＳＦＥＴのゲート電極１３にｐｎ接合１６のｎ層を接続し、ｐ層を外部端子に接続してエージングデバイスが形成されている。
【００７１】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【００７２】
このようなエージングデバイスに、図１５に示すように、ｐｎ接合１６のｐ層に電圧Ｖ１＜０を印加する。
【００７３】
そうすると、図１６に示すようにｐ型領域からｎ型領域にバンド間トンネリング（ＢＢＴ）や雪崩降伏現象によって、電子が流れる。こうすることによってゲート電極１３に電子を注入する。電子を注入後、ｐｎ接合１６のｐ層に印加されていた電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【００７４】
こうすることで、図１７に示すように、電圧Ｖ１が０ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスのソース領域１４及びドレイン領域１５間が導通状態（オン）となる。
【００７５】
次に、図１８に示すように、ゲート電極１３には余分な電子が蓄積しているため、拡散電流によって電子はｐｎ接合１６のｎ層からｐ層に向かって逃げ出し、時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような蓄積電子の漏出は、ゲート絶縁膜１２の厚さが十分薄ければ、ゲート電極１３とチャネルの間、あるいは、ゲート電極１３とソース領域１４やドレイン領域１５の拡散層との間の直接トンネリング（直接トンネルゲートリーク）でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【００７６】
エージングデバイスの有効期限（寿命）、すなわちエージングデバイスがオンからオフ状態となる時間は、ゲート電極１３に蓄積する電子の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、電子の注入時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【００７７】
図１９は、本実施形態のエージングデバイスを安価に実現するための積層構造を示す。図１９のように、ゲート絶縁膜１２上にｐｎ接合３２を縦型に形成することにより、本実施形態のエージングデバイスを安価に製作することができる。
【００７８】
（実施形態１５）
図２０は、実施形態１５に係るエージングデバイスの断面図である。このエージングデバイスは、ｐ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｎ＋　ソース領域１４及びｎ＋　ドレイン領域１５が形成されている。ゲート電極１３にｐｎ接合１６のｐ層を接続し、ｎ層を外部端子に接続してエージングデバイスが形成されている。
【００７９】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【００８０】
このようなエージングデバイスに、図２１に示すように、ｐｎ接合１６のｎ層に電圧Ｖ１＞０を印加する。
【００８１】
そうすると、図２２に示すようにｎ型領域からｐ型領域にバンド間トンネリング（ＢＢＴ）や雪崩降伏現象によって、正孔が流れる。こうすることによってゲート電極１３に正孔を注入する。正孔を注入後、ｐｎ接合１６のｎ層に印加されていた電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【００８２】
こうすることで、図２３に示すように、電圧Ｖ１が０ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通（オン）状態となる。
【００８３】
次に、図２４に示すように、ゲート電極１３には余分な正孔が蓄積しているため、拡散電流によって正孔はｐｎ接合１６のｐ層からｎ層に向かって逃げ出し、時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような蓄積正孔の漏出は、ゲート絶縁膜１２の厚さが十分薄ければ、ゲート電極１３とチャネルの間、あるいは、ゲート電極１３とソース領域１４やドレイン領域１５の拡散層との間の直接トンネリング（直接トンネルゲートリーク）でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【００８４】
エージングデバイスの有効期限（寿命）、すなわちエージングデバイスがオフ状態となる時間は、ゲート電極１３に蓄積する正電荷の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、正孔の注入時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【００８５】
図２５は、本実施形態のエージングデバイスを安価に実現するための積層構造を示す。図２５のように、ゲート絶縁膜１２上にｐｎ接合３３を縦型に形成することにより、本実施形態のエージングデバイスを安価に製作することができる。
【００８６】
（実施形態１６）
図２６は、実施形態１６に係るエージングデバイスの断面図である。このエージングデバイスは、ｐ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｎ＋　ソース領域１４及びｎ＋　ドレイン領域１５が形成されている。ゲート電極１３にｐｎｐ接合１７の一方のｐ層を接続し、もう一方のｐ層を外部端子に接続し、ｎ層を外部端子に接続してエージングデバイスが形成されている。
【００８７】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【００８８】
このようなエージングデバイスに、ｐｎｐ接合１７のもう一方のｐ層に電圧Ｖ１＞０を印加し、ｎ層に電圧Ｖ２＜０を印加する。その結果右側のｐ型領域からｎ型領域を介して左側のｐ型領域に正孔が流れ、ゲート電極１３に正孔が注入される。正孔を注入後、ｐｎｐ接合１７のｐ層及びｎ層に印加されていた電圧Ｖ１及びＶ２を切る、あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【００８９】
こうすることにより、図２７に示すように、電圧Ｖ１及びＶ２が０ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態となる。
【００９０】
次に、ゲート電極１３には余分な正孔が蓄積しているため、拡散電流によって正孔はｐｎｐ接合１７の一方のゲート側のｐ層からｎ層を介しもう一方のｐ層に向かって逃げ出し、時間の経過と供にチャネルに掛かる電界が弱くなる。
【００９１】
また、このような蓄積正孔の漏出は、実施形態１４及び１５に、直接トンネルゲートリークでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限（寿命）は、実施形態１５と同様にして調節することができる。
【００９２】
本実施形態のエージングデバイスも、実施形態１４あるいは１５と同様に、ゲート電極１３上にｐｎｐ接合１７を縦型に形成すれば、エージングデバイスを安価に実現できる。
【００９３】
（実施形態１７）
図２８は、実施形態１７に係るエージングデバイスの断面図である。このエージングデバイスは、ｐ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｎ＋　ソース領域１４及びｎ＋　ドレイン領域１５が形成されている。ゲート電極１３にｎ＋　ｎｎ＋　接合１８の一方のｎ＋　層を接続し、もう一方のｎ＋　層を外部端子に接続し、ｎ層を外部端子に接続してエージングデバイスが形成されている。
【００９４】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【００９５】
このようなエージングデバイスに、ｎ＋　ｎｎ＋　接合１８のもう一方のｎ＋　層に電圧Ｖ１＞０を印加し、ｎ層に電圧Ｖ２＞０を印加する。
【００９６】
そうすると、図２８に示すように、ゲート電極１３から、ｎ＋　ｎｎ＋　接合１８を介して、電子が抜き出される。こうすることによってゲート電極１３を正に帯電させる。この後、ｎ＋　ｎｎ＋　接合１８のｎ＋　層及びｎ層に印加されていた電圧Ｖ１及びＶ２を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【００９７】
こうすることで、電圧Ｖ１及びＶ２が０ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通（オン）状態となる。
【００９８】
次に、ゲート電極１３に不足した電子が、拡散電流によってｎ＋　ｎｎ＋　接合１８を介してゲート電極１３に蓄積する。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような電子の注入は、ゲート絶縁膜１２の厚さが十分薄ければ、ゲート電極１３とチャネルの間、あるいは、ゲート電極１３とソース領域１４やドレイン領域１５の拡散層との間の直接トンネリング（直接トンネルゲートリーク）でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【００９９】
エージングデバイスの有効期限（寿命）は、すなわちエージングデバイスがオフ状態となる時間は、ゲート電極１３から抜き取る電子の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、電気の抜き取り時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【０１００】
本実施形態のエージングデバイスも、実施形態１４あるいは１５と同様に、ゲート電極１３上にｎ＋　ｎｎ＋　接合１８を縦型に形成すれば、エージングデバイスを安価に実現できる。
【０１０１】
（実施形態１８）
図２９は、エージングデバイスの断面図である。このエージングデバイスは、ｐ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｎ＋　ソース領域１４及びｎ＋　ドレイン領域１５が形成されている。ゲート電極１３にｐ＋　ｐｐ＋　接合１９の一方のｐ＋　層を接続し、もう一方のｐ＋　層を外部端子に接続し、ｐ層を外部端子に接続してエージングデバイスが形成されている。
【０１０２】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１０３】
このようなエージングデバイスに、ｐ＋　ｐｐ＋　接合１９のもう一方のｐ＋　層に電圧Ｖ１＞０を印加し、ｐ層に電圧Ｖ２＜０を印加する。
【０１０４】
こうして、ゲート電極１３に、ｐ＋　ｐｐ＋　接合１９を介して、正孔を注入し、ゲート電極１３を正に帯電させる。この後、ｐ＋　ｐｐ＋　接合１９のｐ＋　層及びｐ層に印加されていた電圧Ｖ１及びＶ２を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【０１０５】
こうすることで、電圧Ｖ１及びＶ２が０ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態（オン）となる。
【０１０６】
次に、図３０に示すように、拡散電流によってゲート電極１３の正孔が、ｐ＋　ｐｐ＋　接合１９を介して抜き出される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【０１０７】
また、このような正孔の抜き出しは、実施形態１４及び１５と同様に、直接トンネリングでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限（寿命）は、実施形態１４及び１５と同様にして調節することができる。
【０１０８】
本実施形態のエージングデバイスも、実施形態１４あるいは１５と同様に、ゲート電極１３上にｐ＋　ｐｐ＋　接合１９を縦型に形成すれば、エージングデバイスを安価に実現できる。
【０１０９】
（実施形態１９）
図３１は、エージングデバイスの断面図である。このエージングデバイスは、ｐ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｎ＋　ソース領域１４及びｎ＋　ドレイン領域１５が形成されている。ゲート電極１３にｎｐｎ接合２０の一方のｎ層を接続し、もう一方のｎ層を外部端子に接続し、ｐ層を外部端子に接続してエージングデバイスが形成されている。
【０１１０】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１１１】
このようなエージングデバイスに、ｎｐｎ接合２０のもう一方のｎ層に電圧Ｖ１＞０を印加し、ｐ層に電圧Ｖ２＞０を印加する。
【０１１２】
そうすると、図３１に示すように、ゲート電極１３から、ｎｐｎ接合２０を介して、電子が抜き取られる。こうすることによってゲート電極１３を正に帯電させる。この後、ｎｐｎ接合２０のｎ層及びｐ層に印加されていた電圧Ｖ１及びＶ２を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【０１１３】
こうすることで、電圧Ｖ１及びＶ２が０ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態（オン）となる。
【０１１４】
次に、図３２に示すように、ゲート電極１３に不足した電子が、拡散電流によってｎｐｎ接合２０を介して、ゲート電極１３に流入する。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【０１１５】
また、このような電子の注入は、実施形態１７と同様に直接トンネルゲートリークでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限（寿命）は、実施形態１７と同様にして調節することができる。
【０１１６】
本実施形態のエージングデバイスも、実施形態１４あるいは１５と同様に、ゲート電極１３上にｎｐｎ接合２０を縦型に形成すれば、エージングデバイスを安価に実現できる。
【０１１７】
（実施形態２０）
図３３は、実施形態２０に係るエージングデバイスの断面図である。このエージングデバイスは、ｐ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｎ＋　ソース領域１４及びｎ＋　ドレイン領域１５が形成されている。ゲート電極１３に、メタル／ｎ型シリコンのショットキー接合２１のｎ型シリコンを接続し、メタル層を外部端子に接続してエージングデバイスが形成されている。
【０１１８】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１１９】
このようなエージングデバイスに対して、ショットキー接合２１のメタル層に電圧Ｖ１＞０を印加する。
【０１２０】
そうすると、ゲート電極１３から、ショットキー接合２１を介して、電子が抜き取られる。こうすることによってゲート電極１３を正に帯電させる。この後、ショットキー接合２１のメタル層に印加されていた電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【０１２１】
こうすることで、電圧Ｖ１が０ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態（オン）となる。
【０１２２】
次に、電子のショットキートンネリングによって、ショットキー接合２１を介して、ゲート電極１３に不足した電子が注入される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【０１２３】
また、このような電子の注入は、実施形態１７と同様に、直接トンネルゲートリークでも発生し得る。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限（寿命）は、実施形態１７と同様にして調節することができる。
【０１２４】
図３４は、本実施形態のエージングデバイスを安価に実現するための積層構造を示す。図３４のように、ゲート絶縁膜１２上にショットキ接合３４を縦型に形成することにより、本実施形態のエージングデバイスを安価に製作することができる。また、電荷のリークとしてショットキートンネリングを用いているため、寿命の温度依存性を抑えることが出来る。
【０１２５】
（実施形態２１）
図３５は、実施形態２１に係るエージングデバイスの断面図である。このエージングデバイスは、ｎ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｐ＋　ソース領域１４及びｐ＋　ドレイン領域１５が形成されている。このようなｐＭＯＳＦＥＴのゲート電極１３に、メタル／ｐ型シリコンのショットキー接合２２のｐ型シリコンを接続し、メタル層を外部端子に接続してエージングデバイスが形成されている。
【０１２６】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１２７】
このようなエージングデバイスに対して、ショットキー接合２２のメタル層に電圧Ｖ１＜０を印加する。
【０１２８】
そうすると、正孔が、ショットキー接合２２を介してゲート電極１３から抜き出される。こうすることによってゲート電極１３を負に帯電させる。この後、ショットキー接合２２のメタル層に印加されていた電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【０１２９】
こうすることで、電圧Ｖ１が０ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態（オン）となる。
【０１３０】
次に、正孔のショットキートンネリングによって、ショットキー接合２２を介して、ゲート電極１３に不足した正孔が注入される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【０１３１】
また、このような正孔の注入（電子の抜け）は、実施形態１４と同様に、直接トンネルゲートリークでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限（寿命）は、実施形態１４と同様に調節することができる。
【０１３２】
図３６は、本実施形態のエージングデバイスを安価に実現するための積層構造を示す。図３６のように、ゲート１２上にショットキー接合３５を縦型に形成することにより、本実施形態のエージングデバイスを安価に製作することができる。また、電荷のリークとしてショットキー接合を用いるため、寿命の温度依存性を抑えることが出来る。
【０１３３】
（実施形態２３）
図３７は、実施形態２３に係るエージングデバイスの断面図である。このエージングデバイスは、ｐ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｎ＋　ソース領域１４及びｎ＋　ドレイン領域１５が形成されている。ゲート電極１３に、ｎＭＯＳＦＥＴ２３のｎ＋　ソース領域を接続し、ゲート及びｎ＋　ドレイン領域を外部端子に接続してエージングデバイスが形成されている。
【０１３４】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１３５】
このようなエージングデバイスに対して、ｎＭＯＳＦＥＴ２３のゲートに電圧Ｖ２＞０を印加し、ｎ＋　ドレイン領域に電圧Ｖ１＞０を印加する。
【０１３６】
そうすると、電子が、ｎＭＯＳＦＥＴ２３を通ってゲート電極１３から抜ける。こうすることによってゲート電極１３を正に帯電させる。この後、ｎＭＯＳＦＥＴ２３のゲート電圧Ｖ２を切ってからドレイン電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【０１３７】
こうすることで、電圧Ｖ１及び電圧Ｖ２が０ボルトでも、ソース領域１４及びドレイン領域１５間が導通状態となる。こうしてエージングデバイスが導通状態（オン）となる。
【０１３８】
次に、ゲート電極１３に、リーク電流によってｎＭＯＳＦＥＴ２３を介して電子が注入される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【０１３９】
また、このような電子の注入は、ゲート絶縁膜１２の厚さが十分薄ければ、ゲート電極１３とチャネルの間及びゲート電極１３とソース領域１４やドレイン領域１５の拡散層との間の直接トンネリング（直接トンネルゲートリーク）でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【０１４０】
エージングデバイスの有効期限（寿命）は、実施形態１７と同様に調節することができる。また、ｎＭＯＳＦＥＴのゲート幅、ゲート長、拡散層濃度、チャネル濃度、絶縁膜厚、エクステンション領域等を調節することによっても、所定の範囲に収めることが出来る。
【０１４１】
（実施形態２３）
図３８は、実施形態２３に係るエージングデバイスの断面図である。このエージングデバイスは、ｐ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｎ＋　ソース領域１４及びｎ＋　ドレイン領域１５が形成されている。ゲート電極１３に、ｐＭＯＳＦＥＴ２４のｐ＋　ソース領域を接続し、ゲート及びｐ＋　ドレイン領域を外部端子に接続してエージングデバイスが形成されている。
【０１４２】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１４３】
このようなエージングデバイスに対して、ｐＭＯＳＦＥＴ２４のゲートに電圧Ｖ２＜０を印加し、ｎ＋　ドレイン領域に電圧Ｖ１＞０を印加する。
【０１４４】
そうすると、正孔が、ｐＭＯＳＦＥＴ２４を通ってゲート電極１３に注入される。こうすることによってゲート電極１３を正に帯電させる。この後、ｐＭＯＳＦＥＴ２３のゲート電圧Ｖ２を切ってからドレイン電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【０１４５】
こうすることで、電圧Ｖ１及び電圧Ｖ２が０ボルトでも、ソース領域１４及びドレイン領域１５間が導通状態となる。こうしてエージングデバイスが導通状態（オン）となる。
【０１４６】
次に、ゲート電極１３に、リーク電流によってｐＭＯＳＦＥＴ２４を介して正孔がリークする。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような正孔のリークは、ゲート絶縁膜１２の厚さが十分薄ければ、ゲート電極１３とチャネルの間及びゲート電極１３とソース領域１４やドレイン領域１５の拡散層との間での正孔の直接トンネリング（直接トンネルゲートリーク）でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【０１４７】
エージングデバイスの有効期限（寿命）は、実施形態１５と同様に調節することができる。ｐＭＯＳＦＥＴ２４のゲート幅、ゲート長、拡散層濃度、チャネル濃度、絶縁膜厚、エクステンション領域等を調節することによっても、所定の範囲に収めることが出来る。
【０１４８】
（実施形態２４）
図３９は、エージングデバイスの断面図である。このエージングデバイスは、ｎ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｐ＋　ソース領域１４及びｐ＋　ドレイン領域１５が形成されている。このようなｐＭＯＳＦＥＴのゲート電極１３に、ｎＭＯＳＦＥＴ２５のｎ＋　ソース領域を接続し、ゲート及びｎ＋　ドレイン領域を外部端子に接続してエージングデバイスが形成されている。
【０１４９】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１５０】
このようなエージングデバイスに対して、ｎＭＯＳＦＥＴ２５のゲートに電圧Ｖ２＞０を印加し、ｎ＋　ソース領域に電圧Ｖ１＜０を印加する。
【０１５１】
そうすると、電子が、ｎＭＯＳＦＥＴ２５を通ってゲート電極１３に注入される。こうすることによってゲート電極１３を負に帯電させる。この後、ｎＭＯＳＦＥＴ２５のゲート電圧Ｖ２を切ってからドレイン電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【０１５２】
こうすることで、電圧Ｖ１及び電圧Ｖ２が０ボルトでも、ソース領域１４及びドレイン領域１５間が導通状態となる。こうしてエージングデバイスが導通状態（オン）となる。
【０１５３】
次に、ゲート電極１３から、リーク電流によってｎＭＯＳＦＥＴ２５を介して電子が抜ける。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような電子の抜けは、実施形態１４と同様に、直接トンネルゲートリークでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【０１５４】
エージングデバイスの有効期限（寿命）は、実施形態１４と同様に調節できる。また、ｎＭＯＳＦＥＴ２５のゲート幅、ゲート長、拡散層濃度、チャネル濃度、絶縁膜厚等を調節することによっても、所定の範囲に収めることが出来る。
【０１５５】
（実施形態２５）
図４０は、エージングデバイスの断面図である。このエージングデバイスは、ｎ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にゲート電極１３が形成されている。ゲート絶縁膜１２を挟むようにｐ＋　ソース領域１４及びｐ＋　ドレイン領域１５が形成されている。ゲート電極１３に、ｐＭＯＳＦＥＴ２６のｐ＋　ソース領域を接続し、ゲート及びｐ＋　ドレイン領域を外部端子に接続してエージングデバイスが形成されている。
【０１５６】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１５７】
このようなエージングデバイスに対して、ｐＭＯＳＦＥＴ２６のゲートに電圧Ｖ２＜０を印加し、ｎ＋　ドレイン領域に電圧Ｖ１＜０を印加する。
【０１５８】
そうすると、正孔が、ゲート電極１３からｐＭＯＳＦＥＴ２６を通って抜け出す。こうすることによってゲート電極１３を負に帯電させる。この後、ｐＭＯＳＦＥＴ２６のゲート電圧Ｖ２を切ってからドレイン電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【０１５９】
こうすることで、電圧Ｖ１及び電圧Ｖ２が０ボルトでも、ソース領域１４及びドレイン領域１５間が導通状態となる。こうしてエージングデバイスが導通状態（オン）となる。
【０１６０】
次に、ゲート電極１３に、リーク電流によってｐＭＯＳＦＥＴ２６を介して正孔が注入される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような正孔の注入は、ゲート絶縁膜１２の厚さが十分薄ければ、ゲート電極１３とチャネルの間及びゲート電極１３とソース領域１４やドレイン領域１５の拡散層との間での正孔の直接トンネリング（直接トンネルゲートリーク）でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【０１６１】
エージングデバイスの有効期限（寿命）は、すなわちエージングデバイスがオフ状態となる時間は、ゲート電極１３から抜き取る正孔の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、正孔の抜き取り時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【０１６２】
ｐＭＯＳＦＥＴ２６のゲート幅、ゲート長、拡散層濃度、チャネル濃度、絶縁膜厚、エクステンション領域等を調節することによっても、所定の範囲に収めることが出来る。
【０１６３】
（実施形態２６）
図４１は、エージングデバイスの断面図である。このエージングデバイスは、ｎ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にフローティングゲート２７が形成されている。フローティングゲート２７上には、絶縁膜２８が形成され、この上にコントロールゲート２９が形成されている。ゲート絶縁膜１２を挟むようにｐ＋　ソース領域１４及びｐ＋　ドレイン領域１５が形成されている。コントロールゲート２９は、外部端子に接続してエージングデバイスが形成されている。
【０１６４】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１６５】
図４２は、このようなエージングデバイスのフローティングゲート２７に電子を注入する方法を説明する図である。
【０１６６】
先ず、コントロールゲート２９に正の電圧Ｖ１＞０を印加して、ＦＮトンネリングによってｎ型半導体基板１１からフローティングゲート２７に電子を注入する。
【０１６７】
図４３は、フローティングゲート２７に電子を注入する別の方法を示す図である。
【０１６８】
コントロールゲート２９に負の電圧Ｖ１＜０を印加して、ＦＮトンネリングによってコントロールゲート２９からフローティングゲート２７に電子を注入する。
【０１６９】
このように、コントロールゲート２９に印加する電圧Ｖ１がＦＮトンネリングを生じさせるほど十分高ければ正負極性によらずコントロールゲート２７に電子を注入することが出来る。
【０１７０】
また、コントロールゲート２７と半導体基板１１間のゲート絶縁膜１２の厚さが十分薄ければ、あるいは、コントロールゲート２９とフローティングゲート２７間の絶縁膜２８の厚さが十分薄ければ、直接トンネリングによる電子の注入も可能である。
【０１７１】
この後、コントロールゲート２９の電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【０１７２】
こうすることで、電圧Ｖ１が０ボルトでも、ソース領域１４及びドレイン領域１５間が導通状態となる。こうしてエージングデバイスが導通状態（オン）となる。
【０１７３】
次に、図４４及び図４５に示すように、フローティングゲート２７から、直接トンネリングによるリーク電流によって電子が半導体基板１１、ソース領域１４、ドレイン領域１５及びコントロールゲート２９に抜け出る。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。こうしてチャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【０１７４】
フローティングゲート２７と半導体基板１１の間のゲート絶縁膜１２がフローティングゲート２７とコントロールゲート２９の間の絶縁膜２８より薄ければ、図４４に示す電子の放出が顕著になる。一方フローティングゲート２７とコントロールゲート２９の間の絶縁膜２８がフローティングゲート２７と半導体基板１１の間のゲート絶縁膜１２より薄ければ、図４５に示す電子の放出が顕著になる。絶縁膜２８とゲート絶縁膜１２が同じ程度に薄ければ電子の放出は両方のリーク電流の和になる。
【０１７５】
エージングデバイスの有効期限（寿命）は、すなわちエージングデバイスがオフ状態となる時間は、フローティングゲート２７に蓄積する電子の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、電子の注入時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【０１７６】
また、ｎ型半導体基板を用いる代わりにｐ型半導体基板、ｐ型拡散層のソース及びドレインの代わりにｎ型拡散層のソースとドレインからなるエージングデバイスも同様に実現できる。この場合、最初に浮遊ゲートに注入するのが正電荷（電子のＦＮトンネル放出で実現）になり、放出されるのも正電荷（電子の直接トンネル注入で実現）になるだけで、動作原理も構造も同様である。
【０１７７】
（実施形態２７）
図４６（ａ）は、実施形態２７に係るエージングデバイスの斜視図である。このエージングデバイスは、ｎ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にフローティングゲート２７が形成されている。フローティングゲート２７に隣接するように、ｎ型半導体基板１１上にコントロールゲート２９が形成されている。
【０１７８】
フローティングゲート２７とコントロールゲート２９間には絶縁膜が形成されているが図４６（ａ）には示していない。
【０１７９】
ゲート絶縁膜１２を挟むようにｐ＋　ソース領域１４及びｐ＋　ドレイン領域１５が形成されている。コントロールゲート２９は、外部端子に接続してエージングデバイスが形成されている。
【０１８０】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１８１】
図４６（ｂ）は、このようなエージングデバイスを上面から見た図である。
【０１８２】
図４６（ｂ）に示すように、フローティングゲート２７の短辺に対向する位置にコントロールゲート２９が形成され、その間には図４６（ａ）で省略した絶縁膜２８が形成されている。また、コントロールゲート２９は、拡散層であるソース領域１４及びドレイン領域１５から空間的に隔離された位置に配置する。こうすることによって、コントロールゲート２９が拡散層に与える影響を小さくすることが出来る。
【０１８３】
また、ゲート幅（短辺）の異なるデバイスを同一基板上に作りこむことでエージングデバイスがオフする状態になる時間を異ならせることができる。
【０１８４】
図４７は、このようなエージングデバイスのフローティングゲート２７に電子を注入する方法を説明する図である。
【０１８５】
先ず、コントロールゲート２９に負の電圧Ｖ１＜０を印加し、ＦＮトンネリングによりコントロールゲート２９からフローティングゲート２７に電子を注入する。
【０１８６】
コントロールゲート２９とフローティングゲート２７間の絶縁膜２８の厚さが十分薄ければ、直接トンネリングによる電子の注入も可能である。こうすることでソース領域１４及びドレイン領域１５が導通状態となる。
【０１８７】
図４８は、このようなエージングデバイスのフローティングゲート２７からコントロールゲート２９に電子が直接トンネリングで放出している図である。
【０１８８】
直接トンネル電流は対向部分の面積に比例するので、フローティングゲート２７とコントロールゲート２９が向き合う面積を調節することによって、寿命を所定の範囲に収めることが出来る。
【０１８９】
また、ｎ型半導体基板を用いる代わりにｐ型半導体基板、ｐ型拡散層のソース及びドレインの代わりにｎ型拡散層のソースとドレインからなるエージングデバイスも同様に実現できる。この場合、最初に浮遊ゲートに注入するのが正電荷（電子のＦＮトンネル放出で実現）になり、放出されるのも正電荷（電子の直接トンネル注入で実現）になるだけで、動作原理も構造も同様である。
【０１９０】
（実施形態２８）
図４９は、実施形態２８に係るエージングデバイスの断面図である。このエージングデバイスは、ｎ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にフローティングゲート２７が形成されている。フローティングゲート２３上には、絶縁膜２８が形成され、この上にコントロールゲート２９が形成されている。ゲート絶縁膜１２を挟むようにｐ＋　ソース領域１４及びｐ＋　ドレイン領域１５が形成されている。コントロールゲート２９は、外部端子に接続してエージングデバイスが形成されている。
【０１９１】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０１９２】
このエージングデバイスは、ゲート絶縁膜１２がその端部３０において、他の部分よりも薄くなっている。そしてフローティングゲート２７は、ソース領域１４上に張り出している。
【０１９３】
図５０は、このようなエージングデバイスのフローティングゲート２７に電子を注入する方法を説明する図である。図５０に示すように、コントロールゲート２９に正の電圧Ｖ１＞０を印加して、ＦＮトンネリングにより半導体基板１１からフローティングゲート２７に電子を注入する。
【０１９４】
半導体基板１１とフローティングゲート２７間のゲート絶縁膜１２の厚さが十分薄ければ、直接トンネリングにより電子を注入することも可能である。
【０１９５】
図５１は、このようなエージングデバイスのフローティングゲート２７に電子を注入する別の方法を説明する図である。
【０１９６】
図５１に示すように、コントロールゲート２９に負の電圧Ｖ１＜０を印加して、ＦＮトンネリングによりコントロールゲート２９からフローティングゲート２７に電子を注入する。
【０１９７】
コントロールゲート２９とフローティングゲート２７間のゲート絶縁膜１２２８が十分薄ければ、直接トンネリングにより電子を注入することも可能である。
【０１９８】
フローティングゲート２７に電子を注入後、コントロールゲート２９に印加してあった電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【０１９９】
こうすることでソース領域１４及びドレイン領域１５を導通状態にする。すなわちコントロールゲート２９の電圧が０ボルトにおいても、オン状態となる。
【０２００】
図５２に示すように、フローティングゲート２７に余分に蓄積した電子は、ゲート絶縁膜１２の薄くなった端部３０を通して、直接トンネルゲートリークによってソース領域１４へ放出される。こうして、時間の経過と供にチャネルに掛かる電界が弱くなり、チャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５間に電流が流れなくなる。こうして第１の機能ブロック１と第２の機能ブロック２がアクセス不能となり、オフ状態となる。
【０２０１】
エージングデバイスの有効期限（寿命）は、ゲートに注入する負電荷量に比例し、直接トンネルゲートリークに反比例するので、注入時間、フローティングゲート２７の体積、フローティングゲート２７がソース領域１４上に出っ張っている端部３０のゲート絶縁膜１２の厚さ、フローティングゲート２７がソース領域１４上に出っ張っている端部３０の重なり面積等を調節することによって、所定の範囲に収めることが出来る。
【０２０２】
また、ｎ型半導体基板を用いる代わりにｐ型半導体基板、ｐ型拡散層のソース及びドレインの代わりにｎ型拡散層のソースとドレインからなるエージングデバイスも同様に実現できる。この場合、最初に浮遊ゲートに注入するのが正電荷（電子のＦＮトンネル放出で実現）になり、放出されるのも正電荷（電子の直接トンネル注入で実現）になるだけで、動作原理も構造も同様である。また、端部３０をドレイン１５側に作っても同様である。
【０２０３】
（実施形態２９）
図５３は、実施形態２９に係るエージングデバイスの断面図である。このエージングデバイスは、ｎ型半導体基板１１上に、ゲート絶縁膜１２が形成され、この上にフローティングゲート２７が形成されている。フローティングゲート２７上には、絶縁膜２８が形成され、この上にコントロールゲート２９が形成されている。コントロールゲート２９及びフローティングゲート２７の側面には、側面ゲート３１が形成されている。側面ゲート３１とコントロールゲート２９及びフローティングゲート２７間には、絶縁膜が形成されているが図示していない。
【０２０４】
ゲート絶縁膜１２を挟むようにｐ＋　ソース領域１４及びｐ＋　ドレイン領域１５が形成されている。コントロールゲート２９は、外部端子に接続してエージングデバイスが形成されている。
【０２０５】
エージングデバイスのソース領域１４は第１の機能ブロック１が接続され、ドレイン領域１５は第２の機能ブロック２が接続されている。
【０２０６】
このエージングデバイスでは、ゲート絶縁膜１２が側壁ゲート３１側の端部３０において、他の部分よりも厚くなっている。
【０２０７】
図５４は、フローティングゲート２７に半導体基板１１から電子を注入する方法を説明する図である。図５４に示すように、コントロールゲート２９に正の電圧Ｖ１＞０を印加して、ＦＮトンネリングにより半導体基板１１からフローティングゲート２７に電子を注入する。
【０２０８】
半導体基板１１とフローティングゲート２７間のゲート絶縁膜１２の厚さが十分薄ければ、直接トンネリングによる電子の注入も可能である。
【０２０９】
図５５は、フローティングゲート２７に電子を注入する別の方法を説明する図である。図５１に示すように、コントロールゲート２９に負の電圧Ｖ１＜０を印加して、ＦＮトンネリングによりコントロールゲート２９からフローティングゲート２７に電子を注入する。
【０２１０】
コントロールゲート２９とフローティングゲート２７間の絶縁膜２８が十分薄ければ、直接トンネリングによる電子の注入も可能である。
【０２１１】
フローティングゲート２７に電子を注入後、コントロールゲート２９に印加してあった電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【０２１２】
こうすることでソース領域１４及びドレイン領域１５を導通状態にする。すなわちコントロールゲート２９の電圧が０ボルトにおいても、オン状態となる。
【０２１３】
図５６に示すように、フローティングゲート２７に余分に蓄積した電子は、直接トンネリングによって半導体基板１１、コントロールゲート２９及び側面ゲート３１に放出される。側面ゲート３１の電位はフローティングでも一定電位でも構わない。
【０２１４】
こうして、時間の経過と供にチャネルに掛かる電界が弱くなり、チャネルが反転しなくなったとき、ソース領域１４及びドレイン領域１５間に電流が流れなくなってオフ状態となる。
【０２１５】
エージングデバイスの有効期限（寿命）は、フローティングゲート２７に蓄積する負電荷量に比例し、直接トンネル電流に反比例するので、電子の注入時間、フローティングゲート２７の体積、ゲート面積、フローティングゲート２７と側面ゲート３１の向き合う面積、半導体基板１１とフローティングゲート２７間のゲート絶縁膜１２の厚さ、フローティングゲート２７とコントロールゲート２９間の絶縁膜２８の厚さ、フローティングゲート２７と側面ゲート３１間の絶縁膜（図示せず）の厚さ、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【０２１６】
また、ｎ型半導体基板を用いる代わりにｐ型半導体基板、ｐ型拡散層のソース及びドレインの代わりにｎ型拡散層のソースとドレインからなるエージングデバイスも同様に実現できる。この場合、最初に浮遊ゲートに注入するのが正電荷（電子のＦＮトンネル放出で実現）になり、放出されるのも正電荷（電子の直接トンネル注入で実現）になるだけで、動作原理も構造も同様である。また、側面ゲート３１及び端部３０は、ソース領域１４側に形成してもよい。
【０２１７】
これまでの実施形態で説明した二重ゲート構造のエージングデバイスを製造するには、最低２回の製膜プロセスが必要で高価になりやすい。そこで、集積度は落ちるがポリシリコンゲート電極を１つだけ用いたシングルゲート構造で、長寿命かつ安価なエージングデバイスを実現する方法を実施形態３０乃至３４で説明する。
【０２１８】
（実施形態３０）
図５７（ａ）は、実施形態３０に係るエージングデバイスの上面図、図５７（ｂ）は図５７（ａ）のＡ−Ａ′線に沿った断面図、図５７（ｃ）は図５７（ａ）のＢ−Ｂ′線に沿った断面図である。
【０２１９】
本実施形態では、制御ゲート４５が半導体基板基板４１内に作り込まれており、制御ゲート４５とソース（４２）・チャネル（４６）・ドレイン（４３）領域（以後、ＳＧＤ領域と称する）との間をＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）による素子分離絶縁領域４７により、電気的に分離している（図５７（ｃ））。
【０２２０】
ＳＧＤ領域の断面は、図５７（ｂ）に示すように、通常のＭＯＳ構造を有しており、ソース領域４２とドレイン領域４３の間で、（浮遊）ゲート電極４４の下にはチャネル領域４６が形成される。
【０２２１】
浮遊ゲート電極４４はポリシリコンで形成されており、図５７（ｃ）に示すように、制御ゲート４５とＳＧＤ領域のチャネル領域４６を橋絡する如く、ゲート絶縁膜４８，４９と素子分離領域４７を介して半導体基板４１上に形成されている。素子分離領域４７の両側のゲート絶縁膜（トンネル酸化膜）４８，４９の膜厚は同一にすることができる。
【０２２２】
図５８は、本実施形態のエージングデバイスの動作原理を説明する図で、ノーマリオフ型（自動オフ型）の例を示す。図５８（ａ）は、図５７（ｃ）に対応する図で、ｎ型基板４１にｐ＋　型拡散層のソース・ドレイン層４２，４３及びｐ＋　拡散層による制御ゲート４５が形成されている。制御ゲート４５に負の高電圧を印加すると正孔トンネリングによりｎ＋　型ポリシリコンによる浮遊ゲート４４に電子が注入される。
【０２２３】
この電子はＳＧＤ領域上の（浮遊）ゲート４４に拡散し、図５８（ｂ）に示すように、ＭＯＳＦＥＴのチャネル領域４６に正孔が引き寄せられてチャネルが形成され、ＭＯＳＦＥＴは導通する。浮遊ゲート４４に注入された電子は、直接トンネリングにより、ゲート絶縁膜４８を突き抜けてチャネル領域４６にリークする。そして所定期間経過後にＭＯＳＦＥＴはオフとなる。
【０２２４】
図５８（ｃ）はＭＯＳＦＥＴのドレイン電流ＩＤ　の経時変化を示す。所定時間経過後にオフとなるのが、ノーマリオフ型の特徴である。
【０２２５】
図５９（ａ）〜図５９（ｃ）は、本実施形態の他のエージングデバイスの動作原理を説明する図で、ノーマリオン型（自動オン型）の例を示す。図５９（ａ）は、図５７（ｃ）に対応する図で、ｎ型基板４１にｎ＋　型拡散層のソース・ドレイン層４２，４３及びｐ＋　拡散層による制御ゲート４５が形成されている。制御ゲート４５に負の高電圧を印加すると正孔トンネリングによりｎ＋　型ポリシリコンによる浮遊ゲート４４に電子が注入される。
【０２２６】
この電子はＳＧＤ領域上の（浮遊）ゲート４４に拡散し、図５９（ｂ）に示すように、ＭＯＳＦＥＴのチャネル領域４６に正孔が引き寄せられてＭＯＳＦＥＴは非導通（オフ）となる。浮遊ゲート４４に注入された電子は、直接トンネリングにより、ゲート絶縁膜４８を突き抜けてチャネル領域４６にリークする。そして所定期間経過後にＭＯＳＦＥＴはオンとなる。
【０２２７】
図５９（ｃ）はＭＯＳＦＥＴのドレイン電流ＩＤ　の経時変化を示す。所定時間経過後にオンとなるのが、ノーマリオン型の特徴である。
【０２２８】
図６０は、本実施形態のさらに他のエージングデバイスの動作原理を説明する図で、ノーマリオン型の例を示す。図６０（ａ）は、図５７（ｃ）に対応する図で、ｐ型基板４１にｐ＋　型拡散層のソース・ドレイン層４２，４３及びｎ＋　拡散層による制御ゲート４５が形成されている。制御ゲート４５に正の高電圧を印加すると正孔トンネリングによりｐ＋　型ポリシリコンによる浮遊ゲート４４に正孔が注入される。
【０２２９】
図６０は、本実施形態のさらに他のエージングデバイスの動作原理を説明する図で、ノーマリオン型の例を示す。図６０（ａ）は、図５７（ｃ）に対応する図で、ｐ型基板４１にｐ＋　型拡散層のソース・ドレイン層４２，４３及びｎ＋　拡散層による制御ゲート４５が形成されている。制御ゲート４５に正の高電圧を印加すると正孔トンネリングによりｐ＋　型ポリシリコンによる浮遊ゲート４４に正孔が注入される。
【０２３０】
この正孔はＳＧＤ領域上の（浮遊）ゲート４４に拡散し、図６０（ｂ）に示すように、ＭＯＳＦＥＴのチャネル領域４６に電子が引き寄せられてＭＯＳＦＥＴは非導通（オフ）となる。浮遊ゲート４４に注入された正孔は、直接トンネリングにより、ゲート絶縁膜４８を突き抜けてチャネル領域４６にリークする。そして所定期間経過後にＭＯＳＦＥＴはオンとなる。
【０２３１】
図６０（ｃ）はＭＯＳＦＥＴのドレイン電流ＩＤ　の経時変化を示す。所定時間経過後にオンとなるのが、ノーマリオン型の特徴である。
【０２３２】
図６１は、本実施形態のさらに他のエージングデバイスの動作原理を説明する図で、ノーマリオフ型の例を示す。図６１（ａ）は、図５７（ｃ）に対応する図で、ｐ型基板４１にｎ＋　型拡散層のソース・ドレイン層４２，４３及びｎ＋　拡散層による制御ゲート４５が形成されている。制御ゲート４５に正の高電圧を印加すると正孔トンネリングによりｐ＋　型ポリシリコンによる浮遊ゲート４４に正孔が注入される。
【０２３３】
この正孔はＳＧＤ領域上の（浮遊）ゲート４４に拡散し、図６１（ｂ）に示すように、ＭＯＳＦＥＴのチャネル領域４６に電子が引き寄せられてＭＯＳＦＥＴは導通（オン）する。浮遊ゲート４４に注入された正孔は、直接トンネリングにより、ゲート絶縁膜４８を突き抜けてチャネル領域４６にリークする。そして所定期間経過後にＭＯＳＦＥＴはオフとなる。
【０２３４】
図６１（ｃ）はＭＯＳＦＥＴのドレイン電流ＩＤ　の経時変化を示す。所定時間経過後にオフとなるのが、ノーマリオフ型の特徴である。
【０２３５】
（実施形態３１）
図６２（ａ）は、実施形態３１に係るエージングデバイスの上面図、図６２（ｂ）は図６２（ａ）のＢ−Ｂ′線に沿った断面図である。Ａ−Ａ´線に沿った断面図は、図５７（ｂ）と同じなので省略する。
【０２３６】
本実施形態は、実施形態３０の変形例で、素子分離領域４７をＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）で形成した例である。その他は実施形態３０と同じなので、詳しい説明は省略する。
【０２３７】
（実施形態３２）
図６３（ａ）は、実施形態３２に係るエージングデバイスの上面図、図６３（ｂ）は図６３（ａ）のＢ−Ｂ′線に沿った断面図である。Ａ−Ａ´線に沿った断面図は、図５７（ｂ）と同じなので省略する。
【０２３８】
本実施形態は、実施形態３０の変形例であり、浮遊ゲート電極４４１　、４４２　が制御ゲート４５の上とＳＧＤ領域のチャネル領域４６上に夫々ポリシリコンで形成されており、２つの浮遊ゲート電極４４１　、４４２　はメタル配線５０で接続されている。このような構成でも、制御ゲート４５から注入された電子あるいは正孔は浮遊ゲート４４１　、からメタル配線５０を介して浮遊ゲート４４２　に拡散するので、実施形態３０と同様な動作をすることができる。
【０２３９】
（実施形態３３）
図６４（ａ）は、実施形態３３に係るエージングデバイスの上面図、図６４（ｂ）は図６４（ａ）のＢ−Ｂ′線に沿った断面図である。Ａ−Ａ´線に沿った断面図は、図５７（ｂ）と同じなので省略する。
【０２４０】
本実施形態は、実施形態３２のＬＯＣＯＳによる素子分離領域４７をＳＴＩに代えたものである。このような構成でも実施形態３０と同様な動作をさせることができる。
【０２４１】
（実施形態３４）
図６５（ａ）は、実施形態３４に係るエージングデバイスの上面図、図６５（ｂ）は図６５（ａ）のＣ−Ｃ′線に沿った断面図である。本実施形態では、制御ゲート４５とソース・ドレイン拡散層４２，４３との間をＬＯＣＯＳまたはＳＴＩによる（図６５ではＳＴＩ）素子分離絶縁領域４７により、電気的に分離している。また、制御ゲート４５とソース・ドレイン拡散層４２，４３の上には夫々ポリシリコンによる浮遊ゲート電極４４１　、４４２　が形成されており、この２つの浮遊ゲート電極４４１　、４４２　はメタル配線５０で接続されている。
【０２４２】
実施形態３３と異なる点は、制御ゲート４５をＭＯＳＦＥＴのチャネル４６の方向に配置していることである。このように、メタル配線５０を用いれば、電気的に分離された制御ゲート４５とソース・ドレイン４２，４３のレイアウトは自由に決めることができる。
【０２４３】
また、素子分離絶縁領域４７の両側のゲート絶縁膜（トンネル酸化膜）４８，４９の膜厚は同一にすることができる。動作原理は実施形態３０と同じである。
【０２４４】
次に実施形態８〜１３に適用されるエージングデバイス（経時変化デバイス）或いは経時変化ブロックについて説明する。
【０２４５】
（実施形態３５）
本実施形態は、図６６に示すように、ｏｆ　ｇｒｏｕｎｄｅｄ　ｇａｔｅ　ＭＯＳＦＥＴ（以下、ＧＧＭＯＳと称す）を用いた実施形態８の具体的な回路構成例である。エージングデバイス４３Ｘを構成するＭＯＳＦＥＴ６１はノーマリオン型となるように、ゲート絶縁膜または基板側不純物濃度またはゲート材料の仕事関数を調整してある。電荷蓄積ゲート６２には、先に述べた実施形態と同様に、経時変化開始時において過剰電子が蓄積されており、この過剰電子によって、ＭＯＳＦＥＴ６１はオフ状態にある。
【０２４６】
なお、過剰電子の注入方法としては、先に述べたｐｎ接合、ｐｎｐ接合、ｎ＋　ｎｎ＋　接合、ｐ＋　ｐｐ＋　接合、ｎｐｎ接合、ショットキー接合、のいずれかを介して前記ゲートに注入する方法が適用可能である。また、浮遊ゲートを用いる場合、浮遊ゲートを取り囲む絶縁材の一部からＦＮトンネリングを用いて電子を注入することができる。
【０２４７】
電荷蓄積ゲート６２にはｐｎダイオード６３が接続されている。所定時間が経過するとｎ型の電荷蓄積ゲート６２に接続されたｐｎ接合６３の拡散電流によって、過剰電子がアース（ＧＮＤ）に放電される。これにより、ＭＯＳＦＥＴ６１がオン状態に移行するので、信号線の電位がアース電位にクランプされて、信号線と内部回路の間で信号が伝播されなくなる。この場合アース電位に代えて、他の信号線または電源線の電位に接続するようにしてもよい。
【０２４８】
図６７にＧＧＭＯＳを用いた本実施形態のエージングデバイスの構造のチャネル長方向の断面図を示す。個々のエージングデバイスはＳＴＩによる素子分離絶縁領域６６で他の領域と電気的に分離されている。信号線７は、ドレイン領域６４に接続されている。
【０２４９】
電荷蓄積用ゲート６２に電子を注入するには、例えば信号線７に書き込み用の高電圧を印加して、ドレイン６４のｎ＋　領域とｐ−ｗｅｌｌ６８の接合で衝突イオンを発生させる。この際に生成する２次電子を電荷蓄積用ゲート６２に注入する。
【０２５０】
電子が電荷蓄積用ゲート６２に注入されると、エージングデバイス３Ｘはオフ状態になる。この状態では、Ｉ／Ｏ端子５と内部回路６の間で信号が伝播される。電荷蓄積ゲート６２中の電子が放電されると、信号線７の電位がアース（ＧＮＤ）（または他の信号線または電源線）の電位にクランプされて、信号線７と内部回路６の間で信号が伝播されなくなる。
【０２５１】
図６８（ａ），（ｂ）に、ＧＧＭＯＳを用いた本実施形態のエージングデバイスの上面図とチャネル幅方向の断面図を示す。ゲート電極６２を形成するｎ＋領域のアース（ＧＮＤ）（または他の信号線または電源線）に接続される側にｐ＋領域６７を設けることで、容易に本発明の機能を実現するエージングデバイスを作成することが出来る。また、図６８（ｂ）に見られるように、ｐｎ接合の位置とＳＴＩ端をずらしておくことも必要である。
【０２５２】
図６９（ａ），（ｂ）にＧＧＭＯＳを用いた本実施形態の変形例に係るエージングデバイスの上面図とチャネル幅方向の断面図を示す。電荷蓄積用ゲート６２とｐ＋　領域６７がｐｎ接合を形成する部分の面積を変えることによって、過剰電子の放電時間を調整している。
【０２５３】
本実施形態では、ｐｎ接合（６３）を利用して過剰電子を放電したが、ｐｎ接合の替りに絶縁体を用いたトンネル接合を形成し、トンネル電流によって過剰電子を放電しても良い。また、ショットキー接合を用いてもよい。
【０２５４】
また、本実施形態では、ｎＭＯＳＦＥＴを用いて自動オン型のエージングデバイス３Ｘを記述したが、ｐＭＯＳＦＥＴを用いても良い。この場合、電荷蓄積用ゲート６２には過剰正孔が書き込まれる。
【０２５５】
（実施形態３６）
本実施形態では、図７０に示すように、第１０の実施形態（図１０）の具体的な回路構成を示す。オフ型スイッチ８はｎＭＯＳＦＥＴで構成され、オン型スイッチ９はｐＭＯＳＦＥＴで構成され、それぞれのゲートに、経時変化回路ブロック１０の出力線が接続されている。
【０２５６】
経時変化回路ブロック１０は、ＶｄｄとＶｓｓ間に直列に接続された負荷抵抗６８と自動オン型エージングデバイス３Ｘで構成されている。すなわち、電荷蓄積ゲートに過剰電子が存在する期間は、自動オン型エージングデバイス３Ｘはオフ状態にあるため、経時変化回路ブロック１０からは、ハイの電圧（図中では、Ｖｄｄと記載）が出力される。この状態ではｎＭＯＳＦＥＴ８はオン状態、ｐＭＯＳＦＥＴ９はオフ状態にあるため、Ｉ／Ｏ端子５と第１の内部回路６１　の間で、信号が伝播する。
【０２５７】
時間が経過するとともに自動オン型エージングデバイス３Ｘがオン状態に移行して、経時変化回路ブロック１０の出力がロウの電圧（図中では、Ｖｓｓと記載）が出力される。この状態ではｎＭＯＳＦＥＴ８はオフ状態、ｐＭＯＳＦＥＴ９はオン状態にあるため、Ｉ／Ｏ端子５と第２の内部回路６２　の間で信号が伝播する。
【０２５８】
図７１に本実施形態の変形例を示す。図７０に示した経時変化回路ブロック１０の構成の場合、負荷抵抗６８と自動オン型エージングデバイス３Ｘのチャネル抵抗との抵抗分配によって、出力電圧が決まるため、必ずしもＶｄｄまたはＶｓｓの電圧レベルになるわけではない。
【０２５９】
そこで、図７１に示すように、自動オン型エージングデバイス３Ｘの出力に偶数段のインバータ６９、７０を接続することにより、経時変化回路ブロック１０の出力をＶｄｄまたはＶｓｓに安定化する。
【０２６０】
なお、実施形態１２で示した自動オフ型経時変化ブロック３６には、自動オフ型エージングデバイスが使用されるが、この自動オフ型エージングデバイスは、例えば、図６７〜６９のデバイスを変形することで実現できる。すなわち、ノーマリオフ型のＭＯＳＦＥＴの電荷蓄積ゲートに、チャネルを反転させる過剰キャリアを注入し、時間の経過とともに過剰キャリアを放出させることで実現する。また、実施形態１４乃至２９の自動オフ型エージングデバイス３を使用することもできる。
【０２６１】
次に、上記実施形態に示したエージングデバイスが導通状態から非導通状態となる時間（寿命）を計算する方法を示す。
【０２６２】
先ず、電荷を保持するゲート電極（フローティングゲートを含む）の面積をＳ、そのゲート電極下のゲート絶縁膜の厚さをＴｏｘ、誘電率をεｏｘとする。そしてこのゲート絶縁膜のしきい電圧をＶｔｈとし、このゲートからの漏れ電流をＩａｇとすると、エージングデバイスの寿命を以下の数式で計算できる。
【０２６３】
【数１】
2004094922.tif 000003
ただし、
【数２】
2004094922.tif 000004
であり、Ｑｓ　は、ゲート電極に注入された電荷によるゲート電極下の表面電荷密度、εＳｉはシリコンの誘電率、ｑは素電荷、ＮＢ　は基板濃度である。Ｉａｇは、実施形態によって表式が異なる。実施形態８及び実施形態９のＰＮ接合をゲート電極に接続した例では、
【数３】
2004094922.tif 000005
の式が成り立つ。ここで、Ａは接合面積、Δ（ｔ）はエージングポテンシャル、ｔは時間、ｎｉ　は真性キャリア濃度、τｏ　は空乏層内でのキャリアの寿命、ＷＤ　は接合周りの空乏層幅、ｋＢ　はボルツマン定数、Ｔは絶対温度、Ｄｅ　は電子の拡散係数、Ｌｅ　は電子の拡散長、ｎｐｏはｐ型シリコン内での電子濃度、Ｄｈ　は正孔の拡散係数、Ｌｈ　は正孔の拡散長、ｐｎｏはｎ型シリコン内での正孔濃度である。
【０２６４】
実施形態１６から実施形態１９に対応するＩａｇは次の式で与えられる。
【０２６５】
【数４】
2004094922.tif 000006
【０２６６】
ただし、ＶＢ　はベース電圧である。
【０２６７】
実施形態２０及び実施形態２１のショットキー接合を用いた場合は、
【数５】
2004094922.tif 000007
となる。ただし、Ｒはリチャードソン定数、φＢ　はショットキーバリアの高さである。
【０２６８】
実施形態２２から実施形態２５に対応するＩａｇは次の式で与えられる。
【０２６９】
【数６】
2004094922.tif 000008
【０２７０】
ただし、ＷＧ　は電荷を保持させるゲートに接続するＭＯＳＦＥＴのゲート幅、ＬＧ　は電荷を保持させるゲートに接続するＭＯＳＦＥＴのゲート長、μｎ　は電荷を保持させるゲートに接続するＭＯＳＦＥＴのモビリティ、Ｃｏｘは電荷を保持させるゲートに接続するＭＯＳＦＥＴのゲート容量、ＶＧ　は荷を保持させるゲートに接続するＭＯＳＦＥＴのゲートに印加する電圧である。
【０２７１】
実施形態２６から実施形態２９に対応するＩａｇは次の式である。
【０２７２】
【数７】
2004094922.tif 000009
【０２７３】
ただし、ｍＤＥは状態密度有効質量、ＥＣ１　は浮遊ゲートの伝導帯端、ＥＣ２　は基板表面の伝導帯端、ｆ１　は浮遊ゲートでの電子の占有確率、ｆ２　は基板表面での電子の占有確率、Ｄ（Ｅ）は、エネルギーＥの電子が浮遊ゲートと制御ゲートの間をトンネルする確立である。また、計算方法は、特開２００２−７６３３８に開示している。
【０２７４】
以上で本発明のＩａｇの表式をすべて記述した。続いて、一例としてＰＮ接合を用いたＩａｇによる寿命（τａｇ）の計算結果を示しておく。この計算によって、エージングデバイスの構造を決める様々なパラメータに応じてτａｇがどのように変化するのかが明らかになり、製造上の条件やシステムの性能、あるいは、ユーザーの要望などに応じて最適なデバイス構造を決定することができる。尚、他のＩａｇを用いた計算はここで説明する例とほぼ同様に行えるので詳しい説明は省略する。
【０２７５】
図７２はしきい電圧依存性を表したものである。横軸は、しきい値を示し、縦軸は寿命を示す。
【０２７６】
このように、しきい電圧を上げると寿命が短くなるのが判る。半導体基板やポリシリコンの不純物濃度を用いて、数週間から数ヶ月の間で寿命を調節するのに適していることを示している。
【０２７７】
図７３は、ゲート絶縁膜の膜厚依存性を示している。横軸はゲート絶縁膜の厚さを示し、縦軸は寿命を示す。
【０２７８】
このように、ゲート絶縁膜を厚くするとしきい値が高くなり、結果として寿命が短くなる。１０ｎｍ以上で膜厚依存性が弱いため、数ヶ月単位で寿命の調整を行う際有利である。
【０２７９】
図７４は、ＰＮ接合の接合面積に対する依存性を表したものである。横軸はＰＮ接合の接合面積を示し、縦軸は寿命を示す。
【０２８０】
このように、接合面積を大きくするとリーク電流が増大し、寿命が縮まるのが判る。ゲート面積にもよるが、大体数ヶ月から数年の寿命調整に適当である。
【０２８１】
図７５は、ＰＮ接合の不純物濃度依存性を示している。横軸は接合のアクセプター濃度を対数で示し、縦軸は寿命を示す。
【０２８２】
このように、ドナーもアクセプターも高濃度になるほど寿命は長くなる傾向がある。寿命の調整には、図中で傾きが比較的低い領域を用いるのが有利である。たとえば、ドナー濃度が１×１０１６ｃｍ−３なら、アクセプター濃度１×１０１７ｃｍ−３以上のところでばらつきの少ない寿命が設計できる。
【０２８３】
また、寿命は、図７４にも見られるとおり、接合面積に比例して短くなる。この性質とともに併用すれば小さな誤差の範囲で自由に寿命を調節することが可能となる。
【０２８４】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組合せにより種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【０２８５】
【発明の効果】
本発明によれば、所定の時間経過した後に、２つの機能ブロック間の信号線に介在、若しくは接続された半導体時限スイッチにより、２つの機能ブロックを切断若しくは接続でき、２つの機能を併せることにより得られる所望の機能に有効期限を設けることができる。また、所定時間経過後、Ｉ／Ｏ端子から利用できる内部回路の情報または機能を切り替えることが出来る。
【０２８６】
半導体時限スイッチの寿命は、ＭＯＳ構造への電荷の注入時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調整することによって、正確な動作寿命を設定することができる。またデバイスの構造パラメータで決定した寿命は設計及び初期の電荷注入時においてのみ設定可能なので、寿命の改ざんを防ぐことのできる有効期限付き機能利用装置を提供することができる。
【０２８７】
もし上記のような寿命制御技術が安価に提供できれば、マイクロチップのような無線ＩＣタグ（ＲＦＩＤ）に搭載することが可能となる。固体エージングデバイスによって有効期限化された暗号鍵を搭載したＲＦＩＤの応用例は無数にある。
【０２８８】
第１の例は、輸送システムに応用するものである。コンテナ中のパッケージを一つ一つチェックすることは限界があり、テロを目的とした大量破壊兵器の原料や違法薬物などが一般の輸送システムに紛れ込む危険性がある。そこで、輸送システムの安全性を確保するため、全ての輸送用パッケージにＲＦＩＤを添付することを義務付ける動きがある。
【０２８９】
しかしながら、正規に使用されたパッケージのＲＦＩＤを使用後に剥ぎ取り、タンパリングした後内部情報を不正に更新し、再利用することは技術的にそれほど難しくなく、使用後ＲＦＩＤの回収を義務化する必要がある。僅かなＲＦＩＤがこの回収作業から漏れても、それがテロリストの手に渡れば大きな社会不安の種となる。また、回収そのものに余分なコストが必要となる。そこで、タグに記録する暗号鍵を固体エージングデバイスで有効期限化しておけば回収する手間が省け、安全性を損なうことなくコストダウンが実現できる。
【０２９０】
第２の例は、消費期限のある商品への応用である。生鮮食品のパッケージにＲＦＩＤを添付してトレーサビリティを確保しようという動きがあるが、タグを改ざんしたり、張り替えたり、パッケージそのものを取り替えたりすればその効果は半減する。そこで、公的機関が一元管理して配布する暗号鍵を、固体エージングデバイスによって有効期限化することが必要となる。消費期限内に流通しなければＲＦＩＤに搭載した暗号鍵が読み取れなくなり、消費者は、携帯電話等に埋め込まれたセンサーによって、商品が消費期限内か否かを知ることが出来る。
【０２９１】
第３の例は、ブランド価値維持に応用するものである。消費期限切れした口紅や香水などを安売りする店があり、メーカーはブランド商品の価格を下げなければ売上げを維持できないという状況が生まれている。消費者は、このような商品に消費期限があることをあまり意識していないのである。第２の例と同様に、固体エージングデバイスによってＲＦＩＤに搭載した暗号鍵を有効期限化しておけば、そのＲＦＩＤを添付したブランド化粧品を買うため手に取ったとき、携帯電話に消費期限切れであることを自動的に通知することが可能となる。これによって、消費者に、このような商品にも消費期限があることを訴えることが出来る。
【０２９２】
第４の例は、固体エージングデバイスにより有効期限化されたＲＦＩＤを挟み込んだシールである。このシールを用いれば、高価なＩＣカードなどなくとも、このシールを貼り付けるだけで、会員証や入場券等に有効期限を設けることが出来る。この場合、一般の消費者（個人商店、学校、職場、家庭、友達、サークル等）が手軽に有効期限付き認証を発行できるようになる。また、投票用紙や公文書に応用する例も出てくるだろう。このように、固体エージングデバイスとＲＦＩＤを組み合わせることで無数の応用例が出てくる。
【０２９３】
固体エージングデバイスの応用例は、二つに大別できる。一つは、バッテリレス電子タイマであり、システムＬＳＩへの搭載が有望である。もう一つは、有効期限付き暗号鍵であり、ＲＦＩＤへの搭載が有望である。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る有効期限付き利用装置の概念図。
【図２】本発明の実施形態２に係る有効期限付き利用装置の概念図。
【図３】本発明の実施形態３に係る有効期限付き利用装置の概念図。
【図４】本発明の実施形態４に係る有効期限付き利用装置の概念図。
【図５】本発明の実施形態５に係る有効期限付き利用装置の概念図。
【図６】本発明の実施形態６に係る有効期限付き利用装置の概念図。
【図７】本発明の実施形態７に係る有効期限付き利用装置の概念図。
【図８】本発明の実施形態８に係る有効期限付き利用装置の概念図。
【図９】本発明の実施形態９に係る有効期限付き利用装置の概念図。
【図１０】本発明の実施形態１０に係る有効期限付き利用装置の概念図。
【図１１】本発明の実施形態１１に係る有効期限付き利用装置の概念図。
【図１２】本発明の実施形態１２に係る有効期限付き利用装置の概念図。
【図１３】本発明の実施形態１３に係る有効期限付き利用装置の概念図。
【図１４】本発明の実施形態１４に係るエージングデバイスの摸式的な断面図及び結線図。
【図１５】本発明の実施形態１４に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図１６】本発明の実施形態１４に係るエージングデバイスの動作原理を説明するエネルギーバンド図。
【図１７】本発明の実施形態１４に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図１８】本発明の実施形態１４に係るエージングデバイスの動作原理を説明するエネルギーバンド図。
【図１９】本発明の実施形態１４に係るエージングデバイスの具体的な構成例を示す断面図及び結線図。
【図２０】本発明の実施形態１５に係るエージングデバイスの摸式的な断面図及び結線図。
【図２１】本発明の実施形態１５に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図２２】本発明の実施形態１５に係るエージングデバイスの動作原理を説明するエネルギーバンド図。
【図２３】本発明の実施形態１５に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図２４】本発明の実施形態１５に係るエージングデバイスの動作原理を説明するエネルギーバンド図。
【図２５】本発明の実施形態１５に係るエージングデバイスの具体的な構成例を示す断面図及び結線図。
【図２６】本発明の実施形態１６に係るエージングデバイスの摸式的な断面図及び結線図。
【図２７】本発明の実施形態１６に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図２８】本発明の実施形態１７に係るエージングデバイスの摸式的な断面図及び結線図。
【図２９】本発明の実施形態１８に係るエージングデバイスの摸式的な断面図及び結線図。
【図３０】本発明の実施形態１８に係るエージングデバイスの摸式的な断面図及び結線図。
【図３１】本発明の実施形態１９に係るエージングデバイスの摸式的な断面図及び結線図。
【図３２】本発明の実施形態１９に係るエージングデバイスの摸式的な断面図及び結線図。
【図３３】本発明の実施形態２０に係るエージングデバイスの摸式的な断面図及び結線図。
【図３４】本発明の実施形態２０に係るエージングデバイスの具体的構成例を示す摸式的な断面図及び結線図。
【図３５】本発明の実施形態２１に係るエージングデバイスの摸式的な断面図及び結線図。
【図３６】本発明の実施形態２１に係るエージングデバイスの具体的構成例を示す摸式的な断面図及び結線図。
【図３７】本発明の実施形態２２に係るエージングデバイスの摸式的な断面図及び結線図。
【図３８】本発明の実施形態２３に係るエージングデバイスの摸式的な断面図及び結線図。
【図３９】本発明の実施形態２４に係るエージングデバイスの摸式的な断面図及び結線図。
【図４０】本発明の実施形態２５に係るエージングデバイスの摸式的な断面図及び結線図。
【図４１】本発明の実施形態２６に係るエージングデバイスの摸式的な断面図及び結線図。
【図４２】本発明の実施形態２６に係るエージングデバイスの電荷注入方法を示す摸式的な断面図及び結線図。
【図４３】本発明の実施形態２６に係るエージングデバイスの他の電荷注入方法を示す摸式的な断面図及び結線図。
【図４４】本発明の実施形態２６に係るエージングデバイスの動作方法を示す摸式的な断面図及び結線図。
【図４５】本発明の実施形態２６に係るエージングデバイスの他の動作方法を示す摸式的な断面図及び結線図。
【図４６】本発明の実施形態２７に係るエージングデバイスの摸式的な斜視図及び平面図。
【図４７】本発明の実施形態２７に係るエージングデバイスの電荷注入方法を示す摸式的な平面図。
【図４８】本発明の実施形態２７に係るエージングデバイスの動作方法を示す摸式的な平面図。
【図４９】本発明の実施形態２８に係るエージングデバイスの摸式的な断面図及び結線図。
【図５０】本発明の実施形態２８に係るエージングデバイスの電荷注入方法を示す摸式的な断面図。
【図５１】本発明の実施形態２８に係るエージングデバイスの他の電荷注入方法を示す摸式的な断面図。
【図５２】本発明の実施形態２８に係るエージングデバイスの動作方法を示す摸式的な断面図。
【図５３】本発明の実施形態２９に係るエージングデバイスの摸式的な断面図及び結線図。
【図５４】本発明の実施形態２９に係るエージングデバイスの電荷注入方法を示す摸式的な断面図。
【図５５】本発明の実施形態２９に係るエージングデバイスの他の電荷注入方法を示す摸式的な断面図。
【図５６】本発明の実施形態２９に係るエージングデバイスの動作方法を示す摸式的な断面図。
【図５７】本発明の実施形態３０に係るエージングデバイスの摸式的な平面図及び断面図。
【図５８】本発明の実施形態３０に係るエージングデバイスの電荷注入方法及び動作方法を示す摸式的な断面図及び寿命特性を示すグラフ。
【図５９】本発明の実施形態３０に係るエージングデバイスの他の電荷注入方法及び動作方法を示す摸式的な断面図及び寿命特性を示すグラフ。
【図６０】本発明の実施形態３０に係るエージングデバイスのさらに他の電荷注入方法及び動作方法を示す摸式的な断面図及び寿命特性を示すグラフ。
【図６１】本発明の実施形態３０に係るエージングデバイスのさらに他の電荷注入方法及び動作方法を示す摸式的な断面図及び寿命特性を示すグラフ。
【図６２】本発明の実施形態３１に係るエージングデバイスの摸式的な平面図及び断面図。
【図６３】本発明の実施形態３２に係るエージングデバイスの摸式的な平面図及び断面図。
【図６４】本発明の実施形態３３に係るエージングデバイスの摸式的な平面図及び断面図。
【図６５】本発明の実施形態３４に係るエージングデバイスの摸式的な平面図及び断面図。
【図６６】本発明の実施形態３５に係るエージングデバイスの回路図。
【図６７】本発明の実施形態３５に係るエージングデバイスの模式的な断面図及び結線図。
【図６８】本発明の実施形態３５に係るエージングデバイスの平面図及び断面図。
【図６９】本発明の実施形態３５の変形例に係るエージングデバイスの平面図及び断面図。
【図７０】本発明の実施形態３６に係るエージングデバイスの回路図。
【図７１】本発明の実施形態３６の変形例に係るエージングデバイスの回路図。
【図７２】寿命のしきい電圧依存性を示したグラフ。
【図７３】寿命のゲート絶縁膜の厚さ依存性を表したグラフ。
【図７４】寿命の接合面積依存性を表したグラフ。
【図７５】寿命の不純物濃度依存性を表したグラフ。
【符号の説明】
１…第１の機能ブロック
２…第２の機能ブロック
３…自動オフ型エージングデバイス
３Ｘ…自動オン型エージングデバイス
４…ＬＳＩ
５…Ｉ／Ｏ端子
６…内部回路
７…信号線
８…オフ型スイッチ
９…オン型スイッチ
１０…自動オン型経時変化回路ブロック
１１…半導体基板
１２…ゲート絶縁膜
１３…ゲート電極
１４…ソース領域
１５…ドレイン領域
１６…ｐｎ接合
１７…ｐｎｐ接合
１８…ｎ＋　ｎｎ＋　接合
１９…ｐ＋　ｐｐ＋　接合
２０…ｎｐｎ接合
２１…ショットキー接合
２２…ショットキー接合
２３…ｎＭＯＳＦＥＴ
２４…ｐＭＯＳＦＥＴ
２５…ｎＭＯＳＦＥＴ
２６…ｐＭＯＳＦＥＴ
２７…フローティングゲート
２８…絶縁膜
２９…コントロールゲート
３０…端部
３１…側面ゲート
３２…ゲート中に形成されたｐｎ接合
３３…ゲート中に形成されたｐｎ接合
３４…ゲート中に形成されたショットキー接合
３５…ゲート中に形成されたショットキー接合
３６…自動オフ型経時変化回路ブロック
４１…半導体基板
４２、６５…ソース領域
４３、６４…ドレイン領域
４４…浮遊ゲート電極
４５…制御ゲート電極
４６…チャネル領域
４７、６６…素子分離領域
４８，４９…ゲート絶縁膜
５０…メタル配線
６１…ＭＯＳＦＥＴ
６２…電荷蓄積ゲート
６３…ダイオード
６７…ｐ＋　領域
６８…ｐ−ｗｅｌｌ
【図１】
2004094922.tif 000010
【図２】
2004094922.tif 000011
【図３】
2004094922.tif 000012
【図４】
2004094922.tif 000013
【図５】
2004094922.tif 000014
【図６】
2004094922.tif 000015
【図７】
2004094922.tif 000016
【図８】
2004094922.tif 000017
【図９】
2004094922.tif 000018
【図１０】
2004094922.tif 000019
【図１１】
2004094922.tif 000020
【図１２】
2004094922.tif 000021
【図１３】
2004094922.tif 000022
【図１４】
2004094922.tif 000023
【図１５】
2004094922.tif 000024
【図１６】
2004094922.tif 000025
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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