(57)【要約】【課題】任意の周波数のクロック入力を可能とし、使用上の制約を簡素化することのできるＤＡコンバータに用いるシステムクロック生成回路を提供する。【解決手段】ΔΣ変調方式により得られた１ビットディジタル入力データを内部システムクロックに同期してアナログ出力データに復調して出力するＤＡコンバータに用いるシステムクロック生成回路であって、所定の繰り返し周波数を持つ外部システムクロックとＬＲクロック（ＬＲＣＬＫ）とを入力し、ＬＲクロックの１周期中に含まれる外部システムクロックのクロック数をカウントするカウンタ回路と、カウンタ回路でカウンタされたカウント値に応じて外部システムクロックを所定の間引きタイミングで間引くマスク信号を生成するタイミング生成回路と、外部システムクロックをマスク信号でマスクし、マスクされた部分のクロックを間引いて内部システムクロックを生成するマスク回路とを具備する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ΔΣ変調方式により得られた１ビットディジタル入力データを内部システムクロックに同期してアナログ出力データに復調して出力するＤＡコンバータに用いるシステムクロック生成回路であって、
所定の繰り返し周波数を持つ外部システムクロックとＬＲクロック（ＬＲＣＬＫ）とを入力し、前記ＬＲクロックの１周期中に含まれる前記外部システムクロックのクロック数をカウントするカウンタ回路と、
前記カウンタ回路でカウンタされたカウント値に応じて前記外部システムクロックを所定の間引きタイミングで間引くマスク信号を生成するタイミング生成回路と、
前記外部システムクロックを前記マスク信号でマスクし、マスクされた部分のクロックを間引いて前記内部システムクロックを生成するマスク回路とを具備したことを特徴とするシステムクロック生成回路。
【請求項２】
請求項１に記載のシステムクロック生成回路において、
前記外部システムクロックの繰り返し周波数に応じて前記間引きタイミングを変更及び／又は分周された外部システムクロックを前記外部システムクロックとして用いることを特徴とするシステムクロック生成回路。
【請求項３】
請求項１に記載のシステムクロック生成回路において、
前記ＬＲクロックの１周期を均等に分割し、それぞれの分割領域毎に前記カウント値を分配して割付け、割付けに応じて前記マスク信号を生成することを特徴とするシステムクロック生成回路。
【請求項４】
請求項１に記載のシステムクロック生成回路において、
前記外部システムクロックの繰り返し周波数が基準サンプリングレート（ｆＳ）の２５６乃至１０２４倍範囲で任意に選択されることを特徴とするシステムクロック生成回路。
【請求項５】
請求項１に記載のシステムクロック生成回路において、
前記間引きタイミングは間引かれるクロック数に応じて、
０乃至１５クロックのときには１６クロック毎に、
１６乃至３１クロックのときには８クロック毎に、
３２乃至６３クロックのときには４クロック毎に、
６４乃至１２７クロックのときには２クロック毎に、
１２８乃至２５５クロックのときには１クロック毎に、
設定されることを特徴とするシステムクロック生成回路。
【請求項６】
請求項１乃至５のいずれか１項に記載したシステムクロック生成回路を内蔵したＤＡコンバータ。
【請求項７】
請求項７に記載したＤＡコンバータを内蔵した携帯電話機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＡコンバータの内部システムクロックを生成するシステムクロック生成回路に係り、特に、ΔΣ変調方式により得られた１ビットディジタル入力データからアナログ出力データを復調する、ＤＡコンバータに使用されるシステムクロック生成回路に関する。
【０００２】
【従来の技術】
ΔΣ変調方式を用いた従来のＤＡコンバータとしては、特許文献１に記載されるような装置が知られている。
また、ΔΣ変調方式により得られた１ビットディジタルデータを、サンプリング周波数の異なるマルチビットディジタルデータに変換する際に用いられるサンプリング周波数のレート変換装置としては、特許文献２に記載されるものが知られている。
また、ステレオオーディオＤＡコンバータとしては、非特許文献１に記載されるＤＡコンバータが知られている。
【０００３】
【特許文献１】
特開平９−１８６６００号公報
【特許文献２】
特開平９−１４８８８５号公報
【非特許文献１】
バーブラウン（ＢＵＲＲ−ＢＲＯＷＮ）社製品カタログ  ＰＣＭ１７３７，ＰＣＭ１７３９，ステレオ・オーディオＤ／Ａコンバータ
【０００４】
近年、移動体通信端末装置として携帯電話機の普及が著しい。携帯電話機においては、音声信号の処理を行うために、音声処理用のＤＡコンバータやＡＤコンバータが内蔵されている。また、音声処理用のＤＡコンバータには、オーバーサンプリング技術やΔΣ変調技術が用いられており、ΔΣ変調部の動作サンプリングレートを可変にできる機能を持っている。
【０００５】
このため、外部アナログローパスフィルタ（ＬＰＦ）のアプリケーションに応じてサンプリングレートを変更することにより、高性能高機能のＤＡコンバータを実現することができる。したがって、携帯電話機だけでなく、ＤＶＤ−Ｍ、ＤＶＤ−Ａはもとより、ホームシアターシステム、ＡＶアンプ等のアプリケーションにも広く用いられている。
【０００６】
図５は、オーバーサンプリング技術とΔΣ変換技術とを用いたＤＡコンバータの構成を示す図で、非特許文献１に類似の回路が記載されている。
入力インターフェース回路５１と、８倍オーバーサンプリングディジタルフィルタ５２と、ΔΣ変調方式を用いたＤＡ変換回路５３と、ローパスフィルタ及び出力アンプからなる出力回路５４と、外部システムクロックに応答して所定の内部システムクロックを生成し、それぞれの回路５１，５２，５３に供給するシステムクロック生成回路５５とから構成されている。
入力インターフェース５１には、ＬチャンネルとＲチャンネルとの選択を行うためのＬＲクロックＣＲＣＫと、バイクロックＢＣＫと、ΔΣ変調方式により得られた１ビットディジタル入力データＤＡＴＡが入力される。
ΔΣ変調方式を用いたＤＡ変換回路５３の回路構成としては、特許文献１の図１に示されるような回路構成が知られている。
【０００７】
図６は、アナログ入力信号からΔΣ変調方式により１ビットディジタル入力データを得るためのＡＤ変換回路の概略構成を示すブロック図である。プリフィルタ回路６１、積算回路６２、積分器６３、比較器６４、遅延回路６５、１ビットＤＡ変換回路６６により構成される。なお、図６に示す回路の詳細動作は周知であるため、その詳細説明は省略する。
【０００８】
図７は、図６の回路に現われる各種信号の関係を示す波形図である。
ＬＲ選択信号ＬＲＣＫ（Ａ）により選択されたＬまたはＲチャンネルの音声アナログ信号が、（Ｂ）に示すように１６乃至２４ビットに量子化され、さらに、図示しない８倍オーバーサンプリング信号処理回路によりオーバーサンプリングされて、（Ｃ）に示すような量子化されたアナログ信号がプリフィルタ６１に入力されると、図６の回路によりΔΣ変調により信号処理され、１ビットのディジタル入力データとして（Ｄ）に示すような波形として出力される。
このディジタル出力が、図５に示すデータＤＡＴＡとして入力インターフェース５１に入力されることにより、元のアナログ信号が出力回路５４からＬチャネル出力、またはＲチャネル出力としてアナログ再生される。
【０００９】
【発明が解決しようとする課題】
ところで、上述したオーバーサンプリング技術及びΔΣ変調技術を用いて、図５に示すようなＤＡコンバータを用いて、図７（Ｄ）に示す１ビットディジタル入力データをアナログ信号に復調する場合、必要に応じてＤＡ変換回路５３に供給される内部システムクロックのタイミング周期を変更する必要がある。
【００１０】
通常、図５に示すような回路構成のＤＡコンバータでは、サンプリングレートが１０〜２００ＫＨｚの基準周波数（ｆＳ）を外部システムクロックとして用意し、システムクロック生成回路７５内で所定の倍数（１２８／１９２／２５６／３８４／５１２／７６８／）だけ逓倍し、必要に応じて、この逓倍された内部システムクロックを自動選択して供給するように構成されていた。
このように、サンプリング周波数のサンプリングレートを変更する技術は、特許文献２においても示されているが、いずれも外部システムクロックを均一に所定の倍数だけ逓倍することにより行われている。
【００１１】
したがって、いずれの場合にも、入力データに応じて任意のサンプリングレートを持つ内部システムクロックを発生させることができない、という問題があった。
本発明は、上述した課題を解決するためになされたもので、ΔΣ変調方式により得られた１ビットディジタル入力データを、任意のサンプリングレートを持つ内部システムクロックに同期させてアナログデータとして復調することのできる、ＤＡコンバータに用いるシステムクロック生成回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明のシステムクロック生成回路は、ΔΣ変調方式により得られた１ビットディジタル入力データを内部システムクロックに同期して、アナログ出力データに復調して出力するＤＡコンバータに用いるシステムクロック生成回路であって、所定の繰り返し周波数を持つ外部システムクロックとＬＲクロック（ＬＲＣＬＫ）とを入力し、ＬＲクロックの１周期中に含まれる外部システムクロックのクロック数をカウントするカウンタ回路と、カウンタ回路でカウンタされたカウント値に応じて外部システムクロックを所定の間引きタイミングで間引くマスク信号を生成するタイミング生成回路と、外部システムクロックをマスク信号でマスクし、マスクされた部分のクロックを間引いて内部システムクロックを生成するマスク回路とを具備したことを特徴とする。
【００１３】
また、本発明は、前記システムクロック生成回路において、外部システムクロックの繰り返し周波数に応じて間引きタイミングを変更及び／又は分周された外部システムクロックを外部システムクロックとして用いることを特徴とする。
また、本発明は、前記システムクロック生成回路において、ＬＲクロックの１周期を均等に分割し、それぞれの分割領域毎にカウント値を分配して割付け、割付けに応じてマスク信号を生成することを特徴とする。
また、本発明は、前記システムクロック生成回路において、外部システムクロックの繰り返し周波数が基準サンプリングレート（ｆＳ）の２５６乃至１０２４倍範囲で任意に選択されることを特徴とする。
【００１４】
また、本発明は、前記システムクロック生成回路において、間引きタイミングは間引かれるクロック数に応じて、０乃至１５クロックのときには１６クロック毎に、１６乃至３１クロックのときには８クロック毎に、３２乃至６３クロックのときには４クロック毎に、６４乃至１２７クロックのときには２クロック毎に、１２８乃至２５５クロックのときには１クロック毎に設定されることを特徴とする。
また、本発明は、システムクロック生成回路を内蔵したＤＡコンバータであり、このＤＡコンバータを内蔵した携帯電話機である。
【００１５】
【発明の実施の形態】
図１は、本発明の一実施の形態を示すシステムクロック生成回路の構成ブロック図である。
ＬＲクロックＬＲＣＬＫ、バイクロックＢＣＬＫ、１ビットディジタル入力データＤＡＴＡ−ＩＮ及び外部システムクロックＳＹＳＣＬＫが入力されるカウンタ回路１０と、タイミング生成回路１２と、マスク回路１４とから構成され、マスク回路１４の出力として所定の内部システムクロックＳＹＳ−ＣＬＫを得る。
【００１６】
カウンタ回路１０は、ＬＲクロックの１周期中に含まれる外部システムクロックのクロック数をカウントする。
タイミング生成回路１２は、カウンタ回路１０でカウントされたカウント値に応じて、外部システムクロックを所定のタイミングで間引くマスク信号を生成し、これをマスク回路１４に供給する。
マスク回路１４には、タイミング生成回路１２からのマスク信号と、カウンタ回路１０からの外部システムクロック、もしくは、２分周されたシステムクロックとが入力されている。
カウンタ回路１０から供給された外部システムクロック、もしくは、２分周された外部システムクロックがマスク信号によりマスクされ、マスクされた部分のクロックが間引かれて内部システムクロックとしてマスク回路１４から出力される。この出力された内部システムクロックを用いてＤＡ変換回路を駆動する。
【００１７】
図２、図３は、図１の回路動作を説明するためのタイミング波形図である。なお、図３は、図２において、ＬＲクロックの一周期分の動作を拡大して示した図である。
図２に示すように、外部システムクロックとしては、基準サンプリングレート（ｆｓ）の２５６から１０２６倍のクロックを発生させている。そして、この外部システムクロックの周波数範囲２５６〜１０２４倍の中で、任意の周波数を持つ外部システムクロックの作成を可能とした。そのために、図１のカウンタ回路１０でカウントされたカウント値に応じて、外部システムクロックを所定の間引きタイミングで間引き、図２（ｅ）に示すような内部システムクロックを生成する。
なお、歪み率の低下を抑えるために間引くタイミングを、ＬＲクロックの１周期中で均等に割り振ることが必要である。そこで、図２に示す例では、１周期をエリアＡ，Ｂ，Ｃ，Ｄの４分割とし間引かれるクロックが、これらのエリア内に均等に割り振られるようにしている。
【００１８】
次に、図１に示すシステムクロック生成回路の回路動作を説明する。
カウンタ回路１０は、ＬＲクロックの１周期（１ｆＳ）中の外部システムクロックの立ち上がり数（クロック数）をカウントする。そして、その結果をタイミング生成回路１２に引き渡す。
カウント数が２５６〜５１１ｆＳときは、外部システムクロックをそのままタイミング生成回路１２に供給する。また、カウント数が５１２〜１０２３ｆＳのときは、２分周したシステムクロックをタイミング生成回路１２に供給する。
【００１９】
タイミング生成回路１２では、ＬＲクロックの１周期（１ｆＳ）中の外部システムクロックのカウント数から、この外部システムクロックを間引くタイミングを生成する。間引くタイミングは、１周期中でできるだけ均等に割り振る必要があるため、間引くクロック数を４等分して、図２に示すように、エリアＡ，Ｂ，Ｃ，Ｄに均等に割り振る。
【００２０】
なお、必要な間引き数によって間引く基本タイミングを次のように設定する。
間引き数
０〜１５クロック  １６クロック毎に生成
１６〜３１クロック  ８クロック毎に生成
３２〜６３クロック  ４クロック毎に生成
６４〜１２７クロック  ２クロック毎に生成
１２８〜２５５クロック  １クロック毎に生成
なお、ここでのクロックとは、カウンタ回路１０から供給されるクロックで、２５６〜５１１ｆＳのときは外部システムクロックを示し、５１２〜１０２３ｆＳのときは２分周したシステムクロックを示す。
【００２１】
マスク回路１４は、タイミング生成回路１２で生成されたタイミングにより、カウンタ回路１０から供給されたクロック（外部システムクロック、もしくは２分周された外部システムクロック）をマスクすることにより間引きを行う。このマスク回路１４で生成された信号を、内部システムクロックとして用いて、ΔΣ処理のための内部システムクロックとして用いる。
【００２２】
図４は、図１に示すシステムクロック生成回路中のタイミング生成回路１２の詳細構成を示す回路図である。
タイミング生成回路１２は、クロックセレクト回路１２１、エリアカウンタコントロール回路１２２、エリアＡカウンタ１２３、エリアＢカウンタ１２４、エリアＣカウンタ１２５、エリアＤカウンタ１２６及びクロックイネーブル生成回路１２７から構成されている。
【００２３】
クロックセレクト回路１２１はＬＲクロックの１周期中の外部システムクロックのカウント結果に従って、外部システムクロックもしくは２分周したクロックのいずれかの出力を選択するために用いられる。
エリアカウンタコントロール回路１２２は、各エリアカウンタ１２３〜１２６のカウントの開始又は終了を制御する。
エリアＡカウンタ１２３はエリアＡ区間で、エリアＢカウンタ１２４はエリアＢ区間で、エリアＣカウンタ１２５はエリアＣ区間で、エリアＤカウンタ１２６はエリアＤ区間で、それぞれクロックイネーブル信号を発生させるための基準カウンタである。
【００２４】
クロックイネーブル生成回路１２７は、エリアカウンタ１２３〜１２６からのクロックイネーブル信号に対し、クロックを間引くためのイネーブル信号の生成を行い、これをマスク信号としてマスク回路１４に出力する。
クロックイネーブル生成回路１２７で生成されたマスク信号とクロックセレクト回路１２１で選択された信号とがマスク回路１４によりかけ合わされて内部システムクロックが生成される。
【００２５】
【発明の効果】
以上説明したように、本発明では、内部システムクロックの周波数を基準サンプリングレート（ｆｓ）の２５６〜１０２４倍の範囲で任意の周波数となるように選択することができる。
したがって、ディジタル入力データに応じて、ＤＡ変換用の内部システムクロックを自由に選択することができるため、使用上の制約を大幅に緩和することができる。
また、外部システムクロックの間引くタイミングを、ＬＲクロックの１周期内で均等に割り振ることにより、歪み率の低下を抑えることができる。
なお、本発明は、広くＤＡコンバータ用のタイミングクロック生成回路として用いることができ、これらのＤＡコンバータを内蔵した携帯電話機やＤＶＤ−Ｍ、ＤＶＤ−Ａはもとより、ホームシアターシステム、ＡＶアンプ等にも広く利用することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るシステムクロック生成回路の構成を示す図。
【図２】図１に使用される各種信号のタイミングチャート。
【図３】図２を拡大して示したタイミングチャート。
【図４】図１に示すタイミング生成回路の詳細構成を示す回路図。
【図５】ΔΣ変調方式を用いたＤＡコンバータの構成を示す図。
【図６】ΔΣ変調方式を用いたＡＤコンバータの回路構成を示す図。
【図７】図６に使用される各種波形のタイミングチャート。
【符号の説明】
１０    カウンタ回路
１２    タイミング生成回路
１４    マスク回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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