(57)【要約】【課題】基板の面積を有効に利用しつつ、入出力セル及びパッドのピッチを縮小して多ピン化を実現する半導体集積回路の提供。【解決手段】基板１の中央部に内部セル領域２を形成する。内部セル領域２の周囲に入出力セル３ａを一列に配置し、入出力セル３ａの列より基板１の周縁側に入出力セル３ｂを一列に配置する。入出力セル３ａ及び入出力セル３ｂは、長辺が基板１の辺と平行になっている。更に、基板１の周縁にパッド４ａ及びパッド４ｂを交互に一列に配置する。入出力セル３ａとパッド４ａとの間の接続は、入出力セル３ｂの上部に形成した絶縁膜の更に上部に形成した配線（５ａ）を介して行い、入出力セル３ｂとパッド４ｂとの間の接続は配線（５ｂ）を介して行う。【選択図】        図１
2004179184.tif 000002
【特許請求の範囲】
【請求項１】
基板の一面上の略中央部に形成される内部セル領域と、
該内部セル領域の周囲に形成される入出力セル領域と、
前記基板の周縁に形成されるパッド領域と、
前記入出力セル領域に配置される複数の入出力セル及び前記パッド領域に配置される複数のパッドを接続する配線と
を備える半導体集積回路において、
前記入出力セルは、前記内部セル領域の周囲に複数列配置され、
相対的に内側の入出力セル列を構成する入出力セルは、相対的に外側の入出力セル列を構成する入出力セルの上部に形成された絶縁膜の更に上部に形成された配線を介して前記パッドと接続されている
ことを特徴とする半導体集積回路。
【請求項２】
入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和は、内側の入出力セル列を構成する入出力セルの寸法の総和と比べて等しいか又は短いことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記入出力セルは同一形状であり、前記最外側の入出力セル列を構成する入出力セルの個数は、前記内側の入出力セル列を構成する入出力セルの個数と比べて等しいか又は少ないことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和は、内側の入出力セル列を構成する入出力セルの寸法の総和よりも長いことを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記入出力セルは同一形状であり、前記最外側の入出力セル列を構成する入出力セルの個数は、前記内側の入出力セル列を構成する入出力セルの個数よりも多いことを特徴とする請求項１又は４に記載の半導体集積回路。
【請求項６】
前記入出力セルは矩形をなし、該矩形の長辺が前記基板の辺と平行になるように配置されていることを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は入出力セルの配置を工夫した半導体集積回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路は、プロセスの微細化に伴って大規模化、高機能化、更には高集積化が進み、多ピン化への要求が増加している。多ピン化を実現するためには、半導体集積回路のレイアウトにおいて、基板の一面上に配置される入出力セル及びボンディングパッド（以下、パッドという）のピッチ又は幅寸法を縮小する等して、入出力セル及びパッドの個数を増加させる必要がある。
【０００３】
図７は従来の半導体集積回路の概略平面図である（例えば、特許文献１参照）。図７において、１１は例えばシリコン単結晶からなる基板（一辺の寸法がＷｂの正方形）であり、基板１１の一面上の中央部には内部セル領域１２（一辺の寸法がＷｉの正方形）が形成され、内部セル領域１２の周囲に形成された入出力セル領域には入出力セル１３が一列に８個ずつ配置されている。基板１１の周縁に形成されたパッド領域にはパッド１４が一列に８個ずつ配置され、配線１５により入出力セル１３とパッド１４とが一組ごとに接続されている。
【０００４】
入出力セル１３は同一寸法の矩形をなし、短辺が基板の辺と平行になるように配置されている。入出力セルの幅方向及び長さ方向はそれぞれ一般的に、入出力セル列の長さ方向に平行な方向及び垂直な方向とされる（以下、同様とする）ため、入出力セル１３は幅寸法Ｗｃｂが長さ寸法Ｌｂよりも小さくなっている。
【０００５】
前述のように、パッド１４のピッチを縮小してパッドの個数を増加するためには、リードフレーム側のリード電極（図示せず）と接続するためのワイヤボンディング技術の高精度化が必要になる。これに加えて、基板１１の周縁にパッド１４を一列に配置するのではなく、レイアウトを工夫して例えば千鳥状に配置する（例えば、特許文献２参照）ことによっても、パッド１４のピッチを縮小してパッド１４の個数を増加することができる。
【０００６】
一方、入出力セルの個数を増加するためには、図８に示すように、内部セル領域の周囲に入出力セルを二列に配置する方法が考えられる（例えば、特許文献３参照）。図８において、２１は例えばシリコン単結晶からなる基板であり、基板２１の一面上の中央部には内部セル領域２２が形成され、内部セル領域２２の周囲に形成された入出力セル領域には入出力セル２３ａが一列に５個ずつ配置されている。更に、入出力セル２３ａの列より基板１１の周縁側には入出力セル２３ｂが一列に４個ずつ配置され、入出力セル２３ａと入出力セル２３ｂとが千鳥状になっている。更に、基板２１の周縁に形成され、パッド領域にはパッド２４ａ及びパッド２４ｂが交互に一列に９個ずつ配置されている。そして、配線２５ａにより入出力セル２３ａとパッド２４ａとが一組ごとに接続され、配線２５ｂにより入出力セル２３ｂとパッド２４ｂとが一組ごとに接続されている。
【０００７】
【特許文献１】
特開平９−１２９７３６号公報（第４頁、第１図）
【特許文献２】
特開平１１−４０７５４号公報（第３頁、第１図）
【特許文献３】
特開平２−２４４７５５号公報（第２頁、第１図）
【０００８】
【発明が解決しようとする課題】
図７の半導体集積回路では、入出力セル１３の個数を増加するためには、入出力セル１３の幅寸法Ｗｃｂを縮小しなければならないが、以下に説明する静電破壊対策又はメタルマイグレーション等の信頼性を考慮しなければならない。
図９は図７に示す入出力セル１３の出力最終段トランジスタの一般的な等価回路図であり、図１０は図９に対応するレイアウトの一例を示す図である。なお、図面は電源配線及び接地配線を省略して示している（以下、同様とする）。
【０００９】
図９において、入出力セル１３に形成されるトランジスタは、ｎＭＯＳトランジスタ（以下、ｎＭＯＳ−Ｔｒという）１８とｐＭＯＳトランジスタ（以下、ｐＭＯＳ−Ｔｒという）１９とが組合わされたＣＭＯＳ構造となっている。ｎＭＯＳ−Ｔｒ１８とｐＭＯＳ−Ｔｒ１９との間には、抵抗２０及び抵抗２１が直列接続され、抵抗２０及び抵抗２１の間には、パッド１４からの配線１５が接続されている。
【００１０】
図１０において、パッド１４からの配線１５は、入出力セル１３上では３本の指部に分割されている。入出力セル１３には、パッド１４側から順にｎＭＯＳ−Ｔｒ１８及びｐＭＯＳ−Ｔｒ１９が形成されている。ｎＭＯＳ−Ｔｒ１８のドレインコンタクト１８ａは配線１５の指部で接続され、ゲート１８ｂ及びソースコンタクト１８ｃは配線１５の指部と対向して配置されている。ｐＭＯＳ−Ｔｒ１９のドレインコンタクト１９ａ、ゲート１９ｂ及びソースコンタクト１９ｃの配置はそれぞれ、ｎＭＯＳ−Ｔｒ１８のドレインコンタクト１８ａ、ゲート１８ｂ及びソースコンタクト１８ｃと同様である。
【００１１】
静電破壊対策として、一般的にｎＭＯＳ−Ｔｒ１８は、ドレインコンタクト１８ａとゲート１８ｂとの間に抵抗２０（図９参照）を挿入し、ｐＭＯＳ−Ｔｒ１９は、ドレインコンタクト１９ａとゲート１９ｂとの間に抵抗２１（図９参照）を挿入する。そのため、ｎＭＯＳ−Ｔｒ１８及びｐＭＯＳ−Ｔｒ１９はそれぞれ、ドレインコンタクト１８ａ，１９ａ及びゲート１８ｂ，１９ｂ間の距離を離す必要がある。したがって、入出力セル１３の幅寸法Ｗｃｂの縮小には限界があるという問題がある。
【００１２】
また、ｎＭＯＳ−Ｔｒ１８及びｐＭＯＳ−Ｔｒ１９と、パッド１４との間を接続する配線１５には出力負荷を駆動するための電流が流れる。したがって、配線１５は指部でメタルマイグレーション耐性を確保するだけの幅寸法Ｗｍが必要であるため、やはり入出力セル１３の幅寸法Ｗｃｂの縮小には限界があるという問題がある。
【００１３】
図７においては前述のとおり信頼性の面から、入出力セル１３の幅寸法Ｗｃｂの縮小には限界があるため、入出力セルの個数を増加することができないという問題がある。また、基板１１の面積の縮小化を図るために内部セル領域１２の面積をたとえ小さくしても、入出力セル１３の短辺が基板１１の辺と平行になるように一列に配置される限り、基板１１上の内部セル領域１２と入出力セル１３との間に形成されるロの字状の領域１６が大きくなり、基板１１の面積を有効に利用することができないという問題がある。
【００１４】
更に、図７の例では、入出力セル１３の短辺が基板１１の辺と平行になるように一列に配置されているため、基板１１の４つのコーナー部の領域１７には入出力セル１３が配置されず、基板１１の面積を有効に利用することができないという問題がある。
【００１５】
一方、図８の例では、内側（内部セル領域２２側）の入出力セル２３ａとパッド２４ａとの間を接続する配線２５ａは、外側（基板２１の周縁側）の入出力セル２３ｂの間に形成される。したがって、配線２５ａの幅寸法だけ入出力セル２３ａ及び入出力セル２３ｂのピッチを増加させる必要があるため、多ピン化には限界があるという問題がある。更に、外側の入出力セル２３ｂ列の長さが内側の入出力セル２３ａ列の長さよりも短いため、基板のコーナー部に空きスペースが生じて基板の面積を有効に利用することができないという問題がある。
【００１６】
本発明は斯かる問題に鑑みてなされたものであり、その目的とするところは、基板の一面上の略中央部に形成された内部セル領域の周囲に、複数個の入出力セルを複数列配置し、相対的に内側に形成された入出力セル列を構成する入出力セルを、相対的に外側に形成された入出力セル列を構成する入出力セルの上部に形成された絶縁膜の更に上部に形成された配線を介して基板の周縁に配置されたパッドと接続することにより、基板の面積を有効に利用し、多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００１７】
本発明の他の目的は、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和と比べて等しくするか又は短くすることにより、基板の面積を有効に利用し、多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００１８】
本発明の他の目的は、入出力セルを同一形状とし、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数と比べて等しくするか又は少なくすることにより、基板の面積を有効に利用し、多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００１９】
本発明の他の目的は、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和よりも長くすることにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００２０】
本発明の他の目的は、入出力セルを同一形状とし、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数よりも多くすることにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる半導体集積回路を提供することにある。
【００２１】
本発明の更に他の目的は、入出力セルを矩形とし、該矩形の長辺が基板の辺と平行になるように配置することにより、静電破壊対策及びメタルマイグレーション耐性が高い半導体集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
本発明に係る半導体集積回路は、基板の一面上の略中央部に形成される内部セル領域と、該内部セル領域の周囲に形成される入出力セル領域と、前記基板の周縁に形成されるパッド領域と、前記入出力セル領域に配置される複数の入出力セル及び前記パッド領域に配置される複数のパッドを接続する配線とを備える半導体集積回路において、前記入出力セルは、前記内部セル領域の周囲に複数列配置され、相対的に内側の入出力セル列を構成する入出力セルは、相対的に外側の入出力セル列を構成する入出力セルの上部に形成された絶縁膜の更に上部に形成された配線を介して前記パッドと接続されていることを特徴とする。
【００２３】
本発明によれば、基板の略中央部に形成される内部セル領域と基板の辺との間に、複数の入出力セルを複数列配置する。この場合、基板の四辺全てに対応するように入出力セルを複数列配置してもよいし、又は基板の一辺のみ、二辺のみ、もしくは三辺のみに対応するように入出力セルを複数列配置してもよい。
これにより、内部セル領域と入出力セルとの間に形成される領域が小さくなり、基板の面積を有効に利用することができる。
【００２４】
また、各入出力セル列を構成する入出力セルの上側に絶縁膜を形成する。そして、相対的に内側に形成された入出力セル列を構成する入出力セルと該入出力セルに対応するパッドとの間の接続を、相対的に外側に形成された入出力セル列の入出力セルの上部に形成された絶縁膜の更に上部に形成された配線を介して行う。例えば、入出力セル列を三列に配置した場合、内側の列の入出力セルとパッドとの間の配線は、中央及び外側の列の入出力セルの上部に形成され、中央の列の入出力セルとパッドとの間の配線は、外側の列の入出力セルの上部に形成される。
これにより、実質的に入出力セルのピッチを縮小することができるため、多ピン化を可能にすることができる。
【００２５】
本発明に係る半導体集積回路においては、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和は、内側の入出力セル列を構成する入出力セルの寸法の総和と比べて等しいか又は短いことを特徴とする。
【００２６】
本発明によれば、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和と比べて等しくするか又は短くする。この場合、全ての入出力セル列の長さ方向に関する入出力セルの寸法の総和を等しくしてもよい。又は、最外側の入出力セル列に近づくにつれ、各入出力セル列の長さ方向に関する入出力セルの寸法の総和が短くなるようにしてもよいし、もしくは最内側入出力セル列よりも外側の入出力セル列は全て、長さ方向に関する入出力セルの寸法の総和が、最内側の入出力セル列の長さ方向に関する入出力セルの寸法の総和よりも短い寸法で等しくしてもよい。
これにより、基板の面積を有効に利用し、多ピン化を可能にすることができる。
【００２７】
本発明に係る半導体集積回路においては、前記入出力セルは同一形状であり、前記最外側の入出力セル列を構成する入出力セルの個数は、前記内側の入出力セル列を構成する入出力セルの個数と比べて等しいか又は少ないことを特徴とする。
【００２８】
本発明によれば、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数と比べて等しくするか又は少なくする。この場合、全ての入出力セル列を構成する入出力セルの個数を等しくしてもよい。又は、最外側の入出力セル列に近づくにつれ、各入出力セル列を構成する入出力セルの個数が減少するようにしてもよいし、もしくは最内側の入出力セル列よりも外側の入出力セル列は全て入出力セルの個数が、最内側の入出力セル列の入出力セルの個数よりも少ない個数で等しくしてもよい。
これにより、基板の面積を有効に利用し、多ピン化を可能にすることができる。
【００２９】
本発明に係る半導体集積回路においては、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和は、内側の入出力セル列を構成する入出力セルの寸法の総和よりも長いことを特徴とする。
【００３０】
本発明によれば、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和よりも長くする。この場合、最外側の入出力セル列よりも内側の入出力セル列については、それぞれ長さ方向に関する入出力セルの寸法の総和を等しくしてもよいし、又は、最外側の入出力セル列に近い入出力セル列ほど長さ方向に関する入出力セルの寸法の総和が長くなるようにしてもよい。
これにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる。
【００３１】
本発明に係る半導体集積回路は、前記入出力セルは同一形状であり、前記最外側の入出力セル列を構成する入出力セルの個数は、前記内側の入出力セル列を構成する入出力セルの個数よりも多いことを特徴とする。
【００３２】
本発明によれば、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数よりも多くする。この場合、最外側の入出力セル列よりも内側の入出力セル列については、それぞれ入出力セルの個数を同数としてもよいし、又は、最外側の入出力セル列に近い入出力セル列ほど入出力セルの個数が増加するようにしてもよい。
これにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる。
【００３３】
本発明に係る半導体集積回路においては、前記入出力セルは矩形をなし、該矩形の長辺が前記基板の辺と平行になるように配置されていることを特徴とする。
【００３４】
本発明によれば、入出力セルの長辺が基板の辺と平行になるように入出力セルを配置するため、入出力セルは幅寸法が長さ寸法よりも長くなる。
これにより、静電破壊対策及びメタルマイグレーション耐性を十分に得ることができる。
【００３５】
【発明の実施の形態】
以下に、本発明をその実施の形態を示す図面に基づいて詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路の概略平面図であり、図２は図１の基板のコーナー部を拡大した図である。図１及び図２において、１は例えばシリコン単結晶からなる基板（一辺の寸法がＷａの正方形）である。基板１の一面上の中央部には、内部セル領域２（一辺の寸法がＷｉの正方形）が形成され、内部セル領域２には図示しない複数の内部セルが例えばマトリクス状に配置される。内部セル領域２の周囲、つまり内部セル領域２の四辺の外側には入出力セル領域が形成され、該入出力セル領域には入出力セル３ａが一列に４個ずつ配置され、基板１当たり計１６個配置されている。入出力セル３ａの列より基板１の周縁側には入出力セル３ｂが一列に４個ずつ配置され、基板１当たり計１６個配置されている。つまり、内部セル領域２の周囲には、入出力セル列（３ａ，３ｂ）が複数列（二列）配置されている。
【００３６】
内側（内部セル領域２側）の列の入出力セル３ａ、及び外側（基板１の周縁側）の列の入出力セル３ｂは、同一寸法の矩形（同一形状）をなし、長辺が基板１の辺と平行になるように配置されている。つまり、入出力セル３ａ及び入出力セル３ｂは幅寸法Ｗｃａが長さ寸法Ｌａよりも大きく形成されている。したがって、図１の半導体集積回路は図７及び図８の半導体集積回路に比べて、静電破壊対策及びメタルマイグレーション耐性を十分に得ることができる。
【００３７】
基板１の周縁に形成されたパッド領域にはパッド４ａ及びパッド４ｂが交互に一列に８個ずつ配置され、計３２個配置されている。そして、配線５ａにより入出力セル３ａとパッド４ａとが一組ごとに接続され、配線５ｂにより入出力セル３ｂとパッド４ｂとが一組ごとに接続されている。配線５ａ及び配線５ｂには、例えばアルミ配線が用いられる。
【００３８】
配線５ａは入出力セル３ｂの上部に形成された絶縁膜（図示せず）の更に上部に形成される。この場合、配線５ａは、入出力セル３ｂの電源配線及び接地配線より上層のメタルで接続されるか、又は入出力セル３ｂの電源配線及び接地配線より下層のメタルで接続されることになる。したがって、図１の例では、図８の例にみられる配線２５ａの幅寸法だけ入出力セル２３ａ及び入出力セル２３ｂのピッチを増加する必要がないため、図８の例と比べて多ピン化を可能にすることができる。
【００３９】
図１においては図７と比較するために、入出力セル３ａ、入出力セル３ｂ及び入出力セル１３を同寸法（Ｗｃａ＝Ｌｂ，Ｌａ＝Ｗｃｂ）とし、内部セル領域２及び内部セル領域１２も同寸法としている。また、図１の半導体集積回路は図７の半導体集積回路とは異なり、入出力セル３ａ及び入出力セル３ｂは、長辺が基板１の辺と平行になるようにして二列に配置され、入出力セル３ａとパッド４ａとを接続する配線５ａは、入出力セル３ｂの上部に形成されている。
【００４０】
したがって、図１の例では、入出力セル列（３ａ，３ｂ）の長さを、図７の例における入出力セル列（１３）の長さより短くすることができるため、図１の例では、内部セル領域２と入出力セル３ａとの間に形成されるロの字状の領域６を、図７の例におけるロの字状の領域１６と比較して十分小さくすることができる。
【００４１】
また、入出力セル列（３ａ，３ｂ）（図１）の長さが、入出力セル列（１３）（図７）の長さよりも短いため、図１の例ではパッド４ａ，４ｂのピッチを、図７の例と比べて縮小することができる。
【００４２】
以上により、基板１（図１）の一辺の寸法Ｗａは、基板１１（図７）の寸法Ｗｂより縮小することができ、基板１の面積を基板１１の面積よりも縮小することができる。つまり、図１の半導体集積回路は、基板１の面積を有効に利用することができる。
【００４３】
このことは言い換えれば、基板１及び基板１１の面積を等しくした場合に、図１の半導体集積回路は、図７の半導体集積回路よりも入出力セル及びパッドをより多く配置することができることを意味し、多ピン化が可能になる。
【００４４】
入出力セル３ａ及び入出力セル３ｂの幅寸法Ｗｃａを縮小できる場合には、図３に示すように、パッド４ａ及びパッド４ｂを千鳥状に配置することにより、入出力セル及びパッドの個数を増加することができ、更なる多ピン化が可能になる。
【００４５】
なお、図１の半導体集積回路においては、入出力セル３ａ及び入出力セル３ｂの個数を等しくしたが、外側（基板１の周縁側）に配置される入出力セル３ｂの個数を各列において１個ずつ減少し、基板１当たり４個減少させて入出力セル３ａと入出力セル３ｂとを千鳥状に配置にしてもよい。この場合でも、内側の入出力セル列（３ａ）の長さは、図７における入出力セル列（１３）の長さよりも短いため、図１の半導体集積回路は、図７の例に比べてロの字状の領域６を縮小でき、基板１の面積を有効に利用できることは勿論である。
【００４６】
（実施の形態２）
図４は本発明の実施の形態２に係る半導体集積回路の概略平面図であり、図５は図４の基板のコーナー部を拡大した図である。なお、図４及び図５において、図１及び図２と同一部分には同一の符号を付してその説明を省略する。図４及び図５の構成において図１及び図２と異なる点は、外側（基板１の周縁側）に配置される入出力セル３ｂの個数を各列において１個ずつ増加し、基板１当たり４個増加させて入出力セル３ａと入出力セル３ｂとを千鳥状に配置している点と、入出力セル３ｂの個数の増加に伴い、パッド４ｂ及び配線５ｂの数も増加している点の２点である。
【００４７】
図４の半導体集積回路は、入出力セル３ｂの個数が入出力セル３ａの個数よりも多い。したがって、図４の半導体集積回路は、４つのコーナー部（図１及び図７の例におけるコーナー部の領域７及び１７に対応する）にまで入出力セル３ｂを配置することができるため、基板１の面積を図１及び図７の半導体集積回路よりも更に有効に利用することができ、多ピン化も可能となる。
【００４８】
入出力セル３ａ及び入出力セル３ｂの幅寸法Ｗｃａを縮小できる場合には、図６に示すように、パッド４ａ及びパッド４ｂを千鳥状に配置することにより、入出力セル及びパッドの個数を増加することができ、更なる多ピン化が可能になる。
【００４９】
なお、前述の実施の形態１又は２に記載した半導体集積回路は、入出力セルを内部セル領域の周囲に二列に配置しているが、これに限らず、三列以上に配置してもよい。
【００５０】
また、前述の実施の形態１又は２に記載した半導体集積回路は、基板の四辺全てに対応するように入出力セルを複数列配置しているが、これに限らず、基板の一辺のみ、二辺のみ、又は三辺のみに対応するように入出力セルを複数列配置してもよい。
【００５１】
【発明の効果】
以上により、本発明によれば、基板の略中央部に形成される内部セル領域と基板の辺との間に、複数の入出力セルを複数列配置していることにより、内部セル領域と入出力セルとの間に形成される領域が小さくなり、基板の面積を有効に利用することができる。
【００５２】
また、相対的に内側に形成された入出力セル列を構成する入出力セルと該入出力セルに対応するパッドとの接続を、相対的に外側に形成された入出力セル列の入出力セルの上部に形成された絶縁膜の更に上部に形成された配線を介して行っていることにより、実質的に入出力セルのピッチを縮小することができるため、多ピン化を可能にすることができる。
【００５３】
また、本発明によれば、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和と比べて等しくするか又は短くする。これにより、基板の面積を有効に利用し、多ピン化を可能にすることができる。
【００５４】
また、本発明によれば、入出力セルを同一形状とし、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数と比べて等しくするか又は少なくする。これにより、基板の面積を有効に利用し、多ピン化を可能にすることができる。
【００５５】
また、本発明によれば、入出力セル列の長さ方向に関し、最外側の入出力セル列を構成する入出力セルの寸法の総和を、内側の入出力セル列を構成する入出力セルの寸法の総和よりも長くする。これにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる。
【００５６】
また、本発明によれば、入出力セルを同一形状とし、最外側の入出力セル列を構成する入出力セルの個数を、内側の入出力セル列を構成する入出力セルの個数よりも多くする。これにより、基板のコーナー部にまで入出力セルが配置され、基板の面積をより有効に利用することができ、更なる多ピン化を可能にすることができる。
【００５７】
更に、本発明によれば、入出力セルの長辺が基板の辺と平行になるように入出力セルを配置するため、入出力セルは幅寸法が長さ寸法よりも長くなる。これにより、静電破壊対策及びメタルマイグレーション耐性を十分に得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路の概略平面図である。
【図２】図１の基板のコーナー部を拡大した図である。
【図３】パッドを千鳥状に配置した場合の一例を示す基板のコーナー部を拡大した図である。
【図４】本発明の実施の形態２に係る半導体集積回路の概略平面図である。
【図５】図４の基板のコーナー部を拡大した図である。
【図６】パッドを千鳥状に配置した場合の一例を示す基板のコーナー部を拡大した図である。
【図７】特許文献１に開示されている半導体集積回路の概略平面図である。
【図８】特許文献３に開示されている半導体集積回路の概略平面図である。
【図９】図７に示す入出力セルの出力最終段トランジスタの一般的な等価回路図である。
【図１０】図９に対応するレイアウトの一例を示す図である。
【符号の説明】
１  基板
２  内部セル領域
３ａ，３ｂ  入出力セル
４ａ，４ｂ  パッド
５ａ，５ｂ  配線
６  ロの字状の領域
７  コーナー部の領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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