(57)【要約】【課題】従来の可変利得増幅器は、利得最大時における利得ＰＧ並びに雑音指数ＮＦに係る特性に対する要件を充足させると、利得減衰時における歪み特性ＩＩＰ３が劣化するという課題があった。【解決手段】可変利得増幅器において、入力信号がゲートに印加される第１のＦＥＴ６（８）と第１のＦＥＴ６（８）にカスケード接続される第２のＦＥＴ７（９）とから成るデュアルゲート型ＦＥＴを複数個並列に接続するとともに、それぞれの第２のＦＥＴ７（９）に対して電圧制御手段から別個にゲート制御電圧（Ｖｃｏｎ１，Ｖｃｏｎ２）を印加し得るように構成する。【選択図】　　　図１
2004112299.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが入力信号がゲートに印加される第１のＦＥＴと該第１のＦＥＴのドレインにソースが接続される第２のＦＥＴとから成り、互いに前記第１のＦＥＴのソースが共通に接続されるとともに前記第２のＦＥＴのドレインが共通に接続される複数のデュアルゲート型ＦＥＴと、
それぞれの前記第２のＦＥＴのゲートに接続されて互いに別個にゲート電圧を印加し得る複数の電圧制御手段とを有して構成されることを特徴とする可変利得増幅器。
【請求項２】
それぞれが入力信号がゲートに印加されるＦＥＴと該ＦＥＴのドレインにエミッタが接続されるバイポーラトランジスタとから成り、互いに前記ＦＥＴのソースが共通に接続されるとともに前記バイポーラトランジスタのコレクタが共通に接続される複数の可変利得増幅素子と、
それぞれの前記バイポーラトランジスタのベースに接続されて互いに別個にベース電圧を印加し得る複数の電圧制御手段とを有して構成されることを特徴とする可変利得増幅器。
【請求項３】
入力信号が印加されるそれぞれのＦＥＴの電気的特性が略同一であることを特徴とする請求項１または請求項２に記載の可変利得増幅器。
【請求項４】
入力信号が印加される少なくとも１つのＦＥＴの電気的特性が入力信号が印加される他の１または複数のＦＥＴの電気的特性と異なることを特徴とする請求項１または請求項２に記載の可変利得増幅器。
【請求項５】
信号入力部と信号出力部とを接続する電圧帰還路を有することを特徴とする請求項１または請求項２に記載の可変利得増幅器。
【請求項６】
それぞれが入力信号がゲートに印加される第１のＦＥＴと該第１のＦＥＴのドレインにソースが接続される第２のＦＥＴとから成り、互いに前記第１のＦＥＴのソースが共通に接続されるとともに前記第２のＦＥＴのドレインが共通に接続される複数の第１のデュアルゲート型ＦＥＴと、
それぞれが反転入力信号がゲートに印加される第３のＦＥＴと該第３のＦＥＴのドレインにソースが接続される第４のＦＥＴとから成り、互いに前記第３のＦＥＴのソースが共通に接続されるとともに前記第４のＦＥＴのドレインが共通に接続される複数の第２のデュアルゲート型ＦＥＴと、
それぞれ対応する前記第２のＦＥＴのゲートおよび前記第４のＦＥＴのゲートに接続されて互いに別個にゲート電圧を印加し得る複数の電圧制御手段とを有して構成され、
前記第１のデュアルゲート型ＦＥＴの個数と、前記第２のデュアルゲート型ＦＥＴの個数と、前記電圧制御手段の個数とが等しいことを特徴とする可変利得増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばケーブルモデムのチューナ部において使用される可変利得増幅器に係り、特に利得減衰時の歪み特性（ＩＩＰ３）を改善することができる可変利得増幅器に関する。
【０００２】
【従来の技術】
近年、インターネット接続機器のブロードバンド化に対する要望が高まるに応じて、ＣＡＴＶ経由でのインターネット接続を可能とする種々のケーブルモデムが提供されるようになっている。他の電子機器と同様にケーブルモデム機器についても小型化が要望されているが、ケーブルモデム機器を小型化するためには、必然的にケーブルモデム機器に内蔵されるチューナを小型化する必要がある。旧来、このようなチューナはディスクリート部品から構成されていることで小型化には限界があったが、近年では回路の集積化が進んで大幅な小型化が実現できるようになっている。
【０００３】
このようなチューナに係るＩＣは、多くの場合ダブルスーパー方式と称する構成を採用している。図８は、ダブルスーパー方式によるチューナの構成を示すブロック図である。図８において、１０１はアンテナ、１０２はＣＡＴＶ信号を増幅する可変利得増幅器、１０３は制御電圧に応じた周波数で局部発振する第１の電圧制御発振器、１０４は可変利得増幅器１０２から出力されるＣＡＴＶ信号と電圧制御発振器１０３からの出力信号とを乗算処理することで周波数変換を実施して両信号の周波数の差に相当する周波数を有する第１の中間周波信号を出力する第１の周波数混合器、１０５は所定の帯域の信号のみを通過させることにより所望のチャンネルの中間周波信号を取り出すことで選局動作を実施する帯域通過フィルタ、１０６は制御電圧に応じた周波数で局部発振する第２の電圧制御発振器、１０７は帯域通過フィルタ１０５から出力される第１の中間周波信号と電圧制御発振器１０６からの出力信号とを乗算処理することで周波数変換を実施して両信号の周波数の差に相当する周波数を有する第２の中間周波信号を出力する第２の周波数混合器、１０８は周波数混合器１０７から出力される第２の中間周波信号を増幅してチューナ出力信号として出力する中間周波信号増幅器である。
【０００４】
次に、上記チューナに係る動作並びに特性について簡単に説明する。アンテナ１０１から入力した例えば１００ＭＨｚの周波数を有するＣＡＴＶ信号は、可変利得増幅器１０２で増幅されて、周波数混合器１０４へ送られる。周波数混合器１０４は、ＣＡＴＶ信号と、電圧制御発振器１０３から出力される例えば１３００ＭＨｚの周波数を有する局部発振信号とを入力して、周波数変換を実施して１２００ＭＨｚの第１の中間周波信号を出力する。帯域通過フィルタ１０５は、１２００ＭＨｚ近傍の周波数の信号を通過させることで、所望のチャンネルに係る第１の中間周波信号を取り出す。周波数混合器１０７は、１２００ＭＨｚの第１の中間周波信号と、電圧制御発振器１０６から出力される例えば１１５６ＭＨｚの周波数を有する局部発振信号とを入力して、周波数変換を実施して４４ＭＨｚの第２の中間周波信号を出力する。中間周波信号増幅器１０８は、入力する第２の中間周波信号を増幅して、チューナ出力信号として出力する。なお、ＣＡＴＶ信号、第１の中間周波信号、第２の中間周波信号等に係る上記の周波数は、それぞれＣＡＴＶシステムのチューナにおいて実際にとり得る周波数の一例として与えるものである。
【０００５】
上記のような周波数変換を実行するチューナでは、入力信号レベルは−７０〜−３０ｄＢｍである。また、最大で１３０波の信号が入力されるために、初段の可変利得増幅器１０２については、利得で１０ｄＢ、雑音指数で６ｄＢ、最大減衰量で４０ｄＢ、利得最大時の３次Ｉｎｐｕｔ　Ｉｎｔｅｒｃｅｐｔ　Ｐｏｉｎｔ（以下、ＩＩＰ３と称する）で＋１５ｄＢｍ、利得減衰時（−１５ｄＢ）のＩＩＰ３で＋３０ｄＢｍ程度の特性が必要となる。すなわち、利得が小さくなるほど歪みについて厳しい要件が課されることになる。
【０００６】
このような要件を課される可変利得増幅器は、バイポーラトランジスタやデュアルゲート型電界効果トランジスタ（以下、デュアルゲート型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と称する）から構成される。ここでは、デュアルゲート型ＦＥＴを例にとり、その動作を説明する。図９は、デュアルゲート型ＦＥＴを用いた可変利得増幅器の構成を示す回路図である。図９において、１１１は第１のＦＥＴ、１１２は第１のＦＥＴにカスケード接続される第２のＦＥＴ、１１３は電圧源、１１４は接地部、１１５は信号入力端子、１１６はＦＥＴ１１１のゲートＧ１に接続されて入力信号に対して適切なバイアス電圧を印加するために設けられる抵抗、１１７は同じく適切なバイアス電圧を印加するために設けられる電圧源、１１８はＦＥＴ１１２のゲートＧ２に接続される可変電圧源、１１９は出力信号を取り出すための負荷抵抗、１２０は信号出力端子である。なお、電圧源１１７については、例えば電圧源１１３の電源電圧を抵抗分割すること等により生成することが可能である。
【０００７】
上記のような構成を有するデュアルゲート型ＦＥＴでは、入力信号をＦＥＴ１１１のゲートＧ１に印加して、出力信号をＦＥＴ１１２のドレインから取り出す。この際、ＦＥＴ１１２のゲートＧ２に印加する電圧を変化させることで、利得制御を実施する。例えば、ＦＥＴ１１２のゲート電圧を下げると、ＦＥＴ１１２のソース電圧が下がり、ＦＥＴ１１１のドレイン−ソース間電圧Ｖｄｓが小さくなる。ドレイン−ソース間電圧Ｖｄｓが小さくなるほど、ＦＥＴ１１１の相互コンダクタンスｇｍが小さくなり、この結果利得が低下する。逆に、ＦＥＴ１１２のゲート電圧を上げると、利得が増加する。なお、利得制御用のＦＥＴ１１２に代えて、ＮＰＮトランジスタを用いても、可変利得増幅器として同様に動作させることが可能である。また、上記のようにデュアルゲート型ＦＥＴを用いて可変利得増幅器を構成する技術については、例えば特許文献１において記載が為されている。
【０００８】
【特許文献１】
特開２００２−１７６３７１号公報　（段落００１０、第１図）
【０００９】
【発明が解決しようとする課題】
ここで、図９に示されたデュアルゲート型ＦＥＴから成る可変利得増幅器について、利得、雑音等に係る特性に関して説明する。図１０は、集積回路（ＩＣ）上に形成されたＦＥＴの概略構成を示す平面図である。図１０において、Ｌｇはゲート長を示し、Ｗｇはゲート幅を示す。図１１は、ゲート幅と利得および雑音指数との関係を示すグラフである。図１１において、ＰＧは利得を示し、ＮＦは雑音指数を示す。図１２は、利得減衰量とＩＩＰ３との関係を示すグラフである。図１２において、利得減衰量とＩＩＰ３との関係は、ゲート幅をパラメータとしてそれぞれ別個に示される。図１１および図１２から分かるように、ゲート幅Ｗｇが大きくなるほど、利得ＰＧが増加するとともに雑音指数ＮＦが低下することで雑音特性は向上するが、ＩＩＰ３として与えられる歪み特性は悪化する。すなわち、利得最大時におけるＰＧ並びにＮＦに係る特性に対する要件を充足させるためには、Ｗｇ＝２０（μｍ）のＦＥＴを使用する必要があるが、この場合利得減衰時におけるＩＩＰ３に係る特性に対する要件を充足させることができない。また、利得減衰時におけるＩＩＰ３に係る特性に対する要件を充足させるためには、Ｗｇ＝５（μｍ）のＦＥＴを使用する必要があるが、この場合ＰＧ並びにＮＦに係る特性が悪化する。このように、ＰＧおよびＮＦに係る特性向上とＩＩＰ３に係る特性向上とはトレード・オフの関係にあり、ＰＧおよびＮＦに係る特性に対する要件とＩＩＰ３に係る特性に対する要件とを共に充足する可変利得増幅器を得ることが困難であるという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、利得最大時の利得ＰＧ並びに雑音指数ＮＦに係る特性を悪化させることなく、利得減衰時の歪み特性ＩＩＰ３を改善することができる可変利得増幅器を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る可変利得増幅器は、それぞれが入力信号がゲートに印加される第１のＦＥＴと第１のＦＥＴのドレインにソースが接続される第２のＦＥＴとから成り、互いに第１のＦＥＴのソースが共通に接続されるとともに第２のＦＥＴのドレインが共通に接続される複数のデュアルゲート型ＦＥＴと、それぞれの第２のＦＥＴのゲートに接続されて互いに別個にゲート電圧を印加し得る複数の電圧制御手段とを有して構成されるようにしたものである。
【００１２】
この発明に係る可変利得増幅器は、それぞれが入力信号がゲートに印加されるＦＥＴとＦＥＴのドレインにエミッタが接続されるバイポーラトランジスタとから成り、互いにＦＥＴのソースが共通に接続されるとともにバイポーラトランジスタのコレクタが共通に接続される複数の可変利得増幅素子と、それぞれのバイポーラトランジスタのベースに接続されて互いに別個にベース電圧を印加し得る複数の電圧制御手段とを有して構成されるようにしたものである。
【００１３】
この発明に係る可変利得増幅器は、入力信号が印加されるそれぞれのＦＥＴの電気的特性が略同一であるようにしたものである。
【００１４】
この発明に係る可変利得増幅器は、入力信号が印加される少なくとも１つのＦＥＴの電気的特性が入力信号が印加される他の１または複数のＦＥＴの電気的特性と異なるようにしたものである。
【００１５】
この発明に係る可変利得増幅器は、信号入力部と信号出力部とを接続する電圧帰還路を有するようにしたものである。
【００１６】
この発明に係る可変利得増幅器は、それぞれが入力信号がゲートに印加される第１のＦＥＴと第１のＦＥＴのドレインにソースが接続される第２のＦＥＴとから成り、互いに第１のＦＥＴのソースが共通に接続されるとともに第２のＦＥＴのドレインが共通に接続される複数の第１のデュアルゲート型ＦＥＴと、それぞれが反転入力信号がゲートに印加される第３のＦＥＴと第３のＦＥＴのドレインにソースが接続される第４のＦＥＴとから成り、互いに第３のＦＥＴのソースが共通に接続されるとともに第４のＦＥＴのドレインが共通に接続される複数の第２のデュアルゲート型ＦＥＴと、それぞれ対応する第２のＦＥＴのゲートおよび第４のＦＥＴのゲートに接続されて互いに別個にゲート電圧を印加し得る複数の電圧制御手段とを有して構成され、第１のデュアルゲート型ＦＥＴの個数と、第２のデュアルゲート型ＦＥＴの個数と、電圧制御手段の個数とが等しいようにしたものである。
【００１７】
【発明の実施の形態】
以下、添付の図面を参照して本願発明に係る実施の形態について説明する。なお、本願発明の実施の形態に記載された実施例を構成する各要素と、特許請求の範囲に記載された発明を構成する各要素との対応関係を明らかにするために、本願発明の実施の形態に係る以下の説明文中において、実施例の各要素に対応する特許請求の範囲に記載された発明の各要素を、それぞれ実施例の各要素に続けて適宜かっこ書きにより示すものとする。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１による可変利得増幅器の構成を示す回路図である。図１において、１は電圧源、２は接地部、３は信号入力端子（信号入力部）、４は信号入力端子３に接続されて入力信号に対して適切なバイアス電圧を印加するために設けられる抵抗、５は同じく適切なバイアス電圧を印加するために設けられる電圧源、６はゲートが信号入力端子３に接続されソースが接地部２に接続されるＦＥＴ（第１のＦＥＴ）、７はソースがＦＥＴ６のドレインに接続されるＦＥＴ（第２のＦＥＴ）、８はゲートが信号入力端子３に接続されソースが接地部２に接続されるＦＥＴ（第１のＦＥＴ）、９はソースがＦＥＴ８のドレインに接続されるＦＥＴ（第２のＦＥＴ）、１０は出力信号を取り出すために一方の端部がＦＥＴ７のドレインとＦＥＴ９のドレインとに共通に接続されるとともに他方の端部が電圧源１に接続される負荷抵抗、１１は可変電圧源、１２はＦＥＴ７のゲート、ＦＥＴ９のゲートおよび可変電圧源１１に接続されてＦＥＴ７のゲートに印加する電圧とＦＥＴ９のゲートに印加する電圧とをそれぞれ独立に制御することを可能とする制御電圧発生回路、１３はＦＥＴ７のドレインおよびＦＥＴ９のドレインに接続される信号出力端子（信号出力部）である。ここで、可変電圧源１１と制御電圧発生回路１２とによりＦＥＴ７のゲートに印加する電圧を制御する第１の電圧制御手段が構成され、また同じく可変電圧源１１と制御電圧発生回路１２とによりＦＥＴ９のゲートに印加する電圧を第１の電圧制御手段とは独立に制御する第２の電圧制御手段が構成される。なお、この実施の形態においては、ＦＥＴ６のゲート幅とＦＥＴ８のゲート幅とは、共に等しく１０（μｍ）とする。
【００１９】
次に、動作について説明する。
ここで、可変電圧源１１の電圧をＶａｇｃ、ＦＥＴ７のゲートに印加するゲート制御電圧をＶｃｏｎ１、ＦＥＴ９のゲートに印加するゲート制御電圧をＶｃｏｎ２とする。まず、図１に示される可変利得増幅器について、ゲート制御電圧Ｖｃｏｎ１とゲート制御電圧Ｖｃｏｎ２とを同じ電圧として利得制御する場合について考察する。同じ電気的特性を有するＦＥＴを並列に接続すると、全体としてゲート幅を２倍にしたＦＥＴと同等の電気的特性を有することから、上記のように同じ電圧で制御する場合には、ＩＩＰ３特性については、図１２に示されるＷｇ＝２０（μｍ）に係る曲線に示されるような特性を得ることになる。また、ＰＧ特性およびＮＦ特性についても、全体としてＷｇ＝２０（μｍ）として与えられる特性と略同一の特性を得ることになる。すなわち、ＰＧ＝１０ｄＢ、ＮＦ＝６ｄＢ、ＩＩＰ３＝１９ｄＢｍ（利得最大時）、ＩＩＰ３＝２５ｄＢｍ（利得１５ｄＢ減衰時）となる。
【００２０】
次に、ゲート制御電圧Ｖｃｏｎ１とゲート制御電圧Ｖｃｏｎ２とを独立に（別個に）制御して利得制御する場合について考察する。図２は、ゲート制御電圧の制御方式の一例を示す図である。また、図３は絶対利得とＩＩＰ３との関係を示すグラフである。なお、図３は、ＩＩＰ３特性について横軸の変数を利得減衰量から絶対利得に代えることで、図１２に示されるグラフを変形することで与えられる。図２に示されるようにゲート制御電圧Ｖｃｏｎ１およびゲート制御電圧Ｖｃｏｎ２を制御すると、利得最大時にはＦＥＴ７とＦＥＴ９とには共に最大のゲート電圧が印加されるので、Ｗｇ＝２０（μｍ）として与えられる特性と略同一の特性を全体として得ることができるから、ＰＧ＝１０ｄＢ、ＮＦ＝６ｄＢ、ＩＩＰ３＝１９ｄＢｍとなる。また、１５ｄＢ利得減衰時にはＶｃｏｎ２＝０、すなわちＦＥＴ９に印加されるゲート電圧がゼロとなってＦＥＴ８およびＦＥＴ９から成るデュアルゲート型ＦＥＴはＯＦＦ状態となる。これにより、ＩＩＰ３特性については、図３において、Ｗｇ＝１０（μｍ）として与えられる曲線の絶対利得−５ｄＢに対応するＩＩＰ３値である３１ｄＢｍを得ることができる。すなわち、利得最大時におけるＰＧ特性並びにＮＦ特性についてはＷｇ＝２０（μｍ）として与えられる特性を得ることができるとともに、利得減衰時におけるＩＩＰ３特性についてはＷｇ＝１０（μｍ）として与えられる特性を得ることができる。
【００２１】
以上のように、この実施の形態１によれば、入力信号が印加されるＦＥＴ６とＦＥＴ６にカスケード接続されるＦＥＴ７とから成るデュアルゲート型ＦＥＴと、入力信号が印加されるＦＥＴ８とＦＥＴ８にカスケード接続されるＦＥＴ９とから成るデュアルゲート型ＦＥＴと、ＦＥＴ７のゲートに印加するゲート制御電圧Ｖｃｏｎ１を制御する第１の電圧制御手段と、ＦＥＴ９のゲートに印加するゲート制御電圧Ｖｃｏｎ２を第１の電圧制御手段と独立に制御する第２の電圧制御手段とを有して構成され、ＦＥＴ６のソースとＦＥＴ８のソースとを共通に接続するとともに、ＦＥＴ７のドレインとＦＥＴ９のドレインとを共通に接続して出力信号を取り出すようにしたので、第１の電圧制御手段および第２の電圧制御手段によりゲート制御電圧Ｖｃｏｎ１およびゲート制御電圧Ｖｃｏｎ２を適宜制御することで、利得最大時においてのＰＧ特性並びにＮＦ特性に対する要件を充足するとともに利得減衰時においてのＩＰＰ３特性に対する要件を充足することができるという効果を奏する。
【００２２】
なお、上記実施の形態１では、並列に接続するデュアルゲート型ＦＥＴの個数を２としているが、３以上のデュアルゲート型ＦＥＴを並列に接続することで全体として可変利得増幅器を成す構成を採ることも可能である。この場合、それぞれのデュアルゲート型ＦＥＴにおいて、上記のＦＥＴ７およびＦＥＴ９と同様に第２のＦＥＴとして与えられるＦＥＴのそれぞれのゲートに接続される電圧制御手段を別個に制御して適切な組み合わせのゲート制御電圧を印加することにより、可変利得増幅器の特性をより改善することが可能となる。
【００２３】
また、上記実施の形態１では、図２に示されるように、ゲート制御電圧Ｖｃｏｎ１の電圧変化範囲とゲート制御電圧Ｖｃｏｎ２の電圧変化範囲とを離隔するようにそれぞれのゲート制御電圧を制御している。すなわち、ゲート制御電圧Ｖｃｏｎ１が最大値となった後にゲート制御電圧Ｖｃｏｎ２を増加させるか、あるいはゲート制御電圧Ｖｃｏｎ２がゼロとなった後にゲート制御電圧Ｖｃｏｎ１を減少させるといった制御方式が採られている。然るに、本願発明による可変利得増幅器に係るゲート電圧制御方式は上記のような方式に限定されるものではなく、ゲート制御電圧Ｖｃｏｎ１の電圧変化範囲とゲート制御電圧Ｖｃｏｎ２の電圧変化範囲とが重なるようにそれぞれのゲート制御電圧を制御するようにしてもよい。図４は、ゲート制御電圧の制御方式の他の例を示す図である。図４に示されるようにゲート制御電圧Ｖｃｏｎ１の変化とゲート制御電圧Ｖｃｏｎ２の変化との間にある程度の遅延を持たせれば、実施の形態１と同様に、利得最大時の利得ＰＧ並びに雑音指数ＮＦに係る特性を悪化させることなく、利得減衰時の歪み特性ＩＩＰ３を改善できるという効果を奏し得るものである。さらに、上記のように電圧変化範囲に重なりがある場合には、可変電圧源１１の電圧値Ｖａｇｃと利得減衰量との間にある程度の線形的な関係を持たせることができて利得制御を容易にするとともに、約２ｄＢ利得減衰時におけるＩＩＰ３の劣化を緩和できる等の効果を奏する。
【００２４】
また、上記実施の形態１では、ＦＥＴ６とＦＥＴ８とについて、ゲート長やゲート幅等を同一にすることで同じ電気的特性を有するものとしているが、ＦＥＴ６とＦＥＴ８とが異なる電気的特性を有する構成を採ることも可能である。例えば、ゲート長Ｌｇおよびゲート幅Ｗｇを適宜変更して、ＦＥＴ６とＦＥＴ８とを異なる形状とすることにより、利得減衰時におけるＩＩＰ３をより改善することも可能である。さらに、上記実施の形態１では、ゲート制御電圧Ｖｃｏｎ１を制御する第１の電圧制御手段とゲート制御電圧Ｖｃｏｎ２を制御する第２の電圧制御手段とを独立に動作可能とする構成としているが、上記の作用効果を奏する範囲内において電圧制御手段間にある程度の従属性を持たせることも可能である。このように電圧制御手段間に従属性を持たせれば、制御パラメータを減らすことができて、全体の構成を簡略化することも可能となる。
【００２５】
次に、この実施の形態１の変形例について説明する。
図５は、この発明の実施の形態１の変形例による可変利得増幅器の構成を示す回路図である。図５において、図１と同一符号は同一または相当部分を示すので、その説明を省略する。２１はＦＥＴ６のドレインにエミッタが接続されるＮＰＮトランジスタ（バイポーラトランジスタ）、２２はＦＥＴ８のドレインにエミッタが接続されるＮＰＮトランジスタ（バイポーラトランジスタ）、２３はＮＰＮトランジスタ２１のベースに接続されて当該ベースに印加する電圧Ｖｃｏｎ１を制御する可変電圧源（電圧制御手段）、２４はＮＰＮトランジスタ２２のベースに接続されて当該ベースに印加する電圧Ｖｃｏｎ２を制御する可変電圧源（電圧制御手段）である。なお、図１に示される可変利得増幅器と同様に、ＮＰＮトランジスタ２１のコレクタとＮＰＮトランジスタ２２のコレクタとは共通に接続される。また、カスケード接続されるＦＥＴ６とＮＰＮトランジスタ２１、並びに同様にカスケード接続されるＦＥＴ８とＮＰＮトランジスタ２２とから、それぞれ特許請求の範囲に記載された可変利得増幅素子が構成されるものとする。この可変利得増幅素子は、図１に示された可変利得増幅器におけるデュアルゲート型ＦＥＴに相当するものである。なお、図５に示される可変利得増幅器の回路動作については、図１に示された可変利得増幅器と同様であるので、その説明を省略する。このように、入力信号が印加されるＦＥＴにバイポーラトランジスタをカスケード接続することで、ＦＥＴのドレインからみたインピーダンスが小さくなり、交流信号によって生じるＦＥＴのドレイン−ソース間電圧Ｖｄｓの変動が小さくなるから、出力信号に係る歪み特性を改善することができるという効果を奏する。
【００２６】
実施の形態２．
図６は、この発明の実施の形態２による可変利得増幅器の構成を示す回路図である。図６において、図１と同一符号は同一または相当部分を示すので、その説明を省略する。３１はＦＥＴ７のゲートに接続されて当該ゲートに印加する電圧Ｖｃｏｎ１を制御する可変電圧源（電圧制御手段）、３２はＦＥＴ９のゲートに接続されて当該ゲートに印加する電圧Ｖｃｏｎ２を制御する可変電圧源（電圧制御手段）、３３は信号出力端子１３と信号入力端子３との間に介装される抵抗、３４は信号入力端子３と接地部２との間に介装される抵抗である。このように、信号出力端子１３と信号入力端子３とを抵抗３３を介して接続して電圧帰還路を設けることにより、電圧帰還型のゲートバイアスを掛けることができるので、ＦＥＴ間の製造バラツキに起因するドレイン電流の変動を抑制して回路動作を安定化させることができるという効果を奏する。
【００２７】
実施の形態３．
図７は、この発明の実施の形態３による可変利得増幅器の構成を示す回路図である。図７において、４１は電圧源、４２は接地部、４３は第１の信号入力端子、４４は信号入力端子４３に入力される信号の反転信号が入力される第２の信号入力端子、４５は信号入力端子４３に接続されて入力信号に対して適切なバイアス電圧を印加するために設けられる抵抗、４６は信号入力端子４４に接続されて反転入力信号に対して適切なバイアス電圧を印加するために設けられる抵抗、４７は抵抗４５および抵抗４６に接続されて同じく適切なバイアス電圧を印加するために設けられる電圧源、４８はゲートが信号入力端子４３に接続されソースが接地部４２に接続されるＦＥＴ（第１のＦＥＴ）、４９はソースがＦＥＴ４８のドレインに接続されるＦＥＴ（第２のＦＥＴ）、５０はゲートが信号入力端子４３に接続されソースが接地部４２に接続されるＦＥＴ（第１のＦＥＴ）、５１はソースがＦＥＴ５０のドレインに接続されるＦＥＴ（第２のＦＥＴ）、５２は出力信号を取り出すために一方の端部がＦＥＴ４９のドレインとＦＥＴ５１のドレインとに共通に接続されるとともに他方の端部が電圧源４１に接続される負荷抵抗、５３はＦＥＴ４９のドレインおよびＦＥＴ５１のドレインに接続される信号出力端子、５４はゲートが信号入力端子４４に接続されソースが接地部４２に接続されるＦＥＴ（第３のＦＥＴ）、５５はソースがＦＥＴ５４のドレインに接続されるＦＥＴ（第４のＦＥＴ）、５６はゲートが信号入力端子４４に接続されソースが接地部４２に接続されるＦＥＴ（第３のＦＥＴ）、５７はソースがＦＥＴ５６のドレインに接続されるＦＥＴ（第４のＦＥＴ）、５８は反転出力信号を取り出すために一方の端部がＦＥＴ５５のドレインとＦＥＴ５７のドレインとに共通に接続されるとともに他方の端部が電圧源４１に接続される負荷抵抗、５９はＦＥＴ５５のドレインおよびＦＥＴ５７のドレインに接続される信号出力端子、６０はＦＥＴ４９のゲートおよびＦＥＴ５５のゲートに接続されてこれらゲートに印加する電圧Ｖｃｏｎ１を制御する第１の可変電圧源（電圧制御手段）、６１はＦＥＴ５１のゲートおよびＦＥＴ５７のゲートに接続されてこれらゲートに印加する電圧Ｖｃｏｎ２を制御する第２の可変電圧源（電圧制御手段）である。
【００２８】
ここで、例えばＦＥＴ４８として与えられる第１のＦＥＴと、ＦＥＴ４８にカスケード接続されるＦＥＴ４９として与えられる第２のＦＥＴとから入力信号を増幅するための可変利得増幅素子として与えられる第１のデュアルゲート型ＦＥＴが構成される。また、例えばＦＥＴ５４として与えられる第３のＦＥＴと、ＦＥＴ５４にカスケード接続されるＦＥＴ５５として与えられる第４のＦＥＴとから反転入力信号を増幅するための可変利得増幅素子として与えられる第２のデュアルゲート型ＦＥＴが構成される。図７の回路図から明らかなように、入出力信号の平衡性を担保するために、第１のデュアルゲート型ＦＥＴの個数と、第２のデュアルゲート型ＦＥＴの個数とは同数となる。さらに、可変電圧源６０，６１として与えられる電圧制御手段は第１および第２のデュアルゲート型ＦＥＴと同数だけ設けられ、それぞれの電圧制御手段は例えばＦＥＴ４９とＦＥＴ５５とのように対応付けられる第２のＦＥＴと第４のＦＥＴとに同一のゲート制御電圧を印加する。さらに、入出力信号の平衡性を担保するためには、ゲートに入力信号が印加されるＦＥＴ４８、ＦＥＴ５０、ＦＥＴ５４およびＦＥＴ５６が略同一の電気的特性を有するとともに、ゲートに制御電圧が印加されるＦＥＴ４９、ＦＥＴ５１、ＦＥＴ５５およびＦＥＴ５７も略同一の電気的特性を有するように構成するのが好適である。
【００２９】
上記のように構成することで、ＦＥＴ４８，４９，５０，５１、可変電圧源６０，６１等から構成される入力信号に対する可変利得増幅器と、ＦＥＴ５４，５５，５６，５７、可変電圧源６０，６１等から構成される反転入力信号に対する可変利得増幅器とについて、利得制御範囲にわたって同一の利得を得ることができるので、平衡型の信号入出力が可能となり、２次歪みを改善することができるとともに、同相雑音をキャンセルすることができるという効果を奏する。
【００３０】
なお、上記の実施の形態１から実施の形態３により説明される可変利得増幅器は、本願発明を限定するものではなく、例示することを意図して開示されているものである。本願発明の技術的範囲は特許請求の範囲の記載により定められるものであり、特許請求の範囲に記載された技術的範囲内において種々の設計的変更が可能である。例えば、上記の実施の形態においてはＦＥＴとしてＮＭＯＳトランジスタを用いているが、ＦＥＴとしてＰＭＯＳトランジスタを用いることも勿論可能であり、同様の効果を奏するものである。
【００３１】
【発明の効果】
以上のように、この発明によれば、入力信号がゲートに印加される第１のＦＥＴと第１のＦＥＴにカスケード接続された第２のＦＥＴとから成るデュアルゲート型ＦＥＴを複数個並列に接続するとともに、それぞれの第２のＦＥＴに対して対応する電圧制御手段から別個に電圧を印加し得るように構成したので、それぞれの電圧制御手段により印加されるゲート制御電圧を適宜制御することで、利得最大時の利得並びに雑音指数に係る特性を悪化させることなく、利得減衰時の歪み特性ＩＩＰ３を改善することができるという効果を奏する。
【００３２】
この発明によれば、入力信号がゲートに印加されるＦＥＴと当該ＦＥＴにカスケード接続されたバイポーラトランジスタとから成る可変利得増幅素子を複数個並列に接続するとともに、それぞれのバイポーラトランジスタに対して対応する電圧制御手段から別個に電圧を印加し得るように構成したので、それぞれの電圧制御手段により印加されるベース制御電圧を適宜制御することで、利得最大時の利得並びに雑音指数に係る特性を悪化させることなく、利得減衰時の歪み特性ＩＩＰ３を改善することができるという効果を奏する。また、入力信号が印加されるＦＥＴにバイポーラトランジスタをカスケード接続することで、ＦＥＴのドレインから見たインピーダンスが小さくなり、交流信号によって生じるＦＥＴのドレイン−ソース間電圧の変動が小さくなるから、出力信号に係る歪み特性を改善することができるという効果を奏する。
【００３３】
この発明によれば、入力信号が印加されるそれぞれのＦＥＴの電気的特性が略同一となるように構成したので、電圧制御手段から出力される電圧の変化に対するそれぞれのデュアルゲート型ＦＥＴのＰＧ、ＮＦ、ＩＩＰ３等に係る特性の変化も同一となり、それぞれの電圧制御手段から出力される制御電圧の種々の組み合わせに対する回路特性の同定を簡易に為し得るから、可変利得制御を容易に実施することができるという効果を奏する。
【００３４】
この発明によれば、入力信号が印加される少なくとも１つのＦＥＴの電気的特性が入力信号が印加される他の１または複数のＦＥＴの電気的特性と異なるように構成したので、利得減衰時における歪み特性ＩＩＰ３をより改善し得るという効果を奏する。
【００３５】
この発明によれば、信号入力部と信号出力部とを接続する電圧帰還路を有するように構成したので、ＦＥＴ間の製造バラツキに起因するドレイン電流の変動を抑制して回路動作を安定化させることができるという効果を奏する。
【００３６】
この発明によれば、入力信号がゲートに印加される第１のＦＥＴと第１のＦＥＴにカスケード接続された第２のＦＥＴとから成る第１のデュアルゲート型ＦＥＴを複数個並列に接続し、反転入力信号がゲートに印加される第３のＦＥＴと第３のＦＥＴにカスケード接続された第４のＦＥＴとから成る第２のデュアルゲート型ＦＥＴを第１のデュアルゲート型ＦＥＴと同数である複数個並列に接続し、対応付けられる第２のＦＥＴのゲートおよび第４のゲートに対してそれぞれの電圧制御手段から別個に電圧を印加し得るように構成したので、複数の第１のデュアルゲート型ＦＥＴから構成される入力信号に対する可変利得増幅器と、複数の第２のデュアルゲート型ＦＥＴから構成される反転入力信号に対する可変利得増幅器とについて、利得制御範囲にわたって同一の利得を得ることができるので、平衡型の信号入出力が可能となり、２次歪みを改善することができるとともに、同相雑音をキャンセルすることができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１による可変利得増幅器の構成を示す回路図である。
【図２】ゲート制御電圧の制御方式の一例を示す図である。
【図３】絶対利得とＩＩＰ３との関係を示す図である。
【図４】ゲート制御電圧の制御方式の他の例を示す図である。
【図５】この発明の実施の形態１の変形例による可変利得増幅器の構成を示す回路図である。
【図６】この発明の実施の形態２による可変利得増幅器の構成を示す回路図である。
【図７】この発明の実施の形態３による可変利得増幅器の構成を示す回路図である。
【図８】ダブルスーパー方式によるチューナの構成を示すブロック図である。
【図９】デュアルゲート型ＦＥＴを用いた可変利得増幅器の構成を示す回路図である。
【図１０】集積回路上に形成されたＦＥＴの概略構成を示す平面図である。
【図１１】ゲート幅と利得および雑音指数との関係を示す図である。
【図１２】利得減衰量とＩＩＰ３との関係を示す図である。
【符号の説明】
１　電圧源、２　接地部、３　信号入力端子（信号入力部）、４　抵抗、５　電圧源、６，８　ＦＥＴ（第１のＦＥＴ）、７，９　ＦＥＴ（第２のＦＥＴ）、１０　負荷抵抗、１１　可変電圧源、１２　制御電圧発生回路、１３　信号出力端子（信号出力部）、２１，２２　ＮＰＮトランジスタ（バイポーラトランジスタ）、２３，２４，３１，３２　可変電圧源（電圧制御手段）、３３，３４　抵抗、４１　電圧源、４２　接地部、４３，４４　信号入力端子、４５，４６　抵抗、４７　電圧源、４８，５０　ＦＥＴ（第１のＦＥＴ）、４９，５１　ＦＥＴ（第２のＦＥＴ）、５２，５８　負荷抵抗、５３，５９　信号出力端子、５４，５６　ＦＥＴ（第３のＦＥＴ）、５５，５７　ＦＥＴ（第４のＦＥＴ）、６０，６１　可変電圧源（電圧制御手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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