(57)【要約】【課題】基板側の低抵抗化、及びその上層のエピタキシャル成長層の高抵抗化を実現した半導体及び半導体基板、その製造方法、並びにその半導体を用いる半導体素子を提供すること。【解決手段】化合物単結晶からなり、面欠陥密度が１ｘ１０7／ｃｍ2以上である領域及び面欠陥密度が１／ｃｍ2以下である領域を含む半導体。基板上に前記半導体を設けた半導体基板。前記半導体または半導体基板の製造方法。少なくとも一つの抵抗性接触を有する電極と、少なくとも一つの非抵抗性接触を有する半導体素子であって、前記半導体の高欠陥密度領域に抵抗性接触が形成され、かつ低欠陥密度領域に非抵抗性接触が形成されていることを特徴とする半導体素子。【選択図】  なし【特許請求の範囲】
【請求項１】
化合物単結晶からなり、面欠陥密度が１ｘ１０7／ｃｍ2以上である領域(以下、高欠陥密度領域という)及び面欠陥密度が１／ｃｍ2以下である領域（以下、低欠陥密度領域という）を含む半導体。
【請求項２】
前記高欠陥密度領域の室温における電子濃度が、前記低欠陥密度領域の室温における電子濃度の１０倍以上である請求項１に記載の半導体。
【請求項３】
少なくとも１対の略平行な対向する面を有する板状体であり、一方の面は高欠陥密度領域が露出し（以下、高欠陥密度面という）、他方の面は低欠陥密度領域が露出する（以下、低欠陥密度面という）請求項１または２に記載の半導体。
【請求項４】
前記面欠陥が、反位相領域境界面、積層不正、及び小傾角粒界の少なくとも１種である請求項１〜３のいずれか１項に記載の半導体。
【請求項５】
前記化合物単結晶が、ＩＶ−ＩＶ族化合物単結晶、またはＩＩＩ−Ｖ族化合物単結晶、またはＩＩ−ＶＩ族化合物単結晶である請求項１〜４のいずれか１項に記載の半導体。
【請求項６】
前記化合物単結晶が、立方晶である請求項１〜５のいずれか１項に記載の半導体。
【請求項７】
前記高欠陥密度領域と前記低欠陥密度領域にはさまれた遷移領域を有し、かつ該遷移領域は、厚みが５μｍ以下であり、欠陥密度の勾配が４ｘ１０9／ｃｍ3以上である請求項１〜６のいずれか１項に記載の半導体。
【請求項８】
基板上に請求項１〜７のいずれか１項に記載の半導体を設けた半導体基板。
【請求項９】
基板上に高欠陥密度領域及び低欠陥密度領域をこの順に有する請求項８に記載の半導体基板。
【請求項１０】
被成長基板上に、気相又は液相より化合物単結晶を成長させる方法であって、
前記被成長基板表面上に１ｘ１０7／ｃｍ2以上の密度で面欠陥を有する化合物単結晶層を成長させる工程、及び
前記化合物単結晶層表面に露出した面欠陥の伝搬方位と異なる方位に化合物単結晶層を成長させて、面欠陥密度が１／ｃｍ2以下である化合物単結晶層を得る工程
を含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体または請求項８若しくは９に記載の半導体基板の製造方法。
【請求項１１】
前記１ｘ１０7／ｃｍ2以上の密度で面欠陥を有する化合物単結晶層の成長を、前記被成長基板表面に１ｘ１０7／ｃｍ2以上の密度で面欠陥を発生させ、かつこの面欠陥を常に表面に露出させて、この面欠陥構造を伝播させることで行う、請求項１０に記載の製造方法。
【請求項１２】
面欠陥密度が１／ｃｍ2以下である化合物単結晶層を得た後、被成長基板を削除して、請求項１〜７のいずれか１項に記載の半導体を得る、請求項１０または１１に記載の製造方法。
【請求項１３】
少なくとも一つの抵抗性接触を有する電極と、少なくとも一つの非抵抗性接触を有する電極を有する半導体素子であって、請求項１〜７のいずれかに記載の半導体の高欠陥密度領域に抵抗性接触が形成され、かつ低欠陥密度領域に非抵抗性接触が形成されていることを特徴とする半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、能動的な半導体素子、特にパワー半導体素子、またはＬＥＤやＬＤなどの半導体発光素子の素材として用いることができる半導体及び半導体基板、その製造方法、並びに前記半導体を用いた半導体素子に関する。本発明は、特に、降伏電圧や発光効率を向上させつつ、電力損失の少ない半導体素子を得るための半導体及び半導体基板、その製造法並びに前記半導体を用いた半導体素子に関する。
【０００２】
【従来の技術】
半導体素子の降伏電圧は、その素材となる半導体の禁制帯幅（エネルギーバンドギャップ）、絶縁破壊電界強度、空乏層幅により左右され、禁制帯幅が広く、絶縁破壊電界強度が高い半導体を素材として用いる程、半導体素子の降伏電圧は向上する。また、同じ絶縁破壊電界強度であっても、能動領域に形成される空乏層幅が広い程、降伏電圧は向上する。空乏層幅は、能動領域に添加されたドナーやアクセプターなどの不純物濃度の平方根に反比例するため、不純物を添加して、降伏電圧を調整することが行われている（特許文献１参照）。通常は、降伏電圧を高くする必要のある半導体素子においては、能動領域の添加不純物濃度は低減される。
【０００３】
しかしながら、半導体の抵抗率は不純物濃度に反比例するため、降伏電圧の高い半導体素子ほど、オン状態の素子内部の抵抗（オン抵抗）は高くなる傾向がある。オン抵抗増大は電力損失の増大とそれにともなう発熱をもたらす。したがって、降伏電圧を向上しつつ素子内部での電力損失を低減するためには、禁制帯幅が広く（ワイドバンドギャップ）、かつ絶縁破壊電界強度の高い半導体基板を用いなければならない。このため、広く半導体基板として用いられているシリコン（Ｓｉ）に代わり、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）など禁制帯の広い半導体材料がパワー半導体素子の素材として用いられ始めている。
【０００４】
上述のように、半導体素子の禁制帯幅が広いほど、降伏電圧向上やオン抵抗低減に有利である。反面、禁制帯幅の増大は、抵抗性接触の電極（オーミック電極）を得ること、及びコンタクト抵抗を低減することを困難にする。例えば、ショットキーバリアダイオード（ＳＢＤ）では、ショットキーコンタクト近傍は空乏層を広げるために低不純物濃度とし、オーミックコンタクト近傍は、低コンタクト抵抗を低減するために高濃度の不純物を添加する。原理的には半導体素子の厚みは、所望の耐圧を確保する空乏層幅程度であれば良く、その値は一般的には１０μｍ以下である。しかし、機械的強度を向上させる必要があるため、数百ミクロンの低抵抗基板上に１０μｍ程度の低濃度層を形成し、その表面にショットキーコンタクトが形成される。従って、均一性と制御性の高いパワー半導体素子を作製するためには、基板上に形成される低濃度層の濃度と厚みの均一性が重要である。また、オン抵抗を極力低減するために、基板はできる限り高濃度ドーピングが必要となる。
【０００５】
高降伏電圧の活性層を得るためには、高抵抗のホモエピタキシャル成長層を形成する必要があるが、このホモエピタキシャル成長層内に反位相領域境界面や積層欠陥、そして小傾粒界などが含まれる場合、それらが電子や正孔源として振る舞い、所定の降伏電圧を得ることが困難となる。このため、欠陥を低減するために、ＥＬＯ法やアンジュレーション法などが用いられている（特許文献２参照）。しかし、上記いずれの方法においても、エピタキシャル層の形成に先立ち、基板表面の加工が必要となる。また、ＥＬＯ法においては、結晶同士の融合領域に面欠陥が残留してしまい、この欠陥を通じて電流の漏洩などが起こる。また、アンジュレーション法では加工時のスロープの統計的な対称性を保たなければならず、膜厚に対する結晶欠陥の低減が膜厚の反比例であるため、完全な面欠陥の解消は不可能である。
【０００６】
【特許文献１】
特開２００２−５７１０９号公報
【特許文献２】
特開２０００−１７８７９０号公報
【０００７】
【発明が解決しようとする課題】
そこで、本発明の目的は、基板側の低抵抗化、及びその上層のエピタキシャル成長層の高抵抗化を実現した半導体及び半導体基板、その製造方法、並びにその半導体を用いる半導体素子を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を解決するための手段は、以下の通りである。
（１）  化合物単結晶からなり、面欠陥密度が１ｘ１０7／ｃｍ2以上である領域(以下、高欠陥密度領域という)及び面欠陥密度が１／ｃｍ2以下である領域（以下、低欠陥密度領域という）を含む半導体。
（２）  前記高欠陥密度領域の室温における電子濃度が、前記低欠陥密度領域の室温における電子濃度の１０倍以上である（１）に記載の半導体。
（３）  少なくとも１対の略平行な対向する面を有する板状体であり、一方の面は高欠陥密度領域が露出し（以下、高欠陥密度面という）、他方の面は低欠陥密度領域が露出する（以下、低欠陥密度面という）（１）または（２）に記載の半導体。
（４）  前記面欠陥が、反位相領域境界面、積層不正、及び小傾角粒界の少なくとも１種である（１）〜（３）のいずれか１項に記載の半導体。
（５）  前記化合物単結晶が、ＩＶ−ＩＶ族化合物単結晶、またはＩＩＩ−Ｖ族化合物単結晶、またはＩＩ−ＶＩ族化合物単結晶である（１）〜（４）のいずれか１項に記載の半導体。
（６）  前記化合物単結晶が、立方晶である（１）〜（５）のいずれかに記載の半導体。
（７）  前記高欠陥密度領域と前記低欠陥密度領域にはさまれた遷移領域を有し、かつ該遷移領域は、厚みが５μｍ以下であり、欠陥密度の勾配が４ｘ１０9／ｃｍ3以上である（１）〜（６）のいずれかに記載の半導体。
（８）  基板上に（１）〜（７）のいずれかに記載の半導体を設けた半導体基板。
（９）  基板上に高欠陥密度領域及び低欠陥密度領域をこの順に有する（８）に記載の半導体基板。
（１０）  被成長基板上に、気相又は液相より化合物単結晶を成長させる方法であって、
前記被成長基板表面上に１ｘ１０7／ｃｍ2以上の密度で面欠陥を有する化合物単結晶層を成長させる工程、及び
前記化合物単結晶層表面に露出した面欠陥の伝搬方位と異なる方位に化合物単結晶層を成長させて、面欠陥密度が１／ｃｍ2以下である化合物単結晶層を得る工程
を含むことを特徴とする（１）〜（７）のいずれかに記載の半導体または（８）若しくは（９）に記載の半導体基板の製造方法。
（１１）  前記１ｘ１０7／ｃｍ2以上の密度で面欠陥を有する化合物単結晶層の成長を、前記被成長基板表面に１ｘ１０7／ｃｍ2以上の密度で面欠陥を発生させ、かつこの面欠陥を常に表面に露出させて、この面欠陥構造を伝播させることで行う、（１０）に記載の製造方法。
（１２）  面欠陥密度が１／ｃｍ2以下である化合物単結晶層を得た後、被成長基板を削除して、（１）〜（７）のいずれか１項に記載の半導体を得る、（１０）または（１１）に記載の製造方法。
（１３）  少なくとも一つの抵抗性接触を有する電極と、少なくとも一つの非抵抗性接触を有する電極を有する半導体素子であって、（１）〜（７）のいずれかに記載の半導体の高欠陥密度領域に抵抗性接触が形成され、かつ低欠陥密度領域に非抵抗性接触が形成されていることを特徴とする半導体素子。
【０００９】
【発明の実施の形態】
本発明の半導体は、化合物単結晶からなり、面欠陥密度が１ｘ１０7／ｃｍ2以上である高欠陥密度領域及び面欠陥密度が１／ｃｍ2以下である低欠陥密度領域を含むことを特徴とする。また、本発明の半導体は、少なくとも１対の略平行な対向する面を有する板状体であり、一方の面は面欠陥密度が１×１０7／ｃｍ2以上である高欠陥密度領域が露出し（高欠陥密度面）、他方の面は面欠陥密度が１／ｃｍ2以下である低欠陥密度領域が露出する（低欠陥密度面）半導体であることもできる。
更に、本発明は、基板上に本発明の半導体を設けた半導体基板にも関する。
【００１０】
本発明の半導体は、高濃度の導電性の面欠陥を有する領域（高欠陥密度領域）を有することにより、不純物導入によらずに低抵抗の抵抗性接触を得ることができる。
また、降伏電圧の低下や漏洩電流の増大をもたらす面欠陥濃度が少ない領域（低欠陥密度領域）を有することにより、高耐圧かつ高効率のパワー半導体デバイスを実現することができる。本発明の半導体は、特に、面欠陥同士の会合消滅によらずに面欠陥を低減又は解消するため、膜厚に対する減少傾向の飽和が起こらない。
従って、低抵抗領域（高欠陥密度領域）と高抵抗領域（低欠陥密度領域）との界面を急峻にすることができ、また、不純物の外部拡散やメモリー効果が起こらないので、制御性と均一性の高いパワー半導体デバイスの形成が可能となる。更に、欠陥によって抵抗性接触を得ているため、温度依存性が少ないという利点も有する。
【００１１】
前記高欠陥密度領域における面欠陥密度は、１×１０7／ｃｍ2以上であり、好ましくは１×１０9／ｃｍ2以上であり、更に好ましくは１×１０10／ｃｍ2以上である。面欠陥密度が１×１０7／ｃｍ2未満では、その欠陥を含む領域の抵抗率が、欠陥を含まない領域の値の１０分の１以下とはならず、デバイスのオン抵抗が下がらない。
【００１２】
前記低欠陥密度領域における面欠陥密度は、１／ｃｍ2以下であり、好ましくは０．１／ｃｍ2以下であり、更に好ましくは０．０１／ｃｍ2以下である。面欠陥密度が１／ｃｍ2を超えると、その領域でのリーク電流が増加し、良好なデバイス特性が実現されない。
【００１３】
面欠陥密度は、熔融ＫＯＨ等を用いたエッチングにより欠陥が表面に露出した場所にエッチピットを形成し、そのエッチピット数を顕微鏡を用いて数えることにより測定することができる。
【００１４】
本発明の半導体において、高欠陥密度領域の室温における電子濃度は、低欠陥密度領域の室温における電子濃度の１０倍以上であることが好ましく、１００倍以上であることが更に好ましい。電子濃度が１０倍以上であれば、デバイスのオン抵抗が下がるため好ましい。
【００１５】
電子濃度は、四端子法で抵抗率ρを求め、ホール効果により電子移動度μを求めることにより、
電子密度ｎ＝１／（ｅ・ρ・μ）
として算出することができる。
【００１６】
本発明の半導体は、ＩＶ−ＩＶ族化合物単結晶、またはＩＩＩ−Ｖ族化合物単結晶、またはＩＩ−ＶＩ族化合物単結晶からなるものであることができる。具体的には、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＧａＳｂ、ＩｎＰ、ＩｎＳｂ、ＺｎＳ、ＺｎＳｅ、ＣｄＳ、ＣｄＴｅ、ＨｇＴｅ等の化合物単結晶を挙げることができる。また、本発明の半導体は、結晶の成長方位に対して垂直ではない面に延在する面欠陥を有する結晶であることが好ましい。このような結晶としては、立方晶等が挙げられる。本発明の半導体を構成する化合物単結晶は、例えば、立方晶の炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、インジウム燐（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、アルミニウム砒素（ＡｌＡｓ）、及びそれらの混晶等であることができる。
【００１７】
本発明の半導体に含まれる面欠陥は、反位相領域境界面（ＡＰＢ）、積層不正（ＳＦ）、及び少傾角粒界（ＳＡＧＢ）の少なくとも一種であることができる。化合物半導体結晶中においてこれらの面欠陥は電気的中性条件を局部的に乱し、電子や正孔などのキャリア濃度を増加させる。従って、これらの欠陥濃度を高めるほど、高濃度不純物を添加した場合と同様の効果が得られるため、基板側の面やオーミックコンタクト層として好ましい。
【００１８】
本発明の半導体において、低抵抗領域（高欠陥密度領域）と高抵抗領域（低欠陥密度領域）の境界は、結晶成長工程のみで任意に設定することができ、境界の挿入位置によって、デバイスの降伏電圧を任意にコントロールすることができる。結晶欠陥密度の密度勾配は、４ｘ１０9／ｃｍ3以上であることが好ましい。
本発明の半導体では、所望の位置において面欠陥密度の大きく変化する領域を形成することにより、素子の降伏電圧や抵抗の設定を容易に行うことができる。さらには、イオン注入や熱拡散など不純物の添加工程が無く、半導体基板製造工程のみで、低抵抗のコンタクト層と低欠陥密度の高抵抗活性層を得ることが可能となり、歩留まりやコストを低減することが可能となる。
【００１９】
以下、本発明の半導体の製造法について、更に詳細に説明する。
本発明の半導体は、被成長基板上に、この基板と同一または異なる化合物単結晶層の２層以上を、気相又は液相から、順次エピタキシャル成長させることにより得ることができる。
【００２０】
本発明では、被成長基板を構成する単結晶と格子定数が異なる単結晶を成長させることにより、被成長基板上に、面欠陥密度が１×１０7／ｃｍ2以上である高欠陥密度領域を形成することができる。更に、被成長基板の法線軸を、特定の結晶面（例えば、(001)面）に対して、特定の方位（例えば、[110]方位）に傾斜させることにより、面欠陥を一方向に収束させることができるため、その膜厚によらず、面欠陥は、１×１０7／ｃｍ2以上の密度で平行に伝播する。これにより、面欠陥を常に表面に露出させて、その面欠陥構造を伝播しつつ結晶を成長させることができる。
【００２１】
結晶を成長させる際の過飽和度を意図的に高める（例えば、気相成長の場合には、原料の濃度を急激に高めたり、基板温度を急激に下げる）と、核発生頻度が高まり、多核成長が発現する。その後、隣接核同士が結合するまで結晶成長を行うと、結合部には面欠陥が形成される。従って、面欠陥密度は、過飽和度を変えることにより制御することができるので、結晶成長時の過飽和度を変えることにより、面欠陥密度が１×１０7／ｃｍ2以上の層を、基板上に形成することができる。
【００２２】
本発明では、前記高欠陥密度領域の表面に露出した面欠陥構造の伝播方位と異なる方位に母結晶を成長させることにより、成長表面における面欠陥伝播を終端させ、面欠陥密度が１／ｃｍ2以下の低欠陥密度領域を形成することができる。特に、面欠陥の伝搬方位と母結晶の伝搬方位のなす角度は１０度以上であることが望ましい。この角度が１０度以上であれば、面欠陥をできるだけ限られた領域で封止し、面欠陥を終端させることができる。このためには、例えば、成長中の膜表面に、凹凸等の加工を行い、面欠陥の伝搬方位と異なる方位に母結晶を成長させる方法、面欠陥表面に、面欠陥の伝搬をさえぎるようなマスクを選択的に形成する等の方法等を用いることができる。具体的には、高欠陥密度領域の表面に、ファセットを形成する方法、アンジュレーション（起伏）を形成する方法や、溝状の孔やエッチピットを形成する方法などを用いることができる。ファセット等を設けた表面上に単結晶を積層していくと、徐々にファセット等の高低差が淘汰され、単結晶層の厚さ１００μｍ程度で平滑な鏡面を得ることができる。従って、膜厚がそれ以上になると、ステップ密度が低いため、二次元核発生による成長がもたらされる。
【００２３】
本発明では、高欠陥密度領域上に直接低欠陥密度領域を設けることもできるが、高欠陥密度領域と低欠陥密度領域との間に、欠陥密度の勾配が、４×１０9／ｃｍ3以上を示す領域（遷移領域）を有することもできる。遷移領域の厚みは、５μｍ以下であることが好ましく、１μｍ以下であることがより好ましい。この場合、前記高欠陥密度領域上に、ファセット等を形成した後に、結晶成長を行うことにより、遷移領域を形成し、該遷移領域表面上に、更にファセット等を設けた後に結晶成長を行い、低欠陥密度面を形成することができる。
【００２４】
欠陥密度勾配は、表面を徐々に研磨しながら前述したエッチピットの数を数え、研磨量に対するエッチピット密度の変化量（微分値）として求めることができる。
【００２５】
ファセットや起伏等を形成する方法としては、光リソグラフィ技術、プレス加工技術、レーザー加工や超音波加工技術、研磨加工技術など複数のものが挙げられる。何れの方法を用いても、高欠陥密度領域内で伝播された面欠陥が、低欠陥密度領域において、効果的に低減または解消し得るのに十分な程度の形態を有していれば良い。光リソグラフィ技術を用いれば、高欠陥密度面の表面に転写するマスクパターンを任意に形成することで、任意の形状のファセット等を、該表面上に転写することが可能である。例えばパターンの線幅を変えることで、ファセット等の形状の幅を制御することが可能であり、また、レジストと基板のエッチング選択比を制御することで、その深さや斜面の角度を制御することが可能である。矩形のパターン形状を嫌う場合でも、レジストにパターン転写した後、熱処理によりレジストを軟化させて波状形状のパターンを形成することが可能である。プレス加工技術を用いれば、プレス用の型を任意に形成することで、被成長面上に任意の形状のファセット等を形成することが可能である。様々な形状の型を形成することで、様々な形状のファセット等を被成長基板上に形成することができる。レーザー加工や超音波加工技術を用いれば、基板に直接ファセット等の形状を加工形成することができるので、より微細な加工が可能である。研磨加工を用いれば、研磨の砥粒径の大きさや加工圧力を変化することで、起伏形状の幅や深さを制御することが可能である。一方向にファセットや起伏を形成する場合には、研磨は一方向のみに行われる。
【００２６】
低欠陥密度領域の面欠陥密度を１／ｃｍ2以下にするためには、ファセットの辺は、できるだけ面欠陥と平行であり、かつファセットの底部に面欠陥が位置することが望ましい。その後の成長では、ファセットができるだけ基板の法線方向と垂直に成長する条件を用いることが望ましい。更には、隣接したファセット同士が対向していることが望ましい。
【００２７】
ここでは、結晶成長において、被成長基板上に高欠陥密度領域を形成後、低欠陥密度領域を形成する方法について説明したが、本発明には、低欠陥密度領域を形成した後に、高欠陥密度領域を形成する態様も包含される。例えば、被成長基板上に低欠陥密度領域を形成した後に、結晶成長条件を大幅にずらし、面欠陥の二次元核形成頻度を大幅に高めつつ、結晶成長を行うことにより、低欠陥密度領域上に高欠陥密度領域を形成することができる。
【００２８】
本発明の半導体は、結晶成長終了後に、被成長基板を、例えばアニーリングによって融かして除去した後に用いることもでき、又は、被成長基板を除去せずに用いることもできる。
【００２９】
本発明の半導体は、高欠陥密度の膜と低欠陥密度の膜を張り合わせることによって形成することもできる。この場合は、例えば、低欠陥密度面及び高欠陥密度面の双方に、過酸化水素＋硫酸処理などにより、ＯＨ基を形成せしめ、その面同士をファンデルワールス力により接着した後に、例えば１６００℃以上の熱処理を加え、界面のＯ原子を拡散させて、強固な連続界面を得る方法を用いることができる。
【００３０】
本発明の半導体の高欠陥密度面に抵抗性接触を形成し、低欠陥密度面に非抵抗性接触を形成することにより、少なくとも一つの抵抗性接触を有する電極と、少なくとも一つの非抵抗性接触を有する電極を有する半導体素子を得ることができる。本発明の半導体を用いる半導体素子としては、ショットキーバリアーダイオード、ＭＯＳ−ＦＥＴ、ＭＥＳ−ＦＥＴ、ＩＧＢＴ、ＧＴＯ、サイリスタ、圧力センサ、ＵＶセンサ、赤外線センサ等を挙げることができる。
【００３１】
【実施例】
以下、本発明を実施例により具体的に説明するが、本発明は、これらに限定されるものではない。
（実施例１）
［１１０］方位に１〜４゜傾斜した法線軸を有するＳｉ（００１）基板上に、表１の条件で立方晶炭化珪素（３Ｃ−ＳｉＣ）をヘテロエピタキシャル成長させた。この際、格子定数の違いにより３Ｃ−ＳｉＣ／Ｓｉ界面において高密度の積層不正が発生するが、法線軸の傾斜の影響により積層不正が１方向に収束して、その膜厚によらず積層不正は１ｘ１０7−１ｘ１０10／ｃｍ2の密度で（１１１）面に平行に伝搬する。この際の積層不正の分布を図１（ａ）に模式的に示した。成長層は不純物を添加していないにもかかわらず、積層不正による電気伝導の影響を受けて０．００１Ω−ｃｍ以下の抵抗率を示した。
【００３２】
【表１】
2004200234.tif 000002
【００３３】
このような成長表面を覆うようにして［−１，−１，０］方位に４〜８度傾斜したファセットを形成した（図１（ｂ））。ファセットは７０μｍ間隔で形成し、断面は鋸形を示すように加工した。断面の凹凸は約５μｍである。ファセット形成にはダイヤモンド砥粒を用いた部分研磨を実施した。この表面上に再度、表１の条件を用いて３Ｃ−ＳｉＣの成長を実施した（２次成長）。この２次成長により［−１，−１，０］方位への結晶の横方向成長がもたらされ、図１（ｃ）のように（１１１）面に平行な面欠陥の伝播が［−１、−１，０］方位に成長する母結晶によって阻まれ、２ｘ１０9／ｃｍ3以上の密度勾配で積層不正が解消された。また、積層不正が終端されている領域の厚みは、ファセットの凹凸である５μｍ以内に限られていた。２次成長層の抵抗率を微分ホール測定により求めたところ、１３０Ω−ｃｍを示した。
最後に、基板であるＳｉをＨＦ＋ＨＮＯ3溶液を用いて選択的に除去し、フリースタンディングの３Ｃ−ＳｉＣを得た。この半導体の高欠陥密度領域の電子濃度は、１０19／ｃｍ3、低欠陥密度領域の電子濃度は１０15／ｃｍ3であった。次いで、初期に成長した面（これまでＳｉ基板と接していた面）の全面に３０００Åの厚みを有するＮｉを蒸着し、２次成長を施した面に直径３００μｍ、厚み３０００ÅのＮｉ電極を形成した（図２）。初期成長面側のＮｉ電極はオーミックな特性を示し、その接触抵抗は１ｘ１０-7／ｃｍ2であった。また、２次成長面のＮｉ電極は非オーミックな特性を示し、その障壁高さは１．２ｅＶを示した。素子の降伏電圧は２次成長層の膜厚によって変化した。表２に示すように、本方法により作製したショットキーバリアダイオードは、不純物プロファイルを有していないにも関わらず、２次成長層の膜厚でその降伏電圧を制御することができる。
【００３４】
【表２】
2004200234.tif 000003
【００３５】
（実施例２）
Ｓｉ（００１）基板にて表１の条件で３Ｃ−ＳｉＣ成長した。成長初期には｛１１１｝面に平行に伝播する反位相領域境界面と積層不正が発生した（図３（ａ））。積層不正と反位相領域境界面の密度は３Ｃ−ＳｉＣの膜厚によって変化するが、厚みが１００μｍ程度の場合、７ｘ１０8／ｃｍ2となる。その後、実施例１と同様な手段を用いて、表面に［−１１０］方位に４度傾いたファセットを設けた。ファセットは７０μｍ間隔で形成し、断面は鋸形を示すように加工した（図３（ｂ））。断面の凹凸は約５μｍである。その後、さらに１００μｍの３Ｃ−ＳｉＣを成長させると、表面の傾斜の影響により［−１，−１，０］方位の結晶の横方向成長がもたらされ、反位相領域境界面が消失するとともに、積層不正も［−１，−１，０］方位に収束され、最表面での密度は３ｘ１０8／ｃｍ2となった。  ただし、積層不正は全て（−１，−１，１）面に平行であるため、これ以上膜厚を増加させても積層不正の密度は減少しない（図３（ｃ））。さらにこのような成長表面全面に対し、前述と同様な手法を用いて［１１０］方位に４度傾斜したファセットを形成する（図３（ｄ））。ファセットは７０μｍ間隔で形成し、断面は鋸形を示すように加工した。断面の凹凸は約５μｍである。この表面上に再度３Ｃ−ＳｉＣの成長（３次成長）を行うことにより、表面の傾斜の影響により［１１０］方位の結晶の横方向成長がもたらされ、積層不正が終端された（図３（ｅ））。積層不正の終端された領域の厚みは５μｍ以内であり、その面欠陥密度勾配は６ｘ１０11／ｃｍ3であった。この半導体の高欠陥密度領域の電子濃度は１０19／ｃｍ3であり、低欠陥密度領域の電子濃度は１０15／ｃｍ3であった。３次成長層の抵抗率を微分ホール測定により求めたところ、１３０Ω−ｃｍを示した。また、実施例１の結果からも明らかなように、本実施例の半導体からダイオードを作製する場合は、３次成長層の膜厚によりダイオードの耐圧を制御することができる。
【００３６】
（実施例３）
［１１０］方位に１〜４゜傾斜した法線軸を有するＳｉ（００１）基板上に、表１の条件で立方晶炭化珪素（３Ｃ−ＳｉＣ）をヘテロエピタキシャル成長させた。この際、格子定数の違いにより３Ｃ−ＳｉＣ／Ｓｉ界面において高密度の積層不正が発生するが、法線軸の傾斜の影響により積層不正が１方向に収束して、その膜厚によらず積層不正は１ｘ１０7−１ｘ１０10／ｃｍ2の密度で（１１１）面に平行に伝搬する。この際の積層不正の分布は図１（ａ）に示したとおりである。このような成長表面を５００℃の溶融ＫＯＨで１０分間エッチング処理を行うと、積層不正部の表面層約５μｍがエッチングされ、溝状の孔が形成される（図４（ａ））。この表面上に再度、表１の条件を用いて３Ｃ−ＳｉＣの成長を実施した（２次成長）。この２次成長により溝部において［−１，−１，０］および［１１０］方位への結晶の横方向成長がもたらされ、図４（ｂ）のように（１１１）面に平行な面欠陥の伝播が［−１、−１，０］、［１１０］方位に成長する母結晶によって阻まれ、２ｘ１０9／ｃｍ3以上の密度勾配で積層不正が解消された。また、積層不正が終端されている領域の厚みは、溝部の深さである５μｍ以内に限られていた。この半導体の高欠陥密度領域の電子濃度は１０19／ｃｍ3であり、低欠陥密度領域の電子濃度は１０15／ｃｍ3であった。２次成長層の抵抗率を微分ホール測定により求めたところ、１３０Ω−ｃｍを示した。また、実施例１の結果からも明らかなように、本実施例の半導体からダイオードを作製する場合は、２次成長層の膜厚により、ダイオードの耐圧を制御することができる。
【００３７】
（実施例４）
［１１０］方位に１〜４゜傾斜した法線軸を有するＳｉ（００１）基板上に、表１の条件で立方晶炭化珪素（３Ｃ−ＳｉＣ）をヘテロエピタキシャル成長させた。この際、格子定数の違いにより３Ｃ−ＳｉＣ／Ｓｉ界面において高密度の積層不正が発生するが、法線軸の傾斜の影響により積層不正が１方向に収束して、その膜厚によらず積層不正は１ｘ１０7−１ｘ１０10／ｃｍ2の密度で（１１１）面に平行に伝搬する。この際の積層不正の分布は図１に示したとおりである。次に基板であるＳｉをＨＦ＋ＨＮＯ3溶液を用いて選択的に除去し、フリースタンディングの３Ｃ−ＳｉＣを得た。次いで、初期に成長した面（これまでＳｉ基板と接していた面）の全面に３０００Åの厚みを有するＷを蒸着した。次いで、この３Ｃ−ＳｉＣ基板を５０％のＨＦ溶液に浸し、表面から１ｃｍ離れた場所に、対向する様に白金のメッシュ電極を設け、裏面Ｗ電極を陰極、白金電極を陽極とし、１ｍＡ／ｃｍ2の電流密度で直流電流を流して、３Ｃ−ＳｉＣ表面をエッチングした（図５）。エッチングの際、積層欠陥部が電流の経路として振舞うため、積層欠陥上部のみが選択的にエッチングされる。１０分間のエッチングにより約１０μｍの溝状のエッチピットを形成した（図６（ａ））。  その後に、裏面のＷ電極をフェリシアン化カリウムとＫＯＨの混合溶液で除去し、表１の条件で３Ｃ−ＳｉＣのホモエピタキシャル成長を実施した（２次成長）。この２次成長により溝部において［−１，−１，０］および［１１０］方位への結晶の横方向成長がもたらされ、図６（ｂ）のように（１１１）面に平行な面欠陥の伝播が［−１、−１，０］、「１１０」方位に成長する母結晶によって阻まれ、２ｘ１０9／ｃｍ3以上の密度勾配で積層不正が解消された。また、積層不正が終端されている領域の厚みは、溝部の深さである５μｍ以内に限られていた。この半導体の高欠陥密度領域の電子濃度は１０19／ｃｍ3であり、低欠陥密度領域の電子濃度は１０15／ｃｍ3であった。２次成長層の抵抗率を微分ホール測定により求めたところ、１３０Ω−ｃｍを示した。また、実施例１の結果からも明らかなように、本実施例の半導体からダイオードを作製する場合は、２次成長層の膜厚により、ダイオードの耐圧を制御することができた。
【００３８】
（実施例５）
コールドウォール型のＭＯＣＶＤ装置を用いてＧａＡｓ（００１）基板上に、表３の条件で３０μｍの厚みを有する立方晶窒化ガリウム（ｃ−ＧａＮ）をヘテロエピタキシャル成長させた。この際、格子定数の違いによりｃ−ＧａＮ／ＧａＡｓ界面において高密度の積層不正が発生する（図７（ａ））。この際の積層不正密度は３．５ｘ１０9／ｃｍ2であった。
【００３９】
【表３】
2004200234.tif 000004
【００４０】
次いで、この基板を熱リン酸に浸すことにより、積層欠陥部分を選択的にエッチングした。３０分の熱リン酸エッチングで約５μｍのエッチピットが形成される（図７（ｂ））。次に表３の条件を用いて、さらにｃ−ＧａＮのホモエピタキシャル成長を実施した（２次成長）。この際、エッチピットの側壁が横方向＜１１０＞方位に成長するため、｛１１１｝面に平行な積層不正の伝搬が終端され、エッチピットの深さである５μｍ以内の領域で積層不正密度がゼロとなる（図７（ｃ））。積層不正の密度勾配は７ｘ１０12／ｃｍ3である。この半導体の高欠陥密度領域の電子濃度は４×１０18／ｃｍ3であり、低欠陥密度領域の電子濃度は８×１０14／ｃｍ3であった。その後、１２００℃、１時間のアニーリングにより、ＧａＡｓ基板を融かして除去した。最後にＧａＡｓ基板側に形成されていた面の全面にＧｅドープのＡｕ電極を形成し、２次成長を施した面に直径３００μｍ、厚み３０００ÅのＰｔ電極を形成した（図８）。ＧａＡｓ基板側のＡｕ電極はオーミックな特性を示し、その接触抵抗は１．４ｘ１０-8／ｃｍ2であった。
また、２次成長面のＮｉ電極は非オーミックな特性を示し、その障壁高さは０．５４ｅＶを示した。素子の降伏電圧は２次成長層の膜厚によって変化した。表４に示すように、本方法により作製したショットキーバリアダイオードは、不純物プロファイルを有していないにも関わらす、２次成長層の膜厚で、その降伏電圧を制御することができる。
【００４１】
【表４】
2004200234.tif 000005
【００４２】
以上、本実施例では３Ｃ−ＳｉＣならびにｃ−ＧａＮを例に述べてきたが、本発明はこれらの化合物半導体に限られることはなく、ＩＶ−ＩＶ族化合物単結晶、またはＩＩＩ−Ｖ族化合物単結晶、またはＩＩ−ＶＩ族化合物単結晶に対して有効である。また、欠陥の種類も積層不正に限らず、反位相領域境界面であれ小傾角粒界であれ、その欠陥の伝搬方位と異なる方位の結晶成長によって欠陥の伝搬がさえぎられる限り同様の効果が得られる。また、成長方法も、気相成長ばかりではなく、液相成長であっても同様の効果を得ることができる。
【００４３】
【発明の効果】
本発明によれば、降伏電圧が高く、半導体素子に好適に用いられる半導体、及びこの半導体を用いた半導体素子を提供することができる。
【図面の簡単な説明】
【図１】実施例１における結晶成長の模式図である。
【図２】実施例１において作製されたショットキーバリアダイオードである。
【図３】実施例２における結晶成長の模式図である。
【図４】実施例３における結晶成長の模式図である。
【図５】実施例４におけるエッチングの概要である。
【図６】実施例４における結晶成長の模式図である。
【図７】実施例５における結晶成長の模式図である。
【図８】実施例５において作製されたショットキーバリアダイオードである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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