(57)【要約】【課題】不揮発性半導体記憶素子と高耐圧素子とを同一の半導体基板に混載した半導体装置において、従来の製造工程に対して、フォトリソグラフィ工程を追加することなく、メモリサイズを縮小化したときのパンチスルーの発生を抑制することができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板上にドレイン領域２の形成予定領域に対向する部位を開口したマスクのみをフォトリソグラフィ工程により形成する。そのマスクを用いて、パンチスルーストップ層９を形成するための第１のイオン注入と、ドレイン領域２を形成するための第２のイオン注入とを連続して行う。続いて、熱拡散することで、ドレイン領域２及びドレイン領域２の側面を覆った形状のパンチスルーストップ層９を形成する。その後は、一般的な方法により、トンネル膜４、フローティングゲート５、層間絶縁膜６等を形成する。【選択図】        図１
2004266041.tif 000002
【特許請求の範囲】
【請求項１】
不純物濃度が１×１０１５ｃｍ−３以下である第１導電型の半導体基板（１）に、第２導電型のソース領域（３）と、第２導電型のドレイン領域（２）と、前記ドレイン領域（２）上に形成されたトンネル膜（４）と、前記トンネル膜（４）の上に形成されたフローティングゲート（５）とを有する不揮発性半導体記憶素子と、前記半導体基板の不純物濃度にて耐圧が決定されているトランジスタとを混載した半導体装置の製造方法であって、
前記ソース領域（３）及び前記ドレイン領域（２）を形成するとき、フォトリソグラフィにより、前記半導体基板（１）の上にフォトレジスト（２３）を形成し、前記フォトレジスト（２３）のうち、前記半導体基板（１）の前記ドレイン領域（２）及び前記ソース領域（３）の形成予定領域に対向する部分を開口した後、前記フォトレジスト（２３）をマスクとし、第１導電型の不純物イオンを用い、前記不純物イオンの飛程が、前記ソース領域（３）及び前記ドレイン領域（２）を形成するためのイオン注入をしたときの不純物イオンの注入飛程よりも、横方向の広がりが大きくなる注入条件にて、第１のイオン注入を行い、
前記フォトレジスト（２３）を残した状態で、前記ドレイン領域（２）及び前記ソース領域（３）を形成するための第２のイオン注入を行い、
前記半導体基板（１）に注入された不純物を拡散させるための熱処理をすることで、前記半導体基板（１）の前記不揮発性半導体記憶素子の形成予定領域に、前記ソース領域（３）と、前記ドレイン領域（２）と、第１導電型であって、前記ドレイン領域（２）の前記ソース領域（３）側の側面に隣接する前記半導体基板（１）よりも不純物濃度が高い高濃度層（９）とを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のイオン注入では、斜めイオン注入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のイオン注入は、前記高濃度層（９）が前記ドレイン領域（２）の側面及び底面のうち、前記側面にのみ隣接して配置されるように、不純物イオンの注入飛程を設定することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
不純物濃度が１×１０１５ｃｍ−３以下である半導体基板（１）に、ドレイン領域（２）と、ソース領域（３）と、前記ドレイン領域（２）上に形成されたトンネル膜（４）と、前記トンネル膜（４）上に形成されたフローティングゲート（５）とを有する不揮発性半導体記憶素子と、前記半導体基板（１）の不純物濃度にて耐圧が決定されているトランジスタとを混載した半導体装置であって、
前記不揮発性半導体記憶素子は、前記ドレイン領域（２）と前記ソース領域（３）との間の領域にて、前記ドレイン領域（２）の側面に隣接している前記半導体基板（１）の不純物濃度よりも高濃度である高濃度層（９）と、前記高濃度層（９）に隣接している前記半導体基板（１）と同じ不純物濃度である領域とを備えることを特徴とする半導体装置。
【請求項５】
前記高濃度層（９）は、前記ドレイン領域（２）の側面及び底面のうち、前記側面にのみ隣接して配置されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものであり、特に不揮発性半導体記憶素子と、不揮発性半導体記憶素子よりも耐圧が高い高耐圧素子とが同一の半導体基板に混載された半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶素子として、ＥＥＰＲＯＭがある（例えば、特許文献１参照）。ＥＥＰＲＯＭは、ＢＮ層と浮遊ゲート間のトンネル膜と呼ばれる約１０ｎｍ前後の薄い絶縁膜間を電子をトンネリングさせ、電子の注入・放出によりデータの１、０を判別する。この１、０の判別は、メモリセルが所定のしきい値電圧（判定Ｖｔ）より高いか、低いかにより判別する。
【０００３】
通常、この１、０を判別する読み出し時では、選択トランジスタのドレイン領域及びゲート電極にそれぞれ１〜２Ｖ、５Ｖ以下の電圧が印加され、基板、コントロールゲート、及びソース領域は０Ｖに固定される。コントロールゲートが０Ｖに固定されるのは、層間絶縁膜等の信頼性低下を防ぐためである。このため、メモリトランジスタのチャネル領域の濃度は、通常、１×１０１５〜５×１０１６ｃｍ−３程度の濃度となっている。
【０００４】
一方、一般的なＥＥＰＲＯＭの選択トランジスタよりも高耐圧である高耐圧素子を形成する場合、例えば、不純物濃度が１×１０１５ｃｍ−３以下の低濃度である半導体基板を用いる。
【０００５】
したがって、ＥＥＰＲＯＭと高耐圧素子とを同一の半導体基板に混載した半導体装置を形成する場合、低濃度の半導体基板を用いる必要がある。この場合、低濃度である半導体基板の一部をＥＥＰＲＯＭのメモリトランジスタのチャネル領域とすると、１×１０１５ｃｍ−３よりも高濃度である一般的なＥＥＰＲＯＭよりもチャネル領域の濃度が低いため、チャネル領域とドレイン領域とのＰＮ接合における空乏層の延びが大きくなる。
【０００６】
このことから、ＥＥＰＲＯＭと高耐圧素子とを同一の半導体基板に混載した半導体装置において、メモリトランジスタのセルサイズの縮小化を図ると、一般的なＥＥＰＲＯＭと比較して、ＥＥＰＲＯＭのソース領域とドレイン領域と間の領域において、パンチスルーが起きやすくなる。
【０００７】
このため、ＥＥＰＲＯＭと高耐圧素子とを同一の半導体基板に混載した半導体装置では、一般的なＥＥＰＲＯＭよりも、ＥＥＰＲＯＭのメモリトランジスタを縮小化させることが困難となる。
【０００８】
これを回避する方法としては、メモリトランジスタのチャネル領域にイオン注入をすることで、半導体装置を図１２に示す構造とする方法が考えられる。図１２に半導体装置の断面図を示す。
【０００９】
図１２に示す半導体装置は、不純物濃度が１×１０１５ｃｍ−３以下であるＰ−型シリコン基板１にＥＥＰＲＯＭ及び高耐圧トランジスタが形成されている。ＥＥＰＲＯＭは、メモリトランジスタと選択トランジスタとを有している。メモリトランジスタが形成されているメモリトランジスタ領域には、Ｎ型ドレイン領域２（ＢＮ層２）とＮ型ソース領域３（ＢＮ層３）とが形成されている。ドレイン領域２の表面上にはトンネル膜４が形成されており、このトンネル膜４の上と、ドレイン領域２とソース領域３との間の領域上とにフローティングゲート５が形成されている。フローティングゲート５の上には、層間絶縁膜６を介して、コントロールゲート７が形成されている。
【００１０】
そして、ドレイン領域２とソース領域３との間のチャネル領域８に、Ｐ−型シリコン基板１よりも濃度が高いＰ型層２９が形成されている。
【００１１】
選択トランジスタが形成されている選択トランジスタ領域には、Ｐ−型シリコン基板１にソース領域となるＮ−型領域１０と、ドレイン領域となるＮ−型領域１１及びＮ＋型領域１２とが形成されている。また、Ｎ−型領域１０とＮ−型領域１１との間の領域上には、ゲート絶縁膜１３を介して、ゲート電極１４が形成されている。
【００１２】
高耐圧トランジスタとしてのＮチャネル型トランジスタが高耐圧トランジスタ領域に形成されている。Ｎチャネル型トランジスタは、選択トランジスタとフィールド絶縁膜１５により分離されており、ソース領域となるＮ＋型領域１６と、ドレイン領域となるＮ＋型領域１７及びＮ−型領域１８とを有している。また、Ｎ＋型領域１６とＮ−型領域１８との間の領域上にゲート絶縁膜１９を介して、ゲート電極２０が形成されている。
【００１３】
この半導体装置は次のようにして、製造することができる。図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）に図１２の半導体装置の製造工程を説明するための図を示す。
【００１４】
〔図１３（ａ）に示す工程〕
フィールド絶縁膜１５及び高耐圧トランジスタのＮ−型領域１８が形成されているＰ−型シリコン基板１の表面上に、酸化膜２１を形成する。この酸化膜２１はイオン注入時の汚染等を回避するためのものである。
【００１５】
〔図１３（ｂ）に示す工程〕
この工程では、フォトリソグラフィ工程及びイオン注入を行う。
【００１６】
すなわち、酸化膜２１の上にフォトレジスト２２を成膜し、パターニングすることで、フォトレジスト２２のうち、ＥＥＰＲＯＭのメモリトランジスタ領域を開口する。そして、フォトレジスト２２をマスクとして、Ｐ型層９を形成するためのイオン注入を行う。このイオン注入では、例えば、Ｂ（ボロン）等のＰ型不純物を用いる。なお、図中の領域２９ａは不純物が注入された領域を示している。その後、フォトレジスト２２を除去する。
【００１７】
〔図１３（ｃ）に示す工程〕
この工程では、再度、フォトリソグラフィ工程及びイオン注入を行う。
【００１８】
すなわち、酸化膜２１の上にフォトレジスト２３を成膜し、パターニングすることで、フォトレジスト２３のうち、メモリトランジスタのドレイン領域２及びソース領域３の形成予定領域に対向する部分を開口する。そして、フォトレジスト２３をマスクとして、ドレイン領域２及びソース領域３を形成するためのイオン注入を行う。このイオン注入では、例えば、Ａｓ（ヒ素）等のＮ型不純物を用いる。なお、図中の領域２ａ、３ａは不純物が注入された領域を示している。その後、フォトレジスト２３を除去する。
【００１９】
〔図１４（ａ）に示す工程〕
この工程では、熱処理を行うことで、Ｐ−型シリコン基板１に導入された先のＰ型不純物及びＮ型不純物を活性化、拡散させる。このようにして、ドレイン領域２、ソース領域３、及びＰ型層２９を形成する。
【００２０】
〔図１４（ｂ）に示す工程〕
この工程では、酸化膜２１のうち、ドレイン領域２の上部の領域を除去し、Ｐ−型シリコン基板１の表面を露出させる。そして、その表面上にトンネル膜４を形成する。その後、トンネル膜４上及びドレイン領域２とソース領域３との間の領域上にかけて、ｐｏｌｙＳｉにより構成されたフローティングゲート５を形成する。
【００２１】
〔図１４（ｃ）に示す工程〕
フローティングゲート５の上に層間絶縁膜６を介して、ｐｏｌｙＳｉにより構成されたコントロールゲート７を形成すると共に、選択トランジスタのゲート電極１４、高耐圧トランジスタのゲート電極２０とを形成する。その後、ゲート電極１４、２０をマスクとしたイオン注入により、Ｐ−型シリコン基板１の選択トランジスタ領域に、Ｎ−型領域１０、Ｎ−型領域１１、及びＮ＋型領域１２を形成する。また、Ｐ−型シリコン基板１の高耐圧トランジスタ領域に、Ｎ＋型領域１６及びＮ＋型領域１７を形成する。このようにして、図１２に示す構造の半導体装置を製造する。
【００２２】
従来、単に、不純物濃度が１×１０１５ｃｍ−３以下であるＰ−型シリコン基板１にＥＥＰＲＯＭ及び高耐圧トランジスタを形成する場合では、上記した製造工程において、図１３（ｂ）に示す工程を行わない。
【００２３】
すなわち、この方法は、通常の製造工程に対して、図１３（ｂ）に示す工程を追加している。メモリトランジスタ領域の表層全体にイオン注入を行うことで、ドレイン領域２とソース領域３との間の領域にＰ型層９を形成している。
【００２４】
これにより、Ｐ型層９を形成しない場合と比較して、ドレイン領域２からの空乏層の延びを小さくできる。このため、メモリトランジスタのセルサイズの縮小化を図ったとき、パンチスルーの発生を抑制できる。
【００２５】
【特許文献１】
米国特許第４８２３１７５号明細書
【００２６】
【発明が解決しようとする課題】
しかし、上記した方法では、従来の製造工程に対して、Ｐ型層９をイオン注入で形成するために、コストの高いフォトリソグラフィ工程を追加する必要がある。このため、上記した方法は、製造コストの観点から好ましくない。
【００２７】
本発明は上記点に鑑みて、従来の製造工程に対して、フォトリソグラフィ工程を追加することなく、メモリセルの縮小化を図ったとき、パンチスルーの発生を抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ソース領域（３）及びドレイン領域（２）を形成するとき、フォトリソグラフィにより、半導体基板（１）の上にフォトレジスト（２３）を形成し、フォトレジスト（２３）のうち、半導体基板（１）のドレイン領域（２）及びソース領域（３）の形成予定領域に対向する部分を開口した後、フォトレジスト（２３）をマスクとし、第１導電型の不純物イオンを用い、その不純物イオンの注入飛程が、ソース領域（３）及びドレイン領域（２）を形成するためのイオン注入をしたときの不純物イオンの注入飛程よりも、横方向の広がりが大きくなる注入条件にて、第１のイオン注入を行う。
【００２９】
続いて、フォトレジスト（２３）を残した状態で、ドレイン領域（２）及びソース領域（３）を形成するための第２のイオン注入を行い、その後、半導体基板（１）に注入された不純物を拡散させるための熱処理をすることで、半導体基板（１）の不揮発性半導体記憶素子の形成予定領域に、ソース領域（３）と、ドレイン領域（２）と、ドレイン領域（２）のソース領域（３）側の側面に隣接する半導体基板（１）よりも不純物濃度が高い高濃度層（９）とを形成することを特徴としている。
【００３０】
このように、本発明では、ドレイン領域を形成するためのイオン注入のときに用いるマスクを、高濃度層を形成するためのイオン注入のときに用いることで、ドレイン領域及び高濃度層を形成するために必要なフォトリソグラフィ工程を一回とすることができる。このため、本発明によれば、従来の製造工程に対して、フォトリソグラフィ工程を追加することなく、高濃度層を形成することができる。これにより、製造コストが増加するのを抑制できる。
【００３１】
請求項２に示すように、第１のイオン注入では、斜めイオン注入にて行うこともできる。この場合、基板表面に対して垂直な方向にてイオン注入する場合と比較して、ドレイン領域２とソース領域３との間の領域にて、ドレイン領域２の側面に接して、より不純物濃度が高い高濃度層を形成することができる。
【００３２】
また、請求項３に示すように、第１のイオン注入では、高濃度層（９）がドレイン領域（２）の側面及び底面のうち、側面にのみ隣接して配置されるように、不純物イオンの注入飛程を設定することもできる。
【００３３】
このように第１のイオン注入を行うことで、ドレイン領域の底面の下側を、半導体基板と同じ不純物濃度とすることができる。これにより、寄生容量を低減させることができ、高速の読み出しが可能となる。
【００３４】
請求項４に記載の発明では、不純物濃度が１×１０１５ｃｍ−３以下である半導体基板（１）に、ドレイン領域（２）と、ソース領域（３）と、ドレイン領域（２）上に形成されたトンネル膜（４）と、トンネル膜（４）上に形成されたフローティングゲート（５）とを有する不揮発性半導体記憶素子と、半導体基板（１）の不純物濃度にて耐圧が決定されているトランジスタとを混載した半導体装置であって、不揮発性半導体記憶素子は、ドレイン領域（２）とソース領域（３）との間の領域にて、ドレイン領域（２）の側面に隣接している半導体基板（１）の不純物濃度よりも高濃度である高濃度層（９）と、高濃度層（９）に隣接している半導体基板（１）と同じ不純物濃度である領域とを備えることを特徴としている。
【００３５】
本発明の半導体装置は、請求項１に記載の発明により製造される。
【００３６】
本発明の半導体装置は、ソース領域とドレイン領域との間であって、ドレイン領域に隣接して高濃度層が配置されている。このことから、高濃度層を有していない従来の不揮発性半導体記憶素子と高耐圧素子とを同一の基板に混載した半導体装置と比較して、ドレイン領域からソース領域に向かって延びる空乏層の延び量を抑制することができる。
【００３７】
これにより、不揮発性半導体記憶素子と高耐圧素子とを同一の半導体基板に混載した半導体装置において、不揮発性半導体記憶素子のセル領域の微細化を図ったとき、ソース領域、ドレイン領域間にてパンチスルーが発生するのを抑制することができる。つまり、メモリセルが従来よりも微細化された不揮発性半導体記憶素子と高耐圧素子とが同一の半導体基板に混載された半導体装置を提供することができる。
【００３８】
また、本発明によれば、図１２に示すように、ドレイン領域２とソース領域３との間の全領域にＰ型層２９が形成されている構造の半導体装置と比較して、電流能力を向上させることができる。
【００３９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４０】
【発明の実施の形態】
（第１実施形態）
本実施形態では、不純物濃度が１×１０１５ｃｍ−３以下である半導体基板に不揮発性半導体記憶素子としてのＥＥＰＲＯＭと、高耐圧トランジスタとを混載した半導体装置を例として説明する。図１に本実施形態における半導体装置の断面図を示す。なお、図１２と同じ構造部には、図１２と同一の符号を付すことで説明を省略する。
【００４１】
従来の技術の欄にて説明した図１２に示す半導体装置では、ドレイン領域２とソース領域３との間の領域（チャネル領域８）の全域にＰ型層９を設けた構造であったのに対して、本実施形態の半導体装置は、この間の領域のうち、ドレイン領域２及びソース領域３のそれぞれの近傍にのみ、Ｐ−型シリコン基板１よりも不純物濃度が高いＰ型層９を配置した構造となっている。なお、以下ではこのＰ型層９をパンチスルーストップ層９と呼ぶ。また、このＰ型層は特許請求の範囲に記載の高濃度層に相当するものである。
【００４２】
すなわち、本実施形態では、図１に示すように、ＥＥＰＲＯＭのメモリトランジスタ領域において、ドレイン領域２及びソース領域３をそれぞれ覆うように、ドレイン領域２及びソース領域３の周囲にパンチスルーストップ層９ｂ、９ｃが配置されている。そして、これらのドレイン領域２側のパンチスルーストップ層９ｂとソース領域３側のパンチスルーストップ層９ｃとは、互いに離間してＰ−型シリコン基板１に配置されている。
【００４３】
つまり、ドレイン領域２及びソース領域３にそれぞれ隣接してパンチスルーストップ層９ｂ、９ｃが形成されている。そして、ドレイン領域２からソース領域３に向かって、順にドレイン領域２、パンチスルーストップ層９ｂ、Ｐ−型シリコン基板１と同じ不純物濃度である低濃度領域、パンチスルーストップ層９ｃ、ソース領域３が配置されている。
【００４４】
また、高耐圧トランジスタはｎチャネル型ＭＯＳＦＥＴであり、従来の技術の欄にて説明したものと同じであり、Ｐ−型シリコン基板１の不純物濃度によって耐圧が決定されたものである。なお、本実施形態における高耐圧トランジスタの耐圧は例えば４０Ｖであり、通常のＥＥＰＲＯＭの選択トランジスタの耐圧（例えば２０Ｖ）よりも高くなっている。
【００４５】
本実施形態では、このようにドレイン領域２とソース領域３との間の領域において、ドレイン領域２とＰ−型シリコン基板１よりも高濃度であるパンチスルーストップ層９とによりＰＮ接合が構成されているため、パンチスルーストップ層９が形成されていない半導体装置と比較して、ドレイン領域２からの空乏層の延び量を低減することができる。
【００４６】
ここで、パンチスルーストップ層９を有していない半導体装置において、Ｐ−型シリコン基板１の不純物濃度が例えば、１×１０１４ｃｍ−３の場合、読み出し時に、ドレイン領域２に１．５Ｖ程度の電圧を印加したときのドレイン領域２からの空乏層の延びは５．５μｍ程度である。したがって、パンチスルーストップ層９を有していないものにおいて、チャネル長を５．５μｍとした場合、パンチスルーが発生してしまうので、これよりもチャネル長を短くすることができない。
【００４７】
これに対して、本実施形態において、Ｐ−型シリコン基板１が不純物濃度が１×１０１４ｃｍ−３とし、パンチスルーストップ層９の不純物濃度を、例えば２×１０１５ｍ−３とした場合、読み出し時におけるドレイン領域２からの空乏層の延びは１．２５μｍ程度となる。このように、ドレイン領域２からの空乏層の延びを小さくすることができるので、パンチスルーストップ層９を有していない構造よりも、メモリトランジスタのチャネル長を短くすることができる。
【００４８】
なお、Ｐ−型シリコン基板１の不純物濃度は１×１０１５ｃｍ−３以下であれば他の濃度とすることもできる。特に高耐圧トランジスタの耐圧を確保するという観点から、Ｐ−型シリコン基板１の不純物濃度は１〜２×１０１４ｃｍ−３とすることが好ましい。また、パンチスルーストップ層９の不純物濃度は、１×１０１５ｃｍ−３よりも高濃度であれば他の濃度とすることもできる。これにより、チャネル長を例えば２μｍとしても、パンチスルーの発生を防ぐことができる。
【００４９】
また、本実施形態では、チャネル領域８となる領域は、パンチスルーストップ層９とＰ−型シリコン基板１と同じ不純物濃度である領域とにより構成されている。一般的に、反転型のＭＯＳＦＥＴでは、チャネル領域は不純物濃度が低いものほど、電流能力が高い。これは、ゲート電極に電圧が印加されたとき、不純物濃度が低い領域ほど導電型が反転しやすく、すなわち、チャネル領域が発生しやすいからである。
【００５０】
したがって、本実施形では、図１２に示す半導体装置と比較して、チャネル領域８の不純物濃度が低くなっているため、図１２に示す半導体装置よりも電流能力が高くなっている。
【００５１】
次に、図２（ａ）〜（ｂ）、図３（ａ）〜（ｃ）に本実施形態における半導体装置の製造工程を示す。なお、本実施形態は、従来の技術の欄にて説明した図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）に示す製造工程のうち、主に図１２（ｂ）に示す工程を変更したものである。
【００５２】
〔図２（ａ）に示す工程〕
この工程では、図１３（ａ）に示す工程と同様に、Ｐ−型シリコン基板１の表面上に、酸化膜２１を形成する。
【００５３】
〔図２（ｂ）に示す工程〕
この工程では、フォトリソグラフィ工程及びイオン注入を次のように行う。まず、フォトリソグラフィ工程では、図１３（ｃ）と同様に、酸化膜２１の上に、フォトレジスト２３を形成し、フォトレジスト２３のうち、メモリトランジスタのドレイン領域２及びソース領域３の形成予定領域に対向する部分を開口する。
【００５４】
その後、このフォトレジスト２３をマスクとして、パンチスルーストップ層９を形成するための第１のイオン注入を行う。このとき、例えば、Ｂ（ボロン）等のＰ型不純物を用い、基板表面と垂直な方向にてイオン注入を行う。また、Ｐ型不純物の注入飛程（Ｒｐ）を、後述するドレイン領域２を形成するためのＮ型不純物のイオン注入のときのＲｐよりも、横方向広がり及び深さ方向広がりが大きくなるように設定する。なお、図中の領域９ａはＮ型不純物が注入された領域を示している。
【００５５】
〔図２（ｃ）に示す工程〕
この工程では、先のイオン注入時に使用したフォトレジスト２３を残したまま、そのフォトレジスト２３をマスクとして、ドレイン領域２及びソース領域３を形成するための第２のイオン注入を行う。このとき、例えば、Ａｓ等のＮ型不純物を用いたイオン注入を行う。その後、フォトレジスト２３を除去する。
【００５６】
〔図３（ａ）に示す工程〕
この工程では、熱処理を行うことで、Ｐ−型シリコン基板１に導入したＰ型不純物及びＮ型不純物を活性化、拡散させる。これにより、ドレイン領域２、ソース領域３、及びパンチスルーストップ層９を形成する。このとき、パンチスルーストップ層９は、Ｐ型不純物イオンは上述のごとくＮ型不純物より大きなＲｐで注入されているため、ドレイン領域２の底面及び側面を覆うような形状となる。また、ソース領域３側においても、パンチスルーストップ層９は、同様にソース領域３の底面及び側面を覆うような形状となる。
【００５７】
〔図３（ｂ）に示す工程〕
この工程では、図１４（ｂ）に示す工程と同様に、トンネル膜４及びフローティングゲート５を形成する。
【００５８】
〔図３（ｃ）に示す工程〕
この工程では、図１４（ｃ）に示す工程と同様に、コントロールゲート７、選択トランジスタのゲート電極１４、及び高耐圧トランジスタのゲート電極２０を形成する。また、Ｐ−型シリコン基板１の選択トランジスタ領域に、Ｎ−型領域１０、Ｎ−型領域１１、及びＮ＋型領域１２を形成する。また、Ｐ−型シリコン基板１の高耐圧トランジスタ領域に、Ｎ＋型領域１６及びＮ＋型領域１７を形成する。このようにして、図１に示す構造の半導体装置を製造する。
【００５９】
本実施形態の製造方法では、イオン注入工程毎にフォトリソグラフィ工程を行わず、図２（ｂ）に示すように、ドレイン領域２及びソース領域３の形成予定領域に対向する部位のみを開口したマスクのみをフォトリソグラフィ工程により形成している。そして、そのマスクを用いて、第１、第２のイオン注入を連続して行っている。
【００６０】
これにより、本実施形態では、従来と同様に、ドレイン領域２及びパンチスルーストップ層９を形成するために必要なフォトリソグラフィ工程は一回で済むため、フォトリソグラフィ工程を追加することなく、パンチスルーストップ層９を形成することができる。このため、製造コストが増加するのを抑制することができる。
【００６１】
（第２実施形態）
第１実施形態では、図２（ｂ）に示す工程にて、パンチスルーストップ層９を形成するためのイオン注入を行うとき、基板表面に垂直な方向にイオン注入を行う場合を説明したが、図４に示すように、斜めイオン注入を行うこともできる。
【００６２】
この場合、図２（ｂ）に示す工程において、フォトレジスト２３を開口した後、図４に示すように、基板表面に対して所望の角度及び加速電圧にてイオン注入を実施する。この所望の角度及び加速電圧とは、以下にて説明する条件を満たすものである。
【００６３】
図５に斜めイオン注入を行うときの角度を説明するための図を示す。図５は、Ｐ−型シリコン基板１の表面上に酸化膜２１及びフォトレジスト２３が形成されているときの断面図である。図５中の領域２ａはドレイン領域２を形成するための第２のイオン注入をしたときの不純物が存在する予定の領域を示している。
【００６４】
ここで、基板表面の垂線に対するイオン注入角度をθとする。また、第２のイオン注入において、Ｎ型不純物を基板表面に対して垂直にイオン注入した場合に、Ｎ型不純物がフォトレジスト２３の端部からフォトレジスト２３の下側に拡散したときのフォトレジスト２３の端部からの横方向広がりの大きさをΔＲｐｙとする。また、酸化膜２１を含めたＮ型不純物の注入深さをＲｐｚとする。そして、第１のイオン注入をしたときのＰ型不純物のＰ−型シリコン基板１表面からＰ−型シリコン基板１への侵入飛程をＰＴＳＲｐとすると、イオン注入条件は、ＰＴＳＲｐがΔＲｐｙより大きな値となる注入角度、加速電圧とする。すなわち、ＰＴＳＲｐ・ｓｉｎθ＞ΔＲｐｙとなるようにイオン注入条件を設定する。
【００６５】
より具体的には、ｔａｎθ≧ΔＲｐｙ／Ｒｐｚとなるように注入角度θを設定し、ＰＴＳＲｐ≧√｛（Ｒｐｚ）２＋（ΔＲｐｙ）２｝となるように加速電圧を設定する。
【００６６】
例えば、酸化膜２１の膜厚が３５ｎｍのとき、Ｎ型不純物としてのＡｓを９０ｋｅＶで酸化膜２１を通過させて、Ｐ−型シリコン基板１にイオン注入する場合、ΔＲｐｙは０．０１９３μｍとなる。この場合では、Ｐ型不純物としてのＢを注入角度２４°、加速電圧を１６ｋｅＶ以上としてイオン注入することができる。
【００６７】
このように斜めイオン注入によっても、パンチスルーストップ層９を形成することができる。本実施形態によれば、第１実施形態の方法よりも、ドレイン領域２のうち、パンチスルーが発生するドレイン領域２とソース領域３との間の領域側の側面近傍に、より濃度の高いパンチスルーストップ層９を形成することができる。これにより、第１実施形態と比較してさらに効果的にチャネル長を短くでき、メモリセルの微細化が実現可能となる。
【００６８】
また、図６に示すように、パンチスルーストップ層９を形成するためのイオン注入のとき、基板表面に垂直な方向でのイオン注入と、上述したような斜めイオン注入とを組み合わせて行うこともできる。
【００６９】
（第３実施形態）
図７に第３実施形態における半導体装置の断面図を示す。図７に示す半導体装置は、パンチスルーストップ層９がドレイン領域２及びソース領域３のそれぞれの側面及び底面のうち、側面にのみ接するように配置された構造となっている。なお、その他の部位は、図１の半導体装置と同様であり、図１と同じ部分には同一の符号を付すことで説明を省略する。
【００７０】
図１の半導体装置では、ドレイン領域２の底面及び側面を覆うようにパンチスルーストップ層９ｂが配置されていた。これに対して、本実施形態では、ドレイン領域２の底面の下側にパンチスルーストップ層９が配置されておらず、ドレイン領域２の底面及び側面のうち、ソース領域３側の側面に接してパンチスルーストップ層９ｂが配置されている。
【００７１】
すなわち、本実施形態においても、Ｐ−型シリコン基板１のドレイン領域２からソース領域３までの領域に、ドレイン領域２側から順に、ドレイン領域２、パンチスルーストップ層９ｂ、Ｐ−型シリコン基板１と同じ不純物濃度である領域、パンチスルーストップ層９ｃ、ソース領域３が配置されている。
【００７２】
次に、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）に本実施形態の半導体装置の製造工程を示す。本実施形態の製造工程は、図８（ｂ）に示す工程が、図２（ｂ）に示す工程と異なっているものである。
【００７３】
〔図８（ａ）に示す工程〕
この工程では、図２（ａ）に示す工程と同様に、Ｐ−型シリコン基板１の表面上に酸化膜２１を形成する。
【００７４】
〔図８（ｂ）に示す工程〕
図２（ｂ）に示す工程と同様に、フォトレジスト２３を形成し、開口する。その後、このフォトレジスト２３をマスクとして、パンチスルーストップ層９を形成するための第１のイオン注入を行う。このとき、本実施形態では、第２実施形態の斜めイオン注入よりも、大きな注入角度でイオン注入を行う。また、Ｐ−型シリコン基板１に注入したＰ型不純物の深さ方向の飛程が、後に行うドレイン領域２を形成するためにイオン注入したときのＮ型不純物の深さ方向の飛程と同程度となるようにイオン注入する。
【００７５】
〔図８（ｃ）に示す工程〕
この工程では、図２（ｃ）に示す工程と同様に、フォトレジスト２３を残したまま、そのフォトレジスト２３をマスクとして、ドレイン領域２及びソース領域３を形成するための第２のイオン注入を行う。その後、フォトレジスト２３を除去する。
【００７６】
〔図９（ａ）〜（ｃ）に示す工程〕
図９（ａ）、（ｂ）、（ｃ）に示す工程は、それぞれ図３（ａ）、（ｂ）、（ｃ）に示す工程と同様に行う。すなわち、図９（ａ）に示す工程にて、熱処理をすることで、ドレイン領域２、ソース領域３、及びパンチスルーストップ層９を形成する。図９（ｂ）に示す工程にて、トンネル膜４及びフローティングゲート５を形成する。図９（ｃ）に示す工程にて、コントロールゲート７、選択トランジスタのゲート電極１４、及び高耐圧トランジスタのゲート電極２０を形成する。また、Ｐ−型シリコン基板１の選択トランジスタ領域に、Ｎ−型領域１０、Ｎ−型領域１１、及びＮ＋型領域１２を形成する。また、Ｐ−型シリコン基板１の高耐圧トランジスタ領域に、Ｎ＋型領域１６及びＮ＋型領域１７を形成する。このようにして、図７に示す構造の半導体装置を製造することができる。
【００７７】
本実施形態では、上述したように、ドレイン領域２及びソース領域３の側面にのみ接するようにパンチスルーストップ層９を形成している。パンチスルーはドレイン領域２から空乏層がソース領域３側に延びることで起きる。したがって、本実施形態のように、少なくとも、ドレイン領域２とソース領域３の間の領域であって、ドレイン領域２に接してパンチスルーストップ層９が配置されていれば、第１実施形態と同様の効果を有する。
【００７８】
さらに、本実施形態では、ドレイン領域２及びソース領域３の底面の下側には、Ｐ−型シリコン基板１が位置している。つまり、ドレイン領域２及びソース領域３の底面は、不純物濃度が低い領域と接している。このため、寄生容量が低下し高速の読み出しが可能となる。
【００７９】
（他の実施形態）
図１０に本実施形態の第１の例としての半導体装置の断面図を示す。なお、図７と同一の構造部には同一の符号を付している。
【００８０】
上記した各実施形態では、高耐圧トランジスタとして、横型のｎチャネル型ＭＯＳＦＥＴを用いた場合を例として説明したが、横型のｐチャネル型ＭＯＳＦＥＴや、図１０に示すような縦型のｐチャネル型ＭＯＳＦＥＴを用いることもできる。
【００８１】
図１０に示す半導体装置は、Ｐ＋型シリコン基板３１と、Ｐ＋型シリコン基板３１上に形成されたＰ−型層１とを有している。Ｐ−型層１は上記した各実施形態でのＰ−型シリコン基板１に相当し、不純物濃度は１×１０１５ｃｍ−３以下となっている。
【００８２】
Ｐ＋型シリコン基板３１には、ＥＥＰＲＯＭと縦型のｐチャネル型ＭＯＳＦＥＴが形成されている。ＥＥＰＲＯＭは、図７に示す半導体装置と同じであるため、ここでは説明を省略する。縦型のｐチャネル型ＭＯＳＦＥＴは、Ｐ−型層１の表層に形成されたベース領域としてのＮ型領域３２と、Ｎ型領域３２の表層に形成されたソース領域としてのＰ＋型領域３３と、Ｎ型領域３２の表面上にゲート絶縁膜を介して形成されたゲート電極３４とを有した構成となっている。そして、図示しないが、Ｐ＋型領域３３はソース電極と電気的に接続されており、Ｐ＋型シリコン基板３１がドレイン電極と電気的に接続されている。
【００８３】
このような構成の縦型のｐチャネル型ＭＯＳＦＥＴは、Ｐ−型層１が上述したように低濃度であるため、一般的なＥＥＰＲＯＭの選択トランジスタよりも耐圧が高くなっている。
【００８４】
また、上記した各実施形態では、ＥＥＰＲＯＭとしていわゆる二層ｐｏｌｙ構造のものを用いた場合を説明したが、いわゆる一層ｐｏｌｙ構造のＥＥＰＲＯＭを用いることもできる。図１１に本実施形態の第２の例としての半導体装置の断面図を示す。なお、図７と同一の構造部には同一の符号を付しているので、以下では、主に図７と異なる部分について説明する。
【００８５】
図１１に示す半導体装置は、不純物濃度が１×１０１５ｃｍ−３以下であるＰ−型シリコン基板１に、一層ｐｏｌｙ構造のＥＥＰＲＯＭと、高耐圧トランジスタとが形成されている。
【００８６】
ＥＥＰＲＯＭのメモリトランジスタ領域には、Ｐ−型シリコン基板１の表層であって、ソース領域３の隣り（ドレイン領域２側の反対側）に、フィールド絶縁膜１５を介して、不純物拡散層（ＢＮ層）により構成されたコントロールゲート７が形成されている。また、コントロールゲート７、ソース領域３、及びトンネル膜４の上にｐｏｌｙＳｉにより構成されたフローティングゲート５が形成されている。
【００８７】
そして、パンチスルーストップ層９が図７と同様にドレイン領域２、ソース領域３の側面に接して配置されている。なお、本実施形態では、コントロールゲート７の側面にもパンチスルーストップ層９が形成されている。
【００８８】
本実施形態の半導体装置も、図８、図９に示す工程により、製造することができる。この場合、コントロールゲート７をドレイン領域２及びソース領域３と同時にイオン注入にて形成する。したがって、図８（ｂ）に示す工程では、フォトレジスト２３のうち、コントロールゲート７の形成予定領域に対向する部分も開口されるため、図１１に示すように、コントロールゲート７の側面にもパンチスルーストップ層９が形成される。
【００８９】
このような場合においても、第３実施形態と同様の効果を有する。
【００９０】
また、上記した各実施形態では、メモリトランジスタ領域のドレイン領域２に隣接しているパンチスルーストップ層９と、ソース領域３に隣接しているパンチスルーストップ層９とは互いに離間している場合を説明したが、図１２に示すように、ドレイン領域２とソース領域３との間の領域の全域にパンチスルーストップ層９を形成することもできる。
【００９１】
例えば、チャネル長が短いＥＥＰＲＯＭを形成する場合や、斜めイオン注入の際、注入角度をより大きな角度とすることで、ドレイン領域２とソース領域３との間の全域にパンチスルーストップ層９を形成することができる。
【００９２】
また、上記した各実施形態では、不揮発性半導体記憶素子として、ＥＥＰＲＯＭを用いる場合を例として説明したが、ＥＥＰＲＯＭに限らず、トンネル膜４を介してドレイン領域２とフローティングゲート５との間に電子の移動が起きる構造を有する素子を用いる場合にも本発明を適用することができる。
【図面の簡単な説明】
【図１】第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程を説明するための図である。
【図３】図２に続く製造工程を説明するための図である。
【図４】第２実施形態の第１の例における半導体装置の製造工程の一部を示す図である。
【図５】第２実施形態の第１の例におけるイオン注入の条件を説明するための図である。
【図６】第２実施形態の第２の例における半導体装置の製造工程の一部を示す図である。
【図７】第２実施形態における半導体装置の断面図である。
【図８】図７に示す半導体装置の製造工程を説明するための図である。
【図９】図８に続く製造工程を説明するための図である。
【図１０】他の実施形態の第１の例としての半導体装置の断面図である。
【図１１】他の実施形態の第２の例としての半導体装置の断面図である。
【図１２】本発明者が検討した構造の半導体装置の断面図である。
【図１３】図１２に示す半導体装置の製造工程を説明するための図である。
【図１４】図１３に続く製造工程を説明するための図である。
【符号の説明】
１…Ｐ−型シリコン基板、２…ドレイン領域、３…ソース領域、
４…トンネル膜、５…フローティングゲート、６…層間絶縁膜、
７…コントロールゲート、８…チャネル領域、
９…パンチスルーストップ層、１０…ソース側Ｎ−型領域、
１１…ドレイン側Ｎ−型領域、１２…Ｎ＋型領域、
１３、１９…ゲート絶縁膜、１４、２０…ゲート電極、
１５…フィールド絶縁膜、１６…Ｎ＋型領域（ソース領域）、
１７…Ｎ＋型領域（ドレイン領域）、１８…Ｎ−型領域、２１…酸化膜、
２２、２３…フォトレジスト、２９…Ｐ＋型領域、
３１…Ｐ＋型シリコン基板、３２…Ｎ型領域（ベース領域）、
３３…Ｐ＋型領域（ソース領域）、３４…ゲート絶縁膜、
３５…ゲート電極。
【図１】
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【図２】
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【図３】
2004266041.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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