(57)【要約】【課題】遅延時間を精度良く、また広範に調整可能なパルス遅延回路を実現する。【解決手段】入力信号をトリガとして動作するカウンタと、当該カウンタがカウントするクロック信号の周波数を可変する周波数可変手段と、前記カウンタからの規定カウント数の出力を受けて遅延パルスを生成するパルス生成手段とを備えることを特徴とするパルス遅延回路。【選択図】      図２
2004153722.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をトリガとして動作するカウンタと、当該カウンタがカウントするクロック信号の周波数を可変する周波数可変手段と、前記カウンタからの規定カウント数の出力を受けて遅延パルスを生成するパルス生成手段とを備えることを特徴とするパルス遅延回路。
【請求項２】
前記周波数可変手段が、前記クロック信号としてのコンデンサの充放電出力について当該充放電時間を固定値とする二重積分手段を備え、当該二重積分手段における前記コンデンサの充電時間または放電時間を制御することで、前記クロック信号の１周期を伸縮させ当該クロック信号の周波数を可変することを特徴とする請求項１に記載のパルス遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス遅延回路に関する。
【０００２】
【従来の技術】
遅延時間を調整可能なパルス遅延回路として、例えば図６に示す従来例が存在する。この回路は、積分回路と比較器とからなっている。積分回路は、トランジスタＴ１と当該トランジスタＴ１のエミッタに接続された抵抗Ｒ１、Ｒ２、当該抵抗Ｒ１、Ｒ２らの他端にコレクタが接続されたトランジスタＴ２、Ｔ４  、当該トランジスタＴ２、Ｔ４のエミッタに共通接続されたコンデンサＣ１から構成される。一方、比較器は、基準電圧源Ｅｒｅｆ  、差動増幅器Ａ１  、当該差動増幅器Ａ１の出力段にエミッタホロワ接続されたトランジスタＴ３、および負荷抵抗から構成される。
【０００３】
この回路においては、コンデンサＣ１の時定数調整を、重み付けが行われた抵抗Ｒ１、Ｒ２  に接続されているトランジスタＴ２、Ｔ４の何れかを選択することによって設定し、当該コンデンサＣ１の充放電時間を用いた遅延時間調整を行っている。
【０００４】
【特許文献１】
特開平１１−２８４４９６号公報
【０００５】
【特許文献２】
特開平１１−３４１８５４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら従来手法には改善点も残されていた。すなわち、前記抵抗やコンデンサは温度特性を備えており、周囲の温度変化や経時変化等によりその属性が変化し、時定数が変動する場合があった。これによれば、パルスの遅延時間が変動してしまい、所望の遅延時間を確立することが困難となる。
また、このような温度変化を抑制するために温度特性に優れた素子を導入するとしても、コスト上昇が避けがたかったのである。
しかも、遅延時間を長く設定する際には、コンデンサの容量を大きくする必要があり、素子サイズも大きくなって回路設計の制約となるおそれが生じていた。
【０００７】
加えて、上記従来の遅延回路で示したように、回路を構成する抵抗を遅延時間の設定パターン毎に、数多く基板上に形成する必要が生じ、コスト上昇は勿論、前記した回路設計の制約を更に増やすことにもつながる。
【０００８】
そこで本発明は、このような従来の課題に着目してなされたもので、遅延時間を精度良く、また広範に調整可能なパルス遅延回路の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する本発明のパルス遅延回路は、入力信号をトリガとして動作するカウンタと、当該カウンタがカウントするクロック信号の周波数を可変する周波数可変手段と、前記カウンタからの規定カウント数の出力を受けて遅延パルスを生成するパルス生成手段とを備えることを特徴とする。
その他、本願が開示する課題、及びその解決方法は、発明の実施の形態の欄及び図面により明らかにされる。
【００１０】
【発明の実施の形態】
本明細書の記載により、少なくとも次のことが明らかにされる。
前記パルス遅延回路において、前記周波数可変手段が、前記クロック信号としてのコンデンサの充放電出力について当該充放電時間を固定値とする二重積分手段を備え、当該二重積分手段における前記コンデンサの充電時間または放電時間を制御することで、前記クロック信号の１周期を伸縮させ当該クロック信号の周波数を可変することとできる。これによれば、精度良く広範な遅延時間調整が可能となる。
【００１１】
以下に本発明の実施形態について図面を用いて詳細に説明する。図１は本実施形態のパルス遅延回路を適用したモータドライバを示すブロック図である。まずパルス遅延回路が組み込まれる回路の一例を概説しておく。このモータドライバ１０により制御されるモータ１５は、３相のモータコイル１５ａ，１５ｂ，１５ｃからなっている。そして、このモータ１５は、モータドライバ１０から前記各コイルに所定の電力供給を受け、この前記各コイル１５ａ〜１５ｃより生起される回転磁界に応じて永久磁石のロータを回転させる。
【００１２】
モータドライバ１０は、起動用信号を発生する起動制御回路２１と、起動パターンや逆起電力に基づき駆動電流制御用のタイミング信号を発生するタイミング制御回路２２と、各モータコイル１５ａ〜１５ｃに発生する逆起電力を検出しロータ位置検出を行うロータ位置検出回路２５とを備える。また、出力ドライブ回路２８を備える。その他、速度制御回路２９や電流制限回路３０等も備える。
【００１３】
ここで、モータドライブ１０におけるパルス遅延回路４０は、ロータ位置の検出信号より所定タイミングだけ遅延させたインデックスパルスを生成する働きをする。この遅延を設定することにより、モータのエネルギー変換効率を高めたり、トルクリプルを少なくすることができる。
【００１４】
図２は本実施形態のパルス遅延回路１を示す図であり、図３はパルス遅延回路１におけるタイミングチャートを示す図である。次にパルス遅延回路の詳細を説明することとする。ここで示すパルス遅延回路４０は、位置検出用装置４７（例：ホール素子）の信号出力Ａ、Ｂを取得し、出力Ｃを生成するヒステリシスコンパレータ４１と接続される。図３のタイミングチャートで言えば、波形“Ａ”を入力とし、当該ヒステリシスコンパレータ４１に設定された所定閾値Ｂにて整形したパルス状の波形が出力Ｃとなる。
【００１５】
一方、パルス遅延回路４０は、フリップフロップを連結し構成したカウンタ４２を備え、当該カウンタ４２にはクロック信号ＣＬＫが入力される。このカウンタ４２は、例えばパルス状のクロック信号を逐一カウントしていき、前記フリップフロップの段数に応じた数だけ当該クロック信号をカウントしたならば桁上がりの信号を出力する。
【００１６】
他方、前記ヒステリシスコンパレータ４１の出力Ｃは、フリップフロップ４３に入力される。カウンタ４２の出力信号が入力されるまで、当該フリップフロップ４３の出力Ｄはｈｉｇｈになった状態を維持し続ける。後に、前記カウンタ４２においてクロック信号ＣＬＫの所定数（図３中では７つ）のカウントが完了した出力信号が生成されてフリップフロップ４３に入力されると、出力Ｄはｌｏｗ状態となる。つまりフリップフロップ４３はＲＳフリップフロップを形成している。出力Ｄについては、その波形を図３のタイミングチャートに示している。図示するように、出力Ｃをトリガにｈｉｇｈ状態となる一方で、クロック信号ＣＬＫの７カウント目でｌｏｗ状態をなす。
【００１７】
また、出力Ｄおよび前記クロック信号ＣＬＫを入力にしたフリップフロップ４４の出力と、出力Ｄの反転出力との論理積はインバータ４５を介して出力され、図３のタイミングチャートで示すように、前記クロック信号ＣＬＫの所定カウント分だけ遅延したインデックスパルスＥを生成する。
【００１８】
なお、前記ヒステリシスコンパレータ４１の出力Ｃはインバータ４６を介して反転される。そして前記フリップフロップ４３の出力Ｄとの論理積をとる。その結果が図３のタイミングチャートに示す如き波形の出力Ｉとなる。
【００１９】
以上では、クロック信号ＣＬＫを所定数までカウントしたタイミングで遅延パルス（インデックスパルスＥ）を発生させる回路について説明した。続いて以下に前記カウンタ４２がカウントするクロック信号ＣＬＫの周波数を可変する周波数可変手段について説明することとする。図７は２重積分の考え方を示す説明図である。主たる説明に先立ち、まずは２重積分について簡単に説明しておく。
【００２０】
コンデンサを、決められた時間で所定電圧にて充電する（第１積分）。充電後の電圧は充電時間内の入力電圧平均値となる。その後一定の放電速度で放電する（第２積分）と放電時間は充電電圧に比例する。この放電時間ｔｂを計測して、決められた充電時間ｔａとの和をとると、固定時間Ｔ０をなす。このように一つのコンデンサに積分と逆積分を行うことで、コンデンサ容量による誤差は相殺される。したがって、当該コンデンサの温度特性により容量変化が生じてもこの影響を無視することができる。このような２重積分の考え方を本実施形態では採用し、前記固定時間を前記クロック信号ＣＬＫの１周期とし、これを可変することで遅延時間調整を可能とする。
【００２１】
図４は本実施形態のパルス遅延回路２を示す図であり、図５はパルス遅延回路２におけるタイミングチャートを示す図である。このパルス遅延回路２は、前記パルス遅延回路４０におけるクロック信号ＣＬＫを生成する回路であり、タイミングパルス発生回路５０と、２重積分回路６０とからなる。以下、回路を構成する各素子等の動作を追いながら説明を行う。
【００２２】
前記パルス遅延回路４０における出力Ｉは、図５のタイミングチャートに示す信号Ｈ（２重積分回路６０におけるトランジスタ７３のコレクタ出力）の反転出力と共に、タイミングパルス発生回路５０のＡＮＤ回路５１に入力される。この論理積の結果は、同図タイミングチャートで示す如く、棘波状の信号Ｊとなる。信号Ｊはフリップフロップ５２に入力される。また、固定周波数（例：１ＭＨｚ）の外部クロック信号５３を適宜分周器５４にて分周した出力が前記フリップフロップ５２に入力される。当該フリップフロップ５２の出力Ｆは、前記外部クロック信号５３の分周程度に応じた周期Ｔを備えたパルス波形となる。
【００２３】
この出力Ｆは２重積分回路６０におけるインバータ６１を介して反転され、トランジスタ６２のベースに入力される。入力された出力Ｆがｈｉｇｈであれば当該トランジスタ６２がこれに応じてオフ状態となる。するとトランジスタ６３がオフし、当該トランジスタ６３とコレクタを共に接続しダイオード接続のトランジスタ６４がオンする。また、トランジスタ６４と電流ミラー接続を構成するトランジスタ６５はオン状態となる。
【００２４】
一方、インバータ６１を介さずにトランジスタ６６のベースにも出力Ｆが入力される。このトランジスタ６６はこれによりオン状態となり、ダイオード接続のトランジスタ６７はオフ状態となる。またこのトランジスタ６７と電流ミラー接続をなすトランジスタ６８もオフ状態となり、コンデンサ８０の放電経路が遮断される。
【００２５】
なお、トランジスタ７０は、コンデンサ８０の電圧が電源７１＋Ｖｂｅ（トランジスタ７０のベース・エミッタ間電圧）の電圧を上回っている間はオフし、ダイオード接続するトランジスタ６９はオフされている。またこのトランジスタ６９と電流ミラー接続を構成するトランジスタ７２はオフし、当該トランジスタ７２のコレクタ出力をベース入力とするトランジスタ７３はオフしている。つまり、当該トランジスタ７３のコレクタ電圧は図５における波形Ｈのｈｉｇｈ状態をなす。
【００２６】
トランジスタ６５を通じて充電経路が確保されたコンデンサ８０は充電がなされる。しかし前記出力Ｆがｈｉｇｈ状態の時間Ｔを経過し、ｌｏｗ状態となると、上述とは逆に、トランジスタ６６がオフすることでトランジスタ６７、６８がオン状態となって放電経路を確保する一方で、他方、トランジスタ６２、６３、６４が前記とは逆のオンオフ状態をとってトランジスタ６５がオフし充電経路が遮断される。従って、前記時間Ｔが経過後、直ちに放電が開始される。以後、次の出力Ｆが印可される毎に、上記の充放電を繰り返す。これにより、図５のタイミングチャートで示す如く、コンデンサＧの出力波形は前記出力Ｆと同周期Ｔ１の三角波が得られる。
【００２７】
また、コンデンサ８０の放電が進んで当該コンデンサ８０の電圧が電源７１の電圧＋Ｖｂｅ（トランジスタ７０のベース・エミッタ間電圧）より低下すると、トランジスタ７０はオンして前記トランジスタ６９はオンされる。するとトランジスタ７２がオンしてトランジスタ７３はオンする。しかし、トランジスタ６９、７０がオンすることにより充電経路が確保され、コンデンサ８０は充電される。するとすぐさまコンデンサ８０の電圧が電源７１の電圧＋Ｖｂｅ以上に回復し、トランジスタ７０はオフ状態に戻る。図５における波形Ｈが、ほぼｈｉｇｈ状態であるが、コンデンサ８０の電圧波形Ｇがｌｏｗになった瞬間に一瞬ｌｏｗになる推移を見ると明らかである。
【００２８】
このコンデンサの出力Ｇは、例えば適宜な整形を行って前記パルス遅延回路４０におけるクロック信号ＣＬＫとして入力される。つまり、コンデンサの出力Ｇを、周期Ｔ１のパルスから構成されるクロック信号ＣＬＫとして前記カウンタ４２が逐一カウントすることになる。以上のように、２重積分の手段を用いて固定時間（周期Ｔ１）を周期としたクロック信号ＣＬＫを発生させ、カウンタ４２に提供するわけであるが、前記固定時間をコントロールすることでクロック信号ＣＬＫの周波数を制御し、ひいてはパルス遅延時間を調整することが可能となる。
【００２９】
なお、コンデンサ８０の充電電圧等を制御してその充電時間または放電時間を調整すれば、前記固定時間をコントロール可能である。勿論、他の種々な充放電時間の制御手法を用いてもよい。
【００３０】
本発明の実施の形態によれば、次の効果を奏する。
本発明のパルス遅延回路によれば、回路を構成するコンデンサ等の温度特性の影響を排除して、精度の良いパルス遅延時間を確立することが可能である、しかも特別な素子を使用することもなくコスト上昇を抑制することにもつながる。
【００３１】
加えて、遅延時間を長く設定するにしても、従来のようにコンデンサの容量を大きくする必要はなく、回路サイズに適したコンデンサを複数段組み合わせることで対応可能となる。これにより、遅延時間に由来する回路設計の制約を大幅に低減することとなる。
そこで本発明によれば、遅延時間を精度良く、また広範に調整可能なパルス遅延回路を提供可能となる。
【００３２】
以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００３３】
【発明の効果】
本発明によれば、遅延時間を精度良く、また広範に調整可能なパルス遅延回路を実現する。
【図面の簡単な説明】
【図１】本実施形態のパルス遅延回路を適用したモータドライバを示すブロック図である。
【図２】本実施形態のパルス遅延回路１を示す図である。
【図３】パルス遅延回路１におけるタイミングチャートを示す図である。
【図４】本実施形態のパルス遅延回路２を示す図である。
【図５】パルス遅延回路２におけるタイミングチャートを示す図である。
【図６】従来のパルス遅延回路を示す図である。
【図７】２重積分の概念を示す説明図である。
【符号の説明】
１０  モータドライバ、モータ回転数切替装置
１５  モータ
２１  起動制御回路
２２  タイミング制御回路
２５  ロータ位置検出回路
２８  出力ドライブ回路
２９  速度制御回路
３０  電流制限回路
４０  パルス遅延回路
５０  タイミングパルス発生回路
６０  ２重積分回路
【図１】
2004153722.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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