(57)【要約】【課題】配線の形成および配線間へのコンタクトホール形成時において、ショートマージンの確保を考慮せずに形成できる半導体装置およびその製造方法を提供する。【解決手段】半導体基板上に第１の絶縁膜１およびビットライン配線６を順次積層して形成する。その後、ビットライン配線６上に第２の絶縁膜７を形成する。その後、第２の絶縁膜７上にコンタクトホール用のレジストパターン８を形成し、第２の絶縁膜７とコンタクトホール９内に露出しているビットライン配線６と第１の絶縁膜１とを順次エッチングしてコンタクトホール９を完成させる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１の絶縁膜と、上記第１の絶縁膜上に設けられた複数の配線と、上記配線を覆う第２の絶縁膜と、上記第１の絶縁膜と上記配線間と上記第２の絶縁膜とに連続して設けられたコンタクトホール内側壁上に設けられた第３の絶縁膜と、上記コンタクトホール内を導電膜で埋込んで設けられたプラグとを有する半導体装置において、
上記第２の絶縁膜に設けられたコンタクトホール径は、上記コンタクトホールを設けていない箇所の上記配線間隔よりも大きく、上記配線間に設けられたコンタクトホール径と等しいことを特徴とする半導体装置。
【請求項２】
上記第１の絶縁膜に設けられたコンタクトホール径が、上記第２の絶縁膜に設けられたコンタクトホール径と等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜上に複数の配線を形成する工程と、上記複数の配線を覆う第２の絶縁膜を形成する工程と、上記第２の絶縁膜と上記配線間と上記第１の絶縁膜とを貫通するコンタクトホールを形成し、上記コンタクトホール内の側壁に第３の絶縁膜を形成したのち導電膜を埋込んでプラグを形成する工程とを備えた半導体装置の製造方法において、
上記コンタクトホールを形成する工程が、上記第２の絶縁膜上にレジストパターンを形成する工程と、上記レジストパターンをマスクとして上記第２の絶縁膜と上記コンタクトホール中に露出している上記配線と上記第１の絶縁膜とをエッチングする工程を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜上に複数の配線を形成する工程と、上記複数の配線を覆う第２の絶縁膜を形成する工程と、上記第２の絶縁膜と上記配線間と上記第１の絶縁膜とを貫通するコンタクトホールを形成し、上記コンタクトホール内の側壁に第３の絶縁膜を形成したのち導電膜を埋込んでプラグを形成する工程とを備えた半導体装置の製造方法において、
上記コンタクトホールを形成する工程が、上記第２の絶縁膜上にレジストパターンを形成する工程と、上記レジストパターンをマスクとして上記第１の絶縁膜および第２の絶縁膜をエッチングする工程と、上記レジストパターンを除去した後、上記コンタクトホール中に露出している上記配線をエッチングする工程を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置の構造およびその製造方法に関し、特に上層と下層とを繋ぐコンタクトホールが配線間を貫通する構造およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来の配線間のコンタクトホール（接続孔）の形成方法は、まず、シリコン基板上に形成された第１のシリコン酸化膜からなる層間膜上に、タングステン配線が形成され、そのタングステン配線上部には、シリコン窒化膜が形成されている。さらに、層間膜として第２のシリコン酸化膜を成膜する。続いて、リソグラフィ法を用いてレジストマスクを形成する。
【０００３】
タングステン配線間隔は０．２５ミクロンであり、コンタクトホール用のレジストマスクの開口径は０．３２ミクロンである。このレジストをエッチングマスクとして第１および第２のシリコン酸化膜のエッチングを行う。
このためには、シリコン酸化膜とシリコン窒化膜のエッチング速度の比（シリコン酸化膜／シリコン窒化膜選択比）が大きな酸化膜エッチング条件を用いる必要がある。
【０００４】
必要とされる高選択比エッチングに用いたエッチング装置及びエッチング条件を以下に示す。エッチング装置としては、ナローギャップ式ＲＩＥ（Ｒｅａｃｔｉｖｅｌｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）装置を用いた。用いたエッチング条件を以下に示す。
エッチングガス：Ｃ４Ｆ８／ＣＯ／Ａｒ／Ｏ２＝２０／７０／２００／５ｓｃｃｍ
ＲＦパワー：１２００Ｗ
反応圧力：３０ｍｍＴｏｒｒ
基板温度：１０℃
【０００５】
上記条件では、シリコン酸化膜／シリコン窒化膜選択比が２５：１である。このエッチング条件を用いることにより、シリコン酸化膜エッチング時に、ゲート電極上部のシリコン窒化膜が十分なエッチングストッパとして働き、ゲート電極上部が剥ぎ出しになることなく、エッチングを行うことができる。
【０００６】
更に、タングステン配線の側壁を絶縁膜で覆うため、レジストを剥離した後、シリコン酸化膜を全面成長させる。更に、酸化膜のエッチングバックを行い、タングステン配線の側壁を酸化膜サイドウォールで覆いつつ、再び接続孔の開口を行う（例えば、特許文献１参照）。
【０００７】
【特許文献１】
特開平１０−２７０５５７号公報（段落番号「００３７」〜「００４０」、「００４５」〜「００５０」、図３（ａ）（ｂ）（ｃ）、図４（ｄ）（ｅ））
【０００８】
【発明が解決しようとする課題】
従来の配線間を貫通するコンタクトホールの製造方法は以上のようであり、半導体デバイスの微細化を進めるためには、配線幅およびコンタクトホール径の微細化を進める必要がある。このため、配線の形成の際には、配線間に形成されるコンタクトホールとのショートマージンを確保して、配線のピッチを小さく形成するために写真製版処理において高性能スキャナ等の新規装置を用い、エッチングの際には配線幅を縮小させるシュリンクエッチング条件等の新規技術を用いる必要があるという問題点があった。
【０００９】
また、コンタクトホール形成の際にも、配線とのショートマージンを確保するために写真製版処理において高性能スキャナ等の新規装置を用い、エッチングの際には高性能酸化膜エッチャ等の新規装置を用いる必要があるという問題点があった。
【００１０】
また、写真製版処理において、高性能スキャナを用いることなく、安定したコンタクトホールの開口を行うために、配線間スペースよりもコンタクトホールの開口径を大きく設定している例が開示されているが、コンタクトホール開口時におけるエッチングにおいて、エッチングされるシリコン酸化膜と配線上のシリコン窒化膜との選択比が充分大きなエッチングを行う必要があり、厳しいエッチング条件が必要であるという問題点があった。
【００１１】
この発明は上記のような問題点を解消するためになされたもので、配線の形成および配線間へのコンタクトホール形成時において、ショートマージンの確保を考慮せずに形成でき、新規装置および新規技術の導入、それに伴う製造コストの増加を抑制することのできる半導体装置およびその製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明の半導体装置は、第２の絶縁膜に設けられたコンタクトホール径は、上記コンタクトホールを設けていない箇所の配線間隔よりも大きく、上記配線間に設けられたコンタクトホール径と等しいようにしたものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１〜４はこの発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。図に従って順次説明を行う。
まず、図１（ａ）に示すように、半導体基板（図示なし）上に第１の絶縁膜１であるＴＥＯＳ膜を形成する。第１の絶縁膜１上にバリアメタル膜２として窒化チタン（ＴｉＮ）膜とチタン（ＴｉＮ）膜との積層膜を形成する。その上にタングステン（Ｗ）膜３を形成する。更に、ハードマスクとして例えば窒化シリコン（ＳｉＮ）膜４を形成する。その後、写真製版処理を行い、ビットライン配線用のレジストパターン５を形成する。
【００１４】
次に、図１（ｂ）に示すように、レジストパターン５をマスクとして酸化膜異方性エッチャを用いてＳｉＮ膜４をエッチングする。その後、レジストパターン５を除去し、ＳｉＮ膜４をハードマスクとして、Ｗ異方性エッチャによりＷ膜３およびバリアメタル膜２のエッチングを行い、ビットライン配線６を形成する。
【００１５】
このとき、ビットライン配線間は少なくともビットライン配線同士が絶縁されれば良く、その間隔はコンタクトホールの形成領域を確保することを考慮に入れて設定する必要はない。従って配線のピッチを均等に形成できる。また、ショートマージンを確保するために高性能スキャナを使用して微細加工を行う必要はない。
【００１６】
次に、図１（ｃ）に示すように、ビットライン配線６上に第２の絶縁膜７であるＴＥＯＳ膜を形成する。その後、第２の絶縁膜７上にコンタクトホール用のレジストパターン８を形成する。このとき、コンタクトホールはビットライン配線６間に開口するのであるが、レジストパターン８の開口（コンタクトホール径）はビットライン配線間にかかわらず、大きさを設定して形成することができる。従って、高性能スキャナを使用せずにレジストパターンを形成できる。
【００１７】
次に、図２（ａ）に示すように、レジストパターン８をマスクとして、酸化膜ドライエッチャにより第２の絶縁膜７のエッチング処理を行い、コンタクトホール９を形成する。このとき、コンタクトホール９の開口は第１の絶縁膜１に達した程度で停止する。
【００１８】
次に、図２（ｂ）に示すように、さらに、レジストパターン８をマスクとしＷ異方性エッチャを使用して、コンタクトホール９内に露出しているビットライン配線６のエッチングを行う。その結果、ビットライン配線６間に形成されたコンタクトホール９の径は第２の絶縁膜７に形成されたコンタクトホール９の径と同じになる。
【００１９】
次に、図２（ｃ）に示すように、続いてレジストパターン８をマスクとし酸化膜エッチャを使用して、第１の絶縁膜１をエッチングしてコンタクトホール９を完成させる。この時、コンタクトホール９はすべての部分においてレジストパターン８の設計寸法通りの十分な径を有するのでコンタクト底面の面積を大きくでき、コンタクト抵抗を低減できる。
【００２０】
次に、図３（ａ）に示すように、コンタクトホール９内の内壁を含む全面に第３の絶縁膜であるＳｉＮ膜１０を１５ｎｍ程度成膜する。この時も、コンタクトホール９は充分に大きな径を有するのでＳｉＮ膜１０を良好に形成することができる。
次に、図３（ｂ）に示すように、酸化膜エッチャを使用して、異方性エッチングを行い、コンタクトホール９の内壁にのみＳｉＮ膜１０を残す。
次に、図３（ｃ）に示すように、コンタクトホール９内を含む全面に、リンをドープした導電膜であるポリシリコン膜１１を形成する。
【００２１】
最後に、図４に示すように，ケミカルメカニカルポリッシュ（ＣＭＰ）法を用いてコンタクトホール９内にポリシリコン膜１１を埋込んでプラグ12を完成させる。
【００２２】
このようにすれば、ビットライン配線６を形成する際にも、コンタクトホール９を形成する際にもショートマージンの確保を考慮することなく形成でき、高性能スキャナや高性能酸化膜エッチャを使用する必要がない。
【００２３】
実施の形態２．
図５〜７はこの発明の実施の形態２の半導体装置の製造方法を示す工程断面図である。図に従って順次説明を行う。
まず、図５（ａ）に示すように、上記実施の形態１と同様にして、図１（ａ）（ｂ）（ｃ）の工程を経た後、レジストパターン８をマスクとして、酸化膜ドライエッチャにより第１及び第２の絶縁膜１，７のエッチング処理を行い、コンタクトホール９ａを形成する。このとき、コンタクトホール９ａの開口は第１の絶縁膜１の底部より１０ｎｍ程度上部で停止する。
【００２４】
次に、図５（ｂ）に示すように、レジストパターン８を除去した後、コンタクトホール９ａ内に露出しているＳｉＮ膜４およびＷ膜３を第２の絶縁膜７をマスクとして、Ｗ異方性エッチャを使用してエッチングを行う。
【００２５】
次に、図５（ｃ）に示すように、その後、エッチングガスを変えてをバリアメタル２エッチングする。この時、バリアメタル２が完全にエッチングできるようにオーバーエッチングを行う。これにより、コンタクトホール９ａの底部に残存していた第１の絶縁膜１もエッチングされ、下層に到達したコンタクトホール９ａが完成する。その結果、ビットライン配線６間に形成されたコンタクトホール９ａの径は第２の絶縁膜７に形成されたコンタクトホール９ａの径と同じになる。
【００２６】
次に、図６（ａ）に示すように、コンタクトホール９ａの内壁を含む全面に第３の絶縁膜であるＳｉＮ膜１０を１５ｎｍ程度成膜する。この時も、コンタクトホール９ａは充分に大きな径を有するのでＳｉＮ膜１０を良好に形成することができる。
次に、図６（ｂ）に示すように、酸化膜エッチャを使用して、異方性エッチングを行い、コンタクトホール９ａの内壁にのみＳｉＮ膜１０を残す。
【００２７】
次に、図６（ｃ）に示すように、コンタクトホール９ａ内を含む全面に、リンをドープした導電膜であるポリシリコン膜１１を形成する。
最後に、図７に示すように，ケミカルメカニカルポリッシュ（ＣＭＰ）法を用いてコンタクトホール９ａ内にポリシリコン膜１１を埋込んでプラグ１２ａを完成させる。
【００２８】
このようにすれば、ビットライン配線６を形成する際にも、コンタクトホール９ａを形成する際にもショートマージンの確保を考慮することなく形成でき、高性能スキャナや高性能酸化膜エッチャを使用する必要がない。
【００２９】
また、上記実施の形態１および２において、Ｗ配線構造について説明したが、ＷＳｉ／Ｄ−ＰｏｌｙＳｉの積層膜からなるポリシリコン配線でも良い。
また、バリアメタル２がＴｉ／ＴｉＮ構造のものについて説明したが、ＴｉＷ膜単層構造としても良い。
また、ハードマスクとしてＳｉＮ膜４を使用した場合について説明したが、ハードマスクを使用しなくても良い。
【００３０】
さらに、第２の絶縁膜７がＴＥＯＳ膜の場合について説明したが、プラズマＴＥＯＳ膜，ＬＰ−ＴＥＯＳ膜またはそれらの複合膜を使用しても同様の効果が得られる。
また、ＳｉＮ膜１０の代わりに熱酸化膜を用いても良い。
また、コンタクトホール９内にポリシリコン膜１１を埋込んでプラグ１２を形成する際に、ＣＭＰ法の代わりにポリシリコン異方性エッチャを用いたエッチバックプロセスを使用しても良い。
【００３１】
【発明の効果】
以上のようにこの発明によれば、第２の絶縁膜に設けられたコンタクトホール径は、上記コンタクトホールを設けていない箇所の配線間隔よりも大きく、上記配線間に設けられたコンタクトホール径と等しいようにしたので、配線を形成する際にも、コンタクトホールを形成する際にもショートマージンの確保を考慮することなく形成でき、高性能スキャナや高性能酸化膜エッチャを使用する必要がない。従って、新規装置および新規技術の導入、それに伴う製造コストの増加を抑制することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図２】この発明の実施の形態１半導体装置の製造方法を示す工程断面図である。
【図３】この発明の実施の形態１半導体装置の製造方法を示す工程断面図である。
【図４】この発明の実施の形態１半導体装置を示す断面図である。
【図５】この発明の実施の形態２半導体装置の製造方法を示す工程断面断面図である。
【図６】この発明の実施の形態２半導体装置の製造方法を示す工程断面断面図である。
【図７】この発明の実施の形態２半導体装置を示す断面図である。
【符号の説明】
１  第１の絶縁膜、６  ビットライン配線、７  第２の絶縁膜、
８  レジストパターン、９，９ａ  コンタクトホール、１０  ＳｉＮ膜、
１１  ポリシリコン膜、１２，１２ａ  プラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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