(57)【要約】　　　（修正有）【課題】フラッシュメモリのＳＴＩ工程時にセル領域と周辺回路領域のトレンチ深さを異ならせて形成することが可能なフラッシュメモリの製造方法を提供する。【解決手段】半導体基板上にパッド酸化膜及びパッド窒化膜を順次蒸着する段階と、トレンチの幅によるエッチング角度及びエッチングターゲットを調節して、セル領域と周辺回路領域に対してそれぞれ異なる深さを有するトレンチを形成する段階と、前記周辺回路領域のトレンチを前記セル領域のトレンチよりさらに深く形成する段階と、全体構造の上部面にトレンチ絶縁膜を蒸着してトレンチ内を埋め込む段階と、トレンチ絶縁膜に対する平坦化工程及びストリップ工程を行って、上部構造が突出形状を有するトレンチ絶縁膜を形成する段階と、イオン注入工程によってウェル領域を形成する段階と、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートを形成する段階とを備える。【選択図】　　　　図３
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にパッド酸化膜及びパッド窒化膜を順次蒸着する段階と、
（ｂ）素子分離膜の形成のためのマスクを用いて前記パッド窒化膜、パッド酸化膜及び基板をエッチングしてトレンチを形成する際、トレンチの幅によるエッチング角度及びエッチングターゲットを調節して、セル領域と周辺回路領域に対してそれぞれ異なる深さを有するトレンチを形成し、前記周辺回路領域のトレンチを前記セル領域のトレンチよりもさらに深く形成する段階と、
（ｃ）全体構造の上部面にトレンチ絶縁膜を蒸着してトレンチ内を埋め込む段階と、
（ｄ）前記トレンチ絶縁膜に対する平坦化工程及びストリップ工程を行って、上部構造が突出形状を有するトレンチ絶縁膜を形成する段階と、
（ｅ）イオン注入工程によってウェル領域を形成する段階と、
（ｆ）トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートを形成する段階とを含むことを特徴とするフラッシュメモリの製造方法。
【請求項２】
前記（ｂ）段階において、前記セル領域のトレンチは下部へ行くほど幅が狭くなる形状を有し、前記周辺回路領域のトレンチは前記セル領域に形成されたトレンチと同じ深さまでは前記セル領域のトレンチと同じプロファイルを有してその以下の深さにおいては前記セル領域のトレンチ傾斜の傾きよりも大きな角度に形成されるようにすることを特徴とする請求項１記載のフラッシュメモリの製造方法。
【請求項３】
前記（ｂ）段階において、前記エッチング角度は、５０°以上、且つ７０°以下であることを特徴とする請求項１記載のフラッシュメモリの製造方法。
【請求項４】
前記（ｂ）段階において、前記トレンチの幅は、０．１μｍ以上、且つ０．６μｍ以下であることを特徴とする請求項１記載のフラッシュメモリの製造方法。
【請求項５】
前記パッド酸化膜は、乾式または湿式酸化方式で形成し、７００℃以上、且つ１０００℃以下の温度で１００Å以上、且つ３００Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリの製造方法。
【請求項６】
前記パッド窒化膜は、ＬＰ−ＣＶＤ法で形成し、２０００Å以上、且つ４０００Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリの製造方法。
【請求項７】
前記（ｂ）段階後に、
前記トレンチの内壁に犠牲酸化膜を形成する段階と、
前記犠牲酸化膜をエッチング液で除去した後、トレンチの内壁に側壁酸化膜を形成する段階と、
全体構造上にライナーを形成する段階とをさらに備えることを特徴とする請求項１記載のフラッシュメモリの製造方法。
【請求項８】
前記犠牲酸化膜は、乾式または湿式酸化方式で形成し、７００℃以上、且つ１０００℃以下の温度で２００Å以上、且つ４００Å以下の厚さに形成することを特徴とする請求項７記載のフラッシュメモリの製造方法。
【請求項９】
前記側壁酸化膜は、湿式酸化方式を用いて８００℃以上、且つ１０００℃以下の温度で３００Å以上、且つ６００Å以下の厚さに形成することを特徴とする請求項７記載のフラッシュメモリの製造方法。
【請求項１０】
前記ライナーは、高温酸化膜（ＨＴＯ）で形成し、ＤＣＳと酸素を反応させて５０Å以上、且つ３００Å以下の厚さに形成することを特徴とする請求項７記載のフラッシュメモリの製造方法。
【請求項１１】
前記（ｃ）段階において、前記トレンチ絶縁膜は、ＨＤＰ酸化膜を用いて４０００Å以上、且つ８０００Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セルソース抵抗の問題と周辺回路領域のフィールド酸化膜の分離問題を解決するためのフラッシュメモリの製造方法に係り、特に、トレンチ素子分離工程時にセル領域と周辺回路領域のトレンチの深さを異にするフラッシュメモリの製造方法に関する。
【０００２】
【従来の技術】
最近のフラッシュメモリは、周辺機器の電圧が減少し周辺メモリセルの速度が増加するにつれて、読み出し過程時に速い速度を要求し、特に読み出し過程時に１回当たり多数のデータを送り出すページ／バーストモード（Ｐａｇｅ／Ｂｕｒｓｔ　ｍｏｄｅ）　の動作によって電圧降下の効果が発生する。このような電圧下降はセルの速度に多くの影響を及ぼしている。
【０００３】
一般に、フラッシュメモリは、ゲートエッチング（ｇａｔｅ　ｅｔｃｈ）、自己整列（ＳｅｌｆＡｌｉｇｎｅｄ，ＳＡ）エッチング、自己整列ソース（Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｓｏｕｒｃｅ，ＳＡＳ）エッチング、ソース及びドレイン形成のためのイオン注入（Ｓ／Ｄ　Ｉｍｐｌａｎｔａｔｉｏｎ）の順序で形成しており、ソース及びドレイン注入の物質として砒素Ａｓを使用している。図１は砒素を用いてソース／ドレインに対するイオン注入を行った後のフラッシュメモリ素子の断面図であって、半導体基板１０２上にイオン注入された部分１０４が示されている。
【０００４】
フラッシュメモリは、セルのソースを共通的に使用しており、１６個または３２個毎に一つのコンタクトを用いてこれを連結する方法を使用している。また、フラッシュメモリセルは、読み出し動作の際に、ソースは接地させ、ドレインには約０．８Ｖの電圧を加えるが、ソース抵抗が増加すると、バックバイアス効果のために、実際にはドレインに基準電圧より低い電圧を印加した結果をもたらす。これはセル電流を減少させ、結果としてフラッシュメモリの読み出し速度に遅延をもたらすという問題がある。このような読み出し速度の問題は製品の特性に悪影響を及ぼしており、これは市場の競争力に大きい影響を及ぼす。
【０００５】
最近は、フラッシュメモリを製造するにおいて、ＳＴＩ（シャロー・トレンチ・アイソレーション）工程を用いるが、図２に示すように、砒素が一定の角度をもって注入されると、実際の注入ドーズまたはエネルギーに比べて約１／３〜１／５程度小さく注入される結果をもたらすことになる。すなわち、図２の３０で示すように砒素が一定の角度をもって３０ＫｅＶのエネルギーで３Ｅ１５ａｔｏｍｓ／ｃｍ２のドーズで注入されると、これは図２の３２で示す如く７．８ＫｅＶ程度のエネルギーで７．８Ｅ１４ａｔｏｍｓ／ｃｍ２のドーズにて注入されるのと同一の結果になる。したがって、ソース抵抗が実際予測した抵抗に比べて増加する結果をもたらし、結果として製品の特性を低下させる。
【０００６】
かかる問題点を解決するために、従来では抵抗の全体長さを減少させる方法、すなわちトレンチの深さを減らす方法を用いた。ところが、このような方法を用いると、セル部分には効果があるが、周辺回路領域にはフィールド酸化膜の素子分離（ｉｓｏｌａｔｉｏｎ）において問題が発生する。特に、フラッシュメモリの場合には、高電圧を用いてセルを動作させているので、周辺回路領域のフィールド酸化膜の分離問題はさらに激しく、このような問題は結局フラッシュメモリの動作特性に悪影響を及ぼす。したがって、セルソース抵抗を減少させるためにトレンチプロファイルを用いたが、ＳＴＩ工程後、犠牲酸化膜工程においてトレンチプロファイルはすべて変性されている実状である。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、フラッシュメモリのＳＴＩ工程時にフィールド酸化膜の長さによるエッチング角度及び時間を調節してセル領域と周辺回路領域のトレンチ深さを異ならせて形成することが可能なフラッシュメモリの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明のフラッシュメモリ製造方法は、半導体基板上にパッド酸化膜及びパッド窒化膜を順次蒸着する段階と、素子分離膜の形成のためのマスクを用いてパッド窒化膜、パッド酸化膜及び基板をエッチングしてトレンチを形成する際、トレンチの幅によるエッチング角度及びエッチングターゲットを調節して、セル領域と周辺回路領域に対してそれぞれ異なる深さを有するトレンチを形成するが、前記周辺回路領域のトレンチを前記セル領域のトレンチよりもさらに深く形成する段階と、全体構造の上部面にトレンチ絶縁膜を蒸着してトレンチ内を埋め込む段階と、トレンチ絶縁膜に対する平坦化工程及びストリップ工程を行って、上部構造が突出形状を有するトレンチ絶縁膜を形成する段階と、イオン注入工程によってウェル領域を形成する段階と、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートを形成する段階とを備えることが好ましい。
【０００９】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は、当技術分野で通常の知識を有する者が本発明を十分理解し得るように提供されるもので、いろいろの形に変形することができ、本発明の範囲を限定するものではない。
【００１０】
図３乃至図５は本発明の好適な実施例に係るフラッシュメモリの製造方法を説明するために示した断面図である。ここで、図３（ａ）乃至図３（ｃ）はセル領域と周辺回路領域全てに対して図示した断面図であり、図４及び図５はセル領域のみを図示した断面図である。図３（ａ）乃至図３（ｃ）において、Ａはセル領域をＢは周辺回路領域を示す。
【００１１】
図３（ａ）を参照すると、半導体基板４０２上に半導体基板の上部表面の結晶欠陥抑制または表面処理のためにパッド酸化膜４０４を形成する。パッド酸化膜４０４は乾式または湿式酸化方式で形成し、７００℃以上、且つ１０００℃以下の温度範囲で１００Å以上、且つ３００Å以下程度の厚さに形成することが好ましい。次に、パッド酸化膜４０４上にパッド窒化膜４０６を蒸着する。パッド窒化膜４０６はＬＰ−ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成し、後続の工程によって形成されるトレンチ絶縁膜４１２の突出部が十分高く突出できる程度の厚さ、たとえば２０００Å以上、且つ４０００Å以下程度の厚さに形成することが好ましい。
【００１２】
図３（ｂ）を参照すると、パッド窒化膜４０６を形成した後、素子分離膜の形成のためのパターニングによって半導体基板４０２内にトレンチ４０８及び４１０を形成して素子分離領域と活性領域を定義する。すなわち、素子分離領域を定義するフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをエッチングマスクとしてパッド窒化膜４０６、パッド酸化膜４０４及び半導体基板４０２をエッチングしてトレンチ４０８及び４１０を形成する。この際、セル領域Ａと周辺回路領域Ｂはエッチング角度θ１及びエッチングターゲットを調節してセル領域Ａと周辺回路領域Ｂのトレンチの深さｄ１、ｄ２を異なるように形成するが、セル領域Ａに形成されたトレンチが図３（ｂ）の４０８で示され、周辺回路領域Ｂに形成されたトレンチが図３（ｂ）の４１０で示される。すなわち、図３（ｂ）に示すように、セル領域Ａには抵抗を減らすためにトレンチ４０８の深さｄ１を浅く形成し、周辺回路領域Ｂにはトレンチ４１０の深さｄ２を深く形成する。このとき、セル領域Ａのトレンチ４０８は下部へ行くほど幅が狭くなる形状を有し、周辺回路領域Ｂのトレンチ４１０はセル領域Ａに形成されたトレンチ４０８と同じ深さまではセル領域Ａのトレンチ４０８と同じプロファイルを有してその以下の深さにおいてはセル領域Ａのトレンチ傾斜の傾きθ１よりも大きな角度θ２に形成されるようにすることが望ましい。エッチング角度θ１を調節してセル領域Ａのトレンチ４０８の深さｄ１を変化させる方法を以下の表１を参照して説明する。
【００１３】
【表１】
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【００１４】
上記表１を参照すると、エッチング角度θ１に応じて、エッチングされる深さｄ１が変化するが、これはトレンチ領域に形成されるフィールド酸化膜の長さ、即ちトレンチの幅Ｌ１によっても変化する。すなわち、エッチングの際に、トレンチ領域に形成されるフィールド酸化膜の長さによるエッチング角度θ１を調節することにより、セルに形成されるトレンチの深さｄ１を調節することができる。この際、セル領域Ａよりは周辺回路領域Ｂが大きいフィールド酸化膜の長さを有するため、エッチング角度θ１が同一であるとしても、周辺回路領域Ｂに形成されるトレンチ４１０の深さｄ２がより深くなり、結局エッチングの際に周辺回路領域Ｂのエッチング深さをターゲットとしてエッチングする。エッチング角度θ１は５０°以上、且つ７０°以下が好ましく、トレンチ領域に形成されるフィールド酸化膜の長さ、すなわちトレンチの幅Ｌ１、Ｌ２は０．１μｍ以上、且つ０．６μｍ以下であることが好ましい。
【００１５】
次いで、トレンチ側壁のエッチング損傷を補償するためにトレンチの内壁に犠牲酸化膜を形成する。前記犠牲酸化膜は、乾式または湿式酸化方式で形成し、７００℃以上、且つ１０００℃以下程度の温度範囲で２００Å以上、且つ４００Å以下程度の厚さに形成することが好ましい。その後、犠牲酸化膜をエッチング液で除去した後、トレンチエッチングによる損傷を除去するための側壁酸化を行ってトレンチ内に側壁酸化膜（図示せず）を形成する。側壁酸化膜は、湿式酸化方式を用いて８００℃以上、且つ１０００℃以下程度の温度範囲で３００Å以上、且つ６００Å以下程度の厚さに形成することが好ましく、フィールド酸化膜とのオーバーラップが４０％〜７０％程度となるように形成することが好ましい。
【００１６】
全体構造上にライナー（ｌｉｎｅｒ）（図示せず）を形成する。ライナーは、後続の工程で形成されるトレンチ絶縁膜４１２との接着を強化し、後続のエッチング工程によってトレンチ絶縁膜４１２と半導体基板との間が凹んでしまうモウト現象を防止し、漏洩電流を防止する役割を果たす。ライナーは、高温酸化膜（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅ，ＨＴＯ）を用い、高温で緻密化工程によって形成することが好ましい。例えば、ＳｉＨ２Ｃｌ２（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ，ＤＣＳ）と酸素を反応させて５０Å以上、且つ３００Å以下程度の厚さに形成することが好ましく、９００℃〜１１００℃の温度範囲でＮ２を用いて熱処理した後、２０分〜３０分間の緻密化工程をさらに含んで形成することができる。また、ライナーは酸化膜の代りに窒化膜を用いて形成することもできる。
【００１７】
次に、全体構造の上部面にトレンチ絶縁膜４１２を蒸着してトレンチ４０８及び４１０を埋め込む。この際、トレンチ絶縁膜４１２は、トレンチ内を十分埋め込みながらパッド窒化膜４０６の上部表面上まで十分蒸着される程度の厚さ、例えば４０００Å以上、且つ８０００Å以下程度の厚さに蒸着する。トレンチ絶縁膜４１２はＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）酸化膜で形成することが好ましく、トレンチ４０８及び４１０内にボイド（ｖｏｉｄ）などが形成されないように埋め込む。ところで、このようなライナー形成、熱処理及びトレンチ絶縁膜４１２蒸着の順序の代りにライナー形成、トレンチ絶縁膜４１２の蒸着及び熱処理の順序で工程を行うこともできる。
【００１８】
トレンチを埋め込んでから、全体構造上にパッド窒化膜４０６をエッチングバリア層（Ｓｔｏｐ　ｂａｒｒｉｅｒ）として平坦化工程（ＣＭＰ；Ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ）を行ってトレンチ絶縁膜４１２を研磨し、洗浄工程を行う。洗浄工程は、平坦化工程以後にパッド窒化膜上に残存する可能性のあるトレンチ絶縁膜４１２の残留物（ｒｅｓｉｄｕｅ）を除去するためであるが、パッド窒化膜４０６がオーバーエッチングされないように実施される。また、トレンチ絶縁膜４１２の高さが減少することを最大限抑制することが好ましい。
【００１９】
その次、Ｈ３ＰＯ４（燐酸）溶液を用いたストリップ（ｓｔｒｉｐ）工程を行ってパッド窒化膜４０６を除去することにより、図３（ｃ）に示すように上部構造が突出形状を有するトレンチ絶縁膜４１２、すなわちフィールド酸化膜が形成される。この際、トレンチ絶縁膜４１２の突出部は半導体基板の表面から１００Å〜１０００Åの厚さを持つことができるように実施することが好ましい。以下ではセル領域Ａを中心として説明する。
【００２０】
全体構造上にＨＦまたはＢＯＥ（Ｂｕｆｆｅｒ　Ｏｘｉｄｅ　Ｅｔｃｈａｎｔ）を用いた洗浄工程を行うことにより、トレンチ絶縁膜４１２の突出部が所定の幅にエッチングされる。この際、洗浄工程の時間を調節してフィールド酸化膜とのオーバーラップが３０％〜４０％となるように形成する。このような洗浄工程の自由度は、トレンチを形成するときの二重プロファイル形成に多くの影響を受け、後続のトンネル酸化膜工程時にトンネル酸化膜が薄くなる現象とも密接な関連を有し、トランジスタの形成にも影響を及ぼす。
【００２１】
図３（ｄ）を参照すると、ウェルイオン注入工程及びしきい値電圧イオン注入工程（Ｖｔ　ａｄｊｕｓｔ　Ｉｍｐｌａｎｔａｔｉｏｎ）のために活性領域上にしきい値電圧スクリーン酸化工程（Ｖｔ　ｓｃｒｅｅｎ　ｏｘｉｄａｔｉｏｎ）を行うことにより、３０Å〜１００Åの厚さにスクリーン酸化膜４１４を形成する。次に、ウェルイオン注入工程を行って半導体基板４０２の活性領域にウェル領域（図示せず）を形成し、しきい値電圧イオン注入工程を行って不純物領域（図示せず）を形成する。
【００２２】
次いで、洗浄工程を行ってスクリーン酸化膜４１４を除去した後、スクリーン酸化膜４１４除去部位にトンネル酸化膜４１６を形成する。この際、トンネル酸化膜４１６の形成は、７５０℃〜８００℃の温度で湿式酸化方式を行って蒸着した後、半導体基板４０２との界面欠陥密度を最小化するために、９００℃〜９１０℃の温度でＮ２を用いて２０分〜３０分間熱処理することによりなされる。また、トンネル酸化膜４１６の厚さは縁部が中央部に比べて１．０５倍〜１．４倍程度大きくなるようにすることができ、このように厚さを調節するために洗浄工程を用いることができる。
【００２３】
図３（ｅ）を参照すると、全体構造上に第１ポリシリコン膜４１８を蒸着し、平坦化工程を行う。この際、第１ポリシリコン膜４１８はトレンチ絶縁膜４１２の上部表面より２００Å〜１０００Å程度の大きい厚さに蒸着することが好ましく、平坦化工程は、化学機械的研磨工程を用いてトレンチ絶縁膜４１２を基準としてフローティングゲートが完璧に分離できるようにしながら、第１ポリシリコン膜４１８の厚さが１０００Å〜１７００Å程度に均一に残存するように行うことが好ましい。
【００２４】
図３（ｆ）を参照すると、ＨＦまたはＢＯＥを用いた洗浄工程によって第１ポリシリコン膜４１８の間に突出したトレンチ絶縁膜４１２をエッチングし、第１ポリシリコン膜４１８及びトレンチ絶縁膜４１２の上部に誘電体膜４２０を形成する。誘電体膜４２０は酸化膜／窒化膜／酸化膜／窒化膜の構造、すなわちＯＮＯＮ（ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２／Ｓｉ３Ｎ４）構造で形成し、或いは酸化膜／窒化膜／酸化膜の構造、すなわちＯＮＯ（ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）構造で形成することが好ましく、それぞれ３５Å〜８０Åの厚さに形成することが好ましい。
【００２５】
次に、図５に示すように、コントロールゲートを形成するための第２ポリシリコン膜４２２及びシリサイド膜を形成し、ゲートパターニング工程を行う。この際、第２ポリシリコン膜４２２の蒸着はＬＰ−ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行うことができ、ドープされたポリシリコン（ｄｏｐｅｄｐｏｌｙ−ｓｉｌｉｃｏｎ）を５００Å〜２０００Åの厚さとして形成し、或いはドープされたポリシリコンを５００Å〜２０００Åの厚さとして、ドープされていないポリシリコン（ｕｎ−ｄｏｐｅｄｐｏｌｙ−ｓｉｌｉｃｏｎ）を５０Å〜２００Åの厚さにして行うことができる。
【００２６】
以後の工程は、通常のフラッシュメモリ素子の工程と同一に行う。
【００２７】
図６及び図７は本発明によってトレンチを形成した際のセル領域Ａ及び周辺回路領域Ｂのプロファイルを示す写真であって、エッチング角度を６０℃にしてエッチングターゲットを２５００Å程度にした時の結果である。図６を参照すると、セル領域Ａの場合は、トレンチ４０８が１７００Å程度の深さに形成され、図７を参照すると、周辺回路領域Ｂの場合は、トレンチ４１０が２５００Å程度の深さに形成された。また、周辺回路領域Ｂの場合には、最初はセル領域Ａと同一のプロファイルを維持していて、セル領域Ａのエッチングが止まる部分からさらに大きい勾配でエッチングされて一層深く形成できることが分かる。
【００２８】
【発明の効果】
以上述べたように、本発明に係るフラッシュメモリ製造方法は、フラッシュメモリのＳＴＩ工程時にエッチング角度及び時間を調節してセル領域と周辺回路領域のトレンチの深さを異にすることにより、セルソース抵抗を減少させてソース抵抗のために発生するバックバイアス効果を減らすことができ、セル電流を増加させて素子の読み出し速度を増加させることが出来るという効果がある。また、追加的なマスク及び追加的な工程なしでエッチング角度の調節によってソース抵抗を調節することができるので、様々な工程マージンの確保が可能であるという効果がある。
【００２９】
以上、本発明の好適な実施例によって詳細に説明したが、本発明は前記実施例に限定されるものではなく、本発明の技術的思想から外れない範囲内で、当分野で通常の知識を有する者によって様々な変形が可能である。
【図面の簡単な説明】
【図１】従来の技術によって砒素を用いてソース及びドレインに対するイオン注入を行った後のフラッシュメモリ素子の断面図である。
【図２】ソース抵抗が増加してドレイン電圧が低くなった結果を示すグラフ、及び砒素注入時に注入される角度による注入量の差異を説明するための図である。
【図３】本発明の好適な実施例に係るフラッシュメモリの製造方法を説明するために示す断面図である。
【図４】本発明の好適な実施例に係るフラッシュメモリの製造方法を説明するために示す断面図である。
【図５】本発明の好適な実施例に係るフラッシュメモリの製造方法を説明するために示す断面図である。
【図６】本発明によってトレンチを形成した際にセル領域のプロファイルを示す写真である。
【図７】本発明によってトレンチを形成した際に周辺回路領域のプロファイルを示す写真である。
【符号の説明】
４０２…半導体基板
４０４…パッド酸化膜
４０６…パッド窒化膜
４０８及び４１０…トレンチ
４１２…トレンチ絶縁膜
４１４…スクリーン酸化膜
４１６…トンネル酸化膜
４１８…第１ポリシリコン膜
４２０…誘電体膜
４２２…第２ポリシリコン膜
Ａ…セル領域
Ｂ…周辺回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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