(57)【要約】【課題】デジタル／アナログ変換器（ＤＡＣ）用のデジタルオーディオ信号（ＤＡＣ用信号）とＩＥＣ６０９５８準拠のデジタルオーディオ信号（ＩＥＣ用信号）のサンプリング周波数を独立に設定できる信号処理回路を提供する。【解決手段】制御手段４が、第１の制御信号生成回路７に供給する第１の動作速度制御信号ＳＣ１に基づいて、ＤＡＣ用信号生成回路１から出力されるＤＡＣ用信号のサンプリング周波数を制御し、また第２の制御信号生成回路８に供給する第２の動作速度制御信号ＳＣ２に基いて、ＩＥＣ用信号生成回路２から出力されるＩＥＣ用信号のサンプリング周波数を制御する。【選択図】　図１
2004056310.tif 000002
【特許請求の範囲】
【請求項１】
並列ディジタルオーディオデータが入力され、ディジタル／アナログ変換器（ＤＡＣ）用の第１の直列ディジタルオーディオデータをＤＡＣ用信号として出力するＤＡＣ用信号生成回路と、
前記並列ディジタルオーディオデータが入力され、ＩＥＣ６０９５８準拠のデジタルオーディオインターフェース用の第２の直列ディジタルオーディオデータをＩＥＣ用信号として出力するＩＥＣ用信号生成回路と、
前記ＤＡＣ用信号生成回路に対して第１の制御信号を供給する第１の制御信号生成回路と、
前記ＩＥＣ用信号生成回路に対して第２の制御信号を供給する第２の制御信号生成回路と、
前記第１の制御信号生成回路に供給する第１の動作速度制御信号に基づいて、前記ＤＡＣ用信号生成回路から出力される前記ＤＡＣ用信号のサンプリング周波数を制御し、前記第２の制御信号生成回路に供給する第２の動作速度制御信号に基いて、前記ＩＥＣ用信号生成回路から出力される前記ＩＥＣ用信号のサンプリング周波数を制御する制御手段とを備えたことを特徴とする信号処理回路。
【請求項２】
前記制御手段は、前記ＤＡＣ用信号のサンプリング周波数を前記ＩＥＣ用信号のサンプリング周波数の整数倍に設定可能であることを特徴とする請求項１記載の信号処理回路。
【請求項３】
前記制御手段は、前記ＩＥＣ用信号のサンプリング周波数を前記ＤＡＣ用信号のサンプリング周波数の整数倍に設定可能であることを特徴とする請求項１記載の信号処理回路。
【請求項４】
前記制御手段は、前記第１の制御信号生成回路に供給する第１の初期化制御信号に基づいて、前記ＤＡＣ用信号生成回路を初期化し、前記第２の制御信号生成回路に供給する第２の初期化制御信号に基づいて、前記ＩＥＣ用信号生成回路を初期化することを特徴とする請求項１から３のいずれか一項記載の信号処理回路。
【請求項５】
前記ＤＡＣ用信号生成回路および前記ＩＥＣ用信号生成回路は、入力される前記並列ディジタルオーディオデータを、それぞれの回路の動作タイミングに合わせて保持する機能を有することを特徴とする請求項４記載の信号処理回路。
【請求項６】
前記制御手段は、前記第１および第２の制御信号生成回路に共通に供給する同時初期化制御信号に基づいて、前記ＤＡＣ用信号生成回路および前記ＩＥＣ用信号生成回路を同時に初期化し、前記ＤＡＣ用信号と前記ＩＥＣ用信号の位相を合わせることを特徴とする請求項５記載の信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーディオディジタル／アナログ変換器（ＤＡＣ）用の信号生成回路（以下、ＤＡＣ用信号生成回路と称する）とディジタルオーディオインターフェース（ＩＥＣ６０９５８準拠）用の信号生成回路（以下、ＩＥＣ用信号生成回路と称する）の両方を有する信号処理回路に関し、特にＤＶＤプレーヤ、ディジタル放送のチューナ等の機器において、サンプリング周波数の切り替え機能を有する信号処理回路に関する。
【０００２】
【従来の技術】
近年のマルチメディア技術の進展により、ディジタル化された映像、音声やデータといった複数のメディアを統合的に扱ったＤＶＤプレーヤやディジタルＴＶ放送用チューナ等に代表される応用機器が普及し始めている。
【０００３】
このＤＶＤプレーヤやディジタルＴＶ用チューナ等の機器において、オーディオＤＡＣによって変換されたアナログオーディオ信号が出力され、またディジタルオーディオインターフェース（ＩＥＣ６０９５８準拠）により、周辺機器へディジタルのままオーディオ信号が伝達される。
【０００４】
以下、従来の信号処理回路とその動作について、図８、図９および図１０を用いて説明する。
【０００５】
図８は、従来の信号処理回路の構成を示すブロック図である。図８において、１はＤＡＣ用信号生成回路、２はＩＥＣ用信号生成回路、３は、ＤＡＣ用信号生成回路１またはＩＥＣ用信号生成回路２にオーディオデータを供給する第１のオーディオデータ供給手段、８４は、初期化制御信号ＩＮＩＴや、出力信号のサンプリング周波数を指示する動作速度制御信号ＳＣを出力して、ＤＡＣ用信号生成回路１やＩＥＣ用信号生成回路２を制御する制御手段、５は、ＩＥＣ信号とＤＡＣ用信号のサンプリング周波数が異なる時に、ＩＥＣ用信号生成回路２にオーディオデータを供給する第２のオーディオデータ供給手段、６はカウント信号を生成するカウンタ、８７は、カウンタ６からのカウント信号を受けて、ＤＡＣ用信号生成回路１に対する第１の制御信号を生成する第１の制御信号生成回路、８８は、カウンタ６からのカウント信号を受けて、ＩＥＣ用信号生成回路２に対する第２の制御信号を生成する第２の制御信号生成回路である。
【０００６】
ＤＡＣ用信号生成回路１は、データラッチ回路１１と、パラレル／シリアル変換回路１２と、出力クロック生成回路１３とで構成される。データラッチ回路１１は、第１のオーディオデータ供給手段から供給されるオーディオデータをＤＡＣ用信号生成回路１やＩＥＣ用信号処理回路２の処理タイミングに同期させる。パラレル／シリアル変換回路１２は、データラッチ回路１１から供給されるオーディオデータをＤＡＣ用の１ビットのシリアル信号に変換して、ＤＡＣ用信号として出力する。出力クロック生成回路１３は、パラレル／シリアル変換回路１２から出力されるＤＡＣ用シリアルデータと同時にＤＡＣに供給する左右指示信号やシリアルデータラッチ用のシリアルクロックを生成する。
【０００７】
ＩＥＣ用信号生成回路２は、ＩＥＣ用補助情報生成手段２１と、ＩＥＣ用パラレル／シリアル変換回路２２と、ＩＥＣ用バイフェーズ変換／ヘッダ付加回路２３とで構成される。ＩＥＣ用補助情報生成手段２１は、ＩＥＣ６０９５８規格のバリディティフラグ、ユーザビット、チャンネルステータス等の補助情報を生成する。ＩＥＣ用パラレル／シリアル変換回路２２は、データラッチ回路１１からの信号または第２のオーディオデータ供給手段５からの信号に、ＩＥＣ用補助情報生成手段２１からの補助情報を付加して、パラレル／シリアル変換を行う。ＩＥＣ用バイフェーズ変調／ヘッダ付加回路２３は、ＩＥＣ用パラレル／シリアル変換回路２２からの出力信号をバイフェーズ変調し、ＩＥＣ６０９５８規格のプリアンブルと呼ばれるヘッダを付加して、ＩＥＣ用信号として出力する。
【０００８】
図９は、ＤＡＣ用信号とＩＥＣ用信号の両方のサンプリング周波数が変化した場合の各部信号のタイミングチャートである。図９において、Ｓ９１は第１のオーディオデータ供給手段３から供給されるオーディオデータ、Ｓ９２は制御手段８４が認識しているオーディオデータ、Ｓ９３は制御手段８４から出力される初期化制御信号（図８のＩＮＩＴ）、Ｓ９４はＤＡＣ用信号生成回路１から出力されるＤＡＣ用信号、Ｓ９５はＩＥＣ用信号生成回路２から出力されるＩＥＣ用信号、Ｓ９６はＩＥＣ用信号Ｓ９５を受けた周辺機器であるＩＥＣ用レシーバ（不図示）が出力する音声信号である。
【０００９】
図９において、期間Ｔ１では、第１のオーディオデータ供給手段３から供給されるオーディオデータＳ９１のサンプリング周波数はｆｓＡであり、期間Ｔ２以降ｆｓＢに変化する。オーディオデータＳ９１のサンプリング周波数の変化により、制御手段８４が認識しているオーディオデータＳ９２のサンプリング周波数は、期間Ｔ２だけ遅れて期間Ｔ３以降ｆｓＢに変化する。
【００１０】
制御手段８４は、サンプリング周波数の変化に応じてクロックを供給する位相同期ループ回路（ＰＬＬ）の発振周波数の変更を行い、ＰＬＬの発振周波数が安定するのを待つ。ＰＬＬの発振周波数が安定した後、制御手段８４は、カウンタ６、第１の制御信号生成回路８７、第２の制御信号生成回路８８に初期化制御信号Ｓ９３を送信し、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２を初期化する。
【００１１】
この結果、期間Ｔ４以降、ＤＡＣ用信号Ｓ９４とＩＥＣ用信号Ｓ９５は共にサンプリング周波数がｆｓＢで出力されるが、ＩＥＣ用信号Ｓ９５を受けた周辺機器であるＩＥＣ用レシーバは、サンプリング周波数の変化を検知し、レシーバの出力用クロックの切り替えによる遅延で、期間Ｔ５から音声信号Ｓ９６を出力する。
【００１２】
図１０は、ＤＡＣ用信号のみサンプリング周波数が変化した場合の各部信号のタイミングチャートである。図１０において、Ｓ１０１は第１のオーディオデータ供給手段３から供給されるオーディオデータ、Ｓ１０２は制御手段８４が認識しているオーディオデータ、Ｓ１０３は制御手段８４から出力される初期化制御信号（図８のＩＮＩＴ）、Ｓ１０４はＤＡＣ用信号生成回路１から出力されるＤＡＣ用信号、Ｓ１０５はＩＥＣ用信号生成回路２から出力されるＩＥＣ用信号、Ｓ１０６はＩＥＣ用信号Ｓ１０５を受けた周辺機器であるＩＥＣ用レシーバ（不図示）が出力する音声信号である。
【００１３】
図１０において、期間Ｔ１では、第１のオーディオデータ供給手段３から供給されるオーディオデータＳ１０１のサンプリング周波数はｆｓＡであり、期間Ｔ２以降ｆｓＢに変化する。オーディオデータＳ１０１のサンプリング周波数の変化により、制御手段８４が認識しているオーディオデータＳ１０２のサンプリング周波数は、期間Ｔ２だけ遅れて期間Ｔ３以降ｆｓＢに変化する。
【００１４】
制御手段８４は、サンプリング周波数の変化に応じてクロックを供給する位相同期ループ回路（ＰＬＬ）の発振周波数の変更を行い、ＰＬＬの発振周波数が安定するのを待つ。ＰＬＬの発振周波数が安定した後、制御手段８４は、カウンタ６、第１の制御信号生成回路８７、第２の制御信号生成回路８８に初期化制御信号Ｓ１０３を送信し、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２を初期化する。
【００１５】
この結果、期間Ｔ４以降、ＤＡＣ用信号Ｓ１０４はサンプリング周波数がｆｓＢで出力され、ＩＥＣ用信号Ｓ１０５はサンプリング周波数がｆｓＡのままで出力される。ＩＥＣ用信号Ｓ１０５を受けた周辺機器であるＩＥＣ用レシーバは、ロック待ちによる遅延で、期間Ｔ５から音声信号Ｓ１０６を出力する。
【００１６】
【発明が解決しようとする課題】
近年、オーディオは高音質の追求に伴い、可聴帯域よりも高い周波数帯域の再生が求められており、サンプリング周波数の高速化に対応したアプリケーションが提案されてきている。
【００１７】
高速のサンプリング周波数を有するオーディオデータ（以降、ハイサンプリングデータと呼ぶ）の再生時に、アナログオーディオ信号は、オーディオＤＡＣが対応していれば出力することが可能であるが、ディジタルオーディオインターフェース（ＩＥＣ６０９５８準拠）によるＩＥＣ用信号は、現在のところ存在する周辺機器がハイサンプリングデータに未対応のものが多いことや、高音質ソースの著作権保護のために、ＩＥＣ用信号のみ、ソースの１／２や１／４等にサンプリング周波数を変換して出力することが求められている。
【００１８】
ところが、従来の信号処理回路では、ＤＡＣ用信号生成回路とＩＥＣ用信号生成回路において、サンプリング周波数の設定が共通で、独立した設定を行うことができないため、ＩＥＣ用信号のみ、ＤＡＣ用信号のサンプリング周波数の１／２や１／４等に変換して出力することはできなかった。
【００１９】
そのため、ハイサンプリング時に、ハイサンプリングデータに対応していない周辺機器での音声出力や録音は不可能であり、周辺機器がハイサンプリングデータに対応している場合は、ソースのオリジナルデータがそのままオーディオデジタルデータとして出力されるため、著作権保護には適さないという問題を有していた。
【００２０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＤＡＣ用信号とＩＥＣ用信号のサンプリング周波数を独立に設定できる信号処理回路を提供することにある。
【００２１】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る信号処理回路は、並列ディジタルオーディオデータが入力され、ディジタル／アナログ変換器（ＤＡＣ）用の第１の直列ディジタルオーディオデータをＤＡＣ用信号として出力するＤＡＣ用信号生成回路と、並列ディジタルオーディオデータが入力され、ＩＥＣ６０９５８準拠のデジタルオーディオインターフェース用の第２の直列ディジタルオーディオデータをＩＥＣ用信号として出力するＩＥＣ用信号生成回路と、ＤＡＣ用信号生成回路に対して第１の制御信号を供給する第１の制御信号生成回路と、ＩＥＣ用信号生成回路に対して第２の制御信号を供給する第２の制御信号生成回路と、第１の制御信号生成回路に供給する第１の動作速度制御信号（ＳＣ１）に基づいて、ＤＡＣ用信号生成回路から出力されるＤＡＣ用信号のサンプリング周波数を制御し、第２の制御信号生成回路に供給する第２の動作速度制御信号（ＳＣ２）に基いて、ＩＥＣ用信号生成回路から出力されるＩＥＣ用信号のサンプリング周波数を制御する制御手段とを備えたことを特徴とする。
【００２２】
この構成によれば、ＤＡＣ用信号とＩＥＣ用信号のサンプリング周波数を独立に設定することができる。
【００２３】
本発明に係る信号処理回路において、制御手段は、ＤＡＣ用信号のサンプリング周波数をＩＥＣ用信号のサンプリング周波数の整数倍に設定可能であることを特徴とする。
【００２４】
この構成によれば、ＤＡＣ用信号がハイサンプリングデータである場合に、ＤＡＣ用信号のサンプリング周波数の１／２や１／４等となる一般的なサンプリング周波数に変換したオーディオデータをＩＥＣ用信号として出力する機能を有するので、ハイサンプリングデータに対応していない周辺機器での音声出力や録音が可能になるという利便性を提供することができる。また、ソースがハイサンプリングデータの場合は、ＩＥＣ用信号のサンプリング周波数をソースのオリジナルデータとは異なる周波数に変換することにより、著作権保護に適した信号処理回路を実現することができる。
【００２５】
また、本発明に係る信号処理回路において、制御手段は、ＩＥＣ用信号のサンプリング周波数をＤＡＣ用信号のサンプリング周波数の整数倍に設定可能であることを特徴とする。
【００２６】
この構成によれば、ＩＥＣ用信号がハイサンプリングデータである場合に、ＩＥＣ用信号のサンプリング周波数の１／２や１／４等となる一般的なサンプリング周波数に変換したオーディオデータをＤＡＣ用信号として出力する機能を有するので、本発明の信号処理回路を搭載するＤＶＤプレーヤやデジタルＴＶ用チューナにおいて、ハイサンプリングに対応していない廉価なＤＡＣの選択が可能になり、上記機器の開発でのコストダウンを達成できる。
【００２７】
また、本発明に係る信号処理回路において、制御手段は、第１の制御信号生成回路に供給する第１の初期化制御信号（ＩＮＩＴ１）に基づいて、ＤＡＣ用信号生成回路を初期化し、第２の制御信号生成回路に供給する第２の初期化制御信号（ＩＮＩＴ２）に基づいて、ＩＥＣ用信号生成回路を初期化することを特徴とする。
【００２８】
この構成によれば、ＤＡＣ用信号生成回路の初期化とＩＥＣ用信号生成回路の初期化を独立に行うことができる。これにより、ＤＡＣ用信号のサンプリング周波数とＩＥＣ用信号のサンプリング周波数の一方のみが変化し、他方は変化しない場合でも、サンプリング周波数が変化した方の信号生成回路のみを初期化し、変化しない方の信号の連続性を保つことができるので、ＩＥＣ信号が入力される周辺機器において、音声途切れ等がない再生が可能になるという利便性を提供することができる。
【００２９】
また、本発明に係る信号処理回路において、ＤＡＣ用信号生成回路およびＩＥＣ用信号生成回路は、入力される並列ディジタルオーディオデータを、それぞれの回路の動作タイミングに合わせて保持する機能を有することを特徴とする。
【００３０】
この構成によれば、ＤＡＣ用信号生成回路とＩＥＣ用信号生成回路の一方のみが初期化された場合に、ＤＡＣ用信号生成回路とＩＥＣ用信号生成回路が同一のオーディオデータを出力する際に相互の位相のずれがあっても、データの取り違えなく、ＤＡＣ用信号とＩＥＣ用信号の出力が可能になるという利便性を提供することができる。
【００３１】
また、本発明に係る信号処理回路において、制御手段は、第１および第２の制御信号生成回路に共通に供給する同時初期化制御信号（ＩＮＩＴ）に基づいて、ＤＡＣ用信号生成回路およびＩＥＣ用信号生成回路を同時に初期化し、ＤＡＣ用信号とＩＥＣ用信号の位相を合わせることを特徴とする。
【００３２】
この構成によれば、ＤＡＣ用信号とＩＥＣ用信号の出力タイミングを合わせることができる。これにより、サンプリング周波数が変化するＤＡＣ用信号生成回路とＩＥＣ用信号生成回路の両方の初期化が必要な場合、両回路の初期化が同一タイミングであることを保証できる同時初期化制御信号（ＩＮＩＴ）により、初期化指示設定タイミングの制約がなく、制御の簡素性を提供することができる。
【００３３】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら詳細に説明する。
【００３４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る信号処理回路の構成例を示すブロック図である。図６に示す従来例では、制御手段８４が第１の制御信号生成回路８７と第２の制御信号生成回路８８に共通の動作速度制御信号ＳＣを供給していた。これに対して、本実施形態では、制御手段４が、第１の制御信号生成回路７および第２の制御信号生成回路８にそれぞれ第１および第２の動作速度制御信号を供給する、という点が従来例と異なる。なお、図１において、図６に示す従来例と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。
【００３５】
図１において、ＳＣ１は、ＤＡＣ用信号のサンプリング周波数を指示する第１の動作速度制御信号、ＳＣ２は、ＩＥＣ用信号のサンプリング周波数を指示する第２の動作速度制御信号である。
【００３６】
ＤＡＣ用信号のサンプリング周波数のみを変更する場合は、第１の動作速度制御信号ＳＣ１により、第１の制御信号生成回路７を介して動作速度を制御することによって、ＩＥＣ用信号生成回路２の動作速度を変更することなく、ＤＡＣ用信号生成回路１の動作速度を変更することができる。
【００３７】
また、ＩＥＣ用信号のサンプリング周波数のみを変更する場合は、第２の動作速度制御信号ＳＣ２により、第２の制御信号生成回路８を介して動作速度を制御することによって、ＤＡＣ用信号生成回路１の動作速度を変更することなく、ＩＥＣ用信号生成回路２の動作速度を変更することができる。
【００３８】
（第２の実施形態）
第１の実施形態によって、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２のどちらか一方のみのサンプリング周波数を変更することができる。しかしながら、サンプリング周波数を変更した場合はその信号生成回路の初期化を行う必要があるが、第１の実施形態による信号処理回路では、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２に対する初期化制御信号ＩＮＩＴが共通であるため、どちらか一方のみのサンプリング周波数が変化した場合でも、初期化は両方の信号生成回路に対して行われてしまう。
【００３９】
そのため、例えば、ＤＡＣ用信号のサンプリング周波数のみが変化して、ＩＥＣ用信号のサンプリング周波数が変化しない場合に、ＩＥＣ用信号も、初期化によって不連続が発生して、ＩＥＣ用信号を受ける周辺機器でロックがはずれてしまい、ロックの復帰まで、周辺機器からの音声出力又は周辺機器での録音等において、音声が途切れてしまうという問題がある。
【００４０】
そこで、本発明の第２の実施形態では、ＤＡＣ用信号とＩＥＣ用信号のうち、一方のサンプリング周波数のみが変化し、他方のサンプリング周波数は変化しない場合でも、サンプリング周波数が変化した方の信号生成回路のみを初期化し、サンプリング周波数が変化しない方の信号の連続性を保つことにより、音声途切れ等がない再生を行うことが可能な信号処理回路を実現する。
【００４１】
図２は、本発明の第２の実施形態に係る信号処理回路の構成例を示すブロック図である。図１に示す第１の実施形態では、制御手段４が、１つの初期化制御信号ＩＮＩＴをカウンタ回路６、第１の制御信号生成回路７、第２の制御信号生成回路８に供給していた。これに対して、本実施形態では、図２に示すように、制御手段４’が、同時に初期化を行うための同時初期化制御信号ＩＮＩＴをカウンタ回路６、第１の制御信号生成回路７’、第２の制御信号生成回路８’に供給すると共に、第１の制御信号生成回路７’および第２の制御信号生成回路８’にそれぞれ第１および第２の初期化制御信号を供給する、という点が従来例と異なる。なお、図２において、第１の実施形態と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。
【００４２】
図２において、ＩＮＩＴ１は、ＤＡＣ用信号生成回路１に対してのみ初期化を行うための第１の初期化制御信号、ＩＮＩＴ２は、ＩＥＣ用信号生成回路２に対してのみ初期化を行うための第２の初期化制御信号である。
【００４３】
ＤＡＣ用信号作成回路１のみの初期化を行う場合は、第１の初期化制御信号ＩＮＩＴ１に基いて初期化を行うことによって、ＩＥＣ用信号生成回路２を初期化することなく、ＤＡＣ用信号生成回路１を初期化することができる。
【００４４】
また、ＩＥＣ用信号作成回路２のみの初期化を行う場合は、第２の初期化制御信号ＩＮＩＴ２に基いて初期化を行うことによって、ＤＡＣ用信号生成回路１を初期化することなく、ＩＥＣ用信号生成回路２を初期化することができる。
【００４５】
次に、ＤＡＣ用信号のみサンプリング周波数が変化し、ＤＡＣ用信号生成回路１を初期化する場合について、図３を参照して説明する。
【００４６】
図３は、本実施形態においてＤＡＣ用信号のみサンプリング周波数が変化した場合の各部信号のタイミングチャートである。図３において、Ｓ３１は第１のオーディオデータ供給手段３から供給されるオーディオデータ、Ｓ３２は制御手段４’が認識しているオーディオデータ、Ｓ３３は制御手段４’から出力される第１の初期化制御信号（図２のＩＮＩＴ１）、Ｓ３４はＤＡＣ用信号生成回路１から出力されるＤＡＣ用信号、Ｓ３５はＩＥＣ用信号生成回路２から出力されるＩＥＣ用信号、Ｓ３６はＩＥＣ用信号Ｓ３５を受けた周辺機器であるＩＥＣ用レシーバ（不図示）が出力する音声信号である。
【００４７】
図３において、期間Ｔ１では、第１のオーディオデータ供給手段３から供給されるオーディオデータＳ３１のサンプリング周波数はｆｓＡであり、期間Ｔ２以降ｆｓＢに変化する。オーディオデータＳ３１のサンプリング周波数変化により、制御手段４’が認識しているオーディオデータＳ３２のサンプリング周波数は、期間Ｔ２だけ遅れて期間Ｔ３以降ｆｓＢに変化する。
【００４８】
制御手段４’は、サンプリング周波数の変化に応じてクロックを供給する位相同期ループ回路（ＰＬＬ）の発振周波数の変更を行い、ＰＬＬの発振周波数が安定するのを待つ。ＰＬＬの発振周波数が安定した後、制御手段４’は、第１の制御信号生成回路７’に第１の初期化制御信号Ｓ３３を送信し、ＤＡＣ用信号生成回路１のみを初期化する。
【００４９】
この結果、期間Ｔ４以降、ＤＡＣ用信号Ｓ３４はサンプリング周波数がｆｓＢで出力され、ＩＥＣ用信号Ｓ３５はサンプリング周波数がｆｓＡのままで出力される。ＩＥＣ用信号Ｓ３５を受けた周辺機器であるＩＥＣ用レシーバは、レシーバの出力用クロックの切り替えによる遅延が発生せず、期間Ｔ４から音声信号Ｓ３６を出力することができる。
【００５０】
（第３の実施形態）
第２の実施形態によって、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２のどちらか一方のみの初期化を行うことができる。しかしながら、初期化を行った場合は、初期化された信号生成回路では、初期化されていない信号生成回路や入力データに対して位相が異なってしまい、入力データを取り違えるという問題がある。
【００５１】
本発明の第３の実施形態では、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２のどちらか一方のみの初期化を行った場合でも、入力データをそれぞれの位相に合わせて再度ラッチすることにより、入力データを取り違えることがない信号処理回路を実現する。
【００５２】
図４は、本発明の第３の実施形態に係る信号処理回路の構成例を示すブロック図である。本実施形態が第２の実施形態と異なるのは、ＤＡＣ用信号生成回路１およびＩＥＣ用信号生成回路２に含まれるラッチ構成にある。なお、図４において、図２に示す第２の実施形態と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。
【００５３】
第２の実施形態による信号処理回路では、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路のいずれかを初期化した場合、ＤＡＣ用信号とＩＥＣ用信号の相対的な位相にずれが生じる。
【００５４】
図５は、第２の実施形態におけるＤＡＣ用信号生成回路１のみを初期化した場合の各部信号のタイミングチャートである。図５において、ＡＤはＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２の両方に入力される３２ビット並列のオーディオデータ、ＣＤおよびＣＩは、それぞれ、ＤＡＣ用信号生成回路１およびＩＥＣ用信号生成回路２において３２ビット並列のオーディオデータＡＤを１ビット直列のオーディオデータに変換する際などに使用される第１および第２の内部カウンタ（不図示）の出力信号である第１および第２のカウント値である。ＲＤおよびＲＩは、それぞれ、ＤＡＣ用信号生成回路１およびＩＥＣ用信号生成回路２における第１および第２の内部カウンタに対する第１および第２の初期化制御信号で、図４に示す第１の初期化制御信号ＩＮＩＴ１および第２の初期化制御信号ＩＮＩＴ２と等価である。
【００５５】
図５において、期間Ｔ１０では、第１および第２の内部カウンタからそれぞれ出力される第１のカウント値ＣＤと第２のカウント値ＣＩは同じであるが、時点ｔ１０で、第１の初期化制御信号ＲＤのみアクティブとなるため、期間Ｔ１１では、第１のカウント値ＣＤは０に初期化され、第２のカウント値ＣＩは継続してカウントアップするため、両者の値にずれが生じている。そのため、オーディオデータＡＤを直列に変換した値が異なってしまう。初期化が完了した次のデータＤｎ＋１を見ると、第２のカウント値ＣＩが０から３１までの期間（Ｔ１０＋Ｔ１１）ではＤｎ＋１が保持されているため、直列への変換は正しく行われるが、第１のカウント値ＣＤは第２のカウント値ＣＩに比べて３遅くカウントアップしているため、２８までカウントすると、オーディオデータＡＤはＤｎ＋２に変化してしまい、正しい値を取得できないことになる。
【００５６】
図６は、本実施形態においてＤＡＣ用信号生成回路１のみを初期化した場合の各部信号のタイミングチャートである。なお、図６において、図５に示す第２の実施形態と同じ信号名については、同一の記号を付している。
【００５７】
図６において、ＡＤＤおよびＡＤＩは、それぞれ、ＤＡＣ用信号生成回路１およびＩＥＣ用信号生成回路２に入力されるオーディオデータＡＤを、第１のカウント値ＣＤおよび第２のカウント値ＣＩの位相に合わせてラッチし直した第１および第２のオーディオデータである。
【００５８】
入力オーディオデータＡＤにおいて期間Ｔ２０、Ｔ２１、Ｔ２２の間保持されているデータＤｎは、第１のオーディオデータＡＤＤでは期間Ｔ２２、Ｔ２３、Ｔ２４の間に、第２のオーディオデータＡＤＩでは期間Ｔ２１、Ｔ２２、Ｔ２３の間に、再度ラッチされるので、それぞれの内部カウンタから出力される第１のカウント値ＣＤおよび第２のカウント値と同位相となり、第１のオーディオデータＡＤＤおよび第２のオーディオデータＡＤＩを直列に変換しても、出力するタイミングは変化するが、データ値が異なることはない。このように、信号生成回路の一方にのみ初期化を行っても、カウント値とラッチしたデータとが同位相で動作するため、正しいデータ出力を保証することができる。
【００５９】
（第４の実施形態）
第３の実施形態によって、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２のどちらか一方のみの初期化を行った場合に、入力データを取り違えるという問題は解決することができる。しかしながら、第１の初期化制御信号ＩＮＩＴ１と第２の初期化制御信号ＩＮＩＴ２が、それぞれ、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路に対して独立であるため、ＤＡＣ用信号とＩＥＣ用信号の位相が異なってしまうと、合わせることができないという問題がある。
【００６０】
本発明の第４の実施形態では、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２のどちらか一方のみの初期化を行った場合でも、入力データをそれぞれの位相に合わせて再度ラッチすることにより、入力データを取り違えることがない信号処理回路を実現する。
【００６１】
なお、本実施形態による信号処理回路の構成は、図４に示す第３の実施形態の構成と同じであるが、制御手段４’による動作速度制御および初期化制御方法が異なる。これは、ＤＡＣ用信号とＩＥＣ用信号の両方のサンプリング周波数を変更する場合は、第１の動作速度制御信号ＳＣ１と第２の動作速度制御信号ＳＣ２を変更し、ＰＬＬの安定後に、同時初期化制御信号ＩＮＩＴによって同時に、ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路の両方を初期化することにより実現できる。
【００６２】
ＤＡＣ用信号生成回路１とＩＥＣ用信号生成回路２のいずれかを初期化した場合、ＤＡＣ用信号生成回路１の第１のカウント値ＣＤとＩＥＣ用信号生成回路２の第２のカウント値の位相がずれた場合でも、その両方を同一タイミングで初期化することにより、第１のカウント値ＣＤと第２のカウント値ＣＩ、また第１のオーディオデータＡＤＤと第２のオーディオデータＡＤＩの相対的な位相を合わせることができる。
【００６３】
図７は、本実施形態においてＤＡＣ用信号生成回路１のみを初期化した場合の各部信号のタイミングチャートである。なお、図７において、図６に示す第３の実施形態と同じ信号名については、同一の記号を付している。
【００６４】
図７において、ＲＣは同時初期化制御信号（図４のＩＮＩＴ）である。期間Ｔ３０、Ｔ３１、Ｔ３２の間は、第１のカウント値ＣＤと第２のカウント値ＣＩ、また第１のオーディオデータＡＤＤと第２のオーディオデータＡＤＩの相対的な位相がずれているが、時点ｔ３０で、同時初期化制御信号ＲＣにより初期化を行ったため、期間Ｔ３３では、第１のカウント値ＣＤと第２のカウント値ＣＩ、また第１のオーディオデータＡＤＤと第２のオーディオデータＡＤＩの相対的な位相が合っている。これにより、ＤＡＣ用信号とＩＥＣ用信号の出力タイミングを合わせることができる。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、ＤＡＣ用信号とＩＥＣ信号のサンプリング周波数を独立に設定できる信号処理回路を実現することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る信号処理回路の構成例を示すブロック図
【図２】本発明の第２の実施形態に係る信号処理回路の構成例を示すブロック図
【図３】第２の実施形態においてＤＡＣ用信号のみサンプリング周波数が変化した場合の各部信号のタイミングチャート
【図４】本発明の第３の実施形態に係る信号処理回路の構成例を示すブロック図
【図５】第２の実施形態においてＤＡＣ用信号生成回路のみを初期化した場合の各部信号のタイミングチャート
【図６】第３の実施形態においてＤＡＣ用信号生成回路のみを初期化した場合の各部信号のタイミングチャート
【図７】本発明の第４の実施形態に係る信号処理回路においてＤＡＣ用信号生成回路とＩＥＣ用信号生成回路を同時に初期化した場合の各部信号のタイミングチャート
【図８】従来の信号処理回路の構成例を示すブロック図
【図９】従来の信号処理回路においてＤＡＣ用信号とＩＥＣ信号の両方のサンプリング周波数が変化した場合の各部信号のタイミングチャート
【図１０】従来の信号処理回路においてＤＡＣ用信号のみサンプリング周波数が変化した場合の各部信号のタイミングチャート
【符号の説明】
１　ＤＡＣ用信号生成回路
１１　データラッチ回路
１２　パラレル／シリアル変換回路
１３　出力クロック生成回路
２　ＩＥＣ用信号生成回路
２１　ＩＥＣ用補助情報生成手段
２２　ＩＥＣ用パラレル／シリアル変換回路
２３　ＩＥＣ用バイフェーズ変換／ヘッダ付加回路
３　第１のオーディオデータ供給手段
４、４’　制御手段
５　第２のオーディオデータ供給手段
６　カウンタ
７、７’　第１の制御信号生成回路
８、８’　第２の制御信号生成回路
ＩＮＩＴ１　第１の初期化制御信号
ＩＮＩＴ２　第２の初期化制御信号
ＩＮＩＴ　同時初期化制御信号
ＳＣ１　第１の動作速度制御信号
ＳＣ２　第２の動作速度制御信号
【図１】
2004056310.tif 000003
【図２】
2004056310.tif 000004
【図３】
2004056310.tif 000005
【図４】
2004056310.tif 000006
【図５】
2004056310.tif 000007
【図６】
2004056310.tif 000008
【図７】
2004056310.tif 000009
【図８】
2004056310.tif 000010
【図９】
2004056310.tif 000011
【図１０】
2004056310.tif 000012