(57)【要約】【課題】ヒューズ切断前に、ヒューズ切断の有無によって選択できる複数の遅延経路のいずれが最適かを選択でき、クロックスキューを調整可能な半導体集積回路を提供する。【解決手段】クロック信号をそれぞれ異なる遅延量で出力する複数の遅延経路と、第２のセレクタ１０４の出力に応じて前記複数の遅延経路の一つを選択し、選択された遅延経路を経たクロック信号を出力する第１のセレクタ１０３と、テストモード信号１１２によって切り換えられ、テストモード時には外部から入力されたテスト遅延選択信号１１１を出力し、通常動作時には内蔵するヒューズ１０１の切断の有無に応じて、第１のセレクタ１０３において複数の遅延経路のいずれかを選択する第２のセレクタ１０４とを備えた。【選択図】      図１
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【特許請求の範囲】
【請求項１】
クロック信号に同期してデータの受渡しをする回路を少なくとも一つ以上含む半導体集積回路において、
回路に供給するクロック信号をそれぞれ異なる遅延量を持って出力せしめる複数の遅延経路と、
内蔵する第１のヒューズの切断の有無に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめる第１のセレクタとを備え、
前記第１のヒューズの切断の有無によってクロックの遅延値を変更することにより、複数の回路の間のゲート遅延のばらつきに起因するクロック信号のスキューが最小になるように調整することが可能である、
ことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記第１のセレクタは、
後述する第２のセレクタの出力に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめ、
テストモード信号によってテストモードと通常動作モードとに切り換えられ、テストモード時には、外部から入力されるテスト遅延選択信号を前記第１のセレクタに入力し、非テストモード時には、内蔵する第１のヒューズの切断の有無に応じて、前記第１のセレクタをして前記複数の遅延経路のいずれを選択せしめる第２のセレクタを備え、
該第２のセレクタは、テストモード時には、前記第１のヒューズの切断の有無に関係なく、前記第１のヒューズの切断前に前記複数の遅延経路のいずれが最適であるか検査することが可能である、
ことを特徴とする半導体集積回路。
【請求項３】
請求項１または２記載の半導体集積回路において、
前記クロック信号に、第２のヒューズを介して容量素子を接続することにより、該第２のヒューズの切断の有無によって該クロック信号の配線容量の変更を可能とした、
ことを特徴とする半導体集積回路。
【請求項４】
請求項１ないし３記載の半導体集積回路において、
前記クロック信号の配線部分の一部にバイパス配線を設けておき、前記バイパス配線と本配線との間を第３のヒューズで接続し、該第３のヒューズの切断の有無によって、該クロック配線の抵抗値の変更を可能とした、
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩなどの半導体集積回路に関し、特にフリップフロップなどの回路に入力されるクロック信号の位相差によるスキューを調整するためのクロック信号調整機能を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路は、クロックにより動作する複数の回路ブロックと、ヒューズと、ＮＰＮトランジスタのエミッタ・コレクタ間を接続してベースとの間の容量を付加するための容量素子とを備え、かつ、クロックの入力端子と複数の回路ブロックとの間に接続され、クロックの入力端子からこれら回路ブロックまでの前記クロックの遅延時間を調整する遅延時間調整回路を有しており、半導体チップ製造後に測定される、クロックにより動作する複数の回路ブロックとクロック入力端子との間の遅延時間に応じて、容量素子が接続されたヒューズの切断処理を行なうというものであり、これにより、配線長のばらつき等から発生するクロックスキューが減少するように調整される（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平３−７６１４４号（第２１９−２２１頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体集積回路では、以下のような問題点を有していた。
前記従来の半導体集積回路では、容量素子の接続の有無によってクロックスキューを調整するというものであったため、配線容量のばらつきに起因するクロックスキューは調整可能であるが、ゲート遅延のばらつきに起因するクロックスキューは調整不可能である。
【０００５】
また、ヒューズを切断するまで、ヒューズ切断後のクロックスキュー値が測定できないため、ヒューズ切断前に、ヒューズを切断した場合と切断しない場合のどちらが最適であるかを判断することはできない。
【０００６】
本発明は、上記のような従来の問題点を除去するためになされたもので、配線容量のばらつきに起因するクロックスキューだけでなく、ゲート遅延のばらつきに起因するクロックスキューをも調整可能であり、ヒューズ切断前に、ヒューズ切断の有無に関してどちらが最適かをも判断することが可能であるような半導体集積回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この課題を解決するために、本発明（請求項１）に係る半導体集積回路は、クロック信号に同期してデータの受渡しをする回路を少なくとも一つ以上含む半導体集積回路において、回路に供給するクロック信号をそれぞれ異なる遅延量を持って出力せしめる複数の遅延経路と、内蔵する第１のヒューズの切断の有無に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめる第１のセレクタとを備え、前記第１のヒューズの切断の有無によってクロックの遅延値を変更することにより、複数の回路の間のゲート遅延のばらつきに起因するクロック信号のスキューが最小になるように調整することが可能であるようにしたものである。
【０００８】
本発明（請求項２）に係る半導体集積回路は、請求項１記載の半導体集積回路において、前記第１のセレクタは、後述する第２のセレクタの出力に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめ、テストモード信号によってテストモードと通常動作モードとに切り換えられ、テストモード時には、外部から入力されるテスト遅延選択信号を前記第１のセレクタに入力し、非テストモード時には、内蔵する第１のヒューズの切断の有無に応じて、前記第１のセレクタをして前記複数の遅延経路のいずれを選択せしめる第２のセレクタを備え、該第２のセレクタは、テストモード時には、前記第１のヒューズの切断の有無に関係なく、前記第１のヒューズの切断前に前記複数の遅延経路のいずれが最適であるか検査することが可能であるようにしたものである。
【０００９】
本発明（請求項３）に係る半導体集積回路は、請求項１または２記載の半導体集積回路において、前記クロック信号に、第２のヒューズを介して容量素子を接続することにより、該第２のヒューズの切断の有無によって該クロック信号の配線容量の変更を可能としたものである。
【００１０】
本発明（請求項４）に係る半導体集積回路は、請求項１ないし３記載の半導体集積回路において、前記クロック信号の配線部分の一部にバイパス配線を設けておき、前記バイパス配線と本配線との間を第３のヒューズで接続し、該第３のヒューズの切断の有無によって、該クロック配線の抵抗値の変更を可能としたものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体集積回路の構成を示すブロック図である。
【００１２】
図１において、本実施の形態１による半導体集積回路は、第１のヒューズ１０１と、遅延素子１０２と、第１のセレクタ１０３と、第２のセレクタ１０４と、容量素子１０５と、第２のヒューズ１０６と、フリップフロップ１０７と、抵抗素子１０８と、第３のヒューズ１０９と、バイパス配線１１０とを備える。
【００１３】
なお、図１において、半導体集積回路の構成要素のうち、本発明とは直接関係ない構成要素については、省略している。
【００１４】
第１のヒューズ１０１は、クロック信号において、クロック入力からフリップフロップ１０７までのパスに遅延素子１０２を挿入するか否かを選択するためのものである。
【００１５】
遅延素子１０２は、クロック信号にゲート遅延分を付加するためのものである。
第１のセレクタ１０３と、第２のセレクタ１０４は、２入力（Ａ，Ｂ）１出力（Ｙ）のセレクタであり、選択信号（Ｓ）が０の時には、入力Ａが選択され、選択信号（Ｓ）が１の時には、入力Ｂが選択される。
【００１６】
容量素子１０５は、クロック信号に容量負荷を追加するためのものであり、例えば、ＮＰＮトランジスタのエミッタ−コレクタ間を接続した構造を有し、エミッタ（＝コレクタ）とベースとの間を容量とすることによって容量成分を形成する。
第２のヒューズ１０６は、クロック信号に容量負荷を追加するか否かを選択するためのものである。
【００１７】
テストモード信号１１２は、クロックスキューに関する検査をするためのモード設定信号で、「１」の時は検査モードで、「０」の時は通常動作モードである。テスト遅延選択信号１１１は、クロックスキューに関する検査をする時に、クロック入力からフリップフロップ１０７までのパスに遅延素子１０２を挿入するか否かを選択するための制御信号で、「１」の時は遅延素子１０２を挿入し、「０」の時は遅延素子１０２を挿入しない。
バイパス配線１１０は、本来のクロック配線と並走するように配線し、本来の配線との間は、第３のヒューズ１０９で接続する。
【００１８】
以上のように構成された実施の形態１に係る半導体集積回路の動作について説明する。
クロック信号において、クロック入力からフリップフロップ１０７までのパスに遅延素子１０２と第１のセレクタ１０３が接続されており、第１のセレクタ１０３によって、クロック入力からフリップフロップ１０７までのパスに遅延素子１０２を挿入するか否かを制御する。
【００１９】
第１のセレクタ１０３の選択信号Ｓには、第２のセレクタ１０４の出力が接続されており、これによって、テストモード信号が「０」の場合は、第１のヒューズ１０１の切断の有無によって遅延素子１０２の挿入の有無が選択される。
【００２０】
第１のヒューズ１０１が切断されない場合は、第１のセレクタ１０３の選択信号Ｓは０となるため、遅延素子１０２は挿入されない。第１のヒューズ１０１が切断された場合は、第１のセレクタ１０３の選択信号Ｓは「１」となるため、遅延素子１０２が挿入される。
【００２１】
テストモード信号１１２が「１」の場合は、テスト遅延選択信号１１１によって遅延素子１０２の挿入の有無が選択される。テスト遅延選択信号１１１が「０」の場合は、第１のセレクタ１０３の選択信号Ｓは「０」となるため、遅延素子１０２は挿入されない。テスト遅延選択信号１１１が「１」の場合は、第１のセレクタ１０３の選択信号Ｓは「１」となるため、遅延素子１０２が挿入される。これらを、まとめると表１のようになる。
【００２２】
即ち、表１は、本発明の実施の形態１による半導体集積回路の各種設定と遅延素子の挿入の有無の対応を示した表である。
【００２３】
【表１】
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クロック信号において、第１のセレクタ１０３からフリップフロップ１０７までのパスに、第２のヒューズ１０６を介して容量素子１０５が接続されており、第２のヒューズ１０６が切断されない場合は、クロック信号に容量素子１０５が接続されたままとなり、クロック信号の配線遅延は変化しない。第２のヒューズ１０６が切断された場合は、クロック信号に容量素子１０５は接続されないため、クロック信号の配線遅延は減少する。
【００２４】
また、第３のヒューズ１０９を切断すると、第１のセレクタ１０３の出力ピンＹからフリップフロップ１０７までのクロック配線の抵抗値が約２倍になるため、配線遅延は増大する。
【００２５】
以下、本半導体集積回路において、クロックスキューの調整方法について説明する。
まず、テストモード信号１１２が「１」として、検査モードに設定し、テスト遅延選択信号１１１が「０」の場合、即ち遅延素子１０２が挿入されない場合と、テスト遅延選択信号１１１が「１」の場合、即ち遅延素子１０２が挿入される場合とでは、どちらが、半導体集積回路の回路全体が安定して動作するかを比較し、どちらが最適かを決定する。そして、テスト遅延選択信号１１１が「１」の場合、即ち遅延素子１０２を挿入する場合の方が最適な場合は、第１のヒューズ１０１を切断する。
【００２６】
次に、テストモード信号１１２が「０」として、通常モードに設定し、温度を変化させても回路全体が安定して動作するかを確認し、もし、温度に依存して動作の安定性が変化する場合には、第２のヒューズ１０６を切断して、クロック信号の配線遅延を減少させる。また、配線遅延を増加させる必要がある場合は、第３のヒューズ１０９を切断して、第１のセレクタ１０３の出力ピンＹからフリップフロップまでのクロック配線の抵抗値を大きくする。
【００２７】
このような本発明の実施の形態１に係る半導体集積回路においては、テストモードにおいて、ヒューズを切断しない状態で、外部から入力したクロック遅延選択信号１１１をそのまま第１のセレクタ１０３に出力することにより、いずれの遅延経路が最適かを検査する、即ち各遅延経路のクロックスキュー値を測定するようにしたので、ヒューズ切断前にヒューズを切断した場合と切断しない場合のいずれが最適かを判断でき、ゲート遅延のばらつきに起因するクロックスキューを調整することができるという効果がある。
【００２８】
また、本実施の形態１に係る半導体集積回路においては、さらに、クロック信号に第２のヒューズ１０６を介して容量素子１０５を接続することにより、該第２のヒューズ１０６の切断の有無によって、クロック信号の配線容量を変更できるようにすることにより、ゲート遅延のばらつき、および配線容量のばらつきに起因するクロックスキューの調整が可能である。
【００２９】
さらに、本実施の形態１に係る半導体集積回路においては、さらに、クロック信号の配線部分の一部にバイパス配線１１０を設けておき、前記バイパス配線１１０と本配線との間を第３のヒューズ１０９で接続し、該第３のヒューズ１０９の切断の有無によって、クロック配線の抵抗値を変更できるようすることにより、ゲート遅延のばらつき、配線容量のばらつき、および配線遅延の抵抗ばらつきに起因するクロックスキューの調整が可能である。
【００３０】
なお、上記実施の形態１では、遅延素子１０２は１個であるが、遅延値の異なる遅延素子を複数用いて、かつ、第１のセレクタ１０３の入力数を遅延素子の数＋１にし、その中のいずれの遅延素子を接続するかを、あるいは遅延素子を挿入しないかを選択できるような構成にしても良い。
【００３１】
また、遅延素子１０２と第１のセレクタ１０３のペアをカスケードに複数接続する構成にしても良い。
また、上記実施の形態１では、容量素子１０５と第２のヒューズ１０６は１組であるが、２組以上にしても良い。その場合、さらに、各容量素子の容量値は異なるようにしても良い。
【００３２】
【発明の効果】
以上のように、本発明の請求項１記載の半導体集積回路によれば、クロック信号に同期してデータの受渡しをする回路を少なくとも一つ以上含む半導体集積回路において、回路に供給するクロック信号をそれぞれ異なる遅延量を持って出力せしめる複数の遅延経路と、内蔵する第１のヒューズの切断の有無に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめる第１のセレクタとを備え、前記第１のヒューズの切断の有無によってクロックの遅延値を変更することにより、複数の回路の間のゲート遅延のばらつきに起因するクロック信号のスキューが最小になるように調整することが可能であるようにしたので、ヒューズの切断の有無により、ゲート遅延のばらつきに起因するクロックスキューを調整することが可能であるという効果が得られる。
【００３３】
本発明の請求項２記載の半導体集積回路によれば、請求項１記載の半導体集積回路において、前記第１のセレクタは、後述する第２のセレクタの出力に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめ、テストモード信号によってテストモードと通常動作モードとに切り換えられ、テストモード時には、外部から入力されるテスト遅延選択信号を前記第１のセレクタに入力し、非テストモード時には、内蔵する第１のヒューズの切断の有無に応じて、前記第１のセレクタをして前記複数の遅延経路のいずれを選択せしめる第２のセレクタを備え、該第２のセレクタは、テストモード時には、前記第１のヒューズの切断の有無に関係なく、前記第１のヒューズの切断前に前記複数の遅延経路のいずれが最適であるか検査することが可能であるようにしたので、ヒューズ切断前に、ヒューズを切断した場合と切断しない場合のいずれが最適かを判断することができ、ゲート遅延のばらつきに起因するクロックスキューを調整することが可能であるという効果が得られる。
【００３４】
本発明の請求項３記載の半導体集積回路によれば、請求項１または２記載の半導体集積回路において、前記クロック信号に、第２のヒューズを介して容量素子を接続することにより、該第２のヒューズの切断の有無によって該クロック信号の配線容量の変更を可能としたので、ゲート遅延のばらつき、配線容量のばらつきに起因するクロックスキューに対しても調整可能であるという効果が得られる。
【００３５】
本発明の請求項４記載の半導体集積回路によれば、請求項１ないし３記載の半導体集積回路において、前記クロック信号の配線部分の一部にバイパス配線を設けておき、前記バイパス配線と本配線との間を第３のヒューズで接続し、該第３のヒューズの切断の有無によって、該クロック配線の抵抗値の変更を可能としたので、ゲート遅延のばらつき、配線容量のばらつき、配線遅延の抵抗ばらつきに起因するクロックスキューを調整可能であるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
１０１  第１のヒューズ
１０２  遅延素子
１０３  第１のセレクタ
１０４  第２のセレクタ
１０５  容量素子
１０６  第２のヒューズ
１０７  フリップフロップ
１０８  抵抗素子
１０９  第３のヒューズ
１１０  バイパス配線
１１１  テスト遅延選択信号
１１２  テストモード信号
【図１】
2004179420.tif 000004