(57)【要約】【課題】試験動作時のタイミング調整が容易で、外部端子数を削減することができる半導体集積回路を提供する。【解決手段】モード信号ＭＤで試験動作が指定されると、セレクタ２３によって入力端子１４のクロック信号ＣＫが選択され、クロック信号ＣＬＫとして制御部２１、各機能ブロック３１等の内部回路に供給される。制御部２１では、入力端子１１，１２から試験用のコマンドと期待値データが取り込まれ、内部バス３０を介してコマンドが機能ブロック３１等に、期待値データが判定部４０に出力される。機能ブロック３１等の処理結果は判定部４０に与えられ、期待値データと比較されて機能ブロック３１等の良否が判定される。判定結果は出力部５０で保持され、出力端子１０４等から出力される。【選択図】　　　図１
2004101242.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、
試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、
前記判定部の判定結果を保持して出力端子に出力する出力部とを、
備えたことを特徴とする半導体集積回路。
【請求項２】
前記コマンド及び該コマンドに対応する期待値データが外部クロック信号に同期して直列データとして与えられ、該直列データを並列データに変換して記憶する命令記憶部を設けたことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記コマンド及び該コマンドに対応する期待値データを予め格納した読み出し専用メモリで構成される命令記憶部を設けたことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記プログラムと前記コマンド及び該コマンドに対応する期待値データとを予め格納した読み出し専用メモリで構成される命令記憶部を設けたことを特徴とする請求項１記載の半導体集積回路。
【請求項５】
試験動作時に、外部から与えられるクロック信号を所定の逓倍率で逓倍して前記制御部及び前記機能ブロックに供給する逓倍部を有することを特徴とする請求項２、３または４記載の半導体集積回路。
【請求項６】
前記複数の機能ブロックの１つは読み出し専用メモリであり、前記機能ブロックの１つの読み出し専用メモリの空き領域に、前記命令記憶部が設けられていることを特徴とする請求項３または４記載の半導体集積回路。
【請求項７】
前記所定の逓倍率を前記コマンドとして前記命令記憶部から前記制御部を介して前記逓倍部に与えるように構成すると共に、
前記制御部からの制御信号に基づいて試験動作開始時から所定のクロック数の間、前記逓倍部で生成されたクロック信号の出力を停止させる調整部を設けたことを特徴とする請求項５記載の半導体集積回路。
【請求項８】
前記試験動作開始時から所定のクロック数の間に、前記逓倍部から出力される周波数がほぼ一定となることを特徴とする請求項７記載の半導体集積回路。
【請求項９】
前記調整部には、前記逓倍部で生成されたクロック信号をカウントするカウンタが含まれていることを特徴とする請求項７記載の半導体集積回路。
【請求項１０】
前記出力部と前記出力端子との間に、通常動作時には内部回路から外部に出力する出力信号を選択し、試験動作時には該出力部から出力される信号を選択して該出力端子に与える出力切替部を設けたことを特徴とする請求項１乃至９のいずれかに記載した半導体集積回路。
【請求項１１】
前記出力部から出力される判定結果を外部に表示する表示出力部を設けたことを特徴とする請求項１乃至１０のいずれかに記載した半導体集積回路。
【請求項１２】
メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、
前記メモリに対する試験動作時に、前記試験対象の機能ブロックからの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部と、
試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、
前記判定部の判定結果を保持して出力端子に出力する出力部とを、
備えたことを特徴とする半導体集積回路。
【請求項１３】
請求項１２記載の半導体集積回路は、更に、
前記コマンド及び該コマンドに対応する期待値データが外部クロック信号に同期して直列データとして与えられ、該直列データを並列データに変換して記憶する命令記憶部を有することを特徴とする半導体集積回路。
【請求項１４】
請求項１２記載の半導体集積回路は、更に、
試験動作時に、外部から与えられるクロック信号を所定の逓倍率で逓倍して前記制御部及び前記機能ブロックに供給する逓倍部を有することを特徴とする半導体集積回路。
【請求項１５】
請求項１２記載の半導体集積回路は、更に、
前記所定の逓倍率を前記コマンドとして前記命令記憶部から前記制御部を介して前記逓倍部に与えるように構成すると共に、
前記制御部からの制御信号に基づいて試験動作開始時から所定のクロック数の間、前記逓倍部で生成されたクロック信号の出力を停止させる調整部を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、試験回路を備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の試験回路を備えた半導体集積回路の一例を示す構成図である。
【０００３】
この半導体集積回路は、試験用のコマンド等を入力する入力端子１１〜１４を備えている。入力端子１１，１２は、それぞれ１１ビットのアドレス信号ＡＤと１６ビットのデータＤＴを並列に入力するもので、入力端子１３は、試験動作と通常動作を切り替えるモード信号ＭＤを入力するものである。入力端子１１〜１３は、この半導体集積回路全体の制御を行う制御部２１に接続されている。
【０００４】
一方、入力端子１４は、試験動作と通常動作に応じて必要な周波数のクロック信号ＣＫを入力するもので、この入力端子１４に逓倍部２２とセレクタ（ＳＥＬ）２３の端子Ｂが接続されている。逓倍部２２は、ＰＬＬ（位相固定ループ）等で構成され、通常動作時に入力されるクロック信号ＣＫの周波数（例えば、８ＭＨｚ）を、例えば８倍の６４ＭＨｚに逓倍するものである。逓倍部２２の出力側は、セレクタ２３の端子Ａに接続されている。
【０００５】
セレクタ２３は、端子Ｓに与えられるモード信号ＭＤによって、端子Ａ，Ｂのいずれか一方の信号を選択出力するもので、このモード信号ＭＤによって通常動作が指定された時には端子Ａが、試験動作が指定された時には端子Ｂが、それぞれ選択されるようになっている。セレクタ２３で選択された信号は、クロック信号ＣＬＫとして、制御部２１に与えられるようになっている。
【０００６】
制御部２１には、内部バス３０を介して、試験対象の機能ブロック３１、ＲＡＭ（読み書き可能な揮発性メモリ）３２、ＲＯＭ（読み出し専用メモリ）３３、及びその他の機能ブロック３４，３５，…が接続されている。ＲＡＭ３２、ＲＯＭ３３、及び機能ブロック３１，３４，…には、セレクタ２３からクロック信号ＣＬＫが供給されるようになっている。また、試験対象の機能ブロック３１、ＲＡＭ３２及びＲＯＭ３３の出力側は、それぞれ１６ビットの試験結果の信号を出力するための出力端子１０１，１０２，１０３に接続されている。
【０００７】
次に動作を説明する。
【０００８】
この半導体集積回路において、機能ブロック３１、ＲＡＭ３２及びＲＯＭ３３の動作確認試験を行う場合、入力端子１１〜１４及び出力端子１０１〜１０３に試験装置を接続し、入力端子１３からモード信号ＭＤによって試験動作を指定する。これにより、制御部２１が試験動作モードに設定されると共に、セレクタ２３によって端子Ｂ側が選択される。
【０００９】
次に、入力端子１４から６４ＭＨｚのクロック信号ＣＫを供給し、このクロック信号ＣＫに同期して入力端子１１，１２からアドレス信号ＡＤとデータＤＴを並列に与える。制御部２１では、クロック信号ＣＫに同期して与えられたアドレス信号ＡＤとデータＤＴが取り込まれ、内部バス３０を介して機能ブロック３１等に与えらえる。機能ブロック３１の処理結果や、ＲＡＭ３２及びＲＯＭ３３から読み出されたデータは、出力端子１０１〜１０３からそれぞれ並列に出力される。
【００１０】
試験装置では、出力端子１０１〜１０３から出力される処理結果やデータをチェックすることにより、機能ブロック３１や、ＲＡＭ３２及びＲＯＭ３３の動作が正しく行われているか否かを、調べることができる。
【００１１】
一方、機能確認が済んだ半導体集積回路は、通常動作モードで使用される。通常動作モードでは、入力端子１３に通常動作を指定するモード信号ＭＤが与えられ、入力端子１４には８ＭＨｚのクロック信号ＣＫが与えられる。これにより、制御部２１が通常動作モードに設定されると共に、セレクタ２３によって端子Ａ側が選択される。そして、逓倍部２２で逓倍された６４ＭＨｚのクロック信号ＣＬＫが制御部２１、各機能ブロック３１，３４，…、ＲＡＭ３２及びＲＯＭ３３に供給される。制御部２１では、ＲＯＭ３３に格納されたプログラムやデータに基づいて、所定の処理が行われる。
【００１２】
このように、試験動作時には逓倍部２２を使用せず、クロック信号ＣＫを入力端子１４から制御部２１や機能ブロック３１等に直接与えるようにしている。これにより、逓倍部２２による動作の安定時間や位相のずれを考慮することなく、任意のタイミングで動作試験を行うことができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来の半導体集積回路では、次のような課題があった。
【００１４】
本来逓倍部２２で逓倍されて供給されるべき高速なクロック信号ＣＫを、外部から入力端子１４を介して供給し、かつそれに同期して入力端子１１，１２からアドレス信号ＡＤやデータＤＴを入力すると共に、出力端子１０１〜１０３に出力される動作結果の信号を外部でモニタする必要があり、タイミング調整が困難であった。更に、入力端子１１，１２や出力端子１０１〜１０３から信号を並列に入出力するので、多数の外部端子を必要とするという課題があった。
【００１５】
本発明は、前記従来技術が持っていた課題を解決し、試験動作時のタイミング調整が容易で、外部端子数を削減することができる半導体集積回路を提供するものである。
【００１６】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１〜第１１の発明は、複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、前記判定部の判定結果を保持して出力端子に出力する出力部とを備えている。
【００１７】
第１〜第１１の発明によれば、以上のように半導体集積回路を構成したので、試験動作時に次のような作用が行われる。
【００１８】
例えば、外部からは直列データの形で試験動作用のコマンド及び該コマンドに対応する期待値データが与えられ、並列データに変換して記憶された命令記憶部のコマンドが制御部によって読み出され、このコマンドに従って試験対象の機能ブロックの試験が行われる。このコマンドに応じて試験対象の機能ブロックから出力されたデータは、判定部において前記期待値データと比較され、この機能ブロックの機能の良否が判定される。判定部の判定結果は、出力部によって保持されて出力端子に出力される。
【００１９】
第１２〜第１５の発明は、メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、前記メモリに対する試験動作時に、前記試験対象の機能ブロックからの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部と、試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、前記判定部の判定結果を保持して出力端子に出力する出力部とを備えている。
【００２０】
第１２〜第１５の発明によれば、特にメモリの試験において、待機信号に基づいてこのメモリに供給されるクロック信号が遅延部によって遅延させられる。これにより、メモリのアドレスセットアップ試験やデータホールド試験が容易に行われる。
【００２１】
【発明の実施の形態】
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す半導体集積回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２３】
この半導体集積回路は、図２の半導体集積回路と同様に、入力端子１１〜１４、制御部２１、逓倍部２２、セレクタ２３、内部バス３０、機能ブロック３１，３４，３５，…、ＲＡＭ３１及びＲＯＭ３３を備えている。
【００２４】
入力端子１１，１２は、例えば、試験用のコマンド等を構成する１１ビットのアドレス信号ＡＤと１６ビットのデータＤＴを、それぞれ並列に入力するもので、入力端子１３は、試験動作と通常動作を切り替えるモード信号ＭＤを入力するものである。これらの入力端子１１〜１３は、制御部２１に接続されている。制御部２１は、マイクロプロセッサ等によって、この半導体集積回路の試験動作と通常動作を含む全体の制御を行うものである。
【００２５】
一方、入力端子１４は、試験動作と通常動作に応じて必要な周波数のクロック信号ＣＫを入力するもので、この入力端子１４が逓倍部２２とセレクタ２３の端子Ｂに接続されている。逓倍部２２はＰＬＬ等で構成され、通常動作時に入力されるクロック信号ＣＫの周波数（例えば、８ＭＨｚ）を、例えば８倍の６４ＭＨｚに逓倍するものである。逓倍部２２の出力側は、セレクタ２３の端子Ａに接続されている。
【００２６】
セレクタ２３は、端子Ｓに与えられるモード信号ＭＤに応じて、端子Ａ，Ｂのいずれか一方の信号を選択出力するもので、このモード信号ＭＤによって通常動作が指定された時には端子Ａが、試験動作が指定された時には端子Ｂが、それぞれ選択されるようになっている。セレクタ２３で選択された信号は、クロック信号ＣＬＫとして、制御部２１、機能ブロック３１，３４，３５，…、ＲＡＭ３１及びＲＯＭ３３に与えられるようになっている。
【００２７】
制御部２１には、内部バス３０を介して、試験対象の機能ブロック３１、ＲＡＭ３２、ＲＯＭ３３及びその他の機能ブロック３４等が接続されている。更に、試験対象の機能ブロック３１、ＲＡＭ３２及びＲＯＭ３３の出力側は、判定部４０に接続されている。
【００２８】
判定部４０は、入力端子１２から制御部２１及び内部バス３０を介して与えられる１６ビットの期待値データと、機能ブロック３１、ＲＡＭ３２及びＲＯＭ３３から出力される処理結果の１６ビットのデータとを比較し、機能ブロック等の機能の良否を判定するものである。この判定部４０は、例えばＥＮＯＲ（排他的論理和の否定ゲート）による一致検出回路４１，４２，４３で構成されており、処理結果のデータと期待値データが一致したときにレベル“Ｈ”、不一致のときにはレベル“Ｌ”の信号を出力するようになっている。判定部４０の出力側は、出力部５０に接続されている。
【００２９】
出力部５０は、判定部４０の判定結果を保持して出力するもので、例えばセットリセット型のＦＦ（フリップフロップ）５１，５２，５３で構成されている。各ＦＦ５１〜５３は、入力端子１５から与えられるリセット信号ＲＳＴによって一斉にリセットされ、判定部４０の一致検出回路４１〜４３から出力される“Ｈ”の信号によって個別にセットされるものである。ＦＦ５１〜５３の出力側は、出力端子１０４，１０５，１０６にそれぞれ接続されている。
【００３０】
図３は、図１の試験時の動作を示すタイムチャートである。以下、この図３を参照しつつ、図１の動作を説明する。
【００３１】
この半導体集積回路において、機能ブロック３１、ＲＡＭ３２及びＲＯＭ３３の動作確認試験を行う場合、入力端子１１〜１５と出力端子１０４〜１０６に試験装置を接続し、入力端子１３からモード信号ＭＤによって試験動作を指定する。これにより、制御部２１が試験動作モードに設定されると共に、セレクタ２３によって端子Ｂ側が選択される。
【００３２】
まず、入力端子１４から６４ＭＨｚのクロック信号ＣＫの供給を開始すると共に、図３の時刻Ｔ１において、入力端子１５からリセット信号ＲＳＴを入力する。これにより、制御部２１やこの半導体集積回路内のその他の回路がリセットされると共に、出力部５０の各ＦＦ５１〜５３がリセットされ、これらのＦＦ５１〜５３から出力端子１０４〜１０６に出力される信号Ｓ５１〜Ｓ５３は、すべて“Ｌ”となる。
【００３３】
次に、時刻Ｔ２におけるクロック信号ＣＫの立ち上がりに同期して、入力端子１１，１２から、機能ブロック３１に対するアドレス信号ＡＤ１と試験用のデータＤＴ１を並列に与える。これにより、アドレス信号ＡＤ１と試験用のデータＤＴ１は、制御部２１に取り込まれ、次の時刻Ｔ３におけるクロック信号ＣＫの立ち上がりに同期して内部バス３０に信号Ｓ３０として出力される。
【００３４】
時刻Ｔ３において、入力端子１２に与えるデータＤＴを、機能ブロック３１によるデータＤＴ１の処理結果の期待値データＤＴ１Ｅに切り替える。一方、内部バス３０を介してデータＤＴ１が与えられた機能ブロック３１では、このデータＤＴ１に対する処理が行われる。
【００３５】
時刻Ｔ４におけるクロック信号ＣＫの立ち上がりに同期して、制御部２１から内部バス３０に期待値データＤＴ１Ｅが出力される。一方、機能ブロック３１から出力される信号Ｓ３１は、処理結果のデータＤＴ１Ｒとなる。これにより、内部バス３０上の期待値データＤＴ１Ｅと、機能ブロック３１の処理結果のデータＤＴ１Ｒが、一致検出回路４１によって比較される。２つのデータが一致していれば、一致検出回路４１の信号Ｓ４１が“Ｈ”となり、出力部５０のＦＦ５１がセットされて信号Ｓ５１は“Ｈ”となる。
【００３６】
時刻Ｔ４におけるクロック信号ＣＫの立ち上がりで、入力端子１１，１２から、ＲＡＭ３２に対するアドレス信号ＡＤ２と試験用のデータＤＴ２を与える。これにより、アドレス信号ＡＤ２と試験用のデータＤＴ２は、制御部２１に取り込まれ、以下同様にＲＡＭ３２に対する試験が行われる。
【００３７】
なお、例えば、時刻Ｔ６におけるクロック信号ＣＫの立ち上がりで、ＲＡＭ３２から出力されたデータＤＴ２Ｒが、期待値データＤＴ２Ｅと不一致の場合、一致検出回路４２の信号Ｓ４２が“Ｌ”であり、出力部５０のＦＦ５２はリセットされたままで、信号Ｓ５２は“Ｌ”である。
【００３８】
一方、機能確認が済んだ半導体集積回路は、通常動作モードで使用される。通常動作モードでは、入力端子１３に通常動作を指定するモード信号ＭＤが与えられ、入力端子１４には８ＭＨｚのクロック信号ＣＫが与えられる。これにより、制御部２１が試験動作モードに設定されると共に、セレクタ２３によって端子Ａ側が選択される。そして、逓倍部２２で逓倍された６４ＭＨｚのクロック信号ＣＬＫが制御部２１と、各機能ブロック３１，３４，…と、ＲＡＭ３２及びＲＯＭ３３に供給される。これにより、制御部２１では、ＲＯＭ３３に格納されたプログラムやデータに基づいて、所定の処理が行われる。
【００３９】
以上のように、この第１の実施形態の半導体集積回路は、試験対象の機能ブロック３１等から出力される処理結果のデータと期待値データとを比較して機能の良否を判定する判定部４０と、この判定部４０の判定結果を保持して機能ブロック毎に１ビットの信号として出力する出力部５０を有している。これにより、試験結果をチェックするためのタイミング調整が容易になると共に、外部端子数を大幅に削減することができるという利点がある。
【００４０】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す半導体集積回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４１】
この半導体集積回路は、図１の半導体集積回路における制御部２１に代えて、試験時の制御内容が若干異なる制御部２１Ａを設けると共に、この制御部２１Ａに与える試験用のコマンド等を記憶する命令記憶部６０を追加している。更に、この半導体集積回路では、図１中のセレクタ２３を削除し、通常動作時に限らず試験動作時にも、逓倍部２２で逓倍されたクロック信号ＣＬＫを使用するようにしている。その他の構成は、図１と同様である。
【００４２】
ここで、命令記憶部６０は、入力端子１６から直列に与えられる試験用のコマンド信号ＣＭＤを並列データに変換して記憶し、制御部２１Ａに与えるもので、直列入力・並列出力型のシフトレジスタ６１、２進カウンタ６２、及び２ポートＲＡＭ６３で構成されている。
【００４３】
シフトレジスタ６１は、入力端子１６から直列に与えられる２７ビットを１単位とする試験用のコマンド信号ＣＭＤを、入力端子１７から与えられる外部クロック信号ＥＣＫに同期してシフトして保持し、２７ビットの並列データとして出力するものである。一方、２進カウンタ６２は、２７ビットのコマンド信号ＣＭＤ毎に、シフトレジスタ６１で得られた並列データを、２ポートＲＡＭ６３に書き込むためのタイミング信号ＴＭを生成するものである。
【００４４】
２ポートＲＡＭ６３は、Ａ，Ｂ２つの入出力ポートを有し、いずれのポートからでも独立して同一の記憶領域にアクセスすることができるメモリである。Ａポートのアドレス端子ＡＡとデータ端子ＤＡには、シフトレジスタ６１から出力される１１ビットのアドレス信号ＡＤと１６ビットのデータＤＴがそれぞれ与えられ、クロック端子ＣＡには、２進カウンタ６２からのタイミング信号ＴＭが与えられるようになっている。
【００４５】
一方、Ｂポートのアドレス端子ＡＢ及びデータ端子ＤＢは、制御部２１Ａに接続され、クロック端子ＣＢには、逓倍部２２からのクロック信号ＣＬＫが与えられるようになっている。
【００４６】
次に動作を説明する。
【００４７】
この半導体集積回路では、機能ブロック３１、ＲＡＭ３２及びＲＯＭ３３の動作確認試験に先立って、試験用の一連のコマンドを命令記憶部６０に書き込む処理が行われ、その後、この命令記憶部６０からコマンドが読み出されて、順次動作確認試験が実行されるようになっている。
【００４８】
コマンドの書き込みでは、入力端子１７に与えられる外部クロックＥＣＫに同期して、入力端子１６から１６ビットのデータＤＴと１１ビットのアドレス信号ＡＤで構成されるコマンド信号ＣＭＤが、シフトレジスタ６１に直列に入力される。これと同時に、外部クロックＥＣＫは、２進カウンタ６２でカウントされる。
【００４９】
シフトレジスタ６１に２７ビットのコマンド信号ＣＭＤが入力されると、そのタイミングで２進カウンタ６２からタイミング信号ＴＭが出力され、２ポートＲＡＭ６３の所定のアドレスに対応するコマンドが書き込まれる。入力端子１６からは、試験用の複数のコマンド信号ＣＭＤが順次入力され、２ポートＲＡＭ６３の所定の記憶領域に格納される。
【００５０】
命令記憶部６０に対する一連のコマンドの書き込みが完了すると、入力端子１３に与えるモード信号ＭＤによって試験動作を指定し、制御部２１Ａを試験動作モード切り替える。また、入力端子１４から８ＭＨｚのクロック信号ＣＫの供給を開始する。これにより、逓倍部２２でクロック信号ＣＫが８逓倍され、６４ＭＨｚのクロック信号ＣＬＫが生成されて、制御部２１Ａ及び機能ブロック３１等の内部回路に供給される。
【００５１】
その後、制御部２１Ａから命令記憶部６０に対して、コマンドを読み出すためのアドレス信号ＡＤが出力され、このアドレス信号ＡＤに応じて命令記憶部６０の２ポートＲＡＭ６３から対応するデータＤＴが読み出される。読み出されたデータＤＴは、制御部２１Ａから機能ブロック３１、ＲＡＭ３２，ＲＯＭ３３等を指定するアドレス信号ＡＤと共に、内部バス３０に出力される。
【００５２】
これ以降の、機能ブロック３１、ＲＡＭ３２及びＲＯＭ３３における処理動作、判定部４０における機能ブロック３１等の処理結果と期待値データとの比較、及び出力部５０による比較結果の保持と出力等の動作は、第１の実施形態と同様である。
【００５３】
以上のように、この第２の実施形態の半導体集積回路は、直列に与えられるコマンドを並列に変換して記憶し、制御部２１Ａからの読み出し要求に従って出力する命令記憶部６０を有している。これにより、第１の実施形態の利点に加えて、入力端子の数を大幅に（２７→２）削減することができる。また、逓倍部２２で生成された６４ＭＨｚのクロック信号ＣＬＫに基づいて、この命令記憶部６０のコマンドを読み出すことができるので、外部から６４ＭＨｚの高い周波数のクロック信号ＣＫを与えることなく、内部でタイミング調整を容易に行うことができるという利点がある。
【００５４】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す半導体集積回路の構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
【００５５】
この半導体集積回路は、図４の半導体集積回路における逓倍部２２に代えて，逓倍動作が若干異なる逓倍部２２Ａを設けている。
【００５６】
即ち、逓倍部２２Ａは、入力端子１８，１９から与えられる４ビットの制御信号ＤＩＶと８ビットの制御信号ＳＶＣに基づいて、入力端子１４に与えられるクロック信号ＣＫの周波数を、ＳＶＣ／ＤＩＶ倍に逓倍するものである。クロック信号ＣＫは逓倍部２２Ａで逓倍され、クロック信号ＣＬＫとして制御部２１Ａ、命令記憶部６０及び機能ブロック３１等の内部回路に供給されるようになっている。その他の構成は、図４と同様である。
【００５７】
この半導体集積回路の動作は、逓倍部２２Ａにおいて、クロック信号ＣＫの周波数が、入力端子１８，１９から与えられる制御信号ＤＩＶ，ＳＶＣに基づいてＳＶＣ／ＤＩＶ倍に逓倍され、クロック信号ＣＬＫとして内部回路に供給される他は、図４と同様である。
【００５８】
以上のように、この第３の実施形態の半導体集積回路は、クロック信号ＣＫの逓倍率を制御信号ＳＶＣ，ＤＩＶによって制御できる逓倍部２２Ａを有している。これにより、第２の実施形態の利点に加えて、任意の周波数のクロック信号ＣＬＫによって試験を行うことができるという利点がある。
【００５９】
（第４の実施形態）
図６は、本発明の第４の実施形態を示す半導体集積回路の構成図であり、図５中の要素と共通の要素には共通の符号が付されている。
【００６０】
この半導体集積回路は、図５の半導体集積回路における制御部２１Ａに代えて機能が若干異なる制御部２１Ｂを設けると共に、逓倍部２２Ａの出力側に計数部７０を追加している。そして、逓倍部２２Ａに対する制御信号ＳＶＣ，ＤＩＶを、入力端子ではなく制御部２１Ｂから与えると共に、計数部７０に対する制御信号ＣＥＯを、この制御部２１Ｂから与えるようにしている。
【００６１】
計数部７０は、制御信号ＣＥＯが与えられたときに、一定時間だけクロック信号ＣＬＫの供給を停止するもので、制御部２１Ａ、命令記憶部６０及び機能ブロック３１等の内部回路へ供給するクロック信号ＣＬＫの調整を行うものである。この計数部７０は、カウンタ（ＣＮＴ）７１、ＡＮＤ（論理積ゲート）７２及びセレクタ７３で構成されている。逓倍部２２Ａの出力側が、カウンタ７１のクロック端子Ｃ、ＡＮＤ７２の第１の入力側及びセレクタ７３の端子Ａに接続されている。カウンタ７１の出力側は、ＡＮＤ７２の第２の入力側に接続され、このＡＮＤ７２の出力側がセレクタ７３の端子Ｂに接続されている。
【００６２】
カウンタ７１は、イネーブル端子Ｅに“Ｈ”の制御信号ＣＥＯが与えられたときに、クロック端子Ｃに与えられるクロック信号ＣＫをカウントし、カウント値が一定数に達したときに“Ｈ”の信号を保持して出力するものである。なお、カウント値が一定数未満のときは、カウンタ７１の出力信号は“Ｌ”である。一方、セレクタ７３は、選択端子Ｓに与えられる制御信号ＣＥＯの“Ｌ”，“Ｈ”に従って、それぞれ端子Ａ，Ｂを選択するものである。その他の構成は、図５と同様である。
【００６３】
次に、動作を説明する。
【００６４】
制御部２１Ｂにおいて、試験動作の開始直後に、制御信号ＣＥＯとして“Ｌ”が出力されると共に、例えば命令記憶部６０に格納されているコマンドに基づいて、制御信号ＤＩＶ，ＳＶＣが読み出され、逓倍部２２Ａに与えられる。これにより、逓倍部２２Ａでは、制御信号ＤＩＶ，ＳＶＣに従ってクロック信号ＣＫが逓倍され、クロック信号ＣＬＫとして計数部７０に出力される。
【００６５】
計数部７０には、制御部２１Ｂから試験動作開始直後の数クロック分だけ“Ｌ”の制御信号ＣＥＯが与えられ、その後、“Ｈ”の制御信号ＣＥＯが与えられるようになっている。これにより、試験動作開始直後の数クロック分の間、セレクタ７３の端子Ａが選択され、クロック信号ＣＬＫが出力される。
【００６６】
その後、制御信号ＣＥＯが“Ｈ”になり、セレクタ７３の端子Ｂが選択される。この時、カウンタ７１の出力信号は“Ｌ”であるので、ＡＮＤ７２の出力は“Ｌ”となり、計数部７０からのクロック信号ＣＬＫの出力は停止される。
【００６７】
カウンタ７１の動作によってカウント値が一定数に達すると、このカウンタ７１の出力信号が“Ｈ”となり、ＡＮＤ７２からクロック信号ＣＬＫが出力され、計数部７０からクロック信号ＣＬＫの出力が再開される。この後の試験動作は、第３の実施形態と同様である。
【００６８】
以上のように、この第４の実施形態の半導体集積回路は、逓倍部２２Ａに対する制御信号ＳＶＣ，ＤＩＶ与える制御部２１Ｂを有しているので、第４の実施形態の利点に加えて、更に外部端子の数を削減することができる。また、制御信号ＣＥＯに基づいて、一定時間だけクロック信号ＣＬＫの供給を停止する計数部７０を有しているので、逓倍部２２Ａの動作が安定しない試験動作開始直後の一定時間だけ、クロック信号ＣＬＫの供給を停止することが可能になり、安定した試験を行うことができるという利点がある。
【００６９】
（第５の実施形態）
図７は、本発明の第５の実施形態を示す半導体集積回路の構成図であり、図６中の要素と共通の要素には共通の符号が付されている。
【００７０】
この半導体集積回路は、図６の半導体集積回路に、ＲＡＭ３２とＲＯＭ３３のアクセス試験をするための遅延クロック信号ＤＣＫを生成する遅延部８０を設けると共に、制御部２１Ｂに代えて、このアクセス試験に対応する機能を有する制御部２１Ｃを設けたものである。
【００７１】
遅延部８０は、ＦＦ８１とＡＮＤ８２で構成されている。ＦＦ８１は、計数部７０から端子Ｄに与えられるクロック信号ＣＬＫの立ち下がりに同期して、端子Ｄの信号を保持して出力するもので、制御部２１Ｃからこの端子Ｄに、待機信号ＷＡＴが与えられるようになっている。ＦＦ８１の出力側はＡＮＤ８２の第１の入力側に接続され、このＡＮＤ８２の第２の入力側には、クロック信号ＣＬＫが与えられるようになっている。
【００７２】
これにより、待機信号ＷＡＴが“Ｈ”のときは、ＡＮＤ８２から、クロック信号ＣＬＫがそのまま遅延クロック信号ＤＣＫとして出力され、この待機信号ＷＡＴが“Ｌ”の時には、クロック信号ＣＬＫのパルスが停止されて遅延クロック信号ＤＣＫとして出力される。遅延クロック信号ＤＣＫは、ＲＡＭ３２とＲＯＭ３３に供給されるようになっている。一方、機能ブロック３１等には、図６と同様に、計数部７０からクロック信号ＣＬＫが与えられるようになっている。
【００７３】
図８（ａ），（ｂ）は、図７の試験時の動作を示すタイムチャートであり、同図（ａ）はＲＡＭ３２の動作、及び同図（ｂ）はＲＯＭ３３の動作を示している。以下、この図８（ａ），（ｂ）を参照しつつ、図７の動作を説明する。なお、この半導体集積回路における機能ブロック３１に対する試験動作は、第４の実施形態と同様である。
【００７４】
図８（ａ）に示すように、ＲＡＭ３２のセットアップ試験では、このＲＡＭ３２へのデータ書き込み時に待機信号ＷＡＴに“Ｈ”が出力され、通常の書き込み動作が行われる。次に、ＲＡＭ３２からのデータ読み出し時に、待機信号ＷＡＴに“Ｌ”が出力され、このＲＡＭ３２からのデータ読み出し時間が、通常１サイクルのところを、２サイクルに引き伸ばされる。これにより、ＲＡＭ３２からの読み出し動作を、クロック信号ＣＬＫの周波数に制約されず確実に行うことが可能になり、このＲＡＭ３２へのデータ書き込み状態を正確に検証することができる。
【００７５】
ＲＡＭ３２のホールド試験では、ＲＡＭ３２へのデータ書き込み時に待機信号ＷＡＴに“Ｌ”が出力され、このＲＡＭ３２に対するアドレス信号とデータの出力が２サイクルに引き伸ばされる。次に、ＲＡＭ３２からの読み出し時に、待機信号ＷＡＴに“Ｈ”が出力され、通常の読み出し動作が行われる。これにより、ＲＡＭ３２への書き込み動作を、クロック信号ＣＬＫの周波数に制約されず確実に行うことが可能になり、このＲＡＭ３２からのデータ読み出し状態を正確に検証することができる。
【００７６】
図８（ｂ）に示すように、ＲＯＭ３３のセットアップ試験では、このＲＯＭ３３へのアドレス信号の出力時に、待機信号ＷＡＴに“Ｈ”が出力され、通常の動作が行われる。次に、ＲＯＭ３３からのデータ読み出し時に、待機信号ＷＡＴに“Ｌ”が出力され、このＲＯＭ３３からのデータ読み出し時間が２サイクルに引き伸ばされる。これにより、ＲＯＭ３３からの読み出し動作を、クロック信号ＣＬＫの周波数に制約されず確実に行うことが可能になり、このＲＯＭ３３へのアドレス信号のセットアップ状態を正確に検証することができる。
【００７７】
ＲＯＭ３３のホールド試験では、ＲＯＭ３３へのアドレス信号の出力時に、待機信号ＷＡＴに“Ｌ”が出力され、このＲＯＭ３３に対するアドレス信号の出力が２サイクルに引き伸ばされる。次に、ＲＯＭ３３からの読み出し時に、待機信号ＷＡＴに“Ｈ”が出力され、通常の読み出し動作が行われる。これにより、ＲＯＭ３３へのアドレス信号の出力を、クロック信号ＣＬＫの周波数に制約されず確実に行うことが可能になり、このＲＯＭ３３からのデータ読み出し状態を正確に検証することができる。
【００７８】
以上のように、この第５の実施形態の半導体集積回路は、待機信号ＷＡＴに応じてＲＡＭ３２とＲＯＭ３３に遅延クロック信号ＤＣＫを与える遅延部８０を有している。これにより、第４の実施形態の利点に加えて、ＲＡＭ３２とＲＯＭ３３のアドレスセットアップ試験とデータホールド試験を、クロック信号ＣＬＫの周波数に制約されずに、容易かつ詳細に行うことができるという利点がある。
【００７９】
（第６の実施形態）
図９は、本発明の第６の実施形態を示す半導体集積回路の構成図であり、図７中の要素と共通の要素には共通の符号が付されている。
【００８０】
この半導体集積回路は、図７の半導体集積回路に、出力切替部９１と表示出力用の３入力のＡＮＤ９２を設けたものである。出力切替部９１は、出力部５０から出力される信号Ｓ５１〜Ｓ５３と図示しない内部回路から外部に出力される信号とを、モード信号ＭＤに基づいて切り替えて、出力端子１０４〜１０６に出力するものである。一方、ＡＮＤ９２は、出力部５０から出力される信号Ｓ５１〜Ｓ５３の論理積を取り、その結果を出力信号Ｓ９２として出力するものである。ＡＮＤ９２の出力側は、出力端子１０７に接続されている。その他の構成は、図７と同様である。
【００８１】
出力切替部９１では、モード信号ＭＤによって試験動作が指定されると、出力部５０の信号Ｓ５１〜Ｓ５３側が選択され、これらの信号Ｓ５１〜Ｓ５３が出力端子１０４〜１０６に出力される。また、モード信号ＭＤによって通常動作が指定されると、出力切替部９１では内部回路側が選択され、この内部回路の信号が、出力端子１０４〜１０６に出力される。これにより、通常動作時の外部信号出力用の端子と、試験動作時の試験結果の信号出力用の端子を共用することが可能になり、外部端子数を削減することができる。
【００８２】
一方、ＡＮＤ９２では信号Ｓ５１〜Ｓ５３の論理積がとられ、出力端子１０７から出力される。従って、信号Ｓ５１〜Ｓ５３がすべて“Ｈ”、即ち、判定部４０における判定結果がすべて“一致”の場合に、出力端子１０７から“Ｈ”の信号が出力される。これにより、出力端子１０７に、例えば、ＬＥＤ（発光ダイオード）等の表示素子を接続することにより、試験結果の良否を簡単に表示することができる。
【００８３】
以上のように、この第６の実施形態の半導体集積回路は、試験結果の信号Ｓ５１〜Ｓ５３と、通常動作時の外部出力信号を、モード信号ＭＤに基づいて切り替えて出力端子１０４〜１０６に出力する出力切替部９１を有しているので、外部端子数を削減することができる。また、試験結果の信号Ｓ５１〜Ｓ５３を一本化して出力するＡＮＤ９２を有しているので、ＬＥＤ等によって試験結果を簡単に表示することができるという利点がある。
【００８４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００８５】
（ａ）　図１中の判定部４０及び出力部５０の構成は、図示したものに限定されない。同等の機能を有するものであれば、どのような回路構成でも適用可能である。
【００８６】
（ｂ）　図４中の命令記憶部６０の構成は、図示したものに限定されない。直列データで与えられるコマンドを、並列データに変換して記憶するものであれば同様に適用可能である。
【００８７】
（ｃ）　図６中の計数部７０や図７中の遅延部８０の構成は、図示したものに限定されない。同等の機能を有するものであれば、どのような回路構成でも適用可能である。
【００８８】
（ｄ）　図９では、ＡＮＤ９２によって信号Ｓ５１〜Ｓ５３を一本化し、ＬＥＤ表示等のための信号を生成しているが、信号Ｓ５１〜Ｓ５３として、一致時に“Ｌ”が出力されるのであれば、ＮＯＲ（否定的論理和ゲート）等を使用する必要がある。
【００８９】
（ｅ）　機能ブロック３１、ＲＡＭ３２及びＲＯＭ３３を、試験対象の機能ブロックとして説明したが、試験対象とする回路は任意である。
【００９０】
（ｆ）　命令記憶部６０は、外部から任意の試験用のコマンドを入力して記憶するようになっているが、試験内容が予め定められているのであれば、命令記憶部６０に代えて、予め試験用のコマンドが格納されたＲＯＭを用いても良い。更に、ＲＯＭ３３に試験用のコマンドを格納することができる未使用領域があれば、その未使用領域に試験用のコマンドを格納して、一部を命令記憶部として用いることができる。これにより、回路構成の簡素化が可能になる。
【００９１】
【発明の効果】
以上詳細に説明したように、第１〜第１１の発明によれば、試験対象の機能ブロックから出力されるデータと、これに対応して予め与えられた期待値データとを比較してこの機能ブロックの機能の良否を判定する判定部と、この判定部の判定結果を保持して出力端子に出力する出力部を有している。これにより、試験動作時のタイミング調整が容易になると共に、外部端子数を削減することができる。
【００９２】
第１２〜第１５の発明によれば、メモリに対する試験動作時に、待機信号に基づいてメモリに供給するクロック信号を遅延させる遅延部を有している。これにより、メモリのアドレスセットアップ試験やデータホールド試験を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積回路の構成図である。
【図２】従来の試験回路を備えた半導体集積回路の一例を示す構成図である。
【図３】図１の試験時の動作を示すタイムチャートである。
【図４】本発明の第２の実施形態を示す半導体集積回路の構成図である。
【図５】本発明の第３の実施形態を示す半導体集積回路の構成図である。
【図６】本発明の第４の実施形態を示す半導体集積回路の構成図である。
【図７】本発明の第５の実施形態を示す半導体集積回路の構成図である。
【図８】図７の試験時の動作を示すタイムチャートである。
【図９】本発明の第６の実施形態を示す半導体集積回路の構成図である。
【符号の説明】
１１〜１９　　入力端子
２１，２１Ａ〜２１Ｃ　　制御部
２２，２２Ａ　　逓倍部
２３　　セレクタ
３０　　内部バス
３１　　機能ブロック
３２　　ＲＡＭ
３３　　ＲＯＭ
４０　　判定部
５０　　出力部
６０　　命令記憶部
７０　　計数部
８０　　遅延部
９１　　出力切替部
９２　　ＡＮＤ
１０４〜１０７　　出力端子
【図１】
2004101242.tif 000003
【図２】
2004101242.tif 000004
【図３】
2004101242.tif 000005
【図４】
2004101242.tif 000006
【図５】
2004101242.tif 000007
【図６】
2004101242.tif 000008
【図７】
2004101242.tif 000009
【図８】
2004101242.tif 000010
【図９】
2004101242.tif 000011
【手続補正書】
【提出日】平成15年12月22日(2003.12.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、
前記メモリに対する試験動作時に、前記試験対象の機能ブロックからの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部と、
試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、
前記判定部の判定結果を保持して出力端子に出力する出力部とを、
備えたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路は、更に、
前記コマンド及び該コマンドに対応する期待値データが外部クロック信号に同期して直列データとして与えられ、該直列データを並列データに変換して記憶する命令記憶部を有することを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路は、更に、
試験動作時に、外部から与えられる外部クロック信号を所定の逓倍率で逓倍したクロック信号を生成して前記制御部及び前記機能ブロックに供給する逓倍部を有することを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路は、更に、
前記所定の逓倍率を前記コマンドとして前記命令記憶部から前記制御部を介して前記逓倍部に与えるように構成すると共に、
前記制御部からの制御信号に基づいて試験動作開始時から所定のクロック数の間、前記逓倍部で生成されたクロック信号の出力を停止させる調整部を有することを特徴とする半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
【従来の技術】
【特許文献１】特開２００１−３１９４９４号公報
図２は、従来の試験回路を備えた半導体集積回路の一例を示す構成図である。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１〜第４の発明は、メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、前記メモリに対する試験動作時に、前記試験対象の機能ブロックからの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部と、試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、前記判定部の判定結果を保持して出力端子に出力する出力部とを備えている。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
第１〜第４の発明によれば、以上のように半導体集積回路を構成したので、特にメモリの試験において、待機信号に基づいてこのメモリに供給されるクロック信号が遅延部によって遅延させられる。これにより、メモリのアドレスセットアップ試験やデータホールド試験が容易に行われる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
【発明の効果】
以上詳細に説明したように、第１〜第４の発明によれば、メモリに対する試験動作時に、待機信号に基づいてメモリに供給するクロック信号を遅延させる遅延部を有している。これにより、メモリのアドレスセットアップ試験やデータホールド試験を容易に行うことができる。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】削除
【補正の内容】