(57)【要約】【課題】不揮発性半導体記憶素子の製造バラツキに合わせて、書き込み・消去電圧を発生させることのできる基準電圧発生回路を提供する。【解決手段】一定の基準電圧を発生する基準電圧源１０と、メモリセルトランジスタと同一工程で製造された擬似セルＭ１のオン電流を測定する擬似セル測定回路１２と、擬似セル測定回路の出力をＡ／Ｄ変換するＡ／Ｄコンバータ１４と、Ａ／Ｄコンバータ１４の出力に基づいて、基準電圧源の出力電圧を補正して基準電圧として出力する基準電圧補正回路１６とを有しており、メモリセルトランジスタのトンネル酸化膜厚のバラツキに合わせた基準電圧を発生させることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置の基準電圧発生回路において、所定の電圧を出力する基準電圧源と、メモリセルトランジスタのゲート絶縁膜厚に依存する特性値を測定する測定回路と、前記測定回路の測定結果に基づいて前記所定の電圧を補正して基準電圧として出力する基準電圧補正回路、とを有することを特徴とする基準電圧発生回路。
【請求項２】
前記特性値が、メモリセルトランジスタと同一のゲート絶縁膜厚を有するトランジスタのゲート電極に固定電位を印加した時に流れるオン電流であることを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記特性値が、メモリセルトランジスタと同一のゲート絶縁膜厚を有するトランジスタのゲート電極と半導体基板との間の容量であることを特徴とする請求項１記載の基準電圧発生回路。
【請求項４】
前記メモリセルトランジスタがフローティングゲートを有し、前記ゲート絶縁膜がトンネル酸化膜である請求項１乃至３のいずれか１項に記載の基準電圧発生回路。
【請求項５】
不揮発性半導体記憶装置の基準電圧発生回路において、所定の電圧を出力する基準電圧源と、メモリセルトランジスタと同一のゲート絶縁膜厚を有し、ゲート電極に固定電位が印加されるトランジスタと、このトランジスのオン電流を検出する抵抗と、この抵抗により検出された検出値に基づいて前記所定の電圧を補正して基準電圧として出力する基準電圧補正回路、とを有することを特徴とする基準電圧発生回路。
【請求項６】
前記検出値をＡ／Ｄ変換するＡ／Ｄコンバータを有し、このＡ／Ｄコンバータの出力に基づいて前記基準電圧補正回路が前記補正を行うことを特徴とする請求項５記載の基準電圧発生回路。
【請求項７】
不揮発性半導体記憶装置の基準電圧発生回路において、所定の電圧を出力する基準電圧源と、メモリセルトランジスタと同一のゲート絶縁膜厚を有するトランジスタと、このトランジスタのゲート電極と固定電位との間に接続された第２のトランジスタと、この第２のトランジスタがオンとなり、前記ゲート電極と半導体基板との間の容量が前記固定電位に向けて充電され始めてから所定時間後の前記ゲート電極の電位を保持する手段と、この保持された電位の値に基づいて前記所定の電圧を補正して基準電圧として出力する基準電圧補正回路、とを有することを特徴とする基準電圧発生回路。
【請求項８】
前記保持する手段がＡ／Ｄコンバータであることを特徴とする請求項７記載の基準電圧発生回路。
【請求項９】
前記メモリセルトランジスタがフローティングゲートを有し、前記ゲート絶縁膜がトンネル酸化膜である請求項５乃至８のいずれか１項に記載の基準電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準電圧発生回路に関し、特に不揮発性半導体記憶装置の高電圧発生回路に使用される基準電圧発生回路に関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ、フラッシュメモリ等の電気的にプログラム可能な不揮発性半導体記憶装置においては、トンネル酸化膜を介してフローティングゲートへ電荷を注入、あるいは、フローティングゲートから電荷を抜き取ることによりメモリセルへのデータの書き込みあるいは消去が行われる。したがって、トンネル酸化膜を薄くすることが書き込み・消去にかかる時間を短くすることに通じ、製造プロセスの改良が進められている。
【０００３】
書き込み・消去にかかる時間を短くするもう一つの要因は、書き込み・消去に必要な高電圧Ｖｐｐを高くすることである。しかし、このトンネル酸化膜とＶｐｐには、トンネル酸化膜が薄い場合、Ｖｐｐが低くとも十分データ書き換え可能であるが、Ｖｐｐが高すぎるとトンネル酸化膜を破壊し、厚い場合、Ｖｐｐが高くてもトンネル酸化膜は破壊しにくいが、Ｖｐｐが低いとデータ書き換えしにくくなるという関係が成り立つ。
【０００４】
このため、製造面でみた場合、不揮発性半導体記憶装置のウェーハープロセス終了後のテストにおけるＶｐｐ値は、書き込み・消去特性ならびに信頼性の保証のために、トンネル酸化膜が厚い場合を想定した最小Ｖｐｐ値と、トンネル酸化膜が薄い場合を想定した最大Ｖｐｐ値をテスト規格としてテストする必要がある。しかし、この場合、本来良好に動作する製品を不要に不良としているという問題がある。
【０００５】
更に、不揮発性半導体記憶装置のデータ書き換え時間は、データ書き換えの回数が増すほどトンネル酸化膜の劣化により長くなる傾向があり、データ書き換え回数の保証の面で、トンネル酸化膜厚とＶｐｐの調整を難しいものとしている。
【０００６】
製造プロセスのばらつきに起因する書き込み・消去特性の違いに対応するために、低いＶｐｐ値でテストを開始し、データ書き込み後のベリファイ読み出し動作で書き込み不良と判定される毎にＶｐｐ値を段階的に高くしていく方法が提案されている。（例えば特許文献１参照）
【０００７】
図７は、特許文献１に開示された高電圧発生回路の構成を示す回路図である。この高電圧発生回路は、昇圧回路５ａ、発振回路５ｂ、検出回路５ｃ、比較回路５ｄおよび基準電圧発生回路５ｅとから構成されている。
【０００８】
昇圧回路５ａは発振回路５ｂから入力される相補のクロック信号φおよびφ＿により動作するチャージポンプ回路である。
【０００９】
検出回路５ｃは、高電圧Ｖｐｐの出力端子と接地電位との間に直列に接続された分圧用の抵抗Ｒ１とＲ２により構成され、抵抗Ｒ１と抵抗Ｒ２の接続点からＶｐｐのレベルに応じた分圧電圧Ｖａを比較回路５ｄの非反転入力端子へ出力する。また、基準電圧発生回路５ｅからは、基準電圧Ｖｒｅｆが比較回路５ｄの反転入力端子へ出力される。
【００１０】
比較回路５ｄからは、分圧電圧Ｖａと基準電圧Ｖｒｅｆの比較結果が制御信号Ｃｏｕｔとして発振回路５ｂへ出力される。制御信号Ｃｏｕｔは、分圧電圧Ｖａが基準電圧Ｖｒｅｆよりも低い時には発振回路５ｂを動作させ、高いときには停止させるように発振回路５ｂを制御する。その結果、分圧電圧Ｖａと基準電圧Ｖｒｅｆとが一致するように制御された高電圧Ｖｐｐが高電圧発生回路から出力されることとなる。
【００１１】
特許文献１においては、図７の基準電圧発生回路５ｅとしてＶｒｅｆを段階的に変化させる制御回路を有するものを用いることにより、あるいは、図７の高電圧発生回路の検出回路５ｃに代えて図８に示されるような検出回路を用いて分圧比を段階的に変化させることによりＶｐｐを段階的に変化させている。
【００１２】
【特許文献１】
特開平１０−２４１３８８号公報（図４および図１１）
【００１３】
【発明が解決しようとする課題】
前述したトンネル酸化膜が厚い場合を想定した最小Ｖｐｐ値と、トンネル酸化膜が薄い場合を想定した最大Ｖｐｐ値を用いてテストする方法では、本来良好に動作する製品を不要に不良としている問題があるが、特許文献１に開示された手法によれば、このような問題は解決される。しかしながら、特許文献１の手法では、書き込みおよびベリファイ読み出しが繰り返されるため、長大なテスト時間を必要とするという問題があり、さらに、実際に使用される場合に書き込み・ベリファイ時間が長くなってしまうという問題がある。
【００１４】
【課題を解決するための手段】
上記の課題を解決するため、本発明の基準電圧発生回路は、不揮発性半導体記憶装置の基準電圧発生回路において、所定の電圧を出力する基準電圧源と、メモリセルトランジスタのゲート絶縁膜厚に依存する特性値を測定する測定回路と、前記測定回路の測定結果に基づいて前記所定の電圧を補正して基準電圧として出力する基準電圧補正回路、とを有することを特徴とする。
【００１５】
また、本発明の基準電圧発生回路は、前記特性値が、メモリセルトランジスタと同一のゲート絶縁膜厚を有するトランジスタのゲート電極に固定電位を印加した時に流れるオン電流であることを特徴とする。
【００１６】
また、本発明の基準電圧発生回路は、前記特性値が、メモリセルトランジスタと同一のゲート絶縁膜厚を有するトランジスタのゲート電極と半導体基板との間の容量であることを特徴とする。
【００１７】
また、本発明の基準電圧発生回路は、不揮発性半導体記憶装置の基準電圧発生回路において、所定の電圧を出力する基準電圧源と、メモリセルトランジスタと同一のゲート絶縁膜厚を有し、ゲート電極に固定電位が印加されるトランジスタと、このトランジスのオン電流を検出する抵抗と、この抵抗により検出された検出値に基づいて前記所定の電圧を補正して基準電圧として出力する基準電圧補正回路、とを有することを特徴とする。
【００１８】
また、本発明の基準電圧発生回路は、前記検出値をＡ／Ｄ変換するＡ／Ｄコンバータを有し、このＡ／Ｄコンバータの出力に基づいて前記基準電圧補正回路が前記補正を行うことを特徴とする。
【００１９】
また、本発明の基準電圧発生回路は、不揮発性半導体記憶装置の基準電圧発生回路において、所定の電圧を出力する基準電圧源と、メモリセルトランジスタと同一のゲート絶縁膜厚を有するトランジスタと、このトランジスタのゲート電極と固定電位との間に接続された第２のトランジスタと、この第２のトランジスタがオンとなり、前記ゲート電極と半導体基板との間の容量が前記固定電位に向けて充電され始めてから所定時間後の前記ゲート電極の電位を保持する手段と、この保持された電位の値に基づいて前記所定の電圧を補正して基準電圧として出力する基準電圧補正回路、とを有することを特徴とする。
【００２０】
また、本発明の基準電圧発生回路は、前記保持する手段がＡ／Ｄコンバータであることを特徴とする。
【００２１】
また、本発明の基準電圧発生回路は、前記メモリセルトランジスタがフローティングゲートを有し、前記ゲート絶縁膜がトンネル酸化膜であることを特徴とする。
【００２２】
本発明では、メモリセルトランジスタのゲート絶縁膜厚に依存する特性値を測定して、この測定結果に基づいて補正された基準電圧を出力する構成としたので、個々の製品の出来映えに対応した最適な書き込み・消去電圧を発生することができる。
【００２３】
【発明の実施の形態】
（実施の形態１）図１を参照すると、本発明の実施の形態１としての基準電圧発生回路が示されている。本実施の形態は、メモリセルトランジスタのゲート絶縁膜であるトンネル酸化膜厚に依存する特性値として、メモリセルトランジスタと同一工程で製造され、同じトンネル酸化膜厚を有する擬似セルのフローティングゲートに固定電圧を印加した時に流れるオン電流Ｉｏｎを測定し、この測定結果に基づいて補正された基準電圧を出力するものである。
【００２４】
本基準電圧発生回路は、一定の電圧Ｖｏｕｔを出力する基準電圧源１０と、擬似セル測定回路１２と、擬似セル測定回路１２の出力信号Ｖｓの電圧値を変換するＡ／Ｄコンバータ１４と、Ａ／Ｄコンバータ１４の出力結果に基づいて、前述したＶｏｕｔを補正して基準電圧Ｖｒｅｆとして出力する基準電圧補正回路１６を設けた構成となっている。
【００２５】
基準電圧源１０は、電源電圧依存性、温度依存性、トランジスタの閾値電圧Ｖｔやゲート長Ｌ依存性を抑えて設計されたものとする。その詳細な構成は、当業者にバンドギャップ型リファレンス回路としてよく知られており（例えば、特開平１１−２４７６８号公報参照）、また本発明とは直接関係しないので省略する。
【００２６】
基準電圧源１０の出力Ｖｏｕｔは、擬似セル測定回路１２の擬似セルＭ１の電荷を蓄えるフローティングゲートＦＧに直接配線されている。擬似セルＭ１のドレインとソースは、それぞれ、一端がＶｏｕｔに接続されたオン電流を検出するための抵抗Ｒ１１の他端と、停止信号がゲートに入力され、ソースがＧＮＤに接続されたＮｃｈトランジスタＮ１のドレインに接続されている。これにより、抵抗Ｒ１１と擬似セルＭ１の接続点から出力される信号Ｖｓの電圧値は、抵抗Ｒ１１と、擬似セルＭ１とＮｃｈトランジスタＮ１のオン抵抗の和との抵抗比で決定される。
【００２７】
図１において、擬似セルＭ１のコントロールゲートはフローティングゲートと接続しているが、コントロールゲートをフローティング状態としてもよい。
【００２８】
仮に理想的な製造条件の中心値で作られた場合の信号Ｖｓの電圧値をＶｃｅｎｔｅｒとする。本発明で問題とするところの製造条件で、トンネル酸化膜厚のバラツキは、薄い場合、擬似セルＭ１のオン電流Ｉｏｎが大きくなり出力電圧値Ｖｓは、Ｖｓ＜Ｖｃｅｎｔｅｒとなる。厚い場合、Ｖｓ＞Ｖｃｅｎｔｅｒとなる。擬似セルＭ１は、メモリセルトランジスタと同一工程で製造されるので、トンネル酸化膜の厚さやその他の特性も同じであり、Ｖｓはトンネル酸化膜のばらつきを反映した値となる。
【００２９】
この信号電圧Ｖｓは、Ａ／Ｄコンバータ１４において、Ａ／Ｄコンバートされる。Ａ／Ｄコンバータとしては、図２に示すような並列型Ａ／Ｄコンバータが使用できる。並列型Ａ／Ｄコンバータの詳細な構成は、当業者によってよく知られており、省略するが、並列型Ａ／Ｄコンバータはｎ個の比較器Ｃ１−Ｃｎを有し、これらの非反転入力にアナログ入力としての擬似セル測定回路の出力電圧Ｖｓが共通に入力される。
【００３０】
比較器Ｃ１−Ｃｎの反転入力には、ｎ＋１個の抵抗Ｒからなる抵抗列により発生されたｎ個の基準電圧がそれぞれ入力される。この例では、基準電圧源１０の出力Ｖｏｕｔを基に各基準電圧を発生している。その結果、入力電圧Ｖｓが基準電圧よりも高い比較器Ｃの出力はすべて”Ｈ”レベルとなり、入力電圧Ｖｓが基準電圧よりも低い比較器Ｃの出力はすべて”Ｌ”レベルとなる。コード制御回路２０では、比較器Ｃの出力が”Ｈ”レベルから”Ｌ”レベルへ変化する境界部分が検出され、その出力がＲＯＭにより構成されたエンコーダによりエンコードされてデジタル出力Ｓ０−Ｓｍとして出力される。このＲＯＭの内容は、トンネル酸化膜厚と擬似セルＭ１のオン電流の関係から、基準電圧補正回路１６の補正量が最適となるようにプログラムされる。
【００３１】
ここで、コード制御回路２０から出力されるモニター信号Ｍｏｎｉｔｏｒは、Ａ／Ｄ変換出力Ｓ０−Ｓｍを不揮発性半導体記憶装置から外部へモニター信号Ｍｏｎｉｔｏｒとして出力するものである。モニター信号Ｍｏｎｉｔｏｒの出力方式は、特に規定するものでなく、Ａ／Ｄコンバータ１４の出力に対応する全Ｂｉｔ分を１本の信号にシリアルに出力するものでも、全Ｂｉｔ分を並列に出力するのでも構わない。
【００３２】
このモニター信号Ｍｏｎｉｔｏｒは、通常の書き込み・消去動作になんら寄与しない。しかし、製造プロセス終了後のテストの際、このモニター信号Ｍｏｎｉｔｏｒを読み取り、テスト規格に最適な値を設定する上で重要な情報を提示している。すなわち、モニター信号Ｍｏｎｉｔｏｒで擬似セルＭ１のトンネル酸化膜が薄いと測定された場合は、テスト規格におけるＶｐｐの許容最小値を緩和することができ、厚いと測定された場合は、テスト規格におけるＶｐｐの許容最大値を緩和することができる。
【００３３】
図３は、本実施の形態における基準電圧補正回路１６の構成を示す図である。基準電圧補正回路１６は、演算増幅器３０と、演算増幅器３０の出力とＧＮＤとの間に接続されたｍ＋１個の抵抗Ｒ３１−Ｒ３ｍ＋１からなる抵抗列と、各抵抗同士の接続点と演算増幅器３０の反転入力の間に接続されたｍ＋１個のトランスファゲートＴＧ０−ＴＧｍとで構成されている。演算増幅器３０の非反転入力に基準電圧源１０の出力Ｖｏｕｔが入力され、トランスファゲートＴＧ０−ＴＧｍにオン・オフ制御入力としてＡ／Ｄコンバータ１４の出力Ｓ０−Ｓｍがそれぞれ入力されることにより、演算増幅器３０から補正された基準電圧Ｖｒｅｆが出力される。
【００３４】
ここで、Ａ／Ｄコンバータ１４および基準電圧補正回路１６は、擬似セル測定回路１２との組合せから所望の精度が得られるよう設計することを除けば、そのビット数ｎ，ｍはなんら限定されるものではない。
【００３５】
以下、本実施例の動作につき図４のタイミング図を用いて説明する。このタイミング図は、製品の状態を代表的な命令としてＴ１電源投入、Ｔ２消去、Ｔ３書込みの３つの動作に分けている。
【００３６】
Ｔ１は電源投入時の状態を示しており、電源投入から一定時間後に基準電圧源１０は、一定電圧Ｖｏｕｔを出力する。擬似セル測定回路１２は、Ｔ２の消去動作、Ｔ３の書き込み動作モードにする各々Ｅｒａｓｅ信号、Ｗｒｉｔｅ信号と連動させて停止信号が”Ｈ”レベルとされる。停止信号が”Ｈ”レベルの期間、擬似セル測定回路１２は、擬似セルＭ１のトンネル酸化膜の厚さに応じたＩｏｎに対応した信号電圧値ＶｓをＡ／Ｄコンバータ１４に伝える。
【００３７】
以降Ａ／Ｄコンバータ１４のコード制御回路は、比較器Ｃ１−Ｃｎの出力結果から基準電圧補正回路１６の補正量を決め、トランスファゲートＴＧ０−ＴＧｍのオン・オフ制御信号Ｓ０−Ｓｍを基準電圧補正回路１６に出力する。又、同時にコンバートされた結果をモニター信号Ｍｏｎｉｔｏｒとして出力する。基準電圧補正回路１６は、Ｖｏｕｔを補正した値をＶｒｅｆとして出力する。
【００３８】
図４に示したＶｐｐは、本実施の形態の基準電圧発生回路を図７と同様の高電圧発生回路に適用して発生される、ＥＥＰＲＯＭやフラッシュメモリの書き込み・消去に際し使用される高電圧である。図４には、擬似セル測定回路１２の出力Ｖｓ、基準電圧補正回路１６の出力Ｖｒｅｆ、高電圧Ｖｐｐが、擬似セルＭ１のトンネル酸化膜の厚さに応じて変わる特性が示されている。
【００３９】
（実施の形態２）図５を参照すると、本発明の実施の形態２としての基準電圧発生回路が示されている。本実施の形態は、メモリセルトランジスタのゲート絶縁膜であるトンネル酸化膜厚に依存する特性値として、メモリセルトランジスタと同一工程で製造され、同じトンネル酸化膜厚を有する擬似セルのフローティングゲートと半導体基板間の容量を測定し、この測定結果に基づいて補正された基準電圧を発生するものである。
【００４０】
本実施の形態では、基準電圧源１０から出力されるＶｏｕｔを擬似セル測定回路２２内でトランスファーゲートＴＧを介した後に擬似セルＭ２のフローティングゲートＦＧに直接配線している。コントロールゲートＣＧはフローティングゲートＦＧと接続しているが、コントロールゲートＣＧはフローティングとしてもよい。そして擬似セルＭ２のソース、ドレインは半導体基板と同電位のＧＮＤへと接地している。トランスファーゲートＴＧへの制御信号として、一方の入力にクロック信号ＣＬＫが入力され、他方の入力に停止信号が入力されるＮＡＮＤゲート２６の出力信号が接続されている。基準電圧源１０および基準電圧補正回路１６の構成は、実施の形態１と同様である。
【００４１】
このＣＬＫ信号および停止信号が共に”Ｈ”レベルから”Ｌ”レベルに変化するとトランスファゲートＴＧがオンとなり、トランスファゲートＴＧのオン抵抗を介してフローティングゲートＦＧと半導体基板間の容量が充電され、最終的にフローティングゲートの電位は、はぼ、Ｖｏｕｔ電圧値に達する。このＶｏｕｔ電圧値に達するまでの遅延時間は、フローティングゲートＦＧと半導体基板間の容量の違いにより異なるので、この違いを利用して容量を測定している。
【００４２】
ＣＬＫ信号は、この遅延時間の差を計測するためのタイミングを計るためのもので、その反転信号ＣＬＫ＿が信号ＶｓをＡ／Ｄ変換するＡ／Ｄコンバータ２４のラッチ機能を有する比較器、Ａ／Ｄ変換結果を固定するためにＡ／Ｄコンバータ２４のコード制御回路のラッチ回路にも配線されている。ＣＬＫ信号および停止信号が共に”Ｈ”レベルから”Ｌ”レベルに変化してから所定の遅延時間後にラッチされた信号Ｖｓの値がＡ／Ｄコンバータ２４から出力される。本実施の形態のＡ／Ｄコンバータ２４は、これらのラッチ機能を有する点のみが実施の形態１のＡ／Ｄコンバータ１４と異なっている。
【００４３】
具体的な設計において、擬似セルＭ２のトンネル酸化膜の厚さによる遅延時間を判定しにくい場合、適宜、擬似セルＭ２を並列に追加することで補うことができる。また、擬似セルＭ２に抵抗Ｒｄが並列に接続されている。この抵抗Ｒｄは、擬似セルＭ２の容量の測定を妨げない程度に高抵抗とし、ＣＬＫ信号がトランスファーゲートＴＧをオフとした期間に信号ＶｓをＧＮＤレベルにする役割を担う。また、この抵抗Ｒｄの代わりにトランジスタを設けて、信号Ｖｓの値がＡ／Ｄコンバータによりラッチされた後の所定のタイミングでこのトランジスタにパルスを入力して信号ＶｓをＧＮＤレベルとしてもよい。
【００４４】
このような構成により、トンネル酸化膜の厚さに応じて補正された基準電圧Ｖｒｅｆの結果、および擬似セル測定回路の出力Ｖｓの波形を、図６にＴ１の電源投入時とＴ４の書き込み又は消去動作時にわけて示す。Ｔ４の書き込み又は消去動作開始後、ＣＬＫの変化に応じて信号Ｖｓが所定の電圧に達する遅延をトンネル酸化膜の薄い場合、厚い場合の例で波形を示した。
【００４５】
トンネル酸化膜が薄い場合、容量値は大きくなり所定のタイミングで擬似セル測定回路２２の出力Ｖｓの電圧値をＡ／Ｄコンバータ２４がラッチした場合、Ｖｓの値は小さくなる。また、厚い場合、容量値は小さくなり、出力Ｖｓは高い電圧値を示す。図６は、ラッチされた時点の出力Ｖｓの電圧値がトンネル酸化膜の厚さに依存していることと、最終的な補正された出力Ｖｒｅｆを示している。
【００４６】
なお、実施の形態例に基づいて説明したが、本発明は、上記実施の形態例の構成に限定されるものではなく、上記実施の形態例の構成から種々の変形を施したものも、本発明の範囲に含まれる。例えば、実施の形態例では、基準電圧補正回路はデジタル的に補正を行っているが、純粋にアナログ回路で構成することも可能であり、この場合Ａ／Ｄコンバータは不要である。
【００４７】
また、実施の形態例では、フローティングゲート下のゲート絶縁膜であるトンネル酸化膜厚が変動の主要因であることを念頭に置いているが、コントロールゲートとフローティングゲート間のゲート絶縁膜が変動の主要因である場合は、実施の形態２においてフローティングゲートを接地し、コントロールゲートと基板間の容量を測定するように構成することができる。
【００４８】
また、フローティングゲートを有する不揮発性半導体記憶装置に基づいて説明したが、ゲート絶縁膜として酸化膜と窒化膜の複合膜を有するＭＮＯＳメモリやＭＯＮＯＳメモリ等の不揮発性半導体記憶装置にも、本発明を適用することができる。
【００４９】
【発明の効果】
以上説明したように、本発明では不揮発性半導体記憶装置の製造バラツキを基準電圧発生回路内で補正しているので、高電圧発生回路の出力Ｖｐｐは、メモリセルへの書き込み・消去に際し、トンネル酸化膜厚に応じた個々の製品に適した値として供給できるという効果が得られる。従って、量産時の歩留まりを高いものとすることができる。しかも、書き込み、ベリファイ読み出しを繰り返して個々の製品の出来映えを把握する必要がないため、長大なテスト時間を必要としないし、実使用時も書き込み・消去時間を短くすることができるという効果が得られる。
【００５０】
さらには、本発明では、モニター信号Ｍｏｎｉｔｏｒからメモリセルの特性を読み取れるので、不当に厳しいテスト規格を設定することなく製造後のテストが行える為、更に歩留まりを向上させることもできる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の基準電圧発生回路の構成を示す図である。
【図２】本発明の実施の形態１の基準電圧発生回路におけるＡ／Ｄコンバータの構成を示す図である。
【図３】本発明の実施の形態１の基準電圧発生回路における基準電圧補正回路の構成を示す図である。
【図４】本発明の実施の形態１の基準電圧発生回路の動作を示す図である。
【図５】本発明の実施の形態２の基準電圧発生回路の構成を示す図である。
【図６】本発明の実施の形態２の基準電圧発生回路の動作を示す図である。
【図７】従来技術による基準電圧発生回路を有する高電圧発生回路の構成を示す図である。
【図８】従来技術による高電圧発生回路における高電圧検出回路の構成を示す図である。
【符号の説明】
１０  基準電圧源
１２，２２  擬似セル測定回路
１４，２４  Ａ／Ｄコンバータ
１６  基準電圧補正回路
３０  演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004213747.tif 000007
【図６】
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【図７】
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【図８】
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