(57)【要約】【課題】ダイナミック回路設計者が、ＳＯＩ材料において作製される任意のダイナミック回路の設計を最適化できるようになること【解決手段】本発明は、シリコン・オン・インシュレータ（ＳＯＩ）プロセスにおいてダイナミック回路を設計するためのシステムおよび方法に関し、その方法は少なくとも１つの論理回路を用いてダイナミック回路を表現するステップを含み、その少なくとも１つの論理回路は、ＤＮＧ電界効果トランジスタ（ＦＥＴ）を含むＯＲ回路と、上記ＤＮＧ  ＦＥＴを含まないＯＲ回路と、ＡＮＤ回路とからなるグループから選択され、またその少なくとも１つの論理回路は、そのグループの各回路の基体電圧特性にしたがって選択される。   【選択図】図２
2004153805.tif 000002
【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ（ＳＯＩ）プロセスでダイナミック回路を設計する方法であって、
少なくとも１つの論理回路を用いて前記ダイナミック回路を表現するステップを含み、前記少なくとも１つの論理回路は、
ＤＮＧ電界効果トランジスタ（ＦＥＴ）を含むＯＲ回路と、
前記ＤＮＧ  ＦＥＴを含まないＯＲ回路と、
ＡＮＤ回路とからなるグループから選択され、
前記少なくとも１つの論理回路は、前記グループの各回路の基体電圧特性によって選択される方法。
【請求項２】
前記ＡＮＤ回路は最も高い基体電圧特性を示し、
ＤＮＧ  ＦＥＴを含む前記ＯＲ回路は高い基体電圧特性を示し、
ＤＮＧ  ＦＥＴを含まない前記ＯＲ回路は低い基体電圧特性を示す請求項１に記載の方法。
【請求項３】
前記少なくとも１つの論理回路は、
クロック駆動式プリチャージＦＥＴを備え、該クロック駆動式プリチャージＦＥＴのソース端子はストレージノードに接続され、
前記ストレージノードに接続されるインバータを備え、該インバータは、ホルダＦＥＴに接続されるフィードバックループを有し、
前記プリチャージＦＥＴおよび前記ホルダＦＥＴそれぞれのドレイン端子に接続されている電圧源と、
１つあるいは複数のプルダウンＦＥＴを備え、該１つあるいは複数のプルダウンＦＥＴのうち第１のプルダウンＦＥＴのドレイン端子は、前記クロック駆動式プリチャージＦＥＴの前記ソース端子および前記ホルダＦＥＴのソース端子に接続されている、請求項１に記載の方法。
【請求項４】
前記少なくとも１つの論理回路のフォワードインバータ比は、前記ダイナミック回路の動作特性を最適化する請求項３に記載の方法。
【請求項５】
前記動作特性は、
前記ダイナミック回路の消費電力と、
前記ダイナミック回路の回路面積と、
前記ダイナミック回路のスイッチング速度と、
前記ダイナミック回路のノイズ排除能力とのうちの１つを含む請求項４に記載の方法。
【請求項６】
シリコン・オン・インシュレータ（ＳＯＩ）ダイナミック回路をモデル化するためのシステムであって、
前記ＳＯＩダイナミック回路を表現するための回路モデルを含み、該回路モデルは、
クロック電界効果トランジスタ（ＦＥＴ）を含むＯＲ回路と、
前記クロックＦＥＴを含まないＯＲ回路と、
ＡＮＤ回路とからなるグループから選択され、
前記グループ内の各回路の動作特性にしたがって前記回路モデルを選択する回路セレクタとを含むシステム。
【請求項７】
前記動作特性は、少なくとも基体電圧特性を含む請求項６に記載のシステム。
【請求項８】
前記ＡＮＤ回路は最も高い基体電圧特性を示し、
クロックＦＥＴを含む前記ＯＲ回路は高い基体電圧特性を示し、
クロックＦＥＴを含まない前記ＯＲ回路は低い基体電圧特性を示す請求項７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダイナミック回路を設計することに関し、より具体的には、多くても３つの論理回路の組み合わせを通して、シリコン・オン・インシュレータ（ＳＯＩ）を利用する全てのダイナミック回路を表現するためのシステムおよび方法に関する。
【背景技術】
【０００２】
ダイナミック回路は高速論理ゲート用に設計された回路である。そのような回路の目的は通常は、利用可能な最も速いスイッチング速度を、取り得る最も低い消費電力で達成することである。ダイナミック回路は、相補形金属酸化膜半導体（ＣＭＯＳ）の速度および電力の利点を利用するために、バルクＣＭＯＳにおいて実施されてきた。最近になって集積回路技術が進歩し、ＳＯＩを利用する集積回路でも速度および電力に関して利点があることがわかってきた。
【０００３】
図１ＡはＣＭＯＳ素子１００の断面図である。ｐ型の基体／基板１０１は、２つのｎ型ウエルと、ソース１０２と、ドレイン１０３とを含む。ゲート端子１０４が、ソース１０２およびドレイン１０３とともに、ＣＭＯＳ電界効果トランジスタ（ＣＭＯＳＦＥＴ）を形成する。動作時に、通常は、ソース１０２と基体／基板１０１との間、およびドレイン１０３と基体／基板１０１との間に大きなキャパシタンスが形成される。このキャパシタンスは、スイッチング速度を遅らせるだけでなく、消費電力の増加の一因にもなる。
【０００４】
図１ＢはＳＯＩ素子１０５の断面図である。ＳＯＩ素子１０５はｎ型ソース１０９と、ゲート端子１１１と、ｐ型基板１０６と、ｎ型ドレイン１１０とを含む。しかしながら、バルクＣＭＯＳ素子１００とは異なり、酸化物層１０７がソース１０９およびドレイン１１０を基体１０８から分離する。ソース−基体間、およびドレイン−基体間接合が分離されるので、ＳＯＩ素子１０５では、ＣＭＯＳ素子１００の場合ほど高い接合キャパシタンスは形成されない。結果として、ＳＯＩを利用する設計は、ＣＭＯＳ設計よりも、概ね３０％だけ高速であり、消費電力が通常８０％低減される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＯＩを利用する素子における接合を分離する結果、その素子が収容される回路の構成によっては、基体電圧がフローティング状態になる場合がある。対照的に、バルクＣＭＯＳ素子の基体電圧は、多かれ少なかれ一定のままである。それゆえ、ＳＯＩを利用する技術において基体がフローティング状態になる効果として、ダイナミック回路の設計において問題が生じる。
【課題を解決するための手段】
【０００６】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）プロセスにおいてダイナミック回路を設計するためのシステムおよび方法に関し、その方法は少なくとも１つの論理回路を用いてダイナミック回路を表現するステップを含み、その少なくとも１つの論理回路は、ＤＮＧ電界効果トランジスタ（ＦＥＴ）を含むＯＲ回路と、上記ＤＮＧ  ＦＥＴを含まないＯＲ回路と、ＡＮＤ回路とからなるグループから選択され、またその少なくとも１つの論理回路は、そのグループの各回路の基体電圧特性にしたがって選択される。
【発明を実施するための最良の形態】
【０００７】
ダイナミック回路は通常、類似の基本部品で構成される。図２は本発明の一実施形態によるＯＲ論理回路の回路図である。図２は本発明にしたがって実施される１つの設計方法の説明で用いられる回路のうちの１つを示すが、簡単なダイナミック回路としても構成される。ＯＲ回路２０は、ストレージノード２３を適当な（所望の）電荷（値）にチャージするための役割を果たすように配置される１つのＦＥＴを含むことができる。このＦＥＴは一般的に「プリチャージ」ＦＥＴ２１と呼ばれる。ＯＲ回路２０などのダイナミック回路を構成する他の一般的なものには、ストレージノード２３を所望の電荷（値）に保持するように配置される別のＦＥＴがある。このＦＥＴは一般的に「ホルダ」ＦＥＴ２８と呼ばれ、回路技術全体の構成に応じて、ｐ型ＦＥＴあるいはｎ型ＦＥＴのいずれかにすることができる（通常、ｐ型、ＰＦＥＴである）。それらの通常構成のために、プリチャージＦＥＴ２１は一般的にホルダＦＥＴ２８と同じタイプ（ｐ型あるいはｎ型）になるであろう。
【０００８】
ＯＲ回路２０のようなダイナミック回路は一般的に、回路の評価中（すなわち回路の内容・電荷が読み出されるとき）に、ストレージノード２３のためのグランドへの経路を与えるように配置される別のＦＥＴも含むことができる。このＦＥＴは一般的に「プルダウン」ＦＥＴ２５と呼ばれる。その機能によって、ＦＥＴ２５は通常、大量の電流を吸い込む、すなわち流すようになるので、プルダウンＦＥＴ２５は一般的に容量が大きく、破損しにくいトランジスタである。さらに、プルダウンＦＥＴ２５の機能を構成する多数のＦＥＴが存在することもある。回路の構成によっては、ホルダおよびプリチャージＦＥＴにはＮＦＥＴを、プルダウンＦＥＴにはＰＦＥＴを用いることができることにさらに留意されたい。ＯＲ回路２０のようなダイナミック回路は、出力２９のために、ストレージノード２３上の値／電荷を反転する、インバータ２７などのフォワードインバータを有することもできる。
【０００９】
多くのダイナミック回路はクロック駆動式の回路である。つまり、クロックのサイクルは、クロックパルスによってトリガされる。通常ダイナミック回路に対して、２つのクロックフェーズ、すなわちプリチャージフェーズと評価フェーズとが存在する。プリチャージフェーズは一般的に、プルダウンＦＥＴ２５がオフされ、プリチャージＦＥＴ２１がオンするときに生じる。このフェーズでは通常、プリチャージＦＥＴ２１がストレージノード２３をチャージする。
【００１０】
評価フェーズは一般的に、クロック２４がハイ状態などの第２の状態にあるときに生じる。評価フェーズでは、ＯＲ回路２０が評価されることになるときに、プルダウンＦＥＴ２５がオンになる。その結果、プルダウンＦＥＴ２５はグランドへの経路を与えることができる。そしてＯＲ回路２０が評価されるようになる。どのＯＲ回路２０が評価中であるかによって、プルダウンＦＥＴ２５がオンになりストレージノード２３をディスチャージすることができるか、オフのままでホルダＦＥＴ２８を用いてストレージノード２３がその電荷を保持することになるかのいずれかになる。評価フェーズ中に、プルダウンＦＥＴ２５がホルダＦＥＴ２８よりも強くなるように、ホルダＦＥＴ２８は通常弱くなるように設計される。こうして、ストレージノード２３がディスチャージされ、ＯＲ回路２０が評価される。
【００１１】
プリチャージＦＥＴ２５がオフであり、ストレージノード２３が電荷を保持しているときに、通常プリチャージフェーズ中に複雑な状態が生じる。この状態において、プルダウンＦＥＴ２５上にノイズがあるときに、ある問題が生じることがある。閾値電圧に達するまでＦＥＴは通常オンしないが、その場合であっても、ゲート端子上の電圧が増加する場合には、素子内に依然として電流が漏れる場合がある（閾値下漏れ電流と呼ばれる）。ノイズにより、閾値下漏れ電流の量を増加させるのに十分な電圧が、ゲート端子に供給される場合があり、それにより、その回路が誤って評価されることがある。
【００１２】
ＳＯＩ素子内での電流漏えいの別の要因は、ＮＦＥＴ内に形成できる寄生バイポーラ接合トランジスタ（ＢＪＴ）である。再び図１Ｂを参照すると、ＮＦＥＴは一般的に、ｎ型ソース１０９（エミッタ）と、ｐ型基体１０８（ベース）と、ｎ型ドレイン１１０（コレクタ）とを含む。妥当な条件下のこの構成により、ＢＪＴが動作しＢＪＴ漏れ電流がＳＯＩ素子内に漏れる場合がある。このことは、ソース１０９の電圧が基体電圧未満まで降下する（すなわち、ベース−エミッタ間接合に順方向バイアスがかかる）ときに起こる場合がある。ソース１０２（図１Ａ）は通常、バルクＣＭＯＳ内の基板１０１（図１Ａ）に関連付けられるので、寄生ＢＪＴ漏れ電流は、依然として存在はするものの通常はそれが問題になることはない。
【００１３】
閾値下漏れ電流およびＢＪＴ漏れ電流を最小限に抑えるために、一般的には、回路のノイズを排除する能力が、高められる必要がある。回路のノイズ排除能力を高めるための１つの方法は、ホルダＦＥＴ２８のサイズを大きくすることである。一般的に、ホルダＦＥＴ２８のサイズを大きくすることにより、プルダウンＦＥＴ２５がオンしにくくなる。したがって、プルダウンＦＥＴ２５にノイズが付加される場合でも、そのＦＥＴが誤ってオンしにくくなる。しかしながら、ホルダＦＥＴ２８のサイズを大きくすることで、通常、所望のときにＯＲ回路２０を評価することも難しくなる。このように評価が難しくなるのは、一般的に、ホルダＦＥＴ２８およびプルダウンＦＥＴ２５がおそらく、ストレージノードの電荷をプルダウンするか保持するかで、競合することが多いからである。したがって、ＯＲ回路２０を評価するためには、一般に、プルダウンＦＥＴ２５のサイズをホルダＦＥＴ２８のサイズよりも大きくする必要がある。
【００１４】
回路のノイズ排除能力を高めるための別の方法は、フォワードインバータ比（ＦＩＲ）を変更することであろう。ＦＩＲは一般的に、回路のフォワードインバータのＦＥＴ間の比として考えられる。ＦＩＲ比が高くなると、通常トランジスタのスイッチングが速くなり、一方、ＦＩＲ比が低くなると、おそらくトランジスタのスイッチングが遅くなるであろう。その場合に、ＳＯＩダイナミック回路を設計する際の目的は、ノイズの排除能力を維持しながら、回路ができる限り高速となる比を見つけることである。
【００１５】
ＣＭＯＳダイナミック回路の設計およびモデル化において、全てのダイナミック回路の最悪のシナリオを表現しモデル化するにあたり、通常は単一回路モデルが用いられる。図２に示されるＯＲ回路２０は通常、単一モデル回路であり、ＣＭＯＳの「最悪の場合の」設計をモデル化するのに用いられる。最悪の場合でも動作することができる破損しにくい回路を生成するために、設計者は通常、最悪の場合を想定して設計する。ＣＭＯＳ技術では、基体が基板に結合されており、それゆえ基本的にはグランドに接続されている。従って、任意の回路アーキテクチャをモデル化するのには、単一回路モデルで十分である。しかしながら、ＳＯＩ技術では、「フローティング状態の基体」が存在するので、単一回路タイプのモデル化では不十分である。したがって、基体電圧は動的にも静的にも変化することがあり、０〜ＶＤＤの範囲内ならどこでも動く（すなわち、フローティング状態になる）可能性があるので、単一回路だけでＳＯＩダイナミック回路をモデル化するのは実用的ではない。さらに、単一回路モデルのみを用いて破損しにくい回路を生成する場合、一般的にはある特定の回路構成において、少なからず性能が犠牲になるであろう。結果として、ＳＯＩを利用する各ダイナミック回路は、通常はそれぞれモデル化される。このモデル化の過程には著しく時間がかかり、それゆえ実施するのにコストがかかる。複雑な回路の場合、設計時に大量の工数が費やされる場合がある。
【００１６】
再び図２を参照すると、図２は、本発明の一実施形態に関連して用いられるＯＲ回路２０の回路図である。ＯＲ回路２０は、クロック駆動式プリチャージｐ型電界効果トランジスタ（プリチャージＰＦＥＴ２１）を含み、そのトランジスタのゲートが入力クロック２４に接続され、ソース端子が電圧源、ＶＤＤ２２に接続され、ドレイン端子がストレージノード２３に接続される。またＯＲ回路２０は、プルダウンｎ型電界効果トランジスタ（プルダウンＮＦＥＴ２５）も含み、そのトランジスタは一般的に互いに並列に接続される１つあるいは複数のＮＦＥＴを含み、ドレイン端子がストレージノード２３に接続される。
【００１７】
ダイナミック回路は通常、２つの処理フェーズ、すなわちプリチャージフェーズおよび評価フェーズを有する。これらの処理フェーズは、図２のＯＲ回路２０を通してエミュレートされることができる。ＯＲ回路２０のプリチャージフェーズは、入力クロック２４がロー状態にあるとき、すなわちプリチャージＰＦＥＴ２１がオンされるときに生じ、それによりストレージノード２３がチャージされる。ホルダＰＦＥＴ２８はストレージノード２３の電荷を保持するための役割を果たす。評価フェーズは、入力クロック２４がハイ状態にあり、プリチャージＰＦＥＴ２１がオフされるときに生じる。必ずしも必要ではないが、プルダウンＮＦＥＴ２５は、評価フェーズ中にオンされることができる。オンされるとき、プルダウンＮＦＥＴ２５は、ストレージノード２３に蓄積される電荷をグランド２６にプルダウンするための経路を与える。
【００１８】
フォワードインバータ２７は、ホルダＰＦＥＴ２８ゲートの正確な論理値を、出力２９を介して回路の残りの部分に出力する。フォワードインバータ２７は、ストレージノード２３の逆の値を出力するであろう。たとえば、ストレージノード２３が１である場合には、インバータはホルダＰＦＥＴ２８のゲートを０にするであろう。それにより、ゲートがオンし、ストレージノード２３上の電荷を保持するための役割を果たす。ストレージノード２３が０になるとき、フォワードインバータ２７への入力は０に切り替えられ、それによりその出力が０から１に変化する。これにより、ホルダＰＦＥＴ２８ゲートの値も１にされる。結果として、ホルダＰＦＥＴ２８はオフされ、それによりストレージノード２３が完全に０に移行できるようになる。
【００１９】
図３は、本発明の一実施形態によるＤＮＧ  ＦＥＴを含むＯＲ論理回路の回路図である。ＤＮＧ  ＦＥＴは、クロックＦＥＴあるいはフットＦＥＴとも呼ばれ、通常、そのゲートがプリチャージクロック（ＣＬＫ３４）に接続されるプルダウン回路系統の最も下にあるｎチャネル素子であり、プリチャージフェーズ中に、静的な入力を有するＦＥＴのスタックあるいは行がプルダウンするのを防ぐ。ＤＮＧは、グランド（ＧＮＤ）を逆に綴ったものである。図２に示されるＯＲ回路２０と同様に、ＤＮＧ−ＯＲ回路３０は、クロック駆動式プリチャージＰＦＥＴ３１と、電圧源３２と、ストレージノード３３と、１つあるいは複数のプルダウンＮＦＥＴ（プルダウンＮＦＥＴ３５）（複数可）と、フォワードインバータ３８と、ホルダＰＦＥＴ３９とを含む。しかしながら図２のＯＲ回路２０とは異なり、ＤＮＧ−ＯＲ回路３０は、それは図３においてＮＦＥＴトランジスタとして示されるＤＮＧ  ＦＥＴ３６を含む。そのゲート端子はクロック３４に接続され、ソースがグランド３７に接続されている。ＯＲ回路２０は一般的に、ＤＮＧ−ＯＲ回路３０よりも高いノイズ排除能力を有するが、それは主に、プルダウンＮＦＥＴ３５の基体を、「フローティング状態となって」ＶＤＤにまで上げることができるからである。
【００２０】
ＤＮＧ−ＯＲ回路３０のプリチャージフェーズおよび評価フェーズは、図２のＯＲ回路２０と同じように起動される。入力クロック３４がローであるとき、プリチャージＰＦＥＴ３１がオンされ、ストレージノード３３が、ホルダＰＦＥＴ３９によってＶＤＤにチャージされる。プリチャージフェーズ中にＤＮＧ−ＦＥＴ３６はオフである。評価フェーズは、入力クロック３４がハイに移行するときに生じる。この瞬間にハイクロック状態は、プリチャージＰＦＥＴ３１をオフする。そしてそれによりＤＮＧ−ＦＥＴ３６は、プルダウンＦＥＴ（複数可）のゲート電圧に応じて、ストレージノード３３をグランド３７に引き込む。
【００２１】
プリチャージ中に、プルダウンＮＦＥＴ３５は通常ロー状態にある。しかしながら、プルダウンＮＦＥＴ３５が何らかの理由でハイ状態にあるとき、たとえばトランジスタが１サイクルだけ遅れて遷移するようになる場合には、そのＮＦＥＴは、プリチャージフェーズの一部において依然としてオンのままになる。ストレージノード３３がＶＤＤにある間、ＮＦＥＴはオンされるので、介在ノード（ＩＮＴ）３００の値はＶＤＤ−閾値電圧ＶＴになる。この瞬間に、基体とプルダウンＮＦＥＴ３５のドレイン端子の間、および基体とプルダウンＮＦＥＴ３５のソース端子との間にダイオードが存在する。基体がｐ型材料であり（図１Ｂの基体１０８）、ドレインおよびソース端子がｎ型である（図１Ｂのソース１０９およびドレイン１１０）ので、これらのダイオードがプルダウンＮＦＥＴ３５内に作成される。したがって、２つ（すなわち、基体とドレイン、および基体とソース）のそれぞれの間にｐｎ接合が存在する。このことで逆方向バイアスをかけられたダイオードが発生し、電荷が基体上に漏れるようになる。またこのことにより、基体電圧が「フローティング状態となって」ハイ状態になるようにトリガされる。ＮＦＥＴ（複数可）のソースおよびドレインの両方から基体を通って電荷が流入するからである。
【００２２】
ＤＮＧ  ＦＥＴ論理回路を含まないＯＲ回路、およびＤＮＧ  ＦＥＴ論理回路を含むＯＲ回路は、いずれもＯＲゲートとして機能する。プルダウンＮＦＥＴ２５および３５がオンに切り替わるとき、電流はプルダウンＮＦＥＴ２５および３５を通ってグランドに流れるであろう。したがって、出力はハイ状態になるであろう。しかしながら、プルダウンＮＦＥＴ２５および３５がオフである場合には、グランド２６および３７への接続は存在せず、回路のこの部分はオフされる。ストレージノード２３および３３がロー状態に遷移するとき、回路の出力２９および３０１はハイになるであろう。対照的に、ストレージノード２３および３３がハイ状態に遷移するとき、出力２９および３０１はローになるであろう。プルダウンＮＦＥＴ２５および３５のそのような機能がＯＲ論理ゲートのような役割を果たし、その場合に、出力Ｙである２９および３０１は、Ｙ＝Ａ＋Ｂの値を有する。
【００２３】
図４は、本発明の一実施形態によるＡＮＤ論理回路の回路図である。図４のＡＮＤ回路４０は、図３のＤＮＧ−ＯＲ回路３０に類似である。図１および図２の場合のように、ＡＮＤ回路４０は、クロック駆動式プリチャージＰＦＥＴ４２と、クロック駆動式ＤＮＧ  ＦＥＴ４６と、ホルダＰＦＥＴ４９と、プルダウンＮＦＥＴ４５と、ストレージノード４３と、インバータ４８とを含む。本発明の一実施形態では、ＡＮＤ論理回路は、プリチャージフェーズと評価フェーズとを有する。図２および図３の場合のように、プリチャージフェーズは、入力クロック４４がロー状態にあるときに開始する。これはプリチャージＰＦＥＴ４２をオンし、プルダウンＮＦＥＴ４５をオフする。ホルダＰＦＥＴ４９は、ストレージノード４３の電荷を保持する役割を果たす。さらに、ホルダＰＦＥＴ４９は、フォワードインバータ４８が出力論理値１に切り替わるとき、ストレージノード４３をチャージする役割を果たすことができる。ＡＮＤ回路４０の評価フェーズは、入力クロック４４がハイ状態にあるときに生じる。それにより、プリチャージＰＦＥＴ４２およびホルダＰＦＥＴ４９はオフされる。これはプルダウンＮＦＥＴ４５をオンし、それによりストレージノード４３の電圧が使い果たされ、その値がグランドに引き込まれる。
【００２４】
ＡＮＤ論理回路４０はＡＮＤ論理ゲートとして機能し、出力４００、つまりＹは、Ｙ＝Ａ・ＣＬＫの値を有する。回路が評価されるようにするために、プルダウンＮＦＥＴ（複数可）４５およびＤＮＧ  ＦＥＴ４６はいずれも通常ハイ状態である。したがって、ＮＦＥＴ４５あるいはＤＮＧ  ＦＥＴ４６のいずれかがロー状態である場合には、電流はグランド４７には流されず、回路は評価されないであろう。さらに別の実施形態では、ＤＮＧ  ＦＥＴ４６を備える代わりに、ＡＮＤ論理回路４０は、Ｙ＝Ａ・Ｂの場合のＢのような、さらに別の可変入力ノードを有することもできることに留意されたい。
【００２５】
本発明のＯＲ回路２０、ＤＮＧ−ＯＲ回路３０およびＡＮＤ回路４０は全てのダイナミック回路タイプを表現するために用いられる論理回路の最適なサブセットであることが好ましい。
【００２６】
ＯＲ回路２０は単一のプルダウンＦＥＴを有する広いゲート幅のＯＲ回路を表現するために用いられることが好ましい。個々のプルダウンＦＥＴの幅が合算されるとき、単一のプルダウンＦＥＴのための等価な幅が得られる。本発明の好ましい実施形態では、その後、プルダウンＦＥＴ（複数可）の累積幅を用いてテーブルが参照され、対応するホルダＦＥＴ幅およびＦＩＲが得られる。全てのプルダウンＦＥＴのソースがグランドに直につながれるとき、プルダウンＦＥＴ（複数可）の基体は通常０．５Ｖ以下になる。したがって、漏れ電流は小さくなるであろう。
【００２７】
本発明のＯＲ回路２０、ＤＮＧ−ＯＲ回路３０およびＡＮＤ回路４０はそれぞれ、基体電圧変動を有する。したがって、ＯＲ回路２０、ＤＮＧ−ＯＲ回路３０、ＡＮＤ回路４０が、互いに組み合わされてシミュレーション回路が形成されるとき、その論理回路は、ＳＯＩを利用するダイナミック回路の動的および静的基体電圧変動を十分にモデル化する。ＤＮＧ−ＯＲ回路３０（図３）の基体電圧は最も高い基体電圧に達し、ＡＮＤ回路４０（図４）は二番目に高い基体電圧を有する。一方ＯＲ回路２０（図２）は、最も低い基体電圧を達成する。各論理回路が結果として異なる基体電圧を生成するので、最適なダイナミック回路シミュレーションは、本発明の種々のＯＲ回路２０、ＤＮＧ−ＯＲ回路３０およびＡＮＤ回路４０の組み合わせを通して達成されることができる。
【００２８】
図２に示されるＯＲ回路２０では、基体電圧は、基体とドレイン端子との間、および基体とソース端子との間に存在するダイオードによって決定される。基体とドレイン端子との間にあるダイオードは通常逆方向バイアスをかけられる。しかしながら、基体が常に約０．５Ｖより多くを得る場合には、基体とソース端子との間にあるダイオードは通常順方向にバイアスをかけられる。結果として、基体ドレイン間ダイオードは基体の電圧を上昇させるかもしれないが、基体ソース間ダイオードは通常、基体が０．５Ｖを超えるのを防ぐ。
【００２９】
図４に示されるＡＮＤ論理回路４０では、基体電圧は少なくとも一部が、図２のＯＲ回路２０の場合のように、基体ドレイン間ダイオードおよび基体ソース間ダイオードによって決定される。上側のプルダウンＮＦＥＴ４５がオンのままの場合（すなわち、ＦＥＴが遅れて遷移を行っていた場合）、ＩＮＴノード４０１は、ＶＤＤ−ＶＴまでチャージすることが許容される。その結果基体電圧を圧縮するダイオードは、順方向バイアスされず、基体上に電荷がダンプされる。そして、基体電圧がＶＤＤ近くでフローティング状態になる。この場合、回路を評価できるようにする前に、プルダウンＮＦＥＴ（複数可）が通常ロー遷移を行う必要がある。プルダウンＮＦＥＴ（複数可）がこのようにローに遷移する結果、容量性効果によって、基体電圧が降下する。さらに、ゲートとソースとの間、ゲートと基体との間、およびソースと基体との間にキャパシタンスが発生する。
【００３０】
入力（ゲート電圧）が下がるとき、ソース電圧も下がり、同様に基体電圧も降下する。このプロセスによって一般的にソース電圧が基体電圧より低くなるので、ｎ型ソース、ｐ型基体およびｎ型ドレインの組み合わせによってｎ−ｐ−ｎＢＪＴが形成される。その場合に基体がそのＢＪＴのベースになる。基体（ベース）電圧がソース（エミッタ）電圧よりも高い場合、ストレージノードから、ある寄生ＢＪＴ漏れ電流が観測されると同時に、閾値下電圧によって、ストレージノードが劣化する。
【００３１】
図３に示されるＤＮＧ−ＯＲ回路３０は、最も高い基体電圧を有する。ＤＮＧ−ＯＲ回路３０では、基体電圧は、ＯＲ回路２０およびＡＮＤ回路４０の場合のようにダイオードによって決定される。しかしながら、ＡＮＤ回路４０の場合のように、プルダウンＮＦＥＴ３５がオンのままの場合（すなわち、ＦＥＴが遅れて遷移を行っていた場合）、ＩＮＴノード３００はＶＤＤ−ＶＴまでチャージすることが許容される。その結果基体電圧を圧縮するダイオードは、順方向バイアスされず、基体上に電荷がダンプされる。そして、基体電圧がＶＤＤ近くでフローティング状態になる。しかし、全てのプルダウンＮＦＥＴのソースが接続される（すなわち、プルダウンＮＦＥＴが並列である）点で、ＤＮＧ−ＯＲ回路３０はＡＮＤ回路４０とは異なる。その場合の共通ノードはＩＮＴノード３００である。この構成の結果として、通常、ＩＮＴノード３００上に大きなキャパシタンスが生成される。すなわち、通常ＡＮＤ論理回路に関連するキャパシタンスよりもさらに大きなキャパシタンスが生成される。このキャパシタンスにより、ゲートが遷移をおこすとき、ソース電圧（すなわち、ＩＮＴノード３００の電圧）を達成する／移動することが、さらに大きく困難になる。
【００３２】
図５は、広いゲート幅のＯＲ回路と、本発明の一実施形態にしたがって生成される１つの実現可能な対応するモデル回路とを示す回路図である。幅が広いＯＲ回路５００は、ＯＲ回路５１０によって表現されることができる。プルダウンＦＥＴ５０１のゲートの幅は、互いに合算され、その和に等しいゲート幅を有する単一のプルダウンＦＥＴ５１１でシミュレートされることが好ましい。ユーザはただ、プルダウンＦＥＴ５０１の幅を合計し、その後、生成された設計ガイドラインテーブルを参考にして、ホルダＦＥＴ５１２がどのサイズになるはずかを求めるだけであることが好ましいであろう。設計ガイドラインテーブルは、同時係属中で、同じ譲受人に譲渡された「PROCESS AND SYSTEM FOR DEVELOPING DYNAMIC CIRCUIT GUIDELINES」というタイトルの米国特許出願第10/282,479号に記載される技術を用いて生成することができることに留意されたい。
【００３３】
図６は、ＤＮＧ  ＦＥＴを含む広いゲート幅のＯＲ回路と、本発明の一実施形態にしたがって生成される１つの実現可能な対応するモデル回路とを示す回路図である。ＤＮＧ  ＦＥＴ６０２を含む幅が広いＯＲ回路６００は変形され、ＤＮＧ−ＯＲ回路６１０によってモデル化されることができる。図５に示される例と同様に、プルダウンＦＥＴ６０１の幅は合算されることができ、対応するホルダＦＥＴ６１２のサイズがテーブルから得られることが好ましい。
【００３４】
図７は、広いゲート幅のＡＮＤ／ＯＲ回路７００と、本発明の一実施形態にしたがって生成される１つの実現可能な対応するモデル回路７１０とを示す回路図である。図５および図６の場合と同じように、プルダウンＦＥＴ（複数可）７０１の幅は合算され、テーブルから、対応するホルダＦＥＴ７１２の値（複数可）が得られる。図７にさらに示されるのは、広いゲート幅のＡＮＤ／ＯＲ回路７００とともに示される入力の代わりに、クロック７２１を用いるＤＮＧ  ＦＥＴ７１３を含む、対応するモデル回路７１０の一例である。
【００３５】
図８は、複雑なダイナミック回路ゲートと、本発明の一実施形態にしたがって生成される１つの実現可能な対応するモデル回路とを示す回路図である。複雑なゲート８００とその対応するシミュレーション回路８０００の場合、ホルダＦＥＴ８０２のサイズは、複雑なゲート８００を、モデル論理回路サブセット要素８１０、８２０および８３０にそれぞれ分解することにより得られる。各モデル論理回路８１０、８２０および８３０の場合に、プルダウンＦＥＴ８１１、８２１および８３１の幅が合算され、対応するホルダＦＥＴ８１２、８２２および８３２のサイズがテーブルから得られることが好ましい。
【００３６】
本発明の上記の実施形態によれば、ダイナミック回路設計者が、ＳＯＩ材料において作製される任意のダイナミック回路の設計を最適化できるようになる。それゆえ、簡略化するために動作特性を犠牲にすることになる単一回路モデルのみを用いること、あるいは高いコストをかけて各回路を手動で設計することの代わりに、設計者が回路を作成し、回路設計をシミュレートして、所望の動作特性に対して、予想される漏れの量のバランス、それゆえノイズ排除能力のバランスをとることができることが好ましい。３つの異なるモデル回路タイプはそれぞれ、予想される漏れおよびノイズ排除能力を達成する基体電圧の異なる値を反映していることが好ましい。その結果、モデル化プロセスを通して簡略化を達成しながら、最良の性能を設計することができる。
【図面の簡単な説明】
【００３７】
【図１Ａ】ＣＭＯＳ素子の断面図。
【図１Ｂ】ＳＯＩ素子の断面図。
【図２】本発明の一実施形態にしたがって用いられるようなＯＲ論理回路の回路図。
【図３】本発明の一実施形態にしたがって用いられるようなＤＮＧ  ＦＥＴを含むＯＲ論理回路の回路図。
【図４】本発明の一実施形態に従って用いられるようなＡＮＤ論理回路の回路図。
【図５】広いゲート幅のＯＲ回路と、本発明の一実施形態にしたがって生成される１つの実現可能な対応するモデル回路とを示す回路図。
【図６】ＤＮＧ  ＦＥＴを含む広いゲート幅のＯＲ回路と、本発明の一実施形態にしたがって生成される１つの実現可能な対応するモデル回路とを示す回路図である。
【図７】広いゲート幅のＡＮＤ／ＯＲ回路と、本発明の一実施形態にしたがって生成される１つの実現可能な対応するモデル回路とを示す回路図。
【図８】複雑なダイナミック回路ゲートと、本発明の一実施形態にしたがって生成される１つの実現可能な対応するモデル回路とを示す回路図。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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