(57)【要約】【課題】本発明は、従来の問題点であったＬＳＩ／ＦＰＧＡを備えるシステムの入力クロック停止監視回路による構成増大やコストアップを回避しながらＬＳＩ／ＦＰＧＡへの入力クロック停止を判断できるクロック停止監視回路及びクロック停止監視システムを提供する。【解決手段】クロック停止監視回路１０をＬＳＩ／ＦＰＧＡ１の内部に設け、記憶素子（１）１４が、入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされるようになっていて、カウンタ１２が発振器１１で発振された独自クロックにより定期的に動作して、記憶素子（１）１４へのクリア指示を出力し、比較器１３により出力されるクリア指示出力とは異なるタイミングで、記憶素子（２）１５が記憶素子（１）１４の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する入力クロック停止監視回路である。【選択図】        図２
2004248164.tif 000002
【特許請求の範囲】
【請求項１】
集積回路への入力クロックの停止を監視するクロック停止監視回路であって、
前記クロック停止監視回路を前記集積回路の内部に設け、
前記クロック停止監視回路が、
前記入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる第１の記憶素子と、
前記集積回路内で発振された内部クロックにより定期的に動作して、前記第１の記憶素子へのクリア指示を出力し、前記クリア指示出力とは異なるタイミングで前記第１の記憶素子の状態を取り込み、前記取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する監視手段とを有することを特徴とするクロック停止監視回路。
【請求項２】
集積回路への入力クロックの停止を監視するクロック停止監視回路であって、
前記クロック停止監視回路を前記集積回路の内部に設け、
前記クロック停止監視回路が、
前記入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる第１の記憶素子と、
内部クロックを発振する発振器と、
前記内部クロックにより定期的に動作して、前記第１の記憶素子へのクリア指示を出力し、前記クリア指示出力とは異なるタイミングで前記第１の記憶素子の状態を取り込み、前記取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する監視手段とを有することを特徴とするクロック停止監視回路。
【請求項３】
監視手段が、
内部クロックをカウントしカウント値を出力すると共に、前記カウント値から第１の特定期間毎に第１の記憶素子へのクリア指示を出力するカウンタと、
前記内部クロックのタイミングで前記カウント値を入力し、前記カウント値から第１の特定期間とは異なる第２の特定期間毎に取り込み指示を出力する比較器と、
前記取り込み指示を入力すると第１の記憶素子の状態を取り込み、前記取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する第２の記憶素子とを備える監視手段であることを特徴とする請求項１又は請求項２記載のクロック停止監視回路。
【請求項４】
請求項１乃至請求項３記載のクロック停止監視回路と、
前記クロック停止監視回路から出力される入力クロック停止を入力すると、外部に通知するコントローラと、
前記通知を受けてクロック停止の表示を行う表示装置を有することを特徴とするクロック停止監視システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ／ＦＰＧＡ等に用いられるクロック停止監視回路係り、特にＬＳＩ／ＦＰＧＡ内部で入力クロック停止を監視し外部に通知できるクロック停止監視回路及びクロック停止監視システムに関する。
【０００２】
【従来の技術】
外部から入力されるクロック（入力ＣＬＫと呼ぶ）に同期して動作するＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）／ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）が正常に動作するための絶対条件として、動作ＣＬＫが入力される事が大前提である。
入力されるＣＬＫが停止している場合には、ＬＳＩ／ＦＰＧＡが正常動作しないので、ＬＳＩ／ＦＰＧＡを一構成要素とするシステムとしてはシステム動作異常となり、表示装置等外部に通知する処理を行わなければならない。
【０００３】
そこで、一般的に考えられる方法として、クロックの監視手段をＬＳＩ／ＦＰＧＡの外部に設け、当該クロックの監視手段でクロック停止を検出したならその旨を報知する方法がある。
【０００４】
尚、外部供給のクロック監視の従来技術としては、平成１２（２０００）年１２月１５日公開の特開２０００−３４９６３１号「クロック発生方法とその装置」（出願人：国際電気株式会社、発明者：川口  恒地）がある。
この従来技術は、上位局からの外部基準クロックがある時には、位相比較にこれを入力して基準クロックを発生し、外部基準クロックがなくなると、クロック監視回路はこれを検出して切替器を切り替え、分周器の出力を位相比較器に入力する基地局の基準クロック発生装置毎により、安価に構成できるものである。（特許文献１参照）。
【０００５】
一般的に考えられる外部にクロックの停止監視手段を設けたシステム構成例について、従来技術として図４を使って説明する。図４は、従来のクロック停止監視回路例を設けたシステムを示すブロック図である。
従来技術では、外部から供給されるＣＬＫ２を入力して動作するＬＳＩ／ＦＰＧＡ１′と、コントローラ２と、表示装置３を備えるシステムにおいて、ＬＳＩ／ＦＰＧＡ１′に入力されるクロック（ＣＬＫ２）の停止を監視するクロック停止監視回路１０′として、図４に示すように、ＬＳＩ／ＦＰＧＡ１′への入力ＣＬＫ２を並列に入力し、その正常入力／停止を判別する信号を出力するワンショットタイマの様な外部監視デバイス５を設ける（図中、点線部分）。
【０００６】
そして、外部監視デバイス５の出力をコントローラ２の割り込み端子又はＰＯＲＴに入力し、コントローラ２がその信号状態からクロック（ＣＬＫ２）の入力／停止を判断し、ＣＬＫ２が停止している場合に表示装置３に通知し、表示装置３がコントローラ２からの通知を受けて、クロック停止の表示を行うように構成されている。
【０００７】
図４に示した構成における動作例を図５に示す。図５は、従来のクロック停止監視回路における各部の出力信号を示すタイミングチャート図である。
図４に示した構成例では、ＬＳＩ／ＦＰＧＡ１′に入力されるクロック（ＣＬＫ２）を外部監視デバイス５が並列に入力し、例えば、ＣＬＫ２が正常入力の時には“Ｈ”で、ＣＬＫ２が停止している時には“Ｌ”となるような判別信号（ＣＬＫＳＴＡＴ又はＣＬＫＩＮＴ）が出力される。
【０００８】
そして、当該判別信号がコントローラ２のＰＯＲＴに入力され（ＣＬＫＳＴＡＴ）、コントローラ２でＰＯＲＴを定期的に監視し、その値が”Ｈ”であればＣＬＫ２は正常と判断し、”Ｌ”の時はＣＬＫ２が停止していると判断し、ＣＬＫ２が停止していると判断された場合に、表示装置３に対してＣＬＫ２停止通知を行って表示させるようになっている。
【０００９】
また、外部監視デバイス５出力がコントローラ２の割り込み端子に入力され（ＣＬＫＩＮＴ）、コントローラ２内において、その値が”Ｌ”の時、すなわちＣＬＫ２が停止した場合に割り込みが起動される構成にしておく事により、定期的な監視無しでＣＬＫ２停止を判断し表示装置３に対してＣＬＫ２停止通知を行う事が可能である。
【００１０】
また、複数のＬＳＩ／ＦＰＧＡ１′で構成されるシステムの場合は、図６に示すように、各ＬＳＩ／ＦＰＧＡ１′への入力ＣＬＫが異なる場合、それぞれの入力ＣＬＫを監視することになり、クロック停止監視回路１０″として入力ＣＬＫ数に応じた外部監視デバイス５−１〜５−ｎを必要数設ける必要がある（図中、点線部分）。図６は、従来の複数ＬＳＩ／ＦＰＧＡ構成の場合のクロック停止監視回路例を設けたシステムを示すブロック図である。
【００１１】
そして、通常コントローラ２のＰＯＲＴ及び割り込み端子には数の制限があるので、そのＰＯＲＴ／割り込み端子数以上にデバイスを外部監視デバイス５を設けなければならない場合には、更にＣＬＫ監視用論理ブロック６を設ける。
そして、ＣＬＫ監視用論理ブロック６が、複数の外部監視デバイス５−１〜５−ｎからの判別信号（ＣＬＫ２ＳＴＡＴ〜ＣＬＫｎＳＴＡＴ）を入力し、ひとまとめにしてコントローラ２へ割り込み（ＣＬＫＩＮＴ）として出力したり、又は複数の外部監視デバイス５での監視結果をレジスタ等で表示する等の工夫が必要となってくる。
【００１２】
【特許文献１】
特開２０００−３４９６３１号公報（第３頁）
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のクロック停止監視回路及びクロック停止監視システムでは、ＬＳＩ／ＦＰＧＡ１′への入力ＣＬＫ監視用に外部監視デバイス５を必要数設ける必要があり、更に必要に応じて追加のＣＬＫ監視用論理ブロック６等を設ける必要があったため、外部監視デバイス５やＣＬＫ監視用論理ブロック６のための実装面積を確保するためにシステムの構成が増大し、またコストアップに繋がるという問題点があった。
【００１４】
また、上記で説明した外部監視デバイス５を設けてＬＳＩ／ＦＰＧＡ１′への入力ＣＬＫを監視する手段は、外部監視デバイス５の能力に左右されるため、比較的低速（１ＭＨｚ以下）なクロックが入力される場合にのみ適用可能であり、あらゆる状況で適用できるというわけではないという問題点があった。
【００１５】
本発明は上記実情に鑑みて為されたもので、ＬＳＩ／ＦＰＧＡを備えるシステムの構成増大やコストアップすることなくＬＳＩ／ＦＰＧＡへの入力クロック停止を判断できるクロック停止監視回路及びクロック停止監視システムを提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、
集積回路への入力クロックの停止を監視するクロック停止監視回路であって、
クロック停止監視回路を集積回路の内部に設け、
クロック停止監視回路が、
入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる第１の記憶素子と、
集積回路内で発振された内部クロックにより定期的に動作して、第１の記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する監視手段とを有するものであり、
システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる。
【００１７】
上記従来例の問題点を解決するための本発明は、
集積回路への入力クロックの停止を監視するクロック停止監視回路であって、
クロック停止監視回路を集積回路の内部に設け、
クロック停止監視回路が、
入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる第１の記憶素子と、
内部クロックを発振する発振器と、
内部クロックにより定期的に動作して、第１の記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する監視手段とを有するものであり、
システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる。
【００１８】
上記従来例の問題点を解決するための本発明は、上記クロック停止監視回路において、
監視手段が、
内部クロックをカウントしカウント値を出力すると共に、カウント値から第１の特定期間毎に第１の記憶素子へのクリア指示を出力するカウンタと、
内部クロックのタイミングでカウント値を入力し、カウント値から第１の特定期間とは異なる第２の特定期間毎に取り込み指示を出力する比較器と、
取り込み指示を入力すると第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する第２の記憶素子とを備えるものであり、
簡単な構成で入力クロック停止を判断できる。
【００１９】
上記従来例の問題点を解決するための本発明は、クロック停止監視システムにおいて、
請求項１乃至請求項３記載のクロック停止監視回路と、
クロック停止監視回路から出力される入力クロック停止を入力すると、外部に通知するコントローラと、
通知を受けてクロック停止の表示を行う表示装置を有するものであり、
システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断し、入力クロック停止を報知する表示を行うことができる。
【００２０】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、また機能の一部又は全部をソフトウェアで実現することも可能である。更に、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。
【００２１】
本発明に係るクロック停止監視回路は、集積回路への入力クロックの停止を監視するクロック停止監視回路であって、記憶素子が、入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされるようになっていて、監視手段が集積回路内で発振された内部クロック、或いは、発振器で発振した内部クロックにより定期的に動作して、記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力するクロック停止監視回路を集積回路の内部に設けたものなので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる。
【００２２】
また、本発明に係るクロック停止監視システムは、上記クロック停止監視回路から入力クロック停止が出力されると、コントローラが外部に通知し、表示装置が当該通知を受けてクロック停止の表示を行うものなので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断し、入力クロック停止を報知する表示を行うことができる。
【００２３】
尚、本発明の実施の形態における各手段と図２の各部との対応を示すと、第１の記憶素子は、記憶素子（１）１４に相当し、監視手段は、カウンタ１２、比較器１３、記憶素子（２）１５に相当し、第２の記憶素子は、記憶素子（２）１５に相当している。
【００２４】
まず、本発明の実施の形態に係るクロック停止監視回路を用いたシステム構成について図１を使って説明する。図１は、本発明の実施の形態に係るクロック停止監視回路を用いたシステムの構成例を示すブロック図である。尚、図４と同様の構成をとる部分については同一の符号を付して説明する。
【００２５】
本発明の実施の形態に係るクロック停止監視回路を用いたクロック停止監視システムの構成例としては、従来と同様に、図１に示すように、外部から供給されるＣＬＫ２を入力して動作するＬＳＩ／ＦＰＧＡ１と、ＣＬＫ２の正常入力／停止を判別した判別信号を割り込み端子又はＰＯＲＴに入力し、その信号状態からクロック（ＣＬＫ２）の入力／停止を判断し、ＣＬＫ２が停止している場合に外部に通知するコントローラ２と、コントローラ２からの通知を受けてクロック停止の表示を行う表示装置３とを備えるシステムである。
【００２６】
但し、本発明の特徴部分は、ＬＳＩ／ＦＰＧＡ１が、動作クロックであるＣＬＫ２を入力して本来の動作を行うと共に（当該動作を行う構成は図１のＬＳＩ／ＦＰＧＡ１内部に記載せず、ＣＬＫ２の矢印のみ記載）、内部にクロック停止監視回路１０を設け、クロック停止監視回路１０で入力クロックＣＬＫ２の正常入力／停止を判別し、判別信号を出力する点である。
【００２７】
次に、本発明の実施形態に係るＬＳＩ／ＦＰＧＡ１内のクロック停止監視回路１０について、図２を用いて説明する。図２は、本発明の実施形態に係るＬＳＩ／ＦＰＧＡ１内のクロック停止監視回路１０の内部構成を示すブロック図である。
本発明の実施形態に係るＬＳＩ／ＦＰＧＡ１内のクロック停止監視回路１０は、図２に示すように、発振器１１と、カウンタ１２と、比較器１３と、記憶素子（１）１４と、記憶素子（２）１５とから構成されている。
【００２８】
本実施形態のクロック停止監視回路１０内部の各部について説明する。
発振器１１は、ＬＳＩ／ＦＰＧＡ１の動作クロックである入力ＣＬＫ２に依存しない独自の内部クロック（ｃｌｋｏｓｃ）を発振し出力する一般的な発振器である。
尚、当該内部クロック（ｃｌｋｏｓｃ）の周期は、入力ＣＬＫ２の正常入力／停止を判別するタイミング周期を決定する要因の１つであるので、入力ＣＬＫ２に比べて長い周期の信号でよい。
【００２９】
また、発振器１１は、必ずしも入力クロック停止監視回路１０の内部に設ける必要はなく、ＬＳＩ／ＦＰＧＡ１内部であれば入力クロック停止監視回路１０の外部に設けても良い。
更に、発振器１１は本発明に適用するために新たに設ける必要もなく、ＬＳＩにおいては作成したチップの状態（プロセスばらつきや動作速度）を判断するために通常設けてある発振器を適用しても良い。
【００３０】
カウンタ１２は、発振器１１からの内部クロック（ｃｌｋｏｓｃ）を入力し、ｃｌｋｏｓｃに同期してクロック数をカウントアップすると共に、カウント値を出力するアップカウンタである。そして、カウンタ１２は、カウント値が最大値になり桁上げが発生すると（オーバーフロー時）、その際に一時的に状態が変化する桁上げ信号（キャリ信号と呼ぶ）が出力されている。
【００３１】
カウンタ１２の具体例としては、１２ビットカウンタを想定し、カウントアップの過程でカウント値が“ＦＦＦ”になると、次のタイミングでは桁上げ（オーバーフロー）が発生してカウント値は“０００”にクリアされる。
そして、キャリ信号は、通常状態は“Ｌ”とし、桁上げが発生したときだけ“Ｈ”となるような信号である。但し、“Ｌ”と“Ｈ”の状態は逆であっても構わない。
【００３２】
尚、カウンタ１２は、アップカウンタでキャリ出力を想定して説明するが、ダウンカウンタとして、“０００”から“ＦＦＦ”に桁下げ（アンダーフロー）が発生する際だけ状態が変化するボロウ出力を適用しても構わない。
【００３３】
比較器１３は、発振器１１からの内部クロック（ｃｌｋｏｓｃ）を入力し、ｃｌｋｏｓｃのタイミングでカウンタ１２からのカウント値を入力し、カウント値を外部から与えられる比較値（本説明では例えば“７ＦＦ”とする）と比較し、一致した場合に状態が変化して比較一致を示すような比較状態信号を出力する一般的な比較器である。
比較状態信号は、例えば通常状態は“Ｌ”とし、比較一致を示すときだけ“Ｈ”となるような信号である。但し、“Ｌ”と“Ｈ”の状態は逆であっても構わない。
【００３４】
記憶素子（１）１４は、入力クロックの入力状態を保持するフリップ・フロップ等で構成される記憶素子であり、入力クロックにより入力有状態に変化し、外部から入力されるクリア指示によって状態がクリアされるものである。
【００３５】
具体的に記憶素子（１）１４は、ＬＳＩ／ＦＰＧＡ１の動作クロックである入力ＣＬＫ２（ｃｌｋｉｎ）を入力し、ＣＬＫ２（ｃｌｋｉｎ）のタイミングで外部から与えられるデータ“１”（入力有状態）を記憶し、カウンタ１２からのキャリ信号をクリア端子から入力して、キャリ信号が桁上げ（キャリ）を示した時にデータ“０”（クリア状態）を記憶することになり、記憶状態によりクロック入力状態信号を出力するものである。
尚、状態信号は、例えば、記憶が“１”（入力有状態）の場合に“Ｈ”出力とし、記憶が“０”（クリア状態）の場合に“Ｌ”出力とする。但し、“Ｌ”と“Ｈ”の状態は逆であっても構わない。
【００３６】
記憶素子（２）１５は、外部から指示される取り込み有効時に記憶素子（１）１４からのクロック入力状態信号を取り込んで保持する記憶素子である。
具体的に記憶素子（２）１５は、発振器１１からの内部クロック（ｃｌｋｏｓｃ）を入力し、ｃｌｋｏｓｃのタイミングで、比較器１３出力（比較状態信号）を検知し、比較状態信号において比較一致が検出されたならそれを取り込み有効として認識し、記憶素子（１）１４出力（クロック入力状態信号）を取り込んで記憶し、記憶素子（１）１４と同じ状態を示す信号をＣＬＫ２状態信号として出力するものである。
【００３７】
本実施形態のクロック停止監視回路１０の動作について、図２，図３を用いて具体例で説明する。図３は、本発明のクロック停止監視回路１０の各部の信号状態を示すフローチャート図である。
本実施形態のクロック停止監視回路１０では、動作クロックとして入力ＣＬＫ２（ｃｌｋｉｎ）（図３（ｅ））が入力されており、記憶素子（１）１４では入力ＣＬＫ２（ｃｌｋｉｎ）の正常入力を受けて“１”（入力有り状態）が記憶され、クロック入力状態信号（“Ｈ”）（図３（ｆ））が出力されている。
【００３８】
また、入力ＣＬＫ２状態に依存しない独自の内部クロック（ｃｌｋｏｓｃ）（図３（ａ））が、発振器１１から出力されてカウンタ１２及び比較器１３及び記憶素子（２）１５に供給され、カウンタ１２では、発振器１１からの独自クロックがカウントされ、そのカウント値（図３（ｂ））が比較器１３に出力され、比較器１３において外部からの比較値（図３では、“７ＦＦ”とする）と比較され、比較状態信号（図３（ｄ））が“Ｌ”状態で出力されている。
【００３９】
そして、カウンタ１２でカウントしているカウント値が最大値（図３では“ＦＦＦ”）から最小値（図３では“０００”）になる際に、記憶素子（１）１４に出力しているキャリ信号（図３（ｃ））が桁上げを示し（図３では“Ｈ”）、それを受けて記憶素子（１）１４では、“０”（クリア状態）が記憶され、クロック入力状態信号（図３（ｆ））が“Ｌ”に切り替わり、この時、入力ＣＬＫ２（ｃｌｋｉｎ）（図３（ｅ））が正常に入力されている状態なら、記憶素子（１）１４では入力ＣＬＫ２（ｃｌｋｉｎ）の正常入力を受けて“１”（入力有状態）が再度記憶され、クロック入力状態信号は“Ｈ”に戻ることになる。
【００４０】
そして、カウンタ１２でのカウント値が“７ＦＦ”になったときに、比較器１３では比較値との一致が検出され、比較状態信号（図３（ｄ））は“Ｈ”状態になって比較一致を示し、それを受けて記憶素子（２）１５では、記憶素子（１）１４からのクロック入力状態信号出力を取り込んで記憶し、その状態を示すＣＬＫ２状態信号（図３（ｇ））として“Ｈ”状態、即ちＣＬＫ２正常入力を示す出力が為される。
【００４１】
そして、ある時点で動作クロックである入力ＣＬＫ２（ｃｌｋｉｎ）（図３（ｅ））が停止した状態となった場合、その後カウンタ１２でのカウント値が最大値から最小値になる際に、記憶素子（１）１４に出力しているキャリ信号（図３（ｃ））が桁上げを示し（図３では“Ｈ”）、それを受けて記憶素子（１）１４からのクロック入力状態信号（図３（ｆ））が“Ｌ”（クリア状態）に切り替わり、入力ＣＬＫ２（ｃｌｋｉｎ）（図３（ｅ））が停止状態であるから、記憶素子（１）１４では“１”が再記憶されないままで、クロック入力状態信号は“Ｌ”のままである。
【００４２】
そして、カウンタ１２でのカウント値が“７ＦＦ”になったときに、比較器１３からの比較状態信号（図３（ｄ））は“Ｈ”（比較一致）状態になり、それを受けて記憶素子（２）１５では、記憶素子（１）１４からのクロック入力状態信号出力を取り込んで記憶し、その状態を示すＣＬＫ２状態信号（図３（ｇ））として“Ｌ”（クリア）状態、即ちＣＬＫ２停止状態を示す出力が為されることになる。
【００４３】
図３に示したフローチャート例では、カウンタ１２がアップカウンタでキャリ出力を想定しているが、カウンタ１２がダウンカウンタでボロウ出力を適用しても本発明効果に変わりが無い事は明らかである。
また、上記説明では比較器１３における比較値が一点（“７ＦＦ”）での比較としているが、例えば“７Ｆ０”〜“７ＦＦ”を比較対象とするような窓を設ける構成にしたとしても本発明効果に変わりがない事は明らかである。
【００４４】
本発明に適用した入力ＣＬＫ２に依存しないで独自の内部クロック出力を可能とする発振器１１は、本発明に適用するために新たに設けるのではなく、ＬＳＩにおいては作成したチップの状態（プロセスばらつきや動作速度）を判断するために通常設けてある発振器を適用したに過ぎない。
【００４５】
図２に示した本発明のクロック停止監視回路１０を内蔵するＬＳＩ／ＦＰＧＡ１を用いれば、図１に示すように、クロック停止監視回路１０から出力されるＣＬＫ２状態出力（ＣＬＫＩＮＴ）をＬＳＩ／ＦＰＧＡ１の出力ピンとしてパッケージの外側に出力する。
【００４６】
そして、そのピンをコントローラ２の割り込み端子やＰＯＲＴに接続しておいて、割り込み端子又はＰＯＲＴにて、状態“Ｌ”（クロック停止状態）を検出した場合には、ＬＳＩ／ＦＰＧＡ１に入力されるＣＬＫ２が停止している状態であると判断し、表示装置３に対してＣＬＫ２停止或いはシステム異常を報知する通知を行って表示させるようになっている。
【００４７】
本発明の実施の形態のクロック停止監視回路によれば、ＬＳＩ／ＦＰＧＡ１の内部にクロック停止監視回路１０を設け、入力クロック停止監視回路１０では、監視対象であるＬＳＩ／ＦＰＧＡ１への入力クロックＣＬＫ２に依存しないで独自の内部クロックを出力する発振器１１を設け、発振器１１からの内部クロックにて監視用回路を動作させ、且つ監視用回路が入力クロックＣＬＫ２の状態を取り込む事で、ＬＳＩ／ＦＰＧＡ１への入力クロックＣＬＫ２が停止しているかどうかの判断が可能となるので、従来技術のようにＬＳＩ／ＦＰＧＡ１の外部に入力クロックを監視する外部監視デバイス５を設ける必要が無く、システム構成増大やコストアップすることなくＬＳＩ／ＦＰＧＡ１への入力ＣＬＫ停止を判断できる効果がある。
【００４８】
また、本発明の実施の形態の入力クロック停止監視回路によれば、発振器１１を入力クロック停止監視回路１０の外部に設けるか、又はＬＳＩ／ＦＰＧＡ１内に別用途で存在する発振器の出力を、入力クロック停止監視回路動作用に共用としても良いので、ＬＳＩ／ＦＰＧＡ１内部における入力クロック停止監視回路１０の構成をも、軽減できる効果がある。
【００４９】
また、本発明の実施の形態のクロック停止監視回路によれば、特に複数のＬＳＩ／ＦＰＧＡ１で構成されるシステムにおいて、それぞれの入力ＣＬＫを監視する場合、各ＬＳＩ／ＦＰＧＡ１内部に入力クロック停止監視回路１０が設けられるので、従来技術のようにＬＳＩ／ＦＰＧＡ１の外部にクロックを監視する外部監視デバイス５を入力ＣＬＫ数に応じた数だけ設ける必要が無く、システム構成増大やコストアップすることなく各ＬＳＩ／ＦＰＧＡ１への入力ＣＬＫ停止を判断できる効果がある。
【００５０】
また、本発明の入力クロック停止監視回路は、実現手段構成として、入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる記憶素子を設け、監視手段が集積回路内で発振されたクロックにより定期的に動作して、記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力するので、ＬＳＩ／ＦＰＧＡ１の外部にクロックを監視する外部監視デバイス５を設ける必要が無く、システム構成増大やコストアップすることなくＬＳＩ／ＦＰＧＡ１への入力ＣＬＫ停止を判断できる効果がある。
【００５１】
また、入力クロック停止監視回路の具体的構成例として、記憶素子（１）１４が監視対象である入力クロックの入力に従って“１”をセットし、クリア端子からの入力で“０”クリアされるようにして、発振器１１が入力クロックに依存しない独自クロックを発振し、当該独自クロックをカウンタ１２がカウントし、カウンタ１２からのキャリ信号を記憶素子（１）１４のクリア入力として記憶素子（１）１４をクリアさせ、比較器１３がカウンタ１２出力に従って記憶素子（１）１４の状態監視タイミングを指示し、記憶素子（２）１５が、比較器１３からの状態監視タイミングで記憶素子（１）１４の状態を監視するという簡単な構成で、入力クロック停止の監視を実現できる効果がある。
【００５２】
また、本発明のクロック停止監視システムとしては、ＬＳＩ／ＦＰＧＡ１の内部に設けた本発明のクロック停止監視回路１０から入力クロック停止が出力されると、コントローラ２が外部に通知し、表示装置３がクロック停止の表示を行うものなので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断し、入力クロック停止を報知する表示を行うことができる効果がある。
【００５３】
【発明の効果】
本発明によれば、クロック停止監視回路を集積回路の内部に設け、クロック停止監視回路において、第１の記憶素子が、入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされるようになっていて、監視手段が集積回路内で発振された内部クロックにより定期的に動作して、第１の記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する入力クロック停止監視回路としているので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる効果がある。
【００５４】
本発明によれば、クロック停止監視回路を集積回路の内部に設け、クロック停止監視回路において、第１の記憶素子が、入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされるようになっていて、監視手段が発振器で発振された内部クロックにより定期的に動作して、第１の記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する入力クロック停止監視回路としているので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる効果がある。
【００５５】
本発明によれば、監視手段において、カウンタが内部クロックをカウントしカウント値を出力すると共に、カウント値から第１の特定期間毎に第１の記憶素子へのクリア指示を出力し、比較器が内部クロックのタイミングでカウント値を入力し、カウント値から第１の特定期間とは異なる第２の特定期間毎に取り込み指示を出力し、第２の記憶素子が取り込み指示を入力すると第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する上記クロック停止監視回路としているので、簡単な構成で入力クロック停止を判断できる効果がある。
【００５６】
本発明によれば、上記クロック停止監視回路から入力クロック停止が出力されると、コントローラが外部に通知し、表示装置が当該通知を受けてクロック停止の表示を行うクロック停止監視システムとしているので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断し、入力クロック停止を報知する表示を行うことができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るクロック停止監視回路を用いたクロック停止監視システムの構成例を示すブロック図である。
【図２】本発明の実施形態に係るＬＳＩ／ＦＰＧＡ１内のクロック停止監視回路１０の内部構成を示すブロック図である。
【図３】本発明のクロック停止監視回路１０の各部の信号状態を示すフローチャート図である。
【図４】従来のクロック停止監視回路例を設けたシステムを示すブロック図である。
【図５】従来のクロック停止監視回路における各部の出力信号を示すタイミングチャート図である。
【図６】従来の複数ＬＳＩ／ＦＰＧＡ構成の場合のクロック停止監視回路例を設けたシステムを示すブロック図である。
【符号の説明】
１，１′…ＬＳＩ／ＦＰＧＡ、  ２…コントローラ、  ３…表示装置、  ５…外部監視デバイス、  ６…ＣＬＫ監視用論理ブロック、  １０，１０′，１０″…入力クロック停止監視回路、  １１…発振器、  １２…カウンタ、  １３…比較器、  １４…記憶素子（１）、  １５…記憶素子（２）
【図１】
2004248164.tif 000003
【図２】
2004248164.tif 000004
【図３】
2004248164.tif 000005
【図４】
2004248164.tif 000006
【図５】
2004248164.tif 000007
【図６】
2004248164.tif 000008