(57)【要約】【課題】タイムスタンプに同期してシステムクロックを再生するＰＬＬ回路において、ＶＣＯの電圧制御にＤＡＣを使う従来の構成では、ＬＳＩ化や高精度化に問題があった。【解決手段】入力されるタイムスタンプと再生クロックの分周値を比較する位相比較器３と、アップダウンカウンタ５と、出力をフィードバックした加算器６と、アナログＰＬＬ７を有する。加算器６のキャリー出力を中間クロックｓ１１０としてアナログＰＬＬ７に入力してＰＬＬループを構成することで、安価に高精度なＰＬＬ回路を実現できる。【選択図】        図１
2004248123.tif 000002
【特許請求の範囲】
【請求項１】
データパケットの中に含まれて伝送されるタイムスタンプを用いてシステムクロックを生成するＰＬＬ回路であって、
前記データパケットを入力し、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出して出力するタイムスタンプ抽出手段と、
前記システムクロックをタイムスタンプの周期まで分周し分周値を出力する分周手段と、
前記タイムスタンプと前記分周値とを比較し、位相差値を出力する位相比較手段と、
前記位相差値をもとに周波数引き込みおよび位相引き込みを行って周波数と位相が一致するようにアップ信号とダウン信号とを出力し、位相引き込み中の位相差値が一定範囲内にある場合にはアップ信号もダウン信号も出力しないようにする位相誤差範囲判定手段と、
前記アップ信号と前記ダウン信号とを入力し、これらの入力に従ってＮビット（Ｎは２以上の整数）のカウンタをカウントアップ又はカウントダウンしてＮビットのカウント値を出力するアップダウンカウンタと、
前記カウント値を入力し、一定周期でＮビットのカウント値とＮ＋１ビットのその出力とを加算し、加算結果を次の一方の加算入力とすると共に、その最上位のキャリーを中間クロック信号として出力する加算手段と、
前記中間クロック信号を入力し、中間クロック信号のＬ／Ｍ倍（Ｌ、Ｍは１以上の整数）の周波数を有する前記システムクロックを出力するアナログＰＬＬ手段と、を有するＰＬＬ回路。
【請求項２】
データパケットの中に含まれて伝送されるタイムスタンプを用いてシステムクロックを生成するＰＬＬ回路であって、
前記データパケットを入力し、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出して出力し、パケットが伝送されて来ない場合やパケットに誤り等があった場合にはタイムスタンプ無効信号を出力するタイムスタンプ抽出手段と、
前記システムクロックをタイムスタンプの周期まで分周し分周値を出力する分周手段と、
前記タイムスタンプと前記分周値とを比較し、位相差値を出力する位相比較手段と、
前記位相差値をもとに周波数引き込みおよび位相引き込みを行って周波数と位相が一致するようにアップ信号とダウン信号とを出力し、位相引き込み中の位相差値が一定範囲内にある場合および前記タイムスタンプ無効信号が入力されている場合には、前記アップ信号も前記ダウン信号も出力しないようにする位相誤差範囲判定手段と、
前記アップ信号と前記ダウン信号とを入力し、これらの入力に従ってＮビット（Ｎは２以上の整数）のカウンタをカウントアップ又はカウントダウンしてＮビットのカウント値を出力するアップダウンカウンタと、
前記カウント値を入力し、一定周期でＮビットのカウント値とＮ＋１ビットのその出力とを加算し、加算結果を次の一方の加算入力とすると共に、その最上位のキャリーを中間クロック信号として出力する加算手段と、
前記中間クロック信号を入力し、中間クロック信号のＬ／Ｍ倍（Ｌ、Ｍは１以上の整数）の周波数を有する前記システムクロックを出力するアナログＰＬＬ手段と、を有するＰＬＬ回路。
【請求項３】
データパケットの中に含まれて伝送されるタイムスタンプを用いてシステムクロックを生成するＰＬＬ回路であって、
前記データパケットを入力し、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出して出力するタイムスタンプ抽出手段と、
前記システムクロックをタイムスタンプの周期まで分周し分周値を出力する分周手段と、
前記タイムスタンプと前記分周値とを比較し、位相差値を出力する位相比較手段と、
前記位相差値をもとに周波数引き込みおよび位相引き込みを行って周波数と位相が一致するようにアップ信号とダウン信号とを出力すると共に、周波数引き込みが完了していない場合ゲインアップ信号を出力し、周波数引き込みが完了して位相引き込みの位相差値が一定範囲内にある場合にはアップ信号もダウン信号も出力しないようにする位相誤差範囲判定手段と、
前記ゲインアップ信号が入力されている場合、前記アップ信号とダウン信号に従ってＮビット（Ｎは２以上の整数）のカウンタの上位Ｋビット（Ｋは１以上の整数でＮ＞Ｋ）をカウントアップ又はカウントダウンしてＮビットのカウント値を出力し、前記ゲインアップ信号が入力されていない場合、前記アップ信号とダウン信号に従ってＮビットのカウンタをカウントアップ又はカウントダウンしてＮビットのカウント値を出力するアップダウンカウンタと、
前記カウント値を入力し、一定周期でＮビットのカウント値とＮ＋１ビットのその出力とを加算し、加算結果を次の一方加算入力とすると共に、その最上にキャリーを中間クロック信号として出力する加算手段と、
前記中間クロック信号を入力し、中間クロック信号のＬ／Ｍ倍（Ｌ、Ｍは１以上の整数）の周波数を有する前記システムクロックを出力するアナログＰＬＬ手段と、を有するＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、機器間でデジタルデータの伝送をする際に、受信側で送信側と同期したシステムクロックを再生するためのＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
近年、映像および音響機器でのデジタル化が進み、こういったデジタル機器間で映像や音声の非圧縮データや圧縮データや制御データなどを各種の機器間で伝送する要望が高まってきた。このためにＩＥＥＥ１３９４のようにデータをパケットに載せて送る伝送制御規格が規格化されつつある。こういった伝送規格では送り側と受け側の機器の同期をとるために、伝送経路のクロックを基準としたタイムスタンプを使って、映像のフレーム同期信号や音声の標本化周波数などを送ることが一般的に行われている。
【０００３】
図９はタイムスタンプによるクロック再生を説明するタイミング図である。例えば音声データを送る場合には、音声データと標本化クロックを送る必要がある。そこで標本化周波数あるいはその整数倍（例えば８倍）の周期のタイムスタンプを音声データに付加して送る。転送経路のデータパケットにはタイムスタンプと音声データが規則にしたがって記録される。再生側ではＰＬＬを使って標本化クロックを再生し、これに同期して音声データを出力する。
【０００４】
ｓ９０１は送信側の標本化周波数の例えば８倍の周期のクロックである。このクロックの立ち上がりで、伝送経路に共通の時刻基準であるタイムレジスタｓ９０２の値をサンプリングする。ｓ９０３は伝送経路上のデータパケットである。タイムレジスタｓ９０２をサンプルしたタイムスタンプＴ１、Ｔ２…は直後のパケットで音声データ数サンプルに付加して伝送する。パケットの転送周期は送信側のクロックｓ９０１とは必ずしも同期していないので、図のｎｏ  ｉｎｆｏで示したパケットのようにタイムスタンプが不要なため送られない場合もある。ｓ９０４は再生側でＰＬＬによって生成された標本化周波数の８倍の周期のクロックである。送られてきたタイムスタンプＴ１、Ｔ２…とタイムレジスタをもとにＰＬＬによってクロックを再生する。クロックは伝送による転送遅延を考慮して送信側より一定時間遅らせた位相で生成する。この遅延は送信側で予め必要量を加算してタイムスタンプＴ１、Ｔ２…を生成することで同じ遅延量を複数の再生装置で共通化することができ、複数の再生装置が同時刻に同期再生することができる。
【０００５】
このような従来のＰＬＬ回路は例えば特許文献１に示されている。図１０はパケットデータｓ１００１からタイムスタンプｓ１００２を抽出してシステムクロックｓ１００３を生成する従来のＰＬＬ回路のブロック図である。以下、図１０にしたがってその動作を説明する。
１０１はタイムスタンプ抽出回路である。タイムスタンプ抽出回路１０１はパケットデータｓ１００１が入力されると、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出してタイムスタンプｓ１００２を出力する。
１０２は分周器である。分周器１０２はシステムクロックｓ１００３をタイムスタンプｓ１００２の周期まで分周して、分周値ｓ１００４を出力する。
１０３は位相比較器である。位相比較器１０３はタイムスタンプｓ１００２と分周値ｓ１００４との位相差ｓ１００５を出力する。
１０４はデジタルフィルタである。デジタルフィルタ１０４は位相差ｓ１００５を入力としてフィルタ演算を行い制御値ｓ１００６を出力する。
１０５はＤＡＣ（デジタル・アナログ・コンバータ）である。ＤＡＣ１０５は制御値ｓ１００６をアナログ電圧ｓ１００７に変換する。
１０６はＬＰＦ（ローパス・フィルタ）である。ＬＰＦ１０６はアナログ電圧ｓ１００７のエリアシングノイズを除去して制御電圧ｓ１００８を出力する。
１０７はＶＣＯ（ボルテージ・コントロールド・オシレータ）いわゆる電圧制御型の可変周波数発振器である。周波数の安定性を高める目的でＶＣＸＯ（ボルテージ・コントロールド・クリスタル・オシレータ）いわゆる電圧制御型の水晶発振器を用いることも多い。これらにより制御電圧ｓ１００８を周波数に変換し、システムクロックｓ１００３を出力する。
【０００６】
図１１はこの従来例によるＰＬＬ回路の動作タイミング図である。以下、図１１にしたがって動作の詳細を説明する。
タイムスタンプ抽出回路１０１は、タイムスタンプｓ１００２のＴ１、Ｔ２…をパケットデータｓ１００１から抽出する。
分周器１０２は、ＶＣＯ１０７から出力されたシステムクロックｓ１００３をタイムスタンプの周期まで分周して、分周値ｓ１００４のＣ１、Ｃ２…を出力する。分周値の時間分解能はタイムスタンプｓ１００２と同じになるよう選ぶ。
位相比較器１０３は、Ｔｎ−Ｃｎを演算し位相差ｓ１００５を順に−１５、−９、−５、−２、０、＋１、０というように出力する。図示はされていないがシステムクロックｓ１００３の周波数が２倍以上高かったり、あるいは半分以下の場合、すなわち分周値ｓ１００４がタイムスタンプｓ１００２の周期に２回以上入力されたり、あるいは全く入力されない場合は、それぞれ位相差の最大値、および最小値を位相差ｓ１００５として出力する。こうすることで、周波数の引き込みが行われる。
デジタルフィルタ１０４は、位相差ｓ１００５をもとに誤差が０で安定するようにフィードバックをかけるためのフィルタ演算を行う。
例えばＤＡＣが全体で１６レベルであったとする。最初の位相差ｓ１００５は−１５でありＣ１がＴ１に近づくように高めの周波数になるように１０を出力する。２番目の位相差ｓ１００５は−９で少し目標値に近づいたので９を出力する。３番目は−５でさらに近づいたので８を出力する。４番目は−２なので、７を出力する。５番目は一致したので、直前と同じ値を出力する。６番目は＋１で行きすぎたので周波数を下げるといった動作となる。
【０００７】
尚上記の記述は動作を理解し易いようにイメージで説明しているが、実際には、タイムスタンプ抽出回路１０１からのタイムスタンプや分周器１０２からの出力は数値として処理されている。又このフィルタはループフィルタと呼ばれるものであり周波数を引き込むための操作とＰＬＬ全体のループゲインを考慮して位相誤差を積分するフィルタ演算との組み合わせで実現される。
ＤＡＣ１０５から出力されるアナログ電圧ｓ１００７は、図のように制御値ｓ１００６ごとに階段状の波形になる。
ＬＰＦ１０６によって階段状の波形がなめらかな制御電圧ｓ１００８に平滑化され、ＶＣＯ１０７に入力される。
以上のように、タイムスタンプを抽出してＰＬＬをかけることで所望のシステムクロックを生成する。（例えば、特許文献１参照。）。
【０００８】
しかしながら、このような従来のＰＬＬ回路では、ＤＡＣが必要となり、ＬＳＩ化時に小型化しにくく、周波数の安定性を確保するにはＶＣＯやＬＰＦのアナログ回路もある程度の性能を有するものが要求されるなどの問題があった。
【０００９】
このような欠点を改善したＰＬＬ回路が特許文献２に示されている。図１２はこのＰＬＬ回路を示す回路図である。以下図１２に従ってその動作を示す。１２０１はタイムスタンプ抽出回路である。このタイムスタンプ抽出回路１２０１は、パケットデータｓ１２０１が入力されると、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出してタイムスタンプｓ１２０２を出力する。転送エラー等でタイムスタンプが正しく抽出できなかった場合には、位相比較出力を停止するための停止信号ｓ１２０３を出力する。又タイムスタンプ情報の無いデータパケットでも同様に停止信号ｓ１２０３を出力する。即ち、タイムスタンプ抽出回路１２０１は、タイムスタンプが検出されたか否かを常にチェックしているので、検出されなかったときに停止信号ｓ１２０３を出力する。
【００１０】
１２０２は分周器であり、システムクロックｓ１２０４をタイムスタンプｓ１２０２の周期まで分周し、分周値ｓ１２０５を出力する。１２０３は位相比較器であり、タイムスタンプｓ１２０２と分周値ｓ１２０５とを比較し、周波数引き込みを行って分周値の位相が遅れている場合はアップ信号ｓ１２０６を出力し、分周値の位相が進んでいる場合はダウン信号ｓ１２０７を出力する。又停止信号ｓ１２０３が入力されている場合にはアップ信号ｓ１２０６もダウン信号ｓ１２０７も出力しない。
【００１１】
１２０４はアップダウンカウンタである。アップダウンカウンタ１２０４はアップ信号ｓ１２０６とダウン信号ｓ１２０７とを入力し、これらの入力に従ってＮビット（ここでは説明のために４ビットとする）のカウンタをカウントアップあるいはカウントダウンしてＮビットのカウント値ｓ１２０９を出力する。１２０５はＦＡ（フル・アダー）いわゆる全加算器である。ＦＡ１２０５はカウント値ｓ１２０９を入力し、カウント値が更新される周期の２のＮ乗分の１以下の周期でＮビットのカウント値ｓ１２０９とＮビットの加算出力ｓ１２１０とを加算し、加算結果の最上位のキャリーｓ１２１１を出力する。
【００１２】
１２０６はＬＰＦ（ローパスフィルタ）である。このＬＰＦ１２０６によってキャリー出力ｓ１２１１の更新周期のクロック成分を除去して制御電圧ｓ１２１２を出力する。１２０７はＶＣＯ（ボルテージ・コントロール・オシレータ）いわゆる電圧制御型の可変周波数発振器であり、ＬＰＦ１２０６から出力される制御電圧ｓ１２１２を周波数に変換し、システムクロックｓ１２０４を出力する。
【００１３】
図１３はＰＬＬ回路の動作タイミング図である。以下、図１３を参照しながら動作の詳細を説明する。タイムスタンプ抽出回路１２０１はタイムスタンプｓ１２０２のＴ１，Ｔ２・・・をパケットデータｓ１２０１から抽出する。転送エラー等でタイムスタンプが正しく抽出できなかった場合やタイムスタンプ情報の無いデータパケットの場合には位相比較出力を停止するための停止信号ｓ１２０３を出力する。分周器１２０２はＶＣＯ１２０７から出力されたシステムクロックｓ１２０４をタイムスタンプの周期まで分周して、分周値ｓ１２０５のＣ１，Ｃ２・・・を出力する。
【００１４】
位相比較器１２０３はＴｎ−Ｃｎを演算し、−５，−４，−３，−２，−１というように求める。まず周波数引き込みを行うが、この例のように位相差が負で絶対値が減少していく方向であれば周波数を下げる必要があり、ダウン信号ｓ１２０７を出力する。正で減少していれば周波数を上げる必要があり、アップ信号ｓ１２０６を出力する。位相差に方向性がなければ、ほぼ周波数が一致しており、位相差の符号が負であればアップ信号ｓ１２０６を出力し、正であればダウン信号ｓ１２０７を出力することによって位相引き込みを行う。位相差が０ならば引き込みが完了しているのでいずれの信号も出力しない。又停止信号ｓ１２０３が入力されている場合にもいずれの信号も出力しない。
【００１５】
アップダウンカウンタ１２０４はアップ信号ｓ１２０６あるいはダウン信号ｓ１２０７に従って、アップカウント及びダウンカウントを行い、４ビットのカウント値ｓ１２０９を出力する。この例の場合、初期値が１３で周波数が目標値より高めだが、ダウン信号ｓ１２０７がにされるために、１２，１１・・・とカウントダウンして周波数が目標値に近づくと共に位相差も小さくなっていき、図は最後まで書かれていないが、いずれ引き込みを完了する。停止信号ｓ１２０３が位相比較器１２０３に入力されている場合は、アップ信号ｓ１２０６もダウン信号ｓ１２０７も入力されないため、その期間カウント値ｓ１２０９は一定に保持される。
【００１６】
ＦＡ１２０５はカウント値ｓ１２０９とＦＡ１２０５の加算出力ｓ１２１０とを加算し、加算結果のキャリーｓ１２１１を出力する。キャリーのパルスは、カウント値ｓ１２０９が８なら１と０が交互に出力され、平均電圧は１／２となる。例えば４なら、４回目の加算毎にキャリーｓ１２１１は出力されるため、平均電圧は１／４となる。それ以外の値でも値に比例して１と０の比率が変わる。ＦＡ１２０５の動作周波数は高いほど不要な高周波成分の周波数が高くなるためＬＰＦ１２０６の設計が容易になり好ましい。
【００１７】
ＬＰＦ１２０６によって高周波成分が除去され、制御電圧ｓ１２１２として出力され、ＶＣＯ１２０７に入力される。ＶＣＯ１２０７からタイムスタンプｓ１２０２に同期したシステムクロックｓ１２０４が出力される。以上のように従来例２によれば、アップダウンカウンタの出力を加算器に入力し、そのキャリー出力パルスを平均化して制御電圧を生成する構成とすることにより、ＤＡＣを使わずに比較的簡単にＰＬＬ回路を実現できる。
【００１８】
【特許文献１】
特開平１０−１７３５２２号公報（段落（００８６）−（００９０）、第１２図）
【特許文献２】
特開２０００−２４４９３号公報
【００１９】
【発明が解決しようとする課題】
しかしながら上記第２の従来のＰＬＬ回路では、ＶＣＯ１２０７の出力によってクロックを生成しているためローパスフィルタ１２０６の出力の変動によってＶＣＯ１２０７の出力がそのまま変化する。従って電源を高精度に安定化させる必要があり、又十分安定化させてもクロック周波数の安定性が制限されるという欠点があった。
【００２０】
本発明は従来の課題を解決するものであって、ＤＡＣを使わず内部のシステムクロックに無関係のクロックを安定して生成することができるＰＬＬ回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この目的を達成するために本発明のＰＬＬ回路は、アップダウンカウンタと加算器によってキャリー出力から中間クロックを生成し、これをアナログＰＬＬに入力してその出力でＰＬＬループを構成することにより、比較的簡単な回路で安定なＰＬＬを実現する事ができる。
【００２２】
本願の請求項１の発明は、データパケットの中に含まれて伝送されるタイムスタンプを用いてシステムクロックを生成するＰＬＬ回路であって、前記データパケットを入力し、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出して出力するタイムスタンプ抽出手段と、前記システムクロックをタイムスタンプの周期まで分周し分周値を出力する分周手段と、前記タイムスタンプと前記分周値とを比較し、位相差値を出力する位相比較手段と、前記位相差値をもとに周波数引き込みおよび位相引き込みを行って周波数と位相が一致するようにアップ信号とダウン信号とを出力し、位相引き込み中の位相差値が一定範囲内にある場合にはアップ信号もダウン信号も出力しないようにする位相誤差範囲判定手段と、前記アップ信号と前記ダウン信号とを入力し、これらの入力に従ってＮビット（Ｎは２以上の整数）のカウンタをカウントアップ又はカウントダウンしてＮビットのカウント値を出力するアップダウンカウンタと、前記カウント値を入力し、一定周期でＮビットのカウント値とＮ＋１ビットのその出力とを加算し、加算結果を次の一方の加算入力とすると共に、その最上位のキャリーを中間クロック信号として出力する加算手段と、前記中間クロック信号を入力し、中間クロック信号のＬ／Ｍ倍（Ｌ、Ｍは１以上の整数）の周波数を有する前記システムクロックを出力するアナログＰＬＬ手段と、を有するものである。
【００２３】
本願の請求項２の発明は、データパケットの中に含まれて伝送されるタイムスタンプを用いてシステムクロックを生成するＰＬＬ回路であって、前記データパケットを入力し、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出して出力し、パケットが伝送されて来ない場合やパケットに誤り等があった場合にはタイムスタンプ無効信号を出力するタイムスタンプ抽出手段と、前記システムクロックをタイムスタンプの周期まで分周し分周値を出力する分周手段と、前記タイムスタンプと前記分周値とを比較し、位相差値を出力する位相比較手段と、前記位相差値をもとに周波数引き込みおよび位相引き込みを行って周波数と位相が一致するようにアップ信号とダウン信号とを出力し、位相引き込み中の位相差値が一定範囲内にある場合および前記タイムスタンプ無効信号が入力されている場合には、前記アップ信号も前記ダウン信号も出力しないようにする位相誤差範囲判定手段と、前記アップ信号と前記ダウン信号とを入力し、これらの入力に従ってＮビット（Ｎは２以上の整数）のカウンタをカウントアップ又はカウントダウンしてＮビットのカウント値を出力するアップダウンカウンタと、前記カウント値を入力し、一定周期でＮビットのカウント値とＮ＋１ビットのその出力とを加算し、加算結果を次の一方の加算入力とすると共に、その最上位のキャリーを中間クロック信号として出力する加算手段と、前記中間クロック信号を入力し、中間クロック信号のＬ／Ｍ倍（Ｌ、Ｍは１以上の整数）の周波数を有する前記システムクロックを出力するアナログＰＬＬ手段と、を有するものである。
【００２４】
本願の請求項３の発明は、データパケットの中に含まれて伝送されるタイムスタンプを用いてシステムクロックを生成するＰＬＬ回路であって、前記データパケットを入力し、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出して出力するタイムスタンプ抽出手段と、前記システムクロックをタイムスタンプの周期まで分周し分周値を出力する分周手段と、前記タイムスタンプと前記分周値とを比較し、位相差値を出力する位相比較手段と、前記位相差値をもとに周波数引き込みおよび位相引き込みを行って周波数と位相が一致するようにアップ信号とダウン信号とを出力すると共に、周波数引き込みが完了していない場合ゲインアップ信号を出力し、周波数引き込みが完了して位相引き込みの位相差値が一定範囲内にある場合にはアップ信号もダウン信号も出力しないようにする位相誤差範囲判定手段と、前記ゲインアップ信号が入力されている場合、前記アップ信号とダウン信号に従ってＮビット（Ｎは２以上の整数）のカウンタの上位Ｋビット（Ｋは１以上の整数でＮ＞Ｋ）をカウントアップ又はカウントダウンしてＮビットのカウント値を出力し、前記ゲインアップ信号が入力されていない場合、前記アップ信号とダウン信号に従ってＮビットのカウンタをカウントアップ又はカウントダウンしてＮビットのカウント値を出力するアップダウンカウンタと、前記カウント値を入力し、一定周期でＮビットのカウント値とＮ＋１ビットのその出力とを加算し、加算結果を次の一方加算入力とすると共に、その最上にキャリーを中間クロック信号として出力する加算手段と、前記中間クロック信号を入力し、中間クロック信号のＬ／Ｍ倍（Ｌ、Ｍは１以上の整数）の周波数を有する前記システムクロックを出力するアナログＰＬＬ手段と、を有するものである。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１におけるＰＬＬ回路のブロック図である。以下、図１にしたがってその動作を説明する。
１はタイムスタンプ抽出回路である。タイムスタンプ抽出回路１は、パケットデータｓ１０１が入力されると、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出してタイムスタンプｓ１０２を出力する。
２は分周器である。分周器２はシステムクロックｓ１０３をタイムスタンプｓ１０２の周期まで分周して分周値ｓ１０４を出力する。
３は位相比較器である。位相比較器３はタイムスタンプｓ１０２と分周値ｓ１０４とを比較し、位相差値Ｓ１０５を出力する。
４は位相誤差範囲判定器である。位相誤差範囲判定器４は位相差値ｓ１０５をもとに周波数引き込みおよび位相引き込みを行う。まず周波数引き込みを行った後、位相が一致するように位相が遅れている場合はアップ信号ｓ１０６を出力し、位相が進んでいる場合はダウン信号ｓ１０７を出力する。位相値が一定範囲内に収まっている場合にはアップ信号ｓ１０６もダウン信号ｓ１０７も出力しないようにする。
５はアップダウンカウンタである。アップダウンカウンタ５はアップ信号ｓ１０６とダウン信号ｓ１０７とを入力し、これらの入力に従ってＮビット（ここでは説明のために４ビットとする）のカウンタをカウントアップあるいはカウントダウンしてＮビットのカウント値ｓ１０８を出力する。
６は加算器である。加算器６はＮビットの加算手段を構成しており、カウント値ｓ１０８を入力し、カウント値が更新される周期の２のＮ＋１乗分の１以下の一定周期でＮビットのカウント値ｓ１０８とＮ＋１ビットの加算出力ｓ１０９とを加算し、加算結果の最上位のキャリーを中間クロックｓ１１０として出力する。
７はアナログＰＬＬである。アナログＰＬＬ７は中間クロック信号ｓ１１０を入力とする。この中間クロック出力ｓ１１０に対する比によって示される周波数を持つシステムクロックｓ１０３を出力する。システムクロックｓ１０３はアナログ回路であるので、時間的に急激に変動することのないジッタの少ないものとなる。
【００２６】
図２は加算器６の内部構成を説明するための図であり、Ｎ＝４ビットとして説明する。加算器６は図６に示すように２つの半加算器ＨＡと３つの全加算器ＦＡと５つのＤフリップフロップＤから構成され、５ビットの出力とキャリー出力を出す。半加算器ＨＡは２ビットの入力（Ａｎ，Ｂｎ）あるいは（Ｂｎ，Ｃｎ−１）を持ち、１ビットの加算結果（Ｙｎ）と１ビットのキャリー（Ｃｎ）出力を持つ。全加算器ＦＡは３ビットの入力（Ａｎ，Ｂｎ，Ｃｎ−１）を持ち、１ビットの加算結果（Ｙｎ）と１ビットのキャリー（Ｃｎ）出力を持つ。これらによって４ビットの入力値と５ビットの直前の出力値を加算して、５ビット目のキャリーを出力する回路を構成している。演算の周期は、Ｄフリップフロップに与えるクロックで決まる。
【００２７】
図３は加算器６の動作タイミングを説明するための図である。
図２の回路でカウント値ｓ１０８は４ビットであるので、０から１５までの値をとるが、図３にはこのうちの１〜６と１４、１５の場合の動作を記載している。
カウント値ｓ１０８が１の場合、加算出力ｓ１０９は演算周期毎に１ずつ増加する。加算器６のビット数は５であるので、加算出力ｓ１０９が３１の次は０になり、キャリー信号である中間クロックｓ１１０が出力される。
カウント値ｓ１０８が２の場合、加算出力ｓ１０９は２づつ増加する。加算出力が３０までくると次は０になり、中間クロックｓ１１０が出力される。３２回の演算で２回中間クロックパルスが出力される。同様の動作でカウント値ｓ１０８が３なら中間クロックは３パルス出力される。この入力値と同じ数のパルスが同一時間内に出力される。入力値が一定であれば、２のＮ＋１乗すなわち３２回の演算のブロックが以後永遠に繰り返される。このようにして、加算器６は、カウント値ｓ１０８に比例した周波数の中間クロックｓ１１０を出力する。
なお、カウント値ｓ１０８が０の場合は、クロックは出力されない。
【００２８】
図４はＰＬＬ回路の全体の動作タイミング図である。以下、図４を参照しながらＰＬＬ回路の動作の詳細を説明する。
タイムスタンプ抽出回路１は、タイムスタンプｓ１０２のＴ１、Ｔ２…をパケットデータｓ１０１から抽出する。
分周器２は、アナログＰＬＬ７から出力されたシステムクロックｓ１０３をタイムスタンプの周期まで分周して、分周値ｓ１０４のＣ１、Ｃ２…を出力する。
位相比較器３は、Ｔｎ−Ｃｎを演算し位相差を−１５、−９、−５、−２、０、＋１、０というように求め、位相差値ｓ１０５として出力する。
位相誤差範囲判定器４は、位相差値ｓ１０５をもとにまず周波数引き込みを行い、その後位相引き込みを行う。
【００２９】
まず周波数引き込みを行うが、図４の例のようにＴ１からＴ４に対して−１５、−９、−５、−２というように位相差が負で絶対値が減少していく方向であれば周波数を下げる必要があり、ダウン信号ｓ１０７を出力する。正で減少していれば周波数を上げる必要があり、アップ信号ｓ１０６を出力する。そして位相差の増減がほぼ無ければ、例えば±２以内であれば、周波数がほぼ一致していると判断できる。周波数がほぼ一致した後は位相引き込みを行う。
【００３０】
位相引き込みにおいて、位相差の符号が負であれば（図示せず）アップ信号ｓ１０６を出力し、正であれば（Ｔ６に示す）ダウン信号ｓ１０７を出力する。こうすることによって、位相を変化させて位相引き込みを行う。位相差が０（Ｔ５とＴ７に示す）ならば引き込んでいるので、アップ信号ｓ１０６もダウン信号ｓ１０７も出力しない。
このようにして引き込みが安定した後、位相差値ｓ１０５が一定範囲内、例えば±２以内に収まっている場合には、位相誤差範囲判定器４よりアップ信号ｓ１０６もダウン信号ｓ１０７も出力しないようにする。
【００３１】
アップダウンカウンタ５は、アップ信号ｓ１０６あるいはダウン信号ｓ１０７にしたがって、アップカウントおよびダウンカウントを行い４ビットのカウント値ｓ１０８を出力する。この例の場合、初期値が１１で周波数が目標値より高めだが、ダウン信号ｓ１０７が入力されるために、１０、９…とカウントダウンして周波数が目標値に近づいていき、以後は位相引き込み動作が続く。
【００３２】
加算器６はカウント値ｓ１０８と加算器６の加算出力ｓ１０９とを加算し、加算結果のキャリーである中間クロックｓ１１０を出力する。中間クロックｓ１１０のパルスは、既に説明したとおり一定時間あたりでカウント値ｓ１０８に比例した個数のパルスが出力されるため、入力値に比例した発振器として動作する。この周波数範囲は０から加算器６の演算周波数の１／２までであるので、演算の周波数は中間クロックｓ１１０に必要な上限周波数の２倍を越えていれば良い。しかし制御に必要なマージン領域を確保する必要があるため、あまりぎりぎりの周波数でないほうが好ましい。また、加算器６のビット数Ｎは周波数制御の分解能に影響するため、位相比較の最大周期（Ｔｎの間隔の最大周期）と加算器６の演算ブロックの周期とが同程度（加算器６の演算周期の２のＮ＋１乗倍）以上で、できるだけ大きなビット数に設定することが好ましい。ここでは説明を簡単にするためＮ＝４としたが、実際にはＮを例えば１８とすることにより、２７ＭＨｚの演算周波数を使用した場合約５０Ｈｚステップで中間クロックｓ１１０の周波数の制御が可能となる。この場合は中間周波数が１０ＭＨｚとすると５ｐｐｍの周波数精度で周波数の制御が可能となる。位相誤差判定器４で位相誤差が一定値以内の場合、この精度で一定周波数の中間クロックｓ１１０が出力されるため非常に安定で精度の高い中間周波数を生成できる。
【００３３】
図５は位相誤差が一定値以内の場合の動作を説明する図である。以下図５を参照しながら位相誤差判定器４の動作を説明する。
図５のＴｎで位相誤差判定器４の位相誤差が一定値以内で引き込みが完了しているとする。位相誤差判定器４はＴｎ＋２、Ｔｎ＋３、Ｔｎ＋４と位相誤差が一定値以内であるため、アップ信号ｓ１０６もダウン信号ｓ１０７も出力しない。このためアップダウンカウンタ５はカウント値ｓ１０８を一定に保ち、加算器６から出力される中間クロックｓ１１０は一定周波数となる。Ｔｎ＋５で位相差が一定値を超えるため、ダウン信号ｓ１０７が出力され、１カウント分低い周波数の中間クロックｓ１１０が出力される。時間の経過とともに位相差が一定値を越えれば、アップ信号ｓ１０６により１カウント分高い周波数の中間クロックｓ１１０が出力される。このようにして、一定位相誤差内を行き来する様に制御される。先に説明したように、加算器６のビット数を大きくすることでこの周波数を非常に細かく制御でき、ビット数が大きいほど長時間一定周波数を保つことができる。
【００３４】
アナログＰＬＬ７は、例えば中間クロックｓ１１０と分周クロックｓ１１１を位相比較して位相制御信号ｓ１１２を出力する位相比較器１０と、位相制御信号ｓ１１２の高域成分を除去して、時間で平均化した電圧である制御電圧ｓ１１３を出力するＬＰＦ（ローパス・フィルタ）１２と、制御電圧ｓ１１３によって周波数コントロールされたシステムクロックｓ１０３を出力するＶＣＯ（ボルテージ・コントロールド・オシレータ）１３いわゆる電圧制御型の可変周波数発振器と、システムクロックｓ１１３をＬ分周して分周クロックｓ１１１を出力する第２の分周器１１から成る。
【００３５】
図６はアナログＰＬＬ７の動作を説明する図である。以下、図６を参照しながらアナログＰＬＬ７の動作を説明する。ここでは、簡単のため、中間クロックを分周する分周器はなく、第２の分周器１１も１分周、すなわち分周しないような構成例で説明している。
【００３６】
中間クロックｓ１１０が図のように間欠的なクロックパルスとして入力されている場合、分周クロックｓ１１１（分周しない場合システムクロックｓ１０３と同じ）が図のようになっているものとする。実際には周波数引き込みなどの過渡的な状態を経たのちにこのようになるが、その説明は割愛する。
【００３７】
位相比較器１０は中間クロックｓ１１０の立ち上がりエッジと、分周クロックｓ１１１の立ち上がりエッジとを比較する。そして中間クロックｓ１１０が早ければクロック信号ｓ１１１の立ち上がりから分周クロックｓ１１１の立ち上がりまでの期間’Ｈ’となる信号を出力し、分周クロックｓ１１１が早ければ分周クロックｓ１１１の立ち上がりから中間クロックｓ１１０の立ち上がりまでの期間’Ｌ’となる信号を出力し、それ以外では、Ｈｉ−Ｚ（ハイ・インピーダンス）になるような位相制御信号ｓ１１２を出力する。ＬＰＦ１２では、これらのクロックより十分低いカットオフ周波数のフィルタによって、位相制御電圧の’Ｈ’と’Ｌ’の平均の電圧を制御電圧ｓ１１３として出力する。図はわかりやすい様に多少誇張して不安定な電圧のように描いているが、クロックパルスの周波数成分を十分除去できるようなフィルタを用いることで、ほとんど変動のない安定な制御電圧ｓ１１３を得ることができる。従ってＶＣＯ１３より中間クロックｓ１１０と全く同じ周波数でかつ、時間的に均等化されジッタのほとんど無いシステムクロックｓ１０３を得ることができる。
【００３８】
また、第２の分周器１１の分周値Ｌ（Ｌは１以上の整数）によって、中間クロックｓ１００の周波数のＬ倍のシステムクロックｓ１０３を得ることができる。また、図示されていないが位相比較器１０の入力段にＭ分周用の分周器（Ｍは１以上の整数）を設け、中間クロックｓ１１０を分周器でＭ分周してから位相比較器１０に入力するようにしてもよい。こうすることにより、中間クロックｓ１１０のＬ／Ｍ倍の自由度の高い周波数のシステムクロックｓ１０３を得ることができる。尚Ｌ，Ｍは任意に選択することによってシステムクロックｓ１０３の周波数を自由に選択することができる。
【００３９】
以上のように本発明によれば、位相比較器の出力をアップダウンカウンタで増減した値を加算器に入力し、そのキャリー出力パルスによって中間クロックを生成し、加算器のキャリーから生成した間欠パルス的な中間クロックをアナログＰＬＬによって時間的に均等なクロックを出力する構成とすることで、デジタルＰＬＬの持つ周波数安定性などの性能を損なうことなく、簡単な構成でデューティーがほぼ５０％の非常に安定したジッタのないシステムクロックを生成することができる。又位相誤差範囲判定を行って、システムで許される一定範囲の位相誤差内に入っている場合、デジタルＰＬＬとしてのフィードバック動作を止めて一定周波数の発振を持続することにより、周波数の揺らぎを非常に低い周波数に落とすことができる。従ってオーディオ機器などのシステムクロックに使用した場合、この周波数の揺らぎを可聴周波数帯域以下に落とすことで、高音質の高性能な機器を実現することが可能となる。また、分周器とアナログＰＬＬの分周値Ｌ，Ｍの設定によって、デジタル回路だけで実現できる周波数を超える広範囲の周波数を生成することができる。
【００４０】
（実施の形態２）
図７は本発明の実施の形態２におけるＰＬＬ回路のブロック図である。実施の形態１と同一部分は同一符号を付している。以下、図７にしたがってその動作を説明する。
７１はタイムスタンプ抽出回路である。タイムスタンプ抽出回路７１はパケットデータｓ１０１が入力されると、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出してタイムスタンプｓ１０２を出力する。またパケットが伝送されて来ない場合やパケットに誤り等があった場合には、タイムスタンプ無効信号ｓ１１４を出力する。
２は分周器である。分周器２はシステムクロックｓ１０３をタイムスタンプｓ１０２の周期まで分周して分周値ｓ１０４を出力する。
３は位相比較器である。位相比較器３はタイムスタンプｓ１０２と分周値ｓ１０４とを比較し、位相差値Ｓ１０５を出力する。
７４は位相誤差範囲判定器である。位相誤差範囲判定器７４は位相差値ｓ１０５をもとに周波数引き込みおよび位相引き込みを行う。まず周波数引き込みを行った後、位相が一致するように位相が遅れている場合はアップ信号ｓ１０６を出力し、位相が進んでいる場合はダウン信号ｓ１０７を出力する。位相値が一定範囲内に収まっている場合およびタイムスタンプ無効信号ｓ１１４が入力されている場合には、アップ信号ｓ１０６もダウン信号ｓ１０７も出力しないようにする。
５はアップダウンカウンタである。アップダウンカウンタ５はアップ信号ｓ１０６とダウン信号ｓ１０７とを入力し、これらの入力に従ってＮビット（ここでは説明のために４ビットとする）のカウンタをカウントアップあるいはカウントダウンしてＮビットのカウント値ｓ１０８を出力する。
６は加算器である。加算器６はカウント値ｓ１０８を入力し、カウント値が更新される周期の２のＮ＋１乗分の１以下の一定周期でＮビットのカウント値ｓとＮ＋１ビットの加算出力ｓ１０９とを加算し、加算結果の最上位のキャリーを中間クロックｓ１１０として出力する。
７はアナログＰＬＬである。アナログＰＬＬ７は中間クロック信号ｓ１１０を入力して、時間的に均等なシステムクロックｓ１０３を出力する。
【００４１】
タイムスタンプ抽出回路７１及び位相誤差範囲判定器７４以外の動作は実施の形態１と全く同じである。タイムスタンプ抽出回路７１及び位相誤差範囲判定器７４について動作を説明する。まずタイムスタンプ抽出回路７１はパケットが伝送されてこない場合、パケットと誤りがあった場合等、タイムスタンプ無効信号ｓ１１４を出力する。
又位相誤差範囲判定器７４は位相差値ｓ１０５をもとに周波数引き込みおよび位相引き込みを行う。周波数引き込み後、位相が遅れている場合はアップ信号ｓ１０６を出力し、位相が進んでいる場合はダウン信号ｓ１０７を出力する。位相値が一定範囲内に収まっている場合およびタイムスタンプ無効信号ｓ１１４が入力された場合には、アップ信号ｓ１０６もダウン信号ｓ１０７も出力しない。これによって、タイムスタンプｓ１０２の異常に影響されることなく安定なシステムクロックを生成する事ができる。
【００４２】
以上のように本発明によれば、タイムスタンプの有効性を判断して、パケットの欠落などによりタイムスタンプが無効となった場合にはアップダウンの制御を停止する。こうすることにより、タイムスタンプが異常な場合にも周波数を一定に保つことができ、周波数の安定なシステムクロックを得ることができる。タイムスタンプ入力が無い状態でもシステムクロックの周波数が発散したり、クロック自体が停止してシステム全体が停止しまうなどの問題の発生しない信頼性の高いＰＬＬ回路を簡単な回路で実現できる。
【００４３】
（実施の形態３）
図８は本発明の実施の形態３におけるＰＬＬ回路のブロック図である。実施の形態１と同一部分は同一符号を付している。以下、図８にしたがってその動作を説明する。
１はタイムスタンプ抽出回路である。タイムスタンプ抽出回路１はパケットデータｓ１０１が入力されると、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出してタイムスタンプｓ１０２を出力する。
２は分周器である。分周器２はシステムクロックｓ１０３をタイムスタンプｓ１０２の周期まで分周して分周値ｓ１０４を出力する。
３は位相比較器である。位相比較器３はタイムスタンプｓ１０２と分周値ｓ１０４とを比較し、位相差値Ｓ１０５を出力する。
８４は位相誤差範囲判定器である。位相誤差範囲判定器８４は位相差値ｓ１０５をもとに周波数引き込みおよび位相引き込みを行う。まず周波数引き込みを行った後、位相が一致するように位相が遅れている場合はアップ信号ｓ１０６を出力し、位相が進んでいる場合はダウン信号ｓ１０７を出力する。周波数引き込み中はゲインアップ信号ｓ１１５を出力する。位相値が一定範囲内に収まっている場合にはアップ信号ｓ１０６もダウン信号ｓ１０７も出力しないようにする。
８５はＮビットのアップダウンカウンタである。アップダウンカウンタ８５はアップ信号ｓ１０６とダウン信号ｓ１０７とを入力し、ゲインアップ信号ｓ１１５が入力されている場合、アップ信号ｓ１０６とダウン信号ｓ１０７に従ってＮビット（ここでは説明のため６ビットとする）のカウンタの上位Ｋビット（Ｎ＞Ｋであり、ここでは４ビットとする）を夫々カウントアップおよびカウントダウンしてＮビットのカウント値ｓ１０８を出力する。又ゲインアップ信号ｓ１１５が入力されていない場合、アップ信号ｓ１０６とダウン信号ｓ１０７に従ってＮビットのカウンタを夫々カウントアップおよびカウントダウンしてＮビットのカウント値ｓ１０８を出力する。
６は加算器である。加算器６はカウント値ｓ１０８を入力し、カウント値が更新される周期の２のＮ＋１乗分の１以下の一定周期でＮビットのカウント値ｓとＮ＋１ビットの加算出力ｓ１０９とを加算し、加算結果の最上位のキャリーを中間クロックｓ１１０として出力する。
７はアナログＰＬＬである。アナログＰＬＬ７は中間クロック信号ｓ１１０を入力して、時間的に均等なシステムクロックｓ１０３を出力する。
【００４４】
ここで位相誤差範囲判定器８４及びアップダウンカウンタ８５以外の動作は実施の形態１と同様である。位相誤差範囲判定器８４は周波数引き込み中はゲインアップ信号ｓ１１５を出力し、周波数引き込みが終われば位相が遅れている場合アップ信号、進んでいる場合ダウン信号を出力する。又位相値が一定以内に収まっていればこれらの信号を出力しないようにしている。
【００４５】
アップダウンカウンタ８５は、Ｎビット、例えば６ビットのカウンタとする。ゲインアップ信号ｓ１１５が入力されている場合、アップ信号ｓ１０６とダウン信号ｓ１０７に従って上位４ビットをカウントアップおよびカウントダウンして周波数引き込みを行う。ほぼ目的の周波数に達し周波数引き込みが完了したと位相誤差範囲判定器８４が判断すると、ゲインアップ信号ｓ１１５が停止し、位相引き込みを開始する。ゲインアップ信号ｓ１１５が入力されていない場合、アップ信号ｓ１０６とダウン信号ｓ１０７に従って全６ビットのカウンタをカウントアップおよびカウントダウンして６ビットのカウント値ｓ１０８を出力する。以下の動作は実施の形態１と同様である。これにより、周波数の引き込みを素速く行い、引き込み後は安定なクロックを供給することができる。
【００４６】
以上のように本発明によれば、ＰＬＬの引き込み時にアップダウンカウンタの上位ビットをアップダウンし、引き込み安定後には全ビットでアップダウンの制御を行う構成とすることにより、初期引き込みが素速く、引き込み後の周波数が安定なシステムクロックを得ることができる。引き込みの速いＰＬＬ回路を簡単な回路で実現できる。
【００４７】
なお、実施の形態１から３は複数または全てを組み合わせた構成とすることで、それぞれの効果を全て有するＰＬＬを実現できることは言うまでもない。
【００４８】
【発明の効果】
以上のように本願の請求項１〜３の発明によれば、位相比較器の出力をアップダウンカウンタで増減した値を加算器に入力し、そのキャリー出力パルスによって中間クロックを生成し、このクロックをアナログＰＬＬで均等なクロックとする構成とする事により、簡単な回路で一般的なＶＣＯを使用しても水晶発振精度レベルの安定性の高いＰＬＬ回路を実現できる。一般的なＶＣＯが使用できるためＬＳＩへの内蔵も可能で、実現が容易である。またＶＣＸＯなどの特殊な部品が必要ないため安価で小型化もしやすい。
【００４９】
また本願の請求項２の発明によれば、有効なタイムスタンプが伝送されて来ない場合にも、アップダウンカウンタでカウント値を保持してから加算器に入力し、そのキャリー出力パルスによってシステムクロックを生成する構成とする事により、周波数範囲が乱れない安定なシステムクロックを得ることができ、ＰＬＬのロックが外れている状態でもシステムクロックの周波数が発散したり、クロック自体が停止してシステム全体が停止しまうなどの問題の発生しない信頼性の高い安定なＰＬＬ回路を簡単な回路で実現できる。
【００５０】
また本願の請求項３の発明によれば、ＰＬＬの引き込み時にアップダウンカウンタの上位の数ビットのみをアップダウンし、引き込み安定後には全ビットでアップダウンの制御を行う構成とする事により、初期引き込みが早く、引き込み後の周波数が安定なシステムクロックを得ることができる。引き込み速度と安定性の確保をそれぞれ独立に容易に最適化でき、引き込みが速く水晶発振精度レベルの周波数安定性を有するＰＬＬ回路を容易に実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例におけるＰＬＬ回路のブロック図である。
【図２】加算器６の内部構成を説明するための図である。
【図３】加算器６の動作タイミングを説明するための図である。
【図４】ＰＬＬ回路の動作タイミング図である。
【図５】位相誤差が一定値以内の場合の動作を説明するための図である。
【図６】アナログＰＬＬ７の動作を説明する図である。
【図７】本発明の一実施例におけるＰＬＬ回路のブロック図である。
【図８】本発明の一実施例におけるＰＬＬ回路のブロック図である。
【図９】タイムスタンプによるクロック再生を説明するタイミング図である。
【図１０】第１の従来例によるＰＬＬ回路のブロック図である。
【図１１】第１の従来例によるＰＬＬ回路の動作タイミング図である。
【図１２】第２の従来例によるＰＬＬ回路のブロック図である。
【図１３】第２の従来例によるＰＬＬ回路の動作タイミング図である。
【符号の説明】
１，７１  タイムスタンプ抽出回路
２  分周器
３  位相比較器
４，７４，８４  位相誤差範囲判定器
５，８５  アップダウンカウンタ
６  加算器
７  アナログＰＬＬ
【図１】
2004248123.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004248123.tif 000011
【図１０】
2004248123.tif 000012
【図１１】
2004248123.tif 000013
【図１２】
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【図１３】
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