(57)【要約】【課題】低電圧時においてインバータの増幅率が極端に低下することのないチョッパ型コンパレータ、オフセット誤差が調整されたチョッパ型コンパレータ、、およびそれらを用いたＡＤ変換器を提供する。【解決手段】チョッパ型コンパレータ１００は、インバータアンプＩＶ１００と、ＣＭＯＳトランスファゲートＴＧ１とを含む。インバータアンプＩＶ１００の閾値は、低電圧時において、トランスファゲートＴＧ１がオフ状態になって、電流が流れなくならないような値に調整されている。また、インバータアンプＩＶ１００の閾値Ｖｔｈは、オフセット誤差ΔＶがある場合には、（１／２）Ｖｃｃ−ΔＶに調整されている。このようなチョッパ型コンパレータを用いてＡＤ変換器を構成する。【選択図】　　　　図１
2004056649.tif 000002
【特許請求の範囲】
【請求項１】
比較準備期間に、第１の入力電位を入力させる第１のスイッチと、
比較実行期間に、第１の入力電位との比較の対象となる第２の入力電位を入力させる第２のスイッチと、
入力端の電位を反転増幅して出力端に出力するインバータアンプと、
前記インバータアンプの入力端と出力端との間に接続され、比較準備期間には、導通状態になるように、比較実行期間に非導通状態になるように、ゲートが制御信号により制御されるＣＭＯＳトランスファゲートと、
前記インバータアンプの入力端と前記第１のスイッチおよび前記第２スイッチとの間に接続され、比較準備期間に前記インバータアンプの入力端の電位と前記第１の電位の電位差に応じた電荷を蓄積し、比較実行期間に前記第２の入力電位と前記第１の入力電位の差だけ前記インバータアンプの入力端の電位を変化させる容量とを備え、
比較実行期間における前記インバータアンプの出力端の電位により、第１の入力電位と第２の入力電位との大小が判定され、
前記インバータアンプの閾値の値が当該インバータアンプに接続される正側電源端子の電圧の１／２では、前記比較準備期間内に前記インバータアンプの入力端の電位と出力端の電位とが一致した状態になるために要する電流が前記ＣＭＯＳトランスファゲートを介して流れないほど前記正側電源端子の電圧が低いときに、一致した状態になるために要する電流が流れるような値に前記インバータアンプの閾値が設定されている、チョッパ型コンパレータ。
【請求項２】
比較準備期間に、第１の入力電位を入力させる第１のスイッチと、
比較実行期間に、第１の入力電位との比較の対象となる第２の入力電位を入力させる第２のスイッチと、
入力端の電位を反転増幅して出力端に出力するインバータアンプと、
前記インバータアンプの入力端と出力端との間に接続され、比較準備期間には導通状態になるように、比較実行期間には非導通状態になるように、制御される第３のスイッチと、
前記インバータアンプの入力端と前記第１のスイッチおよび前記第２スイッチとの間に接続され、比較準備期間に前記インバータアンプの入力端の電位と前記第１の電位の電位差に応じた電荷を蓄積し、比較実行期間に前記第２の入力電位と前記第１の入力電位の差だけ前記インバータアンプの入力端の電位を変化させる容量とを備え
比較実行期間における前記インバータアンプの出力端の電位により、第１の入力電位と第２の入力電位との大小が判定され、
前記インバータアンプの閾値は、当該インバータアンプに接続される正側電源端子の電圧の１／２からオフセット誤差だけ減じた値に設定されている、チョッパ型コンパレータ。
【請求項３】
前記インバータアンプは、ＣＭＯＳインバータから構成され、
前記ＣＭＯＳインバータを構成するＭＯＳトランジスタのチャネル定数が調整されることによって、前記インバータの閾値が前記の値に設定されている、請求項１または２記載のチョッパ型コンパレータ。
【請求項４】
前記インバータアンプは、ＣＭＯＳインバータと、当該ＣＭＯＳインバータと正側電源端子との間に接続された負荷抵抗とからなり、
前記負荷抵抗の抵抗量が調整されることによって、前記インバータアンプの閾値が前記の値に設定されている、請求項１または２記載のチョッパ型コンパレータ。
【請求項５】
前記インバータアンプは、ＣＭＯＳインバータと、当該ＣＭＯＳインバータと負側電源端子との間に直列に接続された負荷抵抗とからなり、
前記負荷抵抗の抵抗量が調整されることによって、前記インバータアンプの閾値が前記の値に設定されている、請求項１または２記載のチョッパ型コンパレータ。
【請求項６】
前記インバータアンプは、複数の並列に接続されたＣＭＯＳインバータと、
ＣＭＯＳインバータと正側電源端子または負側電源端子と直列に接続されたスイッチとを含み、
外部からの信号により、前記スイッチの開閉が制御されることによって、前記インバータアンプの閾値が前記の値に設定される、請求項１または２記載のチョッパ型コンパレータ。
【請求項７】
前記インバータアンプは、複数の並列に接続されたＣＭＯＳインバータと、
当該ＣＭＯＳインバータと正側電源端子または負側電源端子と直列に接続されたスイッチと、
当該ＣＭＯＳインバータと正側電源端子または負側電源端子と直列に接続された負荷抵抗とを含み、
外部からの信号により、前記スイッチの開閉が制御されることによって、前記インバータアンプの閾値が前記の値に設定される、請求項１または２記載のチョッパ型コンパレータ。
【請求項８】
アナログ入力電圧を複数の参照電圧とを比較することにより、アナログ入力電圧を最も近い参照電圧に変換するＡＤ変換器において、
アナログ入力電圧を前記第１の入力電位または前記第２の入力電位の一方の電位とし、参照電圧を他方の電位として、請求項１ないし７のいずれかに記載のチョッパ型コンパレータによりアナログ入力電圧と参照電圧とを比較する、ＡＤ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チョッパ型コンパレータおよびそれを用いたＡＤ変換器に関し、特に、チョッパ型コンパレータ内のインバータアンプの閾値が調整されたチョッパ型コンパレータおよびそれを用いたＡＤ変換器に関する。
【０００２】
【従来の技術】
ＡＤ変換器は、アナログ値をデジタル値に変換するものであり、計測、制御、通信など様々な分野で広く用いられている。ＡＤ変換器において、アナログ電圧と参照電圧との比較動作を高速に実行するために、チョッパ型コンパレータがよく用いられている。
【０００３】
図９は、ＡＤ変換器の構成を示す。このＡＤ変換器９１は、逐次比較型ＡＤ変換器といわれるものであって、アナログ電圧Ｖｘと参照電圧Ｖｒとが、チョッパ型コンパレータ９０に入力される。チョッパ型コンパレータ９０は、アナログ電圧Ｖｘと参照電圧Ｖｒの大きさを比較する。制御部９３は、チョッパ型コンパレータ９０の比較結果に応じて、順次、２分探索の仕方で、アナログ電圧Ｖｘに近い参照電圧Ｖｒをラダー抵抗部９２から供給される。この２分探索は、アナログ電圧に最も近い参照電圧Ｖｒが供給されたときに収束し、アナログ電圧Ｖｘは、その参照電圧Ｖｒの値として変換される。
【０００４】
図１０は、チョッパ型コンパレータの構成を示す。チョッパ型コンパレータ９０は、スイッチＳＷ１、ＳＷ２と、コンデンサＣ１と、ＮチャネルＭＯＳトランジスタＮ２０と、インバータアンプＩＶ９５と、ＣＭＯＳトランスファゲートＴＧ１とで構成される。
【０００５】
スイッチＳＷ１と、スイッチＳＷ２と、ＮチャネルＭＯＳトランジスタ２０と、ＣＭＯＳトランスファゲートＴＧ１とは、ＡＤ変換器９１の制御部９３からの制御信号により、その開閉動作が制御されている。
【０００６】
インバータアンプＩＶ９５は、ＰチャネルＭＯＳトランジスタＰ１０とＮチャネルＭＯＳトランジスタＮ１０とで構成されるＣＭＯＳインバータＣＭ９０からなる。このＣＭＯＳインバータＣＭ９０の入出力電圧伝達特性を図１１に示す。ＣＭＯＳインバータＣＭ９０の閾値は、同図に示すように、増幅率（傾き）が最大となる点であり、通常、（１／２）Ｖｃｃである。
【０００７】
上記のように構成されたチョッパ型コンパレータの動作について、図１１〜図１３を参照しながら説明する。図１２は、図１０におけるコンデンサＣ１の片端Ｓ点での電位の遷移を示す。また、図１３は、インバータアンプＩＶ９５の入出力電位の遷移を示す。
【０００８】
未使用時においては、制御部９３の制御信号により、ＮチャネルＭＯＳトランジスタＮ２０がオン状態になり、インバータアンプＩＶ９５の入力端Ｉ１の電圧ＶｉｎがＶＳＳ（接地電位）に初期化される。
【０００９】
次に、比較準備期間において、スイッチＳＷ１とＣＭＯＳトランスファゲートＴＧ１とが制御信号により閉路される。スイッチＳＷ１が閉路されると、コンデンサＣ１には、図１２に示すように参照電圧Ｖｒが入力される。ＣＭＯＳトランスファゲートＴＧ１が閉路されると、インバータアンプＩＶ９５の入力端Ｉ１と出力端Ｏ１とが短絡され、インバータアンプＩＶ９５の入力端Ｉ１の電圧Ｖｉｎは、図１３に示すように、インバータアンプＩＶ９５の閾値Ｖｔｈ（＝（１／２）Ｖｃｃ）となる。コンデンサＣ１には、インバータアンプＩＶ９５の閾値Ｖｔｈと参照電圧Ｖｒとの電位差（Ｖｒ−Ｖｔｈ）に応じた電荷が蓄積される。
【００１０】
次に、比較実行期間において、制御信号によりスイッチＳＷ１とＣＭＯＳトランスファゲートＴＧ１とがともに開路され、スイッチＳＷ２が閉路される。スイッチＳＷ２が閉路されると、コンデンサＣ１には、図１２に示すように、アナログ電圧Ｖｘが入力される。これにより、図１３に示すように、インバータアンプＩＶ９５の入力端Ｉ１の電圧Ｖｉｎは、Ｖｔｈ＋Ｖｘ−Ｖｒとなる。
【００１１】
Ｖｘ−Ｖｒが正の場合には、インバータアンプＩＶ９５の入力端Ｉ１の電圧ＶｉｎがＶｔｈよりも大きいので、インバータアンプＩＶ９５による反転出力の結果、出力端Ｏ１の電圧Ｖｏｕｔは、インバータアンプＩＶ９５の閾値Ｖｔｈよりも小さくなる。
【００１２】
逆に、Ｖｘ−Ｖｒが負の場合には、図１３に示すように、インバータアンプＩＶ９５の入力端Ｉ１の電圧ＶｉｎがＶｔｈよりも小さいので、インバータアンプＩＶ９５による反転増幅出力の結果、出力端Ｏ１の電圧Ｖｏｕｔは、インバータアンプＩＶ９５の閾値Ｖｔｈよりも大きくなる。
【００１３】
したがって、出力端Ｏ１の電圧ＶｏｕｔとインバータアンプＩＶ９５の閾値Ｖｔｈ（＝（１／２）Ｖｃｃ）の大小を比較すれば、参照電圧Ｖｒとアナログ電圧Ｖｘの大小が判定できる。
【００１４】
以上のように、チョッパ型コンパレータは、アナログ電圧と参照電圧の差を、反転増幅し、閾値からのずれとして出力するので、出力電圧Ｖｏｕｔが閾値Ｖｔｈよりも大きいか否かによって、アナログ電圧Ｖｘと参照電圧Ｖｒの大小を判定することができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、このチョッパ型コンパレータは、低電圧では、インバータアンプの閾値が（１／２）Ｖｃｃでは、比較準備期間内にインバータアンプの入力端の電位と出力端の電位とが一致した状態になるために要する電流がＣＭＯＳトランスファゲートを介して流れないといった問題が発生する。
【００１６】
図１４は、ＣＭＯＳトランスファゲートの電圧電流特性を示す。図１４は、ＣＭＯＳトランスファゲートを構成しているＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタそれぞれについて、ソースゲート間電位ＶＧＳに対するドレイン電流ＩＤＳの大きさを表わす。Ｖｔｈｎは、ＮチャネルＭＯＳトランジスタの素子閾値電圧を示し、Ｖｔｈｐは、ＰチャネルＭＯＳトランジスタの素子閾値電圧を示す。
【００１７】
ＣＭＯＳトランスファゲートを流れる電流は、ＰチャネルＭＯＳトランジスタを流れる電流ＩＤＳとＮチャネルＭＯＳトランジスタを流れる電流ＩＤＳとの和となる。たとえば、あるソースゲート間電位で、ＰチャネルＭＯＳトランジスタを流れる電流ＩＤＳがｘで、ＮチャネルＭＯＳトランジスタを流れる電流ＩＤＳがｙの場合には、このＣＭＯＳトランスファゲートを流れる電流量はｘ＋ｙとなる。
【００１８】
図１４（ａ）に示すように、電源電圧Ｖｃｃが通常の電圧（Ｖｃｃ＝５Ｖ）の場合には、ソースゲート間電圧がどのような値であっても、ＣＭＯＳトランスファゲートを流れる電流は、０に近くなるようなことはない。
【００１９】
一方、図１４（ｂ）に示すように、電源電圧Ｖｃｃが低電圧の場合（Ｖｃｃ＝１．８Ｖ）では、ソースゲート間電圧が（１／２）Ｖｃｃにおいて、ＣＭＯＳトランスファゲートを流れる電流は、ほとんど０になる。したがって、電源電圧Ｖｃｃが低電圧の場合に、インバータアンプの閾値Ｖｔｈが（１／２）Ｖｃｃだとすると、比較準備期間に、インバータアンプの入力端Ｉ１と出力端Ｏ１とが短絡することにより、入力電位Ｖｉｎおよび出力電位Ｖｏｕｔがこの（１／２）Ｖｃｃに近づいてくると、ＣＭＯＳトランスファゲートに電流が流れなくなる。
【００２０】
このようなＣＭＯＳトランスファゲートに電流が流れなくなる現象は、電源電圧Ｖｃｃが１．８Ｖ以下であり、かつ、素子閾値電圧ＶｔｈｎおよびＶｔｈｐが０．８Ｖ以上の場合に、発生しやすい。このように、低電圧時において、ＣＭＯＳトランスファゲートに電流が流れなくなると、入力電位と出力電位とが一致せずに不動状態に陥ってしまう。
【００２１】
図１５は、低電圧時におけるＣＭＯＳインバータの入出力電圧伝達特性を示す。入力電位と出力電位が一致しないので、図１５に示すように、入力電位Ｖｉｎは、特性曲線と傾き４５度の直線との交点にはならず、予測不能で増幅率の低い値Ｖｚとなる。
【００２２】
図１６は、インバータアンプの入出力電位の遷移を示す。同図に示すように、入力電位が、インバータアンプの閾値（（１／２）Ｖｃｃ）とかけ離れた値となると、インバータアンプの増幅率は低下する。それにより、チョッパ型コンパレータのコンパレート能力（電圧比較能力）が低下し、ＡＤ変換器の変換精度が悪くなる。
【００２３】
また、ＡＤ変換器では、オフセット誤差が発生する場合がある。すなわち、
ＡＤ変換器の中には、たとえば８ビット変換と１０ビット変換の両方の機能を備え、いずれかの機能を選択して使用するものがあるが、このようなＡＤ変換器において、８ビット変換から１０ビット変換に切り替えた際に、図１７に示すように、オフセット誤差が生じることがある。また、チョッパ型コンパレータを構成するＭＯＳトランジスタの寄生容量に起因して、オフセット誤差が発生することがある。
【００２４】
それゆえに、この発明の目的は、低電圧時においてインバータの増幅率が極端に低下することのないチョッパ型コンパレータ、およびそれを用いたＡＤ変換器を提供することである。
【００２５】
また、この発明の他の目的は、オフセット誤差が調整されたチョッパ型コンパレータ、およびそれを用いたＡＤ変換器を提供することである。
【００２６】
【課題を解決するための手段】
この発明に係わるチョッパ型コンパレータは、比較準備期間に、第１の入力電位を入力させる第１のスイッチと、比較実行期間に、第１の入力電位との比較の対象となる第２の入力電位を入力させる第２のスイッチと、入力端の電位を反転増幅して出力端に出力するインバータアンプと、前記インバータアンプの入力端と出力端との間に接続され、比較準備期間には導通状態になるように、比較実行期間には非導通状態になるように、ゲートが制御信号により制御されるＣＭＯＳトランスファゲートと、前記インバータアンプの入力端と前記第１のスイッチおよび前記第２スイッチとの間に接続され、比較準備期間に前記インバータアンプの入力端の電位と前記第１の電位の電位差に応じた電荷を蓄積し、比較実行期間に前記第２の入力電位と前記第１の入力電位の差だけ前記インバータアンプの入力端の電位を変化させる容量とを備え、比較実行期間における前記インバータアンプの出力端の電位により、第１の入力電位と第２の入力電位との大小が判定され、前記インバータアンプの閾値が当該インバータアンプに接続される正側電源端子の電圧の１／２の場合には、前記比較準備期間内に前記インバータアンプの入力端の電位と出力端の電位とが一致した状態になるために要する電流が前記ＣＭＯＳトランスファゲートを介して流れないほど前記正側電源端子の電圧が低いときに、一致した状態になるために要する電流が流れるような値に前記インバータアンプの閾値が設定されている。このようにインバータの閾値が設定されているので、正側電源端子の電圧が低い場合においても、増幅率が極端に低下するのを防止できる。
【００２７】
また、この発明に係わるチョッパ型コンパレータは、比較準備期間に、第１の入力電位を入力させる第１のスイッチと、比較実行期間に、第１の入力電位との比較の対象となる第２の入力電位を入力させる第２のスイッチと、入力端の電位を反転増幅して出力端に出力するインバータアンプと、前記インバータアンプの入力端と出力端との間に接続され、比較準備期間には導通状態になるように、比較実行期間には非導通状態になるように、制御される第３のスイッチと、前記インバータアンプの入力端と前記第１のスイッチおよび前記第２スイッチとの間に接続され、比較準備期間に前記インバータアンプの入力端の電位と前記第１の電位の電位差に応じた電荷を蓄積し、比較実行期間に前記第２の入力電位と前記第１の入力電位の差だけ前記インバータアンプの入力端の電位を変化させる容量とを備え、比較実行期間における前記インバータアンプの出力端の電位により、第１の入力電位と第２の入力電位との大小が判定され、前記インバータアンプの閾値は、当該インバータアンプに接続される正側電源端子の電圧の１／２からオフセット誤差だけ減じた値に設定されている。このようにインバータの閾値が設定されているので、オフセット誤差を補償することができる。
【００２８】
好ましくは、前記インバータアンプは、ＣＭＯＳインバータから構成され、前記ＣＭＯＳインバータを構成するＭＯＳトランジスタのチャネル定数が調整されることによって、前記インバータの閾値が前記の値に設定されている。
【００２９】
好ましくは、前記インバータアンプは、ＣＭＯＳインバータと、当該ＣＭＯＳインバータと正側電源端子との間に接続された負荷抵抗とからなり、前記負荷抵抗の抵抗量が調整されることによって、前記インバータアンプの閾値が前記の値に設定されている。
【００３０】
好ましくは、前記インバータアンプは、ＣＭＯＳインバータと、当該ＣＭＯＳインバータと負側電源端子との間に直列に接続された負荷抵抗とからなり、前記負荷抵抗の抵抗量が調整されることによって、前記インバータアンプの閾値が前記の値に設定されている。
【００３１】
好ましくは、前記インバータアンプは、複数の並列に接続されたＣＭＯＳインバータと、当該ＣＭＯＳインバータと正側電源端子または負側電源端子と直列に接続されたスイッチとを含み、外部からの信号により、前記スイッチの開閉が制御されることによって、前記インバータアンプの閾値が前記の値に設定される。
【００３２】
好ましくは、前記インバータアンプは、複数の並列に接続されたＣＭＯＳインバータと、当該ＣＭＯＳインバータと正側電源端子または負側電源端子と直列に接続されたスイッチと、当該ＣＭＯＳインバータと正側電源端子または負側電源端子と直列に接続された負荷抵抗とを含み、外部からの信号により、前記スイッチの開閉が制御されることによって、前記インバータアンプの閾値が前記の値に設定される。
【００３３】
この発明に係わるＡＤ変換器は、アナログ入力電圧を複数の参照電圧とを比較することにより、アナログ入力電圧を最も近い参照電圧に変換するＡＤ変換器において、アナログ入力電圧を前記第１の入力電位または前記第２の入力電位の一方の電位とし、参照電圧を他方の電位として、前記記載のチョッパ型コンパレータによりアナログ入力電圧と参照電圧とを比較する。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００３５】
（第１の実施形態）
本実施の形態は、低電圧時にインバータアンプの増幅率が極端に低下することのないチョッパ型コンパレータに関する。
【００３６】
図１は、第１の実施形態に係わるチョッパ型コンパレータの構成を示す。チョッパ型コンパレータ１００は、スイッチＳＷ１と、ＳＷ２と、コンデンサＣ１と、ＮチャネルＭＯＳトランジスタＮ２０と、インバータアンプＩＶ１００と、ＣＭＯＳトランスファゲートＴＧ１とで構成される。
【００３７】
スイッチＳＷ１と、スイッチＳＷ２と、ＮチャネルＭＯＳトランジスタＮ２０と、ＣＭＯＳトランスファゲートＴＧ１とは、ＡＤ変換器の制御部からの制御信号により、その開閉動作が制御されている。
【００３８】
インバータアンプＩＶ１００は、ＣＭＯＳインバータＣＭ１により構成され、ＣＭＯＳインバータＣＭ１は、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１からなる。
【００３９】
インバータアンプＩＶ１００の閾値Ｖｔｈは、低電圧時（つまり、インバータアンプの閾値Ｖｔｈが（１／２）Ｖｃｃでは、比較準備期間内にインバータアンプＩＶ１００の入力端Ｉ１の電位と出力端Ｏ１の電位とが一致した状態になるために要する電流がＣＭＯＳトランスファゲートＴＧ１を介して流れないほどの低いＶｃｃのとき）において、比較準備期間内に、インバータアンプＩＶ１００の入力端Ｉ１の電位と出力端Ｏ１の電位とが一致した状態になるために要する電流がＣＭＯＳトランスファゲートＴＧ１を介して流れるような値に設定されている。
【００４０】
この閾値Ｖｔｈを（１／２）Ｖｃｃ−αとする。αの値は、実験によって得られるが、Ｖｃｃ＝１．８Ｖ、Ｖｔｈｎ＝Ｖｔｈｐ＝０．８Ｖのときには、α＝０．２Ｖとすれば、よい結果が得られた例がある。
【００４１】
インバータアンプの閾値Ｖｔｈは、次のようにして計算される。ＮチャネルＭＯＳトランジスタを流れる電流ＩＤＳｎは、ＩＤＳｎ＝Ｋｎ×（Ｖｉｎ−Ｖｔｈｎ）２で表わされ、ＰチャネルＭＯＳトランジスタを流れる電流ＩＤＳｐは、ＩＤＳｐ＝Ｋｐ×（Ｖｃｃ−Ｖｉｎ−｜Ｖｔｈｐ｜）２で表わされる。
【００４２】
ここで、Ｖｃｃは正側電源端子の電圧を示し、ＫｐはＰチャネルＭＯＳトランジスタのチャネル定数を示し、ＫｎはＮチャネルＭＯＳトランジスタのチャネル定数を示し、ＶｔｈｐはＰチャネルＭＯＳトランジスタの素子閾値電圧を示し、Ｖｔｈｎは、ＮチャネルＭＯＳトランジスタの素子閾値電圧を示す。
【００４３】
インバータアンプの閾値Ｖｔｈは、ＩＤＳｐ＝ＩＤＳｎとなるときのＶｉｎとして算出され、次式で表わされる。
【００４４】
Ｖｔｈ＝｛Ｖｔｈｎ／Ｖｃｃ＋√Ｋｐ／√Ｋｎ×（１−｜Ｖｔｈｐ｜／Ｖｃｃ）×Ｖｃｃ｝÷（１＋√Ｋｐ／√Ｋｎ）
チャネル定数Ｋｐは、次式で表させる。
【００４５】
Ｋｐ＝Ｗ／２Ｌ×ε／ｔ×μ　（Ｗ：チャネル幅、Ｌ、チャネル長、ε：シリコンの誘電率、ｔ：ゲート酸化膜の厚、μ：チャネル中のキャリアの移動度）
Ｋｎも同様である。Ｗ／Ｌをトランジスタのサイズという。
【００４６】
ここで、Ｖｔｈｎ＝｜Ｖｔｈｐ｜の場合には、√Ｋｐ／√Ｋｎ＝Ｋとすると、Ｖｔｈ＝｛（１−Ｋ）×Ｖｔｈｐ＋Ｋ×Ｖｃｃ｝／（１＋Ｋ）で表わされる。
【００４７】
通常では、Ｖｔｈｐ＝｜Ｖｔｈｎ｜、Ｋ＝１なので、Ｖｔｈ＝（１／２）Ｖｃｃとなる。
【００４８】
本実施の形態では、ＰチャネルＭＯＳトランジスタのサイズ（Ｗ／Ｌ）またはＮチャネルＭＯＳトランジスタのサイズ（Ｗ／Ｌ）を調整することで、インバータアンプＩＶ１００の閾値を（１／２）Ｖｃｃからαだけずらす。
【００４９】
図２は、インバータアンプの入出力電圧伝達特性を示す。同図のように、インバータアンプＩＶ１００の閾値Ｖｔｈを（１／２）Ｖｃｃ−αとすることで、低電圧時でもオフ状態とならないので、入力電位と出力電位が一致した状態で収束する。つまり、入力電位と出力電位は、特性曲線と傾き４５度の直線上の交点である閾値Ｖｔｈ（＝（１／２）Ｖｃｃ−α）となる。
【００５０】
この閾値では、図１１に示す（１／２）Ｖｃｃにおけるほどは増幅率が高くはないが、図１５に示すＶｚにおけるほどは、増幅率が極端に低くはならない。
【００５１】
（動作）
図３に示すインバータアンプの入出力電位の遷移図を参照しながら、上記チョッパ型コンパレータの動作について説明する。
【００５２】
未使用時においては、制御信号によりＮチャネルＭＯＳトランジスタＮ２０がオン状態になり、インバータアンプＩＶ１００の入力端Ｉ１の電圧ＶｉｎがＶＳＳ（接地電位）に初期化される。
【００５３】
まず、比較準備期間において、制御信号によりスイッチＳＷ１とＣＭＯＳトランスファゲートＴＧ１とが閉路される。スイッチＳＷ１が閉路されると、参照電圧Ｖｒが入力され、ＣＭＯＳトランスファゲートＴＧ１が閉路されると、インバータアンプＩＶ１００の入力端Ｉ１と出力端Ｏ１とが短絡される。
【００５４】
本実施の形態のインバータアンプＩＶ１００の閾値は、低電圧時でも、ＣＭＯＳトランスファゲートＴＧ１が途中でオフ状態にはならないような値に設計段階において設定されているので、図３に示すように、インバータアンプＩＶ１００の入力端Ｉ１の電圧Ｖｉｎは、インバータアンプＩＶ１００の閾値Ｖｔｈ（＝（１／２）Ｖｃｃ−α）となる。
【００５５】
コンデンサＣ１には、インバータアンプＩＶ１００の閾値Ｖｔｈと参照電圧Ｖｒとの電位差（Ｖｒ−Ｖｔｈ）に応じた電荷が蓄積される。
【００５６】
次に、比較実行期間において、制御信号によりスイッチＳＷ１とＣＭＯＳトランスファゲートＴＧ１とがともに開路され、スイッチＳＷ２が閉路される。コンデンサＣ１には、アナログ電圧Ｖｘが入力される。これにより、インバータアンプＩＶ１００の入力端Ｉ１の電圧Ｖｉｎは、Ｖｔｈ＋Ｖｘ−Ｖｒとなる。
【００５７】
Ｖｘ−Ｖｒが正の場合には、インバータアンプＩＶ１００の入力端Ｉ１の電圧ＶｉｎがＶｔｈよりも大きいので、インバータアンプＩＶ１００による反転出力の結果、出力端Ｏ１の電圧Ｖｏｕｔは、インバータアンプＩＶ１００の閾値Ｖｔｈよりも小さくなる。
【００５８】
逆に、Ｖｘ−Ｖｒが負の場合には、図３に示すように、インバータアンプＩＶ１００の入力端Ｉ１の電圧ＶｉｎがＶｔｈよりも小さいので、インバータアンプＩＶ１００による反転出力の結果、出力端Ｏ１の電圧Ｖｏｕｔは、インバータアンプＩＶ１００の閾値Ｖｔｈよりも大きくなる。
【００５９】
したがって、出力端Ｏ１の電圧Ｖｏｕｔと、インバータアンプＩＶ１００の閾値Ｖｔｈ（＝（１／２）Ｖｃｃ−α）の大小を比較すれば、参照電圧Ｖｒとアナログ電圧Ｖｘの大小が判定できる。
【００６０】
以上のように、本実施の形態に係わるチョッパ型コンパレータによれば、インバータアンプＩＶ１００の閾値を（１／２）Ｖｃｃ−αにすることによって、比較準備期間内において、ＣＭＯＳトランスファゲートＴＧ１に電流が流れない状態になるのを回避するので、低電圧時にインバータアンプの増幅率が極端に低下するのを防止できる。また、このようなチョッパ型コンパレータをＡＤ変換器に適用すると、低電圧時に、変換精度が落ちるのを防止できる。
なお、実施の形態では、Ｖｔｈを（１／２）Ｖｃｃよりも小さくして、（１／２）Ｖｃｃからずらしたが、Ｖｔｈを（１／２）Ｖｃｃよりも大きくするものとしてもよい。
【００６１】
また、本実施の形態では、トランジスタのサイズ（Ｗ／Ｌ）を調整してトランジスタのチャネル定数比Ｋ（＝√Ｋｐ／√Ｋｎ）を調整し、それによって、インバータアンプの閾値Ｖｔｈを（１／２）Ｖｃｃからずらしたが、ゲート酸化膜の厚（ｔ）またはチャネル中のキャリアの移動度（μ）を調整してチャネル定数比Ｋを調整するものとしてもよい。また、トランジスタの素子閾値電圧Ｖｔｈｎ、Ｖｔｈｐを調整することによって、インバータアンプの閾値Ｖｔｈを（１／２）Ｖｃｃからずらすものとしてもよい。
【００６２】
（第２の実施形態）
本実施の形態は、第１の実施形態と同様に、低電圧時にインバータアンプの増幅率が極端に低下することのないチョッパ型コンパレータに関する。
【００６３】
図４は、第２の実施形態に係わるチョッパ型コンパレータの構成を示す。同図に示す本実施の形態のチョッパ型コンパレータ２００が、図１に示す第１の実施形態のチョッパ型コンパレータ１００と相違するところは、インバータアンプである。
【００６４】
本実施の形態のインバータアンプＩＶ２００では、ＣＭＯＳインバータは、閾値が（１／２）Ｖｃｃとなる通常のＣＭＯＳインバータＣＭ１０であるが、ＮチャネルＭＯＳトランジスタと正側電源端子との間に負荷抵抗Ｒが付加されている。
【００６５】
インバータアンプＩＶ２００の閾値Ｖｔｈは、次のようにして計算される。
ＮチャネルＭＯＳトランジスタを流れる電流ＩＤＳｎは、ＩＤＳｎ＝Ｋｎ×（Ｖｉｎ−Ｖｔｈｎ）２で表わされ、ＰチャネルＭＯＳトランジスタを流れる電流ＩＤＳｐは、ＩＤＳｐ＝Ｋｐ×（Ｖｃｌ−Ｖｉｎ−｜Ｖｔｈｐ｜）２で表わされる。ここで、Ｖｃｌは、図４におけるｌ点での電位である。インバータアンプＩＶ２００の閾値Ｖｔｈは、ＩＤＳｐ＝ＩＤＳｎとなるときのＶｉｎとして算出され、次式で表わされる。
【００６６】
Ｖｔｈ＝｛Ｖｔｈｎ／Ｖｃｌ＋√Ｋｐ／√Ｋｎ×（１−｜Ｖｔｈｐ｜／Ｖｃｌ）×Ｖｃｌ｝÷（１＋√Ｋｐ／√Ｋｎ）
ここで、Ｖｃｌ＝Ｖｃｃ−ＩＤＳ×Ｒである。ＩＤＳは、正側電源端子からインバータアンプＩＶ２００に流れる電流である。
【００６７】
ここで、抵抗量Ｒが調整されることによって、インバータアンプＶｔｈの閾値は、ＣＭＯＳトランスファゲートＴＧ１がオフ状態にならない値に設定される。
【００６８】
以上のように、本実施の形態に係わるチョッパ型コンパレータによれば、インバータアンプＩＶ２００の閾値Ｖｔｈが（１／２）Ｖｃｃからずれたものになるので、第１の実施形態と同様に、増幅率が極端に低下するのを防止することができる。また、このようなチョッパ型コンパレータをＡＤ変換器に適用すると、低電圧時に、変換精度が落ちるのを防止できる。
【００６９】
（第３の実施形態）
本実施の形態は、第２の実施形態と同様に負荷抵抗を用いることによって、低電圧時にインバータアンプの増幅率が極端に低下することのないチョッパ型コンパレータに関する。
【００７０】
図５は、第３の実施形態に係わるチョッパ型コンパレータの構成を示す。同図に示す本実施の形態のチョッパ型コンパレータ３００と、図１に示す第１の実施形態のチョッパ型コンパレータ１００と相違するところは、インバータアンプである。
【００７１】
本実施の形態のインバータアンプＩＶ３００では、ＣＭＯＳインバータは、閾値が（１／２）Ｖｃｃとなる通常のＣＭＯＳインバータＣＭ１０であるが、ＰチャネルＭＯＳトランジスタと負側電源端子（グランド）との間に負荷抵抗Ｒが付加されている。
【００７２】
インバータアンプＩＶ３００の閾値Ｖｔｈは、次のようにして計算される。
ＮチャネルＭＯＳトランジスタを流れる電流ＩＤＳｎは、ＩＤＳｎ＝Ｋｎ×（Ｖｉｎ−Ｖｃｈ−Ｖｔｈｎ）２で表わされ、ＰチャネルＭＯＳトランジスタを流れる電流ＩＤＳｐは、ＩＤＳｐ＝Ｋｐ×（Ｖｃｃ−Ｖｉｎ−｜Ｖｔｈｐ｜）２で表わされる。ここで、Ｖｃｈは、図５におけるｈ点での電位である。
【００７３】
インバータアンプＩＶ３００の閾値Ｖｔｈは、ＩＤＳｐ＝ＩＤＳｎとなるときのＶｉｎとして算出され、次式で表わされる。
【００７４】
Ｖｔｈ＝｛（Ｖｔｈｎ＋Ｖｃｈ）／Ｖｃｃ＋√Ｋｐ／√Ｋｎ×（１−｜Ｖｔｈｐ｜／Ｖｃｃ）×Ｖｃｃ｝÷（１＋√Ｋｐ／√Ｋｎ）
ここで、Ｖｃｈ＝ＩＤＳ×Ｒである。ＩＤＳは、インバータアンプＩＶ３００から負側電源端子に流れる電流である。
【００７５】
ここで、抵抗量Ｒが調整されることによって、インバータアンプＶｔｈの閾値は、ＣＭＯＳトランスファゲートＴＧ１がオフ状態にならない値に設定されている。
【００７６】
以上のように本実施の形態に係わるチョッパ型コンパレータによれば、インバータアンプＩＶ３００の閾値Ｖｔｈが（１／２）Ｖｃｃからずれたものになるので、第１の実施形態と同様に、増幅率が極端に低下するのを防止することができる。また、このようなチョッパ型コンパレータをＡＤ変換器に適用すると、低電圧時に、変換精度が落ちるのを防止できる。
【００７７】
（第４の実施形態）
本実施の形態は、可変な閾値を有するインバータアンプにより、低電圧で使用されるときにインバータアンプの増幅率が極端に低下するのを防止できるチョッパ型コンパレータに関する。
【００７８】
図６は、第４の実施形態に係わるチョッパ型コンパレータの構成を示す。同図に示す本実施の形態のチョッパ型コンパレータ４００が、図１に示す第１の実施形態のチョッパ型コンパレータ１００と相違するところは、インバータアンプである。
【００７９】
本実施の形態のインバータアンプＩＶ４００は、３つの並列に接続されたＣＭＯＳインバータＣＭ１、ＣＭ２、およびＣＭ３と、各ＣＭＯＳインバータと正側電源端子との間に接続されたスイッチＳＷ１０、ＳＷ２０およびＳＷ３０とを含む。
【００８０】
各ＣＭＯＳインバータの閾値は、以下の値とする。すなわち、ＣＭＯＳインバータＣＭ１の閾値Ｖｔｈ１を（１／２）Ｖｃｃ−αとし、ＣＭＯＳインバータＣＭ２の閾値Ｖｔｈ２を１／Ｖｃｃとし、ＣＭＯＳインバータＣＭ３の閾値Ｖｔｈ３を（１／２）Ｖｃｃ＋βとする。
【００８１】
スイッチＳＷ１０、ＳＷ２０、およびＳＷ３０は、制御部９３からの制御信号により制御され、それによって、インバータアンプＩＶ４００の閾値が可変で調整される。
【００８２】
すなわち、スイッチＳＷ１０のみがオン状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、（１／２）Ｖｃｃ−αとなる。スイッチＳＷ２０のみがオン状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、（１／２）Ｖｃｃとなる。スイッチＳＷ３０のみがオン状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、（１／２）Ｖｃｃ＋βとなる。
【００８３】
また、スイッチＳＷ１０とスイッチＳＷ２０とがオン状態で、スイッチＳＷ３０がオフ状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、以下のようにして算出される。
【００８４】
ＮチャネルＭＯＳトランジスタを流れる電流ＩＤＳｎは、ＩＤＳｎ＝Ｋｎ１×（Ｖｉｎ−Ｖｔｈｎ）２＋Ｋｎ２×（Ｖｉｎ−Ｖｔｈｎ）２で表わされ、ＰチャネルＭＯＳトランジスタを流れる電流ＩＤＳｐは、ＩＤＳｐ＝Ｋｐ１×（Ｖｃｃ−Ｖｉｎ−｜Ｖｔｈｐ｜）２＋Ｋｐ２×（Ｖｃｃ−Ｖｉｎ−｜Ｖｔｈｐ｜）２で表わされる。ここでは、説明を簡略化する上で、ＣＭＯＳインバータＣＭ１、ＣＭ２、およびＣＭ３を構成している各ＰチャネルＭＯＳトランジスタの閾値は、すべて等しい値Ｖｔｈｐとし、各ＮチャネルＭＯＳトランジスタの閾値は、すべて等しい値Ｖｔｈｎとして扱ったが、それ以外であってももちろんよい。
【００８５】
インバータアンプＩＶ４００の閾値Ｖｔｈは、ＩＤＳｐ＝ＩＤＳｎとなるときのＶｉｎとして算出すると、次式となる。
【００８６】
Ｖｔｈ＝｛Ｖｔｈｎ／Ｖｃｃ＋√ＫＰ／√ＫＮ×（１−｜Ｖｔｈｐ｜／Ｖｃｃ）×Ｖｃｃ｝÷（１＋√ＫＰ／√ＫＮ）
ここで、ＫＰ＝Ｋｐ１＋Ｋｐ２、ＫＮ＝Ｋｎ１＋Ｋｎ２である。
【００８７】
同様に、スイッチＳＷ１０とスイッチＳＷ３０とがオン状態で、スイッチＳＷ２０がオフ状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、上述の式で、ＫＰ＝Ｋｐ１＋Ｋｐ３、ＫＮ＝Ｋｎ１＋Ｋｎ３とした値である。
【００８８】
同様に、スイッチＳＷ２０とスイッチＳＷ３０とがオン状態で、スイッチＳＷ１０がオフ状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、上述の式で、ＫＰ＝Ｋｐ２＋Ｋｐ３、ＫＮ＝Ｋｎ２＋Ｋｎ３とした値である。
【００８９】
また、スイッチＳＷ１０、ＳＷ２０、およびスイッチ３０がオン状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、同様にして導出すると、上述の式で、ＫＰ＝Ｋｐ１＋Ｋｐ２＋Ｋｐ３、ＫＮ＝Ｋｎ１＋Ｋｎ２＋Ｋｎ３とした値である。
【００９０】
このように、スイッチＳＷ１０、ＳＷ２０、およびＳＷ３０の開閉を制御することで、インバータアンプＩＶ４００の閾値を可変で調整することができる。
【００９１】
このようなインバータアンプの閾値を可変で調整できれば、以下の利点がある。すなわち、設計者であれば、このようなスイッチ制御ができるチョッパ型コンパレータを製作しておく。そして、このチョッパ型コンパレータを通常電圧で使用するように市場へ供給するときには、スイッチＳＷ２０のみがオン状態になるように調整して、インバータアンプの閾値を（１／２）Ｖｃｃに設定し、このチョッパ型コンパレータを低電圧で使用するように市場へ供給するときには、他のスイッチのオン／オフ状態を調整して、インバータアンプの閾値を（１／２）Ｖｃｃから適切な量だけずらした値に設定することができる。
【００９２】
また、エンドユーザは、自身で使用する電圧に応じて、スイッチＳＷ１０、ＳＷ２０、およびＳＷ３０のオン／オフ状態を調整することで、インバータアンプの閾値を調整できる。
【００９３】
さらに、マイコンで、使用電圧を計測し、その電圧値に基づいて、自動的にスイッチＳＷ１０、ＳＷ２０、およびＳＷ３０のオン／オフ状態を制御するものとしてもよい。
【００９４】
以上のように、本実施の形態に係わるチョッパ型コンパレータによれば、スイッチの開閉を制御することで、インバータアンプの閾値が可変で調整できるので、使用する電圧に応じて適切にインバータアンプの閾値を設定することができる。また、このようなチョッパ型コンパレータをＡＤ変換器に適用すると、低電圧時に、変換精度が落ちるのを防止できる。
【００９５】
なお、本実施の形態では、すべてのＣＭＯＳインバータにスイッチを直列接続したが、一部のＣＭＯＳインバータにだけスイッチを接続するものとしてもよい。また、スイッチをＣＭＯＳインバータと正側の電源端子との間に接続する代わりに、負側の電源端子との間に接続してもよい。
【００９６】
（第５の実施形態）
本実施の形態は、第４の実施形態と同様に、可変な閾値を有するインバータアンプにより、低電圧で使用されるときにインバータアンプの増幅率が極端に低下するのを防止できるチョッパ型コンパレータに関する。
【００９７】
図７は、第５の実施形態に係わるチョッパ型コンパレータの構成を示す。同図に示す本実施の形態のチョッパ型コンパレータ５００が、図１に示す第１の実施形態のチョッパ型コンパレータ１００と相違するところは、インバータアンプである。
【００９８】
本実施の形態のインバータアンプＩＶ５００は、３つの並列に接続されたＣＭＯＳインバータＣＭ１、ＣＭ２、およびＣＭ３と、各ＣＭＯＳインバータと正側電源端子との間に接続された負荷抵抗Ｒａ、Ｒｂ、およびＲｃと、スイッチＳＷ１０、ＳＷ２０、およびＳＷ３０とを含む。
【００９９】
抵抗が接続された各ＣＭＯＳインバータの閾値は、以下の値とする。すなわち、抵抗ＲａとＣＭＯＳインバータＣＭ１とで構成される部分の閾値Ｖｔｈ１を（１／２）Ｖｃｃ−αとし、抵抗ＲｂとＣＭＯＳインバータＣＭ２とで構成される部分の閾値Ｖｔｈ２を（１／２）Ｖｃｃとし、抵抗ＲｃとＣＭＯＳインバータＣＭ３とで構成される部分の閾値Ｖｔｈ３を（１／２）Ｖｃｃ＋βとする。
【０１００】
スイッチＳＷ１０、ＳＷ２０、およびＳＷ３０は、制御部９３からの制御信号により制御され、それによって、インバータアンプＩＶ５００の閾値が可変で調整される。
【０１０１】
すなわち、スイッチＳＷ１０のみがオン状態のときには、インバータアンプＩＶ５００の閾値Ｖｔｈは、（１／２）Ｖｃｃ−αとなる。スイッチＳＷ２０のみがオン状態のときには、インバータアンプＩＶ５００の閾値Ｖｔｈは、（１／２）Ｖｃｃとなる。スイッチＳＷ３０のみがオン状態のときには、インバータアンプＩＶ５００の閾値Ｖｔｈは、（１／２）Ｖｃｃ＋βとなる。
【０１０２】
また、スイッチＳＷ１０とスイッチＳＷ２０とがオン状態で、スイッチＳＷ３０がオフ状態のときには、インバータアンプＩＶ５００の閾値Ｖｔｈは、以下のようにして算出される。
【０１０３】
ＮチャネルＭＯＳトランジスタを流れる電流ＩＤＳｎは、ＩＤＳｎ＝Ｋｎ１×（Ｖｉｎ−Ｖｔｈｎ）２＋Ｋｎ２×（Ｖｉｎ−Ｖｔｈｎ）２で表わされ、ＰチャネルＭＯＳトランジスタを流れる電流ＩＤＳｐは、ＩＤＳｐ＝Ｋｐ１×（Ｖｃｌ１−Ｖｉｎ−｜Ｖｔｈｐ｜）２＋Ｋｐ２×（Ｖｃｌ２−Ｖｉｎ−｜Ｖｔｈｐ｜）２で表わされる。ここで、Ｖｃｌ１は、ｌ１点での電位を示し、Ｖｃｌ１＝Ｖｃｃ−ＩＤＳｐ１×Ｒである。Ｖｃｌ２は、ｌ２点での電位を示し、Ｖｃｌ２＝Ｖｃｃ−ＩＤＳｐｌ２×Ｒである。ＩＤＳｐ１は、正側電源端子から抵抗Ｒａを介してＣＭＯＳインバータＣＭ１に流れる電流を示し、ＩＤＳｐ２は、正側電源端子から抵抗Ｒｂを介してＣＭＯＳインバータＣＭ２に流れる電流を示す。インバータアンプの閾値Ｖｔｈは、ＩＤＳｐ＝ＩＤＳｎとなるときのＶｉｎとして、数値計算などにより算出できる。
【０１０４】
スイッチＳＷ２０とスイッチＳＷ３０とがオン状態で、スイッチＳＷ１０がオフ状態のとき、または、スイッチＳＷ１０とスイッチＳＷ３０とがオン状態で、スイッチＳＷ２０がオフ状態のときも、同様にして、インバータアンプＩＶ５００の閾値Ｖｔｈを算出できる。
【０１０５】
また、スイッチＳＷ１０、スイッチＳＷ２０、およびスイッチＳＷ３０がオン状態のときも、同様にして、インバータアンプＩＶ５００の閾値Ｖｔｈを算出できる。
【０１０６】
以上のように、本実施の形態に係わるチョッパ型コンパレータによれば、スイッチの開閉を制御することで、インバータアンプの閾値が可変で調整できるので、使用する電圧に応じて適切にインバータアンプの閾値を設定することができる。また、このようなチョッパ型コンパレータをＡＤ変換器に適用すると、低電圧時に、変換精度が落ちるのを防止できる。
【０１０７】
なお、本実施の形態では、すべてのＣＭＯＳインバータに、スイッチと負荷抵抗とを直列に接続したが、一部のＣＭＯＳインバータだけに接続するものとしてもよい。また、負荷抵抗をＣＭＯＳインバータと負側電源端子との間に接続してもよい。
【０１０８】
（第６の実施形態）
本実施の形態は、既知の量のオフセット誤差が補償されたチョッパ型コンパレータに関する。
【０１０９】
本実施の形態に係わるチョッパ型コンパレータは、図１に示す第１の実施形態に係わるチョッパ型コンパレータと同一の構成である。
【０１１０】
このインバータアンプＩＶ１００の閾値Ｖｔｈは、オフセット誤差ΔＶ（ΔＶは、正または負の量）がある場合に、チャネル定数ＫｐまたはＫｎの値を調整することにより、（１／２）Ｖｃｃ−ΔＶに設定されている。
【０１１１】
（動作）
図８に示すインバータアンプの入出力電位の遷移図を参照しながら、上記チョッパ型コンパレータの動作について説明する。
【０１１２】
未使用時においては、制御部からの制御信号により、ＮチャネルＭＯＳトランジスタＮ２０がオン状態になり、インバータアンプＩＶ１００の入力端Ｉ１の電圧ＶｉｎがＶＳＳ（接地電位）に初期化される。
【０１１３】
まず、比較準備期間において、制御信号によりスイッチＳＷ１とＣＭＯＳトランスファゲートＴＧ１とが閉路される。スイッチＳＷ１が閉路されると、参照電圧Ｖｒが入力され、ＣＭＯＳトランスファゲートＴＧ１が閉路されると、インバータアンプＩＶ１００の入力端Ｉ１と出力端Ｏ１とが短絡される。
【０１１４】
本実施の形態のインバータアンプＩＶ１００の閾値は、オフセット誤差ΔＶを補償するように設計段階において設定されているので、図８に示すように、インバータアンプＩＶ１００の入力端Ｉ１の電圧Ｖｉｎは、インバータアンプＩＶ１００の閾値Ｖｔｈ（＝（１／２）Ｖｃｃ−ΔＶ）となる。
【０１１５】
コンデンサＣ１には、インバータアンプＩＶ１００の閾値Ｖｔｈと参照電圧Ｖｒとの電位差（Ｖｒ−Ｖｔｈ）に応じた電荷が蓄積される。
【０１１６】
次に、比較実行期間において、制御信号によりスイッチＳＷ１とＣＭＯＳトランスファゲートＴＧ１とがともに開路され、スイッチＳＷ２が閉路される。コンデンサＣ１には、アナログ電圧Ｖｘが入力される。これにより、インバータアンプＩＶ１００の入力端Ｉ１の電圧Ｖｉｎは、Ｖｔｈ＋Ｖｘ−Ｖｒとなる。
【０１１７】
Ｖｘ−Ｖｒが正の場合には、インバータアンプＩＶ１００の入力端Ｉ１の電圧ＶｉｎがＶｔｈよりも大きいので、インバータアンプＩＶ１００による反転出力の結果、出力端Ｏ１の電圧Ｖｏｕｔは、インバータアンプＩＶ１００の閾値Ｖｔｈよりも小さくなる。
【０１１８】
逆に、Ｖｘ−Ｖｒが負の場合には、図８に示すように、インバータアンプＩＶ１００の入力端Ｉ１の電圧ＶｉｎがＶｔｈよりも小さいので、インバータアンプＩＶ１００による反転出力の結果、出力端Ｏ１の電圧Ｖｏｕｔは、インバータアンプＩＶ１００の閾値Ｖｔｈよりも大きくなる。
【０１１９】
以上のように、本実施の形態に係わるチョッパ型コンパレータによれば、インバータアンプの閾値を（１／２）Ｖｃｃからオフセット誤差ΔＶだけ減少させ、その閾値を基準として、参照電圧Ｖｒとアナログ電圧Ｖｘの大小を比較するので、オフセット誤差を補償することができる。また、このようなチョッパ型コンパレータをＡＤ変換器に適用すると、オフセット誤差があるときでも、変換精度が落ちるのを防止できる。
【０１２０】
なお、上記チョッパ型コンパレータの代わりに、図４に示す第２の実施形態に係わるチョッパ型コンパレータ、または図５に示す第３の実施形態に係わるチョッパ型コンパレータを用いてもよい。すなわち、オフセット誤差がΔＶだけある場合に、ＣＭＯＳインバータと正側電源端子との間、またはＣＭＯＳインバータと負側電源端子との間に、適切な抵抗量の抵抗を付加することにより、インバータアンプＩＶ２００の閾値Ｖｔｈを（１／２）Ｖｃｃからオフセット誤差ΔＶだけ減じた値に設定してもよい。
【０１２１】
また、本実施の形態では、低電圧時におけるＣＭＯＳトランスファゲートの動作を問題としているのではないので、インバータアンプの出力と入力を短絡させるスイッチとしてＣＭＯＳトランスファゲートＴＧ１の代わりに、たとえば、リレーなどのような素子を用いてもよい。
【０１２２】
（第７の実施形態）
本実施の形態は、可変な閾値を有するインバータアンプにより、設計段階では未知の量のオフセット誤差を補償するチョッパ型コンパレータに関する。
【０１２３】
オフセット誤差ΔＶをあらかじめ知ることができる場合には、その量に応じて、トランジスタのサイズを変えたり、抵抗を追加したりできるが、オフセット誤差がＭＯＳトランジスタの寄生容量などの要因で発生する場合などでは、設計段階では、その量をあらかじめ知ることができない場合がある。本実施の形態に係わるチョッパ型コンパレータは、そのような場合に適したものである。
【０１２４】
本実施の形態に係わるチョッパ型コンパレータは、図６に示す第４の実施形態に係わるチョッパ型コンパレータと同一の構成である。
【０１２５】
インバータアンプＩＶ４００の閾値Ｖｔｈは、スイッチＳＷ１、ＳＷ２、およびＳＷ３のオン／オフを制御することにより、オフセット誤差を補償するように可変で調整される。
【０１２６】
すなわち、スイッチＳＷ１０のみがオン状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、（１／２）Ｖｃｃ−αとなる。スイッチＳＷ２０のみがオン状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、（１／２）Ｖｃｃとなる。スイッチＳＷ３０のみがオン状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、（１／２）Ｖｃｃ＋βとなる。
【０１２７】
また、スイッチＳＷ１０とスイッチＳＷ２０とがオン状態で、スイッチＳＷ３０がオフ状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、次式となる。
【０１２８】
Ｖｔｈ＝｛Ｖｔｈｎ／Ｖｃｃ＋√ＫＰ／√ＫＮ×（１−｜Ｖｔｈｐ｜／Ｖｃｃ）×Ｖｃｃ｝÷（１＋√ＫＰ／√ＫＮ）
ここで、ＫＰ＝Ｋｐ１＋Ｋｐ２、ＫＮ＝Ｋｎ１＋Ｋｎ２である。
【０１２９】
同様に、スイッチＳＷ１０とスイッチＳＷ３０とがオン状態で、スイッチＳＷ２０がオフ状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、上述の式で、ＫＰ＝Ｋｐ１＋Ｋｐ３、ＫＮ＝Ｋｎ１＋Ｋｎ３とした値である。
【０１３０】
同様に、スイッチＳＷ２０とスイッチＳＷ３０とがオン状態で、スイッチＳＷ１０がオフ状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、上述の式で、ＫＰ＝Ｋｐ２＋Ｋｐ３、ＫＮ＝Ｋｎ２＋Ｋｎ３とした値である。
【０１３１】
また、スイッチＳＷ１０、ＳＷ２０、およびスイッチ３０がオン状態のときには、インバータアンプＩＶ４００の閾値Ｖｔｈは、上述の式で、ＫＰ＝Ｋｐ１＋Ｋｐ２＋Ｋｐ３、ＫＮ＝Ｋｎ１＋Ｋｎ２＋Ｋｎ３とした値である。
【０１３２】
このように、インバータアンプＩＶ４００は、スイッチを制御することで、閾値を複数の中から選択できるので、オフセット誤差ΔＶに応じて、インバータアンプＩＶ４００の閾値Ｖｔｈを（１／２）Ｖｃｃ−ΔＶに近い値に設定することができる。精度をあげるには、並列接続するＣＭＯＳインバータの数を増加させればよい。
【０１３３】
このようなインバータアンプの閾値をスイッチで可変で調整することによって、以下のようにしてオフセット誤差を補償できる。すなわち、設計者であれば、テスト時に、オフセットが０になるようなスイッチの開閉状態を調べ、ユーザには、そのようなスイッチ開閉状態で使用させるようにすることができる。
【０１３４】
また、ユーザは、自身でテストを行ない、オフセットを０とするようにスイッチの開閉を調整することができる。
【０１３５】
さらに、マイコンを用いて、自動で調整を行なうものとしてもよい。すなわち、マイコンが、チョッパ型コンパレータにテスト電圧を入力させ、オフセットを０とするようにスイッチの開閉を調整するものとしてもよい。
【０１３６】
以上のように、本実施の形態に係わるチョッパ型コンパレータによれば、スイッチの開閉を制御することで、インバータアンプの閾値が可変で調整できるので、設計段階では予測できない量のオフセット誤差を補償することができる。また、このようなチョッパ型コンパレータをＡＤ変換器に適用すると、オフセット誤差があるときでも、変換精度が落ちるのを防止できる。
【０１３７】
なお、図６に示すチョッパ型コンパレータの代わりに、図７に示す第５の実施形態に係わるチョッパ型コンパレータを用いるものとしてもよい。
【０１３８】
また、予測できない量のオフセット誤差を補償するその他の方法として、複数個の閾値がそれぞれ異なるＣＭＯＳインバータを含むように製造しておき、テストにより、最もよくオフセット誤差を補償できるＣＭＯＳインバータを検出し、そのＣＭＯＳインバータのみを残して、残りのＣＭＯＳインバータはエッチングなどで除去するものとしてもよい。
【０１３９】
【発明の効果】
この発明に係わるチョッパ型コンパレータによれば、インバータアンプの閾値が正側電源端子の電圧の１／２の場合には、比較準備期間内にインバータアンプの入力端の電位と出力端の電位とが一致した状態になるために要する電流がＣＭＯＳトランスファゲートを介して流れないほど前記正側電源端子の電圧が低いときに、一致した状態になるために要する電流が流れるような値にインバータアンプの閾値が設定されているので、正側電源端子の電圧が低い場合においても、増幅率が極端に低下するのを防止できる。
【０１４０】
また、この発明に係わるチョッパ型コンパレータによれば、インバータアンプの閾値は、当該インバータアンプに接続される正側電源端子の電圧の１／２からオフセット誤差だけ減じた値に設定されているので、オフセット誤差を補償することができる。
【０１４１】
また、インバータアンプは、ＣＭＯＳインバータから構成され、ＣＭＯＳインバータを構成するＭＯＳトランジスタのチャネル定数が調整されることによってインバータの閾値が前記の値に設定されているので、簡易な方法で、インバータアンプの閾値を前記の値、すなわち比較準備期間内にインバータアンプの入力端の電位と出力端の電位とが一致した状態になるために要する電流がＣＭＯＳトランスファゲートを介して流れるような値、または正側電源端子の電圧の１／２からオフセット誤差だけ減じた値に設定できる。
【０１４２】
また、インバータアンプは、ＣＭＯＳインバータと、当該ＣＭＯＳインバータと正側電源端子との間に接続された負荷抵抗とからなり、前記負荷抵抗の抵抗量が調整されることによって、前記インバータアンプの閾値の値が設定されているので、簡易な方法で、インバータアンプの閾値を前記の値、すなわち比較準備期間内にインバータアンプの入力端の電位と出力端の電位とが一致した状態になるために要する電流がＣＭＯＳトランスファゲートを介して流れるような値、または正側電源端子の電圧の１／２からオフセット誤差だけ減じた値に設定できる。
【０１４３】
前記インバータアンプは、ＣＭＯＳインバータと、当該ＣＭＯＳインバータと負側電源端子との間に直列に接続された負荷抵抗とからなり、前記負荷抵抗の抵抗量が調整されることによって、前記インバータアンプの閾値の値が設定されているので、簡易な方法で、インバータアンプの閾値を前記の値、すなわち比較準備期間内にインバータアンプの入力端の電位と出力端の電位とが一致した状態になるために要する電流がＣＭＯＳトランスファゲートを介して流れるような値、または正側電源端子の電圧の１／２からオフセット誤差だけ減じた値に設定できる。
【０１４４】
前記インバータアンプは、複数の並列に接続されたＣＭＯＳインバータと、ＣＭＯＳインバータと正側電源端子または負側電源端子と直列に接続されたスイッチとを含み、外部からの信号により、前記スイッチの開閉が制御されることによって、前記インバータアンプの閾値の値に設定されるので、正側電源端子の電圧値の大きさやオフセット誤差の大きさに応じて、閾値を可変で調整できる。
【０１４５】
前記インバータアンプは、複数の並列に接続されたＣＭＯＳインバータと、当該ＣＭＯＳインバータと正側電源端子または負側電源端子と直列に接続されたスイッチと、当該ＣＭＯＳインバータと正側電源端子または負側電源端子と直列に接続された負荷抵抗とを含み、外部からの信号により、前記スイッチの開閉が制御されることによって、前記インバータアンプの閾値の値に設定されるので、正側電源端子の電圧値の大きさやオフセット誤差の大きさに応じて、閾値を可変で調整できる。
【０１４６】
また、この発明に係わるＡＤ変換器によれば、アナログ入力電圧を前記第１の入力電位または前記第２の入力電位の一方の電位とし、参照電圧を他方の電位として、前記チョッパ型コンパレータによりアナログ入力電圧と参照電圧とを比較するので、低電圧で使用するときやオフセット誤差があるときにでも、ＡＤ変換の変換精度が落ちるのを防止できる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるチョッパ型コンパレータの構成を示す図である。
【図２】インバータアンプの入出力電圧伝達特性を示す図である。
【図３】インバータアンプの入出力電位の遷移図である。
【図４】第２の実施形態に係わるチョッパ型コンパレータの構成を示す図である。
【図５】第３の実施形態に係わるチョッパ型コンパレータの構成を示す図である。
【図６】第４の実施形態に係わるチョッパ型コンパレータの構成を示す図である。
【図７】第５の実施形態に係わるチョッパ型コンパレータの構成を示すである。
【図８】インバータアンプの入出力電位の遷移図である。
【図９】ＡＤ変換器の構成を示す図である。
【図１０】従来のチョッパ型コンパレータの構成を示す図である。
【図１１】ＣＭＯＳインバータの入出力電圧伝達特性を示す。
【図１２】図１０におけるコンデンサＣ１の片端Ｓ点での電位の遷移を示す図である。
【図１３】インバータアンプの入出力電位の遷移を示す図である。
【図１４】ＣＭＯＳトランスファゲートの電圧電流特性を示す図である。
【図１５】低電圧時におけるＣＭＯＳインバータの入出力電圧伝達特性を示す図である。
【図１６】従来の低電圧時のインバータアンプの入出力電位の遷移を示す図である。
【図１７】オフセット誤差の例を示す図である。
【符号の説明】
９１　ＡＤ変換器、９２　ラダー抵抗部、９３　制御部、９０，１００，２００，３００，４００，５００　チョッパ型コンパレータ、ＴＧ１　ＣＭＯＳトランスファゲート、Ｎ１，Ｎ２，Ｎ３，Ｎ１０，Ｎ２０，Ｎａ，Ｎｂ，Ｎｃ　ＮチャネルＭＯＳトランジスタ、Ｐ１，Ｐ２，Ｐ３，Ｐ１０，Ｐａ，Ｐｂ，Ｐｃ　ＰチャネルＭＯＳトランジスタ、ＳＷ１，ＳＷ２，ＳＷ１０，ＳＷ２０，ＳＷ３０スイッチ、Ｒ，Ｒａ，Ｒｂ，Ｒｃ　抵抗、ＣＭ１，ＣＭ２，ＣＭ３，ＣＭ１０，ＣＭａ，ＣＭｂ，ＣＭｃ　ＣＭＯＳトランスファゲート、ＩＶ９５，ＩＶ１００，ＩＶ２００，ＩＶ３００，ＩＶ４００，ＩＶ５００　インバータアンプ、Ｃ１　コンデンサ、Ｖｉｎ　インバータアンプ入力電圧、Ｖｏｕｔ　インバータアンプ出力電圧、Ｖｘ　アナログ電圧、Ｖｒ　参照電圧、Ｖｃｃ　正側電源電圧、Ｖｓｓ　負側電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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