(57)【要約】【課題】同一基板上に形成するトランジスタの特性への影響を抑制しつつ、抵抗素子を形成しうる半導体装置の製造方法を提供する。【解決手段】シリコン基板１０上にポリシリコン膜３２を形成する工程と、ポリシリコン膜３２の抵抗素子形成予定領域３６にドーパント不純物を導入する工程と、ポリシリコン膜３２をパターニングすることにより、ドーパント不純物が導入されたポリシリコン膜３２からなる抵抗素子４６と、ドーパント不純物が導入されていないポリシリコン膜３２からなるゲート電極４４ａ、４４ｂとを形成する工程とを有する。【選択図】      図３
2004153060.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、半導体膜を形成する工程と、
前記半導体膜の所定の領域に、ドーパント不純物を導入する工程と、
前記半導体膜をパターニングすることにより、前記ドーパント不純物が導入された前記半導体膜からなる抵抗素子と、前記ドーパント不純物が導入されていない前記半導体膜からなるゲート電極とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極にドーパント不純物を導入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記ゲート電極に前記ドーパント不純物を導入する工程では、前記ゲート電極の両側の前記半導体基板内に、前記ドーパント不純物を導入することにより不純物拡散領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程では、第１のゲート電極と、第２のゲート電極とを形成し、
前記ゲート電極に前記ドーパント不純物を導入する工程では、前記第１のゲート電極には第１導電型のドーパント不純物を導入し、前記第２のゲート電極には第２導電型のドーパント不純物を導入する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記半導体膜に前記ドーパント不純物を導入する工程では、前記所定の領域内の複数の領域に異なる濃度で前記ドーパント不純物をそれぞれ導入し、抵抗値の異なる複数の前記抵抗素子を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極及び前記抵抗素子を覆う絶縁膜を形成する工程と、
前記絶縁膜をエッチングすることにより、前記抵抗素子上に前記絶縁膜を残存するとともに、前記ゲート電極の側面にサイドウォール絶縁膜を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記サイドウォール絶縁膜を形成する工程の後に、前記ゲート電極が形成された半導体基板上に金属膜を形成し、前記金属膜を熱処理してシリサイド化することにより、前記ゲート電極上及び前記ゲート電極の両側の前記半導体基板上にシリサイド膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記半導体膜にドーパント不純物を導入する工程では、前記ドーパント不純物を１×１０１５ｃｍ−２以上のドーズ量でイオン注入する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記半導体膜を形成する工程では、ポリシリコン又はアモルファスシリコンからなる前記半導体膜を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、トランジスタとともに抵抗素子を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置においてアナログ回路等に使用されている素子の一つとして、ポリシリコンからなる抵抗素子がある。通常、ポリシリコンからなる抵抗素子は、ゲート電極を形成するためのポリシリコン膜を用いて、ゲート電極の形成と同時に形成されている。ポリシリコンからなる抵抗素子の抵抗値は、一般的に、ドーパント不純物のイオン注入により必要に応じて調整されている。
【０００３】
一方、ロジックデバイスでは、トランジスタのゲート電極やソース／ドレイン領域をシリサイド化するのが一般的である。そこで、トランジスタとともに抵抗素子を形成する場合には、抵抗素子のシリサイド化を防止するため、ゲート電極等のシリサイド化工程の前に、抵抗素子をシリコン酸化膜で被覆するシリサイドブロックが行われている。
【０００４】
シリサイドブロックでは抵抗素子をシリコン酸化膜で被覆するため、トランジスタとともに抵抗素子を形成する場合、シリサイドブロックを行う前に、抵抗素子の抵抗値を調整するためのイオン注入を行う必要がある。
【０００５】
従来、かかる抵抗素子の抵抗値を調整するためのイオン注入は、ゲート電極及び抵抗素子の加工前に行われていた（例えば特許文献１乃至４を参照）。
【０００６】
まず、半導体基板上に、ゲート電極及び抵抗素子を形成するためのポリシリコン膜を形成する。
【０００７】
次いで、ポリシリコン膜のゲート電極形成予定領域及び抵抗素子形成予定領域にそれぞれドーパント不純物をイオン注入する。
【０００８】
次いで、ポリシリコン膜をエッチングすることにより、ゲート電極及び抵抗素子を形成する。
【０００９】
以後、通常の半導体製造プロセスによりトランジスタのソース／ドレイン等が形成され、トランジスタとともに抵抗素子が形成される。
【００１０】
【特許文献１】
特開２００１−７２２０号公報
【特許文献２】
特開平８−１４８６４９号公報
【特許文献３】
特開平１０−１５０１５４号公報
【特許文献４】
特開２００１−１６８２８１号公報
【００１１】
【発明が解決しようとする課題】
上述のように、従来トランジスタとともに抵抗素子を形成する場合、ゲート電極を形成する前に、ポリシリコン膜のトランジスタ形成予定領域及び抵抗素子形成予定領域へのドーピングを行っている。
【００１２】
しかしながら、ＣＭＯＳトランジスタを形成する場合に、ｎ型及びｐ型のドーピングを行うと、ｎ型のドーピングを行った領域とｐ型のドーピングを行った領域とで、ポリシリコン膜のエッチング機構が異なった影響を受ける。このため、微細なＣＭＯＳトランジスタを形成する場合、ｎ型ゲート電極とｐ型ゲート電極とを同一の形状で加工することが困難であった。
【００１３】
本発明の目的は、同一基板上に形成するトランジスタの特性への影響を抑制しつつ、抵抗素子を形成しうる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的は、半導体基板上に、半導体膜を形成する工程と、前記半導体膜の所定の領域に、ドーパント不純物を導入する工程と、前記半導体膜をパターニングすることにより、前記ドーパント不純物が導入された前記半導体膜からなる抵抗素子と、前記ドーパント不純物が導入されていない前記半導体膜からなるゲート電極とを形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１５】
【発明の実施の形態】
本発明の一実施形態による半導体装置の製造方法について図１乃至図８を用いて説明する。
【００１６】
従来の技術においては、上述したように、ゲート電極を形成する前にポリシリコン膜のトランジスタ形成予定領域及び抵抗素子形成予定領域に対してドーパント不純物のイオン注入を行う場合、ｎ型ゲート電極とｐ型ゲート電極とを同一の形状で加工することが困難であった。
【００１７】
かかるゲート加工時の不都合を回避する方法としては、ゲート電極及び抵抗素子の加工後にイオン注入を行うことが考えられる。ポリシリコン膜の加工後に抵抗素子へのイオン注入を行う場合、トランジスタ形成予定領域には、イオン注入用マスクとしてレジスト膜を形成する必要がある。そして、このレジスト膜は、抵抗素子の抵抗値を調整するためのイオン注入を行った後に剥離する必要がある。
【００１８】
しかしながら、このゲート電極が形成されたトランジスタ形成予定領域を覆うレジスト膜の剥離は、以下に述べるように、トランジスタ特性の低下の要因の一つとなる。通常、レジスト膜の剥離には、アッシング処理や硫酸過水、アンモニア過水を用いたウェット処理が用いられる。このアッシング処理やウェット処理により、トランジスタ領域のシリコン基板表面が後退してしまう。
【００１９】
図１は、レジスト膜の剥離後のゲート電極周辺の様子を観察した透過型電子顕微鏡写真を示す図である。図１に示す透過型顕微鏡写真から明らかなように、ゲート電極両側のシリコン基板表面がレジスト膜の剥離工程で後退している。
【００２０】
レジスト膜の剥離工程におけるシリコン基板表面の後退量は、数ｎｍ程度と僅かではある。しかしながら、素子の微細化とともにソース／ドレイン領域も極めて浅くなっており、シリコン基板表面の後退がソース／ドレイン領域のプロファイルに影響を与え、トランジスタ特性のばらつきや特性劣化を引き起こす原因となる。
【００２１】
また、抵抗素子は、必ずしもトランジスタとともに形成しなければならない素子ではない。このため、トランジスタとともに抵抗素子を形成する場合としない場合との間で、或いはトランジスタとともに形成する抵抗素子数によって、レジスト膜を剥離するためのアッシング処理等の回数が変化し、トランジスタ特性のばらつきが生じることが想定される。
【００２２】
したがって、上述のように、単にゲート電極の加工後にドーパント不純物を抵抗素子にイオン注入した場合には、ゲート電極を同一形状にパターニングすることができたとしても、ゲート電極周辺のシリコン基板表面の後退によるトランジスタ特性の低下という新たな弊害が生じると考えられる。
【００２３】
本実施形態による半導体装置の製造方法は、ゲート電極周辺のシリコン基板表面の後退によるトランジスタ特性の劣化をも回避し、同一基板上に形成するトランジスタの特性への影響を抑制しつつ抵抗素子を形成することを可能にするものである。以下、本実施形態による半導体装置の製造方法について図２乃至図８を用いて詳述する。図２乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、本実施形態では、ＣＭＯＳトランジスタとともに抵抗素子を有する半導体装置を製造する場合について説明する。
【００２４】
まず、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、シリコン基板１０に、活性領域を画定する素子分離膜１２を形成する（図２（ａ）を参照）。
【００２５】
次いで、全面に、例えばスピンコート法により、レジスト膜１４を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜１４をパターニングすることにより、活性領域のＮＭＯＳトランジスタ形成予定領域１６を露出する開口部１８をレジスト膜１４に形成する。
【００２６】
次いで、レジスト膜１４をマスクとしてドーパント不純物としてＢ（ボロン）をイオン注入し、ＮＭＯＳトランジスタ形成予定領域１６にｐ型ウェル２０を形成する（図２（ｂ）を参照）。
【００２７】
ｐ型ウェル２０の形成終了後、イオン注入のマスクとして用いたレジスト膜１４を剥離する。
【００２８】
次いで、全面に、例えばスピンコート法により、レジスト膜２２を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜２２をパターニングすることにより、活性領域のＰＭＯＳトランジスタ形成予定領域２４を露出する開口部２６をレジスト膜２２に形成する。
【００２９】
次いで、レジスト膜２２をマスクとして、ドーパント不純物としてＰ（リン）をイオン注入し、ＰＭＯＳトランジスタ形成予定領域２４にｎ型ウェル２８を形成する（図２（ｃ）を参照）。
【００３０】
ｎ型ウェル２８の形成終了後、イオン注入のマスクとして用いたレジスト膜２２を剥離する。
【００３１】
シリコン基板１０にｐ型ウェル２０及びｎ型ウェル２８を形成した後、例えばＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法を用いた表面の酸窒化により、シリコン基板１０の活性領域に、シリコン酸窒化膜からなる例えば膜厚１．１ｎｍのゲート絶縁膜３０を形成する（図３（ａ）を参照）。
【００３２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜３２を形成する。ここで、ポリシリコン膜３２は、アモルファスシリコン膜を形成し、熱処理によりアモルファスシリコン膜を結晶化することにより形成してもよい。
【００３３】
次いで、全面に、例えばスピンコート法により、レジスト膜３４を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜３４をパターニングすることにより、素子分離膜１２上の抵抗素子形成予定領域３６を露出する開口部３８をレジスト膜３４に形成する。
【００３４】
次いで、レジスト膜をマスクとして、ドーパント不純物としてＢをイオン注入し、抵抗素子形成予定領域３６のポリシリコン膜３２にＢを導入する（図３（ｂ）を参照）。イオン注入の条件は、例えばイオンの加速エネルギーを５ｋｅＶとし、ドーズ量を２×１０１５ｃｍ−２とすることができる。これにより、ＣＭＯＳトランジスタとともに形成する抵抗素子の抵抗値が調整される。このときのドーパント不純物の種類やドーズ量等のイオン注入の条件を適宜設定することにより、抵抗素子の抵抗値を所望の値に設定することができる。
【００３５】
次いで、アッシング処理、硫酸過水処理、及びアンモニア過水処理を順次行うことにより、イオン注入のマスクとして用いたレジスト膜３４を剥離する。アッシング処理の条件としては、例えばアッシングガスをＯ２、ＣＦ４、Ｎ２、及びＨ２の混合ガスとし、パワーを１ｋＷ、処理時間を６０秒とする。また、硫酸過水処理、アンモニア過水処理の条件は、例えばそれぞれ処理時間をともに６００秒とする。
【００３６】
このように、本実施形態による半導体装置の製造方法では、抵抗素子とともに形成するトランジスタのゲート電極をパターニングする前に、レジスト膜３４をマスクとして抵抗素子形成予定領域３６のポリシリコン膜３２に抵抗値を調整するためのイオン注入を行うことに主たる特徴の一つがある。
【００３７】
抵抗素子の抵抗値を調整するためのイオン注入をゲート電極のパターニング後に行うとすると、マスクとして用いるレジスト膜をゲート電極がパターニングされたトランジスタ形成予定領域に形成する必要がある。このため、イオン注入後に、マスクとして用いたレジスト膜を、アッシング処理や、硫酸過水、アンモニア過水を用いたウェット処理により剥離する必要がある。しかしながら、このレジスト膜を剥離するためのアッシング処理やウェット処理により、マスクとして用いたレジスト膜のみならず、図１に示すように、エクステンションソース／ドレインのエクステンション領域となる領域等の、ゲート電極で覆われていないシリコン基板表面が後退してしまっていた。
【００３８】
これに対し、本実施形態による半導体装置の製造方法では、上述のように、トランジスタのゲート電極をパターニングする前に、レジスト膜３４をマスクとして抵抗素子形成予定領域３６のポリシリコン膜３２に抵抗値を調整するためのイオン注入を行う。これにより、抵抗素子の抵抗値を調整するためのイオン注入後のレジスト剥離の際に、エクステンションソース／ドレインのエクステンション領域となる領域等のシリコン基板表面が後退することはない。特に、抵抗素子の抵抗値を調整するためのイオン注入を例えば１×１０１５ｃｍ−２以上の高いドープ量で行い、マスクとして用いたレジスト膜を剥離するために、アッシング処理やウェット処理を長時間行う必要がある場合であっても、シリコン基板表面が後退することはない。したがって、トランジスタとともに抵抗素子を形成する場合に、エクステンション領域のシリコン基板表面の後退を抑制することができる。これにより、以下の効果を得ることができる。
【００３９】
まず、抵抗素子とともに形成するトランジスタのエクステンション領域のイオン注入深さを浅くすることができ、ドーパント不純物のゲート下への回り込みを抑制することができ、実効チャンネル長の短縮を抑制することができる。
【００４０】
また、エクステンション領域とトランジスタのゲートとの境界における強電界の発生を抑制し、ホットキャリアの発生を抑制することができる。
【００４１】
さらに、エクステンション領域のイオン注入の際に、エクステンション領域とトランジスタのゲートとの境界にイオンが集中するパンチスルーの発生を抑制することができる。
【００４２】
上述のようにしてマスクとして用いたレジスト膜３４を剥離した後、例えばＣＶＤ法により、ポリシリコン膜３２上に、例えば膜厚３０ｎｍのシリコン酸化膜４０を形成する（図３（ｃ）を参照）。
【００４３】
次いで、例えばスピンコート法により、シリコン酸化膜４０上にレジスト膜４２を形成する。この後、フォトリソグラフィ技術を用いてゲート電極及び抵抗素子形成予定領域上にレジスト膜４２を残存させる（図４（ａ）を参照）。
【００４４】
次いで、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、レジスト膜４２をマスクとして、ハードマスクとして用いるシリコン酸化膜４０をパターニングする（図４（ｂ）を参照）。
【００４５】
次いで、例えばＲＩＥ法により、レジスト膜４２及びシリコン酸化膜４０をマスクとしてポリシリコン膜３２をパターニングすることにより、ポリシリコン膜３２からなるゲート電極４４ａ、４４ｂ、及び抵抗素子４６を形成する（図４（ｃ）を参照）。
【００４６】
本実施形態による半導体装置の製造方法は、ＮＭＯＳトランジスタ形成予定領域１６及びＰＭＯＳトランジスタ形成予定領域２４のポリシリコン膜３２にドーパント不純物をイオン注入する前に、ゲート電極４４ａ、４４ｂを形成することにも主たる特徴の一つがある。これにより、ゲート電極４４ａ、４４ｂをパターニングする際に、ＮＭＯＳトランジスタ形成予定領域１６とＰＭＯＳトランジスタ形成予定領域２４とでポリシリコン膜３２のエッチング機構に差はなく、ＮＭＯＳ及びＰＭＯＳトランジスタのゲート電極を容易に同一形状に形成することができる。
【００４７】
ゲート電極４４ａ、４４ｂ、及び抵抗素子４６の形成終了後、エッチングマスクとして用いたレジスト膜４２及びシリコン酸化膜４０を除去する。
【００４８】
次いで、全面に、例えばスピンコート法により、レジスト膜４８を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜４８をパターニングすることにより、ＮＭＯＳトランジスタ形成予定領域１６を露出する開口部５０をレジスト膜４８に形成する。
【００４９】
次いで、ゲート電極４４ａ及びレジスト膜４８をマスクとして、ドーパント不純物としてＡｓ（砒素）をイオン注入する。これにより、シリコン基板１０内に、ゲート電極４４ａに自己整合で、エクステンションソース／ドレインの浅い領域を構成するエクステンション領域５２ａが形成される（図５（ａ）を参照）。イオン注入の条件としては、例えば、イオンの加速エネルギーを３．０ｋｅＶ、ドーズ量を１．０×１０１５ｃｍ−２とすることができる。このとき同時にゲート電極４４ａにもドーパント不純物が導入される。
【００５０】
エクステンション領域５２ａの形成終了後、アッシング処理、硫酸過水処理、及びアンモニア過水処理を順次行うことにより、イオン注入のマスクとして用いたレジスト膜４８を剥離する。アッシング処理の条件としては、例えばアッシングガスをＯ２、ＣＦ４、Ｎ２、及びＨ２の混合ガスとし、パワーを１ｋＷ、処理時間を３０秒とする。また、硫酸過水処理、アンモニア過水処理の条件は、例えばそれぞれ処理時間を６００秒、３００秒とする。ここでのレジスト膜４８を剥離するためのアッシング処理、硫酸過水処理、及びアンモニア過水処理等の処理は、エクステンション領域５２ａのイオン注入の条件により、抵抗素子の抵抗値を調整するためのイオン注入のマスクとして用いたレジスト膜３４の剥離の際よりも短時間で行うことができる。
【００５１】
次いで、全面に、例えばスピンコート法により、レジスト膜５４を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜５４をパターニングすることにより、ＰＭＯＳトランジスタ形成予定領域２４を露出する開口部５６をレジスト膜５４に形成する。
【００５２】
次いで、ゲート電極４４ｂ及びレジスト膜５４をマスクとして、ドーパント不純物としてＢをイオン注入する。これにより、シリコン基板１０内に、ゲート電極１６に自己整合で、エクステンションソース／ドレインの浅い領域を構成するエクステンション領域５８ａが形成される（図５（ｂ）を参照）。イオン注入の条件としては、例えば、イオンの加速エネルギーを０．３ｋｅＶ、ドーズ量を１．０×１０１５ｃｍ−２とすることができる。このとき同時にゲート電極４４ｂにもドーパント不純物が導入される。
【００５３】
エクステンション領域５８ａの形成終了後、アッシング処理、硫酸過水処理、及びアンモニア過水処理を順次行うことにより、イオン注入のマスクとして用いたレジスト膜５４を剥離する。アッシング処理の条件は、レジスト膜４８の剥離の場合と同様に、抵抗素子の抵抗値を調整するためのイオン注入のマスクとして用いたレジスト膜３４の剥離の際よりも、短時間で行うことができる。
【００５４】
次いで、全面に、例えばＣＶＤ法より、例えば膜厚３０ｎｍのシリコン酸化膜６０を形成する。シリコン酸化膜６０の成膜条件は、例えば、原料ガスとしてＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用い、成膜炉内の圧力を０．１〜０．４Ｔｏｒｒ、温度を５７０〜６４０℃、ＴＥＯＳの流量を２００〜４００ｓｃｃｍ、Ｏ２の流量を２〜３０ｓｃｃｍとすることができる。
【００５５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８００ｎｍのシリコン窒化膜６２を形成する（図５（ｃ）を参照）。シリコン窒化膜６２の成膜条件は、例えば、原料ガスとしてＤＣＳ（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）、ＮＨ３を用い、成膜炉内の圧力を０．１〜０．４Ｔｏｒｒ、温度を６５０〜７５０℃、ＤＣＳの流量を５０〜２００ｓｃｃｍ、ＮＨ３の流量を２００〜１０００ｓｃｃｍとすることができる。
【００５６】
次いで、全面に、例えばスピンコート法により、レジスト膜６４を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜６４をパターニングすることにより、抵抗素子４６上及びその周辺を覆うようにレジスト膜６４を残存させる（図６（ａ）を参照）。
次いで、例えばＲＩＥ法により、レジスト膜６４をマスクとして、シリコン窒化膜６２及びシリコン酸化膜６０を異方性エッチングする。これにより、ゲート電極４４ａ、４４ｂの側壁に、シリコン酸化膜６０及びシリコン窒化膜６２からなるサイドウォール絶縁膜６６が形成される。一方、レジスト膜６４によりマスクされているため、抵抗素子４６は、シリコン酸化膜６０及びシリコン窒化膜６４に被覆された状態となる（図６（ｂ）を参照）。こうして抵抗素子４６をシリコン酸化膜６０及びシリコン窒化膜６４で被覆することにより、後述するサリサイドプロセスにおいてシリサイド化反応から抵抗素子４６が保護される。
【００５７】
サイドウォール絶縁膜６６の形成終了後、エッチングマスクとして用いたレジスト膜６４を剥離する。
【００５８】
次いで、全面に、例えばスピンコート法により、レジスト膜６８を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜６８をパターニングすることにより、ＮＭＯＳトランジスタ形成予定領域１６を露出する開口部７０をレジスト膜６８に形成する。
【００５９】
次いで、ゲート電極４４ａ及びサイドウォール絶縁膜６６をマスクとして、ドーパント不純物としてＰをイオン注入する。これにより、ゲート電極４４ａにドーパント不純物が導入され、また、ソース／ドレインの深い領域を構成する不純物拡散領域５２ｂが形成される（図６（ｃ）を参照）。イオン注入の条件は、例えば、イオンの加速エネルギーを６ｋｅＶ、ドーズ量を８×１０１５ｃｍ−２とすることができる。
【００６０】
不純物拡散領域５２ｂの形成終了後、イオン注入のマスクとして用いたレジスト膜６８を剥離する。
【００６１】
次いで、全面に、例えばスピンコート法により、レジスト膜７２を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜７２をパターニングすることにより、ＰＭＯＳトランジスタ形成予定領域２４を露出する開口部７４をレジスト膜７２に形成する。
【００６２】
次いで、ゲート電極４４ｂ及びサイドウォール絶縁膜６６をマスクとして、ドーパント不純物としてＢをイオン注入する。これにより、ゲート電極４４ｂにドーパント不純物が導入され、また、ソース／ドレインの深い領域を構成する不純物拡散領域５８ｂが形成される（図７（ａ）を参照）。イオン注入の条件は、例えば、イオンの加速エネルギーを２ｋｅＶ、ドーズ量を４×１０１５ｃｍ−２とすることができる。
【００６３】
不純物拡散領域５８ｂの形成終了後、イオン注入のマスクとして用いたレジスト膜７２を剥離する。
【００６４】
次いで、例えばＲＴＡ法による熱処理を行い、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれのエクステンション領域５２ａ、５８ａ、不純物拡散領域５２ｂ、５８ｂ中のドーパント不純物を活性化する。また、このときの熱処理により、抵抗素子４６中のドーパント不純物も活性化される。ＲＴＡ法による熱処理の条件は、例えば、窒素雰囲気下、加熱温度を１０００℃、加熱時間を５秒間とすることができる。こうして、ＮＭＯＳトランジスタについて、エクステンション領域５２ａと不純物拡散領域５２ｂとから構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層５２が形成される。また、ＰＭＯＳトランジスタについて、エクステンション領域５８ａと不純物拡散領域５８ｂとから構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層５８が形成される（図７（ｂ）を参照）。
【００６５】
次いで、全面に、ゲート電極４４ａ、４４ｂ及びソース／ドレイン拡散層３０の表面部分をシリサイド化するためのＣｏ膜７６と、ＴｉＮ膜７８とを順次堆積する（図７（ｃ）を参照）。
【００６６】
次いで、例えばＲＴＡ法による熱処理によりＣｏ膜７６をシリサイド化する。この際、サイドウォール６６、素子分離膜１２、抵抗素子４６を覆うシリコン窒化膜６２上のＣｏ膜７６は、その下地の酸化膜とは反応しない。これにより、ゲート電極４４ａ、４４ｂ、ソース／ドレイン拡散層５２、５８上に堆積されたＣｏ膜７６のみが自己整合的にシリサイド化され、ゲート電極４４ａ、４４ｂ、ソース／ドレイン拡散層５２、５８上に、ＣｏＳｉ２膜７８が選択的に形成される（図８（ａ）を参照）。抵抗素子４６は、シリコン酸化膜６０及びシリコン窒化膜６２に覆われているため、シリサイド化反応から保護される。
【００６７】
次いで、ウェットエッチングによりＴｉＮ膜７８と未反応のＣｏ膜７６とを除去してサリサイドプロセスを完了する（図８（ｂ）を参照）。
【００６８】
こうして、ＣＭＯＳトランジスタを構成するＮＭＯＳトランジスタ８２及びＰＭＯＳトランジスタ８４とともに、シリサイド化されていないポリシリコンからなる抵抗素子４６が製造される。本実施形態による半導体装置の製造方法により、シリサイド化されていないポリシリコンからなる抵抗素子４６として、例えば１ｋΩ／□程度のシート抵抗を有するものを得ることができる。
【００６９】
このように、本実施形態によれば、ポリシリコン膜３２上に、抵抗素子形成予定領域３６を露出する開口部３８を有するレジスト膜３４を形成し、開口部３８から露出するポリシリコン膜３２に対して、抵抗素子の抵抗値を調整するために、レジスト膜３４をマスクとしてドーパント不純物のイオン注入を行い、イオン注入後にレジスト膜３４を剥離し、ポリシリコン膜３２をエッチングすることにより、ポリシリコン膜３２のドーパント不純物をイオン注入した領域に抵抗素子４６を形成し、ポリシリコン膜３２のトランジスタ形成予定領域１６、２４にゲート電極４４ａ、４４ｂを形成するので、トランジスタのエクステンション領域等のシリコン基板表面の後退を抑制することができる。
【００７０】
抵抗素子４６とともに形成するＮＭＯＳトランジスタ８２及びＰＭＯＳトランジスタ８４のエクステンション領域５２ａ、５８ａ等のシリコン基板１０表面の後退を抑制することができるので、エクステンション領域５２ａ、５８ａのイオン注入深さを浅くすることができる。これにより、ドーパント不純物のゲート下への回り込みを抑制することができ、実効チャンネル長の短縮を抑制することができる。
【００７１】
また、エクステンション領域５２ａ、５８ａとトランジスタのゲート電極４４ａ、４４ｂとの境界における強電界の発生を抑制し、ホットキャリアの発生を抑制することができる。
【００７２】
さらに、エクステンション領域５２ａ、５８ａのイオン注入の際に、エクステンション領域５２ａ、５８ａとゲート電極４４ａ、４４ｂとの境界にイオンが集中するパンチスルーの発生を抑制することができる。
【００７３】
また、本実施形態によれば、ＮＭＯＳトランジスタ形成予定領域１６及びＰＭＯＳトランジスタ形成予定領域２４のポリシリコン膜３２にドーパント不純物をイオン注入する前に、ゲート電極４４ａ、４４ｂを形成するので、ＮＭＯＳトランジスタ８２及びＰＭＯＳトランジスタ８４のゲート電極４４ａ、４４ｂを容易に同一形状に形成することができる。
【００７４】
以上により、トランジスタとともに抵抗素子を有する半導体装置を製造する場合に、高い性能を有する半導体装置を製造することができる。
【００７５】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００７６】
例えば、上記実施形態では、ＣＭＯＳトランジスタとともに一つの抵抗素子を形成する場合を例に説明したが、複数の抵抗素子を形成してもよい。この場合、複数の抵抗素子を形成すべき領域のポリシリコン膜のそれぞれについて、レジスト膜をマスクとしてドーパント不純物をイオン注入し、抵抗素子の抵抗値の調整を行う。この際、抵抗素子毎にマスクとなるレジスト膜を形成し、必要に応じてイオン注入するドーパント不純物の種類、ドーズ量を変えて抵抗値の異なる複数の抵抗素子を形成することもできる。
【００７７】
また、上記実施形態では、抵抗素子の抵抗値の調整するために、ドーパント不純物としてＢをイオン注入する場合を例に説明したが、Ｂに限定されるものではなく、そのほかＰ等のドーパント不純物を抵抗素子の抵抗値を調整するためのドーパント不純物としてイオン注入してもよい。
【００７８】
また、上記実施形態では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有するＣＭＯＳトランジスタとともに抵抗素子を形成する場合を例に説明したが、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれかとともに、抵抗素子を形成する場合についても本発明を適用することができる。
【００７９】
また、上記実施形態では、シリコン酸化膜とシリコン窒化膜との積層構造のサイドウォール絶縁膜を形成する場合を例に説明したが、サイドウォール絶縁膜の構造はこれに限定されるものではない。
【００８０】
また、上記実施形態では、抵抗素子の抵抗値を調整するためのイオン注入と、エクステンション領域を形成するためのイオン注入を別々に行ったが、イオン注入の条件を同一にできる場合には、両者を同時に行ってもよい。この場合、ＮＭＯＳトランジスタ形成予定領域又はＮＭＯＳ形成予定領域と、抵抗素子とを露出するレジスト膜をマスクとして、ドーパント不純物のイオン注入を行う。抵抗素子の抵抗値を調整するためのイオン注入と、エクステンション領域を形成するためのイオン注入を同時に行うことにより、製造工程の数を減ずることが可能である。
【００８１】
また、上記実施形態では、抵抗素子の材料としてポリシリコンを用いたが、抵抗素子の材料はこれに限定されるものではない。ゲート電極材料として用いることができ、ドーパント不純物を導入することによりその抵抗値を調整することができる種々の半導体材料を抵抗素子の材料として用いることができる。
【００８２】
【発明の効果】
以上の通り、本発明によれば、半導体基板上に半導体膜を形成し、半導体膜の所定の領域にドーパント不純物を導入し、半導体膜をパターニングすることにより、ドーパント不純物が導入された半導体膜からなる抵抗素子と、ドーパント不純物が導入されていない半導体膜からなるゲート電極とを形成するので、同一基板上に形成するトランジスタの特性への影響を抑制しつつ、抵抗素子を形成することができる。
【００８３】
また、ドーパント不純物が導入されていない半導体膜からなるゲート電極を形成した後に、ゲート電極にドーパント不純物を導入するので、導電型の異なるトランジスタのゲート電極を容易に同一形状に形成することができる。
【図面の簡単な説明】
【図１】ゲート電極周辺のシリコン基板表面が後退した様子を観察した透過型電子顕微鏡写真を示す図である。
【図２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…レジスト膜
１６…ＮＭＯＳトランジスタ形成予定領域
１８…開口部
２０…ｐ型ウェル
２２…レジスト膜
２４…ＰＭＯＳトランジスタ形成予定領域
２６…開口部
２８…ｎ型ウェル
３０…ゲート絶縁膜
３２…ポリシリコン膜
３４…レジスト膜
３６…抵抗素子形成予定領域
３８…開口部
４０…シリコン酸化膜
４２…レジスト膜
４４ａ、４４ｂ…ゲート電極
４６…抵抗素子
４８…レジスト膜
５０…開口部
５２…ソース／ドレイン拡散層
５２ａ…エクステンション領域
５２ｂ…不純物拡散領域
５４…レジスト膜
５６…開口部
５８…ソース／ドレイン拡散層
５８ａ…エクステンション領域
５８ｂ…不純物拡散領域
６０…シリコン酸化膜
６２…シリコン窒化膜
６４…レジスト膜
６６…サイドウォール絶縁膜
６８…レジスト膜
７０…開口部
７２…レジスト膜
７４…開口部
７６…Ｃｏ膜
７８…ＴｉＮ膜
８０…ＣｏＳｉ２膜
８２…ＮＭＯＳトランジスタ
８４…ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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