(57)【要約】      （修正有）【課題】シリサイド膜の形成による効果を保持しつつ微細化に適した半導体装置を提供する。【解決手段】シリコン基板１００上のゲート電極１０３を取り囲むように形成されたソース／ドレイン領域５と、ソース／ドレイン領域５上に形成されたシリサイド膜７と、ゲート電極１０３を覆うように形成された層間絶縁膜８と、層間絶縁膜８のソース／ドレイン領域５のいずれかに連通して成るコンタクトホール内に形成されソース／ドレイン領域５のいずれかと電気的に接続されたポリシリコン膜にて成るストレージノードコンタクトプラグ９と、ストレージノードコンタクトプラグ９上に形成されたキャパシタ１０２と備えた半導体装置において、シリサイド膜７はストレージノードコンタクトプラグ９とソース／ドレイン領域５との間にのみ存在せずこれらが直接接続されているものである。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリコン基板上のメモリセル形成領域上に形成されたゲート電極と、上記ゲート電極を取り囲むように上記シリコン基板に形成されたソース／ドレイン領域と、上記ソース／ドレイン領域上に形成されたシリサイド膜と、上記ゲート電極を覆うように形成された層間絶縁膜と、上記層間絶縁膜の上記ソース／ドレイン領域のいずれかに連通して成るコンタクトホール内に形成され上記ソース／ドレイン領域のいずれかと電気的に接続されたポリシリコン膜にて成るストレージノードコンタクトプラグと、上記ストレージノードコンタクトプラグ上に形成されたキャパシタとを備えた半導体装置において、上記ストレージノードコンタクトプラグと上記ソース／ドレイン領域のいずれかとが上記シリサイド膜を介することなく直接接続され他の上記ソース／ドレイン領域上には上記シリサイド膜が残存していることを特徴とする半導体装置。
【請求項２】
上記ストレージノードコンタクトプラグが形成されているコンタクトホールの側壁には、サイドウォールが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記ストレージノードコンタクトプラグが形成されているコンタクトホールの側壁には、金属膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記ストレージノードコンタクトプラグが形成されているコンタクトホールの側壁には、上記側壁側からシリサイド膜および金属膜が順次形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
上記金属膜は、上記コンタクトホールの側壁のみに形成されていることを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
上記ストレージノードコンタクトプラグは、Ａｓが１×１０１５ｃｍ−２以上の濃度にてドープされているポリシリコン膜を有することを特徴とする請求項３ないし請求項５のいずれかに記載の半導体装置。
【請求項７】
シリコン基板上のメモリセル形成領域の活性領域上にゲート電極、ソース／ドレイン領域および上記ソース／ドレイン領域上にシリサイド膜を形成する工程と、上記ゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜に上記ソース／ドレイン領域のいずれかの上面に至るコンタクトホールを形成する工程と、上記コンタクトホールにて露出した上記ソース／ドレイン領域上のシリサイド膜を削除する工程と、上記コンタクトホール内にポリシリコン膜にて成るストレージノードコンタクトプラグを形成する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
上記シリサイド膜を除去する工程を、ＨＦ水溶液によるウェットエッチングにて行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
上記コンタクトホールを形成した後で、上記シリサイド膜を除去する前に、上記コンタクトホールの側壁にサイドウォールを形成する工程を備えたことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリセルを備えた半導体装置および半導体装置の製造方法に関し、特に高速性を低下させることなく微細化に適したものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ混載ＬＯＧＩＣデバイスであるｅＲＡＭにおいて、ＤＲＡＭセル動作の高速化、及び、高速ＬＯＧＩＣトランジスタ形成プロセスとの整合性との面から、ＤＲＡＭセルにおいてシリサイド膜を形成することが必須となっている。
【０００３】
そして、ＤＲＡＭセル・キャパシタにはＳｉＯ２、ＳｉＮ、ＳｉＯＮ系の誘電体膜を用いるため、Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉによるストレージノードコンタクトプラグとストレージノードとの構造になる。このため、ソース・ドレイン領域上に上記シリサイド膜を形成すると、ストレージノードコンタクトプラグとシリサイド膜とソース／ドレイン領域との間に直列に、シリサイド−Ｓｉ接合が２回介在するため、接触抵抗が高くなり、メモリセルトランジスタの電流駆動能力が低下し、ＤＲＡＭ動作の高速化の妨げとなってしまうという問題があった。
【０００４】
一方、ビットライン・コンタクトはメタルプラグでコンタクトが形成されるため、ＤＲＡＭセル・トランジスタの活性領域とビットライン・コンタクトとの接合部には、シリサイド膜が形成されている方がコンタクト抵抗を下げることができる。よって、ＤＲＡＭ動作の高速化の点からシリサイド膜が必須である。
【０００５】
また、ＤＲＡＭセル・トランジスタのストレージノード側の活性領域とストレージノードプラグとのコンタクト領域にはシリサイドがない方が好ましいといえども、ｅＲＡＭデバイスの高速化と製造プロセスから、シリサイド形成が必須である。シリサイド膜のメリットを生かしつつ、ＤＲＡＭセルのストレージノードのプラグとのコンタクト抵抗を低減できるデバイス構造の確立が要求されていた。そこで従来は、キャパシタを形成する領域上の導電層上にはシリサイド膜を形成することなく、キャパシタを形成している（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２００２−２０３８１２号公報（段落００２０、図３）
【０００７】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成され、キャパシタ形成領域上のソース／ドレイン領域上全てにシリサイド膜が形成されていないため、他のソース／ドレイン領域と別に形成する必要があり、微細化に適さないという問題点があった。
【０００８】
この発明は上記のような問題点を解消するためになされたもので、微細化に適した半導体装置および半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体装置は、シリコン基板上のメモリセル形成領域上に形成されたゲート電極と、ゲート電極を取り囲むようにシリコン基板に形成されたソース／ドレイン領域と、ソース／ドレイン領域上に形成されたシリサイド膜と、ゲート電極を覆うように形成された層間絶縁膜と、層間絶縁膜のソース／ドレイン領域のいずれかに連通して成るコンタクトホール内に形成されソース／ドレイン領域のいずれかと電気的に接続されたポリシリコン膜にて成るストレージノードコンタクトプラグと、ストレージノードコンタクトプラグ上に形成されたキャパシタとを備えた半導体装置において、ストレージノードコンタクトプラグとソース／ドレイン領域のいずれかとがシリサイド膜を介することなく直接接続され他のソース／ドレイン領域上にはシリサイド膜が残存しているものである。
【００１０】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１の半導体装置の構成を示す断面図である。図において、Ｐ型のシリコン基板１００にはＮウェル１および素子分離絶縁膜２が形成されている。そして、素子分離絶縁膜２にて囲まれたメモリセル形成領域上にメモリセルが形成される。このメモリセル形成領域にはＮ＋のソース／ドレイン領域５と、Ｎ─のＬＤＤ構造部４とを備える。このソース／ドレイン領域５上にはＣｏＳｉ２にて成るシリサイド膜７が形成されている。
【００１１】
そして、ソース／ドレイン領域５間にはゲート絶縁膜３を介してゲート電極１０３が形成され、その側壁にはサイドウォール６が形成されている。ゲート電極１０３上にはこれを覆う層間絶縁膜８が形成されている。また、ソース／ドレイン領域５の一方の領域上にはストレージノードコンタクトプラグ９が形成され、ストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２が接続されている。そして、誘電体膜１１は例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮ系にて形成される。
【００１２】
そして、ストレージノードコンタクトプラグ９、ストレージノード電極１０およびセルプレート電極１２はＮ型にドープされたポリシリコン膜にて形成されている。また、ソース／ドレイン領域５の他方の領域上には、例えばＴｉＮ／Ｔｉにて成るバリアメタル膜１３を介して、例えばＴｉＮにて成るビットラインコンタクトプラグ１４、例えばＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮにて成るビットライン配線１５が形成されている。
【００１３】
次いで上記のように構成された実施の形態１の半導体装置の製造方法ついて図２を交えて説明する。まず、半導体基板１００にＮウェル１および素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２にて囲まれた活性領域上にゲート絶縁膜３を介してゲート電極１０３およびサイドウォール６を形成する。次に、Ｎ＋のソース／ドレイン領域５と、Ｎ─のＬＤＤ構造部４とを形成する。次に、ソース／ドレイン領域５上にシリサイド膜７を形成する。次に、ゲート電極１０３を覆うように層間絶縁膜８ａを積層する（図２（ａ））。
【００１４】
次に、層間絶縁膜８ａ上に、ストレージノード側のコンタクトホール形成用のレジストパターン１２１をフォトリソグラフィにより形成する。次に、レジストパターン１２１をマスクとして層間絶縁膜８ａを例えばアルゴンプラズマにてＣ５Ｆ８／ＣＨ２Ｆ２ガスを用いてドライエッチングを行いコンタクトホール１２２を形成する。そして、このコンタクトホール１２２にて露出したシリサイド膜７を続けてＨＦ水溶液（例えば５０：１の水溶液）によりウェットエッチングを行い除去し、ソース／ドレイン領域５を露出させる（図２（ｂ））。次に、レジストパターン１２１を除去する。
【００１５】
次に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成し、ストレージノードコンタクトプラグ９を形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図２（ｃ））。次に、層間絶縁膜８を積層し、ストレージノードコンタクトプラグ９に接続されたストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２を形成する。
【００１６】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図１）。
【００１７】
上記のように構成された実施の形態１の半導体装置は、ストレージノードコンタクトプラグとソース／ドレイン領域とのみが直接接続し、他のソース／ドレイン領域上にはシリサイド膜を残存させているため、シリサイド膜の形成による効果を保持したまま、この箇所の接触抵抗を低減し、ストレージノードコンタクトプラグの寄生抵抗を低減する。また、この形成のためにストレージノードコンタクトの形成領域を別に備える必要がなく、微細化に適したものとなる。
【００１８】
また、ＨＦ水溶液によりシリサイド膜をウェットエッチングにより除去する方法を用いているため、シリコン基板の削れを防ぎつつ、シリサイド膜の除去のみを行うことができる。
【００１９】
実施の形態２．
図３はこの発明の実施の形態２の半導体装置の構成を示す断面図である。図において上記実施の形態１と同様の部分は同一符号を付して省略する。この発明における新たな構成は、コンタクトホール１２２の側壁に形成されたサイドウォール１６を備える点である。
【００２０】
次に、上記のように構成された実施の形態２の半導体装置の製造方法について図４および図５を交えて説明する。まず、上記実施の形態１と同様の工程を経て、コンタクトホール１２２を形成する（図４（ａ））。次に、例えばＳｉＮ膜１６ａを積層する（図４（ｂ））。次に、このＳｉＮ膜１６ａをエッチバックし、コンタクトホール１２２の側壁のみにサイドウォール１６を形成する（図４（ｃ））。
【００２１】
次に、サイドウォール１６をマスクとして、コンタクトホール１２２にて露出しているシリサイド膜７をＨＦ水溶液にてウェットエッチングを行い除去する（図５（ａ））。次に、上記実施の形態１と同様に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成し、ストレージノードコンタクトプラグ９を形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図５（ｂ））。次に、層間絶縁膜８を積層し、ストレージノードコンタクトプラグ９に接続されたストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２を形成する。
【００２２】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図３）。
【００２３】
上記のように構成された実施の形態２の半導体装置は、上記実施の形態１と同様の効果を奏するのはもちろんのこと、ＨＦ水溶液によるウェットエッチング時に、コンタクトホールの側壁にサイドウォールを形成しているため、このウェットエッチング時にコンタクトホール開口部が広がる不具合を防止でき、さらに微細化に適した半導体装置および半導体装置の製造方法を得ることができる。
【００２４】
実施の形態３．
図６はこの発明の実施の形態３における半導体装置の構成を示す断面図である。図において上記各実施の形態と同様の部分は同一符号を付して説明を省略する。この発明における新たな構成は、コンタクトホール１２２の側壁に形成されたサイドウォール１６上に金属膜１７を備える点である。
【００２５】
次に、上記のように構成された実施の形態３の半導体装置の製造方法について図７ないし図１０を交えて説明する。まず、上記実施の形態２と同様の工程を経て、コンタクトホール１２２を形成し、例えばＳｉＮ膜１６ａを積層する（図７（ａ））。次に、ＳｉＮ膜１６ａ上に層間絶縁膜８ｂを積層する（図７（ｂ））。次に、層間絶縁膜８ｂ上にストレージノード電極形成用のレジストパターン１２５をフォトリソグラフィにより形成する。次に、このレジストパターン１２５をマスクとして層間絶縁膜８ｂをドライエッチングする（図８（ａ））。
【００２６】
次に、ＳｉＮ膜１６ａをエッチバックし、コンタクトホール１２２の側壁のみにサイドウォール１６を形成する。次に、レジストパターン１２５を除去する（図８（ｂ））。次に、サイドウォール１６をマスクとして、コンタクトホール１２２にて露出しているシリサイド膜７をＨＦ水溶液にてをウェットエッチングを行い除去する（図９（ａ））。次に、例えばＴｉ／ＴｉＮ膜にて成る金属膜１７ａを積層する（図９（ｂ））。
【００２７】
次に、金属膜１７ａをエッチバックし、コンタクトホール１２２の側壁のサイドウォール１６上に金属膜１７を形成する（図１０（ａ））。次に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成し、パターニングし、ストレージノードコンタクトプラグ９およびストレージノード電極１０を同時に形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図１０（ｂ））。次に、誘電体膜１１、セルプレート電極１２を形成し、キャパシタ１０２を構成する。
【００２８】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図６）。
【００２９】
上記のように構成された実施の形態３の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、ストレージノードコンタクトプラグを金属膜と並列構造として形成するため、ストレージノードコンタクトプラグにおける寄生抵抗を低減することができる。
【００３０】
実施の形態４．
図１１はこの発明の実施の形態４における半導体装置の構成を示す断面図である。図において上記各実施の形態と同様の部分は同一符号を付して説明を省略する。この発明における新たな構成は、コンタクトホール１２２の側壁に形成されたサイドウォール１６上にシリサイド膜および金属膜が順次積層されて成る保護膜１８を備える点である。
【００３１】
次に、上記のように構成された実施の形態４の半導体装置の製造方法について図１２および図１３を交えて説明する。まず、上記実施の形態３と同様の工程を経て、コンタクトホール１２２の側壁にサイドウォール１６を形成し、サイドウォール１６をマスクとして、コンタクトホール１２２にて露出しているシリサイド膜７をＨＦ水溶液にてウェットエッチングを行い除去する。次に、シリコン膜コバルト膜、金属膜を連続して成膜し保護膜１８ａを積層する（図１２（ａ））。
【００３２】
次に、保護膜１８ａをエッチバックし、コンタクトホール１２２の側壁のサイドウォール１６上に保護膜１８ｂを残存させる（図１２（ｂ））。次に、シリサイドフローを行い、保護膜１８ｂのシリコン膜とコバルト膜とを反応させ、シリサイド膜（ＣｏＳｉ２膜）とし、シリサイド膜と金属膜とにて成る保護膜１８とする（図１３（ａ））。次に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成し、パターニングし、ストレージノードコンタクトプラグ９およびストレージノード電極１０を同時に形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図１３（ｂ））。次に、誘電体膜１１、セルプレート電極１２を形成し、キャパシタ１０２を構成する。
【００３３】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図１１）。
【００３４】
上記のように構成された実施の形態４の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、保護膜を金属膜とシリサイド膜とにて形成したため、金属とシリコンとの反応による不具合、例えば金属とシリコンとの反応によってシリコンが消費されボイドが発生するなどの不具合を防止することができる。
【００３５】
実施の形態５．
図１４はこの発明の実施の形態５における半導体装置の構成を示す断面図である。図において上記各実施の形態と同様の部分は同一符号を付して説明を省略する。この発明における新たな構成は、コンタクトホール１２２の側壁に形成されたサイドウォール１６上のみに金属膜１７０を備える点である。
【００３６】
次に、上記のように構成された実施の形態５の半導体装置の製造方法について図１５および図１６を交えて説明する。まず、上記実施の形態２と同様の工程を経て、コンタクトホール１２２の側壁にサイドウォール１６を形成し、サイドウォール１６をマスクとして、コンタクトホール１２２にて露出しているシリサイド膜７をＨＦ水溶液にてをウェットエッチングを行い除去する（図１５（ａ））。次に、例えばＴｉ／ＴｉＮ膜にて成る金属膜１７０ａを積層する（図１５（ｂ））。
【００３７】
次に、金属膜１７０ａをエッチバックし、コンタクトホール１２２の側壁のサイドウォール１６上のみに金属膜１７０を残存させる（図１６（ａ））。次に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成しストレージノードコンタクトプラグ９を形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図１６（ｂ））。次に、層間絶縁膜８を積層し、ストレージノードコンタクトプラグ９に接続されたストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２を形成する。
【００３８】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図１４）。
【００３９】
上記のように構成された実施の形態５の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、金属膜と誘電体膜との距離を多く確保することができるため、キャパシタの耐圧を向上することができる。
【００４０】
実施の形態６．
図１７はこの発明の実施の形態６における半導体装置の構成を示す断面図である。図において上記各実施の形態と同様の部分は同一符号を付して説明を省略する。この発明における新たな構成は、コンタクトホール１２２内に形成されたストレージノードコンタクトプラグ９の下層部が砒素を多く含有する高濃度ポリシリコン膜１９を備える点である。
【００４１】
次に、上記のように構成された実施の形態６の半導体装置の製造方法について図１８を交えて説明する。まず、上記実施の形態５と同様の工程を経て、コンタクトホール１２２の側壁にサイドウォール１６、金属膜１７０を残存させる。次に、コンタクトホール１２２を埋め込まない程度のポリシリコン膜１９ａを積層する（図１８（ａ））。
【００４２】
次に、このポリシリコン膜１９ａに高濃度の砒素イオンを注入し、高濃度ポリシリコン膜１９ｂとする（図１８（ｂ））。次に、コンタクトホール１２２を埋め込むようにポリシリコン膜を積層しエッチバックして、下層部が高濃度ポリシリコン膜１９ｂにて成るストレージノードコンタクトプラグ９を形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図１８（ｃ））。次に、層間絶縁膜８を積層し、ストレージノードコンタクトプラグ９に接続されたストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２を形成する。
【００４３】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図１４）。
【００４４】
上記のように構成された実施の形態６の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、ストレージノードコンタクトプラグの下層部が砒素を多く含有した高濃度ポリシリコン膜にて成るため、金属とシリコンとの接触抵抗をさらに低減することができる。
【００４５】
【発明の効果】
以上のようにこの発明によれば、シリコン基板上のメモリセル形成領域上に形成されたゲート電極と、ゲート電極を取り囲むようにシリコン基板に形成されたソース／ドレイン領域と、ソース／ドレイン領域上に形成されたシリサイド膜と、ゲート電極を覆うように形成された層間絶縁膜と、層間絶縁膜のソース／ドレイン領域のいずれかに連通して成るコンタクトホール内に形成されソース／ドレイン領域のいずれかと電気的に接続されたポリシリコン膜にて成るストレージノードコンタクトプラグと、ストレージノードコンタクトプラグ上に形成されたキャパシタとを備えた半導体装置において、ストレージノードコンタクトプラグとソース／ドレイン領域のいずれかとがシリサイド膜を介することなく直接接続され他のソース／ドレイン領域上にはシリサイド膜が残存しているので、シリサイド膜の形成による効果を保持しつつ微細化に適した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す断面図である。
【図３】この発明の実施の形態２による半導体装置の構成を示す断面図である。
【図４】図３に示した半導体装置の製造方法を示す断面図である。
【図５】図３に示した半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態３による半導体装置の構成を示す断面図である。
【図７】図６に示した半導体装置の製造方法を示す断面図である。
【図８】図６に示した半導体装置の製造方法を示す断面図である。
【図９】図６に示した半導体装置の製造方法を示す断面図である。
【図１０】図６に示した半導体装置の製造方法を示す断面図である。
【図１１】この発明の実施の形態４による半導体装置の構成を示す断面図である。
【図１２】図１１に示した半導体装置の製造方法を示す断面図である。
【図１３】図１１に示した半導体装置の製造方法を示す断面図である。
【図１４】この発明の実施の形態５による半導体装置の構成を示す断面図である。
【図１５】図１４に示した半導体装置の製造方法を示す断面図である。
【図１６】図１４に示した半導体装置の製造方法を示す断面図である。
【図１７】この発明の実施の形態６による半導体装置の構成を示す断面図である。
【図１８】図１７に示した半導体装置の製造方法を示す断面図である。
【符号の説明】
５  ソース／ドレイン領域、８，８ａ，８ｂ  層間絶縁膜、
９  ストレージノードコンタクトプラグ、１６  サイドウォール、
１７，１７ａ，１７０，１７０ａ  金属膜、１８，１８ａ  保護膜、
１９，１９ｂ  高濃度ポリシコン膜、１００  半導体基板、
１０２  キャパシタ、１０３  ゲート電極、１２２  コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004200385.tif 000012
【図１１】
2004200385.tif 000013
【図１２】
2004200385.tif 000014
【図１３】
2004200385.tif 000015
【図１４】
2004200385.tif 000016
【図１５】
2004200385.tif 000017
【図１６】
2004200385.tif 000018
【図１７】
2004200385.tif 000019
【図１８】
2004200385.tif 000020