(57)【要約】【課題】  消費電流の低減が可能で、かつ高速動作が可能な複数のICチップが実装された半導体装置を提供する。【解決手段】  外部回路に接続される半導体装置１１の入出力伝送路１２の特性インピーダンスは外部インピーダンスと同様に50Ωとするが、半導体装置の内部に実装される入力側ICチップ１４の出力回路と中間ICチップ１５の入出力回路と出力側ICチップ１６の入力回路のインピーダンス及び実装基板１８上の内部伝送路１３の特性インピーダンスを外部インピーダンスより高いインピーダンスで整合させる。入力側ICチップ１４の入力回路と出力側ICチップ１６の出力回路のインピーダンスは50Ωに整合させる。【選択図】        図３
2004153237.tif 000002
【特許請求の範囲】
【請求項１】
複数のＩＣが実装されており、その入力インピーダンスおよび出力インピーダンスがそれぞれ入力側外部インピーダンスおよび出力側外部インピーダンスと整合されている半導体装置において、内部回路の少なくとも一部は、入力側外部インピーダンスと出力側外部インピーダンスが一致している場合にはその外部インピーダンスより、入力側外部インピーダンスと出力側外部インピーダンスが一致していない場合にはその低い方の外部インピーダンスより高いインピーダンスにおいて整合がとられていることを特徴とする半導体装置。
【請求項２】
複数のＩＣが実装されており、その入力インピーダンスおよび出力インピーダンスがそれぞれ入力側外部インピーダンスおよび出力側外部インピーダンスと整合されている半導体装置において、少なくとも二つの内部回路は、入力側外部インピーダンスと出力側外部インピーダンスが一致している場合にはその外部インピーダンスより、入力側外部インピーダンスと出力側外部インピーダンスが一致していない場合にはその低い方の外部インピーダンスより高い互いに異なるインピーダンスにおいて整合がとられていることを特徴とする半導体装置。
【請求項３】
複数のＩＣが実装されており、その入力インピーダンスおよび出力インピーダンスがそれぞれ入力側外部インピーダンスおよび出力側外部インピーダンスと整合されている半導体装置において、ＩＣ間を接続する内部伝送路の少なくとも一部の特性インピーダンスは、入力側外部インピーダンスと出力側外部インピーダンスが一致している場合にはその外部インピーダンスより、入力側外部インピーダンスと出力側外部インピーダンスが一致していない場合にはその低い方の外部インピーダンスより高いインピーダンスに設定されており、前記ＩＣの前記内部伝送路に接続された回路の入・出力インピーダンスは前記内部伝送路の特性インピーダンスに整合されていることを特徴とする半導体装置。
【請求項４】
実装基板と、該実装基板上に実装された複数のＩＣとを含む半導体装置において、その入力インピーダンスおよび出力インピーダンスがそれぞれ入力側外部インピーダンスおよび出力側外部インピーダンスと整合されており、前記実装基板上に形成されたＩＣ間を接続する内部伝送路の少なくとも一部の特性インピーダンスは、入力側外部インピーダンスと出力側外部インピーダンスが一致している場合にはその外部インピーダンスより、入力側外部インピーダンスと出力側外部インピーダンスが一致していない場合にはその低い方の外部インピーダンスより高いインピーダンスに設定されており、前記ＩＣの前記内部伝送路に接続された回路の入・出力インピーダンスは前記内部伝送路の特性インピーダンスに整合されていることを特徴とする半導体装置。
【請求項５】
実装基板と該実装基板上に実装された複数のＩＣとを含む集積回路を複数個有する半導体装置において、その入力および出力インピーダンスが外部インピーダンスと整合されており、前記集積回路間を接続する内部伝送路の少なくとも一部の特性インピーダンスは外部インピーダンスより高いインピーダンスに設定されており、前記集積回路の前記内部伝送路に接続された回路の入・出力インピーダンスは前記内部伝送路の特性インピーダンスに整合されていることを特徴とする半導体装置。
【請求項６】
特性インピーダンスが入・出力側外部インピーダンスまたは何れか低い方の外部インピーダンスより高いインピーダンスに設定されている二つの内部伝送路の特性インピーダンスが互いに異なっていることを特徴とする請求項３ないし５の何れかに記載の半導体装置。
【請求項７】
前記内部伝送路の前段に配置されたＩＣの出力回路の負荷抵抗が前記内部伝送路とインピーダンス整合しており、前記内部伝送路の後段に配置されたＩＣの入力回路の入力整合抵抗が前記内部伝送路とインピーダンス整合していることを特徴とする請求項３ないし６の何れかに記載の半導体装置。
【請求項８】
前記出力回路が、差動回路を構成していることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記入力回路が、エミッタフォロワ回路またはソースフォロワ回路であって、前記入力整合抵抗が、エミッタフォロワ回路のベース−グランド若しくは電源間、または、ソースフォロワ回路のゲート−電源若しくはグランド間、に接続されていることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記ＩＣが、ＥＣＬ回路を構成していることを特徴とする請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記ＩＣが、ベアチップＩＣであることを特徴とする請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
外部インピーダンスと整合されている入・出力回路の少なくとも一方は同軸ケーブルに接続されていることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
入力される信号は、伝送速度が１ギガビット／秒以上であるか若しくは周波数が８００ＭＨｚ以上であることを特徴とする請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
入・出力側外部インピーダンスまたは何れか低い方の外部インピーダンスより高い前記インピーダンスが、前記入・出力側外部インピーダンスまたは何れか低い方の外部インピーダンスの10倍以下であることを特徴とする請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
入・出力側外部インピーダンスまたは何れか低い方の外部インピーダンスより高い前記インピーダンスが、前記入・出力側外部インピーダンスまたは何れか低い方の外部インピーダンスの２倍以上であることを特徴とする請求項１から１４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、MCM(Multi Chip Module)等の複数の半導体集積回路を含む半導体装置に関し、特に、外部回路とのインピーダンス整合がとられた高速で動作できる半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置における集積化がますます進んでいく一方、高速動作への要求もますます増えている。たとえば、光通信システムにおいては、伝送速度は著しく向上し、2.4ギガビット/秒（Gbps）および10Gbpsの伝送速度が実用化されており、伝送速度は今後ますます高くなることが予想される。
半導体装置の動作速度が高くなるにつれ、半導体集積回路内の配線や半導体集積回路と半導体集積回路をつなぐ伝送路において生ずる反射信号の存在が無視できなくなり、長い配線や長い伝送路を有する箇所ではインピーダンス整合の手法がとられている。
【０００３】
図９に従来の半導体装置のモジュールの構成を示す。半導体装置21には、外部回路に接続された入出力用のコネクタ27が設けられており、コネクタ27の端子は実装基板28上に形成された入出力伝送路22に接続されている。実装基板28上には、入出力伝送路22に接続された入力側ICチップ24、出力側ICチップ26および中間ICチップ25が搭載されており、ICチップ間は、実装基板28上に形成された内部伝送路23により接続されている。コネクタ27には同軸ケーブル（図示なし）が接続されており、半導体装置21と外部回路との信号の授受は同軸ケーブルを介して行われる。ここで、同軸線路における伝播について考えると、減衰定数αは、次の式（１）で与えられる。
【０００４】
【数１】
2004153237.tif 000003
上式において、d：中心導体の外径、D：外側導体の内径、ε：絶縁物の誘電率、Rs：表面抵抗、μ0：真空の透磁率である。αが小さくなれば、同軸線路での減衰が小さくなる。上式において、Ｄとｄの大きさと、αの関係をみると、Ｄ/ｄが3.59のときにαが最小になる。一方、同軸ケーブルの特性インピーダンスは式（２）で与えられる。
【０００５】
【数２】
2004153237.tif 000004
上式において、εｒは絶縁物の比誘電率である。同軸ケーブルの場合、中心導体を支えるために樹脂系のポリエチレン(εr=2.3)を絶縁体として使用している。これを中心導体の支えとして使用した同軸ケーブルで比誘電率を入れて計算すると、減衰定数が最小となるD/d=3.59のところで、特性インピーダンスは、ほぼ50Ωになる。そのため、外部インピーダンスは通常50Ωであり、これとインピーダンス整合を取るために、入出力伝送路22の特性インピーダンスは50Ωに設定されるがこれと共に内部伝送路23の特性インピーダンスも50Ωに設定される。そして高速動作するIC（24〜26）の入出力のインピーダンスのインピーダンスも50Ωに設定されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の技術では、ICの入出力インピーダンスを50Ωとするために、ICの入力回路に50Ωの整合抵抗を接続するとともに出力回路に50Ωの整合抵抗を接続している。そのため、ICの出力トランジスタは低い負荷抵抗において駆動されることになる。一方、この出力トランジスタの出力信号が入力されるICでは、この信号入力側ICの正常動作を保証するために、その入力信号の振幅が規定されている。この規定を満たすべく、前段のICの出力トランジスタは動作されることになるが、上述したようにこの出力トランジスタには低い負荷抵抗が接続されているため、上記の規定を満たすためには大電流で駆動される必要がある。その結果以下の問題が起こる。
(1)出力トランジスタを大電流で駆動するためにIC（24〜26）および半導体装置（21）の消費電流が増大する。
(2)出力トランジスタを大きく形成する必要があるため、ICの大型化を招く。
(3)出力トランジスタを駆動するためのバッファ回路の段数が増えあるいはバッファ回路のサイズが大きくなり、ICの消費電流の増大、面積の増大は一層促進される。
【０００７】
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、動作速度が高くなっても信号の反射や損失が生じないように、ICチップの入力および出力と実装基板上の伝送路がインピーダンス整合され、かつICチップの出力駆動電流を低減できるようにして、高速かつ低消費電力の半導体装置を提供できるようにすることである。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明によれば、複数のＩＣが実装されており、その入力インピーダンスおよび出力インピーダンスがそれぞれ入力側外部インピーダンスおよび出力側外部インピーダンスと整合されている半導体装置において、内部回路の少なくとも一部は、入力側外部インピーダンスと出力側外部インピーダンスが一致している場合にはその外部インピーダンスより、入力側外部インピーダンスと出力側外部インピーダンスが一致していない場合にはその低い方の外部インピーダンスより高いインピーダンスにおいて整合がとられていることを特徴とする半導体装置、が提供される。
【０００９】
また、上記の目的を達成するため、本発明によれば、複数のＩＣが実装されており、その入力インピーダンスおよび出力インピーダンスがそれぞれ入力側外部インピーダンスおよび出力側外部インピーダンスと整合されている半導体装置において、少なくとも二つの内部回路は、入力側外部インピーダンスと出力側外部インピーダンスが一致している場合にはその外部インピーダンスより、入力側外部インピーダンスと出力側外部インピーダンスが一致していない場合にはその低い方の外部インピーダンスより高い互いに異なるインピーダンスにおいて整合がとられていることを特徴とする半導体装置、が提供される。
【００１０】
また、上記の目的を達成するため、本発明によれば、複数のＩＣが実装されており、その入力インピーダンスおよび出力インピーダンスがそれぞれ入力側外部インピーダンスおよび出力側外部インピーダンスと整合されている半導体装置において、ＩＣ間を接続する内部伝送路の少なくとも一部の特性インピーダンスは、入力側外部インピーダンスと出力側外部インピーダンスが一致している場合にはその外部インピーダンスより、入力側外部インピーダンスと出力側外部インピーダンスが一致していない場合にはその低い方の外部インピーダンスより高いインピーダンスに設定されており、前記ＩＣの前記内部伝送路に接続された回路の入・出力インピーダンスは前記内部伝送路の特性インピーダンスに整合されていることを特徴とする半導体装置、が提供される。
【００１１】
また、上記の目的を達成するため、本発明によれば、実装基板と、該実装基板上に実装された複数のＩＣとを含む半導体装置において、その入力インピーダンスおよび出力インピーダンスがそれぞれ入力側外部インピーダンスおよび出力側外部インピーダンスと整合されており、前記実装基板上に形成されたＩＣ間を接続する内部伝送路の少なくとも一部の特性インピーダンスは、入力側外部インピーダンスと出力側外部インピーダンスが一致している場合にはその外部インピーダンスより、入力側外部インピーダンスと出力側外部インピーダンスが一致していない場合にはその低い方の外部インピーダンスより高いインピーダンスに設定されており、前記ＩＣの前記内部伝送路に接続された回路の入・出力インピーダンスは前記内部伝送路の特性インピーダンスに整合されていることを特徴とする半導体装置、が提供される。
【発明の効果】
【００１２】
本発明は、MCM等の複数のICチップが実装された半導体装置において、その入・出力部の伝送路と入・出力回路は外部回路のインピーダンスに整合させ、その内部回路の伝送路の特性インピーダンスと入・出力回路のインピーダンスは外部回路のインピーダンスより高く設定するものであるので、以下の効果を享受することができる。
(1)  内部回路の出力回路の負荷インピーダンスが高くなるため、同じ出力電圧を得るために必要となる電流を低減することができ、さらに出力回路に必要となるバッファの段数を低減することができ、ICおよびそれが実装された半導体装置の消費電流を低減することができる。
(2)  出力トランジスタの電流を低減できるため、出力トランジスタのサイズを縮小することができ、さらに出力回路に必要となるバッファの段数を低減することができ、ICチップのチップサイズを縮小することができる。
(3)  内部回路の出力回路のバッファの段数を低減することができるため、ICおよびそれが実装された半導体装置の動作速度を高速化することができる。
【００１３】
このような効果が得られる理由について、従来のバイポーラトランジスタを用いた集積回路装置の具体例を示す図１０を参照して以下に説明する。図１０において、上段のA−A線部は下段のA−A線部に接続される。図１０において、Ｑ6、Ｑ7、Ｑ11〜Ｑ19、Ｑ21〜Ｑ27、Ｑ31、Ｑ32、Ｑ41〜Ｑ43はバイポーラトランジスタ、R7、R8、R11〜R14、R21〜R28、R31〜R34は抵抗器、GNDはグランド線、VEEは電源線である。
【００１４】
同図は、入力側ICチップ24の出力回路24bと中間ICチップ25の入力回路25aとの接続部の状態を示す。前段の入力側ICチップ24にはECL(Emitter Coupled Logic)基本回路を用いたフリップフロップ回路20が搭載されており、その出力回路24ｂが、後段に接続される中間ICチップ25の入力回路25aに、実装基板28上に形成された内部伝送路23を介して接続されている。フリップフロップ回路20には、フリップフロップ回路のコア部(図ではスレーブ回路のみ記載)と、出力回路24ｂをなす差動回路およびエミッタフォロワ回路からなる２段のバッファ回路で構成されており、後段に接続されるICチップの入力回路25aは、エミッタフォロワ回路で構成されている。実装基板28上の内部伝送路2３の特性インピーダンスは、上述したように外部インピーダンスと同じ50Ωである。また、前段の出力回路24ｂの最終段の負荷抵抗R31、R32には、実装基板28上の内部伝送路2３とインピーダンス整合をとるために50Ωに設定されており、後段の入力回路25aには、実装基板28上の内部伝送路2３とインピーダンス整合をとるために50Ωの抵抗R33、R34が接続されている。
【００１５】
上記のように従来の半導体装置では、ICチップの入・出力回路および実装基板上の伝送路が外部インピーダンスと同様な50Ωで整合されており、動作速度が高くなっても、信号の反射や損失が生じないように設計されている。図１０において、前段のフリップフロップ回路20の出力負荷は、終段の負荷抵抗R31（R32）の50Ωと後段の入力回路25aの整合抵抗R33（R34）の50Ωで、それらの抵抗がトランジスタQ41（Q42）に対し並列接続されていることにより25Ωとなる。ここで、前段のフリップフロップ回路20の出力駆動電流は、要求される出力振幅が0.5 Vp-pであるとすると20 mAの電流が必要となる。そのため、前段の出力回路24ｂの最終段のトランジスタQ41〜Q43は、20mAの電流を駆動できる大きなサイズである必要があり、またこの大きなサイズのトランジスタを高速で動作せるために２段のバッファ回路も必要となり、さらに出力トランジスタ（Q41、Q42）を駆動するトランジスタＱ31、Ｑ32も大きなサイズとする必要がある。図１０に示す前段のフリップフロップ回路20は、フリップフロップのコア部は、2μm×5μmのエミッタサイズのトランジスタを用い5mA以下の駆動電流で構成されるが、出力部では20mAが必要なため出力回路の最終段には2μm×20μmのエミッタサイズのトランジスタ（Q41〜Q43）が必要となる。また、出力回路の最終段の2μm×20μmエミッタサイズのトランジスタを駆動するため、バッファ回路として差動回路とエミッタフォロワ回路からなる２段のバッファ回路が必要となり、また大エミッタサイズのトランジスタ（Q41、Q42）を駆動するトランジスタ（Q31、Q32）のエミッタサイズも2μm×10μmと大きくする必要がある。そのため、消費電流の増加ばかりか、時には動作速度の低下も引き起こす。さらに、実装基板上に複数のICチップからなる半導体装置やMCMを形成する場合、各IC出力回路には20 mA以上の消費電流が必要であり、全体では非常に高い消費電流となる。
【００１６】
而して、図９に示す半導体装置において、入出力伝送路22の特性インピーダンスは50Ωとする必要があり、そのため入力側ICチップ24の入力回路および出力側ICチップ26の出力回路の整合抵抗は50Ωとなされるが、同軸ケーブルと接続されていない内部伝送路23の特性インピーダンスは50Ωである必要はない。同軸ケーブルは一般に長大な伝送路に用いられるため、減衰を小さく抑える必要性からその特性インピーダンスが50Ωに設定されているが短い伝送路である内部伝送路23では減衰定数を重要視する必要がないからである。いま、入出力伝送路22の特性インピーダンスをZｅｘ、内部伝送路23の特性インピーダンスをZｉｎｔとして、Zｉｎｔ＝αZｅｘ（但し、α＞１）が成立するように内部伝送路23の特性インピーダンスを設定したとすると、例えば入力側ICチップ24の出力回路と中間ICチップ25の入力回路の整合インピーダンスはそれぞれαZｅｘとなり、したがって入力側ICチップ24の出力トランジスタの負荷インピーダンスはαZｅｘ/2となる。ここで、次段の中間ICチップ25を駆動するために必要な入力信号振幅をVｉｎとすると、従来例の場合に必要となる出力トランジスタの電流Iは、
I= Vｉｎ/2αZｅｘ
であるのに対し、本発明の半導体装置の場合には、必要となる出力トランジスタの電流Iは、
I= Vｉｎ/2Zｉｎｔ=Vｉｎ/2αZｅｘ
となって、必要な電流は1/αで済むことになる。よって、出力トランジスタのサイズ縮小が可能となると共に出力トランジスタを駆動するバッファ回路の段数削減、サイズ縮小が可能となる。なお、α＞1であれば、上述した本発明の効果を享受することができるが、より好ましい範囲は、2＜α＜10である。2以下では十分な本発明の効果が得られなくなるからであり、10以上となると損失が増えたり信号遅延が増大するなど他の弊害が無視できなくなるからである。
【発明を実施するための最良の形態】
【００１７】
図１（ａ）は、本発明による半導体装置の概略の構成を示すブロック図である。同図に示すように、本発明に係る半導体装置100には、外部伝送路101に接続される入出力伝送路102と半導体集積回路間を接続する内部伝送路103が設けられている。ここで、入出力伝送路102の特性インピーダンスＺは、外部伝送路101の特性インピーダンスＺ（＝50Ω）と整合させるために50Ωに設定されているが、内部伝送路103の特性インピーダンスＺは50Ωより高く（例えばＺ＝200Ω）設定されている。外部伝送路101との内部伝送路103との間には入力側集積回路104または出力側集積回路106が配置され、二つの内部伝送路103間には中間集積回路105が配置される。そして、各半導体集積回路の入・出力回路のインピーダンスはその入・出力回路が接続される伝送路の特性インピーダンスと整合するように設定される。すなわち、入力側集積回路104の入力回路104aの入力インピーダンスは50Ωに、その出力回路104bの出力インピーダンスは50Ωより高く設定され、中間集積回路105の入力回路105aの入力インピーダンスと出力回路105bの出力インピーダンスは50Ωより高く設定され、出力側集積回路106の入力回路106aの入力インピーダンスは50Ωより高く、その出力回路106bの出力インピーダンスは50Ωに設定されている。
【００１８】
半導体装置100は、MCMなどのモジュール構成をとるものであってよい。各伝送路が形成され、各半導体集積回路が搭載される実装基板は、半導体基板、セラミックスなどからなる無機基板、ガラスエポキシ製などの樹脂基板等のいずれであってもよい。また、絶縁被覆金属基板であってもよい。基板が半導体基板である場合には、その基板内にトランジスタなどの素子が形成されていてもよい。各伝送路はパッケージに直接形成され、各半導体集積回路はパッケージに直接搭載される形態であってもよい（基板がパッケージを兼用していてもよい）。
図１に示される半導体装置では、伝送路以外の配線は示されていないが、実際には実装基板上には電源線などの非伝送路配線が形成されている。すなわち、図２に示されるように、集積回路104〜106の搭載された実装基板100a上には入出力伝送路102、内部伝送路103以外に、電源線、接地線、必要に応じて制御線などを含む非伝送路配線107が形成されている。而して、本発明において問題としているのは専ら伝送路であってそれ以外の配線については本発明においては問題としていない。
また、入力側集積回路104、中間集積回路105の出力信号は分岐された伝送路を介して複数の集積回路に入力されるように構成されていてもよい。また、基板上にはキャパシタやインダクタ等の受動素子や薄膜能動素子が形成されていてもよい。また、基板上には半導体集積回路以外の個別の能動素子や受動素子が搭載されていてもよい。集積回路104〜106は、ベアチップのICであってもまたパッケージングされたICであってもよく、さらには複数のＩＣチップが搭載されたMCMであってもよい。
【００１９】
すべての内部伝送路103の特性インピーダンスが一定である必要はなく、例えば一部の内部伝送路103の特性インピーダンスが100Ωで他の内部伝送路103の特性インピーダンスが200Ωであってもよい。また、すべての内部伝送路103の特性インピーダンスを入出力伝送路のそれより大きくする必要はなく、一部の内部伝送路103の特性インピーダンスのみを50Ω以上としてもよい。少なくとも一部の内部伝送路103の特性インピーダンスを入出力伝送路の特性インピーダンスより大きくすることにより本発明の効果を得ることができる。しかし、最も効果が大きいのはすべての内部伝送路103の特性インピーダンスが入出力伝送路の特性インピーダンスより大きい場合である。そして、設計工数や製作の容易性の観点からすべての内部伝送路103の特性インピーダンスを同一値とすることが最も望ましい。
外部伝送路101としては、信号伝送品質の確保、接続の容易性、設計工数の低減の面からみて同軸ケーブルを用いるのが最も好ましい。
本発明に係る半導体装置の取り扱う信号の伝送速度や周波数は特に限定されないが、反射を抑えるためにインピーダンス整合の問題が重大になる１Gbps以上、800MHz以上の場合に本発明は有利に適用される。特に、2.4Gbps以上、1GHz以上ではインピーダンス整合の問題がより深刻になるため本発明の効果はより顕著となる。
【００２０】
本発明に係る半導体装置100との対比のために従来の半導体装置を図１（ｂ）に示す。図１（ｂ）において、図１（ａ）の半導体装置と対応する部分には下２桁が共通する参照符号が付せられているので、重複する説明は省略するが、従来例においては、各伝送路の特性インピーダンスはすべて外部伝送路の特性インピーダンスの50Ωに設定され、各集積回路の入・出力回路の入・出力インピーダンスはすべて50Ωに設定されている。
【実施例１】
【００２１】
図３は、本発明の第1の実施例の半導体装置の構成を示す斜視図である。図３において、図９に示した従来例の部分と対応する部分には下１桁が共通する参照符号が付せられているので、重複する説明は省略する。本実施例においては、コネクタ17を介して外部回路に接続される入出力伝送路12の特性インピーダンスは外部インピーダンスと同じ50Ωに設計されているが、ICチップ間を接続する内部伝送路13の特性インピーダンスは外部インピーダンスより高い200Ωに設計されている。そして、入力側ICチップ14の入力回路の入力インピーダンスおよび出力側ICチップ16の出力回路の出力インピーダンスは、入出力伝送路12の特性インピーダンスに整合する50Ωに設計されているが、入力側ICチップ14の出力インピーダンスと出力側ICチップ16の入力インピーダンスおよび中間ICチップ15の入・出力インピーダンスは、外部インピーダンスより高い200Ωに設定されている。すなわち、半導体装置11全体の入力回路を内蔵した入力側ICチップ14の入力インピーダンスは50Ωで、その出力インピーダンスは200Ωとなり、半導体装置全体の出力回路を内蔵した出力側ICチップ16の入力インピーダンスは200Ωで、出力インピーダンスは50Ωとなる。
【００２２】
次に、図４を参照して、半導体装置内のICチップ間の接続状態について、入力側ICチップ14の出力回路14bと中間ICチップ15の入力回路15aとの接続部を例に挙げ、さらにバイポーラトランジスタを用いた集積回路を例に挙げて説明する。図４において、Ｑ1〜Ｑ7はバイポーラトランジスタ、R1〜R8は抵抗器、GNDはグランド線、VEEは電源線である。入力側ICチップ14の出力回路14bは、エミッタフォロア回路と差動回路から構成されており、最終段の負荷抵抗R3、R4は200Ωに設定されている。後段に接続される中間ICチップ15の入力回路15aは、エミッタフォロワ回路で構成されており、その入力部には200Ωの整合抵抗R5、R6が負荷されている。前段の入力側ICチップ14の出力回路14bと後段の中間ICチップ15の入力回路15aは、実装基板18上に形成された200Ωの特性インピーダンスを有する内部伝送路1３を介して接続され、インピーダンス整合されている。前段の出力回路14bの出力負荷は、前段の負荷抵抗R3、R4の200Ωと後段の入力回路15aの整合抵抗R5、R6の200Ωで、100Ωとなる。前段の出力回路14bに必要な出力駆動電流は、出力振幅を0.5 Vp-pとすると5 mAの電流となり、消費電流の低減が可能となる。
【００２３】
さらに、実装基板上に複数のICチップからなる半導体装置やMCMを形成する場合には、各IC出力回路には従来20 mAの消費電流が必要であったのが1/5に低減でき、全体では非常に低い消費電流となる。
なお、本実施例では、入力整合抵抗R5、R6がトランジスタＱ6、Ｑ7のベース−グランド線間に接続されているが、入力整合抵抗は回路方式によってはベース−電源線間に接続されることもありうる。
【実施例２】
【００２４】
図５は、本発明の第2の実施例の半導体装置の部分回路構成を示す回路図である。第2の実施例の半導体装置の全体の構成は図３に示した第2の実施例のそれと同様であって、図５はその入力側ICチップ14と中間ICチップ15との接続部の状態を示す。図５において、Ｑ1〜Ｑ7、Ｑ11〜Ｑ19はバイポーラトランジスタ、R1〜R8、R11〜R14は抵抗器、GNDはグランド線、VEEは電源線である。前段の入力側ICチップ14にはECL基本回路を用いたフリップフロップ回路10が搭載されておりその出力回路14bと、後段の中間ICチップ15の入力回路15aが、実装基板18上に形成された内部伝送路13を介して接続されている。フリップフロップ回路10は、フリップフロップ回路のコア部(図ではスレーブ回路のみ記載)と、エミッタフォロア回路および差動回路からなる１段のバッファ回路で構成されており、最終段の負荷抵抗R3、R4は200Ωに設定されている。後段に接続される中間ICチップ15の入力回路15aは、エミッタフォロワ回路で構成されており、その入力部には200Ωの整合抵抗R5、R6が負荷されている。前段のフリップフロップ回路10の出力回路14bと後段の中間ICチップ15の入力回路15aは、実装基板18上に形成された200Ωの特性インピーダンスを有する内部伝送路13を介して接続され、インピーダンス整合されている。前段のフリップフロップ回路10の出力負荷は、終段の負荷抵抗R3、R4の200Ωと後段の入力回路15aの整合抵抗R5、R6の200Ωで、100Ωとなる。前段のフリップフロップ回路10の出力回路に必要な出力駆動電流は、出力振幅を0.5 Vp-pとすると5 mAの電流となり、消費電流の低減が可能となる。従来では20mAの出力駆動電流が必要であったため、出力回路の最終段は、2μm×20μmのエミッタサイズの大きいトランジスタで構成していたが、本発明では5 mAの出力駆動電流の低下により、フリップフロップのコア部に用いるトランジスタと同じ2μm×5μmのエミッタサイズのトランジスタで構成できる。そのため、ICの構成上、従来ではサイズが大きいトランジスタの最終段を駆動する必要があり、差動回路やエミッタフォロワ回路からなる2段のバッファ回路が必要であった。しかし、本発明では、最終段のトランジスタサイズが小さいため1段のバッファ回路でよく、IC全体の消費電力の低減やバッファ回路を減らすことによりICをより高速に動作させることが可能となる。
【実施例３】
【００２５】
図６は、本発明の第3の実施例の半導体装置の部分回路構成を示す回路図である。第3の実施例の半導体装置の全体の構成は図３に示した第2の実施例のそれと同様であって、図６はその入力側ICチップ14と中間ICチップ15との接続部の状態を示す。図６において、Ｔ1〜Ｔ7は電界効果トランジスタ、R1〜R8は抵抗器、VCCは電源線、GNDはグランド線である。入力側ICチップ14の出力回路14bは、ソースフォロア回路と差動回路から構成されており、最終段の負荷抵抗R3、R4は200Ωに設定されている。後段に接続される中間ICチップ15の入力回路15aは、ソースフォロワ回路で構成されており、その入力部には200Ωの整合抵抗R5、R6が負荷されている。前段の入力側ICチップ14の出力回路14bと後段の中間ICチップ15の入力回路15aは、実装基板18上に形成された200Ωの特性インピーダンスを有する内部伝送路13を介して接続され、インピーダンス整合されている。前段の出力回路14bの出力負荷は、前段の負荷抵抗R3、R4の200Ωと後段の入力回路15aの整合抵抗R5、R6の200Ωで、100Ωとなる。
半導体集積回路が電界効果トランジスタによって構成された場合にも出力トランジスタの出力電流の低減とサイズの縮小が実現できる。
電界効果トランジスタＴ1〜Ｔ7はSi基板上に形成されたMOS型トランジスタであってもGaAs基板上に形成されたMES型トランジスタであってもよい。
また、本実施例では、入力整合抵抗R5、R6がトランジスタＴ6、Ｔ7のソース−電源線間に接続されているが、入力整合抵抗は回路方式によってはソース−グランド線間に接続されることもありうる。
【実施例４】
【００２６】
図７は、本発明の第４の実施例の半導体装置の構成を示すブロック図である。第4の実施例は、携帯電話や無線LANの端末機に応用した場合である。PDC(personal digital cellular)やPHS(personal handyphone system)などの携帯電話やBluetoothなどの無線LANの端末機は、図7に示すような送信回路と受信回路を有する半導体装置300により主に構成されている。また、アンテナスイッチ308、低雑音アンプ310、パワーアンプ319、ミキサ311、318などを有し、高周波信号を処理するRF部300Aと、可変利得アンプ312、直交復調器313、A/D変換器314、D/A変換器315、直交変調器316、ドライバアンプ317などを有するIF・ベースバンド部300Bから構成されている。PDC携帯電話ではRF部は800 MHzの信号を処理し、ミキサ311で100〜200 MHzに変換される。Bluetoothでは、RF部は2.4 GHzの信号を処理し、ミキサ311で3 MHzに変換される。RF部300Aの受信回路では、アンテナ301を介して受信されたRF受信信号はアンテナスイッチ308、帯域通過フィルタ309、低雑音アンプ310を介してミキサ311に印加され、局部発振器からの局部発信信号と混合されてIF受信信号に変換される。RF部300Aの送信回路では、IF送信信号はミキサ318により局部発振器321からの局部発振信号と混合されRF送信信号に変換される。このRF送信信号はパワーアンプ319、帯域通過フィルタ320、アンテナスイッチ308、アンテナ301を介して送信される。このようなRF部300AのICの入出力は、従来プリント基板上に形成された50Ωのインピーダンスの伝送路を介して行われていたが、本実施例では、受信側では、アンテナスイッチ308−帯域通過フィルタ309間の伝送路302、帯域通過フィルタ309−低雑音アンプ310間の伝送路303、低雑音アンプ310−ミキサ311間の伝送路304が50Ωより高い(例えば100Ω)インピーダンスに設定され、送信側では、ミキサ318−パワーアンプ319間の伝送路305が50Ωより高い(例えば100Ω)インピーダンスに、パワーアンプ319−帯域通過フィルタ320間の伝送路306、帯域通過フィルタ320−アンテナスイッチ308間の伝送路307が50Ωに設定されている。そのため、受信側では、アンテナスイッチ308の受信側出力、帯域通過フィルタ309の入出力、低雑音アンプ310の入出力、ミキサ311の入力が、送信側ではミキサ318の出力とパワーアンプ319の入力が50Ωより高い(例えば100Ω)インピーダンスに整合されている。また、送信側では、パワーアンプ319の出力、帯域通過フィルタ320の入出力、アンテナスイッチ308の送信側入力は50Ωに整合されている。
以上の様に、ICの入出力を50Ωより高いインピーダンスに設定して整合させることにより、消費電流の低下が可能となる。
以上示した実施例ではアンテナスイッチの出力、低雑音アンプの入出力、ミキサの入力などに50Ωより高いインピーダンスと整合させた場合について説明したが、他のICの入力や出力、例えば帯域通過フィルタ320の入出力を50Ωより高いインピーダンスにおいて整合させることも可能である。
【実施例５】
【００２７】
図８は、本発明の第５の実施例の半導体装置の構成を示すブロック図である。第５の実施例の半導体装置400では、同一の実装基板上にMCM400Aと400Bｂとが搭載され、それら二つのMCMはその実装基板上に形成されたMCM間伝送路402Cにより接続されている。外部伝送路401を介して信号が入力されるMCM400Aには、入力側集積回路404A、中間集積回路405、出力側集積回路406Aが搭載され、入出力伝送路402A、402B、内部伝送路403が形成されている。また、MCM400Bには、入力側集積回路404B、中間集積回路405、出力側集積回路406Bが搭載され、入出力伝送路402A、402B、内部伝送路403が形成されており、外部伝送路401を介して信号を出力する。ここで、入出力伝送路402Aの特性インピーダンスは、外部伝送路の特性インピーダンスに等しい50Ωに設定されているが、入出力伝送路402B、内部伝送路403および MCM間伝送路402Cの特性インピーダンスは200Ωに設定されている。そのため、入力側集積回路404Aの入力回路404Aaと出力側集積回路406Bの出力回路40６Bbは50Ωにてインピーダンス整合されているが、入力側集積回路404Aの出力回路404Ab、中間集積回路405の入力回路405aと出力回路405b、出力側集積回路406Aの入力回路40６Aaと出力回路40６Ab、入力側集積回路404Bの入力回路404Baと出力回路404Bbおよび出力側集積回路406Bの入力回路40６Baはすべて200Ωにインピーダンス整合されている。
ここで、MCM400A 、MCM400Bに注目すると、これらの半導体装置では、入出力伝送路402Aと402Bとでは異なる特性インピーダンスに設定されている。而して、半導体装置400が本発明に包含されるのみならず、MCM400A 、MCM400Bと表される半導体装置自身も本発明に含まれる。換言すると、入力側の伝送路と出力側の伝送路とが異なる特性インピーダンスに設定されている半導体装置も本発明に含まれる。本発明によれば、入力側の伝送路と出力側の伝送路とが異なる特性インピーダンスに設定されている場合、少なくとも一つの内部伝送路は、低い方の入出力伝送路の特性インピーダンスより高い特性インピーダンスに設定される。
【００２８】
以上好ましい実施例について説明したが、本発明はこれら実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば前段ICの出力部にフリップフロップ回路を用いる例について説明したが、アンプなどの他の回路においても同様に本発明を適用することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明と従来例との概略の構成を示すブロック図。
【図２】非伝送路配線を有する本発明の半導体装置の概略の構成を示すブロック図。
【図３】本発明の第１の実施例の斜視図。
【図４】本発明の第１の実施例の回路図。
【図５】本発明の第２の実施例の回路図。
【図６】本発明の第３の実施例の回路図。
【図７】本発明の第４の実施例のブロック図。
【図８】本発明の第５の実施例のブロック図。
【図９】従来例の斜視図。
【図１０】従来例の回路図。
【符号の説明】
【００３０】
Ｑ1〜Ｑ7、Ｑ11〜Ｑ19、Ｑ21〜Ｑ27…トランジスタ（２μm×５μmのエミッタサイズ）
Ｑ31〜Ｑ32…トランジスタ（２μm×10μmのエミッタサイズ）
Ｑ41〜Ｑ43…トランジスタ（２μm×20μmのエミッタサイズ）
R1〜R8、R11〜R14、R21〜R28、R31〜R34…抵抗体
GND…グランド線
VCC、VEE…電源線
10、20…前段のフリップフロップ回路
11、21…半導体装置
12、22…入出力伝送路
13、23…内部伝送路
14、24…入力側ICチップ
14b、24b…入力側ICチップの出力回路
15、25…中間ICチップ
15a、25a…中間ICチップの入力回路
16、26…出力側ICチップ
17、27…コネクタ
18、28…実装基板
100、200、300、400…半導体装置
100a…実装基板
101、201、401…外部伝送路
102、202、402A、402B…入出力伝送路
103、203、403…内部伝送路
104、204、404A、404B…入力側集積回路
104a、204a、404Aa、404Ba…入力側集積回路の入力回路
104b、204b、404Ab、404Bb…入力側集積回路の出力回路
105、205、405…中間集積回路
105a、205a、405a…中間集積回路の入力回路
105b、205b、405b…中間集積回路の出力回路
106、206、406A、406B…出力側集積回路
106a、206a、406Aa、406Ba…出力側集積回路の入力回路
106b、206b、406Ab、406Bb…出力側集積回路の出力回路
107…非伝送路配線
300A…RF部
300B…IF・ベースバンド部
301…アンテナ
302〜307…伝送路
308…アンテナ・スイッチ
309、320…帯域通過フィルタ
310…低雑音アンプ
311、318…ミキサ
312…可変利得アンプ
313…直交復調器
314…A/D変換器
315…D/A変換器
316…直交変調器
317…ドライバアンプ
319…パワーアンプ
321…局所発振器
402C…MCM間伝送路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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