(57)【要約】【課題】シフトレジスタのクロック信号を高速にしなくとも、高速読取りが可能で、読取解像度の切換も容易なＭＯＳ型イメージセンサを用いた画像読取装置を提供する。【解決手段】主走査方向に配列され、原稿からの反射光量に応じたアナログの読取画像信号を発生する複数のホトトランジスタＰ１〜Ｐｎと、その読取画像信号を読み出すために各ホトトランジスタに対応して設けられた複数のアナログスイッチＳＷ１〜ＳＷｎとを有するＭＯＳ型イメージセンサ１０において、複数のホトトランジスタＰ１〜Ｐｎを、互いに隣り合う３個ずつを１組として複数の組にブロック分けし、その各組に属する複数個のホトトランジスタからの画像信号を各組毎に同時に読み出す場合と、１個のホトトランジスタからの画像信号のみを読み出す場合とで、読取解像度の切換えを可能とする。【選択図】　　　　図１
2004056424.tif 000002
【特許請求の範囲】
【請求項１】
主走査方向に配列され、被読取体からの反射光量に応じたアナログの読取画像信号を発生する複数の光電変換素子と、
該光電変換素子からの画像信号を読み出すために各光電変換素子に対応して設けられた複数のスイッチ素子と、
前記複数の光電変換素子を、互いに隣接する任意個数（Ｎ）ずつのものを１組として複数の組にブロック分けし、各組に属する複数の光電変換素子からの画像信号を各組毎に同時に読み出すように、前記複数のスイッチ素子を外部からのクロック信号に基づき時間的に制御する制御部と、
を備えたイメージセンサを用いる画像読取装置であって、
上記イメージセンサの各組に属する光電変換素子の個数（Ｎ）と同じ個数の信号入力部と１つの信号出力部とが備えられており、その各信号入力部に対して前記イメージセンサの各組に属する複数個の各光電変換素子からの画像信号が同時に並列的に入力するように、各組に属する複数個の各光電変換素子とスイッチ素子を介して接続されているマルチプレクサと、
そのマルチプレクサの前記１つの信号出力部に接続され、その信号出力部を介して順次供給されるアナログの画像信号をデジタル信号に変換するアナログ・デジタル変換器と、
前記マルチプレクサの複数の信号入力部を時系列的に切り替えて、各組に属する光電変換素子からの全ての画像信号を順次アナログ・デジタル変換器に供給する高解像度モードと、一部の画像信号のみを前記アナログ・デジタル変換器に供給する低解像度モードとを選択可能とした解像度切換手段と
を備えたことを特徴とする画像読取装置。
【請求項２】
請求項１記載の画像読取装置において、前記解像度切換手段は、低解像度モードが選択されたとき、いずれか１つの信号入力部からの画像信号のみをアナログ・デジタル変換器に供給するように構成されていることを特徴とする画像読取装置。
【請求項３】
請求項１または２記載の画像読取装置において、前記解像度切換手段は、低解像度モードが選択されたとき、前記マルチプレクサの一部の信号入力部を時系列的に切り替えて、一部の信号入力部からの画像信号のみをアナログ・デジタル変換器に供給するように構成されていることを特徴とする画像読取装置。
【請求項４】
請求項１〜３のいずれか記載の画像読取装置において、前記解像度切換手段による低解像度モードとは別に、前記イメージセンサの各組に属する複数の光電変換素子の内の任意の信号分を平均化して出力可能な平均化回路を持ち、その出力信号をアナログ・デジタル変換器に供給する第２の低解像度モードが選択可能とされていることを特徴とする画像読取装置。
【請求項５】
請求項４記載の画像読取装置において、前記平均化回路は、各組に属する光電変換素子からの全ての信号分を平均化して、アナログ・デジタル変換器に供給するように構成されていることを特徴とする画像読取装置。
【請求項６】
請求項４記載の画像読取装置において、前記平均化回路は、各組に属する光電変換素子からの一部の信号分を平均化して、アナログ・デジタル変換器に供給するように構成されていることを特徴とする画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば、ファクシミリ装置などにおいて、原稿などの画像を読み取る密着型のリニアイメージセンサ（ＣＩＳ）として構成されたＭＯＳ型イメージセンサを用いる画像読取装置に関するものである。
【０００２】
【従来の技術】
従来、ファクシミリ装置などで原稿画像を読み取るために用いられるイメージセンサとしては、いわゆるＣＣＤ型イメージセンサと、ＭＯＳ型イメージセンサとがあるが、このうち、密着型イメージセンサ（ＣＩＳ）としては、ＭＯＳ型リニアイメージセンサが比較的よく用いられている。
【０００３】
図１５は、一般的なＭＯＳ型リニアイメージセンサ１００を示すもので、原稿面からの反射光を電気信号に変換する複数の光電変換素子（ホトトランジスタあるいはホトダイオード）１０１と、該光電変換素子１０１からアナログの読取画像信号を読み出すための複数のスイッチ素子（アナログスイッチ）１０２と、該スイッチ素子１０２を時間的に順次制御するための制御部（シフトレジスタ）１０３とをＬＳＩ化して１チップに構成されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のイメージセンサにおいて、特に、高解像度の要求を満たすために、主走査方向に多数の光電変換素子を配列したイメージセンサにおいては、読取速度の高速化を進める上で、以下のような問題があった。
【０００５】
第１に、スイッチ素子１０２として、高速のスイッチング動作が可能なアナログスイッチが必要とされるとともに、光電変換素子からの読取画像信号を増幅するアナログアンプ１０４としても高速のものが要求される。
【０００６】
第２に、制御部１０３として、スイッチ素子１０２と同数のフリップフロップ回路からなるシフトレジスタが必要となるため、フリップフロップ回路が占める面積が大きくなり、センサチップ全体の大きさが大型化してしまう。
【０００７】
第３に、駆動クロック周波数が高くなると、クロック信号の高周波成分を除去することが困難となるために、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ　ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズが問題となる。
【０００８】
第４に、高解像度の画像読取りを可能とするために、多数の光電変換素子が主走査方向に多数配列されているイメージセンサを採用した場合に、読取条件を変更して、たとえば、低解像度で読み取りたいときであっても、一旦高解像度で読み取ってからに、画像信号を間引いたり、あるいは平均値を求める等の処理を行って解像度変換をしなければならなかった。従って、低解像度の読取りであっても、読取りに非常に時間が掛かるため、たとえば、解像度よりも読取速度を優先して読み取りたいというニーズには応えることができないという問題があった。
【０００９】
そこで、本発明は、上記問題点を解決するためになされたものであり、特に、クロック信号を高速にしなくとも、高速読取りが可能であって、スイッチ素子やアナログアンプとして高速動作が可能なものが要求されないし、フリップフロップ回路の数を減らしてシフトレジスタの占める面積を小さくすることにより小型化も可能であり、さらには、ＥＭＩノイズが発生する虞れも少ないし、また、必要に応じて、低解像度の読取りも高速に行うことが可能な画像読取装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の画像読取装置は、主走査方向に配列され、被読取体からの反射光量に応じたアナログの読取画像信号を発生する複数の光電変換素子と、該光電変換素子からの画像信号を読み出すために各光電変換素子に対応して設けられた複数のスイッチ素子と、前記複数の光電変換素子を、互いに隣接する任意個数（Ｎ）ずつのものを１組として複数の組にブロック分けし、各組に属する複数の光電変換素子からの画像信号を各組毎に同時に読み出すように、前記複数のスイッチ素子を外部からのクロック信号に基づき時間的に制御する制御部と、を備えたイメージセンサを用いる画像読取装置であって、上記イメージセンサの各組に属する光電変換素子の個数（Ｎ）と同じ個数の信号入力部と１つの信号出力部とが備えられており、その各信号入力部に対して前記イメージセンサの各組に属する複数個の各光電変換素子からの画像信号が同時に並列的に入力するように、各組に属する複数個の各光電変換素子とスイッチ素子を介して接続されているマルチプレクサと、そのマルチプレクサの前記１つの信号出力部に接続され、その信号出力部を介して順次供給されるアナログの画像信号をデジタル信号に変換するアナログ・デジタル変換器と、前記マルチプレクサの複数の信号入力部を時系列的に切り替えて、各組に属する光電変換素子からの全ての画像信号を順次アナログ・デジタル変換器に供給する高解像度モードと、一部の画像信号のみを前記アナログ・デジタル変換器に供給する低解像度モードとを選択可能とした解像度切換手段とを備えたことを特徴とする。
【００１１】
この請求項１に係る画像読取装置では、複数の光電変換素子を、互いに隣り合う任意個数（Ｎ）ずつのものを１組として複数の組にブロック分けし、その各組に属する複数個の光電変換素子からの画像信号を各組毎に同時に読み出すように、制御部によって複数のスイッチ素子を外部からのクロック信号に基づき時間的に制御するようにしているので、従来のイメージセンサに対して、クロック信号の周波数を１／Ｎに低減することが可能となり、スイッチ素子として高速のスイッチング動作を行うものが必要とされないし、また、制御部を構成するシフトレジスタのフリップフロップ回路の個数も１／Ｎに減らすことができるので、その分、センサ全体の大きさを小さくすることが可能となる。さらに、低速のクロック信号で高速読取りが可能であるので、ＥＭＩノイズが発生する虞れも少ない。
【００１２】
しかも、解像度切換手段によって、各組に属するの複数の光電変換素子からの画像信号をマルチプレクサによって時系列的に切り替えることにより、高解像度の読取りが可能であることは勿論のこと、一部の画像信号のみをアナログ・デジタル変換器に供給することによって、低解像度の読取りを行うことも可能である。
【００１３】
また、請求項２に記載の画像読取装置は、請求項１記載の画像読取装置において、前記解像度切換手段は、低解像度モードが選択されたとき、いずれか１つの信号入力部からの画像信号のみをアナログ・デジタル変換器に供給するように構成されていることを特徴とする。
【００１４】
この請求項２に係る画像読取装置では、マルチプレクサの複数の入力部の内のいずれか１つの信号入力部からの画像信号のみがアナログ・デジタル変換器に供給されるので、低解像度の読取画像信号を容易にしかも高速度に行うことができる。
【００１５】
また、請求項３に記載の画像読取装置は、請求項１または２記載の画像読取装置において、前記解像度切換手段は、低解像度モードが選択されたとき、前記マルチプレクサの一部の信号入力部を時系列的に切り替えて、一部の信号入力部からの画像信号のみをアナログ・デジタル変換器に供給するように構成されていることを特徴とする。
【００１６】
この請求項３に係る画像読取装置では、マルチプレクサの複数の信号入力部の内の一部の信号入力部を時系列的に切り替えて、少なくとも１つの信号入力部を除いた他の信号入力部からの画像信号がアナログ・デジタル変換器に供給されるので、たとえば、高解像度モードにおける解像度に対して、２／３に相当する低解像度であっても、容易に得ることができる。
【００１７】
また、請求項４に記載の画像読取装置は、請求項１〜３のいずれか記載の画像読取装置において、前記解像度切換手段による低解像度モードとは別に、前記イメージセンサの各組に属する複数の光電変換素子の内の任意の信号分を平均化して出力可能な平均化回路を持ち、その出力信号をアナログ・デジタル変換器に供給する第２の低解像度モードが選択可能とされていることを特徴とする。
【００１８】
この請求項４に係る画像読取装置では、イメージセンサの各組に属する複数の光電変換素子の内の任意の信号分を平均化して、アナログ・デジタル変換器に供給することもできるので、一定間隔置きの画像信号のみを利用した、いわゆる、単純間引きによる低解像度読取りの他に、必要に応じて、複数の画像信号を平均化した低解像度読取りも簡単に行うことができる。
【００１９】
また、請求項５に記載の画像読取装置は、請求項４記載の画像読取装置において、前記平均化回路は、各組に属する光電変換素子からの全ての信号分を平均化して、アナログ・デジタル変換器に供給するように構成されていることを特徴とする。
【００２０】
この請求項５に係る画像読取装置では、各組に属する光電変換素子からの全ての信号分を平均化した信号がアナログ・デジタル変換器に供給されるので、全ての画像信号を有効に利用して、たとえば、細線の保存性を確保しつつ、高速度で読取を行いたい場合などに極めて好都合である。
【００２１】
また、請求項６に記載の画像読取装置は、請求項４記載の画像読取装置において、前記平均化回路は、各組に属する光電変換素子からの一部の信号分を平均化して、アナログ・デジタル変換器に供給するように構成されていることを特徴とする。
【００２２】
この請求項６に係る画像読取装置では、各組に属する複数の光電変換素子の内の少なくとも１つを除いた複数の信号分を平均化した信号がアナログ・デジタル変換器に供給されるので、低解像度の読取画像信号として、いろいろと変化に富んだ画像信号を出力することができる。
【００２３】
【発明の実施の形態】
以下、本発明に係るイメージセンサを用いた画像読取装置について、本発明を具体化した実施形態に基づき図面を参照しつつ詳細に説明する。
【００２４】
先ず、第１の実施形態について、図１〜図４に基づき説明する。
【００２５】
図１は、第１の実施形態におけるＭＯＳ型リニアイメージセンサ１０の概略構成を示すもので、たとえば、ファクシミリなどの原稿読取装置において、密着型イメージセンサ（ＣＩＳ）として使用される。
【００２６】
図１において、イメージセンサ（ＣＩＳ）１０は、原稿からの反射光量に応じてアナログの読取画像信号が発生する光電変換素子としての多数のホトトランジスタＰ１〜Ｐｎと、その各ホトトランジスタＰ１〜Ｐｎに接続されたスイッチ素子としての多数のアナログスイッチＳＷ１〜ＳＷｎとが備えられ、主走査方向に多数のホトトランジスタＰ１〜Ｐｎが配列されて、いわゆるリニアイメージセンサとして構成されている点は、図１５に示される従来のものと同様であるが、多数のホトトランジスタＰ１〜Ｐｎを、互いに隣り合う任意個数（Ｎ）ずつのものを１組として複数の組にブロック分けし、その各組に属する複数個（Ｎ）のホトトランジスタの画像信号が同時に読み出されるように、その各ホトトランジスタに接続されたアナログスイッチが同時にオン動作するように構成されている点が異なっている。
【００２７】
すなわち、主走査方向に１７２８個のホトトランジスタが配列されたイメージセンサにおいては、互いに隣り合う３個（Ｎ＝３）のホトトランジスタを１組として、計５７６個の組にブロック分けし、その各組に属する３個のホトトランジスタ（Ｐ１〜Ｐ３，Ｐ４〜Ｐ６，・・・・・・，Ｐ１７２６〜Ｐ１７２８）の画像信号が同時に読み出されるように、その各ホトトランジスタに接続された３個のアナログスイッチ（ＳＷ１〜ＳＷ３，ＳＷ４〜ＳＷ６，・・・・・・，ＳＷ１７２６〜ＳＷ１７２８）が同時にオン動作するように構成されている。
【００２８】
一方、各アナログスイッチＳＷ１〜ＳＷｎを外部からのクロック信号に基づいて時間的に制御するためのシフトレジスタ（制御部）１１は、従来のものと同様に、複数のフリップフロップ回路によって構成されるが、本実施形態では、ブロック分けした計５７６個の組に対応して、これと同数の計５７６個のフリップフロップ回路により構成されている。
【００２９】
シフトレジスタ１１を構成する計５７６個のフリップフロップ回路の各々の出力は、計５７６個の組の各アナログスイッチＳＷ１〜ＳＷｎに対して、各組に属する３個のアナログスイッチ（ＳＷ１〜ＳＷ３，ＳＷ４〜ＳＷ６，・・・・・・，ＳＷ１７２６〜ＳＷ１７２８）が同時にオン動作するように、各組毎で共通に接続されている。
【００３０】
これにより、シフトレジスタ１１は、スタートパルスＳＰが供給された後、外部から与えられるクロック信号ＣＬＫに基づいて、各フリップフロップ回路の出力端子から制御信号Ｓａ１、Ｓａ２・・・が順次出力され、たとえば、制御信号Ｓａ１が出力された時点で、１番目の組に属する３個のアナログスイッチ（ＳＷ１〜ＳＷ３）が同時にオン動作し、次いで、制御信号Ｓａ２が出力された時点で、２番目の組に属する３個のアナログスイッチ（ＳＷ４〜ＳＷ６）が同時にオン動作し、そして、３番目の組、４番目の組といったように順次進行して、最後に、制御信号Ｓａ５７６が出力された時点で、５７６番目の組に属する３個のアナログスイッチ（ＳＷ１７２６〜ＳＷ１７２８）が同時にオン動作する。
【００３１】
そして、本実施形態のイメージセンサ１０には、ブロック分けした各組に属するホトトランジスタＰ（アナログスイッチＳＷ）の数と同数、すなわち、３本の信号出力線Ｌ１〜Ｌ３が備えられており、その各信号出力線Ｌ１〜Ｌ３に対して、各組に属する複数個（３個）のホトトランジスタＰからの画像信号が並列的に出力されるように、各組に属する複数個のホトトランジスタＰに接続された複数個のアナログスイッチＳＷが互いに異なる信号出力線Ｌ１〜Ｌ３に接続されており、たとえば、各組の第１のアナログスイッチ（ＳＷ１，ＳＷ４，・・・・，ＳＷ１７２６）は、第１の信号出力線Ｌ１に接続され、各組の第２のアナログスイッチ（ＳＷ２，ＳＷ５，・・・・，ＳＷ１７２７）は、第２の信号出力線Ｌ２に接続され、各組の第３のアナログスイッチ（ＳＷ３，ＳＷ６，・・・・，ＳＷ１７２８）は、第３の信号出力線Ｌ３に接続されている。
【００３２】
また、複数本（３本）の信号出力線Ｌ１〜Ｌ３には、各アナログスイッチＳＷ１〜ＳＷｎを介して読み出された各ホトトランジスタＰ１〜Ｐｎからの画像信号を増幅するためのアナログアンプＡＭＰ１〜ＡＭＰ３が夫々設けられており、その各信号出力線Ｌ１〜Ｌ３に対して１対１の関係で設けられた３個の出力端子ＯＵＴ１〜ＯＵＴ３から、３チャネルの出力信号ＣＨ１〜ＣＨ３として、各読取信号がイメージセンサ外部に出力されるようになっている。
【００３３】
なお、図２は、本実施形態におけるホトトランジスタＰ及びアナログスイッチＳＷの構成をより詳細に示すものであり、計１７２８個のホトトランジスタＰ１〜ＰｎとアナログスイッチＳＷ１〜ＳＷｎ、計５７６個のフリップフロップ回路からなるシフトレジスタ１１、そして、計３個のアナログアンプＡＭＰ１〜ＡＭＰ３の全てが、１個の半導体材料に形成されている。すなわち、１チップにＬＳＩ化されて、単一のイメージセンサ１０として構成されている。
【００３４】
図３は、上記構成からなるイメージセンサ１０を用いた画像読取装置の一例を示すもので、ここでは、イメージセンサの３個の出力端子ＯＵＴ１〜ＯＵＴ３から、３チャネルの出力信号ＣＨ１〜ＣＨ３として出力されるアナログの各読取信号を、マルチプレクサ２０によって多重化（シリアルデータ列に変換）することにより、順次アナログ・デジタル変換器３０に供給して、各読取信号をデジタル信号に変換するように構成されている。
【００３５】
イメージセンサ１０および画像読取装置を統括的に制御する制御回路６０は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ−ｃｉｒｃｕｉｔ）からなり、本実施形態では、ＣＰＵコアの統括的な制御の下に、イメージセンサ１０のシフトレジスタ１１に対してスタートパルスＳＰおよびクロック信号ＣＬＫ等を供給するＣＩＳ制御ブロック６１、マルチプレクサ２０とアナログ・デジタル変換器３０とによって構成されるアナログフロントエンド回路に対して、マルチプレクサ用の選択信号、すなわち、イメージセンサ１０から出力される３チャネルの出力信号ＣＨ１〜ＣＨ３の内のいずれの信号を、アナログ・デジタル変換器３０に入力させるかを選択するための選択信号ＳＥＬ１，ＳＥＬ２と、アナログ・デジタル変換用のクロック信号、すなわち、アナログ・デジタル変換のタイミングを決定するクロック信号Ａ／Ｄ・ＣＬＫを供給するアナログフロントエンド制御ブロック６２、アナログ・デジタル変換器３０から出力されたデジタル信号をサンプリングして、画像メモリ（ＲＡＭ）の所定領域に順次書き込むメモリ制御ブロック６３などが設けられている。
【００３６】
なお、クロック信号ＣＬＫ、選択信号ＳＥＬ１，ＳＥＬ２、アナログ・デジタル変換用のクロック信号Ａ／Ｄ・ＣＬＫなどは、図４に示されるようなタイミングをもって出力されるようになっている。
【００３７】
次に、上記構成からなるイメージセンサ１０を用いた画像読取装置の動作について、図４に示されるタイミングチャートを参照しながら説明する。
【００３８】
先ず、各ホトトランジスタＰ１〜Ｐｎに対応する受光素子が反射光を受光すると、原稿（被読取体）からの反射光量に応じてホトトランジスタＰ１〜Ｐｎに電荷が蓄積される。
【００３９】
イメージセンサ１０に供給されるクロック信号ＣＬＫに基づいて、シフトレジスタ１１から制御信号Ｓａ１が出力されると、１番目の組（第１の組）に属するホトトランジスタＰ１〜Ｐ３に接続された３個のアナログスイッチＳＷ１〜ＳＷ３が同時にオン動作し、各ホトトランジスタＰ１〜Ｐ３に蓄積された電荷が、アナログの画像読取信号として出力信号線Ｌ１〜Ｌ３に読み出され、アナログアンプＡＭＰ１〜ＡＭＰ３によって充分に増幅された後、出力端子ＯＵＴ１〜ＯＵＴ３から３チャネルの出力信号ＣＨ１〜ＣＨ３として出力される。
【００４０】
そして、各チャネルの出力信号ＣＨ１〜ＣＨ３のレベルが安定した時点で、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第１のチャンネル出力信号ＣＨ１を選択する信号（ＳＥＬ１，ＳＥＬ２がともに「Ｈ」レベルとされて、第１の信号入力部ＩＮ１を信号出力部ＯＵＴに接続する選択信号）が入力されると、第１のチャンネル出力信号ＣＨ１、すなわち、１番目の組の第１のホトトランジスタＰ１からの読取信号（１画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ１として出力される。
【００４１】
続いて、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第２のチャンネル出力信号ＣＨ２を選択する信号（ＳＥＬ１が「Ｈ」レベルで、ＳＥＬ２が「Ｌ」レベルとされて、第２の信号入力部ＩＮ２を信号出力部ＯＵＴに接続する選択信号）が入力されると、第２のチャンネル出力信号ＣＨ２、すなわち、１番目の組の第２のホトトランジスタＰ２からの読取信号（２画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ２として出力される。
【００４２】
さらに、続いて、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第３のチャンネル出力信号ＣＨ３を選択する信号（ＳＥＬ１が「Ｌ」レベルで、ＳＥＬ２が「Ｈ」レベルとされて、第３の信号入力部ＩＮ３を信号出力部ＯＵＴに接続する選択信号）が入力されると、第３のチャンネル出力信号ＣＨ３、すなわち、１番目の組の第３のホトトランジスタＰ３からの読取信号（３画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ３として出力される。
【００４３】
次に、イメージセンサ１０に供給されるクロック信号ＣＬＫに基づいて、シフトレジスタ１１から制御信号Ｓａ２が出力されると、２番目の組（第２の組）に属するホトトランジスタＰ４〜Ｐ６に接続された３個のアナログスイッチＳＷ４〜ＳＷ６が同時にオン動作し、各ホトトランジスタＰ４〜Ｐ６に蓄積された電荷が、アナログの画像読取信号として出力信号線Ｌ１〜Ｌ３に読み出され、アナログアンプＡＭＰ１〜ＡＭＰ３によって充分に増幅された後、出力端子ＯＵＴ１〜ＯＵＴ３から３チャネルの出力信号ＣＨ１〜ＣＨ３として出力される。
【００４４】
そして、各チャネルの出力信号ＣＨ１〜ＣＨ３のレベルが安定した時点で、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第１のチャンネル出力信号ＣＨ１を選択する信号（ＳＥＬ１，ＳＥＬ２がともに「Ｈ」レベルとされて、第１の信号入力部ＩＮ１を信号出力部ＯＵＴに接続する選択信号）が入力されると、第１のチャンネル出力信号ＣＨ１、すなわち、今度は、２番目の組の第１のホトトランジスタＰ４からの読取信号（４画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換用のクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ４として出力される。
【００４５】
続いて、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第２のチャンネル出力信号ＣＨ２を選択する信号（ＳＥＬ１が「Ｈ」レベルで、ＳＥＬ２が「Ｌ」レベルとされて、第２の信号入力部ＩＮ２を信号出力部ＯＵＴに接続する選択信号）が入力されると、第２のチャンネル出力信号ＣＨ２、すなわち、２番目の組の第２のホトトランジスタＰ５からの読取信号（５画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ５として出力される。
【００４６】
さらに、続いて、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第３のチャンネル出力信号ＣＨ３を選択する信号（ＳＥＬ１が「Ｌ」レベルで、ＳＥＬ２が「Ｈ」レベルとされて、第３の信号入力部ＩＮ３を信号出力部ＯＵＴに接続する選択信号）が入力されると、第３のチャンネル出力信号ＣＨ３、すなわち、２番目の組の第３のホトトランジスタＰ６からの読取信号（６画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ６として出力される。
【００４７】
以下、同様にして、イメージセンサ１０にクロック信号ＣＬＫが供給される毎に、シフトレジスタ１１から出力される制御信号Ｓａが順次シフトし、各組に属するホトトランジスタＰに接続された３個のアナログスイッチＳＷが同時にオン動作して、３画素分の画像信号が同時に並列的に読み出され、その各画像信号がマルチプレクサ２０の切り替え動作に伴って時系列的に順次アナログ・デジタル変換器３０に供給され、所定ビット数のデジタルコードからなるデジタル信号Ｄに変換されて、Ａ／Ｄ・ＤＡＴＡとして出力される。
【００４８】
従って、アナログ・デジタル変換器３０から順次出力される所定ビット数のデジタルコードからなるデジタル信号Ｄを、メモリ書込み制御ブロック６３を介して、画像メモリ（ＲＡＭ）の所定領域に順次書き込むことによって、読取画像データを主走査方向の配列順に蓄積することができる。
【００４９】
本実施形態によれば、図１５に示される従来例のものに比べて、クロック信号ＣＬＫの周波数を１／３に低減することが可能となり、アナログスイッチＳＷとして高速のスイッチング動作を行うものが必要とされず、アナログアンプＡＭＰとしても低速のもので充分であるし、また、シフトレジスタ１１のフリップフロップ回路の個数も１／３に減らすことができるので、その分、センサ全体の大きさを小さくすることが可能となる。さらに、低速のクロック信号ＣＬＫで高速読取りが可能であるので、ＥＭＩノイズが発生する虞れも少ない。
【００５０】
これよって、高解像度の要求に応えるために、多数のホトトランジスタ（ホトダイオードであってもよい）Ｐを主走査方向に多数配列したイメージセンサ１０であっても、たとえば、マルチプレクサ２０とアナログ・デジタル変換器３０にのみ高速対応のものを用意すれば、高速の読取動作が可能となる。
【００５１】
なお、前記マルチプレクサ２０は、外部装置あるいは操作パネル等から、低解像度での読取りを行う「低解像度モード」が選択されたときには、アナログフロントエンド制御ブロック６２から供給される選択信号ＳＥＬ１，ＳＥＬ２が、時系列的な切り替えを伴わない固定的なものとなる。
【００５２】
すなわち、イメージセンサ１０から出力される画素信号（画像読取信号）をそのまま全部デジタル信号に変換して高解像度の読取を行う「高解像モード」が選択されたときには、解像度切換手段として機能するアナログフロントエンド制御ブロック６２から、マルチプレクサ２０に対して、第１〜第３の信号入力部ＩＮ１〜ＩＮ３を時系列的に切り替えるための選択信号が与えられるが、「低解像度モード」が選択されたときには、このような時系列的な切り替えが伴わない選択信号、すなわち、第１の信号入力部ＩＮ１を信号出力部ＯＵＴに対して固定的に接続する選択信号（ＳＥＬ１，ＳＥＬ２がともに「Ｈ」レベルに固定される選択信号）が出力される。
【００５３】
従って、この「低解像度モード」では、３つのチャネル出力信号ＣＨ１〜ＣＨ３の内、第１のチャネル出力信号ＣＨ１のみが、マルチプレクサ２０を介してアナログ・デジタル変換器３０に順次供給されるので、図５に示されるように、シフトレジスタ１１から制御信号Ｓａ１が出力された時点では、１番目の組の第１のホトトランジスタＰ１からの読取信号（１番目の画素信号）がデジタル信号として出力され、制御信号Ｓａ２が出力された時点では、２番目の組の第１のホトトランジスタＰ４からの読取信号（４番目の画素信号）がデジタル信号として出力され、以下同様にして、制御信号Ｓａが順次シフトする毎に、７番目、１０番目、・・・・、１７２６番目の画素信号がデジタル信号として出力される。
【００５４】
これにより、「低解像度モード」においては、読取画像信号として有効に出力される画素の数が１／３に減少するため、たとえば、「高解像度モード」における読取解像度が「６００ｄｐｉ」であるとすると、「低解像度モード」では、その１／３に相当する「２００ｄｐｉ」の解像度で読取が行われる。
【００５５】
また、この「低解像度モード」では、制御信号Ｓａがシフトする毎に、アナログ・デジタル変換動作を１回ずつ行えばよいので、３回ずつのアナログ・デジタル変換動作を必要とする「高解像度モード」に比べて、その分、クロック信号ＣＬＫの周波数を上げることが可能であり、高速での読取を行うことができる。
【００５６】
このため、必要に応じて、解像度よりも読取速度を優先して読取を行いたい場合などに極めて好都合である。
【００５７】
なお、上記した「低解像度モード」では、マルチプレクサ２０の時系列的な切り替えを伴わないものであるが、たとえば、「低解像度モード」であっても、解像度の種類によっては、時系列的な切り替えを伴ってもよいことは勿論である。
【００５８】
一例として、「高解像度モード」における読取解像度が「６００ｄｐｉ」であるのに対して、「４００ｄｐｉ」の解像度での読取りが選択されたときには、３チャネル出力信号ＣＨ１〜ＣＨ３の内のいずれか２つの信号を、時系列的に順次アナログ・デジタル変換器３０に供給することによって、「４００ｄｐｉ」の解像度を持つ読取信号を得ることができる。
【００５９】
この場合には、制御信号Ｓａがシフトする毎に、アナログ・デジタル変換動作を２回ずつ行えばよいので、３回ずつのアナログ・デジタル変換動作を必要とする「高解像度モード」に比べて、その分、クロック信号ＣＬＫの周波数を上げることが可能であり、高速での読取を行うことができる。
【００６０】
また、上記した例では、「高解像度モード」において「６００ｄｐｉ」の解像度が得られるように、イメージセンサ１０の主走査方向に沿って配列された多数のホトトランジスタ（光電変換素子）Ｐを対象として、互いに隣接する３個のものを１組としてブロック分けしたものであるが、たとえば、互いに隣接する４個のものを１組としてブロック分けした場合には、「６００ｄｐｉ」、「４５０ｄｐｉ」、「３００ｄｐｉ」、「１５０ｄｐｉ」の解像度を持つ読取信号が得られる。
【００６１】
すなわち、４つのチャネル信号出力ＣＨ１〜ＣＨ４に対応して、４個の信号入力部ＩＮ１〜ＩＮ４を有するマルチプレクサを設け、その信号入力部ＩＮ１〜ＩＮ４の全てを時系列的に切り替えてアナログ・デジタル変換器に供給することによって、「６００ｄｐｉ」の高解像度を持つ読取信号を出力することができ、また、４個の信号入力部ＩＮ１〜ＩＮ４の内のいずれか１つを出力部ＯＵＴに固定的に（時系列的な切り替えはしないように）接続して、１つのチャネル出力信号のみをアナログ・デジタル変換器に供給することにより、「１５０ｄｐｉ」の解像度を持つ読取信号を出力することができ、さらには、４個の信号入力部ＩＮ１〜ＩＮ４の内のいずれか２つを時系列的に切り替えることにより、任意の２つのチャネル出力信号を順次アナログ・デジタル変換器に供給することにより、「１３００ｄｐｉ」の解像度を持つ読取信号を出力することができ、また、４個の信号入力部ＩＮ１〜ＩＮ４の内のいずれか３つを時系列的に切り替えることにより、任意の３つのチャネル出力信号を順次アナログ・デジタル変換器に供給することにより、「４５０ｄｐｉ」の解像度を持つ読取信号を出力することができる。
【００６２】
同様にして、イメージセンサ１０のホトトランジスタ（光電変換素子）Ｐを、互いに隣接する６個のものを１組としてブロック分けした場合には、「６００ｄｐｉ」、「５００ｄｐｉ」、「４００ｄｐｉ」、「３００ｄｐｉ」、「２００ｄｐｉ」、「１００ｄｐｉ」の解像度を持つ読取信号が得られる。
【００６３】
なお、各組に属するホトトランジスタ（光電変換素子）Ｐの個数を大きくしてブロック分けした場合には、アナログ・デジタル変換器に高速のものが要求されることになるが、たとえば、そのブロック分けした各組に属するホトトランジスタ（光電変換素子）Ｐの個数と同数の信号出力線（チャネル出力信号）を、複数のグループに分けて、その各グループ毎にアナログ・デジタル変換器を用意するようにすれば、比較的低速のアナログ・デジタル変換器であっても全体として高速度の読取動作が可能となる。
【００６４】
図６および図７は、本発明の第２の実施形態を示すものであり、上記した第１の実施形態における画像読取装置に対して、イメージセンサ１０の３チャネル出力信号ＣＨ１〜ＣＨ３をそのままマルチプレクサ２０に出力させるのでなく、３チャネル出力信号ＣＨ１〜ＣＨ３を一時保存するサンプルホールド回路５０を備えて、そのサンプルホールド回路５０によって一時保存した信号をマルチプレクサ２０に供給するようにしたものである。
【００６５】
すなわち、図７に示されるように、イメージセンサ１０の３チャネル出力信号ＣＨ１〜ＣＨ３が所定の出力レベルに安定するまでに多少時間が掛かる場合であっても、出力レベルが安定した頃に、アナログフロントエンド制御ブロック６２から供給されるサンプルホールド用のクロック信号Ｓ／Ｈ・ＣＬＫに基づいて３チャネル出力信号ＣＨ１〜ＣＨ３を一時保存する。
【００６６】
そうした状態で、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第１のチャンネル出力信号ＣＨ１を選択する信号（ＳＥＬ１，ＳＥＬ２がともに「Ｈ」レベル）、第２のチャンネル出力信号ＣＨ２を選択する信号（ＳＥＬ１が「Ｈ」レベルで、ＳＥＬ２が「Ｌ」レベル）、第３のチャンネル出力信号ＣＨ３を選択する信号（ＳＥＬ１が「Ｌ」レベルで、ＳＥＬ２が「Ｈ」レベル）が入力されると、第１のチャンネル出力信号ＣＨ１が選択された時点では、サンプルホールド回路５０によって一時保存されている第１のチャンネル出力信号ＣＨ１が、アナログ・デジタル変換器３０によってアナログ・デジタル変換され、第２のチャンネル出力信号ＣＨ２が選択された時点では、サンプルホールド回路５０によって一時保存されている第２のチャンネル出力信号ＣＨ２が、アナログ・デジタル変換器３０によってアナログ・デジタル変換され、第３のチャンネル出力信号ＣＨ３が選択された時点では、サンプルホールド回路５０によって一時保存されている第３のチャンネル出力信号ＣＨ３が、アナログ・デジタル変換器３０によってアナログ・デジタル変換される。
【００６７】
従って、この第２の実施形態によれば、サンプルホールドのためのクロック信号Ｓ／Ｈ・ＣＬＫが供給される周期間隔、言い換えれば、シフトレジスタ１１に供給されるクロック信号ＣＬＫの周期間隔をフルに利用して、チャンネル出力信号ＣＨ１〜ＣＨ３をアナログ・デジタル変換すればよいので、上記第１の実施形態に比べて、マルチプレクサ２０およびアナログ・デジタル変換器３０として高速なものが必要とされない効果がある。
【００６８】
なお、この第２の実施形態におけるサンプルホールド回路５０は、必ずしも、３つのチャンネル出力信号ＣＨ１〜ＣＨ３の全てを一時保存するようにする必要はなく、たとえば、図８に示される第３の実施形態のように、第２のチャンネル出力信号ＣＨ２と、第３のチャンネル出力信号ＣＨ３とを一時保存するサンプルホールド回路５０ａを備えても、第２の実施形態と同様の効果を期待できる。
【００６９】
これらの第２および第３の実施形態においても、マルチプレクサ２０に供給される選択信号ＳＥＬ１，ＳＥＬ２として、時系列的な切り替えが伴わない選択信号、すなわち、第１の信号入力部ＩＮ１を信号出力部ＯＵＴに対して固定的に接続する選択信号（ＳＥＬ１，ＳＥＬ２がともに「Ｌ」レベルに固定される選択信号）を出力することで、上記第１の実施形態と同様に、「低解像度モード」の読取が可能であるが、特に、図８に示される第３の実施形態においては、「低解像度モード」が選択された場合に、サンプルホールド回路５０ａの機能を停止させることが可能である。
【００７０】
図９は、第４の実施形態を示すもので、上記第１乃至第３の実施形態において選択可能な「低解像度モード（以下、第１の低解像度モードと称する）」はもとより、さらには、複数画素の平均化による「第２の低解像度モード」をも、必要に応じて選択できるように構成したものである。
【００７１】
この第４の実施形態においては、上記第１の実施形態と同様の構成からなるマルチプレクサ２０に加えて、さらに、３入力１出力型の第２のマルチプレクサ４０が設けられている。
【００７２】
この第２のマルチプレクサ４０は、イメージセンサ１０から出力される３チャネル出力信号ＣＨ１〜ＣＨ３を平均化するために設けられたものであり、その３つの信号入力部ＩＮ１〜ＩＮ３に対して、各チャネル出力信号ＣＨ１〜ＣＨ３が平均化回路の一部として構成された抵抗群３０を介して供給されるとともに、平均化された信号が出力部ＯＵＴを介してアナログ・デジタル変換器３０に供給されるようになっている。
【００７３】
すなわち、第２のマルチプレクサ４０は、アナログフロントエンド制御ブロック６２を介して供給される３つの選択信号ＳＥＬ３〜ＳＥＬ５に基づいて、３つの信号入力部ＩＮ１〜ＩＮ３のいずれもが出力部ＯＵＴに接続されていない第１の選択状態、３つの信号入力部ＩＮ１〜ＩＮ３の全部が出力部ＯＵＴに接続された第２の選択状態、そして、３つの信号入力部ＩＮ１〜ＩＮ３の内の任意の２つの信号入力部（第１，第２の信号入力部ＩＮ１，ＩＮ２、または、第１，第３の信号入力部ＩＮ１，ＩＮ３、または、第２，第３の信号入力部ＩＮ２，ＩＮ３）を出力部ＯＵＴに接続した第３〜第５の選択状態とを取り得るようになっており、特に、第２の選択状態では、抵抗群７０と協働して３チャネル出力信号ＣＨ１〜ＣＨ３を平均化して、その平均化した信号をアナログ・デジタル変換器３０に供給する平均化回路として機能する。
【００７４】
なお、第２のマルチプレクサ４０は、マルチプレクサ２０と同様に複数のアナログスイッチ等により構成されるものであるが、それら複数のアナログスイッチを時系列的にオン動作させることで実行するマルチプレクサ本来の動作（入力部を時系列的に切り替えるマルチプレックス動作）は行わないようになっている。
【００７５】
この第４の実施形態においては、外部装置あるいは操作パネル等から「高解像度モード」および「第１の低解像度モード」が選択された場合には、第２のマルチプレクサ４０を第１の選択状態（３つの信号入力部ＩＮ１〜ＩＮ３のいずれもが出力部ＯＵＴに接続されていない状態）に切換えた状態で、上記第１の実施形態と同様に、マルチプレクサ２０の３つの信号入力部ＩＮ１〜ＩＮ３を時系列的に切り替えることにより、３チャンネル出力信号ＣＨ１〜ＣＨ３を順次アナログ・デジタル変換器３０に供給して、高解像度での読取りを行うことができ、また、マルチプレクサ２０の第１の信号入力部ＩＮ１を出力部ＯＵＴに固定的に接続することにより、第１のチャネル出力信号ＣＨ１のみをアナログ・デジタル変換器３０に供給して、２個置き１個ずつの画像信号のみを利用した、いわゆる、間引きによる低解像度での読取りを行うことができる。
【００７６】
さらに、マルチプレクサ２０を、アナログフロントエンド制御ブロック６２から供給される選択信号ＳＥＬ１，ＳＥＬ２に基づいて、３つの信号入力部ＩＮ１〜ＩＮ３のいずれもが出力部ＯＵＴに接続されないようにした状態（ＳＥＬ１，ＳＥＬ２がともに「Ｌ」レベルとされた状態）で、第２のマルチプレクサ４０を第２の選択状態（３つの信号入力部ＩＮ１〜ＩＮ３の全部が出力部ＯＵＴに接続された状態）に切換えた場合には、３つのチャネル出力信号ＣＨ１〜ＣＨ３を平均化した信号をアナログ・デジタル変換器３０に供給することができるので、たとえば、図１０に示されるように、シフトレジスタ１１から制御信号Ｓａ１が出力された時点では、１番目の組の各ホトトランジスタＰ１〜Ｐ３からの読取信号（１番目〜３番目の画素信号）を平均化した信号が、１番目の組に対応するデジタル信号として出力され、制御信号Ｓａ２が出力された時点では、２番目の組の各ホトトランジスタＰ４〜Ｐ６からの読取信号（４番目〜６番目の画素信号）を平均化した信号が、２番目の組に対応するデジタル信号として出力され、以下同様にして、制御信号Ｓａが順次シフトする毎に、７番目〜９番目、１０番目〜１２番目、・・・・、１７２６番目〜１７２８番目の画素信号を平均化した信号が、それぞれの組に対応するデジタル信号として出力される。
【００７７】
これにより、「第２の低解像度モード」においても、「第１の低解像度モード」と同様に、読取画像信号として出力される信号数が１／３に減少するため、たとえば、「高解像度モード」における読取解像度が「６００ｄｐｉ」であるとすると、「第２の低解像度モード」においても、その１／３に相当する「２００ｄｐｉ」の解像度で読取が行われる。
【００７８】
また、この「第２の低解像度モード」においても、制御信号Ｓａがシフトする毎に、アナログ・デジタル変換動作を１回ずつ行えばよいので、３回ずつのアナログ・デジタル変換動作を必要とする「高解像度モード」に比べて、その分、クロック信号ＣＬＫの周波数を上げることが可能であり、高速での読取を行うことができる。
【００７９】
このため、たとえば、細線の保存性を確保しつつ、高速度で読取を行いたい場合などに極めて好都合である。
【００８０】
なお、第２のマルチプレクサ４０は、第３〜第５の選択状態に切り換えることによって、３チャネル出力信号ＣＨ１〜ＣＨ３の内の任意の２つのチャネル信号を平均化して、その平均化した信号をアナログ・デジタル変換器３０に供給することができるので、「低解像度モード」の読取画像信号として、いろいろと変化に富んだ画像信号を出力することが可能である。
【００８１】
ところで、上記実施形態における構成は、これに限らず、たとえば、図１１に第５の実施形態として示すように、イメージセンサ１０の内部に、上記マルチプレクサ２０と同様の機能をなすマルチプレクサ回路２０ａを内蔵するようにしてもよい。さらに、図示はしていないが、サンプルホールド回路５０，５０ａと同様の機能をなすサンプルホールド回路や平均化回路等を内蔵することも可能である。
【００８２】
しかも、マルチプレクサ回路２０ａをイメージセンサ１０の内部に内蔵するようにした場合には、図１２に第６の実施形態として示す如く、マルチプレクサ回路２０ａの後段に１個のアナログアンプＡＭＰを設けるようにすることも可能であり、コスト的に非常に有利なものとなる。
【００８３】
以上、本発明を具体化したいくつかの実施形態について説明したが、本発明のイメージセンサおよびそれを用いた画像読取装置は、上記実施形態に限定されるものではなく、種々の形態をとることが可能であり、たとえば、イメージセンサ１０の受光素子部を構成する光電変換素子としては、図２に示すホトトランジスタに限らず、たとえば、図１３にその他の実施形態として示すように、ホトダイオードを光電変換素子として用いてもよいし、また、その他の光電変換素子であっても何等差し支えない。
【００８４】
また、イメージセンサ１０が密着型イメージセンサ（ＣＩＳ）として構成される場合、読取原稿の主走査方向の幅が大きくなると、それに応じてイメージセンサも主走査方向に非常に長いものが必要となるが、これを１つの半導体材料に形成して、１チップにＬＳＩ化して構成することは困難である。
【００８５】
しかしながら、図１４にその他の異なる実施形態として示すように、複数のイメージセンサ１０を主走査方向に並べて、その各イメージセンサ１０に内蔵されたシフトレジスタ１１の最終段のフリップフロップ回路の出力を、隣接するイメージセンサ１０のスタートパルスＳＰとして供給するようにすれば、何等問題なく対処することができる。
【図面の簡単な説明】
【図１】本発明を具体化した第１の実施形態を示すイメージセンサの回路構成図である。
【図２】イメージセンサの一部の回路構成をより詳細に示す図である。
【図３】イメージセンサを用いた画像読取装置の構成を示す概略ブロック図である。
【図４】画像読取装置の各部の動作を説明するためのタイミングチャートである。
【図５】画像読取装置の各部の動作を説明するためのタイミングチャートである。
【図６】第２の実施形態における画像読取装置の構成を示す概略ブロック図である。
【図７】第２の実施形態における画像読取装置の各部の動作を説明するためのタイミングチャートである。
【図８】第３の実施形態における画像読取装置の構成を示す概略ブロック図である。
【図９】第４の実施形態における画像読取装置の構成を示す概略ブロック図である。
【図１０】第４の実施形態における画像読取装置の各部の動作を説明するためのタイミングチャートである。
【図１１】第５の実施形態を示すイメージセンサの回路構成図である。
【図１２】第６の実施形態を示すイメージセンサの回路構成図である。
【図１３】イメージセンサの他の実施形態を示す一部の回路構成図である。
【図１４】画像読取装置の異なる実施形態を示す図である。
【図１５】従来のイメージセンサの回路構成を示す図である。
【符号の説明】
１０　　　　　　イメージセンサ
１１　　　　　　シフトレジスタ（制御部）
２０，２０ａ　　マルチプレクサ
３０　　　　　　アナログ・デジタル変換器
４０　　　　　　アナログフロントエンドＩＣ
４１ａ〜４１ｃ　相関二重サンプリング回路
４２ａ〜４１ｃ　　オフセット調整回路
４３ａ〜４１ｃ　　プログラマブルゲインアンプ
４４　　　　　　マルチプレクサ
４５　　　　　　　　　　　　アナログ・デジタル変換器
４６　　　　　　　　　　　　インターフェイス
４７　　　　　　　　　　　　レジスタ部
５０，５０ａ　　サンプルホールド回路
６０　　　　　　制御回路
６１　　　　　　ＣＩＳ制御ブロック
６２　　　　　　アナログフロントエンド制御ブロック（解像度切換手段）
６３　　　　　　メモリ書込み制御ブロック
４０　　　　　　第２のマルチプレクサ
７０　　　　　　抵抗群（平均化回路）
Ａ／Ｄ・ＣＬＫ　アナログ・デジタル変換用クロック信号
ＡＭＰ　　　　　アナログアンプ
ＣＨ１〜ＣＨ３　３チャネル出力信号
ＣＬＫ　　　　　クロック信号
Ｌ１〜Ｌ３　　　　　　出力信号線
Ｐ１〜Ｐｎ　　　ホトトランジスタ（光電変換素子）
ＳＷ１〜ＳＷｎ　アナログスイッチ（スイッチ素子）
Ｓａ１〜Ｓａｎ　制御信号
ＳＥＬ１　　　　選択信号
ＳＥＬ２　　　　選択信号
ＳＥＬ３　　　　選択信号
ＳＥＬ４　　　　選択信号
ＳＥＬ５　　　　選択信号
Ｓ／Ｈ・ＣＬＫ　　サンプルホールド用クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004056424.tif 000012
【図１１】
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【図１２】
2004056424.tif 000014
【図１３】
2004056424.tif 000015
【図１４】
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【図１５】
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