(57)【要約】【課題】高い周波数分解能をもつ余弦波を発生することができ、且つ回路規模を小さくすることもできる数値制御発振器を提供することを目的とする。【解決手段】低い周波数の余弦波を生成する際、余弦波の振幅値が変化するポイントを比較器の比較値として使用し、その比較結果（０または１の値）をすべて加算したデータをＲＯＭ３のアドレス番号し、同じ値が連続して続く余弦波の振幅値をできるだけ同じアドレスに格納する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
周波数を設定する周波数設定器と、前記周波数設定器で設定された周波数に応じてＲＯＭのアドレス値を設定するアドレス設定器と、前記アドレス設定器で設定されたアドレスに応じて前記周波数設定器で設定された周波数の正弦波または余弦波をｎビットの数値で表現するためのＲＯＭとを備えた数値制御発振器。
【請求項２】
前記アドレス設定器は、前記周波数設定器で設定した周波数ｆのステップ幅でカウントアップするカウンタと、カウンタの値により０または１の値を出力するｍ個の比較器と、前記ｍ個の比較器の出力値をすべて加算する加算器からなることを特徴とする請求項１記載の数値制御発振器。
【請求項３】
前記比較器に使用するｍ＝２ｎ個の比較値は、前記周波数設定器で設定する最低周波数である周波数分解能Ａ＝ｃｏｓ（Ｘ）のＡの値が変化するときのＸの値（Ｃ１、Ｃ２、・・・、Ｃｍ）で設定され、且つ前記加算器の出力はＲＯＭのアドレス番号に相当することを特徴とする請求項２記載の数値制御発振器。
【請求項４】
周波数を設定する周波数設定器と、前記周波数設定器で設定された周波数に応じてＲＯＭのアドレス値を設定するアドレス設定器と、前記周波数設定器で設定する最低周波数である周波数分解能Ａ＝ｃｏｓ（Ｘ）＝ａＸ２＋ｂ−α（Ｘ）となるα（Ｘ）の値を格納するためのＲＯＭとを備えた数値制御発振器。
【請求項５】
前記アドレス設定器は、前記周波数設定器で設定した周波数ｆのステップ幅でカウントアップするカウンタと、カウンタの値により０または１の値を出力するｐ個の比較器と、前記ｐ個の比較器の出力値をすべて加算する加算器からなることを特徴とする請求項４記載の数値制御発振器。
【請求項６】
前記比較器に使用するｐ個の比較値は、α（Ｘ）の値が変化するときのＸの値（Ｄ１、Ｄ２、・・・、Ｄｐ）で設定され、且つ前記加算器の出力はＲＯＭのアドレス番号に相当することを特徴とする請求項５記載の数値制御発振器。
【請求項７】
前記Ａ＝ａＸ２＋ｂ−α（Ｘ）のＸ２を計算するための乗算器の入力ビット数ｑが最小で、且つ前記ＲＯＭのアドレス数ｐが最小となることを特徴とする請求項４記載の数値制御発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は放送機器または双方向受信機などに使用する変調装置の信号発生器に関するものである。
【０００２】
【従来の技術】
従来の数値制御発信器の原理について、図９を用いて説明する。
【０００３】
図９にはサンプリング周波数１６３．８４ＭＨｚのデータで１Ｈｚの信号を表現した例を示す。１６３．８４ＭＨｚで１Ｈｚの信号を表現するためには、単純に１６３８４００００個のデータで表現する必要がある。１Ｈｚの信号はｘ＝０，１，２，３，・・・に対するｙ＝ｙ０，ｙ１，ｙ２，ｙ３・・・の値をＲＯＭから出力して、１周期を１６３８４００００個のデータで表現する。２Ｈｚの信号はｘ＝０，２，４，８，・・・に対するｙ＝ｙ０，ｙ２，ｙ４，ｙ６，・・・の値をＲＯＭから出力して、１周期を８１９２００００個のデータで表現する。
【０００４】
従来の先行技術としては、（特許文献１）、（特許文献２）などが知られている。（特許文献１）は、余弦波の振幅値が小さい位相の領域では該領域におけるアドレス値を集約してこれを所定のアドレス値に変換することにより、ＲＯＭの容量削減を行っている。（特許文献２）は位相０〜２πの正弦波を０〜π／２の正弦波のみのＲＯＭのデータを変換して表現し、ＲＯＭを１／４に削減している。
【０００５】
【特許文献１】
特開平６−２５２６４６号公報
【特許文献２】
特開２０００−６８７４５号公報
【０００６】
【発明が解決しようとする課題】
従来のような数値制御発振器であって、米国のＤＯＳＩＳのアップストリーム規格（変調周波数５〜４２ＭＨｚ、１Ｈｚステップでのオフセット周波数設定）を満足するためには１Ｈｚの周波数分解能をもつ余弦波をデジタルデータ表現する必要がある。また４２ＭＨｚの信号をデジタルデータで表現するためには４２×２倍より大きい周波数でサンプリングされたデジタルデータでなければならない。
【０００７】
例えば、サンプリング周波数を１６３．８４ＭＨｚとし、１Ｈｚステップで周波数を変化させるためには、１Ｈｚの信号を１６３８４００００個のデータで表現できなければならない。つまり、１６３８４００００のアドレスをもつＲＯＭに１Ｈｚの信号の振幅値を格納する必要がある。例えば振幅値１２ビットデータで表した場合には１６３８４００００×１２＝１９６６０８００００ビットの容量のＲＯＭが必要になり、（特許文献１）、（特許文献２）に記載されている発明を使用したとしても大幅なＲＯＭ容量削減は不可能であるという問題点を有していた。
【０００８】
本発明は上記従来の問題点を解決するもので、高い周波数分解能をもつ余弦波を発生することができ、且つ回路規模を小さくすることもできる数値制御発振器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
（１）第１の発明
第１の発明に係る数値制御発振器は、周波数を設定する周波数設定器と、前記周波数設定器で設定された周波数に応じて、ＲＯＭのアドレス値を設定するアドレス設定器と、前記アドレス設定器で設定されたアドレスに応じて、前記周波数設定器で設定された周波数の正弦波または余弦波をｎビットの数値で表現するためのＲＯＭと、
前記アドレス設定器は、前記周波数設定器で設定した周波数ｆのステップ幅でカウントアップするカウンタと、カウンタの値により０または１の値を出力するｍ個の比較器と、前記ｍ個の比較器の出力値をすべて加算する加算器からなり、前記比較器に使用するｍ＝２ｎ個の比較値は、前記周波数設定器で設定する最低周波数である周波数分解能Ａ＝ｓｉｎ（Ｘ）のＡの値が変化するときのＸの値（Ｃ１、Ｃ２、・・・、Ｃｍ）で設定され、且つ前記加算器の出力はＲＯＭのアドレス番号に相当することを特徴とし、
第１の発明に係る数値制御発振器であっては、大幅にＲＯＭの容量を削減することを可能にする。
【００１０】
（２）第２の発明
第２の発明に係る数値制御発振器は、第１の発明に係る数値制御発振器であって、発振周波数を設定する周波数設定器と、前記周波数設定器で設定された周波数に応じて、ＲＯＭのアドレス値を設定するアドレス設定器と、前記周波数設定器で設定する最低周波数である周波数分解能Ａ＝ｓｉｎ（Ｘ）＝ａＸ２＋ｂ−α（Ｘ）となるα（Ｘ）の値を格納するためのＲＯＭと、
前記アドレス設定器は、前記周波数設定器で設定した周波数ｆのステップ幅でカウントアップするカウンタと、カウンタの値により０または１の値を出力するｐ個の比較器と、前記ｐ個の比較器の出力値をすべて加算する加算器からなり、前記比較器に使用するｐ個の比較値は、α（Ｘ）の値が変化するときのＸの値（Ｄ１、Ｄ２、・・・、Ｄｐ）で設定され、且つ前記加算器の出力はＲＯＭのアドレス番号に相当することを特徴とし、
第２の発明に係る数値制御発振器であっては、大幅にＲＯＭの容量を削減することを可能にする。
【００１１】
（３）第３の発明
第３の発明に係る数値制御発振器は、第２の発明に係る数値制御発振器であって、
前記Ａ＝ａＸ２＋ｂ−α（Ｘ）のＸ２を計算するための乗算器の入力ビット数ｑが最小で、且つ前記ＲＯＭのアドレス数ｐが最小となることを特徴とし、
第３の発明に係る数値制御発振器であっては、大幅にＲＯＭの容量を削減することを可能にする。
【００１２】
【発明の実施の形態】
以下、本発明による受信装置について図面を参照しながら説明する。
【００１３】
（実施の形態１）
本発明の実施の形態１の数値制御発振器は図１に示す構成である。
【００１４】
１は周波数設定器、２はアドレス設定器、３はＲＯＭであり、図２に示すように使用するデータのサンプリング周波数＝１６３．８４ＭＨｚ、２２７＝１３４２１７７２８個のデータで最小周波数（周波数分解能）の１周期を表現でき、振幅値を１２ビット（−２０４７から＋２０４７の値）で余弦波を表現できる場合を考える。ここで周波数分解能は１６３．８４×１０６／２２７＝１．２２Ｈｚとなり、１．２２Ｈｚ単位で設定したい周波数を変化することができる。周波数設定器１ではアドレス設定器２に入力する値ｆａを設定したい周波数ｆとサンプリング周波数１６３．８４ＭＨｚから（数１）により計算する。ここでｆａは整数値である。
【００１５】
【数１】
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【００１６】
例えばｆ＝１Ｈｚのときｆａ＝０．８１９２≒１、ｆ＝１ＭＨｚのときｆａ＝８１９２００となる。
【００１７】
アドレス設定器２は図３に示すように加算器４と遅延器５で構成する積分器６と、積分器６の出力値ｘ＜Ｃｎ（ｎ＝０，１，２，・・・，８１８９）の８１９０個の比較器７＿０，７＿１，・・・，７＿８１８９を通し、ｘ＜Ｃｎとなる場合に、比較器から１が出力され、そうでない場合には０が出力される。ここでＣｎの値は（数２）により計算される値Ａが変化するｘの値を示す。
【００１８】
【数２】
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【００１９】
ここでＣ１はＡ＝２０４７から２０４６に変化するｘ＝４７２１５１を示し、Ｃ２はＡ＝２０４６から２０４５に変化する変化するｘ＝８１７８２２を示し、以下同様にＣ３からＣｎの値が（数２）より計算される。
【００２０】
比較器７＿０，７＿１，・・・，７＿８１８９からの出力は加算器ですべて加算され、加算器８の出力がＲＯＭ３のアドレス番号となる。ここでＲＯＭ３に格納されるデータはアドレス番号０で２０４７、アドレス番号１で２０４６、アドレス番号２０４７で０、アドレス番号２０４８で−１、アドレス番号４０９４で−２０４７、アドレス番号４０９５で−２０４６、アドレス番号６１４２で０アドレス番号６１４３で１、アドレス番号８１８９で２０４７の値が出力される。
【００２１】
これにより周波数分解能約１Ｈｚの余弦波を表現するにはＲＯＭ３のアドレスが８１９２個ＲＯＭ３に格納するデータのビット数は１２ビットで、ＲＯＭ３の容量は８１９０×１２ビット＝９８２８０ビットで、従来例に比べ大幅に削減できる。
【００２２】
また図４に示すような変換回路１００を追加すると、領域２、領域３、領域４の波形は領域１の部分のＲＯＭ３があれば表現できるため、さらにＲＯＭ３を１／４に削減することも可能である。ここで図４の１０、１２、１４は減算器、１７、１８は正から負、負から正に符号を反転する符号反転器である。またこの変換回路１００を式で表したものが（数３）である。
【００２３】
【数３】
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【００２４】
（実施の形態２）
本発明の実施の形態２の数値制御発振器は図５に示す構成である。
【００２５】
１は周波数設定器、２はアドレス設定器、３はＲＯＭ、２０は関数発生器、２１は加算器で、周波数設定器１１、アドレス設定器２２の原理は実施の形態１と同様であるが、大きく異なる点はＲＯＭ３に格納するデータが実施の形態１では（数２）で計算される２０４７，２０４６，・・・，１，０，−１，・・・，−２０４６，−２０４７の値であるが実施の形態２では（数４）で計算されるα（ｘ）の値をＲＯＭ３に格納する。
【００２６】
【数４】
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【００２７】
ここでａ×ｘ２＋ｂは関数発生器２０で、図２の各領域において（数５）で表される。
【００２８】
【数５】
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【００２９】
つまり図６に示すように余弦波Ａと２次関数ａ×ｘ２＋ｂの誤差α（ｘ）をＲＯＭ３に格納し、ＲＯＭ３に格納するデータのビット数を削減する。
【００３０】
実施の形態１と同様、比較器はα（ｘ）の値が変化する数だけ必要であり、（数４）、（数５）で計算されるα（ｘ）が変化する数１６３８４であるため、アドレス設定器２の比較器の数は１６３８４個になる。ここで１６３８４個の比較器ｘ＜Ｃｎ（ｎ＝０，１，２，・・・，１６３８３）の１６３８４個の比較器を通し、ｘ＜Ｃｎとなる場合に、比較器から１が出力され、そうでない場合には０が出力される。ここでＣｎの値は（数４）、（数５）により計算される値α（ｘ）が変化するｘの値を示す。
【００３１】
この方法では必要なアドレス数は１６３８４個、ＲＯＭ３に格納するデータのビット数は７ビットで、ＲＯＭ３の容量は１６３８４×７＝１１４６８８ビットで従来例に比べ大幅に削減できる。
【００３２】
また、実施の形態１と同様、領域１のα（ｘ）をα１（ｘ）とすると（数４）は各領域ごとに（数６）で表され、ＲＯＭ３に格納する値をα１（ｘ）のみにすることも可能であるため、さらにＲＯＭ３の容量を１／４に削減することも可能である。
【００３３】
【数６】
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【００３４】
（実施の形態３）
実施の形態３の構成は実施の形態２と同じであるが、実施の形態２の関数発生器の構成が異なる。実施の形態２、３とも関数発生器は（数５）の式で表されるが、実施の形態３では、ｘ２の乗算のビット数を減らし、且つα（ｘ）のアドレス数が少なくなるように関数発生器の構成を変えている。図７は実施の形態２の関数発生器、図８は実施の形態３の関数発生器である。実施の形態２の関数発生器では２５ビット×２５ビットの乗算器であるが、実施の形態３の関数発生器では８ビット×８ビットの乗算器であるため、回路規模を削減することが可能である。実施の形態３のＡを式で表した（数７）を見ても、乗算器への入力ビット数を６ビットにできることがわかる（ｘは２５ビット、これを２−１９すると６ビット）。ただし実施の形態３のα（ｘ）は実施の形態２のα（ｘ）とは異なる値となる。
【００３５】
【数７】
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【００３６】
この方法では必要なアドレス数は２１１２個、ＲＯＭ３に格納するデータのビット数は８ビットで、ＲＯＭ３の容量は２１１２×８＝１６８９６ビットで従来例に比べ大幅に削減できる。
【００３７】
また、実施の形態１と同様、領域１のα（ｘ）をα１（ｘ）とすると（数４）は各領域ごとに（数８）で表され、ＲＯＭ３に格納する値をα１（ｘ）のみにすることも可能であるため、さらにＲＯＭ３の容量を１／４に削減することも可能である。
【００３８】
【数８】
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【００３９】
【発明の効果】
以上のように、本発明の数値制御発振器によれば、周波数分解能に相当する周波数の余弦波をデジタルデータで表現するために、余弦波の振幅が変化するごとにＲＯＭのアドレスを変化させることで、高い周波数分解能をもつ余弦波を発生することができ、且つ回路規模を小さくすることもできる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における数値制御発振器の構成図
【図２】本発明の実施の形態１における数値制御発振器から出力される余弦波の波形を示す図
【図３】本発明の実施の形態１における数値制御発振器のアドレス設定器２の構成図
【図４】本発明の実施の形態１における数値制御発振器のアドレス設定器２、ＲＯＭ３の構成図
【図５】本発明の実施の形態２における数値制御発振器の構成図
【図６】本発明の実施の形態１における数値制御発振器から出力される１Ｈｚの余弦波の波形と２次関数の波形を示す図
【図７】本発明の実施の形態２における数値制御発振器の関数発生器の構成図
【図８】本発明の実施の形態３における数値制御発振器の関数発生器の構成図
【図９】従来の数値制御発振器から出力される１Ｈｚの余弦波の波形を示す図
【符号の説明】
１  周波数設定器
２  アドレス設定器
３  ＲＯＭ
４、８、１０、１２，１４、２１、２４、２９  加算器
５  遅延器
６  積分器
７＿０、７＿１、７＿２、７＿８１８９  比較器
１１、１３  ２２６（定数）
１５  ２２７（定数）
１６、１９、２５、３０  選択器
１７，１８  符号反転器
２０  関数発生器
２２、２７  乗算器
２３  ビットシフト（２−３９）
２６  ビットシフト（２−１９）
２８  ビットシフト（２−１）
１００  変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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