(57)【要約】【課題】チップ面積を抑えたまま、寄生容量の低減化が図られた半導体回路を提供する。【解決手段】ゲートが相互に接続されたＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路であって、ＮＭＯＳトランジスタ１２のみを回路素子として利用するとともに、回路素子として利用しないＰＭＯＳトランジスタ１１のソースとドレインをグラウンドＧＮＤに接続するとともにバックゲートを電源Ｖｄｄに接続した。【選択図】        図１
2004179476.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが相互に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路において、
当該ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアのうちのＮＭＯＳトランジスタのみが回路素子として利用されているＰＭＯＳトランジスタのソースとドレインがグラウンドに接続されるとともに該ＰＭＯＳトランジスタのバックゲートが該グラウンドよりも高電位の電源に接続されてなることを特徴とする半導体回路。
【請求項２】
ゲートが相互に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路において、
当該ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアのうちのＰＭＯＳトランジスタのみが回路素子として利用されているＮＭＯＳトランジスタのバックゲートがグラウンドに接続されるとともに該ＮＭＯＳトランジスタのソースとドレインが該グラウンドよりも高電位の電源に接続されてなることを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲートが相互に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路に関する。
【０００２】
【従来の技術】
近年、各分野におけるシステムのＬＳｌ化が進み、短納期、低開発コストで少量生産が可能な、いわゆるゲートアレイを採用した半導体回路が著しい伸びを示している。このような半導体回路では、所望の回路設計が施された半導体チップの製造工期を短縮するために、トランジスタを配列して形成した基本セルをチップ内に敷き詰めたマスタチップを予め形成しておき、これを顧客の設計にしたがって配線接続するという方法が採られている。
【０００３】
また、近年、半導体回路の高速化に対する要求は益々強くなってきており、高速化を実現するための手段として、半導体回路における寄生容量低減化の技術は重要である。ゲートアレイを採用した半導体回路においては、特殊プロセスを用いて寄生容量を低減する技術が多数提案されているが、特殊プロセスでの製造は製造コストや歩留りなどの面で実用化が難しいという問題がある。一方、回路構成を工夫して寄生容量を低減する技術として、ソース・ドレイン拡散層の面積をコンタクトホール形成可能な最小面積にして寄生容量を低減する技術が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平７−２４０５０１号公報（段落番号００１３−段落番号０    ０１８、第１図）
【０００５】
【発明が解決しようとする課題】
しかし、特許文献１に提案された技術では、寄生容量を低減するにあたり、メタル層を一層設け、そのメタル層にメタルパッドを形成する必要がある。このため、チップ面積が増大するという問題がある。
【０００６】
ここで、ゲートが相互に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアを含む基本セルが配列されたＣＭＯＳゲートアレイを採用した半導体回路が普及している。
【０００７】
図６は、ＣＭＯＳゲートアレイを採用した半導体回路の基本セルの一例を示す図である。
【０００８】
図６に示す基本セル１００には、Ｎウェル１０５中にＰＭＯＳトランジスタ用の素子形成領域に形成されたＰ＋型拡散層１０１と、Ｐウェル１０６中にＮＭＯＳトランジスタ用の素子形成領域に形成されたＮ＋型拡散層１０２が設けられている。また、この基本セル１００には、図示しないゲート酸化膜を挟んでＰチャネル領域，Ｎチャネル領域上に形成されたゲート電極１０３が設けられている。さらに、基本セル１００には、Ｐ＋型拡散層１０１とＮ＋型拡散層１０２との間に、上記ゲート電極１０３の一部を成すゲートコンタクト領域１０４が設けられている。一般に、ＣＭＯＳゲートアレイを採用した半導体回路では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアからなるインバータ等の回路構成が採用される場合が多く、この図６に示す基本セル１００では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの双方のゲートが共通接続されたゲート電極１０３が設けられており、且つＰＭＯＳトランジスタとＮＭＯＳトランジスタとの双方に共通なゲートコンタクト領域１０４が設けられているため、インバータ等を小さな回路面積で実現することができる。
【０００９】
ところで、上記半導体回路において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアからなる回路構成以外に、ＰＭＯＳトランジスタもしくはＮＭＯＳトランジスタのいずれか一方のトランジスタを回路素子として利用した回路構成が採用される場合がある。
【００１０】
図７は、図６に示す基本セルを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのうちのＮＭＯＳトランジスタのみを回路素子として利用した従来の半導体回路を示す図である。
【００１１】
図７に示す半導体回路１１０は、ゲートが相互に接続されたＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路である。この半導体回路１１０では、基本セルを構成する当該ペアのうちのＮＭＯＳトランジスタ１１２のみが回路素子として利用される。ここで、ＰＭＯＳトランジスタ１１１のゲートによる寄生容量を低減するために、ＰＭＯＳトランジスタ１１１のソース（Ｓ），バックゲート，ドレイン（Ｄ）は共に電源Ｖｄｄに接続されている。
【００１２】
図８は、図７に示すＰＭＯＳトランジスタのゲート電圧と寄生容量との特性を示すグラフである。
【００１３】
図８の横軸は、ＰＭＯＳトランジスタ１１１のゲートに印加されるゲート電圧を示し、縦軸はＰＭＯＳトランジスタ１１１の寄生容量（ゲート容量）を示す。ＰＭＯＳトランジスタ１１１のソース，バックゲート，ドレインには２．５Ｖの電源電圧が印加される。ここで、ゲート電圧を２．５Ｖから０Ｖに向けて変化させる。すると、ゲート電圧が閾値電圧未満になると反転層が形成されて、ＰＭＯＳトランジスタ１１１の寄生容量が急激に増大する。このように、図７に示す半導体回路１１０では、ＰＭＯＳトランジスタ１１１のバックゲートがソースとドレインとに共通接続されているため、ゲート電圧が閾値電圧を下回った時点からゲートの寄生容量が増大する。従って、半導体回路１１０の動作速度が低下するという問題がある。
【００１４】
図９は、図６に示す基本セルを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのうちのＰＭＯＳトランジスタのみを回路素子として利用した従来の半導体回路を示す図である。
【００１５】
図９に示す半導体回路１２０は、ゲートが相互に接続されたＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２２とのペアからなる基本セルが配列されたゲートアレイを採用した半導体回路であり、この半導体回路１２０では、基本セルを構成するＰＭＯＳトランジスタ１２１のみが回路素子として利用される。この半導体回路１２０では、ＮＭＯＳトランジスタ１２２のゲートによる寄生容量を低減するために、ＮＭＯＳトランジスタ１２２のドレイン（Ｄ），バックゲート，ソース（Ｓ）は共にグラウンドＧＮＤに接続されている。
【００１６】
ここで、ＮＭＯＳトランジスタ１２２のゲート電圧が閾値電圧を超えると反転層が形成されて、ＮＭＯＳトランジスタ１２２の寄生容量が急激に増大する。このように、図９に示す半導体回路１２０では、ＮＭＯＳトランジスタ１２２のバックゲートがソースとドレインとに共通接続されているため、ゲート電圧が閾値電圧を超えた時点からゲートの寄生容量が増大する。従って、半導体回路１２０の動作速度が低下するという問題がある。
【００１７】
この問題を解決するために、ゲートが互いに分離されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアからなる基本セルが配列されたゲートアレイを採用すれば、上記のような寄生容量の増加という問題を抑えることができる。しかし、ゲートコンタクトホールをＰＭＯＳトランジスタ，ＮＭＯＳトランジスタのそれぞれについて形成する必要がある。一般に、大部分のＣＭＯＳロジック回路ではゲートを共通化したセルが多いため、このようなゲートアレイを採用するとチップ面積の増大につながるという問題が発生する。
【００１８】
本発明は、上記事情に鑑み、チップ面積を抑えたまま、寄生容量の低減化が図られた半導体回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成する本発明の半導体回路のうちの第１の半導体回路は、ゲートが相互に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路において、
当該ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアのうちのＮＭＯＳトランジスタのみが回路素子として利用されているＰＭＯＳトランジスタのソースとドレインがグラウンドに接続されるとともにそのＰＭＯＳトランジスタのバックゲートがそのグラウンドよりも高電位の電源に接続されてなることを特徴とする。
【００２０】
本発明の第１の半導体回路は、ＰＭＯＳトランジスタのバックゲートは電源に接続されているものの、そのＰＭＯＳトランジスタのソースとドレインはグラウンドに接続されている。このため、後述する実施形態のグラフに示すように、ＰＭＯＳトランジスタのゲート電圧が閾値電圧未満になっても反転層が形成されることが防止されて、そのＰＭＯＳトランジスタのゲート容量の増大が抑えられる。従って、半導体回路の高速化が実現される。
【００２１】
また、上記目的を達成する本発明の半導体回路のうちの第２の半導体回路は、ゲートが相互に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路において、
当該ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアのうちのＰＭＯＳトランジスタのみが回路素子として利用されているＮＭＯＳトランジスタのバックゲートがグラウンドに接続されるとともにそのＮＭＯＳトランジスタのソースとドレインがそのグラウンドよりも高電位の電源に接続されてなることを特徴とする。
【００２２】
本発明の第２の半導体回路は、ＮＭＯＳトランジスタのバックゲートはグラウンドに接続されているものの、そのＮＭＯＳトランジスタのソースとドレインは電源に接続されている。このため、ＮＭＯＳトランジスタのゲート電圧が閾値電圧を超えた場合であっても反転層が形成されることが防止されて、そのＮＭＯＳトランジスタのゲート容量の増大が抑えられる。従って、半導体回路の高速化が実現される。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２４】
図１は、本発明の第１の半導体回路の一実施形態を示す図である。
【００２５】
図１に示す半導体回路１０は、ゲートが相互に接続されたＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路である。この半導体回路１０では、ゲートが相互に接続されたＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とのうちのＮＭＯＳトランジスタ１２のみが回路素子として利用される。ここで、ＰＭＯＳトランジスタ１１のソース（Ｓ）とドレイン（Ｄ）がグラウンドＧＮＤに接続されるとともに、そのＰＭＯＳトランジスタ１１のバックゲートがグラウンドＧＮＤよりも高電位の電源Ｖｄｄに接続されている。
【００２６】
図２は、図１に示すＰＭＯＳトランジスタのゲート電圧と寄生容量との特性を示すグラフである。
【００２７】
図２の横軸は、ＰＭＯＳトランジスタ１１のゲートに印加されるゲート電圧を示し、縦軸はＰＭＯＳトランジスタ１１の寄生容量（ゲート容量）を示す。ここで、ＰＭＯＳトランジスタ１１のゲート電圧を２．５Ｖから０Ｖに向けて変化させる。本実施形態の半導体回路１０では、図１を参照して説明したように、ＰＭＯＳトランジスタ１１のバックゲートは電源Ｖｄｄに接続されているものの、そのＰＭＯＳトランジスタ１１のソースとドレインはグラウンドＧＮＤに接続されているため、ＰＭＯＳトランジスタ１１のゲート電圧が閾値電圧未満になっても反転層が形成されることが防止される。従って、ＰＭＯＳトランジスタ１１のゲート容量の増大が抑えられる。ここで、本実施形態の半導体回路１０を構成するＰＭＯＳトランジスタ１１のゲート容量は、従来の半導体回路１１０を構成するＰＭＯＳトランジスタ１１１のゲート容量と比較し、閾値電圧未満のゲート電圧において１／５程度に低減されている（図２および図８参照）。
【００２８】
図３は、本発明の第２の半導体回路の一実施形態を示す図である。
【００２９】
図３に示す半導体回路２０は、ゲートが相互に接続されたＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路である。この半導体回路２０では、ゲートが相互に接続されたＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とのうちのＰＭＯＳトランジスタ２１のみが回路素子として利用される。ここで、ＮＭＯＳトランジスタ２２のバックゲートがグラウンドＧＮＤに接続されるとともに、そのＮＭＯＳトランジスタ２２のソース（Ｓ）とドレイン（Ｄ）がそのグラウンドＧＮＤよりも高電位の電源Ｖｄｄに接続されている。
【００３０】
本実施形態の半導体回路２０では、ＮＭＯＳトランジスタ２２のバックゲートはグラウンドＧＮＤに接続されているものの、そのＮＭＯＳトランジスタ２２のソースとドレインは電源Ｖｄｄに接続されているため、ＮＭＯＳトランジスタ２２のゲート電圧が閾値電圧を超えた場合であっても反転層が形成されることが防止される。従って、ＮＭＯＳトランジスタ２２のゲート容量の増大が抑えられる。
【００３１】
図４は、図１に示す半導体回路と比較するための半導体回路を示す図である。
【００３２】
図４に示す半導体回路３０は、ゲートが相互に接続されたＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路である。この半導体回路３０では、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２とのペアのうちのＮＭＯＳトランジスタ３２のみが回路素子として利用される。ここで、ＰＭＯＳトランジスタ３１のソース（Ｓ）とドレイン（Ｄ）がゲートに接続されるとともに、そのＰＭＯＳトランジスタ３１のバックゲートが電源Ｖｄｄに接続されている。
【００３３】
この半導体回路３０では、ＰＭＯＳトランジスタ３１のバックゲートは電源Ｖｄｄに接続されているものの、そのＰＭＯＳトランジスタ３１のソースとドレインはそのＰＭＯＳトランジスタ３１のゲートに接続されているため、ＰＭＯＳトランジスタ３１のゲート電圧が閾値電圧未満になっても反転層が形成されることが防止されて、そのＰＭＯＳトランジスタ３１のゲート容量の増大が抑えられる。しかし、ＰＭＯＳトランジスタ３１のゲートにはソースとドレインが接続されているため、それらソースとドレインの接合容量も寄生容量としてゲート容量に加算される。従って、本実施形態の半導体回路１０を構成するＰＭＯＳトランジスタ１１のゲート容量と比較し、比較例としての半導体回路３０を構成するＰＭＯＳトランジスタ３１のゲート容量は大きい。
【００３４】
図５は、図３に示す半導体回路と比較するための半導体回路を示す図である。
【００３５】
図５に示す半導体回路４０は、ゲートが相互に接続されたＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路である。この半導体回路４０では、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２とのペアのうちのＰＭＯＳトランジスタ４１のみが回路素子として利用される。ここで、ＮＭＯＳトランジスタ４２のソース（Ｓ）とドレイン（Ｄ）がゲートに接続されるとともに、そのＮＭＯＳトランジスタ４２のバックゲートがグラウンドＧＮＤに接続されている。
【００３６】
この半導体回路４０では、ＮＭＯＳトランジスタ４２のバックゲートはグラウンドＧＮＤに接続されているものの、そのＮＭＯＳトランジスタ４２のソースとドレインはそのＮＭＯＳトランジスタ４２のゲートに接続されているため、ＮＭＯＳトランジスタ４２のゲート電圧が閾値電圧を超えても反転層が形成されることが防止されて、そのＮＭＯＳトランジスタ４２のゲート容量の増大が抑えられる。しかし、ＮＭＯＳトランジスタ４２のゲートにはソースとドレインが接続されているため、それらソースとドレインの接合容量も寄生容量としてゲート容量に加算される。従って、本実施形態の半導体回路２０を構成するＮＭＯＳトランジスタ２２のゲート容量と比較し、比較例としての半導体回路４０を構成するＮＭＯＳトランジスタ４２のゲート容量は大きい。
【００３７】
【発明の効果】
以上説明したように、本発明の半導体回路によれば、チップ面積を抑えたまま、寄生容量の低減化が図られる。従って、半導体回路の高速化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の半導体回路の一実施形態を示す図である。
【図２】図１に示すＰＭＯＳトランジスタのゲート電圧と寄生容量との特性を示すグラフである。
【図３】本発明の第２の半導体回路の一実施形態を示す図である。
【図４】図１に示す半導体回路と比較するための半導体回路を示す図である。
【図５】図３に示す半導体回路と比較するための半導体回路を示す図である。
【図６】ＣＭＯＳゲートアレイを採用した半導体回路の基本セルの一例を示す図である。
【図７】図６に示す基本セルを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアのうちのＮＭＯＳトランジスタのみを回路素子として利用した従来の半導体回路を示す図である。
【図８】図７に示すＰＭＯＳトランジスタのゲート電圧と寄生容量との特性を示すグラフである。
【図９】図６に示す基本セルを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアのうちのＰＭＯＳトランジスタのみを回路素子として利用した従来の半導体回路を示す図である。
【符号の説明】
１０，２０，３０，４０，１１０，１２０  半導体回路
１１，２１，３１，４１，１１１，１２１  ＰＭＯＳトランジスタ
１２，２２，３２，４２，１１２，１２２  ＮＭＯＳトランジスタ
１００  基本セル
１０１  Ｐ＋型拡散層
１０２  Ｎ＋型拡散層
１０３  ゲート電極
１０４  ゲートコンタクト領域
１０５  Ｎウェル
１０６  Ｐウェル
【図１】
2004179476.tif 000003
【図２】
2004179476.tif 000004
【図３】
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【図４】
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【図５】
2004179476.tif 000007
【図６】
2004179476.tif 000008
【図７】
2004179476.tif 000009
【図８】
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【図９】
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