(57)【要約】【課題】クロック周波数２６６ＭＨｚの場合のみならず、２００ＭＨｚの場合にも動作可能なメモリコマンド・アドレスシステム及びメモリモジュールの提供する。【解決手段】ＰＬＬ回路３、レジスタ４、ＤＲＡＭ２の入力部におけるクロックのタイミングを一様に揃えるのではなく、ＰＬＬ回路とレジスタ、又はＰＬＬ回路３とＤＲＡＭ２の入力部のクロックの位相を合わせ、残りの一種類のデバイスに供給されるクロックのタイミングを制御し、ＤＲＡＭ２におけるクロックＣＬＫｄに対するＣＡ信号のセットアップ時間とホールド時間のマージンを等しくすることで、クロック周波数２６６ＭＨｚでの動作も可能であり、また、クロック周波数２６６ＭＨｚと２００ＭＨｚの両方で用いられる場合、高い周波数の２６６ＭＨｚの１周期に相当する３７５０ｐｓを用いて、残りの一種類のデバイスに供給されるクロックのタイミングを制御し、２００ＭＨｚ時でも最小マージンは、２６６ＭＨｚ時と同等に確保しており、１種類のモジュールの準備で済む。【選択図】図１
2004070800.tif 000002
【特許請求の範囲】
【請求項１】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタに供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される前記第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットからの前記ＣＡ信号をラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力される前記ＣＡ信号をラッチするメモリシステムにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが、
合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合に、正値をとり、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングを制御し、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２…（Ａ）
を満たすタイミングで動作する構成とされてなる、ことを特徴とするメモリシステム。
【請求項２】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタに供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される前記第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットからの前記ＣＡ信号をラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力される前記ＣＡ信号をラッチするメモリシステムにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが、
合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合に、正値をとり、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングが制御され、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２…（Ａ）
を満たすように設定されており、
ｔＭＤを前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップ及びホールドマージンとし、
ｔＭＲを前記レジスタにおける前記第３のクロック信号（ＣＬＫｒ）に対する前記ＣＡ信号のセットアップマージンとし、
ｔＭＲ＞ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイムＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅが、前記式（Ａ）を満たすように設定され、
ｔＭＤ＞ｔＭＲ＞０の場合、あるいは、ｔＭＲ＜０であるが、ｔＭＲ＋ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム（ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）が、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２−（ｔＭＤ　−　ｔＭＲ）／２］　　…（Ｂ）
を満たすように設定されている、ことを特徴とするメモリシステム。
【請求項３】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタに供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される前記第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットからの前記ＣＡ信号をラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力される前記ＣＡ信号をラッチするメモリシステムにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが、
合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合に、正値をとり、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、
前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）の配線長が、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）…（Ｃ）
（ただし、
ｔｐｄｆ，ｍａｘは、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎは　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最小時間、
ｔＣＫは、前記第１のクロック信号（ＣＬＫ）の周期である）、
で与えられる長さだけ短くされており、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングが制御されてなる、ことを特徴とするメモリシステム。
【請求項４】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタに供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される前記第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットからの前記ＣＡ信号をラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力される前記ＣＡ信号をラッチするメモリシステムにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが、
合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号のタイミングよりも速い場合に、正値をとり、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングを制御して、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ−ｔＣＫ）／２…（Ａ）
を満たすように設定され、
ｔＭＤを、前記メモリデバイスでの前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップホールドマージンとし、
ｔＭＲを、前記レジスタでの前記第３のクロック信号（ＣＬＫｒ）に対する前記ＣＡ信号のセットアップマージンとし、
ｔＭＲ＞ｔＭＤ＞０の場合、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長を、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）　　…（Ｂ）
で与えられる長さだけ短くし、
ｔＭＤ＞ｔＭＲ＞０の場合、あるいは、ｔＭＲ＜０であるが、ｔＭＲ＋ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長を、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　−　（ｔＭＤ　−　ｔＭＲ）／２］／（単位長当りの信号伝播遅延時間）…（Ｃ）
で与えられる長さだけ短くしてなる、ことを特徴とするメモリシステム。
【請求項５】
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び少なくとも１つのメモリデバイスを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタへ供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記チップセットから供給される前記ＣＡ信号を前記第３のクロック信号（ＣＬＫｒ）に基づきラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される前記第２のクロック信号（ＣＬＫｄ）を入力し、前記レジスタから出力される前記ＣＡ信号を、前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが、
合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合に、正値をとり、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングを制御し、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ−（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２…（Ａ）
を満たすタイミングで動作する構成とされてなる、ことを特徴とするメモリモジュール。
【請求項６】
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び少なくとも１つのメモリデバイスを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタへ供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記チップセットから供給される前記ＣＡ信号を前記第３のクロック信号（ＣＬＫｒ）に基づきラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される前記第２のクロック信号（ＣＬＫｄ）を入力し、前記レジスタから出力される前記ＣＡ信号を、前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが、
合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合に、正値をとり、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングが制御され、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最小時間、
ｔＣＫを前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　　…（Ａ）
を満たすように設定され、
ｔＭＤを、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップ、ホールドマージンとし、
ｔＭＲを、前記レジスタでの前記第３のクロック信号（ＣＬＫｒ）に対する前記ＣＡ信号のセットアップマージンとし、
ｔＭＲ＞ｔＭＤ＞０の場合は、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム（ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）が、上式（Ａ）を満たすように設定され、
ｔＭＤ＞ｔＭＲ＞０の場合、あるいは、ｔＭＲ＜０であるが、ｔＭＲ＋ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム（ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ）が、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ−［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　−　（ｔＭＤ−ｔＭＲ）／２］　　　…（Ｂ）
を満たすように設定されている、ことを特徴とするメモリモジュール。
【請求項７】
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び少なくとも１つのメモリデバイスを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタへ供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記チップセットから供給される前記ＣＡ信号を前記第３のクロック信号（ＣＬＫｒ）に基づきラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される前記第２のクロック信号（ＣＬＫｄ）を入力し、前記レジスタから出力される前記ＣＡ信号を、前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが、
合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合に、正値をとり、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、
前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）の配線長が、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長よりも、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）…（Ｃ）
（ただし、
ｔｐｄｆ，ｍａｘは、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎは　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最小時間、
ｔＣＫは、前記第１のクロック信号（ＣＬＫ）の周期である）、
で与えられる長さだけ短くされており、
前記メモリデバイスでの、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記レジスタに入力される前記第２のクロック信号（ＣＬＫｒ）のタイミングが制御されている、ことを特徴とすることを特徴とするメモリモジュール。
【請求項８】
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び少なくとも１つのメモリデバイスを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタへ供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記チップセットから供給される前記ＣＡ信号を前記第３のクロック信号（ＣＬＫｒ）に基づきラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される前記第２のクロック信号（ＣＬＫｄ）を入力し、前記レジスタから出力される前記ＣＡ信号を、前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが、
合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合に、正値をとり、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記レジスタに入力される前記第２のクロック信号（ＣＬＫｒ）のタイミングが制御され、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　　…（Ａ）
となるように設定され、
ｔＭＤを、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップホールドマージンとし、
ｔＭＲを、前記レジスタにおける前記第３のクロック信号（ＣＬＫｒ）に対する前記ＣＡ信号のセットアップマージンとし、
ｔＭＲ＞ｔＭＤ＞０の場合、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長を、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）　…（Ｂ）
で与えられる長さだけ短くし、
ｔＭＤ＞ｔＭＲ＞０の場合、あるいは、ｔＭＲ＜０であるが、ｔＭＲ＋ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長を、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　−　（ｔＭＤ　−　ｔＭＲ）／２］／（単位長当りの信号伝播遅延時間）　　　…（Ｃ）
で与えられる長さだけ短くしてなる、ことを特徴とするメモリモジュール。
【請求項９】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタに供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される前記第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットからの前記ＣＡ信号をラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力される前記ＣＡ信号をラッチするメモリシステムにおいて、
前記ＰＬＬ回路の入力部と前記レジスタの入力部にそれぞれ入力される前記第１及び第３のクロック信号のタイミングが合わせられており、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記メモリデバイスに入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングを制御し、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝　ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＋（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　　…（Ａ）
を満たすタイミングで動作する構成とされてなる、ことを特徴とするメモリシステム。
【請求項１０】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタに供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される前記第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットからの前記ＣＡ信号をラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力される前記ＣＡ信号をラッチするメモリシステムにおいて、
前記ＰＬＬ回路の入力部と前記レジスタの入力部にそれぞれ入力される前記第１及び第３のクロック信号のタイミングが合わせられており、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記メモリデバイスに入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングを制御し、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＋（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　…（Ａ）
を満たすように設定され、
ｔＭＤを、前記メモリデバイスにおける前記第１のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップ、ホールドマージンとし、
ｔＭＱを、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する、データストローブ信号（ＤＱＳ）のホールドマージンとし、
ｔＭＤ＞ｔＭＱ＞０である場合、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム（ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）を、上式（Ａ）を満たすように制御し、
ｔＭＤ＞ｔＭＱ＞０の時、あるいは、ｔＭＱ＜０であるが、ｔＭＱ＋ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム（ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）が、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＋　［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　−　（ｔＭＤ　−　ｔＭＱ）／２］　　　…（Ｂ）
を満たすように設定されている、ことを特徴とするメモリシステム。
【請求項１１】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタに供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される前記第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットからの前記ＣＡ信号をラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力される前記ＣＡ信号をラッチするメモリシステムにおいて、
前記ＰＬＬ回路の入力部と前記レジスタの入力部にそれぞれ入力される前記第１及び第３のクロック信号のタイミングが合わせられており、
前記ＰＬＬ回路から前記メモリデバイスまでの第２のクロック信号（ＣＬＫｄ）の配線長を、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）　　…（Ｃ）
（だだし、ｔｐｄｆ，ｍａｘは、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎは　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最小時間、
ｔＣＫは、前記第１のクロック信号（ＣＬＫ）の周期である）、
で与えられる長さだけ長くし、
前記メモリデバイスでの、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記メモリデバイスに入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングが制御されている、ことを特徴とするメモリシステム。
【請求項１２】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタに供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される前記第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットからの前記ＣＡ信号をラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力される前記ＣＡ信号をラッチするメモリシステムにおいて、
前記ＰＬＬ回路の入力部と前記レジスタの入力部にそれぞれ入力される前記第１及び第３のクロック信号のタイミングが合わせられており、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記メモリデバイスに入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングを制御し、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＋（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　…（Ａ）
となるように設定され、
ｔＭＤを、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップホールドマージン、
ｔＭＱを、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対するデータストローブ信号（ＤＱＳ）のホールドマージン、
ｔＭＱ＞ｔＭＤ＞０の場合、前記ＰＬＬ回路から前記メモリレジスタまでの前記第２のクロック信号（ＣＬＫｄ）の配線長を、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）
…（Ｂ）
で与えられる長さだけ長くし、
ｔＭＤ＞ｔＭＱ＞０の場合、あるいは、ｔＭＱ＜０であるが、ｔＭＱ＋ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｒ）の配線長を、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　−　（ｔＭＤ　−　ｔＭＱ）／２］／（単位長当りの信号伝播遅延時間）　　　…（Ｃ）
で与えられる長さだけ長くしてなる、ことを特徴とするメモリシステム。
【請求項１３】
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び少なくとも１つのメモリデバイスを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタへ供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記チップセットから供給される前記ＣＡ信号を前記第３のクロック信号（ＣＬＫｒ）に基づきラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される前記第２のクロック信号（ＣＬＫｄ）を入力し、前記レジスタから出力される前記ＣＡ信号を、前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記ＰＬＬ回路の入力部と前記レジスタの入力部にそれぞれ入力される前記第１及び第３のクロック信号のタイミングが合わせられており、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが互いに等しくなるように、前記メモリデバイスに入力される第２のクロック信号（ＣＬＫｄ）のタイミングが制御されており、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記レジスタから出力されるＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＋　（　ｔｐｄｆ，ｍａｘ＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　…（Ａ）
を満たすタイミングで動作する構成とされている、ことを特徴とするメモリモジュール。
【請求項１４】
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び少なくとも１つのメモリデバイスを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタへ供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記チップセットから供給される前記ＣＡ信号を前記第３のクロック信号（ＣＬＫｒ）に基づきラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される前記第２のクロック信号（ＣＬＫｄ）を入力し、前記レジスタから出力される前記ＣＡ信号を、前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記ＰＬＬ回路の入力部と前記レジスタの入力部にそれぞれ入力される前記第１及び第３のクロック信号のタイミングが合わせられており、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが互いに等しくなるように、前記メモリデバイスに入力される第２のクロック信号（ＣＬＫｄ）のタイミングが制御され、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記レジスタから出力される前記ＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＋　（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　…（Ａ）
を満たすように設定され、
ｔＭＤを、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップ、ホールドマージンとし、
ｔＭＱを、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対するデーアストローブ信号（ＤＱＳ）のホールドマージンとし、
ｔＭＱ＞ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅが、上式（Ａ）を満たすように設定され、
ｔＭＤ＞ｔＭＱ＞０の時、あるいは、ｔＭＱ＜０であるが、ｔＭＱ＋ｔＭＤ＞０の場合は、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬｋｄ）のフライトタイムＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅが、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＋［（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ−ｔＣＫ）／２−（ｔＭＤ−ｔＭＱ）／２］　　　…（Ｂ）
を満たすように設定されている、ことを特徴とするメモリモジュール。
【請求項１５】
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び少なくとも１つのメモリデバイスを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタへ供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記チップセットから供給される前記ＣＡ信号を前記第３のクロック信号（ＣＬＫｒ）に基づきラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される前記第２のクロック信号（ＣＬＫｄ）を入力し、前記レジスタから出力される前記ＣＡ信号を、前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記ＰＬＬ回路の入力部と前記レジスタの入力部にそれぞれ入力される前記第１及び第３のクロック信号のタイミングが合わせられており、
前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長を、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ−ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）…（Ｃ）
（だだし、
ｔｐｄｆ，ｍａｘは、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎは　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記レジスタから出力される前記ＣＡ信号が到着するまでの最小時間、
ｔＣＫは、前記第１のクロック信号（ＣＬＫ）の周期である）、
で与えられる長さだけ長くし、
前記メモリデバイスにおける第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記メモリデバイスに入力される第２のクロック信号（ＣＬＫｄ）のタイミングが制御されている、ことを特徴とするメモリモジュール。
【請求項１６】
位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び少なくとも１つのメモリデバイスを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタへ供給される第３のクロック信号（ＣＬＫｒ）とを出力し、
前記レジスタは、前記ＰＬＬ回路から出力される第３のクロック信号（ＣＬＫｒ）を入力し、前記チップセットから供給される前記ＣＡ信号を前記第３のクロック信号（ＣＬＫｒ）に基づきラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される前記第２のクロック信号（ＣＬＫｄ）を入力し、前記レジスタから出力される前記ＣＡ信号を、前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記ＰＬＬ回路の入力部と前記レジスタの入力部にそれぞれ入力される前記第１及び第３のクロック信号のタイミングが合わせられており、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記メモリデバイスに入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングが制御され、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）のフライトタイム、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最大時間、
ｔｐｄｆ，ｍｉｎを　前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから、前記メモリデバイスに、前記レジスタから出力される前記ＣＡ信号が到着するまでの最小時間、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＋（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　　…（Ａ）
を満たすようにし、
ｔＭＤを、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップ及びホールドマージンとし、
ｔＭＱを、前記メモリデバイスでの前記第２のクロック信号（ＣＬＫｄ）に対するデータストローブ信号（ＤＱＳ）のホールドマージンとし、
ｔＭＱ＞ｔＭＤ＞０の場合、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長を、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）　　　…（Ｂ）
で与えられる長さだけ長くし、
ｔＭＤ＞ｔＭＱ＞０の場合、あるいは、ｔＭＱ＜０であるが、ｔＭＱ＋ｔＭＤ＞０である場合には、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長を、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　−　（ｔＭＤ　−　ｔＭＱ）／２］／（単位長当りの信号伝播遅延時間）　　　…（Ｃ）
で与えられる長さだけ長くしてなる、ことを特徴とするメモリモジュール。
【請求項１７】
クロック動作周波数が２００ＭＨｚ以上とされている、ことを特徴とする請求項１乃至４、９乃至１２のいずれか一に記載のメモリシステム。
【請求項１８】
クロック周波数２００ＭＨｚと２６６ＭＨｚの両方で動作させる場合に、前記クロック周期ｔＣＫを３７５０ｐｓに設定して、タイミング制御が行われる、ことを特徴とする請求項１乃至４、９乃至１２のいずれか一に記載のメモリシステム。
【請求項１９】
クロック動作周波数が２００ＭＨｚ以上である、ことを特徴とする請求項５乃至８、１３乃至１６のいずれか一に記載のメモリモジュール。
【請求項２０】
クロック周波数２００ＭＨｚと２６６ＭＨｚの両方で動作させる場合に、前記クロック周期ｔＣＫが３７５０ｐｓに設定されている、ことを特徴とする請求項５乃至８、１３乃至１６のいずれか一に記載のメモリモジュール。
【請求項２１】
ｔＭＤとｔＭＲは、前記メモリデバイス、前記ＰＬＬ回路、前記レジスタのセットアップ時間、ホールド時間を含むタイミング情報の仕様値から求められものである、ことを特徴とする請求項２又は４に記載のメモリシステム。
【請求項２２】
ｔＭＤとｔＭＲは、前記メモリデバイス、前記ＰＬＬ回路、前記レジスタのセットアップ時間、ホールド時間を含むタイミング情報の仕様値から求められものである、ことを特徴とする請求項６又は８記載のメモリモジュール。
【請求項２３】
ｔＭＤとｔＭＱは、前記メモリデバイス、前記ＰＬＬ回路、前記レジスタのセットアップ時間、ホールド時間を含むタイミング情報の仕様値から求められるものである、ことを特徴とする請求項１０又は１２記載のメモリシステム。
【請求項２４】
ｔＭＤとｔＭＱは、前記メモリデバイス、前記ＰＬＬ回路、前記レジスタのセットアップ時間、ホールド時間を含むタイミング情報の仕様値から求められるものである、ことを特徴とする請求項１４又は１６記載のメモリモジュール。
【請求項２５】
１又は複数のメモリデバイスと、
メモリモジュール外部のチップセットから供給される第１のクロック信号を入力し、第２及び第３のクロック信号を生成するＰＬＬ回路と、
前記チップセットから供給されるコマンド／アドレス信号（「ＣＡ信号」という）をラッチし内部バスを介して前記メモリデバイスに供給するレジスタと、
を有するメモリモジュールを備え、
前記ＰＬＬ回路から出力される前記第２のクロック信号は、複数の前記メモリデバイスに分配され、前記第２のクロック信号は、前記メモリデバイスにおいて前記レジスタから供給される前記ＣＡ信号のサンプリングクロックとして用いられ、
前記ＰＬＬ回路から出力される前記第３のクロック信号は、前記レジスタに供給され、前記第３のクロック信号は、前記レジスタにおいて前記チップセットから供給される前記ＣＡ信号のサンプリングクロックとして用いられ、
前記ＰＬＬ回路の入力端子に入力される前記第１のクロック信号と、前記メモリデバイスと前記レジスタのクロック入力端子にそれぞれ入力される前記第２及び第３のクロック信号のうちの一方のクロック信号と、タイミングが合わせられており、
前記第２及び第３のクロック信号のうち、前記ＰＬＬ回路の入力端子に入力される前記第１のクロック信号と、クロック入力端子でのタイミングが合わせられている前記一方のクロック信号とは別のクロック信号のタイミングを制御し、
前記ＰＬＬ回路の出力端子から前記レジスタのクロック入力端子までの前記第３のクロック信号の伝搬時間と、前記ＰＬＬ回路の出力端子から前記メモリデバイスのクロック入力端子までの前記第２のクロック信号の伝搬時間とに時間差が設けられ、
前記時間差は、前記レジスタのクロック入力端子に前記第３のクロック信号が入力されてから、前記メモリデバイスの端子に、前記レジスタの出力端子から出力される前記ＣＡ信号が到着するまでの伝搬遅延時間の最大時間と最小時間との和から、前記クロック信号の周期の半分を差し引いた時間とされており、
前記メモリデバイスにおける前記第２のクロック信号に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが互いに等しくなるように設定されている、ことを特徴とするメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリシステムにおけるコマンド、アドレス（以下、ＣＡと略す）システム方式に関し、特に、メモリモジュール上にレジスタ（レジスタ）を有するコマンド／アドレス（ＣＡ）システム及びメモリモジュールに関する。
【０００２】
【従来の技術】
従来より、メモリデバイスとしてＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）のＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）−Ｉ方式を用いたメモリシステムにおいては、メモリモジュール上に、レジスタ（Ｒｅｇｉｓｔｅｒ）を有するコマンド／アドレス（ＣＡ）システム式が用いられている。例えばＤＱバス及びクロックバスにスタブバストポロジを採用する技術において、チップセット又はメモリコントローラから送出されたクロック信号（ＣＬＫ）は、各メモリモジュールの基板上に配置された複数のメモリデバイスにそれぞれ分配される。メモリモジュールに接続される外部コマンド／アドレス（ＣＡ）バスを介してチップセットからメモリモジュールに対して送られてきたコマンド／アドレス信号（「ＣＡ信号」）は、メモリモジュール基板上に設けられたコマンド／アドレスレジスタ（単に、「レジスタ」という）にラッチされ、その後、ラッチされたＣＡ信号は、レジスタからメモリデバイスに到る内部ＣＡバスを介してメモリデバイスに分配される。
【０００３】
図１７は、従来のＤＤＲ−Ｉシステムに用いられるＣＡバス方式の一構成例を示すブロック図である。図１７に示すように、チップセット（Ｃｈｉｐｓｅｔ）５０と、少なくとも１つのメモリモジュール（単に「モジュール」という）１０を備え、モジュール１０上には、位相同期ループ回路（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ：「ＰＬＬ」という）３０と、レジスタ（「ＣＡレジスタ」ともいう）４０と、複数個のＤＲＡＭ（ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）２０−１〜２０−ｎ（ただし、ｎは２以上の所定の正整数）を有し、これらは、チップセット５０から出力されるクロック信号（ＣＬＫ）とコマンド／アドレス信号（「ＣＡ信号」という）を受けて動作する。
【０００４】
ＰＬＬ回路３０は、チップセット５０からのクロック信号（ＣＬＫ）を入力し、ＤＲＡＭ２０用のクロック信号（ＣＬＫｄ）と、レジスタ４０用のクロック信号（ＣＬＫｒ）を出力する。
【０００５】
レジスタ４０は、ＰＬＬ回路３０から出力されるクロック信号（ＣＬＫｒ）を入力し、このクロック信号（ＣＬＫｒ）に基づき、チップセット５０からのＣＡ信号をラッチし、ラッチしたＣＡ信号を内部ＣＡバスを介して対応するＤＲＡＭ２０−１〜２０−ｎへ分配する。
【０００６】
ＤＲＡＭ２０−１〜２０−ｎは、ＰＬＬ回路３０から出力されるクロック信号（ＣＬＫｄ）で、レジスタ４０から出力されたＣＡ信号をラッチする。
【０００７】
クロックのタイミングは、ＰＬＬ回路３０、レジスタ４０、ＤＲＡＭ２０−１〜２０−ｎの各入力部で同じ位相になるように、
・ＰＬＬ回路３０からＤＲＡＭ２０−１〜２０−ｎまでのクロック信号（ＣＬＫｄ）のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）、
・ＰＬＬ回路３０からレジスタ４０までのクロック信号（ＣＬＫｒ）のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）、
・ＰＬＬ回路３０のフィードバック出力（Ｆｂｏｕｔ）からフィードバック入力（Ｆｂｉｎ）までのフィードバックタイム（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ）、
は互いに等しくなるように設定されている。すなわち、タイミング的に等価長（ｅｑｕｉｖａｌｅｎｔ　ｌｅｎｇｔｈ）に設定されている。
【０００８】
図１８は、図１７の従来のメモリシステムの動作を説明するためのタイミングチャートである。図１８に示すように、ＰＬＬ回路３０、レジスタ４０、ＤＲＡＭ２０の各入力部でのクロック、すなわち、
・ＰＬＬ回路３０へのクロック入力（図１８のＣＬＫｉｎ＠ＰＬＬ）、
・ＰＬＬ回路３０のフィードバック入力（図１８のＦＢｉｎ＠ＰＬＬ）、
・レジスタ４０へのクロック入力（図１８のＣＬＫｒ＠Ｒｅｇ．）、
・ＤＲＡＭ２０へのクロック入力（図１８のＣＬＫｄ＠ＤＲＡＭ）、
が同じ位相になっており、それぞれのクロック信号の立上がりのタイミングは、レジスタ４０の入力部でのＣＡ信号（図１８のＣＡｉｎ＠Ｒｅｇ．）の真中に位置している（図１８のタイミングｔ０の位置参照）。
【０００９】
レジスタ４０でラッチされたＣＡ信号は、遅延時間ｔｐｄｆ、すなわちレジスタ４０にクロック信号（ＣＬＫｒ）が入ってから（図１８のタイミングｔ０でのＣＡｉｎ＠Ｒｅｇ．参照）、レジスタ４０がＣＡ信号が出すまでの遅延時間にレジスタ４０からＤＲＡＭ２０までのＣＡ信号のフライトタイム（Ｆｌｉｇｈｔｔｉｍｅ）を加算した時間かかって、ＤＲＡＭ２０に到着する（図１８のＣＡ＠ＤＲＡＭ参照）。ＤＲＡＭ２０では、到着したＣＡ信号を、クロック信号（図１８のＣＬＫｄ＠ＤＲＡＭ）の立ちあがりエッジ（図１８のタイミングｔ１参照）でラッチして、ＤＲＡＭ２０に取り込む。
【００１０】
図１８は、クロック周波数２００ＭＨｚ（メガヘルツ）（「２００ＭＨｚＣＬＫ」と記す）のタイミング動作を示しているが、クロック周波数１００ＭＨｚ（「１００ＭＨｚＣＬＫ」と記す）の世代では、このタイミングで、安定した動作が保証できていた。
【００１１】
即ち、図１８に示すように、レジスタ４０の入力部において、ＣＡ信号の真中のタイミングに、クロック信号（ＣＬＫｒ）の立上がりエッジが位置しているために、レジスタ４０において、クロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンを大きくとることができた。
【００１２】
また、ＤＲＡＭ２０においても、図１８にＣＡ＠ＤＲＡＭ（Ｆａｓｔ　ｃａｓｅ）として示すように、クロック信号（ＣＬＫｄ）に対するＣＡ信号のホールド時間を、遅延時間ｔｐｄｆの最小値のｔｐｄｆ，ｍｉｎは必ず確保することができ、１００ＭＨｚ級の世代では、ｔｐｄｆ，ｍｉｎの値も３ｎｓ（ナノ秒）程度とされているため、マージン的に問題なかった。
【００１３】
クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間も、１００ＭＨｚ級（１クロックサイクル＝１０ｎｓ）では、０．５周期に対して、ｔｐｄｆ，ｍａｘの値が同等程度の５ｎｓ程度のため、特に、問題なかった。
【００１４】
このように、ＰＬＬ回路３０、レジスタ４０、ＤＲＡＭ２０の各入力部（クロック入力端）で、クロック信号を同じ位相にすることによって、レジスタ４０とＤＲＡＭ２０でのＣＡ信号のセットアップ、ホールド時間のマージンを十分とることができる。
【００１５】
また、ＰＬＬ回路３０、レジスタ４０、ＤＲＡＭ２０のクロック入力部で、クロック信号の位相を合わせるということは、基本的に、
・ＰＬＬ回路３０からＤＲＡＭ２０までのクロック信号（ＣＬＫｄ）の配線長、
・ＰＬＬ回路３０からレジスタ４０までのクロック信号（ＣＬＫｒ）の配線長、
・ＰＬＬ回路３０のフィードバック出力（Ｆｂｏｕｔ）からフィードバック入力（Ｆｂｉｎ）までのフィードバックループの各配線長、
を揃えれば良いので、設計的にも容易であった。
【００１６】
【発明が解決しようとする課題】
しかしながら、上述したような従来のシステムにおいては、以下に記載するような問題点がある。
【００１７】
クロック信号（ＣＬＫ）の動作周波数が上がってくると、クロック周期に対して、ｔｐｄｆの値が無視できない値となり、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンがなくなり、正常に動作しなくなる。
【００１８】
図１９に、２６６ＭＨｚ　ＣＬＫ時と２００ＭＨｚ　ＣＬＫ時における、図１７に示した従来のシステムのタイミングバジェット（Ｔｉｍｉｎｇ　ｂｕｄｇｅｔ）の一例を示す。
【００１９】
図１９に示すように、２６６ＭＨｚＣＬＫ時のタイミングバジェットは１クロックサイクル（ｔＣＫ）＝３７５０ｐｓ（ピコ秒）よりも小、２００ＭＨｚＣＬＫ時のタイミングバジェットは、１クロックサイクル（ｔＣＫ）＝５０００ｐｓより小である。
【００２０】
図１９において、
ｔＪ，ＣＬＫｐは、図１７のＰＬＬ回路３０に入力されるクロック信号（ＣＬＫ）のジッタである。
【００２１】
ｔＳｋｅｗ，ＣＬＫｄは、図１７のモジュール１０上のクロック信号（ＣＬＫｄ）のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）のスキューである。
【００２２】
ｔｐｄｆ，ｍａｘは、図１７のレジスタ４０にクロック信号（ＣＬＫｒ）が入ってからレジスタ４０がＣＡ信号を出すまでの遅延時間ｔｐｄにレジスタ４０からＤＲＡＭ２０までのＣＡ信号のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）を加算した時間の最大値である。
【００２３】
ｔＴＧは、テスター（図示されない）のガードバンドである。
【００２４】
ＴＦＬは、図１７のレジスタ４０用のクロック信号（ＣＬＫｒ）とＤＲＡＭ２０用のクロック信号（ＣＬＫｄ）のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）の差である。
【００２５】
Δｔ，ＰＬＬは、図１７のＰＬＬ回路３０の位相誤差、ピン間スキュー（ｐｉｎ−ｔｏ−ｐｉｎ　ｓｋｅｗ）やジッタ（ｊｉｔｔｅｒ）の仕様値である。
【００２６】
ｔＳは、図１７のＤＲＡＭ２０のセットアップ時間の仕様値である。
【００２７】
クロックの１周期ｔＣＫから、ｔｐｄｆの最大値であるｔｐｄｆ，ｍａｘ、ｔＳ、Δｔ，ＰＬＬ、ｔＳｋｅｗ，ＣＬＫｄ、ｔＪ，ＣＬＫｐ、ｔＦＬ、ｔＴＧを差し引いた残りの時間が、ＤＲＡＭ２０におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間（Ｓｅｔｕｐ　Ｔｉｍｅ）のマージンｔＭになる（次式（Ｓ１）参照）。
【００２８】
ｔＭ＝ｔＣＫ　−　（　ｔｐｄｆ，ｍａｘ　＋　ｔＳ　＋　Δｔ，ＰＬＬ　＋　ｔＳｋｅｗ，ＣＬＫｄ　＋　ｔＪ，ＣＬＫｐ　＋　ｔＦＬ　＋　ｔＴＧ　）　　　…（Ｓ１）
【００２９】
我々が検討した各項目の値を代入して、セットアップ時間のマージンｔＭを計算すると、クロック周波数が２００ＭＨｚの場合（図１５の２００ＭＨｚＣＬＫ参照）には、
ｔＭ＝４１５５−ｔｐｄｆ，ｍａｘ　　（ただし、単位はｐｓ）　　　…（Ｓ２）
となり、
クロック周波数が２６６ＭＨｚの場合（２６６ＭＨｚＣＬＫ）には、
ｔＭ＝２９０５−ｔｐｄｆ，ｍａｘ　　（ただし、単位はｐｓ）　　　…（Ｓ３）
となる。
【００３０】
つまり、２００ＭＨｚＣＬＫ時には、ｔｐｄｆ，ｍａｘを４１５５ｐｓ（約４．１ｎｓ）以下にできれば、ＤＲＡＭ２０におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のプラスマージンを得ることができる。
【００３１】
これに対して、２６６ＭＨｚＣＬＫ時には、ｔｐｄｆ，ｍａｘを２９０５ｐｓ（約２．９ｎｓ）以下にしなければ、セットアップ時間のプラスマージンを得ることができない。
【００３２】
そこで、図１３のメモリシステムについて、ｔｐｄｆ，ｍａｘの値を伝送回路シミュレーションにて解析した結果、信号間のクロストークの影響等を考慮すると、ｔｐｄｆ，ｍａｘの値を２９０５ｐｓ以下にすることは、ほぼ絶望であることが分かった。
【００３３】
即ち、本発明者らは、従来のＤＤＲ−Ｉメモリシステムにおいては、例えば２６６ＭＨｚＣＬＫ動作が不可能であることを見出した。
【００３４】
したがって、本発明は、上記従来のシステムが有する課題に鑑みてなされたものであって、その主たる目的は、クロック動作周波数として、例えば２００ＭＨｚの時のみならず、従来のシステムでは動作不能とされた２６６ＭＨｚで駆動する場合にも、動作可能なメモリシステム及びメモリモジュールを提供することにある。
【００３５】
【課題を解決するための手段】
上記目的を達成するために本発明は、チップセットと、位相同期ループ回路（「ＰＬＬ回路」という）、レジスタ、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、を備え、前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）と、前記レジスタに供給される第３のクロック信号（ＣＬＫｒ）とを出力し、前記レジスタは、前記ＰＬＬ回路から出力される前記第３のクロック信号（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に基づき、前記チップセットからの前記ＣＡ信号をラッチして、前記メモリデバイスへ供給するＣＡ信号を出力し、前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記レジスタより出力される前記ＣＡ信号をラッチするメモリシステムにおいて、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合、正値をとり、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングを制御し、
・ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）のフライトタイム、
・ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
・ｔｐｄｆ，ｍａｘを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから前記メモリデバイスに前記レジスタから出力されるＣＡ信号が到着するまでの最大時間、
・ｔｐｄｆ，ｍｉｎを、前記レジスタに前記第３のクロック信号（ＣＬＫｒ）が入力されてから前記メモリデバイスに、前記レジスタから出力されるＣＡ信号が到着するまでの最小時間、
・ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２…（Ａ）
を満たすタイミングで動作する構成とされている。
【００３６】
あるいは、本発明においては、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合、正値をとり、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングが制御され、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２…（Ａ）
を満たすように設定され、
・ｔＭＤを前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップ及びホールドマージンとし、
・ｔＭＲを前記レジスタにおける前記第３のクロック信号（ＣＬＫｒ）に対する前記ＣＡ信号のセットアップマージンとし、
ｔＭＲ＞ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイムＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅが、前記式（Ａ）を満たすように制御され、
ｔＭＤ＞ｔＭＲ＞０の場合、あるいは、ｔＭＲ＜０であるが、ｔＭＲ＋ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）のフライトタイム（ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）が、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２−（ｔＭＤ　−　ｔＭＲ）／２］　　　…（Ｂ）
を満たすように制御される。
【００３７】
本発明においては、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合、正値をとり、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、前記ＰＬＬ回路から前記レジスタまでの第３のクロック信号（ＣＬＫｒ）の配線長が、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）…（Ｃ）
で与えられる長さだけ短くされており、前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングが制御される。
【００３８】
本発明においては、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングが合わせられているか、あるいは、予め定められた所定の時間差Δｔに設定されており、前記時間差Δｔは、前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）のタイミングの方が、前記メモリデバイスの入力部に入力される前記第２のクロック信号（ＣＬＫｄ）のタイミングよりも速い場合、正値をとり、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングを合わせる場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムに設定され、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれ入力される前記第１及び第２のクロック信号のタイミングの差を前記時間差Δｔとする場合、前記ＰＬＬ回路のフィードバックループのフィードバックタイムが、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムから前記時間差Δｔを差し引いた値に設定され、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記レジスタに入力される前記第３のクロック信号（ＣＬＫｒ）のタイミングを制御して、式、
ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ＝ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ−ｔＣＫ）／２…（Ａ）
を満たすように設定され、
ｔＭＤを、前記メモリデバイスでの前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップホールドマージンとし、
ｔＭＲを、前記レジスタでの前記第３のクロック信号（ＣＬＫｒ）に対する前記ＣＡ信号のセットアップマージンとし、
ｔＭＲ＞ｔＭＤ＞０の場合、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長を、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ−ｔＣＫ）／２］／（単位長当りの信号伝播遅延時間）　　　…（Ｂ）
で与えられる長さだけ短くし、
ｔＭＤ＞ｔＭＲ＞０の場合、あるいは、ｔＭＲ＜０であるが、ｔＭＲ＋ｔＭＤ＞０の場合には、前記ＰＬＬ回路から前記レジスタまでの前記第３のクロック信号（ＣＬＫｒ）の配線長を、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長よりも、式、
［（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　−　（ｔＭＤ−ｔＭＲ）／２］／（単位長当りの信号伝播遅延時間）　　…（Ｃ）
で与えられる長さだけ短くされている。
【００３９】
上記のように構成された本発明においては、ＰＬＬ回路、レジスタ、ＤＲＡＭの入力部におけるクロック信号のタイミングを一様に揃えるのではなく、ＰＬＬ回路とレジスタ、あるいは、ＰＬＬ回路とＤＲＡＭの入力部のクロック信号（ＣＬＫ）の位相を合わせ、残りの１つに供給されるクロックのタイミングを制御し、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンを等しくしているため、２６６ＭＨｚ　ＣＬＫ動作も可能である。
【００４０】
また、例えば、２６６ＭＨｚと２００ＭＨｚの両方で使用される場合には、高い周波数の２６６ＭＨｚ　ＣＬＫの１周期に相当する３７５０ｐｓを用いて、残りの１つのに供給されるＣＬＫのタイミングを制御しておけば、２００ＭＨｚ時でも、最小マージンは、２６６ＭＨｚ時と同等に確保できるので、１種類のモジュールの準備で済む。
【００４１】
さらには、上記タイミング制御の後、レジスタにおけるクロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ時間のマージンと、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間、ホールド時間のマージンを比較、あるいは、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＤＱＳ信号のホールド時間のマージンと、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間、ホールド時間のマージンを比較して、両者のマージンが等しくなるように、上記残りの１種類のデバイスに供給されるクロックタイミングを補正しているので、さらにマージンを増加させることができる。
【００４２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。本発明は、１又は複数のメモリデバイス（２−１〜２−ｎ、ｎは１以上の整数）と、メモリモジュール外部のチップセットから供給される第１のクロック信号を入力し、第２及び第３のクロック信号を生成するＰＬＬ回路（３）と、前記チップセットから供給されるコマンド／アドレス信号（「ＣＡ信号」という）をラッチし内部バスを介して前記複数のメモリデバイスに供給するレジスタ（４）と、を有するメモリモジュール（１）を備え、ＰＬＬ回路（３）から出力される第２のクロック信号（ＣＬＫｄ）は、前記各メモリデバイス（２−１〜２−ｎ）に分配され、第２のクロック信号は、前記メモリデバイスにおいてレジスタ（４）から供給される前記ＣＡ信号のサンプリングクロックとして用いられ、ＰＬＬ回路（４）から出力される第３のクロック信号（ＣＬＫｒ）は、レジスタ（４）に供給され、第３のクロック信号（ＣＬＫｒ）は、レジスタ（４）において前記チップセットから供給される前記ＣＡ信号のサンプリングクロックとして用いられ、ＰＬＬ回路（３）の入力端子に入力される前記第１のクロック信号（ＣＬＫ）と、前記メモリデバイスと前記レジスタのクロック入力端子にそれぞれ入力される前記第２及び第３のクロック信号のうちの一方のクロック信号とのタイミングが合わせられている。第２及び第３のクロック信号（ＣＬＫｄ、ＣＬＫｒ）のうちＰＬＬ回路（３）の入力端子に入力される第１のクロック信号（ＣＬＫ）と、クロック入力端子でのタイミングが合わせられている前記一方のクロック信号とは別のクロック信号のタイミングを制御し、ＰＬＬ回路（３）の出力端子からレジスタ（４）のクロック入力端子までの第３のクロック信号（ＣＬＫｒ）の伝搬時間と、ＰＬＬ回路（３）の出力端子からメモリデバイスのクロック入力端子までの前記第２のクロック信号の伝搬時間とに時間差が設けられている。前記時間差は、前記レジスタのクロック入力端子に前記第３のクロック信号が入力されてから、前記メモリデバイスの端子に、前記レジスタの出力端子から出力される前記ＣＡ信号が到着するまでの伝搬遅延時間の最大時間と最小時間との和から、前記クロック信号の周期の半分を差し引いた時間とされており、前記メモリデバイスにおける前記第２のクロック信号に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが互いに等しくなるように設定されている。
【００４３】
【実施例】
上記した発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例を図面を参照して以下に説明する。図１は、本発明の第１の実施例をなすメモリシステムの構成を示す図である。図１を参照すると、このメモリシステムは、図１７のシステムと同様、ＤＤＲ−ＩのＣＡシステムよりなり、チップセット５と、１枚以上のメモリモジュール（単に「モジュール」という）１と、モジュール１に設けられた少なくとも１つの位相同期ループ回路（「ＰＬＬ回路」という）３と、少なくとも１つのコマンド／アドレス（ＣＡ）レジスタ（単に「レジスタ」という）４と、複数個のＤＲＡＭ２−１〜２−ｎ（ただし、ｎは２以上の整数）を有する。このメモリシステムは、チップセット５から出力されるクロック信号（ＣＬＫ）とコマンド／アドレス信号（「ＣＡ信号」という）を受けて動作する。なお、図１には、簡単のため、１枚のモジュール構成のみが示されている。
【００４４】
本発明の第１の実施例のメモリシステムの動作について説明する。
【００４５】
ＰＬＬ回路３は、チップセット５からのクロック信号（ＣＬＫ）を入力し、ＤＲＡＭ２に供給するクロック信号（ＣＬＫｄ）と、レジスタ４に供給するクロック信号（ＣＬＫｒ）を出力する。レジスタ４は、ＰＬＬ回路３が出力するクロック信号（ＣＬＫｒ）により、チップセットが出力するＣＡ信号をラッチし、そのラッチしたＣＡ信号をＤＲＡＭへ出力する。ＤＲＡＭ２において、ＰＬＬ回路３が出力するクロック信号（ＣＬＫｄ）で、レジスタ４が出力したＣＡ信号をラッチして、ＤＲＡＭ２に取り込む。
【００４６】
各点でのクロックのタイミングは、ＰＬＬ回路３とＤＲＡＭ２の各入力部で同じ位相になるように、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）と、ＰＬＬ回路４のＦＢｏｕｔからＦＢｉｎまでの帰還時間（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ）を等しくしている。レジスタ４の入力部のクロックのタイミングは、以下のようにして決定する。
【００４７】
図２は、図１に示す構成において、クロック信号（ＣＬＫ）の周波数２６６ＭＨｚ（「２６６ＭＨｚ　ＣＬＫ」という）におけるタイミング動作を示す図である。図示されていないが、ＤＱＳ　＠ＤＲＡＭの位相は、ＣＬＫｄ　＠ＤＲＡＭの位相と合わせている。図２を参照して、本実施例の動作を説明する。ＰＬＬ回路３とＤＲＡＭ２の各入力部でクロックが同じ位相になっており（タイミングｔ０でのＣＬＫｉｎ　＠ＰＬＬとＣＬＫｄ　＠ＤＲＡＭ）、それぞれの立上がりが、レジスタ２の入力部でのＣＡ信号（ＣＡｉｎ　＠Ｒｅｇ）の真中に位置している。
【００４８】
レジスタ４の入力部のクロック信号（ＣＬＫｒ　＠Ｒｅｇ）のタイミングは、ＰＬＬ回路３とＤＲＡＭ２の各入力部でのクロックのタイミングより（ｔ０）、Ｂ（ｐｓ）だけ、前倒しする。レジスタ４では、この前倒ししたクロック信号（ＣＬＫｒ）で、ＣＡ信号をラッチする。
【００４９】
レジスタ４でラッチされたＣＡ信号が、ｔｐｄｆ（［レジスタ４にクロック信号（ＣＬＫｒ）が入力されてからレジスタ４がＣＡ信号を出すまでの遅延時間）＋［レジスタ４からＤＲＡＭ２までのＣＡ信号のＦｌｉｇｈｔ　ｔｉｍｅ］）かかって、ＤＲＡＭ２に到着する。
【００５０】
このｔｐｄｆの値は、レジスタ４やモジュール１の製造ばらつきや使用環境状況等によって、ばらつく。ｔｐｄｆの最小値を、ｔｐｄｆ，ｍｉｎ、最大値をｔｐｄｆ，ｍａｘとした時、ｔｐｄｆ，ｍｉｎとｔｐｄｆ，ｍａｘの重なりあった部分が、ＤＲＡＭ２におけるＣＡ信号（ＣＡ＠ＤＲＡＭ）の有効（Ｖａｌｉｄ）部となる。
【００５１】
Ｖａｌｉｄ部の中心に、ＤＲＡＭ２のクロック信号（ＣＬＫｄ）（ＣＬＫｄ＠ＤＲＡＭ）の立ち上がりエッジが位置するように、クロック信号（ＣＬＫｒ）の前倒し量Ｂが決められる。この時、レジスタ４において、クロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ量Ａは、
Ａ＝０．５×ｔＣＫ−Ｂ
である。
【００５２】
図２から分かるように、
Ａ＝１．５ｔＣＫ−　［ｔｐｄｆ，ｍａｘ　＋　｛ｔＣＫ　−　（ｔｐｄｆ，ｍａｘ　−　ｔｐｄｆ，ｍｉｎ）｝／２］
＝ｔＣＫ　−　（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ）／２
と表せる。
【００５３】
よって、前倒し量Ｂは、
Ｂ＝０．５ｔＣＫ−Ａ
＝（ｔｐｄｆ，ｍａｘ　＋　ｔｐｄｆ，ｍｉｎ　−　ｔＣＫ）／２　　　　　　…（１）
となる。
【００５４】
別の表現をすれば、前倒し量Ｂは、次式で表される。
【００５５】
Ｂ＝　［Ｆｅｅｄｂａｃｋ　ｔｉｍｅ］　−　［ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ］　　　　…（２）
＝　［ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ］　−　［ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ］　　　…（３）
となる。
【００５６】
移項して、
［ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ］　＝　［ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ］　−　［前倒し量Ｂ］　　　…（４）
である。
【００５７】
ここで、
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ（フィードバックタイム）は、ＰＬＬ回路３のフィードバックループのＦＢｏｕｔからＦＢｉｎまでのフライトタイム、
ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅは、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）のフライトタイム、
ＣＬＫｄｆｌｉｇｈｔ　ｔｉｍｅは、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のフライトタイムである。数値例で示すと以下のようになる。
【００５８】
２６６ＭＨｚ　ＣＬＫで、ｔＣＫ＝３７５０ｐｓ、ｔｐｄｆ，ｍａｘ＝２９５０ｐｓ、ｔｐｄｆ，ｍｉｎ＝１７５０ｐｓとすると、式（１）より、前倒し量Ｂ＝４７５ｐｓ、また、レジスタ４でのＣＡ信号のセットアップ量Ａ＝１４００ｐｓとなる。
【００５９】
すなわち、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）のＦｌｉｇｈｔｔｉｍｅを、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のｆｌｉｇｈｔ　ｔｉｍｅより、４７５ｐｓ速くすれば良い。
【００６０】
一般に、ボード上の信号伝播時間は、７ｐｓ／ｍｍ程度であるので、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）の配線長を、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長より、６８ｍｍ短くすれば良い。
【００６１】
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ＝９００ｐｓとすると、
ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ＝４２５ｐｓ
となり、それぞれの配線長は、
１２９ｍｍと６１ｍｍになる。
【００６２】
図６は、ＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長と、レジスタ（Ｒｅｇｉｓｔｅｒ）４までのクロック信号（ＣＬＫｒ）の配線長の関係の一例を示す図である。図６の直線（レジスタまでのＣＬＫｒ配線長＝ＤＲＡＭまでのＣＬＫｄ配線長−６８ｍｍ）上のどこかの値を採用すれば良い。もちろん、レジスタ４までのクロック信号（ＣＬＫｒ）の配線に適当な容量を付加して、配線と容量でタイミングを制御することも可能である。
【００６３】
以上、説明したように、クロック信号（ＣＬＫｒ）の前倒し量Ｂを決めて、タイミングを制御すれば、ＤＲＡＭ２における、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができる。
【００６４】
図３は、図１に示した構成の２００ＭＨｚ　ＣＬＫにおけるタイミング動作の一例を示す図である。図３に示す例では、２００ＭＨｚ　ＣＬＫでの最適の前倒し量Ｂにはなっていない。
【００６５】
２００ＭＨｚで最適の前倒し量Ｂが必要な場合は、上式（１）において、ｔＣＫ＝５０００ｐｓとして求めれば良い。しかし、同一のモジュール１を、２６６ＭＨｚ　ＣＬＫと、２００ＭＨｚ　ＣＬＫの両方で使えるようにしておくと、１種類のモジュールを準備するだけでよく、効率的である。
【００６６】
従って、図３では、２６６ＭＨｚ　ＣＬＫで求めた前倒し量Ｂに設定されている場合のタイミング動作が示されている。図３から分かるように、クロック信号（ＣＬＫｄ）の立上がりに対して、ＣＡ信号のＶａｌｉｄ部が、前方にシフトしている。
【００６７】
つまり、ＤＲＡＭ２において、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ量は、２６６ＭＨｚ　ＣＬＫ時の図２の場合と比べて増加する。ただし、ホールド量は、２６６ＭＨｚ　ＣＬＫ時の図２の場合と同一である。
【００６８】
また、レジスタ４において、クロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ量は、前倒し量Ｂが２６６ＭＨｚ　ＣＬＫ時の図２の場合と同一であるので、２６６ＭＨｚ　ＣＬＫ時の図２の場合と比べて増加する。
【００６９】
次に、タイミングバジェット（Ｔｉｍｉｎｇ　ｂｕｄｇｅｔ）について説明する。図４は、２６６ＭＨｚ　ＣＬＫ時と２００ＭＨｚ　ＣＬＫ時における、本実施例のＤＲＡＭ２におけるクロック信号（ＣＬＫｄ）に対する、ＣＡ信号のセットアップ、ホールド時間のタイミングバジェット（Ｔｉｍｉｎｇ　ｂｕｄｇｅｔ）の一例を示す。
【００７０】
２６６ＭＨｚ　ＣＬＫ時には、半周期の１８７５ｐｓから、
（ｔｐｄｆ，ｍａｘ−ｔｐｄｆ，ｍｉｎ）／２、
ＤＲＡＭ２のセットアップ時間、ホールド時間仕様値であるｔＳ，ｔＨ、
ＰＬＬ回路３の位相エラー、ピン間スキュー（ｐｉｎ　ｔｏ　ｐｉｎ　ｓｋｅｗ）やジッタ（ｊｉｔｔｅｒ）の仕様値であるΔｔ，ＰＬＬ、
モジュール１上のクロック信号（ＣＬＫｄ）のフライト時間のスキュー（Ｆｌｉｇｈｔ　ｔｉｍｅ　ｓｋｅｗ）であるｔＳｋｅｗ，ＣＬＫｄ、
ＰＬＬ回路３に入力されるクロック信号（ＣＬＫ）のジッタ（ｊｉｔｔｅｒ）であるｔＪ、ＣＬＫｐ、
クロック信号（ＣＬＫｒ）とクロック信号（ＣＬＫｄ）のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）の差であるｔＦＬ、
テスターのガードバンドｔＴＧ、
を差し引いた残りの時間が、ＤＲＡＭ２における、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンｔＭになる。
【００７１】
２００ＭＨｚ　ＣＬＫ時も、基本的に同じである。この場合は、前倒し量Ｂを２６６ＭＨｚ時と同一としているので、ホールド量１２７５ｐｓから、ばらつき要因を差し引いている。このとき、（ｔｐｄｆ，ｍａｘ−ｔｐｄｆ，ｍｉｎ）／２の分は、既に引かれているので省かれている。２００ＭＨｚ　ＣＬＫ時には、ｔＭは、ホールド時間のマージンとなる。
【００７２】
我々が検討した各項目の値を代入して、マージンｔＭを計算すると、２６６ＭＨｚ時には、セットアップ時間、ホールド時間ともに、３８０ｐｓとなる。
【００７３】
２００ＭＨｚ　ＣＬＫ時も、ｔＭ＝３８０ｐｓとなる。ただし、２００ＭＨｚ時は、ホールド時間のマージンの値であり、セットアップ時間のマージンはそれより大きい。もちろん、２００ＭＨｚ時に、最適の前倒し量Ｂを決めれば、３８０ｐｓより大きな値を得ることができるが、２６６ＭＨｚと２００ＭＨｚで同じモジュールを用いるために、このようになっている。
【００７４】
次に、クロック信号（ＣＬＫｒ）を前倒ししているため、レジスタ４において、クロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ時間のマージンが削られる。これについて以下に説明する。
【００７５】
図５は、２６６ＭＨｚ　ＣＬＫ時と２００ＭＨｚ　ＣＬＫ時における、本実施例のレジスタ４におけるクロック信号（ＣＬＫｒ）に対するＣＡ信号（チップセット５から供給される）のセットアップ時間のタイミングバジェット（Ｔｉｍｉｎｇ　ｂｕｄｇｅｔ）の一例を示す。
【００７６】
２６６ＭＨｚ　ＣＬＫ時には、１周期の３７５０ｐｓから、
（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ）／２、
レジスタ４のセットアップ時間仕様値ｔＳ、
ＰＬＬ回路３の位相エラー（ｐｈａｓｅ　ｅｒｒｏｒ）やピン間スキュー（ｐｉｎ　ｔｏ　ｐｉｎ　ｓｋｅｗ）やジッタ（ｊｉｔｔｅｒ）の仕様値であるΔｔ，ＰＬＬ、
チップセット５から出力されるＣＡ信号のスキュー（ｓｋｅｗ）であるｔＱ、
チップセット５からレジスタ４まで来るＣＡ信号と、クロック信号（ＣＬＫ）とのｓｋｅｗであるｔＳｋｅｗ，ＣＡ，ＣＬＫ、
ＰＬＬ回路３に入力されるクロック信号（ＣＬＫ）のジッタ（ｊｉｔｔｅｒ）であるｔＪ、ＣＬＫｐ、
フィードバックタイムとクロック信号（ＣＬＫｒ）のフライトタイムの見積もり誤差であるｔＦＢＦＬ、
テスターのガードバンドｔＴＧ、
を差し引いた残りの時間が、レジスタ４における、クロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ時間のマージンｔＭになる。
【００７７】
２００ＭＨｚ　ＣＬＫ時も、基本的に同じである。この場合は、前倒し量Ｂを２６６ＭＨｚ時と同一としているので、セットアップ量２０２５ｐｓから、ばらつき要因を差し引いている。このとき、（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ）／２の分は、既に考慮されているので省かれている。
【００７８】
我々が検討した各項目の値を代入して、マージンｔＭを計算すると、２６６ＭＨｚ時には、セットアップ時間のマージンは２５ｐｓとなる。２００ＭＨｚ　ＣＬＫ時は、ｔＭ＝６５０ｐｓとなる。もちろん、２００ＭＨｚ時に最適の前倒し量Ｂを決めれば、６５０ｐｓより大きな値を得ることができるが、２６６ＭＨｚと２００ＭＨｚで同じモジュールを用いるために、このようになっている。
【００７９】
以上、説明したように、クロック信号（ＣＬＫｒ）の前倒し量Ｂを決めてタイミングを制御すれば、先に述べたように、ＤＲＡＭ２におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができ、かつ、レジスタ４におけるセットアップ時間のマージンをプラスにすることができる。
【００８０】
次に、本発明の第２の実施例について説明する。全体の構成は、前記した第１の実施例の図１と同様である。この第２の実施例では、タイミングの制御が前記第１の実施例と相違している。つまり、クロック信号（ＣＬＫｒ）の配線長が、第１の実施例と相違している。以下に、前記第１の実施例との相違点について説明する。
【００８１】
前記第１の実施例の図４、図５に示したタイミングバジェット（Ｔｉｍｉｎｇ　ｂｕｄｇｅｔ）から、ＤＲＡＭ２でのセットアップ／ホールド時間のマージン、レジスタ４でのセットアップ時間のマージンを求めることができる。
【００８２】
図４、図５から求めたＤＲＡＭでのセットアップ、ホールド時間のマージンをｔＭＤ、レジスタでのセットアップマージンをｔＭＲとする。ＤＲＡＭ２、ＰＬＬ回路３、レジスタ４、チップセット５の各仕様値やＦｌｉｇｈｔ　ｔｉｍｅによって、ｔＭＤとｔＭＲの値は変わるが、２６６ＭＨｚ　ＣＬＫで、本実施例のシステムが動作するためには、下記の３ケースのどれかになる必要がある。これ以外になれば、どれかの仕様値等を変更しなければ動作しない。
【００８３】
（ａ）ｔＭＤ＞ｔＭＲ＞０
（ｂ）ｔＭＲ＞ｔＭＤ＞０
（ｃ）ｔＭＲ＜０であるが、ｔＭＤ＋ｔＭＲ＞０
【００８４】
前記第１の実施例において、上記（ｂ）になった場合には、前記第１の実施例のマージン値から増やすことはできない。つまり、前記第１の実施例の制御が最適である。従って、前記第１の実施例で決定されたクロック信号（ＣＬＫｒ）の配線長にすれば良い。
【００８５】
前記第１の実施例の図４、図５の数値例は、上記の（ａ）の場合に相当しており、制御の仕方の改善により、更に、マージンの最小値を大きくできる。
【００８６】
前記第１の実施例において、上記（ｃ）のようになった場合でも、制御の仕方の改善で、全てのマージンをプラスにできる。
【００８７】
制御の仕方の改善の基本的な考えは、前記第１の実施例を基にして、レジスタ４のセットアップ時間のマージンｔＭＲが、ＤＲＡＭ２のセットアップ、ホールド時間のマージンｔＭＤより小さい場合には、ＤＲＡＭ２のセットアップ時間のマージンを削って、レジスタ４のセットアップ時間のマージンにまわして、ＤＲＡＭ２のセットアップ時間のマージンとレジスタ４のセットアップ時間のマージンを等しくしようというものである。
【００８８】
まず、上記（ａ）のケースから説明する。
【００８９】
ＤＲＡＭ２のセットアップ時間のマージンとレジスタ４のセットアップ時間のマージンを等しくするために、前記第１の実施例で求めた前倒し量Ｂを補正する。
【００９０】
その補正量は、（ｔＭＤ−ｔＭＲ）／２とし、補正後の前倒し量
Ｄ＝Ｂ−（ｔＭＤ−ｔＭＲ）／２　　　　　　　　　　　　　…（５）
とすれば良い。
【００９１】
前記第１の実施例におけるクロック信号（ＣＬＫｒ）を、（ｔＭＤ−ｔＭＲ）／２だけ、遅らせることになる。
【００９２】
次に、上記（ｃ）のケースについて説明する。
【００９３】
ＤＲＡＭ２のセットアップ時間のマージンとレジスタ４のセットアップ時間のマージンを等しくするために、前記第１の実施例で求めた前倒し量Ｂを補正する。
【００９４】
その補正量は、（ｔＭＤ＋ｔＭＲ）／２−ｔＭＲ＝（ｔＭＤ−ｔＭＲ）／２である。結局、上記（ａ）のケースと補正量は同じであり、補正後の前倒し量、
Ｄ＝Ｂ−（ｔＭＤ−ｔＭＲ）／２
とすれば良い。
【００９５】
つまり、前記第１の実施例のクロック信号（ＣＬＫｒ）を、（ｔＭＤ−ｔＭＲ）／２だけ、遅らせることになる。
【００９６】
従って、上式（４）より、
2004070800.tif 000003
となる。
【００９７】
（ａ）のケースを数値例で示すと以下のようになる。
【００９８】
２６６ＭＨｚ　ＣＬＫで、ｔＣＫ＝３７５０ｐｓ、ｔｐｄｆ，ｍａｘ＝２９５０ｐｓ、ｔｐｄｆ，ｍｉｎ＝１７５０ｐｓとすると、前倒し量Ｂ＝４７５ｐｓとなる。ｔＭＤ＝３８０ｐｓ、ｔＭＲ＝２５ｐｓとすると、補正量は、１７８ｐｓで、補正後の前倒し量Ｄ＝２９７ｐｓとなる。
【００９９】
すなわち、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）のＦｌｉｇｈｔｔｉｍｅを、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のｆｌｉｇｈｔ　ｔｉｍｅより、２９７ｐｓ速くすれば良い。
【０１００】
一般に、ボード上の信号伝播時間は７ｐｓ／ｍｍ程度であるので、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）の配線長を、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長より、４２ｍｍ短くすれば良い。
【０１０１】
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ＝９００ｐｓとすると、
ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ＝６０３ｐｓ
となり、それぞれの配線長は、１２９ｍｍと８７ｍｍになる。
【０１０２】
図７は、ＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長（横軸）と、レジスタ４までのクロック信号（ＣＬＫｒ）の配線長（縦軸）の関係を示す図である。もちろん、レジスタ４までのクロック信号（ＣＬＫｒ）の配線に適当な容量を付加して、配線と容量でタイミングを制御することも可能である。
【０１０３】
以上、説明したように、クロック信号（ＣＬＫｒ）の前倒し量を決めて、タイミングを制御すれば、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、レジスタにおけるＣＡ信号のセットアップ時間のマージンを等しくすることができる。
【０１０４】
因みにこの例では、両者のマージンはともに、２０３ｐｓとなり、前記第１の実施例の最小マージンの２５ｐｓより大きくなっている。
【０１０５】
（ｃ）のケースを数値例で示すと以下のようになる。
【０１０６】
２６６ＭＨｚ　ＣＬＫで、ｔＣＫ＝３７５０ｐｓ、ｔｐｄｆ，ｍａｘ＝２９５０ｐｓ、ｔｐｄｆ，ｍｉｎ＝１７５０ｐｓとすると、前倒し量Ｂ＝４７５ｐｓとなる。ｔＭＤ＝３８０ｐｓ、ｔＭＲ＝−１８０ｐｓとすると、補正量は、２８０ｐｓで、補正後の前倒し量Ｄ＝１９５ｐｓとなる。
【０１０７】
すなわち、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）のＦｌｉｇｈｔｔｉｍｅを、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のＦｌｉｇｈｔ　ｔｉｍｅより、１９５ｐｓ速くすれば良い。
【０１０８】
前記のごとく、一般に、ボード上の信号伝播時間は７ｐｓ／ｍｍ程度であるので、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）の配線長をＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長より、２８ｍｍ短くすれば良い。
【０１０９】
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ＝９００ｐｓとすると、ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ＝７０５ｐｓとなり、それぞれの配線長は、１２９ｍｍと１０１ｍｍになる。
【０１１０】
図８は、ＤＲＡＭ２までのＣＬＫｄ配線長（横軸）と、レジスタ４までのＣＬＫｒ配線長（縦軸）の関係を示す図である。もちろん、レジスタ４までのクロック信号（ＣＬＫｒ）の配線に適当な容量を付加して、配線と容量でタイミングを制御することも可能である。
【０１１１】
以上、説明したように、クロック信号（ＣＬＫｒ）の前倒し量を決めて、タイミングを制御すれば、ＤＲＡＭ２におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、レジスタ４におけるＣＡ信号のセットアップ時間のマージンを等しくすることができる。
【０１１２】
因みにこの例では、両者のマージンはともに、１００ｐｓになっている。
【０１１３】
図９は、本発明の第３の実施例の構成を示す図である。図９に示すように、チップセット５と、１枚以上のモジュール１を有し、モジュール１は、１個以上のＰＬＬ回路３と、１個以上のレジスタ４と、複数個のＤＲＡＭ２を有し、モジュール１は、チップセット５から出力されるクロック信号（ＣＬＫ）と、ＣＡ信号を受けて動作する。図９では、レジスタ４へのクロック信号（ＣＬＫｒ）を、ＰＬＬ回路４から取っているが、チップセット５から直接入力することも可能である。ＰＬＬ回路３の仕様値等からタイミングマージンが大きくなる方を採用すれば良い。図９に示すように、ＰＬＬ回路３から出力されるクロックをレジスタ４で用いる場合について以下に説明するが、チップセット５から入力しても良いことは、後述の説明から理解される。
【０１１４】
本実施例のメモリシステムの動作について説明する。
【０１１５】
ＰＬＬ回路３は、チップセット５からのクロック信号（ＣＬＫ）を入力し、ＤＲＡＭ２に供給するクロック信号（ＣＬＫｄ）と、レジスタ４に供給するクロック信号（ＣＬＫｒ）を出力する。レジスタ４は、ＰＬＬ回路３から出力されるクロック信号（ＣＬＫｒ）により、チップセット５が出力するＣＡ信号をラッチし、該ラッチしたＣＡ信号をＤＲＡＭ２へ出力する。ＤＲＡＭ２において、ＰＬＬ回路３から出力されるクロック信号（ＣＬＫｄ）で、レジスタ４から出力されるＣＡ信号をラッチして、ＤＲＡＭ２に取り込む。
【０１１６】
各点でのクロックのタイミングは、ＰＬＬ回路３とレジスタ４の各入力部で同じ位相になるように、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）のＦｌｉｇｈｔ　ｔｉｍｅと、ＰＬＬ回路３のＦＢｏｕｔからＦＢｉｎまでのフィードバックタイムを等しくしている。
【０１１７】
ＤＲＡＭ２の入力部のクロック信号（ＣＬＫｄ）のタイミングは、以下のようにして決定する。
【０１１８】
図１０は、図９の構成の２６６ＭＨｚ　ＣＬＫにおけるタイミング動作の一例を示す図である。図９及び図１０を参照すると、ＰＬＬ回路３とレジスタ４の各入力部でクロックが同じ位相になっており、それぞれの立上がりが、レジスタ４の入力部でのＣＡ信号の真中に位置している（タイミングｔ０）。
【０１１９】
ＤＲＡＭ２の入力部のクロック信号（ＣＬＫｄ＠ＤＲＡＭ）のタイミングは、ＰＬＬ回路３とレジスタ４の各入力部でのクロック信号（ＣＬＫｉｎ＠ＰＬＬ，ＣＬＫｒ＠Ｒｅｇ）のタイミングより、Ｇ（ｐｓ）だけ、後ろ倒しする。後ろ倒ししたクロック信号（ＣＬＫｄ）でＣＡ信号をラッチする。
【０１２０】
レジスタ４でラッチされたＣＡ信号が、ｔｐｄｆ（［レジスタ４にクロック信号（ＣＬＫｒ）が入力されてからレジスタ４がＣＡ信号を出力するまでの遅延時間］＋［レジスタからＤＲＡＭまでのＣＡ信号のＦｌｉｇｈｔ　ｔｉｍｅ］）かかって、ＤＲＡＭ２に到着する。このｔｐｄｆの値は、レジスタ４やモジュール１の製造ばらつきや使用環境状況等によって、ばらつくが、その最小値をｔｐｄｆ，ｍｉｎ、最大値をｔｐｄｆ，ｍａｘとした時、ｔｐｄｆ，ｍｉｎとｔｐｄｆ，ｍａｘの重なりあった部分が、ＤＲＡＭ２におけるＣＡ信号のＶａｌｉｄ部となる。
【０１２１】
そのＶａｌｉｄ部の中心に、ＤＲＡＭ２のクロック信号（ＣＬＫｄ）（ＣＬＫｄ＠ＤＲＡＭ）の立上がりが来るように、クロック信号（ＣＬＫｄ）の後ろ倒し量Ｇを決める。この時、ＤＲＡＭ２において、クロック信号（ＣＬＫｄ）に対するＤＱＳ信号のホールド量Ａは、
Ａ＝０．５ｔＣＫ−Ｇ
である
【０１２２】
図１０から分かるように、
Ａ＝１．５ｔＣＫ−［ｔｐｄｆ，ｍａｘ＋｛ｔＣＫ−（ｔｐｄｆ，ｍａｘ−ｔｐｄｆ，ｍｉｎ）｝／２］
＝ｔＣＫ−（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ）／２
と表せる。
【０１２３】
従って、後ろ倒し量Ｇは、
Ｇ＝０．５ｔＣＫ−Ａ
＝（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ−ｔＣＫ）／２　　　　　　…（７）
となる。
【０１２４】
別の表現をすれば、後ろ倒し量Ｇは、
Ｇ＝　ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ−　Ｆｅｅｄｂａｃｋ＿ｔｉｍｅ　　　　…（８）
＝　ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＬＫｒ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　　…（９）
となる。
【０１２５】
移項して、
［ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ］＝［ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ］　＋　［後ろ倒し量Ｇ］…（１０）
である。
【０１２６】
ここで、Ｆｅｅｄｂａｃｋ　ｔｉｍｅは、ＰＬＬ回路３のＦｅｅｄｂａｃｋ　ｌｏｏｐのＦＢｏｕｔからＦＢｉｎまでのｆｌｉｇｈｔ　ｔｉｍｅ、
ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅは、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）のｆｌｉｇｈｔ　ｔｉｍｅ、
ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅは、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のｆｌｉｇｈｔ　ｔｉｍｅである。数値例で示すと以下のようになる。
【０１２７】
２６６ＭＨｚ　ＣＬＫで、ｔＣＫ＝３７５０ｐｓ、ｔｐｄｆ，ｍａｘ＝２９５０ｐｓ、ｔｐｄｆ，ｍｉｎ＝１７５０ｐｓとすると、式（７）より、後ろ倒し量Ｇ＝４７５ｐｓ、また、ＤＲＡＭ２でのクロック信号（ＣＬＫｄ）に対するＤＱＳ信号のホールド量Ａ＝１４００ｐｓとなる。
【０１２８】
すなわち、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のフライトタイムを、レジスタ４までのクロック信号（ＣＬＫｒ）のフライトタイムより、４７５ｐｓ遅くすれば良い。
【０１２９】
前述したように、一般に、ボード上の信号伝播時間は７ｐｓ／ｍｍ程度であるので、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長を、レジスタ４までのクロック信号（ＣＬＫｒ）の配線長よりも、６８ｍｍ長くすれば良い。
【０１３０】
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ＝９００ｐｓ
とすると、ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ＝１３７５ｐｓとなり、それぞれの配線長は、１２９ｍｍと１９７ｍｍになる。
【０１３１】
図１１は、ＤＲＡＭ２までのクロック信号（ＣＬＫｄ）配線長（横軸）と、レジスタ４までのクロック信号（ＣＬＫｒ）配線長（縦軸）の関係の一例を示す。もちろん、レジスタまでのクロック信号（ＣＬＫｒ）の配線に適当な容量を付加して、配線と容量でタイミングを制御することも可能であるし、クロック信号（ＣＬＫｄ）配線長が長くなり過ぎる時には、Ｆｅｅｄｂａｃｋループと、クロック信号（ＣＬＫｒ）配線をそれぞれ最短距離で結んで、Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅの値をできるだけ小さくすることも可能である。
【０１３２】
以上、説明しように、本実施例によれば、クロック信号（ＣＬＫｄ）の後ろ倒し量を決めて、タイミングを制御すれば、ＤＲＡＭにおける、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができる。
【０１３３】
図１２は、図９の２００ＭＨｚ　ＣＬＫにおけるタイミング動作の一例を示す図である。図１２に示す例では、２００ＭＨｚ　ＣＬＫでの最適の後ろ倒し量Ｇにはなっていない。２００ＭＨｚで最適の後ろ倒し量Ｇが必要な場合は、上式（７）において、ｔＣＫ＝５０００ｐｓとして求めれば良い。しかしながら、同一のモジュールを、２６６ＭＨｚ　ＣＬＫと２００ＭＨｚ　ＣＬＫの両方で使えるようにしておくと、１種類のモジュールを準備するだけでよく、効率的である。
【０１３４】
このため、図１２の示す例では、２６６ＭＨｚ　ＣＬＫで求めた後ろ倒し量Ｇにした場合のタイミングで示している。この場合、図１２から分かるように、クロック信号（ＣＬＫｄ）の立上がりに対して、ＣＡ信号のＶａｌｉｄ部が前方にシフトしている。つまり、ＤＲＡＭ２において、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ量は、２６６ＭＨｚ　ＣＬＫ時の図２の場合よりも増加する。ただし、ホールド量は、２６６ＭＨｚ　ＣＬＫ時の図１０の場合と同一である。
【０１３５】
また、ＤＲＡＭ２において、クロック信号（ＣＬＫｄ）に対するＤＱＳ信号のホールド量は、後ろ倒し量Ｇが２６６ＭＨｚ　ＣＬＫ時の図１３の場合と同一であるので、２６６ＭＨｚ
ＣＬＫ時の図１０の場合より増加する。
【０１３６】
次にタイミングバジェット（Ｔｉｍｉｎｇ　ｂｕｄｇｅｔ）について説明する。図１３に、２６６ＭＨｚ　ＣＬＫ時と２００ＭＨｚ　ＣＬＫ時における、第３の実施例のＤＲＡＭ２におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ、ホールド時間のタイミングバジェットの一例を示す。
【０１３７】
２６６ＭＨｚ　ＣＬＫ時には、半周期の１８７５ｐｓから、
（ｔｐｄｆ，ｍａｘ−ｔｐｄｆ，ｍｉｎ）／２、
ＤＲＡＭ２のセットアップ時間、ホールド時間仕様値ｔＳ／ｔＨ、
ＰＬＬ回路３のｐｉｎ　ｔｏ　ｐｉｎ　ｓｋｅｗやｊｉｔｔｅｒの仕様値であるΔｔ、ＰＬＬ、
モジュール１上のクロック信号（ＣＬＫｄ）のＦｌｉｇｈｔ　ｔｉｍｅｓｋｅｗのｔＳｋｅｗ、ＣＬＫｄ、
ＰＬＬ回路３に入力されるＣＬＫのｊｉｔｔｅｒであるｔＪ、ＣＬＫｐ、
クロック信号（ＣＬＫｒ）とクロック信号（ＣＬＫｄ）のＦｌｉｇｈｔ　ｔｉｍｅの差ｔＦＬ、
テスターのガードバンドｔＴＧ
を差し引いた残りの時間が、ＤＲＡＭ２における、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンｔＭになる。
【０１３８】
２００ＭＨｚ　ＣＬＫ時も、基本的に同じである。この場合は、後ろ倒し量Ｇを２６６ＭＨｚ時と同一としているので、ホールド量１２７５ｐｓから、ばらつき要因を差し引いている。このとき、（ｔｐｄｆ，ｍａｘ−ｔｐｄｆ，ｍｉｎ）／２の分は、既に引かれているので省かれている。２００ＭＨｚ　ＣＬＫ時には、ｔＭはホールド時間のマージンとなる。
【０１３９】
我々が検討した各項目の値を代入して、マージンｔＭを計算すると、２６６ＭＨｚ時には、セットアップ時間、ホールド時間ともに、３８０ｐｓとなる。２００ＭＨｚ　ＣＬＫ時も、ｔＭ＝３８０ｐｓとなる。ただし、２００ＭＨｚ時は、ホールド時間のマージンの値であり、セットアップ時間のマージンは、それより大きい。もちろん、２００ＭＨｚ時に最適の後ろ倒し量Ｇを決めれば、３８０ｐｓより大きな値を得ることができるが、２６６ＭＨｚと２００ＭＨｚで同じモジュールを用いるために、このようになっている。
【０１４０】
次に、クロック信号（ＣＬＫｄ）を後ろ倒ししているため、ＤＲＡＭにおいて、クロック信号（ＣＬＫｄ）に対するＤＱＳ信号のホールド時間のマージンが削られるがそれについて調べる。
【０１４１】
図１４に、２６６ＭＨｚ　ＣＬＫ時と２００ＭＨｚ　ＣＬＫ時における、本実施例３のＤＲＡＭにおけるＤＱＳのホールド時間のタイミングバジェットの一例を示す。
【０１４２】
２６６ＭＨｚ　ＣＬＫ時には、１周期の３７５０ｐｓから、
（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ）／２、
ＤＱＳのホールド時間であるＤＲＡＭ２のｔＤＳＨ仕様値、
ＰＬＬ回路３の位相エラー（ｐｈａｓｅ　ｅｒｒｏｒ）やピン間スキュー（ｐｉｎ　ｔｏ　ｐｉｎ　ｓｋｅｗ）やジッタの仕様値であるΔｔ，ＰＬＬ、
チップセット５から出力されるＤＱＳのジッタであるｔｊ，ＤＱＳ、
チップセット５からＤＲＡＭ２まで来るＤＱＳ信号とクロックＣＬＫとのスキューであるｔＳｋｅｗ，ＤＳＣＫ、
ＰＬＬ回路３に入力されるクロック信号（ＣＬＫ）のジッタであるｔＪ，ＣＬＫｐ、
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ（ＰＬＬ回路３のＦｂｏｕｔとＦｂｉｎ間の帰還ループの遅延）とクロック信号（ＣＬＫｄ）のフライトタイムの見積もり誤差ｔＦＢＦＬ、
テスターのガードバンドｔＴＧ、
を差し引いた残りの時間が、ＤＲＡＭ２における、クロック信号（ＣＬＫｄ）に対するＤＱＳ信号のホールド時間のマージンｔＭになる。
【０１４３】
２００ＭＨｚ　ＣＬＫ時も、基本的に同じである。この場合は、後ろ倒し量Ｇを、２６６ＭＨｚ時と同一としているので、ホールド量２０２５ｐｓから、ばらつき要因を差し引いている。このとき、（ｔｐｄｆ，ｍａｘ＋ｔｐｄｆ，ｍｉｎ）／２の分は既に考慮されているので省かれている。
【０１４４】
我々が検討した各項目の値を代入して、マージンｔＭを計算すると、２６６ＭＨｚ時には、ＤＱＳのホールド時間のマージンは２５ｐｓとなる。２００ＭＨｚ　ＣＬＫ時は、ｔＭ＝４００ｐｓとなる。もちろん、２００ＭＨｚ時に最適の後ろ倒し量Ｇを決めれば、４００ｐｓより大きな値を得ることができるが、２６６ＭＨｚと２００ＭＨｚで同じモジュールを用いるために、このようになっている。
【０１４５】
以上、説明したように、クロック信号（ＣＬＫｄ）の後ろ倒し量Ｇを決めてタイミングを制御すれば、先に述べたように、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができ、かつ、ＤＲＡＭにおけるＤＱＳのホールド時間のマージンをプラスにすることができる。
【０１４６】
次に、本発明の第４の実施例について説明する。本発明の第４の実施例の全体の構成は、前記第３の実施例の説明で参照された図９と同様であるため、全体の構成の説明は省略する。本発明の第４の実施例は、前記第３の実施例とは、タイミングの制御が相違している。つまり、クロック信号（ＣＬＫｄ）の配線長が、前記第３の実施例と相違している。以下に、第４の実施例の制御の仕方について、説明する。
【０１４７】
前記第３の実施例の図１３、図１４のタイミングバジェットから、ＤＲＡＭ２でのクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ、ホールド時間のマージン、ＤＲＡＭ２でのクロック信号（ＣＬＫｄ）に対するＤＱＳのホールド時間のマージンを求めることができる。
【０１４８】
ここで、図１３、図１４から求めたＤＲＡＭ２でのＣＡ信号のセットアップ／ホールド時間のマージンをｔＭＤ、ＤＲＡＭ２でのＤＱＳのホールドマージンをｔＭＱとする。
【０１４９】
ここで、ＤＲＡＭ２、ＰＬＬ回路３、レジスタ４、チップセット５の各仕様値やフライトタイムによって、ｔＭＤとｔＭＱの値は変わるが、２６６ＭＨｚ　ＣＬＫでメモリシステムが動作するためには、下記の３ケースのどれかになる必要がある。これ以外になれば、どれかの仕様値等を変更しなければ動作しない。
【０１５０】
（ａ）ｔＭＤ＞ｔＭＱ＞０
（ｂ）ｔＭＱ＞ｔＭＤ＞０
（ｃ）ｔＭＱ＜０であるが、ｔＭＤ＋ｔＭＱ＞０
【０１５１】
前記第３の実施例の制御で、上記（ｂ）になった場合には、前記第３の実施例のマージン値から増やすことはできない、つまり、前記第３の実施例の制御が最適である。従って、前記第３の実施例で決められた、クロック信号（ＣＬＫｄ）の配線長にすれば良い。
【０１５２】
前記第３の実施例における図１３、図１４のタイミングバジェットの数値例は、上記（ａ）の場合に相当しており、制御の仕方の改善により、更に、マージンの最小値を大きくできる。
【０１５３】
前記第３の実施例の制御で、上記（ｃ）のようになった場合でも、制御の仕方を改善することで、全てのマージンをプラスにできる。
【０１５４】
制御の改善の基本的な考えは、前記第３の実施例の制御を基にして、ＤＲＡＭ２のＤＱＳのホールド時間のマージンｔＭＱが、ＤＲＡＭ２のセットアップ、ホールド時間のマージンｔＭＤより小さい場合には、ＤＲＡＭ２のＣＡ信号のセットアップ時間のマージンを削って、ＤＲＡＭ２のＤＱＳのホールド時間のマージンにまわして、ＤＲＡＭ２のＣＡ信号のセットアップ時間のマージンと、ＤＲＡＭ２のＤＱＳのホールド時間のマージンを等しくしようというものである。
【０１５５】
まず、上記（ａ）のケースから説明する。ＤＲＡＭ２のＣＡ信号のセットアップ時間のマージンと、ＤＲＡＭ２のＤＱＳのホールド時間のマージンを等しくするために、前記第３の実施例で求めた後ろ倒し量Ｇを補正する。
【０１５６】
その補正量を、
（ｔＭＤ−ｔＭＱ）／２
とし、
補正後の後ろ倒し量Ｒを、
Ｒ＝Ｇ−（ｔＭＤ−ｔＭＱ）／２　　　　　　…（１１）
とすれば良い。
【０１５７】
つまり、前記第３の実施例のクロック信号（ＣＬＫｄ）を、
（ｔＭＤ−ｔＭＱ）／２
だけ、速めることになる。
【０１５８】
次に、上記（ｃ）のケースについて説明する。ＤＲＡＭ２のＣＡ信号のセットアップ時間のマージンと、ＤＲＡＭ２のＤＱＳのホールド時間のマージンを等しくするために、前記第３の実施例で求めた後ろ倒し量Ｇを補正する。
【０１５９】
その補正量は、
（ｔＭＤ＋ｔＭＱ）／２−ｔＭＱ＝（ｔＭＤ−ｔＭＱ）／２
である。
【０１６０】
結局、上記（ａ）のケースと補正量は同じであり、補正後の後ろ倒し量Ｒを、
Ｒ＝Ｇ−（ｔＭＤ−ｔＭＱ）／２
とすれば良い。
【０１６１】
つまり、前記第３の実施例のクロック信号（ＣＬＫｄ）を、
（ｔＭＤ−ｔＭＱ）／２
だけ、速めることになる。
【０１６２】
従って、上式（１０）より、クロック信号（ＣＬＫｄ）　のフライトタイムは、
2004070800.tif 000004
となる。
【０１６３】
上記（ａ）のケースを数値例で示すと以下のようになる。
【０１６４】
２６６ＭＨｚ　ＣＬＫで、ｔＣＫ＝３７５０ｐｓ、ｔｐｄｆ，ｍａｘ＝２９５０ｐｓ、ｔｐｄｆ，ｍｉｎ＝１７５０ｐｓとすると、後ろ倒し量Ｇ＝４７５ｐｓとなる。ｔＭＤ＝３８０ｐｓ、ｔＭＱ＝２５ｐｓとすると、補正量は、１７８ｐｓで、補正後の後ろ倒し量Ｒ＝２９７ｐｓとなる。
【０１６５】
すなわち、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のフライトタイムを、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）のフライトタイム　より、２９７ｐｓ遅くすれば良い。
【０１６６】
前述のごとく、一般に、ボード上の信号伝播時間は７ｐｓ／ｍｍ程度であるので、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長を、レジスタ４までのクロック信号（ＣＬＫｒ）配線長より、４２ｍｍ長くすれば良い。
【０１６７】
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ＝９００ｐｓ
とすると、
ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ＝１１９７ｐｓ
となり、
それぞれの配線長は、１２９ｍｍと１７１ｍｍになる。
【０１６８】
図１５は、ＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長（横軸）と、レジスタ４までのクロック信号（ＣＬＫｒ）の配線長（縦軸）の関係の一例を示す図である。
【０１６９】
もちろん、レジスタ４までのクロック信号（ＣＬＫｒ）の配線に適当な容量を付加して、配線と容量でタイミングを制御することも可能であるし、クロック信号（ＣＬＫｄ）の配線長が長くなり過ぎる場合には、ＰＬＬ回路３のフィードバックループと、クロック信号（ＣＬＫｒ）の配線をそれぞれ最短距離で結んで、
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ
の値をできるだけ小さくすることも可能である。
【０１７０】
以上、説明したように、クロック信号（ＣＬＫｄ）の後ろ倒し量を決めて、タイミングを制御すれば、ＤＲＡＭ２におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ＤＲＡＭ２におけるクロック信号（ＣＬＫｄ）に対するＤＱＳ信号のホールド時間のマージンを等しくすることができる。
【０１７１】
因みに、この例では、両者のマージンはともに、２０３ｐｓとなり、実施例３の最小マージンの２５ｐｓより大きくなっている。
【０１７２】
上記（ｃ）のケースを数値例で示すと以下のようになる。
【０１７３】
２６６ＭＨｚ　ＣＬＫで、ｔＣＫ＝３７５０ｐｓ、ｔｐｄｆ，ｍａｘ＝２９５０ｐｓ、ｔｐｄｆ，ｍｉｎ＝１７５０ｐｓとすると、後ろ倒し量Ｇ＝４７５ｐｓとなる。ｔＭＤ＝３８０ｐｓ、ｔＭＲ＝−１８０ｐｓとすると、補正量は、２８０ｐｓで、補正後の後ろ倒し量Ｒ＝１９５ｐｓとなる。
【０１７４】
すなわち、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のＦｌｉｇｈｔｔｉｍｅを、ＰＬＬ回路３からレジスタ４までのＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅより、１９５ｐｓ遅くすれば良い。
【０１７５】
前述のごとく、一般に、ボード上の信号伝播時間は７ｐｓ／ｍｍ程度であるので、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長を、ＰＬＬ回路３からレジスタ４までのクロック信号（ＣＬＫｒ）配線長より、２８ｍｍ長くすれば良い。
【０１７６】
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ＝９００ｐｓ
とすると、ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ＝１０９５ｐｓとなり、それぞれの配線長は、１２９ｍｍと１５７ｍｍになる。
【０１７７】
図１６は、ＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長とレジスタ４までのクロック信号（ＣＬＫｒ）配線長の関係を示す図である。もちろん、レジスタ４までのクロック信号（ＣＬＫｒ）の配線に適当な容量を付加して、配線と容量でタイミングを制御することも可能であるし、クロック信号（ＣＬＫｄ）の配線長が長くなり過ぎる時には、ＰＬＬ回路のフィードバックループと、クロック信号（ＣＬＫｒ）配線をそれぞれ最短距離で結んで、
Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝ＣＬＫｒ　ｆｌｉｇｈｔ　ｔｉｍｅ
の値をできるだけ小さくすることも可能である。
【０１７８】
以上、説明したように、クロック信号（ＣＬＫｄ）の後ろ倒し量Ｒを決めて、タイミングを制御すれば、ＤＲＡＭ２におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ＤＲＡＭ２におけるＤＱＳ信号のホールド時間のマージンを等しくすることができる。因みにこの例では、両者のマージンはともに、１００ｐｓになっている。
【０１７９】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１８０】
例えば、前述した、Ｗｒｉｔｅ時のｔＤＳＨ（ＤＱＳ　ｆａｌｌｉｎｇ　ｅｄｇｅ　ｈｏｌｄ　ｔｉｍｅ　ｆｒｏｍ　ＣＫ）や、ｔＤＳＳ（ＤＱＳ　ｆａｌｌｉｎｇ　ｅｄｇｅ　ｔｏ　ＣＫ　ｓｅｔｕｐ　ｔｉｍｅ）を満たすことが厳しい場合には、前記第１の実施例で考えたように、ＣＬＫｄ　＠ＤＲＡＭとＤＱＳ　＠ＤＲＡＭのタイミングを合わせることが必要となる。その場合、前記第１の実施例では、ＣＬＫｉｎ　＠ＰＬＬ（ＰＬＬ回路入力部のクロック信号ＣＬＫ）のタイミングを、ＣＬＫｄ　＠ＤＲＡＭ（ＤＲＡＭ入力部でのクロック信号ＣＬＫｄ）のタイミングに合わせて、ＰＬＬ回路３のフィードバックタイム（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ）とクロック信号（ＣＬＫｄ）のフライトタイム（ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ）を合わせている。しかしながら、システムによっては、ＣＬＫｉｎ　＠ＰＬＬのタイミングをＤＱＳ　＠ＤＲＡＭのタイミングに合わせ難い場合もある。その際には、両者のタイミングを無理に合わせるのでなく、例えば、ＣＬＫ　＠ＰＬＬのタイミングが、ＤＱＳ　＠ＤＲＡＭのタイミングより２５０ｐｓ速くなってしまう場合には、図２のＦｅｅｄｂａｃｋ　Ｔｉｍｅを、９００　−２５０　＝　６５０　ｐｓにすれば、ＣＬＫｒ　＠ＲＥＧ、ＣＬＫｄ　＠ＤＲＡＭのタイミングは、図２のままであるので、同様の作用効果が得られる。つまり、ＣＬＫｉｎ　＠ＰＬＬと、ＣＬＫｄ　＠ＤＲＡＭのタイミングを必ずしも合わせる必要はない。ある一定の差ΔｔＰＤが存在してもよい。この場合、上述したように、
Ｆｅｅｄｂａｃｋ　Ｔｉｍｅ＝ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ　−　ΔｔＰＤ
にしておく。その上で、上述したように、レジスタとＤＲＡＭの各セットアップ、ホールドマージンが最適となるように、クロック信号（ＣＬＫｒ）のタイミングが決定される。また複数のモジュールが設けられている場合、各スロットで、ＣＬＫｉｎ　＠ＰＬＬとＣＬＫｄ　＠ＤＲＡＭのタイミング差ΔｔＰＤを合わせておけば良い。こうすることで、各スロット間で、同一のモジュールを用いることができる。
【０１８１】
【発明の効果】
以上説明したように、本発明においては、以下に記載するような効果を奏する。　本発明によれば、ＰＬＬ回路、レジスタ、ＤＲＡＭの入力部におけるクロックのタイミングを一様に揃えるのではなく、ＰＬＬ回路とレジスタ、あるいは、ＰＬＬ回路とＤＲＡＭの入力部のクロックの位相を合わせ、残りの１種類のデバイス供給されるクロックのタイミングを制御し、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンを等しくしているため、クロック周波数２６６ＭＨｚでの動作も可能である。
【０１８２】
また、本発明によれば、例えば、２６６ＭＨｚと２００ＭＨｚのクロック周波数の両方で使用される場合には、高い周波数の２６６ＭＨｚの１周期に相当する３７５０ｐｓを用いて、残りの１種類のデバイスに供給されるＣＬＫのタイミングを制御しており、２００ＭＨｚ時でも、最小マージンは、２６６ＭＨｚ時と同等に確保しているので、１種類のモジュールを用意するだけで済む。
【０１８３】
さらに、本発明によれば、上式（１）のタイミング制御の後、レジスタにおけるクロック信号（ＣＬＫｒ）に対するＣＡ信号のセットアップ時間のマージンと、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間、ホールド時間のマージンを比較、あるいは、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＤＱＳ信号のホールド時間のマージンと、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間、ホールド時間のマージンを比較して、両者のマージンが等しくなるように、上記残りの１種類のデバイスに供給されるＣＬＫタイミングを補正しているので、さらにマージンを増加させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例におけるクロック周波数２６６ＭＨｚでの動作を説明するタイミングチャートである。
【図３】本発明の第１の実施例におけるクロック周波数２００ＭＨｚでの動作を説明するタイミングチャートである。
【図４】本発明の第１の実施例におけるＤＲＡＭにおけるタイミングバジェットの一例を示す図である。
【図５】本発明の第１の実施例におけるレジスタにおけるタイミングバジェットの一例を示す図である。
【図６】本発明の第１の実施例における、ＤＲＡＭまでのクロック配線長とレジスタまでのクロック配線長の関係を示す図である。
【図７】本発明の第２の実施例における、ＤＲＡＭまでのクロック配線長とレジスタまでのクロック配線長の関係を示す図である。
【図８】本発明の第２の実施例における、ＤＲＡＭまでのクロック配線長とレジスタまでのクロック配線長の関係を示す図である。
【図９】本発明の第３の実施例の構成を示す図である。
【図１０】本発明の第３の実施例におけるクロック周波数２６６ＭＨｚでの動作を説明するタイミングチャートである。
【図１１】本発明の第３の実施例における、ＤＲＡＭまでのクロック配線長とレジスタまでのクロック配線長の関係を示す図である。
【図１２】本発明の第３の実施例におけるクロック周波数２００ＭＨｚでの動作を説明するタイミングチャートである。
【図１３】本発明の第３の実施例におけるＤＲＡＭにおけるタイミングバジェットの一例を示す図である。
【図１４】本発明の第３の実施例におけるＤＲＡＭにおけるＤＱＳ信号のタイミングバジェットの一例を示す図である。
【図１５】本発明の第４の実施例における、ＤＲＡＭまでのクロック配線長とレジスタまでのクロック配線長の関係を示す図である。
【図１６】本発明の第４の実施例における、ＤＲＡＭまでのクロック配線長とレジスタまでのクロック配線長の関係を示す図である。
【図１７】従来のメモリシステムの構成を示す図である。
【図１８】従来のメモリシステムの動作を説明するためのタイミングチャートである。
【図１９】従来のメモリシステムのＤＲＡＭのタイミングバジェットの一例を示す図である。
【符号の説明】
１、１０　モジュール
２−１〜２−ｎ、２０−１〜２０−ｎ　ＤＲＡＭ
３、３０　ＰＬＬ回路
４、４０　レジスタ
５、５０　チップセット
【図１】
2004070800.tif 000005
【図２】
2004070800.tif 000006
【図３】
2004070800.tif 000007
【図４】
2004070800.tif 000008
【図５】
2004070800.tif 000009
【図６】
2004070800.tif 000010
【図７】
2004070800.tif 000011
【図８】
2004070800.tif 000012
【図９】
2004070800.tif 000013
【図１０】
2004070800.tif 000014
【図１１】
2004070800.tif 000015
【図１２】
2004070800.tif 000016
【図１３】
2004070800.tif 000017
【図１４】
2004070800.tif 000018
【図１５】
2004070800.tif 000019
【図１６】
2004070800.tif 000020
【図１７】
2004070800.tif 000021
【図１８】
2004070800.tif 000022
【図１９】
2004070800.tif 000023