(57)【要約】【課題】シリアル通信回路のクロック信号発生回路の消費電力を減らす。【解決手段】スタートビット検出回路１５ａは、スタートビットを検出したならクロック信号発生回路１６の発振動作を開始させる信号を出力する。ラッチ回路２１は、シリアル通信の終了を示す終了コードをラッチしたなら、その終了コードをデコーダ２６に出力する。デコーダ２６は、終了コードをデコードしてクロック信号発生回路１６の発振動作を停止させる信号を出力する。これにより、クロック信号発生回路１６の消費電力を減らすことができる。【選択図】    図１
2004266335.tif 000002
【特許請求の範囲】
【請求項１】
外部のプロセッサから出力されるシリアルデータを受信してパラレルデータに変換する変換回路と、
前記変換回路にクロック信号を供給するクロック信号発生回路と、
前記プロセッサから送信されるクロック信号発生回路の発振動作の停止を指示する終了コードを検出する検出回路と、
シリアルデータの送信開始を示すスタートビットが検出されたとき、前記クロック信号発生回路の発振動作を開始させ、前記検出回路により前記終了コードが検出されたとき、前記クロック信号発生回路の発振動作を停止させる制御回路とを備える調歩同期式シリアル通信回路。
【請求項２】
前記検出回路は、前記プロセッサから出力されるアドレスデータによりアドレス指定され、該アドレスデータに続いてまたは該アドレスデータと共に送信される終了コードをラッチするラッチ回路とからなる請求項１記載の調歩同期式シリアル通信回路。
【請求項３】
前記検出回路は、前記プロセッサから前記終了コードとして出力されるアドレスデータを検出し、
前記制御回路は、前記検出回路により前記アドレスデータが検出されたとき、前記クロック信号発生回路の発振動作を停止させる請求項１記載の調歩同期式シリアル通信回路。
【請求項４】
前記検出回路は、前記プロセッサから出力される終了コードをデコードして前記クロック信号発生回路の発振動作を停止させる信号を出力するデコーダとからなる請求項１記載の調歩同期式シリアル通信回路。
【請求項５】
外部のプロセッサから出力されるシリアルデータを受信してパラレルデータに変換する変換回路と、
前記変換回路にクロック信号を供給するクロック信号発生回路と、
前記プロセッサから送信されるクロック信号発生回路の発振動作の停止を指示する終了コードを検出する検出回路と、
スタートビットが検出されたとき、前記クロック信号発生回路の発振動作を開始させ、前記終了コードが検出されたとき、前記クロック信号発生回路の発振動作を停止させる制御回路とからなる調歩同期式シリアル通信回路を有する半導体集積回路。
【請求項６】
前記検出回路は、前記プロセッサから出力されるアドレスデータにより指定され、該アドレスデータに続いてまたは該アドレスデータと共に送信される前記終了コードをラッチするラッチ回路とからなる請求項５記載の調歩同期式シリアル通信回路を有する半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、調歩同期式シリアル通信回路及び調歩同期式シリアル通信回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
調歩同期式のシリアルデータを受信してパラレルデータに変換するとともに、パラレルデータをシリアルデータに変換して送信する回路（ＵＡＲＴ）が知られている。
【０００３】
例えば、特開２００１−１６８８５３号公報には、調歩同期式シリアルデータ転送装置において、データ転送速度が大きく変化した場合でも、データの取りこぼしを少なくする技術について記載されている。
この発明は、スタートビットのビット幅を受信クロックを用いて測定することにより、シリアルデータの転送速度を認識し、認識した転送速度に応じた分周値で受信クロックを分周することでシリアルデータを正確に受信できるようにしている。
【０００４】
【特許文献１】
特開２００１−１６８８５３（要約書の課題と解決手段）
【０００５】
【発明が解決しようとする課題】
調歩同期式のシリアル通信回路は、シリアルデータの転送速度に応じたクロック信号を生成するためにクロック信号発生回路を有しており、このクロック信号発生回路の消費電力を減らすことが望まれている。そのため、シリアルデータの送受信を行わないときには、クロック信号発生回路の発振周波数を低くし消費電力を減らすことが考えられている。しかしながら、発振周波数を低くしても消費電力を大幅に減らすことは難しい。
【０００６】
本発明の課題は、調歩同期式シリアル通信回路のクロック信号発生回路の消費電力を減らすことである。
【０００７】
【課題を解決するための手段】
本発明の調歩同期式シリアル通信回路は、外部のプロセッサから出力されるシリアルデータを受信してパラレルデータに変換する変換回路と、前記変換回路にクロック信号を供給するクロック信号発生回路と、前記プロセッサから送信されるクロック信号発生回路の発振動作の停止を指示する終了コードを検出する検出回路と、シリアルデータの送信開始を示すスタートビットが検出されたとき、前記クロック信号発生回路の発振動作を開始させ、前記検出回路により前記終了コードが検出されたとき、前記クロック信号発生回路の発振動作を停止させる制御回路とを備える。
【０００８】
この発明によれば、シリアル通信が開始されたとき、クロック信号発生回路の発振動作を開始させ、終了コードを受信したとき、クロック信号発生回路の発振動作を停止させることができるので、クロック信号発生回路の消費電力を減らすことができる。特に、シリアル通信回路を半導体集積回路に搭載する場合に、半導体集積回路の消費電力を少なくできる。
【０００９】
上記の発明において、前記検出回路は、前記プロセッサから出力されるアドレスデータによりアドレス指定され、該アドレスデータに続いてまたはアドレスデータと共に送信される終了コードをラッチするラッチ回路とからなる。
このように構成することで、プロセッサからラッチ回路のアドレスを指定するアドレスデータと終了コードを送信することでクロック信号発生回路の発振動作を停止させ消費電力を減らすことがができる。  上記の発明において、前記検出回路は、前記プロセッサから前記終了コードとして出力されるアドレスデータを検出し、前記制御回路は、前記検出回路により前記アドレスデータが検出されたとき、前記クロック信号発生回路の発振動作を停止させる。例えば、プロセッサから、終了コードをデータではなく特定のアドレスとして出力し、受信側で特定のアドレスを検出したとき、クロック信号発生回路の発振動作を停止させるようにしても良い。
【００１０】
このように構成することで、プロセッサは終了コードとしてアドレスデータを出力することで、クロック信号発生回路の発振動作を停止させることができる。この場合、アドレスデータだけを検出すればよいので、データをラッチする回路は不要となる。
【００１１】
上記の発明において、前記検出回路は、前記プロセッサから出力される終了コードをデコードして前記クロック信号発生回路の発振動作を停止させる信号を出力するデコーダとからなる。
このように構成することで、プロセッサが送信の終了を示す終了コードを送信し、受信側でその終了コードをデコードすることで、クロック信号発生回路の発振動作を停止させ消費電力を減らすことができる。
【００１２】
上記のプロセッサは、例えば、図１のＣＰＵ１２に対応し、変換回路は、図１の送受信回路１５に対応し、クロック信号発生回路は、図１のクロック信号発生回路１６に対応し、検出回路は、図１のラッチ回路２１及びデコーダ２６に対応し、制御回路は、図１のＲＳフリップフロップ２４に対応する。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の第１の実施の形態のＦＭ・ＡＭ受信機の受信回路の要部を示す図である。
受信回路１１は、ＣＰＵ１２と、ＦＭ・ＡＭ受信回路とシリアル通信回路を有する半導体集積回路１３とで構成されている。ＣＰＵ１２と半導体集積回路１３は同じプリント基板上に搭載されている。半導体集積回路１３は、ＣＭＯＳプロセスにより製造され、内部のＦＭ・ＡＭ受信回路とシリアル通信回路はＭＯＳＦＥＴにより構成されている。
【００１４】
図１において、ＣＰＵ１２から出力されるシリアルデータは、シリアルポート１４を介してＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ−Ｔｒａｎｓｍｉｔｔｅｒ）などで構成される送受信回路１５に入力される。送受信回路１５は、変換回路に対応する。
【００１５】
送受信回路１５は、例えば、１０ビットの受信用シフトレジスタ、ラッチ回路、受信タイミング制御回路及び送信タイミング制御回路等で構成されており、シリアルデータをクロック信号発生回路１６から出力されるクロック信号ＣＫに同期したタイミングで順次シフトさせ、データを保持する。保持された８ビットのデータがパラレルデータとして出力される。
【００１６】
また、送受信回路１５は、ＦＭ／ＡＭ受信回路（図示せず）から出力される自動選局時の受信電界強度の検出結果のデータなどをシリアルデータに変換してＣＰＵ１２に出力する。
この実施の形態では、ＣＰＵ１２と半導体集積回路１３の送受信回路１５との間では調歩同期式のシリアル通信が行われ、所定のデータ長のキャラクタ、例えば、８ビットのキャラクタ単位でシリアルデータが送信され、キャラクタの先頭にスタートビットが、キャラクタの最後にストップビットが挿入される。また、最初にデータの出力先を指定するアドレスデータが８ビットのデータの内の４ビットのデータとして出力され、次に８ビットのデータが出力される。
【００１７】
クロック信号発生回路１６は、入力端子２２に接続された水晶発振器２３から出力される発振信号を分周したクロック信号ＣＫを送受信回路１５に供給する。
アドレスデコーダ１７は、送受信回路１５から出力されるパラレルデータをデコードして、デコード結果がラッチ回路１８〜２１に割り当てられているアドレスと一致する場合には、該当するラッチ回路１８〜２１をイネーブルにするアドレス選択信号Ａ０〜Ａ３を出力する。
【００１８】
ラッチ回路１８〜２０は、局部発振回路（図示せず）の基準周波数を設定するためのデータや放送局の周波数の設定データ等をラッチする回路であり、ラッチしたデータを該当する回路に出力する。
ラッチ回路２１は、クロック信号発生回路１６の発振動作を停止させる終了コードをラッチするための回路である。アドレス選択信号Ａ３がイネーブルとなったとき、送受信回路１５から出力されるパラレルデータ、すなわち、送信終了を示す終了コードをラッチし、ラッチした終了コードをデコーダ２６に出力する。
【００１９】
デコーダ２６は、終了コードをデコードしてローレベルの信号をＡＮＤ回路２５の一方の入力端子に出力する。
ＡＮＤ回路２５の他方の入力端子には、ハードウェアリセット信号が入力し、ＡＮＤ回路２５の出力はＲＳフリップフロップ２４のセット端子Ｓに出力されている。ハードウェアリセット信号は通常はハイレベルとなっており、ハードウェアリセットがかかったときにローレベルとなる。
【００２０】
ＲＳフリップフロップ２４のリセット端子Ｒには、シリアルデータが入力され、セット端子Ｓにはアンド回路２５の出力が入力され、Ｑ出力がクロック信号発生回路１６に出力されている。なお、ＲＳフリップフロップ２４は、初期状態ではＱ出力はローレベルに設定されている。
【００２１】
ＲＳフリップフロップ２４は、ＣＰＵ１２からスタートビットが出力されたときには、ハイレベルの信号を出力してクロック信号発生回路１６の発振動作を開始させる。また、ＣＰＵ１２から終了コードが出力され、ＡＮＤ回路２５からローレベルの停止信号、あるいはハードウェアリセット信号が出力されたときには、ローレベルの信号を出力してクロック信号発生回路１６の発振動作を停止させる。
【００２２】
図２（Ａ）、（Ｂ）は、ＣＰＵ１２から出力されるシリアルデータの構成の一例を示す図である。
図２（Ａ）は、２バイトでアドレスとデータを送信する場合のデータ構成を示しており、最初に８ビットのアドレスを送信し、次に８ビットのデータを送信する。この場合、アドレスデータとして下位４ビットを使用している。そして、アドレスに続いてクロック信号発生回路１６の動作を停止させる終了コードをデータとして送信するようになっている。
【００２３】
図２（Ｂ）は、１バイトでアドレスとデータの両方を送信する場合のデータ構成を示しており、上位４ビットをアドレスに割り当て、下位４ビットをデータに割り当てている。
次に、図３は、図１の送受信回路１５及びアドレスデコーダ１７等の詳細な回路図である。
【００２４】
１０ビットのシフトレジスタからなるシリアル／パラレル変換回路４１は、ＣＰＵ１２から出力される８ビットのシリアルデータをパラレルデータに変換し、アドレスラッチ回路５１及びラッチ回路１８〜２１に出力する。
１０ビットカウンタ４２は、クロック信号発生回路１６から出力されるクロック信号をカウントして、１０クロックをカウントしたならカウントアップ信号ａをＴフリップフロップ４３に出力する。
【００２５】
Ｔフリップフロップ４３は、１０ビットカウンタ４２のカウントアップ信号ａによりＱ出力が反転する回路である。このＴフリップフロップ４３のＱ出力信号ｂは立ち上がり検出回路４４と立ち下がり検出回路４５に出力されている。
立ち上がり検出回路４４は、Ｔフリップフロップ４３のＱ出力信号ｂの立ち上がりを検出し、一定幅のハイレベルのラッチ信号ｃをアドレスラッチ回路５１に出力する。
【００２６】
アドレスラッチ回路５１は、ラッチ信号ｃがハイレベルとなったとき、シリアル／パラレル変換回路４１から出力される８ビットのアドレスデータをラッチする。
立ち下がり検出回路４５は、Ｔフリップフロップ４３のＱ出力信号ｂの立ち下がりを検出し、一定幅のハイレベルの信号ｄをインバータ４６及びアンドゲート５３〜５６に出力する。インバータ４６の出力は、シフトレジスタ等で構成される遅延回路４７に出力され一定の遅延が施された後、アンドゲート４８及び４９の一方の入力端子に出力される。アンドゲート４８の他方の入力端子には、通常はハイレベルとなっているハードウェアリセット信号が入力している。そして、アンドゲート４８の出力は１０ビットカウンタ４２のリセット端子に入力している。同様に、アンドゲート４９の他方の入力端子にはハードウェアリセット信号が入力している。
【００２７】
上記のインバータ４６，遅延回路４７、アンドゲート４８及び４９により、ハードウェアリセット信号がローレベルとなったとき、あるいは立ち下がり検出回路４５によりＴフリップフロップ４３のＱ出力信号ｂの立ち下がりが検出されてから一定の遅延時間が経過したとき、１０ビットカウンタ４２及びＴフリップフロップ４３がリセットされる。
【００２８】
アドレスデコーダ５２は、アドレスラッチ回路５１にラッチされたアドレスデータをデコードし、ラッチ回路１８〜２１の中の該当するラッチ回路を指定する信号をアンドゲート５３〜５６に出力する。
アンドゲート５３〜５６は、アドレスデコーダ５２からハイレベルの信号が出され、かつ立ち下がり検出回路４５からハイレベルの検出信号ｄが出力されたとき、ラッチ回路１８〜２１の内の１つを選択する選択信号Ａ０〜Ａ３を出力する。
【００２９】
上記のアドレスラッチ回路５１，アドレスデコーダ５２及びアンドゲート５３〜５６は、図１のアドレスデコーダ１７に対応する。
停止検出回路５７は、ラッチ回路２１から出力される終了コードをデコードした結果、あるいは特定のビットを抽出したデータをワンショット回路５８に出力する。ワンショット回路５８は、停止検出回路５７からローレベルの信号が出力されたとき、一定幅のローレベルの信号ｇをアンドゲート２５に出力する。
【００３０】
次に、以上のような構成の受信回路１１のシリアル通信の開始時及び終了時の動作を、図４のタイミングチャートを参照して説明する。
ＣＰＵ１２は、シリアル通信を開始すると、図４（１）に示すように一定期間ローレベルとなるスタートビットと、８ビットのシリアルデータと、一定期間ハイレベルとなるストップビットを出力する。
【００３１】
ＲＳフリップフロップ２４は、リセット端子Ｒにローレベルのスタートビットが入力すると、Ｑ出力信号がハイレベルとなる。クロック信号発生回路１６は、ＲＳフリップフロップ２４からハイレベルの信号が出力されると、図４（１０）に示すように発振動作を開始する。
【００３２】
ＣＰＵ１２は、データの送信開始を知らせるスタートビットを送信してから、クロック信号発生回路１６が安定に発振を行うようになるまで必要に応じて一定期間無効データを送信し、その後有効なシリアルデータを送信する。
次に、データの送信、あるいは受信を終了する場合には、ＣＰＵ１２は、ラッチ回路２１を指定するアドレスデータと終了コードを送信する。
【００３３】
１０ビットカウンタ４２は、クロック信号発生回路１６から出力されるクロック信号をカウントし、１０クロックをカウントしたなら、図４（２）に示すタイミングでカウントアップ信号ａを出力する。
図４（３）に示すように、ＣＰＵ１２からラッチ回路２１を指定するアドレスデータが出力される前の時点では、Ｔフリップフロップ４３はリセットされ、Ｑ出力信号ｂはローレベルとなっている。そして、ＣＰＵ１２からラッチ回路２１を指定するアドレスデータが出力され、１０ビットカウンタ４２からカウントアップ信号ａが出力されたときに、Ｑ出力信号ｂがハイレベルに変化する。
【００３４】
Ｔフリップフロップ４３のＱ出力信号ｂがローレベルからハイレベルに変化すると、立ち上がり検出回路４４により信号ｂの立ち上がりが検出され、図４（４）に示すように立ち上がり検出回路４４から一定幅のハイレベルの立ち上がり検出信号ｃが出力される。アドレスラッチ回路５１は、立ち上がり検出信号ｃに同期したタイミングで、シリアル／パラレル変換回路４１から出力されるアドレスデータ（ラッチ回路２１を指定するアドレス）をラッチする。アドレスラッチ回路５１にラッチされたアドレスは、アドレスデコーダ５２によりデコーダされ、ラッチ回路２１を選択するハイレベルの信号ｅが出力される（図４（６））。
【００３５】
次に、ＣＰＵ１２から終了コードが出力されると、終了コードの次のストップビットを受信したときに、１０ビットカウンタ４２からカウントアップ信号ａが出力される。
１０ビットカウンタ４２からカウントアップ信号ａが出力されると、図４（３）に示すように、Ｔフリップフロップ４３のＱ出力信号ｂがハイレベルからローベルに変化する。このＱ出力信号ｂの変化が、立ち下がり検出回路４５により検出され、図４（５）に示すように、立ち下がり検出回路４５から一定幅のハイレベルの立ち下がり検出信号ｄが出力される。
【００３６】
立ち下がり検出信号ｄがハイレベルとなると、このときアドレスデコーダ５２からハイレベルの信号ｅが出力されているアンドゲート５６が開き、アンドゲート５６からラッチ回路２１にハイレベルの選択信号ｆ（Ａ３）が出力される（図４（７））。
【００３７】
ラッチ回路２１は、アンドゲート５６から選択信号ｆが出力されたとき、シリアル／パラレル変換回路４１から出力される終了コードをラッチする。ラッチ回路２１にラッチされた終了コードは、停止検出回路５７によりデコードされ、ワンショット回路５８にローレベルの信号が出力される（図４（８））。ワンショット回路５８は、ローレベルの信号が入力したとき、一定幅のローレベルの信号ｇをアンドゲート２５に出力する（図４（９））。
【００３８】
アンドゲート２５にローレベルの信号ｇが入力すると、ＲＳフリップフロップ２４のセット端子Ｓがローレベルとなり、Ｑ出力がローレベルとなる。ＲＳフリップフロップ２４のＱ出力信号がローレベルとなると、クロック信号発生回路１６は発振動作を停止する（図４（１０））。
【００３９】
上述した実施の形態によれば、スタートビットが出力されたときに、クロック信号発生回路１６の発振動作が開始され、ＣＰＵ１２から出力されるクロック信号発生回路１６の発振動作の停止を指示する終了コードが検出されたとき、クロック信号発生回路１６の発振動作が停止される。これにより、データの送受信を行わないときには、クロック信号発生回路１６の発振動作を完全に停止させることができるので、クロック信号発生回路１６の消費電力を減らすことができる。
【００４０】
次に、図５は、本発明の第２の実施の形態の受信回路３１の要部を示す図である。図５において、図１と同じ回路ブロックには同じ符号をつけてそれらの説明を省略する。
図５において、デコーダ３２は、ラッチ回路２１にラッチされるデータをデコードして、デコード結果のデータをＡＮＤ回路３３の一方の入力端子に出力する。ＡＮＤ回路３３の他方の入力端子にはハードウェアリセット信号が入力し、ＡＮＤ回路３３の出力はＮＡＮＤ回路３４の一方の入力端子に入力している。
【００４１】
ＮＡＮＤ回路３５の一方の入力端子には、ＣＰＵ１２から出力されるスタートビットが入力し、他方の入力端子には、ＮＡＮＤ回路３４の出力が入力している。また、ＮＡＮＤ回路３５の出力は、クロック信号発生回路１６とＮＡＮＤ回路３４の他方の入力端子に入力している。
【００４２】
ここで、上記の回路の動作を説明する。初期状態においては、ＮＡＮＤ回路３５の出力はローレベルに設定されており、クロック信号発生回路１６は発振動作を停止している。
ＣＰＵ１２からスタートビットが出力され、ＮＡＮＤ回路３５の入力がローレベルとなると、その出力がハイレベルとなり、クロック信号発生回路１６にハイレベルの制御信号が出力され、クロック信号発生回路１６が発振動作を開始する。
【００４３】
データの送信または受信を終了する場合には、ＣＰＵ１２は、８ビットのデータとして終了コードを送信する。
ラッチ回路２１は、アドレスデコーダ１７からアドレス選択信号Ａ３が出力されると、次に送受信回路１５から出力される終了コードをラッチする。デコーダ３２は、ラッチしたデータをデコードし、１ビットのローレベルのデータをＡＮＤ回路３３に出力する。
【００４４】
ＡＮＤ回路３３の入力がローレベルとなると、ＮＡＮＤ回路３４にローレベルの信号が出力され、ＮＡＮＤ回路３４の出力がハイレベルとなる。スタートビットの検出が終了した後には、スタートビット検出回路１５ａの出力はハイレベルに切り替わっているので、ＮＡＮＤ回路３５の入力が両方ともハイレベルとなり、ＮＡＮＤ回路３５からクロック信号発生回路１６に出力される制御信号はローレベルとなる。この結果、クロック信号発生回路１６は発振動作を停止する。
【００４５】
上述した第２の実施の形態によれば、シリアル通信を行うときのみ、通信用のクロック信号を発生するクロック信号発生回路１６の発振動作を行わせ、それ以外のときはクロック信号発生回路１６の発振動作を停止させることができるので、クロック信号発生回路１６の消費電力を減らすことができる。
【００４６】
次に、本発明の第３の実施の形態を説明する。この第３の実施の形態は、クロック信号発生回路１６の発振動作の停止を指示する終了コードを検出する終了コード検出回路（図１のラッチ回路２１に該当する）と、スタートビットと終了コード検出回路の検出信号とに基づいてクロック信号発生回路１６の発振動作を開始または停止させる回路（図１のＲＳフリップフロップ２４に該当する）とからなる制御回路を１つの回路ブロックにまとめたものである。
【００４７】
この第３の実施の形態も、シリアルデータの送受信を行うときのみクロック信号発生回路１６を動作させることでクロック信号発生回路１６の消費電力を減らすことができる。
本発明は、上述した実施の形態に限らず、以下のように構成しても良い。
（ａ）クロック信号発生回路１６の発振動作を制御する制御回路は、実施の形態に述べたラッチ回路２１やＲＳフリップフロップ２４を使用するものに限らず、他の回路を用いてもよい。
（ｂ）本発明は、ＦＭ・ＡＭ受信機用の受信回路や半導体集積回路に限らず、シリアル通信回路を有するものであれば、どのような回路及び半導体集積回路にも適用できる。
【００４８】
【発明の効果】
本発明によれば、シリアル通信を開始するときにクロック信号発生回路の発振動作を開始させ、シリアル通信を終了するときにクロック信号発生回路の発振動作を停止させることができるので、クロック信号発生回路の消費電力を減らすことができる。
【図面の簡単な説明】
【図１】第１の実施の形態の受信回路の要部を示す図である。
【図２】同図（Ａ）、（Ｂ）は、データ構成の一例を示す図である。
【図３】受信回路の詳細な回路図である。
【図４】受信回路の動作タイミングチャートである、
【図５】第２の実施の形態の受信回路の要部を示す図である、
【符号の説明】
１１、３１  受信回路
１２      ＣＰＵ
１３      半導体集積回路
１４      シリアルポート
１５      送受信回路
１６      クロック信号発生回路
１７      アドレスデコーダ
２１      ラッチ回路
２３      水晶発振器
２４      ＲＳフリップフロップ
３２      デコーダ
【図１】
2004266335.tif 000003
【図２】
2004266335.tif 000004
【図３】
2004266335.tif 000005
【図４】
2004266335.tif 000006
【図５】
2004266335.tif 000007