(57)【要約】【課題】処理時間の短い解像度変換回路およびそれを用いたデジタルカメラを提供する。【解決手段】入力画像の画像データがライン毎に入力され、入力された画像データを解像度変換するフィルタ処理回路４２と、入力画像の画像データの画素座標に応じて出力画像の画像データの出力先を指定する制御信号を出力する画素数変換処理回路４１および時分割処理制御回路４３と、フィルタ処理回路４２の出力を、画素数変換処理回路４１および時分割処理制御回路４３から出力される制御信号が指定する出力先に振り分けて出力するメモリ書込回路４４とを備える。【選択図】　図３
2004112579.tif 000002
【特許請求の範囲】
【請求項１】
入力画像の画像データがライン毎に入力され、入力された画像データを解像度変換するフィルタ処理回路と、
入力画像の画像データの画素座標に応じて出力画像の画像データの出力先を指定する制御信号を出力する制御回路と、
前記フィルタ処理回路の出力を、前記制御回路から出力される制御信号が指定する出力先に振り分けて出力するメモリ書込回路とを備え、
入力画像から複数の出力画像を併行して生成することを特徴とする解像度変換回路。
【請求項２】
入力画像の画素の垂直座標を記憶する入力画素垂直座標レジスタと、
第１の出力画像の画素の垂直座標を記憶する第１の出力画素垂直座標レジスタと、
第２の出力画像の画素の垂直座標を記憶する第２の出力画素垂直座標レジスタと、
前記第１の出力画素垂直座標レジスタに記憶された垂直座標と前記第２の出力画素垂直座標レジスタに記憶された垂直座標とを選択して出力するスイッチ回路と、
前記入力画素垂直座標レジスタに記憶された垂直座標と前記スイッチ回路の出力とを比較し、その比較結果に応じて出力垂直シフト信号を出力する垂直座標比較回路と、
出力画像切替信号および出力垂直シフト信号に応じて、入力ライン更新信号および出力画像切替信号を出力する時分割処理制御回路と、
前記入力画素垂直座標レジスタに記憶されている垂直座標の画素の画像データを入力して、入力された画像データを補間処理または間引き処理し、補間処理または間引き処理から得られる画像データを、前記第１の出力画素垂直座標レジスタまたは前記第２の出力画素垂直座標レジスタに記憶されている垂直座標の画素の画像データとして出力するフィルタ処理回路と、
前記フィルタ処理回路の出力を第１の出力画像または第２の出力画像として振り分けて出力するメモリ書込回路とを備え、
前記スイッチ回路は、出力画像切替信号に応じて、前記第１の出力画素垂直座標レジスタに記憶されている垂直座標と前記第２の出力画素垂直座標レジスタに記憶されている垂直座標との選択状態を切替え、
前記入力画素垂直座標レジスタは、入力ライン更新信号を受信した場合に、記憶している垂直座標を次のラインの垂直座標に更新し、
前記第１の出力画素垂直座標レジスタは、垂直シフト信号を受信した場合に、前記第１の出力画素垂直座標レジスタに記憶している垂直座標を次のラインの垂直座標に更新し、
前記第２の出力画素垂直座標レジスタは、出力垂直シフト信号を受信した場合に、前記第２の出力画素垂直座標レジスタに記憶している垂直座標を次のラインを垂直座標に更新することを特徴とする解像度変換回路。
【請求項３】
第１の出力画像の解像度変換の倍率を示す第１の増分情報を記憶する第１の垂直増分レジスタと、第２の出力画像の解像度変換の倍率を示す第２の増分情報を記憶する第２の垂直増分レジスタとを備え、第１の出力画素垂直座標レジスタに記憶されている垂直座標は第１の増分情報に基づいて更新され、第２の出力画素垂直座標レジスタに記憶されている垂直座標は第２の増分情報に基づいて更新されることを特徴とする請求項２に記載の解像度変換回路。
【請求項４】
入力画素垂直座標レジスタに記憶された垂直座標、第１の出力画素垂直座標に記憶されている垂直座標および第２の出力画素垂直座標に記憶されている垂直座標は、フィルタ処理回路が１ラインの画素の生成を完了する時と同期して、更新されることを特徴とする請求項２に記載の解像度変換回路。
【請求項５】
入力画像の水平方向のみについて解像度変換することを特徴とする請求項１に記載の解像度変換回路。
【請求項６】
入力画像を小画像に分割して解像度変換することを特徴とする請求項１または２に記載の解像度変換回路。
【請求項７】
請求項１乃至６のいずれかに記載の解像度変換回路を備えることを特徴とするデジタルスチルカメラまたはデジタルビデオカメラ。
【請求項８】
ＲＡＷデータを生成する撮像回路と、
前記撮像回路で生成されたＲＡＷデータを記憶する記憶回路と、
前記記憶回路に記憶されたＲＡＷデータをＹＣデータに変換するＹＣ処理回路と、
前記ＹＣ処理回路で変換されたＹＣデータを解像度変換して第１の出力画像および第２の出力画像を生成する請求項１ないし６のいずれかに記載の解像度変換回路とを有することを特徴とするデジタルスチルカメラまたはデジタルビデオカメラ。
【請求項９】
ＹＣ処理回路はＲＡＷ／ＹＣ変換回路とＦＩＦＯメモリを備え、前記ＲＡＷ／ＹＣ変換回路はＲＡＷデータをＹＣデータに変換し、前記ＦＩＦＯメモリは前記ＲＡＷ／ＹＣ変換回路で変換されたＹＣデータを記憶し、前記ＦＩＦＯメモリに記憶されたＹＣデータを前記ＹＣ処理回路の出力として出力し、前記解像度変換回路が解像度変換しない場合には前記ＦＩＦＯメモリの出力を停止し、かつ前記ＦＩＦＯメモリがフルのとき前記ＲＡＷ／ＹＣ変換回路が動作を停止することを特徴とする請求項８に記載のデジタルスチルカメラまたはデジタルビデオカメラ。
【請求項１０】
解像度変換回路はＲＡＷ／ＹＣ変換回路より高速で動作し、ＦＩＦＯメモリからの読み出しは前記解像度変換回路の動作と同期することを特徴とする請求項８または９に記載のデジタルスチルカメラまたはデジタルビデオカメラ。
【請求項１１】
解像度変換回路の動作周波数がＲＡＷ／ＹＣ変換回路の動作周波数の２倍であることを特徴とする請求項１０に記載のデジタルスチルカメラまたはデジタルビデオカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、解像度変換回路およびそれを用いるデジタルスチルカメラまたはデジタルビデオカメラに関する。
【０００２】
【従来の技術】
近年、電子ファインダ付きのデジタルスチルカメラやデジタルビデオカメラが開発され、一般に普及している。以下に従来のデジタルカメラおよびそれに用いる解像度変換回路について、図１３を用いて説明する（特許文献１参照）。なお、本明細書においてデジタルカメラと表記する場合には、デジタルスチルカメラまたはデジタルビデオカメラを意味することとする。
【０００３】
図１３は、特許文献１に記載の技術を用いて構成した解像度変換回路の構成を示すブロック図である。図１３において、１４１は画素数変換処理回路、１４２はフイルタ処理回路、１４５は水平フイルタ位相情報、１４７は入力水平シフト信号、１４８は出力水平シフト信号、１２５はＹＣデータ、１６５乃至１６７及び１７４はレジスタ、１６８乃至１７０は乗算器、１７１は係数発生器、１７２は加算器、１５２は出力画素データ、１８５は水平増分レジスタ、１８７は出力画素水平座標レジスタ、１９０は加算器、１９１は入力画素水平座標レジスタ、１９２はインクリメンタ、１９３は水平座標比較器である。
【０００４】
ここで、解像度変換回路１４１は一般にリサンプリングまたは再サンプリングと呼ばれる信号処理を行う回路であり、間引き処理または補間処理を均等な間隔で行うための制御信号を出力する画素数変換処理回路１４１と、入力画像と相似の出力画像を出力し、間引き処理または補間処理を行った箇所で不連続が生じないよう作用するフイルタ処理回路１４２に分けられる。
【０００５】
画素数変換処理回路１４１は、入力画素の座標を記憶する入力画素水平座標レジスタ１９１と、入力画素水平座標レジスタ１９１の出力に１を加算するインクリメンタ１９２と、出力画素の座標を記憶する出力画素水平座標レジスタ１８７と、出力画素水平座標レジスタ１８７のインクリメント量を記憶する水平増分レジスタ１８５と、入力画素水平座標レジスタ１９１に記憶された値と出力画素水平座標レジスタ１８７に記憶された水平フイルタ位相情報１４５とに基づいて、入力水平シフト信号１４７および出力水平シフト信号１４８を出力する水平座標比較回路１９３とから構成される。ここで、水平座標比較回路１９３は、出力画素水平座標レジスタ１８７の値と入力画素水平座標レジスタ１９１の値の差を一定差分の範囲内に留めるよう制御しながら両レジスタの値をカウントアップさせる。この制御は、出力画素水平座標レジスタ１８７と入力画素水平座標レジスタ１９１のカウントアップパルスである出力水平シフト信号１４８と入力水平シフト信号１４７の一方を間引く事で行われる。このように制御することで、画素数変換処理回路１４１はサンプル数を増減させるための間引きまたは補間を均等な間隔で行うことができる。
【０００６】
入力水平シフト信号１４７と出力水平シフト信号１４８は画素数変換処理回路１４１内において、各々出力画素水平座標レジスタ１８７の値、及び入力画素水平座標レジスタ１９１の値を更新すると共に、フイルタ処理回路１４２のデータの入力および出力を制御する。
【０００７】
また、フイルタ処理回路１４２は、リサンプリングの処理において、間引きまたは補間を行った箇所でも不連続が生じないように作用する。フイルタ処理回路１４２において、レジスタ１６５乃至１６７は各々が遅延回路であり、三つのレジスタが一体となってシフトレジスタを構成している。このシフトレジスタは入力水平シフト信号１４７に同期してＹＣデータ１２５を取り込み、次々と次段に送る。この場合、遅延量は１クロックであり、シフトレジスタは水平方向に隣接する三つの画素を出力しているので、フイルタ処理回路１４２は全体として水平フイルタであると言える。なお、レジスタ１６５乃至１６７と乗算器１６８乃至１７０と加算器１７２は全体として一個のトランスバーサルフイルタを構成している。
【０００８】
係数発生器１７１は水平フイルタ位相情報１４５に合わせて３タップ分のタップ係数を発生し、レジスタ１６５乃至１６７と乗算器１６８乃至１７０と加算器１７２から構成されるトランスバーサルフイルタは係数発生器１７１が生成した係数を用いてレジスタ１６５乃至１６７が出力する入力画素データから出力画素データ１５２を合成する。
水平座標比較回路９３が入力水平シフト信号１４７を出力すると、入力画素水平座標レジスタ１９１の値が１だけインクリメントされ、フイルタ処理回路１４２ではシフトレジスタ上の画像データが１ステップシフトする。水平座標比較回路１９３が出力水平シフト信号１４８を出力すると水平座標レジスタ１８７の値が水平増分レジスタ１７５の値だけ増加し、フイルタ処理回路１４２は出力画素を１画素出力する。水平座標比較回路１９３は入力画像を拡大する時は入力水平シフト信号１４７よりも出力水平シフト信号１４８を多く出力することにより入力画素数よりも出力画素数を多くし、入力画像を縮小するときは入力水平シフト信号１４７よりも出力水平シフト信号１４８よりも少なく出力することにより入力画素数よりも出力画素数を少なくする。
【０００９】
なお、以上の実施例の構成や制御は、必ずしも特許文献１に記載されている訳ではないが、特許文献１に記載されている技術を回路に実装する際には、図１３に記載の構成と類似の構成が必要であると思われる。
【００１０】
また、以上で説明した解像度変換回路は、水平方向の解像度を操作するものであるが、フイルタ処理回路１４２において、レジスタ１６５乃至１６７をラインメモリに置き換えてタップ間の遅延量を１ラインにすれば、垂直方向の解像度変換を行う回路のブロック図が得られる。画素数変換処理回路１４１において、垂直方向の解像度変換を行う際には各レジスタの値を水平同期信号に同期して更新するようにすればよく、ブロック図は水平方向の解像度変換に対応する場合と同じになる。また、このように構成した垂直方向の解像度変換回路を、図１３の水平方向の解像度変換回路と組み合わせることで、画像を縦横にズームする二次元の解像度変換回路が得られる。
【００１１】
次に、従来の解像度変換回路を用いたデジタルスチルカメラについて図１４を用いて説明する（特許文献２参照）。図１４は特許文献２に記載の「画像処理装置」の構成を簡略化して表したブロック図である。図１４において、１１は撮像回路、１２は記憶回路、１１３はＹＣ処理回路、１１４は解像度変換回路、１５は圧縮変換回路、１６は記録回路、１７は表示回路である。
【００１２】
撮像回路１１は、ＣＣＤ等の撮像素子（図示省略）を備え、光学系部位（図示省略）からの光学的信号をＲＧＢ三原色に分解してデジタル化した画像データに変換し、記憶回路１２に出力するものである。なお、本明細書においては、撮像回路１１から出力される画像データをＲＡＷデータという。また、本明細書においては、ＲＡＷデータに信号処理を施して輝度信号と色差信号を抽出し、輝度信号と色差信号を一組にしたデータをＹＣデータと呼ぶ。ここでＹは輝度信号、Ｃは色差信号を表す。また、このＲＡＷデータに信号処理を施してＹＣデータを得る処理をＲＡＷ／ＹＣ変換と呼ぶ。
【００１３】
記憶回路１２は、ＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）等のメモリ回路と、これを制御する回路（図示省略）からなり、前記ＲＡＷデータ及び後出の記録用画像のデータと表示用画像のデータ及び圧縮データを記憶する記憶領域を持つ。また、記憶回路１２は各回路からの要求に応じて記憶しているデータを出力し、または各回路から出力されるデータの記憶を行う。
【００１４】
なお、本明細書においては、記録用画像とは、記憶回路１２から圧縮変換回路１５に出力される画像データであり、圧縮変換回路１５にてデータ量を縮小する圧縮変換が施された上で記録回路１６にて最終的に保存される画像データである。また、本明細書においては、表示用画像とは、記憶回路１２から表示回路１７に出力される画像データであり、表示用回路に含まれるディスプレイ（図示省略）に表示されるものである。
【００１５】
ＹＣ処理回路１１３は、ＲＡＷデータを読み出してＲＡＷ／ＹＣ変換を行い、生成したＹＣデータを出力する回路である。ＹＣ処理回路１１３から出力されたＹＣデータが、そのまま記録用画像として圧縮変換される場合もあり、またＹＣ処理回路１１３から出力されたＹＣデータに解像度変換回路１１４がズーム処理を施したものが記録用画像として圧縮変換回路１５にて圧縮変換されることもある。
【００１６】
解像度変換回路１１４は、一般にズームと呼ばれる処理を行う回路であり、入力画像と異なる画素数またはライン数であって画像全体としては相似に見える出力画像を得る処理を行う。上記において水平ズーム回路の例について説明し、水平ズーム回路を垂直ズーム回路に変換する方法を紹介したが、一般に画像の縦横比を維持するために、水平ズーム回路と垂直ズーム回路とを一組にして使用し、水平方向と垂直方向を同じ比率でズームする。解像度変換回路１１４は、そのような水平ズーム回路と垂直ズーム回路を一体化した二次元のズーム回路である。
【００１７】
圧縮変換回路１５は画像データにＪＰＥＧ圧縮等の圧縮変換処理を行って、画像のデータ量を小さくする信号処理回路である。なお、圧縮変換後のデータを圧縮データと呼ぶ。
【００１８】
記録回路１６はフラッシュメモリ等のメモリ回路と、これを制御する回路（図示省略）からなり、圧縮データを記憶回路１２から読み出して記憶する回路である。なお、記録回路１６のうちメモリ回路部分はデジタルスチルカメラに着脱可能であってもよいし、デジタルスチルカメラ内に固定されていてもよい。また、表示回路１７は、画像データを記憶回路１２から読み出してディスプレイパネルに表示する回路である。
【００１９】
次に、図１５を用いて、従来の解像度変換回路１１４を用いたデジタルスチルカメラにおけるメモリの使用と撮影間隔について説明する。図１５は、撮像時に記憶回路１２に対してデータをアクセスする際の記憶回路１２の書込みアドレスおよび読出しアドレスの時間変化を示した模式図である。なお、特許文献２に記載の「画像処理装置」は画像をブロックに分割して処理する方式のため、アドレスの時間変化は詳細に見ると不連続になると思われるが、大局には影響しないので本模式図においては直線で近似するものとする。
【００２０】
図１５において、１３０は時間を示す横軸、１３１は記憶回路１２のアドレスを示す縦軸、１３２はＲＡＷデータの書込みアドレスの軌跡、１３３はＲＡＷデータの読出しアドレスの軌跡、１３４はＹＣデータの書込みアドレスの軌跡、１３５はＹＣデータの読出しアドレスの軌跡、１３６は記録用画像の書込みアドレスの軌跡、１３７は記録用画像の読み出しアドレスの軌跡、１３９は表示用画像の書込みアドレスの軌跡である。
【００２１】
まず、ＲＡＷデータが撮像回路１１から書き込まれる（軌跡１３２）と、すぐにＲＡＷ／ＹＣ変換のためにＲＡＷデータがＹＣ処理回路１１３に読み出される（軌跡１３３）と共に、ＲＡＷ／ＹＣ変換後のＹＣデータがＹＣ処理回路１１３から書込まれる（軌跡１３４）。ＹＣデータ１２５の記憶領域はＲＡＷデータの記憶領域と一部重複しているが、開始アドレスをオフセットしてあり、ＲＡＷ／ＹＣ変換はＲＡＷデータの記憶回路１２への書込みと同じクロックに基づいて実行されるので、軌跡１３２と軌跡１３３とが交差することはなく、軌跡１３３と軌跡１３４とが交差することもない。ＹＣデータ１２５の生成開始から遅れて圧縮変換回路１５によるＹＣデータ１２５の読み出しが開始される（軌跡１３５）。圧縮変換は２回に分けて行われるため、圧縮変換回路１５によるＹＣデータ１２５の読み出しアドレスの軌跡１３５は２本に分かれる。一回目の解像度変換で生成する画像（軌跡１３７）は記録用画像であり、二回目の解像度変換で生成する画像（軌跡１３９）は表示用画像である。記録用画像を先に生成する理由は、記録用画像の出力をしないと圧縮変換が開始できない為である。
【００２２】
【特許文献１】
特開２０００−２３０３１号公報
【特許文献２】
特開２０００−９２３４９号公報
【００２３】
【発明が解決しようとする課題】
以上の従来のデジタルカメラにおいては、ＲＡＷデータと記録用画像と表示用画像とを、記憶回路１２の異なる記憶領域に記録しているので、圧縮変換や表示用画像の生成の完了を待たずに次のＲＡＷデータの取り込みを開始してもＲＡＷデータが記録用画像を上書きする恐れは無い。しかし、一つの解像度変換回路を用いて記録用画像と表示用画像を生成しているので、この二つの処理を行う時間よりも撮影間隔を短くすることは出来ない。
【００２４】
このように連写速度に制約が生じるという問題は、解像度変換回路の信号処理能力に起因するものであって、特許文献１に記載の「画像処理装置」のように、画像データを読み出す順を変えても問題は解決しない。
【００２５】
また、連写中には電子ビューファインダーに撮影画像を表示しないという仕様にすれば、表示用画像は生成せず記録用画像のみを生成すればよいので、連写間隔を縮めることが出来る。しかし、その場合にはユーザーが電子ビューファインダーを用いて被写体を追うことができなくなるので、ユーザーにとっては非常に使いにくいものとなる。
【００２６】
そこで、電子ビューファインダーが常に使えるようにするために、一般的には、デジタルカメラにおいてはデジタルズーム用の解像度変換回路とは独立した表示用画像生成専用の解像度変換回路を備える。しかし、この場合には画像処理用の回路が大規模になり、回路製造コスト面で不利になる。
【００２７】
以上のように、デジタルスチルカメラやデジタルビデオカメラでは解像度変換の処理を二回行う必要があるが、これを一つの解像度変換回路で逐次処理しようとすると処理時間が長くなるという問題が生じる一方、二つの解像度変換回路を用いて並列に処理しようとすると画像処理用の回路が大規模になるという問題点が生じる。
【００２８】
さらに、従来の解像度変換回路ではメモリへのアクセスが集中する問題も生じる。上述したように、一回の撮像で、ＲＡＷデータの書込み、ＲＡＷデータの読出し、ＹＣデータの書込み、ＹＣデータの読出し、記録用画像の書込み、記録用画像の読み出しといった処理が記憶回路１２に集中し、それぞれの処理が並列に実行されている期間がある。記録用画像の生成に解像度変換を用いない場合には、ＹＣデータがそのまま記録用画像となるので、ＹＣデータの読出しと記録用画像の書込みは必要無く、これらは記録画素数を操作するために増加したメモリアクセスであると言える。解像度変換回路を二つ設けて表示用画像の生成も同時に行う場合には解像度変換回路による記録用画像の読み出しと、表示用画像の書込みもに同時に実行されることになる。
【００２９】
なお、記憶回路１２には一定時間内にアクセスできるデータ量の上限があり、これをメモリバンド幅と呼ぶが、メモリバンド幅が小さいと信号処理回路の能力が高くてもデータの読み出しや処理後のデータの書込みが間に合わないことがある。また、メモリバンド幅を大きくするためにはメモリのビット幅を増やしたりメモリの動作速度を高くしたりする必要があるため、回路全体のコスト上昇や消費電力の増大を招くことになる。
【００３０】
このように、従来の解像度変換回路を用いて画像処理を行うとメモリアクセスが増加する。また、これを改善しメモリアクセスが信号処理のボトルネックとならないようにするためには、メモリバンド幅を広げる必要があり、その結果として回路全体のコスト上昇や消費電力の増大を生じるという問題点がある。
【００３１】
本発明は上記従来の問題点を解決するもので、回路規模の増大を抑えつつ解像度変換処理の処理時間を短くでき、かつ、メモリアクセスを低減して、回路全体のコスト上昇や消費電力の増大を抑制することができる解像度変換回路、それを用いたデジタルスチルカメラおよびデジタルスチルカメラを提供することを目的とする。
【００３２】
【課題を解決するための手段】
この目的を達成するために本発明の解像度変換回路は、入力画像の画像データがライン毎に入力され、入力された画像データを解像度変換するフィルタ処理回路と、入力画像の画像データの画素座標に応じて出力画像の画像データの出力先を指定する制御信号を出力する制御回路と、フィルタ処理回路の出力を、制御回路から出力される制御信号が指定する出力先に振り分けて出力するメモリ書込回路とを備え、入力画像から複数の出力画像を併行して生成することを特徴とする構成を有している。
【００３３】
この構成によって、解像度変換処理を実現するための回路規模の増大を抑えつつ解像度変換処理の処理時間を短くできるという作用を有する。
【００３４】
【発明の実施の形態】
本発明の請求項１に記載の発明は、入力画像の画像データがライン毎に入力され、入力された画像データを解像度変換するフィルタ処理回路と、入力画像の画像データの画素座標に応じて出力画像の画像データの出力先を指定する制御信号を出力する制御回路と、フィルタ処理回路の出力を、制御回路から出力される制御信号が指定する出力先に振り分けて出力するメモリ書込回路とを備え、入力画像から複数の出力画像を併行して生成することを特徴とする解像度変換回路であり、解像度変換回路を複数有さないでも入力画像の読出し回数を少なくできるので、解像度変換処理を実現するための回路規模の増大を抑えつつ解像度変換処理の処理時間を短くできるという作用を有する。
【００３５】
本発明の請求項２に記載の発明は、入力画像の画素の垂直座標を記憶する入力画素垂直座標レジスタと、第１の出力画像の画素の垂直座標を記憶する第１の出力画素垂直座標レジスタと、第２の出力画像の画素の垂直座標を記憶する第２の出力画素垂直座標レジスタと、第１の出力画素垂直座標レジスタに記憶された垂直座標と第２の出力画素垂直座標レジスタに記憶された垂直座標とを選択して出力するスイッチ回路と、入力画素垂直座標レジスタに記憶された垂直座標とスイッチ回路の出力とを比較し、その比較結果に応じて出力垂直シフト信号を出力する垂直座標比較回路と、出力画像切替信号および出力垂直シフト信号に応じて、入力ライン更新信号および出力画像切替信号を出力する時分割処理制御回路と、入力画素垂直座標レジスタに記憶されている垂直座標の画素の画像データを入力して、入力された画像データを補間処理または間引き処理し、補間処理または間引き処理から得られる画像データを、第１の出力画素垂直座標レジスタまたは第２の出力画素垂直座標レジスタに記憶されている垂直座標の画素の画像データとして出力するフィルタ処理回路と、フィルタ処理回路の出力を第１の出力画像または第２の出力画像として振り分けて出力するメモリ書込回路とを備え、スイッチ回路は、出力画像切替信号に応じて、第１の出力画素垂直座標レジスタに記憶されている垂直座標と第２の出力画素垂直座標レジスタに記憶されている垂直座標との選択状態を切替え、入力画素垂直座標レジスタは、入力ライン更新信号を受信した場合に、記憶している垂直座標を次のラインの垂直座標に更新し、第１の出力画素垂直座標レジスタは、垂直シフト信号を受信した場合に、第１の出力画素垂直座標レジスタに記憶している垂直座標を次のラインの垂直座標に更新し、第２の出力画素垂直座標レジスタは、出力垂直シフト信号を受信した場合に、第２の出力画素垂直座標レジスタに記憶している垂直座標を次のラインを垂直座標に更新することを特徴とする解像度変換回路であり、解像度変換回路を複数有さないでも入力画像の読出し回数を少なくできるので、解像度変換処理を実現するための回路規模の増大を抑えつつ解像度変換処理の処理時間を短くできるという作用を有する。
【００３６】
本発明の請求項３に記載の発明は、請求項２に記載の解像度変換回路であって、第１の出力画像の解像度変換の倍率を示す第１の増分情報を記憶する第１の垂直増分レジスタと、第２の出力画像の解像度変換の倍率を示す第２の増分情報を記憶する第２の垂直増分レジスタとを備え、第１の出力画素垂直座標レジスタに記憶されている垂直座標は第１の増分情報に基づいて更新され、第２の出力画素垂直座標レジスタに記憶されている垂直座標は第２の増分情報に基づいて更新されることを特徴とするものであり、第１の増分情報と第２の増分情報とはそれぞれ別個に設定できるので、ユーザーが第１の出力画面の倍率と第２の出力画面の倍率とをそれぞれ別個に設定できるという作用を有する。
【００３７】
本発明の請求項４に記載の発明は、請求項２に記載の解像度変換回路であって、入力画素垂直座標レジスタに記憶された垂直座標、第１の出力画素垂直座標に記憶されている垂直座標および第２の出力画素垂直座標に記憶されている垂直座標は、フィルタ処理回路が１ラインの画素の生成を完了する時と同期して、更新されることを特徴とするものであり、フィルタ処理回路で出力画像を生成している間にそれそれの垂直座標の比較等の処理ができるので、処理時間を短縮できる。
【００３８】
本発明の請求項５に記載の発明は、請求項１に記載の解像度変換回路であって、入力画像の水平方向のみについて解像度変換することを特徴とするものであり、水平方向のみの解像度変換においても処理速度を向上できる。
【００３９】
本発明の請求項６に記載の発明は、入力画像を小画像に分割して解像度変換することを特徴とする請求項１または２に記載の解像度変換回路。
【００４０】
本発明の請求項７に記載の発明は、請求項１乃至６のいずれかに記載の解像度変換回路を備えることを特徴とするデジタルスチルカメラまたはデジタルビデオカメラである。
【００４１】
本発明の請求項８に記載の発明は、ＲＡＷデータを生成する撮像回路と、撮像回路で生成されたＲＡＷデータを記憶する記憶回路と、記憶回路に記憶されたＲＡＷデータをＹＣデータに変換するＹＣ処理回路と、ＹＣ処理回路で変換されたＹＣデータを解像度変換して第１の出力画像および第２の出力画像を生成する請求項１ないし６のいずれかに記載の解像度変換回路とを有することを特徴とするデジタルスチルカメラまたはデジタルビデオカメラであり、解像度変換回路にＹＣデータを一度読み出せば複数の出力画像を得られるので処理速度を向上できる。
【００４２】
本発明の請求項９に記載の発明は、請求項８に記載のデジタルスチルカメラまたはデジタルビデオカメラであって、ＹＣ処理回路はＲＡＷ／ＹＣ変換回路とＦＩＦＯメモリを備え、ＲＡＷ／ＹＣ変換回路はＲＡＷデータをＹＣデータに変換し、ＦＩＦＯメモリはＲＡＷ／ＹＣ変換回路で変換されたＹＣデータを記憶し、ＦＩＦＯメモリに記憶されたＹＣデータをＹＣ処理回路の出力として出力し、解像度変換回路が解像度変換しない場合にはＦＩＦＯメモリの出力を停止し、かつＦＩＦＯメモリがフルのときＲＡＷ／ＹＣ変換回路が動作を停止することを特徴とするものであり、ＹＣ処理回路の出力部にＦＩＦＯメモリを備えることにより、解像度変換回路のデータ入力が停止している間もＦＩＦＯメモリがフルになるまではＲＡＷ／ＹＣ変換回路を停止しないことにより、ＲＡＷ／ＹＣ変換の処理時間を短縮できる、という作用を有する。
【００４３】
本発明の請求項１０に記載の発明は、請求項８または９に記載のデジタルスチルカメラまたはデジタルビデオカメラであって、解像度変換回路はＲＡＷ／ＹＣ変換回路より高速で動作し、ＦＩＦＯメモリからの読み出しは解像度変換回路の動作と同期することを特徴とするものであり、解像度変換回路の動作クロックをＲＡＷ／ＹＣ変換回路の動作クロックより高速にすることによりＲＡＷ／ＹＣ変換回路の待機時間を短縮し、全体の処理を効率化できるという作用を有する。
【００４４】
本発明の請求項１１に記載の発明は、解像度変換回路の動作周波数がＲＡＷ／ＹＣ変換回路の動作周波数の２倍であることを特徴とする請求項１０に記載のデジタルスチルカメラまたはデジタルビデオカメラである。
【００４５】
以下、本発明の実施の形態について、図１から図１３を用いて説明する。
【００４６】
（実施の形態１）
図１は本発明の実施の形態１におけるデジタルスチルカメラの構成を示すブロック図である。同図において従来と同一の構成要素には同一番号を付与し説明を省略する。図１において、１３はＹＣ処理回路、１４は解像度変換回路である。
【００４７】
ここで、ＹＣ処理回路１３は記憶回路１２に記憶されたＲＡＷデータを読み出してＹＣデータに変換し、解像度変換回路１４に出力するものである。
【００４８】
また、解像度変換回路１４は、ＹＣ処理回路１３で生成された入力画像を解像度変換することにより、表示用画像と記録用画像の二つの画像データを生成して、記憶回路１２の二つの領域にそれぞれ書き込むものである。また、ユーザーは、入力画像、表示用画像および記録用画像の画素数とライン数を予め解像度変換回路１４の内部に設定する。
【００４９】
さらに、解像度変換回路１４は、入力画像を１ライン毎に処理するものであり、入力画像を１ライン分処理する毎に、表示用画像と記録用画像のどちらを生成するかを決定して画像生成処理を行うものである。例えば、表示用画像のラインＬを生成した後、表示用画像と記録用画像のどちらを生成するか決定し、その結果仮に記録用画像のラインＭを生成したとする。その後さらに、表示用画像のライン（Ｌ＋１）と記録用画像のライン（Ｍ＋１）のどちらを生成するかを決定するよう作用するのである。
【００５０】
次に、図２はＹＣ処理回路１３の構成を示すブロック図である。図２において、２０はＲＡＷ／ＹＣ変換回路、２１はＦＩＦＯメモリ、２２はクロック制御回路、２３はＲＡＷデータ、２４はＹＣデータ、２５はＹＣ処理回路１３の出力、２６はクロック入力、２７はリードクロック、２８はＦＩＦＯメモリのＦＵＬＬ信号、２９はライトクロックである。
【００５１】
ここで、ＲＡＷ／ＹＣ変換回路２０は、記憶回路１２から読み出されたＲＡＷデータ２３をＹＣデータ２４に変換するものであり、ライトクロック２９に同期して動作する。従って、ＲＡＷ／ＹＣ変換回路２０はライトクロック２９を受信しているときのみ動作するものである。
【００５２】
また、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）メモリ２１は以下の機能を有するものである。すなわち、データ入力ポートとデータ出力ポートが独立していて、データは書き込んだときと同じ順序で読み出されるものであり、書き込み動作はライトクロック２９に同期し、読出し動作はリードクロック２７に同期し、さらに、書き込まれたデータ量から読み出されたデータ量を差し引いた量がＦＩＦＯメモリ２１の最大容量に達したときに、ＦＵＬＬ信号２８を出力するものである。また、ＦＩＦＯメモリ２１は、書き込み動作と読出し動作とが各々独立したクロックに同期するので、ライトクロック２９とリードクロック２７に異なる周波数のクロックを与えて書き込み速度と読出し速度とを異なる速度としたり、動作中に一方のクロックだけを止めることにより、書き込み又は読出しの一方の動作のみを行うことも可能である。なお、ＦＵＬＬ信号２８が出力されている時に、更にデータをＦＩＦＯメモリ２１に入力しようとしても、そのデータはＦＩＦＯメモリ２１には記憶されずに失われてしまうこととなる。
【００５３】
また、ＦＩＦＯメモリ２１は、ＹＣデータ２４をライトクロック２９に同期してＲＡＷ／ＹＣ変換回路２０から読出して記憶し、記憶した順にＹＣ処理回路１３の出力２５として記憶回路１２にリードクロック２７に同期して出力する。なお、リードクロック２７は、解像度変換回路１４の動作クロックと同じ周波数である。
【００５４】
ここで、ＲＡＷ／ＹＣ変換回路２０およびＦＩＦＯメモリ２１の書込みに用いられるライトクロック２９の周波数はリードクロック２７の半分である。これは解像度変換回路１４が一つの入力画像から二つの出力画像を生成するので、ＹＣ処理回路１３が１ライン分のＹＣデータを出力する間に解像度変換回路１４が１ライン分のＹＣデータを２回、読み出せるように、処理速度に差を設けているからである。
【００５５】
また、クロック制御回路２２は、クロック入力２６を受けて、このクロック入力２６に同期したライトクロック２９を生成するものであるが、ＦＩＦＯメモリ２１がＦＵＬＬ信号２８を出力している時にはライトクロック２９の生成を停止し、ＦＩＦＯメモリ２１がＦＵＬＬ信号２８を出力していない時にはライトクロック２９を出力するものである。
【００５６】
上述のように、ＲＡＷ／ＹＣ変換回路２０およびＦＩＦＯメモリ２１はライトクロック２９を受信したときにのみ動作する。従って、ＦＩＦＯメモリ２１がＦＵＬＬになって書き込めなくなった時は、ライトクロック２９の生成が停止されるため、ＲＡＷ／ＹＣ変換回路２０の動作およびＦＩＦＯメモリ２１の書き込み動作は停止し、ＲＡＷ／ＹＣ変換回路２０が出力するＹＣデータ２４が失われるのを防ぐこととなる。但し、ＦＩＦＯメモリ２１から解像度変換回路１４への出力２５が停止していても、ＦＩＦＯメモリ２１に空きがあればＲＡＷ／ＹＣ変換回路２０は処理を続行できる。
【００５７】
このように、ＲＡＷ／ＹＣ変換回路２０と解像度変換回路１４の間にＦＩＦＯメモリ２１を挿入し、解像度変換回路１４の動作クロックをＲＡＷ／ＹＣ変換回路２０よりも速くすることにより、全体として効率良く信号処理することができる。
【００５８】
次に、図３は、解像度変換回路１４を中心とする信号処理回路のブロック図であり、さらに解像度変換回路１４の構成を示すものである。図３において、４１は画素数変換処理回路、４２はフイルタ処理回路、４３は時分割制御回路、４４はメモリ書込回路、４５は水平フイルタ位相情報、４６は垂直フイルタ位相情報、４７は入力水平シフト信号、４８は出力水平シフト信号、５０は出力垂直シフト信号、５１は出力画像切替信号、５２は出力画素データ、５３は入力ライン更新信号である。なお、画素数変換処理回路４１と時分割制御回路とは、フィルタ処理回路４２を制御する制御回路を構成する。また、水平フイルタ位相情報４５、垂直フイルタ位相情報４６、入力水平シフト信号４７、出力水平シフト信号４８、５０は出力垂直シフト信号５０、出力画像切替信号５１および入力ライン更新信号５３は、本発明の制御回路が出力する制御信号の一例である。
【００５９】
ここで、フイルタ処理回路４２は、ＹＣ処理回路１３の出力であるＹＣデータ２５を入力し、画素およびラインの補間または間引きを行い、さらに画素およびラインの補間または間引きを行った画像が全体として連続して見えるようにするためのフイルタ処理を行うものであり、ＹＣデータ２５により構成される画像を拡大または縮小して出力画素データ５２を算出した後、その出力画素データ５２をメモリ書込回路４４に出力するものである。また、フィルタ処理は、画素数変換処理回路４１から出力される水平フイルタ位相情報４５および垂直フイルタ位相情報４６に基づいて生成されたタップ係数に応じてなされるものである。
【００６０】
ここで、解像度変換回路１４が併行して出力する二つの画像のうち、一方を出力画像Ａ、他方を出力画像Ｂとする。なお、第１の出力画像としての出力画像Ａは前述の記録用画像であり、第２の出力画像としての出力画像Ｂは前述の表示用画像である。すると、出力画像Ａと出力画像Ｂとがライン単位で時分割多重された状態で、出力画素データ５２としてフイルタ処理回路４２から出力されることとなる。
【００６１】
また、画素数変換処理回路４１は、フィルタ処理回路４２におけるフィルタ処理を制御するものであり、そのために、水平フィルタ位相情報４５、垂直フィルタ位相情報４６、入力水平シフト信号４７、出力水平シフト信号４８および出力垂直シフト信号５０をフィルタ処理回路４２に出力するものである。さらに、時分割処理制御回路４３の処理時に必要な出力シフト出力信号５０を時分割処理制御回路４３に出力するものである。さらに、画素数変換処理回路４１は、時分割処理制御回路４３から出力される出力画像切替信号５１を受信し、その出力画像切替信号５１に応じて、水平フィルタ位相情報４５および垂直フィルタ位相情報４６を算出する機能も有する。
【００６２】
なお、解像度変換の際に画素およびラインの補間処理または間引き処理が必要なのは、解像度変換には画素数の変化を伴うためである。具体的には、画像の拡大を行うときには、画素数およびライン数を多くする必要があるため、画素およびラインの補間処理が必要となる。これに対して、画像の縮小を行うときには、画素数およびライン数を少なくする必要があるため、画素およびラインの間引き処理が必要となる。
【００６３】
また、時分割処理制御回路４３は、出力画像切替信号５１と画素数変換処理回路４１から出力される出力垂直シフト信号５０とに基づいて、入力ライン更新信号５３および新たな出力画像切替信号５１を算出し出力するものである。具体的には、時分割処理制御信号回路４３は、図４の状態遷移表に従って出力するものである。すなわち、出力垂直シフト信号５０が論理値１であり、時分割処理制御回路４３が出力している出力画像切替信号５１が論理値０であれば、入力ライン更新信号５３は論理値０、出力画像切替信号５１は論理値０である状態１にとどまり、出力垂直シフト信号５０が論理値０、出力画像切替信号５１が論理値０であれば、入力ライン更新信号５３は論理値０、出力画像切替信号５１は論理値１である状態２に遷移し、出力垂直シフト信号５０が論理値１、出力画像切替信号５１が論理値１であれば、入力ライン更新信号５３は論理値０、出力画像切替信号５１は論理値１である状態３にとどまり、出力垂直シフト信号５０が論理値０、出力画像切替信号５１が論理値１であれば、入力ライン更新信号５３は論理値１、出力画像切替信号５１は論理値０である状態４に遷移する。
【００６４】
また、メモリ書込回路４４は、出力画像切替信号５１に応じて出力画素データ５２を分離し、記憶回路１２の二つの異なる領域に振り分けて記録する。具体的には、出力画像切替信号５１として論理値０を受信しているときに、記憶回路１２へ新たなラインの書き込みを開始するときには、出力画像Ａとして記憶回路１２に出力し、これに対して、出力画像切替信号５１として論理値１を受信しているときに、記憶回路１２へ新たなラインの書き込みを開始するときには、出力画像Ｂとして記憶回路１２に出力する。なお、本発明の実施の形態１に係るデジタルスチルカメラにおいては、出力画像Ａは圧縮変換回路１５に読み出されてＪＰＥＧ圧縮される記録用画像であり、一方、出力画像Ｂは表示回路１７に読み出されてモニター（図示省略）に表示される表示用画像である。
【００６５】
なお、解像度変換回路１４はライン単位で出力画像を切替えつつ解像度変換するので、ＹＣ処理回路１３が入力画像を普通に処理するものであってＹＣ処理回路１３の出力２５におけるラインが入力画像全体の横幅に相当する場合でも、ＹＣ処理回路１３が入力画像を小画像に分割して読出して処理するものであってＹＣ処理回路１３の出力２５におけるラインが小画像の横幅に相当する場合でも、解像度変換回路１４の動作は同様である。入力画像を小画像に分割すればラインメモリ５５乃至５７の容量が縮小され、引き換えにメモリ書込回路４４のアドレス制御は複雑になるが、ラインメモリ５５乃至５７が縮小されても解像度変換の操作には本質的な変更はなく、メモリ書込回路４４の動作は解像度変換回路１４の動作とは独立したものなので、詳細な説明は割愛する。
【００６６】
次に、図５はフイルタ処理回路４２の内部構成を示すブロック図である。図５において、５５乃至５７はラインメモリ、５８はアドレス制御回路、５９はスイッチ回路、６０は係数発生器、６１乃至６３は乗算器、６４は加算器、６５乃至６７はレジスタ、６８乃至７０は乗算器、７１は係数発生器、７２は加算器、７３はＡＮＤ回路、７４はレジスタ、５９ａ，５９ｂ，５９ｃはスイッチ回路５９の入力ポート、５９ｘ，５９ｙ，５９ｚはスイッチ回路５９の入力ポートである。
【００６７】
ここで、ラインメモリ５５乃至５７はそれぞれ１ライン分の記憶容量を有し、アドレス制御回路５８がラインメモリ５５乃至５７の書込みアドレスと読出しアドレスとを制御する。これにより、３本のラインメモリをカスケード接続したものと同様の動作が出来る。また、アドレス制御回路５８は、論理値１の入力ライン更新信号５３を受信すると、ラインメモリ５５乃至５７のいずれか一つに新たな入力ラインのＹＣデータ２５を記憶させる。
【００６８】
また、スイッチ回路５９は三つの入力ポート５９ａ，５９ｂ，５９ｃと三つの出力ポート５９ｘ、５９ｙ、５９ｚとを持つ切替え回路であり、アドレス制御回路５８の制御により入力ポート５９ａ乃至ｃと出力ポート５９ｘ乃至ｚとの間の接続を切替えるものである。この切替えは、常に、最前にラインメモリ５５乃至５７のいずれかに書き込まれたラインのＹＣデータ２５が乗算器６１に入力され、次に書き込まれたＹＣデータ２５が乗算器６２に入力され、最新に書き込まれたＹＣデータ２５が乗算器６３に入力されるように行われる。例えば、ラインメモリ５５乃至５７がそれぞれ入力画像の４、５、６ライン目のデータを記憶している時には、入力ポート５９ａを出力ポート５９ｘに、入力ポート５９ｂを出力ポートｙに、入力ポート５９ｃを出力ポート５９ｚにそれぞれ接続し、ラインメモリ５５乃至５７がそれぞれ入力画像の７、５、６ライン目のデータを記憶している時には、入力ポート５９ａを出力ポート５９ｚに、入力ポート５９ｂを出力ポートｘに、入力ポート５９ｃを出力ポート５９ｙにそれぞれ接続するよう、アドレス制御回路５８はスイッチ回路５９を制御する。
【００６９】
なお、ラインメモリ５５乃至５７とスイッチ回路５９と乗算器６１乃至６３と加算器６４とは一体となってトランスバーサルフイルタを構成する。ここで、トランスバーサルフイルタとは、遅延回路により信号を遅延し、遅延量が異なる複数の信号にタップ係数と呼ばれる係数を掛け合わせて合計することにより重み付け加算する信号処理回路である。
【００７０】
また、解像度変換とは、トランスバーサルフイルタを用いたリサンプリングをいい、リサンプリングでは複数の入力画素データから入力画素と異なる位置にある出力画素のデータを得る処理を行う。
【００７１】
また、ラインメモリ５５乃至５７とスイッチ回路５９は遅延量が１ラインずつ異なる三つの画素のデータ、すなわち垂直方向の座標が１ラインずつ異なる三つの画素のデータを出力しているので、ラインメモリ５５乃至５７、スイッチ回路５９、乗算器６１乃至６３および加算器６４からなるトランスバーサルフイルタは、垂直方向のリサンプリングすなわち解像度変換を行う垂直フイルタである、と言える。
【００７２】
また、係数発生器６０は垂直フイルタ位相情報４６に従ってタップ係数を生成するものであり、ＲＯＭ等により簡単に構成されるものである。重み付け加算は乗算器６１乃至６３が１ラインづつ遅延された三つの画像データにそれぞれタップ係数を掛け合わせ、乗算器６１乃至６３の出力を加算器７２で合計することにより行われる。
【００７３】
また、レジスタ６５乃至６７はシフトレジスタを構成し、レジスタ６５乃至６７、乗算器６８乃至７０および加算器７２は、水平方向の解像度変換を行う水平フィルタを構成する。また、係数発生器７１は水平フイルタ位相情報４５に応じてタップ係数を生成している。さらに、乗算器６８乃至７０が１クロックづつ遅延された三つの画像データにそれぞれタップ係数を掛け合わせ、加算器７２が乗算器６８乃至７０の出力を合計することにより重み付け加算を行う。
【００７４】
また、ＡＮＤ回路７３は出力水平シフト信号４８と出力垂直シフト信号５０との論理積を出力するものであり、レジスタ７４は、ＡＮＤ回路７３の出力が論理値１であるとき、加算器７２の出力を出力画素データ５２として出力するものである。
【００７５】
なお、水平方向に補間を行って画素数を増やす場合は、入力水平シフト信号４７を止めてレジスタ６５乃至６７で構成されるシフトレジスタをシフトしない状態のままで、出力水平シフト信号４８を１回余分に出力する。これにより、出力画素数を入力画素数よりも１画素だけ多くできる。逆に水平方向に間引きを行って画素数を減らす場合は、出力水平シフト信号４８を出さないで入力水平シフト信号４７を一回送る。これにより、出力画素数を入力画素数よりも１画素だけ少なくできる。
【００７６】
同様に、垂直方向に補間を行ってライン数を増やす場合は、入力ライン更新信号５３を止めてラインメモリ５５乃至５７を更新しない状態のままで、１ライン余分に出力することにより、出力ライン数を入力ライン数よりも１ラインだけ多くできる。これに対して、垂直方向に間引きを行ってライン数を減らす場合は、出力垂直シフト信号５０を止めてＡＮＤ回路７３の働きによりデータ出力を１ラインのあいだ停止し、入力ライン更新信号５３として１ラインの間論理値１を出力しておくことにより、出力ライン数を入力ライン数よりも１ラインだけ少なくできる。
【００７７】
次に、図６は画素数変換処理回路４１の構成を示すブロック図である。図６において、７５は第１の垂直増分レジスタとしての垂直増分レジスタ、７６は第２の垂直増分レジスタとしての垂直増分レジスタ、７７は第１の出力画素垂直座標レジスタとしての出力画素垂直座標レジスタＡ、７８は第２の出力画素垂直座標レジスタとしての出力画素垂直座標レジスタＢ、８５と８６は水平増分レジスタ、８７と８８は出力画素水平座標レジスタ、７９と８９はスイッチ回路、８０と９０は加算器、８１は入力画素垂直座標レジスタ、９１は入力画素水平座標レジスタ、８２と９２はインクリメンタ、８３は垂直座標比較器である。また、７９ａ乃至ｆはスイッチ回路７９の切替え端子、７９ｘ乃至ｚはスイッチ回路７９の固定端子、８９ａ乃至ｆはスイッチ回路８９の切替え端子、８９ｘ乃至ｚはスイッチ回路８９の固定端子である。
【００７８】
ここで、垂直増分レジスタＡ７５は入力画像から出力画像Ａに変換するときの縦倍率に対応するライン間距離δ１を記憶するものであり、垂直増分レジスタＢ７６は入力画像から出力画像Ｂに変換するときの縦倍率に対応するライン間距離δ２を記憶するものである。なお、δ１は第１の増分情報といい、δ２は第２の増分情報という。また、垂直増分レジスタＡ８５は入力画像から出力画像Ａに変換するときの横倍率に対応する画素間距離を記憶するものであり、垂直増分レジスタＢ８６は入力画像から出力画像Ｂに変換するときの横倍率に対応する画素間距離を記憶するものである。
【００７９】
また、出力画像垂直座標レジスタＡ７７は出力画像Ａについて解像度変換処理の対象となっているラインの垂直座標を示すデータ（β１）を記憶するレジスタであり、切替え端子７９ｄから出力垂直シフト信号５０を受信したときに加算器８０の出力を記憶するものである。また、出力画像垂直座標レジスタＢ７８は出力画像Ｂについて解像度変換処理の対象となっているラインの垂直座標を示すデータ（β２）を記憶するレジスタであり、切替え端子７９ｆから出力垂直シフト信号５０を受信したときに加算器８０の出力を記憶するものである。また、出力画像水平座標レジスタＡ８７は出力画像Ａについて解像度変換処理の対象となっている画素の水平座標を示すデータを記憶するレジスタであり、切替え端子８９ｄから出力水平シフト信号４８を受信したときに加算器９０の出力を記憶するものである。また、出力画像水平座標レジスタＢ８８は出力画像Ｂについて解像度変換処理の対象となっている画素の水平座標を示すデータを記憶するレジスタであり、切替え端子８９ｆから出力水平シフト信号４８を受信したときに加算器９０の出力を記憶するものである。
【００８０】
また、スイッチ７９は、出力画像切替信号５１が論理値０の時は、切替え端子７９ａを固定端子７９ｘに、切替え端子７９ｃを固定端子７９ｙに、切替え端子７９ｄを固定端子７９ｚにそれぞれ接続し、出力画像切替信号５１が論理値１の時は、切替え端子７９ｂを固定端子７９ｘに、切替え端子７９ｅを固定端子７９ｙに、切替え端子７９ｆを固定端子７９ｚにそれぞれ接続するものである。同様に、スイッチ８９は、出力画像切替信号５１が論理値０の時は、切替え端子８９ａを固定端子８９ｘに、切替え端子８９ｃを固定端子８９ｙに、切替え端子８９ｄを固定端子８９ｚにそれぞれ接続し、出力画像切替信号５１が論理値１の時は、切替え端子８９ｂを固定端子８９ｘに、切替え端子８９ｅを固定端子８９ｙに、切替え端子８９ｆを固定端子８９ｚにそれぞれ接続するものである。
【００８１】
これにより、出力画像切替信号５１が論理値０の時は、垂直増分レジスタＡ７５および出力画素垂直座標レジスタＡ７７に記憶されている情報が垂直座標比較回路８３に出力され、水平増分レジスタＡ８５および出力画素水平座標レジスタＡ８７に記憶されている情報が水平座標比較回路９３に出力される。これに対して、出力画像切替信号５１が論理値１の時は、垂直増分レジスタＢ７６および出力画素垂直座標レジスタＢ７８に記憶されている情報が垂直座標比較回路８３に出力され、水平増分レジスタＢ８５および出力画素水平座標レジスタＢ８７に記憶されている情報が水平座標比較回路９３に出力される。
【００８２】
また、加算器８０は固定端子７９ｘの出力と固定端子７９ｙの出力とを加算するものであり、加算器９０は固定端子８９ｘの出力と固定端子８９ｙの出力とを加算するものである。
【００８３】
また、入力画素垂直座標レジスタ８１は、解像度変換処理によってライン生成するときに元データとなる入力画像のラインの内中間のアドレスのラインの垂直座標を示すデータ（α）を記憶するレジスタであり、入力ライン更新信号５３を受信したときに加算器８２の出力を記憶するものである。同様に、入力画素水平座標レジスタ９１は、解像度変換処理によって画素生成するときに元データとなる入力画像の画素の内中間のアドレスの画素の水平座標を示すデータを記憶するレジスタであり、入力水平シフト信号４７を受信したときに加算器９２の出力を記憶するものである。
【００８４】
また、加算器８２は、入力画素垂直座標レジスタ８１の出力を１だけインクリメントして、入力画素垂直座標レジスタ８１および垂直座標比較回路８３に出力するものであり、加算器９２は、入力画素水平座標レジスタ９１の出力を１だけインクリメントして、入力画素水平座標レジスタ９１および水平座標比較回路９３に出力するものである。
【００８５】
また、垂直座標比較回路８３は、入力画素垂直座標レジスタ８１の出力（α）および固定端子７９ｙの出力（β）を入力して、出力垂直シフト信号５０を算出して出力するものである。
【００８６】
ここで、垂直座標比較回路８３は、
α−０．５＜β≦α−０．５　　　　　（式１）
が成立するときに出力垂直シフト信号５０として論理値１を出力し、式１が成立しないときは出力垂直シフト信号５０として論理値０を出力する。
【００８７】
また、水平座標比較回路９３は、入力画素水平座標レジスタ９１の出力、固定端子８９ｙの出力、加算器９０の出力および加算器９２の出力を入力して、入力水平シフト信号４７および出力水平シフト信号４８とを算出して出力するものであり、具体的動作は従来の解像度変換回路と同様であるので説明を省略する。
【００８８】
次に、図７は、入力画像を縮小して出力画像を得る場合の解像度変換回路１４における画素変換の動作を説明するための模式図である。なお、入力画像を縮小して出力画像を得る場合、入力画像の画素数およびライン数を削減する必要があり、そのために解像度変換回路１４が入力画像に対して行う処理を間引き処理という。図７（ａ）は、入力画像のライン位置（ラインの垂直座標）を示す模式図であり、横軸がラインの位置を表す。なお、ラインの位置（座標）は、入力画像の隣接ライン間を１にするように規格化されている。また、Ｙ＋０、Ｙ＋１、・・・は入力画像のラインのアドレスを示す番号である。
【００８９】
また、図７（ｂ）は、出力画像のライン位置（ラインの垂直座標）を示す模式図であり、横軸がラインの位置を表す。また、Ａ＋０、Ａ＋１、・・・は出力画像のラインのアドレスを示す番号である。なお、ラインの位置（座標）は、入力画像のフレームのサイズに出力画像のフレームのサイズを同一にするように規格化した結果得られるものである。従って、入力画像を縮小して出力画像を得る場合には、ライン数を減少させることとなるため、ライン間距離δは１より大きくなる。例えば、入力画像を縦倍率として１／２倍して出力画像を得る場合には、δは２となる。
【００９０】
また、図７（ｃ）は、入力画素垂直座標レジスタ８１に記憶されている入力画像のラインの垂直座標をラインのアドレスで示した模式図である。なお、以下の説明では、この入力画素垂直座標レジスタ８１に記憶されている入力画像のラインの垂直座標をαと表すこととする。
【００９１】
また、図７（ｄ）は、垂直フィルタ位相情報４６が表すラインをそのアドレス番号で示した模式図である。垂直フィルタ位相情報４６は出力画像のラインの垂直座標を表すものである。なお、以下の説明では、この垂直フィルタ位相情報４６をβと表すこととする。
【００９２】
また、図７（ｅ）は、αとβとの間の相関を表す模式図である。具体的には、αとβとの間に、式１の関係が成立するときに論理値として１となり、式１の関係が不成立のときに論理値０となる。つまり、入力画像のラインの垂直座標αを中心とした±０．５の範囲内のラインを出力画像として出力するときは、論理値１となるのである。
【００９３】
また、図中の矢印は、矢印の発生元のラインの画素から矢印の指示先のラインの矢印の発生元のラインの画素に対応した画素を生成することを示している。例えば、Ａ＋１のラインの各画素は、Ｙ＋１を中心とするＹ＋０乃至Ｙ＋２の３ラインの各画素から生成されることを示している。
【００９４】
さらに、具体的に図９を用いて説明する。図９は入力ラインＹ＋０、Ｙ＋１、Ｙ＋２および出力ラインＡ＋１の画素構成を示す模式図である。図９において、Ｙ１１、Ｙ１２、・・・はラインＹ＋１の画素を示し、同様に、Ｙ２１、Ｙ２２、・・・はラインＹ＋２の画素、Ｙ３１、Ｙ３２、・・・はラインＹ＋３の画素、Ａ１１、Ａ１２、・・・はラインＡ＋１の画素をそれぞれ示している。上述したラインＡの生成は、Ｙ１１、Ｙ２１およびＹ３１のそれぞれの画素データに係数発生器６０から発生されるタップ係数を乗算器６１乃至６３で乗算して得られる値を加算器６４で加算することにより得られる。次に、加算器６４で得られた画素Ａ１１はレジスタ６５に出力される。同様にして、Ａ１２は、Ｙ１２、Ｙ２２、Ｙ３２から生成され、Ａ１１、Ａ１２、Ａ１３、・・・の順番で順次処理される。
【００９５】
次に、図９は、入力画像を拡大して出力画像を得る場合の解像度変換回路１４における画素変換の動作を説明するための模式図である。なお、入力画像を拡大して出力画像を得る場合、入力画像の画素数およびライン数を増加させる必要がある。また、そのために解像度変換回路１４が入力画像に対して行う処理を補間処理という。図９（ａ）は、入力画像のライン位置（ラインの垂直座標）を示す模式図であり、横軸がラインの位置を表す。また、図９（ｂ）は、出力画像のライン位置（ラインの垂直座標）を示す模式図であり、横軸がラインの位置を表す。また、入力画像を拡大して出力画像を得る場合には、ライン数を増加させることとなるため、ライン間距離δは１より小さくなる。例えば、入力画像を縦倍率として２倍にして出力画像を得る場合には、δは１／２となる。
【００９６】
また、図９（ｃ）は、入力画素垂直座標レジスタ８１に記憶されている入力画像のラインの垂直座標すなわちαをラインのアドレス番号で示した模式図であり、図９（ｄ）は、垂直フィルタ位相情報４６すなわちβをラインのアドレス番号で示した模式図である。
【００９７】
また、図９（ｅ）は、図７（ｅ）と同様にαとβとの間の相関を表す模式図であり、図中の矢印は、図７中の矢印と同様の内容を意味する。
【００９８】
図９において、αがラインＹ＋２の垂直座標の値であり、βがラインＡ＋２の垂直座標の値であるとき、式１の関係が成立し、垂直座標比較回路８３は、そのことを判定して、フィルタ処理回路４２はラインＹ＋１、Ｙ＋２、Ｙ＋３からラインＡ＋２を生成する。その後、画素数変換処理回路４１は、αをラインＹ＋２の垂直座標の値のまま維持しつつ、βをラインＡ＋３の垂直座標の値に更新して、ラインＡ＋２の生成が終了するまでその状態で待機する。ラインＡ＋２の生成終了後、ラインＡ＋３がフィルタ処理回路４２で生成される。従って、ラインＡ＋２もラインＡ＋３もラインＸ＋１、Ｘ＋２、Ｘ＋３から生成され、出力画像のライン数は入力画像のライン数よりも増加することとなる。但し、ラインＡ＋２を生成するときのタップ係数と、ラインＡ＋３を生成するときのタップ係数とは異なるので、ラインＡ＋２の出力画素データ５２とラインＡ＋３の出力画素データ５２とは異なる。
【００９９】
次に、本発明の実施の形態１に係るデジタルスチルカメラの解像度変換処理の手順を図１０を用いて説明する。図１０は、入力画像から出力画像Ａおよび出力画像Ｂを生成するときの解像度変換回路１４の動作を示したフローチャートである。
【０１００】
まず、入力画素垂直座標レジスタ８１に入力画像のフレームの先頭ラインの垂直座標の値をαとして記録し、出力画素垂直座標レジスタＡ７７に出力画像Ａのフレームの先頭ラインの垂直座標の値をβ１として記録し、出力画素垂直座標レジスタＢ７８に出力画像Ｂのフレームの先頭ラインの垂直座標の値をβ２として記録することによって、初期化を行う。このとき、垂直増分レジスタＡ７５には出力画像Ａに対応した画素間距離δ１を記録し、垂直増分レジスタＢ７６には出力画像Ｂに対応した画素間距離δ２を記録する。また、初期状態として、スイッチ回路７９は、固定端子７９ｘが切替え端子７９ａと、固定端子７９ｙが切替え端子７９ｃと、固定端子７９ｚが切替え端子７９ｄと、それぞれ接続されている状態をとる。同様に、スイッチ回路８９は、固定端子８９ｘが切替え端子８９ａと、固定端子８９ｙが切替え端子８９ｃと、固定端子８９ｚが切替え端子８９ｄと、それぞれ接続されている状態をとる。また、時分割処理制御回路４３は出力画像切替信号５１の初期値として論理値０を出力しておく（処理Ｓ１）。
【０１０１】
なお、δ１およびδ２は、上述のδと同様に、入力画像のフレームサイズと出力画像のフレームサイズとを、入力画像の画素間距離が１になるように規格化した状態で、算出される画素間距離である。例えば、出力画像Ａの縦倍率を１．５倍とし、出力画像Ｂの縦倍率を０．７５倍とするときには、δ１は２／３となり、δ２は４／３となる。
【０１０２】
次に、垂直座標比較回路８３は、入力画素座標レジスタ８１からαを読出し、出力画素座標レジスタＡ７７に記録されたβ１を読出し、それらが式１の関係を満たすか否かを判定する（処理Ｓ２）。その結果、式１の関係を満たす場合には、垂直座標比較回路８３は出力垂直シフト信号５０として論理値１を出力し、それを受けて時分割処理制御回路４３は、出力画像切替信号５１として論理値０、入力ライン更新信号５３として論理値０を出力する。一方、式１の関係を満たさない場合には、垂直座標比較回路８３が出力垂直シフト信号として論理値０を出力し、それを受けて時分割処理制御回路４３が、出力画像切替信号５１として論理値１、入力ライン更新信号５３として論理値０を出力する。
【０１０３】
次に、処理Ｓ２において、式１が成立すると判定した場合にはその状態で待機する（処理Ｓ３）。そして、そのときに生成されているラインについての処理が終了した時点で、β１が示すラインについて生成を開始する（処理Ｓ４）。それと同時に、出力画素垂直座標レジスタＡ７７が、出力垂直シフト信号５０を受信して、β１からβ１＋δ１に更新して新たなβ１とし（処理Ｓ５）、処理Ｓ２に帰還する。
【０１０４】
一方、処理Ｓ２において、式１が成立しないときは、スイッチ回路７９、８９が出力画像切替信号５１を受信して切替わり（処理Ｓ６）、αとβ２との間で式１が成立するか否かが判定される（処理Ｓ７）。その結果、式１の関係を満たす場合には、垂直座標比較回路８３は出力垂直シフト信号５０として論理値１を出力し、それを受けて時分割処理制御回路４３は、出力画像切替信号５１として論理値１を出力し、入力ライン更新信号５３として論理値０を出力する。一方、式１の関係を満たさない場合には、垂直座標比較回路８３が出力垂直シフト信号として論理値０を出力すると共に、時分割処理制御回路４３が、出力画像切替信号５１として論理値０を出力し、入力ライン更新信号５３として論理値１を出力する。
【０１０５】
次に、処理Ｓ７において、式１の関係が成立すると判定された場合にはその状態で待機し（処理Ｓ８）、そのときに生成されているラインについての処理が終了した時点で、β２が示すラインについて生成を開始する（処理Ｓ４）。それと同時に、出力画素垂直座標レジスタＢ７８が、出力垂直シフト信号５０を受信して、β２からβ２＋δ２に更新して新たなβ２とし（処理Ｓ１０）、処理Ｓ７に帰還する。
【０１０６】
一方、処理Ｓ７において、式１が成立しないときは、入力画素垂直座標レジスタ８１が入力ライン更新信号５３を受信してαをα＋１に更新して新たなαとし（処理Ｓ１１）、スイッチ回路７９、８９が出力画像切替信号５１を受信して切替わり（処理Ｓ１２）、処理Ｓ２に帰還する。
【０１０７】
以上の動作を１フレーム分について入力画像のライン毎に繰り返すことにより、入力画像から出力画像Ａと出力画像Ｂとをそれぞれ１フレームづつ得ることができる。
【０１０８】
次に、解像度変換の処理タイミングについて図１１を用いて説明する。図１１は、入力画像に対して縦倍率１．５倍の出力画像Ａおよび縦倍率０．７５倍の出力画像Ｂを生成する際の、各ラインの垂直座標の位置関係と各処理信号のタイミングを示した模式図である。なお、以下の説明においては、垂直方向のフィルタ処理のみ説明し、水平方向のフィルタ処理に関しては従来の技術と同様なので説明を省略する。
【０１０９】
ここで、図１１（ａ）は、入力画像の各ラインの位置を示す模式図であり、Ｙ＋０、Ｙ＋１、・・・は各ラインのアドレス番号を示す。また、図１１（ｂ）は、出力画像Ａの各ラインの位置を示す模式図であり、Ａ＋０、Ａ＋１、・・・は各ラインのアドレス番号を示す。図１１（ｃ）は、出力画像Ｂの各ラインの位置を示す模式図であり、Ｂ＋０、Ｂ＋１、・・・は各ラインのアドレス番号を示す。なお、入力画像の各ライン間の距離は１であり、出力画像Ａの各ライン間の距離は２／３であり、出力画像Ｂの各ライン間の距離は４／３である。
【０１１０】
また、図１１（ｄ）はαの値の時間変化を示したタイミングチャートであり、図１１（ｅ）はβ１の値の時間変化を示したタイミングチャートであり、図１１（ｆ）はβ２の値の時間変化を示したタイミングチャートであり、図１１（ｇ）は出力画像切替信号５１の時間変化を示したタイミングチャートである。なお、αは、入力画素垂直座標レジスタ８１に記憶されている値であり、入力画素のラインの垂直座標を示すものである。また、β１は、出力画素垂直座標レジスタＡ７７に記憶されている値であり、出力画素Ａのラインの垂直座標を示すものである。また、β２は、出力画素垂直座標レジスタＢ７８に記憶されている値であり、出力画素Ｂのラインの垂直座標を示すものである。
【０１１１】
また、図１１（ｈ）は、出力画像データ５２として、出力画像のどちらを出力しているかを各ラインのアドレスで示したタイミングチャートである。また、図１１（ｉ）は入力垂直シフト信号４９の時間変化を示すタイミングチャートであり、図１１（ｊ）は出力垂直シフト信号５０の時間変化を示すタイミングチャートであり、図１１（ｋ）は入力ライン更新信号５３の時間変化を示すタイミングチャートである。
【０１１２】
まず、入力画素垂直座標レジスタ８１がラインＹ＋０の座標値を記憶し、出力画素垂直座標レジスタＡ７７がラインＡ＋０の座標値をβ１として記憶し、出力画素垂直座標レジスタＢ７８がラインＢ＋０の座標値をβ２として記憶する。そして、垂直増分レジスタＡ７５がδ１として２／３を記憶し、垂直増分レジスタＢ７６がδ２として４／３を記憶する。さらに、スイッチ回路７９および８９は出力画像Ａを生成できるように各端子を接続する（処理Ｓ１）。
【０１１３】
次に、ラインＹ＋０とラインＡ＋０との位置関係から式１が成立すると垂直座標比較回路８３で判定し（処理Ｓ２）、その時にフィルタ処理中のラインがないため（処理Ｓ３）、ラインＡ＋０について生成を開始する（処理Ｓ４）と共に、β１＋δ１を新たなβ１として出力画素垂直座標レジスタＡ７７に記憶させる。次に、ラインＹ＋０とラインＡ＋１との位置関係から式１が成立しないと垂直座標比較回路８３で判定し（処理Ｓ２）、スイッチ回路７９、８９がスイッチを切替え、ラインＹ＋０とラインＢ＋０との位置関係から式１が成立すると垂直座標比較回路８３で判定し（処理Ｓ２）、その状態で待機する（処理Ｓ８）。このとき（Ｔ０）、垂直座標比較回路８３は出力垂直シフト信号として論理値１を出力し、これを受信して時分割処理制限回路４３はライン更新信号５３として論理値０および出力画像切替信号５１として論理値１を出力する。
【０１１４】
次に、ラインＡ＋０のフィルタ処理が終了するとラインＢ＋０についてフィルタ処理を開始する（処理Ｓ９）と共に、β２＋δ２を新たなβ２として更新する（処理Ｓ１０）。すると、ラインＹ＋０とラインＢ＋１との位置関係から式１が成立しないことを垂直座標比較回路８３で判定する（処理Ｓ７）。このとき（Ｔ１）、出力垂直シフト信号として論理値１、ライン更新信号５３として論理値１および出力画像切替信号５１として論理値０がそれぞれ出力される。これにより、αからα＋１に更新して新たなαとし（処理Ｓ１１）、スイッチ回路７９、８９はスイッチを切替える（処理Ｓ１２）。そして、ラインＹ＋１とラインＡ＋１との位置関係により式１が成立すると判定し（処理Ｓ２）、その状態で待機する（処理Ｓ３）。
【０１１５】
次に、ラインＢ＋０のフィルタ処理が終了すると、ラインＡ＋１について生成が開始される（処理Ｓ４）と共に、β１をβ１＋δ１に更新し新たなβ１とする（処理Ｓ５）。すると、ラインＹ＋１とラインＡ＋２との位置関係から式１が不成立であることを判定し（処理Ｓ２）、出力画像切替信号５１が論理値１となってスイッチ回路７９、８９が切り替わり（処理Ｓ６）、ラインＹ＋１とラインＢ＋１との位置関係から式１が不成立であることを判定する（処理Ｓ７）。このとき（Ｔ３）、出力画像切替信号５１は論理値０となり、出力垂直シフト信号５０は論理値０となり、入力ライン更新信号は論理値１となる。これにより、αがα＋１に更新され新たなαとなる（処理Ｓ１１）と共に、スイッチ回路７９、８９がスイッチを切替え（処理Ｓ１２）、ラインＹ＋２とラインＡ＋２との位置関係から式１が成立すると判定し（処理Ｓ２）、この状態で待機する（処理Ｓ３）。
【０１１６】
次に、ラインＡ＋１の生成が終了すると、上記と同様の動作により、ラインＡ＋２、ラインＡ＋３、ラインＢ＋１、ラインＡ＋４、・・・の順番で順次出力画像のラインが生成される。
【０１１７】
次に、解像度変換回路１４を用いたデジタルスチルカメラの動作タイミングについて図１２を用いて説明する。図１２は、本発明の実施の形態１に係るデジタルスチルカメラの記憶回路１６において、データをアクセスするアドレスの時間変化を示した模式図である。図１２において、３０は時間を示す横軸、３１はアドレスを示す縦軸、３２はＲＡＷデータの書込みアドレスの軌跡、３３はＲＡＷデータの読出しアドレスの軌跡、３６は記録用画像（出力画像Ａ）の書込みアドレスの軌跡、３７は圧縮変換回路１５による記録用画像の読み出しアドレスの軌跡、３９は表示用画像（出力画像Ｂ）の書込みアドレスの軌跡である。
【０１１８】
まず、撮像回路１１で生成されたＲＡＷデータが書き込まれ（軌跡３２）、これに続いてＹＣ処理時に用いるためにＲＡＷデータが読み出され（軌跡３３）、読み出されたＲＡＷデータはＹＣ処理回路１３でＹＣデータに変換され、解像度変換回路１４に出力される。そして、解像度変換された出力画像データ５２は、記憶回路１２の出力画像Ａ用のアドレスに記憶される（軌跡３６）と共に、出力画像Ｂ用のアドレスに記憶される（軌跡３９）。最後に、出力画像Ａ用のＹＣデータが読み出されて、圧縮変換回路１５で圧縮データに変換される。
【０１１９】
以上の動作を従来のデジタルスチルカメラの動作（図１４参照）と比較すれば明らかなように、ＹＣ処理回路１３の出力を一旦、記憶回路１２に書込み、記憶回路１２から読み出した画像を解像度変換回路１４で処理する工程を２回行う場合と比較して、記憶回路１２へのアクセス量が大きく減少する。メモリアクセスが少なくなると、メモリアクセスがボトルネックとなって処理が遅延する恐れがなくなるし、メモリアクセスは電力の消費を伴うので、アクセスの減少により低消費電力化の効果も得られる。また前述のように記録用画像の書込み（軌跡３６）と表示用画像の書込み（軌跡３９）とを同時に行うことにより、両者を逐次実行する従来のデジタルスチルカメラより全体の処理が短時間で完了するので、連写を行う場合には、より短い撮影間隔を実現できる。
【０１２０】
以上のように、本発明の実施の形態１に係るデジタルスチルカメラでは、一方の出力画像のラインを出力しない時には処理をスキップすることにより、解像度変換の処理時間を全体として短縮することが出来る。この例では、ラインＹ＋０乃至Ｙ＋２の３ラインの入力に対して、ラインＡ＋０乃至Ａ＋３の出力画像Ａの４ラインとラインＢ＋０およびＢ＋１の出力画像Ｂの２ラインを生成する場合、ラインＡ＋０乃至Ａ＋３の生成に４ライン分の処理時間を必要とし、ラインＢ＋０およびＢ＋１の生成に２ライン分の処理時間を必要とし、合計６ライン分の処理時間を費やしている。これに対して従来の解像度変換回路を用いた場合には、ラインＡ＋０乃至Ａ＋３の出力画像Ａの４ラインを生成するのに必要な処理時間に加えて、ラインＢ＋０およびＢ＋１の出力画像Ｂの２ラインを生成する際にラインＹ＋０乃至Ｙ＋２の３ラインを入力する処理時間が必要であるので、合計７ライン分の処理時間を必要とする。
【０１２１】
以下に入力画像が１９２０ラインの画像、出力画像Ａは記録用の２８８０ラインの画像、出力画像ＢはＬＣＤ表示用の１２８０ラインの画像である場合を例として処理時間を比較してみる。従来の解像度変換回路では、出力画像Ａを生成する際には出力画像の生成の処理時間に律則されて２８８０ライン分の処理時間を要し、出力画像Ｂを生成する際には入力画像をラインメモリ５５乃至５７のいずれかに書込む処理時間に律則されて１９２０ライン分の処理時間を要し、合計で２８８０＋１９２０＝４８００ライン分の処理時間を要する。一方、本発明の実施の形態１に係る解像度変換回路１４では、出力画像Ａを生成する際には出力画像の生成の処理時間に律則されて２８８０ライン分の処理時間を要し、出力画像Ｂを生成する際にも出力画像の生成の処理時間に律則されて１２８０ライン分の処理時間を要し、処理時間は２８８０＋１２８０＝４１６０ライン分の処理時間を要する。
【０１２２】
このように、従来の解像度変換回路では入力画像を二回読み込むために処理時間が空費されるのに対し、本発明の実施の形態１に係る解像度変換回路１４を用いれば入力画像を１回読み込むだけで二つの出力画像が得られるので、解像度変換の処理時間を短縮できる。
【０１２３】
ここで、解像度変換回路１４の構成について検討してみると、この効果を得るために解像度変換回路１４に追加されたものは、二つ目の出力座標レジスタ７８、８８と二つ目の増分レジスタ７６、８６とスイッチ回路７９、８９と時分割処理制御回路４３だけであり、非常に多くのトランジスタ数を必要とするフイルタ処理回路４２には回路変更の必要が無い。一般的に、解像度変換回路１４のトランジスタの大半はフイルタ処理回路４２内の加算器６４、７２や乗算器６１、６２、６３、６８、６９、７０のために費やされるものである。従って、上記の追加回路は加算器や乗算器を含まない簡単なものばかりなので、本発明の実施の形態１に係る解像度変換回路１４の作製に必要な回路規模の増加は僅かであると言える。
【０１２４】
なお、以上の説明では、主としてデジタルスチルカメラについて説明したが、デジタルビデオカメラについても本発明の実施の形態１に係る解像度変換回路１４を用いて実現できる。
【０１２５】
また、本発明の実施の形態１における解像度変換回路１４は１つの入力画像から２つの出力画像を生成するものとして説明したが、１つの入力画像から２以上の複数の出力画像を生成するものであってもよい。その場合には、出力画素垂直レジスタ等を出力画像の数に合わせて増加させ、垂直座標比較回路８３および時分割処理制御回路４３の制御方法を適正化すればよい。
【０１２６】
また、本発明の実施の形態１における解像度変換回路１４は、入力画像の３つのラインに基づいて出力画像の１つのラインを生成するものであるが、解像度変換の元になる入力画像のライン数は何本でも構わず、その数に応じてフィルタ処理回路４２内のラインメモリの数を増減させれば良いのである。例えば、入力画像の２つのラインに基づいて出力画像の１つのラインを生成する場合、フィルタ処理回路４２はラインメモリを２つ備えればよく、入力画像の５つのラインに基づいて出力画像の１つのラインを生成する場合、フィルタ処理回路４２はラインメモリを５つ備えればよい。
【０１２７】
以上のように本発明の実施の形態１の構成によれば、入力画像の画像データがライン毎に入力され、入力された画像データを解像度変換するフィルタ処理回路と、フィルタ処理回路に入力された画像データに基づいて生成される画像データの出力画像およびラインを指定する制御信号を出力する制御回路とを備え、フィルタ処理回路は、制御回路から出力される制御信号により指定された出力画像のラインの画像データとして、フィルタ処理回路の解像度変換により得られる画像データを出力することにより、入力画像から複数の出力画像を併行して生成するようにしたため、解像度変換回路を複数有さないでも入力画像の読出し回数を少なくできるので、解像度変換処理を実現するための回路規模の増大を抑えつつ解像度変換処理の処理時間を短くすることができる。
【０１２８】
また、本発明の実施の形態１に係るデジタルスチルカメラまたはデジタルビデオカメラは、ＹＣ処理回路１３で変換されたＹＣデータを直接解像度変換して出力画像Ａおよび出力画像Ｂを生成する構成としたために、解像度変換回路１４にＹＣデータを一度読み出せば複数の出力画像を得られるので、処理速度を向上できると共に記憶回路１２へのメモリアクセスの回数を削減でき、消費電力も削減でき、全体として優れた性能を持つデジタルビデオカメラまたはデジタルスチルカメラを低価格で得ることができる。
【０１２９】
【発明の効果】
以上のように本発明は、回路規模の増大を抑えつつ解像度変換処理の処理時間を短くでき、かつ、メモリアクセスを低減して、回路全体のコスト上昇や消費電力の増大を抑制することができる解像度変換回路、それを用いたデジタルスチルカメラおよびデジタルスチルカメラを得ることができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデジタルスチルカメラの構成を示すブロック図
【図２】本発明の実施の形態１におけるＹＣ処理回路の構成を示すブロック図
【図３】本発明の実施の形態１における解像度変換回路の構成を示すブロック図
【図４】本発明の実施の形態１における時分割処理制御回路の出力方法を説明するための図
【図５】本発明の実施の形態１における画素数変換処理回路の構成を示すブロック図
【図６】本発明の実施の形態１におけるフイルタ処理回路の構成を示すブロック図
【図７】本発明の実施の形態１における解像度変換回路の補間処理を説明するための模式図
【図８】本発明の実施の形態１における解像度変換回路の補間処理または間引き処理を説明するための模式図
【図９】本発明の実施の形態１における解像度変換回路の間引き処理を説明するための模式図
【図１０】本発明の実施の形態１における解像度変換回路の補間処理または間引き処理を説明するためのフローチャート
【図１１】本発明の実施の形態１におけるデジタルスチルカメラの動作を説明するためのタイミングチャート
【図１２】本発明の実施の形態１におけるデジタルスチルカメラの記憶回路の書込みおよび読出しのアドレスの時間変化を示す模式図
【図１３】従来の解像度変換回路の構成を示すブロック図
【図１４】従来のデジタルスチルカメラの構成を示すブロック図
【図１５】従来のデジタルスチルカメラの記憶回路の書込みおよび読出しのアドレスの時間変化を示す模式図
【符号の説明】
１１　撮像回路
１２　記憶回路
１３　ＹＣ処理回路
１４　解像度変換回路
１５　圧縮変換回路
１６　記録回路
１７　表示回路
２０　ＲＡＷ／ＹＣ変換回路
２１　ＦＩＦＯメモリ
２２　クロック制御回路
４１　画素数変換処理回路
４２　フイルタ処理回路
４３　時分割制御回路
４４　メモリ書込回路
５５，５６，５７　ラインメモリ
５８　アドレス制御回路
５９，７９，８９　スイッチ回路
６０，７１　係数発生器
６１，６２，６３，６８，６９，７０　乗算器
６４，７２，８０，９０　加算器
６５，６６，６７，７４　レジスタ
７３　ＡＮＤ回路
７５，７６　垂直増分レジスタ
７７，７８　出力画素垂直座標レジスタ
８１　入力画素垂直座標レジスタ
８２，９２　インクリメンタ
８３　垂直座標比較回路
８５，８６　水平増分レジスタ
８７，８８　出力画素水平座標レジスタ
９１　入力画素水平座標レジスタ
９３　水平座標比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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