(57)【要約】【課題】回路規模を大きくすることなく、クロック信号の分周比を変更する。【解決手段】基準クロック信号源２０から基準クロック信号が入力されるごとに、各段の出力状態を変化させるカウンタ２２のＱ２、Ｑ３段の出力信号と、２ビットの分周比設定データとがクロックセレクタ２８ｂに入力される。クロックセレクタ２８ｂは分周比データの値に応じて、一定レベルの出力信号、基準クロック信号よりも長い所定周期のｎ倍、ｍ倍の周期を持つ第１または第２パルス信号を、１つの出力端子に生成する。このクロックセレクタ２８ｂの出力端子からの出力信号と、基準クロック信号と、前記所定周期のＬ倍の周期を持つ第３パルス信号がＴ型フリップフロップ３２ｂに入力される。Ｔ型フリップフロップ３２ｂは、前記一定レベルの出力信号が供給されているとき、基準クロック信号に従って第３パルス信号を所定分周比で分周し、第１または第２パルス信号が供給されているとき、基準クロック信号に従って第１または第２パルス信号を所定分周比で分周する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基準クロック信号を発生する基準クロック信号源と、
複数の段を有し、前記基準クロック信号が入力されるごとに、前記各段の出力状態が変化するカウント手段と、
このカウント手段の２つの段の出力信号と、２ビットの分周比設定データとが入力され、前記分周比データの値に応じて、一定レベルの出力信号、前記基準クロック信号よりも長い所定周期のｎ（ｎは正の整数）倍の周期を持つ第１パルス信号または前記所定周期のｍ（ｍは正の整数、ｎ≠ｍ）倍の周期を持つ第２パルス信号を、１つの出力端子に生成するクロック選択手段と、
このクロック選択手段の前記出力端子からの出力信号と、前記基準クロック信号と、前記所定周期のＬ（Ｌは正の値、Ｌ≠ｎ、Ｌ≠ｍ）倍の周期を持つ第３パルス信号が入力され、前記一定レベルの出力信号が供給されているとき、前記基準クロック信号に従って第３パルス信号を所定分周比で分周し、第１または第２パルス信号が供給されているとき、前記基準クロック信号に従って第１または第２パルス信号を前記所定分周比で分周する分周手段とを、
具備するクロック信号分周装置。
【請求項２】
請求項１記載のクロック信号分周装置において、前記分周手段の出力信号が、ディジタルオーディオ信号用のサンプリング信号として使用されるクロック分周装置。
【請求項３】
請求項１記載のクロック信号分周装置において、前記分周手段の分周比が２で、ｎが１、ｍが２で、Ｌが１／２であるクロック分周装置。
【請求項４】
請求項１記載のクロック信号分周装置において、前記クロック選択手段と前記分周手段とが、プログラマブルロジックによって形成されているクロック分周装置。
【請求項５】
請求項１記載のクロック信号分周装置において、第３パルス信号が、前記カウント手段によって生成されているクロック分周装置。
【請求項６】
請求項１記載のクロック信号分周装置において、前記分周手段がＴ型フリップフロップであって、それのＴ入力に前記クロック選択手段の出力信号が供給され、それのクロック入力に前記基準クロック信号が供給され、それのクロックイネーブル入力に第３パルス信号が供給される
クロック分周装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子機器において使用されるクロック信号の周波数を選択的に変更することができるクロック分周装置に関する。
【０００２】
【従来の技術】
ディジタルオーディオ機器においては、例えばサンプリング周波数を変更する必要が生じることがある。このような場合に備えてクロック分周装置が使用される。特にディジタルオーディオ機器では、クロックとしてサンプリング周波数ｆｓ以外にも、例えば６４＊ｆｓ等で動作するデータシフトクロックＳＣＫ、例えば２５６＊ｆｓ等で動作するマスタークロックＭＣＫも同時に変更されることがある。
【０００３】
これら各クロックを変更する構成としては、最も単純なものとしては、基準クロック信号源からの基準クロックをカウンタによってカウントするように構成し、そのカウンタの所望の段の出力をサンプリングクロック、データシフトクロック、マスタークロックとして使用するように構成し、基準クロックを分周比が変更可能な分周器によって分周し、この分周された基準クロック信号をカウンタに入力することが考えられる。しかし、この構成では、分周器の分周比を変更することによって、カウンタの速度が変化する。従って、タイマとしてカウンタ値を利用する場合には、このカウンタの速度変化を考慮する必要がある。
【０００４】
このようなカウンタの速度変化を生じさせないようにして、各クロック信号の周波数を変更するものとして、例えば図６及び図７に示すようなものがある。即ち、基準クロック信号源２からの基準クロック信号をカウンタ４がカウントする。カウンタ４の出力段Ｑ０、Ｑ１、Ｑ２の出力をクロックセレクタ６ａに入力し、出力段Ｑ２、Ｑ３、Ｑ４の出力をクロックセレクタ６ｂに入力し、出力段Ｑ８、Ｑ９、Ｑ１０の出力をクロックセレクタ６ｃに入力する。クロックセレクタ６ａ乃至６ｃは、デコーダ８の出力に基づいて、入力された出力段のうち１つの出力のみを、対応するＤ型フリップフロップ１０ａ、１０ｂ、１０ｃに入力する。Ｄ型フリップフロップ１０ａ、１０ｂ、１０ｃのクロック端子には、基準クロック信号源２から基準クロック信号が供給されている。また、デコーダ８には、分周値設定レジスタ１２から所定の２ビットの分周値が供給されている。
【０００５】
デコーダ８は、図７に示すように２入力反転のアンドゲート８ａ、１入力反転のアンドゲート８ｂ、８ｃ、通常のアンドゲート８ｄの合計４つのアンドゲートから構成され、分周値レジスタ１２からの２ビットの分周値Ｄ０、Ｄ１が００、０１、１０、１１のいずれかの値をとるかによって、アンドゲート８ａ乃至８ｄのいずれかの出力信号が１（Ｈ）レベルとなる。
【０００６】
これらデコーダ８の各出力信号は、図７に示すようにクロックセレクタ６ａ乃至６ｃにそれぞれ入力される。各クロックセレクタ６ａ乃至６ｃは、同一の構成である。各クロックセレクタ６ａ乃至６ｃでは、デコーダ８のアンドゲート８ａの出力信号は、アンドゲート１４ａに供給されている。このアンドゲート１４ａには、クロックセレクタ８ａでは出力段Ｑ０、クロックセレクタ８ｂでは出力段Ｑ２、クロックセレクタ８ｃでは出力段Ｑ８に相当する出力Ｃ０が供給されている。
【０００７】
デコーダ８のアンドゲート８ｂ、８ｃの出力信号はオアゲート１４ｂを介してアンドゲート１４ｃに入力されている。アンドゲート１４ｃには、クロックセレクタ６ａでは出力段Ｑ１、クロックセレクタ６ｂでは出力段Ｑ３、クロックセレクタ６ｃでは出力段Ｑ９に相当する出力Ｃ１が供給されている。
【０００８】
デコーダ８のアンドゲート８ｄの出力信号はアンドゲート１４ｄに入力されている。アンドゲート１４ｄには、クロックセレクタ６ａでは出力段Ｑ２、クロックセレクタ６ｂでは出力段Ｑ４、クロックセレクタ６ｃでは出力段Ｑ１０に相当する出力Ｃ２が供給されている。
【０００９】
これらアンドゲート１４ａ、１４ｃ、１４ｄの出力信号がオアゲート１４ｅを介して対応するＤ型フリップフロップ１０ａ、１０ｂまたは１０ｃに供給されている。
【００１０】
従って、分周値設定レジスタ１２がデコーダ８に供給する値が００のとき、クロックセレクタ６ａ、６ｂ、６ｃは、カウンタ４の出力段Ｑ０、Ｑ２、Ｑ８の出力信号を選択する。これによってサンプリングクロックは１＊ｆｓ、データシフトクロックは６４＊ｆｓ、マスタークロックは２５６＊ｆｓとなる。分周値設定レジスタ１２がデコーダ８に供給する値が０１、または１０のとき、クロックセレクタ６ａ、６ｂ、６ｃは、カウンタ４の出力段Ｑ１、Ｑ３、Ｑ９の出力信号を選択する。これによってサンプリングクロックは１／２＊ｆｓ、データシフトクロックは３２＊ｆｓ、マスタークロックは１２８＊ｆｓとなる。分周値設定レジスタ１２がデコーダ８に供給する値が１１のとき、クロックセレクタ６ａ、６ｂ、６ｃは、カウンタ４の出力段Ｑ２、Ｑ４、Ｑ１０の出力信号を選択する。これによってサンプリングクロックは１／４＊ｆｓ、データシフトクロックは１６＊ｆｓ、マスタークロックは６４＊ｆｓとなる。
【００１１】
【発明が解決しようとする課題】
この構成では、クロックセレクタ６ａ乃至６ｃは、いずれも３個のアンドゲートと２つのオアゲートによって構成されている。このようなクロックセレクタ６ａ乃至６ｃやデコーダ８を、ＰＬＤやＦＰＧＡのようなプログラマブルロジックによって構成することがある。これらＰＬＤやＦＰＧＡでは、回路の基本ブロックであるマクロセルやロジックエレメントと呼ばれる部分は、アンドゲートやオアゲートのような論理回路を構成する１つのブロックと、１つのフリップフロップとを備えている。そして、論理回路を構成するブロックは、通常４入力の構造のものが多い。クロックセレクタ６ａ、６ｂ、６ｃは７つの入力が必要である。従って、それぞれ１つのマクロセルで構成することができず、１つのクロックセレクタを構成するために、複数のマクロセルやロジックエレメントが必要となり、回路構成が複雑になる。
【００１２】
本発明は、回路構成を簡略化することができるクロック信号分周装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によるクロック信号分周装置は、基準クロック信号を発生する基準クロック信号源と、カウント手段とを有している。カウント手段は、複数の段を有し、基準クロック信号が入力されるごとに、各段の出力状態が変化する。このカウント手段の２つの段の出力信号と、２ビットの分周比設定データとがクロック選択手段に入力される。２つの段は、各段のいずれであっても良いが、周期比を１、１／２とする場合には隣接する段を使用することが望ましい。クロック選択手段は、分周比データの値に応じて、一定レベルの出力信号、基準クロック信号よりも長い所定周期のｎ（ｎは正の整数）倍の周期を持つ第１パルス信号または前記所定周期のｍ（ｍは正の整数、ｎ≠ｍ）倍の周期を持つ第２パルス信号を、１つの出力端子に生成する。このクロック選択手段の出力端子からの出力信号と、基準クロック信号と、前記所定周期のＬ（Ｌは正の値、Ｌ≠ｎ、Ｌ≠ｍ）倍の周期を持つ第３パルス信号が分周手段に入力される。分周手段は、前記一定レベルの出力信号が供給されているとき、基準クロック信号に従って第３パルス信号を所定分周比で分周し、第１または第２パルス信号が供給されているとき、前記基準クロック信号に従って第１または第２パルス信号を前記所定分周比で分周する。前記所定分周比としては、２の倍数の値とすることが望ましい。
【００１４】
このように構成すると、第１、第２または第３パルス信号を所定比で分周した分周信号が得られる。この分周装置においてクロック選択手段には、カウント手段の２つの出力信号と、２ビットの分周比データしか入力されていない。従って、クロック選択手段は、４入力であるので、ＰＬＤ、ＣＰＬＤ、ＦＰＧＡのようなプログラマブルロジックの１基本ブロックによって構成することができる。
【００１５】
上記の態様では、１つのクロック信号を選択的に分周したが、複数のクロック選択手段及びこれらに対応する分周手段とを設け、各クロック選択手段にはカウント手段の異なる段の出力をそれぞれ供給し、同時に複数のクロック信号を分周するように構成しても良い。この場合、１つのクロック選択手段が１つの基本ブロックによって構成されているので、複数のクロック選択手段を設けても、回路構成が複雑になることはない。
【００１６】
分周手段の出力信号を、ディジタルオーディオ信号用のサンプリング信号として使用することができる。
【００１７】
分周手段の分周比を２で、ｎを１、ｍを２で、Ｌを１／２とすることができる。この場合、分周比を２、４、１とすることができる。
【００１８】
クロック選択手段と分周手段とを、プログラマブルロジックによって形成することができる。プログラマブルロジックとしては、上述したようにＰＬＤ、ＣＰＬＤ、ＦＰＧＡのような種々のタイプのものを使用することができる。
【００１９】
第３パルス信号を、カウント手段によって生成することができる。このように構成すると、第３パルス信号を発生するための回路を別途設ける必要が無く、回路構成を簡略化することができる。
【００２０】
分周手段をＴ型フリップフロップとすることができる。このＴ型フリップフロップは、Ｔ入力と、クロック入力と、クロックイネーブル入力とを有し、Ｔ入力に予め定めた状態の信号、例えばＨレベルまたはＬレベルの信号が供給されている状態であって、クロックイネーブル入力に、予め定めた状態の信号、例えばＨレベルまたはＬレベルの信号が供給されている状態において、クロック入力に基準クロック信号が供給されるごとに、出力信号を現在の状態から反転させる。従って、クロックイネーブル入力に予め定めた状態の信号が供給されていない場合に、ノイズ等が発生しても、これによる誤動作は生じない。
【００２１】
【発明の実施の形態】
本発明の１実施の形態によるクロック分周装置は、例えばディジタルオーディオ機器において使用されるもので、サンプリングクロックｆｓ、データシフトクロックＳＣＫ、マスタークロックＭＳＫの分周比を、１、２、４のいずれかに同期して変更することができるものである。このクロック分周装置は、図１に示すように、基準クロック信号源２０を有している。この基準クロック信号源２０は、図５に示すような基準クロック信号ＧＣＫを連続的に発生している。
【００２２】
この基準クロック信号ＧＣＫは、カウント手段、例えば同期型２進カウンタ２２に供給されている。このカウンタ２２は、複数段、例えば１０段の出力段を有している。このカウンタ２２は、図２に示すように、１０個のＴ型フリップフロップ２４ａ乃至２４ｊを有している。これらのクロック入力端子には、基準クロックＧＣＫが供給されている。初段のＴ型フリップフロップ２４ａのＴ入力には、常にＨレベルの入力が供給されている。従って、Ｔ型フリップフロップ２４ａは、基準クロックＧＣＫが立ち下がるごとに、図５に示すように、その出力Ｑが反転する。この出力Ｑが、カウンタ２２の初段の出力Ｑ０であり、基準クロック信号ＧＣＫを分周比２で分周したものである。
【００２３】
この出力Ｑ０は、２段目のＴ型フリップフロップ２４ｂのＴ入力に供給されている。従って、２段目のＴ型フリップフロップ２４ｂのＱ出力は、Ｑ０出力を分周比２で分周したものであり、これが２段目の出力Ｑ１となる（図５参照）。
【００２４】
この出力Ｑ１と出力Ｑ０とはアンドゲート２６ａに供給される。即ち、或る段とそれよりも１つ前段の出力信号の論理積が取られている。このアンドゲート２６ａの出力は、図５にｃｏｕｎｔ３として示すように、周期は出力Ｑ１と同一であるが、Ｈレベルである期間が前段の出力Ｑ０と同じ期間であるものである。このアンドゲートの出力信号は、後述する第３パルス信号として使用される。
【００２５】
このアンドゲート２６ａの出力信号が３段目のＴ型フリップフロップ２４ｃのＴ入力に供給されている。従って、３段目のＴ型フリップフロップ２４ｃの出力Ｑは、出力Ｑ１を分周比２で分周したものとなり、これが３段目の出力Ｑ２となる（図５参照）。以下、同様にアンドゲート２６ｂ乃至２６ｈとＴ型フリップフロップ２４ｄ乃至２４ｊとによって各出力段Ｑ３乃至Ｑ９が生成される。また、アンドゲート２６ｇの出力が、第３パルス信号として使用されるｃｏｕｎｔ２５５として出力されている。
【００２６】
上述したｃｏｕｎｔ３は、所定周期を持つパルス信号、例えばＱ２のＬ倍（Ｌ＝１／２）の周期を持っている。同様に、ｃｏｕｎｔ２５５は、所定周期を持つパルス信号、例えばＱ８のＬ倍（Ｌ＝１／２）倍の周期を持っている。
【００２７】
このカウンタ２２の出力のうち、隣接する２つのもの、例えばＱ０とＱ１とがクロックセレクタ２８ａに入力され、同様に隣接する２つの出力Ｑ２とＱ３とがクロックセレクタ２８ｂに入力され、隣接する２つの出力Ｑ８とＱ９とがクロックセレクタ２８ｃに入力されている。これら２つの出力は、本来出力すべき周期を持つ出力Ｑ０、Ｑ２、Ｑ８と、それよりも１段上位の段の出力Ｑ１、Ｑ３、Ｑ９とが入力されている
【００２８】
これらクロックセレクタ２８ａ乃至２８ｃには、それぞれ分周値設定手段、例えば分周値設定レジスタ３０から２ビットの分周値Ｄ０、Ｄ１が供給されている。この分周値Ｄ０、Ｄ１は、「００」、「０１」、「１０」、「１１」のいずれかの値を取る。
【００２９】
クロックセレクタ２８ａ乃至２８ｃは、同一の構成であって、その詳細が図３に示されている。これらクロックセレクタ２８ａ乃至２８ｃでは、カウンタ２２の２つの隣接する出力のうち上位のものＣ１（Ｑ１、Ｑ３またはＱ９）が１入力反転ナンドゲート３２ａの反転入力に供給されている。このナンドゲート３２ａの通常入力に分周比データの上位ビットであるＤ１が供給されている。また、カウンタ２２の２つの隣接する出力のうち下位のものＣ０（Ｑ０、Ｑ２またはＱ８）が１入力反転ナンドゲート３２ｂの反転入力に供給されている。このナンドゲート３２ｂの通常入力に分周比データの下位ビットであるＤ０が供給されている。これらナンドゲート３２ａ、３２ｂの出力信号はアンドゲート３２ｃに供給され、この出力信号がクロックセレクタ２８ａ乃至２８ｃの出力信号ｙである。
【００３０】
このクロックセレクタ２８ａ乃至２８ｃの出力の論理式は、ｙ＝（Ｃ１＋／Ｄ１）＊（Ｃ０＋／Ｄ０）である。／は反転を表す。従って、Ｄ０、Ｄ１が共に０、０であるときには、Ｃ０、Ｃ１の値に拘わらず、ｙは、一定レベル、即ちＨレベルである。Ｄ０、Ｄ１が１、０のとき、ｙはＣ０となり、Ｄ０、Ｄ１が０、１のとき、ｙはＣ１となり、Ｄ０、Ｄ１が１、１のとき、ｙはＣ０＊Ｃ１となる。ここで、ｙ＝Ｃ０またはＣ１が、請求項１で言う第１のパルス信号に相当し、ｙ＝Ｃ０＊Ｃ１が請求項１で言う第２のパルス信号に相当する。
【００３１】
ｙ＝Ｃ０で、Ｃ０がＱ２のとき、このＣ０は、Ｑ２のｎ倍（ｎ＝１）の周期を持ち、ｙ＝Ｃ０で、Ｃ０がＱ８のとき、このＣ０は、Ｑ８のｎ倍（ｎ＝１）の周期を持つ。また、ｙ＝Ｃ１で、Ｃ１がＱ３のとき、このＣ１はＱ２のｎ倍（ｎ＝２）の周期を持ち、ｙ＝Ｃ１で、Ｃ１がＱ９のとき、Ｃ１は、Ｑ８のｎ倍（ｎ＝２）の周期を持つ。また、ｙ＝Ｃ０＊Ｃ１で、Ｃ０＝Ｑ２、Ｃ１＝Ｑ３のとき、Ｃ０＊Ｃ１はＱ２のｍ倍（ｍ＝２）の周期を持ち、ｙ＝Ｃ０＊Ｃ１で、Ｃ０＝Ｑ８、Ｃ１＝Ｑ９のとき、Ｃ０＊Ｃ１はＱ８のｍ倍（ｍ＝２）の周期を持つ。
【００３２】
このクロックセレクタ２８ａ乃至２８ｃの出力信号ｙは、分周手段、例えばＴ型フリップフロップ３２ａ乃至３２ｃの対応するものに供給されている。これらＴ型フリップフロップ３２ａ乃至３２ｃは、図４に示すように、Ｔ入力、クロック入力及びクロックイネーブル（ＣＫＥＮ）入力を有するもので、クロックイネーブル入力に、イネーブル信号、例えばＨレベルの信号が供給され、Ｔ入力に予め定めたレベルの信号、例えばＨレベルの信号が供給されている状態において、クロック入力に供給される信号が立ち下がるごとに、Ｑ出力を反転させるものである。即ち、所定分周比が２の分周動作を行う。
【００３３】
このＴ型フリップフロップ３２ａ乃至３２ｃのＴ入力に、対応するクロックセレクタ２８ａ乃至２８ｃの出力ｙが供給され、クロック入力に基準クロック信号ＧＣＫが入力されている。そして、クロックイネーブル入力には、Ｔ型フリップフロップ３２ａでは、常にＨレベルの出力信号が供給され、Ｔ型フリップフロップ３２ｂではｃｏｕｎｔ３が、Ｔ型フリップフロップ３２ｃにはｃｏｕｎｔ２５５が供給されている。
【００３４】
Ｔ型フリップフロップ３２ａのＱ出力がマスタークロックＭＣＫであり、Ｔ型フリップフロップ３２ｂのＱ出力がデータシフトクロックＳＣＫで、Ｔ型フリップフロップ３２ｃのＱ出力がサンプリングクロックｆｓである。サンプリングクロックｆｓの周期が後述するように変更されても、データシフトクロックＳＣＫは６４＊ｆｓに、マスタークロックＭＣＫが２５６＊ｆｓを維持するように、クロックセレクタ２８ａ乃至２８ｃに入力されるカウンタ２２の出力段が選択されている。
【００３５】
この分周装置のカウンタ２２、クロックセレクタ２８ａ乃至２８ｃ、Ｔ型フリップフロップ３２ａ乃至３２ｃは、プログラマブルロジック、例えばＰＬＤ、ＣＰＬＤまたはＦＰＧＡによって構成されている。特に、クロックセレクタ２８ａ乃至２８ｃは、図３から明らかなように４入力のものであるので、クロックセレクタ２８ａとＴ型フリップフロップ３２ａとを１基本ブロック、例えば１マクロセルで構成している。同様に、クロックセレクタ２８ｂとＴ型フリップフロップ３２ｂも１基本ブロックで構成され、クロックセレクタ２８ｃとＴ型フリップフロップ３２ｃも１基本ブロックによって構成されている。
【００３６】
この分周装置におけるデータシフトクロックＳＣＫが、分周比データＤ０、Ｄ１の値によって変化する状態を、図５を参照して示す。
【００３７】
上述したように分周比データＤ０、Ｄ１が０、０の状態では、クロックセレクタ２８ｂの出力ｙは、Ｈレベルを維持する。従って、Ｔ型フリップフロップ３２ｂのＴ入力には、常にＨレベルの信号が供給される。そして、クロックイネーブル入力ＣＫＥＮには、ｃｏｕｎｔ３が供給されているので、ｃｏｕｎｔ３の出力がＨレベルであって、基準クロック信号ＧＣＫが立ち下がるごとにＴ型フリップフロップ３２ｂの出力信号が反転する。ｃｏｕｎｔ３は、図５から明らかなようにＱ１に同期しているので、Ｔ型フリップフロップ３２ｂの出力はＱ２と等しくなる。即ち、カウンタ２２の出力Ｑ２を出力するのと等しくなる。
【００３８】
分周比データＤ０、Ｄ１が１、０の状態では、クロックセレクタ２８ｂの出力ｙは、上述したようにＱ２に等しくなる。そして、クロックイネーブル入力ＣＫＥＮには、ｃｏｕｎｔ３が供給されているので、クロックセレクタ２８ｂの出力がＨレベル、かつｃｏｕｎｔ３の出力がＨレベルであって、基準クロック信号ＧＣＫが立ち下がるごとにＴ型フリップフロップ３２ｂの出力信号が反転する。従って、Ｔ型フリップフロップ３２ｂの出力は、Ｑ２を２分周したもの、即ちＱ３に等しくなり、カウンタ２２の出力Ｑ３を出力するのと等しくなる。
【００３９】
分周比データＤ０、Ｄ１が１、１の状態では、クロックセレクタ２８ｂの出力ｙは、Ｃ１＊Ｃ０（クロックセレクタ２８ｂの場合、Ｑ２＊Ｑ３）となる。これは、Ｈレベルである期間はＱ２と等しいが、周期がＱ３に等しい信号となる。この信号ｙがＨレベルであって、かつｃｏｕｎｔ３がＨレベルであって、基準クロックＧＣＫが立ち下がるごとに、Ｔ型フリップ３２ｂの出力は反転する。従って、Ｑ３の２倍の周期を持つパルス信号（Ｑ２を４分周したもの）を出力する。
【００４０】
なお、分周データＤ０、Ｄ１が０、１の状態は、図示していないが、クロックセレクタ２８ｂの出力ｙは、上述したようにＱ３に等しくなる。そして、クロックイネーブル入力ＣＫＥＮには、ｃｏｕｎｔ３が供給されているので、クロックセレクタ２８ｂの出力がＨレベルで、かつｃｏｕｎｔ３の出力がＨレベルで、基準クロック信号ＧＣＫが立ち下がるごとにＴ型フリップフロップ３２ｂの出力信号が反転する。従って、Ｔ型フリップフロップ３２ｂの出力は、周期はＱ３と等しいが、デュティ比がＱ３の１／２となったものが出力される。
【００４１】
なお、説明は省略したが、分周値データＤ０、Ｄ１が上記のように変化したとき、Ｔ型フリップフロップ３２ａ、３２ｃにおいても、サンプリングクロックｆ２、マスタークロックＭＣＫも、１、２倍、４倍に分周される。
【００４２】
このように、クロックセレクタ２８ａ乃至２８ｃは、４入力のものである。従って、ＰＬＤやＣＰＬＤやＦＰＧＡによって、それぞれがＴ型フリップフロップ３２ａ乃至３２ｃを含めても１つの基本ブロックによって構成されるので、回路構成を簡略化することができる。しかも、このクロックセレクタ２８ａ乃至２８ｃを使用する場合、ｃｏｕｎｔ３やｃｏｕｎｔ２５５のような信号が必要であるが、これら信号にカウンタ２２において必ず生成されている信号を使用しているので、わざわざこれらの信号を生成する必要が無く、さらに回路構成を簡略化することができる。また、Ｔ型フリップフロップ３２ａ乃至３２ｃでは、出力の反転動作は、クロックイネーブル入力がＨレベルであることを条件として行うので、クロックセレクタ２８ａ乃至２８ｃの出力にノイズが混入したとしても、誤動作することが無く、高精度のクロック信号が得られる。
【００４３】
上記の実施の形態では、ｆｓ、ＳＣＫ、ＭＣＫを１倍、２倍、４倍の分周比で分周したが、これに限ったものではなく、クロックセレクタに入力するカウンタの段を適切に選択することによって、任意の分周比とすることができる。また、上記の実施の形態では、クロックセレクタ２８ａ乃至２８ｃをナンドゲート及びアンドゲートによって構成したが、上述した論理式を満たすものであれば、他の論理回路を使用することもできる。また、上記の実施の形態では、Ｔ型フリップフロップ３２ａ乃至３２ｃによって２分周を行ったが、Ｔ型フリップフロップをさらに縦続接続して、４分周等の更に大きく分周することもできる。上記の実施の形態では、サンプリングクロック、データシフトクロック及びマスタークロックの３つのクロックを同時に分周したが、少なくとも１つのクロックを分周するように構成することもできる。また、上記の実施の形態では、全ての回路動作を正論理を元に説明したが、負論理を元に回路を構成することもできる。
【図面の簡単な説明】
【図１】本発明１実施形態の分周装置のブロック図である。
【図２】図１の分周装置に使用されているカウンタのブロック図である。
【図３】図１の分周装置に使用されているクロックセレクタのブロック図である。
【図４】図１の分周装置に使用されているＴ型フリップフロップのブロック図である。
【図５】図１の分周装置の動作を説明するためのタイミング図である。
【図６】従来の分周装置のブロック図である。
【図７】図６の分周装置に使用されているクロックセレクタとデコーダのブロック図である。
【符号の説明】
２０  基準クロック信号源
２２  カウンタ（カウント手段）
２８ａ乃至２８ｃ  クロックセレクタ（クロック選択手段）
３２ａ乃至３２ｃ  Ｔ型フリップフロップ（分周手段）
【図１】
2004153547.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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