(57)【要約】【課題】レイアウトサイズの小さな不揮発性半導体記憶装置を提供すること。【解決手段】行方向Ｘ及び列方向Ｙに複数のメモリセル４１０が配設されて構成されたメモリセルアレイ４０００は、前記行方向Ｘに沿って前記複数のメモリセル４１０を共通接続して連続形成されたソース線拡散層ＳＬＤと、ビット線拡散層ＢＬＤと、前記ビット線拡散層ＢＬＤを素子分離する素子分離領域９００と、ワードゲート共通接続部５５とを有し、前記複数のメモリセル４１０の各々は、ワードゲート４１２及びセレクトゲート４１１とを含み、前記列方向Ｙで隣り合う２本の前記ワードゲート４１２の間には、前記ビット線拡散層ＢＬＤが設けられ、前記ワードゲート共通接続部５５は、前記素子分離領域９００の上層にて、前記２本のワードゲート４１２同士を共通接続する。【選択図】        図３
2004266085.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記メモリセルアレイは、
前記行方向に沿って前記複数のメモリセルを共通接続して連続形成された複数のソース線拡散層と、
複数のビット線拡散層と、
前記複数のビット線拡散層の各々を素子分離する複数の素子分離領域と、
複数のワードゲート共通接続部と、を有し、
前記複数のメモリセルの各々は、前記ソース線拡散層と、前記ビット線拡散層と、前記ソース線拡散層及び前記ビット線拡散層間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを含み、
前記列方向で隣り合う２本の前記ワードゲートの間には、前記複数のビット線拡散層の各々がそれぞれ設けられ、
前記複数のワードゲート共通接続部の各々は、前記複数の素子分離領域の少なくとも１つの上層にて、前記２本のワードゲート同士を共通接続し、
前記複数のワードゲート共通接続部の上層には、複数のワードゲート用配線が設けられ、前記複数のワードゲート用配線の少なくとも一つと、前記複数のワードゲート共通接続部の少なくとも一つとを接続するワード線接続部が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記列方向で隣り合う２本の前記セレクトゲートの外側に、各１本の前記ワードゲートが設けられ、前記各１本の前記ワードゲートは、互いに前記ワードゲート共通接続部により接続されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２において、
前記複数のワードゲート共通接続部の各々は、前記列方向で隣り合う２つの前記セレクトゲートを覆う絶縁体と、前記絶縁体上に設けられた前記２本のワードゲートを共通接続する導電体とを、有することを特徴とする不揮発性記憶装置。
【請求項４】
請求項３において、
前記絶縁体は、前記不揮発性メモリ素子と同一材料を延在形成することにより形成されていることを特徴とする不揮発性記憶装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記列方向の同一線上に沿って、前記ワードゲート共通接続部が複数形成されていることを特徴とする不揮発性記憶装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記複数のワードゲート共通接続部の各々と、それと前記行方向において隣り合う前記素子分離領域と、の間には、前記複数のビット線拡散層の各々と複数のビット線の各々とを接続するビット線接続部を有する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは−ｓｕｂｓｔｒａｔｅ）型が知られている。
【０００３】
ＭＯＮＯＳ型不揮発性半導体記憶装置として、１つの選択ゲートと、１つの制御ゲートにより制御される不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えたＭＯＮＯＳフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２、特許文献３及び特許文献４参照）
【０００４】
【特許文献１】
特開平６−１８１３１９号公報
【特許文献２】
特開平１１−７４３８９号公報
【特許文献３】
米国特許５４０８１１５号明細書
【特許文献４】
米国特許５９６９３８３号明細書
【０００５】
【発明が解決しようとする課題】
本発明は、レイアウト面積の小さい不揮発性半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、前記メモリセルアレイは、前記行方向に沿って前記複数のメモリセルを共通接続して連続形成された複数のソース線拡散層と、複数のビット線拡散層と、前記複数のビット線拡散層の各々を素子分離する複数の素子分離領域と、複数のワードゲート共通接続部と、を有し、前記複数のメモリセルの各々は、前記ソース線拡散層と、前記ビット線拡散層と、前記ソース線拡散層及び前記ビット線拡散層間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを含み、前記列方向で隣り合う２本の前記ワードゲートの間には、前記複数のビット線拡散層の各々がそれぞれ設けられ、前記複数のワードゲート共通接続部の各々は、前記複数の素子分離領域の少なくとも１つの上層にて、前記２本のワードゲート同士を共通接続し、前記複数のワードゲート共通接続部の上層には、複数のワードゲート用配線が設けられ、前記複数のワードゲート用配線の少なくとも一つと、前記複数のワードゲート共通接続部の少なくとも一つとを接続するワード線接続部が形成されている。
【０００７】
これにより、前記ソース線拡散層を素子分離せずに、前記２本のワードゲートを接続することができる。
【０００８】
前記列方向で隣り合う２本の前記セレクトゲートの外側に、各１本の前記ワードゲートを設けることができる。前記各１本の前記ワードゲートを、互いに前記ワードゲート共通接続部により接続することができる。
【０００９】
前記複数のワードゲート共通接続部の各々は、前記列方向で隣り合う２つの前記セレクトゲートを覆う絶縁体と、前記絶縁体上に設けられた前記２本のワードゲートを共通接続する導電体とを、有することができる。
【００１０】
前記絶縁体は、前記不揮発性メモリ素子と同一材料を延在形成することにより形成することができる。これにより、プロセス工程を増やすことなく、前記絶縁体を形成することができる。
【００１１】
前記列方向の同一線上に沿って、前記ワードゲート共通接続部が複数形成されることができる。これにより、記憶装置のアドレス制御方法が複雑化してしまうことを回避することができる。
【００１２】
前記複数のワードゲート共通接続部の各々と、それと前記行方向において隣り合う前記素子分離領域と、の間には、前記複数のビット線拡散層の各々と複数のビット線の各々とを接続するビット線接続部を有することができる。これにより、無駄なく前記メモリセルが配置された前記メモリセルアレイを構成することができる。
【００１３】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１４】
（全体構成とメモリブロック）
図１は、本実施形態の全体構成を表すブロック図である。メモリセルアレイ４０００は、行方向Ｘ及び列方向Ｙに沿って配列された複数のメモリセル４１０（後に図示する）を備える。また、メモリセルアレイ４０００は、複数のメモリブロック４００を備える。各メモリブロック４００は複数のメモリセル４１０（後に図示する）で構成される。電源回路１００からは複数種の電圧が発生される。発生された複数種の電圧は、複数の電圧供給線により各メモリブロック４００へ供給される。また、メモリセルアレイ４０００は、メモリセルアレイ４０００中のビット線６０（後に図示する）を駆動するビット線駆動部（図示せず）を備える。
【００１５】
図２は、メモリブロック４００の一部を示した回路図である。メモリブロック４００は、複数のワード線５０、複数のビット線６０、複数のセレクト線７０、複数のソース線８０及び複数のメモリセル４１０を備える。また、メモリブロック４００は、ワード線駆動部（図示せず）、セレクト線駆動部（図示せず）及びソース線駆動部（図示せず）を備える。図２中で点線で丸く囲まれた部分は、メモリセル４１０の一つを示す。
【００１６】
メモリセル４１０は、セレクトゲート４１１、ワードゲート４１２及びＯＮＯ膜４１３を有する。メモリセル４１０の構造については、後に詳細を述べる。
【００１７】
ワード線駆動部（図示せず）は、メモリブロック４００内のすべてのワード線５０を駆動する。複数のワード線５０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のワードゲート４１２を共通接続する。
【００１８】
セレクト線駆動部（図示せず）は、メモリブロック４００内のすべてのセレクト線７０を駆動する。複数のセレクト線７０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれのセレクトゲート４１１を共通接続する。
【００１９】
ソース線駆動部（図示せず）は、メモリブロック４００内のすべてのソース線８０を駆動する。複数のソース線８０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれのソース線拡散層ＳＬＤ（後に図示する）を共通接続する。
【００２０】
ビット線駆動部（図示せず）は、メモリブロック４００内のすべてのビット線６０を駆動する。複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのビット線拡散層ＢＬＤ（後に図示する）を共通接続する。
【００２１】
図３は、メモリブロック４００の一部について、各層の接続関係、位置関係が模式的に表された平面図である。符号９００は素子分離領域（例えばＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ））を表し、符号ＣＮＴはコンタクトを表す。符号５５はワードゲート共通接続部を表す。また、符号ＡＬＡは第１配線層を表し、符号ＡＬＢは第２配線層を表し、符号ＡＬＣは第３配線層を表す。なお、各配線層ＡＬＡ〜ＡＬＣのうち、第１配線層が基板に一番近い配線層である。
【００２２】
複数のワード線５０が第３配線層ＡＬＣとして、行方向Ｘに沿って形成されている。ワード線５０は例えば金属で形成することができる。また、複数のワードゲート４１２は、基板４１４上に絶縁膜（例えば酸化シリコン膜）を介して、行方向Ｘに沿って延在形成されている。ワードゲート４１２は、例えば導電体（ポリシリコン）で形成される。ワードゲート共通接続部５５（詳細を後に図示する）は、複数のワードゲート４１２のうち、２本のワードゲート４１２を共通接続する。複数のワード線５０の各々は、複数のワード線接続部５１によって、複数のワードゲート共通接続部５５と接続される。
【００２３】
複数のソース線８０が第３配線層ＡＬＣとして、行方向Ｘに沿って形成されている。ソース線８０は、例えば金属で形成することができる。また、複数のソース線拡散層ＳＬＤの各々は、基板４１４の表層にて、行方向Ｘに沿って延在形成されている。各ソース線拡散層ＳＬＤは、例えば基板４１４表面へイオン注入することにより形成される。複数のソース線８０の各々は、複数のソース線接続部８１によって、基板４１４上面の各ソース線拡散層ＳＬＤへ接続される。
【００２４】
複数のセレクト線７０が第２配線層ＡＬＢとして、行方向Ｘに沿って形成されている。セレクト線７０は例えば金属で形成することができる。また、複数のセレクトゲート４１１の各々は、基板４１４上に絶縁膜（例えば酸化シリコン膜）を介して、行方向Ｘに沿って延在形成されている。セレクトゲート４１１は、例えば導電体（ポリシリコン）で形成される。各セレクト線７０には、複数のセレクトゲート接続部７５（詳細は後に図示する）が形成されている。複数のセレクト線７０の各々は、複数のセレクト線接続部７１によって、複数のセレクトゲート接続部７５と接続される。
【００２５】
複数のビット線６０が第１配線層ＡＬＡとして、列方向Ｙに沿って形成されている。ビット線６０は例えば金属で形成することができる。また、複数のビット線拡散層ＢＬＤの各々は、基板４１４の表層にて、行方向Ｘに沿って延在形成されている。各ビット線拡散層ＢＬＤは、例えば基板４１４表面へイオン注入することにより形成される。また、複数の素子分離領域９００が各ビット線拡散層ＢＬＤ内に形成されている。これにより、各ビット線拡散層ＢＬＤは電気的に絶縁された複数の領域に分割される。各ビット線拡散層ＢＬＤの分割された各領域にはビット線接続部６１が形成されている。複数のビット線６０の各々は、複数のビット線接続部６１によって、基板４１４上面の各ビット線拡散層ＢＬＤへ接続される。
【００２６】
図４〜８は、図３のＡ−Ａ断面、Ｂ−Ｂ断面、Ｃ−Ｃ断面、Ｄ−Ｄ断面、Ｅ−Ｅ断面のそれぞれについて示された図である。図４〜８の横方向は、列方向Ｙと同方向を表す。
【００２７】
図４を参照してＡ−Ａ断面を説明する。符号４１４は基板を表す。また、符号Ｉ１は第１絶縁層を表し、符号Ｉ２は第２絶縁層を表し、符号Ｉ３は第３絶縁層を表す。第１絶縁層Ｉ１には、複数のセレクトゲート接続部７５（セレクトゲート４１１）及び複数のワードゲート４１２が形成されている。また、ワードゲート４１２と基板４１４との間には窒化膜４１７（例えばＳｉＮ）が形成されている。図４のように窒化膜４１７（例えばＳｉＮ）は、Ｌ字状（または逆Ｌ字状）に形成されても良い。セレクトゲート接続部７５（セレクトゲート４１１）及びワードゲート４１２は導電体（例えばポリシリコン）で形成されている。基板４１４上には、複数のソース線拡散層ＳＬＤ及び複数のビット線拡散層ＢＬＤが形成されている。各ビット線拡散層ＢＬＤは、各ビット線拡散層ＢＬＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。また、各ソース線拡散層ＳＬＤは、各ソース線拡散層ＳＬＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。
【００２８】
第２配線層ＡＬＢとして、複数のセレクト線７０が形成されている。各セレクト線７０は導電体（例えば金属）で形成されている。各セレクト線７０は、それぞれの下層（第１絶縁層Ｉ１）に形成されているセレクトゲート接続部７５（セレクトゲート４１１）へ、セレクト線接続部７１により接続されている。第３配線層ＡＬＣとして、複数のソース線８０及び複数のワード線５０が形成されている。各ワード線５０及び各ソース線８０は、導電体（例えば金属）で形成されている。なお、以下の図において、同符号のものは、同様の意味を表す。
【００２９】
次に図５を参照してＢ−Ｂ断面を説明する。基板４１４内には、複数の素子分離領域９００及び複数のソース線拡散層ＳＬＤが形成されている。基板４１４内の各素子分離領域９００及び各ソース線拡散層ＳＬＤの間には、素子分離領域９００が絶縁体で形成されているため、チャネル領域が形成されない。第１絶縁層Ｉ１には、複数の窒化膜４１７及び複数のワードゲート４１２が、図４と同様に形成され、さらに複数のセレクトゲート４１１が形成されている。第２配線層ＡＬＢとして、複数のセレクト線７０が形成されている。第３配線層ＡＬＣとして、複数のワード線５０及び複数のソース線７０が形成されている。
【００３０】
次に図６を参照してＣ−Ｃ断面を説明する。基板４１４内には、複数のビット線拡散層ＢＬＤ及び複数のソース線拡散層ＳＬＤが形成されている。第１絶縁層Ｉ１には、複数のセレクトゲート４１１、複数のワードゲート４１２及び複数の窒化膜４１７が、図５と同様に形成されている。第１配線層ＡＬＡには、一本のビット線６０が形成されている。ビット線６０は、導電体（例えば金属）で形成することができる。このビット線６０は、複数のビット線接続部６１（ビット線６０から基板４１４へ接続する接続部）により、基板４１４内の複数のビット線拡散層ＢＬＤに接続されている。第２配線層ＡＬＢとして、複数のセレクト線７０が形成されている。第３配線層ＡＬＣとして、複数のワード線５０及び複数のソース線８０が形成されている。
【００３１】
次に図７を参照してＤ−Ｄ断面を説明する。基板４１４内には、複数の素子分離領域９００及び複数のソース線拡散層ＳＬＤが形成されている。第１絶縁層Ｉ１に形成されている２つのセレクトゲート４１１の下の基板４１４内に素子分離領域９００が形成されている。各素子分離領域９００の上部に形成されている２つのセレクトゲート４１１を、絶縁体（絶縁膜）を介して覆うように、窒化膜４１７は形成されている。さらに絶縁体（絶縁膜）を介して、窒化膜４１７を覆うようにワードゲート接続部５５が形成されている。ワードゲート接続部５５は、各素子分離領域９００の上部に形成されている２つのセレクトゲート４１１の両側に形成されている各ワードゲート４１２を互いに接続する。ワードゲート接続部５５は、導電体（例えばポリシリコン）で形成されている。各ワードゲート接続部５５には、ワード線接続部５１が接続されている。ワード線接続部５１は、導電体（例えば金属）で形成される。第３配線層ＡＬＣとして、複数のワード線５０及び複数のソース線７０が形成されている。複数のワード線５０の各々は、各ワード線接続部５１によって、第１絶縁層Ｉ１に形成されているワードゲート接続部５５へ接続される。
【００３２】
次に図８を参照してＥ−Ｅ断面を説明する。第３配線層ＡＬＣとして、複数のワード線５０及び複数のソース線８０が形成されている。複数のソース線８０の各々は、複数のソース線接続部８１のそれぞれ（ソース線８０から基板４１４へ接続する接続部）により、基板４１４内の複数のソース線拡散層ＳＬＤに接続されている。ソース線接続部８１は、導電体（例えば金属）で形成されている。
【００３３】
上述されたメモリセル４１０の構成は一例であり、例えば、メモリセル４１０の窒化膜４１７は、セレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばＣｏシリサイドまたはＴｉシリサイドを使用することができる。これによりワードゲート４１２の負荷抵抗値を下げることができる。
【００３４】
（動作説明）
本実施形態では、各メモリセル４１０へのアクセスは、メモリブロック４００単位で行われる。つまり、メモリセル４１０を選択するためには、まず、メモリブロック４００を選択し、その後メモリセル４１０を選択する。選択されたメモリセル４１０を選択メモリセルと呼ぶ。選択メモリセルを有するメモリブロック４００を選択メモリブロック、それ以外のメモリブロック４００を非選択メモリブロックと呼ぶ。
【００３５】
複数のワード線５０のうち、選択されたワード線５０を選択ワード線、それ以外のワード線５０を非選択ワード線と呼ぶ。複数のビット線６０のうち、選択されたビット線６０を選択ビット線、それ以外のビット線６０を非選択ビット線と呼ぶ。複数のセレクト線７０のうち、選択されたセレクト線７０を選択セレクト線、それ以外のセレクト線７０を非選択セレクト線と呼ぶ。複数のソース線８０のうち、選択されたソース線８０を選択ソース線、それ以外のソース線８０を非選択ソース線と呼ぶ。
【００３６】
また、非選択メモリブロック中のワード線５０、ビット線６０、セレクト線７０及びソース線８０は、すべての動作において、すべて非選択メモリブロック電圧（０Ｖ）に設定されている。以下に、図９を参照しながら、各動作（スタンバイ、リード、プログラム、イレーズ）を説明する。図９の点線で丸く囲まれた符号ＳＭは、選択メモリセルを表す。また、符号ＵＳＭ及び符号Ａ〜Ｄは非選択メモリセルを表す。
【００３７】
（スタンバイ）
各ワード線５０はすべてスタンバイ用ワード電圧（０Ｖ）に設定される。各ビット線６０はすべてスタンバイ用ビット電圧（０Ｖ）に設定される。各セレクト線７０はすべてスタンバイ用セレクト電圧（０Ｖ）に設定される。また、各ソース線８０はすべてスタンバイ用ソース電圧（０Ｖ）に設定される。
【００３８】
スタンバイ時は、メモリセルアレイ４０００内（選択メモリブロック内及び非選択メモリブロック内）のすべてのメモリセル４１０は、上述のような電圧印加状態にある。
【００３９】
（リード）
図９の選択メモリセルＳＭに接続されたワード線５０（選択ワード線）はリード用選択ワード電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内の非選択ワード線はすべてリード用非選択ワード電圧（０Ｖ）に設定される。選択メモリセルＳＭに接続されたセレクト線７０（選択セレクト線）はリード用選択セレクト電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内の非選択セレクト線はすべてリード用非選択セレクト電圧（０Ｖ）に設定される。ソース線８０を含むすべてのソース線８０はすべてリード用選択ソース電圧（０Ｖ）に設定される。また、選択メモリセルに接続されているビット線５０（選択ビット線（選択メモリセルＳＭに接続されているビット線５０を含む））はすべてリード用選択ビット電圧（Ｖｓａ、例えば電圧１Ｖ）に設定される。その他のビット線６０つまり選択メモリブロック中の非選択ビット線はすべてリード用非選択ビット電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４にはリード用基板電圧（０Ｖ）が印加される。
【００４０】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルＳＭのワードゲート４１２はリード用選択ワード電圧（Ｖｃｃ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに、選択メモリセルＳＭのセレクトゲート４１１はリード用選択セレクト電圧（Ｖｃｃ）にチャージアップされているので、ホットエレクトロンはセレクトゲート４１１側に引き寄せられる。このようにして、選択メモリセルＳＭの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域に電流（ＩＤＳ）が流れる。
【００４１】
メモリセル４１０のワードゲート４１２、ＯＮＯ膜４１３、チャネル領域の３つの領域構造を、ＭＯＳトランジスタと見なすことができる。このとき、ＯＮＯ膜４１３に電荷がトラップされている状態では、電荷がトラップされていない状態より閾値が高くなる。図１０が前述の電荷の有無と、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとの間に流れる電流についての相関関係を表した図である。
【００４２】
図１０によると、ワードゲート４１２に電圧Ｖｒｅａｄを印加した時において、ＯＮＯ膜に電荷がトラップされていない場合では電流ＩＤＳは２０μＡ流れるが、電荷がトラップされている場合では電流ＩＤＳはあまり流れない。つまり、ＯＮＯ膜に電荷がトラップされていると、トランジスタの閾値が高くなるので、ワードゲート４１２への印加電圧が、電圧Ｖｒｅａｄでは、電流ＩＤＳがあまり流れないのである。
【００４３】
この電流の大小を各ビット線６０に配置されているセンスアンプ（図示せず）で読みとることで、選択メモリセルに保持されているデータを読みとることができる。
【００４４】
以上が選択メモリセルに対してのデータ読み込み（リード）の原理である。なお、上述のリード動作は、フォワードリードである。つまり、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとにおいて、プログラム時と同様にソース線拡散層ＳＬＤに高電圧を印加している。読み出し方法としてリバースリードを用いることも可能である。その場合、本実施形態でのソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとのそれぞれに印加する電圧値が、お互い入れ替わることになる。
【００４５】
以下の表１に、リード時の電圧印加状態（フォワードリード及びリバースリードについて）を示した。表１の非選択メモリセルは図９の非選択メモリセルＵＳＭを示し、表１の選択メモリセルは図９の選択メモリセルＳＭを示す。表１のセル内の数値または、Ｖｃｃは電圧値を表している。符号ＷＬはワード線５０を示し、符号ＳＧはセレクト線７０を示す。また、符号ＳＬはソース線８０を示し、符号ＢＬはビット線６０を示す。なお、以下において、表１の符号と同符号のものは、表１の同符号のものと同じものを示す。
【００４６】
【表１】
2004266085.tif 000003
表１の非選択ブロックは、スタンバイ時の状態と全く同じである。プログラム時と、イレーズ時も同様に、非選択ブロックは、スタンバイ時の状態と同じ状態である。
【００４７】
なお、非選択メモリセルは、非選択メモリセルＵＳＭを含めて、電圧印加状態に応じて５種類に分類できる。残りの４種類が、非選択メモリセルＡ〜Ｄである。図９の非選択メモリセルＡには、選択ワード線、選択ビット線、非選択セレクト線及び選択ソース線が接続されている。図９の非選択メモリセルＢには、非選択ワード線、選択ビット線、非選択セレクト線及び選択ソース線が接続されている。図９の非選択メモリセルＣには、選択ワード線、非選択ビット線、選択セレクト線及び選択ソース線が接続されている。図９の非選択メモリセルＤには、選択ワード線、非選択ビット線、非選択セレクト線及び選択ソース線が接続されている。表２に非選択メモリセルＡ〜Ｄについての電圧印加状態を示した。
【００４８】
【表２】
2004266085.tif 000004
上述の原理から、選択メモリセルには、選択ワード線、選択ビット線、選択セレクト線及び選択ソース線が接続される必要がある。メモリセル４１０に一つでも非選択系の線（非選択ワード線、非選択ビット線、非選択セレクト線、非選択ソース線）が接続されている場合は、そのメモリセル４１０は非選択メモリセルである。
【００４９】
（プログラム）
選択メモリセルＳＭに接続されているワード線５０（選択ワード線）はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされる。選択メモリブロック内の非選択ワード線はすべてプログラム用非選択ワード電圧（０Ｖ）に設定されている。選択メモリセルＳＭに接続されたセレクト線７０（選択セレクト線）はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされ、非選択セレクト線はすべてプログラム用非選択セレクト電圧（０Ｖ）に設定される。選択メモリセルＳＭに接続されたソース線８０（選択ソース線）はプログラム用選択ソース電圧（５Ｖ）にチャージアップされ、非選択ソース線はすべてプログラム用非選択ソース電圧（０Ｖ）に設定されている。また、選択メモリセルＳＭに接続されたビット線６０（選択ビット線）はすべてプログラム用選択ビット電圧（０Ｖ）に設定され、選択メモリブロック中の非選択ビット線はすべてプログラム用非選択ビット電圧（Ｖｃｃ）に設定される。また、選択メモリブロックの基板４１４にはプログラム用基板電圧（０Ｖ）が印加される。
【００５０】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルＳＭのセレクトゲート４１１はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに選択メモリセルのワードゲート４１２はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされているので、ホットエレクトロンはワードゲート４１２側に引き寄せられる。このとき、引き寄せられたホットエレクトロンは、ＯＮＯ膜４１３によりトラップされる。以上が選択メモリセルに対してのデータ書き込み（プログラム）の原理である。
【００５１】
表３にプログラム時の電圧印加状態を示した。
【００５２】
【表３】
2004266085.tif 000005
表３の非選択メモリセルは、図７の非選択メモリセルＵＳＭを示す。また、表３の選択メモリセルは、図７の選択メモリセルＳＭを示す。
【００５３】
リード動作と同様に、プログラム時にも非選択メモリセルには、５種類の電圧印加状態（非選択メモリセルＵＳＭ及び非選択メモリセルＡ〜Ｄ）がある（図７参照）。この５つのうち、非選択メモリセルＡ〜Ｄの電圧印加状態について表４に示した。
【００５４】
【表４】
2004266085.tif 000006
（イレーズ）
イレーズは、選択メモリブロック内すべてのメモリセル４１０に対して行われる。つまり、選択メモリブロック内のすべてのメモリセル４１０が選択メモリセルとなる。選択メモリブロック内のすべてのワード線５０は消去用ワード（−３Ｖ）にチャージアップされている。選択メモリブロック内のすべてのセレクト線７０は消去用セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロック内のすべてのソース線８０は消去用ソース電圧（５Ｖ）にチャージアップされている。さらに、選択メモリブロック内のすべてのビット線６０は消去用ビット電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４には消去用基板電圧（０Ｖ）が印加される。
【００５５】
前述のような電圧印加状態になると、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。ところが、選択ブロック内のメモリセル４１０の各ワードゲート４１２は消去用ワード電圧（−３Ｖ）にチャージアップされているので、各ワードゲート４１２とビット線拡散層ＢＬＤの間に電界が生じる。その結果で生じたホットホールにより、ＯＮＯ膜４１３にトラップされていた電荷（電子）を消去できるのである。
【００５６】
表５にイレーズ時の電圧印加状態（ホットホールによる消去）を示した。
【００５７】
【表５】
2004266085.tif 000007
本実施形態では、ホットホールによってデータ消去を行ったが、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｈｅｉｍ）消去という手法を用いることもできる。この手法の場合、選択メモリブロック内のすべてのワード線５０はＦＮ消去用ワード電圧（−８Ｖ）にチャージアップされている。選択メモリブロック内のすべてのセレクト線７０はＦＮ消去用セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロック内のすべてのソース線８０はフローティング状態、または、ＦＮ消去用ソース電圧（５Ｖ）に設定されている。さらに、選択メモリブロック内のすべてのビット線６０は消去用ビット電圧（５Ｖ）に設定される。また、選択メモリブロックの基板４１４にはＦＮ消去用基板電圧（５Ｖ）が印加される。ＦＮ消去は、ＦＮトネリングを用いたものであり、ＯＮＯ膜４１３に所定の電界（例えば電圧差１５Ｖ）をかけると、ＯＮＯ膜４１３内の電荷（電子）はトンネル効果によってＯＮＯ膜４１３の外部へ放出されるという原理である。
【００５８】
イレーズ動作時（ホットホールによる消去及びＦＮ消去）の非選択メモリブロックについては、スタンバイ時と同様の電圧印加状態にある。
【００５９】
表６にイレーズ時の電圧印加状態（ＦＮ消去）を示した。
【００６０】
【表６】
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（比較例との対比と効果）
図１１は、第１比較例のレイアウト図である。第１比較例では、アクセススピードを向上させるために、複数のワードゲート接続部５５がソース線拡散層ＳＬＤ上に形成されている。ソース線拡散層ＳＬＤと各ワードゲート４１２がショートしないようにするため、ワードゲート接続部５５の配置された場所の下の基板４１４内には素子分離領域９００が配置される。素子分離領域９００を複数設置するため、ソース線拡散層ＳＬＤには、複数の配線接続部（コンタクト）ＣＮＴ２が設置されている。配線接続部（コンタクト）ＣＮＴ２が多く設置されるほど、レイアウトサイズの増大に繋がる。
【００６１】
図３に示す本実施形態では、ビット線拡散層ＢＬＤの上にワードゲート接続部５５が設置されているので、ソース線拡散層ＳＬＤは分離されることなく連続的に行方向Ｘに沿って形成されている。したがって、配線接続部（コンタクト）ＣＮＴ２を大幅に削減でき、レイアウトサイズの縮小が可能になる。
【００６２】
図１２は、第２比較例のレイアウト図である。第２比較例では、第１比較例の素子分離領域９００にかわって、クロスアンダー１０００（図１３参照）が設けられている。クロスアンダー１０００を各ワードゲート接続部５５の設置場所に設けることで、ソース線拡散層ＳＬＤ用の配線接続部（コンタクト）ＣＮＴ２（図１１参照）を削減している。ところが、クロスアンダー１０００を設置すると、マスク数、プロセス工程数が増え製造工程が煩雑になってしまう。また、クロスアンダー１０００は高抵抗なので、ソース線拡散層ＳＬＤの電圧効果を引き起こしてしまう。
【００６３】
本実施形態では、クロスアンダー１０００を用いることなく、ソース線拡散層ＳＬＤを行方向Ｘに沿って連続に形成できるので、上述のようなクロスアンダー１０００特有の欠点を回避できる。つまり、本実施形態は、製造工程を煩雑にすることなく、半導体記憶装置のレイアウトサイズの縮小が可能なのである。
【００６４】
以上のようにして、本発明はレイアウト面積の小さい不揮発性半導体記憶装置を提供できる。
【００６５】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る全体図である。
【図２】一実施形態に係るメモリブロックの一部を表す等価回路図である。
【図３】一実施形態に係るメモリブロックの一部を表す平面構造図である。
【図４】図３の断面構造の一部を表す断面構造図である。
【図５】図３の断面構造の一部を表す他の断面構造図である。
【図６】図３の断面構造の一部を表す他の断面構造図である。
【図７】図３の断面構造の一部を表す他の断面構造図である。
【図８】図３の断面構造の一部を表す他の断面構造図である。
【図９】一実施形態に係るメモリブロックの一部を表す等価回路図である。
【図１０】ＯＮＯ膜内の電荷の有無と流れる電流の関係を表す図である。
【図１１】第１比較例に係るメモリブロックの平面構造図である。
【図１２】第２比較例に係るメモリブロックの平面構造図である。
【図１３】第２比較例に係るクロスアンダーの断面構造図である。
【符号の説明】
５０  ワード線、５１  ワード線接続部、５５  ワードゲート共通接続部、６０ビット線、６１  ビット線接続部、７０  セレクト線、７１  セレクト線接続部、７５  セレクトゲート接続部、８０  ソース線、４００  メモリブロック、４１０  メモリセル、４１１  セレクトゲート、４１２  ワードゲート、４１３不揮発性メモリ素子（ＯＮＯ膜）、４１４  基板、４１７  窒化膜、９００  素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成16年2月12日(2004.2.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記メモリセルアレイは、
前記行方向に沿って前記複数のメモリセルを共通接続して連続形成された複数のソース線拡散層と、
複数のビット線拡散層と、
前記複数のビット線拡散層の各々を素子分離する複数の素子分離領域と、
複数のワードゲート共通接続部と、を有し、
前記複数のメモリセルの各々は、前記ソース線拡散層と、前記ビット線拡散層と、前記ソース線拡散層及び前記ビット線拡散層間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを含み、
前記列方向で隣り合う２本の前記ワードゲートの間には、前記複数のビット線拡散層の各々がそれぞれ設けられ、
前記複数のワードゲート共通接続部の各々は、前記複数の素子分離領域の少なくとも１つの上層にて、前記２本のワードゲート同士を共通接続し、
前記複数のワードゲート共通接続部の上層には、複数のワードゲート用配線が設けられ、前記複数のワードゲート用配線の少なくとも一つと、前記複数のワードゲート共通接続部の少なくとも一つとを接続するワード線接続部が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記列方向で隣り合う２本の前記セレクトゲートの外側に、各１本の前記ワードゲートが設けられ、前記各１本の前記ワードゲートは、互いに前記ワードゲート共通接続部により接続されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２において、
前記複数のワードゲート共通接続部の各々は、前記列方向で隣り合う２つの前記セレクトゲートを覆う絶縁体と、前記絶縁体上に設けられた前記２本のワードゲートを共通接続する導電体とを、有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３において、
前記絶縁体は、前記不揮発性メモリ素子と同一材料を延在形成することにより形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記列方向の同一線上に沿って、前記ワードゲート共通接続部が複数形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記複数のワードゲート共通接続部の各々と、それと前記行方向において隣り合う前記素子分離領域と、の間には、前記複数のビット線拡散層の各々と複数のビット線の各々とを接続するビット線接続部を有することを特徴とする不揮発性半導体記憶装置。