(57)【要約】【課題】  しきい値を適正に設定することが可能であり、かつ高速動作が可能なＳＯＩ素子を提供すること。  【解決手段】  本発明は絶縁層１４２と、この絶縁層上に島状に形成された半導体層１４５と、この半導体層に離間して形成されたソース領域及びドレイン領域と、このソース領域及びドレイン領域間のチャネルとなる前記半導体層の表面上に形成されたゲート絶縁膜と、前記絶縁層上の素子分離領域上に形成され、前記チャネルの幅方向に該チャネルと隣接する部分を含む前記半導体層の側壁部の領域において概略一定の膜厚を有し、かつこの概略一定の膜厚を有する領域の外周の領域において前記膜厚よりも大きな膜厚を有する素子分離絶縁膜１４３と、前記ゲート絶縁膜上から前記素子分離絶縁膜上にかけて形成されたゲート電極パターン１４４とを備えたことを特徴とする半導体装置である。  【選択図】  図１
2004153296.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、この絶縁層上の素子形成領域に島状に形成された半導体層と、この半導体層に離間して形成されたソース領域及びドレイン領域と、このソース領域及びドレイン領域間のチャネルとなる前記半導体層の表面上に形成されたゲート絶縁膜と、前記絶縁層上の素子分離領域上に形成され、前記チャネルの幅方向に該チャネルと隣接する部分を含む前記半導体層の側壁部の領域において概略一定の膜厚を有し、かつこの概略一定の膜厚を有する領域の外周の領域において前記膜厚よりも大きな膜厚を有する素子分離絶縁膜と、前記ゲート絶縁膜上から前記素子分離絶縁膜上にかけて形成されたゲート電極パターンとを備えたことを特徴とする半導体装置。  
【請求項２】
前記概略一定の膜厚を有する領域は、前記半導体層の全周囲の側壁部の領域であることを特徴とする請求項１記載の半導体装置。  
【請求項３】
前記概略一定の膜厚を有する領域は、前記チャネルの幅方向に位置する前記半導体層の側壁部の領域に選択的に形成されていることを特徴とする請求項１記載の半導体装置。  
【請求項４】
前記概略一定の膜厚を有する領域の幅が０．５μｍ以下であることを特徴とする請求項１記載の半導体装置。  
【請求項５】
絶縁層と、この絶縁層上の素子形成領域に島状に形成された半導体層と、この半導体層に離間して形成されたソース領域及びドレイン領域と、このソース領域及びドレイン領域間のチャネルとなる前記半導体層の表面上に形成されたゲート絶縁膜と、前記チャネルの幅方向に該チャネルと隣接する部分を含む前記半導体層の側壁部に形成され、膜厚が概略一定である側壁絶縁膜と、前記ゲート絶縁膜上から前記絶縁層上の素子分離領域にかけて形成されたゲート電極パターンとを備えたことを特徴とする半導体装置。  
【請求項６】
前記側壁絶縁膜は、前記半導体層の全周囲の側壁部に形成されていることを特徴とする請求項５記載の半導体装置。  
【請求項７】
前記側壁絶縁膜は、前記チャネルの幅方向に位置する前記半導体層の側壁部に選択的に形成されていることを特徴とする請求項５記載の半導体装置。  
【請求項８】
前記膜厚が概略一定である側壁絶縁膜の幅が０．５μｍ以下であることを特徴とする請求項５記載の半導体装置。  
【請求項９】
絶縁層上の半導体層の素子分離予定領域を選択的に酸化して素子分離絶縁膜を形成するとともに、素子形成領域に島状に前記半導体層を残す工程と、この半導体層の表面上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上から前記素子分離絶縁膜上にかけてゲート電極パターンを形成する工程と、前記島状に残した半導体層にソース領域及びドレイン領域を互いに離間して形成する工程とを備え、前記半導体層の素子分離予定領域を選択的に酸化する前に、前記ソース領域及びドレイン領域間のチャネルの幅方向に該チャネルと隣接する部分を含み、かつ前記島状に残す半導体層の側壁部となる領域の該半導体層をエッチングすることにより、この領域の前記半導体層の膜厚を減少させる工程を備えたことを特徴とする半導体装置の製造方法。  
【請求項１０】
前記半導体層の膜厚を減少させる工程において、前記島状に残す半導体層の全周囲の側壁部となる領域の該半導体層を選択的にエッチングすることを特徴とする請求項９記載の半導体装置。  
【請求項１１】
前記半導体層の膜厚を減少させる工程において、前記ソース領域及びドレイン領域間のチャネルの幅方向に位置し、かつ前記島状に残す半導体層の側壁部となる領域の該半導体層を選択的にエッチングすることを特徴とする請求項９記載の半導体装置。  
【請求項１２】
前記半導体層の膜厚を減少させる工程において、前記島状に残す半導体層、及び前記ソース領域及びドレイン領域間のチャネルの幅方向に位置し、かつ前記島状に残す半導体層の側壁部となる領域の該半導体層を選択的にエッチングすることを特徴とする請求項９記載の半導体装置。  
【請求項１３】
絶縁層上に島状に形成された半導体層にソース領域及びドレイン領域を形成し、該半導体層上にゲート電極パターンを形成する半導体装置の製造方法であって、絶縁層上に形成された半導体層上に島状に選択的に第１の絶縁パターンを形成する工程と、この第１の絶縁パターンをマスクとして前記半導体層をエッチングすることにより、この半導体層の前記第１の絶縁パターンで覆われていない部分の膜厚を減少させる工程と、前記第１の絶縁パターンの側壁に第２の絶縁パターンを形成する工程と、前記第１及び第２の絶縁パターンをマスクとして前記半導体層をエッチングすることにより、この半導体層の前記第１及び第２の絶縁パターンで覆われていない部分を選択的に除去する工程と、前記第１及び第２の絶縁パターンをマスクとして前記半導体層を選択的に酸化することにより、前記ソース領域及びドレイン領域間のチャネルの幅方向に該チャネルと隣接する部分を含む前記半導体層の側壁部に側壁絶縁膜を形成する工程と、前記第１の絶縁パターンを除去する工程と、前記半導体層の表面上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上から前記絶縁層上の素子分離領域にかけてゲート電極パターンを形成する工程と、前記半導体層にソース領域及びドレイン領域を互いに離間して形成する工程とを備えたことを特徴とする半導体装置の製造方法。  
【請求項１４】
前記第２の絶縁パターンをさらに除去し、この後、前記ゲート電極パターンを形成することを特徴とする請求項１３記載の半導体装置。  
【請求項１５】
絶縁層と、この絶縁層上の素子形成領域に島状に形成された半導体層と、この半導体層に互いに離間して形成され、該半導体層の外縁部より隔離して形成されたソース領域及びドレイン領域と、前記半導体層の表面上に形成されたゲート絶縁膜と、前記ソース領域及びドレイン領域をそれぞれ取り囲むように前記半導体層上に前記ゲート絶縁膜を介して形成されたゲート電極パターンとを備えたことを特徴とする半導体装置。  
【請求項１６】
絶縁層と、この絶縁層上の素子形成領域に島状に形成された半導体層と、この半導体層の表面上に形成されたゲート絶縁膜と、前記半導体層上に前記ゲート絶縁膜を介して環状に形成されたゲート電極パターンと、このゲート電極パターンの内側及び外側の前記半導体層の領域にそれぞれ互いに離間して形成されたソース・ドレイン領域とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に薄膜ＳＯＩ構造のＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）素子、例えば絶縁膜上に形成したＳＯＩトランジスタが、０．１μｍ世代のデバイスとして最近注目されるようになってきている。
【０００３】
この薄膜ＳＯＩ素子は、絶縁膜によりその下の半導体基板と電気的に絶縁しているため、寄生容量が小さいという大きな利点を有する。また、同様な理由でソフトエラーに強い等の利点があることが知られている。
【０００４】
更に、ＳＯＩ層の薄膜化によりＳＯＩ層が完全に空乏化する場合には、移動度（モビリティ）の増加による動作速度の向上や低消費電力化、さらにはスイッチング特性の改善を容易に達成することができる。また、チャネル長の微細化に伴うしきい電圧Ｖｔｈの低下（いわゆる短チャネル効果）がバルクに形成したＭＯＳＦＥＴよりも小さいことが報告されている（非特許文献１）。
【０００５】
また、０．１μｍ世代の薄膜ＳＯＩ素子では、低消費電力化は必須であり、電源電圧は１Ｖ程度が予想される。これを達成するには、素子のしきい値を適正に設定することが、最も重要である。
【０００６】
ところが、薄膜ＳＯＩ素子ではしきい値の設定が難しく、回路設計が困難となるという問題がある。これを解決するために、従来方法では、チャネル領域の不純物濃度を高くして、しきい値の調整を行っていた。しかしながら、この方法は、薄膜ＳＯＩ素子の大きな特徴であるモビリティの増大を消失させてしまうという欠点があった。
【０００７】
一方、薄膜ＳＯＩ素子において待機時の消費電力を抑える等のために、良好なｓｕｂｔｈｒｅｓｈｏｌｄ特性は必要不可欠である。元来、ＳＯＩ素子の特徴として、優れたｓｕｂｔｈｒｅｓｈｏｌｄ特性が期待されるが、実際に素子を作製すると、ｓｕｂｔｈｒｅｓｈｏｌｄ特性に劣化が見られる。
【０００８】
図８は、本発明者が作製したＳＯＩ素子のＩ−Ｖ特性である。横軸はゲート電圧、縦軸はドレイン電流である。ドレイン電流が立ち上がる領域においてハンプ（こぶ）が見られ、低ゲート電圧側でドレイン電流の増加が確認される。即ち、素子のしきい値が低下してｓｕｂｔｈｒｅｓｈｏｌｄ特性が劣化していることが明らかである。
【０００９】
図９は、このｓｕｂｔｈｒｅｓｈｏｌｄ特性の劣化を説明するための薄膜ＳＯＩ素子の断面図である。２１３はＬＯＣＯＳ法により形成された素子分離領域であり、そのバーズ・ビーク領域の下に、本来のＳＯＩ層のチャネル領域２１５よりも膜厚の薄い領域２１５ａが形成される。２１１はシリコン基板、２１２は埋め込みシリコン酸化膜、２１４はゲート電極である。
【００１０】
このように、領域２１５ａが形成されると、この部分にしきい値の低い寄生トランジスタが存在するようになり、この寄生トランジスタが働くことにより、トランジスタ全体のしきい値は本来のトランジスタよりも低くなる。即ち、ゲート電圧を印加すると、まず寄
生トランジスタに電流が流れ、その後に本来のトランジスタに電流が流れるために、図８に示すようなハンプ特性が現れる。この現象の詳細な解析は、例えば非特許文献２に示されている。
【非特許文献１】M.Yoshimi et al., IEICE Trans., vol. E74,p. 337, 1991
【非特許文献２】IEEE, Transactions on Electron Devices, vol. 39, p. 874, 1992.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上のように、従来の薄膜ＳＯＩ素子では、回路設計のためしきい値設定の調整を行うことが不可欠であり、これを達成すべくチャネルの不純物濃度を高くしており、このため薄膜ＳＯＩ素子本来の超高速性を実現することが困難であった。
【００１２】
また、待機時の消費電力を抑える等のために良好なｓｕｂｔｈｒｅｓｈｏｌｄ特性を達成することが必要であるが、従来の薄膜ＳＯＩ素子ではハンプ（こぶ）が見られ、素子のしきい値が低下してｓｕｂｔｈｒｅｓｈｏｌｄ特性が劣化してしまうという問題があった。
【００１３】
本発明は、上記実情に鑑みてなされたものであり、しきい値が適正に設定可能であり、かつ高速動作が可能な薄膜ＳＯＩ素子を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
（第１の発明）
本発明は、絶縁層と、この絶縁層上の素子形成領域に島状に形成された半導体層と、この半導体層に離間して形成されたソース領域及びドレイン領域と、このソース領域及びドレイン領域間のチャネルとなる前記半導体層の表面上に形成されたゲート絶縁膜と、前記絶縁層上の素子分離領域上に形成され、前記チャネルの幅方向に該チャネルと隣接する部分を含む前記半導体層の側壁部の領域において概略一定の膜厚を有し、かつこの概略一定の膜厚を有する領域の外周の領域において前記膜厚よりも大きな膜厚を有する素子分離絶縁膜と、前記ゲート絶縁膜上から前記素子分離絶縁膜上にかけて形成されたゲート電極パターンとを備えたことを特徴とする半導体装置を提供する。
【００１５】
かかる本発明においては、以下の態様が好ましい。
（１）前記概略一定の膜厚を有する領域は、前記半導体層の全周囲の側壁部の領域であること。  
（２）前記概略一定の膜厚を有する領域は、前記チャネルの幅方向に位置する前記半導体層の側壁部の領域に選択的に形成されていること。
（３）前記概略一定の膜厚を有する領域の幅が０．５μｍ以下であること。
【００１６】
さらに、かかる本発明の半導体装置を製造する方法として、絶縁層上の半導体層の素子分離予定領域を選択的に酸化して素子分離絶縁膜を形成するとともに、素子形成領域に島状に前記半導体層を残す工程と、この半導体層の表面上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上から前記素子分離絶縁膜上にかけてゲート電極パターンを形成する工程と、前記島状に残した半導体層にソース領域及びドレイン領域を互いに離間して形成する工程とを備え、前記半導体層の素子分離予定領域を選択的に酸化する前に、前記ソース領域及びドレイン領域間のチャネルの幅方向に該チャネルと隣接する部分を含み、かつ前記島状に残す半導体層の側壁部となる領域の該半導体層をエッチングすることにより、この領域の前記半導体層の膜厚を減少させる工程を備えたことを特徴とする半導体装置の製造方法を提供する。
【００１７】
かかる本発明においては、以下の態様が好ましい。
（１）前記半導体層の膜厚を減少させる工程において、前記島状に残す半導体層の全周囲の側壁部となる領域の該半導体層を選択的にエッチングすること。  
（２）前記半導体層の膜厚を減少させる工程において、前記ソース領域及びドレイン領域間のチャネルの幅方向に位置し、かつ前記島状に残す半導体層の側壁部となる領域の該半導体層を選択的にエッチングすること。  
（３）前記半導体層の膜厚を減少させる工程において、前記島状に残す半導体層、及び前記ソース領域及びドレイン領域間のチャネルの幅方向に位置し、かつ前記島状に残す半導体層の側壁部となる領域の該半導体層を選択的にエッチングすること。  
【００１８】
（第２の発明）
また本発明は、絶縁層と、この絶縁層上の素子形成領域に島状に形成された半導体層と、この半導体層に離間して形成されたソース領域及びドレイン領域と、このソース領域及びドレイン領域間のチャネルとなる前記半導体層の表面上に形成されたゲート絶縁膜と、前記チャネルの幅方向に該チャネルと隣接する部分を含む前記半導体層の側壁部に形成され、膜厚が概略一定である側壁絶縁膜と、前記ゲート絶縁膜上から前記絶縁層上の素子分離領域にかけて形成されたゲート電極パターンとを備えたことを特徴とする半導体装置を提供する。  
【００１９】
かかる本発明においては、以下の態様が好ましい。
（１）前記側壁絶縁膜は、前記半導体層の全周囲の側壁部に形成されていること。  
（２）前記側壁絶縁膜は、前記チャネルの幅方向に位置する前記半導体層の側壁部に選択的に形成されていること。
（３）前記膜厚が概略一定である側壁絶縁膜の幅が０．５μｍ以下であること。さらに、かかる本発明の半導体装置を製造する方法として、絶縁層上に島状に形成された半導体層にソース領域及びドレイン領域を形成し、該半導体層上にゲート電極パターンを形成する半導体装置の製造方法であって、絶縁層上に形成された半導体層上に島状に選択的に第１の絶縁パターンを形成する工程と、この第１の絶縁パターンをマスクとして前記半導体層をエッチングすることにより、この半導体層の前記第１の絶縁パターンで覆われていない部分の膜厚を減少させる工程と、前記第１の絶縁パターンの側壁に第２の絶縁パターンを形成する工程と、前記第１及び第２の絶縁パターンをマスクとして前記半導体層をエッチングすることにより、この半導体層の前記第１及び第２の絶縁パターンで覆われていない部分を選択的に除去する工程と、前記第１及び第２の絶縁パターンをマスクとして前記半導体層を選択的に酸化することにより、前記ソース領域及びドレイン領域間のチャネルの幅方向に該チャネルと隣接する部分を含む前記半導体層の側壁部に側壁絶縁膜を形成する工程と、前記第１の絶縁パターンを除去する工程と、前記半導体層の表面上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上から前記絶縁層上の素子分離領域にかけてゲート電極パターンを形成する工程と、前記半導体層にソース領域及びドレイン領域を互いに離間して形成する工程とを備えたことを特徴とする半導体装置の製造方法を提供する。  
【００２０】
かかる本発明においては、前記第２の絶縁パターンをさらに除去し、この後、前記ゲート電極パターンを形成することが好ましい。
【００２１】
（第３の発明）
また本発明は、絶縁層と、この絶縁層上の素子形成領域に島状に形成された半導体層と、この半導体層に互いに離間して形成され、該半導体層の外縁部より隔離して形成されたソース領域及びドレイン領域と、前記半導体層の表面上に形成されたゲート絶縁膜と、前記ソース領域及びドレイン領域をそれぞれ取り囲むように前記半導体層上に前記ゲート絶縁膜を介して形成されたゲート電極パターンとを備えたことを特徴とする半導体装置を提供する。  
【００２２】
（第４の発明）
また本発明は、絶縁層と、この絶縁層上の素子形成領域に島状に形成された半導体層と、この半導体層の表面上に形成されたゲート絶縁膜と、前記半導体層上に前記ゲート絶縁膜を介して環状に形成されたゲート電極パターンと、このゲート電極パターンの内側及び外側の前記半導体層の領域にそれぞれ互いに離間して形成されたソース・ドレイン領域とを備えたことを特徴とする半導体装置を提供する。  
【００２３】
［作用］
（第１及び第２の発明）
また第１及び第２の発明によれば、素子分離を形成する領域のうち、素子形成領域と相接し、かつ少なくともゲート電極パターンを配線する領域と重複する領域の半導体層の膜厚を薄くして、これを酸化することによって、素子分離領域を形成する。これにより、酸化の際バーズビークが形成されることを抑制することができ、この部分に薄い半導体層が残ることを防止することができる。したがって、寄生トランジスタ効果を排除でき、良好なカット・オフ特性を達成できる。  
【００２４】
（第３及び第４の発明）
また第３及び第４の発明によれば、絶縁層上の素子形成領域に島状に形成された半導体層の外縁部からチャネル領域を隔離して形成するので、寄生トランジスタの生じやすい前記半導体層の外縁部を避けて前記チャネル領域を形成することとなる。したがって、寄生トランジスタ効果を排除でき、良好なカット・オフ特性を達成できる。
【発明の効果】
【００２５】
本発明によれば、しきい値を適正に設定することが可能であり、かつ高速動作が可能なＳＯＩ素子を提供することができる。  
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態を図面を用いて説明する。
【００２７】
（第１の実施形態）
第１の実施形態では前述した第１の発明について述べる。図１は、本発明に係るＳＯＩ構造のＭＯＳＦＥＴの構造を示す概略図である。図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ´での断面図である。  
【００２８】
図１（ｂ）に示すように、シリコン基板１４１上にシリコン酸化膜１４２が形成され、このシリコン酸化膜１４２上には島状の単結晶シリコン領域１４５が形成されている。また、図１（ａ）に示すように、ゲート電極の配線領域１４４と素子分離領域１４３とが重複する領域のうち、斜線で示した領域のＳＯＩ層が、ＬＯＣＯＳ酸化を行う以前に、あらかじめ薄膜化される。ここで、薄膜化される領域は島状の単結晶シリコン領域１４５の外周部全周にわたっても良い。図１（ｂ）に示すように、ＳＯＩ層を薄膜化した領域では、ＬＯＣＯＳ法により素子分離を形成する際に、素子分離酸化膜１４３ａが薄くなりその膜厚が概略一定となって、バーズ・ビークが抑制されている。このため、その部分において図８に示すような寄生トランジスタが発生しにくくなる。したがって、通常の簡便なＬＯＣＯＳプロセスのみで、優れたｓｕｂｔｈｒｅｓｈｏｌｄ特性が実現できることになる。なお、その他の素子分離領域では、当然、厚い酸化膜が得られている。  
【００２９】
本実施形態の発明は、もちろん、素子分離領域全体のＳＯＩ層を薄膜化した素子にも、適用可能である。これも、ｓｕｂｔｈｒｅｓｈｏｌｄ特性の改善という観点からは、同様に有効である。ただし、素子分離酸化膜が全体的に薄くなるため、配線と基板の間の寄生容量が増加して、ＳＯＩデバイス本来の高速性が十分に発揮されないという懸念がある。
このため、図１に示すように局所的に薄膜化する方が、高速化という観点からは望ましい。  
【００３０】
素子分離を形成する前のＳＯＩ膜厚を１１００Ａ（オングストローム。以下同じ。）程度とした場合、ハンプ特性が見られることがわかり、このため薄膜化するＳＯＩ層の膜厚は、少なくとも１０００Ａ以下となることが望ましい。ただし、ＬＯＣＯＳ酸化の条件によっても、この値は上下すると考えられ、場合に応じて、適宜、最適化してやればよい。
【００３１】
図２は、本発明に係るＳＯＩ素子のＩ−Ｖ特性を示す特性図である。薄膜化したＳＯＩ層の厚さは５００Ａ程度であり、ＳＯＩ層を薄膜化した領域の幅は、０．５μｍである。素子分離の作製条件は、図１の素子と同様である。薄膜化したＳＯＩ層を設けることにより、寄生トランジスタ効果を排除でき、ハンプ特性は見られず、ｓｕｂｔｈｒｅｓｈｏｌｄ特性が飛躍的に改善されているのがわかる。したがって、本発明により良好なカットオフ特性を得ることが可能である。なお、ＳＯＩ層を薄膜化した領域の幅は、微細化の観点からも、０．５μｍ以上にすることは不要である。  
【００３２】
図３は、図１に示した本発明に係るＳＯＩ構造のＭＯＳＦＥＴの製造方法を示す工程断面図である。図１と同一部分には同一の符号を付して示す。まず、図３（ａ）に示すように、シリコン酸化膜１４２上のＳＯＩ層（単結晶シリコン膜）１４６の薄膜化したい領域をパターニングして、ＳＯＩ層１４６に段差１４６ａを形成する。シリコンを削る方法としては、通常のＣＤＥ（ケミカル・ドライ・エッチング）やＲＩＥ（反応性イオン・エッチング）による方法の他に、シリコンを酸化して、その酸化膜を除去する方法などが有効である。  
【００３３】
この後、図３（ｂ）に示すように、通常のＭＯＳプロセスを用いてＬＯＣＯＳ法を用いて選択酸化を行い、素子分離領域（素子分離酸化膜）１４３を形成する。この時、島状の単結晶シリコン領域１４５に隣接する領域には膜厚が概略一定の素子分離酸化膜１４３ａが形成され、バーズ・ビークが抑制されている。さらに、ゲート電極の配線領域１４４にゲート電極配線を形成し、ソース・ドレイン領域（図示せず。）の形成を行う。  
【００３４】
図４は、図１に示した本発明に係るＳＯＩ構造のＭＯＳＦＥＴの他の製造方法を示す工程断面図である。まず、図４（ａ）に示すように、シリコン基板１７１上にシリコン酸化膜１７２が形成され、このシリコン酸化膜１７２上にＳＯＩ層（単結晶シリコン膜）１７６が形成されたＳＯＩ基板を準備し、ＳＯＩ層１７６のうちソース・ドレイン領域及びチャネル形成領域、さらにはその周辺の領域を選択的に薄膜化する。これにより、ＳＯＩ層１７６に段差１７６ａが形成される。なお、チャネル領域、及びそのチャネル幅方向（ソース領域とドレイン領域とを結ぶ方向と直交する方向）に該チャネル領域と隣接する領域のみを選択的に薄膜化しても良い。  
【００３５】
以後は、図３に示す工程と同様にして、図４（ｂ）に示す断面構造を得ることができる。なお、この図において、１７５は島状の単結晶シリコン領域、１７３は素子分離領域（素子分離酸化膜）、１７３ａは膜厚の概略一定な薄い素子分離酸化膜、１７４はゲート電極の配線領域（ゲート電極配線）である。  
【００３６】
上記した製造方法によれば、上記した効果が得られる他、チャネル領域のＳＯＩ層が極めて薄い素子を作製できる。チャネル領域のＳＯＩ層が薄くなると、短チャネル効果が改善されることが一般的に知られている。したがって、かかる製造方法はＳＯＩ素子の微細化という観点からも非常に有効である。  
【００３７】
（第２の実施形態）
第２の実施形態では前述した第２の発明について述べる。図５は、本発明に係るＳＯＩ構造のＭＯＳＦＥＴの構造を示す概略図である。図５（ａ）はその平面図、図５（ｂ）は図５（ａ）のＡ−Ａ´での断面図である。  
【００３８】
図５（ｂ）に示すように、シリコン基板１８１上にシリコン酸化膜（素子分離領域ともなる。）１８２が形成され、このシリコン酸化膜１８２上には島状の単結晶シリコン領域１８５が形成されている。また図５（ａ）に示すように、島状の単結晶シリコン領域１８５を取り囲むように斜線で示した領域に、膜厚が概略一定の薄い側壁酸化膜（素子分離酸化膜）１８１ａが選択的に形成されている。ここで、この薄い側壁酸化膜１８１ａは、チャネル幅方向に該チャネル領域に隣接する、島状の単結晶シリコン領域１８５の側壁部に選択的に設けても良い。なお、１８４はゲート電極の配線領域（ゲート電極配線）である。  
【００３９】
図５に示す構造のＳＯＩ  ＭＯＳＦＥＴにおいても、第１の実施形態で述べたものと同様に、素子形成領域と相接する素子分離形成領域のＳＯＩ層が、ＬＯＣＯＳ酸化を行う以前にあらかじめ薄膜化される。このため、酸化により得られる素子分離酸化膜１８１ａが薄くその膜厚は概略一定となって、バーズ・ビークが抑制されている。このため、寄生トランジスタが発生しにくく、優れたｓｕｂｔｈｒｅｓｈｏｌｄ特性が実現できることになる。なお、その他の素子分離領域の  ＳＯＩ層は、ＬＯＣＯＳ酸化の前に、あらかじめ、すべて削られる。この構造によれば、図１に示す構造のＳＯＩ  ＭＯＳＦＥＴと同様の効果が得られる他、微細加工が比較的簡単であるという長所もある。  
【００４０】
図６は、図５に示した本発明に係るＳＯＩ構造のＭＯＳＦＥＴの製造方法を示す工程断面図である。図５と同一部分には同一の符号を付して示す。まず、図６（ａ）に示すように、シリコン酸化膜１８２上のＳＯＩ層（単結晶シリコン膜）１８６の表面を酸化してシリコン酸化膜１８７を形成した後、このシリコン酸化膜１８７上にＬＰＣＶＤ法によりシリコン窒化膜１８８、さらにこのシリコン窒化膜１８８上にＣＶＤ法によりシリコン酸化膜１８９ａをそれぞれ全面に堆積する。  
【００４１】
この後、素子を形成する領域上に図示しないレジストパターンを形成して、これをマスクとしてシリコン酸化膜１８９ａ、シリコン窒化膜１８８、及びシリコン酸化膜１８７を順にパターニングして、素子分離領域のＳＯＩ層１８６を露出せしめ、さらにこのＳＯＩ層１８６を薄膜化する。この結果、ＳＯＩ層１８６には段差１８６ａが形成される。  
【００４２】
次に、図６（ｂ）に示すように、ＣＶＤ法によりシリコン酸化膜１８９ｂを全面に堆積する。そして、異方性エッチングにより、シリコン酸化膜１８９ｂをシリコン酸化膜１８７、シリコン窒化膜１８８、及びシリコン酸化膜１８９ａからなる積層膜の側壁部に選択的に残置する。さらに、シリコン酸化膜１８９ａ及びシリコン酸化膜１８９ｂをマスクとして、露出するＳＯＩ層１８６を除去する。  
【００４３】
次に、図６（ｃ）に示すように、シリコン酸化膜１８９ａ及びシリコン酸化膜１８９ｂを除去して、シリコン窒化膜１８８をマスクとしてＬＯＣＯＳ酸化を行う。ここで、シリコン酸化膜１８９ｂは所望により残すことも可能である。この酸化工程により、シリコン酸化膜１８９ｂの下に存在するＳＯＩ層１８６は選択的に酸化され、シリコン酸化膜１８１ａが形成される。さらに、シリコン窒化膜１８８及びシリコン酸化膜１８７を除去して、ゲート絶縁膜の形成、ゲート電極配線１８４の形成、及びソース・ドレイン領域の形成を行う。  
【００４４】
本実施形態による方法によっても、島状の単結晶シリコン領域１８５の側壁部にこのシリコン領域１８５に隣接して、膜厚が概略一定の薄い側壁酸化膜（素子分離酸化膜）１８
１ａが選択的に形成されるので、バーズ・ビークが抑制される。
【００４５】
（第３の実施形態）
第３の実施形態では前述した第３の発明について述べる。図７は、本発明に係るＳＯＩ構造のＭＯＳＦＥＴの構造を示す概略図である。図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＡ−Ａ´断面図、図７（ｃ）は図７（ａ）のＢ−Ｂ´断面図である。
【００４６】
図７（ｂ）及び図７（ｃ）に示すように、シリコン基板７０１上にシリコン酸化膜（素子分離領域ともなる。）７０２が形成され、このシリコン酸化膜７０２上には島状の単結晶シリコン領域７０３が形成されている。島状の単結晶シリコン領域７０３の間にはシリコン酸化膜７０４が埋め込まれている。また、島状の単結晶シリコン領域の表面にはソース・ドレイン領域７０６ａ、７０６ｂが形成されている。
【００４７】
このソース・ドレイン領域７０６ａ、７０６ｂは、島状の単結晶シリコン領域７０３の外縁部から隔離して設けられており、この島状の単結晶シリコン領域７０３の外縁部上、及びソース・ドレイン領域７０６ａ、７０６ｂの間の領域上には、ゲート絶縁膜７０４´を介してゲート電極７０５が形成されている。即ち、ゲート電極７０５はソース・ドレイン領域７０６ａ、７０６ｂをそれぞれ取り囲むような形状となっている一方、ソース・ドレイン領域７０６ａ、７０６ｂの間に形成されるチャネル領域は島状の単結晶シリコン領域７０３の外縁部から隔離して設けられている。さらに、これらの上には層間絶縁膜としてシリコン酸化膜７０７が形成されており、このシリコン酸化膜７０７にはソース・ドレイン領域７０６ａ、７０６ｂを開口するコンタクトホールが形成されており、その内部に埋め込み電極７０８が形成されている。
【００４８】
本実施形態による発明によれば、シリコン酸化膜（素子分離領域ともなる。）７０２上の島状の単結晶シリコン領域７０３に、チャネル領域が、該シリコン領域７０３の外縁部から隔離して形成されるので、寄生トランジスタの生じやすい上記外縁部を避けて前記チャネル領域が形成されることとなる。したがって、寄生トランジスタ効果を排除でき、良好なカット・オフ特性を達成できる。
【００４９】
（第４の実施形態）
第４の実施形態では前述した第４の発明について述べる。本実施形態のＳＯＩ構造のＭＯＳＦＥＴ素子は、以下の構成をとっている。即ち、シリコン基板上にシリコン酸化膜（素子分離領域ともなる。）が形成され、このシリコン酸化膜上には島状の単結晶シリコン領域が形成されている。島状の単結晶シリコン領域の間にはシリコン酸化膜が埋め込まれている。また、島状の単結晶シリコン領域の表面にはソース・ドレイン領域が形成されている。  
【００５０】
ソース・ドレイン領域の上にはゲート絶縁膜を介してドーナツ状にゲート電極が形成されている。このゲート電極の形状はドーナツ状のように環状に限らず、四角或いは他の多角形の形状であっても良く、要はその内部と外部とを分けるように閉じた形状であれば良い。
【００５１】
ソース・ドレイン領域は、上記ゲート電極の内部と外部とにそれぞれ分離して形成される。即ち、本実施形態の素子においては、ゲート電極の下のチャネル領域が島状の単結晶シリコン領域の外縁部から隔離して設けられている。さらに、これらの上には層間絶縁膜としてシリコン酸化膜が形成されており、このシリコン酸化膜にはソース・ドレイン領域を開口するコンタクトホールが形成されており、その内部に埋め込み電極が形成されている。  
【００５２】
本実施形態による発明によっても、シリコン酸化膜（素子分離領域ともなる。）上の島状の単結晶シリコン領域に、チャネル領域が、該シリコン領域の外縁部から隔離して形成されるので、寄生トランジスタの生じやすい上記外縁部を避けて前記チャネル領域が形成されることとなる。したがって、寄生トランジスタ効果を排除でき、良好なカット・オフ特性を達成できる。  
【００５３】
なお、本発明は上述した実施形態の方法に限定されるものではない。例えば、酸素イオンをシリコン基板にイオン注入するＳＩＭＯＸ法でＳＯＩ層を形成したが、シリコン酸化層の上の多結晶シリコン膜をレーザ・ビーム・アニール技術で単結晶化させＳＯＩ層を形成してもよい。また、シリコン基板同志をシリコン酸化膜を介してお互いに貼り合わせることによりＳＯＩ層を形成しても良い。その他、本発明の要旨を逸脱しない範囲で種々変形して実施可能である。  
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態に係る薄膜ＳＯＩ素子の構造を示す平面図及び断面図。
【図２】本発明の第１の実施形態に係る薄膜ＳＯＩ素子の電気的特性を示す特性図。
【図３】本発明の第１の実施形態に係る薄膜ＳＯＩ素子の他の製造方法を示す工程断面図。
【図４】本発明の第１の実施形態に係る薄膜ＳＯＩ素子のさらに他の製造方法を示す工程断面図。
【図５】本発明の第２の実施形態に係る薄膜ＳＯＩ素子の構造を示す平面図及び断面図。
【図６】図５の薄膜ＳＯＩ素子を製造する方法を示す工程断面図。
【図７】本発明の第３の実施形態に係る薄膜ＳＯＩ素子の構造を示す平面図及び断面図。
【図８】従来の薄膜ＳＯＩ素子の電気的特性を示す特性図。
【図９】従来の薄膜ＳＯＩ素子の構造を示す断面図。
【符号の説明】
【００５５】
１４１：シリコン基板、１４２：シリコン酸化膜、１４５：単結晶シリコン領域、１４４：配線領域、１４３：素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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