(57)【要約】【課題】ディザ法による画像変換を、ＭＰＵの処理負荷を増加させることなく、かつ外部から入力される画像データの転送ストリームのままリアルタイムに処理することができる表示装置を提供すること。【解決手段】外部よりインターフェース手段を介して入力される複数ｎビットの入力画像データを複数ｍ（ｍ＜ｎ）ビットに変換して、表示メモリ手段に記憶させるように出力する。このための画像変換手段に、入力画像データが表示メモリ手段上の行及び列で指定される位置に応じたディザ信号を発生し、このディザ信号を入力画像データに加算し、このディザ信号が加算された画像データの上位ｍビットを出力する。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
表示手段と、この表示手段に結合され表示すべき内容を記憶する表示メモリ手段と、前記表示手段に結合された駆動手段と、
外部よりインターフェース手段を介して入力される複数ｎビットの入力画像データを複数ｍ（ｍ＜ｎ）ビットに変換して、前記表示メモリ手段に記憶させるように出力する画像変換手段と、これら各手段と結合され、それらを制御するコントローラ部とを備えた表示装置であって、
前記画像変換手段は、前記入力画像データが前記表示メモリ手段上の行及び列で指定される位置に応じたディザ信号またはランダム信号を発生し、このディザ信号またはランダム信号を前記入力画像データに加算し、このディザ信号またはランダム信号が加算された画像データの上位ｍビットを出力するように構成されていることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示素子や有機ＥＬ表示素子などの表示素子を使用した表示装置に関し、特に外部から入力される画像データのビット数を削減して表示メモリに書き込むようにした表示装置に関する。
【０００２】
【従来の技術】
近年、液晶表示システムや有機ＥＬ表示システムなどの表示手段の表現力が上がり、ＰＤＡや携帯電話などの小型機器の表示手段でも高解像度、多階調化（例えば、モノクロ階調、カラーの色数）が進んでいる。したがって、当然ながら表示装置に搭載される表示メモリのサイズも多階調化につれて大きくなり、表示装置のコスト増大の要因となっていた。
【０００３】
一方、従来から表示メモリの画素当たりのビット長を増やさずに、擬似的に階調数を増やす方法として、ディザ法や誤差拡散法などが知られている。これらの方法を実現するために、従来の表示装置では、画像データを表示メモリに書き込む前に、ＭＰＵなどで原画像データにディザ法などに基づく処理を施す。そして、原画像データのビット長を削減して表示メモリのビット長に変換し、その後表示メモリに書き込みを行うようにしていた。
【０００４】
この従来の表示装置のように原画像データのビット長削減により、表示メモリのサイズの増大は抑制することができるが、その画像処理の分だけＭＰＵの処理負荷が増加する。例えば、携帯電話で任意の動画データをダウンロードしながら表示を行うときなど元々ＭＰＵ本来の負荷が大きいときには、さらに画像変換処理を追加して行うことになるため処理能力上問題となる。
【０００５】
【発明が解決しようとする課題】
そこで、本発明は、ディザ法による画像変換を、ＭＰＵの処理負荷を増加させることなく、かつ外部から入力される画像データの転送ストリームのままリアルタイムに処理することができる表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の請求項１の表示装置は、表示手段と、この表示手段に結合され表示すべき内容を記憶する表示メモリ手段と、前記表示手段に結合された駆動手段と、外部よりインターフェース手段を介して入力される複数ｎビットの入力画像データを複数ｍ（ｍ＜ｎ）ビットに変換して、前記表示メモリ手段に記憶させるように出力する画像変換手段と、これら各手段と結合され、それらを制御するコントローラ部とを備えた表示装置であって、
前記画像変換手段はさらに、前記入力画像データが前記表示メモリ手段上の行及び列で指定される位置に応じたディザ信号またはランダム信号を発生し、このディザ信号またはランダム信号を前記入力画像データに加算し、このディザ信号またはランダム信号が加算された画像データの上位ｍビットを出力するように構成されていることを特徴とする。
【０００７】
この請求項１記載の表示装置によれば、複数ｎビットの入力画像データに、組織的ディザ（即ち、ディザ・マトリックス）やランダム・ディザを加算し、その上位ｍビットを表示メモリに記憶させる。これにより、ディザ法による画像変換を、インターフェース手段より外部側に設けられているＭＰＵの処理負荷を増加させることなく、かつ外部から入力される画像データの転送ストリームのままリアルタイムに処理することができる。
【０００８】
【発明の実施の形態】
以下、本発明の表示装置の実施の形態について、液晶表示装置を例として、図１〜図５を参照して説明する。
【０００９】
図１は本発明による液晶表示装置内に設けられた液晶駆動装置の構成を示す図である。この液晶駆動装置はモジュール構成とされており、その主な構成部として、外部Ｉ／Ｆ回路１、駆動電圧等発生回路２、この発生回路２とともに駆動手段を構成する液晶駆動回路３、表示メモリ４、ドライバコントローラ５，設定レジスタ６、画像変換回路１０を有している。なお、画像変換回路１０は、ドライバコントローラ５に内蔵されることとして記載しているが、この他、単独で別に設けることとしてもよい。また、図示省略しているが、タイミング発生回路等の必要な構成要素を有している。
【００１０】
インターフェース手段、即ち外部Ｉ／Ｆ回路１は、このモジュールの外部に設けられているＭＰＵなどの制御装置とインターフェースを行う。液晶駆動回路３は、駆動電圧等発生回路２からの駆動電圧や、例えばＲＡＭで構成される表示メモリ４の表示データを受けて、表示手段としての液晶表示パネル（図示していない）を駆動する。
【００１１】
設定レジスタ６は、本液晶駆動装置の各種の設定値を格納するレジスタであり、ドライバの出力電圧値や表示モード、フレーム周波数等の種々の設定値が格納され、この設定値に基づいて各構成要素の動作条件が設定される。
【００１２】
画像変換回路１０は、画像変換を表示装置の外部に設けられているＭＰＵ（図示していない）で行わずに、表示装置内のモジュール構成の液晶駆動装置側で行うものである。この画像変換は、従来のＭＰＵでの処理とは異なり、入力画像データへのディザ信号の加算、下位ビットの削除の処理を、その転送ビットストリームのままリアルタイムに行う。
【００１３】
このために、画像変換回路１０は、ビット数変換（ｎビット→ｍビット；ｍ＜ｎ）のためにディザマトリクスを用意し、入力画像データが表示メモリ４上の行及び列で指定される位置に応じたディザ信号を発生し、このディザ信号を入力画像データに加算する。このディザ信号が加算された画像データの下位（ｎ−ｍ）ビットを削除し、上位ｍビットを出力するように構成されている。そして、外部Ｉ／Ｆ回路１を介して入力される複数ｎビットの入力画像データを、複数ｍビットに変換して、表示メモリ４に記憶させるように出力する。
【００１４】
ドライバコントローラ５は、本液晶駆動装置の各構成部を制御するものであり、外部のＭＰＵからの初期設定データを設定レジスタ６に記憶させる等の作用を行う。この例ではさらに前述の画像変換回路１０を有している。
【００１５】
図２は、第１の実施の形態にかかる画像変換回路１０のブロック構成を示す図である。この図２の画像変換回路１０では、ディザ処理のためにディザマトリクスを用いる場合について説明する。
【００１６】
ディザコントローラ１１は、外部Ｉ／Ｆ回路１より供給される入力画像データが記憶される表示メモリ４の行及び列に応じた制御信号をディザマトリクス１２に供給する。この制御信号は、入力画像データとともに外部から供給される一画面書き込み開始タイミング信号や、画素位置を示すＸアドレスカウンタ、Ｙアドレスカウンタなどに基づいて形成される。この制御信号に基づいてディザマトリクスから読み出されるディザ信号と入力画像データとは、完全に同期させることができる。
【００１７】
ディザマトリックス１２は、各ディザ信号が組織的に配置されている。図３にディザマトリクス１２の構成例が示されている。この外部から入力されるｎ＝１２ビットの入力画像データを、ｍ＝８ビットの出力画像データへの変換に適合するように、４列（ｃ１〜ｃ４）×４行（ｒ１〜ｒ４）のマトリクスサイズＮ＝４の構成とされている。各ディザ信号は４ビットで表され、０〜１５のディザ信号が図示のように配置されている。この配置例は、多くのディザマトリクスのうちの代表的なＢａｙｅｒのマトリクスであるが、勿論他のマトリクスでもよい。
【００１８】
このディザマトリクス１２は、４ビットのデータで表されるディザ信号が、４列４行の各記憶位置から制御信号に応じて順次読み出される記憶装置で構成される。記憶装置としては、ＲＡＭやプログラマブルＲＯＭや、またレジスタなどで構成することができる。
【００１９】
加算器１３は、外部から供給されるｎビットの入力画像データに、ディザマトリクス１２からの（ｎ−ｍ）ビットのディザ信号を加算し、ｎビットの画像データとしてメモリコントローラ１４に供給する。
【００２０】
メモリコントローラ１４は、ディザ信号が加算されたｎビット画像データが入力され、その下位（ｎ−ｍ）ビットを削除し、ｍビットの画像データとする。そして、ビット数が削減されたｍビット画像データを、表示メモリ４に順次記憶させていく。
【００２１】
図４は、画素データの処理される順序を模式的に示す図であり、同図（ａ）にｎ（＝１２）ビットの入力画像データ、同図（ｂ）にディザマトリクス１２から出力される（ｎ−ｍ（＝４））ビットのディザ信号、及び同図（ｃ）にビット数が削減されたｍ（＝８）ビットの画像データを、それぞれ示している。なお、図中のｂｎは単にビット数を表しており、データを表すものではない。
【００２２】
さて、この第１の実施の形態に係る液晶駆動装置の画像変換処理動作について、各図を参照して、順序を追って説明する。
【００２３】
外部のＭＰＵから外部Ｉ／Ｆ回路１を介してｎビットの入力画像データが画像変換回路１０に入力される。
【００２４】
画像変換回路１０では、ディザコントローラ１１に入力画像信号とともに供給される一画面書き込み開始タイミング信号や、画素位置を示すＸアドレスカウンタ、Ｙアドレスカウンタに基づいて、制御信号がディザマトリクス１２に記憶されているディザ信号を順次読み出すように形成される。
【００２５】
サイズＮのディザマトリクス１２からのディザ信号の読み出しは、画像のｉライン目のデータに対しては、ｉｍｏｄｕｌｏＮ行目のディザ信号を順次かつ繰り返し読み出して、入力画像データに足し合わせる。同様に、画像の（ｉ＋１）ライン目のデータに対しては、（ｉ＋１）ｍｏｄｕｌｏＮ行目のディザ信号を順次かつ繰り返し読み出す。そして、読み出されたディザ信号を、入力画像データにその転送ストリームのままで足し合わせる。なお、ｉｍｏｄｕｌｏＮは、法演算であり、ｉをＮで除算した余りを意味している。
【００２６】
具体的に示すと、この例では、図３に示されるように、ディザマトリクス１２のサイズＮは４であるから、４列４行のディザマトリクス１２に記憶されているディザ信号を、１ライン目の入力画像データに対しては、ｒ１行目のディザ信号をｃ１列（１０）、Ｃ２列（４）、ｃ３列（６）、ｃ４列（８）、ｃ１列（１０）・・・のように順次かつ繰り返して読み出す。同様に、２ライン目の入力画像データに対しては、ｒ２行目のディザ信号をｃ１列（１２）、Ｃ２列（０）、ｃ３列（２）、ｃ４列（１４）、ｃ１列（１２）・・・のように順次かつ繰り返して読み出す。Ｎ＋１ライン目となる、５ライン目の入力画像データに対しては、再びｒ１行目のディザ信号をｃ１列（１０）、Ｃ２列（４）、ｃ３列（６）、ｃ４列（８）、ｃ１列（１０）・・・のように順次かつ繰り返して読み出す。
【００２７】
このように読み出される４ビットのディザ信号（図４（ｂ）参照）は、加算器１３において、１２ビットの入力画像データ（図４（ａ）参照）と加算される。ディザ信号が加算された１２ビットの入力画像データは、メモリコントローラ１４に供給される。メモリコントローラ１４で、図４（ｃ）に破線で示されるように、下位４ビットが削除されて、ディザ処理が施された８ビットの画像データとされて、表示メモリ４に記憶される。
【００２８】
このように、複数ｎ（＝１２）ビットの入力画像データに、ディザ・マトリックスからのディザ信号を加算し、その上位ｍ（＝８）ビットを表示メモリ４に記憶させる。これにより、ディザマトリクスを用いた画像変換（階調変換）を、外部Ｉ／Ｆ回路１より外部側に設けられているＭＰＵの処理負荷を増加させることなく、かつ外部から入力される画像データの転送ストリームのままリアルタイムに処理することができる。
【００２９】
以上の説明では、ｎ（＝１２）ビットの入力画像データを、ｍ（＝８）ビットのビット長を削減する場合について、Ｎ＝４即ち４×４のディザマトリクス１２を用いることとして説明したが、ディザマトリクス１２のサイズは、Ｎ＝３即ち３×３や、Ｎ＝２即ち２×２とすることもできる。ディザマトリクス１２のサイズをＮ＝３或いはＮ＝２とする場合には、ディザ信号のビット数を各々３ビット或いは２ビットとすることになる。
【００３０】
例えば、Ｎ＝３即ち３×３のサイズのディザマトリクスを用いる場合には、ディザ信号のビット数は３ビットにするが、このときには３ビットのディザ信号は、図４（ｂ）のｂ３〜ｂ０で表されるディザ信号の上位３ビット、即ちｂ３、ｂ２，ｂ１として用いることになる。
【００３１】
このようにディザ信号のビット数を少なくしても、ビット長を少なくしない場合とほぼ同様なディザ処理による効果を得ることができる。また、ディザ信号のビット数を少なくすることによりディザマトリクスのためのＲＡＭやＰＲＯＭ或いはレジスタのサイズを小さくすることができる。
【００３２】
図５は、画像変換回路１０の第２の実施の形態にかかるブロック構成を示す図である。この第２の実施の形態では、ディザ処理方法として、ランダムディザ処理によることとしている。この実施の形態においても、ｎ（＝１２）ビットの入力画像データにディザ処理を施して、ｍ（＝８）ビットにビット数を削減して、表示メモリ４に記憶するものとして説明する。
【００３３】
図５の第２の実施の形態では、第１の実施の形態におけるディザマトリクス１２に代えて、ランダム信号発生回路１５を設けている。
【００３４】
このランダム信号発生回路１５は、ディザコントローラ１１から起動信号を受けて、１ビットのランダム信号の発生を開始し、そのランダム信号を加算器１３に供給する。
【００３５】
ランダム信号発生回路１５としては、例えばシフトレジスタと排他的論理和回路（ＥＸ−ＯＲ回路）を組み合わせ、これにクロックパルスを加えて特定周期のパルス列を得るＭ系列（最大周期パルス列）発生回路を用いることができる。Ｍ系列発生回路の発生パルスは、‘０’と‘１’の発生確率が等しく、かつその周期の中でランダム性が保証されるので、疑似ランダム信号として利用できる。
【００３６】
加算器１３では、ｎビットの入力画像データに１ビットのランダム信号を加算するが、その加算するビット位置は、（ｎ−ｍ）ビット目、即ち図４（ａ）を参照すれば、ＬＳＢから４番目のｂ３のビットに加算することがよい。
【００３７】
メモリコントローラ１４では、ディザ信号が加算されたｎビット画像データが入力され、その下位（ｎ−ｍ）ビットを削除し、ｍビットの画像データとする。そして、ビット数が削減されたｍビット画像データを、表示メモリ４に順次記憶されていく。
【００３８】
この第２の実施の形態に係る液晶駆動装置の画像変換処理動作は、ディザマトリクス１２が、ランダム信号発生回路１５に変わっただけで、その他の構成はほとんど同じであり、その動作もほぼ同様であるので、その説明は省略する。
【００３９】
この第２の実施の形態によれば、得られる画質の点では、ディザマトリクスを用いる第１の実施に形態に比べて低下することは避けられないが、下位ビットを単に削除する場合に比べればより向上した画質を得ることができるし、また、その構成を簡易なものとすることができる。
【００４０】
なお、ランダム信号の加算するビット位置は、（ｎ−ｍ＋１）ビット目、即ち図４（ａ）を参照すれば、ＬＳＢから５番目のｂ４のビットに加算することとしてもよい。この場合には、第２の実施の形態と同様にディザ処理をすることができる。その他に、表示メモリ４に記憶させる時には、ディザ処理を施さずに単に下位ビットを削除して記憶させ、表示メモリ４から読み出すときに最下位ビットにディザ信号を加算するようにすることもできる。
【００４１】
【発明の効果】
請求項１記載の表示装置によれば、複数ｎビットの入力画像データに、組織的ディザ（ディザ・マトリックス）やランダム・ディザを加算し、その上位ｍビットを表示メモリに記憶させる。これにより、ディザ法による画像変換を、インターフェース手段より外部側に設けられているＭＰＵの処理負荷を増加させることなく、かつ外部から入力される画像データの転送ストリームのままリアルタイムに処理することができる。
【図面の簡単な説明】
【図１】本発明による液晶駆動装置の構成を示す図。
【図２】本発明の第１の実施の形態に係る画像変換回路のブロック構成図。
【図３】ディザマトリクス１２の構成例を示す図。
【図４】画素データの処理される順序を模式的に示す図。
【図５】本発明の第２の実施の形態に係る画像変換回路のブロック構成図。
【符号の説明】
１　外部Ｉ／Ｆ回路
２　駆動電圧等発生回路
３　液晶駆動回路
４　表示メモリ
５　ドライバコントローラ
６　設定レジスタ
１０　画像変換回路
１１　ディザコントローラ
１２　ディザマトリクス
１３　加算器
１４　メモリコントローラ
１５　ランダム信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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