(57)【要約】【課題】絶縁膜の孔部を埋め込むように形成された銅膜を平坦化する際の研磨量を少なくすることができ、研磨残りの発生および過剰研磨によるディッシングやエロージョンを防ぐことが可能な半導体装置の製造方法を提供する。【解決手段】基板１１上の絶縁膜１２に孔部１３を形成する第１工程と、孔部１３の内壁を覆うように絶縁膜１２上にシードメタル層１５を形成する第２工程と、孔部１３の内壁に形成されたシードメタル層１５を残して、絶縁膜１２上方のシードメタル層１５を除去する第３工程と、めっき法によりシードメタル層１５上に選択的に銅膜１７を成長させて、孔部１３内に銅膜１７を埋め込む第４工程と、孔部１３から突出した銅膜１７を除去して平坦化する第５工程を有することを特徴とする半導体装置の製造方法である。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
基板上の絶縁膜に孔部を形成する第１工程と、
前記孔部の内壁を覆うように前記絶縁膜上にシードメタル層を形成する第２工程と、
前記孔部の内壁に形成された前記シードメタル層を残して、前記絶縁膜上方の前記シードメタル層を除去する第３工程と、
めっき法により前記シードメタル層上に選択的に銅膜を成長させて、前記孔部内に前記銅膜を埋め込む第４工程と、
前記孔部から突出した前記銅膜を除去して平坦化する第５工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程と前記第３工程の間に、
前記シードメタル層が形成された前記孔部の内壁を覆うように、前記シードメタル層上に保護膜を形成した後、前記孔部の内壁に形成された前記保護膜を残して、前記絶縁膜上方の前記保護膜を除去する工程を行い、
前記第３工程と前記第４工程の間に、
前記孔部内に残した保護膜を除去する工程を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１工程と前記第２工程の間に、
前記孔部を覆うように前記絶縁膜上に電極層を形成する工程を行い、
前記第２工程では、前記電極層が形成された前記孔部の内壁を覆うように、前記電極層上にシードメタル層を形成し、
前記第４工程では、電解めっき法により前記孔部内に銅膜を埋め込むこと
を特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであって、特に、絶縁膜に形成された配線溝や接続孔に銅膜を埋め込んで平坦化することにより、配線やビアを形成する工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの高集積化によりその内部配線の微細化、多層化が進んでおり、これに伴い配線形成時の平坦化技術や微細配線の加工及び信頼性確保が重要な課題となっている。これらの課題の解決手段の一つとして、ダマシン法等の埋め込み配線技術が検討され、一部開発されている。特に高速動作、低消費電力化を目指した、銅を用いた埋め込み配線技術が注目されており、一部、量産が開始されている。
【０００３】
このような埋め込み配線技術によれば、図４（ａ）に示すように、シリコン基板からなる基板１１上に絶縁膜１２を形成し、ドライエッチング等により配線溝またはヴィアホールとなる孔部１３を形成する。
そして、図４（ｂ）に示すように、スパッタ法等により孔部１３の内壁を覆うように絶縁膜１２上に電極層１４を成膜した後、スパッタ法等により、孔部１３の内壁に形成された電極層１４を覆うようにシードメタル層１５を形成する。
【０００４】
次に、図４（ｃ）に示すように、例えば硫酸銅溶液等を用いた電解めっき法により、孔部１３内を銅膜１７で埋め込むようにシードメタル層１５上に銅膜１７を成長させる。
そして、図４（ｄ）に示すように化学的機械的研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ））法により、銅膜１７を平坦化した後、図４（ｅ）に示すように、絶縁膜１２の表面が露出されるまで、余剰な銅膜１７、シードメタル層１５、電極層１４を除去する。
このようにして、孔部１３内に配線またはヴィアを形成する。
【０００５】
上述したような銅を用いた埋め込み配線技術はＬＳＩチップだけでなく、パッケージやボード等の実装技術にも使用されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、電解めっき法により孔部１３を埋め込むようにシードメタル層１５上に銅膜１７を形成すると、図４（ｃ）に示すように、孔部１３外のシードメタル層１５上にも孔部１３の深さに応じた膜厚の銅膜１７が形成される。このため、ＣＭＰ法により銅膜１７の平坦化を行う場合には、孔部１３外の銅膜１７をも研磨して除去することから、銅膜１７の平坦化に時間を要するという問題があった。
特に、実装基板において絶縁膜１２に形成された孔部１３内に銅膜１７を埋め込んで配線を形成する場合には、配線となる銅膜１７の膜厚がミクロンオーダーで形成されるため、銅膜１７の平坦化に要する時間が非常に長くなっていた。
【０００７】
また、孔部１３を埋め込む場合の銅膜１７は孔部１３の配置パターンの疎密に応じて、表面が平坦に形成されない傾向がある。
したがって、研磨する銅膜１７の量が多くなるほど研磨残りが発生し、また、研磨残りが発生しないようにすると、過剰研磨されて、埋め込み配線のディッシングやエロージョンといった問題が発生していた。
【０００８】
【課題を解決するための手段】
上記のような課題を解決するために、本発明の半導体装置の製造方法は、基板上の絶縁膜に孔部を形成する第１工程と、孔部の内壁を覆うように絶縁膜上にシードメタル層を形成する第２工程と、孔部の内壁に形成されたシードメタル層を残して、絶縁膜上方のシードメタル層を除去する第３工程と、めっき法によりシードメタル層上に選択的に銅膜を成長させて、孔部内に銅膜を埋め込む第４工程と、孔部から突出した銅膜を除去して平坦化する第５工程を行うことを特徴としている。
【０００９】
このような半導体装置の製造方法によれば、孔部内にシードメタル層を残して、孔部外の絶縁膜上方のシードメタル層を除去し、めっき法によりシードメタル層上に選択的に銅膜を成長させて、孔部内に銅膜を埋め込んだ後、孔部から突出した銅膜を除去して平坦化することから、孔部外にも銅膜が形成される場合と比較して、銅膜の研磨量を少なくすることができる。このため、銅膜の平坦化に要する時間を短縮することができる。
また、銅膜の研磨量を少なくすることができることから、研磨残りの発生や過剰研磨によるディッシングやエロージョンを防ぐことが可能である。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施形態の一例を図１〜図２の製造工程断面図によって説明する。
【００１１】
図１（ａ）に示すように通常のＬＳＩプロセスにより、基板１１（例えばシリコン基板）上に素子形成などを行った後、絶縁膜１２を成膜する。
なお、ここでの図示は省略したが、基板１１の表面には導電層がパターン形成されていることとする。
次にレジストパターン（図示せず）をマスクに用いた反応性エッチングにより、上記導電層に接続させるための配線溝またはヴィアホールとなる孔部１３を形成し、レジストパターンを除去する。
【００１２】
次いで、図１（ｂ）に示すように、孔部１３の内壁を覆うように、絶縁膜１２上に電極層１４を形成する。電極層１４は、後工程において銅膜を成膜する際の電解めっきの電極として用いられる。
電極層１４としては、電解めっきにより孔部１３内のシードメタル層１５上に銅膜を選択的に成長させる際に、孔部１３外で露出された電極層１４に銅膜が付着しにくい材質であることが好ましい。
また、本実施形態では、後述するように、孔部１３内に銅膜を埋め込むとともにシードメタル層１５としても銅薄膜を用いるため、電極層１４は銅の拡散を防ぐバリアメタルとしての機能も兼ねる必要がある。
【００１３】
このような膜としては、例えば、タンタル、窒化タンタル、酸窒化タンタル、窒化タンタルシリコン、窒化チタン、酸窒化チタン、窒化チタンシリコン、窒化タングステン、酸窒化タングステン、窒化タングステンシリコン等の化合物を用いることができる。
上記の化合物の中でも特にタンタル系の化合物は銅の付着を防ぐ効果が高いため、好ましく、ここでは一例として、電極層１４にタンタルを用いることとする。
【００１４】
次に、電極層１４の成膜に連続して、電極層１４の表面に、例えば銅薄膜からなるシードメタル層１５を形成する。
ここでは、シードメタル層１５として銅との密着性の高い銅薄膜を用いることとするが、本発明はこれに限定されず、後工程で孔部１３に埋め込む銅膜が付着し易い膜であればよい。
上述した電極層１４およびシードメタル層１５の成膜は、例えばスパッタ法や化学的気相成長（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法、蒸着法により行うことができる。
【００１５】
次いで、図１（ｃ）に示すように、孔部１３内に形成されたシードメタル層１５を覆うように、シードメタル層１５上に例えば樹脂からなる保護膜１６を形成する。
ここで、微細な孔部１３において、保護膜１６により孔部１３が埋め込まれても構わない。
この保護膜１６により、後工程で孔部１３外のシードメタル層１５を除去する場合に、孔部１３内のシードメタル層１５が保護される。
【００１６】
そして、図１（ｄ）に示すように、孔部１３内の保護膜１６を残して、孔部１３外の絶縁膜１２上方の保護膜１６を例えば機械的研磨により除去する。
続いて、孔部１３外の絶縁膜１２上方のシードメタル層１５を、例えばＣＭＰ法により研磨して除去し、孔部１３外の電極層１４を露出する。
ここでは、２段階の研磨により孔部１３外の保護膜１６とシードメタル層１５を除去することとしたが、保護膜１６とシードメタル層１５とを１段階の研磨により除去してもよい。
【００１７】
その後、図２（ｅ）に示すように、酸素プラズマを用いたドライエッチング、または溶剤によるウェットエッチングにより孔部１３内の保護膜１６（前記図１（ｄ）参照）を除去して、シードメタル層１５を露出する。
【００１８】
次に、図２（ｆ）に示すように、電解めっき法によりシードメタル層１５上に選択的に銅膜１７を成長させて、孔部１３内に銅膜１７を埋め込む。
この際、孔部１３外はシードメタル層１５が形成されておらず、銅膜１７の付着しにくい電極層１４が露出されていることから、孔部１３外には銅膜１７が形成されず、孔部１３内のみに銅膜１７が埋め込まれる。
【００１９】
次に、図２（ｇ）に示すように、孔部１３から突出した銅膜１７をＣＭＰ法により研磨して除去し、銅膜１７の平坦化を行う。
具体的には、孔部１３外の電極層１４と同じ高さになるまで研磨する。
【００２０】
続いて、図２（ｈ）に示すように、絶縁膜１２の表面が露出されるまで、例えばＣＭＰ法により銅膜１７（シードメタル層１５も含む）および電極層１４を研磨して除去する。
なお、ここでは、ＣＭＰ法により絶縁膜１２の表面が露出されるまで研磨することとしたが、本発明はこれに限定されず、ドライエッチングやウェットエッチングを用いてもよい。
このようにして、孔部１３内に銅からなる配線またはヴィアを形成する。
【００２１】
このような半導体装置の製造方法によれば、孔部１３内にシードメタル層１５を残して、孔部１３外のシードメタル層１５を除去し、シードメタル層１５上に銅膜１７を選択的に成長させて、孔部１３内に銅膜１７を埋め込んだ後、銅膜１７の孔部１３から突出した部分を除去して、銅膜１７を平坦化することから、銅膜１７の研磨量が少なくてよく、銅膜１７の平坦化に要する時間を短縮することができる。
したがってＴＡＴ（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）が短縮化できることから、生産性の向上が図れる。
また、銅膜１７の研磨量を少なくできることから、研磨残りの発生や過剰研磨によるディッシングやエロージョンを防ぐことが可能である。
【００２２】
さらに、図１（ｄ）に示すように、孔部１３内に形成したシードメタル層１５を覆うように、保護膜１６を形成することから、孔部１３外のシードメタル層１５を除去する場合に、孔部１３内のシードメタル層１５が除去されないように保護することができる。
【００２３】
なお、本実施形態ではシードメタル層１５上に保護膜１６を形成する例について説明したが、本発明はこれに限定されるものではなく、孔部１３外のシードメタル層１５を選択的に除去することができれば、保護膜１６は形成しなくてもよい。
【００２４】
また、本実施形態では電解めっき法により銅膜１７を孔部１３内に埋め込む例について説明したが、本発明はこれに限定されず、無電解めっき法によって形成してもよい。
ただし、実装基板に本発明を応用する場合には、電解めっき法の方が、ミクロンオーダーの膜厚であっても銅膜１７を埋め込むのに時間を要さず、膜質も良質であることから、厚膜化に十分対応することができ好ましい。
また、本実施形態では電解めっき法により銅膜を成膜したため、電極層１４を形成したが、無電解めっき法であれば電極層１４を形成しなくてもよく、この場合には、シードメタル層１５を、銅の密着性に優れるとともに銅の拡散を防ぐような材質で形成すればよい。
【００２５】
また、本実施形態では、シリコン基板等の半導体基板（基板１１）に配線またはヴィアを形成する例について説明したが、本発明はこれに限定されず、再配線やスーパーコネクト等、実装基板において銅配線を形成する場合にも用いることができる。
ここで、図３（ａ）に実装基板に用いる一例として、フリップチップ型マルチチップモジュールの概要構成図を示す。
この図に示すマルチチップモジュールは、多層配線層（図示せず）を備えた基板２１上にフリップチップ接続にて２つのＬＳＩ２２が横並びに搭載され、アンダーフィル２３により樹脂封止されている。
また基板２１の下部には接続端子となる複数のはんだボール２４が形成されている。
【００２６】
ここで、図３（ｂ）の要部拡大図に示すように、実装基板２１には例えばセラミックからなる基板３１上に多層配線層３２が形成されていることとする。
なお、ここでの図示は省略したが、基板３１の下部には、はんだボール２４（前記図３（ａ）参照）が形成されており、基板３１の内部には、はんだボール２４と導通可能な配線パターンが形成されていることとする。
【００２７】
上記の多層配線層３２を形成する場合には、導電層３３がパターン形成された基板３１上にミクロンオーダーの絶縁膜３４を形成し、この絶縁膜３４に上記導電層３３に接続するための配線溝またはヴィアホールとなる孔部３５を形成する。
ここで、孔部３５は、配線溝の底部に連続してヴィアホールが形成されたような段差を有する孔部３５ａであってもよい。
【００２８】
この孔部３５（孔部３５ａも含む）に上述した実施形態と同様に、電極層（図示せず）およびシードメタル層（図示せず）を形成し、孔部３５内のみにシードメタル層を残して、シードメタル層上に銅膜３６を選択的に成長させる。
銅膜３６は絶縁膜３４に形成された孔部３５の深さに応じた膜厚を有しており、ここでは絶縁膜３４をミクロンオーダーで形成していることから、銅膜３６もミクロンオーダーで形成される。
【００２９】
その後、孔部３５から突出した銅膜３６を除去して平坦化した後、絶縁膜３４の表面が露出するまで、銅膜３６（シードメタル層も含む）、電極層、を除去し、孔部３５内に配線またはヴィアを形成する。
そして、絶縁膜３４上にさらに絶縁膜３４を形成し、同様の方法で配線またはヴィアを形成する工程を繰り返し、多層配線層３２を形成する。
【００３０】
このように実装基板に本発明を適用する場合には、銅膜３６の膜厚が厚いことから、孔部３５内のみに銅膜３６を埋め込むことにより、銅膜３６の研磨量を少なくすることができ、銅膜３６の平坦化に要する時間を大幅に減少することができる。
また、段差を有した孔部３５ａ内に、いわゆるデュアルダマシン法により銅膜３７を埋め込む場合には、その孔部３５の深さに応じて銅膜３６が厚く形成されるが、この場合においても、本発明によれば、銅膜３６の研磨量を少なくすることができるため、銅膜３６の平坦化に要する時間を短縮することができる。
【００３１】
また、基板３１に凹凸があった場合においても、銅膜３６の研磨量を少なくできることで、研磨残りの発生や過剰研磨によるディッシングやエロージョンを防ぐことができ、平坦化が容易である。
【００３２】
本発明は実装基板における多層配線層３２を形成する場合に有効であり、このような多層配線層３２を例えば別の基板で形成した後、多層配線層３２のみを回路基板に転写させて用いることもできる。
【００３３】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、孔部内のシードメタル層上に選択的に銅膜を成膜させて、孔部内に銅膜を埋め込んだ後、孔部から突出した銅膜を除去して平坦化することから、銅膜の研磨量を少なくすることができるため、平坦化に要する時間を短縮することができる。これによりＴＡＴを短縮化できるため、生産性の向上が図れる。
また、銅膜の研磨量を少なくすることができるため、研磨残りの発生や過剰研磨によるディッシングやエロージョンを防ぐことができることから、平坦化が容易であり、多層配線層も容易に形成することが可能である。
【００３４】
特に、実装基板においては、銅膜がミクロンオーダーで形成されることから、銅膜の研磨量を少なくなることで、平坦化に要する時間を大幅に短縮することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る実施形態の一例を示す製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施形態の一例を示す製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法を実装基板に適用した場合の一例を示す概要構成図（ａ）および要部拡大図（ｂ）である。
【図４】従来の技術における半導体装置の製造方法を示す製造工程断面図である。
【符号の説明】
１１，３１…基板、１２，３４…絶縁膜、１３，３５…孔部、１４…電極層、１５…シードメタル層、１６…保護膜、１７，３６…銅膜
【図１】
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【図２】
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【図３】
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【図４】
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