(57)【要約】【課題】近接セル間干渉を生じない高信頼性の不揮発性半導体記憶装置を提供すること。【解決手段】素子分離領域２０２上のスリット部２０５のＯＮＯ膜は、中央でシリコン窒化膜が切断されている。切断されたシリコン窒化膜の端部はその上に形成されるシリコン酸化膜で覆われるので、シリコン窒化膜中に電子がトラップされ、シリコン窒化膜中を拡散ドリフトした場合でも、近接セルへ至ることがない。【選択図】  図１
2004153049.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置は、半導体基板表面に形成された複数の素子分離領域と、これらの素子分離領域により相互に分離された素子形成領域と、これらの素子形成領域内にそれぞれ形成されたソース・ドレイン領域と、このソース・ドレイン領域上にゲート絶縁膜を介して積層形成されるとともに、それぞれ前記素子形成領域毎に分離形成された複数の浮遊ゲート電極と、これらの浮遊ゲート電極上に層間絶縁膜を介して前記複数の素子形成領域に共通に形成された制御ゲート電極とを備え、前記層間絶縁膜は、前記素子形成領域毎に分離形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記層間絶縁膜はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜からなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記浮遊ゲート分離領域上で分離された前記シリコン窒化膜の端部は、シリコン酸化膜で覆われていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
メモリセルに電荷蓄積層を備えて成る不揮発性半導体記憶装置において、前記電荷蓄積層はメモリセル毎に分離されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積層は素子分離領域上で分離されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷蓄積層がシリコン酸化膜で覆われたシリコン窒化膜から成ることを特徴とする請求項４または請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記電荷蓄積層間がシリコン窒化膜で分離されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に近接メモリ間の干渉を抑制した不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置、たとえばフラッシュメモリは、一般的に図３の断面図に示されるように、半導体基板３００表層に複数組のソース／ドレイン拡散層３０１が形成されるとともに、これらのソース／ドレイン拡散層３０１を含む各メモリセルを仕切る素子分離領域３０２が形成されている。この素子分離領域３０２は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いることができる。ソース／ドレイン拡散層の３０１間のチャネル領域上には、ゲート絶縁膜であるトンネル酸化膜３０３が形成され、このトンネル酸化膜３０３の上に浮遊ゲート電極（フローティングゲート）３０４と制御ゲート電極（コントロールゲート）３０７が積み重ねられている。このような二重ゲート構造により、浮遊ゲート電極に電荷を蓄積することで情報を記憶するようになっている。
【０００３】
浮遊ゲート電極３０４と制御ゲート電極３０７の間には、ゲートポリシリコン間の絶縁膜であるインターポリ絶縁膜３０６が形成されている。浮遊ゲート電極３０４と制御ゲート電極の周りには図示しない層間絶縁膜が形成されている。素子分離領域３０２上に浮遊ゲート電極３０４に対するスリット３０５が浮遊ゲート分離のために形成されている。インターポリ絶縁膜には、シリコン酸化膜ＳｉＯ２／シリコン窒化膜ＳｉＮ／シリコン酸化膜ＳｉＯ２の積層膜（以下ＯＮＯ膜という。）が一般的に使用されている。
このようなフラッシュメモリは、メモリセル構造として、ＮＯＲ型やＮＡＮＤ型などが知られている。ＮＯＲ型メモリセルは、隣り合う２つのセルに共通のドレイン拡散層にビット線が接続される。ＮＡＮＤ型メモリセルは、セルを複数個直列接続し、さらに両側に選択ゲートトランジスタを備えている。
【０００４】
素子の高集積化、微細化が進みスリット幅が縮小していくと、電荷保持特性に近接セルの影響が現れ始める。特に、フラッシュ・メモリの場合、書込み消去を重ねていくと、書込み消去の際のＯＮＯ膜に印加される電界により、ＯＮＯ膜のシリコン酸化膜を介してシリコン窒化膜中に電子が注入されトラップされてしまう。このトラップされた電子は長期間の放置により、デトラップ−トラップを繰り返してシリコン窒化膜中を拡散していく。
【０００５】
【発明が解決しようとする課題】
このような従来の不揮発性半導体記憶装置においては、同一の制御ゲート電極下の近接セル間では、スリット上のＯＮＯ膜で上述した電子の拡散が生じる。その近接セルの情報が双方で異なる場合、特に一方が過剰電子で占められる状態で、もう一方が過剰正孔で占められる場合、過剰電子を持つメモリセル側からシリコン窒化膜中を拡散した電子は、過剰正孔を持つメモリセルに近づくとその電界の影響を受けドリフトを始め、最終的に過剰正孔を持つメモリセルに電子が注入されることになる。
【０００６】
この挙動が顕著になると過剰電子を持つメモリセルは正孔を中和されることになるためデータ反転に至ってしまう。
【０００７】
上述した、いわゆるフローティングゲート型に限らず、浮遊ゲート電極の代わりにシリコン窒化膜を電荷蓄積層に利用するＭＯＮＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｎｉｔｒｉｄｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＮＯＳ（ｍｅｔａｌ  ｎｉｔｒｉｄｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型等も同様にメモリセル間距離が小さくなると、同様の現象により、近接メモリ間の干渉が生じる。
【０００８】
【課題を解決するための手段】
上記した課題を解決するために、本発明の不揮発性半導体記憶装置は、半導体基板表面に形成された複数の素子分離領域と、これらの素子分離領域により相互に分離された素子形成領域と、これらの素子形成領域内にそれぞれ形成されたソース・ドレイン領域と、このソース・ドレイン領域上にゲート絶縁膜を介して積層形成されるとともに、それぞれ前記素子形成領域毎に分離形成された複数の浮遊ゲート電極と、これらの浮遊ゲート電極上に層間絶縁膜を介して前記複数の素子形成領域に共通に形成された制御ゲート電極とを備え、前記層間絶縁膜は、前記素子形成領域毎に分離形成されていることを特徴とするものである。
【０００９】
また、本発明の不揮発性半導体記憶装置においては、前記層間絶縁膜はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜からなることを特徴とするものである。
【００１０】
さらに、本発明の不揮発性半導体記憶装置においては、浮遊ゲート分離領域上で分離されたシリコン窒化膜の端部は、シリコン酸化膜で覆われていることを特徴とするものである。
【００１１】
このように、本発明の不揮発性半導体記憶装置では、シリコン窒化膜中に電子がトラップされ、シリコン窒化膜中を拡散ドリフトした場合でも、近接セルへ至ることがない。
【００１２】
また、本発明の不揮発性半導体記憶装置においては、メモリセルに電荷蓄積層を備えて成る不揮発性半導体記憶装置において、電荷蓄積層はメモリセル毎に分離されていることを特徴とするものである。
【００１３】
さらに、本発明の不揮発性半導体記憶装置においては、電荷蓄積層は素子分離領域上で分離されていることを特徴とするものである。
【００１４】
また、本発明の不揮発性半導体記憶装置においては、電荷蓄積層がシリコン酸化膜で覆われたシリコン窒化膜から成ることを特徴とするものである。
【００１５】
また、本発明の不揮発性半導体記憶装置においては、電荷蓄積層間がシリコン窒化膜で分離されていることを特徴とするものである。
【００１６】
このような構造の不揮発性半導体記憶装置においては、電荷蓄積層にトラップされた電子は、電荷蓄積層が素子毎に分離されているため、近接ビット間で影響を及ぼしあうことはない。
【００１７】
【発明の実施の形態】
以下、本発明の一実施例について図面を参照して説明する。図１は、本発明による不揮発性半導体記憶装置の断面図である。半導体基板１０１表層にソース／ドレイン拡散層が形成されるとともに、各メモリセルを仕切る素子分離領域１０２が形成されている。この素子分離領域１０２は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いることができる。拡散層の間のチャネル領域上には、ゲート絶縁膜であるトンネル酸化膜１０３が形成され、このトンネル酸化膜１０３の上に浮遊ゲート電極（フローティングゲート）１０４と制御ゲート電極（コントロールゲート）１０７が積み重ねられている。このような二重ゲート構造により、浮遊ゲート電極に電荷を蓄積することで情報を記憶するようになっている。
浮遊ゲート電極１０４と制御ゲート電極１０７は、たとえば、ポリシリコン層を堆積して形成することができる。浮遊ゲート電極１０４と制御ゲート電極１０７の間には、ゲートポリシリコン間の絶縁膜であるインターポリ絶縁膜１０６が形成されている。浮遊ゲート電極１０４と制御ゲート電極１０７の周りには図示しない層間絶縁膜が形成されている。トンネル酸化膜１０３は、１０ｎｍ程度の酸化膜である。また、インターポリ絶縁膜１０６には、約２０ｎｍ相当のＯＮＯ膜（シリコン酸化膜ＳｉＯ２／シリコン窒化膜ＳｉＮ／シリコン酸化膜ＳｉＯ２の積層膜）を使用することができる。浮遊ゲート電極１０４の厚さは、１００ｎｍ程度である。素子分離絶縁膜上にある浮遊ゲート電極１０４の幅（ウイング）は、２００ｎｍ程度である。素子領域のチャネル幅およびゲート長はともに４００ｎｍ程度である。
【００１８】
このような構造によれば、シリコン窒化膜中に電子がトラップされ、シリコン窒化膜中を拡散ドリフトした場合でも、近接セルへ至ることがないため、微細化が進んでも長期間、電荷保持特性が劣化することはない。
【００１９】
次に、本発明の第２の実施例を説明する。図２は、いわゆるＭＯＮＯＳ型の不揮発性半導体記憶装置の素子断面を示している。半導体基板２０１表層にソース／ドレイン拡散層が形成されるとともに、各メモリセルを仕切る素子分離領域２０２が形成されている。この素子分離領域２０２は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いることができる。拡散層の間のチャネル領域上には、ゲート絶縁膜であるトンネル酸化膜２０３が形成され、このトンネル酸化膜２０３の上に電荷蓄積層２０４と制御ゲート電極（コントロールゲート）２０６が積み重ねられている。
電荷蓄積層２０４はシリコン窒化膜を堆積して形成することができる。また、制御ゲート電極２０６は、たとえば、ポリシリコン層を堆積して形成することができる。電荷蓄積層２０４と制御ゲート電極２０６の間には、ゲートポリシリコン間の絶縁膜であるシリコン酸化膜２０５が形成されている。電荷蓄積層２０４と制御ゲート電極２０６の周りには図示しない層間絶縁膜が形成されている。電荷蓄積層２０４は素子分離領域２０２上でゲート分離のために区切られており、その端部は、シリコン酸化膜２０５で覆われている。そのシリコン酸化膜間には、たとえば、シリコン窒化膜ＳｉＮ２０７が埋め込まれている。
【００２０】
このような構造の不揮発性半導体記憶装置は、電荷蓄積層（シリコン窒化膜）２０４にトラップされた電子は、シリコン窒化膜２０７が素子毎に分離されているため、近接ビット間で影響を及ぼしあうことはない。
【００２１】
本発明は上記実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
【００２２】
【発明の効果】
本発明によれば、セルの高集積化、微細化が進んでも、近接セル間干渉を生じない高信頼性の不揮発性半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る不揮発性半導体記憶装置の断面図である。
【図２】本発明の他の実施例に係る不揮発性半導体記憶装置の断面図である。
【図３】従来技術の不揮発性半導体記憶装置の断面図である。
【符号の説明】
１０１、２０１、３０１  半導体基板
１０２、２０２、３０２  素子分離領域
１０３、２０３、３０３  ゲート絶縁膜
１０４、３０４          浮遊ゲート電極
２０４                  電荷蓄積領域
１０５、３０５          浮遊ゲート分離領域（スリット）
１０６、３０６          インターポリ絶縁膜
１０７、２０６、３０７  制御ゲート電極
１０８、２０７          ＳｉＮ分離領域
２０５                  シリコン酸化膜
【図１】
2004153049.tif 000003
【図２】
2004153049.tif 000004
【図３】
2004153049.tif 000005