(57)【要約】【課題】２ＧＨｚを超えるような高周波数で使用されるコンデンサ内蔵多層基板において、小型化が可能で、基板形成後にコンデンサ容量の微調整が可能なコンデンサ内蔵多層基板を提供する。【解決手段】複数の誘電体層を有する誘電体積層体と、該誘電体積層体の内部にコンデンサを形成するように設けた少なくとも２つの内部電極と、前記少なくとも２つの内部電極と容量結合するように前記誘電体積層体の表面に設けた表面電極を有するコンデンサ内蔵多層基板。【選択図】図１
2004200263.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層を有する誘電体積層体と、該誘電体積層体の内部にコンデンサを形成するように設けた少なくとも２つの内部電極と、前記少なくとも２つの内部電極と容量結合するように前記誘電体積層体の表面に設けた表面電極とを有するコンデンサ内蔵多層基板。
【請求項２】
前記少なくとも２つの内部電極がコンデンサを形成するように前記誘電体層を挟んで設けられていることを特徴とする請求項１記載のコンデンサ内蔵多層基板。
【請求項３】
前記少なくとも２つの内部電極がコンデンサを形成するように同一層内に形成されていることを特徴とする請求項１記載のコンデンサ内蔵多層基板。
【請求項４】
複数の誘電体層を有する誘電体積層体と、該誘電体積層体の内部にコンデンサを形成するように設けた少なくとも２つのコンデンサ用電極とを有し、前記コンデンサ用電極の少なくとも一部が、前記誘電体積層体の表面に設けられた表面電極であることを特徴とするコンデンサ内蔵多層基板。
【請求項５】
前記表面電極を切削することにより、前記コンデンサ容量を微調整することを特徴とする、請求項１〜４記載のコンデンサ内蔵多層基板のコンデンサ容量調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、誘電体積層体を用いた１ｐＦ以下の小さな静電容量のコンデンサを内蔵した多層基板とそのコンデンサ容量の調整方法に関し、特に、マイクロ波からミリ波領域で用いられるコンデンサ内蔵多層基板に関する。
【０００２】
【従来の技術】
近年、携帯電話などに代表される携帯通信機器の小型、軽量、多機能化に伴い、これに組み込まれる回路素子の小型・多機能化が進められている。たとえば、複数の積層素子を集積化した基板に半導体部品を実装したマルチチップモジュ−ルが開発、実用化されている。このようなモジュールにおいては、線路を３次元的に構成した多層基板が有用である。
【０００３】
これらの機器に用いられるコンデンサ素子としては、従来、小型のチップコンデンサ部品、チップ部品の規格形状である１００５形状（１００５形状とは実装面形状が１．０ｍｍ×０．５ｍｍであることを意味する。以降、形状をこのように標記する）、０６０３形状の製品が用いられ、基板表面に設けられた実装用電極に表面実装する方法が一般に行われている。
【０００４】
また、多層基板にコンデンサ素子を形成する他の形態として、エポキシ樹脂とガラス繊維からなるガラスエポキシ樹脂基板など高周波数帯で誘電体損失の小さな基板層と電気伝導率の良い銅箔を導電体層とし、接着により多層化した多層樹脂基板やセラミックス構成成分にガラス成分を混合し、Ｑ値を大きく劣化させることなく、焼結温度を低下させＡｇあるいはＣｕ電極と一緒に焼結可能とした低温焼結セラミックス（ＬＴＣＣ）など、比較的誘電率が高く、かつ内部電極形成が可能な誘電体材料が開発され、基板層内にコンデンサ素子を形成する方法が行われている。
【０００５】
また、シリコンウエハに代表される半導体基板上に能動部品と一緒にコンデンサ素子などの受動部品を一体形成するモジュール基板がある。この場合、積層構造は誘電体薄膜と導電体薄膜を積層することで形成される。
【０００６】
特に、内層化されたコンデンサ素子はチップ部品のように基板表面を占有しないことから特定の周波数成分を選択するための積層フィルタや多機能モジュ−ルなど部品の小型化、集積化が要求される用途に適しており、よく用いられている（特許文献１参照）。
【０００７】
【特許文献１】
特開２０００−５８３８１号公報（段落番号（００１０）〜（００１７）、図５および図６）
【０００８】
【発明が解決しようとする課題】
近年、通信機器に使用される周波数は、機器の普及や通信容量の拡大のため高周波数化してきており、それにともない電気容量の小さいコンデンサ素子が要求され、またコンデンサ容量の精度も厳しくなってきている。
【０００９】
一方、前記のように多機能、小型化の点から高集積化の要求がありチップ部品より内層化素子が用いられる傾向にある。これら素子には製造工程で材料物理定数や寸法誤差などから電気的特性のばらつきが生じるが、内層化したコンデンサ素子では基板内部にあるため、後工程での電気特性の調整が実質不可能であった。
【００１０】
最も簡単な構成の対向する並行平板電極で構成されるコンデンサ素子を例に以下に、従来のコンデンサ素子の問題点を詳しく説明する。平行平板電極で構成されるコンデンサ素子のインピ−ダンスＺｃは、誘電体を介する対向電極の場合、次式で表される。
【００１１】
Ｚｃ＝１／（ｊ・２・π・ｆ・Ｃ）
ここで、ｆ：周波数、Ｃ：コンデンサ容量であり、Ｃは、次式で表される。
【００１２】
Ｃ＝ε０・εr・Ｓ／ｄ
ここで、ε０：真空中の誘電率、εｒ：誘電体の誘電率、Ｓ：対向する面積、ｄ：電極間隔である。
【００１３】
同一インピ−ダンスＺcを、より高周波数に対応して形成する場合、周波数に反比例してコンデンサ容量Ｃを小さくしていく必要がある。しかし、実際には使用できる誘電体の誘電率には制限があり、また対向面積、電極間距離も製造プロセスによりばらつきを生じる。
【００１４】
たとえば、誘電体層に低温焼結セラミックスを用いる場合では、機械的強度が確保できること、誘電損失が小さいこと、誘電率の温度変化を小さく抑える必要があることなどから実用に供される材料の誘電率は制限される。製造工程においては、材料誘電率のばらつき、積層体グリーンシ−トに電極形成する際の形成精度、グリーンシ−トを圧着する工程での変形、焼結工程でのバインダ成分が除去される脱脂工程や、焼結反応工程で結晶構造が変化することにより起こる３次元的な形状収縮のばらつきが寸法誤差となる。
【００１５】
使用周波数が低い場合、従来のような２ＧＨｚ以下の周波数の低いシステムにおいてはコンデンサ容量値が十分大きいため、上述したこれら製造ばらつきよる誤差は設計許容範囲に収めることができ、内層化も可能であったが、使用周波数が高くなる場合には無視できなくなる。たとえば、一般的なチップ部品の規格形状である１００５形状、０６０３形状のチップコンデンサ部品の製品レベルでの公差はそれぞれ±０．１ｐＦ、±０．０５ｐＦである。たとえば、±０．０５ｐＦの公差は、０．２ｐＦのチップコンデンサ素子の場合、±２５％ものばらつきに相当し、実際のモジュール設計に使用するには問題がある。
【００１６】
さらに多くの素子を集積化するモジュ−ル基板では、各素子の作製誤差の低減が良品歩留まりに大きく影響するため各素子を精度良く形成することが要求される。特にその値が特性に与える影響が大きい場合には正確に合わせこむことが課題となる。
【００１７】
コンデンサ容量値を合わせ込む方法としては、上述したような材料誘電率のばらつきを抑える、製造プロセスでのばらつきを抑えるなどの誤差低減化による方法や、対向する電極を直接削除する方法が一般的である。しかし、製造プロセスの製造誤差の低減にも限界があり、また内層化したコンデンサ素子では基板内部にあるため、後工程での電気特性の調整が実質不可能であった。
【００１８】
本発明は、以上のような問題点を鑑みてなされたものであり、本発明の目的は、２ＧＨｚを超えるような高周波数で使用されるコンデンサ内蔵多層基板において、小型化が可能で、基板形成後にコンデンサ容量の微調整が可能なコンデンサ内蔵多層基板を提供することである。
【００１９】
【課題を解決するための手段】
本発明は、複数の誘電体層を有する誘電体積層体と、該誘電体積層体の内部にコンデンサを形成するように設けた少なくとも２つの内部電極と、前記少なくとも２つの内部電極と容量結合するように前記誘電体積層体の表面に設けた表面電極とを有するコンデンサ内蔵多層基板に関する。
【００２０】
本発明のコンデンサ内蔵多層基板の一実施形態として、前記少なくとも２つの内部電極がコンデンサを形成するように前記誘電体層を挟んで設けられていることを特徴とする。
【００２１】
本発明のコンデンサ内蔵多層基板の他の一実施形態として、前記少なくとも２つの内部電極がコンデンサを形成するように同一層内に形成されていることを特徴とする。
【００２２】
また、本発明は、複数の誘電体層を有する誘電体積層体と、該誘電体積層体の内部にコンデンサを形成するように設けた少なくとも２つのコンデンサ用電極とを有し、前記コンデンサ用電極の少なくとも一部が、前記誘電体積層体の表面に設けられた表面電極であることを特徴とするコンデンサ内蔵多層基板に関する。
【００２３】
さらに、本発明は、前記表面電極を切削することにより、前記コンデンサ容量を微調整することを特徴とする、前記コンデンサ内蔵多層基板のコンデンサ容量調整方法に関する。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照し詳細に説明する。
【００２５】
図１は、本発明のコンデンサ内蔵多層基板の一実施形態の説明図であり、図１（ａ）は、コンデンサ内蔵多層基板の断面図、図１（ｂ）は、表面電極が形成された面（誘電体積層体の表面）の平面図、図１（ｃ）は、内部コンデンサを構成する第１の内部電極が形成された面の平面図、図１（ｄ）は、内部コンデンサを構成する第２の内部電極が形成された面の平面図である。
【００２６】
本発明のコンデンサ内蔵多層基板１は、複数の誘電体層２を積層した誘電体積層体３とその内部に少なくともコンデンサ４を有している。コンデンサ内蔵多層基板１には、コンデンサ４の他に、インダクタンス、抵抗などを形成していてもよい。コンデンサは、誘電体積層体の中に少なくとも２つの内部電極を形成することで形成される。図１の実施例のコンデンサ内蔵多層基板１では、コンデンサ４は、誘電体層５を挟んで両側にコンデンサ用の第１の内部電極６と第２の内部電極７が形成してある。本発明のコンデンサ内蔵多層基板１の特徴は、少なくとも２つの内部電極と容量結合するように前記誘電体積層体３の表面にさらに表面電極９を形成することである。図１の実施例では、第１の内部電極６の上に誘電体層８を挟んで誘電体積層体３の表面に、第１の内部電極６および第２の内部電極７と容量結合するように表面電極９が形成されている。第１の内部電極および第２の内部電極は、そのまま基板内部で他の素子と結合させても良く、ビアホール等により、誘電体積層体３の表面あるいは下面等に端子として露出させてもよい。
【００２７】
第１の内部電極６と第２の内部電極７を端子とするコンデンサの容量は、主に、対向する電極間に形成される容量であるが、その他に、第１の内部電極６と表面電極９との間に形成される容量とそれに直列に存在する第２の内部電極７と表面電極９との間に形成される容量とが存在する。したがって、表面電極９を調整することにより、第１の内部電極６と第２の内部電極７を端子とするコンデンサの全容量を調整することができる。特に、表面電極に関わる容量は、内部電極どうしで形成される容量に比較してわずかなものであり、微調整が可能となる。
【００２８】
表面電極の削除方法としては、切削工具により電極を基板材料とともに削り取る方法や高密度エネルギ−のレ−ザ光を微小領域に照射することにより削除する方法などがある。
【００２９】
本発明のコンデンサ内蔵多層基板およびその容量調整方法では、上記のように、主たる電気容量を担う電極対を直接削除するのではなく、そこから漏れた電界成分を調節する電極を削除するので微調整が容易に行えることになる。
【００３０】
特に本発明は高周波信号の伝送主線路に直列に挿入されるコンデンサ素子のキャパシタンスを微調整する場合に有効である。
【００３１】
また、表面電極がキャパシタンスを形成する一方の電極である場合、チップ部品実装用のランド電極として兼用することで基板表面での部品実装密度を上げることができる。
【００３２】
本発明のコンデンサ内蔵多層基板は、公知の多層基板の方法により作製できる（例えば、特開２０００−０５８３８１号公報参照）。誘電体層としては、回路設計等で要求される値を満足するような任意の材料を選定すれば良く、限定されるものではない。また、電極材料としても特に限定されるものではない。
【００３３】
次に、本発明のコンデンサ内蔵多層基板の他の実施形態を図２に示し、説明する。図２（ａ）は、コンデンサ内蔵多層基板の断面図、図２（ｂ）は、表面電極が形成された面（誘電体積層体の表面）の平面図、図２（ｃ）は、内部コンデンサを構成する第１の内部電極と第２の内部電極が形成された面の平面図である。
【００３４】
図２の実施形態のコンデンサ内蔵多層基板の特徴は、コンデンサの第１の内部電極と第２の内部電極とが、誘電体層の同一面に形成されており、コンデンサの容量は、主に、２つの内部電極の端部間で形成されていることである。
【００３５】
即ち、コンデンサ内蔵多層基板１は、複数の誘電体層２を積層した誘電体積層体３とその内部に少なくともコンデンサ４を有している。コンデンサ内蔵多層基板１には、コンデンサ４の他に、インダクタンス、抵抗などを形成していてもよい。コンデンサ４は、コンデンサの第１の内部電極６と第２の内部電極７とが、誘電体層の同一面に形成されており、両電極の間には、誘電体が存在している。
第１の内部電極６の上に誘電体層８を挟んで誘電体積層体３の表面に、第１の内部電極６および第２の内部電極７と容量結合するように表面電極９が形成されている。
【００３６】
第１の内部電極６と第２の内部電極７を端子とするコンデンサの容量は、主に、対向する電極間に形成される容量であるが、その他に、第１の内部電極６と表面電極９との間に形成される容量とそれに直列に存在する第２の内部電極７と表面電極９との間に形成される容量とが存在する。したがって、表面電極９を調整することにより、第１の内部電極６と第２の内部電極７を端子とするコンデンサの全容量を調整することができる。
【００３７】
上記の実施形態は、コンデンサの２つの電極を誘電体積層体の内部に形成していたが、コンデンサを形成する電極の少なくとも一部を、誘電体積層体の表面に形成した表面電極とすると、同様に、基板作製後に、コンデンサの容量を調整することが可能である。その、一実施形態を図３に示す。
【００３８】
図３（ａ）は、コンデンサ内蔵多層基板の断面図、図３（ｂ）は、表面電極が形成された面（誘電体積層体の表面）の平面図、図２（ｃ）は、誘電体積層体内部の第１の内部電極と第２の内部電極の説明図である。
【００３９】
図３の実施形態の特徴は、第１の内部電極６と表面電極９がビアホール１１により接続され、１つのコンデンサ用電極となっていることである。内蔵されたコンデンサの容量は、主に、第１の内部電極（コンデンサ用電極）と第２の内部電極（コンデンサ用電極）で形成されており、一部、表面電極（コンデンサ用電極）９と第２の内部電極７との間にも形成されている。したがって、表面電極（コンデンサ用電極）９を一部削除等により調整することにより、内部に形成されたコンデンサの容量を微調整することができる。
【００４０】
また、図３の実施形態において、第１の内部電極６を省略し、表面電極（コンデンサ用電極）９と第２の内部電極（コンデンサ用電極）７とでコンデンサを形成しても、基板形成後のコンデンサ容量の調節は可能である。特に、表面電極面積を内部電極面積に対し大きく設定することにより、表面電極の面積を変えたときのコンデンサ容量の変化率を小さくすることができ、微調整することができる。その実施形態の説明図を図４に示す。
【００４１】
本発明のコンデンサ内蔵多層基板の表面電極は、基板表面に実装する他のチップ部品のランド電極として使用することもできる。図５にその一実施形態を示す。
【００４２】
図５（ａ）はチップ部品１０を搭載したコンデンサ内蔵多層基板の断面図、図５（ｂ）は、その平面図、図５（ｃ）は、内部電極を形成した面の電極パターンを示す図である。本発明のコンデンサ内蔵多層基板の表面電極は、基板表面に実装する他のチップ部品のランド電極として使用することにより、部品の実装密度を上げることができ、小型の多層基板を提供することができる。
【００４３】
図６はシリコンウエハ１２上に図２に示したコンデンサ内蔵多層構造を形成した多層基板の一実施形態である。図６（ａ）は、その断面図、図（ｂ）は、表面電極のパターンを示す平面図、図６（ｃ）は、コンデンサを形成する内部電極のパターンを示す平面図である。表面に絶縁層を有するシリコンウエハ表面に同一平面上に対向する導電体電極を形成し、両電極を覆うように誘電体薄膜を形成し、さらにその上面に対向電極のギャップを覆うように導電体電極を形成する。製造方法は一般的な薄膜形成技術である真空蒸着法、スパッタリング法、ＣＶＤ法により、パターニングはフォトリソグラフィ技術とイオンエチングあるいはケミカルエッチング技術との組み合わせにより行うことができる。
【００４４】
【実施例】
以下、本発明の実施例についてさらに詳しく説明する。
【００４５】
実施例１
図１に示した実施形態のコンデンサ内蔵多層基板を作製した。誘電率９．４の低温焼結セラミックスを使用した誘電体積層体において、１００μｍの厚みの誘電体層を介して内部電極が厚み約１０μｍのＡｇ電極で対向し形成してあり、５０μｍの厚みの誘電体層をはさんで基板表面に表面電極が同じく厚み約１０μｍのＡｇ電極で形成してあり、主たる電気容量は対向している内部電極面積部分で形成される構造になっている。２つの内部電極形状は、共に０．８ｍｍ×０．８ｍｍで、電極の対向する部分の面積は、０．４ｍｍ×０．８ｍｍとなるようにした。表面電極形状は１．２ｍｍ×１．２ｍｍである。内部電極の下層には０．２５ｍｍの誘電体層があり底面にグランド電極がＡｇ、１０μｍの厚みで形成され、一方の内部電極とグランド電極は０．５ｍｍφの導電性ビアホールで接続されている。
【００４６】
表１に表面電極の有無による５ＧＨｚでの測定結果を示す。
電気容量の測定は、５０Ω同軸ケ−ブルの先端に約０．５ｍｍほど内導体を露出させたプロ−ブを用いて、ネットワ−クアナライザで反射特性を測定することにより行なった。前述式により測定した反射特性から電気容量相当値を計算した。
【００４７】
表面電極面積を減少させることで電気容量も減少し、微調整可能なことが分かる。
【００４８】
【表１】
2004200263.tif 000003
【００４９】
実施例２
図２に示した実施形態のコンデンサ内蔵多層基板を作製した。誘電率９．４の低温焼結セラミックを使用した誘電体積層体において、基板表面から５０μｍの厚みの誘電体層を介して内部電極が厚み約１０μｍのＡｇ電極で同一平面状に５０μｍ離れて対向し形成してあり、その基板表面に表面電極が同じく厚み約１０μｍのＡｇ電極で形成してあり、主たる電気容量は対向している内部電極面積部分で形成される構造になっている。２つの内部電極形状は、共に０．８ｍｍ×０．８ｍｍで、表面電極形状は１．２ｍｍ×１．２ｍｍである。内部電極の下層には０．２５ｍｍの誘電体層があり底面にグランド電極がＡｇ、１０μｍの厚みで形成され、一方の内部電極とグランド電極は０．５ｍｍφの導電性ビアホールで接続されている。
【００５０】
表２に表面電極の有無の場合の５ＧＨｚでの測定結果を示す。測定方法は、実施例１と同様である。表面電極の有無で電気容量が異なり、表面電極の面積で微調整可能なことがわかる。
【００５１】
【表２】
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【００５２】
実施例３
図４の実施形態のコンデンサ内蔵多層基板を作製した。低温焼結セラミックスの誘電率９．４、層間厚み１００μｍ、各電極は厚さ１０μｍのＡｇ電極で構成した。内部電極形状は０．８ｍｍ×０．８ｍｍとし、内部電極の下層には０．２５ｍｍの誘電体層があり底面にグランド電極がＡｇ、１０μｍの厚みで形成され、一方の内部電極とグランド電極は０．５ｍｍφの導電性スルーホルで接続されている。表面電極形状を０．８ｍｍ×０．８ｍｍ、０．８ｍｍ×１．０ｍｍ、０．８ｍｍ×１．２ｍｍとし、電極の対向する部分の面積は、いずれも、０．５ｍｍ×０．８ｍｍ、と一定になるようにした。
【００５３】
このような形態で電気容量と電極対向面積を変えた場合について５ＧＨｚで測定した電気容量結果を表３に示す。測定方法は、実施例１と同様に行なった。表面電極面積を減少させることで電気容量も減少し、微調整可能なことが分かる。
【００５４】
【表３】
2004200263.tif 000005
【発明の効果】
以上説明したように、コンデンサ内蔵多層基板において、誘電体積層体の内部にコンデンサを形成するように設けた少なくとも２つの内部電極と容量結合するように誘電体積層体の表面に表面電極も設けた構造とすることにより、素子作製後においても、表面電極を切削することにより、特に高周波で重要となるコンデンサの容量の微調整が可能となる。
【００５５】
また、コンデンサ内蔵多層基板において、誘電体積層体の内部にコンデンサを形成するように設けた少なくとも２つの電極のうち少なくとも一部を誘電体積層体の表面に表面電極として設けた構造とすることによっても、素子作製後においても、表面電極を切削することにより、特に高周波で重要となるコンデンサの容量の微調整が可能となる。
【図面の簡単な説明】
【図１】本発明のコンデンサ内蔵多層基板の一実施形態の説明図である。
【図２】本発明のコンデンサ内蔵多層基板の他の一実施形態の説明図である。
【図３】本発明のコンデンサ内蔵多層基板の他の一実施形態の説明図である。
【図４】本発明のコンデンサ内蔵多層基板の他の一実施形態の説明図である。
【図５】チップ部品を搭載したコンデンサ内蔵多層基板の説明図である。
【図６】シリコンウエハ上に図２に示したコンデンサ内蔵多層構造を形成した多層基板の一実施形態の説明図である。
【符号の説明】
１  コンデンサ内蔵多層基板
２、５、８  誘電体層
３  誘電体積層体
４  コンデンサ
６  第１の内部電極
７  第２の内部電極
９  表面電極
１０  チップ部品
１１  ビアホール
１２  シリコンウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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