(57)【要約】【課題】効率よく、精度の高い不良解析を行うことを可能とする。【解決手段】集積回路の欠陥情報を解析対象となるＬＳＩデザインデータに組み込み、欠陥情報付きＬＳＩデザインデータを作成する欠陥情報処理部４と、欠陥情報付きＬＳＩデザインデータに基づいて、集積回路のレイアウト構造を、レイアウト構造における電位測定箇所に配置された複数のノードと、そのノード間を接続するラインと、そのライン上に配置された電位伝達時間により表したネットワークを作成するネットワーク作成部５を備える。【選択図】　　　図１
2004101441.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の欠陥情報を解析対象となるＬＳＩデザインデータに組み込み、欠陥情報付きＬＳＩデザインデータを作成する欠陥情報処理部と、前記欠陥情報付きＬＳＩデザインデータに基づいて、集積回路のレイアウト構造を、当該レイアウト構造における電位測定箇所に配置された複数のノードと、当該ノード間を接続するラインと、当該ライン上に配置された電位伝達時間により表したネットワークを作成するネットワーク作成部と
を備える半導体不良解析装置。
【請求項２】
前記欠陥情報処理部は、
製造工程において発生した欠陥の測定から測定欠陥情報を抽出する欠陥情報抽出部と、
前記測定欠陥情報基づいて、測定された欠陥のサイズにトレランスを加え、調整欠陥情報を作成する調整欠陥情報作成部と、
前記調整欠陥情報に基づいて、欠陥レイヤを発生させる欠陥レイヤ作成部と、前記発生させた欠陥レイヤと欠陥が発生した設計レイヤとの間の接続順序の定義を設定する接続順序定義設定部と、
前記欠陥レイヤと前記欠陥が発生した設計レイヤに基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間を設定する欠陥電位伝達時間設定部と
を備えることを特徴とする請求項１に記載の半導体不良解析装置。
【請求項３】
前記欠陥電位伝達時間設定部は、クリティカルエリアの計算結果に基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間を設定することを特徴とする請求項２に記載の半導体不良解析装置。
【請求項４】
前記ネットワーク作成部は、
前記集積回路の各レイヤ別のレイアウト構造に基づいて、前記ノードを設定するノード設定部と、
前記レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基づいて、前記ラインを設定するライン設定部と、
前記レイヤ別の電位伝達係数に基づいて、当該ライン上に電位伝達時間を設定する電位伝達時間設定部と
を備えることを特徴とする請求項２又は３に記載の半導体不良解析装置。
【請求項５】
前記ネットワーク作成部は、
前記集積回路の各レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基づいて、故障箇所となり得る部分に寄生素子情報を抽出する寄生素子情報抽出部と、
抽出された前記寄生素子情報に基づいて、前記ノード間を接続する寄生ラインを設定、或いは前記電位伝達時間を変更する寄生ライン設定／電位伝達時間変更部と
を更に備えることを特徴とする請求項４に記載の半導体不良解析装置。
【請求項６】
前記寄生素子情報には、総ての前記ラインにおけるオープン性寄生素子情報、近接した前記ノード間におけるショート性寄生素子情報、異なるレイヤに属する前記ラインが交差する部分におけるショート性寄生素子情報が含まれることを特徴とする請求項５に記載の半導体不良解析装置。
【請求項７】
集積回路の欠陥情報を解析対象となるＬＳＩデザインデータに組み込み、欠陥情報付きＬＳＩデザインデータを作成するステップと、
前記欠陥情報付きＬＳＩデザインデータに基づいて、集積回路のレイアウト構造を、当該レイアウト構造における電位測定箇所に配置された複数のノードと、当該ノード間を接続するラインと、当該ライン上に配置された電位伝達時間により表したネットワークを作成するステップと
を有することを特徴とする半導体不良解析方法。
【請求項８】
前記欠陥情報付きＬＳＩデザインデータを作成するステップは、
製造工程において発生した欠陥の測定から測定欠陥情報を抽出するステップと、
前記測定欠陥情報基づいて、測定された欠陥のサイズにトレランスを加え、調整欠陥情報を作成するステップと、
前記調整欠陥情報に基づいて、欠陥レイヤを発生させるステップと、
前記発生させた欠陥レイヤと欠陥が発生した設計レイヤとの間の接続順序の定義を設定するステップと、
前記欠陥レイヤと前記欠陥が発生した設計レイヤに基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間を設定するステップと
を有することを特徴とする請求項７に記載の半導体不良解析方法。
【請求項９】
前記電位伝達時間を設定するステップは、クリティカルエリアの計算結果に基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間を設定することを特徴とする請求項８に記載の半導体不良解析方法。
【請求項１０】
前記ネットワークを作成するステップは、
前記集積回路の各レイヤ別のレイアウト構造に基づいて、当該レイアウト構造における電位測定箇所に配置されるノードを設定するステップと、
前記集積回路の各レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基づいて、前記ノード間を接続するラインを設定するステップと、
前記各レイヤ別の電位伝達係数に基づいて、当該ライン上に電位伝達時間を設定するステップと
を有することを特徴とする請求項８又は９に記載の半導体不良解析方法。
【請求項１１】
前記ネットワークを作成するステップは、
前記集積回路の各レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基づいて、故障箇所となり得る部分に寄生素子情報を抽出するステップと、
抽出された前記寄生素子情報に基づいて、前記ノード間を接続する寄生ラインを設定、或いは前記電位伝達時間を変更するステップと
を更に有することを特徴とする請求項１０に記載の半導体不良解析方法。
【請求項１２】
集積回路の欠陥情報を解析対象となるＬＳＩデザインデータに組み込み、欠陥情報付きＬＳＩデザインデータを作成するステップと、
前記欠陥情報付きＬＳＩデザインデータに基づいて、集積回路のレイアウト構造を、当該レイアウト構造における電位測定箇所に配置された複数のノードと、当該ノード間を接続するラインと、当該ライン上に配置された電位伝達時間により表したネットワークを作成するステップと
を有することを特徴とする半導体不良解析プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体不良解析装置、半導体不良解析方法、及び半導体不良解析プログラムに関し、特に、集積回路のレイアウト構造及び電位伝達時間（τ）を保持したネットワークをＬＳＩデザインデータを基に作成する半導体不良解析装置、半導体不良解析方法、及び半導体不良解析プログラムに関する。
【０００２】
【従来の技術】
半導体装置の分野において、近年の微細加工技術の向上は、ＬＳＩ（大規模集積回路）を構成する半導体素子の微細化、集積度の向上、回路規模の大型化などの半導体装置の性能、機能面の向上をもたらした。しかし、その反面、回路構成が複雑になり、不良箇所特定などの半導体チップ上で発生する不良現象を解析する作業がより複雑・困難になり、歩留り・信頼性の低下などの生産面での課題をももたらし、現在、不良解析技術の向上が急務とされている。
【０００３】
従来の不良解析の方法の一つとして、ＬＳＩテスタを用いて半導体チップ上の集積回路を実際に動作させた状態で、半導体チップからの出力信号、集積回路内の配線電位などを測定する方法がある。この方法によりメモリデバイスにおけるフェイルビットマップ（Ｆａｉｌ　Ｂｉｔ　Ｍａｐ：ＦＢＭ）などのビット毎の不良データが得られる。また、ロジックＬＳＩの場合には、ＬＳＩテスタを用いて電源電圧を印加した状態（スタンバイ状態）或いは回路動作状態での異常リーク電流を測定することにより、ロジックＬＳＩのチップ毎の不良データが得られる。なお、これらの測定においては、様々なテストパターンが用意され、電源電圧、基板電位などを変化させてテストが行われる。そして、測定されたビット毎或いはチップ毎の不良データを基にして、不良を引き起こす原因となる箇所（不良箇所）、及びオープン、ショートなどの不良モードを、トランジスタレベルまで特定していく。
【０００４】
しかし、不良箇所或いは不良モードを特定する不良解析作業は、不良解析の専門家により試行錯誤しながら行われる作業であり、作業者の技能、経験などにより作業の効率性、不良原因究明率などが左右され、客観性のある技術として確立されていないのが現状である。
【０００５】
そこで、不良解析の作業負担を軽減するために電気的不良箇所を特定する不良解析支援システムが提案されている（例えば、特許文献１参照。）。ここでは、集積回路のレイアウト構造とその内部での電位の伝わり易さ（電位伝達時間τ）を定めたネットワークを作成し、このネットワークの各部での電位変化をコンピュータを用いて計算して、回路動作をシミュレーションする。ネットワーク上の出力信号をタイミングチャートとして出力する。そして、このタイミングチャートと、実際の不良チップを動作させたときの同様なタイミングチャートとを比較することで、電気的不良箇所の候補をリストアップする。
【０００６】
また、ネットワークを構成するノード、ライン、及び電位伝達時間（τ）を自動的に作成する不良解析システムが提案されている（例えば、特許文献２参照。）。ここで作成されるネットワークは、不良解析支援システムで必要とする主要なレイアウト情報と、回路内部での電位の伝わり方を保持したものであり、回路上の主な点にノードを設け、電位が互いに伝わるノード間にラインを引き、そのライン毎に配線抵抗などによる電位伝達時間（τ）を設定したものである。このネットワークでは電位伝達時間（τ）を用いてノード間に不良を容易に設定することができる。ショート性不良の場合はノード間の電位伝達時間（τ）を小さくすることで設定し、オープン性不良の場合はノード間の電位伝達時間（τ）を非常に大きくすることで設定する。このようにして、設計レイアウト構造上、不良し易い箇所を抽出して不良を設定したネットワークを作成している。
【０００７】
【特許文献１】
特開２００１−１８４３７４公報
【特許文献２】
特開２００２‐１９８４３１公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記方法では設計レイアウト構造が原因で不良が発生した場合には不良箇所を特定することが可能であるが、半導体デバイス製造工程の情報を考慮していないため、製造工程中に発生した欠陥が原因で不良が発生した場合には不良箇所を特定し難くいという問題があった。
【０００９】
そこで、本発明は上記問題に鑑みてなされたもので、設計レイアウト構造に起因する不良解析、及び製造工程において発生した欠陥に起因する不良解析を効率よく、精度高く行うことができる半導体不良解析装置、半導体不良解析方法、及び半導体不良解析プログラムを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１の特徴は、集積回路の欠陥情報を解析対象となるＬＳＩデザインデータに組み込み、欠陥情報付きＬＳＩデザインデータを作成する欠陥情報処理部、欠陥情報付きＬＳＩデザインデータに基づいて、集積回路のレイアウト構造を、当該レイアウト構造における電位測定箇所に配置された複数のノードと、当該ノード間を接続するラインと、当該ライン上に配置された電位伝達時間により表したネットワークを作成するネットワーク作成部を備える半導体不良解析装置としたことである。
【００１１】
欠陥情報処理部は、製造工程において発生した欠陥の測定から測定欠陥情報を抽出する欠陥情報抽出部、測定欠陥情報に基づいて、測定された欠陥のサイズにトレランスを加え、調整欠陥情報を作成する調整欠陥情報作成部、調整欠陥情報に基づいて、欠陥レイヤを発生させる欠陥レイヤ作成部、発生させた欠陥レイヤと欠陥が発生した設計レイヤとの間の接続順序の定義を設定する接続順序定義設定部、欠陥レイヤと欠陥が発生した設計レイヤに基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間を設定する欠陥電位伝達時間設定部を備えと良い。
【００１２】
また、欠陥電位伝達時間設定部は、クリティカルエリアの計算結果に基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間を設定すると良い。更に、ネットワーク作成部は、集積回路の各レイヤ別のレイアウト構造に基づいて、ノードを設定するノード設定部、レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基づいて、ラインを設定するライン設定部、レイヤ別の電位伝達係数に基づいて、当該ライン上に電位伝達時間を設定する電位伝達時間設定部を備えることが望ましい。また更に、ネットワーク作成部は、集積回路の各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基づいて、故障箇所となり得る部分に寄生素子情報を抽出する寄生素子情報抽出部、抽出された寄生素子情報に基づいて、ノード間を接続する寄生ラインを設定、或いは電位伝達時間を変更する寄生ライン設定／電位伝達時間変更部を備えると良い。寄生素子情報には、総てのラインにおけるオープン性寄生素子情報、近接したノード間におけるショート性寄生素子情報、異なるレイヤに属するラインが交差する部分におけるショート性寄生素子情報が含まれることとすることが望ましい。
【００１３】
本発明の第１の特徴によれば、設計レイアウト構造に起因する不良解析、及び製造工程において発生した欠陥に起因する不良解析を効率よく、高精度に行うことができる。
【００１４】
本発明の第２の特徴は、集積回路の欠陥情報を解析対象となるＬＳＩデザインデータに組み込み、欠陥情報付きＬＳＩデザインデータを作成するステップ、欠陥情報付きＬＳＩデザインデータに基づいて、集積回路のレイアウト構造を、当該レイアウト構造における電位測定箇所に配置された複数のノードと、当該ノード間を接続するラインと、当該ライン上に配置された電位伝達時間により表したネットワークを作成するステップを有する半導体不良解析方法としたことである。
【００１５】
欠陥情報付きＬＳＩデザインデータを作成するステップは、製造工程において発生した欠陥の測定から測定欠陥情報を抽出するステップ、測定欠陥情報基づいて、測定された欠陥のサイズにトレランスを加え、調整欠陥情報を作成するステップ、調整欠陥情報に基づいて、欠陥レイヤを発生させるステップ、発生させた欠陥レイヤと欠陥が発生した設計レイヤとの間の接続順序の定義を設定するステップ、欠陥レイヤと欠陥が発生した設計レイヤに基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間を設定するステップを有することが望ましい。電位伝達時間を設定するステップは、クリティカルエリアの計算結果に基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間を設定すると良い。また、ネットワークを作成するステップは、集積回路の各レイヤ別のレイアウト構造に基づいて、当該レイアウト構造における電位測定箇所に配置されるノードを設定するステップ、集積回路の各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基づいて、ノード間を接続するラインを設定するステップ、各レイヤ別の電位伝達係数に基づいて、当該ライン上に電位伝達時間を設定するステップを有すると良い。また更に、ネットワークを作成するステップは、集積回路の各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基づいて、故障箇所となり得る部分に寄生素子情報を抽出するステップ、抽出された寄生素子情報に基づいて、ノード間を接続する寄生ラインを設定、或いは電位伝達時間を変更するステップを有することが望ましい。
【００１６】
本発明の第２の特徴によれば、設計レイアウト構造に起因する不良解析、及び製造工程において発生した欠陥に起因する不良解析を効率よく、高精度に行うことができる。
【００１７】
本発明の第３の特徴は、本発明の第２の特徴に示した半導体不良解析方法をコンピュータ上で実現する為の半導体不良解析プログラムであることである。
【００１８】
従って、本発明の第３の特徴によれば、第２の特徴と同様な作用効果を奏することができる。
【００１９】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分は同一又は類似の符号を付している。ただし、図面は模式的なものであり、各寸法の比率等は現実のものとは異なることに留意すべきである。従って、具体的な寸法等は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２０】
（半導体不良解析装置の構成）
本発明の実施の形態に係る半導体不良解析装置は、図１に示すように、ネットワーク作成に必要なＬＳＩデザインデータを格納したデータ記憶部１と、不良解析プログラムなどを格納したプログラム記憶部２と、一連の不良解析処理を実行するための機能手段を備えた処理演算部３とから少なくとも構成されている。ＬＳＩデザインデータには、レイヤ別のレイアウト構造、レイヤ別の電位伝達係数、レイヤ間の接続順序の定義、不良定義マスタファイル等が含まれる。レイヤ別の電位伝達係数とは、配線層、コンタクト層、電極層、拡散層などの各レイヤ固有の電位の伝わり易さを示す係数である。データ記憶部１及びプログラム記憶部２は、ＣＰＵの内部の主記憶装置で構成しても良く、このＣＰＵに接続された半導体ＲＯＭや半導体ＲＡＭなどの半導体メモリ、或いは磁気ディスク装置などの記憶装置で構成してもよい。処理演算部３は、通常のコンピュータシステムの中央処理装置（ＣＰＵ）の一部を構成している。
【００２１】
処理演算部３は、欠陥情報処理部４と、ネットワーク作成部５と、回路動作模擬部６とから構成されている。欠陥情報処理部４は、欠陥情報を解析対象となるＬＳＩデザインデータに組み込み、欠陥情報付きＬＳＩデザインデータを作成する手段である。ネットワーク作成部５は、集積回路のレイアウト構造を、レイアウト構造における主要な電位測定箇所に配置された複数のノードと、ノード間を接続するラインと、ライン上に配置された電位伝達時間（τ）により表したネットワークを作成する手段である。回路動作模擬部６は、このネットワークを用いて集積回路の回路動作を模擬する手段である。
【００２２】
欠陥情報処理部４は、欠陥検査装置から欠陥情報を抽出する欠陥情報抽出部７と、調整欠陥情報を作成する調整欠陥情報作成部８と、調整欠陥情報に基づいて新たに欠陥レイヤを発生させる欠陥レイヤ作成部９と、欠陥レイヤと欠陥が発生した設計レイヤ間の接続順序の定義を設定する接続順序定義設定部１０と、欠陥の種類、欠陥レイヤ種類、欠陥レイヤ毎に電位伝達時間（τ）を設定する欠陥τ設定部１１とから構成されている。欠陥情報抽出部７は、欠陥検査装置を使用して測定された欠陥の座標、大きさ（サイズ）、発生レイヤなどの測定欠陥情報を抽出する機能を有する。調整欠陥情報作成部８は、測定欠陥情報に基づいて、測定サイズにトレランスを加えた調整サイズを設定し、調整欠陥情報を作成する機能を有する。
【００２３】
ネットワーク作成部５は、ＬＳＩデザインデータに基づいて正常ネットワークを作成する正常ネットワーク作成部１２と、この正常ネットワークに寄生素子情報、欠陥情報が付加された不良ネットワークを作成する不良ネットワーク作成部１３とを備えている。正常ネットワーク作成部１２及び不良ネットワーク作成部１３はそれぞれ専用のハードウェアで構成しても良く、通常のコンピュータシステムのＣＰＵを用いて、ソフトウェアで実質的に等価な機能を有する機能手段としてそれぞれを構成してもよい。
【００２４】
正常ネットワーク作成部１２は、ノード設定部１４と、ライン設定部１５と、電位伝達時間（τ）設定部１６とを備えている。ノード設定部１４は、各レイヤ別のレイアウト構造における電位測定箇所を点として抽出し、これらの点をノードとして設定する機能を有する。電位測定箇所としては、トランジスタのソース、ドレイン、ゲートなどの各電極、配線の始点、終点、分岐点、曲り角、或いはコンタクトなどがある。この電位測定箇所は、操作者が任意に設定することができるものである。ライン設定部１５は、各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基づいて、所定のノード間を接続するラインを設定する機能を有し、ウェハ面に対して水平方向のラインを設定する機能と、垂直方向のラインを設定する機能をそれぞれ有している。電位伝達時間（τ）設定部１６は、レイヤ別の電位伝達係数に基づいて、各ラインごとに電位の伝わりやすさを示す電位伝達時間（τ）を設定する機能を有する。
【００２５】
不良ネットワーク作成部１３は、寄生素子情報抽出部１７と、寄生ライン設定／τ変更部１８とを備えている。寄生素子情報抽出部１７は、各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基づいて、故障箇所となり得る部分に、正常ネットワーク上には存在しない寄生素子情報を抽出する機能を有する。寄生素子情報抽出部１７が抽出する寄生素子情報には、総てのラインにおけるオープン性寄生素子情報、近接したノード間におけるショート性寄生素子情報、異なるレイヤに属するラインが交差する部分におけるショート性寄生素子情報などが含まれる。寄生ライン設定／τ変更部１８は、抽出された寄生素子情報に基づいて、正常ネットワークに対してノード間を接続する寄生ラインを設定、或いは電位伝達時間（τ）を変更する機能を有する。
【００２６】
処理演算部３には、入出力制御部１９を介して、操作者からのデータや命令などの入力を受け付ける入力装置２０、不良解析結果を出力する出力装置２１、或いはデバイスの欠陥を測定する欠陥検査装置２２がそれぞれ接続されている。入力装置２０はキーボード、マウス、ライトペンまたはフレキシブルディスク装置などで構成されている。また出力装置２１はディスプレイ装置やプリンタ装置などにより構成されている。図１に示した処理演算部３で実行される各処理の入力データは、データ記憶部１に格納され、プログラム命令はプログラム記憶部２に格納される。
【００２７】
そしてこれらのデータ及びプログラム命令は必要に応じてＣＰＵに読み込まれ、ＣＰＵの内部の処理演算部３によって、処理演算が実行されるとともに、各処理で発生した数値情報などのデータはＲＡＭや磁気ディスクなどのデータ記憶部１に格納される。例えば、ノードを設定するプログラム命令に対して、データ記憶部１からレイヤ別のレイアウト構造がＣＰＵ内に読み込まれる。そして、ノード設定部１４により設定されたノードの位置情報、レイヤ情報などが、データ記憶部１に格納される。
【００２８】
ここで、ネットワーク作成部５で作成されるネットワークについて説明する。
【００２９】
図２は、ネットワークの最も単純な構成を示すブロック図である。
【００３０】
図２に示すように、ネットワークは、ノードｋ及びノードｍと、ノードｋとノードｍの間を接続するライン２３と、ライン２３上に配置された電位伝達時間（τ）により表されている。ノードｋ及びノードｍの時間ｔにおける電位を、それぞれＶｋ（ｔ）、Ｖｍ（ｔ）で示す。電位伝達時間（τ）は、ノードｋとノードｍの間の電位の伝わり易さを示し、ライン上に配置された電位伝達時間（τ）と、ラインにより接続されるＶｋ（ｔ）、Ｖｍ（ｔ）との関係は下式を満たす。
【００３１】
ｄＶｋ／ｄｔ＝（Ｖｍ（ｔ）−Ｖｋ（ｔ））／（１＋τ）　・・・（１）
また、ネットワークを作成するためのＬＳＩデザインデータは、例えば、ＧＤＳ（Ｇｒａｐｈｉｃ　Ｄａｔａ　Ｓｙｓｔｅｍ）又はＧＤＳ２（Ｇｒａｐｈｉｃ　Ｄａｔａ　Ｓｙｓｔｅｍ　２）ファイル形式などの標準的なファイル形式でデータ記憶部１に格納されている。ＧＤＳファイルは、ウェハ表面に水平方向のレイアウト情報をレイヤ別に保持しているが、垂直方向のレイアウト情報は保持していない。従って、ＧＤＳファイルの他に、レイヤ間の接続順序の定義がＬＳＩデザインデータに含まれる。レイヤ間の接続順序の定義は、隣り合うレイヤを列挙したデータからなり、その一例は次のとおりである。
【００３２】
（１）ＡＡ（活性化領域：Ａｃｔｉｖｅ　Ａｒｅａ）−ＣＤ（拡散層コンタクト　　：Ｃｏｎｔａｃｔ　ｔｏ　Ｄｉｆｆｕｓｉｏｎ）
（２）ＡＡ−ＧＣ（ゲート電極：Ｇａｔｅ　Ｃｏｎｄｕｃｔｏｒ）
（３）ＣＤ−Ｍ０（第０配線層：Ｍｅｔａｌ０）
（４）ＧＣ−ＣＧ（ゲートコンタクト：Ｃｏｎｔａｃｔ　ｔｏ　Ｇａｔｅ）
（５）ＣＧ−Ｍ０
（６）Ｍ０−Ｖ１（第１ヴィア：Ｖｉａ１）
（７）Ｖ１−Ｍ１（第１配線層：Ｍｅｔａｌ１）
（８）Ｍ１−Ｖ２（第２ヴィア：Ｖｉａ２）
（９）Ｖ２−Ｍ２（第２配線層：Ｍｅｔａｌ２）
（半導体不良解析装置の動作）
次に、図１に示した半導体不良解析装置によるネットワーク作成方法について、図３及び図４を参照して説明する。
【００３３】
一般に半導体デバイス製造工程において、製造工程中に発生した欠陥は欠陥検査装置を使用して測定される。この欠陥検査装置により欠陥の座標、大きさ、発生レイヤなどの欠陥情報が得られる。これら欠陥情報を解析対象となるＬＳＩデザインデータに組み込むため、以下のステップＳ１１〜Ｓ１７により欠陥情報処理部４が欠陥情報付きＬＳＩデザインデータを作成する。
【００３４】
（イ）ステップＳ１１において、欠陥情報処理部４の欠陥情報抽出部７が、欠陥検査装置２２から入出力制御部１９を介して欠陥の座標、大きさ、発生レイヤなどの測定欠陥情報を抽出する。
【００３５】
図５は、欠陥検査装置２２により測定して得られた測定欠陥情報の一例である。図５において、“座標”は欠陥の中心点の座標を示し、“測定サイズ”は欠陥の（Ｘ方向のサイズ、Ｙ方向のサイズ）を示し、“発生レイヤ”は欠陥が発生した設計レイヤを示す。なお、測定欠陥情報で用いる座標系は、ＬＳＩデザインデータと同じ座標系に変換済みのものとする。
【００３６】
（ロ）次に、ステップＳ１２において、調整欠陥情報作成部８が、抽出された測定欠陥情報に基づいて、測定サイズにトレランス（許容範囲）を加え、調整欠陥情報を作成する。
【００３７】
欠陥検査装置２２から得られた測定欠陥情報には、測定サイズ誤差やステージ位置誤差等により測定値に誤差が生じている場合がある。このため、図６に示すように、欠陥の測定サイズ（ｘ，ｙ）に対してトレランス（ａ，ｂ）を加え、調整サイズ（ｘ＋ａ，ｙ＋ｂ）を設定する。図７は、図５に示した測定欠陥情報に基づいて作成された調整欠陥情報の一例である。
【００３８】
（ハ）次に、ステップＳ１３において、欠陥レイヤ作成部９は、ステップＳ１２で作成された調整欠陥情報に基づいて、欠陥レイヤを新たに発生させる。
【００３９】
欠陥は、その座標及び発生したレイヤとＬＳＩデザインデータとの関係により回路故障の原因となる場合がある。例えば、図８において、欠陥１は第１配線層（Ｍ１）で発生しているためオープン不良の原因となる可能性がある。また、欠陥２は第０配線層（Ｍ０）で発生しているためショート不良の原因となる可能性がある。そこで、図９に示すように、ステップＳ１２で作成された調整欠陥情報に従って座標を指定して、欠陥１に対し欠陥レイヤ１（Ｄ１）を、欠陥２に対して欠陥レイヤ２（Ｄ２）を新たに発生させる。
【００４０】
（ニ）次に、ステップＳ１４において、接続順序定義設定部１０は、新たに発生させた欠陥レイヤと欠陥が発生した設計レイヤ間の接続順序の定義を設定する。
【００４１】
例えば、図９に示すように、欠陥１の発生した設計レイヤが第１配線層（Ｍ１）であるため、欠陥レイヤ１（Ｄ１）と第１配線層（Ｍ１）間の接続順序の定義を設定する。また、欠陥２の発生した設計レイヤが第０配線層（Ｍ０）であるため、欠陥レイヤ２（Ｄ２）と第０配線層（Ｍ０）間の接続順序の定義を設定する。なお、図９において、欠陥レイヤ２（Ｄ２）は、第０配線層（Ｍ０）、ゲート電極（ＧＣ）、活性化領域（ＡＡ）と重なっているが、欠陥２が第０配線層（Ｍ０）で発生した欠陥であるため、ゲート電極（ＧＣ）、活性化領域（ＡＡ）との接続を考慮する必要はない。
【００４２】
欠陥レイヤと欠陥が発生した設計レイヤとの間の接続順序の定義は、各レイヤを列挙したデータからなり、その一例は次のとおりである。
【００４３】
（１）Ｄ１＿Ｍ１
（２）Ｄ２＿Ｍ０
（ホ）次に、ステップＳ１５において、欠陥τ設定部１１は、新たに発生させた欠陥レイヤと欠陥が発生した設計レイヤに基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間（τ）を設定する。
【００４４】
図１０は、ネットワーク作成に用いるための不良定義マスタファイルの一例である。不良定義マスタファイルには、欠陥の種類、欠陥レイヤ毎に電位伝達時間（τ）、近接距離が記述されている。なお、電位伝達時間（τ）、近接距離の値は規格化された数値で示されている。図１０中の（＊１）欄は、欠陥がオープン不良である場合の定義であり、第１配線層（Ｍ１）と欠陥レイヤ１（Ｄ１）が重なった箇所にオープン不良を設定し、その電位伝達時間（τ）の規格化数値を１０００とすることを示す。図１０中の（＊２）欄は、欠陥がショート不良である場合の定義であり、欠陥レイヤ２（Ｄ２）と第０配線層（Ｍ０）の間の距離が近接距離の値０．３以下である箇所にショート不良を設定し、その電位伝達時間（τ）の規格化数値を０．００１とすることを示す。
【００４５】
なお、欠陥解析においては、ＬＳＩデザインデータから算出されるクリティカルエリア（Ｃｒｉｔｉｃａｌ　Ａｒｅａ）を使用する方法が知られている。このクリティカルエリアの計算結果に基づいて、欠陥の種類、欠陥レイヤ毎に電位伝達時間（τ）を設定することが可能である。図１１に、クリティカルエリアのモデルの一例を示す。図１１に示すように、例えば、第０配線層（Ｍ０）と第０配線層（Ｍ０）の間のショート不良に対するクリティカルエリアを計算した結果、欠陥の直径０．３以下（規格化数値）で不良発生する確率が、規定値より高い場合には、図１０中の（＊３）欄の記述を追加する。この記述は、第０配線層（Ｍ０）と第０配線層（Ｍ０）の間の距離の値が０．３以下である箇所には、ショート不良用の電位伝達時間（τ）０．０１を設定することを示す。このようにして、解析対象のＬＳＩデザインデータを使用してクリティカルエリアを計算した結果に基づき、図１０の不良定義マスタファイルに追加する。
【００４６】
以上のようにしてステップＳ１３〜Ｓ１６で新たに発生させた欠陥レイヤ、欠陥レイヤと欠陥が発生した設計レイヤ間の接続順序の定義、及び欠陥の種類、欠陥レイヤ毎の電位伝達時間（τ）を記述した不良定義マスタファイルは、ＬＳＩデザインデータと共にＧＤＳ又はＧＤＳ２ファイル形式でデータ記憶部１に保存する。ＬＳＩデザインデータ以外にもレイアウトデータとして回路に取り込めればＣＡＤツールを用いて操作可能である。
【００４７】
次に、上述したステップＳ１１〜Ｓ１７で作成した欠陥情報付きＬＳＩデザインデータを使用して、以下のステップＳ２１〜Ｓ３３によりネットワーク作成部５が正常ネットワーク及び不良ネットワークを作成する。
【００４８】
（へ）まず、ステップＳ２１において、正常ネットワーク作成部１２のノード設定部１４が、レイヤ別のレイアウト構造に基づいて、電位測定箇所にノードを設定する。
【００４９】
図１２は、ＣＭＯＳインバータのレイアウト構造、及びノード設定位置を示すレイアウト図である。ノードは、図１２中の点線で囲んだ領域にのみ設定し、○印はノードを示している。また、各ノードに付されている２つ数字は、ノードの座標を示す。例えば、メンター・グラフィックス（Ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓ）社製のキャリバー（Ｃａｌｉｂｅｒ）を用いることで、ノード設定位置の座標情報とレイヤ情報をＧＤＳファイルから直接抽出することが可能である。
【００５０】
ノード１及びノード３は、第１配線層（Ｍ１）の始点及び終点にそれぞれ設定されたノードである。ノード９は、第０配線層（Ｍ０）の分岐点に配置されたノードであり、ノード８は、ゲート電極（ＧＣ）の曲り角に配置されたノードである。ノード２は、第１配線層（Ｍ１）と第０配線層（Ｍ１）間の第１ヴィア（Ｖ１）に配置されたノードである。ノード５、６は、活性化領域（ＡＡ）と第０配線層（Ｍ０）間の拡散コンタクト（ＣＤ）に配置されたノードである。ノード７は、ゲート電極（ＧＣ）と第０配線層（Ｍ０）間のゲートコンタクト（ＣＧ）に配置されたノードである。ノード設定位置の座標情報、レイヤ情報、及びトランジスタフラグからなるノード情報をまとめたものを表１に示す。なお、レイヤ情報は、そのノードにパターンが存在する総てのレイヤ名からなる情報である。また、トランジスタフラグは、そのノードがトランジスタに属するか否か、またトランジスタに属する場合にゲート、ソース、ドレインのいずれの電極に属するのかを示す情報である。いずれの情報もＧＤＳ又はＧＤＳ２ファイルから直接抽出することが可能である。
【００５１】
【表１】
2004101441.tif 000003
また、各レイヤが配線、コンタクト、トランジスタのいずれの区分に属しているかを予め対応させておく。表２は、その一例を示すものである。この区分に基づき、レイアウトパターンに区分ごとに異なる色或いはハッチングなどを付すことで、レイアウト構造を理解しやすくすることができる。また、配線とコンタクト、及びコンタクトとトランジスタの接続は許容し、配線同士の接続を禁止する禁止則をこの区分に基づいて定義することも可能である。
【００５２】
【表２】
2004101441.tif 000004
（ト）次に、ステップＳ２２において、正常ネットワーク作成部１２のノード設定部１４は、レイヤ別のレイアウト構造に基づいて、水平方向のノード接続情報を抽出する。
【００５３】
例えば、第１配線層（Ｍ１）のレイアウト構造に基づいて、ノード１−２、ノード２−３の間にそれぞれ接続情報が抽出され、第０配線層（Ｍ０）のレイアウト構造に基づいて、ノード２−５の間の接続情報が抽出される。
【００５４】
（チ）次に、ステップＳ２３において、正常ネットワーク作成部１２のライン設定部１５が、このレイヤ別のノード接続情報に基づいて、水平方向のラインを設定する。
【００５５】
例えば、ノード１−２、ノード２−３、ノード２−５の間にそれぞれ水平方向のラインを設定する。
【００５６】
（リ）次に、ステップＳ２４において、異なるレイヤに属するラインが交差する部分に接続の記述があるか否かを判定する。
【００５７】
即ち、レイヤ間の接続順序の定義に基づいて、ノードの垂直方向の接続情報の有無を確認する。例えば、表１において、ノード２（５５，５）には、第０配線層（Ｍ０）、第１ヴィア（Ｖ１）、第１配線層（Ｍ１）の３つのレイヤのパターンが存在する。そして、レイヤ間の接続順序の定義、及び表２に示した区分を参照すると、第０配線層（Ｍ０）−第１ヴィア（Ｖ１）、第１ヴィア（Ｖ１）−第１配線層（Ｍ１）の接続関係が許容されることから、異なるレイヤに属するラインが交差するノード２において、Ｍ０−Ｖ１−Ｍ１の順番で垂直方向の接続の記述があることになる。
【００５８】
（ヌ）ステップＳ２４の判定により交差部分に接続の記述がないと判断した場合、ステップＳ２５において、交差するラインが属するレイヤが不良要因となり得る、つまり隣接したレイヤに属するラインであるか否かを判定する。
【００５９】
不良要因となる可能性が低い、垂直方向のレイアウト構造上離れたレイヤに属するライン同士の交差である場合（ＮＯ）、寄生素子情報とはならないので、ステップＳ２６において、この交差部分の情報は破棄する。隣接するレイヤに属するライン同士の交差である場合（ＹＥＳ）、ステップＳ２７において、このライン交差部分からショート性の寄生素子情報を抽出する。
【００６０】
ここで、例えば、隣接するレイヤとしては、活性化領域（ＡＡ）と第０配線層（Ｍ０）、第０配線層（Ｍ０）と第１配線層（Ｍ０）などが考えられ、離れたレイヤとしては、活性化領域（ＡＡ）と第１配線層（Ｍ１）などが考えられる。
【００６１】
（ル）次に、ステップＳ２４の判定により交差部分に接続の記述があると判断した場合、ステップＳ２８において、この交差部分に垂直方向のラインを設定する。
【００６２】
ステップＳ２４で抽出されたＭ０−Ｖ１−Ｍ１の順番で垂直方向の接続情報に基づいて、ノード２における垂直方向のレイアウト構造を抽出することが可能である。
【００６３】
（ヲ）次に、ステップＳ２９において、正常ネットワーク作成部１２の電位伝達時間（τ）設定部１６が、各レイヤ別の電位伝達係数に基づいて、設定された水平方向・垂直方向の総てのラインに対して、電位伝達時間（τ）を設定する。
【００６４】
通常、電位伝達係数の値は配線抵抗係数を示し、配線抵抗係数は各レイヤ別に一定である。即ち、各レイヤを構成する配線材料の抵抗係数は、そのレイヤ内で均一である。従って、予め、この各レイヤ別の電位伝達係数を定義しておき、この電位伝達係数にラインの長さと幅を乗じることで、ラインの電位伝達時間（τ）を設定することができる。
【００６５】
また、活性化領域（ＡＡ）に形成されたトランジスタにおいて、ソースとドレインにそれぞれ設定されたノードの間の接続するラインの電位伝達時間（τ）は、ゲート電極（ＧＣ）の電位状態、つまりトランジスタのオン／オフ状態により２通りで変化する。従って、トランジスタのしきい値電圧と、２種類の電位伝達時間（τ）を設定する。また、ソース−ドレイン間のラインの電位伝達時間（τ）は、トランジスタのレイアウト構造に基づいて、チャネル幅、長さなどから算出することが可能である。各レイヤ別の電位伝達係数の定義の一例を以下に示す。
【００６６】
第０配線層（Ｍ０）　　：２
第１配線層（Ｍ１）　　：１
ゲート電極（ＧＣ）　　：１０
第１ヴィア（Ｖ１）　　：７
トランジスタ　　　　　：ゲートしきい値、τ１、τ２
トランジスタ　　　　　：０．５、０．００１、０．１
表３は、水平方向のノード接続情報（ライン情報）と電位伝達時間（τ）情報を組合わせたものである。ここで、ノード５とノード６を接続するラインは、ソース−ドレイン間のラインであるため、属するレイヤは活性化領域（ＡＡ）である。また、電位伝達時間（τ）の規格化数値は、ノード８の電位（Ｖ（ｔ））が０．５の前後で、０．００１と０．１の２種類が設定されている。
【００６７】
【表３】
2004101441.tif 000005
以上のステップを経て、ノード、水平方向・垂直方向のライン、電位伝達時間（τ）を設定することができ、欠陥情報を組み込んだ正常ネットワークを作成することができる。
【００６８】
図１３は、図１２に示したＣＭＯＳインバータのレイアウト構造の点線で囲んだ部分の正常ネットワークを示すブロック図である。
【００６９】
正常ネットワークにおいて、各ノードには、ノードの座標、そのノードにパターンが存在するレイヤの情報が含まれている。また、各ラインには、電位伝達時間（τ）が設定されている。図１３において、ライン上に四角で囲んだ数字が電位伝達時間（τ）を示す。また、ノード８からノード５−６間ラインへ向けられている矢印は、ノード５−６間の電位伝達時間（τ）がノード８の電位（Ｖ（ｔ））により、変化することを示している。
【００７０】
（ワ）次に、不良ネットワーク作成部１３の寄生素子情報抽出部１７が、各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義、及びステップＳ１７で作成した不良定義マスタファイルに基づいて、故障箇所となり得る部分に、正常ネットワーク上には存在しない各種の寄生素子情報を抽出する。
【００７１】
即ち、ステップＳ３０において、寄生素子情報抽出部１７は、水平方向、垂直方向の全ラインに対して、オープン性の寄生素子情報を抽出する。そして、ステップＳ３１において、寄生素子情報抽出部１７は、同一レイヤにおいて、接続関係に無いノード間の距離が所定のしきい値よりも小さい場合、これらのノードの間の絶縁部にショート性の寄生素子情報を抽出する。さらに、ステップＳ３２において、寄生素子情報抽出部１７は、不良定義マスタファイルに基づいて、欠陥レイヤとその欠陥が発生した設計レイヤが重なっている寄生素子箇所、及び欠陥レイヤとその欠陥が発生した設計レイヤとの間の距離が指定の距離以下である寄生素子箇所を抽出する。
【００７２】
ここで、ラインに対するオープン性寄生素子とは、配線層におけるノード間を接続する配線のオープン不良、隣接する配線層間を接続するヴィア、ゲート電極／拡散層に接続するコンタクトのオープン不良などを示す。また、ノード間の絶縁部におけるショート性寄生素子とは、デザインルール（スペースルール）違反の有無に係らず、光近接効果、ダスト、パターン段差などのプロセス起因によりショートする可能性が高い近接したパターン部分におけるショート不良を示す。
【００７３】
（カ）次に、ステップＳ３３において、寄生ライン設定／τ変更部１８は、ステップＳ２７、Ｓ３０、Ｓ３１、Ｓ３２でそれぞれ抽出された４種類の寄生素子情報に基づいて、正常ネットワークに対してノード間を接続する寄生ラインを設定、或いは電位伝達時間（τ）を変更する。
【００７４】
即ち、まず、抽出された寄生素子の位置に近いノードをノードの位置情報から検索する。そして、ライン情報を参照して、先に検索したノードの接続情報を調査する。寄生素子（不良）を設定する適切なラインが見つかれば、そのラインに不良を設定（τ値変更）する。適切なラインが見つからなければ、ノード間にラインを新たに設定（寄生ライン設定）する。
【００７５】
具体的には、総てのラインに対するオープン性寄生素子情報に基づいて、正常ネットワークに既存のライン上の電位伝達時間（τ）の値を大きくすることで、オープン不良を寄生素子として設定する。正常ネットワーク上のラインにおける不良を設定するため、新たなラインを設定する必要はない。
【００７６】
また、近接ノード間のショート性寄生素子情報に基づいて、寄生素子の位置に近い接続関係に無いノードの間に寄生ラインを設定する。この寄生ライン上の電位伝達時間（τ）は、レイヤ別の電位伝達係数情報に従って算出される。
【００７７】
さらに、交差ライン間のショート性寄生素子情報に基づいて、ラインが交差する部分のノードに垂直方向の寄生ラインを設定する。この寄生ライン上の電位伝達時間（τ）は、レイヤ別の電位伝達係数情報に従って算出される。
【００７８】
以上のネットワーク作成方法によれば、欠陥情報を組み込んだＬＳＩデザインデータに基づいて正常ネットワークを作成し、さらに寄生素子情報を付加した不良ネットワークを作成することができる。なお、正常ネットワークは、１つのＬＳＩデザインデータに対して１つだけ作成されるが、不良ネットワークは、ステップＳ２７、Ｓ３０、Ｓ３１、Ｓ３２で抽出された寄生素子情報の数だけ作成される。この作成された不良ネットワークを用いて、回路動作模擬部６は集積回路の回路動作を模擬（シミュレーション）する。
【００７９】
（実施例）
以上、本発明の実施形態に係る半導体不良解析装置の構成および動作について説明したが、ここで、本発明を図８に示した欠陥１によるオープン不良及び欠陥２によるショート不良が発生した場合における不良ネットワーク作成処理に適用した実施例について説明する。
【００８０】
まず、欠陥１によるオープン不良が発生した場合の不良ネットワーク作成処理の実施例について説明する。
【００８１】
図１４は、図８中の欠陥１周辺を拡大した図であり、欠陥レイヤ１（Ｄ１）と欠陥が発生した第１配線層（Ｍ１）が重なっている状態を示す。図１０の不良定義マスタファイルの（＊１）欄の記述に基づき、キャリバー等のレイアウト抽出ツールを使用して、これら欠陥レイヤ１（Ｄ１）と第１配線層（Ｍ１）が重なっている寄生素子箇所を抽出する。次に、欠陥レイヤ１（Ｄ１）のサイズが第１配線層（Ｍ１）の配線幅と比較して大きいか否かを調べ、欠陥レイヤ１（Ｄ１）が第１配線層（Ｍ１）より大きい場合には、オープン不良を設定する。そして、ＬＳＩデザインデータ通りの正常ネットワークにおける該当寄生素子箇所の電位伝達時間（τ）を、図１０の不良定義マスタファイルの（＊１）欄の記述に基づいて、欠陥レイヤ１（Ｄ１）と第１配線層（Ｍ１）の重複によるオープン不良用の電位伝達時間（τ）に変更する。図１５（１）は、ＬＳＩデザインデータ通りに作成した場合の正常ネットワークを示し、図１５（２）は、欠陥１によりオープン不良が発生した場合における電位伝達時間（τ）を変更した場合の不良ネットワークを示す。
【００８２】
次に、欠陥２によるショート不良が発生した場合の不良ネットワーク作成処理の実施例について説明する。
【００８３】
図１６は、図８中の欠陥２周辺を拡大した図であり、欠陥レイヤ２（Ｄ２）と欠陥が発生した第０配線層（Ｍ０）が近接している状態を示す。図１０の不良定義マスタファイル中の（＊２）の記述に基づき、キャリバー等のレイアウト抽出ツールを使用して、これら欠陥レイヤ２（Ｄ２）と第０配線層（Ｍ０）の間の距離が指定の距離以下である寄生素子箇所を抽出する。次に、欠陥レイヤ２（Ｄ２）と第０配線層（Ｍ０）の間の近接箇所にノードを追加し、そのノード間にショート不良を設定する。そして、ＬＳＩデザインデータ通りの正常ネットワークにおける該当寄生素子箇所の電位伝達時間（τ）を、図１０の不良定義マスタファイルの（＊２）欄の記述に基づいて、欠陥レイヤ２（Ｄ２）と第０配線層（Ｍ０）の近接時に発生するショート不良用の電位伝達時間（τ）に変更する。図１７（１）は、ＬＳＩデザインデータ通りに作成した場合の正常ネットワークを示し、図１７（２）は、欠陥２によりショート不良が発生した場合における電位伝達時間（τ）を変更した場合の不良ネットワークを示す。
【００８４】
さらに、クリティカルエリアに基づく不良ネットワーク作成処理の実施例について説明する。
【００８５】
図１０の不良定義マスタファイルの（＊３）欄の記述に基づいて、第０配線層（Ｍ０）と第０配線層（Ｍ０）の間の距離が０．３以下（規格化された値）の箇所を検索すると、例えば、図１８のノード１−ノード３間と、ノード２−ノード４間が抽出できる。このノード間にライン設定し、このラインに、図１０中の（＊３）欄の電位伝達時間（τ）０．００１を割り当てることによりショート不良を設定した不良ネットワークを作成する。このようにしてクリティカルエリアに基づき不良ネットワークを作成する。
【００８６】
本発明の実施の形態に係る半導体不良解析方法を実現するためのプログラムは、コンピュータ読み取り可能な記録媒体に格納することができる。この記録媒体は、図１に示したプログラム記憶部２として用いる、あるいはプログラム記憶部２に読み込ませ、このプログラムにより処理演算部３における種々の作業を所定の処理手順に従って実行することができる。ここで、記録媒体には、例えばＲＯＭ、ＲＡＭ等の半導体メモリ、磁気ディスク、光ディスク、磁気テープ等のプログラムを記録することできる記録媒体が含まれる。
【００８７】
以上説明したように、本発明の実施の形態によれば、製造工程において発生した欠陥を考慮した欠陥情報付きＬＳＩデザインデータを作成し、そのＬＳＩデザインデータに含まれるレイヤ別のレイアウト構造などの情報を有効に利用して、ネットワーク形成、寄生素子情報抽出及び寄生素子設定が行うことができる。従って、操作者の設計データに関する専門的技術レベル、或いは不良解析技術レベルに左右されることなく、誰にでも簡単にネットワークを形成し、故障箇所となり得る部分に対して寄生素子情報を漏れなく抽出することができる。
【００８８】
【発明の効果】
以上述べてきたように、本発明の実施の形態に係る半導体不良解析装置、半導体不良解析方法、及び半導体不良解析プログラムによれば、設計レイアウト構造に起因する不良解析、及び製造工程において発生した欠陥に起因する不良解析を効率よく、高精度に行うことができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係る半導体不良解析装置の構成を示すブロック図である。
【図２】図２は、最も単純な構成を有するネットワークを示す図である。
【図３】図３は、本発明の実施の形態に係る半導体不良解析装置の不良ネットワーク作成方法を示すフローチャートである。
【図４】図４は、本発明の実施の形態に係る半導体不良解析装置の不良ネットワーク作成方法を示すフローチャートである。
【図５】図５は、欠陥検査装置により測定して得られた測定欠陥情報の一例を示す図である。
【図６】図６は、欠陥に対しトレランスを設定した様子を示す図である。
【図７】図７は、調整欠陥情報の一例を示す図である。
【図８】図８は、ＬＳＩデザインデータと欠陥データを重ねた状態を示す図である。
【図９】図９は、欠陥レイヤ発生の一例を示す図である。
【図１０】図１０は、不良定義マスタファイルの一例を示す図である。
【図１１】図１１は、クリティカルエリアモデルの一例を示す図である。
【図１２】図１２は、ＣＭＯＳインバータを構成する各レイヤのレイアウト構造及びノード設定位置を示す平面図である。
【図１３】図１３は、図１２に示したＣＭＯＳインバータを構成する各レイヤのレイアウト構造の正常ネットワークを示すブロック図である。
【図１４】図１４は、図８の欠陥１周辺の拡大図である。
【図１５】図１５（１）は、ＬＳＩデザインデータ通りの正常ネットワークを示し、図１５（２）は、欠陥によりオープン不良が発生した場合の不良ネットワークの一例を示す図である。
【図１６】図１６は、図８中の欠陥２周辺の拡大図である。
【図１７】図１７（１）は、ＬＳＩデザインデータ通りの正常ネットワークを示し、図１７（２）は、欠陥によりショート不良が発生した場合の不良ネットワークの一例を示す図である。
【図１８】図１８は、クリティカルエリアに基づく不良ネットワークの一例を示す図である。
【符号の説明】
１　データ記憶部
２　プログラム記憶部
３　処理演算部
４　欠陥情報処理部
５　ネットワーク作成部
６　回路動作模擬部
７　欠陥情報抽出部
８　調整欠陥情報作成部
９　欠陥レイヤ作成部
１０　接続順序定義設定部
１１　欠陥τ設定部
１２　正常ネットワーク作成部
１３　不良ネットワーク作成部
１４　ノード設定部
１５　ライン設定部
１６　電位伝達時間（τ）設定部
１７　寄生素子情報抽出部
１８　寄生ライン設定／τ変更部
１９　入出力制御部
２０　入力装置
２１　出力装置
２２　欠陥検査装置
２３　ライン
【図１】
2004101441.tif 000006
【図２】
2004101441.tif 000007
【図３】
2004101441.tif 000008
【図４】
2004101441.tif 000009
【図５】
2004101441.tif 000010
【図６】
2004101441.tif 000011
【図７】
2004101441.tif 000012
【図８】
2004101441.tif 000013
【図９】
2004101441.tif 000014
【図１０】
2004101441.tif 000015
【図１１】
2004101441.tif 000016
【図１２】
2004101441.tif 000017
【図１３】
2004101441.tif 000018
【図１４】
2004101441.tif 000019
【図１５】
2004101441.tif 000020
【図１６】
2004101441.tif 000021
【図１７】
2004101441.tif 000022
【図１８】
2004101441.tif 000023