(57)【要約】【課題】  スマイリング現象を抑えることが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】  トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートからなるゲート電極が形成された半導体基板を提供する段階と、前記ゲート電極を形成するためのエッチング工程による損傷を補償し、前記フローティングゲートの孤立を補強するために、Ｏ２とＣ２Ｈ２Ｃｌ３との混合ガスを用いたドライ酸化工程を行って前記ゲート電極の側壁に側壁酸化膜を形成する段階とを含む。【選択図】        図１
2004200660.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートからなるゲート電極が形成された半導体基板を提供する段階と、
（ｂ）前記ゲート電極を形成するためのエッチング工程による損傷を補償し、前記フローティングゲートの孤立を補強するために、Ｏ２とＣ２Ｈ２Ｃｌ３との混合ガスを用いたドライ酸化工程によって前記ゲート電極の側壁に側壁酸化膜を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記（ｂ）段階は、
前記半導体基板を蒸着チャンバ内にロードする段階と、
前記蒸着チャンバ内の温度を第１温度に上昇させる段階と、
前記第１温度で前記蒸着チャンバ内に１〜１０ｓｌｍのＯ２ガスと０.１〜１ｓｌｍのＣ２Ｈ２Ｃｌ３ガスを流入して前記側壁酸化膜を形成する段階と、
前記半導体基板を蒸着チャンバの外にアンロードする段階とを含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１温度が７５０〜９５０℃であることを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記側壁酸化膜は３０〜１００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記（ａ）段階は、
前記半導体基板上に前記トンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、
パターニング工程によって前記パッド酸化膜、前期第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、
前記トレンチを含んだ全体構造上に酸化膜を蒸着した後、前記パッド窒化膜が露出するように前記酸化膜を平坦化する段階と、
前記パッド窒化膜をエッチングした後、全体構造上に第２ポリシリコン膜を蒸着する段階と、
前記第２ポリシリコン膜をパターニングして前記フローティングゲートを形成する段階と、
全体構造上にその段差に沿って前記誘電体膜を蒸着する段階と、
前記誘電体膜上にコントロールゲート用物質膜を形成した後、パターニング工程によって前記コントロールゲートを形成する段階とを含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、フラッシュメモリセルのゲート電極の側壁にこれを保護するための側壁酸化膜を形成する方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子の実現に際して、ゲート電極を形成した後、フローティングゲートを孤立させ且つゲートエッチング時のエッチングダメージを補償するために、ゲート側壁にＯ２を用いたドライ酸化を行う。この際、側壁酸化によって形成される側壁酸化膜を厚くすることが、側壁補強とエッチングダメージ補償の面において有利である。ところが、厚い側壁酸化膜を形成するために、酸化工程を長時間にわたって行うと、これによりフラッシュ素子の誘電体膜として広く用いられる第１酸化膜／窒化膜／第２酸化膜(Oxide/Nitride/Oxide;ＯＮＯ)構造の誘電体膜のうち、第１及び第２酸化膜とトンネル酸化膜の側壁付近の厚さが増加するスマイリング現象が発生し、素子の特性低下の原因となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、側壁酸化方式をＯ２とＴＣＡ(Tri-Chloro-Ethane,Ｃ２Ｈ２Ｃｌ３)との適正混合比を用いたドライ酸化とすることにより、スマイリング現象を抑えることが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明は、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートからなるゲート電極が形成された半導体基板を提供する段階と、前記ゲート電極を形成するためのエッチング工程による損傷を補償し、前記フローティングゲートの孤立を補強するために、Ｏ２とＣ２Ｈ２Ｃｌ３との混合ガスを用いたドライ酸化工程を行って前記ゲート電極の側壁に側壁酸化膜を形成する段階とを含むフラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【０００５】
上述したように、本発明は、Ｏ２とＴＣＡとの混合ガスを用いた側壁酸化工程を行い、誘電体膜内に含まれた酸化膜側壁の厚さが厚くなる現象を防止することができ、酸化工程により、誘電体膜内に含まれた酸化膜の全厚が厚くなる現象を防止してカップリング比のマージンを確保することができる。
【０００６】
また、Ｏ２とＴＣＡとの混合ガスを用いた側壁酸化工程を行い、フローティングゲートの孤立を補強し、トンネル酸化膜側壁の厚さが厚くなる現象を抑えて全体的な素子の動作特性を向上させることができる。
【発明を実施するための最良の形態】
【０００７】
以下、添付図面を参照して本発明の実施例をより詳細に説明する。ここで本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【０００８】
図１は本発明に係る半導体素子の製造方法を説明するための断面図である。
【０００９】
図１ａを参照すると、半導体基板10上に基板表面の結晶欠陥抑制又は表面処理及びイオン注入の際にバッファ層の役割を果たすスクリーン酸化膜（図示せず）を蒸着した後、イオン注入を行ってウェルを形成する。
【００１０】
前記スクリーン酸化膜を除去した後、トンネル酸化膜12、第１ポリシリコン膜14及びパッド窒化膜（図示せず）を蒸着する。前記パッド窒化膜、第１ポリシリコン膜14、トンネル酸化膜12及び半導体基板10をＩＳＯマスクパターニング(Isolation Mask Patterning)によって順次エッチングしてＳＴＩ(Shallow Trench Isolation)構造のトレンチ（図示せず）を形成して活性領域とフィールド領域を定義する。
【００１１】
第１ポリシリコン膜14は４８０〜５５０℃の温度と０.１〜３.０ｔｏｒｒの圧力でＣＶＤ(Chemical Vapor Deposition)、ＬＰＣＶＤ(Low Pressure CVD)、ＰＥＣＶＤ(Plasma Enhanced CVD)又はＡＰＣＶＤ(Atmospheric Pressure CVD)法によって、ドープトされていない低い酸化抵抗性のアモルファスシリコン膜を２５０〜５００Åの厚さに蒸着して形成する。
【００１２】
ＳＴＩ構造の前記トレンチ側壁のエッチングダメージを補償するためのドライ酸化又はウェット酸化工程を行って前記トレンチのコーナー部分をラウンディングする。全体構造上に高温酸化膜(High Temperature Oxide;ＨＴＯ)を薄く蒸着し、高温で緻密化工程を行いライナー酸化膜（図示せず）を形成する。勿論、上述したライナー酸化膜蒸着工程を省いて工程を単純化することができる。全体構造上に高密度プラズマ（ＨＤＰ：High Density Plasma)酸化膜（図示せず）を蒸着して前記トレンチの内部を埋め込む。前記パッド窒化膜を停止層とする平坦化工程を行って前記パッド窒化膜上の前記ＨＤＰ酸化膜及び前記ライナー酸化膜を除去する。これにより、素子間の孤立のための素子分離膜を形成する。
【００１３】
リン酸Ｈ３ＰＯ４を用いた窒化膜ストリップ工程によって前記パッド窒化膜をエッチングする。ＤＨＦを用いた前処理洗浄工程によって、第１ポリシリコン膜14上に形成された自然酸化膜と残留物を除去する。全体構造上に第２ポリシリコン膜16を蒸着した後、パターニング工程によって、トンネル酸化膜12、第１及び第２ポリシリコン膜14及び16からなるフローティングゲート18を形成する。
【００１４】
第２ポリシリコン膜16は、４８０〜５５０℃の温度と０.１〜３.０ｔｏｒｒの圧力でＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ又はＡＰＣＶＤ法によってＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスとを用いて、Ｐ濃度５.０Ｅ１９〜１.５Ｅ２０ａｔｏｍｓ／ｃｃの範囲でドープされたアモルファスシリコン膜を１０００〜３０００Åの厚さに蒸着して形成する。
【００１５】
全体構造上にその段差に沿って誘電体膜24を形成するが、ＯＮＯ（第１酸化膜20／窒化膜21／第２酸化膜22；ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）構造の誘電体膜24を形成する。コントロールゲートを形成するための物質膜としての第３ポリシリコン膜26とタングステンシリサイド膜28（ＷＳｉｘ）を順次蒸着する。タングステンシリサイド膜28上にハードマスク32を形成した後、パターニング工程によってハードマスクパターンを形成する。ハードマスクパターンをエッチングマスクとする自己整合エッチングを行い、タングステンシリサイド膜28、第３ポリシリコン膜26及び誘電体膜24を除去して、第３ポリシリコン膜26とタングステンシリサイド膜28とからなるコントロールゲート30を形成する。
【００１６】
あるいは、素子分離膜（図示せず）が形成された半導体基板10上にトンネル酸化膜12、フローティングゲート用第１及び第２ポリシリコン14及び16を順次蒸着し、パターニング工程によって第１ポリシリコン膜14、第２ポリシリコン膜16及びトンネル酸化膜12をエッチングしてフローティングゲート18を形成する。
【００１７】
全体構造上にＯＮＯ構造の誘電体膜24、第３ポリシリコン膜26、タングステンシリサイド膜28（金属膜）及びハードマスク32を順次形成する。パターニング工程によってハードマスク32、タングステンシリサイド膜28、第３ポリシリコン膜26及び誘電体膜24をエッチングし、コントロールゲート30を含むフラッシュメモリセルを形成する。
【００１８】
これに限定されず、様々な形態のフラッシュメモリ素子の製造工程によって、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートを含むフラッシュメモリ素子のゲート電極を形成する。
【００１９】
図１ｂを参照すると、側壁酸化工程によってフラッシュメモリ素子のゲート電極側壁にゲート電極を形成するためのエッチング工程のダメージを補償し且つフローティングゲート18を孤立させるための側壁酸化膜34を形成する。
【００２０】
具体的に、側壁酸化工程の前に、トンネル酸化膜12とＯＮＯ構造の誘電体膜24を成している酸化膜20、22の損失を防止するために、ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１(Standard Cleaning-1)を用いた前処理洗浄工程を行う。Ｏ２とＴＣＡとの混合ガスを用いたドライ酸化法を行い、フラッシュメモリ素子のゲート電極の側壁に側壁酸化膜34を形成する。ゲート電極が形成された半導体基板10を温度６００〜７５０℃の範囲で酸化工程のためのチャンバ内にロードする。チャンバ内の温度を７５０〜９５０℃まで上昇させた後、１〜１０ｓｌｍのＯ２ガスと０.１〜１ｓｌｍのＴＣＡ（Ｃ２Ｈ２Ｃｌ３）ガスをチャンバ内に流入し、半導体基板10を基準として厚さ３０〜１００Åの側壁酸化膜34が形成されるように酸化を行う。チャンバ内の温度を下降させた後、半導体基板10をチャンバの外にアンロードする。これは、ＴＣＡガスによる速い反応速度（速い酸化膜形成）により側壁酸化が円滑に行われる反面、ＯＮＯとトンネル酸化膜内のシリコンの酸化が円滑ではないので、同厚さの側壁酸化膜34を形成する場合、従来のＯ２ガスのみを用いた側壁酸化よりさらに短い時間内に側壁酸化を行うことができる。これにより、ＯＮＯのスマイリングとトンネル酸化膜のスマイリングを最小化することができる。また、ゲートエッチングの際に受けたエッチングの影響により鋭くなったフローティングゲート上のチップ部分の酸化を円滑に誘導して側壁の厚さと同程度の酸化を誘発し、素子の電荷保有能力を向上させることができる。ＴＣＡガスを用いた酸化は、従来のＯ２ガスのみを用いた酸化より酸化速度が１０％程度速くなる。
【００２１】
図２ａ及び図２ｂは従来のＯ２ガスのみを用いてゲート電極の側壁に側壁酸化膜を形成したことを示すＳＥＭ写真である。図３ａ及び図３ｂは本発明のＯ２とＴＣＡとの混合ガスを用いたゲート電極側壁に側壁酸化膜を形成したことを示すＳＥＭ写真である。
【００２２】
図２ａ、図２ｂ、図３ａ及び図３ｂを参照すると、図２ａと図３ａはＯＮＯ構造の誘電体膜領域に形成された側壁酸化膜のＳＥＭ写真であり、図２ｂ及び図３ｂはトンネル酸化膜領域に形成された側壁酸化膜のＳＥＭ写真である。図２ａ及び図２ｂは８５０℃の温度でＯ２ガスのみを用いてそれぞれ厚さ３０Åと５０Åのターゲットで側壁酸化を行ったことを示すＳＥＭ写真である。
【００２３】
図２ａより、誘電体膜の側壁に酸化膜が十分な厚さで形成されず、全体的な側壁酸化膜が不安定である（均一な厚さで形成されず）ことが分かる。一方、図３ａより、誘電体膜の側壁に十分な厚さの側壁酸化膜が形成され、全体的に均一な厚さの側壁酸化膜が形成されたことが分かる。
【００２４】
また、図２ｂより、トンネル酸化膜の側壁に酸化膜だけでなく、その上部の第１ポリシリコン膜の側壁にも十分な厚さの側壁酸化膜が形成されないことがわかる。一方、図３ｂより、トンネル酸化膜の側壁だけでなく、その上部の第１ポリシリコン膜の側壁にも十分な厚さの側壁酸化膜が形成されることが分かる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る半導体素子の製造方法を説明するための断面図である。
【図２】従来のＯ２ガスのみを用いてゲート電極の側壁に側壁酸化膜を形成したことを示すＳＥＭ写真である。
【図３】本発明のＯ２とＴＣＡとの混合ガスを用いてゲート電極側壁に側壁酸化膜を形成したことを示すＳＥＭ写真である。
【符号の説明】
【００２６】
10    …半導体基板
12    …トンネル酸化膜
14    …第１ポリシリコン膜
16    …第２ポリシリコン膜
18    …フローティングゲート
20    …ＨＤＰ酸化膜
21    …窒化膜
22    …酸化膜
24    …誘電体膜
26    …第３ポリシリコン膜
28    …タングステンシリサイド膜
30    …コントロールゲート
32    …ハードマスク
34    …側壁酸化膜
【図１】
2004200660.tif 000003
【図２】
2004200660.tif 000004
【図３】
2004200660.tif 000005