(57)【要約】【課題】ランダム・アクセス・メモリ・セルに関し、特に、個々のメモリ・セルの性能特性を評価し、それによって、一般に大規模統合テスト方法では得られない特定の性能データを与える。【解決手段】本発明は、実動作環境におけるＤＲＡＭセルのトランジスタ電荷転送性能および電荷保持能力を評価するオン・チップ回路およびテスト方法を提供する。このオン・チップ回路およびテスト方法は、電荷転送の際および動作状態またはバーン・イン状態のもとでの記憶の際にアクティブになるＭＯＳＦＥＴ劣化メカニズムによるセル転送デバイスの劣化を評価することを可能にする。オン・チップ回路は、個々のＤＲＡＭ記憶キャパシタに電圧をフォースおよびセンスして、個々の記憶キャパシタ電荷漏洩率を表し、ＤＲＡＭセルのビットラインと記憶キャパシタとの間の電荷転送率を求めるパルス・テスト方法を可能にする。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板と、
前記基板中に形成されるメモリ・セル・アレイと、
前記メモリ・セル・アレイのうちの１つのメモリ・セルにテスト電圧信号を伝送し、前記テスト電圧信号に応じる増大されたメモリ・セル電圧レベルを前記１つのメモリ・セルから伝送するために、前記メモリ・セル・アレイのうちの１つのメモリ・セルに電気的に結合され、前記基板中に形成された回路と、
を備える装置。
【請求項２】
前記回路は、前記テスト電圧信号を受け取るためのビット・ライン入力ノードおよびワード・ライン入力ノードを有し、前記テスト電圧信号は、ビット・ラインおよびワード・ラインに伝送される電圧を含み、ビット・ラインおよびワード・ラインのそれぞれは、前記１つのメモリ・セルに結合された請求項１に記載の装置。
【請求項３】
前記１つのメモリ・セルは、記憶キャパシタを備え、前記ビット・ラインに伝送される電圧は、前記記憶キャパシタに電荷を転送し、前記増大されたメモリ・セル電圧レベルは、前記１つのメモリ・セルの性能レベルを示す請求項２に記載の装置。
【請求項４】
前記性能レベルは、前記記憶キャパシタの電荷蓄積能力を含む請求項３に記載の装置。
【請求項５】
前記１つのメモリ・セルは、転送デバイスを更に備え、前記性能レベルが、前記転送デバイスの電荷転送性能を含む請求項３に記載の装置。
【請求項６】
前記回路は、前記増大されたメモリ・セル電圧レベルを与えるための電圧増幅器を備える請求項１に記載の装置。
【請求項７】
前記回路は、ビット・ライン・ロジック・ノードおよびロジック回路を備え、前記ロジック回路は、前記メモリ・セル・アレイのうちの１つのメモリ・セルから増大されたメモリ・セル電圧レベルを伝送することを許可する間に、前記メモリ・セル・アレイのうちの１つのメモリ・セルへのテスト電圧信号を阻止すること、および前記メモリ・セル・アレイのうちの１つのメモリ・セルから増大されたメモリ・セル電圧レベルを伝送することを阻止する間に、前記メモリ・セル・アレイのうちの１つのメモリ・セルへのテスト電圧信号を許可することを交互に行う、前記ビット・ライン・ロジック・ノードに結合される１対のパスゲートを有する請求項１に記載の装置。
【請求項８】
前記ロジック回路は、第１の入力ノードおよび第２の入力ノードを有し、前記第１の入力ノードは、交互に行われる、前記１つのメモリ・セルから伝送することを許可する間に、テスト電圧信号を阻止すること、または前記１つのメモリ・セルから伝送することを阻止する間に、テスト電圧信号を許可することのいずれかを選択する選択信号を受け取り、前記第２の入力ノードは、前記メモリ・セル・アレイのうちの１つのメモリ・セルに伝送するための前記テスト電圧信号の１つを受け取る請求項７に記載の装置。
【請求項９】
メモリ・セルの電荷保持性能を評価する方法であって、
前記メモリ・セルへの電圧レベルを有する定電圧源に電気的に結合するステップと、
前記定電圧源と前記メモリ・セルとの間の第１の阻止デバイス（ＰＧ３）および第２の阻止デバイス（ＷＬトランジスタ）に電気的に接続するステップと、
前記第１の阻止デバイスおよび第２の阻止デバイスを開き、前記メモリ・セルを充電するために定電圧源から電荷転送を可能にするステップと、
前記第１の阻止デバイスおよび第２の阻止デバイスを閉じ、前記メモリ・セルへの電荷転送を妨げ、第２の阻止デバイスが閉じている間の持続時間を定めるステップと、
前記第１の阻止デバイスを閉じている間に前記第２の阻止デバイスを開き、前記メモリ・セルの増大された電圧レベルを測定するステップと、
電圧源の電圧レベル、前記メモリ・セルの測定された増大された電圧レベルおよび持続時間に基づく前記メモリ・セルの電荷保持性能レベルを算出するステップと、
を含む方法。
【請求項１０】
前記算出するステップは、電荷保持時間を計算するステップを含む請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ランダム・アクセス・メモリ・セルに関し、特に、個々のメモリ・セルの性能特性を評価し、それによって、一般に大規模統合テスト方法では得られない特定の性能データを与えることに関する。
【背景技術】
【０００２】
今日の高密度ＤＲＡＭチップのビルディング・ブロックは、単一のトランジスタ・セルで与えられるものである。図１Ａは、トレンチをノード・キャパシタ（ＮＣ）として使用し、垂直ＮＭＯＳＦＥＴを転送デバイスとして使用する、従来のＤＲＡＭセルの構成を示す。この構成では、ＸＡおよび埋め込みストラップ（ＢＳ）接合および上部トレンチに沿って形成された垂直ゲート酸化物は、垂直転送デバイスを構成する。ゲート酸化物は、ワード・ライン（ＷＬ）によって制御され、ビット・ライン（ＢＬ）は、ＮＣへ電荷を転送するため使用される。ビット・ライン（ＢＬ）とＮＣとの間の電荷転送は、転送デバイスのチャネルを反転させ（ＷＬ  ｈｉｇｈ）、ＢＬを適切にバイアスする（Ｖ（ＢＬ）＞０）ことによって起こる。この場合、論理１は、電子をＮＣからＢＬに転送することによってＮＣに保持され、論理０は、電子をＢＬからＮＣに転送することによってＮＣに保持される。１または０の状態は、チャネルをアキュムレート（ａｃｃｕｍｕｌａｔｅ）する（ＷＬ  ｌｏｗ）ことによって記憶キャパシタに保持される。ＤＲＡＭセルは、Ｐウエル（ＰＷ）および埋め込みプレート（ＢＰ）を適切にバイアスすることによって分離される。図１Ｂは、図１Ａに示されるＤＲＡＭセルの回路構成図を示している。この回路の主要な特徴は、ＢＳ接合がＮＣに直接に接続され、直接にアドレス可能でないことである。
【０００３】
電荷の転送および保持能力の慎重な評価は、セル開発の初期の段階では重要である。一般に、これは、回路シミュレーションによって行われる。ＨＣスパイスＤＣアレイ・デバイス・モデル（ＨＣｓｐｉｃｅ  ＤＣ  Ａｒｒａｙ  ｄｅｖｉｃｅ  ｍｏｄｅｌ）は、例えば、ＤＣアレイ・デバイス・パラメータを測定し、セルの記憶および変移特性を評価するためにそれらを用いることにより開発される。これらのシミュレーションは、製品が、テストをすることに利用できるときに確かめられる。この方法は、２つの固有の問題を有する。１つは、適切な構造が、転送デバイスのＢＳおよびＤＣ特性評価の直接のプロービングのために設計されることを必要とすることであり、もう１つは、製品テストが、セル開発においてあまりに遅く行われ、セル構成を（遡及的に）最適化することを極めて困難にすることである。与えられた電圧と温度で、種々のセル構成をテストし、セルのパラメータ、例えばトレンチ・パラメータ、埋め込みストラップ・エンジニアリング、インプラント、酸化物厚さ等を再調整することは望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トレンチをベースにしたＤＲＡＭの評価作業中に、メモリ・セル開発において存在する問題の１つは、実世界メモリ環境においてアレイにストレスを与えることは容易でないことである。行われる作業の大部分は、生産レベル（バーン−イン（ｂｕｒｎ−ｉｎ）等）で行われる。バーン−インは、例えば、２５０メガビット・メモリが与えられ、２億５千万セルが全体で働かされる場合に行われる。そうすることによって、ある回路パラメータ、例えば保持時間等は、探知される。特に、回路パラメータは、ともかくも実際のセル動作に間接的に関係するものである。しかしながら、制御された入力でセルに直接ストレスを与え、実環境で単一のデバイス・セルの応答をセンスする既知の方法はない。今日、メモリ技術は、全体でそれらにストレスを与えることによって、製造レベル、即ち、プロセス診断モニタによって働かされる数百万個のセルで構造を開発する。アレイ・デバイスの特性と感度は、それによって間接的に評価される。本発明は、大規模統合レベルよりもむしろ直接に行われるアレイ・デバイスおよびセルの、テストとストレス付与とを可能にする。
【０００５】
さらに、繰り返し製品テストなしに実際の構造で電荷の転送と蓄積を直接に測定する方法は、これまでに開発されていない。従来技術は、ＤＲＡＭの１トランジスタ・セルの電荷転送／保持特性を直接測定する回路を提供していない。特定の生産セル構造への主要なデバイスのＤＣ信頼性ストレスをどのように実行するかについて、およびＥＯＬ（Ｅｎｄ  ｏｆ  Ｌｉｆｅ：寿命末期）予測にストレスがどのように影響するかについての問題を、どの従来技術も解決していない。
【０００６】
本発明は、ネットワークにおいてデバイスを根本的に検出し（直接にストレスを与える）、電荷転送特性をセンスする回路を提供する。結局、上の例で言及したように、２億５千万個のセルの各々を、テストできるが、ここに１つまたは１群のデバイスへの直接的な接続が、確立されなければならない。各々のセルのためにビットラインとワードラインを選択することによって、本発明は、製品ストレスを実行し、単一のセル障害を評価することができる。現在、セルに直接焦点を合わせて、それにストレスを与えることによって単一のセルを電気的にセンスすることは可能である。結局、本発明は、劣化したセルが存在するかどうかを確かめるために全ての環境における全てのセルのデバイスを評価することもできる。
【０００７】
本発明は、セルが電荷を蓄積する既知の時間でＤＲＡＭセル・デバイスを働かせ、本発明が電荷転送自体を評価する方法によりセルにパルスを送ることによって、蓄積される電荷の量と、電荷の大半が保持され、電圧が与えられる時間の長さとの情報を生成し、使用することができる。この方法は、電荷転送特性をテストするためばかりでなく、寿命消耗モデリングを実行するようにセルにストレスを与えるために用いられる。
【０００８】
以下に記述されるＤＲＡＭ応用は、この処理および回路が、生産環境において全ての電荷転送デバイスの特性を評価するために与えられる例である。
【課題を解決するための手段】
【０００９】
本発明の第１の態様では、回路の一部としてＤＲＡＭセルが与えられ、その基本素子は、電荷転送デバイスとして用いられるキャパシタに直列に接続されるＭＯＳＦＥＴデバイスである（図１Ｃ）。ＭＯＳＦＥＴ接合（３）（ＢＳに相当する）は、キャパシタに接続され、直接にアドレス可能ではない。キャパシタ（ＮＣ）と接合（１）との間の電荷交換は、変調ゲート（２）によって行われる。キャパシタおよびＭＯＳＦＥＴデバイスの電荷保持と電荷転送をそれぞれ評価することは極めて重要である。接合（３）が直接にアドレス可能ではないので、これは、簡単なＤＣテストでは行うことができない。
【００１０】
本発明の第２の態様では、実際のテスト・シーケンスを用いて、図１Ｃに示すように、基本回路の電荷保持および転送応答を評価するための方法およびオン−チップ回路が与えられる。この方法を、この一般的な構造に使用できるが、垂直ＤＲＡＭセル（図１Ａに示す）を用いて説明する。
【００１１】
したがって、本発明の目的は、実際の電界環境におけるＤＲＡＭセルのトランジスタ電荷転送およびＮＣ電荷蓄積の性能を評価することができる新規なオン−チップ回路とテスト方法を提供することにある。
【００１２】
本発明の他の目的は、個々のＤＲＡＭ記憶キャパシタに電圧を印加してセンスするオン−チップ回路を提供することにある。
【００１３】
本発明の更に他の目的は、ワードラインがロー（ｌｏｗ）である間および論理１が最初にＤＲＡＭセルに格納される時に、個々の記憶キャパシタの電荷漏洩率を評価するパルス・テスト方法を提供することにある。
【００１４】
本発明の更に他の目的は、個々のＤＲＡＭセルのビットラインと記憶キャパシタとの間の電荷転送率を評価するテスト方法を提供することにある。
【発明を実施するための最良の形態】
【００１５】
ＤＲＡＭセルのＮＣ電荷蓄積およびトランジスタ電荷転送の性能の評価は、その構成を適正化するときには重要な要素である。この評価は、低電圧ＤＣバイアス方法では実際のＤＲＡＭセルには行うことができない。特に、ＷＬ  ｌｏｗ状態（転送デバイスは、チャネル導通オフ状態にある）は、ＢＳへの直接のＤＣアクセスを可能にしない。
【００１６】
他の問題は、テスト装置が、テストされる回路（現在の例では約５０フェムト・ファラド）よりも大きなキャパシタンスを有することである。したがって、極めて小さいキャパシタンスから出てくる極めて小さいパルスを測定することは、測定が行われる時までに信号が減衰しているので、困難である。したがって、セル用の（即ち、オン−チップの）電圧増幅器が必要である。一般に、セルには、約１５フェムト・クーロンが蓄積され、したがって、５０フェムト・ファラドについての１Ｖは、（数百ミリボルトの信号マージンを扱うことを考慮すると）２つのビット線間に極めて小さい全電圧差を生じる。
【００１７】
本発明のオン−チップ回路およびテスト方法は、実際の動作における、ＤＲＡＭセルのトランジスタ電荷転送およびＮＣ電荷蓄積の性能を評価する。この方法は、動作状態またはバーン−イン状態において、電荷転送および電荷蓄積の間にアクティブにされるＭＯＳＦＥＴ劣化メカニズムによるセル転送デバイスの劣化を評価することに適用できる。
【００１８】
この回路およびテスト方法の応用は、特定のＤＲＡＭセル・テストおよびストレス評価に限定されない。この方法は、全ての端子が容易にそのデバイスにアクセス可能であるときでさえ、転送−蓄積デバイスにストレスを与え、テストするために有益に用いられる。これは、製品のようなストレスおよびテストがこのように与えられるので、極めて有益である。
【００１９】
以下に、本発明の装置および方法の利点を説明する。ノード・キャパシタ（ＮＣ）は、セルがアドレスされない（ＷＬ  ｌｏｗ）ときに、ＮＣ電圧がほぼ一定に保たれる時間（Ｔｓ．ｃ）の間、蓄積した電荷を保持する特性を有する。例示される基準セル（転送デバイスとしてのＭＯＳＦＥＴ）では、論理１が書き込まれると、ＮＣ正電荷が蓄積され、その時ＮＣ／ＢＳ接合が逆バイアスされる。漏洩メカニズム、例えば、ＢＳ接合漏洩、ＢＳ  ＧＩＤＬ（Ｇａｔｅ  ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ：ゲート誘導ドレイン漏洩）またはトレンチ酸化物のトンネリングは、ＰＷ電圧に対するＢＳ電圧およびＢＰ電圧に対するノード電圧によってアクティブにされる。全てのこれらのメカニズムは、Ｔｓ．ｃを低減する。期間Ｔ（Ｔ＜Ｔｓ．ｃ）の間、選択された電圧パルスをＢＬおよびＷＬに印加することによって、ＢＳ／ＮＣ電圧およびＢＬ電圧を独立にセットすることは可能である。ＷＬが、時間Ｔｓ．ｃの間、ローに保たれる（ゲートがオフ）ならば、ＢＳは、ほとんど電圧Ｖ（ＢＳ）のままであり、ＢＬは、独立にバイアスされる。ＢＳ電圧Ｖ（ＢＳ）は、ＢＬ（Ｖ（ＢＬ）が与えられている）からＮＣへ電荷を転送し、転送デバイスをオン（ＷＬ  ｈｉｇｈ）にすることによって予めセットされる。Ｖ（ＢＬ）＝Ｖ（ＷＬ）＝Ｖｄｄのために、ＮＣの電圧は、Ｖ（ＢＳ）＝Ｖｄｄ−Ｖｔｈである。ここでＶｔｈは、転送デバイスのしきい電圧である。
【００２０】
ＮＣ電圧測定の際のＮＣキャパシタンスとＢＬキャパシタンス
とテスタ・キャパシタンスとの間の電荷等化
テスト装置による負荷キャパシタンスがＣ（ｔｅｓｔｅｒ）であるとすると、Ｖ（ＮＣ）を測定することは、ノード・キャパシタンスＣ（ＮＣ）とＢＬキャパシタンスＣ（ＢＬ）とテスタ・キャパシタンスＣ（ｔｅｓｔｅｒ）との間の電荷等化に相応することが分かる（図２参照）。Ｃ（ＢＬ）≪Ｃ（ＮＣ）およびＣ（ｔｅｓｔｅｒ）＞Ｃ（ＮＣ）とすると、測定電圧Ｖ（ＥＱＵ）は、次の数１によって、測定前にＮＣに保持される電圧Ｖ（ＮＣ）に関係する。
【００２１】
【数１】
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Ｃ（ｔｅｓｔｅｒ）≫Ｃ（ＮＣ）、Ｃ（ＢＬ）≪Ｃ（ＮＣ）ならば、Ｖ（ＥＱＵ）≪Ｖ（ＮＣ）である。
【００２２】
当然のこととして、
１）Ｖ（ＥＱＵ）は、Ｖ（ＮＣ）に比例し、比例定数は、Ｃ（ＢＬ）、Ｃ（ＮＣ）およびＣ（ｔｅｓｔｅｒ）に依存する。Ｖ（ＮＣ）の変化率は、時間の関数としてＶ（ＥＱＵ）を測定することによって評価される。
２）Ｃ（ｔｅｓｔｅｒ）≫Ｃ（ＮＣ）ならば、Ｖ（ＥＱＵ）値は非常に小さい。一般的なトレンチ・ノード・キャパシタンスは、４０〜５０ｆＦのオーダーであり、Ｃ（ｔｅｓｔｅｒ）はｐＦのオーダーである。Ｃ（ｔｅｓｔｅｒ）≫Ｃ（ＮＣ）の場合、測定電圧Ｖ（ＥＱＵ）は、テスタ雑音よりも低く、その結果、測定できない。Ｃ（ＮＣ）に比べてＣ（ｔｅｓｔｅｒ）を最小化し、Ｖ（ＥＱＵ）信号を増幅することは、Ｖ（ＮＣ）に比例するＶ（ＥＱＵ）を測定するを可能にする。
【００２３】
ＮＣ（Ｖ（ＮＣ）＝Ｖ（ＢＳ））に電圧を印加し、センスする手段
として独立にＢＬを用いること
ＤＲＡＭセル（または図１Ｃに示すような構造）は、２端子（ＷＬ端子およびＢＬ端子）デバイス構造が考えられる。ＷＬが、転送デバイスによってＢＬとＮＣとの間の電荷転送をアクティブにするために用いられるので、ＢＬは、ＮＣに電圧を与えて、センスするために用いられる唯一の端子である。したがって、実際の動作環境において、ＮＣに電圧を印加して、センスし、転送デバイス特性を評価することを可能にするオン−チップ回路が与えられる。
【００２４】
図３は、ＤＲＡＭセルの主要な特徴を示している。この回路は、３個の主要な構成部分、
１）オン−チップ電圧増幅器（Ａ）、
２）ＷＬ（１）とＢＬ（３）を変えることによって１個のセルだけが直接にアドレスされるＤＲＡＭアレイ（Ｂ）、
３）セットＢＬセンス・ロジック（Ｃ）
を有する。
【００２５】
この回路は、選択的にパスゲートをアクティブにすることによって、ＷＬおよびＢＬを導通および遮断して、電荷を転送することを可能にする３個のパスゲートと１個のインバータを有する。電圧増幅器は、セルからテスタへの信号を増幅ために必要とされる。電圧増幅器は、パルス形状を変化させない（パルスは直線的に立ち上がる）が、測定できるように十分な信号増幅を与える。セルに接続される２つの回路を有し、テストが行われることを可能にするこの実施例には、センス増幅器は存在しない。ＤＲＡＭ環境における一般的なセンス増幅器では、センス増幅器は、双安定回路を用いて基準ＢＬ信号と実際のＢＬ信号を検出する（センス増幅器は、電圧があるしきい値に達したときに論理１を出力することによって信号を増幅する）。
【００２６】
本発明は、電荷転送（Ｖｔ）が、ビットラインでセンスされる（テストされる）特定のセルにおいて直接にセンスされるセルに結合された１組の回路を更に備える。
【００２７】
マルチプレクサ（図示せず）は、図３の回路と共に有益に用いられ、一度に多くのセルを処理することができる。セットＢＬセンス・ロジック回路および電圧増幅回路は、それぞれのテストされるセルのために必要とされる。（注意：それらは、メモリ・セルの一部である必要はない。すなわち、ＢＬセンス増幅器および電圧増幅器は、チップ上に配置されるが、メモリ領域の外にある。）それについての変形は、電荷転送特性をテストするために２０〜３０メモリ・セル毎にネスト（ｎｅｓｔ）されるように、構成デバイス・モニタ／最適化ツールとして回路を使用する。回路は、デバイスの特性を探知するためにオン−チップで作られ、インライン・モニタとして使用される。
【００２８】
テストされ、ストレスを与えられるＤＲＡＭセルは、ＤＲＡＭアレイの一部であり、Ｃ（ＢＬ）≪Ｃ（ＮＣ）であるように構成される。これは、関係するＷＬ（１）バスとＢＬ（３）バスに接続される唯一のセルであるということに保証にすることによって達成される。したがって、アレイ中の他のセルは、Ｃ（ＢＬ）≪Ｃ（ＮＣ）であり、Ｃ（ＢＬ）によるＶ（ＥＱＵ）低減が最小化されることを確かめるために、ＷＬおよびＢＬに接続されない。さらに、同じＷＬおよびＢＬに接続されるアレイ・セルを有することによって、全てのセルは、同時にテストされる。これは、単一のセルについての詳細な情報を得ることを妨げる。テスト可能なセルのネスティングは、評価の際のセルが、製品のような環境の一部であるこをとを保証するために必要とされる。
【００２９】
セットＢＬセンス回路は、３個のパスゲートＰＧ１，ＰＧ２，ＰＧ３と１個のインバータＩ１を有する。この回路は、次の２つの主要な機能を有する。
ａ）電圧が、ＢＬフォース・ノード（３）でＮＣに印加される時に、テスト装置からＤＲＡＭセルを分離する。これは、ノード（２）でセットＢＬセンスをローにセットすることによって達成される。同時に、ＰＧ１は、セットＢＬセンスがローで電圧計をセットすることを可能にする。
ｂ）ノード（２）でセットＢＬセンスをハイにセットすることによって電荷等化によりＮＣに保持される電圧を測定する。パスゲートおよびインバータのデバイスは、転送デバイスに関して接合漏洩および直列抵抗への影響を最小化するように構成される。
【００３０】
セットＢＬセンス・ロジックは、次のように動作する。セットＢＬセンスをアクティブにすること、すなわち、ノード（２）へパルスを送る（図３）ことによって、およびＷＬ上にパルス（ＷＬフォース）を与えることによって、電荷は、セル・キャパシタに転送される。フォーシングおよびセンシングのために使用される１つのノード、すなわちＢＬアウトがある。パスゲートおよびインバータは、フォーシングするときは、センシングせず、センシングするときはフォーシングしないように配置される。ノード（２）がハイのとき、ＰＧ３は、ＰＧ１と同じように（インバータにより）ローになる（ＰＧ２は、ハイに切り替わる）。次に、テスタは、ＰＧ２を通るセルからのパスが導通するので、電圧をセンスする。ノード（２）がローに切り替わり、ＰＧ３がオンし、ＰＧ２がオフになると、ノード（３）をフォースすることができるように、ノード（３）からセルへのパスが導通する。オン−チップ電圧増幅器は、オンのままであり、導通または遮断されることを要求されない。したがって、オン−チップ電圧増幅器は、テストの間に、ＰＧ２がオフであることによって全く接続されないので、テストを妨げない。このようなオン−チップ電圧増幅器は、当業者には良く知られており、ここではこれ以上説明しない。
【００３１】
オン−チップ電圧増幅器は、ノード・キャパシタ電圧Ｖ（ＥＱＵ）信号を増幅するためにＢＬセンス回路に直列に接続されている。電圧増幅器は、理想的な電圧を測定することを可能にするように十分に高い利得を有すべきである。テスト／ストレス動作の間、ＢＬフォース電圧は、ノード（３）で一定にセットされる。セットＢＬセンスおよびＢＬをテストする間、電圧は、ノード（２）およびノード（１）でそれぞれパスル化される。ＮＣでの電圧は、ノード（４）でＶ（ＥＱＵ）を測定することによってモニタされる。ストレスを与えられると、セットＢＬセンス電圧は、ローとなり、そのため、ストレス下のセルは、テスト装置から分離される。
【００３２】
ＮＣの電圧をフォーシングおよびセンシングする動作は、本発明の回路の使用によって制限されない。本発明は、上述したＮＣ電圧フォーシングおよびセンシング機能を有する他の可能な回路構造に適用できる。
【００３３】
オン−チップ回路を用いることは、Ｔ（ＷＬ  ｌｏｗ）≪Ｔｓ．ｃ（テスト２）のときに、Ｔｓ．ｃ（テスト１）およびトランジスタ・セル電荷転送性能を評価することを可能にする。これは、例えば、図３に示されるＤＲＡＭアレイに関して行われ、記憶キャパシタ回路と直列な等価電荷転送ＭＯＳＦＥＴに容易に適用できる。
【００３４】
図４には、ＢＬおよびＷＬパルス・ストレス／テストおよび誘導されたＢＳパルス・パラメータの定義が与えられている。転送デバイスがオンであると、ＢＳ電圧およびＢＬ電圧は等化される。等化は、ＢＳとＢＬとの間の電荷の転送によって起こる。ＢＳ電圧とＢＬ電圧は、転送デバイスがオフ（Ｔ（ＷＬ  ｌｏｗ）≪Ｔｓ．ｃ）のときに独立にセットされる。
【００３５】
テスト１
“ＷＬ  ｌｏｗ”遅延後のＶ（ＥＱＵ）測定および対応するＴｓ．ｃ評価
論理１がＤＲＡＭセルに書き込まれると、正の電荷がＮＣに蓄積される。ＷＬがローにセットされる（チャネルをアキュムレートする）と、電荷はウエルに漏れ出す。ＮＣ電荷保持率は、ＢＳ電圧および温度でアクティブにされる漏洩メカニズムに依存する。ＤＲＡＭセルをテストする／ストレスを与えるために要求されるＷＬパルス波形およびＢＬパルス波形を最適化するために、論理１がセルに保持され、ＷＬがローであるときに、電荷漏洩率を評価することは重要である。特に、電荷がＮＣに蓄積されるその間の時定数Ｔｓ．ｃは、ＢＳ電圧およびＮＣ電圧をほぼ一定に保つために重要である。
【００３６】
本発明は、論理１がセルに最初に保持されるときに、ＷＬがローである間にＮＣ電荷漏洩率を評価することを可能にする、図３に記述する回路に基づく、ＢＬおよびＷＬパルス・テスト方法を更に提供する。
【００３７】
図５では、定電圧Ｖ（ＢＬ）が、ＢＬフォース・ノードに印加される。周期Ｔを有する矩形パルスが、セットＢＬセンス回路に印加される。半周期（Ｔ１）の間、セットＢＬセンス電圧は、ローであり、測定無しにＢＬからＮＣへの電荷転送を可能にする。Ｔ２の間、セットＢＬセンス電圧は、Ｖ（ＥＱＵ）が測定できるように、ハイにセットされる。数１によれば、
【００３８】
【数２】
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簡単のために、Ｔ１＝Ｔ２、Ｔ＝Ｔ１＋Ｔ２とする。周期Ｔ１＝Ｔ２のＷＬ矩形パルスは、セットＢＬセンス・パルスに関してＴ４だけ遅延されて印加される。時間Ｔ３の間、ＷＬ電圧は、ローであり、ＮＣとＢＬとの間の電荷転送は起こらない。ＷＬがハイであり、セットＢＬセンスがローであると、ＢＬからＮＣへの電荷転送が起こる。ＷＬとセットＢＬセンスが両方ともハイであると、電荷は、ＮＣからＢＬを通ってテスタへ転送され、その時にＶ（ＥＱＵ）が測定される。Ｔ３（ＷＬ  ｌｏｗ）の間、ＮＣの電荷は漏れ出す。測定されたＶ（ＥＱＵ）の値は、電荷がノードに転送されるときにＮＣに印加される電圧、およびＴ３の持続期間に依存する。特に、Ｔ３が長ければ長いほど、測定されるときに、Ｖ（ＥＱＵ）は低くなる。明らかに、Ｖ（ＥＱＵ）の最大値は、Ｔ（ＷＬ  ｌｏｗ）＝０のときに得られる。Ｔ（ＷＬ  ｌｏｗ）が増加することによって、Ｖ（ＥＱＵ）は減少する。
【００３９】
図６Ａおよび図６Ｂは、異なるＷＬ  ｌｏｗ時間Ｔ１，Ｔ２，Ｔ３，・・・ＴＮを有する印加されたＷＬパルス、および同じＶ（ＢＬ）が印加されるときの対応するＶ（ＥＱＵ）値Ｈ１，Ｈ２，Ｈ３，・・・ＨＮを示している。図６Ｃは、同じＶ（ＢＬ）に対するＴ（ＷＬ  ｌｏｗ）でのＶ（ＥＱＵ）の可能な依存を示している。同じＴ（ＷＬ  ｌｏｗ）に対するＶ（ＥＱＵ）値は、ＢＳ逆バイアス接合に印加される電圧および温度によってアクティブにされるＮＣ電荷漏洩メカニズムに強く依存する。ここに記述されている他のメカニズムは、異なるバイアス状態で、優位であると予想される。Ｖ（ＥＱＵ）がほぼ一定である時間の間、Ｖ（ＢＳ）が増加すると、Ｔｓ．ｃは、減少すると予想される。図６Ｃは、いったん、Ｖ（ＥＱＵ）が減少すると、Ｔｓ．ｃの評価が与えられることを可能にする。
【００４０】
図７Ａは、３つの異なるＴ３長さでの、実験的に測定されたＶ（ＥＱＵ）の依存を示している。測定される構造では、ＢＬ印加電圧およびＷＬ印加電圧は、６Ｖであり、測定されるＶ（ＥＱＵ）は、予想されるように、Ｖ（ｔｅｓｔｅｒ）＞Ｖ（ＮＣ）のときに１０〜７０ｍＶの範囲にある。ＷＬ電圧は、３Ｖまで上昇する。予想されるように、Ｖ（ＥＱＵ）は、Ｔ（ＷＬ  ｌｏｗ）遅延時間で減少する（図７Ｂ）。Ｖ（ＥＱＵ）の減少率は、ＮＣ漏洩メカニズムによるＶ（ＮＣ）変化率に比例する。
【００４１】
テスト２
パルス・テストによるＭＯＳＦＥＴ電荷転送測定
ＷＬがローであるときに、ＢＳを独立してバイアスすることは可能ではないので、電荷転送トランジスタの一般的なＤＣ  ＭＯＳＦＥＴパラメータ評価は、単一のＢＬ、ＷＬおよびＷＬ  ｌｏｗ状態でアクセス不可能なＢＳを有する製品タイプの構造に極めて限定される。したがって、本発明の回路を用いる製品タイプのセルのＢＬとＢＳ（ＮＣ）との間の電荷転送率を評価する“パルス・テスト”方法が与えられる。
【００４２】
２つの可能なテスト条件が、それぞれ、ＢＳからＢＬへ、およびＢＬからＢＳへの電荷転送の特性を評価するために適用される。
【００４３】
ＢＬからＢＳへの電荷転送の測定
ＢＬとＢＳとの間の電荷転送を測定するステップは、図８を用いて説明する。Ｖ（ＢＬ）と温度値を用いてテスト１によりＴｓ．ｃを測定する。ＢＬ電圧と温度をセットする。図８のようにテストを行う。図８では、Ｔ（ＷＬ  ｌｏｗ）＝Ｔ３≪Ｔｓ．ｃであり、ＷＬの傾斜率（ｒａｍｐ  ｒａｔｅ）は、Ｔ（ＷＬ  ｒａｍｐ）の関数として、Ｖ（ＥＱＵ）を解明するのに十分に低い。Ｔ５の間、Ｖ（ＷＬ）＜Ｖｔｈなので、電荷転送は起こらない。図８は、Ｔ（ＷＬ  ｒａｍｐ）の間の測定されるＶ（ＥＱＵ）を示している。
【００４４】
図９Ａは、図７に示されるように、緩やかなＷＬ  ｒａｍｐの間の印加されたＶ（ＷＬ）と比較した、測定されたＶ（ＥＱＵ）を示している。ＷＬ  ｒａｍｐの関数としてのＶ（ＷＬ）に関するＶ（ＥＱＵ）の微分は、電荷転送の際に測定された電流Ｉ＝Ｉ（ＢＬ）に比例する。
【００４５】
【数３】
2004213864.tif 000005
Ｃ（ｔｅｓｔｅｒ）は、テスタ・キャパシタンスであり、Ｒは、ＷＬの傾斜率である（Ｖ（ＷＬ）＝Ｒ×ｔ）。
【００４６】
図９Ｂは、予想される傾向を示している。１組の等価な測定は、ＢＳとＢＬとの間の電荷転送を評価するために行われる。
【００４７】
図３に示される回路に関連するテスト１およびテスト２の方法は、生産タイプのアレイ・セルに実行され、セルの各々は、個々に検査できる。Ｖ（ＥＱＵ）に基づくＴｓ．ｃの評価は、セル保持時間と関連を有する。これは、この方法が、いかなる製品タイプのストレス付与も実行することなく、セル保持時間を評価することを可能にすることを意味する。このパルス・テスト方法は、１トランジスタ・セル構造の開発において重要となる。
【００４８】
電荷転送デバイス劣化メカニズムを評価するための回路およびテスト方法の応用
印加される定電圧（ＤＣ）ストレスは、一般に、トランジスタ劣化、およびＥＯＬへの影響を評価するために用いられる。ＤＣストレスによって転送デバイス劣化を評価することを可能にすることは、ストレス付与の際にＢＳ接合に直接アクセスできるような方法で、ＤＲＡＭセルの変更を必要とする。
【００４９】
ＢＳを接続することは、動作中は不可能である。さらに、次の理由のため推奨できない。ＢＳを直接にプローブすることは、新しい構造がデバイス・ダメージに対して異なるレベルの感度を有する程度までセル環境を変更する。ＢＳを直接にプローブすることは、追加の処理の複雑さを持ち込み、それは、開発コストおよび製造コストを増大する。
【００５０】
本発明は、ＷＬがローであり、与えられたＶ（ＢＳ）で、ＢＳが、ストレス時間Ｔｓｔｒｅｓｓ＜Ｔｓ．ｃの間一定である状態を利用するパルス化された転送デバイス劣化評価方法を提供する。ＭＯＳＦＥＴ転送デバイスを用いるＤＲＡＭセルは、説明する目的のためだけに示されている。このストレス方法は、実世界動作で直列にキャパシタを有する全てのＭＯＳＦＥＴのＭＯＳＦＥＴ劣化を評価することに適用できる。
【００５１】
パルス化されたホット・キャリア（ＨＣ）劣化の説明
図３に示される回路では、テスト１を用いて、Ｖ（ＢＬ）ストレス電圧および温度で、１つのトランジスタ・セルの評価値Ｔｓ．ｃ（ｓｔｒｅｓｓ）が与えられる。パルス・ストレスは、与えられた電圧をＮＣに転送し、与えられたストレス形状をアクティブにするためにＢＬおよびＷＬに印加される。パルス・ストレス形状の全てにとって、上述した条件下で、Ｔ（ＷＬ  ｌｏｗ）＜Ｔｓ．ｃであり、Ｖ（ＮＣ）＝Ｖ（ＢＳ）は、Ｔ（ＷＬ  ｌｏｗ）の間、変化しないままである。セットＢＬセンス回路は、テスト回路からストレス下のセルを分離するためにストレス付与の際にローに切り換えられる。ＢＬストレス電圧は、図３のＢＬフォース・ノード（３）に印加される。その上、転送デバイスが受ける劣化の影響は、上述した条件下でテスト２を行う転送電荷の間にそのシフトをモニタすることによって、パルス化されたストレスが印加される際に評価される。２つの可能な“生産のような”転送デバイス劣化モードは、重要である。ＢＬとＢＳとの間の電荷転送の際の劣化およびＷＬ  ｌｏｗ（ゲートがオフ）のときの劣化がある。これら２つのデバイス劣化メカニズムを評価するための可能なパルス・ストレス形状は、以下のようである。
【００５２】
ＢＬとＢＳとの間の電荷転送の際の転送デバイス劣化
このタイプの劣化現象は、電荷転送の際のＭＯＳＦＥＴ劣化メカニズムをアクティブにすることに関係する。チャネル導通ホット・キャリアは、電荷転送と関連する変移期間の間にデバイスを劣化すると予想される。この場合、可能なＨＣダメージは、高い印加電圧を有する接合で生じる。以下の２つのパルス化されたストレス形状は、ＢＳ接合とＢＬ接合のいずれか一方または両方の可能なチャネル導通ＨＣダメージを評価するために用いられる。
【００５３】
１）ＢＬからＢＳへ、またはＢＳからＢＬへの電荷転送の際の垂直デバイス劣化
図１０は、ＢＬからＢＳへの電荷転送（電子）による転送ＮＭＯＳＦＥＴに劣化を生じさせるパルス形状を示している。電荷転送は、変移期間Ｔ２の間に起こる。この期間にＷＬは、ＢＬ  ｌｏｗで、ローからハイに立ち上がり、ＢＳは、ＢＬに続いてハイからローに立ち下がる。変移期間の間の極めて短い時間に、ＨＣ注入の状態が起こる。緩やかな傾斜のパルスが、ＨＣ過渡の前にＢＳをハイにセットするために、ＷＬ  ｈｉｇｈで期間Ｔ１の間に印加される。Ｔ１の間、ＢＳからＢＬへの電荷転送が生じるが、ＨＣダメージは、ＷＬがハイ（ピークＩｓｘが無い状態）なので起こらない。明らかに、ストレス付与によりＴ（ＷＬ  ｌｏｗ）≪Ｔｓ．ｃである。Ｖ（ＢＬ）のローとＶ（ＢＬ）ハイが、ＢＬとＢＳとの間の転送に関して交換されるならば、ＢＳからＢＬへの電荷転送に伴う同様のストレスは起こる。
【００５４】
２）ＢＬとＢＳとの間の電荷転の際の垂直デバイス劣化
図１１は、ＢＳとＢＬとの間の電荷転送による転送デバイス劣化を生じさせるパルス形状を示している。電荷転送は、変移期間Ｔ１（ＢＳからＢＬへ）および変移期間Ｔ２（ＢＬからＢＳへ）の間に起こる。変移期間の間の極めて短い時間に、ＨＣ注入の状態が起こる。このタイプのパルス化されたストレスで、ＢＳとＢＬの両方にＨＣダメージによるデバイス劣化が経験される。明らかに、ストレス付与によりＴ（ＷＬ  ｌｏｗ）≪Ｔｓ．ｃである。
【００５５】
ＷＬ  ｌｏｗの時の電荷転送デバイス劣化
このタイプの劣化現象は、ＷＬ  ｌｏｗ状態（電荷転送が生じないとき）の時のＭＯＳＦＥＴ劣化をアクティブにすることに関係する。チャネル非導通ホット・キャリア・メカニズムは、デバイスを劣化すると予想されるメカニズムの１つである。非導通ＨＣダメージは、高電圧の接合に生じる。さらに、可能なＬＩＴＳ（Ｌｅａｋａｇｅ  Ｉｎｄｕｃｅｄ  Ｔｈｒｅｓｈｏｌｄ  Ｓｈｉｆｔ：漏洩誘導スレショルド・シフト）は、ＢＬおよびＷＬの両方がハイで、ＷＬがローのときにアクティブにされる。以下の３つのパルス化されたストレス形状は、ＢＳ接合とＢＬ接合のいずれか一方または両方において、可能なＷＬ  ｌｏｗ劣化を評価するために用いられる。全てのストレス状態で、Ｔ（ＷＬ  ｌｏｗ）≪Ｔｓ．ｃである。これらのストレス形状のために、セットＢＬセンス電圧はローとなり、センス回路を分離する（図３）。さらに、ＢＬ  ｌｏｗおよびＢＬ  ｈｉｇｈは、それぞれＢＬフォース・ノード（３）にハイおよびローを印加することによってセットされる。
【００５６】
１）ＷＬ  ｌｏｗ／（ＢＳ  ｈｉｇｈ／ＢＬ  ｌｏｗ）または（ＢＳ  ｌｏｗ／ＢＬ  ｈｉｇｈ）
図１２は、ＢＳ  ｈｉｇｈおよびＢＬ  ｌｏｗでＷＬ  ｌｏｗの間（Ｔ１の間）の転送デバイス劣化を発生させるパルス形状を示している。Ｔ１の間、（オフ状態）導通ＨＣ注入が起こる（ＢＳ＝ドレイン）。ＢＳ  ｌｏｗおよびＢＬ  ｈｉｇｈのストレス形状は、図１１に関してＢＬ電圧を交換することによって行われる。劣化は、ＷＬ  ｌｏｗ状態のときの非導通ＨＣダメージの結果である。
【００５７】
２）ＷＬ  ｌｏｗ／ＢＬ  ｈｉｇｈおよびＢＳ  ｈｉｇｈ
図１３は、ＢＬ  ｈｉｇｈおよびＢＳ  ｈｉｇｈでＷＬ  ｌｏｗ（Ｔ１の間）による転送デバイス劣化を生じさせるパルス形状を示している。Ｔ１の間、ＬＩＴＳ注入の状態が起こる。劣化は、ＷＬ  ｌｏｗ状態のときのＬＩＴＳ  ＨＣダメージの結果である。
【００５８】
図１４Ａおよび図１４Ｂに示されるように、上述したバイアス形状で実行されるストレス付与の際に、別の読み出しが、電荷転送性能の劣化を測定するために行われる必要がある。図１４Ａは、テスト２の際のパルス化されたストレスのＶ（ＥＱＵ）対Ｖ（ＷＬ  ｒａｍｐ）の予想されるシフトを示している。図１４Ｂは、テスト２の際のストレスされるパルスの関数としての
【００５９】
【数４】
2004213864.tif 000006
の特性の予想されるシフトを示している。
【００６０】
図１５は、本発明のテスト／ストレス方法の流れ図を示している。ＷＬパルスおよびＢＬパルスの高さを変えることによって、異なるストレス電圧が、各バイアス・ストレス形状に与えられる。この特徴は、転送デバイスが敏感である、劣化メカニズムに対する電圧アクティブ化を確立するテスト状態を可能にする。ストレスのパルスが、Ｔｓ．ｃより短いので、問題のストレスは、制御された印加電圧でＢＳおよびＮＣに起こる。評価の際にそれらから異なる、他のどのようなメカニズムも、同時にアクティブにされることを予想されない。
【００６１】
この方法は、デバイス劣化の寿命予測を可能にする。他のパルス形状が、他の可能な劣化メカニズムを評価し、望ましいようにデューティ・サイクルを変えるために使用できる。ここに記述される“パルス化されたストレス”形状は、クロックと一緒になった外部パルス発生器またはオン−チップ発振器によって与えられ、その周期は、記憶セルの保持時間より短い。これらの発生器およびクロックは、良く知られた商品であり、ここでは説明しない。同様に、ＤＲＡＭセルから出力される電圧を測定するために使用されるテスタも良く知られた商品であり、それらの具体的な使用は、ここに説明する本発明の考慮部分ではない。したがって、これらのデバイスは、説明しない。
【００６２】
さらなるテストを行う実施例では、ランダム・チップは、各々が、内部に組み入れられた本発明の回路を有し、組み立てラインから外され、テストされる。本発明の変形がチップ・カーフ（ｋｅｒｆ）に作られ、そこから実行される。マルチプレクサは、与えられた範囲のセルをテストできる。計画的に配置されたセルは、テストを行うために選択され、それらが、全て与えられた許容範囲内にあるならば、良いチップであることが分かる。専用パッケージ・ピンは、デバイスをアクティブにするために、これらの例において必要とされる。
【００６３】
本発明は、上述の実施例に関して説明されたが、種々の変更および変形が、本発明の主旨から逸脱しない範囲内で行えることは言うまでもない。
【００６４】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）基板と、
前記基板中に形成されるメモリ・セル・アレイと、
前記メモリ・セル・アレイのうちの１つのメモリ・セルにテスト電圧信号を伝送し、前記テスト電圧信号に応じる増大されたメモリ・セル電圧レベルを前記１つのメモリ・セルから伝送するために、前記メモリ・セル・アレイのうちの１つのメモリ・セルに電気的に結合され、前記基板中に形成された回路と、
を備える装置。
（２）前記回路は、前記テスト電圧信号を受け取るためのビット・ライン入力ノードおよびワード・ライン入力ノードを有し、前記テスト電圧信号は、ビット・ラインおよびワード・ラインに伝送される電圧を含み、ビット・ラインおよびワード・ラインのそれぞれは、前記１つのメモリ・セルに結合された上記（１）に記載の装置。
（３）前記１つのメモリ・セルは、記憶キャパシタを備え、前記ビット・ラインに伝送される電圧は、前記記憶キャパシタに電荷を転送し、前記増大されたメモリ・セル電圧レベルは、前記１つのメモリ・セルの性能レベルを示す上記（２）に記載の装置。
（４）前記性能レベルは、前記記憶キャパシタの電荷蓄積能力を含む上記（３）に記載の装置。
（５）前記１つのメモリ・セルは、転送デバイスを更に備え、前記性能レベルが、前記転送デバイスの電荷転送性能を含む上記（３）に記載の装置。
（６）前記回路は、前記増大されたメモリ・セル電圧レベルを与えるための電圧増幅器を備える上記（１）に記載の装置。
（７）前記回路は、ビット・ライン・ロジック・ノードおよびロジック回路を備え、前記ロジック回路は、前記メモリ・セル・アレイのうちの１つのメモリ・セルから増大されたメモリ・セル電圧レベルを伝送することを許可する間に、前記メモリ・セル・アレイのうちの１つのメモリ・セルへのテスト電圧信号を阻止すること、および前記メモリ・セル・アレイのうちの１つのメモリ・セルから増大されたメモリ・セル電圧レベルを伝送することを阻止する間に、前記メモリ・セル・アレイのうちの１つのメモリ・セルへのテスト電圧信号を許可することを交互に行う、前記ビット・ライン・ロジック・ノードに結合される１対のパスゲートを有する上記（１）に記載の装置。
（８）前記ロジック回路は、第１の入力ノードおよび第２の入力ノードを有し、前記第１の入力ノードは、交互に行われる、前記１つのメモリ・セルから伝送することを許可する間に、テスト電圧信号を阻止すること、または前記１つのメモリ・セルから伝送することを阻止する間に、テスト電圧信号を許可することのいずれかを選択する選択信号を受け取り、前記第２の入力ノードは、前記メモリ・セル・アレイのうちの１つのメモリ・セルに伝送するための前記テスト電圧信号の１つを受け取る上記（７）に記載の装置。
（９）メモリ・セルの電荷保持性能を評価する方法であって、
前記メモリ・セルへの電圧レベルを有する定電圧源に電気的に結合するステップと、
前記定電圧源と前記メモリ・セルとの間の第１の阻止デバイス（ＰＧ３）および第２の阻止デバイス（ＷＬトランジスタ）に電気的に接続するステップと、
前記第１の阻止デバイスおよび第２の阻止デバイスを開き、前記メモリ・セルを充電するために定電圧源から電荷転送を可能にするステップと、
前記第１の阻止デバイスおよび第２の阻止デバイスを閉じ、前記メモリ・セルへの電荷転送を妨げ、第２の阻止デバイスが閉じている間の持続時間を定めるステップと、
前記第１の阻止デバイスを閉じている間に前記第２の阻止デバイスを開き、前記メモリ・セルの増大された電圧レベルを測定するステップと、
電圧源の電圧レベル、前記メモリ・セルの測定された増大された電圧レベルおよび持続時間に基づく前記メモリ・セルの電荷保持性能レベルを算出するステップと、
を含む方法。
（１０）前記算出するステップは、電荷保持時間を計算するステップを含む上記（９）に記載の方法。
【図面の簡単な説明】
【００６５】
【図１Ａ】従来の垂直アレイＤＲＡＭセルを示す図である。
【図１Ｂ】従来の垂直アレイＤＲＡＭセルを示す図である。
【図１Ｃ】従来の垂直アレイＤＲＡＭセルを示す図である。
【図２】本発明にしたがって、ＮＣキャパシタンス、ＢＬキャパシタンスおよびテスタ・キャパシタンスの間の電荷等化によってＮＣ電圧を測定する方法を示すために用いられるテスタ負荷を有する一般的なＤＲＡＭセル回路の概念図である。
【図３】本発明にしたがって、ＤＲＡＭセルへの電荷保持および電荷転送をモニタするために用いられる回路の概念図である。
【図４】パルス・ストレス／テスト・パラメータ定義を示す図である。
【図５】（ＷＬ  ｌｏｗ）遅延時間後のＶ（ＥＱＵ）測定を示す図である。
【図６Ａ】与えられた電圧および温度でのＮＣ電荷蓄積時間の測定を示す図である。
【図６Ｂ】与えられた電圧および温度でのＮＣ電荷蓄積時間の測定を示す図である。
【図６Ｃ】与えられた電圧および温度でのＮＣ電荷蓄積時間の測定を示す図である。
【図７Ａ】Ｔ（ＷＬ  ｌｏｗ）が増加するとＶ（ＥＱＵ）の高さが減少することを示す、Ｔ（ＷＬ  ｌｏｗ）の関数として測定されたＶ（ＥＱＵ）を示す図である。
【図７Ｂ】Ｔ（ＷＬ  ｌｏｗ）が増加するとＶ（ＥＱＵ）の高さが減少することを示す、Ｔ（ＷＬ  ｌｏｗ）の関数として測定されたＶ（ＥＱＵ）を示す図である。
【図８】ＷＬ遅延時間後のＶ（ＥＱＵ）測定を示す図である。
【図９Ａ】印加されたＶ（ＷＬ）の関数として測定されたＶ（ＥＱＵ）を示す図である。
【図９Ｂ】印加されたＶ（ＷＬ）の関数として測定されたＶ（ＥＱＵ）を示す図である。
【図１０】ＷＬとＢＬに印加されるパルス・ストレス・シーケンスを示す図である。
【図１１】ＷＬとＢＬに印加されるパルス・ストレス・シーケンスを示す図である。
【図１２】ＷＬとＢＬに印加されるパルス・ストレス・シーケンスを示す図である。
【図１３】ＷＬとＢＬに印加されるパルス・ストレス・シーケンスを示す図である。
【図１４Ａ】Ｖ（ＥＱＵ）対Ｖ（ＷＬ  ｒａｍｐ）の予想されたシフトを示す図である。
【図１４Ｂ】Ｖ（ＥＱＵ）対Ｖ（ＷＬ  ｒａｍｐ）の予想されたシフトを示す図である。
【図１５】ストレス／テスト手順の流れ図を示す図である。
【図１Ａ】
2004213864.tif 000007
【図１Ｂ】
2004213864.tif 000008
【図１Ｃ】
2004213864.tif 000009
【図２】
2004213864.tif 000010
【図３】
2004213864.tif 000011
【図４】
2004213864.tif 000012
【図５】
2004213864.tif 000013
【図６Ａ】
2004213864.tif 000014
【図６Ｂ】
2004213864.tif 000015
【図６Ｃ】
2004213864.tif 000016
【図７Ａ】
2004213864.tif 000017
【図７Ｂ】
2004213864.tif 000018
【図８】
2004213864.tif 000019
【図９Ａ】
2004213864.tif 000020
【図９Ｂ】
2004213864.tif 000021
【図１０】
2004213864.tif 000022
【図１１】
2004213864.tif 000023
【図１２】
2004213864.tif 000024
【図１３】
2004213864.tif 000025
【図１４Ａ】
2004213864.tif 000026
【図１４Ｂ】
2004213864.tif 000027
【図１５】
2004213864.tif 000028