(57)【要約】【課題】クロック断やノイズが生じても、電圧制御発振器が過剰制御されることなく短時間に位相同期をとることのできるＰＬＬ回路を提供する。【解決手段】電圧制御信号６に応じて発振周波数が変化するＶＣＸＯ７と、外部から入力された所定のクロック周期の基準クロック１とＶＣＸＯ７から発振された上りデータ送信用クロック２の立ち上がりエッジ同士の位相比較を行い、該位相比較結果が電圧制御信号６としてフィードバックされる位相比較器３と、基準クロック１と上りデータ送信用クロック２の位相差が上記所定のクロック周期の１／２より小さいか否かを判断し、該判断が否となった場合に、電圧制御信号６が中間電位となるように強制的に制御する位相差検出補正回路１０とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力制御電圧に応じて発振周波数が変化する発振器と、
外部から入力された所定のクロック周期の基準クロックと前記発振器から発振された比較クロックの立ち上がりエッジ同士の位相比較を行い、該位相比較結果が前記入力制御電圧としてフィードバックされる位相比較器と、
前記基準クロックと前記位相比較クロックの位相差が前記所定のクロック周期の１／２より小さいか否かを判断し、該判断が否となった場合に、前記入力制御電圧が所定の電位となるように強制的に制御する位相差検出補正回路とを有することを特徴とするＰＬＬ回路。
【請求項２】
前記位相比較器は、前記基準クロックの立ち上がりエッジを検出した基準クロックラッチ信号と前記比較クロックの立ち上がりエッジを検出した比較クロックラッチ信号とに基づいて、前記基準クロックと前記比較クロックの位相比較を行い、
前記位相差検出補正回路は、前記位相比較器から前記基準クロックラッチ信号および比較クロックラッチ信号がそれぞれ入力され、該入力された基準クロックラッチ信号および比較クロックラッチ信号の位相差幅が、前記所定のクロック周期の１／２以内である場合に、前記基準クロックラッチ信号または前記比較クロックラッチ信号に前記入力制御電圧を所定の電位とするための擬似パルスを挿入することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記位相差検出補正回路は、前記基準クロックラッチ信号および比較クロックラッチ信号のうちの一方のラッチ信号の立ち上がりエッジから他方のラッチ信号の立ち上がりエッジまでの間をカウントする立ち上がりエッジ間検出回路を有し、
前記立ち上がりエッジ間検出回路は、前記カウントの値が前記所定のクロック周期の１／２以内である場合に、前記基準クロックラッチ信号に前記擬似パルスを挿入することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記位相差検出補正回路は、前記基準クロックラッチ信号および比較クロックラッチ信号のうちの一方のラッチ信号の立ち下がりエッジから他方のラッチ信号の立ち下がりエッジまでの間をカウントする立ち下がりエッジ間検出回路を有し、
前記立ち下がりエッジ間検出回路は、前記カウントの値が前記所定のクロック周期の１／２以内である場合に、前記比較クロックラッチ信号に前記擬似パルスを挿入することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項５】
前記位相比較器は、前記基準クロックと前記比較クロックのうちの一方のクロックの立ち上がりエッジで立ち上がり、他方のクロックの立ち上がりエッジで立ち下がる位相差信号を出力し、
前記位相差検出補正回路は、前記位相差信号、前記基準クロック信号および前記比較クロック信号がそれぞれ入力された第１および第２の補正制御回路を有し、
前記第１の補正制御回路は、前記位相差信号の立ち上がりエッジを検出した後に前記比較クロックの立ち上がりエッジが入力された場合は、前記基準クロックの、該入力された比較クロックの立ち上がりエッジの直後に、前記入力制御電圧を所定の電位とするための第１の補正パルスを挿入し、前記位相差信号の立ち上がりエッジを検出した後に前記比較クロックの立ち下がりエッジを検出した場合には、その後に前記比較クロックの立ち上がりエッジが入力されても前記第１の補正パルスの挿入は行わないように構成され、
前記第２の補正制御回路は、前記位相差信号の立ち上がりエッジを検出した後に前記基準クロックの立ち上がりエッジが入力された場合は、前記比較クロックの、該入力された基準クロックの立ち上がりエッジの直後に、前記入力制御電圧を所定の電位とするための第２の補正パルスを挿入し、前記位相差信号の立ち上がりエッジを検出した後に前記基準クロックの立ち下がりエッジを検出した場合には、その後に前記基準クロックの立ち上がりエッジが入力されても前記第２の補正パルスの挿入は行わないように構成されていることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項６】
入力制御電圧に応じて発振周波数が変化する発振器から比較クロックを発振する第１のステップと、
外部から入力された所定のクロック周期の基準クロックと前記第１のステップで発振した前記比較クロックの立ち上がりエッジ同士の位相比較を行って、該位相比較結果を前記入力制御電圧としてフィードバックする第２のステップと、
前記基準クロックと前記位相比較クロックの位相差が前記所定のクロック周期の１／２より小さいか否かを判断し、該判断が否となった場合に、前記入力制御電圧が所定の電位となるように制御する第３のステップとを含むことを特徴とする位相同期方法。
【請求項７】
前記第２のステップは、前記基準クロックの立ち上がりエッジを検出した基準クロックラッチ信号と前記比較クロックの立ち上がりエッジを検出した比較クロックラッチ信号とに基づいて、前記基準クロックと前記比較クロックの位相比較を行うステップであり、
前記第３のステップは、前記基準クロックラッチ信号および比較クロックラッチ信号の位相差幅が、前記所定のクロック周期の１／２以内である場合に、前記基準クロックラッチ信号または前記比較クロックラッチ信号に前記入力制御電圧を所定の電位とするための擬似パルスを挿入するステップであることを特徴とする請求項６に記載の位相同期方法。
【請求項８】
前記第３のステップは、前記基準クロックラッチ信号および比較クロックラッチ信号のうちの一方のラッチ信号の立ち上がりエッジから他方のラッチ信号の立ち上がりエッジまでの間をカウントし、該カウントの値が前記所定のクロック周期の１／２以内である場合に、前記基準クロックラッチ信号に前記擬似パルスを挿入するステップを含むことを特徴とする請求項７に記載の位相同期方法。
【請求項９】
前記第３のステップは、前記基準クロックラッチ信号および比較クロックラッチ信号のうちの一方のラッチ信号の立ち下がりエッジから他方のラッチ信号の立ち下がりエッジまでの間をカウントし、該カウントの値が前記所定のクロック周期の１／２以内である場合に、前記比較クロックラッチ信号に前記擬似パルスを挿入するステップを含むことを特徴とする請求項７に記載の位相同期方法。
【請求項１０】
前記第２のステップは、前記基準クロックと前記比較クロックのうちの一方のクロックの立ち上がりエッジで立ち上がり、他方のクロックの立ち上がりエッジで立ち下がる位相差信号を出力するステップを含み、
前記第３のステップは、
前記位相差信号の立ち上がりエッジを検出した後に前記比較クロックの立ち上がりエッジが入力された場合に、前記基準クロックの、該入力された比較クロックの立ち上がりエッジの直後に、前記入力制御電圧を所定の電位とするための補正パルスを挿入するステップと、
前記位相差信号の立ち上がりエッジを検出した後に前記比較クロックの立ち下がりエッジを検出した場合に、その後に前記比較クロックの立ち上がりエッジが入力されても前記補正パルスの挿入は行わないステップとを含むことを特徴とする請求項６に記載の位相同期方法。
【請求項１１】
前記第２のステップは、前記基準クロックと前記比較クロックのうちの一方のクロックの立ち上がりエッジで立ち上がり、他方のクロックの立ち上がりエッジで立ち下がる位相差信号を出力するステップを含み、
前記第３のステップは、
前記位相差信号の立ち上がりエッジを検出した後に前記基準クロックの立ち上がりエッジが入力された場合に、前記比較クロックの、該入力された基準クロックの立ち上がりエッジの直後に、前記入力制御電圧を所定の電位とするための補正パルスを挿入するステップと、
前記位相差信号の立ち上がりエッジを検出した後に前記基準クロックの立ち下がりエッジを検出した場合に、その後に前記基準クロックの立ち上がりエッジが入力されても前記補正パルスの挿入は行わないステップとを含むことを特徴とする請求項６に記載の位相同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信装置などに搭載されるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路およびそのＰＬＬ回路において行われる位相同期方法に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、外部（例えば外部網）より入力された基準クロックと内部の発振器の出力との位相差が一定になるように、内部の発振器に対してフィードバック制御をかけることで、基準クロックに同期した発振器出力を得るものであって、通信装置などにおいて広く使用されている。例えば、特許文献１には、無線装置の局部発振器に使用されているＰＬＬ回路が開示されている。
【０００３】
特許文献１に記載のＰＬＬ回路におけるＰＬＬ機能部の基本構成は、入力電圧に応じて発振周波数が制御される電圧制御発振器と、一方の入力に外部の基準発振器の出力またはそれを分周した信号（基準クロック）が供給され、他方の入力に電圧制御発振器の出力（比較クロック）が供給され、これら入力の位相比較を行う位相比較器とからなり、この位相比較器の出力を積分して得られる直流電圧が電圧制御発振器の入力制御電圧としてフィードバックされるようになっている。電圧制御発振器の入力段には、不要な交流成分を除去するためのフィルタが設けられている。
【０００４】
【特許文献１】
特開平５−１１４８５８号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したような従来のＰＬＬ回路には以下のような問題がある。
【０００６】
基準クロックのクロック断を生じた場合は、クロック切り替えが行われる。例えば、外部網より抽出した基準クロックのクロック断を生じた場合は、他の外部網への切り替えを行ったり、通信装置内で生成する自走クロックに切り替えたりする。このようなクロック切り替えが行われた場合、位相比較器では、復旧後の基準クロックと比較クロックの位相比較が行われる。このとき、クロック切り替えのタイミングによっては、復旧後の基準クロックと比較クロックの位相差が基準クロックのクロック周期の１／２より大きくなって、電圧制御発振器が過剰制御される場合がある。そのような動作の一例を図１７に示す。
【０００７】
図１７に示す例では、基準クロックはクロックＲ１、Ｒ２と順次入力されて、クロックＲ２の入力後にクロック断を生じている。復旧後は、クロックＲ３、Ｒ４が順次入力されている。比較クロックは、クロックＣ１〜Ｃ５が順次入力されている。クロック断前までは、クロックＲ１とクロックＣ１、クロックＲ２とクロックＣ２がそれぞれ位相比較されており、それらクロックの位相差は基準クロックのクロック周期の１／２より小さい。よって、電圧制御発振器における過剰な制御は生じない。しかしながら、復旧後は、クロックＲ３とクロックＣ３が位相比較されるが、それらクロックの位相差は基準クロックのクロック周期の１／２より大きくなってしまい、その結果、電圧制御発振器が過剰制御されることになる。このような電圧制御発振器の過剰制御は、位相同期までの時間を長引かせる結果となる。
【０００８】
上記の電圧制御発振器が過剰制御される問題は、外部網から抽出した基準クロックに電源変動等の要因によりノイズが発生してクロックが乱れた場合においても生じる。
【０００９】
本発明の目的は、上記の問題を解決し、クロック断やノイズが生じても、電圧制御発振器が過剰制御されることなく短時間に位相同期をとることのできる、ＰＬＬ回路および位相同期方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明のＰＬＬ回路は、入力制御電圧に応じて発振周波数が変化する発振器と、外部から入力された所定のクロック周期の基準クロックと前記発振器から発振された比較クロックの立ち上がりエッジ同士の位相比較を行い、該位相比較結果が前記入力制御電圧としてフィードバックされる位相比較器と、前記基準クロックと前記位相比較クロックの位相差が前記所定のクロック周期の１／２より小さいか否かを判断し、該判断が否となった場合に、前記入力制御電圧が所定の電位となるように強制的に制御する位相差検出補正回路とを有することを特徴とする。
【００１１】
上記の場合、前記位相比較器は、前記基準クロックの立ち上がりエッジを検出した基準クロックラッチ信号と前記比較クロックの立ち上がりエッジを検出した比較クロックラッチ信号とに基づいて、前記基準クロックと前記比較クロックの位相比較を行い、前記位相差検出補正回路は、前記位相比較器から前記基準クロックラッチ信号および比較クロックラッチ信号がそれぞれ入力され、該入力された基準クロックラッチ信号および比較クロックラッチ信号の位相差幅が、前記所定のクロック周期の１／２以内である場合に、前記基準クロックラッチ信号または前記比較クロックラッチ信号に前記入力制御電圧を所定の電位とするための擬似パルスを挿入するように構成されてもよい。
【００１２】
また、前記位相差検出補正回路は、前記基準クロックラッチ信号および比較クロックラッチ信号のうちの一方のラッチ信号の立ち上がりエッジから他方のラッチ信号の立ち上がりエッジまでの間をカウントする立ち上がりエッジ間検出回路を有し、前記立ち上がりエッジ間検出回路は、前記カウントの値が前記所定のクロック周期の１／２以内である場合に、前記基準クロックラッチ信号に前記擬似パルスを挿入するように構成してもよい。さらに、前記位相差検出補正回路は、前記基準クロックラッチ信号および比較クロックラッチ信号のうちの一方のラッチ信号の立ち下がりエッジから他方のラッチ信号の立ち下がりエッジまでの間をカウントする立ち下がりエッジ間検出回路を有し、前記立ち下がりエッジ間検出回路は、前記カウントの値が前記所定のクロック周期の１／２以内である場合に、前記比較クロックラッチ信号に前記擬似パルスを挿入するように構成してもよい。
【００１３】
さらにまた、前記位相比較器は、前記基準クロックと前記比較クロックのうちの一方のクロックの立ち上がりエッジで立ち上がり、他方のクロックの立ち上がりエッジで立ち下がる位相差信号を出力し、前記位相差検出補正回路は、前記位相差信号、前記基準クロック信号および前記比較クロック信号がそれぞれ入力された第１および第２の補正制御回路を有し、前記第１の補正制御回路は、前記位相差信号の立ち上がりエッジを検出した後に前記比較クロックの立ち上がりエッジが入力された場合は、前記基準クロックの、該入力された比較クロックの立ち上がりエッジの直後に、前記入力制御電圧を所定の電位とするための第１の補正パルスを挿入し、前記位相差信号の立ち上がりエッジを検出した後に前記比較クロックの立ち下がりエッジを検出した場合には、その後に前記比較クロックの立ち上がりエッジが入力されても前記第１の補正パルスの挿入は行わないように構成され、前記第２の補正制御回路は、前記位相差信号の立ち上がりエッジを検出した後に前記基準クロックの立ち上がりエッジが入力された場合は、前記比較クロックの、該入力された基準クロックの立ち上がりエッジの直後に、前記入力制御電圧を所定の電位とするための第２の補正パルスを挿入し、前記位相差信号の立ち上がりエッジを検出した後に前記基準クロックの立ち下がりエッジを検出した場合には、その後に前記基準クロックの立ち上がりエッジが入力されても前記第２の補正パルスの挿入は行わないように構成されてもよい。
【００１４】
本発明の位相同期方法は、入力制御電圧に応じて発振周波数が変化する発振器から比較クロックを発振する第１のステップと、外部から入力された所定のクロック周期の基準クロックと前記第１のステップで発振した前記比較クロックの立ち上がりエッジ同士の位相比較を行って、該位相比較結果を前記入力制御電圧としてフィードバックする第２のステップと、前記基準クロックと前記位相比較クロックの位相差が前記所定のクロック周期の１／２より小さいか否かを判断し、該判断が否となった場合に、前記入力制御電圧が所定の電位となるように制御する第３のステップとを含むことを特徴とする。
【００１５】
上記の場合、前記第２のステップは、前記基準クロックの立ち上がりエッジを検出した基準クロックラッチ信号と前記比較クロックの立ち上がりエッジを検出した比較クロックラッチ信号とに基づいて、前記基準クロックと前記比較クロックの位相比較を行うステップであり、前記第３のステップは、前記基準クロックラッチ信号および比較クロックラッチ信号の位相差幅が、前記所定のクロック周期の１／２以内である場合に、前記基準クロックラッチ信号または前記比較クロックラッチ信号に前記入力制御電圧を所定の電位とするための擬似パルスを挿入するステップであってもよい。
【００１６】
また、前記第３のステップは、前記基準クロックラッチ信号および比較クロックラッチ信号のうちの一方のラッチ信号の立ち上がりエッジから他方のラッチ信号の立ち上がりエッジまでの間をカウントし、該カウントの値が前記所定のクロック周期の１／２以内である場合に、前記基準クロックラッチ信号に前記擬似パルスを挿入するステップを含んでいてもよい。さらに、前記第３のステップは、前記基準クロックラッチ信号および比較クロックラッチ信号のうちの一方のラッチ信号の立ち下がりエッジから他方のラッチ信号の立ち下がりエッジまでの間をカウントし、該カウントの値が前記所定のクロック周期の１／２以内である場合に、前記比較クロックラッチ信号に前記擬似パルスを挿入するステップを含んでいてもよい。
【００１７】
また、前記第２のステップは、前記基準クロックと前記比較クロックのうちの一方のクロックの立ち上がりエッジで立ち上がり、他方のクロックの立ち上がりエッジで立ち下がる位相差信号を出力するステップを含み、前記第３のステップは、前記位相差信号の立ち上がりエッジを検出した後に前記比較クロックの立ち上がりエッジが入力された場合に、前記基準クロックの、該入力された比較クロックの立ち上がりエッジの直後に、前記入力制御電圧を所定の電位とするための補正パルスを挿入するステップと、前記位相差信号の立ち上がりエッジを検出した後に前記比較クロックの立ち下がりエッジを検出した場合に、その後に前記比較クロックの立ち上がりエッジが入力されても前記補正パルスの挿入は行わないステップとを含んでいてもよい。
【００１８】
さらにまた、前記第２のステップは、前記基準クロックと前記比較クロックのうちの一方のクロックの立ち上がりエッジで立ち上がり、他方のクロックの立ち上がりエッジで立ち下がる位相差信号を出力するステップを含み、前記第３のステップは、前記位相差信号の立ち上がりエッジを検出した後に前記基準クロックの立ち上がりエッジが入力された場合に、前記比較クロックの、該入力された基準クロックの立ち上がりエッジの直後に、前記入力制御電圧を所定の電位とするための補正パルスを挿入するステップと、前記位相差信号の立ち上がりエッジを検出した後に前記基準クロックの立ち下がりエッジを検出した場合に、その後に前記基準クロックの立ち上がりエッジが入力されても前記補正パルスの挿入は行わないステップとを含んでいてもよい。
【００１９】
上記のとおりの本発明においては、クロック断やノイズが生じて、基準クロックと位相比較クロックの位相差が所定のクロック周期（基準クロックのクロック周期）の１／２より大きくなった場合は、入力制御電圧が所定の電位（中間電位）となるように強制的に制御され、この制御の後は、所定のクロック周期の１／２以内に存在するクロックの立ち上がりエッジ同士の位相比較が行われることとなる。
【００２０】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００２１】
図１は、本発明の第１の実施形態であるＰＬＬ回路の構成を示すブロック図である。このＰＬＬ回路は、位相比較器３、ループフィルタ５、ＶＣＸＯ（電圧制御水晶発振器）７および分周器９からなるＰＬＬ機能部１５と、基準クロックのクロック周期の１／２以内に存在するクロックの立ち上がりエッジ同士を比較するように、位相比較器３における位相比較対象クロックを補正する位相差検出補正回路１０とを有する。
【００２２】
位相比較器３は、例えばポジティブエッジ・トリガ型位相比較器であって、不図示の外部網から抽出した基準クロック１と分周器９の出力である上りデータ送信用クロック（比較クロック）２の位相差を、それぞれの立ち上がりエッジにて比較し、その比較結果である位相誤差信号４をループフィルタ５に供給する。また、位相比較器３は、基準クロック１の立ち上がりエッジ入力を検出した基準クロックラッチ信号１１と、上りデータ送信用クロック２の立ち上がりエッジ入力を検出した上りデータ送信用クロックラッチ信号１２をそれぞれ位相差検出補正回路１０に供給する。
【００２３】
ループフィルタ５は、位相比較器３から入力された位相誤差信号４にフィルタリングを施して直流成分に変換し、その変換結果に応じた電圧制御信号６をＶＣＸＯ７に供給する。ＶＣＸＯ７は、ループフィルタ５から入力された電圧制御信号６に応じて発振周波数が変化するものであって、その出力クロック８は分周器９および位相検出補正回路１０にそれぞれ供給されている。分周器９は、ＶＣＸＯ７から入力された出力クロック８を分周した上りデータ送信用クロック２を出力する。
【００２４】
位相差検出補正回路１０は、位相比較器３から入力された基準クロックラッチ信号１１および上りデータ送信用クロックラッチ信号１２の位相差幅から、基準クロック１と上りデータ送信用クロック２の位相比較対象クロックの位相差が予め与えられている基準クロック１のクロック周期の１／２以上である否かを判断し、１／２以上であると判断した場合は、基準クロック入力ラッチ制御信号１３または上りデータ送信用クロック入力ラッチ制御信号１４を位相比較器３に供給して、ＶＣＸＯ７への入力制御電圧が所定の電位（中間電位）になるように強制的に制御する（位相比較対象クロックの補正）。
【００２５】
通常、基準クロックラッチ信号１１の立ち上がりエッジから上りデータ送信用クロックラッチ信号１２の立ち上がりエッジまでの間をこれらの信号の位相差幅とする場合において、位相差幅が基準クロック１のクロック周期の１／２以内である場合は、位相比較対象クロックの位相差は基準クロック１のクロック周期の１／２以上となり、反対に、位相差幅が基準クロック１のクロック周期の１／２より大きい場合は、位相比較対象クロックの位相差は基準クロック１のクロック周期の１／２より小さくなる。基準クロックラッチ信号１１の立ち下がりエッジから上りデータ送信用クロックラッチ信号１２の立ち下がりエッジまでの間をこれらの信号の位相差幅とする場合も同様である。
【００２６】
上述した本実施形態のＰＬＬ回路において、ＶＣＸＯ７の発振周波数の制御は基本的には従来と同じである。その動作を簡単に説明すると、位相比較器３は、基準クロック１の立ち上がりエッジで位相比較を開始し、上りデータ送信用クロックラッチ信号１２の立ち上がりエッジで位相比較を終了するようになっており、この位相比較中、基準クロック１の立ち上がりエッジに対して上りデータ送信用クロックラッチ信号１２の立ち上がりエッジが前に位置する場合は”Ｌｏｗ”レベルを出力し、反対に後ろに位置する場合は”Ｈｉｇｈ”レベルを出力する。ＶＣＸＯ７は、位相比較器３の出力である位相誤差信号４が”Ｈｉｇｈ”レベルになると発振周波数を早め、反対に位相誤差信号４が”Ｌｏｗ”レベルになると発振周波数を遅くする。この制御を繰り返すことで、最終的に基準クロック１と上りデータ送信用クロックラッチ信号１２の位相差が一定となって、位相同期が完了する。
【００２７】
本実施形態のＰＬＬ回路では、上記の位相同期動作に加えて、位相同期補正回路１０による以下のような位相比較対象クロックの補正により、クロック断やノイズが生じた場合でも短時間に位相同期を行うことが可能になっている。
【００２８】
例えば、基準クロック１のクロック断が生じてクロック切り替えが行われた場合に、位相比較器３では、復旧後の基準クロック１と上りデータ送信用クロック２の位相差が検出される。このとき、クロック切り替えのタイミングによっては、図２（ａ）に示すように、基準クロック１と上りデータ送信用クロック２の位相比較対象クロックＡ１、Ｂ１における位相差Ｐ１が基準クロック１のクロック周期Ｔの１／２より大きくなる。この状態からＶＣＸＯ７の発振周波数を制御して基準クロック１と上りデータ送信用クロック２の同期を取ることは、ＶＣＸＯ７の過剰制御となる。
【００２９】
そこで、図２（ａ）に示した状態になった場合は、位相差検出補正回路１０が、図２（ｂ）に示すように、基準クロック１のクロックＡ１と上りデータ送信用クロック２のクロックＢ２とが位相比較対象クロックとなるように、位相比較器３における位相比較対象クロックを補正する。これにより、位相比較器３は、基準クロック１のクロックＡ１と上りデータ送信用クロック２のクロックＢ２の位相差を検出するようになる。この場合の位相比較対象クロックＡ１、Ｂ２における位相差Ｐ２（＜Ｐ１）は、基準クロック１のクロック周期Ｔの１／２より小さい。よって、図２（ａ）に示した状態に比べて、ＶＣＸＯ７における発振周波数の制御をより短時間で行うことが可能となる。
【００３０】
上述した位相差検出補正回路１０による位相比較対象クロックの補正によれば、クロック断のために基準クロック１のクロック切り替えを行った場合や基準クロック１に電源電圧変動等の要因によってノイズが発生してクロックが乱れた場合でも、位相比較器３は、常に、基準クロック１のクロック周期Ｔの１／２以内の間に存在する位相比較対象クロックの立ち上がりエッジ同士を比較することができる。よって、ＶＣＸＯ７における過剰な制御を防止することができる。
【００３１】
次に、位相差検出補正回路１０および位相比較器３の具体的な構成および動作について詳細に説明する。
【００３２】
図３に、位相差検出補正回路１０の具体的な構成を示す。図３を参照すると、位相差検出補正回路１０は、ラッチ信号立ち上がりエッジ間検出回路２１およびラッチ信号立ち下がりエッジ間検出回路２２を有する。これら検出回路２１、２２にはそれぞれ、ＶＣＸＯ７から出力クロック８が入力されているとともに、位相比較器３から基準クロックラッチ信号１１および上りデータ送信用クロックラッチ信号１２が入力されている。
【００３３】
ラッチ信号立ち上がりエッジ間検出回路２１は、基準クロック１と上りデータ送信用クロック２の間の位相差を検出するのではなく、それらクロックの立ち上がりエッジの入力を検出した、基準クロックラッチ信号１１と上りデータ送信用クロックラッチ信号１２の間の位相差幅、すなわち基準クロックラッチ信号１１の立ち上がりエッジから上りデータ送信用クロックラッチ信号１２の立ち上がりエッジの間の幅を検出する。また、ラッチ信号立ち上がりエッジ間検出回路２１は、その検出した位相差幅が予め与えられている基準クロック１のクロック周期の１／２以内であるか否かを判断し、１／２以内である場合は、基準クロック入力ラッチ制御信号１３を位相比較器３に供給して位相比較対象クロックの補正を行う。
【００３４】
一方、ラッチ信号立ち下がりエッジ間検出回路２２は、基準クロックラッチ信号１１の立ち下がりエッジから上りデータ送信用クロックラッチ信号１２の立ち下がりエッジの間の位相差幅を検出する。また、ラッチ信号立ち下がりエッジ間検出回路２２は、その検出した位相差幅が予め与えられている基準クロック１のクロック周期の１／２以内であるか否かを判断し、１／２以内である場合は、上りデータ送信用クロック入力ラッチ制御信号１４を位相比較器３に供給して位相比較対象クロックの補正を行う。
【００３５】
上記の検出回路２１、２２による位相比較対象クロックの補正によって、位相比較器３では、基準クロック１と上りデータ送信用クロック２の間の位相差を検出するにあたって、基準クロック１のクロック周期の１／２以内にある位相比較対象クロックの立ち上がりエッジ同士の位相比較を行うことが可能になる。
【００３６】
図４に、位相比較器３の内部構成の一例を示す。図４を参照すると、位相比較器３は、基準クロックラッチ回路３１、ＡＮＤ回路３２、上りデータ送信用クロックラッチ回路３３、ＯＲ回路３４、スリーステート３５からなる。基準クロックラッチ回路３１は、基準クロック１の立ち上がりエッジの入力を検出した基準クロックラッチ信号１１を出力する。上りデータ送信用クロックラッチ回路３３は、上りデータ送信用クロック２の立ち上がりエッジの入力を検出した上りデータ送信用クロックラッチ信号１２を出力する。
【００３７】
スリーステート３５は、基準クロックラッチ回路３１から入力される基準クロックラッチ信号１１と上りデータ送信用クロックラッチ回路３３から入力される上りデータ送信用クロックラッチ信号１２とに基づいて位相比較を行い、基準クロック１に対して上りデータ送信用クロック２の位相が進んでいるときは、位相誤差信号４を”Ｈｉｇｈ”レベルにし、反対に基準クロック１に対して上りデータ送信用クロック２の位相が遅れているときは、位相誤差信号４を”Ｌｏｗ”レベルにする。また、スリーステート３５は、位相比較を行っていない場合、すなわち基準クロック１と上りデータ送信用クロック２が同期状態にある場合は、位相誤差信号４を中間のレベル（このレベルでは、入力制御電圧が中間電位となる）にする。
【００３８】
ＡＮＤ回路３２は、一方の入力に上りデータ送信用クロックラッチ回路３３から上りデータ送信用クロックラッチ信号１２が供給され、他方の入力にラッチ信号立ち上がりエッジ間カウンタ２１から基準クロック入力ラッチ制御信号１３が供給されており、これら入力の論理積をとったもの基準クロックラッチ回路３１に供給する。ＯＲ回路３４は、一方の入力に基準クロックラッチ回路３１から基準クロックラッチ信号１１が供給され、他方の入力にラッチ信号立ち下がりエッジ間カウンタ２２から上りデータ送信用クロック入力ラッチ制御信号１４が供給されており、これら入力の論理和をとったものを基準クロックラッチ回路３１に供給する。
【００３９】
次に、上述した位相比較器３および位相差検出補正回路１０における動作について、クロック断を生じた場合と、ノイズが発生した場合を例に挙げて具体的に説明する。ここでは、位相比較器３としてポジティブエッジ・トリガ型位相比較器を用い、入力クロック立ち上がりエッジ検出による位相比較を行うものとして説明する。
【００４０】
（クロック断が生じた場合の動作）
図５は、図１に示したＰＬＬ回路の、位相差検出補正回路１０による位相比較対象クロックの補正動作を伴わない場合の動作を説明するための図である。外部網から抽出した基準クロック１のクロック断を生じた場合、基準クロック１は他の伝送路から抽出したクロックまたは、自走クロックに切り替わり、そのクロック切り替え中はクロック断が発生する。図５には、基準クロック１と上りデータ送信用クロック２が同期した状態において基準クロック１のクロック断を生じてクロック切り替えが行われる過程が示されている。以下、図５を参照して位相同期動作を説明する。
【００４１】
図５の▲１▼には、基準クロック１と上りデータ送信用クロック２が同期した状態において生成される、基準クロックラッチ信号１１と上りデータ送信用クロックラッチ信号１２が示されている。この場合の基準クロックラッチ信号１１と上りデータ送信用クロックラッチ信号１２は、位相比較器３によって以下のような手順で生成される。
【００４２】
まず、上りデータ送信用クロックラッチ回路３３が、上りデータ送信用クロック２の立ち上がりエッジを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｈｉｇｈ”レベルにする。次いで、基準クロックラッチ回路３１が、基準クロック１の立ち上がりエッジを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする。次いで、上りデータ送信用クロックラッチ回路３３が、基準クロックラッチ信号１１の”Ｌｏｗ”レベルを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｌｏｗ”レベルにする。そして、基準クロックラッチ回路３１が、上りデータ送信用クロックラッチ信号１２の”Ｌｏｗ”レベルを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｈｉｇｈ”レベルにする。このとき、上りデータ送信用クロックラッチ回路３３の出力である上りデータ送信用クロックラッチ信号１２は”Ｌｏｗ”レベルになっているため、そのまま”Ｌｏｗ”レベルが維持される。
【００４３】
図５の▲２▼には、基準クロック１の立ち上がりエッジの直後にクロック断を生じた場合に生成される、基準クロックラッチ信号１１と上りデータ送信用クロックラッチ信号１２が示されている。この場合の基準クロックラッチ信号１１と上りデータ送信用クロックラッチ信号１２は、位相比較器３によって以下のような手順で生成される。
【００４４】
まず、基準クロックラッチ回路３１が基準クロック１の立ち上がりエッジを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする。次いで、上りデータ送信用クロックラッチ回路３３が、上りデータ送信用クロック２の立ち上がりエッジを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｈｉｇｈ”レベルにする。次いで、基準クロックラッチ回路３１が、上りデータ送信用クロックラッチ信号１２の”Ｈｉｇｈ”レベルを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｈｉｇｈ”レベルにする。そして、上りデータ送信用クロックラッチ回路３３が、基準クロックラッチ信号１１の”Ｈｉｇｈ”レベルを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｌｏｗ”レベルにする。このとき、基準クロックラッチ回路３１の出力である基準クロックラッチ信号１１は”Ｈｉｇｈ”レベルになっているため、そのまま”Ｈｉｇｈ”レベルが維持される。
【００４５】
以上の図５の▲１▼および▲２▼の場合において、スリーステート３５の出力である位相誤差信号４には、ＰＬＬ機能部１５がロック状態において細いパルスが発生するが、それらパルスのレベルはループフィルタ５にて打ち消されるレベルであるためＰＬＬ動作にほとんど影響しない。
【００４６】
図５の▲３▼には、基準クロック１のクロック断が生じ、その復旧までに上りデータ送信用クロック２が位相比較器３に入力された場合の、基準クロックラッチ信号１１と上りデータ送信用クロックラッチ信号１２が示されている。この場合の基準クロックラッチ信号１１と上りデータ送信用クロックラッチ信号１２は、位相比較器３によって以下のような手順で生成される。
【００４７】
基準クロック１の復旧までに上りデータ送信用クロック２が位相比較器３に入力された場合は、上りデータ送信用クロックラッチ回路３３は、上りデータ送信用クロック２の立ち上がりエッジを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｈｉｇｈ”レベルにする。この入力ラッチ状態が、クロック切り替え後に基準クロック１が入力されるまで維持される。
【００４８】
クロック切り替え後に基準クロック１が入力されると、基準クロックラッチ回路３１が基準クロック１の立ち上がりエッジを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする。次いで、上りデータ送信用クロックラッチ回路３３が、基準クロックラッチ信号１１の”Ｌｏｗ”レベルを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｌｏｗ”レベルにする。そして、基準クロックラッチ回路３１が、上りデータ送信用クロックラッチ信号１２の”Ｌｏｗ”レベルを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｈｉｇｈ”レベルにする。なお、この場合は、基準クロックラッチ信号１１が”Ｈｉｇｈ”レベルになった直後に、上りデータ送信用クロック２の立ち上がりエッジが入力されているため、その立ち上がりエッジ入力に応じて上りデータ送信用クロックラッチ信号１２が”Ｈｉｇｈ”レベルになる。
【００４９】
上記の図５の▲３▼の場合は、位相比較器３における位相比較対象クロックの位相差は、基準クロック１のクロック周期の１／２より大きくなる。このため、基準クロック１の復旧後は、図６に示すように、位相比較器３は、入力された基準クロック１の立ち上がりエッジと、前回入力された上りデータ送信用クロック２の立ち上がりエッジとの位相比較を行うことになる。この結果、位相比較器３は、基準クロック１のクロック周期の１／２以上の位相差を有する位相比較対象クロックの立ち上がりエッジ同士を位相比較することになり、ＶＣＸＯ７が過剰制御されることになる。
【００５０】
本実施形態のＰＬＬ回路では、上記のようなＶＣＸＯ７における過剰制御を防止するために、基準クロック１の復旧後においても、位相比較器３が基準クロック１のクロック周期の１／２内にある位相比較対象クロックの立ち上がりエッジ同士の位相比較を行うように、位相差検出補正回路１０が位相比較器３における位相比較対象クロックの補正を行う。
【００５１】
図７に、位相差検出補正回路１０による位相比較対象クロックの補正を伴う位相同期動作の一例を示す。この図７にも、図５に示した例と同様、基準クロック１と上りデータ送信用クロック２が同期した状態において基準クロック１のクロック断を生じてクロック切り替えが行われる過程が示されている。
【００５２】
図７を参照すると、基準クロック１のクロック断後、その復旧までに上りデータ送信用クロック２が位相比較器３に入力されているので、上りデータ送信用クロックラッチ回路３３は、その上りデータ送信用クロック２の立ち上がりエッジを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｈｉｇｈ”レベルにする。この入力ラッチ状態が、クロック切り替え後に基準クロック１が入力されるまで維持される。
【００５３】
クロック切り替え後に基準クロック１が入力されると、基準クロックラッチ回路３１が基準クロック１の立ち上がりエッジを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする（図７のＡの時点）。次いで、上りデータ送信用クロックラッチ回路３３が、基準クロックラッチ信号１１の”Ｌｏｗ”レベルを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｌｏｗ”レベルにする（図７のＢの時点）。そして、基準クロックラッチ回路３１が、上りデータ送信用クロックラッチ信号１２の”Ｌｏｗ”レベルを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｈｉｇｈ”レベルにする（図７のＣの時点）。ここまでの動作は、図５の▲３▼の場合と同じである。
【００５４】
本実施形態では、さらに位相差検出補正回路１０による以下のような位相比較対象クロックの補正が行われる。
【００５５】
ラッチ信号立ち上がりエッジ間検出回路２１は、基準クロックラッチ信号１１が”Ｈｉｇｈ”レベルになった時点（図７のＣの時点）から、ＶＣＸＯ７の出力クロック８に基づいてカウントを開始する。その後、基準クロックラッチ信号１１が”Ｈｉｇｈ”レベルになった直後に、上りデータ送信用クロック２の立ち上がりエッジが入力され、その立ち上がりエッジ入力に応じて上りデータ送信用クロックラッチ信号１２が”Ｈｉｇｈ”レベルになる（図７のＤの時点）。ラッチ信号立ち上がりエッジ間検出回路２１は、上りデータ送信用クロックラッチ信号１２が”Ｈｉｇｈ”レベルになった時点（図７のＤの時点）でカウントを停止する。
【００５６】
ラッチ信号立ち下がりエッジ間検出回路２２におけるカウントも、立ち下りエッジ間のカウントを行う以外は、上記のラッチ信号立ち上がりエッジ間検出回路２１の場合と同様に行われる。すなわち、このラッチ信号立ち下がりエッジ間検出回路２２の場合は、基準クロックラッチ信号１１の立ち下りエッジから上りデータ送信用クロックラッチ信号１２の立ち下りエッジまでの間がカウントされる。
【００５７】
ここで、位相比較対象クロックが、例えば図６に示したクロック断後の動作のように誤認識されている場合は、ラッチ信号立ち上がりエッジ間検出回路２１のカウント値またはラッチ信号立ち下がりエッジ間検出回路２２のカウント値が基準クロック１のクロック周期の１／２以内となる。一方、位相比較対象クロックが正常に認識されている場合は、ラッチ信号立ち上がりエッジ間検出回路２１のカウント値が基準クロック１のクロック周期の１／２より大きくなる、または基準クロックラッチ信号１１の立ち上がりエッジから上りデータ送信用クロックラッチ信号１２の立ち上がりエッジ間に、上りデータ送信用クロックラッチ信号１２の立ち下がりエッジが発生する、もしくはラッチ信号立ち下がりエッジ間検出回路２２のカウント値が基準クロック１のクロック周期の１／２より大きくなる、または基準クロックラッチ信号１１の立ち下がりエッジから上りデータ送信用クロックラッチ信号１２の立ち下がりエッジ間に、上りデータ送信用クロックラッチ信号１２の立ち下がりエッジが発生する。本実施形態では、ラッチ信号立ち上がりエッジ間カウンタ２１は、上りデータ送信用クロックラッチ信号１２の立ち下がりエッジが入力されると、カウント値がクリアされ、ラッチ信号立ち下がりエッジ間カウンタ２２は、上りデータ送信用クロックラッチ信号１２の立ち上がりエッジが入力されると、カウント値がクリアされるようになっている。
【００５８】
図７に示した例では、基準クロック１の復旧後、位相比較対象クロックが誤認識されている状態にあるので、ラッチ信号立ち上がりエッジ間検出回路２１のカウント値またはラッチ信号立ち下がりエッジ間検出回路２２のカウント値が基準クロック１のクロック周期の１／２以内となる。以下、ラッチ信号立ち上がりエッジ間検出回路２１のカウント値が基準クロック１のクロック周期の１／２以内となっているものとして、引き続き動作説明を行う。
【００５９】
カウント値が基準クロック１のクロック周期の１／２以内であるので、ラッチ信号立ち上がりエッジ間検出回路２１は、基準クロック入力ラッチ制御信号１３を”Ｌｏｗ”レベルにする。基準クロックラッチ回路３１は、基準クロック入力ラッチ制御信号１３が”Ｌｏｗ”レベルになると、基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする（図７のＥの時点）。上りデータ送信用クロックラッチ回路３３は、基準クロックラッチ信号１１の”Ｌｏｗ”レベルを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｌｏｗ”レベルにする（図７のＦの時点）。基準クロックラッチ回路３１は、上りデータ送信用クロックラッチ信号１２の”Ｌｏｗ”レベルを検出すると、その検出タイミングで基準クロックラッチ信号１１を”Ｈｉｇｈ”レベルにする（図７のＧの時点）。このとき、上りデータ送信用クロックラッチ回路３３では、ＯＲ回路３４の出力が”Ｈｉｇｈ”レベルになるが、上りデータ送信用クロックラッチ信号１２は”Ｌｏｗ”レベルになっているので、そのまま”Ｌｏｗ”レベルが維持される。その後、ラッチ信号立ち上がりエッジ間カウンタ２１は、基準クロック入力ラッチ信号１１の立ち下がりエッジを検出し、その検出タイミングで基準クロックラッチ制御信号１３を”Ｈｉｇｈ”レベルに戻す。この結果、位相誤差信号４が強制的に中間電位とされ、誤った基準クロック１への追従を防止することができる。
【００６０】
上述した位相比較対象クロックの補正動作を、図４に示した構成で説明すると次のようなこととなる。
【００６１】
図７に示したＤ〜Ｅの間では、基準クロックラッチ回路３１が立ち上がりエッジ検出状態にあり、上りデータ送信用クロックラッチ回路３３が立ち上がりエッジ入力ラッチ状態にある。この状態において、ＡＮＤ回路３２では、一方の入力に供給されている基準クロック入力ラッチ制御信号１３が”Ｈｉｇｈ”レベルになり、他方の入力に供給されている上りデータ送信用クロックラッチ信号１２が”Ｈｉｇｈ”レベルになるので、その出力は”Ｈｉｇｈ”レベルになる。また、ＯＲ回路３４では、一方の入力に供給されている基準クロックラッチ信号１１が”Ｈｉｇｈ”レベルになり、他方の入力に供給されている上りデータ送信用クロック入力ラッチ制御信号１４が”Ｌｏｗ”レベルになるので、その出力は”Ｈｉｇｈ”レベルになる。
【００６２】
図７に示したＥの時点において、基準クロック入力ラッチ制御信号１３のレベルが”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルになると、ＡＮＤ回路３２の出力レベルが”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルになり、基準クロックラッチ回路３１は立ち上がりエッジ検出状態から立ち上がりエッジ入力ラッチ状態に遷移する。これにより、疑似パルスが挿入された基準クロックラッチ信号１１（図７に示したＥの時点での立ち下りエッジに対応する）が、基準クロックラッチ回路３１からＯＲ回路３４に入力されることになる。
【００６３】
疑似パルスが挿入された基準クロックラッチ信号１１（ここでは”Ｌｏｗ”レベル）の入力によってＯＲ回路３４の出力レベルが”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルになると、上りデータ送信用クロックラッチ回路３３では、立ち上がりエッジ入力ラッチ状態が解除され、図７のＦの時点で上りデータ送信用クロックラッチ信号１２は”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルになる。
【００６４】
（ノイズが生じた場合の動作）
図８は、図１に示したＰＬＬ回路の、位相差検出補正回路１０による位相比較対象クロックの補正動作を伴わない場合の動作を説明するための図である。図８には、基準クロック１と上りデータ送信用クロック２が同期した状態で、基準クロック１に例えば電源電圧変動によってノイズが発生した場合の過程が示されている。以下、図８を参照して位相同期動作を説明する。
【００６５】
基準クロック１にノイズＮが発生すると、位相比較器３では、このノイズＮと上りデータ送信用クロック２との位相比較が行われる。具体的には、基準クロック１にノイズＮが発生したことにより、基準クロックラッチ回路３１が、ノイズＮの立ち上がりエッジを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする（図８のＡの時点）。この後、上りデータ送信用クロック２の立ち上がりエッジが入力され、その入力タイミングで、上りデータ送信用クロックラッチ回路３３が、上りデータ送信用クロックラッチ信号１２を”Ｈｉｇｈ”レベルにする（図８のＢの時点）。次いで、基準クロックラッチ回路３１が、上りデータ送信用クロックラッチ信号１２の”Ｈｉｇｈ”レベルを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｈｉｇｈ”レベルにする（図８のＣの時点）。次いで、上りデータ送信用クロックラッチ回路３３が、基準クロックラッチ信号１１の”Ｈｉｇｈ”レベルを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｌｏｗ”レベルにする（図８のＤの時点）。その後、本来の基準クロック１の立ち上がりエッジが入力され、基準クロックラッチ回路３１が、その入力タイミングで基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする（図８のＥの時点）。
【００６６】
上記の場合、ノイズＮの発生以降は、位相比較器３における位相比較対象クロックの位相差は、基準クロック１のクロック周期の１／２より大きくなる。具体的には、図９に示すように、ノイズＮの発生以降は、位相比較器３は、入力された基準クロック１の立ち上がりエッジと、次回入力される上りデータ送信用クロック２の立ち上がりエッジとの位相比較を行うことになる。この結果、位相比較器３は、基準クロック１のクロック周期の１／２以上の位相差を有する位相比較対象クロックの立ち上がりエッジ同士を位相比較することになり、ＶＣＸＯ７が過剰制御されることになる。
【００６７】
本実施形態のＰＬＬ回路では、上記のようなＶＣＸＯ７における過剰制御を防止するために、ノイズＮの発生以降においても、位相比較器３が基準クロック１のクロック周期の１／２内にある位相比較対象クロックの立ち上がりエッジ同士の位相差を比較するように、位相差検出補正回路１０が位相比較器３における位相比較対象クロックの補正を行う。
【００６８】
図１０に、位相差検出補正回路１０による位相比較対象クロックの補正を伴う位相同期動作の一例を示す。この図１０にも、図８に示した例と同様、基準クロック１と上りデータ送信用クロック２が同期した状態で、基準クロック１に例えば電源電圧変動によってノイズＮが発生した場合の過程が示されている。
【００６９】
図１０を参照すると、基準クロック１にノイズＮが発生すると、まず、位相比較器３が、ノイズＮの立ち上がりエッジを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする（図１０のＡの時点）。この後、上りデータ送信用クロック２の立ち上がりエッジが入力されるので、上りデータ送信用クロックラッチ回路３３が、その入力タイミングで上りデータ送信用クロックラッチ信号１２を”Ｈｉｇｈ”レベルにする（図１０のＢの時点）。次いで、基準クロックラッチ回路３１が、上りデータ送信用クロックラッチ信号１２の”Ｈｉｇｈ”レベルを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｈｉｇｈ”レベルにする（図１０のＣの時点）。そして、上りデータ送信用クロックラッチ回路３３が、基準クロックラッチ信号１１の”Ｈｉｇｈ”レベルを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｌｏｗ”レベルにする（図１０のＤの時点）。
【００７０】
ここまでの動作は、図７のＡ〜Ｄにおける動作と同じである。本実施形態では、さらに位相差検出補正回路１０による以下のような位相比較対象クロックの補正が行われる。
【００７１】
ラッチ信号立ち下がりエッジ間検出回路２２は、上りデータ送信用クロックラッチ信号１２が”Ｌｏｗ”レベルになった時点（図１０のＤの時点）から、ＶＣＸＯ７の出力クロック８に基づいてカウントを開始する。その後、本来の基準クロック１の立ち上がりエッジが入力され、基準クロックラッチ回路３１が、その入力タイミングで基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする（図１０のＥの時点）。ラッチ信号立ち下がりエッジ間検出回路２２は、基準クロックラッチ信号１１が”Ｌｏｗ”レベルになった時点（図１０のＤの時点）でカウントを停止する。図１０に示した例では、ノイズＮ発生後、位相比較対象クロックが誤認識されている状態にあるので、ラッチ信号立ち下がりエッジ間検出回路２２のカウント値は基準クロック１のクロック周期の１／２以内となる。
【００７２】
カウント値が基準クロック１のクロック周期の１／２以内であるので、ラッチ信号立ち下がりエッジ間検出回路２２は、上りデータ送信用クロック入力ラッチ制御信号１４を”Ｈｉｇｈ”レベルにする。上りデータ送信用クロックラッチ回路３３は、上りデータ送信用クロック入力ラッチ制御信号１４が”Ｈｉｇｈ”レベルになると、上りデータ送信用クロックラッチ信号１２を”Ｈｉｇｈ”レベルにする（図１０のＦの時点）。基準クロックラッチ回路３１は、上りデータ送信用クロックラッチ信号１２の”Ｈｉｇｈ”レベルを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｈｉｇｈ”レベルにする（図１０のＧの時点）。上りデータ送信用クロックラッチ回路３３は、基準クロックラッチ信号１１の”Ｈｉｇｈ”レベルを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｌｏｗ”レベルにする（図１０のＨの時点）。このとき、基準クロックラッチ回路３１では、ＡＮＤ回路３４の出力が”Ｌｏｗ”レベルになるが、基準クロックラッチ信号１１は”Ｈｉｇｈ”レベルになっているので出力レベルは変化しない。
【００７３】
上記の後、ラッチ信号立ち下がりエッジ間検出回路２２は、基準クロック入力ラッチ信号１１の立ち下がりエッジを検出し、その検出タイミングで上りデータ送信用クロック入力ラッチ制御信号１４を”Ｌｏｗ”レベルに戻す。この結果、位相誤差信号４が強制的に中間電位とされ、誤った基準クロック１への追従を防止することができる。
【００７４】
上述した位相比較対象クロックの補正動作を、図４に示した構成で説明すると次のようなこととなる。
【００７５】
図１０に示したＥ〜Ｆの間では、基準クロックラッチ回路３１が立ち上がりエッジ入力ラッチ状態にあり、上りデータ送信用クロックラッチ回路３３が立ち上がりエッジ検出状態にある。この状態において、ＡＮＤ回路３２では、一方の入力に供給されている基準クロック入力ラッチ制御信号１３が”Ｈｉｇｈ”レベルになり、他方の入力に供給されている上りデータ送信用クロックラッチ信号１２が”Ｌｏｗ”レベルになるので、その出力は”Ｌｏｗ”レベルになる。また、ＯＲ回路３４では、一方の入力に供給されている基準クロックラッチ信号１１が”Ｌｏｗ”レベルになり、他方の入力に供給されている上りデータ送信用クロック入力ラッチ制御信号１４が”Ｌｏｗ”レベルになるので、その出力は”Ｌｏｗ”レベルになる。
【００７６】
図１０に示したＦの時点において、上りデータ送信用クロック入力ラッチ制御信号１４のレベルが”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルになると、ＯＲ回路３４の出力レベルが”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルになり、上りデータ送信用クロックラッチ回路３３は、立ち上がりエッジ検出状態から立ち上がりエッジ入力ラッチ状態に遷移する。これにより、疑似パルスが挿入された上りデータ送信用クロックラッチ信号１２（図１０に示したＦの時点での立ち上がりエッジに対応する）が、上りデータ送信用クロックラッチ回路３３からＡＮＤ回路３２に入力されることになる。
【００７７】
疑似パルスが挿入された上りデータ送信用クロックラッチ信号１２（ここでは”Ｈｉｇｈ”レベル）の入力によってＡＮＤ回路３２の出力レベルが”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルになると、基準クロックラッチ回路３１では、図１０のＧの時点で立ち上がりエッジ入力ラッチ状態が解除され、図１０のＨの時点で上りデータ送信用クロックラッチ信号１２は”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルになる。
【００７８】
次に、上述した「クロック断を生じた場合」の動作で、クロック断後の基準クロック１と上りデータ送信用クロック２の位相比較対象クロックの位相差が基準クロック１のクック周期の１／２より小さい場合の動作について簡単に説明する。
【００７９】
図１１に示す例は、復旧後の基準クロック１の立ち上がりエッジと上りデータ送信用クロック２の立ち上がりエッジとの間の幅（位相差）が基準クロック１のクック周期の１／２より小さい場合（ラッチ信号でいうと、クック周期の１／２より大きい場合）の動作例である。
【００８０】
図１１を参照すると、基準クロック１のクロック断後、基準クロック１の復旧までに上りデータ送信用クロック２が位相比較器３に入力されるので、上りデータ送信用クロックラッチ回路３３は、その上りデータ送信用クロック２の立ち上がりエッジを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｈｉｇｈ”レベルにする（図１１のＡの時点）。この入力ラッチ状態が、クロック切り替え後に基準クロック１が入力されるまで維持される。
【００８１】
クロック切り替え後に基準クロック１が入力されると、基準クロックラッチ回路３１が基準クロック１の立ち上がりエッジを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｌｏｗ”レベルにする（図１１のＢの時点）。次いで、上りデータ送信用クロックラッチ回路３３が、基準クロックラッチ信号１１の”Ｌｏｗ”レベルを検出し、その検出タイミングで上りデータ送信用クロックラッチ信号１２を”Ｌｏｗ”レベルにする（図１１のＣの時点）。そして、基準クロックラッチ回路３１が、上りデータ送信用クロックラッチ信号１２の”Ｌｏｗ”レベルを検出し、その検出タイミングで基準クロックラッチ信号１１を”Ｈｉｇｈ”レベルにする（図１１のＤの時点）。
【００８２】
上記の図１１のＤの時点、すなわち、基準クロックラッチ信号１１が”Ｈｉｇｈ”レベルになった時点から、ラッチ信号立ち上がりエッジ間検出回路２１がＶＣＸＯ７の出力クロック８に基づいてカウントを開始する。その後、上りデータ送信用クロック２の立ち上がりエッジが入力され、その立ち上がりエッジ入力に応じて上りデータ送信用クロックラッチ信号１２が”Ｈｉｇｈ”レベルになる（図１１のＥの時点）。ラッチ信号立ち上がりエッジ間検出回路２１は、上りデータ送信用クロックラッチ信号１２が”Ｈｉｇｈ”レベルになった時点（図１１のＥの時点）でカウントを停止する。このときのラッチ信号立ち上がりエッジ間検出回路２１のカウント値（Ｄの時点からＥの時点までの間の幅）は、基準クロック１のクロック周期の１／２より大きい。
【００８３】
カウント値が基準クロック１のクロック周期の１／２より大きいので、ラッチ信号立ち上がりエッジ間検出回路２１は、基準クロック入力ラッチ制御信号１３を”Ｌｏｗ”レベルのまま維持する。この場合は、位相差検出補正回路１０による位相比較対象クロックの補正なしに、位相比較器３は、そのまま基準クロック１と上りデータ送信用クロック２の位相比較を行う。
【００８４】
（他の実施形態）
図１２は、本発明の他の実施形態であるＰＬＬ回路の構成を示すブロック図である。このＰＬＬ回路は、位相比較器３、ループフィルタ５、ＶＣＸＯ７および分周器９からなるＰＬＬ機能部１５と、位相比較器３における位相比較対象クロックを補正するための、２つのＡＮＤ回路１０２、１０３および位相検出補正回路１０１とを有する。ＰＬＬ機能部１５の部分は、位相比較器３が基準クロック１と上りデータ送信用クロック２の立ち上がりエッジ間の位相差信号１０６を位相検出補正回路１０１に供給するようになっている以外は、図１に示したものと基本的には同じ構成である。図１２中、図１に記載したものと同じものには同じ符号を付している。
【００８５】
位相検出補正回路１０１は、クロック断やノイズが生じて、基準クロック１と上りデータ送信用クロック２の位相差が基準クロック１のクロック周期の１／２以上になった場合は、ＶＣＸＯ７への入力制御電圧が所定の電位（中間電位）となるように強制的に制御する（位相比較対象クロックの補正）。その構成は、図１３に示すように、２つの補正制御回路１２０、１２１からなる。補正制御回路１２０、１２１には、それぞれ位相差信号１０６、基準クロック１および上りデータ送信用クロック２が入力されている。
【００８６】
補正制御回路１２０は、位相差信号１０６の立ち上がりエッジを検出した後に上りデータ送信用クロック２の立ち上がりエッジが入力された場合は、その上りデータ送信用クロック２の立ち上がりエッジの直後に、基準クロック１に”Ｌｏｗ”レベルを出力するような補正パルス１０４を出力する。また、補正制御回路１２０は、位相差信号１０６の立ち上がりエッジを検出した後に上りデータ送信用クロック２の立ち下がりエッジを検出した場合は、回路内にリセットがかかり、その後にデータ送信用クロック２の立ち上がりエッジが入力されても補正パルス１０４を出力しないようになっている。
【００８７】
補正制御回路１２１は、位相差信号１０６の立ち上がりエッジを検出した後に基準クロック１１の立ち上がりエッジが入力された場合には、その基準クロック１１の立ち上がりエッジの直後に、上りデータ送信用クロック２に”Ｌｏｗ”レベルを出力するような補正パルス１０５を出力する。また、補正制御回路１２１は、位相差信号１０６の立ち上がりエッジを検出した後に基準クロック１の立ち下がりエッジを検出した場合は、回路内にリセットがかかり、その後に基準クロック１の立ち上がりエッジが入力されても補正パルス１０５を出力しないようになっている。
【００８８】
ＡＮＤ回路１０２は、一方の入力に位相検出補正回路１０１からの補正パルス１０４が供給され、他方の入力に基準クロック１が供給されており、これら入力の論理積をとったものを位相比較器３の一方の入力に供給する。ＡＮＤ回路１０３は、一方の入力に位相検出補正回路１０１からの補正パルス１０５が供給され、他方の入力に上りデータ送信用クロック２が供給されており、これら入力の論理積をとったものを位相比較器３の他方の入力に供給する。
【００８９】
位相比較器３は、基準クロック１の立ち上がりエッジと上りデータ送信用クロック信号２の立ち上がりエッジの間の位相差を検出し、その検出結果に応じた位相誤差信号４および位相差信号１０６を出力する。ここでは、位相比較器３は、位相差比較対象クロックの立ち上がりエッジの順番に関係なく、それら信号の位相差に応じた”Ｌｏｗ”レベルのパルスを位相差信号１０６として出力するようになっている。
【００９０】
本実施形態では、位相比較器３から入力される位相差信号１０６の立ち上がりエッジと、基準クロック１および上りデータ送信用クロック信号２の立ち上がりエッジとの関係に基づいて、位相検出補正回路１０１による位相比較対象クロックの補正が行われる。
【００９１】
以下、本実施形態のＰＬＬ回路における位相検出補正回路１０１による位相比較対象クロックの補正について、クロック断を生じた場合とノイズが発生した場合に分けて説明する。
【００９２】
（クロック断を生じた場合の動作）
図１４は、クロック断を生じた場合の位相比較対象クロックの補正動作を説明するためのタイミングチャートである。図１４に示す例では、基準クロック１と上りデータ送信用クロック２が同期した状態において基準クロック１のクロック断を生じてクロック切り替えが行われる過程が示されている。
【００９３】
図１４を参照すると、位相差信号１０６が”Ｈｉｇｈ”レベルに戻った後に、基準クロック１のクロック断が生じている。このクロック断後、その復旧までに上りデータ送信用クロック２が位相比較器３に入力されているので、位相比較器３は、その上りデータ送信用クロック２の立ち上がりエッジを検出し、その検出タイミングで位相差信号１０６を”Ｌｏｗ”レベルにする。この状態が、クロック切り替え後に基準クロック１が入力されるまで維持される。
【００９４】
クロック切り替え後に基準クロック１が入力されると、位相比較器３は、基準クロック１の立ち上がりエッジを検出し、その検出タイミングで位相差信号１０６を”Ｈｉｇｈ”レベルにする（図１４のＡの時点）。その後、上りデータ送信用クロック２の立ち上がりエッジが入力されるので、位相比較器３は、その立ち上がりエッジを検出し、その検出タイミングで位相差信号１０６を”Ｌｏｗ”レベルにする（図１４のＢの時点）。
【００９５】
上記の図１４のＢの時点で、位相差信号１０６の立ち上がりエッジを検出した後に上りデータ送信用クロック２の立ち上がりエッジが入力されることになるので、補正制御回路１２０が、上りデータ送信用クロック２の対応する立ち上がりエッジの直後に、基準クロック１に”Ｌｏｗ”レベルのパルスを出力するような補正パルス１０４を出力する。この補正パルス１０４により、基準クロック１の、上りデータ送信用クロック２の対応する立ち上がりエッジの直後に”Ｌｏｗ”レベルのパルスが挿入されることになる（図１４のＣの時点）。位相比較器３は、基準クロック１に挿入された補正パルス１０４の立ち上がりエッジを検出すると、その検出タイミングで位相差信号１０６を”Ｈｉｇｈ”レベルにする（図１４のＤの時点）。このような制御によって、位相誤差信号４が強制的に中間電位とされ、誤った基準クロック１への追従を防止することができる。
【００９６】
なお、位相差信号１０６の立ち上がりエッジを検出した後に基準クロック１の立ち上がりエッジが検出される場合は、補正制御回路１２１が、その基準クロック１１の立ち上がりエッジの直後に、上りデータ送信用クロック２に”Ｌｏｗ”レベルを出力するような補正パルス１０５を出力することになる。この場合は、位相比較器３は、上りデータ送信用クロック２に挿入された補正パルス１０６の立ち上がりエッジを検出し、その検出タイミングで位相差信号１０６を”Ｈｉｇｈ”レベルにする。このような制御によって、位相誤差信号４が強制的に中間電位とされ、誤った基準クロック１への追従を防止することができる。
【００９７】
（ノイズが生じた場合の動作）
次に、基準クロック１と上りデータ送信用クロック２が同期した状態で、基準クロック１に例えば電源電圧変動によってノイズが発生した場合の、補正動作について説明する。図１５に、そのようなノイズが発生した場合の動作を示すタイミングチャートを示す。
【００９８】
図１５を参照すると、基準クロック１にノイズＮが発生すると、位相比較器３は、そのノイズＮの立ち上がりエッジを検出し、その検出タイミングで位相差信号１０６を”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルにする（図１５のＡの時点）。続いて、上りデータ送信用クロック２の立ち上がりエッジが入力されると、位相比較器３はその入力タイミングで位相差信号１０６を”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルにする（図１５のＢの時点）。さらに続いて、基準クロック１の立ち上がりエッジが入力されると、位相比較器３はその入力タイミングで位相差信号１０６を”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルにする（図１５のＣの時点）。
【００９９】
図１５のＣの時点で、位相差信号１０６の立ち上がりエッジを検出した後に基準クロック１の立ち上がりエッジが入力されることになるので、補正制御回路１２１が、基準クロック１の対応する立ち上がりエッジの直後に、上りデータ送信用クロック２に”Ｌｏｗ”レベルのパルスを出力するような補正パルス１０５を出力する。この補正パルス１０５により、上りデータ送信用クロック２の、基準クロック１の対応する立ち上がりエッジの直後に”Ｌｏｗ”レベルのパルスが挿入されることになる（図１５のＤの時点）。位相比較器３は、上りデータ送信用クロック２に挿入された補正パルス１０４の立ち上がりエッジを検出すると、その検出タイミングで位相差信号１０６を”Ｈｉｇｈ”レベルにする（図１５のＥの時点）。このような制御によって、位相誤差信号４が強制的に中間電位とされ、誤った基準クロック１への追従を防止することができる。
【０１００】
なお、基準クロック１の立ち上がりエッジを検出した後に上りデータ送信用クロック２の立ち上がりエッジが検出される場合は、補正制御回路１２０が、その上りデータ送信用クロック２の立ち上がりエッジの直後に、基準クロック１に”Ｌｏｗ”レベルを出力するような補正パルス１０４を出力することになる。この場合は、位相比較器３は、基準クロック１に挿入された補正パルス１０６の立ち上がりエッジを検出し、その検出タイミングで位相差信号１０６を”Ｈｉｇｈ”レベルにする。これにより、位相誤差信号４が強制的に中間電位とされ、誤った基準クロック１への追従を防止することができる。
【０１０１】
次に、上述した「クロック断を生じた場合の動作」で、クロック断後の基準クロック１と上りデータ送信用クロック２の位相比較対象クロックの位相差が基準クロック１のクック周期の１／２以内である場合の動作について簡単に説明する。
【０１０２】
図１６に示す例は、復旧後の基準クロック１の立ち上がりエッジと上りデータ送信用クロック２の立ち上がりエッジとの間の幅（位相差）が基準クロック１のクック周期の１／２以上の場合の動作例である。
【０１０３】
図１６を参照すると、基準クロック１のクロック断後、基準クロック１の復旧までに上りデータ送信用クロック２が位相比較器３に入力されるので、位相比較器３は、その上りデータ送信用クロック２の立ち上がりエッジを検出し、その検出タイミングで位相差信号１０６を”Ｌｏｗ”レベルにする（図１６のＡの時点）。この状態が、クロック切り替え後に基準クロック１が入力されるまで維持される。
【０１０４】
クロック切り替え後に基準クロック１が入力されると、位相比較器３は、その基準クロック１の立ち上がりエッジを検出し、その検出タイミングで位相差信号１０６を”Ｈｉｇｈ”レベルにする（図１６のＢの時点）。その後、上りデータ送信用クロック２の立ち上がりエッジが入力されるので、位相比較器３は、その立ち上がりエッジを検出し、その検出タイミングで位相差信号１０６を”Ｌｏｗ”レベルにする（図１６のＣの時点）。
【０１０５】
図１６の例では、位相差信号１０６の立ち上がりエッジを検出（図１６のＢの時点）した後に上りデータ送信用クロック２の立ち下がりエッジが入力されている。よって、この場合は、補正制御回路１２０は、その上りデータ送信用クロック２の立ち下がりエッジの入力により回路内にリセットかかり、補正パルス１０４は出力されない。同様に、図１６のＢの時点で位相差信号１０６の立ち上がりエッジを検出した後に基準クロック１の立ち下がりエッジが入力されているので、補正制御回路１２１は、その基準クロック１の立ち下がりエッジの入力により回路内にリセットかかり、補正パルス１０５は出力されない。この結果、位相比較器３では、位相差検出補正回路１０による位相比較対象クロックの補正が行われることなしに、そのまま位相比較が行われる。
【０１０６】
以上説明した各実施形態は、本発明のＰＬＬ回路の一例であり、その構成は、基準クロック１と上りデータ送信用クロック２の位相差が基準クロック１のクロック周期の１／２より大きくなった場合に、ＶＣＸＯ７への入力制御電圧が所定の電位（中間電位）となるように強制的に制御する（位相比較対象クロックの補正）ことができるのであれば、設計に応じて種々変更可能である。
【０１０７】
【発明の効果】
以上説明したように、本発明によれば、クロック断やノイズが生じた場合のＶＣＸＯの過剰制御を防ぐことができ、これにより位相同期までの時間が従来のものに比べて短くなる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態であるＰＬＬ回路の構成を示すブロック図である。
【図２】（ａ）はクロック断の一例を説明するためのタイミングチャート、（ｂ）は図１に示すＰＬＬ回路における位相比較対象クロックの補正の一例を説明するためのタイミングチャートである。
【図３】図１に示す位相差検出補正回路の具体的な構成を示すブロック図である。
【図４】図１に示す位相比較器の内部構成の一例を示すブロック図である。
【図５】図１に示すＰＬＬ回路の、クロック断が生じた場合における位相比較対象クロックの補正を伴わない場合の動作を説明するためのタイミングチャートである。
【図６】図５に示す動作における位相比較対象クロックのずれを説明するためのタイミングチャートである。
【図７】図１に示すＰＬＬ回路の、クロック断が生じた場合における位相比較対象クロックの補正動作を説明するためのタイミングチャートである。
【図８】図１に示すＰＬＬ回路の、ノイズが発生した場合における位相比較対象クロックの補正を伴わない場合の動作を説明するためのタイミングチャートである。
【図９】図８に示す動作における位相比較対象クロックのずれを説明するためのタイミングチャートである。
【図１０】図１に示すＰＬＬ回路の、ノイズが発生した場合における位相比較対象クロックの補正を説明するためのタイミングチャートである。
【図１１】図１に示すＰＬＬ回路の、クロック断が生じた場合における、基準クロックと上りデータ送信用クロックの位相差が基準クロックのクック周期の１／２より小さい場合の動作を説明するためのタイミングチャートである。
【図１２】本発明の他の実施形態であるＰＬＬ回路の構成を示すブロック図である。
【図１３】図１２に示すＰＬＬ回路の位相差検出補正回路の具体的な構成を示すブロック図である。
【図１４】図１２に示すＰＬＬ回路の、クロック断を生じた場合の位相比較対象クロックの補正動作を説明するためのタイミングチャートである。
【図１５】図１２に示すＰＬＬ回路の、ノイズが発生した場合の位相比較対象クロックの補正動作を説明するためのタイミングチャートである。
【図１６】図１２に示すＰＬＬ回路の、クロック断が生じた場合における、基準クロックと上りデータ送信用クロックの位相差が基準クロックのクック周期の１／２より小さい場合の動作を説明するためのタイミングチャートである。
【図１７】従来のＰＬＬ回路における、クロック断が生じた場合の位相比較対象クロックのずれを説明するためのタイミングチャートである。
【符号の説明】
１、１０１  基準クロック
２  上りデータ送信用クロック
３  位相比較器
４  位相誤差信号
６  電圧制御信号
７  ＶＣＸＯ
８  出力クロック
９  分周器
１０  位相差検出補正回路
１１  基準クロックラッチ信号
１２  上りデータ送信用クロックラッチ信号
１３  基準クロック入力ラッチ制御信号
１４  上りデータ送信用クロック入力ラッチ制御信号
２１  ラッチ信号立ち上がりエッジ間検出回路
２２  ラッチ信号立ち下がりエッジ間検出回路
３１  基準クロックラッチ回路
３２、１０２、１０３  ＡＮＤ回路
３３  上りデータ送信用クロックラッチ回路
３４  ＯＲ回路
３５  スリーステート
１０４  １０５  補正パルス
１２０、１２１  補正制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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