(57)【要約】【課題】２６６ＭＨｚ　ＣＬＫ時のみならず、２００ＭＨｚ　ＣＬＫ時にも動作可能な、レジスタを持たないメモリコマンド、アドレスシステム及びメモリモジュールの提供。【解決手段】モジュール１上に搭載したＰＬＬ回路３を介して、ＤＲＡＭ２にシグナルインテグリティ（Ｓｉｇｎａｌ　ｉｎｔｅｇｒｉｔｙ）の良いクロック信号を供給し、チップセット１からのＣＡ信号の送出タイミングを制御、あるいは、ＰＬＬ回路３がＤＲＡＭ２に供給するクロック信号ＣＬＫｄのタイミングを制御し、ＤＲＡＭ２におけるクロック信号ＣＬＫｄに対するＣＡ信号のセットアップ時間とホールド時間のマージンを等しくしており、２６６ＭＨｚ　ＣＬＫ動作も可能とされており、２６６ＭＨｚと２００ＭＨｚの両方で用いられる場合には、２６６ＭＨｚ　ＣＬＫの１周期に相当する３７５０ｐｓを用いてチップセット１からのＣＡ信号の送出タイミング、又はクロック信号ＣＬＫｄのタイミングを制御して、２００ＭＨｚ時でも、最小マージンは、２６６ＭＨｚ時と同等以上に確保しているので１種類のモジュールを用意するだけで済む。【選択図】図１
2004078657.tif 000002
【特許請求の範囲】
【請求項１】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記ＣＡ信号をラッチする、メモリシステムにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれに入力される前記第１、第２のクロック信号のタイミングが合わせられており、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記チップセットからのＣＡ信号の出力タイミングを制御する手段を備え、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記ＰＬＬ回路までの前記第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号の周期、
として、
前記チップセットからの前記ＣＡ信号の出力タイミングの後ろ倒し量Ｂが、式、
Ｂ　＝　ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　　…（Ａ１）
となるように設定されている、ことを特徴とするメモリシステム。
【請求項２】
前記チップセットからのＣＡ信号の出力タイミングを制御する手段が、
前記第１のクロック信号の１周期（ｔＣＫ）をＮ（ただし、Ｎは２以上の正整数）分割した刻み（ｔＣＫ／Ｎ）を時間分解能として有し、それぞれが前記刻みのｊ倍（ただし、ｊは０からＮ−１の整数）の遅延時間のＮ個の経路から成る遅延回路と、
入力される選択制御信号に基づき、前記遅延回路のＮ個の経路のうちの１つを選択する選択回路と、
を備え、
前記ＣＡ信号は、前記遅延回路に供給され、前記遅延回路のＮ個の経路のうち、前記式（Ａ１）の前記後ろ倒し量Ｂに最も近い値を持つ経路が前記選択回路で選択されて出力される、ことを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記チップセットからのＣＡ信号の出力タイミングを制御する手段が、
前記第１のクロック信号の１周期（ｔＣＫ）をＮ（ただし、Ｎは２以上の正整数）分割した刻み分それぞれ位相がシフトされている、Ｎ相のクロック信号を発生するＮ相クロック発生器と、
前記Ｎ相クロック発生器から出力されるＮ相のクロック信号を入力し、入力される選択制御信号に基づき、前記Ｎ相のクロック信号の１つのクロック信号を選択して出力する選択回路と、
前記選択回路から出力されるクロック信号を入力し、前記入力したクロック信号に基づき、前記ＣＡ信号をサンプルして出力するフリップフロップと、
を備え、
前記選択回路では、前記選択制御信号に基づき、前記Ｎ相のクロック信号のうち、前記フリップフロップに供給されるクロック信号として、前記式（Ａ１）で規定される後ろ倒し量Ｂに最も近い値だけ元のクロック信号から位相がシフトしたクロック信号を出力する、ことを特徴とする請求項１記載のメモリシステム。
【請求項４】
位相同期ループ回路（「ＰＬＬ回路」という）と、少なくとも１つのメモリデバイスとを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される第２のクロック信号（ＣＬＫｄ）を入力し、前記ＣＡ信号を前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれに入力される前記第１、第２のクロック信号のタイミングが合わせられている、ことを特徴とするメモリモジュール。
【請求項５】
位相同期ループ回路（「ＰＬＬ回路」という）と、少なくとも１つのメモリデバイスを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバック時間と、前記ＰＬＬ回路の出力端から前記メモリデバイスの入力端までの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムとが合わせられている、ことを特徴とするメモリモジュール。
【請求項６】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、及び、少なくとも１つのメモリデバイスを有するメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）と、を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記ＣＡ信号をラッチする、メモリシステムにおいて、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイムと、前記ＰＬＬ回路の出力端から前記メモリデバイスの入力端までの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムと、を制御する手段を備え、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの前記第１のクロック信号の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上のメモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、
前記ＰＬＬ回路の入力部の前記第１のクロック信号（ＣＬＫ）に対して、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）の前倒し量Ｇが、式、
Ｇ＝　０．５×ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　　　…（Ａ２）
となるように設定されている、ことを特徴とするメモリシステム。
【請求項７】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、及び、少なくとも１つのメモリデバイスを有するメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記ＣＡ信号をラッチする、メモリシステムにおいて、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号の周期、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
Ｆｅｅｄｂａｃｋ＿ｔｉｍｅを、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイム、
として、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅが、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　Ｆｅｅｄｂａｃｋ＿ｔｉｍｅ　−　（０．５×ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）　　…（Ａ３）
を満たすように設定され、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように設定されている、ことを特徴とするメモリシステム。
【請求項８】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、及び、少なくとも１つのメモリデバイスを有するメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記ＣＡ信号をラッチする、メモリシステムにおいて、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号の周期、
として、
前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長が、前記ＰＬＬ回路の出力端と入力端間のフィードバックループにおけるフィードバック時間に相当する配線長よりも、式、
［（０．５×ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）］／（単位長当りの信号伝播遅延時間）　　　…（Ａ４）
で与えられる長さだけ短くされ、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように設定されている、ことを特徴とするメモリシステム。
【請求項９】
位相同期ループ回路（「ＰＬＬ回路」という）と、少なくとも１つのメモリデバイスとを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される第２のクロック信号（ＣＬＫｄ）を入力し、前記ＣＡ信号を前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイムと、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号のフライトライムを制御する手段を備え、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号の周期、
として、
前記ＰＬＬ回路の入力部の前記第１のクロック信号（ＣＬＫ）に対して、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）の前倒し量Ｇが、式
Ｇ　＝　０．５×ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　　…（Ａ５）
を満たすように設定されている、ことを特徴とするメモリモジュール。
【請求項１０】
位相同期ループ回路（「ＰＬＬ回路」という）と、少なくとも１つのメモリデバイスとを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される第２のクロック信号（ＣＬＫｄ）を入力し、前記ＣＡ信号を前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号の周期、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
Ｆｅｅｄｂａｃｋ＿ｔｉｍｅを、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイム、
として、ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅが、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　Ｆｅｅｄｂａｃｋ＿ｔｉｍｅ　−　（０．５×ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）　　…（Ａ６）
を満たすように設定され、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように設定されている、ことを特徴とするメモリモジュール。
【請求項１１】
位相同期ループ回路（「ＰＬＬ回路」という）と、少なくとも１つのメモリデバイスとを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される第２のクロック信号（ＣＬＫｄ）を入力し、前記ＣＡ信号を前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号の周期、
として、
前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長が、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイム相当の配線長よりも、式、
［（０．５×ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）］／（単位長当りの信号伝播遅延時間）　　…（Ａ７）
で与えられる長さだけ短くされ、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように設定されている、ことを特徴とするメモリモジュール。
【請求項１２】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、及び、少なくとも１つのメモリデバイスを有するメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記ＣＡ信号をラッチする、メモリシステムにおいて、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記ＰＬＬ回路におけるフィードバックループのフィードバックタイムと、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムを制御する手段を備え、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
として、
前記ＰＬＬ回路の入力部における前記第１のクロック信号（ＣＬＫ）に対する、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）の後ろ倒し量Ｂが、式、
Ｂ＝ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　　…（Ａ８）
を満たすように設定されている、ことを特徴とするメモリシステム。
【請求項１３】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、及び、少なくとも１つのメモリデバイスを有するメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記ＣＡ信号をラッチする、メモリシステムにおいて、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
Ｆｅｅｄｂａｃｋ＿ｔｉｍｅを、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイム、
として、ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅが、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　Ｆｅｅｄｂａｃｋ＿ｔｉｍｅ　＋　（ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）…（Ａ９）
を満たすように設定されており、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように設定されている、ことを特徴とするメモリシステム。
【請求項１４】
チップセットと、
位相同期ループ回路（「ＰＬＬ回路」という）、及び、少なくとも１つのメモリデバイスを有するメモリモジュールと、
を備え、
前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、
前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記ＣＡ信号をラッチする、メモリシステムにおいて、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイムとして、
前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長が、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイム相当の配線長よりも、式、
［（ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）］／（単位長当りの信号伝播遅延時間）…（Ａ１０）
で与えられる長さだけ長くされ、
前記メモリデバイスにおける、前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように設定されている、ことを特徴とするメモリシステム。
【請求項１５】
位相同期ループ回路（「ＰＬＬ回路」という）と、少なくとも１つのメモリデバイスとを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される第２のクロック信号（ＣＬＫｄ）を入力し、前記ＣＡ信号を前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記ＰＬＬ回路のフィードバックループのフィードバックタイムと、前記第２のクロック信号（ＣＬＫｄ）のフライトタイムを制御する手段を備え、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
として、
前記ＰＬＬ回路の入力部に入力される前記第１のクロック信号（ＣＬＫ）に対して、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）の後ろ倒し量Ｂが、式、
Ｂ＝ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　　…（Ａ１１）
を満たすように設定されている、ことを特徴とするメモリモジュール。
【請求項１６】
位相同期ループ回路（「ＰＬＬ回路」という）と、少なくとも１つのメモリデバイスとを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される第２のクロック信号（ＣＬＫｄ）を入力し、前記ＣＡ信号を前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号の周期、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイム、
Ｆｅｅｄｂａｃｋ＿ｔｉｍｅを、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイム、
として、式、
ＣＬＫｄ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　＝　Ｆｅｅｄｂａｃｋ＿ｔｉｍｅ　＋　（ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）…（Ａ１２）
を満たすように設定され、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように設定されている、ことを特徴とするメモリモジュール。
【請求項１７】
位相同期ループ回路（「ＰＬＬ回路」という）と、少なくとも１つのメモリデバイスとを有し、
メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受けるメモリモジュールであって、
前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、
前記メモリデバイスでは、前記ＰＬＬ回路から出力される第２のクロック信号（ＣＬＫｄ）を入力し、前記ＣＡ信号を前記第２のクロック信号（ＣＬＫｄ）に基づきラッチするメモリモジュールにおいて、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
として、
前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）の配線長が、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイム相当の配線長よりも、式、
［（ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ）］／（単位長当りの信号伝播遅延時間）
…（Ａ１３）
で与えられる長さだけ長くされ、
前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように設定されている、ことを特徴とするメモリモジュール。
【請求項１８】
クロック周波数が２００ＭＨｚ以上とされている、ことを特徴とする請求項１乃至３、６乃至８、１２乃至１４のいずれか一に記載のメモリシステム。
【請求項１９】
クロック周波数２００ＭＨｚとクロック周波数２６６ＭＨｚの両方で動作させる場合に、前記クロック周期ｔＣＫを３７５０ｐｓに設定して、タイミング制御が行われる、ことを特徴とする請求項１乃至３、６乃至８のいずれか一に記載のメモリシステム。
【請求項２０】
クロック周波数２００ＭＨｚとクロック周波数２６６ＭＨｚの両方で動作させる場合に、２００ＭＨｚと２６６ＭＨｚのいずれにも設定自在とされ、タイミング制御が行われる、ことを特徴とする請求項１２乃至１４のいずれか一に記載のメモリシステム。
【請求項２１】
クロック周波数が２００ＭＨｚ以上とされている、ことを特徴とする請求項４、５、９、１０、１５乃至１７のいずれか一に記載のメモリモジュール。
【請求項２２】
クロック周波数２００ＭＨｚとクロック周波数２６６ＭＨｚの両方で動作させる場合に、前記クロック周期ｔＣＫを３７５０ｐｓに設定して、タイミング制御が行われる、ことを特徴とする請求項４、５、９、１０のいずれか一に記載のメモリモジュール。
【請求項２３】
クロック周波数２００ＭＨｚとクロック周波数２６６ＭＨｚの両方で動作させる場合に、２００ＭＨｚと２６６ＭＨｚのいずれにも設定自在とされ、タイミング制御が行われる、ことを特徴とする請求項１５乃至１７のいずれか一に記載のメモリモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリシステムにおけるコマンド、アドレスシステム（「ＣＡシステム」と略記する）に関し、特に、コマンド、アドレス信号（「ＣＡ信号」と略記する）とラッチし、該ＣＡ信号をメモリデバイスに供給するレジスタ（Ｒｅｇｉｓｔｅｒ）をメモリモジュール上に搭載しないシステム及びメモリモジュールに関する。
【０００２】
【従来の技術】
従来より、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）のＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）−Ｉシステムのうち、小容量のシステムにおいては、メモリモジュール上に、チップセットからのＣＡ信号をラッチし、ラッチしたＣＡ信号を内部バスを介してメモリデバイスに供給するＣＡレジスタ（Ｒｅｇｉｓｔｅｒ）や、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を搭載しないＣＡバス方式が用いられている。
【０００３】
図２０は、従来の、ＤＤＲ−Ｉシステムの中で、非バッファ駆動型（Ｕｎｂｕｆｆｅｒｅｄ）のＤＩＭＭ（Ｄｕａｌ　Ｉｎ−ｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）に用いられるＣＡバス構成の一例を示す図である。図２０に示すように、メモリモジュール（単に「モジュール」ともいう）１０と、モジュール１０上のＤＲＡＭ２０−１〜２０−と、チップセット（図示せず）を有し、チップセット（図示せず）から出力される３対のクロック信号（ＣＬＫ０、ＣＬＫ１、ＣＬＫ２）と、ＣＡ信号を受けて動作する。
【０００４】
チップセットから３対のクロック信号ＣＬＫ０、ＣＬＫ１、ＣＬＫ２を、メモリモジュール１０に入力し、そのうちの１対のクロック信号ＣＬＫを、図２１に示すように、等長配線で、例えば６個のＤＲＡＭに供給する。各ＤＲＡＭでは、クロック信号ＣＬＫを用いて、チップセットから出力されるＣＡ信号をラッチする。
【０００５】
クロック信号ＣＬＫのタイミングは、ＤＲＡＭの各入力部でできるだけ、同じ位相になるようにしている。また、ＣＡ信号が各ＤＲＡＭの入力部で、できるだけスキューが発生しないように、等長配線となるように布線されている。
【０００６】
図２２は、図２０に示した従来のメモリシステムの動作を説明するためのタイミングチャートである。チップセットのクロック信号の出力部において（ＣＬＫｏｕｔ＠Ｃｈｉｐｓｅｔ）、クロック信号（ＣＬＫ）の立ち上がりが、ＣＡ信号の真中に位置している（ＣＡｏｕｔ＠Ｃｈｉｐｓｅｔのタイミングｔ０参照）。そして、チップセットからのクロック信号（ＣＬＫ）は２６００ｐｓ（ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ）かかって、ＤＲＡＭに到着し（すなわちＣＬＫｏｕｔ＠Ｃｈｉｐｓｅｔの立ち上がりからＣＬＫｄ＠ＤＲＡＭの立ち上がりまでの伝搬遅延時間が２６００ｐｓ）、ＣＡ信号は２８００ｐｓ（ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ）かかって、ＤＲＡＭに到着している（すなわちＣＡｏｕｔ＠ＣｈｉｐｓｅｔからＣＡｉｎ＠ＤＲＡＭまでの伝搬遅延時間が２８００ｐｓ）。ＤＲＡＭ２０に到着したＣＡ信号（ＣＡｉｎ＠ＤＲＡＭ）を、ＤＲＡＭに到着したクロック信号（ＣＬＫｄ）の、例えば立ち上がりエッジでラッチして、ＤＲＡＭに取り込む。
【０００７】
クロック動作周波数が１００ＭＨｚの世代では、このタイミングで、安定した動作が保証できていた。即ち、ＤＲＡＭの入力部において、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間を、ほぼ半周期の３５５０ｐｓ確保できており、動作上、問題なかった。
【０００８】
このように、低速で、小容量のシステムにおいては、メモリモジュール上に、ＰＬＬ回路やレジスタを搭載しなくても、それなりのシグナルインテグリティ（Ｓｉｇｎａｌ　ｉｎｔｅｇｒｉｔｙ）を得ることができる。また、タイミングマージン的にも、問題はなく、安価なシステムを構築できた。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述したような、ＰＬＬ回路やレジスタを搭載しない従来のメモリシステムにおいては、以下に記載するような問題点を有している。
【００１０】
クロック信号（ＣＬＫ）の動作周波数が、例えば２６６ＭＨｚ程度に上がってくると、チップセットから出力されるクロック信号（ＣＬＫ）で直接、ＤＲＡＭを駆動することができなくなる。つまり、良好な、シグナルインテグリティ（Ｓｉｇｎａｌ　ｉｎｔｅｇｒｉｔｙ）が得られなくなる。
【００１１】
また、チップセットから出力されるクロック信号（ＣＬＫ）とＣＡ信号をそのまま用いていたのでは、タイミングバジェット（Ｔｉｍｉｎｇ　ｂｕｄｇｅｔ）が厳しくなる。即ち、本願発明者らは、上記した従来のシステムでは、クロック信号（ＣＬＫ）の周波数として２６６ＭＨｚでの動作が不可能であることを、種々の検討を通して、見出した。
【００１２】
したがって、本発明は、上記問題点に鑑みてなされたものであって、本発明の目的は、メモリモジュール上にＣＡ信号をラッチするレジスタ等を具備せずとも、クロック信号（ＣＬＫ）の動作周波数として、例えば２６６ＭＨｚの場合、及び２００ＭＨｚの双方の周波数で動作可能なメモリシステム及びメモリモジュールを提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために本発明の一つのアスペクトに係るメモリシステムは、チップセットと、位相同期ループ回路（「ＰＬＬ回路」という）、及び、少なくとも１つのメモリデバイスを有する、少なくとも１つのメモリモジュールと、を備え、前記チップセットは、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）を前記メモリモジュールに供給し、前記ＰＬＬ回路は、前記チップセットからの前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスに供給される第２のクロック信号（ＣＬＫｄ）を出力し、前記メモリデバイスは、前記第２のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）に基づき、前記ＣＡ信号をラッチする、メモリシステムにおいて、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれに入力される前記第１、第２のクロック信号のタイミングが合わせられており、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、前記チップセットからのＣＡ信号の出力タイミングを制御する手段を備え、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記ＰＬＬ回路までの前記第１のクロック信号（ＣＬＫ）の平均フライトタイム、ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号の周期、
として、
前記チップセットからの前記ＣＡ信号の出力タイミングの後ろ倒し量Ｂが、式、
Ｂ　＝　ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　　…（Ａ１）
となるように設定されている。
【００１４】
本発明に係るメモリシステムは、別のアスペクトにおいて、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバックタイムと、前記ＰＬＬ回路の出力端から前記メモリデバイスの入力端までの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムと、を制御する手段を備え、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの前記第１のクロック信号の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上のメモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
ｔＣＫを、前記第１のクロック信号（ＣＬＫ）の周期、
として、
前記ＰＬＬ回路の入力部の前記第１のクロック信号（ＣＬＫ）に対して、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）の前倒し量Ｇが、式、
Ｇ＝　０．５×ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　　　…（Ａ２）
となるように設定されている。
【００１５】
本発明に係るメモリシステムは、さらに別のアスペクトにおいて、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、前記ＰＬＬ回路におけるフィードバックループのフィードバックタイムと、前記ＰＬＬ回路から前記メモリデバイスまでの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムを制御する手段を備え、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記ＰＬＬ回路までの第１のクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅを、前記チップセットから前記メモリモジュール上の前記メモリデバイスまでの前記ＣＡ信号の平均フライトタイム、
として、
前記ＰＬＬ回路の入力部における前記第１のクロック信号（ＣＬＫ）に対する、前記メモリデバイスにおける前記第２のクロック信号（ＣＬＫｄ）の後ろ倒し量Ｂが、式、
Ｂ＝ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　　…（Ａ８）
を満たすように設定されている。
【００１６】
また上記目的を達成する本発明の他のアスペクトに係るメモリモジュールは、位相同期ループ回路（「ＰＬＬ回路」という）と、少なくとも１つのメモリデバイスとを有し、メモリモジュール外部のチップセットから出力される、第１のクロック信号（ＣＬＫ）と、前記メモリデバイスへのコマンド／アドレス信号（「ＣＡ信号」という）とを受け、前記ＰＬＬ回路は、前記第１のクロック信号（ＣＬＫ）を入力し、前記メモリデバイスへ供給される第２のクロック信号（ＣＬＫｄ）を出力し、前記メモリデバイスでは、前記ＰＬＬ回路から出力される第２のクロック信号（ＣＬＫｄ）を入力し、前記ＣＡ信号を前記第２のクロック信号（ＣＬＫｄ）に基づきラッチし、前記ＰＬＬ回路の入力部と前記メモリデバイスの入力部にそれぞれに入力される前記第１、第２のクロック信号のタイミングが合わせられている。
【００１７】
本発明の他のアスペクトに係るメモリモジュールにおいては、前記ＰＬＬ回路の出力端と入力端間のフィードバックループのフィードバック時間と、前記ＰＬＬ回路の出力端から前記メモリデバイスの入力端までの前記第２のクロック信号（ＣＬＫｄ）のフライトタイムとが合わせられている。
【００１８】
上記のように構成された本発明は、チップセットが供給するクロック信号のメモリデバイスへの供給を、メモリモジュール上に搭載したＰＬＬ回路を介して行い、良好なシグナル・インテグリティ（Ｓｉｇｎａｌ　ｉｎｔｅｇｒｉｔｙ）を確保している。さらに、チップセットのＣＡ信号の送出タイミングを制御するか、あるいは、ＰＬＬ回路から出力されるクロック信号（ＣＬＫｄ）のタイミングを制御し、メモリデバイスにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンを等しくしている。このため、クロック信号（ＣＬＫ）の周波数として、２６６ＭＨｚでの動作が可能とされている。
【００１９】
また、例えば、２６６ＭＨｚと２００ＭＨｚの両方で用いられる場合には、高い方の周波数の２６６ＭＨｚのクロック信号の１周期ｔＣＫに相当する３７５０ｐｓを用いて、ＣＡ信号の出力タイミング、あるいは、クロック信号（ＣＬＫｄ）のタイミングを制御することで、クロック周波数２００ＭＨｚでの動作時にも、最小マージンは、クロック周波数２６６ＭＨｚで動作時以上を確保することができる。このため、１種類のメモリモジュールを用意するだけで済む。
【００２０】
さらには、ＣＡ信号の出力タイミングを、クロック信号（ＣＬＫ）の周期（ｔＣＫ）に依存するように、即ち、クロック信号（ＣＬＫ）に同期させておく。この場合、クロック周期ｔＣＫが大きくなると、それに従って、ＣＡ信号の出力タイミングの後ろ倒し量を大きくすることができる。よって、周波数が変わった場合のタイミング制御を、用いる周波数で最適とすることができるため、マージンをさらに増加させることができる。
【００２１】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係るメモリシステムは、その一実施の形態において、図１を参照すると、チップセット（４）と、ＰＬＬ回路３と、クロック同期型のＤＲＡＭ等のメモリデバイス（２）を有する、少なくとも１つのメモリモジュール（１）と、を備えている。チップセット（１）は、クロック信号（ＣＬＫ）と、メモリデバイス（２）へのコマンド／アドレス信号（「ＣＡ信号」という）をメモリモジュール（１）に供給する。ＰＬＬ回路（３）は、チップセット（４）からのクロック信号（ＣＬＫ）を入力し、（２）に供給されるクロック信号（ＣＬＫｄ）を出力し、メモリデバイス（２）は、クロック信号（ＣＬＫｄ）を入力し、該クロック信号（ＣＬＫｄ）に基づき、ＣＡ信号をラッチする。ＰＬＬ回路（３）のクロック入力端とメモリデバイス（２）のクロック入力端にそれぞれに入力されるクロック信号（ＣＬＫ、ＣＬＫｄ）のタイミングが合わせられており、メモリデバイス（２）におけるクロック信号（ＣＬＫｄ）に対する前記ＣＡ信号のセットアップマージンとホールドマージンとが等しくなるように、チップセット（４）からのＣＡ信号の出力タイミングを制御され、チップセット（４）からのＣＡ信号の出力タイミングの後ろ倒し量Ｂが、式、
Ｂ　＝　ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ
（ただし、ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅは、チップセット（４）からメモリモジュール（１）上のＰＬＬ回路（３）までのクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅは、チップセット（４）からメモリモジュール（１）上のメモリデバイス（２）までのＣＡ信号の平均フライトタイム、
ｔＣＫは、クロック信号（ＣＬＫ）の周期、である）
となるように設定されている。
【００２２】
また本発明の別の実施の形態において、図１０を参照すると、メモリデバイス（２）におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップマージンとホールドマージンが等しくなるように、ＰＬＬ回路（３）の出力端（Ｆｂｏｕｔ）と入力端（ＦＢｉｎ）間のフィードバックループのフィードバックタイムと、ＰＬＬ回路（３）から前記メモリデバイス（２）の入力端までのクロック信号（ＣＬＫｄ）のフライトタイムとを制御し、ＰＬＬ回路（３）の入力部のクロック信号（ＣＬＫ）に対する、メモリデバイス（２）におけるクロック信号（ＣＬＫｄ）の前倒し量Ｇが、式、
Ｇ＝　０．５×ｔＣＫ　＋　ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅ　−　ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅ
（ただし、ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅは、チップセット（６）からＰＬＬ回路（３）までのクロック信号（ＣＬＫ）の平均フライトタイム、
ＣＡ＿ｆｌｉｇｈｔ＿ｔｉｍｅは、チップセット（６）からメモリモジュール（５）上のメモリデバイス（２）までの前記ＣＡ信号の平均フライトタイム、
ｔＣＫは、クロック信号（ＣＬＫ）の周期、である）
となるように設定されている。
【００２３】
すなわち、この実施の形態においては、ＰＬＬ回路（３）とメモリデバイス（２）の各入力部でクロック信号の位相は異なっており、メモリデバイス入力部において、クロック信号（ＣＬＫｄ）の立ち上がりが、ＣＡ信号の真中に位置するように、ＰＬＬ回路（３）のフィードバックループのフィードバックタイム（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ）と、クロック信号（ＣＬＫｄ）のフライトタイム（ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ）とが制御され、メモリデバイス（２）の入力部のクロック信号（ＣＬＫｄ）のタイミングは、ＰＬＬ回路（３）の入力部でのクロック信号（ＣＬＫ）のタイミングより、Ｇ（ｐｓ）だけ、前倒しされており、メモリデバイス（２）は、前倒しされたクロック信号（ＣＬＫｄ）の立ち上がりエッジで、ＣＡ信号をラッチする。
【００２４】
あるいは、本発明のさらに別の実施の形態においては、図１５を参照すると、ＰＬＬ回路（３）とメモリデバイス（２）の各入力部でクロック信号の位相は異なっており、メモリデバイス入力部において、クロック信号（ＣＬＫｄ）の立ち上がりが、ＣＡ信号の真中に位置するように、ＰＬＬ回路（３）の出力端（ＦＢｏｕｔ）と入力端（ＦＢｉｎ）間のフィードバックループのフィードバックタイムと、クロック信号（ＣＬＫｄ）のフライトタイム（ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ）が制御され、メモリデバイス（２）の入力部のクロック信号（ＣＬＫｄ）のタイミングは、ＰＬＬ回路（３）の入力部でのクロック信号（ＣＬＫ）のタイミングよりも、Ｂ（ｐｓ）だけ、後ろ倒しされ、メモリデバイス（２）は、後ろ倒ししたクロック信号（ＣＬＫｄ）で、ＣＡ信号をラッチする。この後ろ倒し量Ｂは、
後ろ倒し量Ｂ＝ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ　−　ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ
（ただし、ＣＡ　ｆｌｉｇｈｔ　ｔｉｍは、チップセット（６）からメモリモジュール（５）上のメモリデバイス（２）までの前記ＣＡ信号の平均フライトタイム、
ＣＬＫ＿ｆｌｉｇｈｔ＿ｔｉｍｅは、チップセット（６）からＰＬＬ回路（３）までのクロック信号（ＣＬＫ）の平均フライトタイムである）で与えられる。
【００２５】
このように、メモリモジュール上に搭載したＰＬＬ回路（３）を介してメモリデバイス（２）に、シグナルインテグリティ（Ｓｉｇｎａｌ　ｉｎｔｅｇｒｉｔｙ）の良いクロック信号を供給し、チップセットからのＣＡ信号の送出タイミングを制御するか、あるいは、ＰＬＬ回路（３）からメモリデバイス（２）に供給されるクロック信号（ＣＬＫｄ）のタイミングを制御し、メモリデバイス（２）におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンを等しくしており、クロック周波数２６６ＭＨｚでの動作を可能としている。また、クロック周波数２６６ＭＨｚとクロック周波数２００ＭＨｚの両方で用いられる場合には、２６６ＭＨｚ　ＣＬＫの１周期に相当する３７５０ｐｓを用いてチップセット１からのＣＡ信号の送出タイミング、あるいは、ＰＬＬ回路（３）からメモリデバイス（２）に供給されるクロック信号（ＣＬＫｄ）のタイミングを制御して、クロック周波数２００ＭＨｚ動作時でも、最小マージンは、２６６ＭＨｚ時と同等以上に確保しているので１種類のモジュールを用意するだけで済む。
【００２６】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明のメモリシステムの第１の実施例の構成を示す図である。図１を参照すると、本実施例は、チップセット４と、１枚以上のメモリモジュール（単に「モジュール」ともいう）１と、モジュール１上に搭載されている少なくとも１つのＰＬＬ回路３と、複数のＤＲＡＭ２−１〜２−ｎを有し、ＰＬＬ回路３と、複数のＤＲＡＭ２−１〜２−ｎは、チップセット４からモジュール１に供給されるクロック信号（ＣＬＫ）と、コマンド、アドレス信号（「ＣＡ信号」という）を受けて動作する。
【００２７】
本実施例のメモリシステムの動作について説明する。ＰＬＬ回路３は、チップセット４からのクロック信号（ＣＬＫ）を入力し、ＤＲＡＭ２−１〜２−ｎに供給するクロック信号（ＣＬＫｄ）を出力する。ＤＲＡＭ２−１〜２−ｎのそれぞれにおいて、ＰＬＬ回路３から出力されるクロック信号（ＣＬＫｄ）をラッチタイミング信号として、チップセット４から出力されるＣＡ信号をラッチし、ＤＲＡＭ２−１〜２−ｎ内に取り込む。
【００２８】
各ノードにおけるクロック信号（ＣＬＫ）のタイミングは、ＰＬＬ回路３の入力部とＤＲＡＭ２−１〜２−ｎの各入力部でのクロック信号（ＣＬＫ）が同じ位相となるように、ＰＬＬ回路３からＤＲＡＭ２−１〜２−ｎまでの、クロック信号（ＣＬＫｄ）のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）と、ＰＬＬ回路３における出力端子ＦＢｏｕｔから入力端子ＦＢｉｎまでのフィードバックタイム（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ）とを等しくしている。
【００２９】
チップセット４の出力部のＣＡ信号のタイミングは、以下のようにして決定される。
【００３０】
図２は、本発明の第１の実施例において、クロック信号（ＣＬＫ）の周波数が２６６ＭＨｚ（「２６６ＭＨｚ　ＣＬＫ」という）におけるタイミング動作の一例を示す図である。図２を参照すると、ＰＬＬ回路３の入力部でのクロック信号（ＣＬＫｉｎ＠ＰＬＬ）と、ＤＲＡＭ２−１〜２−ｎの入力部でのクロック信号（ＣＬＫｄ＠ＤＲＡＭ）とが同じ位相になっており、それぞれの立ち上がりが、ＤＲＡＭ２−１〜２−ｎの入力部でのＣＡ信号（Ｃａｉｎ＠ＤＲＡＭ）の真中に位置している（図２のタイミングｔＡ）。
【００３１】
チップセット４の出力部におけるＣＡ信号（ＣＡｏｕｔ＠Ｃｈｉｐｓｅｔ）のタイミングは、通常のタイミング（Ｔ１）より、時間Ｂ（ｐｓ）だけ、後ろ倒しされている。通常のタイミング（Ｔ１）は、アドレスの切り換わり目がＴ１、Ｔ２の位置にある。
【００３２】
後ろ倒しされたＣＡ信号は、ＣＡ信号のフライトタイム（ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ）かかって、ＤＲＡＭ２−１〜２−ｎに到着する。
【００３３】
一方、チップセット４が出力されたクロック信号（ＣＬＫ）は、ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅかかって、ＰＬＬ回路３に到達する。ＰＬＬ回路３が出力するクロック信号（ＣＬＫｄ）は、上述したようにＤＲＡＭ２の入力部で、ＰＬＬ回路３の入力部と位相が合うように設定されている。
【００３４】
上述のように、チップセット４が出力するＣＡ信号は、ＣＡ信号のフライトタイム（ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ）かかって、ＤＲＡＭに到着するが、このフライトタイムの値は、チップセット４やモジュール１の製造ばらつきや使用環境状況等によって、ばらつく。図２には、ＣＡ信号のフライトタイムの平均値が示されている。
【００３５】
この実施例では、ＣＡ信号のフライトタイムの平均値の中心に、クロック信号（ＣＬＫｄ）の立ち上がりがくるように、ＣＡ信号の後ろ倒し量Ｂを決める。クロック信号のフライトタイム（ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ）もばらつくが、図２では、平均値で示している。
【００３６】
図２から分かるように、チップセット４からのＣＡ信号の後ろ倒し量Ｂは、以下の式（１）を満たす。
【００３７】
後ろ倒し量Ｂ＋ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ　＋０．５ｔ×ＣＫ
＝０．５ｔ×ＣＫ　＋　ＣＬＫｆｌｉｇｈｔｉｔｍｅ　＋　ｔＣＫ　　　　…（１）
【００３８】
上式を整理すると、
後ろ倒し量Ｂは、
Ｂ＝ｔＣＫ　＋　ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ　−　ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ　…（２）
となる。
【００３９】
数値例で示すと、以下のようになる。２６６ＭＨｚ　ＣＬＫ（クロック周波数２６６ＭＨｚ）で、ｔＣＫ＝３７５０ｐｓ，　ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ＝１４００ｐｓ，　ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ＝２８００ｐｓとすると、上式（２）より、後ろ倒し量Ｂ＝２３５０ｐｓとなる。
【００４０】
図３は、ＣＡ信号の後ろ倒し量Ｂを縦軸とし、（ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ−ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ）を横軸とし、これらの間の関係を示す図である。（ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ−ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ）の値によって、この線上のどこかの値を採用すれば良い。
【００４１】
また、ＰＬＬ回路３のＦＢｏｕｔからＦＢｉｎまでのフィードバックループのフライトタイムＦｅｅｄｂａｃｋ　ｔｉｍｅ）が、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のフライトタイムと等しくなるように設定されている。
【００４２】
ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ　＝　Ｆｅｅｄｂａｃｋ　ｔｉｍｅ　　　…（３）
【００４３】
これは、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長と、ＰＬＬ回路３におけるＦＢｏｕｔからＦＢｉｎまでのフィードバックループの配線長を同一にすれば良い。もちろん、フィードバックループの配線に適当な容量を付加して、配線と容量でタイミングを制御することも可能である。
【００４４】
以上、説明したように、ＣＡ信号の後ろ倒し量Ｂを決めて、タイミングを制御しており、ＤＲＡＭにおける、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができる。
【００４５】
次に、チップセット４からのＣＡ信号の出力タイミングにおける後ろ倒し量Ｂを制御する手段について説明する。
【００４６】
図４は、本発明の一実施例におけるチップセット４のＣＡ出力部の構成の一例を示す図である。図４を参照すると、ＤＬＬ（遅延同期ループ）３０と、レプリカ３５（ディレイレプリカ）と、フリップフロップ３１と、遅延回路３２と、セレクタ３３と、出力バッファ回路（Ｏｕｔｐｕｔ　ｂｕｆｆｅｒ）３４とを備えている。ＤＬＬ３０の帰還路内のレプリカ３５は、フリップフロップ３１、遅延回路３２、セレクタ３３、及び出力バッファ回路３４の遅延時間のレプリカである。フリップフロップ３１は、ＤＬＬ回路３０から出力されるクロック信号に基づき、ＣＡ信号をサンプルして、遅延回路３２に供給する。遅延回路３２は、例えばインバータチェーンから構成され、８つの経路から成っており、遅延時間０ｐｓの経路から順に、ｔＣＫ／８の遅延時間差を持たせている。すなわち、経路１では遅延時間０ｐｓ、経路２では遅延時間ｔＣＫ／８ｐｓ、…、経路７では遅延時間６ｘｔＣＫ／８ｐｓ、経路８では遅延時間７ｘｔＣＫ／８ｐｓとされる。どの遅延経路を選択するかは、セレクト信号で決め、セレクタ３３は、セレクト信号で決められた信号を出力する。なお、２６６ＭＨｚ　ＣＬＫと２００ＭＨｚ　ＣＬＫの両方をサポートする場合は、クロック信号の周期ｔＣＫとして、高速動作の方の３７５０ｐｓに設定しておく。
【００４７】
図２においては、最適の後ろ倒し量Ｂは２３５０ｐｓであったが、この制御法によると、（３７５０／８）ｘ５＝２３４４ｐｓとなり、６ｐｓずれる。しかしながら、６ｐｓのずれは問題ない。
【００４８】
図５は、図４に示した上記制御手段を用いた場合の、図１の前記実施例の２００ＭＨｚ　ＣＬＫにおけるタイミングチャートである。
【００４９】
図５では、２００ＭＨｚ　ＣＬＫでの最適の後ろ倒し量Ｂにはなっていないが、以下に示すように問題ない。
【００５０】
２００ＭＨｚで最適の後ろ倒し量Ｂが必要な場合には、上述の（２）式において、
ｔＣＫ＝５０００ｐｓ
として求めれば良い。
【００５１】
また、チップセット４のＣＡ出力回路部の遅延回路３２の刻みを５０００ｐｓ／８にすれば良い。
【００５２】
ところで、同一のチップセットとモジュールを、２６６ＭＨｚ　ＣＬＫと２００ＭＨｚ　ＣＬＫの両方で利用可能にしておくと、１種類のチップセットとモジュールを準備するだけでよく、効率的である。
【００５３】
従って、図５では、２６６ＭＨｚ　ＣＬＫを優先した場合の後ろ倒し量Ｂにした時のタイミングで示している。この場合、最適の後ろ倒し量Ｂは３６００ｐｓであるので、
（３７５０／８）のＮ倍で、３６００ｐｓに最も近くなる、Ｎ＝７を採用し、
Ｂ＝（３７５０／８）ｘ７＝３２８１ｐｓ
としている。
【００５４】
図５から分かるように、ＤＲＡＭにおいて、第２のクロック信号（ＣＬＫｄ）に対するＣＡ信号のホールド量は、２１８１ｐｓとなり、２６６ＭＨｚ　ＣＬＫ時の図２の場合（１８７５ｐｓ）と比べて、増加している。
【００５５】
次に、本発明の別の実施例における、チップセットからのＣＡ信号の出力タイミングの後ろ倒し量Ｂの制御手段（制御２）について説明する。図６は、本実施例におけるチップセット４のＣＡ出力部の構成の一例を示す図である。ＤＬＬ３０と、レプリカ３６と、フリップフロップ３１と、８相クロック（ＣＬＫ）発生器３７と、セレクタ３３と、出力バッファ３４とを備えている。ＤＬＬ３０の帰還ループ内のレプリカ３６は、８相ＣＬＫ発生器３７とセレクタ３３とフリップフロップ３１と出力バッファ３４の遅延時間のレプリカである。
【００５６】
８相クロック（ＣＬＫ）発生器３７は、クロック信号（ＣＬＫ）を入力し、例えば図７に示すように、クロック信号（ＣＬＫ）の１周期ｔＣＫを８等分したシフト量を持つ８相クロック信号ＣＬＫ１からＣＬＫ８までを出力する。
【００５７】
どの位相のクロック信号ＣＬＫを選択するかは、セレクタ３３に供給されるセレクト信号で決める。この場合、８相ＣＬＫ発生器３７の出力は、動作周波数に応じて、ｔＣＫを８分割する。そのため、図６の構成は、周波数に依存する回路構成となっており、２６６ＭＨｚ　ＣＬＫと２００ＭＨｚ　ＣＬＫの両方の周波数に対応させ易い。
【００５８】
図２に示した例において、最適後ろ倒し量Ｂは、２３５０ｐｓであったが、図６の構成によると、（３７５０／８）ｘ５＝２３４４ｐｓとなり、６ｐｓずれる。しかし、６ｐｓ程度のずれは特に問題はない。
【００５９】
図８は、図６に示した構成を用いた場合のタイミング図であり、２００ＭＨｚ　ＣＬＫにおけるタイミングチャートである。
【００６０】
２００ＭＨｚで最適の後ろ倒し量Ｂは、上述の（２）式において、ｔＣＫ＝５０００ｐｓとして求めれば良く、３６００ｐｓとなる。
【００６１】
従って、（５０００／８）のＮ倍で、３６００ｐｓに最も近くなる、Ｎ＝６を採用し、Ｂ＝（５０００／８）ｘ６＝３７５０ｐｓとしている。
【００６２】
図８からも分かるように、ＤＲＡＭにおいて、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ量は、２３５０ｐｓとなり、２６６ＭＨｚ　ＣＬＫ時の図２の場合（１８７５ｐｓ）よりも増加する。また、図５の場合（ホールド量＝２１８１ｐｓ）より、マージンが増加している。
【００６３】
このように、同一のチップセット４とモジュール１を、２６６ＭＨｚ　ＣＬＫと２００ＭＨｚ　ＣＬＫの両方で使えるので、１種類のチップセットとモジュールを用意するだけでよく、効率的である。
【００６４】
次に、本実施例のタイミングバジェットについて説明する。図９に、２６６ＭＨｚ　ＣＬＫ時と２００ＭＨｚ　ＣＬＫ時における、本実施例のＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ、ホールド時間のタイミングバジェットの一例を示す。
【００６５】
２６６ＭＨｚ　ＣＬＫ時には、半周期の０．５ｔＣＫから、
・チップセット４のＣＡ信号のスキューｔＱ，
・ＤＲＡＭ２のセットアップ時間、ホールド時間仕様値ｔＳ，ｔＨ，
・ＰＬＬ回路３の位相エラー（ｐｈａｓｅ　ｅｒｒｏｒ）や、ピン間スキュー（ｐｉｎ　ｔｏ　ｐｉｎ　ｓｋｅｗ）やジッタの仕様値であるΔｔ，ＰＬＬ，
・モジュール１上のクロック信号（ＣＬＫｄ）のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）のスキューｔＳｋｅｗ，ＣＬＫｄ，
・ＰＬＬ回路３に入力されるクロック信号（ＣＬＫ）のジッタであるｔＪ，ＣＬＫｐ，
・ＰＬＬ回路３のフィードバックタイムとクロック信号（ＣＬＫｄ）のフライトタイム見積もり誤差ｔＦＢＦＬ，
・ＣＡ信号とクロック信号（ＣＬＫ）のスキューｔＳｋｅｗ，ＣＡ，ＣＬＫ
を差し引いた残りの時間が、ＤＲＡＭにおける、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンｔＭになる。
【００６６】
２００ＭＨｚ　ＣＬＫ時も、基本的に同じである。この場合は、後ろ倒し量Ｂが、制御法１、２によって変わる。それぞれの、初期ウインドウの２１８１ｐｓと２３５０ｐｓから、ばらつき要因を差し引いている。２００ＭＨｚ　ＣＬＫ時には、ｔＭはホールド時間のマージン、あるいは、セットアップ時間のマージンとなる。
【００６７】
我々が検討した各項目の値を代入して、マージンｔＭを計算すると、
２６６ＭＨｚ　ＣＬＫ時には、（１８０−６）ｐｓ
となる。６ｐｓは、前述した後ろ倒し量Ｂの制御手段（図４、図６参照）により、後ろ倒し量Ｂが、最適値から６ｐｓずれる分である。
【００６８】
２００ＭＨｚ　ＣＬＫ時には、マージンｔＭは、図４、図６の制御手段でそれぞれ、４８６ｐｓと６５５ｐｓとなる。
【００６９】
このように、２６６ＭＨｚ　ＣＬＫ時と２００ＭＨｚ　ＣＬＫ時ともに、プラスのマージンを得ることができる。
【００７０】
以上、説明したように、本実施例によれば、２６６ＭＨｚ　ＣＬＫにおいて、基本的に、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができる。さらに、２００ＭＨｚ　ＣＬＫ時においても、１種類のチップセットとモジュールを用いて、即ち、２６６ＭＨｚ用と兼用して、マージンをプラスにすることができる。
【００７１】
次に、本発明の別の実施例について説明する。図１０は、本発明のメモリシステムの第２の実施例の構成を示す図である。図１０に示すように、チップセット６と、１枚以上のメモリモジュール５とを有し、メモリモジュール１は、少なくとも１つのＰＬＬ回路３と、複数個のＤＲＡＭ２−１〜２−ｎとを有し、チップセット６から出力するクロック（ＣＬＫ）と、ＣＡ信号を受けて動作する。
【００７２】
本発明の第２の実施例のメモリシステムの動作について説明する。
【００７３】
ＰＬＬ回路３は、チップセット６からのクロック信号（ＣＬＫ）を入力し、ＤＲＡＭ２−１〜２−ｎに供給するクロック信号（ＣＬＫｄ）を出力する。ＤＲＡＭ２−１〜２−ｎのそれぞれにおいて、ＰＬＬ回路３から出力されるクロック信号（ＣＬＫｄ）に基づき、チップセット６から出力されるＣＡ信号をラッチして、ＤＲＡＭに取り込む。
【００７４】
クロック信号（ＣＬＫ）のタイミングは、ＰＬＬ回路３とＤＲＡＭ２−１〜２−ｎの各入力部で位相が異なっている。ＤＲＡＭ２−１〜２−ｎの入力部のクロック信号（ＣＬＫ）のタイミングは、以下のようにして決定する。
【００７５】
図１１は、図１０のメモリシステムにおける２６６ＭＨｚ　ＣＬＫにおける動作の一例を示すタイミングチャートである。
【００７６】
チップセット６から出力されたＣＡ信号は、ＣＡフライトタイム（図１１のＣＡｆｌｉｇｈｔ　ｔｉｍｅ）かかって、ＤＲＡＭに到着する（すなわちＣａｏｕｔ＠ＣｈｉｐｓｅｔからＣａｉｎ＠ＤＲＡＭまでの伝搬遅延時間２８００ｐｓ）。この値は、チップセット６やモジュール１の製造ばらつきや使用環境状況等によって、ばらつくが、図１１では、平均値が示されている。
【００７７】
また、チップセット６から出力されたクロック信号（ＣＬＫ）は、フライトタイム（図１１のＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ）かかって、ＰＬＬ回路３に到達する（ＣＬＫｏｕｔ＠Ｃｈｉｐｓｅｔ立ち上がりからＣＬＫｉｎ＠ＰＬＬの立ち上がりまでの伝搬遅延時間１４００ｐｓ）。この値もばらつくが、図１１では、平均値が示されている。
【００７８】
ここでは、チップセット６の出力部において、ＣＡ信号（ＣＡｏｕｔ　＠Ｃｈｉｐｓｅｔ）の真中のタイミングで、クロック信号（ＣＬＫ）の立ち下がり（ＣＬＫｏｕｔ　＠Ｃｈｉｐｓｅｔの破線参照）になるように、チップセット６は、ＣＡ信号とクロック信号（ＣＬＫ）を出力している。
【００７９】
ＰＬＬ回路３とＤＲＡＭ２の各入力部でクロック信号（ＣＬＫ）の位相は異なっており、ＤＲＡＭ入力部において、クロック信号（ＣＬＫｄ）の立ち上がりが、ＣＡ信号の真中に位置するように、ＰＬＬ回路３のフィードバックループのフィードバックタイム（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ）と、クロック信号（ＣＬＫｄ）のフライトタイム（ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ）を制御している。
【００８０】
すなわち、ＤＲＡＭ２の入力部のクロック信号（ＣＬＫｄ）のタイミングは、ＰＬＬ回路３の入力部でのクロック信号（ＣＬＫ）のタイミングより、Ｇ（ｐｓ）だけ、前倒しされている。ＤＲＡＭは、前倒しされたクロック信号（ＣＬＫｄ）の立ち上がりエッジで、ＣＡ信号をラッチする。
【００８１】
図１１から分かるように、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ＠ＤＲＡＭ）の前倒し量Ｇは、以下の式を満たす。
【００８２】
前倒し量Ｇ　＋　ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ　＋　０．５ｔＣＫ　＝０．５ｔＣＫ　＋　ＣＬＫ　ｆｌｉｇｈ　ｔｉｔｍｅ　＋　０．５ｔＣＫ　　…（４）
【００８３】
上式を整理すると、
前倒し量Ｇ　＝　０．５ｔＣＫ　＋　ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ　−　ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ　　　…（５）
となる。
【００８４】
別の表現をすれば、
前倒し量Ｇ　＝Ｆｅｅｄｂａｃｋ　ｔｉｍｅ　−　ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ　　　…（６）
となる。
【００８５】
数値例で示すと以下のようになる。２６６ＭＨｚ　ＣＬＫで、
ｔＣＫ＝３７５０ｐｓ，
ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ＝１４００ｐｓ，
ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ＝２８００ｐｓ
とすると、上式（５）より、前倒し量Ｇは４７５ｐｓとなる。
【００８６】
すなわち、上式（６）より、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のフライトタイム（Ｆｌｉｇｈｔ　ｔｉｍｅ）を、フィードバックタイム（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ）より、４７５ｐｓ速くすれば良い。
【００８７】
一般に、ボード上の信号伝播時間は、７ｐｓ／ｍｍ程度であることから、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長を、フィードバックの配線長より、６８ｍｍ短くすれば良い。
【００８８】
クロック信号（ＣＬＫｄ）のフライトタイム（ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ）を９００ｐｓとすると、ＰＬＬ回路３のフィードバックタイム（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ）＝１３７５ｐｓとなり、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長と、ＰＬＬ回路３のＦｂｏｕｔからＦｂｉｎまでのフィードバックの配線長は、それぞれ、１２８ｍｍと１９６ｍｍになる。
【００８９】
図１２は、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）の配線長と、ＰＬＬ回路３のフィードバックループ（Ｆｅｅｄｂａｃｋ　ｌｏｏｐ）の配線長の関係を示す図である。もちろん、ＰＬＬ回路３のフィードバックループ配線に適当な容量を付加して、配線と容量でタイミングを制御するようにしてもよい。
【００９０】
以上、説明したように、ＰＬＬ回路３からＤＲＡＭまでのクロック信号（ＣＬＫｄ）の前倒し量を決めて、タイミングを制御することで、ＤＲＡＭにおける、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができる。
【００９１】
図１３は、本発明の第２の実施例における２００ＭＨｚ　ＣＬＫ時における動作の一例を示すタイミングチャートである。
【００９２】
図１３において、２００ＭＨｚ　ＣＬＫ時における最適の前倒し量Ｇとはなっていない。２００ＭＨｚで、最適の前倒し量Ｇが必要な場合には、上式（５）において、ｔＣＫ＝５０００ｐｓとして求めれば良い。
【００９３】
しかしながら、同一のモジュールを２６６ＭＨｚ　ＣＬＫと２００ＭＨｚ　ＣＬＫの両方で使えるようにしておくと１種類のモジュールを用意するだけでよく、効率的である。
【００９４】
従って、図１３では、２６６ＭＨｚ　ＣＬＫで求めた前倒し量Ｇにした場合のタイミングが示されている。この場合、図１３から分かるように、クロック信号（ＣＬＫｄ）の立ち上がりに対して、ＣＡ信号が前方にシフトしている。
【００９５】
つまり、ＤＲＡＭにおいて、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ量は、２６６ＭＨｚ　ＣＬＫ時の図１１の場合より増加する。ただし、ホールド量は、２６６ＭＨｚ　ＣＬＫ時の図１１の場合と同一の１８７５ｐｓである。
【００９６】
次に、本実施例のタイミングバジェットについて説明する。図１４に、２６６ＭＨｚＣＬＫ時と２００ＭＨｚ　ＣＬＫ時における、本実施例のＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ、ホールド時間のタイミングバジェットの一例を示す。
【００９７】
２６６ＭＨｚ　ＣＬＫ時には、半周期の１８７５ｐｓから、
・チップセット６のＣＡ信号のスキューｔＱ，
・ＤＲＡＭのセットアップ時間、ホールド時間仕様値ｔＳ／ｔＨ，
・ＰＬＬ回路３の位相誤差（ｐｈａｓｅ　ｅｒｒｏｒ）やピン間スキュー（ｐｉｎ　ｔｏ　ｐｉｎ　ｓｋｅｗ）やジッタの仕様値であるΔｔ，ＰＬＬ，
・モジュール５上のクロック信号（ＣＬＫｄ）のフライトタイムのスキューのｔＳｋｅｗ，ＣＬＫｄ，
・ＰＬＬ回路３に入力されるクロック信号（ＣＬＫ）のジッタであるｔＪ，ＣＬＫｐ，
・ＰＬＬ回路３のフィードバックタイムとクロック信号（ＣＬＫｄ）のフライトタイムの見積もり誤差ｔＦＢＦＬ，
・ＣＡ信号とクロック信号（ＣＬＫ）のスキューであるｔＳｋｅｗ，ＣＡ，ＣＬＫ
を差し引いた残りの時間が、ＤＲＡＭにおける、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンｔＭになる。
【００９８】
２００ＭＨｚ　ＣＬＫ時も、基本的に同じである。この場合は、前倒し量Ｇを、２６６ＭＨｚ時と同じにしているので、ホールド量１８７５ｐｓから、ばらつき要因を差し引いている。２００ＭＨｚ　ＣＬＫ時には、ｔＭはホールド時間のマージンとなる。
【００９９】
我々が検討した各項目の値を代入して、マージンｔＭを計算すると、２６６ＭＨｚ時には、セットアップ時間、ホールド時間ともに、１８０ｐｓとなる。
【０１００】
２００ＭＨｚ　ＣＬＫ時も、ｔＭ＝１８０ｐｓとなる。ただし、２００ＭＨｚ　ＣＬＫ時には、ホールド時間のマージンの値であり、セットアップ時間のマージンは、それより大きい。もちろん、２００ＭＨｚ時に最適の後ろ倒し量Ｇを決めれば、１８０ｐｓより大きな値を得ることができるが、２６６ＭＨｚと２００ＭＨｚで同じモジュールを使用するために、このようになっている。
【０１０１】
以上、説明したように、クロック信号（ＣＬＫｄ）の前倒し量Ｇを決めてタイミングを制御すれば、ＤＲＡＭにおけるＣＬＫｄに対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを、２６６ＭＨｚ　ＣＬＫにおいても、２００ＭＨｚ　ＣＬＫにおいても、１種類のモジュールを準備するだけで、プラスにすることができる。
【０１０２】
次に、本発明の第３の実施例について説明する。図１５は、本発明のメモリシステムの第３の実施例の構成を示す図である。
【０１０３】
図１５に示すように、本実施例は、チップセット６と、１枚以上のメモリモジュール７を備え、メモリモジュール７は、少なくとも１つのＰＬＬ回路３と、複数個のＤＲＡＭ２を有し、チップセット６から出力されるクロック信号（ＣＬＫ）と、ＣＡ信号とを受けて動作する。
【０１０４】
本発明の第３の実施例のメモリシステムの動作について説明する。
【０１０５】
ＰＬＬ回路３は、チップセット６からのクロック信号（ＣＬＫ）を入力し、ＤＲＡＭ２−１〜２−ｎに供給するクロック信号（ＣＬＫｄ）を出力する。ＤＲＡＭ２において、ＰＬＬ回路３から出力されるクロック信号（ＣＬＫｄ）に基づき、チップセット６から出力されたＣＡ信号をラッチして、ＤＲＡＭに取り込む。
【０１０６】
クロック信号（ＣＬＫ）のタイミングは、ＰＬＬ回路３とＤＲＡＭ２の各入力部で位相が異なっている。ＤＲＡＭ２の入力部のクロック信号（ＣＬＫｄ）のタイミングは、以下のようにして決定する。
【０１０７】
図１６は、図１５の本発明の第３の実施例の２６６ＭＨｚ　ＣＬＫ時におけるタイミングチャートを示す図である。
【０１０８】
チップセット６から出力されたＣＡ信号（ＣＡｏｕｔ＠Ｃｈｉｐｓｅｔ）は、ＣＡ信号のフライトタイム（ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ）かかって、ＤＲＡＭに到着する。この値（ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ）は、チップセット６やモジュール７の製造ばらつきや使用環境状況等によって、ばらつく。図１６に示した値（２８００ｐｓ）は、ＣＡ信号のフライトタイム（ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ）の平均値が示されている。また、チップセット６から出力されたクロック信号（ＣＬＫｏｕｔ＠Ｃｈｉｐｓｅｔ）が、フライトタイム（ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ）かかって、ＰＬＬ回路３に到達する。ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅの値もばらつく。図１６に示した値（１４００ｐｓ）は、その平均値が示されている。チップセット６の出力部において、ＣＡ信号の真中で、クロック信号（ＣＬＫ）の立ち上がりになるように（ＣＬＫｏｕｔ＠Ｃｈｉｐｓｅｔの破線参照）、チップセット６は、ＣＡ信号とクロック信号（ＣＬＫ）を出力している。
【０１０９】
ＰＬＬ回路３とＤＲＡＭ２の各入力部でクロック信号の位相は異なっており、ＤＲＡＭ入力部において、クロック信号（ＣＬＫｄ）の立ち上がりが、ＣＡ信号の真中に位置するように、ＰＬＬ回路３の出力端（ＦＢｏｕｔ）と入力端（ＦＢｉｎ）間のフィードバックループのフィードバックタイムと、クロック信号（ＣＬＫｄ）のフライトタイム（ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ）が制御されている。
【０１１０】
つまり、ＤＲＡＭ２の入力部のクロック信号（ＣＬＫｄ）の立ち上がりのタイミングは、ＰＬＬ回路３の入力部でのクロック信号（ＣＬＫ）の立ち上がりのタイミングよりも、Ｂ（ｐｓ）だけ、後ろ倒しされている。ＤＲＡＭ２は、後ろ倒ししたクロック信号（ＣＬＫｄ）で、ＣＡ信号をラッチする。
【０１１１】
図１６からも分かるように、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）の後ろ倒し量Ｂは、以下の式を満たす。
【０１１２】
後ろ倒し量Ｂ　＋　ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ　＋　０．５ｔＣＫ
＝ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ　＋　０．５ｔＣＫ　　　　　　　…（７）
【０１１３】
上式（７）を整理すると、
後ろ倒し量Ｂ＝ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ　−　ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ　　　…（８）
となる。
【０１１４】
別の表現をすれば、
後ろ倒し量Ｂ＝ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ　−　Ｆｅｅｄｂａｃｋ　ｔｉｍｅ　　　…（９）
となる。
【０１１５】
数値例で示すと以下のようになる。２６６ＭＨｚ　ＣＬＫで、
ｔＣＫ＝３７５０ｐｓ，
ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ＝１４００ｐｓ，
ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ＝２８００ｐｓ
とすると、上式（８）より、後ろ倒し量Ｂ＝１４００ｐｓとなる。
【０１１６】
すなわち、上式（９）より、ＰＬＬ回路３からＤＲＡＭ２までのクロック信号（ＣＬＫｄ）のフライトタイム（ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ）を、ＰＬＬ回路３におけるフィードバックタイム（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ）よりも、１４００ｐｓ遅くすれば良い。
【０１１７】
前述したように、一般に、ボード上の信号伝播時間は７ｐｓ／ｍｍ程度であることから、ＰＬＬ回路３からＤＲＡＭまでのクロック信号（ＣＬＫｄ）の配線長を、ＰＬＬ回路３におけるフィードバックの配線長より、２００ｍｍ長くすれば良い。
【０１１８】
ＰＬＬ回路３におけるフィードバックタイムを０ｐｓ（Ｆｅｅｄｂａｃｋ　ｔｉｍｅ＝０ｐｓ）とすると、ＣＬＫｄ　ｆｌｉｇｈｔ　ｔｉｍｅ＝１４００ｐｓとなり、ＰＬＬ回路３からＤＲＡＭまでのクロック信号（ＣＬＫｄ）の配線長と、ＰＬＬ回路３におけるフィードバックループの配線長は、２００ｍｍと０ｍｍになる。
【０１１９】
図１７に、フィードバックループ配線の長さを０ｍｍとした時の、ＤＲＡＭまでのクロック信号（ＣＬＫｄ）の配線長と、（ＣＡ　ｆｌｉｇｈｔ　ｔｉｍｅ−ＣＬＫ　ｆｌｉｇｈｔ　ｔｉｍｅ）の相当配線長の関係を示す。もちろん、フィードバックループ配線にある値を持たせることは可能であるが、クロック信号（ＣＬＫｄ）の配線長が長くなり過ぎる場合は、本実施例のように、フィードバックループ配線長を０ｍｍにしておけば良い。図１６は、フィードバックループ長を０ｍｍにした時のタイミングチャートである。
【０１２０】
以上、説明したように、クロック信号（ＣＬＫｄ）の後ろ倒し量を決めて、タイミングを制御することで、ＤＲＡＭにおける、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを等しくすることができる。
【０１２１】
図１８は、本発明の第３の実施例における２００ＭＨｚ　ＣＬＫ時の動作の一例を示すタイミングチャートである。
【０１２２】
本実施例では、上式（８）からわかるように、最適の後ろ倒し量Ｂは、周波数によらない。つまり、２６６ＭＨｚ　ＣＬＫでの最適の後ろ倒し量Ｂが、２００ＭＨｚ　ＣＬＫにおいても最適の値である。
【０１２３】
次に、本実施例のタイミングバジェットについて説明する。図１９は、本実施例の２６６ＭＨｚ　ＣＬＫ時と２００ＭＨｚ　ＣＬＫ時における、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ、ホールド時間のタイミングバジェットの一例を示す図である。
【０１２４】
２６６ＭＨｚ　ＣＬＫ時には、半周期の１８７５ｐｓから、
・チップセット６のＣＡ信号のスキューｔＱ，
・ＤＲＡＭのセットアップ時間、ホールド時間仕様値ｔＳ，ｔＨ，
・ＰＬＬ回路３の位相誤差（ｐｈａｓｅ　ｅｒｒｏｒ）やピン間スキュー（ｐｉｎ　ｔｏ　ｐｉｎ　ｓｋｅｗ）やジッタ（ｊｉｔｔｅｒ）の仕様値であるΔｔ，ＰＬＬ，
・モジュール７上のクロック信号（ＣＬＫｄ）のフライトタイムのスキューｔＳｋｅｗ，ＣＬＫｄ，
・ＰＬＬ回路３に入力されるクロック信号（ＣＬＫ）のジッタであるｔＪ，ＣＬＫｐ，
・ＰＬＬ回路３のフィードバックタイムとクロック信号（ＣＬＫｄ）のフライトタイムの見積もり誤差ｔＦＢＦＬ，
・ＣＡ信号とクロック信号（ＣＬＫ）のスキューであるｔＳｋｅｗ，ＣＡ，ＣＬＫ
を差し引いた残りの時間が、ＤＲＡＭにおける、クロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンｔＭになる。２００ＭＨｚ　ＣＬＫ時も、同じである。
【０１２５】
我々が検討した各項目の値を代入して、マージンｔＭを計算すると、２６６ＭＨｚ時には、セットアップ時間、ホールド時間ともに、１８０ｐｓとなる。２００ＭＨｚ　ＣＬＫ時には、ｔＭ＝８０５ｐｓとなる。
【０１２６】
ただし、本実施例では、クロック信号（ＣＬＫｄ）を後ろ倒ししているので、ＤＲＡＭにおける、データストローブ信号（ＤＱＳ）のクロック信号（ＣＬＫｄ）に対するホールド時間が厳しくなるが、その場合には、ＤＱＳ信号を遅らせれば良い。本願明細書では、コマンド、アドレス系に注目しており、ＤＱＳ信号は本発明の主題と直接関係しないため、これ以上の詳細は省略する。
【０１２７】
以上、説明したように、クロック信号（ＣＬＫｄ）の後ろ倒し量Ｂを決めてタイミングを制御することで、１種類のモジュールを準備するだけで、ＤＲＡＭにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間のマージンと、ホールド時間のマージンを、２６６ＭＨｚ　ＣＬＫにおいても、２００ＭＨｚ　ＣＬＫにおいてもそれぞれの、最大値にすることができる。
【０１２８】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１２９】
【発明の効果】
以上説明したように、本発明によれば、下記記載の効果を奏する。
【０１３０】
本発明によれば、メモリモジュール上に搭載したＰＬＬ回路を介して、メモリデバイスに対して、シグナルインテグリティ（Ｓｉｇｎａｌ　ｉｎｔｅｇｒｉｔｙ）の良いクロック信号（ＣＬＫ）を供給し、チップセットからのＣＡ信号の送出タイミングを制御、あるいは、ＰＬＬ回路がメモリデバイスに供給するクロック信号（ＣＬＫｄ）のタイミングを制御し、メモリデバイスにおけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホールド時間のマージンを等しくする構成としたことにより、クロック周波数２６６ＭＨｚでの動作も可能である。
【０１３１】
本発明によれば、例えば、２６６ＭＨｚと２００ＭＨｚのクロック周波数の両方で用いる場合には、高い周波数の２６６ＭＨｚのクロック１周期に相当する３７５０ｐｓを用いて、チップセットからのＣＡ信号の送出タイミング、あるいは、クロック信号（ＣＬＫｄ）のタイミングを制御しており、２００ＭＨｚ時でも、最小マージンは、２６６ＭＨｚ時と同等以上に確保しているため、１種類のメモリモジュールを用意するだけでよい。
【０１３２】
さらには、本発明によれば、チップセットからのＣＡ信号の送出タイミングの制御法として、クロック周期ｔＣＫに依存する方法を採用しているため、クロック周波数２００ＭＨｚで動作させる場合に、より大きなマージンを確保できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例をなすメモリシステムの構成を示す図である。
【図２】本発明の第１の実施例における２６６ＭＨｚ　ＣＬＫ時の動作の一例を示すタイミングチャートである。
【図３】本発明の第１の実施例におけるＣＡ信号の後ろ倒し量のグラフである。
【図４】本発明の第１の実施例におけるチップセットのＣＡ信号出力部の構成の一例を示す図である。
【図５】本発明の第１の実施例における２００ＭＨｚ　ＣＬＫでの動作の一例を示すタイミングチャートである。
【図６】本発明の第１の実施例におけるチップセットのＣＡ信号出力部の構成の他の例を示す図である。
【図７】図６のＣＡ信号出力部の８相ＣＬＫ発生器の出力信号波形を示す図である。
【図８】本発明の第１の実施例における２００ＭＨｚ　ＣＬＫでの動作の一例を示すタイミングチャートである。
【図９】本発明の第１の実施例のＤＲＡＭにおけるタイミングバジェットの一例を示す図である。
【図１０】本発明の第２の実施例をなすメモリシステムの構成を示す図である。
【図１１】本発明の第２の実施例における２６６ＭＨｚ　ＣＬＫ時の動作の一例を示すタイミングチャートである。
【図１２】本発明の第２の実施例におけるクロック信号（ＣＬＫｄ）の配線長を示す図である。
【図１３】本発明の第２の実施例における２００ＭＨｚ　ＣＬＫでの動作の一例を示すタイミングチャートである。
【図１４】本発明の第１の実施例のＤＲＡＭにおけるタイミングバジェットの一例を示す図である。
【図１５】本発明の第２の実施例をなすメモリシステムの構成を示す図である。
【図１６】本発明の第３の実施例における２６６ＭＨｚ　ＣＬＫ時の動作の一例を示すタイミングチャートである。
【図１７】本発明の第３の実施例におけるクロック信号（ＣＬＫｄ）の配線長を示す図である。
【図１８】本発明の第３の実施例における２００ＭＨｚ　ＣＬＫでの動作の一例を示すタイミングチャートである。
【図１９】本発明の第３の実施例のＤＲＡＭにおけるタイミングバジェットの一例を示す図である。
【図２０】従来のメモリシステムの構成を示す図である。
【図２１】図２０の従来のメモリシステムのクロック信号（ＣＬＫ）の配線例を模式的に示す図である。
【図２２】図２０の従来のメモリシステムの動作の一例を示すタイミングチャートである。
【符号の説明】
１、５、７、１０　モジュール
２−１〜２−ｎ、２０−１〜２０−ｎ　ＤＲＡＭ
３　ＰＬＬ
４、６　チップセット
３０　ＤＬＬ
３１　フリップフロップ
３２　遅延回路
３３　セレクタ
３４　出力バッファ
３５、３６　レプリカ
３７　８相ＣＬＫ発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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