(57)【要約】【課題】待機時にリーク電流を削減でき、動作時に低電圧で高速動作させることができ、しかも製造コストの低廉化が図れるようにする。【解決手段】論理演算を実現する論理回路１と、論理回路１への電力供給源となる第１の電源線２および第２の電源線５と、ＳＯＩ基板への電力供給源となる第３の電源線１２と、前記論理回路１に電源を供給する電源供給手段とを有し、前記電源供給手段は、前記論理回路１の電源端子の一つ２３に接続される第１の疑似電源線７およびこの第１の疑似電源線７と第１の電源線２との間に配置される第１の完全空乏型ＰＭＯＳＦＥＴ２１を有する第１の電源供給回路３１と、前記論理回路１の残りの電源端子２４に接続される第２の疑似電源線８およびこの第２の疑似電源線８と第２の電源線５との間に配置される第２の完全空乏型ＮＭＯＳＦＥＴ２２を有する第２の電源供給回路３２とを備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に完全空乏型トランジスタが形成された半導体集積回路であって、
論理演算を実現する論理回路と、論理回路への電力供給源となる第１および第２の電源線と、ＳＯＩ基板への電力供給源となる第３の電源線と、前記論理回路に電源を供給する電源供給手段とを有し、
前記電源供給手段は、前記論理回路の電源端子の一つに接続される第１の疑似電源線およびこの第１の疑似電源線と第１の電源線との間に配置される第１の完全空乏型トランジスタを有する第１の電源供給回路と、前記論理回路の残りの電源端子に接続される第２の疑似電源線およびこの第２の疑似電源線と第２の電源線との間に配置される第２の完全空乏型トランジスタを有する第２の電源供給回路とのうちの少なくとも一方を備える半導体集積回路。
【請求項２】
第１の電源供給回路および第２の電源供給回路を備え、前記第１のトランジスタが完全空乏型ＰチャネルＦＥＴにて構成され、前記第２のトランジスタが完全空乏型ＮチャネルＦＥＴにて構成される請求項１記載の半導体集積回路。
【請求項３】
第１の電源供給回路および第２の電源供給回路を備え、前記第１のトランジスタが完全空乏型ＰチャネルＦＥＴにて構成され、前記第２の疑似電源線がＧＮＤに接続される請求項１記載の半導体集積回路。
【請求項４】
第１の電源供給回路および第２の電源供給回路を備え、前記第２のトランジスタが完全空乏型ＮチャネルＦＥＴにて構成され、前記第１の疑似電源線が電源に接続される請求項１記載の半導体集積回路。
【請求項５】
前記第１の電源供給回路および第２の電源供給回路から電源が供給される論理回路と、第１の電源供給回路からのみ電源が供給される論理回路と、第２の電源供給回路からのみ電源が供給される論理回路との３種のうち少なくとも１種以上の複数の論理回路を有する請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項６】
請求項１乃至５のいずれかに記載の半導体集積回路を制御する方法であって、
前記論理回路が論理演算を実行する活性状態時に、論理回路を構成するトランジスタの電流駆動能力が最大となるよう、一方、論理回路が論理演算を実行しないスタンバイ状態時に、前記トランジスタのリーク電流が最小となるように、電源供給手段およびＳＯＩ基板への前記電力供給源を制御する半導体集積回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧において動作可能な、低スタンバイリーク電流を可能とする半導体集積回路に関するもので、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の消費電力削減の要求に伴い、動作電源電圧の低下が推進されていて、低電圧動作、低消費電流を実現するデバイス技術としてＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術が注目されている。ＳＯＩデバイスはそのサブスレッショルド特性から、より低いしきい値を実現でき低電圧動作を可能とするものである。しかしながら、低しきい値ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）はリーク電流が増加する傾向にあり、このリーク電流の削減が課題となっている。
【０００３】
この課題を解決するために、高しきい値のＦＥＴを用いることによりスタンバイ時（待機時）のリーク電流を削減する方法が提案されている（例えば、特許文献１参照）。
【０００４】
図６に、この従来例を示す。この従来例は、動作時においては低しきい値ＭＯＳＦＥＴにより高速動作を実現し、スタンバイ時は高しきい値ＭＯＳＦＥＴによりリーク電流を削減するものである。
【０００５】
回路構成は、電源線ＶＤＤおよび接地線ＧＮＤが設けられ、さらに疑似電源線５００および疑似接地線５０１が設けられている。また、電源線ＶＤＤと疑似電源線５００の間に高しきい値ＰＭＯＳ５０３が接続され、そのＰＭＯＳ５０３のゲートには制御信号ＳＬが入力される。疑似接地線５０１と接地線ＧＮＤの間には高しきい値ＮＭＯＳ５０４が接続され、そのＮＭＯＳ５０４のゲートには制御信号ＳＬＢが入力される。疑似電源線５００と疑似接地線５０１との間には、機能回路、本例ではＰＭＯＳ５０１とＮＭＯＳ５０２とからなるインバータ回路が設置されている。
【０００６】
前記インバータ回路を形成するＰＭＯＳ５０１およびＮＭＯＳ５０２は低しきい値のＦＥＴにて構成してあり、低電源電圧でも高速動作が実現できるようになっている。一方、ＰＭＯＳ５０３およびＮＭＯＳ５０４は高しきい値のＦＥＴにて構成されている。待機動作時は前記制御信号ＳＬが“Ｈ”、ＳＬＢが“Ｌ”となり、ＰＭＯＳ５０３、ＮＭＯＳ５０４がオフとなる。このとき、ＰＭＯＳ５０３およびＮＭＯＳ５０４が上述したように高しきい値のＦＥＴにて構成されているので、低しきい値ＦＥＴにて形成されるインバータ回路のリーク電流が削減される。なお、この従来例は、低しきい値デバイスと高しきい値デバイスを用い、ＭＴＣＭＯＳ回路と呼ばれる。
【０００７】
次に、高しきい値ＦＥＴを用いるのではなく、ＦＥＴのしきい値電圧を回路で制御する場合の例について述べる（例えば、参考文献１；非特許文献１参照）。
【０００８】
図７に、トランジスタの基板電位を制御回路でコントロールする可変しきい値回路（ＶＴＣＭＯＳ）デバイスの例を示す。本例はＰＭＯＳトランジスタ６０１の基板電位ＶＢＢ、ｐ  とＮＭＯＳトランジスタ６０２の基板電位ＶＢＢ、ｎを基板バイアス制御回路６０３によってコントロールし、ＰＭＯＳトランジスタ６０１、ＮＭＯＳトランジスタ６０２のしきい値を制御するものである。
【０００９】
図に従い説明する。ＰＭＯＳトランジスタ６０１、ＮＭＯＳトランジスタ６０２が活性状態のときには、基板バイアス制御回路６０３により、ＶＢＢ、ｐ  をＶＤＤと同電位かもしくはＶＤＤ以下の電圧に、ＶＢＢ、ｎはグランド電位もしくはグランド電位より高い電圧に制御して、両トランジスタ６０１、６０２のしきい値を下げて駆動電流を増加させ、高速動作を実現する。一方、ＰＭＯＳトランジスタ６０１、ＮＭＯＳトランジスタ６０２が非活性状態のときには、ＶＢＢ、ｐ  をＶＤＤより高い電圧に制御し、ＶＢＢ、ｎをグランド電位より低い電圧に制御して、両トランジスタ６０１、６０２のしきい値を上げて非動作時のリーク電流を削減するものである。
【００１０】
ＶＴＣＭＯＳの原理を用いた、図９、図１０に示す他の従来例が知られている（例えば、特許文献２）。
【００１１】
図９に従い説明する。図中の８０２、８０４は第１、第２のバイアス発生回路、８０３は第１、第２のバイアス発生回路８０２、８０４のどちらの発生電圧を印加するかを選択するバイアス選択回路、ＣＮＴはバイアス選択回路８０３のコントロール信号、８０１は機能回路、８００はシリコン基板である。
【００１２】
この従来例においては、機能回路とバイアス回路に分け、バイアス回路を２つのバイアス発生回路で構成することにより、２種類のバイアス電圧を発生させて機能回路８０１内部のトランジスタの基板に印加することにより、動作時、待機時それぞれにおいてトランジスタのしきい値を制御するものである。
【００１３】
図１０は図９に示す従来例についてＳＯＩウエハーを使用する場合の例である。図に従い説明する。シリコン基板９０４上に埋込絶縁体９０３を形成したＳＯＩ基板上に、完全空乏型ＮＭＯＳトランジスタ９０１と、部分空乏型ＰＭＯＳトランジスタ９０２とを、図９における機能回路８０１に構成する。
【００１４】
図９におけるバイアス選択回路８０３により、第１のバイアス発生回路８０２の出力と第２のバイアス発生回路８０４の出力とのいずれかを選択し、ウエハーの裏面９００に供給してシリコン基板９０４の電位を制御する。基板電位が変化すると、ＮＭＯＳＦＥＴは完全空乏型で実現され、ＰＭＯＳＦＥＴは部分空乏型で実現されるため、バイアス電圧によりＮＭＯＳＦＥＴのしきい値は変化するが、ＰＭＯＳＦＥＴのしきい値はＰＭＯＳＦＥＴのチャネル電位がソース電位で固定されるために変化しないことになる。この従来例では、このことを利用して基板バイアス電位が０のときリーク電流が最も小さくなるようにしきい値を調整し、動作時にはウエハー裏面から基板電位を０より高くし、ＮＭＯＳＦＥＴのみのしきい値を下げて高速動作を実現するものである。
【００１５】
【特許文献１】
特開平６−２９８３４公報
【非特許文献１】
低消費電力、高速ＬＳＩ技術ＰＰ７６−７７（株式会社リアライズ社発行）
【特許文献２】
特開平６−８９５７４号公報
【００１６】
【発明が解決しようとする課題】
しかし、以上述べた各従来例には、以下の問題点がある。
【００１７】
図６の従来例においては、高しきい値ＦＥＴと低しきい値ＦＥＴを形成するため、製造工程が複雑になり且つＬＳＩ製造用マスクの増設も必要になり、ＬＳＩの製造コストが上昇するという欠点がある。
【００１８】
また図９および図１０の従来例では、完全空乏型ＦＥＴと部分空乏型ＦＥＴを同一基板上に構成するために、工程が複雑になるという欠点があり、また、待機時に基板バイアスを０レベルとしたときにリーク電流が最も小さくなるようにしきい値調整するということは、ＰＭＯＳＦＥＴのしきい値も高く調整することになり、動作時のＰＭＯＳＦＥＴの動作を高速にすることができないという欠点がある。
【００１９】
本発明は、このような問題を解決するためになされたものであり、待機時にリーク電流を削減でき、動作時に低電圧で高速動作させることができ、しかも製造コストの低廉化が図られる半導体集積回路およびその制御方法を供給することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の半導体集積回路は、ＳＯＩ基板上に完全空乏型トランジスタが形成された半導体集積回路であって、論理演算を実現する論理回路と、論理回路への電力供給源となる第１および第２の電源線と、ＳＯＩ基板への電力供給源となる第３の電源線と、前記論理回路に電源を供給する電源供給手段とを有し、前記電源供給手段は、前記論理回路の電源端子の一つに接続される第１の疑似電源線およびこの第１の疑似電源線と第１の電源線との間に配置される第１の完全空乏型トランジスタを有する第１の電源供給回路と、前記論理回路の残りの電源端子に接続される第２の疑似電源線およびこの第２の疑似電源線と第２の電源線との間に配置される第２の完全空乏型トランジスタを有する第２の電源供給回路とのうちの少なくとも一方を備えることを特徴とする。
【００２１】
この半導体集積回路にあっては、請求項６の制御方法のように、前記論理回路が論理演算を実行する活性状態時に、論理回路を構成するトランジスタの電流駆動能力が最大となるよう、一方、論理回路が論理演算を実行しないスタンバイ状態時に、前記トランジスタのリーク電流が最小となるように、電源供給手段およびＳＯＩ基板への前記電力供給源が選択的に制御される。例えば、活性状態時には、第３の電源線から基板に対しグランドレベルを供給し、完全空乏型トランジスタのよって構成される第１および第２の電源供給回路を共にオンさせる。すると、デバイス上のすべてのトランジスタは完全空乏型で構成されるため、トランジスタを極低しきい値とすることにより、低電圧で高速動作させることが実現される。スタンバイ状態時は、第１および第２の完全空乏型トランジスタの該当する少なくとも一方をオフさせ、第３の電源線から基板に対しグランドレベルと異なる電源を供給する。このとき、第３の電源線からグランドレベルより低い電圧を供給すると、第２の完全空乏型トランジスタのしきい値が高くなり、第１の電源線と第２の電源線の電源間に流れるリーク電流は削減される。一方、第３の電源線からグランドレベルより高い電圧を供給すると、第１の完全空乏型トランジスタのしきい値が高くなり、前記の場合と同様にリーク電流は削減される。また、デバイス上のすべてのトランジスタは完全空乏型で構成されるので、製造工程の簡略化とＬＳＩ製造用マスクの増設が不要となり、製造コストの低廉化が図れることとなる。ここで、ＳＯＩ基板への電力供給源となる電源線は、ＳＯＩ基板の裏面に接続される。
【００２２】
本発明の半導体集積回路において、請求項２のように、第１の電源供給回路および第２の電源供給回路を備え、前記第１のトランジスタが完全空乏型ＰチャネルＦＥＴにて構成され、前記第２のトランジスタが完全空乏型ＮチャネルＦＥＴにて構成されるようにすることができる。
【００２３】
また、本発明の半導体集積回路において、請求項３のように、第１の電源供給回路および第２の電源供給回路を備え、前記第１のトランジスタが完全空乏型ＰチャネルＦＥＴにて構成され、前記第２の疑似電源線がＧＮＤに接続される構成とすることができる。この構成にあっては、第１の電源供給回路および第２の電源供給回路を備えていても、実質的に第１の電源供給回路のみを備えるようにすることができる。
【００２４】
また、本発明の半導体集積回路において、請求項４のように、第１の電源供給回路および第２の電源供給回路を備え、前記第２のトランジスタが完全空乏型ＮチャネルＦＥＴにて構成され、前記第１の疑似電源線が電源に接続される構成とすることができる。この構成にあっては、第１の電源供給回路および第２の電源供給回路を備えていても、実質的に第２の電源供給回路のみを備えるようにすることができる。
【００２５】
また、本発明の半導体集積回路において、請求項５のように、前記第１の電源供給回路および第２の電源供給回路から電源が供給される論理回路と、第１の電源供給回路からのみ電源が供給される論理回路と、第２の電源供給回路からのみ電源が供給される論理回路との３種のうち少なくとも１種以上の複数の論理回路を有する構成とすることができる。
【００２６】
この構成にあっては、３種の論理回路のうち少なくとも１種以上の複数の論理回路を有するので、以下の作用効果がある。すなわち、論理回路が大規模になると、各種論理回路の電源供給を制御するトランジスタの電流供給量も増加するため、トランジスタそのもののサイズも大きくなる。デバイス上に過度に大きいトランジスタを製造することは、製造上或いは電気的な作動上において信頼性を失う虞があるが、請求項５の構成により、上述した不都合を回避することができる。また、論理回路にはフリップフロップのようにデータを保持する必要がある回路が存在する。この場合、複数の論理回路を、データ保持の必要な論理回路と不要な論理回路に分け、データ保持の必要な論理回路がデータを保持する動作をするとき、該当する論理回路のトランジスタはオンさせ、それ以外の論理回路のトランジスタはオフさせることで低消費電力が実現される。更に、データ保持不要なときは該当論理回路のトランジスタもオフさせることで、さらなる低消費電力が実現される。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を具体的に説明する。
【００２８】
（第１の実施形態）
図１に、本発明の第１の実施形態にかかる半導体集積回路を示す。
【００２９】
この半導体集積回路は、論理演算を実現する論理回路１を有し、論理回路１の一対の電源端子２３、２４には、ＰＭＯＳＦＥＴ２１、ＮＭＯＳＦＥＴ２２がそれぞれ接続され、これらＰＭＯＳＦＥＴ２１、ＮＭＯＳＦＥＴ２２は、論理回路１への電源供給を制御する。論理回路１には、入力端子３と４が設けられ、また出力端子１０と１１が設けられている。ＰＭＯＳＦＥＴ２１は、ゲート電極６を有し、ＰＭＯＳＦＥＴ２１のソース・ドレインの両電極には第１の電源線２と第１の疑似電源線７が接続されている。この第１の疑似電源線７とＰＭＯＳＦＥＴ２１は、論理回路１に電源を供給する第１の電源供給手段３１を構成する。ＮＭＯＳＦＥＴ２２は、ゲート電極９を有し、ＮＭＯＳＦＥＴ２２のソース・ドレインの両電極には第２の電源線５と第２の疑似電源線８が接続されている。第２の電源線５は、接地される。前記第２の疑似電源線８とＮＭＯＳＦＥＴ２２は、論理回路１に電源を供給する第２の電源供給手段３２を構成する。
【００３０】
論理回路１およびＰＭＯＳＦＥＴ２１、ＮＭＯＳＦＥＴ２２が形成されたＳＯＩウエハーの基板には、第３の電源線１２が接続されている。この第３の電源線１２は、ウエハーの裏面に直接接続される。
【００３１】
ここで、ＳＯＩデバイスの完全空乏型と部分空乏型について、図５に基づき説明する。図５（ａ）は完全空乏型ＦＥＴ、同（ｂ）は部分空乏型ＦＥＴである。完全空乏型ＦＥＴは、図５（ａ）に示すようにゲート電極［Ｇ］に印加する電圧が０であっても、ゲート酸化膜下のチャネル領域（ｐ）に誘起されたゲート空乏層１３が埋め込み酸化膜界面まで到達しており、ボディ領域は全て空乏化されている。このため、ボディ領域の電位を制御するためには、基板の電位を制御する必要がある。また、完全空乏型ＦＥＴは急峻なサブスレッショルド特性をもち、低しきい値を実現できるため高速動作可能であるが、オフ時のリーク電流が多いという特徴がある。
【００３２】
一方、部分空乏型ＦＥＴは、図５（ｂ）に示すようにゲート空乏層１４が埋め込み酸化膜界面まで到達しておらず、電荷中性領域１５が存在している。このため、完全空乏型ＦＥＴと異なり、ボディ・コンタクトを設けて電荷中性領域１５の電位を制御することにより、ボディ領域の電位を制御することが可能となる。これにより、しきい値の制御が可能となる。ただし、部分空乏型ＦＥＴにおいては、ボディ・コンタクトを設けなかった場合、ボディの電位はトランジスタのソースの電位に固定されるため、基板電位の制御によりボディ電位の制御はできない。
【００３３】
ここで完全空乏型ＦＥＴにより形成された論理回路の基板電位を制御した場合の回路動作について述べる。上述したようにＦＥＴが完全空乏形である場合、中性電荷領域が存在しないため、基板電位を制御するには基板すなわちウエハーの裏面から制御することになる。この説明図を図８に示す。図８は論理回路にインバーターを構成している例である。
【００３４】
図中の７０１はＰＭＯＳトランジスタ、７０２はＮＭＯＳトランジスタであり、各信号７０３と７０４はインバータの入力と出力、７００はウエハーの裏面である。ここでウエハーの裏面にグランド（ＧＮＤ）電位より低い電圧を印加すると、ＰＭＯＳトランジスタ７０１のしきい値は低くなり、ＮＭＯＳトランジスタ７０２のしきい値は高くなる。このとき、入力７０３がＧＮＤレベルで論理回路ブロックがスタンバイ状態になった場合、ＰＭＯＳトランジスタ７０１はオンし、ＮＭＯＳトランジスタ７０２はオフするためスタンバイリークは低くなる。しかし入力７０３がＶＤＤレベルで論理回路ブロックがスタンバイ状態になった場合、ＰＭＯＳトランジスタ７０１はオフし、ＮＭＯＳトランジスタ７０２はオンしているためスタンバイリークは高くなってしまう。すなわち、完全空乏型ＦＥＴにより通常のＣＭＯＳ論理回路を構成し、基板電位を制御すると、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方に同じ基板電圧を印加することになり、両トランジスタのどちらか一方のしきい値が高くなった場合は、もう一方が低くなってしまい、チップ全体ではＰＭＯＳ、ＮＭＯＳのどちらがオン／オフしているのか一律に決まらない。よって本発明においては、ＣＭＯＳ論理回路に電源供給回路を設け、電源供給回路のリーク電流を削減することにより論理回路のスタンバイ状態におけるリーク電流の削減を実現している。
【００３５】
本実施形態は、完全空乏型ＦＥＴで構成されたデバイスに適応し、論理回路の状態に応じて基板電位を制御するようにしている。
【００３６】
図１に戻り説明する。論理演算実行時には、第３の電源線１２から基板に対しグランドレベルを供給し、ＰＭＯＳＦＥＴ２１、ＮＭＯＳＦＥＴ２２をオンさせる。デバイス上のすべてのトランジスタは完全空乏型ＦＥＴで構成されるため、極低しきい値、例えば０．１５ボルト程度とすることにより、低電圧で高速動作させることが実現される。
【００３７】
一方、論理演算を実行しないスタンバイ時は、ＰＭＯＳＦＥＴ２１、ＮＭＯＳＦＥＴ２２をオフさせ、第３の電源線１２から基板に対しグランドレベルと異なる電源を供給する。このとき、第３の電源線１２からグランドレベルより低い電圧を供給すると、ＮＭＯＳＦＥＴ２２のしきい値が高くなり、第１の電源線２と第２の電源線５の電源間に流れるリーク電流は削減される。また、第３の電源線１２からグランドレベルより高い電圧を供給すると、ＰＭＯＳＦＥＴ２１のしきい値が高くなり、前記の場合と同様にリーク電流は削減される。
【００３８】
また、デバイス上のすべてのトランジスタは完全空乏型ＦＥＴで構成されるので、製造工程の簡略化とＬＳＩ製造用マスクの増設が不要となり、製造コストの低廉化を図れる。
【００３９】
（第２の実施形態）
図２に、第２の実施形態にかかる半導体集積回路を示す。
【００４０】
図２は、図１の第１の実施形態から論理回路への電源供給の制御をＰＭＯＳＦＥＴ２１のみにより実現するように構成した例であり、図１からＮＭＯＳＦＥＴ２２を削除しただけで、その他の構成は図１と同様であるので信号の説明は省略する。
【００４１】
図２に示す実施形態においては、図１と異なり、スタンバイ時のリーク電流を削減するための第３の電源線１２からの供給は、グランドレベルより高い電圧レベルのみに限定される。一方、この第２の実施形態では図１に比べ面積を小さくでき、且つ論理演算実行時に論理回路１の電源端子対７と５の間の電圧範囲を広くとれるため、図１より高速に動作させることが可能となる。本実施形態も第１の実施形態で説明したのと同様の効果がある。
【００４２】
なお、図２の半導体集積回路は、図１の半導体集積回路における第２の疑似電源線８を接地しても得ることができる。
【００４３】
（第３の実施形態）
図３に、第３の実施形態にかかる半導体集積回路を示す。
【００４４】
図３は図１の第１の実施形態から論理回路への電源供給の制御をＮＭＯＳＦＥＴ２２のみにより実現するように構成した例である。図３の第３の実施形態においては、図２とは反対に、第３の電源線１２からの供給電圧がグランドレベルより低い電圧レベルのみに限定される。この第３の実施形態も、第１、第２の実施形態と同様な効果を得られる。
【００４５】
なお、図３の半導体集積回路は、図１の半導体集積回路における第１の疑似電源線７を第１の電源線２に接続させるか、或いは、第１の電源線２と同電位とすることにより得ることができる。
【００４６】
（第４の実施形態）
図４に、第４の実施形態にかかる半導体集積回路を示す。
【００４７】
図４は、図１、２，３の各実施形態に示した回路構成のそれぞれをデバイス上に任意に配置し、リーク電流の削減を実現した例である。具体的には、論理回路１にＰＭＯＳＦＥＴ２１およびＮＭＯＳＦＥＴ２２が接続された第１の実施形態のものと、論理回路１にＰＭＯＳＦＥＴ２１のみが接続された第２の実施形態のものと、論理回路１にＮＭＯＳＦＥＴ２２のみが接続された第３の実施形態のものとが任意に配置されている。
【００４８】
各論理回路部は、一纏まりの回路ブロックもしくは一つまたは複数の基本セルである。論理回路が大規模になると、第１、第２、第３の実施形態に示した電源供給を制御するトランジスタの電流供給量も増加するため、トランジスタそのもののサイズも大きくなる。デバイス上に過度に大きいトランジスタを製造することは、製造上或いは電気的な作動上において信頼性を失う虞があるが、このような場合、図４のように構成することにより、第１、第２、第３の実施形態と同様な効果を得られる。
【００４９】
また、論理回路にはフリップフロップのようにデータを保持する必要がある回路が存在する。このようなセルが存在する場合、図４のようにブロックもしくはセルごとに、データ保持の必要な論理回路と不要な論理回路に分け、データ保持の必要な論理回路がデータを保持する動作をするとき、該当論理回路のトランジスタはオンさせ、それ以外の論理回路のトランジスタはオフさせて低消費電力を実現できる。更に、データ保持不要なときは該当論理回路のトランジスタもオフさせてより低消費電力を実現できる。
【００５０】
なお、前記津述した第４の実施形態では、第１の実施形態におけるＰＭＯＳＦＥＴ２１およびＮＭＯＳＦＥＴ２２が接続された論理回路を複数、第２の実施形態におけるＰＭＯＳＦＥＴ２１が接続された論理回路を複数、第３の実施形態におけるＮＭＯＳＦＥＴ２２が接続された論理回路を複数設けるようにしているが、本発明はこれに限らない。例えば、第１の実施形態におけるＰＭＯＳＦＥＴ２１およびＮＭＯＳＦＥＴ２２が接続された論理回路、第２の実施形態におけるＰＭＯＳＦＥＴ２１が接続された論理回路および第３の実施形態におけるＮＭＯＳＦＥＴ２２が接続された論理回路の３種のうち、少なくとも１種以上を２個以上の任意の数で設ける構成としてもよいことは、勿論である。
【００５１】
【発明の効果】
以上説明したように、本発明は、ＳＯＩ基板上に完全空乏型トランジスタが形成された半導体集積回路であって、論理演算を実現する論理回路と、論理回路への電力供給源となる第１および第２の電源線と、ＳＯＩ基板への電力供給源となる第３の電源線と、前記論理回路に電源を供給する電源供給手段とを有し、前記電源供給手段は、前記論理回路の電源端子の一つに接続される第１の疑似電源線およびこの第１の疑似電源線と第１の電源線との間に配置される第１の完全空乏型トランジスタを有する第１の電源供給回路と、前記論理回路の残りの電源端子に接続される第２の疑似電源線およびこの第２の疑似電源線と第２の電源線との間に配置される第２の完全空乏型トランジスタを有する第２の電源供給回路とのうちの少なくとも一方を備える構成としているので、待機時にリーク電流を削減でき、動作時に低電圧で高速動作させることができ、しかも製造コストの低廉化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態のひとつを示す回路図である。
【図２】本発明の実施形態のひとつを示す回路図である。
【図３】本発明の実施形態のひとつを示す回路図である。
【図４】本発明の実施形態のひとつを示す回路図である。
【図５】完全空乏型ＳＯＩデバイスと部分空乏型ＳＯＩデバイスの構造を説明する図で、（ａ）は完全空乏型の説明図、（ｂ）は部分空乏型の説明図である。
【図６】従来例のひとつを説明する回路図である。
【図７】従来例のひとつを説明する回路図である。
【図８】完全空乏型ＳＯＩデバイスによりＣＭＯＳ論理回路を構成し基板電位を制御する構成の説明図である。
【図９】従来例のひとつを説明する回路図である。
【図１０】従来例のひとつを説明する断面図である。
【符号の説明】
１  論理回路
２  第１の電源線
３、４  入力端子
５  第２の電源線
６  ゲート電極
７  第１の疑似電源線
８  第２の疑似電源線
９  ゲート電極
１０、１１  出力端子
１２  第３の電源線
２１  完全空乏型ＰＭＯＳＦＥＴ
２２  完全空乏型ＮＭＯＳＦＥＴ
Ｇ  ゲート電極
Ｓ  ソース電極
Ｄ  ドレイン電極
１３  ゲート空乏層
１４  ゲート空乏層
１５  電荷中性領域
３１  第１の電源供給回路
３２  第２の電源供給回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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