(57)【要約】【課題】キャパシタの過電圧保護用としてツェナーダイオードを並列に設ける場合に、配線レイアウトを複雑化せず、面積の増大を極力抑制する。【解決手段】半導体基板にトレンチ２２で囲んだ領域を設け、キャパシタ２３とトランジスタを用いたツェナーダイオード２４を一体に設ける構成とする。キャパシタ２３は、半導体層を一方の電極とし、誘電体としての多結晶シリコン層３５を挟んで形成したアルミニウム電極を他方の電極としている。ツェナーダイオード２４は、トランジスタのコレクタとベースとをアルミニウム電極により短絡した状態に設け、配線によりキャパシタ２３と並列に接続される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
トレンチで囲まれた領域内に誘電体層を挟んで深さ方向に離間した電極を形成する構成のキャパシタを有する半導体装置において、
前記キャパシタを形成しているトレンチ内に形成され前記キャパシタに電気的に並列に接続される過電圧保護素子を設けたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記過電圧保護素子は、ツェナーダイオードであることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記過電圧保護素子は、バイポーラトランジスタをダイオード接続して形成したツェナーダイオードであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチで囲まれた領域内に誘電体層を挟んで深さ方向に離間した電極を形成する構成のキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
ＩＣチップ上にキャパシタ（容量成分）を構成する際には、一般的には形成しようとする容量値に応じた面積を必要とするので、概して多くの面積を占有してしまうことになる。半導体チップの表面に占める面積の増大を抑制しながらキャパシタの容量を大きくする方法としては、例えば、誘電体として機能する膜となる絶縁層に凹凸を多数形成して対向する電極の実効的な表面積を増大させることで対処したものがある（例えば特許文献１参照）。
【０００３】
また、一般には、半導体チップの表面に示す面積の増大を抑制する対策として、例えば、対向する電極間に介在する絶縁膜の膜厚を薄くした構成としたものが考えられている。しかし、このことは両電極間の距離が短くなることに起因して、キャパシタそのものの耐圧が低くなるという不具合を招くことになる。
【０００４】
【特許文献１】
特開平７−４５７９１号公報
【０００５】
【発明が解決しようとする課題】
そのため、今度は耐圧低下による絶縁破壊を防止するために、例えば、キャパシタに並列にツェナーダイオードを接続するなどの構成が必要になる。これによってキャパシタにツェナー電圧を超える過電圧が印加されたときにツェナーダイオード側でブレークダウンさせて側路することができ、これによってキャパシタでの絶縁破壊を防止することができる。
【０００６】
しかし、このような構成を採用することは、キャパシタ単体を設ける構成とする場合に比べて、ツェナーダイオードを設ける分だけチップ表面に占める面積の増大を伴うと共に、そのための配線パターンを設ける必要があるため、全体として構成が複雑になると共に設計上で配線ミスを起こす可能性が出てくるという技術的課題が残る。
【０００７】
図５，６は従来構成のものを平面図および模式的な断面図で示している。半導体基板１上に絶縁膜２を介して単結晶シリコン膜などからなる素子形成領域が設けられている。キャパシタ３、ツェナーダイオード４はそれぞれトレンチ５，６により囲われた領域に形成されている。図６では簡単のためにひとつのトレンチ５で隣接して設けた構成として示している。
【０００８】
キャパシタ３は、トレンチ５内部領域のｎ−ｗｅｌｌ層７を一方の電極として深いｎ＋拡散領域８で電気的にコンタクトをとり、絶縁膜９、ポリシリコン１０を誘電体として介在させた状態でアルミニウム電極１１を他方の電極として設けた構成である。
【０００９】
ツェナーダイオード４は、トレンチ６内部領域に形成するトランジスタのコレクタをカソード、ベース・エミッタ間を短絡してアノードとして形成している。トレンチ６内部領域のｎ−ｗｅｌｌ層１２をコレクタとし、このｎ−ｗｅｌｌ層１２内に形成したｐ−ｗｅｌｌ層１３をベースとし、このｐ−ｗｅｌｌ層１２内に形成した高濃度ｎ型領域１４をエミッタとしている。コレクタとベースに相当する領域にはオーミックコンタクトをとるための高濃度層が形成されている。
【００１０】
このように形成したキャパシタ３とツェナーダイオード４とをアルミニウム配線などにより電気的に並列状態となるように接続して端子Ａ，Ｂをその両端子として形成したものである。この構造では、前述したようにキャパシタ３に過電圧が印加されると、ツェナーダイオード４がブレークダウンすることにより側路させることができるので、キャパシタ３を過電圧破壊するのを防止することができる。
【００１１】
しかし、このようにトレンチ６の領域を新たに設けて過電圧破壊防止の構成を採用することから、その分だけ面積が増大すると共に、２つのトレンチ５，６の間を配線する必要があることから、構成が複雑になると共にその分だけ設計面において、誤配線を行ってしまうなどの可能性が出てくる。
【００１２】
本発明は上記事情に鑑みてなされたものであり、その目的は、キャパシタを過電圧から保護するためにツェナーダイオードなどの過電圧保護素子を形成する構成とする場合でも、配線レイアウトを複雑化せず、しかも面積の増大を極力抑制した構成の半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１の発明によれば、トレンチで囲まれた領域内に誘電体層を挟んで深さ方向に離間した電極を形成する構成のキャパシタに対して、そのキャパシタを形成しているトレンチ内に電気的に並列に接続される過電圧保護素子を設けたので、独立したトレンチにそれぞれを形成する場合に比べて省スペース化を図ることができ、配線パターンも一体的に設けることで簡素化することができることから、レイアウト設計などにおいても人為的なミスを極力防止することができるようになる。
【００１４】
請求項２の発明によれば、上記発明において、過電圧保護素子を、ツェナーダイオードにより構成しているので、簡単な構造としながらキャパシタの過電圧保護機能を設けることができるようになる。
【００１５】
請求項３の発明によれば、上記請求項１の発明において、過電圧保護素子を、バイポーラトランジスタをダイオード接続して形成したツェナーダイオードとして設ける構成としたので、通常のトランジスタの作りこみ工程を用いてツェナーダイオードを形成することができて、半導体集積回路の素子形成工程を簡単なものとすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態について、図１ないし図４を参照しながら説明する。
図１は、本実施形態の半導体装置２１について、電極パターンを除いた状態の平面図として示しており、図２はその半導体装置２１の要部の断面を模式的に示している。なお、この図では、半導体装置２１が単独で形成されている状態を示しているが、他のトレンチ領域には他の素子を形成していて、それらとも電気的に接続する構成とされている。
【００１７】
図１において、この半導体装置２１は、トレンチ２２により囲われた領域内にキャパシタ２３と、過電圧保護素子としてのツェナーダイオード２４とが一体に形成されている。ツェナーダイオード２４は、トレンチ２２内の図中右上部分に設けられるもので、実際にはトランジスタを形成してそのコレクタ・ベース間を短絡させた状態に配線して形成したものであり、エミッタ・ベース間のｐｎ接合をツェナーダイオードとして使用するものである。
【００１８】
図２はツェナーダイオード２４部分を、その中央で縦に切断した断面を模式的に示したものである。この図２において、半導体基板２５上には、絶縁膜２６を介して半導体層としての高濃度ｎ型層２７、低濃度ｎ型層２８、ｎ−ｗｅｌｌ層２９が形成されたいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板構造の基板を用いている。これは、例えば貼り合わせ法などにより形成されたもので、高濃度ｎ型層２７、低濃度ｎ型層２８およびｎ−ｗｅｌｌ層２９は、張り合わせる基板側にエピタキシャル成長法などにより形成された半導体層を用いている。
【００１９】
トレンチ２２は、ｎ−ｗｅｌｌ層２９から低濃度ｎ型層２８、高濃度ｎ型層２７をエッチングして絶縁膜２６に達するように形成してその内部を絶縁物で埋めるようにしたもので、これにより、トレンチ２２を挟んで隣接する素子形成領域との間を電気的に絶縁した状態に形成している。
【００２０】
ｎ−ｗｅｌｌ層２９は、ツェナーダイオード２４を構成するトランジスタのコレクタとなる領域であり、またキャパシタ２３の一方側の電極としても機能する領域である。コレクタ領域には高濃度ｎ型層３０が形成され、オーミックコンタクトが得られるようになっている。
【００２１】
また、ツェナーダイオード２４の形成領域には、ベース領域として機能するｐ−ｗｅｌｌ層３１が形成されており、このｐ−ｗｅｌｌ層３１には高濃度ｐ型層３２が形成され、オーミックコンタクトが得られるように構成されている。そして、ｐ−ｗｅｌｌ層３１にはエミッタ領域としての高濃度ｎ型層３３が形成されている。
【００２２】
このような半導体層の上面には、全面に絶縁膜３４が形成され、電極形成部分には開口部が形成されている。また、キャパシタ２３の形成領域には、誘電体として機能する多結晶シリコン膜３５が形成され、これを覆うようにその上部に絶縁膜３６が形成されている。なお、コレクタ領域に形成した高濃度ｎ型層３０は、図１にも示しているように、キャパシタ２３の上辺部まで延出された形状に形成されていて、その部分には、高濃度ｎ型層２７に達する深さの高濃度ｎ型層（図示せず）が形成されている。
【００２３】
コレクタ領域の高濃度ｎ型層３０、ベース領域の高濃度ｐ型層３２、エミッタ領域の高濃度ｎ型層３３の表面には、絶縁膜３４を開口した部分にアルミニウム電極３７ａ、３７ｂ、３７ｃがそれぞれ形成され、オーミックコンタクトがとられた状態で電気的に接触されている。また、多結晶シリコン膜３５の形成領域の上にも絶縁膜３６を介した状態でアルミニウム電極３８が形成されている。
【００２４】
このアルミニウム電極３８は、キャパシタ２４を構成する対向電極となっている。アルミニウム電極３７ａと３７ｂとの間および、アルミニウム電極３７ｃと３８との間は、それぞれ図１に示すように接続された状態として形成され、それぞれ端子Ａ，Ｂとして導出されるようになっている。導出された端子Ａ，Ｂは、図示はしないが、他の素子形成領域との間で接続されるように配線パターンが形成されている。
【００２５】
上記構成とすることにより、キャパシタ２３は、誘電体層となる多結晶シリコン層３５を挟んで、ｎ−ｗｅｌｌ層２９とアルミニウム電極３８とが対向電極として作用するコンデンサとして機能し、ツェナーダイオード２４は、トランジスタのコレクタとベースとがアルミニウム電極３７ａ，３７ｂを短絡された状態となって、エミッタ・ベース間のｐｎ接合がツェナーダイオードとして機能するようになる。
【００２６】
そして、キャパシタ２３とツェナーダイオード２４とが並列に接続された状態として形成されているので、キャパシタ２３に過電圧が印加されると、ツェナーダイオード２４がブレークダウンすることによりキャパシタ２３が絶縁破壊に至るのを防止することができるようになる。
【００２７】
このように、キャパシタ２３を形成するトレンチ２２内の領域に一緒にツェナーダイオード２４を作りつけるので、トレンチを別途に設けてツェナーダイオードもしくはトランジスタを形成する領域を設ける構成とする場合に比べて少ないスペースでその機能を達成することができるようになる。
【００２８】
また、プロセス設計の変更をせず、レイアウト設計の変更をするだけで実現できるので、コストが上昇するのを抑制することができる。そして、レイアウト設計においては、キャパシタ２３の形成領域にツェナーダイオード２４が一体に形成されているので、配線をひとまとまりのパターンとして設定しておくことができ、これによってトレンチ外部の配線を考慮する必要がなくなり、人為的なミスを低減した配線設計を行うことができるようになる。
【００２９】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
ツェナーダイオード２４をトランジスタによって形成する構成としたが、これに限らず、直接ダイオードを形成する構成としてキャパシタ２３と並列に接続するようにしても良い。
ツェナーダイオード２４の配置位置は適宜の位置に設定することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す平面パターン
【図２】ツェナーダイオード部分の縦断側面図
【図３】等価回路図（その１）
【図４】等価回路図（その２）
【図５】従来例を示す図１相当図
【図６】図４相当図
【符号の説明】
２２はトレンチ、２３はキャパシタ、２４はツェナーダイオード（過電圧保護素子）、２５は単結晶シリコン基板、２６は絶縁膜、２７は高濃度ｎ型層、２８は低濃度ｎ型層、２９はｎ−ｗｅｌｌ、３０は高濃度ｎ型層、３１はｐ−ｗｅｌｌ、３２は高濃度ｐ型層、３３は高濃度ｎ型層、３４は絶縁膜、３５は多結晶シリコン膜、３６は絶縁膜、３７ａ〜３７ｃはアルミニウム電極、３８はアルミニウム電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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