(57)【要約】【課題】絶縁層上の半導体層に形成されるトランジスタの閾値電圧のばらつきを容易に抑制できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン基板８、埋め込み酸化膜９及びトップシリコン層１１ａ〜１１ｃを積層して成るＳＯＩ基板１０にＭＯＳトランジスタを形成する方法であって、このＭＯＳトランジスタのゲート電極部を形成する前に、当該ＭＯＳトランジスタのソース拡散層又はドレイン拡散層と反対導電型の不純物を素子形成領域のトップシリコン層１１ａ〜１１ｃにイオン注入する工程を含み、この不純物をイオン注入する工程では、トップシリコン層１１ａ〜１１ｃの表面付近から下側部位にかけて不純物の導入量が少なくなるように当該不純物のイオン注入条件を調整する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板、絶縁層及び半導体層を積層して成る積層基板にトランジスタを形成する方法であって、
前記トランジスタのゲート電極部を形成する前に、当該トランジスタのソース拡散層又はドレイン拡散層と反対導電型の不純物を素子形成領域の前記半導体層に導入する工程を含み、
前記不純物を導入する工程では、
前記半導体層の上側部位から下側部位にかけて前記不純物の導入量が少なくなるように当該不純物の導入条件を調整することを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物を導入する工程は、
前記素子形成領域の前記半導体層上に当該半導体層表面の凹凸を反映した犠牲膜を形成し、
前記犠牲膜の上方から前記半導体層に向けて前記不純物をイオン注入する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物を導入する工程は、
前記素子形成領域の前記半導体層を熱酸化処理して当該半導体層上に所定膜厚の熱酸化膜を形成し、
前記熱酸化膜の上方から前記半導体層に向けて前記不純物をイオン注入し、その後、
前記半導体層上から前記熱酸化膜を除去する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ＳＯＩ（Ｓｉ  ｏｎ  ｉｎｓｕｒａｔｏｒ）、ＳＯＳ（Ｓｉ  ｏｎ  ｓａｐｐｈ１ｒｅ）、ＳＯＮ（Ｓｉ  ｏｎ  ｎｏｔｈｉｎｇ）基板にトランジスタを有するデバイスの製造方法に適用して好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、デバイスの高性能化、低消費電力化のため、ＳＯＩ、ＳＯＳ又はＳＯＮ基板等を用いたデバイスの開発が行なわれている。これは、バルクのシリコン基板にＭＯＳトランジスタ等の素子を形成するよりも、絶縁層上の薄いシリコン層上に素子を形成する方が、デバイスの高性能化、低消費電力化を実現できるからである。このようなＳＯＩ基板等に形成されるＭＯＳトランジスタの閾値電圧Ｖｔｈは、基板の表面側にあるシリコン層の厚みと、このシリコン層内の不純物濃度に依存することが知られている（▲１▼式参照。）。
【０００３】
しかし、このＳＯＩ基板等のシリコン層の膜厚は、一般にその基板内でばらつきが大きく、シリコン層内の不純物濃度も不均一になりやすい。このため、ＳＯＩ基板等にＭＯＳトランジスタを形成すると、このＭＯＳトランジスタの閾値電圧Ｖｔｈは基板内で大きく変動してしまうという問題があった。
このようなＭＯＳトランジスタの閾値電圧Ｖｔｈの変動を抑制する方法として、特許文献１では、ＳＯＩ基板の表面側にあるシリコン層（以下で、トップシリコン層という）を薄膜化した後、このトップシリコン層の膜厚を測定して厚い部分にだけレジストを塗布し、この状態でトップシリコン層に不純物をイオン注入する方法が開示されている。この方法によれば、トップシリコン層の不純物濃度を局所的に制御することができる。
【０００４】
また、特許文献２では、闇値調整用の一導電型の不純物をトップシリコン層にイオン注入した後、このトップシリコン層に反対導電型の不純物を濃度薄く注入することによって、トップシリコン層の濃度分布を平らにする方法が開示されている。この方法によれば、トップシリコン層の不純物濃度のばらつきを改善することができる。
【０００５】
【特許文献１】
特開平８−２５０６８７号公報
【特許文献２】
特開平８−２９３６１０号公報
【０００６】
【発明が解決しようとする課題】
ところで、特許文献１の方法では、トップシリコン層の厚い部分を測定によって求め、この厚い部分だけにレジストを形成していた。この方法によれば、トップシリコン層の不純物濃度を局所的に制御することはできるが、厚い部分だけにレジストを塗布することは難しい。
【０００７】
また、特許文献２の方法によれば、トップシリコン層の不純物濃度のばらつきを改善することはできるが、トップシリコン層の膜厚に起因するＭＯＳトランジスタの閾値電圧の変動は抑制できない。このため、トップシリコン層の膜厚が大きくばらつく場合には、ＳＯＩ基板内でＭＯＳトランジスタの閾値電圧が大きく変動してしまうという問題があった。
【０００８】
そこで、この発明はこのような問題を解決したものであって、絶縁層上の半導体層に形成されるトランジスタの閾値電圧のばらつきを容易に抑制できるようにした半導体装置の製造方法の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板、絶縁層及び半導体層を積層して成る積層基板にトランジスタを形成する方法であって、このトランジスタのゲート電極部を形成する前に、当該トランジスタのソース拡散層又はドレイン拡散層と反対導電型の不純物を素子形成領域の半導体層に導入する工程を含み、この不純物を導入する工程では、半導体層の上側部位から下側部位にかけて不純物の導入量が少なくなるように当該不純物の導入条件を調整することを特徴とするものである。
【００１０】
ここで、トランジスタとはＭＩＳ（ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｓｉｌｉｃｏｎ）構造を有するトランジスタのことであり、例えばゲート絶縁膜がＳｉＯ２からなるＭＯＳトランジスタのことである。また、半導体基板、絶縁層及び半導体層を積層して成る積層基板とは、例えばシリコン基板、埋め込み酸化膜（ＳｉＯ２）及びトップシリコン層（Ｓｉ）からなるＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板のことである。
【００１１】
このようなＳＯＩ基板に形成されるＭＯＳトランジスタの閾値電圧Ｖｔｈと、トップシリコン層の膜厚ＴＴＯＰとの間には、▲１▼式が成り立つ。
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▲１▼式において、ＶＦＢはフラットバンド電圧、Ｖｏｘは酸化膜にかかる電圧、φｓ（ｉｎｖ）は反転層に誘起された時の表面電位である。また、ｅは電気素量、Ｎはチャネル領域の不純物濃度（ｎＭＯＳのときはｐ型不純物の不純物濃度であり、ｐＭＯＳのときはｎ型不純物の不純物濃度である。）、Ｃｏｘはゲート絶縁膜容量である。さらに、ε０は真空の誘電率、εＴＯＰはトップシリコン層の比誘電率、ＴＴＯＰはトップシリコン層の膜厚である。
【００１２】
▲１▼式から明らかなように、ＴＴＯＰが大きくなるにつれてＶｔｈは大きくなり、ＴＴＯＰが小さくなるにつれてＶｔｈは小さくなる。つまり、ＳＯＩ基板の面内でトップシリコン層の膜厚にばらつきがあると、ＭＯＳトランジスタの閾値電圧Ｖｔｈは面内でばらつく。また、トップシリコン層の膜厚ＴＴＯＰが変化することにより、このトップシリコン層の膜内の不純物濃度Ｎも変化する。
【００１３】
例えば、図１（Ａ）及び（Ｂ）は、トップシリコン層の深さ方向に対する不純物の注入量を示す図（高エネルギー条件）である。また、図２（Ａ）及び（Ｂ）は、トップシリコン層の深さ方向に対する不純物の注入量を示す図（低エネルギー条件）である。図１（Ａ）〜図２（Ｂ）において、横軸はトップシリコン層の表面からの深さを示す。また、縦軸は不純物の注入量（ドーズ量）を示す。さらに、図１（Ａ）及び（Ｂ）間、並びに、図２（Ａ）及び（Ｂ）間では、トップシリコン層の膜厚ＴＴＯＰがそれぞれ異なる（α＞β）。
【００１４】
図１（Ａ）及び（Ｂ）に示すような高エネルギー条件でトップシリコン層に不純物をイオン注入すると、トップシリコン層の表面付近よりもその下側の部位により多くの不純物が導入される。このため、図１（Ａ）及び（Ｂ）を比較して明らかなように、この高エネルギー条件下では、トップシリコン層の膜厚が薄いほど膜内の不純物濃度Ｎは小さくなる（ＮＡ＞ＮＢ）。
【００１５】
これに対して、図２（Ａ）及び（Ｂ）に示すような低エネルギー条件、例えば２〜１５［ｅＶ］程度でトップシリコン層に不純物をイオン注入すると、トップシリコン層の上側の部位に不純物の分布のピーク（頂点）がくる。このため、図２（Ａ）及び（Ｂ）を比較して明らかなように、この低エネルギー条件下では、トップシリコン層の膜厚が薄いほど膜内の不純物濃度Ｎは大きくなる（ＮＡ＜ＮＢ）。
【００１６】
本発明に係る第１の半導体装置の製造方法によれば、半導体層の表面付近から、この半導体層の深さ方向へ連続的に不純物が少なくなるように、この半導体層に不純物を導入する。半導体層の膜厚のばらつき傾向に合わせて、この半導体層における不純物の分布を深さ方向へ連続的に少なくなるように制御することで、▲１▼式において、膜厚ＴＴＯＰのばらつきによる閾値電圧Ｖｔｈの変化を不純物濃度Ｎで打ち消すことができる。これにより、トランジスタの閾値電圧Ｖｔｈのばらつきを容易に抑制することができる。
【００１７】
本発明に係る第２の半導体装置の製造方法は、上記した第１の半導体装置の製造方法において、不純物を導入する工程は、素子形成領域の半導体層上に当該半導体層表面の凹凸を反映した犠牲膜を形成し、この犠牲膜の上方から半導体層に向けて不純物をイオン注入する工程であることを特徴とするものである。
本発明に係る第２の半導体装置の製造方法によれば、半導体層が特に薄い場合でも、この半導体層の表面付近に不純物を最も多くイオン注入することができ、半導体層の表面付近にピークがあり、この半導体層と絶縁層との界面付近に急峻な変化のある不純物の分布を容易に作ることができる。
【００１８】
これにより、半導体層が特に薄い場合でも、半導体層の膜厚ＴＴＯＰのばらつきに対する不純物濃度Ｎの変化の割合を高めることができ、トランジスタの閾値電圧Ｖｔｈの制御性を高めることができる。
本発明に係る第３の半導体装置の製造方法は、上記した第１の半導体装置の製造方法において、不純物を導入する工程は、素子形成領域の半導体層を熱酸化処理して当該半導体層上に所定膜厚の熱酸化膜を形成し、この熱酸化膜の上方から半導体層に向けて不純物をイオン注入し、その後、この半導体層上から熱酸化膜を除去する工程であることを特徴とするものである。
【００１９】
本発明に係る第３の半導体装置の製造方法によれば、上記した第１、第２の半導体装置の製造方法と同様の作用効果を得ることができ、しかも半導体層を薄膜化することができる。従って、製造工程の短縮に貢献することができる。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
（１）  第１実施形態
図３（Ａ）〜図４（Ｂ）は、本発明の第１実施形態に係る半導体装置１００の製造方法を示す工程図である。この工程図は、ＭＯＳトランジスタのゲート電極部をＳＯＩ基板１０に形成する前に、このＳＯＩ基板１０のトップシリコン層１１ａ〜１１ｃに不純物を低エネルギーでイオン注入することによって、ＭＯＳトランジスタの閾値電圧Ｖｔｈのばらつきを抑制する方法を手順に沿って示したものである。
【００２１】
まず、図３（Ａ）に示すように、シリコン基板８と、埋め込み酸化膜９と、トップシリコン層１１ａ〜１１ｃとからなるＳＯＩ基板１０を用意する。次に、このＳＯＩ基板１０上での、トップシリコン層１１ａ〜１１ｃの膜厚のばらつきを測定する。ここで、トップシリコン層１１ａ〜１１ｃの初期状態（薄膜化工程前）の厚みは、例えば１００［ｎｍ］であり、ＳＯＩ基板面内での膜厚のばらつき（＝面内最大膜厚−面内最小膜厚）は、例えば５［ｎｍ］程度である。図３（Ａ）において、トップシリコン層１１ａ〜１１ｃの膜厚をそれぞれＴａ〜Ｔｃとしたとき、Ｔａ＜Ｔｂ＜Ｔｃである。
【００２２】
次に、このＳＯＩ基板１０のばらつきの程度に応じて、図３（Ａ）に示すように、不純物を２〜１５［ｅＶ］程度の低エネルギーで打ち込む。この不純物の導電型は、ＳＯＩ基板１０に形成するＭＯＳトランジスタのソース拡散層又はドレイン拡散層と反対導電型である。即ち、トランジスタがｎＭＯＳのときはボロン等のｐ型不純物であり、ｐＭＯＳのときはリン等のｎ型不純物である。
【００２３】
図３（Ａ）〜図４（Ａ）では、この低エネルギーのイオン注入によってトップシリコン層１１ａ〜１１ｃに導入された不純物の分布をＳＯＩ基板１０に重ねて表示している。この不純物の分布を示す図の横軸は不純物の注入量であり、縦軸はトップシリコン層１１ａ〜１１ｃの表面からの深さである。図３（Ａ）〜図４（Ａ）において、縦軸の上端はシリコン層の表面（深さ０）を示す。図３（Ａ）に示すように、このイオン注入によって、トップシリコン層１１ａ〜１１ｃの上側部位から中間の部位にかけて不純物の分布のピークが現れる。
【００２４】
図３（Ａ）に示すように、不純物を２〜１５［ｅＶ］程度の低エネルギーで打ち込んだ後、このＳＯＩ基板１０を熱酸化して、このトップシリコン層１１ａ〜１１ｃ上に熱酸化膜（図示せず）を形成する。この熱酸化処理では、トップシリコン層１１ａ〜１１ｃの表面から深さ方向に酸化反応が進行して、熱酸化膜が形成される。
【００２５】
このため、この熱酸化処理によって、ＳＯＩ基板１０のトップシリコン層１１ａ〜１１ｃは薄膜化される。例えば、トップシリコン層１１ａ〜１１ｃ上に厚さ１００［ｎｍ］程度の熱酸化膜を形成することによって、このトップシリコン層１１ａ〜１１ｃを５０［ｎｍ］程度まで薄膜化することができる。この熱酸化膜は熱酸化プロセスの性質上、トップシリコン層１１ａ〜１１ｃの表面の凹凸を反映して成膜される。
【００２６】
次に、このトップシリコン層１１ａ〜１１ｃ上の熱酸化膜を、フッ酸等を用いたウエットエッチングによって除去する。これにより、図３（Ｂ）に示すように、トップシリコン層１１ａ〜１１ｃの表面付近に不純物の分布のピークが現れる。その後、図４（Ａ）に示すように、素子形成領域以外のトップシリコン層１１ａ〜１１ｃにＳｉＯ２からなる素子分離層１２を形成する。この素子分離層１２の形成は、例えばＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法、またはＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法によって行う。
【００２７】
次に、図４（Ｂ）に示すように、このＳＯＩ基板１０を熱処理して、トップシリコン層１１ａ〜１１ｃに注入した不純物を活性化させる。図４（Ｂ）において、活性化処理後のトップシリコン層１１ａ〜１１ｃの不純物濃度をそれぞれＮａ〜Ｎｃとしたとき、Ｔａ＜Ｔｂ＜Ｔｃに対してＮａ＞Ｎｂ＞Ｎｃとなる。つまり、トップシリコン層の厚みが大きいところでは不純物の濃度が小さく、トップシリコン層の厚みが小さいところでは不純物の濃度が大きくなる。
【００２８】
その結果、▲１▼式において、膜厚ＴＴＯＰのばらつきによる閾値電圧Ｖｔｈの変化を不純物濃度Ｎで打ち消すことができ、ＭＯＳトランジスタの閾値電圧のばらつきを容易に抑制することができる。例えば、従来、１００〜２００［ｎｍ］程度のトップシリコン層にＳＯＩ基板内で５［ｎｍ］程度の膜厚のばらつきがある場合には、ＭＯＳトランジスタの閾値電圧ＶｔｈがＳＯＩ基板内で２０［ｍＶ］程度変動していた。これに対して、本発明では、ＳＯＩ基板内での閾値電圧Ｖｔｈの変動を５〜１０［ｍＶ］程度まで下げることができた。
【００２９】
上述した従来例に係る特許文献１及び２は、いずれもトップシリコン層の膜厚の不均一に起因する不純物の濃度変化を抑制することが目的であり、トップシリコン層の膜厚自体による閾値電圧Ｖｔｈの変化を考慮していない。本発明は、従来例とは逆に不純物濃度Ｎのばらつきを用いて、トップシリコン層の膜厚自体による閾値電圧Ｖｔｈのぱらつきを抑制する方法であり、デバイス作製に有利である。
【００３０】
この第１実施形態では、シリコン基板８が本発明の半導体基板に対応し、埋め込み酸化膜９が本発明の絶縁層に対応している。また、トップシリコン層１１ａ〜１１ｃが本発明の半導体層に対応し、ＳＯＩ基板１０が本発明の積層基板に対応している。
（２）第２実施形態
上述の第１実施形態では、表面が露出したトップシリコン層１１ａ〜１１ｃに不純物を低エネルギーで注入する場合について説明した。しかしながら、トップシリコン層の膜厚はトランジスタの微細化、高集積化に合わせて薄膜化する傾向にあり、このトップシリコン層の膜厚が２０ｎｍ以下程度に薄くなると、不純物の分布のピークをトップシリコン層の表面付近に合わせることが困難となる。
【００３１】
そこで、この第２実施形態では、第１実施形態と比べて、トップシリコン層の膜厚が特に薄い場合でも、不純物の分布のピークをトップシリコン層の表面付近に容易に設定できるようにした半導体装置の製造方法について説明する。
図５（Ａ）〜図５（Ｃ）は本発明の第２実施形態に係る半導体装置１００の製造方法を示す工程図である。図５（Ａ）〜図５（Ｃ）において、図３（Ａ）〜図４（Ａ）と対応する部分には同一符号を付し、その詳細説明は省略する。
【００３２】
まず、図５（Ａ）に示すように、シリコン基板８と、埋め込み酸化膜９と、トップシリコン層１１ａ〜１１ｃとからなるＳＯＩ基板１０を用意する。ここで、トップシリコン層１１ａ〜１１ｃの膜厚Ｔａ〜Ｔｃは、第１実施形態と同様にＴａ＜Ｔｂ＜Ｔｃの関係にあり、その初期状態の厚みは、例えば５０［ｎｍ］程度である。
【００３３】
次に、図５（Ｂ）に示すように、ＳＯＩ基板１０を熱酸化して、このトップシリコン層１１ａ〜１１ｃ上に熱酸化膜２１を形成する。ここでは、熱酸化膜２１を例えば６０［ｎｍ］程度の厚みに形成することによって、トップシリコン層１１ａ〜１１ｃを２０［ｎｍ］程度の厚みまで薄膜化する。
次に、この熱酸化膜２１の上方からトップシリコン層１１ａ〜１１ｃに向けて不純物を低エネルギーでイオン注入する。ここでは、トップシリコン層１１ａ〜１１ｃ上に形成した熱酸化膜２１によって、埋め込み酸化膜９上の膜厚を稼いでいる。
【００３４】
従って、図５（Ｃ）に示すように、トップシリコン層１１ａ〜１１ｃの表面付近にピークがあり、このトップシリコン層１１ａ〜１１ｃと埋め込み酸化膜９の界面付近に急峻な変化のある不純物の分布を作ることができる。
トップシリコン層１１ａ〜１１ｃに不純物を注入した後、熱酸化膜２１をウエットエッチングで除去する。そして、ＬＯＣＯＳ法、またはＳＴＩ法によって、素子形成領域以外のトップシリコン層１１ａ〜１１ｃに素子分離層を形成する。この後は、第１実施形態と同様である。ＳＯＩ基板１０を熱処理して、トップシリコン層１１ａ〜１１ｃに注入した不純物を活性化させる。
【００３５】
このように、本発明の第２実施形態に係る半導体装置１００の製造方法によれば、トップシリコン層１１ａ〜１１ｃが２０［ｎｍ］程度と特に薄い場合でも、このトップシリコン層１１ａ〜１１ｃの表面付近にピークがあり、このトップシリコン層１１ａ〜１１ｃと埋め込み酸化膜９の界面付近に急峻な変化のある不純物の分布を作ることができる。
【００３６】
従って、トップシリコン層１１ａ〜１１ｃが特に薄い場合でも、このトップシリコン層１１ａ〜１１ｃの膜厚のばらつきに対する不純物濃度Ｎの変化の割合を高めることができ、トランジスタの閾値電圧Ｖｔｈの制御性を高めることができる。これにより、ＭＯＳトランジスタの閾値電圧のばらつきを容易に抑制することができる。
【００３７】
なお、この第２実施形態では、トップシリコン層１１ａ〜１１ｃに不純物をイオン注入する前に、このトップシリコン層１１ａ〜１１ｃの薄膜化を兼ねて熱酸化膜２１を形成する場合について説明した。
しかしながら、この薄膜化の工程とは別に、不純物をイオン注入する前に、下地のトップシリコン層１１ａ〜１１ｃとエッチングの選択比があるようなＳｉＯ２等の犠牲膜を厚く形成しても良い。この犠牲膜は、トップシリコン層１１ａ〜１１ｃの表面の凹凸を該膜に反映させるような成膜プロセスで形成する。
【００３８】
この場合には、新たに工程数が増えてしまうが、埋め込み酸化膜９上の膜厚を大きく稼ぐことができるというメリットがある。従って、トップシリコン層１１ａ〜１１ｃの表面付近に不純物の分布のピークをより一層容易に合わせることができる。この第２実施形態では、熱酸化膜２１が本発明の熱酸化膜に対応している。
【図面の簡単な説明】
【図１】トップシリコン層の深さ方向に対する不純物の注入量（高エネルギー条件下）を示す図。
【図２】トップシリコン層の深さ方向に対する不純物の注入量（低エネルギー条件下）を示す図。
【図３】第１実施形態に係る半導体装置１００の製造工程図（その１）。
【図４】第１実施形態に係る半導体装置１００の製造工程図（その２）。
【図５】第２実施形態に係る半導体装置１００の製造工程図。
【符号の説明】
８  シリコン基板、９  埋め込み酸化膜、１０  ＳＯＩ基板、１１ａ、１１ｂ、１１ｃ  トップシリコン層、１２  素子分離層、２１  熱酸化膜、１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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