(57)【要約】【課題】ＩＣ化して小型化、低コスト化を実現する。【解決手段】遅延調整部３１は、差動ＦＥＴ１、ＦＥＴ２の各負荷抵抗Ｒ１、Ｒ２とバイアス調整用抵抗Ｒ３の間にそれぞれ接続されたインダクタＬ１、Ｌ２と、インダクタＬ１、Ｌ２にそれぞれ並列に接続されたＦＥＴ３、ＦＥＴ４とを有し、ＦＥＴ３、ＦＥＴ４の各ゲート端子に制御信号が印加される。一般的な差動回路では、差動ＦＥＴの負荷抵抗とＧＮＤ間にインダクタを接続すると、インダクタのインダクタンス成分によって群遅延の特性が変化するので、この特性を利用し、インダクタＬ１、Ｌ２のインダクタンス成分を制御することで、入力された電気信号に合った周波数における群遅延を調整する。【選択図】　　　　図４
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【特許請求の範囲】
【請求項１】
入力信号を増幅する差動ＦＥＴ１、ＦＥＴ２の各負荷抵抗Ｒ１、Ｒ２とバイアス調整用抵抗Ｒ３の間にそれぞれ接続されたインダクタＬ１、Ｌ２と、
前記インダクタＬ１、Ｌ２にそれぞれ並列に接続されたＦＥＴ３、ＦＥＴ４とを有し、
ＦＥＴ３、ＦＥＴ４の各ゲート端子に前記入力信号の位相制御信号を印加するよう構成された遅延調整回路。
【請求項２】
入力信号を増幅する差動ＦＥＴ１、ＦＥＴ２の各ソース端子間に接続されたコンデンサＣ１と、
差動ＦＥＴ１、ＦＥＴ２の各ソース端子とその電流源であるＦＥＴ５のドレイン端子の間にそれぞれ接続された抵抗Ｒ１１、Ｒ１２（Ｒ１１＝Ｒ１２）と、
抵抗Ｒ１、Ｒ２にそれぞれ並列に接続されたＦＥＴ３、ＦＥＴ４とを有し、
ＦＥＴ３、ＦＥＴ４の各ゲート端子に前記入力信号の位相制御信号を印加するよう構成された遅延調整回路。
【請求項３】
入力信号を増幅する差動ＦＥＴ１、ＦＥＴ２の各ソース端子Ｓ間に接続されたＦＥＴ６及びコンデンサＣ１と、
差動ＦＥＴ１、ＦＥＴ２の各ソース端子とその電流源であるＦＥＴ５のドレイン端子の間にそれぞれ接続された抵抗Ｒ２１、Ｒ２２（Ｒ２１＝Ｒ２２）とを有し、
ＦＥＴ６のゲート端子に前記入力信号の位相制御信号を印加するよう構成された遅延調整回路。
【請求項４】
光伝送路を介して伝送されてきた入力された光信号を電気信号に変換する光電気変換部と、
前記光電気変換部の出力信号を増幅する増幅部と、
前記増幅部の出力信号を識別再生する識別再生部と、
前記識別再生部の出力信号を複数の電気信号に分離する分離部と、
請求項１から３のいずれか１つに記載の遅延調整回路であって、前記分離部から出力された複数の電気信号の各位相をそれぞれ各位相制御信号により制御して伝搬遅延を調整する複数の遅延調整回路と、
前記複数の遅延調整回路から出力された各電気信号間の位相をそれぞれ検出し、前記複数の遅延調整回路のそれぞれに各位相制御信号を送出する複数の位相検出部とを、
備えた光受信装置。
【請求項５】
光信号を生成する光送信装置と、
前記光送信装置により生成された光信号を伝送する光伝送路と、
前記光伝送路を伝搬してきた光信号を認識する請求項４に記載の光受信装置とを、
備えた光伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相遅延を調整する遅延調整回路、光受信装置及び光伝送システムに関する。
【０００２】
【従来の技術】
図７は従来の光伝送システムの構成を示すブロック図である。このシステムは、光信号を生成する光送信装置１０と、光送信装置１０から送信された光信号を伝送する光伝送路１１と、光伝送路１１により伝送された光信号を認識する光受信装置１２とで構成され、光受信装置１２内部には、入力された光信号を電気信号に変換する光電気変換部１３と、光電気変換部１３の出力信号を増幅する増幅部１４と、増幅部１４の出力信号をもとにデータＤＡＴＡとクロック信号ＣＬＫを識別再生する識別再生部１５と、識別再生部１５の出力信号ＤＡＴＡを複数の電気信号ＤＡＴＡ１〜ＤＡＴＡｎに分離する分離部１６とが具備されている。この光伝送システムでは、光送信装置１０から送信された光信号を１本の伝送路（光ファイバ）１１で伝送した後、光受信装置１２に入力される。
【０００３】
しかしながら、このような構成を有する光伝送システムでは、光受信装置１２から出力される複数の電気信号ＤＡＴＡ１〜ＤＡＴＡｎは、光受信装置内１２の分離部１６の特性のばらつきや、分離部１６から光受信装置出力までの伝送線路のばらつきや、分離部１６の温度変動による特性変化などにより、各位相が合ってない可能性がある。
【０００４】
また、電気信号の位相を制御する従来技術としては、例えば下記の特許文献１に記載されたものがある。これは、位相調整範囲が異なる第１、第２の遅延回路列と各遅延回路列を接続するスイッチとで構成され、第１の遅延回路列中で通過する単位遅延素子数と、第２の遅延回路列中で通過する単位遅延素子数の和により任意の遅延を与えることが可能となる。
【０００５】
【特許文献１】
特開平１１−２６１３８８号公報（段落００１７〜００２６、図１）
【０００６】
【発明が解決しようとする課題】
しかしながら、このような構成では、１つの電気信号の遅延量を調整するためには２つの遅延回路列が必要となり、複数の電気信号の遅延量をそれぞれ調整し位相を合わせるには、回路規模が大きなものになってしまう。
【０００７】
したがって、本発明は、ＩＣ化して小型化、低コスト化を実現することができる遅延調整回路、光受信装置及び光伝送システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明の遅延調整回路は上記目的を達成するために、
入力信号を増幅する差動ＦＥＴ１、ＦＥＴ２の各負荷抵抗Ｒ１、Ｒ２とバイアス調整用抵抗Ｒ３の間にそれぞれ接続されたインダクタＬ１、Ｌ２と、
前記インダクタＬ１、Ｌ２にそれぞれ並列に接続されたＦＥＴ３、ＦＥＴ４とを有し、
ＦＥＴ３、ＦＥＴ４の各ゲート端子に前記入力信号の位相制御信号を印加するように構成した。
上記構成により、遅延調整回路を差動回路により構成するので、ＩＣ化して小型化、低コスト化を実現することができる。
【０００９】
請求項２に記載の発明の遅延調整回路は上記目的を達成するために、
入力信号を増幅する差動ＦＥＴ１、ＦＥＴ２の各ソース端子間に接続されたコンデンサＣ１と、
差動ＦＥＴ１、ＦＥＴ２の各ソース端子とその電流源であるＦＥＴ５のドレイン端子の間にそれぞれ接続された抵抗Ｒ１１、Ｒ１２（Ｒ１１＝Ｒ１２）と、
抵抗Ｒ１、Ｒ２にそれぞれ並列に接続されたＦＥＴ３、ＦＥＴ４とを有し、
ＦＥＴ３、ＦＥＴ４の各ゲート端子に前記入力信号の位相制御信号を印加するようにした。
上記構成により、遅延調整回路を差動回路により構成するので、ＩＣ化して小型化、低コスト化を実現することができる。
【００１０】
請求項３に記載の発明の遅延調整回路は上記目的を達成するために、
入力信号を増幅する差動ＦＥＴ１、ＦＥＴ２の各ソース端子Ｓ間に接続されたＦＥＴ６及びコンデンサＣ１と、
差動ＦＥＴ１、ＦＥＴ２の各ソース端子とその電流源であるＦＥＴ５のドレイン端子の間にそれぞれ接続された抵抗Ｒ２１、Ｒ２２（Ｒ２１＝Ｒ２２）とを有し、
ＦＥＴ６のゲート端子に前記入力信号の位相制御信号を印加するようにした。
上記構成により、遅延調整回路を差動回路により構成するので、ＩＣ化して小型化、低コスト化を実現することができる。
【００１１】
請求項４に記載の発明の光受信装置は、光伝送路を介して伝送されてきた入力された光信号を電気信号に変換する光電気変換部と、
前記光電気変換部の出力信号を増幅する増幅部と、
前記増幅部の出力信号を識別再生する識別再生部と、
前記識別再生部の出力信号を複数の電気信号に分離する分離部と、
請求項１から３のいずれか１つに記載の遅延調整回路であって、前記分離部から出力された複数の電気信号の各位相をそれぞれ各位相制御信号により制御して伝搬遅延を調整する複数の遅延調整回路と、
前記複数の遅延調整回路から出力された各電気信号間の位相をそれぞれ検出し、前記複数の遅延調整回路のそれぞれに各位相制御信号を送出する複数の位相検出部とを、
備えた構成とした。
【００１２】
請求項５に記載の発明の光伝送システムは、光信号を生成する光送信装置と、
前記光送信装置により生成された光信号を伝送する光伝送路と、
前記光伝送路を伝搬してきた光信号を認識する請求項４に記載の光受信装置とを備えた構成とした。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
＜実施の形態１＞
図１は、本発明における光伝送システムの実施の形態１の構成を示すブロック図、図２は図１の遅延調整回路の構成を詳しく示すブロック図、図３は図１の遅延制御部の構成を詳しく示すブロック図、図４は図２の遅延調整部の構成を詳しく示す回路図である。なお、図１〜図４は、この実施の形態１が理解できる程度に概略的に示してあるに過ぎず、したがって、本発明を図１〜図４の構成及び動作に限定するものではない。以下、図１〜図４に基づいて、実施の形態１の構成及び動作を説明する。
【００１４】
図１は光伝送システムの構成図を示すもので、光送信装置２０と、光伝送路（光ファイバ）２１と光受信装置２２とで構成され、光受信装置２２は光電気変換部２３と、増幅部２４と、識別再生部２５と、分離部２６と、遅延調整回路２７（１）〜遅延調整回路２７（ｎ）と遅延制御部２８から構成される。光送信装置２０はデジタル信号に応じた光信号を生成し光伝送路２１に送出し、光伝送路２１を通った光信号は光受信装置２２に入力される。
【００１５】
光受信装置２２では、光電気変換部２３において入力された光信号を電気信号に変換し、増幅部２４に送出する。増幅部２４では、入力された電気信号を増幅し識別再生部２５に送出する。識別再生部２５は、入力された電気信号を識別再生し分離部２６に送出する。分離部２６は、入力された電気信号を複数の電気信号に分離し、それぞれを遅延調整回路２７（１）〜２７（ｎ）に送出する。遅延調整回路２７（１）〜２７（ｎ）のそれぞれの出力信号は、光受信装置２２の出力信号ＤＡＴＡ１〜ＤＡＴＡｎとして出力されると同時に、遅延制御部２８にも入力される。遅延制御部２８では入力された複数の電気信号を元に、それぞれの位相差を検出して位相制御信号を生成し、その位相制御信号を遅延調整回路２７（１）〜２７（ｎ）にそれぞれ送出して出力信号ＤＡＴＡ１〜ＤＡＴＡｎの各位相を調整する。
【００１６】
次に図２を用いて遅延調整回路２７について説明する。図２（１）は遅延調整回路２７の一例を示し、遅延調整部３１と、ソースフォロワ３２（１）〜３２（ｍ）と広帯域増幅部３３（１）〜３３（ｍ）により構成されている。図２（２）は遅延調整回路２７の他の例を示し、遅延調整部３１（１）〜３１（ｍ）とソースフォロワ３２（１）〜３２（ｍ）とにより構成されている。
【００１７】
次に図３を用いて遅延制御部２８について説明する。遅延制御部２８は一例として、位相検出部２９（１）〜２９（ｎ−１）と制御信号生成部３０（１）〜３０（ｎ−１）により構成されている。この例では、遅延制御部２８に入力された複数の電気信号の内の隣接する２つの信号がそれぞれ位相検出部２９（１）〜２９（ｎ−１）に入力される。すなわち、例えば位相検出部２９（１）には、遅延調整回路２７（１）、２７（２）の２つの電気信号が入力されてその位相差を検出し、その位相差信号を制御信号生成部３０（１）に送出する。制御信号生成部３０（１）では、入力された位相差信号に対応した電圧Ｖｄｃ１を生成して参照電圧Ｖｒｅｆと比較し、比較結果に基づいてＯＮ／ＯＦＦの位相制御信号を生成し、これを遅延調整回路２７（２）に送出する。このとき、参照電圧Ｖｒｅｆの値は、遅延調整回路２７（１）、２７（２）の各位相が合っている状態の値に設定されている。
【００１８】
ここで、遅延調整回路２７（１）〜２７（ｎ）は同一の回路構成で回路の内部遅延量は同一である。同様に、位相検出部２９（１）〜２９（ｎ−１）、及び制御信号生成部３０（１）〜３０（ｎ−１）もそれぞれが同一の回路構成である。遅延調整回路２７（２）〜２７（ｎ）はそれぞれ、制御信号生成部３０（１）〜３０（ｎ−１）から送出されたＯＮ／ＯＦＦの位相制御信号により、分離部２６から送出される各電気信号の伝搬遅延を調整し、出力信号ＤＡＴＡ２〜ＤＡＴＡｎを出力する。これにより、ＤＡＴＡ１〜ＤＡＴＡｎの電気信号の位相が合う。
【００１９】
図４は遅延調整部３１の構成を示し、遅延調整部３１は、差動ＦＥＴ１、ＦＥＴ２の各負荷抵抗Ｒ１、Ｒ２とバイアス調整用抵抗Ｒ３の間にそれぞれ接続されたインダクタＬ１、Ｌ２と、インダクタＬ１、Ｌ２にそれぞれ並列に接続されたＦＥＴ３、ＦＥＴ４とを有し、ＦＥＴ３、ＦＥＴ４の各ゲート端子に位相制御信号が印加される。一般的な差動回路では、差動ＦＥＴの負荷抵抗とＧＮＤ間にインダクタを接続すると、インダクタのインダクタンス成分によって群遅延の特性が変化する。この特性を利用し、インダクタＬ１、Ｌ２のインダクタンス成分を制御することで、入力された電気信号に合った周波数における群遅延を調整する。
【００２０】
ＦＥＴ３、ＦＥＴ４がゲート端子の電圧によってＯＦＦ状態の場合、電流はインダクタＬ１、Ｌ２に流れるため、インダクタＬ１、Ｌ２のインダクタンス成分により、高周波になるにつれて群遅延としては大きな値となる。群遅延の周波数特性において、右肩上がりの特性となる。また、ＦＥＴ３、ＦＥＴ４がＯＮ状態の場合、電流はインダクタＬ１、Ｌ２には流れずＦＥＴ３、ＦＥＴ４に流れるため、高周波になるにつれ群遅延としては小さな値となる。群遅延の周波数特性において、右下がりの特性となる。これにより、光受信装置から出力される複数の電気信号の位相が合ってない状態において、電気信号に合った周波数における群遅延を変化させることにより、電気信号の伝搬遅延を調整することができる。
【００２１】
このように本実施の形態１では、遅延制御部２８において、各遅延調整回路２７から出力された電気信号の位相差を検出した後、制御信号を生成し、各遅延調整回路２７に制御信号を送出する。そして、各遅延調整回路２７では、各遅延調整部３１に入力された制御信号により、電気信号に合った周波数における群遅延を調整する。これにより、電気信号の伝搬遅延が変化し、光受信装置から出力される複数の電気信号の位相を合わせることができる。また、本実施の形態では、電気信号の遅延量を調整する際の手段として、外付け部品、及び複数の位相調整範囲の異なる複数の遅延手段・回路は不要であり、またＩＣ内に全て作りこむことから、小型化、低コスト化を実現することもできる。
【００２２】
＜実施の形態２＞
図５は実施の形態２の遅延調整部３１の構成を示し、遅延調整部３１は、差動ＦＥＴ１、ＦＥＴ２の各ソース端子間に接続されたコンデンサＣ１と、差動ＦＥＴ１、ＦＥＴ２の各ソース端子とその電流源であるＦＥＴ５のドレイン端子の間にそれぞれ接続された抵抗Ｒ１１、Ｒ１２（Ｒ１１＝Ｒ１２）と、抵抗Ｒ１、Ｒ２にそれぞれ並列に接続されたＦＥＴ３、ＦＥＴ４とを有し、ＦＥＴ３、ＦＥＴ４の各ゲート端子には位相制御信号が入力される。ここで、一般的なソースピーキングの回路では、差動ＦＥＴのゲート幅とＣ１、Ｒ１１、Ｒ１２の値によって群遅延の周波数特性を変化させることができる。この特性を利用し、Ｒ１１、Ｒ１２の値を制御することで、群遅延の周波数を調整する。
【００２３】
ＦＥＴ３、ＦＥＴ４がゲート端子の電圧によってＯＦＦ状態の場合、電流は抵抗Ｒ１１、Ｒ１２に流れるため、コンデンサＣ１と抵抗Ｒ１１、Ｒ１２の時定数により、高周波になるにつれて群遅延は大きな値となる。群遅延の周波数特性において、右肩上がりの特性となる。また、ＦＥＴ３、ＦＥＴ４がＯＮ状態の場合、電流は抵抗Ｒ１１、Ｒ１２には流れずＦＥＴ３、ＦＥＴ４に流れる。このため、抵抗Ｒ１１、Ｒ１２に電流が流れた場合とは異なり、高周波になるにつれ群遅延としては小さな値となる。群遅延の周波数特性において、右下がりの特性となる。これにより、光受信装置から出力される複数の電気信号の位相が合ってない状態において、電気信号に合った周波数における群遅延を変化させることにより、電気信号の伝搬遅延を調整することができる。
【００２４】
このように本実施の形態２では、遅延制御部２８において、各遅延調整回路２７から出力された電気信号の位相差を検出した後、制御信号を生成し、各遅延調整回路２７に制御信号を送出する。そして、各遅延調整回路２７では、各遅延調整部２７に入力された制御信号により、電気信号に合った周波数における群遅延を調整する。これにより、電気信号の伝搬遅延が変化し、光受信装置から出力される複数の電気信号の位相を合わせることができる。また、本実施の形態では、電気信号の遅延量を調整する際の手段として、外付け部品、及び複数の位相調整範囲の異なる複数の遅延手段・回路は不要であり、またＩＣ内に全て作りこむことから、小型化、低コスト化を実現することもできる。
【００２５】
＜実施の形態３＞
図６は実施の形態３の遅延調整部３１の構成を示し、遅延調整部３１は、差動ＦＥＴ１、ＦＥＴ２の各ソース端子Ｓ間に接続されたＦＥＴ６及びコンデンサＣ１と、差動ＦＥＴ１、ＦＥＴ２の各ソース端子とその電流源であるＦＥＴ５のドレイン端子の間にそれぞれ接続された抵抗Ｒ２１、Ｒ２２（Ｒ２１＝Ｒ２２）とを有し、ＦＥＴ６のゲート端子には位相制御信号が入力される。ここで、ＦＥＴ６のドレイン端子及びソース端子は、ＦＥＴ１、ＦＥＴ２のどちらのソース端子に接続されてもよい。
【００２６】
ここで、一般的なソースピーキングの回路では、差動ＦＥＴ１、ＦＥＴ２のゲート幅と、Ｃ１、Ｒ２１、Ｒ２２の値によって群遅延の周波数特性を変化させることができる。また、ＦＥＴのゲート端子の電圧によって、ＦＥＴのドレイン−ソース間容量Ｃｄｓが変化する。この特性を利用し、ＦＥＴ６のゲート端子に遅延制御部２８からの制御電圧を入力することで、ＦＥＴ６のＣｄｓを変化させ、差動ＦＥＴ１、ＦＥＴ１のソース端子間の容量値を可変にすることで、群遅延の周波数特性を変化させることができる。
【００２７】
これにより、光受信装置から出力される複数の電気信号の位相が合ってない状態において、電気信号に合った周波数における群遅延を変化させることにより、電気信号の伝搬遅延を調整することができる。このように本実施の形態３では、遅延制御部２８において、各遅延調整回路２７から出力された電気信号の位相差を検出した後、制御信号を生成し、各遅延調整回路２７に制御信号を送出する。そして、各遅延調整回路２７では、各遅延調整部３１に入力された制御信号により、電気信号に合った周波数における群遅延を調整する。これにより、電気信号の伝搬遅延が変化し、光受信装置から出力される複数の電気信号の位相を合わせることができる。また、本実施の形態では、電気信号の遅延量を調整する際の手段として、外付け部品、及び複数の位相調整範囲の異なる複数の遅延手段・回路は不要であり、またＩＣ内に全て作りこむことから、小型化、低コスト化を実現することもできる。
【００２８】
【発明の効果】
以上説明したように本発明によれば、遅延調整回路を差動回路により構成するので、ＩＣ化して小型化、低コスト化を実現することができる。
【図面の簡単な説明】
【図１】本発明の光伝送システムの実施の形態１の構成を示すブロック図
【図２】図１の遅延調整回路の構成を詳しく示すブロック図
【図３】図１の遅延制御部の構成を詳しく示すブロック図
【図４】図２の遅延調整部の構成を詳しく示す回路図
【図５】本発明の実施の形態２の遅延調整部の構成を詳しく示す回路図
【図６】本発明の実施の形態３の遅延調整部の構成を詳しく示す回路図
【図７】従来の光伝送システムの構成を示すブロック図
【符号の説明】
２７　遅延調整回路
２８　遅延制御部
３１　遅延調整部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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