(57)【要約】【課題】配線抵抗を低くし、また、配線のＳＭ耐性やＥＭ耐性を向上させる等、配線の特性を向上させる。【解決手段】プラグＰ２上の絶縁膜（２２、２３）中に配線幅の異なる配線溝２５（Ｌ１〜Ｌ４）を形成し、その上部にバリア層２６を形成し、さらに、低カバレッジの銅合金層２７ａを堆積させ、より幅の小さい配線溝の底部、側壁および側壁上部の被覆性をより悪くし、被覆性が良い条件で銅膜２７ｂを堆積し、その上部に電界メッキ法で銅膜２７ｃを析出させ、アニールを施し、合金化した後、配線溝２５外部の銅合金膜等をＣＭＰにより除去して第２層配線を形成する。その結果、配線幅が大きくなるに従い、銅膜の合金化率が大きくなり、銅原子の移動の影響が大きい配線幅の大きい箇所では、合金化により銅原子の移動が抑制され、配線幅の小さい箇所では、銅の合金化率が小さいため配線抵抗の上昇を抑えられる。【選択図】    図８
2004289008.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成された絶縁膜と、
（ｂ）前記絶縁膜中に形成された第１の溝および前記第１の溝より幅の広い第２の溝と、
（ｃ）前記第１および第２の溝の内部にそれぞれ形成された第１金属を主成分とし、第２金属を含有する第１および第２配線と、
を有する半導体集積回路装置であって、
（ｄ）前記第１の配線より前記第２の配線の方が前記第２金属の含有率が高いことを特徴とする半導体集積回路装置。
【請求項２】
（ａ）半導体基板上に形成された絶縁膜と、
（ｂ）前記絶縁膜中に形成された第１の溝および前記第１の溝より幅の広い第２の溝と、
（ｃ）前記第１および第２の溝の内部にそれぞれ形成された銅を主成分とし、銅以外の金属を含有する第１および第２配線と、
を有する半導体集積回路装置であって、
（ｄ）前記第１の配線より前記第２の配線の方が前記銅以外の金属の含有率が高いことを特徴とする半導体集積回路装置。
【請求項３】
（ａ）半導体基板上に絶縁膜を形成し、前記絶縁膜を選択的にエッチングすることにより第１の溝および前記第１の溝より幅の広い第２の溝を形成する工程と、
（ｂ）前記第１の溝および前記第２の溝の内部を含む前記絶縁膜上に、第１金属膜を堆積する工程であって、前記第１の溝の底部、側壁および側壁上部の被覆性より前記第２の溝の底部、側壁および側壁上部の被覆性が良い条件で第１金属膜を堆積する工程と、
（ｃ）前記（ｂ）工程の後、前記第１の溝および前記第２の溝の内部を含む前記絶縁膜の上部に、第２金属膜を堆積する工程と、
（ｄ）前記（ｃ）工程の後、熱処理を施すことにより前記第２金属膜中に前記第１金属膜中の金属を拡散させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
前記（ｂ）工程は、前記第１金属膜をイオン化メタルバイアススパッタ法で形成することを特徴とする請求項３記載の半導体集積回路装置の製造方法。
【請求項５】
（ａ）半導体基板上に絶縁膜を形成し、前記絶縁膜を選択的にエッチングすることにより第１の溝および前記第１の溝より幅の広い第２の溝を形成する工程と、
（ｂ）前記第１の溝および前記第２の溝の内部を含む前記絶縁膜上に、銅以外の金属を堆積する工程であって、前記第１の溝の底部、側壁および側壁上部の被覆性より前記第２の溝の底部、側壁および側壁上部の被覆性が良い条件で銅以外の金属を堆積する工程と、
（ｃ）前記（ｂ）工程の後、前記第１の溝および前記第２の溝の内部を含む前記絶縁膜の上部に、銅を堆積する工程と、
（ｄ）前記（ｃ）工程の後、熱処理を施すことにより前記銅中に前記銅以外の金属を拡散させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するものであって、特に、金属配線に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置における配線の微細化および多層化に伴い、絶縁膜中に配線用の溝を形成後、導電膜を溝内部に埋め込むことにより配線を形成する、いわゆるダマシン技術が採用されている。
【０００３】
また、埋め込む導電膜としては、抵抗の小さい銅膜が検討されている。
【０００４】
さらに、この銅膜よりなる配線のエレクトロマイグレーション耐性の向上のために、銅膜中に他の金属を含有させる方法が採用されている（例えば、下記特許文献１〜５参照）。
【０００５】
特許文献１は、異なる配線層に純銅と合金銅の配線を形成するものであり、特許文献２は、Ａｌの配向によるＣｕ膜の形成に関するものである。
【０００６】
また、特許文献３は、ＣｕにＳｎやＭｇを拡散させるものであり、特許文献４は、Ｃｕの粒界にＡｌを拡散させるものであり、また、特許文献５は、ＣｕにＡｇを拡散させるものである。
【０００７】
【特許文献１】
特開平９−２８９２１４号公報
【０００８】
【特許文献２】
特開２００２−２６０１５号公報
【０００９】
【特許文献３】
特開２０００−１５０５２２号公報
【００１０】
【特許文献４】
特開２０００−４９１６４号公報
【００１１】
【特許文献５】
特開平１１−２０４５２４号公報
【００１２】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置の研究、開発に従事しており、ダマシン技術を用いたＣｕ配線を採用している。
【００１３】
このＣｕ配線のストレスマイグレーション（ＳＭ）特性は、配線幅に依存し、配線幅の増加に伴ってＳＭ耐性は悪くなる。
【００１４】
そこで、Ｃｕに不純物金属（例えば、Ｎｉ、Ｍｇ、Ａｌなど）を添加し、Ｃｕ合金で配線を構成することにより、Ｃｕの移動を抑制し、ＳＭ耐性を向上させる方法が検討されている。
【００１５】
しかしながら、前記方法によれば、配線のＳＭ耐性は向上するが、不純物金属により配線抵抗が大きくなり、低抵抗のＣｕを用いる利点が薄れてしまう。
【００１６】
本発明の目的は、配線抵抗を低くし、また、配線のＳＭ耐性を向上させる等、配線の特性を向上させることにある。
【００１７】
また、本発明の他の目的は、半導体集積回路装置の信頼性を向上させることにある。
【００１８】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２０】
本発明の半導体集積回路装置は、（ａ）半導体基板上に形成された絶縁膜と、（ｂ）前記絶縁膜中に形成された第１の溝および前記第１の溝より幅の広い第２の溝と、（ｃ）前記第１および第２の溝の内部にそれぞれ形成された第１金属を主成分とし、第２金属を含有する第１および第２配線と、を有する半導体集積回路装置であって、（ｄ）前記第１の配線より前記第２の配線の方が前記第２金属の含有率を高くするものである。
【００２１】
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に絶縁膜を形成し、前記絶縁膜を選択的にエッチングすることにより第１の溝および前記第１の溝より幅の広い第２の溝を形成する工程と、（ｂ）前記第１の溝および前記第２の溝の内部を含む前記絶縁膜上に、第１金属膜を堆積する工程であって、前記第１の溝の底部、側壁および側壁上部の被覆性より前記第２の溝の底部、側壁および側壁上部の被覆性が良い条件で第１金属膜を堆積する工程と、（ｃ）前記（ｂ）工程の後、前記第１の溝および前記第２の溝の内部を含む前記絶縁膜の上部に、第２金属膜を堆積する工程と、（ｄ）前記（ｃ）工程の後、熱処理を施すことにより前記第２金属膜中に前記第１金属膜中の金属を拡散させる工程と、を有するものである。なお、（ａ）工程と（ｂ）工程の間にバリア層を形成する工程を有していても良い。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
以下、本発明の実施の形態１である半導体集積回路装置をその製造方法に従って説明する。図１〜図１１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【００２４】
まず、図１に示すように、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子が形成された半導体基板１を準備する。
【００２５】
このＭＩＳＦＥＴを形成する工程を簡単に説明する。
【００２６】
まず、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に「基板」という）１を用意し、基板１をエッチングして溝を形成した後、溝の内部に酸化シリコン膜を埋め込むことにより素子分離２を形成する。
【００２７】
次に、基板１にｐ型不純物およびｎ型不純物をイオン打込みした後、熱処理し不純物を拡散させることによって、ｐ型ウエル３およびｎ型ウエル４を形成する。
【００２８】
次に、基板１を熱酸化することによって、その表面に清浄なゲート酸化膜５を形成する。次いで、基板１上に多結晶シリコン膜を形成し、エッチングすることにより、ゲート電極７を形成する。次に、ｐ型ウエル３上のゲート電極７の両側の基板１にｎ型不純物をイオン打込みし、また、ｎ型ウエル４上のゲート電極７の両側の基板１にｐ型不純物をイオン打込みし、ｎ−型半導体領域８およびｐ−型半導体領域９を形成する。
【００２９】
次いで、基板１上に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で窒化シリコン膜を堆積した後、異方的にエッチングすることによりサイドウォール１０をゲート電極７の側壁に形成する。
【００３０】
次いで、ゲート電極７およびサイドウォール１０をマスクに、ｐ型ウエル３にはｎ型不純物を、ｎ型ウエル４にはｐ型不純物をイオン打ち込みし、熱拡散させることによってｎ＋型半導体領域１１（ソース、ドレイン）およびｐ＋型半導体領域１２（ソース、ドレイン）を形成する。
【００３１】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３２】
次に、半導体基板１の全面にチタン等の高融点金属膜を形成し、基板１に熱処理を施すことにより、シリサイド層１６を形成する。その後、未反応の高融点金属膜を除去する。
【００３３】
次に、図２に示すように、例えば酸化シリコン膜をＣＶＤ法により堆積することにより、層間絶縁膜１８を形成し、その表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化する。
【００３４】
次に、ｎ＋型半導体領域１１もしくはｐ＋型半導体領域１２上の層間絶縁膜１８を適宜エッチングにより除去することによりコンタクトホールＣ１を形成する。
【００３５】
次に、コンタクトホールＣ１内を含む層間絶縁膜１８上に、スパッタ法によりバリア膜として例えば窒化チタン膜（図示せず）を形成した後、ＣＶＤ法により導電性膜として例えばタングステン（Ｗ）膜を形成する。次いで、コンタクトホールＣ１以外の窒化チタン膜（ＴｉＮ）およびＷ膜をＣＭＰにより除去し、プラグＰ１を形成する。
【００３６】
次に、図３に示すように、層間絶縁膜１８およびプラグＰ１上に、ＴｉＮ膜（図示せず）およびＷ膜を順次堆積し、所望の形状にエッチングすることにより第１層配線Ｍ１を形成する。
【００３７】
次いで、第１層配線Ｍ１上に層間絶縁膜１９として例えば酸化シリコン膜を堆積し、第１層配線Ｍ１上の層間絶縁膜１９を適宜エッチングにより除去することによりコンタクトホールＣ２を形成した後、プラグＰ１と同様にプラグＰ２を形成する。
【００３８】
次いで、プラグＰ２上に第２層配線Ｍ２を形成する。この第２層配線Ｍ２の形成工程を図４〜図１１を参照しながら詳細に説明する。なお、図４〜図１１においては、プラグＰ２より下層の層を省略してある。
【００３９】
図４に示すように、層間絶縁膜１９およびプラグＰ２上に、窒化シリコン膜２２を形成し、次いで、酸化シリコン膜２３をＣＶＤ法により堆積する。これらの積層膜は、配線溝が形成される配線溝用の絶縁膜である。
【００４０】
次いで、第２層配線形成予定領域上の酸化シリコン膜２３をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜２２をエッチングすることにより配線溝２５を形成する。この窒化シリコン膜２２は、エッチングストッパーとして利用される。図４に示すように、配線溝２５の幅は、多種あり、例えば、各幅Ｌ１〜Ｌ４は、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４の関係にある。
【００４１】
次に、図５に示すように、配線溝２５内を含む酸化シリコン膜２３上に、バリア層２６として例えばＴｉＮ膜を例えばスパッタ法により堆積する。
【００４２】
なお、バリア層２６は、ＴｉＮ膜の他、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）膜、Ｔｉ（チタン）、Ｗ、ＷＮ、窒化チタンシリサイド、もしくは窒化タングステンシリサイドなどを主成分とする単層膜もしくはこれらの膜の積層膜でもよい。また、このバリア層２６の形成には、カバレッジ（被覆性）の良い成膜方法を用いる。被覆性が良い（高カバレッジ）とは、配線溝２５の底部、側壁および側壁上部のコーナー部を覆うように膜が堆積し、また、膜厚のばらつきが少ない状態をいう。
【００４３】
例えば、スパッタ法においては、ＩＭＢＳ（イオン化メタルバイアススパッタ：Ｉｏｎｉｚｅｄ  Ｍｅｔａｌ  ｂｉａｓ  Ｓｐｕｔｔｅｒ）法が通常のＤＣマグネトロンスパッタに比べて被覆性が良い。また、スパッタ法のみならず、ＣＶＤ法を用いてもよい。この場合、圧力、成膜温度等を調整して、被覆性を良くすることができる。
【００４４】
次いで、図６に示すように、バリア層２６上に、銅合金層（銅＋不純物金属）２７ａを堆積させる。この際、被覆性の悪い（低カバレッジ）条件で銅合金層２７ａを堆積する。
【００４５】
被覆性が悪い条件とは、幅のより狭い配線溝において、溝の側部や底部に膜が形成され難い条件をいう。言い換えれば、例えば幅Ｌ１の配線溝より幅Ｌ２の配線溝の底部、側壁および側壁上部の被覆性が良い条件をいう。同様に幅Ｌ２の配線溝より幅Ｌ３の配線溝の被覆性が良い条件をいう。なお、配線溝が一定の幅以上となるとその被覆性は変わらなくなる。
【００４６】
この銅合金層２７ａは、配線溝２５中に形成される銅合金配線の不純物金属（合金、銅以外の金属）の供給源である。従って、少なくとも拡散させる不純物金属を含有していればよく、必ずしも銅を含有する必要はない。例えば、拡散させるＡｕ（金）のみを形成してもよい。
【００４７】
また、銅中に含有させる金属としては、例えば、マグネシウム（Ｍｇ）、Ａｇ（銀）、Ａｕ、Ｐｄ（パラジウム）、Ｔｉ、Ｔａ（タンタル）、アルミニウム（Ａｌ）、Ｎｂ（ニオブ）、Ｚｒ（ジルコニウム）、Ｚｎ（亜鉛）、Ｗ、Ｒｕ（ルテニウム）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等があげられる。これらの金属は、単体で含有させても良く、また、多種含有させてもよい。
【００４８】
また、銅中に含有させる金属が合金となっていても良い。例えば、Ａｇ合金、Ａｕ合金、Ａｌ合金もしくはＷ合金などを用いてもよい。この場合、合金として主たる金属（Ａｇ等）に、Ｎｂ、ＴｉおよびＣｕ等の他、Ｓｉ（シリコン）等を単独で、また、多種含有させても良い。
【００４９】
中でも、銅中に含有させる金属としては、Ｍｇ、Ｎｉ、Ａｌ、Ｃｒ等を用いるのが好ましい。
【００５０】
また、堆積方法としては、スパッタ法やＣＶＤ法があげられる。また、通常のＤＣマグネトロンスパッタ法を用いれば、例えばＩＭＢＳ法を用いた場合に比べ被覆性が悪くなる。
【００５１】
図１２は、通常のＤＣマグネトロンスパッタ装置である。また、図１３は、ＩＭＢＳ装置である。
【００５２】
図１２に示すように、一般的なスッパタ装置のチャンバ（処理室）３１内には、基板（半導体ウエハ）１を搭載するサセプタ３２が設置され、その上部には、ターゲット（堆積させる物質）３３が配置されている。このターゲットの裏面には、例えばマグネット３４が設けられている。また、ターゲットには、高電界（ＤＣ）が印加される。チャンバ３１内は、ポンプ３５により減圧されている。
【００５３】
このチャンバ内に例えばアルゴン（Ａｒ）ガス等を注入し、Ａｒイオンを電界で加速し、ターゲットに衝突させその反跳で飛び出してくるターゲット原子を基板上に堆積させるのである。
【００５４】
図１３のＩＭＢＳ装置においては、基板にも電位（ＲＦ）が印加される。このように、基板に電位を印加することによりターゲット原子が基板上に付着しやすくなる。その結果、被覆性を良くすることができる。
【００５５】
また、図１３においては、基板とターゲット間の距離（ＴＳ）が、２００ｍｍ以上であり、図１２のＴＳは２００ｍｍ未満である。ターゲット原子は、種々の方向にはじき飛ばされるが、基板とターゲット間との距離を大きくすると、基板上に到達するターゲット原子の垂直成分を多くすることができる。即ち、溝や孔の底部にもターゲット原子が到達し、被覆性を向上させることができる。また、基板とターゲットとの間に格子状の遮蔽物（コリメータ）を設置し、垂直成分が大きいターゲット原子を選択的に通過させ、被覆性を向上させることもできる。
【００５６】
なお、図１２や図１３に示すチャンバを有する装置（マルチチャンバ）を用いて、前述したバリア層２６や銅合金層２７ａを形成してもよい。また、後述する銅膜を形成してもよい。このようなマルチチャンバを用いることにより、空気（酸素）との接触を低減することができ、膜表面の酸化を低減できる。また、異物の付着率も低減することができる。
【００５７】
次いで、図７に示すように、銅合金層２７ａ上に、薄い銅膜２７ｂをスパッタ法により形成する。この銅膜２７ｂは、電界メッキの際のシード層となる。従って、他の導電性膜（例えば銅合金膜）を用いてもよいが、銅膜中の他の金属の含有の程度（含有率、合金濃度、合金率）を調整しやすくするためには、銅膜を用いることが好ましい。また、この銅膜２７ｂは、被覆性が良い条件で堆積する。例えば、ＩＭＢＳ法を用いて堆積する。
【００５８】
次いで、図８に示すように、基板（ウエハ）１を、メッキ液に浸漬し、シード層（銅膜２７ｂ）に電位を印加（電界メッキ）することによって、基板１上に、銅膜２７ｃを析出させ、アニール（熱処理）を施す。
【００５９】
その結果、銅合金層２７ａ中の銅以外の金属が銅膜２７ｂ、２７ｃ中に拡散し、合金化する（図９）。図９において、銅が合金化している箇所を２８ａと、純銅（不純物の濃度が極めて低い）の部分を２８ｂとする。このように、溝の内部において合金化が進めば良く、銅膜２７ｃの上部は合金化されなくても良い。また、アニールは、上記タイミングで行う必要はなく、その後、例えば、後述するＣＭＰ工程の後等に行っても良い。また、その後の熱が加わる工程を利用して不純物金属を拡散させても良い。
【００６０】
この際、配線幅の小さい、例えば幅がＬ１やＬ２の配線溝においては、その側壁や底部に形成される銅合金層（２７ａ）が薄い、もしくは形成されないため、銅膜中の他の金属の含有の程度（合金濃度）が低く、もしくは純銅となる。言い換えれば、純粋（ｐｕｒｅ）な銅に近く、もしくは純銅となる。
【００６１】
また、配線幅が例えばＬ１からＬ４へと大きくなるに従い、銅合金膜２８ａ中の不純物金属の含有の程度（合金濃度）が大きくなる。なお、Ｌ１〜Ｌ４は、０．１４μｍ〜数μｍの範囲にある。
【００６２】
次に、図１０に示すように、配線溝２５外部の銅合金膜２８ａ等をＣＭＰにより除去して第２層配線Ｍ２を形成する。例えば、幅Ｌ１の配線溝２５中に形成される配線は純銅により構成される。
【００６３】
このように、本実施の形態においては、配線溝の幅が小さくなるに従って被覆性が悪くなる（配線幅が大きくなるに従って被覆性が良くなる）条件で合金供給源を堆積し、その上部に銅膜を形成し、合金化したので、配線幅が大きくなるに従い、銅膜中の他の金属の含有の程度（合金濃度）が大きくなる。
【００６４】
その結果、配線幅の大きい配線においてＳＭ耐性が良くなる。
【００６５】
即ち、配線の下層にプラグＰ２が配置されている場合、配線幅の大きい配線においては、銅の凝縮の際に応力が加わり、応力的に弱い配線とプラグＰ２との間で剥離が生じる。このような剥離が生じるとＳＭ耐性が劣化し、不良や故障の原因となる。
【００６６】
これに対し、本実施の形態においては、配線幅の大きい配線においては、合金化を行ったので、銅原子の移動を抑制、銅の凝縮を抑制することができる。その結果、配線とプラグＰ２との間の剥離を低減することができる。
【００６７】
また、合金化した場合には配線抵抗の増加が問題となるが、この場合、配線幅が大きいため、配線抵抗の増加による不具合は顕著には現れない。
【００６８】
これに対し、配線幅が小さい配線においては、銅の合金化率が小さいため配線抵抗の上昇を抑えられる。また、配線幅が小さい配線においては、配線の下層にプラグＰ２が形成されていても、プラグＰ２の径に対する配線の体積が小さいため銅の合金化率が小さくても銅の凝縮による応力の影響は小さい。
【００６９】
このように、配線幅が大きい箇所および小さい箇所においても配線の低抵抗化とＳＭ耐性の向上を図ることができる。
【００７０】
また、本実施の形態によれば、エレクトロマイグレーション（ＥＭ）耐性を向上させることができる。
【００７１】
即ち、配線幅が小さい場合にはバンブー率が高くＥＭ耐性が向上する。バンブー率とは、配線幅の方向に結晶粒界が存在する割合である。例えば、グレイン（結晶粒）径が配線幅と同等である場合には、グレインの境界（結晶粒界）が配線を短辺方向に横切ることとなり、ＥＭのパスが減少する（図２３（ａ）参照）。その結果、ＥＭ耐性が向上する。
【００７２】
これに対し、配線幅が大きいと、配線の短辺に沿っても多数のグレインが並ぶこととなり、電流（電子）の流れる方向（配線の長辺方向）に沿ったＥＭのパスが多くなる（図２３（ｂ）参照）。その結果、ＥＭ耐性が劣化するのである。なお、図２３（ａ）および（ｂ）は、配線幅とグレインの粒界との関係を示す模式図（平面図）である。
【００７３】
しかしながら、本実施の形態においては、配線幅が大きくなるに従って銅の合金化率が大きくなるため、ＥＭによる銅原子の移動を抑制することができ、ＥＭ耐性を向上させることができる。
【００７４】
また、本実施の形態においては、被覆性の悪い（低カバレッジの）成膜方法を用いて合金の供給源を形成したので、自己整合的に幅の大きい配線溝には合金の供給源を多く、また、幅の小さい配線溝には合金の供給源を少なく形成することができる。
【００７５】
この後、図１１に示すように、銅の拡散を防止する等の役割を果たすバリア層として窒化シリコン膜２９を形成する。この後、層間絶縁膜、プラグおよび配線の形成を繰り返すことにより、さらに多層の配線を形成することができる。なお、その図示および説明を省略する。この際、第２層配線より上層の配線を第２層配線と同様に形成することも可能である。また、第１層配線を第２層配線と同様に形成することも可能である。また、第２層配線より上層のプラグは、プラグＰ１と同様にＷ膜等を用いて形成しても良いし、また、他の金属、例えば銅を用いて形成してもよい。また、銅の拡散を防止する等の役割を果たすバリア層としては、窒化シリコン膜の他、炭窒化シリコン（ＳｉＣＮ）や炭化シリコン（ＳｉＣ）等の絶縁性のバリア膜を用いてもよい。また、第２層配線Ｍ２上にのみＷやＣｏＷＢ（ホウ素を含有するコバルトタングステン）やＣｏＷＰ（リンを含有するコバルトタングステン）等の導電性のバリア膜を形成してもよい。
【００７６】
さらに、最上層配線上には、保護膜が形成され、この保護膜を除去することにより最上層配線の一部（パッド部）を露出させる。次いで、チップ上のパッド部と実装基板の外部端子等との間をワイヤやバンプ電極等を介して接続し、必要に応じてチップの周辺を樹脂等で封止することにより半導体集積回路装置が完成する。なお、これらの図示も省略する。
【００７７】
（実施の形態２）
実施の形態１においては、配線とプラグとを別の工程で形成するいわゆるシングルダマシン法を例に説明したが、デュアルダマシン法により配線およびプラグ部を形成してもよい。なお、第１層配線Ｍ１の形成工程までは、実施の形態１と同様であるためその説明を省略する。また、図１４〜図２２は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。これらの図においては、プラグＰ２より下層の層を省略してある。
【００７８】
例えば、図１４に示すように、第１層配線上に層間絶縁膜２１９として例えば窒化シリコン膜と酸化シリコン膜の積層膜を堆積する。この積層膜中には、コンタクトホールが形成される。次いで、層間絶縁膜２１９上に、窒化シリコン膜２２を形成し、次いで、酸化シリコン膜２３をＣＶＤ法により堆積する。これらの積層膜（２２、２３）は、配線溝が形成される配線溝用の絶縁膜である。
【００７９】
次いで、プラグ形成予定領域上の層間絶縁膜２１９、窒化シリコン膜２２および酸化シリコン膜２３をエッチングすることによりコンタクトホールＣ２を形成する。
【００８０】
次いで、図１５に示すように、第２層配線形成予定領域上の酸化シリコン膜２３をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜２２をエッチングすることにより配線溝２５を形成する。この窒化シリコン膜２２は、エッチングストッパーとして利用される。なお、配線溝２５を形成した後、コンタクトホールＣ２を形成してもよい。
【００８１】
図１５に示すように、配線溝２５の幅は、多種あり、例えば、各幅Ｌ１〜Ｌ４は、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４の関係にある。
【００８２】
次に、図１６に示すように、コンタクトホールＣ２および配線溝２５内を含む酸化シリコン膜２３上に、実施の形態１と同様にバリア層２６として例えばＴｉＮ膜を例えばスパッタ法により堆積する。
【００８３】
次いで、図１７に示すように、バリア層２６上に、実施の形態１と同様に銅合金層２７ａを堆積させる。即ち、被覆性の悪い（低カバレッジの）条件で銅合金層２７ａを堆積する。
【００８４】
被覆性が悪い条件とは、実施の形態１で説明したように、幅のより狭い配線溝において、溝の側部や底部に膜が形成され難い条件をいう。言い換えれば、例えば幅Ｌ１の配線溝より幅Ｌ２の配線溝溝の底部、側壁および側壁上部の被覆性が良い条件をいう。
【００８５】
この銅合金層２７ａは、配線溝２５中に形成される銅合金配線の合金（銅以外の金属）の供給源である。従って、従って、少なくとも拡散させる不純物金属を含有していればよく、必ずしも銅を含有する必要はない。
【００８６】
また、銅中に含有させる金属は、実施の形態１で説明した通りである。また、堆積方法としては、スパッタ法やＣＶＤ法があげられる。また、実施の形態１で説明した通り、通常のＤＣマグネトロンスパッタ法を用いれば、例えばＩＭＢＳ法を用いた場合に比べ被覆性が悪くなる。
【００８７】
次いで、図１８に示すように、銅合金層２７ａ上に、薄い銅膜２７ｂをスパッタ法により形成する。この銅膜２７ｂは、電界メッキの際のシード層となる。従って、他の導電性膜（例えば銅合金膜）を用いてもよいが、銅膜中の他の金属の含有の程度（含有率、合金濃度、合金率）を調整しやすくするためには、銅膜を用いることが好ましい。また、この銅膜２７ｂは、被覆性が良い条件で堆積する。例えば、ＩＭＢＳ法を用いて堆積する。
【００８８】
次いで、図１９に示すように、基板（ウエハ）１を、メッキ液に浸漬し、シード層（銅膜２７ｂ）に電位を印加（電界メッキ）することによって、基板１上に、銅膜２７ｃを析出させ、アニール（熱処理）を施す。
【００８９】
その結果、銅合金層２７ａ中の銅以外の金属が銅膜２７ｂ、２７ｃ中に拡散し、合金化する（図２０）。図２０において、銅が合金化している箇所を２８ａと、純銅（不純物の濃度が極めて低い）の部分を２８ｂとする。このように、溝の内部において合金化が進めば良く、銅膜２７ｃの上部は合金化されなくても良い。また、アニールは、上記タイミングで行う必要はなく、その後、例えば、後述するＣＭＰ工程の後等に行っても良い。また、その後の熱が加わる工程を利用して不純物金属を拡散させても良い。
【００９０】
この際、配線幅の小さい、例えば幅がＬ１やＬ２の配線溝においては、その側壁や底部に形成される銅合金層（２７ａ）が薄い、もしくは形成されないため、銅膜中の他の金属の含有の程度（合金濃度）が低く、もしくは純銅となる。言い換えれば、純粋（ｐｕｒｅ）な銅に近く、もしくは純銅となる。
【００９１】
また、配線幅が例えばＬ１からＬ４へと大きくなるに従い、銅合金膜２８ａ中の不純物金属の含有の程度（合金濃度）が大きくなる。なお、Ｌ１〜Ｌ４は、０．１４μｍ〜数μｍの範囲にある。
【００９２】
次に、図２１に示すように、配線溝２５外部の銅合金膜２８ａ等をＣＭＰにより除去して第２層配線Ｍ２およびプラグＰ２を形成する。例えば、幅Ｌ１の配線溝２５中に形成される配線は純銅により構成される。
【００９３】
このように、本実施の形態においても、実施の形態１と同様に、配線溝の幅が小さくなるに従って被覆性が悪くなる（配線幅が大きくなるに従って被覆性が良くなる）条件で合金供給源を堆積し、その上部に銅膜を形成し、合金化したので、配線幅が大きくなるに従い、銅膜中の他の金属の含有の程度（合金濃度）が大きくなる。その結果、ＳＭ耐性やＥＭ耐性を向上させることができる等、実施の形態１で詳細に説明した効果を奏することができる。
【００９４】
また、本実施の形態においては、配線部とプラグ部との間にバリア膜が存在しないため、幅の広い配線溝の底部等に堆積した銅合金膜中の合金がコンタクトホールＣ２内の銅膜２７ｂ、２７ｃにも拡散し、プラグＰ２部の合金化を図ることができる。
【００９５】
その結果、プラグＰ２の銅原子が動きにくくなり、プラグＰ２と第２層配線Ｍ２との境界におけるＳＭ耐性やＥＭ耐性を向上させることができる。
【００９６】
この後、実施の形態１と同様に、バリア層として例えば窒化シリコン膜２９を形成する（図２２）。この後、さらに多層の配線を形成し、最上層配線上の保護膜を除去することにより最上層配線の一部（パッド部）を露出させた後、実装する。
【００９７】
以上、発明者によってなされた本発明を、実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９８】
特に、前述の実施の形態においては、ＭＩＳＦＥＴ上に形成された配線等に本発明を適用したが、本発明は、多層配線を用いた半導体集積回路装置に広く適用可能である。
【００９９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１００】
絶縁膜中に形成された第１の溝および前記第１の溝より幅の広い第２の溝の内部にそれぞれ形成された第１金属を主成分とし、第２金属を含有する第１および第２配線の第１の配線より第２の配線の方の第２金属の含有率を高くしたので、配線抵抗を低くし、また、配線のＳＭ耐性を向上させることができる。また、ＥＭ耐性を向上させることができる。また、配線の特性を向上させることができる。また、半導体集積回路装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造に用いられる通常のＤＣマグネトロンスパッタ装置を示す断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造に用いられるスパッタ装置（ＩＭＢＳ装置）を示す断面図である。
【図１４】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１５】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１６】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２３】配線幅とグレインの粒界との関係を示す模式図（平面図）である。
【符号の説明】
１    半導体基板（基板）
２    素子分離
３    ｐ型ウエル
４    ｎ型ウエル
５    ゲート酸化膜
７    ゲート電極
８    ｎ−型半導体領域
９    ｐ−型半導体領域
１０    サイドウォール
１１    ｎ＋型半導体領域
１２    ｐ＋型半導体領域
１６    シリサイド層
１８    層間絶縁膜
１９    層間絶縁膜
２２    窒化シリコン膜
２３    酸化シリコン膜
２５    配線溝
２６    バリア層
２７ａ    銅合金層
２７ｂ    銅膜
２７ｃ    銅膜
２８ａ    銅合金膜
２８ｂ  純銅
２９    窒化シリコン膜
３１    チャンバ
３２    サセプタ
３３  ターゲット
３４    マグネット
３５    ポンプ
２１９    層間絶縁膜
Ｃ１    コンタクトホール
Ｃ２    コンタクトホール
ＤＣ  電界
Ｌ１〜Ｌ４    配線溝の幅
Ｍ１    第１層配線
Ｍ２    第２層配線
Ｐ１    プラグ
Ｐ２    プラグ
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ    ｐチャネル型ＭＩＳＦＥＴ
ＲＦ  電界
ＴＳ    基板とターゲット間の距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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