(57)【要約】【課題】　多様な容量の受動素子を低コストで製作できる。【解決手段】　本発明の半導体ウェーハは、複数のスクライブラインによって分離された多数の受動素子を含む。スクライブラインは、隣接受動素子ユニット間に電気的連結部を含む。各受動素子ユニットは、反対極性を有する少なくとも１対の電極を含む。スクライブラインは、ウェーハに対して第１及び第２方向に延長する。２つの受動素子ユニットが第１方向に互いに隣接する場合、スクライブラインは、受動素子ユニット間に同一極性の電極を電気的に連結し、これにより、受動素子ユニットを並列で連結するようになる。２つの受動素子ユニットが第２方向に隣接する場合、スクライブラインは、受動素子ユニット間に反対極性の電極を電気的に連結し、これにより、これら受動素子ユニット間に直列接続を提供するようになる。　【選択図】　図３
2004056147.tif 000002
【特許請求の範囲】
【請求項１】
　反対極性を有する１対以上の電極を含む複数の受動素子ユニットと、
　第１及び第２方向に延長し、隣接する受動素子ユニットから各々の受動素子ユニットを分離する複数のスクライブラインとを含み、
　前記スクライブラインは、第１方向に並列で隣接する受動素子ユニットを連結するために、同一極性の電極間に電気的連結部を含み、
　また、前記スクライブラインは、第２方向に隣接する受動素子ユニットを直列で連結するために、反対極性の電極間に電気的連結部を含むことを特徴とする半導体ウェーハ。
【請求項２】
　各々の受動素子ユニットは、第１方向に並列の第１エッジ対と、第２方向に並列の第２エッジ対とを有し、各対は、反対極性を有する１対の電極を含み、
　第１エッジ対は、第１方向に対して各々の電極対が反対極性を有し、
　第２エッジ対は、第２方向に対して各々の電極対が同一極性を有することを特徴とする請求項１に記載の半導体ウェーハ。
【請求項３】
　各受動素子ユニット内の同一極性の電極は、電気的に連結されることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項４】
　請求項１に記載の半導体ウェーハから分離された受動素子チップであって、前記受動素子チップは、少なくとも２つの受動素子ユニットを備えてなる受動素子チップ。
【請求項５】
　基板と、
　前記基板に取り付けられた半導体素子と、
　該半導体素子に電気的に連結された請求項４に記載の少なくとも１つの受動素子チップとを含むことを特徴とする半導体パッケージ。
【請求項６】
　前記少なくとも１つの受動素子チップは、ボンディングワイヤにより前記半導体素子に電気的に連結されることを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
　前記少なくとも１つの受動素子チップは、直列受動素子チップを含み、前記直列受動素子チップの受動素子ユニット各々は、隣接する受動素子ユニットに直列で連結され、前記直列受動素子チップの受動素子ユニットは、第１及び第２最外側受動素子ユニットを含み、
　前記ボンディングワイヤは、正のボンディングワイヤと、負のボンディングワイヤとを含み、正のボンディングワイヤは、前記第１最外側受動素子ユニットの正の電極に電気的に連結され、
　前記負のボンディングワイヤは、前記第２最外側受動素子ユニットの負の電極に電気的に連結されることを特徴とする請求項５に記載の半導体パッケージ。
【請求項８】
　前記少なくとも１つの受動素子チップは、並列受動素子チップを含み、前記並列受動素子チップの受動素子ユニット各々は、隣接する受動素子ユニットに並列で連結され、前記並列受動素子チップの受動素子ユニットは、コネクティング受動素子ユニットを含み、
　前記ボンディングワイヤは、前記コネクティング受動素子ユニットの正の電極及び負の電極にそれぞれ電気的に連結された正のボンディングワイヤ及び負のボンディングワイヤを含むことを特徴とする請求項５に記載の半導体パッケージ。
【請求項９】
　前記少なくとも１つの第１受動素子チップは、ボンディングバンプにより前記半導体素子に電気的に連結されることを特徴とする請求項５に記載の半導体パッケージ。
【請求項１０】
　前記少なくとも１つの第１受動素子チップは、フリップチップボンディングバンプを含み、前記半導体素子は、前記半導体素子の電源及び接地の少なくとも一方と前記フリップチップボンディングバンプとを電気的に連結する再配線金属層を含むことを特徴とする請求項９に記載の半導体パッケージ。
【請求項１１】
　前記半導体素子は、ボンディングバンプを含み、前記少なくとも１つの受動素子チップは、前記少なくとも１つの受動素子チップの電源及び接地の少なくとも一方と前記ボンディングバンプとを電気的に連結する再配線金属層を含むことを特徴とする請求項９に記載の半導体パッケージ。
【請求項１２】
　前記少なくとも１つの受動素子チップは、ＴＡＢ(Tape-Automated Bonding)により前記半導体素子に電気的に連結されることを特徴とする請求項５に記載の半導体パッケージ。
【請求項１３】
　前記半導体素子は、上部能動素子及び下部能動素子を含み、基板上に積層構造となっていることを特徴とする請求項５に記載の半導体パッケージ。
【請求項１４】
　前記少なくとも１つの受動素子チップは、第１及び第２受動素子チップを含み、第１受動素子チップは、下部能動素子上に実装され電気的に連結され、第２受動素子チップは、上部能動素子上に実装され電気的に連結されることを特徴とする請求項１３に記載の半導体パッケージ。
【請求項１５】
　半導体ウェーハ上に受動素子領域を形成する段階と、
　前記受動素子領域に複数の受動素子ユニットを定義するために、第１及び第２方向にスクライブラインを作成する段階と、
　各受動素子ユニットに電極を形成する段階であって、前記電極は、反対極性を有する少なくとも２つの電極を含む段階と、
　隣接する受動素子ユニットの電極を電気的に連結する段階と、
　前記半導体ウェーハから２以上の隣接受動素子を有するチップを分離する段階とを含む受動素子チップの製造方法。
【請求項１６】
　請求項１５に記載の方法で製造された受動素子チップ。
【請求項１７】
　複数の受動素子ユニットを分離する複数のスクライブラインを含み、前記スクライブラインは、前記受動素子ユニット間に１つ以上の電気的連結部を含むことを特徴とするスクライブライン。
【請求項１８】
　各電気的連結部は、受動素子ユニットの電極を隣接受動素子ユニットの電極に連結することを特徴とする請求項１７に記載の半導体ウェーハ。
【請求項１９】
　前記電気的連結部は、前記スクライブラインを横断して形成された配線を含むことを特徴とする請求項１７に記載の半導体ウェーハ。
【請求項２０】
　各受動素子ユニットは、半導体基板上に形成された１つ以上の導電層を含み、前記導電層は、前記受動素子ユニットが所定の抵抗及びキャパシタンスの少なくとも一方を示すようにすることを特徴とする請求項１７に記載の半導体ウェーハ。
【請求項２１】
　スクライブラインは、各受動素子ユニットに対して複数のエッジを定義し、前記受動素子ユニットは、各エッジに反対極性を有する１対の電極を含み、各電極は、各受動素子ユニット内の同一極性の他の電極に電気的に連結されることを特徴とする請求項１７に記載の半導体ウェーハ。
【請求項２２】
　前記複数のエッジは、第１方向に延びるスクライブラインにより定義される第１エッジ対と、第２方向に延びるスクライブラインにより定義される第２エッジ対とを含み、
　隣接エッジの各電極は、前記隣接エッジが前記第１エッジ対のものなら、隣接受動素子チップの反対極性の電極にそれぞれ連結され、他の受動素子チップと並列接続を構成し、
　隣接エッジの各電極は、前記隣接エッジが前記第２エッジ対のものなら、隣接受動素子チップの同一極性の電極にそれぞれ連結され、他の受動素子チップと直列接続を構成することを特徴とする請求項２１に記載の半導体ウェーハ。
【請求項２３】
　前記第１エッジ対は、前記第１方向に対して各電極対が反対極性を有し、前記第２エッジ対は、前記第２方向に対して各電極対が同一極性を有することを特徴とする請求項２１に記載の半導体ウェーは。
【請求項２４】
　請求項１７に記載の半導体ウェーハから分離された受動素子チップであって、前記受動素子チップは、少なくとも２つの受動素子チップを備えてなる受動素子チップ。
【請求項２５】
　基板と、
　前記基板に取り付けられた半導体素子と、
　該半導体素子に電気的に連結された請求項２４に記載の少なくとも１つの受動素子チップとを含むことを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体素子に関し、より詳細には、受動素子チップを製造するに用いられる半導体ウェーハに関する。
【背景技術】
【０００２】
　近年、電子製品の小型化に伴ってこれらの製品に使用される部品の軽薄短小化が要求されている。実装部品の個別サイズを減少させるために、多様な方法が使用されてきた。そのような方法として、ＳＯＣ（Ｓｙｓｔｅｍ　Ｏｎ　Ｃｈｉｐ）方法のように多数の個別素子をワンチップ化する方法、又はＳＩＰ（Ｓｙｓｔｅｍ　Ｉｎ　Ｐａｃｋａｇｅ）方法のように多数の個別素子を１つのパッケージに具現する方法などが使われている。
【０００３】
　ＳＩＰ技術は、多数のチップを１つのパッケージに具現する技術であって、従来のＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ　Ｍｏｄｕｌｅ）と類似している。しかし、ＭＣＭ技術は、主として半導体チップを水平に実装するのに対し、ＳＩＰ技術は、垂直に積層して実装する。
【０００４】
　キャパシタ、抵抗及びインダクタ等の受動素子がシステムボードに実装されて、能動素子の電気的特性を向上させ、入力信号の騒音を低減する。受動素子が能動素子に近接して実装されるほど、能動素子は一層優れた特性を具現する。
【０００５】
　このような受動素子は、ウェーハ製造工程により製造される。受動素子がキャパシタである場合、キャパシタは、プレーナー構造で製造される。チップの単位面積当たりのキャパシタンス容量を増加させるために、半導体ウェーハ内に形成されたトレンチ（ｔｒｅｎｃｈ）内に絶縁物質が充填されるトレンチ工程を用いて製造することができる。
【０００６】
　受動素子が抵抗である場合、ウェーハの半導体物質内に不純物が注入されるインプラント工程を用いて製造する。このような工程は、注入された不純物の厚さを調節して、抵抗値を変化させる。インプラントの厚さが減少するほど抵抗値が増加する。
【０００７】
　従来、多様な受動特性を有する多数の受動素子チップが１つのウェーハに製造された。例えば、１つのウェーハに異なるキャパシタンス値を有するキャパシタチップ又は異なる抵抗値を有する抵抗チップが複数個製造される。その後、ウェーハは、個別チップに切断される。このような方法は、必要な電気的特性（例えば、キャパシタンス又は抵抗）を有する受動素子チップを個別に製造しなければならないので、製造コストの上昇を招く。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明の目的は、多様な容量の受動素子を低コストで製作できるようにすることにある。
【課題を解決するための手段】
【０００９】
　本発明の実施例による半導体ウェーハは、複数のスクライブラインによって分離された多数の受動素子を含む。スクライブラインは、隣接受動素子ユニット間に電気的連結部を含む。
【００１０】
　本発明の一実施例において、各受動素子ユニットは、反対極性を有する少なくとも１対の電極を含む。スクライブラインは、ウェーハに対して第１及び第２方向に延長する。２つの受動素子ユニットが第１方向に互いに隣接する場合、スクライブラインは、受動素子ユニット間に同一極性の電極を電気的に連結し、これにより、受動素子ユニットを並列で連結するようになる。２つの受動素子ユニットが第２方向に隣接する場合、スクライブラインは、受動素子ユニット間に反対極性の電極を電気的に連結し、これにより、これら受動素子ユニット間に直列接続を提供するようになる。
【００１１】
　また、本発明の実施例による半導体ウェーハは、受動素子チップを製造するに用いられる。本実施例によれば、受動素子チップは、残りの半導体ウェーハの一部よりなり、半導体ウェーハから切断分離され、また、複数の隣接受動素子ユニットを含む。
【００１２】
　また、本発明の実施例による半導体パッケージは、本発明の実施例による受動素子チップを含み、受動素子チップは、基板上に実装された半導体素子に電気的に連結されている。
【００１３】
　さらに、本発明の他の実施例による受動素子チップの製造方法は、半導体ウェーハ上に受動素子領域を形成する段階と、受動素子領域に複数の受動素子ユニットを定義するために、第１及び第２方向にスクライブラインを作成する段階と、各受動素子ユニットに電極を形成する段階であって、電極は、反対極性を有する少なくとも２つの電極を含む段階と、隣接する受動素子ユニットの電極を電気的に連結する段階と、前記半導体ウェーハから２以上の隣接受動素子を有するチップを分離する段階とを含む。
【発明の効果】
【００１４】
　以上説明したように、本発明の実施例によれば、前記工程を用いて１つのウェーハから受動素子ユニットを多数個製造することができる。第１及び第２方向に隣接した受動素子ユニットは、ウエーハ上で各々並列及び直列で連結される。従って、第１及び第２方向に隣接した受動素子ユニットを選択、分離することによって、所望の電気的特性を満足する受動素子チップをウェーハから製造することができる。これにより、本発明の実施例は、受動素子チップの製造にかかる時間と費用を低減し、生産性を向上することができる。
【発明を実施するための最良の形態】
【００１５】
　以下、図面を参照して本発明の実施例を詳細に説明する。
【００１６】
　図１は、本発明の実施例による複数の受動素子ユニット１０２を複数個含むウェーハ１０１を示す平面図である。受動素子ユニット１０２は、シリコンウェーハ上に拡散、フォトリソグラフィ、エッチング、薄膜蒸着などの一連の過程により製造される。
【００１７】
　本実施例によれば、前記製造工程は、ウェーハ１０１上の受動素子領域に特定の電気的な特性（例えば、インダクタンス又はキャパシタンス）を示すようにする段階と、受動素子領域を受動素子ユニット１０２に分離する段階とを含むことができる。
【００１８】
　例えば、キャパンタに相当する受動素子ユニット１０２を形成するために、ウェーハ１０１上に誘電材又は絶縁材層を蒸着し、誘電／絶縁材層上に導電材層を蒸着するか、ウェーハ１０１上に他の導電層を蒸着することによって、ウェーハ１０１上に受動素子領域を形成することができる。スクライブライン１０３をウェーハ１０１上に形成して、図１に示されるように、受動素子領域を複数の受動素子ユニット１０２に分離することができる。スクライブラインは、ウェーハ１０１に対して２方向、例えば垂直及び水平に延長するように形成することができる。
【００１９】
　また、受動素子ユニット１０２が抵抗に相当すれば、受動素子領域は、例えば、ウェーハ１０１上に薄膜金属を蒸着するか、ウェーハ１０１内に不純物を注入することにより形成することができる。
【００２０】
　本実施例による受動素子領域は、本発明の属する技術分野における通常の知識を有するものが公知の方法により容易に形成することができるものである。
【００２１】
　本実施例によれば、スクライブライン１０３は、ほぼ均一なサイズの受動素子ユニット１０２を作製するように形成することができ、これにより、各ユニット１０２がほぼ同じ電気的特性を示すようにする。例えば、受動素子ユニット１０２は、キャパシタ又は抵抗器であれば、各ユニット１０２は、略同一のキャパシタンス又は抵抗を有する。
【００２２】
　ウェーハ１０１の受動素子ユニット１０２は、スクライブライン１０３に沿って切断することによって分離されることができる。従来のスクライブラインは、何らの電気的要素や回路を含まない。本実施例によれば、本発明のスクライブライン１０３は、隣接受動素子ユニット１０２の対を連結するための配線を含むことができる。
【００２３】
　図２は、図１の受動素子ユニット１０２の回路図である。一般的に、抵抗器又はキャパシタなどの受動素子は、例えば、極性が反対の相異なる少なくとも２つの電極を含む。本実施例の受動素子ユニット１０２は、各々正又は負の極性を有する複数の電極２０２ａ、２０２ｂを含む。正の電極は、図２で符号＋で表示し、負の電極は、符号−で表示する。
【００２４】
　本実施例によれば、電極２０２ａ、２０２ｂは、隣接受動素子ユニット１０２の電極と電気的に連結されるように、受動素子ユニット１０２の各エッジに配置される。図２では、各エッジに２つの電極が形成されているが、本発明は、２つの電極に限定されるものではない。
【００２５】
　本実施例では、各受動素子ユニット０２は、４つのエッジ、すなわち２対の対向エッジを含む。例えば、素子ユニットは、図１及び図２に示されているように、２対の対向エッジを有することができる。第１エッジ対は、第１方向に延びる（例えば、ウェーハ１０１に対して水平に延びる）スクライブライン１０３によって定義され、第２エッジ対は、第２（垂直）方向に延びるスクライブライン１０３によって定義されることができる。受動素子ユニット１０２の各エッジは、反対極性の少なくとも２つの電極２０２ａ、２０２ｂを含むことができる。図２に示されているように、水平方向に平行なエッジ対（例えば、上部エッジ及び下部エッジ）の各エッジは、他のエッジと比べて各電極２０２ａ、２０２ｂの対が反対極性を有する。言い換えれば、上部エッジの電極２０２ａ、２０２ｂの対は、水平方向に沿って左右に正−負の極性を有する反面、下部エッジの電極対は、水平方向に沿って負−正の極性を有する。本実施例では、垂直方向に平行な他方の対向エッジ（左右エッジ）対は、各電極２０２ａ、２０２ｂの対が同一極性を有する。受動素子１０２の同一極性の電極は、電気的に連結され、例えば、図２に示されているように、正の電極２０２ａは、配線７０１により連結され、負の電極２０２ｂは、配線７０２により連結される。
【００２６】
　図３は、図１のＡ部分の拡大図である。図３を参照すれば、隣接受動素子ユニット１０２の電極２０２を電気的に連結するために、スクライブライン１０３上に配線２０１ａ、２０１ｂが形成される。１組の配線２０１ａは、隣接受動素子ユニット１０２間に直列接続を構成するために、一方向（例えば、垂直）に隣接した受動素子ユニット１０２間に反対極性の電極２０２を連結する。スクライブライン１０３は、隣接受動素子ユニット１０２間に並列接続を構成するために、一方向（例えば、水平）に隣接した受動素子ユニット１０２間に同一極性の電極２０２を電気的に連結する。　
【００２７】
　図４は、受動素子チップユニット１０２が並列で連結された本実施例による受動素子チップ１０４の平面図を示す。このような受動素子チップ１０４を並列受動素子チップと言う。図５は、受動素子チップユニット１０２が直列で連結された本発明の実施例による受動素子チップ１０４の平面図を示す。このような受動素子チップ１０４を直列受動素子チップと言う。
【００２８】
　図４の並列受動素子チップ１０４は、並列で連結された２つの受動素子ユニット１０２を含むが、並列受動素子チップは、並列で連結された２つの受動素子ユニットをそれ以上含むことができる。同様に、図５では、直列で連結された２つの受動素子ユニット１０２を含む直列受動素子チップ１０４を示しているが、直列受動素子チップ１０４は、直列で連結された２つの受動素子ユニットをそれ以上含むことができる。
【００２９】
　従って、本実施例では、受動素子ユニット１０２が抵抗Ｒを有する抵抗器である場合には、直列で連結されたｎ個の隣接受動素子ユニットを含む直列受動素子チップ１０４は、ｎ×Ｒの抵抗が得られ、並列で連結されたｎ個の抵抗器を含む並列受動素子チップ１０４は、Ｒ／ｎの抵抗が得られる。本実施例では、受動素子ユニット１０２がキャパシタンスＣを有するキャパシタである場合、直列で連結されたｎ個の隣接受動素子ユニットを含む直列受動素子チップ１０４は、Ｃ／ｎのキャパシタンスが得られ、並列で連結されたｎ個の隣接受動素子ユニットを含む並列受動素子チップ１０４は、ｎ×Ｃのキャパシタンスが得られる。
【００３０】
　従って、本実施例では、抵抗又はキャパシタンスなどの所望の電気的特性を有する受動素子チップ１０４は、半導体ウェーハ１０１において第１又は第２方向（例えば、水平又は垂直）に延長するｎ個の隣接受動素子ユニット１０２を選択することによって製造することができる。選択された受動素子ユニットを含むウェーハ１０１の部分は、対応するスクライブライン１０３に沿って切断することによって、残りのウェーハ１０１から分離されて、受動素子チップ１０４を形成する。本実施例では、受動素子チップ１０４は、要求されるチップ１０４の電気的特性に応じて、ただ１つの受動素子ユニット１０２を含むことができ、又は、１つ以上の受動素子ユニット１０２を含むことができる。
【００３１】
　図４及び図５は、隣接受動素子ユニット１０２が並列又は直列で連結された受動素子チップ１０４を示すが、本発明は、これに限定されるものではない。例えば、本実施例によれば、受動素子チップ１０４は、所望の電気的特性を得るために、直列で接続された隣接受動素子ユニット及び並列で接続された隣接受動素子ユニットの両方を含むことができる。
【００３２】
　要求される容量の受動素子チップを得るためには、行方向（横方向）と列方向（縦方向）の受動素子ユニットの個数を適宜調節して、スクライブライン１０３に沿ってウェーハを切断すればよい。
【００３３】
　図６ａ及び図６ｂは、それぞれ、本発明の実施例による多様な電気的特性（例えば、キャパシタンス又はレジスタンス）を有する受動素子チップ１０４ａ−１０４ｃを含む半導体パッケージを示す平面図及び断面図である。受動素子は、中央処理装置及びメモリチップなどのような能動半導体素子５０１、５０２に電気的に連結される。
【００３４】
　図６ａ及び図６ｂを参照すれば、下部能動チップ５０２（例えば、ＣＰＵチップ）は、接着剤５１０により基板５０３上に取り付けられ、上部能動チップ５０１（例えば、メモリチップ）は、接着剤５１０によりＣＰＵチップ５０２に取り付けられる。受動素子チップ１０４ａ、１０４ｂ、１０４ｃは、接着剤５１０により素子５０１上に取り付けられる。受動素子チップ１０４ｂは、直列で連結された２つの受動素子ユニット１０２よりなるが、受動素子チップ１０２ｃは、並列で接続された２つの受動素子ユニット１０２よりなる。受動素子チップ１０４ａは、単一の受動素子チップ１０２よりなる。
【００３５】
　図６ａ及び図６ｂでは、受動素子チップ１０４ａ−１０４ｃ、上下部能動素子５０１、５０２及び基板５０３間の電気的連結部がボンディグワイヤ５０４ａ−５０４ｄを含む例を示す。直列受動素子チップ１０４ｂは、ボンディングワイヤ５０４ａにより上部能動チップ５０１に電気的に連結され、受動素子１０２ａ及び１０２ｃは、ボンディングワイヤ５０４ｂにより下部チップ５０２に電気的に連結される。上下部チップ５０１、５０２は、互いに電気的に連結され、ボンディングワイヤ５０４ｃ及び５０４ｄにより基板５０３に電気的に連結される。
【００３６】
　本実施例によれば、受動素子チップ１０４ａ−１０４ｃと上下部能動素子５０１、５０２間の電気的連結部は、次のように制作される。並列受動素子チップ１０４ｃに関しては、ボンディングワイヤ５０４ｂは、単一の受動素子ユニット（例えば、コネクティング受動素子ユニット）１０２に対応する１つの正の電極及び１つの負の電極から出発することができる。一方、直列受動素子チップ１０４ｂに関しては、ボンディングワイヤ５０４ａは、一方の最外側受動素子ユニット１０２の１つの正の電極及び他方の受動素子ユニット１０２の１つの負の電極から出発することができる。
【００３７】
　本実施例によれば、図６ｂに示されるように、半導体パッケージ５００の基板５０３は、金属バンプ又は半田ボールなどの外部端子５３０を含むことができる。また、基板５０３は、端子５３０の形成を容易にするために、裏面に形成された半田レジスト層などのコーティング層５２０を含むことができる。本実施例では、半導体パッケージ５００内の受動素子チップ１０４、能動素子（例えば５０１、５０２）及び他の構成要素ばかりでなく、基板５０３の上面は、成形樹脂等の封止剤５４０により封止し保護することができる。
【００３８】
　また、受動素子チップ１０４と能動半導体素子間の電気的連結は、図７に示されるように、フリップチップボンディングを用いて達成することができる。フリップチップボンディングは、インダクタ素子として製造される能動素子チップ１０４の電気的特性を向上させることができる。
【００３９】
　図７は、フリップチップボンディングにより能動素子に電気的に連結された直列受動素子１０４ｂと並列受動素子１０４ｃを含む本発明の実施例による半導体パッケージ６００の断面図である。図８は、図７のＢ部分の詳細図である。
【００４０】
　図７及び図８によれば、受動素子１０４ｂと受動素子１０４ｃは、導電性バンプ６１０がフリップチップボンディングのために下向きになるように反転することができる。受動素子１０４ｂと受動素子１０４ｃは、バンプ６１０を介して上部能動素子５０１に取り付けられ電気的に連結される。
【００４１】
　図８に示されるように、フリップチップボンディングに用いられる上部能動素子５０１は、再配線チップであり得る。すなわち、上部能動素子５０１は、パッシベーション層上に形成された再配線金属層５０１ｃを含むことができる。再配線層５０１ｃは、ポリマー層５０１ｄで覆うことができる。再配線金属層５０１ｃは、能動素子５０１の電源／接地パッド５０１ａと受動素子チップ１０４ｂのバンプ６１０とを電気的に連結する。再配線層は、電源／接地パッド及び対応するバンプが同じ位置に配置されずに電気的に連結するようにする。例えば、図８で、能動素子５０１の電源／接地パッド（図示せず）は、再配線層５０１ｃにより対応するバンプ６１０ａに電気的に連結される。
【００４２】
　また、当業者ならどんなタイプのＵＢＭも再配線金属層５０１ｃとバンプ６１０、６１０ａ間の境界に形成できることが分かるでろう。ＵＢＭは、Ｎｉ／Ａｕ（Ａｇ）、Ｔｉ／Ｎｉ／Ａｕ（Ａｇ）、Ｔｉ／Ｃｕ／Ａｕ（Ａｇ）、Ｃｒ／Ｃｒ−Ｃｕ／Ｃｕ／Ａｕ（Ａｇ）、ＴｉＷ／Ｎｉ（Ｖ）／Ａｕ（Ａｇ）、又は、Ｐｂ／Ｓｎ／Ｃｕ／Ｉｎ／Ｂｉ／Ｚｎ／Ａｇ／Ａｕから選ばれた半田を含むことができる。
【００４３】
　本発明の実施例では、受動素子チップ１０４を半導体パッケージの能動素子チップに接着する方法としてワイヤボンデンィグ及びフリップチップボンデンィグが使用されたが、本発明は、前記方法に限定されるものではない。本発明の実施例は、受動素子チップ１０４を能動素子に取り付け電気的に連結するために、当業者に自明ないろいろなボンデンィグ技術を用いた半導体パッケージを含む。
【００４４】
　例えば、このようなボンディング技術は、ＴＡＢ、能動素子チップ１０４に形成されたバンプを用いた他の形態のボンディングをも含む。また、前記では、ボンディングバンプが受動素子チップ１０４に形成されている実施例を示しているが、本発明は、他のボンディング技術、例えば、ボンディングバンプが受動素子チップよりも能動素子に形成されている半導体パッケージーをも含む。
【００４５】
　さらに、前記実施例では、上部及び下部能動素子５０１、５０２を含む半導体パッケージを示しているが、本発明はそれに限定されない。半導体パッケージは、能動素子が水平や垂直に配列されているか、能動素子が基板の裏面に取り付けられるなどの多様な構造を有する半導体素子に電気的に連結された１つ以上の受動素子チップ１０４を含むことができる。
【００４６】
　前記実施例は、同一平面上に連結された受動素子チップ１０４の受動素子ユニット１０２を示しているが、当業者に自明な如何なる変形も可能である。例えば、受動素子チップ１０４がウェーハから個別的に分離され、当業者に自明な半導体チップ積層方法を用いて垂直に積層された１つ以上の受動素子ユニット１０２を含むことができる。このような実施例で、受動素子ユニット１０２の電極は、前記実施例に示されたように連結され、直列及び／または並列で連結されることによって、所望の電気的特性を有する受動素子チップ１０４を得ることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例による受動素子を含むウェーハを示す平面図である。
【図２】図１の受動素子の回路図である。
【図３】図１のＡ部分の回路図である。
【図４】並列接続された２つの受動素子ユニットを含む本発明の実施例による受動素子チップを示す平面図である。
【図５】直列接続された２つの受動素子ユニットを含む本発明の実施例による受動素子チップを示す平面図である。
【図６ａ】多様な電気的特性を有する受動素子チップがワイヤボンディングにより能動素子に連結された本発明の実施例による半導体パッケージを示す平面図である。
【図６ｂ】多様な電気的特性を有する受動素子チップがワイヤボンディングにより能動素子に連結された本発明の実施例による半導体パッケージを示す断面図である。
【図７】受動素子チップがフリップチップボンディングにより能動素子に連結された本発明の実施例による半導体パッケージを示す断面図である。
【図８】図７のＢ部分の詳細図である。
【符号の説明】
【００４８】
　１０１　ウェーハ
　１０２　受動素子ユニット
　１０３　スクライブライン
　１０４　受動素子チップ
　２０１ａ、２０１ｂ　配線
　２０２ａ、２０２ｂ　電極
　５０１　上部能動チップ
　５０２　下部能動チップ
　５０３　基板
　５０４ａ−５０４ｄ　ボンディングワイヤ
　５２０　コーティング層
　５４０　封止材
　６００　半導体パッケージ
　６１０　バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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