(57)【要約】      （修正有）【課題】転写技術を用いることにより、薄膜形成された複数の素子形成層が集積化された半導体チップを提供する。【解決手段】本発明では、転写技術を用いて一旦基板から剥離させた膜厚５０μｍ以下の素子形成層を別の基板上に転写し、さらに別の基板から剥離させた膜厚５０μｍ以下の素子形成層をその上に重ねて転写することを繰り返すことにより、従来の３次元的に実装させる場合に比べて薄膜化を実現しつつ高集積化させた半導体チップを形成することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
熱伝導性基板上に膜厚５０μｍ以下の複数の素子形成層を有する半導体チップであって、
熱伝導性基板上に第１の接着層を介して備えられた膜厚５０μｍ以下の第１の素子形成層と、
前記第１の素子形成層に接して形成された熱伝導性膜と、
前記熱伝導性膜上に第２の接着層を介して備えられた膜厚５０μｍ以下の第２の素子形成層とを有することを特徴とする半導体チップ。
【請求項２】
請求項１において、
前記第１の素子形成層および前記第２の素子形成層は、その膜厚が０．１〜１０μｍであることを特徴とする半導体チップ。
【請求項３】
請求項１または請求項２において、
前記第１の素子形成層に含まれる半導体素子、および前記第２の素子形成層に含まれる半導体素子は、それぞれ接続配線により前記熱伝導性基板上に形成された配線と電気的に接続されることを特徴とする半導体チップ。
【請求項４】
請求項１または請求項２において、
前記第１の素子形成層に含まれる半導体素子、および前記第２の素子形成層に含まれる半導体素子は、第１の素子形成層に含まれる配線と、第２の素子形成層に含まれる配線と電気的に接続された補助配線とが、前記第２の接着層を介して電気的に接続されることを特徴とする半導体チップ。
【請求項５】
請求項４において、
前記第２の接着層は、異方導電性材料を含むことを特徴とする半導体チップ。
【請求項６】
請求項１乃至請求項５において、
前記熱伝導性基板は、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウム、窒化珪素を主成分とするセラミック材、または炭素を主成分とするグラファイト材からなることを特徴とする半導体チップ。
【請求項７】
請求項１乃至請求項６において、
前記熱伝導性膜は窒化アルミニウム、窒化酸化アルミニウム、燐化硼素、窒化硼素、ダイヤモンドライクカーボンまたはこれらの膜を組み合わせた積層膜からなることを特徴とする半導体チップ。
【請求項８】
請求項１乃至請求項７において、
前記素子形成層は、ＴＦＴおよびこれらを組み合わせて形成されるＣＰＵ、ＭＰＵ、メモリー、または発光装置を含むことを特徴とする半導体チップ。
【請求項９】
熱伝導性基板上に膜厚５０μｍ以下の複数の素子形成層を有する半導体チップの作製方法であって、
第１の基板上に複数の薄膜トランジスタを含む第１の素子形成層を形成し、
第１の素子形成層上に可溶性の有機樹脂膜を形成し、
前記可溶性の第１の有機樹脂膜と接して第１の接着層を形成し、
前記可溶性の第１の有機樹脂膜上に前記第１の接着層を介して第２の基板を接着させ、前記第１の素子形成層、および前記可溶性の第１の有機樹脂膜を前記第１の基板および前記第２の基板で挟み、
前記第１の基板を前記第１の素子形成層から物理的手段により分離除去し、
前記熱伝導性基板と接して第２の接着層を形成し、
前記熱伝導性基板上に前記第２の接着層を介して前記第１の素子形成層の露出面を接着させ、
前記第１の接着層および前記第２の基板を前記第１の素子形成層から分離させ、
前記可溶性の第１の有機樹脂膜を溶媒により除去し、
露出面に熱伝導性の薄膜を形成し、
第３の基板上に複数の薄膜トランジスタを含む第２の素子形成層を形成し、
前記第２の素子形成層上に可溶性の第２の有機樹脂膜を形成し、
前記可溶性の第２の有機樹脂膜と接して第３の接着層を形成し、
前記可溶性の第２の有機樹脂膜上に前記第３の接着層を介して第４の基板を接着させ、前記第２の素子形成層、および前記可溶性の第２の有機樹脂膜を前記第３の基板および前記第４の基板で挟み、
前記第３の基板を前記第２の素子形成層から物理的手段により分離除去し、
前記熱伝導性の薄膜と接して第４の接着層を形成し、
前記熱伝導性の薄膜上に前記第４の接着層を介して前記第２の素子形成層の露出面を接着させることを特徴とする半導体チップの作製方法。
【請求項１０】
請求項９において、
前記第３の接着層、および前記第４の基板を前記第２の素子形成層から分離させ、
前記可溶性の第２の有機樹脂膜を溶媒により除去することを特徴とする半導体チップの作製方法。
【請求項１１】
請求項９または請求項１０において、
前記熱伝導性の薄膜は、スパッタリング法により形成された窒化アルミニウム、窒化酸化アルミニウム、燐化硼素、窒化硼素、ダイヤモンドライクカーボンまたはこれらの膜を組み合わせた積層膜であることを特徴とする半導体チップの作製方法。
【請求項１２】
請求項９乃至請求項１１のいずれか一において、
前記第２の接着層および前記第４の接着層のいずれか一方または両方が異方導電性の接着剤を用いて形成され、
前記第２の接着層および前記第４の接着層のいずれか一方または両方を介して接着させる際に超音波照射をしながら接着させることを特徴とする半導体チップの作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に複数の薄膜トランジスタ（以下、ＴＦＴという）で構成された半導体装置、表示装置、発光装置を含む素子形成層を複数積層して得られた半導体チップおよびこれらの作製方法に関する。なお、上記半導体装置には、ＣＰＵ(Central Processing unit)、ＭＰＵ(Micro Processor unit)、メモリー、マイコン、画像処理プロセッサを含み、表示装置には液晶表示装置、ＰＤＰ（Plasma Display Panel）、ＦＥＤ（Field Emission Display）を含み、発光装置には、電界発光装置等を含むものとする。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを形成する技術が注目されている。ＴＦＴはＩＣや電気光学装置のような電子デバイスに広く応用されている。
【０００３】
しかし、ＴＦＴを形成する際に用いる基板に対する要求と、ＴＦＴ形成後に用いる基板に対する要求とが異なるという問題が生じている。
【０００４】
例えば、ＴＦＴを形成する基板としては、現在、ガラス基板や石英基板が多く使用されているが、耐熱性が高いためにプロセス時の温度が高温の場合にも使えるという反面、割れやすく、重いという欠点がある。
【０００５】
これに対して、プラスチックフィルムなどの可撓性基板は、耐熱性が低いために高温プロセスでは用いることができないが、割れにくく軽量化が図れるという利点を有している。しかし、現状では、低温プロセスで形成されたＴＦＴは、ガラス基板や石英基板上に形成する場合に比べ、良好な電気特性を得ることができない。
【０００６】
そこで、これらの双方の基板を用いた場合に得られるメリットを生かす技術として、ガラスや石英などの基板上に薄膜素子（被転写体）を形成した後、基板から薄膜素子を剥離し、プラスチックフィルム等の転写体に転写させる技術が開示されている（例えば、特許文献１参照。）。
【０００７】
【特許文献１】
特開平１０−１２５９２９号公報
【０００８】
なお、このように薄膜素子を基板から剥離して別の基板上に貼り付ける転写技術を用いることで、薄膜素子のプロセスに関係なく様々な基板上に薄膜素子を形成することができる。
【０００９】
一方、ＬＳＩの分野では、半導体装置の高集積化を図るために、様々な工夫がなされており、例えば、複数のチップを積層させて半導体素子を３次元的に実装するという技術が知られている。（例えば、特許文献２参照。）。
【００１０】
【特許文献２】
特開平６−２４４３６０号公報
【００１１】
しかし、積層される半導体チップは、その薄膜化において、技術的な限界があるため、高性能化、高機能化および小型化を実現する上でさらなる薄膜化が期待されている。
【００１２】
【発明が解決しようとする課題】
そこで、本発明では、上述したような転写技術を用いることにより、基板上に薄膜形成された複数の素子形成層（半導体装置（ＣＰＵ、ＭＰＵ、メモリー、マイコン、画像処理プロセッサ等）、表示装置（液晶表示装置、ＰＤＰ、ＦＥＤ等）、または発光装置等を含む）が集積化された半導体チップを提供することを目的とする。
【００１３】
また、基板上に複数の素子形成層を集積化させる場合に各素子形成層から生じる熱が蓄積され、各素子が劣化してしまうのを防ぐ構造とすることを目的とする。
【００１４】
【課題を解決するための手段】
本発明では、転写技術を用いて一旦基板から剥離させた膜厚５０μｍ以下の素子形成層を別の基板上に転写し、さらに別の基板から剥離させた膜厚５０μｍ以下の素子形成層をその上に重ねて転写することを繰り返すことにより、従来の３次元的に実装させる場合に比べて薄膜化を実現しつつ高集積化させた半導体チップを形成することができる。
【００１５】
また、本発明において、被転写体となる素子形成層は、膜厚５０μｍ以下であり、素子形成層から生じる熱で素子が劣化しやすいことから、基板は、熱を効果的に放出させることのできる熱伝導性材料を用いることを特徴とする。さらに、既に転写された素子形成層上に別の素子形成層を転写する場合にも、転写表面（既に転写された素子形成層上）に熱伝導性の薄膜を形成することが好ましい。
【００１６】
なお、ここでいう熱伝導性基板としては、酸化アルミニウム（アルミナ）、窒化アルミニウム、窒化酸化アルミニウム、窒化珪素などを主成分とするセラミック材の他、炭素を主成分とするグラファイト材等を含み、熱伝導性の薄膜としては、窒化アルミニウム（ＡｌＮ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ（Ｘ＞Ｙ））、燐化硼素（ＢＰ）、窒化硼素（ＢＮ）、ダイヤモンドライクカーボン（ＤＬＣ：Diamond Like Carbon）またはこれらの膜を組み合わせた積層膜等の薄膜を含む。
【００１７】
また、本発明における積層構造では、縦方向の電気的接続は、各層の一部に設けられた端子が接続配線で接続される構造（ワイヤボンディング構造）の他、配線（補助配線）を予め各素子形成層に作り込んでおき、これらを縦方向に重ねて貼り付けた際にこれらの配線が電気的に接続される構造（フリップチップ構造）とすることを特徴とする。
【００１８】
また、本発明に用いる剥離方法または転写方法は、特に限定されることはないが、例えば、基板上に金属層（または窒化金属層）を設け、その上に金属酸化物層を設け、さらに金属酸化物層に接して酸化層を設け、酸化層の上に素子を形成した後、物理的手段により金属酸化物層の層内または他の層との界面において、剥離させるという方法を用いることができる。なお、剥離を助長させるため、前記物理的手段により剥離する前に、加熱処理またはレーザー光の照射を行ったり、酸化層の上に水素を含む膜を形成し、これを加熱することにより金属酸化物を結晶化させたりすることもできる。その他、２層間の膜応力を利用して剥離を行う剥離方法（ストレスピールオフ法）を用いてもよい。
【００１９】
さらに、素子形成層と基板との間に分離させるための層を設け、この層を薬液（エッチャント）で除去して素子形成層と基板とを分離する方法や、素子形成層と基板との間に非晶質シリコン（またはポリシリコン）からなる層を設け、基板を通過させてレーザー光を照射して素子形成層と基板とを分離させる方法などを用いることが可能である。
【００２０】
本発明における構成は、熱伝導性を有する基板上に、膜厚５０μｍ以下の素子形成層が複数積層されていることを特徴とする半導体チップである。
【００２１】
すなわち、熱伝導性基板上に膜厚５０μｍ以下の複数の素子形成層を有する半導体チップであって、熱伝導性基板上に第１の接着層を介して備えられた膜厚５０μｍ以下の第１の素子形成層と、前記第１の素子形成層に接して形成された熱伝導性膜と、前記熱伝導性膜上に第２の接着層を介して備えられた膜厚５０μｍ以下の第２の素子形成層とを有することを特徴とする半導体チップである。
【００２２】
なお、上記構成における素子形成層（第１の素子形成層および第２の素子形成層）は、その膜厚を０．１〜１０μｍとすることがさらに好ましい。
【００２３】
上記構成において、前記第１の素子形成層に含まれる半導体素子、および前記第２の素子形成層に含まれる半導体素子は、第１の素子形成層に含まれる配線、および第２の素子形成層に含まれる配線とが接続配線を介して電気的に接続されることを特徴とする。
【００２４】
さらに別の構成において、前記第１の素子形成層に含まれる半導体素子、および前記第２の素子形成層に含まれる半導体素子は、第１の素子形成層に含まれる配線、および第２の素子形成層に含まれる配線とそれぞれ電気的に接続された補助配線が、異方導電性材料を含む前記第１の接着層および前記第２の接着層を介して電気的に接続されることを特徴とする。
【００２５】
なお、ここでいう異方導電性材料としては、Ａｇ、Ａｕ、Ａｌ等の金属粒子を絶縁性被膜で覆ったものを用いることができる。また、異方導電性材料を含む第２の接着層により第１の素子形成層と第２の素子形成層とを接着する場合には、超音波照射しながら接着させると接着部分をより密着させることができるので好ましい。
【００２６】
なお、本発明において、積層される素子形成層は一層に限られることはなく、前記第２の素子形成層上に同様にして、熱伝導性の薄膜および素子形成層を順次積層することにより素子形成層の数を増やすことができる。
【００２７】
また、素子形成層は、ＴＦＴおよびこれらを組み合わせて形成される半導体装置（ＣＰＵ、ＭＰＵ、メモリー、マイコン、画像処理プロセッサ等）、表示装置（液晶表示装置、ＰＤＰ、ＦＥＤ等）、または発光装置を含む層であることを特徴とする。
【００２８】
以上のように、熱伝導性基板上に膜厚が５０μｍ以下の素子形成層を順次積層することにより、面積を大きくすることなく集積化された半導体チップを得るための本発明の構成は、熱伝導性基板上に膜厚５０μｍ以下の複数の素子形成層を有する半導体チップの作製方法であって、
第１の基板上に複数の薄膜トランジスタを含む第１の素子形成層を形成し、
第１の素子形成層上に可溶性の有機樹脂膜を形成し、
前記可溶性の第１の有機樹脂膜と接して第１の接着層を形成し、
前記可溶性の第１の有機樹脂膜上に前記第１の接着層を介して第２の基板を接着させ、前記第１の素子形成層、および前記可溶性の第１の有機樹脂膜を前記第１の基板および前記第２の基板で挟み、
前記第１の基板を前記第１の素子形成層から物理的手段により分離除去し、
前記熱伝導性基板と接して第２の接着層を形成し、
前記熱伝導性基板上に前記第２の接着層を介して前記第１の素子形成層の露出面を接着させ、
前記第１の接着層および前記第２の基板を前記第１の素子形成層から分離させ、
前記可溶性の第１の有機樹脂膜を溶媒により除去し、
露出面に熱伝導性の薄膜を形成し、
第３の基板上に複数の薄膜トランジスタを含む第２の素子形成層を形成し、
前記第２の素子形成層上に可溶性の第２の有機樹脂膜を形成し、
前記可溶性の第２の有機樹脂膜と接して第３の接着層を形成し、
前記可溶性の第２の有機樹脂膜上に前記第３の接着層を介して第４の基板を接着させ、前記第２の素子形成層、および前記可溶性の第２の有機樹脂膜を前記第３の基板および前記第４の基板で挟み、
前記第３の基板を前記第２の素子形成層から物理的手段により分離除去し、
前記熱伝導性の薄膜と接して第４の接着層を形成し、前記熱伝導性の薄膜上に前記第４の接着層を介して前記第２の素子形成層の露出面を接着させることを特徴とする半導体チップの作製方法である。
【００２９】
さらに、上記構成において、前記熱伝導性の薄膜は、スパッタリング法により形成された窒化アルミニウム、窒化酸化アルミニウム、燐化硼素、窒化硼素、ダイヤモンドライクカーボンまたはこれらの膜を組み合わせた積層膜であることを特徴とする。
【００３０】
さらに上記構成において、前記第２の接着層および前記第４の接着層のいずれか一方または両方が異方導電性の接着剤を用いて形成され、前記第２の接着層および前記第４の接着層のいずれか一方または両方を介して接着させる際に超音波照射をしながら接着させることを特徴とする。
【００３１】
なお、上記各構成において、前記第１の基板または、前記第３の基板を物理的手法により分離除去するために、前記第１の基板、および前記第３の基板上に金属層、金属酸化物層、および酸化物層を順次形成し、前記金属酸化物層に結晶構造を有する金属酸化物を存在させることにより物理的手段を加えた場合に金属酸化物層において分離させやすくするといった構成を含めることとする。なお、酸化物層上に水素を含む膜（窒化珪素膜、窒化酸化珪素膜、非晶質半導体膜等）を形成し、水素を拡散させる加熱処理を行うことで結晶構造を有する金属酸化物層を形成する構成も含めることとする。
【００３２】
さらに、前記第１の基板または、前記第３の基板を物理的手段により分離させ易くするために前記第１の基板または、前記第３の基板に補強基板をそれぞれ接着層を介して接着させ、前記第１の基板または、前記第３の基板を分離させる際に一緒に分離させることもできる。
【００３３】
以上のように、本発明では、転写技術を用いて厚さ５０μｍ以下の素子形成層を熱伝導性基板上に複数積層することにより、従来の３次元的に実装させる場合に比べて薄膜化を実現しつつ集積度を高めることができる。また、積層される素子形成層間に熱伝導性膜を挟むことにより、薄膜化された素子形成層が複数積層された場合に問題となる熱の蓄積を防ぐことができ、熱による素子の劣化を防ぐことができる。
【００３４】
【発明の実施の形態】
本発明の実施の形態について以下に詳細に説明する。
【００３５】
（実施の形態１）
本発明により形成される半導体チップの構造について、図１を用いて説明する。すなわち、図１（Ａ）に示すように本発明の半導体チップは、熱伝導性基板１０１上に第１の素子形成層１０２、第２の素子形成層１０３が積層され、接着層１０４によりそれぞれ接着され、各素子形成層（１０２、１０３）と熱伝導性基板１０１上の配線（図示せず）とが接続配線１０６により電気的に接続されたワイヤボンディング構造を有する。
【００３６】
なお、ここで積層される素子形成層（第１の素子形成層１０２、第２の素子形成層１０３）は、膜厚が５０μｍ以下であることを特徴とし、予め別の基板上に形成した後、剥離技術を用いて剥離して得られたものを用いる。
【００３７】
また、本発明において素子形成層が５０μｍ以下の薄膜であり、発生した熱により素子が影響を受けやすいので、第１の素子形成層１０２を貼り付ける基板には熱伝導性を有する基板（熱伝導性基板１０１）を用いることとする。また、第１の素子形成層１０２の上に接着層１０４を介して第２の素子形成層１０３を積層する場合には、第１の素子形成層１０２に接して、熱伝導性膜１０５を形成する。その他、ここでは、図示しないが熱伝導性基板１０１の表面凹凸により、薄膜である第１の素子形成層１０２もしくは、第２の素子形成層１０３に含まれる素子破壊、接続破壊等が生じないように熱伝導性基板１０１の表面に平坦化膜を形成しても良い。
【００３８】
なお、熱伝導性基板１０１としては、酸化アルミニウム（アルミナ）、窒化アルミニウム（ＡｌＮ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ（Ｘ＞Ｙ））、窒化珪素などを主成分とするセラミック基板の他、炭素を主成分とするグラファイト基板等を用いることができ、熱伝導性膜１０５としては、窒化アルミニウム（ＡｌＮ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ（Ｘ＞Ｙ））、燐化硼素（ＢＰ）、窒化硼素（ＢＮ）、ダイヤモンドライクカーボン（ＤＬＣ：Diamond Like Carbon）またはこれらの膜を組み合わせた積層膜を用いることができる。
【００３９】
また、熱伝導性膜１０５の形成方法としては、スパッタリング法、蒸着法、ＣＶＤ法等を用いることができる。
【００４０】
例えば、熱伝導性膜１０５をＡｌＮで形成する場合には、窒化アルミニウム（ＡｌＮ）ターゲットを用い、アルゴンガスと窒素ガスが混合した雰囲気下にて成膜する。なお、アルミニウム（Ａｌ）ターゲットを用い、窒素ガス雰囲気下にて成膜することもできる。
【００４１】
また、貼り付けられた第１の素子形成層１０２、および第２の素子形成層１０３は、それぞれ接続配線１０６により熱伝導性基板上の配線（図示せず）とそれぞれ電気的に接続されている。なお、接続配線には、Ａｕ、Ｃｕ、Ａｌ、Ａｌ−Ｓｉ、またはＡｕ合金からなる配線を用いることができる。
【００４２】
そして、第１の素子形成層１０２および第２の素子形成層１０３は、熱伝導性基板１０１の配線と電気的に接続されたはんだボール１０７を介してプリント配線基盤（図示せず）に接着させることにより、外部との電気的な接続が可能となる。
【００４３】
ここで、図１（Ｂ）を用いて、図１（Ａ）に示した素子形成層（第１の素子形成層１０２、第２の素子形成層１０３）の構造、および接続配線１０６による素子形成層および熱伝導性基板１０１との電気的接続について説明する。
【００４４】
第１の素子形成層１０２には、複数の半導体素子として薄膜トランジスタ（以下、ＴＦＴと示す）が形成されており、これらを組み合わせた素子を含む半導体装置（ＣＰＵ、ＭＰＵ、メモリー、マイコン、画像処理プロセッサ等）、表示装置（液晶表示装置、ＰＤＰ、ＦＥＤ等）、または発光装置等が形成されている。
【００４５】
第１の素子形成層１０２は、基板上に形成された金属層、金属酸化物層および酸化物層上に複数のＴＦＴや配線（補助配線）を形成した後、基板および金属層から酸化物層およびその上に形成されたＴＦＴ等を金属酸化物層の部分において物理的に剥離して得られるものであることから、金属酸化物層を一部に含む酸化物層１０８ａを有している。また、金属酸化物層を一部に含む酸化物層１０８ａは、接着層１０４ａを介して熱伝導性基板１０１と接着されている。
【００４６】
なお、接着層１０４ａに用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【００４７】
また、第１の素子形成層１０２上に積層される第２の素子形成層１０３は、熱伝導性膜１０５を介して形成される。
【００４８】
第２の素子形成層１０３も同様に、基板上に形成された金属層、金属酸化物層および酸化物層上に複数のＴＦＴや配線（補助配線）を形成した後、基板および金属層から金属酸化物層の部分において酸化物層およびその上に形成されたＴＦＴ等を物理的に剥離して得られるものであることから、金属酸化物層を一部に含む酸化物層１０８ｂを有している。また、金属酸化物層を一部に含む酸化物層１０８ｂは、接着層１０４ｂを介して熱伝導性膜１０５と接着されている。
【００４９】
なお、接着層１０４ｂに用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【００５０】
また、第１の素子形成層１０２および第２の素子形成層１０３には、いずれもそれぞれの有するＴＦＴと電気的に接続された配線（１１０ａ、１１０ｂ）が形成されており、電極パット１１１を介して外部との電気的な接続が可能となる。
【００５１】
本実施の形態１において、第１の素子形成層１０２および第２の素子形成層１０３に形成された複数のＴＦＴで構成された素子を含む半導体装置、表示装置、または発光装置等と、熱伝導性基板上に形成された配線とは、接続配線１０６により、電気的に接続される。
【００５２】
また、本実施の形態１では、素子形成層を２層積層した場合について説明したが、本発明はこれに限られることはなく、３層以上の積層構造とすることも可能である。
【００５３】
以上により、熱伝導性基板上に複数の素子形成層が積層された構造を有する半導体チップを形成することができる。
【００５４】
さらに、図１（Ｂ）の接続構造を形成した後、図１（Ｃ）に示すように熱伝導性基板上に積層された素子形成層（１０２、１０３）および接続配線１０６を覆って樹脂１１２を形成することにより、封止することもできる。なお、樹脂材料としては熱硬化性や熱可塑性の樹脂を用いることができる。具体的には、エポキシ樹脂、シリコーン樹脂、ＰＰＳ樹脂(Poly Phenylene Sulfide resin)等のモールド樹脂を用いることができる。また、本発明における封止構造は、樹脂封止に限られることはなく、ガラス、石英、プラスチック、又は、金属材料からなる基板封止を用いることもできる。
【００５５】
（実施の形態２）
本実施の形態２では、実施の形態１とは構造の異なる半導体チップの構造について、図２を用いて説明する。すなわち、図１では、積層された素子形成層が、接続配線１０６により熱伝導性基板と電気的に接続される構造を示したが、本実施の形態２では、このような接続配線１０６を用いることなく積層された素子形成層が熱伝導性基板と電気的に接続されたフリップチップ構造の場合について説明する。
【００５６】
図２（Ａ）において、熱伝導性基板２０１上に膜厚が５０μｍ以下の第１の素子形成層２０２、第２の素子形成層２０３が積層され、異方導電性接着層２０４によりそれぞれ接着されている。ここでは、第１の素子形成層２０２および第２の素子形成層２０３は、その表面に各素子形成層に形成されたＴＦＴ等と電気的に接続された配線が露出しており、これらが異方導電性を有する接着材料で形成された異方導電性接着層２０４を介して電気的に接続され、熱伝導性基板上の配線（図示せず）ともそれぞれ電気的に接続されている。
【００５７】
そして、第１の素子形成層２０２および第２の素子形成層２０３は、熱伝導性基板２０１の配線と電気的に接続されたはんだボール２０６を介してプリント配線基盤（図示せず）に接着させることにより、外部との電気的な接続が可能となる。
【００５８】
ここで、図２（Ｂ）を用いて、図２（Ａ）に示した素子形成層（第１の素子形成層２０２、第２の素子形成層２０３）の構造、および補助配線ａ〜ｃ（２１０ａ〜２１０ｃ）による素子形成層および熱伝導性基板２０１との電気的接続について説明する。
【００５９】
第１の素子形成層２０２には、複数の半導体素子として薄膜トランジスタ（以下、ＴＦＴと示す）が形成されており、これらの組み合わせにより半導体装置（ＣＰＵ、ＭＰＵ、メモリー、マイコン、画像処理プロセッサ等）、表示装置（液晶表示装置、ＰＤＰ、ＦＥＤ等）、または発光装置等が形成されている。
【００６０】
第１の素子形成層２０２は、基板上に形成された金属層、金属酸化物層および酸化物層上に複数のＴＦＴ２０７や配線２０９を形成した後、基板および金属層から酸化物層およびその上に形成されたＴＦＴ等を金属酸化物層の部分において物理的に剥離し、剥離面側から配線２０９に達する補助配線ａ（２１０ａ）を形成して得られるものであることから、剥離面には、金属酸化物層を一部に含む酸化物層２０８ａと、補助配線ａ（２１０ａ）の一部が露出している。そして、異方導電性接着層２０４ａを介して酸化物層２０８ａおよび補助配線ａ（２１０ａ）が、熱伝導性基板２０１と接着されている。これにより、第１の素子形成層２０２に形成された補助配線ａ（２１０ａ）と、熱伝導性基板２０１上の配線（図示せず）とが、異方導電性接着層２０４ａを介して電気的に接続される。
【００６１】
なお、異方導電性接着層２０４ａに用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤に異方導電性材料を分散させた異方導電性接着剤を用いることができる。また、異方導電性材料としては、Ａｇ、Ａｕ、Ａｌ等の金属粒子を絶縁性被膜で覆ったものを用いることができる。また、異方導電性接着剤により第１の素子形成層を接着する場合には、超音波照射しながら接着させることにより、より接着部分を密着させることができるので好ましい。
【００６２】
また、第１の素子形成層２０２上に積層される第２の素子形成層２０３は、熱伝導性膜２０５を介して形成される。
【００６３】
第２の素子形成層２０３も同様に、基板上に形成された金属層、金属酸化物層および酸化物層上に複数のＴＦＴや配線を形成した後、基板および金属層から酸化物層およびその上に形成された素子等を物理的に剥離し、剥離面側から配線に達する補助配線ｂ（２１０ｂ）を形成して得られるものであることから、剥離面には、金属酸化物層を一部に含む酸化物層２０８ｂと、補助配線ｂ（２１０ｂ）の一部が露出している。そして、異方導電性接着層２０４ｂを介して酸化物層２０８ｂおよび補助配線ｂ（２１０ｂ）が、第１の素子形成層２０２と接着されている。これにより、第２の素子形成層２０３に形成された補助配線ｂ（２１０ｂ）と、第１の素子形成層２０３に形成された配線２０９ｂとが、異方導電性接着層２０４ｂを介して電気的に接続され、さらには、熱伝導性基板２０１上の配線（図示せず）と電気的に接続される。
【００６４】
なお、異方導電性接着層２０４ｂに用いる材料としては、先に示したように反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤に異方導電性材料を分散させたものを用いることができる。また、異方導電性材料としては、Ａｇ、Ａｕ、Ａｌ等の金属粒子を絶縁性被膜で覆ったものを用いることができる。また、異方導電性接着剤により第２の素子形成層を接着する際おいて、超音波照射しながら接着させることにより、より接着部分を密着させることができるので好ましい。
【００６５】
なお、図２（Ｂ）における２１３部分の拡大図を図２（Ｃ）に示す。すなわち、第２の素子形成層２０３に形成された補助配線ｂ（２１０ｂ）と、第１の素子形成層２０３に形成された配線２０９ｂは、異方導電性粒子２１５と接着剤２１４とからなる異方導電性接着層２０４ｂにおいて、異方導電性粒子２１５を間に介することにより電気的な接続を得ることができる。なお、ここでは、異方導電性粒子２１５の構造は、金属粒子が絶縁性被膜により覆われている構造である。
【００６６】
すなわち、本実施の形態２において、第１の素子形成層２０２および第２の素子形成層２０３に形成された複数のＴＦＴで構成された素子を含む半導体装置、表示装置、または発光装置等と、熱伝導性基板上に形成された配線とは、補助配線ａ〜ｃ（２１０ａ〜２１０ｃ）および異方導電性接着層（２０４ａ、２０４ｂ）により、電気的に接続される。
【００６７】
また、本実施の形態２では、素子形成層を２層積層した場合について説明したが、本発明はこれに限られることはなく、３層以上の積層構造とすることも可能である。
【００６８】
以上により、熱伝導性基板上に複数の素子形成層が積層された構造を有する半導体チップを形成することができる。
【００６９】
なお、本発明の実施の形態１および２においては、ＴＦＴの型式としてはトップゲート型ＴＦＴを例に挙げて説明しているが、その他に、図１６（Ａ）に示すような活性層の下側にゲート電極を形成したボトムゲート型ＴＦＴ、あるいは図１６（Ｂ）に示すような、活性層を挟み込むように、上下にゲート電極を有するデュアルゲート型ＴＦＴを用いることも可能である。
【００７０】
【実施例】
以下に、本発明の実施例について説明する。
【００７１】
（実施例１）
本実施例では、発明の実施の形態１で説明した構造を有する本発明の半導体チップの作製方法について、図３〜５を用いて詳細に説明する。
【００７２】
図３（Ａ）には、第１の基板３００上に金属層３０１、金属酸化物層３０２、および酸化物層３０３が順次積層され、その上に素子形成層２０４が形成された状態を示す。
【００７３】
第１の基板３００としては、ガラス基板、石英基板、プラスチック基板、セラミック基板、シリコン基板、金属基板またはステンレス基板を用いることができるが、本実施例では、ガラス基板であるＡＮ１００を用いることとする。
【００７４】
そして、第１の基板３００上に形成される金属層３０１に用いる材料としては、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、またはこれらの積層、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層、またはこれらの積層を用いればよい。なお、金属層３０２の膜厚は１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとすればよい。
【００７５】
ここで、スパッタリング法により金属層３０１を形成する場合には、第１の基板３０１を固定するため、第１の基板３０１の周縁部付近における膜厚が不均一になりやすい。そのため、ドライエッチングによって周縁部のみを除去することが好ましいが、その際、第１の基板３００もエッチングされないように、基板３００と金属層３０１との間に酸化窒化シリコン膜からなる絶縁膜を１００ｎｍ程度形成することもできる。
【００７６】
金属層３０１上には、金属酸化物層３０２および酸化物層３０３が形成されるが、本実施例では、まず酸化物層３０３を形成した後、金属層３０１の一部が後の工程において酸化され、金属酸化物層３０２となる場合について説明する。
【００７７】
すなわち、ここでは金属層３０１としてタングステンからなる層（膜厚１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍ）を形成し、さらに大気にふれることなく、酸化物層３０３、ここでは酸化シリコン層（膜厚１５０ｎｍ〜２００ｎｍ）を積層形成する。酸化物層３０３の膜厚は、金属層３０１の膜厚の２倍以上とすることが望ましい。例えば、酸化シリコンターゲットを用いたスパッタリング法により、酸化シリコン膜を１５０ｎｍ〜２００ｎｍの膜厚とするのが好ましい。
【００７８】
また、酸化物層３０３上に形成される素子形成層３０４は、ＴＦＴ（ｐチャネル型ＴＦＴ、またはｎチャネル型ＴＦＴ）を適宜組み合わせて形成された素子を含む半導体装置、表示装置、または発光装置が形成される層のことをいう。ここで示すＴＦＴは、下地膜３０５上の半導体膜の一部に形成された不純物領域３０５およびチャネル形成領域３０６、ゲート絶縁膜３０７、およびゲート電極３０８により構成され、配線３０９により電気的に接続されている。さらに、後で外部との接続を可能にする電極パッド３１０も形成されている。
【００７９】
また、この素子形成層３０４を形成する際に、少なくとも水素を含む材料膜（半導体膜または金属膜）を形成した後に水素を含む材料膜中に含まれる水素を拡散するための熱処理を行う。この熱処理は４２０℃以上であればよく、素子形成層３０４の形成プロセスとは別途行ってもよいし、兼用させて工程を省略してもよい。例えば、水素を含む材料膜として水素を含むアモルファスシリコン膜をＣＶＤ法により成膜した後、結晶化させるため５００℃以上の熱処理を行えば、加熱によりポリシリコン膜が形成できると同時に水素の拡散を行うことができる。
【００８０】
なお、この熱処理を行うことにより、金属層３０１と酸化物層３０３との間に結晶構造を有する金属酸化物層３０２が形成される。なお、金属層３０１と酸化物層３０３とを積層形成する際に、金属膜３０１ａと酸化シリコン膜３０２との間に２ｎｍ〜５ｎｍ程度形成されていたアモルファス状態の金属酸化物層（酸化タングステン膜）もこの熱処理により結晶構造を形成するため金属酸化物層３０２に含まれる。
【００８１】
本実施例では、素子形成層の一部を作製する工程において、金属酸化物層３０２が形成される場合について説明したが、本発明はこの方法に限られることはなく、金属層３０１を形成した後、金属酸化物層３０２を形成し、酸化物層３０３を形成する方法でも良い。
【００８２】
次に、素子形成層３０４上に有機樹脂層３１１を形成する。有機樹脂層３１１に用いる材料としては、水またはアルコール類に可溶な有機材料を用い、これを全面に塗布、硬化することにより形成する。この有機材料の組成としては、例えば、エポキシ系、アクリレート系、シリコン系等のいかなるものでもよい。具体的には、スピンコート法により水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）（膜厚３０μｍ）を塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させることにより有機樹脂層３１１が形成される。
【００８３】
なお、後の剥離を行いやすくするために、金属酸化物層３０２における密着性を部分的に低下させる処理を行う。密着性を部分的に低下させる処理は、剥離しようとする領域の周縁に沿って金属層３０２または酸化物層３０３にレーザー光を部分的に照射する処理、或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて酸化物層３０３の層内または界面の一部分に損傷を与える処理である。具体的にはダイヤモンドペンなどで硬い針を垂直に押しつけて荷重をかけて動かせばよい。好ましくは、スクライバー装置を用い、押し込み量を０．１ｍｍ〜２ｍｍとし、圧力をかけて動かせばよい。このように、剥離を行う前に剥離現象が生じやすくなるような部分、即ち、きっかけをつくることが重要であり、密着性を選択的（部分的）に低下させる前処理を行うことで、剥離不良がなくなり、さらに歩留まりも向上する。
【００８４】
次に、第１の接着層３１２を形成することにより、有機樹脂層３１１上に第１の接着層３１２を介して第２の基板３１３を貼り付けることができる。なお、第１の接着層３１１を形成する材料としては、後の工程において、所定の処理を行うことにより接着性を弱めることのできる公知の材料を用いることができるが、本実施の形態では、後の工程において、光照射により接着力が低下する感光性の両面テープを用いる場合について説明する。
【００８５】
さらに、第１の基板３０１の露出面にも同様に第２の接着層３１４を形成し、第２の接着層３１４を介して第３の基板３１５を貼り付ける。なお、第２の接着層３１４を形成する材料は、第１の接着層３１２と同様に両面テープを用いることとする。ここで貼り付けた第３の基板３１５は、後の剥離工程で第１の基板３０１が破損することを防ぐ。第２の基板３１３および第３の基板３１５としては、第１の基板３０１よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。
【００８６】
次に、上記密着性を部分的に低下させた領域側から剥離させ、金属層３０１が設けられている第１の基板３０１を物理的手段により引き剥がす。本実施例の場合には、金属層３０１および基板３００を金属酸化物層３０２の部分において、比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で引き剥がすことができる。具体的には、酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離させ、引き剥がすことができる。こうして、酸化物層３０３上に形成された素子形成層３０４を第１の基板３０１から分離することができる。剥離時の状態を図３（Ｃ）に示す。
【００８７】
また、剥離により露出した表面には、金属酸化物層３０２の一部が残っており、これは、後の工程において、露出面を基板等に接着する際に密着性を低下させる原因となることから、露出面に残っている金属酸化物層３０２の一部を除去する処理を行うことが好ましい。なお、これらを除去するためには、アンモニア水溶液などのアルカリ性の水溶液や酸性水溶液などを用いることができる。その他、金属酸化物層３０２の一部が剥離しやすくなる温度（４３０℃）以下で、以降の工程を行っても良い。
【００８８】
なお、剥離および金属酸化物層３０２の一部を除去することにより得られた状態が図４（Ａ）に示す４０１である。後の工程で、熱伝導性基板に貼り付けられた素子形成層に重ねて別の素子形成層を形成する場合には、この状態（４０１）で積層することになる。
【００８９】
次に、第３の接着層３１６を形成し、第３の接着層３１６を介して第４の基板（熱伝導性基板）３１７と酸化物層３０３（及び素子形成層３０４）とを接着する（図４（Ａ））。なお、第１の接着層３１２により接着された第２の基板３１３と有機樹脂層３１１との密着性よりも、第３の接着層３１６により接着された酸化物層３０３（及び素子形成層３０４）と第４の基板３１７との密着性の方が高いことが重要である。
【００９０】
第４の基板（熱伝導性基板）３１７としては、ガラス基板、石英基板、セラミック基板、プラスチック基板、シリコン基板、金属基板、またはステンレス基板等を用いることができるが、高い熱伝導率を有する基板を用いることが好ましい。中でも、酸化アルミニウム（アルミナ）、窒化アルミニウム、窒化酸化アルミニウム、窒化珪素などを主成分とするセラミック基板が特に好ましい。なお、第４の基板３１７には、後に積層された素子形成層との電気的な接続を得るための配線を形成しておく必要がある。なお、配線形成の方法としては、ＬＳＩの分野において、チップを貼り付ける基板（ダイともいう）に配線を形成する場合に用いる公知の方法を用いることができるので説明は省略する。
【００９１】
さらに、本発明における素子形成層は、５０μｍ以下の薄膜であることから、第４の基板３１７表面における凹凸により、第１の素子形成層１０２もしくは、第２の素子形成層１０３に含まれる素子破壊、接続破壊等が生じないように第４の基板３１７の表面に平坦化膜を形成しても良い。
【００９２】
また、第３の接着層３１６に用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉末、またはフィラーを含ませることにより、高い熱伝導性を持たせることがより好ましい。
【００９３】
次に、第２の基板３１３側から紫外線を照射することにより、第１の接着層３１２に用いている両面テープの接着力を低下させ、素子形成層３０４から第２の基板３１３を分離させる（図４（Ｂ））。さらに、ここで露出した表面を水洗することにより、第１の接着層３１２および有機樹脂層３１１を溶かして除去することができる。
【００９４】
次に、表面に露出した絶縁膜上に熱伝導性膜３１８を形成する。熱伝導性膜３１８としては、窒化アルミニウム、窒化酸化アルミニウム、ダイヤモンドライクカーボン（ＤＬＣ）等の膜を用いることができ、スパッタリング法、反応性スパッタリング法、イオンビームスパッタリング法、ＥＣＲ（電子サイクロトロン共鳴）スパッタリング法、イオン化蒸着法等の気相成膜法を用いて形成することができる。
【００９５】
なお、熱伝導性膜３１８を形成することにより得られる状態を図４（Ｃ）に示す。
【００９６】
次に、図４（Ｃ）の熱伝導性膜３１８上に第４の接着層３１９を形成する。ここで、第４の接着層３１９を介して図４（Ａ）までの工程を経て得られた４０１の状態を有する別の素子形成層が接着される（図５（Ａ））。なお、ここでは、４０１の状態を有する別の素子形成層を第２の素子形成層５０１と呼び、第４の基板３１７上に形成されている素子形成層を第１の素子形成層５０２と呼ぶことにする。
【００９７】
また、第２の素子形成層５０１上には、有機樹脂層３２０、第５の接着層３２１、および第５の基板３２２が形成されている。なお、本実施例の場合には、素子形成層の電極パッドが積層により重ならないようにするため、上部の素子形成層（図５（Ａ）に示す４０１）は、小さくする必要がある。
【００９８】
次に、第５の基板３２２側から紫外線を照射することにより、第５の接着層３２１に用いている両面テープの接着力を低下させ、第２の素子形成層５０１から第５の基板３２２を分離させる（図５（Ｂ））。さらに、ここで露出した表面を水洗することにより、第５の接着層３２１および有機樹脂層３２０を溶かして除去することができる。
【００９９】
以上により、図５（Ｃ）に示すように第１の素子形成層５０２と第２の素子形成層５０１とが積層された構造を形成することができる。なお、図（Ｃ）に示す構造において、各素子形成層の電極パッド（３１０、３２３）と熱伝導性を有する第４の基板３１７に予め設けられた配線（図示せず）とを接続配線により接続することにより、図１に示し構造を形成することができる。なお、接続配線としては、Ａｕ、Ｃｕ、Ａｌ、Ａｌ−Ｓｉ、またはＡｕ合金からなる配線を用いることができる。
【０１００】
（実施例２）
本実施例では、発明の実施の形態２で説明した構造を有する本発明の半導体チップの作製方法について、図６〜８を用いて詳細に説明する。
【０１０１】
図６（Ａ）には、実施例１で説明したのと同様の方法であって、第１の基板６００上に金属層６０１、金属酸化物層６０２、酸化物層６０３、複数のＴＦＴや配線を含む素子形成層６０４、有機樹脂層６１１、第１の接着層６１２および第２の基板３１３を有し、さらに第１の基板６００と接して形成された第２の接着層６１４を介して貼り付けられた第３の基板６１５を有する構造を形成した後、金属層６０１と酸化物層６０３との間の金属酸化物層６０２で物理的に剥離させる様子を示す。なお、ここまでは、実施例１に示した方法と同様の方法を用い、同様の材料を用いることができるので説明は省略するものとする。また、剥離により露出した表面には、金属酸化物層６０２の一部が残っており、これは、後の工程において、露出面を基板等に接着する際に密着性を低下させる原因となることから、露出面に残っている金属酸化物層６０２の一部を除去する処理を行うことが好ましい。なお、これらを除去するためには、アンモニア水溶液などのアルカリ性の水溶液や酸性水溶液などを用いることができる。その他、金属酸化物層６０２の一部が剥離しやすくなる温度（４３０℃）以下で、以降の工程を行っても良い。
【０１０２】
剥離および金属酸化物層６０２の一部を除去した後、フォトリソグラフィーによるマスクを用いたパターニング方法により、表面に露出した酸化物層６０３側から配線６０５に達する開口部６１６を形成する。
【０１０３】
そして、形成された開口部６１６に補助配線を形成し、図６（Ｃ）に示す構造を得る。なお、ここで用いる配線材料としては、Ａｇ、Ａｕ、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金もしくは化合物で形成する。なお、補助配線６１７を形成して得られた状態が図６（Ｃ）に示す７０１である。後の工程で、熱伝導性基板に貼り付けられた素子形成層に重ねて別の素子形成層を形成する場合には、この状態（７０１）で積層することになる。
【０１０４】
次に、第３の接着層（異方導電性接着層）６１８を形成し、第３の接着層６１８を介して第４の基板（熱伝導性基板）６１９と酸化物層６０３（及び素子形成層６０４）とを接着する（図７（Ａ））。なお、第１の接着層６１２により接着された第２の基板６１３と有機樹脂層６１１との密着性よりも、第３の接着層６１８により接着された酸化物層６０３（及び素子形成層６０４）と第４の基板６１９との密着性の方が高いことが重要である。
【０１０５】
第４の基板（熱伝導性基板）６１９としては、ガラス基板、石英基板、セラミック基板、プラスチック基板、シリコン基板、金属基板、またはステンレス基板等を用いることができるが、高い熱伝導率を有する基板を用いることが好ましい。中でも、酸化アルミニウム（アルミナ）、窒化アルミニウム、窒化酸化アルミニウム、窒化珪素などを主成分とするセラミック基板が特に好ましい。なお、第４の基板６１９には、後に積層された素子形成層との電気的な接続を得るための配線を形成しておく必要がある。なお、配線形成の方法としては、ＬＳＩの分野において、チップを貼り付ける基板（ダイともいう）に配線を形成する場合に用いる公知の方法を用いることができるので説明は省略する。
【０１０６】
また、第３の接着層（異方導電性接着層）８１８に用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤に異方導電性材料を分散させたものを用いることができる。また、異方導電性材料としては、Ａｇ、Ａｕ、Ａｌ等の金属粒子を絶縁性被膜で覆ったものを用いることができる。
【０１０７】
次に、第２の基板６１３側から紫外線を照射することにより、第１の接着層６１２に用いている両面テープの接着力を低下させ、素子形成層６０４から第２の基板６１３を分離させる（図７（Ｂ））。さらに、ここで露出した表面を水洗することにより、第１の接着層６１２および有機樹脂層６１１を溶かして除去することができる。
【０１０８】
次に、表面に露出した絶縁膜上に熱伝導性膜６２０を形成する。熱伝導性膜６２０としては、窒化アルミニウム、窒化酸化アルミニウム、ダイヤモンドライクカーボン（ＤＬＣ）等の膜を用いることができ、スパッタリング法、反応性スパッタリング法、イオンビームスパッタリング法、ＥＣＲ（電子サイクロトロン共鳴）スパッタリング法、イオン化蒸着法等の気相成膜法を用いて形成することができる。
【０１０９】
なお、熱伝導性膜６２０を形成することにより得られる状態を図７（Ｃ）に示す。
【０１１０】
次に、図７（Ｃ）の熱伝導性膜６２０上に第４の接着層６２１を形成する。ここで、第４の接着層６２１を介して図６（Ｃ）までの工程を経て得られた７０１の状態を有する別の素子形成層が接着される（図８（Ａ））。なお、ここでは、７０１の状態を有する別の素子形成層を第２の素子形成層８０１と呼び、第４の基板６１９上に形成されている素子形成層を第１の素子形成層８０２と呼ぶことにする。
【０１１１】
また、第２の素子形成層８０１上には、有機樹脂層６２２、第５の接着層６２３、および第５の基板６２４が形成されている。なお、本実施例の場合には、実施例１で示したように素子形成層の電極パッドにより電気的に接続されるのではなく、各素子形成層が積層された際に、第１の素子形成層８０２の配線６０５と、第２の素子形成層８０１の補助配線６２５とが第４の接着層（異方導電性接着層）６２１を介して電気的に接続されるため、各素子形成層の大きさ（面積）は同じであっても異なっていても問題ない。
【０１１２】
次に、第５の基板６２４側から紫外線を照射することにより、第５の接着層６２３に用いている両面テープの接着力を低下させ、第２の素子形成層８０１から第５の基板６２４を分離させる（図８（Ｂ））。さらに、ここで露出した表面を水洗することにより、第５の接着層６２３および有機樹脂層６２２を溶かして除去することができる。
【０１１３】
以上により、図８（Ｃ）に示すように第１の素子形成層８０２と第２の素子形成層８０１とが積層された構造を形成することができる。なお、本実施例では、図８（Ａ）の工程を経て、有機樹脂層６２２、第５の接着層６２３および第５の基板６２４が除去することにより図８（Ｃ）に示す半導体チップが形成される場合について説明したが、本発明は、これに限られることはなく、図８（Ａ）において接着して得られる構造を半導体チップとして用いることもできる。
【０１１４】
（実施例３）
本実施例では、第１の素子形成層が熱伝導性基板上に接着された後、順次複数の素子形成層が積層されるという実施例１や実施例２で示した半導体チップとは構造の異なるものであって、複数の素子形成層が積層された後、最後に積層された素子形成層が、熱伝導性基板上に接着されることにより得られる半導体チップの構造について図１７、１８を用いて説明する。
【０１１５】
図１７（Ａ）に示すように第１の基板１８００上に第１の素子形成層１９０２が形成されており、さらに、第１の基板１８００には、第２の接着層１８１４を介して第２の基板１８１５が接着されている。
【０１１６】
なお、本実施例では、この時点で第１の基板１８００、第２の接着層１８１４、および第２の基板１８１５を金属酸化物層１８０２において剥離せず、第１の素子形成層１９０２上の配線１８０５と重ならない位置に熱伝導性膜１８２０を形成する。なお、ここで形成される熱伝導性膜１８２０は、実施例２における熱伝導性膜６２０に用いたものと同様の材料を用いて同様の方法で形成すればよい。
【０１１７】
次に熱伝導性膜１８２０が形成された第１の素子形成層１９０２上に第１の接着層１８２１を形成した後、第２の素子形成層１９０１を接着する。なお、第１の接着層１８２１は、異方導電性の接着剤により形成される異方導電性接着層である。
【０１１８】
また、ここで接着される第２の素子形成層１９０２は、実施例２の図８（Ａ）に示す第２の素子形成層８０１と同様の構造を有する。すなわち、第２の素子形成層１９０１に形成される配線と電気的に接続された補助配線１８２５を有しており、また、配線上に有機樹脂層１８２２、第３の接着層１８２３、第３の基板１８２４を有している。なお、補助配線１８２５は、第１の素子形成層と接着された際に第１の接着層１８２１を介して第１の素子形成層１９０２における配線１８０５と電気的に接続される。
【０１１９】
第１の素子形成層１９０２と第２の素子形成層１９０１とを接着させた後、第３の基板１８２４側から紫外線を照射することにより、第３の接着層１８２３に用いている両面テープの接着力を低下させ、第２の素子形成層１９０１から第３の基板１８２４を分離させる。さらに、ここで露出した表面を水洗することにより、第３の接着層１８２３および有機樹脂層１８２２を溶かして除去することができる。
【０１２０】
次に、第２の素子形成層１９０１の表面に露出した配線に接してバンプ１８２５を形成し、熱伝導性を有する第４の基板１８２７上に異方導電性の接着剤により形成される第４の接着層１８２８を介して接着させる。なお、バンプ１８２５を形成する材料としては、タングステン（Ｗ）、タングステン−レニウム（Ｗ−Ｒｅ）、パラジウム（Ｐｄ）、ベリリウム銅（ＢｅＣｕ）等を用いることができる。
【０１２１】
第４の基板（熱伝導性基板）１８２７としては、ガラス基板、石英基板、セラミック基板、プラスチック基板、シリコン基板、金属基板、またはステンレス基板等を用いることができるが、高い熱伝導率を有する基板を用いることが好ましい。中でも、酸化アルミニウム（アルミナ）、窒化アルミニウム、窒化酸化アルミニウム、窒化珪素などを主成分とするセラミック基板が特に好ましい。なお、第４の基板１８２７には、第２の素子形成層１９０１の配線とバンプ１８２５を介して電気的な接続を得るための配線を形成しておく必要がある。なお、配線形成の方法としては、ＬＳＩの分野において、チップを貼り付ける基板（ダイともいう）に配線を形成する場合に用いる公知の方法を用いることができるので説明は省略する。なお、図１７（Ｂ）には、図１７（Ａ）に示す素子形成層の積層構造を反転させた状態を示す。
【０１２２】
次に、実施例２の図６（Ａ）で説明したのと同様に金属層１８０１と酸化物層１８０３との間の金属酸化物層１８０２で物理的に剥離させることにより、第１の基板１８００、第２の接着層１８１４、および第２の基板１８１５を分離除去する。
【０１２３】
さらに、本実施例では、第２の素子形成層１９０２の上に存在する金属酸化物層１８０２の一部をアンモニア水溶液などのアルカリ性の水溶液や酸性水溶液などを用いて除去する。なお、この処理は必要に応じて行えばよい。
【０１２４】
以上により、図１８（Ｂ）に示すように熱伝導性の基板（第４の基板１８２７）上に第２の素子形成層１９０１と第１の素子形成層１９０２とが積層された構造（実施例１や実施例２とは異なる構造）を形成することができる。
【０１２５】
（実施例４）
本実施例では、熱伝導性基板上に複数の素子形成層が積層された本発明の半導体チップにおいて、熱伝導性基板上に積層して形成された複数の素子形成層に含まれるＴＦＴ等で構成された素子が、熱伝導性基板に形成された配線、およびはんだボール９１０を介して外部と電気的に接続することができる具体的な構造について、図９（Ａ）（Ｂ）を用いて説明する。なお、図９（Ａ）には、実施の形態１で説明した半導体チップの構造を示し、図９（Ｂ）には、実施の形態２で説明した半導体チップの構造を示す。
【０１２６】
図９（Ａ）に示す半導体チップは、ワイヤボンディング方式の接続構造を有する半導体チップであって、各素子形成層９０１の配線と電気的に接続された電極パッド９１１と熱伝導性基板９０６とが接続配線９０９により電気的に接続されている。なお、素子形成層９０１は、実施例１に説明した方法を用いることにより形成されたものである。
【０１２７】
一方、これらの素子形成層が積層形成される熱伝導性基板９０６は、開口部において基板を貫通する配線９０７が形成されている。そして、これらの配線９０７の一部を残して熱伝導性基板の両面に絶縁層９０８が形成されている。
【０１２８】
なお、絶縁層９０８に覆われていない配線９０７は、接続配線９０９を介して各素子形成層の電極パッド９１１と電気的に接続されている。また、熱伝導性基板９０６の素子形成層９１１が接着されていない面には、配線９０７と接して導電性の材料からなるはんだボール９１０が形成されている。
【０１２９】
図９（Ａ）に示す半導体チップを、配線が形成された配線基板（プリント配線板等）上に、配線基板上の配線と半導体チップのはんだボール９１０とが接するように位置合わせをして貼り付けることにより電気的な接続を得ることができる。
【０１３０】
図９（Ｂ）に示す半導体チップは、フリップチップ方式の接続構造を有する半導体チップであって、各素子形成層９０１の配線と補助配線とが異方導電性接着層を介して電気的に接続されている。なお、本実施例で示す素子形成層９０１は、図９（Ｂ）の９２３の拡大図である図９（Ｃ）に示すように素子形成層９０１に含まれる複数の配線が引き出し配線９２１により引き出されており、これに接してバンプ９２８を形成し、異方導電性接着層９１５を介して配線９１７と電気的に接続される点で実施例２の場合と異なる。
【０１３１】
なお、異方導電性接着層９１５に用いる材料は、実施例２において異方導電性接着層に用いる材料と同じ材料を用いればよい。すなわち、Ａｇ、Ａｕ、Ａｌ等の金属粒子を絶縁性被膜で覆った異方導電性粒子９２５と、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤等の接着剤９２４とからなる異方導電性接着層９１５において、異方導電性粒子９２５を間に介することによりバンプ９２８と配線９１７とを電気的に接続することができる。
【０１３２】
また、これらの素子形成層が積層形成される熱伝導性基板９１６には、図９（Ａ）の場合と同様に、開口部において基板を貫通する配線９０７と接して導電性の材料からなるはんだボール９２０が形成されている。
【０１３３】
図９（Ｂ）に示す半導体チップを、配線が形成された配線基板（プリント配線板等）上に、配線基板上の配線と半導体チップのはんだボール９２０とが接するように位置合わせをして貼り付けることにより電気的な接続を得ることができる。
【０１３４】
（実施例５）
本実施例では、熱伝導性基板上に貼り付けられたチップが、ＣＰＵとしての機能を有する場合の機能および構成について図１０を用いて説明する。
【０１３５】
まず、オペコードがインターフェース１００１に入力されると、解析回路１００３（Instruction Decoderともいう）においてコードが解読され、信号が制御信号発生回路１００４（CPU Timing Control）に入力される。信号が入力されると、制御信号発生回路１００４から、演算回路１００９（以下、ＡＬＵと示す）、および記憶回路１０１０（以下、Ｒｅｇｉｓｔｅｒと示す）に制御信号が出力される。
【０１３６】
なお、制御信号発生回路１００４には、ＡＬＵ１００９を制御するＡＬＵコントローラ１００５（以下、ＡＣＯＮと示す）、Ｒｅｇｉｓｔｅｒ１０１０を制御する回路１００６（以下、ＲＣＯＮと示す）、タイミングを制御するタイミングコントローラ１００７（以下、ＴＣＯＮと示す）、および割り込みを制御する割り込みコントローラ１００８（以下、ＩＣＯＮと示す）を含むものとする。
【０１３７】
一方、オペランドがインターフェース１００１に入力されると、ＡＬＵ１００９、およびＲｅｇｉｓｔｅｒ１０１０に出力される。そして、制御信号発生回路１００４から入力された制御信号に基づく処理（例えば、メモリリードサイクル、メモリライトサイクル、あるいはＩ／Ｏリードサイクル、Ｉ／Ｏライトサイクル等）がなされる。
【０１３８】
なお、Ｒｅｇｉｓｔｅｒ１０１０は、汎用レジスタ、スタックポインタ（ＳＰ）、プログラムカウンタ（ＰＣ）等により構成される。
【０１３９】
また、アドレスコントローラー１０１１（以下、ＡＤＲＣと示す）は、１６ビットのアドレスを出力する。
【０１４０】
なお、本実施例に示したＣＰＵの構成は、本発明の半導体チップに含まれるＣＰＵの一例であり、本発明の構成を限定するものではない。従って、本実施例に示す以外の構造を有する公知のＣＰＵを用いて本発明の半導体チップを完成させることも可能である。
【０１４１】
（実施例６）
本実施例では、本発明の半導体チップにＣＰＵと発光装置とが積層して含まれる場合の構造について、図１１の断面図を用いて詳細に説明する。熱伝導性基板１１０１上に形成された第１の素子形成層１１０２には、ＣＰＵが含まれており、第２の素子形成層１１０３には、発光装置が含まれている。そして、これらの層は、接続配線１１０４により電気的に接続されている。
【０１４２】
なお、第１の素子形成層１１０２に含まれるＣＰＵについては、実施例４で説明した構成とすればよいので、説明は省略することとする。
【０１４３】
また、第２の素子形成層１１０３に含まれる発光装置は、ｎチャネル型ＴＦＴ１１０５、ｐチャネル型ＴＦＴ１１０６を組み合わせたＣＭＯＳ回路で形成される駆動回路部（ソース側駆動回路、またはゲート側駆動回路）１１０７、画素部１１０８で構成される。
【０１４４】
なお、駆動回路を形成するＴＦＴは、公知のＣＭＯＳ回路、ＰＭＯＳ回路もしくはＮＭＯＳ回路で形成しても良い。また、本実施例では、同一の素子形成層に駆動回路部と画素部とを形成したドライバー一体型を示すが、必ずしもその必要はなく、駆動回路部を別の素子形成層に形成し、積層する構造としても良い。
【０１４５】
また、画素部１１０８はスイッチング用ＴＦＴ１１１１と、電流制御用ＴＦＴ１１１２とそのドレインに電気的に接続された第１の電極１１１３とを含む複数の画素により形成される。なお、第１の電極１１１３の端部を覆って絶縁物１１１４が形成されている。
【０１４６】
第１の電極１１１３上に電界発光層１１１５、および第２の電極１１１６がそれぞれ形成され、電界発光素子１１１７を構成している。ここで、第１の電極１１１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
【０１４７】
また、電界発光層１１１５は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成することができる。
【０１４８】
さらに、電界発光層１１１５上に形成される第２の電極（陰極）１１１６に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ2、またはＣａＮ）を用いればよい。ここでは、発光が透過するように、第２の電極（陰極）１１１６として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いる。
【０１４９】
以上のように、ＣＰＵを含む第１の素子形成層１１０２と発光装置を含む第２の素子形成層１１０３とを積層し、これらを電極パッド１１１９において接続配線１１０４で電気的に接続した後、樹脂１１２０で封止する。なお、樹脂材料としては熱硬化性や熱可塑性の樹脂を用いることができる。具体的には、エポキシ樹脂、シリコーン樹脂、ＰＰＳ樹脂(Poly Phenylene Sulfide resin)等のモールド樹脂を用いることができる。
【０１５０】
なお、ここでは、図示しないが熱伝導性基板には、第１の素子形成層１１０２、第２の素子形成層１１０３と電気的に接続された配線が設けられており、さらに配線と接続されたはんだボール１１２０を介して外部と接続することができる。
【０１５１】
（実施例７）
本発明の実施例について図１２、図１３を用いて説明する。ここでは、同一基板上にｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを同時に作製する方法について詳細に説明する。
【０１５２】
基板１２００としては、石英基板、半導体基板、セラミックス基板、金属基板等を用いることができるが、本実施例ではガラス基板（＃１７３７）を用いる。そして、基板１２００上に窒化物層１２０１としてＰＣＶＤ法により酸化窒化シリコン層を１００ｎｍの膜厚で成膜する。
【０１５３】
次に、スパッタリング法により金属層１２０２としてタングステン層を５０ｎｍの膜厚で成膜し、大気解放せず連続的にスパッタリング法により酸化物層１２０３として酸化シリコン層を２００ｎｍの膜厚で成膜する。酸化シリコン層の成膜条件は、ＲＦ方式のスパッタリング装置を用い、シリコンターゲット（直径３０．５ｃｍ）を用い、基板を加熱するために加熱したアルゴンガスを流量２０ｓｃｃｍとして流し、基板温度２７０℃、成膜圧力０．４Ｐａ、成膜電力３ｋＷ、アルゴン流量／酸素流量＝１０ｓｃｃｍ／３０ｓｃｃｍとする。
【０１５４】
次に、基板周縁部または端面をＯ2アッシングによってタングステン層を除去する。
【０１５５】
次に下地絶縁膜１２０４としてプラズマＣＶＤ法で成膜温度３００℃、原料ガスＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を１００ｎｍの厚さに積層形成し、さらに大気解放せず連続的にプラズマＣＶＤ法で成膜温度３００℃、成膜ガスＳｉＨ4で非晶質構造を有する半導体層（ここでは非晶質シリコン層）を５４ｎｍの厚さで形成する。この非晶質シリコン層は水素を含んでおり、後の熱処理によって水素を拡散させ、物理的手段で酸化物層の層内、あるいは界面において剥離することができる。
【０１５６】
次に、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜（ここではポリシリコン層）を形成する。ここでは脱水素化のための熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って結晶構造を有するシリコン膜を得る。また、この脱水素化のための熱処理（５００℃、１時間）は、非晶質シリコン層に含まれる水素をＷ膜と酸化シリコン層との界面に拡散する熱処理を兼ねている。なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術を用いるが、他の公知の結晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。
【０１５７】
次に、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００ｎｍ以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。ここでは、繰り返し周波数１０〜１０００Ｈｚ程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜５００ｍＪ／ｃｍ2に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度４７０ｍＪ／ｃｍ2でレーザー光の照射を大気中で行う。
【０１５８】
なお、大気中、または酸素雰囲気中で行うため、レーザー光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザーを用いる例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザーを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。
【０１５９】
次に、上記レーザー光の照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。本実施例ではオゾン水を用いてバリア層を形成するが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザー光の照射により形成された酸化膜を除去してもよい。
【０１６０】
次に、バリア層上にスパッタリング法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。本実施例では、アルゴン元素を含む非晶質シリコン膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマＣＶＤ法を用いてアルゴン元素を含む非晶質シリコン膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ4：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａ（０．０５Ｔｏｒｒ）とし、ＲＦパワー密度を０．０８７Ｗ／ｃｍ2とし、成膜温度を３５０℃とする。
【０１６１】
その後、６５０℃に加熱された炉に入れて３分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。
【０１６２】
次に、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【０１６３】
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層１２０５、１２０６を形成する。半導体層１２０５、１２０６を形成した後、レジストからなるマスクを除去する。
【０１６４】
以上の工程で基板１２００上に窒化物層１２０１、金属層１２０２、酸化物層１２０３、下地絶縁膜１２０４を形成し、結晶構造を有する半導体膜を得た後、所望の形状にエッチング処理して島状に分離された半導体層１２０５、１２０６を形成することができる。
【０１６５】
次に、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜１２０７となる珪素を主成分とする絶縁膜を形成する。本実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する（図１２（Ｂ）。
【０１６６】
さらに、ゲート絶縁膜１２０７上に膜厚２０〜１００ｎｍの第１の導電膜１２０８と、膜厚１００〜４００ｎｍの第２の導電膜１２０９とを積層形成する。本実施例では、ゲート絶縁膜１２０７上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層する。
【０１６７】
第１の導電膜１２０８及び第２の導電膜１２０９を形成する導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、第１の導電膜１２０８及び第２の導電膜１２０９としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。
【０１６８】
次に、図１２（Ｃ）に示すように光露光工程によりレジストからなるマスク１２１０、１２１１を形成し、ゲート電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。
【０１６９】
本実施例では、基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍであり、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５ｃｍの円板である。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。この後、レジストからなるマスク１２１０、１２１１を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１７０】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
【０１７１】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１２１２、１２１３（第１の導電層１２１２ａ、１２１３ａと第２の導電層１２１２ｂ、１２１３ｂ）を形成する。ゲート絶縁膜となる絶縁膜１２０７は、１０〜２０ｎｍ程度エッチングされ、第１の形状の導電層１２１２、１２１３で覆われない領域が薄くなったゲート絶縁膜１２１１となる。
【０１７２】
次に、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル型の電極に７００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを２５秒行う。基板側（試料ステージ）にも１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は７．１であり、絶縁膜１２１１であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＳｉＯＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、絶縁膜１２１１との選択比が高いので膜減りを抑えることができる。本実施例における絶縁膜１２１１の膜減りは８ｎｍ程度である。
【０１７３】
この第２のエッチング処理によりＷのテーパー角を７０°とすることができる。この第２のエッチング処理により第２の導電層１２１４ｂ、１２１５ｂを形成する。このとき、第１の導電層は、ほとんどエッチングされず、第１の導電層１２１４ａ、１２１５ａとなる。なお、第１の導電層１２１４ａ、１２１５ａは、第１の導電層１２１２ａ、１２１３ａとほぼ同一サイズである。実際には、第１の導電層の幅は、第２のエッチング処理前に比べて約０．３μｍ程度、即ち線幅全体で０．６μｍ程度後退する場合もあるがほとんどサイズに変化がない。
【０１７４】
また、２層構造に代えて、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造とした場合、第１のエッチング処理における第１のエッチング条件としては、ＢＣｌ3とＣｌ2とＯ2とを原料ガスに用い、それぞれのガス流量比を６５／１０／５（ｓｃｃｍ）とし、基板側（試料ステージ）に３００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、１．２Ｐａの圧力でコイル型の電極に４５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して１１７秒のエッチングを行えばよく、第１のエッチング処理における第２のエッチング条件としては、ＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行えばよく、第２のエッチング処理としてはＢＣｌ3とＣｌ2を用い、それぞれのガス流量比を２０／６０（ｓｃｃｍ）とし、基板側（試料ステージ）には１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、１．２Ｐａの圧力でコイル型の電極に６００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行えばよい。
【０１７５】
次いで、レジストからなるマスクを除去した後、第１のドーピング処理を行って図１３（Ａ）の状態を得る。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第１の導電層及び第２の導電層１２１４、１２１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５１６、５１７が形成される。第１の不純物領域１２１６、１２１７には１×１０16〜１×１０17／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加する。ここでは、第１の不純物領域と同じ濃度範囲の領域をｎ--領域とも呼ぶ。
【０１７６】
なお、本実施例ではレジストからなるマスクを除去した後、第１のドーピング処理を行ったが、レジストからなるマスクを除去せずに第１のドーピング処理を行ってもよい。
【０１７７】
次に、図１３（Ｂ）に示すようにレジストからなるマスク１２１８を形成し第２のドーピング処理を行う。マスク１２１８はｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するマスクである。
【０１７８】
第２のドーピング処理におけるイオンドープ法の条件はドーズ量を１．５×１０15ａｔｏｍｓ／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとしてリン（Ｐ）をドーピングする。ここでは、第２の導電層１２１４ｂ、１２１５ｂをマスクとして各半導体層に不純物領域が自己整合的に形成される。勿論、マスク１２１８で覆われた領域には添加されない。こうして、第２の不純物領域１２１９と、第３の不純物領域１２２０が形成される。第２の不純物領域１２１９には１×１０20〜１×１０21／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加されている。ここでは、第２の不純物領域と同じ濃度範囲の領域をｎ+領域とも呼ぶ。
【０１７９】
また、第３の不純物領域１２２０は第１の導電層１２１５ａにより第２の不純物領域１２１９よりも低濃度に形成され、１×１０18〜１×１０19／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加されることになる。なお、第３の不純物領域１２２０は、テーパー形状である第１の導電層１２１５ａの部分を通過させてドーピングを行うため、テーパ−部の端部に向かって不純物濃度が増加する濃度勾配を有している。ここでは、第３の不純物領域１２２０と同じ濃度範囲の領域をｎ-領域とも呼ぶ。
【０１８０】
次いで、レジストからなるマスク１２１８を除去した後、新たにレジストからなるマスク１２２１を形成して図１３（Ｃ）に示すように第３のドーピング処理を行う。
【０１８１】
上記第３のドーピング処理により、ｐチャネル型ＴＦＴを形成する半導体層にｐ型の導電型を付与する不純物元素が添加された第４の不純物領域１２２２及び第５の不純物領域１２２３を形成する。
【０１８２】
また、第４の不純物領域１２２２には１×１０20〜１×１０21／ｃｍ3の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。尚、第４の不純物領域１２２２には先の工程でリン（Ｐ）が添加された領域（ｎ--領域）であるが、ｐ型を付与する不純物元素の濃度がその１．５〜３倍添加されていて導電型はｐ型となっている。ここでは、第４の不純物領域１２２２と同じ濃度範囲の領域をｐ+領域とも呼ぶ。
【０１８３】
また、第５の不純物領域１２２３は第１の導電層５１５ａのテーパー部と重なる領域に形成されるものであり、１×１０18〜１×１０20／ｃｍ3の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。ここでは、第５の不純物領域１２２３と同じ濃度範囲の領域をｐ-領域とも呼ぶ。
【０１８４】
以上の工程により、それぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。導電層１２１４、１２１５はＴＦＴのゲート電極となる。
【０１８５】
次に、ほぼ全面を覆う絶縁膜１２２４を形成する。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍの酸化シリコン膜を形成する。勿論、この絶縁膜は酸化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１８６】
次に、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
【０１８７】
また、本実施例では、上記活性化の前に絶縁膜を形成した例を示したが、上記活性化を行った後、絶縁膜を形成する工程としてもよい。
【０１８８】
次に、窒化シリコン膜からなる第１の層間絶縁膜１２２５を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う（図１３（Ｄ））。この工程は第１の層間絶縁膜１２２５に含まれる水素により半導体層のダングリングボンドを終端する工程である。酸化シリコン膜からなる絶縁膜１２２４の存在に関係なく半導体層を水素化することができる。ただし、本実施例では、第２の導電層としてアルミニウムを主成分とする材料を用いているので、水素化する工程において第２の導電層が耐え得る熱処理条件とすることが重要である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１８９】
次に、第１の層間絶縁膜１２２５上に有機絶縁物材料から成る第２の層間絶縁膜１２２６を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成する。次に、各不純物領域に達するコンタクトホールを形成する。本実施例では複数のエッチング処理を順次行う。本実施例では第１の層間絶縁膜１２２５をエッチングストッパーとして第２の層間絶縁膜１２２６をエッチングした後、絶縁膜１２２４をエッチングストッパーとして第１の層間絶縁膜１２２５をエッチングしてから絶縁膜１２２４をエッチングする。
【０１９０】
その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて配線１２２７、１２２８、１２２９を形成する。
【０１９１】
以上の様にして、ｎチャネル型ＴＦＴ１３０１、ｐチャネル型ＴＦＴ１３０２を同一基板上に形成することができる（図１３）。
【０１９２】
なお、これらのｎチャネル型ＴＦＴ１３０１、ｐチャネル型ＴＦＴ１３０２を相補的に接続することによりＣＭＯＳ回路を形成して用いることもできる。
【０１９３】
また、本実施例で示すゲート電極と不純物領域の一部が重なる構造（ＧＯＬＤ構造）のＴＦＴを用いる場合は、ゲート絶縁膜が薄くなると寄生容量が増加するが、ゲート電極（第１導電層）のテーパー部となる部分サイズを小さくして寄生容量を低減すれば、ｆ特性（周波数特性）も向上してさらなる高速動作が可能となり、且つ、十分な信頼性を有するＴＦＴとすることができる。
【０１９４】
なお、以上のようにして基板１２００上にｎチャネル型ＴＦＴ１３０１、ｐチャネル型ＴＦＴ１３０２形成した後、本発明の実施の形態で説明した工程を用いることにより、これらのＴＦＴが形成された素子形成層がフッ素系樹脂を含む膜に覆われた構造を有する本発明の半導体装置を作製することができる。
【０１９５】
但し、本実施例で形成されたＴＦＴを含む素子形成層は、５０μｍ以下の膜厚で形成されることを特徴とする。
【０１９６】
（実施例８）
本実施例では、本発明の半導体チップが、モジュールに組み込まれ、実際に電子機器に組み込まれる様子について、携帯電話の場合を例に挙げ、図１４を用いて説明する。
【０１９７】
図１４に示す携帯電話のモジュールは、プリント配線基板１４０６に、コントローラ１４０１、ＣＰＵ１４０２、メモリ１４１１、電源回路１４０３、音声処理回路１４２９及び送受信回路１４０４や、その他、抵抗、バッファ、容量素子等の素子が実装されている。また、ここでは、図示しないがパネルがＦＰＣ８によってプリント配線基板１４０６に実装されている。
【０１９８】
プリント配線基板１４０６への電源電圧及びキーボードなどから入力された各種信号は、複数の入力端子が配置されたプリント配線基板用のインターフェース（I/F）部１４０９を介して供給される。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート１４１０が、プリント配線基板１４０６に設けられている。
【０１９９】
なお、メモリ１４１１には、ＶＲＡＭ、ＤＲＡＭ、フラッシュメモリなどが含まれている。ＶＲＡＭにはパネルに表示する画像のデータが、ＤＲＡＭには画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
【０２００】
また、電源回路１４０３では、コントローラ１４０１、ＣＰＵ１４０２、音声処理回路１４２９、メモリ１４１１、送受信回路１４０１への電源電圧が生成される。またパネルの仕様によっては、電源回路１４０３に電流源が備えられている場合もある。
【０２０１】
ＣＰＵ１４０２の構成については、実施例４で説明したので省略するが、入力された信号に基づき、各種命令を含む信号をメモリ１４１１、送受信回路１４０４、音声処理回路１４２９、コントローラ１４０１などに送る。
【０２０２】
メモリ１４１１、送受信回路１４３１、音声処理回路１４２９、コントローラ１４０１は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０２０３】
キーボードから入力された信号は、インターフェース１４０９を介してプリント配線基板１４０６に実装されたＣＰＵ１４０２に送られる。ＣＰＵ１４０２では、キーボードから送られてきた信号に従い、ＶＲＡＭに格納してある画像データを所定のフォーマットに変換し、コントローラ８０１に送付する。
【０２０４】
コントローラ１４０１は、パネルの仕様に合わせてＣＰＵ８０２から送られてきた画像データを含む信号にデータ処理を施し、パネルに供給する。またコントローラ１４０１は、電源電圧１４０３から入力された電源電圧やＣＰＵから入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（AC Cont）を生成し、パネルに供給する。
【０２０５】
送受信回路１４０４では、アンテナにおいて電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、VCO（Voltage Controlled Oscillator）、LPF（Low Pass Filter）、カプラ、バランなどの高周波回路を含んでいる。送受信回路１４０４において送受信される信号のうち音声情報を含む信号が、ＣＰＵ１４０２からの命令に従って、音声処理回路１４２９に送られる。
【０２０６】
ＣＰＵ１４０２の命令に従って送られてきた音声情報を含む信号は、音声処理回路１４２９において音声信号に復調され、スピーカーに送られる。またマイクから送られてきた音声信号は、音声処理回路１４２９において変調され、ＣＰＵ１４０２からの命令に従って、送受信回路１４０４に送られる。
【０２０７】
コントローラ１４０１、ＣＰＵ１４０２、電源回路１４０３、音声処理回路１４２９、メモリ１４１１を、本発明の半導体チップとして実装することができる。本発明は、アイソレータ、バンドパスフィルタ、VCO（Voltage Controlled Oscillator）、LPF（Low Pass Filter）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。
【０２０８】
（実施例９）
本発明を実施して実施例８に示すような様々なモジュールを完成させることができる。従って、これらのモジュールを組み込むことにより様々な電子機器を完成させることができる。
【０２０９】
これらの電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ、（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）等が挙げられる。これら電子機器の具体例を図１５に示す。
【０２１０】
図１５（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の半導体チップは、表示装置に表示させるための回路部分等に用いることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用装置が含まれる。
【０２１１】
図１５（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の半導体チップは、ノート型パーソナルコンピュータを駆動させるための回路部分等に用いることができる。
【０２１２】
図１５（Ｃ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体チップは、モバイルコンピュータを駆動させるための回路部分等に用いることができる。
【０２１３】
図１５（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０２１４】
図１５（Ｅ）は携帯書籍（電子書籍）であり、本体２５０１、表示部２５０２、記憶媒体２５０３、操作スイッチ２５０４、アンテナ２５０５等を含む。本発明の半導体チップは、携帯書籍を機能させるための回路部分等に用いることができる。
【０２１５】
図１５（Ｆ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明の半導体チップは、ビデオカメラを機能させるための回路部分等に用いることができる。
【０２１６】
ここで図１５（Ｇ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の半導体チップは、携帯電話を機能させるための回路部分等に用いることができる。
【０２１７】
以上の様に、本発明により作製された発光装置の適用範囲は極めて広く、本発明の半導体装置等をあらゆる分野の応用製品に適用することが可能である。
【０２１８】
【発明の効果】
本発明を実施することにより、５０μｍ以下の薄膜でなる素子形成層を複数積層して高集積化された半導体チップを提供することができる。さらに、本発明では、素子形成層を転写させる基板や、素子形成層が積層される界面に熱伝導性の高い材料を用いることから、薄膜化した際に特に問題となる発熱による素子劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体チップの構造について説明する図。
【図２】本発明の半導体チップの作製方法について説明する図。
【図３】本発明の半導体チップの作製方法について説明する図。
【図４】本発明の半導体チップの作製方法について説明する図。
【図５】本発明の半導体チップの作製方法について説明する図。
【図６】本発明の半導体チップの作製方法について説明する図。
【図７】本発明の半導体チップの作製方法について説明する図。
【図８】本発明の半導体チップの作製方法について説明する図。
【図９】本発明の半導体チップの構造について説明する図。
【図１０】本発明の半導体チップに含まれるＣＰＵの構造について説明する図。
【図１１】本発明の半導体チップの実施例について説明する図。
【図１２】ＴＦＴの作製工程について説明する図。
【図１３】ＴＦＴの作製工程について説明する図。
【図１４】本発明の半導体チップが組み込まれたモジュールについて説明する図。
【図１５】本発明の半導体チップを用いた電子機器について説明する図。
【図１６】ボトムゲート型ＴＦＴおよびデュアルゲート型ＴＦＴについて説明する図。
【図１７】本発明の半導体チップの作製方法について説明する図。
【図１８】本発明の半導体チップの作製方法について説明する図。
【符号の説明】
１０１、２０１  熱伝導性基板
１０２、２０２  第１の素子形成層
１０３、２０３  第２の素子形成層
１０４  接着層
２０４  異方導電性接着層
１０５、２０５  熱伝導成膜
１０６  接続配線
１０７、２０６  はんだボール
【図１】
2004200522.tif 000003
【図２】
2004200522.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004200522.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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