(57)【要約】【課題】  ランダムアクセスメモリ用の強誘電性不揮発性単一トランジスタメモリセルのアレイを提供する。【解決手段】  本発明の１トランジスタＦｅＲＡＭメモリセルアレイは、強誘電性トランジスタのアレイであって各トランジスタがゲート酸化膜上に形成された強誘電性積層体とを有する強誘電性トランジスタのアレイと、トランジスタの強誘電性積層体の上部電極を接続するワード線と、基板ウェルによって形成されたアレイ内の全てのトランジスタのチャネルの接続体と、全てのトランジスタのソースを接続する第１のビット線セットと、全てのトランジスタのドレインを接続する第２のビット線セットとを備え、強誘電性積層体が互いに反対側に位置するエッジを有し、エッジはソース、ドレインおよびチャネルのレベルまで突出した場合、ソースとチャネルとの境界部のエッジおよびドレインとチャネルとの境界部のエッジにそれぞれ一致する。【選択図】  図１
2004153239.tif 000002
【特許請求の範囲】
【請求項１】
ロウおよびカラムに配置された強誘電性トランジスタのアレイであって、各トランジスタがソースと、ドレインと、チャネルと、チャネル上のゲート酸化膜と、該ゲート酸化膜上に形成された強誘電性積層体とを有する、強誘電性トランジスタのアレイと、
該アレイのロウ内において、該トランジスタの該ゲート強誘電性積層体の上部電極を接続するワード線と、
基板ウェルによって形成された、該アレイ内の全ての該トランジスタの該チャネルの接続体と、
該アレイのカラム内において、全ての該トランジスタのソースを接続する第１のビット線セットと、
該アレイのカラム内において、全ての該トランジスタのドレインを接続する第２のビット線セットと、
を備えた１トランジスタＦｅＲＡＭメモリセルアレイであって、
該強誘電性積層体が互いに反対側に位置するエッジを有し、該エッジは、該ソース、該ドレインおよび該チャネルのレベルまで突出した場合、該ソースと該チャネルとの境界部のエッジ、および該ドレインと該チャネルとの境界部のエッジにそれぞれ一致する、１トランジスタＦｅＲＡＭメモリセルアレイ。
【請求項２】
前記カラム内のトランジスタの前記ソースと前記ドレインとが相互交換可能に接続されている、請求項１に記載のアレイ。
【請求項３】
前記第１のビット線セットの全ビット線に動作電圧のバイアスをかけると共に前記ワード線のすべてとチャネルとをグラウンド電位にすることによりアレイ内のセルが選択的にプログラムされ、所与のセルが、そのセル用のワード線をプログラミング電圧に設定すると共にそのセル用のビット線にゼロボルトを印加することによりプログラムされオンにされる、請求項１に記載のアレイ。
【請求項４】
前記アレイは、前記ワード線のすべてに負のプログラミング電圧を印加すると共に前記第１および第２のビット線セットと前記チャネルとをグラウンド電位に維持することによりブロック消去される、請求項１に記載のアレイ。
【請求項５】
前記アレイは、前記ワード線のすべてにグラウンド電位を印加すると共に前記チャネルに所定の振幅を有する正のパルスを印加することによりブロック消去される、請求項１に記載のアレイ。
【請求項６】
同一ロウ内で隣接する一対のセルのソースが互いに隣接し接続されている、請求項１に記載のアレイ。
【請求項７】
同一ロウ内の所定のセルのソースがカラムに沿った所定のビット線に接続され、該所定のビット線は該所定のセルに隣接するセルのソースには接続していない、請求項１に記載のアレイ。
【請求項８】
前記第１のビット線セットの全ビット線に動作電圧のバイアスをかけると共に前記ワード線のすべてとチャネルとをグラウンド電位にすることによりアレイ内のセルが選択的にプログラムされ、所与のセルが、そのセル用のワード線をプログラミング電圧に設定すると共にそのセル用のビット線にゼロボルトを印加することによりプログラムされオンにされ、該プログラミング電圧は該動作電圧の２倍未満である、請求項７に記載のアレイ。
【請求項９】
前記アレイは、前記ワード線のすべてに負のプログラミング電圧を印加すると共に前記第１および第２のビット線セットと前記チャネルとをグラウンド電位に維持することによりブロック消去される、請求項７に記載のアレイ。
【請求項１０】
前記アレイは、前記ワード線のすべてにグラウンド電位を印加すると共に前記チャネルに所定の振幅を有する正のパルスを印加することによりブロック消去される、請求項７に記載のアレイ。
【請求項１１】
ロウおよびカラムに配置された強誘電性トランジスタのアレイであって、各トランジスタがソースと、ドレインと、チャネルと、チャネル上のゲート酸化膜と、該ゲート酸化膜上に形成された強誘電性積層体とを有する、強誘電性トランジスタのアレイと、
該アレイのロウ内において、該トランジスタの該強誘電性積層体の上部電極を接続するワード線と、
基板ウェルによって形成された、該アレイ内の全ての該トランジスタの該チャネルの接続体と、
該アレイのカラム内において、全ての該トランジスタのソースを接続する第１のビット線セットと、
該アレイのカラム内において、全ての該トランジスタのドレインを接続する第２のビット線セットと、
を備えた１トランジスタＦｅＲＡＭメモリセルアレイであって、
該強誘電性積層体が互いに反対側に位置するエッジを有し、該エッジは、該ソース、該ドレインおよび該チャネルのレベルまで突出した場合、該ソースと該チャネルとの境界部のエッジ、および該ドレインと該チャネルとの境界部のエッジにそれぞれ一致し、
前記第１のビット線セットの全ビット線に動作電圧のバイアスをかけると共に前記ワード線のすべてとチャネルとをグラウンド電位にすることによりアレイ内のセルが選択的にプログラムされ、所与のセルが、そのセル用のワード線をプログラミング電圧に設定すると共にそのセル用のビット線にゼロボルトを印加することによりプログラムされオンにされ、該プログラミング電圧は該動作電圧の２倍未満である、１トランジスタＦｅＲＡＭメモリセルアレイ。
【請求項１２】
前記カラム内のトランジスタの前記ソースと前記ドレインとが相互交換可能に接続されている、請求項１１に記載のアレイ。
【請求項１３】
前記アレイは、前記ワード線のすべてに負のプログラミング電圧を印加すると共に前記第１および第２のビット線セットと前記チャネルとをグラウンド電位に維持することによりブロック消去される、請求項１１に記載のアレイ。
【請求項１４】
前記アレイは、前記ワード線のすべてにグラウンド電位を印加すると共に前記チャネルに所定の振幅を有する正のパルスを印加することによりブロック消去される、請求項１１に記載のアレイ。
【請求項１５】
同一ロウ内で隣接する一対のセルのソースが互いに隣接し接続されている、請求項１１に記載のアレイ。
【請求項１６】
同一ロウ内の所定のセルのソースがカラムに沿った所定のビット線に接続され、該所定のビット線は該所定のセルに隣接するセルのソースには接続していない、請求項１１に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に単一トランジスタ強誘電性ランダムアクセスメモリ（ＦｅＲＡＭ）メモリアレイに関する。
【背景技術】
【０００２】
フラッシュメモリおよびＥＥＰＲＯＭは最新の単一トランジスタ不揮発性メモリセルである。これらのデバイスのプログラミングは、これらのデバイス内に存在する薄いゲート酸化膜を電子がトンネル通過するようにするか、または酸化エネルギーバリア上をフローティングゲートに向かってホップする「ホット」エレクトロンを生成する、高電圧かつ高電力の電気パルスを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ランダムアクセスメモリ用の強誘電性不揮発性単一トランジスタメモリセルのアレイを提供することである。
【０００４】
本発明の別の目的は、動作電圧の約２倍未満のプログラミング電圧を用いるＦｅＲＡＭを提供することである。
【０００５】
本発明のさらに別の目的は、最新のＵＬＳＩ技術にコンパチブルであると共に非常に低い電圧動作に対してスケーラブルであるＦｅＲＡＭアレイを提供することである。
【０００６】
本発明のさらに別の目的は、書込み動作中に低電力消失を有する改変されたアレイを提供することである。
【課題を解決するための手段】
【０００７】
本発明の１トランジスタＦｅＲＡＭメモリセルアレイは、ロウおよびカラムに配置された強誘電性トランジスタのアレイであって各トランジスタがソースと、ドレインと、チャネルと、チャネル上のゲート酸化膜と、上記ゲート酸化膜上に形成された強誘電性積層体とを有する、強誘電性トランジスタのアレイと、上記アレイのロウ内において、上記トランジスタの上記ゲート強誘電性積層体の上部電極を接続するワード線と、基板ウェルによって形成された、上記アレイ内の全ての上記トランジスタの上記チャネルの接続体と、上記アレイのカラム内において、全ての上記トランジスタのソースを接続する第１のビット線セットと、上記アレイのカラム内において、全ての上記トランジスタのドレインを接続する第２のビット線セットとを備えた１トランジスタＦｅＲＡＭメモリセルアレイであって、上記強誘電性積層体が互いに反対側に位置するエッジを有し、上記エッジは、上記ソース、上記ドレインおよび上記チャネルのレベルまで突出した場合、上記ソースと上記チャネルとの境界部のエッジ、および上記ドレインと上記チャネルとの境界部のエッジにそれぞれ一致し、そのことにより上記目的が達成される。
【０００８】
上記カラム内のトランジスタの上記ソースと上記ドレインとが相互交換可能に接続されていてもよい。
【０００９】
上記第１のビット線セットの全ビット線に動作電圧のバイアスをかけると共に上記ワード線のすべてとチャネルとをグラウンド電位にすることによりアレイ内のセルが選択的にプログラムされ、所与のセルが、そのセル用のワード線をプログラミング電圧に設定すると共にそのセル用のビット線にゼロボルトを印加することによりプログラムされオンにされてもよい。
【００１０】
上記アレイは、上記ワード線のすべてに負のプログラミング電圧を印加すると共に上記第１および第２のビット線セットと上記チャネルとをグラウンド電位に維持することによりブロック消去されてもよい。
【００１１】
上記アレイは、上記ワード線のすべてにグラウンド電位を印加すると共に上記チャネルに所定の振幅を有する正のパルスを印加することによりブロック消去されてもよい。
【００１２】
同一ロウ内で隣接する一対のセルのソースが互いに隣接し接続されてもよい。
【００１３】
同一ロウ内の所定のセルのソースがカラムに沿った所定のビット線に接続され、上記所定のビット線は上記所定のセルに隣接するセルのソースには接続していなくてもよい。
【００１４】
上記第１のビット線セットの全ビット線に動作電圧のバイアスをかけると共に上記ワード線のすべてとチャネルとをグラウンド電位にすることによりアレイ内のセルが選択的にプログラムされ、所与のセルが、そのセル用のワード線をプログラミング電圧に設定すると共にそのセル用のビット線にゼロボルトを印加することによりプログラムされオンにされ、上記プログラミング電圧は上記動作電圧の２倍未満であってもよい。
【００１５】
上記アレイは、上記ワード線のすべてに負のプログラミング電圧を印加すると共に上記第１および第２のビット線セットと上記チャネルとをグラウンド電位に維持することによりブロック消去されてもよい。
【００１６】
上記アレイは、上記ワード線のすべてにグラウンド電位を印加すると共に上記チャネルに所定の振幅を有する正のパルスを印加することによりブロック消去されてもよい。
【００１７】
本発明の１トランジスタＦｅＲＡＭメモリセルアレイは、ロウおよびカラムに配置された強誘電性トランジスタのアレイであって各トランジスタがソースと、ドレインと、チャネルと、チャネル上のゲート酸化膜と、上記ゲート酸化膜上に形成された強誘電性積層体とを有する、強誘電性トランジスタのアレイと、上記アレイのロウ内において、上記トランジスタの上記強誘電性積層体の上部電極を接続するワード線と、基板ウェルによって形成された、上記アレイ内の全ての上記トランジスタの上記チャネルの接続体と、上記アレイのカラム内において、全ての上記トランジスタのソースを接続する第１のビット線セットと、上記アレイのカラム内において、全ての上記トランジスタのドレインを接続する第２のビット線セットとを備えた１トランジスタＦｅＲＡＭメモリセルアレイであって、上記強誘電性積層体が互いに反対側に位置するエッジを有し、上記エッジは、上記ソース、上記ドレインおよび上記チャネルのレベルまで突出した場合、上記ソースと上記チャネルとの境界部のエッジ、および上記ドレインと上記チャネルとの境界部のエッジにそれぞれ一致し、上記第１のビット線セットの全ビット線に動作電圧のバイアスをかけると共に上記ワード線のすべてとチャネルとをグラウンド電位にすることによりアレイ内のセルが選択的にプログラムされ、所与のセルが、そのセル用のワード線をプログラミング電圧に設定すると共にそのセル用のビット線にゼロボルトを印加することによりプログラムされオンにされ、上記プログラミング電圧は上記動作電圧の２倍未満であり、そのことにより上記目的が達成される。
【００１８】
上記カラム内のトランジスタの上記ソースと上記ドレインとが相互交換可能に接続されていてもよい。
【００１９】
上記アレイは、上記ワード線のすべてに負のプログラミング電圧を印加すると共に上記第１および第２のビット線セットと上記チャネルとをグラウンド電位に維持することによりブロック消去されてもよい。
【００２０】
上記アレイは、上記ワード線のすべてにグラウンド電位を印加すると共に上記チャネルに所定の振幅を有する正のパルスを印加することによりブロック消去されてもよい。
【００２１】
同一ロウ内で隣接する一対のセルのソースが互いに隣接し接続されてもよい。
【００２２】
同一ロウ内の所定のセルのソースがカラムに沿った所定のビット線に接続され、上記所定のビット線は上記所定のセルに隣接するセルのソースには接続していなくてもよい。
【００２３】
以上の発明の目的および説明は、本発明の性質の迅速な理解を可能にするために提示した。以下の発明の実施の形態を添付の図面を参照して読むことにより、本発明がより深く理解できる。
【発明の効果】
【００２４】
本発明によれば、ランダムアクセスメモリ用の強誘電性不揮発性単一トランジスタメモリセルのアレイが提供される。
【００２５】
また、本発明によれば、動作電圧の約２倍未満のプログラミング電圧を用いるＦｅＲＡＭが提供される。
【００２６】
また、本発明によれば、最新のＵＬＳＩ技術にコンパチブルであると共に非常に低い電圧動作に対してスケーラブルであるＦｅＲＡＭアレイが提供される。
【００２７】
また、本発明によれば、書込み動作中に低電力消失を有する改変されたアレイが提供される。
【発明を実施するための最良の形態】
【００２８】
本発明は、非常に単純な低電圧プログラミングプロセスを有する強誘電性ランダムアクセスメモリ（ＦｅＲＡＭ）アレイを提供する。本発明の強誘電性メモリセルは対称であるため、メモリセルのソースおよびドレインはメモリコントローラに相互交換可能に接続され得る。
【００２９】
本発明のＦｅＲＡＭは、ＲＡＭ用途において単一トランジスタメモリセルのアレイに構築され得る強誘電性不揮発性トランジスタを含む。本発明のＦｅＲＡＭアレイのプログラミング電圧は、実験により判明したように、動作電圧の約２倍未満であり、約２ボルトと約５ボルトとの間の範囲にある。他方、フラッシュメモリは、高電圧を必要とする。本発明のメモリトランジスタは対称的なソース／ドレイン構造を有する。従来のフラッシュメモリとは異なり、オフセット接合、または大きなゲート−ソース接合オーバーラップまたはゲート−ドレイン接合オーバーラップは不要である。従って、ＦＥ積層体は互いに反対側に位置するエッジを有する。これらのエッジは、ソース／ドレインのレベルまで突出する場合、これらの構造がチャネルと隣接するようにソースおよびドレインのエッジと一致する。そのため、本発明のＦｅＲＡＭアレイは、最新のＵＬＳＩ技術とコンパチブルであり、非常に低い電圧動作に対してスケーラブルである。
【００３０】
本発明の第１の実施形態によって構築された４×４メモリアレイを図１に、概して参照符号１０で示す。図１において、アレイ１０は１６ユニットアレイであり、各ユニットがトランジスタとキャパシタとを含む。ユニットをＱ１１〜Ｑ４４で示す。これよりも大きいアレイも容易に製造可能である。上述したように本実施形態では、各トランジスタのソースとドレインとは相互交換可能であるが、説明のためにユニットＱ１１のトランジスタのソースを参照符号１２で示し、ユニットＱ１２のトランジスタのソースを参照符号１４で示す。各メモリトランジスタのドレインは、ビット出力であり分離されている。すべてのトランジスタのチャネルは共通のＰ型ウェル１６内に形成されている。アレイ１０はＦＥデバイス用に最新のプロセスで製造される。
【００３１】
図２にメモリセルまたはトランジスタ２０を示す。セル２０は、ソース２２と、ドレイン２４と、チャネル２６と、基板２８と、ゲート酸化膜３８上に設けられたＦＥ積層体３０とを含む。ＦＥ積層体３０は、上部電極３２と、ＦＥ層３４と、下部電極３６とを含む。本明細書で述べる実施形態において、ソース２２とドレイン２４はＮ＋型シリコンにより形成され、チャネル２６はＰ型シリコンにより形成されてＰ型ウェルを形成し、基板２８はＮ型シリコンより形成される。
【００３２】
（高閾値へのブロック消去）
アレイ１０は、負のプログラミング電圧−Ｖｐを「ワード」線Ｗ１〜Ｗ４に印加し「ビット」線Ｂ１〜Ｂ４（ユニットＱ１１〜Ｑ４４のトランジスタのドレインに接続されている）とソースとＰ型ウェルとをグラウンド電位に維持することにより、ブロック消去され得る。ワード線の電位は、グラウンド電位にあるソース、ドレイン、および基板に対して負である。チャネルは蓄積状態にある。各トランジスタのチャネル領域の表面に正孔が蓄積される。所与のワード線に接続された各強誘電性トランジスタのゲートとチャネルとの電位差は、電位Ｖｐである。プログラミング電圧であるＶｐは、ゲートとチャネルとの差ΔＶにほぼ等しい。これらのトランジスタの強誘電性キャパシタは正の電荷を上部電極に導き、それにより所与の「ワード」内のすべてのトランジスタが高閾値電圧にプログラムされる。あるいは、ワード線をグラウンド電位にし、＋Ｖｐの振幅を有する正のパルスをＰ型ウェルに印加することによってブロックのメモリを消去してもよい。
【００３３】
（低閾値電圧への選択的プログラミング）
選択的ビットプログラミング中、すべてのビット線およびソース線は動作電圧であるＶＢにバイアスされ、すべてのワード線およびＰ型ウェル１６はグラウンド電位にされる。ここで、１／３ＶＰ≦ＶＢ≦ＶＰ、またはＶＰ≒１．５ＶＢ〜２．０ＶＢである。所与のビット、たとえば図１に丸で示したＷ２Ｂ３を選択的にプログラムするためには、すなわちＷ２とＢ３との交差部のメモリトランジスタＱ２３を低閾値電圧にプログラムするためには、プログラミング電圧ＶＰをＷ２に印加し、Ｂ３を０Ｖ（グラウンド）にパルスすることにより、トランジスタＱ２３を「オン」にする。Ｑ２３の導通チャネルはグラウンド電位にある。Ｑ２３の制御ゲートおよびチャネルにおける電圧降下はＶＰであり、これにより強誘電性キャパシタ内の電極が上部電極と同一の電位に導かれ、トランジスタＱ２３が低閾値電圧段階にプログラムされる。Ｗ２に接続されたすべての他のトランジスタのゲート電圧はＶＰであり、基板はグラウンド電位にある。ソースおよびドレイン電圧はＶＢであり、これらのトランジスタのチャネルは空乏である。これらのトランジスタのゲートとチャネルとの電圧差は、ＶＰよりもはるかに小さく、そのため、これらのトランジスタの閾値電圧は、この選択的プログラミング動作によっては変更されない。
【００３４】
Ｂ３に接続された他のメモリトランジスタに関しては、ビット線と制御ゲートとがグラウンド電位にあり、これらのトランジスタは「オフ」段階にある。チャネルは空乏である。そのため、これらのメモリトランジスタの閾値電圧は、この動作によって影響を受けない。他のすべてのメモリトランジスタは「オフ」状態にある。ゲートおよびウェルはグラウンド電位にあり、ソースおよびドレイン電位はＶＢである。チャネルは空乏である。そのため、Ｑ２３メモリトランジスタのプログラミングは、他のメモリトランジスタの内容を妨害しない。
【００３５】
図３に、本発明の改変されたメモリアレイを概して参照符号４０で示す。アレイは、アレイ１０と同様であるが、各ビットセル線のソースが隣接するビットセルから分離している点が異なる。この実施形態でもソースおよびドレインは相互交換可能である。図３に示すように、Ｂ１ＤおよびＢ１Ｓはそれぞれ、第１のビットのドレイン線およびソース線である。フラッシュＥＥＰＲＯＭでは、ゲートはソースおよびドレインに重なっていなければならない。本メモリデバイスではこのような構造は不要であり、そのため、ソースおよびドレインが相互交換可能である。
【００３６】
（高閾値へのブロック消去）
アレイ４０のブロック消去はアレイ１０のそれと同一である。アレイ４０は、負のプログラミング電圧を「ワード」線に印加し「ビット」線とソースとＰ型ウェルとをグラウンド電位に維持することにより、ブロック消去され得る。ワード線の電位は、グラウンド電位にあるソース、ドレイン、および基板に対して負である。チャネルは蓄積状態にある。各トランジスタのチャネル領域の表面に正孔が蓄積される。所与のワード線に接続された各強誘電性トランジスタのゲートとチャネルとの電位差は、同じ電位Ｖｐである。これらのトランジスタの強誘電性キャパシタは正の電荷を上部電極に導き、それにより「ワード」内のすべてのトランジスタが高閾値電圧にセットされる。あるいは、ワード線をグラウンド電位にし、＋Ｖｐの振幅を有する正のパルスをＰ型ウェルに印加することによってブロックのメモリを消去してもよい。
【００３７】
（低閾値電圧への選択的プログラミング）
選択的ビットプログラミング中、すべてのビット線およびソース線はＶＢにバイアスされ、すべてのワード線およびＰ型ウェルはグラウンド電位にされる。ここで、１／３ＶＰ≦ＶＢ≦ＶＰである。所与のビット、たとえばＷ２Ｂ３を選択的にプログラムするためには、すなわちＷ２とＢ３との交差部のメモリトランジスタＱ２３を低閾値電圧にプログラムするためには、プログラミング電圧ＶＰをＷ２に印加し、ビット線（Ｂ３）のドレインラインおよびソースラインであるＢ３ＤおよびＢ３Ｓを０Ｖにパルスすることにより、トランジスタＱ２３を「オン」にする。Ｑ２３の導通チャネルはグラウンド電位にある。Ｑ２３の制御ゲートおよびチャネルにおける電圧降下はＶＰであり、これにより強誘電性キャパシタ内の電極が上部電極と同一の電位に導かれ、そのためトランジスタＱ２３が低閾値電圧段階にプログラムされる。さらに、Ｑ２３のソースおよびドレインは同一の電位にあり、電力消失は最低限となる。Ｗ２に接続されたすべての他のトランジスタのゲート電圧はＶＰであり、基板はグラウンド電位にある。ソースおよびドレイン電圧はＶＢであり、これらのトランジスタのチャネルは空乏である。これらのトランジスタのゲートとチャネルとの電圧差は、ＶＰよりもはるかに小さく、そのため、これらのトランジスタの閾値電圧は、この選択的プログラミング動作によっては変更されない。Ｂ３に接続された他のメモリトランジスタに関しては、ビット線と制御ゲートとがグラウンド電位にあり、これらのトランジスタは「オフ」段階にある。チャネルは空乏である。そのため、これらのメモリトランジスタの閾値電圧は、この動作によって影響を受けない。他のすべてのメモリトランジスタは「オフ」状態にある。ゲートおよびウェルはグラウンド電位にあり、ソースおよびドレイン電位はＶＢである。チャネルは空乏である。そのため、Ｑ２３メモリトランジスタのプログラミングは、他のメモリトランジスタの内容を妨害しない。
【産業上の利用可能性】
【００３８】
本発明によれば、ランダムアクセスメモリ用の強誘電性不揮発性単一トランジスタメモリセルのアレイが提供される。
【００３９】
また、本発明によれば、動作電圧の約２倍未満のプログラミング電圧を用いるＦｅＲＡＭが提供される。
【００４０】
また、本発明によれば、最新のＵＬＳＩ技術にコンパチブルであると共に非常に低い電圧動作に対してスケーラブルであるＦｅＲＡＭアレイが提供される。
【００４１】
また、本発明によれば、書込み動作中に低電力消失を有する改変されたアレイが提供される。
【００４２】
以上、１トランジスタセルＦｅＲＡＭメモリアレイを開示した。特許請求の範囲に記載の範囲内で、さらなる変更および改変がなされ得ることが理解される。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明により構築された４×４ＦｅＲＡＭメモリアレイの第１の実施形態を示す。
【図２】図２は、本発明のＦＥメモリセルの断面図である。
【図３】図３は、本発明により構築された４×４ＦｅＲＡＭメモリアレイの第２の実施形態を示す。
【符号の説明】
【００４４】
１０  ４×４メモリアレイ
１２、１４  ソース
１６  Ｐ−ウェル
【図１】
2004153239.tif 000003
【図２】
2004153239.tif 000004
【図３】
2004153239.tif 000005