(57)【要約】【課題】パルス幅が一定で、大きなパルスを生成する。【解決手段】位相が互いに反対の入力信号はフリップフロップ１０−１，１０−２にクロックの立ち上がりで取り込まれる。いずれか一方のフリップフロップ１０−１，１０−２がＨを取り込む。従って、両出力が入力されるノアゲート１４は、Ｌとなる。これによって、コンデンサＣが放電され、グランドまで放電した場合に、フリップフロップ１０−１，１０−２の両方がリセットされる。これによってノアゲート１４の出力がＨとなり充電される。ダイオードがあるためコンデンサＣを急速に充電できる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入力信号の状態をクロックの変化タイミングでサンプリングするフリップフロップと、
このフリップフロップの出力が抵抗を介し供給されこれによってリセット用の蓄電が行われるコンデンサと、
を含み、
前記コンデンサのリセット用の蓄電電圧が所定のリセット電圧になった場合に前記フリップフロップをリセットすることで、前記フリップフロップの出力に前記クロックの変化タイミングから前記コンデンサの蓄電電圧が前記リセット電圧に至るまでの期間の出力を得ることを特徴とするパルス出力回路。
【請求項２】
第１入力信号の状態をクロックの変化タイミングでサンプリングする第１フリップフロップと、
第１入力信号を反転信号である第２入力信号の状態を前記クロックの変化タイミングでサンプリングする第２フリップフロップと、
前記第１および第２フリップフロップの出力が両方ともリセット状態である場合以外にリセット用の蓄電電圧を出力する論理回路と、
この論理回路の出力が抵抗を介し供給されこれによってリセット用の蓄電が行われるコンデンサと、
を含み、
前記コンデンサの蓄電電圧が所定のリセット電圧になった場合に前記第１および第２フリップフロップをリセットすることで、前記第１および第２フリップフロップの出力に前記クロックの変化タイミングから前記コンデンサの蓄電電圧が前記リセット電圧に至るまでの期間の出力を得ることを特徴とするパルス出力回路。
【請求項３】
請求項１または２に記載の回路において、
前記コンデンサへのリセット用の蓄電電流を流すダイオードを前記抵抗に並列して設けることを特徴とするパルス出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ΔΣ型ＡＤ・ＤＡ変換回路などに使用されるパルス出力回路、特に正確なパルス幅のパルスを得るものに関する。
【０００２】
【従来の技術】
ΔΣ型のＡ／Ｄ・Ｄ／Ａ変換器では、入力信号の状態を所定のパルス幅のパルスに変換するパルス出力回路が必要になる。このパルス出力回路の出力は、ローパスフィルタにより、アナログ信号に変換されたり、そのまま負荷に供給されるため、パルスの面積が重要である。従って、パルス出力回路では、パルス幅を正確に制御する必要がある。
【０００３】
例えば、入力信号をクロックに従って、フリップフロップに取り込むことで、フリップフロップの出力には、クロック幅に規格化したパルス出力が得られる。しかし、この方式では、クロックジッタによりパルス幅が変化してしまう。
【０００４】
そこで、図３に示されるような回路が知られている。この回路では、位相が１０度異なるデジタル入力信号は、フリップフロップ１０−１、１０−２のデータ入力端Ｄにそれぞれ供給される。また、このフリップフロップ１０−１，１０−２のクロック入力端には、クロック信号が供給されている。そこで、フリップフロップ１０−１，１０−２では、クロックの立ち上がりで、データ入力端Ｄの信号の状態を取り込む。これによって、フリップフロップ１０−１，１０−２のＱ出力において、それぞれの入力がＨの時にＨとなる信号が得られる。
【０００５】
また、フリップフロップ１０−１，１０−２の出力は、インバータ１２（１２−１ａ、１２−１ｂ、１２−１ｃまたは１２−２ａ，１２−２ｂ，１２−２ｃ）を介し、他端がグランドに接続されたコンデンサＣ−１，Ｃ−２の一端に接続されるとともに、フリップフロップ１０−１，１０−２のリセット端に反転入力されている。
【０００６】
まず、入力信号がＬの場合にフリップフロップ１０−１は、そのＬを取り込み、Ｑ出力がＬになる。また、リセットの後にも、フリップフロップ１０−１のＱ出力はＬである。従って、３つのインバータ１２−１ａ〜１２−１ｃを経て、コンデンサＣ−１は、充電され、Ｈの状態になっている。従って、この状態でフリップフロップ１０−１はリセットされない。
【０００７】
次に、入力信号がＨであるとフリップフロップ１０−１は、そのＨを取り込みＱ出力がＨになる。そして、このＱ出力のＨは、３つのインバータ１２−１ａ〜１２−１ｃによって、遅延されてコンデンサＣに反転供給され、これによって前の期間に充電されていたコンデンサＣ−１が放電される。従って、設定した時間が経過したときに、フリップフロップ１０−１がリセットされる。この時間は、クロックの立ち上がり周期より小さくされており、クロックの立ち上がりからリセットまでの時間が出力パルスのパルス幅になる。
【０００８】
なお、反転入力信号が入力されるフリップフロップ１０−２の系統においても処理自体は全く同一であるのでその説明は省略する。
【０００９】
従って、この図３の構成により、クロックジッタの影響を少なくして、パルス幅を一定に制御することができる。
【００１０】
また、特許文献１（特開平２−９５０２１号公報）には、ＮＲＺ出力信号をｒｚ出力信号に変換することにより、信号品質を改善することが示されている。また、非特許文献１（「ラジオ技術」ラジオ技術社  １９８８年８月号、ｐ４５、第１５図）には、ＮＲＺ出力信号をＲＺ出力信号に変換することにより、電源の揺れをデータと無相関のクロックに同期した繰り返し波形に変換し、特性の劣化を防ぐとともに、クロックジッタによる特性劣化を抑制する回路が示されている。
【００１１】
【特許文献１】
特開平２−９５０２１号公報
【非特許文献１】
「ラジオ技術」ラジオ技術社  １９８８年８月号、ｐ４５、第１５図
【００１２】
【発明が解決しようとする課題】
しかし、上記従来例では、遅延回路を十分大きくしなければ、出力パルスのパルス幅が非常に小さくなってしまうという問題がある。また、リセットされている期間が短いと、コンデンサの充電が十分でなくなり、クロックジッタの影響が排除できないという問題がある。
【００１３】
また、特許文献１では、クロックを利用するため、クロックジッタに弱いという問題があった。
【００１４】
さらに、非特許文献１では、信号のパルス幅（Ｈの期間）がＲＺ出力信号を使用した場合の１／２以下にしなければ正常に動作しない。また、クロックジッタに強くするためには、インバータによるディレイ時間を小さくしなければならず、信号のパルス幅（Ｈの期間）がＲＺ出力信号を使用した場合の１／２よりはるかに小さくなり、出力信号のＨの期間の面積が小さくなってしまい、ダイナミックレンジの点で不利となる。また、ディレイ時間を長くするためには、ディレイ素子の面積がかなり大きくなるという問題もある。
【００１５】
本発明は、上記課題に鑑みなされたものであり、比較的簡単な回路で、パルス幅が一定でかつ大きいパルス出力を得ることができるパルス出力回路を提供することが目的とする。
【００１６】
【課題を解決するための手段】
本発明は、入力信号の状態をクロックの変化タイミングでサンプリングするフリップフロップと、このフリップフロップの出力が抵抗を介し供給されこれによってリセット用の蓄電が行われるコンデンサと、を含み、前記コンデンサのリセット用の蓄電電圧が所定のリセット電圧になった場合に前記フリップフロップをリセットすることで、前記フリップフロップの出力に前記クロックの変化タイミングから前記コンデンサの蓄電電圧が前記リセット電圧に至るまでの期間の出力を得ることを特徴とする。
【００１７】
このように、本発明によれば、フリップフロップをリセットのための回路に抵抗およびコンデンサからなるＬＰＦ（ローパスフィルタ）構成とした。これによって、回路規模の削減を図ると同時にディレイ時間を長くすることができる。
【００１８】
また、本発明は、第１入力信号の状態をクロックの変化タイミングでサンプリングする第１フリップフロップと、第１入力信号を反転信号である第２入力信号の状態を前記クロックの変化タイミングでサンプリングする第２フリップフロップと、前記第１および第２フリップフロップの出力が両方ともリセット状態である場合以外にリセット用の蓄電電圧を出力する論理回路と、この論理回路の出力が抵抗を介し供給されこれによってリセット用の蓄電が行われるコンデンサと、を含み、前記コンデンサの蓄電電圧が所定のリセット電圧になった場合に前記第１および第２フリップフロップをリセットすることで、前記第１および第２フリップフロップの出力に前記クロックの変化タイミングから前記コンデンサの蓄電電圧が前記リセット電圧に至るまでの期間の出力を得ることを特徴とする。
【００１９】
このように、論理回路を使用して、第１および第２フリップフロップのリセットのための回路を共通化した。従って、回路のばらつきによる歪みの発生を抑制することができる。
【００２０】
また、前記コンデンサへのリセット用の蓄電電流を流すダイオードを前記抵抗に並列して設けることが好適である。
【００２１】
このように、ダイオードを使用して蓄電電流供給のための時間が短くなる経路をつくり、コンデンサの蓄電時間を短縮した。これにより、出力信号のパルス幅を大きくすることができ、ジッタ対策を行いつつダイナミックレンジの減少を抑えることができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２３】
図１は、実施形態に係る回路の構成を示す図である。第１デジタル入力信号は、フリップフロップ１０−１のＤ入力端に入力され、この第１デジタル入力信号と位相が反対の第２デジタル入力信号は、フリップフロップ１０−２のＤ入力端に入力される。これらフリップフロップ１０−１，１０−２のクロック入力端には、同一のクロックが入力されている。
【００２４】
そして、両フリップフロップ１０−１，１０−２のＱ出力端からの出力が出力信号となるが、両Ｑ出力は、ノアゲート１４に入力される。このノアゲート１４の出力は、抵抗Ｒ１と、ダイオードＤおよび抵抗とを介し、コンデンサＣの上側に接続される。すなわち、抵抗Ｒ１と、ダイオードＤおよび抵抗Ｒ２の直列接続が、並列接続され、これらによってノアゲート１４の出力がコンデンサＣの上側に接続されている。なお、ダイオードＤはコンデンサＣに向けて電流を流す。
【００２５】
また、コンデンサＣの下側は、グランドに接続されるとともに、フリップフロップ１０−１、１０−２のリセット入力端に反転入力されている。
【００２６】
この構成によって、フリップフロップ１０−１または１０−２のいずれか一方の出力がＨの場合には、ノアゲート１４の出力は、Ｈとなる。そこで、クロックが立ち上がったときに、相補的な入力信号を取り込むフリップフロップ１０−１，１０−２のいずれかはＨとなり、ノアゲート１４の出力はＬとなる。これによって、抵抗Ｒ１を介し、コンデンサＣの充電電圧が減少していく。
【００２７】
そして、この充電電圧が十分低くなったとき（好ましくはグランド電位＝０）、フリップフロップ１０−１，１０−２がリセットされ、それぞれの内容がＬとなる。これによって、ノアゲート１４の出力は、Ｈとなり、ダイオードＤ、抵抗Ｒ２の経路と、抵抗Ｒ１の経路の両方を使って、コンデンサＣが充電される。
【００２８】
従って、フリップフロップ１０−１、１０−２のリセットから次のクロックの立ち上がりまでの期間がノアゲート１４の出力Ｈの期間になる。
【００２９】
図２には、各種の回路におけるクロックと、リセット端子と、出力データの波形が示されている。本実施形態は、図２（ｃ）であり、クロックの立ち上がりによって、フリップフロップ１０−１，１０−２のいずれかがＨとなり、ノアゲート１４の出力がＬとなって、コンデンサＣが放電され、リセット端子の電圧が下降する。そして、リセット端子の電圧がグランド電位になったときにフリップフロップ１０−１，１０−２の両方がリセットされる。これによってノアゲート１４の出力がＨとなり、コンデンサＣが充電される。このときの充電は２つの経路で行われるため、急速に行われる。なお、図において、出力は毎回Ｈとなるように書いてあるが、フリップフロップ１０−１，１０−２うちのＨが入力されている方のみがＨとなる。
【００３０】
ここで、ダイオードＤおよび抵抗Ｒ２が存在しない場合、図２（ｂ）に示すように、コンデンサＣの充電が遅くなり、リセット後の次のクロックの立ち上がりまでにコンデンサｃが十分に充電できなくなる。従って、クロックジッタがあると、これによってコンデンサＣの充電量が変化し、従ってコンデンサＣの放電に要する時間が変化してしまう。そこで、リセットまでの時間が変わり、出力パルス幅がジッタの影響を受けることになる。
【００３１】
また、図２（ａ）には、図３の回路を使用した場合の波形を示してある。この回路では、放電が速やかに行われてしまうため、出力パルス幅は小さくなる。
【００３２】
以上説明したように、本実施形態によれば、フリップフロップリセットのための回路に抵抗Ｒ１を使用しＬＰＦ（ローパスフィルタ）構成とした。これによって、回路規模の削減を図ると同時にディレイ時間を長くすることができる。
【００３３】
また、ダイオードＤを使用してディレイ時間が短くなる経路をつくり、コンデンサＣのチャージ時間を短縮した。これにより、信号のパルス幅（Ｈの期間）がＮＲＺ出力信号を使用した場合の１／２以上にすることができ、ジッタ対策を行いつつダイナミックレンジの減少を抑えることができる。
【００３４】
また、ノアゲートを使用して、２つのフリップフロップ１０−１，１０−２リセットのためのディレイ回路を共通化した。従って、ディレイ回路のばらつきによる歪みを抑えることができる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、フリップフロップをリセットのための回路に抵抗およびコンデンサからなるＬＰＦ（ローパスフィルタ）構成とした。これによって、回路規模の削減を図ると同時にディレイ時間を長くすることができる。
【００３６】
また、論理回路を使用して、第１および第２フリップフロップのリセットのための回路を共通化した。従って、回路のばらつきによる歪みの発生を抑制することができる。
【００３７】
さらに、ダイオードを使用して蓄電電流供給のための時間が短くなる経路をつくり、コンデンサの蓄電時間を短縮した。これにより、出力信号のパルス幅を大きくすることができ、ジッタ対策を行いつつダイナミックレンジの減少を抑えることができる。
【図面の簡単な説明】
【図１】実施形態の構成を示す図である。
【図２】各種構成における波形を示す図である。
【図３】従来の構成を示す図である。
【符号の説明】
１０−１，１０−２  フリップフロップ、１４  ノアゲート、Ｒ１，ＲＥ  抵抗、Ｄ  ダイオード、Ｃ  コンデンサ。
【図１】
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【図２】
2004179781.tif 000004
【図３】
2004179781.tif 000005