(57)【要約】【課題】基板の主表面上に、バッファ層を介して化合物半導体よりなる素子層をヘテロエピタキシャル成長させた構造とされるヘテロエピタキシャルウエーハにおいて、基板と素子層との間の線膨張係数差が大きい場合にも、残留する応力を低減することができ、ひいては、ウエーハの反りや素子層への結晶欠陥発生などを効果的に抑制できるヘテロエピタキシャルウエーハを提供する。【解決手段】素子層４と単結晶基板３とに当接するように、それらの間に積層形成されるバッファ層２が、少なくとも３種の積層界面１２を有するように、該積層界面１２を挟んで隣接する２層を構成する化合物半導体の種類を選別する。さらに、これら３種以上の積層界面１２のうちの１種が、それ自身と隣接する２つの積層界面１２とは格子定数の変化の向きが逆であり、かつ、格子定数の変化の大きさが最大となる最大歪界面１３となるように、積層界面１２を挟んで隣接する２層を構成する化合物半導体の種類を選別する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板の主表面上に、バッファ層を介して、化合物半導体よりなる素子層をヘテロエピタキシャル成長させた構造とされ、
前記バッファ層は、前記基板の主表面との界面を除き、３種以上の積層界面を有するとともに、前記積層界面のうち１種は、それ自身と隣接する２つの積層界面と格子定数の変化の向きが逆であり、かつ、格子定数の変化の大きさが最大であることを特徴とするヘテロエピタキシャルウエーハ。
【請求項２】
前記バッファ層が有する３種以上の積層界面は、前記基板の主表面との界面に加えて、さらに前記素子層との界面も除くものとされることを特徴とする請求項１記載のヘテロエピタキシャルウエーハ。
【請求項３】
前記バッファ層は、前記３種以上の積層界面を周期的に配列させた周期構造体を有してなることを特徴とする請求項１又は２記載のヘテロエピタキシャルウエーハ。
【請求項４】
前記周期構造体の１周期は、３層よりなることを特徴とする請求項３記載のヘテロエピタキシャルウエーハ。
【請求項５】
前記素子層は、サファイア基板、Ｓｉ基板およびＳｉＣ基板のいずれかの主表面上に形成されることを特徴とする請求項１記載のヘテロエピタキシャルウエーハ。
【請求項６】
前記素子層は、ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体からなることを特徴とする請求項１記載のヘテロエピタキシャルウエーハ。
【請求項７】
前記バッファ層における前記３種以上の積層界面が、前記素子層との界面を除いたものとされるとともに、それら積層界面を周期的に配列させた周期構造体を前記バッファ層が有してなり、かつ、該周期構造体の１周期を構成する各層において、格子定数が最小となる層は、ＡｌＮ又は、ＡｌＮとＧａＮとの混晶化合物半導体からなり、一方、格子定数が最大となる層は、ＩｎＮ又は、ＩｎＮとＧａＮとの混晶化合物半導体からなることを特徴とする請求項５又は６記載のヘテロエピタキシャルウエーハ。
【請求項８】
前記素子層および、該素子層と隣接する前記バッファ層とにおいて、各々隣接する層は、ともに同種の化合物半導体からなることを特徴とする請求項６又は７記載のヘテロエピタキシャルウエーハ。
【請求項９】
前記基板は、サファイア基板とされ、前記バッファ層における前記３種以上の積層界面は、前記素子層との界面を除いたものとされるとともに、それら積層界面を周期的に配列させた周期構造体を前記バッファ層は有してなり、かつ、該周期構造体の１周期は、基板側から順にＧａＮからなる層、ＡｌＮ又は、ＡｌＮおよびＧａＮとの混晶化合物半導体からなる層、およびＩｎＮ又は、ＩｎＮおよびＧａＮとの混晶化合物半導体からなる層の順序配列にて積層された３層を少なくとも含む形で構成されてなることを特徴とする請求項５ないし８のいずれか１項に記載のヘテロエピタキシャルウエーハ。
【請求項１０】
前記基板は、ＳｉＣ基板又はＳｉ基板とされ、前記バッファ層における前記３種以上の積層界面は、前記素子層との界面を除いたものとされるとともに、それら積層界面を周期的に配列させた周期構造体を前記バッファ層は有してなり、かつ、該周期構造体の１周期は、基板側から順にＧａＮからなる層、ＩｎＮ又は、ＩｎＮおよびＧａＮとの混晶化合物半導体からなる層、ＡｌＮ又は、ＡｌＮおよびＧａＮとの混晶化合物半導体からなる層の順序配列にて積層された３層を少なくとも含む形で構成されてなることを特徴とする請求項５ないし８のいずれか１項に記載のヘテロエピタキシャルウエーハ。
【請求項１１】
基板の主表面上に、バッファ層を介して、化合物半導体よりなる素子層をヘテロエピタキシャル成長させた構造とされ、
前記バッファ層は、前記素子層へ向かい格子定数が連続的に単調変化する格子連続変化層を複数有してなるとともに、該格子連続変化層の前記素子層側の積層界面にて、前記単調変化とは逆向きに格子定数が変化し、かつ、その変化の大きさが、前記単調変化の変化分に対応してなることを特徴とするヘテロエピタキシャルウエーハ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロエピタキシャルウエーハに関し、特に、基板上に化合物半導体層をヘテロエピタキシャル成長させたヘテロエピタキシャルウエーハに関する。
【０００２】
【従来の技術】
化合物半導体よりなるヘテロエピタキシャルウエーハは、周知の通り、発光ダイオードやレーザなどの発光素子や、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）などの超高速トランジスタの製造に使用され、多くの需要を獲得するに至っている。特に、後者の超高速トランジスタにおいては、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合を用いたものが実用化されており、その優れたマイクロ波・ミリ波特性により、衛星放送用受信器等の低雑音素子として広く使用されている。ここで、高性能の超高速トランジスタを実現させるためには、基板部分への漏洩電流を極力抑える必要があるため、高抵抗率基板の使用が不可欠となる。ＧａＡｓ／ＡｌＧａＡｓヘテロ接合においては、半絶縁性のＧａＡｓ単結晶基板が比較的容易に製造可能であることから、これらを用いた超高速トランジスタ等のデバイスが広く普及している一因となっている。
【０００３】
他方、近年、注目を集めているヘテロエピタキシャルウエーハに、ＧａＮ（窒化ガリウム）系化合物半導体を用いたものがある。ＧａＮ系化合物半導体は、室温におけるバンドギャプエネルギーを２．０〜６．２ｅＶの範囲で調整可能であることから、青色等の発光素子に応用されるとともに普及しつつある。また、ＧａＮ系化合物半導体は、バンドギャプエネルギーの広さに加えて、高い電子移動度を有すとともに、ヘテロ接合形成が容易である。そのため、ＧａＮ系化合物半導体は、高温環境での動作を可能とし、より高速・高出力の次世代型超高速トランジスタへの応用の観点からも、種々研究が成されている。
【０００４】
ここで、ＧａＮ系化合物半導体は、ＧａＡｓ系化合物半導体と異なり、ホモエピタキシャル成長のために必要な半絶縁性ＧａＮ単結晶基板の製造が困難とされる。そこで、ＧａＮ系化合物半導体からなる素子層を形成する際には、サファイア（単結晶アルミナ）基板や、Ｓｉ基板または、ＳｉＣ基板が使用されている。この際、素子層の品質低下に繋がる、基板と素子層との格子不整合を緩和させる目的で、例えば、ＧａＮあるいはＡｌＮ層をバッファ層として基板上に成長させ、その後に、素子層をヘテロエピタキシャル成長させることがなされている（例えば、特許文献１〜３）。
【０００５】
【特許文献１】特開平５−２０６５１３
【特許文献２】特開平１１−６８１５８
【特許文献３】特開平１１−１４５５１４
【０００６】
【発明が解決しようとする課題】
上記のように、ＧａＮ系化合物半導体のヘテロエピタキシャル成長を行なう場合、ＧａＡｓ系化合物半導体の場合と異なり、成長させる化合物半導体層とは全く異なる材料であるサファイア、ＳｉまたはＳｉＣ基板が使用される。そのため、製造時の熱履歴に起因した応力が、製造されたヘテロエピタキシャルウエーハに残留することがある。ＧａＮの線膨張係数は５．５９×１０−６／Ｋであり、バンドギャップエネルギーを調整するためにこれと混晶化されるＡｌＮ、ＩｎＮ等の化合物もそれぞれ５．６４×１０−６／Ｋ及び５．７０×１０−６／Ｋ程度の値を示す。これに対し、サファイア基板の線膨張係数は７．４９×１０−６／Ｋ、Ｓｉ基板の線膨張係数は４．７０×１０−６／Ｋ、ＳｉＣの線膨張係数は、４．１９×１０−６／Ｋであり、上記の化合物とは±２０〜３５％程度の開きがある。このため、例えば層成長後のヘテロエピタキシャルウエーハを室温まで冷却する際に、図８に示すように、該線膨張係数の差に起因した応力によりウェーハが大きく反ってしまうことがある。このような状態になると、ウェーハをＭＥＳＦＥＴやＨＥＭＴなどの素子に加工する際に、ステッパ等による電極形成等のための微小加工の精度（特に位置決めのためのフォーカシング精度）を確保することが困難となり、製品歩留まりの低下につながる問題がある。また、発生する応力が高い場合には、成長したエピタキシャル層に転位やクラックなどの欠陥が発生してしまい、同様に素子品質あるいは歩留まりの低下につながる。
【０００７】
本発明の課題は、基板とその上に成長するエピタキシャル層との間の線膨張係数の差が大きい場合にも、残留する応力を軽減することができ、ひいてはウェーハの反りやエピタキシャル層への欠陥発生などを効果的に抑制できるヘテロエピタキシャルウエーハを提供することにある。
【０００８】
【課題を解決するための手段および作用・効果】
上記課題を解決するための本発明のヘテロエピタキシャルウエーハは、
基板の主表面上に、バッファ層を介して、化合物半導体よりなる素子層をヘテロエピタキシャル成長させた構造とされ、
前記バッファ層は、前記基板の主表面との界面を除き、３種以上の積層界面を有するとともに、前記積層界面のうち１種は、それ自身と隣接する２つの前記積層界面と格子定数の変化の向きが逆であり、かつ、格子定数の変化の大きさが最大であることを特徴とする。
【０００９】
上記本発明のヘテロエピタキシャルウエーハは、上記構造により、基板と素子層との間の線膨張係数差に起因した応力をバッファ層内に効果的に集中させるとともに、該バッファ層内へ転位を導入させることで、該応力の解放を図るものである。本発明におけるバッファ層について、以下に詳述する。
【００１０】
まず、バッファ層は、図７の模式図に示すように、基板３の主表面と界面をなす基板界面１１を除いた、３種以上の積層界面１２を有するものとする。該積層界面１２は、互いに格子定数の異なる化合物半導体より構成された隣接する２層にて形成される。そのため、積層界面１２において、格子定数が大きくなる向きまたは小さくなる向きに格子定数が変化し、当該積層界面１２において、格子不整合が生じる。そして、積層界面１２を形成する、積層方向に対して上側に積層される層は、この格子不整合により積層界面１２に平行な向きへの格子の縮みまたは伸びといった格子歪を伴いながら積層される。そのため、積層後において、積層界面１２には、特に格子歪に起因する歪応力が集中して残留した状態となる。この歪応力の向きは、積層界面１２を挟んで隣接する２層のうち上側の層を積層させる際に起こる、その積層界面１２での格子歪の方向とは逆方向の向きに対応する。この歪応力の大きさや向きは、積層界面１２を挟んで隣接する２層をそれぞれ構成する化合物半導体の種類を選別することにより調整することができる。例えば、この歪応力を大きくしたい場合は、積層界面１２を挟んで隣接する２層をそれぞれ構成する化合物半導体の格子定数差が大きくなるように、それら化合物半導体を選別すればよい。また、歪応力の向きを、バッファ層２の内側に向かう方向にしたい場合は、積層界面１２を挟んで隣接する２層のうち上側の層を構成する化合物半導体の格子定数を、下側の層を構成する化合物半導体の格子定数に比べて小さくなるように、それら化合物半導体を選別すればよい。
【００１１】
上記のようにして、バッファ層２内に、歪応力の向きや大きさが異なる３種以上の積層界面１２を有するようにする。さらに、これら積層界面１２のうち１種を、それ自身と隣接する２つの積層界面と格子定数の変化の向きが逆であり、かつ、その格子定数の変化の大きさが最大となる最大歪界面１３となるようにする。すると、最大歪界面１３には、格子不整合に起因する歪応力が最も集中した状態となる。このように、バッファ層２内に３種以上の積層界面１２と最大歪界面１３とを形成することで、素子層と基板との間の線膨張係数差により発生するヘテロエピタキシャルウエーハの反りを効果的に抑制することが可能となる。その具体的な説明を以下にする。なお、バッファ層を構成する化合物半導体を選別することにより、基板の主表面との界面を少なくとも除いて、バッファ層内に形成される３種以上の積層界面を、以下、単に歪解放誘起界面とも呼ぶことにする。また、最大歪界面の形成形態を、格子定数の変化の向き及びその格子定数の変化の大きさを用いて説明したが、歪応力の表現で言い直すと次のようになる。最大歪界面とは、それ自身と隣接する２つの歪解放誘起界面とは歪応力の向きが逆となり、かつ、その歪応力の大きさが最大となるものである。
【００１２】
素子層と基板とはバッファ層を介して隣接する形であるから、素子層と基板との間の線膨張係数差に伴い、バッファ層の各層もまた、同方向に格子が伸びる又は縮むかの形で、変形を起そうとする。そのため、バッファ層が有する歪解放誘起界面には、この格子の変化の向きとは逆方向の向きの応力が発生する。該応力は、素子層と基板との間の線膨張係数差に起因するものなので、歪解放誘起界面に予め残留させてある格子不整合に起因する歪応力と区別するため、当該応力を外部起因応力と称することにする。そして、この外部起因応力の向きが、最大歪界面に残留させた歪応力と同じ向きであれば、該最大歪界面には、歪解放誘起界面のうち最も大きな応力が集中した状態となる。また、この最大歪界面に集中させる歪応力と外部起因応力との総和の応力が、臨界剪断応力を超えたものとなれば、最大歪界面に対して、該界面を滑り面とする滑り転位を導入させることができる。この滑り転位は、最大歪界面に集中させた歪応力と外部起因応力との総和の応力を解放する形で起こるものである。その結果、ヘテロエピタキシャルウエーハの反り発生に繋がる外部起因応力をバッファ層で解放させることが可能となり、ヘテロエピタキシャルウエーハの反り発生を抑制することができる。また、このように、基板と素子層との間の線膨張係数差に起因した外部起因応力を、バッファ層内に形成した最大歪界面に集中させるとともに解放させることで、該外部起因応力により誘起される素子層への転位やクラックの発生を抑制することができるとともに、素子層の品質を向上させることが可能となる。
【００１３】
上述のようにバッファ層内に最大歪界面を含む歪解放誘起界面を形成するには、少なくとも格子定数の異なる３種以上の化合物半導体を用いてバッファ層を形成すればよい。その理由を説明する。図６（ａ）の模式図は、格子定数の異なる２種の化合物半導体を用いてバッファ層を形成した場合の例である。図６（ａ）におけるバッファ層２は、互いに格子定数の異なる化合物半導体から構成される第一層２１および第二層２２を用いて構成されている。また、バッファ層２と積層界面を形成する素子層４側の層は、第一層２１との積層界面１２において図示するような歪応力が誘起されるように、第一層２１および第二層２２の構成材料とは格子定数の異なる異種の化合物半導体を用いて形成する。こうすることにより、バッファ層２内に歪解放誘起界面となる３種の積層界面１２を形成することは可能である。しかしながら、第二層２２における第一層２１との２種の積層界面１２は、歪応力の向きは逆になるものの大きさは同じものとなる。つまり、歪解放誘起界面とされる３種の積層界面１２のうち１種を最大歪界面として形成させることできず、歪解放誘起界面のうちに、歪応力の大きさが最大となるものの、それぞれの歪応力の向きが反対となる２種の積層界面１２が存在することになる。そのため、この２種の積層界面１２においては、外部起因応力が発生した場合、一方の積層界面１２は、歪応力が最も緩和しやすい状態となり、反りの発生にてエネルギーを稼ごうとする。他方の積層界面１２は、歪応力の大きさが最も増大しやすい状態となり、反り発生を抑制させる滑り転位の導入にてエネルギーを稼ごうとする。よって、ヘテロエピタキシャルウエーハの反り発生の抑制に繋がる滑り転位を、効果的に導入させることができない。これら内容が、格子定数の異なる２種の化合物半導体のみを用いるだけでは、歪解放誘起界面のうち１種のみを最大歪界面として形成できない理由であるとともに、歪解放誘起界面のうち１種のみを最大歪界面とする理由である。
【００１４】
図６（ｂ）の模式図は、格子定数の異なる３種の化合物半導体を用いて、バッファ層内に最大歪界面を含む歪解放誘起界面を形成させる場合の１例を示すものである。図６（ｂ）におけるバッファ層２は、それぞれ格子定数の異なる化合物半導体からなる第一層２１、第二層２２および第三層２３を用いて構成されている。また、バッファ層２と積層界面を形成する素子層４側の層は、第三層２３との積層界面１２において図示するような歪応力が誘起されるように、第二層２２および第三層２３の構成材料とは格子定数の異なる異種の化合物半導体を用いて形成する。こうすることにより、バッファ層２内に歪解放誘起界面とされる３種の積層界面１２を形成できる。また、これら積層界面１２のうち１種のみを最大歪界面１３として形成できる。このように、バッファ層内に最大歪界面を含む歪解放誘起界面を形成するには、少なくとも格子定数の異なる３種以上の化合物半導体を用いてバッファ層を形成すればよい。なお、本明細書における化合物半導体の格子定数とは、公知のバルク結晶における格子定数を指すものである。
【００１５】
次に、本発明のヘテロエピタキシャルウエーハにおけるバッファ層が有する３種以上の積層界面は、基板の主表面との界面に加えて、さらに素子層との界面も除くものとされることを特徴とする。ここで、バッファ層が有する３種以上の積層界面とは、上述した歪解放誘起界面を指すものであり、そのうちの１種が最大歪界面とされるものである。図６（ｂ）の模式図に示すように、最大歪界面は、少なくとも素子層とバッファ層との積層界面には形成されない。よって、最大歪界面に外部起因応力を解放するための滑り転位を導入させた際にも、素子層にクラックなどの結晶性を悪化させる不具合が発生しないように設計される。さらに、バッファ層内に最大歪界面を含む歪解放誘起界面を形成する際、該歪解放誘起界面が、素子層とバッファ層とが形成する積層界面を含まないようにすると、最大歪界面を素子層からさらに離れた位置に配置することができる。その結果、最大歪界面に外部起因応力を解放するための滑り転位を導入させた際に、素子層にクラックなどの結晶性を悪化させる不具合がより発生しない設計形態とできるとともに、素子層の品質をさらに高めることが可能となる。
【００１６】
次に、本発明のヘテロエピタキシャルウエーハにおけるバッファ層は、３種以上の積層界面を周期的に配列させた周期構造体を有してなることを特徴とする。ここで、３種以上の積層界面とは上述の歪解放誘起界面を指すものであり、該歪解放誘起界面のうち１種が最大歪界面とされるものである。そこで、歪解放誘起界面を周期的に配列させた周期構造体をバッファ層内に形成させた場合、最大歪界面も周期的にバッファ層内に複数形成されることになる。このことは、外部起因応力が発生した際に、該外部起因応力の解放を図るための滑り転位を導入させる最大歪界面が複数形成されることを意味する。その結果、外部起因応力がバッファ層内にてより残留しないように、外部起因応力を効果的に解放させることが可能となる。ひいては、ヘテロエピタキシャルウエーハの反り発生をさらに抑制することができるとともに、素子層の品質をさらに高めることが可能となる。
【００１７】
上記周期構造体は、例えば、図５の模式図に示すように、最大歪界面１３を１つ含む積層体を１周期とし、該積層体が所定の周期数に対応した数だけ積層されたものである。よって、この周期数の増加に伴い、最大歪界面の形成数は増加する。最大歪界面の形成数の増加は、勿論、ヘテロエピタキシャルウエーハの反り発生を抑制する等の効果を増大させる。しかしながら、最大歪界面の形成数を過度に大きくした場合、逆に、ヘテロエピタキシャルウエーハの反り発生を抑制する効果が低減されてしまう場合が起こり得る。最大歪界面の形成数を過度に大きくすると、バッファ層の層厚もまた過度に大きくなるので、バッファ層もしくは素子層を形成させる過程において、基板近傍に形成された最大歪界面に、過度の荷重印加に伴う割れや転位が発生してしまうことが想定されるからである。このような状況が発生すると、最大歪界面に予め残留させた歪応力が解放されてしまい、結果として、該最大歪界面に外部起因応力を解放させるための滑り転位を導入できなくなることがある。そこで、外部起因応力を解放するための機能を有用に最大歪界面に付与させるために、周期構造体における周期数は、周期構造体とするための最小周期の２周期以上を前提とし、その上限値を１周期を構成する層数などを加味して適宜選択するのが望ましい。
【００１８】
本発明のバッファ層が有する周期構造体の１周期は、例えば３層より構成される。このことは、周期構造体の１周期を構成する積層体が、３種の積層界面からなる歪解放誘起界面にて構成されるとともに、最大歪界面を形成させるための最小の積層界面数から構成されることを意味する。その結果、周期構造体の層厚、ひいてはバッファ層の層厚を過度に大きくすることなく、最大歪界面の形成数を最も多く確保することが可能となる。この最大歪界面の形成数に対応する、周期構造体における周期数の上限値は、１００周期とすることが望ましい。このように上限値を設定することで、バッファ層もしくは素子層形成時に、最大歪界面への転位やクラック等の発生を、効果的に抑制することが可能となる。その結果、外部起因応力を解放させるための滑り転位を導入させるべき最大歪界面の機能を、さらに有用なものとできるとともに、ヘテロエピタキシャルウエーハの反り発生等をさらに効果的に抑制することができる。また、このように周期構造体における周期数の上限値を１００周期に設定したのと同じ臨界的意味で、周期構造体の層厚の上限値も１μｍに設定するのが望ましい。
【００１９】
ここまでに、本発明のバッファ層に係わる構造形態について述べてきたが、該構造形態以外にも、同様の機能を果たす最大歪界面をバッファ層に形成させることが可能である。この第二の構造形態について以下に示す。
【００２０】
第二の構造形態に基づく本発明のヘテロエピタキシャルウエーハは、
基板の主表面上に、バッファ層を介して、化合物半導体よりなる素子層をヘテロエピタキシャル成長させた構造とされ、
前記バッファ層は、前記素子層へ向かい格子定数が連続的に単調変化する格子連続変化層を複数有してなるとともに、該格子連続変化層の前記素子層側の積層界面にて、前記単調変化とは逆向きに格子定数が変化し、かつ、その変化の大きさが、前記単調変化の変化分に対応してなることを特徴とする。
【００２１】
上記第二の構造形態に基づく本発明のバッファ層について、図９の模式図を用いて説明する。図９（ｂ）に示すように、各層２４、２５、２６における格子定数が、素子層側に向かい単調変化するように、それぞれの層を構成する化合物半導体を選別する。例えば、混晶化合物半導体を用いるのであれば、素子層側に向かい、用いる混晶化合物半導体における混晶比を単調変化させながら積層する。また、図９（ｂ）における▲１▼は、各層２４、２５、２６内で、ともに素子層側に向かい格子定数が単調減少する場合を示し、他方、▲２▼は、層２４および層２６内では、ともに素子層側に向かい格子定数が単調減少し、層２５内のみが、素子層側に向かい格子定数が単調増加する場合を示す。そこで、例えば、この▲１▼に対応する格子定数の変化をもつ、層２４、２５、２６を、この順序にて積層させた場合、図９（ａ）に示すように、格子連続変化層とされる層２４、層２５および層２６における隣接する２層が形成する積層界面１２には、図示するような向きの格子不整合に伴う歪応力が誘起されるとともに、最も歪応力が集中した状態となる。その結果、上記最大歪界面と同様に、この積層界面１２に、基板と素子層との間の線膨張係数差に起因した外部起因応力を集中させるとともに、該外部起因応力を解放させるための滑り転位を積層界面１２に効果的に導入させることが可能となる。
【００２２】
上記したように、本発明においては、基板とその上にヘテロエピタキシャル成長にて形成される素子層との間の線膨張係数差が大きい場合にも、その線膨張係数差に起因した応力が残留することを低減もしくは防止することが可能であるとともに、ヘテロエピタキシャルウエーハの反りや、素子層への欠陥発生などを、効果的に抑制することができる。また、このような、線膨張係数差に起因した応力は、特に、室温より高温に設定された成長温度にて素子層をエピタキシャル成長させた後、冷却する際に残留しやすいが、本発明に示すバッファ層を設けておくことで、そのような応力の発生を抑制することが可能である。また、ヘテロエピタキシャルウエーハに反りが発生した場合、その反りによる変位は、該ヘテロエピタキシャルウエーハの外縁部において特に大きなものとなる。さらに、ウエーハ（単結晶基板）の直径の増大に伴い、その外縁部における反り変位は、著しく大きくなる。そのため、例えば、バッファ層と素子層とを、直径４インチ以上の単結晶基板上にヘテロエピタキシャル成長させる場合には、著しい反り変位のために、前述したような素子化の際の加工精度低下や、素子層への転位導入による品質あるいは歩留まりの低下が避け難くなる。しかしながら、本発明に示すバッファ層を設けておくことで、そのような不具合の発生を抑制することを可能となる。
【００２３】
【発明の実施の形態】
以下、本発明に係わる実施形態を、図面を併用しながら説明する。
図３は、本発明のヘテロエピタキシャルウエーハを用いて製造される半導体素子の一例であるＭＥＳＦＥＴの構造を模式的に示すものである。該ＭＥＳＦＥＴ１００は、サファイア、ＳｉおよびＳｉＣのいずれかからなる単結晶基板１０１の主表面上に、バッファ層１０２を介して素子層１０３をヘテロエピタキシャル成長法により形成したものである。素子層１０３は、ＧａＮにて構成されており、具体的にはバッファ層１０２に近い側からノンドープＧａＮ層（以下、ノンドープであることを「ｉ−」にて表す）１０４とｎ型ＧａＮ層１０５とがこの順序にて積層されたものである（従って、本実施形態のＭＥＳＦＥＴ１００は、例えばＳｉをドープしたｎチャネル型であるが、例えばＭｇをドープしたｐチャネル型の場合は、ｎ型ＧａＮ層１０５の代わりにｐ型ＧａＮ層を用いればよい）。そして、ｎ型ＧａＮ層１０５上には、ドレイン電極１０６、ソース電極１０７及びゲート電極１０８が形成されている。ドレイン電極１０６とソース電極１０７とはｎ型ＧａＮ層１０５との間でオーミック接合を形成する金属（例えばＴｉ／Ａｌ）により、ゲート電極１０８はｎ型ＧａＮ層１０５との間でショットキー（Ｓｃｈｏｔｔｋｙ）接合を形成する金属（例えばＰｄ／Ａｕ）により、それぞれ構成されている。該ＭＥＳＦＥＴ１００の動作原理自体は周知であるので、詳細な説明は省略する。
【００２４】
また、図４は、本発明のヘテロエピタキシャルウエーハを用いて製造されるＨＥＭＴの構造を模式的に示すものである。該ＨＥＭＴ１５０は、バッファ層１０２上に形成される素子層１０３の構造が図３のＭＥＳＦＥＴ１００と相違する。素子層１０３は、バッファ層１０２に近い側から能動層として機能するｉ−ＧａＮ層１０４、電子供給層として機能するｎ型ＡｌＧａＮ層１１０、電極とのコンタクト層として機能するｎ型ＧａＮ層１１１とがこの順序にて積層されたものである（従って、本実施形態のＨＥＭＴ１５０はｎチャネル型であるが、ｐチャネル型の場合は、ｎ型ＡｌＧａＮ層１１０及びｎ型ＧａＮ層１１１を、それぞれｐ型のものと置き換えればよい）。そして、ｎ型ＧａＮ層１１１上には、ドレイン電極１０６、ソース電極１０７が形成され、ｎ型ＧａＮ層１１１の非形成領域に露出するｎ型ＡｌＧａＮ層１１０にゲート電極１０８が形成されている。各電極の材質は図３のＭＥＳＦＥＴ１００と同じである。該ＨＥＭＴ１５０の動作原理自体は周知であるので、詳細な説明は省略する。
【００２５】
上記の素子１００、１５０は、いずれも単結晶基板１の上にバッファ層１０２を介して周知の気相成長法、例えばＭＯＶＰＥ（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：有機金属気相エピタキシャル成長）法を用いて、ヘテロエピタキシャル成長させることにより得られるヘテロエピタキシャルウエーハから製造されるものであり、そのヘテロエピタキシャルウエーハは、素子層部分を除けば同一の構造を有するものである。以下、図４のＨＥＭＴ１５０の製造に用いるヘテロエピタキシャルウエーハで代表させて、さらに詳細な説明を行なう。
【００２６】
図１に示すヘテロエピタキシャルウエーハ５０は、ＨＥＭＴ１５０と同じ半導体多層構造を有するものである。すなわち、サファイアからなる単結晶基板３の主表面上にバッファ層２を介して、化合物半導体からなる素子層４をヘテロエピタキシャル成長させた構造をなしている。さらに、バッファ層２は、図６（ｂ）におけるバッファ層と同様の構造をなすものとされる。つまり、該バッファ層２は、歪解放誘起界面とされる３種の積層界面１２を有してなるととも、そのうちの１種が、最大歪界面１３とされている点に特徴がある。また、単結晶基板３の直径は例えば４インチ以上のものである。
【００２７】
素子層４は、窒素ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体であり、具体的には既に説明した通り、ＧａＮ単結晶層１４、１６および、ＧａＮとＡｌＮとの混晶化合物半導体からなるＡｌＧａＮ混晶層１５の積層体として構成される。素子層４の線膨張係数は５．６０×１０−６／Ｋ程度であり、サファイアからなる単結晶基板３の線膨張係数は７．４９×１０−６／Ｋであり、およそ３５％程度の開きがある。ＭＯＶＰＥ法による素子層４の成長温度は１０００〜１１００℃程度であり、成長後の冷却時には、単結晶基板３の方が素子層４に比べて大きく収縮するので、図８に示すように、単結晶基板３側が凹状となる反りを発生させる応力が生じる。
【００２８】
しかしながら、図１のヘテロエピタキシャルウエーハ５０においては、図２に示すように、バッファ層２をなす各層を構成する化合物半導体を選別することにより、最大歪界面１３には、図示される向きの格子不整合に起因する歪応力を予め残留させてある。そして、単結晶基板３の収縮に伴い、最大歪界面１３も含めてバッファ層２には、層面内における内側方向へ向かう格子の収縮が誘起されるとともに、図示される向きの上記した外部起因応力が最大歪界面１３に誘起されることになる。そして、該外部起因応力と最大歪界面１３に予め残留させた歪応力とは同じ向きとなるので、これら応力の大きさの和が臨界剪断応力の大きさを超えた時点で、最大歪界面１３は、これら応力を解放する形の滑り転位を起して変形する。その結果、ヘテロエピタキシャルウエーハ５０に反りが発生することが防止ないし抑制される。
【００２９】
図１のバッファ層２においては、最大歪界面１３を形成させるために、各層２１、２２、２３を構成するそれぞれ化合物半導体の格子定数の大小関係が設定されている。第三層２３を構成する化合物半導体は、最も格子定数が大きく、一方、第二層２２を構成する化合物半導体は、最も格子定数が小さいものとされる。素子層４が、窒素ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体より構成されていることを考慮して、具体的には、第二層２２は、ＡＩＮ又は、ＡｌＮとＧａＮとの混晶化合物半導体から構成され、一方、第三層２３は、ＩｎＮ又は、ＩｎＮとＧａＮとの混晶化合物半導体から構成される。このように、それぞれ第二層２２および第三層２３を構成する化合物半導体を選定することで、最大歪界面１３に効果的に歪応力を誘起させることができる。また、第一層２１は、第二層２２を構成する化合物半導体と、第三層２３を構成する化合物半導体との中間の格子定数を有する化合物半導体から構成される。具体的には、ＧａＮ又は、ＡｌＮとＧａＮとの混晶化合物半導体又は、ＩｎＮとＧａＮとの混晶化合物半導体から構成される。ただし、第一層２１が、ＡｌＮとＧａＮとの混晶化合物半導体から構成される場合は、そのＡｌＮの含有比（混晶比）は、第二層２２のものに比べて小さく、一方、第一層２１が、ＩｎＮとＧａＮとの混晶化合物半導体から構成される場合は、そのＩｎＮの含有比（混晶比）は、第三層２３のものに比べて小さくなるように調整されている。また、特には、第一層２１を、ＧａＮより構成することが望ましい。その結果、単結晶基板３の主表面に第一層２１を積層性よく層成長させることができる。
【００３０】
上記のようにバッファ層２の各層を構成する化合物半導体を選定することにより、図１０（ａ）の模式図に示すように格子定数の変化がバッファ層２に付与されることになる。その結果、図１に示すような格子不整合に起因した歪応力をもつ３種の積層界面１２がバッファ層２に形成されるとともに、最大歪界面１３は、最も歪応力が集中した状態となる。そして、単結晶基板３と素子層４との線膨張係数差に起因して単結晶基板３が収縮した際に、最大歪界面１３に誘起される外部起因応力の向きは、自身に残留してなる歪応力と同じ向きであり、これら応力の大きさの和が臨界剪断応力の大きさを超えた時点で、最大歪界面１３は、これら応力を解放する形の滑り転位を起して変形する。その結果、ヘテロエピタキシャルウエーハ５０に反りが発生することを効果的に抑制することが可能となる。
【００３１】
また、さらに最大歪界面１３におけるヘテロエピタキシャルウエーハ５０の反り発生を抑制させる機能を効果的にするために、図１のバッファ層２とされる積層体を１周期とした周期構造体をバッファ層内に形成する。つまり、最大歪界面１３を周期的に複数形成する。その一実施形態を示すものが図１１である。また、図１１のバッファ層２においては、最大歪界面１３をより素子層４から離れた位置に配置させるために、バッファ層２と素子層４との積層界面を、上記した歪解放誘起界面とされる３種の積層界面１２を構成するものから除外した形態である。このように、図１１のバッファ層２は、歪解放誘起界面とされる３種の積層界面１２が、素子層４との界面を除いたものとされるとともに、それら積層界面１２を周期的に配列させた周期構造体５を有したものとされる。また、ここでの周期構造体５の１周期を構成する各層においても、図１のバッファ層２と同様にして、格子定数が最小となる層を第二層２２とするとともに、該第二層２２は、ＡｌＮ又は、ＡｌＮとＧａＮとの混晶化合物半導体から構成され、一方、格子定数が最大となる層を第三層２３とするとともに、該第三層２３は、ＩｎＮ又は、ＩｎＮとＧａＮとの混晶化合物半導体から構成される。このように、それぞれ第二層２２および第三層２３を構成する化合物半導体を選定することで、最大歪界面１３に効果的に歪応力を誘起させることができる。
【００３２】
図１１においては、単結晶基板３がサファイア基板基板とされる。そこで、バッファ層２が有する周期構造体５の１周期は、基板側から順に、ＧａＮからなる第一層２１、ＡｌＮ又は、ＡｌＮとＧａＮとの混晶化合物半導体からなる第二層２２、およびＩｎＮ又は、ＩｎＮとＧａＮとの混晶化合物半導体からなる第三層２３の順序配列にて積層された３層を少なくとも含む形で構成させてある。このように周期構造体５を構成することで、該周期構造体５における格子定数の変化は、図１０（ｂ）の模式図に示すようなものとなる。その結果、図１に示した最大歪界面１３と同様の機能をなす最大歪界面１３が複数形成されることになり、外部起因応力がバッファ層２内にてより残留しないように、外部起因応力を効果的に解放させることが可能となり、ひいては、ヘテロエピタキシャルウエーハの反り発生をさらに効果的に抑制することが可能となる。
【００３３】
図１１の周期構造体５も含めて、歪解放誘起界面とされる最大歪界面を含む３種以上の積層界面から構成される積層体を１周期とした周期構造体においては、その１周期をなす積層体の最大歪界面を形成する一対の層のうち素子層側の層（図１１においては第三層２３）の層厚を、１周期を構成するいずれの層よりも小さくなるように調整するのが望ましい。このように、最大歪界面を形成する一対の層のうち素子層側の層の層厚を調整することで、該素子層側の層を、最大歪界面における格子不整合に起因した歪応力が、層厚方向に対してより減衰していない状態で形成させることができる。なぜなら、通常、積層界面を挟んで隣接する２層のうち上側に形成される層は、積層される際に、積層界面にて誘起される格子不整合に起因した格子歪の大きさを減少させる形で層成長していくからである。その結果、積層荷重を最大歪界面に対して、より歪応力が集中する形で印加させることができるとともに、最大歪界面に外部起因応力を解放させるための滑り転位をより効果的に導入させることが可能となる。
【００３４】
また、図１１の周期構造体５における周期数は３周期から構成されているが、その周期数は、２周期以上１００周期以下の範囲とすることが望ましい。１００周期より大きくなると、最大歪界面１３に、バッファ層２また素子層４の層形成時に転位やクラックが発生しやすくなる場合が想定される。これら転位やクラックが発生すると最大歪界面１３に予め残留させてある歪応力が解放されてしまうことに繋がり、ひいては、外部起因応力を解放させるための滑り転位を導入すべき最大歪界面１３の機能が有効に働かないことになる。そのため、周期数の上限値は１００周期とするのが望ましい。また、この周期数の上限値の臨界的意味と同じくして、周期構造体５の層厚の上限値は、１μｍとするのが望ましい。
【００３５】
さらに、図１１のバッファ層２における素子層４と積層界面を形成する第七層２７を、ＧａＮより構成する。その結果、第七層２７とｉ−ＧａＮ層４とが同種の化合物半導体から構成されることになり、該層４を積層させる際に発生する格子不整合を確実に防止することができる。このことは、素子層４の品質向上に繋がる。このように、素子層４および、それと隣接するバッファ層２とにおいて、各々隣接する層は、ともに同種の化合物より構成させることが望ましい。また、周期構造体５の第一層２１をＧａＮより構成させておけば、第七層２７と第一層２１は、同種の化合物半導体より構成されることになるので、作業効率を高めることができる。
【００３６】
次に、図１２は、図１１のヘテロエピタキシャルウエーハの別の実施形態の例を示すものである。該へテロエピタキシャルウエーハ５０のバッファ層２においても、図１１の形態と同様、歪解放界面とされる３種の積層界面１２は、素子層４との界面を除いたものとされるとともに、それら積層界面１２を周期的に配列させた周期構造体５をバッファ層２が有するものとされる。しかしながら、図１２においては、単結晶基板３としてＳｉ基板またはＳｉＣ基板が使用されている。そこで、図１２における周期構造体５の１周期は、基板側から順に、ＧａＮからなる第一層２１、ＩｎＮ又は、ＩｎＮおよびＧａＮとの混晶化合物半導体からなる第三層２３、ＡｌＮ又は、ＡｌＮおよびＧａＮとの混晶化合物半導体からなる第二層２２の順序配列にて積層された３層を少なくとも含む形で構成させてある。このように、周期構造体５を構成することで、最大歪界面１３を含む歪解放誘起界面における歪応力の向きが図１１のものとは逆方向となり、最大歪界面１３における歪応力の向きは、図１１に図示する方向とは逆方向になるように設定される。図１２のエピタキシャルウエーハ５０の場合、単結晶基板３となるＳｉ基板の線膨張係数が４．７×１０−６／Ｋであり、ＳｉＣ基板の線膨張係数は、６Ｈ−ＳｉＣの値を代表させると、４．１９×１０−６／Ｋであるので、素子層４の線膨張係数よりも２０〜３５％程度小さい。従って、成長後の冷却時には素子層４の方が単結晶基板３よりも大きく収縮する、つまり、図８とは逆に、単結晶基板３を大きく伸張させて、単結晶基板３側が凸状となる形態の反りを発生させる応力が生じる。しかしながら、この場合においても、単結晶基板３の伸張に伴い、最大歪界面１３も含めてバッファ層２にはバッファ層２の層面内における外側方向に向かう格子の伸張が誘起されるとともに、図示される向きの外部起因応力が最大歪界面１３に誘起される。つまり、最大歪界面１３に予め残留させた歪応力と外部起因応力とは同じ向きであり、これら応力の大きさの和が臨界剪断応力の大きさを越えた時点で、最大歪界面１３は、これら応力を解放する形の滑り転位を起して変形する。その結果、ヘテロエピタキシャルウエーハ５０に反りが発生することが防止ないし抑制される。
【００３７】
また、図１２においては、バッファ層２内に単結晶基板３と積層界面を形成する第八層２８が形成されているとともに、該第八層２８は、ＡｌＮより構成される。その結果、単結晶基板３の主表面上に第八層２８、さらには周期構造体５を積層性よく層成長させることができる。また、第二層２２をＡｌＮより構成させた場合は、該第二層２２と第八層２８が同種の化合物より構成されることになるので、作業効率を高めることができる。
【００３８】
図１３は、図１のバッファ層２を、図９に示したような格子連続変化層６にて形成した場合である。また、バッファ層２をなす、それぞれ第四層２４、第五層２５および第六層２６は、図９（ｂ）の▲１▼に示すような格子定数の変化を呈するように、構成される化合物半導体の種別が選別されている。具体的には、第四層２４を、ＡｌＮに対してＩｎＮの混晶比を連続的に高めるように層形成させる。また、第四層２４を形成させる際にＡｌＮを出発材料としてもよいし、ＩｎＡｌＮ混晶化合物としてもよい。同様に、第四層２４の上端面が、ＩｎＮにて構成されるようにしてもよいし、ＩｎＡｌＮ混晶化合物としてもよい。次に、第五層２５についても、第四層２４と同様に、ＡｌＮに対してＩｎＮの混晶比を連続的に高めるように層形成させる。また、ここで、第四層２４と第五層２５が、同様の格子定数変化を呈するようにしてもよい。最後に第六層２６については、ＡｌＮに対してＧａＮの混晶比を連続的に高めるように層形成させる。この第六層２６の上端面は、素子層４との積層界面をなすものであるから、特に、該上端面は、ＧａＮにて構成されることが望ましい。このようにしてバッファ層２を形成することで、積層界面１２に、図１の最大歪界面１３と同様の向きの歪応力を集中させた状態とすることができる。そして、単結晶基板３と素子層４との線膨張係数差に起因して単結晶基板３が収縮した際には、予め残留させてある歪応力と同じ向きの外部起因応力が積層界面１２に誘起されることになるので、これら応力の大きさの和が臨界剪断応力の大きさを超えた時点で、積層界面１２は、これら応力を解放する形の滑り転位を起して変形する。その結果、ヘテロエピタキシャルウエーハ５０に反りが発生することが防止ないし抑制される。このように、図１３の積層界面１２は、図１の最大歪界面１３と同様に、外部起因応力を解放するための滑り転位を導入すべき積層界面の役割を果たすことができる。
【００３９】
上述してきたごとく、本発明に示すようにバッファ層を形成することで、ヘテロエピタキシャルウエーハに発生する反りを効果的に防止ないし抑制することが可能となるとともに、素子層の品質を高めることできる。なお、上記実施形態はあくまで例示的に示すものであって、例えば、素子層を発光素子に係わる構造としてもよく、本発明は、上記実施形態に限定されるものではない。
【図面の簡単な説明】
【図１】本発明のヘテロエピタキシャルウエーハの一実施形態を示す模式図。
【図２】図１におけるバッファ層の作用説明図。
【図３】本発明のヘテロエピタキシャルウエーハを用いたＭＥＳＦＥＴの一実施形態を示す模式図。
【図４】同じくＨＥＭＴの一実施形態を示す模式図。
【図５】本発明のバッファ層に形成させる周期構造体を説明するための説明図。
【図６】本発明のバッファ層の機能を説明するための説明図。
【図７】本発明のバッファ層に係わる設計指針を説明するための説明図。
【図８】従来のヘテロエピタキシャルウエーハの問題点を説明するための説明図。
【図９】本発明のバッファ層に係わる設計指針を説明するための説明図。
【図１０】本発明の一実施形態のバッファ層における格子定数変化を示す模式図。
【図１１】図１に続く本発明の一実施形態を示す模式図。
【図１２】図１１に続く本発明の一実施形態を示す模式図。
【図１３】図１に続く本発明の一実施形態を示す模式図。
【符号の説明】
２  バッファ層
３  単結晶基板
４  素子層
５  周期構造体
６  格子連続変化層
１２  積層界面
１３  最大歪界面
【図１】
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【図２】
2004179452.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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