(57)【要約】【課題】分割露光によって生じる出力差を抑制することのできる半導体装置の製造方法を提供する。【解決手段】レジストを塗布する工程と、上記レジストを露光する工程と、上記露光が施されたレジストを現像する工程の３つの工程が統括されたインライン工程を含み、順次投入されるウェーハ毎に、上記インライン工程により所望のパターンを形成する半導体装置の製造方法であって、上記露光の工程は、複数のレチクルを順次入れ替えながら露光を行い、該露光により得られる上記複数のレチクルからのパターンをつなぎ合わせて上記所望のパターンを形成する分割露光工程であることを特徴とする。【選択図】  図１
2004153131.tif 000002
【特許請求の範囲】
【請求項１】
レジストを塗布する工程と、前記レジストを露光する工程と、前記露光が施されたレジストを現像する工程の３つの工程が統括されたインライン工程を含み、前記インライン工程により所望のパターンを形成する半導体装置の製造方法であって、
前記露光する工程は、順次投入されるウェーハ毎に複数のレチクルを順次入れ替えながら露光を行い、該露光により得られる前記複数のレチクルからのパターンをつなぎ合わせて前記所望のパターンを形成する分割露光工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造工程のウェーハプロセスでは、ホトリソグラフィを用いて基板上への半導体素子の造り込みが行われる。このホトリソグラフィ工程では、マスクパターン（レチクルパターンともいう）をウェーハ上に転写露光することでチップパターンが形成される。転写露光には、射影露光と投影露光があり、特に、投影露光の１つである縮小投影露光（ステッパ露光ともいう）は、他の露光方法に比べて高解像度でのパターン形成が可能なため、高集積度の半導体装置に好適に用いられている。
【０００３】
一例として、特許文献１に開示された縮小投影露光装置の要部を図４に模式的に示す。この縮小投影露光装置は、ウェーハ１２７が固定されるＸＹステージ１２８と、レチクル１２２に形成されているレチクルパターンをウェーハ１２７上に縮小投影する縮小投影レンズ１２３と、レチクル１２２の位置合わせを行うためのアライメント光学系１２１と、ウェーハ１２７の位置合わせを行うためのアライメント光学系１２５と、ＸＹステージ１２８のＸＹ方向への移動量を検出するためのレーザ干渉計１２４とを有する。
【０００４】
上記の縮小投影露光装置では、レクチル１２２に形成されたレチクルパターンを用いて縮小投影レンズ１２３によりウェーハ１２７上にパターンを結像させ、１ショット毎にＸＹステージ１２８を段階的に移動させてパターンを焼き付けていくステップアンドリピートにより、ウェーハ１２７全体を露光する。このステッパ露光によれば、限界解像度を例えば１．０μｍ以下とすることができる。この場合の１回の投影露光で転写可能なフィールドサイズ（以下、露光フィールドサイズという）は、φ４０ｍｍ程度である。
【０００５】
ところで、上述した縮小投影露光装置の場合、チップサイズが露光フィールドサイズを超える半導体装置については、１回の投影露光でウェーハ上に目的のチップパターンを形成することができない。そこで、チップパターンを分割して露光する分割露光が行われている（特許文献１参照）。以下、その分割露光を具体的に説明する。
【０００６】
図５に、分割露光に用いられるレチクルの一例を示し、図６にそのレチクルを用いてウェーハ上に形成されるチップパターンの一例を示す。図５に示すレチクル１００には、回路パターンＡに対応するレチクルパターン１００ａ、回路パターンＢに対応するレチクルパターン１００ｂ、回路パターンＣに対応するレチクルパターン１００ｃの３つの分割パターンが形成されている。回路パターンＡ〜Ｃは１つの回路パターンを分割したものである。レチクルパターン１００ａ〜１００ｃをウェーハ上で繋ぎ合わせて露光することで、図６に示すような、回路パターンＡ〜Ｃが繋がったチップパターン２００を形成する。
【０００７】
図５に示した例では、一つのレチクル１００に、３つのレチクルパターン１００ａ、１００ｂ、１００ｃが形成されているが、固体撮像素子などの半導体装置の製造における分割露光では、通常、レチクルパターン１００ａ、１００ｂ、１００ｃが別々に形成された３枚のレチクルが用いられる。例えば、１チップが縮小投影露光装置の露光フィールドを越える大面積の固体撮像素子を構成するカラーフィルタ層のパターンを形成する場合は、複数のレチクルを用いて分割露光を行うのが一般的である。
【０００８】
また、固体撮像素子などの半導体装置の製造工程では、通常、ｎ枚（例えば２５枚）のウェーハを１ロットとして、ロット単位にレジスト塗布、プリベーク、露光、現像、ポストベークなどの一連の処理が行われる。図７に、その一連の処理の流れを示す。
【０００９】
図７を参照すると、ｎ枚のウェーハを１ロットとして、ロット単位に塗布／プリベーク工程、露光（分割露光）工程、現像／ポストベーク工程の３つの工程が順次行われる。まず、塗布／プリベーク工程において、１枚目のウェーハに対して、レジストを塗布してプリベークを行う。次いで、２枚目のウェーハに対して、レジストを塗布してプリベークを行う。同様な処理を、３枚目〜ｎ枚目のウェーハに対して順次行う。こうして全てのウェーハに対して、レジスト塗布およびプリベークが行われる。この後、次工程である露光工程に移る。
【００１０】
露光工程では、図４に示したような縮小投影露光装置において、ｍ枚のレチクルを用いた分割露光が行われる。まず、１枚目のレチクルを用いて、ウェーハを順次入れ替えながら露光する。１枚目のレチクルを用いた露光が全てのウェーハに対して行われると、次いで、レチクルを２枚目のレチクルに交換してウェーハを順次入れ替えながら露光する。同様な手順で、ｍ枚目のレチクルまで露光を行う。こうして全てのウェーハに対して、ｍ枚のレチクルによる分割露光が行われる。この後、次工程である現像／ポストベーク工程に移る。
【００１１】
現像／ポストベーク工程では、１枚目のウェーハに対して、現像およびポストベークを行う。次いで、２枚目のウェーハに対して、現像およびポストベークを行う。同様な処理を、３枚目〜ｎ枚目のウェーハに対して順次行う。こうして全てのウェーハに対して、現像およびポストベークが行われる。
【００１２】
【特許文献１】
特開平５−６８４９号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上述した分割露光を適用して固体撮像素子などの半導体装置を作製する場合に、図７に示したような処理を行うと、以下のような問題が生じることがこれまでの解析により明らかになった。
【００１４】
図７に示した処理工程においては、各ウェーハにおける、
（１）レジスト塗布後から露光終了までの経過時間（引き置き時間）
（２）露光後から現像終了までの経過時間（焼き置き時間）
が非常に長く、またそれらの時間は各レチクルでの露光ショット間で異なる。このため、レジストの種類によっては、露光ショット間で、レジスト特性の経時変化の違いにより転写パターンの寸法や形状に違いを生じたり、残渣の出方が異なったりする。
【００１５】
例えば、固体撮像素子を構成するカラーフィルタ層の形成に用いられる顔料分散型レジストでは、露光ショット間での引き置き時間や焼き置き時間の差が大きく異なると、現像後のパターンの寸法にばらつきを生じたり、現像後の顔料残渣の出方が異なったりする。また、化学増幅レジスト（光が照射された部分に酸が発生し、その部分がパターンとして残る酸発生型のレジスト）の場合にも、現像後のパターンの寸法や形状にばらつきを生じる。
【００１６】
上記のように、露光ショット間で、パターンの寸法や形状および残渣の出方に違いを生じると、その差が半導体装置の出力特性に影響することがある。
【００１７】
また、上記の引き置き時間および焼き置き時間の差はウェーハ間でも異なる。例えば、最初に投入されるウェーハにおける、１枚目のレチクルでの露光ショットに関する引き置き時間には、全ウェーハへの塗布／プリベークに要する時間が含まれるが、最後に投入されるウェーハにおける、１枚目のレチクルでの露光ショットに関する引き置き時間には、そのような塗布／プリベークに要する時間は含まれない。また、最後に投入されるウェーハにおける、１枚目のレチクルでの露光ショットに関する焼き置き時間には、それまでに投入されたウェーハに対して行われる現像／ポストベークに要する時間が含まれるが、最初に投入されるウェーハにおける、１枚目のレチクルでの露光ショットに関する焼き置き時間には、そのような現像／ポストベークに要する時間は含まれない。この場合、上述した露光ショット間でのパターンの寸法や形状の差による半導体装置の出力特性への影響が、ウェーハ間で異なることになる。この結果、１ロットのウェーハ群の中で、感度の悪いものがいくつか出てくる。
【００１８】
次に、露光ショット間でのパターンの寸法や形状の差が及ぼす、半導体装置の出力特性への影響について、固体撮像素子を例に具体的に説明する。
【００１９】
図８は、固体撮像素子の画素部を２分割して露光した場合の分割領域を示す模式図である。この図８に示す画素部３００は、同一構造の画素がマトリクス状に複数配置されたものであって、中央付近につなぎ目３００ｃを有し、このつなぎ目３００ｃを境界にして２つの分割領域３００ａ、３００ｂを有する。分割領域３００ａ，３００ｂは、それぞれ異なるレチクルでの露光ショットにより形成された領域であって、上述したパターン寸法差を有する。
【００２０】
上記の画素部３００では、分割領域３００ａ、３００ｂ間で出力（電気信号）に差を生じる。例えば、画素部３００全体に一定光量の光が入射した場合は、図９に示すように、つなぎ目３００ｃを境にして、分割領域３００ａ側の出力が低く、分割領域３００ｂ側の出力が高くなる。このため、画素部３００全体での撮像画像において、つなぎ目３００ｃに対応する位置に目視できるスジが生じる。
【００２１】
上記の出力差の原因は、分割領域３００ａ、３００ｂ間で、例えばカラーフィルタの寸法や形状に違いを生じたり、隣接するカラーフィルタ間の隙間の大きさに違いを生じたりすることにある。図１０に、カラーフィルタ層におけるパターン寸法差の影響を模式的に示す。
【００２２】
図１０に示す例では、画素部３００は、表面側（主面側）の各画素に対応する位置に光電変換部３０２が形成された半導体基板３０１上に、配線層／層間絶縁膜３０３、平坦化層３０４、カラーフィルタ層３０５、平坦化層３０６が順次積層された構造になっており、さらに平坦化層３０６上の各画素に対応する位置にマイクロレンズ３０７がそれぞれ形成されている。配線層／層間絶縁膜３０３は、通常、複数の配線層とこれら配線層毎に設けられる複数の層間絶縁膜とからなるが、図１０中、それらの構成は略している。また、入射光量に応じて光電変換部３０２で生成される電荷を電気信号に変換して送出するための半導体素子（例えばＣＭＯＳ）なども省略している。
【００２３】
光電変換部３０２、配線層／層間絶縁膜３０３、カラーフィルタ層３０５、およびマイクロレンズ３０７は、いずれもホトリソグラフィ工程を利用して形成されており、使用されるレジストの種類によっては、分割領域３００ａ、３００ｂ間で上述したパターン寸法差を生じるが、ここでは、カラーフィルタ層３０５におけるパターン寸法差の影響を説明する。
【００２４】
カラーフィルタ層３０５の形成では、平坦化層３０４上に所定の顔料が分散されたフォトレジスト層を形成し、このフォトレジスト層を露光して画素に対応した色フィルタを形成する（ホトリソグラフィ工程）。この工程を各色（Ｒ、Ｇ、Ｂ）ごとに行うことで、各色（Ｒ、Ｇ、Ｂ）のフィルタが画素に対応して配置されたカラーフィルタ層３０５を得る。
【００２５】
上記のホトリソグラフィ工程において、分割露光が行われると、上述したパターン寸法差により、分割領域３００ａ、３００ｂ間で、色フィルタの寸法や形状に違いを生じる。例えば、分割領域３００ａにおけるパターン寸法が、分割領域３００ｂにおけるパターン寸法より小さい場合は、色フィルタの大きさは、分割領域３００ｂ側に比べて分割領域３００ａ側が小さくなる。この結果、分割領域３００ａ、３００ｂ間で、隣接する色フィルタの隙間の大きさに違いを生じる。図１０の例では、隣接する色フィルタの隙間の大きさは、分割領域３００ａ側が大きくなっている。
【００２６】
色フィルタの隙間からの入射光は、平坦化層３０４や配線層／層間絶縁膜３０３などで反射されて光電変換部３０２に入射する。隙間の大きさが変化すると、隙間からの入射光量が変化し、その結果、光電変換部３０２への入射光量も変化する。このため、分割領域３００ａ、３００ｂ間で、隣接する色フィルタの隙間の大きさに違いを生じた場合、その差が光電変換部３０２への入射光量の差となって現れ、画素部３００からの出力に図９に示したような出力差を生じる。
【００２７】
本発明の目的は、上述した問題を解決し、分割露光によって生じる出力差を抑制することのできる半導体装置の製造方法を提供することにある。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の製造方法は、レジストを塗布する工程と、前記レジストを露光する工程と、前記露光が施されたレジストを現像する工程の３つの工程が統括されたインライン工程を含み、前記インライン工程により所望のパターンを形成する半導体装置の製造方法であって、
前記露光する工程は、順次投入されるウェーハ毎に複数のレチクルを順次入れ替えながら露光を行い、該露光により得られる前記複数のレチクルからのパターンをつなぎ合わせて前記所望のパターンを形成する分割露光工程であることを特徴とする。
【００２９】
上記の発明によれば、インライン工程としたことで、投入されたウェーハは、レジスト塗布後すぐに露光が行われ、また露光後すぐに現像が行われる。また、分割露光工程においても、各レチクルでの露光が連続して行われる。この場合の、ウェーハ１枚あたりの、レジスト塗布開始から現像終了までの所要時間は、図７に示した従来の手法における処理時間に比べて大幅に短縮され、引き置き時間および焼き置き時間の各露光ショット間での差による半導体装置の出力特性への影響は最小限に抑えられる。また、分割露光時に発生する引き置き時間および焼き置き時間のウェーハ間での差による半導体装置の出力特性への影響も最小限に抑えられる。よって、顔料分散型レジストや化学増幅レジストを用いた場合でも、従来のような半導体装置の出力特性の差は生じない。
【００３０】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００３１】
図１は、本発明の一実施形態であるインライン工程を示す図、図２は、そのインライン工程が行われるインラインシステムの概略構成図である。
【００３２】
まず、図２を参照して、インラインシステムの構成を説明する。このインラインシステムは、レジスト塗布ユニット１、ベークユニット２、現像ユニット３および露光ユニット４がインライン化されたシステムであって、ｎ枚（例えば２５枚）のウェーハＷ１〜Ｗｎが格納されたウェーハキャリア５からウェーハがシステム内に順次投入されて各ユニットにて処理が施されるような搬送機構（不図示）を有する。
【００３３】
レジスト塗布ユニット１、ベークユニット２および現像ユニット３は、ウェーハプロセスで用いられている周知のユニットであって、それぞれウェーハキャリア５から投入されたウェーハに対してレジスト塗布、ベーク処理、現像処理を行う。露光ユニット４は、図４に示した縮小投影露光装置と同様な構成の露光装置４１と、分割露光により所望のパターンを形成するためのｍ枚のレチクルｒ１〜ｒｍが格納されたレチクルチェンジャー４２とを有し、レチクルチェンジャー４２から露光装置４１へレチクルが順次供給されるようになっている。ウェーハキャリア５から投入されたウェーハは、不図示のウェーハチャックを介して露光装置４１のＸＹステージ（図４の１２８）上に固定されるようになっている。
【００３４】
ウェーハキャリア５からのウェーハの投入、レジスト塗布ユニット１、ベークユニット２、現像ユニット３および露光ユニット４の各ユニット間におけるウェーハの引渡し、およびレチクルチェンジャー４２から露光ユニット４へのレチクルの供給は、いずれも不図示の制御部によって自動制御される。
【００３５】
次に、図１を参照して本実施形態のインライン工程の一連の処理を説明する。
【００３６】
まず、１枚目のウェーハＷ１が、ウェーハキャリア５から取り出されてインラインシステム内に投入される。投入されたウェーハＷ１は、レジスト塗布ユニット１にてレジストが塗布され（ステップＳ１）、ベークユニット２にてプリベークが施された後（ステップＳ２）、露光ユニット４内の露光装置４１のステージ上に供給される。
【００３７】
露光ユニット４では、レチクルｒ１がレチクルチェンジャー４２から取り出されて露光装置４１にセットされ、ステージ上に供給されたウェーハＷ１に対して、そのセットされたレチクルｒ１を用いた露光処理が行われる。次いで、レチクルｒ１に換えてレチクルｒ２が露光装置４１にセットされ、ステージ上に供給されたウェーハＷ１に対して、そのセットされたレチクルｒ２を用いた露光処理が行われる。同様な手順で、レチクルｒ３〜ｒｍが順次、露光装置４１にセットされて、ステージ上に供給されたウェーハＷ１に対して露光処理が行われる（ステップＳ３）。
【００３８】
上記のようにして全てのレチクルｒ１〜ｒｍを用いた露光処理が行われると、次いで、ウェーハＷ１は露光ユニット４から現像ユニット３へ受け渡され、現像ユニット３にて現像処理が行われる（ステップＳ４）。現像処理が行われたウェーハＷ１は、ベークユニット２にてポストベークが施された後（ステップＳ５）、インラインシステムから搬出されてウェーハキャリア５内に格納される。
【００３９】
残りのウェーハＷ２〜Ｗｎについても、ウェーハキャリア５からインラインシステム内に順次投入され、上述したウェーハＷ１の場合と同様に、レジスト塗布（ステップＳ１）、プリベーク（ステップＳ２）、分割露光（ステップＳ３）、現像（ステップＳ４）、ポストベーク（ステップＳ５）の処理が順次行われる。
【００４０】
以上のインライン工程によれば、１枚のウェーハに対して、レジスト塗布、プリベーク、露光（分割露光）、現像、ポストベークの処理が連続して行われる。しかも、露光工程においては、１枚のウェーハに対して、ｍ枚のレチクルｒ１〜ｒｍを順次入れ替えながら露光が行われる。このため、１枚のウェーハに関するインライン工程に要する時間（レジスト塗布を開始してからポストベークが終了するまでの時間）は、図７に示した従来の手法における処理時間に比べて、大幅に短縮される。
【００４１】
また、インラインシステムへのウェーハの投入のタイミングおよび各ユニット間でのウェーハの受け渡しのタイミングを適切に制御することで、インライン工程に要する時間は、ウェーハＷ１〜Ｗｎ間で同じになる。すなわち、各ウェーハＷ１〜Ｗｎにおけるインライン工程に要する時間は、
Ｔ１ｆ−Ｔ１ｓ＝Ｔ２ｆ−Ｔ２ｓ＝・・・＝Ｔｎｆ−Ｔｎｓ
となる。ここで、Ｔ１ｓ，Ｔ２ｓ，．．．，ＴｎｓはそれぞれウェーハＷ１，Ｗ２，．．．，Ｗｎのレジスト塗布開始時間であり、Ｔ１ｆ，Ｔ２ｆ，．．．，Ｔｎｆはそれぞれ、ウェーハＷ１，Ｗ２，．．．，Ｗｎのポストベーク終了時間である。この場合、分割露光時に発生する引き置き時間および焼き置き時間のウェーハ間での差による半導体装置の出力特性への影響を最小限に抑えられる。
【００４２】
さらに、少なくともレジスト塗布ユニット１、現像ユニット３および露光ユニット４の３つのユニットでは、それぞれ異なるウェーハに対して処理を行うことが可能である。例えば、現像ユニット３でウェーハＷ１が現像されている間に、露光ユニット４でウェーハＷ２が露光され、レジスト塗布ユニット１でウェーハＷ３が塗布される、といった並列的な処理が可能である。これにより、製造工程全体の所要時間も短くなる。なお、図１に示した例では、各ウェーハにおける分割露光の処理が時間的に一部重なっているが、これは、各ウェーハにおける処理の時間軸を縮小して示しているためで、実際は、各ウェーハは、１枚ずつ露光が行われるため、処理が時間的に重なることはない。
【００４３】
また、上述したインライン工程によれば、露光ショット間（レチクルｒ１〜ｒｍによる露光処理の間）での引き置き時間および焼き置き時間の差を最小限に抑えることができる。図３に、図１に示したインライン工程における露光ショット間での引き置き時間および焼き置き時間の差を示す。
【００４４】
図３において、引き置き時間Ｔａ１，Ｔａ２，．．．，Ｔａｍは、それぞれレジスト塗布開始から各レチクルｒ１〜ｒｍにおける露光終了までの経過時間であって、
Ｔａ１＜Ｔａ２＜，．．．，＜Ｔａｍ
の関係にある。また、焼き置き時間Ｔｂ１，Ｔｂ２，．．．，Ｔｂｍはそれぞれ、各レチクルｒ１〜ｒｍにおける露光終了から現像終了までの経過時間であって、
Ｔｂ１＞Ｔｂ２＞，．．．，＞Ｔｂｍ
の関係にある。
【００４５】
１枚のウェーハに対してｍ枚のレチクルｒ１〜ｒｍを順次入れ替えながら露光を行う場合、最も短い引き置き時間Ｔａ１と最も長い引き置き時間Ｔａｍとの差分は、基本的には（ｍ−１）枚のレチクル露光に要する時間分となる。また、最も短い焼き置き時間Ｔｂｍと最も長い焼き置き時間Ｔｂ１との差分も、基本的には（ｍ−１）枚のレチクル露光に要する時間分となる。これらの差分は、図７に示した従来の手法に比べて格段に小さい。このため、顔料分散型レジストを用いた場合でも、露光ショット間で、パターンの寸法や形状、残渣の出方に問題となるような差が生じることはない。また、化学増幅レジストを用いた場合にも、露光ショット間で、パターンの寸法や形状に問題となるような差が生じることはない。
【００４６】
以上説明した本実施形態の半導体装置の製造方法は、特に、固体撮像素子に有効である。本発明の半導体装置の製造方法を利用して固体撮像素子を作製すれば、例えば、図１０に示した構成において、分割領域３００ａ、３００ｂ間での、カラーフィルタ層３０５を構成する各色フィルタの寸法や形状および隙間の差、さらにはそれら色フィルタにおける残渣の出方差を最小限に抑えることができる。これと同様なことが、分割露光が行われる他の層（マイクロレンズ３０７が形成される層、光電変換部３０２からの、入射光量に応じた電荷を転送するための能動素子（例えばＣＭＯＳトランジスタ）が形成される層など）においても言える。よって、本発明の半導体装置の製造方法によれば、図９で示したような出力差をほぼなくすことができ、撮像画像におけるつなぎ目部分でのスジの問題を解消することができる。
【００４７】
（他の実施形態）
図３に示した引き置き時間Ｔａ１〜Ｔａｍおよび焼き置き時間Ｔｂ１〜Ｔｂｍは、レジスト特性の経時変化を考えると、より短いことが望ましい。ここでは、引き置き時間および焼き置き時間を短くする方法について説明する。
【００４８】
通常、複数のレチクルを用いて分割露光を行う場合、露光ショット毎に、下地に設けられたアライメントマークを目印として、下地に対するレチクルの位置合わせ（以下、アライメントと称す）を行うのが一般的である。このアライメントは、例えば図４に示した縮小投影露光装置において、アライメント光学系１２１、１２５を用いて行われる。このように、露光ショット毎にアライメントを行うと、アライメントに要する時間分だけ引き置き時間および焼き置き時間が長くなる。
【００４９】
そこで、本実施形態では、先行して行われた露光ショットにおけるアライメント情報をそれ以降に行われる露光ショットにおけるアライメント情報として少なくとも１回使用する。例えば、図１に示したインライン工程において、「レチクルｒ１露光」を行う際にアライメントを行い、このアライメントにより得られたアライメント情報を「レチクルｒ２露光」で用いる。この場合は、図３に示した引き置き時間Ｔａ１〜Ｔａｍおよび焼き置き時間Ｔｂ１〜Ｔｂｍは、アライメント１回分の時間だけ短縮される。「レチクルｒ１露光」で得られたアライメント情報を「レチクルｒ２露光」〜「レチクルｒｍ露光」のそれぞれで使用した場合は、図３に示した引き置き時間Ｔａ１〜Ｔａｍおよび焼き置き時間Ｔｂ１〜Ｔｂｍは、アライメント（ｍ−１）回分の時間だけ短縮される。
【００５０】
以上、本発明の実施形態について図を参照して説明したが、本発明は、その説明範囲および参照した図の範囲に限定されるものではなく、本発明の趣旨から外れない範囲で適宜変更、追加することができる。以下に、本発明の実施態様の例を列挙する。
【００５１】
［実施態様１］  レジストを塗布する工程と、前記レジストを露光する工程と、前記露光が施されたレジストを現像する工程の３つの工程が統括されたインライン工程を含み、前記インライン工程により所望のパターンを形成する半導体装置の製造方法であって、前記露光する工程は、順次投入されるウェーハ毎に複数のレチクルを順次入れ替えながら露光を行い、該露光により得られる前記複数のレチクルからのパターンをつなぎ合わせて前記所望のパターンを形成することを特徴とする半導体装置の製造方法。
【００５２】
［実施態様２］  前記順次投入されるウェーハのそれぞれにおける、前記レジストの塗布開始から前記露光の終了までの時間が略等しいことを特徴とする実施態様１に記載の半導体装置の製造方法。
【００５３】
［実施態様３］  前記順次投入されるウェーハのそれぞれにおける、前記露光の終了から前記現像の終了までの所要時間が略等しいことを特徴とする実施態様１に記載の半導体装置の製造方法。
【００５４】
［実施態様４］  前記順次投入されるウェーハのそれぞれにおける、前記レジストの塗布開始から前記現像の終了までの所要時間が等しいことを特徴とする実施態様１に記載の半導体装置の製造方法。
【００５５】
［実施態様５］  前記所要時間は、所定の時間内であることを特徴とする実施態様２から４のいずれかに記載の半導体装置の製造方法。ここで、所定の時間内とは、レジスト特性の経時変化によって生じる、露光ショット間での、パターンの寸法や形状および残渣などの差が、問題（半導体装置の出力差が生じること）とならないような時間範囲である。
【００５６】
［実施態様６］  前記分割露光工程は、先行して行われた露光におけるアライメント情報をそれ以降に行われる露光におけるアライメント情報として少なくとも１回使用する工程を含むことを特徴とする実施態様１から５のいずれかに記載の半導体装置の製造方法。
【００５７】
［実施態様７］  前記レジストは、顔料分散型レジストであることを特徴とする実施態様１から６のいずれかに記載の半導体装置の製造方法。
【００５８】
［実施態様８］  前記レジストは、化学増幅レジストであることを特徴とする実施態様１から６のいずれかに記載の半導体装置の製造方法。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、分割露光による特性差を最小限に抑えることができるので、従来に比べて動作特性の安定した半導体装置を提供することができる。特に、固体撮像素子に適用した場合には、撮像画像の、分割露光のつなぎ目で生じるスジの問題を解消することができるので、高品質の画像を提供することができる。
【００６０】
加えて、ロット全体で、動作特性の安定した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の製造方法の手順を示す図である。
【図２】図１に示す半導体装置の製造方法が適用されるインラインシステムの概略構成を示すブロック図である。
【図３】図１に示す半導体装置の製造方法における、引き置き時間および焼き置き時間の関係を説明するための図である。
【図４】従来の半導体装置の製造方法を説明するための図である。
【図５】縮小投影露光装置の一例を示す要部斜視図である。
【図６】レチクルの一例を示す模式図である。
【図７】チップパターンの一例を示す模式図である。
【図８】固体撮像素子の画素部を２分割して露光した場合の分割領域を示す模式図である。
【図９】従来の半導体装置の製造方法で形成された固体撮像素子の出力を示す図である。
【図１０】従来の半導体装置の製造方法で形成された固体撮像素子の断面図である。
【符号の説明】
１００  レチクル
１００ａ〜１００ｃ  レチクルパターン
１２１  アライメント光学系
１２２  レチクル
１２３  縮小投影レンズ
１２４  レーザ干渉計
１２５  アライメント光学系
１２７  ウェーハ
１２８  ＸＹステージ
２００  チップパターン
３００  画素部
３００ａ、３００ｂ  分割領域
３００ｃ  つなぎ目
３０１  半導体基板
３０２  光電変換部
３０３  配線層／層間絶縁膜
３０４、３０６  平坦化層
３０５  カラーフィルタ層
３０７  マイクロレンズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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