(57)【要約】      （修正有）【課題】低ｋ値ばかりでなく、優れた機械的特性、熱安定性、及びデュアルダマシン構造用の銅との適用能力を有する半導体素子を製造する。【解決手段】半導体素子を製造するための方法は、(i)ベンゾシクロブテンのような有機ポリマーから作られた犠牲層４をその上に回路が形成された基板１上に蒸着する工程と、(ii)エアギャップが形成されるべき部分５を除いて犠牲層をエッチングする工程と、(iii)エアギャップ用の部分が低誘電率層内に完全に埋没するまで基板上に低誘電率層６を蒸着する工程と、(iv)それを通じるビア孔８及びトレンチ７を形成するべく低誘電率層をエッチングする工程と、(v)工程(iv)の前または後にエアギャップ用の部分を除去する工程と、(vi)銅で満たされるようビア及びトレンチ内に銅１０を蒸着する工程であって、その結果銅が基板の表面と接触するところの工程と、から成る。【選択図】図１
2004153280.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を製造するための方法であって、
(i)その上に形成された回路を有する基板上に犠牲層を蒸着する工程と、
(ii)エアギャップが形成されるべき部分を除いて犠牲層をエッチングする工程と、
(iii)エアギャップ用の部分が低誘電率層内に完全に埋没されるまで、基板上に低誘電率層を蒸着する工程と、
(iv)それを通じるビア及びトレンチを形成するべく低誘電率層をエッチングする工程と、
(v)工程(iv)の前または後に、犠牲層のエアギャップ用の部分を除去する工程と、
(vi)ビア及びトレンチ内に銅を蒸着し、基板の表面に接触するよう銅で満たす工程と、
から成る方法。
【請求項２】
請求項１に記載の方法であって、工程(v)は工程(iv)の後に実行される、ところの方法。
【請求項３】
請求項１に記載の方法であって、工程(iii)は、
第１の低誘電体層及びエアギャップ用の部分が等しい高さになるまで基板上に第１の低誘電率層を蒸着する工程と、
第１の低誘電体層及びエアギャップ用の部分上に第２の低誘電体層を蒸着する工程と、
から成る方法。
【請求項４】
請求項３に記載の方法であって、さらに第１の低誘電率層と第２の低誘電率層との間にエッチング停止層を蒸着する工程を含む、ところの方法。
【請求項５】
請求項１に記載の方法であって、さらに基板はその上に犠牲膜が蒸着するところのキャップ層を含み、工程(ii)はさらにキャップ層をエッチングする工程を含む、ところの方法。
【請求項６】
請求項５に記載の方法であって、さらに基板はキャップ層の下に配線層を含み、配線層は銅に結合される、ところの方法。
【請求項７】
請求項１に記載の方法であって、犠牲層は有機ポリマーから作られる、ところの方法。
【請求項８】
請求項７に記載の方法であって、有機ポリマーはベンゾシクロブテン(BCB)である、ところの方法。
【請求項９】
請求項１に記載の方法であって、工程(v)はエッチング温度に基づく選択エッチングである、ところの方法。
【請求項１０】
請求項９に記載の方法であって、エッチング温度は４００℃またはそれ以下である、ところの方法。
【請求項１１】
請求項３に記載の方法であって、第１の低誘電率層は３.０またはそれ以下の比誘電率を有する、ところの方法。
【請求項１２】
請求項１１に記載の方法であって、第１の低誘電率層は圧縮応力を有する、ところの方法。
【請求項１３】
請求項３に記載の方法であって、第１の低誘電率層はジメチルジメトキシシラン(DMDMOS)とジビニルジメチルシラン(DVDMS)または酸素含有分子との組合せによって蒸着される、ところの方法。
【請求項１４】
請求項３に記載の方法であって、第２の低誘電率層は２.６またはそれ以下の比誘電率を有する、ところの方法。
【請求項１５】
請求項１４に記載の方法であって、第２の低誘電率層は圧縮応力を有する、ところの方法。
【請求項１６】
請求項３に記載の方法であって、第２の低誘電率層はジメチルジメトキシシラン(DMDMOS)とジビニルジメチルシラン(DVDMS)または酸素含有分子との組合せによって蒸着される、ところの方法。
【請求項１７】
請求項１に記載の方法であって、低誘電率層内のエアギャップ用の部分は６％から２５％の気孔率を与えるよう形成される、ところの方法。
【請求項１８】
請求項１に記載の方法であって、エアギャップ用の部分の高さは１nmから１００nmの範囲である、ところの方法。
【請求項１９】
請求項１に記載の方法であって、エアギャップを含む低誘電率層は２.３またはそれ以下の比誘電率を有する、ところの方法。
【請求項２０】
請求項１に記載の方法であって、プラズマCVDチャンバを使って実行される、ところの方法。
【請求項２１】
請求項１に記載の方法であって、ビア及びエアギャップは実質的に等しい高さである、ところの方法。
【請求項２２】
中空構造を有する半導体素子であって、
その上に配線層が形成されるところの基板と、
６％から２５％の気孔率を有する低誘電率層であって、前記低誘電率層はそれを通じて形成されたビア及びトレンチを有しかつ隣接するビアの間にボイドを有する、ところの低誘電率層と、
ビア及びトレンチが満たされるところの銅のコンタクト層であって、前記コンタクト層は配線層と接触しており、コンタクト層の上面は誘電体層から露出している、ところのコンタクト層と、
から成る半導体素子。
【請求項２３】
請求項２２に記載の半導体素子であって、ボイドを有する低誘電率層は２.３またはそれ以下の比誘電率を有する、ところの半導体素子。
【請求項２４】
請求項２２に記載の半導体素子であって、低誘電率層及びコンタクト層は複数回ラミネートされている、ところの半導体素子。
【請求項２５】
請求項２２に記載の半導体素子であって、ボイドはエアギャップであり、ビア及びエアギャップは実質的に等しい高さである、ところの半導体素子。
【請求項２６】
請求項２２に記載の半導体素子であって、低誘電率層の材料は２.９またはそれ以下の比誘電率を有する、ところの半導体素子。
【請求項２７】
請求項２２に記載の半導体素子であって、さらに第１の低誘電率層と第２の低誘電率層との間にエッチング停止層を有する、ところの半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多孔構造及びボイド（エアギャップ）を有する半導体素子を製造する方法に関し、特に犠牲膜の選択エッチングに関連する方法に関する。
【背景技術】
【０００２】
近年、半導体素子はより高速かつより高集積化し、抵抗容量（ＲＣ）結合遅延は信号処理時間の大きな要因になってきた。ＲＣ遅延は配線容量を削減することにより減少する。これを実行するひとつの方法はフッ素がドープされたSiO2、多孔SiO2、有機膜若しくは多孔膜等のような低比誘電率材料を使用することである。しかし、これらの材料は加工が難しくかつ耐熱性が不十分であり、それが集積化処理を困難にしかつデバイスの信頼性を低下させるという問題を有するため、実際に使用されなかった。フッ化シリコンガラス（ＦＳＧ）は１３０nmノード技術で製造されているが、９０nm及びそれ以下のノードに対し、k≦３の低k誘電体が将来の半導体素子の製造に所望される。
【０００３】
より高速なロジック及び４５nmまたはそれ以下のノード連結構造を有する他のデバイスの大量製造ではk≦２.４のような極低ｋが必要になると推定されている。
【０００４】
６５nmまたはより小さいノードに対する低k層間誘電体(ILD)は、低ｋ値ばかりでなく、優れた機械的特性、熱安定性、及びデュアルダマシン構造用に銅との集積化加工の適用能力を必要とする。これらの集積化加工は例えば、以下の特許文献に開示されている。
【特許文献１】米国特許第６４４０８３８号明細書
【特許文献２】米国特許第６４４０８６１号明細書
【０００５】
また現在入手可能な材料、ツール及び装置を大量製造に適応させることがより望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記要求を満たすひとつのアプローチはSOD（スピン・オン・誘電体）またはＣＶＤ技術によって蒸着された誘電体膜内に多孔質を作成することである。ＳＯＤ材料に対して、開始材料は酸化ベースのシリカ材料または有機ポリマーである。膜蒸着工程の間に、メインのＩＬＤ材料とともに犠牲ポロゲン材料が使用される。熱または他の技術を使って、犠牲材料が除去される。しかし、このアプローチには欠点がある。蒸着された誘電体層は、２nmから９nmまたはそれ以上の範囲の孔サイズを有する二モード(bimodal)または三モード(trimodal)孔を伴う非常に高い気孔率（例えば、＞３０％）を有する。したがって、層の機械的特性は非常に悪く、特に硬度及び引張強度が小さい。また、孔が大きいため、銅とのデュアルダマシン集積化用に新規かつ高価な加工が必要になる。この加工は歩留まりを低下させ、銅との集積化の成功を困難にしている。ＣＶＤ蒸着されたＩＬＤに対し、開始誘電体材料のひとつはAurora（商標）低ｋ膜（日本エー・エス・エム株式会社、東京）のような酸素がドープされたシリコンガラス（ＯＳＧ）であり、それは３.０５またはそれ以下の比誘電率を有し、除去されるべき適当なポロゲン／犠牲材料の使用が要求される。
【課題を解決するための手段】
【０００７】
ｋ＜２.４を有する極低ｋ誘電体膜を製造するための他のアプローチは誘電体膜それ自身内にエアギャップを与えることである。本発明は集積化工程の間に生成されるエアギャップを有するＥＬＫ（極低ｋ）誘電体膜に関する。本発明はＲＰＣＶＤ（遠隔プラズマＣＶＤ）または熱ＣＶＤを含むＰＥＣＶＤ（プラズマ強化ＣＶＤ）により、またはスパッタリング若しくはＳＯＧ（スピン・オン・グラス）により、SiCOベース膜へ適応される。
【０００８】
ひとつの態様において、本発明の実施例は半導体素子を製造するための方法を与え、当該方法は、(i)その上に形成される回路を有する基板上に犠牲層を蒸着する工程と、(ii)エアギャップが形成されるべき部分を除いて犠牲層をエッチングする工程と、(iii)エアギャップ用の部分が低誘電率層内に完全に埋没されるまで低誘電率層を基板上に蒸着する工程と、(iv)それを通じるビア孔及びトレンチを形成するべく低比誘電率層をエッチングする工程と、(v)工程(iv)の前または後に犠牲層のエアギャップ用の部分を除去する工程と、(vi)ビア及びトレンチ内に銅を蒸着し、基板の表面に接触するよう銅で満たす工程と、から成る。上記方法によって、優れた機械的特性及びデュアルダマシン加工への優れた適応性を有するＥＬＫ膜が効果的かつ単純に得られる。上記において、エッチング停止層が低ｋ膜を蒸着する前に使用されてもよい。エッチング停止層の目的は、機械的サポート及びエッチングを停止するための基準エッチ停止層の２つである。
【０００９】
本発明はさまざまな実施例を含む。例えば、本発明はこれに限定されないが以下の実施例を含む。
【００１０】
上記において、工程(iii)は第１の低誘電率層及びエアギャップ用の部分が同じ高さになるまで第１の低誘電率層を基板上に蒸着する工程(iii-a)と、第１の低誘電率層及びエアギャップ用の部分の上に第２の低誘電率層を蒸着する工程(iii-b)から成る。
【００１１】
さらに基板はその上に犠牲層が蒸着されるところのキャップ層を含み、工程(ii)はさらに当該キャップ層をエッチングする工程を含む。また、基板はさらにキャップ層の下に配線層を含み、該配線層は銅に結合されている。
【００１２】
犠牲層はベンゾシクロブテン（ＢＣＢ）のような有機ポリマーから作られている。有機ポリマーを使用する際、工程(v)はエッチング温度に基づいた（例えば、ＢＣＢの分解温度は４００℃以下である）選択エッチング（または選択的熱除去）である。例えば、エッチング温度は犠牲層のタイプ及び誘電体層のタイプに依存して４００℃またはそれ以下である。
【００１３】
複数の低誘電率層を使用する際、最初の低誘電率層は３.５またはそれ以下、好適には３.０またはそれ以下、さらに好適には２.５またはそれ以下の比誘電率を有し、最後の低誘電率層は４.０またはそれ以下、好適には３.０またはそれ以下、さらに好適には２.７またはそれ以下の比誘電率を有する。そのような低誘電率層は特に４５nmノード素子の製造に有用である。これらの層は多孔質であり、例えばAurora２.７低ｋ膜（日本エー・エス・エム株式会社）はほぼ３.０５〜２.７の比誘電率、及びほぼ６〜７％の気孔率を有し、Aurora２.６〜２.４膜（日本エー・エス・エム株式会社）はほぼ２.６〜２.４の比誘電率、及びほぼ１５〜１６％の気孔率を有する。他の実施例において、ｋ＝３.０５〜２.７を有するAurora低ｋ膜及びｋ＝２.６〜２.４を有するAuroraＵＬＫ膜は好適にＣＶＤ方によって蒸着される圧縮膜である。AuroraＵＬＫ膜はＤＭＤＭＯＳのような適当な前駆体と、ＤＶＤＭＳまたは酸素、H2O2、THF、環状または線状アルコール、酸、エーテル及びラクトンのようなあらゆる他の酸素含有分子との組み合わせによって蒸着される。
【００１４】
低誘電率層内のエアギャップは、比誘電率をエアギャップの無い場合の例えば２.４〜２.９（２.５、２.６、２.７及び２.８を含む）からエアギャップを有する場合の例えば１.７〜２.４（１.８、１.９、２.０、２.１、２.２及び２.３を含む）まで減少させるために隣接するビアの間に形成される。ビア及びエアギャップは実質的に同じ高さである。エアギャップ用の部分の高さは１nmから５０nmの範囲にある。
【００１５】
上記方法はプラズマＣＶＤチャンバを使って実行される。
【００１６】
他の態様において、本発明の実施例は多孔構造を有する半導体素子を与え、当該素子は、(a)その上に配線層が形成されるところの基板と、(b)５％から３０％（好適には１０％から２０％）の気孔率を有し、さらにボイドまたはエアギャップを有する低誘電率層であって、前記低誘電率層はそれを通じて形成されたビア及びトレンチを有するところの低誘電率層と、(c)ビア及びトレンチが満たされるところの銅のコンタクト層であって、前記コンタクト層は配線層と接触しており、コンタクト層の上面は誘電体層から露出している、ところのコンタクト層と、から成る。エアギャップ内に存在する流体のタイプは限定されず、周囲の環境に依存するが、単純にエアギャップはボイドであり空気で満たされている。
【００１７】
本発明のこの態様はそれに限定されないが以下の実施例を含む。
【００１８】
低誘電率層及びコンタクト層が複数回ラミネートされる。
【００１９】
低誘電率層はエアギャップを含み、ビア及び該エアギャップは実質的に同じ高さである。低誘電率層の材料は２.９５またはそれ以下の比誘電率を有する。
【００２０】
発明及び従来技術を超える利点を要約するために、本発明のある目的及び利点が上述されてきた。もちろん、発明の特定の実施例に従ってすべての目的及び利点が必ずしも達成されるものではないことが理解されるべきである。したがって、例えば発明はここに教示されまたは提案された他の目的または利点を必ずしも達成することなく、ここに教示されるようなひとつの利点または利点のグループを達成しまたは最適化する方法で実施されまたは実行されることは当業者の知るところである。
【００２１】
本発明の他の態様、特徴及び利点は以下の好適実施例の詳細な説明から明らかとなる。
【発明を実施するための最良の形態】
【００２２】
上記したように、ひとつの態様において、本発明は半導体素子を製造するための方法を与え、その方法はひとつのオペレーションシステムとして動作するあらゆる適当なプラズマＣＶＤチャンバを使って実行される。これは本発明の利点である。しかし、それぞれの工程に対して特定的に設計されたチャンバが使用される。当該方法はあらゆるダマシン加工、特にここに参考文献として組み込む米国特許第６４４０８３８号または米国特許第６４４０８６１号に説明されるデュアルダマシン加工に適している。
【００２３】
実施例は、(i)その上に形成された回路を有する基板上に犠牲層を蒸着する工程と、(ii)エアギャップが形成されるべき部分以外の犠牲層をエッチングする工程と、(iii)エアギャップ用の部分が低誘電率層内に埋没されるまで基板上に低誘電率層を蒸着する工程と、(iv)それを通じてビア及びトレンチを形成するべく低誘電率層をエッチングする工程と、(v)工程(iv)の前または後に、犠牲層のエアギャップ用部分を除去する工程と、(vi)ビア及びトレンチ内に銅を蒸着し、基板の表面に接触するよう銅で満たす工程と、から成る。上記において、エッチング停止層が低誘電率層を蒸着する前に使用されてもよい。エッチング停止層の目的は機械的サポート及びエッチングを停止させるための基準エッチング停止層の２つである。
【００２４】
工程(iii)は複数の低ｋ層を形成するための複数の工程からなる。例えば、工程(iii)は、第１の低誘電率層及びエアギャップ用の部分が同じ高さになるまで第１の低誘電率層を基板上に蒸着する工程(iii-a)と、第１の低誘電率層及びエアギャップ用の部分の上に第２の低誘電率層を蒸着する工程(iii-b)から成る。層の数は２つに限定されず、２以上の３、４及び５であってもよい。
【００２５】
エッチング停止層は第１の低誘電率層と第２の低誘電率層との間に形成される。
【００２６】
複数の低誘電率層を使う際、最初の低誘電率層は２.７５またはそれ以下（他の実施例では２.４から２.９の範囲）の比誘電率を有し、最後の低誘電率層は４またはそれ以下（２.４から４の範囲を含む）の比誘電率を有する。低誘電率層は非ドープシリコンガラス(NSG)、リン酸塩ドープシリコンガラス(PSG)、ボロンリン酸塩ドープシリコンガラス(BPSG)、フッ素ドープシリコンガラス(FSG)、シリコン含有炭素化合物、ＯＳＧ若しくはＣＤＯ、有機シリコン、またはシロキサンポリマー等から作成される。シロキサンポリマーは、米国特許第６４５５４４５号（２００２年９月２４日登録）、第６３５２９４５号（２００２年３月５日登録）、第６３８３９５５号（２００２年５月７日登録）、第６４１０４６３号（２００２年６月２５日登録）、第６４３２８４６号（２００２年８月１３日登録）に開示されるように有効に使用され、これらの開示された材料ガスは本発明においても使用可能である。これらの米国特許の開示はここに参考文献として組み込まれる。
【００２７】
上記において、比誘電率はエアギャップの形成前に測定されたものであり、基板上に形成された膜形式の材料それ自身の比誘電率である。
【００２８】
低誘電率層は前述のあらゆるものから作成される単一層で構成され得る。誘電体層の厚さはトータルで１nmから１０００nm（好適には１nmから５００nm）の範囲にある。２つの層を使う場合、第１の層は１nmから１０nmの厚さを有し、第２の層は１nmから３００nmの厚さを有する。
【００２９】
エアギャップまたはボイドを含む低誘電率層は２.４またはそれ以下、好適には２.２またはそれ以下（他の実施例では１.７から２.５の範囲）の比誘電率を有する。
【００３０】
犠牲層は選択エッチングが可能な性質を有するあらゆる適当な材料から作成され得る。すなわち、犠牲層は選択的にエッチングされるが、低誘電率層及び他の非犠牲層は実質的にエッチングされない。好適には、材料はCVD蒸着され、その結果半導体素子は複数の処理チャンバから成るシングル・オペレーション・システムを使って製造される。PECVDが使用される実施例において、材料はベンゾシクロブテン（BCB）、酸素または窒素が結合するかまたは結合しない芳香族または脂肪族炭化水素のような炭化水素または有機ポリマーである。犠牲層の形成は上記米国特許に基づいて実行されてもよい。スピン・オン法が使用される他の実施例において、BCB、ポリアダメンタン、ポリハイドロカーボン、ポリエーテル、ポリラクトンなどが使用される。
【００３１】
有機ポリマーを使用する際、工程(v)は犠牲層材料が選択的に熱分解されるエッチング温度に基づく選択エッチングである。例えば、エッチング温度（すなわち、材料の熱分解温度）は、犠牲層のタイプ及び誘電層のタイプの組合せに依存して４００℃またはそれ以下（他の実施例では１５０℃から４２５℃の範囲）である。例えば、化合物がほぼ３７５℃の温度で非常に熱分解しやすいアルキレン結合を有するため、BCBのような炭化水素ポリマーは４００℃またはそれ以下の温度で分解される。犠牲層材料が分解される際、それは分解温度において気体状態となり、その結果材料は多孔誘電体層内に進入し、犠牲材料の除去を成し遂げる。
【００３２】
犠牲層の材料は、選択的な熱処理及びフッ素含有炭化水素、酸素及び窒素含有炭化水素のようなエッチングガスによって１００から１０００Paの圧力で他のエッチング処理に晒されてもよい。犠牲層の厚さは１nmから１０００nm（好適には、１nmから１００nm）の範囲にある。
【００３３】
実施例において、犠牲層が蒸着された後、当該層は低誘電率層内にエアギャップまたはボイドを形成するための部分を除いてエッチングに晒される。このエッチングはSiO2及びSiCに対してAr/O2/CH2F2、Auroraトレンチ及びビアに対してAr/O2/C4F8/N2/CH2F2、バリア誘電体層に対してAr/O2/CF4/CH2CF2の組合せような現Aurora低ｋ膜が確立した化学により達成される。誘電体層は５〜３０％（１０％〜２０％の範囲を含む）の気孔率を有し、その結果ガス状態の犠牲層材料はエッチング停止層またはキャップ膜層内にわざわざ開口部を形成することなく孔を通じて簡単に除去される。気孔率が高すぎると、機械的強度が悪化する。エアギャップ用の部分はパターンで形成される。該パターンは低誘電率層内にエアギャップ構造を形成するための整列した小片（突起）から構成される。エアギャップまたはボイド用の各突起の形状はさまざまで、断面は円、長円、三角形、矩形等である。各突起の高さ及び幅はそれぞれ０.５nmから５００nm（１nmから２００nmの範囲を含む）及び０.５nmから１０００nm（０.５nmから５００nmの範囲を含む）である。パターンは突起を配置するように構成され、その結果ビアは突起の間に形成される。形成されるべきビア及びエアギャップは実質的に同じ高さである。実施例において、エアギャップは、誘電体層の比誘電率が２.４〜２.９の範囲から１.７〜２.４の範囲まで減少するか、または０.４〜０.７だけ減少するように分布する。実施例において、誘電体層の比誘電率は３.０〜３.５と高く、例えば２.５〜３.０に削減される。
【００３４】
さらに基板はその上に犠牲層が蒸着するところのキャップ層を含み、上述した工程(ii)はさらにキャップ層をエッチングする工程を含む。また、基板はさらにキャップ層の下に配線層を含み、配線層は銅に結合されている。これらの層はあらゆる適当な方法で形成される。
【００３５】
実施例において、キャップ層は、ポリシリコン（多結晶シリコン）、アモルファスシリコン、SiN、SiON、SiO、有機膜または多孔膜のいずれかであり、その厚さは１nmから１００nmである。
【００３６】
実施例において、半導体素子を製造する方法はエアギャップを有する多孔構造の形式で層間絶縁体を形成する工程から成る。
【００３７】
他の態様において、多孔構造を有する半導体素子を与える本発明の実施例は、(a)その上に配線層が形成されるところの基板と、(b)５％〜３０％（６〜２５％を含む）の気孔率及びエアギャップまたはボイドを有する低誘電率層であって、前記低誘電率層はそれを通じるビア及びトレンチを有する、ところの低誘電率層と、(c)ビア及びトレンチが満たされる銅のコンタクト層であって、前記コンタクト層は配線層と接触しており、コンタクト層の上面は誘電体層から露出している、ところのコンタクト層と、から成る。
【００３８】
本発明は図面を参照して以下に説明される。本発明はさまざまな実施例を含み、以下の実施例に限定されない。
【００３９】
実施例は図１から３に示されている。図１(a)から(f)は半導体素子内にエアギャップを有する多孔構造を形成するための方法を示す断面図である。図１(a)において、配線層2（例えば、銅から作られた）が半導体基板1上に形成される。配線層2は既存のツール及び加工技術を使ってECD/ECMD銅蒸着によって形成され、続いて既存のツール及び加工技術を使ってCMP研磨される。配線層2はMOCVD銅蒸着によっても形成され、続いてCMP研磨される。
【００４０】
配線層2及び基板1の上に、既存のツール及び加工技術を使ったPECVDまたはSOD蒸着によってキャップ膜層3（例えば、SiC、SiN、SiCN、SiCOから作られた）が５nmから１００nmの厚さで形成される。その後その上に既存のツール及び加工技術を含むあらゆる適当な方法を使ったPECVDまたはSODによって犠牲層4（例えば、BCBから作られた）が形成される。
【００４１】
図１(b)において、マスク（図示せず）を配置した後、犠牲層4がパターニングされ、エアギャップが形成されるべき部分（突起）を除きエッチングされる。突起は円柱形であり、１nmから２００nmの高さ、２５nmから６５nmの直径を有し、隣接する突起間の距離は５０nmから５００nmである。この処理はプラズマエッチングによって実行される。結果として、エアギャップ用の部分5のみがキャップ膜層3上に残される。部分5の高さはビア孔8の高さと等しくなければならない。
【００４２】
図１(c)において、低誘電率層6（例えば、SiCOまたはFSG若しくは酸化膜から作られた）が形成され、その結果突起5は低誘電率層6によって完全に覆われ、トレンチ7が形成されるべき層がさらに形成される。低誘電率層6は２.４から４の比誘電率、１GPaから６GPaの硬度、４GPaから３０GPaの弾性率を有し、応力は好適には圧縮応力である。低誘電率層6を形成した後、層の上面は研磨されるかまたは平らにするようエッチングされる。低誘電率層はエッチング液に対する耐性及び／または耐熱性に関して犠牲層に比べ安定であることが要求され、その結果犠牲層は低誘電率層への不所望なエッチングが生じることなく効果的に除去される。
【００４３】
図１(d)において、ビア孔8及びトレンチ7は低誘電率層6内に形成される。孔はプラズマエッチングによって形成される。トレンチはプラズマエッチングによって形成される。
【００４４】
図１(e)において、突起5はエアギャップまたはボイド9を形成するべく１５０℃から４２５℃の熱処理によってエッチングされかつ除去される。低誘電率層6は機械的及び熱的安定性を有し、その結果突起5のみが選択的にエッチングされる。突起5は１５０℃から４２５℃の温度で分解され、エッチングガス（例えば、水素及びフッ素化合物）を使ってエアギャップ9がクリーニングされる。低誘電率層の安定温度は４３０℃から４７５℃であり、犠牲層の融解温度より高い。融解した突起を低誘電率層6から除去するために、Aurora低ｋ膜（日本エー・エス・エム株式会社）はほぼ７％の均質な気孔率を有し、Aurora２.４はほぼ１７％の気孔率を有する。これらの気孔率の値は分解したBCBガスを除去するには十分である。結果として、低誘電率層6の比誘電率は減少する。
【００４５】
図１(f)において、ビア及びトレンチは結合用の銅10で満たされる。この工程に対してあらゆる適当な方法が使用され得る。
【００４６】
上記において、図１(d)に示された工程及び図１(e)に示された工程は、図２(a)から図２(f)に示されるシーケンスでは逆転して実行される。図２(a)、２(b)、２(c)、及び２(f)はそれぞれ図１(a)、１(b)、１(c)及び１(f)に示されるものに対応する。図１(d)及び１(e)に示される工程は図２(e)及び２(d)として逆転されている。
【００４７】
図３(a)から３(g)は他の実施例を示す。この実施例において、ビアを形成するのに使用される第１の低誘電率層はトレンチを形成するのに使用される第２の低誘電率層と異なる。実施例において、第２の低誘電率層は、ライン間またはライン内の容量を減少させるために第１の低誘電体層より低い比誘電率を有する。図１及び２に示された先の実施例において、層の厚さがトレンチを形成するのに十分になるまで層は継続して蒸着されつづけるが、エアギャップはビアが形成される層内に形成される。しかし、エアギャップはトレンチが形成されるところの層内に形成されることもでき、層を通じてエアギャップの高さがビアの高さより高くなる。図３に示された実施例において、ビアが形成されるところの第１の層はトレンチが形成されるところの第２の層と異なるため、エアギャップの高さはビアの高さより高くない（エアギャップの高さはビアの高さより低くなり得るが）。
【００４８】
図３(a)、３(b)及び３(g)に示される工程はそれぞれ図１(a)、１(b)及び１(f)に示された工程に対応する。図３(c)において、第１の低誘電率層20が形成され、続いて表面を平らにするべく上面が研磨またはエッチングされる。第１の低誘電率層はAuroraULK（極低ｋ）膜から作られ、２.４から２.７（２.４から２.６の範囲を含む）の比誘電率を有する。さらに、層は良好な機械的特性、例えば１GPaから１.２GPaの硬度を有する。第１の低誘電率層は図１または図２で使用された低誘電率層と同じかまたは異なる。
【００４９】
図３(d)において、第２の低誘電率層21が第１の低誘電率層20の上に蒸着される。この実施例において、第２の低誘電率層21は第１の低誘電率層と異なり、素子に所望されるような第１の低誘電率層より低い比誘電率を有する。集積化の後のスタック比誘電率は低い。第２の低誘電率層もまたより低い機械的特性を有し、例えば１GPaから２GPaの硬度を有する。他の実施例において、第２の低誘電率層は第１の低誘電率層より高い比誘電率を有し、スタックのより高い機械的特性が要求される場合にはより高い機械的特性を有する。第２の低誘電率層は図１または図２に示された低誘電率層と同じかまたは異なる。低誘電率層はプラズマCVD（RP-CVD及びPECVDを含む）及び熱CVD等を含むあらゆる適当な方法によって蒸着される。ここに参考文献として組み込む上記米国特許に開示された方法がこの目的のために使用され得る。
【００５０】
実施例において、キャップ膜層（例えば、SiO2またはSiONから作られる）は第１の低誘電率層20と第２の低誘電率層21との間に１nmから５nmの厚さで形成され、その結果誘電体の表面はCMPの後のクリーニング用に親水性であり、またこの層はCMPエッチング停止層として使用される。
【００５１】
図３(e)、３(f)及び３(g)に示される工程は、それぞれ図１(d)、１(e)及び１(f)に示される工程に対応する。第１の低誘電率層に対するエッチング条件は材料が異なるために第２の低誘電率層に対する条件と異なる。
【００５２】
図２に示された工程に関して、図３(e)及び３(f)に示された工程のシーケンスは逆転され、犠牲層の除去工程はビア及びトレンチエッチング工程の前に実行される。ビア及びトレンチの内側面の不所望なエッチングが回避されるため、この逆転シーケンスは実施例において好適である。
【００５３】
低誘電率層の数は２つに限定されず、あらゆる所望の層が使用され得る。実施例において、層の特性は底から天に向かって徐々に変化する。
【００５４】
上記工程において、犠牲層及び低誘電率層は単一のCVDツールによって蒸着される。例えば、CVDツールが少なくとも３つのチャンバを有するクラスタツールであれば、犠牲層を熱的に除去するためにひとつのチャンバが使用され得る。エッチング停止及びキャップ層を付加するために、クラスタツールはその目的のための付加的チャンバ（すなわち、全部で４つのチャンバ）を有してもよい。
【００５５】
本発明にしたがって、エアギャップを有する有効な多孔構造が効果的に形成される。この処理は相互連結層に有効に適用される。さまざまな実施例が、改善された選択性、より高い処理安定性、減少した製造コスト及び増加した歩留まりを含む多くの利点を与える。
【００５６】
本発明の思想を離れることなくさまざまな修正が為され得ることは当業者の知るところである。したがって、本発明の形式は例証にすぎず、本発明の態様を制限するものではないことが明確に理解されるべきである。
【図面の簡単な説明】
【００５７】
【図１】図１(a)〜(f)は半導体素子内にエアギャップを有する多孔構造を製造するための方法を示す実施例の断面図である。
【図２】図２(a)〜(f)は半導体素子内にエアギャップを有する多孔構造を製造するための方法を示す他の実施例の断面図である。
【図３】図３(a)〜(g)は半導体素子内にエアギャップを有する多孔構造を製造するための方法を示す他の実施例の断面図である。
【符号の説明】
【００５８】
1        基板
2        配線層
3        キャップ膜層
4        犠牲層
5        エアギャップ用の部分
6        低誘電率層
7        トレンチ
8        ビア
9        エアギャップ
10        銅
【図１】
2004153280.tif 000003
【図２】
2004153280.tif 000004
【図３】
2004153280.tif 000005