(57)【要約】【課題】供給電源電圧に瞬停現象が発生した場合に、被試験デバイスの良否判定結果のデータの消失を防止し、作業効率の低下を抑制する。【解決手段】レジスタ４１は、アナログコンパレータ３１，３２から出力された被試験デバイス１の良否判定結果のデータを格納する。瞬停現象発生通知トリガ信号生成回路５０のレギュレータ５１は、外部からの供給電源電圧を入力し、その出力電圧は、メモリ装置４０及びコンパレータ５２へ供給電源電圧として供給される。コンパレータ５２は、レギュレータ５１の入力電圧の降下を検出し、瞬停現象発生通知トリガ信号を出力する。メモリ装置４０のメモリ制御回路４３は、瞬停現象発生通知トリガ信号を入力すると、レジスタ４１及び不揮発性メモリ４２を制御して、レジスタ４１に格納されたデータの不揮発性メモリ４２への書き込みを行う。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
被試験デバイスの良否判定結果のデータを記憶する揮発性の第１の記憶手段と、前記第１の記憶手段と別個に設けられた不揮発性の第２の記憶手段とを有するメモリ装置と、
半導体試験装置への供給電源電圧の降下を検出し、前記メモリ装置に対して、前記第１の記憶手段に記憶されたデータの前記第２の記憶手段への書き込みを指示する手段とを備えたことを特徴とする半導体試験装置。
【請求項２】
前記書き込みを指示する手段は、
半導体試験装置への供給電源電圧を入力するレギュレータと、
前記レギュレータの入力電圧と出力電圧とを比較して、前記レギュレータの入力電圧が降下した時、前記メモリ装置に対して書き込みを指示する信号を出力するコンパレータとを備え、
前記レギュレータの出力電圧を前記メモリ装置及び前記コンパレータへの供給電源電圧としたことを特徴とする請求項１に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの電気的特性を検査する半導体試験装置に係り、特に半導体試験装置への供給電源電圧に瞬停現象が発生した場合の対策に関する。
【０００２】
【従来の技術】
半導体試験装置は、被試験デバイスへ所定のパターンデータの試験波形を与え、それによる被試験デバイスの出力データを読み取り、予め用意した期待値データと比較することによって、被試験デバイスの基本的動作及び機能に問題が無いかどうかを検査するものである。被試験デバイスの良否判定結果のデータは、半導体試験装置のテストヘッド内で良否判定結果用のレジスタやＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等に一時的に格納された後、半導体試験装置のメインシステム側に設けられたフェイルメモリへ転送されて解析される。
【０００３】
【発明が解決しようとする課題】
半導体試験装置への外部からの供給電源電圧には、落雷等の原因で電圧が瞬間的に降下する、いわゆる瞬停現象が発生することがある。従来の半導体試験装置は、供給電源電圧に瞬停現象が発生すると、それまで良否判定結果用のレジスタやＳＲＡＭ等に格納されていた良否判定結果のデータが全て消失してしまうという問題があった。このため、供給電源電圧が復帰してシステムを再立ち上げした後、試験のやり直しを余儀なくされ、作業効率が低下する結果となっていた。特に、半導体試験装置で同時に試験を行うことのできる被試験デバイスの規模や数量が大きい程、瞬停現象による作業効率の低下は顕著であった。半導体試験装置は、より多くの被試験デバイスをより迅速に試験する必要から、大規模な回路基板を設けざるを得ないが、従来、このような瞬停現象に対する抜本的な対策は取られていなかった。
【０００４】
本発明は、供給電源電圧に瞬停現象が発生した場合に、被試験デバイスの良否判定結果のデータの消失を防止し、作業効率の低下を抑制することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載された半導体試験装置は、被試験デバイスの良否判定結果のデータを記憶する揮発性の第１の記憶手段と、第１の記憶手段と別個に設けられた不揮発性の第２の記憶手段とを有するメモリ装置と、半導体試験装置への供給電源電圧の降下を検出し、メモリ装置に対して、第１の記憶手段に記憶されたデータの第２の記憶手段への書き込みを指示する手段とを備えたものである。
【０００６】
不揮発性の第２の記憶手段は、例えばフラッシュメモリ（Ｆｌａｓｈ　Ｍｅｍｏｒｙ）やＮＯＶＲＡＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　ＳＲＡＭ）等で構成され、一旦記憶されたデータは電源が切れても保存される。従って、半導体試験装置への供給電源電圧の瞬停現象を検出した時、第１の記憶手段に記憶されていたデ　ータを第２の記憶手段に書き込むことにより、従来は消失していた被試験デバイスの良否判定結果のデータを保存することができる。
【０００７】
請求項２に記載された半導体試験装置は、請求項１のものにおいて、書き込みを指示する手段が、半導体試験装置への供給電源電圧を入力するレギュレータと、レギュレータの入力電圧と出力電圧とを比較して、レギュレータの入力電圧が降下した時、メモリ装置に対して書き込みを指示する信号を出力するコンパレータとを備え、レギュレータの出力電圧をメモリ装置及びコンパレータへの供給電源電圧としたものである。
【０００８】
半導体試験装置への供給電源電圧に瞬停現象が発生してレギュレータの入力電圧が降下した時、レギュレータの出力電圧は少し遅れて降下する。即ち、レギュレータの入力電圧の降下と出力電圧の降下とでは時間差が生ずる。従って、コンパレータは、レギュレータの入力電圧と出力電圧とを比較することにより、半導体試験装置への供給電源電圧の瞬停現象を検出することができる。また、レギュレータの出力電圧をメモリ装置及びコンパレータへの供給電源電圧としたことにより、外部からの供給電源電圧に瞬停現象が発生した時点では、メモリ装置及びコンパレータへの供給電源電圧は未だ降下を開始していない。従って、コンパレータは、メモリ装置に対して書き込みを指示する信号を出力することができ、メモリ装置は、第１の記憶手段に記憶されたデータの第２の記憶手段への書き込みを行うことができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に従って説明する。図１は、本発明の一実施の形態による半導体試験装置の概略構成を示すブロック図である。半導体試験装置１００は、波形フォーマッタ１０、ドライバ２０、アナログコンパレータ３１，３２、メモリ装置４０、瞬停現象発生通知トリガ信号生成回路５０、バス６０、及びフェイルメモリ７０を含んで構成されている。このうちドライバ２０及びアナログコンパレータ３１，３２は、パーピン方式の半導体試験装置において、被試験デバイス１の各ピン毎に設けられている。なお、本発明に関係しない半導体試験装置の他の部分については、説明を省略する。
【００１０】
波形フォーマッタ１０は、図示しないパターン発生器から入力した試験信号作成用のパターンデータを加工して、所定の試験波形を作成する。ドライバ２０は、波形フォーマッタ１０で作成された試験波形の基準電圧及び振幅を、被試験デバイス１の信号レベルに合わせて調整する。ドライバ２０の出力は、リレーを介して被試験デバイス１へ印加される。
【００１１】
被試験デバイス１の出力信号は、リレーを介して良否判定用のアナログコンパレータ３１，３２へ入力される。アナログコンパレータ３１は、被試験デバイス１の出力信号を上限の基準電圧値（Ｈリミット電圧値）と比較することにより、被試験デバイス１の良否を判定する。同様に、アナログコンパレータ３２は、被試験デバイス１の出力信号を下限の基準電圧値（Ｌリミット電圧値）と比較することにより、被試験デバイス１の良否を判定する。Ｈリミット電圧値及びＬリミット電圧値は、アナログコンパレータ３１，３２においてプログラマブルに設定される。アナログコンパレータ３１，３２の良否判定結果は、例えば、ハイレベル「パス（ＰＡＳＳ）」又はローレベル「フェイル（ＦＡＩＬ）」のデジタルのデータとして、メモリ装置４０へ出力される。
【００１２】
メモリ装置４０は、良否判定結果用のレジスタ４１、不揮発性メモリ４２、及びメモリ制御回路４３を含んで構成されている。不揮発性メモリ４２、メモリ制御回路４３、及び後述する瞬停現象発生通知トリガ信号生成回路５０は、本発明により新たに追加された部分である。
レジスタ４１は、被試験デバイス１の各ピン毎にメモリ割り付けされており、アナログコンパレータ３１，３２から出力された良否判定結果のデータを各ピン毎に割り付けられた箇所に格納する。なお、レジスタ４１の代わりに、書き込み速度の速いＳＲＡＭ等を用いて良否判定結果のデータの記憶を行ってもよい。
【００１３】
バス６０は、アドレスバス、データバス及びその他の共通信号が転送されるバスからなる。レジスタ４１に格納された良否判定結果のデータは、バス６０を介して、フェイルメモリ７０へ転送される。フェイルメモリ７０は、被試験デバイス１が不良と判定された場合に不良箇所等を詳細に解析するためのものであり、半導体試験装置のメインシステム側に設けられている。フェイルメモリ７０に記憶されたデータは、図示しないデータ処理用の装置に転送され、解析される。
【００１４】
瞬停現象発生通知トリガ信号生成回路５０は、レギュレータ５１及びコンパレータ５２を含んで構成されている。レギュレータ５１には、半導体試験装置への外部からの供給電源電圧（ＤＣ）が入力される。レギュレータ５１の出力電圧は、メモリ装置４０及びコンパレータ５２へ供給電源電圧として供給される。外部からの供給電源電圧に瞬停現象が発生してレギュレータ５１の入力電圧が降下した時、レギュレータ５１の出力電圧は少し遅れて降下する。即ち、レギュレータ５１の入力電圧の降下と出力電圧の降下とでは時間差が生ずる。コンパレータ５２は、レギュレータ５１の入力電圧と出力電圧とを比較することによって、レギュレータ５１の入力電圧の降下を検出し、メモリ装置４０に対して瞬停現象発生通知トリガ信号を出力する。
【００１５】
メモリ装置４０のメモリ制御回路４３は、瞬停現象発生通知トリガ信号生成回路５０から瞬停現象発生通知トリガ信号を入力すると、レジスタ４１及び不揮発性メモリ４２を制御して、レジスタ４１に格納されたデータの不揮発性メモリ４２への書き込みを行う。不揮発性メモリ４２は、例えばフラッシュメモリやＮＯＶＲＡＭ等で構成され、一旦記憶されたデータは供給電源電圧が降下しても保存される。
【００１６】
以上説明した実施の形態によれば、コンパレータ５２は、レギュレータ５１の入力電圧と出力電圧とを比較することにより、外部からの供給電源電圧の瞬停現象を検出することができる。また、レギュレータ５１の出力電圧がメモリ装置４０及びコンパレータ５２へ供給電源電圧として供給されているため、外部からの供給電源電圧に瞬停現象が発生した時点では、メモリ装置４０及びコンパレータ５２への供給電源電圧は未だ降下を開始していない。従って、コンパレータ５２は、瞬停現象発生通知トリガ信号を出力することができ、メモリ装置４０は、レジスタ４１に格納されたデータの不揮発性メモリ４２への書き込みを行うことができる。
【００１７】
従来の半導体試験装置では、外部からの供給電源電圧に瞬停現象が発生すると、それまでレジスタ４１に格納されていた良否判定結果のデータが全て消失してしまった。これに対し、本実施の形態では、瞬停現象が発生した時点でレジスタ４１に格納されていた良否判定結果のデータが不揮発性メモリ４２に書き込まれて保存される。
【００１８】
【発明の効果】
本発明によれば、供給電源電圧に瞬停現象が発生した場合に、被試験デバイスの良否判定結果のデータの消失を防止し、作業効率の低下を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体試験装置の概略構成を示すブロック図である。
【符号の説明】
１…被試験デバイス、１０…波形フォーマッタ、２０…ドライバ、３１，３２…アナログコンパレータ、４０…メモリ装置、４１…レジスタ、４２…不揮発性メモリ、４３…メモリ制御回路、５０…瞬停現象発生通知トリガ信号生成回路、５１…レギュレータ、５２…コンパレータ、６０…バス、７０…フェイルメモリ、１００…半導体試験装置
【図１】
2004108841.tif 000003