(57)【要約】【課題】チップ面積を縮小させることができると共に低消費電流化を図ることができ低電圧における動作範囲を広くすることができるＬＶＤＳ伝送方式の信号伝送装置を得る。【解決手段】タイミング調整論理回路１１は、１つの論理信号に対し、論理信号である４つの信号Ｄ１〜Ｄ４を生成して出力し、第１及び第２の各差動増幅回路２１，２２は、入力された論理信号Ｄ１〜Ｄ４に応じてＰＭＯＳトランジスタ２３，２４及びＮＭＯＳトランジスタ２５，２６のスイッチング制御を行い、ＰＭＯＳトランジスタ２３，２４及びＮＭＯＳトランジスタ２５，２６は、オンすると電流を出力し、オフすると遮断状態になって電流の出力を停止するようにした。【選択図】　図２
2004112453.tif 000002
【特許請求の範囲】
【請求項１】
入力された信号から複数の論理信号を生成し、該各論理信号のタイミングを調整して出力するタイミング調整回路部と、該タイミング調整回路部から出力された各信号から一対の第１及び第２の各電流を生成して入出力する電流入出力回路部とを有する送信部から出力された一対の電流を、終端抵抗で電圧に変換して受信部に出力する信号伝送装置において、
前記電流入出力回路部は、
所定の第１の電源電圧と所定の第２の電源電圧との間に直列に接続された第１及び第２の各トランジスタと、
前記第１の電源電圧と第２の電源電圧との間に、直列に接続された第３及び第４の各トランジスタと、
前記タイミング調整回路部から出力された対応する論理信号に応じて、前記第１及び第２の各トランジスタの動作制御を行う第１の差動増幅回路部と、
前記タイミング調整回路部から出力された対応する論理信号に応じて、前記第３及び第４の各トランジスタの動作制御を行う第２の差動増幅回路部と、
を備え、
前記第１のトランジスタと第２のトランジスタの接続部から前記第１の電流を入出力すると共に、前記第３のトランジスタと第４のトランジスタの接続部から前記第２の電流を入出力することを特徴とする信号伝送装置。
【請求項２】
入力された信号から複数の論理信号を生成し、該各論理信号のタイミングを調整して出力するタイミング調整回路部と、該タイミング調整回路部から出力された各信号から一対の第１及び第２の各電流を生成して入出力する電流入出力回路部とを有する送信部から出力された一対の電流を、終端抵抗で電圧に変換して受信部に出力する信号伝送装置において、
前記電流入出力回路部は、
前記第１及び第２の各電流を入出力するための第１及び第３の各トランジスタを有し、前記タイミング調整回路部から出力された対応する論理信号に応じて、該第１及び第３の各トランジスタの動作制御を行う第１の差動増幅回路部と、
前記第１及び第２の各電流を入出力するための第２及び第４の各トランジスタを有し、前記タイミング調整回路部から出力された対応する論理信号に応じて、該第２及び第４の各トランジスタの動作制御を行う第２の差動増幅回路部と、
を備え、
前記第１及び第２の各トランジスタは、所定の第１の電源電圧と所定の第２の電源電圧との間に直列に接続され、前記第３及び第４の各トランジスタは、該第１の電源電圧と第２の電源電圧との間に直列に接続されることを特徴とする信号伝送装置。
【請求項３】
前記第１の差動増幅回路部は、
前記タイミング調整回路部から出力された対応する論理信号が入力される第１の差動対と、
該第１の差動対に所定の電流を供給する第１の定電流源と、
該第１の差動対における一方のトランジスタの負荷をなし、前記第１のトランジスタが出力側のトランジスタをなす第１のカレントミラー回路と、
該第１の差動対における他方のトランジスタの負荷をなし、前記第３のトランジスタが出力側のトランジスタをなす第２のカレントミラー回路と、
前記第１の差動対に入力される論理信号に応じて、前記第１及び第２の各カレントミラー回路の電流出力制御を行う第１の電流制御回路と、
を備え、
前記第２の差動増幅回路部は、
前記タイミング調整回路部から出力された対応する論理信号が入力される第２の差動対と、
該第２の差動対に所定の電流を供給する第２の定電流源と、
該第２の差動対における一方のトランジスタの負荷をなし、前記第２のトランジスタが出力側のトランジスタをなす第３のカレントミラー回路と、
該第２の差動対における他方のトランジスタの負荷をなし、前記第４のトランジスタが出力側のトランジスタをなす第４のカレントミラー回路と、
前記第２の差動対に入力される論理信号に応じて、前記第３及び第４の各カレントミラー回路の電流出力制御を行う第２の電流制御回路と、
を備えることを特徴とする請求項２記載の信号伝送装置。
【請求項４】
前記第１の電流制御回路は、外部から入力される制御信号に応じて、前記第１及び第２の各カレントミラー回路の電流出力制御を行うと共に、前記第２の電流制御回路は、外部から入力される制御信号に応じて、前記第３及び第４の各カレントミラー回路の電流出力制御を行うことを特徴とする請求項３記載の信号伝送装置。
【請求項５】
前記第１から第４の各トランジスタは、Ｉ／Ｏ用トランジスタであることを特徴とする請求項１、２、３又は４記載の信号伝送装置。
【請求項６】
前記第１から第４の各トランジスタ、及び対応する該第１から第４の各トランジスタとカレントミラー回路を構成する各トランジスタは、Ｉ／Ｏ用トランジスタであることを特徴とする請求項３又は４記載の信号伝送装置。
【請求項７】
前記第１の電流を入出力する第１の出力端子と前記第２の電流を入出力する第２の出力端子との間に直列に接続された複数の抵抗、及び該直列に接続された抵抗間の接続部に所定の基準電圧を印加する基準電圧発生回路を備えることを特徴とする請求項１、２、３、４、５又は６記載の信号伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動信号の伝送を行う信号伝送装置に関し、特にＬＶＤＳ伝送方式の信号伝送装置に関する。
【０００２】
【従来の技術】
従来、一本の伝送路からなる送受信回路で、送信回路の出力のインピーダンスを調整する回路が用いられているものがあった（例えば、特許文献１参照）。
一方、ＬＶＤＳ伝送方式のような差動信号インタフェースは電流出力方式であり、送信部から出力された一対の電流は、終端抵抗によって小振幅の差動出力電圧が生成されて受信部に入力される。
このような送信部の回路は、図１０で示しているように、１入力２出力であり、論理回路で構成されるタイミング調整論理回路２０２は、入力端子ＩＮに入力された論理信号から複数の論理信号Ｄ１〜Ｄ４を生成して出力し、該信号Ｄ１〜Ｄ４は、電流入出力回路２０３に入力される。又は入力端子ＩＮに入力された論理信号から２種類の論理信号Ｄ１，Ｄ２を生成して出力し、該信号Ｄ１，Ｄ２は、電流入出力回路２０３に入力される。
【０００３】
電流入出力回路２０３は、図１１で示すように、正側電源電圧Ｖ１と負側電源電圧Ｖ２との間に、定電流源２１１、ＰＭＯＳトランジスタ２１２、ＮＭＯＳトランジスタ２１３及び定電流源２１４が直列に接続されている。また、ＰＭＯＳトランジスタ２１２及びＮＭＯＳトランジスタ２１３の直列回路に並列に、ＰＭＯＳトランジスタ２１５及びＮＭＯＳトランジスタ２１６の直列回路が接続されている。また、図１２で示すように、図１１の定電流源２１４を抵抗２１７に置き換えてもよい。
【０００４】
図１１及び図１２において、ＰＭＯＳトランジスタ２１２，２１５及びＮＭＯＳトランジスタ２１３，２１６がタイミング調整論理回路２０２からの論理信号によってスイッチングされ、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３との接続部から入出力される電流、及びＰＭＯＳトランジスタ２１５とＮＭＯＳトランジスタ２１６との接続部から入出力される電流がそれぞれ変わる。なお、定電流源２１１，２１４はカレントミラー回路を形成するトランジスタで容易に実現することができる。
【０００５】
また、タイミング調整論理回路２０２は、１つの論理信号に対し、正転、反転を生成して出力することから、論理信号Ｄ１とＤ４、及び論理信号Ｄ２とＤ３は同じタイミングの信号となるため、図１１及び図１２では、説明を分かりやすくするために、同じタイミングの入力信号は共通にし、論理信号Ｄ１〜Ｄ４の内２つの論理信号を対応する入力端子ＩＮａ及びＩＮｂに入力されるようにしている。
【０００６】
【特許文献１】
特許第３１８９５４６号公報
【０００７】
【発明が解決しようとする課題】
しかし、ＰＭＯＳトランジスタ２１２，２１５及びＮＭＯＳトランジスタ２１３，２１６のスイッチングによって生ずるノイズ、又はＰＭＯＳトランジスタ２１２，２１５及びＮＭＯＳトランジスタ２１３，２１６におけるスイッチングのタイミング誤差から生じるノイズは、定電流源２１１，２１４を形成するトランジスタに影響を与え、定電流源２１１，２１４から出力される電流値に誤差が生じ、結果として前記終端抵抗で生成される電圧振幅が変化して、該変化を前記受信部が誤って受信するという問題があった。
【０００８】
これは、ＰＭＯＳトランジスタ２１２，２１５及びＮＭＯＳトランジスタ２１３，２１６のスイッチングが、定電流源２１１，２１４を形成するトランジスタのドレイン部に影響を与え、該トランジスタにおけるゲート・ドレイン間容量を介してゲートに対しても影響を与える。このことから、定電流源２１１，２１４から出力される電流値の誤差要因となっていた。
【０００９】
通常、定電流源２１１，２１４からは数ｍＡの電流が出力されるため、定電流源２１１，２１４を形成するトランジスタのサイズは大きくなり、ＰＭＯＳトランジスタ２１２，２１５及びＮＭＯＳトランジスタ２１３，２１６のスイッチングによる影響が大きくなる。なお、微細化プロセスにおけるＰＭＯＳトランジスタ２１２，２１５及びＮＭＯＳトランジスタ２１３，２１６は、サージ等の耐圧を考慮したＩ／Ｏ用のトランジスタが使用されることにより、サイズが大きくなる場合もある。
【００１０】
このような定電流源２１１，２１４から出力される電流への影響を抑えるため、定電流源２１１，２１４を形成するカレントミラー構成のトランジスタのゲートに、安定化用の容量を付加する方法があるが、集積化を行う上で該容量の占めるチップ面積が大きくなると共に、該容量に対する余分な充放電電流が生じるという問題があった。また、集積化する際、トランジスタが縦積み構成になるため、トランジスタの動作範囲が狭くなり、低電圧化を行う際、動作の制約を受けやすくなるという問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、安定化用の容量を使用することなく、トランジスタのスイッチングによる出力電流値の誤差を低減させることができ、チップ面積を縮小させることができると共に低消費電流化を図ることができ、低電圧における動作範囲を広くすることができるＬＶＤＳ伝送方式の信号伝送装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る信号伝送装置は、入力された信号から複数の論理信号を生成し、該各論理信号のタイミングを調整して出力するタイミング調整回路部と、該タイミング調整回路部から出力された各信号から一対の第１及び第２の各電流を生成して入出力する電流入出力回路部とを有する送信部から出力された一対の電流を、終端抵抗で電圧に変換して受信部に出力する信号伝送装置において、
前記電流入出力回路部は、
所定の第１の電源電圧と所定の第２の電源電圧との間に直列に接続された第１及び第２の各トランジスタと、
前記第１の電源電圧と第２の電源電圧との間に、直列に接続された第３及び第４の各トランジスタと、
前記タイミング調整回路部から出力された対応する論理信号に応じて、前記第１及び第２の各トランジスタの動作制御を行う第１の差動増幅回路部と、
前記タイミング調整回路部から出力された対応する論理信号に応じて、前記第３及び第４の各トランジスタの動作制御を行う第２の差動増幅回路部と、
を備え、
前記第１のトランジスタと第２のトランジスタの接続部から前記第１の電流を入出力すると共に、前記第３のトランジスタと第４のトランジスタの接続部から前記第２の電流を入出力するものである。
【００１３】
また、この発明に係る信号伝送装置は、入力された信号から複数の論理信号を生成し、該各論理信号のタイミングを調整して出力するタイミング調整回路部と、該タイミング調整回路部から出力された各信号から一対の第１及び第２の各電流を生成して入出力する電流入出力回路部とを有する送信部から出力された一対の電流を、終端抵抗で電圧に変換して受信部に出力する信号伝送装置において、
前記電流入出力回路部は、
前記第１及び第２の各電流を入出力するための第１及び第３の各トランジスタを有し、前記タイミング調整回路部から出力された対応する論理信号に応じて、該第１及び第３の各トランジスタの動作制御を行う第１の差動増幅回路部と、
前記第１及び第２の各電流を入出力するための第２及び第４の各トランジスタを有し、前記タイミング調整回路部から出力された対応する論理信号に応じて、該第２及び第４の各トランジスタの動作制御を行う第２の差動増幅回路部と、
を備え、
前記第１及び第２の各トランジスタは、所定の第１の電源電圧と所定の第２の電源電圧との間に直列に接続され、前記第３及び第４の各トランジスタは、該第１の電源電圧と第２の電源電圧との間に直列に接続されるようにした。
【００１４】
具体的には、前記第１の差動増幅回路部は、
前記タイミング調整回路部から出力された対応する論理信号が入力される第１の差動対と、
該第１の差動対に所定の電流を供給する第１の定電流源と、
該第１の差動対における一方のトランジスタの負荷をなし、前記第１のトランジスタが出力側のトランジスタをなす第１のカレントミラー回路と、
該第１の差動対における他方のトランジスタの負荷をなし、前記第３のトランジスタが出力側のトランジスタをなす第２のカレントミラー回路と、
前記第１の差動対に入力される論理信号に応じて、前記第１及び第２の各カレントミラー回路の電流出力制御を行う第１の電流制御回路と、
を備え、
前記第２の差動増幅回路部は、
前記タイミング調整回路部から出力された対応する論理信号が入力される第２の差動対と、
該第２の差動対に所定の電流を供給する第２の定電流源と、
該第２の差動対における一方のトランジスタの負荷をなし、前記第２のトランジスタが出力側のトランジスタをなす第３のカレントミラー回路と、
該第２の差動対における他方のトランジスタの負荷をなし、前記第４のトランジスタが出力側のトランジスタをなす第４のカレントミラー回路と、
前記第２の差動対に入力される論理信号に応じて、前記第３及び第４の各カレントミラー回路の電流出力制御を行う第２の電流制御回路と、
を備えるようにした。
【００１５】
この場合、前記第１の電流制御回路は、外部から入力される制御信号に応じて、前記第１及び第２の各カレントミラー回路の電流出力制御を行うと共に、前記第２の電流制御回路は、外部から入力される制御信号に応じて、前記第３及び第４の各カレントミラー回路の電流出力制御を行うようにする。
【００１６】
また、前記第１から第４の各トランジスタに、Ｉ／Ｏ用トランジスタを使用してもよい。
【００１７】
また、前記第１から第４の各トランジスタ、及び対応する該第１から第４の各トランジスタとカレントミラー回路を構成する各トランジスタに、Ｉ／Ｏ用トランジスタを使用してもよい。
【００１８】
一方、前記第１の電流を入出力する第１の出力端子と前記第２の電流を入出力する第２の出力端子との間に直列に接続された複数の抵抗、及び該直列に接続された抵抗間の接続部に所定の基準電圧を印加する基準電圧発生回路を備えるようにした。
【００１９】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における信号伝送装置の例を示した図であり、ＬＶＤＳ伝送方式の信号伝送装置を示している。
図１において、信号伝送装置１は、送信部２、受信部３及び終端抵抗４を備え、送信部２から出力された一対の電流は、終端抵抗４によって小振幅の差動出力電圧に変換されて受信部３に入力される。
【００２０】
図２は、図１の送信部２の構成例を示した図である。
図２において、送信部２は、１入力２出力であり、論理回路で構成されるタイミング調整論理回路１１は、入力端子ＩＮに入力された論理信号から複数の論理信号Ｄ１〜Ｄ４を生成して出力し、該信号Ｄ１〜Ｄ４は、電流入出力回路１２に入力される。なお、該信号Ｄ１〜Ｄ４は、Ｄ１，Ｄ２の２種類のみ使用して、第３の入力端子ＩＮ３に信号Ｄ１を、第４の入力端子ＩＮ４に信号Ｄ２をそれぞれ入力するようにしてもよい。
【００２１】
電流入出力回路１２は、４入力２出力であり、第１の差動増幅回路２１、第２の差動増幅回路２２、ＰＭＯＳトランジスタ２３，２４及びＮＭＯＳトランジスタ２５，２６で構成されている。なお、タイミング調整論理回路１１はタイミング調整回路部をなし、ＰＭＯＳトランジスタ２３は第１のトランジスタを、ＰＭＯＳトランジスタ２４は第３のトランジスタを、ＮＭＯＳトランジスタ２５は第２のトランジスタを、ＮＭＯＳトランジスタ２６は第４のトランジスタをそれぞれなす。
【００２２】
例えば、第１の電源電圧Ｖ１を所定の電源電圧ＶＣＣとし、第２の電源電圧Ｖ２を接地電圧ＧＮＤとする。
第１の電源電圧Ｖ１と第２の電源電圧Ｖ２との間には、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２５の直列回路と、ＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２６との直列回路が並列に接続されている。第１の差動増幅回路２１における２つの入力端は、電流入出力回路１２の第１の入力端子ＩＮ１及び第２の入力端子ＩＮ２を対応してなし、第２の差動増幅回路２２の２つの入力端は、電流入出力回路１２の第３の入力端子ＩＮ３及び第４の入力端子ＩＮ４を対応してなす。第１の入力端子ＩＮ１から第４の入力端子ＩＮ４には、タイミング調整論理回路１１からの論理信号Ｄ１〜Ｄ４が対応して入力される。
【００２３】
第１の差動増幅回路２１において、各出力端ｏ１及びｏ１Ｂからは相反する信号レベルの信号がそれぞれ出力され、出力端ｏ１はＰＭＯＳトランジスタ２３のゲートに、出力端ｏ１ＢはＰＭＯＳトランジスタ２４のゲートにそれぞれ接続されている。同様に、第２の差動増幅回路２２において、各出力端ｏ２及びｏ２Ｂからは相反する信号レベルの信号がそれぞれ出力され、出力端ｏ２はＮＭＯＳトランジスタ２５のゲートに、出力端ｏ２ＢはＮＭＯＳトランジスタ２６のゲートにそれぞれ接続されている。また、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２５との接続部は電流入出力回路１２の出力端子ＯＵＴに接続され、ＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２６との接続部は電流入出力回路１２の出力端子ＯＵＴＢに接続されている。
【００２４】
このような構成において、ＰＭＯＳトランジスタ２３，２４及びＮＭＯＳトランジスタ２５，２６は、第１及び第２の各差動増幅回路２１，２２からそれぞれ出力された信号によってスイッチング制御され、オンすると電流を出力し、オフすると遮断状態になって電流の出力を停止する。ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２６がそれぞれオンすると、ＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５はそれぞれオフする。また、ＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５がそれぞれオンすると、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２６はそれぞれオフする。
【００２５】
一方、電流入出力回路１２は、論理信号である４つの入力信号Ｄ１〜Ｄ４から２つ論理信号を生成して出力する構成であり、タイミング調整論理回路１１は、１つの論理信号に対し、正転、反転を生成して出力することから、論理信号Ｄ１とＤ４、及び論理信号Ｄ２とＤ３は同じタイミングの信号となる。このため、説明を分かりやすくするために、以下、電流入出力回路１２に論理信号Ｄ１とＤ２が入力される場合を例にして説明する。
【００２６】
図３は、図２で示した電流入出力回路１２における第１及び第２の各差動増幅回路の回路例を示した図である。なお、図３では、図２の第１の入力端子ＩＮ１と第４の入力端子ＩＮ４を１つにして入力端子ＩＮａとし、図２の第２の入力端子ＩＮ２と第３の入力端子ＩＮ３を１つにして入力端子ＩＮｂとする。
【００２７】
図３において、第１の差動増幅回路２１は、ＮＭＯＳトランジスタ３１，３２、定電流源３３及び抵抗３４，３５で構成されている。第１の電源電圧Ｖ１と第２の電源電圧Ｖ２との間には、抵抗３４、ＮＭＯＳトランジスタ３１及び定電流源３３が直列に接続され、抵抗３４とＮＭＯＳトランジスタ３１の直列回路と並列に抵抗３５とＮＭＯＳトランジスタ３２の直列回路が接続されている。ＮＭＯＳトランジスタ３１のゲートは入力端子ＩＮａに接続され、ＮＭＯＳトランジスタ３２のゲートは入力端子ＩＮｂに接続されている。抵抗３４とＮＭＯＳトランジスタ３１との接続部は、第１の差動増幅回路２１における出力端ｏ１をなし、ＰＭＯＳトランジスタ２３のゲートに接続されている。また、抵抗３５とＮＭＯＳトランジスタ３２との接続部は、第１の差動増幅回路２１における出力端ｏ１Ｂをなし、ＰＭＯＳトランジスタ２４のゲートに接続されている。
【００２８】
一方、第２の差動増幅回路２２は、ＰＭＯＳトランジスタ４１，４２、定電流源４３及び抵抗４４，４５で構成されている。第１の電源電圧Ｖ１と第２の電源電圧Ｖ２との間には、定電流源４３、ＰＭＯＳトランジスタ４１及び抵抗４４が直列に接続され、ＰＭＯＳトランジスタ４１と抵抗４４の直列回路と並列にＰＭＯＳトランジスタ４２と抵抗４５の直列回路が接続されている。ＰＭＯＳトランジスタ４１のゲートは入力端子ＩＮａに接続され、ＰＭＯＳトランジスタ４２のゲートは入力端子ＩＮｂに接続されている。ＰＭＯＳトランジスタ４１と抵抗４４との接続部は、第２の差動増幅回路２２における出力端ｏ２をなし、ＮＭＯＳトランジスタ２５のゲートに接続されている。また、ＰＭＯＳトランジスタ４２と抵抗４５との接続部は、第２の差動増幅回路２２における出力端ｏ２Ｂをなし、ＮＭＯＳトランジスタ２６のゲートに接続されている。
【００２９】
出力端子ＯＵＴから出力される電流は、第１の差動増幅回路２１の出力端ｏ１から出力された信号に応じてＰＭＯＳトランジスタ２３から出力された電流と、第２の差動増幅回路２２の出力端ｏ２から出力された信号に応じてＮＭＯＳトランジスタ２５から出力された電流が合成されてなる。同様に、出力端子ＯＵＴＢから出力される電流は、第１の差動増幅回路２１の出力端ｏ１Ｂから出力された信号に応じてＰＭＯＳトランジスタ２４から出力された電流と、第２の差動増幅回路２２の出力端ｏ２Ｂから出力された信号に応じてＮＭＯＳトランジスタ２６から出力された電流が合成されてなる。
【００３０】
ここで、例えば、入力端子ＩＮａに第１の電源電圧Ｖ１と同電圧が、入力端子ＩＮｂに第２の電源電圧Ｖ２と同電圧がそれぞれ入力された場合について説明する。
この場合、第１の差動増幅回路２１では、ＮＭＯＳトランジスタ３１はオンしてＮＭＯＳトランジスタ３２がオフし、抵抗３４には定電流源３３の定電流が流れ、ＰＭＯＳトランジスタ２３のゲートには、第１の電源電圧Ｖ１から抵抗３４と電流によるシフトした電圧が入力され、ＰＭＯＳトランジスタ２３のゲート・ソース間電圧に応じた電流がＰＭＯＳトランジスタ２３のドレインから流れようとする。一方、ＮＭＯＳトランジスタ３２がオフすることにより、抵抗３５には電流が流れず、出力端ｏ１Ｂはほぼ第１の電源電圧Ｖ１になることから、ＰＭＯＳトランジスタ２４はオフしてＰＭＯＳトランジスタ２４から電流が流れない。
【００３１】
これに対して、第２の差動増幅回路２２では、ＰＭＯＳトランジスタ４１はオフしてＰＭＯＳトランジスタ４２はオンし、抵抗４５には定電流源４３からの定電流が流れ、ＮＭＯＳトランジスタ２６のゲートには、第２の電源電圧Ｖ２から抵抗４５と電流によるシフトした電圧が入力され、ＮＭＯＳトランジスタ２６のゲート・ソース間電圧に応じた電流がＮＭＯＳトランジスタ２６に流れようとする。一方、ＰＭＯＳトランジスタ４１がオフすることにより、抵抗４４には電流が流れず、出力端ｏ２はほぼ第２の電源電圧Ｖ２になることから、ＮＭＯＳトランジスタ２５はオフしてＮＭＯＳトランジスタ２５に電流が流れない。
【００３２】
出力端子ＯＵＴとＯＵＴＢは、終端抵抗４によって接続されており、ＰＭＯＳトランジスタ２３から流れた電流は、終端抵抗４を介してＮＭＯＳトランジスタ２６に流れ、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２６に流れる各電流が等しい場合は、ＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２６及び終端抵抗４にはそれぞれ同じ電流が流れ、出力端子ＯＵＴ及びＯＵＴＢに該電流と終端抵抗４の抵抗値による電圧差が生じる。
【００３３】
次に、入力端子ＩＮａに第２の電源電圧Ｖ２と同電圧が、入力端子ＩＮｂに第１の電源電圧Ｖ１と同電圧がそれぞれ入力された場合について説明する。
この場合、第１の差動増幅回路２１では、ＮＭＯＳトランジスタ３１はオフしてＮＭＯＳトランジスタ３２がオンし、抵抗３５には定電流源３３の定電流が流れ、ＰＭＯＳトランジスタ２４のゲートには、第１の電源電圧Ｖ１から抵抗３５と電流によるシフトした電圧が入力され、ＰＭＯＳトランジスタ２４のゲート・ソース間電圧に応じた電流がＰＭＯＳトランジスタ２４のドレインから流れようとする。一方、ＮＭＯＳトランジスタ３１がオフすることにより、抵抗３４には電流が流れず、出力端ｏ１はほぼ第１の電源電圧Ｖ１になることから、ＰＭＯＳトランジスタ２３はオフしてＰＭＯＳトランジスタ２３から電流が流れない。
【００３４】
これに対して、第２の差動増幅回路２２では、ＰＭＯＳトランジスタ４１はオンしてＰＭＯＳトランジスタ４２はオフし、抵抗４４には定電流源４３からの定電流が流れ、ＮＭＯＳトランジスタ２５のゲートには、第２の電源電圧Ｖ２から抵抗４４と電流によるシフトした電圧が入力され、ＮＭＯＳトランジスタ２５のゲート・ソース間電圧に応じた電流がＮＭＯＳトランジスタ２５に流れようとする。一方、ＰＭＯＳトランジスタ４２がオフすることにより、抵抗４５には電流が流れず、出力端ｏ２Ｂはほぼ第２の電源電圧Ｖ２になることから、ＮＭＯＳトランジスタ２６はオフしてＮＭＯＳトランジスタ２６に電流が流れない。
【００３５】
出力端子ＯＵＴとＯＵＴＢは、終端抵抗４によって接続されており、ＰＭＯＳトランジスタ２４から流れる電流は、終端抵抗４を介してＮＭＯＳトランジスタ２５に流れ、ＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５に流れる各電流が等しい場合は、ＰＭＯＳトランジスタ２４、ＮＭＯＳトランジスタ２５及び終端抵抗４にはそれぞれ同じ電流が流れ、出力端子ＯＵＴ及びＯＵＴＢに該電流と終端抵抗４の抵抗値による電圧差が生じる。
【００３６】
このようにすることにより、本第１の実施の形態における信号伝送装置では、安定化用の容量を使用することなく、トランジスタのスイッチングによる出力電流値の誤差を低減させることができるため、チップ面積を縮小させることができ、低消費電流化を図ることができ低電圧における動作範囲を広くすることができる。
【００３７】
第２の実施の形態．
前記第１の実施の形態におけるＰＭＯＳトランジスタ２３，２４及びＮＭＯＳトランジスタ２５，２６をカレントミラー回路にしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図４は、本発明の第２の実施の形態における信号伝送装置の例を示した図であり、図４では、図２で示した送信部の電流入出力回路のみを示しており、他の構成は図２と同じであることからその説明を省略する。なお、図４では、図２と同じもの又は同様のものは同じ符号で示している。
図４において、電流入出力回路５１は、４入力２出力であり、第１の差動増幅回路５２と、第２の差動増幅回路５３とで構成されている。
【００３８】
電流入出力回路５１の第１の入力端子ＩＮ１をなす第１の差動増幅回路５２の一方の入力端、及び電流入出力回路５１の第２の入力端子ＩＮ２をなす第１の差動増幅回路５２の他方の入力端には、論理信号Ｄ１及びＤ２が対応して入力されている。また、第１の差動増幅回路５２の一方の出力端は、出力端子ＯＵＴに接続され、第１の差動増幅回路５２の他方の出力端は、出力端子ＯＵＴＢに接続されている。電流入出力回路５１の第３の入力端子ＩＮ３をなす第２の差動増幅回路５３の一方の入力端、及び電流入出力回路５１の第４の入力端子ＩＮ４をなす第２の差動増幅回路５３の他方の入力端には、論理信号Ｄ３及びＤ４が対応して入力されている。また、第２の差動増幅回路５３の一方の出力端は、出力端子ＯＵＴに接続され、第２の差動増幅回路５３の他方の出力端は、出力端子ＯＵＴＢに接続されている。
【００３９】
第１の差動増幅回路５２は、第１の差動対６１、第１の電流制御回路６２、第１及び第２の各カレントミラー回路６３，６４並びに第１の定電流源６５で構成されている。また、第２の差動増幅回路５３は、第２の差動対７１、第２の電流制御回路７２、第３及び第４の各カレントミラー回路７３，７４並びに第２の定電流源７５で構成されている。
【００４０】
第１の差動増幅回路５２において、第１の差動対６１における一方の入力端は第１の入力端子ＩＮ１に、第１の差動対６１の他方の入力端は第２の入力端子ＩＮ２にそれぞれ接続されている。第１の電流制御回路６２、並びに第１及び第２の各カレントミラー回路６３，６４は、第１の電源電圧Ｖ１に接続されて電源供給が行われており、第１の電流制御回路６２の一方の出力端及び第１のカレントミラー回路６３の入力端は、第１の差動対６１の一方の出力端にそれぞれ接続されている。
【００４１】
また、第１の電流制御回路６２の他方の出力端及び第２のカレントミラー回路６４の入力端は、第１の差動対６１における他方の出力端にそれぞれ接続されている。また、第１の差動対６１と第２の電源電圧Ｖ２との間に、第１の定電流源６５が接続され、第１の差動対６１は、第１の定電流源６５から電流が供給されている。第１のカレントミラー回路６３の出力端は、出力端子ＯＵＴに接続されると共に、第２のカレントミラー回路６４の出力端は、出力端子ＯＵＴＢに接続されている。
【００４２】
第２の差動増幅回路５３において、第２の差動対７１における一方の入力端は第３の入力端子ＩＮ３に、第２の差動対７１の他方の入力端は第４の入力端子ＩＮ４にそれぞれ接続されている。第２の電流制御回路７２、並びに第３及び第４の各カレントミラー回路７３，７４は、第２の電源電圧Ｖ２に接続されて電源供給が行われており、第２の電流制御回路７２の一方の出力端及び第３のカレントミラー回路７３の入力端は、第２の差動対７１の一方の出力端にそれぞれ接続されている。
【００４３】
また、第２の電流制御回路７２の他方の出力端及び第４のカレントミラー回路７４の入力端は、第２の差動対７１の他方の出力端にそれぞれ接続されている。また、第２の差動対７１と第１の電源電圧Ｖ１との間に、第２の定電流源７５が接続され、第２の差動対７１は、第２の定電流源７５から電流が供給されている。第３のカレントミラー回路７３の出力端は、出力端子ＯＵＴに接続されると共に、第４のカレントミラー回路７４の出力端は、出力端子ＯＵＴＢに接続されている。
【００４４】
図５は、図４の電流入出力回路５１の回路例を示した図である。なお、図５では、説明を分かりやすくするために、同じタイミングの入力信号は共通に、すなわち、電流入出力回路５１に論理信号Ｄ１及びＤ２が入力される場合を例にして示しており、これに伴って図４の第１の入力端子ＩＮ１と第３の入力端子ＩＮ３を１つにして入力端子ＩＮａとし、図４の第２の入力端子ＩＮ２と第４の入力端子ＩＮ４を１つにして入力端子ＩＮｂとする。
【００４５】
第１の差動増幅回路５２において、第１の差動対６１は、ＮＭＯＳトランジスタ８１及び８２で構成され、第１の電流制御回路６２は、ＰＭＯＳトランジスタ８３及び８４で構成されている。また、第１のカレントミラー回路６３は、ＰＭＯＳトランジスタ８５及び８６で構成され、第２のカレントミラー回路６４は、ＰＭＯＳトランジスタ８７及び８８で構成されている。なお、ＰＭＯＳトランジスタ８６は第１のトランジスタをなし、ＰＭＯＳトランジスタ８８は第３のトランジスタをなす。
【００４６】
第１の差動対６１において、ＮＭＯＳトランジスタ８１及び８２の各ゲートは、それぞれ入力端をなし、ＮＭＯＳトランジスタ８１のゲートは入力端子ＩＮａに、ＮＭＯＳトランジスタ８２のゲートは入力端子ＩＮｂにそれぞれ接続されている。ＮＭＯＳトランジスタ８１及び８２の各ソースは接続され、該接続部と第２電源電圧Ｖ２との間に第１の定電流源６５が接続されている。ＮＭＯＳトランジスタ８１及び８２の各ドレインは、第１の差動対６１の出力端をそれぞれなしている。
【００４７】
第１の電流制御回路６２において、ＰＭＯＳトランジスタ８３は、第１の電源電圧Ｖ１とＮＭＯＳトランジスタ８１のドレインとの間に接続され、ＰＭＯＳトランジスタ８４は、第１の電源電圧Ｖ１とＮＭＯＳトランジスタ８２のドレインとの間に接続されている。ＰＭＯＳトランジスタ８３のゲートは、入力端子ＩＮａに接続され、ＰＭＯＳトランジスタ８４のゲートは、入力端子ＩＮｂに接続されている。
【００４８】
第１のカレントミラー回路６３において、ＰＭＯＳトランジスタ８５及び８６の各ソースは第１の電源電圧Ｖ１にそれぞれ接続され、ＰＭＯＳトランジスタ８５及び８６の各ゲートは接続されてＰＭＯＳトランジスタ８５のドレインに接続されている。ＰＭＯＳトランジスタ８５のドレインは、ＮＭＯＳトランジスタ８１のドレインに接続されており、ＰＭＯＳトランジスタ８６のドレインは出力端子ＯＵＴに接続されている。
【００４９】
第２のカレントミラー回路６４において、ＰＭＯＳトランジスタ８７及び８８の各ソースは第１の電源電圧Ｖ１にそれぞれ接続され、ＰＭＯＳトランジスタ８７及び８８の各ゲートは接続されてＰＭＯＳトランジスタ８７のドレインに接続されている。ＰＭＯＳトランジスタ８７のドレインは、ＮＭＯＳトランジスタ８２のドレインに接続されており、ＰＭＯＳトランジスタ８８のドレインは出力端子ＯＵＴＢに接続されている。
【００５０】
一方、第２の差動増幅回路５３において、第２の差動対７１は、ＰＭＯＳトランジスタ９１及び９２で構成され、第２の電流制御回路７２は、ＮＭＯＳトランジスタ９３及び９４で構成されている。また、第３のカレントミラー回路７３は、ＮＭＯＳトランジスタ９５及び９６で構成され、第４のカレントミラー回路７４は、ＰＭＯＳトランジスタ９７及び９８で構成されている。なお、ＮＭＯＳトランジスタ９６は第２のトランジスタをなし、ＮＭＯＳトランジスタ９８は第４のトランジスタをなす。
【００５１】
第２の差動対７１において、ＰＭＯＳトランジスタ９１及び９２の各ゲートは、それぞれ入力端をなし、ＰＭＯＳトランジスタ９１のゲートは入力端子ＩＮａに、ＰＭＯＳトランジスタ９２のゲートは入力端子ＩＮｂにそれぞれ接続されている。ＰＭＯＳトランジスタ９１及び９２の各ソースは接続され、該接続部と第１の電源電圧Ｖ１との間に第２の定電流源７５が接続されている。ＰＭＯＳトランジスタ９１及び９２の各ドレインは、第２の差動対７１の出力端をそれぞれなしている。
【００５２】
第２の電流制御回路７２において、ＮＭＯＳトランジスタ９３は、第２の電源電圧Ｖ２とＰＭＯＳトランジスタ９１のドレインとの間に接続され、ＮＭＯＳトランジスタ９４は、第２の電源電圧Ｖ２とＰＭＯＳトランジスタ９２のドレインとの間に接続されている。ＮＭＯＳトランジスタ９３のゲートは、入力端子ＩＮａに接続され、ＮＭＯＳトランジスタ９４のゲートは、入力端子ＩＮｂに接続されている。
【００５３】
第３のカレントミラー回路７３において、ＮＭＯＳトランジスタ９５及び９６の各ソースは第２の電源電圧Ｖ２にそれぞれ接続され、ＮＭＯＳトランジスタ９５及び９６の各ゲートは接続されてＮＭＯＳトランジスタ９５のドレインに接続されている。ＮＭＯＳトランジスタ９５のドレインは、ＰＭＯＳトランジスタ９１のドレインに接続されており、ＮＭＯＳトランジスタ９６のドレインは出力端子ＯＵＴに接続されている。
【００５４】
第４のカレントミラー回路７４において、ＮＭＯＳトランジスタ９７及び９８の各ソースは第２の電源電圧Ｖ２にそれぞれ接続され、ＮＭＯＳトランジスタ９７及び９８の各ゲートは接続されてＮＭＯＳトランジスタ９７のドレインに接続されている。ＮＭＯＳトランジスタ９７のドレインは、ＰＭＯＳトランジスタ９２のドレインに接続されており、ＮＭＯＳトランジスタ９８のドレインは出力端子ＯＵＴＢに接続されている。
【００５５】
このような構成において、第１の電源電圧Ｖ１からＰＭＯＳトランジスタ８５及びＮＭＯＳトランジスタ８１に流れる電流に応じた電流が、第１のカレントミラー回路６３によって、ＰＭＯＳトランジスタ８６から出力されようとする。また、第１の電源電圧Ｖ１からＰＭＯＳトランジスタ８７及びＮＭＯＳトランジスタ８２に流れる電流に応じた電流が、第２のカレントミラー回路６４によって、ＰＭＯＳトランジスタ８８から出力されようとする。
【００５６】
同様に、ＰＭＯＳトランジスタ９１からＮＭＯＳトランジスタ９５を介して第２の電源電圧Ｖ２に流れる電流に応じた電流が、第３のカレントミラー回路７３によって、ＮＭＯＳトランジスタ９６に流れようとする。また、ＰＭＯＳトランジスタ９２からＮＭＯＳトランジスタ９７を介して第２の電源電圧Ｖ２に流れる電流に応じた電流が、第４のカレントミラー回路７４によって、ＮＭＯＳトランジスタ９８に流れようとする。
【００５７】
すなわち、出力端子ＯＵＴからは、第１の差動対６１で構成された第１の差動増幅回路５２の一方の出力端から出力される電流と、第２の差動対７１で構成された第２の差動増幅回路５３の一方の出力端から出力される電流が、対応する第１のカレントミラー回路６３と第３のカレントミラー回路７３からそれぞれ出力された電流を合成した電流が出力される。同様に、出力端子ＯＵＴＢからは、第１の差動対６１で構成された第１の差動増幅回路５２の他方の出力端から出力される電流と、第２の差動対７１で構成された第２の差動増幅回路５３の他方の出力端から出力される電流が、対応する第２のカレントミラー回路６４と第４のカレントミラー回路７４からそれぞれ出力された電流を合成した電流が出力される。
【００５８】
第１の電流制御回路６２を構成するＰＭＯＳトランジスタ８３及び８４は、入力端子ＩＮａ及びＩＮｂに入力される信号に応じて、ｏ３，ｏ３Ｂにそれぞれ第１の電源電圧Ｖ１が印加されるように、対応するＰＭＯＳトランジスタ８６，８８の動作制御を行う。同様に、第２の電流制御回路７２を構成するＮＭＯＳトランジスタ９３及び９４は、入力端子ＩＮａ及びＩＮｂに入力される信号に応じて、ｏ４，ｏ４Ｂにそれぞれ第２の電源電圧Ｖ２が印加されるように、対応するＮＭＯＳトランジスタ９６，９８の動作制御を行う。
【００５９】
例えば、入力端子ＩＮａに第１の電源電圧Ｖ１と同電圧が入力され、入力端子ＩＮｂに第２の電源電圧Ｖ２と同電圧が入力されたと仮定する。
この場合、ＮＭＯＳトランジスタ８１はオンしてＮＭＯＳトランジスタ８２がオフし、第１のカレントミラー回路６３のＰＭＯＳトランジスタ８５には、第１の定電流源６５から供給される電流が流れる。ＰＭＯＳトランジスタ８３がオフしていることから、該電流に対するＰＭＯＳトランジスタ８５と８６のサイズ比分の電流がＰＭＯＳトランジスタ８６から流れようとする。また、ＮＭＯＳトランジスタ８２がオフすることにより、ＰＭＯＳトランジスタ８７には電流が流れなくなり、ＰＭＯＳトランジスタ８４がオンするためＰＭＯＳトランジスタ８８のゲート電圧が第１の電源電圧Ｖ１付近になり、ＰＭＯＳトランジスタ８８から電流が流れなくなる。
【００６０】
一方、ＰＭＯＳトランジスタ９１はオフしてＰＭＯＳトランジスタ９２がオンし、第４のカレントミラー回路７４のＮＭＯＳトランジスタ９７には、第２の定電流源７５から供給される電流が流れる。ＮＭＯＳトランジスタ９４がオフしていることから、該電流に対するＮＭＯＳトランジスタ９７と９８のサイズ比分の電流がＮＭＯＳトランジスタ９８から流れようとする。また、ＰＭＯＳトランジスタ９１がオフすることにより、ＮＭＯＳトランジスタ９５には電流が流れなくなり、ＮＭＯＳトランジスタ９３がオンするためＮＭＯＳトランジスタ９６のゲート電圧が第２の電源電圧Ｖ２付近になり、ＮＭＯＳトランジスタ９６には電流が流れなくなる。
【００６１】
通常、出力端子ＯＵＴとＯＵＢとの間には、終端抵抗４が接続されていることから、ＰＭＯＳトランジスタ８６から出力された電流が、終端抵抗４を介してＮＭＯＳトランジスタ９８に流れる。第１の定電流源６５と第２の定電流源７５から供給される電流が同じであり、ＰＭＯＳトランジスタ８５と８６のサイズ比が、ＮＭＯＳトランジスタ９７と９８のサイズ比に等しい場合は、ＰＭＯＳトランジスタ８６とＮＭＯＳトランジスタ９８には同じ電流値の電流が流れ、該電流値と終端抵抗４の抵抗値から出力端子ＯＵＴとＯＵＴＢとの間に電圧差が生じる。
【００６２】
次に、入力端子ＩＮａに第２の電源電圧Ｖ２と同電圧が入力され、入力端子ＩＮｂに第１の電源電圧Ｖ１と同電圧が入力された場合について説明する。
この場合、ＮＭＯＳトランジスタ８１はオフしてＮＭＯＳトランジスタ８２がオンし、第２のカレントミラー回路６４のＰＭＯＳトランジスタ８７には、第１の定電流源６５から供給される電流が流れる。ＰＭＯＳトランジスタ８４がオフしていることから、該電流に対するＰＭＯＳトランジスタ８７と８８のサイズ比分の電流がＰＭＯＳトランジスタ８８から流れようとする。また、ＮＭＯＳトランジスタ８１がオフすることにより、ＰＭＯＳトランジスタ８５には電流が流れなくなり、ＰＭＯＳトランジスタ８３がオンするためＰＭＯＳトランジスタ８６のゲート電圧が第１の電源電圧Ｖ１付近になり、ＰＭＯＳトランジスタ８６から電流が流れなくなる。
【００６３】
一方、ＰＭＯＳトランジスタ９１はオンしてＰＭＯＳトランジスタ９２がオフし、第３のカレントミラー回路７３のＮＭＯＳトランジスタ９５には、第２の定電流源７５から供給される電流が流れる。ＮＭＯＳトランジスタ９３がオフしていることから、該電流に対するＮＭＯＳトランジスタ９５と９６のサイズ比分の電流がＮＭＯＳトランジスタ９６から流れようとする。また、ＰＭＯＳトランジスタ９２がオフすることにより、ＮＭＯＳトランジスタ９７には電流が流れなくなり、ＮＭＯＳトランジスタ９４がオンするためＮＭＯＳトランジスタ９８のゲート電圧が第２の電源電圧Ｖ２付近になり、ＮＭＯＳトランジスタ９８には電流が流れなくなる。
【００６４】
通常、出力端子ＯＵＴとＯＵＢとの間には、終端抵抗４が接続されていることから、ＰＭＯＳトランジスタ８８から出力された電流が、終端抵抗４を介してＮＭＯＳトランジスタ９６に流れる。第１の定電流源６５と第２の定電流源７５から供給される電流が同じであり、ＰＭＯＳトランジスタ８７と８８のサイズ比が、ＮＭＯＳトランジスタ９５と９６のサイズ比に等しい場合は、ＰＭＯＳトランジスタ８８とＮＭＯＳトランジスタ９６には同じ電流値の電流が流れ、該電流値と終端抵抗４の抵抗値から出力端子ＯＵＴとＯＵＴＢとの間に電圧差が生じる。
【００６５】
このように、本第２の実施の形態における信号伝送装置では、前記第１の実施の形態と同様の効果を得ることができると共に、電流出力用のトランジスタがカレントミラー回路を形成して差動増幅回路の一部分を構成するようにしたことから、該カレントミラー回路による定電流の吐き出し及び吸い込みが可能になり、該吐き出し及び吸い込みの電流値を等しくすることが容易に実現できる。
【００６６】
第３の実施の形態．
前記第２の実施の形態において、第１の電流制御回路６２及び第２の電流制御回路７２が、外部からの制御信号に応じて第１から第４の各カレントミラー回路６３，６４，７３，７４からの電流の出力制御を行うようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図６は、本発明の第３の実施の形態における信号伝送装置の例を示した図であり、図６では、図２で示した送信部の電流入出力回路のみを示しており、他の構成は図２と同じであることからその説明を省略する。なお、図６では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略して図４との相違点のみ説明する。
【００６７】
図６における図４との相違点は、図４の第１及び第２の各電流制御回路６２，７２を、外部からの電流制御信号Ｓｃによって動作制御されるようにしたことにあり、このことから図４の第１の電流制御回路６２を第１の電流制御回路６２ａに、図４の第２の電流制御回路７２を第２の電流制御回路７２ａにし、これに伴って、図４の第１の差動増幅回路５２を第１の差動増幅回路５２ａに、図４の第２の差動増幅回路５３を第２の差動増幅回路５３ａに、図４の電流入出力回路５１を電流入出力回路５１ａにした。
【００６８】
図６において、電流入出力回路５１ａは、４入力２出力であり、第１の差動増幅回路５２ａと、第２の差動増幅回路５３ａとで構成されている。
第１の差動増幅回路５２ａは、第１の差動対６１、第１の電流制御回路６２ａ、第１及び第２の各カレントミラー回路６３，６４並びに第１の定電流源６５で構成されている。
【００６９】
また、第２の差動増幅回路５３ａは、第２の差動対７１、第２の電流制御回路７２ａ、第３及び第４の各カレントミラー回路７３，７４並びに第２の定電流源７５で構成されている。第１及び第２の各電流制御回路６２ａ，７２ａには、外部からの電流制御信号Ｓｃが入力されており、第１の電流制御回路６２ａは、電流制御信号Ｓｃに応じて第１及び第２の各カレントミラー回路６３，６４の電流出力制御をそれぞれ行い、第２の電流制御回路７２ａは、電流制御信号Ｓｃに応じて第３及び第４の各カレントミラー回路７３，７４の電流出力制御をそれぞれ行う。これ以外の第１及び第２の各電流制御回路６２ａ，７２ａの動作は、図４における第１及び第２の各電流制御回路６２，７２と同じである。
【００７０】
電流制御信号Ｓｃは、論理信号Ｄ１〜Ｄ４とは独立しており、論理信号Ｄ１〜Ｄ４に関係なく出力端子ＯＵＴ及びＯＵＴＢに電流が流れないようにする信号である。通常動作時は、第１及び第２の各電流制御回路６２ａ，７２ａが、図４及び図５で示した第１及び第２の各電流制御回路６２，７２と同じ動作を行うように、電流制御信号Ｓｃは、第２の電源電圧Ｖ２付近に固定されている。なお、回路構成によっては、電流制御信号Ｓｃは、通常第１の電源電圧Ｖ１付近に固定されている。
【００７１】
図２で示したように、論理信号Ｄ１〜Ｄ４は、入力された１つの論理信号からタイミング調整論理回路１１によって生成されており、タイミング調整論理回路１１を用いて電流制御信号Ｓｃを生成し論理的に出力させることが可能である。しかし、外部からの電流制御信号Ｓｃを第１及び第２の各電流制御回路６２ａ，７２ａに直接入力することで、出力端子ＯＵＴ及びＯＵＴＢからの電流出力を停止するスピードも早くなり、タイミング調整論理回路１１も簡単な構成で済む。
【００７２】
図７は、図６の電流入出力回路５１ａの回路例を示した図である。なお、図７では、説明を分かりやすくするために、同じタイミングの入力信号は共通に、すなわち、電流入出力回路５１ａに論理信号Ｄ１及びＤ２が入力される場合を例にして示しており、これに伴って図６の第１の入力端子ＩＮ１と第３の入力端子ＩＮ３を１つにして入力端子ＩＮａとし、図６の第２の入力端子ＩＮ２と第４の入力端子ＩＮ４を１つにして入力端子ＩＮｂとする。また、図７では、図５と同じものは同じ符号で示しており、ここではその説明を省略すると共に図５との相違点のみ説明する。
図７における図５との相違点は、図５の第１の電流制御回路６２に論理回路１０１及び１０２を追加し、図５の第２の電流制御回路７２に論理回路１０３及び１０４を追加したことと、カレントミラー回路を構成するＭＯＳトランジスタ８５，８７，９５，９７の各ゲート・ドレイン間にＭＯＳトランジスタをそれぞれ挿入したことにある。
【００７３】
図７において、第１の電流制御回路６２ａは、ＰＭＯＳトランジスタ８３，８４，１２１，１２２及び論理回路１０１，１０２で構成され、第２の電流制御回路７２ａは、ＮＭＯＳトランジスタ９３，９４，１２３，１２４、論理回路１０３，１０４及びインバータ１２５，１２６で構成されている。第１の電流制御回路６２ａにおいて、論理回路１０１の一方の入力端には電流制御信号Ｓｃが入力され、論理回路１０１の他方の入力端は入力端子ＩＮａに接続されており、論理回路１０１の出力端はＰＭＯＳトランジスタ８３のゲートに接続されている。同様に、論理回路１０２の一方の入力端には電流制御信号Ｓｃが入力され、論理回路１０２の他方の入力端は入力端子ＩＮｂに接続されており、論理回路１０２の出力端はＰＭＯＳトランジスタ８４のゲートに接続されている。更に、ＰＭＯＳトランジスタ８５のゲート・ドレイン間にＰＭＯＳトランジスタ１２１が、ＰＭＯＳトランジスタ８７のゲート・ドレイン間にＰＭＯＳトランジスタ１２２がそれぞれ接続されている。
【００７４】
一方、第２の電流制御回路７２ａにおいて、論理回路１０３の一方の入力端には電流制御信号Ｓｃが入力され、論理回路１０３の他方の入力端は入力端子ＩＮａに接続されており、論理回路１０３の出力端はＮＭＯＳトランジスタ９３のゲートに接続されている。同様に、論理回路１０４の一方の入力端には電流制御信号Ｓｃが入力され、論理回路１０４の他方の入力端は入力端子ＩＮｂに接続されており、論理回路１０４の出力端はＮＭＯＳトランジスタ９４のゲートに接続されている。更に、ＮＭＯＳトランジスタ９５のゲート・ドレイン間にＮＭＯＳトランジスタ１２３が、ＮＭＯＳトランジスタ９７のゲート・ドレイン間にＮＭＯＳトランジスタ１２４がそれぞれ接続されている。ＮＭＯＳトランジスタ１２３，１２４の各ゲートには、対応するインバータ１２５，１２６を介して電流制御信号Ｓｃがそれぞれ入力されている。
【００７５】
このような構成において、電流制御信号Ｓｃが第１の電源電圧Ｖ１付近の電圧になると、論理回路１０１及び１０２の各出力端はそれぞれ第２の電源電圧Ｖ２付近になり、ＰＭＯＳトランジスタ８３及び８４はそれぞれオンし、ＰＭＯＳトランジスタ１２１，１２２がそれぞれオフすることにより、ＰＭＯＳトランジスタ８６，８８のゲートは第１の電源電圧Ｖ１付近の電圧になりそれぞれオフして遮断状態になる。このため、第１の差動増幅回路５２ａからの電流出力が停止する。また、電流制御信号Ｓｃが第１の電源電圧Ｖ１付近の電圧になると、論理回路１０３及び１０４の各出力端はそれぞれ第１の電源電圧Ｖ１付近になり、ＮＭＯＳトランジスタ９３及び９４はそれぞれオンし、ＮＭＯＳトランジスタ１２３，１２４がそれぞれオフすることにより、ＮＭＯＳトランジスタ９６，９８のゲートは第２の電源電圧Ｖ２付近の電圧になりそれぞれオフして遮断状態になる。このため、第２の差動増幅回路５３ａへの電流入力が停止する。
【００７６】
一方、電流制御信号Ｓｃが第２の電源電圧Ｖ２付近の電圧になると、論理回路１０１の出力端からは、入力端子ＩＮａに入力された論理信号と同様の信号が出力され、論理回路１０２の出力端からは、入力端子ＩＮｂに入力された論理信号と同様の信号が出力される。また、電流制御信号Ｓｃが第２の電源電圧Ｖ２付近の電圧になると、論理回路１０３の出力端からは、入力端子ＩＮａに入力された論理信号と同様の信号が出力され、論理回路１０４の出力端からは、入力端子ＩＮｂに入力された論理信号と同様の信号が出力される。なお、ＰＭＯＳトランジスタ１２１，１２２及びＮＭＯＳトランジスタ１２３，１２４はそれぞれオンする。このようなことから、電流制御信号Ｓｃが第２の電源電圧Ｖ２付近の電圧になると、電流入出力回路５１ａは、前記第２の実施の形態の電流入出力回路５１と同様の動作を行う。
【００７７】
このように、本第３の実施の形態における信号伝送装置では、前記第２の実施の形態と同様の効果を得ることができると共に、電流入出力回路からの電流入出力を停止させることができ、低消費電流化を図ることができる。また、入力信号から論理的な正転、反転信号をつくるタイミング調整論理回路とは別経路で電流制御信号を設けているため、電流入出力回路からの電流入出力を高速に停止させることができ、タイミング調整論理回路も簡単な構成にすることができる。
【００７８】
第４の実施の形態
前記第１から第３の各実施の形態では、図１で示したように電流入出力回路の出力端子ＯＵＴとＯＵＴＢとの間に終端抵抗４を接続して、電圧振幅をつくるようにしたが、このようにした場合、該電圧振幅の中心は、プロセスや、電源電圧及び温度等のばらつきで変化するという問題があった。そこで、前記電圧振幅を所定の基準電圧で安定させるようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
図８は、本発明の第４の実施の形態における信号伝送装置の例を示した図である。なお、図８では図１及び図２で示した送信部２を例にして示しており、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００７９】
図８における図１との相違点は、終端抵抗４の代わりに抵抗１１１，１１２、及び所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路１１３を備えたことにあり、これに伴って図１の信号伝送装置１を信号伝送装置１１０にした。
図８において、信号伝送装置１１０は、送信部２、受信部３、抵抗１１１，１１２及び基準電圧発生回路１１３を備えている。送信部２の出力端子ＯＵＴとＯＵＴＢとの間には抵抗１１１及び１１２が直列に接続され、抵抗１１１と抵抗１１２との接続部に基準電圧発生回路１１３からの基準電圧Ｖｒが印加されている。
【００８０】
送信部２から出力された一対の電流は、抵抗１１１，１１２及び基準電圧発生回路１１３によって小振幅の差動出力電圧が生成されて受信部３に入力される。このように、送信部２から出力された電流と抵抗１１１，１１２によって生成された電圧振幅の中心電圧は基準電圧Ｖｒで安定し、受信部３の負担を軽減させることができる。
【００８１】
また、前記第３の実施の形態の構成の場合は、図９のようにしてもよく、図９では、基準電圧発生回路１１３は、外部からの電流制御信号Ｓｃによって基準電圧Ｖｒの出力制御を行い、電流制御信号Ｓｃが第１の電源電圧Ｖ１付近の電圧である場合、基準電圧発生回路１１３は基準電圧Ｖｒの出力を停止することにより、送信部２に入力される信号に関係なく、電流制御信号Ｓｃによって送信部２の各出力端子ＯＵＴ及びＯＵＴＢをハイインピーダンス状態にすることができる。なお、図８及び図９では、抵抗１１１及び１１２の直列回路を終端抵抗として使用した場合を例にして示したが、図１で示した終端抵抗４と並列に抵抗１１１及び１１２の直列回路を設けるようにしてもよく、この場合、抵抗１１１及び１１２は、信号伝送装置の内部又は外部に設けるようにしてもよい。
【００８２】
このように、本第４の実施の形態における信号伝送装置は、送信部２の出力端子ＯＵＴ及びＯＵＴＢの間に抵抗１１１及び１１２の直列回路を接続し、抵抗１１１と１１２との接続部に基準電圧発生回路１１３からの基準電圧Ｖｒを印加するようにした。このことから、所定の基準電圧を中心とする安定した振幅の信号を受信部に入力することができる。
【００８３】
なお、ＣＭＯＳにおいて、高速化、微細化プロセスではサリサイド技術が用いられており、トランジスタの表面上に金属が被着され、ソース、ドレインにおける抵抗値が小さくなっている。このため、直接外部に接続されるトランジスタではサージ等の静電気に対する耐圧が弱くなることから、一般的にパッドの周りのトランジスタは、サリサイドではないトランジスタが使用されている。したがって、第１から第４の各実施の形態において、図３、図５及び図７で示した、外部に直接接続されるＭＯＳトランジスタ、すなわち出力端子ＯＵＴ及びＯＵＴＢに接続されたＭＯＳトランジスタはサージ等の静電気に対する耐圧性を向上させるために、サリサイドを使用しないＩ／Ｏ用のトランジスタを使用するとよい。
【００８４】
また、第２及び第３の各実施の形態において、図５及び図７で示したＰＭＯＳトランジスタ８６，８８及びＮＭＯＳトランジスタ９６，９８はカレントミラー回路を構成していることから、ＰＭＯＳトランジスタ８５，８７及びＮＭＯＳトランジスタ９５，９７もサリサイドを使用しないＩ／Ｏ用トランジスタを使用することにより、サージ等の静電気に対する耐圧性を更に向上させることができ、定電流特性が一層よくなる。
【００８５】
【発明の効果】
上記の説明から明らかなように、本発明の信号伝送装置によれば、出力用トランジスタをなす第１から第４の各トランジスタの動作範囲が広く使え、低電圧動作を実現しやすくすることができ、スイッチングによる出力への影響を抑えることができると共に、安定化用容量が不要であるため、チップ面積を縮小させることができ、該安定化用容量への充放電電流の影響をなくすことができる。また、差動増幅回路との電源を分けることによって、低消費電流化を図ることができる。
【００８６】
また、出力用トランジスタをなす第１から第４の各トランジスタが対応する差動増幅回路部の一部となり、カレントミラー回路構成による定電流の吐き出し及び吸い込みが可能になり、該定電流の吐き出し及び吸い込みの電流値を容易に等しくすることができる。
【００８７】
一方、入力信号とは独立した外部からの制御信号を第１及び第２の各電流制御回路にそれぞれ入力することによって、第１から第４の各カレントミラー回路からの電流出力を停止させることができ、低消費電流化を図ることができる。また、タイミング調整論理回路部から出力される信号とは異なる経路で該制御信号が生成され入力されることから、電流入出力回路部の電流入出力を高速に停止させることができ、タイミング調整論理回路部も簡単な構成にすることができる。
【００８８】
電流入出力回路部からの電流が入出力される出力端子に接続された各トランジスタ、及び該出力端子に接続されたトランジスタがカレントミラー回路を構成している場合は該カレントミラー回路を構成する各トランジスタにそれぞれＩ／Ｏ用トランジスタを使用したことから、サージ耐圧を向上させることができる。
【００８９】
また、前記第１及び第２の各電流が入出力される電流入出力回路部の２つの出力端子に対して、抵抗を介して所定の基準電圧を印加させるようにしたことから、前記受信部に入力される電圧を、該基準電圧を中心とした安定したものにすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における信号伝送装置の例を示した図である。
【図２】図１の送信部２の構成例を示した図である。
【図３】図２の電流入出力回路１２における第１及び第２の各差動増幅回路２１，２２の回路例を示した図である。
【図４】本発明の第２の実施の形態における信号伝送装置の例を示した図である。
【図５】図４における電流入出力回路５１の回路例を示した図である。
【図６】本発明の第３の実施の形態における信号伝送装置の例を示した図である。
【図７】図６における電流入出力回路５１ａの回路例を示した図である。
【図８】本発明の第４の実施の形態における信号伝送装置の例を示した図である。
【図９】本発明の第４の実施の形態における信号伝送装置の他の例を示した図である。
【図１０】従来の信号伝送装置における送信部の構成例を示した図である。
【図１１】図１０における電流入出力回路２０３の回路例を示した図である。
【図１２】図１０における電流入出力回路２０３の他の回路例を示した図である。
【符号の説明】
１，１１０　信号伝送装置
２　送信部
３　受信部
４　終端抵抗
１１　タイミング調整論理回路
１２，５１，５１ａ　電流入出力回路
２１，５２，５２ａ　第１の差動増幅回路
２２，５３，５３ａ　第２の差動増幅回路
２３，２４　ＰＭＯＳトランジスタ
２５，２６　ＮＭＯＳトランジスタ
６１　第１の差動対
６２，６２ａ　第１の電流制御回路
６３　第１のカレントミラー回路
６４　第２のカレントミラー回路
６５　第１の定電流源
７１　第２の差動対
７２，７２ａ　第２の電流制御回路
７３　第３のカレントミラー回路
７４　第４のカレントミラー回路
７５　第２の定電流源
１１１，１１２　抵抗
１１３　基準電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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