(57)【要約】【課題】ＭＴＣＭＯＳ技術を採用した半導体集積回路の停電力モード中の消費電力を削減する【解決手段】第１スイッチは、通常動作モードから低電力モードへの切り換え時に、スイッチ制御信号の活性化に応答して、仮想電源線の通常電源線への接続を遮断する。仮想電源線に接続された第１回路ブロックは、低電力モード中に電源電圧の供給が停止される。フローティング防止回路の第２スイッチは、低電力モード中にスイッチ制御信号の非活性化を受けて、第１回路ブロックの出力と第２回路ブロックの入力との接続ノードを第１電圧線に接続する。このため、第１回路ブロックに電源電圧が供給されなくても、第２回路ブロックの入力がフローティングになることが防止される。したがって、第２回路ブロックに貫通電流が流れることが防止され、低電力モードにおいて、消費電力が増加することを防止できる。【選択図】      図１
2004248143.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が常時供給される通常電源線と、
仮想電源線と、
スイッチ制御信号の活性化に応答して前記通常電源線と前記仮想電源線とを接続する第１スイッチと、
通常動作モード中に前記スイッチ制御信号を活性化し、低電力モード中に前記スイッチ制御信号を非活性化するスイッチ制御回路と、
電源端子が前記仮想電源線に接続された第１回路ブロックと、
電源端子が前記通常電源線に接続された第２回路ブロックと、
前記第１回路ブロックの出力と前記第２回路ブロックの入力との間に配置されたフローティング防止回路とを備え、
前記フローティング防止回路は、前記スイッチ制御信号の非活性化を受けて前記第１回路ブロックの出力と前記第２回路ブロックの入力との接続ノードを第１電圧線に接続し、前記スイッチ制御信号の活性化を受けて前記接続ノードと前記第１電圧線との接続を遮断する第２スイッチを備えていることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記第２スイッチは、
ソースが前記第１電圧線に接続され、ドレインが前記接続ノードに接続され、ゲートで前記スイッチ制御信号を受けるトランジスタであることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時、および前記低電力モードから前記通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とが互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
一端が前記バッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。
【請求項５】
請求項３記載の半導体集積回路において、
前記プレート電圧発生回路は、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させ、
前記スイッチ制御回路は、前記第１プレート電圧信号の高レベル期間中に、前記スイッチ制御信号を活性化することを特徴とする半導体集積回路。
【請求項６】
請求項３記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、前記第１回路ブロックの出力と前記接続ノードとの間に配置されるクロックトインバータを備えていることを特徴とする半導体集積回路。
【請求項７】
請求項３記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、一端が前記第１回路ブロックの出力に接続され、他端が前記接続ノードに接続されるＣＭＯＳスイッチを備えていることを特徴とする半導体集積回路。
【請求項８】
請求項１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の他方の入力に接続された一対の第２強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。
【請求項９】
請求項８記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１および第２プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。
【請求項１０】
請求項１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の強誘電体キャパシタを備えていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、閾値電圧の低いトランジスタで構成され、非動作時に電源電圧の供給が遮断される回路ブロックを有する半導体集積回路に関する。
【従来の技術】
半導体の素子構造の微細化に伴い、トランジスタを構成する絶縁膜は薄くなってきており、トランジスタの信頼性は低下する傾向にある。半導体集積回路に供給される電源電圧は、信頼性の低下を防止するために、年々低くなっている。
電源電圧が低くなり、電源電圧とトランジスタの閾値電圧との差が小さくなると、トランジスタはオンしにくくなり、動作速度が低下する。これを防ぐため、トランジスタの閾値電圧は、電源電圧とともに低くなる傾向にある。
さらに、トランジスタの微細化に伴い、トランジスタの非動作時のリーク電流（サブスレッショルド電流）は、大きくなる傾向にある。サブスレッショルド電流の増加は、半導体集積回路のスタンバイ期間における消費電力を増加させる。バッテリーを使用する携帯機器では、消費電力の増加は深刻な問題である。
近時、サブスレッショルド電流を削減するため、ＭＴＣＭＯＳ（マルチ閾値電圧ＣＭＯＳ：Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ＣＭＯＳ）と称する技術が開発されている（特許文献１、特許文献２）。ＭＴＣＭＯＳ技術では、高速動作が必要な回路ブロック内のトランジスタの閾値電圧を低く設定するとともに、回路ブロックの電源端子を閾値電圧の高いスイッチトランジスタを介して電源線に接続する。そして、スイッチトランジスタを、回路ブロックの動作中にオンし、回路ブロックの非動作中にオフすることで、スタンバイ期間の消費電力が削減される。
【特許文献１】
特開平５−２１０９７６号公報
【特許文献２】
特開平７−２１２２１７号公報
【発明が解決しようとする課題】
しかしながら、ＭＴＣＭＯＳ技術を採用した回路ブロック（以下、第１回路ブロックとも称する）に、電源線に直接接続された回路ブロック（以下、第２回路ブロックとも称する）を接続する場合、以下の問題を有する。
スタンバイ期間に第１回路ブロックの出力がフローティング状態になると、第２回路ブロックの入力もフローティング状態になる。この結果、第２回路ブロック内のトランジスタに貫通電流が流れ、スタンバイ期間の消費電力が増加する。
上記貫通電流は、第２回路ブロックの入力にプルアップ抵抗またはプルダウン抵抗を接続することで防止できる。しかし、この種の抵抗は、定常的に電流を流すため、消費電力の削減の妨げになる。
本発明の目的は、ＭＴＣＭＯＳ技術を採用した回路ブロックを有する半導体集積回路のスタンバイ期間の消費電力を削減することにある。
【課題を解決するための手段】
請求項１の半導体集積回路では、スイッチ制御回路は、通常動作モード中にスイッチ制御信号を活性化し、低電力モード中にスイッチ制御信号を非活性化する。第１スイッチは、スイッチ制御信号の活性化に応答して、仮想電源線を電源電圧が常時供給される通常電源線に接続する。電源端子が仮想電源線に接続された第１回路ブロックは、低電力モード中に電源電圧の供給が停止する。電源端子が通常電源線に接続された第２回路ブロックは、動作モードに依存せず常に電源電圧が供給される。
フローティング防止回路は、第１回路ブロックの出力と第２回路ブロックの入力との間に配置されている。フローティング防止回路の第２スイッチは、低電力モード中にスイッチ制御信号の非活性化を受けて、第１回路ブロックの出力と第２回路ブロックの入力との接続ノードを第１電圧線に接続する。このため、第１回路ブロックに電源電圧が供給されなくても、第２回路ブロックの入力がフローティングになることが防止される。したがって、第２回路ブロックに貫通電流が流れることが防止される。また、第２回路ブロックが不定の入力レベルを受けて誤動作することが防止される。この結果、低電力モードにおいて、消費電力が増加することを防止できる。
第２スイッチは、通常動作モード中にスイッチ制御信号の活性化を受けて、接続ノードと第１電圧線との接続を遮断する。接続ノードをフローティング状態にすることで、第１回路ブロックの出力は、第２回路ブロックに迅速かつ確実に伝達される。
請求項２の半導体集積回路では、第２スイッチは、ソースが第１電圧線に接続され、ドレインが接続ノードに接続され、ゲートでスイッチ制御信号を受けるトランジスタである。このため、低電力モード中に第２回路ブロックの入力がフローティングになることを、簡易なスイッチで防止できる。この結果、フローティング防止回路を形成することによる回路規模の増加はほとんどない。
請求項３の半導体集積回路では、第１回路ブロックは、ラッチ回路および一対の強誘電体キャパシタを有している。ラッチ回路は、２つのバッファ回路の入力と出力とが互いに接続され、バッファ回路の電源端子が仮想電源線に接続されている。強誘電体キャパシタは、一端がバッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続されている。
プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、電源の遮断前にラッチ回路に保持されているデータは、強誘電体キャパシタの残留分極として保持される。残留分極状態は、電源が遮断されても残る。すなわち、第１回路ブロックは、不揮発性ラッチ回路として動作する。
この後、電源が遮断されたラッチ回路の出力は、フローティング状態になる。しかし、通常動作モードから低電力モードへの切り換えによって、第２回路ブロックの入力は、第１電圧線に接続され、フローティング状態になることが防止される。このように、低電力モード中に電源が遮断されるラッチ回路と、第２回路ブロックとが順次接続される半導体集積回路においても、低電力モード中における第２回路ブロックの貫通電流および誤動作は、防止される。
プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、強誘電体キャパシタの残留分極値に応じた電圧が、ラッチ回路の入力および出力に発生する。電源の遮断前にラッチ回路に保持されているデータは、再びラッチ回路に保持される。ラッチ回路は、保持しているデータを第２回路ブロックに出力する。
請求項４の半導体集積回路では、プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、スイッチ制御信号が非活性化される前に第１プレート電圧信号を所定の期間低レベルから高レベルに変化させる。このため、ラッチ回路に保持されているデータは、強誘電体キャパシタの残留分極として確実に書き込まれ、電源の遮断後も保持される。
請求項５の半導体集積回路では、プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート電圧信号を所定の期間低レベルから高レベルに変化させる。第１プレート電圧信号が高レベルに変化することにより、強誘電体キャパシタの残留分極値にそれぞれ対応する電圧がラッチ回路の入力および出力に発生する。この後、スイッチ制御回路は、第１プレート電圧信号の高レベル期間中に、スイッチ制御信号を活性化する。スイッチ制御信号の活性化により、ラッチ回路が活性化され、強誘電体キャパシタに保持されているデータがラッチ回路に再び書き込まれる。すなわち、低電力モード前にラッチ回路に保持されていたデータが復元される。
請求項６の半導体集積回路では、フローティング防止回路は、第１回路ブロックの出力と接続ノードとの間に配置されるクロックトインバータを有している。クロックトインバータは、スイッチ制御信号の活性化中にオンし、第１回路ブロックの出力レベルを第２回路ブロックに伝達する。また、クロックトインバータは、スイッチ制御信号の非活性化中にオフし、第１回路ブロックの出力レベルが第２回路ブロックに伝達されることを禁止する。すなわち、第１回路ブロックの出力と接続ノードとは、低電力モード中に電気的に遮断される。このため、低電力モード中に接続ノードに供給される第１電圧線の電圧は、第１回路ブロックのラッチ回路に伝わることはない。したがって、低電力モードから通常動作モードへの切り換え時に、ラッチ回路の出力ノードを完全にフローティング状態にできる。この結果、強誘電体キャパシタに書き込まれたデータを確実にラッチ回路に戻すことができる。
請求項７の半導体集積回路では、フローティング防止回路は、一端が第１回路ブロックの出力に接続され、他端が接続ノードに接続されるＣＭＯＳスイッチを有している。ＣＭＯＳスイッチは、スイッチ制御信号の活性化中にオンし、第１回路ブロックの出力レベルを第２回路ブロックに伝達する。また、ＣＭＯＳスイッチは、スイッチ制御信号の非活性化中にオフし、第１回路ブロックの出力レベルの第２回路ブロックに伝達されることを禁止する。すなわち、第１回路ブロックの出力と接続ノードとは、低電力モード中に電気的に遮断される。したがって、低電力モードから通常動作モードへの切り換え時に、第１回路ブロックのラッチ回路の出力ノードを完全にフローティング状態にできる。この結果、強誘電体キャパシタに書き込まれたデータを確実にラッチ回路に戻すことができる。
請求項８の半導体集積回路では、第１回路ブロックは、ラッチ回路、一対の第１強誘電体キャパシタおよび一対の第２強誘電体キャパシタを有している。ラッチ回路は、２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が仮想電源線に接続されている。第１強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続され、中間ノードがバッファ回路の一方の入力に接続されている。第２強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続され、中間ノードがバッファ回路の他方の入力に接続されている。
プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成する。第１および第２プレート線の電圧変化により、電源の遮断前にラッチ回路に保持されているデータは、第１強誘電体キャパシタ対および第２強誘電体キャパシタ対の残留分極として保持される。残留分極状態は、電源が遮断されても残る。すなわち、第１回路ブロックは、不揮発性ラッチ回路として動作する。
この後、電源が遮断されたラッチ回路の出力は、フローティング状態になる。しかし、通常動作モードから低電力モードへの切り換えによって、第２回路ブロックの入力は、第１電圧線に接続され、フローティング状態になることが防止される。このように、低電力モード中に電源が遮断されるラッチ回路と、第２回路ブロックとが順次接続される半導体集積回路においても、低電力モード中における第２回路ブロックの貫通電流および誤動作は、防止される。
プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、第１および第２強誘電体キャパシタ対の残留分極値に応じた電圧が、ラッチ回路入力および出力に発生する。電源の遮断前にラッチ回路に保持されているデータは、再びラッチ回路に保持される。ラッチ回路は、保持しているデータを第２回路ブロックに出力する。
請求項９の半導体集積回路では、プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、スイッチ制御信号が非活性化される前に第１および第２プレート電圧信号を所定の期間低レベルから高レベルに変化させる。このため、ラッチ回路に保持されているデータは、強誘電体キャパシタの残留分極として確実に書き込まれ、電源の遮断後も保持される。
請求項１０の半導体集積回路では、第１回路ブロックは、ラッチ回路および一対の強誘電体キャパシタを有している。ラッチ回路は、２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が仮想電源線に接続されている。強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続され、中間ノードがバッファ回路の一方の入力に接続されている。
プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成する。第１プレート線の電圧変化により、電源の遮断前にラッチ回路に保持されているデータは、強誘電体キャパシタ対の残留分極として保持される。残留分極状態は、電源が遮断されても残る。すなわち、第１回路ブロックは、不揮発性ラッチ回路として動作する。
この後、電源が遮断されたラッチ回路の出力は、フローティング状態になる。しかし、通常動作モードから低電力モードへの切り換えによって、第２回路ブロックの入力は、第１電圧線に接続され、フローティング状態になることが防止される。このように、低電力モード中に電源が遮断されるラッチ回路と、第２回路ブロックとが順次接続される半導体集積回路においても、低電力モード中における第２回路ブロックの貫通電流および誤動作は、防止される。
プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、強誘電体キャパシタ対の残留分極値に応じた電圧が、ラッチ回路入力および出力に発生する。電源の遮断前にラッチ回路に保持されているデータは、再びラッチ回路に保持される。ラッチ回路は、保持しているデータを第２回路ブロックに出力する。
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。以降の説明では、信号線名と、その信号線に伝達される信号名とを同じ符号で表す場合がある。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この実施形態は、請求項１〜請求項６に対応している。この半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。
半導体集積回路は、スイッチ制御回路１０、プレート電圧発生回路１２、スリープスイッチ（第１スイッチ）１４、第１回路ブロック１６、フローティング防止回路１８および第２回路ブロック２０を有している。
スイッチ制御回路１０は、半導体集積回路の動作モードに応じてスリープ信号（スイッチ制御信号）ＳＬＰを出力する。スリープ信号ＳＬＰは、通常動作モード中に低レベルに保持され（活性化）、低電力モードであるスリープモード中に高レベルに保持される（非活性化）。
プレート電圧発生回路１２は、半導体集積回路が通常動作モードからスリープモードに切り替わるとき、およびスリープモードから通常動作モードに切り替わるときに、第１プレート線ＰＬ１にパルス状の第１プレート電圧信号ＰＬ１を生成する。
スリープスイッチ１４は、ソース、ドレインおよびゲートが通常電源線ＶＤＤ、仮想電源線ＶＶＤＤおよびスリープ信号ＳＬＰの信号線にそれぞれ接続されたｐＭＯＳトランジスタ（第１導電型のトランジスタ）で構成されている。スリープスイッチ１４は、通常動作モード中に低レベルのスリープ信号ＳＬＰを受けてオンし、スリープモード中に高レベルのスリープ信号ＳＬＰを受けてオフする。スリープスイッチ１４のオンにより、仮想電源線ＶＶＤＤは通常電源線ＶＤＤに接続される。ここで、通常電源線ＶＤＤには、常に電源電圧が供給されている。電源電圧は、外部端子を介して半導体集積回路の外部から供給されてもよく（外部電源電圧）、外部電源電圧を半導体集積回路内で降圧して生成されてもよい。
第１回路ブロック１６は、不揮発性ラッチ回路として機能する。第１回路ブロック１６は、電源端子に仮想電源線ＶＶＤＤを介して電源電圧を受けているときに、クロック信号ＣＫ、ＣＫＸに同期して入力信号ＩＮ１をラッチする。
フローティング防止回路１８は、スリープ信号ＳＬＰが低レベルのときに第１回路ブロック１６にラッチされた信号（出力信号ＯＵＴ１）を第２回路ブロック２０に転送する。フローティング防止回路１８は、スリープ信号ＳＬＰが高レベルのときに第２ブロック回路２０の入力ＩＮ２を高レベルに固定する。フローティング防止回路１８の電源端子は、通常電源線ＶＤＤ、接地線ＶＳＳにそれぞれ直接接続されている。すなわち、フローティング防止回路１８は、スリープ信号ＳＬＰに依存せず常に動作する。
第２回路ブロック２０は、例えば、デコーダ等の機能を有している。第２回路ブロック２０は、入力信号ＩＮ２および図示しない他の入力信号に応じて動作する。第２回路ブロック２０の電源端子は、通常電源線ＶＤＤ、接地線ＶＳＳにそれぞれ直接接続されている。すなわち、第２回路ブロック２０は、スリープ信号ＳＬＰに依存せず常に動作する。
図２は、図１に示した第１回路ブロック１６、フローティング防止回路１８および第２回路ブロック２０の詳細を示している。以下、第１回路ブロック１６を不揮発性ラッチ回路１６とも称する。
不揮発性ラッチ回路１６は、２つのＣＭＯＳインバータ（バッファ回路）１６ａ、１６ｂの入力と出力とを互いに接続したラッチ回路１６ｃ、一対の強誘電体キャパシタＦＣ１、ＦＣ２、およびＣＭＯＳスイッチ１６ｆ、１６ｇを有している。ＣＭＯＳインバータ１６ａ、１６ｂを構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの基板は、それぞれ通常電源線ＶＤＤおよび接地線ＶＳＳに接続されている。
強誘電体キャパシタＦＣ１は、一端がＣＭＯＳインバータ１６ａの入力ノードＮに接続され、他端がプレート線ＰＬ１に接続されている。強誘電体キャパシタＦＣ２は、一端がＣＭＯＳインバータ１４ｂの入力ノードＮＸに接続され、他端がプレート線ＰＬ１に接続されている。強誘電体キャパシタＦＣ１、ＦＣ２に付加した矢印の向きは、分極状態を示している。矢印の先端側の電極は、正にチャージされている。
ＣＭＯＳスイッチ１６ｆは、不揮発性ラッチ回路１６の入力ＩＮ１をＣＭＯＳインバータ１６ａの入力ノードＮに接続する。ＣＭＯＳスイッチ１６ｆは、クロック信号ＣＫが低レベル（＝クロック信号ＣＫＸが高レベル）のときにオンする。ＣＭＯＳスイッチ１６ｇは、ＣＭＯＳインバータ１６ｂの出力をＣＭＯＳインバータ１６ａの入力に接続する。ＣＭＯＳスイッチ１６ｇは、クロック信号ＣＫが高レベル（＝クロック信号ＣＫＸが低レベル）のときにオンする。
不揮発性ラッチ回路１６は、通常動作モードからスリープモードに切り替わるときに、ラッチ回路１６ｃに保持されているデータを強誘電体キャパシタＦＣ１、ＦＣ２に待避する（ストア動作）。強誘電体キャパシタＦＣ１、ＦＣ２の分極状態は、ストア動作により互いに逆向きになる。データを強誘電体キャパシタＦＣ１、ＦＣ２の残留分極として保持することで、電源電圧の供給が停止するスリープモード中も、データの消失が防止される。また、不揮発性ラッチ回路１６は、スリープモードから通常動作モードに切り替わるときに、強誘電体キャパシタＦＣ１、ＦＣ２の残留分極をデータとしてラッチ回路１６ｃに転送する（リコール動作）。
フローティング防止回路１８は、縦続接続されたクロックトインバータ１８ａおよびＣＭＯＳインバータ１８ｂと、ｎＭＯＳトランジスタ１８ｃ（第２導電型のトランジスタ、フローティング防止スイッチ）とを有している。
クロックトインバータ１８ａは、スリープ信号ＳＬＰの活性化（低レベル）を受けてオンし、第１回路ブロック１６の出力ＯＵＴ１をインバータ１８ｃを介して第２回路ブロック２０の入力ＩＮ２に接続する（通常動作モード）。クロックトインバータ１８ａは、スリープ信号ＳＬＰの非活性化（高レベル）を受けてオフし、出力ＯＵＴ１と入力ＩＮ２との接続を遮断する（スリープモード）。
ｎＭＯＳトランジスタ１８ｃは、ソースが接地線ＶＳＳ（第１電圧線）に接続され、ドレインがクロックインバータ１８ａの出力（第１回路ブロック１６と第２回路ブロック２０との接続ノード）に接続され、ゲートでスリープ信号ＳＬＰを受けている。ｎＭＯＳトランジスタ１８ｃは、スリープ信号ＳＬＰの活性化（低レベル）をゲートで受けたときにオフし、ＣＭＯＳインバータ１８ｂの入力ノードと接地線ＶＳＳの接続を解除する（通常動作モード）。ｎＭＯＳトランジスタ１８ｃは、スリープ信号ＳＬＰの非活性化（高レベル）をゲートで受けたときにオンし、ＣＭＯＳインバータ１８ｂの入力を低レベルに固定する（スリープモード）。
第２回路ブロック２０は、上述したようにデコーダ等の機能を有している。第２回路ブロック２０は、入力信号ＩＮ２を初段のＣＭＯＳインバータ２０ａで受けている。
なお、スリープスイッチ１４であるｐＭＯＳトランジスタは、第１閾値電圧を有し、第１回路ブロック１６内のｐＭＯＳトランジスタは、第１閾値電圧より低い第２閾値電圧を有する。第２回路ブロック２０のｐＭＯＳトランジスタは、第２閾値電圧より高い第３閾値電圧を有する。第１閾値電圧と、第３閾値電圧は同じでもよい。また、第１回路ブロック１６内のｎＭＯＳトランジスタの閾値電圧は、第２回路ブロック２０内のｎＭＯＳトランジスタの閾値電圧より低い。すなわち、この半導体集積回路は、ＭＴＣＭＯＳ技術を採用している。閾値電圧の低いトランジスタを有する回路ブロックの電源端子をスリープモード中に電源線に非接続することで、スリープモード中の消費電力が削減される。また、通常動作時には、低い閾値電圧を生かして高速動作させることができる。
図３は、強誘電体キャパシタＦＣ１、ＦＣ２の分極動作の概要を示している。
図において、横軸は、各強誘電体キャパシタＦＣ１、ＦＣ２の両端に印加される電圧Ｖを示し、縦軸は、各強誘電体キャパシタＦＣ１、ＦＣ２の分極電荷Ｑを示している。電圧Ｖは、ノードＮ、ＮＸを基準とするときの第１プレート線ＰＬ１の電圧である。
まず、ラッチ回路１６ｃに保持されているデータを強誘電体キャパシタＦＣ１、ＦＣ２に書き込むストア動作を説明する。この例では、ノードＮ、ＮＸは、低レベル、高レベルであるとする。第１プレート電圧信号ＰＬ１が低レベルのとき、強誘電体キャパシタＦＣ１の両端の電圧差は０Ｖである。このため、強誘電体キャパシタＦＣ１の特性は、点Ｂまたは点Ｄに位置する。強誘電体キャパシタＦＣ２の両端の電圧差は、負である。このため、強誘電体キャパシタＦＣ２の特性は、点Ａに位置する。
第１プレート電圧信号ＰＬ１が高レベルに変化すると、強誘電体キャパシタＦＣ１の両端の電圧差は、正になる。このため、強誘電体キャパシタＦＣ１の特性は、点Ｃに移動する。一方、強誘電体キャパシタＦＣ２の両端の電圧差は、０Ｖになる。このため、強誘電体キャパシタＦＣ２の特性は、点Ｂに移動する。
第１プレート電圧信号ＰＬ１が再び低レベルに変化すると、強誘電体キャパシタＦＣ１の両端の電圧差は０Ｖになる。このため、強誘電体キャパシタＦＣ１の特性は、点Ｃから点Ｄに移動する。強誘電体キャパシタＦＣ２の両端の電圧差は、負になる。このため、強誘電体キャパシタＦＣ２の特性は、点Ｂから点Ａに移動する。この時点で、ラッチ回路１６ｃに保持されているデータは、電源電圧の供給が停止しても、強誘電体キャパシタＦＣ１、ＦＣ２に残留分極として保持される。すなわち、データを保持するための電力はゼロである。
半導体集積回路が、外部からのコマンド信号等によりスリープモードに入り、スリープ信号ＳＬＰが低レベルから高レベルに変化すると、不揮発性ラッチ回路１６への電源電圧の供給が停止され、ラッチ回路１６ｃに保持されているデータは消失する。ノードＮ、ＮＸは、フローティング状態になり、徐々に接地電圧ＶＳＳまで変化する。第１プレート電圧信号ＰＬ１は低レベルに保持される。このため、各強誘電体キャパシタＦＣ１、ＦＣ２の両端の電圧差は、０Ｖになり、強誘電体キャパシタＦＣ１、ＦＣ２の特性は、点Ｄ、点Ｂに位置する。すなわち、強誘電体キャパシタＦＣ１、ＦＣ２は、論理”０”、論理”１”をそれぞれ消失することなく記憶できる。
次に、強誘電体キャパシタＦＣ１、ＦＣ２に保持されているデータをラッチ回路１６ｃに戻すリコール動作を説明する。
不揮発性ラッチ回路１６への電源電圧の供給が停止した状態で、第１プレート電圧信号ＰＬ１が高レベルに変化すると、強誘電体キャパシタＦＣ１、ＦＣ２の特性は、ともに点Ｃに移動する。このとき、ノードＮの電圧は、強誘電体キャパシタＦＣ１の残留分極値Ｑ１に応じた電圧に変化する。ノードＮＸの電圧は、強誘電体キャパシタＦＣ２の残留分極値Ｑ２に応じた電圧に変化する。
電源電圧ＶＤＤが３．３Ｖ、強誘電体キャパシタＦＣ１、ＦＣ２の点Ｄ、点Ｂでの平均容量をそれぞれ５０ｆＦ、２００ｆＦ、ノードＮ、ＮＸの寄生容量を５ｆＦとするとき、ノードＮ、ＮＸの電圧は、容量カップリング効果によりそれぞれ３Ｖ、３．２Ｖになる。
次に、スリープモードを解除するためにスリープ信号ＳＬＰが低レベルに変化する。スリープ信号ＳＬＰの変化によりラッチ回路１６ｃに電源電圧が供給される。ラッチ回路１６ｃは、ノードＮ、ＮＸの電圧差を増幅し、スリープモード前に保持していたデータを復元する。
図４は、第１の実施形態の半導体集積回路の動作を示している。
まず、通常動作モードからスリープモードに移行する場合、通常動作モードにおいて、図１に示したプレート電圧発生回路１２は、スリープ信号ＳＬＰが非活性化される前（低レベル期間）に、第１プレート線ＰＬ１に高レベルのパルス信号を出力する（図４（ａ））。強誘電体キャパシタＦＣ１、ＦＣ２は、上述したように、ラッチ回路１６ｃにラッチされていたデータを保持する。
次に、スイッチ制御回路１０は、スリープ信号ＳＬＰを非活性化させ（高レベル）、半導体集積回路をスリープモードに移行する（図４（ｂ））。スリープスイッチ１４は、スリープ信号ＳＬＰに応じて電源線ＶＤＤと仮想電源線ＶＶＤＤとの接続を遮断する。不揮発性ラッチ回路１６への電源電圧の供給が遮断されることで、ノードＮ、ＮＸは、フローティング状態になり、徐々に接地電圧ＶＳＳに変化する（図４（ｃ））。
クロックトインバータ１８ａは、スリープ信号ＳＬＰの高レベルを受けて非活性化される。ｎＭＯＳトランジスタ１８ｃは、スリープ信号ＳＬＰの高レベルを受けてオンし、ＣＭＯＳインバータ１８ｂの入力を低レベルに固定する。このため、ＣＭＯＳインバータ１８ｂは、高レベルの信号ＩＮ２を第２回路ブロック２０に出力する（図４（ｄ））。この結果、第２回路ブロック２０の入力がフローティング状態になることが防止される。すなわち、スリープモード中に第２回路ブロック２０に貫通電流が流れることが防止される。あるいは、第２回路ブロック２０の入力に不定な入力レベルが与えられ、第２回路ブロック２０が誤動作することが防止される。この結果、スリープモード中に半導体集積回路の消費電力が増加することが防止される。
なお、第２回路ブロック２０がフローティング防止回路１８を介さずに不揮発性ラッチ回路１６に直接接続される場合、信号ＩＮ２のレベルは、図中に破線で示すように、フローティング状態になり、徐々に接地電圧ＶＳＳに変化する（図４（ｅ））。このとき、第２回路ブロック２０の初段のインバータ２０ａに貫通電流が流れる。
スリープモードから通常動作モードに復帰する場合、第１プレート電圧信号ＰＬ１は、スリープ信号ＳＬＰが高レベルの期間に高レベルに変化する（図４（ｆ））。ノードＮ、ＮＸは、上述したように、強誘電体キャパシタＦＣ１、ＦＣ２の残留分極値に応じた電圧に変化する（図４（ｇ））。この際、クロックトインバータ１８ａにより、ノードＮＸは、ｎＭＯＳトランジスタ１８ｃのドレインに電気的に接続されていない。このため、リコール動作時に、ラッチ回路１６ｃの出力ノードＮＸを完全にフローティング状態にできる。この結果、強誘電体キャパシタＦＣ２の残留分極値に対応する電圧を、高い精度でノードＮＸに発生させることができる。換言すれば、書き込まれたデータを確実にラッチ回路に戻すことができる。
次に、第１プレート電圧信号ＰＬ１の高レベル期間中に、スリープ信号ＳＬＰが活性化（低レベル）される（図４（ｈ））。スリープスイッチ１４は、スリープ信号ＳＬＰに応じて仮想電源線ＶＶＤＤを電源線ＶＤＤに接続する。不揮発性ラッチ回路１６に電源電圧が供給されることで、ラッチ回路１６ｃは、ノードＮ、ＮＸの電圧差を増幅し、スリープモード前に保持していたデータを復元する（図４（ｉ））。
ｎＭＯＳトランジスタ１８ｃは、スリープ信号ＳＬＰの低レベルを受けてオフする。クロックトインバータ１８ａは、スリープ信号ＳＬＰの低レベルを受けて活性化され、不揮発性ラッチ回路１６の出力を第２回路ブロック２０に伝達する（図４（ｊ））。この後、第１プレート電圧信号ＰＬ１が低レベルに変化し、通常動作モードの動作が開始される（図４（ｋ））。
図５は、発明者が、本発明前に提案した半導体集積回路を示している。
この例では、フローティング防止回路は、プルダウン抵抗で構成されている。プルダウン抵抗には、通常動作モードおよびスリープモードにかかわらず常に所定の電流が流れる。このため、特に、スリープモードにおいて消費電力の削減の妨げになる。また、第１回路ブロックに図２に示したような強誘電体キャパシタを有する不揮発性ラッチ回路が形成される場合、ノードＮＸは、プルダウン抵抗を介して常に接地線ＶＳＳに接続される。すなわち、ノードＮＸは、スリープモード中に完全なフローティング状態でない。このため、リコール動作において、第１プレート電圧信号ＰＬ１が高レベルに変化した際、ノードＮ、ＮＸの電圧差が十分に開かないおそれがあり、データが正常に復元されないおそれがある。
以上、第１の実施形態では、スリープ信号ＳＬＰに同期して動作するｎＭＯＳトランジスタ１８ｃが、第１回路ブロック１６の出力を第２回路ブロック２０の入力に接続する接続ノードと、接地線ＶＳＳとの間に配置されている。換言すれば、第１回路ブロック１６のラッチ回路１６ｃに電源電圧ＶＤＤが供給されないとき、ｎＭＯＳトランジスタ１８ｃはオンする。このため、通常動作モードからスリープモードへの切り換え制御に同期して、上記接続ノードを接地線ＶＳＳに接続できる。したがって、第１回路ブロック１６に電源電圧が供給されなくても、第２回路ブロック２０の入力がフローティングになることを防止できる。この結果、第２回路ブロック２０の初段のインバータ２０ａに貫通電流が流れることが防止される。また、インバータ２０ａが不定の入力レベルを受けて誤動作することが防止される。この結果、スリープモードにおいて、消費電力が増加することを防止できる。
スリープスイッチ１４をｐＭＯＳトランジスタで形成し、フローティング防止スイッチ１８ｃをｎＭＯＳトランジスタで形成することで、１つのスリープ信号ＳＬＰのみで、第１回路ブロック１６とフローティング防止回路１８をともに制御できる。また、フローティング防止回路１８は、ｎＭＯＳトランジスタ１８ｃを含む簡易な回路で構成できる。このため、信号線の配線領域および回路の配置領域を最小限にでき、半導体集積回路のチップサイズが増加することを防止できる。
ｎＭＯＳトランジスタ１８ｃは、通常動作モード中にスリープ信号ＳＬＰの活性化を受けてオフし、インバータ１８ｂの入力ノードをフローティング状態にする。このため、通常動作モード中にラッチ回路１６ｃから出力されるデータ信号は、第２回路ブロック２０に迅速かつ確実に伝達される。
不揮発性ラッチ回路１６に強誘電体キャパシタＦＣ１、ＦＣ２を形成することで、ラッチ回路に保持されているデータを、電源電圧の供給が停止するスリープモード中に、強誘電体キャパシタの残留分極として確実に保持できる。データの保持に電源が不要なため、半導体集積回路の消費電力をさらに削減できる。
ラッチ回路１６ｃの出力ＯＵＴ１を受けるクロックトインバータ１８ａをフローティング防止回路１８に形成することで、スリープモード中にノードＮＸとｎＭＯＳトランジスタ１８ｃのドレインとを電気的に遮断できる。このため、リコール動作時に、ラッチ回路１６ｃの出力ノードＮＸを完全にフローティング状態にできる。この結果、強誘電体キャパシタＦＣ１、ＦＣ２に書き込まれたデータを確実にラッチ回路に戻すことができる。
図６は、本発明の第２の実施形態を示している。この実施形態は、請求項１〜請求項６に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１回路ブロック１６は、仮想接地線（仮想電源線）ＶＶＳＳを介して接地線（通常電源線）ＶＳＳに接続されている。仮想接地線ＶＶＳＳは、スリープスイッチ２２を介して接地線ＶＳＳに接続されている。その他の構成は、第１の実施形態と同一である。
スリープスイッチ２２は、スリープ信号ＳＬＰを反転するインバータおよびスリープ信号ＳＬＰの反転信号をゲートで受けるｎＭＯＳトランジスタで構成されている。ｎＭＯＳトランジスタのソース、ドレインは、接地線ＶＳＳ、仮想接地線ＶＶＳＳにそれぞれ接続されている。
図７は、図６に示した第１回路ブロック１６（不揮発性ラッチ回路１６）、フローティング防止回路１８および第２回路ブロック２０の詳細を示している。
ラッチ回路１６ｃのＣＭＯＳインバータ１６ａ、１６ｂにおけるｎＭＯＳトランジスタのソースは、仮想接地線ＶＶＳＳに接続されている。その他の構成は第１の実施形態と同じである。
以上、第２の実施形態においても上述した第１の実施形態と同様の効果を得ることができる。
図８は、本発明の第３の実施形態を示している。この実施形態は、請求項１、請求項２、請求項６，請求項８および請求項９に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のプレート電圧発生回路１２および第１回路ブロック１６の代わりに、プレート電圧発生回路２４および第１回路ブロック２６が形成されている。その他の構成は、第１の実施形態と同一である。
プレート電圧発生回路２４は、第１プレート電圧信号ＰＬ１だけでなく、第２プレート電圧信号ＰＬ２を生成する。
図９は、図８に示した第１回路ブロック（不揮発性ラッチ回路）２６、フローティング防止回路１８および第２回路ブロック２０の詳細を示している。
不揮発性ラッチ回路２６は、第１の実施形態の不揮発性ラッチ回路１６に強誘電体キャパシタＦＣ３、ＦＣ４が追加されて構成されている。すなわち、不揮発性ラッチ回路２６は、ＣＭＯＳインバータ１６ａ、１６ｂで構成されたラッチ回路１６ｃ、一対の第１強誘電体キャパシタＦＣ１、ＦＣ２、一対の第２強誘電体キャパシタＦＣ３、ＦＣ４、およびＣＭＯＳスイッチ１６ｆ、１６ｇを有している。
強誘電体キャパシタＦＣ３は、一端がＣＭＯＳインバータ１６ａの入力ノードＮ（中間ノード）に接続され、他端が第２プレート線ＰＬ２に接続されている。強誘電体キャパシタＦＣ４は、一端がＣＭＯＳインバータ１６ｂの入力ノードＮＸ（中間ノード）に接続され、他端が第２プレート線ＰＬ２に接続されている。
このように、強誘電体キャパシタＦＣ１、ＦＣ３および強誘電体キャパシタＦＣ２、ＦＣ４は、それぞれ第１プレート線ＰＬ１と第２プレート線ＰＬ２の間に直列に配置されている。
図１０は、強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４の分極動作の概要を示している。
まず、ノードＮ、ＮＸが低レベル、高レベルのときのストア動作を説明する。ストア動作では、第１および第２プレート電圧信号ＰＬ１、ＰＬ２は、スリープ信号ＳＬＰの非活性化前（低レベル期間中）に、それぞれ低レベル、高レベル、低レベルに順次変化する。すなわち、正のパルス信号が生成される。第１および第２プレート電圧信号ＰＬ１、ＰＬ２が低レベルのとき、上述した図３と同様に、強誘電体キャパシタＦＣ１、ＦＣ３の特性は、点Ｂまたは点Ｄに位置する。強誘電体キャパシタＦＣ２、ＦＣ４の特性は、点Ａに位置する。
第１および第２プレート電圧信号ＰＬ１、ＰＬ２が高レベルに変化すると、強誘電体キャパシタＦＣ１、ＦＣ３の特性は、点Ｃに移動する。強誘電体キャパシタＦＣ２、ＦＣ４の特性は、点Ｂに移動する。
第１および第２プレート電圧信号ＰＬ１、ＰＬ２が再び低レベルに変化すると、強誘電体キャパシタＦＣ１、ＦＣ３の特性は、点Ｃから点Ｄに移動する。強誘電体キャパシタＦＣ２、ＦＣ４の特性は、点Ｂから点Ａに移動する。この時点で、ラッチ回路１６ｃに保持されているデータは、強誘電体キャパシタ対ＦＣ１、ＦＣ３および強誘電体キャパシタ対ＦＣ２、ＦＣ４に残留分極として保持される。
半導体集積回路がスリープモードに入り、スリープ信号ＳＬＰが低レベルから高レベルに変化すると、不揮発性ラッチ回路１６への電源電圧の供給が停止され、ラッチ回路１６ｃに保持されているデータは消失する。ノードＮ、ＮＸは、フローティング状態になり、徐々に接地電圧ＶＳＳまで変化する。第１および第２プレート電圧信号ＰＬ１、ＰＬ２は、低レベルに保持される。このため、各強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４の電圧差は、０Ｖになる。したがって、スリープモード中に、強誘電体キャパシタＦＣ１、ＦＣ３および強誘電体キャパシタＦＣ２、ＦＣ４の特性は、点Ｄ、点Ｂにそれぞれ位置する。すなわち、強誘電体キャパシタＦＣ１、ＦＣ３および強誘電体キャパシタＦＣ２、ＦＣ４は、論理”０”、論理”１”をそれぞれ消失することなく記憶する。
スリープモードから通常動作モードに復帰する際のリコール動作では、不揮発性ラッチ回路１６への電源電圧の供給が停止した状態で、第２プレート電圧信号ＰＬ２を低レベルに保持したまま、第１プレート電圧信号ＰＬ１が高レベルに変化する。このとき、強誘電体キャパシタＦＣ１、ＦＣ２は、ストア動作と同じ正の電圧を受ける。このため、強誘電体キャパシタＦＣ１、ＦＣ２の特性は、点Ｄ、点Ｂからそれぞれ点Ｃに移動する。ノードＮには、残留分極値Ｑ１に応じた電荷が発生し、ノードＮＸには、残留分極値Ｑ２に応じた電荷が発生する。なお、強誘電体キャパシタＦＣ１、ＦＣ２の容量値は、残留分極値Ｑ１、Ｑ２に対応するため、ＦＣ１＜ＦＣ２になる。
第２プレート線ＰＬ２を接地した状態で第１プレート線ＰＬ１が高レベルに変化するため、強誘電体キャパシタＦＣ３、ＦＣ４は、ストア動作とは逆に負の電圧を受ける。強誘電体キャパシタＦＣ３、ＦＣ４の特性は、点Ｄ、点Ｂからそれぞれ点Ａに移動する。このため、ノードＮには、残留分極値Ｑ３に応じた電荷が発生し、ノードＮＸには、残留分極値Ｑ４に応じた電荷が発生する。なお、強誘電体キャパシタＦＣ３、ＦＣ４の容量値は、残留分極値に対応するため、ＦＣ４＜ＦＣ３になる。
第１プレート線ＰＬ１の高レベル期間中に、スリープ信号ＳＬＰが活性化され（低レベルから高レベルに変化）、ラッチ回路１６ｃが活性化される。ラッチ回路１６ｃは、第１の実施形態と同様に、残留分極値に応じて変化するノードＮ、ＮＸの電圧レベルをラッチする。
図１１は、上述したストア動作後の不揮発性ラッチ回路２６の容量の等価回路を示している。
この例では、強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４の分極状態に対応する平均容量は、それぞれ５０ｆＦ、２００ｆＦ、２００ｆＦ、５０ｆＦとする。第２プレート線ＰＬ２を接地したときのノードＮ、ＮＸの寄生容量は、５ｆＦとする。リコール動作での第１プレート電圧信号ＰＬ１の高レベル電圧をＶＤＤとすると、ノードＮ、ＮＸの電圧ＶＮ、ＶＮＸは、それぞれ式（１）、（２）で表せる。
ＶＮ＝ＶＤＤ×５０ｆＦ／（５ｆＦ＋５０ｆＦ＋２００ｆＦ）  ‥‥‥（１）
ＶＮＸ＝ＶＤＤ×２００ｆＦ／（５ｆＦ＋５０ｆＦ＋２００ｆＦ）  ‥‥（２）
電源電圧ＶＤＤが３．３Ｖの場合、電圧ＶＮ、ＶＮＸは、それぞれ０．６５Ｖ、２．５９Ｖになる。すなわち、リコール動作において、第１プレート電圧信号ＰＬ１が低レベルから高レベルに変化した後のノードＮ、ＮＸの電圧差は（上述した図４（ｆ）に対応）、１．９４Ｖになる。このため、スリープモードを解除するためにスリープ信号ＳＬＰが低レベルに変化し、ラッチ回路１６ｃに電源電圧が供給されるときに、ラッチ回路１６ｃは、ノードＮ、ＮＸの電圧差を容易に増幅できる。換言すれば、不揮発性ラッチ回路２６に二組の強誘電体キャパシタ対ＦＣ１・ＦＣ３、ＦＣ２・ＦＣ４を形成することで、リコール動作によりデータを確実に復元できる。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、強誘電体キャパシタＦＣ２、ＦＣ３（一対の第１強誘電体キャパシタ）および強誘電体キャパシタＦＣ２、ＦＣ４（一対の第２強誘電体キャパシタ）をそれぞれ第１プレート線ＰＬ１および第２プレート線ＰＬ２の間に直列に接続し、その中間ノードをそれぞれＣＭＯＳインバータ１６ａ、１６ｂの入力に接続した。このため、容量分割によりノードＮ、ＮＸのオフセット電圧を大きくでき、電源の遮断前にラッチ回路１６ｃに保持されていたデータをさらに確実に復元できる。
図１２は、本発明の第４の実施形態を示している。この実施形態は、請求項１、請求項２および請求項７〜請求項９に対応している。第１〜第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第３の実施形態のフローティング防止回路１８の代わりにフローティング防止回路１９が形成されている。第１回路ブロック２６は、仮想接地線ＶＶＳＳを介して接地線ＶＳＳに接続されている。仮想接地線ＶＶＳＳは、スリープスイッチ２２を介して接地線ＶＳＳに接続されている。その他の構成は、第３の実施形態と同一である。
図１３は、図１２に示した第１回路ブロック（不揮発性ラッチ回路）２６、フローティング防止回路１９および第２回路ブロック２０の詳細を示している。
ラッチ回路１６ｃのＣＭＯＳインバータ１６ａ、１６ｂにおけるｎＭＯＳトランジスタのソースは、仮想接地線ＶＶＳＳに接続されている。フローティング防止回路１９は、第３の実施形態（図９）のクロックトインバータ１８ａの代わりにＣＭＯＳスイッチ１９ａを有している。ＣＭＯＳスイッチ１９ａは、スリープ信号ＳＬＰの活性化（低レベル）を受けてオンし（通常動作モード）、スリープ信号ＳＬＰの非活性化（高レベル）を受けてオフする（スリープモード）。その他の構成は第３の実施形態と同じである。
以上、第４の実施形態においても上述した第１および第３の実施形態と同様の効果を得ることができる。
図１４は、本発明の第５の実施形態の要部を示している。この実施形態は、請求項１、請求項２、請求項６および請求項１０に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第３の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）２８が形成されている。その他の構成は、第１の実施形態と同一である。
不揮発性ラッチ回路２８は、第３の実施形態の第１回路ブロック２６からノードＮに接続された強誘電体キャパシタＦＣ１、ＦＣ３を削除して構成されている。このため、不揮発性ラッチ回路２８の面積は、第３の実施形態に比べて小さくなる。
この実施形態では、ストア動作において、第１および第２プレート電圧信号ＰＬ１、ＰＬ２がそれぞれ所定の期間高レベルに変化し、ラッチ回路１６ｃに保持されているデータは、ノードＮＸに接続された強誘電体キャパシタＦＣ２、ＦＣ４に書き込まれる。
リコール動作において、第２プレート線ＰＬ２を接地した状態で、第１プレート電圧信号ＰＬ１が所定の期間高レベルに変化する。ノードＮＸは、強誘電体キャパシタＦＣ２、ＦＣ４の残留分極値に応じた電圧に変化する。ラッチ回路１６ｃは、スリープ信号ＳＬＰの低レベルへの変化により活性化される。ラッチ回路１６ｃのＣＭＯＳインバータ１６ｂは、ノードＮＸの電圧を入力で受け、動作を開始する。そして、ラッチ回路１６ｃは、ストア動作前に保持していたデータを復元する。
以上、第５の実施形態においても上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不揮発性ラッチ回路２８の面積を小さくできる。
図１５は、本発明の第６の実施形態の要部を示している。この実施形態は、請求項１、請求項２、請求項６および請求項１０に対応している。第１〜第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第４の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）２８が形成されている。その他の構成は、第１の実施形態と同一である。
この実施形態においても上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不揮発性ラッチ回路２８の面積を小さくできる。
図１６は、本発明の第７の実施形態の要部を示している。この実施形態は、請求項１、請求項２、請求項６および請求項１０に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第３の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）３０が形成されている。その他の構成は、第３の実施形態と同一である。
不揮発性ラッチ回路３０は、第３の実施形態の第１回路ブロック２６からノードＮＸに接続された強誘電体キャパシタＦＣ２、ＦＣ４を削除して構成されている。このため、不揮発性ラッチ回路３０の面積は、第３の実施形態に比べて小さくなる。
この実施形態においても上述した第１、第３および第５の実施形態と同様の効果を得ることができる。
図１７は、本発明の第８の実施形態の要部を示している。この実施形態は、請求項１、請求項２、請求項６および請求項１０に対応している。第１〜第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第４の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）３０が形成されている。その他の構成は、第４の実施形態と同一である。
この実施形態においても上述した第１、第３および第５の実施形態と同様の効果を得ることができる。
図１８は、本発明の第９の実施形態の要部を示している。この実施形態は、請求項１、請求項２および請求項７に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第１の実施形態のフローティング防止回路１８の代わりに、フローティング防止回路３２が形成されている。その他の構成は、第４の実施形態と同一である。
フローティング防止回路３２は、図２に示したクロックトインバータ１８ａの代わりにＣＭＯＳスイッチ３２ａを有している。ＣＭＯＳスイッチ３２ａは、スリープ信号ＳＬＰの活性化（低レベル）を受けてオンし（通常動作モード）、スリープ信号ＳＬＰの非活性化（高レベル）を受けてオフする（スリープモード）。
この実施形態においても上述した第１の実施形態と同様の効果を得ることができる。
図１９は、本発明の第１０の実施形態の要部を示している。この実施形態は、請求項１、請求項２および請求項６に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第１の実施形態の第１回路ブロック１６の代わりに、第１回路ブロック（不揮発性ラッチ回路）３４が形成されている。その他の構成は、第１の実施形態と同一である。
不揮発性ラッチ回路３４は、図２に示した不揮発性ラッチ回路１６にパルス生成回路３４ａおよびｎＭＯＳトランジスタ３４ｂ、３４ｃを付加して構成されている。パルス生成回路３４ａは、スリープ信号ＳＬＰの立ち上がりエッジに同期してパルス信号ＳＬＰＰを生成する。
ｎＭＯＳトランジスタ３４ｂは、ソース、ドレインがノードＮ、接地線ＶＳＳにそれぞれ接続され、ゲートでパルス信号ＳＬＰＰを受けている。ｎＭＯＳトランジスタ３４ｃは、ソース、ドレインがノードＮＸ、接地線ＶＳＳにそれぞれ接続され、ゲートでパルス信号ＳＬＰＰを受けている。
図２０は、第１０の実施形態の半導体集積回路の動作を示している。第１の実施形態（図４）と同じ動作については、説明を省略する。
この実施形態では、通常動作モードからスリープモードへの切り換え時に、パルス信号ＳＬＰＰが生成される（図２０（ａ））。ｎＭＯＳトランジスタ３４ｂ、３４ｃは、パルス信号ＳＬＰＰの高レベル期間にオンし、ノードＮ、ＮＸを接地線ＶＳＳに接続する。このため、ノードＮ、ＮＸの電圧は、スリープモードの開始時に迅速に０Ｖまで変化する（図２０（ｂ））。換言すれば、強誘電体キャパシタＦＣ１、ＦＣ２の両端の電圧差は、スリープモードの開始時に、迅速に０Ｖになる。ノードＮ、ＮＸが中間電圧になる期間が無くなるため、スリープモードの開始時に電源ノイズ等が発生しても、強誘電体キャパシタＦＣ１、ＦＣ２の残留分極値が変化することはない。
この実施形態においても上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スリープモードの開始時に、ノードＮ、ＮＸを強制的に接地線に接続することで、ノイズにより強誘電体キャパシタＦＣ１、ＦＣ２の残留分極値が変化することを防止できる。
なお、上述した実施形態では、ＣＭＯＳインバータ１６ａ、１６ｂを構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの基板を、それぞれ電源線ＶＤＤおよび接地線ＶＳＳに接続した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体基板の拡散層の構造が、ラッチアップを発生しない構造である場合、ＣＭＯＳインバータ１６ａ、１６ｂを構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの基板を、それぞれ仮想電源線ＶＶＤＤおよび仮想接地線ＶＶＳＳに接続してもよい。
なお、上述した第２〜第８の実施形態では、クロックトインバータ１８ａを有するフローティング防止回路１８を形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ＣＭＯＳスイッチ３２ａを有するフローティング防止回路３２を形成してもよい。
なお、上述した第１０の実施形態では、強誘電体キャパシタＦＣ１、ＦＣ２を有する不揮発性ラッチ回路３４に、パルス生成回路３４ａおよびｎＭＯＳトランジスタ３４ｂ、３４ｃを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４を有する不揮発性ラッチ回路２６（第３の実施形態、図９）に、パルス生成回路３４ａおよびｎＭＯＳトランジスタ３４ｂ、３４ｃを形成してもよい。あるいは、第５の実施形態の不揮発性ラッチ回路２８および第７の実施形態の不揮発性ラッチ回路３０にパルス生成回路３４ａおよびｎＭＯＳトランジスタ３４ｂ、３４ｃを形成してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  電源電圧が常時供給される通常電源線と、
仮想電源線と、
スイッチ制御信号の活性化に応答して前記通常電源線と前記仮想電源線とを接続する第１スイッチと、
通常動作モード中に前記スイッチ制御信号を活性化し、低電力モード中に前記スイッチ制御信号を非活性化するスイッチ制御回路と、
電源端子が前記仮想電源線に接続された第１回路ブロックと、
電源端子が前記通常電源線に接続された第２回路ブロックと、
前記第１回路ブロックの出力と前記第２回路ブロックの入力との間に配置されたフローティング防止回路とを備え、
前記フローティング防止回路は、前記スイッチ制御信号の非活性化を受けて前記第１回路ブロックの出力と前記第２回路ブロックの入力との接続ノードを第１電圧線に接続し、前記スイッチ制御信号の活性化を受けて前記接続ノードと前記第１電圧線との接続を遮断する第２スイッチを備えていることを特徴とする半導体集積回路。
（付記２）  付記１記載の半導体集積回路において、
前記第２スイッチは、
ソースが前記第１電圧線に接続され、ドレインが前記接続ノードに接続され、ゲートで前記スイッチ制御信号を受けるトランジスタであることを特徴とする半導体集積回路。
（付記３）  付記１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時、および前記低電力モードから前記通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とが互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
一端が前記バッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。
（付記４）  付記３記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。
（付記５）  付記３記載の半導体集積回路において、
前記プレート電圧発生回路は、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させ、
前記スイッチ制御回路は、前記第１プレート電圧信号の高レベル期間中に、前記スイッチ制御信号を活性化することを特徴とする半導体集積回路。
（付記６）  付記３記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、前記第１回路ブロックの出力と前記接続ノードとの間に配置されるクロックトインバータを備えていることを特徴とする半導体集積回路。
（付記７）  付記３記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、一端が前記第１回路ブロックの出力に接続され、他端が前記接続ノードに接続されるＣＭＯＳスイッチを備えていることを特徴とする半導体集積回路。
（付記８）  付記３記載の半導体集積回路において、
前記第１回路ブロックは、前記スイッチ制御信号の非活性化に応答して、前記バッファ回路の入力を、第１電圧線にそれぞれ接続する第３スイッチを備えていることを特徴とする半導体集積回路。
（付記９）  付記１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の他方の入力に接続された一対の第２強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。
（付記１０）  付記９記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１および第２プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。
（付記１１）  付記９記載の半導体集積回路において、
前記プレート電圧発生回路は、前記低電力モードから前記通常動作モードへの切り換え時に、前記第２プレート電圧信号を低レベルに保持した状態で、前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させ、
前記スイッチ制御回路は、前記第１プレート電圧信号の高レベル期間中に、前記スイッチ制御信号を活性化することを特徴とする半導体集積回路。
（付記１２）  付記９記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、前記第１回路ブロックの出力と前記接続ノードとの間に配置されるクロックトインバータを備えていることを特徴とする半導体集積回路。
（付記１３）  付記９記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、一端が前記第１回路ブロックの出力に接続され、他端が前記接続ノードに接続されるＣＭＯＳスイッチを備えていることを特徴とする半導体集積回路。
（付記１４）  付記９記載の半導体集積回路において、
前記第１回路ブロックは、前記スイッチ制御信号の非活性化に応答して、前記バッファ回路の入力を、第１電圧線にそれぞれ接続する第３スイッチを備えていることを特徴とする半導体集積回路。
（付記１５）  付記１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の強誘電体キャパシタを備えていることを特徴とする半導体集積回路。
（付記１６）  付記１記載の半導体集積回路において、
前記第１スイッチは、第１導電型のトランジスタで構成され、
前記第２スイッチは、第１導電型と極性が反対の第２導電型のトランジスタで構成されていることを特徴とする半導体集積回路。
（付記１７）  付記１記載の半導体集積回路において、
前記第１スイッチは、第１閾値電圧を有する第１導電型のトランジスタで構成され、
前記第１回路ブロックは、前記第１閾値電圧より低い第２閾値電圧を有する第１導電型のトランジスタを含み、
前記第２回路ブロックは、前記第２閾値電圧より高い第３閾値電圧を有する第１導電型のトランジスタを含んでいることを特徴とする半導体集積回路。
付記８および付記１４の半導体集積回路では、第３スイッチは、スイッチ制御信号の非活性化に応答して、バッファ回路の入力を第１電圧線にそれぞれ接続する。低電力モードの開始時に、強誘電体キャパシタの一端をそれぞれ強制的に第１電圧線に接続することで、ノイズにより強誘電体キャパシタの残留分極値が変化することを防止できる。
付記１６の半導体集積回路では、第１スイッチは、第１導電型のトランジスタで構成され、第２スイッチは、第１導電型と極性が反対の第２導電型のトランジスタで構成されている。このため、スイッチ制御信号が活性化されているときに、第１スイッチはオンし、第２スイッチはオフする。スイッチ制御信号が非活性化されているときに、第１スイッチはオフし、第２スイッチはオンする。したがって、１つのスイッチ制御信号のみで、第１および第２スイッチをともに制御できる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【発明の効果】
請求項１の半導体集積回路では、第１回路ブロックに電源電圧が供給されないときに、第２回路ブロックの入力がフローティングになることが防止される。したがって、第２回路ブロックに貫通電流が流れることが防止される。また、第２回路ブロックが不定の入力レベルを受けて誤動作することが防止される。この結果、低電力モードにおいて、消費電力が増加することを防止できる。
請求項２の半導体集積回路では、低電力モード中に第２回路ブロックの入力がフローティングになることを、簡易なスイッチで防止できる。
請求項３、請求項８および請求項１０の半導体集積回路では、第１回路ブロックに強誘電体キャパシタを形成することで、ラッチ回路に保持されているデータを、電源電圧の供給の停止中に、強誘電体キャパシタの残留分極として確実に保持できる。
請求項４および請求項９の半導体集積回路では、通常動作モードから低電力モードへの切り換え時に、ラッチ回路に保持されているデータを、強誘電体キャパシタの残留分極として確実に書き込み、電源の遮断後も保持することができる。すなわち、不揮発性ラッチ回路を構成できる。
請求項５の半導体集積回路では、低電力モードから通常動作モードへの切り換え時に、第１プレート電圧信号の高レベル期間中に、スイッチ制御信号を活性化することで、強誘電体キャパシタに保持されているデータを破壊することなくラッチ回路に再び書き込むことができる。
請求項６および請求項７の半導体集積回路では、低電力モードから通常動作モードへの切り換え時に、ラッチ回路の出力ノードを完全にフローティング状態にできる。この結果、強誘電体キャパシタに書き込まれたデータを確実にラッチ回路に戻すことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体集積回路を示すブロック図である。
【図２】第１の実施形態の要部を示す回路図である。
【図３】第１の実施形態における強誘電体キャパシタの分極動作の概要を示す特性図である。
【図４】第１の実施形態の半導体集積回路の動作を示すタイミング図である。
【図５】発明者が、本発明前に提案した半導体集積回路を示すブロック図である。
【図６】本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図７】第２の実施形態の要部を示す回路図である。
【図８】本発明の半導体集積回路の第３の実施形態を示すブロック図である。
【図９】第３の実施形態の要部を示す回路図である。
【図１０】第３の実施形態における強誘電体キャパシタの分極動作の概要を示す特性図である。
【図１１】第３の実施形態における不揮発性ラッチ回路の容量の等価回路図である。
【図１２】本発明の半導体集積回路の第４の実施形態を示すブロック図である。
【図１３】第４の実施形態の要部を示す回路図である。
【図１４】本発明の半導体集積回路の第５の実施形態の要部を示す回路図である。
【図１５】本発明の半導体集積回路の第６の実施形態の要部を示す回路図である。
【図１６】本発明の半導体集積回路の第７の実施形態の要部を示す回路図である。
【図１７】本発明の半導体集積回路の第８の実施形態の要部を示す回路図である。
【図１８】本発明の半導体集積回路の第９の実施形態の要部を示す回路図である。
【図１９】本発明の半導体集積回路の第１０の実施形態の要部を示す回路図である。
【図２０】第１０の実施形態の半導体集積回路の動作を示すタイミング図である。
【符号の説明】
１０  スイッチ制御回路
１２  プレート電圧発生回路
１４  スリープスイッチ
１６  第１回路ブロック（不揮発性ラッチ回路）
１６ａ、１６ｂ  ＣＭＯＳインバータ
１６ｃ  ラッチ回路
１６ｆ、１６ｇ  ＣＭＯＳスイッチ
１８  フローティング防止回路
１８ａ  クロックトインバータ
１８ｂ  ＣＭＯＳインバータ
１８ｃ  ｎＭＯＳトランジスタ
２０  第２回路ブロック
２２  スリープスイッチ
２４  プレート電圧発生回路
２６  第１回路ブロック（不揮発性ラッチ回路）
２６ｄ、２６ｅ  強誘電体キャパシタ
２８、３０  第１回路ブロック（不揮発性ラッチ回路）
３２  フローティング防止回路
３４  第１回路ブロック（不揮発性ラッチ回路）
ＣＫ、ＣＫＸ    クロック信号
ＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４    強誘電体キャパシタ
ＰＬ１    第１プレート線、第１プレート電圧信号
ＰＬ２    第２プレート線、第２プレート電圧信号
ＳＬＰ    スリープ信号
ＳＬＰＰ  パルス信号
ＶＤＤ    通常電源線
ＶＳＳ    接地線
ＶＶＤＤ  仮想電源線
ＶＶＳＳ  仮想接地線
【図１】
2004248143.tif 000003
【図２】
2004248143.tif 000004
【図３】
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【図４】
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【図５】
2004248143.tif 000007
【図６】
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【図７】
2004248143.tif 000009
【図８】
2004248143.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2004248143.tif 000016
【図１５】
2004248143.tif 000017
【図１６】
2004248143.tif 000018
【図１７】
2004248143.tif 000019
【図１８】
2004248143.tif 000020
【図１９】
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【図２０】
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