(57)【要約】【課題】素子形成領域に隣接したディープトレンチ内に充填された絶縁材と半導体基板との熱膨張係数差による熱歪みの発生が抑制された半導体装置、および、その製造方法を提供することを目的とする。【解決手段】半導体基板の素子分離領域５において素子形成領域４を囲むように設けられた、素子形成領域４に隣接する第１の溝６と、半導体基板の素子分離領域５における第１の溝６が設けられていない領域において第１の溝６に隣接して設けられた、第１の溝６よりも浅い第２の溝９と、第１の溝６内に充填されたシリコン酸化膜７およびポリシリコン膜８と、第２の溝９内に充填されたシリコン酸化膜７、１０と、半導体基板の素子形成領域４に設けられた半導体素子とを具備することを特徴としている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の素子分離領域において素子形成領域を囲むように設けられた、前記素子形成領域に隣接する第１の溝と、
前記半導体基板の前記素子分離領域における前記第１の溝が設けられていない領域において前記第１の溝に隣接して設けられた、前記第１の溝よりも浅い第２の溝と、
前記第１の溝内に充填された、少なくとも、その一部がポリシリコンからなる第１の絶縁材と、
前記第２の溝内に充填された第２の絶縁材と、
前記半導体基板の前記素子形成領域に設けられた半導体素子とを具備することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の素子分離領域において素子形成領域を囲むように設けられた、前記素子形成領域に隣接する第１の溝と、
前記半導体基板の前記素子分離領域における前記第１の溝が設けられていない領域において前記第１の溝に隣接して設けられた、前記第１の溝よりも浅い第２の溝と、
前記半導体基板の前記素子形成領域に設けられた、前記第１の溝よりも浅い素子内分離溝と、
前記第１の溝内に充填された、少なくとも、その一部がポリシリコンからなる第１の絶縁材と、
前記第２の溝および前記素子内分離溝内に充填された第２の絶縁材と、
前記半導体基板の前記素子形成領域に設けられた半導体素子とを具備することを特徴とする半導体装置。
【請求項３】
前記素子形成領域の前記半導体基板内に埋め込まれた、前記半導体基板と導電型が逆である埋め込み層を具備し、
前記第１の溝が前記埋め込み層よりも深いことを特徴とする請求項１または２のいずれか１項記載の半導体装置。
【請求項４】
半導体基板の上面内において、前記半導体基板の素子形成領域を囲むように第１の溝を形成する工程と、
前記半導体基板の素子分離領域をエッチングすることにより、前記第１の溝の深さを深くし、かつ、前記素子分離領域における前記第１の溝が形成されていない領域において、前記第１の溝に隣接した第２の溝を形成する工程と、
前記第１の溝内に、少なくとも、その一部がポリシリコンからなる第１の絶縁材を充填する工程と、
前記第２の溝内に第２の絶縁材を充填する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の上面内において、前記半導体基板の素子形成領域を囲む第１の溝、および、前記第１の溝に囲まれた素子内分離溝を形成する工程と、
前記第１の溝をエッチングすることにより、前記第１の溝の深さを前記素子内分離溝よりも深くする工程と、
前記半導体基板の素子分離領域をエッチングすることにより、前記第１の溝の深さを深くし、かつ、前記素子分離領域における前記第１の溝が形成されていない領域において、前記第１の溝に隣接した第２の溝を形成する工程と、
前記第１の溝内に、少なくとも、その一部がポリシリコンからなる第１の絶縁材を充填する工程と、
前記第２の溝および前記素子内分離溝内に第２の絶縁材を充填する工程とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、および、その製造方法に関するもので、特に、シャロートレンチとディープトレンチを組み合わせた素子分離構造を有する半導体装置、および、その製造方法に関するものである。
【０００２】
【従来の技術】
半導体基板上に多数の素子を形成して集積回路を構成するには、素子間を電気的に絶縁する素子分離が必要である。従来技術の最もよく知られた素子分離方法にＬＯＣＯＳ法がある。この素子分離方法は、半導体素子を形成する素子形成領域の周りにシリコン窒化物をマスクとして選択的に厚い熱酸化膜を成長させ、素子間を絶縁する方法である。しかしながら、この素子分離方法は、熱い熱酸化膜が素子形成領域に入り込むことで、素子分離面積が大きくなるという問題があった。
【０００３】
この問題を回避するために、半導体基板表面に溝（トレンチ）を形成し、この溝に絶縁体を埋め込むことで素子間を電気的に分離するトレンチアイソレーション技術が用いられている。
【０００４】
一般に、高速バイポーラデバイスには、基板と逆導電型のＮ＋埋め込みが存在するため、基板表面から約５μｍ程度の深い溝（ディープトレンチ）で分離するディープトレンチ技術が用いられる。一方、微細ＣＭＯＳデバイスには、基板表面から１μｍ以下の浅い溝（シャロートレンチ）に絶縁体を埋め込むシャロートレンチ技術が用いられる。
【０００５】
このため、ＣＭＯＳトランジスタとバイポーラトランジスタを同一基板上に作製するＢｉＣＭＯＳ  ＬＳＩなどの素子分離形成プロセスには、上記のディープトレンチ技術とシャロートレンチ技術の両方が用いられてきた。
【０００６】
この従来のシャロートレンチとディープトレンチとを組み合わせた素子分離構造を有する半導体装置の製造方法について、図７を参照しながら説明する（例えば、特許文献１参照）。図７は、従来の半導体装置の製造方法を工程順に示す断面図である。
【０００７】
まず、図７（ａ）に示すように、Ｐ型シリコン基板１０１上に逆導電型のＮ＋埋め込み層１０２およびコレクタエピ層１０３を形成し、更に、その表面にシリコン酸化膜１０４を形成する。
【０００８】
次に、図７（ｂ）に示すように、フォトリソグラフィーによりパターニングしたレジストをマスクに用い、シリコン基板に第１の溝１０５（ディープトレンチ）を形成する。
【０００９】
続いて、ＣＶＤ法によりシリコン酸化膜１０６を堆積し、このシリコン酸化膜１０６をエッチバックすることにより、図７（ｃ）に示すように、第１の溝１０５内のみにシリコン酸化膜１０６を充填する。
【００１０】
次に、図７（ｄ）に示すように、素子形成領域にレジスト１０７を選択的に形成する。そして、シリコン酸化膜１０６およびレジスト１０７をマスクとして等方的なドライエッチングを施し、エッチング終了後、図７（ｅ）に示すように、レジスト１０７を除去する。これにより、マスク開口部に第２の溝１０８（シャロートレンチ）が形成される。
【００１１】
次に、図７（ｆ）に示すように、第１の溝１０５に対して施した方法と同様の方法で、第２の溝１０８内にシリコン酸化膜１０９を充填する。
【００１２】
そして、最後に、素子形成領域に、ベース領域１１０、エミッタ領域１１１、コレクタ取り出し領域１１２、および、アルミニウム電極１１３を形成することで、図７（ｇ）に示すような半導体装置の製造が完了する。
【００１３】
一般的に、ディープトレンチとシャロートレンチとが別々のマスクパターンにより形成される場合、マスクパターンの重ね合わせ誤差を考慮してマスク合わせ余裕を設ける必要がある。マスク合わせ余裕を設けると、素子形成領域とディープトレンチとの間にシャロートレンチが形成されるため、余分なマージンが生じ、素子面積が大きくなるとともに、Ｐ型シリコン基板１０１とＮ＋埋め込み層１０２とからなる寄生容量が増加する。
【００１４】
一方、上記従来の半導体装置の製造方法では、第１の溝１０５（ディープトレンチ）の形成後、素子分離領域に第２の溝１０８（シャロートレンチ）を自己整合的に形成している。このため、第１の溝１０５を素子形成領域に隣接して形成することができる。第１の溝１０５を素子形成領域に隣接して形成すると、上述した余分なマージンが生じないため、素子面積を縮小し、更に、Ｐ型シリコン基板１０１とＮ＋埋め込み層１０２とから形成される寄生容量を低減することができる。
【特許文献１】
特許第２８７０７９３号公報（第２〜３頁、図１）
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法では、第２の溝１０８の形成に、第１の溝１０５に充填されたシリコン酸化膜１０６をエッチングマスクとして用いている。このため、第１の溝１０５の充填材として、シリコン酸化膜などのようにシリコン基板とはエッチング特性の異なる材料を選択せざるを得ない。
【００１６】
第１の溝１０５の充填材にシリコン酸化膜を用いると、シリコン酸化膜とシリコン基板とでは熱膨張係数が大きく異なるために熱歪みが生じ、結晶欠陥が発生する可能性がある。この結晶欠陥が素子形成領域に発生すると、リーク電流が増加するなど、半導体装置の信頼性が低下する可能性がある。
【００１７】
本発明は、以上のような背景からなされたもので、素子形成領域に隣接したディープトレンチ内に充填された絶縁材と半導体基板との熱膨張係数差による熱歪みの発生が抑制された半導体装置、および、その製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成させるために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の素子分離領域において素子形成領域を囲むように設けられた、前記素子形成領域に隣接する第１の溝と、前記半導体基板の前記素子分離領域における前記第１の溝が設けられていない領域において前記第１の溝に隣接して設けられた、前記第１の溝よりも浅い第２の溝と、前記第１の溝内に充填された、少なくとも、その一部がポリシリコンからなる第１の絶縁材と、前記第２の溝内に充填された第２の絶縁材と、前記半導体基板の前記素子形成領域に設けられた半導体素子とを具備することを特徴としている。
【００１９】
また、本発明に係る半導体装置は、半導体基板と、前記半導体基板の素子分離領域において素子形成領域を囲むように設けられた、前記素子形成領域に隣接する第１の溝と、前記半導体基板の前記素子分離領域における前記第１の溝が設けられていない領域において前記第１の溝に隣接して設けられた、前記第１の溝よりも浅い第２の溝と、前記半導体基板の前記素子形成領域に設けられた、前記第１の溝よりも浅い素子内分離溝と、前記第１の溝内に充填された、少なくとも、その一部がポリシリコンからなる第１の絶縁材と、前記第２の溝および前記素子内分離溝内に充填された第２の絶縁材と、前記半導体基板の前記素子形成領域に設けられた半導体素子とを具備することを特徴としている。
【００２０】
更に、本発明に係る半導体装置の製造方法は、半導体基板の上面内において、前記半導体基板の素子形成領域を囲むように第１の溝を形成する工程と、前記半導体基板の素子分離領域をエッチングすることにより、前記第１の溝の深さを深くし、かつ、前記素子分離領域における前記第１の溝が形成されていない領域において、前記第１の溝に隣接した第２の溝を形成する工程と、前記第１の溝内に、少なくとも、その一部がポリシリコンからなる第１の絶縁材を充填する工程と、前記第２の溝内に第２の絶縁材を充填する工程とを具備することを特徴としている。
【００２１】
更に、本発明に係る半導体装置の製造方法は、半導体基板の上面内において、前記半導体基板の素子形成領域を囲む第１の溝、および、前記第１の溝に囲まれた素子内分離溝を形成する工程と、前記第１の溝をエッチングすることにより、前記第１の溝の深さを前記素子内分離溝よりも深くする工程と、前記半導体基板の素子分離領域をエッチングすることにより、前記第１の溝の深さを深くし、かつ、前記素子分離領域における前記第１の溝が形成されていない領域において、前記第１の溝に隣接した第２の溝を形成する工程と、前記第１の溝内に、少なくとも、その一部がポリシリコンからなる第１の絶縁材を充填する工程と、前記第２の溝および前記素子内分離溝内に第２の絶縁材を充填する工程とを具備することを特徴としている。
【００２２】
【発明の実施の形態】
（第１の実施の形態）
以下に、本発明に係る半導体装置、および、その製造方法についての第１の実施の形態を図１乃至３を参照しながら説明する。なお、ここでは、半導体基板にシリコン基板を挙げ説明する。
【００２３】
まず、本発明に係る半導体装置の実施の形態について図１を参照しながら説明する。図１は、本実施の形態に係る半導体装置の構造を示す断面図である。
【００２４】
Ｐ型シリコン基板１の上面内に、Ｎ＋埋め込み層２が埋め込まれており、更に、Ｎ＋埋め込み層２の上には、コレクタエピ層３が形成されている。このコレクタエピ層３の導電型は、Ｎ＋埋め込み層２よりも不純物濃度が低いＮ型である。
【００２５】
半導体素子が形成されている素子形成領域４は素子分離領域５によって囲まれ、他の素子形成領域内の半導体素子（図示せず）から電気的に分離されている。
【００２６】
素子分離領域５の素子形成領域４と隣接する部分には、半導体基板をＰ型シリコン基板１内に到達するまで掘り下げた第１の溝６（ディープトレンチ）が、素子形成領域４を囲むように設けられている。第１の溝６の内面はシリコン酸化膜７により覆われており、その内部にはノンドープのポリシリコン膜８が充填されている。
【００２７】
また、素子分離領域５の残りの領域には、第１の溝６よりも浅い第２の溝９（シャロートレンチ）が第１の溝６に隣接して設けられ、この第２の溝９内には、絶縁体であるシリコン酸化膜７、１０が充填されている。
【００２８】
素子形成領域４には、コレクタエピ層３の上に、ベース領域１１およびエミッタ領域１２が順に設けられている。このベース領域１１およびエミッタ領域１２は、それぞれ、ポリシリコン膜１３、１４を介して、ベース電極１５およびエミッタ電極１６へと接続されている。また、コレクタエピ層３も、ベース領域１１およびエミッタ領域１２と同様に、ポリシリコン膜１７を介して、コレクタ電極１８へと接続されている。そして、シリコン酸化膜１９が、これらのポリシリコン層および電極を電気的に分離するために設けられている。
【００２９】
本実施の形態に係る半導体装置は、第１の溝６の充填材にポリシリコン膜８を用いている。ポリシリコンはシリコン基板との熱膨張係数差が比較的小さいため、第１の溝６の充填材をポリシリコン膜８とすることで、熱歪みによる結晶欠陥の導入を抑制し、半導体装置の信頼性を向上させることができる。
【００３０】
また、本実施の形態に係る半導体装置は、図７に示した従来の半導体装置と同様、第１の溝６が素子形成領域４に隣接して設けられ、素子形成領域４に余分なマージンがない。このため、本実施の形態に係る半導体装置は、素子面積が小さく、更に、Ｐ型シリコン基板１とＮ＋埋め込み層２とから形成される寄生容量が低減されている。半導体素子の動作特性は、寄生容量に依存するため、寄生容量が小さくなることで、高速動作が可能となる。
【００３１】
次に、図１に示した本実施の形態に係る半導体装置の製造方法について、図２および図３を参照しながら説明する。図２および図３は、本実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３２】
まず、図２（ａ）に示すように、Ｐ型シリコン基板１上に、Ｎ＋埋め込み層２およびコレクタエピ層３を形成する。次に、シリコン窒化膜２０、および、シリコン酸化膜２１を順に積層し、第１の溝６を形成する領域（以下、ディープトレンチ形成領域）が開口するように、フォトリソグラフィーによりレジスト２２のパターニングを行う。ここで、ディープトレンチ形成領域は半導体基板の所定の領域を取り囲むように設ける。このディープトレンチ形成領域に囲まれた領域は素子形成領域４に対応し、それ以外の領域は素子分離領域５に対応する。
【００３３】
この状態で、図２（ｂ）に示すように、レジスト２２をエッチングマスクとして、シリコン窒化膜２０およびシリコン酸化膜２１を反応性イオンエッチング（ＲＩＥ）法などの異方性エッチングによりパターニングし、その後、レジスト２２を除去する。このとき、ディープトレンチ形成領域では、コレクタエピ層３が表面に露出する。
【００３４】
次に、図２（ｃ）に示すように、シリコン酸化膜２１をエッチングマスクとして、ＲＩＥ法などによりシリコン基板をエッチングし、第１の溝６を形成する。
【００３５】
次に、図２（ｄ）に示すように、第１の溝６、および、第１の溝６に囲まれた領域（素子形成領域４）が覆われるように、レジスト２３をパターニングする。そして、引き続いて、図２（ｅ）に示すように、ＮＨ４Ｆおよび熱燐酸のウエットエッチングにより、シリコン酸化膜２１およびシリコン窒化膜２０のうちの第１の溝６に囲まれていない部分を除去する。この後、レジスト２３は除去する。
【００３６】
次に、図２（ｆ）に示すように、シリコン酸化膜２１をエッチングマスクとして、コレクタエピ層３をＲＩＥ法などでエッチングすることにより、第２の溝９（シャロートレンチ）を形成する。この後、ＮＨ４Ｆ処理により、シリコン酸化膜２１を除去する。
【００３７】
次に、図３（ａ）に示すように、シリコン窒化膜２０に覆われていないシリコン基板表面に、熱酸化法を用いて、シリコン酸化膜７を形成する。更に、第１の溝６の埋め込み部材となるノンドープのポリシリコン膜８を充填し、シリコン窒化膜２０をストッパーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によりポリシリコン膜８を平坦化した後、埋め込んだポリシリコン膜８の表面を、ＲＩＥ法などにより、第２の溝９と同じ深さになるまでエッチングする。
【００３８】
次に、図３（ｂ）に示すように、第２の溝９が埋まるように、ＣＶＤ法などにより、シリコン酸化膜１０を形成する。続いて、図３（ｃ）に示すように、シリコン窒化膜２０をストッパーとして、埋め込んだシリコン酸化膜１０をＣＭＰ法にて平坦化する。
【００３９】
次に、図３（ｄ）に示すように、ＮＨ４Ｆを用いたウエットエッチングにてシリコン酸化膜１０の表面高さが素子形成領域４のコレクタエピ層３の表面と同一の高さになるまでエッチング処理する。
【００４０】
更に、図３（ｅ）に示すように、シリコン窒化膜２０を１７０℃の熱燐酸処理にて除去し、素子分離構造が完成する。この後、既知の方法を用いて、素子形成領域４にベース領域１１およびエミッタ領域１２を形成し、配線形成を行うことで、図１に示したようなバイポーラトランジスタを作製する。
【００４１】
以上において説明した本実施の形態に係る半導体装置の製造方法は、第２の溝９のエッチングにおいて、第１の溝６内の充填材をマスクに用いていない。このため、第１の溝６の充填材に、Ｐ型シリコン基板１とエッチング特性が近いポリシリコン膜８を用いることができる。ポリシリコンとシリコン基板とは熱膨張係数が近いことから、熱歪みが生じにくく、熱歪みによる結晶欠陥の導入を抑制し、信頼性の高い半導体装置を提供することができる。
【００４２】
また、本実施の形態に係る半導体装置の製造方法は、図７に示した従来の半導体装置の製造方法と同様、第１の溝６と第２の溝９とが自己整合的に形成されるため、マスクパターンの重ね合わせ誤差を考慮してマスク合わせ余裕を設ける必要がない。このため、第１の溝６を素子形成領域４に隣接して形成することができ、結果的に、素子面積が小さく、かつ、Ｐ型シリコン基板１とＮ＋埋め込み層２との寄生容量が低減された半導体装置を製造することができる。
【００４３】
なお、本実施の形態に係る半導体装置、および、その製造方法においては、第２の溝９の充填材をシリコン酸化膜７、１０としたが、これをポリシリコンに替えても構わない。なお、その場合には、より効果的に素子形成領域４を電気的に分離するため、第２の溝９の内面はシリコン酸化膜によって覆うことが望ましい。
【００４４】
また、本実施の形態に係る半導体装置、および、その製造方法においては、素子形成領域に形成される半導体素子をバイポーラトランジスタとしたが、これに限られず、例えばＭＯＳトランジスタなどであっても構わない。
（第２の実施の形態）
以下に、本発明に係る半導体装置、および、その製造方法についての第２の実施の形態を図４乃至６を参照しながら説明する。なお、ここでは、第１の実施の形態同様、半導体基板にシリコン基板を挙げ説明する。
【００４５】
まず、本発明に係る半導体装置の実施の形態について図４を参照しながら説明する。図４は、本実施の形態に係る半導体装置の構造を示す断面図である。なお、本実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置の構成に、素子形成領域４内に形成された素子内分離構造を付加したものである。よって、第１の実施の形態において説明した半導体装置と共通する部分については、図１と同一の符号を付し、その説明を省略することとする。
【００４６】
第１の実施の形態同様、素子分離領域５の素子形成領域４と隣接する部分には、半導体基板をＰ型シリコン基板１内に到達するまで掘り下げた第１の溝６（ディープトレンチ）が、素子形成領域４を囲むように設けられており、素子分離領域５の残りの領域には、第１の溝６よりも浅い第２の溝９（シャロートレンチ）が第１の溝６に隣接して設けられている。そして、これらの溝に絶縁材が充填されることで、素子間分離構造が形成されている。
【００４７】
素子形成領域４には、第１の溝６よりも浅い素子内分離溝２４が設けられ、この素子内分離溝２４内には、絶縁体であるシリコン酸化膜７、１０が充填されている。この絶縁体が充填された素子内分離溝２４は、半導体素子内を電気的に分離する働きをし、これにより、ベース領域１１とコレクタエピ層３とのジャンクション面積が小さくなり、寄生容量が低減されている。
【００４８】
本実施の形態に係る半導体装置は、第１の実施の形態同様、第１の溝６の充填材にポリシリコン膜８を用いている。ポリシリコンはシリコン基板との熱膨張係数差が比較的小さいため、第１の溝６の充填材をポリシリコン膜８とすることで、熱歪みによる結晶欠陥の導入を抑制し、かかる半導体装置の信頼性を向上させることができる。
【００４９】
また、本実施の形態に係る半導体装置は、図７に示した従来の半導体装置と同様、第１の溝６が素子形成領域４に隣接して設けられ、素子形成領域４に余分なマージンがない。このため、本実施の形態に係る半導体装置は、素子面積が小さく、かつ、Ｐ型シリコン基板１とＮ＋埋め込み層２とから形成される寄生容量が低減されている。半導体素子の動作特性は、寄生容量に依存するため、寄生容量が小さくなることで、高速動作が可能となる。
【００５０】
次に、本実施の形態に係る半導体装置の製造方法について図５および図６を参照しながら説明する。図５および図６は、本実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５１】
まず、図５（ａ）に示すように、Ｐ型シリコン基板１上に、Ｎ＋埋め込み層２およびコレクタエピ層３を形成する。次に、シリコン窒化膜２５、および、シリコン酸化膜２６を順に積層し、第１の溝６を形成する領域（以下、ディープトレンチ形成領域）、および、素子内分離溝２４を形成する領域（以下、シャロートレンチ形成領域）が開口するように、フォトリソグラフィーによりレジスト２７のパターニングを行う。ここで、ディープトレンチ形成領域は、シャロートレンチ形成領域を含む所定の領域を取り囲むように設ける。このディープトレンチ形成領域に囲まれた領域は素子形成領域４に対応し、それ以外の領域は素子分離領域５に対応する。
【００５２】
この状態で、図５（ｂ）に示すように、レジスト２７をエッチングマスクとして、シリコン窒化膜２５およびシリコン酸化膜２６をＲＩＥ法などによりエッチングし、その後、レジスト２７を除去する。このとき、ディープトレンチ形成領域およびシャロートレンチ形成領域では、コレクタエピ層３が表面に露出する。
【００５３】
次に、図５（ｃ）に示すように、シリコン酸化膜２６をエッチングマスクとして、ＲＩＥ法などにより、シリコン基板を約０．４μｍ程度エッチングし、浅い溝を形成する。これにより、ディープトレンチ形成領域に第１の溝６が形成され、シャロートレンチ形成領域に素子内分離溝２４が形成される。
【００５４】
次に、図５（ｄ）に示すように、レジスト２８を塗布し、素子内分離溝２４を含む領域が開口するように、レジスト２８をパターニングする。このとき、第１の溝６を含む領域は、レジスト２８により覆われている。続いて、液相成長法を用いて、シリコン酸化膜２９を、上述したレジスト２８の開口部に選択的に形成する。
【００５５】
この後、レジスト２８を除去し、図５（ｅ）に示すように、シリコン酸化膜２６、２９をエッチングマスクとして、ＲＩＥ法などでエッチングすることにより、第１の溝６を更に掘り下げる。
【００５６】
次に、図５（ｆ）に示すように、第１の溝６、および、第１の溝６に囲まれた領域（素子形成領域４）が覆われるように、レジスト３０をパターニングし、引き続いて、図５（ｇ）に示すように、ＮＨ４Ｆおよび熱燐酸のウエットエッチング処理により、シリコン窒化膜２５およびシリコン酸化膜２６のうちの第１の溝６に囲まれていない部分を除去する。この後、レジスト３０は除去する。
【００５７】
次に、図６（ａ）に示すように、シリコン酸化膜２６、２９をエッチングマスクとして、ＲＩＥ法などにより、第１の溝６の外側のコレクタエピ層３を、素子内分離溝２４と同じ深さまでエッチングする。これにより、素子分離領域５に素子内分離溝２４と同一深さの第２の溝９が形成される。この後、ＮＨ４Ｆ処理により、シリコン酸化膜２６、２９を除去する。
【００５８】
続いて、図６（ｂ）に示すように、シリコン窒化膜２５に覆われていないシリコン基板表面に、熱酸化法を用いて、シリコン酸化膜７を形成する。更に、ディープトレンチ埋め込み部材となるノンドープのポリシリコン膜８を充填し、シリコン窒化膜２５をストッパーとして、ＣＭＰによりポリシリコン膜８を平坦化した後、ポリシリコン膜８の表面を、ＲＩＥ法などにより、第２の溝９と同じ深さになるまでエッチングする。
【００５９】
次に、図６（ｃ）に示すように、素子内分離溝２４および第２の溝９が埋まるように、ＣＶＤ法により、シリコン酸化膜１０を形成する。続いて、図６（ｄ）に示すように、シリコン窒化膜２５をストッパーとして、埋め込んだシリコン酸化膜１０をＣＭＰ法にて平坦化する。
【００６０】
次に、図６（ｅ）に示すように、ＮＨ４Ｆを用いたウエットエッチングにてシリコン酸化膜１０の表面高さが素子形成領域４のコレクタエピ層３の表面と同一の高さになるまでエッチング処理する。
【００６１】
更に、図６（ｆ）に示すように、シリコン窒化膜２５を１７０℃の熱燐酸処理にて除去する。これにより、絶縁体が充填された素子内分離溝２４からなる素子内分離構造と、絶縁体が充填された第１の溝６および第２の溝９からなる素子間分離構造が形成される。この後、既知の方法を用いて、素子形成領域４にベース領域１１およびエミッタ領域１２を形成し、配線形成を行うことで、図４に示した本実施の形態に係る半導体装置の作製が完了する。
【００６２】
以上において説明した本実施の形態に係る半導体装置の製造方法は、第２の溝９のエッチングにおいて、第１の溝６内の充填材をマスクに用いていない。このため、第１の溝６の充填材に、Ｐ型シリコン基板１とエッチング特性が近いポリシリコン膜８を用いることができる。ポリシリコンとシリコン基板とは熱膨張係数が近いことから、熱歪みが生じにくく、熱歪みによる結晶欠陥の導入を抑制し、信頼性の高い半導体装置を提供することができる。
【００６３】
また、図７に示した従来の半導体装置の製造方法では、素子内分離構造を形成するためには、新たなマスクパターンにより素子形成領域にトレンチを形成する必要があるため、マスクパターンの重ね合わせ誤差を考慮しなければならない。しかしながら、本実施の形態に係る半導体装置の製造方法は、素子内分離構造を形成する素子内分離溝２４が、第１の溝６と自己整合的に形成されている。よって、マスクパターンの重ね合わせ誤差を考慮する必要がなく、半導体素子を集積化するのに適している。
【００６４】
更に、本実施の形態に係る半導体装置の製造方法は、図７に示した従来の半導体装置の製造方法と同様、第１の溝６と第２の溝９とが自己整合的に形成されるため、マスクパターンの重ね合わせ誤差を考慮してマスク合わせ余裕を設ける必要がない。このため、第１の溝６を素子形成領域４に隣接して形成することができ、結果的に、素子面積が小さく、かつ、Ｐ型シリコン基板１とＮ＋埋め込み層２との寄生容量が低減された半導体装置を製造することができる。
【００６５】
なお、本実施の形態に係る半導体装置、および、その製造方法においては、素子内分離溝２４、および、第２の溝９の充填材をシリコン酸化膜としたが、これをポリシリコンに替えても構わない。なお、その場合には、より効果的に素子形成領域４を電気的に分離するため、素子内分離溝２４および第２の溝９の内面はシリコン酸化膜によって覆うことが望ましい。
【００６６】
また、本実施の形態に係る半導体装置、および、その製造方法においては、素子形成領域に形成される半導体素子をバイポーラトランジスタとしたが、これに限られず、例えばＭＯＳトランジスタなどであっても構わない。
【００６７】
以上、詳述したように、本発明に係る半導体装置およびその製造方法の特徴をまとめると以下の通りになる。
【００６８】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の素子分離領域において素子形成領域を囲むように設けられた、前記素子形成領域に隣接する第１の溝と、前記半導体基板の前記素子分離領域における前記第１の溝が設けられていない領域において前記第１の溝に隣接して設けられた、前記第１の溝よりも浅い第２の溝と、前記第１の溝内に充填された、少なくとも、その一部がポリシリコンからなる第１の絶縁材と、前記第２の溝内に充填された第２の絶縁材と、前記半導体基板の前記素子形成領域に設けられた半導体素子とを具備することを特徴としている。
【００６９】
また、本発明に係る半導体装置は、半導体基板と、前記半導体基板の素子分離領域において素子形成領域を囲むように設けられた、前記素子形成領域に隣接する第１の溝と、前記半導体基板の前記素子分離領域における前記第１の溝が設けられていない領域において前記第１の溝に隣接して設けられた、前記第１の溝よりも浅い第２の溝と、前記半導体基板の前記素子形成領域に設けられた、前記第１の溝よりも浅い素子内分離溝と、前記第１の溝内に充填された、少なくとも、その一部がポリシリコンからなる第１の絶縁材と、前記第２の溝および前記素子内分離溝内に充填された第２の絶縁材と、前記半導体基板の前記素子形成領域に設けられた半導体素子とを具備することを特徴としている。
【００７０】
更に、本発明に係る半導体装置は、前記素子形成領域の前記半導体基板内に埋め込まれた、前記半導体基板と導電型が逆である埋め込み層を具備し、前記第１の溝が前記埋め込み層よりも深いことを特徴としている。
【００７１】
更に、本発明に係る半導体装置の製造方法は、半導体基板の上面内において、前記半導体基板の素子形成領域を囲むように第１の溝を形成する工程と、前記半導体基板の素子分離領域をエッチングすることにより、前記第１の溝の深さを深くし、かつ、前記素子分離領域における前記第１の溝が形成されていない領域において、前記第１の溝に隣接した第２の溝を形成する工程と、前記第１の溝内に、少なくとも、その一部がポリシリコンからなる第１の絶縁材を充填する工程と、前記第２の溝内に第２の絶縁材を充填する工程とを具備することを特徴としている。
【００７２】
更に、本発明に係る半導体装置の製造方法は、半導体基板の上面内において、前記半導体基板の素子形成領域を囲む第１の溝、および、前記第１の溝に囲まれた素子内分離溝を形成する工程と、前記第１の溝をエッチングすることにより、前記第１の溝の深さを前記素子内分離溝よりも深くする工程と、前記半導体基板の素子分離領域をエッチングすることにより、前記第１の溝の深さを深くし、かつ、前記素子分離領域における前記第１の溝が形成されていない領域において、前記第１の溝に隣接した第２の溝を形成する工程と、前記第１の溝内に、少なくとも、その一部がポリシリコンからなる第１の絶縁材を充填する工程と、前記第２の溝および前記素子内分離溝内に第２の絶縁材を充填する工程とを具備することを特徴としている。
【００７３】
【発明の効果】
以上述べたように、本発明によれば、素子形成領域に隣接したディープトレンチ内に充填された絶縁材と半導体基板との熱膨張係数差による熱歪みの発生が抑制された半導体装置、および、その製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の構造を示す断面図。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の第１工程を工程順に示す断面図。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の第２工程を工程順に示す断面図。
【図４】本発明の第２の実施の形態に係る半導体装置の構造を示す断面図。
【図５】本発明の第２の実施の形態に係る半導体装置の製造方法の第１工程を工程順に示す断面図。
【図６】本発明の第２の実施の形態に係る半導体装置の製造方法の第２工程を工程順に示す断面図。
【図７】従来の半導体装置の製造方法を工程順に示す断面図。
【符号の説明】
１…Ｐ型シリコン基板
２…Ｎ＋埋め込み層
３…コレクタエピ層
４…素子形成領域
５…素子分離領域
６…第１の溝
７、１０、１９、２１、２６、２９…シリコン酸化膜
８、１３、１４、１７…ポリシリコン膜
９…第２の溝
１１…ベース領域
１２…エミッタ領域
１５…ベース電極
１６…エミッタ電極
１８…コレクタ電極
２０、２５…シリコン窒化膜
２２、２３、２７、２８、３０…レジスト
２４…素子内分離溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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