(57)【要約】【課題】誘電率が高く、かつ、リーク電流の小さな絶縁膜及びこれを用いた電子素子を提供することを目的とする。【解決手段】高誘電率をもつがバリアーの低い物質を、誘電率は低いが高いバリアーを持ったもので挟んだ絶縁膜の量子井戸構造あるいは多重量子井戸構造を用いる。または、▲１▼格子定数を基板に対してプラスマイナス１．５％以内にする、▲２▼障壁高さが高いこと、▲３▼誘電率が大きいこと、という３点の条件を満たす絶縁体を用いる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１のバンドギャップ及び第１の比誘電率を有する材料からなる第１の障壁層と、
前記第１の障壁層の上に設けられ、前記第１のバンドギャップよりも小さい第２のバンドギャップ及び前記第１の比誘電率よりも大きい第２の誘電率を有する材料からなる井戸層と、
前記井戸層の上に設けられ、前記第２のバンドギャップよりも大きい第３のバンドギャップ及び前記第２の比誘電率よりも小さい第３の比誘電率を有する材料からなる第２の障壁層と、
を備え、
前記井戸層において量子効果による離散的な準位が形成されてなることを特徴とする絶縁膜。
【請求項２】
シリコンに対して伝導帯が０．５エレクトロンボルト以上高く、価電子帯が０．５エレクトロンボルト以上低い材料からなる第１の障壁層と、
前記第１の障壁層の上に設けられ、ＳｉＯ２よりもバンドキャップが小さく且つＳｉＯ２よりも比誘電率が大きな物質からなり厚みが１０オングストローム以下の井戸層と、
前記井戸層の上に設けられ、シリコンに対して伝導帯が０．５エレクトロンボルト以上高く、価電子帯が０．５エレクトロンボルト以上低い材料からなる第２の障壁層と、
を備えたことを特徴とする絶縁膜。
【請求項３】
前記第１及び第２の障壁層の厚みは、２．５オングストローム以上であり、
前記第１の障壁層の厚みをｄ１、比誘電率をε１とし、前記第２の障壁層の厚みをｄ２、比誘電率をε２とした時に、
２．５＞（ｄ１／ε１＋ｄ２／ε２）
なる条件が満足されることを特徴とする請求項１または２に記載の絶縁膜。
【請求項４】
前記第１及び第２の障壁層の厚みは、３．５オングストローム以上であることを特徴とする請求項３記載の絶縁膜。
【請求項５】
バンドギャップが第１の値よりも大きく、比誘電率が第２の値よりも小さい材料からなるｎ（ｎは３以上の整数である）層の障壁層と、
バンドギャップが前記第１の値よりも小さく、比誘電率が前記第２の値よりも大きい材料からなる（ｎ−１）層の井戸層と、
を備え、
前記障壁層と前記井戸層とが交互に積層してなり、前記井戸層において量子効果による離散的な準位が形成されてなることを特徴とする絶縁膜。
【請求項６】
シリコンに対して伝導帯が０．５エレクトロンボルト以上高く、価電子帯が０．５エレクトロンボルト以上低い材料からなるｎ（ｎは３以上の整数である）層の障壁層と、
ＳｉＯ２よりもバンドキャップが小さく且つＳｉＯ２よりも比誘電率が大きな物質からなり厚みが１０オングストローム以下の（ｎ−１）層の井戸層と、
を備え、
前記障壁層と前記井戸層とが交互に積層してなる多重量子井戸型構造を有することを特徴とする絶縁膜。
【請求項７】
前記ｎ層の障壁層の厚みは、いずれも２．５オングストローム以上であり、  ｍ層目の前記障壁層の厚みをｄｍ、比誘電率をεｍとした時に、
２．５＞（ｄ１／ε１＋ｄ２／ε２＋・・・＋ｄｎ／εｎ）
なる条件が満足されることを特徴とする請求項５または６に記載の絶縁膜。
【請求項８】
前記ｎ層の障壁層の厚みは、いずれも３．５オングストローム以上であることを特徴とする請求項７記載の絶縁膜。
【請求項９】
前記井戸層の厚みは、少なくとも一層が５オングストローム以下であることを特徴とする請求項
１〜８のいずれか１つに記載の絶縁膜。
【請求項１０】
前記障壁層は、シリコンに対して伝導帯が１．０エレクトロンボルト以上高く、価電子帯が１．０エレクトロンボルト以上低い材料からなることを特徴とする請求項１〜９のいずれか１つに記載の絶縁膜。
【請求項１１】
第１の電極と、
前記第１の電極の上に設けられた請求項１〜１０のいずれか１つに記載の絶縁膜と、
前記絶縁膜の上に設けられた第２の電極と、
を備え、前記第１及び第２の電極の間でキャパシタとして動作することを特徴とする電子素子。
【請求項１２】
半導体層と、
前記半導体層の上に設けられた請求項１〜１０のいずれか１つに記載の絶縁膜と、
前記絶縁膜の上に設けられたゲート電極と、
を備え、
前記ゲート電極に電圧を印加することにより前記絶縁膜の下の前記半導体層の電界を制御可能としたことを特徴とする電子素子。
【請求項１３】
シリコンを主成分とする半導体層と、
前記半導体層の上に直接接合してエピタキシャル成長されたペロブスカイト構造の誘電体薄膜であって、
前記ペロブスカイト構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、
前記ペロブスカイト構造を化学式ＡＢＯ３と表した時に、Ａは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、
前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含み、且つ前記Ｂに占めるＴｉの割合は５０％以下である誘電体薄膜と、
を備えたことを特徴とする電子素子。
【請求項１４】
シリコンを主成分とする半導体層と、
前記半導体層の上に直接接合してエピタキシャル成長されたルドゥルスデン・ポッパー構造の誘電体薄膜であって、
前記ルドゥルスデン・ポッパー構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、
前記ルドゥルスデン・ポッパー構造を化学式Ａｎ＋１ＢｎＯ３ｎ＋１、或いは、ＡＯ＋ｎＡＢＯ３  （ｎ＝１，２，３、・・・）と表した時に、Ａは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、
前記化学式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含み、
ｎ＝１の場合は、前記Ｂに占めるＴｉの割合は８０％以下であり、
ｎ＝２の場合は、前記Ｂに占めるＴｉの割合は７０％以下であり、
ｎ＝３の場合は、前記Ｂに占めるＴｉの割合は６０％以下であり、
ｎ≧４の場合は、前記Ｂに占めるＴｉの割合は５０％以下である誘電体薄膜と、
を備えたことを特徴とする電子素子。
【請求項１５】
シリコンを主成分とする半導体層と、
前記半導体層の上に直接接合してエピタキシャル成長されたルドゥルスデン・ポッパー構造の誘電体薄膜であって、
前記ルドゥルスデン・ポッパー構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、
前記ルドゥルスデン・ポッパー構造は、化学式Ａ２ＢＯ４により表される層と化学式Ａ３Ｂ２Ｏ７により表される層とが交互に積層した構造であって、
前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、
前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、
を備えたことを特徴とする電子素子。
【請求項１６】
シリコンを主成分とする半導体層と、
前記半導体層の上に直接接合してエピタキシャル成長されたインフェーズ構造の誘電体薄膜であって、
前記インフェーズ構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、
前記インフェーズ構造を、化学式Ａｎ＋２ＢｎＯ３ｎ＋２、或いは、化学式２ＡＯ＋ｎＡＢＯ３  （ｎ＝１，２，３、・・・）と表した時に、前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、
前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、
を備えたことを特徴とする電子素子。
【請求項１７】
シリコンを主成分とする半導体層と、
前記半導体層の上に直接接合してエピタキシャル成長されたインフェーズ構造の誘電体薄膜であって、
前記インフェーズ構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、
前記インフェーズ構造は、化学式Ａ３ＢＯ５により表される層と、化学式Ａ４Ｂ２Ｏ８により表される層が交互に積層した構造であって、
前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、
前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、
を備えたことを特徴とする電子素子。
【請求項１８】
シリコンを主成分とする半導体層と、
前記半導体層の上に直接接合してエピタキシャル成長された井戸層を有する誘電体薄膜であって、
前記誘電体薄膜の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、
前記井戸層は、化学式ＡＯにより表される岩塩構造の層と、化学式ＡＢＯ３により表されるペロブスカイト構造の層とを積層させた化学式ｍＡＯ＋ｎＡＢＯ３（ｍは３以上の整数、ｎは１以上の整数）により表され、
前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、
前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、
を備えたことを特徴とする電子素子。
【請求項１９】
シリコンを主成分とする半導体層と、
前記半導体層の上に直接接合してエピタキシャル成長された井戸層を有する誘電体薄膜であって、
前記誘電体薄膜の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、
前記井戸層は、化学式ＡＯにより表される岩塩構造の層と、化学式ＡＢＯ３により表されるペロブスカイト構造の層とを含み、且つ、ｍＡＯ＋ＡＢＯ３により表される層と、ｎＡＯ＋２ＡＢＯ３により表される層とが交互に積層した構造（ｍは１以上の整数、ｎは１以上の整数）であり、
前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、
前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、
を備えたことを特徴とする電子素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁膜及び電子素子に関し、例えば、電界効果型トランジスタや金属・絶縁体・金属構造（ＭＩＭ）キャパシタなどに用いて好適な絶縁膜及びこれを用いた電子素子に関する。さらに詳細には、本発明は、例えば、Ｓｉ（シリコン）を主成分とする半導体基板と、その上に直接接合してエピタキシャル成長された層状ペロブスカイト物質を用いたゲート絶縁膜と、を有するＭＯＳ電界効果トランジスタなどの電子素子に関する。
【０００２】
【従来の技術】
ＵＬＳＩ（ultra large scale integration）デバイスの微細化や低消費電力化のために、ゲート絶縁膜の薄膜化が要求されるようになってきている。従来、ＦＥＴ（Field Effect Transistor）のチャンネルに誘起される電荷量を確保するために、ゲート絶縁膜を薄膜化することによって容量を大きくする手法が採られてきた。その結果として、ゲート酸化膜であるＳｉＯ２膜の薄膜化が推し進められ、現在は１０オングストローム（１ｎｍ）を切る厚さにまで到達しようとしている。
【０００３】
ここに至り、ＳｉＯ２膜では、ゲート漏れ電流が大きくなり、待機電力の散逸から消費電力が押さえられないところまで来ている。例えば、膜厚８オングストローム（０．８ｎｍ）のＳｉＯ２膜でもＭＯＳＦＥＴは正常動作するものの、ゲート漏れ電流が１ｋＡ／ｃｍ２にまで達しており、消費電力の面での問題が極めて大きなものとなっている。
【０００４】
消費電力をいかに低下させるかという観点からは、膜厚を厚くすることが有効である。このため、誘電率の高い物質（high-K dielectric）を用いることで、ＳｉＯ２膜よりも厚膜で電荷量を確保しようとする試みが活発に検討されている。しかし、誘電率が高い物質は、一般的にバンドギャップが小さくなる傾向がある。実際、ＳｒＴｉＯ３のような誘電率の高い物質を使ったゲート絶縁膜では伝導帯側のバンドオフセットが非常に小さくなってしまい、膜厚を相当に厚くしてもリークを十分に止めることが困難な状況にある。この点は高誘電率を有する他の物質、例えば（Ｂａ，Ｓｒ，Ｃａ）（Ｔｉ，Ｚｒ）Ｏ３，  Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３，  ＳｒＢｉ２Ｔａ２Ｏ９，  Ｔａ２Ｏ５，  ＣｅＯ２，ＴｉＯ２，などでも同様である。
【０００５】
すなわち、これらの物質では、シリコンに対するバンドオフセットが目標の０．５ｅＶ（理想としては１．０ｅＶ以上）に比べて非常に小さく、場合によっては０．１ｅＶ程度という物質もある。同様の問題は、ＭＩＭキャパシタにおいても発生している。例えば、Ｐｔ／ＳｒＴｉＯ３／Ｐｔキャパシタでは、非常にリークが大きく、このままではリーク性能面から使えない状況にある。
【０００６】
これに対して、絶縁性材料からなる複数の層を用いた積層型の絶縁膜が提案されている（例えば、特許文献１、特許文献２及び非特許文献１参照）。
【０００７】
しかし、高集積化のための微細化と低消費電力の要請に鑑みると、これら従来の積層型の絶縁膜、あるいは従来から知られているRudulesden-Popper型膜（Ｓｒｎ＋１ＴｉｎＯ３ｎ＋１）では、いずれも、高い誘電率と低いリークとを十分に両立させるとはいえなかった。
【０００８】
一方、Ｓｉ上にペロブスカイト型物質を成膜する場合の最適化を行った物質に関する発明が提案されている（特許文献３参照）。
【０００９】
【特許文献１】
特開２０００−１９５８５６号公報
【特許文献２】
特開２００１−２７４３９３号公報
【非特許文献１】
Applied Physics Letters 78 p3292 (2001)
【特許文献３】
特開２００２−１００７６７号公報
【００１０】
【発明が解決しようとする課題】
しかし、上記の特許文献３に開示された技術においては、ゲート絶縁膜向けペロブスカイト型物質の最適範囲を見出そうとしている。また、電子障壁に関する考慮がなされておらず、さらに、Ｓｉ基板に「ひずみ」を導入した場合の最適範囲の移動に関しても考慮されていない。このため、本当の意味での最適化がなされているとは言えない。後に詳述するように、特徴とする特許文献３に開示された発明においては、最適範囲が適切に特定されておらず、本発明の範囲とは大きなずれがある。
【００１１】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、新たな発想に基づいて、誘電率が高くかつリーク電流の小さな絶縁膜及びこれを用いた電子素子を堤供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の絶縁膜は、第１のバンドギャップ及び第１の比誘電率を有する材料からなる第１の障壁層と、前記第１の障壁層の上に設けられ、前記第１のバンドギャップよりも小さい第２のバンドギャップ及び前記第１の比誘電率よりも大きい第２の誘電率を有する材料からなる井戸層と、前記井戸層の上に設けられ、前記第２のバンドギャップよりも大きい第３のバンドギャップ及び前記第２の比誘電率よりも小さい第３の比誘電率を有する材料からなる第２の障壁層と、を備え、
前記井戸層において量子効果による離散的な準位が形成されてなることを特徴とする。
【００１３】
上記構成によれば、誘電率が高くかつリーク電流の小さな絶縁膜及びこれを用いた電子素子を堤供することができる。
【００１４】
また、本発明の第２の絶縁膜は、シリコンに対して伝導帯が０．５エレクトロンボルト以上高く、価電子帯が０．５エレクトロンボルト以上低い材料からなる第１の障壁層と、前記第１の障壁層の上に設けられ、ＳｉＯ２よりもバンドキャップが小さく且つＳｉＯ２よりも比誘電率が大きな物質からなり厚みが１０オングストローム以下の井戸層と、前記井戸層の上に設けられ、シリコンに対して伝導帯が０．５エレクトロンボルト以上高く、価電子帯が０．５エレクトロンボルト以上低い材料からなる第２の障壁層と、を備えたことを特徴とする。
【００１５】
上記構成によっても、誘電率が高くかつリーク電流の小さな絶縁膜及びこれを用いた電子素子を堤供することができる。
【００１６】
ここで、前記第１及び第２の障壁層の厚みは、２．５オングストローム以上であり、前記第１の障壁層の厚みをｄ１、比誘電率をε１とし、前記第２の障壁層の厚みをｄ２、比誘電率をε２とした時に、２．５＞（ｄ１／ε１＋ｄ２／ε２）なる条件が満足されるものとすることができる。
【００１７】
またここで、前記第１及び第２の障壁層の厚みは、３．５オングストローム以上であるものとすれば、エネルギーレベルのしみだしをより確実に抑制して量子効果を顕著に得ることができる。
【００１８】
一方、本発明の第３の絶縁膜は、バンドギャップが第１の値よりも大きく、比誘電率が第２の値よりも小さい材料からなるｎ（ｎは３以上の整数である）層の障壁層と、バンドギャップが前記第１の値よりも小さく、比誘電率が前記第２の値よりも大きい材料からなる（ｎ−１）層の井戸層と、を備え、前記障壁層と前記井戸層とが交互に積層してなり、前記井戸層において量子効果による離散的な準位が形成されてなることを特徴とする。
【００１９】
上記構成によっても、高い誘電率と低いリーク電流とを両立した絶縁膜を提供できる。
【００２０】
また、本発明の第４の絶縁膜は、シリコンに対して伝導帯が０．５エレクトロンボルト以上高く、価電子帯が０．５エレクトロンボルト以上低い材料からなるｎ（ｎは３以上の整数である）層の障壁層と、ＳｉＯ２よりもバンドキャップが小さく且つＳｉＯ２よりも比誘電率が大きな物質からなり厚みが１０オングストローム以下の（ｎ−１）層の井戸層と、を備え、前記障壁層と前記井戸層とが交互に積層してなる多重量子井戸型構造を有することを特徴とする。
【００２１】
上記構成によっても、高い誘電率と低いリーク電流とを両立した絶縁膜を提供できる。
【００２２】
ここで、前記ｎ層の障壁層の厚みは、いずれも２．５オングストローム以上であり、  ｍ層目の前記障壁層の厚みをｄｍ、比誘電率をεｍとした時に、２．５＞（ｄ１／ε１＋ｄ２／ε２＋・・・＋ｄｎ／εｎ）なる条件が満足されるものとすることができる。
【００２３】
またここで、前記ｎ層の障壁層の厚みは、いずれも３．５オングストローム以上であるものとすれば、エネルギーレベルのしみだしをより確実に抑制して量子効果を顕著に得ることができる。
【００２４】
また、これら絶縁膜において、前記井戸層の厚みは、少なくとも一層が５オングストローム以下であるものとすれば、高い量子化レベルが得られ、広い動作電圧範囲に亘ってリーク電流を低減できる。
【００２５】
また、前記障壁層は、シリコンに対して伝導帯が１．０エレクトロンボルト以上高く、価電子帯が１．０エレクトロンボルト以上低い材料からなるものとすれば、より高い量子化レベルが得られ、エネルギーレベルのしみだしもより確実に抑制できるため、広い動作電圧範囲に亘ってリーク電流を低減できる。
【００２６】
一方、本発明の第１の電子素子は、第１の電極と、前記第１の電極の上に設けられた上記のいずれかの絶縁膜と、前記絶縁膜の上に設けられた第２の電極と、を備え、前記第１及び第２の電極の間でキャパシタとして動作することを特徴とし、キャパシタンスが高く耐圧も良好なＭＩＭなどのキャパシタを提供できる。
【００２７】
また、本発明の第２の電子素子は、半導体層と、前記半導体層の上に設けられた上記のいずれかの絶縁膜と、前記絶縁膜の上に設けられたゲート電極と、を備え、前記ゲート電極に電圧を印加することにより前記絶縁膜の下の前記半導体層の電界を制御可能としたことを特徴とし、微細化が可能で低リーク、高耐圧のＭＯＳＦＥＴなどの電子素子を提供できる。
【００２８】
また、本発明の第３の電子素子は、シリコンを主成分とする半導体層と、前記半導体層の上に直接接合してエピタキシャル成長されたペロブスカイト構造の誘電体薄膜であって、前記ペロブスカイト構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、前記ペロブスカイト構造を化学式ＡＢＯ３と表した時に、Ａは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含み、且つ前記Ｂに占めるＴｉの割合は５０％以下である誘電体薄膜と、を備えたことを特徴とする。
【００２９】
また、本発明の第４の電子素子は、シリコンを主成分とする半導体層と、前記半導体層の上に直接接合してエピタキシャル成長されたルドゥルスデン・ポッパー構造の誘電体薄膜であって、前記ルドゥルスデン・ポッパー構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、前記ルドゥルスデン・ポッパー構造を化学式Ａｎ＋１ＢｎＯ３ｎ＋１、或いは、ＡＯ＋ｎＡＢＯ３  （ｎ＝１，２，３、・・・）と表した時に、Ａは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、前記化学式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含み、ｎ＝１の場合は、前記Ｂに占めるＴｉの割合は８０％以下であり、ｎ＝２の場合は、前記Ｂに占めるＴｉの割合は７０％以下であり、
ｎ＝３の場合は、前記Ｂに占めるＴｉの割合は６０％以下であり、
ｎ≧４の場合は、前記Ｂに占めるＴｉの割合は５０％以下である誘電体薄膜と、を備えたことを特徴とする。
【００３０】
また、本発明の第５の電子素子は、シリコンを主成分とする半導体層と、前記半導体層の上に直接接合してエピタキシャル成長されたルドゥルスデン・ポッパー構造の誘電体薄膜であって、前記ルドゥルスデン・ポッパー構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、前記ルドゥルスデン・ポッパー構造は、化学式Ａ２ＢＯ４により表される層と化学式Ａ３Ｂ２Ｏ７により表される層とが交互に積層した構造であって、前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、を備えたことを特徴とする。
【００３１】
また、本発明の第６の電子素子は、シリコンを主成分とする半導体層と、前記半導体層の上に直接接合してエピタキシャル成長されたインフェーズ構造の誘電体薄膜であって、前記インフェーズ構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、前記インフェーズ構造を、化学式Ａｎ＋２ＢｎＯ３ｎ＋２、或いは、化学式２ＡＯ＋ｎＡＢＯ３  （ｎ＝１，２，３、・・・）と表した時に、前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、を備えたことを特徴とする。
【００３２】
また、本発明の第７の電子素子は、シリコンを主成分とする半導体層と、前記半導体層の上に直接接合してエピタキシャル成長されたインフェーズ構造の誘電体薄膜であって、前記インフェーズ構造の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、前記インフェーズ構造は、化学式Ａ３ＢＯ５により表される層と、化学式Ａ４Ｂ２Ｏ８により表される層が交互に積層した構造であって、前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、を備えたことを特徴とする。
【００３３】
また、本発明の第８の電子素子は、シリコンを主成分とする半導体層と、前記半導体層の上に直接接合してエピタキシャル成長された井戸層を有する誘電体薄膜であって、前記誘電体薄膜の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、前記井戸層は、化学式ＡＯにより表される岩塩構造の層と、化学式ＡＢＯ３により表されるペロブスカイト構造の層とを積層させた化学式ｍＡＯ＋ｎＡＢＯ３（ｍは３以上の整数、ｎは１以上の整数）により表され、前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、を備えたことを特徴とする。
【００３４】
また、本発明の第９の電子素子は、シリコンを主成分とする半導体層と、前記半導体層の上に直接接合してエピタキシャル成長された井戸層を有する誘電体薄膜であって、前記誘電体薄膜の面内格子定数の２１／２倍が、前記半導体層の面内格子定数に対してプラスマイナス１．５％以内であり、前記井戸層は、化学式ＡＯにより表される岩塩構造の層と、化学式ＡＢＯ３により表されるペロブスカイト構造の層とを含み、且つ、ｍＡＯ＋ＡＢＯ３により表される層と、ｎＡＯ＋２ＡＢＯ３により表される層とが交互に積層した構造（ｍは１以上の整数、ｎは１以上の整数）であり、前記化学式におけるＡは、Ｂａ，Ｓｒ，Ｃａ，Ｍｇの少なくともいずれかを含み、且つ前記Ａに占めるＭｇの割合は１０％以下であり、前記組成式におけるＢは、Ｔｉ，Ｚｒ，Ｈｆの少なくともいずれかを含む誘電体薄膜と、を備えたことを特徴とする。
【００３５】
ここで、本願明細書において「インフェーズ構造」とは、ペロブスカイト構造ＡＢＯ３と、２層の岩塩構造ＡＯとを積層した構造を意味するものとする。
【００３６】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。
【００３７】
図１は、本発明の実施の形態にかかる絶縁膜の断面構造を表す模式図である。すなわち、本実施形態の絶縁膜ＱＩは、井戸層Ｗが障壁層Ｂ１、Ｂ２により両側から挟まれた量子井戸型の構造を有する。
【００３８】
井戸層Ｗは、バンドギャップが相対的に小さく、かつ比誘電率が相対的に大きい物質からなる。一方、障壁層Ｂ１、Ｂ２は、バンドギャップが相対的に大きく、比誘電率が相対的に小さい物質からなる。
【００３９】
図２は、図１の絶縁膜ＱＩにおけるエネルギーバンドダイアグラムを表す模式図である。すなわち、同図に波線で表したように、井戸層Ｗにはそのサイズ効果による量子準位（量子化レベル）が形成され、離散的なエネルギーのみが許容される状態となる。
【００４０】
以下、この絶縁膜ＱＩを構成する各層について、さらに詳細に説明する。
【００４１】
まず、井戸層Ｗは、ＳｉＯ２と比較してバンドギャップは小さいが、誘電率の大きい物質からなる。その代表的な物質としては、（Ｂａ，Ｓｒ，Ｃａ）ＴｉＯ３，（Ｂａ，Ｓｒ，Ｃａ）（Ｔｉ，Ｚｒ）Ｏ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、Ｔａ２Ｏ５、ＣｅＯ２、ＨｆＯ２，ＨｆＯ２の窒化物ＨｆＯＮ，ＺｒＯ２，ＺｒＯ２の窒化物ＺｒＯＮ，ＴｉＯ２，Ｈｆ−シリケート（silicate），Ｈｆ−シリケートの窒化物ＨｆＳｉＯＮ，Ｚｒ−シリケート，Ｚｒ−シリケートの窒化物ＺｒＳｉＯＮ，Ｔｉ−シリケート，その他の金属を用いたシリケートやその窒化物、Ｙ２Ｏ３，ＬａＡｌＯ３，Ｇａ２Ｏ３，Ｌａ２Ｏ３、Ａｌ２Ｏ３などが挙げられる。
【００４２】
次に、障壁層Ｂ１、Ｂ２は、Ｓｉ（シリコン）よりもバンドギャップが大きな材料からなる。さらに、シリコンに対するバンドオフセットがｎ，ｐの両側で０．５ｅＶ以上ある物質からなることが望ましい。すなわち、伝導帯はシリコンよりも０．５ｅＶ以上高く、価電子帯はシリコンよりも０．５ｅＶ以上低いような物質からなることが望ましい。また、伝導帯はシリコンよりも１．０ｅＶ以上高く、価電子帯はシリコンよりも１．０ｅＶ以上低いような物質からなるなら、更に望ましい。
【００４３】
その代表的な物質としては、（Ｂａ，Ｓｒ，Ｃａ）Ｏ、ＳｉＯ２、Ｓｉ３Ｎ４，ＳｉＯＮ，Ａｌ２Ｏ３，Ｈｆ−シリケート，Ｈｆ−シリケートの窒化物，Ｚｒ−シリケート，Ｚｒ−シリケートの窒化物，Ｔｉ−シリケート，Ｔｉ−シリケートの窒化物，その他の金属を用いたシリケートやその窒化物、ＭｇＡｌ２Ｏ４，（Ｂａ，Ｓｒ，Ｃａ）Ｆ，などが挙げられる。
【００４４】
ここでシリケートは、井戸層Ｗの物質としても、障壁層Ｂ１、Ｂ２の物質としても候補として挙がっているが、それは内包する金属の量により、井戸部分に適しているか、障壁部分に適しているかが変わってくるためである。またＡｌ２Ｏ３では、組み合わせによっては、井戸部分にもなるし、障壁部分にもなるということを意味する。組み合わせによって、障壁部分の代表と考えられる物質が井戸部分に，逆に井戸部分の代表として考えられる物質が障壁部分に適応することもありうることを意味している。例えば、ＳｒＯを井戸部分に、ＳｉＯ２を障壁部分に用いるというような可能性がある。
【００４５】
本発明は、高誘電体絶縁膜の実効バンドオフセットを井戸型ポテンシャルあるいは多重井戸型ポテンシャルによる量子化によって制御しようという、全く新しい発想から生まれたものである。本発明ではエピタキシャル成長技術を使って、井戸層Ｗを構成する方法も有力であるが、配向性の膜や、多結晶（ポリクリスタル）の膜、非晶質（アモルファス）の膜を上手く組み合わせて、井戸を構成することも可能であるので、必ずしもエピタキシャル膜を全体に渡って成膜しなくてはならないわけではない。
【００４６】
単独の量子井戸を用いた絶縁膜構造においては、井戸層Ｗの内部に形成されるエネルギー最低のレベル（量子化された零点振動レベル）まで実効的なバンドオフセットを上昇させることができる。
【００４７】
絶縁膜に印加される電場５ＭＶ／ｃｍ，  絶縁膜のＳｉＯ２換算膜厚１０オングストロームにおいて、例えばコンピュータ演算装置を１０Ｗ以下の低消費電力で動作させるには、漏れ電流を１０−５Ａ／ｃｍ２以下にすることが有効である。これを実現するにはトンネルによる漏れ電流に対する障壁高さが０．９ｅＶ以上必要である。
【００４８】
本発明では、以下のような条件のもとで、より効率的な量子化が可能となり、絶縁膜として重要なトンネル障壁の高さを０．９ｅＶ以上にまで高めることが可能となる。その条件とは、まず第１に、井戸層Ｗの幅ｄ２を５オングストローム以下とすることである。
【００４９】
また、障壁層Ｂ１、Ｂ２の材料として、Ｓｉに対するバンドオフセットがｎ，ｐの両側に１ｅＶ以上ある物質を用い、その幅ｄ１、ｄ３が以下の条件を満たすことである。
【００５０】
ｄ１＞２．５オングストローム
ｄ３＞２．５オングストローム
さらに、以下の条件を満たすことがより望ましい。
【００５１】
ｄ１＞３．５オングストローム
ｄ３＞３．５オングストローム
２．５＞（ｄ１／ε１＋ｄ３／ε２）
ここで、ε１、ε２は、それぞれ障壁層Ｂ１、Ｂ２の比誘電率である。
【００５２】
まず、井戸層Ｗの幅ｄ２に関する条件であるが、これは、量子化されたレベルの最低レベル（零点振動レベル）が０．９ｅＶ以上に達するために必要となる条件である。すなわち、本発明においては、井戸層Ｗの幅ｄ２を５オングストローム以下とすることにより、０．９ｅＶ以上の量子化レベルを形成させる。このようにすれば、いわゆる「トンネリング・レゾナンス（tunneling resonance）」により量子井戸構造を貫通するリーク電流が増大する電圧を通常の電子素子の動作電圧よりも高くすることができる。その結果として、ＭＯＳＦＥＴやＭＩＭなどのデバイスにおいて通常のバイアスを印加した時のリークを遮断することが可能となる。
【００５３】
図３は、絶縁膜に電圧を印加した時のリーク電流密度を表すグラフ図である。
【００５４】
従来のＳｉＯ２のみからなる絶縁膜（ＳｉＯ２絶縁膜）は、印加電圧に対して、リーク電流が指数関数的に上昇する特性を有する。
【００５５】
一方、前述した特許文献１及び特許文献２に開示されている積層型の絶縁膜の場合、バンドキャップが小さい絶縁層（本発明の井戸層に対応する）の膜厚が３０オングストロームあるいはそれ以上であり、この場合には、動作温度（−５０℃〜＋１００℃）において、井戸内レベルが連続化してしまい、量子効果は全く発現されないことになる。このため、図３に表したように、これら従来の積層型絶縁膜の場合にも、リーク特性は、通常のＳｉＯ２絶縁膜（膜厚は積層絶縁膜のＳｉＯ２換算膜厚とする）とよく似た傾向を有し、量子効果によるリーク電流の抑制は全く見られない。
【００５６】
これに対して、本実施形態の量子井戸型絶縁膜の場合、井戸層Ｗの幅ｄ２を５オングストローム以下とすることにより、量子効果が生じて、井戸層Ｗ内に、０．９ｅＶ以上の量子化レベルが形成される。その結果として、障壁層Ｂ１、Ｂ２をトンネルしても、この量子化レベルに至るまではキャリアが絶縁膜を貫通しないために、リーク電流を大幅に減少させることができる。そして、量子井戸型絶縁膜に対して、さらに印加電圧を大きくすると、図３に表したように、リーク電流はピーク的に上昇する。これは、トンネリング・レゾナンスにより、井戸層Ｗに形成された量子化レベルを介してキャリアが絶縁膜全体を貫通する状態を表す。
【００５７】
井戸層Ｗの幅ｄ２を５オングストローム以下にして得られる量子化レベルは、通常のＭＯＳＦＥＴやＭＩＭの動作電圧範囲よりも高い。このために、図３に表したように、動作電圧範囲の全体に亘ってリーク電流を低減することができる。
【００５８】
次に、障壁層Ｂ１、Ｂ２の幅ｄ１、ｄ３に関しての条件であるが、これは、あまり薄いと障壁高さが低下すること、また井戸外部への状態の量子的な「しみだし」が発生してレベルが拡がりをもつことを防ぐことが必要となるからである。３．５オングストローム以上であればこれらの問題はほぼ完全に回避されるが、２．５オングストロームでもおよそ半分程度の効果を得ることかは可能である。よって、３．５オングストローム以上が好ましいが、２．５オングストロームでも最低限の量子効果が見られることになる。つまり、障壁層Ｂ１、Ｂ２は、２．５オングストローム以上、更に好ましくは３．５オングストローム以上の障壁幅が必要となる。
【００５９】
障壁層Ｂ１、Ｂ２の上限幅については、必要以上に厚いとＳｉＯ２換算膜厚が１０オングストロームを越えてしまうことになる。これを防ぐには、障壁層Ｂ１、障壁層Ｂ２の幅ｄ１、ｄ３、比誘電率ε１、ε２が少なくとも、
２．５＞（ｄ１／ε１＋ｄ３／ε２）
の関係を満たさなければならないことになる。
【００６０】
絶縁膜に印加される電場５ＭＶ／ｃｍ，絶縁膜のＳｉＯ２換算膜厚１０オングストロームにおいて、例えばコンピュータ演算装置を１００Ｗ程度までの中程度の消費電力で動作させることができれば十分である場合もある。この場合には、漏れ電流を１０−２Ａ／ｃｍ２以下に抑えることが有効である。これはトンネルによる漏れ電流に対する障壁高さが０．２５ｅＶ以上あれば実現され得る。そして、これを量子井戸構造で実現するには、障壁層の高さを０．５ｅＶ以上、井戸幅１０オングストローム以下とすれば十分であるため、材料の選択肢が大きく広がることになる。
【００６１】
次に、２重量子井戸構造を用いた絶縁膜について説明する。
【００６２】
図４は、２重量子井戸を用いた絶縁膜を例示する模式図である。すなわち、井戸層Ｗ１、Ｗ２が、障壁層Ｂ１〜Ｂ３に挟まれた構造を有する。井戸層Ｗ１、Ｗ２は、バンドギャップが相対的に小さく、かつ比誘電率が相対的に大きい物質からなる。一方、障壁層Ｂ１〜Ｂ３は、バンドギャップが相対的に大きく、比誘電率が相対的に小さい物質からなる。
【００６３】
図５は、２重量子井戸構造のエネルギーダイアグラムを例示する模式図である。
【００６４】
２重量子井戸を用いた絶縁膜構造においては、第１の井戸層Ｗ１の幅と第２の井戸層Ｗ２の幅とを異ならせることにより、図５に例示したように、それぞれの井戸層内に形成される量子準位のエネルギーレベル（波線で例示した）を大きくずらすことが可能となる。この場合、両方の井戸層Ｗ１、Ｗ２の内部にできるエネルギーレベルが合わない条件とすれば、実効的なバンドオフセットを障壁層の高さそのものとすることが可能となり、非常に高いエネルギー障壁を作り出すことが可能となる。
【００６５】
図６は、この２重量子井戸構造に電圧が印加された状態のエネルギーダイアグラムを表す模式図である。このように、電圧が印加されると各井戸層のポテンシャルが変化するので、隣接する井戸層間で、エネルギーレベルが近接し、または一致する場合も生ずる。例えば、図６の具体例の場合、井戸層Ｗ１の最低準位（Ｗ１における下側の波線に対応する）と、井戸層Ｗ２の第２準位（Ｗ２における上側の波線に対応する）とがほぼ同一のレベルになっている。このような状況では、バンドオフセットが急激に低下してしまうことになるので、両方の井戸層のエネルギーレベルの差が大きいことが望ましい。
【００６６】
但し、隣接する井戸層間のエネルギーレベルが一致してしまったとしても、井戸幅の薄いほうの井戸層（図５及び図６においては井戸層Ｗ１）の幅ｄ２を５オングストローム以下にして、電圧が印加された時に高いポテンシャルの側に位置するように積層すれば、１ｅＶ程度の障壁を持たせることは可能となる。
【００６７】
本実施形態によれば、問題になるトンネル障壁の高さ（実効的なバンドオフセット）を１．５ｅＶから３ｅＶ以上（障壁層のバンドオフセットに対応した値）にまで高めることが可能となる。二つの井戸層内にできるエネルギーレベルのエネルギー差が十分大きく、この絶縁膜を用いた半導体装置の駆動時の印加電圧による「ずれ」の最大値（０．４ｅＶ程度が想定される）よりも１割以上（０．０４ｅＶ程度が想定される）大きければ理想的である。印加電圧によるエネルギーの「ずれ」は、障壁層Ｂ２の幅ｄ３に大きく依存しており、また必要な印加電圧は膜全体の誘電率に依存しているので、井戸部分や障壁部分の厚さをコントロールすることで、印加電圧以下で二つの井戸層内のレベルが一致することを防ぐことは十分可能である。
【００６８】
図７は、絶縁膜に電圧を印加した時のリーク電流密度を表すグラフ図である。
【００６９】
図３に関して前述したものと同様の部分については説明を省略するが、２重量子井戸構造とすることにより、リーク電流をさらに減少させることが可能となる。また、量子井戸Ｗ１、Ｗ２間の量子化レベルの一致を防ぐことにより、図７に表したように、リーク電流のピーク的な上昇も確実に抑えることができる。
【００７０】
一方、ここで用いる障壁層Ｂ１〜Ｂ３の幅ｄ１、ｄ３、ｄ５については以下の条件が望ましい。
【００７１】
ｄ１＞２．５オングストローム
ｄ３＞２．５オングストローム
ｄ５＞２．５オングストローム
さらに、以下の条件を満たすことがより望ましい。
【００７２】
ｄ１＞３．５オングストローム
ｄ３＞３．５オングストローム
ｄ５＞３．５オングストローム
２．５＞（ｄ１／ε１＋ｄ３／ε２＋ｄ５／ε３）
ここで、ε１、ε２、ε３は、それぞれ障壁層Ｂ１、Ｂ２、Ｂ３の比誘電率である。
【００７３】
これら障壁層の幅に関する条件は、図１及び図２に例示したような、単一型の量子井戸構造の場合の条件と同様の考え方から導出したものである。
【００７４】
また一方、２重量子井戸構造において、井戸層Ｗ１、Ｗ２にそれぞれ異なる物質を使用することにより、井戸層内部にできるエネルギーレベルをずらすことも可能である。また、障壁層Ｂ１〜Ｂ３に用いる物質も全ての障壁層について同じ物質を用いる必要はなく、本発明の絶縁膜の上下に設けられる材料や構造に応じて、また、成膜の安定度や手順などに合わせて、その都度、最適の物質を選べば良い。
【００７５】
２重量子井戸構造を用いた絶縁膜構造において、上記の考えかたと発想を変えて構造を設計することも可能である。すなわち、電圧が印加されていない状態において二つの井戸層Ｗ１、Ｗ２のエネルギーレベルを大きくずらしたものにするのではなく、初めから印加電圧によるポテンシャルの「ずれ」を考慮して設計することができる。この場合、電圧が印加されていない状態においては、２つの井戸層のエネルギーレベルは近接しまたは同一となる場合もある。
【００７６】
例えば、二つの井戸層の幅を同一にした場合がそれにあたる。単一量子井戸構造の場合と同じように構成すると（それぞれの井戸層Ｗ１、Ｗ２の幅ｄ２、ｄ４は５オングストローム以下が望ましい）、印加電圧が加わっていないときには、１ｅＶぎりぎりの障壁しかないが、電圧が印加されると、実効的な障壁が高くなる。この場合、井戸層の内のエネルギーレベルは一つ、あるいは二つ程度しかなく、二つある場合もそのエネルギー差が１．５ｅＶ以上であるように設計することが可能である。
【００７７】
このようにすれば、本発明の絶縁膜をＭＩＭなどの半導体装置に応用した場合に、バイアス電圧を印加しても、井戸層間のエネルギーレベルの一致は発生しない。しかも、井戸層を構成するのに必要な膜厚を小さくできるため、キャパシタンスを大きくしたい場合には特に有効である。ただし、この場合、井戸層Ｗ１、Ｗ２の間に相互作用が働かないように、両者の間に幅３．５オングストローム以上の障壁層Ｂ２が必要である。障壁層Ｂ２の幅ｄ３を小さくした場合、エネルギーレベルに拡がりが出て、電圧が加わっているときにも、レベルが一致してしまい、実効的な障壁高さが、０．７ｅＶ程度に下がってしまい、高い性能は期待できないおそれがある。
【００７８】
同様の作用は、後に説明するように３層以上の量子井戸層を設けた多重量子井戸構造においても同様であり、障壁層の幅が２．５オングストロームよりも小さい場合、井戸層を重ねるほどレベルの拡がりが大きくなってしまうことを理解した上で量子井戸構造を設計する必要がある。
【００７９】
本発明の絶縁膜の場合、多重量子井戸構造においては量子井戸間の障壁層の厚みを３．５オングストローム以上とする点は、重要である。障壁層の厚みが薄くなると、上述したように井戸層の量子レベルが幅を持ち、電子の閉じ込めが弱くなり、運動エネルギーの面から非常に得をする。しかし、本発明においては、この運動エネルギーの分のエネルギー損失があっても、エネルギーレベル間に相互作用ができる限りないように設計することがポイントである。
【００８０】
一方、前述した非特許文献１には、Ruddlesden-Popper（ＲＰ）型（ルデゥルスデン・ポッパー型）物質である、Ｓｒｎ＋１ＴｉｎＯ３ｎ＋１のＳｒＴｉＯ３基板上へのエピタキシャル成長の方法に関して議論がされており、その本文中で「Ｓｒｎ＋１ＴｉｎＯ３ｎ＋１  がＭＯＳＦＥＴのゲート絶縁膜として可能性がある」と希望的に記載されている。しかし、ＲＰ型物質のひとつである、Ｓｒｎ＋１ＴｉｎＯ３ｎ＋１は、本発明で必要とされる量子井戸構造を形成しているわけではなく、多重量子井戸構造を応用した、実質的な障壁高さが、障壁物質の障壁高さに一致する絶縁膜としては機能しない。障壁に対応する部分の厚みが非常に薄く、膜厚方向に広がったバンド（エネルギーの連続化に対応）を形成してしまうため量子レベルが形成されないことが原因である。よって井戸構造を使った、大きな障壁を持つ絶縁膜を形成できず、「本発明によって得られる、実質的な障壁高さが、障壁物質の障壁高さに一致する絶縁膜」とは全く異なるものである。
【００８１】
本発明においては、以下に詳述するような設計指針に則ったポテンシャルにより生ずる量子レベル化（量子効果による離散的な準位形成）が必須な条件である。量子レベル化が起こらない限り、「本発明によって得られる、実質的な障壁高さが、障壁物質の障壁高さに一致する絶縁膜」を実現することは不可能である。
【００８２】
本願明細書において説明されているように、量子井戸構造を作るためには、内部のＴｉサイトを占める物質同士（井戸部分構成物質）の膜厚方向の相互作用を完全に遮断できるように、「離散的な共振量子レベルが発生するように、井戸部分の厚さに変調を加えた超格子構造を設計（例えば、井戸部分の厚みとして、３．９オングストロームと７．８オングストロームとを交互に設けるなど。）」するか、「離散的な共振量子レベルが発生するように障壁層を十分厚く設計（少なくとも３．５オングストロームであるが、ＲＰ型では２．５オングストローム程度しかない）」しなくてはならない。
【００８３】
非特許文献１に開示されているＲＰ型物質は、このどちらにも当てはまらず、有限温度における、電子障壁、正孔障壁を大きく上昇させることはできない。
【００８４】
本発明において、離散的な共振量子レベルが発生することが重要である理由は、電子（或いは正孔）が井戸内部に閉じ込められていることを意味するからである。つまり、外部から見た時、あたかも有効質量が無限に大きくなっているかのごとくみえるからである。
【００８５】
すなわち、井戸内部に共振状態で入った電子は膜厚方向の有効質量が非常に大きくなるため、膜厚方向移動度が実質的にゼロになったかのごとく見える。このため、本発明の設計に従った量子井戸を応用した絶縁膜では、実質的な障壁高さが、障壁物質の障壁高さに一致するため、非常に大きな電子障壁、正孔障壁を持つことが可能となるだけではなく、絶縁膜の透過確率も通常のバンドに入っている電子（或いは正孔）の透過確率よりも桁違いに低下させることが可能となる。
【００８６】
バンドを形成した伝導帯では、この効果が全く使えない。そのため非特許文献１に記載されているようなＲＰ型物質では、たとえ電子障壁が０．８ｅＶ程度大きくなったとしても、透過確率が大きいままであるため、量子井戸を応用した絶縁膜の場合のようにリーク電流を十分に止めることはできない。その結果として、同じＥＯＴ（ＳｉＯ２膜厚に換算した膜厚）で比べた場合、非特許文献１のＲＰ型では本発明に従った絶縁膜に比べてリークが止まらない。後に実施例として詳述するように、本発明による絶縁膜を用いると、同じＥＯＴのＳｉＯＮ膜に比べて、１０−８倍程度のリーク電流の低下が期待できる。これに対して、非特許文献１に記載されているＲＰ型の物質では、ＳｉＯＮ膜に比べて０．１倍程度しか低下しないことが、実験で分った。
【００８７】
今日のコンピュータ演算装置向け集積回路を考えた時、演算チップの消費電力は少なくとも１００ワット（Ｗ）を下回ることが求められている。演算性能を重視し、中程度の消費電力を許した場合は１００ワット以下とし、消費電力を極力抑える場合には１０ワット以下にする、というのが現実的な目標である。もちろん、これよりもさらに消費電力が改善する分には構わないが、悪化することは現実的ではない。その意味で現実的な上限値と考えればよい。
【００８８】
それぞれ、１００ワット、１０ワットの消費電力に抑える際、電場５ＭＶ／ｃｍ、絶縁膜のＳｉＯ２換算膜厚１０オングストロームにおいて、漏れ電流が１０−２Ａ／ｃｍ２，  １０−５Ａ／ｃｍ２以下に抑えることが有効であることが分っている。そして、漏れ電流量は電子およびホール（正孔）に対する障壁に大きく依存しているので、必要となる電子およびホールに対する障壁を見積もることができる。
【００８９】
ホールに関しては、多くの物質で１ｅＶを超えるような障壁が報告されており、本発明において包含される物質は全て１ｅＶを超える値を有しているので特に問題にはならない。問題は、電子に対する障壁であるが、井戸型の場合、０．２５ｅＶおよび０．９ｅＶがそれぞれ、必要であるということを既に説明した。ペロブスカイト構造や上で議論したＲＰ型の物質のようにバンドに電子が入る通常の場合には、０．８５ｅＶ、１．０ｅＶ以上の電子に対する障壁高さが必要となる。
【００９０】
実際に、ＲＰ１型のＳｒ２ＴｉＯ４では電子の障壁は０．８ｅＶ程度となるが、バンドに電子が入るために、改善は十分ではなく、電場５ＭＶ／ｃｍ、絶縁膜のＳｉＯ２換算膜厚１０オングストロームにおいて、漏れ電流が１０−１Ａ／ｃｍ２，にとどまっている。ＳｉＯ２に比べれば、３桁の改善ではあるが、不十分であり、消費電力も２００ワットに近い値となる。特に最適な状態とは、１０ワット以下の消費電力でありながら、演算性能も高い（移動度が非常に大きい）というものである。よって、バンドに電子が入るペロブスカイト構造やＲＰ型では、電子障壁が１．０ｅＶ以上であることが望ましく、かつ移動度がＳｉ基板を用いた場合には４００ｃｍ２／Ｖｓｅｃ以上であることが望ましい。
【００９１】
ＭＯＳ構造において、移動度は界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）に直接的に関連があり、Ｄｉｔはエピタキシャル成長においては基板・絶縁膜間の格子定数差に強く依存している。そして、格子定数差が１．５％以下ではＤｉｔは非常に小さく、移動度も非常に大きいが、１．５％を超えた段階で急激にＤｉｔが増加し、移動度が急激に減少する。格子定数差が１．５％以下では、Ｓｉ基板に対し移動度は４００ｃｍ２／Ｖｓｅｃ以上であり、Ｄｉｔは８×１０１１ｃｍ−２／ｅＶ以下である。
【００９２】
また、ひずみＳｉ基板の場合も、最適移動度の値はひずみ量に依存して変化するが、Ｄｉｔの増加の仕方はＳｉ基板のそれと全く同じである。つまり、１．５％以下の格子定数差であれば、Ｄｉｔが非常に小さく、移動度も非常に大きいが、１．５％を超えるとＤｉｔが急激に増加し、移動度が急激に減少する。
【００９３】
以上の説明から分かるように、バンドに電子が入るペロブスカイト構造やＲＰ型の物質を用いた場合、ＭＯＳＦＥＴの動作速度を確保しつつ消費電力を低下させるためには、電子障壁が１．０ｅＶ以上であり、かつ格子定数差が１．５％以内であることが必要である。また、井戸型の場合にも格子定数差による移動度の変化は全く同様であるので、１．５％以内の格子定数差が最適範囲の境目となる。
【００９４】
次に、３重量子井戸構造を用いた絶縁膜構造について説明する。
【００９５】
図８は、３重量子井戸構造を有する絶縁膜の断面構造を例示する模式図である。すなわち、第１乃至第３の井戸層Ｗ１、Ｗ２、Ｗ３が、第１乃至第４の障壁層Ｂ１〜Ｂ４に挟まれた構造を有する。井戸層Ｗ１〜Ｗ３は、バンドギャップが相対的に小さく、かつ比誘電率が相対的に大きい物質からなる。一方、障壁層Ｂ１〜Ｂ４は、バンドギャップが相対的に大きく、比誘電率が相対的に小さい物質からなる。
【００９６】
図９は、３重量子井戸構造のエネルギーダイアグラムを例示する模式図である。
【００９７】
図８及び図９に例示した３重量子井戸構造の場合、第１の井戸層Ｗ１と第３の井戸層Ｗ３の幅ｄ２、ｄ６が同一であり、第２の井戸層Ｗ２の幅ｄ４は第１、第３の井戸幅と異なる。このようにすると、電圧を印加した時に、全ての量子井戸層の間で量子化エネルギーレベルが一致することによるバンドオフセットの低下を防ぐことができる。
【００９８】
すなわち、電圧を印加して第１の井戸層Ｗ１と第２の井戸層Ｗ２のレベルが一致する場合は、第３の井戸層Ｗ３のレベルは、これらのレベルとは異なる。このような井戸層同士のエネルギーレベルの調節は、井戸幅や障壁層の厚みや材料などを適宜設定することで実現できる。ここでも、井戸層と障壁層を構成する代表的な物質は、上述したものと同様である。
【００９９】
本発明では、絶縁膜のトンネル障壁の高さを１．５ｅＶから３ｅＶ以上（障壁層の物質のバンドオフセットに対応した値）にまで高めることが可能となる。ただしその条件としては、第１乃至第３の井戸層Ｗ１〜Ｗ３内にできるエネルギーレベルが、電圧印加時に図６に例示した如く一致しないようにすることである。
【０１００】
例えば、第１と第３の井戸層の幅ｄ２、ｄ６が同一であり、かつ５オングストローム以下であり、第２の井戸層Ｗ２の幅ｄ４が  ５オングストロームより大きく１０オングストローム未満であれば、この条件は満たされる。
【０１０１】
障壁層の厚みに関してはこれまでと同様の条件が必要となってくる。すなわち、
ｄ１＞２．５オングストローム
ｄ３＞２．５オングストローム
ｄ５＞２．５オングストローム
ｄ７＞２．５オングストローム
さらに、以下の条件を満たすことがより望ましい。
【０１０２】
ｄ１＞３．５オングストローム
ｄ３＞３．５オングストローム
ｄ５＞３．５オングストローム
ｄ７＞３．５オングストローム
２．５＞（ｄ１／ε１＋ｄ３／ε２＋ｄ５／ε３＋ｄ７／ε４）
ここで、ε１、ε２、ε３、ε４は、それぞれ障壁層Ｂ１、Ｂ２、Ｂ３、Ｂ４の比誘電率である。
【０１０３】
井戸層Ｗ１、Ｗ２、Ｗ３に異なる物質を使用し、井戸層内部にできるエネルギーレベルを異なるものにすることも可能であることは２重井戸の場合と同じである。また障壁層Ｂ１〜Ｂ４に用いる物質も、全ての障壁層に同じ物質を用いる必要がないことも２重量子井戸の場合と同じである。
【０１０４】
以上、量子化レベル（量子効果による離散的な準位）を用いた、量子井戸構造応用絶縁膜について詳述した。
【０１０５】
次に、量子井戸構造の適応の有無にかかわらず、特に「ペロブスカイト型物質ＡＢＯ３」及び「ペロブスカイト型物質ＡＢＯ３と岩塩構造物質ＡＯの積層構造」に関して、Ｓｉ上（或いはひずみＳｉ上）に直接エピタキシャル成長させた場合のゲート絶縁膜としての最適物質について説明する。ここで、ＡはＢａ、Ｓｒ、Ｃａ、Ｍｇの少なくとも一つであり、ＢはＴｉ，Ｚｒ，Ｈｆの少なくとも一つである。
【０１０６】
まず、Ｓｉ上（或いはひずみＳｉ上）のゲート絶縁膜の条件は、以下の３点である。本発明者が知る限りにおいて、本発明の以前には、以下の「絶縁膜としての必須３条件」を同時に満たす物質は見出されていなかった。
【０１０７】
▲１▼界面特性を良好にし、電子・正孔の両者の移動度を高いものに保つために、絶縁膜の格子定数は、結晶軸の回転を考慮した上（Ｓｉ（００１）表面に成長させる場合、結晶軸が４５度回転して成長する）で、基板の格子定数に対して最大でプラスマイナス１．５％以内に抑えなければならない（１．５％以上の格子定数差がある場合には、界面電荷が急増してしまい、移動度が急低下してしまうことを既に説明した）。この時、ひずみの入っていないＳｉ基板であれば、基板格子定数は５．４３オングストロームであるので、絶縁膜の格子定数の条件は、２１／２倍（４５度回転）して、５．３４９オングストローム以上５．５１１オングストローム以下となる。また例えば、プラス１％のひずみシリコン基板であれば基板格子定数は５．４８４オングストロームであるので、５．４０２オングストローム以上５．５６７オングストローム以下となる。今後、ひずみＳｉ基板なども頻繁に用いられるようになると考えられるので、基板のひずみ量を考慮した格子定数の選択が必要である。
【０１０８】
本発明では、Ｓｉ（００１）基板上にペロブスカイト型物質ＡＢＯ３薄膜が直接エピタキシャル成長する場合と、岩塩構造をした物質ＡＯ（ＡはＢａ、Ｓｒ、Ｃａ、Ｍｇの少なくとも一つとする）の薄膜と、ペロブスカイト型物質ＡＢＯ３薄膜が交互にエピタキシャル成長する場合を考察することで、この構造の範囲での最適物質を選択する。
【０１０９】
格子定数は、構成物質の置換（ＡやＢ）と、挿入するＡＯ薄膜の枚数の両方でコントロールが可能である。以下、具体的な例としては、ひずみＳｉ基板のひずみ量は、プラス１％としているが、ひずみ量によって領域がずれることは明らかである。つまり、以下の説明においては、単に代表例として、プラス１％の場合を示しているだけであって、プラス１％でなければならないということではない。実際に、ひずみＳＯＩ（silicon on insulator）などで容易に実現可能なひずみ量が現在の段階ではプラス１％程度であるために、プラス１％を代表例にしているが、将来は２％以上に及ぶひずみＳｉ基板が容易に作成可能になると考えられる。
【０１１０】
例えば、ひずみＳｉ基板のひずみ量がプラス１．５％であれば、ひずみＳｉ基板の格子定数は５．５１１オングストロームとなり、５．４２８オングストロームから５．５９４オングストロームの格子定数をもつ薄膜を成膜する必要があることになる。ひずみＳｉ基板のひずみ量がプラス２％であれば、ひずみＳｉ基板の格子定数は５．５３９オングストロームとなり、５．４５６オングストロームから５．６２２オングストロームの格子定数をもつゲート絶縁薄膜を成膜する必要があることになる。
【０１１１】
また、基板側の格子定数が自由に操作できるようになった場合には、ゲート絶縁膜の格子定数にあうように、ひずみＳｉ基板の格子定数を制御することも可能となる。ただし、ひずみＳｉ基板のひずみ量は、その移動度の関係から可能な限り大きい方が良いと考えられるので、できる限りひずみＳｉ基板のひずみは大きくしつつ、それにゲート絶縁膜の格子定数をできる限り合わせるということが望ましい。そして、以下に具体例として説明するように、ひずみＳｉ基板の格子定数がプラス２％の場合（格子定数５．５３９オングストローム）でも、ゲート絶縁膜を十分に最適化することが可能である。
【０１１２】
ここで、本発明において対象とする物質ＢａＺｒＯ３の格子定数を２１／２倍すると、５．９３オングストロームであることから、ひずみＳｉ基板の格子定数の限界（それよりも１．５％大きい）は、６．０２オングストロームとなる。この限界条件において、ひずみＳｉ基板のひずみ量は１１％にも及んでおり、シリコン基板に弾性的に導入できるひずみ量の限界を超えていると考えられる。つまり、本発明のゲート絶縁膜を用いれば、現実的なひずみ量を有するひずみ基板を全てカバーできる。
【０１１３】
▲２▼  障壁が十分高いことが必要とされる。前述したように、本発明で扱う「ペロブスカイト型物質」及び「ペロブスカイト型物質と岩塩構造物質の積層構造」では、正孔に対する障壁は十分（およそ２．０ｅＶが確保される）に大きい。そこで必要となるのは、電子に対する障壁が１ｅＶ以上となる条件を求めることである。この条件は非常に厳しいものであるにもかかわらず、本発明に基づいて設計を行えば、非常に広い条件範囲で可能となる。特に、離散的な共振量子化レベルを用いた量子井戸絶縁膜を用いる場合には、障壁物質の障壁高さ（ここで考えている岩塩構造では２．５ｅＶ程度が期待できる。）にも達するために容易に実現できる。
【０１１４】
▲３▼  比誘電率としては、（実膜厚（オングストローム））÷（比誘電率）＜  ２．５（オングストローム）  が満たされていることが必要とされる。この条件が満たされれば、ＳｉＯ２換算膜厚が１０オングストローム以下となり、必要な電荷が確保されることになる。ここで、実膜厚は厚ければより効果的であるので、誘電率はできる限り大きい方がよい。通常の薄膜の場合は、少なくとも比誘電率として２０以上が必要である。
【０１１５】
それに対し、離散的な量子化レベルを用いた量子井戸絶縁膜を用いる場合には、非共鳴状態を使うことになるのでトンネル確率は極端に小さくなることは前述した通りである。この場合は、膜厚がある程度は薄くてもリーク電流を極端に小さく抑えることが可能になる。よって、全体の比誘電率がある程度小さい値になる薄膜を用いてもリークを十分に抑えることが可能となる。この点は、離散的な量子化レベルを用いた量子井戸絶縁膜を用いることによって初めて得られる本質的な効果のひとつである。その結果として、比誘電率の下限を１０程度にまで下げることも可能となる。
【０１１６】
以上説明した３つの条件を全て満足する薄膜を構成するには、二つの方法が考えられる。その第１の方法は、前述したように離散的な量子化レベルを用いた量子井戸絶縁膜を用いる方法である。また、第２の方法は、物質そのものを最適化する方法である。また、第１、第２の方法を組み合わせることで、更に有効な物質の範囲を拡大することが可能となる。
【０１１７】
以下、第２の方法に関して詳しく説明する。ここでは、「ペロブスカイト型物質ＡＢＯ３」及び「ペロブスカイト型物質ＡＢＯ３と岩塩構造物質ＡＯの積層構造」を例に挙げ、上記の３条件、▲１▼格子定数▲２▼電子障壁▲３▼誘電率の全てを満足させることができることを説明する。また、全ての計算結果は、適宜サンプリングし、実際の試作実験によって、確認した。
【０１１８】
まず、電子障壁について説明する。ペロブスカイト型物質ＡＢＯ３では、ＡサイトをＢａ，Ｓｒ，Ｃａ，Ｍｇと変化させても、バンドギャップ、及び電子障壁は殆ど変化しない。それに対し、Ｂサイトを変化させると、電子障壁が大きく変化することが判明した。しかも、（Ｔｉ量）÷（Ｔｉ量＋Ｚｒ量＋Ｈｆ量）≦０．５を満たすことにより、ペロブスカイト型物質ＡＢＯ３をＳｉ上に直接成膜した時の電子障壁を１ｅＶにまで増大させることが可能であることが判明した。
【０１１９】
以下に、構造毎に最適な領域を順次説明する。
【０１２０】
（１）Ｓｉ基板上、あるいはひずみＳｉ基板上へのエピタキシャル成長であり、「ペロブスカイト型物質ＡＢＯ３」の場合。
【０１２１】
図２３は、ペロブスカイト型物質において、組成に対する格子定数、誘電率、バンドギャップ等の関係を表すグラフ図である。同図の横軸は、化学式ＡＢＯ３におけるＡサイト原子の組成に対応し、縦軸は、Ｂサイト原子の組成に対応する。ここでは具体的に、化学式ＡＢＯ３において、Ａ＝（Ｂａ，Ｓｒ，Ｃａ，Ｍｇ）、Ｂ＝（Ｔｉ，Ｚｒ）のいずれかをそれぞれ選択した場合の、格子定数、誘電率、バンドギャップを表した。また、Ｓｉ基板の格子定数である５．４３オングストロームの等高線Ｓ１も表した。また、格子定数の上限（プラス１．５％）が５．５１１オングストロームであるので、その等高線Ｓ２も実線で表した。
さらに、格子定数の下限（マイナス１．５％）が５．３４９オングストロームであるので、その等高線Ｓ５も実線で表した。絶縁膜の格子定数が、等高線Ｓ２と等高線Ｓ５の間にあることが、シリコン基板に整合する条件Ｕである。条件Ｕに適合し、かつ電子障壁が１．０ｅＶ以上の領域を、これ以降、領域「Ａ」と記すことにする。
【０１２２】
Ｂサイトを占めるＺｒの割合を５０％以上とすると、電子障壁が１ｅＶ以上になる。従って、図２３のグラフにおいて、斜線により表した下半分の範囲内であれば、電子障壁が高い（１ｅＶ以上）という条件に合う。誘電率に関しては、それぞれの材料の誘電率を見れば分かるように、ペロブスカイト型物質であれば、十分に大きいといえる。ただし、Ｍｇが多いとペロブスカイト型物質を形成できなくなり、誘電率が低下してしまう。従って、Ｍｇの割合は１０％以下としつつ、格子定数を小さくするように調整する必要がある。
【０１２３】
以上の考察の結果、Ｓｉ基板上へのエピタキシャル成長に関しては、上記「絶縁膜としての必須３条件」を満たす領域が存在しないことが分かる。前述した特許文献３においては、図２３に示した領域Ｘが最適な領域とされている。しかし、電子障壁が１ｅＶに満たず、または、格子定数もシリコンに整合する条件Ｕからの「ずれ」が大きいため、ゲート絶縁膜としては適さない言える。
【０１２４】
一方、プラス１％程度のひずみＳｉ基板上へのエピタキシャル成長を考えた場合には、最適な格子定数が大きくなるので、整合する範囲が獲られる。すなわち、プラス１％のひずみを持ったひずみＳｉの格子定数は、５．４８４オングストロームであり、その等高線Ｓ３は図示した通りである。この格子定数に整合するゲート絶縁膜の格子定数の上限は、５．５６オングストロームであり、等高線Ｓ４により表される。また、格子定数の下限は、５．４０オングストロームであり、等高線Ｓ６により表される。絶縁膜の格子定数が、等高線Ｓ４と等高線Ｓ６の間にあることが、プラス１％程度のひずみをもつひずみシリコン基板に整合する条件Ｖである。等高線Ｓ４とＳ６との間であり（条件Ｖに適合し）、且つ、電子障壁が１ｅＶ以上（斜線ハッチ部）である領域は、同図に表した領域Ｂである。例えば、Ｃａ（Ｔｉ０．４Ｚｒ０．６）Ｏ３であれば、電子障壁は１．２ｅＶ程度であり、格子定数が５．５５６オングストローム、そして誘電率４０程度と非常に理想的な薄膜が作成可能である。
【０１２５】
特許文献３においては、実施例４としてひずみＳｉに関して言及されている。しかし、特許文献３の実施例４では、電子障壁が殆ど生じない（Ｓｒ０．５Ｃａ０．５）ＴｉＯ３を用いられている。つまり、同文献においては、電子障壁について考慮されていないことを、改めて指摘できる。特許文献３では、格子定数が整合している範囲として、特許文献３の図４の領域Ｒ１を記している。しかし、これは、本願の図２３のＳｉの格子定数５．４３オングストロームで示している実線Ｓ１に対応し、この直線上には最適領域は存在しない。
【０１２６】
また、ひずみＳｉ基板のひずみ量によって、最適範囲がずれることは明らかである。例えば、ひずみ量がプラス１．５％であれば、ひずみＳｉ基板の格子定数は５．５１１オングストロームとなり、５．４２８オングストロームから５．５９４オングストロームの格子定数をもつ薄膜を成膜する必要があることになる。つまり、最適な範囲が領域Ｂよりも拡大する。ひずみ量と最適範囲についての関係は、以下に説明する各具体例においても同様であるので、以下の具体例においては、詳細な説明は省略する。
【０１２７】
図２４は、ＢサイトにＺｒの代わりにＨｆを採用した場合の格子定数、誘電率、バンドギャップ等をまとめたグラフ図である。同図においても、図２３と同様の格子定数の等高線Ｓ１〜Ｓ６を表した。
【０１２８】
ＺｒとＨｆの差としては、格子定数がＺｒの場合に比べて０．６％程度小さくなることが挙げられる。Ｚｒを用いた場合に比べて、Ｈｆを用いた場合には、最適領域が多少ずれる点が違いであって、本質的な変化はない。
【０１２９】
以上説明したように、図２３及び図２４に関して説明したペロブスカイト構造の物質では、Ｓｉ基板上に最適な絶縁膜を形成することは困難であるが、ひずみＳｉ基板を用いた場合には、ある程度良好な絶縁膜が形成可能であることが分った。
【０１３０】
図２５は、本具体例の絶縁膜を用いたＭＯＳＦＥＴを表す模式図である。すなち、シリコン基板またはひずみシリコン基板１５１の表面にはソース領域Ｓ及びドレイン領域Ｄが形成されている。そして、これらソース領域及びドレイン領域の間のチャネル領域の上に、上述した絶縁膜１５２が設けられ、その上にゲート電極１５３が設けられている。そして、ゲート絶縁膜１５２の材料として、図２３、図２４に表した領域Ｂの範囲の材料を用いることにより、高速で低消費電力のＭＯＳＦＥＴを実現できる。
【０１３１】
次に、図２６は、ＲＰ型の材料を用いた場合の一例を表すグラフ図である。同図には、ＲＰ型Ａｎ＋１ＢｎＯ３ｎ＋１のなかで、ｎ＝１の場合（「ＲＰ１型」と略す。）の格子定数、誘電率、バンドギャップなどをまとめた。つまり、同図は、Ｓｉ基板上、あるいはひずみＳｉ基板上へのエピタキシャル成長であり、ペロブスカイト型物質ＡＢＯ３と岩塩構造物質ＡＯモノレイヤーとを交互に積層させた構造を有する材料について、格子定数、バンドギャップ、誘電率などをまとめたグラフ図である。また、図２６においても、図２３と同様に格子定数の等高線Ｓ１〜Ｓ６を表した。また、図２６においても、Ａサイトを占める原子として（Ｂａ，Ｓｒ，Ｃａ，Ｍｇ），Ｂサイトを占める原子として（Ｔｉ，Ｚｒ）をそれぞれ挙げた。
【０１３２】
まず、バンドギャップについて説明すると、上述したように、ＲＰ型物質では障壁部分が薄すぎるために、離散的な量子化レベルが形成される量子井戸絶縁膜を得ることはできない。従って、Ｚｒ（或いはＨｆ）量を増やして電子障壁（ΔＥｃ）を１ｅＶ以上に上昇させる必要がある。ＲＰ１型物質では、Ｚｒ（＋Ｈｆ）の割合が２０％以上では電子障壁が１ｅＶ以上になるため、図２６の斜線部分であれば、電子障壁が１．０ｅＶ以上という条件に合うことが分かる。
【０１３３】
一方、誘電率εについては、ＡサイトにＢａ、Ｓｒ、Ｃａを用いた場合には、全ての範囲で２０以上が得られている。但し、ＡサイトにＭｇを含有する場合、Ｍｇ量が多いとペロブスカイト型物質を形成できなくなり、誘電率が低下する。従って、Ｍｇの割合は１０％以下として、例えばＺｒ量を増加させつつ、格子定数を小さく抑えた範囲が最適な範囲となる。
【０１３４】
次に、格子定数について説明する。図２６においても、Ｓｉ基板の格子定数５．４３オングストロームの等高線Ｓ１と、その格子定数に対する上限である５．５１１オングストロームの等高線Ｓ２をそれぞれ表した。
【０１３５】
以上の考察の結果、上記した「絶縁膜としての必須３条件」を満たす範囲は、無ひずみＳｉの場合、図２６における領域Ａである。この領域内で、できる限り図の下方にある方が電子障壁が高くなるので、Ｃａ２（Ｔｉ０．５，Ｚｒ０．５）Ｏ４或いは、ここにＺｒ量を増加させながらＭｇを少量混ぜた物質の薄膜であれば、絶縁膜として性能のよいものが得られるといえる。
【０１３６】
前述した非特許文献１（Haeni, Appl. Phys. Lett. 78  p.3292(2001)）においては、図２６に表したＳｒ２ＴｉＯ４のゲート絶縁膜としての可能性が示唆されている。しかし、図２６から分かるように、Ｓｒ２ＴｉＯ４では電子障壁が十分に高くないため、リーク電流を十分に抑えることができない。
【０１３７】
また例えば、プラス１％程度のひずみＳｉ基板上へのエピタキシャル成長を考えた場合には、最適な格子定数が大きくなるので、最適な範囲が拡がる。プラス１％のひずみを持ったひずみＳｉの格子定数は５．４８４オングストロームであり等高線Ｓ３により表される。またこの格子定数に対して整合する格子定数５．５６オングストロームは、等高線Ｓ４により表される。
【０１３８】
従って、プラス１％のひずみＳｉに対して適合する領域は、図２６の領域Ａおよび領域Ｂであり、ひずみＳｉに対しては非常に広い領域の物質がゲート絶縁膜として機能することが分る。例えば、Ｃａ２（Ｔｉ０．４Ｚｒ０．６）Ｏ４であれば、電子障壁が１．８ｅＶ程度、格子定数が５．５２６オングストローム、そして誘電率３０程度と非常に理想的な薄膜が作成可能である。
【０１３９】
図２７は、図２６のＺｒの代わりにＨｆをＢサイトに採用した場合の格子定数、誘電率、バンドギャップをまとめたグラフ図である。同図においても、図２３と同様の格子定数の等高線Ｓ１〜Ｓ６を表した。
【０１４０】
ＺｒとＨｆの差は、格子定数がＺｒの場合に比べて０．６％程度小さくなることである。つまり、Ｚｒだけの場合に比べて、Ｈｆを用いた場合には、最適領域が多少ずれる点が違いであって、本質的な変化はない。つまり、無ひずみＳｉに対しては、領域Ａがゲート絶縁膜として適合し、プラス１％のひずみＳｉに対しては、領域Ａと領域Ｂが適合する。
【０１４１】
また、Ｂサイトの原子として、Ｚｒを用いた場合とＨｆを用いた場合には、最適領域が多少ずれるだけであるので、以下の説明では、Ｈｆにより置換した場合の説明は省略する。
【０１４２】
次に、ペロブスカイト構造部分の厚みを増した物質、すなわちＲＰｎ（Ａｎ＋１ＢｎＯ３ｎ＋１）において、ｎ＝２，ｎ＝３，ｎ≧４とした場合について、それぞれ図２８、図２９、図３０にまとめる。また、これらのグラフにおいても、格子定数の等高線Ｓ１〜Ｓ６を表した。
【０１４３】
誘電率εに関しては、いずれの場合も十分に大きいが、電子障壁（１ｅＶ以上）を確保するには、Ｂサイトの（Ｚｒ＋Ｈｆ）の割合が、それぞれ３０％以上，４０％以上，５０％以上であることが必要になる。そして、格子定数は、ｎ≧２においてはペロブスカイト構造の時の格子定数に一致することが第１原理計算からも、実験からも分っている。
【０１４４】
以上の結果、無ひずみＳｉ基板に対しては、ｎ≧４の時には、図３０に表したように、Ｓｉ基板上にエピタキシャル成長させた場合は「絶縁膜としての必須３条件」を満たす領域が存在しないことが分かる。ｎ＝２、３に関しては、図２８、図２９に表したように、小さな領域ではあるが、最適な領域Ａが存在する。
【０１４５】
一方、ひずみＳｉ基板（プラス１％の場合）の上であれば、適合範囲が大きくずれるため、ｎ≧４の時（図３０）にも、最適領域（領域Ｂ）が出現する。この場合、ＲＰ型になったために、伝導帯の底から上昇する分のエネルギーはほぼゼロであり、伝導帯の底がそのまま電子障壁に対応することになる。（Ｚｒ＋Ｈｆ）量がＢサイト量の半分以上であれば電子の障壁が１．０ｅＶを超えることになるので、その事実を使って電子障壁を確保することになる。格子定数がペロブスカイト構造の場合に一致するので、図２３と同様となり、図２３の領域Ｂに相当するところが、図３０に表したｎ≧４の場合の最適領域となる。
【０１４６】
また、ｎが４より大きい場合には、基本的にはペロブスカイト構造の場合（図２３）に収束して行くと考えればよい。何故なら、ＲＰ型においてｎが無限に大きくなった極限が、ペロブスカイト構造だからである。
【０１４７】
一方、ｎ＝２では、図２８のグラフにおいて下側の約７０％の範囲で電子障壁（１ｅＶ以上）が得られるようになる。従って、プラス１％のひずみＳｉの場合には、同図の領域Ｂの部分がＳｉ基板での最適領域Ａからさらに広がった最適領域ということになる。
【０１４８】
また、ｎ＝３では、図２９のグラフにおいて下側の約６０％の範囲が電子障壁（１ｅＶ以上）が得られる範囲となる。従って、プラス１％のひずみＳｉの場合には、同図の領域Ｂの部分がＳｉ基板での最適領域Ａからさらに広がった最適領域ということになる。
【０１４９】
図３１は、ＲＰ型の絶縁膜を用いたＭＯＳＦＥＴを表す模式図である。すなち、シリコン基板またはひずみシリコン基板１６１の表面にはソース領域Ｓ及びドレイン領域Ｄが形成されている。そして、これらソース領域及びドレイン領域の間のチャネル領域の上に、上述したＲＰ型の絶縁膜１６２が設けられ、その上にゲート電極１６３が設けられている。ゲート絶縁膜１６２の材料として、図２６乃至図３０に表した領域Ａまたは領域Ｂの範囲の材料を適宜用いることにより、高速で低消費電力のＭＯＳＦＥＴを実現できる。
【０１５０】
次に、図３２及び図３３を参照しつつ、Ｓｉ基板上あるいはひずみＳｉ基板上へのエピタキシャル成長させたゲート絶縁膜であって、「ペロブスカイト型物質ＡＢＯ３と岩塩構造物質ＡＯ層の積層構造（Ruddlesden-Popper型）」であり、かつ、ＡＢＯ３層が一層のもの（ＲＰ１）と２層（ＲＰ２）が交互に積層される絶縁膜について説明する。また、これらのグラフにおいても、格子定数の等高線Ｓ１〜Ｓ６を表した。
【０１５１】
この時、隣あった井戸内部でのエネルギーレベルが異なるために、隣あった井戸間に相互作用が全く働かなくなり、バンド状態が消失して離散的な準位が出現する。このため、離散的な量子化レベルを用いた量子井戸絶縁膜が作成でき、図３２に斜線で表した全領域において、非常に高い電子障壁をもった絶縁膜が得られる。
【０１５２】
また、誘電率εも、ＲＰ２が混ざることでＲＰ１の場合よりも高くなる傾向にあるので、全領域で２０以上が確保される。よって、格子定数の条件だけにより最適化が可能であり、無ひずみＳｉに対しては、領域Ａが最適領域となる。但しここで、以下に説明する領域Ｂと重なっている部分は「Ａ＆Ｂ」と記した。
【０１５３】
Ｃａ５（Ｔｉ０．５，Ｚｒ０．５）３Ｏ１１、つまり、Ｃａ２（Ｔｉ０．５，Ｚｒ０．５）Ｏ４  とＣａ３（Ｔｉ０．５，Ｚｒ０．５）２Ｏ７とを交互に積層したものが最適の物質の一つである。
【０１５４】
プラス１％程度のひずみＳｉ基板上へのエピタキシャル成長を考えた場合には、最適な格子定数が大きくなるので、最適な領域が領域Ａからずれることになる。プラス１％のひずみを持ったひずみＳｉの格子定数は、等高線Ｓ３により表したように５．４８４オングストロームである。この場合、等高線Ｓ４の範囲まで適合する。この格子定数に見合った領域は、図３２の領域Ｂであり、領域Ａと重なった部分はＡ＆Ｂと記してある。ひずみＳｉに対しては非常に広い領域の物質がゲート絶縁膜として機能することが分る。
【０１５５】
Ｃａ５（Ｔｉ０．４Ｚｒ０．６）３Ｏ１１であれば、電子障壁が２．５ｅＶ程度、格子定数が５．５３６オングストローム、そして誘電率４０程度と非常に理想的な薄膜が作成可能である。
【０１５６】
図３３は、Ｚｒの代わりにＨｆをＢサイトに採用した場合の格子定数、誘電率、電子障壁等をまとめたグラフ図である。ＺｒとＨｆとの差は、前述したように、格子定数がＺｒの場合に比べて０．６％程度小さくなることであり、最適領域が多少ずれる点が違いであって、本質的な変化はない。
【０１５７】
図３４は、図３２及び図３３に表した絶縁膜を用いたＭＯＳＦＥＴを表す模式図である。すなち、シリコン基板またはひずみシリコン基板１７１の表面にはソース領域Ｓ及びドレイン領域Ｄが形成されている。そして、これらソース領域及びドレイン領域の間のチャネル領域の上に、上述したＲＰ型の絶縁膜１７２が設けられ、その上にゲート電極１７３が設けられている。ゲート絶縁膜１７２の材料として、図３２または図３３に表した領域Ａまたは領域Ｂの範囲の材料を適宜用いることにより、高速で低消費電力のＭＯＳＦＥＴを実現できる。
【０１５８】
次に、図３５及び図３６を参照しつつ、Ｓｉ基板上あるいはひずみＳｉ基板上にエピタキシャル成長させたゲート絶縁膜であって、「ペロブスカイト型物質ＡＢＯ３と、２層の岩塩構造物質ＡＯ層と、を積層させた構造」の絶縁膜について説明する。また、これらのグラフにおいても、格子定数の等高線Ｓ１〜Ｓ６を表した。
【０１５９】
この積層構造においては、離散的な準位が出現し、量子化レベルを用いた量子井戸絶縁膜が作成できる。その結果として、図３５に斜線で表した全領域において、非常に高い電子障壁をもった絶縁膜が期待される。エネルギ状態が準位化しているので、透過確率が非常に小さくなる点が重要であることは既に説明した通りである。
【０１６０】
さらに、ＡＯ層が２層挿入されている場合には、ＡＢＯ３の膜厚方向のＢ―Ｏ軸が一致することになる。この軸が一致すると、誘電的な特性が向上し大きな誘電率εが得られるようになる。このため、やはりグラフの全領域に亘って、誘電率が１０以上に達する。この構造においては、ＡＢＯ３の相が一致しているので、Ｉｎ−Ｐｈａｓｅ（ＩＰ）型と称することにする。また、ペロブスカイト型物質ＡＢＯ３の層数ｎに応じて「ＩＰｎ」のように表すことにする。
【０１６１】
つまり、本具体例は、「ＩＰ１構造」と表すことができる。格子定数の適合条件によって、無ひずみＳｉに対しては、等高線Ｓ２とＳ５との間の領域Ａが最適領域となる。但し、ひすみＳｉに対して適合する領域Ｂと重なっている部分は「Ａ＆Ｂ」と表した。
【０１６２】
ＩＰ１型の中でも、時に、Ｓｒ３ＴｉＯ５やＣａ３（Ｔｉ０．５，Ｚｒ０．５）Ｏ５の場合に格子定数がＳｉ基板の格子定数にほぼ一致しており、エピタキシャル成長に最も適した状態になる。この時、誘電率εもそれぞれ３４と２０と十分に大きく、ゲート絶縁膜として、最適の物質のひとつといえる。
【０１６３】
一方、プラス１％程度のひずみＳｉ基板上へのエピタキシャル成長を考えた場合には、最適な格子定数が大きくなるので、最適な領域が領域Ａからずれることになる。プラス１％のひずみを持ったひずみＳｉの格子定数は５．４８４オングストロームであり等高線Ｓ３により表される。その格子定数に適合する範囲は、等高線Ｓ４とＳ６との間であり、領域Ｂとなる。ここでも、領域Ａと重なった部分はＡ＆Ｂと表した。ひずみＳｉに対しては非常に広い領域の物質がゲート絶縁膜として機能することが分かる。例えば、Ｂａ３ＴｉＯ５  や（Ｂａ０．４Ｓｒ０．６）３ＴｉＯ５であれば、電子障壁が両者とも２．５ｅＶ程度、格子定数がそれぞれ５．５６、５．４８オングストローム、そして両者とも誘電率εは４０程度となり、非常に理想的なゲート絶縁膜が作成可能である。
【０１６４】
図３６は、Ｚｒの代わりにＨｆをＢサイトに採用した場合の格子定数、誘電率、電子障壁等をまとめたグラフ図である。前述したように、ＺｒとＨｆの差は、格子定数がＺｒの場合に比べて０．６％程度小さくなることである。つまり、最適領域が多少ずれる点が違いであって、本質的な変化はない。
【０１６５】
ＩＰ１型のゲート絶縁膜では、絶縁膜に電圧が加わっていない時には、電子障壁が低くなっていることに注意が必要である。電圧が加わることで隣同士の井戸内のレベルがずれて、大きな電子障壁が形成されるように変化する。これに対して、電圧が印加されていない状態において、隣同士の井戸のエネルギーレベルを違う値に設計することもできる。例えばＩＰ１型とＩＰ２型とを組み合わせればよい。これは、図４乃至図９を参照しつつ、２重あるいは３重井戸構造に関して前述した通りである。
【０１６６】
また、本発明は、ＩＰ１型には限定されず、ＩＰ２型やＩＰ３型なども包含する。この場合、誘電率εが上昇すること、格子定数が大きくなること（ほぼペロブスカイト構造の格子定数に一致する）などが、ＩＰ１型と比べた変化となる。電子障壁に関しては、ＩＰ２型やＩＰ３型では、膜厚が薄い時には隣同士の井戸でエネルギーレベルが大きく変化するので使い易い。
【０１６７】
図３７は、図３５及び図３６に表した絶縁膜を用いたＭＯＳＦＥＴを表す模式図である。すなち、シリコン基板またはひずみシリコン基板１８１の表面にはソース領域Ｓ及びドレイン領域Ｄが形成されている。そして、これらソース領域及びドレイン領域の間のチャネル領域の上に、上述したＩＰｎ型の絶縁膜１８２が設けられ、その上にゲート電極１８３が設けられている。ゲート絶縁膜１８２の材料として、図３５または図３６に表した領域Ａまたは領域Ｂの範囲の材料を適宜用いることにより、高速で低消費電力のＭＯＳＦＥＴを実現できる。
【０１６８】
次に、図３８及び図３９を参照しつつ、Ｓｉ基板上あるいはひずみＳｉ基板上にエピタキシャル成長させたゲート絶縁膜であって、ＩＰ１型とＩＰ２型とを交互に積層させた絶縁膜について説明する。
【０１６９】
この場合にも、離散的な準位が出現し、量子化レベルを用いた量子井戸絶縁膜を作成できる。図３８に表した斜線の全領域において、非常に高い電子障壁をもった絶縁膜が得られる。エネルギ状態が準位化しているので、透過確率が非常に小さくなる点は既に説明した通りである。また、誘電率εは、２０以上に達している。
【０１７０】
格子定数の整合条件により、無ひずみＳｉに対しては、等高線Ｓ２とＳ５との間の領域Ａが最適領域となる。ここでも、領域Ｂと重なっている部分はＡ＆Ｂと表した。特に、（Ｃａ０．２５，Ｓｒ０．７５）７Ｔｉ３Ｏ１３の場合に格子定数がＳｉ基板の格子定数にほぼ一致しており、エピタキシャル成長に最も適した状態になる。この時、誘電率εも５０と十分に大きく、最適の物質のひとつといえる。
【０１７１】
一方、プラス１％程度のひずみＳｉ基板上へのエピタキシャル成長を考えた場合には、最適な格子定数が大きくなるので、最適な領域が領域Ａからずれることになる。プラス１％のひずみを持ったひずみＳｉの格子定数は５．４８４オングストロームであり等高線Ｓ３より表される。その格子定数に適合する範囲は、等高線Ｓ４とＳ６との間の領域Ｂである。ここでも、領域Ａと重なった部分はＡ＆Ｂと表した。
【０１７２】
ひずみＳｉに対しては、非常に広い領域の物質がゲート絶縁膜として機能することが分かる。例えば、Ｓｒ７Ｔｉ３Ｏ１３であれば、電子障壁が２．５ｅＶ程度、格子定数がそれぞれ５．４７オングストローム、そして誘電率εが５５程度となり、非常に理想的な薄膜が作成可能である。
【０１７３】
図３９は、Ｚｒの代わりにＨｆをＢサイトに採用した場合の格子定数、誘電率、電子障壁等をまとめたグラフ図である。前述したように、ＺｒとＨｆの差は、格子定数がＺｒの場合に比べて０．６％程度小さくなることである。つまり、最適領域が多少ずれる点が違いであって、本質的な変化はない。
【０１７４】
ＩＰｎ型、あるいは、（ＩＰｎ＋ＩＰｍ）型（ｎ、ｍ整数）の絶縁膜では、高誘電体層（井戸層）の軸が揃っているために、漏れ電流が非常に少なく、誘電率εが高い薄膜が作成できることも分った。この絶縁膜の応用例としては、ＭＩＭキャパシタの絶縁膜ということもありうる。また、高誘電体の代わり強誘電体薄膜を考えても、軸が揃っていることによって、強誘電性にも大きな効果があるので、漏れ電流の少ない強誘電体薄膜ＭＩＭキャパシタを作成することが可能である。
【０１７５】
実際に、ＳｒＲｕＯ３電極の上にＢａ３ＴｉＯ５薄膜を成膜し、上部電極としてまたＳｒＲｕＯ３を成膜し、ＭＩＭキャパシタ構造を作成した。この時、面内歪みが加わることもあって、大きな分極をもった、漏れ電流の非常に小さい強誘電体ＭＩＭキャパシタが作成できた。
【０１７６】
また、ＦｅＲＡＭ（強誘電ＲＡＭ）向けキャパシタとしては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３が有名である。この時、ＰｂＯを障壁にできるかというと、実はできない。Ｐｂの軌道エネルギーがＴｉよりも低く、いくらＰｂＯを入れても電子障壁を上昇させることができないからである。しかし、ＰｂＯの代わりに（Ｃａ，Ｓｒ，Ｂａ）Ｏを入れることは可能である。この挿入により、電子障壁が上昇し、誘電体層の軸が揃うように工夫すれば、低い漏れ電流であり、大きな分極を持ったＭＩＭキャパシタを作成することが可能である。
【０１７７】
以上、層状ペロブスカイト物質を用いた絶縁膜の最適な範囲について説明した。幾つかの場合に関して具体的を挙げたが、「隣同士の井戸に同じエネルギーレベルが来ないように」する、「障壁層を厚くとる」などの工夫をしながら井戸内の状態が離散的な準位を形成するようにすることが重要である。そして、それができない場合は、Ｂサイト物質としてＺｒやＨｆを用いることで、ある程度は使用可能な物質の範囲が広げられることを説明した。ペロブスカイト型とＲＰ型の場合は、Ｂサイトを工夫することで最適化を図ることが望ましい。もちろん、ここに示した具体例は、ほんの一例に過ぎず、様々な膜構造が考えられる。障壁層の厚さ、井戸層の厚さを様々に変化させながら積層させたものは、多種多様に考えられるが、それら全ては、本発明の範囲に包含される。
【０１７８】
また、以上の説明においては、絶縁膜を作成する際、▲１▼格子定数を基板に対してプラスマイナス１．５％以内にする、▲２▼障壁高さが高いこと、▲３▼誘電率が大きいこと、という３点の条件を挙げたが、更に、この絶縁膜と基板との間に絶縁性のバッファー層を挟むことも可能である。この場合、特に重要な点は、バッファー層は一番難しい▲２▼の条件を必ずしも満たす必要はないという点である。出来る限り▲３▼（高い誘電率）の条件は全体として満たした上で、▲２▼の条件はバッファー層の上に積層する絶縁膜が担い、バッファー層には界面特性向上、つまり▲１▼の条件を担わせるというように役割分担することが出来るからである。このような構造は、絶縁膜部分が、本特許に従った構成・構造を持っているからこそ可能であることは指摘しておきたい。このバッファー層は、界面特性を向上させたい場合に非常に有効である。
【０１７９】
電圧が加わったとき、誘電率が高いものをバッファーとして用いれば、バッファー層部分での電圧降下は小さめに抑えられるため、障壁層だけの時（すなわち、バッファー層が無い時）よりも第一層目を厚く作成することが可能である。このことによるメリットは大きく、第一層目の表面をより平坦に出来るという効果が得られる。
【０１８０】
それに対して、バッファー層がない、誘電率の低い障壁層を基板上に直接成長させる場合、障壁層を厚くすると誘電率が小さくなってしまい、それだけでゲート絶縁膜としては使えないことになる。かと言って、障壁層を薄くしすぎると、平坦で均一な膜を作るのが非常に難しく、リーク電流が悪化してしまう。
【０１８１】
例えば、Ｓｉ（１１１）基板上に、量子井戸構造ＳｒＯ／ＣｅＯ２／ＳｒＯ／ＣｅＯ２／ＳｒＯを作成する場合にバッファー層ＣｅＯ２（１１１）から始めることで、Ｓｉ（１１１）面上に良好にエピタキシャル成長するＣｅＯ２薄膜直接接合から出発できることになる。Ｓｉ基板とＣｅＯ２の格子定数差は１％にも満たず、非常によい界面が形成されると考えられるため、ＣｅＯ２がＳｉ直上にある構造は有効である。
【０１８２】
ＳｒＯから始めるか、ＣｅＯ２から始めるかという点は、どちらも可能であるが、より界面が綺麗に出来る物質を選ぶことが出来る点がポイントということである。誘電率が高い物質であれば、障壁の高さはその上の量子井戸絶縁膜が担ってくれるので、界面特性だけで選ぶことが可能ということである。
【０１８３】
ここで、誘電率が高い物質では、障壁が低い傾向にあるという事実がある。上記バッファー層の材料としては、誘電率が高く、格子定数がシリコン基板（あるいはひずみシリコン基板）の格子定数に良く一致しているが、障壁高さがあまり高くないものと考えられてきた材料であって、Ｓｉ基板に直接エピタキシャル成長させることのできる、高誘電体薄膜材料の全てが候補として挙げられることになる。その代表例としては、ＣｅＯ２，ＹＳＺ（Ｙ２Ｏ３＋ＺｒＯ２），（Ｂａ，Ｓｒ，Ｃａ）Ｏ，ＳｒＴｉＯ３，Ｃａ（Ｔｉ，Ｚｒ）Ｏ３，（Ｂａ，Ｓｒ，Ｃａ）Ｆ２などが考えられる。
【０１８４】
【実施例】
次に、実施例を参照しつつ本発明の実施の形態についてさらに詳細に説明する。  単一量子井戸構造または多重量子井戸構造を用いた本発明の絶縁膜は、スパッタ法や、レーザーアブレーション法、化学気相成長法（ＣＶＤ）などによっても製造することができるが、以下の実施例では、全て分子線エピタキシー（ＭＢＥ）法によって薄膜を成長させた。
【０１８５】
まず、共通に用いられている分子線エピタキシー装置について説明する。真空容器はクライオポンプにより排気されている。到達真空度は、１０−６パスカル以下であった。真空容器内には基板ホルダが設けられ、この基板ホルダに基板が設置される。基板ホルダはヒーターにより加熱される。基板に対向するように複数のクヌーセンセル（knudsen cell）が設けられており、それぞれのクヌーセンセルの開口部には、セルシャッターが設けられている。各クヌーセンセルには、以下の実施例において成膜される薄膜の構成金属元素である、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ランタン（Ｌａ）、イットリウム（Ｙ）、ガドリニウム（Ｇｄ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）の各元素の金属が充填されている。
【０１８６】
また、薄膜を得るために必要とされる酸化反応を起こすために、液体オゾン貯蔵室で気化した純オゾンガスをノズルから噴出して基板に照射できるようにされている。ノズルと基板との間には、必要に応じてオゾンシャッターが挿入される。
【０１８７】
（第１の実施例）
まず、本発明の第１の実施例として、ＳｒＯ／ＣｅＯ２／ＳｒＯという単一量子井戸構造を有する絶縁膜を用いたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）について説明する。
【０１８８】
図１０は、本発明の第１の実施例のＭＯＳＦＥＴのゲート絶縁膜部分の断面図である。すなわち、本実施例のＦＥＴは、シリコン基板１１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜１２を介してゲート電極１６が設けられている。ゲート絶縁膜は、ＳｒＯ障壁層１３、ＣｅＯ２井戸層１４、ＳｒＯ障壁層１５を積層させた単一量子井戸構造を有する。
【０１８９】
以下、この絶縁膜１２について、その製造手順に沿ってさらに詳細に説明する。
【０１９０】
すなわち、主面が（１１１）のＳｉ基板１１の上に、まず、ＳｒＯ（１１１）層１３をエピタキシャル成長させた。ＳｒＯ層の厚みはおよそ７．５オングストロームとした。より具体的には、まず、ストロンチウム（Ｓｒ）のみをオゾンなしで、１０−７パスカル、基板温度は８５０℃にて、１／３ＭＬ（mono atomic layer：原子層）成長させ、その後圧力１０−６パスカル、基板温度は７００℃においてＳｒＯをオゾンフラックス１．２×１０１２分子／秒ｃｍ２  にて成膜を行った。初期の１／３ＭＬのストロンチウム（Ｓｒ）層は、この段階で酸化されてＳｒＯ層へと変化した。
【０１９１】
この７００℃での成膜は、更に２００℃程度の低温でも可能であることが実験により確かめられているが、その後にＣｅＯ２成膜で７００℃とするために、７００℃での成膜を選択している。ＣｅＯ２の部分が更に低温で成膜可能な物質であれば、あるいはＣｅＯ２での低温での成膜の可能性が広がってくれば、更に低温での成膜で一連の絶縁膜構造を作成できる。
【０１９２】
次に、成膜したＳｒＯ膜の上にＣｅＯ２（１１１）層１４を４．７オングストロームだけエピタキシャル成膜させた。このＣｅＯ２成膜時の圧力は、１０−６パスカル、基板温度は７００℃であり、オゾンフラックスは８．８×１０１２分子／秒ｃｍ２とした。
【０１９３】
さらに、このＣｅＯ２膜の上にＳｒＯ（１１１）膜１５を圧力は１０−６パスカル、基板温度は７００℃、オゾンフラックス１．２×１０１２分子／秒ｃｍ２にて、７．５オングストロームだけエピタキシャル成長させ、その上にゲート電極１６として、金（Ａｕ）を蒸着により成膜した。
【０１９４】
このようにして得られた絶縁膜１２は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が６．５オングストロームと小さい絶縁膜であった。また、５ＭＶ／ｃｍの電界をかけた時のリーク電流を測定すると、１０−４Ａ／ｃｍ２  という非常に小さな値が得られた。
【０１９５】
比較例として、Ｓｉ上にＣｅＯ２のみを成膜した絶縁膜と、ＳｉＯ２膜のみを成膜した絶縁膜について、ＥＯＴにおける５ＭＶ／ｃｍでのリーク電流を測定すると、それぞれ、１Ａ／ｃｍ２  、  １０５Ａ／ｃｍ２（外挿値）であった。すなわち、これら比較例の絶縁膜は、本実施例と比較して、リーク電流が１０４倍、１０９倍にも達していることが分かった。このように、量子井戸構造を絶縁膜内に作りこんだ効果が非常に大きいことが分かった。
【０１９６】
また、さらに、ＳｒＯ膜１３、１５の代わりに、（Ｂａ，Ｓｒ）Ｏを使っても同様の効果が得られた。この混晶を使うと、格子定数をかなりの範囲で自由に変化させられるので、エピタキシャル成長させる時に、下地基板の格子定数に合わせることがより容易となる。
【０１９７】
本実施例では、Ｓｉ基板上において、（Ｂａ０．７１，Ｓｒ０．２９）Ｏをエピタキシャル成長させたところ、障壁層１３、１５の膜質が著しく向上した。この薄膜を障壁層として、上記と同じ単一量子井戸型ゲート絶縁膜、すなわち（Ｂａ，Ｓｒ）Ｏ（９．４オングストローム）／ＣｅＯ２（４．７オングストローム）／（Ｂａ，Ｓｒ）Ｏ（９．４オングストローム）という構造の量子井戸絶縁膜を構成したところ、ＥＯＴは４．３オングストロームとなった。
【０１９８】
これは、（Ｂａ，Ｓｒ）Ｏの誘電率がＳｒＯに比べて高いことによる効果が非常に大きいことを意味する。５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、１０−２Ａ／ｃｍ２という非常に小さな値が得られた。
【０１９９】
比較例として、ＳｉＯ２膜のみを用いた絶縁膜において、同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると、１０６Ａ／ｃｍ２であり、    １０８倍にも達していることから、量子井戸構造を絶縁膜内に作りこんだ効果が非常に大きいことが確認できた。
【０２００】
（Ｂａ，Ｓｒ）Ｏを用いた場合、ＳｒＯに比べて界面のひずみによる界面準位密度を一桁以上減らすことができた。このことの効用はＳｉ上にエピタキシャル成長し易いというだけにとどまらず、界面準位によるトランジスタの移動度低下を抑制できる点で大きい。今回の試作では、トランジスタの移動度は２５％以上の改善を示した。
【０２０１】
（第２の実施例）
次に、本発明の第２の実施例として、ＳｒＯ／ＳｒＴｉＯ３（以下ＳＴＯと略することもある）／ＳｒＯという単一量子井戸構造を有する絶縁膜を用いたＭＯＳＦＥＴについて説明する。
【０２０２】
図１１は、本発明の第２の実施例のＭＯＳＦＥＴのゲート絶縁膜の部分の断面図である。
【０２０３】
すなわち、本実施例のＦＥＴは、シリコン基板２１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜２２を介してゲート電極２６が設けられている。ゲート絶縁膜は、ＳｒＯ障壁層２３、ＳＴＯ井戸層２４、ＳｒＯ障壁層２５を積層させた単一量子井戸構造を有する。
【０２０４】
これを製造工程に従って説明する。まず、主面が（００１）のＳｉ基板２１の上にＳｒＯ（００１）層２３をエピタキシャル成長させた。ＳｒＯ層２３の厚みはおよそ５．２オングストロームとした。具体的には、まず、Ｓｒのみをオゾンなしで、１０−７パスカル、基板温度は８５０℃にて、１／４ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は６００℃においてＳｒＯをオゾンフラックス１．５×１０１２分子／秒ｃｍ２  にて成膜を行った。初期に成膜したＳｒの１／４ＭＬは、この段階で酸化されＳｒＯ層へと変化した。
【０２０５】
次に、その上にＳｒＴｉＯ３（００１）層２４を３．９オングストロームだけエピタキシャル成膜させた。この時、圧力は１０−６パスカル、基板温度は６００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２であった。
【０２０６】
次に、このＳｒＴｉＯ３層２４の上にＳｒＯ（００１）層２５を、膜厚およそ５．２オングストロームだけエピタキシャル成長させた。ＳｒＯ成膜の条件はＳｒＴｉＯ３膜の成長条件と同一にすることが可能であったので、全く同じものとした。その上にゲート電極２６として、金を蒸着により成膜した。
【０２０７】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が４．１オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、２×１０−２Ａ／ｃｍ２という非常に小さな値が得られた。
【０２０８】
比較例として、ＳｉＯ２膜のみを設けた場合について、同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０６Ａ／ｃｍ２であり、５×１０７倍にも達していることから、量子井戸構造を絶縁膜内に作りこんだ効果が非常に大きいことが確認できた。
【０２０９】
（第３の実施例）
次に、本発明の第３の実施例として、ＳｒＯ／ＳＴＯ／ＳｒＯ／ＳＴＯ／ＳｒＯという２重量子井戸構造を有する絶縁膜を設けたＭＯＳＦＥＴについて説明する。
【０２１０】
図１２は、本発明の第３の実施例のＭＯＳＦＥＴのゲート絶縁膜の部分の断面図である。
【０２１１】
すなわち、本実施例のＦＥＴは、シリコン基板３１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜３２を介してゲート電極３８が設けられている。ゲート絶縁膜は、ＳｒＯ障壁層３３、ＳＴＯ井戸層３４、ＳｒＯ障壁層３５、ＳＴＯ井戸層３６、ＳｒＯ障壁層３７をこの順に積層させた２重量子井戸構造を有する。
【０２１２】
これを製造工程に従って説明する。まず、主面が（００１）のＳｉ基板３１の上にＳｒＯ（００１）層３３をエピタキシャル成長させた。ＳｒＯ層３３の厚みはおよそ７．８オングストロームとした。具体的には、まず、Ｓｒのみをオゾンなしで、１０−７パスカル、基板温度は８５０℃にて、１／４ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は６００℃においてＳｒＯをオゾンフラックス１．５×１０１２分子／秒ｃｍ２  にて成膜を行っている。
【０２１３】
その上に、ＳｒＴｉＯ３（００１）層３４を３．９オングストロームだけエピタキシャル成膜させた。この時、圧力は１０−６パスカル、基板温度は６００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２とした。
【０２１４】
この後のＳｒＯ層３５、ＳｒＴｉＯ３層３６、ＳｒＯ層３７の成膜は、これらの条件と同様にして行った。
【０２１５】
すなわち、ＳｒＴｉＯ３層３４の上にＳｒＯ（００１）膜３５を膜厚およそ５．２オングストロームだけエピタキシャル成長させ、ＳｒＴｉＯ３（００１）層３６を７．８オングストロームだけエピタキシャル成膜させた。さらに、このＳｒＴｉＯ３層３６の上にＳｒＯ（００１）層３７を膜厚およそ７．８オングストロームだけエピタキシャル成長させ、その上にゲート電極３８として、金を蒸着により成膜した。
【０２１６】
このようにして得られた絶縁膜３２は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が８．３オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、１０−６Ａ／ｃｍ２という非常に小さな値が得られた。
【０２１７】
比較例として、ＳｉＯ２膜のみの絶縁膜において同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０３Ａ／ｃｍ２であり、１０９倍にも達していることから、井戸幅の違う二つの量子井戸構造を絶縁膜内に作りこんだ効果が非常に大きいことが証明された。
【０２１８】
電圧をかけていった場合に、特殊なケースとして、二つの井戸層３４、３６内の状態がエネルギー的に一致することがありうる。このような場合はバンドオフセットが低下してしまうので、この点に注意してゲート構造を設計する必要がある。本実施例でいえば、５．７ＭＶ／ｃｍという電界付近において急激にリーク電流が増える現象がみられた。基本的にこの電界以下で使用するようにすればよい。または、後に第５実施例に関して詳述するような３重井戸構造とすることによって、この状況の回避は可能である。
【０２１９】
（第４の実施例）
次に、本発明の第４の実施例として、前述した第３実施例の２重量子井戸構造の膜厚を変えた絶縁膜について説明する。
【０２２０】
すなわち、絶縁膜の積層構造としては、ＳｒＯ／ＳｒＴｉＯ３／ＳｒＯ／ＳｒＴｉＯ３／ＳｒＯであり、全てのＳｒＯ層の膜厚は、５．２オングストローム、全てのＳｒＴｉＯ層の膜厚は３．９オングストロームに統一して作成した。成膜方法は、第３実施例の場合と同じである。
【０２２１】
本実施例の絶縁膜の場合、電圧印加前にはバンドオフセットが１ｅＶ程度であったが、井戸層間に相互作用がほとんど無いため、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、１０−５Ａ／ｃｍ２という非常に小さな値が得られた。すなわち、電圧印加時には、実質バンドオフセットが上昇していることが確認できた。また、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）は、６．２オングストロームと小さいゲート絶縁膜であった。
【０２２２】
（第５の実施例）
次に、本発明の第５の実施例として、ＳｒＯ／ＳＴＯ／ＳｒＯ／ＳＴＯ／ＳｒＯ／ＳＴＯ／ＳｒＯという３重量子井戸構造を有する絶縁膜を設けたＭＯＳＦＥＴについて説明する。
図１３は、本発明の第５の実施例のＭＯＳＦＥＴのゲート絶縁膜の部分の断面図である。
【０２２３】
すなわち、本実施例のＦＥＴは、シリコン基板４１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜４２を介してゲート電極４１０が設けられている。ゲート絶縁膜は、ＳｒＯ障壁層４３、ＳＴＯ井戸層４４、ＳｒＯ障壁層４５、ＳＴＯ井戸層４６、ＳｒＯ障壁層４７、ＳＴＯ井戸層４８、ＳｒＯ障壁層４９をこの順に積層させた３重量子井戸構造を有する。
【０２２４】
これを製造工程に従って説明する。まず、主面が（００１）のＳｉ基板３１の上にＳｒＯ（００１）層４３をエピタキシャル成長させた。ＳｒＯ層３３の厚みはおよそ５．２オングストロームとした。具体的には、まず、Ｓｒのみをオゾンなしで、１０−７パスカル、基板温度は８５０℃にて、１／４ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は６００℃においてＳｒＯをオゾンフラックス１．５×１０１２分子／秒ｃｍ２  にて成膜を行った。
【０２２５】
次に、その上にＳｒＴｉＯ３（００１）層４４を３．９オングストロームだけエピタキシャル成膜させた。基板温度は６００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２とした。
【０２２６】
この後のＳｒＯ、ＳｒＴｉＯ３、ＳｒＯ、ＳｒＴｉＯ３，ＳｒＯの成膜は、これらの条件を保って行った。すなわち、更にこのＳｒＴｉＯ３層４４の上にＳｒＯ（００１）層４５を膜厚およそ５．２オングストロームだけエピタキシャル成長させ、ＳｒＴｉＯ３（００１）層４６を７．８オングストロームだけエピタキシャル成膜させた。さらに、このＳｒＴｉＯ３層４６の上にＳｒＯ（００１）層４７を膜厚およそ５．２オングストロームだけエピタキシャル成長させ、その上にＳｒＴｉＯ３（００１）層４８を３．９オングストロームだけエピタキシャル成膜させた。さらに、このＳｒＴｉＯ３層４８の上にＳｒＯ（００１）層４９を膜厚およそ５．２オングストロームだけエピタキシャル成長させ、その上にゲート電極４１０として、金を蒸着により成膜した。
【０２２７】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）は、８．４オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、１０−６Ａ／ｃｍ２という非常に小さな値を得ている。この結果は、前述した実施例とほぼ一致している。
【０２２８】
比較例として、ＳｉＯ２膜のみからなる絶縁膜の場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０３Ａ／ｃｍ２であり、１０９倍にも達していることから、井戸幅の違う３つの量子井戸構造を交互に絶縁膜内に作りこんだ効果が非常に大きいことが確認できた。
【０２２９】
本発明の３重井戸の場合、電圧をかけていった場合にも、急激にリーク電流が増える現象は見られなかった。この点が２重井戸の場合との違いである。
【０２３０】
（第６の実施例）
次に、本発明の第６の例として、本発明の絶縁膜を用いたＭＩＭ（金属・絶縁体・金属）キャパシタについて説明する。
【０２３１】
図１４は、本実施例のＭＩＭキャパシタの断面図である。この構造について、その製造工程に従って説明する。
【０２３２】
まず、主面が（００１）のＳｒＴｉＯ３基板５１にキャパシタをＭＢＥを用いて作成するが、この時ゲート絶縁膜５２に構造を持たせた。具体的には、ＳｒＲｕＯ３電極５３をＳｒＴｉＯ３基板５１上にエピタキシャル成長させ、その上にＳｒＯ（００１）層５４をエピタキシャル成長させた。ＳｒＯ層５４の厚みはおよそ５．２オングストロームとした。
【０２３３】
次に、その上にＳｒＴｉＯ３（００１）層５５を３．９オングストロームだけエピタキシャル成膜させた。さらに、このＳｒＴｉＯ３層５５の上にＳｒＯ（００１）層５６を先ほどと同じ膜厚およそ５．２オングストロームだけエピタキシャル成長させ、その上にＳｒＲｕＯ３電極５７をエピタキシャル成長させた。
【０２３４】
全体を通して、圧力１０−６パスカル、基板温度は６００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２であった。
【０２３５】
このよにして得られたキャパシタは、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）は、４．１オングストロームと小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、２×１０−２Ａ／ｃｍ２という非常に小さな値が得られた。
【０２３６】
比較例として、ＳｉＯ２膜のみからなる絶縁膜について、同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０６Ａ／ｃｍ２であり、５×１０７倍にも達していることから、量子井戸構造をＭＩＭキャパシタの絶縁膜内部に作りこんだ効果が非常に大きいことが確認できた。
【０２３７】
（第７の実施例）
次に、本発明の第７の実施例として、Ｃｅ−シリケート（silicate）／ＣｅＯ２／ＳｒＯという単一量子井戸構造を有する絶縁膜を設けたＭＯＳＦＥＴについて説明する。
【０２３８】
図１５は、本発明の第７の実施例のＭＯＳＦＥＴのゲート絶縁膜の部分の断面図である。
【０２３９】
すなわち、本実施例のＦＥＴは、シリコン基板６１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜６２を介してゲート電極６６が設けられている。ゲート絶縁膜は、Ｃｅ−シリケート（silicate）障壁層６３、ＣｅＯ２井戸層６４、ＳｒＯ障壁層６５をこの順に積層させた単一量子井戸構造を有する。
【０２４０】
これを製造工程に従って説明する。まず、主面が（１１１）のＳｉ基板６１の上にＣｅＯ２（１１１）層６４をエピタキシャル成長させた。ＣｅＯ２層の厚みはおよそ８．２オングストロームとした。
【０２４１】
具体的には、まず、Ｓｉ基板表面をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＣｅＯ２を成膜した。圧力は１０−６パスカル、基板温度は７００℃、オゾンフラックスは８．８×１０１２分子／秒ｃｍ２であった。次に、このＣｅＯ２層の上に、ＳｒＯ（１１１）膜６５を圧力は１０−６パスカル、基板温度は７００℃、オゾンフラックス１．２×１０１２分子／秒ｃｍ２  にて、７．５オングストロームだけエピタキシャル成長さた。この段階で、８００℃３０秒の酸素アニ―ルを行った。この時、ＳｉとＣｅＯ２との界面には、Ｃｅシリケート障壁層６３が３．５オングストローム程度の厚みに成長し、これを井戸構造の障壁とすることができた。その上にゲート電極６６として、金を蒸着により成膜した。
【０２４２】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が３．８オングストロームと小さい絶縁膜であった。また、５ＭＶ／ｃｍの電界をかけた時のリーク電流を測定すると、３×１０−２Ａ／ｃｍ２  という小さな値を得ている。
【０２４３】
比較例として、ＳｉＯ２膜のみからなる絶縁膜において同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０７Ａ／ｃｍ２であり、３×１０８倍にも達していることから、量子井戸構造を絶縁膜内に作りこんだ効果が非常に大きいことが確認できた。
【０２４４】
また、ＣｅＯ２エピタキシャル成長の代わりに、Ｌａ２Ｏ３、Ｙ２Ｏ３、Ｇｄ２Ｏ３、ＳｒＴｉＯ３などをエピタキシャル成長させた井戸層を用いてもよい。これらの場合、それぞれ、薄膜障壁層としてＬａシリケート、Ｙシリケート、Ｇｄシリケート、ＳｉＯ２をアニ―ルによって作ることが可能であり、量子井戸構造を形成できる。いずれの場合も、ＥＯＴを４〜６オングストローム程度に作成可能であり、リーク電流が１０−２〜１０−４Ａ／ｃｍ２程度の特性が得られている。同じＥＯＴのＳｉＯ２膜の場合に比べて、１０８〜１０９オーダーの改善が見られることから、量子井戸構造の有効性が示されたことになる。
【０２４５】
（第８の実施例）
次に、本発明の第８の実施例として、Ｈｆ−シリケート（silicate）／ＨｆＯ２／ＳｒＯという単一量子井戸構造を有する絶縁膜を設けたＭＯＳＦＥＴについて説明する。
【０２４６】
図１６は、本発明の第８の実施例のＭＯＳＦＥＴのゲート絶縁膜の部分の断面図である。
【０２４７】
すなわち、本実施例のＦＥＴは、シリコン基板７１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜７２を介してゲート電極７６が設けられている。ゲート絶縁膜は、Ｈｆ−シリケート（silicate）障壁層７３、ＨｆＯ２井戸層７４、ＳｒＯ障壁層７５をこの順に積層させた単一量子井戸構造を有する。
【０２４８】
これを製造工程に従って説明する。まず、主面が（１１１）のＳｉ基板７１の上にＨｆＯ２層７４を成長させた。
【０２４９】
この時、エピタキシャル成長はせず、アモルファス状態であった。今回はＭＢＥ装置を使っているが、層状成長をさせることができるのであれば、例えばＣＶＤも有力な成膜手法となる。ＨｆＯ２層の厚みはおよそ８．２オングストロームとした。具体的には、まず、Ｓｉ基板７１の表面をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＨｆＯ２を成膜した。圧力は１０−６パスカル、基板温度は７００℃、オゾンフラックスは８．８×１０１２分子／秒ｃｍ２であった。
【０２５０】
次に、このＨｆＯ２層の上にＳｒＯ（１１１）層７５を形成した。この際に、圧力は１０−６パスカル、基板温度は７００℃、オゾンフラックス１．２×１０１２分子／秒ｃｍ２  にて、７．５オングストロームだけ成長さた。この段階で、８００℃で３０秒間の酸素中アニールを行った。このアニールによって、Ｓｉ基板７１とＨｆＯ２層７４との界面にはＨｆシリケート層７３が３．５オングストローム程度の厚みに成長し、これを井戸構造の障壁層とすることができた。その上にゲート電極７６として、金を蒸着により成膜した。
【０２５１】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）は、６．８オングストロームと小さい絶縁膜であった。また、５ＭＶ／ｃｍの電界をかけた時のリーク電流を測定すると、１０−４Ａ／ｃｍ２という小さな値が得られた。
【０２５２】
比較例として、ＳｉＯ２膜のみからなる絶縁膜の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０５Ａ／ｃｍ２であり、１０９倍にも達していることから、量子井戸構造を絶縁膜内に作りこんだ効果が非常に大きいことが確認できた。
【０２５３】
また、ＨｆＯ２アモルファス薄膜の代わりに、ＺｒＯ２，Ａｌ２Ｏ３、Ｔａ２Ｏ３、ＴｉＯ２やその窒化物ＨｆＯＮ、ＺｒＯＮ、ＡｌＯＮ、ＴａＯＮ、ＴｉＯＮのアモルファス薄膜を用いても、それぞれ、Ｓｉとの界面に薄膜障壁構造としてＺｒシリケート、Ａｌシリケート、Ｔａシリケート、Ｔｉシリケート、Ｈｆシリケート、Ｚｒシリケート、Ａｌシリケート、Ｔａシリケート、Ｔｉシリケートをアニ―ルによって作ることが可能であり、井戸構造を作成することが可能であった。
【０２５４】
さらに、ＨｆＯ２アモルファス薄膜の代わりにＳｒＴｉＯ３，  ＳｒＺｒＯ３，  やその混晶Ｓｒ（Ｔｉ，Ｚｒ）Ｏ３、Ｓｒ２Ｎｂ２Ｏ７，  Ｓｒ２Ｖ２Ｏ７のアモルファス薄膜を用いてもＳｉとの界面に薄膜障壁構造としてＳｉＯ２薄膜を作ることが可能であり、井戸構造を作成することが可能であった。
【０２５５】
いずれの場合も、ＥＯＴを５〜９オングストローム程度に作成可能であり、  リーク電流が  １０−２〜１０−６Ａ／ｃｍ２程度の特性が得られている。同じＥＯＴのＳｉＯ２膜の場合に比べて、１０８〜１０９オーダーの改善が見られることから、量子井戸構造の有効性が示されたといえる。
【０２５６】
（第９の実施例）
次に、本発明の第９の実施例として、ＳｒＯ／Ｃａ（Ｔｉ，Ｚｒ）Ｏ３（以下ＣＴＺＯと略す場合がある）／ＳｒＯという単一量子井戸構造を有する絶縁膜を設けたＭＯＳＦＥＴについて説明する。
【０２５７】
図１７は、本発明の第８の実施例のＭＯＳＦＥＴのゲート絶縁膜の部分の断面図である。
【０２５８】
すなわち、本実施例のＦＥＴは、ひずみシリコン−ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板８１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜８２を介してゲート電極８６が設けられている。ゲート絶縁膜は、ＳｒＯ障壁層８３、ＣＴＺＯ井戸層８４、ＳｒＯ障壁層８５をこの順に積層させた単一量子井戸構造を有する。
【０２５９】
まず、ひずみＳｉ―ＳＯＩの形成方法についてに説明すると以下の如くである。
【０２６０】
最初に、ＣＶＤによりＳｉ基板上にＳｉＧｅバッファー層と、応力緩和ＳｉＧｅ層を形成した。次に、ＳＩＭＯＸ（ｓeparation by implanted oxygen）法によって、酸素注入を行った。酸素のドーズ量は、４×１０１７ｃｍ−２とした。その後、１３５０℃の高温で６時間に渡りアニ―ルを行って第１ＳｉＧｅ層中に埋め込み酸化膜を形成した。この時、ひずんだＳｉＧｅ層は、１３５０℃の高温アニ―ルにおけるＳｉＧｅと埋め込み酸化膜の界面のすべりにより応力緩和が起こる。その後、Ｇｅの高濃度化を行うために、１２００℃の酸素中アニ―ルでＳｉＧｅ層を酸化すると、ＳｉＧｅと埋め込み酸化膜との界面側にＧｅ濃度の濃縮が発生する。表面側の酸化膜をエッチグにより除去してやると、高濃度Ｇｅを含むＳｉＧｅ薄膜が作成される。この上にＣＶＤによってＳｉを成長すると、下地のＳｉＧｅの格子定数を感じてひずんだＳｉ薄膜が形成される。このようにして、ひずみＳｉ−ＳＩＯ基板を作成した。
【０２６１】
次に、主面が（００１）のひずみＳｉ基板８１にゲート絶縁膜８２をＭＢＥを用いて作成するが、この時ゲート絶縁膜８２に構造を持たせる。まずＳｒＯ（００１）層８３をエピタキシャル成長させた。ＳｒＯ層の厚みはおよそ５．２オングストロームとした。具体的には、まず、Ｓｉ基板表面をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＳｒＯを成膜した。
【０２６２】
次に、Ｓｒのみをオゾンなしで、圧力１０−７パスカル、基板温度は２００℃という低温にて、２ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は２００℃においてオゾンフラックス１．５×１０１２分子／秒ｃｍ２  を３０秒間照射した。これによりＳｒＯ層が２層でき上がる（およそ５．２オングストローム）。
【０２６３】
その上に、Ｃａ（Ｔｉ０．５Ｚｒ０．５）Ｏ３（００１）層８４を３．９オングストロームだけエピタキシャル成膜させた。この時、圧力は１０−６パスカル、基板温度は６００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２であった。さらにこのＣａ（Ｔｉ０．５Ｚｒ０．５）Ｏ３膜の上にＳｒＯ（００１）膜８５を、膜厚およそ５．２オングストロームだけエピタキシャル成長させた。ＳｒＯ成膜の条件はＣａ（Ｔｉ０．５Ｚｒ０．５）Ｏ３膜の成長条件と同一にすることが可能であったので、全く同じものとした。その上にゲート電極８６として、金を蒸着により成膜した。
【０２６４】
このようにして得られた絶縁膜８２は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が、３．２オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、５×１０−２Ａ／ｃｍ２という非常に小さな値が得られた。
【０２６５】
比較例として、ＳｉＯ２膜のみからなる絶縁膜について、同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０７Ａ／ｃｍ２であり、２×１０８倍にも達していることから、量子井戸構造を絶縁膜内に作りこんだ効果が非常に大きいことが確認できた。
【０２６６】
本実施例によって、量子井戸構造をもったゲート絶縁膜は、ひずみＳｉ―ＳＯＩ基板を使ったＭＯＳＦＥＴにも適応可能であることが分かった。
【０２６７】
また、ＳｒＯ膜の代わりに、（Ｂａ，Ｓｒ，Ｃａ）Ｏを使うことも可能であった。この混晶を使うと、格子定数をかなりの範囲で自由に変化させられるので、エピタキシャル成長させる時に、下地基板の格子定数に合わせることが容易となる。上述したひずみＳｉ基板上で、（Ｂａ０．８５，Ｓｒ０．１５）Ｏを用いてエピタキシャル成長させてやったところ、障壁の膜質が著しく向上した。この薄膜を障壁層として、上記と同じ井戸型ゲート絶縁膜を構成したところ、ＥＯＴは２．８オングストロームとなった。５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、６×１０−２Ａ／ｃｍ２という非常に小さな値を得ている。
【０２６８】
比較例として、ＳｉＯ２膜のみを用いた場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると２×１０７Ａ／ｃｍ２であり、３×１０８倍にも達していることから、量子井戸構造を絶縁膜内に作りこんだ効果が非常に大きいことが確認できた。
【０２６９】
（Ｂａ，Ｓｒ）Ｏを用いた場合、ＳｒＯに比べて界面のひずみによる界面準位密度を１０分の１以下に減らすことができる。その結果、界面準位によるトランジスタの移動度低下を防ぐことが可能であり、移動度は２０％以上の改善を示した。
【０２７０】
（第１０の実施例）
次に、本発明の第１０の実施例として、ＳＲＯ／ＢＳＯ／ＢＳＴＯ／ＢＳＯ／ＳＲＯという単一量子井戸構造を有する絶縁膜を設けたＭＩＭについて説明する。
【０２７１】
図１８は、本実施例のＭＩＭキャパシタの断面図である。
【０２７２】
このＭＩＭキャパシタについて、以下、製造工程に従って説明する。
【０２７３】
まず、主面が（００１）のＳｉ基板９１に上に、ＭＢＥを用いてＳｒＴｉＯ３層９８をエピタキシャル成長させた。
【０２７４】
その内容としては、まず、Ｓｉ基板表面をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＳｒＯを成膜した。この成膜は、Ｓｒのみをオゾンなしで、圧力１０−７パスカル、基板温度は２００℃という低温にて、１ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は２００℃においてオゾンフラックス１．５×１０１２分子／秒ｃｍ２  を１５秒間照射する。これによりＳｒＯ層が１層でき上がる。その上にＴｉを１ＭＬ成長させた後、上記と同じオゾンフラックスを２０秒間照射した。これによりＴｉＯ２膜が１ＭＬ成長した。これを繰り返すことで、ＳｒＴｉＯ３薄膜がＳｉ上にエピタキシャル成長した。
【０２７５】
次に、その上にＳｒＲｕＯ３電極９３をエピタキシャル成長させ、その上に（Ｂａ０．７５，Ｓｒ０．２５）Ｏ（００１）層９４をエピタキシャル成長させた。（Ｂａ，Ｓｒ）Ｏ層の厚みはおよそ５．４オングストロームとした。その上に（Ｂａ０．２，Ｓｒ０．８）ＴｉＯ３（００１）層９５を３．９５オングストロームだけエピタキシャル成膜させた。さらにこの（Ｂａ，Ｓｒ）ＴｉＯ３膜の上に（Ｂａ０．７５，Ｓｒ０．２５）Ｏ（００１）層９６を先ほどと同じ膜厚およそ５．４オングストロームだけエピタキシャル成長させ、その上にＳｒＲｕＯ３電極９７をエピタキシャル成長させた。キャパシタ部分の成膜条件としては、圧力１０−６パスカル、基板温度は６００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２とした。
【０２７６】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が２．１オングストロームと非常に小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、１０−１Ａ／ｃｍ２という小さな値が得られた。
【０２７７】
比較例として、ＳｉＯ２膜のみの場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０８Ａ／ｃｍ２以上であり、１０９倍にも達していることから、量子井戸構造をＭＩＭキャパシタの絶縁膜内部に作りこんだ効果が非常に大きいことが確認できた。
【０２７８】
特に、障壁層（Ｂａ０．７５，Ｓｒ０．２５）Ｏと、薄い量子化された井戸層（Ｂａ０．２，Ｓｒ０．８）ＴｉＯ３の誘電率が非常に大きく、それぞれ２０以上、５００以上あるため、量子化によってリーク電流が止められるようになることが、非常に有効であることが分かる。
【０２７９】
比較例として、（Ｂａ０．２，Ｓｒ０．８）ＴｉＯ３の厚みを３２オングストロームとしたキャパシタを作成した。この時、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）は、２．４オングストロームと非常に小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、絶縁破壊してしまった。このことから、リーク電流は、１０９Ａ／ｃｍ２以上という非常に大きな値に達していると推測される。
【０２８０】
また、この比較例において、本実施例と同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０８Ａ／ｃｍ２であり、かえって性能が落ちていることが分かった。これは、同じ積層構造でありながら、量子井戸においてエネルギーレベルが量子化されていないことが原因であると考えられる。
【０２８１】
すなわち、この比較例の構造では、井戸内部の零点振動エネルギーは０．０３６ｅＶであり、バンドオフセットの有効な上昇が殆ど得られないと考えられる。また、量子化のレベル間隔も０．１ｅＶオーダーであり、室温以上の温度では、エネルギーレベルが互いに重なって、レベルは連続化してしまう。つまり、量子化効果が表れていないような積層構造のキャパシタでは、誘電率の低下は少なからず犠牲にし、膜厚を厚くすることによってリーク電流を止めざるを得ないということが分かった。
【０２８２】
（第１１の実施例）
次に、本発明の第１１の実施例として、ＳＲＯ／ＢＳＯ／ＢＳＴＯ／ＢＳＯ／ＢＳＴＯ／ＢＳＯ／ＳＲＯという２重量子井戸構造を有する絶縁膜を設けたＭＩＭについて説明する。
【０２８３】
図１９は、本実施例のＭＩＭキャパシタの断面図である。
【０２８４】
このＭＩＭキャパシタについて、以下、製造工程に従って説明する。
【０２８５】
主面が（００１）のＳｉ基板１０１に上にキャパシタをＭＢＥを用いて作成した。すなわち、第１０実施例と同様の方法にて、Ｓｉ上にまずＳｒＴｉＯ３層１０１０をエピタキシャル成長した。その上に、ＳｒＲｕＯ３電極１０３をエピタキシャル成長させ、その上に（Ｂａ０．７５，Ｓｒ０．２５）Ｏ（００１）層１０４をエピタキシャル成長させた。（Ｂａ，Ｓｒ）Ｏ層の厚みはおよそ５．４オングストロームとした。
【０２８６】
その上に（Ｂａ０．２，Ｓｒ０．８）ＴｉＯ３（００１）層１０５を３．９５オングストロームだけエピタキシャル成膜させた。さらにこの（Ｂａ，Ｓｒ）ＴｉＯ３膜の上に（Ｂａ０．７５，Ｓｒ０．２５）Ｏ（００１）膜１０６を先ほどと同じ膜厚およそ５．４オングストロームだけエピタキシャル成長させた。さらに、その上に（Ｂａ０．２，Ｓｒ０．８）ＴｉＯ３（００１）層１０７を７．９オングストロームだけエピタキシャル成膜させた。さらに、この（Ｂａ，Ｓｒ）ＴｉＯ３膜の上に（Ｂａ０．７５，Ｓｒ０．２５）Ｏ（００１）膜１０８を先ほどと同じ膜厚およそ５．４オングストロームだけエピタキシャル成長させ、その上にＳｒＲｕＯ３電極１０９をエピタキシャル成長させた。
【０２８７】
キャパシタ部分の成膜は、圧力１０−６パスカル、基板温度は６００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２とした。
【０２８８】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が、３．３オングストロームと非常に小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、５×１０−３Ａ／ｃｍ２という小さな値が得られた。
【０２８９】
比較例として、ＳｉＯ２膜のみの場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０７Ａ／ｃｍ２以上であり、２×１０９倍にも達していることから、量子井戸構造をＭＩＭキャパシタの絶縁膜内部に作りこんだ効果が非常に大きいことが確認できた。
【０２９０】
また、さらに本実施例の変形例として、本実施例の２重量子井戸構造において、電極ＳｒＲｕＯ３を成長する前に、（Ｂａ０．７５，Ｓｒ０．２５）Ｏ（００１）を５．４オングストローム、（Ｂａ０．２，Ｓｒ０．８）ＴｉＯ３（００１）  を３．９５オングストロームだけエピタキシャル成長し、その上に電極ＳｒＲｕＯ３を成長させた、３重量子井戸構造の絶縁膜を作成した。
【０２９１】
この絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が、４．３オングストロームと非常に小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、５×１０−４Ａ／ｃｍ２という小さな値が得られた。
【０２９２】
比較例として、ＳｉＯ２膜のみの場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０６Ａ／ｃｍ２以上であり、２×１０９倍にも達していることから、量子井戸構造をＭＩＭキャパシタの絶縁膜内部に作りこんだ効果が非常に大きいことが分かった。
【０２９３】
（第１２の実施例）
次に、本発明の第１２の実施例として、ＳＲＯ／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３／ＳＲＯという単一量子井戸構造を有する絶縁膜を設けたＭＩＭについて説明する。
【０２９４】
図２０は、本実施例のＭＩＭキャパシタの断面図である。
【０２９５】
この構造について、以下、製造工程に従って説明する。すなわちまず、主面が（００１）のＳｉ基板１１１に上にキャパシタをＭＢＥを用いて作成する。第１０実施例と同様の方法により、Ｓｉ上にまずＳｒＴｉＯ３層１１８をエピタキシャル成長させた。そして、その上に、ＳｒＲｕＯ３電極１１３をエピタキシャル成長させ、その上にＡｌ２Ｏ３層１１４を層状成長させた。この時、Ａｌ２Ｏ３はアモルファス薄膜となっており、Ａｌ２Ｏ３層の厚みは５オングストロームとした。その上に、ＨｆＯ２層１１５を５オングストロームだけ層状成膜させた。さらに、このＨｆＯ２膜の上にＡｌ２Ｏ３層１１６を、先ほどと同じ膜厚およそ５オングストロームだけ層状成長させた。
【０２９６】
キャパシタ部分の成膜は、圧力１０−６パスカル、基板温度は４００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２であった。すなわち、非常に低温での成膜であり、キャパシタ作成のプロセスとしても非常に有効である。
【０２９７】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が４．８オングストロームと非常に小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、１０−３Ａ／ｃｍ２という小さな値が得られた。
【０２９８】
比較例として、ＳｉＯ２膜のみの場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると５×１０５Ａ／ｃｍ２以上であり、５×１０８倍にも達していることから、量子井戸構造をＭＩＭキャパシタの絶縁膜内部に作りこんだ効果が非常に大きいことが確認できた。
【０２９９】
また、本実施例において、ＨｆＯ２アモルファス薄膜の代わりに、ＺｒＯ２，Ｔａ２Ｏ３、ＴｉＯ２やその窒化物ＨｆＯＮ、ＺｒＯＮ、ＴａＯＮ、ＴｉＯＮを用いていも、更にＳｒＴｉＯ３，ＳｒＺｒＯ３，やその混晶Ｓｒ（Ｔｉ，Ｚｒ）Ｏ３、Ｓｒ２Ｎｂ２Ｏ７、Ｓｒ２Ｖ２Ｏ７のアモルファス薄膜を用いても上記のプロセスにより、全く同様に井戸構造を作成することが可能であった。
【０３００】
他方、上記井戸部分の薄膜に対し、障壁部分としても、多様な選択が可能であった。本実施例では、安定性の高い物質として、（Ｂａ，Ｓｒ，Ｃａ）Ｏ、ＳｉＯＮ，Ｈｆ−シリケート（silicate），Ｚｒ−silicate，Ｔｉ−silicateアモルファス薄膜のそれぞれを上記物質に対し組合せ、試作を行ったが、いずれの場合も、ＥＯＴを４〜９オングストローム程度に作成可能であり、リーク電流が１０−２〜１０−６Ａ／ｃｍ２程度の特性が得られている。同じＥＯＴのＳｉＯ２膜の場合に比べて、１０８〜１０９オーダーの改善が見られることから、量子井戸構造の有効性が示されたことになる。
【０３０１】
（第１３の実施例）
次に、本発明の第１３の実施例として、ＳＲＯ／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３  ／ＨｆＯ２／Ａｌ２Ｏ３／ＳＲＯという２重量子井戸構造を有する絶縁膜を設けたＭＩＭについて説明する。
【０３０２】
図２１は、本実施例のＭＩＭキャパシタの断面図である。以下、このキャパシタについて、その製造工程を参照しつつ説明する。
【０３０３】
まず、主面が（００１）のＳｉ基板１２１に上にキャパシタをＭＢＥを用いて作成する。すなわち、第１０実施例と同様の方法にて、Ｓｉ上にまずＳｒＴｉＯ３層１２１０をエピタキシャル成長させる。その上にＳｒＲｕＯ３電極１２３をエピタキシャル成長させ、その上にＡｌ２Ｏ３層１２４を層状成長させた。この時、Ａｌ２Ｏ３はアモルファス薄膜となっており、Ａｌ２Ｏ３層の厚みは５オングストロームとした。
【０３０４】
次に、その上にＨｆＯ２層１２５を５オングストロームだけ層状成膜させた。さらに、このＨｆＯ２層の上にＡｌ２Ｏ３層１２６を先ほどと同じ膜厚およそ５オングストロームだけ層状成長させた。
【０３０５】
さらに、その上にＨｆＯ２層１２７を１０オングストロームだけ層状成膜させ、ＨｆＯ２層の上にＡｌ２Ｏ３層１２８を膜厚およそ５オングストロームだけ層状成長させた。
【０３０６】
このようにして、ＭＩＭキャパシタの絶縁体部分１２２に２重量子井戸構造を作成した。最後に、ＳｒＲｕＯ３電極１２９を５０オングストローム成膜した。キャパシタ部分の成膜は、圧力１０−６パスカル、基板温度は４００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２の条件により実施した。非常に低温での成膜であり、キャパシタ作成のプロセスとしても非常に有効である。
【０３０７】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が８．１オングストロームと非常に小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、１０−６Ａ／ｃｍ２という小さな値が得られた。
【０３０８】
比較例として、ＳｉＯ２膜のみの場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０３Ａ／ｃｍ２以上であり、１０９倍にも達していることから、量子井戸構造をＭＩＭキャパシタの絶縁膜内部に作りこんだ効果が非常に大きいことが分かった。
【０３０９】
また、ＨｆＯ２アモルファス薄膜の代わりに、ＺｒＯ２、Ｔａ２Ｏ３、ＴｉＯ２やその窒化物ＨｆＯＮ、ＺｒＯＮ、ＴａＯＮ、ＴｉＯＮを用いていも、更にＳｒＴｉＯ３、ＳｒＺｒＯ３、やその混晶Ｓｒ（Ｔｉ，Ｚｒ）Ｏ３、Ｓｒ２Ｎｂ２Ｏ７、Ｓｒ２Ｖ２Ｏ７のアモルファス薄膜を用いても上記のプロセスにより、全く同様に２重井戸構造を作成することが可能であった。他方、上記井戸部分の薄膜に対し、障壁部分としても、多様な選択が可能であった。本実施例では、安定性の高い物質として、（Ｂａ，Ｓｒ，Ｃａ）Ｏ、ＳｉＯＮ，  Ｈｆ−silicate，Ｚｒ−silicate，  Ｔｉ−silicateアモルファス薄膜のそれぞれを上記物質に対し組合せ、試作を行ったが、いずれの場合も、ＥＯＴを４〜１０オングストローム程度に作成可能であり、リーク電流が１０−３〜１０−８Ａ／ｃｍ２程度の特性が得られている。同じＥＯＴのＳｉＯ２膜の場合に比べて、１０９オーダーの改善が見られることから、量子井戸構造の有効性が示されたことになる。
【０３１０】
（第１４の実施例）
次に、本発明の第１４の実施例として、ＳＲＯ／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３／  ＨｆＯ２／Ａｌ２Ｏ３／ＳＲＯという３重量子井戸構造を有する絶縁膜を設けたＭＩＭについて説明する。
【０３１１】
図２２は、本実施例のＭＩＭキャパシタの断面図である。以下、このキャパシタについて、その製造工程を参照しつつ説明する。
【０３１２】
主面が（００１）のＳｉ基板１３１に上にキャパシタをＭＢＥを用いて作成する。第１０実施例と同様の方法にて、Ｓｉ上にまずＳｒＴｉＯ３層１３１２をエピタキシャル成長させる。その上に、ＳｒＲｕＯ３電極１３３をエピタキシャル成長させ、その上にＡｌ２Ｏ３層１３４を層状成長させた。この時、Ａｌ２Ｏ３はアモルファス薄膜となっており、Ａｌ２Ｏ３層の厚みは５オングストロームとした。
【０３１３】
さらにその上に、ＨｆＯ２層１３５を４オングストロームだけ層状成膜させた。さらに、このＨｆＯ２層の上にＡｌ２Ｏ３層１３６を先ほどと同じ膜厚およそ３．７オングストロームだけ層状成長させた。
【０３１４】
その上にＨｆＯ２層１３７を８オングストロームだけ層状成膜させ、ＨｆＯ２層の上にＡｌ２Ｏ３層１３８を膜厚およそ３．７オングストロームだけ層状成長させた。その上に、ＨｆＯ２層１３９を４オングストロームだけ層状成膜させ、ＨｆＯ２層の上にＡｌ２Ｏ３層１３１０を膜厚およそ３．７オングストロームだけ層状成長させた。
【０３１５】
このようにして、ＭＩＭキャパシタの絶縁体部分１３２に３重量子井戸構造を作成した。最後に、ＳｒＲｕＯ３電極１３１１を５０オングストローム成膜した。
【０３１６】
キャパシタ部分の成膜は、圧力１０−６パスカル、基板温度は４００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２であった。非常に低温での成膜であり、キャパシタ作成のプロセスとしても非常に有効である。
【０３１７】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が９．７オングストロームと非常に小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、５×１０−８Ａ／ｃｍ２以下という小さな値が得られた。
【０３１８】
比較例として、ＳｉＯ２膜の場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０２Ａ／ｃｍ２以上であり、２×１０９倍以上にも達していることから、量子井戸構造をＭＩＭキャパシタの絶縁膜内部に作りこんだ効果が非常に大きいことが証明された。
【０３１９】
また、ＨｆＯ２アモルファス薄膜の代わりに、ＺｒＯ２、Ｔａ２Ｏ３、ＴｉＯ２やその窒化物ＨｆＯＮ、ＺｒＯＮ、ＴａＯＮ、ＴｉＯＮを用いていも、更にＳｒＴｉＯ３、ＳｒＺｒＯ３、やその混晶Ｓｒ（Ｔｉ，Ｚｒ）Ｏ３、Ｓｒ２Ｎｂ２Ｏ７、Ｓｒ２Ｖ２Ｏ７のアモルファス薄膜を用いても上記のプロセスにより、全く同様に３重井戸構造を作成することが可能であった。
【０３２０】
他方、上記井戸部分の薄膜に対し、障壁部分としても、多様な選択が可能であった。本実施例では、安定性の高い物質として、（Ｂａ，Ｓｒ，Ｃａ）Ｏ、ＳｉＯＮ、Ｈｆ−silicate、Ｚｒ−silicate、Ｔｉ−silicateアモルファス薄膜のそれぞれを上記物質に対し組合せ、試作を行ったが、いずれの場合も、ＥＯＴを８〜１０オングストローム程度に作成可能であり、リーク電流が１０−６〜１０−８Ａ／ｃｍ２以下の特性が得られている。同じＥＯＴのＳｉＯ２膜の場合に比べて、１０９オーダー以上の改善が見られることから、量子井戸構造の有効性が示されたことになる。
【０３２１】
以上、本発明の第１乃至第１４の実施例において、井戸層として用いた物質や障壁層として用いた物質は、一つの井戸型絶縁体構造の中で同一でない組合せも試作には含まれており、それでも量子井戸構造を作ることができれば、量子井戸型絶縁膜として機能し、ＳｉＯ２のみからなる絶縁膜と比較して、リーク電流を桁違いに抑制できることが証明された。
【０３２２】
本発明の実施の形態によれば、物質の組合せには非常に大きな自由度があることが分かったので、非常に広範囲にわたって、必要となる特性を備える組合せを探すことが可能である。
【０３２３】
（第１５の実施例）
次に、本発明の第１５の実施例として、図２３、図２４に表した領域Ｂに相当する物質を絶縁膜として設けたＭＯＳＦＥＴについて説明する。実際のＭＯＳＦＥＴ構造の作成例として、Ｃａ（Ｔｉ０．４Ｚｒ０．６）Ｏ３の場合について記述するが、この領域Ｂ内であれば、誘電率が大きく・リーク電流が小さく・移動度が大きいという特性を有するＭＯＳＦＥＴを作ることが可能である。
【０３２４】
図２５は、本発明の実施例のＭＯＳＦＥＴのゲート絶縁膜部分の断面図である。
【０３２５】
すなわち、本実施例のＦＥＴは、主面が（００１）のひずみシリコン基板１５１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜１５２を介してゲート電極１５３が設けられている。ゲート絶縁膜は、ＣａＯ層がシリコン基板に接する形で形成されており、Ｃａ（Ｔｉ０．４Ｚｒ０．６）Ｏ３で表されるペロブスカイト構造の薄膜である。ひずみシリコン基板の作成方法としては、実施例９に記されている方法を採用している。そして、この時のひずみ量は＋１％であった。以降の実施例においても、この＋１％のひずみ量を有するひずみシリコン基板を用いることにする。以下、簡単に成膜プロセスに関して説明する。
【０３２６】
まず、主面が（００１）のひずみＳｉ基板上に、ＭＢＥを用いてＣａＯ層をエピタキシャル成長させた。まず、Ｓｉ基板表面をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＣａＯを成膜した。Ｓｉ基板の平坦化は多くの処理を含んでいるが、ここで用いたＳｉ基板の平坦性はゲート絶縁膜の全領域で原子ステップが現れない程度にまで処理されている。ゲート絶縁膜の領域は今後も小さくなる方向であるので、平坦化処理は現在の処理法で十分である。
【０３２７】
このＣａＯ薄膜の成膜は、Ｃａのみをオゾンなしで、圧力１０−７パスカル、基板温度は２００℃という低温にて、１ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は２００℃においてオゾンフラックス１．５×１０１２分子／秒ｃｍ２  を１５秒間照射する。これによりＣａＯ層が１層でき上がる。その上にＴｉ：  Ｚｒ＝０．４：０．６となるように金属（Ｔｉ，Ｚｒ）を１ＭＬ成長させた後、上記と同じオゾンフラックスを２０秒間照射した。これにより（Ｔｉ０．４Ｚｒ０．６）Ｏ２膜が１ＭＬ成長した。これを繰り返すことで、Ｃａ（Ｔｉ０．４Ｚｒ０．６）Ｏ３薄膜がひずみＳｉ基板上にエピタキシャル成長した。
【０３２８】
このようにして、最終的にはＣａ（Ｔｉ０．４Ｚｒ０．６）Ｏ３薄膜を実膜厚で５１オングストロームだけエピタキシャル成膜させた。誘電率はおよそ４０であるので、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が５．０オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、８×１０−２Ａ／ｃｍ２という非常に小さな値が得られた。これは、実膜厚が５１オングストロームと厚いことがかなり効いている。
【０３２９】
比較例として、ＳｉＯ２膜のみの絶縁膜において同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると５×１０５Ａ／ｃｍ２であり、６×１０６倍にも達していることから、Ｃａ（Ｔｉ０．４Ｚｒ０．６）Ｏ３薄膜絶縁膜が有効であることが証明された。また、（Ｓｒ０．５，Ｃａ０．５）ＴｉＯ３薄膜の場合、ＳｒＴｉＯ３の場合と同じオーダーのリーク電流が流れてしまう。つまり、（Ｓｒ０．５，Ｃａ０．５）ＴｉＯ３薄膜は、格子定数は＋１％のひずみＳｉ基板の格子定数によく一致をしているが、電子障壁が殆どないことが証明された。
【０３３０】
次に、ゲート絶縁膜の格子定数が基板の格子定数と一致していることの効果を調べた。界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）  をもとめると、４×１０１１ｃｍ−２／ｅＶとかなり低い値であった。最近のＳｉＯ２／Ｓｉ界面の最良のものでは、この値は１０１０ｃｍ−２／ｅＶを下まわるところまで来ており、それには及ばないもののかなり良い値である。この結果、ひずみＳｉ基板を用いている効果と相まって、移動度は最大で７５０（ｃｍ２／Ｖｓｅｃ）が実現された。この値は、格子定数がプラス１％程度大きいことから考えると非常によい値である。格子定数をより合わせることができれば、更によい値が期待できるが、ペロブスカイト構造では、図２３、図２４に表したように、電子障壁が確保できないためＭＯＳＦＥＴ向けのゲート絶縁膜としては、格子定数を一致させることはできないことになる。
【０３３１】
これに対して、以下に説明する、実施例１６以降では、格子定数をよく一致させることができるようになるので、移動度がどのように変化するかを説明できる。ゲート絶縁膜の格子定数が基板格子定数のプラス１．５％を超えると、急激に界面電荷トラップが増え、格子定数がプラス２％では、１０１４ｃｍ−２／ｅＶに達してしまう。そのため、ゲート絶縁膜の格子定数は＋１．５％までに留める必要がある。
【０３３２】
（第１６の実施例）
次に、本発明の第１６の実施例として、図２６に表した領域Ａ或いは領域Ｂに相当する物質を絶縁膜として設けたＭＯＳＦＥＴについて説明する。
【０３３３】
図２７は、Ｈｆを導入した結果を表すが、以下の実施例では並行してＭＯＳＦＥＴを作成し、比較した結果、Ｚｒの場合とほとんど差はなかった。
【０３３４】
図２６では、領域Ａはシリコン基板上へのエピタキシャル成長を、領域Ｂはプラス１％ひずみシリコン基板上へのエピタキシャル成長を考えた場合の最適物質の範囲を表す。本実施例１６では、実際のＭＯＳＦＥＴ構造の作成例として、Ｃａ２（Ｔｉ０．５Ｚｒ０．５）Ｏ４の場合について説明する。シリコン基板上での場合と、プラス１％ひずみシリコン基板の上での場合を本実施例として以下に説明する。誘電率が大きく、リーク電流が小さく、移動度が大きいという特性を有するＭＯＳＦＥＴを作ることが可能であった。
【０３３５】
図２８は、本発明の実施例のＭＯＳＦＥＴのゲート絶縁膜部分の断面図である。基板のひずみが変化しても、構造は同じであるので、シリコン基板あるいは、プラス１％ひずみシリコン基板の場合を表す。
【０３３６】
すなわち、本実施例のＦＥＴは、主面が（００１）のシリコン基板或いはひずみシリコン基板１６１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜１６２を介してゲート電極１６３が設けられている。ゲート絶縁膜は、ＣａＯ層がシリコン基板に接する形で形成されており、Ｃａ２（Ｔｉ０．５Ｚｒ０．５）Ｏ４で表されるＲＰ型構造の薄膜である。ペロブスカイト部分の厚みが１層分であり、ＲＰ型構造の指数は１であり、ＲＰ１型の薄膜である。
【０３３７】
ひずみシリコン基板の作成方法としては、実施例９に関して前述した方法を採用した。そして、この時のひずみ量はプラス１％であった。以降の実施例においても、このプラス１％のひずみ量を有するひずみシリコン基板を用いる。以下、簡単に成膜プロセスに関して説明する。
【０３３８】
まず、主面が（００１）のシリコン基板上及び、ひずみシリコン基板上に、ＭＢＥを用いてＣａＯ層をエピタキシャル成長させた。Ｓｉ基板表面、およびひずみＳｉ基板表面をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＣａＯを成膜した。基板の平坦化は多くの処理を含んでいるが、ここで用いた基板の平坦性はゲート絶縁膜の全領域で原子ステップが現れない程度にまで処理されている。ゲート絶縁膜の領域は今後も小さくなる方向であるので、平坦化処理は現在の処理法で十分である。
【０３３９】
このＣａＯ薄膜の成膜は、Ｃａのみをオゾンなしで、圧力１０−７パスカル、基板温度は２００℃という低温にて、２ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は２００℃においてオゾンフラックス１．５×１０１２分子／秒ｃｍ２  を３０秒間照射する。これによりＣａＯ層が２層でき上がる。その上にＴｉ：Ｚｒ＝０．５：０．５となるように金属（Ｔｉ，Ｚｒ）を１ＭＬ成長させた後、上記と同じオゾンフラックスを２０秒間照射した。これにより（Ｔｉ０．５Ｚｒ０．５）Ｏ２膜が１ＭＬ成長した。これを繰り返すことで、Ｃａ２（Ｔｉ０．５Ｚｒ０．５）Ｏ４薄膜がシリコン基板上、及び、ひずみシリコン基板上にエピタキシャル成長した。
【０３４０】
このようにして、最終的にはＣａ２（Ｔｉ０．５Ｚｒ０．５）Ｏ４薄膜を実膜厚で５１オングストロームだけエピタキシャル成膜させた。誘電率はおよそ３１であるので、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が６．６オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、ひずみシリコン基板上では４×１０−２Ａ／ｃｍ２という非常に小さな値が得られた。これは、実膜厚が５１オングストロームと厚いことがかなり効いている。ひずみのないシリコン基板上では、少なからずリークが増加してしまい、２倍の８×１０−２Ａ／ｃｍ２という値になった。これは界面電荷トラップの増加に伴う荒れが原因である。
【０３４１】
比較例として、ＳｉＯ２膜のみの絶縁膜において同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０５Ａ／ｃｍ２であり、ひずみシリコン基板上で２．５×１０６倍にも達しているとから、Ｃａ２（Ｔｉ０．５Ｚｒ０．５）Ｏ４薄膜絶縁膜が有効であることが証明された。
【０３４２】
また、Ｓｒ２ＴｉＯ４薄膜の場合、同じＥＯＴにおいてＳｉＯＮの場合にくらべて１桁程度の改善にとどまる。つまり、Ｓｒ２ＴｉＯ４薄膜では、格子定数は＋１％のひずみＳｉ基板の格子定数によく一致をしているが、電子障壁が十分には改善されてないことが証明されたことになる。
【０３４３】
次に、ゲート絶縁膜の格子定数が基板の格子定数と一致していることの効果を調べた。ひずみシリコン基板上に作成したＭＯＳＦＥＴに関して、界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）を求めると、１０１１ｃｍ−２／ｅＶとかなり低い値であった。最近のＳｉＯ２／Ｓｉ界面の最良のものではこの値は１０１０ｃｍ−２／ｅＶを下まわるところまで来ており、それには及ばないもののかなり良い値である。この結果、ひずみＳｉ基板を用いている効果と相まって、移動度は最大で８５０（ｃｍ２／Ｖｓｅｃ）が実現された。この値は、格子定数がひずみシリコン基板の格子定数に一致しているために得られた非常によい値と言える。これに対し、ひずみを入れないシリコン基板上でのＭＯＳＦＥＴに関して、界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）  をもとめると、４×１０１１ｃｍ−２／ｅＶというものであった。この値は格子定数のずれが１％程度あるために起こった値であるが、それでも非常に良い値と言える。この結果、無ひずみのＳｉ基板を用いているためひずみによる移動度上昇はないが、移動度は最大で４３５（ｃｍ２／Ｖｓｅｃ）が実現された。この値は、格子定数がシリコン基板の格子定数から１％程度ずれていることを考慮すると良い値といえる。
【０３４４】
シリコン基板上であっても、格子定数をより合わせることができれば、更によい値が期待できる。ＲＰ１型構造では、図２４（ａ），図２４（ｂ）にあるように、電子障壁が確保できる条件を満たすには、たとえばＣａ２（Ｔｉ０．２５Ｚｒ０．７５）Ｏ４薄膜を形成すればよいことになる。この場合移動度を測定すると確かに最大で５０５（ｃｍ２／Ｖｓｅｃ）が実現されている。
【０３４５】
ゲート絶縁膜の格子定数が基板格子定数のプラス１．５％を超えると、急激に界面電荷トラップが増え、格子定数が＋２％では、１０１５ｃｍ−２／ｅＶに達してしまう。そのため、ゲート絶縁膜の格子定数はプラス１．５％までに留める必要がある。
【０３４６】
図２８，図２９に表したように、ＲＰｎ（ｎ＝２，３，４、・・・）型のゲート絶縁膜でも全く同じように、図示された最適範囲の物質を使用すれば、上記と同じオーダーのリーク特性の改善が見られ、移動度の最大値もひずみシリコン基板上では８５０〜７００  ｃｍ２／Ｖｓｅｃ、無ひずみシリコン基板上では５０５〜４００程度が得られる。ゲート絶縁膜の格子定数と基板の格子定数の差が１．５％を超えると、  急激に界面電荷トラップが増え、プラス２％では、１０１４ｃｍ−２／ｅＶに達してしまい、移動度もひずみシリコン基板上ですら、２２５  ｃｍ２／Ｖｓｅｃ以下に急減してしまう。
【０３４７】
（第１７の実施例）
次に、本発明の第１７の実施例として、図３２に表した領域Ａ或いは領域Ｂに相当する物質を絶縁膜として設けたＭＯＳＦＥＴについて説明する。図３３は、Ｈｆを導入した場合を表すが、以下の実施例では並行してＭＯＳＦＥＴを作成し、比較した結果、Ｚｒの場合とほとんど差はなかった。
【０３４８】
図３２では、領域Ａはシリコン基板上へのエピタキシャル成長を、領域Ｂはプラス１％ひずみシリコン基板上へのエピタキシャル成長を考えた場合の最適物質の範囲を表す。
【０３４９】
本実施例１７では、実際のＭＯＳＦＥＴ構造の作成例として、Ｃａ５（Ｔｉ０．５，Ｚｒ０．５）３Ｏ１１、つまり、Ｃａ２（Ｔｉ０．５，Ｚｒ０．５）Ｏ４とＣａ３（Ｔｉ０．５，Ｚｒ０．５）２Ｏ７を交互に積層した場合について説明する。シリコン基板上での場合と、プラス１％ひずみシリコン基板の上での場合を本実施例として以下に説明する。誘電率が大きく、リーク電流が小さく、移動度が大きいという特性を有するＭＯＳＦＥＴを作ることが可能であった。
【０３５０】
図３４は、本発明の実施例のＭＯＳＦＥＴのゲート絶縁膜部分の断面図である。基板のひずみが変化しても、構造は同じであるので、シリコン基板あるいは、プラス１％ひずみシリコン基板の場合を併せて表した。
【０３５１】
すなわち、本実施例のＦＥＴは、主面が（００１）のシリコン基板或いはひずみシリコン基板１７１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜１７２を介してゲート電極１７３が設けられている。ゲート絶縁膜は、ＣａＯ層がシリコン基板に接する形で形成されており、Ｃａ２（Ｔｉ０．５，Ｚｒ０．５）Ｏ４  及びＣａ３（Ｔｉ０．５，Ｚｒ０．５）２Ｏ７  で表されるルドゥルスデン・ポッパー（ＲＰ）型構造を交互に積層した薄膜である。
【０３５２】
ペロブスカイト部分の厚みが１層分あるいは２層分であり、ＲＰ型構造の指数は１あるいは２である。つまりＲＰ１型とＲＰ２型の交互積層薄膜である。ひずみシリコン基板の作成方法としては、実施例９に関して前述した方法を採用した。そして、この時のひずみ量はプラス１％であった。以降の実施例においても、この＋１％のひずみ量を有するひずみシリコン基板を用いることにする。以下、簡単に成膜プロセスに関して説明する。
【０３５３】
まず、主面が（００１）のシリコン基板上及び、ひずみシリコン基板上に、ＭＢＥを用いてＣａＯ層をエピタキシャル成長させた。Ｓｉ基板表面、およびひずみＳｉ基板表面をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＣａＯを成膜した。基板の平坦化は多くの処理を含んでいるが、ここで用いた基板の平坦性はゲート絶縁膜の全領域で原子ステップが現れない程度にまで処理されている。ゲート絶縁膜の領域は今後も小さくなる方向であるので、平坦化処理は現在の処理法で十分である。
【０３５４】
このＣａＯ薄膜の成膜は、Ｃａのみをオゾンなしで、圧力１０−７パスカル、基板温度は２００℃という低温にて、２ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は２００℃においてオゾンフラックス１．５×１０１２分子／秒ｃｍ２  を３０秒間照射する。これによりＣａＯ層が２層でき上がる。その上にＴｉ：Ｚｒ＝０．５：０．５となるように金属（Ｔｉ，Ｚｒ）を１ＭＬ成長させた後、上記と同じオゾンフラックスを２０秒間照射した。これにより（Ｔｉ０．５Ｚｒ０．５）Ｏ２膜が１ＭＬ成長した。
【０３５５】
次に、上記の通り、ＣａＯ層を２ＭＬ作成した後、Ｔｉ：Ｚｒ＝０．５：０．５となるように金属（Ｔｉ，Ｚｒ）を２ＭＬ成長させた後、上記と同じオゾンフラックスを４０秒間照射した。これにより（Ｔｉ０．５Ｚｒ０．５）Ｏ２膜が２ＭＬ成長した。あとは、これを繰り返すことで、ＲＰ１型とＲＰ２型の交互積層薄膜がシリコン基板上、及び、ひずみシリコン基板上にエピタキシャル成長した。
【０３５６】
このようにして、最終的にはＣａ２（Ｔｉ０．５Ｚｒ０．５）Ｏ４薄膜を実膜厚で５２オングストロームだけエピタキシャル成膜させた。誘電率はおよそ４５であるので、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が４．５オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、ひずみシリコン基板上では１．２×１０−３Ａ／ｃｍ２という非常に小さな値が得られた。これは、実膜厚が５２オングストロームと厚いことがかなり効いている。
【０３５７】
しかし、それにも増して、ＲＰ１＋ＲＰ２と交互に積層したことによって井戸構造ができ、井戸内部の準位が完全に離散化したために、電子障壁が大きく上昇したことが効果として大きい。ひずみのないシリコン基板上では、少なからずリークが増加してしまい、２倍の２．５×１０−３Ａ／ｃｍ２という値になった。これは界面電荷トラップの増加に伴う荒れが原因である。
【０３５８】
比較例として、ＳｉＯ２膜のみの絶縁膜において同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると８×１０５Ａ／ｃｍ２であり、ひずみシリコン基板上で６．７×１０８倍にも達していることから、ＲＰ１＋ＲＰ２と交互に積層したことによってできた多重井戸構造ゲート絶縁膜が非常に有効であることが証明された。
【０３５９】
次に、ゲート絶縁膜の格子定数が基板の格子定数と一致していることの効果を調べた。ひずみシリコン基板上に作成したＭＯＳＦＥＴに関して、界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）を求めると、２×１０１１ｃｍ−２／ｅＶとかなり低い値であった。最近のＳｉＯ２／Ｓｉ界面の最良のものではこの値は１０１０ｃｍ−２／ｅＶを下まわるところまで来ており、それには及ばないもののかなり良い値である。この結果、ひずみＳｉ基板を用いている効果と相まって、移動度は最大で８００（ｃｍ２／Ｖｓｅｃ）が実現されている。この値は、格子定数がひずみシリコン基板の格子定数に対し０．５％程度しか差がないために得られた非常によい値と言える。
【０３６０】
これに対し、ひずみを入れないシリコン基板上でのＭＯＳＦＥＴに関して、界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）  をもとめると、８×１０１１ｃｍ−２／ｅＶというものであった。この値は格子定数のずれが１．５％程度あるために起こった値であるが、それでも非常に良い値と言える。この結果、無ひずみのＳｉ基板を用いているためひずみによる移動度上昇はないが、移動度は最大で４００（ｃｍ２／Ｖｓｅｃ）が実現されている。この値は、格子定数がシリコン基板の格子定数から１．  ５％程度ずれていることを考慮すると良い値といえる。
【０３６１】
シリコン基板上であっても、格子定数をより合わせることができれば、更によい値が期待できる。ＲＰ１＋ＲＰ２型構造では、離散的なエネルギーレベルが形成され、井戸構造ができるので、電子障壁はこの構造を保つ限り確保できる。よって、格子定数だけを考えればよく、たとえばＣａ２（Ｔｉ０．５，Ｚｒ０．５）Ｏ４  及びＣａ３（Ｔｉ０．５，Ｚｒ０．５）２Ｏ７  で表されるＲＰ型構造を交互に積層した薄膜、或いは、（Ｃａ０．４，  Ｓｒ０．６）２ＴｉＯ４  及び（Ｃａ０．４，  Ｓｒ０．６）３Ｔｉ２Ｏ７  で表されるＲＰ型構造を交互に積層した薄膜であれば、格子定数がシリコン基板と一致するため、高い移動度を示すＭＯＳＦＥＴ（前者が５０５ｃｍ２／Ｖｓｅｃ、後者が４５５ｃｍ２／Ｖｓｅｃ）を作成することが可能であった。後者の方が一割程度性能が低下しているが、これは、界面を構成する物質が（Ｃａ０．４，Ｓｒ０．６）Ｏであるため、ＣａＯの時に比べて、界面に荒れができているためである。しかし、格子定数の差の効果の方がはるかに重要であり、（Ｃａ０．４，  Ｓｒ０．６）Ｏが混晶であることのデメリットは、ＣａＯ膜の作成プロセスと全く同じように作れば、殆どないと言ってよい。
【０３６２】
ゲート絶縁膜の格子定数が基板格子定数のプラス１．５％を超えると、急激に界面電荷トラップが増え、格子定数がプラス２％では、１０１４ｃｍ−２／ｅＶに達してしまう。そのため、ゲート絶縁膜の格子定数は＋１．５％までに留める必要がある。この点は、シリコン基板上、或いはひずみシリコン基板上に岩塩構造の薄膜を作成する場合の要請であると考えてよい。岩塩構造であれば、（Ｃａ０．４，  Ｓｒ０．６）Ｏなどの混晶膜でも同じで、良質の界面を作成するためには、基板との格子定数差が１．５％以内であることが必要である。
【０３６３】
ここでは、ひずみシリコン基板上ではＣａ２（Ｔｉ０．５，Ｚｒ０．５）Ｏ４及びＣａ３（Ｔｉ０．５，Ｚｒ０．５）２Ｏ７  の積層構造が有望であることを例に示したが、その他、Ｓｒ２ＴｉＯ４  及びＳｒ３Ｔｉ２Ｏ７  の積層構造なども有望である。特にＢサイトとして、ＺｒやＨｆを使う場合には、ＭＢＥ成長においてＫセルの温度を高温にする必要があるため、Ｔｉのみの成膜の方が容易である。その意味ではＳｒ２ＴｉＯ４  及びＳｒ３Ｔｉ２Ｏ７  の積層構造はより効果的と言える。この点は、その他の実施例においても言えることである。これは、ＭＢＥ成膜の容易さにかかわることであるので、シリコン基板上にひずみがあっても無くても、ＢサイトがＴｉだけの物質であれば、それだけ効果的であるという意味である。
【０３６４】
（第１８の実施例）
次に、本発明の第１８の実施例として、図３５に表した領域Ａ或いは領域Ｂに相当する物質を絶縁膜として設けたＭＯＳＦＥＴについて説明する。図３６はＨｆを導入しているが、以下の実施例では並行してＭＯＳＦＥＴを作成し、比較した結果、Ｚｒの場合とほとんど差はなかった。
【０３６５】
図３５では、領域Ａはシリコン基板上へのエピタキシャル成長を、領域Ｂはプラス１％ひずみシリコン基板上へのエピタキシャル成長を考えた場合の最適物質の範囲を表している。本実施例１８では、実際のＭＯＳＦＥＴ構造の作成例として、Ｓｒ３ＴｉＯ５の場合について説明する。シリコン基板上での場合と、プラス１％ひずみシリコン基板の上での場合を本実施例として以下に記す。誘電率が大きく・リーク電流が小さく・移動度が大きいという特性を有するＭＯＳＦＥＴを作ることが可能であった。
【０３６６】
図３７は、本発明の実施例のＭＯＳＦＥＴのゲート絶縁膜部分の断面図である。基板のひずみが変化しても、構造は同じであるので、シリコン基板あるいは、＋１％ひずみシリコン基板の場合を描いている。
【０３６７】
すなわち、本実施例のＦＥＴは、主面が（００１）のシリコン基板或いはひずみシリコン基板１８１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜１８２を介してゲート電極１８３が設けられている。ゲート絶縁膜は、ＳｒＯ層がシリコン基板に接する形で形成されており、Ｓｒ３ＴｉＯ５で表される「インフェーズ構造」の薄膜である。「インフェーズ構造」においては、前述したように、ＡＯが２層挿入されている場合には、ＡＢＯ３の膜厚方向のＢ―Ｏ軸が一致することになる。つまりＡＢＯ３の相が膜厚方向に一致している。また、ペロブスカイト型物質ＡＢＯ３の層数ｎに応じてＩＰｎのように表すので、ここではＩＰ１構造ということになる。  ひずみシリコン基板の作成方法としては、実施例９に記されている方法を採用している。そして、この時のひずみ量は＋１％であった。以降の実施例においても、この＋１％のひずみ量を有するひずみシリコン基板を用いることにする。以下、簡単に成膜プロセスに関して説明する。
【０３６８】
まず、主面が（００１）のシリコン基板上及び、ひずみシリコン基板上に、ＭＢＥを用いてＳｒＯ層をエピタキシャル成長させた。Ｓｉ基板表面、およびひずみＳｉ基板表面をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＣａＯを成膜した。基板の平坦化は多くの処理を含んでいるが、ここで用いた基板の平坦性はゲート絶縁膜の全領域で原子ステップが現れない程度にまで処理されている。ゲート絶縁膜の領域は今後も小さくなる方向であるので、平坦化処理は現在の処理法で十分である。
【０３６９】
このＳｒＯ薄膜の成膜は、Ｓｒのみをオゾンなしで、圧力１０−７パスカル、基板温度は２００℃という低温にて、３ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は２００℃においてオゾンフラックス１．５×１０１２分子／秒ｃｍ２  を４５秒間照射する。これによりＳｒＯ層が３層でき上がる。その上にＴｉ金属を１ＭＬ成長させた後、上記と同じオゾンフラックスを２０秒間照射した。これによりＴｉＯ２膜が１ＭＬ成長した。これを繰り返すことで、Ｓｒ３ＴｉＯ５薄膜がシリコン基板上、及び、ひずみシリコン基板上にエピタキシャル成長した。
【０３７０】
このようにして、最終的にはＳｒ３ＴｉＯ５薄膜を実膜厚で６０オングストロームだけエピタキシャル成膜させた。誘電率はおよそ３４であるので、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が６．９オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、シリコン基板上では５×１０−６Ａ／ｃｍ２という非常に小さな値が得られた。これは、実膜厚が６０オングストロームと厚いことがかなり効いている。しかし、それにも増して、ＲＰ１構造膜では井戸構造ができ、井戸内部の準位が完全に離散化したために、電子障壁が大きく上昇したことが一番効果として大きい。ひずみシリコン基板上では、少なからずリークが増加してしまい、２倍の１０−５Ａ／ｃｍ２という値になった。これは界面電荷トラップの増加に伴う荒れが原因である。
【０３７１】
比較例として、ＳｉＯ２膜のみの絶縁膜において同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０５Ａ／ｃｍ２であり、シリコン基板上で２×１０１０倍にも達しているとから、Ｓｒ３ＴｉＯ５薄膜絶縁膜が有効であることが証明された。
【０３７２】
次に、ゲート絶縁膜の格子定数が基板の格子定数と一致していることの効果を調べた。シリコン基板上に作成したＭＯＳＦＥＴに関して、界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）をもとめると、１０１１ｃｍ−２／ｅＶとかなり低い値であった。最近のＳｉＯ２／Ｓｉ界面の最良のものではこの値は１０１０ｃｍ−２／ｅＶを下まわるところまで来ており、それには及ばないもののかなり良い値である。
【０３７３】
この結果、移動度は最大で５００（ｃｍ２／Ｖｓｅｃ）が実現された。この値は、格子定数がシリコン基板の格子定数に一致しているために得られた非常によい値と言える。これに対し、ひずみシリコン基板上でのＭＯＳＦＥＴに関して、界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）をもとめると、４×１０１１ｃｍ−２／ｅＶというものであった。この値は格子定数のずれが１％程度あるために起こった値であるが、それでも非常に良い値と言える。この結果、ひずみＳｉ基板を用いているためひずみによる移動度上昇効果もあり、移動度は最大で７５０（ｃｍ２／Ｖｓｅｃ）が実現されている。この値は、格子定数がひずみシリコン基板の格子定数から１％程度ずれていることを考慮すると良い値と言える。
【０３７４】
ひずみシリコン基板上であっても、格子定数をより合わせることができれば、更によい値が期待できる。ＩＰ１型構造では、図２６（ａ），図２６（ｂ）にあるように、電子障壁が確保できる条件を満たすには、たとえばＣａ３（Ｔｉ０．７Ｚｒ０．３）Ｏ５薄膜、Ｓｒ３（Ｔｉ０．２Ｚｒ０．８）Ｏ５薄膜、（Ｂａ０．６，Ｓｒ０．４）３ＴｉＯ５薄膜などを形成すればよいことになる。この場合移動度を測定すると確かに、それぞれ最大で８５０、８５０、８４０（ｃｍ２／Ｖｓｅｃ）が実現されている。
【０３７５】
ゲート絶縁膜の格子定数が基板格子定数のプラス１．５％を超えると、急激に界面電荷トラップが増え、格子定数がプラス２％では、１０１５ｃｍ−２／ｅＶに達してしまう。そのため、ゲート絶縁膜の格子定数はプラス１．５％までに留める必要がある。
【０３７６】
ＩＰｎ（ｎ＝２，３，４、・・・）型のゲート絶縁膜でも全く同じように、最適物質を使用すれば、上記と同じオーダーのリーク特性の改善が見られ、移動度の最大値もひずみシリコン基板上では８５０〜７００  ｃｍ２／Ｖｓｅｃ、無ひずみシリコン基板上では５０５〜４００程度が得られる。ゲート絶縁膜の格子定数と基板の格子定数の差が１．５％を超えると、  急激に界面電荷トラップが増え、＋２％では、１０１４ｃｍ−２／ｅＶに達してしまい、移動度もひずみシリコン基板上ですら、２２５  ｃｍ２／Ｖｓｅｃ以下に急減してしまう。
【０３７７】
さらに進めて、障壁部分の厚みが更に大きくなった場合も考えられる。構造としては、井戸構造が実現されることになり、電子障壁の観点からは非常に理想的な物質群になる。よってこの場合は基本的に格子定数の大きさが基板の格子定数のプラスマイナス１．５％以内に入っているか否かによって判断することになる。
【０３７８】
井戸構造ができている場合には、井戸内部に電子・正孔が閉じ込められることになるので、膜厚がそれ程必要ではなくなる。誘電率としては、勿論２０程度以上あれば理想的ではあるものの、膜全体で１０程度あれば使用可能と考えられる。障壁の厚みが増すと、膜全体の誘電率が低くなる方向であるので問題と思われたが、誘電率が１０程度でよいのであれば、障壁がある程度厚くなった場合も絶縁膜として使用できることになる。全ての構造を示すことはできないが、更に障壁層を３層以上（井戸部分に関しても様々に変化させた）にした場合の試作・考察も行った。実際に誘電率が多少落ちるものの、リーク特性などには、全く問題は生じなかった。問題は、あまり厚い障壁を作ると、小さなＥＯＴを持つ、多重量子井戸構造そのものが作成できなくなるということである。
【０３７９】
（第１９の実施例）
次に、本発明の第１９の実施例として、図３８に表した領域Ａ或いは領域Ｂに相当する物質を絶縁膜として設けたＭＯＳＦＥＴについて説明する。図３９はＨｆを導入した場合を表すが、以下の実施例では並行してＭＯＳＦＥＴを作成し、比較した結果、Ｚｒの場合とほとんど差はなかった。
【０３８０】
図３８では、領域Ａはシリコン基板上へのエピタキシャル成長を、領域Ｂはプラス１％ひずみシリコン基板上へのエピタキシャル成長を考えた場合の最適物質の範囲を表している。本実施例１９では、実際のＭＯＳＦＥＴ構造の作成例として、Ｓｒ７Ｔｉ３Ｏ１３、つまり、Ｓｒ３ＴｉＯ５  とＳｒ４Ｔｉ２Ｏ８を交互に積層した場合について説明する。シリコン基板上での場合と、プラス１％ひずみシリコン基板の上での場合を本実施例として以下に説明する。誘電率が大きく・リーク電流が小さく・移動度が大きいという特性を有するＭＯＳＦＥＴを作ることが可能であった。
【０３８１】
図４０は、本発明の実施例のＭＯＳＦＥＴのゲート絶縁膜部分の断面図である。ここでも、基板のひずみが変化しても、構造は同じであるので、シリコン基板あるいは、プラス１％ひずみシリコン基板の場合を併せて表した。
【０３８２】
すなわち、本実施例のＦＥＴは、主面が（００１）のシリコン基板或いはひずみシリコン基板１９１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上にゲート絶縁膜１９２を介してゲート電極１９３が設けられている。ゲート絶縁膜は、ＳｒＯ層がシリコン基板に接する形で形成されており、Ｓｒ３ＴｉＯ５及びＳｒ４Ｔｉ２Ｏ８で表されるインフェーズ（ＩＰ）構造を交互に積層した薄膜である。
【０３８３】
ペロブスカイト部分の厚みが１層分あるいは２層分であり、ＩＰ型構造の指数は１あるいは２である。つまりＩＰ１型とＩＰ２型の交互積層薄膜である。ひずみシリコン基板の作成方法としては、実施例９に記されている方法を採用している。そして、この時のひずみ量は＋１％であった。以降の実施例においても、この＋１％のひずみ量を有するひずみシリコン基板を用いることにする。以下、簡単に成膜プロセスに関して説明する。
【０３８４】
まず、主面が（００１）のシリコン基板上及び、ひずみシリコン基板上に、ＭＢＥを用いてＳｒＯ層をエピタキシャル成長させた。Ｓｉ基板表面、およびひずみＳｉ基板表面をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＣａＯを成膜した。基板の平坦化は多くの処理を含んでいるが、ここで用いた基板の平坦性はゲート絶縁膜の全領域で原子ステップが現れない程度にまで処理されている。ゲート絶縁膜の領域は今後も小さくなる方向であるので、平坦化処理は現在の処理法で十分である。
【０３８５】
このＳｒＯ薄膜の成膜は、Ｓｒのみをオゾンなしで、圧力１０−７パスカル、基板温度は２００℃という低温にて、３ＭＬ成長させ、その後圧力を１０−６パスカル、基板温度は２００℃においてオゾンフラックス１．５×１０１２分子／秒ｃｍ２を４５秒間照射する。これによりＳｒＯ層が３層でき上がる。その上にＴｉ金属を１ＭＬ成長させた後、上記と同じオゾンフラックスを２０秒間照射した。これによりＴｉＯ２膜が１ＭＬ成長した。
【０３８６】
次に、上記の通り、ＳｒＯ層を３ＭＬ作成した後、Ｔｉ金属を２ＭＬ成長させた後、上記と同じオゾンフラックスを４０秒間照射した。これによりＴｉＯ２膜が２ＭＬ成長した。あとは、これを繰り返すことで、ＩＰ１型とＩＰ２型の交互積層薄膜がシリコン基板上、及び、ひずみシリコン基板上にエピタキシャル成長した。
【０３８７】
このようにして、最終的にはＳｒ７Ｔｉ３Ｏ１３薄膜を実膜厚で９４オングストロームだけエピタキシャル成膜させた。誘電率はおよそ５４であるので、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が６．８オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、ひずみシリコン基板上では５×１０−６Ａ／ｃｍ２という非常に小さな値が得られた。これは、実膜厚が９４オングストロームと厚いことがかなり効いている。しかし、それにも増して、ＩＰ１＋ＩＰ２と交互に積層したことによって井戸構造ができ、井戸内部の準位が完全に離散化したために、電子障壁が大きく上昇したことが効果として大きい。ひずみのないシリコン基板上では、少なからずリークが増加してしまい、２倍の１０−５Ａ／ｃｍ２という値になった。これは界面電荷トラップの増加に伴う荒れが原因である。
【０３８８】
比較例として、ＳｉＯ２膜のみの絶縁膜において同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０５Ａ／ｃｍ２であり、ひずみシリコン基板上で２×１０１０倍にも達していることから、ＩＰ１＋ＩＰ２と交互に積層したことによってできた多重井戸構造ゲート絶縁膜が非常に有効であることが証明された。
【０３８９】
次に、ゲート絶縁膜の格子定数が基板の格子定数と一致していることの効果を調べた。ひずみシリコン基板上に作成したＭＯＳＦＥＴに関して、界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）を求めると、１．５×１０１１ｃｍ−２／ｅＶとかなり低い値であった。最近のＳｉＯ２／Ｓｉ界面の最良のものではこの値は１０１０ｃｍ−２／ｅＶを下まわるところまで来ており、それには及ばないもののかなり良い値である。
【０３９０】
この結果、ひずみＳｉ基板を用いている効果と相まって、移動度は最大で８２５（ｃｍ２／Ｖｓｅｃ）が実現されている。この値は、格子定数がひずみシリコン基板の格子定数に対し０．２５％程度しか差がないために得られた非常によい値といえる。
【０３９１】
これに対し、ひずみを入れないシリコン基板上でのＭＯＳＦＥＴに関して、界面電荷トラップ密度Ｄｉｔ（ｃｍ−２／ｅＶ）を求めると、３×１０１１ｃｍ−２／ｅＶというものであった。この値は格子定数のずれが０．７５％程度あるために起こった値であるが、それでも非常に良い値といえる。この結果、無ひずみのＳｉ基板を用いているためひずみによる移動度上昇はないが、移動度は最大で４５５（ｃｍ２／Ｖｓｅｃ）が実現されている。この値は、格子定数がシリコン基板の格子定数から０．７５％程度ずれていることを考慮すると良い値といえる。
【０３９２】
シリコン基板上であっても、格子定数をより合わせることができれば、更によい値が期待できる。ＩＰ１＋ＩＰ２型構造では、離散的なエネルギーレベルが形成され、井戸構造ができるので、電子障壁はこの構造を保つ限り確保できる。よって、格子定数だけを考えればよく、たとえば（Ｓｒ０．２，Ｃａ０．８）３ＴｉＯ５  及び（Ｓｒ０．２，Ｃａ０．８）４Ｔｉ２Ｏ８  で表されるＩＰ型構造を交互に積層した薄膜薄膜であれば、格子定数がシリコン基板と一致するため、高い移動度を示すＭＯＳＦＥＴ（５０１ｃｍ２／Ｖｓｅｃ）を作成することが可能であった。
【０３９３】
ゲート絶縁膜の格子定数が基板格子定数の＋１．５％を超えると、急激に界面電荷トラップが増え、格子定数がプラス２％では、１０１４ｃｍ−２／ｅＶに達してしまう。そのため、ゲート絶縁膜の格子定数は＋１．５％までに留める必要がある。この点は、シリコン基板上、或いはひずみシリコン基板上に岩塩構造の薄膜を作成する場合の要請であると考えてよい。岩塩構造であれば、（Ｃａ０．８，  Ｓｒ０．２）Ｏなどの混晶膜でも同じで、良質の界面を作成するためには、基板との格子定数差が１．５％以内であることが必要である。
【０３９４】
ここでは、ひずみシリコン基板上ではＳｒ３ＴｉＯ５  とＳｒ４Ｔｉ２Ｏ８の積層構造が有望であることを例に示したが、その他、Ｃａ３（Ｔｉ０．５，Ｚｒ０．５）Ｏ５  とＣａ４（Ｔｉ０．５，Ｚｒ０．５）２Ｏ８の積層構造なども有望である。
【０３９５】
（第２０の実施例）
次に、本発明の第２０の実施例として、ＳＲＯ電極／（ＩＰ１＋ＩＰ２）薄膜／ＳＲＯ電極というＩＰ１＋ＩＰ２型量子井戸構造を有する絶縁膜を設けたＭＩＭキャパシタについて説明する。
【０３９６】
図４１は、本実施例のＭＩＭキャパシタの断面図である。すなわち、同図は、ＭＩＭキャパシタにおける絶縁膜部分に量子井戸を作成した様子を表す断面図である。特にＩＰ１＋ＩＰ２によって絶縁体部分を構成している。絶縁膜部分には高誘電体膜、あるいは、強誘電体膜を用いており、それぞれの場合でＭＩＭキャパシタを構成した場合、誘電特性が良好で、しかも漏れ電流が小さなＭＩＭキャパシタが構成できる。ここでは、電極としてＳｒＲｕＯ３を用いている。
【０３９７】
このＭＩＭキャパシタについて、以下、製造工程に従って説明する。
【０３９８】
主面が（００１）のＳｉ基板１０１に上にキャパシタをＭＢＥを用いて作成した。すなわち、第１０実施例と同様の方法にて、Ｓｉ上にまずＳｒＴｉＯ３層１４６をエピタキシャル成長した。その上に、ＳｒＲｕＯ３電極１４３をエピタキシャル成長させ、その上に（Ｂａ０．６，Ｓｒ０．４）Ｏ（００１）層をエピタキシャル成長させた。（Ｂａ，Ｓｒ）Ｏ層の厚みはおよそ５．４オングストロームとした。
【０３９９】
その上に（Ｂａ０．６，Ｓｒ０．４）ＴｉＯ３（００１）層を３．９５オングストロームだけエピタキシャル成膜させた。さらにこの（Ｂａ，Ｓｒ）ＴｉＯ３膜の上に（Ｂａ０．６，Ｓｒ０．４）Ｏ（００１）膜を先ほどと同じ膜厚およそ５．４オングストロームだけエピタキシャル成長させた。さらに、その上に（Ｂａ０．６，Ｓｒ０．４）ＴｉＯ３（００１）層１０７を７．９オングストロームだけエピタキシャル成膜させた。さらに、この（Ｂａ，Ｓｒ）ＴｉＯ３膜の上に（Ｂａ０．６，Ｓｒ０．４）Ｏ（００１）膜を先ほどと同じ膜厚およそ５．４オングストロームだけエピタキシャル成長させた。この誘電膜部分の成膜を更に３回繰り返し行ない（誘電体膜１４４）、その上にＳｒＲｕＯ３電極１４５をエピタキシャル成長させた。この時、誘電体１４４の全膜厚は７４オングストロームであった。
【０４００】
キャパシタ部分の成膜は、圧力１０−６パスカル、基板温度は６００℃、オゾンフラックス１．５×１０１２分子／秒ｃｍ２とした。
【０４０１】
このようにして得られた絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が、４．９８オングストロームと非常に小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、２×１０−４Ａ／ｃｍ２という小さな値が得られた。
【０４０２】
比較例として、ＳｉＯ２膜のみの場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると５×１０５Ａ／ｃｍ２以上であり、２．５×１０９倍にも達していることから、量子井戸構造をＭＩＭキャパシタの絶縁膜内部に作りこんだ効果が非常に大きいことが確認できた。
【０４０３】
また、さらに本実施例の変形例として、本実施例の誘電体膜として強誘電体膜を用いた場合についてしるす。
上記と同じように、ＳｒＲｕＯ３電極１４３をエピタキシャル成長させ、その上にＢａＯ（００１）層をエピタキシャル成長させた。ＢａＯ層の厚みはおよそ５．５オングストロームとした。
【０４０４】
その上にＢａＴｉＯ３（００１）層を４オングストロームだけエピタキシャル成膜させた。さらにこのＢａＴｉＯ３膜の上にＢａＯ（００１）膜を先ほどと同じ膜厚およそ５．５オングストロームだけエピタキシャル成長させた。さらに、その上にＢａＴｉＯ３（００１）層１０７を８オングストロームだけエピタキシャル成膜させた。さらに、このＢａＴｉＯ３膜の上にＢａＯ（００１）膜を先ほどと同じ膜厚およそ５．５オングストロームだけエピタキシャル成長させた。この誘電膜部分の成膜を更に３回繰り返し行ない（誘電体膜１４４）、その上にＳｒＲｕＯ３電極１４５をエピタキシャル成長させた。この時、誘電体１４４の全膜厚は７５．５オングストロームであった。
【０４０５】
この絶縁膜は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が、５．９オングストロームと非常に小さいキャパシタであった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、４×１０−５Ａ／ｃｍ２という小さな値が得られた。ＳｉＯ２膜のみの場合の同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると２×１０６Ａ／ｃｍ２以上であり、５×１０９倍にも達していることから、量子井戸構造をＭＩＭキャパシタの絶縁膜内部に作りこんだ効果が非常に大きいことが分かった。
【０４０６】
また、このＭＩＭキャパシタでは、分極が発生しており、強誘電体薄膜のＭＩＭ構造をなしていることが分った。各誘電体層の膜厚方向の軸が揃っていることから、強誘電体としての特性も非常に大きく、自発分極の大きさが４８μＣ／ｃｍ２にも達する極めて大きい値を持っていることが分った。漏れ電流の値も非常に小さく、かつ自発分極が非常に大きいことから、強誘電体メモリー向けのＭＩＭキャパシタとして非常に有望である。
【０４０７】
（第２１の実施例）
本発明の第２１の実施例として、ＣｅＯ２（バッファー層）／ＳｒＯ／ＣｅＯ２／ＳｒＯ／ＣｅＯ２／ＳｒＯというＣｅＯ２バッファー層が挿入された二重量子井戸構造を有する絶縁膜を用いたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）について説明する。
【０４０８】
図４２は、本発明の第２１の実施例のＭＯＳＦＥＴのゲート絶縁膜部分の断面図である。すなわち、本実施例のＦＥＴは、シリコン基板２０１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上に、バッファー層２０９とゲート絶縁膜２０２を介してゲート電極２０８が設けられている。ゲート絶縁膜は、ＳｒＯ障壁層２０３、ＣｅＯ２井戸層２０４、ＳｒＯ障壁層２０５、ＣｅＯ２井戸層２０６、ＳｒＯ障壁層２０７を積層させた二重量子井戸構造を有する。
【０４０９】
以下、この絶縁膜２０２について、その製造手順に沿ってさらに詳細に説明する。
【０４１０】
すなわち、主面が（１１１）のＳｉ基板２０１をＨＦ処理とＮＨ４Ｆにより水素終端し、しかる後にＣｅＯ２を成膜した。ここで、Ｓｉ基板の平坦性が悪い場合に限っては、面方位に関係なく、Ｓｉのエピタキシャル成長をプロセスの第一段階で入れることも可能である。これにより、超平坦面を持つＳｉ基板を得ることが可能である。バッファーＣｅＯ２（１１１）層２０９は１４．１オングストロームと厚くエピタキシャル成膜させた。このＣｅＯ２成膜時の圧力は、１０−６パスカル、基板温度は７００℃であり、オゾンフラックスは８．８×１０１２分子／秒ｃｍ２とした。
【０４１１】
ＳｒＯ（１１１）層２０３をエピタキシャル成長させた。ＳｒＯ層の厚みはおよそ５オングストロームとした。より具体的には、圧力１０−６パスカル、基板温度は７００℃においてＳｒＯをオゾンフラックス１．２×１０１２分子／秒ｃｍ２  にて成膜を行った。
【０４１２】
次に、成膜したＳｒＯ膜の上にＣｅＯ２（１１１）層２０４を４．７オングストロームだけエピタキシャル成膜させた。このＣｅＯ２成膜時の圧力は、１０−６パスカル、基板温度は７００℃であり、オゾンフラックスは８．８×１０１２分子／秒ｃｍ２とした。
【０４１３】
さらに、このＣｅＯ２膜の上にＳｒＯ（１１１）膜２０５を圧力は１０−６パスカル、基板温度は７００℃、オゾンフラックス１．２×１０１２分子／秒ｃｍ２  にて、５オングストロームだけエピタキシャル成長させた。その後、上記と同様の条件にて、ＣｅＯ２を９．４オングストローム、ＳｒＯを５オングストロームだけエピタキシャル成長させ、その上にゲート電極２０８として、金（Ａｕ）を蒸着により成膜した。
【０４１４】
このようにして得られた絶縁膜２０２は、ＳｉＯ２膜厚に換算した膜厚（ＥＯＴ）が８．１オングストロームと小さい絶縁膜であった。また、５ＭＶ／ｃｍの電界をかけた時のリーク電流を測定すると、５×１０−６Ａ／ｃｍ２  という非常に小さな値が得られた。
【０４１５】
比較例として、ＳｉＯ２膜のみを用いた絶縁膜において、同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると、１０３Ａ／ｃｍ２であり、２×１０８倍にも達していることから、バッファー層があっても、その後で量子井戸構造を絶縁膜内に作りこんでやれば、非常に効果が大きいことが確認できた。ＣｅＯ２バッファー層を用いた場合、ＥＯＴに関しては、およそ１オングストロームの増加が見込まれる。このＥＯＴであれば、本来１０−６Ａ／ｃｍ２をきるようなリーク電流であるはずであるが、実際にはＥＯＴとして１オングストローム程度減らした７オングストロームに対応したリーク電流が流れていると思われる。しかし、それでも、井戸型絶縁膜構造が十分有効であることが証明できた。
【０４１６】
次に、界面に関して詳しく調べた。ＣｅＯ２バッファー層を用いた場合、ＳｒＯから出発した場合に比べて界面のひずみによる界面準位密度をおよそ二桁以上減らすことができた。ＣｅＯ２はＳｉとの界面で電子に対する障壁は低いが、Ｓｉとの格子定数差は小さい。格子定数差が小さいことの効用はＳｉ上にエピタキシャル成長し易いというだけにとどまらず、界面準位によるトランジスタの移動度低下を抑制できる点で大きい。また、ＣｅＯ２の誘電率が非常に大きいため、電圧降下にバッファー層部分はあまり効いてこない。そのため、厚めに第一層目を構成することが出来たので、絶縁膜全体を通して、非常に大きな膜質の向上が見られた。この点も、注目に値する。
【０４１７】
【発明の効果】
以上説明したように、従来のいわゆる高誘電体物質は、誘電率が高いためにＭＯＳＦＥＴやＭＩＭキャパシタを構成した場合に電荷を十分に蓄積できると期待できる物質でありながら、バンドオフセットが小さいが故に、漏れ電流が抑えられない物質でもあった。
【０４１８】
これに対して、本発明の実施の形態によれば、誘電率が高く、かつ、リーク電流の小さな絶縁膜及びこれを用いた半導体装置を堤供することができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる絶縁膜の断面構造を表す模式図である。
【図２】図１の絶縁膜ＱＩにおけるエネルギーバンドダイアグラムを表す模式図である。
【図３】絶縁膜に電圧を印加した時のリーク電流密度を表すグラフ図である。
【図４】２重量子井戸を用いた絶縁膜を例示する模式図である。
【図５】２重量子井戸構造のエネルギーダイアグラムを例示する模式図である。
【図６】２重量子井戸構造に電圧が印加された状態のエネルギーダイアグラムを表す模式図である。
【図７】絶縁膜に電圧を印加した時のリーク電流密度を表すグラフ図である。
【図８】３重量子井戸構造を有する絶縁膜の断面構造を例示する模式図である。
【図９】３重量子井戸構造のエネルギーダイアグラムを例示する模式図である。
【図１０】ＭＯＳＦＥＴにおける絶縁膜部分に量子井戸を作成した様子を表す断面図であり、井戸層にはＣｅＯ２を、障壁層にはＳｒＯを用いている。
【図１１】ＭＯＳＦＥＴにおける絶縁膜部分に量子井戸を作成した様子を表す断面図であり、井戸層にはＳｒＴｉＯ３を、障壁層にはＳｒＯを用いている。
【図１２】ＭＯＳＦＥＴにおける絶縁膜部分に２重量子井戸を作成した様子を表す断面図であり、井戸層にはＳｒＴｉＯ３を、障壁層にはＳｒＯを用いている。井戸層の膜厚が違っている。
【図１３】ＭＯＳＦＥＴにおける絶縁膜部分に３重量子井戸を作成した様子を表す断面図であり、井戸層にはＳｒＴｉＯ３を、障壁層にはＳｒＯを用いている。第１・三の井戸層と第２井戸層の膜厚が違っている。
【図１４】ＭＩＭキャパシタにおける絶縁膜部分に量子井戸を作成した様子を表す断面図であり、井戸層にはＳｒＴｉＯ３を、障壁層にはＳｒＯを用いている。電極にはＳｒＲｕＯ３を用いている。
【図１５】ＭＯＳＦＥＴにおける絶縁膜部分に量子井戸を作成した様子を表す断面図であり、井戸層にはＣｅＯ２を、障壁層にはＣｅ−silicate（Ｓｉ側）とＳｒＯ（金属電極側）を用いている。
【図１６】ＭＯＳＦＥＴにおける絶縁膜部分に量子井戸を作成した様子を表す断面図であり、井戸層にはＨｆＯ２を、障壁層にはＨｆ−silicate（Ｓｉ側）とＳｒＯ（金属電極側）を用いている。
【図１７】ＭＯＳＦＥＴにおける絶縁膜部分に量子井戸を作成した様子を表す断面図であり、ここでは、ひずみＳｉ―ＳＯＩ基板を用いている。井戸層にはＣａ（Ｔｉ０．５Ｚｒ０．５）Ｏ３膜を、障壁層にはＳｒＯを用いている。
【図１８】ＭＩＭキャパシタにおける絶縁膜部分に量子井戸を作成した様子を表す断面図であり、井戸層には（Ｂａ０．２，Ｓｒ０．８）ＴｉＯ３を、障壁層には（Ｂａ０．７５，Ｓｒ０．２５）Ｏを用いている。電極にはＳｒＲｕＯ３を用いている。
【図１９】ＭＩＭキャパシタにおける絶縁膜部分に２重量子井戸を作成した様子を表す断面図であり、井戸層には（Ｂａ０．２，Ｓｒ０．８）ＴｉＯ３を、障壁層には（Ｂａ０．７５，Ｓｒ０．２５）Ｏを用いている。電極にはＳｒＲｕＯ３を用いている。
【図２０】ＭＩＭキャパシタにおける絶縁膜部分に量子井戸を作成した様子を表す断面図であり、井戸層にはＨｆＯ３を、障壁層にはＡｌ２Ｏ３を用いている。電極にはＳｒＲｕＯ３を用いている。
【図２１】ＭＩＭキャパシタにおける絶縁膜部分に２重量子井戸を作成した様子を表す断面図であり、井戸層にはＨｆＯ３を、障壁層にＡｌ２Ｏ３を用いている。電極にはＳｒＲｕＯ３を用いている。
【図２２】ＭＩＭキャパシタにおける絶縁膜部分に３重量子井戸を作成した様子を表す断面図であり、井戸層にはＨｆＯ３を、障壁層にＡｌ２Ｏ３を用いている。電極にはＳｒＲｕＯ３を用いている。
【図２３】ペロブスカイト型物質において、組成に対する格子定数、誘電率、バンドギャップ等の関係を表すグラフ図である。
【図２４】ＢサイトにＺｒの代わりにＨｆを採用した場合の格子定数、誘電率、バンドギャップ等をまとめたグラフ図である。
【図２５】本発明の具体例の絶縁膜を用いたＭＯＳＦＥＴを表す模式図である。
【図２６】ＲＰ型の材料を用いた場合の一例を表すグラフ図である。
【図２７】図２６のＺｒの代わりにＨｆをＢサイトに採用した場合の格子定数、誘電率、バンドギャップをまとめたグラフ図である。
【図２８】ペロブスカイト構造部分の厚みを増した物質、すなわちＲＰｎ（Ａｎ＋１ＢｎＯ３ｎ＋１）において、ｎ＝２とした場合を表すグラフ図である。
【図２９】ペロブスカイト構造部分の厚みを増した物質、すなわちＲＰｎ（Ａｎ＋１ＢｎＯ３ｎ＋１）において、ｎ＝３とした場合を表すグラフ図である。
【図３０】ペロブスカイト構造部分の厚みを増した物質、すなわちＲＰｎ（Ａｎ＋１ＢｎＯ３ｎ＋１）において、ｎ≧４とした場合を表すグラフ図である。
【図３１】ＲＰ型の絶縁膜を用いたＭＯＳＦＥＴを表す模式図である。
【図３２】Ｓｉ基板上あるいはひずみＳｉ基板上へのエピタキシャル成長させたゲート絶縁膜であって、「ペロブスカイト型物質ＡＢＯ３と岩塩構造物質ＡＯ層の積層構造（Ruddlesden-Popper型）」であり、かつ、ＡＢＯ３層が一層のもの（ＲＰ１）と２層（ＲＰ２）が交互に積層される絶縁膜についてまとめたグラフ図である。
【図３３】Ｚｒの代わりにＨｆをＢサイトに採用した場合の格子定数、誘電率、電子障壁等をまとめたグラフ図である。
【図３４】図３２及び図３３に表した絶縁膜を用いたＭＯＳＦＥＴを表す模式図である。
【図３５】Ｓｉ基板上あるいはひずみＳｉ基板上にエピタキシャル成長させたゲート絶縁膜であって、「ペロブスカイト型物質ＡＢＯ３と、２層の岩塩構造物質ＡＯ層と、を積層させた構造」の絶縁膜についてまとめたグラフ図である。
【図３６】Ｚｒの代わりにＨｆをＢサイトに採用した場合の格子定数、誘電率、電子障壁等をまとめたグラフ図である。
【図３７】図３５及び図３６に表した絶縁膜を用いたＭＯＳＦＥＴを表す模式図である。
【図３８】Ｓｉ基板上あるいはひずみＳｉ基板上にエピタキシャル成長させたゲート絶縁膜であって、ＩＰ１型とＩＰ２型とを交互に積層させた絶縁膜についてまとめたグラフ図である。
【図３９】Ｚｒの代わりにＨｆをＢサイトに採用した場合の格子定数、誘電率、電子障壁等をまとめたグラフ図である。
【図４０】図３８及び図３９に表した絶縁膜を用いたＭＯＳＦＥＴを表す模式図である。
【図４１】ＭＩＭキャパシタにおける絶縁膜部分に量子井戸を作成した様子を表す断面図である。
【図４２】ＭＯＳＦＥＴにおける絶縁膜部分に２重量子井戸を作成した様子を表す断面図である。
【符号の説明】
１１  シリコン基板
１２  ゲート絶縁膜
１３、１５  障壁層
１４  井戸層
１６  ゲート電極
２１  シリコン基板
２２  ゲート絶縁膜
２３、２５  障壁層
２４  井戸層
２６  ゲート電極
３１  シリコン基板
３２  ゲート絶縁膜
３３、３５、３７  障壁層
３４、３６  井戸層
３８  ゲート電極
４１  シリコン基板
４２  ゲート絶縁膜
４３、４５、４７、４９  障壁層
４４、４６、４８  井戸層
５１  基板
５２  絶縁膜
５３  電極
５４、５６  障壁層
５５  井戸層
５７  電極
６１  シリコン基板
６２  ゲート絶縁膜
６３、６５  障壁層
６４  井戸層
６６  ゲート電極
７１  シリコン基板
７２  ゲート絶縁膜
７３、７５  障壁層
７４  井戸層
７６  ゲート電極
８１  基板
８２  ゲート絶縁膜
８２  絶縁膜
８３、８５  障壁層
８４  井戸層
８６  ゲート電極
９１  基板
９２  絶縁体部分
９３  電極
９４、９６  障壁層
９５  井戸層
９７  電極
９８  ＳｒＴｉＯ３  バッファー薄膜
１０１  シリコン基板
１０２  絶縁体部分
１０３  電極
１０４、１０６、１０８  障壁層
１０５、１０７  井戸層
１０９  電極
１０１０  ＳｒＴｉＯ３  バッファー薄膜
１１１  基板
１１２  絶縁体部分
１１３  電極
１１４、１１６  障壁層
１１５  井戸層
１１７  電極
１１８  ＳｒＴｉＯ３  バッファー薄膜
１２１  基板
１２２  絶縁体部分
１２３  電極
１２４、１２６、１２８  障壁層
１２５、１２７  井戸層
１２９  電極
１２１０  ＳｒＴｉＯ３  バッファー薄膜
１３１  基板
１３１１  電極
１３２  絶縁体部分
１３３  電極
１３４、１３６、１３８、１３１０  障壁層
１３５、１３７、１３９  井戸層
１３１２  ＳｒＴｉＯ３  バッファー薄膜
１５１  シリコン基板、あるいはひずみシリコン基板
１５２  ゲート絶縁膜
１５３  ゲート電極
１６１  シリコン基板、あるいはひずみシリコン基板
１６２  ゲート絶縁膜
１６３  ゲート電極
１７１  シリコン基板、あるいはひずみシリコン基板
１７２  ゲート絶縁膜
１７３  ゲート電極
１８１  シリコン基板、あるいはひずみシリコン基板
１８２  ゲート絶縁膜
１８３  ゲート電極
１９１  シリコン基板、あるいはひずみシリコン基板
１９２  ゲート絶縁膜
１９３  ゲート電極
１４１  シリコン基板
１４２    ＭＩＭキャパシタ
１４３、１４５  ＳｒＲｕＯ３電極
１４４  ＩＰ１＋ＩＰ２を繰り返し成膜した絶縁膜
１４６  ＳｒＴｉＯ３  バッファー層
２０１  Ｓｉ基板
２０２  井戸型絶縁膜
２０３、２０５，２０７  障壁層
２０４、２０６  井戸層
２０８  ゲート電極
２０９  バッファー層
Ｂ１〜Ｂ４  障壁層
Ｄ  ドレイン領域
ＱＩ  絶縁膜
Ｓ  ソース領域
Ｗ、Ｗ１〜Ｗ３  井戸層
【図１】
2004179617.tif 000003
【図２】
2004179617.tif 000004
【図３】
2004179617.tif 000005
【図４】
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【図５】
2004179617.tif 000007
【図６】
2004179617.tif 000008
【図７】
2004179617.tif 000009
【図８】
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【図９】
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【図１０】
2004179617.tif 000012
【図１１】
2004179617.tif 000013
【図１２】
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【図１３】
2004179617.tif 000015
【図１４】
2004179617.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2004179617.tif 000030
【図２９】
2004179617.tif 000031
【図３０】
2004179617.tif 000032
【図３１】
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【図３２】
2004179617.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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