(57)【要約】【課題】Ｕ字型溝の肩部におけるゲート電極の上端部分の鋭角部を無くす。【解決手段】表面側に断面形状Ｕ字型の溝を形成し、溝により分離された複数領域を能動領域とする半導体本体と、溝の内部にゲート酸化膜４５を介して埋め込み形成し表面に凹みを有するポリシリコンからなるゲート電極６０と、ゲート電極の凹みの内部に薄いシリコン酸化膜を介して埋め込み形成したポリシリコン層とを具備したＵＭＯＳ構造の半導体装置において、ゲート電極６０が、上端部分に円弧部６０ａを有している。【選択図】  図２
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【特許請求の範囲】
【請求項１】
表面側に断面形状Ｕ字型の溝を形成し、溝により分離された複数領域を能動領域とする半導体本体と、溝の内部にゲート酸化膜を介して埋め込み形成し表面に凹みを有するポリシリコンからなるゲート電極と、ゲート電極の凹みの内部にシリコン酸化膜を介して埋め込み形成したポリシリコン層とを具備したＵＭＯＳ構造の半導体装置において、
前記ゲート電極が、上端部分に円弧部を有することを特徴とする半導体装置。
【請求項２】
前記半導体本体が、前記溝の底部に接して配置した低濃度一導電型ドレイン領域と、前記ドレイン領域上で前記各能動領域に配置した他導電型ベース領域と、前記各ベース領域表面層に配置した高濃度一導電型ソース領域とを含み、
前記溝の幅が１．５μｍ以上であることを特徴とする請求項２記載の半導体装置。
【請求項３】
表面側が低濃度一導電型でこの表面側に断面形状Ｕ字型の溝を形成した半導体本体を準備する工程と、
前記半導体本体の表面および溝内面にゲート酸化膜を形成し、その上に溝の位置で表面に凹みを生じる所定膜厚で第１ポリシリコン膜を積層する工程と、
前記第１ポリシリコン膜の表面にシリコン酸化膜を形成し、その上に表面がほぼ平坦になる所定膜厚で第２ポリシリコン膜を積層する工程と、
前記シリコン酸化膜をエッチングストッパとして前記第２ポリシリコン膜をエッチバックして前記第１ポリシリコン膜の凹みにのみ第２ポリシリコン膜を残す工程と、
前記第１ポリシリコン膜表面に露出した前記シリコン酸化膜を除去し、ゲート酸化膜をストッパとして前記第１ポリシリコン膜および第２ポリシリコン膜をエッチバックして前記溝にのみ前記第１ポリシリコン膜および第２ポリシリコン膜を残し、その後、前記半導体本体表面に露出したゲート酸化膜および前記第１ポリシリコン膜と第２ポリシリコン膜間から露出したシリコン酸化膜を残したまま前記第１ポリシリコン膜および第２ポリシリコン膜を熱酸化して所定膜厚のシリコン酸化膜を形成し、前記第１ポリシリコン膜をゲート電極および前記第２ポリシリコン膜をポリシリコン層とする工程と、
前記半導体本体表面に露出したゲート酸化膜、前記第１ポリシリコン膜と第２ポリシリコン膜間から露出したシリコン酸化膜、および前記第１ポリシリコン膜と第２ポリシリコン膜との表面に露出したシリコン酸化膜を除去した後、前記ゲート電極およびポリシリコン層をマスクにして、前記溝により分離された領域に他導電型ベース領域および高濃度一導電型ソース領域を形成してこの分離領域を能動領域とする工程とを有するＵＭＯＳ構造の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はゲートを溝の内部に形成したＵＭＯＳ構造の半導体装置に関し、特に、表面に溝が形成された半導体本体の表面に第１ポリシリコン膜とその上にシリコン酸化膜を介して第２ポリシリコン膜を積層し、これらのポリシリコン膜をエッチバックにより溝の内部にのみ残してゲートを埋め込み形成した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ゲートを溝の内部に形成したＵＭＯＳ構造の半導体装置、例えば電力用のＭＯＳＦＥＴにおいて、中耐圧系（例えば、ソース・ドレイン間耐圧１５０〜２５０Ｖ）では低耐圧系（例えば、ソース・ドレイン間耐圧２０〜６０Ｖ）に較べてゲートを埋め込み形成する溝の幅が広くなり、１層のポリシリコン膜を積層し、このポリシリコン膜をエッチバックにより溝の内部にのみ残してゲートを埋め込み形成した場合、埋め込みゲートの表面が半導体本体表面から大きく低下するという問題がある。この問題を解決するために、本出願人は、上述の２層のポリシリコン膜によりゲートを埋め込み形成した半導体装置に関して出願している（特許文献１を参照。）。以下、特許文献１に記載の従来の中耐圧系のＭＯＳＦＥＴ３００について図６乃至図１１を参照して説明する。尚、以下の説明において参照する図でＭＯＳＦＥＴを１ユニットセル分しか図示しないが、実際の構造はこのユニットセルが多数並列接続されている。
【０００３】
図６において、４１は半導体本体で、高濃度一導電型であるＮ＋型シリコン基板４２と、このシリコン基板４２に積層され、表面にＵ字型溝４３が形成されたエピタキシャル層４４とを有している。エピタキシャル層４４表面に形成されたＵ字型溝４３の内部にゲート酸化膜４５を介してポリシリコンからなるゲート電極４６が埋め込み形成され、さらに、ゲート電極４６の凹みに薄いシリコン酸化膜５３を介してポリシリコン層５４が埋め込み形成されている。エピタキシャル層４４はエピタキシャル層４４の初期層でありＵ字型溝４３の底部に接して配置された低濃度一導電型であるＮ−型ドレイン領域４７、このドレイン領域４７上でＵ字型溝４３により分離された領域に配置した他導電型であるＰ型ベース領域４８と、このベース領域４８表面層にベース領域４８より高濃度に配置したＰ＋型バックゲート領域４９と、ベース領域４８およびバックゲート領域４９の表面層に少なくともバックゲート領域４９を一部残して配置したＮ＋型ソース領域５０とを含んで、Ｕ字型溝４３により分離された領域を能動領域としている。エピタキシャル層４４上にはゲート電極４６およびポリシリコン層５４を被覆するように層間絶縁膜５１を配置し、更にその上にソース領域５０およびバックゲート領域４９表面とオーミック接触するソース電極５２を配置している。ソース電極５２は、その一部を複数のユニットセル上で、外部への電気的接続のためのソースパッドとしている。ＭＯＳＦＥＴ３００は、耐圧１５０〜２５０Ｖを確保するために、Ｕ字型溝４３の溝幅を、例えば、マスクパターン上で、１．５〜３．０μｍ程度（図６では２．０μｍ）に設計している。
【０００４】
次に、ＭＯＳＦＥＴ３００の製造方法について説明する。先ず、第１工程は、この工程の完了後を図７に示すように、Ｎ＋型シリコン基板４２上にＮ−型のエピタキシャル層４４を形成して半導体本体４１を構成した後、エピタキシャル層４４の表面の所定位置を選択的にエッチングしてＵ字型溝４３を形成する。Ｕ字型溝４３は、例えば、耐圧に応じて、溝深さを、１．５〜２．５μｍ程度の範囲で、溝幅を、マスクパターン上で、１．５〜３．０μｍ程度の範囲でエッチングして形成される。その後、熱酸化法によりエピタキシャル層４４表面およびＵ字型溝４３内面にゲート酸化膜４５を形成して後、ＬＰＣＶＤ法により第１ポリシリコン膜５５を１μｍ程度に積層させる。このとき、第１ポリシリコン膜５５表面にはＵ字型溝４３の位置に凹み４３ａが生じている。
【０００５】
次に、第２工程は、この工程の完了後を図８に示すように、第１工程完了後、熱酸化法により第１ポリシリコン膜５５表面にゲート酸化膜４５と同程度の厚さの薄いシリコン酸化膜５３を形成して後、ＬＰＣＶＤ法により第２ポリシリコン膜５６を凹み４３ａが埋め込まれ、第２ポリシリコン膜５６表面がほぼ平坦になる膜厚１〜４μｍ程度で積層させる。
【０００６】
次に、第３工程は、この工程の完了後を図９に示すように、第２工程完了後、ドライエッチ法によりシリコン酸化膜５３をストッパとして第２ポリシリコン膜５６をエッチバックして凹み４３ａ内にのみ第２ポリシリコン膜５６を残す。
【０００７】
次に、第４工程は、この工程の完了後を図１０に示すように、第３工程完了後、ウェットエッチ法により第１ポリシリコン膜５５表面のシリコン酸化膜５３を除去した後、ドライエッチ法によりゲート酸化膜４５をストッパとして第１ポリシリコン膜５５および第２ポリシリコン膜５６をエッチバックしてＵ字型溝４３にのみ第１ポリシリコン膜５５および第２ポリシリコン膜５６を残し、第１ポリシリコン膜５５をゲート電極４６および第２ポリシリコン膜５６をポリシリコン層５４とする。このとき、ゲート電極４６表面はエピタキシャル層４４表面より０．１μｍ以内の凹みでほぼ面一となる。
【０００８】
次に、第５工程はこの工程の完了後を図１１に示すように、第４工程完了後、エピタキシャル層４４表面のゲート酸化膜４５、およびゲート電極４６とポリシリコン層５４間から露出しているシリコン酸化膜５３を除去した後、熱酸化法によりエピタキシャル層４４表面、ゲート電極４６表面およびポリシリコン層５４表面に薄いシリコン酸化膜５７を形成し、ゲート電極４６およびポリシリコン層５４をマスクにしてホウ素をイオン注入および熱拡散して、Ｕ字型溝４３により分離された複数領域に、例えば、耐圧に応じて、拡散深さ１．３〜２．１μｍ程度の範囲でＰ型ベース領域４８を形成する。この後、ベース領域４８の一部の面をフォトリソグラフィ法でのレジストパターンでマスクしてホウ素または弗化ホウ素をイオン注入し、フォトレジスト膜除去後に熱拡散して、ベース領域４８表面層にＰ＋型バックゲート領域４９を形成する。さらに、ゲート電極４６をマスクにするとともに、ベース領域４８およびバックゲート領域４９の一部の面をフォトリソグラフィ法でのレジストパターンでマスクして、砒素またはリンをイオン注入し、フォトレジスト膜除去後に熱拡散して、ベース領域４８およびバックゲート領域４９表面層に、例えば、拡散深さ０．４μｍ程度のＮ＋型ソース領域５０を形成する。尚、ベース領域４８やソース領域５０等が形成された後のエピタキシャル層４４の初期層のままの領域は、Ｎ−型ドレイン領域４７となる。
【０００９】
次に、第６工程はこの工程の完了後を図６に示すように、第５工程完了後、エピタキシャル層４４表面、ゲート電極４６表面およびポリシリコン層５４表面をＣＶＤ法により層間絶縁膜５１で被覆する。ソース領域５０表面の一部およびバックゲート領域４９表面が露出するように層間絶縁膜５１およびシリコン酸化膜５７（図６では図示せず）にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、バックゲート領域４９およびソース領域５０とオーミック接触により電気的に接続するソース電極５２を形成する。ソース電極５２はその一部を外部への電気的接続のためのソースパッドとしている。また、図示しないが、ゲート電極４６から外部に電気的に接続するためのゲートパッドが第１ポリシリコン膜５５およびアルミニウム膜によりゲート電極４６およびソース電極５２と同時形成されている。
【００１０】
【特許文献１】
特開２００２−１５８３５５号公報
【００１１】
【発明が解決しようとする課題】
ところで、ＭＯＳＦＥＴ３００を製造しようとした場合、次のような問題がある。上述の第４工程において形成されたゲート電極４６は、図１０に示されるＵ字型溝４３の肩部（丸印）の拡大図を図１２に示すように、ゲート酸化膜４５に接する上端部分が鋭角（以下、鋭角部４６ａという）になっている。そのため、上述の第４工程完了後、第５工程で、エピタキシャル層４４表面のゲート酸化膜４５、およびゲート電極４６とポリシリコン層５４間から露出しているシリコン酸化膜５３を除去した後の工程で、鋭角部４６ａがストレスを受けることで折れ、ソース領域５０となるエピタキシャル層４４の肩部４４ａ側に接触した状態となり、ソース領域５０が形成された後、ソース領域５０とゲート電極４６間にその鋭角部４６ａが介在することにより、ソース領域５０とゲート電極４６間が特性ショートとなる虞がある。また、鋭角部４６ａが折れなくても、その鋭角部４６ａに電界が集中しソース領域５０とゲート電極４６間の絶縁耐圧が低下する虞がある。
本発明は上記問題点に鑑みてなされたものであり、その目的は、Ｕ字型溝の肩部におけるゲート電極の上端部分の鋭角部を無くした半導体装置およびその製造方法を提供することである。
【００１２】
【課題を解決するための手段】
（１）本発明の半導体装置は、表面側に断面形状Ｕ字型の溝を形成し、溝により分離された複数領域を能動領域とする半導体本体と、溝の内部にゲート酸化膜を介して埋め込み形成し表面に凹みを有するポリシリコンからなるゲート電極と、ゲート電極の凹みの内部にシリコン酸化膜を介して埋め込み形成したポリシリコン層とを具備したＵＭＯＳ構造の半導体装置において、前記ゲート電極が、上端部に円弧部を有することを特徴とする。
（２）本発明の半導体装置は、上記（１）項において、前記半導体本体が、前記溝の底部に接して配置した低濃度一導電型ドレイン領域と、前記ドレイン領域上で前記各能動領域に配置した他導電型ベース領域と、前記各ベース領域表面層に配置した高濃度一導電型ソース領域とを含み、前記溝の幅が１．５μｍ以上であることを特徴とする。
（３）本発明の半導体装置の製造方法は、表面側が低濃度一導電型でこの表面側に断面形状Ｕ字型の溝を形成した半導体本体を準備する工程と、前記半導体本体の表面および溝内面にゲート酸化膜を形成し、その上に溝の位置で表面に凹みを生じる所定膜厚で第１ポリシリコン膜を積層する工程と、前記第１ポリシリコン膜の表面にシリコン酸化膜を形成し、その上に表面がほぼ平坦になる所定膜厚で第２ポリシリコン膜を積層する工程と、前記シリコン酸化膜をエッチングストッパとして前記第２ポリシリコン膜をエッチバックして前記第１ポリシリコン膜の凹みにのみ第２ポリシリコン膜を残す工程と、前記第１ポリシリコン膜表面に露出した前記シリコン酸化膜を除去し、ゲート酸化膜をストッパとして前記第１ポリシリコン膜および第２ポリシリコン膜をエッチバックして前記溝にのみ前記第１ポリシリコン膜および第２ポリシリコン膜を残し、その後、前記半導体本体表面に露出したゲート酸化膜および前記第１ポリシリコン膜と第２ポリシリコン膜間から露出したシリコン酸化膜を残したまま前記第１ポリシリコン膜および第２ポリシリコン膜を熱酸化して所定膜厚のシリコン酸化膜を形成し、前記第１ポリシリコン膜をゲート電極および前記第２ポリシリコン膜をポリシリコン層とする工程と、前記半導体本体表面に露出したゲート酸化膜、前記第１ポリシリコン膜と第２ポリシリコン膜間から露出したシリコン酸化膜、および前記第１ポリシリコン膜と第２ポリシリコン膜との表面に露出したシリコン酸化膜を除去した後、前記ゲート電極およびポリシリコン層をマスクにして、前記溝により分離された領域に他導電型ベース領域および高濃度一導電型ソース領域を形成してこの分離領域を能動領域とする工程とを有するＵＭＯＳ構造の半導体装置の製造方法である。
【００１３】
【発明の実施の形態】
以下に、本発明の一実施例のＵＭＯＳ構造の中耐圧系のＭＯＳＦＥＴ４００について、図１を参照して説明する。尚、図６と同一部分については同一符号を付してその説明を省略する。図６のＭＯＳＦＥＴ３００と異なる点は、ゲート電極４６の代わりにゲート電極６０となっている点である。また、ゲート電極６０がゲート電極４６と異なる点は、図１に示されるＵ字型溝４３の肩部（丸印）の拡大図を図２に示すように、ポリシリコンからなるゲート電極６０の上端部分が略円弧状（以下、円弧部６０ａという）になっている点である。
【００１４】
上記構成によれば、ゲート電極６０の上端部分に円弧部６０ａが形成され、鋭角部がないため、ソース領域５０とゲート電極６０間に鋭角部が介在することによるソース領域５０とゲート電極６０間の特性ショートの虞がない。また、鋭角部の電界集中によるソース領域５０とゲート電極６０間の絶縁耐圧低下の虞もない。
【００１５】
次に、ＭＯＳＦＥＴ４００の製造方法について説明する。尚、ＭＯＳＦＥＴ３００と第３工程まで同一であり、その説明を省略し、第４工程以降について、図１および図３乃至図５を参照して説明する。
【００１６】
第４工程は、この工程の完了後を図３に示すように、図９に示す第３工程完了後、ウェットエッチ法により第１ポリシリコン膜５５表面のシリコン酸化膜５３を除去した後、ドライエッチ法によりゲート酸化膜４５をストッパとして第１ポリシリコン膜５５および第２ポリシリコン膜５６をエッチバックしてＵ字型溝４３にのみ第１ポリシリコン膜５５および第２ポリシリコン膜５６を残す。この後、熱酸化法により第１ポリシリコン膜５５および第２ポリシリコン膜５６表面に２００Å程度の膜厚の薄いシリコン酸化膜６１を形成する。その結果、図３に示されるＵ字型溝４３の肩部（丸印）の拡大図を図４に示すように、第１ポリシリコン膜５５の上端部分が円弧状になり、第１ポリシリコン膜５５が円弧部６０ａを有するゲート電極６０として形成され、第２ポリシリコン膜５６がポリシリコン層５４として形成される。このとき、ゲート電極６０表面はエピタキシャル層４４表面より０．１μｍ以内の凹みでほぼ面一となる。
【００１７】
次に、第５工程はこの工程の完了後を図５に示すように、第４工程完了後、エピタキシャル層４４表面のゲート酸化膜４５、ゲート電極６０とポリシリコン層５４間から露出しているシリコン酸化膜５３、およびゲート電極６０とポリシリコン層５４との表面のシリコン酸化膜６１を除去した後、熱酸化法によりエピタキシャル層４４表面、ゲート電極６０表面およびポリシリコン層５４表面に薄いシリコン酸化膜５７を形成し、ゲート電極６０およびポリシリコン層５４をマスクにしてホウ素をイオン注入および熱拡散して、Ｕ字型溝４３により分離された複数領域に、例えば、耐圧に応じて、拡散深さ１．３〜２．１μｍ程度の範囲でＰ型ベース領域４８を形成する。この後、ベース領域４８の一部の面をフォトリソグラフィ法でのレジストパターンでマスクしてホウ素または弗化ホウ素をイオン注入し、フォトレジスト膜除去後に熱拡散して、ベース領域４８表面層にＰ＋型バックゲート領域４９を形成する。さらに、ゲート電極６０をマスクにするとともに、ベース領域４８およびバックゲート領域４９の一部の面をフォトリソグラフィ法でのレジストパターンでマスクして、砒素またはリンをイオン注入し、フォトレジスト膜除去後に熱拡散して、ベース領域４８およびバックゲート領域４９表面層に、例えば、拡散深さ０．４μｍ程度のＮ＋型ソース領域５０を形成する。尚、ベース領域４８やソース領域５０等が形成された後のエピタキシャル層４４の初期層のままの領域は、Ｎ−型ドレイン領域４７となる。
【００１８】
次に、第６工程はこの工程の完了後を図１に示すように、第５工程完了後、エピタキシャル層４４表面、ゲート電極６０表面およびポリシリコン層５４表面をＣＶＤ法により層間絶縁膜５１で被覆する。ソース領域５０表面の一部およびバックゲート領域４９表面が露出するように層間絶縁膜５１およびシリコン酸化膜５７（図１では図示せず）にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、バックゲート領域４９およびソース領域５０とオーミック接触により電気的に接続するソース電極５２を形成する。ソース電極５２はその一部を外部への電気的接続のためのソースパッドとしている。また、図示しないが、ゲート電極６０から外部に電気的に接続するためのゲートパッドが第１ポリシリコン膜５５およびアルミニウム膜によりゲート電極６０およびソース電極５２と同時形成されている。
【００１９】
上記製造方法によれば、第４工程において、ゲート電極６０の上端部分に円弧部６０ａが形成され、鋭角部がないため、ソース領域５０とゲート電極６０間に鋭角部が介在することによるソース領域５０とゲート電極６０間の特性ショートの虞がない。また、鋭角部の電界集中によるソース領域５０とゲート電極６０間の絶縁耐圧低下の虞もない。
【００２０】
上記実施例において、半導体本体４１を半導体基板４２とエピタキシャル層４４からなるもので説明したが、エピタキシャル層を含まない半導体基板だけであってもよい。この場合、半導体基板の裏面を高濃度のＮ型不純物層とする。
また、ＭＯＳＦＥＴで説明したが、ＩＧＢＴ等のトレンチ形成品も可能である。この場合、裏面側は、Ｎ＋型の替わりにＰ＋型とする。
また、一導電型としてＮ型および他導電型としてＰ型で説明したが、一導電型としてＰ型および他導電型としてＮ型であってもよい。
【００２１】
【発明の効果】
本発明の半導体装置およびその製造方法によれば、ゲート電極の上端部分に円弧部が形成され、鋭角部がないため、ソース領域とゲート電極間に鋭角部が介在することによるソース領域とゲート電極間の特性ショートの虞がない。また、鋭角部の電界集中によるソース領域とゲート電極間の絶縁耐圧低下の虞もない。そのため、特性歩留および信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例のＭＯＳＦＥＴの要部断面図。
【図２】図１に示すＵ字型溝の肩部（丸印）の拡大図。
【図３】図１に示すＭＯＳＦＥＴを製造する工程を示す要部断面図。
【図４】図３に示すＵ字型溝の肩部（丸印）の拡大図。
【図５】図３に続く工程を示す要部断面図。
【図６】従来の中耐圧系のＭＯＳＦＥＴの要部断面図。
【図７】図６に示すＭＯＳＦＥＴを製造する最初の工程を示す要部断面図。
【図８】図７に続く工程を示す要部断面図。
【図９】図８に続く工程を示す要部断面図。
【図１０】図９に続く工程を示す要部断面図。
【図１１】図１０に続く工程を示す要部断面図。
【図１２】図１０に示すＵ字型溝の肩部（丸印）の拡大図。
【符号の説明】
４１  半導体本体
４３  Ｕ字型溝
４５  ゲート酸化膜
４７  ドレイン領域
４８  ベース領域
５０  ソース領域
５３  シリコン酸化膜
５４  ポリシリコン層
６０  ゲート電極
６０ａ  円弧部
６１  シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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