(57)【要約】【課題】セルフアラインコンタクトホールエッチング方法において、コンタクトホールとゲート電極とのショートを防ぐことを目的とする。【解決手段】シリコン基板１上に第１の導電層４を形成し、第１の導電層４の側面にシリコン酸化物９を形成し、シリコン基板１上に、第１の導電層４およびシリコン酸化物９を覆うようにストッパー膜６を形成し、ストッパー膜６上に層間絶縁膜８を形成し、第１の導電層４近傍の層間絶縁膜８に開口部７を形成し、開口部７をマスクとしてフルオロカーボンと酸素のプラズマによりストッパー膜６をドライエッチングし、開口部７に第２の導電層を形成する。フルオロカーボンガスと酸素ガスの和に対するフルオロカーボンガスの流量を４７％以上、６８％以下とする。【選択図】  図４
2004153127.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に第１の導電層を形成する工程と、前記第１の導電層の側面にシリコン酸化物を形成する工程と、前記シリコン基板上に、前記第１の導電層および前記シリコン酸化物を覆うようにシリコン窒化膜で構成されたストッパー膜を形成する工程と、前記ストッパー膜上に層間絶縁膜を形成する工程と、前記第１の導電層近傍の前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールをマスクとしてフルオロカーボンと酸素のプラズマにより前記ストッパー膜をドライエッチングする工程と、前記コンタクトホールに第２の導電層を形成する工程とを含み、前記フルオロカーボンガスと前記酸素ガスの流量の和に対する前記フルオロカーボンガスの流量の比率が４７％以上、６８％以下であることを特徴とする半導体装置の製造方法。
【請求項２】
前記ストッパー膜をドライエッチングする工程において、使用するドライエッチング装置に印加するＲＦパワーを１．３Ｗ／ｃｍ２以下とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン基板の表面であって前記第１の導電層横に金属シリサイド層を形成する工程を更に有し、前記ストッパー膜をドライエッチングする工程において、前記フルオロカーボンガスと前記酸素ガスの流量の和が４５ｓｃｃｍ以上とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ストッパー膜をドライエッチングする工程において、使用するドライエッチング装置に印加するＲＦパワーを１．３Ｗ／ｃｍ２以下とすることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１の導電層上であって、前記ストッパー膜下にシリコン酸化膜で形成された絶縁膜を形成する工程を有することを特徴とする請求項１または請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の導電層上であって、前記ストッパー膜下にシリコン酸化膜とシリコン窒化膜を順次積層してなる絶縁膜を形成する工程を有することを特徴とする請求項１または請求項４に記載の半導体装置の製造方法。
【請求項７】
前記層間絶縁膜は、シリコン酸化膜で構成されることを特徴とする請求項１ないし請求項６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記ストッパー膜をドライエッチングする工程において、使用するフルオロカーボンガスとしてＣＨ２Ｆ２ガス、ＣＨＦ３ガス、ＣＨ３Ｆガスから選ばれる少なくとも一つのガスを用いることを特徴とする請求項１ないし請求項４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法で、特にコンタクトホールエッチング方法およびセルフアラインコンタクトホールエッチング方法に関するものである。
【０００２】
【従来の技術】
半導体デバイスのデザインルールの縮小に伴い、半導体プロセスで使用する各マスク間の重ね合わせずれ量が無視できない値になってきた。例えば、ソース・ドレイン電極へのコンタクトをとるためのコンタクトホールとゲート電極とのマスクの合わせずれが大きいと、ゲート電極とコンタクトホールがつながってしまい、デバイスが正常な動作をしなくなるという問題がある。
【０００３】
そこで、図１に示す従来の半導体装置では、ゲート電極４上とゲート電極４の側壁に厚さ１０〜８０ナノメートルの窒化シリコンで構成されるストッパー膜６を堆積し、このストッパー膜６によって、コンタクトホール７をエッチングにより形成する際にゲート電極４が露出してしまうことを防止する。この技術はセルフアラインコンタクトエッチングと呼ばれている。
【０００４】
このセルフアラインコンタクトエッチングを行った後、コンタクトホール７の底部のストッパー膜６をエッチングにより除去する（図示せず）。この、窒化シリコンで構成されるストッパー膜６をドライエッチングする方法としてはＣＨＦ３や、ＣＨ２Ｆ２といったガスを用いる方法が知られている（例えば、特許文献１参照）。
【０００５】
図２は、ゲート電極４の側面にサイドウォールスペーサー９があるセルフアラインコンタクト構造を有する半導体装置の断面を示す図である。シリコン基板１上にゲート酸化膜２を介してゲート電極４を形成し、そのゲート電極４上にシリコン酸化膜（図示せず）を形成した後、このシリコン酸化膜をドライエッチングすることでサイドウォールスペーサー９を形成し、その上に窒化シリコンで構成されたストッパー膜６、ＢＰＳＧ膜で構成される層間絶縁膜８を順次形成する。
【０００６】
その後、レジスト等のパターン（図示せず）をマスクとして層間絶縁膜８のエッチングを行えばストッパー膜６の上まで層間絶縁膜８がエッチングされ、コンタクトホール７が形成される。そして、シリコン基板１が露出するまでストッパー膜６をエッチングすることによってコンタクトホール７がシリコン基板１まで達する（図示せず）。
【０００７】
【特許文献１】
特開２０００−３０７００１号公報
【０００８】
【発明が解決しようとする課題】
従来の半導体装置の製造方法においては、ストッパー膜６のエッチングでは窒化シリコンと酸化シリコンとのエッチング速度の選択比が１に近かった為、窒化シリコンで構成されたストッパー膜６をエッチングする際に、同時にサイドウォールスペーサー９をエッチングしてしまい、図３に示すようにサイドウォールスペーサー９の下部のシリコン基板１がエッチングされ、これが電流リークの原因となり、半導体装置の待機電流を増加させるという問題があった。
【０００９】
なお、ストッパー膜６のエッチングにおいて、酸化シリコンに対する窒化シリコンのエッチング選択比が高くなると、図１３に示す半導体装置においては、サイドウォールスペーサー９の上に突起物１２が形成されてしまう。この突起物１２が特性不良の原因となる可能性があったため、従来、ストッパー膜６のエッチングでは、酸化シリコンに対する窒化シリコンのエッチング選択比は、１程度にすることが望ましいと常識的に考えられていた。
【００１０】
上述したような、シリコン基板１の露出の問題は、従来の半導体装置においては特性に殆ど悪影響を与えていなかったが、半導体デバイスが微細化されるとともにこのような露出はリーク電流の原因となり、半導体デバイスの待機電流の増加等、悪影響を与えることが考えられる。
【００１１】
図８は、コンタクトホール７の底に金属シリサイド層１１が形成された構造を示す。この構造でも、ストッパー膜６をエッチングする工程においては、コンタクトホール７の底に金属シリサイド層１１が露出することになる。従来のストッパー膜６のエッチングでは窒化シリコンと金属シリサイドのエッチング速度の選択比が同等であったため、ストッパー膜６のエッチングの際に、金属シリサイド層１１を突き抜いてしまい、電流リークの原因となり、半導体装置の待機電流を増加させるという問題がある。
【００１２】
本発明は、コンタクトホール７をエッチングするプロセスにおける、コンタクトホール７の底のストッパー膜６をエッチングする工程において、コンタクトホール７の底に露出するサイドウォールスペーサー９や金属シリサイド層１１に対し選択比の高い、窒化シリコン材料のエッチングを実現し、しかも、ゲート電極４とコンタクトホール７のショートを起こすことのない半導体装置の製造方法を提供する。
【００１３】
【課題を解決するための手段】
請求項１にかかる半導体装置の製造方法は、シリコン基板上に第１の導電層を形成する工程と、前記第１の導電層の側面にシリコン酸化物を形成する工程と、前記シリコン基板上に、前記第１の導電層および前記シリコン酸化物を覆うようにシリコン窒化膜で構成されたストッパー膜を形成する工程と、前記ストッパー膜上に層間絶縁膜を形成する工程と、前記第１の導電層近傍の前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールをマスクとしてフルオロカーボンと酸素のプラズマにより前記ストッパー膜をドライエッチングする工程と、前記コンタクトホールに第２の導電層を形成する工程とを含み、前記フルオロカーボンガスと前記酸素ガスの流量の和に対する前記フルオロカーボンガスの流量の比率が４７％以上、６８％以下としたものであり、これにより、サイドウォールスペーサーとして機能する第１の導電層（例えばゲート電極）側面のシリコン酸化膜を十分残すことができ、シリコン酸化膜下のシリコン基板のエッチングを防止できるので、リーク電流が減少する。
【００１４】
請求項２にかかる半導体装置の製造方法は、請求項１にかかる半導体装置の製造方法におけるストッパー膜をドライエッチングする工程において、使用するドライエッチング装置に印加するＲＦパワーを１．３Ｗ／ｃｍ２以下とするものであり、これにより第１の導電層側面に形成されたシリコン酸化膜の下側のシリコン基板がエッチングされてしまうことを防止でき、また、層間絶縁膜のコンタクトホールが第１の導電層の肩部にかかった場合にでも、ストッパー膜のエッチング時に第１の導電層の肩部が露出しない良好なエッチング特性が得られる。
【００１５】
請求項３にかかる半導体装置の製造方法は、請求項１にかかる半導体装置の製造方法において、シリコン基板の表面であって前記第１の導電層横に金属シリサイド層を形成する工程を更に有し、前記ストッパー膜をドライエッチングする工程において、前記フルオロカーボンガスと前記酸素ガスの流量の和が４５ｓｃｃｍ以上とするものであり、これによりストッパー膜のエッチング時にコンタクトホール底の金属シリサイド層を突き抜けてしまうことを防止することができる。
【００１６】
請求項４にかかる半導体装置の製造方法は、請求項３にかかる半導体装置の製造方法において前記ストッパー膜をドライエッチングする工程において、使用するドライエッチング装置に印加するＲＦパワーを１．３Ｗ／ｃｍ２以下とするものであり、これにより、ゲート電極の側面のシリコン酸化膜を十分残すことができ、シリコン酸化膜下のシリコン基板をエッチングせず、コンタクトホール底の金属シリサイドの突き抜けを防ぎ、かつ第１の導電層の絶縁マージンを拡大することができる。
【００１７】
【発明の実施の形態】
（実施の形態１）
以下、実施の形態１における半導体装置の製造方法の詳細について図２、４を用いて説明する。
【００１８】
図２は、シリコン基板１上にゲート酸化膜２を介して第１の導電層としてのゲート電極４を形成し、そのゲート電極４上に酸化シリコンで構成される絶縁層（図示せず）を形成し、その絶縁層をドライエッチングすることによりゲート電極４の側面に自己整合的にシリコン酸化物で構成されたサイドウォールスペーサー９を形成した後、ゲート電極４上にシリコン窒化膜で構成されるキャップ層５、シリコン窒化膜で構成されるストッパー膜６、ＢＰＳＧ膜で構成される層間絶縁膜８を順次形成し、層間絶縁膜８にコンタクトホール７を形成した状態を示したものである。
【００１９】
次に、図４に示すように、コンタクトホール７をマスクとしてストッパー膜６をエッチングし、コンタクトホール７をシリコン基板１に到達させる。
【００２０】
次に、図示はしないが、コンタクトホール７内に第２の導電層としての金属材料を埋め込むことにより、ソース・ドレインとコンタクトのとれた配線が形成される。
【００２１】
図１４は、本発明の実施の形態１〜４における半導体装置を製造するための平行平板型エッチング装置の概略断面図である。
【００２２】
図１４において、２１は上部電極、２２は下部電極２３に印加する高周波電源、２３はシリコン基板２５を保持するための下部電極、２４は下部電極２３を接地させるアース、２５はシリコン基板、２６は反応室、２７は反応室２６内を減圧にするためのターボ分子ポンプ、２８はドライポンプ、２９はガス導入口である。
【００２３】
次に、このエッチング装置の動作について説明する。反応室２６はターボ分子ポンプ２７とドライポンプ２８により内部は減圧され、真空に保持されている。シリコン基板２５を反応室２６内の下部電極２３上に設置し、反応室２６にガス導入口２９からＣＨ２Ｆ２ガスのようなエッチングガスを導入し、下部電極２３に高周波電源２２により高周波電力を印加してプラズマを生成し、シリコン基板２５上の被エッチング膜（図示せず）をエッチングする。
【００２４】
図１５は、ＣＨ２Ｆ２ガスとＯ２ガスの総流量に対するＣＨ２Ｆ２ガスの流量比と、これによってエッチングされる窒化シリコン材料のエッチング速度との関係を示すものであり、図１６は、被エッチング物が酸化シリコン材料である場合を示すものである。エッチングプロセス条件は、下部印加電力１．６Ｗ／ｃｍ２、チャンバー圧力１５Ｐａ、下部電極温度６０℃である。
【００２５】
図１５から分かるように、ＣＨ２Ｆ２流量比が増加するにつれて窒化シリコン材料のエッチング速度は上昇するが、ＣＨ２Ｆ２流量比が６８％付近を超えると急激に減少し、８０％でエッチングはストップする。ＣＨ２Ｆ２流量比の増加に伴うエッチング速度の上昇はフロロカーボン系反応生成物の増加により窒化シリコン材料の反応が促進されることが理由であるが、ＣＨ２Ｆ２流量比が８０％以上の領域では、窒化シリコン材料とフロロカーボン系反応生成物とが反応した堆積物がＯ２によって除去されにくくなりエッチングが進行しにくくなるためエッチング速度は急激に減少する。
【００２６】
一方、図１６から分かるように、酸化シリコン材料のエッチング速度はＣＨ２Ｆ２流量比が増加しても６８％付近まではエッチング速度の変化は少なく、６８％付近を超えると急激に増加し始める。これは、酸化シリコン材料のエッチングが、ＣＨ２Ｆ２流量比が６８％を超えるとストップし始めるために、プラズマ中の反応種が消費されず、酸化シリコン材料と反応し始めることが理由である。
【００２７】
図１７は、図１５および図１６から算出した酸化シリコン材料のエッチング速度に対する窒化シリコン材料のエッチング速度の比率（エッチング選択比）をＣＨ２Ｆ２流量比との関係で示したものである。例えば、図２〜４に示した半導体装置の構造においては窒化シリコンで構成されるストッパー膜６の厚さが４０ｎｍとして、酸化シリコン材料で構成されたサイドウォールスペーサー９を十分残し、サイドウォールスペーサー９の下のシリコン基板１をエッチングしないようにするためには、酸化シリコン材料のエッチング速度に対する窒化シリコン材料のエッチング速度の比率が５以上必要である。図１７から、当該選択比が５以上で安定するのはＣＨ２Ｆ２流量の総流量に対する比が４７％〜６８％であり、この範囲内でエッチングすることが望ましい。
【００２８】
上記の結果に基づき、ＣＨ２Ｆ２＝２０ｓｃｃｍ、Ｏ２流量＝１０ｓｃｃｍ、チャンバー圧力１０Ｐａ、下部印加電力＝１．６Ｗ／ｃｍ２、下部電極温度６０℃というエッチングプロセス条件を図２のような構造のコンタクトホール７を形成するためのストッパー膜６のエッチングに適用した結果、図４に示すようにサイドウォールスペーサー９を十分に残すことができ、サイドウォールスペーサー９の下のシリコン基板１をエッチングしないことが確認された。したがって、上述したリーク電流の問題が解決される。
【００２９】
（実施の形態２）
次に、本発明の実施の形態２における半導体装置の製造方法について説明する。
【００３０】
実施の形態１における半導体装置よりもさらに微細なデバイスルールでは、隣り合うゲート電極４の間隔を縮小するため、図５に示すようにゲート電極４の横にサイドウォールスペーサー９がない構造が用いられる。この構造においては、ストッパー膜６をエッチングする際に図６に示すようにゲート電極４の肩部が露出し、コンタクトホール７とゲート電極４のショートが起こりうる。本実施の形態では、これを防ぐために、ゲート電極４の肩部におけるストッパー膜６の削れ量を抑制することを目的とする。
【００３１】
図１８に、例としてＣＨ２Ｆ２＝２０ｓｃｃｍ、Ｏ２流量＝１０ｓｃｃｍ、チャンバー圧力１０Ｐａ、下部電極温度６０℃とした時の、下部印加電力密度と、ゲート電極４の肩部におけるストッパー膜６の削れ量との関係を示す。図１８で明らかなように、下部印加電力を上げるほど、ストッパー膜６の削れ量は増大する。これは、下部印加電力を増加させるほど、異方性エッチングが促進されることが理由である。本実施の形態のようにサイドウォールスペーサー９がない構造においては、シリコン窒化膜で構成されるストッパー膜６の膜厚が３０ｎｍであれば、ストッパー膜６の削れ量は１０ｎｍ以下であることが望ましく、この削れ量となる領域は、図１８より１．３Ｗ／ｃｍ２以下である。以上のように、セルフアラインコンタクト構造のゲート電極４にサイドウォールスペーサー９がない構造のストッパー膜６のエッチングにおいては、有効な下部印加電力が存在する。上記の結果に基づき、エッチングプロセス条件として、ＣＨ２Ｆ２＝２０ｓｃｃｍ、Ｏ２流量＝１０ｓｃｃｍ、チャンバー圧力１０Ｐａ、下部印加電力＝０．７Ｗ／ｃｍ２、下部電極温度６０℃でエッチングを行った結果、サイドウォールスペーサー９の下のシリコン基板１をエッチングせず、ゲート電極４の肩部の露出もない良好なエッチング特性が得られた（図７）。
【００３２】
（実施の形態３）
次に、本発明の実施の形態３における半導体装置の製造方法について説明する。
【００３３】
図８に示すように、ゲート電極４にサイドウォールスペーサー９がある場合であって、かつ、コンタクトホール７の底部に金属シリサイド層１１がある構造に実施の形態１と同様のプロセス条件を適用すると、ストッパー膜６のエッチングの際に図９のように金属シリサイド層１１をエッチングし、基板リークを起こす。これを防ぐため、金属シリサイド層１１がエッチングされ、突き抜けることを防ぐ必要がある。
【００３４】
図１９に、エッチングガスとしてのＣＨ２Ｆ２ガスとＯ２ガスの総流量と、金属シリサイド材料（例としてＣｏＳｉ）のエッチング速度に対する窒化シリコン材料のエッチング速度比（□）、および、酸化シリコン材料（ＮＳＧ）のエッチング速度に対する窒化シリコン材料のエッチング速度比（◇）との関係を示す。
【００３５】
図１９に示す通り、コバルトシリサイドに対する窒化シリコン材料のエッチング選択比は、ＣＨ２Ｆ２、Ｏ２ガスの総流量が少ないと低く、総流量が４５ｓｃｃｍ程度まで総流量が増加するにつれ、急激に増大する。これは、プロセスガスの総流量が低いと、エッチング種のレジデンスタイムが長くなり、コバルトシリサイドのエッチングが促進されることが理由である。よって、実施の形態１におけるストッパー膜６のエッチングプロセス条件（ＣＨ２Ｆ２、Ｏ２ガスの総流量が少ない条件）を図８の構造に適用すると結果としてコンタクトホール７の底に露出するコバルトシリサイドまでもエッチングし、突き抜けを起こしてしまいリーク電流が増加するという問題が生じる。例えば図８の構造において、ストッパー膜６の膜厚が３０ｎｍ、金属シリサイド層１１の膜厚が２０ｎｍとすれば、シリコン窒化膜とコバルトシリサイドの選択比は６以上必要であり、その領域は図１９より総流量４５ｓｃｃｍ以上である。
【００３６】
以上のように、図８に示されるようなセルフアラインコンタクト構造のコンタクトホール７の底に金属シリサイド層１１が露出する場合のストッパー膜６のエッチングにおいては、有効なＣＨ２Ｆ２、Ｏ２ガス総流量が存在し、それは４５ｓｃｃｍ以上である。上記の結果に基づき、エッチングプロセス条件として、ＣＨ２Ｆ２流量＝３０ｓｃｃｍ、Ｏ２流量＝１５ｓｃｃｍ、チャンバー圧力１０Ｐａ、下部印加電力＝１．６Ｗ／ｃｍ２、下部電極温度６０℃でエッチングを行った結果、サイドウォールスペーサー９を十分残すことができ、サイドウォールスペーサー９の下のシリコン基板１をエッチングせず、かつコンタクトホール７の底に露出する金属シリサイド層１１も突き抜けることなく、ストッパー膜６のエッチングを行うことができた（図１０）。
【００３７】
（実施の形態４）
次に、本発明の実施の形態４における半導体装置の製造方法について説明する。
【００３８】
図１１に示すようなゲートアレイ構造にコンタクトホール７を形成する場合は、コンタクトホール７のアライメントずれによりゲート電極４にコンタクトホール７が当たる量、可能性ともに大きくなり、図１２に示すようにゲート電極４がコンタクトホール７に露出すると考えられる。これを防止するため、絶縁マージン確保の点からサイドウォールスペーサー９の削れ量を減少させる必要がある。また、同時に金属シリサイド層１１の突き抜けや、サイドウォールスペーサー９の下のシリコン基板１のエッチングは防ぐ必要がある。
【００３９】
例として、図１１の構造でストッパー膜６の膜厚が３０ｎｍ、金属シリサイド層１１（例えばコバルトシリサイド）の膜厚が２０ｎｍ、ゲート電極４の高さが１５０ｎｍとすれば、サイドウォールスペーサー９の下のシリコン基板１をエッチングすることなく、金属シリサイド層１１の突き抜けを防止し、かつゲート電極４の絶縁マージン確保のためには、酸化シリコン材料、金属シリサイド材料に対するシリコン窒化膜の選択比をそれぞれ、５以上、６以上とする必要があり、かつゲート電極４の肩部におけるストッパー膜６の削れ量を１０ｎｍ以下にする必要があり、その領域は、図１７、１８、１９からＣＨ２Ｆ２流量比４７％〜６８％、下部電極印加電力１．３Ｗ／ｃｍ２、ＣＨ２Ｆ２、Ｏ２総流量４５ｓｃｃｍ以上である。以上の結果から、エッチングプロセス条件として、ＣＨ２Ｆ２流量＝３０ｓｃｃｍ、Ｏ２流量＝１５ｓｃｃｍ、チャンバー圧力１５Ｐａ、下部印加電力＝０．７Ｗ／ｃｍ２、下部電極温度６０℃でストッパー膜６のエッチングを行った結果、サイドウォールスペーサー９を十分残すことができ、絶縁マージンを拡大できた。
【００４０】
また、サイドウォールスペーサー９の下のシリコン酸化膜３をエッチングせず、かつコンタクトホール７の底に露出する金属シリサイド層１１も突き抜けることもなかった。
【００４１】
以上、本発明の各実施の形態においては、半導体製造装置として、平行平板型のエッチング装置を用いた場合について説明し、フルオロカーボンガスとしてＣＨ２Ｆ２を用いた場合を例示したが、本発明はこれらに限られるものではない。
【００４２】
【発明の効果】
以上のように、本発明で示す、コンタクトホール７のストッパー膜６のエッチング方法は、コンタクトホール７とゲート電極４のショートを防止し、かつコンタクトホール７の底の酸化膜の突き抜け、コンタクトホール７の底に露出する金属シリサイド層１１の突き抜けのない高精度なエッチングを行うことができる。
【００４３】
以上のことから、本発明による半導体装置の製造方法は、低消費電力、高性能デバイスの半導体製造工程において大変重要である。
【図面の簡単な説明】
【図１】従来の半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングする直前のものを示す図
【図２】従来の半導体装置または本発明の実施の形態１における半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングする直前のものを示す図
【図３】従来の半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングした直後のものを示す図
【図４】本発明の実施の形態１における半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングした直後のものを示す図
【図５】従来の半導体装置または本発明の実施の形態２における半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングする直前のものを示す図
【図６】従来の半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングした直後のものを示す図
【図７】本発明の実施の形態２における半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングした直後のものを示す図
【図８】従来の半導体装置または本発明の実施の形態３における半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングする直前のものを示す図
【図９】従来の半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングした直後のものを示す図
【図１０】本発明の実施の形態３における半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングした直後のものを示す図
【図１１】従来の半導体装置または本発明の実施の形態４における半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングする直前のものを示す図
【図１２】従来の半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングした直後のものを示す図
【図１３】従来の半導体装置の製造工程の一部を示す工程断面図であって、ストッパー膜をエッチングした直後のものを示す図
【図１４】本発明の実施の形態１〜４における半導体装置の製造装置の断面図
【図１５】ＣＨ２Ｆ２ガスとＯ２ガスの総流量に対するＣＨ２Ｆ２ガスの流量比と、これによってエッチングされる窒化シリコン材料のエッチング速度との関係を示す図
【図１６】ＣＨ２Ｆ２ガスとＯ２ガスの総流量に対するＣＨ２Ｆ２ガスの流量比と、これによってエッチングされる酸化シリコン材料のエッチング速度との関係を示す図
【図１７】酸化シリコン材料のエッチング速度に対する窒化シリコン材料のエッチング速度の比率（エッチング選択比）をＣＨ２Ｆ２流量比との関係で示した図
【図１８】下部印加電力密度と、ゲート電極の肩部におけるストッパー膜の削れ量との関係を示す図
【図１９】エッチングガスの総流量と、窒化シリコン材料の選択比、および、酸化シリコン材料と選択比の関係を示す図
【符号の説明】
１  シリコン基板
２  ゲート酸化膜
３  シリコン酸化膜
４  ゲート電極
５  キャップ層
６  ストッパー膜
７  コンタクトホール
８  層間絶縁膜
９  サイドウォールスペーサー
１０  素子分離領域
１１  金属シリサイド層
１２  突起物
２１  上部電極
２２  高周波電源
２３  下部電極
２４  アース
２５  シリコン基板
２６  反応室
２７  ターボ分子ポンプ
２８  ドライポンプ
２９  ガス導入口
【図１】
2004153127.tif 000003
【図２】
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【図３】
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【図４】
2004153127.tif 000006
【図５】
2004153127.tif 000007
【図６】
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【図７】
2004153127.tif 000009
【図８】
2004153127.tif 000010
【図９】
2004153127.tif 000011
【図１０】
2004153127.tif 000012
【図１１】
2004153127.tif 000013
【図１２】
2004153127.tif 000014
【図１３】
2004153127.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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