(57)【要約】【課題】画像表示装置における動画像表示時の残像現象をなくし、かつ内部回路の規模を縮小する。【解決手段】選択期間ｔ０において、画素Ａ，Ｃ，ＢＬ１に画素データ▲１▼（＋）、及び画素Ｂ，ＢＬ２，ＢＬ４に黒データ（−）が印加される。選択期間ｔ１において、画素Ｂに画素データ▲２▼（−）、及び画素ＢＬ１に黒データ（＋）が印加される。選択期間ｔ２において、画素Ｃ，ＢＬ３，ＢＬ５に黒データ（−）、及び画素Ｄ，Ｆ，ＢＬ４に画素データ▲４▼（＋）が印加される。選択期間ｔ３において、画素Ｃに画素データ▲３▼（−）、及び画素ＢＬ４に黒データ（＋）が印加される。この後、同様の動作が順次繰り返され、残像現象が改善される。【選択図】      図３
2004294733.tif 000002
【特許請求の範囲】
【請求項１】
該当する階調画素データ又は黒データに応じた電圧が印加される複数行の信号線、走査信号が印加される複数列の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルを備え、前記各画素は、印加された当該の前記階調画素データ又は黒データに応じた電圧を次の階調画素データ又は黒データに応じた電圧が印加されるまで保持する表示素子を有する画像表示装置であって、
前記表示パネルは、
前記各走査線のうちの１つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第１の画素、及び前記各走査線のうちの連続する２つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第２の画素を有し、前記各第１の画素と前記各第２の画素とが行方向に１つずつ又は複数連続して交互に配置されると共に、列方向に１つずつ交互に配置されてなる構成とされ、
前記各走査線のうちの連続する２つの走査線を選択する第１の選択期間、及び前記連続する２つの走査線のうちの前の走査線のみを選択する第２の選択期間が設定され、前記第１又は第２の選択期間に前記各走査線を順次選択し、かつ、前記各走査線に対して、１フレーム期間中に階調画素データ書き込み用の走査信号を印加する第１の順次走査、及び該第１の順次走査で選択されている走査線から所定ライン離れた走査線に黒データ書き込み用の第２の順次走査を行う走査線駆動回路と、
画像データに基づいて１つ又は複数の前記信号線毎に前記階調画素データに応じた電圧と黒データに応じた電圧とを前記第１又は第２の選択期間毎に交互に出力し、かつ、連続する２選択期間毎に前記階調画素データに応じた電圧と黒データに応じた電圧とを極性及び順序を反転して出力する信号線駆動回路とが設けられていることを特徴とする画像表示装置。
【請求項２】
前記信号線駆動回路は、
前記複数行の信号線の数の半数のラッチ回路を有し、前記画像データが前記ラッチ回路と同数に分離されて生成された画素データを蓄積するラッチ部と、
前記複数行の信号線の数の半数のデジタル／アナログコンバータを有し、前記画素データを前記表示パネルの特性に合わせてデジタル／アナログ変換して正極性又は負極性の前記階調画素データを生成するデジタル／アナログコンバータ部と、
前記黒データに応じた電圧を生成する黒電圧生成部と、
前記複数行の信号線の数の半数の出力アンプを有し、正極性又は負極性の前記階調画素データを前記出力アンプを介して前記複数行の信号線のうちの該当する信号線に送出すると共に、正極性又は負極性の前記黒データに応じた電圧を該当する他の信号線に送出する出力バッファ部とが設けられていることを特徴とする請求項１記載の画像表示装置。
【請求項３】
前記表示パネルは、
前記複数列の走査線のうちの最終列の走査線の次に設けられた１つの付加走査線、該付加走査線を含む各走査線のうちの１つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第１の画素、及び前記付加走査線を含む各走査線のうちの連続する２つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第２の画素を有し、前記各第１の画素と前記各第２の画素とが行方向に１つずつ又は複数連続して交互に配置されると共に、列方向に１つずつ交互に配置されてなる構成とされ、
前記走査線駆動回路は、
前記付加走査線を含む各走査線のうちの連続する２つの走査線を選択する第１の選択期間、及び前記連続する２つの走査線のうちの前の走査線のみを選択する第２の選択期間が設定され、前記第１又は第２の選択期間に前記付加走査線を含む各走査線を順次選択し、かつ、前記付加走査線を含む各走査線に対して、１フレーム期間中に階調画素データ書き込み用の走査信号を印加する第１の順次走査、及び該第１の順次走査で選択されている走査線から所定ライン離れた走査線に黒データ書き込み用の第２の順次走査を行う構成とされていることを特徴とする請求項１記載の画像表示装置。
【請求項４】
前記第１又は第２の画素は、
前記走査信号に基づいてオン／オフ制御され、オン状態になったときに前記表示素子に前記階調画素データ又は黒データに応じた電圧を供給する薄膜トランジスタを備え、
前記表示素子は、
供給された前記階調画素データ又は黒データに応じた電圧を保持する保持容量と、
該保持容量の２個の対向する電極の間に保持された液晶とから構成されていることを特徴とする請求項１又は３記載の画像表示装置。
【請求項５】
該当する階調画素データ又は黒データに応じた電圧が印加される複数行の信号線、走査信号が印加される複数列の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルを備え、前記各画素は、当該の前記階調画素データ又は黒データに応じた電圧が印加されてから次の階調画素データ又は黒データに応じた電圧が印加されるまで保持する表示素子を有し、前記各走査線のうちの１つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第１の画素、及び前記各走査線のうちの連続する２つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第２の画素を有し、前記各第１の画素と前記各第２の画素とが行方向に１つずつ又は複数連続して交互に配置されると共に、列方向に１つずつ交互に配置されてなる表示パネルを有する画像表示装置に用いられ、
前記複数行の信号線の数の半数のラッチ回路を有し、前記画像データが前記ラッチ回路と同数に分離されて生成された画素データを蓄積するラッチ部と、
前記複数行の信号線の数の半数のデジタル／アナログコンバータを有し、前記画素データを前記表示パネルの特性に合わせてデジタル／アナログ変換して正極性又は負極性の前記階調画素データを生成するデジタル／アナログコンバータ部と、
前記黒データに対応した電圧を生成する黒電圧生成部と、
前記複数行の信号線の数の半数の出力アンプを有し、正極性又は負極性の前記階調画素データを前記出力アンプを介して前記複数行の信号線のうちの該当する信号線に送出すると共に、正極性又は負極性の前記黒データに対応した電圧を該当する他の信号線に送出する出力バッファ部とが設けられていることを特徴とする信号線駆動回路。
【請求項６】
該当する階調画素データ又は黒データに応じた電圧が印加される複数行の信号線、走査信号が印加される複数列の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルを備え、前記各画素は、印加された当該の前記階調画素データ又は黒データに応じた電圧を次の階調画素データ又は黒データに応じた電圧が印加されるまで保持する表示素子を有する画像表示装置に用いられ、前記各走査線及び信号線を駆動する駆動方法であって、
前記表示パネルに、前記各走査線のうちの１つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第１の画素、及び前記各走査線のうちの連続する２つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第２の画素を設け、前記各第１の画素と前記各第２の画素とを行方向に１つずつ又は複数連続して交互に配置すると共に、列方向に１つずつ交互に配置して構成しておき、
前記各走査線のうちの連続する２つの走査線を選択する第１の選択期間、及び前記連続する２つの走査線のうちの前の走査線のみを選択する第２の選択期間を設定し、前記第１又は第２の選択期間に前記各走査線を順次選択し、かつ、前記各走査線に対して、１フレーム期間中に階調画素データ書き込み用の走査信号を印加する第１の順次走査、及び該第１の順次走査で選択されている走査線から所定ライン離れた走査線に黒データ書き込み用の第２の順次走査を行い、
画像データに基づいて１つ又は複数の前記信号線毎に前記階調画素データに応じた電圧と黒データに応じた電圧とを前記第１又は第２の選択期間毎に交互に印加し、かつ、連続する２選択期間毎に前記階調画素データに応じた電圧と黒データに応じた電圧とを極性及び順序を反転して印加することを特徴とする駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画像表示装置、該画像表示装置に用いられる信号線駆動回路及び駆動方法に係り、特に、書き込まれた画素データが保持される表示素子（たとえば液晶など）を用いて動画像を表示する場合に用いて好適な画像表示装置、該画像表示装置に用いられる信号線駆動回路及び駆動方法に関する。
【０００２】
【従来の技術】
画像表示装置のうち、特に液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、以下、「ＬＣＤ」という）は、近年では、大型化かつ高精細化が進み、また、パーソナルコンピュータやワードプロセッサなどのような静止画像を表示する装置のみでなく、テレビジョン（ＴＶ）などのような動画像を表示する装置にも用いられるようになっている。ＬＣＤは、ＣＲＴ（Ｃａｔｈｏｄ  Ｒａｙ  Ｔｕｂｅ  ）を備えたＴＶに比べて奥行きが薄く、占有面積が小さいため、今後一般家庭への普及率が高くなるものと予想される。
【０００３】
この種の液晶表示装置は、従来では、たとえば図１４に示すように、液晶パネル１と、信号線駆動回路２と、走査線駆動回路３とから構成されている。液晶パネル１は、信号線Ｘｉ（ｉ＝１，２，…，ｍ、たとえば、ｍ＝６４０×３）と、走査線Ｙｊ（ｊ＝１，２，…，ｎ、たとえば、ｎ＝４８０）と、画素１０ｉｊとから構成されている。信号線Ｘｉは、該当する階調画素データＤｉに応じた電圧が印加される。走査線Ｙｊは、設定された順序で走査信号Ｇｊが印加される。画素１０ｉｊは、信号線Ｘｉと走査線Ｙｊとの交差箇所に設けられ、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）１１ｉｊと、画素容量１２ｉｊと、共通電極１３とから構成されている。ただし、画素容量１２ｉｊは、印加された階調画素データＤｉに応じた電圧を保持する保持容量、及び同階調画素データＤｉに対応した階調の画素を表示する液晶を模式的に表したものである。信号線駆動回路２は、画像データＶＤに基づいて階調画素データＤｉに応じた電圧を各信号線Ｘｉに印加する。走査線駆動回路３は、走査信号Ｇｊを線順次で各走査線Ｙｊに印加する。
【０００４】
図１５は、図１４中の信号線駆動回路２の電気的構成を示す図である。
この信号線駆動回路２は、図１５に示すように、シフトレジスタ部２１と、データレジスタ部２２と、ラッチ部２３と、Ｄ／Ａ（デジタル／アナログ）コンバータ部２４と、出力バッファ部２５とから構成されている。
【０００５】
図１６は、図１５中のシフトレジスタ部２１及びデータレジスタ部２２の内部構成を示す図である。
同図１６に示すように、シフトレジスタ部２１は、信号線Ｘｉと同数（すなわちｍ）のフリップフロップＦ１，Ｆ２，…，Ｆｍが直列接続されて構成され、水平方向クロック信号ＨＣＫに応じてスタートパルス信号ＳＴＨをラッチして後段に順次シフトし、ラッチ信号ｌｓ１，ｌｓ２，…，ｌｓｍを出力する。また、データレジスタ部２２は、画像データＶＤ中の各データ信号Ｄａｔａ０〜７の数と信号線Ｘｉの数（すなわちｍ）とを掛け合わせた数のラッチ回路Ｌ１（０），Ｌ１（１），…，Ｌ１（７），Ｌ２（０），Ｌ２（１），…，Ｌ２（７），…，Ｌｍ（０），Ｌｍ（１），…，Ｌｍ（７）で構成され、ラッチ信号ｌｓ１，ｌｓ２，…，ｌｓｍに応じて各データ信号Ｄａｔａ０〜７をラッチする。
【０００６】
図１７は、図１５中のラッチ部２３、Ｄ／Ａコンバータ部２４及び出力バッファ部２５の内部構成を示す図である。
同図１７に示すように、ラッチ部２３は、ラッチ回路（ＬＡＴ）３１ｉ（ｉ＝１，２，…，ｍ）と、マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ  ）３２ｋ（ｋ＝１，３，…，ｍ−１）とから構成されている。Ｄ／Ａコンバータ部２４は、＋側の階調画素データを出力するＤ／Ａコンバータ（ＤＡＣ＋）３３ｅ（ｅ＝１，３，…，ｍ−１）と、−側の階調画素データを出力するＤ／Ａコンバータ（ＤＡＣ−）３３ｆ（ｆ＝２，４，…，ｍ）とから構成されている。出力バッファ部２５は、出力アンプ３４ｉ（ｉ＝１，２，…，ｍ）と、マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ  ）３５ｋ（ｋ＝１，３，…，ｍ−１）とから構成されている。
【０００７】
この信号線駆動回路２では、図１８に示すように、スタートパルス信号ＳＴＨがシフトレジスタ部２１で水平方向クロック信号ＨＣＫに同期してシフトされ、信号線Ｘｉと同数（すなわち、ｍ）のラッチ信号ｌｓ１，ｌｓ２，…，ｌｓｍが順次生成されてデータレジスタ部２２に送出される。一方、画像データＶＤ中のデータ信号Ｄａｔａ０〜７がデータレジスタ部２２に入力され、シフトレジスタ部２１から送出されたラッチ信号ｌｓ１，ｌｓ２，…，ｌｓｍに基づいて信号線Ｘｉと同数に分離されて蓄積される。蓄積された画像データＶＤは、液晶パネル１の信号線Ｘｉと同数（すなわち、ｍ画素）の階調画素データとしてラッチ部２３に格納される。格納された階調画素データは、出力極性反転信号ＰＯＬに基づいて選択されて出力タイミング信号ＳＴＢに基づいて出力され、Ｄ／Ａコンバータ部２４で基準階調電圧Ｖ０〜Ｖ９に基づいて液晶パネル１の透過率特性に対応した＋側又は−側の電圧に変換される。そして、出力バッファ部２５で出力極性反転信号ＰＯＬに基づいて＋側又は−側の階調画素データが選択され、出力タイミング信号ＳＴＢに基づいて１Ｈ期間（１水平期間）の階調画素データＤｉ（ｉ＝１，２，…，ｍ）として出力される。
【０００８】
たとえば、図１７中の１番左のラッチ回路（ＬＡＴ）３１１に格納された階調画素データは、マルチプレクサ３２１でＤ／Ａコンバータ（ＤＡＣ＋）３３１又はＤ／Ａコンバータ（ＤＡＣ−）３３２へ選択的に送出され、さらに出力アンプ３４１又は出力アンプ３４２を経てマルチプレクサ３５１で選択されて信号線Ｘ１へ階調画素データＤ１として送出される。なお、ラッチ回路３１１に格納された階調画素データは、信号線Ｘ２へ送出されることはない。
【０００９】
図１４の液晶表示装置では、走査信号Ｇｊが線順次で各走査線Ｙｊに印加され、同走査信号Ｇｊによってオン状態となったＴＦＴ１１ｉｊを介して階調画素データＤｉに応じた電圧が画素容量１２ｉｊに印加されることにより、画像データＶＤに対応した画像が表示される。すなわち、図１９に示すように、信号線駆動回路２から、偶数行と奇数行の信号線Ｘｉに異なる極性の階調画素データＤｉが出力され、また、走査線Ｙｊは、走査線駆動回路３により、１フレーム期間中の選択期間（Ｔ０，Ｔ１，Ｔ２，…）に走査信号Ｇｊが線順次に印加される。そして、図２０に示すように、各選択期間（Ｔ０，Ｔ１，Ｔ２，…）において、階調画素データ（▲１▼＋，▲２▼−，…）が当該の画素（Ａ，Ｂ，…）に書き込まれる。
【００１０】
ところが、この液晶表示装置で動画像の表示を行う場合、現状では、残像現象などの画質劣化が発生するという問題点がある。この原因は、図２１に示すように、液晶の応答速度が、たとえばＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ  ）型では数十ｍｓであり、１フレーム期間（たとえば、１／６０ｓ）よりも遅い。このため、階調画素データＤｉの階調値が変化したとき、表示画像の階調は、１フレーム期間では階調値の変化に追随できず、数フレーム期間を要する形で累積応答する。これが残像現象の一因と考えられている。
【００１１】
しかしながら、非特許文献１によれば、この残像現象は、液晶の応答速度のみに原因があるわけではなく、ＬＣＤにおける画像の表示方法に起因する。すなわち、ＣＲＴは、図２２に示すように、１フレーム期間のうち、電子ビームが管面の蛍光体に当たった時点から数ミリ秒の間のみ階調Ｌで発光する。また、ＬＣＤでは、図２３に示すように、画素データの書き込みが終わったときから次の書き込みに至るまで１フレーム期間に亘って表示光の階調Ｌが保持される。このため、ＣＲＴで動画像を表示する場合、時間に対応した位置に表示対象物が瞬間的に表示されるので残像現象が発生しないが、ＬＣＤでは新たに画素データの書き込みが行われる直前まで１フレーム前の画素データが残るので、残像現象が発生する。
【００１２】
この残像現象を解消するものして、特許文献１に記載された画像表示装置が提案されている。
同画像表示装置では、ある画素行に対して階調画素データに応じた電圧が印加される一方、当該の画素行と複数行離れた画素行に黒データの電圧が順次印加される。このため、１フレーム期間中に黒データが挿入され、前に書き込まれている階調画素データがリセットされる。
【００１３】
すなわち、図２４に示すように、選択期間ｔ０において、走査線Ｙ１に走査信号Ｇ１が印加されると、図２５に示すように、画素Ａに階調画素データ▲１▼（＋）及び画素Ｂに階調画素データ▲２▼（−）が書き込まれる。次に、選択期間ｔ１において、走査線Ｙｋに走査信号Ｇｋが印加されると、図２５に示すように、画素ＢＬ１に黒データ（＋）及び画素ＢＬ２に黒データ（−）が書き込まれる。なお、図２４では、黒データの電圧は、液晶パネル１がノーマリホワイト型の場合のレベルで表示されている。液晶パネル１がノーマリブラック型であれば、黒データの電圧は、ほぼＶＣＯＭのレベルとなる。選択期間ｔ２において、走査線Ｙ２に走査信号Ｇ２が印加されると、図２５に示すように、画素Ｃに階調画素データ▲３▼（−）及び画素Ｄに階調画素データ▲４▼（＋）が書き込まれる。選択期間ｔ３において、走査線Ｙｋ＋１に走査信号Ｇｋ＋１が印加されると、図２５に示すように、画素ＢＬ３に黒データ（−）及び画素ＢＬ４に黒データ（＋）が書き込まれる。選択期間ｔ４において、走査線Ｙ３に走査信号Ｇ３が印加されると、図２５に示すように、画素Ｅに階調画素データ▲５▼（＋）及び画素Ｆに階調画素データ▲６▼（−）が書き込まれる。このようにして、図２６に示すように、黒画面表示領域がスキャンされることにより、残像現象が抑えられる。
【００１４】
【特許文献１】
特開２０００−１２２５９６  号公報（第１頁、図１）
【非特許文献１】
栗田泰市郎、”ホールド型ディスプレイにおける動画の画質劣化とその改善方法”、１９９９年電子情報通信学会総合大会予稿、電子情報通信学会、ＳＣ−８−１、Ｐ．２０７−２０８
【００１５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に記載された画像表示装置では、次のような問題点があった。
すなわち、図２４及び図２５に示すような駆動方法により残像現象が解消されても、同装置における信号線駆動回路のコストの占める割合は依然として従来と同様に高いままであり、装置のコストの削減が強く求められている昨今の状況では、残像現象の解消と併せて信号線駆動回路のチップサイズを縮小することが重要な課題となっている。ところが、従来の信号線駆動回路は、液晶パネルの信号線と同数（ｍ）の画素データを保持した後に各信号線へ同時に送出する構成となっているため、信号線の数によってチップサイズがほぼ決まっている。上記図２４及び図２５に示す駆動方法においても、信号線駆動回路は、液晶パネルの信号線と同数の画素データを保持した後に各信号線へ同時に送出し、この後、各信号線へ同時に黒データを送出する構成になっているため、チップサイズが縮小されないという問題点がある。
【００１６】
この発明は、上述の事情に鑑みてなされたもので、動画像表示時の残像現象が解消されると共に、信号線駆動回路の回路規模が縮小される画像表示装置、該画像表示装置に用いられる信号線駆動回路及び駆動方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、該当する階調画素データ又は黒データに応じた電圧が印加される複数行の信号線、走査信号が印加される複数列の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルを備え、前記各画素は、印加された当該の前記階調画素データ又は黒データに応じた電圧を次の階調画素データ又は黒データに応じた電圧が印加されるまで保持する表示素子を有する画像表示装置に係り、前記表示パネルは、前記各走査線のうちの１つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第１の画素、及び前記各走査線のうちの連続する２つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第２の画素を有し、前記各第１の画素と前記各第２の画素とが行方向に１つずつ又は複数連続して交互に配置されると共に、列方向に１つずつ交互に配置されてなる構成とされ、前記各走査線のうちの連続する２つの走査線を選択する第１の選択期間、及び前記連続する２つの走査線のうちの前の走査線のみを選択する第２の選択期間が設定され、前記第１又は第２の選択期間に前記各走査線を順次選択し、かつ、前記各走査線に対して、１フレーム期間中に階調画素データ書き込み用の走査信号を印加する第１の順次走査、及び該第１の順次走査で選択されている走査線から所定ライン離れた走査線に黒データ書き込み用の第２の順次走査を行う走査線駆動回路と、画像データに基づいて１つ又は複数の前記信号線毎に前記階調画素データに応じた電圧と黒データに応じた電圧とを前記第１又は第２の選択期間毎に交互に出力し、かつ、連続する２選択期間毎に前記階調画素データに応じた電圧と黒データに応じた電圧とを極性及び順序を反転して出力する信号線駆動回路とが設けられていることを特徴としている。
【００１８】
請求項２記載の発明は、請求項１記載の画像表示装置に係り、前記信号線駆動回路は、前記複数行の信号線の数の半数のラッチ回路を有し、前記画像データが前記ラッチ回路と同数に分離されて生成された画素データを蓄積するラッチ部と、前記複数行の信号線の数の半数のデジタル／アナログコンバータを有し、前記画素データを前記表示パネルの特性に合わせてデジタル／アナログ変換して正極性又は負極性の前記階調画素データを生成するデジタル／アナログコンバータ部と、前記黒データに応じた電圧を生成する黒電圧生成部と、前記複数行の信号線の数の半数の出力アンプを有し、正極性又は負極性の前記階調画素データを前記出力アンプを介して前記複数行の信号線のうちの該当する信号線に送出すると共に、正極性又は負極性の前記黒データに応じた電圧を該当する他の信号線に送出する出力バッファ部とが設けられていることを特徴としている。
【００１９】
請求項３記載の発明は、請求項１記載の画像表示装置に係り、前記表示パネルは、前記複数列の走査線のうちの最終列の走査線の次に設けられた１つの付加走査線、該付加走査線を含む各走査線のうちの１つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第１の画素、及び前記付加走査線を含む各走査線のうちの連続する２つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第２の画素を有し、前記各第１の画素と前記各第２の画素とが行方向に１つずつ又は複数連続して交互に配置されると共に、列方向に１つずつ交互に配置されてなる構成とされ、前記走査線駆動回路は、前記付加走査線を含む各走査線のうちの連続する２つの走査線を選択する第１の選択期間、及び前記連続する２つの走査線のうちの前の走査線のみを選択する第２の選択期間が設定され、前記第１又は第２の選択期間に前記付加走査線を含む各走査線を順次選択し、かつ、前記付加走査線を含む各走査線に対して、１フレーム期間中に階調画素データ書き込み用の走査信号を印加する第１の順次走査、及び該第１の順次走査で選択されている走査線から所定ライン離れた走査線に黒データ書き込み用の第２の順次走査を行う構成とされていることを特徴としている。
【００２０】
請求項４記載の発明は、請求項１又は３記載の画像表示装置に係り、前記第１又は第２の画素は、前記走査信号に基づいてオン／オフ制御され、オン状態になったときに前記表示素子に前記階調画素データ又は黒データに応じた電圧を供給する薄膜トランジスタを備え、前記表示素子は、供給された前記階調画素データ又は黒データに応じた電圧を保持する保持容量と、該保持容量の２個の対向する電極の間に保持された液晶とから構成されていることを特徴としている。
【００２１】
請求項５記載の発明は、信号線駆動回路に係り、該当する階調画素データ又は黒データに応じた電圧が印加される複数行の信号線、走査信号が印加される複数列の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルを備え、前記各画素は、当該の前記階調画素データ又は黒データに応じた電圧が印加されてから次の階調画素データ又は黒データに応じた電圧が印加されるまで保持する表示素子を有し、前記各走査線のうちの１つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第１の画素、及び前記各走査線のうちの連続する２つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第２の画素を有し、前記各第１の画素と前記各第２の画素とが行方向に１つずつ又は複数連続して交互に配置されると共に、列方向に１つずつ交互に配置されてなる表示パネルを有する画像表示装置に用いられ、前記複数行の信号線の数の半数のラッチ回路を有し、前記画像データが前記ラッチ回路と同数に分離されて生成された画素データを蓄積するラッチ部と、前記複数行の信号線の数の半数のデジタル／アナログコンバータを有し、前記画素データを前記表示パネルの特性に合わせてデジタル／アナログ変換して正極性又は負極性の前記階調画素データを生成するデジタル／アナログコンバータ部と、前記黒データに対応した電圧を生成する黒電圧生成部と、前記複数行の信号線の数の半数の出力アンプを有し、正極性又は負極性の前記階調画素データを前記出力アンプを介して前記複数行の信号線のうちの該当する信号線に送出すると共に、正極性又は負極性の前記黒データに対応した電圧を該当する他の信号線に送出する出力バッファ部とが設けられていることを特徴としている。
【００２２】
請求項６記載の発明は、該当する階調画素データ又は黒データに応じた電圧が印加される複数行の信号線、走査信号が印加される複数列の走査線、及び前記各信号線と前記各走査線との交差箇所に設けられた複数の画素を有する表示パネルを備え、前記各画素は、印加された当該の前記階調画素データ又は黒データに応じた電圧を次の階調画素データ又は黒データに応じた電圧が印加されるまで保持する表示素子を有する画像表示装置に用いられ、前記各走査線及び信号線を駆動する駆動方法に係り、前記表示パネルに、前記各走査線のうちの１つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第１の画素、及び前記各走査線のうちの連続する２つの走査線に前記走査信号が印加されたときに前記階調画素データ又は黒データに応じた電圧が前記表示素子に印加される複数の第２の画素を設け、前記各第１の画素と前記各第２の画素とを行方向に１つずつ又は複数連続して交互に配置すると共に、列方向に１つずつ交互に配置して構成しておき、前記各走査線のうちの連続する２つの走査線を選択する第１の選択期間、及び前記連続する２つの走査線のうちの前の走査線のみを選択する第２の選択期間を設定し、前記第１又は第２の選択期間に前記各走査線を順次選択し、かつ、前記各走査線に対して、１フレーム期間中に階調画素データ書き込み用の走査信号を印加する第１の順次走査、及び該第１の順次走査で選択されている走査線から所定ライン離れた走査線に黒データ書き込み用の第２の順次走査を行い、画像データに基づいて１つ又は複数の前記信号線毎に前記階調画素データに応じた電圧と黒データに応じた電圧とを前記第１又は第２の選択期間毎に交互に印加し、かつ、連続する２選択期間毎に前記階調画素データに応じた電圧と黒データに応じた電圧とを極性及び順序を反転して印加することを特徴としている。
【００２３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第１の実施形態
図１は、この発明の第１の実施形態である画像表示装置の電気的構成を示す図である。
この形態の画像表示装置は、同図に示すように、液晶表示装置であり、液晶パネル４１と、信号線駆動回路４２と、走査線駆動回路４３とから構成されている。液晶パネル４１は、信号線Ｘｉ（ｉ＝１，２，…，ｍ、たとえば、ｍ＝６４０×３）と、走査線Ｙｊ（ｊ＝１，２，…，ｎ＋１、たとえば、ｎ＝４８０）と、画素５０ｉｊとから構成されている。信号線Ｘｉは、該当する階調画素データＤｉ又は黒データに応じた電圧が印加される。走査線Ｙｊは、走査信号Ｇｊが印加される。画素５０ｉｊは、信号線Ｘｉと走査線Ｙｊとの交差箇所に設けられ、ＴＦＴ５１ｉｊと、ＴＦＴ５２ｉｊと、画素容量５３ｉｊと、共通電極５４とから構成されている。ただし、画素容量５３ｉｊは、印加された階調画素データＤｉ又は黒データを保持する保持容量、及び同保持容量の２個の対向する電極の間に保持された液晶を模式的に表したものである。
【００２４】
ここで、画素５０ｉｊは、複数の第１及び第２の画素から構成されている。すなわち、第１の画素は、ゲート電極が走査線Ｙｊに共通に接続された２つのＴＦＴ５１ｉｊ，５２ｉｊを有し、走査線Ｙｊに走査信号Ｇｊが印加されたときに階調画素データＤｉ又は黒データに応じた電圧が画素容量５３ｉｊに印加される。第２の画素は、ゲート電極が走査線Ｙｊに接続されたＴＦＴ５１ｉｊ、及びゲート電極が同走査線Ｙｊの次の列の走査線Ｙｊ＋１に接続されたＴＦＴ５２ｉｊを有し、連続する２つの走査線Ｙｊ及び走査線Ｙｊ＋１に走査信号Ｇｊ及び走査信号Ｇｊ＋１がそれぞれ印加されたときに階調画素データＤｉ又は黒データに応じた電圧が画素容量５３ｉｊに印加される。そして、各第１の画素と各第２の画素とが行方向に１つずつ交互に配置されると共に、列方向に１つずつ交互に配置されている。この液晶パネル４１では、従来の図１１中の液晶パネル１と比較して、走査線Ｙｎの次に１つの走査線Ｙｎ＋１（付加走査線）が設けられ、かつ、各画素５０ｉｊ中のＴＦＴが１個増加しているが、液晶パネル４１を作成するためのマスク数及び工程数の増加はないため、製造経費が増加することはない。
【００２５】
信号線駆動回路４２は、図示しない信号処理回路から送出された画像データＶＤに基づいて階調画素データＤｉ又は黒データを各信号線Ｘｉに印加する。走査線駆動回路４３は、複数の論理回路などで構成され、設定された順序で走査信号Ｇｊを各走査線Ｙｊに印加する。特に、この実施形態では、走査線駆動回路４３は、走査線Ｙｎ＋１を含む各走査線のうちの連続する２つの走査線を選択する第１の選択期間、及び同連続する２つの走査線のうちの前の走査線のみを選択する第２の選択期間が設定され、同第１又は第２の選択期間に走査線Ｙｎ＋１を含む各走査線を順次選択し、かつ、同走査線Ｙｎ＋１を含む各走査線に対して、１フレーム期間中に階調画素データ書き込み用の走査信号を印加する第１の順次走査、及び同第１の順次走査で選択されている走査線から所定ライン離れた走査線に黒データ書き込み用の第２の順次走査を行う。
【００２６】
図２は、図１の液晶表示装置の動作を説明するためのタイムチャート、及び図３が、１フレーム期間内で液晶パネル４１に階調画素データＤｉ及び黒データＢＬが書き込まれる動作を説明する模式図である。
これらの図を参照して、この形態の画像表示装置に用いられる駆動方法について説明する。
この液晶表示装置では、図２に示すように、１フレーム期間中に連続した２ラインの走査線Ｙｊが選択される期間（第１の選択期間、ｔ０，ｔ２，…）、及び、これらの連続した２ラインのうちの前ラインのみが選択される期間（第２の選択期間、ｔ１，ｔ３，…）があり、同各走査線Ｙｊは、走査線駆動回路４３により、これらの２期間に順次走査される。また、各走査線Ｙｊは、走査線駆動回路４３により、１フレーム期間中に階調画素データ書き込み用の順次走査（第１の順次走査）、及び黒データ書き込み用の順次走査（第２の順次走査）が行われる。また、画素データ書き込み用に選択されている走査線Ｙｊと、黒データ書き込み用に選択されている走査線Ｙｊとは、所定ライン分だけ離れている。
【００２７】
また、各選択期間（ｔ０，ｔ１，ｔ２，…）において、信号線駆動回路４２から、信号線Ｘｉの１ライン毎に階調画素データＤｉと黒データＢＬとが交互に出力される。さらに、階調画素データＤｉと黒データＢＬとは、連続する２選択期間毎に極性と順序とが反転される。なお、図２では、黒データの電圧は、液晶パネル４１がノーマリホワイト型の場合のレベルで表示されている。
【００２８】
そして、選択期間ｔ０において、走査信号Ｇ１，Ｇ２，Ｇｋ，Ｇｋ＋１（ｋは偶数）が走査線Ｙ１，Ｙ２，Ｙｋ，Ｙｋ＋１にそれぞれ印加されると、画素Ａ，Ｂ，Ｃ及び画素ＢＬ１，ＢＬ２，ＢＬ４が選択され、図３に示すように、画素Ａ，Ｃ，ＢＬ１に画素データ▲１▼（＋）、及び画素Ｂ，ＢＬ２，ＢＬ４に黒データ（−）が書き込まれる。選択期間ｔ１において、走査信号Ｇ１，Ｇｋが走査線Ｙ１，Ｙｋにそれぞれ印加されると、画素Ｂ，ＢＬ１が選択され、図３に示すように、画素Ｂに画素データ▲２▼（−）、及び画素ＢＬ１に黒データ（＋）が書き込まれる。また、このとき、画素Ａ，Ｃの画素データ▲１▼（＋）、及び画素ＢＬ２，ＢＬ４の黒データ（−）が確定する。
【００２９】
選択期間ｔ２において、走査信号Ｇ２，Ｇ３，Ｇｋ＋１，Ｇｋ＋２が走査線Ｙ２，Ｙ３，Ｙｋ＋１，Ｙｋ＋２にそれぞれ印加されると、画素Ｃ，Ｄ，Ｆ及び画素ＢＬ３，ＢＬ４，ＢＬ５が選択され、図３に示すように、画素Ｃ，ＢＬ３，ＢＬ５に黒データ（−）、及び画素Ｄ，Ｆ，ＢＬ４に画素データ▲４▼（＋）が書き込まれる。また、このとき、画素Ｂの画素データ▲２▼（−）、及び画素ＢＬ１の黒データ（＋）が確定する。選択期間ｔ３において、走査信号Ｇ２，Ｇｋ＋１が走査線Ｙ２，Ｙｋ＋１にそれぞれ印加されると、画素Ｃ及び、画素ＢＬ４が選択され、図３に示すように、画素Ｃに画素データ▲３▼（−）、及び画素ＢＬ４に黒データ（＋）が書き込まれる。また、このとき、画素Ｄ，Ｆの画素データ▲４▼（＋）、及び画素ＢＬ３，ＢＬ５の黒データ（−）が確定する。この後、同様の動作が順次繰り返され、残像現象が改善される。
【００３０】
図４は、図１中の信号線駆動回路４２の構成図である。
この信号線駆動回路４２は、同図４に示すように、シフトレジスタ部６１と、データレジスタ部６２と、ラッチ部６３と、Ｄ／Ａコンバータ部６４と、黒電圧生成部６５と、出力バッファ部６６とから構成されている。
【００３１】
図５は、図４中のシフトレジスタ部６１及びデータレジスタ部６２の内部構成を示す図である。
同図５に示すように、シフトレジスタ部６１は、信号線Ｘｉの半数（すなわちｍ／２）のフリップフロップＦ１，Ｆ２，…，Ｆ（ｍ／２）が直列接続されて構成され、水平方向クロック信号ＨＣＫに応じてスタートパルス信号ＳＴＨをラッチして後段に順次シフトし、ラッチ信号ｌｓ１，ｌｓ２，…，ｌｓ（ｍ／２）を出力する。また、データレジスタ部６２は、画像データＶＤ中の各データ信号Ｄａｔａ０〜７の数と信号線Ｘｉの半数（すなわちｍ／２）とを掛け合わせた数のラッチ回路Ｌ１（０），Ｌ１（１），…，Ｌ１（７），Ｌ２（０），Ｌ２（１），…，Ｌ２（７），…，Ｌ（ｍ／２）（０），Ｌ（ｍ／２）（１），…，Ｌ（ｍ／２）（７）で構成され、ラッチ信号ｌｓ１，ｌｓ２，…，ｌｓ（ｍ／２）に応じて各データ信号Ｄａｔａ０〜７をラッチする。
【００３２】
図６は、図４中のラッチ部６３、Ｄ／Ａコンバータ部６４及び出力バッファ部６６の内部構成を示す図である。
ラッチ部６３は、同図６に示すように、信号線Ｘｉの数の半数のラッチ回路（ＬＡＴ）７１ｋ（ｋ＝１，３，…，ｍ−１）から構成され、画像データＶＤが同ラッチ回路７１ｋと同数に分離されて生成された画素データを蓄積する。Ｄ／Ａコンバータ部６４は、信号線Ｘｉの数の半数のＤ／Ａコンバータ（ＤＡＣ＋／−）７２ｅ（ｅ＝１，３，…，ｍ−１）から構成され、画素データを液晶パネル４１の特性に合わせてデジタル／アナログ変換して正極性（＋）又は負極性（−）の階調画素データを生成する。出力バッファ部６６は、信号線Ｘｉの数の半数の出力アンプ７３ｋ（ｋ＝１，３，…，ｍ−１）と、マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ）７４ｅ（ｅ＝１，３，…，ｍ−１）と、マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ  ）７５と、黒書き込み用アンプ７６とから構成され、Ｄ／Ａコンバータ７２ｅから出力される前記階調画素データ（＋／−）を、出力アンプ７３ｋ及びマルチプレクサ７４ｅを介して該当する信号線Ｘｉに送出すると共に、黒電圧生成部６５から供給される正極性又は負極性の黒データに対応した電圧（Ｖｂｌａｃｋ＋又はＶｂｌａｃｋ−）をマルチプレクサ７５、黒書き込み用アンプ７６及びマルチプレクサ７４ｅを介して該当する他の信号線Ｘｉに送出する。
【００３３】
この信号線駆動回路４２では、図７に示すように、スタートパルス信号ＳＴＨがシフトレジスタ部６１で水平方向クロック信号ＨＣＫに同期してシフトされ、信号線Ｘｉの半数のラッチ信号ｌｓ１，ｌｓ２，…，ｌｓ（ｍ／２）が順次生成されてデータレジスタ部６２に送出される。一方、画像データＶＤ中のデータ信号Ｄａｔａ０〜７がデータレジスタ部６２に入力され、シフトレジスタ部６１から送出されたラッチ信号ｌｓ１，ｌｓ２，…，ｌｓ（ｍ／２）に基づき、１水平期間（１Ｈ期間）の前半で信号線Ｘｉのうちの奇数行目に対応する階調画素データが蓄積され、１水平期間の後半で信号線Ｘｉのうちの偶数行目に対応する階調画素データが蓄積される。蓄積された階調画素データは、信号線Ｘｉの半数の階調画素データとしてラッチ部６３に格納される。格納された階調画素データは、Ｄ／Ａコンバータ部６４で基準階調電圧Ｖ０〜Ｖ９に基づいて液晶パネル４１の透過率特性に対応した＋側又は−側の電圧の階調画素データに変換される。そして、出力極性反転信号ＰＯＬに基づいて＋側又は−側の階調画素データが選択されて出力タイミング信号ＳＴＢに基づいて出力され、出力バッファ部６６で出力極性反転信号ＰＯＬに基づいて＋側の階調画素データ、−側の階調画素データ、＋側の黒データ、又は−側の黒データが選択される。選択された各データは、送出される信号線Ｘｉがデータセレクト信号ＤＳＬに基づいて選択される。
【００３４】
この場合、データセレクト信号ＤＳＬが低レベル（以下、“Ｌ”という）のとき、信号線Ｘｉのうちの奇数行目の信号線が選択され、出力タイミング信号ＳＴＢに基づいて階調画素データＤ１，Ｄ３，…，Ｄｍ−１が送出されると共に、偶数行目の信号線に黒データが送出される。また、データセレクト信号ＤＳＬが高レベル（以下、“Ｈ”という）のとき、信号線Ｘｉのうちの偶数行目の信号線が選択され、出力タイミング信号ＳＴＢに基づいて階調画素データＤ２，Ｄ４，…，Ｄｍが送出されると共に、奇数行目の信号線に黒データが送出される。このようにして、１水平期間の階調画素データＤｉ（ｉ＝１，２，…，ｍ）又は黒データが出力される。
【００３５】
以上のように、この第１の実施形態では、信号線駆動回路４２は、信号線Ｘｉの数の半数のラッチ回路７１ｋを有するラッチ部６３と、信号線Ｘｉの数の半数のＤ／Ａコンバータ７２ｅを有するＤ／Ａコンバータ部６４と、同Ｄ／Ａコンバータ部６４から送出される階調画素データを該当する信号線Ｘｉに送出する出力バッファ部６６とを備えているので、チップサイズが縮小されると共に、液晶表示装置に用いる場合、動画像表示時の残像現象が解消される。また、信号線駆動回路４２の中で消費電力が最も多いとされる出力アンプ７３ｋ（ｋ＝１，３，…，ｍ−１）が信号線Ｘｉ（ｉ＝１，２，…，ｍ）の半数になるため、装置全体の消費電力が低減される。
【００３６】
第２の実施形態
図８は、この発明の第２の実施形態である画像表示装置の電気的構成を示す図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この形態の画像表示装置では、図８に示すように、図１中の液晶パネル４１及び信号線駆動回路４２に代えて、異なる構成の液晶パネル８１及び信号線駆動回路８２が設けられている。液晶パネル８１は、信号線Ｘｉ（ｉ＝１，２，…，ｍ、たとえば、ｍ＝６４０×３）と、走査線Ｙｊ（ｊ＝１，２，…，ｎ＋１、たとえば、ｎ＝４８０）と、画素９０ｉｊとから構成されている。画素９０ｉｊは、信号線Ｘｉと走査線Ｙｊとの交差箇所に設けられ、ＴＦＴ９１ｉｊと、ＴＦＴ９２ｉｊと、画素容量９３ｉｊと、共通電極９４とから構成されている。ここで、画素９０ｉｊは、図１中の画素５０ｉｊと同様に、複数の第１及び第２の画素から構成され、各第１の画素と各第２の画素とが列方向に１つずつ交互に配置されているが、各第１の画素と各第２の画素とが行方向にそれぞれ２つずつ連続して交互に配置されている点が異なっている。信号線駆動回路８２は、画像データＶＤに基づいて階調画素データＤｉ又は黒データを各信号線Ｘｉに印加する。他は、図１と同様の構成である。
【００３７】
図９は、図８の液晶表示装置の動作を説明するためのタイムチャート、及び図１０が、１フレーム期間内で液晶パネル８１に階調画素データＤｉ及び黒データＢＬが書き込まれる動作を説明する模式図である。
これらの図を参照して、この形態の画像表示装置に用いられる駆動方法について説明する。
この形態の駆動方法では、走査線駆動回路４３は、第１の実施形態と同様の動作を行う。また、各選択期間（ｔ０，ｔ１，ｔ２，…）において、信号線駆動回路８２から、信号線Ｘｉの２ライン毎に階調画素データＤｉと黒データＢＬとが交互に出力される。また、階調画素データＤｉと黒データＢＬとは、連続する２選択期間毎に極性と順序とが反転される。
【００３８】
そして、選択期間ｔ０において、走査信号Ｇ１，Ｇ２，Ｇｋ，Ｇｋ＋１（ｋは偶数）が走査線Ｙ１，Ｙ２，Ｙｋ，Ｙｋ＋１にそれぞれ印加されると、画素Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ及び画素ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ７，ＢＬ８が選択され、図１０に示すように、画素Ａ，Ｅ，ＢＬ１に画素データ▲１▼（＋）、画素Ｂ，Ｆ，ＢＬ２に画素データ▲２▼（−）、画素Ｃ，ＢＬ３，ＢＬ７に黒データ（＋）、及び画素Ｄ，ＢＬ４，ＢＬ８に黒データ（−）が書き込まれる。選択期間ｔ１において、走査信号Ｇ１，Ｇｋが走査線Ｙ１，Ｙｋにそれぞれ印加されると、画素Ｃ，Ｄ，ＢＬ１，ＢＬ２が選択され、図１０に示すように、画素Ｃに画素データ▲３▼（＋）、画素Ｄに画素データ▲４▼（−）、画素ＢＬ１に黒データ（＋）、及び画素ＢＬ２に黒データ（−）が書き込まれる。また、このとき、Ａ，Ｅの画素データ▲１▼（＋）、画素Ｂ，Ｆの画素データ▲２▼（−）、画素ＢＬ３，ＢＬ７の黒データ（＋）、及び画素ＢＬ４，ＢＬ８の黒データ（−）が確定する。
【００３９】
選択期間ｔ２において、走査信号Ｇ２，Ｇ３，Ｇｋ＋１，Ｇｋ＋２が走査線Ｙ２，Ｙ３，Ｙｋ＋１，Ｙｋ＋２にそれぞれ印加されると、画素Ｅ，Ｆ，Ｇ，Ｈ，Ｌ，Ｍ及び画素ＢＬ５，ＢＬ６，ＢＬ７，ＢＬ８，ＢＬ９，ＢＬ１０が選択され、図１０に示すように、画素Ｅ，ＢＬ５，ＢＬ９に黒データ（−）、画素Ｆ，ＢＬ６，ＢＬ１０に黒データ（＋）、画素Ｇ，Ｌ，ＢＬ７に画素データ▲７▼（−）、及び画素Ｈ，Ｍ，ＢＬ８に画素データ▲８▼（＋）が書き込まれる。また、このとき、画素Ｃの画素データ▲３▼（＋）、画素Ｄの画素データ▲４▼（−）、画素ＢＬ１の黒データ（＋）、及び画素ＢＬ２の黒データ（−）が確定する。
【００４０】
選択期間ｔ３において、走査信号Ｇ２，Ｇｋ＋１が走査線Ｙ２，Ｙｋ＋１にそれぞれ印加されると、画素Ｅ，Ｆ及び、画素ＢＬ７，ＢＬ８が選択され、図１０に示すように、画素Ｅに画素データ▲５▼（−）、画素Ｆに画素データ▲６▼（＋）、画素ＢＬ７に黒データ（−）、及び画素ＢＬ８に黒データ（＋）が書き込まれる。また、このとき、画素Ｇ，Ｌの画素データ▲７▼（−）、画素Ｈ，Ｍの画素データ▲８▼（＋）、画素ＢＬ５，ＢＬ９の黒データ（−）、及び画素ＢＬ６，ＢＬ１０の黒データ（＋）が確定する。この後、同様の動作が順次繰り返され、残像現象が改善される。
【００４１】
図１１は、図８中の信号線駆動回路８２の構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
この信号線駆動回路８２では、同図１１に示すように、図４中のラッチ部６３、Ｄ／Ａコンバータ部６４及び出力バッファ部６６に代えて、異なる構成のラッチ部１０３、Ｄ／Ａコンバータ部１０４及び出力バッファ部１０６が設けられている。
【００４２】
図１２は、図１１中のラッチ部１０３、Ｄ／Ａコンバータ部１０４及び出力バッファ部１０６の内部構成を示す図である。
同図１２に示すように、ラッチ部１０３は、信号線Ｘｉの数の半数のラッチ回路（ＬＡＴ）１１１ｋ（ｋ＝１，２，５，６，…，ｍ−３，ｍ−２）と、マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ  ）１１２ｅ（ｅ＝１，５，…，ｍ−３）とから構成され、画像データＶＤが同ラッチ回路１１１ｋと同数に分離されて生成された画素データを蓄積すると共に、マルチプレクサ１１２ｅを介して出力する。Ｄ／Ａコンバータ部１０４は、信号線Ｘｉの数の半数のＤ／Ａコンバータ（ＤＡＣ＋）１１３ｅ（ｅ＝１，５，…，ｍ−３）及びＤ／Ａコンバータ（ＤＡＣ−）１１３ｆ（ｆ＝２，６，…，ｍ−２）から構成され、ラッチ部１０３から出力される画素データを液晶パネル８１の特性に合わせてデジタル／アナログ変換して階調画素データ（＋／−）を生成する。出力バッファ部１０６は、信号線Ｘｉの数の半数の出力アンプ１１４ｋ（ｋ＝１，２，５，６，…，ｍ−３，ｍ−２）と、マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ  ）１１５ｅ（ｅ＝１，５，…，ｍ−３）と、黒書き込み用アンプ１１６，１１７とから構成され、前記階調画素データを出力アンプ１１４ｋ及びマルチプレクサ１１５ｅを介して該当する信号線Ｘｉに送出すると共に、黒データに対応した電圧（Ｖｂｌａｃｋ＋又はＶｂｌａｃｋ−）を黒書き込み用アンプ１１６，１１７及びマルチプレクサ１１５ｅを介して該当する他の信号線Ｘｉに送出する。
【００４３】
この信号線駆動回路８２では、図１３に示すように、スタートパルス信号ＳＴＨがシフトレジスタ部６１で水平方向クロック信号ＨＣＫに同期してシフトされ、信号線Ｘｉの半数のラッチ信号ｌｓ１，ｌｓ２，…，ｌｓ（ｍ／２）が順次生成されてデータレジスタ部６２に送出される。一方、画像データＶＤ中のデータ信号Ｄａｔａ０〜７がデータレジスタ部６２に入力され、シフトレジスタ部６１から送出されたラッチ信号ｌｓ１，ｌｓ２，…，ｌｓ（ｍ／２）に基づいて信号線Ｘｉの半数に分離されて蓄積される。蓄積された画像データＶＤは、信号線Ｘｉの半数の階調画素データとしてラッチ部１０３に格納される。格納された階調画素データは、出力極性反転信号ＰＯＬに基づいて選択されて出力タイミング信号ＳＴＢに基づいて出力され、Ｄ／Ａコンバータ部１０４で基準階調電圧Ｖ０〜Ｖ９に基づいて液晶パネル８１の透過率特性に対応した＋側又は−側の電圧の階調画素データに変換される。そして、出力極性反転信号ＰＯＬに基づいて＋側又は−側の階調画素データが選択され、出力バッファ部１０６で出力極性反転信号ＰＯＬに基づいて＋側の階調画素データ、−側の階調画素データ、＋側の黒データ、又は−側の黒データが選択される。選択された各データは、送出される信号線Ｘｉがデータセレクト信号ＤＳＬに基づいて選択される。
【００４４】
この場合、データセレクト信号ＤＳＬが“Ｌ”のとき、信号線Ｘｉのうちの信号線Ｘ１，Ｘ２，Ｘ５，…，Ｘｍ−２が選択され、出力タイミング信号ＳＴＢに基づいて階調画素データＤ１，Ｄ２，Ｄ５，…，Ｄｍ−２が送出されると共に、他の信号線に黒データが送出される。また、データセレクト信号ＤＳＬが“Ｈ”のとき、信号線Ｘｉのうちの信号線Ｘ３，Ｘ４，Ｘ７，…，Ｘｍが選択され、出力タイミング信号ＳＴＢに基づいて階調画素データＤ３，Ｄ４，Ｄ７，…，Ｄｍが送出されると共に、他の信号線に黒データが送出される。このようにして、１水平期間（１Ｈ期間）の階調画素データＤｉ（ｉ＝１，２，…，ｍ）又は黒データが出力される。
【００４５】
以上のように、この第２の実施形態では、図１２中のＤ／Ａコンバータ部１０４が、Ｄ／Ａコンバータ（ＤＡＣ＋）１１３ｅ（ｅ＝１，５，…，ｍ−３）と、−側のＤ／Ａコンバータ（ＤＡＣ−）１１３ｆ（ｆ＝２，６，…，ｍ−２）とから構成され、図６中のＤ／Ａコンバータ部６４の半分の回路規模となるため、第１の実施形態の利点に加え、さらに回路規模が縮小されてコスト及び消費電力が低減される。
【００４６】
以上、この発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、各実施形態では、黒データの電圧は、液晶パネル４１，８１がノーマリホワイト型の場合のレベルで表示されているが、ノーマリブラック型の場合では、黒データの電圧は、ほぼＶＣＯＭのレベルとなる。また、第１の画素は、ゲート電極が同一の走査線に接続された２つのＴＦＴ５１ｉｊ，５２ｉｊを有しているが、これらの直列接続された２つのＴＦＴと同一のオン抵抗を有する１つのＴＦＴを用いても良い。また、第２の実施形態を示す図８中の液晶パネル８１では、各第１の画素と各第２の画素とが行方向にそれぞれ２つずつ連続して交互に配置されているが、たとえば、３つずつ連続しているものでも良い。また、液晶パネル４１，８１では、走査線Ｙｊが従来の図１４中の液晶パネル１と比較して１本増加しているが、増加していなくても、上記実施形態とほぼ同様の作用、効果が得られる。また、各実施形態では、液晶表示装置を例にして説明したが、この発明は、印加された階調画素データ又は黒データに応じた電圧を次の階調画素データ又は黒データに応じた電圧が印加されるまで保持する表示素子を有する画像表示装置全般に適用できる。
【００４７】
【発明の効果】
以上説明したように、この発明の構成によれば、信号線駆動回路は、複数行の信号線の数の半数のラッチ回路を有するラッチ部と、複数行の信号線の数の半数のＤ／Ａコンバータを有するＤ／Ａコンバータ部と、同Ｄ／Ａコンバータ部から送出される階調画素データを該当する信号線に送出する出力バッファ部とを備えているので、回路規模を縮小できて消費電力を低減できると共に、印加された階調画素データ又は黒データに応じた電圧を次の階調画素データ又は黒データが印加されるまで保持する表示素子を有する画像表示装置に用いる場合、動画像表示時の残像現象を解消できる。
【００４８】
また、従来では、各信号線に同時に階調画素データに応じた電圧を印加し、その後、同各信号線に同時に黒データに応じた電圧を印加していたのに対し、この発明では、半分の信号線に階調画素データに応じた電圧を印加し、残りの半分の信号線に黒データに応じた電圧を印加するようにしたので、信号線駆動回路の出力バッファ部の回路規模を半分にすることができ、チップサイズの縮小が可能となる。また、出力バッファ部は、信号線駆動回路の中で消費電力が最も多いため、回路規模が半分になれば、装置全体の消費電力を低減できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態である画像表示装置の電気的構成を示す図である。
【図２】図１の液晶表示装置の動作を説明するためのタイムチャートである。
【図３】１フレーム期間内で液晶パネル４１に階調画素データＤｉ及び黒データＢＬが印加される動作を説明する模式図である。
【図４】図１中の信号線駆動回路４２の構成図である。
【図５】図４中のシフトレジスタ部６１及びデータレジスタ部６２の内部構成を示す図である。
【図６】図４中のラッチ部６３、Ｄ／Ａコンバータ部６４及び出力バッファ部６６の内部構成を示す図である。
【図７】信号線駆動回路４２の動作を説明するためのタイムチャートである。
【図８】この発明の第２の実施形態である画像表示装置の電気的構成を示す図である。
【図９】図８の液晶表示装置の動作を説明するためのタイムチャートである。
【図１０】１フレーム期間内で液晶パネル８１に階調画素データＤｉ及び黒データＢＬが印加される動作を説明する模式図である。
【図１１】図８中の信号線駆動回路８２の構成図である。
【図１２】図１１中のラッチ部１０３、Ｄ／Ａコンバータ部１０４及び出力バッファ部１０６の内部構成を示す図である。
【図１３】信号線駆動回路８２の動作を説明するためのタイムチャートである。
【図１４】従来の画像表示装置の電気的構成を示す図である。
【図１５】図１４中の信号線駆動回路２の電気的構成を示す図である。
【図１６】図１５中のシフトレジスタ部２１及びデータレジスタ部２２の内部構成を示す図である。
【図１７】図１５中のラッチ部２３、Ｄ／Ａコンバータ部２４及び出力バッファ部２５の電気的構成を示す図である。
【図１８】信号線駆動回路２の動作を説明するためのタイムチャートである。
【図１９】図１４の液晶表示装置の動作を説明するためのタイムチャートである。
【図２０】図１４の液晶表示装置の動作を説明する図である。
【図２１】液晶表示装置の問題点を説明する図である。
【図２２】ＣＲＴにおける画像の表示方法を説明する図である。
【図２３】ＬＣＤにおける画像の表示方法を説明する図である。
【図２４】特許文献１に記載された画像表示装置の動作を説明する図である。
【図２５】特許文献１に記載された画像表示装置の動作を説明する図である。
【図２６】特許文献１に記載された画像表示装置の動作を説明する図である。
【符号の説明】
４１，８１      液晶パネル（表示パネル）
４２，８２      信号線駆動回路
４３      走査線駆動回路
５０ｉｊ，９０ｉｊ      画素
５１ｉｊ，５２ｉｊ，９１ｉｊ，９２ｉｊ      ＴＦＴ（薄膜トランジスタ）
５３ｉｊ，９３ｉｊ      画素容量（表示素子）
Ｘｉ      信号線
Ｙｊ      走査線
Ｙｎ＋１      走査線（付加走査線）
６３，１０３      ラッチ部
６４，１０４      Ｄ／Ａコンバータ部
６５      黒電圧生成部
６６，１０６      出力バッファ部
７１ｋ（ｋ＝１，３，…，ｍ−１），１１１ｋ（ｋ＝１，２，５，６，…，ｍ−３，ｍ−２）      ラッチ回路（ＬＡＴ）
７２ｅ（ｅ＝１，３，…，ｍ−１）      Ｄ／Ａコンバータ（ＤＡＣ＋／−）
７３ｋ（ｋ＝１，３，…，ｍ−１），１１４ｋ（ｋ＝１，２，５，６，…，ｍ−３，ｍ−２）      出力アンプ
１１３ｅ（ｅ＝１，５，…，ｍ−３）      Ｄ／Ａコンバータ（ＤＡＣ＋）
１１３ｆ（ｆ＝２，６，…，ｍ−２）      Ｄ／Ａコンバータ（ＤＡＣ−）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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