(57)【要約】【課題】素子形成領域に加わる応力を低減させ、また、リセスを低減し、半導体集積回路装置の特性の向上や歩留まり向上を図る。【解決手段】窒化シリコン膜５をマスクとして、半導体基板１をドライエッチングし、素子分離用の溝７を形成した後、ＩＳＳＧ酸化処理を施すことによって、溝７の内壁に薄い酸化シリコン膜９ａを、また、窒化シリコン膜５の側面および表面に酸化シリコン膜９ｂを形成し、次いで、窒化シリコン膜１１を堆積した後、溝７を埋め込む程度の膜厚の酸化シリコン膜１３を堆積し、その表面を窒化シリコン膜５が露出するまで研磨する。その結果、この後、窒化シリコン膜５をエッチングしても、窒化シリコン膜１１の裏面が酸化シリコン膜９ｂで覆われているためそのエッチング量が少なくて済み、酸化シリコン膜９ａの体積膨張を低減することができ、また、窒化シリコン膜１１のエッチング部を起点にリセスが進行することを防止できる。【選択図】    図５
2004179301.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上に半導体素子を有する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の前記素子形成領域上に第１窒化膜を形成する工程と、
（ｂ）前記第１窒化膜をマスクに前記半導体基板の前記素子分離領域をエッチングすることにより溝を形成する工程と、
（ｃ）前記半導体基板に酸化処理を施すことにより、
前記溝の内壁、前記第１窒化膜の側面および表面に、酸化膜もしくは酸窒化膜を形成する工程と、
（ｄ）前記酸化膜もしくは酸窒化膜の上部に第２窒化膜を形成する工程と、
（ｅ）前記第２窒化膜上に前記溝を埋め込む程度の厚さの絶縁膜を形成する工程と、
（ｆ）前記絶縁膜の上部を前記第１窒化膜が露出するまで除去する工程と、
（ｇ）前記第１窒化膜を除去する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上に半導体素子を有する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の前記素子形成領域上に第１窒化膜を形成する工程と、
（ｂ）前記第１窒化膜をマスクに前記半導体基板の前記素子分離領域をエッチングすることにより溝を形成する工程と、
（ｃ）前記第１窒化膜の側面および表面を酸化する工程と、
（ｄ）前記（ｃ）工程の後、前記溝および前記第１窒化膜の上部に第２窒化膜を形成する工程と、
（ｅ）前記第２窒化膜上に前記溝を埋め込む程度の厚さの絶縁膜を形成する工程と、
（ｆ）前記絶縁膜の上部を前記第１窒化膜が露出するまで除去する工程と、
（ｇ）前記第１窒化膜を除去する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
前記（ｃ）工程は、前記半導体基板の表面にラジカル酸素を供給しながら行われることを特徴とする請求項１もしくは２記載の半導体集積回路装置の製造方法。
【請求項４】
前記（ｃ）工程は、前記半導体基板上に水素と酸素を導入しながら行う酸化工程であることを特徴とする請求項１もしくは２記載の半導体集積回路装置の製造方法。
【請求項５】
前記（ｃ）工程の酸化の際、前記溝の内壁に酸化膜が形成されていることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を利用した素子分離を用いた半導体集積回路装置の製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳＴＩ法とは、ＬＳＩ製造プロセスにおける素子分離技術の一種で、半導体基板に形成した溝の内部に酸化シリコン膜などの絶縁膜を形成し、溝外部の酸化シリコン膜を研磨等により除去することにより素子分離を形成し、これを素子間の分離に用いるというものである。ＳＴＩを利用した場合、素子分離間隔を縮小することができる、素子分離膜厚の制御が容易である等の利点がある。
【０００３】
また、この溝の内壁には、ドライエッチング時の溝内壁のダメージの低減や溝のコーナー部のラウンド化等のために、薄い熱酸化膜が形成される。
【０００４】
しかしながら、この熱酸化膜の酸化が、その後の熱工程、例えば、ゲート酸化膜の形成工程時等により進行し、溝内部の応力が大きくなる。その結果、素子形成領域内の半導体基板を構成する原子の格子内に転位が発生し、欠陥となる。このような欠陥は、接合リークの原因となる等、素子形成領域に形成される半導体素子の特性を劣化させる。
【０００５】
そこで、熱酸化膜のさらなる酸化、即ち、熱酸化膜の膨張を防止するため、熱酸化膜の上部にさらに窒化膜を形成するという技術が採用されている。
【０００６】
なお、酸化中におこる体積膨張による物理的又は熱的ストレスを抑えるため、トレンチの内壁に熱酸化膜を形成し、その上部に窒化膜よりなるライナ層を設ける技術が特許文献１において開示され、かかる文献においては、さらに、トレンチ食刻用マスクパターンを除去するときのライナ層のエッチングによる窪みの発生を防止するため、ＣＶＤ酸化膜よりなる窪み防止膜（１１０）をトレンチ内壁およびトレンチ食刻用マスクパターン（１０４）の側壁に形成した後、窒化膜からなるライナ層（１１２）を形成する技術が開示されている。
【０００７】
【特許文献１】
特開２０００−２０８６０９号公報  （要約参照）
【０００８】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置の研究・開発に従事しており、ＳＴＩ法を用いた素子分離を用い、酸化種が溝の内壁に到達し、溝の内壁の熱酸化膜が膨張することを防止するため、熱酸化膜の上部にさらに第１窒化膜を形成している。
【０００９】
一方、半導体基板中に溝を形成する際には、半導体基板表面に形成された第２窒化膜をマスクに用いることが多い。この第２窒化膜は、埋め込み酸化膜の研磨の際のストッパーとしても用いられ、研磨工程の後除去される。
【００１０】
この除去の際、追って詳細に説明するように、第１窒化膜が露出し、さらに、半導体基板表面に露出した第１窒化膜が随時エッチングされ、凹部となる。
【００１１】
従って、素子分離の表面部においては、第１窒化膜が除去されてしまうため、熱酸化膜の膨張の防止が不十分となり、結晶欠陥が生じやすくなる。
【００１２】
また、前記凹部に、その後の洗浄や酸化膜除去工程において洗浄液やエッチング液が侵入し、熱酸化膜や埋め込み酸化膜がエッチングされる。その結果、素子分離の表面が後退し窪みが生じるという、いわゆるリセス現象が生じる。
【００１３】
このような窪みは、例えば、フォトリソグラフィー工程におけるデフォーカス不良の原因となる。また、この窪み中にゲート電極材料などが残存することによりゲート電極間のショートを招き、歩留まりを低下させる。また、寄生ＭＩＳＦＥＴの影響が大きくなる等により、半導体集積回路装置の特性を劣化させる。
【００１４】
本発明の目的は、素子形成領域に加わる応力を低減させることにある。
【００１５】
また、本発明の他の目的は、素子分離領域の端部のリセスを低減することにある。
【００１６】
また、本発明の他の目的は、半導体集積回路装置の歩留まり向上や信頼性の向上を図ることにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明の半導体集積回路装置の製造方法は、半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上に半導体素子を有する半導体集積回路装置の製造方法であって、（ａ）前記半導体基板の前記素子形成領域上に第１窒化膜を形成する工程と、（ｂ）前記第１窒化膜をマスクに前記半導体基板の前記素子分離領域をエッチングすることにより溝を形成する工程と、（ｃ）前記半導体基板に酸化処理を施すことにより、前記溝の内壁、前記第１窒化膜の側面および表面に、酸化膜もしくは酸窒化膜を形成する工程と、（ｄ）前記酸化膜もしくは酸窒化膜の上部に第２窒化膜を形成する工程と、（ｅ）前記第２窒化膜上に前記溝を埋め込む程度の厚さの絶縁膜を形成する工程と、（ｆ）前記絶縁膜の上部を前記第１窒化膜が露出するまで除去する工程と、（ｇ）前記第１窒化膜を除去する工程と、を有するものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
本発明の実施の形態である半導体集積回路装置の製造方法を図１〜図１０を用いて工程順に説明する。図１〜図１０は、本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【００２２】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１を熱酸化することにより半導体基板１の表面にパッド酸化膜３を形成する。次いで、パッド酸化膜３上に、窒化シリコン膜５を堆積し、素子分離領域上の窒化シリコン膜５を除去する。
【００２３】
次いで、図２に示すように、窒化シリコン膜５をマスクとして、半導体基板１をドライエッチングすることにより素子分離用の溝７を形成する。
【００２４】
その後、図３に示すように、半導体基板１に酸化処理を施すことによって、溝７の内壁に薄い酸化シリコン膜（熱酸化膜）９ａを形成する。また、窒化シリコン膜５の側面および表面に酸化シリコン膜９ｂを形成する。
【００２５】
この酸化工程は、例えばＩＳＳＧ（Ｉｎ−ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法を用いて行う。ＩＳＳＧ酸化とは、低圧の反応室（チャンバ）内に水素と酸素を導入し、加熱した半導体基板の表面において直接酸化反応を起こさせる酸化方法である。加熱には、例えば枚葉式の急速加熱装置を用い、半導体基板（半導体ウエハ）上にランプを照射することにより行う。例えば、半導体基板温度１１００℃、圧力７．５Ｔｏｒｒ（１Ｔｏｒｒ＝１．３３３２２×１０２Ｐａ）、酸素流量１２Ｌ／ｍｉｎ、水素流量６Ｌ／ｍｉｎの雰囲気下で、９５秒程度の処理を行う。酸化シリコン膜９ａ、９ｂの膜厚は、例えば２０ｎｍ程度である。
【００２６】
この酸化方法によれば、通常のドライ酸化より酸化力が大きく、比較的安定な窒化シリコン膜５の表面を酸化することが可能である。
【００２７】
酸化力が増加する理由としては、化学的活性種（例えば酸素ラジカル）が、低圧状態のため非活性化する前に半導体基板表面に到達し、基板表面のＳｉ（シリコン）間を解離させ、Ｓｉと酸素との反応が起こると考えられている。
【００２８】
このように、ＩＳＳＧ酸化の酸化機構は、低圧状態の反応室に水素と酸素を直接導入するものであり、通常のドライ酸化とは異なる反応機構である。従って、活性酸化種によって酸化力が非常に大きくなると考えられている。
【００２９】
このようにＩＳＳＧ酸化を施すことにより、溝７の内壁に薄い酸化シリコン膜９ａを形成するとともに、窒化シリコン膜５の側面および表面を酸化することができる。
【００３０】
この酸化によって窒化シリコン膜５の表面等に形成された膜を、ここでは便宜上酸化シリコン膜９ｂとしたが、この他、シリコン酸窒化膜もしくは酸化シリコン膜とシリコン酸窒化膜の積層膜のような形態をとることも考えられる。この酸化によって窒化シリコン膜５の表面等に形成される膜は、窒化シリコン膜（５、１１）とエッチング選択比が取れる程度にその表面が酸化（変質）していればよい。
【００３１】
なお、酸化シリコン膜９ａは、溝７の内壁に生じたドライエッチングのダメージを回復し、また、溝のコーナー部をラウンド化するために形成する。
【００３２】
次に、図４に示すように、溝７内を含む半導体基板１上に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で窒化シリコン膜１１を堆積する。この窒化シリコン膜１１の膜厚は、例えば５ｎｍ程度である。また、この窒化シリコン膜１１は、溝７の界面に酸化種が到達し、酸化シリコン膜９ａが膨張することを防止するために形成する。
【００３３】
次に、図５に示すように、溝７の内部を含む半導体基板１上にＣＶＤ法で溝７を埋め込む程度の膜厚の酸化シリコン膜１３を堆積する。次いで、図６に示すように、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用い窒化シリコン膜５が露出するまで酸化シリコン膜１３の表面を研磨し、平坦化する。このように、窒化シリコン膜５は、ＣＭＰの際のストッパー膜としても機能する。このＣＭＰの結果、溝７、酸化シリコン膜９ａ、窒化シリコン膜１１および酸化シリコン膜１３よりなる素子分離が完成する。
【００３４】
次いで、図７に示すように、窒化シリコン膜５を例えば熱リン酸を用いて除去する。
【００３５】
ここで、本実施の形態によれば、素子分離の表面から窒化シリコン膜１１が露出しているものの、その裏面は酸化シリコン膜９ｂで覆われているため露出面積が少なくなり、窒化シリコン膜１１のエッチング量が少なくて済む。即ち、窒化シリコン膜１１のエッチングにより形成される凹部１０１が小さい。
【００３６】
即ち、図１１に示すように、通常のドライ酸化により溝７の表面にのみ酸化シリコン膜２０９を形成し、さらに、その上部に窒化シリコン膜１１を形成した場合には、窒化シリコン膜５のエッチングの際に、窒化シリコン膜１１もエッチングされてしまい、凹部２０１が生じる（図１２）。
【００３７】
これに対して、本実施の形態によれば、窒化シリコン膜１１のエッチング量が少なくて済み、溝７の上部においても窒化シリコン膜１１によって溝７の内壁の酸化による体積膨張を低減することができる。
【００３８】
従って、溝７の内壁の上部の体積膨張による応力を緩和でき、引いては、素子形成領域に形成されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子の特性を向上させることができる。具体的には圧縮応力や欠陥に誘起される接合リーク電流の低減等を図ることができる。
【００３９】
即ち、素子形成領域に圧縮応力が加わると、Ｓｉ（シリコン）のエネルギーバンド構造が変化し、バンドギャップのシフトが生じる。その結果、ＰＮ接合部に対するバリアハイト（障壁高さ）が低下し、逆バイアス電流、いわゆる接合リーク電流が増加する。
【００４０】
また、圧縮応力が加わることによって、Ｓｉ中に混入した重金属原子（汚染物）がよりクラスター化されやすくなる。このような重金属のクラスターがＰＮ接合部に存在すると、キャリアの生成再結合中心として働き、湧き出し電荷による接合リーク電流の増加を招く。
【００４１】
また、素子形成領域に加わる圧縮応力が大きくなり、材料力学的な所定の降伏応力以上の応力となると、Ｓｉ原子の転移や格子欠陥が発生する。また、降伏応力を超えない程度の応力であっても、高い圧縮応力は原子配列のひずみを誘起し、イオン注入後などの半導体基板の損傷回復のためのアニール処理等の際に、転移や格子欠陥を発生させる。
【００４２】
このような転位や格子欠陥は、Ｓｉのバンドギャップ中に中間準位を生成する。このような中間準位は、キャリアの生成再結合の中心として働くため、湧き出し電荷による接合リーク電流の増加を招く。
【００４３】
従って、これらの転移や格子欠陥が、例えばＭＩＳＦＥＴのチャネル領域に存在すると、ソース、ドレイン間のショートを引き起こし、特性不良の原因となる。
【００４４】
しかしながら、本実施の形態によれば、応力緩和により素子特性のばらつきを低減でき、また、製品の歩留まりを向上させることができる。
【００４５】
また、図１２の凹部２０１は、その後の酸化膜除去（例えば、パッド酸化膜３の除去）工程や半導体基板の表面の洗浄工程において、除去液（例えばフッ酸）や洗浄液に晒された際のエッチングの起点となる。
【００４６】
即ち、図１３に示すように、凹部２０１に除去液等が侵入することにより、酸化シリコン膜（１３、２０９）がエッチングされやすくなり、素子分離の端部の窪み（リセス）２０３が大きくなる。
【００４７】
このような窪みが生じ、半導体基板表面に凹凸が生じると、例えば、フォトリソグラフィー工程におけるデフォーカス不良を招く。即ち、エッチング工程のマスク膜となるフォトレジスト膜（以下、単に「レジスト膜」という）の解像不良が生じ、かかるレジスト膜を用いてゲート電極などを所望の形状にパターニングすることが困難となる。
【００４８】
また、このような窪みに、ゲート電極材料などの導電性膜が堆積すると、除去し難く、ゲート電極間ショートの要因となる。
【００４９】
また、窪み中へのゲート電極材料の堆積により、意図しない寄生ＭＩＳＦＥＴの形成を招く恐れがある。かかる窪み近傍の半導体基板の不純物濃度は、正規のＭＩＳＦＥＴのチャネル部の不純物濃度と異なるため、正規のＭＩＳＦＥＴと寄生ＭＩＳＦＥＴとでしきい値電圧が変化する。特に、不純物濃度が低下した場合には、しきい値電位が低下し、寄生ＭＩＳＦＥＴの方が正規のＭＩＳＦＥＴより先にオンする（導通状態となる）ため、その素子全体のしきい値電圧の低下を招く。
【００５０】
また、リセス（窪み）部において、ゲート絶縁膜が急峻に落ち込むと、ゲート電界の集中を招き、しきい値の低下を招く。
【００５１】
しかしながら、本実施の形態によれば、リセスの低減により、平坦性を確保でき、加工精度の向上を図ることができる。また、素子特性の劣化やばらつきを防止でき、また、製品の歩留まりを向上させることができる。
【００５２】
また、通常のドライ酸化等により溝７の内壁に酸化シリコン膜９ａを形成した後、溝７および窒化シリコン膜５の上部にＣＶＤ法などを用いて酸化シリコン膜を形成し、その上部の窒化シリコン膜１１のエッチングを防止することも可能である。
【００５３】
しかしながら、この場合、ＣＶＤ法による酸化工程が増えてしまう。また、ＣＶＤ法などを用いて形成した酸化シリコン膜は、厚膜となりやすい。かかる膜が厚膜となる場合には、窒化シリコン膜１１による酸化防止効果が低減すると考えられる。また、素子の微細化に伴い溝のアスペクト比は大きくなる傾向にある。従って、ＣＶＤ法などを用いて、薄い酸化シリコン膜が形成できたとしても、カバレッジ（被覆性）の問題が深刻になると考えられる。
【００５４】
これに対し、本実施の形態によれば、ＩＳＳＧ酸化を用いたので、酸化シリコン膜９ａと窒化シリコン膜５を覆う酸化シリコン膜９ｂを同時に形成することができる。
【００５５】
また、酸化条件を工夫することにより、酸化シリコン膜９ｂの膜厚を比較的容易に制御することができる。また、溝のアスペクト比が大きくなった場合にも対応可能である。
【００５６】
なお、図７においては、窒化シリコン膜５の膜厚分だけ酸化シリコン膜１３の表面が半導体基板１の表面から突出しているが、以降の半導体基板１の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜１３の表面は、徐々に後退する（図８）。
【００５７】
次いで、酸化シリコン膜１３等よりなる素子分離で区画された素子形成領域（アクティブ）に半導体素子を形成する。半導体素子は、種々あるが、ここでは、ＭＩＳＦＥＴを形成する場合について説明する。
【００５８】
まず、図９に示すように、半導体基板１にｐ型不純物およびｎ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることによって、ｐ型ウエル１７およびｎ型ウエル１９を形成する。次いで、例えば熱酸化によりｐ型ウエル１７およびｎ型ウエル１９のそれぞれの表面にゲート酸化膜２１を形成する。
【００５９】
次に、ゲート酸化膜２１の上部に不純物をドープした低抵抗多結晶シリコン膜２３をＣＶＤ法で堆積し、多結晶シリコン膜２３をドライエッチングすることにより、ゲート電極Ｇを形成する。
【００６０】
次に、ゲート電極Ｇの両側のｐ型ウエル１７にｎ型不純物をイオン打ち込みすることによってｎ−型半導体領域２５を形成し、ｎ型ウエル１９にｐ型不純物をイオン打ち込みすることによってｐ−型半導体領域２７を形成する。
【００６１】
次に、半導体基板１上に絶縁膜として例えば窒化シリコン膜をＣＶＤ法で堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ２９を形成する。
【００６２】
次に、ｐ型ウエル１７にｎ型不純物をイオン打ち込みすることによってｎ＋型半導体領域３１（ソース、ドレイン）を形成し、ｎ型ウエル１９にｐ型不純物をイオン打ち込みすることによってｐ＋型半導体領域３３（ソース、ドレイン）を形成する。
【００６３】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００６４】
この後、図１０に示すように、ＭＩＳＦＥＴＱｎおよびＱｐ上に絶縁膜として酸化シリコン膜３５をＣＶＤ法で堆積した後、酸化シリコン膜３５の表面をＣＭＰ法で研磨してその表面を平坦化する。
【００６５】
次に、酸化シリコン膜３５上に図示しないレジスト膜を形成し、このレジスト膜をマスクに酸化シリコン膜３５をエッチングすることによりｎ＋型半導体領域３１およびｐ＋型半導体領域３３上にコンタクトホールＣ１を形成する。
【００６６】
次いで、コンタクトホールＣ１内を含む酸化シリコン膜３５上に、導電性膜として例えばタングステン（Ｗ）膜を堆積し、このＷ膜を酸化シリコン膜３５が露出するまでＣＭＰ法により研磨することによってコンタクトホールＣ１内にプラグＰ１を形成する。なお、プラグＰ１を、窒化チタン（ＴｉＮ）膜等からなるバリア膜とＷ膜との積層構造としてもよい。
【００６７】
次いで、酸化シリコン膜３５およびプラグＰ１上に、導電性膜として例えばＷ膜を堆積し、所望の形状にパターニングすることによって第１層配線Ｍ１を形成する。
【００６８】
次いで、第１層配線Ｍ１上に、絶縁膜、プラグおよび配線の形成を繰り返すことによりさらに多層の配線を形成することができるが、以降の工程の説明および図示は省略する。
【００６９】
また、最上層配線上には、保護膜が形成され、ウエハ状態の基板がダイシングされた後、個々のチップが実装され、製品が完成するが、これらの工程の説明および図示は省略する。
【００７０】
なお、本実施の形態においては、半導体素子としてＭＩＳＦＥＴを例に説明したが、ＳＴＩ技術を用いる半導体装置に広く適用可能である。
【００７１】
例えば、ゲート絶縁膜の膜厚が異なる多種のＭＩＳＦＥＴを形成する場合には、ゲート絶縁膜を形成するための熱酸化工程が多くなる。従って、ＳＴＩに加わる熱応力が大きくなるため、本発明を用いて好適である。
【００７２】
また、ＭＩＳＦＥＴのみならず、たとえば、電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ、フラッシュメモリ）を有する半導体装置に本発明を適用してもよい。
【００７３】
このフラッシュメモリは、浮遊ゲート電極に電荷を蓄積して記録を行うものであり、浮遊ゲート電極下のゲート酸化膜には、蓄積させた電荷が抜けない程度の膜厚が要求される。このため、他のメモリよりゲート酸化膜が厚く、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いられるゲート絶縁膜の膜厚が例えば３ｎｍ程度であるのに対し、フラッシュメモリにおいては例えばその膜厚が８ｎｍのゲート酸化膜が用いられる。
【００７４】
さらに、フラッシュメモリにおいては、書き込みや消去の際に印加される電位が高い。従って、このような高電位を発生させまた転送する周辺回路においても高耐圧のＭＩＳＦＥＴが必要となる。例えばＳＲＡＭの周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜の膜厚は、８ｎｍ程度であるのに対し、フラッシュメモリの場合は、２５ｎｍ程度となる。
【００７５】
従って、厚いゲート酸化膜を形成する際にＳＴＩに加わる熱応力が大きくなるため、フラッシュメモリに本発明を用いて好適である。
【００７６】
さらに、多種のゲート絶縁膜を形成する際には、ゲート絶縁膜の除去工程も多くなり、リセスが大きくなりやすい。従って、リセス低減の観点からも、本発明を用いて好適である。
【００７７】
また、本実施の形態においてはＩＳＳＧ酸化を例に説明したが、この他のラジカル酸素を反応活性種として利用する酸化やプラズマを利用する酸化等、窒化シリコン膜に対しても酸化力が大きい酸化処理を用いても良い。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８０】
第１窒化膜をマスクに半導体基板の素子分離領域をエッチングすることにより溝を形成した後、半導体基板に酸化処理を施すことにより、溝の内壁、第１窒化膜の側面および表面に、酸化膜もしくは酸窒化膜を形成したので、その後、酸化膜の上部に第２窒化膜および絶縁膜を形成した後、第１窒化膜を除去しても、第２窒化膜のエッチング量を小さくできる。
【００８１】
その結果、半導体集積回路装置の特性の向上や歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
１    半導体基板
３    パッド酸化膜
５    窒化シリコン膜
７    溝
９ａ    酸化シリコン膜
９ｂ    酸化シリコン膜
１１    窒化シリコン膜
１３    酸化シリコン膜
１７    ｐ型ウエル
１９    ｎ型ウエル
２１    ゲート酸化膜
２３    多結晶シリコン膜
２５  ｎ−型半導体領域
２７    ｐ−型半導体領域
２９    サイドウォールスペーサ
３１    ｎ＋型半導体領域
３３    ｐ＋型半導体領域
３５    酸化シリコン膜
１０１  凹部
２０１    凹部
２０３  窪み
２０９    酸化シリコン膜
Ｃ１    コンタクトホール
Ｇ    ゲート電極
Ｍ１    第１層配線
Ｐ１    プラグ
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ    ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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