(57)【要約】【課題】近年、ＭＯＳトランジスタのウェル（基板）に順方向バイアス電圧を印加することが注目されているが、温度変化に対して最大限の順方向バイアス電圧を得ることが難しく、そのための回路構成や占有面積も問題になってきている。【解決手段】第１導電型（ｐ＋；ｎ＋）のソース電極Ｓおよびドレイン電極Ｄとゲート電極Ｇとを有し、第２導電型（ｎ；ｐ）のウェル１０；２０に形成されてなるＭＩＳＦＥＴ１；２を備える半導体集積回路装置であって、前記ウェル１０；２０の電位Ｖｂｐ；Ｖｂｎを、前記ＭＩＳＦＥＴ１；２のソース電極Ｓおよび該ウェル１０；２０により形成されるダイオード１１；２１に対して所定電流Ｉｂｐ；Ｉｂｎを順方向に流すことにより生成する基板バイアス回路１１０；１１１〜１１３を備えるように構成する。【選択図】      図４
2004289107.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型（ｐ＋；ｎ＋）のソース電極（Ｓ）およびドレイン電極（Ｄ）とゲート電極（Ｇ）とを有し、第２導電型（ｎ；ｐ）のウェル（１０；２０）に形成されてなるＭＩＳＦＥＴ（１；２）を備える半導体集積回路装置であって、
前記ウェル（１０；２０）の電位（Ｖｂｐ；Ｖｂｎ）を、前記ＭＩＳＦＥＴ（１；２）のソース電極（Ｓ）および該ウェル（１０；２０）により形成されるダイオード（１１；２１）に対して所定電流（Ｉｂｐ；Ｉｂｎ）を順方向に流すことにより生成する基板バイアス回路（１１０，１１１〜１１３：３；４；１５１，１６１）を備えることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１０１〜１０３）を有し、
前記基板バイアス回路（１１１〜１１３）は、前記各回路ブロック（１０１〜１０３）毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、さらに、
前記各基板バイアス回路（１１１〜１１３）を、対応する前記各回路ブロック（１０１〜１０３）毎に制御する電力制御ユニット（１０５）を備えることを特徴とする半導体集積回路装置。
【請求項４】
請求項２に記載の半導体集積回路装置において、電力制御ソフトウェアモジュールはＣＰＵ（１０１）で実行され、前記各回路ブロック（１０１〜１０３）毎にそれぞれ設けられた前記基板バイアス回路（１１１〜１１３）を個別に制御することを特徴とする半導体集積回路装置。
【請求項５】
請求項４に記載の半導体集積回路装置において、前記各回路ブロック（１０１〜１０３）は、レジスタ（１１１〜１１３）を備え、前記各基板バイアス回路（１１１〜１１３）は、該レジスタ（１１１〜１１３）に格納されたデータに従って制御されることを特徴とする半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、前記各回路ブロック（１０１〜１０３）は、データバス（１０４）に接続され、前記レジスタ（１１１〜１１３）のデータは、該データバス（１０４）を介して書き込まれることを特徴とする半導体集積回路装置。
【請求項７】
請求項１に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１５０，１６０）を有し、
前記基板バイアス回路（１５１，１６１）は、前記各回路ブロック（１５０，１６０）毎にそれぞれ設けられると共に、当該回路ブロックの制御信号（ＣＳＡ，ＣＳＢ）により制御されることを特徴とする半導体集積回路装置。
【請求項８】
請求項１に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１０１〜１０３；１０１０）を有し、
前記回路ブロック（１０１０）は、複数の機能ブロック（１１１０，１１２０，１１３０，１１４０）を有し、
前記基板バイアス回路（１１１１、１１２１、１１３１、１１４１）は、前記各機能ブロック（１１１０，１１２０，１１３０，１１４０）毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。
【請求項９】
請求項１に記載の半導体集積回路装置において、
該半導体集積回路装置は標準セル部（４００）を有し、
前記基板バイアス回路（４３０−１〜４３０−ｎ）は、前記標準セル部の各行毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１に記載の半導体集積回路装置において、前記基板バイアス回路（１１０）は、第１の電源線（Ｖｓｓ；Ｖｄｄ）と前記ウェル（１０；２０）のコンタクト領域（１０ａ；２０ａ）との間に設けられた電流源（３；４）を備え、該コンタクト領域（１０ａ；２０ａ）を介して前記ダイオード（１１；２１）に前記所定電流（Ｉｂｐ；Ｉｂｎ）を流すことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０に記載の半導体集積回路装置において、前記電流源（３；４）は、前記第１の電源線（Ｖｓｓ；Ｖｄｄ）を電源として前記所定電流（Ｉｂｐ；Ｉｂｎ）を発生することを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１に記載の半導体集積回路装置において、前記電流源（３；４）は、
制御信号（Ｃｂｐ；Ｃｂｎ）がゲート電極に供給され、ソース電極が第２の電源線（Ｖｄｄ；Ｖｓｓ）に接続された前記ＭＩＳＦＥＴと同じ極性の電流源用第１ＭＩＳＦＥＴ（３２；４２）と、
ソース電極が前記第１の電源線（Ｖｓｓ；Ｖｄｄ）に接続され、ドレイン電極およびゲート電極が前記電流源用第１ＭＩＳＦＥＴ（３２；４２）のドレイン電極に接続された前記ＭＩＳＦＥＴと異なる極性の電流源用第２ＭＩＳＦＥＴ（３３；４３）と、
前記電流源用第２ＭＩＳＦＥＴ（３３；４３）に対してカレントミラー接続され、ドレインが前記コンタクト領域（１０ａ；２０ａ）に接続される電流源用第３ＭＩＳＦＥＴ（３４；４４）とを備えることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２に記載の半導体集積回路装置において、前記電流源（３；４）は、さらに、
前記制御信号（Ｃｂｐ；Ｃｂｎ）の反転信号がゲート電極に供給され、ソース電極が前記コンタクト領域（１０ａ；２０ａ）に接続され、且つ、ドレイン電極が前記第２の電源線（Ｖｄｄ；Ｖｓｓ）に接続された前記ＭＩＳＦＥＴと同じ極性の電流源用第４ＭＩＳＦＥＴ（３０；４０）を備えることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１１に記載の半導体集積回路装置において、前記電流源（３；４）は、
制御信号（Ｃｂｐ；Ｃｂｎ）がゲート電極に供給され、ソース電極が前記第１の電源線（Ｖｓｓ；Ｖｄｄ）に接続された前記ＭＩＳＦＥＴと異なる極性の電流源用第５ＭＩＳＦＥＴ（３４；４４）と、
前記制御信号（Ｃｂｐ；Ｃｂｎ）がゲート電極に供給され、ソース電極が前記コンタクト領域（１０ａ；２０ａ）に接続され、且つ、ドレイン電極が前記第２の電源線（Ｖｄｄ；Ｖｓｓ）に接続された前記ＭＩＳＦＥＴと同じ極性の電流源用第６ＭＩＳＦＥＴ（３０；４０）とを備えることを特徴とする半導体集積回路装置。
【請求項１５】
第１導電型（ｐ＋）のソース電極（Ｓ）およびドレイン電極（Ｄ）とゲート電極（Ｇ）とを有し、第２導電型（ｎ）の第１ウェル（１０）に形成されてなる第１極性（ｐ）の第１ＭＩＳＦＥＴ（１）、並びに、前記第２導電型（ｎ＋）のソース電極およびドレイン電極とゲート電極とを有し、前記第１導電型（ｐ）の第２ウェル（２０）に形成されてなる第２極性（ｎ）の第２ＭＩＳＦＥＴ（２）を備える半導体集積回路装置であって、
前記第１ウェル（１０）の電位（Ｖｂｐ）を、前記第１ＭＩＳＦＥＴ（１）のソース電極および該第１ウェルにより形成されるダイオード（１１）に対して所定電流（Ｉｂｐ）を順方向に流すことによって生成する第１基板バイアス回路（１１０；１１１〜１１３；３）と、
前記第２ウェル（２０）の電位（Ｖｂｎ）を、前記第２ＭＩＳＦＥＴ（２）のソース電極および該第２ウェルにより形成されるダイオード（２１）に対して所定電流（Ｉｂｎ）を順方向に流すことによって生成する第２基板バイアス回路（１１０；１１１〜１１３；４）とを備えることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１０１〜１０３）を有し、
前記第１および第２基板バイアス回路（３，４）は、前記各回路ブロック（１０１〜１０３）毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６に記載の半導体集積回路装置において、さらに、
前記各第１および第２基板バイアス回路（３，４）を、対応する前記各回路ブロック（１０１〜１０３）毎に制御する電力制御ユニット（１０５）を備えることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１６に記載の半導体集積回路装置において、電力制御ソフトウェアモジュールはＣＰＵ（１０１）で実行され、前記各回路ブロック（１０１〜１０３）毎にそれぞれ設けられた前記基板バイアス回路（１１１〜１１３）を個別に制御することを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８に記載の半導体集積回路装置において、前記各回路ブロック（１０１〜１０３）は、レジスタ（１１１〜１１３）を備え、前記各基板バイアス回路（１１１〜１１３）は、該レジスタ（１１１〜１１３）に格納されたデータに従って制御されることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９に記載の半導体集積回路装置において、前記各回路ブロック（１０１〜１０３）は、データバス（１０４）に接続され、前記レジスタ（１１１〜１１３）のデータは、該データバス（１０４）を介して書き込まれることを特徴とする半導体集積回路装置。
【請求項２１】
請求項１５に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１５０，１６０）を有し、
前記第１および第２基板バイアス回路（３，４）は、前記各回路ブロック（１５０，１６０）毎にそれぞれ設けられると共に、当該回路ブロックの制御信号（ＣＳＡ，ＣＳＢ）により制御されることを特徴とする半導体集積回路装置。
【請求項２２】
請求項１５に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１０１〜１０３；１０１０）を有し、
前記回路ブロック（１０１０）は、複数の機能ブロック（１１１０，１１２０，１１３０，１１４０）を有し、
前記第１および第２基板バイアス回路（３，４）は、前記各機能ブロック（１１１０，１１２０，１１３０，１１４０）毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。
【請求項２３】
請求項１５に記載の半導体集積回路装置において、
該半導体集積回路装置は標準セル部（４００）を有し、
前記第１および第２基板バイアス回路（３，４）は、前記標準セル部の各行毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。
【請求項２４】
請求項１５に記載の半導体集積回路装置において、
前記第１基板バイアス回路は、第１の電源線（Ｖｓｓ）と前記第１ウェル（１０）のコンタクト領域（１０ａ）との間に設けられた第１電流源（３）を備え、該第１ウェルのコンタクト領域（１０ａ）を介して前記第１ダイオード（１１）に前記所定電流（Ｉｂｐ）を流し、且つ、
前記第２基板バイアス回路は、第２の電源線（Ｖｄｄ）と前記第２ウェル（２０）のコンタクト領域（２０ａ）との間に設けられた第２電流源（４）を備え、該第２ウェルのコンタクト領域（２０ａ）を介して前記第２ダイオード（２１）に前記所定電流（Ｉｂｎ）を流すことを特徴とする半導体集積回路装置。
【請求項２５】
請求項２４に記載の半導体集積回路装置において、
前記第１電流源（３）は、前記第１の電源線（Ｖｓｓ）を電源として前記所定電流（Ｉｂｐ）を発生し、且つ、前記第２電流源（４）は、前記第２の電源線（Ｖｄｄ）を電源として前記所定電流（Ｉｂｎ）を発生することを特徴とする半導体集積回路装置。
【請求項２６】
請求項２５に記載の半導体集積回路装置において、
前記第１電流源（３）は、
第１制御信号（Ｃｂｐ）がゲート電極に供給され、ソース電極が前記第２の電源線（Ｖｄｄ）に接続された前記第１ＭＩＳＦＥＴと同じ極性の第１電流源用第１ＭＩＳＦＥＴ（３２）と、
ソース電極が前記第１の電源線（Ｖｓｓ）に接続され、ドレイン電極およびゲート電極が前記第１電流源用第１ＭＩＳＦＥＴ（３２）のドレイン電極に接続された前記第１ＭＩＳＦＥＴと異なる極性の第１電流源用第２ＭＩＳＦＥＴ（３３）と、
前記第１電流源用第２ＭＩＳＦＥＴ（３３）に対してカレントミラー接続され、ドレインが前記第１ウェルのコンタクト領域（１０ａ）に接続される第１電流源用第３ＭＩＳＦＥＴ（３４）とを備え、且つ、
前記第２電流源（４）は、
第２制御信号（Ｃｂｎ）がゲート電極に供給され、ソース電極が前記第１の電源線（Ｖｓｓ）に接続された前記第２ＭＩＳＦＥＴと同じ極性の第２電流源用第１ＭＩＳＦＥＴ（４２）と、
ソース電極が前記第２の電源線（Ｖｄｄ）に接続され、ドレイン電極およびゲート電極が前記第２電流源用第１ＭＩＳＦＥＴ（４２）のドレイン電極に接続された前記第２ＭＩＳＦＥＴと異なる極性の第２電流源用第２ＭＩＳＦＥＴ（４３）と、
前記第２電流源用第２ＭＩＳＦＥＴ（４３）に対してカレントミラー接続され、ドレインが前記第２ウェルのコンタクト領域（２０ａ）に接続される第２電流源用第３ＭＩＳＦＥＴ（４４）とを備えることを特徴とする半導体集積回路装置。
【請求項２７】
請求項２６に記載の半導体集積回路装置において、
前記第１電流源（３）は、さらに、
前記第１制御信号（Ｃｂｐ）の反転信号がゲート電極に供給され、ソース電極が前記第１ウェルのコンタクト領域（１０ａ）に接続され、且つ、ドレイン電極が前記第２の電源線（Ｖｄｄ）に接続された前記第１ＭＩＳＦＥＴと同じ極性の第１電流源用第４ＭＩＳＦＥＴ（３０）を備え、且つ、
前記第２電流源（４）は、さらに、
前記第２制御信号（Ｃｂｎ）の反転信号がゲート電極に供給され、ソース電極が前記第２ウェルのコンタクト領域（２０ａ）に接続され、且つ、ドレイン電極が前記第１の電源線（Ｖｓｓ）に接続された前記第２ＭＩＳＦＥＴと同じ極性の第２電流源用第４ＭＩＳＦＥＴ（４０）を備えることを特徴とする半導体集積回路装置。
【請求項２８】
請求項２５に記載の半導体集積回路装置において、
前記第１電流源（３）は、
第１制御信号（Ｃｂｐ）がゲート電極に供給され、ソース電極が前記第１の電源線（Ｖｓｓ）に接続された前記第１ＭＩＳＦＥＴと異なる極性の第１電流源用第５ＭＩＳＦＥＴ（３４）と、
前記第１制御信号（Ｃｂｐ）がゲート電極に供給され、ソース電極が前記第１ウェルのコンタクト領域（１０ａ）に接続され、且つ、ドレイン電極が前記第２の電源線（Ｖｄｄ）に接続された前記第１ＭＩＳＦＥＴと同じ極性の第１電流源用第６ＭＩＳＦＥＴ（３０）とを備え、且つ、
前記第２電流源（４）は、
第２制御信号（Ｃｂｎ）がゲート電極に供給され、ソース電極が前記第２の電源線（Ｖｄｄ）に接続された前記第２ＭＩＳＦＥＴと異なる極性の第２電流源用第５ＭＩＳＦＥＴ（４４）と、
前記第２制御信号（Ｃｂｎ）がゲート電極に供給され、ソース電極が前記第２ウェルのコンタクト領域（２０ａ）に接続され、且つ、ドレイン電極が前記第１の電源線（Ｖｓｓ）に接続された前記第２ＭＩＳＦＥＴと同じ極性の第２電流源用第６ＭＩＳＦＥＴ（４０）とを備えることを特徴とする半導体集積回路装置。
【請求項２９】
請求項１〜２８のいずれか１項に記載の半導体集積回路装置において、該半導体集積回路装置を、温度の上昇に従ってリーク電流が増大して遅延が減少する特性を示す低電圧で動作させることにより、温度に対する動作遅延の変化を一定にしたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関し、特に、低電圧で動作する高速のＭＩＳＦＥＴを備える半導体集積回路装置に関する。
【０００２】
近年、例えば、携帯電話や携帯型ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）等の携帯情報機器の普及および高機能化に伴って、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：或いは、より広くＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ））で構成した半導体集積回路装置に対しても、より一層の高速化並びに低消費電力化が望まれている。
【０００３】
従来、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路の消費電力を低減するために駆動用の電源電圧を低下させることが行われてきた。しかしながら、電源電圧の低下は動作速度の低下をきたすため、高速動作を維持しつつ低消費電力を図るには、ＭＯＳトランジスタのしきい値電圧を下げる必要があった。ところで、ＭＯＳトランジスタのしきい値電圧の低下は、ＣＭＯＳ回路におけるスイッチング動作を高速化させることになるが、サブスレッショルドリーク電流が増加して消費電力の増大を招くことにもなる。
【０００４】
そこで、近年、ＭＯＳトランジスタのウェル電圧（基板電圧：バックゲートの電圧）として順方向のバイアス電圧を印加することが注目されている。しかしながら、ウェル（基板）に対して順方向のバイアス電圧を印加するには、バイアス電圧発生回路による占有面積の増大等のさらなる問題も生じている。そこで、簡単な回路構成により適切なレベルの順方向基板（ウェル）バイアス電圧を発生することのできる基板バイアス回路を備えた半導体集積回路装置の提供が要望されている。
【０００５】
【従来の技術】
近年、ＣＭＯＳ回路を高速且つ低消費電力で駆動するために、ＭＯＳトランジスタの基板（ウェル）に順方向のバイアス電圧を印加することが注目されている。
【０００６】
具体的に、従来、アクティブ動作時には順方向基板バイアスＦＢＢを与え、且つ、スタンバイモードでは零基板バイアスＺＢＢを与えて、高速動作と低消費電力を両立した半導体集積回路装置（ＣＭＯＳチップ）が提案されている（例えば、非特許文献１参照）。
【０００７】
また、従来、ＭＯＳトランジスタに与える順方向の基板バイアス電圧を、温度上昇に対する異なる不純物濃度の拡散領域によるＰＮ接合の電流電圧特性を利用して制御することで、温度変化が生じても大きなリーク電流が流れるのを防止した半導体集積回路装置が提案されている（特許文献１参照）。
【０００８】
図１は従来の半導体集積回路装置の一例を示す回路図であり、前者（非特許文献１：”１．１Ｖ  １ＧＨｚ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｒｏｕｔｅｒ  ｗｉｔｈ  ＯＮ−Ｃｈｉｐ  Ｂｏｄｙ  Ｂｉａｓ  １５０ｎｍ  ＣＭＯＳ”）の要部構成を示すものである。図１において、参照符号２００はインバータ部（ＣＭＯＳインバータ）、２０１はｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）、２０２はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）、２０３はインピーダンス素子、そして、２０４はバイアス電圧発生回路を示している。また、参照符号Ｖｄｄは高電位電源電圧（高電位電源線）、Ｖｓｓは低電位電源電圧（低電位電源線）、そして、ＶｂｐはｐＭＯＳトランジスタ用基板バイアス電圧（ｐＭＯＳトランジスタのｎチャネル型ウェル領域（ｎウェル）に対するバイアス電圧）を示している。なお、各トランジスタにおいて、参照符号Ｇはゲート電極、Ｄはドレイン電極、そして、Ｓはソース電極を示している。また、参照符号ＩＮはインバータの入力を示し、ＯＵＴはインバータの出力を示している。
【０００９】
図１に示されるように、従来の半導体集積回路装置の一例においては、ｐＭＯＳトランジスタ２０１のｎウェル（バックゲート）に対して、インピーダンス素子２０３を介して基板バイアス電圧Ｖｂｐ（バイアス電圧発生回路２０４の出力電圧）を印加するようになっている。ここで、電源電圧Ｖｄｄは、例えば、１．１Ｖであり、また、基板バイアス電圧Ｖｂｐは、Ｖｄｄ−０．４５Ｖ（例えば、０．５５Ｖ）である。
【００１０】
すなわち、図１に示す半導体集積回路装置において、例えば、動作時にはｐＭＯＳトランジスタ２０１のｎウェルにＶｄｄ−０．４５Ｖの順方向基板バイアス電圧Ｖｂｐを印加し、また、スタンバイモードでは零基板バイアス電圧を印加（基板バイアス電圧の印加を停止）することで動作時のしきい値電圧の低下（順方向基板バイアス電圧の印加）による高速化とスタンバイモードにおける消費電力の低減を両立するようになっている。なお、インピーダンス素子２０３は、例えば、温度上昇等により過大な電流が流れるのを制限するためのものである。
【００１１】
図２は従来の半導体集積回路装置の他の例を示す回路図である。図２において、参照符号３００はインバータ部、３０１はｐＭＯＳトランジスタ、３０２はｎＭＯＳトランジスタ、３０３および３０４は電流源、そして、３０５および３０６はバイアス電圧発生回路を示している。なお、図２において、参照符号ＶｂｎはｎＭＯＳトランジスタ用基板バイアス電圧（ｎＭＯＳトランジスタのｐチャネル型基板（ｐチャネル型ウェル領域）に対するバイアス電圧）を示している。
【００１２】
図２に示されるように、従来の半導体集積回路装置の他の例においては、ｐＭＯＳトランジスタ３０１のｎチャネル型ウェル領域（ｎウェル：バックゲート）に対して、電流源３０３を介して基板バイアス電圧Ｖｂｐ（バイアス電圧発生回路３０５の出力電圧）を印加し、また、ｎＭＯＳトランジスタ３０２のｐチャネル型ウェル領域（ｐウェル：バックゲート）に対して、電流源３０４を介して基板バイアス電圧Ｖｂｎ（バイアス電圧発生回路３０６の出力電圧）を印加するようになっている。ここで、ｐＭＯＳトランジスタ用基板バイアス電圧Ｖｂｐは、高電位電源電圧Ｖｄｄよりも所定電圧だけ低い固定電圧であり、また、ｎＭＯＳトランジスタ用基板バイアス電圧Ｖｂｎは、低電位電源電圧Ｖｓｓよりも所定電圧だけ高い固定電圧である。
【００１３】
すなわち、図２に示す半導体集積回路装置においては、例えば、ＭＯＳトランジスタに与える順方向の基板バイアス電圧を、温度上昇に対するｐ−拡散領域およびｎウェルの間（ｐウェルおよびｎ＋拡散領域の間）のＰＮ接合の電流電圧特性とｐ＋拡散領域およびｎウェルの間（ｐウェルおよびｎ−拡散領域の間）のＰＮ接合の電流電圧特性とを利用して制御することにより、ラッチアップの発生をなくして温度変化が生じても大きなリーク電流が流れるのを防止するものである。
【００１４】
【非特許文献１】
Ｓ．  Ｎａｒｅｎｄｒａ  ｅｔ  ａｌ．，  ”１．１Ｖ  １ＧＨｚ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｒｏｕｔｅｒ  ｗｉｔｈ  ＯＮ−          Ｃｈｉｐ  Ｂｏｄｙ  Ｂｉａｓ  １５０ｎｍ  ＣＭＯＳ”，  ＩＳＳＣＣ  ２００２／ＳＥＳＳＩＯＮ  １６／ＨＩＧＨ  ＳＰＥＥＤ            Ｉ／Ｏ  １６．４，  ｐｐ．２７０，  ２７１，  ４６６；  Ｆｅｂｒｕａｒｙ  ５，  ２００２
【特許文献１】
特開２００１−３４５４２４号公報
【００１５】
【発明が解決しようとする課題】
上述したように、従来、ＭＯＳトランジスタの基板（ウェル）に順方向の基板バイアス電圧を与えてＣＭＯＳ回路で構成される半導体集積回路装置を高速且つ低消費電力で駆動するようにしたものが提案されている。
【００１６】
しかしながら、図１或いは図２に示す半導体集積回路装置においては、順方向の基板バイアス電圧（例えば、０．４〜０．５Ｖ程度）を発生するために所定の回路規模を有する基板電圧発生回路が必要なため、占有面積が増大するといった問題がある。さらに、順方向の基板バイアス電圧をある程度の余裕を持って設定する必要があるため、基板バイアス電圧が小さく抑えられ、トランジスタのしきい値電圧を最大限に低下させて高速動作を行うことは難しくなっている。
【００１７】
本発明は、上述した従来の半導体集積回路装置が有する課題に鑑み、簡単な回路構成により適切なレベルの順方向基板（ウェル）バイアス電圧を発生することのできる基板バイアス回路を備えた半導体集積回路装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の形態によれば、第１導電型のソース電極およびドレイン電極とゲート電極とを有し、第２導電型のウェルに形成されてなるＭＩＳＦＥＴを備える半導体集積回路装置であって、前記ウェルの電位を、前記ＭＩＳＦＥＴのソース電極および該ウェルにより形成されるダイオードに対して所定電流を順方向に流すことにより生成する基板バイアス回路を備えることを特徴とする半導体集積回路装置が提供される。
【００１９】
本発明の第２の形態によれば、第１導電型のソース電極およびドレイン電極とゲート電極とを有し、第２導電型の第１ウェルに形成されてなる第１極性の第１ＭＩＳＦＥＴ、並びに、前記第２導電型のソース電極およびドレイン電極とゲート電極とを有し、前記第１導電型の第２ウェルに形成されてなる第２極性の第２ＭＩＳＦＥＴを備える半導体集積回路装置であって、前記第１ウェルの電位を、前記第１ＭＩＳＦＥＴのソース電極および該第１ウェルにより形成されるダイオードに対して所定電流を順方向に流すことによって生成する第１基板バイアス回路と、前記第２ウェルの電位を、前記第２ＭＩＳＦＥＴのソース電極および該第２ウェルにより形成されるダイオードに対して所定電流を順方向に流すことによって生成する第２基板バイアス回路とを備えることを特徴とする半導体集積回路装置が提供される。
【００２０】
図３は本発明に係る半導体集積回路装置の原理構成を示す回路図であり、また、図４は本発明に係る半導体集積回路装置の原理構成を説明するための断面図である。ここで、図３に示す回路は、図４におけるｎＭＯＳトランジスタ（２）の部分に対応する。なお、ｐＭＯＳトランジスタ１およびｎＭＯＳトランジスタ２で構成されるインバータ（ＣＭＯＳインバータ）に関しては、図４も参照して後に詳述する。
【００２１】
図３および図４において、参照符号２はｎＭＯＳトランジスタ、４は電流源、そして、２１はダイオード（寄生ダイオード）を示している。また、図４において、参照符号２ａは導電電極、２ｂは絶縁膜、２０はｐチャネル型半導体基板（ｐチャネル型ウェル）、２０ａはｐ＋拡散領域、２０ｂ，２０ｃはｎ＋拡散領域を示している。
【００２２】
図３および図４に示されるように、ｎＭＯＳトランジスタ２は、ｐチャネル型ウェル（ｐウェル）２０に形成され、ｎ＋拡散領域（ソース電極Ｓ）２０ｂ、ｎ＋拡散領域（ドレイン電極Ｄ）２０ｃ、および、絶縁膜２ｂを介した導電電極（ゲート電極Ｇ）２ａにより構成される。ここで、従来の一般的なｐＭＯＳトランジスタ（逆基板バイアスのトランジスタ）においては、ｐ＋拡散領域（コンタクト領域）２０ａを介してｐウェル２０（ｎＭＯＳトランジスタ２のバックゲート）に対して低電位電源電圧Ｖｓｓを印加するようになっているが、本発明においては、そのコンタクト領域（ｐ＋拡散領域）２０ａに対して、電流源４を介して高電位電源電圧Ｖｄｄを与えるようになっている。なお、図３におけるダイオード２１は、ｐウェル２０とソース電極（Ｓ）２０ｂとの間に形成される。
【００２３】
本発明によれば、電流源４の出力電流（定電流）Ｉｂｎがｐウェル２０とソース電極Ｓ（ｎ＋拡散領域２０ｂ）で構成されるダイオード２１に順方向に流れることで基板バイアス電圧Ｖｂｎが生成されるようになっている。ここで、電流Ｉｂｎは、例えば、動作時にスイッチング電流を含めて回路全体を流れる電流に対し、無視し得る程度の値（例えば、回路全体を流れる電流の１／１０程度、或いは、それ以下）に設定される。
【００２４】
図５は本発明の半導体集積回路装置の原理を説明するためのダイオード特性を示す図である。
【００２５】
図５に示されるように、ダイオード（２１）の電流−電圧特性は、各温度（例えば、７５℃，２５℃および−２５℃）に対して異なっている。本発明においては、ダイオード２１に対して一定の電流源４の出力電流Ｉｂｎが流れることになるため、ｐウェル２０に対して各温度における最大限の基板バイアス電圧を与えることができる。
【００２６】
すなわち、従来、ｐウェル２０に与える順方向の基板バイアス電圧Ｖｂｎを考えた場合、例えば、半導体集積回路装置の規格値における上限の温度を考慮して（或いは、さらに所定のマージンも与えて：例えば、７５℃）設定するため、順方向基板バイアス電圧（Ｖｂｎ）のレベルを高くしてトランジスタ（ｐＭＯＳトランジスタ２）のしきい値電圧を可能な限り低くすることはできず、その結果、回路の動作速度を最大限に高速化することが困難であった。
【００２７】
これに対して、本発明の半導体集積回路装置によれば、回路の動作速度を使用される温度に応じて最大限に高速化することが可能である。また、本発明の半導体集積回路装置によれば、コンタクト領域をそのまま使用して電流源の出力をウェル（基板）に与え、ウェルとソース電極（拡散領域）により形成されるダイオ−ドを利用して基板バイアス電圧を発生するため、簡単な回路構成で占有面積も小さく抑えることができる。さらに、本発明の半導体集積回路装置によれば、順方向基板バイアス電圧を生成するための電流は、電流源により規定されることになるため、温度変化等に依存することなく消費電力（回路を流れる電流）を制御することができる。
【００２８】
【発明の実施の形態】
以下、本発明に係る半導体集積回路装置の実施例を、添付図面を参照して詳述する。
【００２９】
図６は本発明に係る半導体集積回路装置の一実施例を概念的に示す回路図であり、ＣＭＯＳインバータ部を示すものである。図６において、参照符号１はｐＭＯＳトランジスタ、２はｎＭＯＳトランジスタ、１１，１２；２１，２２はダイオード（寄生ダイオード）、そして、３，４は電流源を示している。
【００３０】
図６および前述した図４に示されるように、ｎＭＯＳトランジスタ２は、ｐウェル２０に形成され、ソース電極Ｓ（ｎ＋拡散領域２０ｂ）、ドレイン電極Ｄ（ｎ＋拡散領域２０ｃ）、および、絶縁膜２ｂを介したゲート電極Ｇ（導電電極２ａ）により構成される。同様に、ｐＭＯＳトランジスタ２は、ｎチャネル型ウェル（ｎウェル）１０に形成され、ソース電極Ｓ（ｐ＋拡散領域）１０ｂ、ドレイン電極Ｄ（ｐ＋拡散領域）１０ｃ、および、絶縁膜１ｂを介したゲート電極Ｇ（導電電極）１ａ）により構成される。
【００３１】
ｎＭＯＳトランジスタ２において、コンタクト領域（ｐ＋拡散領域）２０ａには高電位電源電圧Ｖｄｄに繋がれた電流源４が接続され、ｐウェル２０とソース電極Ｓ（ｎ＋拡散領域２０ｂ）とで構成されるダイオード２１に対して順方向の電流Ｉｂｎを流すようになっている。この電流Ｉｂｎが流されるダイオード２１によりｐウェル２０には、所定の順方向基板バイアス電圧Ｖｂｎが発生する。ここで、図５を参照して前述したように、基板バイアス電圧Ｖｂｎは、動作温度に応じて最適なレベルに変化するため、すなわち、動作温度が高ければ（例えば、７５℃のとき）、基板バイアス電圧Ｖｂｎは小さくなってトランジスタのしきい値電圧は高く設定され、また、動作温度が低ければ（例えば、−２５℃のとき）、基板バイアス電圧Ｖｂｎは大きくなってトランジスタのしきい値電圧は低く設定され、低いしきい値電圧のトランジスタによる回路の高速動作が十分に発揮されることになる。
【００３２】
また、ｐＭＯＳトランジスタ１において、コンタクト領域（ｎ＋拡散領域）１０ａには低電位電源電圧Ｖｓｓに繋がれた電流源３が接続され、ｎウェル１０とソース電極Ｓ（ｐ＋拡散領域１０ｂ）とで構成されるダイオード１１に対して順方向の電流Ｉｂｐを流すようになっている。この電流Ｉｂｐが流されるダイオード１１によりｎウェル１０には、所定の順方向基板バイアス電圧Ｖｂｐが発生する。ここで、上述したｎＭＯＳトランジスタ２における基板バイアス電圧Ｖｂｎと同様に、ｐＭＯＳトランジスタ１における基板バイアス電圧Ｖｂｐも動作温度に応じて最適なレベルに変化するため、すなわち、動作温度が高ければ基板バイアス電圧Ｖｂｐは大きくなってトランジスタのしきい値電圧は高く設定され、また、動作温度が低ければ（例えば、−２５℃のとき）、基板バイアス電圧Ｖｂｐは小さくなってトランジスタのしきい値電圧は低く設定され、低いしきい値電圧のトランジスタによる回路の高速動作が十分に発揮されることになる。
【００３３】
図７は図６に示す半導体集積回路装置の一構成例を示す回路図であり、基板バイアス回路１１０（電流源３，４）の一例を示すものである。
【００３４】
図７に示されるように、電流源４は、インバータ４１、ｎＭＯＳトランジスタ４０，４２およびｐＭＯＳトランジスタ４３，４４を備えて構成されている。そして、制御信号Ｃｂｎが高レベル『Ｈ』のときに、ｎＭＯＳトランジスタ４２がオンしてｐＭＯＳトランジスタ４３に電流が流れ、さらに、ｐＭＯＳトランジスタ４３とカレントミラー接続されたｐＭＯＳトランジスタ４４に電流Ｉｂｎが流れるようになっている。すなわち、制御信号Ｃｂｎが高レベル『Ｈ』のとき、高電位電源線（Ｖｄｄ）からｐＭＯＳトランジスタ４４、ｐウェル２０（Ｖｂｎ）およびダイオード２１を介して低電位電源線（Ｖｓｓ：ｎＭＯＳトランジスタ２のソース電極）に電流Ｉｂｎが流れるようになっている。ここで、制御信号Ｃｂｎが高レベル『Ｈ』のとき、ｎＭＯＳトランジスタ４０のゲートには、インバータ４１により反転された低レベル『Ｌ』の制御信号Ｃｂｎが供給されるため、ｎＭＯＳトランジスタ４０はオフする。
【００３５】
なお、制御信号Ｃｂｎが低レベル『Ｌ』のときは、ｎＭＯＳトランジスタ４２がオフしてｎＭＯＳトランジスタ４０がオンするため、ｎＭＯＳトランジスタ２のバックゲート（ｐウェル２０）には低電位電源電圧Ｖｓｓが印加されることになる。
【００３６】
また、電流源３は、インバータ３１、ｐＭＯＳトランジスタ３０，３２およびｎＭＯＳトランジスタ３３，３４を備えて構成されている。そして、制御信号Ｃｂｐが低レベル『Ｌ』のときに、ｐＭＯＳトランジスタ３２がオンしてｎＭＯＳトランジスタ３３に電流が流れ、さらに、ｎＭＯＳトランジスタ３３とカレントミラー接続されたｎＭＯＳトランジスタ３４に電流Ｉｂｐが流れるようになっている。すなわち、制御信号Ｃｂｐが低レベル『Ｌ』のとき、高電位電源線（Ｖｄｄ：ｐＭＯＳトランジスタ１のソース電極）からダイオード１１、ｎウェル１０（Ｖｂｐ）およびｎＭＯＳトランジスタ３４を介して低電位電源線（Ｖｓｓ）に電流Ｉｂｐが流れるようになっている。ここで、制御信号Ｃｂｐが低レベル『Ｌ』のとき、ｐＭＯＳトランジスタ３０のゲートには、インバータ３１により反転された高レベル『Ｈ』の制御信号Ｃｂｐが供給されるため、ｐＭＯＳトランジスタ３０はオフする。
【００３７】
なお、制御信号Ｃｂｐが高レベル『Ｈ』のときは、ｐＭＯＳトランジスタ３２がオフしてｐＭＯＳトランジスタ３０がオンするため、ｐＭＯＳトランジスタ１のバックゲート（ｎウェル１０）には高電位電源電圧Ｖｄｄが印加されることになる。
【００３８】
図８は図６に示す半導体集積回路装置の他の構成例を示す回路図であり、基板バイアス回路１１０（電流源３，４）の他の例を示すものである。
【００３９】
すなわち、図８と図７との比較から明らかなように、本構成例において、電流源４は、ｎＭＯＳトランジスタ４０およびｐＭＯＳトランジスタ４４を備え、制御信号Ｃｂｎが低レベル『Ｌ』のときに、ｎＭＯＳトランジスタ４０がオフしてｐＭＯＳトランジスタ４４がオンし、このｐＭＯＳトランジスタ４４に電流Ｉｂｎが流れるようになっている。なお、制御信号Ｃｂｎが高レベル『Ｈ』のときは、ｎＭＯＳトランジスタ４０がオンするため、ｎＭＯＳトランジスタ２のバックゲート（ｐウェル２０）には低電位電源電圧Ｖｓｓが印加されることになる。
【００４０】
また、電流源３は、ｎＭＯＳトランジスタ３４およびｐＭＯＳトランジスタ３０を備え、制御信号Ｃｂｐが高レベル『Ｈ』のときに、ｐＭＯＳトランジスタ３０がオフしてｎＭＯＳトランジスタ３４がオンし、このｎＭＯＳトランジスタ３４に電流Ｉｂｐが流れるようになっている。なお、制御信号Ｃｂｐが低レベル『Ｌ』のときは、ｐＭＯＳトランジスタ３０がオンするため、ｐＭＯＳトランジスタ１のバックゲート（ｎウェル１０）には高電位電源電圧Ｖｄｄが印加されることになる。
【００４１】
このように、図８に示す基板バイアス回路１１０（電流源３，４）は、図７に示す基板バイアス回路よりも電流源３，４の安定性は多少劣るものの、図７の基板バイアス回路からｎＭＯＳトランジスタ３３，４２、ｐＭＯＳトランジスタ３２，４３、および、インバータ３１，４１を省略して回路構成を簡略化することができるようになっている。なお、図８に示す各電流源３，４における制御信号Ｃｂｐ，Ｃｂｎの論理レベルと回路動作の関係は、図７に示す各電流源３，４における制御信号Ｃｂｐ，Ｃｂｎの論理レベルと回路動作の関係とは逆になっている。
【００４２】
上述したように、図７或いは図８の回路において、基板バイアス電圧ＶｂｎおよびＶｂｐの発生は、制御信号ＣｂｎおよびＣｂｐのレベルに応じて制御される。ここで、制御信号Ｃｂｎ，Ｃｂｐは、例えば、それぞれ１ビットの信号として構成することができる。また、基板バイアス回路１１０は、後述するように、例えば、回路ブロックや機能回路毎に設ければよく、その回路構成も単純で占有面積の小さいものとして構成することができる。さらに、回路構成も図７或いは図８の回路に限定されることなく様々に変更することができるのはいうまでもない。
【００４３】
図９は本発明に係る半導体集積回路装置におけるインバータ部のレイアウトパターンの一例を示す図であり、図１０は図９のインバータ部を複数有する半導体集積回路装置の一例を概略的に示す図である。
【００４４】
図４並びに図６〜図９に示されるように、ｎＭＯＳトランジスタ２のｐウェル２０（コンタクト領域；ｐ＋拡散領域２０ａ）にはバイアス電圧Ｖｂｎが印加され、また、ｐＭＯＳトランジスタ１のｎウェル１０（コンタクト領域；ｎ＋拡散領域１０ａ）にはバイアス電圧Ｖｂｐが印加されることになるが、これらのバイアス電圧ＶｂｎおよびＶｂｐは、例えば、第１層目の金属配線Ｍ１２，Ｍ１３およびＭ１１，Ｍ１４を介して基板バイアス回路１１０に接続される。ここで、高電位電源線（Ｖｄｄ）および低電位電源線（Ｖｓｓ）は、例えば、第２層目の金属配線Ｍ２１およびＭ２２により共通接続されている。
【００４５】
また、図９および図１０に示されるように、各回路ブロックにおいては、例えば、複数のインバータ部（ＣＭＯＳパターン）１２０、ＮＡＮＤ部１２１、エクスクルーシブＯＲ（ＥＯＲ）１２２部等のゲートが規則的に配列され、基板バイアス回路１１０からのバイアス電圧（Ｖｂｎ，Ｖｂｐ）を各ゲート１２０，１２１，１２２等に供給するようになっている。
【００４６】
図１１は図１０に示す半導体集積回路装置の変形例を概略的に示す図である。
【００４７】
図１１と図１０との比較から明らかなように、本変形例においては、論理ゲート（インバータ部１２０、ＮＡＮＤ部１２１、ＥＯＲ部１２２等）に対する各バイアス電圧（Ｖｂｎ１，Ｖｂｎ２，Ｖｂｎ３，…；Ｖｂｐ１，Ｖｂｐ２，Ｖｂｐ３，…）を基板バイアス回路１１０から独立に出力するようになっている。すなわち、図１０の半導体集積回路装置では、基板バイアス回路１１０から１組のバイアス電圧Ｖｂｎ，Ｖｂｐだけが出力されていたのに対して、図１１に示す変形例では、基板バイアス回路１１０から複数組のバイアス電圧Ｖｂｎ１，Ｖｂｐ１；Ｖｂｎ２，Ｖｂｐ２；Ｖｂｎ３，Ｖｂｐ３；…が出力され、よりきめ細かな制御が可能となっている。
【００４８】
図１２は図９のインバータ部を複数有する半導体集積回路装置の他の例を概略的に示す図であり、図１３は図１２に示す半導体集積回路装置の一変形例を概略的に示す図であり、そして、図１４は図１２に示す半導体集積回路装置の他の変形例を概略的に示す図である。図１２〜図１４に示す各半導体集積回路装置は、各論理ゲート（各ＣＭＯＳ回路）を構成する行（ロウ）方向に配列されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタに着目したバイアス電圧の制御を示している。ここで、ＣＭＯＳ回路は、通常、同じ導電型（ｐチャネル型、或いは、ｎチャネル型）のトランジスタが行方向に整列され、且つ、図１４の実施例を除き、２つのＣＭＯＳ回路の同じ導電型のトランジスタが列（コラム）方向に隣接するようにして形成されている。すなわち、ＣＭＯＳ構成の半導体集積回路装置において、列方向に隣接する２つのＣＭＯＳ回路における同じ導電型のウェル領域（ｎウェル、或いは、ｐウェル）は一緒に形成されており、この各導電型のウェル領域に対して、それぞれバイアス電圧を印加するようになっている。
【００４９】
図１２に示す半導体集積回路装置は、前述した図１０および図１１に示す半導体集積回路装置を別の視点から描いたものであり、半導体集積回路装置を構成する標準セル部４００に対して１つの基板バイアス回路１１０を設け、標準セル部４００のｐウェル領域およびｎウェル領域に対して、基板バイアス回路１１０からそれぞれバイアス電圧ＶｂｐおよびＶｂｎを印加するようになっている。
【００５０】
図１３に示す半導体集積回路装置は、標準セル部４００を複数の（２つの）グループ４０１，４０２に分割し、各セルグループ４０１，４０２に対してそれぞれ基板バイアス回路４１１，４１２；４２１，４２２を設けるようになっている。ここで、図１３に示す半導体集積回路装置では、各セルグループ４０１，４０２に対して、ｐウェル領域用の基板バイアス回路４１１，４２１およびｎウェル領域用の基板バイアス回路４１２，４２２を設け、それぞれ制御回路４１０からの制御信号ＣＳｐａ，ＣＳｐｂおよびＣＳｎａ，ＣＳｎｂにより基板バイアス電圧Ｖｂｐａ，ＶｂｐｂおよびＶｂｎａ，Ｖｂｎｂを制御するようになっている。
【００５１】
図１４に示す半導体集積回路装置では、異なる導電型のトランジスタが隣接しており、この場合には、隣接した領域でもそれぞれ独立して基板バイアス電圧を制御することができる。そして、標準セル部４００の各行毎に基板バイアス回路４３０−１〜４３０−ｎを設け，それぞれ制御回路４１０からの制御信号ＣＳ−１〜ＣＳ−ｎにより基板バイアス電圧Ｖｂｐ−１，Ｖｂｎ−１〜Ｖｂｐ−ｎ〜Ｖｂｎ−ｎを制御するようになっている。
【００５２】
このように、標準セル部および基板バイアス回路（並びに、制御回路）の配置は、必要に応じて様々に変形することができる。なお、基板バイアス回路の構成は、例えば、図７および図８に示す回路をそのまま適用することができる。
【００５３】
図１５は本発明が適用された半導体集積回路装置の一例の全体構成を示すブロック図である。図１５において、参照符号１００は半導体集積回路装置（ワンチップＩＣ）、１０１〜１０３は各回路ブロックを示し、１０１はＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、１０２はＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）および１０３は論理回路・メモリ回路等の他の回路ブロック、１０４はバス、１０５は電力制御ユニット、そして、１１１〜１１３は基板バイアス回路を示している。
【００５４】
図１５に示されるように、各回路ブロック１０１〜１０３は、バス１０４を介して接続され、互いに様々なデータおよび信号を遣り取りするようになっている。各回路ブロック１０１〜１０３には、それぞれ電力制御ユニット１０５からの制御信号により制御される基板バイアス回路１１１〜１１３を備え、半導体集積回路装置１００の動作状態に応じて、必要な回路ブロックの基板バイアス回路だけ活性化するようになっている。ここで、各基板バイアス回路１１１〜１１３は、図７を参照して説明したような回路構成とすることができ、電力制御ユニット１０５から供給される制御信号の高レベル『Ｈ』か低レベル『Ｌ』か（”１”か”０”か：１ビットの制御信号）により制御することが可能である。
【００５５】
すなわち、各回路ブロック１０１〜１０３毎に簡単な回路構成で小型の基板バイアス回路１１１〜１１３を設け、動作状態に応じて各基板バイアス回路１１１〜１１３の動作をそれぞれ１ビットの制御信号により制御することでより一層の低消費電力化を図ることができる。
【００５６】
図１６は図１５に示す半導体集積回路装置の断面を概略的に示す図である。
【００５７】
図１６に示されるように、図１５に示す複数の回路ブロック１０１〜１０３を有する半導体集積回路装置（ワンチップＩＣ）１００は、例えば、トリプルウェル構造として構成され、各回路ブロック（ＣＰＵ１０１、ＤＳＰ１０２および論理回路・メモリ回路１０３等）は、それぞれ電気的に絶縁されるようになっている。これにより、各回路ブロック１０１〜１０３毎に設けた基板バイアス回路１１１〜１１３で独立して対応する回路ブロックの動作を制御するようになっている。
【００５８】
図１７は本発明が適用された半導体集積回路装置の他の例の全体構成を示すブロック図である。
【００５９】
図１７に示されるように、ＣＰＵ１０１は、レジスタ１３１および基板バイアス回路１１１を備える。基板バイアス回路１１１は、レジスタ１３１に格納されたデータに従って制御される。同様に、ＤＳＰ１０２は、レジスタ１３２、および、該レジスタ１３２に格納されたデータに従って制御される基板バイアス回路１１２を備え、また、論理回路・メモリ回路１０３は、レジスタ１３３、および、該レジスタ１３３に格納されたデータに従って制御される基板バイアス回路１１３を備える。ここで、ソフトウェアモジュールとして構成された電力制御動作は、ＣＰＵ１０１で実行される。すなわち、ソフトウェアモジュールは、ＣＰＵ１０１のキャッシュメモリまたは外部のメモリに記憶される。レジスタ１１２および１１３は、データバス１０４に接続され、該各レジスタ１１２，１１３のデータは、ＣＰＵ１０１からデータバス１０４を介して書き込まれる。
【００６０】
この例によれば、電力管理機構（消費電力制御）は容易に変更することができ、そのため、電力管理は、ワンチップＩＣ１００の構成や動作するアプリケーションに従って簡単にカスタマイズすることができる。
【００６１】
図１８は本発明が適用された半導体集積回路装置の他の例における一部構成を示すブロック図であり、例えば、ＣＰＵ１０１０（図１５のＣＰＵ１０１に相当）を示すものである。
【００６２】
図１８に示されるように、ＣＰＵ１０１０は、複数の機能ブロック１１１０〜１１４０を備えて構成され、これら各機能ブロック１１１０〜１１４０を備えて構成され、これら各機能ブロック１１１０〜１１４０に対してそれぞれ基板バイアス回路１１１１〜１１４１を設けるようになっている。すなわち、メモリブロック１１１０に対してはメモリブロック用基板バイアス回路１１１１を設け、レジスタブロック１１２０および１１３０に対してはそれぞれレジスタブロック用基板バイアス回路１１２１および１１３１を設け、そして、演算器ブロック１１４０に対しては演算器ブロック用基板バイアス回路１１４１を設けるようになっている。なお、各基板バイアス回路１１１１〜１１４１は、制御回路１０４０からの各機能ブロック用の制御信号によりそれぞれ対応する機能ブロック１１１０〜１１４０における基板バイアス電圧（Ｖｂｐ，Ｖｂｎ）を制御するようになっている。
【００６３】
このように、基板バイアス電圧（Ｖｂｐ，Ｖｂｎ）の制御は、図１５に示すようなＣＰＵ１０１やＤＳＰ１０２といった回路ブロック単位ではなく、このような回路ブロック（例えば、ＣＰＵ）におけるより細かな機能ブロックを対象として制御することもできる。
【００６４】
図１９は本発明が適用された半導体集積回路装置のさらに他の構成を概略的に示すブロック図であり、ゲーティドクロック回路と組み合わせた場合の回路の一例を概略的に示すものである。
【００６５】
図１９に示されるように、半導体集積回路装置は、回路ブロック１５０の回路Ａ（１５３）および回路ブロック１６０の回路Ｂ（１６３）に対して制御信号ＣＳＡおよびＣＳＢとクロック信号ＣＬＫとの論理出力をクロックとしてそれぞれ供給するようになっている。すなわち、例えば、回路ブロック１５０におけるフリップフロップ１５２のクロック入力には、制御信号ＣＳＡとクロック信号ＣＬＫの論理積をとるＡＮＤゲート１７１の出力信号が供給され、また、回路ブロック１６０におけるフリップフロップ１６２のクロック入力には、制御信号ＣＳＢとクロック信号ＣＬＫの論理積をとるＡＮＤゲート１７２の出力信号が供給されている。さらに、回路ブロック１５０には、制御信号ＣＳＡにより制御される基板バイアス回路１５１が設けられ、また、回路ブロック１６０には、制御信号ＣＳＢにより制御される基板バイアス回路１６１が設けられている。
【００６６】
すなわち、回路ブロック１５０，１６０に対してそれぞれ基板バイアス回路１５１，１６１を設け、その基板バイアス回路１５１，１６１の制御信号としてゲーティドクロック回路用の制御信号ＣＳＡ，ＣＳＢをそのまま利用するようになっている。これにより、回路ブロック１５０，１６０がそれぞれ動作が必要でない時には、制御信号ＣＳＡ，ＣＳＢによりフリップフロップ１５２，１６２に入力されるクロックを止めてＡＣ電力を削減する一方、基板バイアス回路１５１，１６１により基板バイアスを制御してリーク電力を削減できる効果がある。
【００６７】
ところで、従来、低電圧におけるＣＭＯＳ回路では、温度が上昇すると遅延が減少することが知られている。具体的に、Ｋ．  Ｋａｎｄａ  ｅｔ  ａｌ．，  ”Ｄｅｓｉｇｎ  Ｉｍｐａｃｔ  ｏｆ  Ｐｏｓｉｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｄｅｐｅｎｄｅｎｃｅ  ｏｎ  Ｄｒａｉｎ  Ｃｕｒｒｅｎｔ  ｉｎ  Ｓｕｂ−１−Ｖ  ＣＭＯＳ  ＶＬＳＩ”，  ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．  ３６，  Ｎｏ．  １０，  ｐｐ．１５５９−１５６４，  Ｏｃｔｏｂｅｒ  ２００１  には、ＺＴＣ（Ｚｅｒｏ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ）ポイントよりも低い電源電圧（例えば、０．５Ｖ：０．７Ｖ以下の低電圧）でＣＭＯＳ回路を動作させたとき、それまでの高い電源電圧（例えば、３．３Ｖ）での動作とは異なり、温度の上昇に従って遅延が減少することが報告されている。
【００６８】
図２０はトランジスタの遅延時間の温度依存性を説明するための図であり、図２０（ａ）はダイオードを流れる電流Ｉｂとそれにより発生する電圧Ｖｆとの関係を示し、また、図２０（ｂ）は本発明を低電圧（例えば、０．７Ｖ以下）で動作するＣＭＯＳ回路に適用した場合を概念的に示すものである。
【００６９】
本発明に係る半導体集積回路装置においては、例えば、図２０（ａ）に示されるように（或いは、図５を参照して説明したように）、ダイオードを流れる電流Ｉｂ（すなわち、図６および図７におけるダイオード２１を流れる基板バイアス電流Ｉｂｎ）を一定にしたとき、温度上昇に従って発生する電圧Ｖｆ（基板バイアス電圧Ｖｂｎ）の値は小さくなる。
【００７０】
そのため、図２０（ｂ）に示されるように、温度上昇に従ってトランジスタのしきい値電圧Ｖｔｈは大きくなる。従って、本発明を、例えば、０．７Ｖ以下の低電圧で動作するＣＭＯＳ回路に対して適用すると、上述した論文（”Ｄｅｓｉｇｎ  Ｉｍｐａｃｔ  ｏｆ  Ｐｏｓｉｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｄｅｐｅｎｄｅｎｃｅ  ｏｎ  Ｄｒａｉｎ  Ｃｕｒｒｅｎｔ  ｉｎ  Ｓｕｂ−１−Ｖ  ＣＭＯＳ  ＶＬＳＩ”）にも示された低電圧動作のＣＭＯＳ回路における温度の上昇に従って遅延が減少する特性が打ち消され（定性的に相殺され）、回路動作速度の遅延（Ｄｅｌａｙ）を温度変化に依らず一定にすることが可能になる。
【００７１】
図２１〜図２４は本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図である。
【００７２】
図２１は３２ビットＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ａｎｄ  Ｌｏｇｉｃ  Ｕｎｉｔ）を２７℃で駆動したとき、基板バイアス回路を動作させた場合（ＡＬＵ０１／ＡＣＴ）と基板バイアス回路を停止させた場合（ＡＬＵ０１／ＳＴＢ）の電源電圧（Ｖｄｄ）に対する遅延時間の変化を測定した図である。
【００７３】
図２１から明らかなように、電源電圧Ｖｄｄが０．４０Ｖ〜１．００Ｖの全ての範囲において、基板バイアス回路を動作させない場合よりも動作させた場合の方が遅延時間の低減が可能なことが分かる。
【００７４】
図２２は３２ビットＡＬＵを各電源電圧Ｖｄｄ（Ｖｄｄ＝０．３５，０．４０，０．５０，０．６０，０．７０，０．８０，０．９０，１．００Ｖ）で温度Ｔを変化させて駆動したときの遅延時間の変化を測定した図であり、図２２（ａ）は基板バイアス回路を動作させた場合（ＡＬＵ０１／アクティブ）を示し、図２２（ｂ）は基板バイアス回路を停止させた場合（ＡＬＵ０１／スタンバイ）を示すものである。
【００７５】
図２２（ａ）と図２２（ｂ）との比較から明らかなように、各電源電圧Ｖｄｄおよび各温度ＴＥＭＰにおいて、基板バイアス回路を動作させない場合よりも動作させた場合の方が遅延時間の低減が可能であるが、特に、電源電圧Ｖｄｄが低い程且つ動作温度ＴＥＭＰが低い程、遅延時間低減の効果が顕著なことが分かる。
【００７６】
図２３は３２ビットＡＬＵを各温度（７０℃，２７℃および−２５℃）で電源電圧Ｖｄｄを変化させて駆動したときの高速化割合（率）ＳＰの変化を示すものである。ここで、高速化割合ＳＰは、ＳＰ＝（１−ＡＣＴ／ＳＴＢ）×１００［％］として求められる。なお、ＡＣＴは基板バイアス回路を動作させた場合の遅延時間を示し、また、ＳＴＢは基板バイアス回路を動作させない場合の遅延時間を示している。
【００７７】
図２４はｐＭＯＳトランジスタのｎウェル（１０）において、制御信号Ｃｂｐによる基板バイアス電圧の発生と、それによるｎウェルの電圧レベルの変化をシミュレートしたものである。
【００７８】
図２４から明らかなように、例えば、図４に示すｎウェル１０の電圧レベルは、タイミングＰ０において制御信号Ｃｂｐが変化（低レベル『Ｌ』から高レベル『Ｈ』へ変化：図７参照）すると直ちに下降し、タイミングＰ１において順方向バイアス電圧が印加された所定の電圧（Ｖｂｎ）になることが分かる。なお、制御信号Ｃｂｐが高レベル『Ｈ』から低レベル『Ｌ』へ変化すると、図７を参照して説明したｎＭＯＳトランジスタ４２がオフしてｎＭＯＳトランジスタ４０がオンすることにより、ｎウェル１０の電圧レベルは再び元の電圧（Ｖｓｓ）に直ちに戻ることになる。すなわち、例えば、図７に示されるように、基板バイアス回路１１０（電流源３）は、制御信号Ｃｂｐ（例えば、１ビットの信号）の変化に応じて直ちに動作することが可能である。
【００７９】
【発明の効果】
以上、詳述したように、本発明によれば、簡単な回路構成により適切なレベルの順方向基板（ウェル）バイアス電圧を発生することのできる基板バイアス回路を備えた半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体集積回路装置の一例を示す回路図である。
【図２】従来の半導体集積回路装置の他の例を示す回路図である。
【図３】本発明に係る半導体集積回路装置の原理構成を示す回路図である。
【図４】本発明に係る半導体集積回路装置の原理構成を説明するための断面図である。
【図５】本発明の半導体集積回路装置の原理を説明するためのダイオード特性を示す図である。
【図６】本発明に係る半導体集積回路装置の一実施例を概念的に示す回路図である。
【図７】図６に示す半導体集積回路装置の一構成例を示す回路図である。
【図８】図６に示す半導体集積回路装置の他の構成例を示す回路図である。
【図９】本発明に係る半導体集積回路装置におけるインバータ部のレイアウトパターンの一例を示す図である。
【図１０】図９のインバータ部を複数有する半導体集積回路装置の一例を概略的に示す図である。
【図１１】図１０に示す半導体集積回路装置の変形例を概略的に示す図である。
【図１２】図９のインバータ部を複数有する半導体集積回路装置の他の例を概略的に示す図である。
【図１３】図１２に示す半導体集積回路装置の一変形例を概略的に示す図である。
【図１４】図１２に示す半導体集積回路装置の他の変形例を概略的に示す図である。
【図１５】本発明が適用された半導体集積回路装置の一例の全体構成を示すブロック図である。
【図１６】図１５に示す半導体集積回路装置の断面を概略的に示す図である。
【図１７】本発明が適用された半導体集積回路装置の他の例の全体構成を示すブロック図である。
【図１８】本発明が適用された半導体集積回路装置の他の例における一部構成を示すブロック図である。
【図１９】本発明が適用された半導体集積回路装置のさらに他の構成を概略的に示すブロック図である。
【図２０】トランジスタの遅延時間の温度依存性を説明するための図である。
【図２１】本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図（その１）である。
【図２２】本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図（その２）である。
【図２３】本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図（その３）である。
【図２４】本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図（その４）である。
【符号の説明】
１…ｐＭＯＳトランジスタ
２…ｎＭＯＳトランジスタ
３，４…電流源
１００…半導体集積回路装置
１０１…ＣＰＵ
１０２…ＤＳＰ
１０３…論理回路・メモリ等
１０４…バス
１０５…電力制御ユニット
１１０；１１１〜１１３；４１１，４１２，４２１，４２２；４３０−１〜４３０−ｎ；１１１１，１１２１，１１３１，１１４１；１５１，１６１…基板バイアス回路
１２０，２００，３００…インバータ部（ＣＭＯＳインバータ）
１３１，１３２，１３３…レジスタ
Ｇ…ゲート電極
Ｄ…ドレイン電極
Ｓ…ソース電極
Ｖｂｎ…ｐＭＯＳトランジスタ用基板バイアス電圧
Ｖｂｐ…ｎＭＯＳトランジスタ用基板バイアス電圧
Ｖｄｄ…高電位電源電圧（高電位電源線）
Ｖｓｓ…低電位電源電圧（低電位電源線）
【図１】
2004289107.tif 000003
【図２】
2004289107.tif 000004
【図３】
2004289107.tif 000005
【図４】
2004289107.tif 000006
【図５】
2004289107.tif 000007
【図６】
2004289107.tif 000008
【図７】
2004289107.tif 000009
【図８】
2004289107.tif 000010
【図９】
2004289107.tif 000011
【図１０】
2004289107.tif 000012
【図１１】
2004289107.tif 000013
【図１２】
2004289107.tif 000014
【図１３】
2004289107.tif 000015
【図１４】
2004289107.tif 000016
【図１５】
2004289107.tif 000017
【図１６】
2004289107.tif 000018
【図１７】
2004289107.tif 000019
【図１８】
2004289107.tif 000020
【図１９】
2004289107.tif 000021
【図２０】
2004289107.tif 000022
【図２１】
2004289107.tif 000023
【図２２】
2004289107.tif 000024
【図２３】
2004289107.tif 000025
【図２４】
2004289107.tif 000026