(57)【要約】【課題】アンテナ効果を防止しつつ、効率よく配線を行なうことができる半導体回路設計方法、およびその半導体回路設計方法を適用して製造された半導体集積回路を提供する。【解決手段】隣接する２つの回路ブロック１＿１，１＿４のうちのダイオードセル１＿１０が置かれている側の回路ブロック１＿１において、それら回路ブロック１＿１，１＿４に跨る全ての配線パターンに対して、それぞれの配線パターンにつながる階層ブロックピン１＿５が最上位の配線層１＿１３になるように優先的に配線する。【選択図】        図２
2004266108.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがトランジスタと配線とを含む複数の回路ブロックの階層化レイアウト設計を行なう半導体回路設計方法において、
隣接する２つの回路ブロックに跨る配線を共有する該２つの回路ブロックのうちの一方の回路ブロック内において、該配線とサブストレートとの間にダイオードを配置するとともに、該配線を、該一方の回路ブロックで配線に使われる最上位の配線層でもう一方の回路ブロックに接続することを特徴とする半導体回路設計方法。
【請求項２】
１つのチップ内に、トランジスタと配線とを含む回路ブロックが複数組み込まれた半導体集積回路において、
隣接する２つの回路ブロックに跨る配線を共有する該２つの回路ブロックのうちの一方の回路ブロック内の、該配線とサブストレートとの間にダイオードが配置されるとともに、該配線が、該一方の回路ブロックで配線に使われる最上位の配線層でもう一方の回路ブロックに接続された配線であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の回路ブロックの階層化レイアウト設計を行なう半導体回路設計方法、および、１つのチップ内に複数の回路ブロックが組み込まれた半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路が作り込まれた半導体チップの製造にあたっては、配線層や絶縁層を堆積させ、エッチングにより所定のパターンに形成するというプロセスが多用され、エッチングの１つの典型としてプラズマエッチングが多用されている。ここで、配線層をプラズマエッチングによりエッチングして所定のパターンの配線を形成しようとしたとき、そのエッチングを行なうときの最上位にある配線パターンに電荷が与えられる。その配線パターンがトランジスタのゲートにつながっていて、かつリークの経路が存在しない場合に、その与えられた電荷によって生じる異常電圧によりトランジスタのゲート絶縁膜が破壊されることがある。この現象は「アンテナ効果」と称されている。
【０００３】
近年では、ＬＳＩ製造プロセスの微細化にともない、トランジスタのゲート絶縁膜が薄くなって絶縁破壊耐圧が低下し、アンテナ効果が発生しやすい傾向にある。
【０００４】
図３は、配線パターンへの電荷蓄積の説明である。
【０００５】
図３（ａ）は、最下位の配線層（メタル１）を製膜した後のプラズマエッチングの様子を示している。
【０００６】
トランジスタ１０のゲート１１に接続されている配線パターンには電荷が蓄積し、トランジスタ２０のドレイン２２に接続されている配線パターンには、ドレイン２２からの電荷のリークがあるため電荷は蓄積されない。
【０００７】
図３（ｂ）は、メタル１の上層の配線層（メタル２）を製膜した後のプラズマエッチングの様子を示している。このとき、メタル１の配線パターンに一旦蓄積された電荷は、メタル２のエッチングまでの間にかなり時間も経過しており、またその間に他のプロセスが介在しているため、既に電荷は抜けている。
【０００８】
ただし、メタル２のエッチング時には、図３（ａ）のメタル１のエッチングのときと同様、トランジスタ１０のゲート１１にのみ接続された配線パターンには電荷が蓄積される。また、トランジスタ２０のドレイン２２に接続された配線パターンには、ドレイン２２からの電荷のリークにより電荷は蓄積しない。
【０００９】
図３（ｃ）は、メタル３の製膜後のプラズマエッチングの様子を示している。ここでは、メタル３が最上層の配線であるとする。このときは、一方でトランジスタ１０のゲート１１に接続される配線パターンは、もう一方では、トランジスタ２０のドレイン２２に接続されており、メタル３に与えられた電荷はドレイン側から直ぐにリークし、過大な電荷蓄積は発生しない。
【００１０】
すなわち、この図３から分かるように、配線パターン形成の途中段階ではトランジスタのゲートのみに接続されている配線パターンが存在し、その配線パターンに電荷が過大に蓄積されるとゲートが絶縁破壊されるというアンテナ効果が発生することになる。
【００１１】
配線パターンへの電荷の蓄積は、プラズマエッチングが行なわれている時点における最上位の配線パターンの長さや幅など面積に依存し、面積が広過ぎる（長さが長過ぎる）と、過大な電荷が蓄積されてアンテナ効果が発生することになる。
【００１２】
このアンテナ効果は、既に広く知られた現象であり、コンピュータ等で構成される自動配置配線システムでは、アンテナ効果の発生を防止すべく、一本の配線パターンの一層あたりの配線の面積が所定の面積を越えないよう計算されている。
【００１３】
ところが、近年のＬＳＩの益々の大面積化、搭載される回路規模の拡大に伴い、半導体回路の配置配線設計では、設計時の処理時間、使用メモリが増大し、またタイミング調整等の後戻り工数の増大により、半導体回路全体を一度に設計することが困難になっている。そのため半導体回路全体を複数の回路ブロックに分け、階層化レイアウト設計等の手法が用いられるようになっている。
【００１４】
このとき、１つの回路ブロック内では、アンテナ効果が発生しないよう配置配線ツールが作用するが、これは、あくまでもその１つの回路ブロック内に関してであって、２つの回路ブロックに跨って延びる配線パターンについては、配置配線ツールの計算の及ぶところではなく、したがって、２つの回路ブロックに跨って延びる配線パターンについては、図３を参照して説明したように、製造の途中でトランジスタのゲートのみに接続され、かつアンテナ効果を発生する可能性のある長さ又は面積の配線パターンが形成される可能性がある。
【００１５】
一旦この可能性を見過ごしてＬＳＩの製造に入るとアンテナ効果による不良が続出し、設計にまで遡ってやり直す必要を生じ、大損失につながるおそれがある。
【００１６】
これを解決するために、２つの回路ブロックに跨って延びる配線パターンについては、それら２つの回路ブロックの境界で必ず最上位の配線層を用いて形成する技術が提案されている（特許文献１参照）。
【００１７】
上述したように、各回路ブロック内では、配線パターンの面積や長さはアンテナ効果を生じないよう設計されており、最上位の配線層における配線パターンの場合は、図３（ｃ）に示すようにトランジスタのドレインに接続されたパスが存在し、したがって上記の特許文献１の提案を忠実に守る限りアンテナ効果の発生は防止されることになる。
【００１８】
しかしながら、回路ブロックに跨る配線パターンは回路ブロックどうしの境界で必ず最上位の配線層を用いるという制約はかなり大きな制約であり、例えば配線層として設計上６層（メタル６）まで使用するときは必ず６層（メタル６）目で回路ブロックに跨る配線パターンを形成する必要を生じることになる。
【００１９】
そこで、２つの回路ブロックに跨る配線パターンは、２つの回路ブロックの境界では何層目の配線であってもよく、各回路ブロック内では、その２つの回路ブロックに跨る配線パターンが最初にトランジスタに接続される前に、一旦、それら２つの回路ブロックで配線に使われている最上位の配線層を、又は他の回路ブロックで更に上位の配線層が使われているのであれば、２つの回路ブロックで使われている最上位の配線層よりも上位の配線層を経由するように配線される技術が提案されている（特許文献２参照）。この技術によれば、アンテナ効果を防止しつつ、回路ブロックに跨る配線パターンの制約を緩めることができる。
【００２０】
【特許文献１】
特開２００２−２９９４４９号公報
【特許文献２】
特願２００１−３６４６１９号公報
【００２１】
【発明が解決しようとする課題】
しかし、上記特許文献２に提案された技術では、２つの回路ブロックで配線に使われている最上位又はそれより上位の配線層を経由するように配線するものであるため、最下層から最上層又はそれより上位の配線層までにおける配線を接続するためのスタックビアを配置する必要がある。このようなスタックビアは、配線を行なう上で障害となるため、効率よく配線を行なうことは困難であるという問題がある。
【００２２】
本発明は、上記事情に鑑み、アンテナ効果を防止しつつ、効率よく配線を行なうことができる半導体回路設計方法、およびその半導体回路設計方法を適用して製造された半導体集積回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成する本発明の半導体回路設計方法は、それぞれがトランジスタと配線とを含む複数の回路ブロックの階層化レイアウト設計を行なう半導体回路設計方法において、
隣接する２つの回路ブロックに跨る配線を共有するそれら２つの回路ブロックのうちの一方の回路ブロック内において、その配線とサブストレートとの間にダイオードを配置するとともに、その配線を、その一方の回路ブロックで配線に使われる最上位の配線層でもう一方の回路ブロックに接続することを特徴とする。
【００２４】
本発明の半導体回路設計方法は、隣接する２つの回路ブロックに跨る配線を共有する２つの回路ブロックのうちの一方の回路ブロック内にダイオードを置いて、その回路ブロックで配線に使われる最上位の配線層でもう一方の回路ブロックに配線を接続する方法である。ここで、上記ダイオードは、前述した図３に示すトランジスタのドレインの役割を担うものであり、このため、このダイオードを置いた回路ブロックにおいてエッチングにより発生する電荷はそのダイオードを経由して放電される。従って、アンテナ効果によるトランジスタのゲート絶縁膜の破壊が防止される。また、ダイオードが配置されていない回路ブロックにおいては、配置配線ツールにより、アンテナ効果の発生の防止が保証される範囲内で配線することができる。従って、ダイオードが配置されていない回路ブロックにおける配線レイアウトの自由度が高まる。さらに、特許文献１に提案された技術と比較し、最上位の配線層を必ず用いるというような制約もなく、特許文献２に提案された技術と比較し、スタックビアも少なくて済む。従って、アンテナ効果を防止しつつ、効率よく配線を行なうことができる。
【００２５】
また、上記目的を達成する本発明の半導体集積回路は、１つのチップ内に、トランジスタと配線とを含む回路ブロックが複数組み込まれた半導体集積回路において、
隣接する２つの回路ブロックに跨る配線を共有するそれら２つの回路ブロックのうちの一方の回路ブロック内の、その配線とサブストレートとの間にダイオードが配置されるとともに、その配線が、その一方の回路ブロックで配線に使われる最上位の配線層でもう一方の回路ブロックに接続された配線であることを特徴とする。
【００２６】
本発明の半導体集積回路は、上記本発明の半導体回路設計方法を適用して製造されたものであるため、アンテナ効果に起因する劣化が防止され且つ配線効率もよい。従って、信頼性の高い半導体集積回路を市場に提供することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２８】
図１は、本発明の半導体回路設計方法の一実施形態を適用して製造された半導体集積回路の模式図である。
【００２９】
図１に示す半導体集積回路１は、複数の回路ブロック（ここでは回路ブロック１＿１〜回路ブロック１＿４の４つの回路ブロック）から構成されている。各回路ブロック１＿１〜１＿４それぞれの内部の配線は、配置配線ツールによりアンテナ効果の発生が防止されるよう設計されている。ここで、隣接する２つの回路ブロックに跨る配線パターンについて説明する。
【００３０】
図２は、２つの回路ブロックに跨る配線パターンの一例を示す図である。
【００３１】
図２には、下階層の回路ブロック１＿１およびトップ階層の回路ブロック１＿４双方の構造が示されている。また、図２の中央の縦の破線は、回路ブロック１＿１と回路ブロック１＿４の階層境界線を示しており、この階層境界線で左右の回路ブロック１＿１，１＿４が隣接している。また、これら回路ブロック１＿１，１＿４が隣接する、階層境界線を含む位置に階層ブロックピン１＿５が示されている。
【００３２】
回路ブロック１＿１には、図示しないサブストレート内に作り込まれたダイオードセル１＿１０と、メタル１（Ｍ１）の配線層１＿１１と、メタル２（Ｍ２）の配線層１＿１２と、メタル３（Ｍ３）の配線層１＿１３（本発明にいう最上位の配線層の一例に相当）とが備えられている。
【００３３】
一方、回路ブロック１＿４には、トランジスタ１＿４０と、メタル１（Ｍ１）の配線層１＿４１と、メタル２（Ｍ２）の配線層１＿４２と、メタル３（Ｍ３）の配線層１＿４３と、メタル４（Ｍ４）の配線層１＿４４とが備えられている。
【００３４】
ここでの配線パターンは、その一端でダイオードセル１＿１０に接続され、もう一方の端でトランジスタ１＿４０のゲート１＿４０ａに接続されている。
【００３５】
本発明の半導体回路設計方法の一実施形態は、隣接する２つの回路ブロック１＿１，１＿４に跨る配線パターンを共有する２つの回路ブロック１＿１，１＿４のうちの回路ブロック１＿１内において、配線パターンと図示しないサブストレートとの間にダイオードセル１＿１０を配置するとともに、配線パターンを、回路ブロック１＿１で配線に使われる最上位の配線層１＿１３で回路ブロック１＿４に接続する方法である。即ち、２つの回路ブロック１＿１，１＿４のうちのダイオードセル１＿１０が置かれている側の回路ブロック１＿１において、それら回路ブロック１＿１，１＿４に跨る全ての配線パターンに対して、それぞれの配線パターンにつながる階層ブロックピン１＿５が最上位の配線層になるように優先的に配線する。具体的には、回路ブロック１＿１，１＿４に跨る配線パターンの階層ブロックピン１＿５はメタル３の配線層１＿１３であるため、その配線パターンはその回路ブロック１＿１内ではメタル３の配線層１＿１３以下（３層以下）の配線層で配線する。このような処理を行なうことにより、ダイオードセル１＿１０を配置した回路ブロック１＿１においてエッチングにより発生する電荷はそのダイオードセル１＿１０を経由して放電される。ここでメタル配線層からみた、サブストレートに対するダイオードは逆方向に接続されていることが望ましい。そうすることにより実使用時に当該配線はサブストレートから電気的に分離される。エッチングの際には、ダイオードに加わる電位は逆方向電圧よりはるかに高くなるため、電荷をリークするには問題がない。
【００３６】
また、２つの回路ブロック１＿１，１＿４に跨る配線パターンの、ダイオードセル１＿１０が配置されていない回路ブロック１＿４側は、回路ブロック１＿４の構造を意識せずに配線することができる。即ち、この回路ブロック１＿４において、階層ブロックピン１＿５の配線層と同じか、あるいはそれ以下の配線層で配線した場合は、階層ブロックピン１＿５の配線層が最上位の配線層になるため、配置配線ツールにより、アンテナ効果の発生によるゲートの絶縁破壊を回避することができる。また、この回路ブロック１＿４では、階層ブロックピン１＿５の配線層を越える配線層（図２に示すメタル４の配線層１＿４４）で配線した場合であっても、ここでは、配置配線ツールにより回路ブロック１＿４内でアンテナ効果の発生の防止が保証される。このため、回路ブロック１＿４における配線レイアウトの自由度が高まる。このように、回路ブロック１＿１と回路ブロック１＿４のそれぞれでアンテナ効果の発生の防止が保証される。また、それぞれの階層ブロックをマージした後の隣接する２つの回路ブロック１＿１，１＿４に跨る全ての配線について、アンテナ効果の発生の防止が保証される。さらに、特許文献１に提案された技術と比較し、最上位の配線層を必ず用いるというような制約もなく、特許文献２に提案された技術と比較し、スタックビアも少なくて済む。従って、アンテナ効果を防止しつつ、効率よく配線を行なうことができる。
【００３７】
【発明の効果】
以上説明したように、本発明の半導体回路設計方法によれば、アンテナ効果を防止しつつ、効率よく配線を行なうことができる。また、本発明の半導体集積回路は、上記本発明の半導体回路設計方法を適用して製造されたものであるため、アンテナ効果に起因する劣化が防止され且つ配線効率もよい。従って、信頼性の高い半導体集積回路を市場に提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体回路設計方法の一実施形態を適用して製造された半導体集積回路の模式図である。
【図２】２つの回路ブロックに跨る配線パターンの一例を示す図である。
【図３】配線パターンへの電荷蓄積の説明である。
【符号の説明】
１  半導体集積回路
１＿１，１＿２，１＿３，１＿４  回路ブロック
１＿５  階層ブロックピン
１＿１０  ダイオードセル
１＿１１，１＿１２，１＿１３，１＿４１，１＿４２，１＿４３，１＿４４  配線層
１＿４０  トランジスタ
１＿４０ａ  ゲート
【図１】
2004266108.tif 000003
【図２】
2004266108.tif 000004
【図３】
2004266108.tif 000005