(57)【要約】【課題】漏れ電流損失を防止するＭＯＳキャパシターを有するＤＲＡＭセル及びその製造方法を提供する。【解決手段】ＤＲＡＭセルは、プレートノード電極、ストレージノード電極１１４、絶縁体薄膜１１０，１１１からなるＭＯＳキャパシター４と、活性領域の上部面に形成されたゲート絶縁膜１１０及びゲート電極１１２、ソース／ドレーン１１８を含むセルトランジスター３と、を含む。ＭＯＳキャパシター４及びセルトランジスター３が形成された構造物には層間絶縁膜１２０を有し、コンタクト電極１２６は、セルトランジスター３のソース／ドレーン１１８またはＭＯＳキャパシター４のストレージノード電極１１４を連結する。配線１２８は、コンタクト電極１２２，１２４を通じてドレーンとストレージノード電極１１４を連結する。ビットライン１３０は、コンタクト電極１２６を通じてソースを連結する。【選択図】図４
2004200688.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスター及びキャパシターを有するＤＲＡＭセルにおいて、
ロー（ｒｏｗ）アドレスにより駆動するワードラインと、
コラム（ｃｏｌｕｍｎ）アドレスにより駆動するビットラインと、
前記ビットラインにソースが連結して前記ワードラインにゲート電極が連結するセルトランジスターと、
前記セルトランジスターのドレーンにストレージノード電極が連結して半導体基板の活性領域に形成されたプレートノード電極と、前記ストレージノード電極とプレートノード電極間の絶縁体薄膜を有するＭＯＳキャパシターと、を備えることを特徴とするＭＯＳキャパシターを有するＤＲＡＭセル。
【請求項２】
前記ストレージノード電極は、前記活性領域のトレンチを通じてＴ字状構造を持つことを特徴とする請求項１に記載のＭＯＳキャパシターを有するＤＲＡＭセル。
【請求項３】
前記プレートノード電極には、電源電圧が供給される電源ラインが連結することを特徴とする請求項１に記載のＭＯＳキャパシターを有するＤＲＡＭセル。
【請求項４】
セルトランジスター及びキャパシターを有するＤＲＡＭセルにおいて、
半導体基板の活性領域と、
前記活性領域の一部であるプレートノード電極と、前記活性領域のトレンチを通じてＴ字状構造を有するストレージノード電極と、前記プレートノード電極及びストレージノード電極間の絶縁体薄膜からなるＭＯＳキャパシターと、
前記活性領域の上部面に形成されたゲート絶縁膜及びゲート電極と、前記活性領域内に形成されたソース／ドレーンを含むセルトランジスターと、
前記ＭＯＳキャパシター及びセルトランジスターが形成された構造物に蒸着された層間絶縁膜と、
前期層間絶縁膜のコンタクトホールを通じて前記セルトランジスターのソース／ドレーンまたは前記ＭＯＳキャパシターのストレージノード電極が連結したコンタクト電極と、
前記コンタクト電極を通じて前記ドレーンと前記ストレージノード電極が連結する配線と、
前記コンタクト電極を通じて前記ソースが連結したビットラインを備えることを特徴とするＭＯＳキャパシターを有するＤＲＡＭセル。
【請求項５】
前記ＭＯＳキャパシターは前記トレンチの下部を絶縁物質で満たす充填膜をさらに含むことを特徴とする請求項４に記載のＭＯＳキャパシターを有するＤＲＡＭセル。
【請求項６】
前記プレートノード電極には、前記層間絶縁膜の他のコンタクト電極を通じて電源電圧が供給される電源ラインが連結したことを特徴とする請求項４に記載のＭＯＳキャパシターを有するＤＲＡＭセル。
【請求項７】
前記ＭＯＳキャパシターのトレンチは、少なくとも一つ以上つながる屈曲したトレンチであることを特徴とする請求項４に記載のＭＯＳキャパシターを有するＤＲＡＭセル。
【請求項８】
前記ＭＯＳキャパシターのストレージノード電極と前記セルトランジスターのゲート電極は、その側壁にサイドウェルスペーサーをさらに備えることを特徴とする請求項４に記載のＭＯＳキャパシターを有するＤＲＡＭセル。
【請求項９】
セルトランジスター及びキャパシターを有するＤＲＡＭセルの製造方法において、
半導体基板の活性領域の一部にトレンチを形成する段階と、
前記活性領域に不純物を注入する段階と、
前記トレンチが形成された基板の全面に絶縁体薄膜を形成すると共に、ゲート絶縁膜を形成する段階と、
前記結果物にトレンチが埋め込まれるよう導電膜を蒸着し、これをパターニングして前記Ｔ字状構造を有するストレージノード電極を形成すると共に、前記セルトランジスターのゲート電極を形成する段階と、
前記結果物に不純物を注入して前記セルトランジスターのソース／ドレーンを形成する段階と、
前記結果物の全面に層間絶縁膜を形成して前記層間絶縁膜にコンタクトホールを形成した後、前記コンタクトホールに導電膜を埋め込んで前記セルトランジスターのソース／ドレーンまたは前記ＭＯＳキャパシターのストレージノード電極が連結したコンタクト電極を形成する段階と、
前記層間絶縁膜の上部に導電膜を蒸着してこれをパターニングし、前記コンタクト電極を通じて前記ドレーンと前記ストレージノード電極が連結する配線と前記ソースが連結したビットラインを形成する段階と、を含むことを特徴とするＭＯＳキャパシターを有するＤＲＡＭセルの製造方法。
【請求項１０】
前記ＭＯＳキャパシターのトレンチは、少なくとも一つ以上つながる屈曲したトレンチで形成することを特徴とする請求項９に記載のＭＯＳキャパシターを有するＤＲＡＭセル製造方法。
【請求項１１】
前記活性領域に不純物を注入する前に、前記トレンチの下部を絶縁物質で満たす充填膜をさらに形成することを特徴とする請求項９に記載のＭＯＳキャパシターを有するＤＲＡＭセルの製造方法。
【請求項１２】
前記充填膜は、前記ＭＯＳキャパシターのストレージノード領域のトレンチに形成されたり、または前記半導体基板の素子分離領域のトレンチに形成されることを特徴とする請求項１１に記載のＭＯＳキャパシターを有するＤＲＡＭセルの製造方法。
【請求項１３】
前記ＭＯＳキャパシターのストレージノード領域のトレンチに形成される充填膜は、トレンチの上部面または一定部分まで埋め込まれることを特徴とする請求項１２に記載のＭＯＳキャパシターを有するＤＲＡＭセルの製造方法。
【請求項１４】
前記セルトランジスターのソース／ドレーンを形成する前に、前記ＭＯＳキャパシターのストレージノード電極と前記セルトランジスターのゲート電極の側壁にサイドウェルスペーサーをさらに形成することを特徴とする請求項９に記載のＭＯＳキャパシターを有するＤＲＡＭセルの製造方法。
【請求項１５】
前記層間絶縁膜の上部に導電膜を蒸着してこれをパターニングする際、前記層間絶縁膜の他のコンタクト電極を通じて前記プレートノード電極に電源電圧が供給される電源ラインを形成することを特徴とする請求項９に記載のＭＯＳキャパシターを有するＤＲＡＭセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭセル及びその製造方法に関するもので、特に、少ない容量のメモリを必要とするＣＤ−Ｒ／Ｗやゲーム機器などの電子機器に適合したＭＯＳキャパシターを有するＤＲＡＭセル及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、メモリ装置はデータを格納しおいて必要とする時に取り出して見ることができる装置を指し、主に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を中心とする半導体メモリから、マグネチックディスク、光ディスクなどの多様な種類がある。このなかでも半導体メモリは小型であり高い信頼度を持っていて、安価で製造が可能である長所を持っているだけでなく、相対的に高速動作が可能である長所がある。そのため、コンピュータの内部に位置するメインメモリやマイクロ・プロセッサ内の内蔵メモリ、キャッシュメモリ形態で広く使われている。
【０００３】
ＤＲＡＭの単位セルは、ローアドレスにより駆動するワードラインと、コラムアドレスにより駆動するビットラインと、ビットラインにドレーンが連結してワードラインにゲートが連結するセルトランジスターと、セルトランジスターのソースに連結したキャパシターで構成される。
【０００４】
このようなＤＲＡＭセルの読み取り／書き込みは次の通り動作する。任意のワードラインがアクティブになれば、該当ワードラインに連結したセルトランジスターがターンオンし、セルトランジスターのドレーンを通じてビットラインの電圧が印加しながら、キャパシターのストレージノード電極に電荷が蓄積される。この時、ビットラインに印加される電圧は、０VまたはＶｄｄ（駆動電圧）が供給される。そしてキャパシターのプレートノード電極には一定の電源電圧が供給されるが、総じて駆動電圧（Ｖｄｄ）の半分程度である。
【０００５】
一方、ＤＲＡＭセルでＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）キャパシターを使用する場合、一般的な積層型キャパシターに比べてロジック工程（ｌｏｇｉｃ  ｐｒｏｃｅｓｓ）をそのまま使用できる長所がある。
【０００６】
図１は従来技術に係るＭＯＳキャパシターを有するＤＲＡＭセル構造を示した垂直断面図である。図１を参照すれば、ＤＲＡＭセルの垂直断面構造は、半導体基板１０と、ウェル（ｗｅｌｌ）１２と、素子分離膜１４と、基板の全面に蒸着されたゲート絶縁膜１６と、ゲート絶縁膜１６の上部に各々形成されたセルトランジスター３のゲート電極１８及びＭＯＳキャパシター４のプレートノード電極２０と、基板内に形成されたセルトランジスター３のソース／ドレーン２４と、層間絶縁膜２６のコンタクト電極２８を通じてソース／ドレーン２４と連結したビットライン３０で構成されている。
【０００７】
図１において、ＭＯＳキャパシター４のストレージノード電極は、プレートノード電極２０の下部に位置したウェル１２領域であり、これら電極間の絶縁体膜はゲート絶縁膜１６である。そしてセルトランジスター３のゲート電極１８はワードラインとして使われる。
【０００８】
このような構成を有するＤＲＡＭセルは、信号を伝えるセルトランジスター３のソースに連結するＭＯＳキャパシター４のストレージノードのウェル１２に格納される。しかし、ＭＯＳキャパシターを有するＤＲＡＭセルは、積層型キャパシターに比べてロジック工程をそのまま使用できる長所にもかかわらず、ストレージノードに使われるウェル１２にデータが格納されるので、漏れ電流がたくさん流れ、リフレッシュ時間（ｒｅｆｒｅｓｈ  ｔｉｍｅ）が短くなる問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このような従来技術の問題点を解決するための本発明の目的は、ＭＯＳキャパシターを使用するＤＲＡＭセルにおいてプレートノード電極を基板の活性領域とし、ストレージノード電極をＴ字状の導電パターンに使用することによって、ＭＯＳキャパシター容量を増加させストレージノード電極を活性領域にて使用する場合に現れる漏れ電流損失を防止できるＭＯＳキャパシターを有するＤＲＡＭセルを提供することにある。
【００１０】
本発明の他の目的は、ＭＯＳキャパシターのプレートノード電極を基板の活性領域とし、基板内にトレンチにＴ字状ストレージノード電極を形成することによって、ＭＯＳキャパシター容量を増加させながらストレージノード電極を活性領域にて使用する場合に現れる漏れ電流損失を防止できるＭＯＳキャパシターを有するＤＲＡＭセルの製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
前述の目的を達成するために、本発明のＭＯＳキャパシターを有するＤＲＡＭセルは、セルトランジスター及びキャパシターを有するＤＲＡＭセルにおいて、ロー（ｒｏｗ）アドレスにより駆動するワードラインと、コラム（ｃｏｌｕｍｎ）アドレスにより駆動するビットラインと、前記ビットラインにソースが連結して前記ワードラインにゲート電極が連結するセルトランジスターと、前記セルトランジスターのドレーンにストレージノード電極が連結して半導体基板の活性領域に形成されたプレートノード電極と、前記ストレージノード電極とプレートノード電極間の絶縁体薄膜を有するＭＯＳキャパシターと、を備えることを特徴とする。
【００１２】
ここで、前記ストレージノード電極は、前記活性領域のトレンチを通じてＴ字状構造を持つことが良い。
【００１３】
また、前記プレートノード電極には、電源電圧が供給される電源ラインが連結することが好ましい。
【００１４】
本発明の他の目的を達成するために、本発明のＭＯＳキャパシターを有するＤＲＡＭセルは、セルトランジスター及びキャパシターを有するＤＲＡＭセルにおいて、半導体基板の活性領域と、前記活性領域の一部であるプレートノード電極と、前記活性領域のトレンチを通じてＴ字状構造を有するストレージノード電極と、前記プレートノード電極及びストレージノード電極間の絶縁体薄膜からなるＭＯＳキャパシターと、前記活性領域の上部面に形成されたゲート絶縁膜及びゲート電極と、前記活性領域内に形成されたソース／ドレーンを含むセルトランジスターと、前記ＭＯＳキャパシター及びセルトランジスターが形成された構造物に蒸着された層間絶縁膜と、前期層間絶縁膜のコンタクトホールを通じて前記セルトランジスターのソース／ドレーンまたは前記ＭＯＳキャパシターのストレージノード電極が連結したコンタクト電極と、前記コンタクト電極を通じて前記ドレーンと前記ストレージノード電極が連結する配線と、前記コンタクト電極を通じて前記ソースが連結したビットラインを備えることを特徴とする。
【００１５】
ここで、前記ＭＯＳキャパシターは前記トレンチの下部を絶縁物質で満たす充填膜をさらに含むことが良い。
【００１６】
また、前記プレートノード電極には、前記層間絶縁膜の他のコンタクト電極を通じて電源電圧が供給される電源ラインが連結したことが良い。
【００１７】
さらに、前記ＭＯＳキャパシターのトレンチは、少なくとも一つ以上つながる屈曲したトレンチであることが好ましい。
【００１８】
さらに、前記ＭＯＳキャパシターのストレージノード電極と前記セルトランジスターのゲート電極は、その側壁にサイドウェルスペーサーをさらに備えることが好ましい。
【００１９】
また、本発明の他の目的を達成するために、ＭＯＳキャパシターを有するＤＲＡＭセルの製造方法は、セルトランジスター及びキャパシターを有するＤＲＡＭセルの製造方法において、半導体基板の活性領域の一部にトレンチを形成する段階と、前記活性領域に不純物を注入する段階と、前記トレンチが形成された基板の全面に絶縁体薄膜を形成すると共に、ゲート絶縁膜を形成する段階と、前記結果物にトレンチが埋め込まれるよう導電膜を蒸着し、これをパターニングして前記Ｔ字状構造を有するストレージノード電極を形成すると共に、前記セルトランジスターのゲート電極を形成する段階と、前記結果物に不純物を注入して前記セルトランジスターのソース／ドレーンを形成する段階と、前記結果物の全面に層間絶縁膜を形成して前記層間絶縁膜にコンタクトホールを形成した後、前記コンタクトホールに導電膜を埋め込んで前記セルトランジスターのソース／ドレーンまたは前記ＭＯＳキャパシターのストレージノード電極が連結したコンタクト電極を形成する段階と、前記層間絶縁膜の上部に導電膜を蒸着してこれをパターニングし、前記コンタクト電極を通じて前記ドレーンと前記ストレージノード電極が連結する配線と前記ソースが連結したビットラインを形成する段階と、を含むことを特徴とする。
【００２０】
ここで、前記ＭＯＳキャパシターのトレンチは、少なくとも一つ以上つながる屈曲したトレンチで形成することが良い。
【００２１】
また、前記活性領域に不純物を注入する前に、前記トレンチの下部を絶縁物質で満たす充填膜をさらに形成することが良い。
【００２２】
さらに、前記充填膜は、前記ＭＯＳキャパシターのストレージノード領域のトレンチに形成されたり、または前記半導体基板の素子分離領域のトレンチに形成されることが好ましい。
【００２３】
さらに、前記ＭＯＳキャパシターのストレージノード領域のトレンチに形成される充填膜は、トレンチの上部面または一定部分まで埋め込まれることが好ましい。
【００２４】
またさらに、前記セルトランジスターのソース／ドレーンを形成する前に、前記ＭＯＳキャパシターのストレージノード電極と前記セルトランジスターのゲート電極の側壁にサイドウェルスペーサーをさらに形成することが好ましい。
【００２５】
またさらに、前記層間絶縁膜の上部に導電膜を蒸着してこれをパターニングする際、前記層間絶縁膜の他のコンタクト電極を通じて前記プレートノード電極に電源電圧が供給される電源ラインを形成することが好ましい。
【発明の効果】
【００２６】
本発明は、ＭＯＳキャパシターを使用するＤＲＡＭセルで電源が供給されるプレートノード電極を寄生抵抗及び容量の大きい基板の活性領域、すなわちウェルとして使用するので、信号の速度を向上させることができる。
【００２７】
そして、本発明は、ＭＯＳキャパシターのストレージノード電極を活性領域上部の導電膜にて使用することによって、従来のＤＲＡＭセルでストレージノード電極を活性領域にて使用する場合に現れる漏れ電流損失を防止でき、セルの読み取り／書き込み時間を短縮できる。
【００２８】
また、本発明は、ＭＯＳキャパシター領域にトレンチを形成してＴ字状構造のストレージノード電極を製造することにより、ＭＯＳキャパシター容量を増加させることができる。
【００２９】
また、本発明は、ロジックプロセスをそのまま使用することができ、工程時間が短縮できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を実施するための最良の形態（以下、実施例という）について図面を参照して説明する。
【００３１】
図２は本発明に係るＭＯＳキャパシターを有するＤＲＡＭセルのレイアウト図である。図２を参照すれば、本発明のＤＲＡＭセルレイアウトはローアドレスにより駆動するワードライン（ゲート電極）１１２と、コラムアドレスにより駆動するビットライン１３０と、ビットライン１１３にソース１１８が連結してワードラインにゲート電極１１２が連結するセルトランジスターを具備する。そしてセルトランジスターのドレーン１１８にストレージノード電極１１４が連結する。その上、本発明のＤＲＡＭセルにおいて、半導体基板の活性領域のウェル１０２が、電源電圧が供給されるプレートノード電極に使われてＭＯＳキャパシターを構成するようになる。本発明においてはウェル１０２のプレートノード電極にコンタクト電極１３２を通じて電源電圧が供給される電源ライン１３４が連結する。
【００３２】
前記レイアウト図で図面符号１２２、１２４、１２６はコンタクト電極を示すものである。そして、図面符号１１はＭＯＳキャパシターのトレンチ形成時、トレンチの下部に充填される膜を除去する際に使われるマスク領域を示すものである。
【００３３】
本発明のＤＲＡＭセルにおいて、ＭＯＳキャパシターは電源電圧が供給されるプレートノード電極をウェルに使用して信号電荷が蓄積されるストレージノード電極１１４を活性領域上部の導電膜として使用することによって、ストレージノード電極を活性領域とする時より読み取り／書き込み動作時、基板に流れる漏れ電流損失がなくなってデータのアクセス時間が短くなる。
【００３４】
図３は図２でＡ−Ａ'線に沿った垂直断面図で、図４は図２でＢ−Ｂ'線に沿った垂直断面図である。
【００３５】
これらの図面を参照すれば、本発明のＤＲＡＭセルは、半導体基板１００の活性領域のウェル１０２と、活性領域１０２のトレンチ１０６を通じてＴ字状構造を有するストレージノード電極１１４と、プレートノード電極及びストレージノード電極１１４間の絶縁体薄膜１１０、１１１からなるＭＯＳキャパシター４が形成されている。そして活性領域の上部面にゲート絶縁膜１１０及びゲート電極１１２が形成されていて、活性領域内にソース／ドレーン１１８が形成されたセルトランジスター３を備えている。
【００３６】
また、ＭＯＳキャパシター４及びセルトランジスター３が形成された構造物には、層間絶縁膜１２０が蒸着されており、層間絶縁膜１２０のコンタクトホールを通じてセルトランジスター３のソース／ドレーン１１８またはＭＯＳキャパシター４のストレージノード電極１１４が連結したコンタクト電極１２２、１２４、１２６と、コンタクト電極１２２、１２４を通じてドレーンとストレージノード電極１１４が連結する配線１２８が形成されて、他のコンタクト電極１２６を通じてソースが連結したビットライン１３０が形成される。
【００３７】
本発明のＤＲＡＭセルにおいて、ＭＯＳキャパシター４にはトレンチ１０６の下部を絶縁物質で満たす充填膜１０８がさらに形成されているが、この時トレンチにだけ充填膜１０８を残すために図２のマスク１１を利用する。またＭＯＳキャパシター４のストレージノード電極１１４とセルトランジスター３のゲート電極１１２の側壁には、各々絶縁物質からなるサイドウェルスペーサー１１６が形成されて構造物の側面を絶縁させる。
【００３８】
図４に示すように、本発明のＭＯＳキャパシター４のストレージノード電極１１４は下部膜が埋め込まれるトレンチが少なくとも一つ以上つながる屈曲したトレンチで構成されていて、平面上に形成される積層型ＭＯＳキャパシターに比べて高容量のキャパシタンスを確保することができる。
【００３９】
前述のような構造を有する本発明のＤＲＡＭセルは、書き込み動作時、ビットライン１３０にデータ信号が供給されると、ワードラインのゲート電極１１２にハイレバルの電圧が供給され、セルトランジスター３がオンになる。セルトランジスター３のドレーン１１８を通じて信号電荷がＭＯＳキャパシターのストレージノード電極１１４に蓄積される。
【００４０】
これと反対に、読み取り動作時、ワードラインのゲート電極１１２にハイレバルの電圧が供給され、セルトランジスター３がオンになれば、ストレージノード電極１１４に蓄積された信号を伝えるドレーンにおいてソースを通じてビットライン１３０に伝えられる。
【００４１】
図５ａから図５ｉは本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセルの製造工程を順に示す工程図である。本実施例はＭＯＳキャパシターの製造工程を中心としてＤＲＡＭセルの製造工程を説明する。
【００４２】
まず、図５ａに示すように、半導体基板１００としてシリコン基板にパッド酸化膜１０３ａ及びハードマスク膜１０３ｂを順に積層し、その上にＭＯＳキャパシタートレンチ領域を定義するフォトレジストパターン１０５を形成する。
【００４３】
そして、前記フォトレジストパターン１０５を利用したドライエッチング工程として、ハードマスク膜１０３ｂ及びパッド酸化膜１０３ａをパターニングしながら所定の深さまで基板１００をエッチングし、図５ｂのようなトレンチ１０６を形成する。そして、前記フォトレジストパターン１０５とハードマスク膜１０３ｂ及びパッド酸化膜１０３ａを除去する。この時、本発明に係るＭＯＳキャパシターのトレンチ１０６は少なくとも一つ以上つながる屈曲したトレンチで形成されてキャパシター容量を増加させることができる。
【００４４】
続いて、図５ｃに示すように、前記結果物に充填膜（ｇａｐ−ｆｉｌｌ  ｌａｙｅｒ）１０８としてＨＬＤ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｌｏｗ Ｐｒｅｓｓｕｒｅ  Ｄｉｅｌｅｃｔｒｉｃ）膜を蒸着し、これを平坦化してトレンチ１０６を絶縁物質で埋め込む。このようなＭＯＳキャパシターのトレンチ及び充填膜１０８の製造工程時、ＤＲＡＭセルの素子分離膜、例えばシャロートレンチ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ）素子分離膜の製造工程も共に進行することができる。
【００４５】
続いて、前記半導体基板１００内に不純物注入工程、例えばｐ−ウェル工程を進行し、基板内にセルの活性領域でありながらＭＯＳキャパシターのプレートノード電極に使われるウェル１０２を形成する。そして、前記ウェル内にｎ−チャンネル工程、スレッショルド電圧の調節などを進行して基板内に追加に不純物イオンを注入する。
【００４６】
一方、前記ＭＯＳキャパシター領域のトレンチに埋め込まれた充填膜１０８はトレンチの上部面または一定の部分まで埋め込まれるか、ＭＯＳキャパシター容量を増加させるためにトレンチの一定部分まで埋め込まれるようにすることが好ましい。このために次の通り工程を進行する。
【００４７】
図５ｄに示すように、前記半導体基板の全面に絶縁体薄膜１１０ａを薄く蒸着し、その上にはＭＯＳキャパシタートレンチ領域をオープンするフォトレジストパターン１１３を形成する。そして、前記フォトレジストパターン１１３により開放された充填膜１０８の上部の絶縁体薄膜１１０ａをエッチングして除去する。その後、フォトレジストパターン１１３を除去する。この時、図面には示さなかったが、前記フォトレジストパターン１１３はトレンチ領域だけでなく、ＭＯＳキャパシター領域とセルトランジスターのゲート絶縁膜領域を定義する。これによって、フォトレジストパターン１１３を利用したエッチング工程時、ＭＯＳキャパシターの絶縁体薄膜及びゲート絶縁膜が共にパターニングできる。これに伴い、図５ｅに示すように、前記ＭＯＳキャパシターの絶縁体薄膜１１０及びセルトランジスターのゲート絶縁膜（不図示）がパターニングされる。
【００４８】
続いて、前記露出した充填膜１０８を選択的にエッチングし、トレンチの一部を満たすようにした後、トレンチの側壁に絶縁物質からなるサイドウェルスペーサー１１１を形成する。この時サイドウェルスペーサーはＭＯＳキャパシターの絶縁体薄膜にて使用する。
【００４９】
引続き、図５ｆに示すように、前記結果物に導電膜１１４ａとしてポリシリコンを蒸着するが、トレンチを完全に満たしながら前記ＭＯＳキャパシターの絶縁体薄膜１１０及びゲート絶縁膜の上部には、一部の厚さが残るように蒸着する。そして図５ｇに示すように、前記導電膜１１４ａの上部にＭＯＳキャパシターのストレージノード電極及びセルトランジスターのゲート電極領域を定義するフォトレジストパターン１１５を形成する。
【００５０】
続いて、前記フォトレジストパターン１１５により開放された導電膜１１４ａをドライエッチングし、図５ｈのようにＴ字状構造を有するＭＯＳキャパシターのストレージノード電極１１４を形成すると同時にセルトランジスターのゲート電極１１２を形成する。そしてフォトレジストパターン１１５を除去する。
【００５１】
その次に、図５ｉに示すように、前記結果物に絶縁膜を蒸着してこれをドライエッチングし、前記ＭＯＳキャパシターのストレージノード電極１１４及びセルトランジスターのゲート電極１１２の側壁にサイドウェルスペーサー１１６を形成する。そして、前記サイドウェルスペーサーをマスクとして不純物を注入してセルトランジスターのソース／ドレーン１１８を形成した後、結果物の全面に層間絶縁膜１２０を形成してこれを平坦化する。続いて、前記層間絶縁膜１２０にコンタクトホールを形成した後にコンタクトホールに導電膜を埋め込む。それによって、セルトランジスターのソース／ドレーン１１８またはＭＯＳキャパシターのストレージノード電極１１４が連結するコンタクト電極１２２、１２４が形成される。
【００５２】
引続き、前記層間絶縁膜１２０の上部に導電膜を蒸着してこれをパターニングして、コンタクト電極１２２、１２４を通じてドレーン１１８とストレージノード電極１１４が連結する配線１２８を形成すると共に、別のコンタクト電極（不図示）を通じてセルトランジスターのソース１１８が連結するビットライン（不図示）を形成する。
【００５３】
一方、図５ｉには示さなかったが、前記配線１２８及びビットラインの製造工程においては、層間絶縁膜１２０のもう一つのコンタクト電極を通じてプレートノード電極のウェル１０２に電源電圧が供給される電源ラインを形成する。
【００５４】
一方、本発明は前述した実施例に限定されるものではなく、後述する請求範囲に記載された本発明の技術的思想と範疇内で、当業者により色々な変形が可能である。
【図面の簡単な説明】
【００５５】
【図１】従来技術に係るＭＯＳキャパシターを有するＤＲＡＭセル構造を示した垂直断面図である。
【図２】本発明に係るＭＯＳキャパシターを有するＤＲＡＭセルのレイアウト図である。
【図３】図２でＡ−Ａ'線に沿った垂直断面図である。
【図４】図２でＢ−Ｂ'線に沿った垂直断面図である。
【図５ａ】本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセル製造工程を順に示す工程図である。
【図５ｂ】本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセル製造工程を順に示す工程図である。
【図５ｃ】本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセル製造工程を順に示す工程図である。
【図５ｄ】本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセル製造工程を順に示す工程図である。
【図５ｅ】本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセル製造工程を順に示す工程図である。
【図５ｆ】本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセル製造工程を順に示す工程図である。
【図５ｇ】本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセル製造工程を順に示す工程図である。
【図５ｈ】本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセル製造工程を順に示す工程図である。
【図５ｉ】本発明の一実施例によってＭＯＳキャパシターを有するＤＲＡＭセル製造工程を順に示す工程図である。
【符号の説明】
【００５６】
１００  半導体基板、１０３ａ  パッド酸化膜、１０３ｂ  ハードマスク、１０５  フォトレジストパターン、１０６  トレンチ、１０８  充填膜、１１２  ゲート電極、１１４  ストレージノード電極、１３０  ビットライン。
【図１】
2004200688.tif 000003
【図２】
2004200688.tif 000004
【図３】
2004200688.tif 000005
【図４】
2004200688.tif 000006
【図５ａ】
2004200688.tif 000007
【図５ｂ】
2004200688.tif 000008
【図５ｃ】
2004200688.tif 000009
【図５ｄ】
2004200688.tif 000010
【図５ｅ】
2004200688.tif 000011
【図５ｆ】
2004200688.tif 000012
【図５ｇ】
2004200688.tif 000013
【図５ｈ】
2004200688.tif 000014
【図５ｉ】
2004200688.tif 000015