(57)【要約】【課題】オフセットの検出に必要な抵抗やコンデンサの小型化が図れるようにし、集積回路化の際に小型化が可能な増幅回路の提供。【解決手段】オフセット制御回路１３は、ピークホールド回路１４、１５と、差動対からなるトランジスタＭ１３、Ｍ１４と、定電流回路Ｉ１２とからなる。ピークホールド回路１４、１５は、差動増幅回路１２の出力端子１６、１７から出力される各出力信号のピーク値に追従する信号をそれぞれ生成し、その各生成信号をトランジスタＭ１３、Ｍ１４の各ゲートに供給する。ピークホールド回路１４、１５は、トランジスタＭ１５、定電流回路２１、およびコンデンサＣ１１からなる。定電流回路２１は、例えばＭＯＳトランジスタをカスケード接続したものからなる。【選択図】  図４
2004289384.tif 000002
【特許請求の範囲】
【請求項１】
正負の入力端子と正負の出力端子を有し、入力信号の差動増幅が可能な増幅回路において、
前記負の出力端子の出力信号のピーク値に追従する信号を生成する第１ピークホールド回路と、
前記正の出力端子の出力信号のピーク値に追従する信号を生成する第２ピークホールド回路と、
差動対からなる第１トランジスタおよび第２トランジスタを含む差動増幅回路とを備え、
前記第１トランジスタの入力制御端子に前記第１ピークホールド回路の出力信号を供給するとともに、前記第１トランジスタの出力を前記増幅回路の正の入力端子に供給するように構成し、前記第２トランジスタの入力制御端子に前記第２ピークホールド回路の出力信号を供給するとともに、前記第２トランジスタの出力を前記増幅回路の負の入力端子に供給するように構成することを特徴とする増幅回路。
【請求項２】
前記第１ピークホールド回路は、
第３トランジスタと、抵抗とコンデンサを並列に接続した第１並列回路とを、電源とグランドとの間に直列に接続し、前記第３トランジスタの入力端子に前記増幅回路の負の出力端子の出力信号を供給させ、かつ前記第３トランジスタと前記第１並列回路の共通接続部から出力信号を取り出すようにし、
前記第２ピークホールド回路は、
第４トランジスタと、抵抗とコンデンサを並列に接続した第２並列回路とを、電源とグランドとの間に直列に接続し、前記第４トランジスタの入力端子に前記増幅回路の正の出力端子の出力信号を供給させ、かつ前記第４トランジスタと前記第２並列回路の共通接続部から出力信号を取り出すようにしたことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記第１ピークホールド回路および前記第２ピークホールド回路の各抵抗を、トランジスタからなる定電流回路に置き換えたことを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記定電流回路は、ＭＯＳトランジスタをカスケード接続する回路、またはＭＯＳトランジスタをカスケード接続する回路と増幅器とを組み合わせた回路により構成したことを特徴とする請求項３記載の増幅回路。
【請求項５】
正負の入力端子と正負の出力端子を有し、入力信号の差動増幅が可能な増幅回路において、
前記負の出力端子の出力信号のボトム値に追従する信号を生成する第１ボトムホールド回路と、
前記正の出力端子の出力信号のボトム値に追従する信号を生成する第２ボトムホールド回路と、
差動対からなる第１トランジスタおよび第２トランジスタを含む差動増幅回路とを備え、
前記第１トランジスタの入力制御端子に前記第１ボトムホールド回路の出力信号を供給するとともに、前記第１トランジスタの出力を前記増幅回路の正の入力端子に供給するように構成し、前記第２トランジスタの入力制御端子に前記第２ボトムホールド回路の出力信号を供給するとともに、前記第２トランジスタの出力を前記増幅回路の負の入力端子に供給するように構成することを特徴とする増幅回路。
【請求項６】
前記第１ボトムホールド回路は、
第３トランジスタとコンデンサを並列に接続した第１並列回路と、抵抗とを、電源とグランドとの間に直列に接続し、前記第３トランジスタの入力端子に前記増幅回路の負の出力端子の出力信号を供給させ、かつ前記抵抗と前記第１並列回路の共通接続部から出力信号を取り出すようにし、
前記第２ボトムホールド回路は、
第４トランジスタとコンデンサを並列に接続した第２並列回路と、抵抗とを、電源とグランドとの間に直列に接続し、前記第４トランジスタの入力端子に前記増幅回路の正の出力端子の出力信号を供給させ、かつ前記抵抗と前記第２並列回路の共通接続部から出力信号を取り出すようにしたことを特徴とする請求項５に記載の増幅回路。
【請求項７】
前記第１ボトムホールド回路および前記第２ボトムホールド回路の各抵抗を、トランジスタからなる定電流回路に置き換えたことを特徴とする請求項６に記載の増幅回路。
【請求項８】
前記定電流回路は、ＭＯＳトランジスタをカスケード接続する回路、またはＭＯＳトランジスタをカスケード接続する回路と増幅器とを組み合わせた回路により構成したことを特徴とする請求項７記載の増幅回路。
【請求項９】
請求項１乃至請求項８のうちのいずれかに記載の増幅回路からなる第１増幅回路と、
前記第１増幅回路の前段側に設け、入力信号の差動増幅が可能な第２増幅回路と備えたことを特徴とする半導体集積装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動信号を取り扱うことができる増幅回路、およびその増幅回路を用いた半導体集積装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路（ＬＳＩ）では高速に信号処理ができるようになり、それに伴い、半導体集積回路間の通信で使用される信号またはネットワークで伝送される信号として差動信号を使用するケースが多くなってきた。また、その差動信号は、ＥＭＣ（電磁気妨害）の影響などを考慮して小振幅であり、伝送経路において劣化などの影響を受けるので、受信側で増幅する必要がある。
【０００３】
このような理由から、信号の伝送系では差動増幅回路を使用するのが一般的になってきたが、差動増幅回路はオフセットが生じると利得が大幅に低下し、良い増幅特性が得られない。
差動増幅回路は、デバイスのパラメータ等のばらつきにより、一般にオフセット成分を持っている。また、通信する信号によってもオフセット成分が発生する。それは、通信データの内容は「０」または「１」が連続する場合があり、ＬＳＩ間の通信などでＡＣカップリング（交流結合）した後はオフセットが生じやすいからである。そこで、通信においては、信号の品質を向上させるために信号変換し、「０」や「１」が連続しないようにしているが、それでもオフセットは生じてしまう。
【０００４】
そこで、図９に示すような入力バッファ回路１、プリアンプ回路２、および出力バッファ回路３からなる従来の差動増幅回路では、図示のように、オフセット制御回路４を設けている。
このオフセット制御回路４は、通常、抵抗とコンデンサからなる低域通過フィルタを用いて出力信号の直流成分を抽出し、プリアンプ回路２の出力信号に含まれるオフセット成分の差を取り出し、これを入力バッファ回路１に帰還することにより、オフセット成分を抑制するようになっている。
【０００５】
ここで、抵抗ＲとコンデンサＣとからなる低域通過フィルタのカットオフ周波数ｆｃは、次の（１）式となる。
ｆｃ＝１／（２π・Ｒ・Ｃ）・・・・（１）
ところで、オフセット成分は直流成分に近いため、高域の交流成分（高周波成分）である通信信号に影響を与えないようにするためには、低域通過フィルタのカットオフ周波数を低くする必要がある。このためには、（１）式によれば、抵抗とコンデンサの各値で決まる時定数を大きくする必要がある。
【０００６】
しかし、図９に示す差動増幅回路を集積回路化する場合において、上記の低域通過フィルタを構成するコンデンサや抵抗の各値を大きくするためには、集積回路の面積も大きくなるという不具合がある。
このような不具合を解消する差動増幅回路として、例えば、図１０に示すもの（非特許文献１参照）と、図１１に示すもの（特許文献１参照）とが知られている。
【０００７】
図１０に示す差動増幅回路は、図示のように、差動増幅回路５と、差動増幅回路６とからなり、オフセット制御回路７を備えている。
差動増幅回路５は、差動対のＭＯＳトランジスタＭ１、Ｍ２と、出力抵抗Ｒ１、Ｒ２と、電流源Ｉ１とからなる。オフセット制御回路７は、抵抗Ｒ３、Ｒ４およびコンデンサＣ１からなる低域通過フィルタ８と、ＭＯＳトランジスタＭ３、Ｍ４と、定電流源Ｉ２とから構成される。
【０００８】
このような構成からなるオフセット制御回路７では、低域通過フィルタ８で差動増幅回路６の出力信号に含まれるオフセット成分を取り出し、これをＭＯＳトランジスタＭ３、Ｍ４を介して差動増幅回路６の入力側に負帰還させて、オフセットを抑制するようになっている。
一方、図１１に示す差動増幅回路は、図１０に示すオフセット制御回路７を、図示のようにオフセット制御回路９に置き換えたものである。
【０００９】
このオフセット制御回路９は、低域通過フィルタ１０Ａと、低域通過フィルタ１０Ｂと、ＭＯＳトランジスタＭ３、Ｍ４と、定電流源Ｉ２とを備えている。低域通過フィルタ１０Ａは、抵抗Ｒ５、コンデンサＣ２、およびＰ型のＭＯＳトランジスタＭ５、Ｍ６からなり、低域通過フィルタ１０Ｂは、抵抗Ｒ６、コンデンサＣ３、およびＰ型のＭＯＳトランジスタＭ７、Ｍ８からなる。
【００１０】
【特許文献１】
特開２００１−２７４６４０号公報（図１１参照）
【非特許文献１】
Ｔ．Ｈｕ  ａｎｄ  Ｐ．Ｒ．Ｇｒａｙ，「  Ａ  Ｍｏｎｏｌｉｔｈｉｃ−４８０Ｍｂ／ｓｅｃ  Ｐａｒａｌｌｅｌ  ＡＧＣ／Ｄｅｃｉｓｉｏｎ  ／Ｃｌｏｃｋ−Ｒｅｃｏｖｅｒｙ  Ｃｉｒｃｕｉｔ  ｉｎ  １．２ｕ  ＣＭＯＳ  」  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，１９９３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，Ｆｅｂｒｕａｒｙ，１９９３．
【００１１】
【発明が解決しようとする課題】
ところが、図１０のオフセット制御回路７では、低域通過フィルタ８が抵抗Ｒ３、Ｒ４およびコンデンサＣ１からなり、コンデンサＣ１が１つで構成されるために効率的なフィルタを構成している。
しかし、それでも、低域通過フィルタ８でカットする信号の周波数が低いために、抵抗Ｒ３、Ｒ４が高抵抗になる上に、コンデンサＣ１が大容量になってしまう。このため、抵抗Ｒ３、Ｒ４やコンデンサＣ１を集積回路化する場合には、これらが回路全体のうちの相当の面積を占有して大型化してしまう。その大型化を避ける場合には、コンデンサを外付けとしている。
【００１２】
一方、図１１のオフセット制御回路９では、低域通過フィルタ１０Ａ、１０Ｂにおいてミラー効果を利用して大きな容量を実現でき、同じ時定数を得るためには、低域通過フィルタ１０Ａ、１０Ｂのコンデンサの容量値と抵抗の抵抗値とを小さくすることができる。
しかし、これを実現するために、ＭＯＳトランジスタを使用するが、ＭＯＳトランジスタの相互コンダクタンス（ｇｍ）はバイポーラトランジスタなどに比べると小さい。このため、ミラー容量を大きくするためにＭＯＳトランジスタの利得を大きくしようとすると、そのＭＯＳトランジスタのサイズを大きくしなければならず、この結果、回路構成が大きくなりその面積が大きくなるという不具合がある。
【００１３】
ところで、オフセットの検出制御を行うために、上記のように低域通過フィルタを使用する以外にピークホールド回路などを使用することが考えられるが、その場合に簡易な構成により実現することが望まれる。
そこで、本発明の目的は、上記の点に鑑み、オフセットの検出制御のためにピークホールド回路などを使用する場合に、そのピークホール回路を簡易な構成で実現できる増幅回路、およびそれを利用した半導体集積装置を提供することにある。
【００１４】
さらに、本発明の目的は、オフセットの検出に必要な抵抗やコンデンサの小型化が図れるようにし、集積回路化の際に小型化が可能な増幅回路、およびそれを利用した半導体集積装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、正負の入力端子と正負の出力端子を有し、入力信号の差動増幅が可能な増幅回路において、前記負の出力端子の出力信号のピーク値に追従する信号を生成する第１ピークホールド回路と、前記正の出力端子の出力信号のピーク値に追従する信号を生成する第２ピークホールド回路と、差動対からなる第１トランジスタおよび第２トランジスタを含む差動増幅回路とを備え、前記第１トランジスタの入力制御端子に前記第１ピークホールド回路の出力信号を供給するとともに、前記第１トランジスタの出力を前記増幅回路の正の入力端子に供給するように構成し、前記第２トランジスタの入力制御端子に前記第２ピークホールド回路の出力信号を供給するとともに、前記第２トランジスタの出力を前記増幅回路の負の入力端子に供給するように構成した。
【００１６】
第２の発明は、第１の発明の増幅回路において、前記第１ピークホールド回路は、第３トランジスタと、抵抗とコンデンサを並列に接続した第１並列回路とを、電源とグランドとの間に直列に接続し、前記第３トランジスタの入力端子に前記増幅回路の負の出力端子の出力信号を供給させ、かつ前記第３トランジスタと前記第１並列回路の共通接続部から出力信号を取り出すようにし、前記第２ピークホールド回路は、第４トランジスタと、抵抗とコンデンサを並列に接続した第２並列回路とを、電源とグランドとの間に直列に接続し、前記第４トランジスタの入力端子に前記増幅回路の正の出力端子の出力信号を供給させ、かつ前記第４トランジスタと前記第２並列回路の共通接続部から出力信号を取り出すようにした。
【００１７】
第３の発明は、第２の発明の増幅回路において、前記第１ピークホールド回路および前記第２ピークホールド回路の各抵抗を、トランジスタからなる定電流回路に置き換えたものである。
第４の発明は、第３の発明の増幅回路において、前記定電流回路は、ＭＯＳトランジスタをカスケード接続する回路、またはＭＯＳトランジスタをカスケード接続する回路と増幅器とを組み合わせた回路により構成したものである。
【００１８】
第５の発明は、正負の入力端子と正負の出力端子を有し、入力信号の差動増幅が可能な増幅回路において、前記負の出力端子の出力信号のボトム値に追従する信号を生成する第１ボトムホールド回路と、前記正の出力端子の出力信号のボトム値に追従する信号を生成する第２ボトムホールド回路と、差動対からなる第１トランジスタおよび第２トランジスタを含む差動増幅回路とを備え、前記第１トランジスタの入力制御端子に前記第１ボトムホールド回路の出力信号を供給するとともに、前記第１トランジスタの出力を前記増幅回路の正の入力端子に供給するように構成し、前記第２トランジスタの入力制御端子に前記第２ボトムホールド回路の出力信号を供給するとともに、前記第２トランジスタの出力を前記増幅回路の負の入力端子に供給するように構成した。
【００１９】
第６の発明は、第５の発明の増幅回路において、前記第１ボトムホールド回路は、第３トランジスタとコンデンサを並列に接続した第１並列回路と、抵抗とを、電源とグランドとの間に直列に接続し、前記第３トランジスタの入力端子に前記増幅回路の負の出力端子の出力信号を供給させ、かつ前記抵抗と前記第１並列回路の共通接続部から出力信号を取り出すようにし、前記第２ボトムホールド回路は、第４トランジスタとコンデンサを並列に接続した第２並列回路と、抵抗とを、電源とグランドとの間に直列に接続し、前記第４トランジスタの入力端子に前記増幅回路の正の出力端子の出力信号を供給させ、かつ前記抵抗と前記第２並列回路の共通接続部から出力信号を取り出すようにした。
【００２０】
第７の発明は、第６の発明の増幅回路において、前記第１ボトムホールド回路および前記第２ボトムホールド回路の各抵抗を、トランジスタからなる定電流回路に置き換えるようにした。
第８の発明は、第７の発明の増幅回路において、前記定電流回路は、ＭＯＳトランジスタをカスケード接続する回路、またはＭＯＳトランジスタをカスケード接続する回路と増幅器とを組み合わせた回路により構成するようにした。
【００２１】
第９の発明は、第１乃至第８の発明からなる第１増幅回路と、前記第１増幅回路の前段側に設け、入力信号の差動増幅が可能な第２増幅回路と、を備えたものからなる。
このような構成からなる本発明によれば、オフセットの検出制御に使用するピークホールド回路やボトムホールド回路を簡易な構成で実現できる。
【００２２】
また、本発明によれば、オフセットの検出に必要なコンデンサの容量を小さくすることができるようになり、その小型化が実現可能となる。
すなわち、本発明によれば、オフセットの検出に必要なコンデンサを集積回路化しても、回路全体に占めるコンデンサの面積を小さくでき、集積回路化の際に全体として小型化を実現できる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１は、本発明の第１実施形態が適用される差動増幅回路の構成を示す回路図である。
この第１実施形態に係る差動増幅回路は、図１に示すように、差動増幅回路１１と差動増幅回路１２とを縦続接続するとともに、オフセット制御回路１３が、差動増幅回路１２の出力信号のピーク値に追従する信号を生成し、この生成信号を差動増幅回路１２の入力側に負帰還することにより、差動増幅回路１１、１２などで発生するオフセットを抑制するようにしたものである。
【００２４】
差動増幅回路１１は、差動対を構成するＮ型のＭＯＳトランジスタＭ１１、Ｍ１２と、出力抵抗Ｒ１１、Ｒ１２と、定電流源Ｉ１１とを備え、ＭＯＳトランジスタＭ１１、Ｍ１２の各ゲートに入力される正負（正相と逆相）の入力信号の差動増幅を行うようになっている。
さらに具体的に説明すると、ＭＯＳトランジスタＭ１１、１２の各ゲートは、正負の入力信号がそれぞれ入力されるようになっている。また、そのＭＯＳトランジスタＭ１１、１２の各ソースは共通接続され、その共通接続部が定電流回路Ｉ１１を介してグランドに接続されている。さらに、ＭＯＳトランジスタＭ１１、Ｍ１２の各ドレインは、抵抗Ｒ１１、Ｒ１２を介して電源にそれぞれ接続されている。また、ＭＯＳトランジスタＭ１１のドレインは差動増幅回路１２の正の入力端子に接続され、ＭＯＳトランジスタＭ１２のドレインは差動増幅回路１２の負の入力端子に接続されている。
【００２５】
差動増幅回路１２は、上記のように差動増幅回路１１からの各出力信号を正負の入力信号として受け取る正負の入力端子を備えるとともに、正負の出力信号を取り出すための正負の出力端子１６、１７を備え、その正負の入力信号の差動増幅ができるようになっている。
オフセット制御回路１３は、図１に示すように、ピークホールド回路１４と、ピークホールド回路１５と、差動対を構成するＮ型のＭＯＳトランジスタＭ１３、Ｍ１４と、定電流回路Ｉ１２とを備えている。
【００２６】
ピークホールド回路１４は、差動増幅回路１２の負の出力端子１７から出力される負の出力信号のピーク値に追従する信号を生成する回路であり、その生成信号をＭＯＳトランジスタＭ１３のゲートに供給するようになっている。
このピークホールド回路１４は、図２に示すように、Ｎ型のＭＯＳトランジスタＭ１５と、コンデンサ（キャパシタ）Ｃ１１と、抵抗Ｒ１３とから構成されている。
【００２７】
さらに詳述すると、ＭＯＳトランジスタＭ１５のゲートは入力端子１８に接続され、その入力端子１８には差動増幅回路１２の負の出力端子１７の出力信号が供給されるようになっている。ＭＯＳトランジスタＭ１５のドレインは電源に接続され、ＭＯＳトランジスタＭ１５のソースはコンデンサＣ１１を介してグランドに接続されている。また、ＭＯＳトランジスタのソースとコンデンサＣ１１の共通接続部が出力端子１９に接続され、その出力端子１９はＭＯＳトランジスタＭ１３のゲートに接続されている。さらに、コンデンサＣ１１の両端に抵抗Ｒ１３が並列に接続されている。
【００２８】
一方、ピークホールド回路１５は、差動増幅回路１２の正の出力端子１６の出力信号のピーク値に追従する信号を生成する回路であり、その生成信号をＭＯＳトランジスタＭ１４のゲートに供給するようになっている。このピークホールド回路１５は、図２に示すピークホールド回路１４と同様に構成される。
ＭＯＳトランジスタＭ１３、Ｍ１４の各ゲートは、上記のようにピークホールド回路１４、１５の各出力が供給されるようになっている。また、そのＭＯＳトランジスタＭ１３、Ｍ１４の各ソースは共通接続され、その共通接続部が定電流回路Ｉ１２を介してグランドに接続されている。さらに、ＭＯＳトランジスタＭ１３のドレインは差動増幅回路１２の正の入力端子に接続され、ＭＯＳトランジスタＭ１４のドレインは差動増幅回路１２の負の入力端子に接続されている。
【００２９】
次に、このように構成される第１実施形態の動作について、図１〜図３を参照して説明する。
いま、図１の差動増幅回路１２の負の出力端子１７からの出力信号（出力電圧）が図２に示すような高周波信号ａ（例えば周波数が１０００ＭＨｚ程度である）とすると、その高周波信号ａは図２に示すＭＯＳトランジスタＭ１５のゲートに供給される。このとき、その高周波信号ａが正方向に大きくなりＭＯＳトランジスタＭ１５のゲートとソースとの電位差がＭＯＳトランジスタＭ１５のしきい値電圧（スレッショルド電圧）以上の場合には、そのドレインとソース間に電流が流れる。
【００３０】
この電流によりコンデンサＣ１１に電荷が充電されるので、出力端子１９の出力信号ｂが上昇する。これにより、ＭＯＳトランジスタＭ１５のソース電位が上昇するため、そのゲートとソース間の電位が小さくなり、その電位がしきい値電圧以下になると、ＭＯＳトランジスタＭ１５に電流が流れなくなり、ＭＯＳトランジスタＭ１５の動作が停止してコンデンサＣ１１の充電動作が停止する。
【００３１】
ＭＯＳトランジスタＭ１５が動作を停止すると、コンデンサＣ１１の充電電荷は抵抗Ｒ１３により徐々に放電していき出力端子１９の出力信号ｂが下がり、その出力信号ｂはＭＯＳトランジスタＭ１５のゲートとソース間の電圧がしきい値電圧になるまで下がる。
このように、ピークホールド回路１４は、ＭＯＳトランジスタＭ１５のオンによる充電と、コンデンサＣ１１および抵抗Ｒ１３の時定数で決まる放電とを繰り返すことにより、高周波信号ａの上側（ピーク値）に追従する出力信号ｂを生成するピークホールド動作を行う（図２の波形を参照）。
【００３２】
このため、ピークホールド回路１４の出力信号ｂは、差動増幅回路１２の負の出力端子１７の出力信号に含まれる直流成分に類似するので、そのオフセット成分の制御（調整）に使用できると考えられる。
すなわち、差動増幅回路１２の負の出力端子１７からの出力信号が、図３（Ａ）に示すように、本来の信号成分とオフセット成分（直流成分）とからなる場合に、そのオフセット成分は図３（Ｂ）に示すようなピークホールド回路１４の出力信号ｂのピークホールド波形に類似するからである。
【００３３】
一方、ピークホールド回路１５もピークホ−ルド回路１４と同様に動作する。このため、ピークホ−ルド回路１５の出力信号は、差動増幅回路１２の正の出力端子１６の出力信号に含まれるオフセット成分に類似するので、そのオフセット成分の制御に使用できると考えられる。
そこで、ピークホールド回路１４の出力信号は、ＭＯＳトランジスタＭ１３のゲートに印加されるので、ＭＯＳトランジスタＭ１３は差動増幅回路１２の正の入力端子の直流電位を変化させる。一方、ピークホールド回路１５の出力信号は、ＭＯＳトランジスタＭ１４のゲートに印加されるので、ＭＯＳトランジスタＭ１４は差動増幅回路１２の負の入力端子の直流電位を変化させる。そして、これらの変化の方向は、オフセットを低減させる方向である。
【００３４】
この結果、差動増幅回路１２の正負の出力端子１６、１７から出力される正負の出力信号に含まれる各オフセット成分が低減される。
以上説明したように、この第１実施形態によれば、ピークホールド回路１４、１５を差動増幅回路１２の出力信号のピーク値に追従する信号を生成するものとし、上記のようにＭＯＳトランジスタ、抵抗、およびコンデンサで構成するようにしたので、簡易な構成で実現できる。
【００３５】
次に、本発明の第２実施形態について、図４および図５を参照しながら説明する。
この第２実施形態は、図１および図２に示す第１実施形態のピークホールド回路１４、１５を構成する抵抗Ｒ１３を、定電流回路２１に置き換えて、小型の高抵抗を実現するようにしたものである。
【００３６】
すなわち、この第２実施形態は、定電流回路２１を、図５に示すようにＭＯＳトランジスタＭ２１、Ｍ２２をカスケード接続させて構成し、定電流動作する領域において、高抵抗成分となることを利用するようにし、比較的小面積で高抵抗を実現するようにしたものである。
ここで、ＭＯＳトランジスタＭ２１、Ｍ２２の各ゲートには所定のバイアス電圧を供給するようにしている。
【００３７】
このように、この第２実施形態は、ピークホールド回路１４、１５を、高抵抗からなる定電流回路２１で構成することにより、容量の小さなコンデンサＣ１１を組み合わせても大きな時定数が得られるようにし、コンデンサＣ１１の面積を小さくでき、コンデンサＣ１１を含めて集積回路化する際に全体として小型化を実現できるようにしたものである。
【００３８】
なお、この第２実施形態の他の部分の構成は、図１および図２に示す第１実施形態の構成と同様であるので、同一の構成要素には同一符号を付してその構成の説明は省略する。また、この第２実施形態の動作は、第１実施形態の動作と同様であるので、その説明は省略する。
このような構成からなる第２実施形態によれば、従来のように、抵抗とコンデンサとからなる低域通過フィルタを使用する場合に比べて、集積回路化の際に集積回路を小さな面積で実現できる。
【００３９】
次に、本発明の第３実施形態について、図６を参照して説明する。
この第３実施形態は、第２実施形態のピークホールド回路１４、１５における定電流回路２１を、図５に示す構成から図６に示す定電流回路２２に置き換えるようにしたものである。
すなわち、この第３実施形態の定電流回路２２は、図６に示すように、カスケード接続のＭＯＳトランジスタＭ２１、Ｍ２２と、増幅器２３とを組み合わせて構成したものである。
【００４０】
具体的には、図５と同様に、ＭＯＳトランジスタＭ２１とＭＯＳトランジスタＭ２２とをカスケード接続するようにした。そして、増幅器２３は、ＭＯＳトランジスタＭ２１とＭＯＳトランジスタＭ２２との共通接続部の電位を、基準電圧Ｖｒｅｆと比較し、その差に応じた出力信号をＭＯＳトランジスタＭ２１のゲートに供給するように構成した。
【００４１】
このような構成からなる第３実施形態によれば、定電流回路２２が図５に示す定電流回路２１に比べてより高抵抗な回路を実現できるので、コンデンサＣ１１の容量値をより小さくできる。
次に、本発明の第４実施形態について、図７および図８を参照しながら説明する。
【００４２】
この第４実施形態に係る差動増幅回路は、図７に示すように、差動増幅回路１１と差動増幅回路１２とを縦続接続するとともに、オフセット制御回路３３が、差動増幅回路１２の出力信号のボトム値に追従する信号を生成し、この生成信号を差動増幅回路１２の入力側に負帰還することにより、差動増幅回路１１、１２などで発生するオフセットを抑制するようにしたものである。
【００４３】
差動増幅回路１１、１２は、図１に示す差動増幅回路１１、１２と同様に構成するので、その説明は省略する。
オフセット制御回路３３は、図７に示すように、ボトムホールド回路３４と、ボトムホールド回路３５と、差動対を構成するＮ型のＭＯＳトランジスタＭ１３、Ｍ１４と、定電流回路Ｉ１２とを備えている。
【００４４】
ボトムホールド回路３４は、差動増幅回路１２の負の出力端子１７から出力される負の出力信号のボトム値に追従する電圧を生成する回路であり、その生成電圧をＭＯＳトランジスタＭ１３のゲートに供給するようになっている。
このボトムホールド回路３４は、図８に示すように、Ｐ型のＭＯＳトランジスタＭ３５と、コンデンサＣ３１と、抵抗Ｒ３３とから構成されている。
【００４５】
さらに詳述すると、ＭＯＳトランジスタＭ３５のゲートが入力端子３８に接続され、その入力端子３８には差動増幅回路１２の負の出力端子１７の出力信号が供給されるようになっている。ＭＯＳトランジスタＭ３５のドレインはグランドに接続され、ＭＯＳトランジスタＭ３５のソースは抵抗Ｒ３３を介して電源に接続されている。また、ＭＯＳトランジスタＭ３５のソースと抵抗Ｒ３３の共通接続部が出力端子３９に接続され、その出力端子３９はＭＯＳトランジスタＭ１３のゲートに接続されている。さらに、ＭＯＳトランジスタＭ３５のソースと抵抗Ｒ３３の共通接続部が、コンデンサＣ３１を介してグランドに接続されている。
【００４６】
一方、ボトムホールド回路３５は、差動増幅回路１２の正の出力端子１６の出力信号のボトム値に追従する電圧を生成する回路であり、その生成電圧をＭＯＳトランジスタＭ１４のゲートに供給するようになっている。このボトムホールド回路３５は、図８に示すボトムホールド回路３４と同様に構成されている。
ＭＯＳトランジスタＭ１３、Ｍ１４の各ゲートは、上記のようにボトムホールド回路３４、３５の各出力が供給されるようになっている。また、そのＭＯＳトランジスタＭ１３、１４の各ソースは共通接続され、その共通接続部が定電流回路Ｉ１２を介してグランドに接続されている。さらに、ＭＯＳトランジスタＭ１３のドレインは差動増幅回路１２の正の入力端子に接続され、ＭＯＳトランジスタＭ１４のドレインは差動増幅回路１２の負の入力端子に接続されている。
【００４７】
次に、このように構成される第４実施形態の動作について、図７を参照して説明する。
ボトムホールド回路３４、３５は、上述したピークホールド回路１４、１５と同様の原理により、差動増幅回路１２の正負の出力端子１６、１７から出力される正負の出力信号のボトム値に追従する電圧を生成する。そして、これらの各生成電圧は、差動増幅回路１２の正負の出力端子１６、１７の正負の出力信号の各オフセット成分に類似するので、その各オフセット成分の制御に使用できると考えられる。
【００４８】
そして、ボトムホールド回路３４の出力信号は、ＭＯＳトランジスタＭ１３のゲートに印加されるので、ＭＯＳトランジスタＭ１３は差動増幅回路１２の正の入力端子の直流電位を変化させる。一方、ボトムホールド回路３５の出力信号は、ＭＯＳトランジスタＭ１４のゲートに印加されるので、ＭＯＳトランジスタＭ１４は差動増幅回路１２の負の入力端子の直流電位を変化させる。そして、これらの変化の方向は、オフセットを低減させる方向である。
【００４９】
この結果、差動増幅回路１２の正負の出力端子１６、１７から出力される正負の出力信号に含まれる各オフセット成分が低減される。
以上説明したように、第４実施形態によれば、ボトムホールド回路３４、３５を用いることにより、差動増幅回路１２の正負の出力端子１６、１７から出力される正負の出力信号に含まれる各オフセット成分を抑制できる。
【００５０】
また、この第４実施形態によれば、ボトムホールド回路３４、３５を差動増幅回路１２の出力信号のボトム値に追従する信号を生成するものとし、上記のようにＭＯＳトランジスタ、抵抗、およびコンデンサで構成するようにしたので、簡易な構成で実現できる。
ところで、第４実施形態では、回路全体を集積化回路化することが好ましく、その集積回路化の際に、ボトムホールド回路３４、３５を構成する抵抗Ｒ３３やコンデンサＣ３１を小型化して、全体を小型化することが好ましい。
【００５１】
そこで、第４実施形態において、回路全体を集積回路で実現する場合の具体的な構成について説明する。
すなわち、図８のボトムホールド回路３４の抵抗Ｒ３３を、第２実施形態または第３実施形態のピークホールド回路１４の抵抗Ｒ１３と同様に、ＭＯＳトランジスタをカスケード接続した回路（図５参照）、またはＭＯＳトランジスタをカスケード接続した回路と増幅器とを組み合わせた回路（図６参照）に置き換えれば良い。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、オフセットの検出制御に使用するピークホールド回路やボトムホールド回路を簡易な構成で実現できる。
また、本発明によれば、オフセットの検出に必要なコンデンサの容量を小さくすることができるようになり、その小型化が実現可能となる。
【００５３】
すなわち、本発明によれば、オフセットの検出に必要なコンデンサを集積回路化しても、回路全体に占めるコンデンサの面積を小さくでき、集積回路化の際に全体として小型化を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成例を示すブロック図である。
【図２】図１のピークホールド回路の具体的な構成を示す回路図である。
【図３】オフセット成分とピークホールド波形との関係を説明する説明図である。
【図４】本発明の第２実施形態の構成例を示す回路図である。
【図５】図４の定電流回路の具体的な構成を示す回路図である。
【図６】本発明の第３実施形態で使用する定電流回路の具体的な構成を示す回路図である。
【図７】本発明の第４実施形態の構成例を示すブロック図である。
【図８】図７のボトムホールド回路の具体的な構成を示す回路図である。
【図９】従来回路の構成を示すブロック図である。
【図１０】従来回路の他の構成を示す回路図である。
【図１１】従来回路のさらに他の構成を示す回路図である。
【符号の説明】
１１、１２は差動増幅回路、１３、３３はオフセット制御回路、１４、１５はピークホールド回路、１６は正の出力端子、１７は負の出力端子、２１、２２は定電流回路、２３は増幅器、Ｍ１５、Ｍ３５はＭＯＳトランジスタ、Ｃ１１はコンデンサ、Ｒ１３、Ｒ３３は抵抗である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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