(57)【要約】【課題】セルフリフレッシュ解除後所定クロック間はリードアクセス不可の性質を持つＤＤＲ−ＳＤＲＡＭで構成されるメモリシステムに対するメモリアクセスの調停を行う機構として、メモリアクセス（ＣＰＵアクセス及びＤＭＡ転送）を迅速に処理できること。【解決手段】ＤＤＲ−ＳＤＲＡＭを記憶手段としたメモリシステムに対して、複数のＤＭＡＣ及びＣＰＵからのリード要求とライト要求を受け付け可能でこの要求をメモリ制御部に実行させ、またセルフリフレッシュ要求及び解除要求を受け付け可能でこの要求をメモリ制御部に実行させ、内部にバッファを有し、セルフリフレッシュ解除動作中においてリード要求及びライト要求を受けた場合にライト要求にのみ応答する。また上記ライト要求におけるアドレスとデータをバッファに格納しておきリード要求への応答用に使用する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
ＤＤＲ−ＳＤＲＡＭを記憶手段としてデータの読み書きを行うメモリシステムに対して、複数のＤＭＡコントローラ及びＣＰＵからのリード要求とライト要求を受け付け可能で該要求をメモリ制御部に実行させ、またセルフリフレッシュ要求及び解除要求を受け付け可能で該要求を前記メモリ制御部に実行させるメモリアクセスアービタであって、
内部にバッファを有し、前記セルフリフレッシュ解除動作中において前記リード要求及びライト要求を受けた場合にライト要求にのみ応答することを特徴とするメモリアクセスアービタ。
【請求項２】
前記セルフリフレッシュ解除動作中において実行されたライト要求におけるアドレスとデータを前記バッファに格納しておき、その後、該アドレスと同一アドレスに対して前記ＤＭＡコントローラあるいはＣＰＵからリード要求を受けた場合に前記バッファに格納しているデータを返して応答することを特徴とする請求項１記載のメモリアクセスアービタ。
【請求項３】
ＤＤＲ−ＳＤＲＡＭを記憶手段としてデータの読み書きを行うメモリシステムに対する、複数のＤＭＡコントローラ及びＣＰＵからのリード要求とライト要求を受け付け可能で、またセルフリフレッシュ要求及び解除要求を受け付け可能なメモリアクセスアービタと、
前記メモリアクセスアービタによるアービトレイションに基づき前記要求をメモリシステムに対して実行するメモリ制御部と、を有し、
前記メモリアクセスアービタは内部にバッファを有し、前記セルフリフレッシュ解除動作中において前記リード要求及びライト要求を受けた場合にライト要求にのみ応答して前記メモリ制御部に実行させることを特徴とするメモリ制御装置。
【請求項４】
前記メモリアクセスアービタは前記セルフリフレッシュ解除動作中において実行されたライト要求におけるアドレスとデータを前記バッファに格納し、その後、該アドレスと同一アドレスに対して前記ＤＭＡコントローラあるいはＣＰＵからリード要求を受けた場合に前記バッファに格納しているデータを返して応答することを特徴とする請求項３記載のメモリ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリアクセスアービタ（メモリアクセス調停・制御回路）及び該メモリアクセスアービタを備えたメモリ制御装置に関し、特に、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ　）で構成されるメモリシステムに対するアクセスの調停を行うメモリアクセスアービタ及びメモリ制御装置に関する。
【０００２】
【従来の技術】
メモリアクセス制御に関する技術として、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）で構成されるメモリシステムに対してＣＰＵを介することなくセルフリフレッシュの設定／解除を実行でき、ＤＭＡ転送を迅速に行うことを目的としたものが存在する（例えば、特許文献１等を参照）。
【０００３】
なお、周知のようにＤＲＡＭはその構造のために所定時間間隔で電荷を与えないと記憶内容が消えてしまうメモリであり、一般的には、メモリコントローラがメモリからデータを読み出したり、電荷を補充するリフレッシュという操作を一定時間ごとに必要とする。また特にＤＲＡＭ自体の内部回路がリフレッシュ動作を行う機能をセルフリフレッシュと呼ぶ。
【０００４】
特許文献１に参照される技術は、ＳＤＲ（Ｓｉｎｇｌｅ　Ｄａｔａ　Ｒａｔｅ）モードのＳＤＲＡＭに対する制御装置に関するものである。つまりクロック信号の１周期の間に１回データ転送が行われる。
【０００５】
一方、ＳＤＲＡＭの改良として、ＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ　）が存在する。これは、ＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）モードを備え、１クロック周期においてクロックの立ち上がりと立ち下がりの両方のタイミングでデータの読み書きを行うようにしたＳＤＲＡＭであり、ベースクロックの倍の周期でデータ転送が可能となっている（以下、「ＤＤＲ−ＳＤＲＡＭ」とする）。
【０００６】
ＤＤＲ−ＳＤＲＡＭは、セルフリフレッシュの解除後、所定クロック間（現状の規格においては２００クロック間）はリード（ｒｅａｄ）不可である性質のメモリであり、その分処理能率に改善の余地がある。
【０００７】
【特許文献１】
特開２００１−２０２７７７号公報
【０００８】
【発明が解決しようとする課題】
本発明は、かかる問題点に鑑みてなされたものであり、上記のような性質を持つＤＤＲ−ＳＤＲＡＭで構成されるメモリシステムに対するメモリアクセスのアービトレイション（調停）を行う機構として、セルフリフレッシュ解除後の所定クロック間のリード（ｒｅａｄ）不可の期間においてもメモリアクセス（ＣＰＵアクセス及びＤＭＡ転送）を迅速に処理できるメモリアクセスアービタ及びこのアービタを備えるメモリ制御装置を提供することを目的としている。
【０００９】
ＤＤＲ−ＳＤＲＡＭで構成されるメモリシステムに対するメモリアクセスアービタ及びメモリ制御装置として、特に、請求項１記載の発明では、セルフリフレッシュ解除後所定クロック間はリードアクセスが不可であるようなＤＤＲ−ＳＤＲＡＭで構成されたメモリシステムに対し、上記セルフリフレッシュ解除後の所定クロック間において各ＤＭＡＣ（ＤＭＡコントローラ）やＣＰＵから複数要求されて受け付けるメモリアクセスに対し、従来のように要求を中断（却下）するのではなく優先順位に関わらずライト要求のみ応答することにより、メモリアクセスの処理向上を実現できるメモリアクセスアービタ及びメモリ制御装置を提供することを目的としている。
【００１０】
また特に請求項２記載の発明では、応答したライト要求に関するアドレスとデータをバッファに格納しておき、その後セルフリフレッシュ解除後の所定クロック間において、上記予めバッファに格納しておいたアドレスと同一アドレスへのリード要求があった場合に、上記バッファに格納しておいたデータを返して応答することにより、メモリアクセスの処理向上を実現できるメモリアクセスアービタ及びメモリ制御装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
かかる目的を達成するために、請求項１記載の発明は、ＤＤＲ−ＳＤＲＡＭを記憶手段としてデータの読み書きを行うメモリシステムに対して、複数のＤＭＡコントローラ及びＣＰＵからのリード要求とライト要求を受け付け可能でこの要求をメモリ制御部に実行させ、またセルフリフレッシュ要求及び解除要求を受け付け可能でこの要求をメモリ制御部に実行させるメモリアクセスアービタであって、内部にバッファを有し、セルフリフレッシュ解除動作中においてリード要求及びライト要求を受けた場合にライト要求にのみ応答することを特徴としている。
【００１２】
請求項２記載の発明は、請求項１記載の発明において、セルフリフレッシュ解除動作中において実行されたライト要求におけるアドレスとデータをバッファに格納しておき、その後、そのアドレスと同一アドレスに対してＤＭＡコントローラあるいはＣＰＵからリード要求を受けた場合にバッファに格納しているデータを返して応答することを特徴としている。
【００１３】
請求項３記載の発明は、ＤＤＲ−ＳＤＲＡＭを記憶手段としてデータの読み書きを行うメモリシステムに対する、複数のＤＭＡコントローラ及びＣＰＵからのリード要求とライト要求を受け付け可能で、またセルフリフレッシュ要求及び解除要求を受け付け可能なメモリアクセスアービタと、メモリアクセスアービタによるアービトレイションに基づき上記要求をメモリシステムに対して実行するメモリ制御部と、を有し、メモリアクセスアービタは内部にバッファを有し、セルフリフレッシュ解除動作中においてリード要求及びライト要求を受けた場合にライト要求にのみ応答してメモリ制御部に実行させることを特徴としている。
【００１４】
請求項４記載の発明は、請求項３記載の発明において、メモリアクセスアービタはセルフリフレッシュ解除動作中において実行されたライト要求におけるアドレスとデータをバッファに格納し、その後、そのアドレスと同一アドレスに対してＤＭＡコントローラあるいはＣＰＵからリード要求を受けた場合にバッファに格納しているデータを返して応答することを特徴としている。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照しながら詳細に説明する。構成要素には記号を付与して区別する。図１は、本発明の実施の形態におけるメモリアクセスアービタ（２０）及びこれを備えるメモリ制御装置（１００）を含んだシステム全体構成を示す図である。
【００１６】
本発明は、特に「ＤＤＲＳＤＲＡＭ」（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ　）（以下、「ＤＤＲ−ＳＤＲＡＭ」）を記憶手段としてデータ読み書きを行うメモリシステムに対してメモリアクセスのアービトレイション（調停・制御）を行うものである。
【００１７】
図１で、本実施形態のメモリ制御装置（メモリ制御回路）１００は、本実施形態のメモリアクセスアービタ２０と、メモリ制御部３０とを含んで構成され、メモリ制御部３０にメモリシステム４０が接続される。メモリ制御装置１００は、半導体集積回路に、複数のＤＭＡＣ及びＣＰＵ並びにセルフリフレッシュ制御装置（セルフリフレッシュ制御部）とのインタフェース（要求受け付け／応答）部（１１〜１７）、メモリアクセスアービタ２０、メモリ制御部３０等の回路が集積された形態、典型的にはＡＳＩＣの形態で提供される。メモリ制御部３０に接続されるメモリシステム４０はＤＤＲ−ＳＤＲＡＭを記憶手段として構成される。
【００１８】
メモリシステム４０を構成するＤＤＲ−ＳＤＲＡＭは、セルフリフレッシュ要求に基づきセルフリフレッシュを行うセルフリフレッシュ機能を持ち、セルフリフレッシュ解除動作後の所定クロック間（２００クロック間）はリード（ｒｅａｄ、読み込み）が不可となる性質のメモリである。
【００１９】
メモリアクセスアービタ２０は、複数の各ＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ　、ＤＭＡコントローラ）（１１〜１５）やＣＰＵ（１６）よりＲＲＥＱ信号（Ｒｅａｄ　Ｒｅｑｕｅｓｔ）やＷＲＥＱ信号（Ｗｒｉｔｅ　Ｒｅｑｕｅｓｔ　）によりメモリシステム４０に対するアクセス要求を受け付け、応答するものに対してはＡＣＫ信号（Ａｃｋｎｏｗｌｅｄｇｅ　）で答える。要求に応答する場合、これをメモリ制御部３０へ要求発行してメモリアクセスさせる。通常時、メモリアクセスアービタ２０は、通常優先順位に基づきメモリアクセスのアービトレイションを行う。また、メモリアクセスアービタ２０は、セルフリフレッシュ制御装置（セルフリフレッシュ制御部）１７よりセルフリフレッシュの設定／解除の要求（ＲＥＱ）を受け付け、メモリ制御部３０へ要求を発行する。本実施形態のメモリアクセスアービタ２０は、内部にアドレス格納用バッファ２１とデータ格納用バッファ２２を備える。
【００２０】
メモリ制御部３０は、メモリアクセスアービタ２０を介したアクセス要求及びセルフリフレッシュ設定／解除要求に基づき、メモリシステム４０に対し、メモリアクセスあるいはセルフリフレッシュ設定／解除要求を行う。
【００２１】
なお、各ＤＭＡＣ１１〜１５やＣＰＵ１６からのアクセス要求の信号においてＲＲＥＱはリード要求（データ読み込み要求）を示し、ＷＲＥＱはライト要求（データ書き込み要求）であることを示す。図１中では、まとめて、「Ｗ／Ｒ　ＲＥＱ」として示している。また、セルフリフレッシュ制御装置１７からのＲＥＱ信号は、セルフリフレッシュの設定／解除の要求信号を示す。
【００２２】
以下、上記の構成のメモリ制御装置１００及びメモリアクセスアービタ２０における、動作の異なる２つの本発明実施形態について説明する。
【００２３】
図２は、本発明の第１の実施形態におけるメモリアクセスアービタ２０の制御フローを示すフローチャートである。フローに従ってメモリアクセスアービタ２０における制御手順を説明する。
【００２４】
まず、ステップＳ１：セルフリフレッシュ制御装置１７からのセルフリフレッシュ設定要求ＲＥＱに基づいてメモリシステム４０におけるセルフリフレッシュ動作中。
【００２５】
ステップＳ２：セルフリフレッシュ制御装置１７よりセルフリフレッシュ解除要求ＲＥＱを受けると、メモリ制御部３０へ解除要求を発行する。
【００２６】
ステップＳ３：セルフリフレッシュ解除から２００クロック経過したかを判断する。
【００２７】
ステップＳ４：セルフリフレッシュ解除から２００クロックを経過していない期間において（ステップＳ３−ＮＯ）、各ＤＭＡＣやＣＰＵアクセスからリード要求あるいはライト要求（Ｗ／Ｒ　ＲＥＱ）を受けた場合、リード要求については中断（却下）し応答しない。一方、ライト要求については応答し、ライト対象のアドレスとデータを受け付ける。
【００２８】
ステップＳ５：ステップＳ４でセルフリフレッシュ解除後２００クロック未経過期間におけるライト要求に応答した場合、応答したライト要求における対象のアドレスとデータをメモリ制御部３０へ受け渡し、メモリ制御部３０によりメモリシステム４０に対しそのアドレス及びデータでライト処理を実行させる。
【００２９】
ステップＳ６：セルフリフレッシュ解除から２００クロックを経過すると（ステップＳ３−ＹＥＳ）、通常の優先順位にてアービトレーションを行う。
【００３０】
図３は、本発明の第２の実施形態におけるメモリアクセスアービタ２０の制御フローを示すフローチャートである。メモリアクセスアービタ２０は内部にバッファ（アドレス格納バッファ２１、データ格納バッファ２２）を備える。このバッファはメモリシステム４０に対するメモリアクセスをさらに効率化するキャッシュとして機能する。フローに従ってメモリアクセスアービタ２０における制御手順を説明する。
【００３１】
まず、ステップＳ１１：セルフリフレッシュ制御装置１７からのセルフリフレッシュ設定要求ＲＥＱに基づいてメモリシステム４０におけるセルフリフレッシュ動作中。
【００３２】
ステップＳ１２：セルフリフレッシュ制御装置１７よりセルフリフレッシュ解除要求ＲＥＱを受けると、メモリ制御部３０へ解除要求を発行する。
【００３３】
ステップＳ１３：セルフリフレッシュ解除から２００クロックを経過したか判断する。
【００３４】
ステップＳ１５：セルフリフレッシュ解除から２００クロックを経過していない期間において（ステップＳ１３−ＮＯ）、各ＤＭＡＣやＣＰＵアクセスからリード要求あるいはライト要求（Ｗ／Ｒ　ＲＥＱ）を受けた場合、リード要求については中断（却下）し応答しない。ライト要求を受けた場合のみ応答し、そのライト要求に関わるアドレスとデータを受け付ける。
【００３５】
ステップＳ１６：ステップＳ１５でライト要求に応答した場合、応答したライト要求のアドレスとデータをメモリ制御部３０へ受け渡し、メモリ制御部３０によりメモリシステム４０に対しライト処理を実行させると同時に、メモリアクセスアービタ内部のバッファ（アドレス格納バッファ２１、データ格納バッファ２２）にアドレスとデータを格納する。
【００３６】
ステップＳ１４：セルフリフレッシュ解除から２００クロックを経過していない期間において（ステップＳ１３−ＮＯ）、各ＤＭＡＣやＣＰＵからリード要求を受けた場合、そのリード要求においてその要求に関わるアドレスが、ステップＳ１６にて内部バッファ２１に格納しているアドレスと合致するかを判断する。
【００３７】
ステップＳ１７：ステップＳ１４にてリード要求におけるアドレスとバッファ２１に予め格納しているアドレスとが合致した場合、バッファ２２に格納していたデータを返して応答する。
【００３８】
ステップＳ１８：セルフリフレッシュ解除から２００クロックを経過後（ステップＳ１３−ＹＥＳ）、通常の優先順位にてアービトレーションを行う。
【００３９】
以上により本発明の実施の形態について説明した。なお、上述した実施形態は、本発明の好適な実施形態の一例を示すものであり、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【００４０】
【発明の効果】
以上の説明から明らかなように、本発明によれば、記憶手段としてＤＤＲ−ＳＤＲＡＭを用いて構成されるメモリシステムに対するメモリアクセスのアービトレイションを行うメモリアクセスアービタ及びこれを備えるメモリ制御装置において、請求項１記載の発明では、セルフリフレッシュ解除後所定クロック間リードアクセス不可であるＤＤＲ−ＳＤＲＡＭで構成されたメモリシステムに対し、セルフリフレッシュ解除後の所定クロック間においても、複数のＤＭＡＣあるいはＣＰＵから要求されるメモリアクセスに対し、優先順位に関わらずライト要求については応答するのでメモリアクセスの処理が向上できるという効果がある。
【００４１】
また、請求項２記載の発明では、上記セルフリフレッシュ解除後の所定クロック間において応答したライトアクセスのアドレスとデータをメモリアクセスアービタ内に備えるバッファに格納しておき、その後、セルフリフレッシュ解除後の所定クロック間において上記予めバッファに格納しておいたアドレスと同一アドレスへのリード要求が発生した場合は、中断ではなくバッファに格納しておいたデータを返して応答するので、メモリアクセスの処理が向上できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるメモリアクセスアービタ及びこれを備えるメモリ制御装置を含むシステム全体構成を示す図である。
【図２】本発明の第１の実施の形態におけるメモリアクセスアービタの制御フローを示すフローチャートである。
【図３】本発明の第２の実施の形態におけるメモリアクセスアービタの制御フローを示すフローチャートである。
【符号の説明】
１００　メモリ制御装置
１１〜１５　ＤＭＡコントローラＩ／Ｆ部
１６　ＣＰＵアクセスＩ／Ｆ部
１７　セルフリフレッシュ制御装置（セルフリフレッシュ制御部）
２０　メモリアクセスアービタ
２１　アドレス格納バッファ
２２　データ格納バッファ
３０　メモリ制御部
４０　メモリシステム
【図１】
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【図２】
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【図３】
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