(57)【要約】【課題】既存の工程技術をそのまま使用して高密度の２ビット又は３ビットのデータを格納することが可能なフラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法を提供する。【解決手段】半導体基板の所定領域に形成された第１トンネル酸化膜と、前記第１トンネル酸化膜上に形成された第１フローティングゲートと、前記半導体基板の上部と前記第１フローティングゲートの一側壁に沿って形成された第２トンネル酸化膜と、前記第２トンネル酸化膜に接して形成され、前記第１フローティングゲートから隔離された第２フローティングゲートと、前記第１フローティングゲート及び前記第２フローティングゲート上に形成された誘電体膜と、前記誘電体膜上に形成されたコントロールゲートと、前記第２トンネル酸化膜の一側部の下方の前記半導体基板に形成された第１接合領域と、前記第１トンネル酸化膜の一側部の下方の前記半導体基板に形成された第２接合領域とを含む。【選択図】　　　　図１４
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【特許請求の範囲】
【請求項１】
半導体基板の素子分離領域に前記半導体基板の表面より高く突出した突出部を備える素子分離膜を形成する段階と、
前記半導体基板上に第１トンネル酸化膜を形成する段階と、
前記第１トンネル酸化膜が形成された半導体基板上に第１フローティングゲート用物質膜を蒸着する段階と、
前記第１フローティングゲート用物質膜をパターニングする段階と、
前記パターニングされた第１フローティングゲート用物質膜が形成された半導体基板上に段差部に沿って第２トンネル酸化膜及び第２フローティングゲート用物質膜を順次形成する段階と、
前記第１フローティングゲート用物質膜上の前記第２トンネル酸化膜及び第２フローティングゲート用物質膜を化学機械的研磨によって除去することにより、前記第１フローティングゲート用物質膜が前記突出部によって隔離されるようにする段階と、
前記結果物上にコントロールゲート用物質膜及びハードマスク層を形成する段階と、
ゲートパターンを定義するマスクを用いて前記ハードマスク層、前記コントロールゲート用物質膜、前記第２フローティングゲート用物質膜、前記第２トンネル酸化膜、前記第１フローティングゲート用物質膜及び第１トンネル酸化膜をパターニングする段階とを含むことを特徴とするフラッシュメモリセルの製造方法。
【請求項２】
前記コントロールゲート用物質膜及び前記ハードマスク層を形成する段階の前に、
前記第１フローティングゲート用物質膜の間に形成された前記素子分離膜の突出部をエッチングする段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項３】
前記突出部を備える素子分離膜を形成する段階は、
前記半導体基板上にパッド酸化膜及びパッド窒化膜を形成する段階と、
素子分離領域を定義するマスクを用いて前記パッド窒化膜、前記パッド酸化膜及び前記半導体基板をエッチングしてトレンチを形成する段階と、
前記トレンチの側壁に沿って酸化膜を形成する段階と、
パターニングされた前記パッド窒化膜の上部表面まで前記トレンチを埋め込むトレンチ型素子分離膜を形成する段階と、
前記パッド窒化膜を除去する段階と、
前記パッド酸化膜を除去する段階とを含んでなることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項４】
前記第１トンネル酸化膜はウェット酸化方式を用いて形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項５】
前記第２トンネル酸化膜は高温酸化膜で形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項６】
前記第２トンネル酸化膜は５０〜１００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項７】
前記第１フローティングゲート用物質膜はポリシリコン膜であることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項８】
前記第２フローティングゲート用物質膜はシリコン窒化膜であることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項９】
前記第２フローティングゲート用物質膜は１００〜１０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１０】
前記誘電体膜はシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次積層して形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１１】
半導体基板の所定領域に形成された第１トンネル酸化膜と、
前記第１トンネル酸化膜上に形成された第１フローティングゲートと、
前記半導体基板の上部と前記第１フローティングゲートの一側壁に沿って形成された第２トンネル酸化膜と、
前記第２トンネル酸化膜と接して形成され、前記第１フローティングゲートから隔離された第２フローティングゲートと、
前記第１フローティングゲート及び前記第２フローティングゲート上に形成された誘電体膜と、
前記誘電体膜上に形成されたコントロールゲートと、
前記第２トンネル酸化膜の一側部の下方の前記半導体基板に形成された第１接合領域と、
前記第１トンネル酸化膜の一側部の下方の前記半導体基板に形成された第２接合領域とを含むことを特徴とするフラッシュメモリセル。
【請求項１２】
前記コントロールゲート、前記第１接合領域及び前記第２接合領域に印加される電圧に応じて前記第１フローティングゲート及び前記第２フローティングゲートに電子を注入し或いは注入された電子を放出させて前記第２フローティングゲートに２ビットのデータを格納することを特徴とする請求項１１記載のフラッシュメモリセル。
【請求項１３】
前記コントロールゲート、前記第１接合領域及び前記第２接合領域に印加される電圧に応じて前記第１フローティングゲート及び前記第２フローティングゲートに電子を注入し或いは注入された電子を放出させて前記第２フローティングゲートに１ビットのデータを格納し、前記第１フローティングゲートに２ビットのデータを格納して一つのセルに３ビットのデータを格納することを特徴とする請求項１１記載のフラッシュメモリセル。
【請求項１４】
前記第２トンネル酸化膜は高温酸化膜で形成されたことを特徴とする請求項１１記載のフラッシュメモリセル。
【請求項１５】
前記第２トンネル酸化膜は５０〜１００Åの厚さを有することを特徴とする請求項１１記載のフラッシュメモリセル。
【請求項１６】
前記第１フローティングゲートはポリシリコン膜で形成され、前記第２フローティングゲートはシリコン窒化膜で形成されたことを特徴とする請求項１１記載のフラッシュメモリセル。
【請求項１７】
前記第１フローティングゲートは５００〜２０００Åの厚さを有することを特徴とする請求項１１記載のフラッシュメモリセル。
【請求項１８】
前記第２フローティングゲートは１００〜１０００Åの厚さを有することを特徴とする請求項１１記載のフラッシュメモリセル。
【請求項１９】
請求項１１のフラッシュメモリセルにデータを格納するためのフラッシュメモリセルのプログラム方法において、
第１フローティングゲートに電子を注入させる場合には、コントロールゲートにプログラム電圧を印加し、第１接合領域を接地端子に連結させ、第２接合領域に前記プログラム電圧よりは小さくて接地電圧よりは大きい電圧を印加することによりプログラムし、第２フローティングゲートに電子を注入させる場合には、前記コントロールゲートにプログラム電圧を印加し、前記第１接合領域に前記プログラム電圧よりは小さくて接地電圧よりは大きい電圧を印加し、前記第２接合領域を接地端子に連結させることによりプログラムするが、前記第１フローティングゲートと前記第２フローティングゲートに対して独立的にプログラム動作が行われることを特徴とするフラッシュメモリセルのプログラム方法。
【請求項２０】
前記プログラム電圧は７Ｖ〜９Ｖであり、前記プログラム電圧よりは小さくて接地電圧よりは大きい電圧は４Ｖ〜５Ｖであることを特徴とする請求項１９記載のフラッシュメモリセルのプログラム方法。
【請求項２１】
請求項１１のフラッシュメモリセルに格納されたデータを消去するためのフラッシュメモリセルの消去方法において、
第１フローティングゲートに注入された電子を放出させる場合には、コントロールゲートに消去電圧を印加し、第１接合領域をフローティングさせた状態で第２接合領域に接地電圧より大きい電圧を印加することにより消去し、第２フローティングゲートに注入された電子を放出させる場合には、前記コントロールゲートに消去電圧を印加し、前記第２接合領域をフローティングさせた状態で前記第１接合領域に接地電圧より大きい電圧を印加して消去するが、前記第１フローティングゲートと前記第２フローティングゲートに対して独立的に消去動作が行われることを特徴とするフラッシュメモリセルの消去方法。
【請求項２２】
前記消去電圧は−８Ｖ〜−９Ｖであり、前記接地電圧より大きい電圧は４Ｖ〜５Ｖであることを特徴とする請求項２１記載のフラッシュメモリセルの消去方法。
【請求項２３】
請求項１１のフラッシュメモリセルに格納されたデータを消去するためのフラッシュメモリセルの消去方法において、
第１接合領域及び第２接合領域をフローティングさせた状態でコントロールゲートに消去電圧を印加し、半導体基板に接地電圧より大きい電圧を印加して、第１フローティングゲート及び第２フローティングゲートに注入された電子を同時に放出させることにより消去することを特徴とするフラッシュメモリセルの消去方法。
【請求項２４】
前記消去電圧は−８Ｖ〜−９Ｖであり、前記接地電圧より大きい電圧は８Ｖ〜９Ｖであることを特徴とする請求項２３記載のフラッシュメモリセルの消去方法。
【請求項２５】
請求項１１の前記フラッシュメモリセルに格納されたデータを読み出すためのフラッシュメモリセルの読出方法において、
コントロールゲートに読出電圧を印加し、第１接合領域を接地端子に連結させ、第２接合領域に読出電圧よりは小さくて接地電圧よりは大きい電圧を印加した後、第２接合領域に流れるセル電流をセンシングして読み出すか、或いはコントロールゲートに読出電圧を印加し、第２接合領域を接地端子に連結させ、第１接合領域に読出電圧よりは小さくて接地電圧よりは大きい電圧を印加した後、第１接合領域に流れるセル電流をセンシングして読み出すことを特徴とするフラッシュメモリセルの読出方法。
【請求項２６】
前記読出電圧は４Ｖ〜５Ｖであり、前記読出電圧よりは小さくて接地電圧よりは大きい電圧は０．８Ｖ〜１Ｖであることを特徴とする請求項２５記載のフラッシュメモリセルの読出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子及びその製造方法に係り、さらに詳しくは、フラッシュメモリセル及びその製造方法とプログラム／消去／読出方法に関する。
【０００２】
【従来の技術】
ＮＯＲ型フラッシュメモリセルの情報格納は、フローティングゲートに電荷（電子）を格納する時とそうでない時とのしきい値電圧（Ｖｔ）の差異によるセル電流差を比較してフラッシュメモリセルの状態を読み出す方式である。図１に示すように、コントロールゲートに常時一定の電圧を印加した際に出力される電流と基準セル（Ｒｅｆｅｒｅｎｃｅ　Ｃｅｌｌ）から常時一定に出力される電流とをセンスアンプ（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）で比較し、多くの電流が流れる場合と少ない電流が流れる場合とをそれぞれ「０」及び「１」に処理して、これを１ビットとする。
【０００３】
ところで、一つのセルに１ビットを格納する方法は、フラッシュメモリセルの集積度が増加するほど集積度と同じセルの数が必要となる。すなわち、６４Ｍフラッシュは２２６個のセルが必要である。従って、これが解決できるように開発されているものがマルチレベルセル（ＭＬＣ；Ｍｕｌｔｉ　Ｌｅｖｅｌ　Ｃｅｌｌ）であるが、フラッシュセル構造の変化なしでフラッシュメモリセルのしきい値電圧（Ｖｔ）を細分して状態（Ｓｔａｔｅｓ）を表示する方法が開発されている。ＮＯＲ型フラッシュメモリ素子だけでなく、ＮＡＮＤ型フラッシュメモリ素子に対しても開発されている。
【０００４】
マルチレベルセルは殆ど、図２に示すように、しきい値電圧（Ｖｔ）を４つの状態に細分して情報を格納するが、各状態は「１１」、「１０」、「０１」及び「００」に区分することができる。すなわち、１つのセルに２ビット（４つの状態）を格納することが可能な構造である。しきい値電圧（Ｖｔ）の状態を無限定に多く分けることができれば最も理想的であるが、現在までは４つの状態に分ける場合が最も一般的である。
【０００５】
ところが、一般的な２ビットマルチレベルセルは、１つのスタック型セル（Ｓｔａｃｋ　Ｃｅｌｌ）に４つの状態に分けて具現しているが、この方式は、電荷リテンション（Ｃｈａｒｇｅ　Ｒｅｔｅｎｔｉｏｎ）によって電荷損失が生ずる場合に問題が発生する可能性がある。すなわち、消去状態（Ｅｒａｓｅｄ　Ｓｔａｇｅｓ）からプログラム状態（Ｐｒｏｇｒａｍｍｅｄ　Ｓｔａｔｅｓ）に変わる際、フローティングゲートに略３０００個程度の電荷が集まるが、これを４つの状態に分ける場合、電荷の損失が生ずると他の状態に認識してフェールが発生する確率が高くなる。
【０００６】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、既存の工程技術をそのまま使用して高密度の２ビット又は３ビットのデータを格納することが可能なフラッシュメモリセルの製造方法を提供することにある。
【０００７】
本発明の他の目的は、プログラム時間、電荷格納／リテンションの面において従来のフラッシュメモリセルより有利であり、２ビット又は３ビットのデータを格納することが可能なフラッシュメモリセルを提供することにある。
【０００８】
本発明のさらに他の目的は、２ビット又は３ビットのデータを格納することが可能なフラッシュメモリセルのプログラム／消去／読出方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明は、半導体基板の素子分離領域に前記半導体基板の表面より高く突出した突出部を備える素子分離膜を形成する段階と、前記半導体基板上に第１トンネル酸化膜を形成する段階と、前記第１トンネル酸化膜が形成された半導体基板上に第１フローティングゲート用物質膜を蒸着する段階と、前記第１フローティングゲート用物質膜をパターニングする段階と、前記パターニングされた第１フローティングゲート用物質膜が形成された半導体基板上に段差部に沿って第２トンネル酸化膜及び第２フローティングゲート用物質膜を順次形成する段階と、前記第１フローティングゲート用物質膜上の前記第２トンネル酸化膜及び第２フローティングゲート用物質膜を化学機械的研磨法で除去することにより、前記第１フローティングゲート用物質膜が前記突出部によって隔離されるようにする段階と、前記結果物上にコントロールゲート用物質膜及びハードマスク層を形成する段階と、ゲートパターンを定義するマスクを用いて前記ハードマスク層、前記コントロールゲート用物質膜、前記第２フローティングゲート用物質膜、前記第２トンネル酸化膜、前記第１フローティングゲート用物質膜及び第１トンネル酸化膜をパターニングする段階とを含む、フラッシュメモリセルの製造方法を提供する。
【００１０】
前記他の目的を達成するために、本発明は、半導体基板の所定領域に形成された第１トンネル酸化膜と、前記第１トンネル酸化膜上に形成された第１フローティングゲートと、前記半導体基板の上部と前記第１フローティングゲートの一側壁に沿って形成された第２トンネル酸化膜と、前記第２トンネル酸化膜に接して形成され、前記第１フローティングゲートから隔離された第２フローティングゲートと、前記第１フローティングゲート及び前記第２フローティングゲート上に形成された誘電体膜と、前記誘電体膜上に形成されたコントロールゲートと、前記第２トンネル酸化膜の一側部の下方の前記半導体基板に形成された第１接合領域と、前記第１トンネル酸化膜の一側部の下方の前記半導体基板に形成された第２接合領域とを含むフラッシュメモリセルを提供する。
【００１１】
前記さらに他の技術的課題を達成するために、本発明は、前記フラッシュメモリセルにデータを格納するためのフラッシュメモリセルのプログラム方法において、第１フローティングゲートに電子を注入させる場合にはコントロールゲートにプログラム電圧を印加し、第１接合領域を接地端子に連結させ、第２接合領域に前記プログラム電圧よりは小さくて接地電圧よりは大きい電圧を印加してプログラムし、第２フローティングゲートに電子を注入させる場合には前記コントロールゲートにプログラム電圧を印加し、前記第１接合領域に前記プログラム電圧よりは小さくて接地電圧よりは大きい電圧を印加し、前記第２接合領域を接地端子に連結させてプログラムするが、前記第１フローティングゲートと前記第２フローティングゲートに対して独立的にプログラム動作が行われる、フラッシュメモリセルのプログラム方法を提供する。
【００１２】
また、前記さらに他の目的を達成するために、本発明は、前記フラッシュメモリセルに格納されたデータを消去するためのフラッシュメモリセルの消去方法において、第１フローティングゲートに注入された電子を放出させる場合にはコントロールゲートに消去電圧を印加し、第１接合領域をフローティングさせた状態で第２接合領域に接地電圧より大きい電圧を印加して消去し、第２フローティングゲートに注入された電子を放出させる場合には前記コントロールゲートに消去電圧を印加し、前記第２接合領域をフローティングさせた状態で前記第１接合領域に接地電圧より大きい電圧を印加して消去するが、前記第１フローティングゲートと前記第２フローティングゲートに対して独立的に消去動作が行われる、フラッシュメモリセルの消去方法を提供する。
【００１３】
また、前記さらに他の目的を達成するために、本発明は、前記フラッシュメモリセルに格納されたデータを消去するためのフラッシュメモリセルの消去方法において、第１接合領域及び第２接合領域をフローティングさせた状態でコントロールゲートに消去電圧を印加し、半導体基板に接地電圧より大きい電圧を印加して第１フローティングゲート及び第２フローティングゲートに注入された電子を同時に放出させて消去する、フラッシュメモリセルの消去方法を提供する。
【００１４】
また、前記さらに他の技術的課題を達成するために、本発明は、前記フラッシュメモリセルに格納されたデータを読み出すためのフラッシュメモリセルの読出方法において、コントロールゲートに読出電圧を印加し、第１接合領域を接地端子に連結させ、第２接合領域に読出電圧よりは小さくて接地電圧よりは大きい電圧を印加した後、第２接合領域に流れるセル電流をセンシングして読み出すか、或いはコントロールゲートに読出電圧を印加し、第２接合領域を接地端子に連結させ、第１接合領域に読出電圧よりは小さくて接地電圧よりは大きい電圧を印加した後、第１接合領域に流れるセル電流をセンシングして読み出す、フラッシュメモリセルの読出方法を提供する。
【００１５】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施形態を説明する。但し、これらの実施形態は当技術分野で通常の知識を有する者に本発明が十分理解されるように提供されるもので、いろいろの変形実施が可能であり、本発明の範囲が下記の実施形態に限定されるものではない。以下の説明において、ある層が他の層上に存在すると記述される際、これは他の層の直上に存在することもでき、その間に第３の層が介在することもできる。また、図面において、各層の厚さ又は大きさは説明の便宜及び明確性のために誇張されている。図面上、同一の符号は同一の要素を指す。
【００１６】
図３は本発明の好適な実施形態に係るフラッシュメモリセルのレイアウト図である。図３において、参照符号１１３は素子分離膜を、１１６はフローティングゲートとして使用される第１ポリシリコン膜パターンを示す。
【００１７】
図４ないし図１３は、本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。図４ａないし図１３ａは図３のＩ−Ｉ’線に沿って切断した断面図、図４ｂないし図１３ｂは図３のＩＩ−ＩＩ’線に沿って切断した断面図であって、それぞれ図３ａないし図１３ａに対応するように示されている。
【００１８】
図４ａ及び図４ｂを参照すると、半導体基板１００上にパッド酸化膜１０２を形成する。パッド酸化膜１０２はドライ又はウェット酸化方式で形成し、７５０℃〜９００℃の温度範囲で７０Å〜１００Å程度の厚さに形成する。
【００１９】
パッド酸化膜１０２上にパッド窒化膜１０４を蒸着する。パッド窒化膜１０４はＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成し、後続の工程で素子分離膜が十分突出することが可能な程度の厚さ、例えば２０００Å〜３５００Å程度の厚さに形成する。
【００２０】
素子分離膜の形成のためのパターニングによって半導体基板１００内にトレンチ１０６を形成して素子分離領域とアクティブ領域を定義する。すなわち、素子分離領域を定義するフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをエッチングマスクとしてパッド窒化膜１０４、パッド酸化膜１０２及び半導体基板１００をエッチングすることにより、半導体基板１００内にトレンチ１０６を形成する。この際、トレンチ１０６は２５００Å〜３５００Å程度、好ましくては３０００Å程度の深さに形成する。
【００２１】
図５ａ及び図５ｂを参照すると、トレンチ１０６の側壁及び底部のエッチング損傷を補償し、トレンチ１０６の上部及び底部のコーナーをラウンド（ｒｏｕｎｄｉｎｇ）処理するために、トレンチ１０６の内壁に犠牲酸化膜（図示せず）を形成する。前記犠牲酸化膜はドライ酸化方式で形成し、１０００℃〜１１５０℃の温度範囲で１５０Å〜２５０Å程度の厚さに形成することが好ましい。
【００２２】
前記犠牲酸化膜をエッチング液として用いて除去した後、側壁酸化を行ってトレンチ１０６内に前記犠牲酸化膜よりさらに厚く側壁酸化膜１０８を形成する。前記犠牲酸化膜はＤＨＦ溶液（Ｄｉｌｕｔｅｄ　ＨＦ；例えば、水とＨＦが５０：１程度の比率で希釈されたＨＦ溶液）又はＢＯＥ溶液（Ｂｕｆｆｅｒ　Ｏｘｉｄｅ　Ｅｔｃｈａｎｔ；例えば、ＨＦとＮＨ４Ｆが１００：１又は３００：１の程度で混合された溶液）を用いて除去することができる。側壁酸化膜１０８はウェット酸化方式を用いて７５０℃〜８５０℃程度の温度範囲で３００Å〜４５０Å程度の厚さに形成することが好ましい。
【００２３】
全体構造上部にライナー１１０を形成する。ライナー１１０は後続の工程で形成されるトレンチ絶縁膜（図６ａの「１１２」参照）との接着を強化する役割を果たす。ライナー１１０は高温酸化膜（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ；ＨＴＯ）で形成することが好ましい。例えば、ＳｉＨ２Ｃｌ２（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ；ＤＣＳ）と酸素を反応させて高温（例えば、１０００℃〜１１００℃程度の温度）で蒸着して形成する。ライナー１１０は１００Å〜１２０Å程度の厚さに形成することが好ましい。
【００２４】
図６ａ及び図６ｂを参照すると、トレンチ絶縁膜１１２を蒸着して前記トレンチ１０６内を埋め込む。この際、トレンチ絶縁膜１１２はトレンチ１０６内を十分埋め込むことにより、パッド窒化膜１０４の上部表面上まで十分蒸着される程度の厚さ、例えば５０００Å〜１００００Å程度の厚さに蒸着する。トレンチ絶縁膜１１２はＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）酸化膜で形成することが好ましく、トレンチ１０６内にボイド（ｖｏｉｄ）などが形成されないように埋め込む。
【００２５】
トレンチ絶縁膜１１２及びライナー１１０を化学機械的研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）工程によって平坦化する。前記化学機械的研磨工程はパッド窒化膜１０４が露出されるまで行うことが好ましい。前記化学機械的研磨工程によってパッド窒化膜１０４程度の厚さの突出部を有する素子分離膜１１３が形成される。
【００２６】
図７ａ及び図７ｂを参照すると、パッド窒化膜１０４を除去する。パッド窒化膜１０４はストリップ工程を用いて除去することができる。例えば、リン酸Ｈ３ＰＯ４溶液を用いて除去することができる。
【００２７】
次に、ウェルジャンクションとしきい値電圧調節のためにイオン注入を行う。その後、ソース領域及びドレイン領域を形成するためにイオン注入を行う。
【００２８】
以下の図面では側壁酸化膜１０８、ライナー１１０及びトレンチ絶縁膜１１２は、素子分離膜１１３でのみ表現し、以下の説明でも側壁酸化膜１０８、ライナー１１０及びトレンチ絶縁膜１１２を別々に区分せず、素子分離膜１１３で表現して説明する。
【００２９】
図８ａ及び図８ｂを参照すると、パッド酸化膜１０２を除去する。パッド酸化膜１０２はＤＨＦ溶液（Ｄｉｌｕｔｅｄ　ＨＦ；例えば、水とＨＦが５０：１程度の比率で希釈されたＨＦ溶液）又はＢＯＥ溶液（Ｂｕｆｆｅｒ　Ｏｘｉｄｅ　Ｅｔｃｈａｎｔ；例えば、ＨＦとＮＨ４Ｆが１００：１又は３００：１程度で混合された溶液）を用いて除去することができる。
【００３０】
図９ａ及び図９ｂを参照すると、半導体基板１００上に第１トンネル酸化膜１１４を形成する。第１トンネル酸化膜１１４はウェット酸化方式を用いて形成することが好ましい。例えば、７５０℃〜８００℃程度の温度でウェット酸化を行い、９００℃〜９１０℃程度の温度で窒素（Ｎ２）雰囲気中で２０〜３０分間アニーリングを行って形成する。
【００３１】
次いで、第１フローティングゲートとして用いられる第１ポリシリコン膜１１６を蒸着する。第１ポリシリコン膜１１６は５００〜２０００Å程度の厚さに蒸着する。第１ポリシリコン膜１１６はＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスを用いてＬＰＣＶＤ法で形成することが好ましい。この際、第１ポリシリコン膜１１６のグレインサイズが最小化されるように蒸着することが好ましい。第１ポリシリコン１１６は５８０〜６２０℃程度の温度と０．１〜３Ｔｏｒｒ程度の低圧条件で形成する。その後、図９ｂに示すように、第１ポリシリコン膜１１６をパターニングする。
【００３２】
図１０ａ及び図１０ｂを参照すると、半導体基板１００上に第２トンネル酸化膜１１８を形成する。第２トンネル酸化膜１１８は高温酸化膜（ＨＴＯ；Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）で形成し、５０Å〜１００Å程度の厚さに形成することが好ましい。
【００３３】
第２トンネル酸化膜１１８が形成された半導体基板１００上に、第２フローティングゲートとして用いられるシリコン窒化膜Ｓｉ３Ｎ４１２０を形成する。シリコン窒化膜１２０は第１ポリシリコン膜１１６の蒸着厚さよりは薄く、例えば１００Å〜１０００Å程度の厚さに形成することが好ましい。
【００３４】
図１１ａ及び図１１ｂを参照すると、化学機械的研磨工程を行って第１ポリシリコン膜１１６上の第２トンネル酸化膜１１８及びシリコン窒化膜１２０を除去する。この際、前記化学機械的研磨工程は、素子分離膜１１３の突出部が露出するまで行って第１ポリシリコン膜１１６を素子分離膜１１３によって完全に孤立させる。
【００３５】
図１２ａ及び図１２ｂを参照すると、第１ポリシリコン膜１１６の間に突出した素子分離膜１１３を所望のターゲットだけエッチングする。これにより、素子分離膜１１３の突出部と接していた第１ポリシリコン膜１１６の側壁が露出されることにより、第１ポリシリコン膜１１６の露出面積が増加してカップリング比を高めることができる。
【００３６】
半導体基板１００上に誘電体膜１２２を形成する。誘電体膜１２２は酸化膜／窒化膜／酸化膜形態の構造、すなわちＯＮＯ（ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）構造で形成することが好ましい。誘電体膜１２２の酸化膜はＳｉＨ２Ｃｌ２と（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ；ＤＣＳ）Ｈ２Ｏガスをソースガスとして高温酸化膜ＨＴＯで形成することが好ましい。誘電体膜１２２の窒化膜は反応ガスとしてＮＨ３とＳｉＨ２Ｃｌ２ガスを用い、０．１〜３Ｔｏｒｒ程度の低圧と６５０〜８００℃程度の温度範囲でＬＰＣＶＤ方式で形成することが好ましい。
【００３７】
次に、誘電体膜１２２上に、コントロールゲートとして用いられる第２ポリシリコン膜１２４及びシリサイド膜１２６を蒸着する。シリサイド膜１２６はタングステンシリサイドＷＳｉ膜で形成することが好ましい。第２ポリシリコン膜１２４は５１０℃〜５５０℃程度の温度で０．１〜３ｔｏｒｒ以下の低圧条件で蒸着された非晶質シリコン薄膜を使用することが好ましい。シリサイド膜１２６としてのタングステンシリコンＷＳｉ膜はＳｉＨ４又（ｍｏｍｏｓｉｌａｎｅ；ＭＳ）はＳｉＨ２Ｃｌ２（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ；ＤＣＳ）とＷＦ６の反応を用いて３００℃〜５００℃の温度で形成することが好ましい。タングステンシリサイドＷＳｉ膜は化学量論的比を２．０〜２．８程度にして成長させ、適切なステップカバレッジを実現して面抵抗Ｒｓを最小化させることが好ましい。次いで、シリサイド膜１２６上にハードマスク層１２８を形成する。ハードマスク層１２８はシリコン窒化膜で形成する。
【００３８】
図１３ａと図１３ｂを参照すると、ゲートパターニング工程を行う。すなわち、コントロールゲート形成用マスクを用いてハードマスク層１２８、シリサイド膜１２６、第２ポリシリコン膜１２４及び誘電体膜１２２をパターニングし、パターニングされたハードマスク層１２８を用いた自己整列エッチング工程により第１ポリシリコン膜１１６、第１トンネル酸化膜１１４及び第２トンネル酸化膜１１８をパターニングする。次に、半導体基板１００に不純物をイオン注入して第２トンネル酸化膜１１８の一側部の下方の半導体基板１００に第１接合領域１３０を形成し、同時に第１トンネル酸化膜１１４の一側部の下方の半導体基板１００に第２接合領域１３２を形成する。
【００３９】
以後の工程は、通常のフラッシュメモリセルの製造工程と同一に行うので、その説明を略する。
【００４０】
次に、本発明の好適な実施形態によって製造されたフラッシュメモリセルの動作を説明する。
【００４１】
図１４は２ビット又は３ビットのデータを格納することが可能な本発明のフラッシュメモリセルを示す断面図である。図１４では素子の動作を表現するために便宜上コントロールゲート１２４の上部に形成されるシリサイド膜とハードマスク層は示されていない。
【００４２】
図１４を参照すると、本発明のフラッシュメモリセルは、半導体基板１００の所定の領域に形成された第１トンネル酸化膜１１４と、第１トンネル酸化膜１１４の上部に形成された第１フローティングゲート１１６と、半導体基板１００の上部と第１フローティングゲート１１６の一側壁に沿って形成された第２トンネル酸化膜１１８と、第２トンネル酸化膜１１８に接して形成され、第１フローティングゲート１１６から隔離された第２フローティングゲート１２０と、第１フローティングゲート１１６及び第２フローティングゲート１２０上に形成された誘電体膜１２２と、誘電体膜１２２上に形成されたコントロールゲート１２４と、第２トンネル酸化膜１１８の一側部の下方の半導体基板１００に形成された第１接合領域１３０と、第１トンネル酸化膜１１４の一側部の下方の半導体基板１００に形成された第２接合領域１３２とを含む。本発明のフラッシュメモリセルの構造は２ビットセル構造（４レベル状態）であり、第１フローティングゲート１１６と第２フローティングゲート１２０は第２トンネル酸化膜（高温酸化膜）１１８で分離され、それぞれのフローティングゲートに電荷を格納することができるという利点がある。これは従来の一つのフローティングゲートからなる場合と比較してプログラム時間だけでなく電荷格納／リテンションの面において有利である。
【００４３】
一方、第１フローティングゲート１１６、すなわちポリシリコンからなるフローティングゲートは、電荷が入ると、等電位を作るために電荷がフローティングゲート全域に亘って均一に拡散して分布されるが、第２フローティングゲート１２０、すなわちシリコン窒化膜からなるフローティングゲートは、シリコン窒化膜の特性上、電荷トラップ（Ｃｈａｒｇｅ　Ｔｒａｐ）の形態で存在するので、第１接合領域１３０付近の領域にのみ局部的に存在することになる。
【００４４】
第２フローティングゲート１２０の場合、トンネル酸化膜１１８として高温酸化膜を使用するが、これは厚さの調節に応じてセルしきい値電圧（Ｃｅｌｌ　Ｖｔ）を適切に調節することができるという利点がある。
【００４５】
本発明のフラッシュメモリセルにデータを格納するためのフラッシュメモリセルのプログラムは、第１フローティングゲート１１６に電子を注入させる場合にはコントロールゲート１２４にプログラム電圧を印加し、第１接合領域１３０を接地端子に連結させ、第２接合領域１３２に前記プログラム電圧よりは小さくて接地電圧よりは大きい電圧を印加することにより行われ、第２フローティングゲート１２０に電子を注入する場合にはコントロールゲート１２４にプログラム電圧を印加し、第１接合領域１３０に前記プログラム電圧よりは小さくて接地電圧よりは大きい電圧を印加し、第２接合領域１３２を接地端子に連結させることにより行われる。前記第１フローティングゲート１１６と第２フローティングゲート１２０は独立的にプログラム動作が行われる。この際、前記プログラム電圧は７Ｖ〜９Ｖであり、前記プログラム電圧よりは小さくて接地電圧よりは大きい電圧は４Ｖ〜５Ｖである。
【００４６】
本発明のフラッシュメモリセルに格納されたデータを消去するためのフラッシュメモリセルの消去は、第１フローティングゲート１１６に注入された電子を放出させる場合にはコントロールゲート１２４に消去電圧を印加し、第１接合領域１３０をフローティングさせた状態で第２接合領域１３２に接地電圧より大きい電圧を印加することにより行われ、第２フローティングゲート１２０に注入された電子を放出させる場合にはコントロールゲート１２４に消去電圧を印加し、第２接合領域１３２をフローティングさせた状態で第１接合領域１３０に接地電圧より大きい電圧を印加することにより行われる。第１フローティングゲート１１６と第２フローティングゲート１２０は独立的に消去動作が行われる。この際、前記消去電圧は−８Ｖ〜−９Ｖであり、前記接地電圧より大きい電圧は４Ｖ〜５Ｖである。
【００４７】
また、本発明のフラッシュメモリセルに格納されたデータを消去するためのフラッシュメモリセルの消去は、第１接合領域１３０及び第２接合領域１３２をフローティングさせた状態でコントロールゲート１２４に消去電圧を印加し、半導体基板１００に接地電圧より大きい電圧を印加し、第１フローティングゲート１１６及び第２フローティングゲート１２０に注入された電子を同時に放出させることにより行われることができる。この際、前記消去電圧は−８Ｖ〜−９Ｖであり、前記接地電圧より大きい電圧は８Ｖ〜９Ｖである。
【００４８】
本発明のフラッシュメモリセルに格納されたデータを読み出すためのフラッシュメモリセルの読出は、コントロールゲート１２４に読出電圧を印加し、第１接合領域１３０を接地端子に連結させ、第２接合領域１３２に読出電圧よりは小さくて接地電圧よりは大きい電圧を印加した後、第２接合領域１３２に流れるセル電流をセンシングし、或いはコントロールゲート１２４に読出電圧を印加し、第２接合領域１３２を接地端子に連結させ、第１接合領域１３０に読出電圧よりは小さくて接地電圧よりは大きい電圧を印加した後、第１接合領域１３０に流れるセル電流をセンシングしすることにより行われる。この際、前記読出電圧は４Ｖ〜５Ｖであり、前記読出電圧よりは小さくて接地電圧よりは大きい電圧は０．８Ｖ〜１Ｖである。
【００４９】
本発明のフラッシュメモリセル構造でも、第１フローティングゲート１１６、すなわちポリシリコンからなるフローティングゲートに４状態（４　Ｓｔａｔｅｓ）を作る方式でプログラムする場合、３ビット（８レベル状態）セルを実現することもできる。
【００５０】
一方、シリコン窒化膜フローティングゲート１２０からなるフラッシュメモリセルとポリシリコンフローティングゲート１１６からなるフラッシュメモリセルとをシリアル（ｓｅｒｉａｌ）に連結して使用することもできる（図１５参照）。これは図１３ａ及び図１３ｂを参照して説明したゲートパターニング工程の際、シリコン窒化膜フローティングゲート１２０からなるフラッシュメモリセルと、ポリシリコンフローティングゲート１１６からなるフラッシュメモリセルとがシリアルに配列されるようにパターニングされたゲートパターニング用マスクを用いてパターニングすることにより実現することができる。
【００５１】
以上、本発明の好適な実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想の範囲内で当分野で通常の知識を有する者によっていろいろの変形が可能である。
【００５２】
【発明の効果】
上述したように、本発明に係るフラッシュメモリセル及びその製造方法によれば、従来の工程技術をそのまま使用して高密度の２ビットセル又は３ビットセルを実現することができ、これにより製造コストを節減することができ、プログラム時間だけでなく電荷格納／リテンションの面において従来のフラッシュメモリセルより有利な高集積フラッシュメモリセルを実現することができる。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリセルのデータ格納方法を示したグラフである。
【図２】一つのフローティングゲートからなるマルチレベルセルのデータ格納方法を示したグラフである。
【図３】本発明の好適な実施形態に係るフラッシュメモリセルのレイアウト図である。
【図４】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図５】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図６】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図７】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図８】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図９】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図１０】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図１１】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図１２】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図１３】本発明の好適な実施形態に係るフラッシュメモリセルの製造方法を説明するために示した断面図である。
【図１４】２ビット又は３ビットのデータを格納することが可能な本発明のフラッシュメモリセルを示した断面図である。
【図１５】シリコン窒化膜フローティングゲートからなるフラッシュメモリセルと、ポリシリコンフローティングゲートからなるフラッシュメモリセルとをシリアル（Ｓｅｒｉａｌ）に配列した場合の断面図である。
【符号の説明】
１１４　第１トンネル酸化膜
１１６　第１フローティングゲート
１１８　第２トンネル酸化膜
１２０　第２フローティングゲート
１２２　誘電体膜
１２４　コントロールゲート
１３０　第１接合領域
１３２　第２接合領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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