(57)【要約】【課題】貫通電流を確実に低減可能にした出力バッファ回路を提供する。【解決手段】ソースをそれぞれ定電圧源１とグラウンド２に接続し、直列接続点を出力端子とする出力段を構成するＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０と、インバータ回路８と第１及び第２の論理回路１３，１４と第１及び第２のトランスファゲート回路６，７とＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３とからなり、入力端子をバッファ回路の入力端子とし、２つの出力端子をＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０の各ゲートに接続した制御回路３と、制御回路の２つの出力端子に接続された第１及び第２の信号検出回路４，５とを備え、入力信号の論理レベルが反転した際に、出力段を構成するトランジスタのうち、ＯＦＦ状態にあった方のトランジスタが、他方のトランジスタの電流駆動能力が減少した後にＯＮ状態に切り替わるように構成し貫通電流を低減する。【選択図】        図１
2004266588.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力される信号に応じて出力端子に接続された負荷を駆動する出力バッファ回路であって、第１のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第１及び第２の信号検出回路と、制御回路と、第１の電位を供給する第１の電源ラインと、前記第１の電位よりも低い第２の電位を供給する第２の電源ラインとを備え、該出力バッファ回路の入力端子は、前記制御回路の入力端子に接続され、該出力バッファ回路の出力端子は、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの各ドレーン端子に接続され、前記第１のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第１のＮＭＯＳトランジスタのソース端子は、前記第２の電源ラインに接続され、前記第１のＰＭＯＳトランジスタのゲート端子は、前記制御回路の第１の出力端子及び前記第１の信号検出回路の入力端子に接続され、前記第１のＮＭＯＳトランジスタのゲート端子は、前記制御回路の第２の出力端子及び前記第２の信号検出回路の入力端子に接続され、前記第１の信号検出回路の出力端子は、前記制御回路の第２のモニタ端子に接続され、前記第２の信号検出回路の出力端子は、前記制御回路の第１のモニタ端子に接続されており、前記第１の信号検出回路は、前記第１のＰＭＯＳトランジスタのゲート端子の電位が所定レベル以下であるときには論理レベル“Ｈ”を出力し所定レベル以上であるときには論理レベル“Ｌ”を出力し、前記第２の信号検出回路は、前記第１のＮＭＯＳトランジスタのゲート端子の電位が所定レベル以上であるときには論理レベル“Ｌ”を出力し所定レベル以下であるときには論理レベル“Ｈ”を出力し、前記制御回路は、第２のＰＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１及び第２のトランスファゲート回路と、インバータ回路と、第１及び第２の論理回路とを備え、該制御回路の入力端子は、前記インバータ回路の入力端子、前記第１のトランスファゲート回路の第１の入力端子、前記第２のＰＭＯＳトランジスタのゲート端子、前記第２のトランスファゲート回路の第２の入力端子及び前記第２のＮＭＯＳトランジスタのゲート端子に接続され、前記インバータの出力端子は、前記第１のトランスファゲート回路の第２の入力端子、前記第２のトランスファゲート回路の第１の入力端子、前記第１の論理回路の第１の入力端子及び前記第２の論理回路の第１の入力端子に接続され、該制御回路の第１のモニタ端子は、前記第１の論理回路の第２の入力端子に接続され、該制御回路の第２のモニタ端子は、前記第２の論理回路の第２の入力端子に接続され，前記第１の論理回路の出力端子は、前記第１のトランスファゲート回路の第１の出力端子に接続され、前記第２の論理回路の出力端子は、前記第２のトランスファゲート回路の第１の出力端子に接続され、該制御回路の第１の出力端子は、前記第２のＰＭＯＳトランジスタのドレーン端子及び前記第１のトランスファゲート回路の第２の出力端子に接続され、該制御回路の第２の出力端子は、前記第２のＮＭＯＳトランジスタのドレーン端子及び前記第２のトランスファゲート回路の第２の出力端子に接続され、前記第２のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第２のＮＭＯＳトランジスタのソースは、前記第２の電源ラインに接続されており、前記第１の論理回路は、該論理回路の第１の入力端子と第２の入力端子の論理レベルの組み合わせが“Ｌ，Ｈ”の場合にのみ該論理回路の出力端子に論理レベル“Ｌ”を出力し、その他の組み合わせにおいては論理レベル“Ｈ”を出力し、前記第２の論理回路は、該論理回路の第１の入力端子と第２の入力端子の論理レベルの組み合わせが“Ｈ，Ｌ”の場合にのみ該論理回路の出力端子に論理レベル“Ｈ”を出力し、その他の組み合わせにおいては論理レベル“Ｌ”を出力し、前記第１及び第２のトランスファゲート回路は、該トランスファゲート回路の第１の入力端子に論理レベル“Ｈ”  が入力され、且つ、該トランスファゲート回路の第２の入力端子に論理レベル“Ｌ”  が入力された場合に該トランスファゲート回路の第１の出力端子と第２の出力端子間を導通状態とし，該トランスファゲート回路の第１の入力端子に論理レベル“Ｌ”  が入力され、且つ、該トランスファゲート回路の第２の入力端子に論理レベル“Ｈ”  が入力された場合に該トランスファゲート回路の第１の出力端子と第２の出力端子間を遮断状態とするように構成されていることを特徴とする出力バッファ回路。
【請求項２】
前記第１及び第２の信号検出回路は、インバータ回路で構成されていることを特徴とする請求項１に係る出力バッファ回路。
【請求項３】
前記第１の信号検出回路は、第３のＰＭＯＳトランジスタと、第１の抵抗とを備え、該第１の信号検出回路の入力端子は、前記第３のＰＭＯＳトランジスタのゲート端子に接続され、該第１の信号検出回路の出力端子は、前記第３のＰＭＯＳトランジスタのドレーン端子と前記第１の抵抗の一端に接続され、前記第３のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第１の抵抗の他端は、前記第２の電源ラインに接続されており、前記第２の信号検出回路は、第３のＮＭＯＳトランジスタと、第２の抵抗とを備え、該第２の信号検出回路の入力端子は、前記第３のＮＭＯＳトランジスタのゲート端子に接続され、該第２の信号検出回路の出力端子は、前記第３のＮＭＯＳトランジスタのドレーン端子と前記第２の抵抗の一端に接続され、前記第３のＮＭＯＳトランジスタのソース端子は、前記第２の電源ラインに接続され、前記第２の抵抗の他端は、前記第１の電源ラインに接続されていることを特徴とする請求項１に係る出力バッファ回路。
【請求項４】
前記第１の信号検出回路は、第３及び第４のＰＭＯＳトランジスタと、第１の抵抗とを備え、該第１の信号検出回路の入力端子は、前記第３のＰＭＯＳトランジスタのゲート端子に接続され、該第１の信号検出回路の出力端子は、前記第３のＰＭＯＳトランジスタのドレーン端子と前記第１の抵抗の一端に接続され、前記第３のＰＭＯＳトランジスタのソース端子は、前記第４のＰＭＯＳトランジスタのドレーン端子に接続され、前記第４のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第４のＰＭＯＳトランジスタのゲート端子は、前記制御回路の入力端子に接続され、前記第１の抵抗の他端は、前記第２の電源ラインに接続されており、前記第２の信号検出回路は、第３及び第４のＮＭＯＳトランジスタと、第２の抵抗とを備え、該第２の信号検出回路の入力端子は、前記第３のＮＭＯＳトランジスタのゲート端子に接続され、該第２の信号検出回路の出力端子は、前記第３のＮＭＯＳトランジスタのドレーン端子と前記第２の抵抗の一端に接続され、前記第３のＮＭＯＳトランジスタのソース端子は、前記第４のＮＭＯＳトランジスタのドレーン端子に接続され、前記第４のＮＭＯＳトランジスタのソース端子は、前記第２の電源ラインに接続され、前記第４のＮＭＯＳトランジスタのゲート端子は、前記制御回路の入力端子に接続され、前記第２の抵抗の他端は、前記第１の電源ラインに接続されていることを特徴とする請求項１に係る出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＭＯＳ集積回路における出力バッファ回路に関し、特に貫通電流を低減できるようにした出力バッファ回路に関する。
【０００２】
【従来の技術】
【特許文献１】特開平６−９０１５９号公報
【特許文献２】特開平７−２２１６２５号公報
【特許文献３】特許２９８５３１９号公報
【特許文献４】特許３０８０７１８号公報
【０００３】
従来の出力バッファ回路について、図５を用いて説明する。図５に示すバッファ回路は、入力端子に入力された信号を駆動能力を大きくして外部へ出力するようにした半導体集積回路用の出力バッファ回路において、一般的なものとして知られている。図５において、１０１  は電源、１０２  はグラウンド、Ｍ１はＰＭＯＳトランジスタ、Ｍ０はＮＭＯＳトランジスタ、１０３  はインバータ回路、Ｔ１は入力端子、Ｔ２は出力端子であり、入力端子Ｔ１はインバータ回路１０３  の入力端子に接続され、インバータ回路１０３  の出力端子はＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ０のゲート端子に共通に接続され、出力端子Ｔ２は、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ０のドレーン端子に共通に接続され、ＰＭＯＳトランジスタＭ１のソース端子は電源１０１  に接続され、ＮＭＯＳトランジスタＭ０のソース端子はグラウンド１０２  に接続されている。
【０００４】
そして、このように構成されたバッファ回路においては、入力端子Ｔ１に入力された論理レベルの信号は、インバータ回路１０３  で反転され、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０に入力され、そのどちらか一方をＯＮ状態にし、出力端子Ｔ２に入力端子Ｔ１へ入力された論理レベルと等しい信号を伝えるように動作する。
【０００５】
ここで、ＰＭＯＳトランジスタＭ１がＯＮするゲート電圧の範囲は、グラウンド１０２  の電位（ＧＮＤ）から、電源１０１  の電位（ＶＣＣ）よりもＰＭＯＳトランジスタの閾値電圧（Ｖｔｐ）だけ低い電圧（ＶＣＣ−Ｖｔｐ）までの範囲である。一方、ＮＭＯＳトランジスタＭ０がＯＮするゲート電圧の範囲は、ＧＮＤよりもＮＭＯＳトランジスタの閾値電圧（Ｖｔｎ）だけ高い電圧（ＧＮＤ＋Ｖｔｎ）から、ＶＣＣまでの範囲である。したがって、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０の両方のトランジスタがＯＮするゲート電圧の範囲は、（ＧＮＤ＋Ｖｔｎ）から（ＶＣＣ−Ｖｔｐ）までの範囲である。つまり、インバータ回路１０３  の出力電圧が、この電圧範囲に入る時間範囲において、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０は共にＯＮ状態となり、両トランジスタを介して電源１０１  からグラウンド１０２  へいわゆる貫通電流を流すことになる。
【０００６】
【発明が解決しようとする課題】
ところで、図５に示すように、出力バッファ回路の出力段に配置されるＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０とで構成されるようなインバータ回路は、トランジスタの幅を大きくしたり、トランジスタを並列接続して駆動能力を高めている。これに伴って貫通電流が大きくなり、消費電流を増大させたり、電源又はグラウンドの配線の抵抗成分やインダクタンス成分によって決まる雑音を発生させ、同一集積回路基板上の他の回路の動作に悪影響を及ぼす。
【０００７】
従来、この貫通電流の低減を目的とした出力バッファ回路として、例えば、特開平６−９０１５９号公報（特許文献１）、特開平７−２２１６２５号公報（特許文献２）、特許２９８５３１９号公報（特許文献３）、特許３０８０７１８号公報（特許文献４）等において、種々の提案がなされている。
【０００８】
本発明は、従来の出力バッファ回路における上記問題点に鑑みなされたものであって、貫通電流を効率的に確実に低減できるようにした出力バッファ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、入力端子に入力される信号に応じて出力端子に接続された負荷を駆動する出力バッファ回路であって、第１のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第１及び第２の信号検出回路と、制御回路と、第１の電位を供給する第１の電源ラインと、前記第１の電位よりも低い第２の電位を供給する第２の電源ラインとで構成され、該出力バッファ回路の入力端子は、前記制御回路の入力端子に接続され、該出力バッファ回路の出力端子は、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの各ドレーン端子に接続され、前記第１のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第１のＮＭＯＳトランジスタのソース端子は、前記第２の電源ラインに接続され、前記第１のＰＭＯＳトランジスタのゲート端子は、前記制御回路の第１の出力端子及び前記第１の信号検出回路の入力端子に接続され、前記第１のＮＭＯＳトランジスタのゲート端子は、前記制御回路の第２の出力端子及び前記第２の信号検出回路の入力端子に接続され、前記第１の信号検出回路の出力端子は、前記制御回路の第２のモニタ端子に接続され、前記第２の信号検出回路の出力端子は、前記制御回路の第１のモニタ端子に接続されて構成される。
【００１０】
また、前記制御回路は、第２のＰＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１及び第２のトランスファゲート回路と、インバータ回路と、第１及び第２の論理回路とで構成され、該制御回路の入力端子は、前記インバータ回路の入力端子、前記第１のトランスファゲート回路の第１の入力端子、前記第２のＰＭＯＳトランジスタのゲート端子、前記第２のトランスファゲート回路の第２の入力端子及び前記第２のＮＭＯＳトランジスタのゲート端子に接続され、前記インバータの出力端子は、前記第１のトランスファゲート回路の第２の入力端子、前記第２のトランスファゲート回路の第１の入力端子、前記第１の論理回路の第１の入力端子及び前記第２の論理回路の第１の入力端子に接続され、該制御回路の第１のモニタ端子は、前記第１の論理回路の第２の入力端子に接続され、該制御回路の第２のモニタ端子は、前記第２の論理回路の第２の入力端子に接続され，前記第１の論理回路の出力端子は、前記第１のトランスファゲート回路の第１の出力端子に接続され、前記第２の論理回路の出力端子は、前記第２のトランスファゲート回路の第１の出力端子に接続され、該制御回路の第１の出力端子は、前記第２のＰＭＯＳトランジスタのドレーン端子及び前記第１のトランスファゲート回路の第２の出力端子に接続され、該制御回路の第２の出力端子は、前記第２のＮＭＯＳトランジスタのドレーン端子及び前記第２のトランスファゲート回路の第２の出力端子に接続され、前記第２のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第２のＮＭＯＳトランジスタのソースは、前記第２の電源ラインに接続されて構成されている。
【００１１】
そして、以上のように接続構成された出力バッファ回路において、前記第１の論理回路は、該論理回路の第１の入力端子と第２の入力端子の論理レベルの組み合わせが“Ｌ，Ｈ”の場合にのみ該論理回路の出力端子に論理レベル“Ｌ”を出力し、その他の組み合わせにおいては論理レベル“Ｈ”を出力し、前記第２の論理回路は、該論理回路の第１の入力端子と第２の入力端子の論理レベルの組み合わせが“Ｈ，Ｌ”の場合にのみ該論理回路の出力端子に論理レベル“Ｈ”を出力し、その他の組み合わせにおいては論理レベル“Ｌ”を出力するようにし、また前記第１の信号検出回路は、前記第１のＰＭＯＳトランジスタのゲート端子の電位が所定レベル以下であるときには論理レベル“Ｈ”を出力し所定レベル以上であるときには論理レベル“Ｌ”を出力し、前記第２の信号検出回路は、前記第１のＮＭＯＳトランジスタのゲート端子の電位が所定レベル以上であるときには論理レベル“Ｌ”を出力し所定レベル以下であるときには論理レベル“Ｈ”を出力するようにする。また前記第１及び第２のトランスファゲート回路は、該トランスファゲート回路の第１の入力端子に論理レベル“Ｈ”  が入力され、且つ、該トランスファゲート回路の第２の入力端子に論理レベル“Ｌ”  が入力された場合に、該トランスファゲート回路の第１の出力端子と第２の出力端子間を導通状態とし、該トランスファゲート回路の第１の入力端子に論理レベル“Ｌ”  が入力され、且つ、該トランスファゲート回路の第２の入力端子に論理レベル“Ｈ”  が入力された場合に、該トランスファゲート回路の第１の出力端子と第２の出力端子間を遮断状態とするように動作させる。
【００１２】
また前記制御回路は、該制御回路の入力端子に論理レベル“Ｈ”  の信号が入力された場合は、該制御回路の第２の出力端子に論理レベル“Ｌ”  を出力し、該制御回路の入力端子に論理レベル“Ｈ”  の信号が入力され且つ該制御回路の第１のモニタ端子に論理レベル“Ｌ”  が入力された場合は、該制御回路の第１の出力端子に論理レベル“Ｈ”  を出力し、該制御回路の入力端子に論理レベル“Ｈ”  の信号が入力され且つ該制御回路の第１のモニタ端子に論理レベル“Ｈ”  が入力された場合は、該制御回路の第１の出力端子に論理レベル“Ｌ”  を出力し、該制御回路の入力端子に論理レベル“Ｌ”  の信号が入力された場合は、該制御回路の第１の出力端子に論理レベル“Ｈ”  を出力し、該制御回路の入力端子に論理レベル“Ｌ”  の信号が入力され且つ該制御回路の第２のモニタ端子に論理レベル“Ｈ”  が入力された場合は、該制御回路の第２の出力端子に論理レベル“Ｌ”  を出力し、該制御回路の入力端子に論理レベル“Ｌ”  の信号が入力され且つ該制御回路の第２のモニタ端子に論理レベル“Ｌ”  が入力された場合は、該制御回路の第２の出力端子に論理レベル“Ｈ”  を出力するように動作させる。
【００１３】
このように動作させることにより、出力バッファ回路の入力端子に入力される信号の論理レベルが反転した際に、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのうち、ＯＦＦ状態であった方のトランジスタが、もう一方のトランジスタの電流駆動能力が減少した後にＯＮ状態に切り替わることとなり、貫通電流を低減させることが可能となる。
【００１４】
更に、このように構成されている出力バッファ回路は、前記したように、出力段を構成する前記第１のＰＭＯＳトランジスタをＯＮさせるための駆動回路として前記第１の論理回路を、ＯＦＦさせるための駆動回路として前記第２のＰＭＯＳトランジスタを備え、前記第１の論理回路が前記第１のＰＭＯＳトランジスタのベース端子の電位を下降させるとき（ＯＮさせるとき）  には、前記第２のＰＭＯＳトランジスタはＯＦＦしており、前記第２のＰＭＯＳトランジスタがＯＮして前記第１のＰＭＯＳトランジスタのベース端子の電位を上昇させるとき（ＯＦＦさせるとき）には、前記第１のトランスファゲート回路が働き、前記第１の論理回路の出力端子と前記第２のＰＭＯＳトランジスタのドレーン端子は遮断されているため、前記第１の論理回路と前記第２のＰＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタを駆動する上で干渉せず、別個に作用する。また同様に、出力段を構成する前記第１のＮＭＯＳトランジスタをＯＮさせるための駆動回路として前記第２の論理回路を、ＯＦＦさせるための駆動回路として前記第２のＮＭＯＳトランジスタを備え、前記第２の論理回路と前記第２のＮＭＯＳトランジスタも前記第１のＮＭＯＳトランジスタを駆動する上で干渉せず、別個に作用する。
【００１５】
よって、出力段のトランジスタをＯＦＦするための駆動電流を変更するには、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタの電流駆動能力のみを変更し、出力段のトランジスタをＯＮするための駆動電流を変更するには前記第１の論理回路及び前記第２の論理回路の電流駆動能力のみを変更すればよい。このように、本発明に係る出力バッファ回路は、出力段のトランジスタをＯＮ駆動するための駆動能力とＯＦＦ駆動するための駆動能力を個別に設定できるため、出力信号の遅延時間（入力端子に入力される信号の論理レベルが反転してから出力端子の信号が変動し始めるまでの時間）と、出力信号のスルーレート（出力端子の電位の変動量／時間）を個別に容易に設定することができる。
【００１６】
請求項２に係る発明は、請求項１に係る出力バッファ回路において、前記第１及び第２の信号検出回路をインバータ回路で構成することを特徴とするものであり、前記インバータ回路は、該インバータ回路の入力端子の電位が所定レベル以下であるときには論理レベル“Ｈ”  を出力し、所定レベル以上であるときには論理レベル“Ｌ”  を出力するように動作する。
【００１７】
このように、前記第１及び第２の信号検出回路として単純なインバータ回路を用いることにより、請求項１に係る出力バッファ回路を容易に構成することができる。
【００１８】
請求項３に係る発明は、請求項１に係る出力バッファ回路において、前記第１の信号検出回路は、第３のＰＭＯＳトランジスタと第１の抵抗とで構成され、該第１の信号検出回路の入力端子は、前記第３のＰＭＯＳトランジスタのゲート端子に接続され、該第１の信号検出回路の出力端子は、前記第３のＰＭＯＳトランジスタのドレーン端子と前記第１の抵抗の一端に接続され、前記第３のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第１の抵抗の他端は、前記第２の電源ラインに接続されており、前記第２の信号検出回路は、第３のＮＭＯＳトランジスタと第２の抵抗とで構成され、該第２の信号検出回路の入力端子は、前記第３のＮＭＯＳトランジスタのゲート端子に接続され、該第２の信号検出回路の出力端子は、前記第３のＮＭＯＳトランジスタのドレーン端子と前記第２の抵抗の一端に接続され、前記第３のＮＭＯＳトランジスタのソース端子は、前記第２の電源ラインに接続され、前記第２の抵抗の他端は、前記第１の電源ラインに接続されていることを特徴とするものである。
【００１９】
以上のように構成された出力バッファ回路においては、前記第１の信号検出回路は、前記第１のＰＭＯＳトランジスタのゲート・ソース間電圧が前記第３のＰＭＯＳトランジスタの閾値電圧より十分に大きいときには論理レベル“Ｈ”  を出力し、閾値電圧より十分に小さいときには論理レベル“Ｌ”  を出力するように動作し、また前記第２の信号検出回路は、前記第１のＮＭＯＳトランジスタのゲート・ソース間電圧が前記第３のＮＭＯＳトランジスタの閾値電圧より十分に大きいときには論理レベル“Ｌ”  を出力し、閾値電圧より十分に小さいときには論理レベル“Ｈ”  を出力するように動作する。
【００２０】
ここで、前記第１のＰＭＯＳトランジスタの閾値電圧と、前記第１の信号検出回路の出力端子の信号の論理レベルが切り替わるときの前記第３のＰＭＯＳトランジスタのソース・ゲート間電圧の差が小さくなるように、前記第３のＰＭＯＳトランジスタ及び前記第１の抵抗のサイズを設定し、また前記第１のＮＭＯＳトランジスタの閾値電圧と、前記第２の信号検出回路の出力端子の信号の論理レベルが切り替わるときの前記第３のＮＭＯＳトランジスタのゲート・ソース間電圧の差が小さくなるように、前記第３のＮＭＯＳトランジスタ及び前記第２の抵抗のサイズを設定することにより、貫通電流を微小に抑えることが可能となる。また、前記第１のＰＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタ、前記第１のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタが、それぞれ同一集積回路基板上に配置された同構造のトランジスタである場合には、温度変化や製造バラツキ等による素子特性の変動が貫通電流に与える影響を、小さく留めることが可能となる。
【００２１】
請求項４に係る発明は、請求項１に係る出力バッファ回路において、前記第１の信号検出回路は、第３及び第４のＰＭＯＳトランジスタと、第１の抵抗とで構成され、該第１の信号検出回路の入力端子は、前記第３のＰＭＯＳトランジスタのゲート端子に接続され、該第１の信号検出回路の出力端子は、前記第３のＰＭＯＳトランジスタのドレーン端子と前記第１の抵抗の一端に接続され、前記第３のＰＭＯＳトランジスタのソース端子は、前記第４のＰＭＯＳトランジスタのドレーン端子に接続され、前記第４のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第４のＰＭＯＳトランジスタのゲート端子は、前記制御回路の入力端子に接続され、前記第１の抵抗の他端は、前記第２の電源ラインに接続されており、前記第２の信号検出回路は、第３及び第４のＮＭＯＳトランジスタと、第２の抵抗とで構成され、該第２の信号検出回路の入力端子は、前記第３のＮＭＯＳトランジスタのゲート端子に接続され、該第２の信号検出回路の出力端子は、前記第３のＮＭＯＳトランジスタのドレーン端子と前記第２の抵抗の一端に接続され、前記第３のＮＭＯＳトランジスタのソース端子は、前記第４のＮＭＯＳトランジスタのドレーン端子に接続され、前記第４のＮＭＯＳトランジスタのソース端子は、前記第２の電源ラインに接続され、前記第４のＮＭＯＳトランジスタのゲート端子は、前記制御回路の入力端子に接続され、前記第２の抵抗の他端は、前記第１の電源ラインに接続されていることを特徴とするものである。
【００２２】
以上のように構成された出力バッファ回路においては、前記第１の信号検出回路は、該出力バッファ回路の入力端子に論理レベル“Ｌ”  が入力されている場合は、前記第４のＰＭＯＳトランジスタがＯＮしてソース・ドレイン間が短絡されたと同様の状態となり、該信号検出回路は請求項３に係る出力バッファ回路における第１の信号検出回路と同様の動作をし、また該出力バッファ回路の入力端子に論理レベル“Ｈ”  が入力されている場合は、前記第４のＰＭＯＳトランジスタがＯＦＦして前記第１の抵抗に流れる電流を遮断するように動作する。また前記第２の信号検出回路は、該出力バッファ回路の入力端子に論理レベル“Ｈ”  が入力されている場合は、前記第４のＮＭＯＳトランジスタがＯＮしてソース・ドレイン間が短絡されたと同様の状態となり、該信号検出回路は請求項３に係る出力バッファ回路における第２の信号検出回路と同様の動作をし、また該出力バッファ回路の入力端子に論理レベル“Ｌ”  が入力されている場合は、前記第４のＮＭＯＳトランジスタがＯＦＦして前記第２の抵抗に流れる電流を遮断するように動作する。
【００２３】
これにより、請求項３に係る出力バッファ回路の効果を得つつ、前記第１及び第２の信号検出回路の消費電流を低減させることが可能となる。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図１は、本発明に係る出力バッファ回路の第１の実施の形態を示すブロック図であり、この実施の形態は請求項１に係る発明の実施の形態に対応するものであり、図１において、１は定電圧源、２はグラウンド、３は制御回路、４は第１の信号検出回路、５は第２の信号検出回路、Ｍ１，Ｍ２はＰＭＯＳトランジスタ、Ｍ０，Ｍ３はＮＭＯＳトランジスタ、６，７は第１及び第２のトランスファゲート回路、８はインバータ回路、９はＮＯＲ回路、１０はＯＲ回路、１１はＮＡＮＤ回路、１２はＡＮＤ回路、Ｔ１は入力端子、Ｔ２は出力端子であり、ＮＯＲ回路９とＯＲ回路１０とで第１の論理回路１３を、ＮＡＮＤ回路１１とＡＮＤ回路１２とで第２の論理回路１４を構成しており、またＰＭＯＳトランジスタＭ２，ＮＭＯＳトランジスタＭ３，第１及び第２のトランスファゲート回路６，７，インバータ回路８，並びに第１及び第２の論理回路１３，１４とで制御回路３が構成されている。
【００２５】
このように構成されている出力バッファ回路において、まず、第１の論理回路１３の動作について説明する。第１の論理回路１３の第１の入力端子であるＩＮ１端子の信号が“Ｈ”  の場合、ＯＲ回路１０の一方の入力端子Ｂが“Ｈ”  となるため、ＯＲ回路１０のＯＵＴ端子である第１の論理回路１３のＯＵＴ端子は“Ｈ”  を出力し、第１の論理回路１３のＩＮ１端子と第２の入力端子であるＩＮ２端子の信号の組み合わせが“ＬＬ”の場合も、ＯＲ回路１０の他方の入力端子Ａに繋がるＮＯＲ回路９の出力端子が“Ｈ”  となるため、第１の論理回路１３のＯＵＴ端子は“Ｈ”  を出力し、第１の論理回路１３のＩＮ１端子とＩＮ２端子の信号の組み合わせが“ＬＨ”の場合、ＯＲ回路１０の入力端子Ａ，Ｂが全て“Ｌ”  になるため、第１の論理回路１３のＯＵＴ端子は“Ｌ”  を出力する。つまり、第１の論理回路１３は、ＩＮ１端子とＩＮ２端子の信号の組み合わせが“ＬＨ”の場合にのみ“Ｌ”  を出力し、その他の組み合わせでは“Ｈ”  を出力する。
【００２６】
次に、第２の論理回路１４の動作について説明する。第２の論理回路１４の第１の入力端子であるＩＮ１端子の信号が“Ｌ”  の場合、ＡＮＤ回路１２の一方の入力端子Ａが“Ｌ”  となるため、ＡＮＤ回路１２のＯＵＴ端子である第２の論理回路１４のＯＵＴ端子は“Ｌ”  を出力し、第２の論理回路１４のＩＮ１端子と第２の入力端子であるＩＮ２端子の信号の組み合わせが“ＨＨ”の場合も、ＡＮＤ回路１２の他方の入力端子Ｂに繋がるＮＡＮＤ回路１１の出力端子が“Ｌ”  となるため、第２の論理回路１４のＯＵＴ端子は“Ｌ”  を出力し、第２の論理回路１４のＩＮ１端子とＩＮ２端子の信号の組み合わせが“ＨＬ”の場合、ＡＮＤ回路１２の入力端子Ａ，Ｂが全て“Ｈ”  になるため、第２の論理回路１４のＯＵＴ端子は“Ｈ”  を出力する。つまり、第２の論理回路１４は、ＩＮ１端子とＩＮ２端子の信号の組み合わせが“ＨＬ”の場合にのみ“Ｈ”  を出力し、その他の組み合わせでは“Ｌ”  を出力する。
【００２７】
次に、制御回路３の動作について説明する。制御回路３の入力端子であるＩＮ端子の信号が“Ｌ”  の場合、第１のトランスファゲート回路６のＯＵＴ１端子とＯＵＴ２端子間は非導通状態となり、ＰＭＯＳトランジスタＭ２がＯＮするため、制御回路３のＯＵＴ１端子の信号は“Ｈ”  となる。
【００２８】
制御回路３のＩＮ端子の信号が“Ｌ”  で、第１の信号検出回路４のＯＵＴ端子の信号が“Ｈ”  の場合、第２の論理回路１４のＯＵＴ端子の信号は“Ｌ”  となり、また、第２のトランスファゲート回路７のＯＵＴ１端子とＯＵＴ２端子間は導通状態となり、またＮＭＯＳトランジスタＭ３がＯＦＦするため、制御回路３のＯＵＴ２端子の信号は第２の論理回路１４のＯＵＴ端子の信号と同じ“Ｌ”  となる。
【００２９】
制御回路３のＩＮ端子の信号が“Ｌ”  で、第１の信号検出回路４のＯＵＴ端子、すなわち制御回路３のＭＯＮＩＴＯＲ２端子つまり第２の論理回路１４のＩＮ２端子の信号が“Ｌ”  の場合、第２の論理回路１４のＯＵＴ端子の信号は“Ｈ”  となり、また、第２のトランスファゲート回路７のＯＵＴ１端子とＯＵＴ２端子間は導通状態となり、またＮＭＯＳトランジスタＭ３がＯＦＦするため、制御回路３のＯＵＴ２端子の信号も“Ｈ”  となる。
【００３０】
制御回路３のＩＮ端子の信号が“Ｈ”  の場合、第２のトランスファゲート回路７のＯＵＴ１端子とＯＵＴ２端子間は非導通状態となり、またＮＭＯＳトランジスタＭ３がＯＮするため、制御回路３のＯＵＴ２端子の信号は“Ｌ”  となる。
【００３１】
制御回路３のＩＮ端子の信号が“Ｈ”  で、第２の信号検出回路５のＯＵＴ端子、すなわち制御回路３のＭＯＮＩＴＯＲ１端子つまり第１の論理回路１３のＩＮ２端子の信号が“Ｌ”  の場合、第１の論理回路１３のＯＵＴ端子の信号は“Ｈ”  となり、また、第１のトランスファゲート回路６のＯＵＴ１端子とＯＵＴ２端子間は導通状態となり、またＰＭＯＳトランジスタＭ２がＯＦＦするため、制御回路３のＯＵＴ１端子の信号は第１の論理回路１３のＯＵＴ端子の信号と同じ“Ｈ”  となる。
【００３２】
制御回路３のＩＮ端子の信号が“Ｈ”  で、第２の信号検出回路５のＯＵＴ端子の信号が“Ｈ”  の場合、第１の論理回路１３のＯＵＴ端子の信号は“Ｌ”  となり、また、第１のトランスファゲート回路６のＯＵＴ１端子とＯＵＴ２端子間は導通状態となり、またＰＭＯＳトランジスタＭ２がＯＦＦするため、制御回路３のＯＵＴ１端子の信号も“Ｌ”  となる。
【００３３】
次に、出力バッファ回路全体の動作について説明する。入力端子Ｔ１の信号が“Ｌ”  に安定している場合、制御回路３のＯＵＴ１端子及びＯＵＴ２端子の信号は“Ｈ”  ，出力端子Ｔ２の信号は“Ｌ”  ，第１及び第２の信号検出回路４，５のＯＵＴ端子は“Ｌ”  となる。ここで、入力端子Ｔ１の信号が“Ｌ”  から“Ｈ”  に切り替わると、まず、制御回路３のＯＵＴ２端子の信号が“Ｈ”  から“Ｌ”  に切り替わるが、その制御回路３のＯＵＴ２端子の切り替わりの途中で、第２の信号検出回路５のＯＵＴ端子が“Ｌ”  から“Ｈ”  に切り替わり、次に制御回路３のＯＵＴ１端子が“Ｈ”  から“Ｌ”  に切り替わり、最終的に制御回路３のＯＵＴ１端子及びＯＵＴ２端子の信号が“Ｌ”  となり、出力端子Ｔ２の信号が“Ｈ”  に固定される。
【００３４】
ここで、前記したように、制御回路３のＯＵＴ１端子の信号の切り替わりは、制御回路３のＯＵＴ２端子の信号の切り替わりに遅れてはじまることから、制御回路３のＯＵＴ１端子の“Ｌ”  への切り替わりが進行して、ＰＭＯＳトランジスタＭ１の電流駆動能力が増加したときには、既にＮＭＯＳトランジスタＭ０の電流駆動能力は低減しており、このため入力端子Ｔ１の信号が“Ｌ”  から“Ｈ”  に切り替わる過程での貫通電流が低減される。
【００３５】
また、入力端子Ｔ１の信号が“Ｈ”  に安定し、制御回路３のＯＵＴ１端子及びＯＵＴ２端子の信号が“Ｌ”  ，出力端子Ｔ２の信号が“Ｈ”  ，第１及び第２の信号検出回路４，５のＯＵＴ端子が“Ｈ”  となった状態から、入力端子Ｔ１の信号が“Ｈ”  から“Ｌ”  に切り替わると、まず、制御回路１３のＯＵＴ１端子の信号が“Ｌ”  から“Ｈ”  に切り替わるが、その制御回路１３のＯＵＴ１端子の切り替わりの途中で、第１の信号検出回路４のＯＵＴ端子が“Ｈ”  から“Ｌ”  に切り替わり、次に制御回路３のＯＵＴ２端子が“Ｌ”  から“Ｈ”  に切り替わり、最終的に制御回路３のＯＵＴ１端子及びＯＵＴ２端子の信号が“Ｈ”  となり、出力端子Ｔ２の信号が“Ｌ”  に固定される。
【００３６】
ここで、前記したように、制御回路３のＯＵＴ２端子の信号の切り替わりは、制御回路３のＯＵＴ１端子の信号の切り替わりに遅れてはじまることから、制御回路３のＯＵＴ２端子の“Ｈ”  への切り替わりが進行して、ＮＭＯＳトランジスタＭ０の電流駆動能力が増加した時には、既にＰＭＯＳトランジスタＭ１の電流駆動能力は低減しており、このため入力端子Ｔ１の信号が“Ｈ”  から“Ｌ”  に切り替わる過程での貫通電流が低減される。
【００３７】
更に、ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ３のＷ／Ｌサイズを大きくして電流駆動能力を大きくした場合、トランジスタＭ１，Ｍ０をＯＦＦするための駆動電流が大きくなるため、入力信号Ｔ１が切り替わってから第１及び第２の信号検出回路４，５の出力端子（ＯＵＴ端子）の信号が切り替わるまでの時間（≒出力バッファ回路の遅延時間）が短くなり、ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ３の電流駆動能力を小さくした場合には、入力信号Ｔ１が切り替わってから第１及び第２の信号検出回路４，５の出力端子の信号が切り替わるまでの時間が長くなる。また、第１及び第２の論理回路１３，１４の電流駆動能力を大きくした場合、トランジスタＭ１，Ｍ０をＯＮするための駆動電流が大きくなるため、出力端子Ｔ２のスルーレートが増し、第１及び第２の論理回路１３，１４の電流駆動能力を小さくした場合には、出力端子Ｔ２のスルーレートが減少する。
【００３８】
以上のように、本実施の形態の出力バッファ回路によれば、貫通電流を低減すると共に、出力信号の遅延時間とスルーレートを個別に容易に設定することができる。
【００３９】
図２は、第２の実施の形態を示すブロック図で、この実施の形態は請求項１及び請求項２に係る発明に対応する実施の形態であり、図１に示した第１の実施の形態と対応する部分には同一の符号を付している。この実施の形態は、図２に示すように、第１及び第２の信号検出回路４，５を、それぞれインバータ回路２１，２２で構成するものである。
【００４０】
このように第１及び第２の信号検出回路をインバータ回路２１，２２で構成した出力バッファ回路においては、ＰＭＯＳトランジスタＭ１のゲート端子の電圧がインバータ回路２１において任意に設定されたスレッショルド電圧より小さい場合、インバータ回路２１のＯＵＴ端子は“Ｈ”  を出力し、スレッショルド電圧より大きい場合、インバータ回路２１のＯＵＴ端子は“Ｌ”  を出力する。一方、ＮＭＯＳトランジスタＭ０のゲート端子の電圧がインバータ回路２２において任意に設定されたスレッショルド電圧より小さい場合、インバータ回路２２のＯＵＴ端子は“Ｈ”を出力し、スレッショルド電圧より大きい場合、インバータ回路２２のＯＵＴ端子は“Ｌ”  を出力する。
【００４１】
以上のように、本実施の形態によれば、第１及び第２の信号検出回路を単純なインバータ回路で構成し、同等の機能をもたせることができる。
【００４２】
図３は、第３の実施の形態を示すブロック図で、この実施の形態は請求項１，請求項２及び請求項３に係る発明に対応する実施の形態であり、図１に示した第１の実施の形態と対応する部分には同一の符号を付している。この実施の形態は、図３に示すように、第１の信号検出回路４を直列接続のＰＭＯＳトランジスタＭ４と抵抗Ｒ２とで構成し、第２の信号検出回路５を同様に直列接続のＮＭＯＳトランジスタＭ５と抵抗Ｒ３とで構成するものである。
【００４３】
第１及び第２の信号検出回路４，５を上記のように構成した出力バッファ回路においては、ＰＭＯＳトランジスタＭ１のソース・ゲート電圧がＰＭＯＳトランジスタＭ４の閾値電圧より十分に大きい場合、抵抗Ｒ２に電流が供給されて第１の信号検出回路４のＯＵＴ端子は“Ｈ”  を出力し、閾値電圧より十分に小さい場合、抵抗Ｒ２に流れる電流が遮断されて第１の信号検出回路４のＯＵＴ端子は“Ｌ”  を出力する。一方、ＮＭＯＳトランジスタＭ０のゲート・ソース電圧がＮＭＯＳトランジスタＭ５の閾値電圧より十分に大きい場合、抵抗Ｒ３に電流が供給されて第２の信号検出回路５のＯＵＴ端子は“Ｌ”  を出力し、閾値電圧より十分に小さい場合、抵抗Ｒ３に流れる電流が遮断されて第２の信号検出回路５のＯＵＴ端子は“Ｈ”  を出力する。
【００４４】
ここで、ＰＭＯＳトランジスタＭ１の閾値電圧と、第１の信号検出回路４のＯＵＴ端子の信号の論理レベルが切り替わるときのＰＭＯＳトランジスタＭ４のソース・ゲート間電圧の差が小さくなるように、ＰＭＯＳトランジスタＭ４と抵抗Ｒ２の素子サイズを設定し、ＮＭＯＳトランジスタＭ０の閾値電圧と、第２の信号検出回路５のＯＵＴ端子の信号の論理レベルが切り替わるときのＮＭＯＳトランジスタＭ５のゲート・ソース間電圧の差が小さくなるように、ＮＭＯＳトランジスタＭ５と抵抗Ｒ３の素子サイズを設定することにより、第１の信号検出回路４及び第２の信号検出回路５の出力信号が切り替わるタイミングを、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ０がＯＮ−ＯＦＦするタイミングに近づけることができるため、貫通電流を微小に抑えることが可能となる。
【００４５】
また、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ４，ＮＭＯＳトランジスタＭ０とＮＭＯＳトランジスタＭ５が、それぞれ同一集積回路基板上に配置された同構造のトランジスタである場合には、温度変化や製造バラツキ等によってＰＭＯＳトランジスタＭ１，ＮＭＯＳトランジスタＭ０の特性が変動したとしても、同様の特性の変動がＰＭＯＳトランジスタＭ４，ＮＭＯＳトランジスタＭ５にも生じることとなり、その特性の変動による貫通電流への影響を小さく留めることが可能となる。
【００４６】
例えば、温度が上昇し、ＰＭＯＳトランジスタＭ１がＯＮするソース・ゲート間電圧が大きく低下した状態で、入力端子Ｔ１の信号が“Ｈ”  から“Ｌ”  に切り替わった場合を考えると、第１の信号検出回路４の検出電位に変動がなければ、ＰＭＯＳトランジスタＭ１の電流駆動能力が十分に低下する前に、第１の信号検出回路４の出力信号が“Ｈ”  から“Ｌ”  に切り替わり、ＮＭＯＳトランジスタＭ０がＯＮするときのＰＭＯＳトランジスタＭ１の電流駆動能力が増して、貫通電流が増大してしまうが、ＰＭＯＳトランジスタＭ１がＯＮするソース・ゲート間電圧と共にＰＭＯＳトランジスタＭ４がＯＮするソース・ゲート間電圧も低下した場合には、第１の信号検出回路４の検出電位が上昇し、その分、第１の信号検出回路４の出力信号が“Ｈ”  から“Ｌ”  に切り替わるときのＰＭＯＳトランジスタＭ１の電流駆動能力は低下するため、ＮＭＯＳトランジスタＭ０がＯＮするときのＰＭＯＳトランジスタＭ１の電流駆動能力への影響が小さくなり、よって貫通電流への影響も小さくなる。
【００４７】
以上のように、本実施の形態の出力バッファ回路によれば、入力信号の切り替わりにおける貫通電流を微小に抑えると共に、温度変化や製造バラツキ等による素子特性の変動が貫通電流に与える影響を小さく留めることができる。
【００４８】
図４は、第４の実施の形態を示すブロック図で、この実施の形態は請求項１，請求項２及び請求項４に係る発明に対応する実施の形態であり、図１に示した第１の実施の形態と対応する部分には同一の符号を付している。この実施の形態は、図４に示すように、第１の信号検出回路４を直列接続のＰＭＯＳトランジスタＭ６とＰＭＯＳトランジスタＭ４と抵抗Ｒ２とで構成し、第２の信号検出回路５を同じく直列接続のＮＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ５と抵抗Ｒ３とで構成し、第１及び第２の信号検出回路４，５のＰＭＯＳトランジスタＭ４，ＮＭＯＳトランジスタＭ５のゲートを、それぞれＰＭＯＳトランジスタＭ１のゲート、ＮＭＯＳトランジスタＭ０のゲートにそれぞれ接続し、ＰＭＯＳトランジスタＭ６のゲート、ＮＭＯＳトランジスタＭ７のゲートを共通に入力端子（制御回路３のＩＮ端子）に接続するものである。
【００４９】
第１及び第２の信号検出回路４，５を上記のように構成した出力バッファ回路においては、入力端子Ｔ１の信号が“Ｈ”  の場合、第２の信号検出回路５は、ＮＭＯＳトランジスタＭ７のソース−ドレーン間がＬｏｗインピーダンスとなり、ＮＭＯＳトランジスタＭ７のソース−ドレーン間が短絡されたのと同様の動きをし、第１の信号検出回路４は、ＰＭＯＳトランジスタＭ６のソース−ドレーン間がＨｉｇｈ  インピーダンスとなり、ＰＭＯＳトランジスタＭ４，抵抗Ｒ２に供給される電流が遮断されて、消費電流が低減される。一方、このとき、制御回路３のＯＵＴ２端子は、第１の信号検出回路４のＯＵＴ端子の信号に関わらず“Ｌ”  を出力するため、第１の信号検出回路４の動作は制御回路３の動作に影響を及ぼさない。
【００５０】
また、入力端子Ｔ１の信号が“Ｌ”  の場合、第１の信号検出回路４は、ＰＭＯＳトランジスタＭ６のソース−ドレーン間がＬｏｗインピーダンスとなり、ＰＭＯＳトランジスタＭ６のソース−ドレーン間が短絡されたのと同様の動きをし、第２の信号検出回路５は、ＮＭＯＳトランジスタＭ７のソース−ドレーン間がＨｉｇｈ  インピーダンスとなり、ＮＭＯＳトランジスタＭ５，抵抗Ｒ３に供給される電流が遮断され、消費電流が低減される。一方、このとき、制御回路３のＯＵＴ１端子は、第２の信号検出回路５のＯＵＴ端子の信号に関わらず“Ｈ”  を出力するため、第２の信号検出回路５の動作は制御回路Ｉ２１の動作に影響を及ぼさない。
【００５１】
以上のように、本実施の形態に係る出力バッファ回路によれば、第３の実施の形態に係る出力バッファ回路の効果を得つつ、信号検出回路の消費電流を低減することができる。
【００５２】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、出力バッファ回路の入力端子に入力される信号の論理レベルが反転した際に、最終出力段を構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタのうち、ＯＦＦ状態であった方のトランジスタが、もう一方のトランジスタの電流駆動能力が減少した後にＯＮ状態に切り替わることとなり、貫通電流を低減させることが可能となる。また、出力バッファ回路の出力段のトランジスタをＯＮ駆動するための駆動能力と、ＯＦＦ駆動するための駆動能力を個別に設定できるため、出力信号の遅延時間とスルーレートを個別に容易に設定することができる。また請求項２に係る発明によれば、出力バッファ回路の第１及び第２の信号検出回路を単純なインパータ回路で容易に構成することができる。また請求項３に係る発明によれば、貫通電流を微小に抑えることができると共に、温度変化や製造ばらつき等による素子特性の変動が貫通電流に与える影響を、小さくすることが可能となる。また請求項４に係る発明によれば、請求項３に係る発明の効果を得つつ、第１及び第２の信号検出回路の消費電流を低減させることができる。
【図面の簡単な説明】
【図１】本発明に係る出力バッファ回路の第１の実施の形態を示すブロック図である。
【図２】本発明の第２の実施の形態を示すブロック図である。
【図３】本発明の第３の実施の形態を示すブロック図である。
【図４】本発明の第４の実施の形態を示すブロック図である。
【図５】従来の出力バッファ回路の構成例を示すブロック図である。
【符号の説明】
１  定電圧源
２  グラウンド
３  制御回路
４  第１の信号検出回路
５  第２の信号検出回路
６  第１のトランスファゲート回路
７  第２のトランスファゲート回路
８  インバータ回路
９  ＮＯＲ回路
１０  ＯＲ回路
１１  ＮＡＮＤ回路
１２  ＡＮＤ回路
１３  第１の論理回路
１４  第２の論理回路
２１，２２  インバータ回路
Ｍ０，Ｍ３，Ｍ５，Ｍ７  ＮＭＯＳトランジスタ
Ｍ１，Ｍ２，Ｍ４，Ｍ６  ＰＭＯＳトランジスタ
【図１】
2004266588.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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