(57)【要約】【課題】キャパシタを有する半導体装置の製造方法に関し、キャパシタ下部電極を構成する導電膜の膜質を改善して、キャパシタ下部電極の上に形成される誘電体膜の特性を良好にすること。【解決手段】半導体基板１の上方に絶縁膜１０を形成する工程と、水素と窒素が結合した分子構造を有するガスのプラズマを励起して絶縁膜１０に照射する工程と、絶縁膜１０の上に自己配向性を有する物質からなる自己配向層１１を形成する工程と、自己配向層１１の上に自己配向性を有する導電物質からなる第１の導電膜１２を形成する工程とを含む。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
水素と窒素が結合した分子構造を有するガスのプラズマを励起して前記絶縁膜に照射する工程と、
前記絶縁膜の上に自己配向性を有する物質からなる自己配向層を形成する工程と、
前記自己配向層の上に自己配向性を有する導電物質からなる第１の導電膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ガスはアンモニアガスであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記プラズマを前記絶縁膜に照射した後に、前記絶縁膜を真空雰囲気に置いた状態を維持しつつ、前記自己配向層が前記絶縁膜上に形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記プラズマを前記絶縁膜に照射した後であって前記自己配向膜の形成前に、前記絶縁膜の表面を脱水することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の導電膜と前記自己配向層をパターニングして導電パターンを形成する工程をさらに有することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記プラズマを前記絶縁膜に照射する前に、前記絶縁膜のうち前記導電パターンが形成される領域の一部の下にホールを形成し、さらに該ホール内に導電性プラグを形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記導電パターンを形成する領域の一部には、前記絶縁膜から露出する島状の酸素バリアメタルが形成され、前記酸素バリアメタルの下には導電プラグが形成されていることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第１の導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記強誘電体膜をパターニングして少なくとも前記キャパシタ上部電極の下に残す工程と、
前記第１の導電膜及び前記自己配向層をパターニングすることにより少なくとも前記キャパシタ上部電極の下方にキャパシタ下部電極を形成する工程と
を有することを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記強誘電体膜は、基板温度を６００〜６５０℃に設定してＭＯＣＶＤ法により形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体膜を構成するグレインの９０％以上が（１１１）配向を有することを特徴とする請求項９に記載の半導体装置の製造方法
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有する。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。
【０００５】
印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルに使用されるキャパシタの構造として、例えば下記の特許文献１には、Ｓｉ基板上アモルファスＳｉＯ２上に直接もしくはＴｉ、Ｔａ等のバッファ層を介してＰｔ薄膜電極、ＰＺＴ強誘電体膜、上部電極を順に形成した構造が記載されている。
【０００７】
従来、絶縁膜上にＴｉなどの自己配向性のある膜を成膜する場合、配向性を上げる工夫は、Ｔｉの成膜時にガス種を変える方法が一般的である。
【０００８】
例えば、下記の非特許文献１には、Ｔｉのスパッタ中にＨ２Ｏ  を添加する方法が記載されている。非特許文献１では、Ｔｉのスパッタ中にＨ２Ｏ  を添加して、Ｔｉ膜の（００２）の配向強度を上げることができる実験結果が示されている。
【０００９】
【特許文献１】
特開平９−５３１８８号公報（第３頁、図１）
【非特許文献１】
Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３６（１９９７）  ｐｐ．Ｌ１５４−Ｌ１５７  ｐａｒｔ  ２，Ｎｏ．  ２Ａ，１  Ｆｅｂｒｕａｒｙ  １９９７
【００１０】
【発明が解決しようとする課題】
しかし、そのようなＴｉ膜の形成方法によれば、スパッタ中のＴｉ膜の周囲の雰囲気内にＨ２Ｏ  が必ず存在するため、ピュアな膜質が得られにくいと考えられる。
【００１１】
非特許文献１の中では、初期成膜だけＨ２Ｏ  を導入し、その後の成膜では導入せずにＴｉ膜を形成する方法も検討されている。そうすれば、Ｔｉ膜の後半の膜質を良質にすることが可能であると考えられている。
【００１２】
しかし、Ｈ２Ｏ  の導入を断ってもしばらくはＨ２Ｏ  がＴｉ成膜用のチャンバ内部に残るために、Ｔｉ膜上部へのＨ２Ｏ  の混入を完全に避けることは不可能である。
【００１３】
また、Ｔｉのターゲットにも反応性ガス（Ｈ２Ｏ ）が付着するので、影響が長時間残ると考えられる。そのターゲットに付着する反応性ガス（Ｈ２Ｏ ）により、ターゲット表面の改質がおこり、Ｔｉが形成されるウェハの処理枚数が増えたときに安定して同じ膜質を供給できるか不安である。
【００１４】
それ以外の懸念点としては、チャンバ内にＨ２Ｏ  を入れると、ダークスペースシールド部分が絶縁物（Ｔｉ  酸化物）  で覆われて異常放電の原因になり、チャンバ内で安定したプラズマを維持できなくなる可能性がある。
【００１５】
また、非特許文献１の中では、ＳｉＯ２表面をＯ−Ｈ  結合で終端させているが、Ｏ−Ｈ  結合自体が不安定であり、Ｓｉ−Ｏ基１０個に対してＳｉ−ＯＨ  基１個の存在が表面で安定であるため、絶縁膜の表面で水素終端の密度を上げにくい。なお、Ｔｉ膜は、Ｈ２Ｏ  により酸化される。
【００１６】
本発明の目的は、キャパシタ下部電極を構成する導電膜の膜質を改善して、キャパシタ下部電極の上に形成される誘電体膜の特性を良好にすることができる半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に絶縁膜を形成する工程と、水素と窒素が結合した分子構造を有するガスのプラズマを励起して前記絶縁膜に照射する工程と、前記絶縁膜の上に自己配向性を有する物質からなる自己配向層を形成する工程と、前記自己配向層の上に自己配向性を有する導電物質からなる第１の導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１８】
本発明によれば、水素と窒素が結合した分子構造を有するガス、例えばＮＨ３  ガスのプラズマを絶縁膜上に照射し、その後に絶縁膜上に自己配向性を有する自己配向膜を形成すると、自己配向膜はそれ自信で配向性が良くなって成長し、さらに、自己配向膜は、その上に形成される導電膜や強誘電体材料のような機能膜に働きかけてその膜を良好な結晶とする。
【００１９】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１〜図１０は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２０】
図１に示す構造を形成するまでの工程について説明する。
【００２１】
まず、図１に示すように、ｎ型又はｐ型のシリコン（半導体）基板１表面に素子分離絶縁層２をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。素子分離絶縁層層２としては、ＬＯＣＯＳ法により形成される構造の他に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を採用してもよい。
【００２２】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物、ｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウェル３ｂを形成する。なお、周辺回路領域ＢではＣＭＯＳを形成ためにｎウェル３ｂのみならすｐウェル（不図示）も形成される。
【００２３】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
【００２４】
次に、シリコン基板１の上側全面に非結晶質又は多結晶のシリコン膜を形成し、ついで不純物イオン注入によりシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィ法により所定の形状にパターンニングして、ゲート電極５ａ，５ｂ，５ｃ及び配線５ｄを形成する。
【００２５】
メモリセル領域Ａでは、１つのｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて配置され、それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を形成している。
【００２６】
次に、メモリセル領域Ａにおいて、ゲート電極５ａ，５ｂの両側のｐウェル３ａ内にｎ型不純物をイオン注入して、ｎチャンネルＭＯＳトランジスタのソース／ドレインとなる３つのｎ型不純物拡散領域６ａを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成する。
【００２７】
続いて、周辺回路領域Ｂにおいて、ｎウェル３ｂのうちゲート電極５ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域６ｂを形成する。
【００２８】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ〜５ｃの両側部分にのみ側壁絶縁膜７として残す。その絶縁膜として、たとえばＣＶＤ法により酸化シリコン（ＳｉＯ２）を形成する。
【００２９】
さらに、ゲート電極５ａ〜５ｃと側壁絶縁膜７をマスクに使用して、ｐウェル３ａ内に再びｎ型不純物イオンを注入することにより、ｎ型不純物拡散領域６ａをＬＤＤ構造にし、更にｎウェル３ｂ内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域６ｂもＬＤＤ構造とする。
【００３０】
なお、ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００３１】
以上のように、メモリセル領域Ａでは、ｐウェル３ａとゲート電極５ａ，  ５ｂとその両側のｎ型不純物拡散領域６ａ等によってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構成される。
【００３２】
次に、全面に高融点金属膜、例えば、Ｔｉ、Ｃｏの膜を形成した後に、この高融点金属膜を加熱してｎ型拡散領域６ａ、ｐ型不純物拡散領域６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウェットエッチにより未反応の高融点金属膜を除去する。
【００３３】
次に、プラズマＣＶＤ法により、シリコン基板１の全面にカバー膜９として酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁膜１０として二酸化シリコン（ＳｉＯ２）をカバー膜９上に約１．０μｍの厚さに成長する。なお、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成される絶縁膜を、以下に、ＰＥ−ＴＥＯＳともいう。
【００３４】
続いて、第１の層間絶縁膜１０上面を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉ  ｎｇ  ）法により研磨して平坦化する。
【００３５】
次に、図２（ａ）  に示す構造を形成するまでの工程を説明する。
【００３６】
まず、アンモニア（ＮＨ３  ）ガスのプラズマにより、平坦化された第１の層間絶縁膜１０表面を改質する。なお、ＮＨ３  ガスのプラズマにより絶縁膜の表面を改質する処理を、以下にＮＨ３  プラズマ処理ともいう。
【００３７】
この工程におけるＮＨ３  プラズマ処理の条件として、例えば、チャンバ内に導入されるＮＨ３  のガス流量を３５０ｓｃｃｍ、チャンバ内の圧力を１Ｔｏｒｒ、基板温度を４００℃、基板に供給される１３．５６ＭＨｚ  の高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される３５０ｋＨｚ  の高周波電源のパワーを５５Ｗ、電極・第１の層間絶縁膜間の距離を３５０ｍｉｌｓ、プラズマ照射時間を６０秒に設定する。
【００３８】
その後に、図２（ｂ）  に示すように、第１の層間絶縁膜１０の上に自己配向性を有する物質からなる中間層（自己配向層）１１を形成する。中間層１１は例えば次のような工程により形成される。
【００３９】
まず、ＤＣスパッタ法によって厚さ２０ｎｍのチタン（Ｔｉ）膜を第１の層間絶縁膜１０上に形成し、続いて、ＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）  によりＴｉ膜を酸化して酸化チタン（ＴｉＯｘ  ）  膜を形成し、このＴｉＯ  ｘ  膜を中間層１１とする。
【００４０】
Ｔｉ膜の酸化条件として、例えば、基板温度を７００℃、酸化時間を６０秒間、酸化雰囲気中の酸素（Ｏ２）とアルゴン（Ａｒ  ）をそれぞれ１％、９９％に設定する。なお、Ｔｉ膜は酸化されずにそのままの状態で中間層１１として使用されてもよい。
【００４１】
この中間層１１は、この後に形成される第１の導電膜の配向強度を高める要素と、さらに第１の導電膜の上に成膜されるＰＺＴ系強誘電体膜中のＰｂの下への拡散をブロックする働きがある。また、中間層１１は、次に形成される第１の導電膜１２と第１の層間絶縁膜１０との密着性を向上する働きもある。
【００４２】
中間層１１を構成する自己配向性を有する物質としては、Ｔｉの他に、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ  ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ  ｘ  ）、プラチナ（Ｐｔ）などがある。以下の実施形態においても、中間層はこれらのいずれかの材料から選択される。  次に、図３（ａ）  に示す構造を形成するまでの工程を説明する。
【００４３】
まず、中間層１１上に、第１の導電膜１２としてＰｔ膜をスパッタ法で１７５ｎｍの厚さに成膜する。Ｐｔ膜の成膜条件として、Ａｒガス圧を０．６Ｐａ、ＤＣパワーを１ｋＷ、基板温度を１００℃に設定する。ターゲットはプラチナである。
【００４４】
なお、第１の導電膜１２として、イリジウム、ルテニウム、酸化ルテニウム、酸化ルテニウムストロンチウム（ＳｒＲｕＯ３）等の膜を形成しても良い。本実施形態及び以下の実施形態において、第１の導電膜は自己配合性を有する物質から構成する。
【００４５】
次に、スパッタリング法により、ＰＺＴ（（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）にランタン（Ｌａ）が添加されたＰＬＺＴ（ｌｅａｄ  ｌａｎｔｈａｎｕｍ  ｚｉｒｃｏｎａｔｅ  ｔｉｔａｎａｔｅ；（Ｐｂ１−３ｘ／２Ｌａ  ｘ  ）（Ｚｒ１−ｙ  Ｔｉｙ  ）Ｏ３））を第１の導電膜１２の上に１００〜３００ｎｍ、例えば２４０ｎｍの厚さに形成し、これを強誘電体膜１３として使用する。なお、ＰＬＺＴ膜にはカルシウム（Ｃａ）とストロンチウム（Ｓｒ）を添加することもある。
【００４６】
続いて、酸素雰囲気中にシリコン基板１を置き、ＲＴＡによってＰＬＺＴ膜を結晶化する。その結晶化の条件として、例えば、基板温度を５８５℃、処理時間を２０秒間、昇温速度を１２５℃／ｓｅｃに設定し、酸素雰囲気に導入されるＯ２とＡｒの割合を２．５％と９７．５％とする。
【００４７】
強誘電体膜１３の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾルゲル法、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅ  ｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ法がある。また、強誘電体膜１３の材料としてはＰＬＺＴの他に、ＰＺＴ、ＳｒＢｉ２（Ｔａｘ  Ｎｂ１−ｘ  ）２Ｏ９（  但し、０  ＜ｘ  ≦１）、Ｂｉ４Ｔｉ２Ｏ１２  などがある。なお、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて（ＢａＳｒ）ＴｉＯ３（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００４８】
次に、図３（ｂ）  に示すように、強誘電体膜１３上に第２の導電膜１４を形成する。第２の導電膜１４は、２ステップによって形成される。
【００４９】
まず、強誘電体膜１３上に、第２の導電膜１４の下側導電層１４ａとして酸化イリジウム（ＩｒＯ  ｘ  ）膜をスパッタリング法により２０〜７５ｎｍ、例えば５０ｎｍの厚さに形成する。その後、酸素雰囲気内でＲＴＡにより強誘電体膜１３の結晶化と下側導電層１４ａへのアニール処理とを行う。ＲＴＡの条件として、基板温度を７２５℃、処理時間を１分間とするとともに、酸素雰囲気に導入されるＯ２とＡｒの割合をそれぞれ１％と９９％とする。
【００５０】
続いて、第２の導電膜１４の上側導電層１４ｂとして酸化イリジウム（ＩｒＯ  ｘ  ）膜を下側導電層１４ａ上にスパッタリング法により１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成する。
【００５１】
なお、第２の導電膜１４の上側導電層１４ｂとして、プラチナ膜又は酸化ルテニウムストロンチウム（ＳＲＯ）膜をスパッタ法により形成してもよい。
【００５２】
次に、図４（ａ）  に示す構造を形成するまでの工程を説明する。
【００５３】
まず、上部電極平面形状のレジストパターン（不図示）を第２の導電膜１４上に形成した後に、そのレジストパターンをマスクに使用して第２の導電膜１４をエッチングし、残された第２の導電膜１４をキャパシタの上部電極１４ｃとして使用する。
【００５４】
そして、そのレジストパターンを除去した後に、６５０℃、６０分間の条件で、強誘電体膜１３を酸素雰囲気中でアニールする。このアニールは、第２の導電膜１４の上側導電層１４ｂのスパッタリング時及び第２の導電膜１４のエッチング時に強誘電体膜１３に入ったダメージを元に回復させるために行われる。
【００５５】
続いて、メモリセル領域Ａにおいてキャパシタ上部電極１４ｃ及びその周辺にレジストパターン（不図示）を形成した状態で、強誘電体１３をエッチングし、これにより上部電極１４ｃの下に残った強誘電体膜１３をキャパシタの誘電体膜１３ａとして使用する。
【００５６】
そして、レジストパターン（不図示）を除去した状態で強誘電体膜１３を窒素酸素雰囲気中でアニールする。例えばこのアニールは、強誘電体膜１３及びその下の膜に吸収された水分等を脱ガスするために行われる。
【００５７】
次に、図４（ｂ）  に示すように、上部電極１４ｃ、誘電体膜１３ａ及び第１の導電膜１２の上に、第１のエンキャップ層１５としてＡｌ２Ｏ３  膜をスパッタリング法により５０ｎｍの厚さに常温下で形成する。この第１のエンキャップ層１５は、還元され易い誘電体膜１２ａを水素から保護して、水素がその内部に入ることをブロックするために形成される。
【００５８】
なお、第１のエンキャップ層１５として、ＰＺＴ膜、ＰＬＺＴ膜または酸化チタンを成膜してもよい。エンキャップ層としてのＡｌ２Ｏ３  、ＰＺＴ膜、ＰＬＺＴ膜または酸化チタンは、ＭＯＣＶＤにて成膜しても良く、またスパッタリングとＭＯＣＶＤといった２つの方法により形成した積層膜にしても良い。第１のエンキャップ層１５が積層膜の場合は、キャパシタの劣化を考慮して、スパッタリングでＡｌ２Ｏ３  を先に形成することが好ましい。
【００５９】
その後に、酸素雰囲気中で５５０℃、６０分間の条件で、第１のエンキャップ層１５を熱処理してその膜質を改善する。
【００６０】
次に、第１のエンキャップ層１５の上にレジスト（不図示）を塗布し、これを露光、現像して上部電極１４ｃ及び誘電体膜１３ａの上にとその周辺に下部電極平面形状に残す。そして、レジストをマスクに使用して、第１のエンキャップ層１５、第１の導電膜１２及び中間層１１をエッチングし、これにより残った第１の導電膜１２をキャパシタの下部電極１１ａとして使用する。なお、中間層１１も下部電極１１ａを構成する。エンキャップ層１５、第１の導電膜１２及び中間層１１のエッチングは、塩素、臭素などのハロゲン元素を用いたドライエッチングにより行われる。
【００６１】
レジストを除去した後に、上部電極１４ｃ、誘電体膜１３ａ等を酸素雰囲気中で３５０℃、３０分間の条件でアニールする。これは、後工程で形成される膜のはがれ防止を目的としている。
【００６２】
これにより、図５（ａ）  に示すように、第１の層間絶縁膜１０の上には、下部電極１１ａ（  第１の導電膜１２／  中間層１１）  、誘電体膜１３ａ、上部電極１４ｃ（  第２の導電膜）  からなるキャパシタＱが形成されることになる。
【００６３】
次に、図５（ｂ）  に示す構造を形成するまでの工程を説明する。
【００６４】
まず、第２のエンキャップ層１５ａとしてＡｌ２Ｏ３  膜をスパッタリング法により２０ｎｍの厚さに成膜して、キャパシタＱ及び第１の層間絶縁膜１０を覆う。第２のエンキャップ層１５ａとして、第１のエンキャップ層１５で採用される他の材料を用いてもよい。続いて、酸素雰囲気中で６５０℃、６０分間の条件で、強誘電体膜１３ａをアニールしてダメージから回復させる。
【００６５】
続いて、エンキャップ層１５ａの上に、第２の層間絶縁膜１６として膜厚１５００ｎｍのＳｉＯ２膜をＣＶＤ法により成膜する。第２の層間絶縁膜１６の成長は、成膜ガスとしてシラン（ＳｉＨ４）やポリシラン化合物（Ｓｉ２Ｆ６  ，Ｓｉ３Ｆ８  ，Ｓｉ２Ｆ３Ｃｌ  等）およびＳｉＦ４を用いても良いし、ＴＥＯＳを用いても良い。成膜方法は、プラズマ励起（ＥＣＲ  法：  Ｅｌｅｃｔｒｏｎ  ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ、ＩＣＰ  法：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  、ＨＤＰ  ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  、ＥＭＳ  ：Ｅｌｅｃｔｒｏｎ  Ｍａｇｎｅｔｏ−Ｓｏｎｉｃ）や、熱励起、レーザー光による励起方式でも良い。
【００６６】
その後、図６（ａ）  に示すように、第２の層間絶縁膜１６上面をＣＭＰ法により平坦化する。第２の層間絶縁膜１６の表面の平坦化は、上部電極１４ａの上面から４００ｎｍの厚さとなるまで行われる。このＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分は、第２の層間絶縁膜１５表面に付着したりその内部に吸収される。
【００６７】
そこで、真空チャンバ（不図示）中で温度３９０℃で第２の層間絶縁膜１６を加熱することにより、その表面および内部の水分を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１６を加熱しながらＮ２Ｏ  プラズマに曝して脱水とともに膜質を改善する。これにより、後工程での加熱と水によるキャパシタの劣化が防止される。そのような脱水処理とプラズマ処理は同じチャンバ（不図示）内において行ってもよい。そのチャンバ内には、シリコン基板１を載せる支持電極とこれに対向する対向電極が配置され、対向電極には高周波電源が接続可能な状態となっている。そして、チャンバ内にＮ２Ｏ  ガスを導入した状態で、対向電極に高周波電源を印加し、電極間にＮ２Ｏ  プラズマを発生させて絶縁膜のＮ２Ｏ  プラズマ処理を行う。そのＮ２Ｏ  プラズマ処理によれば、絶縁膜の少なくとも表面には窒素が含まれる。そのような方法は以下の工程において採用されてもよい。脱水処理に続くプラズマ処理の際にはＮ２Ｏ  プラズマを使用することが好ましいが、ＮＯプラズマ、Ｎ２プラズマ等を使用してもよく、このことについては後述する工程でも同様である。なお、脱水処理の基板温度とプラズマ処理の基板温度はほぼ同じとなる。
【００６８】
次に、図６（ｂ）  に示すように、レジストパターン（不図示）を用いるフォトリソグラフィー法により第１の層間絶縁膜１０、第２のエンキャップ層１５ａ、第２の層間絶縁膜１６及びカバー膜９をエッチングして、メモリセル領域Ａの不純物拡散層６ａの上にそれぞれコンタクトホール１６ａ〜１６ｃを形成すると同時に、周辺回路領域Ｂの不純物拡散層６ｂの上にコンタクトホール１６ｄ，１６ｅを形成し、また、素子分離絶縁層２上の配線５ｄ上にコンタクトホール１６ｆ  を形成する。
【００６９】
第２の層間絶縁膜１６、第２のエンキャプ層１５ａ、第１の層絶縁膜１０、カバー膜９は、ＣＦ系ガス、例えばＣＨＦ３にＣＦ４  、Ａｒを加えた混合ガスを用いてエッチングされる。
【００７０】
次に、図７（ａ）  に示すように、第２の層間絶縁膜１６の上とコンタクトホール１６ａ〜１６ｆの内面を前処理のためにＲＦ（高周波）エッチングを行った後、それらの上にスパッタリング法によりチタン（Ｔｉ）膜を２０ｎｍ、窒化チタン（ＴｉＮ）  膜を５０ｎｍを連続で成膜し、これらの膜をグルー層１７とする。さらに、フッ化タングステンガス（ＷＦ６）  、アルゴン、水素の混合ガスを使用するＣＶＤ法により、グルー層１７の上にタングステン膜１８を形成する。なお、タングステン膜１８の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン膜１８は、各コンタクトホール１６ａ〜１６ｆを完全に埋め込む厚さ、例えばグルー層１７の最上面上で５００ｎｍ程度とする。
【００７１】
続いて、図７（ｂ）  に示すように、第２の層間絶縁膜１６上面上のタングステン膜１８とグルー層１７をＣＭＰ法により除去し、各コンタクトホール１６ａ〜１６ｆ内にのみ残す。これにより、コンタクトホール１６ａ〜１６ｆ内のそれぞれのタングステン膜１８とグルー層１７を導電性プラグ１７ａ〜１７ｆとして使用する。
【００７２】
その後に、コンタクトホール１６ａ〜１６ｆ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第２の層間絶縁膜１６表面に付着したりその内部に浸透した水分を除去するために、再び、真空チャンバ中で３９０℃の温度で第２の層間絶縁膜１６を加熱して水を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１６を加熱しながらＮ２Ｏ  プラズマに曝して膜質を改善するアニールを例えば２分間行う。
【００７３】
次に、図８（ａ）  に示すように、第２の層間絶縁膜１６上と導電性プラグ１７ａ〜１７ｆ上にタングステンの酸化防止膜１９としてプラズマＣＶＤ法によりＳｉＯＮ膜を約１００ｎｍの厚さに成膜する。
【００７４】
次に、図８（ｂ）  に示すように、レジストパターン（不図示）をマスクに使用して上部電極１４ｃ上の第２の層間絶縁膜１６及びエンキャップ層１５，１５ａをエッチングしてにホール１６ｇを形成する。同時に、ワード線ＷＬの延在方向で上部電極１４ｃからはみ出している下部電極１１ａ上にもホール（不図示）を形成する。その後、レジストパターンは除去される。
【００７５】
そのエッチングは、ＣＦ系ガス、例えばＣＨＦ３にＣＦ４  とＡｒ  を加えた混合ガスを用いてエッチングされる。
【００７６】
その後に、図８（ｂ）  に示した状態で、酸素雰囲気中、５５０℃、６０分間のアニールを行い、ホール１６ｇを通して誘電体膜１３ａの膜質を改善する。この場合、酸化され易いタングステンからなる導電性プラグ１７ａ〜１７ｆは、酸化防止膜１９で覆われているため、酸化されない。
【００７７】
次に、図９（ａ）  に示したように、第２の層間絶縁膜１６上と導電性プラグ１７ａ〜１７ｆ上にあった酸化防止膜１９をエッチバック法によりエッチングし、導電性プラグ１７ａ〜１７ｆを露出させる。その場合、導電性プラグ１７ａ〜１７ｆの上端は、第２の層間絶縁膜１６から上に飛び出る。
【００７８】
続いて、導電性プラグ１７ａ〜１７ｆ及び上部電極１４ｃが露出した状態で、ＲＦエッチング法によりそれらの表面を約１０ｎｍエッチング（ＳｉＯ２換算）して清浄面を露出させる。
【００７９】
その後に、第２の層間絶縁膜１６、導電性プラグ１７ａ〜１７ｆ上に、アルミニウムを含む４層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚１５０ｎｍの窒化チタン膜、膜厚５５０ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１５０ｎｍの窒化チタン膜である。
【００８０】
ついで、図９（ｂ）  に示すように、その導電膜をフォトリソグラフィー法によりパターニングすることにより第１〜第５の配線２０ａ，２０ｃ，２０ｄ〜２０ｅと導電性パッド２０ｂを形成する。
【００８１】
メモリセル領域Ａにおいて、第１の配線２０ａは、ｐウェル３ａの一側方にある上部電極１４ａにホール１６ｇを通して接続され、かつ上部電極１４ａに最も近いｐウェル３ａ上の導電性プラグ１７ｃに接続される。第２の配線２０ｃは、ｐウェル３ａの他側方にある上部電極１４ａにホール１６ｇを通して接続され、かつ上部電極１４ａに最も近いｐウェル３ａ上の導電性プラグ１７ａに接続される。導電性パッド２０ｂは、ｐウェル３ａの中央の上に形成された導電性パッド１７ｂの上に島状に形成される。第３〜第５の配線２０ｄ〜２０ｅは、周辺回路領域Ｂにおける導電性プラグ１７ｄ〜１７ｆに接続される。
【００８２】
次に、図１０に示す構造を形成するまでの工程を説明する。
【００８３】
まず、第１〜第５の配線２０ａ，２０ｃ，２０ｄ〜２０ｅと導電性パッド２０ｂの上に第３の層間絶縁膜２１を形成した後に、第３の層間絶縁膜２１の上面をＣＭＰにより平坦化する。
【００８４】
ついで、マスク（不図示）を使用して第３の層間絶縁膜２１にビアホール２２ａ，２２ｂを形成する。ビアホール２２ａ，２２ｂは、メモリセル領域Ａのｐウェル３ａの上の導電性パッド２０ｂの上や、周辺回路領域Ｂの配線２０ｅの上、その他の位置に形成される。
【００８５】
さらに、ビアホール２２ａ，２２ｂ内に、ＴｉＮ  層とＷ層からなるビア２３ａ、２３ｂを形成する。それらのビア２３ａ，２３ｂは、ビアホール２２ａ，２２ｂ内と第３の層間絶縁膜２１上にＴｉＮ  層とＷ層をスパッタにより形成した後に、第３の層間絶縁膜２１上からＴｉＮ  層とＷ層をＣＭＰにより除去し、これによりビア２３ａ，２３ｂ内に残すことによって形成される。
【００８６】
続いて、第３の層間絶縁膜２１上に二層目の配線２４ａ〜２４ｅを形成した後に、第３の層間絶縁膜２１上に二層目の配線２４ａ〜２４ｅの上に第４の層間絶縁膜２５を形成する。さらに、第４の層間絶縁膜２５を平坦化した後に、第４の層間絶縁膜２５上に、アルミニウムよりなる導電パターン２６を形成する。その後に、第４の層間絶縁膜２５及び導電パターン２６の上に、酸化シリコンよりなる第１のカバー絶縁膜２７と窒化シリコンよりなる第２のカバー絶縁膜２８を順に形成する。以上によりＦｅＲＡＭの基本的な構造が形成される。
【００８７】
上記した実施形態により形成されたキャパシタＱは、キャパシタＱの下に形成された第１の層間絶縁膜１０の上面をＮＨ３  ガスを用いたプラズマに曝すことによって、キャパシタ特性が従来よりも改善された。
【００８８】
そこで以下に、上記した実施形態により形成されるキャパシタＱについて、詳細に説明する。なお、以下に述べる絶縁膜は原則的に酸化シリコン膜である。
【００８９】
まず、上記した工程によって形成された本実施形態に係るＦｅＲＡＭと、従来方法によって形成されたＦｅＲＡＭとを用意する。
【００９０】
従来構造を有するＦｅＲＡＭでは、ＮＨ３  プラズマに曝されない第１の層間絶縁膜１０の上に中間層１１を形成する以外は、上記した実施形態と全て同じ工程を経て形成された。
【００９１】
それらのＦｅＲＡＭは、１トランジスタと１キャパシタによって１ビットを構成する１Ｔ１Ｃ型であり、データの“０”、“１”を判断する基準となるリファレンスセルを有している。メモリセルに書き込まれた分極電荷量を測定する際には、リファレンスセルのリファレンスキャパシタに蓄積された分極電荷量を基準にする。
【００９２】
例えば、リファレンスキャパシタに設定された分極電荷量に比べて，  メモリセルのキャパシタに設定された分極電荷量が高い場合には“０”、その逆に低い場合には“１”と判断する。従って、リファレンスキャパシタの分極電荷量は、メモリセルの電圧・分極電荷特性のヒステリシスループの電界ゼロにおけるプラス側の残留分極量（＋Ｐｒ  ）とマイナス側の残留分極量（−Ｐｒ  ）との間に設定される。
【００９３】
ヒステリシスループにおいて、一度、負のパルスをキャパシタに印加し、ついで正のパルスをキャパシタに印加したときに出る信号（電荷）はＰで表わされ、Ｐｔｅｒｍと呼ばれる。その後、もう一度正のパルスをキャパシタに印加したときに出る信号（電荷）がうで表わされ、Ｕｔｅｒｍと呼ばれる。また、一度負のパルスをキャパシタにいれてパルスが０Ｖに戻るときに出る電荷はＤａ  で表され、Ｄａ  ｔｅｒｍと呼ばれる。
【００９４】
まず、従来のＦｅＲＡＭについて“０”と“１”のマージンを調査したところ、図１１のようなマージン特性が得られた。また、本実施形態のＦｅＲＡＭについて“０”と“１”のマージンを調査したところ、図１２のようなマージン特性が得られた。
【００９５】
図１１、図１２のマージン特性ではそれぞれ３つの領域が存在する。３つの領域のうち中央にあるのが（Ｄａ  ＋Ｐ）×０．６のリファレンスセルの信号領域である。なお、そのリファレンスセルの信号領域よりも高電圧側にある領域が、Ｐｔｅｒｍ信号によるビット線の電位であり、“１”信号を示している。また、リファレンスセルより低電圧側にあるのがＵｔｅｒｍ信号によるビット線の電位であり、“０”信号を示す。
【００９６】
図１１，図１２において、リファレンスセルの信号領域の両端が“１”信号の領域または“０”信号の領域と交わった場合には、信号分離に関してマージンが無いことを示している。従って、図１１，図１２で矢印で示すように、リファレンスセルの信号領域の端と“１”信号の領域の端、およびリファレンスセルの信号領域の端と“０”信号の領域の端が広いことは、それぞれ“１”、“０”信号のマージンが広いことを意味する。図１２における“１”、“０”信号のマージンは、図１１における“１”、“０”信号のマージンよりも広くなっていることがわかる。
【００９７】
そのような実験結果により、キャパシタの下の絶縁膜の表面にＮＨ３  プラズマ処理をすることによって、結果としてＦｅＲＡＭデバイスとしての“０”、“１”マージンを広げることができることが明らかになった。
【００９８】
従来のフローと本実施形態の改良フローで異なっている部分は、下地であるＰＥ−ＴＥＯＳの層間絶縁膜にＮＨ３  プラズマ処理を行うか行わないかの違いである。このＮＨ３  プラズマの作用により、強誘電体膜の下の下部電極の配向性を向上させ、それに伴い強誘電体キャパシタの特性を向上させ、“０”、“１”のスイッチングマージンを広げることができる。
【００９９】
次に、ＦｅＲＡＭの不良ビットについて説明する。
【０１００】
従来構造のＦｅＲＡＭと本実施形態のＦｅＲＡＭについて、不良が多く出る厳しい条件でフェイルビット測定（Ｆａｉｌ−Ｂｉｔ−Ｃｏｕｎｔｓ  ）を行ったところ、表１に示すような結果が得られた。表１によれば、従来条件により形成されたＦｅＲＡＭでは、平均で３万ビット以上の不良が発生したが、改良構造の本実施形態では、従来の約１／１０程度にＦａｉｌ−Ｂｉｔｓ  を抑えることができた。なお、表１において、Ｓ／ｎはサンプル番号を示している。
【０１０１】
【表１】
2004153031.tif 000003
【０１０２】
ところで、本実施形態のＦｅＲＡＭにおいて、図１２の結果のように“０”と“１”のマージンが広がったり、表１のようにＦａｉｌ−Ｂｉｔｓ  が従来の約１／１０に減少する理由としては、キャパシタＱの強誘電体であるＰＺＴ自身の結晶性が良好になったからである。つまり、ＮＨ３  プラズマに曝された第１の層間絶縁膜１０上に形成したＴｉ膜の（００２）面の配向性を向上させた後、そのＴｉ膜（中間層１１）を酸化させ、ＴｉＯ  ｘ  膜を形成し、その上層に第１の導電膜１２としてＰｔ膜を成膜して下部電極を形成する。その上にＰＺＴ膜を形成し、ＰＺＴ膜をアニールをしてＰＺＴ膜自身の結晶性を改善せることができる。
【０１０３】
表２は、第１の層間絶縁膜１２に対するＮＨ３  プラズマ処理の有無の違いが、第１の層間絶縁膜１２上の下部電極１１ａ、誘電体層１３ａの配向強度にどのような影響を及ぼすかを比較した実験結果を示している。なお、Ｔｉ（００２）面の上に形成されたＰｔ膜では（１１１）面が現れ、ＴｉＯ２（２００）面上に形成されたＰｔ膜では（１１１）面が現れる。Ｔｉ（００２）は、酸化によってＴｉＯ２（２００）面となる。また、（２２２）面は（１１１）面と等価である。
【０１０４】
【表２】
2004153031.tif 000004
【０１０５】
表２によれば、絶縁膜にＮＨ３  プラズマ処理をすることにより、絶縁膜上に形成されるＴｉ（００２）、ＴｉＯ２（２００）の配向強度を劇的に向上させ、その酸化チタン膜のの上に成膜するＰｔの配向性を向上させ、最終的には、Ｐｔ膜の上に形成されるＰＺＴにまで影響を与えていることが判る。
【０１０６】
また、絶縁膜をＮＨ３  プラズマに曝すことにより、その絶縁膜上のＴｉＯ２膜の表面粗さ、即ち平坦性がどのように改善されるかを調べたところ、表３に示すような結果が得られ、表面粗さを抑える効果もある。
【０１０７】
【表３】
2004153031.tif 000005
【０１０８】
従って、表２，表３により、絶縁膜の表面のＮＨ３  プラズマ処理は、その上に形成されるＴｉＯ２膜の平坦性の向上と配向性の向上の両方を兼ねている。Ｔｉ膜についても同様である。
【０１０９】
かねてから、Ｐｔ膜の下地には、平坦性が重要視されていた。
【０１１０】
これについて、本発明によれば、Ｐｔ膜の下地の平坦性と配向性の両方を兼ねる効果がＮＨ３  プラズマ処理に有ることがわかった。
【０１１１】
ところで、ＮＨ３  プラズマ処理された絶縁膜についてＮＨ３  プラズマ処理効果の低下が見られることもあり、そのＮＨ３  プラズマ処理効果の低下の原因を探るため、本発明者は以下のような実験をした。
【０１１２】
まず、図１３に示すように、ＮＨ３  プラズマ処理された絶縁膜には、大気放置時間依存があり、ＮＨ３  プラズマ処理をしてからＴｉを成膜するまでの大気放置時間を長くすると、その効果が低下してしまうことが実験により明らかになった。
【０１１３】
そこで、複数種の試料を作製して以下のような実験を行った。
【０１１４】
第１の試料として、シリコン基板上方の絶縁膜表面をＮＨ３  プラズマ処理した後に、大気に放置せずに、絶縁膜上にＴｉ膜を形成した。第２の試料として、シリコン基板上方の絶縁膜表面をＮＨ３  プラズマ処理した後に大気に２４時間放置し、ついで絶縁膜上にＴｉ膜を形成した。第３の試料として、シリコン基板上方の絶縁膜表面をＮＨ３  プラズマ処理した後に大気に２４時間放置し、ついでコーターを用いて絶縁膜上にＩＰＡ（イソプロピルアルコール）を塗布し、乾燥し、ついで絶縁膜上にＴｉ膜を形成した。
【０１１５】
なお、ＮＨ３  プラズマ処理の条件として、プラズマ発生用のチャンバ内に導入されるＮＨ３  のガス流量を２５０ｓｃｃｍ、チャンバ内の圧力を４Ｔｏｒｒ、基板温度を４００℃、基板に供給される高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される高周波電源のパワーを５５Ｗ、電極・第１の層間絶縁膜間の距離を３００ｍｉｌｓ、プラズマ照射時間を１０分に設定する。
【０１１６】
そして、図１４に示すように、第１〜第３の試料の各々のＴｉ膜の上面の（００２）の配向強度をＸ線回折法（ＸＲＤ）により測定したところ、第１の試料では（００２）配向強度が高くなり、第２の試料では（００２）配向強度が極端に下がり、また、第３の試料では（００２）配向強度が回復する、という結果が得られた。
【０１１７】
さらに、別な試料を作成して以下のような実験を行った。
【０１１８】
第４の試料として、シリコン基板上方の絶縁膜表面をＮＨ３  プラズマ処理した後に、大気に放置せずに、絶縁膜上にＴｉ膜を形成した。第５の試料として、シリコン基板上方の絶縁膜表面をＮＨ３  プラズマ処理した後に大気に２４時間放置し、ついで絶縁膜上にＴｉ膜を形成した。第６の試料として、シリコン基板上方の絶縁膜の表面をＮＨ３  プラズマ処理した後に、ＮＨ３  プラズマに曝された絶縁膜の表面に対して水を用いる表面ジェットスクラバー（ＳＪ）処理を行い、その後に絶縁膜上にＴｉ膜を形成した。
【０１１９】
なお、ＮＨ３  プラズマ処理の条件として、試料１〜試料３を作成する際のＮＨ３  プラズマ処理と処理時間を除き同じ条件に設定した。その処理時間は１分である。
【０１２０】
そして、図１５に示すように、第４〜第６の試料の各々のＴｉ膜の（００２）の配向強度をＸＲＤにより測定したところ、第６の試料のＴｉ（００２）配向強度は第４の試料のＴｉ（００２）配向強度に比べて大幅に低下していることがわかる。しかし、第６の試料のＴｉ（００２）配向強度は、第５の試料のＴｉ（００２）配向強度に比べて大きく高くなっている。
【０１２１】
なお、第４の試料と上記した第１の試料とを比べると、それらの試料のＴｉ（００２）配向強度が異なっているが、これはＮＨ３  プラズマ処理時間の違いによるものであり、本質的な効果の違いはない。
【０１２２】
図１４、図１５の測定結果により判ることは、ＮＨ３  プラズマに曝された絶縁膜の大気放置によるＴｉ配向性の劣化の原因は、大気中の水分だと考えられる。
【０１２３】
つまり、図１４に示したように、ＮＨ３  プラズマ処理後に大気に曝された絶縁膜の表面がＩＰＡ処理により復活した。その理由としては、大気放置することにより絶縁膜の表面にＨ２Ｏ  分子が付着し、その後に絶縁膜表面に付着していたＨ２Ｏ  がＩＰＡに吸収され乾燥し、その表面のＨ２Ｏ  が減少して配向性が復活したと考えられる。
【０１２４】
また、図１５では、表面ジェットスクラバー（ＳＪ処理）により絶縁膜の表面にＨ２Ｏ  分子が付着し、擬似的な大気放置状態を作り出し、その絶縁膜上に形成されたＴｉ膜の配向性が低下したと考えられる。
【０１２５】
以上の結果から、ＮＨ３  プラズマに曝された絶縁膜の大気放置による劣化は、大気中の水分が影響していることになる。そこで、ＮＨ３  プラズマに曝された絶縁膜を有する基板（ウェハ）を大気中に長時間置かずに真空雰囲気に保管し、その後にＴｉ膜を形成すれば、Ｔｉ膜の劣化を防げるのではないかと思い実験を行った。その実験により、図１６に示すような結果が得られた。なお、図１６の横軸に示すＴｉ膜はその下に記載された条件に置かれた絶縁膜の上に形成されている。また、それらの絶縁膜は、図１６の横軸の条件に置かれる前に、ＮＨ３  プラズマ処理された。
【０１２６】
図１６によれば、ＮＨ３  プラズマ処理後の絶縁膜を４．１×１０−６Ｔｏｒｒという高真空中に保管し続ければＴｉ膜の（００２）配向強度は高い値を維持することが判った。
【０１２７】
しかし、ＮＨ３  プラズマに曝された絶縁膜１７０ｍＴｏｒｒ  と低真空で保管し、真空引きをやめてそのまま長時間放置してしまうと、その放置後に絶縁膜上に形成されるＴｉ膜の（００２）配向強度は大気放置した状態とほとんど差がない状態まで落ち込むことが判った。即ち、わずかな真空雰囲気内へのガスのリークでもＴｉ膜の配向性を劣化させる原因になり得ることがわかる。
【０１２８】
また、図１６の結果によれば、大気中に存在する物質がＴｉ膜の配向性劣化に繋がっていることがわかった。図１６の実験結果と図１４、図１５の実験結果とを合わせると、ＮＨ３  プラズマ処理された絶縁膜の表面状態の優劣は大気中の水分が関与している可能性が高いといえる。
【０１２９】
これらの結果から判るように、絶縁膜の表面にＮＨ３  プラズマ処理をしてからＴｉ成膜を形成するまでは、なるべく真空中で行ったほうが良いと考えられる。運悪く、そのような処理ができない場合には、絶縁膜表面をＮＨ３  プラズマに曝した後に、なるべくその表面上に早くＴｉ膜を成膜するか、その表面を大気に放置した後にはＴｉ成膜前にＩＰＡ処理を追加する方が良い。
【０１３０】
以上のように、絶縁膜の表面にＮＨ３  プラズマ処理をした後に、絶縁膜を大気に曝さずに絶縁膜上にＴｉ成膜を形成するために使用される装置の一例を図１７に示す。
【０１３１】
図１７において、真空搬送室３１には、ロード室３２、アンロード室３３、ＮＨ３  プラズマ処理用のプラズマ発生チャンバ３４及びチタン形成用のスパッタチャンバ３５が接続されている。また、真空搬送室３１内には、ウェハ（半導体基板）を搬送するロボット３６が取り付けられている。
【０１３２】
真空搬送室３１内は例えば１×１０−３Ｔｏｒｒの真空状態に維持される。また、ロード室３２、アンロード室３３、プラズマ発生チャンバ３４及びスパッタチャンバ３５も所定の真空状態になっている。
【０１３３】
ロード室３２内に搬送されたウェハ３０上には絶縁膜が形成されている。そして、ロード室３２内のウェハ３０をロボット３６によりプラズマ発生チャンバ３４内に搬送する。プラズマ発生チャンバ３４内ではＮＨ３  ガスが導入されて上記した条件によりプラズマが発生され、これにより絶縁膜はＮＨ３  プラズマに曝されることになる。また、絶縁膜のプラズマ処理を終えた後に、ロボット３６は、真空搬送室３１内を経由してスパッタチャンバ３４内にウェハ３０を搬送する。さらに、スパッタチャンバ３４内では上記した条件により絶縁膜上にＴｉ膜が形成される。そして、Ｔｉ膜の形成を終えた後に、ロボット３６は、真空搬送室３１内を経由してアンロード室３３へウェハ３０を搬出する。
【０１３４】
これにより、絶縁膜上では、ＮＨ３  プラズマに曝された後に大気に曝されずに、チタンが形成される。
【０１３５】
なお、チタンなどの中間層１１の形成の後にも、基板を大気に曝さずに、中間層１１の上に第１の導電層１２を形成することが好ましい。
【０１３６】
次に、ＮＨ３  プラズマ処理された絶縁膜上に形成された第１のＴｉ膜と、ＮＨ３  プラズマ処理されない絶縁膜上に形成された第２のＴｉ膜のそれぞれについて（００２）のロッキングカーブを測定したところ、図１８に示すような結果が得られた。（００２）配向を示すピークについて、第１のＴｉ膜のピークは第２のＴｉ膜のピークよりも大幅に高くなった。しかも、それらのピークを有するロッキングカーブについて半値幅を求めたところ、第１のＴｉ膜の半値幅は３．９８゜と狭くなり、第２のＴｉ膜の半値幅は６．８８゜と広くなった。
【０１３７】
これにより、ＮＨ３  プラズマ処理された絶縁膜上に形成された第１のＴｉ膜の（００２）配向にはバラツキがなく、きれいに揃って、配向性が従来に比べて大幅に改善されていることがわかる。
【０１３８】
なお、図１８は、３軸ゴニオのＸＲＤにより測定されたロッキングカーブである。ロッキングカーブは、まず、２θ／θの測定で２θをＴｉ（００２）のピーク位置、３８．４゜付近に固定し、ついでθを５〜３５゜まで振って測定された。
【０１３９】
なお、絶縁膜へのＮＨ３  プラズマ処理の有無の相違による、絶縁膜上のＴｉ膜の他に、Ｔｉ膜上のＰｔ膜の（１１１）配向、Ｐｔ膜上のＰＺＴ膜の（１１１）配向のそれぞれのロッキング幅の測定結果のまとめを表４に示す。
【０１４０】
表４によれば、ＮＨ３  プラズマ処理された絶縁膜上のＰｔ膜とＰＺＴ膜の（１１１）配向の基板面に対する角度は、ＮＨ３  プラズマ処理されない絶縁膜上のＰｔ膜とＰＺＴ膜に比べて小さくなることがわかる。
【０１４１】
【表４】
2004153031.tif 000006
【０１４２】
次に、ＮＨ３  プラズマ処理が行われた絶縁膜の上にＴｉ膜を形成すると、Ｔｉの配向強度が上昇する、というメカニズムを調べるための実験について説明する。
【０１４３】
まず、シリコン基板上にＰＥ−ＴＥＯＳよりなる絶縁膜を６種類のガスを用いてプラズマ処理を行い、その後絶縁膜上にＴｉ膜を形成した。続いて、Ｔｉ膜の配向強度をＸＲＤにより調査したところ、図１９に示すようなプラズマの６種類のガスとＴｉ膜のＸＲＤピーク強度との関係が得られた。
【０１４４】
その結果、有効な効果が生じたガスは、Ｎ２とＮＨ３  であった。特にＮＨ３  は、ウェハの中心（Ｃｅｎ）と周辺（ＯＦ）との差が少なく配向強度も他のガスにくらべても（００２）配向強度が非常に高い結果となった。２番目に高いのは、Ｎ２である。Ｎ２では、面内分布に差が発生しており、ウェハ周辺で配向強度が高くなっている。その原因として、チャンバの側壁から出てきた水素がプラズマに入り込み擬似的にＮＨ３  ガスを用いる効果と同等な作用をしたのではないかと考えられる。さらに、酸素が入ったＯ２やＮ２Ｏ  では、他のガスに比べ非常に（００２）配向強度が悪い結果になった。
【０１４５】
これらの結果から、酸素の入っていないガスでかつ窒素が入っているガスが良好であり、そのようなガスを用いたプラズマによりＴｉ（００２）の配向強度を高められることがわかった。また、ＮＨ３  で一番良好な結果になったことから、Ｎ  とＨ  が入ったガスが効果的であるといえる。
【０１４６】
また、メカニズム解析の一つとして、ＳｉＯ２基板についてＮＨ３  プラズマ処理有りと無しの２種類のウェハを作製し、フーリエ変換赤外分光光度計（ＦＴ−ＩＲ  ）測定を行った。その結果を図２０に示す。
【０１４７】
図２０によれば、ＳｉＯ２基板にＮＨ３  プラズマ処理を行うと、ＳｉＯ２中のＯ−Ｈ  結合が減少し、Ｎ−Ｈ  結合が増加することがわかった。この結果と図１９の結果から以下のようなメカニズムが考えられる。
【０１４８】
つまり、図２１（ａ）  に示すように、ＮＨ３  プラズマ処理がされていなＳｉＯ２膜は、表面に酸素（Ｏ  ）原子が顔を出しており、酸素（Ｏ  ）とチタン（Ｔｉ）が結合しやすいため、Ｔｉのマイグレーションが起こり難くＴｉのｃ軸が基板面の垂直方向からずれるのではないかと考えられる。図１９のガス種を変えた場合の実験結果で、酸素の入ったガス（Ｎ２Ｏ  ｏｒ  Ｏ２  ）雰囲気でプラズマを発生させるとＴｉ膜の配向強度が低下する現象は、まさにＳｉＯ２膜表面上のＯ−Ｈ  基が減少し、表面に顔を出すＯ  原子の密度が多くなっているからではないかと考えられる。
【０１４９】
それに対して、図２１（ｂ）  に示すように、ＳｉＯ２表面上にＮＨ３  プラズマ処理を行うと、表面付近に存在するＯ  に窒素（Ｎ  ）が結合され、表面でのＮ  のもう一方の結合は、Ｈ  でターミネートされていると考えられる。そのためＳｉＯ２の表面がＴｉと反応性が低くなる。この作用が、Ｔｉのマイグレーションを起こし易くさせ、基板に対して垂直方向にｃ軸を立たせることができると考えている。
【０１５０】
なお、Ｈ  は、Ｔｉが厚くなるにつれてＳｉＯ２膜表面から離脱して最終的にはＴｉ膜中には残らない。
【０１５１】
ところで、以上のような考えに基づけば、Ｎ−Ｈ  結合を増加させるためには、ＮＨ３  ガスを用いずに、窒素（Ｎ２）ガスと水素（Ｈ２）ガスをプラズマ発生チャンバ内に導入することも考えられた。そこで、Ｎ２及びＨ２のプラズマにＳｉＯ２絶縁膜を曝した後に絶縁膜上にＴｉ膜を形成する試料を複数作製した。それらの試料は、プラズマ発生チャンバ内に導入されるＮ２ガスとＨ２ガスのうちＨ２ガスの流量を異ならせている他は、同じ条件で形成された。さらに、ＮＨ３  プラズマ処理がなされた絶縁膜上にＴｉ膜を形成した試料も作製した。
【０１５２】
それらの試料のＴｉ膜の（００２）配向についてＸＲＤで調べたところ、図２２に示すような結果が得られた。
【０１５３】
図２２によれば、Ｎ２＋Ｈ２プラズマを用いて作製された試料はいずれも、ＮＨ３  プラズマを用いて作製された試料に比べて、Ｔｉ膜の（００２）配向強度が低いことが判った。従って、Ｔｉ膜形成の前にＳｉＯ２膜の表面にＮ−Ｈ  結合を作るためには、ＮＨ３  のようにＮ  とＨ  が結合をしている分子のガスを使用する方が、劇的に効果があるといえる。なお、Ｎ２＋Ｈ２プラズマを用いる場合、Ｈ２を約１０％の僅かな量でチャンバ内に導入するとウェハの周縁近傍で（００２）配向強度のピークが高くなっていた。
【０１５４】
ところで、Ｎ−Ｈ  結合をＳｉＯ２膜の表面に多く作るためには、図２３に示すように、基板温度を上げて反応速度を速めることが好ましい。
【０１５５】
なお、図２３に示す結果を得るための実験では、ＳｉＯ２膜に対するＮＨ３  プラズマ処理の条件として、プラズマ発生用のチャンバ内に導入されるＮＨ３  のガス流量を２５０ｓｃｃｍ、チャンバ内の圧力を４Ｔｏｒｒ、基板に供給される高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される高周波電源のパワーを５５Ｗ、電極・第１の層間絶縁膜間の距離を３００ｍｉｌｓ、プラズマ照射時間を１分に設定し、さらに基板温度を変化させた。
【０１５６】
また、図２４に示すように、基板に供給される１３．５６ＭＨｚ  の高周波電力のパワーを上げることにより、ＮＨ３  ガスの分解を促進してもＴｉ（００２）の配向強度を上昇させることができる。
【０１５７】
なお、図２４に示した結果を得るための実験では、ＳｉＯ２膜に対するＮＨ３  プラズマ処理の条件として、プラズマ発生用のチャンバ内に導入されるＮＨ３  のガス流量を２５０ｓｃｃｍ、チャンバ内の圧力を４Ｔｏｒｒ、基板温度を４００℃、プラズマ発生領域に供給される高周波電源のパワーを５５Ｗ、電極・第１の層間絶縁膜間の距離を３００ｍｉｌｓ、プラズマ照射時間を１分に設定し、さらに基板に供給される高周波電源のパワーを変化させた。
【０１５８】
また、図２５に示すように、ＳｉＯ２膜がＮＨ３  プラズマにさらされている時間が長いほど、ＳｉＯ２膜上のＴｉ（００２）の配向強度が高くなることがわかる。
【０１５９】
なお、図２５に示す結果を得るための実験では、ＳｉＯ２膜に対するＮＨ３  プラズマ処理の条件として、プラズマ発生用のチャンバ内に導入されるＮＨ３  のガス流量を２５０ｓｃｃｍ、チャンバ内の圧力を４Ｔｏｒｒ、基板温度を４００℃、基板に供給される高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される高周波電源のパワーを５５Ｗ、電極・第１の層間絶縁膜間の距離を３００ｍｉｌｓに設定し、さらにプラズマ照射時間を変化させた。
【０１６０】
以上の実験結果によれば、プラズマ中のＮＨ３  の分解を促進させ、基板温度を上げて反応速度を上昇させ、ＮＨ３  プラズマ処理時間を長くすることにより効果的にＳｉＯ２絶縁膜表面でのＮ−Ｈ  結合が増加し、これによりＳｉＯ２絶縁膜上のＴｉ（００２）の配向強度を上昇することができる。
【０１６１】
この配向性の揃ったＴｉ膜の（００２）上に物質を形成すると、その物質はＴｉ膜の配向に影響されて配向性が良くなる。そのような物質として、例えばプラチナ、イリジウム、酸化イリジウムなどの貴金属又は酸化貴金属よりなる導電膜を形成すると、基板面垂直方向に対する導電膜の（１１１）配向強度が高くなる。さらに、そのような配向性の良い導電膜の上にＰＺＴなど、上記した強誘電体膜を形成すると、基板面垂直方向に対する強誘電体膜の（１１１）配向強度もまた高くなる。
【０１６２】
上記した表２は、Ｔｉ膜の酸化工程は入っているものの、Ｔｉ膜の配向性を引きずってＴｉＯ  ｘ  膜上のＰＺＴ膜の結晶性を良くするという一例である。それ以外にも様々な利用方法が考えられる。
【０１６３】
次世代の０．１８μｍ線幅のＦｅＲＡＭの下部電極の層構造として、Ｉｒ／Ｔｉ  という構造が検討されている。
【０１６４】
その下部電極となるＴｉ膜の形成前に、下地である層間絶縁膜をＮＨ３  プラズマに曝すと、Ｔｉ膜の配向性は良くなり、さらにＴｉ膜の上に成膜されるＩｒ膜も下地であるＴｉ膜の配向に引きずられて配向性が良くなる。
【０１６５】
即ち、ＮＨ３  プラズマに曝された第１の層間絶縁膜１０上ではＴｉ膜の配向性が良くなり、これに伴いＴｉ膜を酸化して得られる酸化チタン（Ｔｉｘ  又はＴｉ２  ）の配向性も良くなる。従って、Ｔｉ膜、Ｔｉｘ  膜又はＴｉ２  膜の上のＰｔ、Ｉｒ等の貴金属膜の（１１１）配向強度が高くなり、さらに、その貴金属膜の上に形成される強誘電体膜の（１１１）配向強度が高くなる。
【０１６６】
図２６は、層間絶縁膜に対するＮＨ３  プラズマ処理の有無によってＩｒ／Ｔｉ下部電極がどのように相違するかを示したものであり、ＮＨ３  プラズマ処理（ＰＬＡ）された層間絶縁膜の上方のＩｒ膜上面の（１１１）配向を示すピークが大きくなり、またそのピークの半値幅が小さくなることがわかった。
【０１６７】
図２６は、４軸ゴニオメータによる測定結果で、２θ／θをＩｒ（１１１）面の角度である４０゜付近に設定し、それからあおり角（χ）を変化させて測定した結果である。そして、χ＝０゜、χ＝９０゜に（１１１）面を表すピークが現れた。
【０１６８】
さらに、図２６の実験結果に用いた２種類の試料における向強度の異なるＩｒ膜上にそれぞれＭＯＣＶＤ法によりＰＺＴ膜を形成し、その後にＰＺＴ膜の（１１１）配向強度を測定したところ、図２７に示すような結果が得られた。
【０１６９】
図２７によれば、ＮＨ３  プラズマ処理された絶縁膜の上にＩｒ／Ｔｉ  膜を介して形成されたＰＺＴ膜上面の（１１１）配向を示すピークが大きくなり、また、そのピークの半値幅が小さくなることがわかった。
【０１７０】
図２７は、４軸ゴニオメータによる測定結果で、２θ／θをＰＺＴの（１１０）、（１０１）面の角度である３１゜付近に設定し、その後にあおり角（χ）を変化させて測定した結果である。そして、χ＝３５゜の強いピークはＰＺＴ（１１１）面によるものである。Ｔｉ膜の下地の層間絶縁膜にＮＨ３  プラズマ処理（ＰＬＡ）を行うことにより、Ｉｒ膜上のＰＺＴ膜の（１１１）ピークが強く且つ鋭くなる。しかし、層間絶縁膜にＮＨ３  プラズマ処理が行われない場合には、Ｉｒ膜上のＰＺＴ膜の（１１１）のピークが弱く且つ緩やか広がる。
【０１７１】
さらに、図２７に示した２種類の構造を使用してそれぞれキャパシタを形成してそれらのスイッチングチャージ（Ｑｓｗ）を測定したところ、表５に示すような結果が得られＮＨ３  プラズマ処理された層間絶縁膜を有するキャパシタのＱｓｗの方がより高くなった。
【０１７２】
【表５】
2004153031.tif 000007
【０１７３】
なお、ＮＨ３  プラズマに絶縁膜を曝し、その絶縁膜上に形成されるＴｉ膜の（００２）配向性を改善させることにより、図２８に示すように、Ａｌ−Ｃｕ／Ｔｉ、Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉなどの構造を絶縁膜上に形成することによってＡｌ合金を（１１１）に揃えるとともに、エレクトロマイグレーション耐性を上げることができる。
【０１７４】
Ａｌ合金の配向を（１１１）に揃えることによりエレクトロマイグレーション耐性が高くなることは、次のような文献▲１▼、▲２▼に記載がある。但し、ＮＨ３  プラズマに絶縁膜を曝すことについては記載がない。
【０１７５】
▲１▼  Ｍ．  Ｋａｇｅｙａｍａ，  Ｋ．  Ｈａｓｈｉｍｏｔｏ  ａｎｄ  Ｈ．  Ｏｎｏｄａ：  Ｐｒｏｃ．  ２９ｔｈ  Ｉｎｔ．  ＲｅｌｉａｂｉｌｉｔｙＰｈｙｓｉｃｓ  Ｓｙｍｐ．，  １９９１（ＩＥＥＥ，  Ｎｅｗ  Ｙｏｒｋ，  １９９１）ｐ．  ９７  ▲２▼  Ｔ．  Ｍｉｔｓｕｚｕｋａ：  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ３１  （１９９２）  Ｌ１２８０
（第２の実施の形態）
第１実施形態では、強誘電体膜をスパッタにより形成するための条件について説明した。本実施形態では、強誘電体膜をＭＯＣＶＤ法により形成するための条件について説明する。
【０１７６】
まず、図１に示したように、第１の層間絶縁膜１０の上面をＣＭＰにより平坦化する。その後に、図２（ａ）  に示したように、第１層間絶縁膜１０をＮＨ３  プラズマに曝す。ＮＨ３  プラズマ処理の条件として、例えば、チャンバ内に導入されるＮＨ３  のガス流量を２５０ｓｃｃｍ、チャンバ内の圧力を４Ｔｏｒｒ、基板温度を３５０℃、基板に供給される高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される高周波電源のパワーを５５Ｗ、電極・第１の層間絶縁膜間の距離を３００ｍｉｌｓ、プラズマ照射時間を１分に設定する。
【０１７７】
次に、図２（ｂ）  に示したように、ＮＨ３  プラズマ処理された第１層間絶縁膜１０の上に中間層１１を形成する。本実施形態においては、中間層１１としてＴｉ層をスパッタ法により形成する。Ｔｉ中間層１１は、基板温度を室温に設定して１０ｎｍの厚さに形成する。
【０１７８】
続いて、図３（ａ）  に示したように、中間層１１の上に第１の導電膜１２を形成する。但し、本実施形態では、第１の導電膜１２として、スパッタによりイリジウム膜を形成する。イリジウム（Ｉｒ）膜は、２００〜４００ｎｍ、例えば４００ｎｍの厚さに形成する。Ｉｒ膜をスパッタにより形成する条件として、例えばチャンバ内に入れたシリコン基板１の温度を約５００℃とし、チャンバ内に導入するアルゴンガス圧を０．１５Ｐａとし、ターゲットとしてイリジウムを用い、ターゲット・基板間に印加するＤＣパワーを２．６ｋＷとする。
【０１７９】
この後に、第１の導電膜１２の上に強誘電体膜１３としてＰＺＴ膜を１２０ｎｍの厚さに形成する。但し、本実施形態では、次のような条件でＭＯＣＶＤ法によりＰＺＴ膜を形成する。
【０１８０】
チャンバ（不図示）内に置かれたシリコン基板１上でのＰＺＴ膜の成長温度を６２０℃とする。そして、ＰＺＴ膜を構成する元素のうち、Ｐｂの原料としてＰｂ（ＤＰＭ）２、Ｚｒの原料としてＺｒ（ｄｍｈｄ）４  、Ｔｉの原料として、Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２が用いられる。それらの原料は、ＴＨＦにモル比３％の濃度で溶解させて液状にされた状態で気化器に搬送され、気化器では例えば２６０℃の温度でＴＨＦとともに気化され、酸素と混合した後にシャワーヘッドを通してチャンバ内の第１の導電膜１３上に吹き付けられる。
【０１８１】
チャンバ内に導入される原料ガスの流量は、成長初期の２０秒間ではＰｂ原料ガスが０．３６５ｍｌ／ｍｉｎ．  、Ｚｒ原料ガスが０．１９６ｍｌ／ｍｉｎ．  、Ｔｉ原料ガスが０．１７５ｍｌ／ｍｉｎ．  に設定され、その後の５０５秒間ではＰｂ原料ガスが０．３７６ｍｌ／ｍｉｎ．  、Ｚｒ原料ガスが０．２７７ｍｌ／ｍｉｎ．  、Ｔｉ原料ガスが０．２１４ｍｌ／ｍｉｎ．  に設定される。
【０１８２】
そのような条件により形成されたＰＺＴ膜の厚さは１２０ｎｍであり、その組成は  Ｐｂ／（Ｚｒ  ＋Ｔｉ）  ＝１．１７、  Ｚｒ／（Ｚｒ  ＋Ｔｉ）  ＝０．４３であった。
【０１８３】
ＭＯＣＶＤ法により形成されたＰＺＴ膜は、結晶化されているので、結晶化のためのアニールは省略される。
【０１８４】
なお、基板温度を６２０℃に設定してＭＯＣＶＤ法によりＰＺＴ膜を形成する場合に、ＰＺＴ膜から鉛（Ｐｂ）が下に拡散して下部電極となる第１の導電膜１２の構成元素とＰｂの合金が形成されてしまい、下部電極からのリーク電流が大きくなる原因となる。基板温度を５８０℃とすれば、ＰＺＴ膜からＰｂの拡散が防止されるが、本実施形態のようなＰＺＴの膜質向上が図れない。
【０１８５】
そのような強誘電体膜１３の形成に続いて、図３（ｂ）  に示すように、強誘電体膜１３であるＰＺＴ膜の上に第２の導電膜１４としてＩｒＯ  ｘ  膜をスパッタにより２００ｎｍの厚さに形成する。ＩｒＯ  ｘ  膜は、第１実施形態と同様に２ステップでされてもよい。
【０１８６】
次に、図４（ａ），（ｂ）  、図５（ｂ）  に示した工程に沿って第２の導電膜１４、強誘電体膜１３、第１の導電膜１２及び中間層１１を順次パターニングすることにより強誘電体キャパシタＱが形成される。なお、強誘電体キャパシタＱにおいて、第２の導電膜１４は上部電極１４ｃ、強誘電体膜１３は誘電体膜１３ａ、第１の導電膜１２及び中間層１１は下部電極１１ａとなる。
【０１８７】
その後の工程は第１実施形態と同じであるので省略する。
【０１８８】
以上のような工程により、下部電極１１ａを構成するＴｉ中間層１１は、第１実施形態で説明したように基板面に垂直なｃ軸に配向して（００２）配向強度が高くなるので、その上に形成されるＩｒ第１の導電膜１２の（１１１）配向強度が高くなる。
【０１８９】
表６は、下部電極１１ａの構造を相違させた場合のＩｒ膜の（２２２）のＸＲＤプロファイルの半値幅を示している。
【０１９０】
【表６】
2004153031.tif 000008
【０１９１】
表６によれば、ＮＨ３  プラズマ処理されたＳｉＯ２絶縁膜上にＴｉ膜又はＰｔ／Ｔｉ膜を介して形成されたＩｒ膜の（２２２）のＸＲＤ半値幅は１．６゜、１．４゜と小さくなっているので、Ｉｒ膜のグレインが（２２２）配向方向に揃った好ましい状態となっている。なお、（２２２）配向は（１１１）配向と等価である。
【０１９２】
なお、中間層１１を構成するＴｉ膜の（００２）配向強度が高くなっているので、第１実施形態のように、Ｔｉ膜をＲＴＡにより酸化してＴｉＯ  ｘ  膜に変えてもＴｉＯ  ｘ  膜の配向性はＴｉ膜の配向性を引きずって良好な状態となって表３に示したように平坦性が従来よりも高くなっている。本実施形態では第１の層間絶縁膜１０の表面をＮＨ３  プラズマ処理した点で、従来技術と相違している。
【０１９３】
また、第１の導電膜１２と中間層１１のパターニングにより形成されて（１１１）配向強度の高い下部電極１１ａ上に６２０℃の高い基板温度でＭＯＣＶＤ法により形成されたＰＺＴ誘電体膜１３ａは、９０％以上のグレインの配向を基板面に垂直な（１１１）に揃えることができた。
【０１９４】
これは、下部電極１１ａの配向性を良くするために、ＮＨ３  プラズマ処理された第１の層間絶縁膜１０の上に中間層１２としてｃ軸に配向方向が揃ったしたＴｉ膜が形成できるので、その中間層１２上のＩｒ膜が（１１１）に揃って配向するようになり、強誘電体膜１３の結晶性は、その下地のＩｒ膜の結晶性を受け継いで成長するからである。
【０１９５】
ところで、本実施形態では、ＰＺＴ膜の成長温度を６２０℃で形成しているが従来では５８０℃である。
【０１９６】
ＮＨ３  プラズマ処理された絶縁膜上のＴｉからなる中間層１２を形成し、中間層１２上にスパッタによりＩｒ膜を形成した後に、Ｉｒ膜の配向をＸＲＤ法により測定したところ図２９の実線曲線に示すようなＸＲＤプロファイルが得られた。図２９の実線曲線によれば、Ｉｒ膜に十分高い強度の（１１１）配向が得られていることがわかる。さらに、そのＩｒ膜の上に基板温度６２０℃の上記した条件でＭＯＣＶＤ法によりＰＺＴ膜を形成し、そのＰＺＴ膜の（１１１）配向強度を測定したところ、図２９の実線ようになった。
【０１９７】
これに対して、Ｉｒ膜の上に基板温度５８０℃でＰＺＴ膜をＭＯＣＶＤ法により形成したところ、図２９の破線で示すようにＰＺＴ膜の（１１１）配向強度が極めて小さくなった。そのＰＺＴ膜は、ランダム結晶となっていた。
【０１９８】
そして、図２９に使用した２つの試料のＰＺＴ膜上に上部電極を形成してスイッチング電荷量を測定したところ、図３０に示すような特性が得られた。
【０１９９】
図３０によれば、（１１１）配向強度が高い柱状結晶のＰＺＴ強誘電体膜を有する本実施形態のキャパシタは、ランダム結晶のＰＺＴ強誘電体膜を有するキャパシタに比べてスイッチング電荷量が大きくなった。標準的なデバイス動作電圧である１．８Ｖでの電荷量を比較すると、配向強度が高いＰＺＴ膜を有するキャパシタでは２９μＣ／ｃｍ２  という高い値となった。これに対し、ランダム配向のＰＺＴ膜を有するキャパシタでは２２μＣ／ｃｍ２  という低い値となった。
【０２００】
初期のスイッチング電荷量が高いことは、書き換え回数の増加による疲労や長時間のデータ保持による減極に対してもマージンが高いことを示している。
【０２０１】
そこで、それらのキャパシタを有するＦｅＲＡＭについてインプリント特性を測定したところ、図３１に示すような結果となった。
【０２０２】
図３１によれば、（１１１）配向強度が高いＰＺＴからなるキャパシタを有する本実施形態のＦｅＲＡＭは、エージング時間が延びても電荷量の減少量が小さく、１００時間経過後でも十分な読み取りマージンが維持される。これに対して、ランダム結晶のＰＺＴからなるキャパシタを有するＦｅＲＡＭは、エージング時間が延びるにつれて電荷量が大幅に減少して１００時間経過後には殆ど０になっている。
【０２０３】
次に、不良ビットの発生するキャパシタと発生しないキャパシタについて分析結果を説明する。
【０２０４】
まず、不良ビットが発生するキャパシタの強誘電体膜のＰＺＴ結晶の（１１１）配向を調べた。図３２（ａ）  は、不良ビットが発生するキャパシタを透過電子顕微鏡で見た像に基づく断面図であり、図３２（ｂ）  は図３２（ａ）  の破線で示したＰＺＴ結晶が＜１１１＞方向でない領域の電子回折像である。これによれば、ＰＺＴ膜の（１１１）配向比率は多く見積もっても約８５％である。
【０２０５】
不良ビット数が発生しないキャパシタの強誘電体膜のＰＺＴ結晶の（１１１）配向を調べた。図３３は、不良ビットが発生しないキャパシタを透過電子顕微鏡で見た像に基づく断面図であり、ＰＺＴ膜中のグレインが柱状に揃っており、ＰＺＴ膜の（１１１）配向比率はほぼ１００％である。なお、第１実施形態に示したＰＺＴよりなる強誘電体膜１３の（１１１）配向比率は９０％以上であって、ほぼ１００％かそれに近い値となる。
【０２０６】
結晶方位がそろっている場合には、デバイス動作を行う数十ナノ秒の時間で強誘電体ドメインの書き込みができるが、結晶方位が異なったものが混在していると、分極反転の伝搬に時間がかかるために、その時間内で反転しないドメインが残ってしまうためにインプリントの現象が起きると考えられている。
【０２０７】
従って、デバイスとして強誘電体膜を動作させるためには、９０％以上の結晶を同一方向に揃える必要がある。
（第３の実施の形態）
第１、第２の実施形態では、上部電極と下部電極を上から電気的に引き出す構造のプレーナー型のキャパシタを有するＦｅＲＡＭについて説明した。本実施形態では、下部電極を下から電気的に引き出す構造のスタック型のキャパシタを有するＦｅＲＡＭのメモリセルについて説明する。
【０２０８】
図３４〜図３７は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【０２０９】
まず、図３４（ａ）  に示す断面構造を形成するまでの工程を説明する。
【０２１０】
図３４（ａ）  に示すように、ｎ型又はｐ型のシリコン（半導体）基板５１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン（ＳｉＯ２）を埋め込んでＳＴＩ構造の素子分離絶縁膜５２を形成する。なお、ＬＯＣＯＳ法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【０２１１】
続いて、シリコン基板５１のトランジスタ形成領域にｐ型不純物を導入してｐウェル５１ａを形成する。さらに、シリコン基板５１のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜５３となるシリコン酸化膜を形成する。
【０２１２】
次に、シリコン基板５１の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、ゲート電極５４ａ，５４ｂを形成する。
【０２１３】
なお、１つのｐウェル５１ａ上には２つのゲート電極５４ａ，５４ｂが並列に形成され、それらのゲート電極５４ａ，５４ｂはワード線の一部を構成する。
【０２１４】
次に、ｐウェル５１ａのうちゲート電極５４ａ，５４ｂの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃを形成する。
【０２１５】
さらに、ＣＶＤ法により絶縁膜、例えばＳｉＯ２膜をシリコン基板５１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極５４ａ，５４ｂの両側部分に絶縁性のサイドウォールスペーサ５６として残す。
【０２１６】
続いて、ゲート電極５４ａ，５４ｂとサイドウォールスペーサ５６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃをＬＤＤ構造にする。
【０２１７】
なお、１つのトランジスタ形成領域における２つのゲート電極５４ａ，５４ｂの間の第１のｎ型不純物拡散領域５５ａは後述するビット線に電気的に接続され、トランジスタ形成領域の両端側の第２、第３のｎ型不純物拡散領域５５ｂ，５５ｃは後述するキャパシタの下部電極に電気的に接続される。
【０２１８】
以上の工程により、ｐウェル５１ａには、ゲート電極５４ａとＬＤＤ構造のｎ型不純物拡散層５５ａ，５５ｂを有する第１のＭＯＳトランジスタＴ４  と、ゲート電極５４ｂとＬＤＤ構造のｎ型不純物拡散層５５ａ，５５ｃを有する第２のＭＯＳトランジスタＴ５  が形成される。
【０２１９】
次に、ＭＯＳトランジスタＴ４  ，Ｔ５  を覆うカバー絶縁膜５７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリコン基板５１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により膜厚１．０μｍ程度の酸化シリコン（ＳｉＯ２）を第１層間絶縁膜５８としてカバー絶縁膜５７の上に形成する。
【０２２０】
続いて、第１層間絶縁膜５８の緻密化処理として、例えば常圧の窒素雰囲気中で第１層間絶縁膜５８を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜５８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【０２２１】
次に、図３４（ｂ）  に示す構造を形成するまでの工程を説明する。
【０２２２】
まず、フォトリソグラフィ法によりカバー絶縁膜５７と第１層間絶縁膜５８をパターニングすることにより、第２及び第３の不純物拡散領域５５ｂ，５５ｃの上に第１及び第２のコンタクトホール５８ｂ，５８ｃを形成する。
【０２２３】
さらに、第１層間絶縁膜５８上面と第１、第２のコンタクトホール５８ｂ，５８ｃ内面に、グルー膜５９ａとして膜厚３０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ  膜をスパッタ法により順に形成する。さらに、グルー膜５９ａ上にＷ膜５９ｂをＣＶＤ法により成長して第１、第２のコンタクトホール５８ｂ，５８ｃ内を完全に埋め込む。
【０２２４】
続いて、図３４（ｃ）  に示すように、グルー膜５９ａ及びＷ膜５９ｂをＣＭＰ法により研磨して第１層間絶縁膜５８の上面上から除去する。これにより第１、第２のコンタクトホール５８ｂ，５８ｃ内に残されたタングステン膜、ＴｉＮ  膜及びＴｉ膜をそれぞれ第１、第２導電性プラグ６０ｂ，６０ｃとする。
【０２２５】
次に、図３５（ａ）  に示すように、アンモニア（ＮＨ３  ）ガスのプラズマにより第１層間絶縁膜５８表面を改質する。この場合、第１、第２導電性プラグ６０ｂ，６０ｃが酸化されない。
【０２２６】
ＮＨ３  プラズマ処理の条件として、例えば、チャンバ内に導入されるＮＨ３  のガス流量を３５０ｓｃｃｍ、チャンバ内の圧力を２Ｔｏｒｒ、基板温度を４００℃、基板に供給される１３．５６ＭＨｚ  の高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される３５０ｋＨｚ  の高周波電源のパワーを５５Ｗ、電極・第１層間絶縁膜間の距離を３５０ｍｉｌｓ、プラズマ照射時間を６０秒に設定する。
【０２２７】
次に、図３５（ｂ）  に示す構造を形成するまでの工程を説明する。
【０２２８】
まず、第１、第２導電性プラグ６０ｂ，６０ｃ上と第１層間絶縁膜５８上に、中間層（自己配向層）６１としてＴｉ層をスパッタにより１０ｎｍの厚さに形成する。Ｔｉ層のスパッタ条件として、例えば、スパッタ雰囲気に導入されるアルゴンガス圧を０．１５Ｐａ、スパッタ用ＤＣパワーを２．６ｋＷ、スパッタ時間を７秒、基板温度を２０℃に設定する。
【０２２９】
続いて、中間層６１上に第１の導電膜６５として例えば膜厚２００ｎｍのイリジウム（Ｉｒ）膜を形成する。Ｉｒ膜のスパッタ条件として、例えば、スパッタ雰囲気に導入されるアルゴンガス圧を０．１１Ｐａ、スパッタ用ＤＣパワーを０．５ｋＷ、スパッタ時間を３３５秒、温度を５００℃に設定する。
【０２３０】
なお、第１の導電膜６５として、プラチナ（Ｐｔ）膜、酸化プラチナ（ＰｔＯ）  膜、酸化イリジウム（ＩｒＯ  ｘ  ）  膜、若しくはＳＲＯ（ストロンチウムルテニウム酸素）膜、又は、Ｉｒ膜、Ｐｔ膜、ＰｔＯ  ｘ  膜、ＩｒＯ  ｘ  膜から選択した多層構造膜を形成してもよい。
【０２３１】
次に、第１の導電膜６５上に、強誘電体膜６６として例えば膜厚１２０ｎｍのＰＺＴ膜を形成する。強誘電体膜６６は、第１実施形態に示したような材料、方法を用いてもよいが、この実施形態ではＭＯＣＶＤ（有機金属ＣＶＤ）法でＰＺＴを成長する構図を採用する。
【０２３２】
ＭＯＣＶＤ法は、液体有機原料を気化器によって気化して反応室内に導入することを特徴としている。即ち、Ｐｂ、Ｚｒ、Ｔｉのそれぞれの固体原料を有機化合物溶液に溶かし、この溶かした溶液を気化させて、原料ガスを発生させ、その原料ガスを反応室に導入してＰＺＴ膜を形成している。ＭＯＣＶＤ法によりＰＺＴを成膜する時の代表的な成長圧力、成長温度、成長時間、原料、流量は、表７、表８に示す通りである。
【０２３３】
【表７】
2004153031.tif 000009
【０２３４】
【表８】
2004153031.tif 000010
【０２３５】
続いて、強誘電体膜６６の上に、第２の導電膜６７として例えば膜厚２００ｎｍの酸化イリジウム（ＩｒＯ２）をスパッタ法により形成する。ＩｒＯ２膜のスパッタ条件として、例えば、スパッタ雰囲気に導入されるアルゴンガス圧を０．８Ｐａ、スパッタ用ＤＣパワーを１．０ｋＷ、スパッタ時間を７９秒、基板温度を常温、例えば２０℃に設定する。
【０２３６】
ここで、第２の導電膜６７としてＩｒＯ２膜を用いたのは、水素劣化耐性を向上させるためである。第２の導電膜６７としてＰｔ膜を形成すれば、Ｐｔ膜が水素分子に対して触媒作用があるため、水素ラジカルを発生させ、ＰＺＴ膜を還元させて劣化させやすい。これに対して、ＩｒＯ２膜は触媒作用を持たないので、水素ラジカルを発生させにくく、強誘電体膜の水素劣化耐性が格段に向上する。
【０２３７】
その後に、第２の導電膜６７の形成により強誘電体膜６６が受けたダメージを元に回復させるために、第２の導電膜６７を通して強誘電体膜６６に回復アニールを行う。回復アニールは、ファーネス内で基板温度５５０℃、２６０分間の条件で行われる。
【０２３８】
この後に、窒化化チタン、酸化シリコンを順に形成してなるハードマスク（不図示）を第２の導電膜６７上に形成する。ハードマスクは、第１及び第２の導電性プラグ６０ｂ，６０ｃの上とその周辺の領域に形成され、キャパシタの平面形状を有している。
【０２３９】
そして、図３６（ａ）  に示すように、ハードマスクに覆われない領域の第２の導電膜６７、強誘電体膜６６、第１の導電膜６５及び中間層６１を順次エッチングする。第２の導電膜６７、第１の導電膜６５及び中間層６１のエッチングは例えばＨＢｒ  とＯ２の混合ガスを用いて行われ、強誘電体膜６６のエッチングは塩素を含むガスによって行われる。
【０２４０】
これによりハードマスクの下に残された第２の導電膜６７をキャパシタＱ０  の上部電極６７ａ、強誘電体膜６６をキャパシタＱ０  の誘電体膜６６ａ、第１の導電膜６５及び導電性の中間膜６１をキャパシタＱ０  の下部電極６５ａとする。
【０２４１】
その後に、ハードマスクは除去される。
【０２４２】
続いて、エッチングにより受けた強誘電体膜６６のダメージを無くすために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【０２４３】
次に、図３６（ｂ）  に示すように、第１層間絶縁膜５８及びキャパシタＱ０  の上にキャパシタ保護絶縁膜６９として膜厚１０ｎｍのアルミナをＣＶＤ法により形成する。その後に、酸素雰囲気中で６５０℃、６０分間の条件でキャパシタＱ０  をアニールする。キャパシタ保護絶縁膜６９は、プロセスダメージからキャパシタＱ０  を保護するものである。
【０２４４】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１．０μｍ程度の第２層間絶縁膜７０として酸化シリコン（ＳｉＯ２）をキャパシタ保護絶縁膜１９上に形成する。
【０２４５】
さらに、第２層間絶縁膜７０上面をＣＭＰ法により平坦化する。例えば、ＣＭＰ後の第２層間絶縁膜２０の残りの膜厚を、キャパシタＱ０  の上部電極６７ａ上で３００ｎｍ程度とする。
【０２４６】
次に、図３７（ａ）  に示す構造を形成するまでの工程を説明する。
【０２４７】
まず、レジストマスク（不図示）を用いて、第１、第２層間絶縁膜５８，７０、キャパシタ保護絶縁膜６９及びカバー絶縁膜５７をエッチングすることにより第１のｎ型不純物拡散領域５５ａの上にホール５８ｄを形成する。
【０２４８】
さらに、ホール５８ｄ内と第２層間絶縁膜７０上に、グルー膜として膜厚３０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ  膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長するとともにホール５８ｄ内を完全に埋め込む。
【０２４９】
続いて、Ｗ膜、ＴｉＮ  膜びＴｉ膜をＣＭＰ法により研磨して第２層間絶縁膜７０の上面上から除去する。そして、ホール５８ｄ内に残されたタングステン膜及びグルー層を、第３の導電性プラグ６０ｄとする。この第３の導電性プラグ６０ｄは第１の不純物拡散領域５５ａに電気的に接続される。
【０２５０】
次に、図３７（ｂ）  に示す構造を形成するまでの工程を説明する。
【０２５１】
まず、第３導電性プラグ６０ｄ上と第２層間絶縁膜７０上に、酸化防止膜（不図示）としてＳｉＯＮ膜をＣＶＤ法により１００ｎｍの厚さに形成する。さらに、酸化防止膜（不図示）、第２層間絶縁膜７０及びキャパシタ保護絶縁膜６９をフォトリソグラフィー法によりパターニングしてキャパシタＱ０  の上部電極６７ａ上にコンタクトホール７２を形成する。
【０２５２】
コンタクトホール７２を形成することによりダメージを受けたキャパシタＱ０  はアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【０２５３】
その後に、第２層間絶縁膜７０上に形成された酸化防止膜をエッチバックによって除去するとともに、第３の導電性プラグ６０ｄの表面を露出させる。
【０２５４】
さらに、キャパシタＱ０  の上部電極６７ａ上のコンタクトホール７２内と第２層間絶縁膜７０の上に金属膜を形成する。その後に、金属膜をパターニングすることにより、第３の導電性プラグ６０ｄに接続される導電性パッド７３ａと、コンタクトホール７２を通して上部電極６７ａに接続される一層目金属配線７３ｂ、７３ｃを形成する。その金属膜として、例えば、膜厚６０ｎｍのＴｉ、膜厚３０ｎｍのＴｉＮ  、膜厚４００ｎｍのＡｌ−Ｃｕ  、膜厚５ｎｍのＴｉ、及び膜７０ｎｍのＴｉＮ  を順に形成した多層構造を採用する。
【０２５５】
さらに、第２層間絶縁膜７０、一層目金属配線７３ｂ，７３ｃ及び導電性パッド７３ａの上に第３層間絶縁膜７４を形成する。続いて、第３層間絶縁膜７４をパターニングして導電性パッド７３ａの上にホール７４ａを形成し、そのホール７４ａ内に下から順にＴｉＮ  膜及びＷ膜からなる第４の導電性プラグ７５を形成する。
【０２５６】
その後に、第３層間絶縁膜７４上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、第４の導電性プラグ７５に接続されるビット線７６を形成する。ビット線７６は、第４の導電性プラグ７５、導電性パッド７３ａ及び第３導電性プラグ６０ｄを介して第１のｎ型不純物拡散領域５５ａに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細は省略する。
【０２５７】
上記した本実施形態において、キャパシタＱ０  の底面の面積に対する第１及び第２の導電性プラグ６０ｂ，６０ｃ上端の面積の割合は１０％程度であるので、ＮＨ３  プラズマ処理による第１層間絶縁膜５８の膜質の改善は第１実施形態と同様に、強誘電体膜６６の結晶性改善になり、この結果、キャパシタＱ０  のスイッチング電荷量Ｑｓｗの増加が見られる。
（第４の実施の形態）
第３の実施の形態では、強誘電体膜６６をＭＯＣＶＤ法により形成する工程を含むＦｅＲＡＭのメモリセル及びその製造工程を中心に説明した。
【０２５８】
しかし、ＭＯＣＶＤ法に用いられる酸素と基板温度によって、第１及び第２の導電性プラグ６０ａ，６０ｃを構成するタングステンが酸化されて膨張するおそれもある。
【０２５９】
そこで、本実施形態では、強誘電体膜６６をＭＯＣＶＤ法により形成する場合に、第１及び第２の導電性プラグ６０ａ，６０ｃの酸化を防止する工程を含むメモリセル及びその製造工程について説明する。
【０２６０】
図３８〜図４３は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図である。
【０２６１】
まず、図３８（ａ）  に示すように、第３実施形態に示した工程によりシリコン基板５１にＭＯＳトランジスタＴ４  ，Ｔ５  を形成し、さらに、カバー層５７、第１層間絶縁膜５８を形成する。
【０２６２】
次に、図３８（ｂ）  に示すように、レジストパターン（不図示）を用いて第１層間絶縁膜５８とカバー絶縁膜５７をエッチングして、メモリセル領域の第１、第２及び第３のｎ型不純物拡散領域５５ａ，５５ｂ，５５ｃの上にそれぞれ第１，第２及び第３のコンタクトホール５８ａ，５８ｂ，５８ｃを形成する。
【０２６３】
次に、図３９（ａ）  に示す構造を形成するまでの工程を説明する。
【０２６４】
まず、第１層間絶縁膜５８上面と第１〜第３のコンタクトホール５８ａ〜５８ｃ内面に、グルー層５９ａとして厚さ２０ｎｍのチタン（Ｔｉ）層と厚さ５０ｎｍの窒化チタン（ＴｉＮ  ）層をスパッタ法により順に形成する。さらに、ＷＦ６  を用いるＣＶＤ法によって、タングステン（Ｗ）層５９ｂをグルー層５９ａ上に成長してコンタクトホール５８ａ〜５８ｃ内を完全に埋め込む。
【０２６５】
続いて、タングステン層５９ｂとグルー層５９ａをＣＭＰ法により研磨して第１層間絶縁膜５８の上面上から除去する。これにより、第１、第２及び第３のコンタクトホール５８ａ，５８ｂ，５８ｃ内にそれぞれ残されたタングステン層９ｂ及びグルー層５９ａは、第１、第２及び第３の導電性プラグ６０ａ，６０ｂ，６０ｃとして使用される。第１、第２及び第３の導電性プラグ６０ａ，６０ｂ，６０ｃは、それぞれ第１、第２及び第３のｎ型不純物拡散領域５５ａ，５５ｂ，５５ｃに接続される。
【０２６６】
次に、図３９（ｂ）  に示すように、第１〜第３の導電性プラグ６０ａ〜６０ｃの上と第１層間絶縁膜５８の上に、導電性の酸素バリアメタル層６２としてイリジウム層をスパッタにより形成する。
【０２６７】
Ｉｒ膜のスパッタ条件として、例えば、スパッタ雰囲気に導入されるアルゴンガス圧を０．１１Ｐａ、スパッタ用ＤＣパワーを０．５ｋＷ、温度を５００℃に設定する。
【０２６８】
Ｉｒ層は、ｐウェル５１ａの両側寄りの第２，第３の導電性プラグ６０ｂ，６０ｃの異常酸化を防止するために十分な厚さに形成される。例えば、イリジウム層は、酸素含有雰囲気中で５５０℃の基板温度でアニールする際に導電性プラグ６０ａ〜１０ｃの異常酸化を防止するために例えば２００〜４００ｎｍの厚さに形成される。
【０２６９】
続いて、酸素バリアメタル層６２のうち少なくとも第２、第３の導電性プラグ６０ｂ，６０ｃの上の領域に、キャパシタ平面形状のマスク（不図示）を形成する。マスクとして、レジストパターンを形成する。
【０２７０】
次に、図４０（ａ）  に示すように、マスクに覆われない領域の酸素バリアメタル層６２をエッチングすることにより、酸素バリアメタル層６２を第２、第３の導電性プラグ６０ｂ，６０ｃの上とその周辺に島状に残す。これにより、第１の導電性プラグ６０ａは露出する。その後にマスクは除去される。なお、マスクとして窒化チタン、酸化シリコン等のハードマスクを用いてもよい。
【０２７１】
さらに、図４０（ｂ）  に示すように、第１の導電性プラグ６０ａ、酸素バリアメタル層６２及び第１層間絶縁膜５８の上に酸化防止絶縁膜６３として酸窒化シリコン（ＳｉＯＮ）層又は窒化シリコン（Ｓｉ３Ｎ４）  層をＣＶＤ法により例えば１００ｎｍの厚さに形成する。厚さ１００ｎｍのＳｉＯＮ層又はＳｉ３Ｎ４  層は、約６５０℃の酸素アニール下で、第１の導電性プラグ６０ａの酸化を防止する能力を有する。
【０２７２】
続いて、酸化防止絶縁膜６３上に絶縁性密着層６４を形成する。絶縁性密着層６４は、後述するキャパシタ下部電極との密着性を向上するために形成されている。
【０２７３】
絶縁性密着層６４として、例えばＴＥＯＳを用いるＣＶＤ法により１００ｎｍの厚さの酸化シリコン（ＳｉＯ２）層を形成する。
【０２７４】
次に、図４１（ａ）  に示すように、酸素バリアメタル層６２をストッパー層として機能させて、絶縁性密着層６４と酸化防止絶縁膜６３をＣＭＰにより研磨して酸素バリアメタル層６２の上面を露出させる。この場合、酸素バリアメタル層６２、絶縁性密着層６４及び酸化防止絶縁膜６３の研磨面は平坦になる。
【０２７５】
続いて、アンモニア（ＮＨ３  ）ガスのプラズマにより第１層間絶縁膜５８表面を改質する。この場合、第１、第２導電性プラグ６０ａ，６０ｃは酸化されない。
【０２７６】
ＮＨ３  プラズマ処理の条件として、例えば、チャンバ内に導入されるＮＨ３  のガス流量を３５０ｓｃｃｍ、チャンバ内の圧力を２Ｔｏｒｒ、基板温度を４００℃、基板に供給される１３．５６ＭＨｚ  の高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される３５０ｋＨｚ  の高周波電源のパワーを５５Ｗ、電極・第１層間絶縁膜間の距離を３５０ｍｉｌｓ、プラズマ照射時間を６０秒に設定する。
【０２７７】
この後に、図４１（ｂ）  に示すように、酸素バリアメタル層６２、酸化防止絶縁膜６３及び絶縁性密着層６４の上に、中間層６１、第１の導電膜６５を順に形成する。中間層６１として例えば厚さ１０ｎｍのＴｉ層を形成し、第１の導電膜６５として例えば厚さ２００ｎｍのＩｒ膜をスパッタにより順に形成する。
【０２７８】
それらの中間層６１、第１の導電膜６５の形成条件は、第３実施形態に示した条件と同じにする。
【０２７９】
続いて、第１の導電膜６５上に、強誘電体層６６として例えば厚さ２００ｎｍのＰＺＴ層をＭＯＣＶＤ法により形成する。
【０２８０】
ＭＯＣＶＤ法によりＰＺＴ層は、次のような条件で形成される。
【０２８１】
チャンバ（不図示）内に置かれたシリコン基板１上でのＰＺＴ膜の成長温度を６２０℃とする。そして、ＰＺＴ膜を構成する元素のうち、Ｐｂの原料としてＰｂ（ＤＰＭ）２、Ｚｒの原料としてＺｒ（ｄｍｈｄ）４  、Ｔｉの原料として、Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２が用いられる。それらの原料は、ＴＨＦにモル比３％の濃度で溶解させて液状にされた状態で気化器に搬送され、気化器では例えば２６０℃の温度でＴＨＦとともに気化され、酸素と混合した後にシャワーヘッドを通してチャンバ内の第１の導電膜１３上に吹き付けられる。
【０２８２】
チャンバ内に導入される原料ガスの流量は、成長初期の２０秒間ではＰｂ原料ガスが０．３６５ｍｌ／ｍｉｎ．  、Ｚｒ原料ガスが０．１９６ｍｌ／ｍｉｎ．  、Ｔｉ原料ガスが０．１７５ｍｌ／ｍｉｎ．  に設定され、その後の５０５秒間ではＰｂ原料ガスが０．３７６ｍｌ／ｍｉｎ．  、Ｚｒ原料ガスが０．２７７ｍｌ／ｍｉｎ．  、Ｔｉ原料ガスが０．２１４ｍｌ／ｍｉｎ．  に設定される。
【０２８３】
そのような条件により形成されたＰＺＴ膜の厚さは１２０ｎｍであり、その組成は  Ｐｂ／（Ｚｒ  ＋Ｔｉ）  ＝１．１７、  Ｚｒ／（Ｚｒ  ＋Ｔｉ）  ＝０．４３であった。
【０２８４】
ＭＯＣＶＤ法により形成されたＰＺＴ膜は、結晶化されているので、結晶化のためのアニールは省略される。
【０２８５】
なお、強誘電体膜６６の形成は、第１実施形態と同じように、スパッタ、ゾルゲル法、ＣＯＤ法等を採用してＰＺＴ層を形成してもよい。また、強誘電体層６６の材料として、ＰＺＴ以外に、第１実施形態に示した材料を用いてもよい。
【０２８６】
続いて、強誘電体層６６の上に、第２の導電膜６７として例えば厚さ２００ｎｍの酸化イリジウム（ＩｒＯ２）をスパッタ法により形成する。
【０２８７】
次に、第２の導電膜６７上に、ＴｉＮ  とＳｉＯ２を有するハードマスク（不図示）を形成する。ハードマスクは、第２及び第３の導電性プラグ６０ｂ，６０ｃ上の酸素バリアメタル層６２の上方とその周辺にキャパシタ平面形状となるようにパターニングされている。
【０２８８】
続いて、ハードマスクに覆われない領域の第２の導電膜６７、強誘電体層６６、第１の導電膜６５、中間層６１を順次エッチングすることにより、酸素バリアメタル層６２、絶縁性密着層６４及び酸化防止絶縁膜６３の上にキャパシタＱ１  を形成する。この場合のエッチング条件は、第３実施形態と同様にする。
【０２８９】
キャパシタＱ１  は、図４２（ａ）  に示すように、中間層６１及び第１の導電膜６５からなる下部電極６５ａと、強誘電体層６６からなる誘電体層６６ａと、第２の導電膜６５からなる上部電極６５ａから構成される。
【０２９０】
１つのウェル５１ａの上方には２つのキャパシタＱ１  が形成され、それらの下部電極６５ａはそれぞれ第２又は第３の導電性プラグ６０ｂ，６０ｃを介して第２又は第３のｎ型不純物拡散領域５５ｂ，５５ｃに電気的に接続される。
【０２９１】
ハードマスクは、キャパシタＱ１  のパターン形成後に除去される。
【０２９２】
次に、エッチングによるダメージから強誘電体層６６の質を回復するために、キャパシタの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０２９３】
このように強誘電体層６６のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極６５ａ直下の第２，第３の導電性プラグ６０ｂ、６０ｃの耐熱性は、酸素バリアメタル層６２の酸素透過性で決まり、また、下部電極６５ａ直下に位置しない第１の導電性プラグ６０ａの耐酸化性は、絶縁性密着層６４と酸化防止絶縁膜６３の酸素透過性で決まる。
【０２９４】
上記のような熱プロセスがキャパシタＱ１  を形成する際にはかかるわけであるが、酸化防止絶縁膜６３として窒化シリコン層を用いた場合に厚さが７０ｎｍであればタングステンからなる第１の導電性プラグ６０ａは異常酸化しない。
【０２９５】
次に、図４２（ｂ）  に示すように、キャパシタ保護層６９として厚さ５０ｎｍのアルミナをスパッタによりキャパシタＱ１  と絶縁性密着層６４の上に形成する。このキャパシタ保護層６９は、プロセスダメージからキャパシタＱ１  を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
【０２９６】
続いて、６５０℃で６０分間の条件でキャパシタＱ１  をファーネス内の酸素雰囲気内でアニールする。
【０２９７】
その後、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）  装置を用いて、プラズマＣＶＤ法により、第２層間絶縁膜７０として厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）をキャパシタ保護層６９上に形成する。
【０２９８】
さらに、第２層間絶縁膜７０の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜７０の残りの厚さは、上部電極６７ａ上で３００ｎｍ程度とする。
【０２９９】
次に、図４３に示す構造を形成するまでの工程を説明する。
【０３００】
まず、レジストマスク（不図示）を用いて、第２層間絶縁膜７０、キャパシタ保護層６９、絶縁性密着層６４及び酸化防止絶縁膜６３をエッチングすることにより、第１の導電性プラグ６０ａの上に第４のコンタクトホール７０ａを形成する。
【０３０１】
続いて、第４のコンタクトホール７０ａ内と第２層間絶縁膜７０上に、グルー層として厚さ５０ｎｍのＴｉＮ  層をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン層をグルー層の上に成長して第４のコンタクトホール７０ａ内を完全に埋め込む。
【０３０２】
さらに、タングステン層、グルー層をＣＭＰ法により研磨して第２層間絶縁膜７０の上面上から除去する。そして、第４のコンタクトホール７０ａ内に残されたタングステン層及びグルー層を第４の導電性プラグ７１とする。
【０３０３】
これにより、第４の導電性プラグ７１は、第１の導電性プラグ６０ａに接続されてｖｉａ−ｔｏ−ｖｉａコンタクトとなり、第１の不純物拡散領域５５ａに電気的に接続される。
【０３０４】
次に、窒素プラズマ雰囲気中で第２層間絶縁膜７０を３５０℃、１２０秒の条件でアニールする。
【０３０５】
次に、第４の導電性プラグ７１上と第２層間絶縁膜７０上に、第２の酸化防止層（不図示）としてＳｉＯＮ層をＣＶＤ法により１００ｎｍの厚さに形成する。
【０３０６】
続いて、第２の酸化防止層、第２層間絶縁膜７０及びキャパシタ保護層６９をフォトリソグラフィー法によりパターニングしてキャパシタＱ１  の上部電極６７ａ上にホール７２を形成する。ホール７２を形成することによりダメージを受けたキャパシタＱ１  はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【０３０７】
次に、第２層間絶縁膜７０上に形成された第２の酸化防止層をエッチバックによって除去する。これにより、第４の導電性プラグ７１の表面が露出する。
【０３０８】
続いて、キャパシタＱ１  の上部電極６７ａ上のホール７２内と第２層間絶縁膜７０の上に第３実施形態と同じ構造の金属膜を形成する。
【０３０９】
その後に、金属膜をパターニングすることにより、第４の導電性プラグ７１に接続される導電性パッド７３ａと、ホール７２を通して上部電極６７ａに接続される一層目の金属配線７３ｂ，７３ｃとを形成する。
【０３１０】
この後に、第３実施形態と同じ方法によって、第３層間絶縁膜７４、第５の導電性プラグ７５、ビット線７６などを形成する。
【０３１１】
上記した本実施形態において、キャパシタＱ１  に対する島状の酸素バリアメタル層６２に対するの面積の割合は１０％程度であるり、ＮＨ３  プラズマに曝された絶縁性密着層６４の上のキャパシタＱ１  を構成する下部電極６５ａの結晶配向方向が揃い、その上の強誘電体膜６６は結晶性が従来よりも改善され、この結果、キャパシタＱ１  のスイッチング電荷量Ｑｓｗの増加が見られる。
【０３１２】
即ち、第１の導電膜６５（下部電極６４ａ）の（１１１）配向強度が高くなり、第１の導電膜６５上に６２０℃の高い基板温度でＭＯＣＶＤ法によりＰＺＴ強誘電体膜６６を形成すると、強誘電体膜６６を構成するグレインのうち９０％以上が（１１１）配向に揃う。これにより、第２実施形態と同様に、本実施形態のメモリセルのインプリント特性が向上した。
【０３１３】
また、ＭＯＣＶＤ法により強誘電体膜６６を形成する際には、タングステンよりなる導電性プラグ６０ｂ、６０ｃが酸化バリアメタル層６２に覆われているので、酸素による導電性プラグ６０ｂ，６０ｃの異常酸化が発生しない。
【０３１４】
ただし、強誘電体膜６６の成長温度が高すぎると導電性プラグ６０ｂ，６０ｃが酸化され易い。従って、導電性プラグ６０ｂ，６０ｃの酸化を防止するためには６５０℃以下の温度が好ましい。また、ＰＺＴ膜でのグレインの（１１１）配向比率を９０％以上にするためには、６００℃以上の成長温度が必要となる。
【０３１５】
これらのことから、導電性プラグ６０ｂ，６０ｃが下部電極６５ａに接続するスタック構造のキャパシタＱ１  の形成工程においては、強誘電体膜６６を６００〜６５０℃の成長温度で形成することが好ましい。
【０３１６】
なお、第３実施形態と同じように、図３９（ａ）  に示す状態で、第１の層間絶縁膜５８の表面をＮＨ３  プラズマ処理を行い、かつその上にＴｉ膜を介して酸素バリアメタル膜６２を形成してもよい。
（第５の実施の形態）
本実施形態では、酸素バリアメタル層６２として形成されるイリジウム層をキャパシタＱの下部電極１４ａの一部を構成する構造について説明する。
【０３１７】
図４４〜図４８は、本発明の第５実施形態の半導体装置の製造工程を示す断面図である。
【０３１８】
まず、図４４（ａ）  に示す構造を形成するまでの工程を説明する。
【０３１９】
第４実施形態に示した工程によりシリコン基板５１にＭＯＳトランジスタＴ４  ，Ｔ５  を形成し、カバー層５７、第１層間絶縁膜５８を形成し、さらに第１〜第３の導電性プラグ６０ａ〜６０ｃを形成する。
【０３２０】
この後に、第３実施形態と同様な条件により、ＮＨ３  ガスのプラズマにより第１層間絶縁膜５８表面を改質する。この場合、第１〜第３導電性プラグ６０ａ〜６０ｃは酸化されない。
【０３２１】
続いて、図４４（ｂ）  に示すように、第１層間絶縁膜５８及び第１〜第３導電性プラグ６０ａ〜６０ｃの上に、中間層６１としてＴｉ層をスパッタにより１０ｎｍの厚さに形成する。Ｔｉ層のスパッタ条件として、例えば、スパッタ雰囲気に導入されるアルゴンガス圧を０．１５Ｐａ、スパッタ用ＤＣパワーを２．６ｋＷ、スパッタ時間を７秒、温度を２０℃に設定する。
【０３２２】
次に、図４５（ａ）  に示すように、中間層６１の上に導電性の酸素バリアメタル層６２ａとしてイリジウム層をスパッタにより形成する。この酸素バリアメタル層６２ａは、後述するようにキャパシタＱの下部電極の一部となる。Ｉｒ膜のスパッタ条件として、例えば、スパッタ雰囲気に導入されるアルゴンガス圧を０．１１Ｐａ、スパッタ用ＤＣパワーを０．５ｋＷ、温度を５００℃に設定する。
【０３２３】
酸素バリアメタル層６２ａとなるＩｒ層は、導電性プラグ６０ａ〜６０ｃの異常酸化を防止するために十分な厚さに形成され、例えば酸素含有雰囲気中で５５０℃の基板温度でアニールする際に導電性プラグ６０ａ〜６０ｃの異常酸化を防止するために例えば２００ｎｍの厚さに形成され、さらに基板温度が１００℃上がるごとに厚さを１００ｎｍずつ加えて形成される。即ち、イリジウム層が４００ｎｍあれば、イリジウム層は７５０℃の酸素アニールに対して導電性プラグ６０ａ〜６０ｃの酸化を防止できる。
【０３２４】
続いて、酸素バリアメタル層６２ａのうち第２、第３の導電性プラグ６０ｂ，６０ｃの上方とその周辺の領域にマスクＭ１  を形成する。マスクＭ１  の平面形状は後述するキャパシタの下部電極の形状とする。マスクＭ１  としてレジストを用いてもよいし、窒化チタン、酸化シリコン等のハードマスクを用いてもよい。
【０３２５】
次に、図４５（ｂ）  に示すように、マスクＭ１  に覆われない領域の酸素バリアメタル層６２ａ及び中間層６１をエッチングすることにより、酸素バリアメタル層６２ａ及び中間層６１を第２、第３の導電性プラグ６０ｂ，６０ｃの上とその周辺の第１の絶縁性密着層６１の上にキャパシタの大きさに残す。酸素バリアメタル層６２ａのエッチングガスとしてハロゲン系ガスが使用される。これにより、第１の導電性プラグ１０ａは露出する。
【０３２６】
続いて、マスクＭ１  が除去される。
【０３２７】
その後に、図４６（ａ）  に示すように、第１の導電性プラグ６０ａ、酸素バリアメタル層６２ａ及び第１層間絶縁膜５８の上に、酸化防止絶縁膜６３として酸窒化シリコン（ＳｉＯＮ）層又は窒化シリコン（Ｓｉ３Ｎ４）  層をＣＶＤ法により例えば１００ｎｍの厚さに形成する。続いて、酸化防止絶縁膜６３上に、絶縁性密着層６４ａとして例えばＴＥＯＳを用いるＣＶＤ法により例えば厚さ３００ｎｍの酸化シリコン（ＳｉＯ２）層を形成する。
【０３２８】
さらに、図４６（ｂ）  に示すように、酸素バリアメタル層６２ａをストッパー層として機能させて、ＣＭＰにより絶縁性密着層６４ａと酸化防止絶縁膜６３を研磨することにより酸素バリアメタル層６２ａの上面を露出させる。この場合、酸素バリアメタル層６２ａ、第２の絶縁性密着層６４ａ及び酸化防止絶縁膜６３の上面は、ＣＭＰによって平坦化される。
【０３２９】
この後に、図４７（ａ）  に示すように、酸素バリアメタル層６２ａ、酸化防止絶縁膜６３及び絶縁性密着層６４ａの上に、第１の導電膜６５ｂとして例えば厚さ３０ｎｍのＩｒ層をスパッタにより順に形成する。
【０３３０】
なお、第１の導電膜６５ｂを形成する前又は後に、第４実施形態と同様に、絶縁性密着層６４ａをＮＨ３  プラズマに曝してもよい。
【０３３１】
続いて、第１の導電膜６５ｂ上に、強誘電体層６６として例えば厚さ２００ｎｍのＰＺＴ層をＭＯＣＶＤ法により形成する。ＭＯＣＶＤ法による強誘電体層６６の形成条件は第４実施形態と同様に設定される。
【０３３２】
なお、強誘電体層６６の形成方法は、第１実施形態に示した他の方法を採用してもよい。また、強誘電体層６６の材料として、ＰＺＴ以外に、第１実施形態に示した材料を採用してもよい。
【０３３３】
続いて、強誘電体層６６の上に、第２の導電膜６７として例えば厚さ２００ｎｍのＩｒＯ２層をスパッタ法により形成する。
【０３３４】
次に、第２の導電膜６７上にＴｉＮ  層とＳｉＯ２層を順に形成する。ＴｉＮ  層はスパッタにより形成され、また、ＳｉＯ２層はＴＥＯＳを用いるＣＶＤ法により形成される。ＴｉＮ  層とＳｉＯ２層は、第２、第３の導電性プラグ６０ｂ，６０ｃの上方で酸素バリアメタル層６２ａとほぼ同じ平面形状にパターニングされることによりハードマスクＭ２  となる。
【０３３５】
続いて、ハードマスクＭ２  に覆われない領域の第２の導電膜６７、強誘電体層６６、第１の導電膜６５ｂを順次エッチングする。なお、そのエッチングにより絶縁性密着層６４ａがエッチングされても、その下の酸化防止絶縁膜６３がエッチングストッパーとして機能するので、第１の導電性プラグ６０ａが露出することはない。
【０３３６】
以上により、図４７（ｂ）  に示すように、第１層間絶縁膜５８上にはキャパシタＱ２  が形成される。キャパシタＱ２  の下部電極６５ａは、第１の導電膜６５ｂ、酸素バリアメタル層６２ａ及び中間層６１によって構成される。また、キャパシタＱ２  の誘電体層６６ａは強誘電体層６６から構成され、さらにキャパシタＱ２  の上部電極６７ａは第２の導電膜６７から構成される。
【０３３７】
キャパシタＱ２  は、１つのウェル５１ａの上方に２つ配置され、それらの下部電極６５ａはそれぞれ第２又は第３の導電性プラグ６０ｂ，６０ｃを介して第２又は第３のｎ型不純物拡散領域５５ｂ，５５ｃに電気的に接続される。
【０３３８】
ハードマスクＭ２  は、キャパシタＱ２  のパターン形成後に除去される。
【０３３９】
次に、強誘電体層６６の膜質をエッチングによるダメージから回復するためにキャパシタＱ２  の回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０３４０】
このように強誘電体層６６のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極６５ａ直下の第２，第３の導電性プラグ６０ｂ、６０ｃの耐熱性は、酸素バリアメタル層６２ａの酸素透過性で決まり、また、下部電極６５ａ直下に位置しない第１の導電性プラグ６０ａの耐酸化性は、第２の絶縁性密着層６４ａと酸化防止絶縁膜６３の酸素透過性で決まる。
【０３４１】
次に、図４８に示す構造を形成するまでの工程について説明する。
【０３４２】
まず、キャパシタＱ２  、酸化防止絶縁膜６４及び第２の絶縁性密着層６４ａ上に、キャパシタ保護層６９として厚さ５０ｎｍのアルミナをスパッタにより形成する。さらに、第３実施形態に示した工程に従って、第４導電性プラグ７１、導電性パッド７３ａ、一層目配線７３ｂ，７３ｃ、第３層間絶縁膜７４、第５の導電性プラグ７５、ビット線７６等を形成する。
【０３４３】
以上の工程において、ＮＨ３  プラズマ処理された第１の絶縁性密着層６１の上に中間層６１、酸素バリアメタル層６２ａが形成され、中間層６１、酸素バリアメタル層６２ａは下部電極６５ａの一部を構成する。
【０３４４】
従って、酸素バリアメタル層６２ａだけでなく、その上の第１の導電膜６５（下部電極６５ａ）の（１１１）配向強度も高くなり、第１の導電膜６５上に６２０℃の高い基板温度でＭＯＣＶＤ法によりＰＺＴ強誘電体膜６６を形成すると、強誘電体膜６６を構成するグレインのうち９０％以上を（１１１）配向に揃えることができ、第２実施形態と同様にメモリセルのインプリント特性が向上する。
【０３４５】
しかも、ＭＯＣＶＤ法により強誘電体膜６６を形成する際には、タングステンよりなる導電性プラグ６０ｂ、６０ｃが酸化バリアメタル層６２ａに覆われているので、導電性プラグ６０ｂ，６０ｃの異常酸化が発生しない。
【０３４６】
なお、キャパシタＱ２  の形成工程においては、第４実施形態と同様に、強誘電体膜６６を６００〜６５０℃の成長温度で形成することが好ましい。
【０３４７】
ところで、上記した実施形態では、Ｎ−Ｈ  結合を有するガスのプラズマに絶縁膜を曝した後に、絶縁膜の上に中間層、第１の導電膜をスパッタによって形成したが、プラズマＣＶＤ法、ＭＯＣＶＤ法、メッキ法によって形成してもよい。
（付記１）半導体基板の上方に絶縁膜を形成する工程と、
水素と窒素が結合した分子構造を有するガスのプラズマを励起して前記絶縁膜に照射する工程と、
前記絶縁膜の上に自己配向性を有する物質からなる自己配向層を形成する工程と、
前記自己配向層の上に自己配向性を有する導電物質からなる第１の導電膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）前記ガスはアンモニアガスであることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記プラズマを前記絶縁膜に照射した後に、前記絶縁膜を真空雰囲気に置いた状態を維持しつつ、前記自己配向層が前記絶縁膜上に形成されることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記真空状態は、１×１０−３Ｔｏｒｒ以下の圧力であることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）前記プラズマを前記絶縁膜に照射した後であって前記自己配向膜の形成前に、前記絶縁膜の表面を脱水することを特徴とする付記１乃至付記４のいずれかに記載の半導体装置の製造方法。
（付記６）前記水の除去は、前記第１の導電膜上のアルコールの塗布によって行われることを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）前記自己配向層は、チタン、アルミニウム、シリコン、銅、タンタル、窒化タンタル、イリジウム、酸化イリジウム、プラチナのいずれかから構成されることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
（付記８）前記第１の導電層は、チタン、アルミニウム、シリコン、銅、タンタル、窒化タンタル、イリジウム、酸化イリジウム、プラチナのいずれかから構成されることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９）上記した第１の導電膜は、スパッタ法、プラズマＣＶＤ法、ＭＯＣＶＤ法、メッキ法のいずれかによって形成されることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
（付記１０）前記第１の導電膜と前記自己配向層をパターニングして導電パターンを形成する工程をさらに有することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）前記導電パターンは、電極、配線のいずれかであることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記プラズマを前記絶縁膜に照射する前に、前記絶縁膜のうち前記導電パターンが形成される領域の一部の下にホールを形成し、さらに該ホール内に導電性プラグを形成する工程を有することを特徴とする付記１０又は付記１１に記載の半導体装置の製造方法。
（付記１３）前記導電パターンを形成する領域の一部には、前記絶縁膜から露出する島状の酸素バリアメタルが形成され、前記酸素バリアメタルの下には導電プラグが形成されていることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１４）前記自己配向層及び前記第１の導電膜をパターニングして前記導電プラグの上とその周囲にキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極及び前記絶縁膜の上に酸化防止絶縁膜と密着絶縁膜を順に形成する工程と、
前記密着層及び前記酸化防止絶縁膜を研磨して前記キャパシタ下部電極の上面を露出させる工程と、
前記第１の導電膜と同じ材料からなる上側導電膜を前記前記密着層、前記酸化防止絶縁膜及び前記キャパシタ下部電極の上に形成する工程と、
前記上側導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜に第２の導電膜を形成する工程と、
前記第２の導電膜、前記強誘電体膜及び前記上側導電膜をパターニングして前記キャパシタ下部電極に合わせたキャパシタ形状にパターニングする工程と
を有することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１５）前記第１の導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記強誘電体膜をパターニングして少なくとも前記キャパシタ上部電極の下に残す工程と、
前記第１の導電膜及び前記自己配向層をパターニングすることにより少なくとも前記キャパシタ上部電極の下方にキャパシタ下部電極を形成する工程と
を有することを特徴とする付記１乃至付記１３のいずれかに記載の半導体装置の製造方法。
（付記１６）前記強誘電体膜を形成した後に、酸素雰囲気中で熱により前記強誘電体膜を結晶化し、
ついで、前記第２の導電膜を形成した後に、酸素雰囲気中で熱により前記第２の導電膜を通して前記強誘電体膜を加熱する
ことを特徴とする付記１４又は付記１５に記載の半導体装置の製造方法。
（付記１７）前記第２の導電膜は、下部導電膜と上部導電膜の２ステップの形成工程を有し、
前記下部導電膜を形成する前と形成した後に、それぞれ前記強誘電体膜を酸素雰囲気で加熱する工程をさらに有することを特徴とする付記１４又は付記１５のいずれかに記載の半導体装置の製造方法。
（付記１８）前記強誘電体膜は、ＰＺＴ、又は、カルシウム、ストロンチウム、ランタンの少なくとも１つがドープされたＰＺＴであることを特徴とする付記１４乃至付記１７のいずれかに記載の半導体装置の製造方法。
（付記１９）前記強誘電体膜は、スピンオン法、ゾルゲル法、ＭＯＤ法、ＭＯＣＶＤのいずれかの方法により形成されることを特徴とする付記１４乃至付記１８のいずれかに記載の半導体装置の製造方法。
（付記２０）前記強誘電体膜を前記ＭＯＣＶＤ法により形成する場合には、基板温度を６００〜６５０℃に設定することを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２１）前記強誘電体膜を構成するグレインの９０％以上が（１１１）配向を有することを特徴とする付記２０に記載の半導体装置の製造方法。
【０３４８】
【発明の効果】
以上述べたように本発明によれば、水素と窒素が結合した分子構造を有するガス、例えばＮＨ３  ガスのプラズマを絶縁膜上に照射し、その後に絶縁膜上に自己配向性を有する自己配向性膜を形成すると、自己配向性膜はそれ自信で配向性が良く成長し、さらにその上層にある強誘電体材料のような機能膜に働きかけて良好な結晶性を形成することができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】図２（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】図３（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】図４（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】図５（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】図６（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図７】図７（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図８】図８（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図９】図９（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１１】図１１は、キャパシタの下の絶縁膜にＮＨ３  プラズマ処理を行わない従来装置の“０”、“１”マージンを示す図である。
【図１２】図１２は、キャパシタの下の絶縁膜にＮＨ３  プラズマ処理を行った本発明に係る実施形態の従来装置の“０”、“１”マージンを示す図である。
【図１３】図１３は、絶縁膜の第１実施形態により処理された絶縁膜のＮＨ３  プラズマ処理からＴｉ成膜までの大気放置依存性を示す図である。
【図１４】図１４は、絶縁膜の第１実施形態により処理された絶縁膜のＮＨ３  プラズマ処理放置後の復活処理依存性を示す図である。
【図１５】図１５は、絶縁膜の第１実施形態により処理された絶縁膜のＮＨ３  プラズマ処理放置後のＨ２Ｏ  依存性を示す図である。
【図１６】図１６  は、絶縁膜の第１実施形態により処理された絶縁膜のＮＨ３  プラズマ処理放置後の雰囲気圧力依存性を示す図である。
【図１７】図１７は、本発明の実施形態に用いられるＮＨ３  プラズマ処理とＴｉ形成のための装置の構成図である。
【図１８】図１８は、ＳｉＯ２膜に対するＮＨ３  プラズマ処理の有無の関係においてＳｉＯ２膜上へ形成されたＴｉ膜のＸＲＤロッキングカーブである。
【図１９】図１９は、様々なガスを用いたときのＴｉ配向強度比較の結果を示す図である。
【図２０】図２０は、ＮＨ３  プラズマ処理の有無によるＳｉＯ２膜中の元素同士の結合状態をしの変化を示す図である。
【図２１】図２１は、ＮＨ３  プラズマ処理の有無によるＴｉの成長過程を示す原子モデルである。
【図２２】図２２は、（Ｎ２＋Ｈ２）プラズマ処理されたＳｉＯ２膜上のＴｉ膜の（００２）配向強度と、ＮＨ３  プラズマ処理されたＳｉＯ２膜上のＴｉ膜の（００２）配向強度を示す図である。
【図２３】図２３は、絶縁膜のＮＨ３  プラズマ処理時の基板温度とその絶縁膜上のＴｉ膜の（００２）配向強度との関係を示す図である。
【図２４】図２４は、絶縁膜のＮＨ３  プラズマ処理時の基板パワー強度とその絶縁膜上のＴｉ膜の（００２）配向強度との関係を示す図である。
【図２５】図２５は、絶縁膜のＮＨ３  プラズマ処理時間とＮＨ３  プラズマ処理された絶縁膜上のＴｉ膜の（００２）配向強度との関係を示す図である。
【図２６】図２６は、ＮＨ３  プラズマ処理された絶縁膜とされない絶縁膜上にそれぞれのＴｉ膜の配向特性のロッキングカーブである。
【図２７】図２７は、ＮＨ３  プラズマ処理された絶縁膜上とされない絶縁膜上にそれぞれＴｉ膜を介して形成されたＰＺＴ膜の配向特性のロッキングカーブである。
【図２８】図２８は、ＮＨ３  プラズマ処理された絶縁膜上とされない絶縁膜上のＡｌ−Ｃｕ  膜の（１１１）配向強度を示す図である。
【図２９】図２９は、従来方法で成膜したＩｒ膜上のＰＺＴ膜と本発明により成膜したＩｒ／Ｔｉ  膜上のＰＺＴ膜のぞれぞれのＸＲＤプロファイルである。
【図３０】図３０は、従来方法で成膜したＰＺＴを用いた強誘電体キャパシタと本発明により成膜したＰＺＴを用いた強誘電体キャパシタのそれぞれの電気特性を示す図である。
【図３１】図３１は、従来方法で成膜したＰＺＴを用いた強誘電体キャパシタと本発明により成膜したＰＺＴを用いた強誘電体キャパシタのそれぞれのインプリント特性を示す図である。
【図３２】図３２は、不良ビットが発生するキャパシタの断面図とＰＺＴ結晶の電子回折像である。
【図３３】図３３は、不良ビットが発生しないキャパシタの断面図である。
【図３４】図３４（ａ）  〜（ｃ）  は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３５】図３５（ａ），（ｂ）  は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３６】図３６（ａ），（ｂ）  は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図３７】図３７（ａ），（ｂ）  は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図３８】図３８（ａ），（ｂ）  は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３９】図３９（ａ），（ｂ）  は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４０】図４０（ａ），（ｂ）  は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４１】図４１（ａ），（ｂ）  は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図４２】図４２（ａ），（ｂ）  は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図４３】図４３は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図４４】図４４（ａ），（ｂ）  は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図４５】図４５（ａ），（ｂ）  は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４６】図４６（ａ），（ｂ）  は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４７】図４７（ａ），（ｂ）  は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図４８】図４８は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３ａ…ｐウェル、３ｂ…ｎウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６ａ…ｎ型不純物拡散領域、６ｂ…ｐ型不純物拡散領域、８ａ，８ｂ…ンシリサイド層、１０…層間絶縁膜、１１…中間層（自己配向層）、１３…強誘電体膜、１４…導電膜、１５，１５ａ…エンキャップ層、１６…層間絶縁膜、１７ａ〜１７ｆ…導電性プラグ、２０ａ，２０ｃ，２０ｄ〜２０ｆ…配線、２０ｂ…導電パッド、５１…シリコン基板、５２…素子分離絶縁膜、５３…ゲート絶縁膜、５４ａ，５４ｂ…ゲート電極、５５ａ〜５５ｃ…不純物拡散領域、５７…カバー絶縁膜、５８ａ〜５８ｃ…コンタクトホール、６０ａ〜６０ｃ…導電性プラグ、６１…中間層（自己配向層）、６２，６２ａ…酸素バリアメタル層、６３…酸化防止絶縁膜、６４…絶縁性密着層、６５，６５ｂ…第１導電膜、６６…強誘電体膜、６７…第２導電層、６９…キャパシタ保護膜、７０…層間絶縁膜、６５ａ…下部電極、６６ａ…誘電体層、６７ａ…上部電極、Ｑ，Ｑ０  ，Ｑ１  ，Ｑ２  …キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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