(57)【要約】【課題】簡単にパルス信号のデューティー比を変更する。【解決手段】パルス信号がクロック端子に入力される毎に出力信号レベルをハイレベルへ変化させるＤ型ＦＦ（フリップフロップ）１２と、Ｄ型ＦＦの出力端子にカソード端子が接続されたダイオード１５と、ダイオードのアノード端子と直流電源との間に介挿され、Ｄ型ＦＦの出力信号レベルがハイレベルを維持している期間において直流電源で充電され、出力信号レベルがローレベルに変化すると充電電荷がダイオードを介してＤ型ＦＦの出力端子側へ放電される充電回路１８と、ダイオードのアノード端子に接続され、直流電源にて充電される充電回路の充電電圧が印加され、この充電電圧が閾値に達するとＤ型ＦＦにリセット信号を送出するシュミット回路１９と、Ｄ型ＦＦの出力信号を出力パルス信号として出力するバッファ回路１３とを備えている。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
一定周期を有したパルス信号の各パルスがクロック端子に入力される毎にデータ端子に印加されているハイレベル信号を取込んで出力端子の出力信号レベルをハイレベルへ変化させるＤ型フリップフロップ（１２）と、
このＤ型フリップフロップの出力端子にカソード端子が接続されたダイオード（１５）と、
このダイオードのアノード端子と直流電源との間に介挿され、前記Ｄ型フリップフロップの出力端子の出力信号レベルがハイレベルを維持している期間において前記直流電源で充電され、前記Ｄ型フリップフロップの出力信号レベルがローレベルに変化すると充電電荷が前記ダイオードを介してＤ型フリップフロップの出力端子側へ放電される、抵抗（１６）とコンデンサ（１７）とからなる充電回路（１８）と、
前記ダイオードのアノード端子に接続され、前記直流電源にて充電される前記充電回路の充電電圧が印加され、この充電電圧が閾値に達すると前記Ｄ型フリップフロップにリセット信号を送出して、このＤ型フリップフロップの出力信号レベルをローレベルに復帰させるシュミット回路（１９）と、
前記Ｄ型フリップフロップの出力信号を出力パルス信号として出力するバッファ回路（１３）と
を備えたことを特徴とするデューティー比変更回路。
【請求項２】
前記充電回路の抵抗は可変抵抗であることを特徴とする請求項１記載のデューティー比変更回路。
【請求項３】
入力パルス信号を１／Ｎ（Ｎ：正整数）に分周する分周器（２０）と、
この分周器から出力されたパルス信号が入力され、前記充電回路の可変抵抗の抵抗値が前記分周器の分周比Ｎに基づいて調整され、結果として５０％のデューティー比を有するパルス信号を出力する請求項２記載のデューティー比変更回路（２１）と、
このデューティー比変更回路から出力されたパルス信号が入力され、この入力されたパルス信号の周波数と基準パルス信号の周波数とに基づいて定まる周波数を有したパルス信号を出力するＰＬＬ回路（２２）と
を備えたことを特徴とする信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたパルス信号のデューティー比を変更するデューティー比変更回路、及びこのデューティー比変更回路が組込まれた信号発生回路に関する。
【０００２】
【従来の技術】
コンピュータや各種通信システムにおける信号の変調装置や復調装置や信号発生装置においては、各信号の処理段階でそれぞれ異なる周波数を有するクロック信号が用いられる。
【０００３】
このようなクロック信号には一般に矩形波形を有したパルス信号が採用される。そして、互いに異なる周波数を有する複数種類のパルス信号を作成する一般的な手法として、非常に高い基準周波数を有した基準のパルス信号を信号発生器で生成して、この基準のパルス信号を分周器で分周することによって、目標とする周波数を有したパルス信号を得る手法が実用化されている。
【０００４】
ＰＬＬ回路の出力周波数を変更するためには分周器の分周比を可変できるようにする必要がある。そのため、可変分周器として、カウンタ回路を使用する例が多い。
【０００５】
カウンタを用いた分周器においては、分周器に入力されるパルス信号のパルス数をカウンタで計数し、所定のパルス数を計数する毎に、入力された１個のパルスを出力する。したがって、分周器に入力されるパルス信号における各パルスのパルス幅と、分周器から出力されるパルス信号のパルス幅とは等しい。そして、分周器から出力されるパルス信号の周期は分周器に入力されるパルス信号の周期に比較して分周比倍に延長される。その結果、分周器から出力されるパルス信号のデューティー比は分周器に入力されるパルス信号のデューティー比に比較して大幅に低下する。
【０００６】
例えば、基準のパルス信号のデューティー比が５０％であった場合においては、分周することによって、分周後のパルス信号のデューティー比が５０％を大きく下回ることになる。
【０００７】
パルス信号のデューティー比が５０％から大きく外れると、このパルス信号を前述したコンピュータや各種通信システムの信号の変調装置や復調装置や信号発生装置のクロック信号として採用した場合、高速動作性能や動作の確実性能が阻害される懸念がある。
【０００８】
ＰＤ（位相比較器）の中には、ＥＸ−ＯＲゲートを用いたもののように、入力信号のデューティー比が５０％でないと正確な動作をしないものがある。また、ミキサーを用いたＰＤの場合、デューティー比が５０％でないとＳ／Ｎが悪化する。
【０００９】
また、（ａ）可変分周器のクロック周波数（入力周波数）に限りがある、（ｂ）逓倍器を通すと雑音特性が悪化する、等の理由で逓倍器を使用しない。
【００１０】
したがって、任意のデューティー比を有したパルス信号から５０％のデューティー比を有したパルス信号を得る種々の技術が提案されている。例えば、図５は特開２０００―１３４０６９号公報に提案された波形整形装置を示すブロック図である。
【００１１】
クロック発振器１から出力されたクロック信号は、波形整形回路２内に入力され、結合コンデンサ３で直流成分が除去されたのち、反転増幅器（インバータ）４へ入力される。この反転増幅器４の入出力端子間に、この反転増幅器４の出力信号の振幅を正負対称に制限する、一対のダイオードを逆並列接続した非線形リミッタ素子５を接続している。さらに、反転増幅器４の電源側端子４ａと電源母線６ａとの間に第１の定電流回路７を接続し、反転増幅器４の接地側端子４ｂと接地母線６ｂとの間に第２の定電流回路８を接続している。
【００１２】
このような構成の波形整形装置において、反転増幅器４の出力信号の出力波形（クロック信号のパルス波形）のしきい値は常に正の半サイクルと負の半サイクルとが等しくなるレベルに移動する。さらに、第１、第２の定電流回路７、８の存在により、反転増幅器４の出力信号の出力波形は立ち上がりと立ち下がりに勾配を有することになり、正の半サイクルの時間と負の半サイクルの時間とが等しくなり、結果的に、ほぼ５０％のデューティー比を有したパルス信号が出力される。
【００１３】
【発明が解決しようとする課題】
しかしながら、図５に示した従来の波形整形装置においても未だ解消すべき次のような課題があった。
【００１４】
すなわち、この波形整形装置内には、反転増幅器４や第１、第２の定電流回路７、８等の高価で複雑な回路部品が組込まれているので、この波形整形装置全体の構成が複雑かつ大型化する問題がある。
【００１５】
さらに、この波形整形装置は、入力されたクロックパルス信号のデューティー比を５０％以外の任意のデューティー比に設定できなく、波形整形装置全体の汎用性に課題が残る。
【００１６】
本発明はこのような事情に鑑みてなされたものであり、Ｄ型フリップフロップを採用することにより、簡単な構成で、入力されたパルス信号のデューティー比を、５０％を含む任意のデューティー比に変更可能なデューティー比変更回路、及びこのデューティー比変更回路が組込まれた信号発生回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解消するために、本発明のデューティー比変更回路においては、一定周期を有したパルス信号の各パルスがクロック端子に入力される毎にデータ端子に印加されているハイレベル信号を取込んで出力端子の出力信号レベルをハイレベルへ変化させるＤ型フリップフロップと、Ｄ型フリップフロップの出力端子にカソード端子が接続されたダイオードと、ダイオードのアノード端子と直流電源との間に介挿され、Ｄ型フリップフロップの出力端子の出力信号レベルがハイレベルを維持している期間において直流電源で充電され、Ｄ型フリップフロップの出力信号レベルがローレベルに変化すると充電電荷がダイオードを介してＤ型フリップフロップの出力端子側へ放電される、抵抗とコンデンサとからなる充電回路と、ダイオードのアノード端子に接続され、直流電源にて充電される充電回路の充電電圧が印加され、この充電電圧が閾値に達するとＤ型フリップフロップにリセット信号を送出して、このＤ型フリップフロップの出力信号レベルをローレベルに復帰させるシュミット回路と、Ｄ型フリップフロップの出力信号を出力パルス信号として出力するバッファ回路とを備えている。
【００１８】
このように構成されたデューティー比変更回路においては、パルス信号における一つのパルスが立ち上がると、Ｄ型フリップフロップの出力端子の出力信号レベルがロー（Ｌ）レベルからハイ（Ｈ）レベルへ変化する。その結果、ダイオードは逆バイアス状態になり、直流電源にて、抵抗とコンデンサとからなる充電回路は抵抗とコンデンサとで定まる時定数に従って充電される。したがって、シュミット回路の入力電圧が時定数で定まる速度で上昇する。
【００１９】
この充電回路の充電電圧が閾値に達するとシュミット回路は動作し、Ｄ型フリップフロップにリセット信号を送出する。その結果、Ｄ型フリップフロップはリセットされ、出力信号レベルがロー（Ｌ）レベルに復帰する。そして、Ｄ型フリップフロップはパルス信号における次のパルスが立ち上がるまでロー（Ｌ）レベル状態を維持する。
【００２０】
なお、Ｄ型フリップフロップの出力信号レベルがローレベルに変化すると、ダイオードが順方向バイアス状態となり、充電回路の充電電荷がダイオードを介してＤ型フリップフロップの出力端子側へ放電される。
【００２１】
したがって、Ｄ型フリップフロップの出力端子の出力信号レベルがハイ（Ｈ）レベルの期間は、充電回路の充電電圧が閾値に達するまでの時間に相当し、この時間はコンデンサと抵抗との時定数を調整することによって任意に変更可能である。その結果、Ｄ型フリップフロップの出力信号に対応するバッファ回路から出力されるパルス信号のデューティー比を、５０％を含めて任意の値に変更可能である。
【００２２】
また、別の発明は、上記発明のデューティー比変更回路において、充電回路の抵抗が可変抵抗で構成されている。このように構成されたデューティー比変更回路においては、可変抵抗の抵抗値を変更することによって、出力されるパルス信号のデューティー比を簡単に変更可能である。
【００２３】
さらに別の発明の信号発生回路においては、入力パルス信号を１／Ｎ（Ｎ：正整数）に分周する分周器と、この分周器から出力されたパルス信号が入力され、充電回路の可変抵抗の抵抗値が分周器の分周比Ｎに基づいて調整され、結果として５０％のデューティー比を有するパルス信号を出力するデューティー比変更回路と、このデューティー比変更回路から出力されたパルス信号が入力され、この入力されたパルス信号の周波数と基準パルス信号の周波数とに基づいて定まる周波数を有したパルス信号を出力するＰＬＬ回路とを備えている。
【００２４】
このように構成された信号発生回路においては、ＰＬＬ回路の位相比較器へ入力されるパルス信号のデューティー比は、デューティー比変更回路で５０％に調整されているので、ＰＬＬ回路の位相比較器が高精度で動作する。その結果、ＰＬＬ回路から出力されるパルス信号の周波数安定度を向上できる。
【００２５】
【発明の実施の形態】
以下、本発明の各実施形態を図面を用いて説明する。
（第１実施形態）
図１は本発明の第１実施形態に係るデューティー比変更回路の概略構成を示すブロック図である。
【００２６】
入力端子１１を介して入力された一定周期Ｔ０を有するパルス信号ａは、Ｄ型フリップフロップ１２のクロック端子ＣＰへ入力される。このＤ型フリップフロップ１２のデータ端子Ｄには例えばＶｃｃ（＝＋５ｖ）のハイ（Ｈ）レベル信号ｂが常時印加されている。Ｄ型フリップフロップ１２の出力端子Ｑにはバッファ回路１３が接続されている。バッファ回路１３は、Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃを一旦記憶保持して新たに出力パルス信号ｈとして出力端子１４へ出力する。
【００２７】
また、Ｄ型フリップフロップ１２の出力端子Ｑには、ダイオード１５のカソード端子が接続されている。このダイオード１５のアノード端子には可変抵抗１６を介して例えばＶｃｃ（＝＋５ｖ）の直流電圧を供給する直流電源が接続されている。さらに、このダイオード１５のアノード端子と接地間にはコンデンサ１７が介挿されている。したがって、コンデンサ１７と可変抵抗１６とで直流電源で充電される充電回路１８を構成する。この充電回路１８の充電速度、すなわち充電回路１８の充電電圧の上昇速度は、コンデンサ１７と可変抵抗１６との時定数で定まる。
【００２８】
さらに、このダイオード１５のアノード端子はシュミット回路１９の入力端子に接続されている。したがって、このシュミット回路１９の入力電圧ｄは充電回路１８の充電電圧となる。
【００２９】
シュミット回路１９においては、図２に示すように、入力電圧と出力信号レベルとの関係がヒステリシス特性を有する。すなわち、このシュミット回路１９の電源投入時には、出力信号レベルはハイ（Ｈ）レベル状態であり、入力電圧ｄが上昇して上側設定値（閾値）ＶＨに達すると、出力信号ｅのレベルはハイ（Ｈ）レベルからロー（Ｌ）レベルへ変化する。逆に、入力電圧ｄが低下して下側設定値ＶＬに達すると、出力信号ｅのレベルはロー（Ｌ）レベルからハイ（Ｈ）レベルへ変化する。なお、上側設定値（閾値）ＶＨは直流電源の電圧Ｖｃｃ未満に設定されている（ＶＨ＜Ｖｃｃ）。
【００３０】
このシュミット回路１９のロー（Ｌ）レベルの出力信号ｅはＤ型フリップフロップ１２のリセット端子Ｒにロー（Ｌ）アクティブのリセット信号ｇとして印加される。
【００３１】
Ｄ型フリップフロップ１２において、リセット端子Ｒにロー（Ｌ）レベルのリセット信号ｇが印加されると、Ｄ型フリップフロップ１２はリセットされ、出力端子Ｑの出力信号ｃの信号レベルがロー（Ｌ）レベルに復帰する。
【００３２】
このように構成されたデューティー比変更回路の動作を図３のタイムチャートを用いて説明する。
【００３３】
パルス信号ａにおけるパルスが入力する時刻ｔ１以前においては、Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃの信号レベルはロー（Ｌ）レベル状態であるので、ダイオード１５が順方向バイアス状態となり、直流電源から可変抵抗１６を介して充電回路１８へ供給される電流はダイオード１５を介してＤ型フリップフロップ１２のオープンコレクタ型端子で構成された出力端子Ｑを介して接地側へ放流される。その結果、充電回路１８の充電電圧は下側設定値ＶＬ以下に維持されている。
【００３４】
時刻ｔ１にて、入力端子１１から入力されたパルス信号ａの一つのパルスが立ち上がると、Ｄ型フリップフロップ１２のデータ端子Ｄに印加されているハイ（Ｈ）レベル信号ｂを取込み、出力端子Ｑの出力信号ｂのレベルがロー（Ｌ）レベルからハイ（Ｈ）レベルへ変化する。その結果、ダイオード１５は逆バイアス状態の導通遮断となる。その結果、直流電源にて、可変抵抗１６とコンデンサ１７とからなる充電回路１８は可変抵抗１６とコンデンサ１７とで定まる時定数に従って充電開始される。したがって、充電回路１８の充電電圧であるシュミット回路１９の入力電圧ｄが上述した時定数で定まる速度で上昇する。
【００３５】
この充電回路１８の充電電圧であるシュミット回路１９の入力電圧ｄが時刻ｔ２にて上側設定値（閾値）ＶＨに達すると、シュミット回路１９の出力信号ｅのレベルがハイ（Ｈ）レベルからロー（Ｌ）レベルへ変化する。シュミット回路１９の出力信号ｅがロー（Ｌ）レベルへ変化すると、このロー（Ｌ）レベルの出力信号ｅはＤ型フリップフロップ１２のリセット端子Ｒにロー（Ｌ）アクティブのリセット信号ｇとして印加される。
【００３６】
その結果、時刻ｔ２において、Ｄ型フリップフロップ１２はリセットされ、出力端子Ｑの出力信号ｃの信号レベルがロー（Ｌ）レベルに復帰する。そして、Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃの信号レベルはパルス信号ａにおける次のパルスが立ち上がる時刻ｔ４までロー（Ｌ）レベル状態を維持する。
【００３７】
Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃの信号レベルが時刻ｔ２においてロー（Ｌ）レベルに変化すると、ダイオード１５が順方向バイアス状態となり、充電回路１８の充電電荷がダイオード１５を介してＤ型フリップフロップ１２の出力端子Ｑ側へ急激に放電される。その結果、充電回路１８の充電電圧であるシュミット回路１９の入力電圧ｄは急激に低下し、時刻ｔ３にて、下側設定値ＶＬ以下になると、シュミット回路１９の出力信号ｅのレベルはロー（Ｌ）レベルからハイ（Ｈ）レベルへ復帰する。
【００３８】
シュミット回路１９の出力信号ｅがハイ（Ｈ）レベルへ復帰すると、Ｄ型フリップフロップ１２のリセット状態は解除される。すなわち、Ｄ型フリップフロップ１２はパルス信号ａにおける次のパルスの立ち上がり待ち状態となる。そして、時刻ｔ４で再度ハイ（Ｈ）レベルへ変化する。
【００３９】
したがって、Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃは、時刻ｔ１から時刻ｔ２までの期間ハイ（Ｈ）レベルを維持し、時刻ｔ２から時刻ｔ４までの期間ロー（Ｌ）レベルを維持する。
【００４０】
Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃがハイ（Ｈ）レベルの期間Ｔ１は、充電回路１８の充電電圧が上側設定値（閾値）ＶＨに達するまでの時間に相当し、この期間Ｔ１はコンデンサ１７と可変抵抗１６との時定数を調整することによって任意に変更可能である。その結果、Ｄ型フリップフロップ１２の出力信号ｂに対応するバッファ回路１３から出力されるパルス信号ｈのデューティー比（Ｔ１／Ｔ０）を、５０％を含めて任意の値に変更可能である。
【００４１】
なお、この第１実施形態のデューティー比変更回路においては、可変抵抗１６の抵抗値を調整することによって、バッファ回路１３から出力されるパルス信号ｈのデューティー比（Ｔ１／Ｔ０）を５０％に設定している。
【００４２】
（第２実施形態）
図４は、本発明の第２実施形態に係わる信号発生回路の概略構成を示すブロック図である。図１に示す第１実施形態のデューティー比変更回路と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００４３】
この第２実施形態の信号発生回路は、大きく分けて、入力パルス信号ｉを１／Ｎに分周する分周器２０と、分周されたパルス信号ａのデューティー比を５０％に変更するデューティー比変更回路２１と、このデューティー比変更回路２１から出力されたパルス信号ｈの周波数と基準パルス信号ｊの周波数とに基づいて定まる周波数を有したパルス信号ｐを出力するＰＬＬ回路２２とで構成されている。
【００４４】
次に、各部の構成及び動作を詳細に説明する。
外部から入力された周波数ｆ＝Ｆ１を有するパルス信号ｊは分周器２０で１／Ｎ（Ｎ：正整数）に分周されて、周波数Ｆ２＝Ｆ１／Ｎを有するパルス信号ａとしてデューティー比変更回路２１へ入力される。
【００４５】
デューティー比変更回路２１は、図１に示す第１実施形態のデューティー比変更回路と同一構成を有している。そして、このデューティー比変更回路２１のバッファ回路１３から出力される周波数Ｆ２＝Ｆ１／Ｎを有するパルス信号ｈのデューティー比（Ｔ１／Ｔ０）が５０％になるように、可変抵抗１６の抵抗値Ｒが設定されている。
【００４６】
より具体的には、入力されたパルス信号ｊの周波数ｆ＝Ｆ１が一定の条件においては、パルス信号ａの周期Ｔ０は分周器２０の分周比Ｎで定まるので、各分周比Ｎに対応した可変抵抗１６の抵抗値Ｒが予め測定されて準備されている。よって、操作者は、分周器２０の分周比Ｎを変更した場合、可変抵抗１６の抵抗値Ｒを変更後の分周比Ｎに対応する抵抗値Ｒに設定すればよい。
【００４７】
デューティー比（Ｔ１／Ｔ０）が５０％に設定された周波数Ｆ２＝Ｆ１／Ｎを有するパルス信号ｈは、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路２２の位相比較器（ＰＤ）２３へ入力される。位相比較器２３は、パルス信号ｈの位相と１／２分周器２４から入力された帰還信号ｋの位相とを比較して、位相差信号ｍを次のループフィルタ２５へ送出する。
【００４８】
例えば、ローパスフィルタで形成されたループフィルタ２５は、位相差信号ｍに含まれる高周波成分を除去して新たな位相差信号ｎとして、次の電圧制御発振器（ＶＣＯ）２６へ送出する。電圧制御発振器（ＶＣＯ）２６は、入力された位相差信号ｎに対応する周波数Ｆ３を有したパルス信号ｏを出力する。この電圧制御発振器（ＶＣＯ）２６から出力されたパルス信号ｏは、１／２分周器２７で周波数が１／２に分周されて、周波数Ｆ４（＝Ｆ３／２）を有するパルス信号ｐとして出力端子２８から外部へ出力される。
【００４９】
電圧制御発振器（ＶＣＯ）２６から出力されたパルス信号ｏはミキサ２９へ入力される。このミキサ２９には周波数ＦＳを有する基準パルス信号ｊが入力される。ミキサ２９は、パルス信号ｏの周波数Ｆ３と基準パルス信号ｊの周波数ＦＳとの差の周波数（Ｆ３―ＦＳ）を有するパルス信号ｑを１／２分周器２４へ送出する。パルス信号ｑは、この１／２分周器２４で周波数が１／２に分周されて、周波数（Ｆ３―ＦＳ）／２を有する帰還信号ｋとして位相比較器２３へ入力される。
【００５０】
このような構成のＰＬＬ回路２２においては、位相比較器２３へ入力されるパルス信号ｈの位相（周波数Ｆ２）と帰還信号ｋの位相（周波数（Ｆ３―ＦＳ）／２）とが一致するように、電圧制御発振器（ＶＣＯ）２６から出力されるパルス信号ｏの周波数Ｆ３が変化する。したがって、電圧制御発振器（ＶＣＯ）２６から出力されるパルス信号ｏの周波数Ｆ３は、
Ｆ３＝ＦＳ＋２Ｆ２
となる。
【００５１】
その結果、出力端子２８から外部へ出力されるパルス信号ｐの周波数Ｆ４は、
Ｆ４＝（ＦＳ＋２Ｆ２）／２
となる。
【００５２】
例えば、入力パルス信号ｉの周波数Ｆ１を４００ＭＨｚとし、分周器２０の分周比Ｎを４０とし、基準パルス信号ｊの周波数ＦＳを８００ＭＨｚとすると、出力端子２８から外部へ出力されるパルス信号ｐの周波数Ｆ４は４１０ＭＨｚとなる。
【００５３】
このように構成された第２実施形態の信号発生回路においては、外部から入力されたパルス信号ｉの周波数Ｆ１を１／Ｎに分周する分周器２０と、ＰＬＬ回路２２との間にデューティー比を強制的に５０％に変更するデューティー比変更回路２１が介挿されている。
【００５４】
したがって、分周器２０の存在によって、外部から入力されたパルス信号ｉのデューティー比が変化して５０％を大きく下回ったとしても、このデューティー比はデューティー比変更回路２１で５０％に変更されるので、ＰＬＬ回路２２の位相比較器２３へ入力されるパルス信号ｈのデューティー比は５０％に調整されている。その結果、ＰＬＬ回路２２の位相比較器２３が高精度で動作するので、ＰＬＬ回路２２から出力されるパルス信号ｐの周波数安定度を向上できる。
【００５５】
【発明の効果】
以上説明したように、本発明のデューティー比変更回路、及びこのデューティー比変更回路が組込まれた信号発生回路においては、Ｄ型フリップフロップ、ダイオード、充電回路、シュミット回路等を採用することにより、簡単な構成で、入力されたパルス信号のデューティー比を、５０％を含む任意のデューティー比に変更可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係わるデューティー比変更回路の概略構成を示すブロック図
【図２】同実施形態のデューティー比変更回路に組込まれたシュミット回路の動作を示すヒステリシス特性を示す図
【図３】同実施形態のデューティー比変更回路の動作を示すタイムチャート
【図４】本発明の第２実施形態に係わる信号発生回路の概略構成を示すブロック図
【図５】従来の波形整形装置の概略構成を示すブロック図
【符号の説明】
１１…入力端子
１２…Ｄ型フリップフロップ
１３…バッファ回路
１４、２８…出力端子
１５…ダイオード
１６…可変抵抗
１７…コンデンサ
１８…充電回路
１９…シュミット回路
２０…分周器
２１…デューティー比変更回路
２２…ＰＬＬ回路
２３…位相比較器
２４、２７…１／２分周器
２５…ループフィルタ
２６…電圧制御発振器
２９…ミキサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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