(57)【要約】【課題】半導体として  ＳｒＴｉＯ３  や  ＫＴａＯ３  といった遷移金属酸化物を用い、絶縁膜としてスパッタ成膜法により作製したアルミナを用いた場合、Ｓｉ  では問題とならなかった可動イオンが絶縁膜の電気的特性を劣化させることが明らかとなった。【解決手段】材料表面に存在する不純物は、絶縁膜の作製時に基板、スパッタのプラズマと反応し、絶縁膜中に可動イオンとして取り込まれる。この過程で混入する可動イオンが絶縁膜劣化の主たる原因である。また、材料表面に不純物が付着する主たる原因は、絶縁膜作製以前にメタルマスクを基板に密着させる過程にある。そこで、本願発明においては、マスクを基板材料に接触させずに下部電極を作製することにより不純物の導入を回避することとした。【選択図】    図３
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【特許請求の範囲】
【請求項１】
メタルマスクを使用する物品の製造方法において、基板の上方に間隔をおいて該マスクを設け、該マスクの開口部を通して該基板上に金属材料を堆積することを特徴とするメタルマスクを使用する物品の製造方法。
【請求項２】
上記基板は、チタン酸ストロンチウムであることを特徴とする請求項１記載のメタルマスクを使用する物品の製造方法。
【請求項３】
メタルマスクは、ニッケルであることを特徴とする請求項１記載のメタルマスクを使用する物品の製造方法。
【請求項４】
上記物品は、電界効果トランジスタであることを特徴とする請求項１記載のメタルマスクを使用する物品の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は、メタルマスクを用いて作製される半導体等の製造方法に関するものである。
【０００２】
【従来の技術】半導体デバイスに必要な積層構造は、あるパターンをもった薄膜作製の繰り返しにより作られる。パターンは、透過型マスクを通して薄膜を作製することで作られる。透過型マスクとしては、基板に塗布したフォトレジストを露光・現像してマスクとして用いる方法や、金属板の一部に穴をあけたメタルマスクを用いる方法がある。メタルマスクを用いる場合、マスクと基板の間に空隙が存在するとパターンがにじむ原因となる。そのため、図２に示されるように、一般にはマスクと基板を密着してパターン作製を行っている（非特許文献１参照）。
【０００３】
半導体としてシリコンを、絶縁体として二酸化シリコンを使って半導体デバイスを作製する場合、絶縁膜中にアルカリイオン等の可動イオンが存在すると絶縁膜の電気的特性が劣化することが知られている。そのため、デバイス作製の途中で混入する可動イオンを除去するために絶縁膜の安定化が必要であった。一方、絶縁膜としてアルミナを使う場合は可動イオンの汚染にかかわらず電気的特性が劣化しないことが知られていた（非特許文献２参照）。
【０００４】
【非特許文献１】「集積回路ハンドブック」、丸善（株）、第３５４頁
【非特許文献２】「半導体ハンドブック」（第二版）、（株）オーム社、第２９２頁
【０００５】
【発明が解決しようとする課題】しかしながら、半導体としてＳｒＴｉＯ３やＫＴａＯ３といった遷移金属酸化物を用い、絶縁膜としてスパッタ成膜法により作製したアルミナを用いた場合、Ｓｉでは問題とならなかった可動イオンが絶縁膜の電気的特性を劣化させることが明らかとなった。
【０００６】
劣化したアルミナ絶縁膜を用いて絶縁ゲート型ＭＩＳ−ＦＥＴを作製した場合、ＯＮ／ＯＦＦ制御に必要な電圧が増加し、ＦＥＴ  の性能悪化の原因となっていた。
【０００７】
【課題を解決するための手段】材料表面に存在する不純物は、絶縁膜の作製時に基板、スパッタのプラズマと反応し、絶縁膜中に可動イオンとして取り込まれる。この過程で混入する可動イオンが絶縁膜劣化の主たる原因である。また、材料表面に不純物が付着する主たる原因は、絶縁膜作製以前にメタルマスクを基板に密着させる過程にある。そこで、本願発明においては、マスクを基板材料に接触させずに下部電極を作製することにより不純物の導入を回避することとした。
【０００８】
【実施例】信光社より市販されている、形状が１０ｍｍ×１０ｍｍ角であり、厚さが０．５ｍｍである両面研磨チタン酸ストロンチウム単結晶（００１）面ステップフロー基板を半導体基板として用いた。
【０００９】
図１に、作製したＦＥＴ構造の模式断面図および模式平面図を示す。
【００１０】
作製方法は、以下のとおりである。
メタルマスクは、０．０１ｍｍの厚さのニッケルの薄板をエッチングして作製したものである。電極蒸着の際には基板から０．２ｍｍ離してマスクを配置し、基板にマスクが触れないようにした。
【００１１】
図３に、蒸着時の基板、マスクの配置を示す。電極蒸着は、ベースプレッシャーが５×１０−４Ｐａの高真空チェンバー内でタングステンフィラメント上のアルミニウム金属を抵抗加熱することで行った。蒸着速度は１０オングストローム／ｓで３００オングストロームの厚さに電極を作製した。
【００１２】
マスクと基板の距離が長いために蒸着時には０．０２ｍｍ以上の回り込みが起きる。
そのため、下部電極のチャンネル長を０．１ｍｍとし、回り込みにより電極がつながらないようにした。
【００１３】
ゲート電極作製及び電極導通用の導電性塗料としては、徳力化学研究所製、シルベスト８５５６金ペーストを用いた。電極蒸着後、塗料を塗布してロータリーポンプで数分真空に引き、乾燥した。
【００１４】
スパッタ成膜は、ベースプレッシャーが５×１０−７Ｔｏｒｒの高真空チェンバー内でＲＦ  マグネトロンスパッタ法により行った。高純度化学製のアルミナターゲット（２インチφ）をアルゴン１５ｍＴｏｒｒ中、１００Ｗで３時間スパッタリングを行った。サンプル・ターゲット間距離は、１２ｃｍ、スパッタ中はサンプルを回転させ均等に成膜した。
【００１５】
スパッタ後、導電性塗料の一部を軽く擦って表面のアルミナ絶縁膜を剥がし、最後に、電極間に重なるように導電性塗料を塗布、空気乾燥し、ゲート電極とした。
【００１６】
図４に、今回作製したＦＥＴの室温でのＩＶ特性を示す。Ｖｇは、ゲートにかける電圧、Ｖｄは、ソース・ドレイン電極間の電位差（ソースはグランド）、Ｉｄは、ドレイン電極に流れ込む電流値である。Ｖｇを２Ｖ以上にすると、ＩｄがＶｄに依存して変化する、ｎ型の蓄積型ＦＥＴ動作を示す。
【００１７】
図５、図６に不純物欠陥の減少によるＦＥＴ特性の変化を示す。ソース・ドレイン間に１Ｖの一定電圧がかかっており、Ｖｇの変化によりＩｄが変化している。図２に示すような従来のマスク配置ではマスクからの多量の不純物が基板に付着し、絶縁膜中に多量の可動イオンがとりこまれる。そのため、図５のようにＯＦＦ→ＯＮ時よりずっと大きな電圧変化が  ＯＮ→ＯＦＦ時には必要となる。それに対し、図３に示すような改良された配置では基板とマスクの接触が回避される。そのため、図６のようにＯＮ／ＯＦＦの変化が一定の電圧で起きるようになる。
【００１８】
【発明の効果】従来のマスク配置においては、マスクからの多量の不純物が基板に付着し、絶縁膜中の可動イオンを生成するため、図５のようにＯＦＦ→ＯＮ時よりずっと大きな電圧変化が  ＯＮ→ＯＦＦ時に必要とされる欠点を有していたが、本願発明においては、図３に示すように、基板とマスクの接触が回避されるため、図６のように、ＯＮ／ＯＦＦの変化が一定の電圧で起きるようになる。
【図面の簡単な説明】
【図１】ＦＥＴ構造の模式図
【図２】従来のマスク装着法の模式図
【図３】本願発明に係るマスク装着法の模式図
【図４】作製したＦＥＴのドレイン電圧―ドレイン電流特性
【図５】従来のマスク装着法でのＦＥＴのゲート電圧―ドレイン電流特性
【図６】本願発明に係るマスク装着法により作製したＦＥＴのゲート電圧―ドレイン電流特性
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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