(57)【要約】【課題】ビア孔の高アスペクト化に対応したバリアメタル膜の十分な被覆性（カバレッジ）を確実に得ることを可能とし、半導体装置の更なる微細化・高集積化に対応しつつも配線信頼性及び初期歩留りの向上を実現する。【解決手段】バリアメタル膜７をスパッタ法により形成するに際して、バリアメタル膜７の材料を堆積させる条件で行う第１のスパッタ工程と、バリアメタル膜７の材料を堆積させる第１の状態と、堆積したバリアメタル膜７の材料をエッチングする第２の状態とが混在し、第２の状態が第１の状態よりも強度となる条件で行う第２のスパッタ工程と、バリアメタル膜７の材料を堆積させる条件で行う第３のスパッタ工程とを含む。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板上方の絶縁膜内に下地膜を介してなる配線構造を形成する方法であって、
前記下地膜をスパッタ法により形成するに際して、
前記下地膜の材料を堆積させる状態による条件で行う第１のスパッタ工程と、前記下地膜の材料を堆積させる第１の状態と、堆積した前記下地膜の材料をエッチングする第２の状態とが混在し、前記第１の状態が前記第２の状態よりも強度となる条件で行う第２のスパッタ工程と
を含むことを特徴とする配線構造の形成方法。
【請求項２】
前記第１のスパッタ工程をバイアス無印加の条件で行うことを特徴とする請求項１に記載の配線構造の形成方法。
【請求項３】
前記配線構造は、前記絶縁膜に形成された接続孔及び配線溝を前記下地膜を介して銅を含有する材料により充填してなるダマシン構造を有することを特徴とする請求項１又は２に記載の配線構造の形成方法。
【請求項４】
基板上方の絶縁膜内に下地膜を介してなる配線構造を形成する方法であって、
前記下地膜をスパッタ法により形成するに際して、
前記下地膜の材料を堆積させる条件で行う第１のスパッタ工程と、
前記下地膜の材料を堆積させる第１の状態と、堆積した前記下地膜の材料をエッチングする第２の状態とが混在し、前記第２の状態が前記第１の状態よりも強度となる条件で行う第２のスパッタ工程と、
前記下地膜の材料を堆積させる条件で行う第３のスパッタ工程と
を含むことを特徴とする配線構造の形成方法。
【請求項５】
前記第１及び第３のスパッタ工程をバイアス無印加の条件で行うことを特徴とする請求項４に記載の配線構造の形成方法。
【請求項６】
前記第１のスパッタ工程をバイアス無印加の条件、前記第３のスパッタ工程を前記第１の状態が前記第２の状態よりも強度となる条件でそれぞれ行うことを特徴とする請求項４に記載の配線構造の形成方法。
【請求項７】
前記第１のスパッタ工程を前記第１の状態が前記第２の状態よりも強度となる条件、前記第３のスパッタ工程をバイアス無印加の条件でそれぞれ行うことを特徴とする請求項４に記載の配線構造の形成方法。
【請求項８】
前記第１及び第３のスパッタ工程を前記第１の状態が前記第２の状態よりも強度となる条件でそれぞれ行うことを特徴とする請求項４に記載の配線構造の形成方法。
【請求項９】
前記配線構造は、前記絶縁膜に形成された接続孔及び配線溝を前記下地膜を介して銅を含有する材料により充填してなるダマシン構造を有することを特徴とする請求項４〜８のいずれか１項に記載の配線構造の形成方法。
【請求項１０】
前記第１のスパッタ工程を前記接続孔の底部位に前記下地膜の材料が堆積する条件で、前記第２のスパッタ工程を前記底部位に堆積した前記下地膜の材料をエッチングする条件で、前記第３のスパッタ工程を前記底部位に前記下地膜の材料が堆積する条件でそれぞれ行うことを特徴とする請求項９に記載の配線構造の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
主に半導体装置に用いられる配線構造の形成方法に関し、特に配線が少なくとも銅（Ｃｕ）を含有する材料からなる配線構造の形成時に適用される。
【０００２】
【従来の技術】
近年では、半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線を有するロジックデバイスにおいては、配線遅延がデバイス信号遅延の支配的要因の１つになりつつある。デバイスの信号遅延は配線抵抗値と配線容量の積に比例しており、従って配線遅延の改善のためには、配線抵抗値や配線容量を軽減することが重要である。
【０００３】
そこで、配線容量を低減するため、Ｃｕ配線を形成することが検討されている。Ｃｕは加工が困難であり、従ってこれを配線に適用する場合の好適な構造として、層間絶縁膜に形成した接続孔（ビア孔）及び配線溝を、Ｃｕの拡散防止及び密着性の向上のために形成する下地膜（バリアメタル膜）を介してＣｕで充填してなる、いわゆるダマシン構造が注目されている。
【０００４】
この場合、バリアメタル膜を形成するには、その高被覆性を確保すべく、自己スパッタ法又はＩＭＰなどに代表されるイオン化スパッタ法が用いられる。
【０００５】
【特許文献１】
特許第３３１０６０８号明細書
【０００６】
【発明が解決しようとする課題】
近時の要請である半導体装置の微細化・高集積化に対応するため、Ｃｕ配線構造にも更なる微細化が要求されており、それに伴いビア孔を高アスペクト化する必要がある。しかしながら、イオン化スパッタ法を用いても、ビア孔の高アスペクト化に対応したバリアメタル膜の十分な被覆性（カバレッジ）を得ることは困難である。そのため、ビア孔及び配線溝からなるパターンに対して、その側壁並びにビア孔底部に十分な膜厚のメタル成長を行った場合、その肩部に余分なメタルが付着する。そして、メッキ法により当該パターン内をＣｕで埋め込む際に、メッキ液のパターン内への進入を妨げ、埋め込み不良を発生させ、歩留りの低下並びに配線信頼性を著しく劣化させることになる。
【０００７】
また、スパッタチャンバー内に装着されたステージ側にＲＦバイアスを印加してメタル成膜する（バイアス・スパッタ法）ことにより、バリアメタル膜の被覆性は向上されるが、配線溝及びビア孔の肩部をエッチングしてしまい、特に狭ピッチ配線において、隣接する配線間でショートを引き起こす懸念がある。
【０００８】
具体的に、バイアス・スパッタ法は、スパッタチャンバー内に装着されたステージ側にＲＦバイアスを印加して、スパッタ粒子を引き込みながら成膜する手法である。これにより例えばビア孔及び配線溝内に入り込むスパッタ粒子を増加させる効果とともに、ビア孔及び配線溝の側壁に付着したスパッタ粒子を再度飛散させる効果（エッチング効果）を奏し、このエッチング効果を有効に利用すれば、ビア孔の底部付近の側壁のような本来  スパッタ粒子が付着し難くカバレッジが不足する箇所にも、優れたカバレッジで下地膜を成膜することができる。
【０００９】
バリアメタル膜を形成する際のスパッタとしては、ＲＦバイアスを印加しないノンバイアス・スパッタ法またはＲＦバイアスを印加するバイアス・スパッタ法によるスパッタ（以下、１ステップ・スパッタと記す。）と、ノンバイアスの１ステップ・スパッタに続いて、ＲＦバイアスを印加するバイアス・スパッタ法を組み合わせて行うスパッタ（以下、２ステップ・スパッタと記す。）がある。
【００１０】
ところがこのとき、以下で説明するような不都合が生じる。図１０に１ステップ・スパッタの場合を、図１１に２ステップ・スパッタの場合をそれぞれ示す。図１０，図１１では、下層配線１０１を覆う層間絶縁膜１０２に形成された配線溝１０４及びビア孔１０３の内壁に当該スパッタ法によりバリアメタル膜１０５を形成した後、メッキ法によりＣｕ材料１０６を埋め込む。
【００１１】
ノンバイアスの１ステップ・スパッタでは、図１０（ａ）に示すように、バリアメタル膜１０５は特にビア孔１０３の側壁部でその膜厚が薄くなり、カバレッジの低下を来す。これにより、Ｃｕ材料１０６を充填した際に、カバレッジ不足に起因して空隙（ボイド）１０７が発生する。
【００１２】
また、ＲＦバイアスを印加する１ステップ・スパッタでは、図１０（ｂ）に示すように、ビア孔１０３の側壁部ではカバレッジが確保されるものの、ビア孔１０３の底部のカバレッジが低下するとともに、ビア孔１０３の側壁上部（肩部）でオーバーハングが強くなり、Ｃｕ材料１０６を充填した際に、前記底部または前記肩部に空隙（ボイド）１０８が発生する。
【００１３】
他方、２ステップ・スパッタでは、前記底部のカバレッジを確保しつつ前記肩部のオーバーハングを増加させない成膜が可能となる。しかしながら、２ステップ・スパッタでは、面内分布の悪化や、バリアメタル膜の前記底部における膜厚のバラツキにより電気特性のバラツキが生じやすい。更に、下層配線１０１とビア孔１０３との接続部位において、バリアメタル膜１０５が部分的に残った状態になると、配線ストレスの不均一化によるボイド発生にを引き起こす危険性がある  。また、下層配線１０１とビア孔１０３のＣｕ材料１０６がバリアメタル膜１０５を介さずにに接合する場合、接合部位では両者の膜質の違いによる結晶欠陥が生じ、ＥＭ（エレクトロ・マイグレーション）耐性を損なうおそれもある。
【００１４】
かかる観点から、配線信頼性を確保するためには前記底部におけるバリアメタル膜１０５の膜厚がある程度確保されなければならず、かつ高アスペクト比のビア孔においてボイドの発生しないＣｕ埋め込みを達成しようとすると、１ステップ・スパッタや２ステップ・スパッタではプロセス・ウィンドウが狭すぎて  プロセス適用が困難である。
【００１５】
本発明は、上記の課題に鑑みてなされたものであり、ビア孔の高アスペクト化に対応したバリアメタル膜の十分な被覆性（カバレッジ）を確実に得ることを可能とし、半導体装置の更なる微細化・高集積化に対応しつつも配線信頼性及び初期歩留りの向上を実現する配線構造の形成方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の配線構造の形成方法は、基板上方の絶縁膜内に下地膜を介してなる配線構造を形成する方法であって、前記下地膜をスパッタ法により形成するに際して、以下の２ステップ・スパッタを実行する。
前記下地膜の材料を堆積させる状態による条件で行う第１のスパッタ工程と、前記下地膜の材料を堆積させる第１の状態と、堆積した前記下地膜の材料をエッチングする第２の状態とが混在し、前記第１の状態が前記第２の状態よりも強度となる条件で行う第２のスパッタ工程とを含む。
【００１７】
本発明の配線構造の形成方法は、前記下地膜をスパッタ法により形成するに際して、以下の３ステップ・スパッタを実行する。
前記下地膜の材料を堆積させる条件で行う第１のスパッタ工程と、前記下地膜の材料を堆積させる第１の状態と、堆積した前記下地膜の材料をエッチングする第２の状態とが混在し、前記第２の状態が前記第１の状態よりも強度となる条件で行う第２のスパッタ工程と、前記下地膜の材料を堆積させる条件で行う第３のスパッタ工程とを含む。
【００１８】
【発明の実施の形態】
−本発明の基本骨子−
初めに、本発明の作用原理に基づく基本骨子について説明する。
【００１９】
（基本原理１）
本発明者は、本発明の第１の手法として、上述した２ステップ・スパッタのメリットを生かしつつ、ビア孔及び配線溝の全体にわたってカバレッジに優れたバリアメタル膜の成膜技術を模索した。
【００２０】
バイアス・スパッタ法では、バイアス・パワーに応じて、スパッタ材料を堆積させる第１の状態と堆積されたスパッタ材料をエッチングする第２の状態とが存する。一般的に、ＲＦバイアス（例えばバイアス密度（Ｗ／ｃｍ２））が低い場合、第２の状態よりも第１の状態の方が強度により、エッチング・レートよりも堆積レートが高くなる。他方、ＲＦバイアスをこれよりも高くすれば、第２の状態の相対的強度が増加し、堆積レートよりもエッチング・レートが高くなる。
【００２１】
図１に本発明の２ステップ・スパッタの概略構成を示す。ここでは、下層配線１０１を覆う層間絶縁膜１０２に形成された配線溝１０４及びビア孔１０３の内壁に当該スパッタ法によりバリアメタル膜１０５を形成した後、メッキ法によりＣｕ材料１０６を埋め込む。なお、バリアメタル膜１０５の材料としては、高融点金属、高融点金属の窒素化合物、及び珪素化合物のうちから選ばれた少なくとも高１種を含み、Ｃｕ材料の拡散防止機能及び密着機能を有するものであり、ここでは融点金属のＴａとする。
【００２２】
本発明では、バイアス・スパッタにおける上記の性質に着目し、先ず、配線溝１０４及びビア孔１０３の内壁が露出した状態（図１（ａ））に対して、低いＲＦバイアス、望ましくはノンバイアスで１回目のスパッタを行いメタル材料を堆積した後（図１（ｂ））、第１の状態の相対的強度を第２の状態よりも高く、即ちエッチング・レートよりも堆積レートを高く設定して２回目のスパッタを行う（図１（ｃ））。
【００２３】
ここで、１回目のスパッタでは堆積モードである第１の状態のみ、又はこれが支配的であるため、バリアメタル膜１０５のビア孔１０３の底部におけるカバレッジが確保される。そして、２回目のスパッタでは堆積モードである第１の状態とエッチングモードである第２の状態が混在するものの、第１の状態が優位であるため、ビア孔１０３の底部ではバリアメタル膜１０５のエッチングによる欠損を抑止してカバレッジ保持を図るとともに、第２の状態の存在によりビア孔１０３の肩部のオーバーハングを抑えつつも、バリアメタル膜１０５の側壁部におけるカバレッジを確保する。従って、配線溝１０４のみならずビア孔１０３の内壁で全体にわたってバリアメタル膜１０５の優れたカバレッジが得られ、ボイド等を発生させることなくＣｕ材料１０６の良好な埋め込みが実現する（図１（ｄ））。
【００２４】
本発明者は、２回目のスパッタで、堆積レート＞エッチング・レートを実現する具体的条件について考察した。第１，第２の状態の相対的優劣を決定するパラメータはＲＦバイアスの高低のみではない。例えば、ＲＦバイアスをある一定値としてバイアス・スパッタを実行した場合、第１，第２の状態の強弱は一定ではなく、ある時刻を過ぎると第２の状態が第１の状態よりも強くなることが見出された。
【００２５】
そこで、１ステップ・スパッタ（ノンバイアス）、及び従来の２ステップ・スパッタ（ノンバイアス＋３５０Ｗ、バイアス印加時間１５秒のＲＦバイアス）との比較に基づき、本発明の２ステップ・スパッタ（ノンバイアス＋３５０Ｗ、バイアス印加時間１０秒のＲＦバイアス）におけるチェーン抵抗の初期歩留りについて調べた。
【００２６】
実験結果を図２に示す。このように、１ステップ・スパッタや従来の２ステップ・スパッタに比べて、本発明の２ステップ・スパッタでは、２回目のスパッタでバイアス印加時間を短時間（従来の１５秒に比して短時間である３秒〜１２秒、ここでは１０秒）とすることにより、十分な初期歩留りが得られることが判る。
【００２７】
更に、１ステップ・スパッタ（ノンバイアス）、及び従来の２ステップ・スパッタ（ノンバイアス＋３５０Ｗ、バイアス印加時間１５秒のＲＦバイアス）との比較に基づき、本発明の２ステップ・スパッタ（ノンバイアス＋３５０Ｗ、バイアス印加時間１０秒のＲＦバイアス）における配線信頼性について調べた。
【００２８】
実験結果を図３に示す。ここでは、２００℃の条件で高温放置試験を行った。このように、１ステップ・スパッタや従来の２ステップ・スパッタでは不良発生が見られるのに対して、本発明の２ステップ・スパッタでは不良は全く認められなかった。
【００２９】
更に、従来の２ステップ・スパッタ（ノンバイアス＋３５０Ｗ、バイアス印加時間１５秒のＲＦバイアス）との比較に基づき、本発明の２ステップ・スパッタ（ノンバイアス＋３５０Ｗ、バイアス印加時間１０秒のＲＦバイアス）を実行した場合のビア孔内壁の肩部Ａ，側壁部Ｂ，底部Ｃにおけるバリアメタル膜の各膜厚について調べた。
【００３０】
実験結果を図４に示す。従来の２ステップ・スパッタでは、２回目のスパッタにより底部Ｃにえぐれが生じて成膜不良（バリアメタル膜の部分的欠如）となる。これに対して、本発明の２ステップ・スパッタでは、２回目のスパッタにより肩部Ａに若干のオーバーハングが見られるものの、底部Ｃにえぐれが生じることなく、十分な膜厚（２〜３（ｎｍ）程度）が確保されている。
【００３１】
以上説明したように、本発明の第１の手法によれば、２ステップ・スパッタにより、配線溝のみならずビア孔の内壁に被覆性に優れたバリアメタル膜を形成することが可能となり、配線の信頼性並びに初期歩留りを向上させることができる。
【００３２】
（基本原理２）
本発明者は、本発明の第２の手法として、上述した２ステップ・スパッタに加え、更に３回目のスパッタを行うことにより、ビア孔及び配線溝の全体にわたってカバレッジに優れたバリアメタル膜が得られることに想到した。
【００３３】
図５に本発明の３ステップ・スパッタの概略構成を示す。ここでは、図１と同様に、下層配線１０１を覆う層間絶縁膜１０２に形成された配線溝１０４及びビア孔１０３の内壁に当該スパッタ法によりバリアメタル膜１０５を形成した後、メッキ法によりＣｕ材料１０６を埋め込む。
【００３４】
バリアメタル膜１０５の材料としては、Ｔａ，Ｔｉ，Ｗ，Ｚｒから選ばれた少なくとも１種、Ｔａ，Ｔｉ，Ｗ，Ｚｒから選ばれた少なくとも１種の窒化物、又はＴａ，Ｔｉ，Ｗ，Ｚｒから選ばれた少なくとも１種の化合物を材料として含むものが良い。具体的に、図６に示すように、３回のスパッタにおけるＴａ，ＴａＮの組み合わせ（図６（ａ））、Ｔｉ，ＴｉＮの組み合わせ（図６（ｂ））、Ｗ，ＷＮの組み合わせ（図６（ｃ））、Ｚｒ，ＺｒＮの組み合わせ（図６（ｄ））について調べた。以下、本例では、バリアメタル膜１０５の材料としてＴａを用いた場合について述べる。
【００３５】
本発明では、先ず、配線溝１０４及びビア孔１０３の内壁が露出した状態（図５（ａ））に対して、低いＲＦバイアスまたはノンバイアスで１回目のスパッタを行いメタル材料を堆積した後（図５（ｂ））、堆積モードである第１の状態とエッチングモードである第２の状態が混在し、第２の状態が優位となる条件で、例えば１回目のスパッタよりも高いＲＦバイアスで２回目のスパッタを行いメタル材料を堆積する（図５（ｃ））。このとき、図１０，図１１と同様に、ビア孔１０３の底部で成膜不良（メタル材料の部分的欠如）が生じた状態となる。そして、２回目よりも低いＲＦバイアスまたはノンバイアスで３回目のスパッタを行う（図５（ｄ））。これにより、ビア孔１０３の肩部でオーバーハングを増加させることなくビア孔１０３の底部におけるバリアメタル膜１０５を厚く形成される。従って、配線溝１０４のみならずビア孔１０３の内壁で全体にわたってバリアメタル膜１０５の優れたカバレッジが得られ、ボイド等を発生させることなくＣｕ材料１０６の良好な埋め込みが実現する（図５（ｅ））。
【００３６】
ここで、３回のスパッタにおけるＲＦバイアスの高低は、具体的には、一例として、ターゲット・パワーが１０ｋＷの場合、
▲１▼０．９６（Ｗ／ｃｍ２）より小の場合では、エッチング・レート＞堆積レート
▲２▼０．９６（Ｗ／ｃｍ２）より大の場合では、堆積レート＞エッチング・レート
となる。なお、両モードが切替わるバイアス・パワーは、スパッタのＤＣパワーに依存して変化する。
即ち、これを基準として、１，３回目の低いＲＦバイアスとしてはバイアス▲１▼を採用し、２回目の高いＲＦバイアスとしてはバイアス▲２▼を採用すれば良い。
【００３７】
以上説明したように、本発明の第２の手法によれば、３ステップ・スパッタにより、ビア孔の肩部におけるオーバーハングを増加させることなく、ビア孔の底部におけるバリアメタル膜の膜厚を厚く確保することができる。従って、２回目のスパッタまでに生じたビア孔の底部におけるバリアメタル膜の膜厚バラツキを最終的には有効に補正することが可能となり、プロセス・マージンの拡大及び配線信頼性の向上を達成することが可能となる。
【００３８】
−具体的な諸実施形態−
以下、上記した本発明の基本骨子を踏まえた具体的な諸実施形態について説明する。ここでは、本発明をダマシン法（ここではいわゆるデュアルダマシン法）によるＣｕ配線の形成方法に適用した具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、半導体装置として一般的なＭＯＳトランジスタを例に採り、その配線構造の形成に本発明を適用する。
【００３９】
（第１の実施形態）
図７は、本実施形態による配線構造の形成方法を工程順に示す概略断面図である。
この配線構造を形成するにあたり、シリコン半導体基板上にゲート電極、ソース／ドレインを備えたＭＯＳトランジスタ構造（不図示）を形成する。そして、このＭＯＳトランジスタ構造の例えばゲート電極と電気的に接続される配線構造に本発明が適用される。
【００４０】
先ず、図７（ａ）に示すように、シリコン半導体基板（不図示）の上方に、いわゆるダマシン法により下層Ｃｕ配線１を形成する。
【００４１】
続いて、下層Ｃｕ配線１とビア孔を介して電気的に接続される上層Ｃｕ配線を形成する。
具体的には、下層Ｃｕ配線１の表面を覆うようにエッチングストッパーとなるシリコンカーバイド膜２を膜厚数十（ｎｍ）程度に形成した後、層間絶縁膜として例えば有機ＳＯＤ膜、ここではポリアリールエーテル系の低誘電率膜３を膜厚数百（ｎｍ）程度に塗布し、更にハードマスクとなるシリコンカーバイド膜４を膜厚数十（ｎｍ）程度に形成する。
【００４２】
続いて、フォトリソグラフィー及びこれに続くエッチングにより、先ずシリコンカーバイド膜４に配線パターンとなる部分を形成し、ハードマスクとする。続いて、下層Ｃｕ配線１の表面の一部を露出させるように、低誘電率膜３にビア孔５を形成する。このとき、下層Ｃｕ配線１の表面の一部を完全には露出させることなく、下層Ｃｕ配線１上でシリコンカーバイド膜２を極薄に残し、言わば前記表面の一部をほぼ露出させた状態となるようにしても良い。
【００４３】
そして、シリコンカーバイド膜４をハードマスクとして用いて低誘電率膜３をエッチングし、ハードマスクの配線パターンの形状に倣った配線溝６を形成する。ここで、前記エッチングは、ＣＦ系ガス、ＮＨ３系ガス、及びＮ２／Ｈ２系ガスを用いたプラズマエッチングとして行う。
【００４４】
続いて、図７（ｂ）に示すように、本発明の２ステップ・スパッタにより、配線溝６及びビア孔５の内壁を覆うバリアメタル膜を形成する。
なお、当該２ステップ・スパッタは２回のスパッタを同一チャンバー内で連続的に行う。スパッタチャンバーとしては、図８に示すように、自己スパッタ法又は自己スパッタ法を主としたチャンバーを用いる。このチャンバーでは、基板ステージ２１には、半導体基板にＲＦバイアスを印加するためのステージバイアス電源が接続されており、基板ステージ２１と対向するようにターゲット２２が設けられ、このターゲット２２には回転磁気アセンブリ２３を介してターゲット電源２４が接続されている。チャンバー内の側面にはシールド２５が設けられ、チャンバー内にスパッタガス（ここではＡｒ及びＮ２）を供給するためのガス供給ライン２６及び排気ポート２７が設けられている。
【００４５】
具体的には、先ず工程▲１▼の１回目のスパッタ、ここではノンバイアス・スパッタとして、ＤＣパワーを１０（ｋＷ）〜１５（ｋＷ）、放電圧力を５×１０−２（Ｐａ）程度、シールド２５に対して正電位、例えば１００（Ｖ）程度を印加し、Ａｒ流量を５（ｓｃｃｍ）〜５０（ｓｃｃｍ）として、Ｔａターゲットを用いてスパッタする。
【００４６】
次に、工程▲１▼と同一のチャンバー内で連続した工程▲２▼の２回目のスパッタ、ここではバイアス・スパッタを行う。この場合、堆積モードである第１の状態とエッチングモードである第２の状態が混在するものの、第１の状態が優位となる条件、具体的にはバイアスパワーを３５０Ｗ、バイアス印加時間を１０秒とし、Ａｒ流量を５（ｓｃｃｍ）〜５０（ｓｃｃｍ）として、Ｔａターゲットを用いてスパッタする。
以上の２ステップ・スパッタにより膜厚１０（ｎｍ）〜３５（ｎｍ）程度のバリアメタル膜７を形成する。
【００４７】
続いて、図７（ｃ）に示すように、バリアメタル膜７を覆うように、シード金属膜としてＣｕ膜８をスパッタ法により膜厚４０（ｎｍ）〜２００（ｎｍ）程度に堆積形成する。スパッタの条件としては、ターゲットパワーを５（ｋＷ）〜３０（ｋＷ）、ＲＦバイアスを０．３２（Ｗ／ｃｍ２）〜１．６（Ｗ／ｃｍ２）、Ａｒ流量を５（ｓｃｃｍ）〜５０（ｓｃｃｍ）とする。
この場合、Ｃｕ膜８もバリアメタル膜７と同様、本発明の２ステップ・スパッタにより形成するようにしても良い。
【００４８】
続いて、図７（ｄ）に示すように、Ｃｕ膜８を電極として、電解メッキ法により、硫酸銅浴で電流密度を７（Ａ／ｃｍ２）〜３０（Ａ／ｃｍ２）として配線溝６内及びビア孔５内を埋め込む膜厚、ここでは５００（ｎｍ）〜２０００（ｎｍ）程度にＣｕ膜９を形成する。
【００４９】
そして、図７（ｅ）に示すように、有機酸スラリーを用いてＣＭＰ法によりＣｕ膜８，９及びバリアメタル膜７を研磨して、配線溝６内及びビア孔５内のみにＣｕ膜８，９及びバリアメタル膜７を残し、上層Ｃｕ配線１１を形成する。
【００５０】
以上により、ビア孔５を介して下層Ｃｕ配線１と上層Ｃｕ配線１１とが電気的に接続されてなる配線構造が完成する。更に、上述したダマシン法を繰り返し、上層Ｃｕ配線１１と接続される配線構造を形成する場合もある。
【００５１】
しかる後、更なる層間絶縁膜やビア孔、配線等の形成を経て、前記配線構造を備えてなるＭＯＳトランジスタを完成させる。
【００５２】
（第２の実施形態）
図９は、本実施形態による配線構造の形成方法を工程順に示す概略断面図である。
この配線構造を形成するにあたり、シリコン半導体基板上にゲート電極、ソース／ドレインを備えたＭＯＳトランジスタ構造（不図示）を形成する。そして、このＭＯＳトランジスタ構造の例えばゲート電極と電気的に接続される配線構造に本発明が適用される。
【００５３】
先ず、図９（ａ）に示すように、シリコン半導体基板（不図示）の上方に、いわゆるダマシン法により下層Ｃｕ配線１を形成する。
【００５４】
続いて、下層Ｃｕ配線１とビア孔を介して電気的に接続される上層Ｃｕ配線を形成する。
具体的には、下層Ｃｕ配線１の表面を覆うようにエッチングストッパーとなるシリコンカーバイド膜２を膜厚数十（ｎｍ）程度に形成した後、層間絶縁膜として例えば有機ＳＯＤ膜、ここではポリアリールエーテル系の低誘電率膜３を膜厚数百（ｎｍ）程度に塗布し、更にハードマスクとなるシリコンカーバイド膜４を膜厚数十（ｎｍ）程度に形成する。
【００５５】
続いて、フォトリソグラフィー及びこれに続くエッチングにより、先ずシリコンカーバイド膜４に配線パターンとなる部分を形成し、ハードマスクとする。続いて、下層Ｃｕ配線１の表面の一部を露出させるように、低誘電率膜３にビア孔５を形成する。このとき、下層Ｃｕ配線１の表面の一部を完全には露出させることなく、下層Ｃｕ配線１上でシリコンカーバイド膜２を極薄に残し、言わば前記表面の一部をほぼ露出させた状態となるようにしても良い。
【００５６】
そして、シリコンカーバイド膜４をハードマスクとして用いて低誘電率膜３をエッチングし、ハードマスクの配線パターンの形状に倣った配線溝６を形成する。ここで、前記エッチングは、ＣＦ系ガス、ＮＨ３系ガス、及びＮ２／Ｈ２系ガスを用いたプラズマエッチングとして行う。
【００５７】
続いて、図９（ｂ）に示すように、本発明の３ステップ・スパッタにより、配線溝６及びビア孔５の内壁を覆うバリアメタル膜を形成する。なお、当該３ステップ・スパッタは３回のスパッタを同一チャンバー内で連続的に行い、スパッタ時の基板温度を−３０℃〜２００℃、チャンバー内圧力５．０×１０−３Ｐａ〜１．０Ｐａ、チャンバー内における半導体基板とカソード電極との距離を１５０ｍｍ以上とすることが望ましい。
【００５８】
具体的には、先ず工程▲１▼の１回目のスパッタ、ノンバイアスまたはバイアス・スパッタを行う。この場合、Ｔａターゲットを用い、ターゲットパワーを５（ｋＷ）〜３０（ｋＷ）、ＲＦバイアスを０（Ｗ／ｃｍ２）〜０．９６（Ｗ／ｃｍ２）、Ａｒ流量を５（ｓｃｃｍ）〜５０（ｓｃｃｍ）として、膜厚１０（ｎｍ）〜２０（ｎｍ）程度にスパッタする。
【００５９】
次に、工程▲１▼と同一のチャンバー内で連続した工程▲２▼の２回目のスパッタ、ここではバイアス・スパッタを行う。ここでは、Ｔａターゲットを用い、ターゲットパワーを５（ｋＷ）〜３０（ｋＷ）、ＲＦバイアスを０．９６（Ｗ／ｃｍ２）〜１．６（Ｗ／ｃｍ２）、Ａｒ流量を５（ｓｃｃｍ）〜５０（ｓｃｃｍ）として、局所的なエッチングを伴う膜厚（−５（ｎｍ）〜５（ｎｍ））程度にスパッタする。
【００６０】
工程▲３▼の３回目のスパッタ、ノンバイアスまたはバイアス・スパッタを行う。この場合、Ｔａターゲットを用い、ターゲットパワーを５（ｋＷ）〜３０（ｋＷ）、ＲＦバイアスを０（Ｗ／ｃｍ２）〜０．９６（Ｗ／ｃｍ２）、Ａｒ流量を５（ｓｃｃｍ）〜５０（ｓｃｃｍ）として、膜厚５（ｎｍ）〜１０（ｎｍ）程度にスパッタする。
以上の３ステップ・スパッタにより膜厚１０（ｎｍ）〜３５（ｎｍ）程度のバリアメタル膜７を形成する。
【００６１】
続いて、図９（ｃ）に示すように、バリアメタル膜７を覆うように、シード金属膜としてＣｕ膜８をスパッタ法により膜厚４０（ｎｍ）〜２００（ｎｍ）程度に堆積形成する。スパッタの条件としては、ターゲットパワーを５（ｋＷ）〜３０（ｋＷ）、ＲＦバイアスを０．３２（Ｗ／ｃｍ２）〜１．６（Ｗ／ｃｍ２）、Ａｒ流量を５（ｓｃｃｍ）〜５０（ｓｃｃｍ）とする。
この場合、Ｃｕ膜８もバリアメタル膜７と同様、本発明の２ステップ・スパッタにより形成するようにしても良い。
【００６２】
続いて、図９（ｄ）に示すように、Ｃｕ膜８を電極として、電解メッキ法により、硫酸銅浴で電流密度を７（Ａ／ｃｍ２）〜３０（Ａ／ｃｍ２）として配線溝６内及びビア孔５内を埋め込む膜厚、ここでは５００（ｎｍ）〜２０００（ｎｍ）程度にＣｕ膜９を形成する。
【００６３】
そして、図９（ｅ）に示すように、有機酸スラリーを用いてＣＭＰ法によりＣｕ膜８，９及びバリアメタル膜７を研磨して、配線溝６内及びビア孔５内のみにＣｕ膜８，９及びバリアメタル膜７を残し、上層Ｃｕ配線１１を形成する。
【００６４】
以上により、ビア孔５を介して下層Ｃｕ配線１と上層Ｃｕ配線１１とが電気的に接続されてなる配線構造が完成する。更に、上述したダマシン法を繰り返し、上層Ｃｕ配線１１と接続される配線構造を形成する場合もある。
【００６５】
しかる後、更なる層間絶縁膜やビア孔、配線等の形成を経て、前記配線構造を備えてなるＭＯＳトランジスタを完成させる。
【００６６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６７】
（付記１）基板上方の絶縁膜内に下地膜を介してなる配線構造を形成する方法であって、
前記下地膜をスパッタ法により形成するに際して、
前記下地膜の材料を堆積させる状態による条件で行う第１のスパッタ工程と、
前記下地膜の材料を堆積させる第１の状態と、堆積した前記下地膜の材料をエッチングする第２の状態とが混在し、前記第１の状態が前記第２の状態よりも強度となる条件で行う第２のスパッタ工程と
を含むことを特徴とする配線構造の形成方法。
【００６８】
（付記２）前記第１のスパッタ工程を低バイアスで行い、前記第２のスパッタ工程を高バイアス且つ短時間で行うことを特徴とする付記１に記載の配線構造の形成方法。
【００６９】
（付記３）前記第１のスパッタ工程をバイアス無印加の条件で行うことを特徴とする付記２に記載の配線構造の形成方法。
【００７０】
（付記４）前記第１及び第２のスパッタ工程を同一のチャンバー内で連続的に行うことを特徴とする付記１又は２に記載の配線構造の形成方法。
【００７１】
（付記５）前記第１及び第２のスパッタ工程を、自己スパッタ法又は自己スパッタ法を主としたチャンバー構造を有し、チャンバーシールド側面に対して正電位となる正電極を備えたスパッタ装置を用いて行うことを特徴とする付記１〜４のいずれか１項に記載の配線構造の形成方法。
【００７２】
（付記６）前記第１及び第２のスパッタ工程を、前記基板を保持する基板保持手段がＲＦバイアスを印加する機構を有してなるスパッタ装置を用いて行うことを特徴とする付記１〜５のいずれか１項に記載の配線構造の形成方法。
【００７３】
（付記７）前記配線構造は、前記絶縁膜に形成された接続孔及び配線溝を前記下地膜を介して銅を含有する材料により充填してなるダマシン構造を有することを特徴とする付記１〜６のいずれか１項に記載の配線構造の形成方法。
【００７４】
（付記８）前記下地膜は、高融点金属、高融点金属の窒素化合物、及び珪素化合物のうちから選ばれた少なくとも１種を含み、前記銅を含有する材料の拡散防止機能及び密着機能を有することを特徴とする付記７に記載の配線構造の形成方法。
【００７５】
（付記９）前記下地膜は、少なくとも銅を含み、前記銅を含有する材料をメッキ形成する際のシード層として機能することを特徴とする付記７又は８に記載の配線構造の形成方法。
【００７６】
（付記１０）基板上方の絶縁膜内に下地膜を介してなる配線構造を形成する方法であって、
前記下地膜をスパッタ法により形成するに際して、
前記下地膜の材料を堆積させる条件で行う第１のスパッタ工程と、
前記下地膜の材料を堆積させる第１の状態と、堆積した前記下地膜の材料をエッチングする第２の状態とが混在し、前記第２の状態が前記第１の状態よりも強度となる条件で行う第２のスパッタ工程と、
前記下地膜の材料を堆積させる条件で行う第３のスパッタ工程と
を含むことを特徴とする配線構造の形成方法。
【００７７】
（付記１１）前記第１及び第３のスパッタ工程を低バイアスで行い、前記第２のスパッタ工程を高バイアスで行うことを特徴とする付記１０に記載の配線構造の形成方法。
【００７８】
（付記１２）前記第１及び第３のスパッタ工程をバイアス無印加の条件で行うことを特徴とする付記１０に記載の配線構造の形成方法。
【００７９】
（付記１３）前記第１のスパッタ工程をバイアス無印加の条件、前記第３のスパッタ工程を前記第１の状態が前記第２の状態よりも強度となる条件でそれぞれ行うことを特徴とする付記１０に記載の配線構造の形成方法。
【００８０】
（付記１４）前記第１のスパッタ工程を前記第１の状態が前記第２の状態よりも強度となる条件、前記第３のスパッタ工程をバイアス無印加の条件でそれぞれ行うことを特徴とする付記１０に記載の配線構造の形成方法。
【００８１】
（付記１５）前記第１及び第３のスパッタ工程を前記第１の状態が前記第２の状態よりも強度となる条件でそれぞれ行うことを特徴とする付記１０に記載の配線構造の形成方法。
【００８２】
（付記１６）前記第１、第２及び第３のスパッタ工程を同一のチャンバー内で連続的に行うことを特徴とする付記１０〜１５のいずれか１項に記載の配線構造の形成方法。
【００８３】
（付記１７）前記下地膜は、Ｔａ，Ｔｉ，Ｗ，Ｚｒから選ばれた少なくとも１種、Ｔａ，Ｔｉ，Ｗ，Ｚｒから選ばれた少なくとも１種の窒化物、又はＴａ，Ｔｉ，Ｗ，Ｚｒから選ばれた少なくとも１種の化合物を材料として含むことを特徴とする付記１０〜１６のいずれか１項に記載の配線構造の形成方法。
【００８４】
（付記１８）前記下地膜を、基板温度−３０℃〜２００℃で形成することを特徴とする付記１０〜１７のいずれか１項に記載の配線構造の形成方法。
【００８５】
（付記１９）前記下地膜を、チャンバー内圧力５．０×１０−３Ｐａ〜１．０Ｐａで形成することを特徴とする付記１０〜１８のいずれか１項に記載の配線構造の形成方法。
【００８６】
（付記２０）前記下地膜を形成する際に、チャンバー内における前記基板とカソード電極との距離を１５０ｍｍ以上とすることを特徴とする付記１０〜１９のいずれか１項に記載の配線構造の形成方法。
【００８７】
（付記２１）前記配線構造は、前記絶縁膜に形成された接続孔及び配線溝を前記下地膜を介して銅を含有する材料により充填してなるダマシン構造を有することを特徴とする付記１０〜２０のいずれか１項に記載の配線構造の形成方法。
【００８８】
（付記２２）前記第１のスパッタ工程を前記接続孔の底部位に前記下地膜の材料が堆積する条件で、前記第２のスパッタ工程を前記底部位に堆積した前記下地膜の材料をエッチングする条件で、前記第３のスパッタ工程を前記底部位に前記下地膜の材料が堆積する条件でそれぞれ行うことを特徴とする付記２１に記載の配線構造の形成方法。
【００８９】
【発明の効果】
本発明の配線構造の形成方法によれば、ビア孔の高アスペクト化に対応したバリアメタル膜の十分な被覆性（カバレッジ）を確実に得ることを可能とし、半導体装置の更なる微細化・高集積化に対応しつつも配線信頼性及び初期歩留りの向上を実現することができる。
【図面の簡単な説明】
【図１】本発明の２ステップ・スパッタの構成を説明するための概略断面図である。
【図２】本発明の２ステップ・スパッタにおけるチェーン抵抗の初期歩留りを示す特性図である。
【図３】本発明の２ステップ・スパッタにおける配線信頼性を示す特性図である。
【図４】ビア孔内壁の肩部Ａ，側壁部Ｂ，底部Ｃにおけるバリアメタル膜の各膜厚について調べた結果を示す模式図である。
【図５】本発明の３ステップ・スパッタの構成を説明するための概略断面図である。
【図６】本発明の３ステップ・スパッタにおけるバリアメタル膜材料の組み合わせを示す模式図である。
【図７】第１の実施形態による配線構造の形成方法を工程順に示す概略断面図である。
【図８】諸実施形態で用いるスパッタチャンバーの概略構成を示す模式図である。
【図９】第２の実施形態による配線構造の形成方法を工程順に示す概略断面図である。
【図１０】従来の１ステップ・スパッタの構成を説明するための概略断面図である。
【図１１】従来の２ステップ・スパッタの構成を説明するための概略断面図である。
【符号の説明】
１，１０１  下層Ｃｕ配線
２，４  シリコンカーバイド膜
３  低誘電率膜
５，１０３  ビア孔
６，１０４  配線溝
７  バリアメタル膜
８，９  Ｃｕ膜
１１  上層Ｃｕ配線
１０２  層間絶縁膜
１０６  Ｃｕ材料
１０７，１０８  空隙（ボイド）
【図１】
2004153162.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004153162.tif 000008
【図７】
2004153162.tif 000009
【図８】
2004153162.tif 000010
【図９】
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【図１０】
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【図１１】
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