(57)【要約】【課題】Ａ０〜Ａ１１のアドレス信号しか出力しないコンピュータ本体ではＳＤＲＡＭの２５６Ｍビットのうちの半分の領域しか扱うことができなかった。【解決手段】コンピュータ本体から所定数のアドレス信号Ａ０〜Ａ１１と複数のセレクト信号ＣＳ０，ＣＳ１とを入力し、入力したＣＳ０、ＣＳ１信号に基づいて、メモリ用セレクト信号ＣＳを生成するとともにＡ０〜Ａ１１信号に追加された追加アドレス信号Ａ１２を生成し、ＣＳ信号並びにＡ１２信号およびＡ０〜Ａ１１信号を２５６ＭビットＳＤＲＡＭ（メモリ）に供給することにより対応するデータへのアクセスをコンピュータ本体から可能とするメモリ用回路３０を設けた。コンピュータ本体からは生成された追加アドレス信号Ａ１２と入力された所定数のアドレス信号Ａ０〜Ａ１１に対応するデータへのアクセスが可能となる。【選択図】　図６
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【特許請求の範囲】
【請求項１】
所定数のアドレス信号および当該所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表す複数のセレクト信号を生成するコンピュータ本体に接続可能な規格化されたメモリモジュールであって、
選択状態または非選択状態を表すメモリ用セレクト信号および上記所定数のアドレス信号より多い複数のアドレス信号を入力して同メモリ用セレクト信号が選択状態であるときに同複数のアドレス信号に対応するデータのアクセスが可能なメモリと、
上記コンピュータ本体から上記所定数のアドレス信号および複数のセレクト信号を入力し、入力したセレクト信号に基づいて、上記メモリ用セレクト信号を生成するとともに上記所定数のアドレス信号に追加された追加アドレス信号を生成し、生成したメモリ用セレクト信号並びに生成した追加アドレス信号および入力した所定数のアドレス信号を上記メモリに供給することにより対応するデータへのアクセスを上記コンピュータ本体から可能とするメモリ用回路とを具備することを特徴とするメモリモジュール。
【請求項２】
上記メモリ用回路は、上記入力した複数のセレクト信号のいずれかが上記メモリ空間の選択状態であるときに上記メモリ用セレクト信号を上記メモリの選択状態とし、同入力した複数のセレクト信号の全てが上記メモリ空間の非選択状態であるときに上記メモリ用セレクト信号を上記メモリの非選択状態とすることを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
上記コンピュータ本体は、上記所定数のアドレス信号に対応した容量の二つのメモリ空間のそれぞれについて選択状態または非選択状態を表す二種類のセレクト信号を生成し、
上記メモリ用回路は、上記二種類のセレクト信号のいずれかを上記コンピュータ本体から入力して上記追加アドレス信号として上記メモリに供給することを特徴とする請求項１または請求項２のいずれかに記載のメモリモジュール。
【請求項４】
上記メモリは、パルス状のクロック信号および同クロック信号入力の有効状態または無効状態を表すメモリ用クロックイネーブル信号を入力して同クロックイネーブル信号が有効状態であるときに同クロック信号に基づいて動作可能であり、
上記コンピュータ本体は、上記クロック信号および上記複数のメモリ空間のそれぞれについて上記クロック信号入力の有効状態または無効状態を表す複数のクロックイネーブル信号を生成し、
上記メモリ用回路は、上記コンピュータ本体から上記クロック信号および上記複数のクロックイネーブル信号を入力し、入力した複数のクロックイネーブル信号に基づいて上記メモリ用クロックイネーブル信号を生成して入力したクロック信号とともに上記メモリに供給することを特徴とする請求項１〜請求項３のいずれかに記載のメモリモジュール。
【請求項５】
上記メモリ用回路は、上記入力した複数のクロックイネーブル信号のいずれかが上記メモリ空間のクロック信号入力の有効状態であるときに上記メモリ用クロックイネーブル信号を上記メモリのクロック信号入力の有効状態とし、同入力した複数のクロックイネーブル信号の全てが上記メモリ空間のクロック信号入力の無効状態であるときに上記メモリ用クロックイネーブル信号を上記メモリのクロック信号入力の無効状態とすることを特徴とする請求項４に記載のメモリモジュール。
【請求項６】
上記追加アドレス信号は、上記所定数のアドレス信号にて表されるアドレスよりも上位のアドレスを表すことが可能な信号とされていることを特徴とする請求項１〜請求項５のいずれかに記載のメモリ用補助モジュール。
【請求項７】
所定数のアドレス信号および当該所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表すセレクト信号を生成するコンピュータ本体に接続可能な規格化されたメモリモジュールであって、
上記所定数のアドレス信号より多い複数のアドレス信号を入力して対応するデータのアクセスが可能なメモリと、
上記コンピュータ本体から上記所定数のアドレス信号およびセレクト信号を入力し、入力したセレクト信号に基づいて上記所定数のアドレス信号に追加された追加アドレス信号を生成し、当該追加アドレス信号および入力した所定数のアドレス信号を上記メモリに供給することにより対応するデータへのアクセスを上記コンピュータ本体から可能とするメモリ用回路とを具備することを特徴とするメモリモジュール。
【請求項８】
所定数のアドレス信号および当該所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表す複数のセレクト信号を生成するコンピュータ本体に接続され、選択状態または非選択状態を表すメモリ用セレクト信号および同所定数のアドレス信号より多い複数のアドレス信号を入力して同メモリ用セレクト信号が選択状態であるときに同複数のアドレス信号に対応するデータのアクセスが可能なメモリに対して同コンピュータ本体からのアクセスを可能とするにあたり、
上記コンピュータ本体から上記所定数のアドレス信号および複数のセレクト信号を入力し、入力したセレクト信号に基づいて、上記メモリ用セレクト信号を生成するとともに上記所定数のアドレス信号に追加された追加アドレス信号を生成し、生成したメモリ用セレクト信号並びに生成した追加アドレス信号および入力した所定数のアドレス信号を上記メモリに供給することにより対応するデータへのアクセスを上記コンピュータ本体から可能とすることを特徴とするメモリ用補助モジュール。
【請求項９】
所定数のアドレス信号および当該所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表すセレクト信号を生成するコンピュータ本体に接続され、同所定数のアドレス信号より多い複数のアドレス信号を入力して対応するデータのアクセスが可能なメモリに対して同コンピュータ本体からのアクセスを可能とするにあたり、
上記コンピュータ本体から上記所定数のアドレス信号およびセレクト信号を入力し、入力したセレクト信号に基づいて上記所定数のアドレス信号に追加された追加アドレス信号を生成し、当該追加アドレス信号および入力した所定数のアドレス信号を上記メモリに供給することにより対応するデータへのアクセスを上記コンピュータ本体から可能とすることを特徴とするメモリ用補助モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータ本体に接続可能なメモリモジュールおよびメモリ用補助モジュールに関する。
【０００２】
【従来の技術】
従来より、コンピュータ本体のソケット（スロット）にメモリモジュールを接続することにより、コンピュータのメモリを増設することが行われている。メモリモジュールとしては、１２８Ｍ（メガ）ビットＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を８個実装した１２８ＭバイトのＤＩＭＭ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）や、１２８ＭビットＳＤＲＡＭを１６個実装した２５６ＭバイトのＤＩＭＭ等が用いられている。通常、１２８ＭビットＳＤＲＡＭのアドレス信号端子はＡ０〜Ａ１１の１２個設けられており、行アドレス（Ｒｏｗ　Ａｄｄｒｅｓｓ）の信号線１２本および列アドレス（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ）の信号線１０本を接続可能となっている。そして、コンピュータ本体からＡ０〜Ａ１１のアドレス信号が入力されると、全ＳＤＲＡＭの１２８Ｍビット全領域について、対応するアドレスのデータを読み書きすることができる。
上記２５６ＭバイトのＤＩＭＭでは、ＳＤＲＡＭが二つのブロックのＳＤＲＡＭ群に分割されて２バンク（ＢＡＮＫ）とされている。そして、Ａ０〜Ａ１１のアドレス信号の他に、アクセスを行うＳＤＲＡＭ群の複数のバンクのそれぞれに対応した複数のチップセレクト信号を入力することにより、ＤＩＭＭの２５６Ｍバイト全領域について、対応するバンクおよびアドレスのデータを読み書き可能となっている。このように、バンクのいずれかを選択する複数のチップセレクト信号を利用することにより、コンピュータ本体が扱うことの可能なメモリ容量を増加させることが可能となっている。
また、特許３０２２２５５号公報（特許文献１参照。）に開示された技術のように、コンピュータ本体から入力される最上位のアドレス信号の状態に応じてアクセスさせるメモリを切り替えるモジュールも知られている。
【０００３】
【特許文献１】
特許３０２２２５５号公報（段落００１４−００５４、第１−８図）
【０００４】
【発明が解決しようとする課題】
上述した従来の技術においては、次のような課題があった。
近年、２５６ＭビットＳＤＲＡＭを８個実装した２５６ＭバイトのＤＩＭＭが用いられるようになってきた。しかし、同２５６ＭビットＳＤＲＡＭの全メモリ領域にアクセスするためにはＡ０〜Ａ１２の行アドレスの信号をＳＤＲＡＭに入力する必要があるため、旧機種のようにＡ０〜Ａ１１のアドレス信号しか出力しないコンピュータ本体ではＳＤＲＡＭの２５６Ｍビットのうちの半分の１２８Ｍビットの領域しか扱うことができなかった。特許３０２２２５５号公報に開示されたモジュールを用いても、最上位のアドレス信号Ａ１１の状態に応じてアクセスするメモリが切り替わるだけであり、同様のことが言える。
【０００５】
本発明は、上記課題にかんがみてなされたもので、コンピュータ本体から入力される所定数のアドレス信号だけでは全メモリ領域にアクセスできないメモリであっても、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることを可能として、メモリ領域を有効利用することが可能なメモリモジュールおよびメモリ用補助モジュールの提供を目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１にかかる発明は、所定数のアドレス信号および当該所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表す複数のセレクト信号を生成するコンピュータ本体に接続可能な規格化されたメモリモジュールであって、選択状態または非選択状態を表すメモリ用セレクト信号および上記所定数のアドレス信号より多い複数のアドレス信号を入力して同メモリ用セレクト信号が選択状態であるときに同複数のアドレス信号に対応するデータのアクセスが可能なメモリと、上記コンピュータ本体から上記所定数のアドレス信号および複数のセレクト信号を入力し、入力したセレクト信号に基づいて、上記メモリ用セレクト信号を生成するとともに上記所定数のアドレス信号に追加された追加アドレス信号を生成し、生成したメモリ用セレクト信号並びに生成した追加アドレス信号および入力した所定数のアドレス信号を上記メモリに供給することにより対応するデータへのアクセスを上記コンピュータ本体から可能とするメモリ用回路とを具備する構成としてある。
【０００７】
規格化された本メモリモジュールは、コンピュータ本体に接続されて、メモリへのアクセスをコンピュータ本体から可能とする。コンピュータ本体からメモリ用回路へは、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表す複数のセレクト信号とが入力される。一方、本メモリモジュールに設けられたメモリは、選択状態または非選択状態を表すメモリ用セレクト信号と、上記所定数のアドレス信号より多い複数のアドレス信号を入力して同メモリ用セレクト信号が選択状態であるときに同複数のアドレス信号に対応するデータのアクセスが可能である。
【０００８】
ここで、メモリ用セレクト信号は、メモリ用回路にてセレクト信号に基づいて生成される。また、上記所定数のアドレス信号に追加された追加アドレス信号も、メモリ用回路にてセレクト信号に基づいて生成される。生成されたメモリ用セレクト信号はメモリに供給されるので、同メモリ用セレクト信号が選択状態であるときにメモリはアクセス可能となる。生成された追加アドレス信号は入力された所定数のアドレス信号とともにメモリに供給されるので、コンピュータ本体からは生成された追加アドレス信号および入力された所定数のアドレス信号に対応するデータへのアクセスが可能となる。
【０００９】
すなわち、コンピュータ本体から入力される所定数のアドレス信号だけでは全メモリ領域にアクセスできないメモリであっても、セレクト信号に基づいて同所定数のアドレス信号以外のアドレス信号が生成されるので、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能となる。例えば、コンピュータ本体が１２８Ｍビット以下のＤＲＡＭしか全メモリ領域にアクセスできないアドレス信号を出力する場合に、２５６Ｍビット以上のＤＲＡＭに対して１２８Ｍビットより大きいメモリ領域にアクセスすることが可能となる。むろん、様々なメモリ容量のメモリに対して本発明を適用可能である。
また、メモリ用セレクト信号を生成することにより、コンピュータ本体からアクセス可能なメモリ数を増やすことができるので、コンピュータ本体が扱うことができるメモリ容量を大きくとることが可能である。
【００１０】
ここで、上記メモリは、一つのみ設けられていてもよいし、複数設けられていてもよい。メモリに対しては、データの書き込みおよび読み出しが可能である以外にも、データの書き込みのみが可能であってもよいし、データの読み出しのみが可能であってもよく、これらの場合であっても本発明にいうアクセス可能に該当する。従って、ＳＤＲＡＭ、ＲＯＭ、等、様々なメモリを採用することが可能である。
また、上記所定数のアドレス信号に追加アドレス信号を追加することによりメモリの全領域にアクセス可能となるとメモリ容量を有効に利用できて好適であるものの、追加アドレス信号は、同所定数のアドレス信号に追加されたアドレス信号であればよいため、メモリの全領域にアクセス可能とさせる必要はない。この場合でも、追加アドレス信号をメモリに供給することにより、所定数のアドレス信号に対応した容量のメモリ空間よりも多い容量のメモリ領域にアクセス可能とさせることができる。
【００１１】
上記メモリ用セレクト信号を生成する構成は、様々考えられる。その一例として、請求項２にかかる発明は、上記メモリ用回路は、上記入力した複数のセレクト信号のいずれかが上記メモリ空間の選択状態であるときに上記メモリ用セレクト信号を上記メモリの選択状態とし、同入力した複数のセレクト信号の全てが上記メモリ空間の非選択状態であるときに上記メモリ用セレクト信号を上記メモリの非選択状態とする構成としてある。
すなわち、複数のセレクト信号にて複数のメモリ空間のいずれかが選択された状態でメモリ用セレクト信号はメモリを選択した状態となり、複数のセレクト信号にて複数のメモリ空間全てが選択されていない状態でメモリ用セレクト信号はメモリを選択しない状態となる。
【００１２】
例えば、セレクト信号とメモリ用セレクト信号がローのときに選択状態であってハイのときに非選択状態である場合、複数のセレクト信号をＡＮＤゲートに入力して同ゲートからの出力をメモリ用セレクト信号とすることが可能である。また、セレクト信号とメモリ用セレクト信号がハイのときに選択状態であってローのときに非選択状態である場合、複数のセレクト信号をＯＲゲートに入力して同ゲートからの出力をメモリ用セレクト信号とすることが可能である。なお、セレクト信号とメモリ用セレクト信号とで選択状態と非選択状態の信号の状態が異なる場合、ＮＡＮＤゲートやＮＯＲゲート等を使用してメモリ用セレクト信号を生成することが可能である。
【００１３】
上記コンピュータ本体が上記所定数のアドレス信号に対応した容量の二つのメモリ空間のそれぞれについて選択状態または非選択状態を表す二種類のセレクト信号を生成する場合、請求項３にかかる発明のように、上記メモリ用回路は、上記二種類のセレクト信号のいずれかを上記コンピュータ本体から入力して上記追加アドレス信号として上記メモリに供給する構成としてもよい。すなわち、簡易な構成にて、二種類のセレクト信号のいずれかが追加アドレス信号とされ、メモリに供給される。
むろん、三種類以上のセレクト信号を生成する場合に、複数のセレクト信号から追加アドレス信号を生成することも可能である。
【００１４】
コンピュータ本体には、省電力のために使用していないバンクのメモリをスリープさせる信号を出力するものもある。そこで、請求項４にかかる発明は、上記メモリは、パルス状のクロック信号および同クロック信号入力の有効状態または無効状態を表すメモリ用クロックイネーブル信号を入力して同クロックイネーブル信号が有効状態であるときに同クロック信号に基づいて動作可能であり、上記コンピュータ本体は、上記クロック信号および上記複数のメモリ空間のそれぞれについて上記クロック信号入力の有効状態または無効状態を表す複数のクロックイネーブル信号を生成し、上記メモリ用回路は、上記コンピュータ本体から上記クロック信号および上記複数のクロックイネーブル信号を入力し、入力した複数のクロックイネーブル信号に基づいて上記メモリ用クロックイネーブル信号を生成して入力したクロック信号とともに上記メモリに供給する構成としてある。
【００１５】
すなわち、コンピュータ本体からメモリ用回路へは、パルス状のクロック信号と、複数のメモリ空間のそれぞれについてクロック信号入力の有効状態または無効状態を表す複数のクロックイネーブル信号とが入力される。一方、メモリは、クロック信号と、同クロック信号入力の有効状態または無効状態を表すメモリ用クロックイネーブル信号とを入力して、同クロックイネーブル信号が有効状態であるときに同クロック信号に基づいて動作可能である。
ここで、メモリ用クロックイネーブル信号は、メモリ用回路にて複数のクロックイネーブル信号に基づいて生成される。生成されたメモリ用クロックイネーブル信号は、クロック信号とともにメモリに供給されるので、同メモリ用クロックイネーブル信号が有効状態であるときにメモリは動作可能となる。
【００１６】
上記メモリ用クロックイネーブル信号を生成する構成は、様々考えられる。その一例として、請求項５にかかる発明は、上記メモリ用回路は、上記入力した複数のクロックイネーブル信号のいずれかが上記メモリ空間のクロック信号入力の有効状態であるときに上記メモリ用クロックイネーブル信号を上記メモリのクロック信号入力の有効状態とし、同入力した複数のクロックイネーブル信号の全てが上記メモリ空間のクロック信号入力の無効状態であるときに上記メモリ用クロックイネーブル信号を上記メモリのクロック信号入力の無効状態とする構成としてある。
【００１７】
すなわち、複数のクロックイネーブル信号にて複数のメモリ空間のいずれかのクロック信号入力が有効とされた状態でメモリ用クロックイネーブル信号はメモリのクロック信号入力を有効とした状態となり、複数のクロックイネーブル信号にて複数のメモリ空間全てのクロック信号入力が無効とされた状態でメモリ用クロックイネーブル信号はメモリのクロック信号入力を無効とした状態となる。なお、メモリ用クロックイネーブル信号は、上記メモリ用セレクト信号と同様、ＯＲゲート、ＡＮＤゲート、ＮＯＲゲート、ＮＡＮＤゲート等を使用して生成することが可能である。
【００１８】
なお、請求項６にかかる発明のように、上記追加アドレス信号は、上記所定数のアドレス信号にて表されるアドレスよりも上位のアドレスを表すことが可能な信号とされている構成としてもよい。すなわち、上記所定数のアドレス信号よりも上位の追加アドレス信号が生成され、同所定数のアドレス信号とともにメモリに供給される。
ここで、追加アドレス信号は、上記複数のアドレス信号の最上位のアドレス信号であってもよい。
【００１９】
ところで、メモリにメモリ用セレクト信号を供給しなくても、セレクト信号から追加アドレス信号を生成することにより、所定数のアドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能となるので、請求項７にかかる発明のように構成してもよい。
すなわち、コンピュータ本体からメモリ用回路へは、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表すセレクト信号とが入力される。一方、本メモリモジュールに設けられたメモリは、上記所定数のアドレス信号より多い複数のアドレス信号を入力して同複数のアドレス信号に対応するデータのアクセスが可能である。
【００２０】
ここで、上記所定数のアドレス信号に追加された追加アドレス信号は、メモリ用回路にてセレクト信号に基づいて生成される。生成されたアドレス信号は入力された所定数のアドレス信号とともにメモリに供給されるので、コンピュータ本体からは生成されたアドレス信号および入力された所定数のアドレス信号に対応するデータへのアクセスが可能となる。
すなわち、コンピュータ本体から入力される所定数のアドレス信号だけでは全メモリ領域にアクセスできないメモリであっても、セレクト信号に基づいて同所定数のアドレス信号以外のアドレス信号が生成されるので、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能となる。
【００２１】
また、メモリが実装される前のメモリモジュールであっても、メモリを実装することにより、所定数のアドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能となる。そこで、請求項８にかかる発明は、所定数のアドレス信号および当該所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表す複数のセレクト信号を生成するコンピュータ本体に接続され、選択状態または非選択状態を表すメモリ用セレクト信号および同所定数のアドレス信号より多い複数のアドレス信号を入力して同メモリ用セレクト信号が選択状態であるときに同複数のアドレス信号に対応するデータのアクセスが可能なメモリに対して同コンピュータ本体からのアクセスを可能とするにあたり、上記コンピュータ本体から上記所定数のアドレス信号および複数のセレクト信号を入力し、入力したセレクト信号に基づいて、上記メモリ用セレクト信号を生成するとともに上記所定数のアドレス信号に追加された追加アドレス信号を生成し、生成したメモリ用セレクト信号並びに生成した追加アドレス信号および入力した所定数のアドレス信号を上記メモリに供給することにより対応するデータへのアクセスを上記コンピュータ本体から可能とする構成としてある。
【００２２】
また、請求項９にかかる発明は、所定数のアドレス信号および当該所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表すセレクト信号を生成するコンピュータ本体に接続され、同所定数のアドレス信号より多い複数のアドレス信号を入力して対応するデータのアクセスが可能なメモリに対して同コンピュータ本体からのアクセスを可能とするにあたり、上記コンピュータ本体から上記所定数のアドレス信号およびセレクト信号を入力し、入力したセレクト信号に基づいて上記所定数のアドレス信号に追加された追加アドレス信号を生成し、当該追加アドレス信号および入力した所定数のアドレス信号を上記メモリに供給することにより対応するデータへのアクセスを上記コンピュータ本体から可能とする構成としてある。
すなわち、本発明は、メモリを備えていないメモリ用補助モジュールであっても有効である。また、請求項２〜請求項６に記載した構成をメモリ用補助モジュールに対応させることも可能である。
【００２３】
【発明の効果】
以上説明したように、請求項１、請求項７〜請求項９にかかる発明によれば、コンピュータ本体から入力される所定数のアドレス信号だけでは全メモリ領域にアクセスできないメモリであっても、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることを可能として、メモリ領域を有効利用することが可能となる。
請求項２にかかる発明によれば、適切にメモリ用セレクト信号を生成する一例を提供することができる。
請求項３にかかる発明によれば、簡易な構成で追加アドレス信号を生成することができる。
【００２４】
請求項４にかかる発明によれば、コンピュータ本体から複数のメモリ空間に対して複数のクロックイネーブル信号が出力されているときに、適切にメモリに対してアクセス可能にさせることができる。
請求項５にかかる発明によれば、適切にメモリ用クロックイネーブル信号を生成する一例を提供することができる。
請求項６にかかる発明によれば、簡易な構成にて、追加アドレス信号を生成することができる。
【００２５】
【発明の実施の形態】
以下、下記の順序に従って本発明の実施形態を説明する。
（１）メモリモジュールの構成：
（２）メモリモジュールの作用：
（３）変形例：
【００２６】
（１）メモリモジュールの構成：
図１は、本発明の一実施形態にかかるメモリモジュール１０の外観を示す正面図である。なお、上下左右の位置関係を説明するときには、同図を基準として説明する。
本メモリモジュール１０は、規格化された形状のプリント基板１０ａに、８個の２５６ＭビットＳＤＲＡＭ２０、複数のゲートＩＣ３１、図示しない抵抗回路、等が実装されている。また、基板１０ａの下側縁部には、正面側と背面側とに各８４ピンとされた１６８ピン端子４０が形成されている。同メモリモジュール１０は、デスクトップ型パーソナルコンピュータ（ＰＣ）用の増設メモリカードであり、ＤＩＭＭ仕様とされた１６８ピン端子４０をデスクトップ型ＰＣ（コンピュータ本体）のマザーボード９０のコネクタ（スロット）９１に挿入可能である。コネクタ９１には、端子４０の配置に対応して、１６８箇所の導通部を形成してある。同コネクタ９１は、規格化された１６８ピンのＤＩＭＭを装着可能な形状とされている。メモリモジュール１０を上方からコネクタ９１に挿入すると、マザーボード９０に対して略垂直に取り付けることができ、デスクトップ型ＰＣに接続することができる。その結果、デスクトップ型ＰＣのメモリを増設することができる。
【００２７】
メモリモジュール１０が接続されるデスクトップ型ＰＣは、最新機種ではなく、２５６Ｍバイトのメモリ容量を扱う際に１２８Ｍバイトずつ２バンクとして扱うようになっている。従って、例えば１２８ＭビットＳＤＲＡＭを１６個実装した２５６ＭバイトのＤＩＭＭを増設するのに好適な構成となっている。
図２は、デスクトップ型ＰＣのコネクタ９１と、１２８ＭビットＳＤＲＡＭを１６個実装した従来の２５６ＭバイトのＤＩＭＭを用いたとして形成される仮想的なメモリ空間との配線上の対応関係の一部を示している。
図において、１２８Ｍビット仮想メモリＲ１１〜Ｒ１８，Ｒ２１〜Ｒ２８は８個ずつＳＤＲＡＭ群のブロックとされ、２バンクとされている。ここで、図の上側のＳＤＲＡＭ群をＢＡＮＫ１と呼び、下側のＳＤＲＡＭ群をＢＡＮＫ２と呼ぶことにする。コネクタ９１には、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ６３、ＣＳ０、ＣＳ１、ＣＫＥ１、ＣＫＥ２、等の各種信号線の接続部が形成されている。
【００２８】
ここで、ＣＬＫ信号はクロック信号を意味しており、ＰＣが所定周波数のパルス状のクロック信号を生成してＣＬＫ信号線に供給する。
ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号はＳＤＲＡＭに対して行アドレスを与えるタイミングを伝える信号を意味しており、ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号はＳＤＲＡＭに対して列アドレスを与えるタイミングを伝える信号を意味している。Ａ０〜Ａ１１信号は、メモリ空間内のアドレスを指定する所定数（１２種類）のアドレス信号を意味している。８ビットのデータが入出力可能な１２８ＭビットＳＤＲＡＭを実装したＤＩＭＭでは、行アドレスとして１２種類、列アドレスとして１０種類のアドレス信号がＳＤＲＡＭに供給される。ＰＣは、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１信号を生成し、ＣＬＫ信号に合わせて信号線に供給する。
【００２９】
Ｄ０〜Ｄ６３信号は、６４種類のデータ信号を意味している。６４本のデータ信号線は８本ずつ８組に分けられ、ＳＤＲＡＭ群中の各ＳＤＲＡＭに８本ずつ接続されている。
ＣＳ０、ＣＳ１信号は、アクセスするＳＤＲＡＭ群を選択するチップセレクト信号（セレクト信号）であり、各ＳＤＲＡＭ群のそれぞれについて選択状態または非選択状態を表す信号である。同信号は、ＳＤＲＡＭ群の選択状態がＬ（ロー）、非選択状態がＨ（ハイ）で表された負論理の信号である。ＣＳ０、ＣＳ１信号は、同時にＬとなることはなく、ＳＤＲＡＭにアクセスする際にいずれか一つのみＬとなるようになっている。
【００３０】
ＣＫＥ１、ＣＫＥ２信号は、二つのＳＤＲＡＭ群のそれぞれについてＣＬＫ信号入力の有効状態または無効状態を表すクロックイネーブル信号であり、クロック信号入力の有効状態がＨ、無効状態がＬの正論理の信号である。ＰＣは、ＣＳ０、ＣＳ１、ＣＫＥ１、ＣＫＥ２信号を生成し、ＣＬＫ信号に合わせて信号線に供給する。
これらの他、コネクタ９１には、二種類の拡張アドレス信号ＢＡ０、ＢＡ１の信号線や、電源ライン、等の接続部も形成されている。
そして、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ６３信号はＢＡＮＫ１，２の両方に供給され、ＣＳ０、ＣＫＥ０信号はＢＡＮＫ１に供給され、ＣＳ１、ＣＫＥ１信号はＢＡＮＫ２に供給されている。
【００３１】
図３は、各ＳＤＲＡＭ群内の仮想メモリに対応する従来の１２８ＭビットＳＤＲＡＭの端子と同端子に接続される信号線の要部を示している。なお、ＳＤＲＡＭ内に端子名を記載するとともにＳＤＲＡＭ外に信号線名を記載している。
同ＳＤＲＡＭは、セレクト信号と、Ａ０〜Ａ１１信号を入力して、同セレクト信号がＬ（選択状態）であるときにＡ０〜Ａ１１信号に対応するデータのアクセスが可能なメモリである。また、クロックイネーブル信号をＣＫＥ端子に入力して同クロックイネーブル信号がＨ（有効状態）であるときにＣＬＫ信号に基づいて動作可能である。
【００３２】
ＢＡＮＫ１内の仮想メモリＲ１１に対しては、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ７信号線が、それぞれ、クロック信号入力端子ＣＬＫ、行アドレス信号入力端子ＲＡＳ、列アドレス信号入力端子ＣＡＳ、アドレス信号入力端子Ａ０〜Ａ１１、データ信号入出力端子Ｄ０〜Ｄ７に接続され、対応する信号が同端子から入出力される仕様となっている。なお、同じＢＡＮＫ１内の別の仮想メモリＲ１２〜Ｒ１８に対するデータ信号入出力端子Ｄ０〜Ｄ７には、異なる８本ずつのデータ信号線が接続される仕様である。また、ＣＳ０、ＣＫＥ０信号線が、それぞれ、チップセレクト信号入力端子ＣＳ、クロックイネーブル信号入力端子ＣＫＥに接続され、ＢＡＮＫ１について選択状態または非選択状態を表すチップセレクト信号がＣＳ端子に入力され、同ＢＡＮＫ１についてクロック信号入力の有効状態または無効状態を表すクロックイネーブル信号がＣＫＥ端子に入力される仕様となっている。仮想メモリＲ１２〜Ｒ１８についても、同じＣＳ０、ＣＫＥ０信号線が接続される仕様である。
【００３３】
一方、ＢＡＮＫ２内の仮想メモリＲ２１に対して、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ７端子については仮想メモリＲ１１と同じ信号線が接続される仕様である。そして、ＣＳ１、ＣＫＥ１信号線が、それぞれ、ＣＳ、ＣＫＥ端子に接続され、ＢＡＮＫ２について選択状態または非選択状態を表すチップセレクト信号がＣＳ端子に入力され、同ＢＡＮＫ２についてクロック信号入力の有効状態または無効状態を表すクロックイネーブル信号がＣＫＥ端子に入力される仕様となっている。仮想メモリＲ２２〜Ｒ２８についても、同じＣＳ１、ＣＫＥ１信号線が接続される仕様である。
なお、１２８ＭビットＳＤＲＡＭは、拡張アドレス信号を入力可能なＢＡ０、ＢＡ１端子等も備えている。従って、行アドレスとして１２ビット、列アドレスとして１０ビット、拡張アドレスとして２ビットの計２４ビットを入力し、アドレスに対応する８ビットのデータを入出力するので、２の２４乗×８ビット、すなわち、１２８Ｍビットのメモリ空間を有している。
【００３４】
図４は、上記デスクトップ型ＰＣがコネクタ９１から出力する信号の状態を表したタイミングチャートである。
本デスクトップ型ＰＣは、省電力のために使用していないバンクのメモリをスリープさせるようにクロックイネーブル信号を出力する。ＢＡＮＫ１のＳＤＲＡＭにアクセスするとき、同ＳＤＲＡＭをスリープ状態から解除させるためにＣＫＥ０信号をＬ→Ｈに立ち上げる（タイミングｔ１）。同ＳＤＲＡＭにアクセスするとき、ＣＳ０信号をＨ→Ｌに立ち下げる（タイミングｔ２）。ＢＡＮＫ１のＳＤＲＡＭへのアクセスを終了するときには、ＣＳ０信号をＬ→Ｈに立ち上げる（タイミングｔ３）。ＢＡＮＫ１のＳＤＲＡＭをスリープ状態にするときにはＣＫＥ０信号をＨ→Ｌに立ち下げ、ＢＡＮＫ２のＳＤＲＡＭにアクセスするとき、同ＳＤＲＡＭをスリープ状態から解除させるためにＣＫＥ１信号をＬ→Ｈに立ち上げる（タイミングｔ４）。ＢＡＮＫ２のＳＤＲＡＭにアクセスするとき、ＣＳ１信号をＨ→Ｌに立ち下げ（タイミングｔ５）、同ＳＤＲＡＭへのアクセスを終了するときには、ＣＳ１信号をＬ→Ｈに立ち上げる（タイミングｔ６）。両ＢＡＮＫ１，２のＳＤＲＡＭをスリープ状態にするときには、両ＣＫＥ０、ＣＫＥ１信号をＬの状態にする。
【００３５】
このように、本デスクトップ型ＰＣは、ＣＳ０、ＣＳ１信号が同時にはＬとならないように、所定数のアドレス信号に対応した容量（１２８Ｍビット×８）の二つのメモリ空間のそれぞれについて二つのセレクト信号を生成する。また、ＣＫＥ０、ＣＫＥ１信号が同時にはＨとならないように、二つのメモリ空間のそれぞれについて二つのクロックイネーブル信号を生成する。
【００３６】
近年、２５６ＭビットＳＤＲＡＭを８個実装した２５６ＭバイトのＤＩＭＭが用いられるようになってきた。図５は、上記デスクトップ型ＰＣを用いたときに２５６ＭビットＳＤＲＡＭの端子と同端子に接続可能な信号線の要部を示している。
２５６ＭビットＳＤＲＡＭは、メモリ用セレクト信号と、所定数のアドレス信号Ａ０〜Ａ１１より多い複数のアドレス信号Ａ０〜Ａ１２を入力して、同メモリ用セレクト信号がＬ（選択状態）であるときにＡ０〜Ａ１２信号に対応するデータのアクセスが可能なメモリである。また、メモリ用クロックイネーブル信号をＣＫＥ端子に入力して同メモリ用クロックイネーブル信号がＨ（有効状態）であるときにＣＬＫ信号に基づいて動作可能である。
【００３７】
図に示すように、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ｄ０〜Ｄ７端子については、対応する信号が存在するため、信号を直接入力可能である。しかし、アドレス信号入力端子については、Ａ１２端子に対応する信号が存在しないため、メモリ容量の半分である１２８Ｍビットの領域にしかアクセスできないことになる。また、ＣＳ、ＣＫＥ端子に相当する信号は存在せず、ＣＳ０、ＣＳＫ０信号、または、ＣＳ１、ＣＳＫ１信号を入力すると、結局のところ１２８Ｍビットの領域にしかアクセスできず、Ａ０〜Ａ１１のアドレス信号しか出力しないコンピュータ本体では２５６ＭビットＳＤＲＡＭの半分の領域しか扱うことができないことになる。
本メモリモジュール１０は、後述するメモリ用回路により、Ａ０〜Ａ１１信号よりも上位のＡ１２のアドレス信号（追加アドレス信号）を生成し、Ａ０〜Ａ１１信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能である。
【００３８】
図６は、メモリモジュール１０の回路の要部を示した回路図である。図の２５６ＭビットＳＤＲＡＭ２０は、図１で示した８個のＳＤＲＡＭ２０のうちの一つ（例えば、一番左端のＳＤＲＡＭ）を代表して示している。実際には、同じような回路が８個のＳＤＲＡＭ２０全てに対して形成してある。各ＳＤＲＡＭ２０に対しては、Ｄ０〜Ｄ７端子に接続されるデータ信号線の種類が異なるのみであり、残りの端子には同じデータ信号線が接続されている。なお、分かりやすく説明するため、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ７端子については入出力される信号名のみを記載しているが、実際にはこれらの信号の信号線は１６８ピン端子４０に接続されている。
【００３９】
図において、メモリ用回路３０と端子４０とから、メモリ用補助モジュール１２が構成される。メモリ用回路３０は、ＡＮＤゲート３１ａ、ＯＲゲート３１ｂを備えている。同ゲート３１ａ，ｂは、ゲートＩＣ３１内に設けられている。
ＡＮＤゲート３１ａの二つの入力端子には、それぞれ端子４０内のＣＳ０端子４１ａ、ＣＳ１端子４１ｂが接続されている。また、ＡＮＤゲート３１ａの出力端子には、ＳＤＲＡＭ２０のＣＳ端子が接続されている。そして、１２８ＭビットＳＤＲＡＭ用のセレクト信号であるＣＳ０、ＣＳ１信号の論理積がメモリ用セレクト信号ＣＳとして２５６ＭビットＳＤＲＡＭ２０のＣＳ端子に供給される。
すなわち、本メモリモジュール１０は、入力したＣＳ０、ＣＳ１信号のいずれかがＬ（１２８Ｍビット仮想メモリのメモリ空間の選択状態）であるときにメモリ用セレクト信号ＣＳをＬ（２５６ＭビットＳＤＲＡＭの選択状態）とし、入力したＣＳ０、ＣＳ１信号の全てがＨ（１２８Ｍビット仮想メモリのメモリ空間の非選択状態）であるときにＣＳ信号をＨ（２５６ＭビットＳＤＲＡＭの非選択状態）とする。同回路にて、複数のセレクト信号を入力し、入力した複数のセレクト信号に基づいて、適切にメモリ用セレクト信号を生成することができる。
【００４０】
また、ＳＤＲＡＭ２０のＡ１２端子には、ＣＳ１が接続されている。すなわち、ＣＳ１信号がＬであるときにはＡ１２端子から入力されるＡ１２信号は「０」となり、ＣＳ０信号がＬであるときはＣＳ１信号がＨであってＡ１２端子から入力されるＡ１２信号は「１」となる。同回路にて、複数のセレクト信号を入力し、入力したセレクト信号に基づいて、簡易な構成ながら所定数のアドレス信号Ａ０〜Ａ１１に追加された追加アドレス信号Ａ１２を生成することができる。この追加アドレス信号Ａ１２は、Ａ０〜Ａ１１信号にて表されるアドレスよりも上位のアドレスを表すことが可能な信号とされている。すると、図７に示すように、２５６ＭビットＳＤＲＡＭ２０の半分のメモリ領域がＣＳ０信号＝Ｌすなわち上記ＢＡＮＫ１に割り当てられ、残りの半分のメモリ領域がＣＳ１信号＝Ｌすなわち上記ＢＡＮＫ２に割り当てられる。なお、上述した可能メモリＲ１１〜Ｒ１８，Ｒ２１〜Ｒ２８に対応して割り当てられるメモリ領域に同じ符号を付している。図に示すように、例えば、ＢＡＮＫ１に割り当てられた仮想メモリＲ１１と、ＢＡＮＫ２に割り当てられた仮想メモリＲ２１とが、左端にある同じ２５６ＭビットＳＤＲＡＭ２０の内部に設けられていることが分かる。このように、セレクト信号に応じて同一のＳＤＲＡＭのメモリ領域を使い分けることができ、本メモリモジュールを擬似的に１２８ＭビットＳＤＲＡＭを使用した２バンク構成のメモリモジュールとして扱うことが可能となる。
なお、二種類のセレクト信号ＣＳ０，ＣＳ１からＡ１２信号を生成してＡ１２端子に入力する際には、ＣＳ１信号をＡ１２端子に入力する代わりに、ＣＳ０信号をＡ１２端子に入力するようにしてもよい。
【００４１】
このように、メモリ用回路３０は、デスクトップ型ＰＣから所定数のアドレス信号Ａ０〜Ａ１１と複数のセレクト信号ＣＳ０，ＣＳ１とを入力して、メモリ用セレクト信号ＣＳと追加アドレス信号Ａ１２とを生成し、ＣＳ信号、追加アドレス信号Ａ１２、所定数のアドレス信号Ａ０〜Ａ１１を２５６ＭビットＳＤＲＡＭ２０に供給することにより対応するデータへのアクセスをデスクトップ型ＰＣから可能とする。
デスクトップ型ＰＣには、使用していないバンクの１２８ＭビットＳＤＲＡＭをスリープさせる複数のクロックイネーブル信号を出力するものもある。そこで、メモリ用回路３０は、デスクトップ型ＰＣからＣＬＫ信号および複数のクロックイネーブル信号ＣＫＥ０，ＣＫＥ１を入力し、入力したＣＫＥ０、ＣＫＥ１信号に基づいてメモリ用クロックイネーブル信号ＣＫＥを生成してＣＬＫ信号とともにＳＤＲＡＭ２０に供給する。
【００４２】
ＳＤＲＡＭ２０のＣＬＫ端子には、端子４０内のＣＬＫ端子４１ｃが接続されている。従って、メモリ用回路３０は、ＣＬＫ信号をデスクトップ型ＰＣから入力してＳＤＲＡＭ２０に供給するようになっている。
また、ＯＲゲート３１ｂの二つの入力端子には、それぞれ端子４０内のＣＫＥ０端子４１ｄ、ＣＫＥ１端子４１ｅが接続されている。同ＯＲゲート３１ｂの出力端子には、ＳＤＲＡＭ２０のＣＫＥ端子が接続されている。そして、１２８ＭビットＳＤＲＡＭ用のＣＫＥ０、ＣＫＥ１信号の論理和がＣＫＥ信号として２５６ＭビットＳＤＲＡＭ２０のＣＫＥ端子に供給される。すなわち、本メモリモジュール１０は、入力したＣＫＥ０、ＣＫＥ１信号のいずれかがＨ（１２８Ｍビット仮想メモリのメモリ空間のクロック信号入力の有効状態）であるときにＣＫＥ信号をＨ（２５６ＭビットＳＤＲＡＭのクロック信号入力の有効状態）とし、入力したＣＫＥ０、ＣＫＥ１の全てがＬ（１２８Ｍビット仮想メモリのメモリ空間のクロック信号入力の無効状態）であるときにＣＫＥ信号をＬ（２５６ＭビットＳＤＲＡＭのクロック信号入力の無効状態）とする。
【００４３】
（２）メモリモジュールの作用：
次に、図８に示すタイミングチャートを参照しながら、本メモリモジュール１０の作用を説明する。なお、タイミングｔ１〜ｔ７は、図４と同じタイミングとしている。
ＣＫＥ０信号がＬ→Ｈに立ち上がって（タイミングｔ１）ＢＡＮＫ１の仮想メモリをスリープ状態から解除させる状態となると、ＯＲゲート３１ｂの入力端子の一方にＨが入力されるので、ＯＲゲート３１ｂから出力されるＣＫＥ信号はＨ（有効状態）となる。また、ＣＫＥ０信号がＨ→Ｌに立ち下がるとともにＣＫＥ１信号がＬ→Ｈに立ち上がって（タイミングｔ４）ＢＡＮＫ２の仮想メモリをスリープ状態から解除させる状態となっても、ＯＲゲート３１ｂの入力端子の一方にＨが入力されるので、ＯＲゲート３１ｂから出力されるＣＫＥ信号はＨ（有効状態）となる。一方、ＣＫＥ１信号がＨ→Ｌに立ち下がって（タイミングｔ７）両ＢＡＮＫ１，２の仮想メモリをスリープさせる状態になると、ＯＲゲート３１ｂの両入力端子にＬが入力されるので、ＯＲゲート３１ｂから出力されるＣＫＥ信号はＬ（無効状態）となる。
【００４４】
すると、２５６ＭビットＳＤＲＡＭ２０は、両ＢＡＮＫ１，２の仮想メモリをスリープ状態にさせるときのみＣＫＥ端子にＬが入力され、ＣＬＫ信号入力が無効となる。一方、ＢＡＮＫ１，２のいずれかの仮想メモリをスリープ状態から解除させる状態となるとＣＫＥ端子にＨが入力され、ＣＬＫ信号入力が有効となって入力されるＣＬＫ信号に基づいて動作する。
このように、デスクトップ型ＰＣから複数の１２８Ｍビット仮想メモリのメモリ空間に対して複数のクロックイネーブル信号が出力されているときに、適切に２５６ＭビットＳＤＲＡＭに対してアクセス可能にさせることができる。
【００４５】
ＣＫＥ０信号がＨであるときにＣＳ０信号がＨ→Ｌに立ち下がって（タイミングｔ２）ＢＡＮＫ１の仮想メモリにアクセスする状態となると、ＡＮＤゲート３１ａの入力端子の一方にＬが入力されるので、ＡＮＤゲート３１ａから出力されるＣＳ信号はＬ（選択状態）となる。このとき、ＣＳ１信号はＨであるので、Ａ１２信号は１を意味するＨとなり、ＳＤＲＡＭ２０のＡ１２端子にはＨが入力される。
また、ＣＫＥ１信号がＨであるときにＣＳ１信号がＨ→Ｌに立ち下がって（タイミングｔ５）ＢＡＮＫ２の仮想メモリにアクセスする状態となっても、ＡＮＤゲート３１ａの入力端子の一方にＬが入力されるので、ＡＮＤゲート３１ａから出力されるＣＳ信号はＬ（選択状態）となる。このとき、ＣＳ１信号はＬであるので、Ａ１２信号は０を意味するＬとなり、ＳＤＲＡＭ２０のＡ１２端子にはＬが入力される。
【００４６】
すると、２５６ＭビットＳＤＲＡＭ２０は、デスクトップ型ＰＣから両ＢＡＮＫ１，２の仮想メモリにアクセスする状態となるとＣＳ端子にＬが入力され、同デスクトップ型ＰＣからアクセス可能となる。
ここで、ＢＡＮＫ１の仮想メモリにアクセスする状態であるときにはＡ１２信号が１となり、ＢＡＮＫ２の仮想メモリにアクセスする状態であるときにはＡ１２信号が０となるので、デスクトップ型ＰＣからは追加アドレス信号Ａ１２と所定数のアドレス信号Ａ０〜Ａ１１に対応する２５６Ｍビット分のデータへのアクセスが可能となる。
【００４７】
このように、コンピュータ本体から入力される所定数のアドレス信号Ａ０〜Ａ１１だけでは１２８Ｍビットのメモリ領域にしかアクセスできない２５６Ｍビットメモリであっても、セレクト信号に基づいてＡ０〜Ａ１１信号以外の追加アドレス信号Ａ１２が生成されるので、従来ではアクセスできなかったメモリ領域に対してコンピュータ本体からアクセスすることが可能となり、メモリ領域を有効利用することが可能となる。その結果、２５６ＭビットＳＤＲＡＭを使用したメモリモジュールでありながら、あたかも１２８ＭビットＳＤＲＡＭを使用して２バンク構成としたメモリモジュールのようにしてコンピュータ本体からアクセスすることが可能となる。現在、２５６ＭビットＳＤＲＡＭがＳＤＲＡＭの主流となり、１２８ＭビットＳＤＲＡＭを入手することが困難となってきているが、本発明により最新機種ではないコンピュータ本体であっても２５６ＭビットＳＤＲＡＭを実装したメモリモジュールを有効に利用することが可能となる。
また、複数のセレクト信号ＣＳ０，ＣＳ１からメモリ用セレクト信号ＣＳを生成することにより、コンピュータ本体からアクセス可能なメモリ数を増やすことができるので、コンピュータ本体が扱うことができるメモリ容量を大きくとることが可能である。
【００４８】
（３）変形例：
本発明のメモリモジュールは、様々な変形例が考えられる。
上述したメモリモジュール１０はＥＣＣ（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ　Ｃｏｄｅ）無しのＤＩＭＭであるが、ＥＣＣ付きのメモリモジュールであってもＥＣＣ用のメモリが増えるだけであり、本発明を適用可能である。むろん、ＤＩＭＭ以外にも、ＳＩＭＭ等であってもよい。
ＳＤＲＡＭには、データ信号入出力端子が１６本のメモリもある。このようなメモリであっても、コンピュータ本体が生成する所定数のアドレス信号よりも多い複数のアドレス信号を入力可能なメモリであれば、本発明を適用することにより、メモリ領域を有効利用することが可能となる。むろん、データ信号入出力端子が８本、１６本以外のメモリに対しても本発明を適用可能である。また、データの読み出しのみ可能なＲＯＭ等であっても、本発明を適用可能である。
さらに、コンピュータ本体が所定数のアドレス信号だけで１２８Ｍビットメモリまで扱うことが可能なもの以外であっても、本発明を適用可能である。例えば、６４Ｍビットメモリまで扱うことが可能なコンピュータ本体である場合、本発明を適用することにより、１２８Ｍビットメモリを扱うことが可能になるし、後述するように２５６Ｍビット以上のメモリ容量を有するメモリも扱うことが可能となる。また、２５６Ｍビットメモリまで扱うことが可能なコンピュータ本体である場合、本発明を適用することにより、５１２Ｍビット以上のメモリ容量を有するメモリを扱うことが可能となる。
【００４９】
セレクト信号とメモリ用セレクト信号が正論理である場合、図９に示すように、ＡＮＤゲート３１ａの代わりにＯＲゲート３２ａを使用すればよい。すると、ＣＳ０、ＣＳ１信号のいずれかがＨ（選択状態）であるときにメモリ用セレクト信号ＣＳがＨ（選択状態）となり、ＳＤＲＡＭに対してアクセス可能となる。
また、クロックイネーブル信号とメモリ用クロックイネーブル信号が負論理である場合、同図に示すように、ＯＲゲート３１ｂの代わりにＡＮＤゲート３２ｂを使用すればよい。すると、ＣＫＥ０、ＣＫＥ１信号のいずれかがＬ（有効状態）であるときにＣＫＥ信号がＬ（有効状態）となり、ＳＤＲＡＭはＣＬＫ信号に基づいて動作可能となる。
【００５０】
さらに、本発明のメモリモジュールに実装されるメモリにメモリ用セレクト信号を供給しなくても、本メモリモジュールを動作させることが可能である。コンピュータ本体が所定数のアドレス信号に対応した容量の二つのメモリ空間のそれぞれについて二種類のセレクト信号を生成する場合、メモリ用セレクト信号を生成せず、実装されたメモリのＣＳ端子を常時選択状態としておいてもよい。むろん、メモリは、所定数のアドレス信号より多い複数のアドレス信号を入力して対応するデータのアクセスが可能であればよく、ＣＳ端子が設けられていなくてもよい。
この場合、メモリ用回路は、コンピュータ本体から所定数のアドレス信号とセレクト信号とを入力し、入力したセレクト信号に基づいて所定数のアドレス信号に追加された追加アドレス信号を生成し、当該追加アドレス信号と入力した所定数のアドレス信号とをメモリに供給することにより対応するデータへのアクセスをコンピュータ本体から可能とすればよい。上記の例では、コンピュータ本体から入力される二種類のセレクト信号のいずれかを追加アドレス信号としてメモリに供給することにより、セレクト信号に応じて同一のメモリのメモリ領域を使い分けることができ、メモリ領域を有効利用することが可能となる。
【００５１】
追加アドレス信号は、メモリに入力可能な最上位アドレスを表すアドレス信号以外であってもよい。図１０は、別の変形例にかかるメモリモジュールに実装された２５６ＭビットＳＤＲＡＭに入力される信号の要部を示したブロック図である。Ａ１１、Ａ１２端子が列アドレス入力に用いられず行アドレス入力にのみ用いられる場合、端子から入力されるＡ０〜Ａ１０信号を２５６ＭビットＳＤＲＡＭのＡ０〜Ａ１０端子に入力するとともにＡ１１信号を２５６ＭビットＳＤＲＡＭのＡ１２端子に入力し、ＣＳ１信号を追加アドレス信号としてＡ１１端子に入力してもよい。また、Ａ１０〜Ａ１２端子が行アドレス入力にのみ用いられるＳＤＲＡＭである場合、１６８ピン端子から入力されるＡ０〜Ａ９信号をＳＤＲＡＭのＡ０〜Ａ９端子に入力するとともにＡ１０、Ａ１１信号をそれぞれＳＤＲＡＭのＡ１１、Ａ１２端子に入力し、ＣＳ１信号を追加アドレス信号としてＡ１０端子に入力してもよい。むろん、Ａ０端子が行アドレス入力にのみ用いられる場合には、１６８ピン端子から入力されるＣＳ１信号を追加アドレス信号としてＡ０端子に入力してもよい。
【００５２】
また、三以上のバンクを選択する三種類以上のセレクト信号から複数の追加アドレス信号を生成してもよい。図１１は、別の変形例にかかるメモリモジュールの回路の要部を示した回路図である。
本メモリモジュールは、５１２ＭビットＳＤＲＡＭを８個実装した５１２ＭバイトのＤＩＭＭである。同５１２ＭビットＳＤＲＡＭは、１４種類のアドレス信号Ａ０〜Ａ１３を入力可能であり、デスクトップ型ＰＣから入力される所定数のアドレス信号Ａ０〜Ａ１１と比べて二種類多く、同ＳＤＲＡＭの全メモリ領域にアクセスするためにはアドレス信号をさらに二種類必要とする。図の５１２ＭビットＳＤＲＡＭは、８個のＳＤＲＡＭのうちの一つを代表して示している。
一方、デスクトップ型ＰＣは、５１２Ｍバイトのメモリ容量を扱う際に１２８Ｍバイトずつ４バンクとして扱うようになっているものを例にとって説明する。
【００５３】
図において、メモリ用回路５０は、ＡＮＤゲート５１ａ〜ｄ、ＯＲゲート５１ｅ〜ｇを備えている。
ＡＮＤゲート５１ａの二つの入力端子にはそれぞれ１６８ピン端子４０内のＣＳ０、ＣＳ１端子が接続され、ＡＮＤゲート５１ｂの二つの入力端子にはそれぞれ１６８ピン端子４０内のＣＳ２、ＣＳ３端子が接続されている。ＡＮＤゲート５１ｃの二つの入力端子にはそれぞれＡＮＤゲート５１ａ，ｂの出力端子が接続されている。また、ＡＮＤゲート５１ｃの出力端子には、ＳＤＲＡＭのＣＳ端子が接続されている。すなわち、本メモリモジュールは、入力した複数のセレクト信号ＣＳ０〜ＣＳ３のいずれかがＬ（１２８Ｍビット仮想メモリのメモリ空間の選択状態）であるときにメモリ用セレクト信号ＣＳをＬ（５１２ＭビットＳＤＲＡＭの選択状態）とし、入力したＣＳ０〜ＣＳ３信号の全てがＨ（１２８Ｍビット仮想メモリのメモリ空間の非選択状態）であるときにＣＳ信号をＨ（５１２ＭビットＳＤＲＡＭの非選択状態）とする。
【００５４】
ＳＤＲＡＭのＡ１３端子には、ＡＮＤゲート５１ｂの出力端子が接続されている。また、ＡＮＤゲート５１ｄの二つの入力端子にはそれぞれ端子４０内のＣＳ１、ＣＳ３端子が接続されている。そして、ＳＤＲＡＭのＡ１２端子には、ＡＮＤゲート５１ｃの出力端子が接続されている。
すなわち、図１２に示すように、ＣＳ０〜ＣＳ３信号が順に０，１，１，１であるときＡ１３、Ａ１２信号はそれぞれ１，１となり、ＣＳ０〜ＣＳ３信号が順に１，０，１，１であるときＡ１３、Ａ１２信号はそれぞれ１，０となる。また、ＣＳ０〜ＣＳ３信号が順に１，１，０，１であるときＡ１３、Ａ１２信号はそれぞれ０，１となり、ＣＳ０〜ＣＳ３信号が順に１，１，１，０であるときＡ１３、Ａ１２信号はそれぞれ０，０となる。このように、ＬとなるＣＳ０〜ＣＳ３信号が異なればＡ１３、Ａ１２信号の組み合わせも異なるので、同回路にて、複数のセレクト信号を入力し、入力したセレクト信号に基づいて、所定数のアドレス信号Ａ０〜Ａ１１に追加された追加アドレス信号Ａ１２，Ａ１３を生成することができる。その結果、５１２ＭビットＳＤＲＡＭ２０のメモリ領域の１／４ずつがＣＳ０〜ＣＳ３信号＝ＬすなわちＢＡＮＫ１〜ＢＡＮＫ４に割り当てられる。
【００５５】
なお、Ａ１３信号を生成してＡ１３端子に入力する際には、ＣＳ２、ＣＳ３信号の論理積を入力する代わりに、ＣＳ０、ＣＳ１信号の論理積を入力してもよい。また、Ａ１２信号を生成してＡ１２端子に入力する際には、ＣＳ１、ＣＳ３信号の論理積を入力する代わりに、ＣＳ０、ＣＳ２信号の論理積を入力してもよい。
このようなメモリ用回路５０であっても、デスクトップ型ＰＣから所定数のアドレス信号Ａ０〜Ａ１１と複数のセレクト信号ＣＳ０〜ＣＳ３とを入力して、メモリ用セレクト信号ＣＳと追加アドレス信号Ａ１２，Ａ１３とを生成し、ＣＳ信号、追加アドレス信号Ａ１２，Ａ１３、所定数のアドレス信号Ａ０〜Ａ１１を５１２ＭビットＳＤＲＡＭに供給することにより全メモリ領域について対応するデータへのアクセスをデスクトップ型ＰＣから可能とする。
【００５６】
また、ＯＲゲート５１ｅの二つの入力端子にはそれぞれ端子４０内のＣＫＥ０、ＣＫＥ１端子が接続され、ＯＲゲート５１ｆの二つの入力端子にはそれぞれ端子４０内のＣＫＥ２、ＣＫＥ３端子が接続されている。ＯＲゲート５１ｇの二つの入力端子にはそれぞれＯＲゲート５１ｅ，ｆの出力端子が接続されている。また、ＯＲゲート５１ｇの出力端子には、ＳＤＲＡＭのＣＫＥ端子が接続されている。すなわち、本メモリモジュールは、入力した複数のクロックイネーブル信号ＣＫＥ０〜ＣＫＥ３のいずれかがＨ（１２８Ｍビット仮想メモリのメモリ空間のクロック信号入力の有効状態）であるときにメモリ用クロックイネーブル信号ＣＫＥをＨ（５１２ＭビットＳＤＲＡＭのクロック信号入力の有効状態）とし、入力したＣＫＥ０〜ＣＫＥ３信号の全てがＬ（１２８Ｍビット仮想メモリのメモリ空間のクロック信号入力の無効状態）であるときにＣＫＥ信号をＬ（５１２ＭビットＳＤＲＡＭのクロック信号入力の無効状態）とする。従って、デスクトップ型ＰＣから複数の１２８Ｍビット仮想メモリのメモリ空間に対して複数のクロックイネーブル信号が出力されているときに、適切に５１２ＭビットＳＤＲＡＭに対してアクセス可能にさせることができる。
【００５７】
むろん、コンピュータ本体が、１２８Ｍバイトずつ３バンクを扱うものである場合、メモリモジュールにはＣＳ３、ＣＫＥ３信号が入力されないことになるが、図１１で示した回路を利用して５１２ＭビットＳＤＲＡＭのうち、１２８×３＝３８４Ｍビット分のメモリ領域を使用することが可能となる。この場合、５１２ＭビットＳＤＲＡＭの全メモリ領域は使用されないことになるが、所定数のアドレス信号Ａ０〜Ａ１１だけでアクセス可能な１２８Ｍビットのメモリ領域よりは広い領域をコンピュータ本体から扱うことが可能となるので、５１２ＭビットＳＤＲＡＭのメモリ領域を有効利用することが可能となることに変わりはない。
【００５８】
なお、メモリモジュールに、Ａ０〜Ａ１４信号を入力可能な１Ｇ（ギガ）ビットＳＤＲＡＭを実装する場合でも、コンピュータ本体が所定数のアドレス信号Ａ０〜Ａ１１と８種類のセレクト信号ＣＳ０〜ＣＳ７とを生成可能であれば、本発明を適用可能である。このとき、メモリ用回路は、コンピュータ本体からＡ０〜Ａ１１信号とＣＳ０〜ＣＳ７信号とを入力して、メモリ用セレクト信号ＣＳと追加アドレス信号Ａ１２〜Ａ１４とを生成し、ＣＳ信号、追加アドレス信号Ａ１２〜Ａ１４、所定数のアドレス信号Ａ０〜Ａ１１を１ＧビットＳＤＲＡＭに供給することにより全メモリ領域について対応するデータへのアクセスをデスクトップ型ＰＣから可能とする。また、８種類のクロックイネーブル信号ＣＫＥ０〜ＣＫＥ７を入力して、メモリ用クロックイネーブル信号ＣＫＥを生成することができる。
【００５９】
さらに、メモリが実装される前のメモリモジュールであっても、メモリを実装することにより、所定数のアドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能となる。従って、図６で示したように、メモリモジュール１０からＳＤＲＡＭ２０を除いたメモリ用補助モジュール１２であっても本発明は有効である。むろん、メモリ用補助モジュールは、メモリを装着するためのメモリソケットを備えていてもよいし、メモリを半田付け可能な形状としたものであってもよい。
以上説明したように、本発明によると、種々の態様により、コンピュータ本体から入力される所定数のアドレス信号だけでは全メモリ領域にアクセスできないメモリであっても、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることを可能として、メモリ領域を有効利用することが可能なメモリモジュールおよびメモリ用補助モジュールを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるメモリモジュールの外観を示す正面図である。
【図２】デスクトップ型ＰＣのコネクタと従来の１２８ＭビットＳＤＲＡＭとの配線上の対応関係の一部を示す図である。
【図３】各ＳＤＲＡＭ群内の従来の１２８ＭビットＳＤＲＡＭの端子と同端子に接続される信号線の要部を示す図である。
【図４】デスクトップ型ＰＣがコネクタから出力する信号の状態を表すタイミングチャートである。
【図５】上記デスクトップ型ＰＣを用いたときに２５６ＭビットＳＤＲＡＭの端子と同端子に接続可能な信号線の要部を示す図である。
【図６】メモリモジュールの回路の要部を示す回路図である。
【図７】２５６Ｍビットのメモリ領域に割り当てられる１２８Ｍビットのメモリ空間の様子を模式的に示す図である。
【図８】各種信号の状態を表すタイミングチャートである。
【図９】変形例にかかるメモリモジュールの回路の要部を示す回路図である。
【図１０】別の変形例にかかるメモリモジュールに実装されたＳＤＲＡＭに入力される信号の要部を示すブロック図である。
【図１１】別の変形例にかかるメモリモジュールの回路の要部を示す回路図である。
【図１２】ＣＳ０〜ＣＳ３信号の状態とＡ１２、Ａ１３信号との対応関係を示す表形式の図である。
【符号の説明】
１０…メモリモジュール
１０ａ…プリント基板
１２…メモリ用補助モジュール
２０…２５６ＭビットＳＤＲＡＭ
３０…メモリ用回路
３１…ゲートＩＣ
３１ａ…ＡＮＤゲート
３１ｂ…ＯＲゲート
４０…１６８ピン端子
５０…メモリ用回路
９０…マザーボード
９１…コネクタ
Ｒ１１〜Ｒ１８，Ｒ２１〜Ｒ２８…仮想メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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