(57)【要約】【課題】異なる機種の画像読取装置のいずれも適用される画像処理装置が、共通のハードウェアで複数の異なる機能の実現が可能であり、適用する画像読取装置等の複数機種に対して共に有用であるようにする。【解決手段】２つのＦＩＦＯ２４や、各ＦＩＦＯ２４からリードした画像データを処理するシェーディング補正回路２６などを実装したメインボード２２を用意する。画像読取用に使用する光電変換素子１１の種類（２ｃｈ出力型のＣＣＤか、ＣＩＳか）に応じて、メインボード２２に画素単位に時系列に入力する画像データの、各ＦＩＦＯ２４へのライト及びリードのタイミングの制御部２７における制御内容を設定する。【選択図】　　図２
2004112530.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータバッファメモリと、
前記各データバッファメモリからリードした画像データに対して所定の画像処理を行なう画像処理回路と、
画素単位に時系列に入力する画像データの、前記各データバッファメモリへのライト及びリードのタイミングを制御する制御手段と、
を備えている画像処理装置。
【請求項２】
前記データバッファメモリは、各ｎビット幅で二つ設けられており、
前記制御手段は、ｎビットの前記入力した画像データを前記各データバッファメモリに対して画素毎に交互にライトを行なうことで、前記画像データを前記二つのデータバッファメモリに偶数画素と奇数画素に分離してライトする、
請求項１に記載の画像処理装置。
【請求項３】
前記データバッファメモリは、各ｎビット幅で二つ設けられており、
前記制御手段は、前記入力した画像データを画素毎にビットを２分割し、前記各データバッファメモリに対して各々ライトを行なう、請求項１に記載の画像処理装置。
【請求項４】
前記画像処理回路は、前記各データバッファメモリからリードした２本の画像データに対して各々独立に所定の補正処理を施し、
前記制御手段は、この補正処理後の各画像データを交互に選択することにより１本の画像データとする、
請求項２に記載の画像処理装置。
【請求項５】
前記制御手段は、前記各データバッファメモリからリードした各画像データにつき前記２分割されたビットを連結して１本の画像データとする、請求項３に記載の画像処理装置。
【請求項６】
原稿の画像を読取る光電変換素子と、
この読取った画像データを画像処理する請求項１〜５の何れかの一に記載の画像処理装置と、
を備えている画像読取装置。
【請求項７】
請求項６に記載の画像読取装置と、
この画像読取装置で読取った画像データに基づいて画像形成を行なう画像形成装置と、
を備えている複写機。
【請求項８】
請求項６に記載の画像読取装置と、
画像データに基づいて画像形成を行なう請求項６に記載の画像形成装置と、
ネットワークから前記画像形成装置で画像形成する画像データを受信し、また、前記画像読取装置で読取った画像データをネットワークを介して送信する通信インターフェイスと、
を備えているファクシミリ装置。
【請求項９】
複数のデータバッファメモリと、前記各データバッファメモリからリードした画像データに対して所定の画像処理を行なう画像処理回路とを用意し、光電変換素子の種類に応じて画素単位に時系列に入力する画像データの、前記各データバッファメモリへのライト及びリードのタイミングの制御内容を設定して、前記光電変換素子で原稿の画像を読取り、この読取った画像データが前記各データバッファメモリへライトされ、前記各データバッファメモリからリードした画像データに対して前記画像処理回路で画像処理を行なう画像読取装置を製造する、画像読取装置の製造方法。
【請求項１０】
前記データバッファメモリは、各ｎビット幅のものを二つ用い、前記設定は、ｎビットの前記入力した画像データを前記各データバッファメモリに対して画素毎に交互にライトを行なうことで、前記画像データを前記二つのデータバッファメモリに偶数画素と奇数画素に分離してライトするように行なう、請求項９に記載の画像読取装置の製造方法。
【請求項１１】
前記データバッファメモリは、各ｎビット幅のものを二つ用い、前記設定は、前記入力した画像データを画素毎にビットを２分割し、前記各データバッファメモリに対して各々ライトを実行するように行なう、請求項１０に記載の画像読取装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置、画像読取装置、画像形成装置、ファクシミリ装置及び画像読取装置の製造方法に関する。
【０００２】
【従来の技術】
特許文献１には、固体イメージセンサのＯＤＤ画素信号と、ＥＶＥＮ画素信号との出力特性の差に基づく出力信号の偶奇差を高精度に補正し、高階調で安定した画像読取を可能にしようとする技術が開示されている。
【０００３】
【特許文献１】特開平０９−９３４３３号公報
【発明が解決しようとする課題】
デジタル複写機、ファクシミリ装置、あるいはこれらの機能を融合した複合機において、多様な方式に対応する汎用性の高いユニットの設計が非常に重要な要素となっている。なぜなら、製品としては少量多品種で低価格という傾向が強まっているので、製品毎にユニットを開発しても開発投資を回収できる見込みは少なく、さらに量産効果による仕入れ単価のダウンは限定的なものにとどまるためである。
【０００４】
最近はユニットの共通化は既に常識となりつつあり、さらに進んだユニット設計が求められる時代になりつつある。具体的には、ユニットを共通利用する機種の適用範囲を従来よりも広げながら、適用する全ての機種に対して品質面、コスト面で制約となることなく、逆に他社に対して差別化できるような機能を実現できるユニットが求められている。
【０００５】
ところで、高速のデジタル複写機の多くは、高速駆動が可能なＣＣＤによる縮小光学系をイメージセンサとして用いるものが多い。それに対して、低速のデジタル複写機あるいはファクシミリ装置においては、省スペースで、かつ、組み付け性に優れる等倍イメージセンサ（ＣＩＳ）が用いられることが多い。
【０００６】
この両者において、読取画像に対する画像処理としては共通化できるものも多いが、より高画質化を求めると、イメージセンサの種別に応じた細かな補正処理が必要不可欠となるため、画像処理回路の共通化にはイメージセンサ固有の補正機能の取り込みが障害となっている。
【０００７】
例えば、高速対応のＣＣＤの場合、デバイス構成として偶数画素／奇数画素を別々のアナログシフトレジスタで転送する２ｃｈ転送方式を採用する場合が多い。デバイス出力端子で見た場合、偶数画素／奇数画素を合成して１ｃｈ出力するタイプと、別々の端子で出力する２ｃｈ出力タイプがあるが、双方とも偶数画素と奇数画素でそれぞれ特有のドリフトやオフセットが発生する可能性があることに違いはなく、この差を除去するためには、偶数画素／奇数画素の分離処理が必要となる。
【０００８】
特許文献１の技術も、ＣＣＤの偶数画素／奇数画素の特性差を補正する方式を提案するものであり、高画質が求められるデジタル複写機を主なターゲットとする回路構成である。
【０００９】
また、アナログ信号へのノイズ混入を防ぐ目的からＣＣＤの近傍でＡ／Ｄ変換し、かつ、周波数が高い故に放射ノイズの周波数が集中しないように画像処理回路のクロックとは非同期のクロックで入力させる形態を採用するケースがあり、このような場合は、速度変換用のバッファメモリの介在も必要となる。
【００１０】
しかしながら、これら高速機に必要となる機能、メモリ、あるいは特有の入力インターフェイスをそのまま低速機に適用した場合、目立った効果が得られることがないばかりか、低速機の製造コストを高めてしまうという不具合があった。
【００１１】
本発明の目的は、異なる機種の画像読取装置のいずれも適用される画像処理装置が、共通のハードウェアで複数の異なる機能の実現が可能であり、適用する画像読取装置等の複数機種に対して共に有用であるようにすることである。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、複数のデータバッファメモリと、前記各データバッファメモリからリードした画像データに対して所定の画像処理を行なう画像処理回路と、画素単位に時系列に入力する画像データの、前記各データバッファメモリへのライト及びリードのタイミングを制御する制御手段と、を備えている画像処理装置である。
【００１３】
したがって、タイミング制御を変えることにより、データバッファメモリに、ＥＶＥＮ，ＯＤＤ分離のようなチャンネル分離機能や、１つのデータバッファメモリのビット幅以上の画像データに対応するバッファ機能など、複数の機能の中から何れかを与えることができ、光電変換素子や画像データの転送方式、あるいは、画像データのビット幅が異なる機種間においても、単に共通に利用できるだけでなく、ハードウェアを有効活用し、機能を向上させることができる。
【００１４】
請求項２に記載の発明は、請求項１に記載の画像処理装置において、前記データバッファメモリは、各ｎビット幅で二つ設けられており、前記制御手段は、ｎビットの前記入力した画像データを前記各データバッファメモリに対して画素毎に交互にライトを行なうことで、前記画像データを前記二つのデータバッファメモリに偶数画素と奇数画素に分離してライトする。
【００１５】
したがって、データバッファメモリに、ＥＶＥＮ，ＯＤＤ分離のようなチャンネル分離機能を与えることができる。
【００１６】
請求項３に記載の発明は、請求項１に記載の画像処理装置において、前記データバッファメモリは、各ｎビット幅で二つ設けられており、前記制御手段は、前記入力した画像データを画素毎にビットを２分割し、前記各データバッファメモリに対して各々ライトを行なう。
【００１７】
したがって、データバッファメモリに、１つのデータバッファメモリのビット幅以上の画像データに対応するバッファ機能を与えることができる。
【００１８】
請求項４に記載の発明は、請求項２に記載の画像処理装置において、前記画像処理回路は、前記各データバッファメモリからリードした２本の画像データに対して各々独立に所定の補正処理を施し、前記制御手段は、この補正処理後の各画像データを交互に選択することにより１本の画像データとする。
【００１９】
したがって、ＥＶＥＮ，ＯＤＤ分離した各画像に独立に所定の補正処理を施した後、この補正処理後の画像データを１本の画像データとすることができる。
【００２０】
請求項５に記載の発明は、請求項３に記載の画像処理装置において、前記制御手段は、前記各データバッファメモリからリードした各画像データにつき前記２分割されたビットを連結して１本の画像データとする。
【００２１】
したがって、データバッファメモリに１つのデータバッファメモリのビット幅以上の画像データに対応するバッファ機能を与えてバッファした画像データに対して、画像処理を行なうことができる。
【００２２】
また、これらの画像処理装置を用いて、原稿の画像を読取る光電変換素子と、この読取った画像データを画像処理する請求項１〜５の何れかの一に記載の画像読取装置と、を備えている画像読取装置や（請求項６）、請求項６に記載の画像読取装置と、この画像読取装置で読取った画像データに基づいて画像形成を行なう画像形成装置と、を備えている画像形成装置や（請求項７）、請求項６に記載の画像読取装置と、画像データに基づいて画像形成を行なう請求項６に記載の画像形成装置と、ネットワークから前記画像形成装置で画像形成する画像データを受信し、また、前記画像読取装置で読取った画像データをネットワークを介して送信する通信インターフェイスと、を備えているファクシミリ装置（請求項８）とすることができる。
【００２３】
請求項９に記載の発明は、複数のデータバッファメモリと、前記各データバッファメモリからリードした画像データに対して所定の画像処理を行なう画像処理回路とを用意し、光電変換素子の種類に応じて画素単位に時系列に入力する画像データの、前記各データバッファメモリへのライト及びリードのタイミングの制御内容を設定して、前記光電変換素子で原稿の画像を読取り、この読取った画像データが前記各データバッファメモリへライトされ、前記各データバッファメモリからリードした画像データに対して前記画像処理回路で画像処理を行なう画像読取装置を製造する、画像読取装置の製造方法である。
【００２４】
したがって、タイミング制御を変えることにより、データバッファメモリに、ＥＶＥＮ，ＯＤＤ分離のようなチャンネル分離機能や、１つのデータバッファメモリのビット幅以上の画像データに対応するバッファ機能など、複数の機能の中から何れかを与えることができ、光電変換素子や画像データの転送方式、あるいは、画像データのビット幅が異なる機種間においても、単に共通に利用できるだけでなく、ハードウェアを有効活用し、機能を向上させることができる。
【００２５】
請求項１０に記載の発明は、請求項９に記載の画像読取装置の製造方法において、前記データバッファメモリは、各ｎビット幅のものを二つ用い、前記設定は、ｎビットの前記入力した画像データを前記各データバッファメモリに対して画素毎に交互にライトを行なうことで、前記画像データを前記二つのデータバッファメモリに偶数画素と奇数画素に分離してライトするように行なう。
【００２６】
したがって、データバッファメモリに、ＥＶＥＮ，ＯＤＤ分離のようなチャンネル分離機能を与えることができる。
【００２７】
請求項１１に記載の発明は、請求項１０に記載の画像読取装置の製造方法において、前記データバッファメモリは、各ｎビット幅のものを二つ用い、前記設定は、前記入力した画像データを画素毎にビットを２分割し、前記各データバッファメモリに対して各々ライトを実行するように行なう。
【００２８】
したがって、データバッファメモリに、１つのデータバッファメモリのビット幅以上の画像データに対応するバッファ機能を与えることができる。
【００２９】
【発明の実施の形態】
［装置構成について］
本発明の画像読取装置などについて、一実施の形態を説明する。
【００３０】
図１は、本実施の形態である複写機１の概略構成を示すブロック図である。図１に示すように、この複写機１は、原稿の画像を読取る画像読取装置２と、この読取った画像データに基づいて用紙などの媒体上に画像形成を行なう画像形成装置３と、複写機１の全体を制御する制御部４とを備えている。画像形成装置３の印刷方式は、電子写真方式のほか、インクジェット方式、昇華型熱転写方式、銀塩写真方式、直接感熱記録方式、溶融型熱転写方式などを用いることができる。
【００３１】
図２は、本実施の形態である画像読取装置２の電気的な接続を示すブロック図である。この画像読取装置２は、フラットベッドスキャナであり、図示しない２つの走行体を備え、この走行体により図示しないコンタクトガラス上の原稿の画像を読取走査する。なお、これらの構成や動作については周知であるため、詳細な説明は省略する。本例では、画像読取装置２は、高速な複写機向けの構成であり、原稿の画像読取用の光電変換素子１１として２ｃｈ出力型のＣＣＤを採用している。
【００３２】
光電変換素子１１から出力された画像データの偶数画素、奇数画素、すなわちＥＶＥＮ画素信号、ＯＤＤ画素信号（以下、単にＥＶＥＮ，ＯＤＤという）の各アナログビデオ信号は、所定の信号処理を行なうアナログ処理回路１２を経て、各ｃｈを交互に選択するアナログＳＷ１３により１ｃｈに合成され、１個のＡ／Ｄ変換器（ＡＤＣ）１４によって量子化される。ここまでの回路構成は、センサボードユニット（ＳＢＵ）１５の同一基板上にレイアウトされており、量子化された画像データが、画像処理回路２１が搭載されるメインボード２２へ転送される。ここで、光電変換素子１１を、その内部にて１ｃｈに合成された後、アナログビデオ信号を出力する１ｃｈ出力型のＣＣＤにて構成する場合は、ＳＢＵ１５上のアナログＳＷ１３は不要となる。
【００３３】
画像読取装置２を制御する制御部２７は制御手段を実現するもので、ラッチ回路２３の動作タイミング等を制御し、転送された８ｂｉｔの画像データＳＤは、所定のタイミングでラッチ回路２３によりラッチされ、２個並列に配置された８ｂｉｔ幅のデータバッファメモリである先入れ先出し回路（ＦＩＦＯ）２４にＥＶＥＮ，ＯＤＤ別にライトされる。ここで、ＦＩＦＯ２４は、リード／ライトが別々のクロックで制御可能な非同期型であり、書き込みクロックと読み出しクロックの速度差を吸収できるようなメモリ容量を持つものとする。これにより、ＦＩＦＯ２４は画像データをＥＶＥＮ，ＯＤＤに分離するためだけでなく、ＳＢＵ１５上のＡＤＣ１４のクロックと画像処理回路２１内のクロックとが非同期関係である場合に、その周波数差や位相差を吸収する目的の干渉バッファとしての機能を果たすことができる。
【００３４】
ＦＩＦＯ２４に書き込まれたＥＶＥＮ，ＯＤＤの各データは、ある程度データライトが進行したタイミングで、制御部２７のタイミング制御によりリードされ、以降、画像処理回路２１内のクロックに同期してＥＶＥＮ，ＯＤＤごとに画像処理がなされる。但し、ＥＶＥＮ，ＯＤＤに分離されている部分について、各経路の画素レートは１ｃｈの画素レートに対して１／２となる。この例では、ＦＩＦＯ２４からリードされたＥＶＥＮ，ＯＤＤの各データ別々の処理例として、画像処理回路を実現する２つのオフセット除去回路２５により、光学的にマスクされた画素領域を対象にＥＶＥＮ，ＯＤＤ別のオフセットレベルを算出し、有効画像領域に対して減算するＥＶＥＮ，ＯＤＤ別のオフセット除去の補正処理を施している。オフセットレベルの算出はライン単位に行なうものであり、これによってドリフトも含めたＥＶＥＮ，ＯＤＤ固有のオフセットを除去できる。
【００３５】
そして、オフセット除去後の画像データを、再度ＥＶＥＮ，ＯＤＤの順に配列することで、１本の画像データ列として、画像処理回路を実現するシェーディング補正回路２６により、シェーディング補正処理等を施す。ここで、シェーディング補正処理の入力データは１０ｂｉｔまで対応する構成とし、ＥＶＥＮ，ＯＤＤを合成した８ｂｉｔの画像データは、下位に２ｂｉｔ分の０を付加するなどによって１０ｂｉｔデータとして扱えるようにする。このシェーディング補正処理の１０ｂｉｔ対応は、後述するｂｉｔ拡張時の共通利用を念頭においたものである。シェーディング補正後の画像データは、必要であればさらに別の画像処理も施してから、画像形成装置３に送信されて、画像形成が行なわれる。図３は、ラッチ回路２３への入力からオフセット除去回路２５への入力までの各段階の信号のタイミングチャートである。図３において、ＳＤ（０），ＳＤ（１），…は、各画素の画像データを順番に示すものである。
【００３６】
図２に示す構成は、アナログビデオ信号の段階で１ｃｈに合成するものであるが、画像処理回路２１として図１の構成の回路と同一のものを用い、センサボードユニット１５上の回路構成を図４の構成にすることもできる。すなわち、アナログ処理回路１２、ＡＤＣ１４をそれぞれ２つ用い、アナログＳＷ１３を不要として、２ｃｈの画像データをそのまま画像処理回路２１に入力する構成である。この場合は、各ＡＤＣ１４からの出力が２つのＦＩＦＯ２４にそれぞれ入力するような構成となる。
【００３７】
また、ＡＤＣ１４がＳＢＵ１５に搭載され、ＡＤＣ１４のクロックに同期して画像データが転送される構成について説明したが、ＡＤＣ１４の搭載箇所はＳＢＵ１５である必要はなく、画像データの転送クロックについても、前述の説明に限定する必要はない。
【００３８】
以上の構成に対して、図３に、図１と基本的に同じ構成の画像処理回路２１を低速の複写機あるいはファクシミリ装置の画像読取装置に適用した場合の構成例を示す。この場合の複写機の基本構成も図１の複写機１と同様である。また、図５に示すように、図１の基本構成に加えて、画像読取装置２で読取った画像データを公衆電話回線などのネットワークを介して送信し、また、外部からネットワークを介して画像データを受信して当該画像データに基づく画像形成を画像形成装置３で可能とする通信インターフェイス６を備えているファクシミリ装置５とすることができる。
【００３９】
図６は、この場合の画像読取装置２が備えている画像処理系の回路構成のブロック図である。この構成例では、イメージセンサ１１として等倍イメージセンサ（ＣＩＳ）を採用しており、ＣＩＳから出力されるアナログビデオ信号は基本的にＥＶＥＮ，ＯＤＤ差のない１ｃｈであり、個別にオフセット除去の補正処理を施す必要はない。
【００４０】
そこで、この構成例は、アナログビデオ信号をより詳細な１０ｂｉｔの分解能を有するＡＤＣ３２にて量子化し、高分解能な画像データを画像処理回路２１へ入力させる。ここで、ＡＤＣ３２の分解能は１０ｂｉｔに限定するものではなく、並列に配置されたＦＩＦＯ２４のｂｉｔ幅を合計した数値以下（例では１６ｂｉｔ以下）であればよい。
【００４１】
画像処理回路２１では、制御部２７によるラッチ回路２３のタイミング制御により、並列に配置されたＦＩＦＯ２４に対して、ＥＶＥＮ，ＯＤＤの分離処理とは異なり、同一画素を上位と下位のｂｉｔに分離して同時にライトを行なう。例えば、図１の例でＥＶＥＮ側のデータをライトしたＦＩＦＯ２４に上位８ｂｉｔをライトし、ＯＤＤ側のデータを書き込んだＦＩＦＯ２４に残りの下位２ｂｉｔをライトする。下位２ｂｉｔをライトしたＦＩＦＯ２４について、有効データ以外のｂｉｔは０に固定する等、有効ｂｉｔに影響のない処理を施しておく。そして、ある程度データライトが進行したタイミングで制御部２７のタイミング制御によりリード動作を行い、前述のように分割した上位と下位を再度結合させて１０ｂｉｔの画像データを再形成する。形成された１０ｂｉｔ画像データは、オフセット除去回路２５はバイパスしてオフセット除去は行なわず、そのままシェーディング補正回路２６によるシェーディング補正処理が施される。
【００４２】
なお、ここでは、各ＦＩＦＯ２４へ格納するデータを上位８ｂｉｔ、下位２ｂｉｔに分割した例で説明したが、これ以外の分割方法、例えば、各５ｂｉｔずつに分割する等としてもよい。
【００４３】
以上のように、画像読取装置２の画像処理回路２１等から構成される画像処理装置においては、画像処理回路２１の入力段に並列配置された速度変換用のＦＩＦＯ２４及び２系統の画像パスが、ＥＶＥＮ，ＯＤＤの分離用途に使用可能であるだけでなく、ＥＶＥＮ，ＯＤＤに分割する必要がない使用形態においては、画像データのｂｉｔ数拡張に対応することができるので、単に複数機種で共通に利用できるだけでなく、画像処理回路２１のハードウェアを有効活用し、機能を向上させることができる。
【００４４】
［画像読取装置の製造方法］
本発明の画像像読取装置の製造方法について、一実施の形態を説明する。
【００４５】
この画像読取装置の製造方法は、光電変換素子１１で原稿の画像を読取り、この読取った画像データを各ＦＩＦＯ２４へライトし、そして、各ＦＩＦＯ２４からリードした画像データに対してシェーディング補正回路２６などで画像処理を行なう、前述の画像読取装置２を製造するものである。
【００４６】
この画像読取装置２の製造過程においては、次の２点を実行することが必要である。
【００４７】
（１）前述のＳＢＵ１５や、ＦＩＦＯ２４、オフセット除去回路２５、シェーディング補正回路２６などが実装されたメインボード２２を用意する必要がある。
【００４８】
（２）そして、ＳＢＵ１５の光電変換素子１１の種類（前述のように２ｃｈ出力型のＣＣＤか、ＣＩＳか）に応じて、メインボード２２に画素単位に時系列に入力する画像データの、各ＦＩＦＯ２４へのライト及びリードのタイミングの制御内容を設定する。すなわち、制御部２７のハードウェア構成や制御プログラムを変えて、光電変換素子１１の種類が２ｃｈ出力型のＣＣＤの場合は図２〜図４を参照して前記した制御が可能なようにし、光電変換素子１１の種類がＣＩＳの場合は図６、図７を参照して前記した制御が可能なようにする。
【００４９】
よって、光電変換素子１１の種類が２ｃｈ出力型のＣＣＤの場合は、ＦＩＦＯ２４は各ｎビット幅のものを二つ用いた前記の構成で、その場合の設定は、ｎビットの入力した画像データを各ＦＩＦＯ２４に対して画素毎に交互にライトを行なうことで、画像データを前記２つのＦＩＦＯ２４に偶数画素と奇数画素に分離してライトするように行なうこととなる。
【００５０】
また、光電変換素子１１の種類がＣＩＳの場合は、ＦＩＦＯ２４は各ｎビット幅のものを二つ用いた前記の構成で、その場合の設定は、入力した画像データを画素毎にビットを２分割し、各ＦＩＦＯ２４に対して各々ライトを実行するように行なうことになる。
【００５１】
【発明の効果】
請求項１，９に記載の発明は、タイミング制御を変えることにより、データバッファメモリに、ＥＶＥＮ，ＯＤＤ分離のようなチャンネル分離機能や、１つのデータバッファメモリのビット幅以上の画像データに対応するバッファ機能など、複数の機能の中から何れかを与えることができ、光電変換素子や画像データの転送方式、あるいは、画像データのビット幅が異なる機種間においても、単に共通に利用できるだけでなく、ハードウェアを有効活用し、機能を向上させることができる。
【００５２】
請求項２，１０に記載の発明は、請求項１，９に記載の発明において、データバッファメモリに、ＥＶＥＮ，ＯＤＤ分離のようなチャンネル分離機能を与えることができる。
【００５３】
請求項３，１１に記載の発明は、請求項１，９に記載の発明において、データバッファメモリに、１つのデータバッファメモリのビット幅以上の画像データに対応するバッファ機能を与えることができる。
【００５４】
請求項４に記載の発明は、請求項２に記載の発明において、ＥＶＥＮ，ＯＤＤ分離した各画像に独立に所定の補正処理を施した後、この補正処理後の画像データを１本の画像データとすることができる。
【００５５】
請求項５に記載の発明は、請求項３に記載の発明において、データバッファメモリに１つのデータバッファメモリのビット幅以上の画像データに対応するバッファ機能を与えてバッファした画像データに対して、画像処理を行なうことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である複写機の概略構成を示すブロック図である。
【図２】本発明の一実施の形態である画像読取装置の概略構成を示すブロック図である。
【図３】図２の構成の動作を説明するタイミングチャートである。
【図４】画像読取装置の他の構成例の概略構成を示すブロック図である。
【図５】本発明の一実施の形態であるファクシミリ装置の概略構成を示すブロック図である。
【図６】画像読取装置の他の構成例の概略構成を示すブロック図である。
【図７】図６の構成の動作を説明するタイミングチャートである。
【符号の説明】
１　　　複写機
２　　　画像読取装置
３　　　画像形成装置
５　　　ファクシミリ装置
６　　　通信インターフェイス
１１　　光電変換素子
２４　　データバッファメモリ
２５　　画像処理回路
２６　　画像処理回路
２７　　制御手段
【図１】
2004112530.tif 000003
【図２】
2004112530.tif 000004
【図３】
2004112530.tif 000005
【図４】
2004112530.tif 000006
【図５】
2004112530.tif 000007
【図６】
2004112530.tif 000008
【図７】
2004112530.tif 000009