(57)【要約】【課題】静電容量を大きくすることなく、バリスタ電圧を小さくすることのできる積層型セラミック電子部品およびその製造方法を提供する。【解決手段】セラミック材料からなる基材部１内に、第１の内部電極２と第２の内部電極３とを所定の間隔を隔てて対向して配設し、第１の内部電極２および第２の内部電極３にそれぞれ電気的に接続される第１および第２の外部電極６，７を設けた積層型セラミック電子部品であって、対向する第１および第２の内部電極２，３に、導電材料からなる第１および第２の突起導体４，５を設け、基体部１の全体または、第１および第２の内部電極２，３間における少なくとも第１および第２の突起導体４，５近傍はバリスタセラミック材料とした積層型セラミック電子部品。【選択図】  図１
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【特許請求の範囲】
【請求項１】
セラミック材料からなる基材部内に、少なくとも第１の内部電極と第２の内部電極とを所定の間隔を隔てて対向して配設し、前記第１の内部電極および第２の内部電極にそれぞれ電気的に接続される第１および第２の外部電極を設けた積層型セラミック電子部品であって、
前記対向する第１および第２の内部電極の少なくとも一方に、他方に対して突出する導電材料からなる突起状電極を設け、前記第１および第２の内部電極間における少なくとも前記突起状電極形成部近傍はバリスタセラミック材料からなるバリスタ部としたことを特徴とする積層型セラミック電子部品。
【請求項２】
前記突起状電極を複数個設けたことを特徴とする請求項１記載の積層型セラミック電子部品。
【請求項３】
前記第１の内部電極と第２の内部電極の両方に、互いに対して突出する突起状電極を設けたことを特徴とする請求項１または２に記載の積層型セラミック電子部品。
【請求項４】
前記第１の内部電極と第２の内部電極に設けた前記突起状電極の位置が、対向位置に対してずれて形成されていることを特徴とする請求項３記載の積層型セラミック電子部品。
【請求項５】
前記バリスタ部を構成するバリスタセラミック材料に導電粒子を分散させたことを特徴とする請求項１から４のいずれかの項に記載の積層型セラミック電子部品。
【請求項６】
セラミック材料からなるグリーンシートを少なくとも５枚準備し、
第２のグリーンシートに所定の形状の穴を形成するとともにその穴に導電材料を充填し、
第１のグリーンシートの下面または前記第２のグリーンシートの上面に第１の内部電極を形成し、
第３のグリーンシートの全体または一部をバリスタセラミック材料で形成し、第４のグリーンシートに所定の形状の穴を形成するとともにその穴に導電材料を充填し、
前記第４のグリーンシートの下面または第５のグリーンシートの上面に第２の内部電極を形成し、
前記第１から第５のグリーンシートを積層してチップ状に切断した後、焼成し、
焼成後、チップの両端に露出した前記第１および第２の内部電極に導通するように第１および第２の外部電極を形成することを特徴とする積層型セラミック電子部品の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば電気回路における過電圧に対する保護のために用いられる積層型バリスタ等の積層型セラミック電子部品およびその製造方法に関する。
【０００２】
【従来の技術】
積層型セラミック電子部品の一例である積層型バリスタは、最近の電子機器の超小型化、省電力化の推進等により機器の低電圧化が進むなか、高電圧サージからの保護だけでなく、人体に帯電する静電気による機器搭載ＩＣ等の誤動作や破壊の防止が重要課題となっている。
【０００３】
携帯電話やノートパソコンあるいは携帯型情報端末機器といった電子機器は、外部からの信号を受けるための様々な入出力端子を持つため、インターフェースケーブルの接続時等の静電気放電が直接、内部回路に損傷を与える。さらに携帯電話の場合、入出力端子だけでなく、アンテナ部分からの静電気放電も問題になってきている。
【０００４】
このような信号回路、またはアンテナ回路等の静電気放電対策用部品であるバリスタは、低電圧駆動回路に対応できる低バリスタ電圧を有するものが求められており、静電容量も、その信号ラインへの影響をできるだけ小さくするために数ｐＦからせいぜい十数ｐＦといった小さなものも要望されている。
【０００５】
図９は、従来の一般的な積層型バリスタの構造を示す一部切欠斜視図である。
この図に示されているように、従来の積層型バリスタは、セラミック層１００の内部に長方形状の内部電極層１０１ａと１０１ｂとを所定の間隔を隔てて交互に、かつ内部電極層１０１ａ，１０１ｂとが相対向する端面に露出するように積層し、積層体の両端面に外部電極１０２を形成したものである。図９には、内部電極層１０１ａ，１０１ｂをそれぞれ１つのみ図示しているが、実際には、複数の内部電極層１０１ａ，１０１ｂを交互に複数配置することもある。
【０００６】
バリスタの電気特性を表すものとして、バリスタ電圧Ｖ１ｍＡ（バリスタに１ｍＡの電流が流れるときの印加電圧）と静電容量Ｃがある。バリスタは、電極にかかる電圧がバリスタ電圧Ｖ１ｍＡ以下の電圧では静電容量Ｃのコンデンサとして動作し、バリスタ電圧Ｖ１ｍＡを境として、それ以上では急激に電流が流れる抵抗として動作する。ちなみに、バリスタ電圧Ｖ１ｍＡ以下の場合のバリスタの静電容量Ｃは、次式で表される。
【０００７】
Ｃ＝ε０εｒＳ／ｔ      ・・・・（式１）
ここで、ε０は真空の誘電率、εｒは誘電材料の比誘電率、Ｓは内部電極層の重なりの部分の面積（内部電極の対が２以上の場合はそれらの重なりの部分の面積の総和）、ｔは内部電極層の重なりの部分の間隙の寸法である。
【０００８】
前記の図９に示したような構成の積層型バリスタは、セラミック層１００の材料として比較的比誘電率の小さい酸化亜鉛セラミックを使ったものでも、その静電容量Ｃは数十〜数百ｐＦになる。
【０００９】
上述したように、最近の電子機器に搭載される回路の低電圧化に伴って、バリスタ電圧を低くすることが課題となっているが、前記の従来の構造であれば、内部電極層１０１ａ，１０１ｂ間の間隙を小さくするか、内部電極層１０１ａ，１０１ｂ間に挟まれている部分のセラミック層の材質を、低バリスタ電圧の材質とするかしかない。
【００１０】
しかし、内部電極層１０１ａ，１０１ｂ間の間隙を小さくすると、前掲の（式１）からわかるように、静電容量Ｃが大きくなる。これでは、静電容量の低容量化の要請に反することになる。
【００１１】
このような問題を解消するため、特開平１１−２９７５０８号公報（特許文献１）には、第１の内部電極層と第２の内部電極層とを交互にかつセラミック層を介して積層した積層体と、これらの積層体の両端部にそれぞれ電気的に接続されるように設けた第１の外部電極と第２外部電極とを備え、第１の内部電極層と第２の内部電極層とは非対称型で、セラミック層を介して一カ所で対向させた積層型セラミック電子部品が開示されている。
【００１２】
このような構成とすることにより、低容量の積層型セラミック電子部品が得られる。
【００１３】
また、特開平１１−２０４３０９号公報（特許文献２）には、互いに対となる一対の内部電極とバリスタ層とを積層し、各内部電極を外部電極と電気的に接続した積層型バリスタにおいて、前記対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極として形成した積層型バリスタが開示されている。このような構成とすることにより、従来と同等なバリスタ電圧を保ちながら静電容量を小さく設定した積層型バリスタが得られる。
【００１４】
一方、セラミック層１００の材料を低誘電率のバリスタセラミックで形成することによっても、式１の比誘電率εｒを低くして静電容量Ｃを小さくすることができる。
【００１５】
【特許文献１】
特開平１１−２９７５０８号公報
【特許文献２】
特開平１１−２０４３０９号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、（特許文献１）に記載された積層型セラミック電子部品においては、第１の内部電極層と第２の内部電極層とは非対称型とし、セラミック層を介して一カ所で対向させた構成であるため、内部電極層間の静電容量は小さくなるが、外部電極間の容量の影響が大きくなり、例えばバリスタの場合はバリスタ電圧に影響を与えるという問題があった。
【００１７】
また、（特許文献２）に記載された積層型バリスタにおいては、対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極を同一平面上に形成した構成であるため、エネルギー耐量が小さくなるという問題がある。
【００１８】
さらに、セラミック層１００の材料を低誘電率のバリスタセラミックで形成すると、セラミック層１００全体の抵抗が小さく導電性となるため、セラミック焼成後に外部電極１０２をメッキで形成する際に、セラミック層１００の表面に導電性のメッキ皮膜が形成されてしまう。そうすると、外部電極１０２間に電圧を印加したときに電流がセラミック層１００の表面を伝って流れ、電子部品としての機能を果たさなくなるという問題がある。
【００１９】
本発明は、静電容量を大きくすることなく、バリスタ電圧を小さくすることのできる積層型セラミック電子部品およびその製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の積層型セラミック電子部品においては、対向する第１および第２の内部電極の少なくとも一方に、他方に対して突出する導電材料からなる突起状電極を設け、前記第１および第２の内部電極間における少なくとも前記突起状電極形成部はバリスタセラミック材料からなるバリスタ部としたものである。
【００２１】
この発明によれば、静電容量を大きくすることなく、バリスタ電圧を小さくすることのできる積層型セラミック電子部品が得られる。
【００２２】
【発明の実施の形態】
本発明の請求項１に記載の発明は、セラミック材料からなる基材部内に、少なくとも第１の内部電極と第２の内部電極とを所定の間隔を隔てて対向して配設し、前記第１の内部電極および第２の内部電極にそれぞれ電気的に接続される第１および第２の外部電極を設けた積層型セラミック電子部品であって、前記対向する第１および第２の内部電極の少なくとも一方に、他方に対して突出する導電材料からなる突起状電極を設け、前記第１および第２の内部電極間における少なくとも前記突起状電極形成部近傍はバリスタセラミック材料からなるバリスタ部としたことを特徴とする積層型セラミック電子部品としたものである。
【００２３】
この請求項１においては、一方の内部電極に形成された突起状電極と他方の内部電極ないし突起状電極との対向面の面積で静電容量が決まるため、内部電極同士の対向面よりも面積が小さくなり、静電容量が小さくなる。また、バリスタ電圧は、第１および第２の内部電極間における少なくとも突起状電極形成部にバリスタセラミック材料からなるバリスタ部を設けたことにより小さくできるという作用を有する。
【００２４】
請求項２に記載の発明は、前記突起状電極を複数個設けたことを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、規定電圧以上でバリスタが抵抗として動作した時に、毎回同じ所を電流が通らないように導通箇所を分散させて使用回数を上げることができるという作用を有する。
【００２５】
請求項３に記載の発明は、前記第１の内部電極と第２の内部電極の両方に、互いに対して突出する突起状電極を設けたことを特徴とする請求項１または２に記載の積層型セラミック電子部品としたものであり、これにより静電容量とバリスタ電圧を小さくできるという作用を有する。
【００２６】
請求項４に記載の発明は、前記第１の内部電極と第２の内部電極に設けた前記突起状電極の位置が、対向位置に対してずれて形成されていることを特徴とする請求項３記載の積層型セラミック電子部品としたものであり、突起状電極の位置がずれることで、突起状電極と対向電極との間の間隔が長くなり、抵抗損失が小さくなるという作用を有する。
【００２７】
請求項５に記載の発明は、前記バリスタ部を構成するバリスタセラミック材料に導電粒子を分散させたことを特徴とする請求項１から４のいずれかの項に記載の積層型セラミック電子部品としたものであり、導電粒子の存在によりバリスタセラミック材料の粒子の間隔が電気的特性上狭くなり、内部電極間の寸法を変えずに、バリスタ電圧を調整することができるという作用を有する。
【００２８】
請求項６に記載の発明は、セラミック材料からなるグリーンシートを少なくとも５枚準備し、第２のグリーンシートに所定の形状の穴を形成するとともにその穴に導電材料を充填し、第１のグリーンシートの下面または前記第２のグリーンシートの上面に第１の内部電極を形成し、第３のグリーンシートの全体または一部をバリスタセラミック材料で形成し、第４のグリーンシートに所定の形状の穴を形成するとともにその穴に導電材料を充填し、前記第４のグリーンシートの下面または第５のグリーンシートの上面に第２の内部電極を形成し、前記第１から第５のグリーンシートを積層してチップ状に切断した後、焼成し、焼成後、チップの両端に露出した前記第１および第２の内部電極に導通するように第１および第２の外部電極を形成することを特徴とする積層型セラミック電子部品の製造方法としたものであり、一般的な製造工程に突起状電極を形成する工程を追加するだけで、請求項１記載の積層型セラミック電子部品が得られるという作用を有する。
【００２９】
以下、本発明の実施の形態について、図１から図８を用いて説明する。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１に係る積層型セラミック電子部品の一例である積層型バリスタの透視図、図２は本発明の実施の形態１における積層前のグリーンシートの構成を示す分解斜視図、図３は本発明の実施の形態１の製造工程を示すフローチャートである。
【００３１】
図１において、積層型バリスタ１０は、全体がバリスタセラミックからなる基材部１と、この基材部１の内部に形成された第１の内部電極２および第２の内部電極３と、これらの第１および第２の内部電極２，３にそれぞれ設けられた第１および第２の突起導体４，５と、第１の内部電極２および第２の内部電極３にそれぞれ電気的に接続される第１の外部電極６および第２の外部電極７とから構成されている。
【００３２】
基材部１を形成するバリスタセラミックとしては、ＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等の単体或いはそれらを主成分とする材料を使用することができる。
【００３３】
第１および第２の突起導体４，５は、第１および第２の内部電極２，３に電気的に接続されるものであり、Ｐｔ，Ｐｄ，Ａｇ等の単体またはそれらの複合体を使用することができる。
【００３４】
この実施の形態１においては、バリスタ電圧は基体部１のバリスタセラミックの材料と第１および第２の突起導体４，５の対向面の間隔により決まるので、バリスタ電圧を小さくすることができる。同時に、静電容量を規定する第１および第２の内部電極２，３の対向面の面積および間隔が、第１および第２の突起導体４，５の対向面の面積と間隔に変わり、それぞれ小さい値となる。したがって、（式１）のＳとｔがともに小さくなることになり、バリスタ電圧を小さくしたことにより静電容量が大きくなることを抑制することができる。
【００３５】
次に、本実施の形態１の積層型バリスタ１０の製造方法を、図２および図３を用いて説明する。なお、図２には積層型バリスタ１０の１個分の構成を示しているが、実際には、広いグリーンシートに多数個分を同時に形成して途中の工程で積層型バリスタ単体に切断する。
ステップＳ１：配合
所定量のバリスタセラミック原料と精製水を秤量し、粉砕用玉石入りのプラスチック容器に投入する。セラミック原料は、ＺｎＯを主成分とし、これに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えたものとする。
ステップＳ２：混合
バリスタセラミック原料と精製水の入ったプラスチック容器を、回転台を用いて回転混合し、バリスタセラミック原料を粉砕する。
ステップＳ３：乾燥
混合終了後に、粉砕用玉石を残し、バリスタセラミック原料と精製水が混合されたスラリーのみをステンレス製容器に移す。スラリーの入ったステンレス製容器を乾燥機にかけ、水分を蒸発、乾燥させる。
ステップＳ４：混練
所定量の乾燥したバリスタセラミック混合原料と有機溶剤および有機バインダーを粉砕用玉石入りプラスチック容器に投入し、混練する。有機溶剤としては、酢酸ブチル、ブトキシエタノールを用いる。有機バインダーとしては、ビヒクル、ブチルベンジルフタレート（ＢＢＰ）を用いた。
ステップＳ５：脱泡
バリスタセラミック混合原料と有機溶剤および有機バインダーを混練したスラリーをプラスチック容器に移し、低回転数で回転し、脱泡する。
ステップＳ６：グリーンシート成形
ドクターブレード装置を用いて、シート厚み０．９ｍｍのグリーンシートを形成する。
ステップＳ７：シート切断・突起導体形成
グリーンシートを１５０ｍｍ×１５０ｍｍに切断する。
【００３６】
グリーンシートのうち、図２に示すグリーンシート１２と１４に穴を開け、その穴にＰｔ，Ｐｄ，Ｐｔ−Ｐｄ，Ａｇ等の導電体１２ｂ，１４ｂを充填する。
ステップＳ８：内部電極印刷
図２に示すグリーンシート１２，１５に、印刷機を用いてＰｔの内部電極パターン１２ａ，１５ａを印刷する。なお、内部電極パターンは、グリーンシート１１の下面、グリーンシート１４の下面でもよい。
ステップＳ９：シート積層
積層機で、グリーンシート１１，１２，１３，１４，１５を積層する。
ステップＳ１０：チップ切断
切断機を用いて、積層したグリーンシートを所定のチップ形状に切断する。
ステップＳ１１：面取り
切断したチップ積層体のエッジの角を取るために、プラスチック容器にチップ積層体を入れ、プラスチック容器を回転させ、チップ積層体同士をぶつけ合わせることで面取りを行う。
ステップＳ１２：脱バインダ
面取り加工したチップ積層体を６００℃で１時間程度焼成し、チップ積層体を構成するグリーンシートに含まれる有機バインダを分解除去する。
ステップＳ１３：焼成
蓋付きの焼成容器に脱バインダしたチップ積層体を入れ、１２５０〜１３５０℃の温度で１時間程度焼成する。
ステップＳ１４：外部電極形成
焼成したチップ積層体に電極塗布治具を用いて、焼成によりグリーンシート素材が収縮したことにより内部電極が露出した２つの端面にＡｇペーストを塗布し、６００〜８００℃の焼き付け温度で焼成した後、メッキにてＮｉ、Ｓｎ膜をＡｇの上に形成する。
ステップＳ１５：特性選別
出来上がった積層型バリスタの特性を測定し、バリスタ電圧、静電容量等の大きさで分別する。
【００３７】
以上の工程により、図１に示す積層型バリスタ１０が得られる。
【００３８】
なお、グリーンシートは、基本的にはグリーンシート１１〜１５の５枚であるが、内部電極を２対以上形成する場合や、各層の厚みを変えるときには、グリーンシートの枚数を増やすこともできる。
【００３９】
また、本実施の形態１においては、第１の内部電極２と第２の内部電極３の両方に第１および第２の突起導体４，５を設けたが、一方のみに突起導体を形成しても同様の効果が期待できる。
【００４０】
さらに、第１および第２の突起導体４，５の数は、図示の例に限定されるものではなく、形状も、円柱状のほかに、多角柱形状、半球形状、円錐形状、角錐形状など、各種の形状とすることができる。この場合、対向する突起導体４，５の先端は、必ずしも互いに位置が一致している必要はなく、恣意的にずれた位置に配置することもできる。第１および第２の突起導体４，５の位置がずれることで、対向する突起導体間の間隔が長くなり、抵抗損失が小さくなる。
【００４１】
（実施の形態２）
図４は本発明の実施の形態２に係る積層型バリスタ２０の透視図である。この実施の形態２においては、基材部１の全体をバリスタセラミックとした実施の形態１とは異なり、第１の突起導体４と第２の突起導体５の間の部分のみをバリスタセラミック１ａとし、他の部分は、低誘電率のセラミック１ｂとしたものである。すなわち、セラミック１ｂ中に第１の内部電極２及び第２の内部電極３を設け、一対のセラミック１ｂの間にバリスタセラミック１ａを挟み込んだ構成である。
【００４２】
低誘電率のセラミック１ｂとしては、比誘電率が１０以下のアルミナ（Ａｌ２Ｏ３）、或いはアルミナを主成分とする低温焼結セラミック等を使用することができる。
【００４３】
このように構成することで、第１の外部電極６と第２の外部電極７との間の材料の比誘電率が低くなり、積層型バリスタの静電容量を低下させることができる。
【００４４】
この実施の形態２の製造工程は、図２に示したグリーンシート１１，１２，１４，１５を低誘電率のセラミックで形成し、グリーンシート１３のみをバリスタセラミックで形成することで、実施の形態１と同様の工程で製造することができる。
【００４５】
この実施の形態２においても、実施の形態１で述べた変形が可能である。
【００４６】
（実施の形態３）
図５は本発明の実施の形態３に係る積層型バリスタ３０の透視図である。この実施の形態３においては、第１の突起導体４と第２の突起導体５の間の部分の層全体をバリスタセラミック１ａとし、他の部分は、低誘電率のセラミック１ｂとした実施の形態２とは異なり、第１の突起導体４と第２の突起導体５の間の部分を局部的にバリスタセラミック１ａとしたものである。
【００４７】
この実施の形態３の製造工程は、図２に示したグリーンシート１１，１２，１４，１５をアルミナ等の低誘電率のセラミックで形成し、グリーンシート１３の突起導体形成領域に穴を開け、図６（ａ）に示すように、その穴にバリスタセラミック１３ａを充填することで、実施の形態１と同様の工程で製造することができる。
【００４８】
この実施の形態３においても、実施の形態１で述べた変形が可能である。
【００４９】
（実施の形態４）
図７は本発明の実施の形態４に係る積層型バリスタ４０の透視図である。この実施の形態４においては、第１の突起導体４と第２の突起導体５の間の柱状の部分のみをバリスタセラミック１ａとし、他の部分は、低誘電率のセラミック１ｂとしたものである。
【００５０】
この実施の形態４の製造工程は、図２に示したグリーンシート１１，１２，１４，１５をアルミナ等の低誘電率のセラミックで形成し、グリーンシート１３における突起導体形成部に対応する位置に穴を開け、図６（ｂ）に示すように、その穴にバリスタセラミック１３ｂを充填することで、実施の形態１と同様の工程で製造することができる。
【００５１】
この場合、第１および第２の突起導体４，５の先端面の広さよりも少し広い断面積の穴を形成することで、ある程度の位置ずれを吸収することができる。
【００５２】
この実施の形態３においても、実施の形態１で述べた変形が可能である。
【００５３】
（実施の形態５）
図８は本発明の実施の形態５に係る積層型バリスタ５０の断面図である。この実施の形態５においては、バリスタセラミックからなる基材部１の内部に、２対の第１の内部電極２Ａ，２Ｂと第２の内部電極３Ａ，３Ｂを設け、それぞれに、突起導体４Ａ，４Ｂ，５Ａ，５Ｂを対向して設けたものである。なお、図中、第１の外部電極６は、銀６ａの焼き付け層、ニッケルメッキ６ｂの層、スズメッキ６ｃの層で形成されていることを示している。
【００５４】
この実施の形態５では、内部電極が２対形成されているため、バリスタ特性の耐量を増やすことができる。
【００５５】
（実施の形態６）
本発明の実施の形態６について説明する。上述の実施の形態１〜５においては、バリスタセラミック部はＺｎＯに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えた一様なバリスタセラミックを使用したが、本実施の形態６では、バリスタセラミック材料に、粒径０．１〜１０μｍの導電粒子を０．１〜４０Ｖｏｌ％混合し、バリスタセラミックの粒子と導電粒子が一様に混ざったものでバリスタ部を形成する。
【００５６】
バリスタセラミックとしては、ＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等を使用し、導電粒子としては、Ｐｔ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ，Ａｇ−Ｐｄ−Ｐｔ等の抵抗率の低い金属を使用する。導電粒子の混合比率を変えることにより、誘電体として作用するバリスタセラミックの粒子の密度が小さくなるため、バリスタ部の見かけ上の比誘電率を調整することができる。
【００５７】
なお、導電粒子の比率が大きすぎると、導電粒子同士が接触してバリスタ部全体が導電性を持ち、バリスタとしての機能が失われるため、必要以上に導電粒子の比率を大きくしないようにする。
【００５８】
【発明の効果】
以上のように本発明の請求項１に記載の発明によれば、内部電極に形成された突起状電極どうしの対向面の面積で静電容量が決まるため、内部電極同士の対向面よりも面積が小さくなり、静電容量が小さくなる。また、バリスタ電圧は、第１および第２の内部電極間における少なくとも突起状電極形成部にバリスタセラミック材料からなるバリスタ部を設けたことにより小さくできる。したがって、静電容量を大きくすることなく、バリスタ電圧を小さくすることのできる積層型セラミック電子部品。
【００５９】
請求項２に記載の発明によれば、突起状電極を複数個設けることにより、規定電圧以上でバリスタが抵抗として動作した時に、毎回同じ所を電流が通らないように導通箇所を分散させて使用回数を上げることができる。
【００６０】
請求項３に記載の発明によれば、第１の内部電極と第２の内部電極の両方に、互いに対して突出する突起状電極を設けたことにより静電容量とバリスタ電圧を小さくすることができる。
【００６１】
請求項４に記載の発明によれば、第１の内部電極と第２の内部電極に設けた突起状電極の位置を、対向位置に対してずれて形成することにより、突起状電極と対向電極との間の間隔が長くなり、抵抗損失が小さくなる。
【００６２】
請求項５に記載の発明によれば、バリスタ部を構成するバリスタセラミック材料に導電粒子を分散させたことによりバリスタセラミック材料の粒子の間隔が電気的特性上狭くなり、内部電極間の寸法を変えずに、バリスタ電圧を調整することができる。
【００６３】
請求項６に記載の発明によれば、セラミック材料からなるグリーンシートを少なくとも５枚準備し、第２のグリーンシートに所定の形状の穴を形成するとともにその穴に導電材料を充填し、第１のグリーンシートの下面または前記第２のグリーンシートの上面に第１の内部電極を形成し、第３のグリーンシートの全体または一部をバリスタセラミック材料で形成し、第４のグリーンシートに所定の形状の穴を形成するとともにその穴に導電材料を充填し、前記第４のグリーンシートの下面または第５のグリーンシートの上面に第２の内部電極を形成し、前記第１から第５のグリーンシートを積層してチップ状に切断した後、焼成し、焼成後、チップの両端に露出した前記第１および第２の内部電極に導通するように第１および第２の外部電極を形成することにより、前記の積層型セラミック電子部品を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る積層型バリスタの透視図
【図２】本発明の実施の形態１における積層前のグリーンシートの構成を示す分解斜視図
【図３】本発明の実施の形態１の製造工程を示すフローチャート
【図４】本発明の実施の形態２に係る積層型バリスタの透視図
【図５】本発明の実施の形態３に係る積層型バリスタの透視図
【図６】バリスタ部を形成するためのグリーンシートの構成を示す図
【図７】本発明の実施の形態４に係る積層型バリスタの透視図
【図８】本発明の実施の形態５に係る積層型バリスタの断面図
【図９】従来の一般的な積層型バリスタの構造を示す一部切欠斜視図
【符号の説明】
１  基材部
１ａ  バリスタセラミック（バリスタ部）
１ｂ  低誘電率セラミック
２，２Ａ，２Ｂ  第１の内部電極
３，３Ａ，３Ｂ  第２の内部電極
４  第１の突起導体（突起状電極）
４Ａ，４Ｂ  突起導体
５  第２の突起導体（突起状電極）
５Ａ，５Ｂ  突起導体
６  第１の外部電極
６ａ  銀
６ｂ  ニッケルメッキ
６ｃ  スズメッキ
７  第２の外部電極
１０，２０，３０，４０，５０  積層型バリスタ
１１〜１５  グリーンシート
１２ａ，１５ａ  内部電極パターン
１２ｂ，１４ｂ  導電体
１３ａ  セラミック
１３ｂ  バリスタセラミック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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