(57)【要約】【課題】ゲート電極を形成するために、多結晶シリコン膜を成膜した場合においても、不純物の突き抜けを抑制する。【解決手段】Ｓｉ、あるいはＡｒまたは窒素などの不活性ガスのイオン注入ＩＰ１を多結晶シリコン膜３内に行うことにより、多結晶シリコン膜３内にアモルファスシリコン層４を形成し、アモルファスシリコン層４が形成されたゲート電極をマスクとして、不純物のイオン注入ＩＰ２を半導体基板１内に行うことにより、ソース／ドレイン不純物層５ａ、５ｂを形成する。【選択図】      図１
2004266061.tif 000002
【特許請求の範囲】
【請求項１】
多結晶シリコン層およびアモルファスシリコン層を含む多層構造からなるゲート電極を備えることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された半導体基板上に多結晶シリコン膜を積層する工程と、
Ｓｉまたは不活性ガスのイオン注入を前記多結晶シリコン膜内に行う工程と、
前記多結晶シリコン膜のパターニングを行うことにより、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、不純物のイオン注入を前記半導体基板内に行う工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された半導体基板上に多結晶シリコン膜を積層する工程と、
前記多結晶シリコン膜のパターニングを行うことにより、ゲート電極を形成する工程と、
Ｓｉまたは不活性ガスのイオン注入を前記ゲート電極および前記半導体基板内に行う工程と、
前記ゲート電極をマスクとして、不純物のイオン注入を前記半導体基板内に行う工程と、
熱処理により、前記半導体基板内に注入された不純物を活性化させつつ、前記半導体基板内に導入された欠陥を回復させる工程を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記Ｓｉまたは不活性ガスのイオン注入は、注入エネルギーを１回以上変更して行うことを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
低温で成膜を行うことにより、前記ゲート絶縁膜が形成された半導体基板上にアモルファスシリコン膜を積層する工程と、
高温で成膜を行うことにより、前記アモルファスシリコン膜上に多結晶シリコン膜を積層する工程と、
前記アモルファスシリコン膜および多結晶シリコン膜のパターニングを行うことにより、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、不純物のイオン注入を前記半導体基板内に行う工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
高温で成膜を行うことにより、前記ゲート絶縁膜が形成された半導体基板上に多結晶シリコン膜を積層する工程と、
低温で成膜を行うことにより、前記多結晶シリコン膜上にアモルファスシリコン膜を積層する工程と、
前記アモルファスシリコン膜および多結晶シリコン膜のパターニングを行うことにより、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、不純物のイオン注入を前記半導体基板内に行う工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、半導体装置のゲート電極に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、ゲート電極をマスクとして、不純物のイオン注入を半導体基板内に行うことにより、ソース／ドレイン拡散層を自己整合的に形成することが行われている。
ここで、ゲート電極として、多結晶シリコン膜を用いると、不純物がゲート電極を突き抜ける恐れがあるため、ゲート電極として、アモルファスシリコン膜を用いたものがある。
【０００３】
図４は、従来の半導体装置の製造工程を示す断面図である。
図４（ａ）において、例えば、熱酸化を用いて半導体基板３１上にゲート絶縁膜３２を形成した後、ＣＶＤなどの方法により、アモルファスシリコン膜３３を半導体基板３１上に積層する。
次に、図４（ｂ）において、フォトリソグラフィー技術を用いることにより、アモルファスシリコン膜３３およびゲート絶縁膜３２をパターニングし、ゲート電極を形成する。
【０００４】
次に、図４（ｃ）において、アモルファスシリコン膜３３からなるゲート電極をマスクとして、例えば、Ｂ、ＡｓまたはＰなどの不純物のイオン注入ＩＰ３１を半導体基板３１内に行うことにより、ソース／ドレイン不純物層３４ａ、３４ｂを形成する。
【０００５】
【発明が解決しようとする課題】
しかしながら、アモルファスシリコン膜３３を成膜するためには、多結晶シリコン膜を成膜する場合に比べて、成膜温度を低くする必要があり、多結晶シリコン膜を堆積する場合に比べて約５倍の時間がかかる。
このため、ゲート電極として、アモルファスシリコン膜３３を用いた場合、アモルファスシリコン膜３３の堆積に時間を要し、スループットが低下するという問題があった。
【０００６】
そこで、本発明の目的は、ゲート電極を形成するために、多結晶シリコン膜を成膜した場合においても、不純物の突き抜けを抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置によれば、多結晶シリコン層およびアモルファスシリコン層を含む多層構造からなるゲート電極を備えることを特徴とする。
これにより、多結晶シリコン層からなるゲート電極の一部にアモルファスシリコン層を設けることが可能となり、不純物の突き抜けを抑制するために、アモルファスシリコン層を用いた場合においても、アモルファスシリコン層の堆積時間を減らすことが可能となる。
【０００８】
また、請求項２記載の半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された半導体基板上に多結晶シリコン膜を積層する工程と、Ｓｉまたは不活性ガスのイオン注入を前記多結晶シリコン膜内に行う工程と、前記多結晶シリコン膜のパターニングを行うことにより、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、不純物のイオン注入を前記半導体基板内に行う工程とを備えることを特徴とする。
【０００９】
これにより、多結晶シリコン膜を成膜した後に、イオン注入を行うことで、多結晶シリコン膜をアモルファス化することが可能となる。
このため、ゲート電極を形成するために、多結晶シリコン膜を成膜した場合においても、不純物の突き抜けを抑制することが可能となり、不純物の突き抜けの恐れがある場合においても、アモルファスシリコン層の成膜を不要として、ゲート電極の形成時間を短縮することができる。
【００１０】
また、請求項３記載の半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された半導体基板上に多結晶シリコン膜を積層する工程と、前記多結晶シリコン膜のパターニングを行うことにより、ゲート電極を形成する工程と、Ｓｉまたは不活性ガスのイオン注入を前記ゲート電極および前記半導体基板内に行う工程と、前記ゲート電極をマスクとして、不純物のイオン注入を前記半導体基板内に行う工程と、熱処理により、前記半導体基板内に注入された不純物を活性化させつつ、前記半導体基板内に導入された欠陥を回復させる工程を備えることを特徴とする。
【００１１】
これにより、多結晶シリコン膜を成膜した後に、イオン注入を行うことで、多結晶シリコン膜をアモルファス化することが可能となるとともに、半導体基板に対し、ゲート電極に自己整合的に欠陥を導入することが可能となる。
このため、ゲート電極を形成するために、多結晶シリコン膜を成膜した場合においても、不純物の突き抜けを抑制することが可能となるとともに、深さ方向の不純物の拡散速度を増大させて、不純物の横方向広がりを低減することが可能となり、スループットを向上させつつ、半導体装置の高集積化を実現することが可能となる。
【００１２】
また、請求項４記載の半導体装置の製造方法によれば、前記Ｓｉまたは不活性ガスのイオン注入は、注入エネルギーを１回以上変更して行うことを特徴とする。
これにより、イオン注入を行うことで、多結晶シリコン膜を深さ方向全体についてアモルファス化することが可能となり、不純物の突き抜けをより一層低減することが可能となる。
【００１３】
また、請求項５記載の半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、低温で成膜を行うことにより、前記ゲート絶縁膜が形成された半導体基板上にアモルファスシリコン膜を積層する工程と、高温で成膜を行うことにより、前記アモルファスシリコン膜上に多結晶シリコン膜を積層する工程と、前記アモルファスシリコン膜および多結晶シリコン膜のパターニングを行うことにより、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、不純物のイオン注入を前記半導体基板内に行う工程とを備えることを特徴とする。
【００１４】
これにより、成膜中に温度を変えることで、多結晶シリコン層およびアモルファスシリコン層を含む多層構造を形成することが可能となり、この多層構造をゲート電極に用いることで、不純物の突き抜けを低減しつつ、ゲート電極の形成時間を短縮することが可能となる。
また、請求項６記載の半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、高温で成膜を行うことにより、前記ゲート絶縁膜が形成された半導体基板上に多結晶シリコン膜を積層する工程と、低温で成膜を行うことにより、前記多結晶シリコン膜上にアモルファスシリコン膜を積層する工程と、前記アモルファスシリコン膜および多結晶シリコン膜のパターニングを行うことにより、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、不純物のイオン注入を前記半導体基板内に行う工程とを備えることを特徴とする。
【００１５】
これにより、成膜中に温度を変えることで、多結晶シリコン層およびアモルファスシリコン層を含む多層構造を形成することが可能となり、この多層構造をゲート電極に用いることで、不純物の突き抜けを低減しつつ、ゲート電極の形成時間を短縮することが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【００１７】
図１（ａ）において、例えば、熱酸化を用いて半導体基板１上にゲート絶縁膜２を形成した後、ＣＶＤなどの方法により、多結晶シリコン膜３を半導体基板１上に積層する。
次に、図１（ｂ）において、Ｓｉ、あるいはＡｒまたは窒素などの不活性ガスのイオン注入ＩＰ１を多結晶シリコン膜３内に行うことにより、多結晶シリコン膜３内にアモルファスシリコン層４を形成する。
【００１８】
次に、図１（ｃ）において、フォトリソグラフィー技術を用いることにより、アモルファスシリコン層４が形成された多結晶シリコン膜３およびゲート絶縁膜２をパターニングし、ゲート電極を形成する。
次に、図１（ｄ）において、アモルファスシリコン層４が形成されたゲート電極をマスクとして、例えば、Ｂ、ＡｓまたはＰなどの不純物のイオン注入ＩＰ２を半導体基板１内に行うことにより、ソース／ドレイン不純物層５ａ、５ｂを形成する。
【００１９】
これにより、アモルファスシリコン層４を成膜することなく、多結晶シリコン膜３内にアモルファスシリコン層４を形成することが可能となり、ゲート電極をマスクとして、不純物のイオン注入ＩＰ２を半導体基板１内に行った場合においても、不純物がゲート電極を突き抜けることを防止して、ＭＯＳトランジスタのしきい値変動を防止することが可能となる。
【００２０】
また、不純物のゲート電極の突き抜けを防止するために、アモルファスシリコン層４の成膜を行う必要がなくなり、ゲート電極の形成に要する時間を短縮することが可能となる。
図２は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【００２１】
図２（ａ）において、例えば、熱酸化を用いて半導体基板１１上にゲート絶縁膜１２を形成した後、ＣＶＤなどの方法により、多結晶シリコン膜１３を半導体基板１１上に積層する。
次に、図２（ｂ）において、Ｓｉ、あるいはＡｒまたは窒素などの不活性ガスのイオン注入ＩＰ１１を多結晶シリコン膜１３内に低エネルギーで行うことにより、多結晶シリコン膜１３内の上層にアモルファスシリコン層１４を形成する。
【００２２】
次に、図２（ｃ）において、Ｓｉ、あるいはＡｒまたは窒素などの不活性ガスのイオン注入ＩＰ１２を多結晶シリコン膜１３内に高エネルギーで行うことにより、多結晶シリコン膜１３内の下層をアモルファス化し、多結晶シリコン膜１３全体がアモルファス化されたアモルファスシリコン層１５を形成する。
次に、図２（ｄ）において、フォトリソグラフィー技術を用いることにより、アモルファスシリコン層１５およびゲート絶縁膜１２をパターニングし、ゲート電極を形成する。
【００２３】
次に、図２（ｅ）において、アモルファスシリコン層１５からなるゲート電極をマスクとして、例えば、Ｂ、ＡｓまたはＰなどの不純物のイオン注入ＩＰ１３を半導体基板１１内に行うことにより、ソース／ドレイン不純物層１６ａ、１６ｂを形成する。
これにより、イオン注入ＩＰ１１、ＩＰ１２を行うだけで、多結晶シリコン膜１３全体をアモルファス化することが可能となり、製造工程の増大を抑制しつつ、不純物のゲート電極の突き抜けを、より効果的に防止することが可能となる。
【００２４】
図３は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
図３（ａ）において、例えば、熱酸化を用いて半導体基板２１上にゲート絶縁膜２２を形成した後、ＣＶＤなどの方法により、多結晶シリコン膜２３を半導体基板２１上に積層する。
【００２５】
次に、図３（ｂ）において、フォトリソグラフィー技術を用いることにより、多結晶シリコン膜２３およびゲート絶縁膜２２をパターニングし、ゲート電極を形成する。
次に、図３（ｃ）において、Ｓｉ、あるいはＡｒまたは窒素などの不活性ガスのイオン注入ＩＰ２１を半導体基板２１および多結晶シリコン膜２３内に行うことにより、半導体基板２１内に欠陥導入層２５ａ、２５ｂを形成するとともに、多結晶シリコン膜２３がアモルファス化されたアモルファスシリコン層２４を形成する。
【００２６】
次に、図３（ｄ）において、アモルファスシリコン層２４からなるゲート電極をマスクとして、例えば、Ｂ、ＡｓまたはＰなどの不純物のイオン注入ＩＰ２２を半導体基板２１内に行うことにより、欠陥導入層２５ａ、２５ｂ内に不純物導入層２６ａ、２６ｂを形成する。
次に、図３（ｅ）において、不純物導入層２６ａ、２６ｂが形成された半導体基板２１の熱処理を行うことにより、不純物導入層２６ａ、２６ｂに導入された不純物イオンを活性化して、ソース／ドレイン不純物層２７ａ、２７ｂを形成するとともに、欠陥導入層２５ａ、２５ｂに形成されている欠陥を回復させる。
【００２７】
ここで、欠陥導入層２５ａ、２５ｂでの不純物の拡散係数は、欠陥の形成されていない半導体基板２１に比べて大きいため、欠陥導入層２５ａ、２５ｂでは、不純物の拡散が速くなる。
このため、不純物の横方向拡散の速度を縦方向拡散の速度よりも遅くすることが可能となり、熱処理時のソース／ドレイン不純物層２７ａ、２７ｂの横方向広がりを低減させて、半導体装置の高密度化を図ることが可能となる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、多結晶シリコン層からなるゲート電極の一部にアモルファスシリコン層を設けることにより、アモルファスシリコン層の堆積時間を減らしつつ、不純物の突き抜けを抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１、１１、２１  半導体基板
２、１２、２２  ゲート絶縁膜
３、１３、２３  多結晶シリコン層
４、１４、１５、２４  アモルファスシリコン層
５ａ、５ｂ、１６ａ、１６ｂ、２７ａ、２７ｂ  ソース／ドレイン不純物層
ＩＰ１、ＩＰ２、ＩＰ１１〜ＩＰ１３、ＩＰ２１、ＩＰ２２  イオン注入
２５ａ、２５ｂ  欠陥導入層
２６ａ、２６ｂ  不純物導入層
【図１】
2004266061.tif 000003
【図２】
2004266061.tif 000004
【図３】
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【図４】
2004266061.tif 000006