(57)【要約】【課題】  低コストで、多電位レベル化に対応可能な液晶駆動用電位の生成に好適な電源回路並びにそれを用いた液晶装置及び電子機器を提供する。【解決手段】  電源回路１０の第１の昇圧回路１２は、接地レベルＶＳＳを基準として、電源レベルＶＤＤを昇圧した第１の昇圧電位レベルＶＯＵＴを生成する。レギュレータ回路１４は、接地レベルＶＳＳを基準に、参照電位レベルＶｒｅｆを参照し、第１の昇圧電位レベルＶＯＵＴを調整したセンター電位ＶＣを生成する。第２の昇圧回路１６は、接地レベルＶＳＳを基準として、センター電位ＶＣを昇圧した電位レベルＶ３を生成する。多値電位生成回路１８は、接地レベルＶＳＳを基準として、電位レベルＶ３とセンター電位ＶＣとの電位差から電位レベルＶ２、Ｖ１、ＭＶ１、ＭＶ２を生成し、ＭＬＳ駆動法により表示駆動される液晶装置のパネルに供給する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
複数の電位を生成する電源回路であって、
第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、
前記第１及び第３の電源線に接続され、前記第１及び第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、
前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、
前記第１、第４及び第５の電源線に接続され、前記第１、第４及び第５の電位の差により複数の電位を生成する多値電位生成回路と、
を含むことを特徴とする電源回路。
【請求項２】
請求項１において、
前記多値電位生成回路は、液晶装置に対して供給される複数の電位のセンター電位として、前記第４の電位を供給することを特徴とする電源回路。
【請求項３】
請求項１又は２において、
前記第１及び第２の昇圧回路の少なくとも一方は、
昇圧された電位が供給される昇圧電源線と、接続された２つの電源線のうち低電位側の電源線との間に直列接続された第１〜第４のスイッチ回路と、
前記昇圧電源線に接続された第１のスイッチ回路に前記第２のスイッチ回路が接続され、前記第２のスイッチ回路に前記第３のスイッチ回路が接続され、前記第３のスイッチ回路と前記低電位を供給する電源線との間に前記第４のスイッチ回路が接続されている場合に、前記第２及び第３のスイッチ回路と並列に接続されたキャパシタと、
前記第１及び第３のスイッチ回路と、前記第２及び第４のスイッチ回路とが交互にオンとなるように前記第１〜第４のスイッチ回路の駆動信号を生成するタイミング信号生成回路とを含むチャージポンプ回路
であることを特徴とする電源回路。
【請求項４】
請求項３において、
前記第１〜第４のスイッチ回路は、前記第１の電源線に接続された第１の導電型ウェルと、前記５の電源線に接続された第２の導電型のウェルとからなるツインウェル構造で構成されていることを特徴とする電源回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記多値電位生成回路は、
前記第１及び第４の電位の差を抵抗分割する第１の分圧回路と、
前記第４及び第５の電位の差を抵抗分割する第２の分圧回路と、
前記第１の分圧回路によって抵抗分割された電位に接続された、ボルテージフォロワ接続された第１の演算増幅回路と、
前記第２の分圧回路によって抵抗分割された電位に接続された、ボルテージフォロワ接続された第２の演算増幅回路と、
を含むことを特徴とする電源回路。
【請求項６】
請求項１乃至４のいずれかにおいて、
前記多値電位生成回路は、
前記第１及び第４の電位の差が抵抗分割された電位に接続され、第６の電位を供給するボルテージフォロワ接続された第１の演算増幅回路と、
前記第４及び第５の電位の差が抵抗分割された電位に接続され、第７の電位を供給するボルテージフォロワ接続された第２の演算増幅回路と、
前記第４及び第６の電位の差に基づいて降圧した第８の電位を生成する第１の降圧回路と、
前記第４及び第７の電位の差に基づいて降圧した第９の電位を生成する第２の降圧回路と
を含むことを特徴とする電源回路。
【請求項７】
請求項１乃至４のいずれかにおいて、
前記多値電位生成回路は、
前記第１及び第４の電位の差、または第４及び第５の電位の差が抵抗分割された電位に接続され、第６の電位を供給するボルテージフォロワ接続された第１の演算増幅回路と、
前記第４及び第６の電位の差に基づいて前記第４の電位方向に昇圧した第７の電位を生成する第３の昇圧回路と、
前記第４及び第６の電位の差に基づいて降圧した第８の電位を生成する第１の降圧回路と、
前記第４及び第７の電位の差に基づいて降圧した第９の電位を生成する第２の降圧回路と
を含むことを特徴とする電源回路。
【請求項８】
請求項５乃至７のいずれかにおいて、
前記第１又は第２の演算増幅回路は、
ゲートに第１の差動出力、ソースに前記第２の電位が供給される第１導電型トランジスタと、
ゲートに第２の差動出力、ソースに前記第１の電位が供給され、ドレインに前記第１導電型トランジスタのドレインが接続された第２導電型トランジスタと、
前記抵抗分割された電位と、前記第１又は第２導電型トランジスタのドレインの電位との電位差に基づいて、前記第１の差動出力を生成する第１導電型の差動増幅回路と、
前記抵抗分割された電位と、前記第１又は第２導電型トランジスタのドレインの電位との電位差に基づいて、前記第２の差動出力を生成する第２導電型の差動増幅回路と、
前記第２の差動出力に基づいて、前記第１導電型の差動増幅回路の定電流値を制御する第１の電流制御回路と、
前記第１の差動出力に基づいて、前記第２導電型の差動増幅回路の定電流値を制御する第２の電流制御回路と、
を含むことを特徴とする電源回路。
【請求項９】
請求項８において、
前記第１及び第２導電型の差動増幅回路は、互いに異なる能力のトランジスタのゲートに前記抵抗分割された電位と前記第１又は第２導電型トランジスタのドレインの電位が供給されることを特徴とする電源回路。
【請求項１０】
ゲートに第１の差動出力、ソースに第２の電位が供給される第１導電型トランジスタと、
ゲートに第２の差動出力、ソースに第１の電位が供給され、ドレインに前記第１導電型トランジスタのドレインが接続された第２導電型トランジスタと、
所与の差動入力電位と、前記第１又は第２導電型トランジスタのドレインの電位との電位差に基づいて、前記第１の差動出力を生成する第１導電型の差動増幅回路と、
所与の差動入力電位と、前記第１又は第２導電型トランジスタのドレインの電位との電位差に基づいて、前記第２の差動出力を生成する第２導電型の差動増幅回路と、
前記第２の差動出力に基づいて、前記第１導電型の差動増幅回路の定電流値を制御する第１の電流制御回路と、
前記第１の差動出力に基づいて、前記第２導電型の差動増幅回路の定電流値を制御する第２の電流制御回路と、
を含むことを特徴とする演算増幅回路。
【請求項１１】
請求項１０において、
前記第１及び第２導電型の差動増幅回路は、互いに異なる能力のトランジスタのゲートに前記所与の差動入力電位と前記第１又は第２導電型トランジスタのドレインの電位が供給されることを特徴とする演算増幅回路。
【請求項１２】
所与の電位を分圧する分圧回路と、
前記分圧回路によって分圧された電位を前記所与の差動入力電位として供給される請求項１０又は１１記載の演算増幅回路と、
を含むことを特徴とする電源回路。
【請求項１３】
請求項１乃至９及び１２のいずれか記載の電源回路と、
複数の走査電極と複数の信号電極が交差配置された液晶パネルと、
前記電源回路から電源供給を受けて前記走査電極を駆動する走査電極駆動回路と、
前記電源回路から電源供給を受けて前記信号電極を駆動する信号電極駆動回路と、
を含むことを特徴とする液晶装置。
【請求項１４】
請求項１３に記載の液晶装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶駆動用電位の生成に好適な電源回路並びにそれを用いた液晶装置及び電子機器に関する。
【背景技術】
【０００２】
近年の携帯電話、携帯情報端末またはゲーム装置などの電子機器に組み込まれる液晶装置は、低価格化及び低消費電力化などが強く要求されている。単純マトリックス型の液晶装置の場合、複数ライン選択（Multi Line Selection：以下、ＭＬＳと略す。）駆動法により、これら要求を満足させることができる。
【０００３】
ＭＬＳ駆動法は、同時に複数ラインの走査電極を選択し、１フレームを構成する各フィールドにおいて、所与の直交関係を有し選択パターンに対応した電位が各走査電極に印加される。各信号電極についても、オン・オフする画素パターンと、上述した走査電極の選択パターンに応じた電位が印加される。こうすることで、印加すべき電位レベルを高くすることなく、各電極に印加される電圧値の実効値を必要な値にすることができる。
【０００４】
ＭＬＳ駆動法により液晶装置を表示駆動する場合、次に（１）式にしたがって行うことが最適であることが知られている。
【０００５】
Ｌ＝（１／ａ−1）2                    ・・・（１）
ここで、Ｌは表示ライン数である。また、ａはバイアス比である。このバイアス比は、液晶がオンのときに印加される実効値電圧と、オフの時に印加される実効値電圧との比をいう。例えば、バイアス比が１／５の場合、最適な表示ライン数は１６ラインであることを意味する。
【０００６】
ところで、最近では液晶装置のパネルが大きくなり、それに伴いライン数が増大している。したがって、（１）式により最適とされるバイアス比を得るために、液晶駆動に必要な電位レベル数も増える傾向にある。
【０００７】
しかしながら、ＭＬＳ駆動法では、センター電位ＶＣを基準に、走査電極及び信号電極に印加すべき電位レベルが決められる。したがって、低コスト化が可能なツインウェルのプロセスを使用した場合、センター電位ＶＣを接地レベルＶＳＳとすると、それ以下の電位レベルを生成するために外付け部品が多数必要となって、装置の高コスト化や実装上の問題が発生する。
【０００８】
一方、センター電位ＶＣを正側にもってくると、最高電位レベルが、使用するプロセスの高耐圧性の範囲内であることが必要とされ、将来の多電位レベル化に対応することができなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低コストで、多電位レベル化に対応可能な液晶駆動用電位の生成に好適な電源回路並びにそれを用いた液晶装置及び電子機器を提供することになる。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、複数の電位を生成する電源回路であって、第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、前記第１及び第３の電源線に接続され、前記第１及び第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、前記第１、第４及び第５の電源線に接続され、前記第１、第４及び第５の電位の差により複数の電位を生成する多値電位生成回路とを含むことを特徴とする。
【００１１】
本発明によれば、第１の昇圧回路により、第１の電位（例えば、接地レベルＶＳＳ）と第２の電位（例えば、電源レベルＶＤＤ）との電位差に基づいて、第３の電位（例えば、第１の昇圧電位レベルＶＯＵＴ）を生成し、電位調整回路により第１及び第３の電位差に基づいて第４の電位（例えば、センター電位ＶＣ）を生成するようにした。そして、第２の昇圧回路により、第１及び第４の電位差に基づいて、第５の電位（例えば、電位レベルＶ３）を昇圧して生成し、多値電位生成回路で複数の電位レベルを生成するようにした。これにより、第１の電位より、一方の側（正側、若しくは負側）の電位のみを使用することができるので、従来のような複数の電位を生成するために、外付け部品を必要とせず、装置の低コスト化を実現し、なおかつ実装上の問題が発生しない。また、電位調整回路においては、第５の電位に対する高耐圧性が必要とされず、信頼性の低下を回避して、将来の多電位化にも十分対応することができるようになる。
【００１２】
また本発明は、前記多値電位生成回路は、液晶装置に対して供給される複数の電位のセンター電位として、前記第４の電位を供給することを特徴とする。
【００１３】
ここで、液晶装置としては、例えばＭＬＳ駆動法により表示駆動される単純マトリックス型の液晶パネルを含むものがある。
【００１４】
本発明によれば、このような液晶装置に対して供給される複数の電位のセンター電位として、第１の電位を基準に、第１の電位より生成した一方の側の第４の電位を供給するようにしたので、例えばＭＬＳ駆動法により表示駆動される単純マトリックス型の液晶パネルを含む液晶装置に対して多電位の電源を供給する電源回路として適用することができる。これは、上述したように液晶装置に必要とされる電源レベル数が増加した場合にも、低コスト化及び高信頼性を維持できる電源回路を提供することができることを意味する。
【００１５】
また本発明は、前記第１及び第２の昇圧回路の少なくとも一方は、昇圧された電位が供給される電源線と、接続された２つの電源線のうち低電位側の電源線との間に直列接続された第１〜第４のスイッチ回路と、前記昇圧電源線に接続された第１のスイッチ回路に前記第２のスイッチ回路が接続され、前記第２のスイッチ回路に前記第３のスイッチ回路が接続され、前記第３のスイッチ回路と前記低電位を供給する電源線との間に前記第４のスイッチ回路が接続されている場合に、前記第２及び第３のスイッチ回路と並列に接続されたキャパシタと、前記第１及び第３のスイッチ回路と、前記第２及び第４のスイッチ回路とが交互にオンとなるように前記第１〜第４のスイッチ回路の駆動信号を生成するタイミング信号生成回路とを含むチャージポンプ回路であることを特徴とする。
【００１６】
ここで、第１のスイッチ回路を、昇圧電源線に接続されたものとしているが、接続される２つの電源線のうち低電位を供給する電源線に接続されるものであっても良い。要は、４つ直列接続されたスイッチ回路について、順に第１のスイッチ回路、第２のスイッチ回路、・・・とした場合に、その第２及び第３のスイッチ回路と並列にキャパシタを接続するようにすればよい。
【００１７】
このとき、例えば昇圧電源線に接続された第１のスイッチ回路と第３のスイッチ回路がオンで、第２及び第４のスイッチ回路がオフの第１のタイミングでは、昇圧電源線からの経路は、第１のスイッチ回路、キャパシタ、第３のスイッチ回路、接続される高電位の電源線となる。したがって、キャパシタは、昇圧電源線の電位と、上述した高電位の電源線の電位との差が印加される。
【００１８】
次に、第１のスイッチ回路と第３のスイッチ回路がオフで、第２及び第４のスイッチ回路がオンの第２のタイミングでは、上述した高電位の電源線、第２のスイッチ回路、キャパシタ、第４のスイッチ回路、低電位の電源線という経路が形成される。この結果、キャパシタには、高電位の電源線の電位と、低電位の電源線の電位との差が印加されることになる。
【００１９】
したがって、低電位の電源線を基準にすると、高電位の電源線の電位と、低電位の電源線の電位との差と、昇圧電源線の電位と、上述した高電位の電源線の電位との差との和が昇圧電位として生成されることになる。
【００２０】
このように本発明によれば、スイッチ回路のみによって、消費電流を削減することができる。したがって、電源回路の低消費電力化に貢献することができる。
【００２１】
また本発明は、前記第１〜第４のスイッチ回路は、前記第１の電源線に接続された第１の導電型ウェルと、前記５の電源線に接続された第２の導電型のウェルとからなるツインウェル構造で構成されていることを特徴とする。
【００２２】
本発明によれば、安価なプロセスを用いることができるので、電源回路の低コスト化を図ることができる。
【００２３】
また本発明は、前記多値電位生成回路は、前記第１及び第４の電位の差を抵抗分割する第１の分圧回路と、前記第４及び第５の電位の差を抵抗分割する第２の分圧回路と、前記第１の分圧回路によって抵抗分割された電位に接続された、ボルテージフォロワ接続された第１の演算増幅回路と、前記第２の分圧回路によって抵抗分割された電位に接続された、ボルテージフォロワ接続された第２の演算増幅回路とを含むことを特徴とする。
【００２４】
本発明によれば、多値電位生成回路として抵抗分割した電位を、ボルテージフォロワ接続された演算増幅回路により、抵抗分割電位を供給するようにしたので、負荷の変動に伴う電位の変動を回避し、安定した電位供給が可能な電源回路を提供することができる。
【００２５】
また本発明は、前記多値電位生成回路は、前記第１及び第４の電位の差が抵抗分割された電位に接続され、第６の電位を供給するボルテージフォロワ接続された第１の演算増幅回路と、前記第４及び第５の電位の差が抵抗分割された電位に接続され、第７の電位を供給するボルテージフォロワ接続された第２の演算増幅回路と、前記第４及び第６の電位の差に基づいて降圧した第８の電位を生成する第１の降圧回路と、前記第４及び第７の電位の差に基づいて降圧した第９の電位を生成する第２の降圧回路とを含むことを特徴とする。
【００２６】
本発明によれば、第１及び第４の電位の差が抵抗分割された電位にボルテージフォロワ接続された第１の演算増幅回路を接続して第６の電位を供給し、第４及び第５の電位の差が抵抗分割された電位にボルテージフォロワ接続された第２の演算増幅回路を接続して第７の電位を供給する。そして、第１及び第２の降圧回路により、それぞれ第４及び第６の電位の差に基づいて第８の電位、第４及び第７の電位の差に基づいて第９の電位を生成するようにしたので、供給電位ごとに電流消費の大きい演算増幅回路を用いる必要が無くなり、低消費電力化を図ることができる。
【００２７】
また本発明は、前記多値電位生成回路は、前記第１及び第４の電位の差、または第４及び第５の電位の差が抵抗分割された電位に接続され、第６の電位を供給するボルテージフォロワ接続された第１の演算増幅回路と、前記第４及び第６の電位の差に基づいて前記第４の電位方向に昇圧した第７の電位を生成する第３の昇圧回路と、前記第４及び第６の電位の差に基づいて降圧した第８の電位を生成する第１の降圧回路と、前記第４及び第７の電位の差に基づいて降圧した第９の電位を生成する第２の降圧回路とを含むことを特徴とする。
【００２８】
ここで、第４の電位方向に昇圧するとは、例えば第４の電位と第６の電位を比較して、第４の電位が高い場合には第６の電位を基準に第４及び第６の電位の差を昇圧することをいい、第４の電位が低い場合には、第４の電位を基準に第６及び第６の電位の差を昇圧することをいう。
【００２９】
本発明によれば、第１の演算増幅回路により、第１及び第４の電位の差、または第４及び第５の電位の差を抵抗分割して、第６の電位を供給する。そして、第３の昇圧回路により、第４及び第６の電位の差に基づいて第４の電位方向に昇圧した第７の電位を生成するようにした。そして、第１及び第２の降圧回路により、第４及び第６の電位の差、第４及び第７の電位の差に基づいて、第８及び第９の電位を降圧して生成するようにした。これにより、さらに演算増幅回路の数を削減することができるので、より効果的な低消費電力化が可能となる。
【００３０】
また本発明は、前記第１又は第２の演算増幅回路は、ゲートに第１の差動出力、ソースに前記第２の電位が供給される第１導電型トランジスタと、ゲートに第２の差動出力、ソースに前記第１の電位が供給され、ドレインに前記第１導電型トランジスタのドレインが接続された第２導電型トランジスタと、前記抵抗分割された電位と、前記第１又は第２導電型トランジスタのドレインの電位との電位差に基づいて、前記第１の差動出力を生成する第１導電型の差動増幅回路と、前記抵抗分割された電位と、前記第１又は第２導電型トランジスタのドレインの電位との電位差に基づいて、前記第２の差動出力を生成する第２導電型の差動増幅回路と、前記第２の差動出力に基づいて、前記第１導電型の差動増幅回路の定電流値を制御する第１の電流制御回路と、前記第１の差動出力に基づいて、前記第２導電型の差動増幅回路の定電流値を制御する第２の電流制御回路とを含むことを特徴とする。
【００３１】
本発明によれば、第１の電流制御回路は、第２の差動増幅回器の差動出力に基づいて第１導電型の差動増幅回路の定電流値の大きさを制御することによって第１導電型トランジスタのゲート電圧を制御することができる。また、第２の電流制御回路は、第１の差動増幅回路の差動出力に基づいて第２導電型の差動増幅回路の定電流値の大きさを制御することによって第２導電型トランジスタのゲート電圧を制御することができる。これにより、第１及び第２導電型トランジスタの動作を早めることができ、結果として演算増幅回路の出力電位を安定状態に向けて、速やかに変化させることができる。
【００３２】
この場合、第１及び第２の差動増幅回路の定電流値をできるだけ小さい値にしておいて、必要な安定出力時にのみ最適な値の電流を供給することによって、演算増幅回路の低消費電力化をも実現することができる。
【００３３】
また本発明は、前記第１及び第２導電型の差動増幅回路は、互いに異なる能力のトランジスタのゲートに前記抵抗分割された電位と前記第１又は第２導電型トランジスタのドレインの電位が供給されることを特徴とする。
【００３４】
本発明によれば、電流駆動能力の高いトランジスタと、電流駆動能力の低いトランジスタには同一電流が流れて、差動出力の電位が変動することになるため、第１又は第２導電型トランジスタのゲート−ソース間電圧が低くすることができ、その結果電流消費を低減することができるようになる。
【００３５】
また本発明に係る演算増幅回路は、ゲートに第１の差動出力、ソースに前記第２の電位が供給される第１導電型トランジスタと、ゲートに第２の差動出力、ソースに前記第１の電位が供給され、ドレインに前記第１導電型トランジスタのドレインが接続された第２導電型トランジスタと、所与の差動入力電位と、前記第１又は第２導電型トランジスタのドレインの電位との電位差に基づいて、前記第１の差動出力を生成する第１導電型の差動増幅回路と、所与の差動入力電位と、前記第１又は第２導電型トランジスタのドレインの電位との電位差に基づいて、前記第２の差動出力を生成する第２導電型の差動増幅回路と、前記第２の差動出力に基づいて、前記第１導電型の差動増幅回路の定電流値を制御する第１の電流制御回路と、前記第１の差動出力に基づいて、前記第２導電型の差動増幅回路の定電流値を制御する第２の電流制御回路とを含むことを特徴とする。
【００３６】
本発明によれば、第１の電流制御回路は、第２の差動増幅回器の差動出力に基づいて第１導電型の差動増幅回路の定電流値の大きさを制御することによって第１導電型トランジスタのゲート電圧を制御することができる。また、第２の電流制御回路は、第１の差動増幅回路の差動出力に基づいて第２導電型の差動増幅回路の定電流値の大きさを制御することによって第２導電型トランジスタのゲート電圧を制御することができる。これにより、第１及び第２導電型トランジスタの動作を早めることができ、結果として演算増幅回路の出力電位を安定状態に向けて、速やかに変化させることができる。
【００３７】
この場合、第１及び第２の差動増幅回路の定電流値をできるだけ小さい値にしておいて、必要な安定出力時にのみ最適な値の電流を供給することによって、演算増幅回路の低消費電力化をも実現することができる。
【００３８】
また本発明は、前記第１及び第２導電型の差動増幅回路は、互いに異なる能力のトランジスタのゲートに前記所与の差動入力電位と前記第１又は第２導電型トランジスタのドレインの電位が供給されることを特徴とする。
【００３９】
本発明によれば、電流駆動能力の高いトランジスタと、電流駆動能力の低いトランジスタには同一電流が流れて、差動出力の電位が変動することになるため、第１又は第２導電型トランジスタのゲート−ソース間電圧が低くすることができ、その結果電流消費を低減することができるようになる。
【００４０】
また本発明に係る電源回路は、所与の電位を分圧する分圧回路と、前記分圧回路によって分圧された電位を前記所与の差動入力電位として供給される上記記載の演算増幅回路とを含むことを特徴とする。
【００４１】
本発明によれば、出力負荷に影響されずに安定した電位の出力が可能であって、低消費電力化が可能な電源回路を提供することができる。
【００４２】
また本発明に係る液晶装置は、上記いずれか記載の電源回路と、複数の走査電極と複数の信号電極が交差配置された液晶パネルと、前記電源回路から電源供給を受けて前記走査電極を駆動する走査電極駆動回路と、前記電源回路から電源供給を受けて前記信号電極を駆動する信号電極駆動回路とを含むことを特徴とする。
【００４３】
また本発明に係る電子機器は、上記記載の液晶装置を含むことを特徴とする。
【００４４】
本発明に係る液晶装置及び電子機器は、上述した電源回路を備え、この液晶装置での消費電力が低減されるので、特に携帯用の電子機器に有用である。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００４６】
１．  液晶装置
図１に、本実施形態における電源回路が適用された液晶装置の構成要部を示す。
【００４７】
この液晶装置２は、単純マトリックス型の液晶パネル４を含む。この液晶パネル４は、走査電極Ｃ０〜Ｃｍが形成された第１の基板と、信号電極Ｓ０〜Ｓｎが形成された第２の基板との間に、液晶が封止されている。走査電極の１本と信号電極の１本とが交差する交点が表示画素となり、液晶パネル４には（ｍ＋１）×（ｎ＋１）の表示画素が存在する。
【００４８】
なお、走査電極をコモン電極、信号電極をセグメント電極と称される場合、走査電極駆動回路をコモンドライバ、信号電極駆動回路をセグメントドライバと称する場合もある。また、本実施形態における液晶パネル４は、単純マトリックス型に代えて、アクティブマトリックス型などの他の液晶パネルを用いることもできる。
【００４９】
このような液晶パネル４に形成された走査電極Ｃ０〜Ｃｍは、走査電極駆動回路６によって所定の電位が印加される。また、液晶パネル４に形成された信号電極Ｓ０〜Ｓｎは、信号電極駆動回路８によって所定の電位が印加される。
【００５０】
走査電極駆動回路６及び信号電極駆動回路８は、電源回路１０から上述した電位が供給されると共に、駆動制御回路９からの信号に基づいて、その所定の電位を走査電極Ｃ０〜Ｃｍまたは信号電極Ｓ０〜Ｓｎに選択的に供給する。
【００５１】
本実施形態における液晶装置２は、同時選択ライン数が４であるＭＬＳ駆動法により、表示駆動すべき画素パターンに応じた駆動制御回路９から信号に基づいて表示駆動される。そのため、本実施形態における電源回路１０は、走査電極Ｃ０〜Ｃｍ、信号電極Ｓ０〜Ｓｎに対して供給すべき電位レベルとして、センター電位ＶＣを基準とした複数の電位レベルを生成する。これら電位レベルは、基板レベルである接地レベルＶＳＳをＭＶ３として正側に生成された電位レベルであって、計７電位レベル（Ｖ３、Ｖ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２、ＭＶ３）である。
【００５２】
図２に、図１に示す液晶パネル４における駆動波形の一例を示す。
【００５３】
ここでは、信号電極Ｓ１と、走査電極Ｃ０〜Ｃ３の駆動波形を示す。また、１フレームを４フィールドに分割し、信号電極は８ライン分（各フィールド２クロック分）のみ表示して後は省略している。
【００５４】
各走査電極Ｃ０〜Ｃ３には、走査電極駆動回路６によって、図２の駆動波形で示されるパターンの電位が供給される。また、各信号電極Ｓ１には、信号電極駆動回路８によって、図２の駆動波形で示されるパターンの電位が供給される。このように、同時選択４ラインのＭＬＳ駆動法により、走査電極Ｃ０〜Ｃ３の駆動電位として、液晶駆動用電位Ｖ３、ＶＣ、ＭＶ３の３レベルが用いられる。同様に、信号電極Ｓ１の駆動電位として、液晶駆動用電位Ｖ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２の５レベルが用いられる。
【００５５】
液晶パネル４の各画素は、交差する走査電極と信号電極との電位差の１フレーム期間における実効値により、オン・オフされる。図２では、信号電極Ｓ１が、走査電極Ｃ０〜Ｃ２とが交差する画素がオン、走査電極Ｃ３と交差する画素がオフの場合の駆動波形例を示している。
【００５６】
２．  電源回路
図３に、図１に示す本実施形態における電源回路の構成の概要を示す。
【００５７】
本実施形態における電源回路１０は、第１の昇圧回路１２、電位調整手段としてのレギュレータ回路１４、第２の昇圧回路１６、多値電位生成回路１８を含む。
【００５８】
図４に、図３に示した電源回路の動作を模式的に示す。
【００５９】
本実施形態における電源回路１０の第１の昇圧回路１２は、電源レベルＶＤＤが供給される電源電位供給線２０と、接地レベルＶＳＳが供給される接地電位供給線２２と、第１の電位供給線２４とが接続される。第１の昇圧回路１２は、接地レベルＶＳＳを基準として、電源レベルＶＤＤを昇圧した第１の昇圧電位レベルＶＯＵＴを第１の電位供給線２４に供給する。
【００６０】
レギュレータ回路（広義には、電位調整手段）１４は、接地電位供給線２２と第１の電位供給線２４と、第２の電位供給線２６とが接続される。レギュレータ回路１４は、接地レベルＶＳＳを基準に、参照電位レベルＶｒｅｆを参照して、第１の昇圧回路１２から供給される第１の昇圧電位レベルＶＯＵＴを調整したセンター電位ＶＣを、第２の電位供給線２６に供給する。より具体的には、レギュレータ回路１４は、第１の昇圧電位レベルＶＯＵＴから、これより低電位レベルであって、調整可能な一定電位レベルであるセンター電位ＶＣを生成する。
【００６１】
第２の昇圧回路１６は、接地電位供給線２２と、第２の電位供給線２６と、第１の液晶駆動用電位供給線２８とが接続される。第２の昇圧回路１６は、接地レベルＶＳＳを基準として、レギュレータ回路１４によって調整されたセンター電位ＶＣを昇圧した電位レベルＶ３を、第１の液晶駆動用電位供給線２８に供給する。また、第２の昇圧回路１６は、センター電位供給線３０を介して、センター電位ＶＣをそのまま多値電位生成回路１８に供給する。
【００６２】
多値電位生成回路１８は、接地電位供給線２２と、センター電位供給線３０と、第１〜第５の液晶駆動用電位供給線２８、３２、３４、３６、３８とが接続される。多値電位生成回路１８は、接地レベルＶＳＳを基準として、第２の昇圧回路１６からの電位レベルＶ３とセンター電位ＶＣとの電位差から生成した電位レベルＶ２、Ｖ１、ＭＶ１、ＭＶ２を、それぞれ第２〜第５の液晶駆動用電位供給線３２、３４、３６、３８に供給する。これら電位レベルＶ２、Ｖ１、ＭＶ１、ＭＶ２は、ＭＬＳ駆動法により表示駆動される液晶装置のパネルの表示ライン数に応じて決められるバイアス比に対応した電位レベルである。多値電位生成回路１８は、例えば図４に示すように、電位レベルＶ３とセンター電位ＶＣとの電位差、センター電位ＶＣと接地レベルＶＳＳ（ＭＶ３）を分圧、若しくは降圧することで各電位レベルを生成する。
【００６３】
こうすることで、本実施形態における電源回路は、７電位レベル（Ｖ３、Ｖ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２、ＭＶ３）を生成する。
【００６４】
したがって、低コスト化が可能なツインウェルのプロセスを使用した場合であっても、外付け部品を必要とせず、装置の低コスト化を実現し、なおかつ実装上の問題が発生しない。また、レギュレータ回路１４においては、電位レベルＶ３に対する高耐圧性が必要とされず、信頼性の低下を回避して、将来の多電位レベル化にも十分対応することができるようになる。
【００６５】
以下では、本実施形態における電源回路の構成要部について具体的に説明する。
【００６６】
２．１  第１の昇圧回路
図５に、本実施形態における第１の昇圧回路の構成の一例を示す。
【００６７】
本実施形態における第１の昇圧回路１２は、２倍昇圧を行って、液晶装置に供給されるべきセンター電位ＶＣより高い電位レベルを生成するチャージポンプ回路である。
【００６８】
より具体的には、第１の昇圧回路１２は、第１の電位供給線２４と、接地電位供給線２２との間に直列接続されている第１〜第４のスイッチ回路４２1〜４２4と、第１〜第４のスイッチ回路４２1〜４２4をオン・オフ駆動する第１のスイッチ駆動回路４４とを含む。ここで、第１の昇圧回路１２に、第１のスイッチ駆動回路４４を含めているが、これに限定されるものではなく、第１のスイッチ駆動回路４４により生成される各スイッチ駆動信号が、外部から第１〜第４のスイッチ回路４２1〜４２4に供給されるようにしても良い。
【００６９】
第１〜第４のスイッチ回路４２1〜４２4の接続点をそれぞれＮＤ1〜ＮＤ3とすると、第１の昇圧回路１２は、ＮＤ1とＮＤ3との間に接続されたキャパシタ４６と、第１の電位供給線２４とＮＤ2との間に接続されたキャパシタ４８1と、ＮＤ2と接地電位供給線２２との間に接続されたキャパシタ４８2とを含む。
【００７０】
第１のスイッチ駆動回路４４は、第１及び第３のスイッチ回路４２1、４２3をオンさせる期間と、第２及び第４のスイッチ回路４２2、４２4をオンさせる期間とが交互に繰り返されるように、第１〜第４のスイッチ回路４２1〜４２4を駆動する。
【００７１】
ここで、図５に示す第１〜第３のスイッチ回路４２1〜４２3がｐ型（第１の導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ（以下、単にトランジスタと略す。）、接地レベルＶＳＳに接続される第４のスイッチ回路４２4がｎ型（第２の導電型）のトランジスタであるものとして説明するが、これに限定されるものではなく、スイッチ機能を有する任意の回路を適用することができる。
【００７２】
図６に、第１のスイッチ駆動回路４４によって生成される各スイッチ駆動信号の一例を示す。
【００７３】
第１のスイッチ回路４２1のｐ型トランジスタのゲート電極に供給されるスイッチ駆動信号をＸＢ２、第２のスイッチ回路４２2のｐ型トランジスタのゲート電極に供給されるスイッチ駆動信号をＸＡ２、第３のスイッチ回路４２3のｐ型トランジスタのゲート電極に供給されるスイッチ駆動信号をＸＢ２、第４のスイッチ回路４２4のｎ型トランジスタのゲート電極に供給されるスイッチ駆動信号をＡとする。
【００７４】
各スイッチ駆動信号は、互いに接続されているスイッチ回路が同時にオンとならないように、非重複期間が設けられている。これにより、第１の電位供給線２４から接地電位供給線２２までの貫通経路を遮断して、消費電流を削減する。
【００７５】
図６に示す第１のタイミングでは、第１及び第３のスイッチ回路４２1、４２3がオフ、第２及び第４のスイッチ回路４２2、４２4がオンとなる。したがって、第１の電位供給線２４とＮＤ2との間に接続されたキャパシタ４８1と、ＮＤ2と接地電位供給線２２との間に並列接続されたキャパシタ４６、４８2とが、直列に接続された状態となる。
【００７６】
一方、図６に示す第２のタイミングでは、第１及び第３のスイッチ回路４２1、４２3がオン、第２及び第４のスイッチ回路４２2、４２4がオフとなる。したがって、第１の電位供給線２４とＮＤ2との間に並列接続されたキャパシタ４６、４８1と、接地電位供給線２２とＮＤ2との間に接続されたキャパシタ４８2とが、直列に接続された状態となる。
【００７７】
このように、第１のスイッチ駆動回路４４による第１〜第４のスイッチ回路４２1〜４２4のスイッチング動作によって、キャパシタ４６は、キャパシタ４８1、４８2の双方に対して、直列接続と並列接続とが交互に繰り返されることになる。これによって、キャパシタ４６、４８1、４８2のそれぞれの両端に印加される電圧値が等しくなるように、キャパシタ４６、４８1、４８2に蓄積される電荷が安定する。
【００７８】
したがって、ＮＤ2を電源レベルＶＤＤに固定することによって、第１の電位供給線２４に供給される第１の昇圧電位レベルＶＯＵＴは、接地レベルＶＳＳを基準として、電源レベルＶＤＤの２倍の電位となる。
【００７９】
このようなチャージポンプ回路によれば、キャパシタ４６、４８1、４８2により、第１〜第４のスイッチ回路４２1〜４２4のスイッチング電流のみとなって、消費電流を削減することができる。また、キャパシタ４６、４８1、４８2の容量値にかかわらず、上述したスイッチング動作によって精度良く電源レベルＶＤＤの２倍に昇圧することができるようになる。
【００８０】
ここでは、２倍昇圧を行うチャージポンプ回路について説明したが、これに限定されるものではない。本実施形態における第１の昇圧回路１２としては、チャージポンプ回路の適用が好ましいが、液晶装置に供給されるべきセンター電位ＶＣより高い電位レベルの第１の昇圧電位レベルＶＯＵＴを生成することができればよい。
【００８１】
また、精度が要求されない場合、図５に示した第１の昇圧回路１２では、キャパシタ４８1、４８2を削除するようにしても、同様の２倍昇圧を行うことができる。
【００８２】
２．２  レギュレータ回路
図７に、本実施形態におけるレギュレータ回路の構成の一例を示す。
【００８３】
本実施形態におけるレギュレータ回路１４は、ｐ型（第１導電型）差動増幅回路を含む。
【００８４】
より具体的には、第１の電位供給線２４にソースが接続され、互いにゲート電極同士が接続されたｐ型トランジスタ５０、５２と、ｐ型トランジスタ５０、５２のドレインとそのドレインが接続されたｎ型トランジスタ５４、５６を含む。ｐ型トランジスタ５０、５２のゲート電極は、ｐ型トランジスタ５２のドレインと接続され、両トランジスタによりカレントミラー回路が構成される。ｎ型トランジスタ５４のゲート電極には、参照電位レベルＶｒｅｆが供給される。ｎ型トランジスタ５４、５６のソースには、ゲート電極に定電圧が印加されたｎ型トランジスタ５８のドレインが接続される。このｎ型トランジスタ５８のソースは、接地電位供給線２２に接続される。すなわち、ｎ型トランジスタ５８は、センター電位ＶＣと接地レベルＶＳＳとの間の電位差に対応した電流源となる。
【００８５】
ｐ型トランジスタ５０のドレインとｎ型トランジスタ５４のドレインとの接続点は、ソースが第１の電位供給線２４に接続されたｐ型トランジスタ６０のゲート電極と、発振防止用のキャパシタ６２を介して第２の電位供給線２６とに接続される。ｐ型トランジスタ６０のドレインは、第２の電位供給線２６に接続される。
【００８６】
第２の電位供給線２６は、ゲート電極に定電圧が印加されたｎ型トランジスタ６４のドレインが接続される。このｎ型トランジスタ６４のソースは、接地電位供給線２２に接続される。すなわち、ｎ型トランジスタ６４は、センター電位ＶＣと接地レベルＶＳＳとの間の電位差に対応した電流源となる。
【００８７】
また、第２の電位供給線２６は、接地電位供給線２２との間に、任意の比で抵抗分割可能な抵抗素子６６が接続され、その抵抗分割電位はｎ型トランジスタ５６のゲート電極に印加されるようになっている。
【００８８】
このようなフィードバック構成により、まずｐ型トランジスタ５４、５６における参照電位レベルＶｒｅｆと抵抗分割電位レベルとの差分に対応した電位が、ｐ型トランジスタ６０のゲート電極に印加されることになる。
【００８９】
ここで、抵抗分割電位レベルが、参照電位レベルＶｒｅｆより高くなると、これら電位レベルの差分が増幅され、ｐ型トランジスタ６０のゲート電極の電位が上昇する。したがって、ｐ型トランジスタ６０の電流供給能力が減少する。その結果、センター電位ＶＣが低くなり、抵抗分割電位も下降する。
【００９０】
一方、抵抗分割電位レベルが、参照電位レベルＶｒｅｆより低くなると、これら電位レベルの差分が増幅され、ｐ型トランジスタ６０のゲート電極電位が下降する。したがって、ｐ型トランジスタ６０の電流供給能力が上昇する。その結果、センター電位ＶＣが高くなり、抵抗分割電位も上昇する。
【００９１】
以上より、レギュレータ回路１４は、参照電位レベルＶｒｅｆと抵抗分割電位とが同等になるようにセンター電位ＶＣを生成する。この場合、第２の電位供給線２６に接続される負荷が変化した場合であっても、センター電位ＶＣを生成することができる。しかも、抵抗素子６６において、抵抗分割電位のレベルを変更することにより、センター電位ＶＣを変更することができる。
【００９２】
２．３  第２の昇圧回路
２．３．１  構成例
図８に、本実施形態における第２の昇圧回路と多値電位生成回路の構成の一例を示す。
【００９３】
本実施形態における第２の昇圧回路１６は、接地レベルＶＳＳを基準に、センター電位ＶＣの２倍昇圧を行うチャージポンプ回路である。
【００９４】
より具体的には、第２の昇圧回路１６は、第１の液晶駆動用電位供給線２８と、接地電位供給線２２との間に直列接続されている第５〜第８のスイッチ回路４２5〜４２8と、第５〜第８のスイッチ回路４２5〜４２8をオン・オフ駆動する第２のスイッチ駆動回路７０とを含む。ここで、第２の昇圧回路１６に第２のスイッチ駆動回路７０に含めているが、これに限定されるものではなく、第２のスイッチ駆動回路７０により生成される各スイッチ駆動信号が、外部から第５〜第８のスイッチ回路４２5〜４２8に供給されるようにしても良い。
【００９５】
第５〜第８のスイッチ回路４２5〜４２8の接続点をそれぞれＮＤ4〜ＮＤ6とすると、第２の昇圧回路１６は、ＮＤ4とＮＤ6との間に接続されたキャパシタ７２を含む。
【００９６】
第２のスイッチ駆動回路７０は、図５に示した第１のスイッチ駆動回路４４と同様に、第５及び第７のスイッチ回路４２5、４２7をオンさせる期間と、第６及び第８のスイッチ回路４２6、４２8をオンさせる期間とが交互に繰り返されるように、第５〜第８のスイッチ回路４２5〜４２8を駆動する。
【００９７】
なお、図８において、図５と同様に、第５〜第７のスイッチ回路４２5〜４２7がｐ型（第１の導電型）のトランジスタ、接地レベルＶＳＳに接続される第８のスイッチ回路４２8がｎ型（第２の導電型）のトランジスタであるものとするが、これに限定されるものではなく、スイッチ機能を有する任意の回路を適用することができる。
【００９８】
また、第２のスイッチ駆動回路７０によって生成される各スイッチ駆動信号は、図６に示す第１のスイッチ駆動回路４４によって生成される各スイッチ駆動信号と同様のため、説明を省略する。
【００９９】
すなわち、第１のタイミングでは、第５及び第７のスイッチ回路４２5、４２7がオフ、第６及び第８のスイッチ回路４２6、４２8がオンとなる。したがって、キャパシタ７２の一端は、第１の液晶駆動用電位供給線２８と電気的に遮断され、第６のスイッチ回路４２6を介して、センター電位供給線３０と接続される。また、キャパシタ７２の他端は、第８のスイッチ回路４２8を介して、接地電位供給線２２と接続される。
【０１００】
また、第２のタイミングでは、第５及び第７のスイッチ回路４２5、４２7がオン、第６及び第８のスイッチ回路４２6、４２8がオフとなる。したがって、キャパシタ７２の一端は、第５のスイッチ回路４２5を介して第１の液晶駆動用電位供給線２８と接続される。また、キャパシタ７２の他端は、第７のスイッチ回路４２7を介してセンター電位供給線３０と接続され、接地電位供給線２２と電気的に遮断される。
【０１０１】
このように、第２のスイッチ駆動回路７０による第５〜第８のスイッチ回路４２5〜４２8のスイッチング動作によって、第１のタイミングで接地電位供給線２２とのセンター電位ＶＣが印加されて電荷が蓄積されると、第２のタイミングでセンター電位供給線３０を基準に、第１の液晶駆動電位供給線２８の電位レベルが設定される。これによって、第１の液晶駆動用電位供給線２８の電位は、センター電位ＶＣの２倍の値となる。
【０１０２】
このようなチャージポンプ回路によれば、キャパシタ７２により、第５〜第８のスイッチ回路４２5〜４２8のスイッチング電流のみとなって、消費電流を削減することができる。また、キャパシタ７２の容量値にかかわらず、上述したスイッチング動作によってセンター電位ＶＣの２倍に昇圧することができるようになる。
【０１０３】
なお、この第２の昇圧回路１６では、図５に示した第１の昇圧回路１２のように、ＮＤ5と第１の液晶駆動用電位供給線２８との間、ＮＤ5と接地電位供給線２２との間にそれぞれキャパシタを接続するようにしても良い。この場合、精度良く電位レベルを２倍昇圧することができるようになる。
【０１０４】
ここでは、２倍昇圧を行うチャージポンプ回路について説明したが、これに限定されるものではない。
【０１０５】
２．３．２  断面構造例
図９に、基板上に形成されたチャージポンプ回路の断面構造の一例を示す。
【０１０６】
まず、ｐ型基板９０をｐウェル領域とし、基板９０上に、高濃度ｐ+拡散領域９２、高濃度ｎ+拡散領域９４、９６が互いに分割されて形成され、第８のスイッチ回路４２8であるｎ型（第２の導電型）（ＭＯＳ）トランジスタが構成される。すなわち、高濃度ｎ+拡散領域９４、９６の領域間のチャネル領域上に、ゲート電極９８が形成される。高濃度ｐ+拡散領域９２、高濃度ｎ+拡散領域９４は、接地電位供給線２２と電気的に接続される。ゲート電極９８には、スイッチ駆動信号Ａが印加される。高濃度ｎ+拡散領域９６は、ＮＤ6となる。
【０１０７】
また、ｐ型基板９０上には、ｎウェル領域１００、１０２、１０４が形成され、各ウェル領域でそれぞれ第７、第６、第５のスイッチ回路４２7、４２6、４２5であるｐ型（ＭＯＳ）トランジスタが構成される。
【０１０８】
より具体的には、ｎウェル領域１００には、高濃度ｐ+拡散領域１０６、１０８、高濃度ｎ+拡散領域１１０が互いに分割されて形成される。高濃度ｐ+拡散領域１０６、１０８の領域間のチャネル領域上に、ゲート電極１１２が形成される。高濃度ｎ+拡散領域１０６は、高濃度ｐ+拡散領域９６と電気的に接続される。高濃度ｐ+拡散領域１０８と高濃度ｎ+拡散領域１１０は、センター電位供給線３０と電気的に接続される。ゲート電極１１２には、スイッチ駆動信号ＸＢが印加される。
【０１０９】
ｎウェル領域１０２には、高濃度ｐ+拡散領域１１４、１１６、高濃度ｎ+拡散領域１１８が互いに分割されて形成される。高濃度ｐ+拡散領域１１４、１１６の領域間のチャネル領域上に、ゲート電極１２０が形成される。高濃度ｐ+拡散領域１１４は、センター電位供給線３０と電気的に接続される。高濃度ｐ+拡散領域１１６と高濃度ｎ+拡散領域１１８は、ＮＤ4となり互いに電気的に接続される。ゲート電極１２０には、スイッチ駆動信号ＸＡ２が印加される。
【０１１０】
ｎウェル領域１０４には、高濃度ｐ+拡散領域１２２、１２４、高濃度ｎ+拡散領域１２６が互いに分割されて形成される。高濃度ｐ+拡散領域１２２、１２４の領域間のチャネル領域上に、ゲート電極１２８が形成される。高濃度ｐ+拡散領域１２２は、ＮＤ4と電気的に接続される。高濃度ｐ+拡散領域１２４と高濃度ｎ+拡散領域１２６は、電位レベルＶ３が供給される第１の液晶駆動用電位供給線２８と電気的に接続される。ゲート電極１２８には、スイッチ駆動信号ＸＢ２が印加される。
【０１１１】
このように構成することによって、図９に示したチャージポンプ回路を、ツインウェル構造のｐ型（第１の導電型）基板上で形成することができる。
【０１１２】
なお、図９ではｐ型基板上で形成されたツインウェル構造によりチャージポンプ回路を形成するようにしたがこれに限定されるものではなく、ｎ型基板上で形成されたツインウェル構造により図８に示すチャージポンプ回路を形成するようにしても良い。この場合、図９におけるｐ型とｎ型とを入れ替えると共に、スイッチ駆動信号Ａ、ＸＢ、ＸＡ２、ＸＢ２の論理を反転させる必要がある。
【０１１３】
２．４  多値電位生成回路
２．４．１  構成例
本実施形態における多値電位生成回路１８は、図８に示すように、第１の液晶駆動用電位供給線２８とセンター電位供給線３０との間に、任意の比で抵抗分割可能な抵抗素子７４が接続されている。さらに、センター電位供給線３０と接地電位供給線２２との間に、任意の比で抵抗分割可能な抵抗素子７６が接続されている。
【０１１４】
抵抗素子７４、７６は、それぞれ任意の比で３分割ずつされ、各抵抗分割電位には、ボルテージフォロワ接続された演算増幅回路７８、８０、８２、８４の＋端子が接続されている。より具体的には、演算増幅回路７８の出力端子は、その−端子に帰還されると共に、電位レベルＶ２が供給される第２の液晶駆動用電位供給線３２に接続される。演算増幅回路８０の出力端子は、その−端子に帰還されると共に、電位レベルＶ１が供給される第３の液晶駆動用電位供給線３４に接続される。演算増幅回路８２の出力端子は、その−端子に帰還されると共に、電位レベルＭＶ１が供給される第４の液晶駆動用電位供給線３６に接続される。演算増幅回路８４の出力端子は、その−端子に帰還されると共に、電位レベルＭＶ２が供給される第５の液晶駆動用電位供給線３８に接続される。
【０１１５】
２．４．２  設定電位
ＭＬＳ駆動法の場合、第１及び第５の液晶駆動用電位供給線２８、２２とセンター電位供給線３０に供給される電位レベルＶ３、ＭＶ３（ＶＳＳ）、ＶＣは、次のような関係を有するように、電位レベルが調整される。
【０１１６】
例えば、図２の場合、画素がオンのときの１フレームにおける実効値電圧をＶON(RMS)、オフのときの１フレームにおける実効値電圧をＶOFF(RMS)とする。
【０１１７】
すなわち、各画素は、走査電極と信号電極との電位差が印加されることになるので、同時選択ライン数が４のＭＬＳ駆動法による実効値電圧ＶON(RMS)は、次の（２）式のように表すことができる。
【０１１８】
【数１】
2004248497.tif 000003
【０１１９】
同様に、同時選択ライン数が４のＭＬＳ駆動法による実効値電圧ＶOFF(RMS)は、次の（３）式のように表すことができる。
【０１２０】
【数２】
2004248497.tif 000004
【０１２１】
ここで、ｖ3、ｖ2、ｖ1をそれぞれ、センター電位ＶＣを基準とした電位レベルＶ３、Ｖ２、Ｖ１との電位差とする。また、ｖ3、ｖ2、ｖ1はそれぞれ、センター電位ＶＣを基準とした電位レベルＭＶ３、ＭＶ２、ＭＶ１との電位差と同等である。さらに、Ｎを表示ライン数とする。
【０１２２】
したがって、（４）式のように表されるバイアス比ａを用いると、ｖ1は（５）式のように表されるので、ＶON(RMS)／ＶOFF(RMS)は、次の（６）式のようになる。
【０１２３】
ａ＝ｖ2／ｖ3                              ・・・（４）
ｖ1＝ｖ3／２ａ                            ・・・（５）
【０１２４】
【数３】
2004248497.tif 000005
【０１２５】
この（６）式は、オンしている画素とオフしている画素の明るさの比と等価で、コントラストの比でもある。したがって、分子であるＶON(RMS)が大きく、分母であるＶOFF(RMS)の値が小さくなるとき、（６）式の値は最大となる。すなわち、（６）式が最大となるとき、バイアス比ａが最適なバイアス比となる。そのため、（６）式を微分して極値を求めると、最適なバイアス比は（７）式のようになる。
【０１２６】
【数４】
2004248497.tif 000006
【０１２７】
以上より、表示ライン数Ｎから（７）式で示されるようなｖ1、ｖ2、ｖ3となるように抵抗素子７４、７６の抵抗分割点を調整して、電位レベルＶ１（ＭＶ１）、Ｖ２（ＭＶ２）、Ｖ３（ＭＶ３）を決めることで、液晶表示のコントラストを最大とすることができる。
【０１２８】
２．４．３  ボルテージフォロワ型演算増幅回路
本実施形態における多値電位生成回路１８は、抵抗素子７４、７６の抵抗分割点に、ボルテージフォロワ接続された演算増幅回路７８、８０、８２、８４が接続される。このような構成の場合、低消費電力化を図るためには、高抵抗にする必要がある。しかし、抵抗分割電位をこのまま液晶駆動のための電極に印加すると、出力インピーダンスが高くなってしまい、液晶駆動を行う際の変動が大きくなり、液晶の表示品質を低下させてしまう。そこで、各抵抗分割点にインピーダンス変換手段としてのボルテージフォロワ接続された演算増幅回路を接続することにより、出力インピーダンスを低下させている。このため、抵抗素子７４、７６が高抵抗の場合でも、液晶表示品質を低下させることがなくなる。
【０１２９】
（構成）
図１０に、本実施形態におけるボルテージフォロワ接続された演算増幅回路７８の構成例を示す。
【０１３０】
ここでは、ボルテージフォロワ接続された演算増幅回路（ボルテージフォロワ型演算増幅回路）７８について説明するが、ボルテージフォロワ型演算増幅回路８０、８２、８４についても同様の構成である。
【０１３１】
ボルテージフォロワ型演算増幅回路７８は、抵抗素子７４の抵抗分割点に接続され、電位レベルＶ３とセンター電位ＶＣとの間の抵抗分割電位レベルＶｄｉｖを共通入力として動作するボルテージフォロワ型の第１及び第２の差動増幅１３０、１５０を含む。
【０１３２】
ボルテージフォロワ型の第１の差動増幅回路１３０は、ｐ型トランジスタ１３２と、ｐ型トランジスタ１３２と共にカレントミラーを構成するｐ型トランジスタ１３４とを含む。これらｐ型トランジスタ１３２、１３４は、サイズが同一で同一能力を有し、カレントミラー回路を構成する。
【０１３３】
第１の差動増幅回路１３０は、さらに、電源レベルＶＤＤと接地レベルＶＳＳとの間にｐ型トランジスタ１３２に直列接続されたｎ型トランジスタ１３６と、電源レベルＶＤＤと接地レベルＶＳＳとの間にｐ型トランジスタ１３４に直列接続されたｎ型トランジスタ１３８とを有する。ｎ型トランジスタ１３６、１３８は、定電流源１４０を介して、接地レベルＶＳＳに接続されている。これらｎ型トランジスタ１３６、１３８は、サイズを異ならせることで能力差を有する。
【０１３４】
ボルテージフォロワ型の第２の差動増幅回路１５０は、ｎ型トランジスタ１５２と、ｎ型トランジスタ１５２と共にカレントミラーを構成するｎ型トランジスタ１５４とを含む。これらｎ型トランジスタ１５２、１５４は、サイズが同一で同一能力を有し、カレントミラー回路を構成する。
【０１３５】
第２の差動増幅回路１５０は、さらに、電源レベルＶＤＤと接地レベルＶＳＳとの間にｎ型トランジスタ１５２に直列接続されたｐ型トランジスタ１５６と、電源レベルＶＤＤと接地レベルＶＳＳとの間にｎ型トランジスタ１５４に直列接続されたｐ型トランジスタ１５８とを有する。ｐ型トランジスタ１５６、１５８は、定電流源１６０を介して、電源レベルＶＤＤに接続されている。これらｐ型トランジスタ１５６、１５８は、サイズを異ならせることで能力差を有する。
【０１３６】
第１の差動増幅回路１３０のｐ型トランジスタ１３２とｎ型トランジスタ１３６との接続点からは、第１の信号ＳＳ１として差動出力信号が出力され、ｐ型トランジスタ１４２が動作する。
【０１３７】
第２の差動増幅回路１５０のｎ型トランジスタ１５２とｐ型トランジスタ１５６との接続点からは、第２の信号ＳＳ２として差動出力信号が出力され、ｎ型トランジスタ１６２が動作する。
【０１３８】
これらｐ型トランジスタ１４２とｎ型トランジスタ１６２とは、電源レベルＶＤＤと接地レベルＶＳＳとの間に直列に接続され、ｐ型トランジスタ１４２とｎ型トランジスタ１６２との間の電位が、電位レベルＶ２を供給する第２の液晶駆動用電位供給線３２に供給される。
【０１３９】
また、第１及び第２の差動増幅回路１３０、１５０には、発振防止用のキャパシタＣＣ１、ＣＣ２と、静電気保護用抵抗Ｒ１、Ｒ２とが設けられている。
【０１４０】
また、第１の差動増幅回路１３０は、定電流源１４０と並列に接続されたｎ型トランジスタ１４４を含む第１の電流制御回路１４６を含む。このｎ型トランジスタ１４４のゲート電極には、第２の差動増幅回路１５０の差動出力信号である第２の信号ＳＳ２が供給され、結果として第１の電流制御回路１４６は、第１の差動増幅回路１３０の定電流値を制御することで、第１の信号ＳＳ１を制御してｐ型トランジスタ１４２のゲート電圧を制御する。
【０１４１】
同様に、第２の差動増幅回路１５０は、定電流源１６０と並列に接続されたｐ型トランジスタ１６４を含む第２の電流制御回路１６６を含む。このｐ型トランジスタ１６４のゲート電極には、第１の差動増幅回路１３０の差動出力信号である第１の信号ＳＳ１が供給され、結果として第２の電流制御回路１６６は、第２の差動増幅回路１５０の定電流値を制御することで、第２の信号ＳＳ２を制御してｎ型トランジスタ１６２のゲート電圧を制御する。
【０１４２】
なお、ｎ型トランジスタ１４４及びｐ型トランジスタ１６４は、演算増幅回路７８の出力電位レベルＶ２の安定時にあっては、オフ状態となり、ほとんど電流は流れない。
【０１４３】
（動作の説明）
本実施形態におけるボルテージフォロワ型演算増幅回路は、低消費電力で、出力される電位レベルが速やかに安定状態に遷移させることができる。
【０１４４】
＜出力される電位レベルが安定状態より低い場合＞
まず、出力される電位レベルが安定状態より低い場合、ｎ型トランジスタ１３８及びｐ型トランジスタ１５８のゲート電圧は、本来の安定状態の電圧より低くなる。
【０１４５】
第１の差動増幅回路１３０では、定電流源１４０によって定電流源が流れる一方でｎ型トランジスタ１３８のゲート電圧が低下することから、ｎ型トランジスタ１３８に流れる電流Ｉ138は減り、その分ｎ型トランジスタ１３６に流れる電流Ｉ136が増える。
【０１４６】
この結果、第１の差動増幅回路１３０では、第１の信号ＳＳ１の電圧が下がって、ｐ型トランジスタ１４２に流れる電流が多くなる。
【０１４７】
これに対して、第２の差動増幅回路１５０では、定電流源１６０により定電流が流れ、差動対を構成するｐ型トランジスタ１５６、１５８に流れる電流Ｉ156、Ｉ158の和は一定である。そして、上述したようにｐ型トランジスタ１５８のゲート電圧の低下により、ｐ型トランジスタ１５８に流れる電流Ｉ158が増え、その分ｐ型トランジスタ１５６に流れる電流Ｉ156は減る。
【０１４８】
この結果、第２の差動増幅回路１５０では、第２の信号ＳＳ２の電圧が下がって、ｎ型トランジスタ１６２に流れる電流が少なくなる。
【０１４９】
こうして、演算増幅回路７８の出力電位レベルＶ２は、安定状態に向けて上昇することになる。
【０１５０】
ところで、ｐ型トランジスタ１４２のゲート電圧は、そのゲート容量と、発振防止用のキャパシタＣＣ１と、ゲート線Ｌ１の配線寄生容量とに蓄積される電荷により決められる。同様に、ｎ型トランジスタ１６２のゲート電圧は、そのゲート容量と、発振防止用のキャパシタＣＣ２と、ゲート線Ｌ２の配線寄生容量とに蓄積される電荷により決められる。したがって、電荷に蓄積されるチャージ時間により、ゲート電圧の変化に対する応答が遅くなる。そのため、第１及び第２の電流制御回路１４６、１６６により、上述したトランジスタのゲート電圧の変化の応答性を向上させる。
【０１５１】
すなわち、第２の差動増幅回路１５０のｐ型トランジスタに流れる電流Ｉ156が減ることにより、電圧が下がった第２の信号ＳＳ２が第１の差動増幅回路１３０のｎ型トランジスタ１４４のゲート電極に印加される。その結果、ｎ型トランジスタ１４４に流れる電流Ｉ144は減り、ｐ型トランジスタ１４２のゲート電圧である第１の信号ＳＳ１は定電流源１４０に流れる電流によって定まる。
【０１５２】
一方、第１の差動増幅回路１３０で第１の信号ＳＳ１が下がることによって、第２の差動増幅回路１５０のｐ型トランジスタ１６４に流れる電流Ｉ164が増える。この結果、第２の差動増幅回路１５０の差動対及びカレントミラー回路に流れる電流が多くなる。すなわち、差動増幅回路を駆動するための定電流値が多くなった場合に相当することとなり、結果としてｎ型トランジスタ１６２の動作を早めることができる。
【０１５３】
したがって、演算増幅回路７８の出力電位レベルＶ２を上昇させて安定状態に遷移するための時間を高速化することができる。
【０１５４】
特に、定電流源１４０、１６０によって定常電流は、消費電流の増大を招く。したがって、定電流源１４０、１６０による定電流値はできるだけ小さい値にしておいて、上述したように必要な安定出力時にのみ最適な値の電流を供給することによって、演算増幅回路の低消費電力化をも実現することができる。
【０１５５】
さらにまた、第１の差動増幅回路１３０では、差動対を構成するｎ型トランジスタ１３６、１３８に能力差を有する。以下では、例えばｎ型トランジスタ１３８の能力がｎ型トランジスタ１３６の能力よりも高いものとする。
【０１５６】
この場合、同一電流が流れる安定状態において、ｎ型トランジスタ１３８のゲート−ソース間電圧は、ｎ型トランジスタ１３６のゲート−ソース間電圧よりも低くて済む。ところが、第１及び第２の差動増幅回路１３０、１５０の出力同士がショートされている場合、ｎ型トランジスタ１３６、１３８のゲート−ソース間電圧が共に等しくなる。したがって、ｎ型トランジスタ１３８の方が電流を多く流す能力あるにも関わらず、ｎ型トランジスタ１３６、１３８には同一電流が流れる。この場合、ｐ型トランジスタ１３２、１３４のゲート電位は低くなり、その結果第１の信号ＳＳ１の電位が上昇する。これは、ｐ型トランジスタ１４２のゲート−ソース間電圧が低くなることを意味し、ｐ型トランジスタ１４２に流れる電流を減少させることができる。
【０１５７】
これに対して、第２の差動増幅回路１５０でも、差動対を構成するｐ型トランジスタ１５６、１５８に能力差を有し、ｐ型トランジスタ１５８の能力がｐ型トランジスタ１５６の能力よりも高いものとすると、同一電流が流れる安定状態においては、ｐ型トランジスタ１５８のゲート−ソース間電圧は、ｐ型トランジスタ１５６のゲート−ソース間電圧よりも低くて済む。ところが、第１及び第２の差動増幅回路１３０、１５０の出力同士がショートされている場合、ｐ型トランジスタ１５６、１５８のゲート−ソース間電圧が共に等しくなる。したがって、ｐ型トランジスタ１５８の方が電流を多く流す能力あるにも関わらず、ｐ型トランジスタ１５６、１５８には同一電流が流れる。この場合、ｎ型トランジスタ１５２、１５４のゲート電位は低くなり、その結果第２の信号ＳＳ２の電位が下降する。これは、ｎ型トランジスタ１６２のゲート−ソース間電圧が低くなることを意味し、ｎ型トランジスタ１６２に流れる電流を減少させることができる。
【０１５８】
このように、共通入力に基づき動作するｐ型差動増幅回路としての第１の差動増幅回路１３０とｎ型差動増幅回路としての第２の差動増幅回路１５０との出力同士をショートして、互いに異なる能力を有するトランジスタで差動対を構成するようにしたので、電流消費を低減させることが可能となる。
【０１５９】
＜出力される電位レベルが安定状態より高い場合＞
出力される電位レベルが安定状態より高い場合、ｎ型トランジスタ１３８及びｐ型トランジスタ１５８のゲート電圧は、本来の安定状態の電圧より高くなる。
【０１６０】
第１の差動増幅回路１３０では、定電流源１４０によって定電流源が流れる一方でｎ型トランジスタ１３８のゲート電圧が上昇することから、ｎ型トランジスタ１３８に流れる電流Ｉ138は増え、その分ｎ型トランジスタ１３６に流れる電流Ｉ136が減る。
【０１６１】
この結果、第１の差動増幅回路１３０では、第１の信号ＳＳ１の電圧が上がって、ｐ型トランジスタ１４２に流れる電流が少なくなる。
【０１６２】
これに対して、第２の差動増幅回路１５０では、上述したようにｐ型トランジスタ１５８のゲート電圧の上昇により、ｐ型トランジスタ１５８に流れる電流Ｉ158が減り、その分ｐ型トランジスタ１５６に流れる電流Ｉ156は増える。
【０１６３】
この結果、第２の差動増幅回路１５０では、第２の信号ＳＳ２の電圧が上がって、ｎ型トランジスタ１６２に流れる電流が多くなる。
【０１６４】
こうして、演算増幅回路７８の出力電位レベルＶ２は、安定状態に向けて低下することになる。
【０１６５】
ここで、第２の差動増幅回路１５０のｐ型トランジスタに流れる電流Ｉ156が増えることにより、電圧が上がった第２の信号ＳＳ２が第１の差動増幅回路１３０のｎ型トランジスタ１４４のゲート電極に印加される。その結果、ｎ型トランジスタ１４４に流れる電流Ｉ144は増え、第１の差動増幅回路１３０の差動対及びカレントミラー回路に流れる電流が多くなる。すなわち、差動増幅回路を駆動するための定電流値が多くなった場合に相当することとなり、結果としてｐ型トランジスタ１４２の動作を早めることができる。
【０１６６】
一方、第１の差動増幅回路１３０で第１の信号ＳＳ１が上がることによって、第２の差動増幅回路１５０のｐ型トランジスタ１６４に流れる電流Ｉ164が減る。このとき、ｎ型トランジスタ１６２のゲート電圧である第２の信号ＳＳ２は定電流源１６０に流れる電流によって定まる。
【０１６７】
このように、演算増幅回路７８の出力電位レベルＶ２を下降させて安定状態に遷移するための時間を高速化する。
【０１６８】
この場合も、上述したように共通入力に基づき動作する第１及び第２の差動増幅回路１３０、１５０との出力同士をショートして、互いに異なる能力を有するトランジスタで差動対を構成するようにしたので、電流消費を低減させることが可能となる。
【０１６９】
図１１に、図１０に示した演算増幅回路７８の動作の一例を示す。
【０１７０】
上述したように、演算増幅回路７８の出力電位レベルＶ２は、安定状態の電位レベルから正側に変動すると、第１の差動増幅回路１３０のｎ型トランジスタ１４４に流れる電流Ｉ144が増えて、出力電位レベルＶ２が安定状態に戻される。また、出力電位レベルＶ２が安定状態から負側に変動すると、第２の差動増幅回路のｐ型トランジスタ１６４に流れる電流Ｉ164が増えて、出力電位レベルＶ２が安定状態に戻される。
【０１７１】
これは、演算増幅回路７８の消費電流としては、定常状態では定電流源１４０、１６０による電流Ｉ140とＩ160の和のみであるが、非安定状態から安定状態に戻すときに、それぞれｎ型トランジスタ１４４による電流Ｉ144、ｐ型トランジスタ１６４による電流Ｉ164が付加され、安定状態への遷移が早められる。このとき、定常状態におけるＩ140とＩ160が小さければ小さいほど、演算増幅回路７８の消費電流は全体として削減できる。
【０１７２】
以上説明したように、本実施形態における電源回路は、接地レベルＶＳＳを基準に、電源電位レベルを昇圧した第１の昇圧電位レベルＶＯＵＴからレギュレートした電位をセンター電位ＶＣとして、複数レベルの電位を生成するようにしたので、電位調整手段としてのレギュレータ回路に高耐圧性が必要とされず、安価なプロセスを用いることができる。また、低コスト化が可能なツインウェルのプロセスを使用した場合、接地レベルＶＳＳより正側の電位レベルのみを生成することができるので、従来必要とされた外付け部品が不要となって、装置の低コスト化を実現すると共に、実装上の問題を回避することができるようになる。
【０１７３】
３．  第１の変形例
本実施形態における電源回路に適用される多値電位生成回路としては、図８に示したものに限定されない。
【０１７４】
図１２に、第１の変形例における多値電位生成回路の構成の概要を示す。
【０１７５】
ただし、図８に示す本実施形態における多値電位生成回路１８と同一部分には同一符号を付し、適宜説明を省略する。
【０１７６】
第１の変形例における多値電位生成回路２００では、（７）式を満たすように設定された抵抗素子７４、７６の抵抗分割点に、図１０で示したボルテージフォロワ型の演算増幅回路２０２、２０４が接続される。
【０１７７】
演算増幅回路２０２の出力端子は、そのまま電位レベルＶ２を供給する第２の液晶駆動用電位供給線３２に接続される。演算増幅回路２０４の出力端子は、そのまま電位レベルＭＶ２を供給する第５の液晶駆動用電位供給線３８に接続される。
【０１７８】
また、第１の変形例における多値電位生成回路２００では、センター電位供給線３０と第２の液晶駆動用電位供給線３２との間、センター電位供給線３０と第５の液晶駆動用電位供給線３８との間に、それぞれ降圧回路２１０、２１２が設けられている。
【０１７９】
すなわち、降圧回路２１０は、第２の液晶駆動用電位供給線３２と、センター電位供給線３０との間に直列接続されている第９〜第１２のスイッチ回路４２9〜４２12と、第９〜第１２のスイッチ回路４２9〜４２12をオン・オフ駆動するスイッチ駆動回路（図示せず）とを含む。
【０１８０】
第９〜第１２のスイッチ回路４２9〜４２12の接続点をそれぞれＮＤ7〜ＮＤ9とすると、降圧回路２１０は、ＮＤ7とＮＤ9との間に接続されたキャパシタ２１４と、第２の液晶駆動用電位供給線３２とＮＤ8との間に接続されたキャパシタ２１６1と、ＮＤ8とセンター電位供給線３０との間に接続されたキャパシタ２１６2とを含む。
【０１８１】
なお、ＮＤ8は、電位レベルＶ１が供給される第３の液晶駆動用電位供給線３４に接続される。
【０１８２】
図示しないスイッチ駆動回路は、第９及び第１１のスイッチ回路４２9、４２11をオンさせる期間と、第１０及び第１２のスイッチ回路４２10、４２12をオンさせる期間とが交互に繰り返されるように、第９〜第１２のスイッチ回路４２9〜４２12を駆動する。
【０１８３】
このような第９〜第１２のスイッチ回路４２9〜４２12は、ｐ型（第１の導電型）のＭＯＳトランジスタにより構成することができるが、ｎ型ＭＯＳトランジスタでも構成することができ、要はスイッチ機能を有する任意の回路を適用することができる。
【０１８４】
降圧回路２１０の各スイッチ駆動信号は、図６に示す第１のスイッチ駆動回路４４によって生成される各スイッチ駆動信号と同様のため、説明を省略する。
【０１８５】
このような降圧回路２１０では、第１のタイミングと第２のタイミングとを交互に繰り返すことによって、キャパシタ２１４、２１６1、２１６2のそれぞれの両端に印加される電圧が等しくなるように、キャパシタ２１４、２１６1、２１６2に蓄積される電荷が安定する。その結果、キャパシタ２１６1、２１６2の中間点の電位、すなわち電位レベルＶ１は、第１の液晶駆動用電位供給線３２の電位レベルＶ２とセンター電位ＶＣとの中間電位に収束される。
【０１８６】
同様に、降圧回路２１２は、センター電位供給線３０と第５の液晶駆動用電位供給線３８との間に直列接続されている第１３〜第１６のスイッチ回路４２13〜４２16と、第１３〜第１６のスイッチ回路４２13〜４２16をオン・オフ駆動するスイッチ駆動回路（図示せず）とを含む。
【０１８７】
第１３〜第１６のスイッチ回路４２13〜４２16の接続点をそれぞれＮＤ10〜ＮＤ12とすると、降圧回路２１２は、ＮＤ10とＮＤ12との間に接続されたキャパシタ２１８と、センター電位供給線３０とＮＤ11との間に接続されたキャパシタ２２０1と、ＮＤ11と第２の液晶駆動用電位供給線３２との間に接続されたキャパシタ２２０2とを含む。
【０１８８】
なお、ＮＤ11は、電位レベルＭＶ１が供給される第４の液晶駆動用電位供給線３６に接続される。
【０１８９】
図示しないスイッチ駆動回路は、第１３及び第１５のスイッチ回路４２13、４２15をオンさせる期間と、第１２及び第１６のスイッチ回路４２12、４２16をオンさせる期間とが交互に繰り返されるように、第１３〜第１６のスイッチ回路４２13〜４２16を駆動する。
【０１９０】
このような第１３〜第１６のスイッチ回路４２13〜４２16は、ｐ型（第１の導電型）のＭＯＳトランジスタにより構成することができるが、ｎ型ＭＯＳトランジスタでも構成することができ、要はスイッチ機能を有する任意の回路を適用することができる。
【０１９１】
降圧回路２１２の各スイッチ駆動信号は、図６に示す第１のスイッチ駆動回路４４によって生成される各スイッチ駆動信号と同様のため、説明を省略する。
【０１９２】
このような降圧回路２１２では、第１のタイミングと第２のタイミングとを交互に繰り返すことによって、キャパシタ２１８、２２０1、２２０2のそれぞれの両端に印加される電圧が等しくなるように、キャパシタ２１８、２２０1、２２０2に蓄積される電荷が安定する。その結果、キャパシタ２２０1、２２０2の中間点の電位、すなわち電位レベルＭＶ１は、センター電位ＶＣと第５の液晶駆動用電位供給線３８の電位レベルＭＶ２との中間電位に収束される。
【０１９３】
このような降圧回路により、キャパシタに流れる電流は無くなり、スイッチング動作に用いる電流のみとなって、消費電流を削減することができる。また、キャパシタの容量値にばらつきが生じた場合であっても、精度良く中間電位を生成することができる。また、演算増幅回路の数を削減することができる。
【０１９４】
４．  第２の変形例
図１３に、第２の変形例における多値電位生成回路の構成の概要を示す。
【０１９５】
ただし、図８に示す本実施形態における多値電位生成回路１８、図１２に示す第１の変形例における多値電位生成回路２００と同一部分には同一符号を付し、適宜説明を省略する。
【０１９６】
第２の変形例における多値電位生成回路３００では、（７）式を満たすように設定された抵抗素子７６の抵抗分割点に、図１０で示したボルテージフォロワ型の演算増幅回路３０２が接続される。なお、電位レベルＶ２とセンター電位ＶＣとの電位差と、電位レベルＭＶ２とセンター電位ＶＣとの電位差は等価である。
【０１９７】
演算増幅回路３０２の出力端子は、そのまま電位レベルＭＶ２を供給する第５の液晶駆動用電位供給線３８に接続される。
【０１９８】
また、第２の変形例における多値電位生成回路３００は、第５の液晶駆動用電位供給線３８に供給される電位レベルＭＶ２を基準に、図５に示した２倍昇圧を行って電位レベルＶ２を生成する昇圧回路３０４、降圧回路２１０、２１２を含む。
【０１９９】
昇圧回路３０４は、センター電位ＶＣと電位レベルＭＶ２との電位差を２倍昇圧して、電位レベルＶ２を生成する。降圧回路２１０は、電位レベルＶ２とセンター電位ＶＣとの電位差の中間電位を電位レベルＶ１として生成する。降圧回路２１２は、電位レベルＭＶ２とセンター電位ＶＣとの電位差の中間電位を電位レベルＭＶ１として生成する。
【０２００】
より具体的には、昇圧回路３０４は、第２の液晶駆動用電位供給線３２と、第５の液晶駆動用電位供給線３８との間に直列接続されている第１７〜第２０のスイッチ回路４２17〜４２20と、第１７〜第２０のスイッチ回路４２17〜４２20をオン・オフ駆動するスイッチ駆動回路（図示せず）とを含む。
【０２０１】
第１７〜第２０のスイッチ回路４２17〜４２20の接続点をそれぞれＮＤ13〜ＮＤ15とすると、昇圧回路３０４は、ＮＤ13とＮＤ15との間に接続されたキャパシタ３０６と、第２の液晶駆動用電位供給線３２とＮＤ14との間に接続されたキャパシタ３０８1と、ＮＤ14と第２の液晶駆動用電位供給線３２との間に接続されたキャパシタ３０８2とを含む。
【０２０２】
なお、ＮＤ14は、センター電位ＶＣが供給されるセンター電位供給線３０に接続される。
【０２０３】
図示しないスイッチ駆動回路は、第１７及び第１９のスイッチ回路４２17、４２19をオンさせる期間と、第１８及び第２０のスイッチ回路４２18、４２20をオンさせる期間とが交互に繰り返されるように、第１７〜第２０のスイッチ回路４２17〜４２20を駆動する。
【０２０４】
このような第１７〜第２０のスイッチ回路４２17〜４２20は、ｐ型（第１の導電型）のＭＯＳトランジスタにより構成することができるが、ｎ型ＭＯＳトランジスタでも構成することができ、要はスイッチ機能を有する任意の回路を適用することができる。
【０２０５】
昇圧回路３０４の各スイッチ駆動信号は、図６に示す第１のスイッチ駆動回路４４によって生成される各スイッチ駆動信号と同様のため、説明を省略する。
【０２０６】
このような昇圧回路３０４では、第１のタイミングと第２のタイミングとを交互に繰り返すことによって、キャパシタ３０６、３０８1、３０８2のそれぞれの両端に印加される電圧が等しくなるように、キャパシタ３０６、３０８1、３０８2に蓄積される電荷が安定する。その結果、キャパシタ３０８1の両端の電圧により決められる電位レベルＶ２は、キャパシタ３０８2の両端の電圧となって、電位レベルＶ２の電位が収束される。
【０２０７】
このような昇圧回路によっても、同様に７レベルの電源レベルを生成することができる。この場合、第１の変形例における効果に加えて、よりボルテージフォロワ型の演算増幅回路の数を減らすことが可能となる。
【０２０８】
なお、第２の変形例において、センター電位供給線３０と接地電位供給線２２との間に抵抗素子７６を設けて抵抗分割した電位をＭＶ２としてボルテージフォロワ型演算増幅回路３０２で出力するようにしているが、これに限定されるものではない。例えば、センター電位供給線３０と第１の液晶駆動用電位供給線２８との間に抵抗素子を設けて抵抗分割した電位をＶ２としてボルテージフォロワ型演算増幅回路で出力し、同様に昇圧回路で電位レベルＭＶ２を生成して、降圧回路２１０、２１２で電位レベルＶ１、ＭＶ１を生成することも可能である。
【０２０９】
なお、本発明は上記実施形態、第１及び第２の変形例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２１０】
また、本実施形態、第１及び第２の変形例では、７レベルの電源レベルを生成するものとして説明したが、この電源レベル数に限定されるものではない。例えば、電源レベルＶＤＤと接地レベルＶＳＳからセンター電位ＶＣに相当する１レベルだけを生成するようにしても良いし、電源レベルＶＤＤ、接地レベルＶＳＳ又はセンター電位ＶＣに基づいてさらに１以上のレベルの電源レベルを生成するようにしても良い。あるいは、８レベル以上の電源レベルを生成するようにしても良い。
【０２１１】
また、上述した構成の電源回路は、液晶装置を含む電子機器例えば、携帯電話、ゲーム装置、パーソナルコンピュータなどの各種電子機器に適用することができる。
【図面の簡単な説明】
【０２１２】
【図１】本実施形態における電源回路が適用された液晶装置の構成要部を示す概略説明図である。
【図２】図１に示す液晶パネルにおける駆動波形の一例を示す波形図である。
【図３】本実施形態における電源回路の構成の概要を示す構成図である。
【図４】本実施形態における電源回路の動作を模式的に示す説明図である。
【図５】本実施形態における第１の昇圧回路の構成の一例を示す構成図である。
【図６】本実施形態における第１のスイッチ駆動回路によって生成される各スイッチ駆動信号の一例を示す波形図である。
【図７】本実施形態におけるレギュレータ回路の構成の一例を示す回路図である。
【図８】本実施形態における第２の昇圧回路と多値電位生成回路の構成の一例を示す構成図である。
【図９】基板上に形成された本実施形態におけるチャージポンプ回路の断面構造の一例を示す断面図である。
【図１０】本実施形態におけるボルテージフォロワ接続された演算増幅回路の構成例を示す回路図である。
【図１１】図１０に示す演算増幅回路の動作の一例を示す説明図である。
【図１２】第１の変形例における多値電位生成回路の構成の概要を示す回路図である。
【図１３】第２の変形例における多値電位生成回路の構成の概要を示す回路図である。
【符号の説明】
【０２１３】
２  液晶装置、  ４  液晶パネル、  ６  走査電極駆動回路（コモンドライバ）、
８  信号電極駆動回路（セグメントドライバ）、  ９  駆動制御回路、
１０  電源回路、  １２  第１の昇圧回路、  １４  レギュレータ回路、
１６  第２の昇圧回路、  １８、２００、３００  多値電位生成回路、
２０  電源電位供給線、  ２２  接地電位供給線、  ２４  第１の電位供給線、
２６  第２の電位供給線、  ２８  第１の液晶駆動用電位供給線、
３０  センター電位供給線、  ３２  第２の液晶駆動用電位供給線、
３４  第３の液晶駆動用電位供給線、  ３６  第４の液晶駆動用電位供給線、
３８  第５の液晶駆動用電位供給線、  ４２1〜４２20  第１〜第２０のスイッチ回路、
４４  第１のスイッチ駆動回路、
４６、４８1、４８2、６２、７２、２１４、２１６1、２１６2、２１８、２２０1、２２０2、３０６、３０８1、３０８2  キャパシタ、
５０、５２、６０、１３２、１３４、１４２、１４４、１５６、１５８、１６４  ｐ型（第１の導電型）ＭＯＳトランジスタ、
５４、５６、５８、６４、１３６、１３８、１５２、１５４、１６２  ｎ型（第２の導電型）ＭＯＳトランジスタ、
６６、７４、７６  抵抗素子、  ７０  第２のスイッチ駆動回路、
７８、８０、８２、８４、２０２、２０４、３０２  （ボルテージフォロワ型）演算増幅回路、  ９０  ｐ型基板、
９２、１０６、１０８、１１４、１１６、１２２、１２４  高濃度ｐ+拡散領域、
９４、９６、１１０、１１８、１２６  高濃度ｎ+拡散領域、
９８、１１２、１２０、１２８  ゲート電極、
１００、１０２、１０４  ｎウェル領域、  １３０  第１の差動増幅回路、
１４０、１６０  定電流源、  １４６  第１の電流制御回路、
１５０  第２の差動増幅回路、  １６６  第２の電流制御回路、
２１０、２１２  降圧回路、  ３０４  昇圧回路、  Ｃ０〜Ｃｍ  走査電極、
ＮＤ1〜ＮＤ15  接続点、  Ｓ０〜Ｓｎ  信号電極、
Ｖ１、Ｖ２、Ｖ３、ＭＶ１、ＭＶ２、ＭＶ３  電位レベル、
ＶＣ  センター電位、  ＶＤＤ  電源レベル、  ＶＯＵＴ  第１の昇圧電位レベル、
Ｖｒｅｆ  参照電位レベル、  ＶＳＳ  接地レベル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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