(57)【要約】【課題】より少ない種類の入力信号に基づいて、互いに異なるレベルを有するクロック波形によって構成されるパルス信号を生成する。【解決手段】半導体集積回路は、第１周期を有するクロック信号と第２周期を有し、第１振幅を有する第１制御信号とに基づいて、第１周期と第１振幅とを有する第１パルス信号を生成する第１パルス信号生成回路と、クロック信号と、第２振幅を有する第２制御信号とに基づいて、第１周期と第２振幅とを有する第２パルス信号を生成する第２パルス信号生成回路と、第１制御信号と第２制御信号と第１パルス信号と第２パルス信号とに基づいて、第１周期と第１振幅とを有する複数の第１パルスを第１期間において含んでおり、第１周期と第２振幅とを有する複数の第２パルスを第２期間において含んでいる第３パルス信号を生成する第３パルス信号生成回路とを具備する。【選択図】　図１
2004056679.tif 000002
【特許請求の範囲】
【請求項１】
第１周期を有するクロック信号と前記第１周期のｎ倍（ｎは２以上の整数）の第２周期を有し、前記第２周期の前半の第１期間において第１ハイレベルとなり前記第２周期の後半の第２期間においてローレベルとなる第１振幅を有する第１制御信号とに基づいて、前記第１周期と前記第１振幅とを有する複数の第１パルスを前記第１期間において含んでいる第１パルス信号を生成する第１パルス信号生成回路と、
前記クロック信号と、前記第１期間においてローレベルとなり前記第２期間において第２ハイレベルとなる第２振幅を有する第２制御信号とに基づいて、前記第１周期と前記第２振幅とを有する複数の第２パルスを前記第２期間において含んでいる第２パルス信号を生成する第２パルス信号生成回路と、
前記第１制御信号と前記第２制御信号と前記第１パルス信号生成回路によって生成された前記第１パルス信号と前記第２パルス信号生成回路によって生成された前記第２パルス信号とに基づいて、前記第１周期と前記第１振幅とを有する前記複数の第１パルスを前記第１期間において含んでおり、前記第１周期と前記第２振幅とを有する前記複数の第２パルスを前記第２期間において含んでいる第３パルス信号を生成する第３パルス信号生成回路とを具備することを特徴とする半導体集積回路。
【請求項２】
前記第３パルス信号生成回路は、前記第１パルス信号生成回路によって生成された前記第１パルス信号を前記第１制御信号に応じて出力するように動作する第１スイッチと、
前記第２パルス信号生成回路によって生成された前記第２パルス信号を前記第２制御信号に応じて出力するように動作する第２スイッチとを有している、請求項１記載の半導体集積回路。
【請求項３】
前記第１スイッチは、前記第１期間においてオンとなり前記第２期間においてオフとなるように動作し、
前記第２スイッチは、前記第１期間においてオフとなり前記第２期間においてオンとなるように動作する、請求項２記載の半導体集積回路。
【請求項４】
前記第１スイッチおよび前記第２スイッチは、半導体スイッチである、請求項２記載の半導体集積回路。
【請求項５】
前記第１パルス信号生成回路は、ＣＭＯＳインバータである、請求項１記載の半導体集積回路。
【請求項６】
前記第１パルス信号生成回路は、前記第１制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたＰチャネルトランジスタと、
グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Ｐチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたＮチャネルトランジスタとを有している、請求項１記載の半導体集積回路。
【請求項７】
前記第２パルス信号生成回路は、ＣＭＯＳインバータである、請求項１記載の半導体集積回路。
【請求項８】
前記第２パルス信号生成回路は、前記第２制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたＰチャネルトランジスタと、
グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Ｐチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたＮチャネルトランジスタとを有している、請求項１記載の半導体集積回路。
【請求項９】
第１周期を有するクロック信号と前記第１周期のｎ倍（ｎは２以上の整数）の第２周期を有し、前記第２周期の前半の第１期間において第１ハイレベルとなり前記第２周期の後半の第２期間においてローレベルとなる第１振幅を有する第１制御信号とに基づいて、前記第１周期と前記第１振幅とを有する複数の第１パルスを前記第１期間において含んでいる第１パルス信号を生成する第１パルス信号生成回路と、
前記クロック信号と所定の一定電圧値を有する第２制御信号とに基づいて、前記第１周期と前記所定の一定電圧値に対応する第２振幅とを有する複数の第２パルスを含んでいる第２パルス信号を生成する第２パルス信号生成回路と、
前記第１制御信号と前記第１パルス信号生成回路によって生成された前記第１パルス信号と前記第２パルス信号生成回路によって生成された前記第２パルス信号とに基づいて、前記第１周期と前記第１振幅とを有する前記複数の第１パルスを前記第１期間において含んでおり、前記第１周期と前記第２振幅を有する前記複数の第２パルスを前記第２期間において含んでいる第３パルス信号を生成する第３パルス信号生成回路とを具備することを特徴とする半導体集積回路。
【請求項１０】
前記第３パルス信号生成回路は、前記第１パルス信号生成回路によって生成された前記第１パルス信号を前記第１制御信号に応じて出力するように動作する第１スイッチと、
前記第２パルス信号生成回路によって生成された前記第２パルス信号を前記第１制御信号に応じて出力するように動作する第２スイッチとを有している、請求項９記載の半導体集積回路。
【請求項１１】
前記第１スイッチは、前記第１期間においてオンとなり前記第２期間においてオフとなるように動作し、
前記第２スイッチは、前記第１期間においてオフとなり前記第２期間においてオンとなるように動作する、請求項１０記載の半導体集積回路。
【請求項１２】
前記第１スイッチは、第１半導体スイッチを有しており、前記第２スイッチは、第２半導体スイッチを有している、請求項１０記載の半導体集積回路。
【請求項１３】
前記第２スイッチは、前記第１制御信号を反転させた反転信号を出力するインバータをさらに有しており、
前記第１半導体スイッチは、前記第１制御信号に応じて動作し、
前記第２半導体スイッチは、前記インバータから出力された前記反転信号に応じて動作する、請求項１２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、異なるレベルを有するクロック波形を切り替えて生成することができる半導体集積回路に関する。
【０００２】
【従来の技術】
図５は、従来の半導体集積回路９０のブロック回路図である。ブロック回路図９０は、例えば、非接触ＩＣカード用の半導体集積回路に設けられた受信回路部のような、ＡＳＫ変調波形を処理する回路部を検査するための検査装置に使用することができる。
【０００３】
半導体集積回路９０は、第１パルス信号生成回路４を備えている。第１パルス信号生成回路４は、ＣＭＯＳインバータによって構成されている。第１パルス信号生成回路４には、所定の一定電位Ｖ１を有する第１制御信号８１を受け取るソースとクロック信号１２を受け取るゲートとドレインとが設けられたＰチャネルトランジスタ６と、グランドに接続されたソースとクロック信号１２を受け取るゲートとＰチャネルトランジスタ６に設けられたドレインに接続されたドレインとが設けられたＮチャネルトランジスタ７とが設けられている。第１パルス信号生成回路４は、第１制御信号８１とクロック信号１２とに基づいて第１パルス信号９３を生成する。
【０００４】
半導体集積回路９０は、第２パルス信号生成回路５を備えている。第２パルス信号生成回路５は、ＣＭＯＳインバータによって構成されている。第２パルス信号生成回路５には、所定の一定電位Ｖ２を有する第２制御信号８３を受け取るソースとクロック信号１２を受け取るゲートとドレインとが設けられたＰチャネルトランジスタ８と、グランドに接続されたソースとクロック信号１２を受け取るゲートとＰチャネルトランジスタ８に設けられたドレインに接続されたドレインとが設けられたＮチャネルトランジスタ９とが設けられている。第２パルス信号生成回路５は、第２制御信号８３とクロック信号１２とに基づいて第２パルス信号９４を生成する。
【０００５】
半導体集積回路９０には、第３パルス信号生成回路９１が設けられている。第３パルス信号生成回路９１は、第１パルス信号生成回路４によって生成された第１パルス信号９３を第３制御信号８２に応じて出力するように動作する第１スイッチ２と、第２パルス信号生成回路５によって生成された第２パルス信号９４を第３制御信号８２に応じて出力するように動作する第２スイッチ３とを有している。第１スイッチ２と第２スイッチ３とは、半導体スイッチによってそれぞれ構成されている。第１スイッチ２の出力と第２スイッチ３の出力とは、接続され、出力端子からパルス信号が出力される。
【０００６】
このように構成された半導体集積回路９０の動作を説明する。図６は、半導体集積回路９０の動作を説明するための信号波形図である。第１パルス信号生成回路４のＰチャネルトランジスタ６に設けられたソースに一定電位Ｖ１を有する第１制御信号８１が入力されると、ＣＭＯＳインバータを構成する第１パルス信号生成回路４のハイ（Ｈｉｇｈ）出力電圧の電位はＶ１となる。Ｎチャネルトランジスタ７に設けられたソースはグランドに接続されているため、第１パルス信号生成回路４のロー（Ｌｏｗ）出力電圧の電位はゼロボルト（Ｖ）となる。第１パルス信号生成回路４に設けられたＰチャネルトランジスタ６のゲートとＮチャネルトランジスタ７のゲートとには、周期１５を有するクロック信号１２が入力される。従って、第１パルス信号生成回路４は、Ｖ１をハイレベルとしゼロボルトをローレベルとする周期１５のクロック信号波形によって表される第１パルス信号９３を出力する。
【０００７】
同様に、第２パルス信号生成回路５のＰチャネルトランジスタ８に設けられたソースに一定電位Ｖ２を有する第２制御信号８３が入力されると、ＣＭＯＳインバータを構成する第２パルス信号生成回路５のハイ（Ｈｉｇｈ）出力電圧の電位はＶ２となる。Ｎチャネルトランジスタ９に設けられたソースはグランドに接続されているため、第２パルス信号生成回路５のロー（Ｌｏｗ）出力電圧の電位はゼロボルト（Ｖ）となる。第２パルス信号生成回路５に設けられたＰチャネルトランジスタ８のゲートとＮチャネルトランジスタ９のゲートとには、周期１５を有するクロック信号１２が入力される。従って、第２パルス信号生成回路５は、Ｖ２をハイレベルとしゼロボルトをローレベルとする周期１５のクロック信号波形によって表される第２パルス信号９４を出力する。
【０００８】
第３パルス信号生成回路９１へ入力される第３制御信号８２は、クロック信号１２の周期１５よりも長い周期１６を有しているパルス状の信号である。周期１６の前半の期間１７においては、第３制御信号８２はローレベルになっており、後半の期間１８において第３制御信号８２はハイレベルになっている。第３制御信号８２がローレベルになっている期間１７においては、第１スイッチ２はオンになるように動作し、第２スイッチ３はオフになるように動作する。このため、第１パルス信号生成回路４から出力された第１パルス信号９３が第３パルス信号生成回路９１から出力される。第３制御信号８２がハイレベルになっている期間１８においては、第１スイッチ２はオフになるように動作し、第２スイッチ３はオンになるように動作する。このため、第２パルス信号生成回路５から出力された第２パルス信号９４が第３パルス信号生成回路９１から出力される。従って、第３制御信号８２のハイレベルとローレベルとを制御することによって、第３パルス信号生成回路９１から互いに異なるハイレベルＶ１およびＶ２を有するクロック波形によって構成される第３パルス信号１９を出力することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体集積回路９０においては、互いに異なるハイレベルＶ１およびＶ２を有する第３パルス信号１９を出力するために、一定電圧Ｖ１を有する第１制御信号８１と一定電圧Ｖ２を有する第２制御信号８３と周期１５を有するクロック信号１２と周期１６を有する第３制御信号８２との４種類の信号を半導体集積回路へ入力する必要がある。これらの信号を入力するためには専用のパッドを半導体集積回路に設けなければならないため、半導体集積回路のチップサイズが大きくなるという問題がある。
【００１０】
また、半導体集積回路が設けられた検査装置におけるドライバーのピン数および電源のピン数が不足するおそれがある。
【００１１】
本発明は係る問題を解決するためになされたものであり、その目的は、より少ない種類の入力信号に基づいて、互いに異なるレベルを有するクロック波形によって構成されるパルス信号を生成することができる半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】
係る目的を達成するために本発明に係る半導体集積回路は、第１周期を有するクロック信号と前記第１周期のｎ倍（ｎは２以上の整数）の第２周期を有し、前記第２周期の前半の第１期間において第１ハイレベルとなり前記第２周期の後半の第２期間においてローレベルとなる第１振幅を有する第１制御信号とに基づいて、前記第１周期と前記第１振幅とを有する複数の第１パルスを前記第１期間において含んでいる第１パルス信号を生成する第１パルス信号生成回路と、前記クロック信号と、前記第１期間においてローレベルとなり前記第２期間において第２ハイレベルとなる第２振幅を有する第２制御信号とに基づいて、前記第１周期と前記第２振幅とを有する複数の第２パルスを前記第２期間において含んでいる第２パルス信号を生成する第２パルス信号生成回路と、前記第１制御信号と前記第２制御信号と前記第１パルス信号生成回路によって生成された前記第１パルス信号と前記第２パルス信号生成回路によって生成された前記第２パルス信号とに基づいて、前記第１周期と前記第１振幅とを有する前記複数の第１パルスを前記第１期間において含んでおり、前記第１周期と前記第２振幅とを有する前記複数の第２パルスを前記第２期間において含んでいる第３パルス信号を生成する第３パルス信号生成回路とを具備することを特徴とする。
【００１３】
本発明に係る他の半導体集積回路は、第１周期を有するクロック信号と前記第１周期のｎ倍（ｎは２以上の整数）の第２周期を有し、前記第２周期の前半の第１期間において第１ハイレベルとなり前記第２周期の後半の第２期間においてローレベルとなる第１振幅を有する第１制御信号とに基づいて、前記第１周期と前記第１振幅とを有する複数の第１パルスを前記第１期間において含んでいる第１パルス信号を生成する第１パルス信号生成回路と、前記クロック信号と所定の一定電圧値を有する第２制御信号とに基づいて、前記第１周期と前記所定の一定電圧値に対応する第２振幅とを有する複数の第２パルスを含んでいる第２パルス信号を生成する第２パルス信号生成回路と、前記第１制御信号と前記第１パルス信号生成回路によって生成された前記第１パルス信号と前記第２パルス信号生成回路によって生成された前記第２パルス信号とに基づいて、前記第１周期と前記第１振幅とを有する前記複数の第１パルスを前記第１期間において含んでおり、前記第１周期と前記第２振幅を有する前記複数の第２パルスを前記第２期間において含んでいる第３パルス信号を生成する第３パルス信号生成回路とを具備することを特徴とする。
【００１４】
【発明の実施の形態】
本発明に係る半導体集積回路においては、第１周期と第１振幅とを有する複数の第１パルスを第１期間において含んでおり、第１周期と第２振幅とを有する複数の第２パルスを第２期間において含んでいる第３パルス信号が、第１制御信号とクロック信号とに基づいて生成された第１パルス信号と、第２制御信号とクロック信号とに基づいて生成された第２パルス信号と、第１制御信号と、第２制御信号とに基づいて生成される。従って、第３パルス信号は、クロック信号と第１制御信号と第２制御信号との３種類の信号のみによって生成することができる。その結果、より少ない外部入力端子によって異なるレベルを有するクロック波形を生成することができる。
【００１５】
前記第３パルス信号生成回路は、前記第１パルス信号生成回路によって生成された前記第１パルス信号を前記第１制御信号に応じて出力するように動作する第１スイッチと、前記第２パルス信号生成回路によって生成された前記第２パルス信号を前記第２制御信号に応じて出力するように動作する第２スイッチとを有していることが好ましい。
【００１６】
前記第１スイッチは、前記第１期間においてオンとなり前記第２期間においてオフとなるように動作し、前記第２スイッチは、前記第１期間においてオフとなり前記第２期間においてオンとなるように動作することが好ましい。
【００１７】
前記第１スイッチおよび前記第２スイッチは、半導体スイッチであることが好ましい。
【００１８】
前記第１パルス信号生成回路は、ＣＭＯＳインバータであることが好ましい。
【００１９】
前記第１パルス信号生成回路は、前記第１制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたＰチャネルトランジスタと、グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Ｐチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたＮチャネルトランジスタとを有していることが好ましい。
【００２０】
前記第２パルス信号生成回路は、ＣＭＯＳインバータであることが好ましい。
【００２１】
前記第２パルス信号生成回路は、前記第２制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたＰチャネルトランジスタと、グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Ｐチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたＮチャネルトランジスタとを有していることが好ましい。
【００２２】
本発明に係る他の半導体集積回路においては、第１周期と第１振幅とを有する複数の第１パルスを第１期間において含んでおり、第１周期と第２振幅とを有する複数の第２パルスを第２期間において含んでいる第３パルス信号が、第１制御信号とクロック信号とに基づいて生成された第１パルス信号と、第２制御信号とクロック信号とに基づいて生成された第２パルス信号と、第１制御信号とに基づいて生成される。従って、第３パルス信号は、クロック信号と第１制御信号と第２制御信号との３種類の信号のみによって生成することができる。その結果、より少ない外部入力端子によって異なるレベルを有するクロック波形を生成することができる。
【００２３】
前記第３パルス信号生成回路は、前記第１パルス信号生成回路によって生成された前記第１パルス信号を前記第１制御信号に応じて出力するように動作する第１スイッチと、前記第２パルス信号生成回路によって生成された前記第２パルス信号を前記第１制御信号に応じて出力するように動作する第２スイッチとを有していることが好ましい。
【００２４】
前記第１スイッチは、前記第１期間においてオンとなり前記第２期間においてオフとなるように動作し、前記第２スイッチは、前記第１期間においてオフとなり前記第２期間においてオンとなるように動作することが好ましい。
【００２５】
前記第１スイッチは、第１半導体スイッチを有しており、前記第２スイッチは、第２半導体スイッチを有していることが好ましい。
【００２６】
前記第２スイッチは、前記第１制御信号を反転させた反転信号を出力するインバータをさらに有しており、前記第１半導体スイッチは、前記第１制御信号に応じて動作し、前記第２半導体スイッチは、前記インバータから出力された前記反転信号に応じて動作することが好ましい。
【００２７】
以下、図面を参照して本発明の実施の形態を説明する。
【００２８】
図１は、実施の形態に係る半導体集積回路１００のブロック回路図である。ブロック回路図１００は、例えば、非接触ＩＣカード用の半導体集積回路に設けられた受信回路部のような、ＡＳＫ変調波形を処理する回路部を検査するための検査装置に使用することができる。
【００２９】
半導体集積回路１００は、第１パルス信号生成回路４を備えている。第１パルス信号生成回路４は、ＣＭＯＳインバータによって構成されている。第１パルス信号生成回路４には、第１制御信号１０を受け取るソースとクロック信号１２を受け取るゲートとドレインとが設けられたＰチャネルトランジスタ６と、グランドに接続されたソースとクロック信号１２を受け取るゲートとＰチャネルトランジスタ６に設けられたドレインに接続されたドレインとが設けられたＮチャネルトランジスタ７とが設けられている。第１パルス信号生成回路４は、第１制御信号１０とクロック信号１２とに基づいて第１パルス信号１３を生成する。
【００３０】
半導体集積回路１００は、第２パルス信号生成回路５を備えている。第２パルス信号生成回路５は、ＣＭＯＳインバータによって構成されている。第２パルス信号生成回路５には、第２制御信号１１を受け取るソースとクロック信号１２を受け取るゲートとドレインとが設けられたＰチャネルトランジスタ８と、グランドに接続されたソースとクロック信号１２を受け取るゲートとＰチャネルトランジスタ８に設けられたドレインに接続されたドレインとが設けられたＮチャネルトランジスタ９とが設けられている。第２パルス信号生成回路５は、第２制御信号１１とクロック信号１２とに基づいて第２パルス信号１４を生成する。
【００３１】
半導体集積回路１００には、第３パルス信号生成回路１が設けられている。第３パルス信号生成回路１は、第１パルス信号生成回路４によって生成された第１パルス信号１３を第１制御信号１０に応じて出力するように動作する第１スイッチ２と、第２パルス信号生成回路５によって生成された第２パルス信号１４を第２制御信号１１に応じて出力するように動作する第２スイッチ３とを有している。第１スイッチ２と第２スイッチ３とは、半導体スイッチによってそれぞれ構成されている。第１スイッチ２の出力と第２スイッチ３の出力とは、接続され、出力端子から第３パルス信号１９が出力される。
【００３２】
このように構成された半導体集積回路１００の動作を説明する。図２は、半導体集積回路１００の動作を説明するための信号波形図である。第１パルス信号生成回路４のＰチャネルトランジスタ６に設けられたソースには、第１制御信号１０が入力される。第１制御信号１０は、クロック信号１２の周期１５のｎ倍（ｎは２以上の整数）周期１６を有するパルス状の信号であり、周期１６における前半の期間１７においては電位Ｖ１を有するハイレベルとなっており、周期１６における後半の期間１８においては電位ゼロボルトを有するローレベルとなっている。
【００３３】
第１制御信号１０が期間１７において電位Ｖ１を有するハイレベルとなると、ＣＭＯＳインバータを構成する第１パルス信号生成回路４のハイ（Ｈｉｇｈ）出力電圧の電位はＶ１となる。Ｎチャネルトランジスタ７に設けられたソースはグランドに接続されているため、第１パルス信号生成回路４のロー（Ｌｏｗ）出力電圧の電位はゼロボルト（Ｖ）となる。第１パルス信号生成回路４に設けられたＰチャネルトランジスタ６のゲートとＮチャネルトランジスタ７のゲートとには、周期１５を有するクロック信号１２が入力される。従って、制御信号１０がハイレベルとなる期間１７において、第１パルス信号生成回路４は、Ｖ１をハイレベルとしゼロボルトをローレベルとする周期１５のクロック信号波形によって表されるパルス信号１３を出力する。
【００３４】
制御信号１０がハイレベルとなる期間１７の間、第３パルス信号生成回路１に設けられた第１スイッチ２はオンとなる。従って、Ｖ１をハイレベルとしゼロボルトをローレベルとする周期１５のクロック信号波形によって表されるパルス信号１３が、制御信号１０がハイレベルとなる期間１７の間、第１スイッチを通って第３パルス信号生成回路１から出力される。
【００３５】
制御信号１０が期間１８において電位ゼロボルトを有するローレベルとなると、クロック信号１２がハイレベルの間は、Ｎチャネルトランジスタ７がオンするため、第１パルス信号生成回路４はゼロボルトを出力する。クロック信号１２がローレベルの間は、Ｎチャネルトランジスタ７とＰチャネルトランジスタ６との双方がオフになるので、第１パルス信号生成回路４の出力は不定となる。しかし、制御信号１０がローレベルとなる期間１８の間、第３パルス信号生成回路１に設けられた第１スイッチ２はオフとなるので、第１パルス信号生成回路４の出力は第３パルス信号生成回路１から出力されない。
【００３６】
第２パルス信号生成回路５のＰチャネルトランジスタ８に設けられたソースには、第２制御信号１１が入力される。第２制御信号１１は、第１制御信号１０と同様に周期１６を有するパルス状の信号であり、周期１６における前半の期間１７においては電位ゼロボルトを有するローレベルとなっており、周期１６における後半の期間１８においては電位Ｖ２を有するハイレベルとなっている。
【００３７】
制御信号１１が期間１８において電位Ｖ２を有するハイレベルとなると、ＣＭＯＳインバータを構成する第２パルス信号生成回路５のハイ（Ｈｉｇｈ）出力電圧の電位はＶ２となる。Ｎチャネルトランジスタ９に設けられたソースはグランドに接続されているため、第２パルス信号生成回路５のロー（Ｌｏｗ）出力電圧の電位はゼロボルト（Ｖ）となる。第２パルス信号生成回路５に設けられたＰチャネルトランジスタ８のゲートとＮチャネルトランジスタ９のゲートとには、周期１５を有するクロック信号１２が入力される。従って、制御信号１１がハイレベルとなる期間１８において、第２パルス信号生成回路５は、Ｖ２をハイレベルとしゼロボルトをローレベルとする周期１５のクロック信号波形によって表されるパルス信号１４を出力する。
【００３８】
制御信号１１がハイレベルとなる期間１８の間、第３パルス信号生成回路１に設けられた第２スイッチ３はオンとなる。従って、Ｖ２をハイレベルとしゼロボルトをローレベルとする周期１５のクロック信号波形によって表されるパルス信号１４が、制御信号１１がハイレベルとなる期間１８の間、第２スイッチ３を通って第３パルス信号生成回路１から出力される。
【００３９】
制御信号１１が期間１７において電位ゼロボルトを有するローレベルとなると、クロック信号１２がハイレベルの間は、Ｎチャネルトランジスタ９がオンするため、第２パルス信号生成回路５はゼロボルトを出力する。クロック信号１２がローレベルの間は、Ｎチャネルトランジスタ９とＰチャネルトランジスタ８との双方がオフになるので、第２パルス信号生成回路５の出力は不定となる。しかし、制御信号１１がローレベルとなる期間１７の間、第３パルス信号生成回路１に設けられた第２スイッチ３はオフとなるので、第２パルス信号生成回路５の出力は第２スイッチ３において遮断され、第３パルス信号生成回路１から出力されない。
【００４０】
以上のように本実施の形態によれば、第１周期１５を有するクロック信号１２と第１周期１５のｎ倍（ｎは２以上の整数）の第２周期１６を有し、第２周期１６の前半の第１期間１７において第１ハイレベルとなり第２周期１６の後半の第２期間１８においてローレベルとなる第１振幅Ｖ１を有する第１制御信号１０とに基づいて、第１周期１５と第１振幅Ｖ１とを有する複数の第１パルスを前記第１期間１７において含んでいる第１パルス信号１３を生成する第１パルス信号生成回路４と、クロック信号１２と、第１期間１７においてローレベルとなり第２期間１８において第２ハイレベルとなる第２振幅Ｖ２を有する第２制御信号１１とに基づいて、第１周期１５と第２振幅Ｖ２とを有する複数の第２パルスを第２期間１８において含んでいる第２パルス信号１４を生成する第２パルス信号生成回路５と、第１制御信号１０と第２制御信号１１と第１パルス信号生成回路４によって生成された第１パルス信号１３と第２パルス信号生成回路５によって生成された第２パルス信号１４とに基づいて、第１周期１５と第１振幅Ｖ１とを有する複数の第１パルスを第１期間１７において含んでおり、第１周期１５と第２振幅Ｖ２とを有する複数の第２パルスを第２期間１８において含んでいる第３パルス信号１９を生成する第３パルス信号生成回路１とを具備している。
【００４１】
このため、第１周期１５と第１振幅Ｖ１とを有する複数の第１パルスを第１期間１７において含んでおり、第１周期１５と第２振幅Ｖ２とを有する複数の第２パルスを第２期間１８において含んでいる第３パルス信号１９が、第１制御信号１０とクロック信号１２とに基づいて生成された第１パルス信号１３と、第２制御信号１１とクロック信号１２とに基づいて生成された第２パルス信号１４と、第１制御信号１０と、第２制御信号１１とに基づいて生成される。従って、第３パルス信号１９は、クロック信号１２と第１制御信号１０と第２制御信号１１との３種類の信号のみによって生成することができる。その結果、４種類の信号を必要とする前述した従来技術よりも少ない外部入力信号によって異なるレベルを有するクロック波形を生成することができる。従って、半導体集積回路の入力端子を１個削減することができる。
【００４２】
図３は、実施の形態に係る他の半導体集積回路１００Ａのブロック回路図である。図１を参照して前述した半導体集積回路１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体集積回路１００と異なる点は、第３パルス信号生成回路１に設けられた第２スイッチ３が、第１制御信号１０に基づいて動作する点である。
【００４３】
半導体集積回路１００Ａは、第１パルス信号生成回路４を備えている。第１パルス信号生成回路４は、ＣＭＯＳインバータによって構成されている。第１パルス信号生成回路４には、第１制御信号１０を受け取るソースとクロック信号１２を受け取るゲートとドレインとが設けられたＰチャネルトランジスタ６と、グランドに接続されたソースとクロック信号１２を受け取るゲートとＰチャネルトランジスタ６に設けられたドレインに接続されたドレインとが設けられたＮチャネルトランジスタ７とが設けられている。第１パルス信号生成回路４は、第１制御信号１０とクロック信号１２とに基づいて第１パルス信号１３を生成する。
【００４４】
半導体集積回路１００Ａは、第２パルス信号生成回路５を備えている。第２パルス信号生成回路５は、ＣＭＯＳインバータによって構成されている。第２パルス信号生成回路５には、一定電圧Ｖ２を有する第２制御信号１１Ａを受け取るソースとクロック信号１２を受け取るゲートとドレインとが設けられたＰチャネルトランジスタ８と、グランドに接続されたソースとクロック信号１２を受け取るゲートとＰチャネルトランジスタ８に設けられたドレインに接続されたドレインとが設けられたＮチャネルトランジスタ９とが設けられている。第２パルス信号生成回路５は、第２制御信号１１Ａとクロック信号１２とに基づいて第２パルス信号１４Ａを生成する。
【００４５】
半導体集積回路１００Ａには、第３パルス信号生成回路１Ａが設けられている。第３パルス信号生成回路１Ａは、第１パルス信号生成回路４によって生成された第１パルス信号１３を第１制御信号１０に応じて出力するように動作する第１スイッチ２を有している。
【００４６】
第３パルス信号生成回路１Ａには、インバータ２０が設けられている。インバータ２０は、第１制御信号１０を反転した反転信号を出力する。第３パルス信号生成回路１Ａは、第２スイッチ３を有している。第２スイッチ３は、インバータ２０から出力された反転信号に応じて、第２パルス信号生成回路５によって生成された第２パルス信号１４を出力するように動作する。第１スイッチ２と第２スイッチ３とは、半導体スイッチによってそれぞれ構成されている。第１スイッチ２の出力と第２スイッチ３の出力とは、接続され、出力端子から第３パルス信号１９が出力される。
【００４７】
このように構成された半導体集積回路１００Ａの動作を説明する。図４は、半導体集積回路１００Ａの動作を説明するための信号波形図である。図２を参照して前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００４８】
第１パルス信号生成回路４のＰチャネルトランジスタ６に設けられたソースに第１制御信号１０が入力されると、第１制御信号１０が期間１７において電位Ｖ１を有するハイレベルとなる。第１パルス信号生成回路４は、Ｖ１をハイレベルとしゼロボルトをローレベルとする周期１５のクロック信号波形によって表されるパルス信号１３を出力する。
【００４９】
制御信号１０がハイレベルとなる期間１７の間、第３パルス信号生成回路１に設けられた第１スイッチ２はオンとなる。従って、Ｖ１をハイレベルとしゼロボルトをローレベルとする周期１５のクロック信号波形によって表されるパルス信号１３が、第１制御信号１０がハイレベルとなる期間１７の間、第１スイッチ２を通って第３パルス信号生成回路１から出力される。
【００５０】
制御信号１０が期間１８において電位ゼロボルトを有するローレベルとなると、第３パルス信号生成回路１Ａに設けられた第１スイッチ２はオフとなる。このため、第１パルス信号生成回路４の出力は期間１８の間第３パルス信号生成回路１から出力されない。
【００５１】
第２パルス信号生成回路５のＰチャネルトランジスタ８に設けられたソースには、一定電位Ｖ２を有する第２制御信号１１Ａが入力される。このため、ＣＭＯＳインバータを構成する第２パルス信号生成回路５のハイ（Ｈｉｇｈ）出力電圧の電位はＶ２となる。Ｎチャネルトランジスタ９に設けられたソースはグランドに接続されているため、第２パルス信号生成回路５のロー（Ｌｏｗ）出力電圧の電位はゼロボルト（Ｖ）となる。第２パルス信号生成回路５に設けられたＰチャネルトランジスタ８のゲートとＮチャネルトランジスタ９のゲートとには、周期１５を有するクロック信号１２が入力される。従って、第２パルス信号生成回路５は、Ｖ２をハイレベルとしゼロボルトをローレベルとする周期１５のクロック信号波形によって表されるパルス信号１４Ａを出力する。
【００５２】
第３パルス信号生成回路１Ａに設けられた第２スイッチ３には、インバータ２０によって第１制御信号１０を反転した反転信号が入力される。従って、期間１８の間、第２スイッチ３はオンになり、第２パルス信号生成回路５によって生成されたパルス信号１４Ａが第２スイッチ３を通って第３パルス信号生成回路１Ａから出力される。期間１７の間、第２スイッチ３はオフになり、パルス信号１４Ａは第２スイッチによって遮断される。
【００５３】
以上のように本実施の形態によれば、第１周期１５を有するクロック信号１２と第１周期１５のｎ倍（ｎは２以上の整数）の第２周期１６を有し、第２周期１６の前半の第１期間１７において第１ハイレベルとなり第２周期１６の後半の第２期間１８においてローレベルとなる第１振幅Ｖ１を有する第１制御信号１０とに基づいて、第１周期１５と第１振幅Ｖ１とを有する複数の第１パルスを第１期間１７において含んでいる第１パルス信号１３を生成する第１パルス信号生成回路４と、クロック信号１２と所定の一定電圧値を有する第２制御信号１１Ａとに基づいて、第１周期１５と所定の一定電圧値に対応する第２振幅Ｖ２とを有する複数の第２パルスを含んでいる第２パルス信号１４Ａを生成する第２パルス信号生成回路５と、第１制御信号１０と第１パルス信号生成回路４によって生成された第１パルス信号１３と第２パルス信号生成回路５によって生成された第２パルス信号１４Ａとに基づいて、第１周期１５と第１振幅Ｖ１とを有する複数の第１パルスを第１期間１７において含んでおり、第１周期１５と第２振幅Ｖ２を有する複数の第２パルスを第２期間１８において含んでいる第３パルス信号１９を生成する第３パルス信号生成回路１Ａとを具備している。
【００５４】
このため、第１周期１５と第１振幅Ｖ１とを有する複数の第１パルスを第１期間１７において含んでおり、第１周期１５と第２振幅Ｖ２とを有する複数の第２パルスを第２期間１８において含んでいる第３パルス信号１９が、第１制御信号１０とクロック信号１２とに基づいて生成された第１パルス信号１３と、第２制御信号１１Ａとクロック信号１２とに基づいて生成された第２パルス信号１４Ａと、第１制御信号１０とに基づいて生成される。従って、第３パルス信号１９は、クロック信号１２と第１制御信号１０と第２制御信号１１Ａとの３種類の信号のみによって生成することができる。その結果、４種類の信号を必要とする前述した従来技術よりも少ない外部入力端子によって異なるレベルを有するクロック波形を生成することができる。従って、半導体集積回路の入力端子を１個削減することができる。
【００５５】
さらに、第２制御信号１１Ａは、一定電圧の信号であるため、パルス状の信号は、クロック信号１２と第１制御信号１０との２種類の信号のみを供給すればよい。従って、クロック信号１２と第１制御信号１０と第２制御信号との３種類のパルス状の信号を供給する必要がある前述した図１および図２に示す実施の形態よりも検査装置におけるドライバーを削減することができる。
【００５６】
【発明の効果】
以上のように本発明によれば、より少ない種類の入力信号に基づいて、互いに異なるレベルを有するクロック波形によって構成されるパルス信号を生成することができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体集積回路のブロック回路図
【図２】実施の形態に係る半導体集積回路の動作を説明するための信号波形図
【図３】実施の形態に係る他の半導体集積回路のブロック回路図
【図４】実施の形態に係る他の半導体集積回路の動作を説明するための信号波形図
【図５】従来の半導体集積回路のブロック回路図
【図６】従来の半導体集積回路の動作を説明するための信号波形図
【符号の説明】
１　第３パルス信号生成回路
２　第１スイッチ
３　第２スイッチ
４　第１パルス信号生成回路
５　第２パルス信号生成回路
６　Ｐチャネルトランジスタ
７　Ｎチャネルトランジスタ
８　Ｐチャネルトランジスタ
９　Ｎチャネルトランジスタ
１０　第１制御信号
１１　第２制御信号
１２　クロック信号
１３　第１パルス信号
１４　第２パルス信号
１５、１６　周期
１７、１８　期間
１９　パルス信号
１００　半導体集積回路
【図１】
2004056679.tif 000003
【図２】
2004056679.tif 000004
【図３】
2004056679.tif 000005
【図４】
2004056679.tif 000006
【図５】
2004056679.tif 000007
【図６】
2004056679.tif 000008