(57)【要約】【課題】駆動用ＩＣチップの種類変更に対応できるフリップチップ方式の液晶表示素子を有する液晶表示装置を提供する。【解決手段】駆動用ＩＣを表示部の周辺に搭載した基板ＳＵＢ１を有する表示装置において、基板ＳＵＢ１上には、複数本の走査信号線と、これと絶縁膜を介して交差する複数本の映像信号線とをそれぞれ並設して配置し、駆動用ＩＣが塔載される領域の基板ＳＵＢ１面上に、該各駆動用ＩＣにおける前記映像信号線または前記走査信号線から伸びる信号線ＤＴＭを共通に接続する共通配線ＳＨｃを設け、基板ＳＵＢ１上には、各駆動用ＩＣの入力端子ＩＰに接続されている入力配線Ｔｄと、共通配線ＳＨｃに接続されている配線Ｔｄが並んで配置されており、入力配線Ｔｄと配線Ｔｄは、実質的に同様の構成である。【選択図】　　図２
2004094273.tif 000002
【特許請求の範囲】
【請求項１】
　駆動用ＩＣを表示部の周辺に搭載した基板を有する表示装置において、
　前記基板上には、複数本の走査信号線と、これと絶縁膜を介して交差する複数本の映像信号線とをそれぞれ並設して配置し、
　前記駆動用ＩＣが塔載される領域の前記基板面上に、該各駆動用ＩＣにおける前記映像信号線または前記走査信号線から伸びる信号線を共通に接続する共通配線を設け、
　前記基板上には、前記各駆動用ＩＣの入力端子に接続されている入力配線と、前記共通配線に接続されている配線が並んで配置されており、
　前記入力配線と前記配線は、実質的に同様の構成であることを特徴とする表示装置。
【請求項２】
　前記駆動用ＩＣの１つの駆動用ＩＣにおいて、
　前記配線は、前記入力配線の外側に配置されていることを特徴とする請求項１記載の表示装置。
【請求項３】
　前記入力配線は中央部に配置され、前記配線は前記入力配線の両側に配置されていることを特徴とする請求項２記載の表示装置。
【請求項４】
　前記映像信号線または前記走査信号線から伸びる信号線と前記共通配線との間には、切断線が存在しており、電気的に切断されていることを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、液晶層を介して重ね合わせた２枚の透明絶縁基板の一方の基板上に、駆動用ＩＣを直接搭載したフリップチップ方式の液晶表示素子を有する液晶表示装置に関する。
【背景技術】
【０００２】
　例えばアクティブ・マトリクス方式の液晶表示装置の液晶表示素子（すなわち、液晶表示モジュール）では、液晶層を介して互いに対向配置されるガラス等からなる２枚の透明絶縁基板のうち、その一方のガラス基板の液晶層側の面に、そのｘ方向に延在し、ｙ方向に並設されるゲート線群と、このゲート線群と絶縁されてｙ方向に延在し、ｘ方向に並設されるドレイン線群とが形成されている。　
　これらのゲート線群とドレイン線群とで囲まれた各領域がそれぞれ画素領域となり、この画素領域にスイッチング素子として例えば薄膜トランジスタ（ＴＦＴ）と透明画素電極とが形成されている。　
　ゲート線に走査信号が供給されることにより、薄膜トランジスタがオンされ、このオンされた薄膜トランジスタを介してドレイン線からの映像信号が画素電極に供給される。　
　なお、ドレイン線群の各ドレイン線はもちろんのこと、ゲート線群の各ゲート線においても、それぞれ透明絶縁基板の周辺にまで延在されて外部端子を構成し、この外部端子にそれぞれ接続されて映像駆動回路、ゲート走査駆動回路、すなわち、これらを構成する複数個の駆動用ＩＣ（半導体集積回路）が該透明絶縁基板の周辺に外付けされるようになっている。つまり、これらの各駆動用ＩＣを搭載したテープキャリアパッケージ（ＴＣＰ）を基板の周辺に複数個外付けする。　
　しかし、このように透明絶縁基板は、その周辺に駆動用ＩＣが搭載されたＴＣＰが外付けされる構成となっているので、これらの回路によって、透明絶縁基板のゲート線群とドレイン線群との交差領域によって構成される表示領域の輪郭と、該透明絶縁基板の外枠の輪郭との間の領域（通常、額縁と称している）の占める面積が大きくなってしまい、液晶表示モジュールの外形寸法を小さくしたいという要望に反する。　
　それゆえ、このような問題を少しでも解消するために、すなわち、液晶表示素子の高密度化と液晶表示モジュールの外形をできる限り縮小したいとの要求から、ＴＣＰ部品を使用せず、映像駆動用ＩＣおよびゲート走査駆動用ＩＣを透明絶縁基板上に直接搭載する構成が提案された。このような実装方式をフリップチップ方式、あるいはチップ・オン・ガラス（ＣＯＧ）方式という。　
　また、公知例ではないが、フリップチップ方式の液晶表示装置に関しては、同一出願人であるが、モジュール実装方法について先願がある（特願平６−２５６４２６号）。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　従来のフリップチップ方式の液晶表示素子では、駆動用ＩＣが実装される１種類の透明絶縁基板に対して、ゲート走査駆動用ＩＣ、ドレイン駆動用ＩＣをそれぞれ１種類しか実装できなかった。　
　したがって、駆動用ＩＣチップが入手できなくなった場合やその他の理由で、該チップの種類を変更する場合は、該チップを搭載する該透明絶縁基板の配線レイアウトを変更する必要があり、設計し直さなければならず、製造コストが増加する問題があった。　
　また、液晶表示素子の製造工程中に発生する静電気（静電破壊）対策に関して、は、従来の方法では不十分であった。すなわち、配向膜塗布後のラビング処理工程においては、基板面上をラビング布が接触するため、静電気が発生し、静電気に対して極めて弱いスイッチング素子である薄膜トランジスタ（ＴＦＴ）のしきい値電圧等の特性変化不良が生じ、画面上における表示むらの発生の原因となる。また、基板切断工程においては、ダイヤモンドカッター等の機械的接触を伴う方法を用いると、切断作業自体により静電気が発生し、同様の不良発生の原因となる。さらに、シール材の塗布工程や２枚の対向透明絶縁基板の貼り合わせ工程、あるいは液晶の封入や封止工程においても、静電気が発生し、薄膜トランジスタを設けた側の基板に侵入し、同様の不良発生の原因となる。　
　さらに、従来のフリップチップ方式の液晶表示素子では、透明絶縁基板上の配線パターン上に、駆動用ＩＣを実装するために貼り付ける異方性導電膜が導電粒子を含むため、半透明であり、このため、視認性が低下し、バンプや透明絶縁基板上の配線パターンの位置を誤認識することもあり、正確な実装ができないという問題があった。
【０００４】
　本発明の第１の目的は、駆動用ＩＣチップの種類変更に対応できるフリップチップ方式の液晶表示素子を有する液晶表示装置を提供することにある。　
　本発明の第２の目的は、スイッチング素子を形成する側の基板の配線形成後から駆動用ＩＣを搭載する前までの工程において、静電気対策を行い、生産性の向上と製造コストの低減を図ることができるフリップチップ方式の液晶表示素子を有する液晶表示装置を提供することにある。　
　本発明の第３の目的は、駆動用ＩＣを位置精度良く、透明絶縁基板上の配線パターンに電気的に接続できるフリップチップ方式の液晶表示素子を有する液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
　上記第１の課題を解決するために、本発明は、液晶層を介して重ね合わせた２枚の透明絶縁基板の一方の前記基板面上に、駆動用ＩＣを搭載したフリップチップ方式の液晶表示素子を有する液晶表示装置において、異なる複数種の前記駆動用ＩＣが実装できるように、前記駆動用ＩＣのバンプが接続される配線を前記基板上に配置形成したことを特徴とする。　
　また、前記駆動用ＩＣの入力バンプが接続されるダミーの入力端子およびその配線を設けたことを特徴とする。　
　また、前記駆動用ＩＣのバンプが接続される入力配線、出力配線の少なくとも一方を、該配線伸張方向の幅が異なる複数種の前記駆動用ＩＣが実装できるように、それぞれ平行に所定の長さにわたって形成したことを特徴とする。　
　また、上記第２の課題を解決するために、本発明は、液晶層を介して重ね合わせた２枚の透明絶縁基板のうち、第１の前記透明絶縁基板の前記液晶層側の面上に、複数本の走査信号線と、これと絶縁膜を介して交差する複数本の映像信号線とをそれぞれ並設し、前記走査信号線と前記映像信号線との各交点近傍にスイッチング素子を設け、かつ、同一基板面上に駆動用ＩＣを搭載したフリップチップ方式の液晶表示素子を有する液晶表示装置において、少なくとも前記駆動用ＩＣが搭載される領域の前記基板面上に、該駆動用ＩＣにおける前記映像信号線または前記走査信号線とを短絡する短絡配線を設けたことを特徴とする。　
　また、前記駆動用ＩＣにおける前記映像信号線または前記走査信号線が１本置きに、前記短絡配線に接続されていることを特徴とする。　
　また、前記駆動用ＩＣにおける前記映像信号線または前記走査信号線が１本置きに前記短絡配線に接続され、１本置きに前記駆動用ＩＣ搭載側と反対側の前記基板の切断線の外側に設けた共通短絡配線に接続されていることを特徴とする。　
　また、前記駆動用ＩＣにおける前記映像信号線または前記走査信号線とを短絡する短絡配線が、該駆動用ＩＣへの入力配線を介して、前記基板の切断線の外側に設けた共通短絡配線に接続されていることを特徴とする。　
　また、前記駆動用ＩＣの１辺側のみから前記映像信号線または前記走査信号線が出力し、前記短絡配線と前記映像信号線または前記走査信号線とを短絡解除する切断線が、前記映像信号線または前記走査信号線を横切る１本の線であることを特徴とする。　
　また、上記第３の課題を解決するために、本発明は、液晶層を介して重ね合わせた２枚の透明絶縁基板の一方の前記基板面上に、駆動用ＩＣを搭載したフリップチップ方式の液晶表示素子を有する液晶表示装置において、前記駆動用ＩＣが前記基板と重なる領域内の該基板上に、前記駆動用ＩＣとの第１の位置合わせマークを設けたことを特徴とする。　
　また、前記基板との前記駆動用ＩＣの対向面に、前記第１の位置合わせマークと対になる第２の位置合わせマークが設けられ、該第２の位置合わせマークが前記第１の位置合わせマークよりも小さく、かつ、前記基板上に前記駆動用ＩＣを搭載したとき、前記第１の位置合わせマークが、前記第２の位置合わせマークを囲む形状をしていることを特徴とする。
【０００６】
　本発明では、異なる複数種の前記駆動用ＩＣが実装できるように、前記駆動用ＩＣのバンプが接続される配線を前記基板上に配置形成したので、複数種のチップに対し、透明絶縁基板が共用でき、チップを変更する場合も、透明絶縁基板の変更が不要である。　
　また、本発明では、少なくとも駆動用ＩＣが搭載される領域の基板面上に、該駆動用ＩＣにおける映像信号線（または走査信号線）を短絡する短絡配線を設け、映像信号線（または走査信号線）を駆動用ＩＣ毎に短絡した該短絡配線を、入力配線を介して、基板の切断線の外側に設けた共通短絡配線と接続する。なお、短絡配線は、駆動用ＩＣを基板面上に搭載する前に、レーザまたはホトエッチング等により切断する。これにより、駆動用ＩＣの通常動作に影響を与えることなく、侵入した静電気が速やかに分散され、基板面上の配線形成後から駆動用ＩＣを搭載する前までの工程において、静電気による影響を抑制できる。　
　さらに、本発明では、前記駆動用ＩＣが前記基板と重なる領域内の該基板上に、前記駆動用ＩＣとの位置合わせマークを設けたので、駆動用ＩＣを位置精度良く、透明絶縁基板上の配線パターンに電気的に接続できる。
【発明の効果】
【０００７】
　本発明によれば、複数種のチップに対し、透明絶縁基板が共用でき、チップを変更する場合も、透明絶縁基板の変更が不要であり、したがって、製造コストを低減できる。また、スイッチング素子を形成する側の基板の配線形成後から駆動用ＩＣを搭載する前までの工程において、静電気対策を行い、生産性を向上し、製造コストを低減できる。さらに、駆動用ＩＣを位置精度良く、透明絶縁基板上に搭載できる。
【発明を実施するための最良の形態】
【０００８】
　以下、図面を用いて本発明の実施例について詳細に説明する。　
　《駆動用ＩＣチップ搭載部近傍の平面および断面構成》
　図１は、例えばガラスからなる透明絶縁基板ＳＵＢ１上に駆動用ＩＣを搭載した様子を示す平面図である。さらに、Ａ−Ａ切断線における断面図を図１３に示す。図１において、一方の透明絶縁基板ＳＵＢ２は、一点鎖線で示すが、透明絶縁基板ＳＵＢ１の上方に重なって位置し、シールパターンＳＬ（図１参照）により、有効表示部（有効画面エリア）ＡＲを含んで液晶ＬＣを封入している。透明絶縁基板ＳＵＢ１上の電極ＣＯＭは、導電ビーズや銀ペースト等を介して、透明絶縁基板ＳＵＢ２側の共通電極パターンに電気的に接続させる配線である。配線ＤＴＭ（あるいはＧＴＭ）は、駆動用ＩＣからの出力信号を有効表示部ＡＲ内の配線に供給するものである。入力配線Ｔｄは、駆動用ＩＣへ入力信号を供給するものである。異方性導電膜ＡＣＦは、一列に並んだ複数個の駆動用ＩＣ部分に共通して細長い形状となったものＡＣＦ２と上記複数個の駆動用ＩＣへの入力配線パターン部分に共通して細長い形状となったものＡＣＦ１を別々に貼り付ける。パッシベーション膜（保護膜）ＰＳＶ１、ＰＳＶは、図１３にも示すが、電食防止のため、できる限り配線部を被覆し、露出部分は、異方性導電膜ＡＣＦ１にて覆うようにする。　
　さらに、駆動用ＩＣの側面周辺は、シリコーン樹脂ＳＩＬが充填され（図１３参照）、保護が多重化されている。
【０００９】
　《液晶表示素子とその外周部に配置された回路》
　図１９は、薄膜トランジスタＴＦＴをスイッチング素子として用いたアクティブ・マトリクス方式ＴＦＴ液晶表示モジュールのＴＦＴ液晶表示素子とその外周部に配置された回路を示すブロック図である。本例では、それぞれ液晶表示素子の片側のみに配置されたドレインドライバＩＣ１〜ＩＣＭおよびゲートドライバＩＣ１〜ＩＣＮは、図１３に示したように、液晶表示素子の一方の透明絶縁基板ＳＵＢ１上に形成されたドレイン側引き出し線ＤＴＭおよびゲート側引き出し線ＧＴＭと異方性導電膜ＡＣＦ２あるいは紫外線硬化樹脂ＳＩＬ等でチップ・オン・ガラス実装（ＣＯＧ実装）されている。本例では、ＸＧＡ仕様である８００×３×６００の有効ドットを有する液晶表示素子に適用している。このため、液晶表示素子の透明絶縁基板上には、２４０出力のドレインドライバＩＣを長辺に１０個（Ｍ＝１０）と、１０１出力のゲートドライバＩＣを短辺に６個（Ｎ＝６）とをＣＯＧ実装している。画素数からは、ゲートドライバの出力は、合計６００出力あれば足りるが、後述するように、有効画素部の上下に追加ゲート線を形成するため、最上部１０１出力、中央部１００出力×４、および最下部１０１出力の構成をとっている。なお、同一のゲートドライバＩＣにて、１００、１０１出力の使い分けができる。液晶表示素子の上側にはドレインドライバ部１０３が配置され、また、側面部には、ゲートドライバ部１０４、他方の側面部には、コントローラ部１０１、電源部１０２が配置されている。コントローラ部１０１および電源部１０２、ドレインドライバ部１０３、ゲートドライバ部１０４は、それぞれ電気的接続手段ＪＮ１、３により相互接続されている。
【００１０】
　本例では、ＸＧＡパネルとして８００×３×６００ドットの１０．４インチ画面サイズのＴＦＴ液晶表示モジュールを設計した。このため、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各ドットの大きさは、２６４μｍ（ゲート線ピッチ）×８８μｍ（ドレイン線ピッチ）となっており、１画素は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３ドットの組合わせで、２６４μｍ角となっている。このため、ドレイン線引き出し配線ＤＴＭを８００×３本とすると、引き出し線ピッチは１００μｍ以下となってしまい、現在使用可能なテープキャリアパッケージ（ＴＣＰ）実装の接続ピッチ限界以下となる。ＣＯＧ実装では、使用する異方性導電膜等の材料にも依存するが、おおよそ駆動用ＩＣチップのバンプＢＵＭＰのピッチで約７０μｍおよび下地配線との交叉面積で約４０μｍ角が現在使用可能な最小値といえる。このため、本例では、液晶パネルの１個の長辺側にドレインドライバＩＣを一列に並べ、ドレイン線を該長辺側に引き出して、ドレイン線引き出し配線ＤＴＭのピッチを８８μｍとした。したがって、駆動用ＩＣチップのバンプＢＵＭＰ（図１３参照）ピッチを約７０μｍおよび下地配線との交叉面積を約４０μｍ角に設計でき、下地配線とより高い信頼性で接続するのが可能となった。ゲート線ピッチは２６４μｍと十分大きいため、片側の短辺側にてゲート線引き出しＧＴＭを引き出しているが、さらに高精細になると、ドレイン線と同様に対向する２個の短辺側にゲート線引き出し線ＧＴＭを交互に引き出すことも可能である。
【００１１】
　ドレイン線あるいはゲート線を交互に引き出す方式では、前述したように、引き出し配線ＤＴＭあるいはＧＴＭと駆動用ＩＣの出力側ＢＵＭＰとの接続は容易になるが、周辺回路基板を液晶パネルＰＮＬの対向する２長辺の外周部に配置する必要が生じ、このため、外形寸法が片側引き出しの場合よりも大きくなるという問題があった。特に、表示色数が増えると表示データのデータ線数が増加し、情報処理装置の最外形が大きくなる。このため、本例では、多層フレキシブル基板を使用することで、従来の問題を解決した。また、ＸＧＡパネルとして、１０インチ以上の画面サイズとなると、ドレイン線引き出し配線ＤＴＭのピッチは、約１００μｍ以上と大きくなり、１個の長辺側にドレインドライバＩＣをＣＯＧ実装にて片側配置できる。
【００１２】
　本例で採用した駆動用ＩＣは、図１におおよその外観を示すが、モジュール外形をできる限り小さくするため、非常に細長い形状であり、例えば、ゲート側の駆動用ＩＣでは、長辺寸法は、約１１〜１７ｍｍ、短辺寸法は、約１．０〜１．５ｍｍ、ドレイン側の駆動用ＩＣでは、長辺寸法は、約１１〜２０ｍｍ、短辺寸法は、約１．０〜２．０ｍｍである。また、本例では、有効表示部ＡＲと駆動用ＩＣの出力側バンプＢＵＭＰ部との間のゲート出力配線パターンＧＴＭは、駆動用ＩＣの長辺方向と短辺方向との３方向から延在している。一方、ドレイン出力配線パターンＧＴＭは、駆動用ＩＣの長辺方向の１方向から延在している。
【００１３】
　例えば、本例では、ゲート側の駆動用ＩＣでは、１０１出力のうち２１本を２短辺側から、残り、約８０本を１長辺側から出力配線する。ドレイン側の駆動用ＩＣでは、駆動用ＩＣを細長く設計し、長辺方向のみの出力配線とし、２４０出力を１長辺側から出力配線している。
【００１４】
　図２１に、コモン電極に印加されるコモン電圧、ドレインに印加されるドレイン電圧、ゲート電極に印加されるゲート電圧のレベル、および、その波形を示す。なお、ドレイン波形は黒を表示しているときのドレイン波形を示す。　
　ゲートオンレベル波形（直流）とゲートオフレベル波形は、−９〜−１４ボルトの間でレベル変化し、１０ボルトでゲートオンする。ドレイン波形（黒表示時）とコモン電圧Ｖｃｏｍ波形は、０〜３ボルトの間でレベル変化する。例えば、黒レベルのドレイン波形を１水平期間（１Ｈ）毎に変化させるため、論理処理回路で１ビットずつ論理反転を行ない、ドレインドレイバに入力している。ゲートのオフレベル波形は、コモン電圧Ｖｃｏｍ波形と略同振幅、同位相で動作する。
【００１５】
　図２０は、本例のＴＦＴ液晶表示モジュールにおける、ゲートドライバ１０４、ドレインドライバ１０３に対する表示用データとクロック信号の流れを示す図である。　
　表示制御装置１０１は、本体コンピュータからの制御信号（クロック、表示タイミング信号、同期信号）を受けて、ドレインドライバ１０３への制御信号として、クロックＤ１（ＣＬ１）、シフトクロックＤ２（ＣＬ２）および表示データを生成し、同時に、ゲートドライバ１０４への制御信号として、フレーム開始指示信号ＦＬＭ、クロックＧ（ＣＬ３）および表示データを生成する。　
　また、ドレインドライバ１０３の前段のキャリー出力は、そのまま次段のドレインドライバ１０３のキャリー入力に入力される。
【００１６】
　《透明絶縁基板ＳＵＢ１の製造方法》
　つぎに、上述した液晶表示装置の第１の透明絶縁基板ＳＵＢ１側の製造方法について、図１６〜図１８を参照して説明する。なお、同図において、中央の文字は工程名の略称であり、左側は画素部分、右側はゲ−ト端子付近の断面形状で見た加工の流れを示す。工程ＢおよびＤを除き、工程Ａ〜Ｇの工程は各写真（ホト）処理に対応して区分けしたもので、各工程のいずれの断面図もホト処理後の加工が終わり、ホトレジストを除去した段階を示している。なお、上記写真（ホト）処理とは本説明ではホトレジストの塗布からマスクを使用した選択露光を経て、それを現像するまでの一連の作業を示すものとし、繰り返しの説明は避ける。以下区分した工程にしたがって、説明する。
【００１７】
　工程Ａ、図１６
　７０５９ガラス（商品名）からなる第１の透明絶縁基板ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理により設けた後、５００℃、６０分間のベ−クを行なう。なお、このＳＩＯ膜は透明絶縁基板ＳＵＢ１の表面凹凸を緩和するために形成するが、凹凸が少ない場合、省略できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電膜ｇ１をスパッタリングにより設ける。ホト処理後、リン酸と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的にエッチングする。
【００１８】
　工程Ｂ、図１６
　レジスト直描後（前述した陽極酸化パタ−ン形成後）、３％酒石酸をアンモニヤによりＰＨ６．２５±０．０５に調整した溶液をエチレングリコ−ル液で１：９に稀釈した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化成電流密度が０．５ｍＡ／ｃｍ２になるように調整する（定電流化成）。つぎに、所定のＡｌ２Ｏ３膜厚が得られるのに必要な化成電圧１２５Ｖに達するまで陽極酸化（陽極化成）を行なう。その後、この状態で数１０分保持することが望ましい（定電圧化成）。これは均一なＡｌ２Ｏ３膜を得る上で大事なことである。それによって、導電膜ｇ１が陽極酸化され、走査信号線（ゲ−トライン）ＧＬ上および側面に自己整合的に膜厚が１８００Åの陽極酸化膜ＡＯＦが形成され、薄膜トランジストＴＦＴのゲ−ト絶縁膜の一部となる。
【００１９】
　工程Ｃ、図１６
　膜厚が１４００ÅのＩＴＯ膜からなる導電膜ｄ１をスパッタリングにより設ける。ホト処理後、エッチング液として塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチングすることにより、ゲ−ト端子ＧＴＭ、ドレイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１を形成する。
【００２０】
　工程Ｄ、図１７
　プラズマＣＶＤ装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設け、プラズマＣＶＤ装置にシランガス、水素ガスを導入して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたのち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを導入して膜厚が３００ÅのＮ＋型の非晶質Ｓｉ膜ｄ０を設ける。この成膜は同一ＣＶＤ装置で反応室を変え連続して行なう。
【００２１】
　工程Ｅ、図１７
　ホト処理後、ドライエッチングガスとしてＳＦ６、ＢＣｌを使用してＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳをエッチングする。続けて、ＳＦ６を使用して窒化Ｓｉ膜ＧＩをエッチングする。もちろん、ＳＦ６ガスでＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳおよび窒化Ｓｉ膜ＧＩを連続してエッチングしても良い。　
　このように３層のＣＶＤ膜をＳＦ６を主成分とするガスで連続的にエッチングすることが本実施例の製造工程の特徴である。すなわち、ＳＦ６ガスに対するエッチング速度はＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの順に大きい。したがって、Ｎ＋型非晶質Ｓｉ膜ｄ０がエッチング完了し、ｉ型非晶質Ｓｉ膜ＡＳがエッチングされ始めると上部のＮ＋型非晶質Ｓｉ膜ｄ０がサイドエッチされ結果的にｉ型非晶質Ｓｉ膜ＡＳが約７０度のテ−パに加工される。また、ｉ型非晶質Ｓｉ膜ＡＳのエッチングが完了し、窒化Ｓｉ膜ＧＩがエッチングされ始めると、上部のＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳの順にサイドエッチされ、結果的にｉ型非晶質Ｓｉ膜ＡＳが約５０度、窒化シリコン膜ＧＩが２０度にテ−パ加工される。上記テ−パ形状のため、その上部にソ−ス電極ＳＤ１が形成された場合も断線の確率は著しく低減される。Ｎ＋型非晶質Ｓｉ膜ｄ０のテ−パ角度は９０度に近いが、厚さが３００Åと薄いために、この段差での断線の確率は非常に小さい。したがって、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの平面パタ−ンは厳密には同一パタ−ンではなく、断面が順テ−パ形状となるため、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの順に大きなパタ−ンとなる。
【００２２】
　工程Ｆ、図１８
　膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッタリングにより設け、さらに膜厚が４０００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等からなる第３導電膜ｄ３をスパッタリングにより設ける。ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッチングし、第２導電膜ｄ２を硝酸第２セリウムアンモニウム溶液でエッチングし、映像信号線ＤＬ、ソ−ス電極ＳＤ１、ドレイン電極ＳＤ２を形成する。　
　ここで本実施例では、工程Ｅに示すように、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩが順テ−パとなっているため、映像信号線ＤＬの抵抗の許容度の大きい液晶表示装置では第２導電膜ｄ２のみで形成することも可能である。　
　つぎに、ドライエッチング装置にＳＦ６、ＢＣｌを導入して、Ｎ＋型非晶質Ｓｉ膜ｄ０をエッチングすることにより、ソ−スとドレイン間のＮ＋型半導体層ｄ０を選択的に除去する。
【００２３】
　工程Ｇ、図１８
　プラズマＣＶＤ装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が０．６μｍの窒化Ｓｉ膜を設ける。ホト処理後、ドライエッチングガスとしてＳＦ６を使用してエッチングすることにより、保護膜ＰＳＶ１を形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜のみならず、有機材料を用いたものも使用できる。
【００２４】
　《短絡配線ＳＨｇ、ＳＨｄ、ＳＨａによる静電気対策》
　図２は透明絶縁基板ＳＵＢ１の駆動用ＩＣの搭載部周辺と、該基板の切断線ＣＴ１付近の要部平面図、図１４は切断線ＣＴ１における切断前の、表面加工する過程における透明絶縁基板ＳＵＢ１の全体平面図である。　
　図１４において、液晶表示素子を構成する一方の下部透明絶縁基板ＳＵＢ１は図１３に示した上部透明絶縁基板ＳＵＢ２よりも大きな面積を有し、後の切断工程により、図中点線で示した切断線ＣＴ１において切断され、その外方部は放棄される。
【００２５】
　透明絶縁基板ＳＵＢ１の面上には、まず、その表面の周辺を除く中央部に、ｘ方向に延在し、ｙ方向に並設されるゲート線ＧＬからなるゲート線群と、ｙ方向に延在し、ｘ方向に並設されるドレイン線ＤＬからなるドレイン線群とが形成されている。
【００２６】
　なお、図示は省略しているが、このゲート線群とドレイン線群とは、層間絶縁膜を介して互いに絶縁されている。
【００２７】
　また、ゲート線群とドレイン線群とが交差している領域によって、表示領域が構成され、互いに隣接する２本のゲート線ＧＬと２本のドレイン線ＤＬとで囲まれる領域により、画素領域が形成されている。
【００２８】
　すなわち、それぞれの画素領域には、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）と、透明電極からなる画素電極とが形成され、ゲート線ＧＬに走査信号が供給されることにより、薄膜トランジスタがオンし、このオンされた薄膜トランジスタを介してドレイン線ＤＬからの映像信号が画素電極に供給されるようになっている。
【００２９】
　これらゲート線群の各ゲート線ＧＬ、およびドレイン線群の各ドレイン線ＤＬはいずれも、表示領域を間にして、片側のみに端子が引き出されている。すなわち、図１４に示すように、ゲート線ＧＬは一端（図の上側）がゲート走査駆動用ＩＣと接続され、他端（図の下側）が点線で示した切断線ＣＴ１を越えた延在部において、ゲート短絡配線ＳＨｇと短絡されている。これにより、各ゲート線ＧＬに発生した静電気は、後の工程で切断線ＣＴ１で切断破棄される透明絶縁基板ＳＵＢ１の面に形成されたゲート短絡配線ＳＨｇを介して分散される。
【００３０】
　また、ドレイン線ＤＬも、一端（図の右側）がドレイン駆動用ＩＣと接続され、他端（図の左側）は１本置きに切断線ＣＴ１を越えた延在部において、ドレイン短絡配線ＳＨｄと短絡され、また、１本置きにＩＣ搭載部近傍においてドレイン短絡配線ＳＨｃと短絡されている（図２参照）。これにより、各ドレイン線ＤＬに発生した静電気は、後の工程で切断線ＣＴ１で切断破棄される透明絶縁基板ＳＵＢ１の面に形成されたドレイン短絡配線ＳＨｄを介して分散される。
【００３１】
　また、このように形成したゲート短絡配線ＳＨｇ、ＳＨａおよび２本のドレイン短絡配線ＳＨｄは、やはり後の工程で切断破棄される透明絶縁基板ＳＵＢ１の面において、コンデンサＥＳＤを介して容量結合されている。このため、該２本のドレイン短絡配線ＳＨｄに、検査用プローブを当接することで、ドレイン線間に短絡不良があるかを容易に検査することができる。
【００３２】
　このコンデンサＥＳＤは、各画素領域に形成されている薄膜トランジスタが静電気によって破壊されるのを防止するためのものであり、したがって、コンデンサＥＳＤの容量値は、薄膜トランジスタの容量値よりも小さく形成されている。
【００３３】
　また、図中、ＡＯはゲート線ＧＬの表面に陽極酸化膜を形成するため、電流を供給するための陽極化成配線である。陽極化成配線ＡＯの両端、ここでは、透明絶縁基板ＳＵＢ１の上部に、陽極化成用パッドＰＡＤが２個形成されている。この陽極化成用パッドＰＡＤは、例えばアルミニウム（Ａｌ）からなるゲート線ＧＬの表面を陽極酸化させることにより、この場合、酸化アルミニウム（アルミナ）からなる絶縁膜を形成する際に、電流を供給するための電極である。
【００３４】
　さらに、このように構成された透明絶縁基板ＳＵＢ１では、ゲート線ＧＬが断線して形成されているか否かの検査がなされるようになっており、その検査用端子（パッド）ＴＥＳＴが、ゲート走査駆動用ＩＣの搭載領域の近傍における表示領域側の端部に、すなわち、ゲート短絡配線ＳＨｇとつながっていない方の各ゲート線ＧＬの端部に形成されている。これにより、各ゲート線ＧＬが共通短絡された方のゲート短絡配線ＳＨｇの側に、一方の検査用プローブを当接し、各ゲート線ＧＬのそれぞれの検査用端子ＴＥＳＴに他方の検査用プローブを順次当接することによって、ゲート線ＧＬの断線の有無が検査できる。なお、陽極化成を行なう際、後でプローブを当接し、ゲート線の断線検査が可能なように、ゲート短絡配線ＳＨｇ（ＡＯ）上にはディスペンサによりレジスト膜を塗布して、陽極酸化膜が形成されるのを防止する。このレジスト膜は検査の前に除去する。
【００３５】
　また、ドレイン線ＤＬが断線して形成されているか否かの検査がなされるようになっている。すなわち、図の左側のドレイン短絡配線ＳＨｄに短絡されている方のドレイン線ＤＬには、ＩＣ搭載側（右側）の端部に検査用端子ＴＥＳＴ（図７参照）が設けられ、図の右側のドレイン短絡配線ＳＨｃを介してドレイン短絡配線ＳＨｄに短絡されている方のドレイン線ＤＬには、ＩＣ搭載側と反対側（左側）の端部に検査用端子ＴＥＳＴが設けられている。これにより、各ドレイン線ＤＬが共通短絡された方のドレイン短絡配線ＳＨｄの側に、一方の検査用プローブを当接させ、各ドレイン線ＤＬのそれぞれの検査用端子ＴＥＳＴに他方の検査用プローブを順次当接させることによって、ドレイン線ＤＬの断線の有無が検査できる。
【００３６】
　《駆動用ＩＣ下の短絡配線ＳＨｃによる静電気対策》
　図２に示されるように、ドレイン駆動用ＩＣの入力および出力は、共に該ＩＣチップの１辺から出ている。図１４を用いて既に説明したように、各ドレイン線ＤＬは１本置きに互い違いの方向に、一方は、切断線ＣＴ１を越えて延在され、図中ｙ方向に延在するドレイン短絡配線ＳＨｄに接続されて短絡され、他方は図２に示すように短絡配線ＳＨｃおよび（ドレイン線駆動用ＩＣへの）入力配線Ｔｄを介して切断線ＣＴ１を越えて延在され、ドレイン短絡配線ＳＨｄに接続されて短絡されている。すなわち、ドレイン線ＤＬは１本置きに短絡配線ＳＨｃに接続され、駆動用ＩＣ毎に短絡され、該短絡配線ＳＨｃはドレイン線駆動用ＩＣへの２本の入力配線Ｔｄとに接続され、該２本の入力配線Ｔｄを介してドレイン短絡配線ＳＨｄに短絡されている。このように、各ドレイン線ＤＬや入力配線Ｔｄに発生した静電気を、短絡配線ＳＨｃとドレイン短絡配線ＳＨｄを介して分散するようになっている。なお、液晶表示素子完成後は、もちろん短絡を解除しなければ動作しないので、ドレイン短絡配線ＳＨｄはそれぞれ後の工程で切断破棄される切断線ＣＴ１の外側の透明絶縁基板ＳＵＢ１の面に形成されている。ドレイン短絡配線ＳＨｄと直接接続されたドレイン線ＤＬの短絡解除は、切断線ＣＴ１での基板ＳＵＢ１の切断によりなされる。一方、短絡配線ＳＨｃおよび入力配線Ｔｄを介してドレイン短絡配線ＳＨｄと接続されたドレイン線ＤＬの短絡解除は、短絡配線ＳＨｃの存在により、切断線ＣＴ１での基板ＳＵＢ１の切断ではなされない。この短絡解除については後述する。
【００３７】
　一方、図１４において、各ゲート線ＧＬの形成領域のうち、切断線ＣＴ１の内側の領域で、図中上側の切断線ＣＴ１と近接する部分において、ゲート線駆動用ＩＣの搭載領域（図１４では、符号ＩＣを付した点線で１つを例示する）が設けられている。各ゲート線ＧＬは、その延在方向における該搭載領域と反対側で、切断線ＣＴ１を越えたその延在部が、図中ｙ方向に延在するゲート短絡配線ＳＨｇ（陽極化成用配線ＡＯを兼ねる）を介して接続されている。なお、液晶表示素子完成後は、短絡を解除しなければ動作しないので、ゲート短絡配線ＳＨｇ、ＳＨａはそれぞれ後の工程で切断破棄される切断線ＣＴ１の外側の透明絶縁基板ＳＵＢ１の面に形成されている。本例では、上記ドレイン線ＤＬ側とは異なり、ゲート線ＧＬ側では、ＩＣ毎の短絡配線ＳＨｃは設けていない。この理由は、ゲート線駆動用ＩＣが片側だけに配置され、反対側（ゲート線駆動用ＩＣを配置していない側）のゲート短絡配線ＳＨｇによって、ゲート線ＧＬを相互に短絡させることができるためである。ただし、ゲート線駆動用ＩＣを両側に配置する場合や、ゲート短絡配線ＳＨｇを配置しない場合は、ゲート線ＧＬを短絡配線ＳＨｃを介して、ゲート短絡配線ＳＨｇにつなげる必要がある。
【００３８】
　なお、図２、図３に示すように、短絡配線ＳＨｃと、１本置きのドレイン端子ＤＴＭおよび入力配線Ｔｄとは、駆動用ＩＣを基板ＳＵＢ１面上に搭載する前に、１本の切断線Ｃ１でレーザまたはホトエッチング等により切断する。したがって、この切断のため、図２に示すように、切断線Ｃ１のある領域（ＩＣ搭載領域）には、パッシベーション膜ＰＡＳ１（すなわち、保護膜ＰＳＶ１）が形成されていない。本例では、切断線Ｃ１における１本のカットで容易に短絡解除できる。
【００３９】
　なお、切断線Ｃ１の箇所の配線ＤＴＭはレーザ切断においても汚染の少ない透明導電膜ＩＴＯで形成してあるので、汚染を抑制することができる。また、この切断は、ホトエッチングによって行なってもよい。
【００４０】
　なお、図２には、ドレイン駆動用ＩＣ側について図示されているが、この短絡配線ＳＨｃを有する構造は、ゲート走査駆動用ＩＣ側にもＩＣチップの１辺から出力および入力が出ている場合に適用できることは言うまでもない。
【００４１】
　《ゲート端子Ｔｇとゲート短絡配線ＳＨａとの分離による静電気対策》
　図８は、ゲート走査駆動用ＩＣ搭載部の端部の拡大詳細平面図である。図中、Ｔｇは基板ＳＵＢ１上に形成され、該基板ＳＵＢ１上に搭載されるゲート走査駆動用ＩＣへの入力配線、ＩＰは入力配線ＴｇのＩＣ側端部にあり、ＩＣの入力バンプが接続される入力端子（パッド）、ＯＰはＩＣの出力バンプが接続される出力端子、ＯＬ１、ＯＬ２は出力端子ＯＰからゲート線へとつながる出力配線、ＴＥＳＴは出力端子ＯＰとゲート線ＧＬとの間に設けられたゲート線断線検査用端子、ｄｔは短絡配線ＳＨａと入力配線Ｔｇとの最小距離、ｄ２は入力端子ＩＰと出力端子ＯＰとの最小距離である。
【００４２】
　図１４から明らかなように、駆動用ＩＣを基板ＳＵＢ１上に直接搭載するフリップチップ方式の透明絶縁基板ＳＵＢ１では、ゲート走査駆動用ＩＣが実装される側には、該ＩＣへの入力用配線Ｔｇおよび入力端子（図８の符号ＩＰ）を設ける必要がある。さらに、出力端子ＯＰからの出力配線ＯＬには、断線検査用端子ＴＥＳＴを途中に形成し、短絡配線ＳＨｇとの間で各ゲート線ＧＬの断線検査を行なう必要がある。このため、従来構成では、あらかじめ、入力端子ＩＰと出力端子ＯＰとは、電気的に開放とする必要があり、静電気対策のため、各入力配線Ｔｇを短絡配線ＳＨａに接続し、さらに、周囲の陽極化成用配線ＡＯと短絡させていた。
【００４３】
　しかし、入力端子ＩＰとゲート短絡配線ＳＨａと接続した場合、図８において、駆動用ＩＣの搭載領域に存在する各ゲート線ＧＬの出力端子ＯＰと、ゲート短絡配線ＳＨａと従来接続されていた（本構造では接続されていない）該ＩＣへの入力配線Ｔｇの入力端子ＩＰとの間（ｄ２で示す箇所）で静電気スパークが発生することがわかった。これは、従来構成では、静電気が、例えば保護膜ＰＳＶ１を介して、有効画面領域内に侵入した場合、ゲート線ＧＬに負荷されている電気インピーダンスにより、静電気による電位差がゲート線ＧＬ上で生じ、電気的に開放となっている該入力端子ＩＰと該出力端子ＯＰとの間に集中して印加されるためと考える。これにより、例えばＩＴＯ（インジウム チン オキサイド）膜からなる入力端子ＩＰあるいは出力端子ＯＰが破壊され、駆動用ＩＣを実装することができなくなる。
【００４４】
　このため、入力端子ＩＰを有する入力配線Ｔｇを、ゲート短絡配線ＳＨａと接続せず、すなわち、ゲート短絡配線ＳＨａから電気的に分離する（電気的に浮かせる）ことにより、出力端子ＯＰとゲート短絡配線ＳＨａとの距離が拡大し、電界強度が低減し、静電気スパークの発生による端子の破壊を防止することができる。
【００４５】
　すなわち、ゲート短絡配線ＳＨａとゲート走査駆動用ＩＣへの各入力配線Ｔｇの端部との最小距離ｄｔを、入力端子ＩＰと出力端子ＯＰとの最小距離ｄ２よりも短かくすることにより、静電気スパークが発生したとしてもｄｔの箇所で発生させ、ｄ２の箇所での発生を防止する。
【００４６】
　《ゴムクッションＧＣ》
　図２２（ａ）、（ｂ）はそれぞれ液晶表示モジュールの要部断面図である。
【００４７】
　ゴムクッションＧＣ１は、図２２に示すように、表示パネルＰＮＬの基板ＳＵＢ１の額縁周辺上のフレキシブル基板ＦＰＣとモールド成形品である下側ケースＭＣＡとの間に介在される。これにより、フレキシブル基板に圧力を加え固定し、基板ＳＵＢ１の配線パターンとの接続信頼性の向上を行なう。また、駆動用ＩＣや基板ＳＵＢ１が下側ケースＭＣＡに接触して機械的破損を生じることを防止している。
【００４８】
　ゴムクッションＧＣ２は、表示パネルＰＮＬの基板ＳＵＢ２と導光板ＧＬＢ上の反射シートＬＳとの間に介在される。ゴムクッションＧＣ２の弾性を利用して、金属製シールドケースＳＨＤを装置内部方向に押し込むことによりシールドケースＳＨＤの側面に一体に設けた固定用フックが下側ケースＭＣＡの側面に一体に設けた固定用突起にひっかかり、また、シールドケースＳＨＤの側面に一体に設けた固定用爪が折り曲げられ、下側ケースＭＣＡの側面に一体に設けた固定用凹部に挿入されて、各固定用部材がストッパとして機能し、シールドケースＳＨＤと下側ケースＭＣＡとが固定され、モジュール全体が一体となってしっかりと保持され、他の固定用部材が不要である。従って、組立が容易で製造コストを低減できる。また、機械的強度が大きく、耐振動衝撃性が高く、装置の信頼性を向上できる。なお、ゴムクッションＧＣ１、ＧＣ２には、片側に粘着材が付いており、フレキシブル基板ＦＰＣおよび基板ＳＵＢ１、ＳＵＢ２の所定個所に貼られる。
【００４９】
　《ゴムクッションＧＣ１の実装時の静電気対策》
　図１５は、図１４のＧ部の拡大詳細平面図である。
【００５０】
　図２２（ｂ）を用いて既に説明したように、液晶表示素子の下面の表示に影響を与えない四方の縁周囲には、薄く細長い形状の弾性体スペーサとしてゴムクッションＧＣ１が設けられている。すなわち、液晶表示素子端部の１枚板部における透明絶縁基板ＳＵＢ１の下面と、導光板ＧＬＢや蛍光管ＬＰ（（ａ）図）等を収納・保持するためのモールド成形品である下側ケースＭＣＡの上面との間には、ゴムクッションＧＣ１が介在され、液晶表示素子、下側ケースＭＣＡ、金属製シールドケースＳＨＤ等の各部材がそれぞれ保持されるようになっている。
【００５１】
　図１４に示すような、ドレイン線ＤＬの片側のみが駆動用ＩＣと接続される、いわゆる片側引き出しのフリップチップ方式の液晶表示素子においては、駆動用ＩＣと接続されない側のドレイン線ＤＬの端部は、基板ＳＵＢ１の切断線ＣＴ１を越え、その外側に形成されたドレイン短絡配線ＳＨｄに接続されている。したがって、切断線ＣＴ１での基板ＳＵＢ１切断後も、映像信号線ＤＬは、基板ＳＵＢ１端部にまで存在する。なお、従来、この駆動用ＩＣが実装されない側の映像信号線ＤＬの端部は透明導電膜ｄ１がむき出し状態で、該端部上には図２２（ｂ）に示したように、ゴムクッションＧＣ１が接触している。したがって、ゴムクッションＧＣ１を実装あるいは製品完成後に修理等のため再実装する場合において、ゴムクッションＧＣを載せたり、あるいは再実装や位置を直すためにはがすときに、ゴムクッションＧＣの帯電や基板ＳＵＢ１の電位状態により、静電気が発生し、該液晶表示素子内に侵入し、液晶表示素子の薄膜トランジスタのしきい値電圧がシフトするという不良が発生した。
【００５２】
　このため、図２２（ｂ）に示す液晶表示素子端部の１枚板部、すなわち、基板ＳＵＢ１端部における、ゴムクッションＧＣ１が接触する部分の透明絶縁基板ＳＵＢ１の面上に存在する映像信号線ＤＬの透明導電膜ｄ１の上に、図１５に示すように、保護膜（パッシベーション膜）ＰＳＶ１が形成されている。保護膜ＰＳＶ１は表示部の保護膜ＰＳＶ１と同時に形成し、例えばプラズマＣＶＤ装置で形成した酸化シリコン膜や窒化シリコン膜で、０．６μｍ程度の膜厚で形成する。これにより、ゴムクッションＧＣと映像信号線ＤＬの透明導電膜ｄ１とが直接接触しなくなり、かつ、保護膜ＰＳＶ１による絶縁抵抗が生じるので、ゴムクッションＧＣ実装時に静電気が発生し、映像信号線ＤＬに侵入するのを防止でき、静電破壊を防止できる。なお、切断線ＣＴ１の箇所でカッタを用いて切断するときに、切断線ＣＴ１の箇所にも形成されている保護膜ＰＳＶ１にクラックが発生しやすいが、該保護膜ＰＳＶ１にクラックが発生しても、保護膜ＰＳＶ１は、表示領域に形成された保護膜ＰＳＶ１と分離して形成されているので、表示部の絶縁膜にクラックが進行しない。保護膜ＰＳＶ１は、基板切断前は、図１５に示すように、切断線ＣＴ１の外側のドレイン短絡配線ＳＨｄの上にまで延在して形成されている。したがって、基板切断後は、保護膜ＰＳＶ１は、基板ＳＵＢ１の端部まで存在するので、静電破壊防止に有効であるとともに、映像信号線ＤＬの透明導電膜ｄ１の耐電食性を向上できる。なお、静電破壊防止と耐電食性の向上のためには、保護膜ＰＳＶ１は切断後の基板ＳＵＢ端部に存在させるために、カッタによるダイシング誤差約３００μｍを考慮して、切断線ＣＴ１と形成する保護膜ＰＳＶ１の位置を決める。なお、本例では、保護膜ＰＳＶ１は、基板ＳＵＢ１端部一面に形成せず、映像信号線ＤＬの透明導電膜ｄ１のパターンに沿ってそれより少し大きめに形成されている。これにより、基板ＳＵＢ１切断時に切断線ＣＴ１の箇所に存在する保護膜ＰＳＶ１にクラックが発生、進行する率を低くできる。したがって、耐電食性を向上できる。ただし、保護膜ＰＳＶ１は、端部一面を被覆し、切断部のみ形成しない構成も考えられ、特に本例のパターンに限定されない。なお、保護膜ＰＳＶ１を設けたのと反対側の映像信号線ＤＬの端部は、図１４に示したように、駆動用ＩＣと接続されている。なお、図１５中、ＥＰＸは基板ＳＵＢ１、ＳＵＢ２の接着強度の補強のためのエポキシ樹脂である（図１３参照）。切断線ＣＴ１から上部基板ＳＵＢ２までの距離は約１ｍｍである。
【００５３】
　《駆動用ＩＣチップずれ検知用不透明膜パターン》
　図３は図２の要部（ドレイン入力側コーナー部）の拡大詳細図、図４は図２の要部（ドレイン出力側コーナー部）の拡大詳細図である。
【００５４】
　図２、３、４において、ＢＡＲは搭載後の駆動用ＩＣの位置ずれ検知用パターンである。すなわち、駆動用ＩＣのバンプＢＵＭＰと接続される配線ｄ１および該バンプＢＵＭＰの近傍の基板ＳＵＢ１面上に、該駆動用ＩＣの位置ずれ検知用の不透明膜を含むパターンＢＡＲが設けてある。この位置ずれ検知用パターンＢＡＲは、図３、４に示されるように、前記　《透明絶縁基板ＳＵＢ１の製造方法》のところで述べたＩＴＯ膜からなる導電膜ｄ１、Ｃｒからなる第２導電膜ｄ２、Ａｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等からなる第３導電膜ｄ３、保護膜ＰＳＶ１から構成されている。すなわち、不透明な膜ｄ２、ｄ３を含む。また、このパターンＢＡＲは、配線およびバンプＢＵＭＰと等しいピッチで設けられている。なお、透明絶縁基板ＳＵＢ１面上に実装される駆動用ＩＣの金（Ａｕ）等からなるバンプと接続される該基板ＳＵＢ１面上に形成された配線は、従来、透明導電膜ｄ１単層で形成されている。このため、駆動用ＩＣの実装後、駆動用ＩＣを搭載した側と反対の透明絶縁基板面側から、該配線ｄ１に対する駆動用ＩＣの実装位置ずれを判断するのが困難であったが、本構造では、不透明膜を有するパターンＢＡＲを設けたので、駆動用ＩＣの実装後、駆動用ＩＣを搭載した側と反対の透明絶縁基板ＳＵＢ１面側から、目視により、あるいは顕微鏡を用いて、該配線ｄ１に対する駆動用ＩＣの実装位置ずれを容易に確認できる。したがって、その結果、製造歩留りおよびスループットを向上できる。なお、パターンＢＡＲの最上層の保護膜ＰＳＶ１は、導電膜ｄ２、ｄ３の電食を防止するために設けられている。
【００５５】
　なお、位置ずれ検知用パターンＢＡＲは少なくとも１層の不透明膜を含んでいればよく、前記導電膜ｄ２、ｄ３の他、ｉ型非晶質Ｓｉ膜ＡＳ等の色の着いた膜を使用してもよい。
【００５６】
　《複数種の駆動用ＩＣチップに対応》
　図２に示す透明絶縁基板ＳＵＢ１では、異なる複数種の駆動用ＩＣチップが実装できるように予め考慮されて、該駆動用ＩＣの入力および出力バンプが接続される入力および出力端子およびそれらの配線が該基板ＳＵＢ１上に配置形成されている。図中の符号ＩＣ１、ＩＣ２は、ｘ方向の幅が異なる２種の駆動用ＩＣが搭載される位置を示す。すなわち、駆動用ＩＣの入力バンプが接続される入力端子ＩＰおよびその配線には、異なる複数種のチップに対応するようダミーの入力端子およびその配線を含ませて設けられている。つまり、チップの種類によって所定の信号あるいは電源が入力されるバンプの配置が異なるが、複数種のチップのバンプ配置に対応できるように入力端子および配線を予め設けておく。また、駆動用ＩＣのバンプが接続される出力配線ＯＬが、該配線伸張方向（図のｘ方向）の幅が異なる複数種の駆動用ＩＣが実装できるように、それぞれ平行に所定の長さにわたって形成されている。従来では、１種類の透明絶縁基板ＳＵＢ１に対して、駆動用ＩＣをそれぞれ１種類しか実装できなかった。したがって、駆動用ＩＣチップが入手できなくなった場合やその他の理由で、該チップの種類を変更する場合は、該チップを搭載する該透明絶縁基板の配線レイアウトを変更する必要があり、設計し直さなければならず、製造コストが増加する問題があった。しかし、図２に示す基板ＳＵＢ１では、異なる複数種のチップが実装できるように、該チップのバンプが接続される配線を基板ＳＵＢ１上に配置形成したので、複数種のチップに対し、透明絶縁基板ＳＵＢ１が共用でき、チップを変更する場合も、透明絶縁基板ＳＵＢ１の変更が不要である。したがって、製造コストを低減できる。
【００５７】
　《駆動用ＩＣと基板ＳＵＢ１との位置合わせマーク》
　図２に示す透明絶縁基板ＳＵＢ１の面上には、駆動用ＩＣが該基板ＳＵＢ１と重なる領域内、つまり、符号ＩＣ１、ＩＣ２を付した点線の領域内の、該基板ＳＵＢ１上に、駆動用ＩＣとの位置合わせマークＡＬＤが設けられている。また、駆動用ＩＣの基板ＳＵＢ１との対向面に、図３に示すように、位置合わせマークＡＬＤと対になる位置合わせマークとしてのダミーのバンプＢＵＭＰが設けられ、該バンプＢＵＭＰは位置合わせマークＡＬＤよりも小さく、かつ、基板ＳＵＢ１上に駆動用ＩＣを搭載したとき、位置合わせマークＡＬＤが、該バンプＢＵＭＰを囲む形状をしている。位置合わせマークＡＬＤは、図３から明らかなように、ＩＴＯ膜からなる導電膜ｄ１、Ｃｒからなる第２導電膜ｄ２、Ａｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等からなる第３導電膜ｄ３、保護膜ＰＳＶ１から構成されている（前記　《透明絶縁基板ＳＵＢ１の製造方法》参照）。第２導電膜ｄ２、第３導電膜ｄ３は不透明膜なので、識別が容易である。また、最上層の保護膜ＰＳＶ１は、導電膜ｄ２、ｄ３の電食を防止するためのものである。これにより、駆動用ＩＣを位置精度良く、基板ＳＵＢ１上の配線パターンに電気的に接続できる。
【００５８】
　また、符号ＡＬＣは透明絶縁基板ＳＵＢ１の面上に、フレキシブル基板ＦＰＣが該基板ＳＵＢ１と重なる領域内の、該基板ＳＵＢ１上に設けた、フレキシブル基板ＦＰＣとの位置合わせマークである。なお、フレキシブル基板ＦＰＣの基板ＳＵＢ１との対向面には、位置合わせマークＡＬＣと対になる位置合わせマーク（図示省略）が設けられ、該マークは位置合わせマークＡＬＣよりも大きく、ロの字形で、かつ、基板ＳＵＢ１上にフレキシブル基板ＦＰＣを実装したとき、位置合わせマークＡＬＣを、該マークが囲む形状をしている。位置合わせマークＡＬＣは、ゲート配線の材料として使用されている不透明なアルミニウムＡｌ上に透明画素電極の材料として使用されている透明なＩＴＯ膜を被覆させた正方形のパターンである。
【００５９】
　以下、駆動用ＩＣとフレキシブル基板ＦＰＣを透明絶縁基板ＳＵＢ１に搭載する製造工程、その製造フローについて説明する。
【００６０】
　まず、異方性導電膜ＡＣＦ２（図１３参照）を最初に一列に並んだ複数個の駆動用ＩＣ部分に貼り付ける。例えば、各辺に並んだ複数の駆動用ＩＣに共通して１個の細長い形状に加工したものを貼り付ける。
【００６１】
　次に、駆動用ＩＣをボンディングヘッドの加圧面に真空吸着により保持し、合わせマークＡＬＤと重なるはずの２箇所のバンプＢＵＭＰ（突起電極）の位置を撮像カメラにて、所定の相対位置関係になるように調整する。例えば、丁度片側のバンプＢＵＭＰの中心が撮像面の中心になるようにそれぞれ位置合わせする。
【００６２】
　次に、透明絶縁基板ＳＵＢ１上の２箇所の合わせマークＡＬＤの位置を撮像カメラにて、所定の相対位置関係になるように調整する。例えば、合わせマークＡＬＤの中心が丁度撮像面の中心になるように位置合わせする。
【００６３】
　したがって、２箇所のバンプＢＵＭＰと２箇所の合わせマークＡＬＤの相対位置が決定されたことになる。
【００６４】
　次に、予め記憶されている合わせマークＡＬＤとバンプＢＵＭＰとの相対位置座標を基に、ＸＹステージを移動し、合わせマークＡＬＤとバンプＢＵＭＰとを撮像面ＦＡＣＥの上方に配置し、位置検出を行なう。通常は、ＸＹステージの機械的移動精度は、ボンディング精度より、はるかに良いため、位置補正はこの工程では、行なわない。
【００６５】
　次に、駆動用ＩＣ毎に仮付けを行なう。
【００６６】
　次に、仮付けした状態で、上記バンプＢＵＭＰと合わせマークＡＬＤとの合わせの再確認を行なう。この工程で、位置不良と判断された場合は、まだ、仮付けした状態のため、再度、ＸＹステージを微動し、位置補正を行なう。
【００６７】
　次に、ボンディングヘッドをさらに下降させ、複数の駆動用ＩＣを通常は１辺に並んだ複数の駆動用ＩＣを透明絶縁基板ＳＵＢ１上に一括して加熱圧着し、駆動用ＩＣのバンプＢＵＭＰと透明絶縁基板ＳＵＢ１の配線パターンＤＴＭ（ＧＴＭ）、Ｔｄ（Ｔｇ）とを異方性導電膜ＡＣＦ２により、電気的に接続する。
【００６８】
　次に、ボンディングヘッドＨＥＡＤを上昇させ、駆動用ＩＣの搭載された液晶表示パネルを一旦ボンディング工程から検査工程に移動する。
【００６９】
　次に、検査工程では、図示していない検査用パッドからバンプＢＵＭＰの接続状態や駆動用ＩＣの動作状態をテストする。何らかの不良が確認された場合は、可能ならば、リペア作業を行なう。
【００７０】
　次に、異方性導電膜ＡＣＦ１（図１３参照）を上記複数個の駆動用ＩＣへの入力配線パターン部分に貼り付ける。例えば、各辺に並んだ複数の駆動用ＩＣに共通して１個の細長い形状に加工したものを貼り付ける。
【００７１】
　次に、フレキシブル基板ＦＰＣの両端に開けた開口孔を固定ピンに差し込んで、液晶パネルＰＮＬとフレキシブル基板ＦＰＣを粗に固定しておく。さらに、合わせ精度を向上させるため、フレキシブル基板ＦＰＣに設けた合わせマーク（図示省略）と合わせマークＡＬＣとを撮像面の上方にて、位置合わせ、位置補正を行なう。
【００７２】
　次に、仮付けした後、再度、位置確認する。
【００７３】
　最後に、ボンディングヘッドをさらに下降させ、フレキシブル基板ＦＰＣを透明絶縁基板ＳＵＢ１上に加熱圧着し、フレキシブル基板ＦＰＣと透明絶縁基板ＳＵＢ１の配線パターンＴｄ（Ｔｇ）とを異方性導電膜ＡＣＦ１により、電気的に接続する。
【００７４】
　《ドレイン出力側およびゲート入力側の端子間の距離とバンプＢＵＭＰ間の距離との関係》
　ドレイン出力側、すなわち、ドレイン駆動用ＩＣからの出力端子ＤＴＭにおいて、図４に示すように、端子ＤＴＭ間の距離Ｌ２よりも、該端子ＤＴＭに接続されるバンプＢＵＭＰ間の距離Ｌ１が小さくなっている。例えば、Ｌ１は２０μｍ、Ｌ２は３０μｍである。したがって、端子ＤＴＭの幅よりバンプＢＵＭＰの幅が広いので、駆動用ＩＣの位置ずれにより、端子ＤＴＭに対するバンプＢＵＭＰの位置ずれが生じても、バンプＢＵＭＰと端子ＤＴＭとの接触面積が確保されるので、抵抗を低くできる。また、端子ＤＴＭ間の距離Ｌ２を大きくとることができ、電食が生じやすい透明導電膜ｄ１からなる端子ＤＴＭの電食を抑制できる。なお、バンプＢＵＭＰどうしは接近しているが、バンプＢＵＭＰは電食が生じにくい金からできているので、電食の問題はない。最近、液晶表示素子の高精細化が進み、また、液晶表示モジュールの小型化のため、本例のように、ドレイン駆動用ＩＣをそれぞれ液晶表示素子の片側のみに配置する片側引き出しの場合は、駆動用ＩＣへの入力配線のピッチが非常に縮小化されているので、端子の電食の問題は無視できず、本構成は非常に有効である。このように、駆動用ＩＣと透明絶縁基板ＳＵＢ１上の配線ＤＴＭ間の低抵抗化と、端子ＤＴＭの耐電食性の向上を両立できる。
【００７５】
　また、図１０に示すように、ゲート入力側、すなわち、ゲート走査駆動用ＩＣへの入力端子Ｔｇにおいて、端子Ｔｇ間の距離Ｌ４よりも、該端子Ｔｇに接続されるバンプＢＵＭＰ間の距離Ｌ３が小さくなっている。例えば、Ｌ３は２８０μｍ、Ｌ４は３００μｍである。したがって、上述のドレイン入力側と同様の理由により、駆動用ＩＣと透明絶縁基板ＳＵＢ１上の配線Ｔｇ間の低抵抗化と、端子Ｔｇの耐電食性の向上を両立できる。大きい電圧がかかるため、電食が発生しやすいゲート入力側の端子Ｔｇとドレイン出力側の端子ＤＴＭにこのような構成をとって耐電食性の向上を図っている。
【００７６】
　なお、図１０において、端子Ｔｇ間に例示される２個のバンプＢＵＭＰは、駆動用ＩＣチップの基板ＳＵＢ１からのはがれ防止のために設けたダミーバンプであり、該ダミーバンプも異方性導電膜ＡＣＦ２を介して基板ＳＵＢ１上に接続される。また、バンプＢＵＭＰが接続される部分の近傍の端子Ｔｇ上には、低抵抗導電膜ｄ２、ｄ３が形成され、この近傍で端子ＴｇとバンプＢＵＭＰとのコンタクトをとるレイアウトになっており、低抵抗化が図られている。
【００７７】
　《ゲート端子ＧＴＭ間またはドレイン端子ＤＴＭ間の抵抗体素子ＥＤ０、ＥＤ１、ＥＤ２による静電気対策》
　図５は図４、図１５のＢ−Ｂ切断線における断面図である。
【００７８】
　図２に示す駆動用ＩＣの出力側の配線部分であるドレイン端子ＤＴＭ間またはゲート端子ＧＴＭ間には、図４、図１５、図８に示すように、絶縁膜ＧＩ、非晶質半導体膜ＡＳ、半導体膜ｄ０、導電膜ｄ２、ｄ３からなる抵抗体素子ＥＤ０〜２が接続されている。また、その上は保護膜ＰＳＶ１で覆われている。なお、抵抗体素子ＥＤ０〜２の絶縁膜ＧＩは薄膜トランジスタＴＦＴのゲート絶縁膜の一部の絶縁膜ＧＩと同一層で同時に形成される（図１８（Ｇ）の左側の図参照）。同様に、半導体膜ＡＳは薄膜トランジスタＴＦＴのチャネル形成用ｉ型非晶質Ｓｉ膜と、半導体膜ｄ０はＮ＋型非晶質Ｓｉ膜ｄ０と、導電膜ｄ２、ｄ３はソース、ドレイン電極ＳＤ１、ＳＤ２形成用の導電膜ｄ２、ｄ３と同一層で同時に形成される。なお、図４において、符号ＢＵＭＰは、ドレイン端子ＤＴＭにボンディングされる駆動用ＩＣのバンプ（図１３の符号ＢＵＭＰ）である。
【００７９】
　これにより、基板ＳＵＢ１上に、駆動用ＩＣ毎に、ゲート線ＧＬまたはドレイン線ＤＬと接続されたゲート端子ＧＴＭまたはドレイン端子ＤＴＭ間は、抵抗体素子ＥＤ０〜２により接続されている。したがって、スイッチング素子として形成した薄膜トランジスタのゲート・ドレイン間の抵抗よりも、抵抗体の負荷を小さくすることができ、侵入した静電気が薄膜トランジスタを破壊することなく、速やかに分散され、基板ＳＵＢ１面上の配線形成後から駆動用ＩＣを搭載する前までの工程において、静電気による影響を抑制できる。さらに、抵抗体素子ＥＤ０〜２を光導電性のある半導体膜ＡＳを含んで構成し、かつ、駆動用ＩＣの近傍に形成することにより、静電破壊防止のため、より抵抗を減少させておきたいときは抵抗体素子ＥＤ０〜２に必要に応じて光を照射して抵抗を減少させ、駆動用ＩＣ搭載後の検査時や液晶表示素子完成後において抵抗減少を解除したいときは、駆動用ＩＣの搭載により抵抗体素子ＥＤ０〜２がシリコン樹脂ＳＩＬ等で覆われ、光が照射されないので、抵抗減少が解除され、液晶表示素子の正常な動作を復帰できる。
【００８０】
　《ＴＦＴ基板製造とフレキシブル基板実装までの製造フロー》
　つぎに、薄膜トランジスタを形成する側の基板（以下、ＴＦＴ基板と略称する）ＳＵＢ１の製造フローについて説明する。
【００８１】
　１．まず、図１６〜図１８を参照して前記　《透明絶縁基板ＳＵＢ１の製造方法》のところで説明したように、ＴＦＴ基板ＳＵＢ１を製造する（保護膜ＰＳＶ１まで）。
【００８２】
　２．つぎに、保護膜（図１８（Ｇ）の符号ＰＳＶ１）の上に、配向膜を印刷した後、この配向膜にラビング処理を施す。
【００８３】
　３．つぎに、透明絶縁基板ＳＵＢ１、ＳＵＢ２のいずれか一方の基板面の縁周囲部にシール材を印刷し、かつ、いずれか一方の基板面に両基板の間隔を規定する小さな球状のビーズ等からなる多数個のスペーサを散布した後、２枚の基板ＳＵＢ１、ＳＵＢ２を重ね合わせてシール材により貼り付け組み立てる。その後、基板ＳＵＢ１の周辺部を切断する。
【００８４】
　４．つぎに、シール材で囲まれた領域の両基板ＳＵＢ１、ＳＵＢ２間に、シール材を一部設けてない液晶封入口から液晶を封入した後、封入口を樹脂等からなる封止材で封止する。
【００８５】
　５．つぎに、検査用プローブを用いて点灯検査を行い、ゲート線、ドレイン線の断線、短絡等の不良を有するものについては修理を行なう。
【００８６】
　６．点灯検査の結果、良品と判断されたものには異方性導電膜（図１３の符号ＡＣＦ２）を貼り付ける。
【００８７】
　７．つぎに、透明絶縁基板ＳＵＢ１上に、異方性導電膜を介して駆動用ＩＣを仮付けした後、加熱圧着し、搭載する（図１、図１３参照）。
【００８８】
　８．つぎに、駆動用ＩＣを搭載した状態で、検査用プローブを用いて点灯検査を行い、不良の駆動用ＩＣは交換して再搭載する。
【００８９】
　９．点灯検査の結果、良品と判断されたものには異方性導電膜（図１３の符号ＡＣＦ１）を貼り付ける。
【００９０】
　１０．つぎに、透明絶縁基板ＳＵＢ１上に、異方性導電膜を介してフレキシブル基板（図１３の符号ＦＰＣ）を実装する。
【００９１】
　《駆動用ＩＣへの入力配線Ｔｇ》
　図１０はゲート走査駆動用ＩＣへの入力配線Ｔｇの拡大平面図である。
【００９２】
　駆動用ＩＣへの入力配線Ｔｇは、図１０に示すように、透明絶縁基板ＳＵＢ１上に、下層から、ゲート電極・ゲート線と同一工程で形成され、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等の低抵抗金属からなる第１導電膜ｇ１、表示部の透明画素電極と同一工程で形成され、ＩＴＯ（インジウム チン オキサイド）膜からなる導電膜ｄ１、薄膜トランジスタのソース・ドレイン電極と同一工程で形成され、Ｃｒ等の低抵抗金属からなる第２導電膜ｄ２、Ａｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等の低抵抗金属からなる第３導電膜ｄ３から構成され、その上に電食防止のため、ＳｉＮ等からなる保護膜（パッシベーション膜）ＰＳＶ１が設けられている。
【００９３】
　図１０において、駆動用ＩＣが搭載される位置を符号ＩＣを付した破線で示す。なお、符号ＢＰは駆動用ＩＣのバンプＢＵＭＰ（図１３参照）がボンディングされるバンプ接続部である。また、外部から駆動用ＩＣへ信号、電源電圧を供給するフレキシブル基板（図１３の符号ＦＰＣ）が接続、実装される位置（一端部）を符号ＦＰＣを付した破線で示す。入力配線Ｔｇのフレキシブル基板の出力端子と接続される部分は、図１０の破線ＦＰＣの左側（表示部と反対側）の部分である。
【００９４】
　フレキシブル基板の出力端子と接続される入力配線Ｔｇの部分において、第２導電膜ｄ２と第３導電膜ｄ３とは、図１０に示すように、いわゆる、梯子形に形成されている。また、保護膜ＰＳＶ１も梯子形の第２、第３導電膜ｄ２、ｄ３に沿ってそれより少し大きめに梯子形に形成されている。すなわち、表面に露出した梯子形の保護膜ＰＳＶ１の梯子の間は、透明導電膜ｄ１が露出しており、この露出した透明導電膜ｄ１の一部は面積が広く形成されており、この広い面積の部分を検査用端子（パッド）とし、また、この露出した全ての透明導電膜ｄ１とフレキシブル基板の出力端子とが直接接続される。図１０から明らかなように、入力配線Ｔｇを構成する各導電膜の寸法については、下層の第１導電膜ｇ１は一番小さい寸法に、すなわち、一番内側に形成され、つぎに、上層の第２、第３導電膜ｄ２、ｄ３が２番目の寸法に形成され（梯子の間は除く）、透明導電膜ｄ１が一番大きい寸法に、すなわち、外側に形成されている。図１０のバンプ接続部ＢＰは表面が露出した透明導電膜ｄ１単層で構成されている。
【００９５】
　なお、第１導電膜ｇ１と第２導電膜ｄ２とはスルーホールＴＨ１、ＴＨ２、ＴＨ３を介して接続されている。
【００９６】
　また、図１０において、符号Ｐは端子（入力配線Ｔｇ）ピッチ（約０．８〜１．３ｍｍ）、符号Ｇは端子ギャップ（間隔）（約０．６〜１．１ｍｍ）である。
【００９７】
　ここでは、フレキシブル基板と駆動用ＩＣとを接続する入力配線Ｔｇを、低抵抗金属からなる第１導電膜ｇ１、第２、第３導電膜ｄ２、ｄ３を含んで構成し、かつ、低抵抗金属とは接触抵抗の高い透明導電膜ｄ１を介在する第１導電膜ｇ１と第２導電膜ｄ２とを、スルーホールＴＨ１〜３を介して接続したので、入力配線Ｔｇを低抵抗化でき、フレキシブル基板から駆動用ＩＣ間の低抵抗化を実現できる。
【００９８】
　また、第２導電膜ｄ２と第３導電膜ｄ３とを梯子形に形成し、該梯子の間に、安定性が高く、汚染、酸化されにくく、電食の生じにくい透明導電膜ｄ１が露出され、この露出した広い面積を有する透明導電膜ｄ１の部分で、フレキシブル基板の出力端子が接続されるので、フレキシブル基板の端子との接触抵抗が低減し、低抵抗化を実現できるとともに、フレキシブル基板の縦方向あるいは横方向の位置ずれが生じたときでも、安定した抵抗を得ることができる。
【００９９】
　また、電食が進行しやすい低抵抗化のための梯子形の第２、第３導電膜ｄ２、ｄ３の上は、電食防止のため、保護膜ＰＳＶ１で覆い、フレキシブル基板の端子と接続する部分は、安定性が高く、汚染、酸化されにくく、電食の生じにくい透明導電膜ｄ１を露出して構成したので、フレキシブル基板と駆動用ＩＣとを接続する入力配線Ｔｇの耐電食性を向上できる。その結果、製品の信頼性を向上できる。
【０１００】
　さらに、フレキシブル基板の出力端子と接続される入力配線Ｔｇの部分の第２、第３導電膜ｄ２、ｄ３は一部を除去して梯子形に形成し、梯子の間は透明導電膜ｄ１を露出させたので、前記　《製造フロー》の８．で説明したように、駆動用ＩＣ搭載後、フレキシブル基板実装前に、透明導電膜ｄ１の露出部分に検査用プローブを当て、点灯検査を行い、駆動用ＩＣの良否の判断を行なうことができる。
【０１０１】
　なお、ドレイン側の入力配線（図２、図１４の符号Ｔｄ）の構成も、図１０に示した入力配線Ｔｇと同様に形成してある。ただし、前述のように、入力配線Ｔｄとドレイン短絡配線ＳＨｄとは接続されている。
【０１０２】
　また、図１０に示した梯子形を櫛形に形成してもよい。ここで、第２、第３導電膜ｄ２、ｄ３からなる梯子の支持部は１端子当り２本であり、隣接する入力配線Ｔｄについて大きい面積を占める第２、第３導電膜ｄ２、ｄ３が隣接するのに対し、櫛形にした場合は、櫛の支持部は１端子当り１本であるので、櫛形の方が耐電食性が高い利点がある。また、梯子形や櫛形の形状に限らず、透明導電膜ｄ１の一部を除いて第２、第３導電膜ｄ２、ｄ３で覆う構成にすれば、上記効果が得られる。また、梯子形や櫛形のこのような構成は、そのうちの一部の端子に適用してもよい。また、第１導電膜ｇ１、第２、第３導電膜ｄ２、ｄ３の前述の材料はあくまで例示であり、また、第２、第３導電膜ｄ２、ｄ３を１層のみで構成してもよい。また、第１導電膜ｇ１を設けなくてもよい。
【０１０３】
　図１２は、折り曲げ可能な多層フレキシブル基板ＦＰＣを液晶表示素子に折り曲げ実装する方法を示す斜視図である。
【０１０４】
　フレキシブル基板ＦＰＣは多層構造、折り曲げ可能で、図に示すように、液晶表示素子の下部透明絶縁基板の端部上に、異方性導電膜（図１３の符号ＡＣＦ１参照）を介して電気的、機械的に接続され、フレキシブル基板ＦＰＣは矢印方向に折り曲げて実装される。
【０１０５】
　《ゲート走査駆動用ＩＣへの入力端子Ｔｇの配列による電食対策》
　図７はゲート走査駆動用ＩＣの搭載部の透明絶縁基板ＳＵＢ１の要部平面図である。
【０１０６】
　図中、ゲート走査駆動用ＩＣへの入力端子Ｔｇのうち、Ｔｇ０〜Ｔｇ１５の入力を示すと、図の上からＴｇ０はダミーパターン、Ｔｇ１は＋１０Ｖの直流電源電圧、Ｔｇ２は−１２Ｖの直流電源電圧、Ｔｇ３は−１４Ｖの直流電源電圧、Ｔｇ４は＋５Ｖの直流電源電圧、Ｔｇ５、Ｔｇ６、Ｔｇ７は＋５〜１０Ｖで電圧が変化するクロック、Ｔｇ８は＋５Ｖの直流電源電圧、Ｔｇ９は＋１０Ｖの直流電源電圧、Ｔｇ１０は＋５〜１０Ｖで電圧が変化するクロック、Ｔｇ１１は＋５Ｖの直流電源電圧、Ｔｇ１２は−１４Ｖの直流電源電圧、Ｔｇ１３は−１２Ｖの直流電源電圧、Ｔｇ１４は−１０Ｖの直流電源電圧、Ｔｇ１５はダミーパターンである。
【０１０７】
　図７に示す構成では、ゲート走査駆動用ＩＣのバンプと接続される透明絶縁基板ＳＵＢ１面上に設けた入力端子Ｔｇ０〜Ｔｇ１５を、端子Ｔｇ間の直流の電界強度が低くなるように、すなわち、端子Ｔｇ間の電位差が小さくなるように考慮して配列形成してある。本例では、Ｔｇ１とＴｇ２との電位差は２２Ｖ、Ｔｇ３とＴｇ４との電位差は１９Ｖ、Ｔｇ８とＴｇ９との電位差は５Ｖ、Ｔｇ９とＴｇ１０との電位差は５Ｖ、Ｔｇ１１とＴｇ１２との電位差は１９Ｖと、直流の電位差が大きく、これらの端子間の間隔（ギャップ）が広く取ってある。これにより、端子Ｔｇ間で直流の電界強度が低減するので、電食が発生しにくくなり、耐電食性を向上できる。本例では、端子Ｔｇ１を除いて、概ね端子Ｔｇを直流電圧の低→高→低の順に配列した。しかし、ゲートの出力電圧は、図２１に示すように、ほとんどの期間がオフ状態であるため、約−１４〜−９Ｖの電圧が印加される。このため、より好ましい電圧配列としては、両端の端子Ｔｇ１およびＴｇ１４の電圧は、駆動用ＩＣの短辺下のゲート線ＧＬとの電食を防止するため、−１２Ｖあるいは−１４Ｖの最低電圧の直流電源電圧に設定し、以下駆動用ＩＣの長辺の中央に向かい、例えば−１２Ｖ→−１０Ｖ→＋５Ｖ→＋１０Ｖ、−１４Ｖ→−１２Ｖ→＋５Ｖ→クロックとし、直流電圧を低→高→低の順に配列するとよい。
【０１０８】
　また、低→高→低の順の場合に比較すると、信頼性の点で若干不利であるが、直流電圧の低い順、または高い順、あるいは高→低→高の順に配列してもよい。この場合は、前述したように、端子間の間隔（ギャップ）を必要に応じて広く取る必要がある。最近、液晶表示素子の高精細化が進み、また、液晶表示モジュールの小型化のため、ゲート走査あるいはドレイン駆動用ＩＣをそれぞれ液晶表示素子の片側のみに配置する片側引き出し構造の採用により、駆動用ＩＣへの入力端子のピッチが縮小化する傾向にあるので、端子の電食の問題は無視できないレベルとなっている。例えば、ゲート走査駆動用ＩＣ下のバンプと接続する入力端子ＩＰ間の最小ピッチは約１００μｍ、最小間隔は約３０μｍとなっており、仮に、この端子間に約２０Ｖの電圧がかかるとすると、該端子間の電界強度は約０．６７Ｖ／μｍとなり、非常に電食が発生しやすい。しかし、本例では、例えば端子Ｔｇ１とＴｇ２との間隔を約０．６６ｍｍ以上とすることにより、端子間の電界強度を約０．０３〜０．０２Ｖ／μｍと低減でき、耐電食性を向上できる。
【０１０９】
　なお、フレキシブル基板との接続側の端子Ｔｇ部分は、水分等の外気にさらされる度合が入力端子ＩＰに比べ、さらに高いため、より信頼性の高い設計が必要である。つまり、図１０に示す入力端子ＴｇのピッチＰおよび端子間の間隔Ｇは、１４端子すべてに均等なピッチＰおよび間隔Ｇを仮定しても、該端子間の電界強度は約０．０３Ｖ／μｍ以下となるが、さらに、電界強度を下げる必要がある。このため、本例では、さらに、このフレキシブル基板との接続側の端子Ｔｇ部分も不均等ピッチにし、電界強度は約０．０２Ｖ／μｍ以下にしている。
【０１１０】
　図１１は別の例の、ゲート走査駆動用ＩＣの搭載部の透明絶縁基板ＳＵＢ１の要部平面図である。
【０１１１】
　図１１に示す基板ＳＵＢ１上の端子Ｔｇについても、上述のような耐電食性を考慮した配列になっている。
【０１１２】
　《ゲート走査駆動用ＩＣの３方向引き出しの出力配線ＧＴＭ》
　図７、図１１に示すように、ゲート走査駆動用ＩＣの出力バンプＢＵＭＰと有効表示部ＡＲのゲート線ＧＬとを接続する出力配線ＧＴＭは、該ＩＣの１長辺および２短辺の３辺から引き出されている（「３方向引き出し」と称される）。また、出力配線ＧＴＭは、そのＩＣ近傍に設けた検査用パッドＴＥＳＴ、直線および斜め配線を介して有効表示部ＡＲのゲート線ＧＬと接続されている。すなわち、ゲート走査駆動用ＩＣの出力バンプＢＵＭＰの間隔よりも、有効表示部ＡＲのゲート線ＧＬの間隔の方が広いので、出力バンプＢＵＭＰと有効表示部ＡＲとの間に、有効表示部ＡＲに向かって広がる斜め配線を介して接続される。
【０１１３】
　検査用パッドＴＥＳＴは、ゲート断線検査と点灯検査に使用され、ゲート断線検査用パッドと点灯検査用パッドとを共用している。断線検査は、ゲート線ＧＬ形成後、各ゲート線ＧＬが共通短絡された方のゲート短絡配線ＳＨｇ（図１４参照）の側に、一方の検査用プローブを当接し、各ゲート線ＧＬのそれぞれの検査用パッドＴＥＳＴに他方の検査用プローブを順次当接することによって、出力配線ＧＴＭを含めたゲート線ＧＬの断線の有無を検査する。また、点灯検査は、液晶を両基板間に封止した液晶セルの状態で、検査用パッドＴＥＳＴに検査用プローブを一括して当接し、点灯させることより、出力配線を含めたゲート線ＧＬ、ドレイン線ＤＬの断線、短絡等の表示不良を検査する。
【０１１４】
　図１１に示す構成では、ゲート走査駆動用ＩＣの３辺から引き出された各出力配線ＧＴＭの検査用パッドは点灯検査用パッドＴＥＳＴＡとゲート断線検査用パッドＴＥＳＴＢとからなる。検査用プローブは、出力配線ＧＴＭの検査用パッドＴＥＳＴに対応して複数本が千鳥配置されてなり、検査用パッドＴＥＳＴＡ、ＴＥＳＴＢにそれぞれ一括して当接し、ゲート断線検査および点灯検査する。点灯検査は、保護膜ＰＳＶ１形成後に行なうため、検査用パッドＴＥＳＴＡ上に形成された保護膜ＰＳＶ１は、点灯検査用プローブを当接するため、千鳥配置状に開口されている。図１１の検査用パッドＴＥＳＴＡ、ＴＥＳＴＢは、すべて該ＩＣの短辺と平行な方向に、長辺方向に一列に揃えて配列形成され、その後、斜め配線を介して有効表示部ＡＲと接続されている。このため、出力配線の斜め配線領域が大きい。このため、図７に示す構成では、ゲート走査駆動用ＩＣの２短辺から引き出された出力配線ＧＴＭのゲート断線検査用と点灯検査用とを共用させた検査用パッドＴＥＳＴを、有効表示部ＡＲと反対側、すなわち、図の左側にシフトさせている。さらに具体的に言うと、該ＩＣの２短辺から出力配線ＧＴＭが該各短辺と垂直に引き出されて、該各短辺と平行に配置された検査用パッドＴＥＳＴと接続され、該検査用パッドＴＥＳＴから斜め配線が有効表示部ＡＲに向かって広がって伸びている。これにより、斜め配線の角度θ１が図１１のθ２よりも大きくとれ、斜め配線領域を縮小できる。または出力配線ＧＴＭの間隔ＬＬ１を図１１のＬＬ２よりも大きくできる。さらに、上記のように断線検査用パッドと点灯検査用パッドとを共用化することにより、斜め配線が長くとれ、したがって、斜め配線領域を縮小でき、または出力配線ＧＴＭの間隔を大きくできる。その結果、液晶表示素子および液晶表示モジュールの外形寸法縮小、有効表示部領域の拡大に有効である。また、出力配線ＧＴＭの間隔を大きくできるので、耐電食性を向上できる。
【０１１５】
　《ドレイン側出力配線》
　図６（Ａ）は、ドレイン側の出力配線の一例を示す平面図である。
【０１１６】
　ドレイン側の出力配線には、ドレイン線（映像信号線）ＤＬに印加するドレイン電圧として、１水平期間の約２６μｓｅｃ毎に約０〜３Ｖの間で、レベル変化する電圧が加わる。例えば、有効表示部ＡＲ内のドレイン線ＤＬの抵抗値Ｒは約８．８ｋΩで、また、液晶表示パネルとして、ドレイン線ＤＬに負荷される容量の総合値Ｃは約５５ｐＦである。このため、ＲＣ定数による約０．４μｓｅｃの波形歪を生じる。さらに、上記したように、幅３０μｍを仮定しても、抵抗差１ｋΩからの波形歪増加分は、約０．１μｓｅｃであり、この程度のドレイン波形の立上り遅れは、ゲート波形の立上りを適当な関係でシフトさせ、遅らせる手段で、表示への悪影響をほぼ防ぐこともできる。一方、ゲート波形の立上り歪の量は、そのまま、書き込み時間の減少につながる。従って、ゲート側に比べ、ドレイン側の出力配線には、比較的配線抵抗のバラツキに裕度をとれ、信頼性を重視した配線方法を採用することにした。
【０１１７】
　まず、本例では、シ−ル部ＳＬから有効表示部（有効画素エリア）ＡＲまでの距離は約２．２ｍｍであるが、この間の配線抵抗は、低抵抗材料からなる配線層ｄ２、ｄ３を使用し、特性上抵抗を無視できる値となっている。すなわち、例えば、配線層ｄ３の膜厚を４０００Åとすると、Ａｌ−Ｐｄでは、抵抗率０．１Ω／□程度、Ａｌ−Ｔａ−Ｔｉでは、抵抗率０．２Ω／□程度、Ａｌ−Ｔａでは、抵抗率０．５Ω／□程度であるため、配線幅３０μｍを仮定しても、５０Ω以下となる。
【０１１８】
　なお、図６（Ｂ）は、図６（Ａ）のＦ−Ｆ切断線における断面図であるが、有効表示部ＡＲのドレイン線ＤＬと出力配線の繋ぎ部分は、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩを透明導電膜ｄ１との間に介在させ、テーパ状の断面形状とすることで、直接接続させた場合の透明導電膜ｄ１の段差による出力配線ｄ２、ｄ３の断線を防止している。
【０１１９】
　次に、シール部の外側では、信頼性上比較的安定な透明導電膜ｄ１のみを使用して配線する。
【０１２０】
　透明導電膜ＩＴＯによる配線は、アルミニウムＡｌ材料層を含む低抵抗配線に比べ、電気分解しにくいことが実験で分かっている。例えば、加速実験によると、保護膜ＰＳＶ１無しで、２電極端子間を特定の距離離し、純水を滴下し、電源周波数１５．６ｋＨｚ、４Ｖピーク電圧の交流を印加した場合において、透明導電膜ＩＴＯによる配線では、９０分以上問題無く、電食が発生しなかったが、アルミニウムＡｌ材料層を含む配線を透明導電膜ＩＴＯ配線の上に形成した２層配線では、５０分経過後、電食が生じた。
【０１２１】
　本例では、駆動用ＩＣのバンプＢＵＭＰ位置の関係で、出力配線を駆動用ＩＣの３方向から延在させている。
【０１２２】
　さらに、上記透明導電膜ＩＴＯによる配線は、保護膜ＰＳＶ１で被覆することで、耐電食性を向上させている。
【０１２３】
　さらに、本例では、検査用パッドＴＥＳＴは、有効表示部ＡＲに対し、対向する位置で、かつ、シール部ＳＬ内側に設け、保護膜ＰＳＶ１に孔を開ける。このため、最上層が透明導電膜ｄ１となっているため、検査用パッドＴＥＳＴにプローバ針が接触しても、金属フレークが発生せず、配線間のショート不良や検査用パッドＴＥＳＴからの断線が生じることは無い。
【０１２４】
　《ゲート側出力配線》
　次に、図９はゲート側の出力配線の一例を示す平面図である。
【０１２５】
　ゲート側の出力配線には、例えば、ゲート線ＧＬに印加するゲート電圧として、１水平期間の約２６μｓｅｃの間は、ゲートオン時のパルスとして、約１０Ｖの電圧を加え、残りのゲートオフ時の間（約１６ｍｓｅｃ）は、ゲートオフ電圧（約−１４〜−９Ｖ）を加える。
【０１２６】
　しかし、有効表示部ＡＲ内のゲート線ＧＬの抵抗値Ｒは例えば約１２ｋΩで、また、液晶表示パネルとして、ゲート線ＧＬに負荷される容量の総合値Ｃは約２７０ｐＦである。このため、ＲＣ定数による約３．２μｓｅｃの波形歪を生じる。このゲート波形の立上り歪の量は、そのまま、書き込み時間の減少につながる。従って、ゲート側では、配線抵抗のバラツキを小さくするだけでなく、出力配線抵抗自体を小さくする必要が生じた。
【０１２７】
　本例では、できる限り、アルミニウムを含むゲート配線層ｇ１をシールＳＬ外側まで延長し、抵抗を下げ、さらに、駆動用ＩＣ周辺でも、アルミニウムを含むゲート配線層ｇ１を透明導電膜ｄ１の下に配置し、スルーホールＴＨにて、ドレイン配線層ｄ２、ｄ３とゲート配線層ｇ１とを接続させ、抵抗を下げる。
【０１２８】
　Ｄ−Ｄ出力配線部で、バンプＢＵＭＰから有効表示部ＡＲまでの距離は約５．５ｍｍ、Ｂ−Ｂ出力配線部で、約１０ｍｍであるが、この間の配線抵抗は、図９に示す様に、低抵抗材料である配線層ｇ１、ｄ２、ｄ３を使用し、特性上抵抗を無視できる値となっている。
【０１２９】
　駆動用ＩＣ周辺の長辺側の出力配線幅は、約６０μｍ、短辺側の出力配線幅は、約７５μｍとした。なお、陽極化成されるのは、陽極化成ラインＡＯの右側であり、左側は、Ａｌ−Ｔａ、Ａｌ−Ｔａ−Ｔｉ等のアルミニウムを含むゲート配線層ｇ１が存在する。このため、この部分の配線は１０〜１５μｍ程度の細線化を行ない、ホイスカの発生する確立を減少させている。
【０１３０】
　さらに、本例では、検査用パッドＴＥＳＴは、アルミニウムを含むゲート配線層ｇ１の上層を透明導電膜ｄ１で覆い、検査用パッドＴＥＳＴにプローバ針が接触しても、金属フレークが発生せず、配線間のショート不良や検査用パッドＴＥＳＴからの断線が生じることは無い。
【０１３１】
　なお、本例の構成の配線方法は、高密度配線には適するが、電食という信頼性に対しては、アルミニウムを含む配線の上を保護膜ＰＳＶ１で被覆することは、前例同様必要であるが、さらに、用途的に高信頼性を要求する場合は、シリコーン樹脂ＳＩＬにて、多重に保護することも必要となる。
【０１３２】
　《液晶表示素子の１枚板部の面積縮小》
　液晶表示素子およびこれを内蔵する液晶表示モジュールの外形寸法の縮小と、有効表示部領域の拡大のため、図１３に示す２枚の下部透明絶縁基板ＳＵＢ１および上部透明絶縁基板ＳＵＢ２を重ね合わせて成るフリップチップ方式の液晶表示素子では、ゲート走査駆動あるいはドレイン駆動用ＩＣが実装される下部基板ＳＵＢ１の１枚板部の面積を減らすため、駆動用ＩＣチップをできる限り上部基板ＳＵＢ２に近付け、かつ、１枚板部の幅を縮小する必要がある。
【０１３３】
　このため、本例では、駆動用ＩＣの実装、該駆動用ＩＣチップの不良や位置ずれが生じた場合の交換、再実装、および駆動用ＩＣ実装後でフレキシブル基板を実装する前の点灯検査等を十分考慮した結果、図１３において、下部基板ＳＵＢ１の１枚板部の幅（すなわち、下部基板ＳＵＢ１の１枚板部の端部から上部基板ＳＵＢ２の端部までの距離）ＤＩ（寸法ＤＩ１〜ＤＩ４の合計）が５．５ｍｍ以下、駆動用ＩＣの幅ＤＩ３が２．０ｍｍ以下、上部基板ＳＵＢ２の端部から駆動用ＩＣまでの距離ＤＩ４が０．９ｍｍ以上、フレキシブル基板ＦＰＣの下部基板ＳＵＢ１面上に載置される部分の長さＤＩ１が１．５ｍｍ以上、下部基板ＳＵＢ１面上に載置された方のフレキシブル基板ＦＰＣの端部と駆動用ＩＣまでの距離ＤＩ２が０．５ｍｍ以上とした。より詳細には、例えば、ゲート走査駆動用ＩＣの搭載側では、ＩＣの幅ＤＩ３が１．８４ｍｍ、１枚板部の幅ＤＩが５．３４ｍｍ、ドレイン駆動用ＩＣの搭載側では、ＩＣの幅ＤＩ３が２．０ｍｍ、１枚板部の幅ＤＩが５．４８ｍｍである。また、下部基板ＳＵＢ１の１枚板部の端部の上面および側面が０．２５ｍｍずつ角がコーナーカットされている（Ｃ０．２５）。
【０１３４】
　以下、各寸法ＤＩ、ＤＩ１〜ＤＩ４の根拠について述べるが、まず、上部基板ＳＵＢ２の端部から駆動用ＩＣまでの距離ＤＩ４が０．９ｍｍ以上という寸法について説明する。前述のように、異方性導電膜ＡＣＦ２を介して、ＩＣチップを基板ＳＵＢ１面上に実装する際、使用するボンディングヘッドは該チップの圧着と加熱を行なうため、チップよりも大きな面積が必要であり、例えば幅２．７〜３ｍｍ、長さ２０ｍｍのものを使用する。駆動用ＩＣチップの高さよりも上部基板ＳＵＢ２の高さの方が高いので（例えばＩＣの厚さが０．５５ｍｍ、基板ＳＵＢ２の厚さ０．７ｍｍ）、駆動用ＩＣチップの位置が上部基板ＳＵＢ２に近過ぎると、チップの実装時、ボンディングヘッドが上部基板ＳＵＢ２の上面に当って実装できなくなる。なお、実装したチップが不良品であった場合のチップの交換、あるいはチップに実装位置ずれが生じた場合の再実装の際も、チップを外すときと実装するとき、ボンディングヘッドを使用する。これらから、この寸法ＤＩ４はチップのダイシング誤差（精度）、チップの圧着ヘッドの突出分誤差が考慮されている。すなわち、駆動用ＩＣチップのダイシング誤差（０．３ｍｍ）＋圧着ヘッドの突出分誤差（０．６ｍｍ）＝０．９ｍｍである。なお、チップの実装位置誤差は±１０μｍと小さいので考慮しない。
【０１３５】
　また、フレキシブル基板ＦＰＣの下部基板ＳＵＢ１面上に載置される部分の長さＤＩ１が１．５ｍｍ以上という寸法については、透明ガラス基板ＳＵＢ１の切断誤差（０．３ｍｍ）＋透明ガラス基板ＳＵＢ１のコーナーカット分（０．２５ｍｍ）＋フレキシブル基板ＦＰＣの接続強度を考慮した有効圧着幅（０．９５ｍｍ）＝１．５ｍｍである。
【０１３６】
　また、フレキシブル基板ＦＰＣの端部と駆動用ＩＣまでの距離ＤＩ２が０．５ｍｍ以上という寸法については、駆動用ＩＣチップのダイシング誤差（０．３ｍｍ）＋フレキシブル基板ＦＰＣのベースフィルムＢＦＩの外形寸法誤差（０．２ｍｍ）＝０．５ｍｍである。
【０１３７】
　上記のように各寸法ＤＩ、ＤＩ１〜ＤＩ４を設定することにより、駆動用ＩＣチップの位置をできる限り上部基板ＳＵＢ２に近付け、かつ、下部基板ＳＵＢ１の１枚板部の幅を縮小することができ、駆動用ＩＣが実装される下部基板ＳＵＢ１の１枚板部の面積を減らすことができる。したがって、液晶表示素子および液晶表示モジュールの外形寸法の縮小と有効表示部領域の拡大を図ることができる。
【０１３８】
　《液晶表示モジュールＭＤＬを実装した情報機器》
　図２３は、液晶表示モジュールＭＤＬを実装したノートブック型のパソコンあるいはワープロの斜視図である。
【０１３９】
　駆動ＩＣの液晶パネルＰＮＬ上へのＣＯＧ実装と外周部のドレインおよびゲートドライバ用周辺回路としての多層フレキシブル基板に折り曲げ実装を採用することで、従来に比べ大幅に外形サイズ縮小ができる。本例では、片側実装されたドレインドライバ用周辺回路を情報機器のヒンジ上方の表示部の上側に配置できるため、コンパクトな実装が可能となった。
【０１４０】
　情報機器からの信号は、まず、図では、左側のインターフェイス基板ＰＣＢのほぼ中央に位置するコネクタから表示制御集積回路素子（ＴＣＯＮ）へ行き、ここでデータ変換された表示データが、ドレインドライバ用周辺回路へ流れる。このように、フリップチップ方式と多層フレキシブル基板とを使用することで、情報機器の横幅の外形の制約が解消でき、小型で低消費電力の情報機器を提供できた。
【０１４１】
　以上本発明を実施例に基づいて具体的に説明したが、本発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【０１４２】
【図１】液晶表示素子の透明絶縁基板ＳＵＢ１上に駆動用ＩＣを搭載した様子を示す平面図である。
【図２】透明絶縁基板ＳＵＢ１のドレイン駆動用ＩＣの搭載部周辺と、該基板の切断線ＣＴ１付近の要部平面図である。
【図３】図２の要部（ドレイン入力側コーナー部）の拡大詳細図である。
【図４】図２の要部（ドレイン出力側コーナー部）の拡大詳細図である。
【図５】図４、図１５のＢ−Ｂ切断線における断面図である。
【図６】（Ａ）はドレイン側の出力配線の一例を示す平面図、（Ｂ）は（Ａ）のＦ−Ｆ切断線における断面図である。
【図７】ゲート走査駆動用ＩＣの搭載部の透明絶縁基板ＳＵＢ１の要部平面図である。
【図８】ゲート走査駆動用ＩＣ搭載部の端部の拡大詳細平面図である。
【図９】ゲート側の出力配線の一例を示す平面図である。
【図１０】ゲート走査駆動用ＩＣへの入力配線Ｔｇの拡大平面図である。
【図１１】ゲート走査駆動用ＩＣの搭載部の図７とは他の例の透明絶縁基板ＳＵＢ１の要部平面図である。
【図１２】折り曲げ可能な多層フレキシブル基板ＦＰＣを液晶表示素子に折り曲げ実装する方法を示す斜視図である。
【図１３】図１のＡ−Ａ切断線における断面図である。
【図１４】切断線ＣＴ１における切断前の、表面加工する過程における下部透明絶縁基板ＳＵＢ１の全体平面図である。
【図１５】図１４のＦ部の拡大詳細平面図である。
【図１６】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示す画素部とゲ−ト端子部の断面図のフロ−チャ−トである。
【図１７】基板ＳＵＢ１側の工程Ｄ〜Ｅの製造工程を示す画素部とゲ−ト端子部の断面図のフロ−チャ−トである。
【図１８】基板ＳＵＢ１側の工程Ｆ〜Ｇの製造工程を示す画素部とゲ−ト端子部の断面図のフロ−チャ−トである。
【図１９】液晶表示パネルとその周辺に配置された回路を示すブロック図である。
【図２０】表示制制御装置からゲートおよびドレインドライバへの表示用データとクロック信号の流れを示す図である。
【図２１】ＴＦＴ液晶表示モジュールにおける、コモン電極に印加されるコモン電圧、ドレイン電極に印加されるドレイン電圧、ゲート電極に印加されるゲート電圧のレベルおよびその波形を示す図である。
【図２２】（ａ）、（ｂ）はそれぞれ液晶表示モジュールの要部断面図である。
【図２３】液晶表示モジュールを実装したノートブック型のパソコンあるいはワープロの斜視図である。
【符号の説明】
【０１４３】
　ＩＣ１、ＩＣ２…２種類の駆動用ＩＣの搭載位置、ＳＵＢ１…透明絶縁基板、Ｔｄ…入力配線、ＤＴＭ…出力配線、ＳＨｃ…駆動ＩＣ毎の短絡配線、Ｃ１…短絡切断線、ＡＬＤ…駆動用ＩＣとの位置合わせマーク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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