(57)【要約】【課題】ショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことのできる技術を提供する。【解決手段】ｐ型の導電型を有する半導体基板１上に所定の膜厚および所定の不純物濃度でｐ型の導電型を有するエピタキシャル層２を形成し、エピタキシャル層２上に表面保護膜５を形成した後、表面保護膜５にエピタキシャル層２に達する開口部６を形成する。次いで、開口部６の底部にてエピタキシャル層２の表面にパラジウムとシリコンとの化合物からなるＰｄシリサイド層７を形成した後、Ｗ膜からなり開口部６の底部でＰｄシリサイド層７と接触する金属膜８とＡｌ膜からなる金属膜９を用いて金属電極１０を形成する。【選択図】    図７
2004179305.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電型のシリコンからなる半導体基板上に第１導電型の不純物を含むエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に前記エピタキシャル層に達する開口部を形成する工程、
（ｄ）前記開口部の内部を含む前記第１絶縁膜上にパラジウム膜を堆積し、前記開口部の底部にパラジウムとシリコンとの化合物からなる第１化合物層を形成した後に前記パラジウム膜を除去する工程、
（ｅ）前記第１化合物層の存在下で、前記開口部の内部を含む前記第１絶縁膜上に金属膜を成膜し、前記金属膜をパターニングすることによって金属電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）第１導電型のシリコンからなる半導体基板上に第１導電型の不純物を含むエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に前記エピタキシャル層に達する開口部を形成する工程、
（ｄ）前記開口部の内部を含む前記第１絶縁膜上にパラジウム膜を堆積し、前記開口部の底部にパラジウムとシリコンとの化合物からなる第１化合物層を形成した後に前記パラジウム膜を除去する工程、
（ｅ）前記第１化合物層の存在下で、前記開口部の内部を含む前記第１絶縁膜上に金属膜を成膜し、前記金属膜をパターニングすることによって金属電極を形成する工程、
を含み、前記金属膜はアルミニウム膜および第１金属膜を含み、前記（ｅ）工程は、
（ｅ１）前記開口部の内部を含む前記第１絶縁膜上に前記第１金属膜を成膜し、前記第１金属膜をパターニングする工程、
（ｅ２）パターニングされた前記第１金属膜の存在下で、前記第１金属膜および前記第１絶縁膜上に前記アルミニウム膜を成膜し、前記アルミニウム膜をパターニングすることによって前記金属電極を形成する工程、
を含み、前記第１金属膜は、前記アルミニウム膜から前記金属電極と前記第１化合物層との接合面へのアルミニウム原子の拡散を防止できる金属膜であることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）第１導電型のシリコンからなる半導体基板上に第１導電型の不純物を含むエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に前記エピタキシャル層に達する開口部を形成する工程、
（ｄ）前記開口部の内部を含む前記第１絶縁膜上にパラジウム膜を堆積し、前記開口部の底部にパラジウムとシリコンとの化合物からなる第１化合物層を形成した後に前記パラジウム膜を除去する工程、
（ｅ）前記第１化合物層の存在下で、前記開口部の内部を含む前記第１絶縁膜上に金属膜を成膜し、前記金属膜をパターニングすることによって金属電極を形成する工程、
を含み、前記金属膜はアルミニウム膜および第１金属膜を含み、前記（ｅ）工程は、
（ｅ１）前記開口部の内部を含む前記第１絶縁膜上に前記第１金属膜を成膜し、前記第１金属膜をパターニングする工程、
（ｅ２）パターニングされた前記第１金属膜の存在下で、前記第１金属膜および前記第１絶縁膜上に前記アルミニウム膜を成膜し、前記アルミニウム膜をパターニングすることによって前記金属電極を形成する工程、
を含み、前記第１金属膜は、タングステン膜またはチタン膜であることを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、前記エピタキシャル層上に形成された第１絶縁膜と、前記第１絶縁膜に形成され前記エピタキシャル層に達する開口部と、前記開口部の底部にて前記エピタキシャル層の表面に形成されたパラジウムとシリコンとの化合物からなる第１化合物層と、前記開口部の内部を含む前記第１絶縁膜上にてパターニングされた金属膜からなり、前記開口部の底部にて前記第１化合物層と接触する金属電極とを含むことを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、前記エピタキシャル層上に形成された第１絶縁膜と、前記第１絶縁膜に形成され前記エピタキシャル層に達する開口部と、前記開口部の底部にて前記エピタキシャル層の表面に形成されたパラジウムとシリコンとの化合物からなる第１化合物層と、前記開口部の内部を含む前記第１絶縁膜上にてパターニングされた金属膜からなり、前記開口部の底部にて前記第１化合物層と接触する金属電極とを含み、前記金属電極は下層から第１金属膜およびアルミニウム膜が積層された積層膜からなり、前記第１金属膜は前記アルミニウム膜から前記金属電極と前記第１化合物層との接合面へのアルミニウム原子の拡散を防止できる金属膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、ダイオード素子を有する半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ショットキバリアダイオードは、たとえば携帯電話などの通信機器、ＥＴＣ（Ｅｌｅｃｔｒｏｎｉｃ  Ｔｏｌｌ  Ｃｏｌｌｅｃｔｉｏｎ）車載器およびＢｌｕｅｔｏｏｔｈなどにおいて検波用として用いられている。また、ＥＴＣ車載器は、ＥＴＣゲートから発信される情報信号（５．８ＧＨｚの搬送波で変調された信号）を受信してＥＴＣゲートへ車の情報信号を返信するパッシブ方式と、ＥＴＣゲートに車載器から情報信号を発信してＥＴＣゲートからの情報信号を受信するアクティブ方式との２仕様が主となっている。
【０００３】
上記パッシブ方式のＥＴＣ車載器においては、ＥＴＣゲートから発信される情報信号の受信回路に検波用としてショットキバリアダイオードが使用されている。この場合、検波用ショットキバリアダイオードは０Ｖバイアス状態での検波動作を行う必要がある。また、この検波用ショットキバリアダイオードが動作する周波数帯は５．８ＧＨｚの高周波数帯であり、低入力（−４０ｄＢｍ程度）時において１ｍＶ程度の検波出力の確保が求められる。そのため、検波用ショットキバリアダイオードには、低容量および高順方向電流の２点が求められる。
【０００４】
ショットキバリアダイオードの製造技術としては、たとえばｎ型Ｓｉ（シリコン）基板上に低濃度のｎ型エピタキシャル層を形成し、そのｎ型エピタキシャル層の表面に環状のｐ型ガードリング層を形成し、ｎ型エピタキシャル層内部においてｐ型ガードリング層の内側にｎ型高濃度層を形成することにより、逆方向電流を増加させず、また耐圧を低下させることなく順方向電圧を小さくすることのできる技術がある（たとえば、特許文献１参照。）。
【０００５】
【特許文献１】
特開平８−６４８４５号公報（第３−４頁、第１図）
【０００６】
【発明が解決しようとする課題】
本発明者らは、ショットキバリアダイオードを低容量化および高順方向電流化することのできる技術について検討しており、その中で以下のような課題が存在することを見出した。
【０００７】
たとえば、ｎ型Ｓｉ基板上に形成されたショットキバリアダイオードにおいては、ｎ型Ｓｉ基板上に形成されたｎ型エピタキシャル層の厚さおよび不純物濃度を固定とすると、ショットキバリアダイオードの容量は、ｎ型エピタキシャル層とショットキ接合する金属電極の接合面積に比例し、順方向電流もその接合面積に比例する。そのため、ショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことが困難になっている。
【０００８】
ショットキバリアダイオードは、Ｓｉと金属電極との仕事関数の差によって整流特性を得ており、その仕事関数差、エピタキシャル層とショットキ接合する金属電極の接合面積、エピタキシャル層の不純物濃度およびエピタキシャル層の厚さを調節することによって、ある程度はショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことが可能となる。しかしながら、容量値を固定する場合には、金属電極の接合面積、エピタキシャル層の不純物濃度およびエピタキシャル層の厚さを固定することになり、それに伴って順方向電流値も固定となってしまう。
【０００９】
ここで、ショットキバリアダイオードの順方向電流値特性を調整できる項目は、仕事関数差となる。仕事関数差は金属電極の材料（たとえばＴｉ（チタン）、Ｍｏ（モリブデン）またはＷ（タングステン）など）によって決定される。たとえばｐ型のＳｉ基板上を用い、０Ｖバイアス状態での検波動作を行う検波用ショットキバリアダイオードを形成する場合、その検波用ショットキバリアダイオードの特性を得るためには、ｐ型のＳｉ基板に対して十分に仕事関数の低い金属を金属電極の材料として用いる必要がある。そのため、金属電極の材料としては、Ｔｉ、ＭｏおよびＷなどに比べて仕事関数が小さく、Ｓｉとの仕事関数差が大きい金属を用いる手段が考えられる。このような金属としては、たとえばＡｌ（アルミニウム）およびＰｄ（パラジウム）がある。
【００１０】
しかしながら、上記金属電極としてＡｌを用いた場合には、Ａｌ原子がＳｉ原子より小さいことから、金属電極となるＡｌ膜とＳｉ基板との間でシリサイド層を形成しようとするとＡｌ原子がＳｉ原子間に入り込んでしまい、均一なシリサイド層の形成が困難になる。このシリサイド層の形成により、金属電極とＳｉ基板との仕事関数差が生み出され、ショットキバリアダイオードの順方向電流値特性が決定されることから、シリサイド層が均一に形成できないことによって所望の順方向電流値特性のショットキバリアダイオードが形成できなくなってしまう問題がある。また、Ａｌ膜とＳｉ基板との反応速度が早いことからＡｌがＳｉ基板方向にスパイクしてしまい、所望の順方向電流値特性のショットキバリアダイオードが形成できなくなってしまう問題もある。
【００１１】
一方、Ｐｄは、たとえばスパッタリング法で成膜した後に縮む方向の応力が大きく、酸化シリコン膜との反応が少ない金属である。このようなＰｄを上記金属電極の材料として用いた場合には、金属電極とＳｉ基板との接合部に接している酸化シリコン膜の端部に大きな応力が働く。そのため、その酸化シリコン膜の端部にクラックが発生し、逆方向電流が増大してしまう。つまり、ショットキバリアダイオードの高順方向電流化を達成できなくなってしまう問題がある。
【００１２】
本発明の目的は、ショットキバリアダイオードの低容量化および高順方向電流化を同時に満たすことのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、第１導電型のシリコンからなる半導体基板上に第１導電型の不純物を含むエピタキシャル層を形成する工程と、前記エピタキシャル層上に第１絶縁膜を形成する工程と、前記第１絶縁膜に前記エピタキシャル層に達する開口部を形成する工程と、前記開口部の内部を含む前記第１絶縁膜上にパラジウム膜を堆積し、前記開口部の底部にパラジウムとシリコンとの化合物からなる第１化合物層を形成した後に前記パラジウム膜を除去する工程と、前記第１化合物層の存在下で前記開口部の内部を含む前記第１絶縁膜上に金属膜を成膜し、前記金属膜をパターニングすることによって金属電極を形成する工程とを含むものである。
【００１６】
また、本発明は、
（ａ）第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、
（ｂ）前記エピタキシャル層上に形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜に形成され前記エピタキシャル層に達する開口部と、
（ｄ）前記開口部の底部にて前記エピタキシャル層の表面に形成されたパラジウムとシリコンとの化合物からなる第１化合物層と、
（ｅ）前記開口部の内部を含む前記第１絶縁膜上にてパターニングされた金属膜からなり、前記開口部の底部にて前記第１化合物層と接触する金属電極とを含むものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
本実施の形態の半導体装置はショットキバリアダイオードを有するものである。この本実施の形態の半導体装置の製造工程について図１〜図１０を用いて説明する。
【００１９】
まず、図１に示すように、ｐ型（第１導電型）の導電型を有する不純物（たとえばＢ（ホウ素））が高濃度（１×１０２０個／ｃｍ３程度）にドーピングされた厚さ数百μｍのｐ＋型シリコンからなる半導体基板１を用意する。続いて、気相成長法を用いて半導体基板１上にｐ型の導電型を有するエピタキシャル層２を形成する。このエピタキシャル層２の膜厚、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度および後述するカソード電極とエピタキシャル層２との接触面積を所定の値に固定することにより、本実施の形態のショットキバリアダイオードの容量値を固定することができる。また、エピタキシャル層２の膜厚、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度およびカソード電極とエピタキシャル層２との接触面積を適当な値に設定することにより、本実施の形態のショットキバリアダイオードの容量値を低化させることができる。ここで、本実施の形態においては、エピタキシャル層２の膜厚は２〜３μｍ程度とし、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度は１×１０１７個／ｃｍ３程度とすることを例示できる。
【００２０】
次に、熱酸化法を用いてエピタキシャル層２の表面に酸化シリコン膜３を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてその酸化シリコン膜３上にＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜４を堆積することにより、酸化シリコン膜３およびＰＳＧ膜４からなる表面保護膜（第１絶縁膜）５を形成する。
【００２１】
次に、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面保護膜５をエッチングし、エピタキシャル層２に達する開口部６を形成する。この開口部６の底面積が後述するアノード電極とエピタキシャル層との接触面積となるものであり、前述したように、この接触面積を適当な値に設定することにより、本実施の形態のショットキバリアダイオードを低容量化することが可能となる。また、開口部６の底面積は所定の値で固定するものであり、直径１０〜１６μｍ程度の平面円形とすることを例示できる。
【００２２】
次に、図３に示すように、開口部６の内部を含む表面保護膜５上の全面に、たとえばスパッタリング法にて膜厚２０ｎｍ〜３０ｎｍ程度のＰｄ膜７Ａを堆積する。このＰｄ膜７Ａのスパッタリング法による堆積は、たとえば２５０℃程度の高温雰囲気中にて行う。Ｐｄ膜７Ａの堆積中においては、その高温雰囲気の熱によって開口部６の底部にて堆積中のＰｄ膜７Ａとエピタキシャル層２を形成するＳｉとが反応することから、エピタキシャル層２の表面にＰｄシリサイド層（第１化合物層）７が形成される。
【００２３】
次に、図４および図５に示すように、Ｐｄ膜７Ａを選択的にエッチングすることにより、開口部６の内部を含む表面保護膜５上からＰｄ膜７Ａを除去し、開口部６の底部にＰｄシリサイド層７を残す。なお、図４は、本実施の形態の半導体装置の製造工程中の要部平面図であり、図５は、図３に続く本実施の形態の半導体装置の製造工程中の要部断面図である。また、図５は、図４中のＡ−Ａ線に沿った断面図である。
【００２４】
ここで、Ｐｄは、たとえばＴｉ、ＭｏおよびＷなどに比べてＳｉより十分に仕事関数の低い金属である。このようなＰｄを用いて上記Ｐｄシリサイド層７を形成することにより、本実施の形態のショットキバリアダイオードの高順方向電流化を満たすことが可能となる。
【００２５】
次に、図６および図７に示すように、開口部６内を含む表面保護膜５上に金属膜（第１金属膜）８を形成する。この金属膜８としては、たとえばＣＶＤ法によって堆積したＷ膜を例示することができる。続いて、フォトレジスト膜をマスクとしたエッチングによりその金属膜８をパターニングした後、金属膜８上を含む表面保護膜５上に金属膜９を形成する。この金属膜９としては、たとえばスパッタリング法によって堆積したＡｌ膜を例示することができる。次いで、フォトレジスト膜をマスクとしたエッチングによりその金属膜９をパターニングすることによって、開口部６の底部にてエピタキシャル層２と接触する金属電極（カソード電極）１０を形成する。
【００２６】
上記金属膜９を形成するＡｌ原子は、エピタキシャル層２を形成するＳｉ原子よりも小さい。そのため、金属膜９のみで金属電極１０を形成した場合には、Ａｌ原子がエピタキシャル層２に拡散し、所望の特性のショットキバリアダイオードが形成できなくなってしまう不具合が懸念される。一方、前述したように、上記金属膜８としてＷ膜を用いることにより、金属膜９を形成するＡｌ原子がエピタキシャル層２へ拡散してしまうことを防ぐバリアメタル膜として金属膜８を機能させることが可能となる。
【００２７】
また、金属電極１０を形成するのに十分な膜厚で上記Ｐｄ膜７Ａ（図３参照）を堆積し、Ｐｄシリサイド層７の形成後に除去することなくＰｄ膜７ＡのパターニングによってＰｄ膜７Ａのみから金属電極１０を形成した場合には、Ｐｄ膜７Ａの縮む方向での応力が大きく、Ｐｄ膜７Ａと酸化シリコン膜３との反応が少ないことから、開口部６内にて酸化シリコン膜３の端部に大きな応力が働く。それにより、その酸化シリコン膜３の端部にクラックが発生し、ショットキバリアダイオードにおいては逆方向電流が増大してしまうことが懸念される。そこで、上記したように、Ｐｄシリサイド層７の形成後にＰｄ膜７Ａを除去し、Ｗ膜からなる金属膜８とＡｌ膜からなる金属膜９とから金属電極１０を形成することにより、開口部６内にて酸化シリコン膜３の端部にクラックが発生してしまう不具合を防ぐことができる。すなわち、本実施の形態のショットキバリアダイオードにおいて逆方向電流が増大してしまい、順方向電流特性が不安定になってしまう不具合を防ぐことが可能となる。
【００２８】
次に、図８に示すように、半導体基板１上に窒化シリコン膜および酸化シリコン膜を順次堆積することによって表面最終保護膜１１を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面最終保護膜１１をエッチングすることにより、金属電極１０に達する開口部１２を形成する。
【００２９】
次に、たとえば半導体基板１の裏面をグラインディングによって研削し、後述するパッケージ形態に合わせて半導体基板１を薄くする。続いて、半導体基板１の裏面をウェットエッチングした後、半導体基板１を洗浄する。次いで、たとえばスパッタリング法を用いて半導体基板１の裏面にＡｇ（銀）膜を堆積することによって裏面電極（アノード電極）１３を形成する。なお、本実施の形態においては、裏面電極１３がＡｇ膜である場合を例示するが、Ａｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜であっても良い。ここまでの工程により、本実施の形態のショットキバリアダイオード１４を形成することができる。
【００３０】
次に、半導体基板１をダイシングによって切断し、ショットキバリアダイオード１４を単位素子に分割した後、個々のショットキバリアダイオード１４を樹脂により封止しパッケージングする。このパッケージングにおいては、図９および図１０に示すように、リード１５にショットキバリアダイオード１４の裏面電極１３（図９中での図示は省略）を接続する。続いて、金属電極１０（図９中での図示は省略）をボンディングワイヤ１６を介してリード１７と電気的に接続する。次いで、リード１５の内端部、リード１７の内端部、ショットキバリアダイオード１４およびボンディングワイヤ１６を封止樹脂１８により封止することにより、リード１５の外端部およびリード１７の外端部を実装用に外部に露出させたパッケージを形成する。この時、封止樹脂１８の外周部には、カラーバンド等の極性識別マーク１９が形成される。
【００３１】
図１１は、本実施の形態のショットキバリアダイオードの順方向電圧に対する順方向電流特性ＩＦ１と、Ｐｄシリサイド層７（たとえば図７参照）を設けていないショットキバリアダイオードにおける順方向電圧に対する順方向電流特性ＩＦ２とを示したものである。また、図１２は、パッシブ方式のＥＴＣ車載器が有する受信回路中に検波用として本実施の形態のショットキバリアダイオードを用いた場合における受信回路への入力電圧に対する検波出力特性ＶＤ１と、Ｐｄシリサイド層７を設けていないショットキバリアダイオードを用いた場合における受信回路への入力電圧に対する検波出力特性ＶＤ２とを示したものである。また、図１１および図１２は、本発明者らが実験により得た結果を示すものである。
【００３２】
上記したように、本実施の形態のショットキバリアダイオードにおいては、たとえばＴｉ、ＭｏおよびＷなどに比べてＳｉより十分に仕事関数の低い金属であるＰｄを用いて形成されたＰｄシリサイド層７を介して金属電極１０とエピタキシャル層２とが接合（ショットキ接合）している。それにより、図１１に示すように、本実施の形態のショットキバリアダイオードは、同一の順方向電圧の場合において、Ｐｄシリサイド層７を形成していないショットキバリアダイオードより大きな順方向電流を得ることができる。
【００３３】
また、図１を用いて前述したように、エピタキシャル層２の膜厚、エピタキシャル層２に含まれるｐ型の導電型を有する不純物の濃度および表面電極１０とエピタキシャル層２（Ｐｄシリサイド層７）との接触面積を適当な値に設定することにより、本実施の形態のショットキバリアダイオードの容量値を低下させることができるので、本実施の形態のショットキバリアダイオードにおいては、高順方向電流化および低容量化を同時に実現することが可能となる。その結果、図１２に示すように、検波用として本実施の形態のショットキバリアダイオードを用いた受信回路においては、Ｐｄシリサイド層７を形成していないショットキバリアダイオードを用いた受信回路より検波出力を向上することができる。特に、パッシブ方式のＥＴＣ車載器においては、約−４０ｄＢｍ程度の低入力時において１ｍＶ程度以上の検波出力が求められるが、図１２に示したように、検波用として本実施の形態のショットキバリアダイオードを用いた受信回路を形成した場合には、約−４０ｄＢｍ程度の低入力時において１ｍＶ程度以上の検波出力が得られていることから、この条件を満たすことが可能となる。
【００３４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３５】
前記実施の形態においては、ｐ型のエピタキシャル層（Ｐｄシリサイド層）と接合する金属電極をＷ膜とＡｌ膜とから形成する場合について示したが、Ｗ膜の代わりにＡｌ原子の半導体基板（エピタキシャル層）への拡散を防止できる金属膜、たとえばＴｉ膜を用いてもよい。
【００３６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）第１導電型のシリコンからなる半導体基板上に所定の膜厚および所定の不純物濃度で第１導電型のエピタキシャル層を形成し、そのエピタキシャル層と接触する金属電極を形成し、エピタキシャル層と金属電極との接触部にパラジウムとシリコンとの化合物からなる第１化合物層を形成することによってショットキバリアダイオードを形成するので、ショットキバリアダイオードの高順方向電流化および低容量化を同時に実現することができる。
（２）ショットキバリアダイオードにおいて、高順方向電流化および低容量化を同時に実現することができるので、パッシブ方式のＥＴＣ車載器が有する受信回路中に検波用としてショットキバリアダイオードを用いた場合には、入力電圧が低い場合でも高い検波出力を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図５】図３に続く半導体装置の製造工程中の要部断面図である。
【図６】図４に続く半導体装置の製造工程中の要部平面図である。
【図７】図５に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１１】本発明の一実施の形態である半導体装置が有するショットキバリアダイオードおよび従来のショットキバリアダイオードの順方向特性を示す説明図である。
【図１２】本発明の一実施の形態であるショットキバリアダイオードを有する半導体装置および従来のショットキバリアダイオードを有する半導体装置の検波出力を示す説明図である。
【符号の説明】
１  半導体基板
２  エピタキシャル層
３  酸化シリコン膜
４  ＰＳＧ膜
５  表面保護膜（第１絶縁膜）
６  開口部
７  Ｐｄシリサイド層（第１化合物層）
７Ａ  Ｐｄ膜
８  金属膜（第１金属膜）
９  金属膜
１０  金属電極（カソード電極）
１１  表面最終保護膜
１２  開口部
１３  裏面電極（アノード電極）
１４  ショットキバリアダイオード
１５  リード
１６  ボンディングワイヤ
１７  リード
１８  封止樹脂
１９  極性識別マーク
ＩＦ１、ＩＦ２  順方向電流特性
ＶＤ１、ＶＤ２  検波出力特性
【図１】
2004179305.tif 000003
【図２】
2004179305.tif 000004
【図３】
2004179305.tif 000005
【図４】
2004179305.tif 000006
【図５】
2004179305.tif 000007
【図６】
2004179305.tif 000008
【図７】
2004179305.tif 000009
【図８】
2004179305.tif 000010
【図９】
2004179305.tif 000011
【図１０】
2004179305.tif 000012
【図１１】
2004179305.tif 000013
【図１２】
2004179305.tif 000014