(57)【要約】【課題】波形整形に伴うＤＣパス電流による消費電流を軽減すると共に周辺アナログ回路に電源を介して与える悪影響を回避する。【解決手段】波形整形回路１は、例えばＣ−ＭＯＳ構成の第１のインバータ回路２と、第１のインバータ回路２の出力信号を入力して反転出力する第２のインバータ回路３と、第１，２のＰ−ＭＯＳと第１，２のＮ−ＭＯＳを直列に接続してなるフィードバック回路４を設け、このフィードバック回路４において、第２のインバータ回路３の出力信号および第１のインバータ回路２への入力信号を入力し、第２のインバータ回路３への入力信号を整形するフィードバック信号を生成して第１のインバータ回路２の出力に帰還させる構成とする。【選択図】　　　　図１
2004112671.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を波形整形して出力する波形整形回路であって、
上記入力信号を入力し波形整形して出力する第１のインバータ回路と、
該第１のインバータ回路の出力信号を入力して反転出力する第２のインバータ回路と、
該第２のインバータ回路の出力信号および上記入力信号を入力し、上記第２のインバータ回路への入力信号を整形するフィードバック信号を生成して上記第１のインバータ回路の出力に帰還させるフィードバック回路と
を有することを特徴とする波形整形回路。
【請求項２】
入力信号を波形整形して出力する波形整形回路であって、
上記入力信号を入力し波形整形して出力するＣ−ＭＯＳ構成の第１のインバータ回路と、
該第１のインバータ回路の出力信号を入力して反転出力するＣ−ＭＯＳ構成の第２のインバータ回路と、
該第２のインバータ回路の出力信号および上記入力信号を入力し、上記第２のインバータ回路への入力信号を整形するフィードバック信号を生成して上記第１のインバータ回路の出力に帰還させるフィードバック回路と
を有することを特徴とする波形整形回路。
【請求項３】
請求項１、もしくは、請求項２のいずれかに記載の波形整形回路であって、
上記フィードバック回路は、
電源の高電位側にドレインを接続して上記入力信号をゲートに入力する第１のＰ−ＭＯＳと、
該第１のＰ−ＭＯＳのソースにドレインを接続して上記第２のインバータ回路の出力信号をゲートに入力する第２のＰ−ＭＯＳと、
該第２のＰ−ＭＯＳのソースにソースを接続して上記第２のインバータ回路の出力信号をゲートに入力する第１のＮ−ＭＯＳと、
該第１のＮ−ＭＯＳのドレインにソースを接続し電源の低電位側にドレインを接続して上記入力信号をゲートに入力する第２のＮ−ＭＯＳと
を有し、
上記第１のインバータ回路の出力線および上記第２のインバータ回路への入力線を上記第２のＰ−ＭＯＳと上記第１のＮ−ＭＯＳのソースに接続することを特徴とする波形整形回路。
【請求項４】
請求項１から請求項３のいずれかに記載の波形整形回路であって、
上記第１のインバータ回路を電源の高電位側に接続する第１の定電流回路と、
上記第１のインバータ回路を電源の低電位側に接続する第２の定電流回路と、
上記フィードバック回路を電源の高電位側に接続する第３の定電流回路と、
上記フィードバック回路を電源の低電位側に接続する第４の定電流回路と
を有することを特徴とする波形整形回路。
【請求項５】
請求項４に記載の波形整形回路であって、
上記第１の定電流回路と上記第３の定電流回路はＰチャネルＭＯＳトランジスタからなり、
上記第２の定電流回路と上記第４の定電流回路はＮチャネルＭＯＳトランジスタからなることを特徴とする波形整形回路。
【請求項６】
請求項１から請求項５のいずれかに記載の波形整形回路と該波形整形回路に入力する信号を生成する発信手段とを有することを特徴とする発信回路。
【請求項７】
２次電池の充電時の過充電を検出する過充電検出回路と、
上記２次電池の放電時の過放電を検出する過放電検出回路と、
上記２次電池の放電時の過電流を検出する放電過電流検出回路と、
上記２次電池の充電時の過電流を検出する充電過電流検出回路と、
上記２次電池の充放電時の短絡を検出する短絡検出回路と、
各検出回路の検出結果を入力して発振する発振回路と、
該発振手段で発振された信号を入力して波形整形を行う請求項１から請求項５のいずれかに記載の波形整形回路と、
該波形整形回路で整形した信号に基づき各内部回路の動作クロックを生成して出力するカウンタ回路と
を有することを特徴とする過充放電保護用集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を波形整形して出力する波形整形回路に係わり、特に、波形整形を低消費電流で行なうのに好適な波形整形回路とそれを用いた発振回路および過充放電保護用集積回路に関するものである。
【０００２】
【従来の技術】
従来の波形整形回路に関して、図８〜図１１を用いて説明する。
【０００３】
図８は、従来の発振回路の構成例を示す回路図であり、図９は、図８における発振回路の入出力波形を示す説明図、図１０は、従来の波形整形回路の構成例を示す回路図であり、図１１は、図１０における波形整形回路の入出力波形を示す説明図である。
【０００４】
本図８に示す回路は、集積回路に内蔵された発振回路を構成しており、集積回路５０Ａには、発振用インバータ５１、帰還抵抗５２、増幅用インバータを構成するトランジスタ５６〜５９が内蔵されている。
【０００５】
発振用インバータ５１の入力と出力との間に帰還抵抗５２が接続され、更に並列に外付けの水晶発振子５３が接続されている。水晶発振子５３の両端と接地との間には外付けコンデンサ５４，５５が接続されている。
【０００６】
発振用インバータ５１は、図９（ａ）に示すように電源電圧の１／２の電位（ＶＤＤ／２）を振幅の中心とする正弦波信号ｖ１を出力する。この信号ｖ１は、トランジスタ５６，５７で構成された１段目の増幅用インバータと、トランジスタ５８，５９で構成された２段目の増幅用インバータによって増幅および波形整形される。
【０００７】
その結果、図９（ｂ）に示すようなほぼ矩形波の内部クロック信号ｖ２が出力される。
【０００８】
しかし、この水晶発振回路では、駆動能力を高めた場合、図９（ｂ）に示すように、出力波形の立ち上がりでオーバーシュート、そして立ち下がりでアンダーシュートが発生し、これが高調波ノイズとなる問題があった。
【０００９】
このような問題を解決し、出力波形の立ち上がり及び立ち下がりが急峻であってもオーバーシュートやアンダーシュートが発生せず、高調波ノイズも発生しない発振回路として、図１０に示す回路が、特許文献１において記載されている。
【００１０】
【特許文献１】
特開平１１−３４０７４０号公報
【００１１】
図１０において、集積回路７０Ｂは、発振用インバータ７１、帰還抵抗７２、増幅用インバータを構成するトランジスタ７６〜８３を内蔵している。発振用インバータ７１の入力と出力との間に帰還抵抗７２が接続され、更に並列に外付けの水晶発振子７３が接続されている。水晶発振子７３の両端と接地との間には外付けコンデンサ７４，７５が接続されている。
【００１２】
発振用インバータ７１は、図１１（ａ）に示すように電源電圧の１／２の電位（ＶＤＤ／２）を振幅の中心とする正弦波信号ｖ１を出力する。この信号ｖ１は、トランジスタ７６，７７で構成された１段目の増幅用インバータで増幅、波形整形された後、更に、トランジスタ７８〜８３で構成された２段目の増幅用インバータによって増幅、波形整形される。
【００１３】
２段目の増幅用インバータは、縦列（直列）接続された２つのＮチャンネルトランジスタ７８及び８０と、縦列（直列）接続された２つのＰチャンネルトランジスタ７９及び８１とを含む。
【００１４】
電源の高電位側に接続されたＮチャンネルトランジスタ８０のソース・ドレイン間にはゲートとソースが短絡され低電流回路を構成するＮチャンネルトランジスタ８２が接続されている。同様に、電源の低電位側に接続されたＰチャンネルトランジスタ８１のソース・ドレイン間にはゲートとドレインが短絡され低電流回路を構成するＰチャンネルトランジスタ８３が接続されている。
【００１５】
図１０のような回路構成によれば、２段目の増幅用インバータから出力される発振波形は図１１（ｂ）に示すように、立ち上がり及び立ち下がりが急峻でありながらも、オーバーシュートやアンダーシュートが発生しないほぼ矩形波の内部クロック信号ｖ２’となる。その理由を以下に述べる。
【００１６】
立ち上がりにおいては、Ｎチャンネルトランジスタ８２の働きで高い駆動能力が確保され急峻に立ち上がるが、出力電圧ｖ２’が電源電圧ＶＤＤに近付き、Ｎチャンネルトランジスタ８２のゲート電圧と電源電圧ＶＤＤとの差がしきい値電圧よりも小さくなるとＮチャンネルトランジスタ８２はオフになり、駆動能力が下がる。その結果、オーバーシュートが抑制される。
【００１７】
立ち下がりにおいては、Ｐチャンネルトランジスタ８３の働きで高い駆動能力が確保され急峻に立ち下がるが、出力電圧ｖ２’が接地電位に近付き、Ｐチャンネルトランジスタ８３のゲート電圧と接地電位との差がしきい値電圧よりも小さくなるとＰチャンネルトランジスタ８３はオフになり、駆動能力が下がる。その結果、アンダーシュートが抑制される。
【００１８】
このように、図１０に示す構成の波形整形回路によれば、増幅用インバータの最終段の構成を工夫したことにより、出力波形の立ち上がり及び立ち下がりが急峻でありながらもオーバーシュートやアンダーシュートが発生せず、高調波ノイズも発生しない。
【００１９】
しかし、このような波形整形回路においても、各トランジスタで構成されるＣ−ＭＯＳインバータ回路におけるＤＣパス電流（貫通電流＝入力パルスの鈍りによりＣ−ＭＯＳインバータ回路を構成するＰ−ＭＯＳおよびＮ−ＭＯＳトランジスタの両方がＯＮとなり流れる電流）により、電力が消費されてしまう。
【００２０】
このようなＤＣパス電流が増えると、電源電圧に対して、スイッチングノイズ・リップルなどの悪影響を及ぼし、特に、アナログ回路混載ＩＣにおいては大きな問題となる。
【００２１】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、波形整形に伴うＤＣパス電流による消費電流を軽減できない点と、周辺アナログ回路に電源を介して悪影響を与えることを回避できない点である。
【００２２】
本発明の目的は、これら従来技術の課題を解決し、波形整形回路の性能と信頼性を向上させることである。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明では、入力信号を波形整形して出力する波形整形回路を、入力信号を入力し波形整形して出力する例えばＣ−ＭＯＳ構成の第１のインバータ回路と、この第１のインバータ回路の出力信号を入力して反転出力する例えばＣ−ＭＯＳ構成の第２のインバータ回路と、この第２のインバータ回路の出力信号および第１のインバータ回路への入力信号を入力し、第２のインバータ回路への入力信号を整形するフィードバック信号を生成して第１のインバータ回路の出力に帰還させるフィードバック回路とを有することを特徴とする。
尚、フィードバック回路としては、例えば、電源の高電位側にドレインを接続して上記入力信号をゲートに入力する第１のＰ−ＭＯＳと、この第１のＰ−ＭＯＳのソースにドレインを接続して第２のインバータ回路の出力信号をゲートに入力する第２のＰ−ＭＯＳと、この第２のＰ−ＭＯＳのソースにソースを接続して第２のインバータ回路の出力信号をゲートに入力する第１のＮ−ＭＯＳと、この第１のＮ−ＭＯＳのドレインにソースを接続し電源の低電位側にドレインを接続して入力信号をゲートに入力する第２のＮ−ＭＯＳとを用い、第１のインバータ回路の出力線および第２のインバータ回路への入力線を第２のＰ−ＭＯＳと第１のＮ−ＭＯＳのソースに接続する構成とする。
また、第１のインバータ回路を電源の高電位側に接続する例えばＰチャネルＭＯＳトランジスタからなる第１の定電流回路と、第１のインバータ回路を電源の低電位側に接続する例えばＮチャネルＭＯＳトランジスタからなる第２の定電流回路と、フィードバック回路を電源の高電位側に接続する例えばＰチャネルＭＯＳトランジスタからな第３の定電流回路と、フィードバック回路を電源の低電位側に接続する例えばＮチャネルＭＯＳトランジスタからなる第４の定電流回路とを設けた構成とする。
そして、これらの構成の波形整形回路を、発信回路および過充放電保護用集積回路に設ける。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００２５】
図１は、本発明に係わる波形整形回路の構成例を示すブロック図であり、図２は、図１における波形整形回路の第１の動作例を示す説明図、図３は、図１における波形整形回路の第２の動作例を示す説明図、図４は、図１における波形整形回路の第３の動作例を示す説明図、図５は、図１における波形整形回路の第４の動作例を示す説明図である。
【００２６】
図１に示す本例の波形整形回路１は、低消費電流型の波形整形回路であって、外部からの入力信号ＯＳＣを入力し波形整形して出力する、Ｐ−ＭＯＳトランジスタＭ１ｈとＮ−ＭＯＳトランジスタＭ２ｈからなるＣ−ＭＯＳ構成の第１のインバータ回路２と、この第１のインバータ回路２の出力信号を入力して反転出力する例えばＣ−ＭＯＳ構成の第２のインバータ回路３と、この第２のインバータ回路３の出力信号および第１のインバータ回路２への入力信号ＯＳＣを入力し、第２のインバータ回路３への入力信号を整形するフィードバック信号を生成して第１のインバータ回路２の出力に帰還させるフィードバック回路４とを有する構成となっている。
【００２７】
そして、このフィードバック回路４は、電源の高電位ＶＤＤ側にドレインを接続して入力信号ＯＳＣをゲートに入力する第１のＰ−ＭＯＳトランジスタＭ３ｈと、この第１のＰ−ＭＯＳトランジスタＭ３ｈのソースにドレインを接続して第２のインバータ回路３の出力信号をゲートに入力する第２のＰ−ＭＯＳトランジスタＭ４ｈと、この第２のＰ−ＭＯＳトランジスタＭ４ｈのソースにソースを接続して第２のインバータ回路３の出力信号をゲートに入力する第１のＮ−ＭＯＳトランジスタＭ５ｈと、この第１のＮ−ＭＯＳトランジスタＭ５ｈのドレインにソースを接続し電源の低電位ＶＳＳ側にドレインを接続して入力信号ＯＳＣをゲートに入力する第２のＮ−ＭＯＳトランジスタＭ６ｈとからなり、第１のインバータ回路２の出力線および第２のインバータ回路３への入力線を第２のＰ−ＭＯＳトランジスタＭ４ｈと第１のＮ−ＭＯＳトランジスタＭ５ｈのソースに接続した構成となっている。
【００２８】
さらに、第１のインバータ回路２を構成するＰ−ＭＯＳトランジスタＭ１ｈのドレインを電源の高電位ＶＤＤ側に接続する第１の定電流回路としてのＰ−ＭＯＳトランジスタＭｉｐ０と、第１のインバータ回路２を構成するＮ−ＭＯＳトランジスタＭ２ｈのドレインを電源の低電位ＶＳＳ側に接続する第２の定電流回路としてのＮ−ＭＯＳトランジスタＭｉｎ１と、フィードバック回路４を構成する第１のＰ−ＭＯＳトランジスタＭ３ｈのドレインを電源の高電位ＶＣＣ側に接続する第３の定電流回路としてのＰ−ＭＯＳトランジスタＭｉｐ１と、
フィードバック回路４を構成する第２のＮ−ＭＯＳトランジスタＭ６ｈのドレインを電源の低電位ＶＳＳ側に接続する第４の定電流回路としてのＮ−ＭＯＳトランジスタＭｉｎ０とを設けた構成としている。
【００２９】
このような構成において、本例の波形整形回路１では、第１のインバータ回路２には、図２〜図５における破線で示す三角波形の入力信号ＯＳＣの波形整形が入力される。
【００３０】
第１のインバータ回路２はＣ−ＭＯＳ構成のインバータであり、入力信号ＯＳＣに対して立ち上がり立ち下がりが急峻な波形の信号を出力することができる。
【００３１】
この第１のインバータ回路２に対してはＰ−ＭＯＳトランジスタＭｉｐ０とＮ−ＭＯＳトランジスタＭｉｎ１により電流制限しているので、Ｃ−ＭＯＳ構成のインバータの電源ＤＣパス電流（貫通電流）は極めて少なくなる。
【００３２】
しかし、この第１のインバータ回路２からの出力信号は、図２における二点鎖線で示すような、未だ若干のなまりのある波形の信号となっている。この第１のインバータ回路２からの出力信号は第２のインバータ回路３に入力され反転出力される。
【００３３】
本例の波形整形回路１では、このような第１のインバータ回路２からの出力信号に対して、フィードバック回路４により、第２のインバータ回路３で反転出力された信号を用いて正帰還をかけ整形している。
【００３４】
すなわち、フィードバック回路４においては、入力信号ＯＳＣを第１のＰ−ＭＯＳトランジスタＭ３ｈおよび第２のＮ−ＭＯＳトランジスタＭ６ｈのゲートに入力し、かつ、第２のインバータ回路３で反転出力された信号を第２のＰ−ＭＯＳトランジスタＭ４ｈおよび第１のＮ−ＭＯＳトランジスタＭ５ｈのゲートに入力する（ｏｕｔ→ＮＥＴ）。
【００３５】
そして、これらの第２のＰ−ＭＯＳトランジスタＭ４ｈおよび第１のＮ−ＭＯＳトランジスタＭ５ｈのソースに、第１のインバータ回路２の出力線（Ａ）と第２のインバータ回路３の入力線（ｉｎ）を接続し、第１のインバータ回路２の出力信号すなわち第２のインバータ回路３の入力信号に対して、第２のインバータ回路３で反転出力された信号を用いてフィードバック回路４により正帰還をかける構成としている。
【００３６】
このような構成とすることにより、第２のインバータ回路３への入力は、第１のコンバータ回路２の出力とフィードバック回路４の出力が合体されたものとなり、正帰還信号がプラスされ、整形されたものとなる。
【００３７】
このように、第２のインバータ回路３への入力が整形されることにより、第２のインバータ回路３の出力は、図３における実線で示すように、立ち下がり立ち上がりの急峻な、鈍りのない信号となる。
【００３８】
また、第２のインバータ回路３への入力がシャープになることにより、第２のインバータ回路３を構成するＣ−ＭＯＳにおける貫通電流が少なくなる。
【００３９】
さらに、フィードバック回路４に対しても、Ｐ−ＭＯＳトランジスタＭｉｐ１とＮ−ＭＯＳトランジスタＭｉｎ０を定電流回路として設けることにより、フィードバック回路４における「オーバーシュート」と「アンダーシュート」の発生を抑えることができる。
【００４０】
尚、フィードバック回路４を構成する第１のＰ−ＭＯＳトランジスタＭ３ｈのソースと第２のＰ−ＭＯＳトランジスタＭ４ｈのドレイン間のノード等における電圧変化は図４における点線で示され、フィードバック回路４を構成する第１のＮ−ＭＯＳトランジスタＭ５ｈのドレインと第２のＮ−ＭＯＳトランジスタＭ６ｈのソース間のノード等における電圧変化は図５における一点鎖線で示される。
【００４１】
次に、このような構成の波形整形回路１を、発信回路および過充放電保護用集積回路に設けた例を図６と図７を用いて説明する。
【００４２】
図６は、図１における波形整形回路を設けた発振回路の構成例を示すブロック図であり、図７は、図１における波形整形回路を設けた過充放電保護用集積回路の構成例を示すブロック図である。
【００４３】
図６における発振回路は、図１に示した波形整形回路１と、この波形整形回路１に入力する入力信号ＯＳＣを生成する発信器（図中「発振回路」と記載）２０、および、波形整形回路１と発信器２０に電源を供給する電源部（図中「Ｉｒｅｆ回路」と記載）３０からなる。
【００４４】
尚、電源部３０は、図示していない外部から供給される電源からＶＤＤ、ＶＳＳ、Ｉｒｅｆｐ、Ｉｒｅｆｎを生成して、波形整形回路１と発信器２０に電源を供給する。
【００４５】
発信器２０は、２つのインバータＩＮＶ１，ＩＮＶ２を直列に接続し、それぞれのインバータＩＮＶ１，ＩＮＶ２の出力端に、コンデンサＣ１，Ｃ２を介してＶＳＳに接続した構成となっており、図２〜図５における破線で示す波形の三角波を生成してＯＳＣ信号として出力する。
【００４６】
この三角波（ＯＳＣ信号）は、波形整形回路１に入力され、前述の図１〜図５を用いて説明したようにして波形整形される。波形整形回路１は、このような波形整形を低消費電流に行うことができ、本例の発振回路に関しても省電力化を図ることができる。
【００４７】
図７における過充放電保護用集積回路は、高耐圧Ｃ−ＭＯＳプロセスによる、Ｌｉイオン／Ｌｉポリマー２次電池の過充電、過放電及び過電流保護用ＩＣであり、Ｌｉイオン／Ｌｉポリマー電池１セルの過充電、過放電及び放電過電流、充電過電流の検出が可能である。
【００４８】
内部は電圧検出器（図中「ＶＤ１〜ＶＤ４」と記載）４個、短絡検出回路（図中「Ｓｈｏｒｔ　Ｄｅｔｅｃｔｏｒ」と記載）、基準電圧源、発振回路（図中「Ｏｓｃｉｌｌａｔｏｒ」と記載）、カウンター回路（図中「Ｃｏｕｎｔｅｒ」と記載）、遅延回路（図中「Ｄｅｌａｙ」と記載）、論理回路（図中「ＬｏｇｉｃＣｉｒｃｕｉｔ」と記載）等から構成されている。
【００４９】
２次電池の充電・放電を制御する半導体装置においては、遅延時間のカウンタのためのクロック信号が必要になるが、このクロック信号により、電源を介して、ノイズがアナログ回路に影響を与える問題が発生する。本例の過充放電保護用集積回路においては、発振回路（Ｏｓｃｉｌｌａｔｏｒ）内に、図１に示した波形整形回路１を設けることにより、このようなアナログ回路への悪影響を防ぐことができる。
【００５０】
このような構成により、図７における過充放電保護用集積回路は、過充電または充電過電流を検出すると、ＩＣ内部で固定された遅延時間の後、ＣＯＵＴ出力が“Ｌ”レベルになり、過放電または放電過電流を検出すると、ＩＣ内部で固定された遅延時間の後、ＤＯＵＴ出力が“Ｌ”レベルになる。
【００５１】
過充電検出後及び充電過電流検出後は、充電器をはずして負荷を接続した後電池電圧が過充電検出電圧より低くなると過充電状態及び充電過電流状態から復帰し、ＣＯＵＴ出力が“Ｈ”レベルになる。過充電検出後に充電器が接続されたままの状態では、電池電圧が過充電検出電圧よりも低くなっても過充電状態から復帰しない。
【００５２】
過放電検出後は、充電器を接続した後電池電圧が過放電検出電圧より高くなると過放電状態から復帰し、ＤＯＵＴ出力が“Ｈ”レベルになる。放電過電流検出後及び短絡検出後は、負荷開放により放電過電流状態及び短絡状態から復帰し、ＤＯＵＴ出力が“Ｈ”レベルになる。
【００５３】
過放電検出後の消費電流は、　内部回路を停止させることにより極力抑えられている。
【００５４】
また、ＤＳ端子を使用することによって、保護回路基板のテスト時間の短縮化が可能である。ＤＳ端子をＶＤＤレベルにすると、短絡検出以外の遅延時間を短くすることができる。特に過充電検出遅延時間は、約１／９０になる。ＤＳ端子を中間レベルにすると、過充電検出及び充電過電流検出は遅延回路を介さずに出力されるので、検出遅延時間は数１０μｓになる。出力形態はＣＭＯＳ出力である。
【００５５】
以上、図１〜図７を用いて説明したように、本例では、波形整形動作において、電源ＤＣパス電流を極めて少なくすることができ、波形整形による電源電圧変動を抑えることができるので、周辺のアナログ回路への悪影響を無くし、波形の立ち上がり及び立ち下がりが急峻でありながらもオーバーシュートやアンダーシュートが発生せず、高周波ノイズも発生しないシャープな波形を発生させることができると共に、消費電流を下がることができる。
【００５６】
また、本例の波形整形回路１においては、フィードバック回路４を設けており、これにより、波形をシャープにすることができる。また、本例では、電流制限用トランジスタＭｉｐ０，１、Ｍｉｎ０，１を設けており、これにより、ＤＣパス電流を減らしつつ、周辺回路へ悪影響を与えることも回避し、消費電流を下げることができる。
【００５７】
また、２次電池の充電・放電などの制御を行う集積回路における発振回路に本例の波形整形回路を設けることにより、遅延時間を生成するためのカウンタ用のクロック信号の波形をシャープにすることができ、このクロック信号のノイズが電源を介してアナログ回路に悪影響を与えることを防ぐことができる。
【００５８】
尚、本発明は、図１〜図７を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、第２のインバータ回路３として、消費電流を省くために、Ｃ−ＭＯＳを用いているが、Ｎ−ＭＯＳのみを用いたものや、バイポーラトランジスタを用いたもの等、他の構成とすることでも良い。
【００５９】
また、図６に示す例では、２つのインバータ回路ＩＮＶ１，２を用いて発信器を構成しているが、水晶発振子やＬＣ，ＣＲによる発振回路を用いることでも良い。
【００６０】
【発明の効果】
本発明によれば、従来の技術における、波形整形に伴うＤＣパス電流による消費電流を軽減できないとの問題点と、周辺アナログ回路に電源を介して悪影響を与えることを回避できないとの問題点を解決でき、波形整形回路およびそれを用いた発振回路ならびに過充放電保護用集積回路の性能と信頼性を向上させることが可能である。
【図面の簡単な説明】
【図１】本発明に係わる波形整形回路の構成例を示すブロック図である。
【図２】図１における波形整形回路の第１の動作例を示す説明図である。
【図３】図１における波形整形回路の第２の動作例を示す説明図である。
【図４】図１における波形整形回路の第３の動作例を示す説明図である。
【図５】図１における波形整形回路の第４の動作例を示す説明図である。
【図６】図１における波形整形回路を設けた発振回路の構成例を示すブロック図である。
【図７】図１における波形整形回路を設けた過充放電保護用集積回路の構成例を示すブロック図である。
【図８】従来の発振回路の構成例を示す回路図である。
【図９】図８における発振回路の入出力波形を示す説明図である。
【図１０】従来の波形整形回路の構成例を示す回路図である。
【図１１】図１０における波形整形回路の入出力波形を示す説明図である。
【符号の説明】
１：波形整形回路、２：第１のインバータ回路、３：第２のインバータ回路、４：フィードバック回路、２０：発振器（「発振回路」）、３０：電源部（「Ｉｒｅｆ回路」）、５０Ａ：集積回路、５１：発振用インバータ、５２：帰還抵抗、５３：水晶発振子、５４，５５：コンデンサ、５６〜５９：トランジスタ、７０Ｂ：集積回路、７１：発振用インバータ、７２：帰還抵抗、７３：水晶発振子、７４，７５：コンデンサ、７６〜８３：トランジスタ。
【図１】
2004112671.tif 000003
【図２】
2004112671.tif 000004
【図３】
2004112671.tif 000005
【図４】
2004112671.tif 000006
【図５】
2004112671.tif 000007
【図６】
2004112671.tif 000008
【図７】
2004112671.tif 000009
【図８】
2004112671.tif 000010
【図９】
2004112671.tif 000011
【図１０】
2004112671.tif 000012
【図１１】
2004112671.tif 000013