(57)【要約】【課題】トランジスタサイズが小さくても、電気的特性のバラツキの小さな複数のトランジスタを基板上に実現でき、しかも製造コストの低減も実現できる半導体装置の提供。【解決手段】縦型接合バイポーラトランジスタＴＲ１、ＴＲ２とは、絶縁物２で埋められたトレンチ３によって電気的に２つに分離され、分離時のその断面構造が、トレンチ３に対して鏡面対称になるように形成されている。コレクタ領域５Ａ、５Ｂ、ベース領域６Ａ、６Ｂ、およびエミッタ領域７Ａ、７Ｂは、それぞれその深さ方法の不純物濃度の分布が同一になるようにした。コレクタ領域５Ａ、５Ｂ、ベース領域６Ａ、６Ｂ、およびエミッタ領域７Ａ、７Ｂは、それぞれ分離される前は、同時に形成された同一のものからなる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板上に複数の縦型接合バイポーラトランジスタを備えた半導体装置であって、
前記複数の縦型接合バイポーラトランジスタは、絶縁物で埋められたトレンチによって電気的に分離し、この分離時に断面構造が前記トレンチに対して鏡面対称になるように形成すると共に、
前記複数の縦型接合バイポーラトランジスタを構成する各拡散領域は、深さ方向の不純物濃度分布が同一であることを特徴とする半導体装置。
【請求項２】
基板上に、それぞれ単一のエミッタ領域、ベース領域、およびコレクタ領域を有する縦型接合バイポーラトランジスタを作成する工程と、
この作成した縦型接合バイポーラトランジスタにトレンチを形成し、前記エミッタ領域、前記ベース領域、および前記コレクタ領域をそれぞれ複数に分離し、この分離により複数の縦型接合バイポーラトランジスタを形成する工程と、
前記トレンチを絶縁物で埋める工程と、
からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラ接合トランジスタを含む半導体装置およびその製造方法に関し、特にアナログ回路に応用される複数のバイポーラ接合トランジスタを備えた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体基板上に縦型バイポーラトランジスタを形成する方法は、まず半導体基板上にＮ＋  埋め込み層を形成し、次にＬＯＣＯＳ法により素子分離膜を形成する。さらにホウ素のイオン注入および熱拡散工程によってベース領域を形成し、最後に砒素イオン注入と熱拡散によりエミッタ領域を形成するようにしている（例えば、非特許文献１参照）。
【０００３】
ところで、コレクタ、ベース、エミッタの各拡散層を形成後に、エミッタ拡散層およびベース拡散層をトレンチによって分離する方法が知られている（例えば、特許文献１参照）。
しかし、この方法では、コレクタ拡散層を分離しないために、複数のトランジスタを形成させることができない。すなわち、特許文献１に記載されている方法は、複数のエミッタを有する単一のトランジスタ、いわゆるマルチエミッタ型トランジスタの製造方法である。
【０００４】
【特許文献１】
特開昭５７−６９７７６号公報（図１）
【非特許文献１】
ＭｃＧｒａｗ  Ｈｉｌｌ社刊、Ｓ．Ｍ．Ｓｚｅ編「ＶＬＳＩ  ＴＥＣＨＮＯＬＯＧＹ」（４５０頁）
【０００５】
【発明が解決しようとする課題】
ところで、非特許文献１などに記載の従来の製造方法に従って、半導体基板上の異なる位置に複数のバイポーラ接合トランジスタを形成させた場合、個々のトランジスタ間での電気的特性のバラツキが大きいという不具合があった。
特に、半導体装置でアナログ回路を構成しようとする場合、個々のトランジスタ間での電気的特性のバラツキが支障となる。例えば、２個のトランジスタ対を用いてアンプの差動入力回路を構成する場合において、これらの２個のトランジスタ間の電気的特性の差が大きな場合には、大きなオフセット歪が生じるため、良好なアンプ特性を実現できない。
【０００６】
トランジスタ間の電気的特性のバラツキは、トランジスタ自体のサイズを大きくすることにより抑制可能である。このため、従来は、差動入力対などの回路に使用する場合には、特にトランジスタのサイズを大きくすることによってそのバラツキを小さくしていた。
しかし、サイズの大きなトランジスタを使用する場合には、トランジスタのサイズを小さくすることができないため、その製造コストが嵩むという不具合がある。
そこで、本発明の目的は、トランジスタサイズが小さくても、電気的特性のバラツキの小さな複数のトランジスタを基板上に実現でき、しかも製造コストの低減も実現できる半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するためには、上記の個々のトランジスタ間での電気的特性のバラツキが大きいという原因を突き止める必要があり、その原因追求のために本発明者は鋭意研究を重ねた。
この結果、半導体基板の熱処理は電気炉またはランプアニール装置などによって行われるが、これらの熱処理装置の内部の温度分布は完全に均一ではないので、半導体基板はその異なる位置によって熱処理温度の均一性が損なわれることを見い出した。
【０００８】
そして、この温度分布の不均一性に起因して、トランジスタのベース拡散層、エミッタ拡散層などの不純物拡散（不純物濃度）の深さ方向の分布にバラツキが生じ、特にエミッタ拡散層の不純物拡散の深さ方向の分布のばらつきの影響が大きく、この結果として個々のトランジスタ間に電気的特性のバラツキが生じていることを見い出した。
【０００９】
本発明は、上記の知見に基づいて完成されたものであり、その要旨構成は以下の通りである。
すなわち、請求項１に記載の発明は、基板上に複数の縦型接合バイポーラトランジスタを備えた半導体装置であって、前記複数の縦型接合バイポーラトランジスタは、絶縁物で埋められたトレンチによって電気的に分離し、この分離時に断面構造が前記トレンチに対して鏡面対称になるように形成すると共に、前記複数の縦型接合バイポーラトランジスタを構成する各拡散領域は、深さ方向の不純物濃度分布が同一であることを特徴とするものである。
【００１０】
このような構成によれば、トランジスタサイズが小さくても、電気的特性のバラツキの小さな複数のトランジスタを基板上に実現でき、しかも製造コストの低減も実現できる。
請求項２に記載の発明は、基板上に、それぞれ単一のエミッタ領域、ベース領域、およびコレクタ領域を有する縦型接合バイポーラトランジスタを作成する工程と、この作成した縦型接合バイポーラトランジスタにトレンチを形成し、前記エミッタ領域、前記ベース領域、および前記コレクタ領域をそれぞれ複数に分離し、この分離により複数の縦型接合バイポーラトランジスタを形成する工程と、前記トレンチを絶縁物で埋める工程とからなることを特徴とするものである。
【００１１】
このように、本発明の製造方法では、それぞれ単一からなるコレクタ、ベース、エミッタの拡散層を予め作成しておき、この各拡散層をトレンチにより分離することにより複数のトランジスタを作成するようにした。このため、実質的に同一の各拡散層を複数のトランジスタに使用することが可能となり、複数のトランジスタ間において電気的特性のバラツキを小さくできる。
従って、本発明の製造方法によれば、トランジスタサイズが小さくても、電気的特性のバラツキの小さな複数のトランジスタを基板上に実現でき、しかも製造コストの低減も実現できる半導体装置を提供できる。
【００１２】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法の実施形態について、図面を参照して説明する。
この実施形態に係る半導体装置は、図１および図２に示すように、例えばＰ型半導体基板１上に、複数（この例では２つ）の縦型接合バイポーラトランジスタＴＲ１、ＴＲ２を形成したものである。
【００１３】
この縦型接合バイポーラトランジスタＴＲ１、ＴＲ２は、絶縁物２で埋められたトレンチ３によって電気的に２つに分離させたものからなり、その分離された両縦型接合バイポーラトランジスタＴＲ１、ＴＲ２の構造は、トレンチ３を挟んで左右対称に形成されるようになっている。
つまり、縦型接合バイポーラトランジスタＴＲ１と縦型接合バイポーラトランジスタＴＲ２とは、その断面構造が、トレンチ３に対して鏡面対称になるように形成されている（図２参照）。
【００１４】
さらに詳述すると、縦型接合バイポーラトランジスタＴＲ１は、図１および図２に示すように、Ｎ＋  埋め込み層４Ａ、コレクタ領域（コレクタ層）５Ａ、ベース領域（ベース層）６Ａ、エミッタ領域（エミッタ層）７Ａを有している。また、縦型接合バイポーラトランジスタＴＲ２は、Ｎ＋  埋め込み層４Ｂ、コレクタ領域５Ｂ、ベース領域６Ｂ、エミッタ領域７Ｂを有している。
【００１５】
そして、コレクタ領域５Ａとコレクタ領域５Ｂ、ベース領域６Ａとベース領域６Ｂ、およびエミッタ領域７Ａとエミッタ領域７Ｂは、それぞれその深さ方法（縦方向）の不純物濃度の分布が同一になるようにした。
このような各拡散領域（各拡散層）における深さ方向の不純物濃度の分布の同一は、以下のようにして実現される。
【００１６】
すなわち、コレクタ領域５Ａとコレクタ領域５Ｂ、ベース領域６Ａとベース領域６Ｂ、およびエミッタ領域７Ａとエミッタ領域７Ｂは、それぞれ後述のように分離される前は、同時に形成された同一のものである。このため、その分離時には、コレクタ領域５Ａ、５Ｂ、ベース領域６Ａ、６Ｂ、およびエミッタ領域７Ａ、７Ｂは、それぞれその深さ方法の不純物濃度分布を同一にできる。
【００１７】
なお、コレクタ領域５Ａは、コレクタコンタクト８Ａおよびコンタクトホール１１Ａを介して配線１２Ａに接続されている。ベース領域６Ａは、ベースコンタクト９Ａおよびコンタクトホール１３Ａを介して配線１４Ａに接続されている。エミッタ領域７Ａは、エミッタ端子１０Ａおよびコンタクトホール１５Ａを介して配線（図示せず）に接続されている。
【００１８】
同様に、コレクタ領域５Ｂは、コレクタコンタクト８Ｂおよびコンタクトホール１１Ｂを介して配線１２Ｂに接続されている。ベース領域６Ｂは、ベースコンタクト９Ｂおよびコンタクトホール１３Ｂを介して配線１４Ｂに接続されている。エミッタ領域７Ｂは、エミッタ端子１０Ｂおよびコンタクトホール１５Ｂを介して配線（図示せず）に接続されている。なお、図２において、１６はエミッタウインドウである。
【００１９】
以上説明したように、この実施形態に係る半導体装置によれば、従来のようにトランジスタサイズを大きくすることなく、電気的特性が近似してバラツキの小さな縦型接合バイポーラトランジスタＴＲ１、ＴＲ２を基板上に実現でき、もって製造コストの低減化を実現できる。
次に、この実施形態に係る半導体装置の変形例について、図３を参照して説明する。ここで、図３では配線層は省略されている。
【００２０】
この変形例は、図３に示すように、Ｐ型半導体基板上に、４つの縦型接合バイポーラトランジスタＴＲ３〜ＴＲ６を配置させたものである。
縦型接合バイポーラトランジスタＴＲ３〜ＴＲ６は、絶縁物で埋められた縦方向のトレンチ３Ａと横方向のトレンチ３Ｂによって電気的に４つに分離させたものからなる。そして、その分離された各縦型接合バイポーラトランジスタＴＲ３〜ＴＲ６は、その断面構造が、トレンチ３Ａまたはトレンチ３Ｂに対して鏡面対称になるように形成されている。
【００２１】
従って、この変形例は、図１および図２に示す半導体装置とその基本的な構成が同じであり、その構成の差異は縦型接合バイポーラトランジスタの個数を２個から４個に増加させた点にある。
さらに詳述すると、縦型接合バイポーラトランジスタＴＲ３は、図示しないコレクタ領域、ベース領域、およびエミッタ領域を有している。同様に、縦型接合バイポーラトランジスタＴＲ４〜ＴＲ６は、図示しないコレクタ領域、ベース領域、およびエミッタ領域をそれぞれ有している。
【００２２】
そして、縦型接合バイポーラトランジスタＴＲ３〜ＴＲ６において、各コレクタ領域、各ベース領域、および各エミッタ領域は、それぞれその深さ方法の不純物濃度の分布が同一になるようにした。
このような各拡散領域における深さ方向の不純物濃度の分布の同一は、以下のようにして実現される。
【００２３】
すなわち、縦型接合バイポーラトランジスタＴＲ４〜ＴＲ６を構成する各コレクタ領域、各ベース領域、および各エミッタ領域は、図１および図２に示す半導体装置を同様に、分離される前は、それぞれ同一のものを形成させておくものとする。このため、縦型接合バイポーラトランジスタＴＲ３〜ＴＲ６は、その各拡散領域ごとに深さ方法の不純物濃度分布を同一にすることができる。
【００２４】
従って、この変形例によれば、従来のようにトランジスタサイズを大きくすることなく、電気的特性が近似してバラツキの小さな縦型接合バイポーラトランジスタＴＲ３〜ＴＲ６を基板上に実現でき、もって製造コストの低減化を実現できる。
なお、縦型接合バイポーラトランジスタＴＲ３は、図３に示すように、上述のコレクタ領域と接続するコレクタコンタクト２１Ａおよびコンタクトホール２２Ａと、上述のベース領域と接続するベースコンタクト２３Ａおよびコンタクトホール２４Ａと、上述のエミッタ領域と接続するエミッタ端子２５Ａおよびコンタクトホール２６Ａとを有する。
【００２５】
また、縦型接合バイポーラトランジスタＴＲ４は、図３に示すように、上述のコレクタ領域と接続するコレクタコンタクト２１Ｂおよびコンタクトホール２２Ｂと、上述のベース領域と接続するベースコンタクト２３Ｂおよびコンタクトホール２４Ｂと、上述のエミッタ領域と接続するエミッタ端子２５Ｂおよびコンタクトホール２６Ｂとを有する。
【００２６】
さらに、縦型接合バイポーラトランジスタＴＲ５は、図３に示すように、上述のコレクタ領域と接続するコレクタコンタクト２１Ｃおよびコンタクトホール２２Ｃと、上述のベース領域と接続するベースコンタクト２３Ｃおよびコンタクトホール２４Ｃと、上述のエミッタ領域と接続するエミッタコンタクト２５Ｃおよびコンタクトホール２６Ｃとを有する。
【００２７】
さらにまた、縦型接合バイポーラトランジスタＴＲ６は、図３に示すように、上述のコレクタ領域と接続するコレクタコンタクト２１Ｄおよびコンタクトホール２２Ｄと、上述のベース領域と接続するベースコンタクト２３Ｄおよびとコンタクトホール２４Ｄと、上述のエミッタ領域と接続するエミッタコンタクト２５Ｄおよびコンタクトホール２６Ｄとを有する。
【００２８】
なお、図３において、２７はエミッタウインドウ、２８はＮ＋  埋め込み層である。
次に、図１および図２に示すような半導体装置の製造方法について、図４〜図６を参照して説明する。
まず、図４（ａ）に示すように、Ｐ型半導体基板１上に、Ｎ＋  埋め込み層４、Ｎウエル３１、Ｎ−ＳＩＮＫ領域３２、ＬＯＣＯＳ酸化膜３３、ベース領域６をそれぞれ形成するので、各部分の製造工程について以下に順に説明する。
【００２９】
Ｎ＋  埋め込み層４は、Ｐ型基板１内に、例えば加速エネルギー７０〔ｋｅＶ〕、ドーズ量２．０Ｅ１４〔ｃｍ−２〕のＡｓイオンの注入を行なった後、１１００〔℃〕で２０分のアニールを行い、上部に抵抗率１０〔Ωｃｍ〕程度のＰ型シリコンを、厚さ１．５〔μｍ〕程度にエピタキシャル成長させて形成させる。
次に、縦型接合バイポーラトランジスタのコレクタ５とすべきＮウエル３１を形成させる。このＮウエル３１は、例えば加速エネルギー３２０〔ｋｅＶ〕、ドーズ量６．０Ｅ１２〔ｃｍ−２〕のリンをイオン注入し、その後、１１００〔℃〕で１２０分のアニールを行うことによって形成される。
【００３０】
次に、後にコレクタコンタクトを形成する位置に、Ｎ−ＳＩＮＫ領域３２を形成させる。このＮ−ＳＩＮＫ領域３２は、例えばＮウエル３１と同様に、加速エネルギー３２０〔ｋｅＶ〕、ドーズ量６．０Ｅ１２〔ｃｍ−２〕のリンをイオン注入し、その後、１１００〔℃〕で１２０分のアニールを行うことによって形成される。このアニールは、Ｎウエル３１の形成のためのアニールと同時に行うことができる。
【００３１】
次に、素子分離の目的に使用されるＬＯＣＯＳ酸化膜３３を形成する。このＬＯＣＯＳ酸化膜３３は、まずシリコン基板を１５〔ｎｍ〕程度の膜厚まで酸化させたのち、例えば厚さ２００〔ｎｍ〕のシリコンナイトライド膜をマスクとして使用し、ＬＯＣＯＳ形成領域のみ膜厚３００〔ｎｍ〕までシリコンを熱酸化することによって形成される。
【００３２】
次に、縦型接合バイポーラトランジスタのベース領域５を形成するためのイオン注入を行う。ベース領域５の形成には、例えば加速エネルギー５０〔ｋｅＶ〕、ドーズ量５．０Ｅ１３〔ｃｍ−２〕のＢＦ２  ＋イオンの注入を行う。このイオンは、後述する各熱工程の熱履歴によって拡散、活性化するため、縦型接合バイポーラトランジスタのベース領域５が形成される。
【００３３】
次に、図４（ｂ）に示すように、例えばシランを原料とした低圧ＣＶＤ法により、膜厚が１００〔ｎｍ〕からなるポリシリコン膜３５を堆積させる。引き続き、ホトリソグラフィーにより、縦型接合バイポーラトランジスタのエミッタ領域を形成させるべき部分のみホトレジスト３６を開口させ、この開口部（エミッタウインドウ）３７内のポリシリコン膜３５を塩素系プラズマを用いたドライエッチングによって除去する。このとき、その開口部３７内のポリシリコンのみがエッチングされ、ポリシリコンの直下に形成される酸化膜３３はエッチングされないようにする。
【００３４】
次に、図４（ｃ）に示すように、ポリシリコンのエッチングに使用したホトレジスト３６を残したまま、これをマスクとして、例えば加速エネルギー３２０〔ｋｅＶ〕、注入量６．０Ｅ１２〔ｃｍ−２〕のリンのイオン注入を行う。この工程は、ＳＩＣ（セレクティブリー・インプランテッド・コレクタ）イオン注入と呼ばれる。
【００３５】
次に、図４（ｄ）に示すように、ホトレジスト３６を除去した後、例えばＨＦおよびＮＨ４  Ｆを主成分とするエッチング液で、開口部３７内に露出している部分のみの酸化膜３３をエッチングして除去する。
次に、図４（ｅ）に示すように、例えば、膜厚が２５０〔ｎｍ〕からなる第２層目のポリシリコン膜３８を、モノシランを原料として、圧力１５〔Ｐａ〕、温度６４０〔℃〕の低圧ＣＶＤ法により堆積させる。
【００３６】
なお、このときの開口部３７の内部にはポリシリコン膜３８のみが堆積されるが、その周辺の部分ではすでに堆積されているポリシリコン膜３５の上に、ポリシリコン膜３８が堆積される結果となる。
次に、図４（ｆ）に示すように、エミッタ電極を形成するために、ポリシリコン層３８に対して、例えば加速エネルギー４０〔ｋｅＶ〕、注入量１．０Ｅ１６〔ｃｍ−２〕の砒素（Ａｓ）のイオン注入を行う。
【００３７】
ここで、図５（ｇ）に示すように、ＲＴＰ装置を使用して、温度１０５０〔℃〕、時間が３０〔秒〕の熱加工を行い、ポリシリコン層３８に注入された砒素を単結晶基板の内部まで拡散させ、エミッタ領域７を形成させる。
次に、図５（ｈ）に示すように、ホトリソグラフィーによって、エミッタ電極とする部分のポリシリコン層３８上にレジストパターン（図示せず）を形成し、塩素系プラズマを使用したドライエッチングによりポリシリコン層３８およびポリシリコン層３５が順次エッチングされ、その後レジストを除去するとエミッタ電極１０が形成される。
【００３８】
さらに、Ｎ＋  領域からなるコレクタコンタクト８Ａ、８Ｂと、Ｐ＋  領域からなるベースコンタクト９Ａ、９Ｂとをそれぞれ形成する。Ｎ＋  領域の形成には、例えば加速エネルギー６０〔ｋｅＶ〕、ドーズ量２．５Ｅ１５〔ｃｍ−２〕のＢＦ２  ＋  のイオン注入を行う。これにより、エミッタ電極１０Ａ、１０Ｂに対して自己整合的にベース電極９Ａ、９Ｂが形成され、ベース領域６へのコンタクト抵抗を低減することができる。
【００３９】
Ｎ＋  領域およびＰ＋  領域に打ち込まれた各イオンを活性化させるため、例えば温度が９５０〔℃〕、時間が２分のアニールを行う。
次に、図５（ｉ）に示すように、後述のディープトレンチエッチングのマスクとして使用するためのマスク酸化膜３９を堆積させる。このマスク酸化膜３９は、膜厚が４００〔ｎｍ〕程度であれば良く、例えばＴＥＯＳ（テトラエトキシシラン）を原料として、圧力１００〔Ｐａ〕、温度７００〔℃〕の低圧ＣＶＤ法により堆積させる。
【００４０】
さらに、公知のリソグラフィー技術により、ディープトレンチエッチング用のホトレジストパターン４０を、マスク酸化膜３９上に形成する。このとき、リソグラフィーのアライメントは、図４（ｂ）において開口した開口部３７に合わせて行うことが望ましい。
次に、図５（ｊ）に示すように、フッ素系エッチングガスを使用したドライエッチングにより、マスク酸化膜３９をエッチングして開口部４１を設けた後、ホトレジストパターン４０を除去する。
【００４１】
次に、図６（ｋ）に示すように、ディープトレンチエッチングを行う。このディープトレンチエッチングは、例えばマイクロプラズマエッチャーを使用し、６フッ化イオウガス３５〔ｓｃｃｍ〕、酸素２０〔ｓｃｃｍ〕のガス流量にて時間を３分程度行う。このとき得られるトレンチ（溝）３の深さは、エミッタポリシリコンの表面から７〔μｍ〕程度である。
【００４２】
ここで、縦型接合バイポーラトランジスタを構成するエミッタ領域７、ベース領域６、およびコレクタ領域５のうち、最も深いコレクタ領域５の最深部でもエミッタポリシリコンの表面から２〔μｍ〕程度の深さしかない。このため、トレンチ３によりエミッタ領域７、ベース領域６、およびコレクタ領域５の各拡散層は完全に分離される。
【００４３】
この結果、図５（Ｊ）および図６（ｋ）に示すように、エミッタ領域７はエミッタ領域７Ａとエミッタ領域７Ｂに分離され、ベース領域６はベース領域６Ａとベース領域６Ｂに分離され、コレクタ領域５はコレクタ領域５Ａとコレクタ領域６Ｂに分離される。
次に、図６（ｌ）に示すように、マスク酸化膜３９を除去し、その上に層間絶縁膜４２を形成する。このときには、トレンチ３内にも層間絶縁膜４２と同じ絶縁物２を埋め込む。この層間絶縁膜４２の形成は、膜厚が６００〔ｎｍ〕程度であり、例えばオゾンガスとＴＥＯＳ（テトラエトキシシラン）を原料とする常圧ＣＶＤ法によって行われる。すなわち、公知のように、オゾンガスとＴＥＯＳを原料とした常圧ＣＶＤ法は、深い溝でも絶縁物を埋めることができる性質を利用している。
【００４４】
さらに、公知のＣＭＰ（化学的機械研磨）技術によって相関絶縁膜４２の表面を平坦化させる。
最後に、図６（ｍ）に示すように、公知の方法によって、コンタクトホールの形成、および金属配線層の形成を行う。
まず、コレクタコンタクト８Ａ、８Ｂ、ベースコンタクト９Ａ、９Ｂ、およびエミッタコンタクト１０Ａ、１０Ｂと接続すべき位置に、コンタクトホール１１Ａ、１１Ｂ、１３Ａ、１３Ｂなどを形成する。この各コンタクトホールの形成は、公知の方法でリソグラフィー、エッチングを行うことで実現する。
【００４５】
次に、チタンおよびチタンナイトライドの積層膜をバリアメタルとして使用し、タングステンプラグ形成、アルミニウム合金による配線層の形成を行う。この結果、例えば、図６（ｍ）に示すような配線１２Ａ、１２Ｂ、１４Ａ、１４Ｂが形成される。
なお、図６（ｍ）では、金属配線は第１層のみとしているが、第２層、第３層の配線層を形成するようにしても良い。
【００４６】
以上述べた工程により、図１および図２に示すような半導体装置を完成させることができる。
以上説明したように、この実施形態に係る半導体装置の製造方法によれば、コレクタ、ベース、エミッタとなる拡散層を予め作成しておき、この各拡散層をトレンチにより分離することにより複数（この例では２つ）のトランジスタを作成するようにした。このため、実質的に同一の拡散層を複数のトランジスタで使用することが可能となり、複数のトランジスタ間において電気的特性のバラツキを小さくできる。
【００４７】
特に、この効果はアナログ回路を構成する場合に大きい。例えば、アンプの作動入力段を２個のトランジスタで構成する場合に、同一の拡散層をトレンチによって分離するようにして形成した２個のトランジスタを作動入力対として使用すれば、オフセット歪の少ないアンプを小さなトランジスタで実現できる。
従って、この実施形態に係る製造方法によれば、従来よりも小さな面積で高精度のアナログ回路を構成できるようになり、製造コストの低減も実現できる。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、トランジスタサイズが小さくても、電気的特性のバラツキの小さな複数のトランジスタを基板上に実現でき、しかも製造コストの低減も実現できる半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施形態の構成を示す断面図である。
【図２】その実施形態の概略平面図である。
【図３】本発明の半導体装置の実施形態の変形例の概略平面図である。
【図４】本発明の半導体装置の製造方法の一例を示す工程図である。
【図５】図４の続きを示す工程図である。
【図６】図５の続きを示す工程図である。
【符号の説明】
ＴＲ１〜ＴＲ６  縦型接合バイポーラトランジスタ
２  絶縁物
３  トレンチ（溝）
４Ａ、４Ｂ  Ｎ＋  埋め込み層
５Ａ、５Ｂ  コレクタ領域
６Ａ、６Ｂ  ベース領域
７Ａ、７Ｂ  エミッタ領域
【図１】
2004179548.tif 000003
【図２】
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【図３】
2004179548.tif 000005
【図４】
2004179548.tif 000006
【図５】
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【図６】
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