(57)【要約】【課題】階層構造を有する半導体集積回路のレイアウト検証において容易にエラー箇所を特定する。【解決手段】レイアウト検証方法は、階層セル毎に構築されたレイアウトデータに基づいて、上位階層における、電源配線と接地配線とを抽出するステップ（Ｓ２００）と、抽出された電源配線および接地配線に対して、他の配線層のレイヤとは異なるレイヤを割当てるステップ（Ｓ３００）と、レイアウトデータに基づいて、階層セルを重ねてチップレイアウトを作成するステップ（Ｓ４００）と、チップレイアウトにおけるレイヤに基づいて、電源配線と接地配線とのショートを検知すると（Ｓ５００にてＹＥＳ）、ショート箇所を特定する情報を出力するステップ（Ｓ７００）とを含む。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト設計後に、そのレイアウトを検証する方法であって、
階層セル毎に構築されたレイアウトデータに基づいて、上位階層における、第１の機能を有する第１の配線と、前記第１の機能に対応する第２の機能を有する第２の配線とを抽出するステップと、
前記抽出された第１の配線および第２の配線に対して、前記第１の配線および前記第２の配線ならびにそれ以外の配線に使用されているレイヤとは異なるレイヤを割当てるステップと、
前記レイアウトデータに基づいて、前記階層セルを重ねてチップレイアウトを作成するステップと、
前記チップレイアウトにおけるレイヤに基づいて、前記第１の機能と前記第２の機能とにより予め定められた状態を実現する配線接続を検知するステップと、
前記検知された結果を出力するステップとを含む、半導体集積回路のレイアウト検証方法。
【請求項２】
半導体集積回路のレイアウト設計後に、その電源接続レイアウトを検証する方法であって、
階層セル毎に構築されたレイアウトデータに基づいて、上位階層における、電源配線と、接地配線とを抽出するステップと、
前記抽出された電源配線および接地配線に対して、前記電源配線および前記接地配線ならびにそれ以外の配線に使用されているレイヤとは異なるレイヤを割当てるステップと、
前記レイアウトデータに基づいて、前記階層セルを重ねてチップレイアウトを作成するステップと、
前記チップレイアウトにおけるレイヤに基づいて、前記電源配線と前記接地配線とのショートを検知する検知ステップと、
前記検知された結果を出力する出力ステップとを含む、半導体集積回路のレイアウト検証方法。
【請求項３】
前記検知ステップは、前記レイヤの重なりまたは接続を検証することにより、下位階層を介した電源配線および接地配線のショート箇所を検知するステップを含む、請求項２に記載の半導体集積回路のレイアウト検証方法。
【請求項４】
前記出力ステップは、前記ショート箇所を特定する情報を出力するステップを含む、請求項３に記載の半導体集積回路のレイアウト検証方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウトを検証する方法に関し、特に、電源の接続を検証する方法に関する。
【０００２】
【従来の技術】
従来、半導体集積回路の設計工程においては、レイアウト設計終了後、正しく設計されたことを確認するための検証処理が行なわれている。検証する項目として設計基準値を確認するＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）、レイアウトが回路図通り設計されたことを確認するＬＶＳ（Ｌａｙｏｕｔ  Ｖｓ  Ｓｃｈｅｍａｔｉｃ）、電気的ルールを確認するＥＲＣ（Ｅｌｅｃｔｒｉｃａｌ  Ｒｕｌｅ  Ｃｈｅｃｋ）がある。
【０００３】
従来の検証工程では、既存の検証装置を使用してＤＲＣを実行させ、レイアウトが定められた基準で行なわれているか確認した後、ＥＲＣおよびＬＶＳを実行させることにより、素子、電源配線、接地配線の接続状態をチェックし、回路接続情報と比較して正しく設計されていることを検証する。このような検証において、レイアウト上で、特に固有のデータとして認識をしたい配線や端子（電源配線、接地配線など）や、レイアウトと回路の比較の際に、最低限必要な配線や端子に名前を付けておく必要があり、この名前はテキストと呼ばれている。
【０００４】
レイアウト設計時、レイアウトパターンレイヤを用いてレイアウトパターンを描く。このレイアウトパターンレイヤとは、後のチップ製造工程で用いるマスク工程毎に割当てられており、その工程としては拡散工程、コンタクト工程、配線工程などがある。レイアウトパターン作成時は、そのレイアウトパターンのマスク工程に合わせたレイアウトパターンレイヤを指定しなければならない。
【０００５】
このレイアウトパターンレイヤは、それぞれ工程毎に区別され、固有の番号や色などが与えられている。同一階層レイアウト内に数種類のレイアウトパターンレイヤで描かれたレイアウトパターンがある場合でもそのレイアウトパターンレイヤの番号や色などで区別させることができる。このレイアウトパターンレイヤを、以降、単にレイヤという。
【０００６】
このテキストに基づいて、これらの一連の検証処理が実行され、エラーが発見された場合は、検証装置から出力されるエラーフラグデータやログファイルに記録されている回路との相違リストによりエラーが解析される。
【０００７】
たとえば、ＬＶＳの結果、ブロック間の配線の分岐点にショートがあるときのエラーフラグデータが画面に表示される。エラーフラグは、ショートしている場所も含めて全ての配線に表示されている。ログファイルにおいても同様に、ショートしている場所も含めて全ての配線に記録されている。このような検証結果では、レイアウトデータに配線ショートのエラーがある場合、ＤＲＣでは検出されずＬＶＳで検出されるものの、エラー発生箇所を特定するのに時間がかかる。それは、ショートエラーを起こした配線に接続されている全ての素子がエラーとしてエラーフラグとログファイルに出力されるため、容易にその配線のどこでショートしているのか具体的に特定できない。特に、接続が多い大規模なレイアウトデータや電源配線、接地配線などのグローバル配線のショートでは、複雑にエラーが表示され、さらに解析が困難になる。
【０００８】
上述したテキストを用いてショート箇所を特定する場合について説明する。図５に示すように、同一のレイヤにより描かれた、電源配線１０００と接地配線２０００とがあって、それぞれ「ＶＤＤ」というテキスト１０１０と、「ＧＮＤ」というテキスト２０１０とが付与されている場合を想定する。これらの電源配線１０００と接地配線２０００とが接触している場合には、「ＶＤＤ」と「ＧＮＤ」とがショートしていることになる。このような場合に、テキストを用いて電源接続検証を実行した場合、電源配線１０００と接地配線２０００との２配線を１配線として認識するが、これらの１配線と認識した配線上にテキスト１０１０である「ＶＤＤ」とテキスト２０１０である「ＧＮＤ」という２つの異なるテキストが付与されているので、「ＶＤＤ」と「ＧＮＤ」とのショートエラーを検知する。このとき、図６に示すように、１配線として認識された部分の全てがエラーとして出力され、ショートが発生している場所や座標は出力されない。
【０００９】
また、図７に示すように、同一のレイヤにより描かれた、電源配線４０００と接地配線５０００とがあって、それぞれ「ＶＤＤ」というテキスト４０１０と、「ＧＮＤ」というテキスト５０１０とが付与されている場合を想定する。これらの電源配線４０００と接地配線５０００とが、ともにコンタクト６０００により拡散領域７０００を介して接触している場合には、「ＶＤＤ」と「ＧＮＤ」とがショートしていることになる。このような場合に、テキストを用いて電源接続検証を実行した場合、電源配線４０００と接地配線５０００との２配線を１配線として認識するが、これらの１配線と認識した配線上にテキスト４０１０である「ＶＤＤ」とテキスト５０１０である「ＧＮＤ」という２つの異なるテキストが付与されているので、「ＶＤＤ」と「ＧＮＤ」とのショートエラーを検知する。このとき、図６に示すように、１配線として認識された部分の全てがエラーとして出力され、ショートが発生している場所や座標は出力されない。
【００１０】
さらに、半導体集積回路のレイアウトデータの形式は、トップの階層からは下位レベルのセルの場所を示すデータを持っており、下位レベルのセルの中身は別に記述されている。このように階層的な構造を有している半導体集積回路の場合であっても同じように、１配線として認識された部分の全てがエラーとして出力され、ショートが発生している場所や座標は出力されない。
【００１１】
特開平３−７６２４５号公報（特許文献１）は、レイヤを用いて電源配線と接地配線との短絡箇所を特定するレイアウトパターン検証装置を開示する。特許文献１に開示されたレイアウトパターン検証装置は、配線レイヤを、電源配線、接地配線、信号配線という用途の違うマルチレイヤとして定義しているレイアウトパターンデータにおいて、電源配線と接地配線とが、これらとマルチレイヤの関係にあるレイヤを介して接続することによって発生する短絡を検出するマルチレイヤ間短絡箇所検出回路と、電源配線と接地配線とが、マルチレイヤの関係にないレイヤを介して接続することによって起こる短絡を検出する他レイヤ間短絡箇所検出回路と、これにより検出された検証結果を画面に表示し、あるいはプロットに出力する検証結果出力部とを含む。
【００１２】
この特許文献１に開示されたレイアウトパターン検証装置によると、配線用レイヤをマルチレイヤと定義することによって短絡箇所を特定する回路と、他レイヤを介して電源配線と接地配線とが短絡している場合にはその接続関係を抽出して、短絡箇所を特定する回路を用いて電源配線と接地配線との短絡の有無を判断して、その判断結果に基づいて短絡箇所の特定を行なう。配線レイヤをマルチレイヤとすることにより、マルチレイヤにおける電源配線と接地配線との短絡の有無と、それ以外のレイヤを介しての双方の短絡の有無とを別々に判断するようにしたので、短絡箇所を特定するための精度が向上する。
【００１３】
【特許文献１】
特開平３−７６２４５号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示されたレイアウトパターン検証装置においては、電源配線および接地配線の情報をテキストで付与しないで、電源配線および接地配線のそれぞれに異なるレイヤを割当てて、それらの接触や重なりを検証することが実行され得る。階層構造を有する半導体集積回路において上位階層から下位階層までの電源配線および接地配線のそれぞれに異なるレイヤを割当てて、検証を行なう処理は複雑である。
【００１５】
本発明は、上述の課題を解決するためになされたものであって、その目的は、階層構造を有する半導体集積回路のレイアウト検証において、容易にエラー箇所を特定することができる半導体集積回路のレイアウト検証方法を提供することである。
【００１６】
【課題を解決するための手段】
この発明に係る半導体集積回路のレイアウト検証方法は、半導体集積回路のレイアウト設計後に、そのレイアウトを検証する方法である。この方法は、階層セル毎に構築されたレイアウトデータに基づいて、上位階層における、第１の機能を有する第１の配線と、第１の機能に対応する第２の機能を有する第２の配線とを抽出するステップと、抽出された第１の配線および第２の配線に対して、第１の配線および第２の配線ならびにそれ以外の配線に使用されているレイヤとは異なるレイヤを割当てるステップと、レイアウトデータに基づいて、階層セルを重ねてチップレイアウトを作成するステップと、チップレイアウトにおけるレイヤに基づいて、第１の機能と第２の機能とにより予め定められた状態を実現する配線接続を検知するステップと、検知された結果を出力するステップとを含む。
【００１７】
この発明の別の局面に係る半導体集積回路のレイアウト検証方法は、階層セル毎に構築されたレイアウトデータに基づいて、上位階層における、電源配線と、接地配線とを抽出するステップと、抽出された電源配線および接地配線に対して、電源配線および接地配線ならびにそれ以外の配線に使用されているレイヤとは異なるレイヤを割当てるステップと、レイアウトデータに基づいて、階層セルを重ねてチップレイアウトを作成するステップと、チップレイアウトにおけるレイヤに基づいて、電源配線と接地配線とのショートを検知する検知ステップと、検知された結果を出力する出力ステップとを含む。
【００１８】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがってそれらについての詳細な説明は繰返さない。
【００１９】
本実施の形態に係る半導体集積回路のレイアウト検証方法は、たとえばコンピュータを用いて実現できる。以下、この発明の半導体集積回路のレイアウト検証方法を実現するための一つの具体例であるコンピュータシステムについて説明する。
【００２０】
コンピュータシステムは、ＦＤ（Ｆｌｅｘｉｂｌｅ  Ｄｉｓｋ）やＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ−Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの記録媒体からデータやプログラムを読み込んだり書き込んだりする駆動装置を備えたコンピュータと、モニタなどの出力装置と、キーボードやマウスなどの入力装置とから構成される。
【００２１】
このようなコンピュータは、上記した記録媒体の駆動装置に加えて、相互にバスで接続されたＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、メモリと、固定ディスクとを含む。記録媒体の駆動装置には、ＦＤやＣＤ−ＲＯＭが装着される。
【００２２】
本実施の形態に係る半導体集積回路のレイアウト検証方法は、コンピュータハードウェアとＣＰＵにより実行されるソフトウェア（プログラム）とにより実現される。このようなソフトウェアは、ＦＤやＣＤ−ＲＯＭなどの記録媒体に格納されて流通し、記録媒体の駆動装置によりこれらの記録媒体から読取られて固定ディスクに一旦格納される。さらに固定ディスクからメモリに読出されて、ＣＰＵにより実行される。また、固定ディスクには、階層的に構築された半導体集積回路のレイアウトデータや、このような階層毎のレイアウトデータからチップレイアウトを構築するために必要な各種のプログラムおよびデータが記憶される。
【００２３】
このように上述したコンピュータのハードウェア自体は一般的なものである。したがって、本発明の特徴的な部分は、ＦＤ、ＣＤ−ＲＯＭ、固定ディスクなどの記録媒体に記録されたソフトウェアにより実現される。
【００２４】
図１を参照して、本実施の形態に係る半導体集積回路のレイアウト検証方法の対象であるチップ１００の構造について説明する。図１に示すように、チップ１００は上位階層レイアウトと、下位階層レイアウトとから構成される。上位階層レイアウトには、チップ１００上に構成された電源配線１１０と、接地配線１２０と、下位階層レイアウトであるセル「Ａ」およびセル「Ｂ」が重ね合わされる部分とを有する。電源配線１１０には、テキスト「ＶＤＤ」が、接地配線１２０には、テキスト「ＧＮＤ」が付与されている。これらは全て同じレイヤ「１」により描かれている。
【００２５】
下位階層レイアウトとして、セル「Ａ」には電源配線１３０が、セル「Ｂ」には接地配線１４０がそれぞれ設けられている。セル「Ａ」の電源配線１３０には「ＶＤＤ」のテキストが、セル「Ｂ」の接地配線１４０にはテキスト「ＧＮＤ」がそれぞれ付与されている。これらは全て上述と同じレイヤ「１」により描かれている。
【００２６】
このような階層的なレイアウトデータに基づいて、チップ１００のチップレイアウトが構築される。図１の下段に示すように、レイアウト構築がされると、上位階層レイアウトの予め定められた部分に、下位階層レイアウトであるセル「Ａ」およびセル「Ｂ」が重ね合わせられ、チップレイアウトが完成する。
【００２７】
このような半導体集積回路において、本実施の形態に係るレイアウト検証方法は、たとえば、上位階層レイアウトの電源配線１１０に、上述のレイヤ「１」とは異なるレイヤ「１０」を、上位階層レイアウトの接地配線１２０に、上述のレイヤ「１」および電源配線１１０に割当てたレイヤ「１０」とは異なるレイヤ「２０」を割当てるとともに、下位階層レイアウトのセル「Ａ」の電源配線１３０およびセル「Ｂ」の接地配線１４０については、レイヤ「１」を割当てたまま、検証処理を実行することに特徴がある。
【００２８】
この結果、図２に示すように、レイアウト構築された後のチップレイアウトにおいて、上位階層レイアウトの電源配線１１０（レイヤ「１」）は電源配線１５０（レイヤ「１０」）に、上位階層レイアウトの接地配線１２０（レイヤ「１」）は接地配線１６０（レイヤ「２０」）に割当てられる。一方、下位階層レイアウトであるセル「Ａ」の電源配線１３０（レイヤ「１」）およびセル「Ｂ」の接地配線１４０（レイヤ「１」）であるので、上位階層レイアウトの電源配線および接地配線と、下位階層レイアウトの電源配線および接地配線とが、それぞれレイヤにより区別されている。
【００２９】
図３を参照して、本実施の形態に係る半導体集積回路のレイアウト検証方法を実現するために、前述のコンピュータのＣＰＵで実行するプログラムの制御構造について説明する。
【００３０】
ステップ（以下、ステップをＳと略す。）１００にて、ＣＰＵは、階層別レイアウトを固定ディスクから読出す。このとき、読出される階層別レイアウトは、図１に示すような上位階層レイアウトと下位階層レイアウトとに分けて固定ディスクに記憶されている。Ｓ２００にて、ＣＰＵは、上位階層の電源配線および接地配線を抽出する。
【００３１】
Ｓ３００にて、ＣＰＵは、Ｓ２００にて抽出された配線毎に、それぞれ異なるレイヤを割当てる。このとき、たとえば上位階層レイアウトの電源配線１１０（レイヤ「１」）には、レイヤ「１０」が割当てられ、電源配線１５０（レイヤ「１０」）になり、上位階層レイアウトの接地配線１２０（レイヤ「１」）には、レイヤ「２０」が割当てられ、接地配線１６０（レイヤ「２０」）になる。
【００３２】
Ｓ４００にて、ＣＰＵは、チップレイアウトを構築する。このとき図２に示すように、レイアウトが構築される。Ｓ５００にて、ＣＰＵは、割当てられた異なるレイヤどうしが下位階層内の他の配線などによりショートしている部分があるか否かを判断する。すなわち、レイヤ「１０」とレイヤ「２０」とが下位階層の配線や拡散領域などによって接続されると、ショートしている部分があると判断される。ショートしている部分がある場合には（Ｓ５００にてＹＥＳ）、処理はＳ７００へ移される。もしそうでないと（Ｓ５００にてＮＯ）、処理はＳ６００へ移される。
【００３３】
Ｓ６００にて、ＣＰＵは、電源接続に関するショートエラーなしと判断しモニタに表示する。Ｓ７００にて、ＣＰＵは、ショートの原因となっている下位階層内の配線部分を特定してエラーの発生をモニタに出力する。
【００３４】
以上のような構造およびフローチャートに基づく、本実施の形態に係る半導体集積回路のレイアウト検証方法の動作について説明する。
【００３５】
検証者がコンピュータシステムのキーボードやマウスを用いて検証開始コマンドを実行すると、ＣＰＵは階層別レイアウトを固定ディスクから読出す（Ｓ１００）。上位階層の電源配線および接地配線が抽出される（Ｓ２００）。
【００３６】
抽出された電源配線および接地配線に、それぞれ別のレイヤが割当てられる（Ｓ３００）。このとき、図１に示す下位階層レイアウトのセル「Ａ」およびセル「Ｂ」の電源配線および接地配線のレイヤは変更されない。上位階層レイアウトの電源配線にレイヤ「１０」が、上位階層レイアウトの接地配線にレイヤ「２０」が、それぞれ割当てられる。これにより、上位階層レイアウトの電源配線および接地配線と、下位階層レイアウトの電源配線および接地配線とをそれぞれ識別することができる。
【００３７】
チップレイアウトが構築され（Ｓ４００）、上位階層の異なるレイヤ間が、下位階層の配線や拡散領域で接続されるとショートするので（Ｓ５００にてＹＥＳ）、ショートエラーを起こしている部分を特定する情報が出力される（Ｓ７００）。このとき、セル「Ａ」におけるエラーの発生を表示するようにするために、図４（Ａ）に示すようにセル「Ａ」の電源配線１７０の表示態様を変更したり、図４（Ｂ）に示すようにセル「Ａ」の電源配線と上位階層レイアウトの接地配線との接点１８０を表示したりして、ショートエラーが発生した箇所を特定するようにエラー情報が出力される。
【００３８】
以上のようにして、本実施の形態に係る半導体集積回路のレイアウト検証方法によると、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と接地配線とを抽出して、抽出されたそれぞれの配線に対してレイヤを通常のレイヤと異なるレイヤに割当てる。レイアウトデータに基づいて階層セルを重ねてチップレイアウトを作成したときに、異なるレイヤ間でのショートがあった場合に、そのショート箇所を特定して出力することができる。
【００３９】
なお、上述のように、検証対象の配線は、電源配線と接地配線とに限定されない。検証実行者が適宜定めた配線におけるショートエラーの検証に、本発明に係る半導体集積回路のレイアウト検証方法は適用できる。また、上述のように、検証対象の電源配線と接地配線とは、１つの組合せに限定されない。２以上の電源配線と接地配線からなる組合せにおける検証に、本発明に係る半導体集積回路のレイアウト検証方法は適用できる。
【００４０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法の対象である階層レイアウト構造を有するチップの構成図（その１）である。
【図２】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法の対象である階層レイアウト構造を有するチップの構成図（その２）である。
【図３】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法を実現するプログラムの構造を示すフローチャートである。
【図４】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法における出力例を示す図である
【図５】従来の半導体集積回路のレイアウト検証方法を説明するための図（その１）である。
【図６】従来の半導体集積回路のレイアウト検証方法を説明するための図（その２）である。
【図７】従来の半導体集積回路のレイアウト検証方法を説明するための図（その３）である。
【図８】従来の半導体集積回路のレイアウト検証方法を説明するための図（その４）である。
【符号の説明】
１００  チップ、１１０，１３０，１５０，１０００，４０００  電源配線、１２０，１４０，１６０，２０００，５０００  接地配線、１７０，１８０  ショートエラー位置情報。
【図１】
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【図２】
2004266004.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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