(57)【要約】【課題】  小型化及び材料コストの低減を図ることができる半導体複合装置を提供する。【解決手段】  半導体複合装置は、基板１０１と、基板１０１の表面に形成されたメタル層１０２と、メタル層１０２上に貼り付けられたシート状のＬＥＤエピタキシャルフィルム１０３と、基板１０１の表面に貼り付けられたシート状の集積回路薄膜１０４とを有する。また、半導体複合装置は、ＬＥＤエピタキシャルフィルム１０３のＬＥＤ１０６の発光部上から基板１０１の表面を経由して集積回路薄膜１０４の端子領域１０７ａ上に至る領域に形成され、ＬＥＤエピタキシャルフィルム１０３のＬＥＤ１０６と集積回路薄膜１０４の端子領域１０７ａとを電気的に接続する薄膜の個別配線層１０５を有する。【選択図】        図３ 
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【特許請求の範囲】
【請求項１】
基板と、
少なくとも一つの半導体素子を有し、前記基板の表面に貼り付けられたシート状の第１の半導体薄膜と、
集積回路及び第１の端子領域を有し、前記基板の前記表面に貼り付けられたシート状の第２の半導体薄膜と、
前記第１の半導体薄膜の前記半導体素子上から前記基板の前記表面を経由して前記第２の半導体薄膜の前記第１の端子領域上に至る領域に形成され、前記第１の半導体薄膜の前記半導体素子と前記第２の半導体薄膜の前記第１の端子領域とを電気的に接続する薄膜の第１の個別配線層と
を有することを特徴とする半導体複合装置。
【請求項２】
基板と、
前記基板の表面の所定領域に密着形成された薄膜の導電性材料層と、
少なくとも一つの半導体素子を有し、前記導電性材料層の表面に貼り付けられたシート状の第１の半導体薄膜と、
集積回路及び第１の端子領域を有し、前記基板の前記表面に貼り付けられたシート状の第２の半導体薄膜と、
前記第１の半導体薄膜の前記半導体素子上から前記基板の前記表面を経由して前記第２の半導体薄膜の前記第１の端子領域上に至る領域に形成され、前記第１の半導体薄膜の前記半導体素子と前記第２の半導体薄膜の前記第１の端子領域とを電気的に接続する薄膜の第１の個別配線層と
を有することを特徴とする半導複合体装置。
【請求項３】
前記基板が、ガラス、樹脂、セラミック、金属、及び半導体の内のいずれかを主材料とすることを特徴とする請求項１又は２のいずれかに記載の半導体複合装置。
【請求項４】
前記基板が、抵抗素子及び容量素子を含む回路及び配線の内の少なくとも一方を構成する回路パターンを有することを特徴とする請求項１から３までのいずれかに記載の半導体複合装置。
【請求項５】
前記第２の半導体薄膜が、第２の端子領域を有し、
前記基板が、前記回路パターンの端子領域を有し、
前記第２の半導体薄膜の前記第２の端子領域上から前記基板上の前記回路パターンの前記端子領域上までの領域に形成され、前記第２の半導体薄膜の前記第２の端子領域と前記回路パターンの前記端子領域とを電気的に接続する薄膜の第２の個別配線層を備えた
ことを特徴とする請求項４に記載の半導体複合装置。
【請求項６】
前記第１の半導体薄膜が、アモルファスシリコン、単結晶シリコン、ポリシリコン、化合物半導体、及び有機半導体の内のいずれかを主材料としたことを特徴とする請求項１から５までのいずれかに記載の半導体複合装置。
【請求項７】
前記第１の半導体薄膜が、化合物半導体エピタキシャル薄膜であることを特徴とする請求項１から６までのいずれかに記載の半導体複合装置。
【請求項８】
前記化合物半導体エピタキシャル薄膜の材料には、ＡｌｘＧａ１−ｘＡｓ（ここで、０≦ｘ＜１である。）、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ（ここで、０≦ｘ＜１且つ０≦ｙ＜１である。）、ＧａＮ、ＡｌＧａＮ、及びＩｎＧａＮの内の少なくともいずれか一つが含まれることを特徴とする請求項７に記載の半導体複合装置。
【請求項９】
前記第１の半導体薄膜の前記半導体素子が、発光素子、受光素子、ホール素子、及びピエゾ素子の内のいずれかの素子であり、
前記第２の半導体薄膜の前記集積回路が、前記半導体素子を駆動させる駆動ＩＣを含む
ことを特徴とする請求項１から８までのいずれかに記載の半導体複合装置。
【請求項１０】
前記第１の半導体薄膜に、前記半導体素子が等ピッチで複数個配列されていることを特徴とする請求項１から９までのいずれかに記載の半導体複合装置。
【請求項１１】
前記第１の半導体薄膜に、前記半導体素子が１個備えられていることを特徴とする請求項１から９までのいずれかに記載の半導体複合装置。
【請求項１２】
前記第１の半導体薄膜が、前記基板の前記表面又は前記導電性材料層の前記表面に複数枚貼り付けられていることを特徴とする請求項１から１１までのいずれかに記載の半導体複合装置。
【請求項１３】
前記第２の半導体薄膜が、再結晶化シリコン、単結晶シリコン、多結晶シリコン、化合物半導体、有機半導体、及びポリマーの内のいずれかを主材料としたことを特徴とする請求項１から１２までのいずれかに記載の半導体複合装置。
【請求項１４】
前記第１の半導体薄膜が、１列に複数配列されており、
単一の前記第２の半導体薄膜が、前記複数の前記第１の半導体薄膜の全長にほぼ等しい長さを持つ
ことを特徴とする請求項１から１３までのいずれかに記載の半導体複合装置。
【請求項１５】
前記導電性材料層が、メタル属又はポリシリコン層のいずれか一方であることを特徴とする請求項２に記載の半導体複合装置。
【請求項１６】
前記第１の個別配線層が、フォトリソグラフィ技術を用いて一括形成された薄膜であることを特徴とする請求項１から１５までのいずれかに記載の半導体複合装置。
【請求項１７】
前記第１の個別配線層が、Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ積層層、Ａｕ／Ｚｎ積層層、ＡｕＧｅＮｉ／Ａｕ積層層、Ｐｄ層、Ｐｄ／Ａｕ積層層、Ａｌ層、Ａｌ／Ｎｉ積層層、ポリシリコン層、ＩＴＯ層、及びＺｎＯ層の内のひとつ又は２つ以上の組み合わせであることを特徴とする請求項１から１６までのいずれかに記載の半導体複合装置。
【請求項１８】
前記第２の個別配線層が、フォトリソグラフィ技術を用いて一括形成された薄膜であることを特徴とする請求項５から１７までのいずれかに記載の半導体複合装置。
【請求項１９】
前記第２の個別配線層が、Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ積層層、Ａｕ／Ｚｎ積層層、ＡｕＧｅＮｉ／Ａｕ積層層、Ｐｄ層、Ｐｄ／Ａｕ積層層、Ａｌ層、Ａｌ／Ｎｉ積層層、ポリシリコン層、ＩＴＯ層、及びＺｎＯ層の内のひとつ又は２つ以上の組み合わせであることを特徴とする請求項５から１８までのいずれかに記載の半導体複合装置。
【請求項２０】
前記第１の半導体薄膜及び前記第２の半導体薄膜の厚さが、１０μｍ以下であることを特徴とする請求項１から１９までのいずれかに記載の半導体複合装置。
【請求項２１】
前記第１の個別配線層の、前記第１の半導体薄膜上の前記半導体素子から前記第２の半導体薄膜上の前記端子領域上までの長さが、２００μｍ以下であることを特徴とする請求項１から２０までのいずれかに記載の半導体複合装置。
【請求項２２】
前記第１の半導体薄膜が、前記半導体素子を複数個有し、
前記第２の半導体薄膜の前記集積回路が、前記半導体素子の駆動ＩＣを複数個有し、
前記複数個の半導体素子の配列ピッチと前記複数個の駆動ＩＣの配列ピッチをほぼ同じにして前記複数個の半導体素子と前記複数個の駆動ＩＣとを一対一に対向させ、
前記第１の個別配線層が、互いに対向する前記半導体素子と前記駆動ＩＣをそれぞれ電気的に接続する
ことを特徴とする請求項１から２１までのいずれかに記載の半導体複合装置。
【請求項２３】
請求項１から２２までのいずれかに記載の半導体複合装置を有することを特徴とする光プリントヘッド。
【請求項２４】
前記半導体複合装置の前記第１の半導体薄膜における前記半導体素子が、発光素子であり、前記半導体複合装置は、前記発光素子を複数個有し、
前記光プリントヘッドは、
前記半導体複合装置を支持するベース部材と、
前記半導体複合装置における発光素子によって放出される光を集束させるロッドレンズアレイと、
前記ロッドレンズアレイを保持するホルダと、
前記ベース部材と前記ホルダを一緒に固定する少なくとも１個のクランプと
をさらに有することを特徴とする請求項２３に記載の光プリントヘッド。
【請求項２５】
請求項１から２２までのいずれかに記載の半導体複合装置を含む光プリントヘッドを少なくとも１台有することを特徴とする画像形成装置。
【請求項２６】
前記光プリントヘッドにより選択的に光照射され、静電潜像が形成される感光体ドラムをさらに有することを特徴とする請求項２５に記載の画像形成装置。
【請求項２７】
トナーを供給し、前記感光体ドラム上の前記静電潜像を現像する現像装置と、
前記現像された画像を前記感光体ドラムから前記印刷媒体に転写する転写装置と
をさらに有することを特徴とする請求項２６に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、電子写真式プリンタに使用されるＬＥＤプリントヘッドのような半導体複合装置に関する。
【背景技術】
【０００２】
図２８は、従来のＬＥＤプリントヘッド９００の一部を概略的に示す斜視図であり、図２９は、図２８のＬＥＤプリントヘッドに備えることができるＬＥＤアレイチップの一例としてのＬＥＤアレイチップ９０２の一部を示す平面図である。図示されたＬＥＤプリントヘッド９００は、基板９０１上に備えられたＬＥＤアレイチップ９０２の電極パッド９０３と、基板９０１上に備えられた駆動ＩＣチップ９０４の電極パッド９０５とをボンディングワイヤ９０６で接続し、駆動ＩＣチップ９０４の電極パッド９０９と基板９０１の電極パッド９１０とをボンディングワイヤ９１１で接続した構造を持つ。
【０００３】
また、下記の特許文献１には、薄膜構造の発光素子が開示されている。
【０００４】
【特許文献１】特開平１０−０６３８０７号公報（図３から図６まで、図８、段落００２１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図２８及び図２９に示されたＬＥＤプリントヘッド９００では、ＬＥＤアレイチップ９０２と駆動ＩＣチップ９０４とをボンディングワイヤ９０６によって接続し、駆動ＩＣチップ９０４と基板９０１とをボンディングワイヤ９０７で接続ていたので、ＬＥＤアレイチップ９０２及び駆動ＩＣチップ９０４のそれぞれにワイヤボンド用の大きな（例えば、１００μｍ×１００μｍ）電極パッド９０３，９０５，９０９を設ける必要があった。このため、ＬＥＤアレイチップ９０２及び駆動ＩＣチップ９０４の面積を小さくすることが困難であり、その結果、材料コストを削減することが困難であった。
【０００６】
また、ＬＥＤアレイチップ９０２において発光部９０７として機能する領域は、表面から５μｍ程度の深さの領域である。しかし、図２８及び図２９に示されたＬＥＤプリントヘッド９００では、安定したワイヤボンドの歩留まりを確保するために、ＬＥＤアレイチップ９０２の厚さは駆動ＩＣチップ９０４の厚さ（例えば、２５０μｍ〜３００μｍ）と同程度にする必要があった。このため、ＬＥＤプリントヘッド９００においては、ＬＥＤアレイチップ９０２及び駆動ＩＣチップ９０４の材料コストを削減することが困難であった。
【０００７】
さらにまた、特許文献１には、薄膜構造の発光素子が開示されているが、発光素子にはハンダボール用の電極パッドが備えられており、この電極パッドにハンダボールを介して個別電極が接続されている。このように、特許文献１の薄膜構造の発光素子は電極パッドを備えているので、その面積を縮小することが困難であった。
【０００８】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、小型化及び材料コストの低減を図ることができる半導体複合装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体複合装置は、基板と、少なくとも一つの半導体素子を有し基板の表面に貼り付けられたシート状の第１の半導体薄膜と、集積回路及び第１の端子領域を有し基板の前記表面に貼り付けられたシート状の第２の半導体薄膜とを備えている。さらに、本発明に係る半導体複合装置は、第１の半導体薄膜の半導体素子上から基板の表面を経由して第２の半導体薄膜の第１の端子領域上に至る領域に形成され、第１の半導体薄膜の半導体素子と第２の半導体薄膜の第１の端子領域とを電気的に接続する薄膜の第１の個別配線層を備えている。ここで、個別配線層が経由する基板表面上には必要に応じて絶縁膜（層間絶縁膜）等の薄膜を設けることもできる。
【００１０】
本発明に係る光プリントヘッドは、上記半導体複合装置を有するものである。
【００１１】
本発明に係る画像形成装置は、上記半導体複合装置を含む光プリントヘッドを少なくとも１台有するものである。
【発明の効果】
【００１２】
本発明の半導体複合装置によれば、基板上に貼り付けられた第１の半導体薄膜と第２の半導体薄膜とを第１の個別配線層で電気的に接続する構造を採用したので、半導体複合装置の小型化及び材料コストの低減を図ることができるという効果が得られる。
【００１３】
また、本発明の光プリントヘッドによれば、上記半導体複合装置を使用しているので、装置の小型化、材料コストの大幅な削減を実現できるという効果が得られる。
【００１４】
さらに、本発明の画像形成装置によれば、上記半導体複合装置を含む光プリントヘッドを露光装置として使用しているので、優れた発光特性により高品質な画像を形成でき、また、光プリントヘッドの小型化によるスペース効率の向上、及び材料コストの大幅な削減を実現できるという効果が得られる。
【発明を実施するための最良の形態】
【００１５】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体複合装置であるＬＥＤ／駆動ＩＣ複合チップ１００の一部を概略的に示す斜視図である。また、図２は、ＬＥＤ／駆動ＩＣ複合チップ１００を概略的に示す平面図であり、図３は、図２の一部を拡大して示す平面図である。
【００１６】
図１から図３までに示されるように、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００は、基板１０１と、この基板１０１の表面に密着形成されたメタル層１０２と、このメタル層１０２上に貼り付けられたシート状の半導体薄膜であるエピタキシャルフィルム（以下「ＬＥＤエピフィルム」と言う。）１０３と、基板１０１の表面に貼り付けられたシート状の半導体薄膜である集積回路薄膜１０４と、複数の個別配線層１０５（図３に示す）とを有する。
【００１７】
基板１０１は、ガラス、樹脂、及びセラミック等の絶縁体、金属、及び半導体の内のいずれかを主材料とする。
【００１８】
メタル層１０２は、基板１０１表面の集積回路薄膜１０４が貼り付けられる領域に隣接した領域上に形成される。メタル層１０２は、例えば、パラジウム又は金等からなる。メタル層１０２の表面にはＬＥＤエピフィルム１０３が貼り付けられている。メタル層１０２は、その上に貼り付けられたＬＥＤエピフィルム１０３を基板１０１に固定する機能と、ＬＥＤエピフィルム１０３の下面の共通端子領域（図示せず）と基板１０１の共通端子領域（図示せず）とを電気的に接続する機能とを持つ。ここで、ＬＥＤエピフィルム１０３の下面の共通端子領域とは、メタル層１０２と接するエピタキシャル層全面を示しており、本実施形態で具体的に述べれば、ｎ型ＧａＡｓ層１１１の共通電位側（本実施形態ではｎ電極側）となる表面全面を意味する。また、基板１０１の共通端子領域とは、基板１０１上に設けられたメタル層１０２と接する基板領域、又は、メタル層１０２及び集積回路１０４のＬＥＤ駆動回路の共通電位側（本実施形態ではｎ電極側）と電気的に接続された、基板１０１上に設けられた端子の領域を示しており、本実施形態で具体的に述べれば、メタル層１０２が設けられている基板１０１表面の領域を意味する。少なくともメタル層１０２とＬＥＤエピフィルム１０３の下面の共通端子領域との間にはオーミックコンタクトが形成されていることが望ましい。なお、メタル層１０２の厚さは、例えば、約１００ｎｍ（＝０．１μｍ）である。なお、メタル層１０２を基板１０１表面の全域に形成し、その上にＬＥＤエピフィルム１０３及び集積回路薄膜１０４を貼り付ける構成を採用してもよい。
【００１９】
図３に示されるように、ＬＥＤエピフィルム１０３には、複数のＬＥＤ（発光部又は発光領域）１０６が形成されている。複数のＬＥＤ１０６は、等ピッチ（ピッチＰ１）で１列に配列されている。ただし、複数のＬＥＤ１０６の配列は等ピッチに限定されない。また、複数のＬＥＤ１０６の列数も１列に限定されず、例えば、複数のＬＥＤ１０６の配列を、配列方向（Ｘ方向）に直交する方向（Ｙ方向）に規則的にずらしてもよい。また、図３に示されるように、ＬＥＤエピフィルム１０３は、ＬＥＤ１０６の発光領域の幅Ｗ２よりも広い幅Ｗ１を持つ。例えば、ＬＥＤ１０６の発光領域の幅Ｗ２を２０μｍとし、ＬＥＤエピフィルム１０３の幅Ｗ１を５０μｍとし、ＬＥＤ１０６の発光領域の両側にそれぞれ１５μｍの余裕を持たせている。ＬＥＤエピフィルム１０３の幅Ｗ１は、電極パッドを有する従来のＬＥＤプリントヘッドの基板の厚さ（通常、４００μｍ程度）よりも非常に小さい幅である。ただし、ＬＥＤエピフィルム１０３の幅Ｗ１及びＬＥＤ１０６の発光領域の幅Ｗ２は上記した値に限定されない。
【００２０】
ＬＥＤエピフィルム１０３は、後述するエピタキシャル層のみで構成されることが望ましい。ＬＥＤエピフィルム１０３の厚さは、ＬＥＤの安定した特性（例えば、発光特性や電気特性）を確保するために十分な厚さである２μｍ程度とすることができる。このＬＥＤエピフィルム１０３の厚さは、電極パッドを有する従来のＬＥＤプリントヘッドの厚さ（通常、３００μｍ程度）よりも非常に薄い厚さである。またＬＥＤエピフィルム１０３の厚さが厚くなると、個別配線層１０５に段切れが発生する確率が高くなる。このような不良の発生を回避するためには、ＬＥＤエピフィルム１０３の厚さを、約１０μｍ以下にすることが望ましい。ただし、ポリイミド等の絶縁体材料を使って、段差領域を平坦化するなどの方策を講ずるなどして、ＬＥＤエピフィルム１０３の厚さを、１０μｍを超える厚さにすることもできる。
【００２１】
集積回路薄膜１０４は、集積回路が作り込まれた半導体薄膜である。図３に示されるように、集積回路薄膜１０４の集積回路には、複数のＬＥＤ１０６を駆動させるための複数の駆動ＩＣ１０７（即ち、駆動ＩＣ１０７の繰り返し単位）が含まれる。複数の駆動ＩＣ１０７は、複数のＬＥＤ１０６のそれぞれに対向するように、等ピッチで配置されている。ただし、集積回路薄膜１０４には、複数の駆動ＩＣ１０７の他に、ＬＥＤ１０６の点灯制御に共通に使用される回路も含まれる。集積回路薄膜１０４の厚さは、ＬＥＤエピフィルム１０３と同程度（例えば、１０μｍ以下）である。ただし、ポリイミド等の絶縁体材料を使って、段差領域を平坦化するなどの方策を講ずるなどして、集積回路薄膜１０４の厚さを、１０μｍを超える厚さにすることもできる。
【００２２】
また、ＬＥＤエピフィルム１０３の複数のＬＥＤ１０６の配列方向（図における、Ｘ方向）と、集積回路薄膜１０４の複数の駆動ＩＣ１０７の配列方向（図における、Ｘ方向）とは平行であることが望ましい。また、ＬＥＤエピフィルム１０３の複数のＬＥＤ１０６の配列ピッチ（図３における、Ｐ１）と、集積回路薄膜１０４の複数の駆動ＩＣ１０７の配列ピッチ（図３における、Ｐ２）とは、ほぼ同じ値になるようにすることが望ましい。さらに、ＬＥＤエピフィルム１０３の複数のＬＥＤ１０６と、集積回路薄膜１０４の複数の駆動ＩＣ１０７とは、一対一に対向することが望ましい。
【００２３】
図３に示されるように、個別配線層１０５は、ＬＥＤエピフィルム１０３の複数のＬＥＤ１０６の発光部上と、集積回路薄膜１０４の複数の駆動ＩＣ１０７の個別端子領域１０７ａとを電気的に接続する。個別配線層１０５は、例えば、薄膜のメタル配線である。個別配線層１０５としては、Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ積層層、Ａｕ／Ｚｎ積層層、ＡｕＧｅＮｉ／Ａｕ積層層、Ｐｄ層、Ｐｄ／Ａｕ積層層、Ａｌ層、Ａｌ／Ｎｉ積層層、ポリシリコン層、ＩＴＯ層、及びＺｎＯ層の内のひとつ又は２つ以上の組み合わせなどの材料を用いることができる。個別配線層１０５は、フォトリソグラフィ技術を用いて一括形成することが望ましい。個別配線層１０５は、薄膜配線であるので、配線が長くなれば配線における電圧降下の影響が大きくなる。また、複数のＬＥＤ１０６を高密度に配列する場合には、複数のＬＥＤ１０６の配列ピッチＰ１が小さくなるため、個別配線層１０５の幅が制限される。個別配線層１０５の幅が５μｍであり、厚さが０．５μｍであり、数ｍＡの駆動電流を流す場合には、個別配線層１０５の長さは、約２００μｍ以下にすることが望ましい。
【００２４】
また、個別配線層１０５とＬＥＤエピフィルム１０３の表面及び側面との間、個別配線層１０５とメタル層１０２との間、個別配線層１０５と基板１０１の表面との間、個別配線層１０５と駆動ＩＣ１０７形成領域との間など、電気的にショートしてはならない領域には、必要に応じて絶縁膜（例えば、後述する図６（ｄ）及び（ｅ）の絶縁膜１１７）が設けられ、正常な動作を確保できる構造になっている。
【００２５】
図４は、図３をＳ４−Ｓ４線で切る面を概略的に示す断面図である。図４に示されるように、ＬＥＤ／駆動ＩＣ複合チップ１００は、基板１０１と、メタル層１０２と、ＬＥＤエピフィルム１０３と、個別配線層１０５とを順に積層させた構造を持つ。図４では、各層１１１〜１１５から構成される半導体エピタキシャル層積層構造に層間絶縁膜１１７を設けた構造全体をさしてＬＥＤエピフィルム１０３と定義している。
【００２６】
図４に示されるように、ＬＥＤエピフィルム１０３は、ｎ型ＧａＡｓ層１１１と、ｎ型ＡｌｘＧａ１−ｘＡｓ層１１２（０≦ｘ＜１）と、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３（０≦ｙ＜１）と、ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４（０≦ｚ＜１）と、ｎ型ＧａＡｓ層１１５とを順に積層させた構造を持つ。また、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３及びｎ型ＡｌｚＧａ１−ｚＡｓ層１１４にはＺｎ拡散領域１１６が形成されており、ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４上には絶縁膜１１７が形成されている。ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４の表面及びＡｌｚＧａ１−ｚＡｓ層に形成されたＺｎ拡散領域表面の一部（ＡｌｚＧａ１−ｚＡｓ層表面のｐｎ接合領域を含むｐｎ接合近傍の領域）を被覆するように絶縁膜１１７が形成されている。Ｚｎ拡散によってＧａＡｓ層１１５内に形成されたｐｎ接合領域を含む領域を除去し、Ｚｎが拡散されている島状のＧａＡｓ層が形成されている。
【００２７】
ｎ型ＧａＡｓ層１１１の厚さは、約１０ｎｍ（＝約０．０１μｍ）であり、ｎ型ＡｌｘＧａ１−ｘＡｓ層１１２の厚さは、約０．５μｍであり、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３の厚さは、約１μｍであり、ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４の厚さは、約０．５μｍであり、ＧａＡｓ層１１５の厚さは、約１０ｎｍ（＝約０．０１μｍ）である。この場合には、ＬＥＤエピフィルム１０３の厚さは、約２．０２μｍとなる。ただし、各層の厚さは、上記値に限定されない。また、ＬＥＤエピフィルム１０３の材料として、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ（ここで、０≦ｘ＜１且つ０≦ｙ＜１である。）、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等の他の材料を用いてもよい。
【００２８】
また、上記各層のＡｌ組成は、ｘ＞ｙ且つｚ＞ｙ（例えば、ｘ＝ｚ＝０．４、ｙ＝０．１）とすることができる。Ｚｎ拡散領域１１６の拡散フロントは、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３の内部に位置するように構成することができる。このように構成することにより、ｐｎ接合を介して注入された少数キャリアは、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３内に閉じ込められ、高い発光効率が得られる。即ち、図４に示されるような構造を採用することによって、ＬＥＤエピフィルム１０３の厚さを約２μｍと薄くすることができ、発光効率を高くすることができる。なお、上記説明においては、エピタキシャル層としてホモ接合型ＬＥＤの製造方法を説明したが、ヘテロ接合型ＬＥＤとすることもできる。また、適宜用途に応じてＡｌ組成の異なる半導体層を設けてもよい。
【００２９】
次に、ＬＥＤ／駆動ＩＣ複合チップ１００の製造方法を説明する。図５は、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００を基板（分離前）１０１ａ上に形成するプロセスを説明するための概略的な平面図である。また、図６（ａ）から（ｅ）までは、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００の製造プロセスを概略的に示す平面図である。
【００３０】
ＬＥＤ／駆動ＩＣ複合チップ１００の製造に際しては、先ず、図５及び図６（ａ）に示されるように、基板１０１ａのチップ形成領域１０１ｂ内にメタル層１０２を形成する。メタル層１０２のパターンは、例えば、リフトオフ法により形成することができる。次に、図５及び図６（ｂ）に示されるように、メタル層１０２上にＬＥＤエピフィルム１０３を貼り付け、基板１０１ａ上に集積回路薄膜１０４を貼り付ける。次に、図６（ｃ）に示されるように、ＬＥＤエピフィルム１０３上を含む所定領域を覆う絶縁膜１１７を形成し、図６（ｄ）に示されるように、その上に、フォトリソグラフィ技術を用いて薄膜の個別配線層１０５を形成する。次に、図６（ｅ）に示されるダイシング予定ライン１１８をダイシングして半導体複合チップ、即ち、ＬＥＤ／駆動ＩＣ複合チップ１００を分離する。なお、絶縁膜１１８が形成される領域は、図示の領域に限定されず、例えば、ＬＥＤエピフィルム１０３の上面及び側面及びメタル層１０２上のみを覆うようにしてもよい。なお、ＬＥＤエピフィルム１０３の貼り付けと集積回路薄膜１０４の貼り付けの順番は、上記した順番と逆であってもよい。
【００３１】
ＬＥＤエピフィルム１０３の裏面の共通端子領域（図示せず）とメタル層１０２との間、及び、メタル層１０２と基板１０１の共通端子領域（図示せず）との間にオーミックコンタクトを形成するためには、ＬＥＤエピフィルム１０３をメタル層１０２上に密着させた後、２００℃〜２５０℃でアニールを行い、強固なボンディング強度を得る。その後、個別配線層１０５をフォトリソグラフィ技術を用いて形成し、その後、例えば、約２００℃でコンタクトアニールを行う方法がある。
【００３２】
図７から図９までは、ＬＥＤエピフィルム１０３の製造プロセスを概略的に示す断面図であり、図１０は、図９をＳ１０−Ｓ１０線で切る面を概略的に示す断面図である。なお、図９は、図１０をＳ９−Ｓ９線で切る面を示す断面図に相当する。
【００３３】
ＬＥＤエピタキシャル層１０３ａの製造は、有機金属化学蒸着法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）等によって行うことができる。ＬＥＤエピフィルム１０３の製造に際しては、図７に示されるように、ＧａＡｓ基板１２１上に、ＧａＡｓバッファ層１２２、（ＡｌＧａ）ＩｎＰエッチングストップ層１２３、及びＡｌＡｓ剥離層（犠牲層）１２４を順に成膜する。次に、ＡｌＡｓ剥離層１２４上に、ＧａＡｓコンタクト層１１１（ｎ型ＧａＡｓ層１１１）、ＡｌＧａＡｓ下クラッド層１１２（ｎ型ＡｌｘＧａ１−ｘＡｓ層１１２）、ＡｌＧａＡｓ活性層１１３（ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３）、ＡｌＧａＡｓ上クラッド層１１４（ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４）、及びＧａＡｓコンタクト層１１５ａ（例えば、ｎ型ＧａＡｓ層）を順に成膜する。ＬＥＤエピフィルム１０３の剥離は、化学的リフトオフ法を用いて行うことができる。ここで、エッチングストップ層１２３を省くこともできる。また、ＬＥＤエピタキシャル層１０３ａ及びＬＥＤエピフィルム形成用基板１２０に他の半導体エピタキシャル層を追加するなど種々の変形が可能である。
【００３４】
次に、図８に示されるように、絶縁膜１１７ａの成膜及び開口部の形成をし、固相拡散法等により亜鉛（Ｚｎ）からなるＰ型不純物を拡散し、Ｚｎ拡散領域１１６を形成する。その後、固相拡散時に用いた拡散源膜は除去し、ＧａＡｓコンタクト層のＺｎ拡散領域表面を露出させる。次に、ＧａＡｓコンタクト層内に形成されたｐｎ接合面を含む領域を除去することが望ましい。
【００３５】
次に、図９及び図１０に示されるように、例えば、１０％ＨＦ（弗化水素）液により、ＡｌＡｓ剥離層１２４を選択的に除去する。ＡｌＡｓ剥離層１２４に対するエッチング速度は、ＡｌＧａＡｓ層１１２〜１１４、ＧａＡｓ層１１１，１１５，１２１，１２２、及びエッチングストップ層１２３に対するエッチング速度に比べ格段に大きいので、ＡｌＡｓ剥離層１２４を選択的にエッチングすることができる。これにより、ＬＥＤエピフィルム１０３を、ＬＥＤエピフィルム製造用基板１２０から（リフトオフ法により）剥がすことが可能になる。なお、このＬＥＤエピフィルム１０３を薄くするとともに、比較的短い時間でＬＥＤエピフィルム製造用基板１２０から剥がすためには、例えば、ＬＥＤエピフィルム１０３の幅を３００μｍ以下、例えば、５０μｍ程度とすることが望ましい。このためには、図１０に示されるように、幅Ｗ１が５０μｍとなるように、各エピタキシャル層１１１〜１１５をエッチングし、溝１２５を形成しておく。溝１２５の形成は、溝形成領域レジスト等によりマスクをしておき、燐酸過水によりエッチングするフォトリソグラフィ工程により行う。燐酸過水は、ＡｌＧａＡｓ層１１２〜１１４及びＧａＡｓ層１１１，１１５は、エッチングするが、（ＡｌＧａ）ＩｎＰエッチングストップ層１２３に対するエッチング速度が遅いので、上面から溝１２５をエッチング形成する際に溝が基板１２１まで到達するのを防止することができる。したがって、溝１２５を形成するためのエッチングは、エッチングストップ層１２３の表面で停止する。溝１２５を形成するときには、剥離層１２４の表面の一部は、エッチング液にさらされるべきである。また、溝１２５を形成するにあたり溝形成予定領域上の絶縁膜をあらかじめ除去した構造とした後に、溝１２５を形成してもよい。溝１２５を形成するためのフォトリソ、エッチング工程で、溝１２５を形成するためのレジストマスクを使って溝形成予定領域上の絶縁膜を除去し、さらに溝形成のためのエッチングを行ってもよい。溝１２５を形成した後、ＨＦ液によりエッチングすることにより、ＡｌＡｓ剥離層１２４をエッチングし、ＬＥＤエピフィルム１０３を剥離する。なお、図１０には、ＡｌＡｓ剥離層１２４が残されている状態（エッチング途中）が示されているが、ＬＥＤエピフィルム１０３を保持した状態で、ＡｌＡｓ剥離層１２４は完全に除去される。ＡｌＡｓ剥離層１２４をエッチング除去した後、エッチング液が残留しないように純水による水洗処理を施す。ＬＥＤエピフィルム１０３の剥離に際して、ＬＥＤエピフィルムを支持及び保護する支持体をＬＥＤエピフィルム１０３上に設けることができる。例えば、ＬＥＤエピフィルム１０３の上に支持体を設けた場合、ＬＥＤエピフィルム支持体表面を、例えば、真空吸着により吸着し、支持体が設けられたＬＥＤエピフィルムをメタル層１０２上に移動し、所定の位置に貼り付けることができる。ＬＥＤエピフィルム１０３を貼り付けた後、支持体を除去する。
【００３６】
図１１（ａ）から（ｃ）までは、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００の集積回路薄膜１０４の製造プロセスを概略的に示す断面図である。集積回路薄膜１０４の製造には、例えば、ＳＯＩ基板１３０を用いる。ＳＯＩ基板１３０は、シリコン基板１３１と、その上に形成された埋め込みＳｉＯ２層（ＢＯＸ層）１３２と、その上に形成されたシリコン層（ＳＯＩ層）１３３とを有する。製造に際しては、先ず、図１１（ａ）に示されるように、シリコン層１３３の表面付近に集積回路１３３ａを形成する。次に、図１１（ｂ）に示されるように、ＳｉＯ２層１３２を例えば、ＨＦ液でエッチングし、図１１（ｃ）に示されるように、シリコン層１３３を剥離し、基板（分離前）１０１ａ上に貼り付ける。シリコン層１３３の剥離工程では、シリコン層に形成されている集積回路領域が、シリコン層１３３の剥離のためのエッチング液、例えば、ＨＦ、によって破壊されないように保護することが望ましい。上で述べたＬＥＤエピフィルムの剥離、移動と同じように、集積回路を保護するための保護層をシリコン層１３３の支持体と兼用することもできる。剥離したシリコン層１３３を貼り付ける所定の位置に移動し貼り付ける工程では、ＬＥＤエピフィルムの場合に説明したように、例えば、支持体表面を、例えば、真空吸着により吸着して、所定の位置まで移動し吸着を解除すればよい。
【００３７】
以上説明したように、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、基板１０１上に貼り付けられたＬＥＤエピフィルム１０３と集積回路薄膜１０４の駆動ＩＣ１０７とをフォトリソグラフィ技術により形成された薄膜の個別配線層１０５により電気的に接続しているので、ＬＥＤエピフィルム１０３及び集積回路薄膜１０４にワイヤボンド用の電極パッドを設ける必要がない。このため、ＬＥＤエピフィルム１０３及び集積回路薄膜１０４にの面積を小さくでき、その結果、ＬＥＤ／駆動ＩＣ複合チップ１００の小型化を実現できる。また、ＬＥＤエピフィルム１０３及び集積回路薄膜１０４にの面積を小さくできるので、材料コストの低減を図ることができる。
【００３８】
また、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、基板１０１上に貼り付けられたＬＥＤエピフィルム１０３と基板１０１に貼り付けられた集積回路薄膜１０４とをフォトリソグラフィ技術により形成された薄膜の個別配線層１０５により電気的に接続しているので、ＬＥＤエピフィルム１０３及び集積回路薄膜１０４の厚さを厚くする必要がない。このように、ＬＥＤエピフィルム１０３及び集積回路薄膜１０４の厚さを薄くできるので、材料コストの低減を図ることができる。
【００３９】
さらに、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、ＬＥＤエピフィルム１０３の複数のＬＥＤ１０６と、集積回路薄膜１０４の複数の駆動ＩＣ１０７とを、一対一に対向させているので、個別配線層１０５の長さを短くすることができ、個別配線層１０５の抵抗値を低くすることができる。
【００４０】
さらにまた、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、従来のワイヤボンドに代えて個別配線層１０５を用いているので、接続不良発生率を低くすることができる。
さらに、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、エピフィルム１０３の下にメタル層１０２を有し、しかもエピフィルム１０３は２μｍ程度と非常に薄いので、ＬＥＤ１０６から発生した光は直接上部に放射されるだけでなく、下面に放射しメタル層１０２に照射された光もこのメタル層表面で反射しエピフィルム１０３を透過し表面から照射される。そのため、発光強度が向上するという効果もある。
【００４１】
＜第２の実施形態＞
図１２は、本発明の第２の実施形態に係る半導体複合装置としてのＬＥＤ／駆動ＩＣ複合チップ１５０の一部を概略的に示す平面図である。図１２において、図３（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。
【００４２】
図１２に示されるように、第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１５０は、ＬＥＤエピフィルム１０３と集積回路薄膜１０４との間の基板１０１上に導電性材料からなる中継端子領域１５１を備えた点のみが、図３（第１の実施形態）に示されるＬＥＤ／駆動ＩＣ複合チップ１００と相違する。図１２に示されるＬＥＤ／駆動ＩＣ複合チップ１５０の場合には、個別配線層１０５は、ＬＥＤエピフィルム１０３のＬＥＤ１０６の発光部上から基板１０１の中継端子領域１５１上を経由して集積回路薄膜１０４の個別端子領域１０７ａまでの領域に形成される。図１２に示されたＬＥＤ／駆動ＩＣ複合チップ１５０によれば、中継端子領域１５１を備えたので、ＬＥＤエピフィルム１０３と集積回路薄膜１０４の位置関係を変える（例えば、離す）ことが可能になる。
【００４３】
なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。
【００４４】
＜第３の実施形態＞
図１３は、本発明の第３の実施形態に係る半導体複合装置としてのＬＥＤ／駆動ＩＣ複合チップ１６０の一部を概略的に示す平面図である。また、図１４は、図１３をＳ１４−Ｓ１４線で切る面を概略的に示す断面図である。図１３において、図３（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図１４において、図４（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。
【００４５】
図１３及び図１４に示されるように、第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１６０は、基板１０１とＬＥＤエピフィルム１０３との間にメタル層１０２を備えていない点のみが、図３（第１の実施形態）に示されるＬＥＤ／駆動ＩＣ複合チップ１００と相違する。基板１０１の上面とＬＥＤエピフィルム１０３の下面を、適当な化学的方法で表面処理し（汚染物質の除去及び平坦性、例えば、原子層オーダーでの平坦性を準備して、）両面を密着させ、加圧・加熱工程を経ることにより、両面を強固に接着（密着）することができる。強固な接着に必要な加熱温度は、メタル層を介した接着の場合に比べ高い温度になるが、このような接着方法を用いれば、メタル層の厚さバラツキに起因する誤差を排除できるので、平坦度の高い面同士を密着させることができる。また、第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１６０によれば、メタル層の介在に伴う誤差を排除できるので、ＬＥＤ１０６の配列位置と駆動ＩＣ１０７の配列位置との整列度合い（アラインメント精度）を高めることができる。
【００４６】
なお、第３の実施形態において、上記以外の点は、上記第１及び第２の実施形態の場合と同じである。
【００４７】
＜第４の実施形態＞
図１５は、本発明の第４の実施形態に係る半導体複合装置であるＬＥＤ／駆動ＩＣ複合チップ１７０の一部を概略的に示す平面図である。また、図１６は、ＬＥＤ／駆動ＩＣ複合チップ１７０の一部を概略的に示す斜視図であり、図１７は、図１５をＳ１７−Ｓ１７線で切る面を概略的に示す断面図である。図１５及び図１６において、図３（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。
【００４８】
図１５及び図１６に示されるように、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１７０は、メタル層１０２上に複数のＬＥＤエピフィルム１７１を等ピッチに１列に貼り付け、且つ、各ＬＥＤエピフィルム１７１が１個のＬＥＤを有する点が、図３（第１の実施形態）に示されるＬＥＤ／駆動ＩＣ複合チップ１００と相違する。
【００４９】
図１７に示されるように、ＬＥＤエピフィルム１７１は、ＧａＡｓ層１７２上に、ｐ型ＡｌｘＧａ１−ｘＡｓ層１７３、ｐ型ＡｌｙＧａ１−ｙＡｓ層１７４、ｎ型ＡｌｚＧａ１−ｚＡｓ層１７５、及びｎ型ＧａＡｓ層１７６を順に形成した構造を持つ。ｎ型ＧａＡｓ層１７６上には絶縁膜１７７が成膜され、その開口部から駆動ＩＣ１０７の端子領域１０７ａまでの領域に個別配線層１０５が形成されている。上記各層のＡｌ組成は、ｘ＞ｙ且つｚ＞ｙ（例えば、ｘ＝ｚ＝０．４、ｙ＝０．１）とすることができる。ただし、ＬＥＤエピフィルム１７１の構造及び組成は上記したものに限定されない。
【００５０】
第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１７０によれば、ＬＥＤエピフィルム１７１が小さく分割されているので、ＬＥＤエピフィルム１７１の熱膨張係数と基板１０１の熱膨張係数とが大きく異なる場合に問題となり得る、ＬＥＤエピフィルム１７１の内部応力を軽減でき、ＬＥＤエピフィルム１７１の欠陥の発生要因の一つを排除できる。このため、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１７０の信頼性を高めることができる。
【００５１】
また、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１７０によれば、ＬＥＤエピフィルム１７１が小さく分割されており、接着領域が小さいので、ＬＥＤエピフィルム１７１をメタル層１０２に密着させるプロセスが容易であり、密着性の不完全さに起因する欠陥発生率を低減できる。
【００５２】
さらに、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１７０によれば、ＬＥＤエピフィルム１７１が発光領域以外の部分を持たないので、個別配線層１０５の長さを短くすることができる。
【００５３】
なお、第４の実施形態において、上記以外の点は、上記第１から第３までの実施形態の場合と同じである。
【００５４】
＜第５の実施形態＞
図１８は、本発明の第５の実施形態に係る半導体複合装置であるＬＥＤ／駆動ＩＣ複合チップ１８０の一部を概略的に示す斜視図である。また、図１９は、ＬＥＤ／駆動ＩＣ複合チップ１８０の一部を概略的に示す平面図である。
【００５５】
図１８に示されるように、第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１８０は、基板１８１と、この基板１８１の表面に貼り付けられたシート状の半導体薄膜であるＬＥＤエピフィルム１８３と、基板１８１の表面に貼り付けられたシート状の半導体薄膜である集積回路薄膜１８４と、複数の薄膜の個別配線層１８５，１８６（図１９に示す）とを有する。第５の実施形態においては、１つのＬＥＤエピフィルム１８３に対して１つの集積回路薄膜１８４を対向配置している。また、ＬＥＤ／駆動ＩＣ複合チップ１８０の基板１８１には、回路パターン１８２が備えられている。また、ＬＥＤ／駆動ＩＣ複合チップ１８０においては、集積回路薄膜１８４が端子領域１８４ａ，１８４ｂを有し、基板１８１が回路パターン１８２の端子領域１８２ａを有する。
【００５６】
ＬＥＤ／駆動ＩＣ複合チップ１８０においては、ＬＥＤエピフィルム１８３のＬＥＤ１０６の発光部上から基板１８１の表面を経由して集積回路薄膜１８４の端子領域１８４ａ上までの領域に、ＬＥＤ１０６の発光部と集積回路薄膜１８４の端子領域１８４ａとを電気的に接続する薄膜の個別配線層１８５が備えられている。個別配線層１８５の下面には、電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００５７】
また、ＬＥＤ／駆動ＩＣ複合チップ１８０においては、集積回路薄膜１８４の端子領域１８４ｂ上から基板１８１の回路パターン１８２の端子領域１８２ａ上までの領域に、集積回路薄膜１８４の端子領域１８４ｂと基板１８１の回路パターン１８２の端子領域１８２ａとを電気的に接続する薄膜の個別配線層１８６が備えられている。個別配線層１８６は、例えば、集積回路薄膜１８４の駆動ＩＣへの電気信号や電力の入出力のために使用される。また、個別配線層１８６の下面には、回路パターン１８２や集積回路薄膜１８４との電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００５８】
第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１８０によれば、従来のワイヤボンドに代えて個別配線層１８５及び１８６を用いているので、小型化及び材料の削減を果たすことができ、しかも接続不良発生率を低くすることができる。
【００５９】
なお、第５の実施形態において、上記以外の点は、上記第１から第４までの実施形態の場合と同じである。
【００６０】
＜第６の実施形態＞
図２０は、本発明の第６の実施形態に係る半導体複合装置であるＬＥＤ／駆動ＩＣ複合チップ１９０の一部を概略的に示す平面図である。
【００６１】
図２０に示されるように、第６の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１９０は、基板１９１と、この基板１９１の表面に貼り付けられたシート状の半導体薄膜であるＬＥＤエピフィルム１９３と、基板１９１の表面に貼り付けられたシート状の半導体薄膜である集積回路薄膜１９４と、複数の個別配線層１９５，１９６とを有する。第６の実施形態においては、３つのＬＥＤエピフィルム１９３に対して１つの集積回路薄膜１９４を備えている点が第５の実施形態の場合と相違する。また、ＬＥＤ／駆動ＩＣ複合チップ１９０の基板１９１には、回路パターン１９２が備えられている。また、集積回路薄膜１９４には個別配線層１９５，１９６用の端子領域が備えられ、基板１９１には個別配線層１９６用の端子領域（即ち、回路パターン１９２の端子領域）が備えられている。
【００６２】
ＬＥＤ／駆動ＩＣ複合チップ１９０においては、ＬＥＤエピフィルム１９３のＬＥＤの発光部上から基板１９１の表面を経由して集積回路薄膜１９４の端子領域上までの領域に、ＬＥＤの発光部と集積回路薄膜１９４の端子領域とを電気的に接続する薄膜の個別配線層１９５が備えられている。個別配線層１９５の下面には、電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００６３】
また、ＬＥＤ／駆動ＩＣ複合チップ１９０においては、集積回路薄膜１９４の端子領域上から基板１９１の回路パターン１９２の端子領域上までの領域に、集積回路薄膜１９４の端子領域と基板１９１の回路パターン１９２の端子領域とを電気的に接続する薄膜の個別配線層１９６が備えられている。個別配線層１９６は、例えば、集積回路薄膜１９４の駆動ＩＣへの電気信号や電力の入出力のために使用される。また、個別配線層１９６の下面には、回路パターン１９２や集積回路薄膜１９４との電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００６４】
第６の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１９０によれば、従来のワイヤボンドに代えて個別配線層１９５及び１９６を用いているので、小型化及び材料の削減を果たすことができ、しかも接続不良発生率を低くすることができる。
【００６５】
なお、第６の実施形態において、上記以外の点は、上記第１から第５までの実施形態の場合と同じである。
【００６６】
＜第７の実施形態＞
図２１は、本発明の第７の実施形態に係る半導体複合装置であるＬＥＤ／駆動ＩＣ複合チップ２００の一部を概略的に示す平面図である。
【００６７】
図２１に示されるように、第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００は、基板２０１と、この基板２０１上に密着形成されたメタル層２０１ａと、メタル層２０１ａの表面に貼り付けられたシート状の半導体薄膜であるＬＥＤエピフィルム２０３と、基板２０１の表面に貼り付けられたシート状の半導体薄膜である集積回路薄膜２０４と、複数の個別配線層２０５，２０６とを有する。図２１に示されるように、第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００は、メタル層２０１ａ上に複数のＬＥＤエピフィルム２０３を等ピッチに１列に貼り付け、且つ、各ＬＥＤエピフィルム２０３が１個のＬＥＤ１０６を有する点が、図１８（第５の実施形態）に示されるＬＥＤ／駆動ＩＣ複合チップ１８０と相違する。また、ＬＥＤ／駆動ＩＣ複合チップ２００の基板２０１には、回路パターン２０２が備えられている。ここで、回路パターンとは、基板２０１の電源及び必要な信号の入出力端子と、集積回路薄膜２０４の端子、基板２０１に設けられた集積回路薄膜２０４以外の駆動制御に必要な抵抗やコンデンサー、メモリーなどの部品の端子、を接続するための配線パターン及び集積回路基板２０４の端子と集積回路薄膜２０４以外の駆動制御に必要なコンデンサー、メモリーなどの部品の端子を接続するための配線パターンを意味する。また、集積回路薄膜２０４には個別配線層２０５，２０６用の端子領域が備えられ、基板２０１には個別配線層２０６用の端子領域（即ち、回路パターン２０２の端子領域）が備えられている。
【００６８】
ＬＥＤ／駆動ＩＣ複合チップ２００においては、ＬＥＤエピフィルム２０３のＬＥＤの発光部上から基板２０１の表面を経由して集積回路薄膜２０４の端子領域上までの領域に、ＬＥＤの発光部と集積回路薄膜２０４の端子領域とを電気的に接続する薄膜の個別配線層２０５が備えられている。個別配線層２０５の下面には、電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００６９】
また、ＬＥＤ／駆動ＩＣ複合チップ２００においては、集積回路薄膜２０４の端子領域２０４ｂ上から基板２０１の回路パターン２０２の端子領域２０２ａ上までの領域に、集積回路薄膜２０４の端子領域２０４ｂと基板２０１の回路パターン２０２の端子領域２０２ａとを電気的に接続する薄膜の個別配線層２０６が備えられている。個別配線層２０６は、例えば、集積回路薄膜２０４の駆動ＩＣへの電気信号や電力の入出力のために使用される。また、個別配線層２０６の下面には、回路パターン２０２や集積回路薄膜２０４との電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００７０】
第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００によれば、従来のワイヤボンドに代えて個別配線層２０５及び２０６を用いているので、小型化及び材料の削減を果たすことができ、しかも接続不良発生率を低くすることができる。
【００７１】
なお、第７の実施形態において、上記以外の点は、上記第１から第６までの実施形態の場合と同じである。
【００７２】
＜第８の実施形態＞
図２２は、本発明の第８の実施形態に係る半導体複合装置であるＬＥＤ／駆動ＩＣ複合チップ２１０を概略的に示す平面図である。また、図２３は、第８の実施形態に係る半導体複合装置であるＬＥＤ／駆動ＩＣ複合チップ２１０の一部を概略的に示す斜視図である。
【００７３】
図２２又は図２３に示されるように、第８の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２１０は、基板２１１と、この基板２１１上に密着形成されたメタル層２１１ａと、メタル層２１１ａの表面に貼り付けられたシート状の半導体薄膜であるＬＥＤエピフィルム２１３と、基板２１１の表面に貼り付けられたシート状の半導体薄膜である集積回路薄膜２１４と、複数の個別配線層２１５，２１６とを有する。図２２又は図２３に示されるように、第８の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２１０は、メタル層２１１ａ上に複数のＬＥＤエピフィルム２１３を１列に貼り付けている。また、ＬＥＤ／駆動ＩＣ複合チップ２１０の基板２１１には、回路パターン２１２が備えられている。また、集積回路薄膜２１４には個別配線層２１５，２１６用の端子領域が備えられ、基板２１１には個別配線層２１６用の端子領域（即ち、回路パターン２１２の端子領域）が備えられている。
【００７４】
ＬＥＤ／駆動ＩＣ複合チップ２１０においては、ＬＥＤエピフィルム２１３のＬＥＤの発光部上から基板２１１の表面を経由して集積回路薄膜２１４の端子領域上までの領域に、ＬＥＤの発光部と集積回路薄膜２１４の端子領域とを電気的に接続する薄膜の個別配線層２１５が備えられている。個別配線層２１５の下面には、電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００７５】
また、ＬＥＤ／駆動ＩＣ複合チップ２１０においては、集積回路薄膜２１４の端子領域上から基板２１１の回路パターン２１２の端子領域上までの領域に、集積回路薄膜２１４の端子領域と基板２１１の回路パターン２１２の端子領域とを電気的に接続する薄膜の個別配線層２１６が備えられている。個別配線層２１６は、例えば、集積回路薄膜２１４の駆動ＩＣへの電気信号や電力の入出力のために使用される。また、個別配線層２１６の下面には、回路パターン２１２や集積回路薄膜２１４との電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００７６】
第８の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２１０によれば、従来のワイヤボンドに代えて個別配線層２１５及び２１６を用いているので、小型化及び材料の削減を果たすことができ、しかも接続不良発生率を低くすることができる。
【００７７】
図２４は、第８の実施形態の係るＬＥＤ／駆動ＩＣ複合チップ２１０の集積回路薄膜２１４の製造プロセスを概略的に示す平面図である。図２４に示されるように、集積回路薄膜２１４を、集積回路薄膜形成用の基板２１７（例えば、ガラス基板）上に複数個一括に形成し、各集積回路薄膜２１４をガラス基板２１７から剥離し、基板２１１上に貼り付ける。このように、加熱工程を含む集積回路薄膜２１４の製造プロセスをガラス基板２１７上で実行するので、実装基板には高い耐熱性が要求されず、実装基板の材料の選択肢が広くなる。
【００７８】
なお、第８の実施形態において、上記以外の点は、上記第１から第７までの実施形態の場合と同じである。
【００７９】
＜第９の実施形態＞
図２５は、本発明の第９の実施形態に係る半導体複合装置であるＬＥＤ／駆動ＩＣ複合チップ２２０を概略的に示す平面図である。
【００８０】
図２５に示されるように、第９の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２２０は、基板２２１と、この基板２２１上に密着形成されたメタル層２２１ａと、メタル層２２１ａの表面に貼り付けられたシート状の半導体薄膜であるＬＥＤエピフィルム２２３と、基板２２１の表面に貼り付けられたシート状の半導体薄膜である集積回路薄膜２２４と、複数の個別配線層２２５，２２６とを有する。図２５に示されるように、第９の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２２０は、メタル層２２１ａ上に複数（図２５では８個）のＬＥＤエピフィルム２２３を１列に貼り付けている。また、ＬＥＤ／駆動ＩＣ複合チップ２２０には、２つの集積回路薄膜２２４が備えられている。また、ＬＥＤ／駆動ＩＣ複合チップ２２０の基板２２１には、回路パターン２２２が備えられている。また、集積回路薄膜２２４には個別配線層２２５，２２６用の端子領域が備えられ、基板２２１には個別配線層２２６用の端子領域（即ち、回路パターン２２２の端子領域）が備えられている。なお、第９の実施形態においては、ＬＥＤ／駆動ＩＣ複合チップ２２０を２分割した場合を示したが、３分割以上に分割してもよい。
【００８１】
ＬＥＤ／駆動ＩＣ複合チップ２２０においては、ＬＥＤエピフィルム２２３のＬＥＤの発光部上から基板２２１の表面を経由して集積回路薄膜２２４の端子領域上までの領域に、ＬＥＤの発光部と集積回路薄膜２２４の端子領域とを電気的に接続する薄膜の個別配線層２２５が備えられている。個別配線層２２５の下面には、電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００８２】
また、ＬＥＤ／駆動ＩＣ複合チップ２２０においては、集積回路薄膜２２４の端子領域上から基板２２１の回路パターン２２２の端子領域上までの領域に、集積回路薄膜２２４の端子領域と基板２２１の回路パターン２２２の端子領域とを電気的に接続する薄膜の個別配線層２２６が備えられている。個別配線層２２６は、例えば、集積回路薄膜２２４の駆動ＩＣへの電気信号や電力の入出力のために使用される。また、個別配線層２２６の下面には、回路パターン２２２や集積回路薄膜２２４との電気的なショートを回避するために適宜、層間絶縁膜（図示せず）を設ける。
【００８３】
第９の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２２０によれば、従来のワイヤボンドに代えて個別配線層２２５及び２２６を用いているので、小型化及び材料の削減を果たすことができ、しかも接続不良発生率を低くすることができる。
【００８４】
なお、第９の実施形態において、上記以外の点は、上記第１から第８までの実施形態の場合と同じである。
【００８５】
＜本発明が適用されたＬＥＤプリントヘッド＞
図２６は、本発明に係る半導体装置を組み込んだＬＥＤプリントヘッド７００を概略的に示す断面図である。図２６に示されるように、ＬＥＤプリントヘッド７００は、ベース部材７０１と、ベース部材７０１に固定されたＬＥＤユニット７０２と、柱状の光学素子を多数配列したロッドレンズアレイ７０３と、ロッドレンズアレイ７０３を保持するホルダ７０４と、これらの構成７０１〜７０４を固定するクランプ７０５とを有する。ＬＥＤユニット７０２には、上記実施形態の半導体装置であるＬＥＤ／駆動ＩＣチップ又はＬＥＤアレイチップが搭載されている。ＬＥＤユニット７０２で発生した光はロッドレンズアレイ７０３を通して照射される。ＬＥＤプリントヘッド７００は、電子写真プリンタや電子写真コピー装置等の露光装置として用いられる。なお、上記実施形態の半導体装置を含むＬＥＤプリントヘッドの構造は、図２６に示されたものに限定されない。
【００８６】
第１０の実施形態
図２７は、本発明の第１０の実施形態に係る画像形成装置の構成を概略的に示す断面図である。
【００８７】
図２７に示されるように、第１０の実施形態の画像形成装置８００は、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、及びブラック（Ｋ）の各色の画像を電子写真方式を用いて形成する４つのプロセスユニット８０１〜８０４を有している。プロセスユニット８０１〜８０４は、記録媒体８０５の搬送経路に沿ってタンデムに配置されている。各プロセスユニット８０１〜８０４は、像担持体としての感光体ドラム８０３ａと、この感光体ドラム８０３ａの周囲に配置され、感光体ドラム８０３ａの表面を帯電させる帯電装置８０３ｂと、帯電された感光体ドラム８０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置８０３ｃとを有している。この露光装置８０３ｃとしては、図２６を用いて説明したＬＥＤプリントヘッド７００が用いられており、このＬＥＤプリントヘッド７００には、第１乃至第９の実施形態で説明した半導体複合装置が含まれている。
【００８８】
また、画像形成装置８００内は、静電潜像が形成された感光体ドラム８０３ａの表面にトナーを搬送する現像装置８０３ｄと、感光体ドラム８０３ａの表面に残留したトナーを除去するクリーニング装置８０３ｅとを有している。なお、感光体ドラム８０３ａは、図示されていない駆動源及びギヤ等からなる駆動機構によって矢印方向に回転する。また、画像形成装置８００は、紙等の記録媒体８０５を収納する用紙カセット８０６と、記録媒体８０５を１枚ずつ分離させ搬送するためのホッピングローラ８０７とを有している。ホッピングローラ８０７の記録媒体８０５搬送方向下流には、ピンチローラ８０８，８０９と、記録媒体８０５を挟み付け、ピンチローラ８０８，８０９とともに記録媒体８０５の斜行を修正してプロセスユニット８０１〜８０４に搬送するレジストローラ８１０，８１１が備えられている。ホッピングローラ８０７及びレジストローラ８１０，８１１は、図示しない駆動源に連動して回転する。
【００８９】
さらに、画像形成装置８００は、感光体ドラム８０３ａに対向配置された転写ローラ８１２を有している。転写ローラ８１２は、半導電性のゴム等から構成される。感光体ドラム８０３ａ上のトナー像を記録媒体８０５上に転写させるように、感光体ドラム８０３ａの電位と転写ローラ８１２の電位が設定されている。さらにまた、画像形成装置は、記録媒体８０５上のトナー像を加熱・加圧して定着させる定着装置８１３と、定着装置８１３を通過した記録媒体８０５を排出するためのローラ８１４，８１６及び８１５，８１７が備えられている。
【００９０】
用紙カセット８０６に積載された記録媒体８０５はホッピングローラ８０７により１枚ずつ分離され搬送される。記録媒体８０５は、レジストローラ８１０，８１１及びピンチローラ８０８，８０９を通過してプロセスユニット８０１〜８０４の順に通過する。各プロセスユニット８０１〜８０４において、記録媒体８０５は、感光体ドラム８０３ａと転写ローラ８１２の間を通過して、各色のトナー像が順に転写され、定着装置８１３によって過熱・加圧されて各色のトナー像が記録媒体８０５に定着される。その後、記録媒体８０５は、排出ローラによってスタッカ部８１８に排出される。なお、第１乃至第９の半導体複合装置又は図２６の光プリントヘッドを含む画像形成装置の構造は、図２７に示されたものに限定されない。
【００９１】
第１０の実施形態の画像形成装置８００によれば、図２６のＬＥＤプリントヘッド７００を使用しているので、露光装置の優れた発光特性により高品質な画像を形成できる。また、露光装置の小型化によるスペース効率の向上、及び材料コストの大幅な削減を実現できる。さらに、本発明は、モノクロプリンタにも適用可能であるが、露光装置が複数台備えられたフルカラープリンタにおいて特に大きな効果を発揮できる。
【００９２】
＜可能な変形例＞
なお、上記実施形態においては、基板上にメタル層１０２を形成した場合を説明したが、メタル層１０２に代えてポリシリコン等の金属以外の導電性薄膜層を用いてもよい。
【００９３】
また、上記実施形態においては、メタル層１０２を長方形に描いているが、角に切欠き部を備えたり、辺に凹凸部を備えてもよい。この場合には、切欠き部をチップの向きを判断する基準部として用いることができる。また、凹凸部をＬＥＤの位置判定用の基準部として用いることができる。
【００９４】
さらに、上記実施形態においては、半導体薄膜に備えられた半導体素子がＬＥＤである場合を説明したが、半導体素子は、レーザー等の他の発光素子、受光素子、ホール素子、及びピエゾ素子等のような他の素子であってもよい。
【００９５】
さらにまた、上記実施形態においては、ＬＥＤエピフィルムがエピタキシャル層から構成された場合を説明したが、ＬＥＤエピフィルムに代えてエピタキシャル層ではない半導体薄膜を採用してもよい。
【００９６】
また、上記実施形態においては、ＬＥＤエピフィルムを集積回路薄膜の近傍に備えた場合を説明したが、電圧降下が問題にならない場合には、集積回路薄膜から離れた位置にＬＥＤエピフィルムを配置してもよい。
【００９７】
さらに、上記実施形態においては、集積回路薄膜１０４の製造には、ＳＯＩ基板１３０を用いる場合を説明したが、集積回路薄膜１０４を、ポリシリコンＴＦＴ駆動回路としてもよい。ポリシリコンＴＦＴ駆動回路の製造に際しては、例えば、数百ｎｍ厚のＳｉＯ２層を形成したガラス基板上に、比較的低い加熱温度の下、ＣＶＤ法などで、アモルファス状態のシリコン薄膜を形成する。その後、エキシマ・パルスレーザを照射するなどして、アモルファスシリコンの再結晶化を図り、多結晶シリコン層を得る。この多結晶シリコン層にトランジスタなどの回路要素を含む集積回路パターンを形成する。
【００９８】
さらに、ＬＥＤエピフィルムの裏面に形成される共通電極を複数に分割することによって、複数のＬＥＤを時分割駆動可能にすることもできる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。
【図２】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。
【図３】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を拡大して示す平面図である。
【図４】図３をＳ４−Ｓ４線で切る面を概略的に示す断面図である。
【図５】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを基板上に形成するプロセスを説明するための概略的な平面図である。
【図６】（ａ）から（ｅ）までは、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセスを概略的に示す平面図である。
【図７】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その１）を概略的に示す断面図である。
【図８】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その２）を概略的に示す断面図である。
【図９】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その３）を概略的に示す断面図である。
【図１０】図９をＳ１０−Ｓ１０線で切る面を概略的に示す断面図である。
【図１１】（ａ）から（ｃ）までは、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの集積回路薄膜の製造プロセスを概略的に示す断面図である。
【図１２】本発明の第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。
【図１３】本発明の第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。
【図１４】図１３をＳ１４−Ｓ１４線で切る面を概略的に示す断面図である。
【図１５】本発明の第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図１６】第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。
【図１７】図１５をＳ１７−Ｓ１７線で切る面を概略的に示す断面図である。
【図１８】本発明の第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。
【図１９】第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。
【図２０】本発明の第６の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。
【図２１】本発明の第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図２２】本発明の第８の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図２３】第８の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。
【図２４】第８の実施形態の係るＬＥＤ／駆動ＩＣ複合チップの集積回路薄膜の製造プロセスを概略的に示す平面図である。
【図２５】本発明の第９の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図２６】本発明に係る半導体装置を組み込んだＬＥＤプリントヘッドを概略的に示す断面図である。
【図２７】本発明の第１０の実施形態に係る画像形成装置の構成を概略的に示す断面図である。
【図２８】従来のＬＥＤプリントヘッドの一部を概略的に示す斜視図である。
【図２９】図２８のＬＥＤプリントヘッドに備えられたＬＥＤアレイチップの一部を示す平面図である。
【符号の説明】
【０１００】
１００，１５０，１６０，１７０，１８０，１９０，２００，２１０，２２０  ＬＥＤ／駆動ＩＣ複合チップ、
１０１，１８１，１９１，２０１，２１１，２２１  基板、
１０１ａ  分離前の基板、
１０１ｂ  チップ形成領域、
１０２  メタル層、
１０３，１７１，１８３，１９３，２０３，２１３，２２３  エピタキシャルフィルム（ＬＥＤエピフィルム）、
１０４，１８４，１９４，２０４，２１４，２２４  集積回路薄膜、
１０５，１８５，１９５，２０５，２１５，２２５  個別配線層、
１０６  ＬＥＤ（発光部又は発光領域）、
１０７  駆動ＩＣ、
１０７ａ  駆動ＩＣの個別端子領域、
１１１  ＧａＡｓコンタクト層（ｎ型ＧａＡｓ層）、
１１２  ＡｌＧａＡｓ下クラッド層（ｎ型ＡｌｘＧａ１−ｘＡｓ層）、
１１３  ＡｌＧａＡｓ活性層（ｎ型ＡｌｙＧａ１−ｙＡｓ層）、
１１４  ＡｌＧａＡｓ上クラッド層（ｎ型ＡｌｚＧａ１−ｚＡｓ層）、
１１５  ＧａＡｓコンタクト層（ＧａＡｓ層内のＺｎ拡散領域）、
１１５ａ  ＧａＡｓコンタクト層、
１１６  Ｚｎ拡散領域、
１１７  絶縁膜、
１１８  ダイシングライン（ダイシング予定領域）、
１２０  ＬＥＤエピフィルム形成用基板、
１２１  ＧａＡｓ基板、
１２２  ＧａＡｓバッファ層、
１２３  （ＡｌＧａ）ＩｎＰエッチングストップ層、
１２４  ＡｌＡｓ剥離層、
１２５  エッチング溝、
１３０  ＳＯＩ基板、
１３１  シリコン基板、
１３２  埋め込みＳｉＯ２層（ＢＯＸ層）、
１３３  シリコン層（ＳＯＩ層）、
１３３ａ  集積回路（集積回路形成領域）、
１８２，１９２，２０２，２１２，２２２  基板の回路パターン、
１８６，１９６，２０６，２１６，２２６  個別配線層、
７００  ＬＥＤプリントヘッド、
７０２  ＬＥＤユニット、
７０３  ロッドレンズアレイ、
８００  画像形成装置、
８０１〜８０４  プロセスユニット、
８０３ａ  感光体ドラム、
８０３ｃ  露光装置。
【図１】
2004179646.tif 000003
【図２】
2004179646.tif 000004
【図３】
2004179646.tif 000005
【図４】
2004179646.tif 000006
【図５】
2004179646.tif 000007
【図６】
2004179646.tif 000008
【図７】
2004179646.tif 000009
【図８】
2004179646.tif 000010
【図９】
2004179646.tif 000011
【図１０】
2004179646.tif 000012
【図１１】
2004179646.tif 000013
【図１２】
2004179646.tif 000014
【図１３】
2004179646.tif 000015
【図１４】
2004179646.tif 000016
【図１５】
2004179646.tif 000017
【図１６】
2004179646.tif 000018
【図１７】
2004179646.tif 000019
【図１８】
2004179646.tif 000020
【図１９】
2004179646.tif 000021
【図２０】
2004179646.tif 000022
【図２１】
2004179646.tif 000023
【図２２】
2004179646.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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