(57)【要約】  【課題】  異なるサンプリング周波数を有する多チャンネルのデータを処理できるデジタルフィルタ回路を提供する。  【解決手段】  入力されるデータのそれぞれについて、これらをラッチするＲＡＭを設け、ＲＡＭから出力されるデータを交互に処理する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
順次入力される第1のサンプリング周期を有するデータをラッチする第１のＲＡＭと、
順次入力される第２のサンプリング周期を有するデータをラッチする第２のＲＡＭと、
前記第１のＲＡＭから順次出力されるデータをラッチする第１のレジスタと、
前記第２のＲＡＭから順次出力されるデータをラッチする第２のレジスタと、
前記第１のＲＡＭ及び前記第２のＲＡＭから出力されるデータを演算する累積演算部と、
前記第１のレジスタ及び前記第２のレジスタから出力されるデータを前記累積演算部に交互に出力するセレクタを備えたことを特徴とするデジタルフィルタ回路。
【請求項２】
前記第１のサンプリング周波数を有するデータまたは前記第２のサンプリング周波数を有するデータを、前記第１のレジスタまたは前記第２のレジスタ内で新たなデータを上書きすることによって一部消滅させる機能を有することを特徴とする請求項１記載のデジタルフィルタ回路。
【請求項３】
前記累積演算部で演算したデータを、前記第１のレジスタまたは前記第２のレジスタに帰還する機能を有することを特徴とする請求項１記載のデジタルフィルタ。
【請求項４】
前記セレクタを操作することによって、前記第１のレジスタまたは前記第２のレジスタから出力されるデータに、他方のレジスタから出力されるデータをミキシングすることを特徴とする請求項１記載のデジタルフィルタ回路。
【請求項５】
前記第１のサンプリング周期を有するデータを前記第１のＲＡＭにラッチせずに、直接前記の第１のレジスタに入力する機能を有することを特徴とする請求項１記載のデジタルフィルタ回路。
【請求項６】
前記累積演算は、乗算器と、前記乗算器から出力されるデータを加算する加算器を有することを特徴とする請求項１記載のデジタルフィルタ回路。
【請求項７】
第1のサンプリング周期を有するデータを第１のＲＡＭに順次入力しラッチする工程と、
第２のサンプリング周期を有するデータを第２のＲＡＭに順次入力しラッチする工程と、
前記第１のＲＡＭからデータを第１のレジスタに向かって順次出力してラッチする工程と、
前記第２のＲＡＭからデータを第２のレジスタに向かって順次出力してラッチする工程と、
前記第１のレジスタ及び前記第２のレジスタから、データを累積演算部に交互に出力する工程と、
前記累積演算部に出力されたデータを演算する工程とを有することを特徴とするデータ処理方法。
【請求項８】
前記第１のサンプリング周波数を有するデータまたは前記第２のサンプリング周波数を有するデータを、前記第１のレジスタまたは前記第２のレジスタ内で新たなデータを上書きすることによって一部消滅させる工程を有することを特徴とする請求項７記載のデータ処理方法。
【請求項９】
前記累積演算部で演算したデータを、前記第１のレジスタまたは前記第２のレジスタに帰還する工程を有することを特徴とする請求項７記載のデータ処理方法。
【請求項１０】
前記第１のレジスタまたは前記第２のレジスタから出力されるデータに、他方のレジスタから出力されるデータをミキシングする工程を有することを特徴とする請求項７記載のデータ処理方法。
【請求項１１】
前記第１のサンプリング周期を有するデータを前記第１のＲＡＭにラッチせずに、直接前記の第１のレジスタに入力する工程を有することを特徴とする請求項７記載のデータ処理方法。
【請求項１２】
前記累積演算部には、乗算器と、前記乗算器から出力されるデータを加算する加算器を有するものを用いることを特徴とする請求項７記載のデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オーディオや音声メモなどにおけるデジタルフィルタ回路、特にデシメーションフィルタに関するものである。
【背景技術】
【０００２】
デシメーションフィルタとは、音声などのデータを、その一部を間引くことによって圧縮する回路のことである。また、その圧縮によって生じたノイズを取り除く機能を有するものもある。従来のデシメーションフィルタは、単チャンネルのデータか、同一のサンプリング周期を有する多チャンネルのデータを処理することが可能である。上記技術は例えば特開平８−３２４０９及び特開２００３−２６４４５１に記載されている。
【０００３】
【特許文献１】特開平８−３２４０９
【特許文献２】特開２００３−２６４４５１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、単一の従来のデシメーションフィルタのみでは、異なるサンプリング周期を持つ多チャンネルのデータを処理することは不可能である。従来のデシメーションフィルタを用いて異なるサンプリング周期を持つ多チャンネルデータを処理する場合は、多チャンネルの各データをデシメーションフィルタに入力する前にそれぞれのサンプリング周波数を合わせ込むか、またはチャンネル毎にデシメーションフィルタを設ける必要がある。前者の方法を用いると、周波数合わせ込みによる音質の劣化が生じる。後者の方法を用いると回路規模が増大する。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために本発明では、データが入力される複数のＲＡＭと、ＲＡＭから出力されるデータをラッチするレジスタと、累積演算部と、レジスタから出力されるデータを交互に累積演算部へ出力するセレクタとを有することを特徴とする。
【発明の効果】
【０００６】
本発明においては、サンプリング周波数に合わせて各データをレジスタで演算するので、異なるサンプリング周波数をもつ多チャンネルのデータが入力された場合でも、１つのデジタルフィルタのみで、それぞれのサンプリング周波数を保ったままデシメーションフィルタ演算が可能となる。
【発明を実施するための最良の形態】
【０００７】
以下に本願発明を実施するための最良の形態を示す。
（実施例１）
【０００８】
図１は本発明の第１の実施例を示す回路である。また、図２はその動作を示すタイミングチャートである。以下、図１及び図２に基づいて本発明の第１の実施例について説明する。
本発明の第１の実施例のデジタルフィルタ回路は、第１のＲＡＭ１１及び第２のＲＡＭ１２、第１のレジスタ１３及び第２のレジスタ１４、第１のレジスタ制御回路１５及び第２のレジスタ制御回路１６、セレクタ１７、累積演算部１８からなる。累積演算部１８は、フィルタ係数格納レジスタ１８Ａ、乗算器１８Ｂ、加算器１８Ｃ、Ｄ−フリップフロップ（以下Ｄ−Ｆ／Ｆ）１８Ｄ、第１のラッチ回路１８Ｅ及び第２のラッチ回路１８Ｆからなる。
【０００９】
第１のＲＡＭ１１は、その内部に有しているデータを第１のレジスタ１３に出力する。また、第１のレジスタ１３は、第１のＲＡＭ１１から入力されたデータを演算し、セレクタ１７に出力する。さらに、第１のレジスタ制御回路１５は、第１のレジスタ１３の動作をコントロールする。
【００１０】
同様に第２のＲＡＭ１２は、その内部に有しているデータを第２のレジスタ１４に出力する。また、第２のレジスタ１４は、第２のＲＡＭ１２から入力されたデータを演算し、セレクタ１７に出力する。さらに、第２のレジスタ制御回路１６は、第２のレジスタ１４の動作をコントロールする。なお、第1のＲＡＭ及び第２のＲＡＭには、入力されたデータを一時蓄えて入力された順に出力する機能を有するＦＩＦＯ（First In First Out）方式のＲＡＭを用いる。
セレクタ１７は、第１のレジスタ１３または第２のレジスタ１４のどちらか一方を選択し、選択した方のレジスタから入力されたデータを累積演算部１８に出力する。
【００１１】
さらに、本発明の第１の実施例のデジタルフィルタ回路は、ＤＡＴＡＩＮ１、ＤＡＴＡＩＮ２、ＣＨ１ＥＮ、ＣＨ２ＥＮ、ＷＲ１、ＷＲ２、ＷＲＲＤ、ＣＨＳＥＬの各入力端子を有し、さらに、第１から第４のＡＮＤ回路を有する。そして、それぞれの端子は、直接にまたは第１から第４のＡＮＤ回路のいずれかを介してＲＡＭやレジスタと接続されている。
【００１２】
ＤＡＴＡＩＮ１及びＤＡＴＡＩＮ２は、ＲＡＭにデータを入力する端子であり、それぞれ第１のＲＡＭ１１、第２のＲＡＭ１２に接続されている。
ＷＲ１及びＷＲ２は、ＲＡＭにデータを書きこむ信号を入力する端子であり、それぞれ第１のＲＡＭ１１、第２のＲＡＭ１２に接続されている。
【００１３】
ＣＨ１ＥＮ及びＣＨ２ＥＮは、レジスタ及びレジスタ制御回路をそれぞれ作動させ、さらにデータをＲＡＭからレジスタへ、さらにレジスタからセレクタへ転送可能な状態にする信号を入力する端子である。ＣＨ１ＥＮは第１のレジスタ制御回路１５に接続されている。また、ＣＨ１ＥＮはＲＤと共に第１のＡＮＤ回路１９Ａの入力端子に接続されており、さらにＷＲＲＤと共に第２のＡＮＤ回路１９Ｂの入力端子にも接続されている。同様に、ＣＨ２ＥＮは第２のレジスタ制御回路１６に接続されている。また、ＣＨ２ＥＮはＲＤと共に第４のＡＮＤ回路１９Ｄの入力端子に接続されており、さらにＷＲＲＤと共に第３のＡＮＤ回路１９Ｃの入力端子にも接続されている。
【００１４】
ＷＲＲＤは、ＲＡＭにラッチされたデータをレジスタに転送して、レジスタに書きこむ信号を入力する端子である。ＷＲＲＤはＣＨ１ＥＮと共に第２のＡＮＤ回路１９Ｂの入力端子に接続されている。また、ＷＲＲＤはＣＨ２ＥＮと共に第３のＡＮＤ回路１９Ｃの入力端子にも接続されている。
【００１５】
ＲＤは、レジスタにラッチされたデータを読み出して、セレクタ１７に転送する信号を入力する端子である。ＲＤはＣＨ１ＥＮと共に第１のＡＮＤ回路１９Ａの入力端子に接続されている。また、ＲＤはＣＨ２ＥＮと共に第４のＡＮＤ回路１９Ｄの入力端子にも接続されている。
【００１６】
ＣＨＳＥＬは、セレクタ１７に対して、第１のレジスタ１３のデータまたは第２のレジスタ１４のデータのどちらを累積演算部１８へ転送するかを決定する信号を入力するための端子であり、セレクタ１７に接続されている。
第１のＡＮＤ回路１９Ａは、第１のレジスタにラッチされたデータをセレクタ１７に転送する信号を発生させる回路である。第１のＡＮＤ回路１９Ａは、ＲＤ及びＣＨ１ＥＮからの信号を入力され、第１のレジスタ１３に向かって信号を出力する。
【００１７】
第２のＡＮＤ回路１９Ｂは、第１のＲＡＭにラッチされたデータを第１のレジスタ１３に転送し、そのデータを第１のレジスタ１３に書きこむ信号を発生させる回路である。第２のＡＮＤ回路１９Ｂは、ＷＲＲＤ及びＣＨ１ＥＮからの信号を入力され、第１のＲＡＭ１１及び第１のレジスタ１３に向かって信号を出力する。
【００１８】
第３のＡＮＤ回路１９Ｃは、第２のＲＡＭ１２にラッチされたデータを第２のレジスタに転送し、そのデータを第２のレジスタ１４に書きこむ信号を発生させる回路である。第３のＡＮＤ回路１９Ｃは、ＷＲＲＤ及びＣＨ２ＥＮからの信号を入力され、第２のＲＡＭ１２及び第２のレジスタ１４に向かって信号を出力する。
【００１９】
第４のＡＮＤ回路１９Ｄは、第２のレジスタ１４にラッチされたデータをセレクタ１７に転送する信号を発生させる回路である。第２のＡＮＤ回路１９Ｄは、ＲＤ及びＣＨ２ＥＮからの信号を入力され、第２のレジスタ１４に向かって信号を出力する。
【００２０】
次に、図２を用いて本発明の第１の実施例の動作について説明する。
本実施例では、ＤＡＴＡＩＮ１から入力されるデータとＤＡＴＡＩＮ２から入力されるデータとを交互に処理する。どちらのデータを処理するかは、ＣＨ１ＥＮから入力される信号とＣＨ２ＥＮから入力される信号で決定する。ＣＨ１ＥＮから入力される信号がＨレベルであるときにはＤＡＴＡＩＮ１から入力されるデータを処理し、ＣＨ２ＥＮから入力される信号がＨレベルであるときにはＤＡＴＡＩＮ２から入力されるデータを処理する。なお、ＤＡＴＡＩＮ１から入力されるデータとＤＡＴＡＩＮ２から入力されるデータのサンプリング周期は同期しており、ＤＡＴＡＩＮ１から入力されるデータのサンプリング周期はＤＡＴＡＩＮ２から入力させるデータのサンプリング周期の１／２である。以下、ＤＡＴＡＩＮ１から入力されるデータのサンプリング周期を単にサンプリング周期と称する。さらに、ＣＨ１ＥＮから入力される信号とＣＨ２ＥＮから入力される信号の周期は、上記サンプリング周期とやはり同期している。ＣＨ１ＥＮから入力される信号は、２サンプリング周期ごとにＨレベルとなり、ＣＨ２ＥＮから入力される信号は、４サンプリング周期ごとにＨレベルとなる。
【００２１】
まず、ＤＡＴＡＩＮ１より入力されるデータの処理について説明する。
ＤＡＴＡＩＮ１からは、サンプリング周期ごとにデータが順に送られている。また、ＷＲ１からは、サンプリング周期に合わせてＨレベルの信号が入力される。ＷＲ１は、第１のＲＡＭ１１にデータを書きこむ信号を入力する端子である。したがって、ＤＡＴＡＩＮ１端子から送られてくるデータは、第１のＲＡＭ１１に順番に書きこまれる。つまり、ＤＡＴＡＩＮ１から入力されたデータＭ１は、ＷＲ１から入力されたＨレベル信号Ｍ１によって第１のＲＡＭ１１に書きこまれ、ＤＡＴＡＩＮ１から入力されたデータＭ２は、ＷＲ１から入力されたＨレベル信号Ｍ２によって第１のＲＡＭ１１に書きこまれる。
【００２２】
一方、ＣＨ１ＥＮからは、レジスタ及びレジスタ制御回路をそれぞれ作動させて、第１のＲＡＭ１１にラッチされているデータの転送を許可するための信号が入力されている。先に述べたように、ＣＨ１ＥＮがＨレベルである間に第１のＲＡＭ１１にラッチされているデータのサンプリング演算及び転送が可能となる。
【００２３】
そして、ＷＲＲＤからは、ＲＡＭにラッチされたデータを読み出してレジスタに転送する信号が入力されている。ＷＲＲＤから入力される信号は、ＣＨ１ＥＮから入力された信号がＨレベルになるとすぐにＨレベルとなり、その後一度Ｌレベルに戻った後に再度Ｈレベルとなるようなタイミングで入力されている。ＣＨ１ＥＮがＨレベルになったとき、ＷＲ１から入力された信号によって、データＭ１はすでに第１のＲＡＭ１１に書きこまれている。そして、ＣＨ１ＥＮがＨレベルになると同時にＷＲＲＤからＨレベルの信号が入力される。つまり、転送が許可されている状態でデータを転送する信号が入力されるので、ＣＨ１ＥＮがＨレベルになると同時に第１のＲＡＭ１１にラッチされたデータＭ１が読み出されて第１のレジスタ１３に転送される。
【００２４】
続いて、ＲＤから、レジスタにラッチされたデータをセレクタ１７に転送する信号が入力される。この信号によって、データＭ１は第１のレジスタ１３から読み出されてセレクタ１７に転送される。ＣＨ１ＥＮがＨレベルであるときは、ＣＨＳＥＬはＬレベルであり、セレクタ１７は第１のレジスタ１３からの信号を累積演算部１８に転送する状態にある。よって、セレクタ１７に転送されたデータＭ１は累積演算部１８へさらに転送される。
【００２５】
一方、ＣＨ１ＥＮがＨレベルになったとき、ちょうどデータＭ２がＤＡＴＡＩＮ１から入力される。その後すぐに、ＷＲからＨレベル信号Ｍ２が入力されて、第１のＲＡＭ１１にはデータＭ２が書きこまれる。さらに続いて、ＷＲＲＤからＨレベルの信号が入力されることによって、第１のＲＡＭ１１にラッチされたデータＭ２も第１のレジスタ１３に転送される。
【００２６】
しかし、この後すぐにＣＨ１ＥＮがＬレベルに戻る。つまり、データの転送が禁止された状態となる。したがって、データＭ２は第１のレジスタ１３内にとどまり、セレクタ１７へ転送されない。最終的に、データＭ２は、第１のレジスタ１３に新たなデータＭ２が転送されてきたときに上書きされて消滅してしまう。
【００２７】
以上の一連の動作を全体として見てみると、第１のＲＡＭ１１、第１のレジスタ１３、セレクタ１７によって、ＤＡＴＡＩＮ１から送られてきたデータは、サンプリング演算されて累積演算部１８へ転送されていることになる。ＤＡＴＡＩＮ１から送られてデータは、データＭ１のみが累積演算部１８に転送され、データＭ２は第１のレジスタ１３内で消滅する。結果として、全データの量が半分に圧縮される。
【００２８】
一方、ＤＡＴＡＩＮ２端子からは、２サンプリング周期ごとにデータが順に送られている。そして、ＷＲ２からＨレベル信号Ｍ１が入力されたとき、データＭ１が第２のＲＡＭ１２に書き込まれる。以後の動作はＤＡＴＡＩＮ１から送られてくるデータの場合と同様である。
【００２９】
ただし、本実施例においては、ＤＡＴＡＩＮ２においては２サンプリング周期でデータが送られてくる。そのため、ＣＨ２ＥＮ及びＷＲ２がＨレベルになる周期も、それぞれＣＨ１ＥＮ及びＷＲ１がＨレベルになる周期の２倍になっている。
【００３０】
さらに、先に述べたように、セレクタ１７はＣＨＳＥＬから入力される信号にしたがって、第１のレジスタ１３または第２のレジスタ１４のどちらから来たデータを累積演算部１８へ出力するかを決定する。本実施例では、ＣＨＳＥＬがＬレベルのときは第１のレジスタ１３のデータを、Ｈレベルのときは第２のレジスタ１４のデータを累積演算部１８へ出力する。よって、第１のレジスタ１３及び第２のレジスタ１４からのデータは、交互に累積演算部１８へ出力されるので、両データは累積演算部１８において融合される。
【００３１】
累積演算部１８においては、乗算器１８Ｂで不要なデータをカットし、加算器１８Ｃで過去のデータと比較演算ことによって、データの圧縮によって生じたノイズを補正する。その後、Ｄ−Ｆ／Ｆ１８Ｄによってデータを再分離することも可能である。再分離されたデータは、第１のラッチ回路１８Ｅ及び第２のラッチ回路１８Ｆを介して外部に出力される。
【００３２】
以上説明したように本発明の第１の実施例では、入力されるデータのサンプリング周期に合わせてＣＨ１ＥＮ、ＣＨ２ＥＮをＨレベルとする周期を変化させる。その結果、レジスタにおいてそれぞれのデータの半分を間引いて圧縮し、その後セレクタで交互に累積演算部へデータを出力することによって各データを融合することが可能になる。そして、データの圧縮によって生じたノイズは、各データを融合した後、単一の累積演算部で一度に取り除く。したがって、単一のデシメーションフィルタで異なるサンプリング周期を持つ多チャンネルのデータを処理することが可能になる。ゆえに、回路規模の増大を最小限に抑えることができる。また、多チャンネルの各データを本実施例のデシメーションフィルタに入力する前に、それぞれのサンプリング周期を合わせ込む必要もない。したがって、周波数合わせ込みによる音質の劣化も生じない。
【００３３】
なお、本実施例ではＤＡＴＡＩＮ２から入力されるデータのサンプリング周期をＤＡＴＡＩＮ１から入力されるデータのサンプリング周期の２倍に設定したが、入力されるサンプリング周波数の比は特に２とは限らず、任意に設定することができる。
（実施例２）
【００３４】
図３は本発明の第２の実施例を示す回路である。また、図４はその動作を示すタイミングチャートである。以下、図３及び図４に基づいて本発明の第２の実施例について説明する。
本発明の第２の実施例のデジタルフィルタ回路は、累積演算部１８のＤ−Ｆ／Ｆ１８Ｄからの出力が、第１のレジスタ１３及び第２のレジスタ１４にフィードバックされている。また、第１のレジスタ１３及び第２のレジスタ１４は、それぞれフィードバックデータの格納領域を有し、そのフィードバックデータ格納領域は、ＲＤ及びＷＲによってコントロールされている。
【００３５】
さらに、実施例1におけるフィルタ係数格納レジスタ１８Ａは、Ｖｏｌｕｍｅ係数をも格納している、フィルタ係数／Ｖｏｌｕｍｅ係数格納レジスタ２８Ａとなっている。
【００３６】
本発明の第２の実施例のデジタルフィルタ回路は、以上説明した点以外、第1の実施例と同じである。
【００３７】
次に、図４を用いて本発明の第２の実施例の動作について説明する。
第４の実施例においても、ＤＡＴＡＩＮ１及びＤＡＴＡＩＮ２から入力されたデータが累積演算部１８へ送られるまでは第１の実施例の場合と同じである。ただし、累積演算部１８内のＤ−Ｆ／Ｆ１８Ｄを通過してフィルタ演算されたデータが、第1のレジスタ１３または第２のレジスタ１４へフィードバックされる点が異なる。
【００３８】
フィードバックされたデータは、ＷＲに再びＨレベルの信号が入力されたときに第1のレジスタ１３または第２のレジスタ１４に書きこまれる。また、累積演算部１８内にフィルタ係数／Ｖｏｌｕｍｅ係数格納レジスタ２８Ａを有するので、フィードバックするデータにはフィードバック前にＶｏｌｕｍｅ演算を施すことが可能である。そして、ＲＤにＨレベルの信号が入力されたときに、第1のレジスタ１３または第２のレジスタ１４から再び累積演算部１８に読み出される。
【００３９】
以上の説明以外の動作は、第１の実施例の場合と同じである
以上説明したように本発明の第２の実施例では、第１の実施例とほぼ同様の回路がほぼ同様の動作をするので、第１の実施例と同じ効果を奏する。さらに、Ｖｏｌｕｍｅ演算されたデータをデータ格納レジスタにフィードバックするので、回路規模をほとんど増やさずにフィルタ機能を付加させることができる。
（実施例３）
【００４０】
図５は本発明の第３の実施例を示す回路である。また、図６はその動作を示すタイミングチャートである。以下、図５及び図６に基づいて本発明の第３の実施例について説明する。
本発明の第３の実施例においては、回路構成は第２の実施例と変わらない。
一方、動作については、第１のレジスタ１３のデータを処理しているときに、ＣＨＳＥＬを一時的にＨレベルにし、ＲＤからＨレベルの信号を入力することによって、第２のレジスタ１４側のデータを累積演算部１８に出力する。
以上説明したように本発明の第３の実施例では、第２の実施例とほぼ同様の回路がほぼ同様の動作をするので、第２の実施例と同じ効果を奏する。さらに、第１のレジスタ１３のデータを処理しているときに、ＣＨＳＥＬを一時的にＨレベルにし、さらにＲＤからＨレベルの信号を入力することによって、第２のレジスタ１４側のデータを累積演算部１８に出力するので、ミキシング機能を持たせることができる。
（実施例４）
【００４１】
図７は本発明の第４の実施例を示す回路である。また、図８はその動作を示すタイミングチャートである。以下、図７及び図８に基づいて本発明の第４の実施例について説明する。
本発明の第４の実施例のデジタルフィルタ回路は、セレクタを３つ有している。このうち、セレクタ１７Ａは、第１のＲＡＭ１１にラッチされた信号またはＤＡＴＡＩＮ１から入力される信号のどちらかを選択して第１のレジスタ１３へ出力する。また、セレクタ１７Ｂは、第２のＲＡＭ１２にラッチされた信号またはＤＡＴＡＩＮ２から入力される信号のどちらかを選択して第２のレジスタ１４へ出力する。セレクタ１７Ｃは、第１の実施例におけるセレクタ１７と同様である。
【００４２】
さらに本発明の第４の実施例のデジタルフィルタ回路は、第１の実施例の回路に加えてＭＯＤＥ１及びＭＯＤＥ２の各端子を有する。このうちＭＯＤＥ１端子は、ＤＡＴＡＩＮ１のデータまたは第１のＲＡＭ１１のデータのどちらを第１のレジスタ１３へ伝送するかを決定する信号を入力するための端子であり、セレクタ１７Ａに接続されている。また、ＭＯＤＥ２端子は、ＤＡＴＡＩＮ２のデータまたは第２のＲＡＭ１２のデータのどちらを第２のレジスタ１４へ伝送するかを決定する信号を入力するための端子であり、セレクタ１７Ｂに接続されている。
【００４３】
本発明の第４の実施例のデジタルフィルタ回路は、以上説明した点以外、第1の実施例と同じである。
【００４４】
次に、図８を用いて本発明の第４の実施例の動作について説明する。
まず、ＭＯＤＥ１及びＭＯＤＥ２を通じてセレクタ１７Ａ及びセレクタ１７Ｂを操作し、ＤＡＴＡＩＮ１からのデータは第１のＲＡＭ１１にラッチし、ＤＡＴＡＩＮ２からのデータは第２のＲＡＭ１２にラッチせずに第２のレジスタ１４へ直接入力されるようにする。セレクタ１７Ａは第1のＲＡＭ１１からのデータを第１のレジスタ１３に送るので、ＤＡＴＡＩＮ１から入力されるデータの処理については、第１の実施例の場合と同じである。
【００４５】
一方、ＤＡＴＡＩＮ２から入力されるデータは、セレクタ１７ＢがＤＡＴＡＩＮ２からのデータを第２のＲＡＭ１２を介さずに第２のレジスタ１４へ直接入力する。ＤＡＴＡＩＮ２から入力されてくるデータＭ１は、ＣＨ２ＥＮがＨレベルであるときに、ＷＲＲＤから入力されるＨレベル信号によって、直接第２のレジスタ１４に書きこまれる。
【００４６】
また、本実施例では、他の実施例と異なり、ＤＡＴＡＩＮ２から送られてくるデータの周期と同じ周期でＣＨ２ＥＮがＨレベルになる。したがって、ＤＡＴＡＩＮ２からデータが送られてくる度に、その都度当該データが第２のレジスタ１４に書きこまれる。そして、ＲＤから送られてくるＨレベル信号によって、第２のレジスタに書きこまれたデータＭ１を累積演算部１８へ出力する。つまり、第２のレジスタに書きこまれるデータは常にＤＡＴＡＩＮ２から送られてくるデータの１周期分なので、ＤＡＴＡＩＮ２から送られてくるデータは途中で消滅することなく、全てが累積演算部１８へ出力される。
【００４７】
また、本実施例では、ＣＨ２ＥＮがＨレベルである間にＲＤからＨレベルの信号を２度入力している。このようにすることによって、データＭ１を累積演算部へ２回出力し、データをインターポーレートすることができる。
以上の説明以外の動作は、第１の実施例の場合と同じである。
【００４８】
以上説明したように本発明の第４の実施例では、第１の実施例とほぼ同様の回路がほぼ同様の動作をするので、第１の実施例と同じ効果を奏する。さらに、ＲＡＭとデータ格納レジスタとの間にセレクタを配置して、ＤＡＴＡＩＮ１及びＤＡＴＡＩＮ２から入力されるデータをＲＡＭに一時的に蓄えるかどうか選択する機能をつけたので、ＤＡＴＡＩＮ１またはＤＡＴＡＩＮ２から入力されるデータを、あえて間引かないようにすることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第１の実施例の動作を示すタイムチャートである。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第２の実施例の動作を示すタイムチャートである。
【図５】本発明の第３の実施例を示す回路図である。
【図６】本発明の第３の実施例の動作を示すタイムチャートである。
【図７】本発明の第４の実施例を示す回路図である。
【図８】本発明の第４の実施例の動作を示すタイムチャートである。
【符号の説明】
【００５０】
１１：第１のＲＡＭ
１２：第２のＲＡＭ
１３：第１のレジスタ
１４：第２のレジスタ
１５：第１のレジスタ制御回路
１６：第２のレジスタ制御回路
１７：セレクタ
１８：累積演算部１８
１８Ａ：フィルタ係数格納レジスタ
１８Ｂ：乗算器
１８Ｃ：加算器
１８Ｄ：Ｄ−Ｆ／Ｆ
１８Ｅ：第１のラッチ回路
１８Ｆ：第２のラッチ回路
１９Ａ：第１のＡＮＤ回路
１９Ｂ：第２のＡＮＤ回路
１９Ｃ：第３のＡＮＤ回路
１９Ｄ：第４のＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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