(57)【要約】【課題】半導体の並列駆動回路において、各半導体の電力損失を均等に分散させて所定半導体のみの熱集中を回避する。【解決手段】スイッチング電源の昇圧チョッパ回路（含むアクィブフィルタ１１）の並列ＩＧＢＴを駆動する半導体素子の並列駆動回路において、当該制御回路からのスイッチングパルス信号（同図（ａ）参照）をカウンタに入力し、このカウンタの出力信号（同図（ｂ）参照）とスイッチングパルス信号とを論理回路を組み合わせた回路で同スイッチングパルス信号のパルスを間引いた信号を得る（同図（ｂ），（ｃ）参照）。これらの信号により各ＩＧＢＴを交互にオン、オフし、各ＩＧＢＴにおいて電力損失を均等に分担させる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
並列に接続された複数のパワースイッチング素子を駆動する際、その電力損失を分担させる半導体素子の並列駆動回路において、
上記パワースイッチング素子をオン，オフ駆動するスイッチングパルス信号ごとに、あるいは同スイッチングパルス信号の複数回ごとに、上記複数のパワースイッチング素子の中から順次１つを選択する手段を備え、上記各パワースイッチング素子を順次選択してオン，オフするようにしたことを特徴とする半導体素子の並列駆動回路。
【請求項２】
並列に接続された複数のパワースイッチング素子を駆動する際、その電力損失を分担させる半導体素子の並列駆動回路において、
上記パワースイッチング素子をオン，オフ駆動するスイッチングパルス信号を上記パワースイッチング素子の１つに順次割り当てるために、上記スイッチングパルス信号のパルスを間引いた信号を上記各パワースイッチング素子の数だけ得るカウンタ手段を備え、上記カウンタ手段によって得た信号により、上記複数のパワースイッチング素子の中から順次１つを選択してスイッチングし、上記各パワースイッチング素子における電力損失を分担させるようにしたことを特徴とする半導体素子の並列駆動回路。
【請求項３】
上記スイッチングパルス信号は、所定周期区間ごとに上記パワースイッチング素子の数だけ同じパルス幅のパルスを含み、その周期区間において上記カウンタ手段によって得られた信号により、上記パワースイッチング素子を順次１つずつ同パワースイッチング素子の数だけ繰り返しオン、オフするようにした請求項２に記載の半導体素子の並列駆動回路。
【請求項４】
上記カウンタ手段は、上記スイッチングパルス信号をクロックとするｎ進カウンタ（ｎ；正の整数）であり、上記ｎ進カウンタの出力と上記スイッチングパルス信号とを論理回路で組み合わせてこれを上記各パワースイッチング素子のスイッチングパルス信号としてなる請求項２または３に記載の半導体素子の並列駆動回路。
【請求項５】
上記カウンタ手段の機能を当該制御手段のマイクロコンピュータのソフトウェアで実行するようにした請求項２，３または４に記載の半導体素子の並列駆動回路。
【請求項６】
上記半導体素子の並列駆動回路を昇圧チョッパ回路のアクティブフィルタＰＦＣに適用し、上記パワースイッチング素子をそのアクティブフィルタのスイッチング手段としてなる請求項１ないし５のいずれか１項に記載の半導体素子の並列駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、家電機器などの電源装置に用いられる並列半導体素子（並列パワースイッチング素子；ＩＧＢＴ，トランジスタ）を駆動する制御技術に関し、さらに詳しく言えば、パワースイッチング素子の電力損失を各パワースイッチング素子に分担させるようにした半導体素子の並列駆動回路に関するものである。
【０００２】
【従来の技術】
家電機器などの電源装置では、負荷に大電流が供給できるなどの利点から、複数のパワースイッチング素子を並列接続として、これらを駆動する並列駆動回路が用いられている。
【０００３】
パワースイッチング素子には、他の素子と同じくその特性にバラツキがあり、一例としてＩＧＢＴについて言えば飽和電圧特性にバラツキがある。したがって、複数のパワースイッチング素子を駆動する場合、スイッチング損失や定常損失が複数の素子のうちの１つの素子に偏り易く、発熱が１つの素子に集中してこれが熱破損の原因ともなる。
【０００４】
この熱破損を回避するには、例えば並列とする素子数をさらに増加すればよいのであるが、その素子回路が大型化になるため好ましくない。そこで、並列のパワースイッチング素子における各電流のバランスをとり、定常損失を分散させる方法がある（例えば、特許文献１参照）。
【０００５】
特許文献１においては、並列のパワースイッチング素子（ＩＧＢＴ）の各コレクタ電流を検出する電流検出手段を備え、それらのコレクタ電流が等しくなるように、その検出電流をゲート駆動回路あるいはゲート電圧にフィードバックしてコレクタ電流をバランスするようにしている。これによると、各ＩＧＢＴの能力が最大限に利用可能となり、また、定常損失を分散させることから、熱破損の回避にも寄与することにもなる。
【０００６】
また、他の方法としては、並列のパワースイッチング素子のスイッチングタイミングに工夫を施してスイッチング損失を分散させるものが知られている（例えば、特許文献２参照）。
【０００７】
特許文献２においては、例えば２つの並列パワースイッチング素子（並列トランジスタ）をスイッチングするパルスサイクルを提供する際、そのパルスのオン、オフタイミングを交互に前後させるようにしている。これによると、各トランジスタにおけるスイッチング損失が分担され、その損失が均等に分散される。
【０００８】
【特許文献１】
特開平９−２８９４４２号公報
【特許文献２】
特開平６−９０１５１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上記特許文献１にあっては、スイッチング損失までは分散させることができず、例えば複数のＩＧＢＴを含むアクティブフィルタを有する電源装置の場合、各ＩＧＢＴのスイッチングパルス信号が十数ｋＨｚ〜数十ｋＨｚであることから、そのスイッチング損失が無視できず、熱破損の原因となる。
【００１０】
また、そのＩＧＢＴとして、電流センスエミッタ付きのもを用いるか、あるいはシャント抵抗およびアンプ回路を付加する必要があるため、コスト面だけなく、回路損失の点で得策ではない。また、特許文献２にあっては、上述したようにスイッチング損失が分散されるが、定常損失を分散させることができないことから、熱破損の回避が難しい。
【００１１】
したがって、本発明の課題は、並列パワースイッチング素子の各特性バラツキなどによらず、そのスイッチング損失、定常損失を分散させて、これにより所定素子のみの発熱集中を回避することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明は、並列に接続された複数のパワースイッチング素子を駆動する際、その電力損失を分担させる半導体素子の並列駆動回路であって、スイッチングパルス信号ごとに、あるいは同スイッチングパルス信号複数回ごとに、その複数のパワースイッチング素子の中から順次１つを選択する手段を備え、各パワースイッチング素子を順次選択してオン、オフするようにしたことを特徴としている。
【００１３】
また、本発明、スイッチングパルス信号のパルスを上記パワースイッチング素子の１つに順次割り当てるために、そのスイッチングパルス信号のパルスを間引いた信号を各パワースイッチング素子の数だけ得るカウンタ手段を備え、このカウンタ手段によって得た信号により、複数のパワースイッチング素子の中から順次１つを選択してスイッチングし、各パワースイッチング素子における電力損失を分担させるようにしたことを特徴している。
【００１４】
上記スイッチングパルス信号は、所定周期区間ごとに上記パワースイッチング素子の数だけ同じパルス幅のパルスを含み、その周期区間において上記カウンタ手段によって得られた信号により、上記パワースイッチング素子を順次１つずつ同パワースイッチング素子の数だけ繰り返しオン、オフすることが好ましく、これによれば、図３に示すように、各周期Ａ区間ごとに、スイッチング損失、定常損失の均等化が図られ、それらの損失の分散により所定パワースイッチング素子のみの熱集中が回避される。
【００１５】
上記カウンタ手段を、上記スイッチングパルス信号をクロックとするｎ進カウンタ（ｎ；正の整数）とし、このｎ進カウンタの出力と上記スイッチングパルス信号とを論理回路で組み合わせてこれを各パワースイッチング素子の信号にするとよい。これによれば、並列パワースイッチング素子の数に対応した並列駆動回路が実現される。
【００１６】
また、上記カウンタ手段の機能を当該制御手段のマイクロコンピュータのソフトウェアで実行させることもでき、これによれば、そのハードウェア分のコスト低下を図ることができる。
【００１７】
上記半導体素子の並列駆動回路を昇圧チョッパ回路のアクティブフィルタＰＦＣに適用し、上記パワースイッチング素子をそのアクティブフィルタのスイッチング手段に用いることにより、昇圧チョッパ回路の小型化が可能となる。
【００１８】
【発明の実施の形態】
本発明の半導体素子の並列駆動回路は、スイッチング電源などにおいて、並列に接続されている複数のパワースイッチング素子をスイッチングするため、スイッチングパルス信号のパルスを間引いた信号を各パワースイッチング素子の数だけ得、これらの信号により各パワースイッチング素子の中から順次１つを選択してスイッチングすることにより、各パワースイッチング素子における電力損失を分担させる。
【００１９】
図１に示すように、スイッチング電源としての昇圧チョッパ回路は、入力の直流電圧１０を有効に利用するためのアクティブフィルタ１１と、このアクティブフィルタ１１による所定直流電圧を平滑化して負荷１２に印加するための平滑コンデンサ１３とを備えている。
【００２０】
アクティブフィルタ１１は、入力直流電圧１０の正側に昇圧チョークコイル１１ａ、ダイード１１ｂを直列に接続し、ダイオード１１ｂのカソード側を平滑コンデンサ１３の正端子に接続し、ダイオード１ｂのアノード側と入力直流電圧の負側との間にパワースイッチング素子（ＩＧＢＴ）１１ｃ，１１ｄを２つ並列接続としてなる。
【００２１】
各ＩＧＢＴ１１ｃ，１１ｄを駆動する並列駆動回路は、昇圧チョッパ回路を制御する制御回路（ＣＰＵ）１４から出力されるスイッチングパルス信号のパルスを間引いた信号によりＩＧＢＴ１１ｃ，１１ｄを順次１つづつ選択してスイッチングするためのセレクタ回路１５と、このセレクタ回路１５からのスイッチングパルス信号により、それぞれＩＧＢＴ１１ｃ，１１ｄをスイッチング駆動する第１および第２の駆動回路１６，１７とを備えている。
【００２２】
セレクタ回路１５は、例えば図２に示すように、制御回路１４からのスイッチングパルス信号をカウントするパルスカウンタ１５ａと、２つのＩＧＢＴ１１ｃ，１１ｄを選択してスイッチングするために、そのパルスカウンタ１５ａの出力Ｑ０からの信号を反転するインバータ１５ｂ、この反転信号とスイッチングパルス信号とを論理積してスイッチング信号のパルスを間引き、この間引いた信号を第１の駆動回路１６に出力する２アンド回路１５ｃと、その出力Ｑ０からの信号とスイッチングパルス信号とを論理積してスイッチング信号のパルスを間引き、この間引いた信号を第２の駆動回路１７に出力する２アンド回路１５ｄとを備えている。
【００２３】
次に、上記構成とした半導体素子の並列駆動回路の動作を図３のタイムチャート図を参照して説明する。まず、制御回路１４からはスイッチングパルス信号（同図（ａ）参照）が出力され、このスイッチングパルス信号がパルスカウンタ１５ａのＣＫ（クロック）端子に入力されると、パルスカウンタ１５ａのＱ０端子からはスイッチングパルス信号の立ち下がりタイミングでＨ，Ｌとした信号が出力される（同図（ｂ）参照）。
【００２４】
カウンタ１５ａの出力Ｑ０の信号を反転した信号とスイッチングパルス信号とが２アンド回路１５ｃで論理積されるため、２アンド回路１５ｃからはスイッチングパルス信号の１つ置きのパルス（信号Ｓ２のパルス）を間引いた信号Ｓ１が出力される（同図（ｃ）参照）。
【００２５】
また、カウンタ１５ａの出力Ｑ０の信号とスイッチングパルス信号とが２アンド回路１５ｄで論理積されるため、２アンド回路１５ｄからはスイッチングパルス信号の１つ置きのパルス（信号Ｓ１のパルス）を間引いた信号Ｓ２が出力され（同図（ｄ）参照）、この信号Ｓ２は上記信号Ｓ１のパルス間のパルス信号となる。
【００２６】
上記信号Ｓ１，Ｓ２により、各ＩＧＢＴ１１ｃ，１１ｄが交互にスイッチングされ、つまり各ＩＧＢＴ１１ｃ，１１ｄが順次１つずつスイッチングされる。図３（ｃ），（ｄ）から明らかなように、各周期Ａ区間ごとにおいて、各ＩＧＢＴ１１ｃ，１１ｄはそれぞれオン、オフを２回行われるが、そのタイミングがずれているだけで、動作自体は同じである。
【００２７】
ところで、スイッチング電源の昇圧チョッパ回路を制御する場合、制御回路１４は入力電圧、入力電流、負荷変動に対してスイッチングパルス信号のオン、オフ周波数を遙かに高く設定するため、ＩＧＢＴ１１ｃがオン、オフするときの状態と、ＩＧＢＴ１１ｄがオン、オフするときの状態とはほぼ等しい。
【００２８】
なお、各周期Ａ区間ごとの各ＩＧＢＴ１１ｃ，１１ｄについては、図３（ｅ）に示すスイッチングパルス信号により各ＩＧＢＴ１１ｃ，１１ｄを同時にオン、オフした場合と見なせ、つまり電力的にはほぼ同じと言える。
【００２９】
これにより、各ＩＧＢＴ１１ｃ，１１ｄにおけるスイッチング損失、定常損失が平均化によって分散されることになるため（電力損失が均等に分担されるため）、各素子の特性等のバラツキによらず、その損失のアバランスが解消される。
【００３０】
この損失のアバランス解消により、各ＩＧＢＴ１１ｃ，１１ｄにおける発熱バランスが保たれ、特定の素子のみに発熱が集中することもなく、熱破損が回避でき、またそれら素子の選定が容易となり、安全性も向上する。
【００３１】
また、回路の設計に当たっては、最適な設計マージンをもった素子設定が可能であり、その素子の余分なスペックや素子数の余分な増加を抑えることができ、コスト低下が図れる。なお、上記実施例では、各ＩＧＢＴ１１ｃ，１１ｄは交互にオン、オフしているが（周期Ａ区間毎にそれぞれ２回）、スイッチングパルス信号に対して任意の回数ずつオン、オフするようにしてもよい。
【００３２】
上記実施例ではパワースイッチング素子が２個の場合について説明したが、例えばその素子が３個以上としても、本発明を適用することができる。例えば、３個の素子を並列に接続している場合、制御回路１４からのスイッチングパルス信号に、所定周期区間ごとにそれぞれ６個の同じパルス幅のパルスを含めるようにし、このスイッチングパルス信号のパルスをカウンタおよび論理回路で間引いた信号を得（３つの信号）、これら信号により各素子を順次オン、オフしてこれを２回繰り返すようにすればよい。
【００３３】
また、家電機器にあっては、多くの場合、マイクロコンピュータを制御手段として搭載していることから、その電源装置のコスト高を抑えるため、上記セレクタ回路１５のハードウェアをソフトウェアで実現することが好ましい。さらに、上記実施例ではスイッチング電源として昇圧チョッパ回路に適用しているが、ダウンコンバータや他のスイッチング電源にも応用することができる。
【００３４】
【発明の効果】
以上説明した本発明によれば、以下に述べる効果を奏する。すなわち、本発明の半導体素子の並列駆動回路は、並列パワースイッチング素子の特性等のバラツキにかかわらず、それらの電力損失が均等に分担され、ひいてはそのスイッチング損失、定常損失を分散させてこれにより所定素子のみの発熱集中を回避することができ、素子数の増加、回路の大型化が抑えられるという効果がある。
【００３５】
本発明の半導体素子の並列駆動回路は、スイッチングパルス信号のパルスをパワースイッチング素子の１つに順次割り当てるために、そのスイッチングパルス信号のパルスを間引いた信号を各パワースイッチング素子の数だけ得るカウンタ手段を備え、カウンタ手段によって得た信号によりその複数のパワースイッチング素子の中から順次１つを選択してスイッチングしていることから、上述した効果を奏し、しかもカウンタ手段としてパルスカウンタおよび論理回路を用いることにより、ハードウェアを安価に済ませられるという効果がある。
【００３６】
また、パワースイッチング素子特性などのバラツキを考慮せずともよくなることから、回路の設計に際してパワースイッチング素子の選定が容易になり、当該回路を搭載する電源装置等の安全性の向上が図れる。さらに、そのパワースイッチング素子の選定に際して最適な定格や数量を用いことが容易ともなり、コスト増大を抑えることができる。
【図面の簡単な説明】
【図１】本発明による半導体の並列駆動回路を備えた電源装置を説明する概略的ブロック図。
【図２】図１に示す半導体の並列駆動回路を説明する概略的回路図。
【図３】図１および図２に示す並列駆動回路の動作を説明する概略的タイムチャート図。
【符号の説明】
１０  入力直流電圧
１１  アクティブフィルタ
１１ｃ，１１ｄ  パワースイッチング素子（ＩＧＢＴ）
１４  制御回路（ＣＰＵ）
１５  セレクタ回路
１５ａ  カウンタ
１５ｂ  インバータ
１５ｃ，１５ｄ  ２アンド回路
【図１】
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【図２】
2004289938.tif 000004
【図３】
2004289938.tif 000005