(57)【要約】【課題】マルチチャネル伝送路を用いたネットワークシステムにおいて、チャネル毎にセル廃棄の情報に応じてチャネル間を切り替えるスイッチ前段のバッファ容量を変更することで、上位プロトコルによる再送命令によるトラヒック増大が発生してもバッファ溢れを防ぐ。【解決手段】ノードにおいて、各受信部にエラーセル検出手段を設け、エラーレートの大きいチャネルを決定する。ローテーションスイッチ前段に設けたバッファをバンク分けし、チャネル毎にどのバンクを使用するかを決めるバンクテーブルを設ける。書き込みアドレスと読み出しアドレスの値から、バンク変更の可否を判別し、エラーレートの大きいチャネルをバンク変更可能になった時点でバンクを追加することで、バッファ容量を増加する。【選択図】        図１
2004248027.tif 000002
【特許請求の範囲】
【請求項１】
複数のノード装置間を、複数の伝送チャネルで接続し、信号の伝送を行うネットワークシステムであって、各ノード装置における伝送チャネル毎にセルの改変を検出する手段と、その検出手段間での相対的なエラーレートを算出する手段と、各伝送路毎に設けたバッファ内を分割して管理する手段を備え、前記エラーレートの結果にしたがって、バッファ内の分割領域を変更することを特徴とするバッファ制御装置。
【請求項２】
複数のノード装置間を、複数のチャネルで接続し、信号の伝送を行うネットワークシステムであって、各ノード装置における伝送チャネルに接続した端末毎にセルの改変を検出する手段と、その検出手段間での相対的なエラーレートを算出する手段と、各伝送路毎に設けたバッファ内を分割して管理する手段を備え、前記エラーレートの結果にしたがって、バッファ内の分割領域を変更することを特徴とするバッファ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の端末装置を接続するためのノード装置と、このノード装置を複数個接続するための複数のチャネルを有するマルチチャネル伝送路からなるネットワークシステムと、このノード装置及びネットワークシステムで伝送されるパケットの伝送制御方法に関し、セルロス時の再送要求に対応したバッファ制御方法に関するものである。
【０００２】
【従来の技術】
構成の容易なノード装置及びネットワークシステムとして、複数の伝送チャネルを用いたマルチチャネル伝送路からなるネットワークシステムが検討されている。特開平８−２３７３０６号公報にはノード装置に入力された信号をバッファに一時記憶し、バッファからの信号を出力できるチャネルを所定のパターンで変更し、所望のチャネルで出力できるときに、バッファから信号を読み出し出力する装置および方法が示されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述の従来例においては、各チャネルのバッファ容量が固定割付されていることにより、一部伝送パスのエラーレートが高くなった場合に起こるビット誤り、すなわちセルロス発生時に、プロトコルの上位層において行われる再送命令によって、特定のバッファにセルが集中し、バッファ溢れを起こしてしまうという問題点があった。
【０００４】
【課題を解決するための手段】
各伝送チャネル毎のセルロス検出手段からの値を比較し、バッファ割り当て変更手段を用いて、最もセルロス発生の多いチャネルにバッファ容量を多く割り当てる。
【０００５】
（作用）
上述のごとく構成された本発明によるバッファ制御装置および伝送制御方法においては、セルロスが発生したチャネルのバッファ容量が他のチャネルより多く設定されるため、伝送プロトコル上位層で行われる再送命令により増大したトラヒックをバッファ溢れすることなく伝送されるようになり、再送命令の頻発によるネットワーク全体のシステムダウンが発生しにくくなる。
【０００６】
【発明の実施の形態】
図１は本発明におけるバッファ制御部の構成を示す図であり、１つのデュアルポートメモリを複数のバンクに分けて使用する構成例を示している。
【０００７】
図１において、符号１０１は、入力されたＡＴＭセルヘッダを解析し、宛先出力チャネルを決定するデコーダ部、１０２は内部領域を８つのバンクに分割し、宛先別に４ｃｈ分のセルを格納するデュアルポートメモリ、１０３はチャネル１に送出するセルを格納するｃｈ１の書き込みアドレスカウンタＩ、１０４はチャネル２に送出するセルを格納するｃｈ２の書き込みアドレスカウンタＩＩ、１０５はチャネル３に送出するセルを格納するｃｈ３の書き込みアドレスカウンタＩＩＩ、１０６はチャネル４に送出するセルを格納するｃｈ４の書き込みアドレスカウンタＩＶ、１０７は、デコーダ１０１で決定した宛先出力チャネルのアドレスカウンタを選択するセレクタ、１０８はｃｈ１読み出しアドレスカウンタ、１０９はｃｈ２読み出しアドレスカウンタ、１１０はｃｈ３読み出しアドレスカウンタ、１１１はｃｈ４読み出しアドレスカウンタ、１１２は読み出しアドレスを１０８から１１１の中から選択するセレクタ、１１３は読み出しチャネルのカウンタを制御するイネーブル部、１１４は１０３のライトアドレス値から１０８のリードアドレス値を減算し、正であればバンク変更可能、負であればバンク変更不可能であると判断するｃｈ１のバンク変更判定部、以下同様に１１５はｃｈ２のバンク変更判定部、１１６はｃｈ３のバンク変更判定部、１１７はｃｈ４のバンク変更判定部、１１８はセルロスカウンタからの情報とバンク変更判定部１１４−１１７の状況によりバンクテーブルの変更を指示するテーブル変更部、１１９は各チャネルデータと格納するバンク領域の対応を示すバンクテーブルである。
【０００８】
図２は本発明におけるネットワークシステムの構成例であり、４つのノードを光ファイバによって接続した例を示している。符号２０１から２０４は各々端末が４台接続されたノードであり、４芯の光ファイバによりリング上に接続される。リングにおける信号の伝送方向は片方向であり、２０１、２０２、２０３、２０４の方向に伝送される。
【０００９】
図３はノードの内部構成を示す図であり、各ノードと接続するネットワークの入力側には４芯のファイバが接続し、１芯づつ符号３０１の受信Ｉから３０４の受信ＩＶに接続する。
【００１０】
受信ＩないしＩＶでは、光ファイバからの信号をＯＥ変換し、クロック抽出、エラー検出等を行う。符号３０５から３０８は分離挿入１−ＩＶであり、各々端末１−ＩＶと接続し、ネットワーク上の各端末宛て信号の分離と、端末からの信号をネットワーク側に挿入を行う。符号３１７はセルロスカウンタで、各受信部３０１−３０４におけるエラー回数をカウントし、単位時間あたりのエラーレートを算出する。各受信部のエラーレートで最も大きいチャネルを判定し、符号３１３−３１６のバッファ部に結果を伝達する。符号３１８はチャネル制御部であり、各バッファから読み出すチャネルを指定する。符号３１９はセレクタであり、チャネル制御部からのチャネル選択信号に従って入力先と出力先を選択するローテーションスイッチを構成する。例えば、バッファＩにおいてチャネル２を読み出す制御信号がチャネル制御部より指定されると、セレクタ３１９はバッファＩからの入力信号を符号３２１送信ＩＩへ出力する。同時にこのサイクルでは３１４からの入力を３２２への出力に、３１５からの入力を３２３への出力へ、３１６からの入力を３２０への出力へと設定される。次のサイクルでは、チャネル制御部からのチャネル選択信号は、３１３入力を３２２出力へ、３１４入力を３２３出力へ、３１５入力を３２０出力へ、３１６入力を３２１出力へと接続される。以下同様に、４サイクルでセレクタ動作は１巡することになる。符号３２０である送信Ｉから符号３２３である送信ＩＶはそれぞれＥＯ変換を行い、４芯ファイバの１芯に接続される。
【００１１】
図４は各バッファ中のデュアルポートメモリに設定されたメモリバンクであり、ＢＫ０からＢＫ７の８バンクに設定されている。
【００１２】
図５は各チャネル用デーダを格納するバンクを示すバンクテーブルで、チャネルとバンクの対応関係が示されている。
【００１３】
なお、本実施例におけるチャネルとは、ループ状に接続された４芯を使用する４つのループ伝送路を区別するためのもので、２０１から２０４の各ノード内の受信Ｉ、分離挿入Ｉ、バッファＩ、送信Ｉを環状に接続されており、これをｃｈ１伝送路と呼ぶ。同様に、各ノードの受信ＩＩ、分離挿入ＩＩ、バッファＩＩ、送信ＩＩを環状に接続したものをｃｈ２伝送路、各ノードの受信ＩＩＩ、分離挿入ＩＩＩ、バッファＩＩＩ、送信ＩＩＩを環状に接続したものをｃｈ３伝送路、各ノードの受信ＩＶ、分離挿入ＩＶ、バッファＩＶ、送信ＩＶを環状に接続したものをｃｈ４伝送路と呼ぶことにする。
【００１４】
以下に動作例を示す。
【００１５】
ノード２０１のｃｈ１伝送路に接続した端末Ｉからノード２０３のｃｈ３伝送路に接続した端末ＩＩＩへのデータ転送例について説明する。なお、データは固定長でヘッダ部分にアドレス情報が含まれるＡＴＭセルとする。
【００１６】
ノード２０１の端末Ｉから送出されたセルは、３０５の分離挿入部Ｉにてｃｈ１伝送路に挿入される。３１３のバッファＩにセルが入力されると、デコーダ１０１にてセルヘッダが解析され、宛先がノード２０２のｃｈ３伝送路に接続した端末と判別される。そこで、デコーダ１０１はセレクタ１０７にｃｈ３を選択する信号を出力する。また、デコーダ１０１はライトアドレスカウンタ１０５に対してカウントアップのためのイネーブル信号を供給する。１０５はバンクテーブルに基づいてｃｈ３のバンクはＢＫ２よりＢＫ２を選択するアドレスを出力する。セレクタ１０７にて１０５からのアドレスを選択し、デュアルポートのライト側に出力する。１２０のデュアルポートメモリにＢＫ２のライトアドレスが供給されることで、３０５の分離挿入Ｉからのセルが格納される。
【００１７】
デュアルポートメモリに格納されたデータはチャネル制御部３１８の指示によりデコーダ１１３にて１セル毎に出力先を変更しながら読み出される。そこで、ｃｈ３領域に格納されたバッファの読み出しタイミングとなると、ＷアドレスＩＩＩからのアドレスがセレクタ１１２にて選択され、デュアルポートメモリの読み出し側アドレスポートに入力される。１０２出力ポートから出力されたセルは、ｃｈ３読み出しタイミングとしてチャネル制御部３１８にて指定された接続先である符号３２２の送信部ＩＩＩに接続されており、３２２に出力されることでｃｈ３伝送路への乗り換えが完了する。３２２出力はｃｈ３伝送路であるところの４芯ファイバ中の１本に接続されており、このファイバを経由して次のノードである２０２に転送される。
【００１８】
ノード２０２において、４芯ファイバより入力された上記セルは、ｃｈ３伝送路であるところの受信部ＩＩＩにて受信され、ＯＥ変換、クロック抽出、エラー検出等を経て分離挿入部３０７にてセルヘッダ情報によりｃｈ３伝送路を引き続き転送される。３１５のバッファ部ＩＩＩにて受信した上記セルは、バッファ部内のデコーダ１０１にて書き込むチャネルがｃｈ３と決定する。ｃｈ３である書き込みアドレス１０５は、バンクテーブルにてＢＫ２と決定されており、ＢＫ２のアドレスを出力し、セレクタ１０７にて１０５からの出力が選択されデュアルポート１０２に書き込み側アドレスとして渡される。デュアルポートメモリ１０２にてＢＫ２アドレスが入力されることにより、上記セルはＢＫ２領域に格納される。チャネル制御部３１８からの制御信号によりｃｈ３出力タイミングとなると、デコーダ１１３より符号１１０の書き込みアドレスＩＩＩに対してカウントアップのイネーブル信号が出力される。１１０はイネーブル信号を受け、バンクテーブル１１９にて指定されたＢＫ２領域のアドレスを出力する。同時に、セレクタ１１２はケヤネル制御部３１８からの制御信号により、１１０からのデータ出力タイミングで１１０からの入力アドレスをデュアルポートメモリ１０２に出力するように制御されている。よって、ＢＫ２アドレスはデュアルポートメモリ１０２の読み出し側アドレスポートに入力される。１０２はアドレス入力を受けて、ＢＫ２に格納されたセルを読み出す。同時に、セレクタ３１９はチャネル制御部３１８からの制御信号により、３１５からの入力セルを符号３２２である送信部ＩＩＩに出力するように制御されており、上記セルは３２２を介してｃｈ３伝送路のまま４芯ファイバに送出される。
【００１９】
ノード２０３において、４芯ファイバより入力された上記セルは、Ｃｈ３伝送路であるところの受信部ＩＩＩにて受信され、ＯＥ変換、クロック抽出、エラー検出等を経て分離挿入部３０７にてセルヘッダ情報によりｃｈ３伝送路から分離され、最終宛先である端末３１０に出力される。以上がセルロスが発生しない場合のセル転送動作である。
【００２０】
次に、セルロス発生時に変化する動作を説明する。上記と同様にノード２０１のｃｈ１伝送路に接続した端末Ｉからノード２０３のｃｈ３伝送路に接続した端末ＩＩＩへのデータ転送例について説明する。このトラヒックは１５００バイトのＩＰパケットの連続転送とすると、１パケットをＡＴＭセルに分解して転送するとき、３２セルに分割される。これは、１セルのエラーでＩＰパケット３２セル分すべてを再送することが必要になり、エラーが発生した伝送路のトラヒックは増大する。そこで、次のような対策が行われる。
【００２１】
ノード２０２において、ｃｈ３伝送路上の符号３０３である受信部ＩＩＩにて１セルエラーが検出されたとする。すると、セルロスカウンタ３１７にて他の受信部より相対的にエラーレートが高くなったことを検出する。この情報はｃｈ３伝送路のバッファ制御部ＩＩＩ３１５に通知される。この情報により３１５内のテーブル変換部１１８にて、ｃｈ３のバンク変更判定部ＩＩＩ１１６からの変更許可を待って、バンク追加、すなわち、空きバンクであるＢＫ４をＢＫ２に加えて追加するようにバンクテーブルを変更する。この換作により、ＢＫ２とＢＫ４が１つのリングバッファとして動作するようになる。このことで、ｃｈ３宛てセル格納領域は、２倍となり、セル再送によるトラヒックの増大に対応可能となり、バッファ３１５でのバッファ溢れによる更なるセルロスを回避することができるようになる。
【００２２】
【発明の効果】
セルロースが発生した伝送路上のバッファ容量を増大することが可能になり、バッファ溢れによる更なるセルロス発生を未然に防ぐことが可能となる。
【図面の簡単な説明】
【図１】本発明におけるバッファ制御部。
【図２】本発明におけるネットワーク構成。
【図３】本発明におけるノード構成。
【図４】本発明におけるメモリのバンク構成。
【図５】本発明におけるバンクテーブル。
【図１】
2004248027.tif 000003
【図２】
2004248027.tif 000004
【図３】
2004248027.tif 000005
【図４】
2004248027.tif 000006
【図５】
2004248027.tif 000007