(57)【要約】【課題】集積回路の再利用設計において自動化を図り、要素回路設計およびそのレイアウトの作業時間の短縮と高品質の設計可能とする装置、プログラムの提供。【解決手段】既存の設計資産における回路図およびレイアウトデータに含まれる設計者のノウハウを抽出した上で、データベース化を図り、前記データベースを入力として回路の自動最適化手段と素子の自動生成配置手段を活用した自動再利用設計装置を構築する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
旧回路図のデータベースと、旧ＳＰＩＣＥモデルファイルと、新ＳＰＩＣＥモデルファイルと、旧シュミレーションデータベースと、を基にシミュレーション用パラメータを最適化用パラメータに変換する機能を有する集積回路の最適化手段と、
前記旧回路に対応するレイアウトにおける素子生成条件および集合、整列および間隔配置の素子配置制約の自動抽出を行う手段と、
前記素子配列制約に基づくレイアウトの自動配置および自動配線を行う手段と、を有することを特徴とする集積回路の自動再利用設計装置。
【請求項２】
請求項１記載の集積回路の自動再利用設計装置をコンピュータに実行させることを特徴とするソフトウェア。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、製造プロセスにおける半導体の物理的仕様および製造技術の変更等にともない、既存の回路およびレイアウトに対して同一の機能を有する新たな回路およびレイアウトを設計する集積回路の自動再利用設計装置、集積回路の自動再利用設計方法、及び集積回路の自動再利用設計方法を行うためのプログラムを記録した記録媒体に関する。
【０００２】
【従来の技術】
従来、回路動作における目標値との差分情報を元に回路中のトランジスタ素子（ゲート幅、ゲート長）の最適化による再利用設計を行ない、配線遅延とデザインルールを考慮した制約に基づく既存マスクレイアウトの修正および追加で再利用設計を行っている（例えば、特許文献１参照。）。主にロジック設計に特化した技術である。
【０００３】
【特許文献１】
特開平０８−１２３８５０号（第２−４貢、第１図）
従来の技術は、回路を再利用設計するために遅延を考慮する最適化機能に特化しており、回路の直流特性や周波数特性の最適化の機能は無く、これらに影響を与える抵抗素子および容量素子の最適化が不可能である。また、高耐圧対応半導体製造プロセスにおいては、用途に合わせて耐圧を変化させる目的でトランジスタの種別が増え、最適なトランジスタへの置換が困難になっている。マスクレイアウトの修正に関してはアナログ回路における差動増幅回路を考慮した相対間隔制約、トランジスタの安定化を図るための集合制約、製造時の歩留まりを抑制するための整列制約が無く、また半導体の物理的仕様および製造技術の変更でトランジスタの構造が大きく変化した場合には、対応が困難である。
【０００４】
一方、マスクレイアウトの再利用設計においては、従来、露光装置上で既存マスクを使って相対的な縮小露光を行うシュリンクプロセス技術やマスクレイアウトの図形情報のサイズ変更を自動で行うコンパクション技術が存在するが、微細化および高性能化により複雑化するトランジスタ構造には対応できないため、新規にマスクレイアウト設計を行っていた。
【０００５】
本発明は、回路の再利用設計における最適化において、直流特性や周波数特性の最適化を自動的に行うため、これらに影響を与えるトランジスタ素子、抵抗素子および容量素子に対して、既存回路のシミュレーション設定から最適化のためのパラメータ変換と多種多様なトランジスタの中から、最適なトランジスタへの自動置換を可能にし、既存のマスクレイアウトにおける相対間隔制約、集合制約および整列制約を抽出し、これに基づいたレイアウト上での素子の自動生成配置および自動配線を実現することで、複雑化するトランジスタ構造に対応し、かつ設計者のノウハウを活かした精度の高い設計に短時間で到達可能な方法、装置、プログラムを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の集積回路の再利用設計装置は、既存回路のトランジスタをその特性と用途に合わせて自動で変換し、計測条件や旧回路での動作条件を基にシミュレーション用パラメータを自動で最適化パラメータに変換する機能を含む回路の自動最適化機能を用いた集積回路の最適化手段と、既存回路に対応するレイアウトにおける素子生成条件および集合、整列および間隔配置の素子配置制約の自動抽出を行う手段と、この制約に基づくレイアウトの自動配置配線を行う手段とを備える。
【０００７】
また、本発明によれば、既存の集積回路の自動再利用設計方法をコンピュータに実行させるためのソフトウェアが提供される。
【０００８】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態による集積回路の自動再利用設計方法、自動再利用設計装置、ソフトウェアについて説明する。
【０００９】
図１は、本実施例による集積回路の自動再利用設計装置１の全体構成を示すブロック図である。本実施例による自動再利用設計装置１は、データ記憶手段として製造プロセスの変更における旧プロセスの回路データである旧回路図データベース１７と旧ＳＰＩＣＥモデルファイル２を回路設計の再利用データとして入力する。これに対して新プロセスのデータである新ＳＰＩＣＥモデルファイル３を使用した際の旧回路図データベース１７の回路を旧シミュレーションデータベース４で設定された仕様の条件に従って、回路を再利用するための回路の自動最適化手段９および素子値変換手段１０を用いて新回路図データベース１１を自動生成する。また旧プロセスのレイアウトデータである旧レイアウトデータベース５に対し、制約条件を抽出するためのパラメータを記述したテクノロジーファイル６と新プロセスに対応する新デザインルールファイル７をレイアウトデータの再利用データとして入力する。また、回路の再利用結果である新回路図データベース１１と旧レイアウトデータベース５から抽出された素子生成／配置制約データベース１３と、前記結果に基づいて自動配置配線された結果を出力する新レイアウトデータベース１６を出力する。
【００１０】
本実施例による自動再利用設計装置は、旧シミュレーションデータベース４と旧回路図データベース１７から最適化をするためのパラメータを生成する最適化パラメータ変換手段８とこれに基づく回路の自動最適化手段９とその結果を元に素子値を自動変更する素子値変換手段１０と旧レイアウトデータベース５からの素子生成／配置制約抽出手段１２と、前記結果により自動配置配線を行う制約条件による自動素子生成手段１４Ａ、制約条件による自動素子配置手段１４Ｂおよび自動素子間配線１５により構成されている。
【００１１】
図２は、本実施例による集積回路の自動再利用設計装置１の処理を示すフローチャート図である。本実施例による自動再利用設計装置における処理は、最適化パラメータ変換手段８と自動最適化手段９と素子値変換手段１０と素子生成／配置制約抽出手段１２と制約条件による自動素子生成手段１４Ａと制約条件による自動素子配置手段１４Ｂと自動素子間配線１５とを経て一連の連続した処理をもつ本ソフトウェアがインストールされた外部記憶装置をもつコンピュータにて実行する。
【００１２】
図３は、本実施例における自動再利用設計装置の最適化パラメータ変換手段のブロック図である。本手段は旧シミュレーションデータベース４から電源、入力設定部抽出１８により、電源設定および入力設定情報を旧シミュレーション情報から抽出し、入力設定１９を生成する。仕様計測部抽出２０は旧シミュレーションデータベースに記載された、計測のための記述文（．ＭＥＡＳＵＲＥ、．ＰＲＯＢＥ文）を抽出し、出力設定を生成する。素子変換モデル抽出２２は、旧ＳＰＩＣＥモデルファイル２および旧回路図データベース１７の回路情報のうち新ＳＰＩＣＥモデルファイル３の中でデバイス構造および特性で該当するモデルを自動検索し、モデル変換ルール２３を生成する。この時、各モデルのデバイス構造を比較し、特性を検証する変換モデル検証シミュレータ２４を用いて、その結果を比較して、最適化に適しているかを判断し、またその素子のデザインルールに即し、適切な結果を生み出すための素子値調整範囲を設定する。以上の結果を最適化パラメータテンプレート２５に埋める形式で、最適化パラメータ設定２６により最適化パラメータ２７を生成する。以上により、図４のモデル変換ルールと図５の最適化パラメータを自動で生成することが可能である。
【００１３】
図６は、本実施例による回路の自動最適化手段の構成を示す構成図である。旧回路である初期回路（第１の回路）に対して同一の機能を有する新回路である最適化回路（第２の回路）を設計する回路の自動最適化装置であり、最適化処理装置２８とデータ記憶手段である最適化データベース２９を備えている。
【００１４】
データ記憶手段としては、第１の回路に対する旧回路図データベース１７から出力された回路接続情報である初期回路接続ファイル３０と、モデル変換ルール２３と、第１の回路に対する旧ＳＰＩＣＥモデルファイル２と、第２の回路に対する新ＳＰＩＣＥモデルファイル３と、第２の回路に対する新回路図データベース１１と、最適化パラメータ２７と、最適化データベース２９とより構成されている。
【００１５】
初期回路接続ファイル２１は、旧回路図データベース１７から取り出された回路接続データが記録されたファイルであり、回路のノード名や使用している素子名などのデータが記録されている。
【００１６】
モデル変換ルールファイル２３は、図４に示すように半導体プロセスに依存する素子のパラメータが記録されている。例えば、ＭＯＳＦＥＴ素子の場合には、「素子タイプ」「旧モデル名」「新モデル名」「ＶＴＨ」「調整モード」「許容誤差」「値Ａ調整範囲」（素子幅Ｗ値）「値Ｂ調整範囲」（素子長さＬ値）「基本電圧設定」が記録されている。また抵抗素子や容量素子の場合には、「素子の種類」「値Ａ調整範囲」（素子値）が記録されている。「値Ａ調整範囲」（素子幅Ｗ値）「値Ｂ調整範囲」（素子長さＬ値）「基本電圧設定」において、範囲を表すため、最小、最大値を設定する手法で定義している。
【００１７】
「素子の種類」では、ＭＯＳＦＥＴ素子は“Ｍ”、抵抗素子は“Ｒ”、容量素子は“Ｃ”を記述している。「旧モデル名」では、初期ＳＰＩＣＥネットリストで使用されているＭＯＳＦＥＴのモデル名を記述する。「新モデル名」では、最適化ＳＰＩＣＥネットリストで使用予定のＭＯＳＦＥＴのモデル名を記述する。「ＶＴＨ」では、ＭＯＳ  ＴｒのＶＢＳ＝０の時の閾値電圧を記述する。「調整モード」において、「ＶＷ＿ＦＬ」はＬ値を固定してＷ値で最適化、「ＶＷ＿ＦＡ」はＷ／Ｌ比を固定してＷ値で最適化、「ＶＬ＿ＦＷ」はＷ値を固定してＬ値で最適化、「ＶＬ＿ＦＡ」はＷ／Ｌ比を固定してＬ値で最適化することを意味している。「許容誤差」では、最適化処理装置２８で使用する各モデル毎の旧プロセスと新プロセス間および旧回路と新回路の仕様における許容誤差（％）を記述する。「値Ａ調整範囲」はＷ値であり最小値、最大値および刻み値を記述する。
「値Ｂ調整範囲」はＬ値であり最小値、最大値および刻み値を記述する。「基本電圧設定」は素子静特性最適化手段でのバックゲート印加電圧値（Ｖｂｓ）、ゲート・ソース間印加電圧（Ｖｇｓ）のＮｃｈ  Ｔｒの最小値、Ｐｃｈ  Ｔｒの最大値、Ｖｇｓ印加電圧のＮｃｈ  Ｔｒの最大値、Ｐｃｈ  Ｔｒの最小値、ドレイン・ソース間印加電圧（Ｖｄｓ）のＮｃｈ  Ｔｒの最小値、Ｐｃｈ  Ｔｒの最大値、Ｖｄｓ印加電圧のＮｃｈ  Ｔｒの最大値、Ｐｃｈ  Ｔｒの最小値を記述する。
【００１８】
旧ＳＰＩＣＥモデルファイル２は、既に完成している集積回路である旧モデルで使用している素子に関して、回路シミュレータで使用される電流−電圧（Ｉ−Ｖ）特性を表現する関数の係数をある一定のルールの元に羅列したパラメータ群が記録されている。新モデルパラメータファイル２４は、これから設計しようとしている集積回路である新モデルで使用予定の素子に関して、回路シミュレーションで使用される電流−電圧（Ｉ−Ｖ）特性を表現する関数の係数をある一定のルールの元に羅列したパラメータ群が記録されている。新回路図データベース１１は、新モデルに関して、最適化処理を行った結果の最適化された回路接続データが記録されている。また、最適化データベース２９は、「定義節点名」「素子名」「旧モデル名」「新モデル名」「ＶＴＨ」「ペア」「最適化領域」「誤差」「ＷＬ調整」「ＤＣ感度」「ＴＲＡＮ感度」「ＡＣ感度」「ＧＬＯＢＡＬ最適化」「Ｗ」「Ｌ」「Ｖｂｓ」「Ｖｇｓ」「Ｖｄｓ」及び「節点名」を記憶する。ここで「定義節点名」は初期回路接続ファイル３０から取り出されたサブサーキットの節点名、「素子名」は初期回路接続ファイル３０から取り出されたトランジスタ、抵抗、容量等の名前、「旧モデル名」は初期回路接続ファイル３０から取り出されたトランジスタのモデル名、「新モデル名」は新回路図データベース１１で使用されるトランジスタのモデル名、「ＶＴＨ」は素子静特性最適化手段３５における飽和領域と線形領域の判定に使用し、「ペア」は素子の回路における同一特性にするためのペア性条件を示すペア名称、「最適化領域」は素子静特性最適化で行なわれる最適化領域（飽和領域と線形領域）、「誤差」は素子静特性最適時に設定する許容誤差値である。「ＷＬ調整」はＷ値（可変）でＬ値（固定）若しくはＷ／Ｌ比（固定）又はＬ値（可変）でＷ値（固定）若しくはＷ／Ｌ比（固定）の選択内容であり、「ＤＣ感度」、「ＴＲＡＮ感度」「ＡＣ感度」は最適化回路解析手段におけるターゲットを設定し、その時の素子値の増減変化量（％）の指定内容である。「ＧＬＯＢＡＬ最適化」は指定の欄（最適化の対象として指定する欄）とともに仕様最適化の対象仕様名がカンマで羅列され、「Ｗ」と「Ｌ」は最適化の行なわれる素子のパラメータであり、変化させる際の最小値、最大値、刻み、初期値と素子静特性最適化結果（ＬＯＣＡＬ）、及び仕様最適化結果（ＧＬＯＢＡＬ）を入力可能となっている。「Ｖｂｓ」「Ｖｇｓ」及び「Ｖｄｓ」は素子静特性最適化で使用する共通の値で、個別の変更も可能で、最小値、最大値を指定可能となっている。「節点名」は動作領域解析の結果を取り出し、表示する場合に使用する節点名であり、素子間の接続情報が記憶されている。
【００１９】
図４に示すモデル変換ルールの値は、「旧モデル名」「新モデル名」「ＶＴＨ」「誤差」「ＷＬ調整」「Ｗ」「Ｌ」「Ｖｂｓ」「Ｖｇｓ」「Ｖｄｓ」の初期値として設定する。
【００２０】
図５に示す最適化パラメータは、回路シミュレータの実行に必要な仕様データを記憶している。例えば図５に示すように、仕様名とともに、実行順序、解析条件、誤差（％）、出力変数（仕様記述）、及び温度条件が回路の仕様として記憶され、それぞれの入力に対する、出力、目標値、最小値、重み、結果、及びコメントが記憶されている。
【００２１】
図６に示す最適化処理装置２８は、最適化データベース２９より最適化のために必要なデータを生成する処理データ抽出手段３３と最適化回路解析手段３４、素子静特性解析手段３５、及び仕様最適化手段３６により回路の最適化を行い、これらの最適化結果を最適化データベース２９に最適化結果を書き込むための最適化データ格納手段３７を備えている。
【００２２】
図６に示す本実施例による最適化処理装置２８は、初期回路接続ファイル３０、モデル変換ルール２３、旧ＳＰＩＣＥモデルファイル２、新ＳＰＩＣＥモデルファイル３を入力し、最適化データベース２９とのデータ入出力を繰り返しながら集積回路の最適化を行う。例えば素子静特性解析手段３５で最適化されたデータは、最適化データベース２９に格納された後に、最適化回路解析手段３４又は仕様最適化手段３６に用いられる。また、最適化回路解析手段３４で解析し、最も仕様の最適化に影響が大きい素子の情報は、最適化データベース２９に格納された後に、仕様最適化手段３６の調整する素子の情報に用いられる。このようにして最適化が行われた最適化結果は最適化データベースから、素子値変換手段１０により新回路図データベース１１に出力される。この時に使用するデータは図６の素子値変換データであり、素子値変換手段１０で旧回路図データベース１７のプロパティー値および変換するモデルに対応した新しいシンボルライブラリの引用に変換し、新回路図データベース１１を生成する。
【００２３】
図８は、本実施例による素子生成／配置制約抽出手段の構成を示すブロック図である。旧回路に対してマスクレイアウトデータとして存在する旧レイアウトデータベース５から図９で示すテクノロジーファイル６を基に、図１０で示す素子生成／配置制約を抽出したデータを格納した素子生成／配置制約データベース１３を生成し、記憶する。データ記憶手段としては、旧レイアウトデータベース５とテクノロジーファイル６を入力として記憶し、素子生成／配置制約データベース１３を出力として記憶する。素子生成／配置制約抽出手段の処理は、テクノロジーファイル６のＡＬＩＧＮ条件に該当する隣接素子を探し、整列制約情報を整列配置制約検出３８により抽出し、テクノロジーファイル６のＳＰＡＣＥ条件に該当する一定距離離れた素子を探し、間隔配置制約情報を間隔配置制約検出３９により抽出し、テクノロジーファイル６のＳＩＴＥ条件に該当する基盤レイヤー上で構成されている素子を探し、領域配置制約情報を領域配置制約検出４０により抽出し、最後にデバイス生成条件（分割本数など）を素子毎に抽出する生成条件制約検出４１により抽出し、素子生成／配置制約データベース１３を生成する。
【００２４】
図９は本実施例におけるテクノロジーファイル６の例を示すサンプル図である。ＡＬＩＧＮ制約は、「制約」「制約抽出レイヤー」「セル名」「側面」「判定条件」「対象レイヤー」を定義し、「制約」はＡＬＩＧＮ条件であることを示し、「制約抽出レイヤー」は制約を表すレイヤー名であり、「セル名」は旧レイアウトでのトランジスタセル名であり、「側面」は整列したい側面を指定し、「判定条件」は素子の整列させるもの同士であるかを確認するためレイアウト上でのスペースの条件を表し、「対象レイヤー」は該当しているレイヤーを含んだ素子を探すためのレイヤー名を表す。ＳＰＡＣＥ制約は、「制約」「制約抽出レイヤー」「セル名１」「セル名２」「判定条件」「対象レイヤー」「コマンド」を定義し、「制約」はＳＰＡＣＥ条件であることを示し、「制約抽出レイヤー」は制約を表すレイヤー名であり、「セル名１」は旧レイアウトでの一方トランジスタセル名であり、「セル名２」は旧レイアウトでのセル名１のトランジスタセル名と対称となるトランジスタセル名であり、「判定条件」は素子の一定間隔配置させるもの同士であるかを確認するためレイアウト上でのスペースの条件を表し、「対象レイヤー」は該当しているレイヤーを含んだ素子を探すためのレイヤー名を表し、「コマンド」は制約値を計算するためのコマンド名とそのパラメータを表す。領域制約は、「制約」「制約抽出レイヤー」「対象レイヤー１」「対象レイヤー２」を定義し、「制約」はＳＩＴＥ条件であることを示し、「制約抽出レイヤー」は制約を表すレイヤー名であり、「対象レイヤー１」「対象レイヤー２」は該当しているレイヤー上に構成される素子を探すためのレイヤー名を表す。
【００２５】
図１０は本実施例における素子生成／配置制約データベースのデータを示す。
制約条件を抽出するのは前記テクノロジーファイルの各制約定義に基づき抽出処理を行う。処理の優先度は整列４２、間隔配置４３、領域４４、生成４５の順であり、素子生成／制約データベースに格納される。整列４２は隣接もしくは重ね合わせされて配置した素子、または前記テクノロジーファイルで定義された判定条件以下の間隔に存在する同一のトランジスタセル同士について対象であると判断するため、前記テクノロジーファイルで定義された側面において各セルの間隔を計測して、該当する素子の集団に同一の整列制約を付加する。間隔配置４３は前記テクノロジーファイルで定義された判定条件以下の間隔に存在する同一または異なるトランジスタセル同士について対象であると判断するため、前記テクノロジーファイルで定義されたセル名１、セル名２のトランジスタセル間において各セルの間隔を計測して、該当する素子の集団に同一の間隔配置制約を付加する。その際、前記テクノロジーファイルで定義されたコマンドによって、制約として設定する値が異なる。コマンドがＫＥＥＰの時は旧レイアウトの間隔が設定され、ＶＡＬＵＥの時は前記テクノロジーファイルで定義されたパラメータ値（間隔）を設定し、ＷＩＲＥＣＯＵＮＴの時は、素子間に存在する配線を検出し、その配線幅と前記テクノロジーファイルで定義されたパラメータ値（配線間隔）を計算し制約を作成する。領域４４は前記テクノロジーファイルで定義された対象レイヤー１と対象レイヤー２上に構成される同一または異なるトランジスタセル同士を素子の島（グループ化）されていることを制約として、該当する素子すべてに同一の領域制約を付加する。生成４５は抽出手段を定義したプログラム内において、ＭＯＳトランジスタの分割本数、抵抗素子の折れ曲がり形状、容量の変形情報を自動認識し、素子生成制約情報として各素子に付加される。各素子制約情報は自動抽出後、専用エディターによって変更、追加、削除が可能である。
【００２６】
図１１は本実施例による制約条件による素子自動生成手段の構成を示すブロック図である。前記回路の自動最適化手段によって新しいプロセスで動作する回路に再利用設計された新回路図データベース１１と、新しいプロセスに対応した新デザインルールファイル７と前記素子生成／配置制約抽出手段により生成した素子生成／配置制約データベース１３を入力とし、新レイアウトデータベース１６を記憶手段として備える。最初に、新回路図データベース１１から新素子値の入力４６によって、新しいプロセスで動作する回路における素子値（トランジスタのゲート幅Ｗ、ゲート長Ｌおよび抵抗値、容量値）が新レイアウトデータベース１６に入力する。次に前記素子値と新デザインルールファイル７に基づき基本素子を生成４７において自動生成し、新レイアウトデータベース１６に記憶する。
次に前記素子生成／配置制約生成によって生成された素子生成／配置制約データベース１３と新デザインルールファイル７に基づき、制約に合わせた素子変形４８において前記基本素子におけるトランジスタの分割本数および抵抗の折り曲げ形状である素子生成制約に合わせて変形させ、新レイアウトデータベース１６に記憶する。次に前記素子変形後のデータにおいて、素子の自動配置のための初期データを作成するため、素子自動初期配置４９を行い、新レイアウトデータベース１６に記憶する。
【００２７】
図１２は本実施例による制約条件による素子自動配置手段の構成を示すブロック図である。前記制約条件による素子自動生成手段によって生成された新レイアウトデータベース１６と、新しいプロセスに対応した新デザインルールファイル７と前記素子生成／配置制約抽出手段により生成した素子生成／配置制約データベース１３を入力とし、新レイアウトデータベース１６を記憶手段として備える。
最初に、前記制約条件による素子自動生成手段で新たな素子値で素子の生成および初期配置を行った新レイアウトデータベース１６と前記素子生成／配置制約抽出手段により生成した素子生成／配置制約データベース１３における整列、間隔配置、領域の制約条件に基づき、制約に合わせた素子配置５０によって制約条件通り、領域、整列、間隔配置の順で素子の自動再配置を行い、新レイアウトデータベース１６に記憶する。次に、制約条件が無い素子もしくは新たに追加された素子について新デザインルールファイル７に基づき、制約の無い素子の配置５１によって、デザインルールと配線長を考慮して自動で再配置を行い、新レイアウトデータベース１６に記憶する。最後に新デザインルールファイル７に基づき、間隔配置制約の無い部分について、配置間隔の圧縮５２を行い、新レイアウトデータベース１６に記憶する。
図１の本実施例による集積回路の自動再利用設計装置において前記制約条件による素子自動配置手段による、レイアウト再利用設計後、自動素子間配線１６において自動配線を行い、新レイアウトデータベース１６に記憶し、新回路図データベース１１に対応するレイアウトデータが完成する。
【００２８】
【発明の効果】
本発明は、前記のように旧回路の設計資産とそこに含まれる回路設計およびレイアウト設計のノウハウを再利用することで、設計者の意図が組み入れられた適切な自動設計が可能となるため、要素回路設計およびそのレイアウトの作業時間が半減し、従来相当の品質で設計できることが確認されている。また、本発明により生成された記憶データを新規設計での雛形として応用できるため、新規設計でも作業時間の短縮および品質の確保ができる。
【図面の簡単な説明】
【図１】本実施例による集積回路の再利用設計装置の全体構成を示すブロック図
【図２】本実施例による集積回路の再利用設計装置の処理を示すフローチャート
【図３】図１に示す集積回路の再利用設計装置１が有する最適化パラメータ変換手段８の構成図
【図４】図３に示す最適化パラメータ変換手段８が有するモデル変換ルール２３のデータ例
【図５】図３に示す最適化パラメータ変換手段８が有する最適化パラメータ２７のデータ例
【図６】図１に示す集積回路の再利用設計装置１が有する回路の自動最適化手段９の構成図
【図７】図１に示す集積回路の再利用設計装置１が有する素子値変換手段１０で使用するデータ例
【図８】図１に示す集積回路の再利用設計装置１が有する素子生成／配置制約抽出手段１２の構成図
【図９】図１に示す集積回路の再利用設計装置１が有するテクノロジーファイル６のデータ例
【図１０】図１に示す集積回路の再利用設計装置１が有する素子生成／配置制約データベース１３のデータ例
【図１１】図１に示す集積回路の再利用設計装置１が有する制約条件による自動素子生成手段１４Ａの構成図
【図１２】図１に示す集積回路の再利用設計装置１が有する制約条件による自動素子配置手段１４Ｂの構成図
【符号の説明】
１  集積回路の再利用設計装置
２  旧ＳＰＩＣＥモデルファイル
３  新ＳＰＩＣＥモデルファイル
４  旧シミュレーションデータベース
５  旧レイアウトデータベース
６  テクノロジーファイル
７  新デザインルールファイル
８  最適化パラメータ変換手段
９  回路の自動最適化手段
１０  素子値変換手段
１１  新回路図データベース
１２  素子生成／配置制約抽出手段
１３  素子生成／配置制約データベース
１４Ａ  制約条件による自動素子生成手段
１４Ｂ  制約条件による自動素子配置手段
１５  自動素子間配線手段
１６  新レイアウトデータベース
１７  旧回路図データベース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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