(57)【要約】【課題】面積が小さくて、遅延も小さいトライステートバッファ回路および、このトライステートバッファ回路を備えた集積回路を提供することにある。【解決手段】トライステートバッファの前段回路と、トライステートバッファを結合することで、トライステートバッファを少ない部品で構成した。本トライステートバッファは、面積が小さことに加えて、信号の立ち上がりと立ち下がりの遅延差を補償する能力を有しており、この能力を使って、回路全体の遅延も低減できる。最も有用な前段回路として、マルチプレクサを用いた場合の回路を、具体的に構成した。【選択図】  図１
2004153690.tif 000002
【特許請求の範囲】
【請求項１】
電源にソース端子が接続された第１のＰＭＯＳトランジスタと、グランドにソース端子が接続された第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第１のＮＭＯＳトランジスタのドレイン端子を接続した出力端子と、電源にソース端子が接続繋され且つ前記第１のＰＭＯＳトランジスタのゲート端子にドレイン端子が接続された第２のＰＭＯＳトランジスタと、グランドにソース端子が接続され且つ前記第１のＮＭＯＳトランジスタのゲート端子にドレイン端子が接続された第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲート端子に第１のデータ端子が接続され且つ前記第１のＮＭＯＳトランジスタのゲート端子に第２のデータ端子が接続されたトランスミッションゲートと、出力端子がハイインピーダンス状態になるモードを有し前記出力端子が前記第１のＮＭＯＳトランジスタのゲート端子に接続された論理回路と、を備えることを特徴とするトライステートバッファ回路。
【請求項２】
電源にソース端子が接続された第１のＰＭＯＳトランジスタと、グランドにソース端子が接続された第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第１のＮＭＯＳトランジスタのドレイン端子を接続した出力端子と、電源にソース端子が接続繋され且つ前記第１のＰＭＯＳトランジスタのゲート端子にドレイン端子が接続された第２のＰＭＯＳトランジスタと、グランドにソース端子が接続され且つ前記第１のＮＭＯＳトランジスタのゲート端子にドレイン端子が接続された第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲート端子に第１のデータ端子が接続され且つ前記第１のＮＭＯＳトランジスタのゲート端子に第２のデータ端子が接続されたトランスミッションゲートと、出力端子がハイインピーダンス状態になるモードを有し前記出力端子が前記第１のＰＭＯＳトランジスタのゲート端子に接続された論理回路と、を備えることを特徴とするトライステートバッファ回路。
【請求項３】
請求項１または請求項２に記載のトライステートバッファ回路であって、
前記出力がハイインピーダンス状態になるモードを有する論理回路が複数のトランスミッションゲートから成り、前記複数のトランスミッションゲートのすべての第１のデータ端子が互いに接続され前記論理回路の前記出力端子となることを特徴とするトライステートバッファ回路。
【請求項４】
電源にソース端子が接続された第１のＰＭＯＳトランジスタと、グランドにソース端子が接続された第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第１のＮＭＯＳトランジスタのドレイン端子を接続した出力端子と、電源にソース端子が接続繋され且つ前記第１のＰＭＯＳトランジスタのゲート端子にドレイン端子が接続された第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲート端子に第１のデータ端子が接続され且つ前記第１のＮＭＯＳトランジスタのゲート端子に第２のデータ端子が接続されたトランスミッションゲートと、論理値０を出力するモードを有し出力端子が前記第１のＮＭＯＳトランジスタのゲート端子に接続された論理回路とを備えることを特徴とするトライステートバッファ回路。
【請求項５】
請求項４に記載のトライステートバッファ回路であって、
前記論理値０を出力するモードを有する論理回路は、一つのデータ入力がグランドに接続されているマルチプレクサであることを特徴とするトライステートバッファ回路。
【請求項６】
電源にソース端子が接続された第１のＰＭＯＳトランジスタと、グランドにソース端子が接続された第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第１のＮＭＯＳトランジスタのドレイン端子を接続した出力端子と、グランド電源にソース端子が接続繋され且つ前記第１のＮＭＯＳトランジスタのゲート端子にドレイン端子が接続された第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲート端子に第１のデータ端子が接続され且つ前記第１のＮＭＯＳトランジスタのゲート端子に第２のデータ端子が接続されたトランスミッションゲートと、論理値１を出力するモードを有し出力端子が前記第１のＰＭＯＳトランジスタのゲート端子に接続された論理回路とを備えることを特徴とするトライステートバッファ回路。
【請求項７】
前記論理値１を出力するモードを有する論理回路は、一つのデータ入力が電源に接続されているマルチプレクサであることを特徴とする請求項６に記載のトライステートバッファ回路。
【請求項８】
請求項１乃至請求項７のいずれか１項に記載のトライステートバッファ回路を少なくとも一つ含むことを特徴とする集積回路。
【請求項９】
請求項１乃至請求項７のいずれか１項に記載のトライステートバッファ回路を出力バッファとして少なくとも一つ備えることを特徴とする集積回路。
【請求項１０】
請求項８または請求項９に記載の集積回路であって、前記集積回路が再構成可能デバイスであることを特徴とする集積回路。
【請求項１１】
請求項８または請求項９に記載の集積回路であって、前記集積回路がプロセッサであることを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トライステートバッファ回路およびこのトライステートバッファ回路を備えた集積回路に関する。
【０００２】
【従来の技術】
トライステートバッファは、スイッチング機能を持ったバッファ回路であり、複数の論理回路で同じ配線を共有して信号伝送するバスに用いられる。とくにプロセッサや再構成可能デバイスなどでは、このようなバスが頻繁に使用され、トライステートバッファを多用する。
【０００３】
図６に、従来のトライステートバッファの一例を示す（例えば、特許文献１参照）。出力部のＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２の各ゲート端子にはそれぞれハイインピーダンス制御用トランジスタ３と４が接続され、かつ両ゲート端子にはそれぞれトランスミッションゲート５と６を介してトライステートバッファのデータ入力端子ＩＮが接続される。ここで、トランスミッションゲートは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース端子同士およびドレイン端子を接続してそれぞれをデータ端子とし、ＮＭＯＳトランジスタのゲート端子に制御信号を与え且つＰＭＯＳトランジスタのゲート端子にその反転信号を与えることで両データ端子間の遮断／接続を制御するものである。
【０００４】
本従来のトライステートバッファは、制御信号Ｅと反転制御信号ＥＢにそれぞれ論理値１と０が与えられるとき、データ入力端子ＩＮの信号の反転値が出力端子ＯＵＴに出力される。また、本従来のトライステートバッファは、制御信号Ｅと反転制御信号ＥＢにそれぞれ論理値０と１が与えられるとき、出力端子ＯＵＴはハイインピーダンス状態となる。
【０００５】
しかしながら、本従来例は、２つのトランスミッションゲートを使用するため面積が大きくなるという問題があった。さらに本従来例では、データ入力信号がトランスミッションゲートを通して出力段のトランジスタに伝達されるため、遅延が大きくなるという問題があった。とくにプロセッサや再構成可能デバイスなどでは多数のトライステートバッファが使用され、しばしばそれが回路面積と性能を決定付ける要因になるため、面積と遅延がより小さいトライステートバッファが望まれる。
【０００６】
【特許文献１】
特開平８−３１６８１９号公報
【０００７】
【発明が解決しようとする課題】
上記の説明で明らかなように、従来のトライステートバッファ回路には以下のような問題点がある。
【０００８】
第１の問題点は、面積が大きいことである。その理由は、トランスミッションゲートを二つ使う必要があるためである。
【０００９】
第２の問題点は、遅延が大きいことである。その理由は、データ入力信号がトランスミッションゲートを介して出力段に伝達されるためである。
【００１０】
それゆえ、本発明の課題は、面積が小さく高速なトライステートバッファを提供することにある。
【００１１】
【課題を解決するための手段】
本発明では、トライステートバッファと組み合わせて使用することが多いマルチプレクサをトライステートバッファと結合して一つの回路とする。これによって、従来は２つ必要であったトランスミッションゲートをひとつで済ませ、面積と遅延を低減する。
【００１２】
【発明の実施の形態】
次に、本発明の第１の実施の形態について説明する。図１は、本発明による入力選択マルチプレクサ付きトライステートバッファ回路の第１の実施の形態の構成図である。本発明は、トライステートバッファ１１と入力選択マルチプレクサ２０とから成る。
【００１３】
トライステートバッファ１１の出力部は、電源ＶＤＤにソース端子が繋がれたＰＭＯＳトランジスタ１とグランドにソース端子が繋がれたＮＭＯＳトランジスタ２とから成り、両トランジスタ１と２のドレイン端子は結合されてトライステートバッファ１１の出力端子ＯＵＴに繋がれる。ＰＭＯＳトランジスタ１のゲート端子には、電源ＶＤＤにソース端子が繋がれたＰＭＯＳトランジスタ３のドレイン端子とトランスミッションゲート５の一方のデータ端子とが接続される。ＮＭＯＳトランジスタ２のゲート端子には、グランドにソース端子が繋がれたＮＭＯＳトランジスタ４のドレイン端子とトランスミッションゲート５の他方のデータ端子とトライステートバッファ１１のデータ入力端子とが接続される。ＰＭＯＳトランジスタ３のゲート端子とトランスミッションゲート５のＮＭＯＳトランジスタのゲート端子とはトライステートバッファ制御端子Ｅに接続され、ＮＭＯＳトランジスタ４のゲート端子とトランスミッションゲート５のＰＭＯＳトランジスタのゲート端子とはトライステートバッファ反転制御端子ＥＢに接続される。トライステートバッファ反転制御端子ＥＢには、常にトライステートバッファ制御端子Ｅと反転した論理信号が与えられる。
【００１４】
入力選択マルチプレクサ２０は、トライステートバッファ１１のデータ入力端子に接続された複数のトランスミッションゲートから成る。入力選択マルチプレクサ２０の第ｉのデータ入力端子ＩＮｉは、第ｉのトランスミッションゲート７＿ｉの一方のデータ端子に接続され、トランスミッションゲート７＿ｉの他方のデータ端子はトライステートバッファ１１のデータ入力端子に接続される（ｉ＝０、１、２、・・・）。入力選択マルチプレクサ２０の第ｉの選択制御端子Ｓｉはトランスミッションゲート７＿ｉのＮＭＯＳトランジスタのゲート端子に、第ｉの反転選択制御端子ＳｉＢはＰＭＯＳトランジスタのゲート端子にそれぞれ接続される。反転選択制御端子ＳｉＢには、常に選択制御端子Ｓｉと反転した論理信号が与えられる。
【００１５】
本発明の入力選択マルチプレクサ付きトライステートバッファ回路は、データ出力モードとハイインピーダンスモードの２つの動作形態を有する。データ出力モードでは、入力選択マルチプレクサ２０のデータ入力からひとつの信号を選択し、選択されたデータ入力の反転信号がトライステートバッファ１１の出力端子ＯＵＴに出力される。第ｊのデータ入力を選択する場合は、選択制御端子Ｓｊに論理値１を与え、他のすべての選択制御端子Ｓｉ（ｉはｊ以外の整数）に論理値０を与え、トライステートバッファ制御端子Ｅに論理値１を与える。
【００１６】
ハイインピーダンスモードでは、トライステートバッファ１１の出力端子ＯＵＴはハイインピーダンス状態になる。このためには、すべての選択制御端子Ｓｉとトライステートバッファ制御端子Ｅに論理値０を与える。このとき、入力選択マルチプレクサ２０の出力はハイインピーダンス状態になる。このため、従来のトライステートバッファ（図６）で、ＮＭＯＳトランジスタ２をハイインピーダンス状態にするためにＮＭＯＳトランジスタ４のドレイン端子から出力される信号と、ＩＮから入るデータ入力信号とを遮断するために使われていたトランスミッションゲート６が、本発明では不要になる。
【００１７】
このように、本発明の第１の実施の形態では、出力をハイインピーダンス状態にすることができるマルチプレクサをトライステートバッファの入力選択用回路として使うことにより、従来に比べて少ないトランスミッションゲートでトライステートバッファを構成するものである。これによって従来に比べて少ない面積でトライステートバッファを実現できる。
【００１８】
さらに、本発明によれば、トライステートバッファのデータ入力信号（すなわち入力選択マルチプレクサ２０の出力信号）は、出力部のＰＭＯＳトランジスタ１のゲート端子にはトランスミッションゲート５を経由して伝達されるが、出力部のＮＭＯＳトランジスタ２のゲート端子に何も経由せず直接伝達される。すなわち、ＰＭＯＳトランジスタ１よりＮＭＯＳトランジスタ２のほうにより速くデータ入力信号が伝わる。このためデータ入力信号の立ち上がり（出力端子ＯＵＴにおける立下り）はデータ入力信号立下りに比べてより短い遅延で出力されることになる。したがって、入力選択マルチプレクサ２０のデータ入力端子ＩＮｉ（ｉ＝０、１、２・・・）に、出力信号の立ち上がりが立下がりに比べて大きい遅延を持つ回路（たとえば通常のＣＭＯＳインバータなど）を接続すると、その遅延特性が上記のトライステートバッファの遅延特性で補償され、全体としての遅延特性が改善される。他方、従来のトライステートバッファ（図６）では、出力部のＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２の両方ともにトランスミッションゲートを介してデータ入力信号が伝達されるためこのような遅延特性補償機能はない。
【００１９】
上記では、トライステートバッファのデータ入力端子に入力選択マルチプレクサを接続した例を示した。しかし、一般に本発明のトライステートバッファ（図１の１１）に接続する回路は、出力がハイインピーダンス状態になることができる回路であれば何でもよい。本発明の第１の実施の形態で示した入力選択マルチプレクサは、頻繁に使用され有用度が最も高い例のひとつである。
【００２０】
次に、本発明の第２の実施の形態について説明する。図２は、本発明による入力選択マルチプレクサ付きトライステートバッファ回路の第２の実施の形態の構成図である。本発明の第２の実施の形態の機能は、本発明の第１の実施の形態の機能とまったく同じ機能を有する。図２のトライステートバッファ１２と図１のトライステートバッファとは同じ機能であるものの、構成において次のような差異がある。すなわち、図１のトライステートバッファ１１では出力部の２つのトランジスタのうちＰＭＯＳトランジスタ１のゲート端子への経路にのみトランスミッションゲート５が挿入されているのに対し、図２のトライステートバッファ１２では出力部のＮＭＯＳトランジスタ２のゲート端子への経路にのみトランスミッションゲート６が挿入されている。このため図２のトライステートバッファ１２では、ＮＭＯＳトランジスタ２よりＰＭＯＳトランジスタ１のほうにより速くデータ入力信号が伝わり、データ入力信号の立下がり（出力端子ＯＵＴにおける立ち上がり）はデータ入力信号立ち上がりに比べてより短い遅延で出力される。したがって、本発明の第２の実施の形態（図２）においては、入力選択マルチプレクサ２０のデータ入力端子ＩＮｉ（ｉ＝０、１、２・・・）に出力信号の立下がりが立ち上がりに比べて大きい遅延を持つ回路を接続するとき、その遅延特性がトライステートバッファ１２の遅延特性で補償され全体としての遅延特性が改善されることになる。
【００２１】
次に、本発明の第３の実施の形態について説明する。図３は、本発明による入力選択マルチプレクサ付きトライステートバッファ回路の第３の実施の形態の構成図である。これは、本発明の第１の実施の形態（図１）における入力選択マルチプレクサ２０の代わりに図３の入力選択マルチプレクサ２１のようにハイインピーダンス出力状態を持たないマルチプレクサを用い、且つトライステートバッファとして図３の１３のように図１のトライステートバッファ１１におけるＮＭＯＳトランジスタ４をはずしたものを使用した回路である。
【００２２】
本発明の第３の実施の形態は、データ出力モードとハイインピーダンスモードの２つの動作形態を有する。データ出力モードでは、入力選択マルチプレクサ２１のデータ入力ＩＮ０、ＩＮ１、ＩＮ２からひとつの信号が選択され、選択されたデータ入力の反転信号がトライステートバッファ１３の出力端子ＯＵＴに出力される。このとき選択制御端子Ｓ０、Ｓ１には、データ入力ＩＮ０、ＩＮ１、ＩＮ２のうちいずれかを選択するように信号を与え、トライステートバッファ制御端子Ｅに論理値１を与える。
【００２３】
ハイインピーダンスモードでは、トライステートバッファ１３の出力端子ＯＵＴはハイインピーダンス状態になる。このためには、図３の入力選択マルチプレクサ２１においてグランドＧＮＤに繋がれたデータ入力を選択するように選択制御端子Ｓ０、Ｓ１に信号を与え、且つトライステートバッファ制御端子Ｅに論理値０を与える。このとき、入力選択マルチプレクサ２１の出力は論理値０になるため、本発明の第１の実施の形態（図１）でハイインピーダンス制御用に論理値０を与えるために使われていたＮＭＯＳトランジスタ４が、本発明の第３の実施の形態では不要になる。
【００２４】
本発明の第３の実施の形態の効果は本発明の第１の実施の形態と同様である。なお、図３ではトライステートバッファ１３のデータ入力を供給する回路として４入力のマルチプレクサを示したが、これに限定されるものではない。たとえば、ひとつのデータ入力がグランドにつながれていさえすれば、マルチプレクサのデータ入力数はいくつでもよい。さらに一般的には、論理値０を出力するモードがある回路であれば、どんな回路でもよい。
【００２５】
次に、本発明の第４の実施の形態について説明する。図４は、本発明による入力選択マルチプレクサ付きトライステートバッファ回路の第４の実施の形態の構成図である。これは、本発明の第２の実施の形態（図２）における入力選択マルチプレクサ２０の代わりに図４の入力選択マルチプレクサ２１のようにハイインピーダンス出力状態を持たないマルチプレクサを用い、且つトライステートバッファとして図４の１４のように図２のトライステートバッファ１２におけるＰＭＯＳトランジスタ３をはずしたものを使用した回路である。
【００２６】
本発明の第４の実施の形態は、データ出力モードとハイインピーダンスモードの２つの動作形態を有する。データ出力モードでは、入力選択マルチプレクサ２１のデータ入力ＩＮ０、ＩＮ１、ＩＮ２からひとつの信号が選択され、選択されたデータ入力の反転信号がトライステートバッファ１４の出力端子ＯＵＴに出力される。このとき選択制御端子Ｓ０、Ｓ１には、データ入力ＩＮ０、ＩＮ１、ＩＮ２のうちいずれかを選択するように信号を与え、トライステートバッファ制御端子Ｅに論理値１を与える。
【００２７】
ハイインピーダンスモードでは、トライステートバッファ１４の出力端子ＯＵＴはハイインピーダンス状態になる。このためには、図４の入力選択マルチプレクサ２１において電源ＶＤＤに繋がれたデータ入力を選択するように選択制御端子Ｓ０、Ｓ１に信号を与え、且つトライステートバッファ制御端子Ｅに論理値０を与える。このとき、入力選択マルチプレクサ２１の出力は論理値１になるため、本発明の第２の実施の形態（図２）でハイインピーダンス制御用に論理値１を与えるために使われていたＰＭＯＳトランジスタ３が、本発明の第４の実施の形態では不要になる。
【００２８】
本発明の第４の実施の形態の効果は本発明の第２の実施の形態と同様である。なお、図４ではトライステートバッファ１４のデータ入力を供給する回路として４入力のマルチプレクサを示したが、これに限定されるものではない。たとえば、ひとつのデータ入力が電源につながれていさえすれば、マルチプレクサのデータ入力数はいくつでもよい。さらに一般的には、論理値１を出力するモードがある回路であれば、どんな回路でもよい。
【００２９】
図５に、本発明の入力選択マルチプレクサ付きトライステートバッファ回路の使用例を示す。ＬＳＩ６０内には、バス配線４０にＯＵＴ端子を繋いだ入力選択マルチプレクサ付きトライステートバッファ回路３０と３１がある。バス配線４０には一度に一つの回路のみが出力可能であり、たとえばあるときは回路３０がデータ出力モードになり回路３１はハイインピーダンスモードになる。このとき回路３０は入力端子ＩＮ０、ＩＮ１、ＩＮ２につながれた配線上の信号のうち一つを選択して配線４０に出力する。また、本発明の入力選択マルチプレクサ付きトライステートバッファ回路は、図５の３２のように、ＬＳＩ６０の入出力パッド５０にＯＵＴ端子を繋いで出力用トライステートバッファとしても使うことができる。このように複数の信号から一つを選択して内部バスや外部バスに出力する回路は多様なＬＳＩで使用される有用度の高いものである。とくにプロセッサや再構成可能デバイスではそのような回路が多数使用されるため、本発明の回路を使用することによるメリットは大きい。
【００３０】
【発明の効果】
本発明によれば次の効果が得られる。第１の効果は、面積が小さいトライステートバッファを提供できることである。その理由は、トライステートバッファの入力に接続される回路の性質を利用することで、従来に比べて少ないトランスミッションゲート数でトライステートバッファを構成したからである。
【００３１】
第２の効果は、高速なトライステートバッファを提供できることである。その理由は、本発明のトライステートバッファがデータ入力信号の立ち上がりと立ち下りの遅延差を補償する能力を備えているからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す構成図である。
【図２】本発明の第２の実施の形態を示す構成図である。
【図３】本発明の第３の実施の形態を示す構成図である。
【図４】本発明の第４の実施の形態を示す構成図である。
【図５】本発明の回路の使用例を示す図である。
【図６】従来のトライステートバッファの構成図である。
【符号の説明】
１：トライステートバッファの出力部のＰＭＯＳトランジスタ
２：トライステートバッファの出力部のＮＭＯＳトランジスタ
３：トライステートバッファのハイインピーダンス制御用のＰＭＯＳトランジスタ
４：トライステートバッファのハイインピーダンス制御用のＮＭＯＳトランジスタ
５、６：トライステートバッファのトランスミッションゲート
１０：従来のトライステートバッファ
１１：本発明の第１の実施の形態におけるトライステートバッファ
１２：本発明の第２の実施の形態におけるトライステートバッファ
１３：本発明の第３の実施の形態におけるトライステートバッファ
１４：本発明の第４の実施の形態におけるトライステートバッファ
２０：ハイインピーダンス出力状態を有する入力選択マルチプレクサ
２１：ハイインピーダンス出力状態を持たない入力選択マルチプレクサ
３０、３１、３２：本発明の回路
４０：バス配線
５０：入出力パッド
６０：ＬＳＩ
Ｅ：トライステートバッファの制御端子
ＥＢ：Ｅの反転信号端子
ＩＮ：トライステートバッファのデータ入力端子
ＯＵＴ：トライステートバッファの出力端子
ＩＮｉ（ｉは整数）：入力選択マルチプレクサのデータ入力端子
Ｓｉ（ｉは整数）：入力選択マルチプレクサの選択制御端子
ＳｉＢ（ｉは整数）：Ｓの反転信号端子
ＶＤＤ：電源
ＧＮＤ：グランド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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