(57)【要約】【課題】閾値電圧の異なる複数のトランジスタを、容易且つ確実に形成する半導体装置の製造方法を提供する。【解決手段】ゲート電極３ａに接続される第一の上層アルミニウム配線層９ａの配線長さＬ１を、ゲート電極３ｂに接続される第二の上層アルミニウム配線層９ｂの配線長さＬ２よりも長く形成することで、基準となる閾値電圧を有する第一のＮチャネルＭＯＳトランジスタＴｒ１と、基準となる閾値電圧よりも高い閾値電圧を有する第二のＮチャネルＭＯＳトランジスタＴｒ２と、を備えた半導体装置１００を形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数のトランジスタと、当該トランジスタの各ゲート電極に接続される配線と、を備えた半導体装置の製造方法であって、
前記複数のトランジスタ同士の相対的な閾値電圧の調整を、前記各ゲート電極毎の前記配線の長さを調整することで行うことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、複数のトランジスタを形成する工程と、
前記複数のトランジスタの上方に、配線層を形成する工程と、
前記配線層をパターニングして、前記複数のトランジスタの各ゲート電極に接続される配線を形成する工程と、を備え、
前記配線を形成する工程において、前記複数のトランジスタの各ゲート電極毎に接続される前記配線の長さを調整することで、前記複数のトランジスタ同士の相対的な閾値電圧の調整を行うことを特徴とする半導体装置の製造方法。
【請求項３】
前記複数のトランジスタのうち、閾値電圧を相対的に低くしたいトランジスタの前記配線の長さを、閾値電圧を相対的に高くしたいトランジスタの前記配線の長さよりも長くすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、基準電圧生成回路を構成していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、レベルシフタ回路を構成していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、複数のトランジスタの閾値電圧を相対的に調整するために有効な技術に関する。
【０００２】
【従来の技術】
通常、半導体集積回路として、基準電圧を形成する基準電圧生成回路や、外部信号からの電圧レベルを低電位電圧と高電位電圧との間で変換するレベルシフタ回路など、ゲート電極の閾値（スレッショルド）電圧が異なるトランジスタを利用した回路が形成されている。
【０００３】
この閾値電圧が異なるトランジスタを同一基板内に形成する方法として、例えば、基準となる閾値電圧を必要とするトランジスタと、任意の閾値電圧を必要とするトランジスタとを、各々のチャネル領域に注入するイオンドーピング濃度を変えることで形成する手段が提案されている（例えば、特許文献１参照）。
また、基準となる閾値電圧との差電圧が微小である場合であっても、任意の閾値電圧を有するトランジスタを効率よく形成するための手段として、基準となる閾値電圧を必要とするトランジスタと、任意の閾値電圧を必要とするトランジスタとを、各々のゲート電極に注入するイオンドーピング濃度を変えることで形成する手段が提案されている（例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開昭５７−１１３２６２号公報
【特許文献２】
特開平３−１５３０７９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した特許文献１及び特許文献２に記載の方法においては、いずれもトランジスタの閾値電圧をイオン注入によって調整するようにしているため、トランジスタ毎にイオン注入量を異ならせたイオンインプラ工程が閾値電圧の調整のために必要であり、製造コストが増加してしまうという不具合があった。
【０００６】
また、近年、半導体装置の高集積化及び微細化が進むにつれて、基準となる閾値電圧との差電圧がより微小な任意の閾値電圧を有するトランジスタの形成が切望されてきており、特許文献２に記載の方法においても、未だ改善の余地があった。
そこで、本発明は上記事情に鑑みてなされたものであり、製造コストを大幅に増加させることなく、ゲート電極の閾値電圧が異なる複数のトランジスタを備えた半導体装置の製造方法を提供することを課題としている。
【０００７】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る第一の半導体装置の製造方法は、複数のトランジスタと、当該トランジスタの各ゲート電極に接続される配線と、を備えた半導体装置の製造方法であって、前記複数のトランジスタ同士の相対的な閾値電圧の調整を、前記各ゲート電極毎の前記配線の長さを調整することで行うことを特徴とするものである。
【０００８】
ここで、本発明において配線の長さとは、コンタクトホールやビアホールを介してゲート電極と接続され、且つ、基板とは接続されず電気的に独立した状態（以下、フローティング状態と称す）の配線層から構成される配線の長さを指し、配線が多層構造となっている場合には、それら全ての配線の総長さを指す。
本発明に係る第二の半導体装置の製造方法は、基板上に、複数のトランジスタを形成する工程と、前記複数のトランジスタの上方に、配線層を形成する工程と、前記配線層をパターニングして、前記複数のトランジスタの各ゲート電極に接続される前記配線を形成する工程と、を備え、前記配線を形成する工程において、前記複数のトランジスタの各ゲート電極毎に接続される前記配線の長さを調整することで、前記複数のトランジスタ同士の相対的な閾値電圧の調整を行うことを特徴とするものである。
【０００９】
また、本発明に係る第一及び第二の半導体装置の製造方法において、前記複数のトランジスタのうち、閾値電圧を相対的に低くしたいトランジスタの前記配線の長さを、閾値電圧を相対的に高くしたいトランジスタの前記配線の長さよりも長くすることが好ましい。
ここで、配線の長さの調整は、閾値電圧の調整したいトランジスタがＮチャネルトランジスタであってもＰチャネルトランジスタであっても、同様に行うことができる。特に、エンハンスメント型Ｐチャネルトランジスタにおいては、閾値電圧は負の符号になるため、閾値電圧を相対的に低くしたいトランジスタとは、閾値電圧を相対的に高くしたいトランジスタよりも、その閾値電圧が絶対値では大きくなるものを指す。
【００１０】
さらに、本発明に係る第一及び第二の半導体装置の製造方法において、前記半導体装置は、基準電圧生成回路を構成するようにしてもよい。
さらに、本発明に係る第一及び第二の半導体装置の製造方法において、前記半導体装置は、レベルシフタ回路を構成するようにしてもよい。
本発明の半導体装置の製造方法によれば、複数のトランジスタ同士の相対的な閾値電圧の調整を、各ゲート電極毎の配線の長さを調整することで行うようにしたことによって、プロセス中のエッチング工程時などで配線にチャージされる電荷の量を調整することができるため、従来のように閾値電圧の調整を行うためのイオンインプラ工程が不要となり、製造コストを削減させることが可能となる。
【００１１】
また、閾値電圧の調整を、ゲート電極に接続される配線の長さで行うようにしたことによって、微調整が可能となり、基準となる閾値電圧との差電圧がより微小な任意の閾値電圧を有するトランジスタを、容易且つ確実に形成することが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の半導体装置の一実施形態を示す平面図である。図２は、図１に示す半導体装置においてＡ−Ａ線に沿った拡大断面図である。図３は、図１に示す半導体装置においてＢ−Ｂ線に沿った拡大断面図である。なお、本実施形態は本発明の一例を示したものであって、本発明は本実施形態に限定されるものではない。
【００１３】
本実施形態における半導体装置１００は、図１に示すように、Ｐ型のシリコン基板１上に、基準の閾値電圧を有する第一のＮチャネルＭＯＳトランジスタＴｒ１と、基準よりも高い閾値電圧を有する第二のＮチャネルＭＯＳトランジスタＴｒ２と、を備えている。そして、第一のＮチャネルＭＯＳトランジスタＴｒ１を構成するゲート電極３ａは、第一の下層アルミニウム配線層９ａ及び第一の上層アルミニウム配線層１１ａを介して、回路内の第一のＮチャネルＭＯＳトランジスタ接続端子（図示せず）に接続されるようになっている。同様に、第二のＮチャネルＭＯＳトランジスタＴｒ２を構成するゲート電極３ｂは、第二の下層アルミニウム配線層９ｂ及び第二の上層アルミニウム配線層１１ｂを介して、回路内の第二のＮチャネルＭＯＳトランジスタ接続端子（図示せず）に接続されるようになっている。
【００１４】
ここで、第一の下層アルミニウム配線層９ａの配線長さＬ１は、第二の下層アルミニウム配線層９ｂの配線長さＬ２よりも長く形成されている。
第一のＮチャネルＭＯＳトランジスタＴｒ１は、図２に示すように、Ｐ型のシリコン基板１上にゲート絶縁膜２ａを介して形成された多結晶シリコンからなるゲート電極３ａと、このゲート電極３ａの両側を挟んだシリコン基板１内にＬＤＤ拡散層４ａ、４ｂを介して形成されたＮ型のソース拡散層６ａ及びドレイン拡散層６ｂと、ゲート電極３ａの両側壁に形成されたサイドウォール５ａと、ソース拡散層６ａ及びドレイン拡散層６ｂの上面、並びにゲート電極３ａの上面にそれぞれ形成されたＴｉシリサイド層７ａ、７ｂ、７ｃと、から構成されている。
【００１５】
第二のＮチャネルＭＯＳトランジスタＴｒ２は、図２に示すように、Ｐ型のシリコン基板１上にゲート絶縁膜２ｂを介して形成された多結晶シリコンからなるゲート電極３ｂと、このゲート電極３ｂの両側を挟んだシリコン基板１内にＬＤＤ拡散層４ｂ、４ｃを介して形成されたＮ型のドレイン拡散層６ｂ及びソース拡散層６ｃと、ゲート電極３ｂの両側壁に形成されたサイドウォール５ｂと、ドレイン拡散層６ｂ及びソース拡散層６ｃの上面、並びにゲート電極３ｂの上面に形成されたＴｉシリサイド層７ｃ、７ｄ、７ｅと、から構成されている。なお、第一のＮチャネルＭＯＳトランジスタＴｒ１及び第二のＮチャネルＭＯＳトランジスタＴｒ２において、ドレイン領域６ｂ及びＴｉシリサイド層７ｃは共通となっている。
【００１６】
この第一のＮチャネルＭＯＳトランジスタＴｒ１及び第二のＮチャネルＭＯＳトランジスタＴｒ２の上面には、図３に示すように、第一の層間絶縁層８、フローティング状態の第一及び第二の下層アルミニウム配線層９ａ、９ｂ、第二の層間絶縁層１０、第一及び第二の上層アルミニウム配線層１１ａ、１１ｂが順次形成されている。そして、第二の層間絶縁層１０に開口されたビアホールＶ１、Ｖ２及び第一の層間絶縁層８に開口されたコンタクトホールＣ１、Ｃ２を介して、回路内の第一及び第二のＮチャネルＭＯＳトランジスタ接続端子と、ゲート電極３ａ、３ｂとが接続されるようになっている。なお、図３中の符号１Ａは、フィールド酸化膜である。
【００１７】
次に、本実施形態の半導体装置の一製造工程について説明する。
図４は、図１に示す半導体装置の一製造工程を示す断面図である。なお、図４で示す断面は、図１に示す半導体装置においてＡ−Ａ線に沿った断面を示す。図５は、図１に示す半導体装置の一製造工程を示す断面図である。なお、図５で示す断面は、図１に示す半導体装置においてＢ−Ｂ線に沿った断面を示す。
【００１８】
図４に示すように、Ｐ型のシリコン基板１の上面に、第一及び第二のＮチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２を形成する工程について説明する。
まず、Ｐ型のシリコン基板１の上面に、公知の熱酸化膜法を用いて、酸化シリコンからなるゲート絶縁膜２ａ、２ｂを成膜する。その後、このゲート酸化膜２ａ、２ｂのさらに上面に、公知の化学的気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、多結晶シリコンからなるゲート電極形成膜（図示せず）を成膜する。
【００１９】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図４（ａ）に示すように、シリコン基板１上にゲート絶縁膜２ａ、２ｂを介してゲート電極３ａ、３ｂをそれぞれ形成する。
次いで、ゲート電極３ａ、３ｂをイオン注入マスクとして、ＬＤＤ拡散層形成用のＰイオンを注入する。このとき、ゲート電極３ａ、３ｂ直下のそれぞれのチャネル領域形成予定部位には、ゲート電極３ａ、３ｂがマスクとなってＰイオンが侵入できないため、ゲート電極３ａ、３ｂが形成されていないソース領域形成予定部位及びドレイン領域形成予定部位におけるシリコン基板１の上層部に、ＬＤＤ拡散層４ａ、４ｂ、４ｃをそれぞれ形成する。
【００２０】
次いで、シリコン基板１の上面全体に、酸化シリコンからなるサイドウォール形成膜（図示せず）を同様のＣＶＤ法を用いて成膜した後エッチバックすることで、図４（ｂ）に示すように、ゲート電極３ａ、３ｂの両側であってＬＤＤ拡散層４ａ、４ｂ、４ｃの上面に、サイドウォール５ａ、５ｂをそれぞれ形成する。次いで、ゲート電極３ａ、３ｂ及びサイドウォール５ａ、５ｂをイオン注入マスクとして、シリコン基板１にＮ型のチャネル領域を形成するためのＰイオンを注入することで、ゲート電極３ａ、３ｂを挟む両側におけるシリコン基板１内にＮ型のソース領域６ａ、６ｃ及びドレイン領域６ｂをそれぞれ形成する。
【００２１】
次いで、ソース領域６ａ及びドレイン領域６ｂ、並びにゲート電極３ａ、３ｂのそれぞれ上面に、公知のスパッタリング法などによりＴｉなどの高融点金属膜（図示せず）を形成する。その後、公知のラピットサーマルアニール（ＲＴＰ）などの熱処理を施すことにより、高融点金属膜とシリコンとが反応し、図４（ｃ）に示すように、ソース領域６ａ及びドレイン領域６ｂ、並びにゲート電極３ａ、３ｂのそれぞれ上面にＴｉシリサイド層７ａ、７ｂ、７ｃ、７ｄ、７ｅを自己整合的に形成する。
【００２２】
続いて、上述したようにシリコン基板１上に形成した第一及び第二のＮチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２の上面に、図５に示すように、第一及び第二の層間絶縁層８、１０を介して、第一及び第二の下層アルミニウム配線層９ａ、９ｂ及び第一及び第二の上層アルミニウム配線層１１ａ、１１ｂを形成する工程について説明する。
【００２３】
まず、第一及び第二のＮチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電極３ａ、３ｂの上面に、公知のＣＶＤ法などを用いて、酸化シリコンからなる第一の層間絶縁層８を成膜する。その後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図５（ａ）に示すように、ゲート電極３ａの上面に通じるコンタクトホールｒＣ１と、ゲート電極３ｂの上面に通じるコンタクトホールＣ２とをそれぞれ開口する。
【００２４】
次いで、コンタクトホールＣ１、Ｃ２が形成された第一の層間絶縁層８の上面全体に、公知のスパッタリング法を用いて、配線用アルミニウム膜（図示せず）を成膜する。
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図５（ｂ）に示すように、第一のＮチャネルＭＯＳトランジスタＴｒ１に接続される第一の下層アルミニウム配線層９ａと、第二のＮチャネルＭＯＳトランジスタＴｒ２に接続される第二の下層アルミニウム配線層８ｂとをそれぞれ形成する。
【００２５】
ここで、第一のＮチャネルＭＯＳトランジスタＴｒ１の閾値電圧を、第二のＮチャネルＭＯＳトランジスタＴｒ２の閾値電圧よりも低く形成するために、第一の下層アルミニウム配線層９ａの配線長さＬ１を第二の下層アルミニウム配線層９ｂの配線長さＬ２よりも長く形成する。
なお、配線長さＬ１、Ｌ２の差は、両者の閾値電圧の差に基づいて決定するようにする。
【００２６】
次いで、第一及び第二の下層アルミニウム配線層９ａ、９ｂのさらに上面に、公知のＣＶＤ法などを用いて、酸化シリコンからなる第二の層間絶縁層１０を成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図５（ｃ）に示すように、第二の層間絶縁層１０に、第一の下層アルミニウム配線層９ａの上面に通じるビアホールＶ１と、第二の下層アルミニウム配線層９ｂの上面に通じるビアホールＶ２とをそれぞれ開口する。
【００２７】
次いで、ビアホールＶ１、Ｖ２が形成された第二の層間絶縁層１０の上面全体に、公知のスパッタリング法を用いて、配線用アルミニウム膜（図示せず）を成膜する。その後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一及び第二の上層アルミニウム配線層１１ａ、１１ｂを形成することで、図３に示すように、基準となる閾値電圧を備えた第一のＮチャネルＭＯＳトランジスタＴｒ１と、この第一のＮチャネルＭＯＳトランジスタＴｒ１よりも高い閾値電圧を備えた第二のＮチャネルＭＯＳトランジスタＴｒ２とを備えた半導体装置１００を完成させる。
【００２８】
このような構成を有する半導体装置１００によれば、第一の下層アルミニウム配線層９ａの配線長さＬ１を、第二の下層アルミニウム配線層９ｂの配線長さＬ２よりも長く形成したことによって、第一の下層アルミニウム配線層９ａにチャージされる電荷の量を第二の下層アルミニウム配線層９ｂにチャージされる電荷の量よりも増加させることができるため、第一の下層アルミニウム配線層９ａが接続されるゲート電極３ａに、第二の下層アルミニウム配線層９ｂが接続されるゲート電極３ｂよりも低い閾値電圧を備えることができる。
【００２９】
本実施形態における半導体装置１００の製造方法によれば、第一及び第二のＮチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２の閾値電圧を、ゲート電極３ａ、３ｂに接続される第一及び第二の下層アルミニウム配線層９ａ、９ｂの配線長さＬ１、Ｌ２で調整するようにしたことによって、従来のように閾値電圧の調整のためにトランジスタ毎にイオン注入量の異なるイオンインプラ工程を行う必要がなくなるため、製造コストを削減させることが可能となる。
【００３０】
また、第一及び第二の下層アルミニウム配線層９ａ、９ｂの配線長さＬ１、Ｌ２の微調整が可能であるため、基準となる閾値電圧を有する第一のＮチャネルＭＯＳトランジスタＴｒ１と、任意の閾値電圧を有する第二のＮチャネルＭＯＳトランジスタＴｒ２の差電圧が微小な場合であっても、容易且つ確実に実現することが可能となる。
【００３１】
なお、本実施形態の半導体装置１００においては、Ｎチャネル型の構成を有する第一及び第二のＮチャネルＭＯＳトランジスタについて説明したが、これに限らず、Ｐチャネル型のトランジスタに適用することも可能である。このとき、Ｐチャネル型のトランジスタにおいても、Ｎチャネル型のトランジスタと同様、配線層の配線長さを長くすることで、閾値電圧を相対的に低く（絶対値では大きく）でき、配線層の配線長さを短くすることで、閾値電圧を相対的に高く（絶対値では小さく）することができる。
【００３２】
また、本実施形態の半導体装置１００においては、ゲート電極３ａ、３ｂに接続されたフローティング状態の下層アルミニウム配線層９ａ、９ｂの長さＬ１、Ｌ２を調整するようにしたが、ゲート電極３ａ、３ｂに接続されずフローティング状態の配線層が多層構造である場合には、その多層構造の配線層の配線の総長さで調整する必要がある。
【００３３】
さらに、本実施形態の半導体装置１００は、閾値電圧の異なるトランジスタを利用するものであれば、基準電圧生成回路を備えた半導体装置やレベルシフタ回路、或いは最終出力トランジスタなどに好適に用いることができる。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の一構成例を示す平面図である。
【図２】図１に示す半導体装置のＡ−Ａ線に沿った拡大断面図である。
【図３】図１に示す半導体装置のＢ−Ｂ線に沿った拡大断面図である。
【図４】本実施形態に係る半導体装置の一製造工程例を示す断面図である。
【図５】本実施形態に係る半導体装置の一製造工程例を示す断面図である。
【符号の説明】１…シリコン基板。２ａ、２ｂ…ゲート絶縁膜。３ａ、３ｂ…ゲート電極。４ａ、４ｂ、４ｃ…ＬＤＤ拡散層。５ａ、５ｂ…サイドウォール。６ａ、６ｃ…ソース拡散層。６ｂ…ドレイン拡散層。７ａ、７ｂ、７ｃ、７ｄ、７ｅ…Ｔｉシリサイド層。８…第一の層間絶縁層。９ａ、９ｂ…下層アルミニウム配線層。１０…第二の層間絶縁層。１１ａ、１１ｂ…上層アルミニウム配線層。Ｃ１、Ｃ２…コンタクトホール。Ｌ１…第一の下層アルミニウム配線層の配線長さ。Ｌ２…第二の下層アルミニウム配線層の配線長さ。Ｔｒ１…第一のＮチャネルＭＯＳトランジスタ。Ｔｒ２…第二のＮチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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