(57)【要約】【課題】バイポーラトランジスタを有する半導体装置の信頼性を向上させる。【解決手段】高耐圧のｎｐｎ型のバイポーラトランジスタＱのｐ型のベース領域４Ｂ１の表層の一部にエミッタ領域４Ｅと接しないようにｐ+型の半導体領域１４を設ける。このｐ+型の半導体領域１４は、少なくともエミッタ電極１０Ｅが平面的に重なる部分で、特にフィールド絶縁膜と活性領域との境界部に配置されており、バイポーラトランジスタＱに逆バイアスが印加された時にベース−コレクタ接合の空乏層で発生した正孔が半導体基板１上の絶縁膜にトラップされても、その正孔による正電荷の影響でベース領域４Ｂ１の表層が反転してしまうのを抑制または防止する機能を有している。【選択図】    図３
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【特許請求の範囲】
【請求項１】
第１面を有する半導体基板、
前記第１面に配置された第１導電型のコレクタ領域、
前記第１面の前記コレクタ領域内に配置され、前記第１導電型とは反対の第２導電型の第１半導体領域で形成されたベース領域、
前記第１面の前記ベース領域内に配置された第１導電型のエミッタ領域、
前記第１面のエミッタ領域およびベース領域に対して平面的に重なるように、前記エミッタ領域からその外周の前記コレクタ領域に向かって延在するエミッタ電極、
前記第１面の前記ベース領域内に配置され、前記ベース領域と同一導電型で、かつ、前記ベース領域よりも高不純物濃度で浅く形成された第２半導体領域を有し、
前記第２半導体領域を、前記エミッタ電極が前記第１面のベース領域に平面的に重なる領域の一部に設けたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第２半導体領域は前記エミッタ電極下のベース領域の導電型が反転するのを防止する機能を有していることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板に形成された第１導電型のコレクタ領域、
（ｂ）前記コレクタ領域内に、前記第１導電型とは反対の第２導電型の第１半導体領域で形成され、前記コレクタ領域よりも浅く形成された第２導電型のベース領域、
（ｃ）前記ベース領域内に、前記ベース領域よりも高不純物濃度で浅く形成されたベース引出領域、
（ｄ）前記ベース領域内に、前記ベース領域よりも浅く形成された第１導電型のエミッタ領域、
（ｅ）前記コレクタ領域に電気的に接続されたコレクタ電極、
（ｆ）前記ベース引出領域に電気的に接続されたベース電極、
（ｇ）前記エミッタ領域に電気的に接続されたエミッタ電極を有するバイポーラトランジスタを含み、
前記エミッタ電極は、前記ベース領域および前記コレクタ領域上にも延在し、
前記エミッタ電極が、前記半導体基板の平面において平面的に重なる前記ベース領域の一部に、前記ベース領域よりも高不純物濃度で、かつ浅い第２導電型の第２半導体領域を前記ベース領域に内包されるように設けたことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記第２半導体領域は、前記半導体基板の平面において前記エミッタ電極と前記ベース領域とが重なる重なり領域の他に、その重なり領域の外にも形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第１導電型はｎ型であり、前記第２導電型はｐ型であり、前記バイポーラトランジスタはｎｐｎ型であることを特徴とする半導体装置。
【請求項６】
請求項４において、前記半導体装置は、前記半導体基板上に第１配線層を有し、前記エミッタ電極は前記第１配線層で形成されていることを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置において、前記エミッタ電極と前記ベース電極とが同一配線層であることを特徴とする半導体装置。
【請求項８】
請求項７おいて、前記半導体装置はさらにボンディングパッドを有し、前記エミッタ電極、前記ベース電極および前記ボンディングパッドが同一配線層であることを特徴とする半導体装置。
【請求項９】
請求項４記載の半導体装置において、前記第２半導体領域と、前記ベース引出領域との間に前記ベース領域が介在され、前記第２半導体領域と、前記ベース引出領域とは物理的に離れていることを特徴とする半導体装置。
【請求項１０】
請求項４記載の半導体装置において、前記第２半導体領域と、前記ベース引出領域とが一体的になるように接続されていることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板に形成された第１導電型のコレクタ領域、
（ｂ）前記コレクタ領域内に、前記第１導電型とは反対の第２導電型の半導体領域で形成され、前記コレクタ領域よりも浅く形成された第２導電型のベース領域、
（ｃ）前記ベース領域内に、前記ベース領域よりも高不純物濃度で浅く形成された第２導電型のベース引出領域、
（ｄ）前記ベース領域内に、前記ベース領域よりも浅く形成された第１導電型のエミッタ領域、
（ｅ）前記コレクタ領域に接続されたコレクタ電極、
（ｆ）前記第２導電型のベース引出領域に接続されたベース電極、
（ｇ）前記第１導電型のエミッタ領域に接続されたエミッタ電極を有するバイポーラトランジスタを含み、
前記エミッタ電極が、前記半導体基板の平面において平面的に重なる前記ベース領域の一部に、前記エミッタ電極下の前記ベース領域の導電型が反転するのを防止する機能を有する第２導電型の第２半導体領域を、前記ベース領域よりも高不純物濃度でかつ浅く、前記ベース領域内に内包されるように設けたことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、前記第２半導体領域は、前記半導体基板の平面において前記エミッタ電極と前記ベース領域とが重なる重なり領域の他に、その重なり領域の外にも形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記第１導電型はｎ型であり、前記第２導電型はｐ型であり、前記バイポーラトランジスタはｎｐｎ型であることを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、前記半導体装置はさらにボンディングパッドを有し、前記エミッタ電極、前記ベース電極および前記ボンディングパッドが同一配線層であることを特徴とする半導体装置。
【請求項１５】
請求項１２記載の半導体装置において、前記第２半導体領域と、前記ベース引出領域との間に前記ベース領域が介在され、前記第２半導体領域と、前記ベース引出領域とが物理的に離れていることを特徴とする半導体装置。
【請求項１６】
請求項１２記載の半導体装置において、前記第２半導体領域と、前記ベース引出領域とが一体的になるように接続されていることを特徴とする半導体装置。
【請求項１７】
第１面を有する半導体基板、
前記第１面に配置された第１導電型のコレクタ領域、
前記第１面の前記コレクタ領域内に配置され、前記第１導電型とは反対の第２導電型の第１半導体領域で形成されたベース領域、
前記第１面の前記ベース領域内に配置された第１導電型のエミッタ領域、
前記第１面のエミッタ領域およびベース領域に対して平面的に重なるように、前記エミッタ領域からその外周の前記コレクタ領域に向かって延在するエミッタ電極、
前記第１面の前記ベース領域内に配置され、前記ベース領域と同一導電型で、かつ、前記ベース領域よりも高不純物濃度で浅く形成された第２半導体領域を有し、
前記エミッタ電極が前記第１面のベース領域に平面的に重なる領域の一部に、前記第１面のエミッタ領域とコレクタ領域との間に介在されるように前記第２半導体領域を設けたことを特徴とする半導体装置。
【請求項１８】
第１面を有する半導体基板、
前記第１面に配置された第１導電型のコレクタ領域、
前記第１面の前記コレクタ領域内に配置され、前記第１導電型とは反対の第２導電型の第１半導体領域で形成されたベース領域、
前記第１面の前記ベース領域内に配置された第１導電型のエミッタ領域、
前記第１面のエミッタ領域およびベース領域に対して平面的に重なるように、前記エミッタ領域からその外周の前記コレクタ領域に向かって延在するエミッタ電極、
前記第１面の前記ベース領域内に配置され、前記ベース領域と同一導電型で、かつ、前記ベース領域よりも高不純物濃度で浅く形成された第２半導体領域を有し、
前記第２半導体領域は、前記エミッタ電極が前記第１面に平面的に重なるベース領域部分を前記エミッタ電極の延在方向に対して横切るように配置され、かつ、前記エミッタ電極が前記第１面に平面的に重なるベース領域部分からはみ出して配置されていることを特徴とする半導体装置。
【請求項１９】
（ａ）半導体基板に第１導電型のコレクタ領域を形成する工程、
（ｂ）前記コレクタ領域内に、前記第１導電型とは反対の第２導電型の第１半導体領域で形成されたベース領域を、前記コレクタ領域よりも浅く形成する工程、
（ｃ）前記ベース領域内に、前記ベース領域よりも高不純物濃度で浅い第２導電型のベース引出領域を形成する工程、
（ｄ）前記ベース領域内に、前記ベース領域よりも浅い第１導電型のエミッタ領域を形成する工程、
（ｅ）前記コレクタ領域に接続されるコレクタ電極を形成する工程、
（ｆ）前記ベース引出領域に接続されるベース電極を形成する工程、
（ｇ）前記エミッタ領域に接続されるエミッタ電極を形成する工程を有し、
前記エミッタ電極が平面的に重なる前記ベース領域の一部に、前記ベース領域よりも高不純物濃度で浅い第２導電型の第２半導体領域を前記ベース領域に内包されるように形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、前記ベース引出領域と、前記第２半導体領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、前記第２導電型のベース領域をイオン注入法と熱処理による引き延ばし拡散法とにより形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９記載の半導体装置の製造方法は、さらにボンディングパッドの形成工程を含み、前記コレクタ電極、ベース電極、エミッタ電極およびボンディングパッドの形成は同一工程で行われることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、高耐圧のバイポーラトランジスタを有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討した半導体装置の製造方法においては、例えばバイポーラトランジスタのベース領域を、半導体基板に不純物をイオン注入した後、その不純物を熱処理によって半導体基板の厚さ方向に引き伸ばし拡散することで形成している。
【０００３】
なお、バイポーラトランジスタについては、例えば特開平８−３０６７９２号公報に記載があり、高耐圧バイポーラトランジスタのエミッタ層、ベース層およびコレクタ層を同心円状に配置する構成が開示されている（例えば特許文献１参照）。
【０００４】
【特許文献１】
特開平８−３０６７９２号公報
【０００５】
【発明が解決しようとする課題】
ところが、上記ベース領域をイオン注入と引き伸ばし拡散とで形成する技術においては、以下の課題があることを本発明者が初めて見出した。
【０００６】
すなわち、半導体装置の信頼度試験においてバイポーラトランジスタのコレクタ−エミッタ間でリーク電流が発生する問題である。原因は、高耐圧を確保する目的でベース領域を深く拡散させたために半導体基板表面の不純物濃度が薄くなり、逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔が半導体基板上の酸化膜にトラップされて、その正電荷の影響を受けてベース領域の表層が反転するためと想定される。
【０００７】
本発明の目的は、バイポーラトランジスタを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、バイポーラトランジスタのエミッタ電極に平面的に重なるベース領域の少なくとも一部に、ベース領域と同一導電型で、ベース領域よりも高不純物濃度で浅い半導体領域をベース領域に内包されるように形成するものである。
【００１１】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１２】
（実施の形態１）
まず、本発明者が初めて見出した問題について説明する。図１は本発明者が検討したバイポーラトランジスタＱ50を有する半導体装置の部分平面図、図２は図１のＸ１−Ｘ１線の断面図を示している。
【００１３】
半導体基板５０のエピタキシャル層５０Epiは、ｎ型のシリコン（Ｓｉ）単結晶からなり、その一部には、ｎ型のコレクタ領域５１Ｃが形成されている。このコレクタ領域５１Ｃは、ｎ+型のコレクタ引出領域５２Ｃを通じてコレクタ電極５３Ｃと電気的に接続されている。上記コレクタ領域５１Ｃ内には、ｐ型のベース領域５１Ｂが形成されている。ｐ型のベース領域５１Ｂは、バイポーラトランジスタの耐圧を確保するため熱拡散によって深く引き伸ばされた状態で形成されている。このため、ベース領域５１Ｂの表面の不純物濃度は、例えば３×１０17ｃｍ-3程度と低濃度となっている。このベース領域５１Ｂは、ｐ+型のベース引出領域５２Ｂを通じてベース電極５３Ｂと電気的に接続されている。上記ベース領域５１Ｂ内には、ｎ+型のエミッタ領域５１Ｅが形成されている。ｎ+型のエミッタ領域５１Ｅは、エミッタ電極５３Ｅと電気的に接続されている。上記エピタキシャル層５０Epiの主面には素子分離用のフィールド絶縁膜５４が形成されている。これにより、バイポーラトランジスタＱ50の活性領域が規定されている。上記コレクタ電極５３Ｃ、ベース電極５３Ｂおよびエミッタ電極５３Ｅは、半導体基板５０上の第１層目のメタル配線で形成されている。ここで例示している製品は、メタル配線層が１層のみの製品であり、この第１層目のメタル配線でボンディングパッドも形成されている。上記各電極のうち、エミッタ電極５３Ｅは、平面（半導体基板５０の主面に沿う面）で見たときに、中央のエミッタ領域５１Ｅからその外周のコレクタ領域５１Ｃに向かって延在し、エミッタ領域５１Ｅとコレクタ領域５１Ｃとを橋渡すように配置されている。半導体基板５０の断面で見ると半導体基板５０とエミッタ電極５３Ｅとの間には、絶縁膜５５が介在されているので、エミッタ電極５３Ｅとコレクタ領域５１Ｃとは絶縁されている。ところで、この半導体装置に対して高温動作試験を行うと、バイポーラトランジスタＱ50のコレクタ−ベース接合に、例えば３６Ｖ程度の逆バイアスが印加され続ける（コレクタ電極５３ＣにＶｃｃ＝３６Ｖ程度が印加され、エミッタ電極５３Ｅが接地電位ＧＮＤに接続された状態となる）。この時、コレクタ−ベース接合の空乏層内で電子−正孔対が発生する。しかも高温であるから、その発生量は常温に比べ過剰に発生する。空乏層内で発生したこの電子−正孔対は、電圧の関係から電子はコレクタ電極５３Ｃ側に、正孔はエミッタ電極５３Ｅ側に引き寄せられる。しかし、コレクタ−ベース接合が酸化膜に接しているデバイス表面上においては、電子はコレクタ領域５１Ｃ上の酸化膜５５中にトラップされる一方、正孔はエミッタ電極５３Ｅ下部の酸化膜５５中にトラップされる。酸化膜５５中の電子はシリコンとの結合エネルギーが小さいため容易に放出されるが、正孔はシリコンとの結合エネルギーが大きいため放出−蓄積を繰り返しながら酸化膜５５中にトラップされ正電荷を形成する。しかし、この構造では上記のようにｐ型のベース領域５１Ｂの表面濃度が薄いため、酸化膜５５中にトラップされた正孔の正電荷の影響を受けてｐ型のベース領域５１Ｂの表面がｎ型に反転してしまう。この反転現象は、エミッタ電極５３Ｅがベース領域５１Ｂに平面的に重なる部分で生じ���すい。これは、エミッタ電極５３Ｅが接地電位ＧＮＤとなっているため、空乏層内で発生した正孔がエミッタ電極５３Ｅに引き寄せられ、エミッタ電極５３Ｅとベース領域５１Ｂが平面的に重なる領域の酸化膜中に最もトラップされ易いからである。すなわち、正孔はエミッタ電極５３Ｅのパターン下に蓄積され易いからである。そして、特にこの反転現象は、活性領域とフィールド絶縁膜５４との境界領域においてエミッタ電極５３Ｅが平面的に重なる領域Ａで生じ易い。これは、特に活性領域とフィールド５４との境界領域ではベース領域５１Ｂの表面不純物濃度が低くなっているため、空乏層内における電子−正孔対の発生量が多くなるからである。しかし、上記のバイポーラトランジスタの構造では、第１配線層に形成されたエミッタ電極がエミッタ領域からコレクタ領域に向かって延在し、エミッタ領域とコレクタ領域とを橋渡すように配置されているので、特に上記のような反転層がエミッタ電極５３Ｅの延在方向に沿ってエミッタ領域からコレクタ領域に達するように形成されてしまう結果、その反転層、すなわち、電流経路に沿ってコレクタ−エミッタ間にリーク電流が流れてしまう。このようなリーク電流の問題は、エミッタ電極５３Ｅが完全にコレクタ領域側まで延在していなくてもエミッタ電極５３Ｅの下の酸化膜には正孔が蓄積され易いので発生してしまうが、特に上記のようにエミッタ領域からコレクタ領域に向かってエミッタ電極５３Ｅが延在している部分で生じ易い。
【００１４】
そこで、本実施の形態では、バイポーラトランジスタ（以下、トランジスタという）のベース領域の表層においてエミッタ電極と平面的に重なる領域の少なくとも一部に、ベース領域と同一導電型で、かつベース領域よりも高不純物濃度で浅い半導体領域をベース領域に内包されるように設ける。これにより、上記逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔がエミッタ電極パターン直下の半導体基板上の酸化膜にトラップされてもベース領域の表層が反転するのを抑制または防止することができるので、上記コレクタ−エミッタ間のリーク電流の発生を抑制または防止できる。その結果、トランジスタを有する半導体装置の信頼性を向上させることができる。
【００１５】
次に、本実施の形態の半導体装置の具体例を説明する。本実施の形態の半導体装置は、例えば３０Ｖ程度またはそれ以上のＢＶCEO（ベース開放のコレクタ−エミッタ間ブレークダウン電圧）が要求される高耐圧のｎｐｎ型のトランジスタを有する標準リニアＩＣ（Integrated circuit）である。
【００１６】
図３はそのトランジスタＱの平面図、図４は図３から配線等を除いて示した平面図、図５は図３のＸ２−Ｘ２線の断面図、図６は図３のＹ１−Ｙ１線の断面図を示している。半導体基板（以下、基板という）１は、基板部１Subとその上に堆積されたエピタキシャル層１Epiとを有している。基板部１Subは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、例えばチョクラルスキー法等のような単結晶成長法により形成されている。エピタキシャル層１Epiは、例えばｎ型のシリコン単結晶からなり、エピタキシャル法により形成されている。エピタキシャル層１Epiの厚さは、例えば１１μｍ程度である。素子形成領域における基板部１Subとエピタキシャル層１Epiとの境界部にはｎ型の埋込領域２ｎが形成され、分離領域における上記境界部にはｐ型の埋込領域２ｐが上記埋込領域２ｎを取り囲むように形成されている。埋込領域２ｎは、トランジスタＱの埋込コレクタ領域を形成する部分である。この埋込領域２ｎには、例えばアンチモン（Ｓｂ）が含まれている。一方、埋込領域２ｐは分離領域を形成する部分である。この埋込領域２ｐには、例えばホウ素（Ｂ）が含まれている。また、エピタキシャル層１Epiには、ｐ型の分離領域３ｐが形成されている。この分離領域３ｐは、断面的にはエピタキシャル層１Epiの主面（デバイス形成面）からｐ型の埋込領域２ｐに到るように、平面的には上記埋込領域２ｐに沿うように形成されている。分離領域３ｐには、例えばホウ素が含まれている。分離領域３ｐの表面濃度は、例えば３×１０18／ｃｍ3程度である。この分離領域３ｐに囲まれた領域に高耐圧で縦型のトランジスタＱが形成されている。
【００１７】
トランジスタＱは、ｎ型のコレクタ領域４Ｃ１、ｎ型のコレクタ引出領域４Ｃ２、ｎ+型のコレクタ引出領域４Ｃ３、ｐ型のベース領域（第１半導体領域）４Ｂ１、ｐ+型のベース引出領域４Ｂ２およびｎ型のエミッタ領域４Ｅを有している。コレクタ領域４Ｃ１は、分離領域３ｐに囲まれたｎ型のエピタキシャル層１Epi部分で形成されている。コレクタ引出領域４Ｃ２，４Ｃ３は、いずれもコレクタ領域４Ｃ１に内包されるように形成されている。コレクタ領域４Ｃ２は、エピタキシャル層１Epiの主面から埋込領域２ｎに達するように延在形成され、コレクタ引出領域４Ｃ３は、埋込領域２ｎには達しないが、エピタキシャル層１Epiの主面から所望の深さに及ぶように形成されている。コレクタ領域４Ｃ１およびコレクタ引出領域４Ｃ２，４Ｃ３には、例えばリン（Ｐ）が含まれている。コレクタ引出領域４Ｃ２の表面濃度は、例えば８×１０18／ｃｍ3程度である。また、コレクタ引出領域４Ｃ３の表面濃度は、例えば７×１０19／ｃｍ3程度である。上記ベース領域４Ｂ１は、埋込領域２ｎに達しないが、エピタキシャル層１Epiの主面から所望の深さに及ぶように形成されている。ベース領域４Ｂ１の深さは、例えば２．５μｍ程度の深い位置まで達している。このように深い位置まで延在されている理由は、ベース領域４Ｂ１の曲率半径を大きくすることにより、トランジスタＱの耐圧を高くするためである。ベース領域４Ｂ１には、例えばホウ素（Ｂ）が含まれている。ベース領域４Ｂ１の表面濃度は、例えば３×１０17／ｃｍ3程度である。上記ベース引出領域４Ｂ２は、ベース領域４Ｂ１の表層部に、ベース領域４Ｂ１よりも浅く、かつ、ベース領域４Ｂ１に内包されるように形成されている。ベース引出領域４Ｂ２には、例えば二フッ化ホウ素（ＢＦ2）が含まれている。ベース引出領域４Ｂ２の表面濃度は、例えば４×１０19／ｃｍ3程度である。上記エミッタ領域４Ｅは、ベース領域４Ｂ１の表層部に、ベース領域４Ｂ１よりも浅く、かつ、ベース領域４Ｂ１に内包されるように形成されている。エミッタ領域４Ｅには、例えばリン含まれている。エミッタ領域４Ｅの表面濃度は、例えば７×１０19／ｃｍ3程度である。エミッタ領域４Ｅの平面寸法は、例えば４μｍ×４μｍ程度である。なお、エピタキシャル層１Epiに形成された半導体領域５は、ベース−基板間でのリーク電流の発生を抑制または防止するためのｎ型の半導体領域である。半導体領域５は、平面的には分離領域３ｐの内周に沿うように形成され、断面的にはエピタキシャル層１Epiの主面から埋込領域２ｎ等に達しない所望の深さに及ぶように形成されている。半導体領域５の表面濃度は、例えば５×１０15／ｃｍ3程度である。
【００１８】
このエピタキシャル層１Epiの主面には分離用のフィールド絶縁膜６が形成されている。フィールド絶縁膜６は、例えば酸化シリコン（ＳｉＯ2等）からなり、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成されている。このフィールド絶縁膜６によりトランジスタＱの活性領域が規定されている。フィールド絶縁膜６上には、ガードリング７が形成されている。このガードリング７は、例えば低抵抗多結晶シリコン膜からなり、平面的にｐ型のベース領域４Ｂ１とｐ型の分離領域３ｐとの間に介在されるように形成されている。フィールド絶縁膜６上にメタル配線が形成された場合に、コレクタの電位が正の高電位になると（ｐチャネル型のＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でゲート電極に負電位が印加されたのと等しい）、コレクタの基板表面側に正孔が蓄積され、コレクタのｎ型がｐ型に反転し、そのメタル配線をゲート電極、その下のフィールド絶縁膜６をゲート絶縁膜、ｐ型のベース領域４Ｂ１およびｐ型の分離領域３ｐをソースおよびドレイン領域とする寄生のｐチャネル型のＭＯＳ・ＦＥＴ（以下、寄生ｐＭＯＳという）が形成され、ベース領域４Ｂ１−分離領域３ｐ間でリーク電流が発生する場合がある。上記ガードリング７は、その寄生ｐＭＯＳの形成を抑制または防止する機能を有している。
【００１９】
上記フィールド絶縁膜６に囲まれたエピタキシャル層１Epi上には、例えば酸化シリコン膜からなる薄い絶縁膜８が形成され、さらに、その絶縁膜８およびフィールド絶縁膜６上には、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積された絶縁膜９が上記ガードリング７を覆うように堆積されている。この絶縁膜９上には、例えばアルミニウムまたはアルミニウム合金からなるコレクタ電極１０Ｃ、ベース電極１０Ｂ、エミッタ電極１０Ｅおよびボンディングパッド（外部端子、以下、単にパッドという）ＰＤが形成されている。コレクタ電極１０Ｃ、ベース電極１０Ｂおよびエミッタ電極１０Ｅは、絶縁膜８，９に開口されたコンタクトホール１１ａを通じてそれぞれ上記コレクタ引出領域４Ｃ３、ベース引出領域４Ｂ２、エミッタ領域４Ｅと電気的に接続されている。エミッタ電極１０Ｅとエミッタ領域４Ｅとを接続するコンタクトホール１１ａの直径は、例えば１．３μｍ程度である。また、コレクタ電極１０Ｃは、絶縁膜９に開口されたコンタクトホール１１ｂを通じて上記ガードリング７と接続されている。これにより、コレクタとガードリング７とを常に同電位に保つことができ、上記寄生ｐＭＯＳのゲート電極とバックゲートとが短絡された状態になるので、寄生ｐＭＯＳにチャネルが形成されないようにすることができる。したがって、ガードリング７を設けておくことにより、ガードリング７上の配線と、コレクタとの間に電位差が生じても、ベース領域４Ｂ１と分離領域３ｐとの間でリーク電流が流れるのを抑制または防止できる。上記パッドＰＤは、基板１の主面に形成された素子の電極を引き出すための端子であり、ボンディングワイヤまたはバンプ電極が接合される。ここではコレクタ電極１０Ｃに一体的に形成されたパッドＰＤのみが図示されている。上記コレクタ電極１０Ｃおよびベース電極１０Ｂは同一方向に引き出され並んで配置されている。上記エミッタ電極１０Ｅは、コレクタ電極１０Ｃやベース電極１０Ｂとは交差する方向（ここではコレクタ電極１０Ｃおよびベース電極１０Ｂの引出方向に対して垂直な方向）に引き出されている。基板１の主面上には、これらコレクタ電極１０Ｃ、ベース電極１０Ｂおよびエミッタ電極１０Ｅを覆うように表面保護膜１２が堆積されている。表面保護膜１２は、例えば絶縁膜１２ａ，１２ｂ，１２ｃが下層から順に堆積されてなる。最下の絶縁膜１２ａは、例えば酸化シリコン膜からなり、その上の絶縁膜１２ｂは、例えば窒化シリコン膜からなり、最上の絶縁膜１２ｃは、例えばポリイミド樹脂等からなる。表面保護膜１２の一部には、パッドＰＤの表面一部が露出されるような開口部１３が形成されている。このように本実施の形態１においては、コレクタ電極１０Ｃ、ベース電極１０Ｂ、エミッタ電極１０ＥおよびパッドＰＤを含む電極配線が、同一の第１層配線のみで形成されている。すなわち、配線構造が単層の第１配線層のみで形成されている。
【００２０】
ところで、本実施の形態１においては、上記ベース領域４Ｂ１の表層部において、少なくともエミッタ電極１０Ｅが平面的に重なる部分に、ベース領域４Ｂ１と同一導電型で、かつベース領域４Ｂ１よりも高不純物濃度で浅いｐ+型の半導体領域（第２半導体領域）１４がベース領域４Ｂ１に内包されるように設けられている。これにより、上記逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔が基板１上の絶縁膜８，９にトラップされてもベース領域４Ｂ１の表層がエミッタ領域とコレクタ領域とを繋ぐように反転するのを抑制または防止することができる。このため、上記コレクタ−エミッタ間のリーク電流の発生を抑制または防止できるので、半導体装置の歩留まりおよび信頼性を向上させることができる。また、半導体領域１４を設けたからといってトランジスタＱの耐圧低下や電流増幅率（ｈFE）が変動することもない。したがって、トランジスタＱを有する半導体装置の信頼性を向上させることができる。このような半導体領域１４には、例えば二フッ化ホウ素（ＢＦ2）が含まれている。半導体領域１４の表面濃度は、例えば４．０×１０19／ｃｍ3程度である。図３および図４では、半導体領域１４が、図３および図４の方向Ｂに沿って延在し、活性領域の方向Ｂの端から端までに及ぶように形成されている。ただし、上記半導体領域１４は、エミッタ電極１０Ｅ下に蓄積された正孔の影響によりエミッタ領域４Ｅとコレクタ領域４Ｃ１とを繋ぐようにベース領域４Ｂ１の表層に形成されるｎ型反転層の経路を遮断するように設けてあれば良い。例えば図７に示すように、少なくともエミッタ電極１０Ｅが平面的に重なる部分に設けられていれば良い。ここでは特に活性領域とフィールド絶縁膜６との境界部ＢＤに設けられている場合を例示している。活性領域とフィールド絶縁膜６との境界部ＢＤに半導体領域１４を設ける理由は、その境界部ＢＤ下が最もベース領域４Ｂ１の不純物濃度が低くなる可能性があるからである。ただし、半導体領域１４はエミッタ電極１０Ｅが重なる部分に設けられていれば上記の効果を得ることができるので、後述のように、図７の半導体領域１４をエミッタ領域４Ｅの方向に移動させて境界部ＢＤから離して配置しても良い。また、この図７では、エミッタ電極１０Ｅの方向Ｂの長さ（短方向寸法＝幅）と半導体領域１４の方向Ｂの長さとが等しくされているが、その場合、エミッタ電極１０Ｅが方向Ｂにずれて配置されてしまうと、エミッタ電極１０Ｅ下に半導体領域１４が存在しない部分が生じてしまう場合がある。そこで、図８に示すように、半導体領域１４の方向Ｂの長さをエミッタ電極１０Ｅの方向Ｂの長さ（幅）よりも、エミッタ電極１０Ｅの合わせずれを考慮した分だけ長くしても良い。すなわち、半導体領域１４はエミッタ電極１０Ｅの重なり領域からはみ出した領域に配置されている。ここでは半導体領域１４の方向Ｂの長さはエミッタ領域４Ｅの方向Ｂの長さより長いが、ベース引出領域４Ｂ２の方向Ｂの長さよりは短い。これにより、エミッタ電極１０Ｅの配置位置が方向Ｂに若干ずれてしまってもエミッタ電極１０Ｅ下には常に半導体領域１４が存在するようにできる。この効果は、前記図３および図４の場合も同様に得られる。この場合も、上記と同様の理由から後述のように、図８の半導体領域１４をエミッタ領域４Ｅの方向に移動させて境界部ＢＤから離して配置しても良い。
【００２１】
また、配線層を多層配線構造とするで上記の正孔蓄積によるリーク電流を生じ難くすることも考えられる。すなわち、断面で見てエミッタ領域をコンタクトホールを通じて直上の第１配線層に引き出し、さらにスルーホールを通じて直上の第２配線層に引き出し、平面（基板１の主面に沿う面）で見て第２配線層でエミッタ領域からコレクタ領域に向かってエミッタ電極を延在させるようにすれば、エミッタ電極１０Ｅと基板１との間の絶縁膜が厚くなりエミッタ電極１０Ｅの電位の影響が小さくなるので、上記反転層がエミッタ電極に沿ってエミッタ領域からコレクタ領域に達するように形成され難くできるからである。しかし、配線層を多層にすることは、製造工程の増加を招くので半導体装置のコストが増大する。また、半導体装置の製造時間の増大も招く。これに対して、本実施の形態１では、上記のようにメタル配線層を第１配線層の単層にすることにより、半導体装置の構造および製造方法の簡略化が可能となるので、トランジスタＱを有する半導体装置のコストを低減できる。
【００２２】
次に、図９は、本実施の形態１の半導体装置の具体的な適用例を示している。ここでは、例えばコンパレータ回路に適用した場合を示している。コンパレータ回路は、トランジスタＱ１〜Ｑ８を有している。トランジスタＱ１，Ｑ２は差動増幅部を形成し、トランジスタＱ５，Ｑ６は入力用のトランジスタを形成し、トランジスタＱ７，Ｑ８は出力用のトランジスタを形成している。トランジスタＱ８はオープン・コレクタ型になっており、デジタル・インターフェイスに最適な形になっている。非反転入力端子ＩＮ（＋）に基準電圧を印加し、反転入力端子ＩＮ（−）に入力信号（アナログ信号）を入力する場合、基準電圧と入力信号電位とを比較し、入力信号の電位が基準電圧よりも高い場合は出力端子Ｏｕｔにロー（Ｌｏｗ）を出力し、入力信号の電位が基準電圧よりも低い場合は出力端子Ｏｕｔにハイ（Ｈｉｇｈ）を出力する。逆に反転入力端子ＩＮ（−）に基準電圧を印加し、非反転入力端子ＩＮ（＋）に入力信号を入力する場合、入力信号の電位が基準電圧よりも高い場合は出力端子Ｏｕｔにハイを出力し、入力信号の電位が基準電圧よりも低い場合は出力端子Ｏｕｔにローを出力する。電源電位Ｖｃｃ＝３６Ｖで使用した場合、動作状態によっては出力用のトランジスタＱ８の出力（コレクタ）とベースとの間に３６Ｖ程度の逆バイアスが印加されるため、何ら対策しないとコレクタ−エミッタ間にリーク電流が流れる場合がある。そこで、本実施の形態１ではトランジスタＱ１〜Ｑ８を、上記トランジスタＱのような構造にする。すなわち、トランジスタＱ１〜Ｑ８のベース領域４Ｂ１の表層部を上記のように高不純物濃度にする。これにより、上記リーク電流の発生を抑制または防止できる。ここでは安全のためトランジスタＱ１〜Ｑ８の全てを上記トランジスタＱと同様の構造としたが、ベース−コレクタ間に３６Ｖの逆バイアスが印加されるのはトランジスタＱ８なので、トランジスタＱ８のみを上記トランジスタＱと同様の構造としても良い。この場合、上記コレクタ−エミッタ間のリーク電流の発生を抑制または防止できる上、他のトランジスタＱ１〜Ｑ７の面積を縮小できるので、全体的なサイズを縮小することができる。
【００２３】
次に、本実施の形態の半導体装置の製造方法の一例を図１０〜図３３により説明する。図１０〜図３３の偶数番号は本実施の形態の半導体装置の製造工程中のトランジスタ形成領域の平面図、図１０〜図３３の奇数番号は直前の偶数番号の図のＸ２−Ｘ２線の断面図を示している。
【００２４】
まず、図１０および図１１に示すように、例えば直径８〜１０インチ（約２０〜２５ｃｍ）程度の大口径のウエハ１Ｗを用意する。大口径のウエハ１Ｗを用いることにより１枚のウエハ１Ｗから取得できる半導体チップの数を増やすことができるので半導体チップのコストを低減できる。ウエハ１Ｗの基板部１Subは、ｐ型のシリコン単結晶からなり、例えば上記チョクラルスキー法等のような単結晶成長法により形成されている。続いて、そのウエハ１Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜１５を熱酸化法等により形成した後、その絶縁膜１５のｎ型の埋込領域を形成する部分をフォトリソグラフィ（以下、リソグラフィという）技術およびエッチング技術により除去する。その後、ウエハ１Ｗに対してライト酸化処理を施して絶縁膜１５の開口領域の基板１Sub上に、例えば酸化シリコン膜からなる薄い絶縁膜１６を形成する。その後、アンチモン等のような不純物を含むソース源をウエハ１Ｗの主面上に堆積した後、そのソース源中のアンチモンを基板１Subに熱拡散することにより、基板１Subの主面から所望の深さに延びるｎ型の埋込領域２ｎを形成する。
【００２５】
次いで、絶縁膜１５，１６を除去した後、図１２および図１３に示すように、ウエハ１Ｗに対して熱酸化処理を施すことにより、基板１Subの主面上に、例えば酸化シリコン膜からなる薄い絶縁膜１７を形成する。続いて、ウエハ１Ｗの主面上にリソグラフィ技術によりｎ型の埋込領域２ｎを覆い、それ以外が露出されるようにフォトレジスト（以下、レジストという）パターンを形成した後、これをマスクとして基板１Subに、例えばホウ素等をイオン注入する。その後、上記レジストパターンを除去した後、ウエハ１Ｗに対して熱処理を施すことにより、基板１Subの主面から所望の深さに延びるｐ型の埋込領域２ｐを形成する。
【００２６】
次いで、絶縁膜１７を除去した後、図１４および図１５に示すように、基板部１Subの主面上に、例えば厚さ１１μｍ程度のｎ型のエピタキシャル層１Epiをエピタキシャル法により形成した後、ウエハ１Ｗに対して熱酸化処理を施すことにより、エピタキシャル層１Epiの主面（デバイス形成面、平面）上に、例えば酸化シリコン膜からなる絶縁膜１８を形成する。その後、図１６および図１７に示すように、分離領域、分離領域の内周側のベース−基板間リーク防止用の半導体領域およびコレクタ引出領域の絶縁膜１８をリソグラフィ技術およびエッチング技術により除去した後、ウエハ１Ｗに対してライト酸化処理を施すことにより、絶縁膜１８の開口部のエピタキシャル層１Epi上に、例えば酸化シリコン膜からなる薄い絶縁膜１９を形成する。その後、分離領域、ベース−基板間リーク防止用の半導体領域およびコレクタ引出領域にそれぞれ別々のレジストパターンをマスクとして、それぞれの不純物を導入した後、ウエハ１Ｗに対して熱処理を施すことにより、エピタキシャル層１Epiに、ｐ型の分離領域３ｐ、ｎ型の半導体領域５およびｎ型のコレクタ引出領域４Ｃ２を形成する。分離領域３ｐの形成では、例えばホウ素等のような不純物をイオン注入する。その時のホウ素のドーズ量は、例えば２×１０15／ｃｍ2程度である。分離領域３ｐの下部は、イオン注入後の熱処理による分離領域用の不純物とｐ型の埋込領域２ｐの不純物との拡散により埋込領域２ｐに接続されている。ｎ型の半導体領域５は、低不純物濃度のエピタキシャル層１Epiの表面濃度を高くすることで、ベース−基板間のリーク電流の発生を抑制または防止するための領域であり、例えばリン（Ｐ）がイオン注入されている。この場合のリンのドーズ量は、例えば１．５×１０12／ｃｍ2程度である。ｎ型のコレクタ引出領域４Ｃ２は、コレクタ抵抗を低減する機能を有しており、例えばリンがイオン注入されている。この場合のリンのドーズ量は、例えば５×１０15／ｃｍ2程度である。
【００２７】
次いで、絶縁膜１８，１９を除去した後、図１８および図１９に示すように、ウエハ１Ｗに対して熱酸化処理を施すことによりエピタキシャル層１Epi上に、例えば薄い酸化シリコン膜からなる絶縁膜２０を形成した後、その上に、例えば窒化シリコン膜からなる絶縁膜２１をＣＶＤ法により堆積する。続いて、トランジスタの活性領域（フィールド絶縁膜の形成領域以外の領域）のみに絶縁膜２１が残されるように絶縁膜２１をリソグラフィ技術およびエッチング技術によりパターニングする。その後、ウエハ１Ｗに対して熱酸化処理を施すことにより絶縁膜２１の無い領域に、図２０および図２１に示すように、例えば酸化シリコン膜からなるフィールド絶縁膜６を選択的に形成する。その後、図１９に示した絶縁膜２１を除去した後、活性領域のエピタキシャル層１Epi上に熱酸化処理により薄い絶縁膜８を形成する。その後、ウエハ１Ｗの主面上に、例えば低抵抗多結晶シリコン膜をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、これをリソグラフィ技術およびエッチング技術によりパターニングすることにより、フィールド絶縁膜６上にガードリング７を形成する。ガードリング７は、後述の配線形成工程でコレクタ電極と電気的に接続され、コレクタの電位と等しくなるようにされる。これにより、コレクタと電位差を持った配線がｎ型のコレクタ領域上を通過した場合に、そのコレクタ領域の表面がｐ型に反転する（寄生ｐＭＯＳが動作する）のを抑制または防止でき、ベース−基板間のリーク電流の発生を抑制または防止できる。
【００２８】
次いで、図２２および図２３に示すように、ウエハ１Ｗのエピタキシャル層１Epiの主面上に、ベース領域が開口され、それ以外が覆われるようなレジストパターンＰＲ１を形成した後、これをマスクとしてエピタキシャル層１Epiの表層に、例えばホウ素を選択的にイオン注入する。この時のホウ素のドーズ量は、例えば６×１０13／ｃｍ2程度である。続いて、レジストパターンＰＲ１を除去した後、ウエハ１Ｗに対して熱処理を施すことにより、ベース領域形成用の不純物を約２．５μｍ程度の深さに引き伸ばし拡散する。これにより、図２４および図２５に示すように、高耐圧トランジスタのベース領域４Ｂ１を形成する。ベース領域４Ｂ１を拡散深さで２．５μｍ程度と深く形成する理由は、高耐圧トランジスタを実現するためにベース領域４Ｂ１の曲率半径を大きくするためである。ただし、この引き伸ばし拡散により、ベース領域４Ｂ１の表層の不純物濃度は必然的に低くなる。この段階のベース領域４Ｂ１の表面濃度は、例えば３×１０17ｃｍ-3程度である。
【００２９】
次いで、図２６および図２７に示すように、ウエハ１Ｗのエピタキシャル層１Epi上にベース領域４Ｂ１のベース引出領域および上記半導体領域１４（図３および図４参照）の形成領域が露出され、それ以外が覆われるようなレジストパターンＰＲ２を形成した後、これをマスクとしてエピタキシャル層１Epiの表層に、例えば二フッ化ホウ素（ＢＦ2）をイオン注入する。二フッ化ホウ素を選択した理由は浅い位置に高い不純物濃度の領域を形成できるからである。イオン注入条件は、その後の熱処理で形成されるｐ+型の半導体領域１４の拡散層深さがベース領域よりも浅くなるように決定されている。この時のドーズ量は、例えば２×１０15／ｃｍ2程度である。
【００３０】
続いて、レジストパターンＰＲ２を除去した後、図２８および図２９に示すように、ウエハ１Ｗのエピタキシャル層１Epi上にエミッタ領域およびコレクタ引出領域が露出され、それ以外が覆われるようなレジストパターンＰＲ３を形成した後、これをマスクとしてエピタキシャル層１Epiの表層に、例えばリンまたはヒ素をイオン注入する。この時の不純物のドーズ量は、例えば５×１０15／ｃｍ2程度である。上記図２６、図２７、図２８および図２９で説明した不純物導入工程では、その後の熱処理による不純物の横方向拡がりを考慮した上で、その各々の不純物が熱処理後に接触しないように導入されている。
【００３１】
その後、レジストパターンＰＲ３を除去した後、ウエハ１Ｗに対して熱処理を施すことにより、図３０および図３１に示すように、ｐ型のベース領域４Ｂ１内に、ｐ+型のベース引出領域４Ｂ２、ｐ+型の半導体領域１４、ｎ+型のエミッタ領域４Ｅを形成し、ｎ型のコレクタ引出領域４Ｃ２の表層にｎ+型のコレクタ引出領域４Ｃ３を形成する。上記ｐ+型の半導体領域１４は、その不純物濃度が、ベース領域４Ｂ１の不純物濃度よりも高くなるように形成されている。このように、ｐ型のベース領域４Ｂ１の表層にｐ+型の半導体領域１４を形成することにより、ｐ型のベース領域４Ｂ１の表層の不純物濃度の低下を補うことができる。このため、上記逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔が基板１上の絶縁膜８，９にトラップされてもベース領域４Ｂ１の表層が反転するのを抑制または防止することができる。したがって、半導体装置の歩留まりおよび信頼性を向上させることができる。また、ｐ+型の半導体領域１４の形成のための不純物導入工程は、ｐ+型のベース引出領域４Ｂ２の形成のための不純物導入と同工程で行うので、半導体領域１４を形成するからといって半導体装置の製造工程や製造時間が増えることもない。以上のようにしてｎｐｎ型のトランジスタＱの基本デバイス構造が完成する。
【００３２】
次いで、図３２および図３３に示すように、ウエハ１Ｗの主面上に、上記絶縁膜９をＣＶＤ法によって堆積した後、リソグラフィ技術およびエッチング技術により絶縁膜８，９にコンタクトホール１１ａ，１１ｂ（図６参照）を形成する。続いて、ウエハ１Ｗの主面上に、例えばアルミニウムまたはアルミニウム合金からなるメタル膜をスパッタリング法によって堆積した後、このメタル膜をリソグラフィ技術およびエッチング技術によりパターニングすることにより、前記図３、図５および図６に示したように、コレクタ電極１０Ｃ、コレクタ用のパッド（外部端子）ＰＤ、ベース電極１０Ｂ、およびエミッタ電極１０Ｅを形成する。すなわち、本実施の形態１では、コレクタ電極１０Ｃ、ベース電極１０Ｂ、エミッタ電極１０ＥおよびパッドＰＤが同一の第１層配線で形成されている。このように第１層配線のみで半導体装置の電極配線構造を完成させることにより、半導体装置の製造工程の簡略化が可能となり、半導体装置のコストを低減できる。その後、ウエハ１Ｗの主面上に、例えば酸化シリコン膜等からなる絶縁膜１２ａ、窒化シリコン膜等からなる絶縁膜１２ｂおよびポリイミド樹脂等からなる絶縁膜１２ｃを下層から順に堆積して表面保護膜１２を形成した後、この表面保護膜１２に下層のパッドＰＤが露出されるような開口部１３を形成する。これ以降は通常の半導体装置のプロセスを経て、トランジスタＱを有する半導体装置を製造する。なお、パッドＰＤにはボンディングワイヤまたはバンプ電極が接合される。
【００３３】
（実施の形態２）
図３４は本実施の形態２の半導体装置のトランジスタ部分の平面図、図３５は図３４から配線等を除いて示した平面図を示している。
【００３４】
本実施の形態２では、エミッタ電極１０Ｅの先端部分が他の部分に比べて幅広とされている。エミッタ電極１０Ｅの先端部分を幅広としない場合、水分の侵入により電流増幅率（ｈFE）が変動する場合がある。その原因は、基板１の主面側まで侵入した水素の影響であると想定される。そこで、本実施の形態２では、水分の侵入による電流増幅率の変動の対策のために、エミッタ電極１０Ｅの先端部分を幅広とすることにより基板１の主面側を覆うようにされている。ここでは、トランジスタＱの活性領域（ベース領域４Ｂ１）のほぼ全体がエミッタ電極１０Ｅとベース電極１０Ｂとにより覆われている。これにより、水分やイオン等の侵入を抑制または防止することができるので、電流増幅率の変動を抑制または防止でき、半導体装置の信頼性を向上させることが可能となる。また、エミッタ電極１０Ｅの先端部分を幅広としたことにより、エミッタ電極１０Ｅとエミッタ領域４Ｅとの位置が多少ずれても双方の接続を良好に行うことができる。
【００３５】
また、本実施の形態２では、ｐ+型の半導体領域１４が、エミッタ領域４Ｅを取り囲むように形成されている。そして、ｐ+型の半導体領域１４は、ｐ+型のベース引出領域４Ｂ２と一体的になり、互いに接続されている。図３５の場合、エミッタ電極１０Ｅの幅広部分の外周全体の下にｐ+型の半導体領域１４が形成されている。これは、エミッタ電極１０Ｅを幅広としたことにより、エミッタ電極１０Ｅの幅広部はコレクタ領域までは達していないもののコレクタ領域に近くなったので、エミッタ電極１０Ｅの幅広領域下のベース領域４Ｂ１にもｎ型の反転層が形成されてエミッタ電極１０Ｅの幅広領域およびその近傍部分でも、上記したエミッタ−コレクタ間のリークの問題が発生するので、それを抑制または防止するためである。これ以外は前記実施の形態１と同様である。
【００３６】
このように本実施の形態２によれば、エミッタ領域４Ｅの周辺全てがｐ+型の半導体領域（半導体領域１４，ベース引出領域４Ｂ２）となるので、上記コレクタ−エミッタ間のリーク電流の発生を阻止する能力をさらに向上させることができ、半導体装置の信頼性をさらに向上させることができる。
【００３７】
（実施の形態３）
図３６は本実施の形態３の半導体装置のトランジスタ部分の平面図、図３７は図３６に前記実施の形態１のエミッタ電極１０Ｅを配置した平面図を示している。ｐ+型の半導体領域１４は、エミッタ領域４Ｅを取り囲むように形成されており、ｐ+型のベース引出領域４Ｂ２と一体的になり、互いに接続されている。
【００３８】
このような構造を持つ本実施の形態３においても、半導体領域１４はエミッタ電極１０Ｅと平面的に重なるため、前記実施の形態１と同様の信頼度向上を図ることができる。
【００３９】
（実施の形態４）
図３８は本実施の形態４の半導体装置のトランジスタ部分の平面図を示している。本実施の形態４では、図３８に示すように、エミッタ電極１０Ｅの引出方向が、コレクタ電極１０Ｃおよびベース電極１０Ｂの引出方向と同一方向とされている。すなわち、コレクタ電極１０Ｃ、ベース電極１０Ｂおよびエミッタ電極１０Ｅが並んで配置されている。この場合、ｐ+型の半導体領域１４は、エミッタ電極１０Ｅの幅方向（短方向、図３８の方向Ｃ）に沿って延在され、ｐ+型のベース引出領域４Ｂ２と一体的になるように接続されている。この場合も半導体領域１４は、エミッタ電極１０Ｅと平面的に重なる領域の一部に配置されていれば良い。したがって、半導体領域１４は、ベース引出領域４Ｂ２と離れていても良い。これ以外は前記実施の形態１と同様である。
【００４０】
（実施の形態５）
図３９は本実施の形態５の半導体装置のトランジスタ部分の平面図、図４０は図３９から配線等を除いて示した平面図を示している。本実施の形態５では、ｐ+型の半導体領域１４がフィールド絶縁膜と活性領域との境界部ＢＤから離れて形成されている。これ以外は前記実施の形態２と同様である。
【００４１】
このような構造を持つ本実施の形態５においても、半導体領域１４がエミッタ電極１０Ｅと平面的に重なるためベース領域４Ｂ１の表面の反転を防止または抑制できるので、上記コレクタ−エミッタ間のリーク電流の発生を阻止することができ、半導体装置の信頼性を向上させることができる。
【００４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４３】
例えば前記実施の形態ではメタル一層の配線層の半導体装置に適用した場合について説明したが、これに限定されるものではなく、メタル二層以上の配線層を有する半導体装置に適用することもできる。
【００４４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である標準リニアＩＣに適用した場合について説明したが、それに限定されるものではなく、例えば自動車やテレビ等に用いる専用ＩＣに適用することもできる。また、コンパレータ回路以外にもオペアンプ、差動増幅回路または電源回路等のような種々の標準リニアＩＣに適用することもできる。
【００４５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４６】
すなわち、バイポーラトランジスタのエミッタ電極に平面的に重なるベース領域の少なくとも一部に、ベース領域と同一導電型で、ベース領域よりも高不純物濃度で浅い半導体領域をベース領域に内包されるように形成することにより、逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔が半導体基板上の酸化膜にトラップされてもベース領域の表層が反転するのを抑制または防止することができるので、バイポーラトランジスタを有する半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明者が検討したバイポーラトランジスタを有する半導体装置の部分平面図である。
【図２】図１のＸ１−Ｘ１線の断面図である。
【図３】本発明の一実施の形態である半導体装置のバイポーラトランジスタの平面図である。
【図４】図３から配線等を除いて示した平面図である。
【図５】図３のＸ２−Ｘ２線の断面図である。
【図６】図３のＹ１−Ｙ１線の断面図である。
【図７】本発明の一実施の形態である半導体装置のバイポーラトランジスタの要部拡大平面図である。
【図８】本発明の一実施の形態である半導体装置のバイポーラトランジスタの要部拡大平面図である。
【図９】本発明の一実施の形態である半導体装置の具体的な一例であるコンパレータ回路の回路図である。
【図１０】図３の半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１１】図１０のＸ２−Ｘ２線の断面図である。
【図１２】図１０に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１３】図１２のＸ２−Ｘ２線の断面図である。
【図１４】図１２に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１５】図１４のＸ２−Ｘ２線の断面図である。
【図１６】図１４に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１７】図１６のＸ２−Ｘ２線の断面図である。
【図１８】図１６に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１９】図１８のＸ２−Ｘ２線の断面図である。
【図２０】図１８に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２１】図２０のＸ２−Ｘ２線の断面図である。
【図２２】図２０に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２３】図２２のＸ２−Ｘ２線の断面図である。
【図２４】図２２に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２５】図２４のＸ２−Ｘ２線の断面図である。
【図２６】図２４に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２７】図２６のＸ２−Ｘ２線の断面図である。
【図２８】図２６に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２９】図２８のＸ２−Ｘ２線の断面図である。
【図３０】図２８に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図３１】図３０のＸ２−Ｘ２線の断面図である。
【図３２】図３０に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図３３】図３２のＸ２−Ｘ２線の断面図である。
【図３４】本発明の他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図３５】図３４から配線等を除いて示した平面図である。
【図３６】本発明のさらに他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図３７】本発明のさらに他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図３８】本発明のさらに他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図３９】本発明のさらに他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図４０】図３９から配線等を除いて示した半導体装置のバイポーラトランジスタ形成領域の平面図である。
【符号の説明】
１Ｗ  ウエハ
１  半導体基板
１Sub  半導体基板部
１Epi  エピタキシャル層
２ｎ，２ｐ  埋込領域
３ｐ  分離領域
４Ｃ１  コレクタ領域
４Ｃ２，４Ｃ３  コレクタ引出領域
４Ｂ１  ベース領域
４Ｂ２  ベース引出領域
４Ｅ  エミッタ領域
５  半導体領域
６  フィールド絶縁膜
７  ガードリング
８，９  絶縁膜
１０Ｃ  コレクタ電極
１０Ｂ  ベース電極
１０Ｅ  エミッタ電極
１１ａ，１１ｂ  コンタクトホール
１２  表面保護膜
１２ａ〜１２ｃ  絶縁膜
１３  開口部
１４  半導体領域
１５、１６，１７，１８，１９，２０，２１  絶縁膜
Ｑ，Ｑ１〜Ｑ８  バイポーラトランジスタ
ＧＮＤ  接地電位
Ｖｃｃ  電源電位
ＩＮ（＋）  非反転入力端子
ＩＮ（−）  反転入力端子
Ｏｕｔ  出力端子
ＰＲ１，ＰＲ２，ＰＲ３  フォトレジストパターン
５０  半導体基板
５０Epi  エピタキシャル層
５１Ｃ  コレクタ領域
５１Ｂ  ベース領域
５１Ｅ  エミッタ領域
５２Ｃ  コレクタ引出領域
５２Ｂ  ベース引出領域
５３Ｃ  コレクタ電極
５３Ｂ  ベース電極
５３Ｅ  エミッタ電極
５４  フィールド絶縁膜
５５  酸化膜
Ｑ50  バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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