(57)【要約】【課題】入力信号の位相雑音等によって生じるクロック信号の欠けを補償する。【解決手段】論理積回路２４の入力端子２０から否定論理積出力端子２３を通じて該入力端子２１へ帰還するループのループ遅延が、出力クロック信号の「ｎ＋１／２」周期（ｎは０以上の整数）分となるような遅延を与えるよう、遅延素子２５の遅延量を調整する。論理積回路３の入力端子４を信号入力端子とし、該信号入力端子４から、否定論理積出力端子７、論理積回路２４の入力端子２０、論理積出力端子２２を通じて入力端子５に帰還するループのループ遅延が、出力されるクロック信号の「ｍ＋１／２」周期（ｍは０以上の整数）分となるような遅延を与えるよう、遅延素子２６の遅延量を調整する。論理積回路２４の否定論理積出力端子２３をクロック出力端子２とする。【選択図】  図１
2004266405.tif 000002
【特許請求の範囲】
【請求項１】
２入力の論理積回路２段を具備し、
２段目の論理積回路の２つの入力端子の一方から該２段目の論理積回路の否定論理積出力端子を通じて該２段目の論理積回路の他方の入力端子へ帰還するループのループ遅延が、出力されるクロック信号の「ｎ＋１／２」周期（ｎは０以上の整数）分となるように、前記２段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記他方の入力端子との間を接続し、
１段目の論理積回路の２つの入力端子の一方を信号入力端子とし、該信号入力端子から、該１段目の論理積回路の否定論理積出力端子、前記２段目の論理積回路の前記一方の入力端子、前記２段目の論理積回路の論理積出力端子を通じて前記１段目の論理積回路の他方の入力端子に帰還するループのループ遅延が、出力されるクロック信号の「ｍ＋１／２」周期（ｍは０以上の整数）分となるように、前記２段目の論理積回路の前記論理積出力端子と前記１段目の論理積回路の前記他方の入力端子との間を接続するとともに、前記１段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記一方の入力端子との間を接続し、
前記２段目の論理積回路の否定論理積出力端子をクロック出力端子とする、
ことを特徴とするリング発振回路。
【請求項２】
請求項１に記載のリング発振回路において、
前記２段目の論理積回路の前記論理積出力端子と前記１段目の論理積回路の前記他方の入力端子の間に差動出力型分配回路を挿入し、
前記信号入力端子から、前記１段目の論理積回路の前記否定論理積出力端子、前記２段目の論理積回路の前記一方の入力端子、前記２段目の論理積回路の前記論理積出力端子、前記差動出力型分配回路の入力端子、前記差動出力型分配回路の非反転出力端子を通じて前記１段目の論理積回路の前記他方の入力端子に帰還するループのループ遅延が、出力されるクロック信号の「ｍ＋１／２」周期（ｍは０以上の整数）分となるように、前記２段目の論理積回路の前記論理積出力端子と前記差動出力型分配回路の入力端子との間、前記差動出力型分配回路の非反転出力端子と前記前記１段目の論理積回路の前記他方の入力端子の間、および前記１段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記一方の入力端子との間のそれぞれを接続し、
且つ前記クロック出力端子を、前記２段目の論理積回路の前記否定論理積出力端子から前記差動出力型分配回路の反転出力端子に置き換えた、
ことを特徴とするリング発振回路。
【請求項３】
請求項１に記載のリング発振回路において、
前記２段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記他方の入力端子との間に第１の遅延素子を接続し、
前記１段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記一方の入力端子との間を直結し、又はその間に第２の遅延素子を接続し、前記２段目の論理積回路の前記論理積出力端子と前記１段目の論理積回路の前記他方の入力端子との間に第３の遅延素子を接続した、
ことを特徴とするリング発振回路。
【請求項４】
請求項２に記載のリング発振回路において、
前記２段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記他方の入力端子との間に第１の遅延素子を接続し、
前記１段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記一方の入力端子との間を直結し、又はその間に第２の遅延素子を接続し、前記２段目の論理積回路の前記論理積出力端子と前記差動出力型分配回路の前記入力端子との間に第４の遅延素子を接続し、
前記差動出力型分配回路の前記非反転出力端子と前記１段目の論理積回路の前記他方の入力端子との間に第５の遅延素子を接続した、
ことを特徴とするリング発振回路。
【請求項５】
請求項１乃至４のいずれか１つに記載のリング発振回路において、
ｍ＝２ｎに設定したことを特徴とするリング発振回路。
【請求項６】
請求項１乃至４のいずれか１つに記載のリング発振回路において、
ｍ＝２ｎ＋１に設定したことを特徴とするリング発振回路。
【請求項７】
請求項１乃至４のいずれか１つに記載のリング発振回路において、
ｍ＝ｋ（２ｎ＋１）−ｎ−１（ｋは１以上の整数）に設定したことを特徴とするリング発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バースト伝送用受信装置等に用いられるリング発振回路に関するものである。
【０００２】
【従来の技術】
図１１に、従来の典型的なリング発振回路（例えば、非特許文献１）のブロック図を示す。図１１において、１は信号入力端子、２はクロック出力端子、３は論理積回路、４，５は論理積回路の入力端子、６は論理積出力端子、７は否定論理積出力端子、８は遅延素子を示す。
【０００３】
リング発振回路は論理回路のクロック信号を供給する発振回路として広く用いられている。従来のリング発振回路は、論理積出力端子６および否定論理積出力端子７をもつ論理積回路３から成り、否定論理積出力端子７を遅延素子８を介して論理積回路の一方の入力端子５に接続する構成を取る。ここで遅延素子８は、論理積回路３の内部遅延と遅延素子８の遅延の和であるところのループ遅延が、クロック出力端子２から出力されるクロック信号の「ｎ＋１／２」周期（ｎは０以上の整数）分になるように、その遅延量が調整されている。
【０００４】
図１２は従来のリング発振回路の基本動作を示すタイムチャートで、例としてループ遅延をクロック信号の２．５周期（ｎ＝２）分に調整した例を示す。図中の符号４’，５’，６’，７’は、図１１中同じ符号（但し「’」なし）で示した端子の電圧波形を示し、９は発振開始信号区間、１０は発振区間、１１は発振停止信号区間、１２はループ遅延を示す。図１２中、論理動作を示す便宜上、論理積回路３の内部遅延分の時間ずれを電圧波形６’，７’には反映させず、遅延素子８と合わせたループ遅延を電圧波形５’に反映させる形で表現した。以後説明する他のタイムチャートを示す図でも基本的に同じ表現を用いる。また、文中では電圧波形の論理レベルの高電位側を符号”１”で表し、低電位側を符号”０”で表す。
【０００５】
図１２からわかるように、一般にリング発振回路の発振状態を確定するには、ループ遅延１２に相当する長さの交番信号を発振開始信号として入力端子１から入力する必要がある。発振状態が確定した後のリング発振回路は、入力端子１に符号”１”が入力されている間発振を続け（発振区間１０）、ループ遅延分１２に相当する連続の符号”０”（発振停止信号）が入力されると停止する。リング発振回路はｎ＝０の時に最も瞬時応答性能が高く、クロック信号の１／２周期分の符号”１”の入力に対して発振を開始し、同じくクロック信号の１／２周期分の符号”０”の入力に対して発振を停止する。
【０００６】
所望の周波数の発振を得る際に、可能なかぎりｎの値を小さく（すなわちループ遅延１２を小さく）設計したほうが瞬時応答性能の高い発振回路となるが、論理積回路３の内部遅延や遅延素子８の物理的大きさから、ｎが１以上になってしまうことも多い。ｎが１以上のリング発振回路は、ｎが０のリング発振回路として発振させたときの基本周波数の「２ｎ＋１」次高調波で発振させることになるため、ここでは便宜的に奇数次高調波発振のリング発振回路と呼ぶ。
【０００７】
図１３に従来のバースト伝送用受信装置のクロック信号抽出回路（例えば、非特許文献２）のブロック構成を示す。図中の符号１〜８は図１１と同様のものを示し、１３は排他的論理和回路、１４，１５は遅延素子、１６は遅延差、１７，１８は排他的論理和回路１３の入力端子、１９は一致出力端子を示す。
【０００８】
一般に、間欠的に受信されるバースト信号もしくはパケット信号は、個々のバースト信号間もしくはパケット信号間の位相が必ずしも揃っていないので、バースト伝送用受信装置のクロック信号抽出回路には、バースト信号毎、もしくはパケット信号毎にクロック信号を瞬時に抽出する性能が必要となる。このため、瞬時応答性能の高いリング発振回路が採用されることが多い。遅延素子１４，１５と排他的論理和回路１３によって構成される機能回路は、ビットゲーテイング回路と呼ばれ、リング発振回路の発振開始／停止を制御する。
【０００９】
図１４に、図１３に示した従来のバースト伝送用受信装置のクロック信号抽出回路の瞬時クロック信号抽出動作を説明するタイムチャートを示す。図中の符号１２は図１２と、符号１６は図１３と同様のものを示し、４’，５’，６’，７’，１７’，１８’，１９’は、図１３中同じ符号（但し「’」なし）で示した端子の電圧波形を示す。図中、排他的論理和回路１３の内部遅延は動作に影響しないので省略した。
【００１０】
入力端子１から入力された信号は、２分岐され、遅延素子１４，１５により、クロック出力端子２から出力されるクロック信号の１／２周期分の遅延差１６を与えられて排他的論理和回路１３に入力される。排他的論理和回路１３の一致出力波形１９’（＝４’）は信号波形１７’の立ち上がり／下がり部分に遅延差１６分の幅を持つ符号”０”を出力し、それ以外の部分は符号”１”を出力する。リング発振回路のループ遅延１２をクロック信号の１／２周期分（ｎ＝０）に設計した場合、この排他的論理和回路１３の出力波形１９’（＝４’）によって、リング発振回路は発振停止／発振開始をクロック信号の１／２周期分の時間で行うので、リング発振回路の入力信号が位相雑音を含んでいる場合でも、信号波形の立ち上がり／下がりに同期のとれたクロック信号が出力されることになる。この動作により、間欠的に受信されるバースト信号もしくはパケット信号に対し、瞬時に同期のとれたクロック信号を出力することができる。
【００１１】
図１５に、ｎ＝０のリング発振回路の瞬時クロック信号抽出動作のタイムチャートを示す。図中の符号は図１２と同様のものを示す。入力された信号の位相雑音によって、波形４’の最も左側の符号”０”が波形５’にループバックされたクロック信号との間に位相ずれを引き起こしている。しかし、ループ遅延がクロック信号の１／２周期分であるため、瞬時に同期が取り直されることがわかる。
【００１２】
【非特許文献１】小林外１名、「５２〜１２４４Ｍｂ／ｓビットレート識別機能付きマルチビットレート・バーストモードクロックデータ再生回路」、ＩＥＥＥ  Ｐｈｏｔｏｎｉｃｓ  Ｔｅｃｈｎｏｌｏｇｙ  Ｌｅｔｔｅｒｓ、２００１年１１月、レター、第１３巻、１２２１〜１２２３頁（Ｓ．Ｋｏｂａｙａｓｈｉ  ａｎｄ  Ｍ．Ｈａｓｈｉｍｏｔｏ，”Ａ  Ｍｕｌｔｉｂｉｔｒａｔｅ  Ｂｕｒｓｔ−Ｍｏｄｅ  ＣＤＲ  Ｃｉｒｃｕｉｔ  Ｗｉｔｈ  Ｂｉｔ−Ｒａｔｅ  Ｄｉｓｃｒｉｍｉｎａｔｉｏｎ  Ｆｕｎｃｔｉｏｎ  Ｆｒｏｍ  ５２  ｔｏ  １２４４Ｍｂ／ｓ，”ＩＥＥＥ  Ｐｈｏｔｏｎ．Ｔｅｃｈｎｏｌ．Ｌｅｔｔ．，ｖｏｌ．１３，ｐｐ．１２２１−１２２３，Ｎｏｖ．２００１）。
【００１３】
【非特許文献２】木村外５名、「光パケットシステム用１０Ｇｂｉｔ／ｓバーストモードクロックデータ再生装置」、ＥＣＯＣ、２００２年９月８日、会報、第３巻、ペーパーナンバー８．２．５  （Ｓ．Ｋｉｍｕｒａ，Ａ．Ｏｋａｄａ，Ｊ．Ｅｎｄｏ，Ｈ．Ｔａｎｏｂｅ，Ｙ．Ｓｕｚｕｋｉ，ａｎｄ  Ｍ．Ｍａｔｓｕｏｋａ，”１０−Ｇｂｉｔ／ｓ  ｂｕｒｓｔ−ｍｏｄｅ  ｃｌｏｃｋ  ａｎｄ  ｄａｔａ  ｒｅｃｏｖｅｒｙ  ｕｎｉｔｓ  ｆｏｒ  ｏｐｔｉｃａｌ  ｐａｃｋｅｔ−ｂａｓｅｄ  ｓｙｓｔｅｍｓ．，”ＥＣＯＣ  ８ｔｈ  Ｓｅｐｔ．２００２  Ｐｒｏｃｅｅｄｉｎｇｓ  ｖｏｌ．３，Ｐａｐｅｒ  Ｎｏ．  ８．２．５）。
【００１４】
【発明が解決しようとする課題】
リング発振回路を高周波で発振させ、かつ高い瞬時応答性能を得るには、論理積回路に高速性能が必要であるばかりでなく、前述したようにループ遅延を短く設計する必要がある。このため高周波用のリング発振回路は、高速なトランジスタを用いた集積回路として製造されることになり、一般に高価であるか、もしくは製造が難しいため市販されていない。市販されている高速な論理積回路を用いてリング発振回路を構成する場合、集積回路上に遅延線路を集積する場合と比べて遅延線路長が長くなってしまうため、結果的に奇数次高調波発振のリング発振回路を構成することになり、瞬時応答性能が劣化してしまう。この瞬時応答性能の劣化は、入力信号の位相雑音等によって以下に示す誤動作となって現れる。
【００１５】
奇数次高調波発振のリング発振回路は、ビットゲーティング回路が出力するクロック信号の１／２周期分（遅延差１６）の幅の符号”０”で即時発振停止／発振開始を行うことができないので、入力信号波形の立ち上がり／下がりで同期を取り直すことができない。このように、信号波形の立ち上がり／下がりで同期を取り直すことができない場合、入力信号の位相雑音等によってビットゲーテイング回路の出力する符号”０”と論理積回路３の入力端子５にループバックされるクロック信号５’の位相がずれてしまい、クロック信号に欠けが生じてしまうという問題があった。１度クロック信号に欠けが生じると、その後ループ遅延時間を周期として繰り返し現れてしまう。
【００１６】
図１６にｎ＝２、すなわち５次高調波発振のリング発振回路の誤動作状態を説明するタイムチャートを示す。図中の符号は図１５と同様のものを示す。クロック信号の欠けは否定論理積出力端子７から論理積回路３の入力端子５へ帰還するため、ループ遅延を周期として生じてしまうことがわかる（図中矢印で示した）。
【００１７】
本発明の目的は、入力信号の位相雑音等によって生じるクロック信号欠けを補償し、市販の論理回路を用いて安価にクロック信号欠けの少ない品質の高いクロック信号を供給できるようにしたリング発振回路を提供することである。
【００１８】
【課題を解決するための手段】
請求項１に係る発明は、２入力の論理積回路２段を具備し、２段目の論理積回路の２つの入力端子の一方から該２段目の論理積回路の否定論理積出力端子を通じて該２段目の論理積回路の他方の入力端子へ帰還するループのループ遅延が、出力されるクロック信号の「ｎ＋１／２」周期（ｎは０以上の整数）分となるように、前記２段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記他方の入力端子との間を接続し、１段目の論理積回路の２つの入力端子の一方を信号入力端子とし、該信号入力端子から、該１段目の論理積回路の否定論理積出力端子、前記２段目の論理積回路の前記一方の入力端子、前記２段目の論理積回路の論理積出力端子を通じて前記１段目の論理積回路の他方の入力端子に帰還するループのループ遅延が、出力されるクロック信号の「ｍ＋１／２」周期（ｍは０以上の整数）分となるように、前記２段目の論理積回路の前記論理積出力端子と前記１段目の論理積回路の前記他方の入力端子との間を接続するとともに、前記１段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記一方の入力端子との間を接続し、前記２段目の論理積回路の否定論理積出力端子をクロック出力端子とすることを特徴とするリング発振回路とした。
【００１９】
請求項２に係る発明は、請求項１に記載のリング発振回路において、前記２段目の論理積回路の前記論理積出力端子と前記１段目の論理積回路の前記他方の入力端子の間に差動出力型分配回路を挿入し、前記信号入力端子から、前記１段目の論理積回路の前記否定論理積出力端子、前記２段目の論理積回路の前記一方の入力端子、前記２段目の論理積回路の前記論理積出力端子、前記差動出力型分配回路の入力端子、前記差動出力型分配回路の非反転出力端子を通じて前記１段目の論理積回路の前記他方の入力端子に帰還するループのループ遅延が、出力されるクロック信号の「ｍ＋１／２」周期（ｍは０以上の整数）分となるように、前記２段目の論理積回路の前記論理積出力端子と前記差動出力型分配回路の入力端子との間、前記差動出力型分配回路の非反転出力端子と前記前記１段目の論理積回路の前記他方の入力端子の間、および前記１段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記一方の入力端子との間のそれぞれを接続し、且つ前記クロック出力端子を、前記２段目の論理積回路の前記否定論理積出力端子から前記差動出力型分配回路の反転出力端子に置き換えたことを特徴とするリング発振回路とした。
【００２０】
請求項３に係る発明は、請求項１に記載のリング発振回路において、前記２段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記他方の入力端子との間に第１の遅延素子を接続し、前記１段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記一方の入力端子との間を直結し、又はその間に第２の遅延素子を接続し、前記２段目の論理積回路の前記論理積出力端子と前記１段目の論理積回路の前記他方の入力端子との間に第３の遅延素子を接続した、ことを特徴とするリング発振回路とした。
【００２１】
請求項４に係る発明は、請求項２に記載のリング発振回路において、前記２段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記他方の入力端子との間に第１の遅延素子を接続し、前記１段目の論理積回路の前記否定論理積出力端子と前記２段目の論理積回路の前記一方の入力端子との間を直結し、又はその間に第２の遅延素子を接続し、前記２段目の論理積回路の前記論理積出力端子と前記差動出力型分配回路の前記入力端子との間に第４の遅延素子を接続し、前記差動出力型分配回路の前記非反転出力端子と前記１段目の論理積回路の前記他方の入力端子との間に第５の遅延素子を接続した、ことを特徴とするリング発振回路とした。
【００２２】
請求項５に係る発明は、請求項１乃至４のいずれか１つに記載のリング発振回路において、ｍ＝２ｎに設定したことを特徴とするリング発振回路とした。
【００２３】
請求項６に係る発明は、請求項１乃至４のいずれか１つに記載のリング発振回路において、ｍ＝２ｎ＋１に設定したことを特徴とするリング発振回路とした。
【００２４】
請求項７に係る発明は、請求項１乃至４のいずれか１つに記載のリング発振回路において、ｍ＝ｋ（２ｎ＋１）−ｎ−１（ｋは１以上の整数）に設定したことを特徴とするリング発振回路とした。
【００２５】
【発明の実施の形態】
本発明は、奇数次高調波発振のリング発振回路を２段縦続接続し、１段目のリング発振回路で生じたクロック信号の欠けを２段目のリング発振回路で補償し、２段目のリング発振回路の反転クロック信号を１段目のリング発振回路へループバックすることにより、クロック信号の欠けがループ遅延時間を周期に繰り返し現われるのを防ぐことによって、従来に比べて奇数次高調波発振のリング発振回路から出力されるクロック信号の欠けを補償することができるので、市販の論理積回路を用いて安価に、クロック信号欠けの少ない品質の高いクロック信号を供給するリング発振回路を実現できる。また、２つのループ遅延の長さを調整することにより、奇数次高調波発振が生じない基本波発振回路を実現することもできる。
【００２６】
［第１の実施形態］
図１は第１の実施形態のリング発振回路を示す図で、図中の符号は図１３と同様のものは同様のものを示し、２０，２１は２段目の論理積回路の入力端子、２２は２段目の論理積回路の論理積出力端子、２３は２段日の論理積回路の否定論理積出力端子、２４は２段目の論理積回路、２５，２６は遅延素子を示す。
【００２７】
ここで遅延素子２５の遅延量は、図中の端子２０，２３，２１を通るループの遅延がクロック出力端子２から出力されるクロック信号の「ｎ＋１／２」周期分となるように調整されており、遅延素子２６の遅延量は、図中の端子４，７，２０，２２，５を通るループの遅延がクロック出力端子２から出力されるクロック信号の「ｍ＋１／２」周期分となるように調整されている。ｎ，ｍは０以上の整数である。以後では便宜上、２つの論理積回路３，２４と遅延素子２６で構成されるリング発振回路を１段目のリング発振回路、２段目の論理積回路２４と遅延素子２５で構成されるリング発振回路を２段目のリング発振回路と呼ぶ。
【００２８】
図２は第１の実施形態のリング発振回路の基本動作を示すタイムチャートで、図中の符号９，１０は図１２と同様のものを示し、４’，５’，７’，２０’，２１’，２２’，２３’は図１中同じ符号（但し「’」なし）で示した端子の電圧波形を示す。さらに、２７はプリアンブル入力可能時間（図中ハッチがかかった部分）、２８は２段目のリング発振回路のループ遅延、２９は１段目のリング発振回路のループ遅延、を示す。図２ではｎ＝２，ｍ＝３の例を示した。適当なプリアンブル信号を与えることにより、リング発振回路と同様に発振回路として動作することがわかる。
【００２９】
図３に、図１６と同様に１段目の論理積回路の出力クロック信号に欠けが生じる条件下での動作を示す。図中の符号は図２と同様のものは同様のものを示す。１段目のリング発振回路が誤動作を起こし、その出力信号７’に連続符号が生じているが、出力信号７’は否定論理積出力であるため”１”連続しか生じない。”１”連続の入力は２段目のリング発振回路の動作を妨げないので、その出力信号２３’にはクロック信号の欠けが生じない。１段目のリング発振回路にループバックされる信号２２’にもクロック信号の欠けが生じないため、ループ遅延を周期として繰り返しクロック信号の欠けが生じないことがわかる。
【００３０】
本実施形態のリング発振回路では、１段目の論理積回路が２つの論理積回路の内部遅延を含むことから、一般にｎ＜ｍとなることが多く、回路動作の周期性から「ｍ＜３ｎ＋１」について考えればよい。この条件下では、２段目のリング発振回路の奇数次高調波発振が確立すれば１段目のリング発振回路は自然に同期発振を始める。２段目のリング発振回路が奇数次高調波発振を確立するには、従来のリング発振回路と同様にプリアンブル信号を与える必要があるが、信号入力端子１から入力された信号が２段目のリング発振回路に届くには、端子５と端子２１に同時に符号”１”がループバックされている時間、即ちプリアンブル入力可能時間２７が存在しなければならない。
【００３１】
本発明のリング発振回路は、電源投入後に周期的動作を行うが、その動作周期Ｔｓを発振後に出力するクロック信号の周期で表すと、
2004266405.tif 000003
と表され、このときＴｓ内のプリアンブル入力可能時間Ｔｉは、同じく発振後のクロック信号の周期で表すと、
2004266405.tif 000004
のように表される。ここでｍｏｄ（Ａ／Ｂ）は、ＡをＢで割った剰余を示す関数である。
【００３２】
２段目のリング発振回路の奇数次高調波発振が確立するには、最小でｎ周期のプリアンブル入力可能時間が必要なので、発振確立最短時間Ｔｏは「２ｍ＋１＜２（２ｎ＋１）」のとき、
2004266405.tif 000005
となり、２（２ｎ＋１）＜２ｍ＋１のとき、
2004266405.tif 000006
となる。ここでｃｅｉｌ（Ａ／Ｂ）は、ＡをＢで割った実数の小数点以下を切り上げた整数を表す関数である。
【００３３】
最も短い時間で発振を確立するには、１動作周期内に必要なプリアンブルを入力すればよいので、Ｔｉ＝ｎという条件を満たせばよい。即ち、
2004266405.tif 000007
となる。ｎ＝２，ｍ＝４の場合の基本動作を示すタイムチャートを図４に、ｎ＝２，ｍ＝５の場合の基本動作を示すタイムチャートを図５に示す。図中の符号は図２と同様のものを示す。図４では出力クロック信号１．５周期分、図５では２．５周期分のプリアンブル（発振開始信号）で発振が確立することがわかる。
【００３４】
逆に、Ｔｉ＝０の条件下では、２段目のリング発振回路の奇数次高調波発振を確立できないので、基本周波数でしか発振しないリング発振回路を構成することができる。この条件はＴｓ＝ｋ（２ｎ＋１）（ｋは１以上の整数）で成り立つので、
2004266405.tif 000008
のときに奇数次高調波発振しないリング発振回路を構成することができる。図６にｎ＝２，ｍ＝２の場合の基本動作を示すタイムチャートを示す。図中の符号は図２と同様のものを示す。リング発振回路は入力信号の影響を受けず、基本波で発振することがわかる。
【００３５】
［第２の実施形態］
図７は第２の実施形態のリング発振回路を示す図で、図中の符号は図１と同様のものは同様のものを示し、３０は遅延素子を示す。本実施形態のリング発振回路の１段目のリング発振回路は、図中の端子４，７，２０，２２，５を通るループの遅延が、クロック出力端子２から出力されるクロック信号の「ｍ＋１／２」周期分となるように調整されていればよい。即ち、論理積回路の内部遅延を除く外部遅延のための遅延素子は、必ずしも端子２２と５の間に全て挿入されなければならないわけではなく、総遅延量が変わらないかぎりその一部を、遅延素子３０のように、端子７と２０の間に与えても良い。
【００３６】
図８に第２の実施形態のリング発振回路の基本動作を示すタイムチャートを示す。図中の符号は図２と同様のものは同様のものを示し、３１は１段目の論理積回路３の否定論理積出力端子７と２段目の論理積回路２４の入力端子２０の間の遅延、３２は１段目のリング発振回路のループ遅延から１段目の論理積回路３の否定論理積出力端子７と２段目の論理積回路２４の入力端子２０の間の遅延３１を除いた遅延、を示す。遅延３１と３２の和が図２のループ遅延２９と等しいので、第１の実施形態と同様に動作することがわかる。
【００３７】
［第３の実施形態］
図９は第３の実施形態のリング発振回路の構成を示すブロック図で、図中の符号は図７と同様のものは同様のものを示し、３３，３４は遅延素子、３５は差動出力型分配回路、を示す。本実施形態は、第１の実施形態および第２の実施形態のリング発振回路のように２段目の論理積回路２４の否定論理積出力端子２３を２分岐して出力端子２を引き出すことが困難な際に、ループ遅延が長く遅延素子を挿入する余地が比較的広い１段目のリング発振回路の帰還ループ内に差動出力型分配回路３５を配し、その反転出力端子をクロック出力端子２としたものである。
【００３８】
図１０に第３の実施形態のリング発振回路の基本動作を示すタイムチャートを示す。図中の符号は図８と同様のものは同様なものを示し、２’はクロック出力端子２の出力電圧波形を示す。波形２’は波形２２’の反転出力であるので、波形２３’と同じ波形が得られることがわかる。
【００３９】
［その他に実施形態］
本発明のリング発振回路で使用する遅延素子（２５，２６，３０，３３，３４）は少ない損失で遅延を生じるものであれば、伝送線路でもケーブルでも、遅延回路でもどのようなものを用いても構わない。また、本発明のリング発振回路で使用する論理積回路３，２４、差動出力型分配回路３５に関しては、同様の動作をするものであれば回路構成の詳細は問わない。また各実施形態では、便宜上、ｎ＝２の例をあげて説明したが、任意のｋ，ｎ，ｍの組み合わせに対して有効である。
【００４０】
【発明の効果】
以上、図３で説明したように、本発明により奇数次高調波発振のリング発振回路を用いてバースト伝送用受信装置のクロック信号抽出回路を構成しても、入力信号の位相雑音等によって生じるクロック信号の欠けを補償することができるので、市販の論理積回路を用いて安価に、クロック信号欠けの少ない品質の高いクロック信号を供給することができる。
【図面の簡単な説明】
【図１】第１の実施形態のリング発振回路を示すブロック図である。
【図２】第１の実施形態の基本動作を示すタイムチャートである。
【図３】第１の実施形態の効果を示すタイムチャートである。
【図４】第１の実施形態の基本動作を示すタイムチャート（ｍ＝２ｎの例）である。
【図５】第１の実施形態の基本動作を示すタイムチャート（ｍ＝２ｎ＋１の例）である。
【図６】第１の実施形態の基本動作を示すタイムチャート（ｍ＝ｋ（２ｎ＋１）−ｎ−１の例）である。
【図７】第２の実施形態のリング発振回路を示すブロック図である。
【図８】第２の実施形態の基本動作を示すタイムチャートである。
【図９】第３の実施形態のリング発振回路を示すブロック図である。
【図１０】第３の実施形態の基本動作を示すタイムチャートである。
【図１１】従来のリング発振回路を示すブロック図である。
【図１２】従来のリング発振回路の基本動作を示すイムチャートである。
【図１３】従来のバースト伝送用受信装置のクロック信号抽出回路を示すブロック図である。
【図１４】従来のバースト伝送用受信装置のクロック信号抽出回路の動作を示すタイムチャートである。
【図１５】従来のｎ＝０のリング発振回路の動作を示すタイムチャートである。
【図１６】従来のｎ＝２のリング発振回路の誤動作を示すタイムチャートである。
【符号の説明】
１：信号入力端子
２：クロック出力端子
３：論理積回路
４，５：論理積回路の入力端子
６：論理積出力端子
７：否定論理積出力端子
８：遅延素子
９：発振開始信号区間
１０：発振区間
１１：発振停止信号区間
１２：ループ遅延
１３：排他的論理和回路
１４，１５：遅延素子
１６：遅延差
１７，１８：排他的論理和回路の入力端子
１９：一致出力端子
２０，２１：２段目の論理積回路の入力端子
２２：２段目の論理積回路の論理積出力端子
２３：２段目の論理積回路の否定論理積出力端子
２４：２段目の論理積回路
２５，２６：遅延素子
２７：プリアンブル入力可能時間（図中ハッチがかかった部分）
２８：２段目のリング発振回路のループ遅延
２９：１段目のリング発振回路のループ遅延
３０：遅延素子
３１：１段目の論理積回路の否定論理積出力端子と２段目の論理積回路の入力端子間の遅延
３２：１段目のリング発振回路のループ遅延から１段目の論理積回路の否定論理積出力端子と２段目の論理積回路の入力端子間の遅延を除いた遅延
３３，３４：遅延素子
３５：差動出力型分配回路
図２〜図６における４’，５’，７’，２０’，２１’，２２’，２３’：図１の同じ符号（但し「’」なし）で示した端子の電圧波形
図８における４’，５’，７’，２０’，２１’，２２’，２３’：図７の同じ符号（但し「’」なし）で示した端子の電圧波形
図１０における２’，４’，５’，７’，２０’，２１’，２２’，２３’：図９の同じ符号（但し「’」なし）で示した端子の電圧波形
図１２、図１５、図１６における４’，５’，６’，７’：図１１の同じ符号（但し「’」なし）で示した端子の電圧波形
図１４における４’，５’，６’，７’，１７’，１８’，１９’：図１３の同じ符号（但し「’」なし）で示した端子の電圧波形
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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