(57)【要約】【課題】配線や電極の短絡、抵抗値の増大、断線を防止することができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】Ｓｉ基板１０の表面に酸化膜を形成し、次に酸化膜上に第１のポリシリコン層３０を形成した後、第１のポリシリコン層３０をパターニングし、その後第１のポリシリコン層３０の表面を酸化させてＳｉ基板１０の表面及び第１のポリシリコン層３０の表面に酸化膜を形成し、次に酸化膜の表面に犠牲ポリシリコン層４０を形成し、その後犠牲ポリシリコン層４０をエッチングによって除去し、第１のポリシリコン層３０の周辺部に残った犠牲ポリシリコン層４０の表面を酸化させ、次にＳｉ基板１０の表面、第１のポリシリコン層３０の表面及び犠牲ポリシリコン層４０の酸化された表面に第２のポリシリコン層３５を形成した後、異方性エッチングによって第２のポリシリコン層３５をパターニングし、半導体装置を得た。【選択図】      図２
2004200186.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された第１のポリシリコン層と、
前記第１のポリシリコン層上に絶縁膜を介して形成された第２のポリシリコン層と、
前記第１のポリシリコン層の周辺部と前記第２のポリシリコン層との間に形成された犠牲ポリシリコン層とを備え、
前記犠牲ポリシリコン層の一部であって前記第２のポリシリコン層に隣接する部分が酸化されている
ことを特徴とする半導体装置。
【請求項２】
前記犠牲ポリシリコン層はノンドープ型又は前記第１のポリシリコン層、前記第２のポリシリコン層と逆導電型であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁層は窒化シリコン膜を酸化膜で挟み込んで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の表面に絶縁層を形成する工程と、
前記絶縁層上に第１のポリシリコン層を形成した後、前記第１のポリシリコン層をパターニングする工程と、
少なくとも前記第１のポリシリコン層の表面を酸化させて前記半導体基板の表面及び前記第１のポリシリコン層の表面に絶縁膜を形成する工程と、
前記絶縁膜の表面に犠牲ポリシリコン層を形成する工程と、
前記犠牲ポリシリコン層をエッチングによって除去し、前記第１のポリシリコン層の周辺部に残った前記犠牲ポリシリコン層の表面を酸化させる工程と、
前記半導体基板の表面、前記第１のポリシリコン層の表面及び前記犠牲ポリシリコン層の酸化された表面に第２のポリシリコン層を形成した後、異方性エッチングによって前記第２のポリシリコン層をパターニングする工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置が微細化、高機能化するのに伴って、この半導体装置に用いられる配線や電極も微細化、多層化する傾向にある。
【０００３】
ポリシリコン（多結晶シリコン）を用いた半導体装置においても２層や３層の配線や電極が用いられている。
【０００４】
図４（Ａ）〜（Ｄ）及び図５（Ａ）〜（Ｂ）は従来の２層ポリシリコン構造の半導体装置の製造方法を説明する工程図である。
【０００５】
まず、Ｓｉ基板（半導体基板）５１０を酸化させてＳｉ基板５１０上に酸化膜５２０を形成する。
【０００６】
次に、酸化膜５２０上に第１のポリシリコン層５３０を形成する。
【０００７】
その後、この第１のポリシリコン層５３０にｎ型又はｐ型の不純物を拡散させて熱処理を行い、配線や電極として使用できる程度に第１のポリシリコン層５３０の抵抗値を下げる。
【０００８】
次に、上記第１のポリシリコン層５３０上にフォトリソグラフィ技術によって所望のレジストパターンを形成する。
【０００９】
その後、レジストパターンをマスクとして第１のポリシリコン層５３０をエッチング（ドライエッチング）し、レジストパターンを除去する（図４（Ａ）参照）。この工程で得られた第１のポリシリコン層５３０が第１のポリシリコン電極となる。
【００１０】
次に、エッチングされた第１のポリシリコン層５３０をマスクとして酸化膜５２０をエッチングする。その結果、第１のポリシリコン層５３０の下部の酸化膜５２０が残留し、第１のポリシリコン層５３０の下部以外の領域の酸化膜５２０が除去される（図４（Ｂ）参照）。
【００１１】
その後、第１のポリシリコン層５３０を含むＳｉ基板５１０の表面全体を酸化させ、第１のポリシリコン層５３０の周囲及びＳｉ基板５１０の表面に酸化膜５２１を形成する（図４（Ｃ）参照）。
【００１２】
次に、上記酸化膜５２１上に第２のポリシリコン層５３５を形成する。この第２のポリシリコン層５３５にｎ型又はｐ型の不純物を拡散させて熱処理を行い、第２のポリシリコン層の抵抗値を下げる（図４（Ｄ）参照）。
【００１３】
その後、フォトリソグラフィ技術によって所望のレジストパターン５５０を形成する。
【００１４】
次に、上記レジストパターン５５０をマスクとして第２のポリシリコン層５３５をエッチングする（図５（Ａ）参照）。
【００１５】
最後に、レジストパターン５５０を除去する。この工程で得られた第２のポリシリコン層５３５が第２のポリシリコン電極となる。
【００１６】
その結果、２層ポリシリコン構造の半導体装置が得られる(図５（Ｂ）参照)。
【００１７】
【特許文献】
特開平７−９４５１３号公報
【００１８】
【発明が解決しようとする課題】
しかし、上記方法によれば、図４（Ｃ）に示されるように、第１のポリシリコン層５３０の側面下部に図面と直交する方向へ延びるくさび状の空間５２５が生じる。
【００１９】
酸化膜５２１上に第２のポリシリコン層５３５を形成した状態で異方性の強いエッチング（基板に水平な方向のエッチング速度に対して基板に垂直な方向のエッチング速度の比が大きいエッチング）を行った場合、くさび状の空間５２５に入り込んだ第２のポリシリコン層５３５はエッチングされないでくさび状の空間５２５に残る。
【００２０】
そのため、例えば１本の第１のポリシリコン電極と２本の第２のポリシリコン電極とが交差する構成の半導体装置の場合、くさび状の空間５２５に残る第２のポリシリコン層５３５を介して第２のポリシリコン電極同士が短絡するという問題が生じる。
【００２１】
一方、酸化膜５２１上に第２のポリシリコン層５３５を形成した状態で等方性エッチング（特別な方向を持たずにあらゆる方向に同じように進行するエッチング）を行った場合、くさび状の空間５２５に入り込んだ第２のポリシリコン層５３５は除去され、くさび状の空間５２５に残らず、短絡の問題は生じない。
【００２２】
しかし、図５（Ａ）に示されるように第２のポリシリコン層５３５の端部はレジストパターン５５０の端部に対してアンダーカットとなり、第２のポリシリコン電極の線幅Ｗが狭くなる。
【００２３】
そのため、配線や電極が微細化する傾向にある近年においては、第２のポリシリコン層５３５で形成される配線や電極の抵抗値の増大や断線という新たな問題が生じる。
【００２４】
この発明はこのような事情に鑑みてなされたもので、その課題は配線や電極の短絡、抵抗値の増大、断線を防止することができる半導体装置及び半導体装置の製造方法を提供することである。
【００２５】
【課題を解決するための手段】
上記課題を解決するため請求項１記載の発明の半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された第１のポリシリコン層と、前記第１のポリシリコン層上に絶縁膜を介して形成された第２のポリシリコン層と、前記第１のポリシリコン層の周辺部と前記第２のポリシリコン層との間に形成された犠牲ポリシリコン層とを備え、前記犠牲ポリシリコン層の一部であって前記第２のポリシリコン層に隣接する部分が酸化されていることを特徴とする。
【００２６】
請求項２記載の発明は、請求項１記載の半導体装置において、前記犠牲ポリシリコン層はノンドープ型又は前記第１のポリシリコン層、前記第２のポリシリコン層と逆導電型であることを特徴とする。
【００２７】
請求項３記載の発明は、請求項１記載の半導体装置において、前記絶縁層は窒化シリコン膜を酸化膜で挟み込んで形成されていることを特徴とする。
【００２８】
請求項４記載の発明の半導体装置の製造方法は、半導体基板の表面に絶縁層を形成する工程と、前記絶縁層上に第１のポリシリコン層を形成した後、前記第１のポリシリコン層をパターニングする工程と、少なくとも前記第１のポリシリコン層の表面を酸化させて前記半導体基板の表面及び前記第１のポリシリコン層の表面に絶縁膜を形成する工程と、前記絶縁膜の表面に犠牲ポリシリコン層を形成する工程と、前記犠牲ポリシリコン層をエッチングによって除去し、前記第１のポリシリコン層の周辺部に残った前記犠牲ポリシリコン層の表面を酸化させる工程と、前記半導体基板の表面、前記第１のポリシリコン層の表面及び前記犠牲ポリシリコン層の酸化された表面に第２のポリシリコン層を形成した後、異方性エッチングによって前記第２のポリシリコン層をパターニングする工程とを含むことを特徴とする。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態を図面に基づいて説明する。
【００３０】
図１（Ａ）〜（Ｄ）及び図２（Ａ）〜（Ｂ）はこの発明の第１実施形態に係る半導体装置の製造方法の工程図である。
【００３１】
まず、Ｓｉ基板（半導体基板）１０を熱酸化させ、Ｓｉ基板１０上に厚さ１００ｎｍの酸化膜（絶縁層）２０を形成する。
【００３２】
次に、減圧化学気相成長法（以下ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）という）によって酸化膜上に厚さ５００ｎｍの第１のポリシリコン層３０を堆積させる。
【００３３】
その後、この第１のポリシリコン層３０にｎ型又はｐ型の不純物を拡散させて熱処理を行い、配線や電極として使用できる程度に第１のポリシリコン層３０の抵抗値を下げる。
【００３４】
次に、上記第１のポリシリコン層３０上にフォトリソグラフィ技術によって所望のレジストパターンを形成する。
【００３５】
その後、レジストパターンをマスクとして第１のポリシリコン層３０を異方性のドライエッチングを行ない、レジストパターンを除去する（図１（Ａ）参照）。この工程で得られた第１のポリシリコン層３０が第１のポリシリコン電極となる。
【００３６】
次に、エッチングされた第１のポリシリコン層３０をマスクとして酸化膜２０をフッ化アンモニウム等の溶液で除去する。その結果、第１のポリシリコン層３０の下部の酸化膜２０が残留し、その他の部分（第１のポリシリコン層３０の下部以外の部分）の酸化膜２０が除去される（図１（Ｂ）参照）。
【００３７】
その後、９００℃で３０分間のパイロジェニック酸化（以下パイロ酸化という）を行い、前記酸化膜２０を除去した領域に厚さ７５ｎｍの酸化膜２１を形成する。このとき、第１のポリシリコン層３０の表面も酸化され、第１のポリシリコン層３０の側面の下部（周辺部）にくさび状空間２５が形成される（図１（Ｃ）参照）。
【００３８】
次に、ＬＰＣＶＤによって厚さ２５０ｎｍの犠牲ポリシリコン層４０を堆積させる。この犠牲ポリシリコン層４０はノンドープ型又は第１のポリシリコン層３０と逆導電型である（図１（Ｄ）参照）。
【００３９】
その後、犠牲ポリシリコン層４０の全面を異方性エッチングする。このとき、くさび状空間２５に犠牲ポリシリコン層４０の一部が残る。
【００４０】
次に、第１のポリシリコン層３０と犠牲ポリシリコン層４０とをマスクに酸化膜２１をフッ化アンモニウム等の溶液で除去する。
【００４１】
その後、９００℃で４５分間のパイロ酸化を行い、前記酸化膜２１を除去した領域に厚さ１００ｎｍの酸化膜２２を形成する。このとき、犠牲ポリシリコン層４０が露出した表面も酸化され、酸化膜４１が形成される（図２（Ａ）参照）。
【００４２】
次に、ＬＰＣＶＤによって厚さ５００ｎｍの第２のポリシリコン層３５を堆積させる。この第２のポリシリコン層３５にｎ型又はｐ型の不純物を拡散させて熱処理を行い、第２のポリシリコン層３５の抵抗値を下げる。
【００４３】
その後、フォトリソグラフィ技術によって所望のレジストパターンを形成する。
【００４４】
次に、レジストパターンをマスクとして第２のポリシリコン層３５を異方性エッチングし、レジストパターンを除去する。この工程で得られた第２のポリシリコン層３５が第２のポリシリコン電極となる。
【００４５】
その結果、２層ポリシリコン構造の半導体装置が得られた(図２（Ｂ）参照)。
【００４６】
なお、上記工程では犠牲ポリシリコン層４０の全面を異方性エッチングした後、第２のポリシリコン電極となる領域の酸化膜を一度除去してから酸化させているが、除去することなく酸化させてもよい。
【００４７】
この実施形態によれば、くさび状空間に残った犠牲ポリシリコン層４０の一部であって第２のポリシリコン層３５に隣接する部分に酸化膜４１が形成されるため、第１のポリシリコン電極と第２のポリシリコン電極との電気的な短絡が発生しない。また、犠牲ポリシリコン層４０は不純物濃度が極端に少ないノンドープ型又は第１のポリシリコン層３０、第２のポリシリコン層３５と逆導電型としたため、第１のポリシリコン電極と第２のポリシリコン電極との電気的な短絡を確実に防止できる。更に、異方性エッチングによって第２のポリシリコン層３５をエッチングしたため、従来例のように第２のポリシリコン層３５の端部がレジストパターンの端部に対してアンダーカットとなって第２のポリシリコン層３５の線幅が狭くなることがなく、抵抗値の増大や断線が生じない。
【００４８】
図３（Ａ）〜（Ｄ）はこの発明の第２実施形態に係る半導体装置の製造方法の工程図であり、第１実施形態と共通する部分には同一符号を付した。
【００４９】
この第２実施形態は酸化膜１２１と酸化膜１２３とで窒化シリコン膜１２２を挟み込んで絶縁層を形成した点で第１実施形態と相違する。
【００５０】
まず、Ｓｉ基板（半導体基板）１０の表面に厚さ８０ｎｍの酸化膜１２１を形成し、この酸化膜１２１上に厚さ３０ｎｍの窒化シリコン膜１２２を形成する。更に、この窒化シリコン膜１２２を酸化雰囲気中で酸化させて窒化シリコン膜１２２上に酸化膜１２３を形成する。
【００５１】
次に、ＬＰＣＶＤによって厚さ５００ｎｍの第１のポリシリコン層１３０を堆積させる。
【００５２】
その後、この第１のポリシリコン層１３０にｎ型又はｐ型の不純物を拡散させて熱処理を行い、配線や電極として使用できる程度に第１のポリシリコン層１３０の抵抗値を下げる。
【００５３】
次に、上記第１のポリシリコン層１３０上にフォトリソグラフィ技術によって所望のレジストパターンを形成する。
【００５４】
その後、上記レジストパターンをマスクとして第１のポリシリコン層１３０を異方性エッチングを行い、レジストパターンを除去する。
【００５５】
次に、９００℃で３０分間のパイロ酸化を行う。このとき、第１のポリシリコン層１３０の表面が酸化され、第１のポリシリコン層１３０の側面の下部（周辺部）にくさび状空間１２５が形成される（図３（Ａ）参照）。この工程で得られた第１のポリシリコン層１３０が第１のポリシリコン電極となる。
【００５６】
その後、ＬＰＣＶＤによって厚さ２５０ｎｍの犠牲ポリシリコン層１４０を堆積させる。この犠牲ポリシリコン層１４０はノンドープ型又は第１のポリシリコン層１３０と逆導電型である（図３（Ｂ）参照）。
【００５７】
次に、犠牲ポリシリコン層１４０の全面を異方性エッチングする。このとき、くさび状空間１２５に犠牲ポリシリコン層の一部が残る。
【００５８】
その後、９００℃で３０分間のパイロ酸化によって犠牲ポリシリコン層１４０が露出した表面を酸化させ、酸化膜１４１を形成する(図３（Ｃ）参照)。このとき、絶縁層に窒化シリコン膜１２２があるため、第１のポリシリコン層１３０を酸化したときに絶縁膜が厚くならず、第２のポリシリコン層１３５のための絶縁膜を新たに形成する必要がない。したがって、この酸化は犠牲ポリシリコン層１４０と第２のポリシリコン層１３５との間の十分な絶縁を得られるものであればよい。
【００５９】
次に、ＬＰＣＶＤによって厚さ５００ｎｍの第２のポリシリコン１３５を堆積させる。この第２のポリシリコン層１３５にｎ型又はｐ型の不純物を拡散させて熱処理を行い、第２のポリシリコン層１３５の抵抗値を下げる。
【００６０】
その後、フォトリソグラフィ技術によって所望のレジストパターンを形成する。
【００６１】
次に、上記レジストパターンをマスクとして第２のポリシリコン層１３５を異方性エッチングし、レジストパターンを除去する（図３（Ｄ）参照）。この工程で得られた第２のポリシリコン層が第２のポリシリコン電極となる。
【００６２】
この実施形態によれば第１実施形態と同様の効果を奏する。また、第１のポリシリコン層１３０を酸化させたとき、窒化シリコン膜１２２の存在によってＳｉ基板１０が酸化されないため、第１実施形態のように第１のポリシリコン層１３０の端部が盛り上がることがなく、ＣＣＤ等の用途において信号電荷を転送する効率を向上させることができる。
【００６３】
【発明の効果】
以上に説明したようにこの発明の半導体装置及び半導体装置の製造方法によれば、配線や電極の短絡、抵抗値の増大、断線を防止することができる。
【図面の簡単な説明】
【図１】図１（Ａ）〜（Ｄ）はこの発明の第１実施形態に係る半導体装置の製造方法の工程図である。
【図２】図２（Ａ）〜（Ｂ）はこの発明の第１実施形態に係る半導体装置の製造方法の工程図である。
【図３】図３（Ａ）〜（Ｄ）はこの発明の第２実施形態に係る半導体装置の製造方法の工程図である。
【図４】図４（Ａ）〜（Ｄ）は従来の２層ポリシリコン構造の半導体装置の製造方法を説明する工程図である。
【図５】図５（Ａ）〜（Ｂ）は従来の２層ポリシリコン構造の半導体装置の製造方法を説明する工程図である。
【符号の説明】
１０  Ｓｉ基板（半導体基板）
２０，２１，２２，１２１，１２３  酸化膜（絶縁層）
３０，１３０  第１のポリシリコン層
３５，１３５  第２のポリシリコン層
４０，１４０  犠牲ポリシリコン層
１２２  窒化シリコン膜
【図１】
2004200186.tif 000003
【図２】
2004200186.tif 000004
【図３】
2004200186.tif 000005
【図４】
2004200186.tif 000006
【図５】
2004200186.tif 000007