(57)【要約】【課題】遅延ゲートの遅延特性を調整するために半導体集積装置を製造し直す時間およびコストを抑え、遅延特性を調整するための制御回路およびピンを追加することが不要な半導体集積装置を提供する。【解決手段】信号伝播のタイミングを調整する複数のトランジスタで構成された遅延ゲート回路１０内に、遅延時間が異なる複数の信号を生成するバッファゲートＧ１〜Ｇｎと、複数の信号Ｏ０〜Ｏｎの一つを選択するスイッチ部１２とを設ける。スイッチ部１２は、入力信号が互いに異なる遅延時間で出力される複数の接続端子Ｓ０〜Ｓｎと、出力用バッファゲートＧ０の入力端子Ｉｎに接続された接続端子ＳＳとが、最上層の接続配線１２ａによって接続されている。半導体製造プロセスにおいて最後に作製される配線層のレイアウトパターンを変更することで、遅延ゲートの遅延特性を容易に再調整することができる。【選択図】    図１
2004153072.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の入力時点からの遅延時間が異なる複数の遅延信号を生成する遅延信号生成部と、信号伝播のタイミングを調整するべく、該複数の遅延信号のうち一つを選択して出力可能とするスイッチ部とを有する遅延ゲート部を備えた半導体集積装置。
【請求項２】
前記遅延信号生成部は、複数のトランジスタで構成された遅延ゲートが複数直列接続され、最初の遅延ゲートの入力部および各遅延ゲートの出力部から遅延信号を得るようにした請求項１記載の半導体集積装置。
【請求項３】
前記スイッチ部は、前記複数の遅延信号がそれぞれ出力される各信号端子の何れか一つと出力端子とを接続配線で接続することにより該複数の遅延信号のうち一つを選択している請求項１記載の半導体集積装置。
【請求項４】
前記接続配線は、製造プロセスで使用する最終金属層の接続配線パターンである請求項３記載の半導体集積装置。
【請求項５】
請求項３記載の半導体集積装置の各信号端子の何れか一つと出力端子とを接続配線で接続変更することにより遅延特性が再調整された半導体集積装置を製造する半導体集積装置の製造方法。
【請求項６】
前記接続配線の接続変更は、製造プロセスで使用する最終金属層の接続配線パターン変更により行う請求項５記載の半導体集積装置の製造方法。
【請求項７】
前記遅延ゲート部内のスイッチ部における複数種類の接続配線パターンを記憶部に登録しておき、該接続配線パターンを置き換えることにより遅延特性を切り替えて再調整した半導体集積装置を製造する請求項６記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号伝達タイミングを調整するための遅延ゲートによる遅延特性を変更可能とした半導体集積装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、スタンダードセル方式、ゲートアレイ方式などの半導体集積回路の設計および製造方法において、複数のトランジスタで構成されたＮＡＮＤ、ＮＯＲ、ＮＯＴなどの基本論理回路（基本ゲート）を予め用意しておき、これらの基本ゲートを組み合せることによって大規模論理回路が作製される。さらに、回路仕様、設計制約条件などを満たすために、通常、信号伝達のタイミングを調整する複数のトランジスタで構成された遅延ゲートが基本セルライブラリに登録されている。  このような遅延ゲートを含む基本論理回路（基本ゲート）のレイアウト構造において、各基本ゲートを構成するトランジスタ間の配線は、通常、半導体積層構造における１層目（最下層）の配線を用いて行われ、多くても２層目の配線までが用いられる。また、１層目および２層目を含む全ての配線層は、基本ゲート間を接続するために用いられる。
【０００３】
半導体集積回路の設計においては、コンピュータによるＣＡＤを用いて信号伝達状態が回路仕様などを満たしているか否かが検証され、その検証結果によって回路動作が確認された後に、回路動作がよければ半導体集積回路が製造される。製造された半導体集積回路は、回路動作の確認が行われるが、製造工程のバラツキ、ＣＡＤによる回路仕様などの検証結果と実際に製造された回路との差異などによって、半導体集積回路の動作が回路仕様、設計制約条件を満たさず、動作不良が発生してしまうこともある。
【０００４】
このような半導体集積回路の動作不良の原因が、信号伝達遅延ゲートの遅延特性が設計されたものと、実際に製造されたものとの差異による場合、通常は、遅延ゲートのレイアウトを修正して信号遅延特性を調整した後に、半導体集積回路の製造用マスクを製造し直して、半導体集積回路を製造し直すことによって対処している。
【０００５】
また、その他の方法として、例えば特許文献１には、印加電圧によって容量が変化する接合型コンデンサを遅延ゲートに付加し、コンデンサへの印加電圧を制御するための制御端子を設けて、遅延ゲートの外部から制御信号を入力することによって遅延特性を調整する方法が開示されている。
【０００６】
【特許文献１】
特開平１−１６４１１６号公報
【０００７】
【発明が解決しようとする課題】
上述したように、遅延ゲートの遅延特性を調整することによって半導体集積回路の動作不良に対処する場合、通常、遅延ゲートを構成するトランジスタサイズの修正（ポリシリコン層（ポリ層）および拡散層のレイアウトパターンの変更）およびトランジスタ間を接続する配線の修正（配線層のレイアウトパターンの変更）が行われる。
【０００８】
このようなトランジスタサイズおよび配線の修正によって、遅延ゲートのレイアウトサイズ、遅延ゲートの端子位置などが変更されると、半導体集積回路上の遅延ゲートの配置および遅延ゲートへの配線の変更も必要となり、これらの変更が多い場合には、半導体集積回路全体のレイアウトを変更する必要が生じる。
【０００９】
この場合、半導体集積回路の製造用マスクについても、半導体積層構造の全層を作り直す必要があり、半導体集積回路の全製造工程を初めからやり直すことになるため、遅延ゲートの遅延特性を調整して半導体集積回路を製造し直すためには、多くの時間とコストがかかる。
【００１０】
また、遅延ゲート内のポリ層、配線層などのレイアウトの変更を行うだけで、遅延ゲートのレイアウトサイズ、遅延ゲートの端子位置などが変更されない場合でも、トランジスタが変更されるため、ポリ層用および配線層用の製造用マスクを作り直して製造工程をやり直すことになり、多くの時間とコストとがかかる。
【００１１】
さらに、上記特許文献１に開示されている方法では、半導体集積回路を製造し直すことなく遅延ゲートの遅延特性を調整することができるが、この方法では、半導体集積回路に遅延特性を調整するための制御回路および制御信号を入力するためのピン（端子）を追加し、さらに、その制御回路を制御するためのソフトウェアを、半導体集積回路を含むシステムに組み込む必要がある。このため、半導体集積回路の規模が増大し、半導体集積回路のピンも増加し、さらに、制御用ソフトウェアの開発・組み込みのための時間とコストも必要になる。
【００１２】
本発明は、上記従来の問題を解決するもので、遅延特性を調整するための制御回路およびピンを追加することなく、遅延ゲートの遅延特性を調整するために半導体集積回路を製造し直すための時間およびコストを抑えることができる半導体集積装置およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体集積装置は、入力信号の入力時点からの遅延時間が異なる複数の遅延信号を生成する遅延信号生成部と、信号伝播のタイミングを調整するべく、複数の遅延信号のうち一つを選択して出力可能とするスイッチ部とを有する遅延ゲート部を備えたものであり、そのことにより上記目的が達成される。
【００１４】
また、好ましくは、本発明の半導体集積装置における遅延信号生成部は、複数のトランジスタで構成された遅延ゲートが複数直列接続され、最初の遅延ゲートの入力部および各遅延ゲートの出力部から遅延信号を得るようにしている。
【００１５】
さらに、好ましくは、本発明の半導体集積装置におけるスイッチ部は、複数の遅延信号がそれぞれ出力される各信号端子の何れか一つと出力端子とを接続配線で接続することにより複数の遅延信号のうち一つを選択している。
【００１６】
さらに、好ましくは、本発明の半導体集積装置における接続配線は、製造プロセスで使用する最終金属層の接続配線パターンである。
【００１７】
本発明の半導体集積装置の製造方法は、請求項３記載の半導体集積装置の各信号端子の何れか一つと出力端子とを接続配線で接続変更することにより遅延特性が再調整された半導体集積装置を製造するものであり、そのことにより上記目的が達成される。
【００１８】
また、好ましくは、本発明の半導体集積装置の製造方法における接続配線の接続変更は、製造プロセスで使用する最終金属層の接続配線パターン変更により行う。
【００１９】
さらに、好ましくは、本発明の半導体集積装置の製造方法において、遅延ゲート部内のスイッチ部における複数種類の接続配線パターンを記憶部に登録しておき、この接続配線パターンを置き換えることにより遅延特性を切り替えて再調整した半導体集積装置を製造する。
【００２０】
以下に、本発明の作用について説明する。
【００２１】
本発明にあっては、遅延ゲート部に、入力信号の入力時点からの遅延時間が異なる複数の遅延信号を生成する遅延信号生成部（具体的には複数のバッファゲート）と、複数の遅延信号のうち一つを選択して出力端子と接続するスイッチ部（遅延特性選択スイッチ）とを設けている。スイッチ部において、製造プロセスで使用する最終金属層の接続配線パターン（半導体積層構造の最上層の配線）によって、複数の遅延信号のうち他の一つと接続を変更することにより、遅延ゲート部の遅延特性を切り替えて再調整することが可能となる。
【００２２】
即ち、スイッチ部において、半導体集積回路の製造プロセスで最後に形成される最上層の配線パターンを変更するだけで、遅延特性を調整することができるため、最上層の配線層のみ製造用マスクを作製し直せばよく、製造工程についても最上層配線の形成工程だけからやり直せばよいことになる。また、最上層配線形成工程前までの仕掛り品を準備しておけば、最上層配線形成工程から、遅延特性が最適に調整された半導体集積回路を素早く作製することが可能となる。これによって、遅延特性調整のために必要な時間とコストを最小限に抑えることが可能となる。
【００２３】
このように、本発明では、特許文献１の従来技術のように、遅延ゲートの遅延特性を外部から調整するための制御信号を入力することなく、遅延特性を容易に再調整できるので、半導体集積回路に遅延特性調整のための制御回路、遅延調整制御用のピンを新たに追加する必要もなく、制御回路を制御するためのソフトウェアを開発することも不要となる。
【００２４】
さらに、スイッチ部において最上層の配線によって接続パターンを変更した複数種類のスイッチ部を標準セルとして記憶部（例えばセルライブラリ）に登録しておき、この標準セルを置き換えることによって、例えばスタンダードセル方式により容易に遅延ゲート部の遅延特性を再調整することが可能となる。
【００２５】
【発明の実施の形態】
以下に、本発明の半導体集積回路の製造方法における実施形態について図面を参照しながら説明する。
【００２６】
図１は、本発明の半導体集積回路の製造方法における実施形態によって作製される半導体集積回路の遅延ゲート部の回路構成を示す回路図である。
【００２７】
図１において、この遅延ゲート部１０は、入力端子１３Ａに入力される入力信号から複数の遅延信号を生成する遅延信号生成部１１と、複数の遅延信号のうち一つを選択可能とするスイッチ部１２と、スイッチ部１２の出力端にその入力端が接続されその出力端が出力端子１３Ｂに接続された出力信号用バッファゲートＧ０とを有している。
【００２８】
遅延信号生成部１１は、ｎ段のバッファゲートＧ１〜Ｇｎからなり、入力信号から遅延時間が異なる複数の遅延信号Ｏ０〜Ｏｎを生成する。この場合の遅延信号Ｏ０は入力信号である。
【００２９】
ｎ段の各バッファゲートＧ１〜Ｇｎは信号伝播のタイミングを調整するための複数のトランジスタによって構成されている。各バッファゲートＧ１〜Ｇｎは直列に接続され、それぞれの入力部から入力された信号が所定の時間だけ遅延された遅延信号Ｏ０〜Ｏｎとなってそれぞれ出力される。入力端子１３ＡとバッファゲートＧ１の入力部との接続部から引き出された遅延信号Ｏ０（入力信号）および各バッファゲートＧ１〜Ｇｎの各出力部からそれぞれ引き出された遅延信号Ｏ１〜Ｏｎはそれぞれ、入力信号Ｏ０からの遅延時間が順次長くなるように互いに異なっている。
【００３０】
スイッチ部１２は、複数の遅延信号Ｏ０〜Ｏｎのうち一つを選択可能とする。つまり、スイッチ部１２は、半導体積層構造の最上層の配線パターンを変化させることによって、入力端子１３ＡとバッファゲートＧ１の入力部との接続部および各バッファゲートＧ１〜Ｇｎの出力部にそれぞれ接続された接続端子（信号端子）Ｓ０〜Ｓｎのうち任意の一つと、出力信号用バッファゲートＧ０の入力部に接続された接続端子（出力端子）ＳＳとの接続配線１２ａが切り換え可能となっている。この接続配線１２ａの接続位置に応じて、出力端子１３Ｂから出力される遅延信号の入力信号からの遅延時間（遅延特性）が調整される。このよにして、これらの遅延信号Ｏ０〜Ｏｎの何れかが、遅延特性選択用スイッチ部１２によって、一つの信号Ｉｏとして選択されて出力信号用バッファゲートＧ０を介して出力端子１３Ｂに供給される。
【００３１】
以上の遅延ゲート部１０を構成する各バッファゲートＧ０〜Ｇｎは、以下の図２および図３に示すように、従来のＣＭＯＳプロセス技術によって製造することができる。
【００３２】
図２は図１の遅延ゲート部を構成するバッファゲートＧ０〜Ｇｎのレイアウトパターンを示すレイアウト図であり、図３はそのトランジスタレベルの回路構成を示す回路図である。
【００３３】
図２および図３において、このバッファゲートＧ０〜Ｇｎはそれぞれ、ＰＭＯＳトランジスタＴ２およびＮＭＯＳトランジスタＴ３によって構成されたインバータ回路Ｉ１と、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ４によって構成されたインバータ回路Ｉ２とが直列に接続されて構成されている。
【００３４】
各トランジスタＴ１〜Ｔ４はそれぞれ、ゲートを構成するポリ層およびソース・ドレインを構成する拡散層によって構成されている。また、この例では、第１層目の金属層１を用いて、トランジスタ間が配線されている。
【００３５】
１段目のインバータ回路Ｉ１は、ＰＭＯＳトランジスタＴ２およびＮＭＯＳトランジスタＴ３のそれぞれのゲート（ポリ層）にバッファゲートの入力端子（金属層１）が接続され、ＰＭＯＳトランジスタＴ２およびＮＭＯＳトランジスタＴ３のそれぞれのソース（拡散層）に電源（ＶＤＤ）とグラウンド（ＧＮＤ）とがそれぞれ金属層１によって接続され、ＰＭＯＳトランジスタＴ２およびＮＭＯＳトランジスタＴ３のそれぞれのドレイン（拡散層）が金属層１によって接続されて出力ノードＮとなっている。
【００３６】
２段目のインバータ回路Ｉ２は、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ４のそれぞれのゲート（ポリ層）にバッファゲートの１段目のインバーター回路Ｉ１の出力ノードＮが接続され、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ４のそれぞれのソース（拡散層）に電源（ＶＤＤ）とグラウンド（ＧＮＤ）とがそれぞれ金属層１によって接続され、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ４のそれぞれのドレイン（拡散層）が金属層１によって接続されて各バッファゲートＧ０〜Ｇｎの出力端子となっている。
【００３７】
図４は、図２に示すバッファゲートＧ１〜Ｇ５（ｎ＝５）を直列に接続し、その後段として出力信号用バッファゲートＧ０を配置したレイアウトパターン例を示すレイアウト図である。
【００３８】
図４に示すように、このレイアウトパターン例では、バッファゲートＧ１〜Ｇ５が第１層目の金属層（Ｗ１〜Ｗ４）によって直列に接続されている。
【００３９】
次に、スイッチ部１２の構成について詳細に説明する。
【００４０】
図５は、図４に示すレイアウトパターンに、図１に示す遅延特性選択用のスイッチ部１２の各端子Ｓ０〜ＳｎおよびＳＳに相当する部分を配置したレイアウトパターン例を示すレイアウト図であり、図６は、図５のＡ−Ｂ線による断面図である。
【００４１】
図５および図６に示すように、このレイアウトパターン例では、製造プロセスで使用される金属層が４層である場合が示されており、製造プロセスで使用される全ての金属層を用いてスイッチ部１２の端子が構成されている。
【００４２】
図７〜図１２はそれぞれ、図５に示すレイアウトパターンにおいて、半導体積層構造の最上層の配線層である第４層の金属層４を用いて、遅延特性選択用スイッチ部１２の接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【００４３】
図７に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ１の出力端子に接続された接続端子Ｓ０と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ０が供給される。
【００４４】
図８に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ１の出力端子に接続された接続端子Ｓ１と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ１が供給される。
【００４５】
図９に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ２の出力端子に接続された接続端子Ｓ２と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ２が供給される。
【００４６】
図１０に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ３の出力端子に接続された接続端子Ｓ３と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ３が供給される。
【００４７】
図１１に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ４の出力端子に接続された接続端子Ｓ４と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ４が供給される。
【００４８】
図１２に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ５の出力端子に接続された接続端子Ｓ５と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ５が供給される。
【００４９】
上記した図７〜図１２に示すように、遅延特性選択用スイッチ部１２において、最上層の配線である第４層の金属層４の配線パターンを変化させることによって、バッファゲートＧ０の入力端子に供給される遅延信号が任意に切り換えられる。したがって、遅延ゲート部１０の出力端子１３Ｂから出力される遅延信号の遅延時間を適宜切り換えて、遅延ゲート部１０の遅延特性を任意に調整することができる。
【００５０】
以上により、本実施形態によれば、信号伝播のタイミングを調整する複数のトランジスタで構成された遅延ゲート回路１０内に、遅延時間が異なる複数の遅延信号を生成するバッファゲートＧ１〜Ｇｎと、複数の遅延信号Ｏ０〜Ｏｎの一つを選択するスイッチ部１２とを設けている。スイッチ部１２は、入力信号が互いに異なる遅延時間で出力される複数の接続端子（信号端子）Ｓ０〜Ｓｎと、出力用バッファゲートＧ０の入力端子Ｉｎに接続された接続端子（出力端子）ＳＳとが、最上層の金属配線によって接続されている。これによって、半導体製造プロセスにおいて最後に作製される金属配線層のレイアウトパターンを変更することで、遅延ゲートの遅延特性を容易に調整することができる。
【００５１】
ここで、本実施形態の半導体集積回路は、コンピュータ内の情報処理装置にて、論理回路合成用の制御プログラムに基づいてセルの配置・配線処理を自動設計することができる。これについて以下に説明する。
【００５２】
本発明の半導体集積回路の自動設計に用いられるコンピューターシステムは、論理回路合成用の制御プログラムが記憶されるＲＯＭ（記憶部）と、このＲＯＭから読み出された論理回路合成用の制御プログラムに基づいて所望の論理回路を合成して自動設計処理する情報処理装置であるＣＰＵと、ＣＰＵによってワークメモリとして用いられるＲＡＭと、操作者が回路仕様や設計制約条件などを入力するための操作部と、初期画面、操作入力画面および演算結果画面などの各種画面が表示可能とされる表示部とを備えている。
【００５３】
ゲートアレイ方式においては、基本ゲートを作製するための複数のトランジスタからなる基本セルが何列も整然と並べられ、金属配線形成工程以前の段階まで製造工程が完了した基板に対して、上記コンピューターシステム２０を用いてトランジスタ間を配線することにより、所望の論理回路が作製される。
【００５４】
ＲＯＭには、ゲートアレイ方式の論理回路合成用の制御プログラムと共に、基本セルを構成するトランジスタの配置情報、トランジスタの端子位置情報、基本セルを用いて基本ゲートを作製するための配線情報など、基本セルに関する情報が記憶されている。また、ＲＯＭの一部を構成する例えばセルライブラリには、半導体積層構造の最上層の接続配線パターンを変更することにより異なる複数の生成遅延信号から一つを選択する複数種類のスイッチ部が標準セル（接続配線パターン）として登録されている。
【００５５】
ＣＰＵは、ＲＯＭから読み出したゲートアレイ方式の論理回路合成用の制御プログラムに基づいて、基本セルの情報を用いて、基本セル内のトランジスタ間を接続する配線の配線パターンを決定（基本ゲートの配置を決定）すると共に、基本ゲート間を接続する配線の配線パターンを決定する。このとき、基本ゲートの配置、および基本ゲート間の配線は、操作部から入力された回路仕様や設計制約条件などを満たすと共に、各基本ゲート間の全配線が短く、かつ、単純になるように決定される。このようにして決定された配線パターンを、１層以上の金属配線マスク上に転写し、このマスクを用いて基本セル内のトランジスタ間を接続する配線および基本ゲート間を接続する配線を自動設計した後に作製することにより、半導体集積回路が製造される。
【００５６】
次に、スタンダードセル方式においては、基本ゲートおよび複数の基本ゲートを組み合せた少し複雑な論理回路を標準セルとしてＲＯＭの一部を構成するセルライブラリに登録しておき、上記コンピューターシステムを用いて標準セルを組み合せることにより、所望の論理回路が設計・製造される。
【００５７】
ＲＯＭには、スタンダードセル方式の論理回路合成用の制御プログラムが記憶されていると共に、標準セルの入出力端子位置情報、動作速度情報、標準セルを構成するトランジスタの配置情報などがセルライブラリに登録されている。
【００５８】
ＣＰＵは、ＲＯＭから読み出したスタンダードセル方式の論理回路合成用の制御プログラムに基づいて、セルライブラリの情報を用いて、各標準セルの配置、各セル間を接続する配線の配線パターンおよび配線チャネル幅（セル列間の間隔）を決定する。このとき、各セルの配置、各セル間の配線および配線チャネル幅は、操作部から入力された回路仕様や設計制約条件などを満たすと共に、各セル間の全配線が短くなるように決定される。このようにして決定されたセルの配置パターンおよび配線パターンを、製造用マスク上に転写し、このマスクを用いて各セルおよび各セル間を接続する配線を作製することにより、半導体集積回路が作製される。
【００５９】
いずれの方式においても、設計段階でコンピュータによるＣＡＤを用いて信号伝達が仕様を満たしているか否かが検証され、その検証結果によって動作が確認された後で、製造用マスクが作製され、その製造用マスクを用いて半導体集積回路が製造される。製造工程のバラツキ、ＣＡＤによる検証と実際に製造された回路との差異などによって、半導体集積回路の動作が回路仕様や設計制約条件を満たさず、動作不良が発生する場合には、図７〜図１２に示すように、遅延特性選択用のスイッチにおいて、各信号端子Ｓ０〜Ｓ５と出力端子ＳＳとを接続する最上層の金属層（ここでは第４層の金属層）からなる接続配線１２ａの配線パターンを、所望の回路動作が得られるように変更する。
【００６０】
さらに、図７〜図１２に示すように、遅延特性選択用のスイッチ部１２において、各信号端子Ｓ０〜Ｓ５と出力端子ＳＳとを接続する第４層の金属層４の配線パターンを変更したものを標準セルとしてセルライブラリに登録しておくことが好ましい。これによって、動作不良が生じた場合に標準セルを入れ換えることによって、遅延特性選択用のスイッチ部１２における端子接続用配線１２ａの配線パターンを容易に変更して、遅延ゲートの遅延特性を再調整することができる。
【００６１】
以上により、例えば半導体集積回路の設計装置（コンピュータシステム）は、半導体積層構造の最上層の接続配線パターンを変更することにより異なる複数の生成遅延信号から一つを選択する複数種類のスイッチ部１２が標準セル（接続配線パターン）として登録されたセルライブラリ（ＲＯＭの一部）と、論理回路合成用の制御プログラムが記憶された記憶部（ＲＯＭの一部）と、所望の論理回路を自動設計するに際して、該記憶部内の論理回路合成用の制御プログラムに基づいて、セルライブラリ内の各標準セルを置き換えることにより遅延特性を制御する制御部（ＣＰＵ）とを有している。
【００６２】
【発明の効果】
以上のように、本発明によれば、遅延ゲート部に、入力信号の入力時点からの遅延時間が異なる複数の遅延信号を生成する遅延信号生成部と、信号伝播のタイミングを調整するべく、複数の遅延信号のうち一つを選択して出力可能とするスイッチ部とを設ける。このスイッチ部によって、遅延ゲート部の遅延特性を調整するために複数の遅延信号のうち一つを接続配線により選択すればよい。具体的には、製造プロセスで使用する最終金属層（最上層の配線層）のみ製造用マスクを作製し直せばよく、製造工程についても最上層の配線の形成工程からやり直せばよい。したがって、従来のように遅延特性を再調整するための制御回路およびピンを追加することなく、遅延ゲート部による遅延特性を調整するために半導体集積回路を製造し直すための時間およびコストを最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の製造方法における実施形態によって作製される半導体集積回路の遅延ゲート部の回路構成を示す回路図である。
【図２】図１の遅延ゲート部を構成するバッファゲートＧ０〜Ｇｎのレイアウトパターンを示すレイアウト図である。
【図３】図２のバッファゲートにおけるトランジスタレベルの回路構成を示す回路図である。
【図４】図２に示すバッファゲートＧ１〜Ｇ５（ｎ＝５）を直列に接続し、その後段として出力信号用バッファゲートＧ０を配置したレイアウトパターン例を示すレイアウト図である。
【図５】図４に示すレイアウトパターンに、図１に示す遅延特性選択用のスイッチ部１２の各接続端子Ｓ０〜ＳｎおよびＳＳに相当する部分を配置したレイアウトパターン例を示すレイアウト図である。
【図６】図５のＡ−Ｂ線による断面図である。
【図７】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図８】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図９】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図１０】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図１１】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図１２】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【符号の説明】
Ｇ０    遅延ゲート出力信号用バッファゲート
Ｇ１〜Ｇｎ      遅延ゲートを構成するバッファゲート
Ｏ０〜Ｏｎ    遅延信号
Ｓ０〜Ｓｎ      遅延特性選択用スイッチの接続端子（信号端子）
ＳＳ      遅延特性選択用スイッチの接続端子（出力端子）
Ｉｏ    遅延ゲート出力信号用バッファゲートの入力信号
Ｔ１、Ｔ２    ＰＭＯＳトランジスタ
Ｔ３、Ｔ４    ＮＭＯＳトランジスタ
Ｎ    第１段のインバータ回路の出力ノード
Ｉ１、Ｉ２    インバータ回路
Ｗ１〜Ｗ４    バッファゲート間を接続する金属層
１    第１層の金属層
２    第２層の金属層
３    第３層の金属層
４    第４層（最上層）の金属層
１０    遅延ゲート部
１１  遅延信号生成部
１２    遅延特性選択用のスイッチ部
１２ａ    遅延特性選択用のスイッチ部における接続配線
１３Ａ    遅延ゲート部の入力端子
１３Ｂ    遅延ゲート部の出力端子
【図１】
2004153072.tif 000003
【図２】
2004153072.tif 000004
【図３】
2004153072.tif 000005
【図４】
2004153072.tif 000006
【図５】
2004153072.tif 000007
【図６】
2004153072.tif 000008
【図７】
2004153072.tif 000009
【図８】
2004153072.tif 000010
【図９】
2004153072.tif 000011
【図１０】
2004153072.tif 000012
【図１１】
2004153072.tif 000013
【図１２】
2004153072.tif 000014