(57)【要約】【課題】スイッチングレギュレータにおけるスイッチングのオン・オフ動作に伴って発生するスパイク電圧の低減を効率的に行う。【解決手段】スイッチングレギュレータの出力に重畳されたスパイクノイズが閾値外になるのを検出するスパイクノイズ検出回路３と、外部から起動されスパイクノイズを低減させるための、スイッチングレギュレータのスイッチング用のドライバトランジスタＮＭＯＳ１よりもオン抵抗が大きく、スパイクノイズが発生しづらい付加トランジスタＮＭＯＳ２からなるノイズ低減素子と、スパイクノイズ検出回路３が閾値外のスパイクノイズを検出すると付加トランジスタＮＭＯＳ２を起動するタイミング調整回路２・ドライバスイッチ回路６とによりスパイクノイズ低減装置を構成している。【選択図】　　　　図１
2004112958.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングレギュレータの出力に重畳されたスパイクノイズが閾値外になるのを検出する検出手段と、
外部から起動され上記スパイクノイズを低減させるノイズ低減手段と
上記検出手段が閾値外のスパイクノイズを検出すると上記ノイズ低減手段を起動する制御手段とを有することを特徴とするスパイクノイズ低減装置。
【請求項２】
スイッチングレギュレータの出力に重畳されたスパイクノイズが閾値外になるのを検出する検出手段と、
外部から起動され上記スイッチングレギュレータのスイッチング素子の立ち上げと立ち下がりを鈍らせて上記スパイクノイズを低減させるノイズ低減手段と
上記検出手段が閾値外のスパイクノイズを検出すると上記ノイズ低減手段を起動する制御手段とを有することを特徴とするスパイクノイズ低減装置。
【請求項３】
請求項１、もしくは、請求項２のいずれかに記載のスパイクノイズ低減装置であって、
上記ノイズ低減手段は、
上記スイッチングレギュレータのスイッチング素子に並列もしくは直列に接続された該スイッチング素子よりオン抵抗の大きな付加スイッチング素子と、
該付加スイッチング素子を上記スイッチング素子よりも早く立ち上げ遅く立ち下げるタイミング調整手段とを有することを特徴とするスパイクノイズ低減装置。
【請求項４】
請求項１から請求項３のいずれかに記載のスパイクノイズ低減装置であって、
上記検出手段の検知結果を保持するラッチ手段を有し、
上記制御手段は、上記ラッチ手段で保持する上記検出手段の検知結果に基づき上記ノイズ低減手段の起動制御を行うことを特徴とするスパイクノイズ低減装置。
【請求項５】
請求項１から請求項４のいずれかに記載のスパイクノイズ低減装置であって、
上記検出手段は、
上記スイッチングレギュレータの出力が予め定められた上限値を超えると検出信号を出力する第１のコンパレータと、
上記スイッチングレギュレータの出力が予め定められた下限値を超えると検出信号を出力する第２のコンパレータと、
該第２のコンパレータと上記第１のコンパレータのそれぞれの出力の論理和演算を行い結果を出力するＯＲ回路とを有することを特徴とするスパイクノイズ低減装置。
【請求項６】
請求項１から請求項５のいずれかに記載のスパイクノイズ低減装置であって、
上記検出手段は、各々異なるレベルで上記閾値外の上記スパイクノイズの検出を行う複数のレベル別検出手段を有し、
上記ノイズ低減手段は、上記検出手段の各レベル別検出手段が検出する上記スパイクノイズのレベルに応じて当該スパイクノイズを低減させる複数のレベル別低減手段を有し、
上記制御手段は、上記検出手段の各レベル別検出手段が検出した上記スパイクノイズのレベルに応じて上記ノイズ低減手段の各レベル別低減手段を選択して起動することを特徴とするスパイクノイズ低減装置。
【請求項７】
請求項６に記載のスパイクノイズ低減装置であって、
上記検出手段の各レベル別検出手段による検出レベルを設定する手段を有することを特徴とするスパイクノイズ低減装置。
【請求項８】
請求項１から請求項５のいずれかに記載のスパイクノイズ低減装置であって、
予め設定された監視時間ＴＣＫ内に上記検出手段が上記閾値外の上記スパイクノイズを検出するか否か、および、上記監視時間ＴＣＫを超えて上記検出手段が上記閾値外の上記スパイクノイズを検出し続けるか否かを監視する監視手段と、
該監視手段の各監視結果に応じて各々起動され上記スパイクノイズを低減させる複数の上記ノイズ低減手段とを有し、
上記制御手段は、上記監視手段の各監視結果に応じて上記複数のスパイクノイズを選択して起動することを特徴とするスパイクノイズ低減装置。
【請求項９】
請求項８に記載のスパイクノイズ低減装置であって、
上記監視手段による監視時間ＴＣＫを設定する手段を有することを特徴とするスパイクノイズ低減装置。
【請求項１０】
請求項１から請求項９のいずれかに記載のスパイクノイズ低減装置であって、
上記スパイクノイズ低減手段は、上記スイッチングレギュレータに設けられたスイッチング素子より大きなオン抵抗を有するスイッチング素子からなることを特徴とするスパイクノイズ低減装置。
【請求項１１】
請求項１から請求項１０のいずれかに記載のスパイクノイズ低減装置を設けたことを特徴とするスイッチングレギュレータ。
【請求項１２】
請求項１から請求項１０のいずれかに記載のスパイクノイズ低減装置を設けたことを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯用電子機器等に使用されるスイッチングレギュレータのスパイク電圧（スパイクノイズ）を低減する回路技術に係わり、特に、スパイクノイズの低減を効率的に行うのに好適な回路技術に関するものである。
【０００２】
【従来の技術】
以下、従来のスイッチングレギュレータおよびそのスパイク電圧（スパイクノイズ）を低減する技術に関して、図１５〜図１９を用いて説明する。
【０００３】
図１５は、従来のチョッパ方式の昇圧型スイッチングレギュレータの昇圧動作部分の基本構成を示す回路図であり、図１６は、従来の第１のスパイクノイズ対策を施したスイッチングレギュレータの構成例を示す回路図、図１７は、従来の第２のスパイクノイズ対策を施したスイッチングレギュレータの構成例を示す回路図、図１８は、従来の第３のスパイクノイズ対策を施したスイッチングレギュレータの構成例を示す回路図、図１９は、従来の第４のスパイクノイズ対策を施したスイッチングレギュレータの構成例を示す回路図である。
【０００４】
図１５のスイッチングレギュレータにおいて、トランジスタＮＭＯＳがオン状態（Ｔｏｎ）の時には、入力電圧ＶＤＤからコイルＬにスイッチ電流が流れ、コイルＬにエネルギーが溜まり、また、トランジスタＮＭＯＳがオフ状態（Ｔｏｆｆ）になると、コイルＬに蓄積されているエネルギーが入力電圧ＶＤＤに重畳されダイオードＤｉｏｄｅにより整流され、その出力をコンデンサＣｏｕｔによって平滑することによって昇圧動作を行う。
【０００５】
スイッチングレギュレータでは、一般的に、トランジスタＮＭＯＳのスイッチング動作時のスイッチングスピードが速くなると、スイッチに大きなスパイク上の電圧（スパイクノイズ）が発生する。
【０００６】
このようなスイッチングのＯＮ，ＯＦＦに伴って発生するスパイク状の電圧は、電源装置の効率を低下させるだけでなくノイズ発生の原因となって周囲の回路に影響を及ぼすことになる。またダイオードやトランジスタに必要以上の耐圧を要求することにもなる。
【０００７】
このスパイク電圧を低減するための従来技術を、図１６〜図１９に示す。図１６及び図１７には、コンデンサや抵抗を用いたスナバ回路を用いる構成を示す。また、図１８には、トランジスタＮＭＯＳのゲートに抵抗を挿入することでスイッチング波形をなまらせることによりスイッチング時のノイズを低減する技術を示す。
【０００８】
さらに、図１９においては、特許文献１に記載の技術を示しており、ダイオードＤｉｏｄｅに、補助整流ダイオードを並列に接続することにより、出力電圧にスパイク状の電圧が重畳されることを防ぐ回路構成となっている。
【０００９】
【特許文献１】
特開２００１−４５７４４号公報（段落００１１〜００１６、図１）
【００１０】
しかし、このような、スパイク電圧を低減する従来の回路構成では、それぞれ以下のような問題がある。
【００１１】
まず、スナバ回路を用いた技術では、図１６，１７からも明らかなように、ＤＣ−ＤＣコンバータ内に抵抗とコンデンサが必要になる。次に、図１８のようなスイッチング波形をなまらせる目的で抵抗を挿入した場合には、ＤＣ−ＤＣコンバータ内の部品（抵抗）が増えるだけではなく、スイッチング損失も増える。
【００１２】
さらに、図１９に示す、特許文献１に記載の技術のように、整流ダイオードを追加した場合にも、ＤＣ−ＤＣコンバータ内の部品点数が増えてしまう。尚、スイッチのオン抵抗を大きくすることでスパイクノイズを低減できるが、これでは効率が著しく悪化してしまう。
【００１３】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、スイッチングレギュレータにおけるスイッチングのオン・オフ動作に伴って発生するスパイク電圧の低減を効率的に行うことができない点である。
【００１４】
本発明の目的は、これら従来技術の課題を解決し、スイッチングレギュレータの性能を向上させることである。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明では、スイッチングレギュレータの出力に重畳されたスパイクノイズが閾値外になるのを検出するスパイクノイズ検出回路と、外部から起動されスパイクノイズを低減させるための、例えば、スイッチングレギュレータのスイッチングトランジスタＮＭＯＳ１よりもオン抵抗が大きく、立ち上げと立ち下がりが鈍っており、スパイクノイズが発生しづらくするトランジスタＮＭＯＳ２等からなるノイズ低減素子と、スパイクノイズ検出回路が閾値外のスパイクノイズを検出するとノイズ低減素子を起動するタイミング調整・ドライバスイッチ回路とによりスパイクノイズ低減装置を構成し、このようなスパイクノイズ低減装置をスイッチングレギュレータやＤＣ−ＤＣコンバータに搭載した構成としている。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００１７】
図１は、本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第１の構成例を示すブロック図であり、図２は、図１におけるスイッチングレギュレータの詳細構成例を示すブロック図、図３は、図１におけるトランジスタＮＭＯＳで発生するスパイク電圧例を示す説明図、図４は、図１におけるタイミング調整回路の内部構成例を示す回路図、図５は、図１におけるスイッチングレギュレータの動作例を示す説明図である。
【００１８】
図１において、１はＤＣ−ＤＣコンバータ、２はタイミング調整回路、３はスパイクノイズ検出回路、４はラッチ回路、６はドライバスイッチ回路、１Ｏは三角波発生回路、１１はコンパレータ、１２は差動増幅回路である。
【００１９】
図１に示す回路は、従来のドライバトランジスタＮＭＯＳ１とコイルＬ、ダイオードＤＩＯＤＥ、コンデンサ（容量）Ｃ１，Ｃ２、および抵抗Ｒ１，Ｒ２を含むＤＣ−ＤＣコンバータと、そのＤＣ−ＤＣコンバータのスパイク電圧（スパイクノイズ）を低減する装置として、付加トランジスタＮＭＯＳ２と、それを制御するためのタイミング調整回路２とスパイクノイズ検出回路３、ラッチ回路４、およびドライバスイッチ回路６を設けたものである。
【００２０】
従来技術と同様に、ＤＣ−ＤＣコンバータ１における抵抗Ｒ１，Ｒ２によって分割された電圧（ＶＦＢ）を内部回路にフィードバックし、差動増幅回路１２、コンパレータ回路１１、タイミング調整回路２を通じてドライバトランジスタＮＭＯＳ１を制御する。
【００２１】
本例では、さらに、スパイク電圧（スパイクノイズ）をスパイクノイズ検出回路３で検出し、その検出結果に基づき、ラッチ回路４を通じドライバスイッチ回路６によって付加トランジスタＮＭＯＳ２を制御し、スパイクノイズの低減を図る。すなわち、タイミング調整回路２とドライバスイッチ回路６からなる制御回路により、スパイクノイズ検出回路３のスパイク電圧検出動作に基づく、スパイクノイズ低減手段としての付加トランジスタＮＭＯＳ２のオンオフ制御を行う。
【００２２】
その動作を、図２に示す詳細構成を基に説明する。図２において、容量Ｃ２は位相補償を兼ねたスピードアップコンデンサである。いまスイッチングによるスパイクノイズはＶＯＵＴ波形に重畳される。
【００２３】
そして、ＶＯＵＴに重畳されたスパイクノイズはコンデンサＣ２を通じてスパイクノイズ検出回路３に伝わる。このスパイクノイズ検出回路３は、２つのコンパレータと１つのＯＲ回路を有する。
【００２４】
ここでスパイクノイズの検出時間はｎｓｅｃ（ナノ秒）オーダーであると考えられるので、スパイクノイズ検出回路３に使用されるコンパレータは高速動作が可能なように設計されている。
【００２５】
今、コンパレータの出力のＯＲ（論理和）をとり、スパイクノイズがＶＦＢ＋ΔＶ（電圧Ｖ１）以上またはＶＦＢ−ΔＶ（電圧Ｖ２）以下となり閾値外となった時にＯＲ回路の出力はハイ（Ｈｉｇｈ）となる。ここでいうΔＶは所望のスパイク電圧の幅に対応する。尚、このΔＶ電圧は固定でもトリミングなどにより調整可能なものでもよい。
【００２６】
スパイクノイズを検出したコンパレータの出力のＯＲ信号（「Ｈ」）はラッチ回路４に入力される。ラッチ回路４はＲＳラッチからなり、スパイクノイズを検出するとＳＥＴ状態（「Ｈ」）になる。尚、ラッチ回路４に対するＲＥＳＥＴ信号には、電源投入時にＨからＬに出力される信号、例えば低電圧誤動作防止信号（ＵＶＬＯ）などを用いる。
【００２７】
ラッチ回路４からの出力信号（「Ｈ」）はドライバスイッチ回路６に入力される。このドライバスイッチ回路６は、インバータとゲートスイッチ（図中「ＧａｔｅＳｗｉｔｃｈ」と記載）からなり、ドライバトランジスタＮＭＯＳ１よりもオン抵抗の大きい付加トランジスタＮＭＯＳ２を制御する。
【００２８】
ラッチ回路４からの出力信号（「Ｈ」）はドライバスイッチ回路６のインバータにおいて「Ｌ」に反転され、その結果、Ｐ−ＭＯＳとＮ−ＭＯＳ構成のゲートスイッチがオン状態となり、タイミング調整回路２のＢ端と付加トランジスタＮＭＯＳ２が接続され、タイミング調整回路２のＢ端の信号で付加トランジスタＮＭＯＳ２が制御される。
【００２９】
図３において、このような、付加トランジスタＮＭＯＳ２を起動等する制御用のドライバスイッチ回路６におけるゲートスイッチの信号状態を示す。
【００３０】
一般的に、オン抵抗の大きいトランジスタ（付加トランジスタＮＭＯＳ２）では、スイッチングの立ち上がりおよび立ち下がり時間が遅いためスパイクノイズは起こりにくい。
【００３１】
ここでドライバトランジスタＮＭＯＳ１と付加トランジスタＮＭＯＳ２がタイミング調整回路２の出力に接続された場合のスイッチング波形について、図５に基づき考える。ここでタイミング調整回路２の詳細は図４のようになる。
【００３２】
図４において、Ｂ点にオン抵抗の大きなトランジスタ（付加トランジスタＮＭＯＳ２）、Ｃ点に外付のパワーＭＯＳトランジスタ（ドライバトランジスタＮＭＯＳ１）が接続されるので、Ａ点のクロックに対し、ＢからＣの順に立ち上がる。またＯＦＦ時にはＣからＢの順序で立ち下がるような回路構成になっている。
【００３３】
図５に示すように、Ｔ０〜Ｔ５のそれぞれの時間についてのドライバトランジスタＮＭＯＳ１と付加トランジスタＮＭＯＳ２の合成抵抗値Ｒｔｏｔａｌは、時間Ｔ０では「０」、時間Ｔ１では「ＮＭＯＳ２」、時間Ｔ２では「ＮＭＯＳ１／／ＮＭＯＳ２」であり、時間Ｔ３ではスイッチＯＮ状態である。
【００３４】
そして時間Ｔ４では「ＮＭＯＳ２」であり、最終的には、ＮＭＯＳ１がオフすることで、時間Ｔ５では「ＮＭＯＳ１／／ＮＭＯＳ２」となる。
【００３５】
すなわち、スイッチの立ち上がりと立ち下がりの瞬間において、オン抵抗が大きいトランジスタ（付加トランジスタＮＭＯＳ２）が選択され、スイッチング波形波は、図５におけるＬｘスイッチのように、鈍ったものとなる。これにより、スパイクノイズが低減される。
【００３６】
ここでＬｘスイッチとは、ドライバトランジスタＮＭＯＳ１と付加トランジスタＮＭＯＳ２の合成スイッチである。
【００３７】
尚、スパイク電圧（スパイクノイズ）が効果的に低減できるような付加トランジスタＮＭＯＳ２のオン抵抗を最適されるようにトランジスタサイズはトリミングなどで変更できるようにしておく。
【００３８】
以上のような動作によって、本例のスイッチングレギュレータにおいて、スイッチング時のスパイクノイズが低減される。
【００３９】
次に、図６から図８を用いて、他の構成例を説明する。
【００４０】
図６は、本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第２の構成例を示すブロック図であり、図７は、図６におけるスイッチングレギュレータの詳細構成例を示すブロック図、図８は、図１におけるスイッチングレギュレータの動作例を示す説明図である。
【００４１】
図１に示したスイッチングレギュレータにおいては、付加トランジスタＮＭＯＳ２のトランジスタサイズはトリミングなどにより最適化する必要がある。それに対し、図６に示す構成のスイッチングレギュレータでは、２種類の付加トランジスタＮＭＯＳ２，ＮＭＯＳ３を設け、装置内で最適化できるようにしたものであり、ドライバサイズ最適化回路５を新たに設けている。尚、オン抵抗はＮＭＯＳ２＞ＮＭＯＳ３＞ＮＭＯＳ１とする。
【００４２】
以下、その構成と動作を説明するが、図１で説明したものと同等の部分に付いては説明を省略する。
【００４３】
スパイクノイズ検出回路３ａによって出力された信号はラッチ回路４ａに入力される。ドライバサイズ最適化回路５はトランジスタ（付加トランジスタＮＭＯＳ２，ＮＭＯＳ３）の選択を確定させるものであり、以下、その機能を簡単に説明する。
【００４４】
図１，２に示した例では、「スパイクノイズ電圧Ｖｓｐｉｋｅ＜ＶＦＢ−ΔＶ」、「Ｖｓｐｉｋｅ＞ＶＦＢ＋ΔＶ」が発生した際、スパイクノイズ検出回路３の出力はＨｉｇｈになり、それによりラッチ回路４のフリップフロップの出力はＨｉｇｈ出力をだすというものだが、本例では、図７に示すように、数種類のΔＶのレベル（検出レベル）を持つスパイクノイズ検出回路３ａを用いることでノイズレベルを監視し、その検出レベルに応じてオン抵抗のトランジスタを最適化するものである。
【００４５】
図７に示すように、スパイクノイズ検出回路３ａには、２つのコンバータと１つのＯＲ素子からなる各々異なる検出レベルの回路が複数（３個）設けられ、さらに、それぞれに対応して、ラッチ回路４ａにおいてＲＳラッチが設けられ、そして、各ＲＳラッチの状態の組み合わせから、起動するトランジスタ（ＮＭＯＳ２，ＮＭＯＳ３）を選択するための回路（２つのＸＯＲ回路と２つのインバータおよび１つのＮＡＮＤ回路）が選択ドライバサイズ最適化回路５に設けられている。
【００４６】
詳細には、まず、スパイクノイズ検出回路３ａにおいては、最も大きな閾値（上限値Ｖ５、下限値Ｖ６）から外れたスパイクノイズを検出する図中最下段の第１の検出回路と、最も小さな閾値（上限値Ｖ１、下限値Ｖ２）から外れたスパイクノイズを検出する図中最上段の第３の検出回路と、その中間の閾値（上限値Ｖ３、下限値Ｖ４）から外れたスパイクノイズを検出する図中真ん中の第２の検出回路が設けられている。
【００４７】
また、ラッチ回路４ａにおいては、スパイクノイズ検出回路３ａにおける第１〜第３の検出回路のそれぞれの出力を保持するための第１〜第３のＲＳラッチ（図中の上から第３，第２，第１）が設けられている。
【００４８】
また、ドライバサイズ最適化回路５においては、ラッチ回路４ａにおける第２および第３のＲＳラッチからの出力の排他的論理和演算を行う第２のＸＯＲ回路（図７における上部側）と、ラッチ回路４ａにおける第１および第２のＲＳラッチからの出力の排他的論理和演算を行う第１のＸＯＲ回路（図７における下部側）、および、この第１のＸＯＲ回路の出力を反転させる第２のインバータと、第１のＲＳラッチからの出力を反転させる第１のインバータと、これら第１，第２のインバータの出力の論理積演算を行い反転して出力するＮＡＮＤ回路が設けられいる。
【００４９】
そして、ドライバスイッチ回路６ａにおいては、ドライバサイズ最適化回路５における第２のＸＯＲ回路からの出力を反転させる第１のインバータ回路と、この第１のインバータ回路と対をなし、ＦＥＴトランジスタからなり付加トランジスタＮＭＯＳ３とタイミング調整回路２との接続制御を行う第１のゲートスイッチと、ドライバサイズ最適化回路５におけるＮＡＮＤ回路からの出力を反転させる第２のインバータ回路と、この第２のインバータ回路と対をなし、ＦＥＴトランジスタからなり付加トランジスタＮＭＯＳ２とタイミング調整回路２との接続制御を行う第２のゲートスイッチとが設けられている。
【００５０】
このような構成において、図８に示すように、スパイクノイズＶｓｐｉｋｅの種類（レベル）として、Ｖ１〜Ｖ６を設ける。ここで、Ｖ１，Ｖ３，Ｖ５は上限の設定閾値で「Ｖ５＞Ｖ３＞Ｖ１」であり、Ｖ２，Ｖ４，Ｖ６は下限の設定閾値で「Ｖ６＜Ｖ４＜Ｖ２」である。
【００５１】
そして、各検出レベルに基づき付加トランジスタＮＭＯＳ２，ＮＭＯＳ３を制御する際の条件Ａ〜Ｄを以下のように定める。
【００５２】
ます、条件Ａは「Ｖｓｐｉｋｅの下限＜Ｖ６」、「Ｖｓｐｉｋｅの上限＞Ｖ５」であり、条件Ｂは「Ｖ４＜Ｖｓｐｉｋｅの下限＜Ｖ６」、「Ｖ３＜Ｖｓｐｉｋｅの上限＜Ｖ５」、条件Ｃは「Ｖ２＜Ｖｓｐｉｋｅの下限＜Ｖ４」、「Ｖ１＜Ｖｓｐｉｋｅの上限＜Ｖ３」、「条件Ｄは「Ｖｓｐｉｋｅの下限＞Ｖ２」、「Ｖｓｐｉｋｅの上限＜Ｖ１」と設定する。
【００５３】
この条件Ａを満たす状態では、スパイクノイズ検出回路３ｂにおいては、スパイクノイズレベルＶ１〜Ｖ６までの比較を行う全てのコンパレータの出力のＯＲは「Ｈｉｇｈ」を出力し、ラッチ回路４ａにおけるそれぞれの第１〜第３のＲＳラッチが（「Ｈ」）にセットされる。
【００５４】
この結果、ドライバサイズ最適化回路５には、ラッチ回路４ａにおけるそれぞれのＲＳラッチ（第１〜第３のＲＳラッチ）からのＳＥＴ信号（「Ｈ」）が入力され、ドライバサイズ最適化回路５は、具備した論理回路により付加トランジスタＮＭＯＳ２（オン抵抗最大）のみをタイミング調整回路２と接続した状態にする。
【００５５】
すなわち、条件Ａを満たす場合、図７において、ラッチ回路４ａの第１〜第３の各ＲＳラッチの出力は「Ｈ」であり、ドライバサイズ最適化回路５における第１，第２の２つのＸＯＲ回路は共に「Ｌ」を出力する。
【００５６】
ドライバスイッチ回路６ａにおける、付加トランジスタＮＭＯＳ３とタイミング調整回路２との接続を制御する第２のゲートスイッチ側の第２のインバータは、ドライバサイズ最適化回路５における第２のＸＯＲ回路に直接接続されており、この第２のＸＯＲ回路の「Ｌ」出力に対応して第２のインバータは「Ｈ」を出力し、第２のゲートスイッチがオフとなり、付加トランジスタＮＭＯＳ３とタイミング調整回路２との接続は遮断される。
【００５７】
これに対して、ドライバサイズ最適化回路５における第１のＸＯＲ回路の出力（「Ｌ」）は第２のインバータおよびＮＡＮＤ回路を介して、ドライバスイッチ回路６ａにおける付加トランジスタＮＭＯＳ２とタイミング調整回路２との接続を制御する第１のゲートスイッチ側の第１のインバータに接続されており、また、ドライバサイズ最適化回路５におけるＮＡＮＤ回路には、スパイクノイズ検出回路３ａにおけるＶ５，Ｖ６レベル検出用の第１の検出回路のＯＲ回路に接続されたラッチ回路４ａ内の第１のＲＳラッチの出力を反転させる第１のインバータが接続されている。
【００５８】
これにより、ドライバサイズ最適化回路５におけるＮＡＮＤ回路は「Ｈ」を出力し、ドライバスイッチ回路６ａにおける第１のインバータの出力が「Ｌ」となり、第１のゲートスイッチはオンとなり、その結果、付加トランジスタＮＭＯＳ２がタイミング調整回路２に接続されて制御可能となる。
【００５９】
また、条件Ｂであれば、スパイクノイズ検出回路３ａにおけるＶ５，Ｖ６レベル検出用の第１の検出回路のＯＲ回路に接続されたラッチ回路４ａ内の第１のＲＳラッチの出力のみが「Ｌ」となるので、ドライバサイズ最適化回路５の第１，第２の両ＸＯＲ回路の出力は、条件Ａと同様となり、その結果、付加トランジスタＮＭＯＳ２のみがタイミング調整回路２に接続されて制御可能となる。
【００６０】
また、条件Ｃであれば、スパイクノイズ検出回路３ａにおけるＶ１，Ｖ２レベル検出用の第３の検出回路のＯＲ回路に接続されたラッチ回路４ａ内の第３のＲＳラッチの出力のみが「Ｈ」となるので、ドライバサイズ最適化回路５の第１，第２のＸＯＲ回路の出力は、条件Ａ，Ｂと逆となり、その結果、付加トランジスタＮＭＯＳ３のみがタイミング調整回路２に接続されて制御可能となる。
【００６１】
そして、条件Ｄであれば、スパイクノイズ検出回路３ａにおける第１〜第３の検出回路の各ＯＲ回路に接続されたラッチ回路４ａ内の第１〜第３の各ＲＳラッチの出力の全てが「Ｌ」となるので、ドライバサイズ最適化回路５の第１，第２の両ＸＯＲ回路の出力は「Ｌ」となり、その結果、ドライバスイッチ回路６ａにおける第１，第２の両ゲートスイッチはオフとなり、付加トランジスタＮＭＯＳ２，３共にタイミング調整回路２との接続が遮断される。
【００６２】
以上のことより、図１に示したスイッチングレギュレータでのスパイクノイズを低減するためのＭＯＳトランジスタサイズに自由度を持たせることができる。
【００６３】
図９は、本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第３の構成例を示すブロック図であり、図１０は、図９におけるスイッチングレギュレータの詳細構成例を示すブロック図、図１１は、図９におけるスイッチングレギュレータの動作例を示す説明図である。
【００６４】
図６に示した例のスイッチングレギュレータでは、数種類のΔＶのレベルによってトランジスタＮＭＯＳ１〜３を選択したが、本図９に示すスイッチングレギュレータの例では、ある一定時間スパイク電圧を検出し、その時間内でのスパイクノイズの有無により、トランジスタを最適化するものであり、図６に示したスイッチングレギュレータと異なるスパイクノイズ検出回路３ｂ、ラッチ回路４ｂ、監視時間付ドライバサイズ最適化回路５ａの詳細および動作を、図１０，１１を用いて説明する。
【００６５】
図１０に示すスパイクノイズ検出回路３ｂは、図１，２に示したスパイクノイズ検出回路３と同じ構成であり、１つのレベルでのスパイクノイズの検出を行うものである。
【００６６】
また、監視時間付ドライバサイズ最適化回路５ａには、ＲＳラッチからなる第１のラッチ回路と、監視時間を設定するディレイＦＦ（フリップフロップ）からなる第２のラッチ回路、および、第１，第２のラッチ回路の各出力の排他的論理和演算を行うＸＯＲが設けられている。
【００６７】
そして、ドライバスイッチ回路６ａには、各付加トランジスタＮＭＯＳ２，３用に、第１，第２のインバータと第１，第２のゲートスイッチの対が設けられている。
【００６８】
このような構成による動作を図１１を用いて説明する。尚、本図１０のＤＣ−ＤＣコンバータ１ａにおいては、図１，２に示したＤＣ−ＤＣコンバータ１内に設けていたドライバトランジスタＮＭＯＳ１を外部に設けた構成となっているが、ＤＣ−ＤＣコンバータとしての動作は同じものである。
【００６９】
図１１において、ＣＫ信号に基づき生成される監視時間ＴＣＫは、内部に遅延時間回路を用いることで任意に決定される。
【００７０】
スパイクノイズ検出回路３ｂの出力をＤＯＵＴとする。図１１（ａ）に示す「スパイクノイズ無し」の場合、ＤＯＵＴ出力はＬｏｗであり、図１０において、ラッチ回路４ｂのＲＳラッチの出力（ＲＳＯＵＴ）はＬｏｗとなる。この出力（「Ｌ」）は監視時間付ドライバサイズ最適化回路５ａに入力される。
【００７１】
ラッチ回路４ｂにおいては、ＮＡＮＤ回路に入力されるＲＥＳＥＴ信号（電源投入時ＨからＬ）により、初期動作時は、出力（ＲＳＯＵＴ）はＬｏｗ出力となるよう設計されているため、スパイクノイズの無い条件では、監視時間ＴＣＫにより決められる監視時間後も、ドライバスイッチ回路６ａにおける第１，第２の両ゲートスイッチは共にＯＦＦとなり、その結果、ドライバトランジスタＮＭＯＳ１のみの動作となる。
【００７２】
次にスパイクノイズが検出される場合であるが、この場合の動作は、監視時間ＴＣＫ内にスパイクノイズが検出される場合と、監視時間ＴＣＫ外にスパイクノイズが検出される場合とに分けられる。
【００７３】
監視時間ＴＣＫ内にスパイクノイズが検出される場合では、付加トランジスタＮＭＯＳ２が選択される信号ＲＳＯＵＴを監視時間付ドライバサイズ最適化回路５ａが出力する。
【００７４】
すなわち、図１１（ｂ）に示すように、監視時間ＴＣＫ後（ＣＫがＨｉｇｈとなる）にスパイクノイズ検出回路３ｂの出力（ＤＯＵＴ）がＬｏｗであれば、ドライバスイッチ回路６ａにおける付加トランジスタＮＭＯＳ２用のゲートスイッチのみをＯＮとする信号を出しつづける。
【００７５】
また、図１１（ｃ）に示すように、スパイクノイズ検出回路３ｂの出力（ＤＯＵＴ）がＴＣＫ時間後も「Ｈｉｇｈ」であるならば、ドライバスイッチ回路６ａにおける付加トランジスタＮＭＯＳ３用のゲートスイッチをＯＮさせるように監視時間付ドライバサイズ最適化回路５ａは動作する。
【００７６】
このようにして、ある一定時間（ＴＣＫ）でスパイクノイズを検出し、その検出結果に基づき、異なるオン抵抗をもつＭＯＳトランジスタＮＭＯＳ２，ＮＭＳ３を選択することができる。
【００７７】
図１２は、本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第４の構成例を示すブロック図であり、図１３は、本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第５の構成例を示すブロック図、図１４は、本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第６の構成例を示すブロック図である。
【００７８】
図１２に示す構成は、図１におけるスイッチングレギュレータの応用回路例であり、図１においてはＤＣ−ＤＣコンバータ１内に設けているドライバトランジスタＮＭＯＳ１を、ＤＣ−ＤＣコンバータ１外に、かつ、付加トランジスタＮＭＯＳ２とソース間を接続したものであり、各回路の動作は、図１におけるスイッチングレギュレータと同様である。
【００７９】
図１３に示す構成は、図６におけるスイッチングレギュレータの応用回路例であり、ドライバトランジスタＮＭＯＳ１と付加トランジスタＮＭＯＳ２および付加トランジスタＮＭＯＳ３のそれぞれのソース間を接続したものであり、その動作は、図６におけるスイッチングレギュレータと同様である。
【００８０】
図１４に示す構成は、図９におけるスイッチングレギュレータの応用回路例であり、ドライバトランジスタＮＭＯＳ１と付加トランジスタＮＭＯＳ２および付加トランジスタＮＭＯＳ３のそれぞれのソース間を接続したものであり、その動作は、図９におけるスイッチングレギュレータと同様である。
【００８１】
尚、上述の図１，２，６，７，９，１０，１２〜１４においては、付加トランジスタＮＭＯＳ２，３を、図示していない抵抗（数ＭΩ）等を介してグラウンドに接続する構成とする。このことにより、各ゲートスイッチがオフした際の各トランジスタのゲートがフローティングなることを回避する。
【００８２】
以上、図１〜図１４を用いて説明したように、本例では、スイッチングレギュレータの出力に重畳されたスパイクノイズが閾値外になるのを検出するスパイクノイズ検出回路３，３ａ，３ｂと、外部から起動されスパイクノイズを低減させるための、スイッチングレギュレータのスイッチング用のドライバトランジスタＮＭＯＳ１よりもオン抵抗が大きく、立ち上げと立ち下がりが鈍っており、スパイクノイズを発生しづらくする付加トランジスタＮＭＯＳ２，３からなるノイズ低減素子と、スパイクノイズ検出回路３，３ａ，３ｂが閾値外のスパイクノイズを検出するとノイズ低減素子（付加トランジスタＮＭＯＳ２，３）を起動するタイミング調整回路２・ドライバスイッチ回路６とによりスパイクノイズ低減装置を構成している。
【００８３】
このようにして、本例では、オン抵抗の異なるトランジスタのタイミングを調整することで、矩形波に重畳して発生するスパイク状の電圧を、部品点数を増やすことなく減少させることができ、かつ高効率を維持することができる。その結果、周辺回路への影響を防ぐと伴に部品点数を減らすことによる低コスト化を実現することができる。
【００８４】
そして、所定の直流電圧を安定に出力するスパイクノイズを低減したＤＣ−ＤＣコンバータ制御用ＩＣを提供できるので、スパイクノイズの低減した所定の直流電圧を安定に出力できるＤＣ−ＤＣコンバータを実現することができる。
【００８５】
尚、本発明は、図１〜図１４を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、スパイクノイズ低減装置をスイッチングレギュレータ内に設けた構成で説明しているが、スパイクノイズ低減装置をスイッチングレギュレータから分離した構成でも、また、スパイクノイズ低減装置とスイッチングレギュレータおよびＤＣ−ＤＣコンバータを一体化した構成とすることでも良い。
【００８６】
また、本例では、付加トランジスタＮＭＯＳ２，３を、図示していない抵抗（数ＭΩ）等を介してグラウンドに接続する構成とすることにより、各ゲートスイッチがオフした際の各トランジスタのゲートがフローティングなることを回避するものとしているが、抵抗の代わりに、ゲートスイッチがオフの際には当該トランジスタのゲートを接地させるスイッチを設けることでも良い。
【００８７】
また、図６においては、２種類のトランジスタより選択できるようになっているが、３種類以上のトランジスタを内蔵させ、同様な論理回路を用いることでも同様な最適化を行うことができる。
【００８８】
また、図１０の例では２種類のトランジスタを用いて説明したが、３種類以上のトランジスタを用いることでも同様な回路で実現できる。
【００８９】
また、本例では、昇圧型のスイッチングレギュレータを用いたスパイクノイズ低減回路を例にして説明したが、降圧型、反転型スイッチングレギュレータに関してもＰ型ＭＯＳトランジスタを用いることで同様な効果が得られる。
【００９０】
また、スイッチングトランジスタとして外付の場合の説明を行ったが、回路内部に内蔵している場合でも同様の効果が得られる。
【００９１】
【発明の効果】
本発明によれば、スイッチングレギュレータにおけるスイッチングのオン・オフ動作に伴って発生するスパイク電圧の低減を効率的に行うことができ、スイッチングレギュレータの性能を向上させることが可能であり、スパイクノイズの低減した所定の直流電圧を安定に出力できるＤＣ−ＤＣコンバータを実現することができる。
【図面の簡単な説明】
【図１】本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第１の構成例を示すブロック図である。
【図２】図１におけるスイッチングレギュレータの詳細構成例を示すブロック図である。
【図３】図１におけるトランジスタＮＭＯＳで発生するスパイク電圧例を示す説明図である。
【図４】図１におけるタイミング調整回路の内部構成例を示す回路図である。
【図５】図１におけるスイッチングレギュレータの動作例を示す説明図である。
【図６】本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第２の構成例を示すブロック図である。
【図７】図６におけるスイッチングレギュレータの詳細構成例を示すブロック図である。
【図８】図１におけるスイッチングレギュレータの動作例を示す説明図である。
【図９】本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第３の構成例を示すブロック図である。
【図１０】図９におけるスイッチングレギュレータの詳細構成例を示すブロック図である。
【図１１】図９におけるスイッチングレギュレータの動作例を示す説明図である。
【図１２】本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第４の構成例を示すブロック図である。
【図１３】本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第５の構成例を示すブロック図である。
【図１４】本発明に係わるスパイクノイズ低減回路を設けたスイッチングレギュレータの第６の構成例を示すブロック図である。
【図１５】従来のチョッパ方式の昇圧型スイッチングレギュレータの昇圧動作部分の基本構成を示す回路図である。
【図１６】従来の第１のスパイクノイズ対策を施したスイッチングレギュレータの構成例を示す回路図である。
【図１７】従来の第２のスパイクノイズ対策を施したスイッチングレギュレータの構成例を示す回路図である。
【図１８】従来の第３のスパイクノイズ対策を施したスイッチングレギュレータの構成例を示す回路図である。
【図１９】従来の第４のスパイクノイズ対策を施したスイッチングレギュレータの構成例を示す回路図である。
【符号の説明】
１，１ａ，１ｂ：ＤＣ−ＤＣコンバータ、２：タイミング調整回路、３，３ａ，３ｂ：スパイクノイズ検出回路、４，４ａ，４ｂ：ラッチ回路、５：ドライバサイズ最適化回路、５ａ：監視時間付ドライバサイズ最適化回路、６，６ａ：ドライバスイッチ回路、１０：三角波発生回路、１１：コンパレータ回路、１２：差動増幅回路、ＮＭＯＳ１：ドライバトランジスタ、ＮＭＯＳ２，３：付加トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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