(57)【要約】【課題】２つの入力インタフェース部の出力ＦＰ位相が変動する。【解決手段】入力インタフェース部２１１、２１２への複数の入力信号から１つを同期クロック源として選択し、抽出選択クロック２２０、２１９として送出する抽出選択回路１０４と、抽出選択クロック２２０、２１９のいずれかを選択して選択出力２２２として送出する選択回路１０５と、定常状態時には選択出力２２２に同期したクロックとＦＰを生成しディジタルＰＬＬ出力２２３、２２９として送出するディジタルＰＬＬ回路１０６と、ディジタルＰＬＬ出力２２３、２２９のいずれかを選択するクロック切替回路１１２と、ディジタルＰＬＬ回路１０６で生成するＦＰの位相が第１の入力インタフェース部２１１から供給されるＦＰと一意の位相関係となる制御出力２２７をディジタルＰＬＬ回路１０６に送出する従属制御回路１１３と、を備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
無線伝送装置において第１の入力インタフェース部から第２の入力インタフェース部へクロックを切替えるクロック切替方法であって、
前記第１の入力インタフェース部における入力信号を同期クロック源として選択する場合には前記クロック及びフレームパルス（ＦＰ）を前記第１の入力インタフェース部で生成して前記第２の入力インタフェース部へ供給し、
前記第２の入力インタフェース部における入力信号を前記同期クロック源として選択する場合には前記クロック及び前記ＦＰを前記第２の入力インタフェース部で生成して前記第１の入力インタフェース部へ供給することを特徴とするクロック切替方法。
【請求項２】
無線伝送装置における第１の入力インタフェース部から第２の入力インタフェース部へクロックを切替えるクロック切替方法であって、
前記クロックの同期源として選択した前記第１の入力インタフェース部への入力信号で前記クロック及びＦＰを生成し、
生成した前記クロック及び前記ＦＰを前記第２の入力インタフェース部へ供給し、
前記第２の入力インタフェース部では生成する前記ＦＰの位相が供給された前記ＦＰと一意の位相関係となる制御信号を生成し、前記制御信号を前記クロックと前記ＦＰの生成に用いることを特徴とするクロック切替方法。
【請求項３】
無線伝送装置における一方の入力インタフェース部から他方の入力インタフェース部へクロックを切替えるクロック切替方法であって、
装置内同期クロック源として選択した前記一方の入力インタフェース部への入力信号で生成した前記クロック及びＦＰを前記他方の入力インタフェース部へ供給することを特徴とするクロック切替方法。
【請求項４】
無線伝送装置における第１の入力インタフェース部から第２の入力インタフェース部へクロックを切替えるクロック切替方法であって、
前記第１の入力インタフェース部への入力信号を前記クロックの同期クロック源として選択して前記第１の入力インタフェース部をマスター動作にし、前記第２の入力インタフェース部をスレーブ動作にし、
前記同期クロック源が前記第１の入力インタフェース部への入力信号から前記第２の入力インタフェース部への入力信号に切替わると、前記第１の入力インタフェース部をスレーブ動作にし、前記第２の入力インタフェース部をマスター動作にすることを特徴とするクロック切替方法。
【請求項５】
入力信号の一つを同期クロック源として選択し抽出選択クロックとして送出する２つの抽出選択回路と、
前記２つの抽出選択回路が送出する前記抽出選択クロックのいずれかを選択して選択出力として送出する２つの選択回路と、
前記選択出力に同期したクロック及びＦＰの生成を行いディジタルＰＬＬ出力として送出する２つのディジタルＰＬＬ回路と、
前記２つのディジタルＰＬＬ回路が送出する前記ディジタルＰＬＬ出力のいずれかを選択して送出する２つのクロック切替回路と、
前記２つのディジタルＰＬＬ回路の一方で生成する前記ＦＰが前記２つのディジタルＰＬＬ回路の他方で生成する前記ＦＰと一意の位相関係となる制御出力を生成して前記２つのディジタルＰＬＬ回路に送出する２つの従属制御回路と、
を備えることを特徴とするクロック切替装置。
【請求項６】
無線伝送装置における一方の入力インタフェース部から他方の入力インタフェース部へクロックを切替えるクロック切替装置であって、
前記一方の入力インタフェース部又は前記他方の入力インタフェース部への複数の入力信号から１つを同期クロック源として選択し抽出選択クロックとして送出する抽出選択回路と、
前記抽出選択クロックを選択して選択出力として送出する選択回路と、
前記選択出力に同期した前記クロック及びＦＰの生成を行いディジタルＰＬＬ出力として送出するディジタルＰＬＬ回路と、
前記ディジタルＰＬＬ出力を選択して送出するクロック切替回路と、
前記他方の入力インタフェース部の前記ディジタルＰＬＬ回路で生成する前記ＦＰが、前記一方の入力インタフェース部から供給される前記ＦＰと一意の位相関係となる制御出力を生成して前記ディジタルＰＬＬ回路に送出する従属制御回路と、
を前記一方の入力インタフェース部及び前記他方の入力インタフェース部に備えることを特徴とするクロック切替装置。
【請求項７】
無線伝送装置における第１の入力インタフェース部から第２の入力インタフェース部へクロックを切替えるクロック切替装置であって、
前記第１の入力インタフェース部への複数の入力信号からの１つ又は前記第２の入力インタフェース部への複数の入力信号からの一つを同期クロック源として選択し、抽出選択クロックとして送出する抽出選択回路と、
前記第１の入力インタフェース部の前記抽出選択クロック又は前記第２の入力インタフェース部の前記抽出選択クロックのいずれかを選択して選択出力として送出する選択回路と、
前記第１の入力インタフェース部及び前記第２の入力インタフェース部の選択出力に同期した前記クロックとＦＰの生成を行いディジタルＰＬＬ出力として前記第１の入力インタフェース部及び前記第２の入力インタフェース部に送出するディジタルＰＬＬ回路と、
前記第１の入力インタフェース部又は前記第２の入力インタフェース部の前記ディジタルＰＬＬ出力のいずれかを選択して送出するクロック切替回路と、
前記第２の入力インタフェース部又は前記第１の入力インタフェース部において、前記ディジタルＰＬＬ回路で生成する前記ＦＰが前記第１の入力インタフェース部又は前記第２の入力インタフェース部から供給される前記ＦＰと一意の位相関係となる制御出力を生成して前記ディジタルＰＬＬ回路に送出する従属制御回路と、
を前記第１の入力インタフェース部及び前記第２の入力インタフェース部に備えることを特徴とするクロック切替装置。
【請求項８】
前記ディジタルＰＬＬ回路が、
前記選択回路の選択出力をＮ（Ｎ≧２）分周したＮ分周出力を送出する分周器Ｎと、
前記クロックをＭ（Ｍ≧２）分周したしたＭ分周出力を送出する分周器Ｍと、
前記Ｎ分周出力及び前記Ｍ分周出力の位相比較を行い、位相比較結果を送出する位相比較回路と、
前記位相比較結果をカウントし、カウント値を送出するＡ／Ｄ変換回路と、
前記カウント値を記憶し記憶値として送出する位相記憶回路と、
前記カウント値及び前記記憶値の選択出力を選択値として送出する選択回路Ｔと、
前記選択値をＤ／Ａ変換してアナログ電圧を生成して送出するＤ／Ａ変換回路と、
前記アナログ電圧に含まれる不要な周波数成分を抑圧して送出するループフィルタと、
前記ループフィルタから送出された電圧に従って周波数を制御した前記クロックを送出する電圧制御発信器と、
前記クロックをＰ（Ｐ≧２）分周して生成したＦＰを送出する分周器Ｐと、
前記カウント値と前記記憶値の比較を行い比較結果を送出する比較回路と、
前記選択回路Ｔ、前記位相記憶回路、前記分周器Ｍを制御する制御回路と、
を備えることを特徴とする請求項７に記載のクロック切替装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック切替方法及びクロック切替装置に関し、特にクロック切替によって伝送信号エラーが発生することなく切替を行うクロック切替方法及びクロック切替装置に関する。
【０００２】
【従来の技術】
無線伝送装置においては、装置での信号処理を簡易化する為に入力信号からクロック抽出を行い、装置内クロックとして用いる。装置内のクロックはＰＬＬ回路を用いて入力信号に同期したクロックを生成するが、複数の入力信号がある場合には、任意の入力信号を同期源として装置内クロックを生成し、この装置内クロックで他の入力信号を同期化して伝送する。一方、複数の入力信号を装置内クロックで同期化する為の入力インタフェース部が必要となる。しかし、装置へ実装出来るサイズ等で入力インタフェース部の大きさには限界があり、全ての入力信号を１枚の入力インタフェース部にて同期化する事は出来ず、複数枚の入力インタフェース部を用いて同期化を行う。
【０００３】
この為に、装置内クロック生成用同期源とする入力信号が障害により劣化した場合や、入力インタフェース部を保守の為に装置から取り外す際には、取り外さない入力インタフェース部に装置内クロック同期源を切替える必要がある。この装置内クロック同期源の切替を無瞬断で行う為にディジタルサンプリングＰＬＬ回路を用いる。このディジタルサンプリングＰＬＬ回路を用いることで、ライン抽出として利用する入力信号切替時にも装置内クロックの周波数変動を抑圧することができ、他の伝送信号では不要なデータ誤りが発生しない。しかし、ディジタルサンプリングＰＬＬ回路は、位相差をディジタル化する際の量子化誤差や回路構成上の実現性からサンプリングデータの下位Ｘ（Ｘ≧１）ビットを除いた値を用いて位相制御を行うため、装置内クロック同期源を切替えると以下の問題が発生する。
【０００４】
ここで、従来例として入力インタフェース部２１１、２１２が図９となるもので構成された装置の現用第１無線回線を含む現用第１回線（図１）を用いて図１０〜１２を参照して説明する。装置内クロック同期源が入力信号１１  ２０１の場合には、入力インタフェース部２１１では、変換回路１０１にて入力信号１１２０１から抽出したクロックが抽出選択回路１０４に送出され、抽出選択回路１０４では位相制御部４１からの制御信号２２１を用いて選択され、選択回路１０５に送出される。選択回路１０５では、制御信号２２１を用いて入力インタフェース部２１１内の抽出選択回路１０４からの抽出選択クロック２２０を選択し、ディジタルＰＬＬ回路１０６に送出する。ディジタルＰＬＬ回路１０６では、選択回路１０５の選択出力２２２に同期したクロック、フレームパルス（以下、ＦＰ）を生成し、入力インタフェース部２１１内の多重化回路１０３に送出する。
【０００５】
一方、入力インタフェース部２１２でも同様に制御信号２２１から選択回路１０５にて、入力インタフェース部２１１からの抽出選択クロック２２０を選択し、ディジタルＰＬＬ回路１０６に送出する。ディジタルＰＬＬ回路１０６では、選択回路１０５の選択出力２２２に同期したクロック、ＦＰを生成し、入力インタフェース部２１２内の多重化回路１０３に送出する。この時のディジタルＰＬＬ回路１０６を図１０で示し、回路動作を図１１を用いて説明する。分周器Ｎ３０１では、選択出力２２２をＮ（Ｎ≧２）分周し、Ｎ分周出力４０１として位相比較回路３０３に送出する。分周器Ｍ３０２では、電圧制御発信器３１１の出力クロック４０６をＭ（Ｍ≧２）分周したＭ分周出力４０２を位相比較回路３０３に送出する。位相比較回路３０３ではＮ分周出力４０１とＭ分周出力４０２の位相差を比較し位相比較結果４０３をＡ／Ｄ変換回路３０６にて変換してカウント値４０４”ａ”（下位Ｘ（Ｘ≧２）ビットを除いた値は”Ａ”）となる。タイミング生成回路３０５のタイミング信号（タイミングクロック）を用いて位相記憶回路３０７では、カウント値４０４”ａ”を記憶値４０５”ａ”として記憶する。この動作が入力インタフェース部２１１と入力インタフェース部２１２それぞれで行われ、入力インタフェース部２１１と入力インタフェース部２１２それぞれの分周器Ｐ３１５の出力ＦＰ４０７の位相差が”０”となる。
【０００６】
図１２の時刻ｔ１’’時に装置内クロック同期源の切替が発生すると、入力インタフェース部２１１のディジタルＰＬＬ回路１０６では、制御回路３１３は、制御信号４０８を”Ｈ”として位相保持状態とし、選択回路Ｔ３０８の出力をＡ／Ｄ変換回路３０６のカウント値４０４”ａ”から位相記憶回路３０７の記憶値４０５”ａ”の切替を行いＤ／Ａ変換回路３０９に送出し、位相記憶回路３０７の記憶値４０５”ａ”をサンプリングクロックで更新しないように保持するモードとなる。
【０００７】
次に、分周器Ｎ３０１のＮ分周出力４０１の位置が従来ｔ２’’の位置だったものが装置内クロック同期源の切替により、ｔ３’’の位置に変動する。Ａ／Ｄ変換回路３０６の時刻ｔ３’’からｔ４’’までのカウント値４０４は、時刻ｔ５’’で”ａ”から”ｂ”（下位Ｘビットを除いた値は”Ｂ”）となり、比較回路３１４では、カウント値４０４”ｂ”の下位Ｘビットを除いた値”Ｂ”と記憶値４０５”ａ”の下位Ｘビットを除いた値”Ａ”を比較し、比較結果４０９を”ＬＴ”として送出する。これにより、制御回路３１３が分周器Ｍ３０２を制御しＭ分周出力４０２の位相を時刻ｔ７’’からｔ８’’に変更する。時刻ｔ５’’からｔ９’’までのＡ／Ｄ変換回路３０６のカウント値４０４は”ｅ”（下位Ｘビットを除いた値は”Ａ”）となる。時刻ｔ９’’の時は、比較回路３１４では、カウント値４０４”ｅ”の下位Ｘビットを除いた値”Ａ”と記憶値４０５”ａ”の下位Ｘビットを除いた値”Ａ”を比較し、カウント値４０４と記憶値４０５が一致するので比較結果４０９を”ＥＱ”として制御回路３１３に送出する。制御回路３１３では、比較結果４０９”ＥＱ”となると制御信号４０８を”Ｌ”として選択回路Ｔ３０８の出力を記憶値４０５”ａ”からカウント値４０４”ｅ”に切替え、位相記憶回路３０７の記憶値４０５の保持状態を解除し位相保持動作を終了する。
【０００８】
その後、ディジタルＰＬＬ回路１０６は通常動作となり、一定の時間経過後の時刻ｔ１０’’には、カウント値４０４”ａ”となるのでθ３’’＝θ１’’となる（図１１、図１２）。同様に入力インタフェース部２１２でも装置内クロック同期源の切替が発生し、位相保持動作後に制御が行われる。ただし、時刻ｔ５’’からｔ９’’までのＡ／Ｄ変換回路３０６のカウント値４０４は”ｆ”（下位Ｘビットを除いた値は”Ａ”）となり、その後制御を解除して時刻ｔ１０’’時にはθ３’’＝θ１’’となる。
【０００９】
【特許文献１】
特開平１１−２７２４７号公報（請求項１、図１）
【００１０】
【発明が解決しようとする課題】
しかし、この従来技術には、次のような問題点があった。
【００１１】
第１の問題点は、２つの入力インタフェース部２１１、２１２内の分周器Ｐ３１５の出力ＦＰ４０７の位相が変動することである。その理由は、装置内クロック同期源の切替が発生し、定常状態となると、ディジタルＰＬＬ回路１０６の動作によってθ３’’＝θ１’’となるが、入力インタフェース部２１１のディジタルＰＬＬ回路１０６の出力ＦＰ４０７と入力インタフェース部２１２のディジタルＰＬＬ回路１０６の出力ＦＰ４０７に位相差θ４’’（図１２）が発生し、位相差が一定とならない。これは、２枚の入力インタフェース部２１１、２１２のディジタルＰＬＬ回路１０６が独立で動作しているためであり、それぞれのディジタルＰＬＬ回路１０６の制御動作やサンプリングクロックが非同期であること、またサンプリングクロックの量子化誤差や回路構成上の実現性からカウント値４０４と記憶値４０５の下位Ｘビットを除いた値で比較を行うために図１２のように時刻ｔ５’’からｔ９’’までのＡ／Ｄ変換回路３０６のカウント値４０４は”ｅ”と”ｆ”であるが、下位Ｘビットを除いた値は同じ”ａ”となり一致とみなし制御が終わる。その後、時刻ｔ１０’’では、”ｅ”と”ｆ”の値分の位相差が発生する。この位相差は切替が発生する度に発生し累積する。このＦＰは多重化回路１０３から位相制御部４１に出力され、位相制御部４１（図４）内の位相吸収回路１０８のＰＬＬ回路１１０の同期源として用いられ位相吸収回路１０８で２枚の入力インタフェース部２１１、２１２の位相差を吸収後に変調部５１に送出される。位相吸収回路１０８はある範囲の位相差までは位相吸収可能であり装置内同期クロック源の切替が発生しても伝送信号を誤り無く伝えることが可能であるが、位相差が位相吸収回路１０８の位相吸収範囲を超えると装置内クロック同期源の切替時に伝送信号に誤りを生じる。
【００１２】
第２の問題点は、伝送時の遅延が増加することである。その理由は、第１の問題点を解決するために位相制御部４１内の位相吸収回路１０８で位相吸収範囲を大きくするためにメモリを増やす方法が考えられる。しかし位相吸収範囲を大きくすると大量にメモリに書き込み、読み出す事となるので、多重化時に信号の遅延が増加することになる。また、メモリを増やしても有限であり、その位相吸収範囲を超えてしまうと伝送信号に誤りを生じる。
【００１３】
本発明は、以上の問題点を解決する装置内クロック切替方法及び装置を提供する。
【００１４】
【課題を解決するための手段】
本発明のクロック切替方法は、無線伝送装置において第１の入力インタフェース部から第２の入力インタフェース部へクロックを切替えるクロック切替方法であって、前記第１の入力インタフェース部における入力信号を同期クロック源として選択する場合には前記クロック及びフレームパルス（ＦＰ）を前記第１の入力インタフェース部で生成して前記第２の入力インタフェース部へ供給し、前記第２の入力インタフェース部における入力信号を前記同期クロック源として選択する場合には前記クロック及び前記ＦＰを前記第２の入力インタフェース部で生成して前記第１の入力インタフェース部へ供給することを特徴とする。
【００１５】
本発明のクロック切替方法は、無線伝送装置における第１の入力インタフェース部から第２の入力インタフェース部へクロックを切替えるクロック切替方法であって、前記クロックの同期源として選択した前記第１の入力インタフェース部への入力信号で前記クロック及びＦＰを生成し、生成した前記クロック及び前記ＦＰを前記第２の入力インタフェース部へ供給し、前記第２の入力インタフェース部では生成する前記ＦＰの位相が供給された前記ＦＰと一意の位相関係となる制御信号を生成し、前記制御信号を前記クロックと前記ＦＰの生成に用いることを特徴とする。
【００１６】
本発明のクロック切替方法は、無線伝送装置における一方の入力インタフェース部から他方の入力インタフェース部へクロックを切替えるクロック切替方法であって、装置内同期クロック源として選択した前記一方の入力インタフェース部への入力信号で生成した前記クロック及びＦＰを前記他方の入力インタフェース部へ供給することを特徴とする。
【００１７】
本発明のクロック切替方法は、無線伝送装置における第１の入力インタフェース部から第２の入力インタフェース部へクロックを切替えるクロック切替方法であって、前記第１の入力インタフェース部への入力信号を前記クロックの同期クロック源として選択して前記第１の入力インタフェース部をマスター動作にし、前記第２の入力インタフェース部をスレーブ動作にし、前記同期クロック源が前記第１の入力インタフェース部への入力信号から前記第２の入力インタフェース部への入力信号に切替わると、前記第１の入力インタフェース部をスレーブ動作にし、前記第２の入力インタフェース部をマスター動作にすることを特徴とする。
【００１８】
本発明のクロック切替装置は、入力信号の一つを同期クロック源として選択し抽出選択クロックとして送出する２つの抽出選択回路と、前記２つの抽出選択回路が送出する前記抽出選択クロックのいずれかを選択して選択出力として送出する２つの選択回路と、前記選択出力に同期したクロック及びＦＰの生成を行いディジタルＰＬＬ出力として送出する２つのディジタルＰＬＬ回路と、前記２つのディジタルＰＬＬ回路が送出する前記ディジタルＰＬＬ出力のいずれかを選択して送出する２つのクロック切替回路と、前記２つのディジタルＰＬＬ回路の一方で生成する前記ＦＰが前記２つのディジタルＰＬＬ回路の他方で生成する前記ＦＰと一意の位相関係となる制御出力を生成して前記２つのディジタルＰＬＬ回路に送出する２つの従属制御回路と、を備えることを特徴とする。
【００１９】
本発明のクロック切替装置は、無線伝送装置における一方の入力インタフェース部から他方の入力インタフェース部へクロックを切替えるクロック切替装置であって、前記一方の入力インタフェース部又は前記他方の入力インタフェース部への複数の入力信号から１つを同期クロック源として選択し抽出選択クロックとして送出する抽出選択回路と、前記抽出選択クロックを選択して選択出力として送出する選択回路と、前記選択出力に同期した前記クロック及びＦＰの生成を行いディジタルＰＬＬ出力として送出するディジタルＰＬＬ回路と、前記ディジタルＰＬＬ出力を選択して送出するクロック切替回路と、前記他方の入力インタフェース部の前記ディジタルＰＬＬ回路で生成する前記ＦＰが、前記一方の入力インタフェース部から供給される前記ＦＰと一意の位相関係となる制御出力を生成して前記ディジタルＰＬＬ回路に送出する従属制御回路と、を前記一方の入力インタフェース部及び前記他方の入力インタフェース部に備えることを特徴とする。
【００２０】
本発明のクロック切替装置は、無線伝送装置における第１の入力インタフェース部から第２の入力インタフェース部へクロックを切替えるクロック切替装置であって、前記第１の入力インタフェース部への複数の入力信号からの１つ又は前記第２の入力インタフェース部への複数の入力信号からの一つを同期クロック源として選択し、抽出選択クロックとして送出する抽出選択回路と、前記第１の入力インタフェース部の前記抽出選択クロック又は前記第２の入力インタフェース部の前記抽出選択クロックのいずれかを選択して選択出力として送出する選択回路と、前記第１の入力インタフェース部及び前記第２の入力インタフェース部の選択出力に同期した前記クロックとＦＰの生成を行いディジタルＰＬＬ出力として前記第１の入力インタフェース部及び前記第２の入力インタフェース部に送出するディジタルＰＬＬ回路と、前記第１の入力インタフェース部又は前記第２の入力インタフェース部の前記ディジタルＰＬＬ出力のいずれかを選択して送出するクロック切替回路と、前記第２の入力インタフェース部又は前記第１の入力インタフェース部において、前記ディジタルＰＬＬ回路で生成する前記ＦＰが前記第１の入力インタフェース部又は前記第２の入力インタフェース部から供給される前記ＦＰと一意の位相関係となる制御出力を生成して前記ディジタルＰＬＬ回路に送出する従属制御回路と、を前記第１の入力インタフェース部及び前記第２の入力インタフェース部に備えることを特徴とする。
【００２１】
本発明のクロック切替装置は、前記ディジタルＰＬＬ回路が、前記選択回路の選択出力をＮ（Ｎ≧２）分周したＮ分周出力を送出する分周器Ｎと、前記クロックをＭ（Ｍ≧２）分周したしたＭ分周出力を送出する分周器Ｍと、前記Ｎ分周出力及び前記Ｍ分周出力の位相比較を行い、位相比較結果を送出する位相比較回路と、前記位相比較結果をカウントし、カウント値を送出するＡ／Ｄ変換回路と、前記カウント値を記憶し記憶値として送出する位相記憶回路と、前記カウント値及び前記記憶値の選択出力を選択値として送出する選択回路Ｔと、前記選択値をＤ／Ａ変換してアナログ電圧を生成して送出するＤ／Ａ変換回路と、前記アナログ電圧に含まれる不要な周波数成分を抑圧して送出するループフィルタと、前記ループフィルタから送出された電圧に従って周波数を制御した前記クロックを送出する電圧制御発信器と、前記クロックをＰ（Ｐ≧２）分周して生成したＦＰを送出する分周器Ｐと、前記カウント値と前記記憶値の比較を行い比較結果を送出する比較回路と、前記選択回路Ｔ、前記位相記憶回路、前記分周器Ｍを制御する制御回路と、を備えることを特徴とする。
【００２２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明によるクロック切替は、装置内同期クロック源として選択した一方の入力インタフェース部のディジタルＰＬＬ回路にて生成したクロックとフレームパルス（以下、ＦＰ）を他方の入力インタフェース部に供給することで装置内のクロックを１つのディジタルＰＬＬで生成し、他方の入力インタフェース部ではクロック切替回路（図２の１１２）にて供給されたクロックとＦＰを選択して入力信号の多重化を行い、従属制御回路（図２の１１３）にてディジタルＰＬＬ回路（図２の１０６）で生成するＦＰの位相が供給ＦＰと一意の位相関係となる制御信号の生成を行い、この制御信号をディジタルＰＬＬ回路（図２の１０６）に用いることで、装置内クロック同期源の切替となりクロックとＦＰを供給する入力インタフェース部の切替が発生しても、ＦＰが一意の位相関係にある為、伝送信号にエラーが発生しないクロック切替を実現する。
【００２３】
図１〜４において入力信号を多重化して伝送する現用Ｎ（Ｎ≧２）回線を有する無線伝送装置において、入力信号１１  ２０１を装置内クロック同期源として選択するので入力インタフェース部２１１がマスター動作となり、入力インタフェース部２１２がスレーブ動作になるものとする。定常状態では、装置内クロック同期源となる入力信号１１  ２０１を処理する入力インタフェース部２１１においてはマスター動作となるので、入力信号１１  ２０１は変換回路１０１で変換され、位相制御部４１からの制御信号２２１を用いて抽出選択回路１０４、選択回路１０５で装置内クロック同期源として選択され、ディジタルＰＬＬ回路１０６に送出される。ディジタルＰＬＬ回路１０６では、ディジタルＰＬＬを用いて入力信号１１  ２０１に同期したクロックとＦＰを生成し、クロック切替回路１１２と他方の入力インタフェース部２１２内のクロック切替回路１１２に送出する。この時ディジタルＰＬＬ回路１０６では、同期源となる選択出力２２２を分周器Ｎ３０１で分周したＮ分周出力４０１と電圧制御発信器３１１の出力クロック４０６を分周器Ｍ３０２で分周したＭ分周出力４０２から位相比較回路３０３、Ａ／Ｄ変換回路３０６を用いて位相差を測定し、位相記憶回路３０７にて記憶を行う。クロック切替回路１１２は、マスター動作から従属制御回路１１３からの制御出力２２４を用いて入力インタフェース部２１１にて生成したクロックとＦＰを選択し多重化回路１０３に送出する。また、従属制御回路１１３の制御信号２２７は、マスター動作から入力インタフェース部２１１内のディジタルＰＬＬ回路１０６内の分周器Ｐ３１２の制御を行わない。
一方、入力インタフェース部２１２においてはスレーブ動作となるので、位相制御部４１からの制御信号２２１を用いて入力インタフェース部２１１の抽出選択クロック２２０を選択しディジタルＰＬＬ回路１０６に送出する。ディジタルＰＬＬ回路１０６は、選択出力２２２に同期したクロックとＦＰを生成し、クロック切替回路１１２と入力インタフェース部２１１内のクロック切替回路１１２に送出する。この時のディジタルＰＬＬ回路１０６では入力インタフェース部２１１同様に位相差を位相記憶回路３０７にて記憶を行う。クロック切替回路１１２は、従属制御回路１１３からの制御出力２２４を用いて入力インタフェース部２１１にて生成したクロックとＦＰを選択し多重化回路１０３に送出する。また、スレーブ動作から従属制御回路１１３の制御出力２２７がディジタルＰＬＬ回路１０６内の分周器Ｐ３１２の制御を行って入力インタフェース部２１１のＦＰと一意の位相となるようにＦＰの位相制御を行う。
【００２４】
装置内クロック同期源が入力信号１１から入力信号１５に切替が発生すると、入力インタフェース部２１１、２１２では、ディジタルＰＬＬ回路１０６内においては、制御回路３１３は定常状態時に位相記憶回路３０７で記憶した値を用いて装置内クロック同期源切替が発生する前の状態を保持し、位相制御部４１からの制御信号２２１から選択回路１０５においてディジタルＰＬＬ出力の切替えを行い、位相比較回路３０３、Ａ／Ｄ変換回路３０６を用いて、同期クロック源切替後の分周器Ｎ３０１のＮ分周出力４０１と分周器Ｍ３０２のＭ分周出力４０２の位相差を測定し、分周器Ｍ３０２を制御することで分周器Ｍ３０２のＭ分周出力４０２の位相を変化させ定常状態時に記憶した値と一致する制御を行う。一致後一定時間経過すると、入力インタフェース部２１１内の従属制御回路１１３ではマスター動作からスレーブ動作への切替が発生し、クロック切替回路１１２では多重化回路１０３への出力を入力インタフェース部２１１のディジタルＰＬＬ出力２２３から入力インタフェース部２１２のディジタルＰＬＬ出力２２９への切替信号を送出する。また、ディジタルＰＬＬ回路１０６に送出した制御出力２２７は入力インタフェース部２１１のＦＰと一意の位相となる様な位相制御を開始する。
【００２５】
一方、入力インタフェース部２１２の従属制御回路１１３ではスレーブ動作からマスター動作となり、クロック切替回路１１２では、多重化回路１０３への出力を入力インタフェース部２１１のディジタルＰＬＬ出力２２３から入力インタフェース部２１２のディジタルＰＬＬ出力２２９への切替信号を送出する。また、ディジタルＰＬＬ回路１０６に送出した制御信号２２７で行ったＦＰ位相制御を停止する。
【００２６】
これにより、入力インタフェース部２１１、２１２間の装置内同期クロック源の切替えが発生しても、入力インタフェース部２１１、２１２の多重化回路１０３の出力位相を一意の位相関係に保つことで位相制御部４１の位相吸収回路１０８にて装置内同期クロック源切替が発生してもＦＰの位相が位相吸収回路１０８の位相吸収範囲以内に保たれる為、ＦＰの位相変動による伝送信号エラーを発生することなく装置内クロック切替が可能となる。
【００２７】
本発明による装置内同期クロック切替方法及び装置は、装置内クロック同期源として選択した一方の入力インタフェース部のディジタルＰＬＬ回路で生成したクロックとＦＰを他方の入力インタフェース部へ供給することで装置内クロックを同一化し、他方のディジタルＰＬＬ回路で生成するＦＰを一意の位相関係に制御することにより、複数の入力インタフェース部から位相制御部４１への出力位相を一定に保つことができる。これにより、クロック切替が発生しても入力インタフェース部のＦＰは、位相制御部４１内の位相吸収回路１０８の位相吸収範囲内に納めることが出来るのでクロック切替によってエラーが発生することなく切替を行うことができるものである。
【００２８】
上記した本発明の実施の形態を更に詳細に説明すべく、本発明の実施例を以下に図面を参照して説明する。
【００２９】
第１の実施形態：図１は、本発明実施例の無線伝送装置の装置構成ブロック図を示す。図２は装置内の入力インタフェース部２１１、２１２、図３は入力インタフェース部２１１、２１２内のディジタルＰＬＬ回路１０６であり、図４は、位相制御部４１である。
【００３０】
図１の現用第１無線回線を含む現用第１回線は、入力信号１１１〜１１４、入力信号１１５〜１１８、入力インタフェース部２１１、２１２、位相制御部４１、変調部５１、送信部６１、受信部７１、復調部８１、分配部９１、出力インタフェース部１０１１、１０１２、出力信号１１１１〜１１１４、出力信号１１１５〜１１１８を含んで構成される。現用第２、３、Ｎ無線回線を含む現用第２、３、Ｎ回線も同様の構成である。
【００３１】
本発明は、図１の現用第１無線回線を含む現用第１回線の入力インタフェース部２１１、２１２、位相制御部４１、変調部５１を取り上げて説明するが、現用第２無線回線、現用第３無線回線、現用第Ｎ無線回線の入力インタフェース部２２１、２２２、２３１、２３２、２Ｎ１、２Ｎ２なども同様の構成、機能である。
【００３２】
入力インタフェース部２１１、２１２においては、変換回路１０１では、入力信号１１〜１４、入力信号１５〜１８を伝送路バイポーラ信号を装置にて処理しやすいユニポーラ信号に変換してからフレーム同期を確立し、ユニポーラ信号に変換したデータ・フレームパルス（以下、ＦＰ）・クロックを記憶回路１０２に送出し、クロックを抽出選択回路１０４に送出する。
【００３３】
記憶回路１０２では、変換回路１０１から送出されたデータをメモリーに書き込み、後述する多重化回路１０３からのクロックによってデータの読み出しを行う。
【００３４】
多重化回路１０３では、後述するクロック切替回路１１２から送出されたクロックとＦＰを用いて記憶回路１０２のデータを読み出して多重化を行い位相制御部４１に送出する。
【００３５】
抽出選択回路１０４では、位相制御部４１からの制御信号（ＨＷ（ハイウェイ）選択信号）２２１を用いて複数の入力信号１１〜１４（入力信号１５〜１８）から１つを同期クロック源として選択し、抽出選択クロック２２０（抽出選択クロック２１９）として選択回路１０５と他方入力インタフェース部２１２の選択回路１０５に送出し、入力信号１１〜１４が選択可能かを表す抽出クロック情報２１０を位相制御部４１に送出する。
【００３６】
選択回路１０５は、制御信号２２１を用いて自パネル抽出選択回路１０４の抽出選択クロック２２０または、他方入力インタフェース部２１２の抽出選択回路１０４の抽出選択クロック２１９のいずれかを選択して選択出力２２２としてディジタルＰＬＬ回路１０６に送出する。
【００３７】
ディジタルＰＬＬ回路１０６では、定常状態時には選択出力２２２に同期したクロックとＦＰの生成を行いディジタルＰＬＬ出力２２３、２２９としてクロック切替回路１１２と他方入力インタフェース部２１２のクロック切替回路１１２に送出し、従属制御回路１１３に制御信号４０８を制御信号２２８として送出する。制御信号２２１からの同期クロック源に変化がある場合には、定常状態時に記憶しておいたサンプリング値を用いて動作を行いながら同期クロック源の切替を行う。
【００３８】
クロック切替回路１１２では、後述する従属制御回路１１３からの制御出力２２４を用いてディジタルＰＬＬ回路１０６からのクロック、ＦＰ、または、他方入力インタフェース部２１２内ディジタルＰＬＬ回路１０６からのクロック、ＦＰのいずれかを選択して多重化回路１０３に送出し、クロック切替回路１１２が他方入力インタフェース部２１２のクロック、ＦＰを選択した場合には選択ＦＰを従属制御回路１１３に送出する。
【００３９】
従属制御回路１１３では、後述する制御回路３１３の制御信号４０８（２２８）と制御信号２２１を用いて、制御信号２２１が自パネル側入力信号の場合は、マスター動作として自パネル側（例えば、入力インタフェース２１１）のディジタルＰＬＬ回路１０６出力を選択する”Ｌ”、他方入力信号であればスレーブ動作として他方パネル側のディジタルＰＬＬ回路１０６出力を選択する”Ｈ”となる制御出力２２４を送出し、他方入力インタフェース部２１２へは、マスター動作の場合には”Ｌ”、スレーブ動作の場合には”Ｈ”制御出力２２５、２２６を送出し、スレーブ動作時にはクロック切替回路１１２から送出された選択ＦＰをディジタルＰＬＬ回路１０６に送出する。
【００４０】
ディジタルＰＬＬ回路１０６（図３）では、選択回路１０５の選択出力２２２を分周器Ｎ３０１にてＮ（Ｎ≧２）分周したＮ分周出力４０１を位相比較回路３０３に送出する。
【００４１】
分周器Ｍ３０２では、電圧制御発信器３１１の出力クロック４０６をＭ（Ｍ≧２）分周したＭ分周出力４０２を位相比較回路３０３に送出する。また、制御回路３１３からの制御信号４１０によってＭ分周出力４０２の位相を可変できる。
【００４２】
位相比較回路３０３では、Ｎ分周出力４０１の波形立ち上がりからＭ分周出力４０２の波形立ち上がりの間を”Ｈ”とする位相比較を行い、位相比較結果４０３をＡ／Ｄ変換回路３０６に送出する。
【００４３】
Ａ／Ｄ変換回路３０６では、位相比較結果４０３が”Ｈ”となる間を発信器３０４のクロックを用いてカウントし、カウント値４０４を位相記憶回路３０７、選択回路Ｔ３０８と比較回路３１４に送出する。
【００４４】
タイミング生成回路３０５は、各回路の動作タイミングを決定するタイミング信号（タイミングクロック）をＡ／Ｄ変換回路３０６、位相記憶回路３０７、選択回路Ｔ３０８、制御回路３１３に送出する。
【００４５】
位相記憶回路３０７は、タイミング生成回路３０５の出力するタイミング信号（タイミングクロック）に従ってカウント値４０４を記憶しておき、制御回路３１３からの制御信号４０８に従って記憶した値を保持する機能を有し、選択回路Ｔ３０８と比較回路３１４へ記憶値４０５を送出する。
【００４６】
選択回路Ｔ３０８では、カウント値４０４と記憶値４０５の出力選択を制御回路３１３からの制御信号４０８で行い、選択値をＤ／Ａ変換回路３０９に送出する。
【００４７】
Ｄ／Ａ変換回路３０９では、選択回路Ｔ３０８から送出された選択値をＤ／Ａ変換することでアナログ電圧を生成し、ループフィルタ３１０に送出する。
【００４８】
ループフィルタ３１０では、入力したアナログ電圧に含まれる不要な周波数成分を抑圧し電圧制御発信器３１１へ送出する。
【００４９】
電圧制御発信器３１１では、ループフィルタ３１０から送出された電圧に従って周波数を制御した出力クロック４０６を分周器Ｐ３１２、分周器Ｍ３０２とクロック切替回路１１２に送出する。
【００５０】
分周器Ｐ３１２は、出力クロック４０６をＰ（Ｐ≧２）分周して生成した出力ＦＰ（フレームパルス）４０７をクロック切替回路１１２を経由して多重化回路１０３に送出する。また、従属制御回路１１３からの制御出力２２７で分周カウンタのリセットを行う。
【００５１】
比較回路３１４では、カウント値４０４と記憶値４０５の下位Ｘ（Ｘ≧１）ビットを除いた値を用いて比較を行い、記憶値４０５よりカウント値４０４が小さい場合には”ＬＴ”、大きい場合には”ＧＴ”、同じ場合には”ＥＱ”とする比較結果４０９を制御回路３１３に送出する。
【００５２】
制御回路３１３では、定常状態では制御信号４０８”Ｌ”を出力しておき、制御信号２２１が状態変化した場合には、制御信号４０８を”Ｈ”としてＨＯＬＤＯＶＥＲモードに移行し、選択回路Ｔ３０８へ制御信号４０８を用いて記憶値４０５側に切替え、位相記憶回路３０７の記憶値４０５を保持することでクロックが変動しないようにした後、Ａ／Ｄ変換回路３０６のカウント値４０４と記憶値４０５の比較結果４０９を用いて分周器Ｍ３０２の制御を行い、切替直前の位相状態と同じになるように制御する。比較回路３１４の比較結果４０９が”ＥＱ”となり一致すると制御信号４０８を”Ｌ”選択回路Ｔ３０８の選択値を記憶値４０５からカウント値４０４に切替え、位相記憶回路３０７で保持した記憶値４０５を解除する。
【００５３】
図４に示す位相制御部４１では、位相吸収回路１０８は、入力インタフェース部２１１の出力２０９と入力インタフェース部２１２の出力２０９を電圧制御発信器１０７のクロックを用いて位相差を吸収して変調部５１に送出する。選択回路Ｂ１０９は、後述するクロック制御回路１１１からの制御信号によって入力インタフェース部２１１、２１２いずれかのＦＰを選択し、ＰＬＬ回路１１０へ送出する。ＰＬＬ回路１１０は、選択回路Ｂ１０９で選択されたＦＰに同期する制御信号を電圧制御発信器１０７に送出する。電圧制御発信器１０７は、ＰＬＬ回路１１０の制御信号により同期したクロックを生成し位相吸収回路１０８に送出する。クロック制御回路１１１は、入力インタフェース部２１１、２１２からの抽出クロック情報２１０を用いて装置内同期クロックを決定し、選択結果を選択回路Ｂ１０９と入力インタフェース部２１１、２１２（制御信号２２１として）に送出する。
【００５４】
次に、図１〜４の回路動作について図５〜６のタイミングチャート（タイムチャート）とともに説明する。本説明では、装置内同期クロック源切替が入力信号１１１から入力信号１１５に切替が発生するものとし、カウント値４０４、記憶値４０５についての括弧部分はそれぞれの値の下位Ｘ（Ｘ≧１）ビットを除いた値とする。
【００５５】
定常状態時の入力インタフェース部２１１では、位相制御部４１からの制御信号２２１により入力信号１１１の選択となるので、従属制御回路１１３は、マスター動作となり、他方の入力インタフェース部２１２への制御出力２２５を”Ｌ”とし、クロック切替回路１１２への制御出力２２４を”Ｌ”、ディジタルＰＬＬ回路１０６への制御出力２２７を”Ｈ”とする。抽出選択回路１０４では、制御信号２２１が入力信号１１１の選択から入力信号１１のユニポーラ信号２１１を選択し、抽出選択クロック２２０として選択回路１０５と他方の入力インタフェース部２１２の選択回路１０５に送出する。
【００５６】
選択回路１０５では、制御信号２２１が入力信号１１１選択から抽出選択クロック２２０を選択し、ディジタルＰＬＬ回路１０６に送出する。クロック切替回路１１２は、従属制御回路１１３の制御出力２２４が”Ｌ”から自パネル側のディジタルＰＬＬ出力２２３を選択し、多重化回路１０３に送出する。
【００５７】
ディジタルＰＬＬ回路１０６（図３）内の分周器Ｎ３０１は、選択回路１０５で選択となる選択出力２２２をＮ分周し、Ｎ分周出力４０１として位相比較回路３０３に送出する。分周器Ｍ３０２は、電圧制御発信器３１１の出力クロック４０６をＭ分周しＭ分周出力４０２を位相比較回路３０３に送出する。
【００５８】
位相比較回路３０３では、Ｎ分周出力４０１の立ち上がり波形からＭ分周出力４０２の立ち上がり波形までの時間θ１を”Ｈ”とした位相比較結果４０３をＡ／Ｄ変換回路３０６に送出する。Ａ／Ｄ変換回路３０６では、位相比較結果４０３を発信器３０４のクロックを用いてカウントし、カウント値４０４”ａ”に変換して位相記憶回路３０７、選択回路Ｔ３０８と比較回路３１４に送出する。
【００５９】
位相記憶回路３０７は、タイミング生成回路３０５からのタイミング信号（タイミングクロック）でカウント値４０４”ａ”、記憶値４０５”ａ”として記憶する。
【００６０】
選択回路Ｔ３０８は、制御信号４０８によりカウント値４０４”ａ”を選択値としてＤ／Ａ変換回路３０９に送出する。Ｄ／Ａ変換回路３０９では、選択値”ａ”をＤ／Ａ変換にて電圧変換し、ループフィルタ３１０に送出する。電圧制御発信器３１１では、ループフィルタ３１０で不要な周波数成分を抑圧した電圧を用いて周波数制御した出力クロック４０６を出力する。
【００６１】
分周器Ｐ３１２では、出力クロック４０６をＰ分周した出力ＦＰ４０７を生成して、クロック切替回路１１２に送出する。
【００６２】
一方の入力インタフェース部２１２では、位相制御部４１からの制御信号２２１より入力信号１１１選択となるので、従属制御回路１１３は、スレーブ動作となり、他方入力インタフェース部２１１への制御出力２２６を”Ｈ”とし、クロック切替回路１１２への制御出力２２４を”Ｈ”、ディジタルＰＬＬ回路１０６への制御出力２２７を送出する。クロック切替回路１１２は、制御出力２２４が”Ｈ”から他方入力インタフェース部２１１側のディジタルＰＬＬ出力２２３を選択し、多重化回路１０３に送出する。またディジタルＰＬＬ回路１０６は、入力インタフェース部２１１と同じ動作となるが、分周器Ｐ３１２は従属制御回路１１３からの制御出力２２７を用いてＰ分周カウンタをリセットし、入力インタフェース部２１１のＦＰと出力位相が同じになるように制御する。
【００６３】
ここで、入力信号１１１から入力信号１１５に切替が発生すると、位相制御部４１からの制御信号２２１も入力信号１１１から入力信号１１５に変化する。入力インタフェース部２１１では、制御信号２２１の状態変化を検出してディジタルＰＬＬ回路１０６内の制御回路３１３は、時刻ｔ１に制御信号４０８を”Ｈ”として送出することで、位相記憶回路３０７では記憶値４０５を保持状態とし、選択回路Ｔ３０８では、Ｄ／Ａ変換回路３０９への選択値をカウント値４０４から記憶値４０５に切替える。制御信号２２１により入力インタフェース部２１１では、選択回路１０５では選択出力２２２を入力インタフェース部２１１からの抽出選択クロック２２０から他方入力インタフェース部２１２からの抽出選択クロック２１９に切替える。選択出力２２２の切替えにより分周器Ｎ３０１のＮ分周出力４０１の位相が定常状態時に時刻ｔ２に出力されたＮ分周出力４０１が時刻ｔ３の位置で出力となる。
【００６４】
位相比較回路３０３では、時刻ｔ３からｔ４までの位相差を”Ｈ”とする位相比較結果４０３をＡ／Ｄ変換回路３０６に送出し、Ａ／Ｄ変換回路３０６は発信器３０４のクロックを用いてカウントしたカウント値４０４”ｂ”を比較回路３１４に送出する。時刻ｔ５の時には、比較回路３１４では、カウント値４０４”ｂ”の下位Ｘビットを除いた値”Ｂ”と保持している記憶値４０５”ａ”の下位Ｘビットを除いた値”Ａ”の比較を行い、”ｂ”＜”ａ”より記憶値４０５よりも小さいことを表す比較結果４０９”ＬＴ”を制御回路３１３に送出する。制御回路３１３では、比較結果４０９”ＬＴ”より分周器Ｍ３０２の制御を行いＭ分周出力４０２の位相をｔ７からｔ８の位相に変更する。位相比較回路３０３では、時刻ｔ６からｔ８までの位相差を”Ｈ”とする位相比較結果４０３をＡ／Ｄ変換回路３０６に送出し、Ａ／Ｄ変換回路３０６は発信器３０４のクロックを用いてカウントしたカウント値４０４”ｅ”を比較回路３１４に送出する。時刻ｔ９の時には、比較回路３１４では、カウント値４０４”ｅ”の下位Ｘビットを除いた値”Ａ”と記憶値４０５”ａ”の下位Ｘビットを除いた値”Ａ”が一致する比較結果４０９”ＥＱ”を制御回路３１３に送出する。制御回路３１３は、比較結果４０９”ＥＱ”から、制御信号４０８”Ｌ”を送出する。制御信号４０８”Ｌ”から選択回路Ｔ３０８では、選択値を記憶値４０５からカウント値４０４に切替え、位相記憶回路３０７では、記憶値４０５の保持動作を解除し、タイミング生成回路３０５のタイミング信号（タイミングクロック）に従ってカウント値４０４を記憶値４０５とする動作に復帰する。
【００６５】
他方入力インタフェース部２１２では、選択回路１０５では選択出力２２２を他方入力インタフェース部２１１の抽出選択クロック２２０から入力インタフェース部２１２の抽出選択クロック２１９に切替え、ディジタルＰＬＬ回路１０６に送出する。ディジタルＰＬＬ回路１０６は入力インタフェース部２１１と同様に位相を保持して同期クロックを切替える。
【００６６】
入力インタフェース部２１１の従属制御回路１１３は、制御信号２２１も入力信号１１１から入力信号１１５となり、ディジタルＰＬＬ回路１０６の比較結果４０９が”ＥＱ”となり一定時間経過後の時刻ｔ１１にマスター動作からスレーブ動作となり、他方入力インタフェース部２１２への制御出力２２５を”Ｈ”とし、クロック切替回路１１２への制御出力２２４を”Ｈ”、ディジタルＰＬＬ回路１０６への制御出力２２７を送出する。これによりクロック切替回路１１２ではクロックを入力インタフェース部２１１のディジタルＰＬＬ出力２２３から他方入力インタフェース部２１２のディジタルＰＬＬ出力２２９に切替える。
【００６７】
入力インタフェース部２１２の従属制御回路１１３は、他方入力インタフェース部２１１への制御出力２２５が”Ｌ”から”Ｈ”となる時にスレーブ動作からマスター動作となり、他方入力インタフェース部２１１への制御出力２２６を”Ｌ”とし、クロック切替回路１１２への制御出力２２４を”Ｌ”、ディジタルＰＬＬ回路１０６への制御出力２２７を”Ｈ”として送出する。これによりクロック切替回路１１２ではクロックを他方入力インタフェース部２１１のディジタルＰＬＬ出力２２３から入力インタフェース部２１２のディジタルＰＬＬ出力２２９に切替える。
【００６８】
第２の実施形態：次に、本発明の第２の実施形態について図面を参照して詳細に説明する。図７は本発明の第２の実施例、図８はタイミングチャートであり従来と同じ部分は省略する。
【００６９】
入力インタフェース部２１１内の従属制御回路１１３は、制御出力２２５、他方入力インタフェース部２１２内の従属制御回路１１３の制御出力２２６と、抽出選択回路１０４からの抽出クロック情報２１０を用いてマスター動作とスレーブ動作を制御する。制御出力２２５が”Ｈ”、制御出力２２６が”Ｈ”、抽出クロック情報２１０がユニポーラ信号２１１〜２１４のいずれか１つでも使用可能である場合には、マスター動作となり、制御出力２２５を”Ｌ”、クロック切替回路１１２への制御出力２２４を”Ｌ”、ディジタルＰＬＬ回路１０６への制御出力２２７を”Ｈ”とする。制御出力２２５が”Ｈ”、制御入力２２６が”Ｌ”の場合にはスレーブ動作となり、制御出力２２５を”Ｈ”、クロック切替回路１１２への制御出力２２４を”Ｈ”、制御出力２２７としてクロック切替回路１１２から入力するＦＰを送出する。マスター動作からスレーブ動作への切替が発生するのは、抽出クロック情報２１０がユニポーラ信号全て使用不可能の信号を送出してから一定時間経過後に、制御出力２２５を”Ｌ”から”Ｈ”、制御出力２２４を”Ｌ”から”Ｈ、ディジタルＰＬＬ回路１０６への制御出力２２７を”Ｈ”からクロック切替回路１１２から入力するＦＰに切替える。
【００７０】
一方、入力インタフェース部２１２も同様の論理で動作するが、制御出力２２６が”Ｈ”、制御出力２２５が”Ｈ”、抽出クロック情報２１０がユニポーラ信号２１１〜２１４のいずれか１つでも使用可能である場合でもスレーブ動作となるものとする。入力信号１１１から入力信号１１５に切替が発生した場合には、入力信号１１２から入力信号１１４が入力断または異常状態の場合には本発明の第１の実施形態と同じ動作となる。一方、入力信号１１２から入力信号１１４が正常の場合には、図８のｔ１１’の時にもマスター動作とスレーブ動作切替を行わず入力インタフェース部にて入力信号１１５に同期した装置内クロックを用いる。この実施例の利点は、従属制御回路１１３の構成が簡単となることである。
【００７１】
【発明の効果】
第１の効果は、入力インタフェース部間の装置内クロック同期源切替が発生しても誤り無く伝送信号を伝送できることである。その理由は、本発明によるクロック切替装置は、装置内クロック同期源として選択した入力インタフェース部のディジタルＰＬＬ回路で生成したクロックとＦＰを他の入力インタフェース部へ供給することで装置内クロックを同一化し、他のディジタルＰＬＬ回路で生成するＦＰを一意の位相関係に制御することにより、複数の入力インタフェース部から位相制御部への出力位相を一定に保つことである。これにより、クロック切替が発生しても入力インタフェース部のＦＰは、位相制御部内の位相吸収回路の位相吸収範囲内に納めることが出来るのでクロック切替によって伝送信号エラーが発生することなく切替を行うことができる。この為、伝送信号を誤り無く伝送することが可能となる。
【００７２】
第２の効果は、不要なアラームが発生しないことである。その理由は、従来では装置内クロック切替に起因して多重化回路にて同期はずれアラーム等が発生するが、本発明を用いれば、同期はずれが発生しないので不要なアラームは発生しないためである。
【図面の簡単な説明】
【図１】本発明に関する現用Ｎ回線を有する無線伝送装置の装置構成である。
【図２】本発明の第１の実施例による入力インタフェース部である。
【図３】本発明入力インタフェース部内のディジタルＰＬＬ回路である。
【図４】本発明の位相制御部である。
【図５】本発明定常状態時のクロック同期回路動作タイミングチャートである。
【図６】本発明装置内クロック切替動作時のクロック同期回路動作タイミングチャートである。
【図７】本発明の第２の実施例による入力インタフェース部である。
【図８】本発明第２の実施例による装置内クロック切替動作時のクロック同期回路動作タイミングチャートである。
【図９】従来例による入力インタフェース部である。
【図１０】従来例による入力インタフェース部内のディジタルＰＬＬ回路である。
【図１１】従来例による定常状態時のクロック同期回路動作タイミングチャートである。
【図１２】従来例による装置内クロック切替動作時のクロック同期回路動作タイミングチャートである。
【符号の説明】
１１１〜１１４、１１５〜１１８    入力信号
１１〜１４、１５〜１８    入力信号
２１１、２１２    入力インタフェース部
４１    位相制御部
５１    変調部
６１    送信部
７１    受信部
８１    復調部
９１    分配部
１０１１、１０１２    出力インタフェース部
１１１１〜１１１４、１１１５〜１１１８    出力信号
１０１    変換回路
１０２    記憶回路
１０３    多重化回路
１０４    抽出選択回路
１０５    選択回路
１０６    ディジタルＰＬＬ回路
１０７    電圧制御発信器
１０８    位相吸収回路
１０９    選択回路Ｂ
１１０    ＰＬＬ回路
１１１    クロック制御回路
１１２    クロック切替回路
１１３    従属制御回路
２０１    入力信号
２０９    出力
２１０    抽出クロック情報
２１１〜２１４    ユニポーラ信号
２１９、２２０    抽出選択クロック
２２１    制御信号
２２２    選択出力
２２３    ディジタルＰＬＬ出力
２２４    制御出力
２２５    制御出力
２２６    制御出力
２２７    制御出力
２２８    制御信号
２２９    ディジタルＰＬＬ出力
３０１    分周器Ｎ
３０２    分周器Ｍ
３０３    位相比較回路
３０４    発信器
３０５    タイミング生成回路
３０６    Ａ／Ｄ変換回路
３０７    位相記憶回路
３０８    選択回路Ｔ
３０９    Ｄ／Ａ変換回路
３１０    ループフィルタ
３１１    電圧制御発信器
３１２    分周器Ｐ
４０１    Ｎ分周出力
４０２    Ｍ分周出力
４０３    位相比較結果
４０４    カウント値
４０５    記憶値
４０６    出力クロック
４０７    出力ＦＰ
４０８    制御信号
４０９    比較結果
４１０    制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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