(57)【要約】【課題】製造プロセスのばらつきによる影響を受けることなく、精度良く、発振周波数を制限することができるＰＬＬ回路の提供。【解決手段】ＰＬＬ回路は、ＶＣＯ４４を含むデータ再生用ＰＬＬ回路１Ａと、ＶＣＯ４４と同様に構成されるＶＣＯ２７を含む周波数シンセサイザ２とからなる。このＶＣＯ４４は、ループフィルタ１３の出力電圧を電流に変換するＶ−Ｉ変換器４５と、このＶ−Ｉ変換器４５の出力電流を制限する電流制限回路４６と、この電流制限回路４６からの出力電流により発振周波数が決定されるＩＣＯ（電流制御発振器）４７とからなる。電流制限回路４６は、Ｖ−Ｉ変換器４５の出力電流を、周波数シンセサイザ２に含まれるＩＣＯ２７からのバイアス電流を用いて制限するようになっている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力電圧を電流に変換し、この変換電流に応じて発振周波数が制御される第１発振手段と、
前記第１発振手段と同一に構成される第２発振手段とを備え、
前記第１発振手段は、前記第２発振手段に流れるバイアス電流に基づいて前記変換電流を制限する電流制御手段を含むことを特徴とする発振器。
【請求項２】
前記電流制御手段は、前記バイアス電流に基づいて決めてある下限値および上限値になるように、前記変換電流を制限するようにしたことを特徴とする請求項１に記載の発振器。
【請求項３】
前記第１発振手段および前記第２発振手段を、同一の集積回路内に集積化するようにしたことを特徴とする請求項１または請求項２に記載の発振器。
【請求項４】
前記第１発振手段は、
入力電圧を電流に変換するＶ−Ｉ変換器と、
前記Ｖ−Ｉ変換器で変換された電流を、前記バイアス電流に従って制限する電流制限回路と、
前記電流制限回路で出力制限された電流を入力し、その電流に基づいて発振周波数が決定される電流制御発振器とを備え、
前記第１発振手段の入力電圧−発振周波数の変換利得の切り換えを、前記Ｖ−Ｉ変換器の電圧−電流変換率に基づいて行うようにしたことを特徴とする請求項１、請求項２または請求項３に記載の発振器。
【請求項５】
前記電流制限回路は、
前記第２発振手段に流れるバイアス電流を入力し、この入力バイアス電流を任意の倍率で電流ミラーして第１電流および第２電流をそれぞれ生成する第１電流ミラー回路と、
前記Ｖ−Ｉ変換器から出力される電流をミラーする第２電流ミラー回路と、
前記第１電流ミラー回路で生成された前記第１電流と、前記第２電流ミラー回路で生成された電流との減算を行い、この減算された電流をミラーする第３電流ミラー回路と、
前記第１電流ミラー回路が生成された前記第２電流と、前記第３電流ミラー回路で生成された電流との減算を行い、この減算された電流を出力電流とする出力部とからなり、
前記第１電流ミラー回路で設定される任意の倍率に基づいて前記Ｖ−Ｉ変換器から出力される電流の上限を制限するようにしたことを特徴とする請求項４に記載の発振器。
【請求項６】
前記電流制限回路は、
前記第２発振手段に流れるバイアス電流を入力し、この入力バイアス電流を任意の倍率で電流ミラーする第１電流ミラー回路と、
前記Ｖ−Ｉ変換器から出力される電流をミラーして第１電流および第２電流をそれぞれ生成する第２電流ミラー回路と、
前記第１電流ミラー回路で生成された電流と、前記第２電流ミラー回路で生成された前記第１電流との減算を行い、この減算された電流をミラーする第３電流ミラー回路と、
前記第２電流ミラー回路で生成された前記第２電流と、前記第３電流ミラー回路で生成された電流との加算を行い、この加算された電流を出力電流とする出力部とからなり、
前記第１電流ミラー回路で設定される任意の倍率に基づいて前記Ｖ−Ｉ変換器から出力される電流の下限を制限するようにしたことを特徴とする請求項４に記載の発振器。
【請求項７】
前記電流制限回路は、
請求項５に記載の電流制限回路と、請求項６に記載の電流制限回路とを直列に接続し、前記第２発振手段に流れるバイアス電流に対して任意の倍率で、前記Ｖ−Ｉ変換器からの出力電流の上限および下限を制限するようにしたことを特徴とする請求項４に記載の発振器。
【請求項８】
入力電圧を電流に変換し、この変換電流に応じて発振周波数が制御される第１発振手段を含むＰＬＬ回路と、
前記第１発振手段と同一に構成される第２発振手段を含み、前記第１発振手段が発振すべき周波数と同一の周波数付近でロックさせておく周波数シンセサイザとを備え、
前記前記第１発振手段は、前記第２発振手段に流れるバイアス電流に基づいて前記変換電流を制限する電流制御手段を含むことを特徴とするＰＬＬ回路。
【請求項９】
前記電流制御手段は、前記バイアス電流に基づいて決めてある上限値および下限値になるように、前記変換電流を制限するようにしたことを特徴とする請求項８に記載のＰＬＬ回路。
【請求項１０】
前記第１発振手段および前記第２発振手段を、同一の集積回路内に集積化するようにしたことを特徴とする請求項８または請求項９に記載のＰＬＬ回路。
【請求項１１】
前記第１発振手段は、
入力電圧を電流に変換するＶ−Ｉ変換器と、
前記Ｖ−Ｉ変換器で変換された電流を、前記バイアス電流に従って制限する電流制限回路と、
前記電流制限回路で出力制限された電流を入力し、その電流に基づいて発振周波数が決定される電流制御発振器とからなり、
前記第１発振手段の入力電圧−発振周波数の変換利得の切り換えを、前記Ｖ−Ｉ変換器の電圧−電流変換率に基づいて行うようにしたことを特徴とする請求項８、請求項９または請求項１０に記載のＰＬＬ回路。
【請求項１２】
前記電流制限回路は、
前記第２発振手段に流れるバイアス電流を入力し、この入力バイアス電流を任意の倍率で電流ミラーして第１電流および第２電流をそれぞれ生成する第１電流ミラー回路と、
前記Ｖ−Ｉ変換器から出力される電流をミラーする第２電流ミラー回路と、
前記第１電流ミラー回路で生成された前記第１電流と、前記第２電流ミラー回路で生成された電流との減算を行い、この減算された電流をミラーする第３電流ミラー回路と、
前記第１電流ミラー回路が生成された前記第２電流と、前記第３電流ミラー回路で生成された電流との減算を行い、この減算された電流を出力電流とする出力部とからなり、
前記第１電流ミラー回路で設定される任意の倍率に基づいて前記Ｖ−Ｉ変換器から出力される電流の上限を制限するようにしたことを特徴とする請求項１１に記載のＰＬＬ回路。
【請求項１３】
前記電流制限回路は、
前記第２発振手段に流れるバイアス電流を入力し、この入力バイアス電流を任意の倍率で電流ミラーする第１電流ミラー回路と、
前記Ｖ−Ｉ変換器から出力される電流をミラーして第１電流および第２電流をそれぞれ生成する第２電流ミラー回路と、
前記第１電流ミラー回路で生成された電流と、前記第２電流ミラー回路で生成された前記第１電流との減算を行い、この減算された電流をミラーする第３電流ミラー回路と、
前記第２電流ミラー回路で生成された前記第２電流と、前記第３電流ミラー回路で生成された電流との加算を行い、この加算された電流を出力電流とする出力部とからなり、
前記第１電流ミラー回路で設定される任意の倍率に基づいて前記Ｖ−Ｉ変換器から出力される電流の下限を制限するようにしたことを特徴とする請求項１１に記載のＰＬＬ回路。
【請求項１４】
前記電流制限回路は、
請求項１２に記載の電流制限回路と、請求項１３に記載の電流制限回路とを直列に接続し、前記第２発振手段に流れるバイアス電流に対して任意の倍率で、前記Ｖ−Ｉ変換器からの出力電流の上限および下限を制限するようにしたことを特徴とする請求項１１に記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ）回路などに使用さされる発振器に関し、特に、発振周波数が、集積回路の製造プロセスのばらつきの影響を受けることなく精度良く制限できるようにした発振器に関するものである。
また、本発明は、その発振器を使用したＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
ＭＯディスクなどの光ディスク再生装置において、データの再生を行うデータ再生用のＰＬＬ回路は、入力データの入力時には、周波数位相引き込みが高速でなくてはならない。
また、一般に、光ディスク再生装置に使用されるＰＬＬ回路の入力データのチャネルレートは、ディスクの回転数、メディアの種類、メディア内の再生領域などによって、細かく、数多く切り換わる。
【０００３】
このため、光ディスク再生装置に使用される従来のＰＬＬ回路としては、図６に示すように、データ再生用ＰＬＬ回路１と、ＰＬＬ回路を用いて多数の安定な周波数のクロックが得られる周波数シンセサイザ２とを備えたものが知られている（例えば、非特許文献１参照）。
ここで、データ再生用ＰＬＬ回路１は、切り換えスイッチ１１と、周波数位相比較器１２と、ループフィルタ１３と、ＶＣＯ（電圧制御発振器）１４と、を備えている。
【０００４】
周波数シンセサイザ２は、外部基準クロックを１／Ｎに分周する分周器２１と、周波数位相比較器２２と、ループフィルタ２３と、ＶＣＯ２４と、ＶＣＯ２４の出力を１／Ｍに分周する分周器２５とを備え、ＮおよびＭを可変することにより任意の周波数の出力が得られるようになっている。
このような構成からなる図６のＰＬＬ回路の動作について説明する。
【０００５】
まず、データ再生用ＰＬＬ回路１に対して入力データが入力されないときには、切り換えスイッチ１１は、その接点が図６とは反対の位置に設定される。この時には、周波数位相比較器１２は、その入力データのチャネルレート付近のクロック（トレーニング用クロック）を周波数シンセサイザ２から受け取る。データ再生用ＰＬＬ回路１は、そのクロックにロックすることで予めトレーニングしておく。
【０００６】
ここで、周波数シンセサイザ２は、分周器２１に入力される外部基準クロックと、分周器２２、２５の分周比を任意に設定することにより所望のクロックを生成できるようになっている。このため、データ再生用ＰＬＬ回路１の入力データのチャネルレートに応じた、上記のようなトレーニング用クロックを生成することができる。
【０００７】
一方、データ再生用ＰＬＬ回路１に対して入力データが入力されるときには、切り換えスイッチ１１は、その接点が図６の位置に切り換わる。この時には、周波数位相比較器１２は、その入力データを受け取るが、上記のように予めトレーニングしているので、データ再生用ＰＬＬ回路１は、周波数位相引き込みを高速に行うことができる。
【０００８】
なお、周波数シンセサイザ２を構成するＰＬＬ回路自体は、データ再生用ＰＬＬ回路１に比べ、周波数位相引き込みを高速に行う必要がない。
ところで、ＰＬＬ回路の一般的な構成を示すと、図７に示すようになる。
図７に示すＰＬＬ回路は、入力信号を１／Ｎに分周する分周器３１と、周波数位相比較器３２と、ループフィルタ３３と、ＶＣＯ３４と、ＶＣＯ３４の出力を１／Ｍに分周する分周器３５と、を備えている。
【０００９】
このような構成からなる一般的なＰＬＬ回路では、分周器３１に入力される入力信号のジッタおよび外乱などによってＶＣＯ３４の発振周波数が瞬間的に過剰に高くなり、ＶＣＯ３４自体、またはその後の回路（コンパレータやインバータ、分周器など）が、その周波数で動作できなくなる場合がある。この結果、周波数位相比較器３２に入力されるべき、帰還クロックが停止してしまうと、ＰＬＬ回路は正帰還系となり、入力信号のジッタや外乱がなくなった後でも正常状態に戻らなくなる現象が発生する。
【００１０】
つまり、周波数位相比較器３２への帰還クロックの供給が停止すると（周波数がゼロ）、周波数位相比較器３２は、ＶＣＯ３４の発振周波数をさらに上げる旨の信号（アップ信号ＵＰ）を出力し、リセット信号などを入力しない限り、帰還クロックの供給は停止したままとなる。
特に、高速に周波数および位相を引き込む必要があるＰＬＬ回路では、ＶＣＯ３４の利得（ゲイン）は非常に高く設定されており、入力信号のジッタや外乱に対して非常に有感であり、正帰還になり易い。
【００１１】
ここで、正帰還とは、以下のような場合をいう。この例では、ＶＣＯ３４は、入力電圧を高くすると発振周波数が高くなるものとする。いま、外乱などによりＶＣＯ３４の出力が停止する程、入力電圧が上がったものとすると、周波数位相比較器３２に入力される帰還クロックの周波数は０になる。周波数位相比較器３２は、入力信号を分周器３２で１／Ｎに分周した信号と帰還クロックとの位相を比較し、帰還クロックの周波数をあげる旨のアップ信号ＵＰを出力する。すると、ＶＣＯ３４の入力信号がますます上昇し、ＶＣＯ３４の出力は停止したままで、周波数位相比較器３２はさらにアップ信号ＵＰを出力し続ける。この状態が正帰還である。
【００１２】
このような現象を防ぐには、ＶＣＯ３４が過剰に高い周波数を発振しないように、ＶＣＯ３４の発振を制限する機能がＰＬＬ回路に付加されている。
ここで、入力信号（入力データ）がある区間だけ、周波数位相引き込みをさらに高速とするため、ＶＣＯ３４の利得を可変とする場合には、ＶＣＯ３４の任意の利得で、発振制限回路を高精度に動作させる必要がある。
【００１３】
また、上記の周波数シンセサイザ２では、高速に周波数および位相を引き込む必要がなく、ＶＣＯ２４の利得を低く設定できるので、入力信号のジッタや外乱で、帰還クッロクが停止するほど発振周波数が高くなることはなく、その結果、ＰＬＬ回路が正帰還の状態になることはない。
次に、上記のように、ＶＣＯの発振を制限する機能が付加された、従来のＰＬＬ回路について説明する。
【００１４】
図８に示すＰＬＬ回路は、図７に示すＰＬＬ回路のＶＣＯ３４の入力側に、発振制限回路として機能する電圧制限回路３６を設けるようにしたものである。
すなわち、ＶＣＯ３４は、入力電圧に応じてその発振周波数が制御される発振器である。そこで、ＶＣＯ３４の入力電圧が一定値を超えないように、ＶＣＯ３４の入力側に、その入力電圧を制限する電圧制限回路３６を設けるようにしたものである。
【００１５】
電圧制限回路３６は、図９に示すように、Ｎ型のＭＯＳトランジスタＱ１をダイオード接続し、またはダイドードＤ１から構成され、これにより入力電圧が所定値（例えばダイオードの出力飽和電圧）を上回る場合に、その出力電圧をその所定値に制限するようになっている。
図１０に示すＰＬＬ回路は、図７に示すＰＬＬ回路のＶＣＯ３４を、電流制限方式のＶＣＯ３７に置き換えたものである。
【００１６】
すなわち、ＶＣＯ３７は、図１１に示すように、Ｖ−Ｉ変換器（電圧−電流変換器）３７１と、ＩＣＯ（電流制御発振器）３７３とを有するＶＣＯにおいて、Ｖ−Ｉ変換器３７１と、ＩＣＯ３７３との間に、電流制限回路３７２を介在するようにしたものである（例えば、非特許文献１参照）。
電流制限回路３７２は、外部から基準電流Ｉｒｅｆを受け取るとともに、Ｖ−Ｉ変換器３７１からの入力電流を受け取り、その入力電流がその基準電流Ｉｒｅｆ（例えば１００〔μＡ〕）を上回る場合に、出力電流をその基準電流Ｉｒｅｆに制限するようになっている。
【００１７】
【非特許文献１】
Ａ  ３−５．５Ｖ  ＣＭＯＳ  ３２Ｍｂ／ｓ  ＦＵＬＬＹ−ＩＮＴＥＧＲＡＴＥＤ  ＲＥＡＤ  ＣＨＡＮＮＥＬ  ＦＯＲ  ＤＩＳＫ−ＤＲＩＶＥＳ（ＩＥＥＥ  １９９３  ＣＵＳＴＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＣＯＮＦＥＲＥＮＣＥ）
【００１８】
【発明が解決しようとする課題】
ところで、図９に示す従来回路では、以下の（１）〜（３）のような不都合がある。
（１）一般に、製造プロセスにはばらつきがあり、このばらつきによりＶＣＯ３４の電圧−周波数変換利得（ＶＣＯ３４の利得）は大きく変動し、必要な周波数の上限と、帰還クロックが停止してしまう周波数が近接している場合に、電圧制限回路３６の制限電圧を決定するのが難しい。
（２）ＰＬＬ回路が光ディスク再生装置のデータ再生用ＰＬＬ回路として使用される場合には、電圧制限回路３６の制限電圧が単一では、ＶＣＯ３４のゲインが大きな設定時には発振周波数の上限を超えてしまう。一方、ＶＣＯ３４のゲインが小さな設定時には、制限電圧による制限のために必要とする周波数を発振できない。従って、ＶＣＯ３４のゲインの切り換えに応じて、制限電圧を高速に切り換える回路が必要となる。
（３）ＶＣＯをＰＬＬ回路で使用する場合、ＶＣＯの入力の前段にあるループフィルタは、ＩＣ（集積回路）の外部で構成されることが多く、ダイオードなどからなる電圧制限回路３６に打ち勝つような外乱が入力された場合には、発振周波数の上限を超えて、帰還クロックが停止してしまう。
【００１９】
これに対して、図１１に示すＶＣＯ３７では、図９に示す従来回路に比べて以下の（Ａ）および（Ｂ）のような利点がある。
（Ａ）通常、ＶＣＯ３７を構成するＶ−Ｉ変換器およびＩＣＯは、集積回路により構成されるため、Ｖ−Ｉ変換器とＩＣＯの間に挿入される電流制限回路の出力は外乱を受け難く、また一般に電流は電圧に対して外乱に強い。
（Ｂ）上記の（２）のように、ＶＣＯの利得が可変の場合には、ＶＣＯの利得の切り換えをＶ−Ｉ変換部で行うことにより、電流制限回路の制限値を切り換えることなく、対応できる。
【００２０】
しかし、このような利点がある図１１に示すＶＣＯでも、以下のような不都合がある。
すなわち、Ｖ−Ｉ変換器におけるばらつきは減少するものの、ＩＣＯのゲイン（電流−周波数変換利得）は製造プロセスより大きく変動するため、制限電流値を決定しにくいという不都合がある。
【００２１】
そこで、本発明の第１の目的は、上記の点に鑑み、製造プロセスのばらつきによる影響を受けることなく、精度良く、発振周波数を制限することができる発振器を提供することにある。
また、本発明の第２の目的は、その発振器を利用するようにし、外乱などがある場合でも安定に動作できるようにしたＰＬＬ回路を提供することにある。
【００２２】
【課題を解決するための手段】
上記課題を解決して本発明の第１の目的を達成するために、請求項１〜請求項７に記載の各発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、入力電圧を電流に変換し、この変換電流に応じて発振周波数が制御される第１発振手段と、前記第１発振手段と同一に構成される第２発振手段とを備え、前記第１発振手段は、前記第２発振手段に流れるバイアス電流に基づいて前記変換電流を制限する電流制御手段を含むことを特徴とするものである。
【００２３】
請求項２に記載の発明は、請求項１に記載の発振器において、前記電流制御手段は、前記バイアス電流に基づいて決めてある下限値および上限値になるように、前記変換電流を制限するようにしたことを特徴とするものである。
請求項３に記載の発明は、請求項１または請求項２に記載の発振器において、前記第１発振手段および前記第２発振手段を、同一の集積回路内に集積化するようにしたことを特徴とするものである。
【００２４】
請求項４に記載の発明は、請求項１、請求項２または請求項３に記載の発振器において、前記第１発振手段は、入力電圧を電流に変換するＶ−Ｉ変換器と、前記Ｖ−Ｉ変換器で変換された電流を、前記バイアス電流に従って制限する電流制限回路と、前記電流制限回路で出力制限された電流を入力し、その電流に基づいて発振周波数が決定される電流制御発振器とを備え、前記第１発振手段の入力電圧−発振周波数の変換利得の切り換えを、前記Ｖ−Ｉ変換器の電圧−電流変換率に基づいて行うようにしたことを特徴とするものである。
【００２５】
請求項５に記載の発明は、請求項４に記載の発振器において、前記電流制限回路は、前記第２発振手段に流れるバイアス電流を入力し、この入力バイアス電流を任意の倍率で電流ミラーして第１電流および第２電流をそれぞれ生成する第１電流ミラー回路と、前記Ｖ−Ｉ変換器から出力される電流をミラーする第２電流ミラー回路と、前記第１電流ミラー回路で生成された前記第１電流と、前記第２電流ミラー回路で生成された電流との減算を行い、この減算された電流をミラーする第３電流ミラー回路と、前記第１電流ミラー回路が生成された前記第２電流と、前記第３電流ミラー回路で生成された電流との減算を行い、この減算された電流を出力電流とする出力部とからなり、前記第１電流ミラー回路で設定される任意の倍率に基づいて前記Ｖ−Ｉ変換器から出力される電流の上限を制限するようにしたことを特徴とするものである。
【００２６】
請求項６に記載の発明は、請求項４に記載の発振器において、前記電流制限回路は、前記第２発振手段に流れるバイアス電流を入力し、この入力バイアス電流を任意の倍率で電流ミラーする第１電流ミラー回路と、前記Ｖ−Ｉ変換器から出力される電流をミラーして第１電流および第２電流をそれぞれ生成する第２電流ミラー回路と、前記第１電流ミラー回路で生成された電流と、前記第２電流ミラー回路で生成された前記第１電流との減算を行い、この減算された電流をミラーする第３電流ミラー回路と、前記第２電流ミラー回路で生成された前記第２電流と、前記第３電流ミラー回路で生成された電流との加算を行い、この加算された電流を出力電流とする出力部とからなり、前記第１電流ミラー回路で設定される任意の倍率に基づいて前記Ｖ−Ｉ変換器から出力される電流の下限を制限するようにしたことを特徴とするものである。
【００２７】
請求項７に記載の発明は、請求項４に記載の発振器において、前記電流制限回路は、請求項５に記載の電流制限回路と、請求項６に記載の電流制限回路とを直列に接続し、前記第２発振手段に流れるバイアス電流に対して任意の倍率で、前記Ｖ−Ｉ変換器からの出力電流の上限および下限を制限するようにしたことを特徴とするものである。
【００２８】
このように本発明の発振器では、第２発振手段を第１発振手段と同一に構成し、第１発振手段が、第２発振手段に流れるバイアス電流に基づいて変換電流を制限する電流制限手段を含むようにした。
また、本発明の発振器では、第１発振手段および第２発振手段を、同一の集積回路内に集積化するようにした。
【００２９】
このため、本発明の発振器によれば、製造プロセスのばらつきにより発振ゲインにばらつきがあるような場合であっても、そのばらつきの影響を受けることなく、精度良く、発振周波数を制限することが可能となる。
本発明の第２の目的を達成するために、請求項８〜請求項１４に記載の各発明は、以下のように構成した。
【００３０】
すなわち、請求項８に記載の発明は、入力電圧を電流に変換し、この変換電流に応じて発振周波数が制御される第１発振手段を含むＰＬＬ回路と、前記第１発振手段と同一に構成される第２発振手段を含み、前記第１発振手段が発振すべき周波数と同一の周波数付近でロックさせておく周波数シンセサイザとを備え、前記前記第１発振手段は、前記第２発振手段に流れるバイアス電流に基づいて前記変換電流を制限する電流制御手段を含むことを特徴とするものである。
【００３１】
請求項９に記載の発明は、請求項８に記載のＰＬＬ回路において、前記電流制御手段は、前記バイアス電流に基づいて決めてある上限値および下限値になるように、前記変換電流を制限するようにしたことを特徴とするものである。
請求項１０に記載の発明は、請求項８または請求項９に記載のＰＬＬ回路において、前記第１発振手段および前記第２発振手段を、同一の集積回路内に集積化するようにしたことを特徴とするものである。
【００３２】
請求項１１に記載の発明は、請求項８、請求項９または請求項１０に記載のＰＬＬ回路において、前記第１発振手段は、入力電圧を電流に変換するＶ−Ｉ変換器と、前記Ｖ−Ｉ変換器で変換された電流を、前記バイアス電流に従って制限する電流制限回路と、前記電流制限回路で出力制限された電流を入力し、その電流に基づいて発振周波数が決定される電流制御発振器とからなり、前記第１発振手段の入力電圧−発振周波数の変換利得の切り換えを、前記Ｖ−Ｉ変換器の電圧−電流変換率に基づいて行うようにしたことを特徴とするものである。
【００３３】
請求項１２に記載の発明は、請求項１１に記載のＰＬＬ回路において、前記電流制限回路は、前記第２発振手段に流れるバイアス電流を入力し、この入力バイアス電流を任意の倍率で電流ミラーして第１電流および第２電流をそれぞれ生成する第１電流ミラー回路と、前記Ｖ−Ｉ変換器から出力される電流をミラーする第２電流ミラー回路と、前記第１電流ミラー回路で生成された前記第１電流と、前記第２電流ミラー回路で生成された電流との減算を行い、この減算された電流をミラーする第３電流ミラー回路と、前記第１電流ミラー回路が生成された前記第２電流と、前記第３電流ミラー回路で生成された電流との減算を行い、この減算された電流を出力電流とする出力部とからなり、前記第１電流ミラー回路で設定される任意の倍率に基づいて前記Ｖ−Ｉ変換器から出力される電流の上限を制限するようにしたことを特徴とするものである。
【００３４】
請求項１３に記載の発明は、請求項１１に記載のＰＬＬ回路において、前記電流制限回路は、前記第２発振手段に流れるバイアス電流を入力し、この入力バイアス電流を任意の倍率で電流ミラーする第１電流ミラー回路と、前記Ｖ−Ｉ変換器から出力される電流をミラーして第１電流および第２電流をそれぞれ生成する第２電流ミラー回路と、前記第１電流ミラー回路で生成された電流と、前記第２電流ミラー回路で生成された前記第１電流との減算を行い、この減算された電流をミラーする第３電流ミラー回路と、前記第２電流ミラー回路で生成された前記第２電流と、前記第３電流ミラー回路で生成された電流との加算を行い、この加算された電流を出力電流とする出力部とからなり、前記第１電流ミラー回路で設定される任意の倍率に基づいて前記Ｖ−Ｉ変換器から出力される電流の下限を制限するようにしたことを特徴とするものである。
【００３５】
請求項１４に記載の発明は、請求項１１に記載のＰＬＬ回路において、前記電流制限回路は、請求項１２に記載の電流制限回路と、請求項１３に記載の電流制限回路とを直列に接続し、前記第２発振手段に流れるバイアス電流に対して任意の倍率で、前記Ｖ−Ｉ変換器からの出力電流の上限および下限を制限するようにしたことを特徴とするものである。
【００３６】
このように本発明のＰＬＬ回路では、第２発振手段を第１発振手段と同一に構成し、第１発振手段が、第２発振手段に流れるバイアス電流に基づいて変換電流を制限する電流制限手段を含むようにした。
また、本発明のＰＬＬ回路では、第１発振手段および第２発振手段を、同一の集積回路内に集積化するようにした。
【００３７】
このため、本発明のＰＬＬ回路によれば、製造プロセスのばらつきにより発振ゲインにばらつきがあるような場合であっても、そのばらつきの影響を受けることなく、精度良く、発振周波数を制限することが可能となる。
従って、本発明のＰＬＬ回路によれば、外乱などがある場合でも安定に動作すとことが可能となる。
【００３８】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
本発明の発振器の実施形態は、図１に示す本発明のＰＬＬ回路の実施形態に適用されるので、以下では、本発明のＰＬＬ回路の実施形態について説明する。
この実施形態に係るＰＬＬ回路は、例えば、ＭＯディスクなどの記録媒体に記録されるデータを再生する光ディスク再生装置に使用されるものである。
【００３９】
このため、この実施形態に係るＰＬＬ回路は、図１に示すように、入力データに基づいて再生データを得るとともに再生クロックを得るためのデータ再生用ＰＬＬ回路１Ａと、ＰＬＬ回路を用いて多数の安定な周波数のクロック（トレーニング用クロック）を得るための周波数シンセサイザ２とを備えている。
データ再生用ＰＬＬ回路１Ａは、図１に示すように、切り換えスイッチ１１と、周波数位相比較器１２と、ループフィルタ１３と、ＶＣＯ（電圧制御発振器）４４とを備えている。
【００４０】
切り換えスイッチ１１は、切り換え信号に基づき、入力データと周波数シンセサイザ２からのトレーニング用クッロクを選択的に周波数位相比較器１２に供給するためのスイッチである。
周波数位相比較器１２は、入力データとＶＣＯ４４の発振出力との位相を比較し、またはトレーニング用クロックとＶＣＯ４４の発振出力との位相を比較し、その位相差に応じた電圧を生成して出力するものである。
【００４１】
ループフィルタ１３は、その位相差に応じた出力を平滑化するためのフィルタである。
ＶＣＯ４４は、ループフィルタ１３からの出力に基づいて発振周波数が制御される発振器であり、この発振出力が周波数位相比較器１２の入力側に帰還されるようになっている。
【００４２】
このＶＣＯ４４は、図１に示すように、ループフィルタ１３の出力電圧を電流に変換するＶ−Ｉ変換器４５と、このＶ−Ｉ変換器４５の出力電流を制限する電流制限回路４６と、この電流制限回路４６からの出力電流により発振周波数が決定されるＩＣＯ（電流制御発振器）４７とを備え、ＶＣＯ４４の入力電圧−発振周波数の変換利得の切り換えを、Ｖ−Ｉ変換器４５の電圧−電流変換率に基づいて行うようになっている。
【００４３】
電流制限回路４６は、Ｖ−Ｉ変換器４５の出力電流を、周波数シンセサイザ２を構成する後述のＩＣＯ２７からのバイアス電流（ＩＣＯ２７に流れる電流）を用いて、後述のように制限するようになっている。なお、電流制限回路４６の具体的な構成については、後述する。
周波数シンセサイザ２は、図１に示すように、分周器２１と、周波数位相比較器２２と、ループフィルタ２３と、ＶＣＯ２４と、分周器２５とを備え、ＮおよびＭを可変することで任意の周波数の出力が得られるようになっている。
【００４４】
分周器２１は、外部基準クッロクの周波数を１／Ｎに分周させ、これを周波数位相比較器２２に出力するものである。
周波数位相比較器２２は、分周器２１の出力と分周器２５の出力の位相を比較し、その位相差に応じた電圧を生成して出力するものである。
ループフィルタ２３は、その位相差に応じた出力を平滑化するためのフィルタである。
【００４５】
ＶＣＯ２４は、ループフィルタ２３からの出力に基づいて発振周波数が制御される発振器であり、この発振出力は分周器２５を介して周波数位相比較器２２の入力側に帰還されるようになっている。
このＶＣＯ２４は、図１に示すように、ループフィルタ２３の出力電圧を電流に変換するＶ−Ｉ変換器２６と、このＶ−Ｉ変換器２６の出力電流により発振周波数が制御されるＩＣＯ（電流制御発振器）２７とを備えている。
【００４６】
ここで、ＶＣＯ２４はＶ−Ｉ変換器２６とＩＣＯ２７から構成され、ＶＣＯ４４はＶ−Ｉ変換器４５、電流制限回路４６、およびＩＣＯ４７から構成されるが、ＶＣＯ２４は電流制限回路４６を除いてＶＣＯ４４と同一に構成されるものとする。
また、このような各構成要素からなるデータ再生用ＰＬＬ回路１Ａと、周波数シンセサイザ２とは、同一の基板上に集積回路化されている。
【００４７】
次に、このような構成からなる実施形態に係るＰＬＬ回路の動作の一例について説明する。
まず、データ再生用ＰＬＬ回路１Ａに対して入力データが入力されないときには、切り換えスイッチ１１は、その接点が図１とは反対の位置に設定される。この時には、周波数位相比較器１２は、その入力データのチャネルレート付近のクロック（トレーニング用クロック）を周波数シンセサイザ２から受け取る。データ再生用ＰＬＬ回路１Ａは、そのクロックにロックすることで予めトレーニングしておく。
【００４８】
ここで、周波数シンセサイザ２は、分周器２１に入力される外部基準クロックと、分周器２１、２５の分周比を任意に設定することにより所望のクロックを生成できる。このため、データ再生用ＰＬＬ回路１Ａの入力データのチャネルレートに応じた、上記のようなトレーニング用クロックを生成できる。
一方、データ再生用ＰＬＬ回路１Ａに対して入力データが入力されるときには、切り換えスイッチ１１は、その接点が図１の位置に切り換わる。この時には、周波数位相比較器１２は、その入力データを受け取るが、上記のように予めトレーニングをしているので、データ再生用ＰＬＬ回路１Ａは、周波数位相引き込みを高速に行うことができる。
【００４９】
なお、周波数シンセサイザ２を構成するＰＬＬ回路自体は、データ再生用ＰＬＬ回路１Ａに比べ、周波数位相引き込みを高速に行う必要がない。
以上のように、この実施形態では、ＩＣＯ４７の発振周波数を制限する基準値となる電流制限回路４６の基準電流Ｉｒとして、発振周波数を制限したい目的のＩＣＯ４７が発振すべき周波数と同一付近でロックさせておいた周波数シンセサイザ２内のＩＣＯ２７のバイアス電流（ＩＣＯ２７に流れる電流）を使用するようにした。そして、そのバイアス電流を用いて、ＩＣＯ４７に流れる電流を、例えば、（Ｉｒ×１．２）といった電流値で制限するようにした。
【００５０】
また、この実施形態では、周波数シンセサイザ２内のＩＣＯ２７を、発振周波数を制限したい目的のＩＣＯ４７と同一の構成としたので、ＩＣＯ４７の電流値は、同一の集積回路内におけるばらつきの範囲内で、ＩＣＯ２７に流れる電流値と同じ値にできる。一般に、同一の集積回路内におけるばらつきは、製造ばらつきに比べ、非常に小さいので精度は高い。
【００５１】
従って、この実施形態では、電流制限回路４６の電流制限用の基準電流Ｉｒを、ＩＣＯ２７に流れる電流を使用することで、製造プロセスのばらつきによりＩＣＯの利得のばらつきの影響を受けることなく、発振周波数の制限を行うことができる。この結果、データ再生用ＰＬＬ回路１Ａは、外乱などがある場合でも、安定に動作できる。
【００５２】
次に、図１に示す電流制限回路４６の回路構成例について、図２および図３を参照して説明する。
この電流制限回路４６は、入力電流が予め設定されている上限値を上回る場合に入力電流をその上限値に制限する図２に示す上限電流制限回路４８と、入力電流が予め設定されている下限値を下回る場合に入力電流をその下限値に制限する下限電流制限回路４９とからなり、入力電流がその上限値と下限値で囲まれた範囲内に属する場合にはその入力電流をそのまま出力し、一方、その範囲内に属しない場合には入力電流をその上限値または下限値に制限するようにしたものである。
【００５３】
このため、電流制限回路４６は、図２に示す上限電流制限回路４８と、図３に示す下限電流制限回路４９とを直列に接続して構成される。
すなわち、上限電流制限回路４８の入力端子５２を図１に示すＶ−Ｉ変換器４５の出力側に接続するとともに、その出力端子５３を下限電流制限回路４９の入力端子５５に接続し、その出力端子５６から出力電流を得るようにする。なお、上記の例では、上限電流制限回路４８を前段とし、下限電流制限回路４９を後段として直列接続したが、これを逆に接続するようにしても良い。
【００５４】
また、この電流制限回路４６は、その上限値と下限値を設定するために、周波数シンセサイザ２のＩＣＯ２７のバイアス電流を使用するようにした点に特徴があり、そのバイアス電流を、上限電流制限回路４８の入力端子５１と、下限電流制限回路４９の入力端子５４にそれぞれ供給するようになっている。
次に、上限電流制限回路４８の具体的な構成について説明する。
【００５５】
この上限電流制限回路４８は、図２に示すように、第１電流ミラー回路４８Ａと、第２電流ミラー回路４８Ｂと、第３電流ミラー回路４８Ｃと、出力回路４８Ｄとを備え、第１電流ミラー回路４８Ａで設定される任意の倍率に基づいて、図１に示すＶ−Ｉ変換器４５からの出力電流の上限値を制御するものである。
第１電流ミラー回路４８Ａは、図１に示す周波数シンセサイザ２のＩＣＯ２７に流れるバイアス電流を基準電流Ｉｒとして入力し、この基準電流Ｉｒを任意の倍率で電流ミラーして電流Ｉ１及び電流Ｉ２をそれぞれ生成する回路である。
【００５６】
第２電流ミラー回路４８Ｂは、図１に示すＶ−Ｉ変換器４５から出力される電流を入力し、この入力電流Ｉｉｎを電流ミラーして電流Ｉ３を生成する回路である。
第３電流ミラー回路４８Ｃは、第１電流ミラー回路４８Ａで生成された電流Ｉ１と、第２電流ミラー回路４８Ｂで生成された電流Ｉ３との減算を行い、この減算された電流をミラーして電流Ｉ５を生成する回路である。
【００５７】
出力回路４８Ｄは、第１電流ミラー回路４８Ａで生成された電流Ｉ２と、第３電流ミラー回路４８Ｃで生成された電流Ｉ５との減算を行い、この減算された電流を出力電流Ｉｏｕｔとする回路である。
さらに詳述すると、第１電流ミラー回路４８Ａは、図２に示すように、Ｎ型のＭＯＳトランジスタＱ１、Ｑ２からなるミラー回路と、Ｐ型のＭＯＳトランジスタＱ３、Ｑ４、Ｑ５からなるミラー回路とを組み合わせたものである。
【００５８】
すなわち、ＭＯＳトランジスタＱ１のドレインは、基準電流Ｉｒが入力される入力端子５１に接続されるとともに、自己のゲートに接続されている。ＭＯＳトランジスタＱ１、Ｑ２は、その各ゲートが共通接続されるとともに、その各ソースが共通接続され、その共通接続部が接地されている。ＭＯＳトランジスタＱ２のドレインは、ＭＯＳトランジスタＱ３のドレインに接続されている。
【００５９】
ＭＯＳトランジスタＱ３のゲートは、自己のドレインに接続されるとともに、ＭＯＳトランジスタＱ４、Ｑ５の各ゲートに接続されている。ＭＯＳトランジスタＱ３〜Ｑ５の各ソースは共通接続され、その共通接続部が電源に接続されるようになっている。
第２電流ミラー回路４８Ｂは、Ｎ型のＭＯＳトランジスタＱ６、Ｑ７などからなる。すなわち、ＭＯＳトランジスタＱ６のドレインは、入力電流Ｉｉｎが入力される入力端子５２に接続されるとともに、自己のゲートに接続されている。ＭＯＳトランジスタＱ６、Ｑ７は、その各ゲートが共通接続されるとともに、その各ソースが共通接続され、その共通接続部が接地されている。ＭＯＳトランジスタＱ７のドレインは、ＭＯＳトランジスタＱ４のドレインに接続されている。
【００６０】
第３電流ミラー回路４８Ｃは、Ｎ型のＭＯＳトランジスタＱ８、Ｑ９などからなる。すなわち、ＭＯＳトランジスタＱ８のドレインは、ＭＯＳトランジスタＱのドレインに接続されるとともに、自己のゲートに接続されている。ＭＯＳトランジスタＱ８、Ｑ９は、その各ゲートが共通接続されるとともに、その各ソースが共通接続され、その共通接続部が接地されている。ＭＯＳトランジスタＱ９のドレインは、ＭＯＳトランジスタＱ５のドレインに接続されている。
【００６１】
出力回路４８Ｄは、ＭＯＳトランジスタ５に流れる電流と、ＭＯＳトランジスタＱ９に流れる電流の差の電流を取り出すために、ＭＯＳトランジスタ５のドレンとＭＯＳトランジスタＱ９のドレインの共通接続部を出力端子５３に接続するようにしている。
次に、下限電流制限回路４９の具体的な構成について説明する。
【００６２】
この下限電流制限回路４９は、図３に示すように、第１電流ミラー回路４９Ａと、第２電流ミラー回路４９Ｂと、第３電流ミラー回路４９Ｃと、出力回路４９Ｄとを備え、第１電流ミラー回路４９Ａで設定される任意の倍率に基づいて、図１に示すＶ−Ｉ変換器４５からの出力電流の下限値を制限する回路である。
第１電流ミラー回路４９Ａは、図１に示す周波数シンセサイザ２のＩＣＯ２７に流れるバイアス電流を基準電流Ｉｒとして入力し、この基準電流Ｉｒを任意の倍率で電流ミラーして電流ｉ６を生成する回路である。
【００６３】
第２電流ミラー回路４９Ｂは、図１に示すＶ−Ｉ変換器４５から出力される電流を入力し、この入力電流Ｉｉｎをミラーして電流Ｉ７および電流Ｉ８をそれぞれ生成して出力する回路である。
第３電流ミラー回路４９Ｃは、第１電流ミラー回路４９Ａで生成された電流Ｉ６と、第２電流ミラー回路４９Ｂで生成された電流Ｉ７との減算を行い、この減算された電流をミラーして電流Ｉ１０を生成する回路である。
【００６４】
出力回路４９Ｄは、第２電流ミラー回路４９Ｂで生成された電流Ｉ８と、第３電流ミラー回路４９Ｃで生成された電流Ｉ１０との加算を行い、この加算された電流を出力電流Ｉｏｕｔとする回路である。
さらに詳述すると、第１電流ミラー回路４９Ａは、図３に示すように、Ｎ型のＭＯＳトランジスタＱ１１、Ｑ１２からなるミラー回路と、Ｐ型のＭＯＳトランジスタＱ１３、Ｑ１４からなるミラー回路とを組み合わせたものである。
【００６５】
すなわち、ＭＯＳトランジスタＱ１１のドレインは、基準電流Ｉｒが入力される入力端子５４に接続されるとともに、自己のゲートに接続されている。ＭＯＳトランジスタＱ１１、Ｑ１２は、その各ゲートが共通接続されるとともに、その各ソースが共通接続され、その共通接続部が接地されている。ＭＯＳトランジスタＱ１２のドレインは、ＭＯＳトランジスタＱ１３のドレインに接続されている。
【００６６】
ＭＯＳトランジスタＱ１３のゲートは、自己のドレインに接続されるとともに、ＭＯＳトランジスタＱ１４のゲートに接続されている。ＭＯＳトランジスタＱ１３、Ｑ１４の各ソースは共通接続され、その共通接続部が電源に接続されるようになっている。
第２電流ミラー回路４９Ｂは、Ｎ型のＭＯＳトランジスタＱ１５〜Ｑ１７からなるミラー回路と、Ｐ型のＭＯＳトランジスタＱ１８、Ｑ１９からなるミラー回路から構成される。
【００６７】
すなわち、ＭＯＳトランジスタＱ１５のドレインは、入力電流Ｉｉｎが入力される入力端子５５に接続されるとともに、自己のゲートに接続されている。ＭＯＳトランジスタＱ１５〜Ｑ１７は、その各ゲートが共通接続されるとともに、その各ソースが共通接続され、その共通接続部が接地されている。ＭＯＳトランジスタＱ１６のドレインは、ＭＯＳトランジスタＱ１４のドレインとＭＯＳトランジスタＱ２１のドレインに接続されている。ＭＯＳトランジスタＱ１７のドレインは、ＭＯＳトランジスタＱ１８のドレインに接続されている。
【００６８】
ＭＯＳトランジスタＱ１８のゲートは、自己のドレインに接続されるとともに、ＭＯＳトランジスタＱ１９のゲートに接続されている。ＭＯＳトランジスタＱ１８、Ｑ１９の各ソースは共通接続され、その共通接続部が電源に接続されるようになっている。ＭＯＳトランジスタＱ１９のドレインは、出力端子５６に接続されている。
【００６９】
第３電流ミラー回路４９Ｃは、Ｎ型のＭＯＳトランジスタＱ２１、Ｑ２２からなるミラー回路と、Ｐ型のＭＯＳトランジスタＱ２３、Ｑ２４からなるミラー回路とから構成される。
すなわち、ＭＯＳトランジスタＱ２１のドレインは、ＭＯＳトランジスタＱ１６のドレインに接続され、自己のゲートに接続されている。ＭＯＳトランジスタＱ２１、Ｑ２２は、その各ゲートが共通接続されるとともに、その各ソースが共通接続され、その共通接続部が接地されている。ＭＯＳトランジスタＱ２２のドレインは、ＭＯＳトランジスタＱ２３のドレインに接続されている。
【００７０】
ＭＯＳトランジスタＱ２３のゲートは、自己のドレインに接続されるとともに、ＭＯＳトランジスタＱ２４のゲートに接続されている。ＭＯＳトランジスタＱ２３、Ｑ２４の各ソースは共通接続され、その共通接続部が電源に接続されるようになっている。ＭＯＳトランジスタＱ２４のドレインは、出力端子５６に接続されている。
【００７１】
出力回路４８Ｄは、ＭＯＳトランジスタＱ１９に流れる電流と、ＭＯＳトランジスタＱ２４に流れる電流とを加算し、その加算電流を取り出すために、ＭＯＳトランジスタ１９のドレンとＭＯＳトランジスタＱ２４のドレインの共通接続部を出力端子５６に接続するようにしている。
次に、このような構成からなる電流制限回路４６の動作例について、図面を参照して説明する。
【００７２】
まず、上限電流制限回路４８の動作例について図２を参照して説明する。
いま、入力端子５１に供給されてＭＯＳトランジスタＱ１に流れる基準電流をＩｒ、ＭＯＳトランジスタＱ４に流れる電流をＩ１、ＭＯＳトランジスタＱ５に流れる電流をＩ２とすると、次の（１）式が得られる。
Ｉ１＝Ｉ２＝Ｉｒ×Ｎ・・・・（１）
ここで、Ｎは任意の倍率であり、ＭＯＳトランジスタのサイズにより決定される。
【００７３】
また、入力端子５２に供給されてＭＯＳトランジスタＱ６に流れる入力電流をＩｉｎ、ＭＯＳトランジスタＱ７に流れる電流をＩ３とすると、次の（２）式が得られる。
Ｉ３＝Ｉｉｎ・・・・（２）
さらに、ＭＯＳトランジスタＱ８に流れる電流をＩ４、ＭＯＳトランジスタＱ９に流れる電流をＩ５とすると、次の（３）式が得られる。
【００７４】
Ｉ４＝Ｉ１−Ｉ３＝Ｉ５・・・・（３）
次に、出力端子５３から出力される出力電流Ｉｏｕｔは、次の（４）式により表すことができる。
Ｉｏｕｔ＝Ｉ２−Ｉ５・・・・（４）
ここで、（１）式  、（２）式および（３）式から、（４）式は次の（５）式のように表すことができる。
【００７５】
Ｉｏｕｔ＝（Ｉｒ×Ｎ）−（Ｉｒ×Ｎ−Ｉｉｎ）・・・・（５）
ここで、（５）式によれば、（Ｉｒ×Ｎ−Ｉｉｎ）は０になることはない。
従って、Ｉｒ×Ｎ≧Ｉｉｎの場合には、Ｉｏｕｔ＝Ｉｉｎとなる。すなわち、入力電流Ｉｉｎが上限値（Ｉｒ×Ｎ）と同じかそれを下回る場合には、入力電流Ｉｉｎがそのまま出力電流Ｉｏｕｔとなる。
【００７６】
一方、Ｉｒ×Ｎ＜Ｉｉｎの場合には、Ｉｏｕｔ＝Ｉｒ×Ｎとなる。すなわち、入力電流Ｉｉｎが上限値（Ｉｒ×Ｎ）を上回る場合には、出力電流Ｉｏｕｔは上限値（Ｉｒ×Ｎ）に制限される。
次に、下限電流制限回路４９の動作例について図３を参照して説明する。
いま、入力端子５４に供給されてＭＯＳトランジスタＱ１１に流れる基準電流をＩｒ、ＭＯＳトランジスタＱ１４に流れる電流をＩ６とすると、次の（６）式が得られる。
【００７７】
Ｉ６＝Ｉｒ×Ｎ’・・・・（６）
ここで、Ｎ’は任意の倍率であり、ＭＯＳトランジスタのサイズにより決定される。
また、入力端子５５に供給されてＭＯＳトランジスタＱ１５に流れる入力電流をＩｉｎ、ＭＯＳトランジスタＱ１６に流れる電流をＩ７、ＭＯＳトランジスタＱ１９に流れる電流をいＩ８とすると、次の（７）式が得られる。
【００７８】
Ｉ７＝Ｉ８＝Ｉｉｎ・・・・（７）
さらに、ＭＯＳトランジスタＱ２１に流れる電流をＩ９、ＭＯＳトランジスタＱ２４に流れる電流をＩ１０とすると、次の（８）式が得られる。
Ｉ９＝Ｉ６−Ｉ７＝Ｉ１０・・・・（８）
次に、出力端子５６から出力される出力電流Ｉｏｕｔは、次の（９）式により表すことができる。
【００７９】
Ｉｏｕｔ＝Ｉ８＋Ｉ１０・・・・（９）
ここで、（６）式  、（７）式および（８）式から、（９）式は次の（１０）式のように表すことができる。
Ｉｏｕｔ＝Ｉｉｎ＋（Ｉｒ×Ｎ’−Ｉｉｎ）・・・・（１０）
ここで、（１０）式中の（Ｉｒ×Ｎ’−Ｉｉｎ）は０になることはない。
【００８０】
従って、Ｉｒ×Ｎ’＜Ｉｉｎの場合には、Ｉｏｕｔ＝Ｉｉｎとなる。すなわち、入力電流Ｉｉｎが下限値（Ｉｒ×Ｎ’）を上回る場合には、入力電流Ｉｉｎがそのまま出力電流Ｉｏｕｔとなる。
一方、Ｉｒ×Ｎ’≧Ｉｉｎの場合には、Ｉｏｕｔ＝Ｉｒ×Ｎ’となる。すなわち、入力電流Ｉｉｎが下限値（Ｉｒ×Ｎ’）を下回る場合には、出力電流Ｉｏｕｔは下限値（Ｉｒ×Ｎ’）に制限される。
【００８１】
以上のような動作により、図１に示す電流制限回路４６では、Ｖ−Ｉ変換器４５からの入力電流Ｉｉｎが上限値（Ｉｒ×Ｎ）と下限値（Ｉｒ×Ｎ’）で囲まれた範囲内に属する場合にはその入力電流をそのまま出力電流として出力し、一方、その範囲内に属しない場合には入力電流をその上限値（Ｉｒ×Ｎ）または下限値（Ｉｒ×Ｎ’）に制限して出力電流とすることができる。
【００８２】
次に、電流制限回路４６の変形例について、図４および図５を参照して説明する。
この変形例に係る電流制限回路は、図４に示す上限電流制限回路５８と、図５に示す下限電流制限回路５９とを直列に接続したものであり、上述の電流制限回路４６と同様に機能するものである。
【００８３】
すなわち、この変形例に係る電流制限回路は、上限電流制限回路５８の入力端子６２を図１に示すＶ−Ｉ変換器４５の出力側に接続するとともに、その出力端子６３を下限電流制限回路５９の入力端子６５に接続し、その出力端子６６から出力電流を得るようにした。
さらに、上限電流制限回路５８の入力端子６１と、下限電流制限回路５９の入力端子６４には、図１に示す周波数シンセサイザ２のＩＣＯ２７のバイアス電流を供給するようにした。
【００８４】
ここで、図４に示す上限電流制限回路５８は、図２に示す上限電流制限回路４８と同様の機能を有するものであり、上限電流制限回路５８と上限電流制限回路４８の差異は、各ＭＯＳトランジスタを２段カスコード接続した点である。また、図５に示す下限電流制限回路５９は、図３に示す下限電流制限回路４９と同様の機能を有するものであり、下限電流制限回路５９と下限電流制限回路４９の差異は、各ＭＯＳトランジスタを２段カスコード接続した点である。
【００８５】
さらに詳述すると、上限電流制限回路５８は、図４に示すように、第１電流ミラー回路５８Ａと、第２電流ミラー回路５８Ｂと、第３電流ミラー回路５８Ｃと、出力回路５８Ｄとを備え、第１電流ミラー回路５８Ａで設定される任意の倍率に基づいて、図１に示すＶ−Ｉ変換器４５からの出力電流の上限値を制限するものである。
【００８６】
なお、上記の第１電流ミラー回路５８Ａ、第２電流ミラー回路５８Ｂ、第３電流ミラー回路５８Ｃ、および出力回路５８Ｄは、図２に示す上限電流制限回路４８の第１電流ミラー回路４８Ａ、第２電流ミラー回路４８Ｂ、第３電流ミラー回路４８Ｃ、および出力回路４８Ｄにそれぞれ対応し、対応する部分は同様の動作をする。
【００８７】
下限電流制限回路５９は、図５に示すように、第１電流ミラー回路５９Ａと、第２電流ミラー回路５９Ｂと、第３電流ミラー回路５９Ｃと、出力回路５９Ｄとを備え、第１電流ミラー回路５９Ａで設定される任意の倍率に基づいて、図１に示すＶ−Ｉ変換器４５からの出力電流の下限値を制限するものである。
なお、上記の第１電流ミラー回路５９Ａ、第２電流ミラー回路５９Ｂ、第３電流ミラー回路５９Ｃ、および出力回路５９Ｄは、図３に示す下限電流制限回路４９の第１電流ミラー回路４９Ａ、第２電流ミラー回路４９Ｂ、第３電流ミラー回路４９Ｃ、および出力回路４９Ｄにそれぞれ対応し、対応する部分は同様の動作をする。
【００８８】
【発明の効果】
以上説明したように、本発明の発振器によれば、製造プロセスのばらつきにより発振ゲインにばらつきがあるような場合であっても、そのばらつきの影響を受けることなく、精度良く、発振周波数を制限することが可能となる。
また、本発明のＰＬＬ回路によれば、外乱などがある場合でも安定に動作することが可能となる。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の実施形態の構成を示すブロック図である。
【図２】電流制限回路を構成する上限電流制限回路の回路図である。
【図３】電流制限回路を構成する下限電流制限回路の回路図である。
【図４】変形例に係る電流制限回路を構成する上限電流制限回路の回路図である。
【図５】変形例に係る電流制限回路を構成する下限電流制限回路の回路図である。
【図６】従来のＰＬＬ回路の構成を示すブロック図である。
【図７】一般的なＰＬＬ回路の構成を示すブロック図である。
【図８】発振周波数の制限機能の付いた従来のＰＬＬ回路の構成を示すブロック図である。
【図９】従来の電圧制限回路の構成を示す図である。
【図１０】発振周波数の制限機能の付いた従来の他のＰＬＬ回路の構成を示すブロック図である。
【図１１】図１０のＶＣＯの構成例を示すブロック図である。
【符号の説明】
１Ａ  データ再生用ＰＬＬ回路
２  周波数シンセサイザ
１１  切り換えスイッチ
１２  周波数位相比較器
１３  ループフィルタ
２４、４４  ＶＣＯ（電圧制御発振器）
２６、４５  Ｖ−Ｉ変換器
２７  ４７  ＩＣＯ（電流制御発振器）
４６  電流制限回路４６
４８  上限電流制限回路
４９  下限電流制限回路
４８Ａ、４９Ａ  第１電流ミラー回路
４８Ｂ、４９Ｂ  第２電流ミラー回路
４８Ｃ、４９Ｃ  第３電流ミラー回路
４８Ｄ、４９Ｄ  出力回路
【図１】
2004200742.tif 000003
【図２】
2004200742.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004200742.tif 000011
【図１０】
2004200742.tif 000012
【図１１】
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