(57)【要約】【課題】寄生容量の悪影響を防止し、低電源電圧動作を可能にする。【解決手段】定電圧生成回路３０をウイルソン型カレントミラー回路で構成し、この負帰還ループ上のノードＮ３２を、定電圧Ｓ３２を出力する電圧源として使用し、このノードＮ３２をバイアス供給配線３５に接続している。複数段の増幅部４０−１〜４０−４は、カスケード接続され、これらの各増幅部４０−１〜４０−４におけるバイアス電流生成用のＮＭＯＳ４５−１〜４５−４のゲート端子が、バイアス供給配線３５に接続され、このバイアス供給配線３５から与えられる定電圧３５により、各ＮＭＯＳ４５−１〜４５−４が一定のバイアス電流Ｉ４−１〜Ｉ４−４を生成する。この各バイアス電流Ｉ４−１〜Ｉ４−４に基づき、増幅部４０−１〜４０−４において、入力信号ＩＮＰ，ＩＮＮが所定の増幅率で増幅される。【選択図】　　　図１
2004056162.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧ノードと第１のノードとの間に接続されて一定電流を流す定電流源と、
前記第１の電源電圧ノードと定電圧を出力する定電圧源用の第２のノードとの間に接続され、前記第１のノードの電圧により導通状態が制御される第１のトランジスタと、
前記第１のノードと第２の電源電圧ノードとの間に接続され、前記第２のノードの電圧により導通状態が制御される第２のトランジスタと、
前記第２のノードと前記第２の電源電圧ノードとの間に接続され、前記第２のノードの電圧により導通状態が制御される第３のトランジスタと、
前記第２のノードに接続され、この第２のノードから出力される定電圧を伝送するバイアス供給配線と、
前記バイアス供給配線に接続され、このバイアス供給配線から供給される定電圧に基づき、入力信号を増幅してこの増幅した出力信号を出力する１段又は複数段の増幅部と、
を備えたことを特徴とする増幅回路。
【請求項２】
第１の電源電圧ノードと第１のノードとの間に接続されて一定電流を流す定電流源と、
前記第１の電源電圧ノードと定電圧を出力する定電圧源用の第２のノードとの間に接続され、前記第１のノードの電圧により導通状態が制御される第１のトランジスタと、
前記第１のノードと第２の電源電圧ノードとの間に接続され、前記第２のノードの電圧により導通状態が制御される第２のトランジスタと、
前記第２のノードと前記第２の電源電圧ノードとの間に接続され、前記第２のノードの電圧により導通状態が制御される第３のトランジスタと、
前記第２のノードに接続され、この第２のノードから出力される定電圧を伝送するバイアス供給配線と、
前記バイアス供給配線に接続され、このバイアス供給配線から供給される定電圧によってバイアス電流を生成する定電流源を有し、この定電流源で生成されたバイアス電流に基づき、入力信号を増幅してこの増幅した出力信号を出力する１段又は縦続接続された複数段の増幅部と、
を備えたことを特徴とする増幅回路。
【請求項３】
前記増幅部の定電流源は、前記バイアス供給配線から供給される定電圧により導通状態が制御され、前記第３のトランジスタと共にカレントミラー回路を構成するバイアス電流生成用トランジスタであることを特徴とする請求項２記載の増幅回路。
【請求項４】
前記増幅部は、差動増幅回路で構成したことを特徴とする請求項３記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、移動体通信（例えば、自動車電話、携帯電話、ＰＨＳ、ＭＣＡ、業務無線、防災無線等）の受信装置等に用いられ、中間周波数の入力信号を増幅する、いわゆる中間周波数増幅回路である高利得増幅回路等の増幅回路、特にこのバイアス電流供給方式に関するものである。
【０００３】
【従来の技術】
【０００４】
例えば、無線通信システムでは、中間周波数帯（例えば、数百ＫＨｚ〜数ＭＨｚ等）を用いるスーパヘテロダイン方式が一般的であるが、到達無線信号は微小信号であるため、周波数変換をする過程で到達信号を増幅させる必要があることから、いわゆる中間周波数増幅回路である高利得増幅回路が必須である。この必要性は、中間周波数を用いないダイレクトコンバージョン方式でも同様である。
【０００５】
この高利得増幅回路は、ある利得を有する複数段の増幅回路の縦続接続（カスケード接続）にて所望の増幅率を確保する構成が一般的であり、各段の増幅回路に供給するバイアス電流は、例えば、カレントミラー回路を利用して供給される。この回路構成を、図２及び図３に示す。
【０００６】
図２は、従来の単純なカレントミラーを用いた例を示す高利得増幅回路の構成図である。
【０００７】
この高利得増幅回路は、基準となる一定電流Ｉ１を生成する定電流生成回路１０を有し、この出力側に、複数段（例えば、４段）の増幅部２０−１〜２０−４の各バイアス電流生成用のＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という）２５が接続されている。
【０００８】
定電流生成回路１０は、一定電流Ｉ１を流す定電流源１１と、ＮＭＯＳ１２とを有し、これらが電源電圧（以下「ＶＤＤ」という。）ノードと、グランド（以下「ＧＮＤ」という。）との間に直列に接続されている。各段の増幅部２０−１〜２０−４は、同一の回路構成であり、例えば、差動増幅回路で構成されている。
【０００９】
各増幅部２０−１〜２０−４は、負荷抵抗２１，２２を有し、この負荷抵抗２１，２２が、ＶＤＤノードと出力ノードＮ２１，Ｎ２２との間に接続されている。出力ノードＮ２１，Ｎ２２には、例えば、互いの信号極性が反転である平衡信号である入力信号ＩＮＰ，ＩＮＮにより動作するＮＭＯＳ２３，２４を介して、ノードＮ２３が接続されている。ノードＮ２３は、一定のバイアス電流Ｉ２を流す定電流源用のＮＭＯＳ２５を介して、ＧＮＤに接続されている。
【００１０】
定電流生成回路１０内のＮＭＯＳ１２は、ドレイン端子とゲート端子が接続され、さらにこのゲート端子が、バイアス供給配線１５を介して、各増幅部２０−１〜２０−４内のＮＭＯＳ２５のゲート端子に接続され、これらのＮＭＯＳ１２及び各ＮＭＯＳ２５によってカレントミラー回路が構成されている。
【００１１】
次に、図２の高利得増幅回路の動作を説明する。
【００１２】
ＶＤＤが印加されると、定電流生成回路１０内の定電流源１１によって一定電流Ｉ１が流れ、この一定電流Ｉ１がＮＭＯＳ１２のドレイン端子及びゲート端子に流れ、このＮＭＯＳ１２がオン状態になる。ＮＭＯＳ１２と各増幅部２０−１〜２０−４内のＮＭＯＳ２５とは、カレントミラー回路を構成しているので、各増幅部２０−１〜２０−４内のＮＭＯＳ２５のドレイン端子とソース端子間に、定電流生成回路１０の一定電流Ｉ１に対応した一定のバイアス電流Ｉ２が流れる。
【００１３】
平衡信号である入力信号ＩＮＰ，ＩＮＮが初段の増幅部２０−１のＮＭＯＳ２３，２４のゲート端子に入力されると、この初段の増幅部２０−１では、入力信号ＩＮＰ及びＩＮＮを差動増幅してこの増幅した出力信号を出力ノードＮ２１及びＮ２２から出力する。この出力信号は、後段の増幅部２０−２〜２０−４で順次増幅され、最終段の増幅部２０−４の出力ノードＮ２１及びＮ２２から、互いの信号極性が反転した平衡信号である出力信号ＯＵＴＰ及びＯＵＴＮが出力される。
【００１４】
図３は、従来のカスケード型カレントミラーを用いた例を示す高利得増幅回路の構成図であり、従来の図２中の要素と共通の要素には共通の符号が付されている。
【００１５】
この高利得増幅回路は、一定電流Ｉ１を生成する定電流生成回路１０Ａを有している。定電流生成回路１０Ａは、負荷変動等による一定電流Ｉ１の変動を抑制するために、図２と同様の定電流源１１及びＮＭＯＳ１２の他に、ＮＭＯＳ１３を付加し、このＮＭＯＳ１３をＮＭＯＳ１２に直列に接続している。各ＮＭＯＳ１２，１３のドレイン端子及びゲート端子には、バイアス供給配線１５，１６を介して、複数段（例えば、４段）の増幅部２０Ａ−１〜２０Ａ−４が接続されている。各段の増幅部２０Ａ−１〜２０Ａ−４は、同一の回路構成であり、図２と同様に、例えば、差動増幅回路で構成されている。
【００１６】
各増幅部２０Ａ−１〜２０Ａ−４は、図２の各増幅部２０−１〜２０−４に対して、定電流源用のＮＭＯＳ２６を付加した回路構成であり、この各ＮＭＯＳ２６がＮＭＯＳ２５に直列に接続されている。各ＮＭＯＳ２６は、各増幅部２０Ａ−１〜２０Ａ−４内を流れるバイアス電流Ｉ２を安定化させるためのものである。
【００１７】
定電流生成回路１０Ａ内のＮＭＯＳ１２，１３のドレイン端子及びゲート端子は、バイアス供給配線１５，１６を介して、各増幅部２０Ａ−１〜２０Ａ−４内のＮＭＯＳ２５，２６のゲート端子に接続され、カレントミラー回路が構成されている。
【００１８】
この図３の高利得増幅回路では、図２とほぼ同様に、定電流生成回路１０Ａで一定電流Ｉ１が生成され、この一定電流Ｉ１に対応する一定のバイアス電流Ｉ２が、各増幅部２０Ａ−１〜２０Ａ−４内のＮＭＯＳ２５，２６で生成される。入力信号ＩＮＰ，ＩＮＮが初段の増幅部２０Ａ−１に入力されると、これが差動増幅され、後段の増幅部２０Ａ−２〜２０Ａ−４で順次増幅されていき、最終段の増幅部２０Ａ−４から平衡信号である出力信号ＯＵＴＰ，ＯＵＴＮが出力される。
【００１９】
【発明が解決しようとする課題】
【００２０】
しかしながら、従来の図２及び図３のような高利得増幅回路では、次の（１）、（２）のような課題があった。
【００２１】
（１）　図２の課題
【００２２】
増幅部２０−１〜２０−４をカスケード接続した高利得増幅回路の場合、入力信号ＩＮＰ，ＩＮＮが各段の増幅部２０−１〜２０−４で順次増幅され、後段の増幅部２０−２〜２０−４へ行くほど出力信号が大きな信号振幅を有するため、各ＮＭＯＳ２５におけるゲート・ソース間容量やゲート・ドレイン間容量等の寄生容量の影響を受けやすくなる。この結果、図２のような単純なカレントミラー構成では、バイアス供給配線１５に、後段の増幅部２０−２〜２０−４の交流成分が重畳され、入力側に帰還されてしまうという課題があった。
【００２３】
（２）　図３の課題
【００２４】
図３の高利得増幅回路では、負荷変動等による一定電流Ｉ１及びバイアス電流Ｉ２の変動を抑制するために、ＮＭＯＳ１３及び各ＮＭＯＳ２６を、ＮＭＯＳ１２及び各ＮＭＯＳ２５にそれぞれカスケード接続している。しかし、各ＮＭＯＳ１２，１３及び各ＮＭＯＳ２５，２６をそれぞれ２段にすると、電力消費量が大きくなり、ＶＤＤを大きくしなければならないので、低電源電圧動作に不利となるという課題があった。
【００２５】
本発明は、前記従来技術がもっていた課題を解決し、寄生容量の悪影響を防止し、低電源電圧動作が可能な増幅回路を提供することを目的とする。
【００２６】
【課題を解決するための手段】
【００２７】
前記課題を解決するために、請求項１に係る発明では、増幅回路において、第１の電源電圧ノードと第１のノードとの間に接続されて一定電流を流す定電流源と、前記第１の電源電圧ノードと定電圧を出力する定電圧源用の第２のノードとの間に接続され、前記第１のノードの電圧により導通状態が制御される第１のトランジスタと、前記第１のノードと第２の電源電圧ノードとの間に接続され、前記第２のノードの電圧により導通状態が制御される第２のトランジスタと、前記第２のノードと前記第２の電源電圧ノードとの間に接続され、前記第２のノードの電圧により導通状態が制御される第３のトランジスタと、前記第２のノードに接続され、この第２のノードから出力される定電圧を伝送するバイアス供給配線と、前記バイアス供給配線に接続され、このバイアス供給配線から供給される定電圧に基づき、入力信号を増幅してこの増幅した出力信号を出力する１段又は複数段の増幅部と、を備えている。
【００２８】
このような構成を採用したことにより、定電流源及び第１、第２、第３のトランジスタによってウイルソン型カレントミラー回路が構成されている。このウイルソン型カレントミラー回路において、第１、第２及び第３のトランジスタにより、負帰還ループが形成され、第２のノードが定電流源として動作し、この第２のノードから出力される定電圧が、バイアス供給配線へ伝送される。１段又は複数段の増幅部では、バイアス供給配線から供給される定電圧に基づき、入力信号を増幅してこの増幅した出力信号を出力する。
【００２９】
請求項２に係る発明では、増幅回路において、請求項１と同様の定電流源、第１、第２、第３のトランジスタ及びバイアス供給配線と、請求項１の増幅部とは異なる構成の１段又はカスケード接続された複数段の増幅部と、を備えている。前記１段又はカスケード接続された複数段の増幅部は、前記バイアス供給配線に接続され、このバイアス供給配線から供給される定電圧によってバイアス電流を生成する定電流源を有し、この定電流源で生成されたバイアス電流に基づき、入力信号を増幅してこの増幅した出力信号を出力するものである。
【００３０】
このような構成を採用したことにより、請求項１とほぼ同様に、定電流源及び第１、第２、第３のトランジスタで構成されるウイルソン型カレントミラー回路において、第１、第２及び第３のトランジスタにより形成される負帰還ループ上の第２のノードが、定電流源として動作し、この第２のノードから出力される定電圧が、バイアス供給配線を介して、増幅部の定電流源へ与えらえる。これにより、増幅部では、バイアス供給配線から供給される定電圧により、定電流源でバイアス電流を生成し、この生成されたバイアス電流に基づき、入力信号を増幅してこの増幅した出力信号を出力する。
【００３１】
請求項３に係る発明では、請求項２の増幅回路において、前記増幅部の定電流源は、前記バイアス供給配線から供給される定電圧により導通状態が制御され、前記第３のトランジスタと共にカレントミラー回路を構成するバイアス電流生成用トランジスタである。
【００３２】
請求項４に係る発明では、請求項３の増幅回路において、前記増幅部は、差動増幅回路で構成している。
【００３３】
【発明の実施の形態】
【００３４】
本発明の実施形態を図１、図４及び図５を参照しつつ説明する。
【００３５】
（図１の構成）
【００３６】
図１は、本発明の実施形態を示す高利得増幅回路の構成図である。
【００３７】
この高利得増幅回路は、定電圧Ｓ３２を生成する定電圧生成回路３０を有し、この定電圧生成回路３０で生成された定電圧Ｓ３２を、バイアス供給配線３５を介して、カスケード接続された複数段（例えば、４段）の増幅部４０−１〜４０−４へ供給するようになっている。
【００３８】
定電圧生成回路３０は、一定電流Ｉ３を流す定電流源３１、及び第１、第２、第３のトランジスタ（例えば、ＮＭＯＳ）３２，３３，３４からなるウイルソン型カレントミラー回路で構成されている。
【００３９】
定電流源３１は、負側端子が電源供給端子である第１のＶＤＤノードに接続され、正側端子が第１のノードＮ３１に接続されている。第１のノードＮ３１は、ＮＭＯＳ３２のゲート端子及びＮＭＯＳ３３のドレイン端子に接続されている。ＮＭＯＳ３２のドレイン端子はＶＤＤノードに接続され、ソース端子が、定電圧Ｓ３２を出力する第２のノードＮ３２に接続されている。第２のノードＮ３２は、ＮＭＯＳ３３のゲート端子、ＮＭＯＳ３４のドレイン端子及びゲート端子に接続されている。ＮＭＯＳ３３，３４の各ソース端子は、第２の電源電圧ノード（例えば、ＧＮＤ）に接続されている。ノードＮ３２には、バイアス供給配線３５が接続されている。
【００４０】
バイアス供給配線３５に接続された４段の増幅部４０−１〜４０−４は、同一の回路（例えば、差動増幅回路）で構成されてカスケード接続されている。各増幅部４０−１〜４０−４は、各２個の負荷抵抗４１−１〜４１−４，４２−１〜４２−４、各２個の動作トランジスタ（例えば、ＮＭＯＳ）４３−１〜４３−４，４４−１〜４４−４、及び各定電流源（例えば、ＮＭＯＳ）４５−１〜４５−４によってそれぞれ構成されている。
【００４１】
初段の増幅部４０−１において、負荷抵抗４１−１，４２−１の各一端が、ＶＤＤノードに接続され、各他端が出力ノードＮ４１−１，Ｎ４２−１にそれぞれ接続されている。出力ノードＮ４１−１には、ＮＭＯＳ４３−１のドレイン端子が接続され、このソース端子がノードＮ４３−１に接続され、このゲート端子に入力信号ＩＮＰが入力されるようになっている。出力ノードＮ４２−１には、ＮＭＯＳ４４−１のドレイン端子が接続され、このソース端子がノードＮ４３−１に接続され、このゲート端子に入力信号ＩＮＮが入力されるようになっている。入力信号ＩＮＰ及びＩＮＮは、互いの信号極性が反転である平衡信号である。ノードＮ４３−１には、一定のバイアス電流Ｉ４−１を流すためのＮＭＯＳ４５−１のドレイン端子が接続され、このソース端子がＧＮＤに接続され、さらに、このゲート端子がバイアス供給配線３５に接続されている。
【００４２】
後段の各増幅部４０−２〜４０−４も、初段の増幅部４０−１と同一の結線状態になっている。そして、初段の増幅部４０−１の出力ノードＮ４１−１，Ｎ４２−１に、後段の増幅部４０−２〜４０−４が順次カスケード接続され、最終段の増幅部４０−４の出力ノードＮ４１−４，Ｎ４２−４から、互いの信号極性が反転している平衡信号である出力信号ＯＵＴＰ，ＯＵＴＮがそれぞれ出力されるようになっている。
【００４３】
（動作原理）
【００４４】
図４（Ａ）、（Ｂ）は、ウイルソン型カレントミラー回路の動作原理を説明する説明図であり、同図（Ａ）は回路図、及び同図（Ｂ）は入出力特性図である。
【００４５】
図４（Ａ）に示すように、図１の定電圧生成回路３０は、ウイルソン型カレントミラー回路で構成されている。ウイルソン型カレントミラー回路は、出力電流の定電流性が向上できるという特徴を有する。しかし、従来の図３に示されるカスケード型カレントミラーにて実現されるミラー出力の並列構成には、回路構成上の理由から使用できない。ウイルソン型カレントミラー回路の定電流性向上の原理は、ＮＭＯＳ３２、ＮＭＯＳ３３及びＮＭＯＳ３４にて負帰還ループを構成しているところにある。以下、その原理について簡単に説明する。
【００４６】
負荷側の影響により、ＮＭＯＳ３２のドレイン端子及びソース端子間を流れる出力電流Ｉｏｕｔが増加した場合、ＮＭＯＳ３４のドレイン・ソース間電流も増加する。ＮＭＯＳ３４とＮＭＯＳ３３は、単純なカレントミラー構成であるから、ＮＭＯＳ３４のドレイン・ソース間電流の増加に伴い、ＮＭＯＳ３３のドレイン・ソース間電流も増加する。このため、ＮＭＯＳ３３のドレイン端子及びＮＭＯＳ３２のゲート端子の電圧が降下し、ＮＭＯＳ３２のゲート・ソース間電圧が減少する。この結果、ＮＭＯＳ３２のドレイン・ソース間電流は減少し、図４（Ｂ）に示すように出力電流Ｉｏｕｔを一定に保つ。逆に、負荷側の影響により、出力電流Ｉｏｕｔが減少した場合は、ＮＭＯＳ３２のドレイン・ソース間電圧が増加し、図４（Ｂ）に示すように出力電流Ｉｏｕｔを一定に保つよう動作する。
【００４７】
これに対し、一般のカレントミラー回路は、図４（Ｂ）に示すように、出力電圧Ｖｏｕｔの増加によって出力電流Ｉｏｕｔが増加する。
【００４８】
本実施形態の特徴は、ウイルソン型カレントミラー回路の負帰還ループを利用することにある。
【００４９】
（図１の動作）
【００５０】
図５は、図１のノードＮ４３−４の電圧変動を示す電圧波形図である。
【００５１】
互いの信号極性が反転している平衡信号である入力信号ＩＮＰ，ＩＮＮが、初段の増幅部４０−１のＮＭＯＳ４３−１，４４−１の各ゲート端子に入力されると、この増幅部４０−１により、設計された増幅率で入力信号振幅が増幅される。図１では、同様の構成の増幅部４０−１〜４０−４がカスケード接続されているため、初段の増幅部４０−１から最終段の増幅部４０−４へ、出力信号ＯＵＴＰ，ＯＵＴＮが順次増幅されていき、後段の増幅部４０−２〜４０−４の出力信号ＯＵＴＰ，ＯＵＴＮほど信号振幅が大きくなる。
【００５２】
説明の簡単のために、最終段の増幅部４０−４に着目する。３段目までの増幅部４０−１〜４０−３によって信号増幅された入力信号ＩＮＰ，ＩＮＮは、最終段の増幅部４０−４のＮＭＯＳ４３−４，４４−４の各ゲート端子に入力される。最終段の増幅部４０−４のノードＮ４３−４には、その動作原理上、図５に示すように、平衡信号である入力信号ＩＮＰ，ＩＮＮを全波整流した電圧振幅が発生する。ここで、ＮＭＯＳ４５−４は、このゲート・ドレイン間に寄生容量を有するため、ノードＮ４３−４に発生した交流成分は、そのゲート・ドレイン間容量を介して、バイアス供給配線３５のノードＮ３２側へ伝播する。このノードＮ３２は、定電圧生成回路３０を構成するウイルソン型カレントミラー回路の負帰還ループに接続されている。
【００５３】
例えば、最終段の増幅部４０−４の出力ノードＮ４１−４，Ｎ４２−４に接続される負荷側の影響により、定電圧生成回路３０のノードＮ３２の電圧が上昇したとすると、ＮＭＯＳ３４のゲート・ソース間電圧が上昇し、ＮＭＯＳ３３のドレイン・ソース間電流を増加させる。このため、ＮＭＯＳ３２のゲート端子の電圧が降下し、このＮＭＯＳ３２のドレイン・ソース間電流が減少する。結果として、ノードＮ３２の電圧を降下させるように作用する。
【００５４】
逆に、負荷側の影響によって、ノードＮ３２の電圧が降下した場合、定電圧生成回路３０の負帰還ループは、ノードＮ３２の電圧を上昇するよう作用する。これを定常的に繰り返すことにより、ノードＮ３２は一定電圧に固定される。よって、最終段の増幅部４０−４のノードＮ４３−４の電圧変化におけるノードＮ３２への重畳を抑制することになり、他の増幅部４０−１，４０−２，４０−３のバイアス電流Ｉ４−１，Ｉ４−２，Ｉ４−３は常に一定電流を保つ。ＮＭＯＳ３４と各ＮＭＯＳ４５−１〜４５−４は、例えば、１：１の単純なカレントミラー回路を構成しているため、各増幅部４０−１〜４０−４のバイアス電流Ｉ４−１〜Ｉ４−４は、定電流源３１によって決定される電流Ｉ３となる。
【００５５】
（図１の効果）
【００５６】
本実施形態では、次の（ａ）、（ｂ）のような効果がある。
【００５７】
（ａ）各増幅段４０−１〜４０−４の定電流源用のＮＭＯＳ４５−１〜４５−４のゲート端子に定電圧Ｓ３２を供給するための定電圧生成回路３０を、ウイルソン型カレントミラー回路で構成し、バイアス供給配線３５をこのウイルソン型カレントミラー回路の負帰還ループ内部に接続したため、バイアス供給配線３５への交流成分の重畳を抑制でき、初段の増幅部４０−１は後段の増幅部４０−２〜４０−４の出力に影響されない。
【００５８】
（ｂ）各増幅部４０−１〜４０−４のバイアス電流生成用のＮＭＯＳ４５−１〜４５−４は、従来の図３のような２段に対して１段でよいため、低電源電圧動作に有利である。
【００５９】
（利用形態）
【００６０】
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ｉ）〜（ｉｉｉ）のようなものがあ　る。
【００６１】
（ｉ）各段の増幅部４０−１〜４０−４において、負荷抵抗４１−１，４２−１〜４１−４，４２−４は、負荷用のトランジスタ（例えば、ＮＭＯＳ等）に置き換えても、実施形態と同様の作用及び効果が得られる。
【００６２】
（ｉｉ）図１の高利得増幅回路は、ＮＭＯＳを用いて構成しているが、これらをＰＭＯＳで置き換えると共に、電源電圧の極性を変えることにより、実施形態とほぼ同様の作用及び効果が得られる。又、この高利得増幅回路は、バイポーラトランジスタを用いて構成することも可能であり、これによって実施形態とほぼ同様の作用及び効果が得られる。
【００６３】
（ｉｉｉ）図１では、４段の増幅部４０−１〜４０−４を有しているが、これら　は要求される増幅率に応じて、４段以外の他の段数（１段、２段、３段、あるいは５段以上）にしてもよい。又、これらの各増幅部は、差動増幅回路以外の増幅回路で構成してもよい。
【００６４】
【発明の効果】
【００６５】
以上詳細に説明したように、請求項１及び２に係る発明によれば、定電流源及び第１、第２、第３のトランジスタによりウイルソン型カレントミラー回路を構成し、増幅部に接続されるバイアス供給配線は、該ウイルソン型カレントミラー回路の負帰還ループ上の第２のノードに接続し、この第２のノードを電圧源として使用するようにしたので、バイアス供給配線への交流成分等のノイズの重畳を抑制できる。これにより、例えば、複数段の増幅部を有する場合、初段側の増幅部は後段側の増幅部の出力に影響されない。
【００６６】
請求項３に係る発明によれば、増幅部の定電流源は、バイアス電流生成用トランジスタで構成し、このトランジスタは１段でよいため、低電源電圧動作に有利である。
【００６７】
請求項４に係る発明によれば、増幅部を差動増幅回路で構成したので、互いの信号極性が反転している平衡信号を入力すれば、これを所定の増幅率で増幅した平衡信号を出力することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す高利得増幅回路の構成図である。
【図２】従来の高利得増幅回路の構成図である。
【図３】従来の高利得増幅回路の構成図である。
【図４】ウイルソン型カレントミラー回路の動作原理を説明する図である。
【図５】図１のノードＮ４３−４の電圧変動を示す電圧波形図である。
【符号の説明】
３０　　定電圧生成回路
３１　　定電流源
３２，３３，３４　　ＮＭＯＳ（第１、第２、第３のトランジスタ）
３５　　バイアス供給配線
４０−１〜４０−４　　増幅部
４５−１〜４５−４　　バイアス電流生成用ＮＭＯＳ
Ｉ３　　一定電流
Ｉ４−１〜Ｉ４−４　　バイアス電流
Ｎ３１，Ｎ３２　　第１、第２のノード
Ｓ３２　　定電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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