(57)【要約】【課題】非選択メモリセルでのデータ破壊を防止する機能を有する強誘電体記憶装置を提供すること。【解決手段】非選択メモリセルのデータを保護するための保護回路２５０を、非選択ビット電圧供給線１１０と非選択ワード電圧供給線１３０との途中に設けた。【選択図】        図１
2004213805.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線および前記複数のビット線の各交点に位置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
複数種の電圧を発生する電源回路と、
前記電源回路から前記ワード線駆動部及び前記ビット線駆動部に、前記複数種の電圧を供給する複数の電圧供給線と、
前記複数の電圧供給線の途中に設けられ、前記複数の強誘電体メモリセルのうちの非選択メモリセルに、予め設定された所定の電圧を超えた過電圧がかからないように、前記非選択メモリセルを保護する保護回路と、
を有することを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記複数の強誘電体メモリセルのうち、選択メモリセルには選択電圧が、前記非選択メモリセルには非選択電圧が、それぞれ印加されて、前記複数の強誘電体メモリセルが駆動され、
前記保護回路は、前記非選択メモリセルに前記非選択電圧を超えた前記過電圧がかからないように、前記非選択メモリセルを保護することを特徴とする強誘電体記憶装置。
【請求項３】
請求項１または２において、
前記電源回路が発生する前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路と、
前記電圧選択回路および前記ワード線駆動部を接続する複数のワード電圧供給線と、
前記電圧選択回路および前記ビット線駆動部を接続する複数のビット電圧供給線と、
をさらに有し、
前記保護回路は、前記複数のワード電圧供給線の少なくとも１本と、前記複数のビット電圧供給線の少なくとも１本とをショートさせる少なくとも一つのショート回路を有することを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記ショート回路は、前記少なくとも一本のワード電圧供給線と前記少なくとも一本のビット電圧供給線との電位差が、前記所定の電圧を越えるとショート動作し、前記所定の電圧以下でショート動作を解除することを特徴とする強誘電体記憶装置。
【請求項５】
請求項４において、
前記ショート回路は、前記複数のワード電圧供給線の少なくとも１本と、前記複数のビット電圧供給線の少なくとも１本との間にて、順方向接続された第１のダイオードと、逆方向接続された第２のダイオードとを有することを特徴とする強誘電体記憶装置。
【請求項６】
請求項５において、
前記第１及び第２のダイオードの各々は、ダイオード接続されたトランジスタにて構成されていることを特徴とする強誘電体記憶装置。
【請求項７】
請求項３乃至６のいずれかにおいて、
前記複数のワード電圧供給線は、選択ワード電圧供給線および非選択ワード電圧供給線を含み、
前記複数のビット電圧供給線は、選択ビット電圧供給線および非選択ビット電圧供給線を含み、
前記ショート回路は、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線の少なくとも１本を、他の１本とショートさせることを特徴とする強誘電体記憶装置。
【請求項８】
請求項７において、
前記ショート回路は、前記非選択ワード電圧供給線および前記非選択ビット電圧供給線に接続されていることを特徴とする強誘電体記憶装置。
【請求項９】
請求項７において、
前記ショート回路は、
前記選択ワード電圧供給線および前記非選択ビット電圧供給線に接続された第１のショート回路と、
前記非選択ワード電圧供給線および前記選択ビット電圧供給線に接続された第２のショート回路と、
を有することを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術】
強誘電体記憶装置として、各メモリセルにトランジスタおよび強誘電体キャパシタ一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各メモリセル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体記憶装置が知られている。
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
そこで、より大容量化に適した不揮発性記憶装置として、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置（特許文献１参照）がある。
【０００３】
【特許文献１】
特開平９−１１６１０７
【０００４】
【発明が解決しようとする課題】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置では、各メモリセルにスイッチング用トランジスタを有しないため、設計上予測しなかった電圧が印加されることがある。特に非選択メモリセルに過電圧が繰り返し印加されるとディスターブが生じ、最悪な事態ではデータが反転してしまう。
【０００５】
そこで、本発明の目的は、非選択メモリセルのメモリ状態を保護することができる強誘電体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明に係る強誘電体記憶装置は、
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線および前記複数のビット線の各交点に位置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
複数種の電圧を発生する電源回路と、
前記電源回路から前記ワード線駆動部及び前記ビット線駆動部に、前記複数種の電圧を供給する複数の電圧供給線と、
前記複数の電圧供給線の途中に設けられ、前記複数の強誘電体メモリセルのうち非選択メモリセルに、予め設定された所定の電圧を超えた過電圧がかからないように、前記非選択メモリセルを保護する保護回路と、
を有することを特徴とする。
【０００７】
本発明では、複数の電圧供給線の途中に設けられた保護回路により、複数の強誘電体メモリセルのうち非選択メモリセルに、予め設定された所定の電圧を超えた過電圧がかからないように、非選択メモリセルが保護される。よって、非選択メモリに記憶されているデータの劣化あるいは反転を防止できる。
【０００８】
本発明の強誘電体記憶装置では、複数の強誘電体メモリセルのうち、選択メモリセルには選択電圧が、非選択メモリセルには非選択電圧が、それぞれ印加されて、前記複数の強誘電体メモリセルを駆動することができる。この場合、前記保護回路は、前記非選択セルに前記非選択電圧を超えた前記過電圧がかからないようにして、前記非選択メモリセルを保護することができる。つまり、非選択メモリセルには、常に設計通りの非選択電圧を印加できるからである。
【０００９】
本発明の強誘電体記憶装置は、前記電源回路が発生する前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路と、前記電圧選択回路および前記ワード線駆動部を接続する複数のワード電圧供給線と、前記電圧選択回路および前記ビット線駆動部を接続する複数のビット電圧供給線とをさらに設けることができる。この場合、前記保護回路は、前記複数のワード電圧供給線の少なくとも１本と、前記複数のビット電圧供給線の少なくとも１本とをショートさせる少なくとも一つのショート回路を有することができる。
【００１０】
複数のワード電圧供給線の少なくとも１本と、複数のビット電圧供給線の少なくとも１本とをショートさせることで、この２本の電圧供給線間の電位差が０に向かうので、非選択メモリセルに過電圧が印加されることを防止できる。
【００１１】
本発明に用いられるショート回路は、前記少なくとも一本のワード電圧供給線と前記少なくとも一本のビット電圧供給線との電位差が、前記所定の電圧を越えるとショート動作し、前記所定の電圧以下でショート動作を解除するもので構成することができる。
【００１２】
このショート回路の代表例として、前記複数のワード電圧供給線の少なくとも１本と、前記複数のビット電圧供給線の少なくとも１本との間にて、順方向接続された第１のダイオードと、逆方向接続された第２のダイオードとを挙げることができる。つまり、第１，第２のダイオードは互いに逆方向となるように並列接続される。２本の電圧供給線の電位は変化するが、いずれの場合であっても、並列接続された２つのダイオードの一方は順方向接続となり、他方のダイオードは逆方向接続となる。
【００１３】
順方向接続された第１のダイオードは、順方向バイアス電圧（ＰＮ接合の場合の拡散電位あるいはビルトイン電位に相当する）が印加されて初めて電流が流れる。よって、この場合は、上述の過電圧（例えば非選択電圧を越える電圧）が、第１のダイオードの順方向バイアス電圧となる。こうすると、第１のダイオードへの少なくとも一方の順方向印加電圧が過電圧を越えた場合に初めてショート動作し、過電圧より低いと電流は流れない。上記のような過電圧が印加されない正常動作時には、順方向接続の第１のダイオードにも逆方向接続の第２のダイオードにも電流は流れず、ショート動作は実施されない。
【００１４】
この第１及び第２のダイオードの各々は、ダイオード接続されたトランジスタにて構成してもよい。この場合、トランジスタのしきい値電圧が上述の過電圧となり、２本の線間の電位差がしきい値電圧を越えると、ダイオード接続されたトランジスタがオンしてショート動作を達成する。
【００１５】
ここで、前記複数のワード電圧供給線は、選択ワード電圧供給線および非選択ワード電圧供給線を含み、前記複数のビット電圧供給線は、選択ビット電圧供給線および非選択ビット電圧供給線を含むことができる。この場合、前記ショート回路は、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線の少なくとも１本を、他の１本とショートさせる。非選択メモリには、必ず、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線の少なくとも１本と、他の１本とを介して電圧が印加されるからである。
【００１６】
ショート回路の具体的な接続例の第１の態様として、前記非選択ワード電圧供給線および前記非選択ビット電圧供給線にショート回路を接続するものを挙げることができる。
【００１７】
マトリクス配置された複数の強誘電体メモリセルのある少なくとも一つのメモリセルを選択した時に、非選択ワード電圧供給線および非選択ビット電圧供給線を介して電圧が印加される非選択メモリセルが圧倒的に多数を占める。
【００１８】
つまり、非選択ワード電圧供給線および前記非選択ビット電圧供給線に接続された負荷が、他の線に接続される負荷と比較して圧倒的に大きくなる。この場合、接続される負荷の大きさによってワード線及びビット線の充放電速度が遅くなり、その充放電の過程において、非選択メモリセルに接続されたワード線及びビット線間の電位差が、設計値を超えた不測の過電圧となることが生じ得る。
【００１９】
上述の構成によれば、大負荷が接続された非選択ワード・ビット電圧供給線の充放電過程にて、両線間の電位差に過電圧が発生した場合、ショート回路がオンして、両線の電位差は０に向かう。こうして、非選択メモリセルのメモリ状態が保護される。
【００２０】
ショート回路の具体的な接続例の第２の態様として、前記ショート回路は、前記選択ワード電圧供給線および前記非選択ビット電圧供給線に接続された第１のショート回路と、前記非選択ワード電圧供給線および前記選択ビット電圧供給線に接続された第２のショート回路とを有することができる。
【００２１】
こうすると、各電圧供給線での電位の立上げ及び立下げ開始時期に時間差を設けなくて済むか、あるいはその時間差を短縮でき、強誘電体記憶装置の読み書き速度の向上が図れる。仮に、各電圧供給線での電位の立上げ及び立下げタイミングに時間遅れが生じて、２本の電圧供給線間に過電圧が生じたとしても、第１，第２のショート回路のいずれかがショートして、非選択メモリセルを保護できるからである。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【００２３】
＜一般動作＞
まず、強誘電体記憶装置の基本動作を説明する。図１は、本発明に係る強誘電体記憶装置の全体図である。
【００２４】
図１にある強誘電体記憶装置は、マトリックス状に配設された複数のワード線４０および複数のビット線５０の交点に、強誘電体キャパシタ（メモリセル）３０が複数配置される構造となっている。複数のメモリセル３０の中から特定のメモリセル３０を選択するためには、ワード線４０およびビット線５０を選択すればよい。ここでは、メモリセル３０を選択するために選択されたワード線４０を選択ワード線、メモリセル３０を選択するために選択されたビット線５０を選択ビット線と定義する。さらに、選択ワード線をのぞく残りすべての複数のワード線４０を非選択ワード線、選択ビット線を除く残りすべての複数のビット線５０を非選択ビット線と定義する。
【００２５】
コンピューターにおいて１ビットは、２通りの状態を表現できる量と考えることができ、強誘電体記憶装置（以下、ＦｅＲＡＭとも言う。）は、強誘電体キャパシタ３０のヒステレシス現象に現れる２通りの状態を１ビットとして利用した記憶装置である。ヒステレシス現象に現れる２通りの状態とは、強誘電体キャパシタ３０の２通りの分極方向をそれぞれ表す。
【００２６】
ヒステレシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関図を図２に示した。図２の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。このヒステレシス現象とは、強誘電体キャパシタ３０に外界からある一定以上の電圧が印加されたときの強誘電体キャパシタ３０の分極状態が、外界からの電圧印加のない状況においても保存される現象である。図２の曲線は、強誘電体キャパシタ３０に印加される電圧の変化に応じて、強誘電体キャパシタ３０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態にある強誘電体キャパシタ３０に電圧Ｖｓを印加したとする。すると状態はＡ点に移り、印加される電圧が０になると、再びＢ点に戻る。さらに強誘電体キャパシタ３０に電圧−Ｖｓを印加したとする。すると状態はＣ点に移り、印加される電圧が０になると、今度は、Ｄ点に状態が移る。さらに強誘電体キャパシタ３０に電圧Ｖｓ／３を印加したとする。その後印加される電圧が０になると、状態は、Ｄ点に戻るのである。これは、強誘電体キャパシタ３０の分極が反転しないことを示す。その後さらに、強誘電体キャパシタ３０に電圧Ｖｓを印加すると、今度はＡ点に状態が移るのである。
【００２７】
つまり強誘電体キャパシタ３０に電圧を印加するとき、印加電圧の値によって、印加終了後の強誘電体キャパシタ３０の分極方向は異なる。
【００２８】
強誘電体キャパシタ３０の分極を反転させるには、一定の印加電圧が必要であり、用いる強誘電体の素材によって必要な印加電圧の値は異なる。ここでは、強誘電体キャパシタ３０の分極を反転させるのに必要な印加電圧の絶対値を分極反転電圧と定義する。また、強誘電体キャパシタ３０の分極が反転するときの電圧印加方向を分極反転印加方向と定義する。さらに、強誘電体キャパシタ３０に印加する電圧において、抗電圧の絶対値より小さい値、つまり、強誘電体キャパシタ３０の分極が反転を確実に起こさない範囲で設定された電圧の絶対値をここでは、非選択電圧と定義する。つまり図２のＶｓ／３は、ここでは非選択電圧を表すことになる。ちなみに、図２のＥ点、Ｆ点は一般に抗電圧と呼ばれ、この抗電圧は、強誘電体に印加される電圧のうち、分極値が０となる時の印加電圧を言う。つまり、抗電圧は分極反転の目安となる値である。
【００２９】
以上の性質によると、強誘電体キャパシタ３０の分極方向（正の電位と負の電位）をそれぞれ“０”、“１”とみなすことができる。また、“０”を記憶させたいときは強誘電体キャパシタ３０に電圧Ｖｓを、“１”を記憶させたいときは強誘電体キャパシタ３０に電圧−Ｖｓをそれぞれ印加すればよい。さらに、外部からの力を受けなくても分極状態が保存される特性を、記憶装置の不揮発性に結びつけることができる。
【００３０】
さて、強誘電体記憶装置のデータの読み書きを説明する。
【００３１】
ここでの強誘電体記憶装置は、破壊読み出し方式なので、読み出し後に再書き込み作業が必要である。工程として、読み出しの時は、読み出し・再書き込みを要し、書き込み時には、“０”データ書き込み・“１”データ書き込みを要する。書き込みについては、強誘電体キャパシタ３０の特性上、“０”データを書き込むときと“１”データを書き込むときとでは電圧の印加方向の反転が必要であるので、“０”データ書き込み・“１”データ書き込みの２工程を要する。また、読み出し時は、“０”データ書き込みと同じ印加方向に電圧を印加することで、強誘電体キャパシタ３０内の移動電荷量から保持されている状態を読み出す。
【００３２】
以上のことから、データの読み出しとデータの書き込みにおいて、電圧の印加方向の違いによる工程の分別ができる。つまり、“０”データ書き込みと、“１”データ書き込みである。
【００３３】
データの読み出しは“０”データ書き込み・“１”データ書き込みまたは、“０”データ書き込み・“０”データ書き込みと表せる。そこで、“０”データ書き込みをリード、“１”データ書き込みをライトと定義する。
【００３４】
このようにして、強誘電体キャパシタ３０を用いたメモリセル３０に対して、印加電圧、印加方向を適切に制御してリード、ライトを実施することで、強誘電体記憶装置は記憶装置として動作する。
【００３５】
＜第１実施形態＞
以下、本発明の第１実施形態について図面を参照して説明する。
【００３６】
（構成説明）
図１は本実施形態に係るブロック図である。
【００３７】
図１のメモリセルアレイ７０は、複数の強誘電体キャパシタ（メモリセル）３０がアレイ状に配置されている。具体的には、複数のワード線５０および複数のビット線６０の少なくとも各交点には強誘電体膜が配置されている。従って、ワード線５０とビット線６０が電極となり、両電極の間に強誘電体膜が位置することによって、ワード線５０とビット線６０との各交点に強誘電体キャパシタ（メモリセル）３０が配置されることとなる。ワード線４０にはワード線駆動部１０から電圧が供給され、ビット線５０にはビット線駆動部２０からの電圧が供給される。
【００３８】
電源回路４００が発生する複数の電圧（Ｖｓ、２Ｖｓ／３、Ｖｓ／３、０）は、電圧選択回路３００によって、選択ビット電圧供給線１００および非選択ビット電圧供給線１１０、選択ワード電圧供給線１２０および非選択ワード電圧供給線１３０のいずれかを通してワード線駆動部１０またはビット線駆動部２０に選択出力される。
【００３９】
電圧選択回路３００によって選択出力される複数の電圧は、保護回路２００を通じてワード線駆動部１０またはビット線駆動部２０に供給される。
【００４０】
図５は保護回路２００の構成を表すブロック図である。保護回路２００は、ショート回路２５０を有し、非選択ビット電圧供給線１１０および非選択ワード電圧供給線１３０にショート回路２５０は接続されている。ショート回路２５０は図７に示すスイッチ回路２６０を有する。
【００４１】
（動作説明）
次に第１実施形態における動作を説明する。図１の電源回路４００が発生する複数の電圧（ＶＳ、２Ｖｓ／３、Ｖｓ／３、０）は、電圧選択回路３００によってワード線駆動部１０およびビット線駆動部２０に選択出力される。ワード線駆動部１０およびビット線駆動部２０に供給された電圧を利用して、強誘電体キャパシタ（メモリセル）３０に電圧が印加される。
【００４２】
データの読み書きには、リード、ライトの２工程から構成されるので、リード、ライトの２つの工程それぞれについて説明する。
【００４３】
（リード）
図３にリード動作時の電圧印加状態を示した。図３の選択メモリセル３０ａはリードの対象となるメモリセル３０である。図３の符号ＳＢＬは選択ビット線を、符号ＵＳＢＬは非選択ビット線を、符号ＳＷＬは選択ワード線を、符号ＵＳＷＬは非選択ワード線を、それぞれ表す。選択メモリセル３０ａには、選択ワード電圧供給線１２０および選択ビット電圧供給線１００から電圧が供給される。
【００４４】
図３の非選択メモリセル３０ｂはリードの対象とならない残りの複数のメモリセル３０を表す。非選択メモリセル３０ｂは、非選択ワード電圧供給線１３０および非選択ビット電圧供給線１１０からの電圧、選択ワード電圧供給線１２０および非選択ビット電圧供給線１１０からの電圧、または、非選択ワード電圧供給線１３０および選択ビット電圧供給線１００からの電圧のいずれかが供給される。
【００４５】
電源回路４００が発生する複数の電圧（ＶＳ、２Ｖｓ／３、Ｖｓ／３、０）を電圧選択回路３００が複数の電圧供給線に選択出力するわけだが、電圧選択回路３００は、ワード線駆動部１０へ電圧（Ｖｓ）と電圧（Ｖｓ／３）とを出力し、ビット線駆動部２０へ電圧（０）と電圧（２Ｖｓ／３）とを出力する。
【００４６】
具体的には、このとき、電圧選択回路３００は、電圧（Ｖｓ）の出力に選択ワード電圧供給線１２０を用い、電圧（２Ｖｓ／３）の出力に非選択ビット電圧供給線１１０を用い、電圧（Ｖｓ／３）の出力に非選択ワード電圧供給線１３０を用い、電圧（０）の出力には、選択ビット電圧供給線１００を用いる。
【００４７】
選択メモリセル３０ａからリードするために、選択ワード線ＳＷＬには、選択ワード電圧供給線１２０から電圧（Ｖｓ）が出力され、選択ビット線ＳＢＬには、選択ビット電圧供給線１００から電圧（０）が出力される。よって、選択メモリセル３０ａには、電圧Ｖｓが印加され図２のＡ点を経て、“０”書き込みされる。
【００４８】
ところが、選択ワード線ＳＷＬおよび非選択ビット線ＵＳＢＬから電圧を供給される非選択メモリセル３０ｂは、選択ワード電圧供給線１２０および非選択ビット電圧供給線１１０の電圧差である電圧（Ｖｓ／３）が印加される。また、非選択ワード線ＵＳＷＬおよび選択ビット線ＳＢＬから電圧を供給される非選択メモリセル３０ｂは、非選択ワード電圧供給線１３０および選択ビット電圧供給線１００の電圧差である電圧（Ｖｓ／３）が印加される。また、非選択ワード線ＵＳＷＬおよび非選択ビット線ＵＳＢＬから電圧を供給される非選択メモリセル３０ｂは、非選択ワード電圧供給線１３０および非選択ビット電圧供給線１１０の電圧差である電圧（−Ｖｓ／３）が印加される。とくに非選択ワード線ＵＳＷＬおよび非選択ビット線ＵＳＢＬから電圧を供給される非選択メモリセル３０ｂは、メモリセルアレイ７０中のメモリセル３０の数の大多数を占める。
【００４９】
本実施形態では、電圧（Ｖｓ／３）の絶対値を非選択電圧として設定してある。つまり、この非選択電圧を絶対値的に超えるような電圧が、非選択メモリセル３０ｂに供給されることのないようにする必要がある。
【００５０】
そこで、本実施形態は、この課題解決手段として、非選択ワード電圧供給線１３０と非選択ビット電圧供給線１１０の間にショート回路２５０を接続する。
【００５１】
図５に示すショート回路２５０は、図７に示すスイッチ回路２６０を具備し、このスイッチ回路２６０は、例えば順方向接続及び逆方向接続された２つのダイオード２６１，２６２を有し、２本の供給線１１０，１３０間の電圧差が電圧（Ｖｓ／３）を越えるとショート動作するように設計されている。
【００５２】
つまり、このショート回路２５０により、非選択ワード電圧供給線１３０と非選択ビット電圧供給線１１０との電圧差が電圧（Ｖｓ／３）を超えたとき、ショート回路２５０がショート動作し、非選択ワード電圧供給線１３０および非選択ビット電圧供給線１１０から電圧を供給される複数のメモリセル３０を非選択電圧を超える過電圧から保護できるのである。
【００５３】
ここで、図７に示す２つのダイオード２６１，２６２は、互いに逆方向となるように並列接続されている。２本の電圧供給線１１０，１３０の電位は変化するが、いずれの場合であっても、並列接続された２つのダイオード２６１，２６２の一方は順方向接続となり、他方のダイオードは逆方向接続となる。
【００５４】
２本の電圧供給線１１０，１３０の電位によって定まる順方向接続のダイオードは、順方向バイアス電圧が印加されて初めて電流が流れる。順方向バイアス電圧とは、ＰＮ接合部の電位障壁であり、拡散電位（ｄｉｆｆｕｓｉｏｎ  ｐｏｔｅｎｔｉａｌ）あるいはビルトイン電位（ｂｕｉｌｔ−ｉｎ  ｐｏｔｅｎｔｉａｌ）とも称される。
【００５５】
図１１は、ＰＮダイオードをシリコンに不純物を拡散させて形成した時の電圧−電流特性を示している。図１１に示すダイオードでは、順方向電圧が０．６Ｖあたりを越えると電流が流れる特性であり、順方向バイアス電圧はほぼ０．６Ｖを越えた電圧である。
【００５６】
本実施形態において、電源電圧Ｖｓを１．８Ｖとすると、非選択電圧（Ｖｓ／３）は０．６Ｖとなる。よって、図１１に示す特性を有するダイオードを用いれば、２本の電圧供給線１１０，１３０間の電位差が、非選択電圧（Ｖｓ／３）＝０．６Ｖを越えると、順方向接続されたダイオードに急激に電流が流れ、２本の電圧供給線１１０，１３０がショートされる。逆に、その電位差が非選択電圧以下であれば、ダイオード２６１，２６２の一方の順方向接続ダイオードにも、その他方の逆方向接続ダイオードにも電流は流れず、ショート動作は実施されない。
【００５７】
（ライト）
図４にライト動作時の電圧印加状態を示した。図４の選択メモリセル３０ａはライトの対象となるメモリセル３０である。図４の非選択メモリセル３０ｂはライトの対象とならない残りの複数のメモリセル３０を表す。
【００５８】
ライトがリードと異なる点は、電圧選択回路３００によって選択出力される電圧が、ワード線駆動部１０とビット線駆動部２０とで入れ替わるという点である。
【００５９】
具体的には、このとき、電圧選択回路３００は、電圧（Ｖｓ）の出力に選択ビット電圧供給線１００を用い、電圧（２Ｖｓ／３）の出力に非選択ワード電圧供給線１３０を用い、電圧（Ｖｓ／３）の出力に非選択ビット電圧供給線１１０を用い、電圧（０）の出力には、選択ワード電圧供給線１２０を用いる。
【００６０】
選択メモリセル３０ａにライトするために、選択ワード線ＳＷＬには、選択ワード電圧供給線１２０から電圧（０）が出力され、選択ビット線ＳＢＬには、選択ビット電圧供給線１００から電圧（Ｖｓ）が出力される。よって、選択メモリセル３０ａには、電圧（−Ｖｓ）が印加され図２のＣ点を経て、“１”書き込みされる。
【００６１】
ここでは、リードとは電圧印加方向が逆になるが、選択ワード線ＳＷＬおよび非選択ビット線ＵＳＢＬから電圧を供給される非選択メモリセル３０ｂは、選択ワード電圧供給線１２０および非選択ビット電圧供給線１１０の電圧差である電圧（−Ｖｓ／３）が印加される。また、非選択ワード線ＵＳＷＬおよび選択ビット線ＳＢＬから電圧を供給される非選択メモリセル３０ｂは、非選択ワード電圧供給線１３０および選択ビット電圧供給線１００の電圧差である電圧（−Ｖｓ／３）が印加される。また、非選択ワード線ＵＳＷＬおよび非選択ビット線ＵＳＢＬから電圧を供給される非選択メモリセル３０ｂは、非選択ワード電圧供給線１３０および非選択ビット電圧供給線１１０の電圧差である電圧（Ｖｓ／３）が印加される。
【００６２】
リードと同様に、図５のショート回路２５０により、非選択ワード電圧供給線１３０と非選択ビット電圧供給線１１０の電圧差の絶対値が非選択電圧を超えたとき、ショート回路２５０がショート動作する。こうすることで、非選択ワード電圧供給線１３０および非選択ビット電圧供給線１１０からの電圧が供給される複数のメモリセル３０に対して、非選択電圧以上の電圧印加から保護できるのである。このようにして、本実施形態は課題を解決できるのである。
【００６３】
＜第２実施形態＞
本実施形態において、第１実施形態との構成の違いは、ショート回路２５０の構成である。図５に示されるショート回路２５０を、本実施形態は、図８に示されるスイッチ回路２７０を用いて構成した。このスイッチ回路２７０は、ダイオード接続された２つのトランジスタ２７１，２７２を、電圧供給線１１０，１３０間に接続したものである。２つのトランジスタ２７１，２７２は、図７に示す順方向及び逆方向に接続されたダイオード２６１，２６２と実質的に同一の機能を有する。
【００６４】
＜第３実施形態＞
（構成説明）
本実施形態では、図１に示す保護回路２００を、図６に示すように構成している。図６は保護回路２００の構成を表すブロック図である。
【００６５】
本実施形態において、保護回路２００は、選択ワード電圧供給線１２０および非選択ビット電圧供給線１１０との間に接続されたショート回路２５１と、非選択ワード電圧供給線１３０および選択ビット電圧供給線１００との間に接続されたショート回路２５２とを有する。
【００６６】
また、ショート回路２５１およびショート回路２５２の各々は、図７に示されるようなスイッチ回路２６０にて構成され、このスイッチ回路２６０の閾値は、本実施形態に用いられている強誘電体キャパシタ３０の非選択電圧と同じ値に設定されている。
【００６７】
（動作説明）
次に本実施形態における動作を説明する。図１の電源回路４００が発生する複数の電圧（Ｖｓ、２Ｖｓ／３、Ｖｓ／３、０）が、電圧選択回路３００によってワード線駆動部１０またはビット線駆動部２０に選択出力される動作は、第１実施形態と同様である。
【００６８】
本実施形態は図１の保護回路２００の内部構成が、第１実施形態と異なる。
【００６９】
選択ワード電圧供給線１２０、非選択ビット電圧供給線１１０、選択ワード電圧供給線１２０および非選択ワード電圧供給線１３０のそれぞれを用いて、電圧選択回路３００からワード線駆動部１０またはビット線駆動部２０に複数種の電圧が供給される。このとき、選択ワード電圧供給線１２０、非選択ビット電圧供給線１１０、選択ワード電圧供給線１２０および非選択ワード電圧供給線１３０は、途中に保護回路２００を介するので、ワード線駆動部１０またはビット線駆動部２０に供給される電圧は、保護回路２００の動作によって、コントロールされる。
【００７０】
図６に具体的な保護回路２００の内部構成が示されているが、選択ワード電圧供給線１２０および非選択ビット電圧供給線１１０の間と、選択ビット電圧供給線１００および非選択ワード電圧供給線１３０の間に、それぞれショート回路２５１およびショート回路２５２が接続されている。このショート回路２５１またはショート回路２５２は、一定の条件を満たしたとき、ショート回路２５１またはショート回路２５２に接続されている２本の供給線をショートすることができる。図６の保護回路２００のブロック図によると、ショート回路２５１は、選択ワード電圧供給線１２０および非選択ビット電圧供給線１１０をショートさせることができ、ショート回路２５２は、選択ビット電圧供給線１００および非選択ワード電圧供給線１３０をショートさせることができる。
【００７１】
ショート回路２５１またはショート回路２５２は、図７に示すダイオード２１６，２６２で構成されるスイッチ回路２６０を有し、このスイッチ回路２６０は、本実施形態に用いられている強誘電体キャパシタ３０の非選択電圧と同じ値を閾値に持つ。
【００７２】
具体的には、選択ワード電圧供給線１２０および非選択ビット電圧供給線１１０の間の電圧差がショート回路２５１内のスイッチ回路の閾値を越えたとき、ショート回路２５１は選択ワード電圧供給線１２０および非選択ビット電圧供給線１１０をショートさせる。
【００７３】
また、選択ビット電圧供給線１００および非選択ワード電圧供給線１３０の間の電圧差がショート回路２５２内のスイッチ回路の閾値を越えたとき、ショート回路２５２は選択ビット電圧供給線１００および非選択ワード電圧供給線１３０をショートさせる。
【００７４】
（第３実施形態の効果）
本実施形態では、上記の通りに保護回路２００は動作するわけであるが、次にこの動作における効果を説明する。
【００７５】
図９は、比較例の方式において、メモリセル３０に印加される電圧波形図を、選択ビット線ＳＢＬ、非選択ビット線ＵＳＢＬ、選択ワード線ＳＷＬおよび非選択ワード線ＵＳＷＬ毎に示したものであり、左側の波形図と右側の波形図が時系列的に示され、それぞれリード時、ライト時を表している。
【００７６】
図１０は、本実施形態において、メモリセル３０に印加される電圧波形図を、選択ビット線ＳＢＬ、非選択ビット線ＵＳＢＬ、選択ワード線ＳＷＬおよび非選択ワード線ＵＳＷＬ毎に示したものであり、左側の波形図と右側の波形図が時系列的に示され、それぞれリード時、ライト時を表している。
【００７７】
図９に示すように、リード時においは、選択ワード線ＳＷＬの波形の立ち上がりタイミングは、そのほかの非選択ビット線ＵＳＢＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬの立ち上がりタイミングから意図的にずらされている。
【００７８】
さらにライト時においては、選択ビット線ＳＢＬの波形の立ち上がりタイミングは、そのほかの非選択ビット線ＵＳＢＬ、非選択ワード線ＵＳＷＬ、選択ワード線ＳＷＬの立ち上がりタイミングから意図的にずらされている。
【００７９】
これは、同じタイミングですべてのワード線４０およびビット線５０に電圧を印加すると、メモリセル３０に対して正確な電圧印加が行えなくなるという不具合が生じるためである。
【００８０】
具体的には、リード時において、選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬに同時に電圧印加した場合、立ち上がり勾配の違いで選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬの電圧差がＶｓ／３を越えてしまい、選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬに繋がる複数のメモリセル３０に非選択電圧以上の電圧がかかり誤書き込みの可能性が生じる。
【００８１】
また、ライト時においても同様に、選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬに同時に電圧印加した場合、立ち上がり勾配の違いで選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬの電圧差がＶｓ／３を越えてしまい、選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬに繋がる複数のメモリセル３０に非選択電圧以上の電圧がかかり誤書き込みの可能性が生じる。
【００８２】
上記の原因は、選択ワード線ＳＷＬまたは選択ビット線ＳＢＬは、非選択ワード線ＵＳＷＬまたは非選択ビット線ＵＳＢＬに比べて、大幅に配線容量が小さいことである。
【００８３】
比較例の方式は、図９に示すように印加タイミングを意図的にずらすことを、不具合の解消法としている。
【００８４】
ところが、この比較例の方式は、アクセス時間を長くしてしまい、強誘電体記憶装置の課題の一つであるアクセススピード向上を妨げることになる。
【００８５】
本実施形態によると、保護回路２００により、印加タイミングをずらさずに、あるいはずらす時間差を少なくしてアクセス時間を短縮し、かつ、非選択電圧を越える過電圧の印加を防止可能である。
【００８６】
図７に示すように、リード時において、選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬは同時に電圧印加されている。配線容量の違い等から２つの電圧の立ち上がりに差が出てくるが、保護回路２００のショート回路２５１によって選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬの電圧差が非選択電圧を超えないように管理されているので、図１０の波形のようになる。
【００８７】
また、ライト時においても、選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬは同時に電圧印加されている。この場合も、配線容量の違い等から２つの電圧の立ち上がりに差が出てくるが、保護回路２００のショート回路２５２によって選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬの電圧差が非選択電圧を超えないように管理されているので、図１０の波形のようになる。
【００８８】
こうして、メモリセル３０に対するアクセス時間の短縮が可能になるのである。
【００８９】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９０】
例えば、第３実施形態において、図６のショート回路２５１，２５２を、図８に示すスイッチ回路２７０を用いて構成してもよい。
【００９１】
また、ショート動作を開始する過電圧の値は、ダイオードの順方向バイアス電圧を変更することで適宜設定できる。順方向バイアス電圧は、ＰＮ接合の形成材料を変更したり、あるいは直列に複数のダイオードを接続することで変更可能である。
【図面の簡単な説明】
【図１】本発明の第１〜第４実施形態に係るブロック図である。
【図２】強誘電体キャパシタのヒステレシス現象を示す図である。
【図３】強誘電体キャパシタのリード動作時の電圧印加状態を示す図である。
【図４】強誘電体キャパシタのライト動作時の電圧印加状態を示す図である。
【図５】本発明の第１実施形態および第２実施形態に係る保護回路を示すブロック図である。
【図６】本発明の第３実施形態に係る保護回路を示すブロック図である。
【図７】本発明の第１実施形態および第３実施形態に係るスイッチ回路の等価回路図である。
【図８】本発明の第２実施形態および第３実施形態に係るスイッチ回路の等価回路図である。
【図９】本発明の第１実施形態および第２実施形態に係る電圧変化波形図である。
【図１０】本発明の第３実施形態に係る電圧変化波形図である。
【図１１】ダイオードの電圧−電流特性を示す特性図である。
【符号の説明】
１０  ワード線駆動部、２０  ビット線駆動部、３０  強誘電体キャパシタ、
４０  ワード線、５０  ビット線、７０  メモリセルアレイ、
１００  選択ビット電圧供給線、１１０  非選択ビット電圧供給線
１２０  選択ワード電圧供給線、１３０  非選択ワード電圧供給線
２００  保護回路、２５０  ショート回路、２５１  ショート回路
２５２  ショート回路、２６０  スイッチ回路、２６１，２６２  ダイオード
２７０  スイッチ回路、２７１，２７２  ダイオード接続されたトランジスタ
３００  電圧選択回路、４００  電源回路、４１０  第１の電圧出力線
４２０  第２の電圧出力線、４３０  第３の電圧出力線、
４４０  第４の電圧出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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