(57)【要約】【課題】コンタクトプラグと配線との間の絶縁耐性を向上することが可能なセルフアラインコンタクト技術を提供する。【解決手段】配線１０間の不活性領域３上にダミー配線１１を形成する。そして、配線１０及びダミー配線１１の側面に絶縁膜１５を形成して、配線１０とダミー配線１１との間をかかる絶縁膜１５で充填する。半導体基板１上に層間絶縁膜を形成し、配線１０及びダミー配線１１の最上層の絶縁膜と絶縁膜１５とをエッチングストッパとして、かかる層間絶縁膜をウェットエッチングする。これにより、活性領域２に達するコンタクトホール１８を形成する。層間絶縁膜のエッチングにウェットエッチング法を採用しているため、配線１０の側面上の絶縁膜１５に対するエッチング量が低減し、コンタクトホール１８を充填するコンタクトプラグ２５と配線１０との間の絶縁耐性が向上する。【選択図】        図１６
2004289039.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の上面に、第１および第２の活性領域と、それらの間に位置する非活性領域とを形成する工程と、
（ｂ）前記第１および第２の活性領域と前記非活性領域との上に、互いに所定距離を成す第１および第２の配線を形成するとともに、前記第１および第２の配線間の前記不活性領域上に、各前記第１および第２の配線と分離してダミー配線を形成する工程と
を備え、
前記第１および第２の配線と前記ダミー配線のそれぞれは、導電膜と第１の絶縁膜とが前記半導体基板側からこの順で積層された積層構造を有し、
（ｃ）前記第１および第２の配線と前記ダミー配線を覆って前記半導体基板上に第２の絶縁膜を形成し、前記第１の配線と前記ダミー配線との間、及び前記第２の配線と前記ダミー配線との間を前記第２の絶縁膜で充填する工程と、
（ｄ）前記第１および第２の配線と前記ダミー配線とのそれぞれの側面上に前記第２の絶縁膜を残しつつ、かつ前記第１の配線と前記ダミー配線との間、及び前記第２の配線と前記ダミー配線との間に前記第２の絶縁膜を充填されたまま残しつつ、前記第２の絶縁膜をエッチングして、前記第１および第２の配線と前記ダミー配線とのそれぞれにおける前記第１の絶縁膜の上面と、前記第１および第２の配線間の前記第１および第２の活性領域のそれぞれとを露出する工程と、
（ｅ）前記第１および第２の配線と前記ダミー配線とのそれぞれにおける前記第１の絶縁膜の上面を露出しつつ、前記半導体基板上に層間絶縁膜を形成し、前記第１および第２の配線間を前記層間絶縁膜で充填する工程と、
（ｆ）各前記第１および第２の絶縁膜をエッチングストッパとして前記層間絶縁膜をエッチングして、前記第１および第２の配線間の前記第１の活性領域に達する第１のコンタクトホールと、前記第１および第２の配線間の前記第２の活性領域に達する第２のコンタクトホールとを前記層間絶縁膜に自己整合的に形成する工程と、
（ｇ）各前記第１および第２のコンタクトホールを充填するコンタクトプラグを形成する工程と
を更に備える、半導体装置の製造方法。
【請求項２】
前記工程（ｄ）ではドライエッチング法が採用され、
前記工程（ｆ）ではウェットエッチング法が採用される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）は、
（ｂ−１）前記導電膜と前記第１の絶縁膜とを含む積層膜を前記半導体基板上に形成する工程と、
（ｂ−２）前記積層膜をエッチングして、前記第１および第２の配線と前記ダミー配線とを同時に形成する工程と
を含む、請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、セルフアラインコンタクト技術に関する。
【０００２】
【従来の技術】
近年のＬＳＩ（ｌａｒｇｅ−ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の微細化及び高集積化に伴い、写真製版工程において、高精度の重ね合わせ技術が必要とされている。このような状況の中で、重ね合わせ精度の緩和を図りつつ、半導体装置の微細化及び高集積化に対応することが可能なセルフアラインコンタクト技術が提案されている。このセルフアラインコンタクト技術は、ゲート配線などの配線の表面上に形成された絶縁膜をエッチングストッパとして利用することにより、配線間の半導体基板の表面に達するコンタクトホールを自己整合的に形成する技術であって、半導体装置の開発において重要な技術となっている。なお、セルフアラインコンタクト技術は、例えば特許文献１〜３に開示されている。
【０００３】
【特許文献１】
特開２００２−３３３９０号公報
【特許文献２】
特開平１０−３２６８９２号公報
【特許文献３】
特開平１０−２７８８９号公報
【０００４】
【発明が解決しようとする課題】
従来のセルフアラインコンタクト技術では、配線の表面上に形成された絶縁膜をエッチングストッパとして用いる工程と、かかる絶縁膜をエッチングしてその一部を除去する工程とが実行され、両方の工程で異方性ドライエッチング法が採用されていた。従って、最終的に残存する、配線の側面上の絶縁膜が薄くなり、自己整合的に形成されたコンタクトホールを充填するコンタクトプラグと、配線との間の絶縁耐性が低下する問題があった。
【０００５】
そこで、本発明は上述の問題に鑑みて成されたものであり、コンタクトプラグと配線との間の絶縁耐性を向上することが可能なセルフアラインコンタクト技術を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、（ａ）半導体基板の上面に、第１および第２の活性領域と、それらの間に位置する非活性領域とを形成する工程と、
（ｂ）前記第１および第２の活性領域と前記非活性領域との上に、互いに所定距離を成す第１および第２の配線を形成するとともに、前記第１および第２の配線間の前記不活性領域上に、各前記第１および第２の配線と分離してダミー配線を形成する工程とを備え、前記第１および第２の配線と前記ダミー配線のそれぞれは、導電膜と第１の絶縁膜とが前記半導体基板側からこの順で積層された積層構造を有し、（ｃ）前記第１および第２の配線と前記ダミー配線を覆って前記半導体基板上に第２の絶縁膜を形成し、前記第１の配線と前記ダミー配線との間、及び前記第２の配線と前記ダミー配線との間を前記第２の絶縁膜で充填する工程と、（ｄ）前記第１および第２の配線と前記ダミー配線とのそれぞれの側面上に前記第２の絶縁膜を残しつつ、かつ前記第１の配線と前記ダミー配線との間、及び前記第２の配線と前記ダミー配線との間に前記第２の絶縁膜を充填されたまま残しつつ、前記第２の絶縁膜をエッチングして、前記第１および第２の配線と前記ダミー配線とのそれぞれにおける前記第１の絶縁膜の上面と、前記第１および第２の配線間の前記第１および第２の活性領域のそれぞれとを露出する工程と、（ｅ）前記第１および第２の配線と前記ダミー配線とのそれぞれにおける前記第１の絶縁膜の上面を露出しつつ、前記半導体基板上に層間絶縁膜を形成し、前記第１および第２の配線間を前記層間絶縁膜で充填する工程と、（ｆ）各前記第１および第２の絶縁膜をエッチングストッパとして前記層間絶縁膜をエッチングして、前記第１および第２の配線間の前記第１の活性領域に達する第１のコンタクトホールと、前記第１および第２の配線間の前記第２の活性領域に達する第２のコンタクトホールとを前記層間絶縁膜に自己整合的に形成する工程と、（ｇ）各前記第１および第２のコンタクトホールを充填するコンタクトプラグを形成する工程とを更に備える。
【０００７】
【発明の実施の形態】
実施の形態．
図１〜１８は本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。図１〜１８のうち、図１，４，９，１６は上面図であって、他の図は断面図である。以下にこれらの図を参照して、ＤＲＡＭメモリセルを備える半導体装置の製造方法を例に挙げて、本実施の形態に係る半導体装置の製造方法について説明する。
【０００８】
まず図１に示されるように、例えばシリコン基板が採用される半導体基板１の上面を、複数の活性領域２と、それらの間に位置する不活性領域３とに区分する。具体的には、図２に示されるように、半導体基板１をその上面から部分的に酸化して、その上面内に素子分離絶縁膜４を形成する。これによって、素子分離絶縁膜４が形成されている不活性領域３と、素子分離絶縁膜４が形成されていない複数の活性領域２とに、半導体基板１の上面が区分される。なお、図２は図１に示す矢視Ａ−Ａの断面図である。
【０００９】
次に図３に示されるように、半導体基板１上に積層膜９を形成する。具体的には、まず半導体基板１を上面から酸化して、半導体基板１上に図示しないシリコン酸化膜を形成する。そして、導電膜７及び絶縁膜８を半導体基板１側からこの順に、シリコン酸化膜及び素子分離絶縁膜４の上に積層する。これによって、図示しないシリコン酸化膜と導電膜７と絶縁膜８とから成る積層膜９が半導体基板１上に形成される。
【００１０】
導電膜７は、例えばポリシリコン膜５とタングステンシリサイド膜６とから成り、ポリシリコン膜５及びタングステンシリサイド膜６は半導体基板１側からこの順で積層されている。なお絶縁膜８には、例えばシリコン窒化膜が採用される。
【００１１】
次に、所定の開口パターンを有するレジスト（図示せず）を積層膜９上に形成し、かかるレジストをマスクに用いて、積層膜９の最上層の絶縁膜８をエッチングする。そして、マスクに用いたレジストを除去する。これによって、絶縁膜８に所定の開口パターンが形成される。
【００１２】
次に、所定の開口パターンが形成された絶縁膜８をマスクに用いて、導電膜７及びシリコン酸化膜をエッチングする。これにより、図４に示されるように、それぞれが所定の方向に延在する複数の配線１０と、複数のダミー配線１１とが半導体基板１上に形成される。
【００１３】
複数の配線１０は、それらの長手方向に垂直な方向に、互いに所定間隔を成して配列されている。そして、各配線１０は、複数の活性領域２に渡って設けられている。つまり、各配線１０は、複数の活性領域２上とそれらの間に位置する不活性領域３上とに設けられている。また、各ダミー配線１１は、配線１０間の不活性領域３上に、配線１０と分離して設けられている。
【００１４】
図５は図４に示す矢視Ｂ−Ｂの断面図であって、図６は図４に示す矢視Ｃ−Ｃの断面図である。図５，６に示されるように、配線１０及びダミー配線１１のそれぞれは、図示しないシリコン酸化膜と導電膜７と絶縁膜８とが半導体基板１側からこの順で積層された積層構造を有している。そして、配線１０とダミー配線１１との間隔は、次工程で形成される絶縁膜１５の膜厚の２倍以下に設定されている。
【００１５】
配線１０の導電膜７はＤＲＡＭメモリセルのＭＯＳトランジスタのゲート電極として機能し、配線１０はＤＲＡＭメモリセルのワード線として機能する。ダミー配線１１は、配線１０とは異なり、本実施の形態に係る半導体装置の製造過程においてのみ利用される構造体であって、半導体装置の完成後には実質的に機能しない。本実施の形態では、ダミー配線１１は本実施の形態に係る半導体装置の他の構成要素とは電気的に絶縁されており、完成後の半導体装置を動作させる際には、電圧は印加されない。
【００１６】
次に、配線１０、ダミー配線１１及び素子分離絶縁膜４をマスクにして、リンやヒ素等の不純物を、比較的低濃度で半導体基板１の上面内にイオン注入する。これにより、配線１０間の活性領域２内に、図示しないｎ−型の不純物領域が形成される。
【００１７】
次に図７，８に示されるように、例えばシリコン窒化膜が採用される絶縁膜１５を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて全面に形成する。これにより、配線１０及びダミー配線１１を覆って半導体基板１上に絶縁膜１５が設けられる。ここで、上述のように、配線１０とダミー配線１１との間の距離は絶縁膜１５の膜厚の２倍以下に設定されているため、配線１０とダミー配線１１との間は絶縁膜１５で充填される。なお図７，８は、図５，６に示す構造に絶縁膜１５を形成した様子をそれぞれ示している。
【００１８】
次に図９〜１１に示されるように、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、配線１０及びダミー配線１１のそれぞれの上面と、配線１０間の活性領域２とが露出するまで絶縁膜１５をエッチングする。これによって、配線１０及びダミー配線１１のそれぞれの側面上に絶縁膜１５が残存しつつ、かつ配線１０とダミー配線１１との間を絶縁膜１５が充填しつつ、絶縁膜１５がエッチングされて、配線１０及びダミー配線１１のそれぞれにおける絶縁膜８の上面と、配線１０間の活性領域２とが露出する。なお、図１０は図９に示す矢視Ｄ−Ｄの断面図を示しており、図１１は図９に示す矢視Ｅ−Ｅの断面図を示している。
【００１９】
次に、配線１０、ダミー配線１１、素子分離絶縁膜４及び絶縁膜１５をマスクに用いて、リンやヒ素等の不純物を、比較的高濃度で半導体基板１の上面内にイオン注入する。これにより、半導体基板１の活性領域２内に、図示しないｎ＋型の不純物領域が形成される。
【００２０】
以上の工程により、それぞれｎ−型不純物領域とｎ＋型不純物領域とから成り、互いに所定距離を成す複数のソース・ドレイン領域が、活性領域２内に形成され、ＤＲＡＭメモリセルのＭＯＳトランジスタが完成する。
【００２１】
なお、図示していないが、本実施の形態に係る半導体装置はセンスアンプやデコーダ等のＤＲＡＭメモリセルの周辺回路も備えており、かかる周辺回路は、上述のＤＲＡＭメモリセルのＭＯＳトランジスタが形成される過程で、半導体基板１上に形成される。
【００２２】
次に、ＣＶＤ法等を用いて、例えばシリコン酸化膜が採用される層間絶縁膜２０を全面に形成する。そして、配線１０及びダミー配線１１のそれぞれの絶縁膜８をストッパとして、層間絶縁膜２０をその上面から研磨あるいはエッチングし、配線１０及びダミー配線１１よりも上方の層間絶縁膜２０を除去して平坦化する。これにより、図１２，１３に示されるように、配線１０及びダミー配線１１のそれぞれにおける絶縁膜８の上面が露出されつつ、半導体基板１上に層間絶縁膜２０が形成され、配線１０間が当該層間絶縁膜２０で充填される。なお、図１２，１３は、図１０，１１に示す構造に層間絶縁膜２０を形成した様子をそれぞれ示す断面図である。
【００２３】
次に、図１４，１５に示されるように、配線１０間の活性領域２、言い換えればＤＲＡＭメモリセルにおけるＭＯＳトランジスタのソース・ドレイン領域に達するコンタクトホール１８を層間絶縁膜２０に形成する。具体的には、まず所定の開口パターンを有するレジスト（図示せず）を、配線１０、ダミー配線１１及び層間絶縁膜２０の上に形成する。そして、かかるレジストをマスクに用いつつ、絶縁膜８，１５をエッチングストッパとして、層間絶縁膜２０をフッ酸等を用いたウェットエッチング法でエッチングする。このとき、ダミー配線１１の側面にはエッチングストッパとして機能する絶縁膜１５が形成されており、更に配線１０とダミー配線１１との間がかかる絶縁膜１５で充填されているため、ウェットエッチング法を用いた場合であっても、配線１０の長手方向で隣り合うコンタクトホール１８間が連通することがない。
【００２４】
このようにして、複数のコンタクトホール１８が層間絶縁膜２０に自己整合的に形成される。なお、図１４，１５は、図１２，１３に示す構造にコンタクトホール１８を形成した様子をそれぞれ示す断面図である。
【００２５】
次に、ＣＶＤ法等を用いて、各コンタクトホール１８を充填するポリシリコン膜を全面に形成し、かかるポリシリコン膜をその上面からエッチングして、コンタクトホール１８よりも上方のポリシリコン膜を除去する。これにより、図１６〜１８に示されるように、各コンタクトホール１８を充填する、ポリシリコン膜から成るコンタクトプラグ２５が形成される。なお、図１７は、図１６に示す矢視Ｆ−Ｆの断面図であって、図１８は図１６に示す矢視Ｇ−Ｇの断面図である。
【００２６】
その後、ＤＲＡＭメモリセルのキャパシタやビット線などを形成して、本実施の形態に係る半導体装置が完成する。
【００２７】
このように、本実施の形態に係る半導体装置の製造方法では、活性領域２の間の不活性領域３上に設けられたダミー配線１１と、配線１０との間が、エッチングストッパとなる絶縁膜１５によって充填され、更にダミー配線１１の側面全体にはかかる絶縁膜１５が設けられている。そのため、層間絶縁膜２０にコンタクトホール１８を形成する際にウェットエッチング法を用いた場合であっても、配線１０の長手方向で隣り合うコンタクトホール間が互いに連通することが無い。
【００２８】
例えば、図１６の中央部に位置するダミー配線１１、つまり図１６に示されている２つの配線１０間のダミー配線１１が設けられていない場合には、そのダミー配線１０を挟んで、配線１０の長手方向で隣り合っていたコンタクトホール１８が互いに連通することがある。これは、図中の２つの配線１０間では、図の上方及び下方に位置する２つの活性領域２上だけではなく、それらに挟まれた不活性領域３上にも層間絶縁膜２０が形成され、当該層間絶縁膜２０をウェットエッチングした際には、半導体基板１の深さ方向とは垂直な方向にもエッチングが進行し、かかるエッチングの進行を阻止する絶縁膜１５が存在していないためである。
【００２９】
このように、コンタクトホール１８を形成する際にウェットエッチング法を用いた場合であっても、配線１０の長手方向で隣り合うコンタクトホール間が互いに連通することが無いため、本実施の形態のように、絶縁膜１５をエッチングして活性領域２上の絶縁膜１５を除去する工程（図９〜１１参照）では異方性ドライエッチング法を採用し、絶縁膜１５をエッチングストッパとして用いる工程（図１４，１５参照）ではウェットエッチング法を採用することができる。
【００３０】
一般的に、ドライエッチング法よりもウェットエッチング法を用いた場合の方がエッチングストッパに対するエッチング量は少なくて済む。そのため、従来技術のように絶縁膜１５をエッチングストッパとして用いる工程でもドライエッチング法を採用する場合よりも、本実施の形態のようにウェットエッチング法を採用する場合の方が、配線１０の側面上に設けられた絶縁膜１５に対するエッチング量を低減することができる。従って、配線１０の導電膜７と、コンタクトプラグ２５との間の絶縁耐性が向上する。
【００３１】
また、本実施の形態に係る半導体装置の製造方法では、配線１０とダミー配線１１とは互いに同時に形成されるため、互いに別々に形成される場合よりも製造時間を短縮することができる。
【００３２】
また、上述の実施の形態では、ＤＲＡＭメモリセルを備える半導体装置を例に挙げて本発明を説明したが、ＳＲＡＭやＲＯＭなどのメモリセルを備える半導体装置、あるいはメモリセル以外の回路、例えばロジック回路を備える半導体装置に対しても本発明に係る製造方法が適用できることは言うまでもない。
【００３３】
【発明の効果】
この発明に係る半導体装置の製造方法によれば、第１および第２の活性領域の間の不活性領域上に設けられたダミー配線と第１の配線との間、及びかかるダミー配線と第２の配線との間は、エッチングストッパとなる第２の絶縁膜によって充填され、更にダミー配線の側面にはかかる第２の絶縁膜が設けられている。そのため、工程（ｆ）において、ウェットエッチング法を用いた場合であっても、第１および第２のコンタクトホールが互いに連通することが無い。従って、工程（ｆ）においてウェットエッチング法を用いることによって、ドライエッチング法を用いるのは工程（ｄ）だけで済む。そのため、工程（ｄ），（ｆ）でドライエッチング法を用いる場合よりも、第１および第２の配線の側面に設けられた第２の絶縁膜のエッチング量が低減する。従って、コンタクトプラグと第１および第２の配線との間の絶縁耐性が向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図１４】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図１５】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図１６】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図１７】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【図１８】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す図である。
【符号の説明】
１  半導体基板、２  活性領域、３  不活性領域、７  導電膜、８  絶縁膜、９  積層膜、１０  配線、１１  ダミー配線、１５  絶縁膜、１８  コンタクトホール、２０  層間絶縁膜、２５  コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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