(57)【要約】【課題】ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法を提供する。【解決手段】絶縁層１Ｂ上に設けられたシリコン層１Ｃと、このシリコン層１Ｃ上に設けられたゲート酸化膜４と、このゲート酸化膜４上に配設された電極パターン４と、この電極パターン４のうちチャネル領域を覆うゲート電極部２Ａの両側にあるシリコン層１Ｃに設けられたＮ＋層３と、電極パターン４下から露出すると共に、当該電極パターン４下のシリコン層１Ｃと接続するように設けられたＰ＋層９とを備え、この電極パターン４は、ゲート電極部２Ａと、ゲート電極部２Ａ以外の浮遊電極部２Ｂとの間に、空隙部１３を有するものである。【選択図】  図１
2004179508.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性の基体又は絶縁層上に設けられた半導体層と、
前記半導体層上に設けられた絶縁性の膜と、
前記絶縁性の膜上に配設された電極パターンと、
前記電極パターンのうちチャネル領域を覆うゲート電極部の両側にある半導体層に設けられたソース・ドレイン拡散層と、
前記電極パターン下から露出すると共に、当該電極パターン下の半導体層と接続するように設けられたコンタクト層とを備え、
前記電極パターンは、
前記ゲート電極部と、前記ゲート電極部以外の部分との間に、絶縁部又は除去部を有することを特徴とする半導体装置。
【請求項２】
絶縁性の基体又は絶縁層上に設けられた半導体層に絶縁性の膜を形成する工程と、
前記絶縁性の膜上に所定形状を有した電極パターンを形成する工程と、
前記電極パターンのうちチャネル領域を覆うゲート電極部の両側にある所定領域の半導体層にソース・ドレイン拡散層を形成する工程と、
前記ソース・ドレイン拡散層以外の前記電極パターン下から露出した半導体層に、当該電極パターン下にある半導体層と接続するようなコンタクト層を形成する工程と、
前記電極パターンのうち前記ゲート電極部とそれ以外の部分との間の部分を絶縁化又は除去する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板に電界効果トランジスタを有するＬＳＩに適用して好適な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、絶縁基体上に単結晶シリコンが設けられたＳＯＩ基板の製造技術はさらに進歩しつつあり、その大口径化や、低価額化が進みつつある。このようなＳＯＩ基板にＭＯＳトランジスタを形成すると、トランジスタを完全に素子分離して形成することができ、また拡散層の容量を低減することができるので、トランジスタの高集積化や、動作速度の高速化に有利であることが広く知られている。
【０００３】
図１１（Ａ）〜（Ｃ）は、従来例に係る半導体装置９０の構成例を示す平面図と、Ｘ５−Ｘ６及びＸ７−Ｘ８矢視断面図である。
図１１（Ｂ）に示すように、この半導体装置９０は、支持基板９１Ａ上に絶縁層９１Ｂが形成され、さらにこの絶縁層９１Ｂ上に半導体層９１Ｃが形成されてなるＳＯＩ基板９１を備えている。図１１（Ａ）に示すように、このＳＯＩ基板９１には素子分離層９５が形成されており、この素子分離層９５で囲まれた半導体層にｎＭＯＳトランジスタ９９が形成されている。
【０００４】
このｎＭＯＳトランジスタ９９のゲート電極部９２は平面視でＴ字状になっている。また、このゲート電極部９２の両側の半導体層には、ソース・ドレイン用のＮ＋層９３や、ボディコンタクト用のＰ＋層９６が形成されている。これらのＮ＋層９３やＰ＋層９６は、サイドウォール９７の形成後に、フォトリソグラフィ技術によりレジストパターンが形成され、このレジストパターンとゲート電極部９２をマスクにして不純物がイオン注入されて形成される。
Ｎ＋層９３やＰ＋層９６を形成する際に、レジストパターンだけでなくゲート電極部９２をもマスクに使用する理由は、イオン注入時にマスクとして使用するレジストパターンがＳＯＩ基板９１に対して多少位置ずれして形成された場合でも、このゲート電極部９２によってＮ＋層９３やＰ＋層９６をあたかも自己整合的に形成することができるからである。
【０００５】
また、図１１（Ｂ）に示すように、ゲート電極部９２下にはゲート酸化膜８９を介してチャネル用のＰ−層９４が設けられている。これらのゲート電極部９２や、ボディコンタクト用のＰ＋層９６の上面には、シリサイド９８、９８がそれぞれ設けられている。さらに、図１１（Ｃ）に示すように、ソース・ドレイン用のＮ＋層９３の上面にもシリサイド９８が設けられている。これらのシリサイドは、サリサイドプロセスにより形成されたものである。なお、図１１（Ａ）では、説明の便宜上から、シリサイドの図示を省略している。
【０００６】
上述の構造を有する半導体装置９０では、ｎＭＯＳトランジスタ９９は周囲の半導体素子（図示せず）と素子分離層９５及び絶縁層１Ｂとによって電気的に遮断されているので、α線やラッチアップに強く、また拡散層の容量が小さい等の利点を有している。
また、この半導体装置９０では、ゲート電極部９２下のＰ−層９４はボディコンタクト用のＰ＋層９６と接続しているので、このＰ＋層９６を通してＰ−層９４の電位を調整することができる。従って、Ｐ−層９４におけるキャリアの意図しない蓄積を防ぐことができ、安定したトランジスタ動作を得ることができる。
【０００７】
【特許文献１】
特開２００１−８５６９４号公報
【特許文献２】
特開平１０−１５０２０４号公報
【特許文献３】
特開平８−１２５１８７号公報
【０００８】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置９０によれば、ｎＭＯＳトランジスタ９９のゲート電極部９２は、Ｎ＋層９３やＰ＋層９６を形成する際のマスクとして使用する必要があるため平面視でＴ字状になされており、ゲート電極部９２はチャネルとなる領域以外のＰ−層９４上に配設されていた。このため、ゲート電極部９２とＰ−層９４との間に生じる寄生容量は大きく、半導体装置９０の動作速度が遅いという問題があった。
【０００９】
そこで、本発明は、このような従来技術の問題点を解決したものであって、ゲート電極部の寄生容量を低減できるようにすると共に、半導体装置の動作を高速化できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る請求項１に記載の半導体装置は、絶縁性の基体又は絶縁層上に設けられた半導体層と、この半導体層上に設けられた絶縁性の膜と、この絶縁性の膜上に配設された電極パターンと、この電極パターンのうちチャネル領域を覆うゲート電極部の両側にある半導体層に設けられたソース・ドレイン拡散層と、電極パターン下から露出すると共に、当該電極パターン下の半導体層と接続するように設けられたコンタクト層とを備え、この電極パターンは、ゲート電極部と、ゲート電極部以外の部分との間に、絶縁部又は除去部を有することを特徴とするものである。
【００１１】
本発明に係る請求項１に記載の半導体装置によれば、絶縁性の膜を介して半導体層上に設けられた電極パターンは、ゲート電極部と、このゲート電極部以外の部分との間に、絶縁部又は除去部を有している。これにより、ゲート電極部と、このゲート電極部以外の部分とが電気的に隔てられるので、従来方式の半導体装置と比べて、ゲート電極部の寄生容量を低減することができる。
【００１２】
本発明に係る請求項２に記載の半導体装置の製造方法は、絶縁性の基体又は絶縁層上に設けられた半導体層に絶縁性の膜を形成する工程と、この絶縁性の膜上に所定形状を有した電極パターンを形成する工程と、この電極パターンのうちチャネル領域を覆うゲート電極部の両側にある所定領域の半導体層にソース・ドレイン拡散層を形成する工程と、このソース・ドレイン拡散層以外の電極パターン下から露出した半導体層に、当該電極パターン下にある半導体層と接続するようなコンタクト層を形成する工程と、この電極パターンのうちゲート電極部とそれ以外の部分との間の部分を絶縁化又は除去する工程とを有することを特徴とするものである。
【００１３】
本発明に係る請求項２に記載の半導体装置の製造方法によれば、ソース・ドレイン拡散層やコンタクト層を形成した後に、電極パターンのうちゲート電極部とそれ以外の部分との間の部分を絶縁化又は除去するようになされる。これにより、ソース・ドレイン拡散層やコンタクト層を形成する工程のプロセスマージンを十分に保持しつつ、ゲート電極部と、このゲート電極部以外の部分とを電気的に隔てることができる。従来方式と比べて、ゲート電極部の寄生容量を低減することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
（１）第１実施形態
図１（Ａ）〜（Ｃ）は、本発明の第１の実施形態に係る半導体装置１００の構成例を示す平面図と、Ｘ１−Ｘ２及びＸ３−Ｘ４矢視断面図である。この半導体装置１００は、例えばＳＯＩ基板１にｎＭＯＳトランジスタ５０を有するＬＳＩである。
【００１５】
図１（Ａ）に示すように、この半導体装置１００は、ＳＯＩ基板１と、このＳＯＩ基板１の半導体層上に設けられたゲート酸化膜４と、このゲート酸化膜４上に配設されたゲート電極部２Ａと、浮遊電極部２Ｂとを備えている。また、この半導体装置１００は、ゲート電極部２Ａの両側にある半導体層に設けられたソース・ドレイン用のＮ＋層３と、このＮ＋層３以外のゲート電極部２Ａ下及び浮遊電極部２Ｂ下から露出した半導体層に設けられたボディコンタクト用のＰ＋層９とを備えている。さらに、図１（Ｂ）に示すように、この半導体装置１００はゲート電極部２Ａ及び浮遊電極部２Ｂに覆われた半導体層にＰ−層５を備えている。
【００１６】
さらにまた、この半導体装置１００は、Ｎ＋層３や、Ｐ＋層９、ゲート電極部２Ａ等を覆う層間絶縁膜（図示せず）や、この層間絶縁膜上にＮ＋層３や、Ｐ＋層９、ゲート電極部２Ａ等を引き出すためのプラグ電極（図示せず）も備えている。
図１（Ｂ）に示すように、ＳＯＩ基板１は、その下方から支持基板１Ａと、絶縁層１Ｂと、半導体層１Ｃとからなる３層構造を有している。例えば、支持基板１Ａはシリコンであり、絶縁層１Ｂはシリコン酸化膜であり、半導体層１Ｃは単結晶のシリコン層である。これらの中で、半導体層１Ｃが、ＭＯＳトランジスタ等の半導体素子が形成される層である。このような構造を有するＳＯＩ基板１は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎ  ｉｍｐｌａｎｔｅｄ  ｏｘｉｄｅ）又は、貼り合わせによって形成される。
【００１７】
また、このＳＯＩ基板の半導体層１Ｃには、素子分離層１１が選択的に設けられている。この素子分離層１１は、例えばシリコン酸化膜からなるものである。図１（Ａ）に示すように、この素子分離層１１で囲まれた領域にｎＭＯＳトランジスタ５０が設けられている。以下で、この素子分離層１１によって囲まれた領域をトランジスタ形成領域ともいう。
【００１８】
このトランジスタ形成領域にある半導体層１Ｃは、素子分離層１１とＳＯＩ基板１の絶縁層とによって、他の素子が形成される領域の半導体層とは電気的に遮断されている。この構造によって、ｎＭＯＳトランジスタ５０は、α線やラッチアップに強く、またソース・ドレインや、チャネルの容量が小さい等の利点を有している。
【００１９】
ゲート酸化膜４は、トランジスタ形成領域の半導体層に設けられており、ゲート電極部２Ａや浮遊電極部２Ｂに覆われている。このゲート酸化膜４は、例えば単結晶シリコンからなる半導体層が熱酸化されて形成されたシリコン酸化膜であり、その厚みは１００Å程度である。
また、ゲート電極部２Ａと浮遊電極部２Ｂは、トランジスタ形成領域の半導体層１Ｃ上にゲート酸化膜４を介して設けられている。このゲート電極部２Ａと浮遊電極部２Ｂとの間には所定の寸法幅を有した空隙部１３が設けられており、この空隙部１３によってゲート電極部２Ａと浮遊電極部２Ｂとは電気的に隔てられている。ｎＭＯＳトランジスタ５０の動作時には、このゲート電極部２Ａにバイアス電圧が印加される。
【００２０】
ゲート電極部２Ａと浮遊電極部２Ｂは、例えばシリコンからなるものであり、その上面にはチタンシリサイド（ＴｉＳｉ２）等のシリサイド１５が形成されている。また、これらのゲート電極部２Ａと浮遊電極部２Ｂの側壁には、シリコン酸化膜からなるサイドウォール７が形成されている。以下で、図１（Ａ）に示すようなゲート電極部２Ａと浮遊電極部２Ｂとを合わせたＴ字状のパターンを、電極パターン２ともいう。
【００２１】
この電極パターン２は、ソース・ドレイン用のＮ＋層３やボディコンタクト用のＰ＋層９を形成するためのイオン注入工程でマスクの一部として使用される。この点については、後述する。
ソース・ドレイン用のＮ＋層３は、このゲート電極部２Ａの両側の半導体層１Ｃに設けられたＮ型の不純物拡散層である。図１（Ｂ）に示すように、このＮ＋層３の上面には、ＴｉＳｉ２等のシリサイド１５が形成されている。
【００２２】
ボディコンタクト用のＰ＋層９は、図１（Ａ）に示すように、上述したＮ＋層３以外で、ゲート電極部２Ａ下及び浮遊電極部２Ｂ下から露出した半導体層に設けられたＰ型の不純物拡散層である。図１（Ｂ）に示すように、このＰ＋層９の上面には、ＴｉＳｉ２等のシリサイド１５が形成されている。
チャネル用のＰ−層５は、図１（Ｂ）及び（Ｃ）に示すように、ゲート電極部２Ａ及び浮遊電極部２Ｂ下や、空隙部１３から露出した半導体層１Ｃに設けられたＰ型の不純物拡散層である。このＰ−層５はＰ＋層９よりも不純物濃度が低い。このチャネル用のＰ−層５は、図１（Ｂ）に示すように、ボディコンタクト用のＰ＋層９と接続している。
【００２３】
Ｐ−層５は、素子分離層１１等によって他の素子が形成される領域の半導体層とは電気的に遮断されているが、前述の構造によりＰ−層５の電位をＰ＋層９を通して調整することができるので、Ｐ−層５でのキャリアの蓄積を防止することができる。
ところで、この半導体装置１００では、図１（Ａ）及び（Ｂ）に示すように、ゲート電極部２Ａと浮遊電極部２Ｂとの間には空隙部１３が設けられており、ゲート電極部２Ａと浮遊電極部２Ｂは電気的に隔てられている。そして、この半導体装置１００では、ｎＭＯＳトランジスタ５０を動作する際に、バイアス電圧がゲート電極部２Ａに印加され、浮遊電極部２Ｂには印加されない。
【００２４】
つまり、従来方式の半導体装置９０と比べて、バイアス電圧が印加されるゲート電極部とＰ−層５とが対向する面積を減少させることができる。これにより、ゲート電極部とＰ−層５との間に生じる電気容量（寄生容量）を低減することができ、ｎＭＯＳトランジスタ５０の動作速度を高速化することができる。
この第１実施形態において、ゲート酸化膜４は、本発明の絶縁性の膜に対応している。また、Ｎ＋層３は本発明のソース・ドレイン拡散層に対応し、Ｐ＋層９は本発明のコンタクト層に対応している。さらに、浮遊電極部２Ｂは本発明のゲート電極部以外の部分に対応し、空隙部１３は本発明の除去部に対応している。
【００２５】
次に、本発明の実施形態に係る半導体装置１００の製造方法について説明する。図２（Ａ）〜図４（Ｃ）は半導体装置１００の製造方法を示す工程図である。ここでは、図１（Ａ）〜（Ｃ）に示した半導体装置１００を、図２（Ａ）〜図４（Ｃ）の工程図と、図５（Ａ）及び（Ｂ）の平面図とに沿って製造する場合を想定する。従って、図２（Ａ）〜図４（Ｃ）と、図５（Ａ）及び（Ｂ）において、図１と対応する部分には同一符号を付す。
【００２６】
図２（Ａ）に示すように、まず始めに、シリコン酸化層１Ｂ上に半導体層（以下で、シリコン層ともいう）１Ｃを備えたＳＯＩ基板１を用意する。次に、このＳＯＩ基板１の単結晶シリコン層１Ｃ上に、素子分離層を形成する領域（以下で、素子分離層形成領域ともいう）を開口するような第１のレジストパターン２１を形成する。このレジストパターン２１は、例えばフォトリソグラフィにより行う。
【００２７】
次に、このレジストパターン２１をマスクにして、シリコン層１ＣにＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）等の異方性エッチングを施し、シリコン酸化層１Ｂの上面を露出するような開口部を形成する。開口部を形成した後に、このレジストパターン２１をアッシングして除去する。
次に、図２（Ｂ）に示すように、開口部が形成されたシリコン層１Ｃ上にシリコン酸化膜２３を形成する。このシリコン酸化膜２３の形成は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により行う。このシリコン酸化膜２３によって、シリコン層１Ｃに形成された開口部は埋め込まれる。
【００２８】
次に、このシリコン酸化膜２３をＲＩＥ等でエッチバックして、開口部以外に形成されたシリコン酸化膜２３を除去する。これにより、図２（Ｃ）に示す素子分離層１１を形成する。この素子分離層１１によって、トランジスタ形成領域のシリコン層１Ｃと、他の領域のシリコン層とは電気的に遮断される。
続いて、素子分離層１１が形成されたシリコン層１Ｃ上に、この素子分離層１１に囲まれたトランジスタ形成領域を開口するような第２のレジストパターン２５を形成する。このレジストパターン２５の形成はフォトリソグラフィにより行う。
【００２９】
次に、図２（Ｃ）に示すように、このレジストパターン２５をマスクにして、シリコン層１Ｃにボロンイオンをイオン注入する。このイオン注入における、ボロンイオンの注入エネルギは、例えば３０Ｋｅｖ程度である。また、ドーズ量は、例えば１．０×１０１３／ｃｍ２程度である。このイオン注入が終了した後に、レジストパターン２５をアッシングする。そして、このボロンイオンが注入されたＳＯＩ基板１を熱処理して、図３（Ａ）に示すようなＰ−層５を形成する。
【００３０】
次に、図３（Ａ）において、Ｐ−層５が形成されたＳＯＩ基板１を熱酸化して、Ｐ−層５上にゲート酸化膜４を形成する。そして、このゲート酸化膜４が形成されたＳＯＩ基板１上にゲート電極部用のポリシリコン膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤにより行う。
次に、このポリシリコン膜をフォトリソグラフィ及びドライエッチングによりパターニングして、平面視でＴ字状の電極パターン２を形成する。さらに、この電極パターン２上にシリコン酸化膜をＣＶＤで形成する。そして、この電極パターン２上のシリコン酸化膜をエッチバックして、サイドウォール７を形成する。
【００３１】
次に、このサイドウォール７が形成されたＳＯＩ基板１上に第３のレジストパターンを形成する。この第３のレジストパターンは、ボディコンタクトを形成するイオン注入時にマスクとして使用するものである。
図５（Ａ）に示すように、この第３のレジストパターン２７は、フォトリソグラフィによって、ボディコンタクトを形成する領域（以下で、ボディコンタクト形成領域ともいう）４１を開口するように形成される。
【００３２】
このレジストパターン２７は、ボディコンタクト形成領域４１だけを開口し、その他のＳＯＩ基板上は全て覆うように形成されることが望ましい。しかしながら、実際の製造工程では、露光マスクの合わせずれ等によってその開口位置が多少シフトしてしまうことがある。その場合には、レジストパターン２７から露出したＴ字状の電極パターン２がイオン注入に対してマスクとして働く。従って、ボディコンタクト形成領域４１に不純物イオンを再現性よく注入することができる。
【００３３】
この工程では、図５（Ａ）に示すようなレジストパターン２７をマスクにして、ボディコンタクト形成領域４１のシリコン層にボロンをイオン注入する。このイオン注入における、ボロンの注入エネルギは、例えば８Ｋｅｖ程度である。また、ドーズ量は、例えば２．０×１０１５／ｃｍ２程度である。このイオン注入が終了した後に、レジストパターン２７をアッシングする。
【００３４】
次に、図５（Ｂ）に示すように、ボロンがイオン注入されたＳＯＩ基板１上に、ソース・ドレインを形成する領域（以下で、ソース・ドレイン形成領域ともいう）４３を開口するような第４のレジストパターン２９を形成する。このレジストパターン２９は、ソース・ドレインを形成するイオン注入時にマスクとして使用するものである。
【００３５】
この第４のレジストパターン２９は、ソース・ドレイン形成領域４３だけを開口し、その他のＳＯＩ基板上は全て覆うように形成されることが望ましい。しかしながら、第３のレジストパターン２７と同様に、実際の製造工程では、露光マスクの合わせずれ等によってその開口位置が多少シフトしてしまうことがある。その場合には、レジストパターン２９から露出したＴ字状の電極パターン２がイオン注入に対してマスクとして働く。
【００３６】
従って、ボディコンタクト形成領域４１に不純物イオンを再現性よく注入することができ、Ｐ＋層９（図１参照）と接続すべきＰ−層５への不純物イオンの注入を防止することができる。
この工程では、図５（Ｂ）に示すようなレジストパターン２９をマスクにして、ソース・ドレイン形成領域４３のシリコン層にヒ素をイオン注入する。このイオン注入における、ヒ素の注入エネルギは、例えば７０Ｋｅｖ程度である。また、ドーズ量は、例えば２．０×１０１５／ｃｍ２程度である。このイオン注入が終了した後に、レジストパターン２９をアッシングする。
【００３７】
次に、図３（Ｃ）に示すように、ボロンやヒ素が選択的にイオン注入されたＳＯＩ基板１を熱処理して、Ｐ＋層９とＮ＋層３（図１参照）を形成する。続いて、これらのＰ＋層９とＮ＋層３、及び電極パターン２上にサリサイドによってＴｉＳｉ２等のシリサイド１５を形成する。
即ち、Ｐ＋層９とＮ＋層３が形成されたＳＯＩ基板１上にチタンを数１０ｎｍ堆積する。このチタンの堆積は、スパッタリングにより行う。次に、このチタンが堆積されたＳＯＩ基板を５００〜７００℃の温度範囲でアニールして、チタンとシリコンを反応させる。この反応によりチタンシリサイド（ＴｉＳｉ２）１５が形成される。その後、このチタンシリサイド１５が形成されたＳＯＩ基板をウエットエッチングして、未反応なチタンを除去する。これにより、Ｐ＋層９とＮ＋層３、ゲート電極部２上に自己整合的にチタンシリサイド１５が形成される。
【００３８】
次に、このシリサイド１５が形成されたＳＯＩ基板１上に、電極パターン２上の一部を開口するような第５のレジストパターン３１をフォトリソグラフィにより形成する。そして、このレジストパターン３１をマスクにして、シリサイド１５で覆われた電極パターン２に異方性のドライエッチングを施し、電極パターン２の一部を除去する。これにより、図４（Ｂ）に示すように空隙部１３が形成され、電極パターン２は、ゲート電極部２Ａと浮遊電極部２Ｂとに分割される。
【００３９】
この半導体装置１００の製造工程では、電極パターン２にシリサイドを形成した後に、この電極パターン２の一部をエッチングして取り除き、ゲート電極部２Ａと浮遊電極部２Ｂとを形成している。従って、シリサイドを介してゲート電極２Ａと浮遊電極部２Ｂとが導通することはない。
次に、空隙部１３が形成されたＳＯＩ基板上にシリコン酸化膜等からなる層間絶縁膜３３を形成する。この層間絶縁膜の厚さは、例えば１００００Å程度である。そして、フォトリソグラフィ及びドライエッチングによって、ゲート電極部２Ａ上や、ソース・ドレイン用のＮ＋層３上、ボディコンタクト用のＰ＋層９上にコンタクトホールを形成する。さらに、このコンタクトホールにタングステン等の金属膜を埋め込み、層間絶縁膜３３上にゲート電極部２Ａや、Ｎ＋層３、Ｐ＋層９を引き出すためのプラグ電極を形成する。このようにして、図１（Ａ）〜（Ｃ）に示したような半導体装置１００を完成させる。
【００４０】
このように、本発明の第１の実施形態に係る半導体装置１００の製造方法によれば、レジストパターンに加えて、Ｔ字状の電極パターン２もマスクに使用して、ボディコンタクト形成領域４１やソース・ドレイン形成領域４３にそれぞれ不純物をイオン注入するようになされる。従って、このレジストパターンの開口部がある程度位置ずれして形成された場合でも、ボディコンタクト形成領域４１やソース・ドレイン形成領域４３に不純物イオンを再現性良く注入することができる。
【００４１】
また、この電極パターン２をマスクに不純物イオンを注入した後に、この電極パターン２に空隙部１３を形成して、電極パターン２をゲート電極部２Ａと浮遊電極部２Ｂとに分割している。
これにより、ボディコンタクトや、ソース・ドレインを形成する際のフォトリソグラフィのプロセスマージンを十分に保持しつつ、ゲート電極部２Ａと浮遊電極部２Ｂとを電気的に隔てることができる。
【００４２】
従って、従来方式の半導体装置９０と比べて、バイアス電圧が印加されるゲート電極部の寄生容量を低減することができ、ｎＭＯＳトランジスタ５０の動作速度を高速化することができる。
尚、この第１実施形態では、一対のＮ＋層３に挟まれた領域の電極パターン２に空隙部１５を設ける場合について説明したが、これに限られることはない。図６に示すように、この空隙部１５は、例えば、Ｎ＋層３とＰ＋層９とに挟まれた領域の電極パターン２に設けても良い。この場合においても、従来方式の半導体装置９０と比べて、ゲート電極部２Ａの寄生容量を低減することができる。
【００４３】
また、この第１実施形態では、電極パターン２がＴ字状（Ｔゲート）の場合について説明したが、これに限られることはない。電極パターン２は、例えば、図７（Ａ）及び（Ｂ）に示すようなＨ形状（Ｈゲート）や、図８（Ａ）及び（Ｂ）に示すようなＬ形状（ソースタイ）でも良い。図７（Ａ）及び（Ｂ）と、図８（Ａ）及び（Ｂ）において、図１（Ａ）と対応する部分には同一符号を付し、その詳細説明は省略する。
【００４４】
図７（Ａ）及び（Ｂ）に示すようなＨ形状の電極パターンや、図８（Ａ）及び（Ｂ）に示すようなＬ形状の電極パターン２は、Ｔ字状の電極パターン２と同様に、ボディコンタクトや、ソース・ドレインの形成工程で、イオン注入のマスクとして使用されるものである。
これらの形成工程でマスクとして使用した後に、これらＨ形状やＬ形状の電極パターン２に空隙部１３を設けて、電極パターン２をゲート電極部２Ａと浮遊電極部２Ｂとに分割する。これにより、ゲート電極部２Ａの寄生容量を低減することができる。
【００４５】
（２）第２実施形態
図９（Ａ）及び（Ｂ）は本発明の第２の実施形態に係る半導体装置２００の構成例を示す平面図と、Ｘ１´−Ｘ２´矢視断面図である。この第２実施形態では、第１実施形態で説明した空隙部１３の代わりに、電極パターン２を部分的に酸化してシリコン酸化膜を形成する場合について説明する。その他の条件ついては、上述した半導体装置１００と同様である。従って、図９（Ａ）及び（Ｂ）において、半導体装置１００と対応する部分には同一符号を付し、その詳細な説明は省略する。
【００４６】
図９（Ａ）に示すように、この半導体装置２００では、電極パターン２が部分的に酸化（絶縁化）されてシリコン酸化膜１７が形成されている。このシリコン酸化膜１７は、図９（Ｂ）に示すように、電極パターンを構成するポリシリコンのみが酸化されて形成されたものであり、ゲート酸化膜４下のＰ−層５はほとんど酸化されていない。
【００４７】
このように、半導体装置２００では、シリコン酸化膜１７によってゲート電極部２Ａと浮遊電極部２Ｂとが電気的に隔てられているので、従来方式の半導体装置９０と比べて、ゲート電極部２Ａの寄生容量を低減することができる。この第２実施形態において、シリコン酸化膜１７は本発明の絶縁部に対応している。
次に、この半導体装置２００の製造方法について説明する。図１０（Ａ）及び（Ｂ）は半導体装置２００の製造方法を示す工程図である。図１０（Ａ）において、Ｐ＋層９及びＮ＋層３（図９参照）を形成するまでの工程は半導体装置１００と同様なので、その説明を省略する。
【００４８】
図１０（Ａ）において、Ｐ＋層９及びＮ＋層３（図９参照）を形成した後に、電極パターン２の一部を開口するようなレジストパターン３７をＳＯＩ基板１上に形成する。このレジストパターン３７は、第１実施形態で説明したレジストパターン３１（図４参照）と同様の露光マスクを用いて、フォトリソグラフィにより形成する。
【００４９】
次に、このレジストパターン３１をマスクにして、電極パターン２に酸素（Ｏ２）をイオン注入する。このイオン注入における、酸素の注入エネルギは、例えば１Ｋｅｖ程度である。また、ドーズ量は、例えば１．０×１０１７／ｃｍ２程度である。ここでは、酸素を電極パターンにのみ注入し、その下地のＰ−層５には酸素が達しないようにイオン注入条件を設定する。このイオン注入が終了した後に、レジストパターン３１をアッシングする。
【００５０】
その後、この酸素が選択的に注入されたＳＯＩ基板１を窒素雰囲気中でアニールして、注入された酸素と電極パターン２を構成するポリシリコンとを反応させる。これにより、図１０（Ｂ）に示すようなシリコン酸化膜１７を形成する。
その後、Ｐ＋層９と、Ｎ＋層３（図９参照）と、ゲート電極部２Ａ及び浮遊電極部２Ｂ上に、サリサイドによってＴｉＳｉ２等のシリサイド１５を形成する。この後の工程は、半導体装置１００と同様である。即ち、図４（Ｃ）に示すように、ＳＯＩ基板１上に層間絶縁膜３３を形成する。そして、フォトリソグラフィ及びドライエッチングによって、ゲート電極部２Ａ上や、ソース・ドレイン用のＮ＋層３上、ボディコンタクト用のＰ＋層９上にコンタクトホールを形成する。さらに、このコンタクトホールにゲート電極部２Ａや、Ｎ＋層３、Ｐ＋層９と接続するプラグ電極を形成する。このようにして、図９（Ａ）及び（Ｂ）に示したような半導体装置２００を完成させる。
【００５１】
このように、本発明の第２の実施形態に係る半導体装置２００とその製造方法によれば、電極パターン２にシリコン酸化膜１７を形成して、電極パターン２をゲート電極部２Ａと浮遊電極部２Ｂとに分割している。従って、従来方式の半導体装置９０と比べて、ゲート電極部２Ａの寄生容量を低減することができる。
尚、この第２の実施形態では、電極パターン２に酸素を選択的にイオン注入して、シリコン酸化膜１７を形成する場合について説明したが、シリコン酸化膜１７の形成方法はこれに限られることはない。例えば、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）プロセスを用いて、シリコン酸化膜１７を形成しても良い。この場合でも、ゲート電極部２ＡとＰ−層５との間に生じる寄生容量を低減することができる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、絶縁性の膜を介して半導体層上に設けられた電極パターンは、ゲート電極部と、このゲート電極部以外の部分との間に、絶縁部又は除去部を有している。これにより、ゲート電極部と、このゲート電極部以外の部分とが電気的に隔てられるので、従来方式の半導体装置と比べて、ゲート電極部の寄生容量を低減することができ、半導体装置の動作速度を高めることができる。
【図面の簡単な説明】
【図１】実施形態に係る半導体装置１００の構成例を示す平面図（Ａ）と、Ｘ１−Ｘ２及びＸ３−Ｘ４矢視断面図（Ｂ）（Ｃ）である。
【図２】半導体装置１００の製造方法（その１）を示す工程図である。
【図３】半導体装置１００の製造方法（その２）を示す工程図である。
【図４】半導体装置１００の製造方法（その３）を示す工程図である。
【図５】イオン注入時の各レジストパターンの開口例を示す平面図である。
【図６】半導体装置１００の変形例（その１）を示す平面図である。
【図７】半導体装置１００の変形例（その２、３）を示す平面図（Ａ）（Ｂ）である。
【図８】半導体装置１００の変形例（その４、５）を示す平面図（Ａ）（Ｂ）である。
【図９】実施形態に係る半導体装置２００の構成例を示す平面図（Ａ）と、Ｘ１´−Ｘ２´矢視断面図（Ｂ）である。
【図１０】半導体装置２００の製造方法を示す工程図である。
【図１１】従来例に係る半導体装置９０の構成例を示す平面図（Ａ）と、Ｘ５−Ｘ６及びＸ７−Ｘ８矢視断面図（Ａ）（Ｂ）である。
【符号の説明】
１  ＳＯＩ基板、２  電極パターン、２Ａ  ゲート電極部、２Ｂ  浮遊電極部、３  Ｎ＋層、５  Ｐ−層、７  サイドウォール、９  Ｐ＋層、１１  素子分離層、１３  空隙部、１５  シリサイド、１７  シリコン酸化膜、２１、２５、２７、２９、３１、３７  レジストパターン、３３  層間絶縁膜、３５  コンタクトホール、４１  ボディコンタクト形成領域、４３  ソース・ドレイン形成領域、５０  ｎＭＯＳトランジスタ、１００、２００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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