(57)【要約】【課題】システム全体の処理性能の低下を防止することが可能なメモリ装置を提供すること。【解決手段】アービタ１５は、ＣＰＵ１２からのバス使用要求に対応するメモリ１１へのアクセスが完了する前にＤＳＰ１３からバス使用要求がある場合、ＣＰＵ１２からのバス使用要求に対応するメモリ１１へのアクセスと並行してＤＳＰ１３からのバス使用要求に対応したメモリ１１の活性化を行なう。したがって、ＣＰＵ１２からのバス使用要求に対応したメモリ１１へのアクセスの完了直後に、ＤＳＰ１３のバス使用要求に対応したメモリ１１へのアクセスができるようになり、処理性能の向上を図ることが可能となる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
メモリユニットと、
複数のユニットからのバス使用要求を調停しながら前記メモリユニットを制御するアービタとを含んだメモリ装置であって、
前記アービタは、第１のバス使用要求に対応する前記メモリユニットへのアクセスが完了する前に第２のバス使用要求がある場合、前記第１のバス使用要求に対応する前記メモリユニットへのアクセスと並行して前記第２のバス使用要求に対応した前記メモリユニットの活性化を行なう、メモリ装置。
【請求項２】
前記アービタは、前記第１のバス使用要求に対応する前記メモリユニットへのアクセスが完了する前に前記第２のバス使用要求に対応した許可信号を出力する、請求項１記載のメモリ装置。
【請求項３】
前記メモリユニットは、複数のメモリバンクを有し、
前記アービタは、前記複数のユニットに対応した複数のアドレスポートを有し、前記第１のバス使用要求に対応する前記メモリユニット内の第１のメモリバンクへのアクセスと並行して前記第２のバス使用要求に対応したアドレスを前記メモリユニットへ出力し、前記第１のメモリバンクと異なる第２のメモリバンクの活性化を行なう、請求項１または２記載のメモリ装置。
【請求項４】
前記メモリ装置は、前記複数のユニットを内蔵する、請求項１〜３のいずれかに記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などの複数のチップが共有することが可能なメモリ装置に関し、特に、バスの使用権の調停を行なうアービタを内蔵したメモリ装置に関する。
【０００２】
【従来の技術】
近年、ＣＰＵチップ、メモリチップなどを搭載したシステムの高機能化、多機能化が進んでおり、ＣＰＵチップ以外に、ＤＳＰ、浮動小数点演算を行なう論理回路（以下、単にロジックと呼ぶ。）などの演算機能を有するチップが搭載されている場合も多い。
【０００３】
図３は、ＣＰＵチップ、メモリチップなどを搭載した従来のシステムボードの概略構成の一例を示すブロック図である。このシステムボード１０１は、メモリ１１１ａ〜１１１ｃと、システム全体の制御を行なうＣＰＵ１１２と、データを処理するＤＳＰ１１３と、浮動小数点演算などの演算処理や他の処理を行なうロジック１１４とを含む。なお、このシステムボード１０１は、システムポートを介して外部との間でデータの入出力が可能である。
【０００４】
ＣＰＵ１１２、ロジック１１４およびＤＳＰ１１３には、それぞれメモリ１１１ａ、１１１ｂおよび１１１ｃがメモリバスを介して接続されている。また、ＣＰＵ１１２、ＤＳＰ１１３およびロジック１１４は、システムバスを介して接続されている。
【０００５】
ＣＰＵ１１２は、メモリ１１１ａにアクセスしながら主にシステム全体の制御を行なう。ロジック１１４は、メモリ１１１ｂにアクセスをしながら浮動小数点演算などの演算処理を行なう。また、ＤＳＰ１１３は、メモリ１１１ｃにアクセスしながらデータ処理を行なう。ＣＰＵ１１２は、システムバスを介してロジック１１４による演算結果やＤＳＰ１１３によるデータ処理結果を受け、システム全体の制御を行なう。
【０００６】
図４は、メモリ１１１ａ〜１１１ｃの一例である非同期式ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）チップの内部構成を示すブロック図である。この非同期式ＤＲＡＭチップは、メモリアレイ１２１と、外部からアドレスを入力するアドレス入力部１２２と、アドレス入力部１２２によって入力されたアドレスをデコードするアドレスデコーダ１２３と、外部からコマンドを入力するコマンド入力部１２４と、コマンド入力部１２４によって入力されたコマンドを解釈して、コマンドに応じた制御を行なう制御部１２５と、制御部１２５による制御によってメモリアレイ１２１へのデータ書込み、メモリアレイ１２１からのデータ読出しを制御するデータ制御部１２６と、制御部１２５による制御によってデータの入出力を行なうデータ入出力部１２７とを含む。
【０００７】
アドレスデコーダ１２３は、アドレス入力部１２２によって入力されたアドレスをデコードし、デコード結果をメモリアレイ１２１へ出力することによって、メモリセルの選択を行なう。
【０００８】
制御部１２５は、コマンド入力部１２４によって入力されたコマンドを解釈して、リフレッシュ動作、プリチャージ動作、データ読出し動作、データ書込み動作などの制御を行なう。たとえば、コマンドがデータ読出しであれば、制御部１２５の制御によって、データ制御部１２６がアドレスデコーダ１２３によって選択されたメモリセルからデータを読出し、データ入出力部１２７を介してデータを外部へ出力する。
【０００９】
図５は、メモリ１１１ａ〜１１１ｃの他の一例である同期式ＤＲＡＭチップの内部構成を示すブロック図である。この同期式ＤＲＡＭチップは、メモリアレイ１３１と、外部からアドレスを入力するアドレス入力部１３２と、アドレス入力部１３２によって入力されたアドレスをデコードするアドレスデコーダ１３３と、外部からコマンドを入力するコマンド入力部１３４と、コマンド入力部１３４によって入力されたコマンドを解釈して、コマンドに応じた制御を行なう制御部１３５と、外部からクロック信号を入力するクロック入力部１３６と、クロック入力部１３６によって入力されたクロック信号によってタイミング制御を行なう制御部１３７と、制御部１３５による制御によってメモリアレイ１３１へのデータ書込み、メモリアレイ１３１からのデータ読出しを制御するデータ制御部１３８と、制御部１３７から出力されるクロック信号に同期してデータの入出力を行なうデータ入出力部１３９とを含む。
【００１０】
アドレス入力部１３２は、制御部１３７から出力されるクロック信号に同期して外部からアドレスを入力する。アドレスデコーダ１３３は、アドレス入力部１３２によって入力されたアドレスをデコードしてメモリアレイ１３１へ出力することによって、メモリセルの選択を行なう。
【００１１】
コマンド入力部１３４は、制御部１３７から出力されるクロック信号に同期して外部からコマンドを入力する。制御部１３５は、コマンド入力部１３４によって入力されたコマンドを解釈して、リフレッシュ動作、プリチャージ動作、データ読出し動作、データ書込み動作などの制御を行なう。
【００１２】
図６は、ＣＰＵチップ、メモリチップなどを搭載した従来のシステムボードの概略構成の他の一例を示すブロック図である。このシステムボード１０２は、メモリ１１１と、システム全体の制御を行なうＣＰＵ１１２と、データを処理するＤＳＰ１１３と、浮動小数点演算などの演算処理や他の処理を行なうロジック１１４と、メモリバスの使用権を調停するアービタ１１５とを含む。
【００１３】
ＣＰＵ１１２、ＤＳＰ１１３およびロジック１１４は、メモリバスを介してメモリ１１１に接続しており、メモリ１１１を共有する。ＣＰＵ１１２は、メモリ１１１にアクセスしながら主にシステム全体の制御を行なう。ＤＳＰ１１３は、メモリ１１１にアクセスしながらデータ処理を行なう。また、ロジック１１４は、メモリ１１１にアクセスしながら浮動小数点演算などの演算処理を行なう。
【００１４】
アービタ１１５は、ＣＰＵ１１２、ＤＳＰ１１３およびロジック１１４からメモリ１１１の使用権獲得のためのリクエスト（Ｒｅｑ）信号を受ける。それぞれのＲｅｑ信号には優先権が設けられており、アービタ１１５はその優先権にしたがって各リクエストを調停する。そして、アービタ１１５は、メモリバスの使用権を獲得したチップに対して許可（Ａｃｋ）信号を出力する。
【００１５】
Ａｃｋ信号を受けたチップは、アドレス（Ａｄｄ）信号等を出力してメモリ１１１に対するアクセスを開始する。アービタ１１５は、メモリ１１１に対してＡｄｄ信号、コマンドなどを出力して、メモリ１１１に対する制御を行なう。
【００１６】
図７は、システムボード１０２に実装されたアービタ１１５の動作を説明するためのタイミングチャートである。サイクル１において、ＣＰＵ１１２がメモリバスの使用権獲得のためのＲｅｑ信号をアービタ１１５へ出力する。サイクル２において、アービタ１１５がＲｅｑ信号の調停（Ａｒｂ）を行なう。このとき、他にＲｅｑ信号を出力しているチップがないため、サイクル３において、アービタ１１５はＣＰＵ１１２に対してＡｃｋ信号を出力する。
【００１７】
ＣＰＵ１１２がＡｃｋ信号を受けてメモリバスの使用許可を認識すると、サイクル４において、ＣＰＵ１１２はＡｄｄ信号等をアービタ１１５へ出力する。このとき、アービタ１１５は、メモリ１１１に対してＡｄｄ信号、コマンド（Ａｃｔ）などを出力して、メモリ１１５を活性化させる。このサイクル４で、ＤＳＰ１１３がアービタ１１５へＲｅｑ信号を出力する。
【００１８】
サイクル５において、アービタ１１５はメモリバスの使用権獲得のためのＲｅｑ信号の調停を行なうが、優先順位にしたがってＣＰＵ１１２がメモリバスを使用中であるので、ＤＳＰ１１３に対するＡｃｋ信号は出力されない。サイクル６〜９において、アービタ１１５はＣＰＵ１１２からの要求に応じてメモリ１１１にコマンドを出力し、メモリ１１１に対するデータ読出し（Ｒｅａｄ）またはデータ書込み（Ｗｒｉｔｅ）を行なう。
【００１９】
サイクル９において、ロジック１１４がアービタ１１５へＲｅｑ信号を出力する。このサイクルで、アービタ１１５がメモリ１１１に対するデータ読出しまたはデータ書込みを終了する。
【００２０】
サイクル１０において、アービタ１１５はメモリバスの使用権獲得のためのＲｅｑ信号の調停を行なうが、優先順位にしたがってＤＳＰ１１３がメモリバスを使用するので、ロジック１１４に対するＡｃｋ信号は出力されない。このサイクルにおいて、アービタ１１５はＤＳＰ１１３に対してＡｃｋ信号を出力する。
【００２１】
サイクル１１において、ＤＳＰ１１３はＡｄｄ信号等をアービタ１１５へ出力する。このとき、アービタ１１５は、メモリ１１１に対してＡｄｄ信号、コマンド（Ａｃｔ）などを出力して、メモリ１１５を活性化させる。
【００２２】
サイクル１３〜１６において、アービタ１１５はＤＳＰ１１３からの要求に応じてメモリ１１１にコマンドを出力し、メモリ１１１に対するデータ読出し（Ｒｅａｄ）またはデータ書込み（Ｗｒｉｔｅ）を行なう。
【００２３】
アービタ１１５がメモリ１１１に対するデータ読出しまたはデータ書込みを終了すると、サイクル１７において、アービタ１１５はロジック１１４に対してＡｃｋ信号を出力する。以降、同様の処理が行なわれる。
【００２４】
【発明が解決しようとする課題】
図３に示すシステムボード１０１においては、ＣＰＵ１１２、ＤＳＰ１１３およびロジック１１４のそれぞれに別個のメモリが接続されているため、メモリに対する使用権の競合が発生することはない。
【００２５】
しかし、システムボード１０１に搭載されるメモリチップの数が多くなる。それとともに，アプリケーションの高機能化、多機能化が進むにしたがって、システムボード１０１に搭載されるチップ数が増大して実装面積が大きくなるといった問題点がある。このことは、昨今の情報端末機器の携帯化の流れに反するものである。
【００２６】
また、標準のメモリチップの容量は予め決められたものしかないため、ＣＰＵ１１２、ＤＳＰ１１３およびロジック１１４のそれぞれが必要とする容量に近いメモリチップを入手することは困難であり、必要とする容量よりも大きな容量を有するメモリチップが使用されている場合が多い。したがって、システム全体のコストが高くなるといった問題点があった。
【００２７】
一方、図６に示すシステムボード１０２においては、ＣＰＵ１１２、ＤＳＰ１１３およびロジック１１４がメモリ１１１を共有するので、図３に示すシステムボード１０１が有する問題点を解決することができる。しかし、上述したように、ＣＰＵ１１２およびＤＳＰ１１３からのＲｅｑ信号が競合した場合には、ＣＰＵ１１２によるメモリ１１１のアクセスが完了するまで、ＤＳＰ１１３にＡｃｋ信号が出力されない。そのため、システム全体の処理性能が低下するといった問題点があった。
【００２８】
本発明は、上記問題点を解決するためになされたものであり、第１の目的は、システム全体の処理性能の低下を防止することが可能なメモリ装置を提供することである。
【００２９】
第２の目的は、システムボード上のチップの実装面積の増大を防止することが可能なメモリ装置を提供することである。
【００３０】
【課題を解決するための手段】
請求項１に記載のメモリ装置は、メモリユニットと、複数のユニットからのバス使用要求を調停しながらメモリユニットを制御するアービタとを含んだメモリ装置であって、アービタは、第１のバス使用要求に対応するメモリユニットへのアクセスが完了する前に第２のバス使用要求がある場合、第１のバス使用要求に対応するメモリユニットへのアクセスと並行して第２のバス使用要求に対応したメモリユニットの活性化を行なう。
【００３１】
アービタが、第１のバス使用要求に対応するメモリユニットへのアクセスと並行して第２のバス使用要求に対応したメモリユニットの活性化を行なうので、第１のバス使用要求に対応したメモリユニットへのアクセスの完了直後に、第２のバス使用要求に対応したメモリユニットへのアクセスができるようになり、処理性能の向上を図ることが可能となる。また、複数のユニットがメモリ装置を共有できるので、システムボード上のチップの実装面積の増大を防止することが可能となる。
【００３２】
請求項２に記載のメモリ装置は、請求項１記載のメモリ装置であって、アービタは、第１のバス使用要求に対応するメモリユニットへのアクセスが完了する前に第２のバス使用要求に対応した許可信号を出力する。
【００３３】
したがって、第１のバス使用要求に対応したメモリユニットへのアクセスの完了直後に、第２のバス使用要求に対応したメモリユニットへのアクセスができるようになり、処理性能の向上を図ることが可能となる。
【００３４】
請求項３に記載のメモリ装置は、請求項１または２記載のメモリ装置であって、メモリユニットは、複数のメモリバンクを有し、アービタは、複数のユニットに対応した複数のアドレスポートを有し、第１のバス使用要求に対応するメモリユニット内の第１のメモリバンクへのアクセスと並行して第２のバス使用要求に対応したアドレスをメモリユニットへ出力し、第１のメモリバンクと異なる第２のメモリバンクの活性化を行なう。
【００３５】
したがって、第１のメモリバンクへのアクセスと、第２のメモリバンクの活性化とが並行に行なわれ、処理性能の向上を図ることが可能となる。
【００３６】
請求項４に記載のメモリ装置は、請求項１〜３のいずれかに記載のメモリ装置であって、メモリ装置は複数のユニットを内蔵する。
【００３７】
したがって、システムボード上のチップの実装面積の増大をさらに防止することが可能となる。
【００３８】
【発明の実施の形態】
図１は、本発明の実施の形態におけるシステムボードの概略構成を示すブロック図である。このシステムボード１は、メモリ１１と、システム全体の制御を行なうＣＰＵ１２と、データを処理するＤＳＰ１３と、浮動小数点演算などの演算処理や他の処理を行なうロジック１４とを含む。また、メモリ１１はメモリバスの使用権を調停するアービタ１５を含む。メモリ１１は、アービタ１５を含む点以外は、図４に示す非同期式ＤＲＡＭチップまたは図５に示す同期式ＤＲＡＭチップの内部構成と同様であるので、詳細な説明は繰返さない。
【００３９】
ＣＰＵ１２、ＤＳＰ１３、ロジック１４などの各ユニットは、メモリバスを介してメモリ１１に接続しており、メモリ１１を共有する。ＣＰＵ１２は、メモリ１１にアクセスしながら主にシステム全体の制御を行なう。ロジック１４は、メモリ１１にアクセスしながら浮動小数点演算などの演算処理を行なう。また、ＤＳＰ１３は、メモリ１１にアクセスしながらデータ処理を行なう。
【００４０】
また、ＣＰＵ１２、ＤＳＰ１３およびロジック１４は、ぞれぞれ別個の制御バス１〜３によってメモリ１５と接続されている。制御バス１〜３のそれぞれは、アドレス（Ａｄｄ）信号、メモリデータバスの使用権獲得のためのリクエスト（Ｒｅｑ）信号およびリクエストに対する許可（Ａｃｋ）信号を含む。
【００４１】
アービタ１５は、ＣＰＵ１２、ＤＳＰ１３およびロジック１４からメモリ１１の使用権獲得のためのＲｅｑ信号を受ける。それぞれのＲｅｑ信号には優先権が設けられており、アービタ１５はその優先権にしたがって各リクエストを調停する。そして、アービタ１５は、メモリバスの使用権を獲得したチップに対して許可（Ａｃｋ）信号を出力する。
【００４２】
ＣＰＵ１２、ＤＳＰ１３およびロジック１４は、Ａｃｋ信号を受ける前からＡｄｄ信号の出力を開始する。メモリ１１がＤＲＡＭによって構成されるとともに、バンク構成を採用する場合、ロウアドレスの活性化は、１つ前の読出し／書込みサイクルが終了する前に行うことができる。したがって、本実施の形態においては、メモリ１１にアービタ１５を内蔵するとともに、アービタ１５が複数のアドレスポートを有し、１つ前の読出し／書込みサイクルが終了する前に、アービタ１５が次の読出し／書込みサイクルのアドレスを受けて、異なるメモリバンクのロウアドレスの活性化を先に行なうものである。
【００４３】
図２は、本発明の実施の形態におけるメモリ１１に内蔵されたアービタ１５の動作を説明するためのタイミングチャートである。サイクル１において、ＣＰＵ１２がメモリバスの使用権獲得のためのＲｅｑ信号をアービタ１５へ出力する。サイクル２において、アービタ１５がＲｅｑ信号の調停（Ａｒｂ）を行なう。サイクル３において、ＣＰＵ１２から既にＡｄｄ信号が出力されているので、アービタ１５はＡｃｋ信号を出力する前に、メモリ１１に対してＡｄｄ信号、コマンド（Ａｃｔ）などを出力して、メモリ１５内のメモリバンクのロウアドレスを活性化させる。
【００４４】
サイクル４において、他にＲｅｑ信号を出力しているチップがないため、アービタ１５はＣＰＵ１２に対してＡｃｋ信号を出力する。このサイクル４で、ＤＳＰ１３がアービタ１５へＲｅｑ信号を出力する。
【００４５】
サイクル５において、アービタ１５はメモリバスの使用権獲得のためのＲｅｑ信号の調停を行なうが、優先順位にしたがってＣＰＵ１２がメモリバスを使用中であるので、ＤＳＰ１３に対するＡｃｋ信号は出力されない。サイクル５〜８において、アービタ１５はＣＰＵ１２からの要求に応じてメモリ１１にコマンドを出力し、メモリ１１に対するデータ読出し（Ｒｅａｄ）またはデータ書込み（Ｗｒｉｔｅ）を行なう。
【００４６】
また、サイクル６において、ＤＳＰ１３から既にＡｄｄ信号が出力されているので、アービタ１５はメモリ１１に対してＡｄｄ信号、コマンド（Ａｃｔ）などを出力して、メモリ１１内の異なるメモリバンクのロウアドレスを活性化させる。
【００４７】
アービタ１５がメモリ１１に対するデータ読出しまたはデータ書込みを終了するサイクル８において、アービタ１５はＡｃｋ信号をＤＳＰ１３へ出力する。このサイクルで、ロジック１４がアービタ１５へＲｅｑ信号を出力する。
【００４８】
サイクル９〜１２において、アービタ１５はＤＳＰ１３からの要求に応じてメモリ１１にコマンドを出力し、メモリ１１に対するデータ読出し（Ｒｅａｄ）またはデータ書込み（Ｗｒｉｔｅ）を行なう。
【００４９】
また、サイクル９において、アービタ１５はメモリバスの使用権獲得のためのＲｅｑ信号の調停を行なうが、優先順位にしたがってＤＳＰ１３がメモリバスを使用するので、ロジック１４に対するＡｃｋ信号は出力されない。
【００５０】
サイクル１０において、ロジック１４から既にＡｄｄ信号が出力されているので、アービタ１５はメモリ１１に対してＡｄｄ信号、コマンド（Ａｃｔ）などを出力して、メモリ１５内の異なるメモリバンクのロウアドレスを活性化させる。
【００５１】
アービタ１５がメモリ１１に対するデータ読出しまたはデータ書込みを終了するサイクル１２において、アービタ１５はＡｃｋ信号をロジック１４へ出力する。以降、同様の処理が行なわれる。
【００５２】
なお、本実施の形態においては、システムボード１にメモリチップ１１、ＣＰＵ１２、ＤＳＰ１３、ロジック１４などの別個のチップを搭載する場合について説明したが、ＳＯＣ（Ｓｙｓｔｅｍ　Ｏｎ　ａ　Ｃｈｉｐ）、ＳＩＰ（Ｓｙｓｔｅｍ　Ｉｎ　ａ　Ｐａｃｋａｇｅ）などのメモリ混載チップのように同じチップ内にこれらの機能を持たせるようにしてもよい。
【００５３】
システムボード上でのメモリチップにおいて、データバス幅として多くても、×３２ビット（主流は×１６ビット）のチップが多い。しかし、メモリ混載チップでは、×１２８ビット、×２５６ビットなど、データバス幅が急激に多くなるが、ビット数が多くなることによりアドレスの本数が少なくなる。すなわち、本実施の形態におけるメモリ装置の構成は、各ユニットを１つのチップに搭載したメモリ混載チップの方が有効である。
【００５４】
なお、本実施の形態におけるメモリ装置をメモリ混載チップに搭載した場合の構成は、図１に示すシステムボード１の構成と比較して、メモリ１１と、ＣＰＵ１２、ＤＳＰ１３、ロジック１４などのユニットとが１つのチップに搭載される点のみが異なる。したがって、詳細な説明は繰返さない。
【００５５】
以上説明したように、本実施の形態におけるメモリ装置によれば、メモリ１１にアービタ１５を内蔵し、１つ前の読出し／書込みサイクルが終了する前に、アービタ１５が次の読出し／書込みサイクルのアドレスを受けて、異なるメモリバンクのロウアドレスの活性化を先に行なうようにしたので、メモリ１１のアクセスに要するサイクル数を減らすことができ、システム全体の処理性能を向上させることが可能となった。
【００５６】
また、ＣＰＵ１２、ＤＳＰ１３およびロジック１４がメモリ１１を共有できるので、システムボード１上のチップの実装面積の増大を防止することが可能となった。
【００５７】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
請求項１に記載のメモリ装置によれば、アービタが、第１のバス使用要求に対応するメモリユニットへのアクセスと並行して第２のバス使用要求に対応したメモリユニットの活性化を行なうので、第１のバス使用要求に対応したメモリユニットへのアクセスの完了直後に、第２のバス使用要求に対応したメモリユニットへのアクセスができるようになり、処理性能の向上を図ることが可能となった。また、複数のユニットがメモリ装置を共有できるので、システムボード上のチップの実装面積の増大を防止することが可能となった。
【００５９】
請求項２に記載のメモリ装置によれば、第１のバス使用要求に対応したメモリユニットへのアクセスの完了直後に、第２のバス使用要求に対応したメモリユニットへのアクセスができるようになり、処理性能の向上を図ることが可能となった。
【００６０】
請求項３に記載のメモリ装置によれば、第１のメモリバンクへのアクセスと、第２のメモリバンクの活性化とが並行に行なわれ、処理性能の向上を図ることが可能となった。
【００６１】
請求項４に記載のメモリ装置によれば、システムボード上のチップの実装面積の増大をさらに防止することが可能となった。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるシステムボードの概略構成を示すブロック図である。
【図２】本発明の実施の形態におけるメモリ１１に内蔵されたアービタ１５の動作を説明するためのタイミングチャートである。
【図３】ＣＰＵチップ、メモリチップなどを搭載した従来のシステムボードの概略構成の一例を示すブロック図である。
【図４】メモリ１１１ａ〜１１１ｃの一例である非同期式ＤＲＡＭチップの内部構成を示すブロック図である。
【図５】メモリ１１１ａ〜１１１ｃの他の一例である同期式ＤＲＡＭチップの内部構成を示すブロック図である。
【図６】ＣＰＵチップ、メモリチップなどを搭載した従来のシステムボードの概略構成の他の一例を示すブロック図である。
【図７】システムボード１０２に実装されたアービタ１１５の動作を説明するためのタイミングチャートである。
【符号の説明】
１，１０１，１０２　システムボード、１１，１１１，１１１ａ〜１１１ｃ　メモリ、１２，１１２　ＣＰＵ、１３，１１３　ＤＳＰ、１４，１１４　ロジック、１５，１１５　アービタ、１２１，１３１　メモリアレイ、１２２，１３２アドレス入力部、１２３，１３３　アドレスデコーダ、１２４，１３４　コマンド入力部、１２５，１３５，１３７　制御部、１２６，１３８　データ制御部、１２７，１３９　データ入出力部、１３６　クロック入力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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