(57)【要約】【課題】ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造に適用でき、簡易なプロセスでコンタクトホールの深さを精度良く制御できる半導体装置の製造方法およびその製造方法によって得られた半導体装置を提供する。【解決手段】半導体装置の製造方法は、絶縁層１２の上に半導体層１４が形成された基板を準備する工程と、半導体層１４の上に、第１の層間絶縁層３０を形成する工程と、第１の層間絶縁層３０の上に、第２の層間絶縁層３２を形成する工程と、第１の層間絶縁層３０および第２の層間絶縁層３２を貫通するコンタクトホール４０を形成する工程と、コンタクトホール４０を埋め込むようにコンタクト層を形成する工程と、を含む。半導体層１４に対する第１の層間絶縁層３０のエッチング選択比は、半導体層１４に対する第２の層間絶縁層３２のエッチング選択比より大きい。【選択図】        図４
2004289072.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層の上方に半導体層が形成された基板を準備する工程と、
前記半導体層の上方に、第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層の上方に、第２の層間絶縁層を形成する工程と、
前記第１の層間絶縁層および前記第２の層間絶縁層を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め込むようにコンタクト層を形成する工程と、を含み、
前記半導体層に対する前記第１の層間絶縁層のエッチング選択比は、前記半導体層に対する前記第２の層間絶縁層のエッチング選択比より大きい、半導体装置の製造方法。
【請求項２】
請求項１において、
前記第１の層間絶縁層が有する応力は引張り応力である、半導体装置の製造方法。
【請求項３】
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成された第１の層間絶縁層と、
前記第１の層間絶縁層の上方に形成された第２の層間絶縁層と、
前記第１の層間絶縁層および前記第２の層間絶縁層を貫通するように形成されたコンタクト層と、を含み、
前記半導体層に対する前記第１の層間絶縁層のエッチング選択比は、前記半導体層に対する前記第２の層間絶縁層のエッチング選択比より大きい、半導体装置。
【請求項４】
請求項３において、
前記第１の層間絶縁層が有する応力は引張り応力である、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造に適用できる半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
近年、シリコン基板中に埋め込み酸化物層（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板が、高速かつ低消費電力の半導体装置を形成するための基板として注目されている。
【０００３】
ＳＯＩ基板を用いて半導体装置を形成する場合、半導体素子の上方に形成された層間絶縁層にコンタクトホールのエッチングを行う際に、単結晶シリコン層は層間絶縁層に対しエッチングの選択性が低いため、薄膜である単結晶シリコン層を過剰にエッチングし、その結果、単結晶シリコン層を貫通し、もしくは埋め込み酸化物層をも貫通してエッチングが進行することがある。このような場合、金属配線とソース／ドレイン領域との接触抵抗が増大することや、埋め込み酸化物層の絶縁性が劣化することなどの問題を生じる。
【０００４】
コンタクトホールのエッチングを安定して行うための手段として、特開２０００−１３３７０９号公報には、単結晶シリコン層に窒素イオンを注入し、単結晶シリコン層と埋め込み酸化物層との間に、エッチングストッパー層としての役割を担う窒化シリコン層を形成し、エッチングが埋め込み酸化物層まで到達しないようにする手段が提案されている。この場合、単結晶シリコン層中に窒素イオンを注入して窒化シリコン層を形成するので、窒化シリコン層とならない単結晶シリコン層、すなわち残る単結晶シリコン層の膜厚を所定の値に制御する必要性が生じる。また、この場合、現行の製造工程に加え、窒素イオンを注入して窒化シリコン層を形成する工程が必要となる。
【０００５】
【特許文献１】
特開２０００−１３３７０９号公報
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造に適用でき、簡易なプロセスでコンタクトホールの深さを精度良く制御できる半導体装置の製造方法およびその製造方法によって得られた半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明にかかる半導体装置の製造方法は、
絶縁層の上方に半導体層が形成された基板を準備する工程と、
前記半導体層の上方に、第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層の上方に、第２の層間絶縁層を形成する工程と、
前記第１の層間絶縁層および前記第２の層間絶縁層を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め込むようにコンタクト層を形成する工程と、を含み、
前記半導体層に対する前記第１の層間絶縁層のエッチング選択比は、前記半導体層に対する前記第２の層間絶縁層のエッチング選択比より大きい。
【０００８】
この製造方法によれば、前記コンタクトホールをドライエッチングにより形成する際に、前記半導体層に対する前記第１の層間絶縁層のエッチング選択比を大きくすることができるので、前記コンタクトホールのエッチングを高い精度で制御でき、前記半導体層を過剰にエッチングすることなく、所望の深さの前記コンタクトホールを形成することができる。
【０００９】
本発明にかかる半導体装置は、
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成された第１の層間絶縁層と、
前記第１の層間絶縁層の上方に形成された第２の層間絶縁層と、
前記第１の層間絶縁層および前記第２の層間絶縁層を貫通するように形成されたコンタクト層と、を含み、
前記半導体層に対する前記第１の層間絶縁層のエッチング選択比は、前記半導体層に対する前記第２の層間絶縁層のエッチング選択比より大きい。
【００１０】
【発明の実施の形態】
本発明の実施の形態について、図面を参照して説明する。
【００１１】
１．半導体装置の製造方法
本発明の実施の形態にかかる半導体装置の製造方法の一例を、図１から図５を参照しながら説明する。図１から図５は、本実施の形態にかかる半導体装置の製造方法を示す断面図である。
【００１２】
（ａ）まず、図１に示すように、支持基板１０の上に、絶縁層１２と半導体層１４とが積層されたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に半導体素子、たとえばＭＯＳトランジスタ１００を形成する。ＭＯＳトランジスタ１００は、たとえば以下のような工程で形成することができる。
【００１３】
まず、半導体層１４の上に絶縁層を形成する。次に、該絶縁層の上に導電層を形成した後、該絶縁層および該導電層をリソグラフィーおよびエッチングによってパターニングして、所望のゲート絶縁層１６およびゲート電極１８を形成する。ゲート絶縁層１６は、ハフニウム、ジルコニウム、アルミニウムなどの金属の酸化物、あるいは酸化シリコンなどによって形成できる。ゲート電極１８としては、タンタル、タングステン、モリブデン、クロム、ジルコニウム、ハフニウムなどの遷移金属から選択される金属あるいは導電性のポリシリコンを用いることができる。
【００１４】
次に、ゲート電極１８をマスクにして、所望の導電型の不純物イオンを選択的に注入し、低濃度不純物層からなるエクステンション領域２４を自己整合的に形成する。この工程では、必要に応じてアニール処理を施してもよい。次に表面全面に絶縁層を形成した後、該絶縁層をエッチバックすることによりゲート絶縁層１６およびゲート電極１８の側面にサイドウォール絶縁層２０を形成する。サイドウォール絶縁層２０は、シリコン酸化膜、あるいはシリコン窒化膜などによって形成できる。ついで、ゲート電極１８およびサイドウォール絶縁層２０をマスクとして、所望の導電型の不純物イオンを注入することにより、ソース／ドレイン領域２２を自己整合的に形成する。このようにして、ＭＯＳトランジスタ１００が形成される。
【００１５】
（ｂ）次に、図２に示すように、ＭＯＳトランジスタ１００が形成された半導体層１４の上に、第１の層間絶縁層３０を形成する。第１の層間絶縁層３０は、たとえばプラズマＣＶＤ法やオゾンＣＶＤ法などによって形成できる。また、第１の層間絶縁層３０としては、たとえばＴＥＯＳ系酸化シリコンやＳｉＨ４系酸化シリコンなどを用いることができる。この第１の層間絶縁層の膜厚は、たとえば５０〜１５０ｎｍである。
【００１６】
（ｃ）次に、図３に示すように、第１の層間絶縁層３０の上に、第２の層間絶縁層３２を形成する。第２の層間絶縁層３２は、たとえば熱ＣＶＤ法やＳＯＧ法などによって形成できる。また、第２の層間絶縁層３２としては、たとえばＢＰＳＧや酸化シリコンなどを用いることができる。この第２の層間絶縁層３２の膜厚は、たとえば２００〜９００ｎｍである。
【００１７】
上述した工程（ｂ）および工程（ｃ）において、第１の層間絶縁層３０および第２の層間絶縁層３２は、半導体層１４に対する第１の層間絶縁層３０のエッチング選択比が、半導体層１４に対する第２の層間絶縁層３２のエッチング選択比より大きくなるように形成する（エッチングについては後の工程（ｄ）において詳述する）。
【００１８】
半導体層に対する層間絶縁層のエッチング選択比と層間絶縁層の有する応力とには相関関係がある。半導体層１４に対する第１の層間絶縁層３０のエッチング選択比が、半導体層１４に対する第２の層間絶縁層３２のエッチング選択比より大きくなるようにするには、たとえば第１の層間絶縁層３０は引張り応力を有するように形成することができる。その場合には、第２の層間絶縁層３２は、圧縮応力を有するか、あるいは第１の層間絶縁層３０が有する引張り応力よりも小さい引張り応力を有するように形成される。また、たとえば第１の層間絶縁層３０が圧縮応力を有する場合、半導体層１４に対する第１の層間絶縁層３０のエッチング選択比が、半導体層１４に対する第２の層間絶縁層３２のエッチング選択比より大きくなるように、第２の層間絶縁層３２を形成することができる。その場合には、第２の層間絶縁層３２は、第１の層間絶縁層３０が有する圧縮応力よりも大きい圧縮応力を有するように形成される。これらの関係を満たす層間絶縁層３０および層間絶縁層３２の形成条件は、たとえば、成膜方法、膜の材料、成膜温度、成膜速度などにより選択される。
【００１９】
（ｄ）次に、図４に示すように、第１の層間絶縁層３０および第２の層間絶縁層３２を貫通するコンタクトホール４０をドライエッチングにより形成する。
【００２０】
上述したように、第１の層間絶縁層３０および第２の層間絶縁層３２は、半導体層１４に対する第１の層間絶縁層３０のエッチング選択比が、半導体層１４に対する第２の層間絶縁層３２のエッチング選択比より大きくなるように形成される。すなわち、半導体層１４の上に単層で第２の層間絶縁層３２を形成した場合に比べ、半導体層１４の上に第１の層間絶縁層３０および第２の層間絶縁層３２の二層を形成した場合の方が、半導体層１４に対する層間絶縁層のエッチング選択比を大きくすることができ、コンタクトホール４０のエッチングを高い精度で制御できる。その結果、半導体層１４を過剰にエッチングすることなく、所望の深さのコンタクトホール４０を形成することができる。
【００２１】
エッチング選択比は、層間絶縁層３０および層間絶縁層３２の半導体層１４に対するエッチング速度の比である。
【００２２】
たとえば、本実施の形態における第１の層間絶縁層３０のエッチング速度が、４００ｎｍ／分以上となる場合、単結晶シリコン層のエッチング速度は、２０ｎｍ／分であり、半導体層１４に対する第１の層間絶縁層３０のエッチング選択比は、２０以上となる。半導体層１４の上に単層で第２の層間絶縁層３２を形成した場合における第２の層間絶縁層３２のエッチング速度が、４００ｎｍ／分以下となる場合、単結晶シリコン層（半導体層１４）に対する第２の層間絶縁層３２のエッチング選択比は、２０以下となる。
【００２３】
ドライエッチングの具体例としては、リアクティブイオンエッチング、誘導結合型プラズマエッチング、ＥＣＲプラズマエッチングなどがある。エッチャントとしては、第１の層間絶縁層３０および第２の層間絶縁層３２をエッチングすることができるものであれば特に限定されず、たとえばＣＦ系のガス（たとえばＣＦ４やＣＨＦ３）を含むガスを挙げることができる。たとえばエッチャントにＣＦ４とＣＨＦ３を含むガスを用いた場合、そのガス比は、ＣＨ４：ＣＨＦ３＝１：２程度でエッチングすることができる。
【００２４】
（ｅ）次に、図５に示すように、コンタクトホール４０を埋め込むようにコンタクト層４６および配線層４８を形成する。コンタクト層４６は、たとえばバリア層４２およびプラグ層４４からなる。コンタクト層４６および配線層４８は、たとえば以下のような工程で形成することができる。まずスパッタリングやＣＶＤ法によりバリア層４２を形成する。次に、バリア層４２の上にＣＶＤ法などによりプラグ層４４となる導電層を全面に形成し、化学的機械的研磨（ＣＭＰ）によって表面を研磨・平坦化することでプラグ層４４を形成する。次に、スパッタリングやＣＶＤ法などにより配線層４８となる導電層を全面に形成し、フォトリソグラフィとドライエッチングを用いてパターニングを施し、所望の配線層４８を形成する。たとえば、バリア層４２には窒化チタン、プラグ層４４にはタングステン、配線層４８にはアルミニウム、アルミニウム合金、銅、銅合金などを用いることができる。
【００２５】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、以下の特徴を有する。
【００２６】
本実施の形態にかかる製造方法によれば、コンタクトホール４０をドライエッチングにより形成する際に、半導体層１４に対する第１の層間絶縁層３０のエッチング選択比を大きくすることができるので、コンタクトホール４０のエッチングを高い精度で制御でき、半導体層１４を過剰にエッチングすることなく、所望の深さのコンタクトホール４０を形成することができる。したがって本発明は、ＳＯＩ構造のような薄膜の半導体層１４を用いた半導体装置の製造方法に特に有用である。
【００２７】
また、背景技術の項で述べたようなエッチングストッパー層を本発明では用いていないため、簡便なプロセスで所望の半導体装置を製造することができる。
【００２８】
２．半導体装置
本発明の実施の形態にかかる製造方法によって得られた半導体装置について、図５を参照しながら説明する。
【００２９】
本実施の形態にかかる半導体装置は、図５に示すように、ＳＯＩ構造を有し、ＭＯＳトランジスタ１００がＳＯＩ基板に形成されている。ＳＯＩ基板は、支持基板１０の上に、絶縁層１２および半導体層１４が積層されて構成されている。
【００３０】
半導体層１４の上には、ＭＯＳトランジスタ１００のゲート絶縁層１６およびゲート電極１８が形成されている。ゲート絶縁層１６およびゲート電極１８の側方には、サイドウォール絶縁層２０が設けられている。サイドウォール絶縁層２０の側方の半導体層１４には、ＭＯＳトランジスタ１００のソース／ドレイン領域２２が形成されている。そして、サイドウォール絶縁層２０の下方の半導体層１４には、エクステンション領域２４が設けられている。
【００３１】
ＭＯＳトランジスタ１００の上には、第１の層間絶縁層３０および第２の層間絶縁層３２が形成されている。第１の層間絶縁層３０および第２の層間絶縁層３２は、本発明の実施の形態にかかる製造方法の工程（ｃ）で述べた関係を有する。第１の層間絶縁層３０および第２の層間絶縁層３２には、これらを貫通するコンタクトホール４０が形成されている。コンタクトホール４０には、バリア層４２およびプラグ層４４からなるコンタクト層４６が埋め込まれている。コンタクト層４６の上には配線層４８が形成されている。コンタクト層４６は、半導体層１４に形成されたソース／ドレイン領域２２と配線層４８とに電気的に接続されている。
【００３２】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【００３３】
本実施の形態にかかる半導体装置は、コンタクトホール４０をドライエッチングにより形成する際に、コンタクトホール４０のエッチングを高い精度で制御できるため、所望の深さのコンタクトホール４０が形成されている。すなわち、本実施の形態にかかる半導体装置は、コンタクトホール４０が半導体層１４を貫通することなく形成されている。したがって本発明は、ＳＯＩ構造のような薄膜の半導体層１４を用いた半導体装置に特に有用である。
【００３４】
以上、本発明の実施の形態の一例について述べたが、本発明はこれらに限定されず、その要旨の範囲内で各種の態様を取りうる。たとえば、半導体層１４の上に形成する層間絶縁層は三層以上とすることができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図３】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図４】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図５】本実施の形態にかかる半導体装置の製造方法およびその製造方法により形成された半導体装置を示す断面図。
【符号の説明】
１０  支持基板、１２  絶縁層、１４  半導体層、１６  ゲート絶縁層、１８  ゲート電極、２０  サイドウォール絶縁層、２２  ソース／ドレイン領域、２４  エクステンション領域、３０  第１の層間絶縁層、３２  第２の層間絶縁層、４０  コンタクトホール、４２  バリア層、４４  プラグ層、４６  コンタクト層、４８  配線層、１００  ＭＯＳトランジスタ
【図１】
2004289072.tif 000003
【図２】
2004289072.tif 000004
【図３】
2004289072.tif 000005
【図４】
2004289072.tif 000006
【図５】
2004289072.tif 000007