(57)【要約】【課題】下部電極やプラグの酸化を防止することができ、所望の特性を持つキャパシタを備えた集積回路を得る。【解決手段】ＢＰＳＧ膜（２２、１２２）内にホールを形成し、その内部にポリシリコン（２４）により下部電極を形成し、下部電極及びＢＰＳＧ膜の上に窒化膜（３２）を形成し、この窒化膜を、後のウエット雰囲気中でのヒーリングに際し、コンタクトプラグ（２０）やゲート電極（１５）の酸化防止に利用する場合において、窒化膜の形成前にＢＰＳＧ膜の表面に窒素をイオン注入し、またはＢＰＳＧ膜の表面部分のＢ（ボロン）の濃度が低くなるようにする。【選択図】        図２
2004179281.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に拡散領域及びゲート電極を形成してＭОＳＦＥＴを形成する工程と、
上記シリコン基板及び上記ゲート電極を覆うように、第１のＢＰＳＧ膜を形成する工程と、
上記第１のＢＰＳＧ膜内に第１のホールを形成し、この第１のホール内に、上記拡散領域に接続されたコンタクトプラグを、ポリシリコンにより形成する工程と、
上記第１のＢＰＳＧ膜及び上記コンタクトプラグの上に第２のＢＰＳＧ膜を形成する工程と、
上記第２のＢＰＳＧ膜内に、上記コンタクトプラグの上面が露出されるように第２のホールを形成する工程と、
第１のポリシリコン膜を上記第２のホール内及び上記第２のＢＰＳＧ膜の上面上に形成する工程と、
上記第１のポリシリコン膜を保護膜で覆う工程と、
上記第２のＢＰＳＧ膜の上面上の上記第１のポリシリコン膜及びその上の上記保護膜を除去して上記第２のＢＰＳＧ膜の上面を露出する一方、上記第２のホール内部に上記第１のポリシリコン膜及び上記保護膜を残す工程と、
上記露出された第２のＢＰＳＧ膜の上面から、イオン注入により窒素を打ち込み、上記第２のＢＰＳＧ膜の表面近傍に窒化層を形成する工程と、
上記第２のホール内の上記保護膜を除去する工程と、
上記第１のポリシリコン膜及び上記第２のＢＰＳＧ膜の上に窒化膜を形成する工程と、
ウエット雰囲気でヒーリング酸化を行う工程と、
上記窒化膜の上に第２のポリシリコン膜を形成する工程と
を有することを特徴とする半導体集積回路の製造方法。
【請求項２】
上記窒化層の形成のためのイオン注入が、加速エネルギー約１０ｋｅＶ以下、ドーズ量約１Ｅ１５〜１Ｅ１７／ｃｍ２で行なわれることを特徴とする請求項１に記載の半導体集積回路の製造方法。
【請求項３】
シリコン基板に拡散領域及びゲート電極を形成してＭОＳＦＥＴを形成する工程と、
上記シリコン基板及び上記ゲート電極を覆うように、第１のＢＰＳＧ膜を形成する工程と、
上記第１のＢＰＳＧ膜内に第１のホールを形成し、この第１のホール内に、上記拡散領域に接続されたコンタクトプラグを、ポリシリコンにより形成する工程と、
上記第１のＢＰＳＧ膜及び上記コンタクトプラグの上に第２のＢＰＳＧ膜を形成する工程と、
上記第２のＢＰＳＧ膜内に、上記コンタクトプラグの上面が露出されるように第２のホールを形成する工程と、
第１のポリシリコン膜を上記第２のホール内及び上記第２のＢＰＳＧ膜の上面上に形成する工程と、
上記第１のポリシリコン膜を保護膜で覆う工程と、
上記第２のＢＰＳＧ膜の上面上の上記第１のポリシリコン膜及びその上の上記保護膜を除去し、さらに上記第２のホール内の上記保護膜を除去して上記第２のＢＰＳＧ膜の上面を露出する一方、上記第２のホール内部に上記第１のポリシリコン膜を残す工程と、
上記第１のポリシリコン膜及び上記第２のＢＰＳＧ膜の上に窒化膜を形成する工程と、
ウエット雰囲気でヒーリング酸化を行う工程と、
上記窒化膜の上に第２のポリシリコン膜を形成する工程と
を有し、
上記第２のＢＰＳＧ膜の形成が、その表面近傍のボロン濃度が低くなるように行われる
ことを特徴とする半導体集積回路の製造方法。
【請求項４】
上記第２のＢＰＳＧ膜の形成を常圧ＣＶＤ法で行い、成膜時間のうちの最後の約１０％の時間、ボロンのソースガスの供給を断つことによって、上記第２のＢＰＳＧ膜の表面近傍にボロン濃度が低い層を形成することを特徴とする請求項３に記載の半導体集積回路の製造方法。
【請求項５】
上記窒化膜を形成する工程が、減圧ＣＶＤ炉でＮＨ３雰囲気で加熱により、上記第１のポリシリコン膜の表面に第１の窒化膜を形成する工程と、上記第１の窒化膜の上に、ＣＶＤ法によりシリコン窒化膜を形成する工程とを有することを特徴とする請求項１又は３に記載の半導体集積回路の製造方法。
【請求項６】
上記第２のＢＰＳＧ膜の上面上の上記保護膜及び上記第１のポリシリコン膜の除去が、エッチバック又はＣＭＰにより行われることを特徴とする請求項１又は３に記載の半導体集積回路の製造方法。
【請求項７】
上記第２のホール内の保護膜の除去がアッシャーで行われることを特徴とする請求項１又は３に記載の半導体集積回路の製造方法。
【請求項８】
上記第１のポリシリコン膜を、粗面化またはＨＳＧ化させることを特徴とする請求項１又は３に記載の半導体集積回路の製造方法。
【請求項９】
上記窒化膜の膜厚が約３０Å〜６０Åであることを特徴とする請求項１又は３に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路の製造方法に関し、特にその過程で用いられる窒化膜の改善に関する。
【０００２】
【従来の技術】
従来の半導体集積回路の製造、特にその過程における窒化膜の形成の例が以下の特許文献１乃至４に記載されている。
【０００３】
【特許文献１】
特開平１０−２８４６９３号公報（段落００３６、図４）
【特許文献２】
特開平２−１６７６３号公報（第（３）頁左上欄第６乃至１０行、第１図）
【特許文献３】
特開平７−２９７１８２号公報（段落００１６、００２８乃至００３１、図４）
【特許文献４】
特開平７−２８３２１３号公報（段落００１９乃至００２１）
【０００４】
従来の製造方法では、まず、シリコン基板に素子分離領域を形成し、ソース・ドレインとなる拡散層領域及びシリコン窒化膜で覆われたゲート電極を形成することによりＭОＳＦＥＴを形成する。そして、これらを覆うように第１のＢＰＳＧ膜を形成し、所定の位置にコンタクトホールを形成して、このコンタクトホールをリンをドープしたポリシリコンで埋めてコンタクトプラグを形成し、次に、それらの上に第２のＢＰＳＧ膜を堆積し、キャパシタを形成する所定の位置にホールを形成し、次に、下部電極となる、リンをドープしたポリシリコン膜を堆積し、これをレジストなどの保護膜で覆い、エッチバックなどにより保護膜と共に第２のＢＰＳＧ膜上面上のポリシリコン膜を除去し、ホール内の保護膜をアッシャーで除去し、ホールの内壁と底にのみポリシリコンを残す。この残ったポリシリコン膜が下部電極となる。
【０００５】
次に、前洗浄を施した後、減圧ＣＶＤ（ＬＰ−ＣＶＤ）炉を用い、ポリシリコン下部電極の表面に極薄の（１５〜２０Å程度の）熱窒化膜を形成し、ＣＶＤ法によりシリコン窒化膜をポリシリコン下部電極上に所定のキャパシタ絶縁膜の膜厚が得られるよう堆積する。そして、ウエット雰囲気でヒーリング酸化を行い、キャパシタ絶縁膜の膜質改善を行う。最後に、上部電極となる、リンをドープしたポリシリコンを堆積し、所定のパターニングを施してキャパシタが形成される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の従来の方法では、熱窒化膜を第２のＢＰＳＧ上に形成する場合、ＢＰＳＧ上ではインキュベーションが発生し、シリコン窒化膜堆積開始が下部電極のポリシリコン膜上よりも遅れ、最終的なシリコン窒化膜の膜厚がポリシリコン膜上よりも薄くなってしまい、そのため、後のウエット雰囲気でのヒーリング酸化において、下部電極やコンタクトプラグが酸化してしまい、所望の特性を持つキャパシタが形成できなくなってしまうという問題があった。
【０００７】
本発明は上記の課題を解決するためのものであって、ポリシリコンで形成された下部電極やコンタクトプラグの酸化を防ぐことができる半導体集積回路の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体集積回路の製造方法は、
シリコン基板に拡散領域及びゲート電極を形成してＭОＳＦＥＴを形成する工程と、
上記シリコン基板及び上記ゲート電極を覆うように、第１のＢＰＳＧ膜を形成する工程と、
上記第１のＢＰＳＧ膜内に第１のホールを形成し、この第１のホール内に、上記拡散領域に接続されたコンタクトプラグを、ポリシリコンにより形成する工程と、
上記第１のＢＰＳＧ膜及び上記コンタクトプラグの上に第２のＢＰＳＧ膜を形成する工程と、
上記第２のＢＰＳＧ膜内に、上記コンタクトプラグの上面が露出されるように第２のホールを形成する工程と、
第１のポリシリコン膜を上記第２のホール内及び上記第２のＢＰＳＧ膜の上面上に形成する工程と、
上記第１のポリシリコン膜を保護膜で覆う工程と、
上記第２のＢＰＳＧ膜の上面上の上記第１のポリシリコン膜及びその上の上記保護膜を除去し、さらに上記第２のホール内の上記保護膜を除去して上記第２のＢＰＳＧ膜の上面を露出する一方、上記第２のホール内部に上記第１のポリシリコン膜を残す工程と、
上記第１のポリシリコン膜及び上記第２のＢＰＳＧ膜の上に窒化膜を形成する工程と、
ウエット雰囲気でヒーリング酸化を行う工程と、
上記窒化膜の上に第２のポリシリコン膜を形成する工程と
を有する。
本発明の第１の態様においては、
上記第２のＢＰＳＧ膜の上面上の上記保護膜及び上記第１のポリシリコン膜を除去の後であって、且つ上記第２のホール内の保護膜の除去の前に、上記露出された第２のＢＰＳＧ膜の上面から、イオン注入により窒素を打ち込み、これにより上記第２のＢＰＳＧ膜の表面近傍に窒化層を形成する。
本発明の第２の態様においては、上記第２のＢＰＳＧ膜の形成が、その表面近傍のボロン濃度が低くなるように行われる。
【０００９】
【発明の実施の形態】
第１の実施の形態
以下、図１（ａ）乃至図３（ｃ）を参照して、本実施の形態の製造方法を説明する。これらの図は、第１の実施の形態の製造方法の各工程における、半導体集積回路の一例としてのＤＲＡＭのメモリセル部の断面を示したものである。
【００１０】
まず、図１（ａ）に示すように、シリコン（Ｓｉ）基板１０にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による素子分離領域１１を形成し、さらに、素子分離領域１１に隣接し、ドレインとなる拡散領域１２、及びソースとなる拡散領域１３を形成し、さらに、ゲート絶縁膜１４及びゲート電極１５を形成し、さらに窒化膜で保護キャップ１６及びサイドウォールスペーサ１７を形成することにより、ＭＯＳＦＥＴを形成する。ゲート電極１５はワード線を兼ねるものである。
【００１１】
次に、シリコン基板１０及びゲート電極１５（及びそのサイドウォールスペーサ１７、保護キャップ１６）を覆うように、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）を堆積して第１のＢＰＳＧ膜１８を形成し、ＢＰＳＧフローにより膜を緻密化し、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）で平坦化する。その後、拡散領域１３へのコンタクトを取るためのコンタクトホールを形成し、リンをドープしたポリシリコンを堆積することで、コンタクトホールを埋め込みコンタクトプラグ２０、２１を形成する。このうち、ドレインとなる拡散領域１２に接続されるコンタクトプラグ２０は、後にキャパシタの下部電極に接続されるものであり、ソースとなる拡散領域１３に接続されるコンタクトプラグ２１は、後にビットラインに接続されるものである。コンタクトプラグ２０、２１の表面は、エッチバック又はＣＭＰで平坦にされる。
【００１２】
次に、図１（ｂ）に示すように、第１のＢＰＳＧ膜１８及びコンタクトプラグ２０、２１の上にＢＰＳＧを堆積して、キャパシタの下部電極の土台となる第２のＢＰＳＧ膜２２を形成する。
堆積は常圧ＣＶＤ法で行われ、その条件として、例えば加熱温度が約４００℃とされ、ソースガスの流量が、Ｎ２／Ｏ３／ＴＥＯＳ／ＴＭＰ／ＴＥＢ＝１８／７．５／３．０／１．８０／１．７０（ＳＬＭ）とされる。ここで、「ＴＥＯＳ」は、テトラエチルオルトシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）、「ＴＭＰ」は、トリメチルフォスフェート（ｔｒｉｍｅｔｈｙｌｐｈｏｓｐｈａｔｅ）、「ＴＥＢ」は、トリエチルボロン（ｔｒｉｅｔｈｙｌ  ｂｏｒｏｎ）をそれぞれ意味する。
次に、ＢＰＳＧフローで膜の緻密化を行う。
【００１３】
次に、図１（ｃ）に示すように、ＢＰＳＧ膜２２の、キャパシタを形成する所定の位置にホール２３を形成する。ホール２３の形成により、コンタクトプラグ２０の上面が露出される。
【００１４】
次に、図１（ｄ）に示すように、ホール２３内部（側面及び底面）、並びに第２のＢＰＳＧ膜２２の上面上に、ＣＶＤによりリンをドープしたポリシリコンを堆積して、ポリシリコン膜２４を形成する。このポリシリコン膜２４の一部が後に下部電極として用いられるものであり、ポリシリコン膜２４は、ホール２３内（底面）において、プラグ２０と接触し、電気的に接続される。
【００１５】
次に、図２（ａ）に示すように、ホール２３内のポリシリコン膜２４の内側、及びホール２３外のポリシリコン膜２４の上に、レジストまたはＢＡＲＣ（ｂｏｔｔｏｍ  ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ  ｃｏａｔｉｎｇ）から成る有機系保護膜２６を形成し、これにより、ポリシリコン膜２４を保護する。
【００１６】
次に、図２（ｂ）に示すように、エッチバックまたはＣＭＰで保護膜２６と共に、第２のＢＰＳＧ膜２２上面上のポリシリコン２４を除去する。
【００１７】
このエッチバック又はＣＭＰにより、図２（ｂ）に示すように、ＢＰＳＧ膜２２中に形成したホール２３内にのみ、ポリシリコン膜２４と保護膜２６とが残り、第２のＢＰＳＧ膜２２の上面が露出される。
【００１８】
次に、図２（ｃ）に示すように、上記のようにして露出したＢＰＳＧ膜２２の上面からＮ２＋またはＮ＋のイオン注入により、窒素を打ち込み、ＢＰＳＧ膜２２の表面近傍に窒化層２２ａを形成する。
イオン注入の条件として、例えば加速エネルギーが約１０ｋｅＶ以下、ドーズ量が約１Ｅ１５〜１Ｅ１７／ｃｍ２が用いられる。
【００１９】
次に、図３（ａ）に示すように、ホール２３内の保護膜２６をアッシャーで除去する。この処理の後にホール内に残されたポリシリコン膜２４が後にキャパシタの下部電極となる。
尚、下部電極２４の表面積を増加させ、これによりキャパシタの容量増加を図るために、ホール内のポリシリコン膜２４をＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎ）化又は粗面化（粗面ポリシリコンの堆積）することとしても良い。
【００２０】
次に、図３（ｂ）に示すように、前洗浄を施した後、減圧ＣＶＤ（ＬＰ−ＣＶＤ）炉を用いＮＨ３雰囲気で加熱による窒化を行う。その条件として、例えば処理温度が約８００℃〜８５０℃、ソースガスがＮＨ３、その流量が約２０００ｓｃｃｍ、圧力が約５３３Ｐａ（４Ｔｏｒｒ）、処理時間が約２０〜３０分とされる。この窒化により、ポリシリコン下部電極２４の上面上に極薄の熱窒化膜２９を形成する。この熱窒化膜２９の厚さは例えば約１５〜２０Åとする。
【００２１】
次に、上記熱窒化膜２９の形成に続いて、同じ炉内で、この熱窒化膜２９の上にＣＶＤ法によりシリコン窒化膜３０を堆積する。
ＣＶＤ条件として、例えば基板温度が約６９０℃とされ、ソースガスの流量がＳｉＨ２Ｃｌ２／ＮＨ３＝３０／１５０（ｓｃｃｍ）、圧力が約２０Ｐａ（０．１５Ｔｏｒｒ）とされる。このＣＶＤにより形成したシリコン窒化膜３０と、先に形成した熱窒化膜２９との組み合わせで構成される窒化膜３２が、キャパシタ絶縁膜となるものであり、その厚さが所定の値、例えば約４０Åとなるように、ＣＶＤが行なわれる。
【００２２】
次に、ウエット雰囲気で約８５０℃のヒーリング酸化を行い、キャパシタ絶縁膜３２の膜質改善を行う。
【００２３】
次に、図３（ｃ）に示すように、上部電極となる、リンを５Ｅ２０／ｃｍ３ドープしたポリシリコン膜３４を堆積し、所定のパターニングを施す。これによりキャパシタが形成される。
【００２４】
なお、ソースとなる拡散領域１３に接続されたコンタクトプラグをビット線（図示しない）に接続する工程なども行われるが、それらについては説明を省略する。
【００２５】
以上のように、第１の実施の形態によれば、第２のＢＰＳＧ膜２２の表面付近に窒素をイオン注入により打ち込むので、表面付近に窒化層２２ａが形成される。そのため、後にシリコン窒化膜を減圧ＣＶＤにより形成する際のインキュベーション発生が抑制されるので、下部電極２４上と同等の膜厚のシリコン窒化膜がＢＰＳＧ膜２２上にも形成できる（図３（ｂ））。そのため、その後のヒーリング酸化でも十分な耐酸化性が得られ、内部への酸化種の進入を防ぎ、下部電極２４及びコンタクトプラグ２０の酸化が防止でき、所望の特性のキャパシタを得ることができる。
【００２６】
第２の実施の形態
次に、図４（ａ）乃至図５（ｄ）を参照して、第２の実施の形態を説明する。これらの図は、第２の実施の形態の製造方法の各工程における、半導体集積回路の一例としてのＤＲＡＭのメモリセル部の断面を示したものである
【００２７】
最初の図４（ａ）のステップは、第１の実施の形態について、図１（ａ）を参照して説明したのと同じである。即ち、まず、図４（ａ）に示すように、シリコン（Ｓｉ）基板１０にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による素子分離領域１１を形成し、さらに、素子分離領域１１に隣接し、ドレインとなる拡散領域１２、及びソースとなる拡散領域１３を形成し、さらに、ゲート絶縁膜１４及びゲート電極１５を形成し、さらに窒化膜で保護キャップ１６及びサイドウォールスペーサ１７を形成することにより、ＭＯＳＦＥＴを形成する。ゲート電極１５はワード線を兼ねるものである。
【００２８】
次に、シリコン基板１０及びゲート電極１５（及びそのサイドワールスペーサ１７、保護キャップ１６）を覆うように、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）を堆積して第１のＢＰＳＧ膜１８を形成し、ＢＰＳＧフローにより膜を緻密化し、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）で平坦化する。その後、拡散領域１３へのコンタクトを取るためのコンタクトホールを形成し、リンをドープしたポリシリコンを堆積することで、コンタクトホールを埋め込みコンタクトプラグ２０、２１を形成する。このうち、ドレインとなる拡散領域１２に接続されるコンタクトプラグ２０は、後にキャパシタの下部電極に接続されるものであり、ソースとなる拡散領域１３に接続されるコンタクトプラグ２１は、後にビットラインに接続されるものである。コンタクトプラグ２０、２１の表面は、エッチバック又はＣＭＰで平坦にされる。
【００２９】
図４（ａ）のステップの次に、図４（ｂ）に示すように第１のＢＰＳＧ膜１８及びコンタクトプラグ２０、２１の上にＢＰＳＧを堆積して、キャパシタの下部電極の土台となる第２のＢＰＳＧ膜１２２を形成する。
堆積は常圧ＣＶＤ法で行われ、その条件として、例えば加熱温度が約４００℃とされ、ソースガスの流量が、Ｎ２／Ｏ３／ＴＥＯＳ／ＴＭＰ／ＴＥＢ＝１８／７．５／３．０／１．８０／１．７０（ＳＬＭ）とされる。
但し、成膜時間のうちの最後の約１０％の時間は、ボロンの供給源であるＴＥＢの供給を断つ。これにより表面付近（１２２ａ）のボロン濃度が低いＢＰＳＧ層１２２が形成できる。
次に、ＢＰＳＧフローにより膜を緻密化する。
【００３０】
これ以降のステップは、概して第１の実施の形態と同様である。但し、第１の実施の形態における図２（ｃ）の処理、即ちイオン注入による窒化層２２ａの形成は行なわない。
【００３１】
即ち、まず、図４（ｃ）に示すように、ＢＰＳＧ膜１２２の、キャパシタを形成する所定の位置にホール２３を形成する。ホール２３の形成により、コンタクトプラグ２０の上面が露出される。
【００３２】
次に、図４（ｄ）に示すように、ホール２３内部（側面及び底面）、並びに第２のＢＰＳＧ膜２２の上面上に、ＣＶＤによりリンをドープしたポリシリコンを堆積して、ポリシリコン膜２４を形成する。このポリシリコン膜２４の一部が後に下部電極として用いられるものであり、ポリシリコン膜２４は、ホール２３内（底面）において、プラグ２０と接触し、電気的に接続される。
【００３３】
次に、図５（ａ）に示すように、ホール２３内のポリシリコン膜２４の内側、及びホール２３外のポリシリコン膜２４の上に、レジストまたはＢＡＲＣ（ｂｏｔｔｏｍ  ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ  ｃｏａｔｉｎｇ）から成る有機系保護膜２６を形成し、これにより、ポリシリコン膜２４を保護する。
【００３４】
次に、図５（ｂ）に示すように、エッチバックまたはＣＭＰで保護膜２６と共に、第２のＢＰＳＧ膜２２上面上のポリシリコン２４を除去し、さらに、ホール２３内の保護膜２６をアッシャーで除去する。これらの処理の後、ホール内に残されたポリシリコン膜２４が後にキャパシタの下部電極となる。また、第２のＢＰＳＧ膜２２上面上のポリシリコン２４を除去する結果、第２のＢＰＳＧ膜２２の上面が露出される。
尚、下部電極２４の表面積を増加させ、これによりキャパシタの容量増加を図るために、ホール内のポリシリコン膜２４をＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎ）化又は粗面化（粗面ポリシリコンの堆積）することとしても良い。
【００３５】
次に、図５（ｃ）に示すように、前洗浄を施した後、減圧ＣＶＤ（ＬＰ−ＣＶＤ）炉を用いＮＨ３雰囲気で加熱による窒化を行う。その条件として、例えば処理温度が約８００℃〜８５０℃、ソースガスがＮＨ３、その流量が約２０００ｓｃｃｍ、圧力が約５３３Ｐａ（４Ｔｏｒｒ）、処理時間が約２０〜３０分とされる。この窒化により、ポリシリコン下部電極２４ａの上面上に極薄の熱窒化膜２９を形成する。この熱窒化膜２９の厚さは例えば約１５〜２０Åとする。
【００３６】
次に、上記熱窒化膜２９の形成に続いて、同じ炉内で、この熱窒化膜２９の上にＣＶＤ法によりシリコン窒化膜３０を堆積する。
ＣＶＤ条件として、例えば基板温度が約６９０℃とされ、ソースガスの流量がＳｉＨ２Ｃｌ２／ＮＨ３＝３０／１５０（ｓｃｃｍ）、圧力が約２０Ｐａ（０．１５Ｔｏｒｒ）とされる。このＣＶＤにより形成したシリコン窒化膜３０と、先に形成した熱窒化膜２９との組み合わせで構成される窒化膜３２が、キャパシタ絶縁膜３２となるものであり、その厚さが所定の値、例えば約４０Åとなるように、ＣＶＤが行なわれる。
【００３７】
次に、ウエット雰囲気で約８５０℃のヒーリング酸化を行い、キャパシタ絶縁膜３２の膜質改善を行う。
【００３８】
次に、図５（ｄ）に示すように、上部電極となる、リンをドープしたポリシリコン膜３４を堆積し、所定のパターニングを施す。これによりキャパシタが形成される。
【００３９】
なお、ソースとなる拡散領域１３に接続されたコンタクトプラグをビット線（図示しない）に接続する工程なども行われるが、それらについては説明を省略する。
【００４０】
以上のように、第２の実施の形態によれば、ＢＰＳＧ１２２成膜の最終段階で、ボロンのソースガスＴＥＢの供給を断つので、ＢＰＳＧ膜１２２の表面層１２２ａのボロン濃度が低下する。このことによって、後にシリコン窒化膜を減圧ＣＶＤにより形成する際のインキュベーション発生が抑制されるので、下部電極２４上と同等の膜厚のシリコン窒化膜がＢＰＳＧ膜１２２上にも形成できる（図５（ｃ））。そのため、その後のヒーリング酸化でも十分な耐酸化性が得られ、内部への酸化種の進入を防ぎ、下部電極２４及びコンタクトプラグ２０の酸化が防止でき、所望の特性のキャパシタを得ることができる。
【００４１】
なお、上記の実施の形態では、シリコン窒化膜３２の膜厚が４０Åであり、好ましい範囲は、約３０Å〜６０Åであるが、それ以外の値であっても本発明を適用できる。
【００４２】
【発明の効果】
以上のように、本発明によれば、下部電極やプラグの酸化を防止することができ、所望の特性を持つキャパシタを備えた集積回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体集積回路の製造方法の各工程における断面図である。
【図２】第１の実施の形態による半導体集積回路の製造方法の各工程における断面図である。
【図３】第１の実施の形態による半導体集積回路の製造方法の各工程における断面図である。
【図４】本発明の第２の実施の形態による半導体集積回路の製造方法の各工程における断面図である。
【図５】第２の実施の形態による半導体集積回路の製造方法の各工程における断面図である。
【符号の説明】
１５  ゲート電極、  ２０  コンタクトプラグ、  ２２  ＢＰＳＧ膜、  ２２ａ  窒化層、  ２４  下部電極、  ３２  窒化膜、  １２２  ＢＰＳＧ膜、  １２２ａ  ＢＰＳＧ膜の表面層。
【図１】
2004179281.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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