(57)【要約】【課題】ＬＶＤＳ回路が作成されてから、波形品質の仕様を満たす最適な出力スルーレートを選択できるＬＶＤＳ回路を得る。【解決手段】ドライバ回路２のインバータ１３及び１５において、トリミングパッドＰＡ１〜ＰＡｍ及びＰＢ１〜ＰＢｎを選択的にトリミングして切断することにより、ＮＭＯＳトランジスタＱＢ１にＰＭＯＳトランジスタＱＡ１〜ＱＡｍを選択的に接続すると共にＮＭＯＳトランジスタＱＤ１にＰＭＯＳトランジスタＱＣ１〜ＱＣｎを選択的に接続する、又はＰＭＯＳトランジスタＱＡ１にＮＭＯＳトランジスタＱＢ１〜ＱＢｍを選択的に接続すると共にＰＭＯＳトランジスタＱＣ１にＮＭＯＳトランジスタＱＤ１〜ＱＤｎを選択的に接続するようにした。【選択図】  図１
2004289354.tif 000002
【特許請求の範囲】
【請求項１】
入力されたディジタル信号に応じた差動信号をなす電流を一対の出力端から出力するドライバ回路と、該ドライバ回路から出力される電流の電流値を制御するバイアス電流を該ドライバ回路に供給するバイアス回路と、前記ドライバ回路の各出力端から出力された電流をそれぞれ電圧に変換して出力する電流−電圧変換回路と、該電流−電圧変換回路から出力された各電圧の電圧値を比較し、該比較結果を示す信号を出力するレシーバ回路とを備えるＬＶＤＳ回路において、
前記ドライバ回路は、
入力された制御信号に応じて対応する前記出力端に電流を流す第１及び第２の各出力トランジスタと、
入力された前記ディジタル信号に応じて該第１の出力トランジスタの駆動制御を行う第１の駆動回路と、
入力された前記ディジタル信号に応じて前記第２の出力トランジスタの駆動制御を行う第２の駆動回路と、
を備え、
前記第１及び第２の各駆動回路は、対応する第１及び第２の各出力トランジスタに対する駆動能力を所望の値に調整する機能をそれぞれ有することを特徴とするＬＶＤＳ回路。
【請求項２】
前記第１及び第２の各駆動回路は、対応する前記第１及び第２の各出力トランジスタを駆動する複数の駆動用トランジスタをそれぞれ備え、該各駆動用トランジスタの少なくとも１つを選択して対応する前記第１及び第２の各出力トランジスタをそれぞれ駆動することを特徴とする請求項１記載のＬＶＤＳ回路。
【請求項３】
前記第１及び第２の各駆動回路は、前記各駆動用トランジスタに対応してトリミングパッドをそれぞれ備え、所望の前記駆動用トランジスタを選択するために対応する該トリミングパッドを切断することを特徴とする請求項２記載のＬＶＤＳ回路。
【請求項４】
前記第１及び第２の各駆動回路は、前記各駆動用トランジスタに対応してスイッチングトランジスタをそれぞれ備え、所望の前記駆動用トランジスタを選択するために対応する該スイッチングトランジスタをオンさせることを特徴とする請求項２記載のＬＶＤＳ回路。
【請求項５】
前記第１及び第２の各駆動回路は、前記各スイッチングトランジスタのスイッチング制御を、外部から入力される信号に応じて行うことを特徴とする請求項４記載のＬＶＤＳ回路。
【請求項６】
前記ドライバ回路は、外部から入力されたデータを記憶する記憶回路を備え、前記第１及び第２の各駆動回路は、前記各スイッチングトランジスタのスイッチング制御をあらかじめ前記記憶回路に記憶されたデータにしたがってそれぞれ行うことを特徴とする請求項４記載のＬＶＤＳ回路。
【請求項７】
前記第１の駆動回路における各駆動用トランジスタは、それぞれの負荷駆動能力の比が２のべき乗であることを特徴とする請求項１、２、３、４、５又は６記載のＬＶＤＳ回路。
【請求項８】
前記第１の駆動回路における各駆動用トランジスタは、それぞれの負荷駆動能力が同じであることを特徴とする請求項１、２、３、４、５又は６記載のＬＶＤＳ回路。
【請求項９】
前記第２の駆動回路における各駆動用トランジスタは、それぞれの負荷駆動能力の比が２のべき乗であることを特徴とする請求項１、２、３、４、５、６、７又は８記載のＬＶＤＳ回路。
【請求項１０】
前記第２の駆動回路における各駆動用トランジスタは、それぞれの負荷駆動能力が同じであることを特徴とする請求項１、２、３、４、５、６、７又は８記載のＬＶＤＳ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路内やＭＣＭ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）内に設けられた低電圧差動信号（以下、ＬＶＤＳと呼ぶ）回路に関し、特に波形の高速伝達を実現するために波形出力の立ち上がり及び立ち下がり遷移時間であるスルーレートの調整可変機能を有するＬＶＤＳ回路に関する。
【０００２】
【従来の技術】
近年、集積回路の微細化、高速化に伴い、信号の高速伝達手段としてＬＶＤＳ回路が多く用いられるようになっており、ＭＣＭ内部の異なる半導体チップ間の高速伝達手段としてもＬＶＤＳ回路が使用されている。実際に信号の高速伝達を行うためには、誤動作を起こさないように波形品質を良くする必要がある。波形品質を悪くする要因としては、リンキングや伝送反射が考えられる。波形品質を悪くするリンキングや伝送反射は、ＬＶＤＳ回路のドライバ側とレシーバ側のＩＯセル、リードフレーム又はボンディングワイヤによる寄生インダクタンス（Ｌ、Ｃ、Ｒ成分）の影響や、実装されているボード類の実装状態による半導体チップ間の寄生インダクタンスの影響により、これら複数条件の組み合わせによって発生する。
【０００３】
図９は、ＭＣＭ内に設けられたＬＶＤＳ回路の従来例を示した回路図である。なお、図９では、ドライバ回路がＮＭＯＳトランジスタで構成されている場合を例にして示している。
図９のＬＶＤＳ回路１００は、ＭＣＭ内部の半導体チップＡに形成されたドライバ回路１０２から、レシーバ回路１０４を備えたＭＣＭ内部の半導体チップＢへＬＶＤＳ伝達を行うものであり、ＬＶＤＳ駆動電流はＮＭＯＳトランジスタＱａ及びＱｂで形成されたカレントミラー回路で基準電流ｉｒｅｆから生成され出力されている。
【０００４】
バイアス回路１０５は、基準電流ｉｒｅｆを該ＮＭＯＳトランジスタＱａ及びＱｂのトランジスタサイズ比に応じた比率の電流に折り返すことによって、ドライバ回路１０２に引き込む電流量を決めている。例えば、基準電流ｉｒｅｆを５００μＡ、ＮＭＯＳトランジスタＱａのトランジスタサイズがＬ（ゲート長）／Ｗ（ゲート幅）＝０．５μｍ／１０μｍ、ＮＭＯＳトランジスタＱｂのトランジスタサイズをＬ／Ｗ＝０．５μｍ／２０μｍとすれば、ドライバ回路１０２の引き込む電流量は１ｍＡとなる。ドライバ回路１０２は、入力端ＩＮに入力されるディジタル信号の信号レベルに応じて、ＮＭＯＳトランジスタＱｃ及びＱｄの一方が排他的にオンすることによって、２つの差動伝達経路の一方のみから電流を引き込む。
【０００５】
ＮＭＯＳトランジスタＱｃのコレクタが正側出力端を、ＮＭＯＳトランジスタＱｄのコレクタが負側出力端をなし、ドライバ回路１０２は、入力端にローレベルの信号が入力され正側出力端に電流を引き込んでいる場合は、電流−電圧変換回路１０３によってレシーバ回路１０４からローレベルの信号が出力されるようにレシーバ回路１０４の各入力端に電圧が印加される。また、ドライバ回路１０２は、入力端にハイレベルの信号入力され負側出力端に電流を引き込んでいる場合は、電流−電圧変換回路１０３によってレシーバ回路１０４からハイレベルの信号が出力されるようにレシーバ回路１０４の各入力端に電圧が印加される。
【０００６】
ＭＣＭの場合は、実装されているボード類の寄生インダクタンスの代わりに、半導体チップ間を結ぶＭＣＭ内部基盤の寄生インダクタンスが存在する。波形品質を悪くするリンキングや伝送反射は、伝達速度やスルーレートと密接な関係があり、寄生インダクタンス条件によって異なってくる。従って、波形品質のよい高速伝達を行うためには、寄生インダクタンスの組み合わせ条件に合わせて、最適なスルーレートを選択する必要があった。
【０００７】
【発明が解決しようとする課題】
しかし、現実は、設計段階でのこれら寄生インダクタンスの見積もり精度の問題や、これら寄生インダクタンスをすべて含めてのシミュレーションを実施するツールの有無の問題があり、波形品質のよい高速伝達を行うためのスルーレートを、半導体チップを作成する前のシミュレーション段階で波形品質仕様を満たすように合わせ込むことは困難であった。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、ＬＶＤＳ回路におけるドライバ回路に出力スルーレート調整機能を設け、レジスタの書き込み等によって出力スルーレートを可変にすることにより、ＬＶＤＳ回路が作成されてから、波形品質の仕様を満たす最適な出力スルーレートを選択できるＬＶＤＳ回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るＬＶＤＳ回路は、入力されたディジタル信号に応じた差動信号をなす電流を一対の出力端から出力するドライバ回路と、該ドライバ回路から出力される電流の電流値を制御するバイアス電流を該ドライバ回路に供給するバイアス回路と、前記ドライバ回路の各出力端から出力された電流をそれぞれ電圧に変換して出力する電流−電圧変換回路と、該電流−電圧変換回路から出力された各電圧の電圧値を比較し、該比較結果を示す信号を出力するレシーバ回路とを備えるＬＶＤＳ回路において、
前記ドライバ回路は、
入力された制御信号に応じて対応する前記出力端に電流を流す第１及び第２の各出力トランジスタと、
入力された前記ディジタル信号に応じて該第１の出力トランジスタの駆動制御を行う第１の駆動回路と、
入力された前記ディジタル信号に応じて前記第２の出力トランジスタの駆動制御を行う第２の駆動回路と、
を備え、
前記第１及び第２の各駆動回路は、対応する第１及び第２の各出力トランジスタに対する駆動能力を所望の値に調整する機能をそれぞれ有するものである。
【００１０】
具体的には、前記第１及び第２の各駆動回路は、対応する前記第１及び第２の各出力トランジスタを駆動する複数の駆動用トランジスタをそれぞれ備え、該各駆動用トランジスタの少なくとも１つを選択して対応する前記第１及び第２の各出力トランジスタをそれぞれ駆動するようにした。
【００１１】
この場合、前記第１及び第２の各駆動回路は、前記各駆動用トランジスタに対応してトリミングパッドをそれぞれ備え、所望の前記駆動用トランジスタを選択するために対応する該トリミングパッドを切断するようにした。
【００１２】
また、前記第１及び第２の各駆動回路は、前記各駆動用トランジスタに対応してスイッチングトランジスタをそれぞれ備え、所望の前記駆動用トランジスタを選択するために対応する該スイッチングトランジスタをオンさせるようにしてもよい。
【００１３】
この場合、前記第１及び第２の各駆動回路は、前記各スイッチングトランジスタのスイッチング制御を、外部から入力される信号に応じて行うようにしてもよい。
【００１４】
また、前記ドライバ回路は、外部から入力されたデータを記憶する記憶回路を備え、前記第１及び第２の各駆動回路は、前記各スイッチングトランジスタのスイッチング制御をあらかじめ前記記憶回路に記憶されたデータにしたがってそれぞれ行うようにしてもよい。
【００１５】
前記第１の駆動回路における各駆動用トランジスタは、それぞれの負荷駆動能力の比が２のべき乗であるようにしてもよい。
【００１６】
前記第１の駆動回路における各駆動用トランジスタは、それぞれの負荷駆動能力が同じであるようにしてもよい。
【００１７】
前記第２の駆動回路における各駆動用トランジスタは、それぞれの負荷駆動能力の比が２のべき乗であるようにしてもよい。
【００１８】
前記第２の駆動回路における各駆動用トランジスタは、それぞれの負荷駆動能力が同じであるようにしてもよい。
【００１９】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。なお、図１では、ＭＣＭで構成されている場合を例にして示している。
図１において、ＬＶＤＳ回路１は、入力端ＩＮに入力されたディジタル信号に応じた電流を一対の出力端から出力するドライバ回路２と、該ドライバ回路２から出力された電流をそれぞれ電圧に変換する電流−電圧変換回路３と、該電流−電圧変換回路３で電圧に変換された一対の信号の電圧を比較し該比較結果を示す２値の信号を出力するレシーバ回路４と、ドライバ回路２の出力電流を制御するためのバイアス電流ｉｂをドライバ回路２に供給するバイアス回路５とを備えている。
【００２０】
図１の場合、ドライバ回路２及びバイアス回路５が半導体チップＡ上にそれぞれ形成されており、電流−電圧変換回路３及びレシーバ回路４は、半導体チップＢ上にそれぞれ形成されている。
ドライバ回路２は、インバータ１１〜１５並びにＮＭＯＳトランジスタ１６及び１７を備えている。なお、インバータ１３は第１の駆動回路を、インバータ１５は第２の駆動回路をそれぞれなし、ＮＭＯＳトランジスタ１６は第１の出力トランジスタを、ＮＭＯＳトランジスタ１７は第２の出力トランジスタをそれぞれなす。ＮＭＯＳトランジスタ１６及び１７の各ソースは接続され、該接続部はバイアス回路５の出力端に接続されている。ＮＭＯＳトランジスタ１６のドレインは半導体チップＡの出力端子ＯＡ１に、ＮＭＯＳトランジスタ１７のドレインは半導体チップＡの出力端子ＯＡ２にそれぞれ接続されている。
【００２１】
ＮＭＯＳトランジスタ１６のドレインはドライバ回路２の出力端ＯＵＴ１を、ＮＭＯＳトランジスタ１７のドレインがドライバ回路２の出力端ＯＵＴ２をそれぞれなしている。また、ドライバ回路２の入力端ＩＮとＮＭＯＳトランジスタ１６のゲートとの間には、インバータ１１〜１３が直列に接続されており、ドライバ回路２の入力端ＩＮとＮＭＯＳトランジスタ１７のゲートとの間には、インバータ１４，１５が直列に接続されている。
【００２２】
ドライバ回路２は、入力端ＩＮにロー（Ｌｏｗ）レベルの信号が入力されると、バイアス回路５からのバイアス電流ｉｂに応じた電流を出力端ＯＵＴ１に流れ込ませると共に出力端ＯＵＴ２への電流の流れ込みを停止させる。また、ドライバ回路２は、ハイ（Ｈｉｇｈ）レベルの信号が入力されると、バイアス回路５からのバイアス電流ｉｂに応じた電流が出力端ＯＵＴ２に流れ込ませると共に出力端ＯＵＴ１への電流の流れ込みを停止させる。出力端子ＯＡ１は、信号線６及び半導体チップＢの入力端子ＩＢ１を介してレシーバ回路４の一方の入力端に接続され、出力端子ＯＡ２は、信号線７及び半導体チップＢの入力端子ＩＢ２を介してレシーバ回路４の他方の入力端に接続されている。
【００２３】
電流−電圧変換回路３は、抵抗２１〜２３で構成されており、電源電圧ＶＤＤと入力端子ＩＢ１との間に抵抗２１及び２２が直列に接続されており、抵抗２１及び抵抗２２の接続部と入力端子ＩＢ２との間には抵抗２３が接続されている。
また、バイアス回路５は、所定の基準電流ｉｒを生成して出力する基準電流発生回路３１、及びＮＭＯＳトランジスタ３２，３３で構成されている。バイアス回路５は、ＮＭＯＳトランジスタ１６及び１７に所定の定電流を供給する定電流回路を形成している。
【００２４】
ＮＭＯＳトランジスタ３２，３３はカレントミラー回路を形成しており、ＮＭＯＳトランジスタ３２，３３の各ゲートは接続され、該接続部はＮＭＯＳトランジスタ３２のドレインに接続されている。ＮＭＯＳトランジスタ３２のドレインには基準電流ｉｒが入力されており、ＮＭＯＳトランジスタ３２のソースは接地電圧に接続されている。ＮＭＯＳトランジスタ３３のドレインは、バイアス回路５の出力端をなし、ドライバ回路２のＮＭＯＳトランジスタ１６及び１７の各ソースにそれぞれ接続され、ＮＭＯＳトランジスタ３３のソースは接地電圧に接続されている。
【００２５】
このような構成において、入力端ＩＮにローレベルの信号が入力されると、ＮＭＯＳトランジスタ１６がオンしてＮＭＯＳトランジスタ１７がオフする。このため、電流−電圧変換回路３の抵抗２１及び２２、半導体チップＢの入力端子ＩＢ１、信号線６、半導体チップＡの出力端子ＯＡ１、ドライバ回路２のＮＭＯＳトランジスタ１６、及びバイアス回路５の順にバイアス電流ｉｂが流れる。このとき、出力端子ＯＡ２には電流が流れない。このことから、入力端子ＩＢ１に接続されたレシーバ回路４の入力端の電圧よりも、入力端子ＩＢ２に接続されたレシーバ回路４の入力端の電圧が大きくなり、レシーバ回路４からはローレベルの信号が出力される。
【００２６】
次に、入力端ＩＮにハイレベルの信号が入力されると、ＮＭＯＳトランジスタ１６がオフしてＮＭＯＳトランジスタ１７がオンする。このため、電流−電圧変換回路３の抵抗２１及び２３、半導体チップＢの入力端子ＩＢ２、信号線７、半導体チップＡの出力端子ＯＡ２、ドライバ回路２のＮＭＯＳトランジスタ１７、及びバイアス回路５の順にバイアス電流ｉｂが流れる。このとき、出力端子ＯＡ１には電流が流れない。このことから、入力端子ＩＢ２に接続されたレシーバ回路４の入力端の電圧よりも、入力端子ＩＢ１に接続されたレシーバ回路４の入力端の電圧が大きくなり、レシーバ回路４からはハイレベルの信号が出力される。
【００２７】
ここで、ドライバ回路２において、インバータ１３は、ｍ（ｍは、ｍ＞１の整数）個のＰＭＯＳトランジスタＱＡ１〜ＱＡｍ、ＮＭＯＳトランジスタＱＢ１及びトリミングパッドＰＡ１〜ＰＡｍで構成され、インバータ１５は、ｎ（ｎは、ｎ＞１の整数）個のＰＭＯＳトランジスタＱＣ１〜ＱＣｎ、ＮＭＯＳトランジスタＱＤ１及びトリミングパッドＰＢ１〜ＰＢｎで構成されている。なお、ＰＭＯＳトランジスタＱＡ１〜ＱＡｍ及びＰＭＯＳトランジスタＱＣ１〜ＱＣｎはそれぞれ駆動用トランジスタをなす。
【００２８】
インバータ１３において、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタＱＡ１とＮＭＯＳトランジスタＱＢ１が直列に接続され、ＰＭＯＳトランジスタＱＡ２〜ＱＡｍがＰＭＯＳトランジスタＱＡ１にそれぞれ並列に接続されている。ＰＭＯＳトランジスタＱＡ１〜ＱＡｍとＮＭＯＳトランジスタＱＢ１との間の接続は、対応するトリミングパッドＰＡ１〜ＰＡｍを介して行われている。
【００２９】
同様に、インバータ１５において、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタＱＣ１とＮＭＯＳトランジスタＱＤ１が直列に接続され、ＰＭＯＳトランジスタＱＣ２〜ＱＣｎがＰＭＯＳトランジスタＱＣ１にそれぞれ並列に接続されている。ＰＭＯＳトランジスタＱＣ１〜ＱＣｎとＮＭＯＳトランジスタＱＤ１との間の接続は、対応するトリミングパッドＰＢ１〜ＰＢｎを介して行われている。このように、トリミングパッドＰＡ１〜ＰＡｍを選択的に切断することにより、ＰＭＯＳトランジスタＱＡ１〜ＱＡｍのＮＭＯＳトランジスタＱＢ１への接続を選択的に行うことができ、トリミングパッドＰＢ１〜ＰＢｎを選択的に切断することにより、ＰＭＯＳトランジスタＱＣ１〜ＱＣｎのＮＭＯＳトランジスタＱＤ１への接続を選択的に行うことができる。
【００３０】
ここで、ｍ＝ｎ＝２の場合を例にして説明する。半導体チップを作成する前のシミュレーション段階では、ＰＭＯＳトランジスタＱＡ１及びＱＣ１の負荷駆動能力を調整してシミュレーション上で最適な出力スルーレートの設計を行い、評価段階で出力スルーレートを速くするために、ＰＭＯＳトランジスタＱＡ１の２のべき乗倍、この場合２倍の負荷駆動能力を有するＰＭＯＳトランジスタＱＡ２、及びＰＭＯＳトランジスタＱＣ１の２のべき乗倍、この場合２倍の負荷駆動能力を有するＰＭＯＳトランジスタＱＣ２をあらかじめ設計しておく。
【００３１】
半導体チップ及びＬＶＤＳ回路が作成されてから、評価段階でトリミングパッドＰＡ１，ＰＡ２，ＰＢ１，ＰＢ２を選択的にトリミングすることにより接続と切断の切り替えを行い、インバータ１３及び１５の負荷駆動能力を調整して評価を行う。すなわち、例えば、トリミングパッドＰＡ２をトリミングして切断した場合、ＮＭＯＳトランジスタＱＢ１にはＰＭＯＳトランジスタＱＡ１が接続され、ＮＭＯＳトランジスタ１６の出力スルーレートが最も遅くなる。
【００３２】
また、トリミングパッドＰＡ１をトリミングして切断した場合、ＮＭＯＳトランジスタＱＢ１にはＰＭＯＳトランジスタＱＡ２が接続され、トリミングパッドＰＡ２を切断したときよりもＮＭＯＳトランジスタ１６の出力スルーレートが速くなる。トリミングパッドＰＡ１及びＰＡ２をトリミングしなかった場合、ＮＭＯＳトランジスタＱＢ１にはＰＭＯＳトランジスタＱＡ１及びＱＡ２がそれぞれ接続され、ＮＭＯＳトランジスタ１６の出力スルーレートが最も速くなる。
【００３３】
同様に、トリミングパッドＰＢ２をトリミングして切断した場合、ＮＭＯＳトランジスタＱＤ１にはＰＭＯＳトランジスタＱＣ１が接続され、ＮＭＯＳトランジスタ１７の出力スルーレートが最も遅くなる。また、トリミングパッドＰＢ１をトリミングして切断した場合、ＮＭＯＳトランジスタＱＤ１にはＰＭＯＳトランジスタＱＣ２が接続され、トリミングパッドＰＢ２を切断したときよりもＮＭＯＳトランジスタ１７の出力スルーレートが速くなる。
【００３４】
トリミングパッドＰＢ１及びＰＢ２をトリミングしなかった場合、ＮＭＯＳトランジスタＱＤ１にはＰＭＯＳトランジスタＱＣ１及びＱＣ２がそれぞれ接続され、ＮＭＯＳトランジスタ１７の出力スルーレートが最も速くなる。このように、トリミングパッドＰＡ１，ＰＡ２，ＰＢ１，ＰＢ２に対するトリミングを行うか否かで、波形品質の仕様を満たす最適なＮＭＯＳトランジスタ１６及び１７の各出力スルーレートを選択して製品化する。
【００３５】
なお、出力スルーレートを遅くすることを想定した場合には、ＰＭＯＳトランジスタＱＡ２及びＱＣ２の負荷駆動能力を、あらかじめＰＭＯＳトランジスタＱＡ１及びＱＣ１の半分になるように設計しておくことによって出力スルーレートの調整を行うことができる。
【００３６】
一方、図１では、ドライバ回路２における出力信号の立ち上がりのスルーレートを調整する場合を例にして示したが、ドライバ回路２における出力信号の立ち下がりのスルーレートを調整する場合は、図２のようになる。なお、図２では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、ドライバ回路２のインバータ１３及び１５の回路構成を変えたことにある。
【００３７】
図２において、ドライバ回路２のインバータ１３は、ＰＭＯＳトランジスタＱＡ１、ｍ個のＮＭＯＳトランジスタＱＢ１〜ＱＢｍ及びトリミングパッドＰＡ１〜ＰＡｍで構成され、インバータ１５は、ＰＭＯＳトランジスタＱＣ１、ｎ個のＮＭＯＳトランジスタＱＤ１〜ＱＤｎ及びトリミングパッドＰＢ１〜ＰＢｎで構成されている。なお、ＮＭＯＳトランジスタＱＢ１〜ＱＢｍ及びＮＭＯＳトランジスタＱＤ１〜ＱＤｎはそれぞれ駆動用トランジスタをなす。インバータ１３において、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタＱＡ１とＮＭＯＳトランジスタＱＢ１が直列に接続され、ＮＭＯＳトランジスタＱＢ２〜ＱＢｍがＮＭＯＳトランジスタＱＢ１にそれぞれ並列に接続されている。ＰＭＯＳトランジスタＱＡ１とＮＭＯＳトランジスタＱＢ１〜ＱＢｍとの間の接続は、対応するトリミングパッドＰＡ１〜ＰＡｍを介して行われている。
【００３８】
同様に、インバータ１５において、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタＱＣ１とＮＭＯＳトランジスタＱＤ１が直列に接続され、ＮＭＯＳトランジスタＱＤ２〜ＱＤｎがＮＭＯＳトランジスタＱＤ１にそれぞれ並列に接続されている。ＰＭＯＳトランジスタＱＣ１とＮＭＯＳトランジスタＱＤ１〜ＱＤｎとの間の接続は、対応するトリミングパッドＰＢ１〜ＰＢｎを介して行われている。このように、トリミングパッドＰＡ１〜ＰＡｍを選択的に切断することにより、ＮＭＯＳトランジスタＱＢ１〜ＱＢｍのＰＭＯＳトランジスタＱＡ１への接続を選択的に行うことができ、トリミングパッドＰＢ１〜ＰＢｎを選択的に切断することにより、ＮＭＯＳトランジスタＱＤ１〜ＱＤｎのＰＭＯＳトランジスタＱＣ１への接続を選択的に行うことができる。
【００３９】
ここで、ｍ＝ｎ＝２の場合を例にして説明する。半導体チップを作成する前のシミュレーション段階では、ＮＭＯＳトランジスタＱＢ１及びＱＤ１の負荷駆動能力を調整してシミュレーション上で最適な出力スルーレートの設計を行い、評価段階で出力スルーレートを速くするために、ＮＭＯＳトランジスタＱＢ１の２のべき乗倍、この場合２倍の負荷駆動能力を有するＮＭＯＳトランジスタＱＢ２、及びＮＭＯＳトランジスタＱＤ１の２のべき乗倍、この場合２倍の負荷駆動能力を有するＮＭＯＳトランジスタＱＤ２をあらかじめ設計しておく。
【００４０】
半導体チップ及びＬＶＤＳ回路が作成されてから、評価段階でトリミングパッドＰＡ１，ＰＡ２，ＰＢ１，ＰＢ２を選択的にトリミングすることにより接続と切断の切り替えを行い、インバータ１３及び１５の負荷駆動能力を調整して評価を行う。すなわち、例えば、トリミングパッドＰＡ２をトリミングして切断した場合、ＰＭＯＳトランジスタＱＡ１にはＮＭＯＳトランジスタＱＢ１が接続され、ＮＭＯＳトランジスタ１６の出力スルーレートが最も遅くなる。
【００４１】
また、トリミングパッドＰＡ１をトリミングして切断した場合、ＰＭＯＳトランジスタＱＡ１にはＮＭＯＳトランジスタＱＢ２が接続され、トリミングパッドＰＡ２を切断したときよりもＮＭＯＳトランジスタ１６の出力スルーレートが速くなる。トリミングパッドＰＡ１及びＰＡ２をトリミングしなかった場合、ＰＭＯＳトランジスタＱＡ１にはＮＭＯＳトランジスタＱＢ１及びＱＢ２がそれぞれ接続され、ＮＭＯＳトランジスタ１６の出力スルーレートが最も速くなる。
【００４２】
同様に、トリミングパッドＰＢ２をトリミングして切断した場合、ＰＭＯＳトランジスタＱＣ１にはＮＭＯＳトランジスタＱＤ１が接続され、ＮＭＯＳトランジスタ１７の出力スルーレートが最も遅くなる。また、トリミングパッドＰＢ１をトリミングして切断した場合、ＰＭＯＳトランジスタＱＣ１にはＮＭＯＳトランジスタＱＤ２が接続され、トリミングパッドＰＢ２を切断したときよりもＮＭＯＳトランジスタ１７の出力スルーレートが速くなる。
【００４３】
トリミングパッドＰＢ１及びＰＢ２をトリミングしなかった場合、ＰＭＯＳトランジスタＱＣ１にはＮＭＯＳトランジスタＱＤ１及びＱＤ２がそれぞれ接続され、ＮＭＯＳトランジスタ１７の出力スルーレートが最も速くなる。このように、トリミングパッドＰＡ１，ＰＡ２，ＰＢ１，ＰＢ２に対するトリミングを行うか否かで、波形品質の仕様を満たす最適なＮＭＯＳトランジスタ１６及び１７の各出力スルーレートを選択して製品化する。
【００４４】
なお、出力スルーレートを遅くすることを想定した場合には、ＮＭＯＳトランジスタＱＢ２及びＱＤ２の負荷駆動能力を、あらかじめＮＭＯＳトランジスタＱＢ１及びＱＤ１の半分になるように設計しておくことによって出力スルーレートの調整を行うことができる。
【００４５】
このように、本第１の実施の形態におけるＬＶＤＳ回路は、ドライバ回路２のインバータ１３及び１５において、トリミングパッドＰＡ１〜ＰＡｍ及びＰＢ１〜ＰＢｎを選択的にトリミングして切断することにより、ＮＭＯＳトランジスタＱＢ１にＰＭＯＳトランジスタＱＡ１〜ＱＡｍを選択的に接続すると共にＮＭＯＳトランジスタＱＤ１にＰＭＯＳトランジスタＱＣ１〜ＱＣｎを選択的に接続する、又はＰＭＯＳトランジスタＱＡ１にＮＭＯＳトランジスタＱＢ１〜ＱＢｍを選択的に接続すると共にＰＭＯＳトランジスタＱＣ１にＮＭＯＳトランジスタＱＤ１〜ＱＤｎを選択的に接続するようにした。
【００４６】
このことから、ＬＶＤＳ回路が作成されてから、図３で示すようにドライバ回路からの出力信号の波形を改善することができ、波形品質の仕様を満たす最適な出力スルーレートを選択することができる。なお、図３において、実線で示した波形は本第１の実施の形態におけるＬＶＤＳ回路のドライバ回路の出力波形を示し、破線で示した波形は従来例を示している。また、図３では、図３（ａ）がスルーレートを遅くして波形改善を行った場合を示し、図３（ｂ）がスルーレートを速くして波形改善を行った場合を示している。
【００４７】
第２の実施の形態．
前記第１の実施の形態では、トリミングパッドを選択的にトリミングすることによって、ドライバ回路２の出力スルーレートの調整を行うことができるようにしたが、ワイヤボンディングを行ってドライバ回路２の出力スルーレートを調整するようにしてもよく、このようにしたものを本第２の実施の形態とする。
図４は、本発明の第２の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。なお、図４では、ＭＣＭで構成されている場合を例にして示しており、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００４８】
図４における図１との相違点は、トリミングパッドＰＡ１〜ＰＡｍ及びＰＢ１〜ＰＢｎをなくし、ＰＭＯＳトランジスタＱＥ１〜ＱＥｍ及びＱＦ１〜ＱＦｎを追加したことにあり、これに伴って図１のドライバ回路２をドライバ回路２ａにすると共に図１のＬＶＤＳ回路１をＬＶＤＳ回路１ａにしたことにある。
図４において、ＬＶＤＳ回路１ａは、入力端ＩＮに入力されたディジタル信号に応じた電流を一対の出力端から出力するドライバ回路２ａと、該ドライバ回路２ａから出力された電流をそれぞれ電圧に変換する電流−電圧変換回路３と、レシーバ回路４と、ドライバ回路２ａの出力電流を制御するためのバイアス電流ｉｂをドライバ回路２ａに供給するバイアス回路５とを備えている。
【００４９】
図４の場合、ドライバ回路２ａ及びバイアス回路５が半導体チップＡ上にそれぞれ形成されており、電流−電圧変換回路３及びレシーバ回路４は、半導体チップＢ上にそれぞれ形成されている。
ドライバ回路２ａは、インバータ１１，１２，１３ａ，１４，１５ａ、ＮＭＯＳトランジスタ１６，１７を備えている。なお、インバータ１３ａは第１の駆動回路を、インバータ１５ａは第２の駆動回路をそれぞれなす。
インバータ１３ａは、ＰＭＯＳトランジスタＱＡ１〜ＱＡｍ，ＱＥ１〜ＱＥｍ、ＮＭＯＳトランジスタＱＢ１及び高抵抗の抵抗ＲＡ１〜ＲＡｍで構成され、インバータ１５ａは、ＰＭＯＳトランジスタＱＣ１〜ＱＣｎ，ＱＦ１〜ＱＦｎ、ＮＭＯＳトランジスタＱＤ１及び高抵抗の抵抗ＲＢ１〜ＲＢｎで構成されている。
【００５０】
インバータ１３ａにおいて、電源電圧ＶＤＤとＰＭＯＳトランジスタＱＡ１〜ＱＡｍの各ソースとの間には、ＰＭＯＳトランジスタＱＥ１〜ＱＥｍが対応してそれぞれ接続されており、電源電圧ＶＤＤとＰＭＯＳトランジスタＱＥ１〜ＱＥｍの各ゲートとの間には抵抗ＲＡ１〜ＲＡｍが対応してそれぞれ接続されている。更に、ＰＭＯＳトランジスタＱＥ１〜ＱＥｍの各ゲートは、接続端子ＴＡ１〜ＴＡｍに対応して接続されており、接続端子ＴＡ１〜ＴＡｍは、ボンディングワイヤ４１によって選択的に接地電圧に接続されている。
【００５１】
同様に、インバータ１５ａにおいて、電源電圧ＶＤＤとＰＭＯＳトランジスタＱＣ１〜ＱＣｎの各ソースとの間には、ＰＭＯＳトランジスタＱＦ１〜ＱＦｎが対応してそれぞれ接続されており、電源電圧ＶＤＤとＰＭＯＳトランジスタＱＦ１〜ＱＦｎの各ゲートとの間には抵抗ＲＢ１〜ＲＢｎが対応してそれぞれ接続されている。更に、ＰＭＯＳトランジスタＱＦ１〜ＱＦｎの各ゲートは、接続端子ＴＢ１〜ＴＢｎに対応して接続されており、接続端子ＴＢ１〜ＴＢｎは、ボンディングワイヤ４１によって選択的に接地電圧に接続されている。
【００５２】
ここで、ｍ＝ｎ＝２の場合を例にして説明する。ｍ＝ｎ＝２の場合、図４は、図５のようになる。
図５において、ｍ＝ｎであることから、抵抗ＲＡ１及びＲＡ２は抵抗ＲＢ１及びＲＢ２を兼ねており、接続端子ＴＡ１及びＴＡ２は接続端子ＴＢ１及びＴＢ２を兼ねている。このため、電源電圧ＶＤＤとＰＭＯＳトランジスタＱＦ１，ＱＦ２の各ゲートとの間には抵抗ＲＡ１，ＲＡ２が対応してそれぞれ接続されている。更に、ＰＭＯＳトランジスタＱＦ１，ＱＦ２の各ゲートは、接続端子ＴＡ１，ＴＡ２に対応して接続されている。
【００５３】
半導体チップを作成する前のシミュレーション段階では、ＰＭＯＳトランジスタＱＡ１及びＱＣ１の負荷駆動能力を調整してシミュレーション上で最適な出力スルーレートの設計を行い、評価段階で出力スルーレートを速くするために、ＰＭＯＳトランジスタＱＡ１の２のべき乗倍、この場合２倍の負荷駆動能力を有するＰＭＯＳトランジスタＱＡ２、及びＰＭＯＳトランジスタＱＣ１の２のべき乗倍、この場合２倍の負荷駆動能力を有するＰＭＯＳトランジスタＱＣ２をあらかじめ設計しておく。
【００５４】
半導体チップ及びＬＶＤＳ回路が作成されてから、評価段階でワイヤボンディング（ボンディングオプション）によって、接続端子ＴＡ１及びＴＡ２を選択的に接地電圧に接続し、インバータ１３ａ及び１５ａの負荷駆動能力を調整して評価を行う。すなわち、例えば、接続端子ＴＡ１のみを接地電圧に接続した場合、ＰＭＯＳトランジスタＱＥ２及びＱＦ２はそれぞれオフすると共にＰＭＯＳトランジスタＱＥ１及びＱＦ１がそれぞれオンしてＰＭＯＳトランジスタＱＡ１及びＱＣ１がそれぞれ電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタ１６及び１７の出力スルーレートがそれぞれ最も遅くなる。
【００５５】
また、接続端子ＴＡ２のみを接地電圧に接続した場合、ＰＭＯＳトランジスタＱＥ１及びＱＦ１はそれぞれオフすると共にＰＭＯＳトランジスタＱＥ２及びＱＦ２がそれぞれオンしてＰＭＯＳトランジスタＱＡ２及びＱＣ２がそれぞれ電源電圧ＶＤＤに接続され、接続端子ＴＡ１のみを接地電圧に接続したときよりもＮＭＯＳトランジスタ１６及び１７の出力スルーレートがそれぞれ速くなる。接続端子ＴＡ１及びＴＡ２をそれぞれ接地電圧に接続した場合、ＰＭＯＳトランジスタＱＥ１，ＱＥ２，ＱＦ１，ＱＦ２がそれぞれオンしてＰＭＯＳトランジスタＱＡ１，ＱＡ２，ＱＣ１，ＱＣ２がそれぞれ電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタ１６及び１７の出力スルーレートがそれぞれ最も速くなる。
【００５６】
このように、接続端子ＴＡ１及びＴＡ２を接地電圧に接続するか否かで、波形品質の仕様を満たす最適なＮＭＯＳトランジスタ１６及び１７の各出力スルーレートを選択して製品化する。なお、出力スルーレートを遅くすることを想定した場合には、ＰＭＯＳトランジスタＱＡ２及びＱＣ２の負荷駆動能力を、あらかじめＰＭＯＳトランジスタＱＡ１及びＱＣ１の半分になるように設計しておくことによって出力スルーレートの調整を行うことができる。
【００５７】
一方、図４では、ドライバ回路２ａにおける出力信号の立ち上がりのスルーレートを調整する場合を例にして示したが、ドライバ回路２ａにおける出力信号の立ち下がりのスルーレートを調整する場合は、図６のようになる。なお、図６では、図４と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図４との相違点のみ説明する。
図６における図４との相違点は、ドライバ回路２ａのインバータ１３ａ及び１５ａの回路構成を変えたことにある。
【００５８】
図６において、ドライバ回路２ａのインバータ１３ａは、ＰＭＯＳトランジスタＱＡ１、ＮＭＯＳトランジスタＱＢ１〜ＱＢｍ，ＱＧ１〜ＱＧｍ及び高抵抗の抵抗ＲＡ１〜ＲＡｍで構成され、インバータ１５ａは、ＰＭＯＳトランジスタＱＣ１、ＮＭＯＳトランジスタＱＤ１〜ＱＤｎ，ＱＨ１〜ＱＨｎ及び高抵抗の抵抗ＲＢ１〜ＲＢｎで構成されている。
【００５９】
インバータ１３ａにおいて、ＮＭＯＳトランジスタＱＢ１〜ＱＢｍの各ソースと接地電圧との間には、ＮＭＯＳトランジスタＱＧ１〜ＱＧｍが対応してそれぞれ接続されており、ＮＭＯＳトランジスタＱＧ１〜ＱＧｍの各ゲートと接地電圧との間には抵抗ＲＡ１〜ＲＡｍが対応してそれぞれ接続されている。更に、ＮＭＯＳトランジスタＱＧ１〜ＱＧｍの各ゲートは、接続端子ＴＡ１〜ＴＡｍに対応して接続されており、接続端子ＴＡ１〜ＴＡｍは、ボンディングワイヤ４１によって選択的に電源電圧ＶＤＤに接続されている。
【００６０】
同様に、インバータ１５ａにおいて、ＮＭＯＳトランジスタＱＤ１〜ＱＤｎの各ソースと接地電圧との間には、ＮＭＯＳトランジスタＱＨ１〜ＱＨｎが対応してそれぞれ接続されており、ＮＭＯＳトランジスタＱＨ１〜ＱＨｎの各ゲートと接地電圧との間には抵抗ＲＢ１〜ＲＢｎが対応してそれぞれ接続されている。更に、ＮＭＯＳトランジスタＱＨ１〜ＱＨｎの各ゲートは、接続端子ＴＢ１〜ＴＢｍに対応して接続されており、接続端子ＴＢ１〜ＴＢｎは、ボンディングワイヤ４１によって選択的に電源電圧ＶＤＤに接続されている。なお、図６におけるＮＭＯＳトランジスタ１６及び１７のスルーレートの調整方法は、図４及び図５の場合と同様であるのでその説明を省略する。
【００６１】
このように、本第２の実施の形態におけるＬＶＤＳ回路は、ドライバ回路２ａのインバータ１３ａ及び１５ａにおいて、接続端子ＴＡ１〜ＴＡｍ及びＴＢ１〜ＴＢｎをボンディングワイヤを用いて選択的に接地電圧又は電源電圧ＶＤＤに接続してＰＭＯＳトランジスタＱＥ１〜ＱＥｍ，ＱＦ１〜ＱＦｎ又はＮＭＯＳトランジスタＱＧ１〜ＱＧｍ，ＱＨ１〜ＱＨｎのスイッチング制御を行うことにより、ＮＭＯＳトランジスタＱＢ１に接続されたＰＭＯＳトランジスタＱＡ１〜ＱＡｍを選択的に電源電圧ＶＤＤに接続すると共にＮＭＯＳトランジスタＱＤ１に接続されたＰＭＯＳトランジスタＱＣ１〜ＱＣｎを選択的に電源電圧ＶＤＤに接続する、又はＰＭＯＳトランジスタＱＡ１に接続されたＮＭＯＳトランジスタＱＢ１〜ＱＢｍを選択的に接地電圧に接続すると共にＰＭＯＳトランジスタＱＣ１に接続されたＮＭＯＳトランジスタＱＤ１〜ＱＤｎを選択的に接地電圧に接続するようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、ＬＶＤＳ回路が使用されたモジュールが完成してから、波形品質の仕様を満たす最適な出力スルーレートを選択することができる。
【００６２】
第３の実施の形態．
前記第２の実施の形態では、ボンディングワイヤを用いて接続端子ＴＡ１〜ＴＡｍ及びＴＢ１〜ＴＢｎを選択的に所定の電圧に接続するようにして、ＰＭＯＳトランジスタＱＥ１〜ＱＥｍ及びＱＦ１〜ＱＦｎ、又はＮＭＯＳトランジスタＱＧ１〜ＱＧｍ及びＱＨ１〜ＱＨｎを選択的にオンさせるようにしたが、このような機械的な接続を行う代わりに、レジスタを設定することによって実現するようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
【００６３】
図７は、本発明の第３の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。なお、図７では、ＭＣＭで構成されている場合を例にして示しており、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図７における図４との相違点は、接続端子ＴＡ１〜ＴＡｍ，ＴＢ１〜ＴＢｎ及び抵抗ＲＡ１〜ＲＡｍ，ＲＢ１〜ＲＢｎをなくし、レジスタ５１を追加したことにあり、これに伴って図４のドライバ回路２ａをドライバ回路２ｂにすると共に図４のＬＶＤＳ回路１ａをＬＶＤＳ回路１ｂにしたことにある。
【００６４】
図７において、ＬＶＤＳ回路１ｂは、入力端ＩＮに入力されたディジタル信号に応じた電流を一対の出力端から出力するドライバ回路２ｂと、該ドライバ回路２ｂから出力された電流をそれぞれ電圧に変換する電流−電圧変換回路３と、レシーバ回路４と、ドライバ回路２ｂの出力電流を制御するためのバイアス電流ｉｂをドライバ回路２ｂに供給するバイアス回路５とを備えている。
図７の場合、ドライバ回路２ｂ及びバイアス回路５が半導体チップＡ上にそれぞれ形成されており、電流−電圧変換回路３及びレシーバ回路４は、半導体チップＢ上にそれぞれ形成されている。
【００６５】
ドライバ回路２ｂは、インバータ１１，１２，１３ｂ，１４，１５ｂ、ＮＭＯＳトランジスタ１６，１７及びレジスタ５１を備えている。なお、インバータ１３ｂは第１の駆動回路を、インバータ１５ｂは第２の駆動回路をそれぞれなし、レジスタ５１は記憶回路をなす。
インバータ１３ｂは、ＰＭＯＳトランジスタＱＡ１〜ＱＡｍ，ＱＥ１〜ＱＥｍ及びＮＭＯＳトランジスタＱＢ１で構成され、インバータ１５ｂは、ＰＭＯＳトランジスタＱＣ１〜ＱＣｎ，ＱＦ１〜ＱＦｎ及びＮＭＯＳトランジスタＱＤ１で構成されている。
【００６６】
インバータ１３ｂにおいて、電源電圧ＶＤＤとＰＭＯＳトランジスタＱＡ１〜ＱＡｍの各ソースとの間には、ＰＭＯＳトランジスタＱＥ１〜ＱＥｍが対応してそれぞれ接続されており、ＰＭＯＳトランジスタＱＥ１〜ＱＥｍの各ゲートはレジスタ５１にそれぞれ接続されている。同様に、インバータ１５ｂにおいて、電源電圧ＶＤＤとＰＭＯＳトランジスタＱＣ１〜ＱＣｎの各ソースとの間には、ＰＭＯＳトランジスタＱＦ１〜ＱＦｎが対応してそれぞれ接続されており、ＰＭＯＳトランジスタＱＦ１〜ＱＦｎの各ゲートはレジスタ５１にそれぞれ接続されている。
【００６７】
ここで、ｍ＝ｎ＝２の場合を例にして説明する。半導体チップを作成する前のシミュレーション段階では、ＰＭＯＳトランジスタＱＡ１及びＱＣ１の負荷駆動能力を調整してシミュレーション上で最適な出力スルーレートの設計を行い、評価段階で出力スルーレートを速くするために、ＰＭＯＳトランジスタＱＡ１の２のべき乗、この場合２倍の負荷駆動能力を有するＰＭＯＳトランジスタＱＡ２、及びＰＭＯＳトランジスタＱＣ１の２のべき乗、この場合２倍の負荷駆動能力を有するＰＭＯＳトランジスタＱＣ２をあらかじめ設計しておく。
【００６８】
半導体チップ及びＬＶＤＳ回路が作成されてから、評価段階でレジスタ５１の設定を行うことによって、インバータ１３ｂ及び１５ｂの負荷駆動能力を調整して評価を行う。すなわち、例えば、レジスタ５１を設定してＰＭＯＳトランジスタＱＥ２をオフさせると共にＰＭＯＳトランジスタＱＥ１をオンさせると、ＰＭＯＳトランジスタＱＡ１が電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタ１６の出力スルーレートが最も遅くなる。
【００６９】
また、レジスタ５１を設定してＰＭＯＳトランジスタＱＥ１をオフさせると共にＰＭＯＳトランジスタＱＥ２をオンさせると、ＰＭＯＳトランジスタＱＡ２が電源電圧ＶＤＤに接続され、ＰＭＯＳトランジスタＱＥ１のみをオンさせたときよりもＮＭＯＳトランジスタ１６の出力スルーレートが速くなる。レジスタ５１を設定してＰＭＯＳトランジスタＱＥ１及びＱＥ２をそれぞれオンさせると、ＰＭＯＳトランジスタＱＡ１及びＱＡ２がそれぞれ電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタ１６の出力スルーレートが最も速くなる。
【００７０】
同様に、レジスタ５１を設定してＰＭＯＳトランジスタＱＦ２をオフさせると共にＰＭＯＳトランジスタＱＦ１をオンさせると、ＰＭＯＳトランジスタＱＣ１が電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタ１７の出力スルーレートが最も遅くなる。また、レジスタ５１を設定してＰＭＯＳトランジスタＱＦ１をオフさせると共にＰＭＯＳトランジスタＱＦ２をオンさせると、ＰＭＯＳトランジスタＱＣ２が電源電圧ＶＤＤに接続され、ＰＭＯＳトランジスタＱＦ１のみをオンさせたときよりもＮＭＯＳトランジスタ１７の出力スルーレートが速くなる。レジスタ５１を設定してＰＭＯＳトランジスタＱＦ１及びＱＦ２をそれぞれオンさせると、ＰＭＯＳトランジスタＱＣ１及びＱＣ２がそれぞれ電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタ１７の出力スルーレートが最も速くなる。
【００７１】
このように、レジスタ５１の設定によって、波形品質の仕様を満たす最適なＮＭＯＳトランジスタ１６及び１７の各出力スルーレートを選択して製品化する。なお、出力スルーレートを遅くすることを想定した場合には、ＰＭＯＳトランジスタＱＡ２及びＱＣ２の負荷駆動能力を、あらかじめＰＭＯＳトランジスタＱＡ１及びＱＣ１の半分になるように設計しておくことによって出力スルーレートの調整を行うことができる。
【００７２】
一方、図７では、ドライバ回路２ｂにおける出力信号の立ち上がりのスルーレートを調整する場合を例にして示したが、ドライバ回路２ｂにおける出力信号の立ち下がりのスルーレートを調整する場合は、図８のようになる。なお、図８では、図６若しくは図７と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略する。図８の場合、図６のＮＭＯＳトランジスタＱＧ１〜ＱＧｍ及びＱＨ１〜ＱＨｎの各ゲートがレジスタ５１に接続され、レジスタ５１の設定によってＮＭＯＳトランジスタＱＧ１〜ＱＧｍ及びＱＨ１〜ＱＨｎのスイッチング制御を行ってＮＭＯＳトランジスタ１６及び１７のスルーレートの調整を行うようにした。なお、図８におけるＮＭＯＳトランジスタ１６及び１７のスルーレートの調整方法は、図６の場合と同様であるのでその説明を省略する。
【００７３】
このように、本第３の実施の形態におけるＬＶＤＳ回路は、ドライバ回路２ｂのインバータ１３ｂ及び１５ｂにおいて、レジスタ５１を設定してＰＭＯＳトランジスタＱＥ１〜ＱＥｍ，ＱＦ１〜ＱＦｎ又はＮＭＯＳトランジスタＱＧ１〜ＱＧｍ，ＱＨ１〜ＱＨｎのスイッチング制御を行うことにより、ＮＭＯＳトランジスタＱＢ１に接続されたＰＭＯＳトランジスタＱＡ１〜ＱＡｍを選択的に電源電圧ＶＤＤに接続すると共にＮＭＯＳトランジスタＱＤ１に接続されたＰＭＯＳトランジスタＱＣ１〜ＱＣｎを選択的に電源電圧ＶＤＤに接続する、又はＰＭＯＳトランジスタＱＡ１に接続されたＮＭＯＳトランジスタＱＢ１〜ＱＢｍを選択的に接地電圧に接続すると共にＰＭＯＳトランジスタＱＣ１に接続されたＮＭＯＳトランジスタＱＤ１〜ＱＤｎを選択的に接地電圧に接続するようにした。このことから、接続端子を増加させることなく前記第２の実施の形態と同様の効果を得ることができる。
【００７４】
【発明の効果】
上記の説明から明らかなように、本発明のＬＶＤＳ回路によれば、前記第１及び第２の各駆動回路は、対応する第１及び第２の各出力トランジスタに対する駆動能力を所望の値に調整する機能をそれぞれ有するようにした。このことから、ＬＶＤＳ回路が作成されてからドライバ回路の出力スルーレートを調整することができ、最適な出力スルーレートを選択して誤動作の発生しない波形品質のよい高速データ伝送を行うことができる。
【００７５】
また、前記第１及び第２の各駆動回路において、各駆動用トランジスタの少なくとも１つをそれぞれ選択して対応する出力トランジスタを駆動するようにしたことから、仕様で決められている外部抵抗に流れるＬＶＤＳ駆動電流である、最終段の出力電流値を変更せずにドライバ回路の出力スルーレートの調整を行うことができる。
【００７６】
また、前記第１及び第２の各駆動回路において、各駆動用トランジスタの負荷駆動能力がそれぞれ異なり、例えば負荷駆動能力の比が２のべき乗になるようにしたことから、より細かな出力スルーレートの調整を行うことができる。
【００７７】
また、前記第１及び第２の各駆動回路は、前記スイッチングトランジスタのスイッチング制御を、外部から入力される信号又はあらかじめ記憶回路に記憶したデータにしたがって行うようにしたことから、半導体チップ及びＬＶＤＳ回路が作成されてから、ドライバ回路の出力スルーレートを調整することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。
【図２】本発明の第１の実施の形態におけるＬＶＤＳ回路の他の例を示した回路図である。
【図３】図１のドライバ回路２の出力信号の波形例を示した図である。
【図４】本発明の第２の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。
【図５】図４におけるｍ＝ｎ＝２の場合を示した回路図である。
【図６】本発明の第２の実施の形態におけるＬＶＤＳ回路の他の例を示した回路図である。
【図７】本発明の第３の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。
【図８】本発明の第３の実施の形態におけるＬＶＤＳ回路の他の例を示した回路図である。
【図９】従来のＬＶＤＳ回路の例を示した回路図である。
【符号の説明】
１，１ａ，１ｂ  ＬＶＤＳ回路
２，２ａ，２ｂ  ドライバ回路
３  電流−電圧変換回路
４  レシーバ回路
５  バイアス回路
６，７  信号線
１１〜１５，１３ａ，１５ａ，１３ｂ，１５ｂ  インバータ
１６，１７，ＱＢ１〜ＱＢｍ，ＱＤ１〜ＱＤｎ，ＱＧ１〜ＱＧｍ，ＱＨ１〜ＱＨｎ  ＮＭＯＳトランジスタ
ＱＡ１〜ＱＡｍ，ＱＣ１〜ＱＣｎ，ＱＥ１〜ＱＥｍ，ＱＦ１〜ＱＦｎ  ＰＭＯＳトランジスタ
ＰＡ１〜ＰＡｍ，ＰＢ１〜ＰＢｎ  トリミングパッド
４１  ボンディングワイヤ
ＴＡ１〜ＴＡｍ，ＴＢ１〜ＴＢｎ  接続端子
ＲＡ１〜ＲＡｍ，ＲＢ１〜ＲＢｎ  抵抗
５１  レジスタ
【図１】
2004289354.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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