(57)【要約】【課題】高耐圧でありながら、オン抵抗が十分に低い半導体装置を実現する。【解決手段】パワーＭＯＳＦＥＴ２０のトレンチゲート電極３４は、ボディ領域３０を貫通するとともにドレイン領域２６まで伸びるトレンチ３３内にゲート絶縁膜３６で覆われた状態で埋込まれ、かつ、トレンチゲート電極３４の下端もドレイン領域２６まで達している。ゲート絶縁膜３６は、トレンチゲート電極３４の側面と底面を覆う部分の厚さが全体に亘って０．２μｍ以上である。オン時には、ゲート絶縁膜３６を介してトレンチゲート電極３４の側面に沿って伸びるボディ領域３０ａにチャネルが形成される。このパワーＭＯＳＦＥＴ２０には、駆動手段によって２０Ｖ以上のゲート駆動電圧がトレンチゲート電極３４に印加される。【選択図】　図２
2004056003.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域と、ドレイン領域に接する第１導電型のドリフト領域と、ドリフト領域に接する第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、トレンチゲート電極と、ゲート絶縁膜と、駆動手段を備え、
トレンチゲート電極は、ボディ領域を貫通するとともに不純物濃度１０１７ｃｍ−３以上のドレイン領域又はドリフト領域まで伸びるトレンチ内にゲート絶縁膜で覆われた状態で埋込まれ、かつ、トレンチゲート電極の下端も不純物濃度１０１７ｃｍ−３以上のドレイン領域又はドリフト領域まで達しており、
ゲート絶縁膜は、トレンチゲート電極の側面と底面を覆う部分の厚さが全体に亘って０．２μｍ以上であり、
駆動手段は、２０Ｖ以上のゲート駆動電圧をトレンチゲート電極に印加するように構成され、
オン時には、ゲート絶縁膜を介してトレンチゲート電極の側面に沿って伸びるボディ領域にチャネルが形成されることを特徴とする半導体装置。
【請求項２】
ゲート絶縁膜は、トレンチゲート電極の側面を覆う部分の厚さが全体に亘って０．２μｍ以上のほぼ等しい値であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
トレンチゲート電極は、ボディ領域を貫通するとともに不純物濃度１０１７ｃｍ−３以上のドレイン領域まで伸びるトレンチ内にゲート絶縁膜で覆われた状態で埋込まれ、かつ、トレンチゲート電極の下端も不純物濃度１０１７ｃｍ−３以上のドレイン領域まで達しており、
ドリフト領域全体の不純物濃度が１０１６ｃｍ−３以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
駆動手段が、２０Ｖ以下の電圧を供給する電源と、その２０Ｖ以下の電源電圧を２０Ｖ以上に昇圧させる昇圧手段を有することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
ドリフト領域が、
ＶＢ＝６０×（ＮＢ／１０１６）−３／４（ＶＢ：素子耐圧、ＮＢ：不純物濃度）
で示される平行平板理想ＰＮ接合耐圧を得るために必要な最大不純物濃度の１／３以下の不純物濃度の領域を深さ方向に２μｍ以上有することを特徴とする半導体装置の耐圧低下抑制構造。
【請求項６】
第１導電型のドレイン領域と、ドレイン領域に接する第１導電型のドリフト領域と、ドリフト領域に接する第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、トレンチゲート電極と、ゲート絶縁膜とを備え、トレンチゲート電極は、ボディ領域を貫通するとともに不純物濃度１０１７ｃｍ−３以上のドレイン領域又はドリフト領域まで伸びるトレンチ内にゲート絶縁膜で覆われた状態で埋込まれ、かつ、トレンチゲート電極の下端も不純物濃度１０１７ｃｍ−３以上のドレイン領域又はドリフト領域まで達しており、ゲート絶縁膜は、トレンチゲート電極の側面と底面を覆う部分の厚さが全体に亘って０．２μｍ以上であり、オン時には、ゲート絶縁膜を介してトレンチゲート電極の側面に沿って伸びるボディ領域にチャネルが形成される半導体装置を、２０Ｖ以上のゲート駆動電圧で駆動することを特徴とする半導体装置の駆動方法。
【請求項７】
２０Ｖ以下の電源電圧を昇圧させて２０Ｖ以上のゲート駆動電圧で駆動することを特徴とする請求項６に記載の半導体装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関する。
【０００２】
【従来の技術と発明が解決しようとする課題】第１導電型のドレイン領域と、ドレイン領域に接する第１導電型のドリフト領域と、ドリフト領域に接する第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域を備えた半導体装置が知られている。この半導体装置では、上記した領域群を含む半導体領域の表面に露出したボディ領域上にゲート絶縁膜を介してプレーナゲート電極を設けるプレーナゲート構造が採用されている。また、この半導体装置では、ボディ領域を貫通するトレンチ内にゲート絶縁膜で覆われたトレンチゲート電極を埋込むトレンチゲート構造も採用されている。
【０００３】
プレーナゲート構造の場合は、典型的には、半導体領域の表面に平行な方向（以下では便宜上「横方向」という）に伸びるプレーナゲート電極と対向するボディ領域にチャネルが形成される。よって、チャネルも横方向に伸びる。これに対し、トレンチゲート構造の場合は、典型的には、半導体領域の表面に直交する方向（以下では便宜上「縦方向」という）に伸びるトレンチゲート電極と対向するボディ領域にチャネルが形成される。よって、チャネルも縦方向に伸びる。
【０００４】
高耐圧が要求される半導体装置では、ドリフト領域が厚く形成されているとともに、ドレイン領域、ドリフト領域、ボディ領域、ソース領域が順に縦方向に形成される構造が一般的である。このような構造では、ボディ領域に横方向のチャネルが形成されるプレーナゲート構造よりも、ボディ領域に縦方向のチャネルが形成されるトレンチゲート構造の方が構造的にオン抵抗を低減し易い。よって、従来一般的に用いられていたプレーナゲート構造に代えて、トレンチゲート構造が広く採用されてきている。
【０００５】
トレンチゲート構造を採用した半導体装置においては、半導体領域に形成されるトレンチの下端は、ボディ領域を貫通したドリフト領域の上部に位置する構造が一般的である。縦方向に伸びるトレンチゲート電極と対向するボディ領域に縦方向のチャネルを形成するのには、この構造で十分だからである。
【０００６】
これに対し、トレンチをさらに伸ばして、トレンチの下端がドレイン領域まで達するトレンチゲート構造も提案されている。
（第１従来技術）　例えば、米国特許Ｎｏ．４，７６７，７２２号公報には、トレンチゲート構造の半導体装置において、トレンチの下端がドレイン領域まで達している構造が示されている。この公報に示されたゲート絶縁膜の厚さは、０．０５μｍ〜０．１μｍと薄い。
（第２従来技術）　また、ＩＥＥＥ　Ｔｒａｎｓ．　ｏｎ　Ｅｌｅｃｔｒｏｎ．Ｄｅｖｉｃｅｓ，Ｖｏｌ．４１，Ｎｏ５，ＰＰ．８００−８０８には、トレンチゲート型の半導体装置において、トレンチの下端がドレイン領域まで達している構造が示されている。この公報に示されたゲート絶縁膜の厚さも、０．０５μｍと薄い。
【０００７】
第１従来技術と第２従来技術のように、トレンチの下端がドレイン領域まで達していると、ボディ領域に加えて、トレンチゲート電極と隣合うドリフト領域にもキャリアの蓄積層を形成できる。よって、オン抵抗をより低減できる。しかし、これらの従来技術では、ゲート絶縁膜の厚さが薄いため、ドレイン耐圧が低下してしまう。ドレイン耐圧は、ドレインとゲート間の耐圧と、ドレインとソース間の耐圧のいずれか小さい方の耐圧で決まる。これらの従来技術では、ゲート絶縁膜の厚さが薄いため、トレンチの下端をドレイン領域まで伸ばすと、ドレインとゲート間の耐圧が低下してしまい、この結果、ドレイン耐圧が低下してしまうのである。
【０００８】
（第３従来技術）　これに対し、特開平７−７１４９号公報には、トレンチゲート構造の半導体装置について２つの構造が示されている。
１番目の構造は、図７に示すように、トレンチ１３３の下端がドレイン領域１２６まで達している。ゲート絶縁膜のうち、トレンチ１３３に埋込まれたゲート電極１３４の側面の上部を覆うゲート絶縁膜１３６ａの厚さを０．０５μｍと薄くしている。一方、ゲート絶縁膜のうち、ゲート電極１３４の側面の上部以外の部分を覆うゲート絶縁膜１３６ｂの厚さを１μｍと厚くしている。この構造は、低いゲート駆動電圧で半導体装置にドレイン電流を流すことが前提の構造となっているため、ボディ領域１３０のうちチャネルが形成される部位１３０ａに対向するゲート絶縁膜１３６ａを薄くしている。一方、ゲート電極１３４の底面等を覆う部分のゲート絶縁膜１３６ｂは厚くしているため、ドレインとゲート間の耐圧を高くすることでき、この結果、ドレイン耐圧を高くできる。
【０００９】
２番目の構造は、図８に示すように、トレンチ２３３の下端がドレイン領域２２６まで達している。ゲート絶縁膜のうち、トレンチ２３３に埋込まれたゲート電極２３４の側面を覆うゲート絶縁膜２３６ｂの厚さを１μｍと厚くしている。一方、ゲート絶縁膜のうち、トレンチ２３３に埋込まれていない部分２３６ａの厚さを０．０５μｍと薄くしている。ボディ領域２３０は、トレンチ２３３に埋込まれたゲート電極２３４ｂの側面を覆うゲート絶縁膜２３６ｂには接していない。そのゲート絶縁膜２３６ｂとｐ型ボディ領域２３０の間には、縦方向に伸びるｎ型領域２４０が形成されている。ボディ領域２３０の上部２３０ａは、トレンチ２３３に埋込まれていないゲート電極２３４ａにゲート絶縁膜２３６ａを介して隣合っている。装置のオン時には、このｐ型ボディ領域２３０の上部２３０ａに横方向のチャネルが形成されて、ｎ型ソース領域２３２と縦方向に伸びるｎ型領域２４０が繋がる。即ち、トレンチ２３３に埋込まれていないゲート電極２３４ａは、先に述べたプレーナゲート電極として実質的に機能する。この２番目の構造においても、チャネルが形成されるボディ領域２３０の上部２３０ａに接するゲート絶縁膜２３６ａは１番目の構造と同様に薄くなっており、低いゲート駆動電圧でドレイン電流を流すことが前提の構造となっている
【００１０】
図７に示す第３従来技術の１番目の構造は、ゲート電極１３４の側面の中間部を覆うゲート絶縁膜１３６ｂを厚くしている。この構造は、低いゲート駆動電圧を前提としているため、その厚いゲート絶縁膜１３６ｂと隣合うドリフト領域１２８中の領域１２８ａには、十分な蓄積層を形成できない。この結果、オン抵抗を十分に低下させることが困難である。また、この構造では、トレンチ１３３に埋込まれたゲート電極１３４の側面を覆うゲート絶縁膜１３６ａ、１３６ｂの厚さを異ならせている。しかし、このように、ゲート電極１３４の側面を覆うゲート絶縁膜１３６ａ、１３６ｂの厚さを異ならせるには、非常に煩雑な製造工程が必要となる。
【００１１】
図８に示す第３従来技術の２番目の構造は、トレンチ２３３に埋込まれたゲート電極２３４ｂの側面を覆うゲート絶縁膜２３６ｂの厚さを異ならせないので、厚さを異ならせるための煩雑な製造工程は不要である。しかし、この構造では、ボディ領域２３０の上部２３０ａに横方向にチャネルが形成されるため、縦方向にチャネルが形成される場合に比べてオン抵抗を低下させることが困難である。また、１番目の構造と同様に、厚いゲート絶縁膜２３６ｂと隣合う縦方向領域２４０とドリフト領域２２８中の領域２２８ａには十分な蓄積層を形成できない。従って、２番目の構造によっても、オン抵抗を十分に低下させることは困難である。
【００１２】
本発明は、高耐圧でありながら、オン抵抗が十分に低い半導体装置を実現することを目的とする。
【００１３】
【課題を解決するための手段及び作用と効果】
〔１〕本発明を具現化した半導体装置は、第１導電型のドレイン領域と、ドレイン領域に接する第１導電型のドリフト領域と、ドリフト領域に接する第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、トレンチゲート電極と、ゲート絶縁膜と、駆動手段を備えている。
トレンチゲート電極は、ボディ領域を貫通するとともに不純物濃度１０１７ｃｍ−３以上のドレイン領域又はドリフト領域まで伸びるトレンチ内にゲート絶縁膜で覆われた状態で埋込まれ、かつ、トレンチゲート電極の下端も不純物濃度１０１７ｃｍ−３以上のドレイン領域又はドリフト領域まで達している。ゲート絶縁膜は、トレンチゲート電極の側面と底面を覆う部分の厚さが全体に亘って０．２μｍ以上である。駆動手段は、２０Ｖ以上のゲート駆動電圧をトレンチゲート電極に印加するように構成されている。オン時には、ゲート絶縁膜を介してトレンチゲート電極の側面に沿って伸びるボディ領域にチャネルが形成される。
【００１４】
ここで、不純物濃度１０１７ｃｍ−３以上のドリフト領域とは、典型的には、例えば不純物濃度が１０１５〜１０１６ｃｍ−３のドリフト領域の下部に、例えば不純物濃度が１０１９〜１０２０ｃｍ−３のドレイン領域からの不純物が拡散して、結果的に不純物濃度が１０１７ｃｍ−３以上となっている領域を意味する。
【００１５】
第１従来技術から第３従来技術は、ゲート駆動電圧が低いことを前提とした構造であり、少なくともチャネルが形成されるボディ領域と隣合うゲート絶縁膜は薄くする必要があった。第１従来技術と第２従来技術は、ゲート絶縁膜全体を薄くした結果、トレンチとゲート間の耐圧が低下してしまうという問題があった。第３従来技術の２つの構造では、トレンチとゲート間の耐圧を高くするため、ゲート絶縁膜を厚くした部分を設けたが、この結果、オン抵抗を十分に低下できないという問題があった。
【００１６】
これに対し、本発明者らは、ゲート駆動電圧が高い場合に適した構造の半導体装置を創作することに成功した。即ち、ゲート駆動電圧が高い場合には、高耐圧で低オン抵抗を実現できる半導体装置を創作することに成功した。
この半導体装置では、ゲート絶縁膜のうちトレンチゲート電極の側面と底面を覆う部分の厚さを全体に亘って０．２μｍ以上と厚くしている。よって、トレンチをドレイン領域まで伸ばした場合でも、ドレインとゲート間の耐圧を高くすることができる。この結果、ドレイン耐圧を高くすることができる。
【００１７】
この半導体装置では、ゲート絶縁膜を介してトレンチゲート電極の側面に沿って（典型的には縦方向に）伸びるボディ領域にチャネルを形成する。そのボディ領域と隣合うゲート絶縁膜は０．２μｍ以上と厚いが、駆動手段によってトレンチゲート電極に印加されるゲート駆動電圧が２０Ｖ以上と高いので、ボディ領域に十分にキャリアを集めてチャネルを形成できる。よって、第３従来技術の２番目の構造のように、ゲート電極の一部を実質的にプレーナゲート電極として機能させることで横方向にチャネルをするという構造をとらなくてもよい。また、駆動手段によってトレンチゲート電極に印加されるゲート駆動電圧が２０Ｖ以上と高いので、ゲート絶縁膜が厚い場合でも、ゲート絶縁膜を介してトレンチゲート電極の側面と隣合うドリフト領域に十分にキャリアの蓄積層を形成できる。従って、オン抵抗を十分に低下させることができる。
このように、本発明の半導体装置によると、高耐圧でありながら、オン抵抗を十分に小さくすることができる。
【００１８】
〔２〕ゲート絶縁膜は、トレンチゲート電極の側面を覆う部分の厚さが全体に亘って０．２μｍ以上のほぼ等しい値であることが好ましい。
このように、トレンチゲート電極の側面を覆う部分の厚さが全体に亘って０．２μｍ以上のほぼ等しい値とすると、第３従来技術の１番目の構造のように、トレンチゲート電極の側面を覆う部分の厚さを異ならせるための非常に煩雑な製造工程を行う必要がない。
【００１９】
〔３〕トレンチゲート電極は、ボディ領域を貫通するとともに不純物濃度１０１７ｃｍ−３以上のドレイン領域まで伸びるトレンチ内にゲート絶縁膜で覆われた状態で埋込まれ、かつ、トレンチゲート電極の下端も不純物濃度１０１７ｃｍ−３以上のドレイン領域まで達しており、ドリフト領域全体の不純物濃度が１０１６ｃｍ−３以上であることが好ましい。
このように、ドリフト領域全体の不純物濃度を１０１６ｃｍ−３以上とすると、ドリフト領域の不純物濃度が１０１６ｃｍ−３より低い場合に比べて、ボディ領域とドリフト領域のｐｎ接合からドリフト領域へ伸びる空乏層と、ゲート絶縁膜とドリフト領域の接触部からドリフト領域へ伸びる空乏層の伸びる割合をより適切なバランスとすることができる。この結果、ドレインとソース間の耐圧を高くすることができる。このため、ドレイン耐圧を高くすることができる。
【００２０】
〔４〕駆動手段が、２０Ｖ以下の電圧を供給する電源と、その２０Ｖ以下の電源電圧を２０Ｖ以上に昇圧させる昇圧手段を有することが好ましい。
この構成によると、電源の供給電圧が２０Ｖ以下であっても、その電圧を昇圧手段によって２０Ｖ以上に昇圧させて、本発明を実現するためのゲート駆動電圧とすることができる。
【００２１】
〔５〕本発明は、半導体装置の耐圧低下抑制構造をも実現する。この耐圧低下抑制構造は、第１導電型のドリフト領域が、
ＶＢ＝６０×（ＮＢ／１０１６）−３／４（ＶＢ：素子耐圧、ＮＢ：不純物濃度）
で示される平行平板理想ＰＮ接合耐圧を得るために必要な最大不純物濃度の１／３以下の不純物濃度の領域を深さ方向に２μｍ以上有することを特徴とする。
この構造を適用すると、深さの不十分な浅いトレンチが形成された場合でも、耐圧の低下を抑制できる。この結果、素子製造の歩留まりを向上させることができる。
【００２２】
〔６〕本発明は、半導体装置の駆動方法にも具現化される。この駆動方法は、第１導電型のドレイン領域と、ドレイン領域に接する第１導電型のドリフト領域と、ドリフト領域に接する第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、トレンチゲート電極と、ゲート絶縁膜とを備え、トレンチゲート電極は、ボディ領域を貫通するとともに不純物濃度１０１７ｃｍ−３以上のドレイン領域又はドリフト領域まで伸びるトレンチ内にゲート絶縁膜で覆われた状態で埋込まれ、かつ、トレンチゲート電極の下端も不純物濃度１０１７ｃｍ−３以上のドレイン領域又はドリフト領域まで達しており、ゲート絶縁膜は、トレンチゲート電極の側面と底面を覆う部分の厚さが全体に亘って０．２μｍ以上であり、オン時には、ゲート絶縁膜を介してトレンチゲート電極の側面に沿って伸びるボディ領域にチャネルが形成される半導体装置を、２０Ｖ以上のゲート駆動電圧で駆動することを特徴とする。
上記構成の半導体装置を２０Ｖ以上のゲート駆動電圧で駆動することで、上記構成の半導体装置は非常に高い性能を発揮し、高耐圧でありながら、オン抵抗が十分に小さい半導体装置として機能する。
【００２３】
〔７〕上記駆動方法においては、電源電圧が２０Ｖ以下の場合は、その電源電圧を昇圧させて２０Ｖ以上のゲート駆動電圧とすることが好ましい。
【００２４】
【発明の実施の形態】後記する本発明の実施例の主要な特徴を記載する。
（形態１）　ドレイン耐圧が５０Ｖ以上であることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
（形態２）　ゲート駆動電圧がドレイン耐圧の１／３よりも高い。
【００２５】
【実施例】
（第１実施例）　図１に本発明の実施例のスイッチング装置５０のブロック図を示す。このスイッチング装置５０は、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）２０を備えており、このパワーＭＯＳＦＥＴ２０のオン・オフのスイッチングの切換えによって負荷（自動車のモータ等）５２に供給する電力を制御するものである。このスイッチング装置５０は、パワーＭＯＳＦＥＴ２０の他に、１４Ｖ電源５４と、ＤＣ−ＤＣコンバータ５６と、もう１つのスイッチング素子（ＭＯＳ等）５８と、制御回路６０を備えている。
このスイッチング装置５０では、まず１４Ｖ電源５４から供給される１４Ｖの電圧がＤＣ−ＤＣコンバータ（昇圧手段の一例）５６によって、４２Ｖの電圧に変換される。この４２Ｖの電圧は、制御回路６０でゲートのオン・オフが制御されるスイッチング素子５８がオンのときには、そのスイッチング素子５８を経由して、本実施例のパワーＭＯＳＦＥＴ２０に印加される。即ち、この４２Ｖの電圧は、パワーＭＯＳＦＥＴ２０のゲート駆動電圧となる。このように、このスイッチング装置５０では、ゲート駆動電圧を１０Ｖ程度の低い値ではなく、４２Ｖという高い値に設定している。また、１４Ｖ電源５４とＤＣ−ＤＣコンバータ５６によって駆動手段が構成されている。
このスイッチング装置５０では、制御回路６０によってスイッチング素子５８のオン・オフが制御され、これに連動してパワーＭＯＳＦＥＴ２０のオン・オフが制御され、この結果として負荷５２に供給する電力が制御される。
【００２６】
なお、このようなＤＣ−ＤＣコンバータ５６を用いずに、直接に４２Ｖ電源を使用することも勿論可能である。特に、自動車搭載用の電源は従来の１４Ｖ電源から４２Ｖ電源に移行してきているため、その４２Ｖ電源を利用することで、高ゲート駆動電圧を効率的ないしは簡便に発生させることができる。
また、ＤＣ−ＤＣコンバータ５６の設定条件を変更することで、１４Ｖ電源５４からの電圧を２５Ｖや３０Ｖ等の種々の電圧に変換可能であり、これらの電圧をゲート駆動電圧とすることができる。
【００２７】
図２に第１実施例のパワーＭＯＳＦＥＴ２０の断面図を示す。図２には、横方向に２つの単位構造が示されているが、実際にはこの単位構造が横方向に繰返し形成されている。
第１実施例のパワーＭＯＳＦＥＴ２０は、ドレイン電極２２と、ドレイン電極２２に接するＮ＋型のドレイン領域２６と、ドレイン領域２６に接するＮ−型のドリフト領域２８と、ドリフト領域２８に接するＰ型のボディ領域３０と、ボディ領域３０に接するＮ＋型のソース領域３２と、ボディ領域３０とソース領域３２の両方に接するソース電極３８と、トレンチゲート電極３４と、ゲート絶縁膜（シリコン酸化膜等）３６を備えている。ドレイン領域２６は高濃度の半導体基板（シリコン基板）によって形成されている。この半導体基板上に形成された第１エピタキシャル層にＮ−型のドリフト領域２８が形成されている。この第１エピタキシャル層上にさらに形成された第２エピタキシャル層にＰ型のボディ領域３０が形成されている。その第２エピタキシャル層の一部にＮ型の不純物がドープされてＮ＋型のソース領域３２が形成されている。
【００２８】
図３に第１実施例のパワーＭＯＳＦＥＴ２０等の上記した各領域における不純物濃度の分布を示す。但し、図３のグラフの上側に記載した各領域の範囲はおおよその目安である。第１実施例のパワーＭＯＳＦＥＴ２０では、ドレイン領域２６の大部分の不純物濃度は、約１×１０１９〜１×１０２０ｃｍ−３である。ドリフト領域２８の大部分の不純物濃度は、約１×１０１５〜１×１０１６ｃｍ−３である。
【００２９】
トレンチゲート電極３４は、ボディ領域３０を貫通するとともにドレイン領域２６まで伸びるトレンチ３３内にゲート絶縁膜３６で覆われた状態で埋込まれている。また、トレンチゲート電極３４の下端もドレイン領域２６まで達している。ゲート絶縁膜３６は、トレンチゲート電極３４の側面と底面を覆う部分の厚さが全体に亘ってほぼ等しく約０．４μｍである。ゲート絶縁膜３６の厚さはゲート駆動電圧の大きさと、要求する耐圧に応じて０．２μｍ以上の値に設定すればよい。ゲート駆動電圧の値が非常に大きい場合には、１μｍ以上の値に設定することも可能である。
【００３０】
第１実施例のパワーＭＯＳＦＥＴ２０の動作を説明する。先に述べた図１のスイッチング装置５０の制御回路６０が動作して、１４Ｖ電源５４によってドレイン（ドレイン電極２２）に正電圧が印加され、ソース（ソース電極３８）を接地された状態で、ＤＣ−ＤＣコンバータ５６から出力された４２Ｖのゲート駆動電圧がスイッチング素子５８を経由してゲート（ゲート電極３４）に印加されたとする。すると、ボディ領域３０中のトレンチゲート電極３４（ゲート絶縁膜３６）に沿って縦方向に伸びる領域３０ａに電子が集まり、ｎ型チャネルが形成され、ＭＯＳＦＥＴ２０がオンする。これにより、ソース領域３２から供給された電子は、ｎ型チャネル３０ａ、ドリフト領域２８、ドレイン領域２６を順に流れる。即ち、ＭＯＳＦＥＴ２０のオン時には、ドレイン領域２６からソース領域３２に電流が流れる。
【００３１】
本実施例では、ゲート絶縁膜３６を全体に亘ってほぼ等しく約０．４μｍと厚くしているが、ゲート電極３４に印加するゲート駆動電圧が４２Ｖと高いので、ボディ領域３０中の領域３０ａに電子を十分に集めて、ｎ型チャネルを形成できる。また、ゲート駆動電圧が高いので、ドリフト領域２８中のトレンチゲート電極３４に沿って縦方向に伸びる領域２８ａにも十分なキャリア（この場合電子）の蓄積層を形成できる。従って、オン抵抗を十分に低下させることができる。
【００３２】
また、ソース電極３８とゲート電極３４を接地して、ドレイン電極２２に印加する電圧を０Ｖから徐々に増加させた場合、ボディ領域３０とドリフト領域２８のｐｎ接合部からドリフト領域２８側に縦方向に空乏層が広がる。また、本実施例では、トレンチゲート電極３４がドレイン領域２６まで達しているため、その電極３４を覆うゲート絶縁膜３６とドリフト領域２８の接触部からもドリフト領域２８内に横方向に空乏層が広がる。これらの作用によって、高いソース−ドレイン間耐圧を確保できる。本実施例では、トレンチ３３間の距離Ｌは、上記の空乏層に広がりによってドリフト領域３３が完全空乏化するような値に設定されている。このように、トレンチゲート電極３４をドレイン領域２６まで伸ばすことで、ドリフト領域２８に横方向からも空乏層を伸ばすことができるので、高耐圧化を実現できる。
また、トレンチゲート電極３４の底面付近を覆うゲート絶縁膜３６も約０．４μｍと厚くしているから、トレンチゲート電極３４がトレンチ領域２６に達しており、その底面付近を覆うゲート絶縁膜３６がドレイン領域２６内に位置していても、高いゲート−ドレイン間耐圧を確保できる。
この結果、ソース−ドレイン間耐圧と、ゲート−ドレイン間耐圧のうち低い方の値で決まるドレイン耐圧を高い値とすることができる。
【００３３】
さらに、トレンチゲート電極３４の下端をドレイン領域２６に達するまで伸ばしたことで、トレンチゲート電極３４とドレイン電極２２間の容量が増加する。このため、パワーＭＯＳＦＥＴ２０の内蔵ダイオードのソフトリカバリー化が可能となり、リカバリー時に発生するサージ電圧を大幅に低減できる。この場合、トレンチゲート電極３４、ゲート絶縁膜３６、ドレイン領域２６及びドレイン電極２２が、いわゆるスナバ（緩衝）キャパシタの役割を果たし、サージ電圧を緩衝する機能を果たす。
【００３４】
（第２実施例）　第２実施例のパワーＭＯＳＦＥＴは、図２の第１実施例のパワーＭＯＳＦＥＴと基本的には同様の構成である。しかし、図３の不純物濃度の分布に示されるように、第１実施例のパワーＭＯＳＦＥＴではドリフト領域２８の大部分の不純物濃度を約１×１０１５〜１×１０１６ｃｍ−３としているのに対し、第２実施例のパワーＭＯＳＦＥＴではドリフト領域２８全体の不純物濃度を１×１０１６ｃｍ−３以上（大部分の不純物濃度を１×１０１８ｃｍ−３以下）としている点で異なる。
【００３５】
第２実施例のパワーＭＯＳＦＥＴによると、第１実施例のパワーＭＯＳＦＥＴよりもさらに高耐圧化を実現することができる。
第１実施例のパワーＭＯＳＦＥＴでは、ドリフト領域２８の不純物濃度が１×１０１５〜１×１０１６ｃｍ−３と比較的低かったため、ボディ領域３０とドリフト領域２８のｐｎ接合からドリフト領域２８へ伸びる空乏層よりも、ゲート絶縁膜３６とドリフト領域２８の接触部からドリフト領域２８へ伸びる空乏層の割合が高かった。この結果、図４に示すように第１実施例では、ドリフト領域２８の下部付近で電界強度がピーク値となるとともに、電界強度分布が急峻となっている。
【００３６】
これに対し、第２実施例のパワーＭＯＳＦＥＴでは、ドリフト領域２８の不純物濃度を第１実施例よりも高くして、ゲート絶縁膜３６とドリフト領域２８の接触部からドリフト領域２８へ伸びる空乏層の割合を減らしている。これにより、ボディ領域３０とドリフト領域２８のｐｎ接合からドリフト領域２８へ伸びる空乏層と、ゲート絶縁膜３６とドリフト領域２８の接触部からドリフト領域２８へ伸びる空乏層の伸びる割合をより適切なバランスとすることができる。この結果、図４に示すように、第２実施例のパワーＭＯＳＦＥＴでは、電界強度がドリフト領域２８の中央付近でピーク値となるとともに、第１実施例に比べて電界強度分布が緩やかになっており、均一化されている。この結果、第１実施例よりもさらに高耐圧化を達成できている。
【００３７】
図５に、従来構造、第１実施例、第２実施例のパワーＭＯＳＦＥＴのオン抵抗、ドレイン耐圧、リカバリー電流の変化率ｄｉ／ｄｔ、サージ電圧を示す。ここで、従来構造のパワーＭＯＳＦＥＴとは、トレンチゲート電極の下端位置がドリフト領域の上部に位置する構造のＭＯＳＦＥＴであり、〔従来の技術〕で説明した半導体装置とは異なる。この従来構造のＭＯＳＦＥＴの各領域における不純物濃度の分布は、図３に示すようになっている。
【００３８】
図５に示すように、第１実施例のパワーＭＯＳＦＥＴは、従来構造のパワーＭＯＳＦＥＴに比べて、オン抵抗が小さい。また、リカバリー電流の変化率ｄｉ／ｄｔ、サージ電圧を大幅に低減できている。なお、ドレイン耐圧は上昇した方が望ましいが、やや低下している。但し、従来構造のＭＯＳＦＥＴは、トレンチ間の間隔や各領域の厚さ等の設計値が十分に検討されて最適化された構造であるが、第１実施例のＭＯＳＦＥＴは、これらの設計値が十分に検討された状態でない。よって、第１実施例のＭＯＳＦＥＴの構造が十分に検討されて最適化された場合は、従来構造のＭＯＳＦＥＴよりも耐圧を高くできると考えられる。
一方、第２実施例のＭＯＳＦＥＴでは、第１実施例のＭＯＳＦＥＴに比べてさらにオン抵抗が低下している。また、リカバリー電流の変化率ｄｉ／ｄｔ、サージ電圧については第１実施例とほぼ同様に低下している。ドレイン耐圧は従来構造に比べて同程度となっている。
【００３９】
第２実施例のＭＯＳＦＥＴによると、シリコンリミットを大幅に上回る特性が得られる。即ち、シリコンリミットの関係式から得られるオン抵抗値よりも大幅に低いオン抵抗値が得られる。ここで、シリコンリミットの関係式は次式で表される。
オン抵抗（ｍΩ・ｍｍ２）＝６×１０−４×〔耐圧（Ｖ）〕２．５
この式に図５に示される第２実施例のＭＯＳＦＥＴのドレイン耐圧の概算値１００Ｖを代入すると、オン抵抗値として６０ｍΩ・ｍｍ２という値が算出される。これに対し、図５に示される第２実施例のＭＯＳＦＥＴのオン抵抗の概算値は３０ｍΩ・ｍｍ２である。即ち、第２実施例のＭＯＳＦＥＴによると、シリコンリミットの関係式から得られるオン抵抗値よりも大幅に低いオン抵抗値が得られる。
【００４０】
（第３実施例）　第３実施例のパワーＭＯＳＦＥＴは、図２の第１実施例のパワーＭＯＳＦＥＴと基本的には同様の構成である。しかし、図６の不純物濃度の分布に示されるように、Ｎ−型ドリフト領域２８が、次の式
ＶＢ＝６０×（ＮＢ／１０１６）−３／４（ＶＢ：素子耐圧、ＮＢ：不純物濃度）
で示される平行平板理想ＰＮ接合耐圧を得るために必要な最大不純物濃度ＮＢ（ｍａｘ）の１／３以下の不純物濃度の領域を深さ方向に４μｍ程度有している点で、第１実施例と異なる。
【００４１】
先に述べた第１実施例や第２実施例のパワーＭＯＳＦＥＴによると、高耐圧でありながらオン抵抗が十分に低くできるが、そのためには、不純物濃度１０１７ｃｍ−３以上のドレイン領域２６又はドリフト領域２８まで伸びるトレンチ３３を形成する必要がある。一方、トレンチ３３の形成においては、エッチング加工で発生するダスト等のパーティクルによりエッチングが阻害され、所定の深さまでトレンチ３３が形成されないことがある。この場合、素子耐圧は急激に低下し、所望の耐圧を得ることが困難となる。
【００４２】
第３実施例の構造は、このような不都合を回避するためのものである。第３実施例の構成を適用しない場合、浅いトレンチ３３が形成されると、素子耐圧は半分程度になる。これに対し、第３実施例の構成を適用すると、上記した式からもわかるように、不純物濃度を例えば上記最大不純物濃度の１／３にすると、理想的に得られる素子耐圧は（１／３）−３／４、即ち、２．３倍程度に向上させることができる。このため、深さの不十分な浅いトレンチ３３が形成された場合でも、耐圧の低下を抑制できる。この結果、素子製造の歩留まりを向上させることができる。
【００４３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】本発明の実施例のスイッチング装置のブロック図を示す。
【図２】第１実施例のパワーＭＯＳＦＥＴの断面図を示す。
【図３】従来構造、第１実施例、第２実施例のパワーＭＯＳＦＥＴの各領域の不純物濃度分布を示す。
【図４】従来構造、第１実施例、第２実施例のパワーＭＯＳＦＥＴのドリフト領域の電界強度分布を示す。
【図５】従来構造、第１実施例、第２実施例のパワーＭＯＳＦＥＴのオン抵抗、ドレイン耐圧、ｄｉ／ｄｔ、サージ電圧を示す。
【図６】従来構造、第１実施例〜第３実施例のパワーＭＯＳＦＥＴの各領域の不純物濃度分布を示す。
【図７】第３従来技術の１番目の構造の半導体装置の断面図を示す。
【図８】第３従来技術の２番目の構造の半導体装置の断面図を示す。
【符号の説明】
２２：ドレイン電極
２６：ドレイン領域
２８：ドリフト領域
３０：ボディ領域
３２：ソース領域
３３：トレンチ
３４：トレンチゲート電極
３６：ゲート絶縁膜
３８：ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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