(57)【要約】【課題】個々のＬＳＩに対して常に最適なデータを設定することにより、効率良く低電力化を実現することができる半導体装置を提供する。【解決手段】フューズ回路１５２のフューズの状態により決定されるデータを読み出す機能を有し、読み出したデータをデコードすることによりレプリカ回路１２への制御信号ＳＡＤＪを生成するデコーダ回路１５１を有するレプリカ制御回路１５と、レプリカ制御回路１５に設定された構成情報を示す制御信号ＳＡＤＪに従って素子列の段数を切り替えることができ、遅延特性をターゲット回路１１のクリティカルパスの特性と同じ特性に調整することが可能なレプリカ回路１２を設ける。これにより、ＬＳＩ製造後に、製造に起因する特性のばらつきの変化に対応することができる。【選択図】      図３
2004179320.tif 000002
【特許請求の範囲】
【請求項１】
ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有する半導体装置であって、
上記遅延モニタ手段は、
上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される制御信号に応じた遅延素子列を形成する複数の遅延素子を有し、
さらに、
上記遅延素子列を形成するための所望の構成情報が当該半導体装置製造後に設定可能で、設定されたデータに基づく上記制御信号を生成して上記遅延モニタ手段に出力する設定手段
を有する半導体装置。
【請求項２】
上記設定手段は、データを決定するためのフューズ回路を含み、上記フューズ回路のフューズの状態により決定されるデータを読み出し、読み出しデータに従って上記制御信号を生成する
請求項１記載の半導体装置。
【請求項３】
上記設定手段は、外部からデータの書き込みが可能な不揮発性メモリを含み、上記不揮発性メモリに書き込まれたデータを読み出し、読み出しデータに従って上記制御信号を生成する
を有する請求項１記載の半導体装置。
【請求項４】
ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有する半導体装置であって、
上記遅延モニタ手段は、
上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される制御信号に応じた遅延素子列を形成する複数の遅延素子を有し、
さらに、
上記遅延素子列を形成するための所望の構成情報が当該半導体装置製造後に設定可能で、設定されたデータに基づく上記制御信号を生成して上記遅延モニタ手段に出力する設定手段を有し、
上記設定手段は、
上記構成情報が設定されるレジスタと、
レジスタの設定データの補正値を設定可能な補正値設定手段と、を含む
半導体装置。
【請求項５】
上記設定手段の補正値設定手段は、補正値を決定するためのフューズ回路を含み、
上記設定手段は、
上記フューズ回路のフューズの状態により決定されるデータを読み出し、読み出しデータに従って上記レジスタの設定データを補正し、補正後のデータの基づいて上記制御信号を生成する
請求項４記載の半導体装置。
【請求項６】
上記設定手段の補正値設定手段は、補正値を外部から書き込み可能な不揮発性メモリを含み、
上記設定手段は、
上記不揮発性メモリに書き込まれた補正値を読み出し、読み出しデータに従って上記レジスタの設定データを補正し、補正後のデータの基づいて上記制御信号を生成する
請求項４記載の半導体装置。
【請求項７】
ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有し、上記遅延モニタ手段の遅延モニタ結果に基づいて上記ターゲット回路に供給する電源電圧の値を制御する電源電圧制御機能を含む半導体装置であって、
上記電源電圧制御機能を無効化し固定した電源電圧を上記ターゲット回路に供給させるデータを当該半導体装置製造後に設定可能な設定手段
を有する半導体装置。
【請求項８】
上記設定手段は、データを決定するためのフューズ回路を含み、上記フューズ回路のフューズの状態により決定されるデータを読み出し、読み出しデータに従って無効化信号を生成する
請求項７記載の半導体装置。
【請求項９】
上記設定手段は、外部からデータの書き込みが可能な不揮発性メモリを含み、上記不揮発性メモリに書き込まれたデータを読み出し、読み出しデータに従って無効化信号を生成する
請求項７記載の半導体装置。
【請求項１０】
ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有し、上記遅延モニタ手段の遅延モニタ結果に基づいて上記ターゲット回路に供給する電源電圧の値を制御する電源電圧制御機能を含む半導体装置であって、
上記遅延モニタ手段は、
上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される制御信号に応じた遅延素子列を形成する複数の遅延素子を有し、
さらに、
上記遅延素子列を形成するための所望の構成情報が当該半導体装置製造後に設定可能で、設定されたデータに基づく上記制御信号を生成して上記遅延モニタ手段に出力する第１の設定手段と、
上記電源電圧制御機能を無効化し固定した電源電圧を上記ターゲット回路に供給させるデータを当該半導体装置製造後に設定可能な第２の設定手段と
を有する半導体装置。
【請求項１１】
ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有し、上記遅延モニタ手段の遅延モニタ結果に基づいて上記ターゲット回路に供給する電源電圧の値を制御する電源電圧制御機能を含む半導体装置であって、
上記遅延モニタ手段は、
上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される制御信号に応じた遅延素子列を形成する複数の遅延素子を有し、
さらに、
上記遅延素子列を形成するための所望の構成情報が当該半導体装置製造後に設定可能で、設定されたデータに基づく上記制御信号を生成して上記遅延モニタ手段に出力する第１の設定手段と、
上記電源電圧制御機能を無効化し固定した電源電圧を上記ターゲット回路に供給させるデータを当該半導体装置製造後に設定可能な第２の設定手段と、を有し、
上記第１の設定手段は、
上記構成情報が設定されるレジスタと、
レジスタの設定データの補正値を設定可能な補正値設定手段と、を含む
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ターゲット回路のクリティカルパス遅延特性を把握するためのモニタ回路を有する半導体装置に係り、特に、ターゲット回路であるＬＳＩに供給する電源電圧を適応的に制御して低消費電力化を図る技術に関するものである。
【０００２】
【従来の技術】
近年、半導体回路では、低電力化のために、電源電圧を下げる方法が一般的に取られている。これは半導体回路（  ＬＳＩ）  の消費電力のＡＣ成分が電源電圧の２乗に比例するためで、ＬＳＩの低消費電力化には電源電圧の低減が最も効果的であるからである。
【０００３】
このような観点から、近年、ＬＳＩの動作周波数やプロセスばらつき、温度変化に対して、電源電圧を動的に制御し、ＬＳＩが動作可能な最低電圧を適応的に供給する方法が報告されている。
【０００４】
このような適応的電源電圧制御を実現する例として、ＬＳＩのクリティカルパス相当の遅延を生成する遅延回路を搭載し、電源電圧制御の対象となるターゲット回路の動作クロック周波数と、この遅延回路の遅延値を比較して、遅延回路の遅延値が動作クロックサイクル以内に収まるように電源電圧を制御している（たとえば、特許文献１、特許文献２、特許文献３参照）。
【０００５】
これらの半導体装置は、制御回路の制御信号により遅延値を調整可能な遅延素子を構成要素とし、所定周期の基準信号を入力とし、信号を伝播させるレプリカ回路を有している。
レプリカ回路に供給される制御信号は、レジスタに格納されたデータをデコーダにてデコードすることにより生成される。そして、レジスタに格納するデータを書き換えることにより、レプリカ回路の遅延特性を調整することができる。
このように、レプリカ回路の遅延特性をレジスタに格納するデータで調整可能なため、ＬＳＩ製造後その遅延特性を測定してから、レジスタに格納するデータを決定することができる。
【０００６】
【特許文献１】
特開２０００−２１６３３８号公報
【特許文献２】
特開２０００−２９５０８４号公報
【特許文献３】
特開２００２−１００９６７号公報
【０００７】
【発明が解決しようとする課題】
従来、ＬＳＩを製造後、その遅延特性を測定してから、レジスタに格納するデータを決定するが、そのＬＳＩを構成要素とした電気製品を製造出荷する時点においては、既にデータを決定しておく必要がある。
したがって、製造初期の時点での限られた数量のサンプルの遅延特性からデータを決定する必要があり、その後大量にＬＳＩおよびそれを構成要素とした電気製品を製造し、出荷していく時点においては、データの更新、すなわち、レジスタに値を設定するソフトウェアの更新ができなくなる。
このため、ある程度のマージンを考慮して設定データを決定しておく必要がある。
【０００８】
この場合、データ決定後に製造に起因する特性のばらつきや製造プロセス変更等、ＬＳＩ製造上の理由によりＬＳＩの遅延特性に変化が生じても、それに対応することができない。
ＬＳＩの遅延特性が向上しマージンが大きくなった場合には、更なる低電力化が可能になるが、それを実現することができない。
また、ＬＳＩの遅延特性が悪化し、マージンが小さくなった場合には、ＬＳＩを誤動作させる可能性も発生するという不利益もある。
【０００９】
本発明は、かかる事情を鑑みてなされたものであり、その目的は、個々のＬＳＩに対して常に最適なデータを設定することにより、効率良く低電力化を実現することができる半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有する半導体装置であって、上記遅延モニタ手段は、上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される制御信号に応じた遅延素子列を形成する複数の遅延素子を有し、さらに、上記遅延素子列を形成するための所望の構成情報が当該半導体装置製造後に設定可能で、設定されたデータに基づく上記制御信号を生成して上記遅延モニタ手段に出力する設定手段を有する。
【００１１】
好適には、上記設定手段は、データを決定するためのフューズ回路を含み、上記フューズ回路のフューズの状態により決定されるデータを読み出し、読み出しデータに従って上記制御信号を生成する。
【００１２】
また、好適には、上記設定手段は、外部からデータの書き込みが可能な不揮発性メモリを含み、上記不揮発性メモリに書き込まれたデータを読み出し、読み出しデータに従って上記制御信号を生成する。
【００１３】
本発明の第２の観点は、ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有する半導体装置であって、上記遅延モニタ手段は、上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される制御信号に応じた遅延素子列を形成する複数の遅延素子を有し、さらに、上記遅延素子列を形成するための所望の構成情報が当該半導体装置製造後に設定可能で、設定されたデータに基づく上記制御信号を生成して上記遅延モニタ手段に出力する設定手段を有し、上記設定手段は、上記構成情報が設定されるレジスタと、レジスタの設定データの補正値を設定可能な補正値設定手段と、を含む。
【００１４】
好適には、上記設定手段の補正値設定手段は、補正値を決定するためのフューズ回路を含み、上記設定手段は、上記フューズ回路のフューズの状態により決定されるデータを読み出し、読み出しデータに従って上記レジスタの設定データを補正し、補正後のデータの基づいて上記制御信号を生成する。
【００１５】
また、好適には、上記設定手段の補正値設定手段は、補正値を外部から書き込み可能な不揮発性メモリを含み、上記設定手段は、上記不揮発性メモリに書き込まれた補正値を読み出し、読み出しデータに従って上記レジスタの設定データを補正し、補正後のデータの基づいて上記制御信号を生成する。
【００１６】
本発明の第３の観点は、ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有し、上記遅延モニタ手段の遅延モニタ結果に基づいて上記ターゲット回路に供給する電源電圧の値を制御する電源電圧制御機能を含む半導体装置であって、上記電源電圧制御機能を無効化し固定した電源電圧を上記ターゲット回路に供給させるデータを当該半導体装置製造後に設定可能な設定手段を有する。
【００１７】
好適には、上記設定手段は、データを決定するためのフューズ回路を含み、上記フューズ回路のフューズの状態により決定されるデータを読み出し、読み出しデータに従って無効化信号を生成する。
【００１８】
また、好適には、上記設定手段は、外部からデータの書き込みが可能な不揮発性メモリを含み、上記不揮発性メモリに書き込まれたデータを読み出し、読み出しデータに従って無効化信号を生成する。
請求項７記載の半導体装置。
【００１９】
本発明の第４の観点は、ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有し、上記遅延モニタ手段の遅延モニタ結果に基づいて上記ターゲット回路に供給する電源電圧の値を制御する電源電圧制御機能を含む半導体装置であって、上記遅延モニタ手段は、上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される制御信号に応じた遅延素子列を形成する複数の遅延素子を有し、さらに、上記遅延素子列を形成するための所望の構成情報が当該半導体装置製造後に設定可能で、設定されたデータに基づく上記制御信号を生成して上記遅延モニタ手段に出力する第１の設定手段と、上記電源電圧制御機能を無効化し固定した電源電圧を上記ターゲット回路に供給させるデータを当該半導体装置製造後に設定可能な第２の設定手段とを有する。
【００２０】
本発明の第５の観点は、ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有し、上記遅延モニタ手段の遅延モニタ結果に基づいて上記ターゲット回路に供給する電源電圧の値を制御する電源電圧制御機能を含む半導体装置であって、上記遅延モニタ手段は、上記ターゲット回路内部の信号伝播遅延の要因となる遅延成分を含み、供給される制御信号に応じた遅延素子列を形成する複数の遅延素子を有し、さらに、上記遅延素子列を形成するための所望の構成情報が当該半導体装置製造後に設定可能で、設定されたデータに基づく上記制御信号を生成して上記遅延モニタ手段に出力する第１の設定手段と、上記電源電圧制御機能を無効化し固定した電源電圧を上記ターゲット回路に供給させるデータを当該半導体装置製造後に設定可能な第２の設定手段と、を有し、上記第１の設定手段は、上記構成情報が設定されるレジスタと、レジスタの設定データの補正値を設定可能な補正値設定手段と、を含む。
【００２１】
本発明によれば、たとえばＬＳＩ製造後のＬＳＩ出荷試験の一部として、以下の処理が行われる。
まず、遅延モニタ手段およびターゲット回路の電源電圧遅延特性を取得する。次に、取得した電源電圧遅延特性をもとに、遅延モニタ手段がターゲット回路と同等の電源電圧遅延特性を実現する設定値を算出する。
そして、算出した設定値をフューズ回路に設定する。
すなわち、必要に応じて所望のビットに対応のフューズをレーザにより溶断して、算出した値を設定する。
設定手段においては、フューズ回路のフューズの状態により決定されるデータがデコードされ、これにより、制御信号が生成されて遅延モニタ手段に出力される。
遅延モニタ手段では、設定手段に設定された構成情報を示す制御信号に従って素子列の段数を切り替えられる。これにより、遅延モニタ手段の特性がターゲット回路のクリティカルパスの特性と略同じ特性に調整される。
【００２２】
【発明の実施の形態】
以下に、本発明の好適な実施形態を添付図面に関連付けて説明する。
【００２３】
第１実施形態
図１は、本発明に係る半導体装置の第１の実施形態を示すブロック図である。
【００２４】
本半導体装置１０は、図１に示すように、ターゲット回路（ＴＧＴ）１１、遅延モニタ手段としてのレプリカ回路（ＲＰＬＣ）１２、遅延検出回路（ＤＬＤＥＴ）１３、電源電圧制御回路（ＰＷＲＣＴＬ）１４、および設定手段としてのレプリカ制御回路（ＰＲＬＣＴＬ）１５により構成されている。
【００２５】
ターゲット回路１１は、電源電圧電制御回路１４により電源電圧ＶＤＤが供給され、伝送パスを有する、たとえばＤＳＰあるいはＣＰＵ、その他の論理回路を含む半導体回路（ＬＳＩ）により構成される。
【００２６】
レプリカ回路１２は、ターゲット回路１１内部の信号伝播遅延の要因となる遅延成分を有する複数の遅延素子を有し、電源電圧制御回路１４により電源電圧ＶＤＤが供給される。
レプリカ回路１２は、レプリカ制御回路１５に設定された構成情報ＣＮＦを含む制御信号ＳＡＤＪに基づいて遅延素子列の構成を切り替え、切り替えた遅延素子列に、所定周期の基準信号ＳＩＮを入力して構成した遅延素子列を伝播させ、伝播後の基準信号を信号Ｓ１２として遅延検出回路１３に出力する。
【００２７】
図２は、本実施形態に係るレプリカ回路の具体的な構成例を示す回路図である。
【００２８】
このレプリカ回路１２は、図２に示すように、構成を調整可能（切り替え可能）なゲート素子列１２１と配線遅延列１４２２により構成されている。
【００２９】
ゲート素子列１２１は、基準信号ＳＩＮの入力に対して直列に接続された複数のゲート素子１２１１−１，１２１１−２，１２１１−３，…，１２１１−ｎとセレクタ１２１２を有する。
セレクタ１２１２には、各ゲート素子１２１１−１〜１４２１１−ｎの各出力端子が接続されており、レプリカ制御回路１５による制御信号ＳＡＤＪに基づいて、ゲート素子１２１１−１〜１２１１−ｎの出力のいずれか、または、基準信号ＳＩＮを選択して出力する。
【００３０】
このように、レプリカ回路１２は、レプリカ制御回路１５に設定された構成情報を示す制御信号ＳＡＤＪに従って素子列の段数を切り替えることができ、レプリカ回路１２の特性をターゲット回路１１のクリティカルパスの特性と同じ特性に調整することが可能である。
【００３１】
ここで、レプリカ回路１２を構成する遅延素子としてゲート素子を例にあげたが、これに限定するものではなく、ゲート素子列と配線素子列を組み合わせた構成、その他ＬＳＩ内部の信号遅延の要因となる遅延素子を加えても良い。
【００３２】
遅延検出回路１３は、基準信号ＳＩＮに基づき、レプリカ回路１２を伝播してきた信号Ｓ１２の遅延時間を検出し、検出信号（指示信号）Ｓ１３を電源電圧制御回路１４に出力する。
遅延検出信号１３は、たとえば基準信号ＳＩＮとレプリカ回路１２の遅延信号Ｓ１２との位相を比較し、遅延信号Ｓ１２が基準信号ＳＩＮより１周期以上遅れている場合には、電源電圧ＶＤＤを高くするように指示する検出信号Ｓ１３を生成し、１周期以上進んでいる場合には電源電圧ＶＤＤを低くするように指示する検出信号Ｓ１３を生成する。
【００３３】
電源電圧電制御回路１４は、遅延検出回路１３による検出信号Ｓ１３が指示するように電源電圧ＶＤＤを調整して、ターゲット回路１１およびレプリカ回路１２に供給する。
【００３４】
レプリカ制御回路１５は、レプリカ回路１２に所望の遅延素子列を構成するための構成情報ＣＮＦＧが設定され、設定された構成情報をデコードし制御信号ＳＡＤＪとしてレプリカ回路１２に供給する。
【００３５】
図３は、本第１の実施形態に係るレプリカ制御回路１５の構成例を示すブロック図であ。
【００３６】
本レプリカ制御回路１５は、図３に示すように、デコーダ回路１５１およびフューズ回路１５２により構成されている。
【００３７】
デコーダ回路１５１は、フューズ回路１５２のフューズの状態により決定されるデータを読み出す機能を有し、読み出したデータをデコードすることによりレプリカ回路１２への制御信号ＳＡＤＪを生成する。
製造されたＬＳＩはそのテスト工程において、遅延特性が測定され、その遅延特性に適応したレプリカ回路１２の設定データをフューズ回路１５２に設定することが可能となる。
したがって、個々のＬＳＩの遅延特性に応じた設定を製造後に設定することができる。
【００３８】
図４は、本実施形態に係るフューズ回路の具体的な構成例を示す回路図である。
【００３９】
このフューズ回路１５２は、図４に示すように、ｎビットの値を設定できる回路であって、フューズＦ１５２１−１，Ｆ１５２１−２，…，Ｆ１５２１−ｎ、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１５２１−１，ＮＴ１５２１−２，…，ＮＴ１５２１−ｎ、およびラッチＬ１５２１−１，Ｌ１５２１−２，…，Ｌ１５２１−ｎを有している。
なお、本実施形態においては、ＮＭＯＳトランジスタＮＴ１５２１−１〜ＮＴ１５２１−ｎはフューズＦ１５２１−１〜Ｆ１５２３１−ｎより高抵抗となるように設計されている。
【００４０】
フューズＦ１５２１−１〜Ｆ１５２１−ｎの一端は電源電圧ＶＳの供給ラインに接続され、他端はぞれぞれＮＭＯＳトランジスタＮＴ１５２１−１〜ＮＴ１５２１−ｎのドレインに接続され、各ＮＭＯＳトランジスタＮＴ１５２１−１〜ＮＴ１５２１−ｎのソースは接地されている。そして、各ＮＭＯＳトランジスタＮＴ１５２１−１〜ＮＴ１５２１−ｎのゲートは、デコーダ回路１５１によるリードイネーブル信号ＲＥＮの供給ラインに接続されている。
ラッチＬ１５２１−１〜Ｌ１５２１−ｎの端子Ｇがリードイネーブル信号ＲＥＮの供給ラインに接続され、入力ＤがそれぞれフューズフューズＦ１５２１−１〜Ｆ１５２１−ｎの他端とＮＭＯＳトランジスタＮＴ１５２１−１〜ＮＴ１５２１−ｎのドレインとの接続ノードＮＤ１５２１−１〜ＮＤ１５２１−ｎに接続されている。
ラッチＬ１５２１−１〜Ｌ１５２１−ｎは、たとえば端子Ｇへのリードイネーブル信号ＲＥＮの立ち上がりのタイミングで入力Ｄから電源電圧ＶＳのレベルのデータ「１」または接地レベルのデータ「０」をラッチし、立ち下がりのタイミングでタッチデータを反転させて端子ＸＱから出力する。
【００４１】
このような構成を有するレプリカ制御回路１５において、デコーダ回路１５１よりフューズ回路１５２に対してリードイネーブル信号ＲＥＮが供給され、イネーブル信号ＲＥＮがハイレベルの期間に読み出し動作が行われる。
リードイネーブル信号ＲＥＮがハイレベルののとき、ＮＭＯＳトランジスタＮＴ１５２１−ｍ（１≦ｍ≦ｎ）がオンなる。
このとき、フューズＦ１５２１−ｍがレーザにより溶断されている場合には、ＮＭＯＳトランジスタＮＴ１５２１−ｍによりノードＮＤ１５２１−ｍは接地レベルとなる。一方、フューズＦ１５２１−ｍが溶断されていない場合には、フューズＦ１５２１−ｍがＮＭＯＳトランジスタＮＴ１５２１−ｍより低抵抗であるためノードＮＤ１５２１−ｍが電源電圧ＶＳレベルとなる。
ラッチＬ１５２１−ｍでは、リードイネーブル信号ＲＥＮがハイレベルのときにノードＮＤ１５２１−ｍの値がラッチされ、その反転信号が出力される。
【００４２】
図４の例では、１ビット目はフューズＦ１５２１−１が溶断されていないため、ノードＮＤ１５２１−１は電源電圧ＶＳレベルとなり、ラッチＬ１５２１−１は「０」を出力する。
また、２ビット目はフューズＦ１５２１−２が溶断されているため、ノードＮＤ１５２１−２は接地レベルとなり、ラッチＬ１５２１−２は「１」を出力する。
３ビット目はフューズＦ１５２１−３が溶断されていないため、ノードＮＤ１５２１−３は電源電圧ＶＳレベルとなり、ラッチＬ１５２１−３は「０」を出力する。
また、ｎビット目はフューズＦ１５２１−ｎが溶断されているため、ノードＮＤ１５２１−ｎは接地レベルとなり、ラッチＬ１５２１−ｎは「１」を出力する。
【００４３】
次に、上記構成による動作を、図５のフローチャートに関連付けて説明する。図５は、本実施形態に係るレプリカ制御回路１５に構成情報としての値を設定する処理を説明するためのフローチャートである。
【００４４】
図５の処理は、ＬＳＩ製造後のＬＳＩ出荷試験の一部として、以下の処理が行われる。
まず、ステップＳＴ１において、レプリカ回路１２およびターゲット回路１１の電源電圧遅延特性を取得する。
次に、ステップＳＴ２において、ステップＳＴ１にて取得した電源電圧遅延特性をもとに、レプリカ回路１２がターゲット回路１１と同等の電源電圧遅延特性を実現する設定値を算出する。
そして、ステップＳＴ３において、ステップＳＴ１２にて算出した設定値をフューズ回路１５２に設定する。
すなわち、必要に応じて所望のビットに対応のフューズをレーザにより溶断して、算出した値を設定する。
【００４５】
レプリカ制御回路１５においては、デコーダ回路１５１よりフューズ回路１５２に対してリードイネーブル信号ＲＥＮが供給され、イネーブル信号ＲＥＮがハイレベルの期間に読み出し動作が行われる。
デコーダ回路１５１では、フューズ回路１５２のフューズの状態により決定されるデータがデコードされ、これにより、制御信号ＳＡＤＪが生成されてレプリカ回路１２に出力される。
【００４６】
レプリカ回路１２では、レプリカ制御回路１５に設定された構成情報を示す制御信号ＳＡＤＪに従って素子列の段数を切り替えられる。これにより、レプリカ回路１２の特性がターゲット回路１１のクリティカルパスの特性と略同じ特性に調整される。
レプリカ回路１２においては、切り替えた遅延素子列に、所定周期の基準信号ＳＩＮが伝播され、伝播後の基準信号が遅延信号Ｓ１２として遅延検出回路１３に出力される。
【００４７】
遅延検出回路１３において、基準信号ＳＩＮとレプリカ回路１２の遅延信号Ｓ１２との位相が比較される。比較の結果、遅延信号Ｓ１２が基準信号ＳＩＮより１周期以上遅れている場合には、電源電圧ＶＤＤを高くするように指示する検出信号Ｓ１３が生成され、１周期以上進んでいる場合には電源電圧ＶＤＤを低くするように指示する検出信号Ｓ１３が生成されて、電源電圧制御回路１４に出力される。
【００４８】
そして、電源電圧電制御回路１４では、遅延検出回路１３による検出信号Ｓ１３が指示するように電源電圧ＶＤＤが調整されて、ターゲット回路１１およびレプリカ回路１２に供給される。
【００４９】
以上説明したように、本第１の実施形態によれば、フューズ回路１５２のフューズの状態により決定されるデータを読み出す機能を有し、読み出したデータをデコードすることによりレプリカ回路１２への制御信号ＳＡＤＪを生成するデコーダ１５１を有するレプリカ制御回路１５と、レプリカ制御回路１５に設定された構成情報を示す制御信号ＳＡＤＪに従って素子列の段数を切り替えることができ、遅延特性をターゲット回路１１のクリティカルパスの特性と同じ特性に調整することが可能なレプリカ回路１２を設けたので、ＬＳＩ製造後に、製造に起因する特性のばらつきの変化に対応することができる。
また、ＬＳＩ製造後に、製造に起因する製造プロセス変更による特性の変化に対応することができ、ＬＳＩチップを製造した後に、遅延素子の遅延値を変更することができる。
さらに、値を設定するソフトウェアを変更する必要がなく、同一のソフトウェアを利用できる。
また、過大なマージン設定を防ぐことができ、予想よりマージンが小さい場合に、設定を増やすことで誤動作を防ぐことができる。
さらにまた、トラッキングがとれなくなった場合に機能を無効化できる。
【００５０】
第２実施形態
図６は、本発明に係る半導体装置の第２の実施形態を説明するための図である。
【００５１】
本第２の実施形態が上述した第１の実施形態と異なる点は、レプリカ制御回路１５Ａにおいて、フューズ回路を設ける代わりに、不揮発性メモリ１５３を設けたことにある。
【００５２】
本第２の実施形態においても、製造されたＬＳＩはそのテスト工程において、遅延特性を測定し、その遅延特性に適応したレプリカ回路の設定データを不揮発性メモリ１５３に書き込むことが可能となる。
したがって、個々のＬＳＩの遅延特性に応じた設定を製造後に設定することができる。
【００５３】
レプリカ制御回路１５Ａにおいて、デコーダ回路１５１は、不揮発性メモリ１５３からデータを読み出す機能を有し、読み出したデータをデコードすることによりレプリカ回路１２への制御信号ＳＡＤＪを生成する。
第２の実施形態における値設定手順は、第１の実施形態で説明した図５のフローチャートと同様の手順となる。ただし、ステップＳＴ２にて算出した設定値をステップＳＴ３にて不揮発性メモリ１５３に書き込む。
【００５４】
第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００５５】
第３実施形態
図７は、本発明に係る半導体装置の第３の実施形態を説明するための図である。
【００５６】
本第３の実施形態が上述した第１の実施形態と異なる点は、レプリカ制御回路１５Ｂが、デコーダ回路１５１Ｂ、フューズ回路１５２に加えてレジスタ１５４を有することにある。この場合、フューズ回路１５２により補正値設定手段が構成される。
【００５７】
本第３の実施形態に係るレプリカ制御回路１５Ｂにおいて、デコーダ回路１５１Ｂは、フューズ回路１５２の状態により決定されるデータを読み出す機能を有し、フューズ回路１５２から読み出したデータに従って、レジスタ１５４に格納されたデータに補正を施してデコードすることによりレプリカ回路１２への制御信号ＳＡＤＪを生成する。
【００５８】
本第３の実施形態においては、出荷開始当初にある数量のサンプルの遅延特性を測定し、その時点で適当と判断されるデータをレジスタ１５４に格納するようにしておく。
その後、製造出荷の時点において製造されたＬＳＩはそのテスト工程において、遅延特性を測定し、その遅延特性が当初想定した遅延特性と異なる場合には、補正値をフューズ１５２に設定する。
したがって、個々のＬＳＩの遅延特性に応じた設定を製造後に設定することができる。
【００５９】
図８は、本第３実施形態に係るレプリカ制御回路１５Ｂに構成情報としての値を設定する処理を説明するためのフローチャートである。
【００６０】
図８の処理は、ＬＳＩ製造後のＬＳＩ出荷試験の一部として以下の処理が行われる。
まず、ステップＳＴ１１において、ソフトウェアから書き込まれる値をレジスタ１５４に書き込む。
次に、ステップＳＴ１２において、レプリカ回路１２およびターゲット回路１２の電源電圧遅延特性を取得する。
ステップＳＴ１３において、ステップＳＴ１２にて取得した電源電圧遅延特性をもとに、レプリカ回路１２がターゲット回路１１と同等の電源電圧遅延特性を実現しているか否かを判断し、ステップＳＴ１１にてレジスタ１５４に書き込まれた設定値が妥当であるか否かを判断する。
そして、設定値が妥当である場合には、これにて処理は終了する。
ステップＳＴ１３において、設定値が妥当ではなく補正が必要と判断された場合には、ステップＳＴ１４にて取得したレプリカ回路１２とターゲット回路１１の電源電圧遅延特性をもとに、適当な補正値を算出する。
そして、ステップＳＴ１５において、ステップＳＴ１４て算出した設定値をフューズ回路１５２に設定する。
すなわち、必要に応じて所望のビットに対応のフューズをレーザにより溶断して、算出した値を設定する。
【００６１】
レプリカ制御回路１５Ｂにおいては、デコーダ回路１５１Ｂよりフューズ回路１５２に対してリードイネーブル信号ＲＥＮが供給され、イネーブル信号ＲＥＮがハイレベルの期間に読み出し動作が行われる。
デコーダ回路１５１Ｂでは、フューズ回路１５２のフューズの状態により決定されるデータがデコードされ、これに基づきレジスタ１５４に格納されたデータが補正されて、補正データがデコードされてレプリカ回路１２への制御信号ＳＡＤＪが生成される。
【００６２】
第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
すなわち、ＬＳＩ製造後に、製造に起因する特性のばらつきの変化に対応することができる。
また、ＬＳＩ製造後に、製造に起因する製造プロセス変更による特性の変化に対応することができ、ＬＳＩチップを製造した後に、遅延素子の遅延値を変更することができる。
さらに、レジスタに値を設定するソフトウェアを変更する必要がなく、同一のソフトウェアを利用できる。
また、過大なマージン設定を防ぐことができ、予想よりマージンが小さい場合に、設定を増やすことで誤動作を防ぐことができる。
さらにまた、トラッキングがとれなくなった場合に機能を無効化できる。
【００６３】
第４実施形態
図９は、本発明に係る半導体装置の第４の実施形態を説明するための図である。
【００６４】
本第４の実施形態が上述した第３の実施形態と異なる点は、レプリカ制御回路１５Ｃにおいて、フューズ回路を設ける代わりに、不揮発性メモリ１５３Ｃを設けたことにある。
【００６５】
本第４の実施形態においても、出荷開始当初にある数量のサンプルの遅延特性を測定し、その時点で適当と判断されるデータをレジスタに格納するようにしておく。
その後、製造出荷の時点において製造されたＬＳＩはそのテスト工程において、遅延特性を測定し、その遅延特性が当初想定した遅延特性と異なる場合には、補正値を不揮発性メモリ１５３Ｃに書き込む。
したがって、個々のＬＳＩ    の遅延特性に応じた設定を製造後に設定することができる。
【００６６】
レプリカ制御回路１５Ｃにおいて、デコーダ回路１５１Ｂは、不揮発性メモリ１５３Ｃからデータを読み出す機能を有し、不揮発性メモリ１５３Ｃから読み出したデータに従って、レジスタ１５４に格納されたデータに補正を施してデコードすることによりレプリカ回路１２への制御信号ＳＡＤＪを生成する。
第４の実施形態における値設定手順は、第３の実施形態で説明した図８のフローチャートと同様の手順となる。ただし、ステップＳＴ１４にて算出した設定値をステップＳＴ１５にて不揮発性メモリ１５３Ｃに書き込む。
【００６７】
第４の実施形態によれば、上述した第３の実施形態の効果と同様の効果を得ることができる。
【００６８】
第５実施形態
図１０は、本発明の係る半導体装置の第５の実施形態を示すブロック図である。
【００６９】
本第５の実施形態が上述した第１〜第４の実施形態と異なる点は、遅延検出回路１３Ｄに、固定の電源電圧ＶＤＤの生成指示を行うためのデータ（無効化データ）を設定可能な第２の設定手段としてのフューズ回路１６を設け、遅延検出回路１３Ｄは、レプリカ回路１２を伝播してきた信号Ｓ１２の遅延時間を検出し、電源電圧の指示信号Ｓ１３を生成する機能に加えて、フューズ回路１６の状態により決定されるデータ（無効化信号）を読み出す機能を有し、フューズ回路１６から読み出したデータに従って、ＬＳＩが動作可能な電源電圧の指示信号Ｓ１３を生成する機能も有することにある。
第５の実施形態においては、無効化信号に応じた指示信号Ｓ１３を受けた電源電圧制御回路１４は、電源電圧ＶＤＤの値をモニタ結果に基づいて調整する機能を停止し、固定値の電源電圧ＶＤＤの供給を行う。
第５の実施形態においては、レプリカ回路１２により第１の設定手段が構成され、遅延検出回路１３Ｄおよび電源電圧制御回路１４により電源電圧制御機能が構成される。
【００７０】
図１１は、本第５実施形態に係るレプリカ制御回路およびフューズ回路に構成情報および電源電圧設定用の値を設定する処理を説明するためのフローチャートである。
【００７１】
図１１の処理は、ＬＳＩ製造後のＬＳＩ    出荷試験の一部として行われる。
まず、ステップＳＴ２１において、レプリカ回路１２およびターゲット回路１１の電源電圧遅延特性を取得する。
ここでたとえば、レプリカ制御回路１５が第３の実施形態あるいは第４の実施形態の場合には、ソフトウェアから書き込まれる値をレジスタに書き込んだ後、電源電圧遅延特性を取得する。
次に、ステップＳＴ２２において、取得したレプリカ回路１２およびターゲット回路１１の電源電圧遅延特性から、設定値およびＬＳＩの動作を確認することによりＬＳＩの動作を保証できるか否かを判断する。
レプリカ制御回路が第３の実施形態あるいは第４の実施形態の場合には、補正値を算出し、設定可能な補正値の範囲内にてＬＳＩの動作を保証できるか否かを判断する。
動作保証不可能と判断された場合には、ステップＳＴ２３にて、このことを意味する無効化データをフューズ回路１６に設定する。
【００７２】
本第５の実施形態においては、製造出荷の時点において製造されたＬＳＩはそのテスト工程において、遅延特性を測定し、その遅延特性が当初想定した遅延特性と異なり、レプリカ回路１２の設定を更新するだけでは、ＬＳＩの動作を保証できない場合には、このことを意味するデータをフューズ回路１６に設定することにより、ＬＳＩの動作を保証することができる。
【００７３】
第６実施形態
図１２は、本発明の係る半導体装置の第６の実施形態を示すブロック図である。
【００７４】
本第６の実施形態が上述した第５の実施形態と異なる点は、フューズ回路１６を設ける代わりに、不揮発性メモリ１７を設けたことにある。
【００７５】
本第６の実施形態において、遅延検出回路１３Ｅは、レプリカ回路１２を伝播してきた信号Ｓ１２の遅延時間を検出し、可変の電源電圧ＶＤＤ生成を指示する指示信号Ｓ１３を生成する。
加えて、遅延検出回路１３Ｅは、不揮発性メモリ１７からデータを読み出す機能を有し、不揮発性メモリ１７から読み出したデータに従って、ＬＳＩが動作可能な固定の電源電圧ＶＤＤ生成を指示する指示信号Ｓ１３を生成する機能も有する。
製造出荷の時点において製造されたＬＳＩはそのテスト工程において、遅延特性を測定し、その遅延特性が当初想定した遅延特性と異なり、レプリカ回路１２の設定を更新するだけでは、ＬＳＩの動作を保証できない場合には、このことを意味するデータを不揮発性メモリ１７に書き込むことにより、ＬＳＩの動作を保証することができる。
【００７６】
第６の実施形態における値設定手順は、第５の実施形態で説明した図１１のフローチャートと同様の手順となる。ただし、ステップＳＴ２２にて判断した結果、ＬＳＩの動作を保証不可能であることを意味するデータをステップＳＴ２３にて不揮発性メモリ１７に書き込む。
【００７７】
第６の実施形態によれば、上述した第５の実施形態の効果と同様の効果を得ることができる。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、ＬＳＩ製造後に、製造に起因する特性のばらつきの変化に対応することができる。
また、ＬＳＩ製造後に、製造に起因する製造プロセス変更による特性の変化に対応することができ、ＬＳＩチップを製造した後に、遅延素子の遅延値を変更することができる。
さらに、レジスタに値を設定するソフトウェアを変更する必要がなく、同一のソフトウェアを利用できる。
また、過大なマージン設定を防ぐことができ、予想よりマージンが小さい場合に、設定を増やすことで誤動作を防ぐことができる。
さらにまた、トラッキングがとれなくなった場合に機能を無効化できる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施形態を示すブロック図である。
【図２】本実施形態に係るレプリカ回路の具体的な構成例を示す回路図である。
【図３】第１の実施形態に係るレプリカ制御回路の構成例を示すブロック図である。
【図４】本実施形態に係るフューズ回路の具体的な構成例を示す回路図である。
【図５】本第１の実施形態に係るレプリカ制御回路に構成情報としての値を設定する処理を説明するためのフローチャートである。
【図６】本発明に係る半導体装置の第２の実施形態を説明するための図である。
【図７】本発明に係る半導体装置の第３の実施形態を説明するための図である。
【図８】本第３実施形態に係るレプリカ制御回路に構成情報としての値を設定する処理を説明するためのフローチャートである。
【図９】本発明に係る半導体装置の第４の実施形態を説明するための図である。
【図１０】本発明の係る半導体装置の第５の実施形態を示すブロック図である。
【図１１】本第５実施形態に係るレプリカ制御回路およびフューズ回路に構成情報および電源電圧設定用の値を設定する処理を説明するためのフローチャートである。
【図１２】本発明の係る半導体装置の第６の実施形態を示すブロック図である。
【符号の説明】
１０，１０Ａ〜１０Ｅ…半導体装置、１１…ターゲット回路（ＴＧＴ）、１２…レプリカ回路（ＲＰＬＣ）、１３，１３Ｄ，１３Ｅ…遅延検出回路（ＤＬＤＥＴ）、１４…電源電圧制御回路（ＰＷＲＣＴＬ）、１５，１５Ａ〜１５Ｄ…レプリカ制御回路（ＲＯＣＴＬ）、１６…フューズ回路、１７…不揮発性メモリ、１１２１…ゲート素子列、１２１１−１〜１２１１−ｎ…ゲート素子、１２１２…セレクタ、１５１，１５１Ｂ…デコーダ回路、１５２…フューズ回路、１５３，１５３Ｃ…不揮発性メモリ、１５４…レジスタ。
【図１】
2004179320.tif 000003
【図２】
2004179320.tif 000004
【図３】
2004179320.tif 000005
【図４】
2004179320.tif 000006
【図５】
2004179320.tif 000007
【図６】
2004179320.tif 000008
【図７】
2004179320.tif 000009
【図８】
2004179320.tif 000010
【図９】
2004179320.tif 000011
【図１０】
2004179320.tif 000012
【図１１】
2004179320.tif 000013
【図１２】
2004179320.tif 000014