(57)【要約】【課題】高集積化及び小型化が可能で、システムオンチップと同等の機能を有する半導体装置を提供する。【解決手段】複数の半導体素子チップ１ａ〜１ｄを、狭いピッチで各チップ表面が同一平面をなすようにアライメントを行ってアレイ状に配置し、各半導体素子チップ間を絶縁性封止樹脂４で封止し、複数の半導体素子チップの裏面には補強材５を接着し、その表面には応力緩和層６を形成し、応力緩和層にはビアホール７を設けると共に金属配線２を形成して各半導体素子チップ間の電気的接続を行って半導体装置を構成する。【選択図】        図３
2004153130.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子チップを、各チップ表面が同一平面をなすようにアライメントを行ってアレイ状に配置し、各チップ間及び周辺を絶縁性樹脂で樹脂封止して半導体システムチップアレイを形成することを特徴とする半導体装置。
【請求項２】
前記複数の半導体素子チップは、複数種類の半導体素子チップであることを特徴とする請求項１に係る半導体装置。
【請求項３】
前記複数の半導体素子チップの少なくとも１つは、固体撮像素子チップであることを特徴とする請求項１又は２に係る半導体装置。
【請求項４】
前記半導体素子チップは、単体の半導体素子チップで構成されていることを特徴とする請求項１〜３のいずれか１項に係る半導体装置。
【請求項５】
前記半導体素子チップは、複数の半導体素子チップを積層してなる半導体素子チップユニットで構成されていることを特徴とする請求項１〜３のいずれか１項に係る半導体装置。
【請求項６】
前記半導体チップユニットを構成する前記複数の半導体素子チップは、チップ側面、あるいはチップ側面を通って裏面に亘って、チップ間の電気的接続あるいは外部端子との電気的接続を行う配線領域を形成していることを特徴とする請求項５に係る半導体装置。
【請求項７】
前記半導体システムチップアレイは、表面に応力緩和層を備え、該応力緩和層上に前記複数の半導体素子チップ間を電気的に接続するための配線領域と、外部端子との電気的接続を行う突起電極とを形成していることを特徴とする請求項１〜６のいずれか１項に係る半導体装置。
【請求項８】
請求項１〜７のいずれか１項に係る半導体装置の製造方法において、複数の半導体素子チップを接着剤を介して基材部に、各チップ表面が同一平面をなすようにアライメントを行って貼り付ける工程と、前記複数の半導体素子チップを絶縁性樹脂で樹脂封止を行う工程と、前記基材部を剥離する工程とを少なくとも備え、前記樹脂封止された複数の半導体素子チップからなる半導体システムチップアレイを形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記基材部は、アライメント用の位置合わせマークが形成されていることを特徴とする請求項８に係る半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数の半導体素子チップをアレイ状に配置構成した半導体装置、特にはシステムオンチップと同等の機能を有する半導体システムチップアレイを形成した半導体装置に関する。
【０００２】
【従来の技術】
【特許文献１】特開２００１−１５６２４５号公報
【０００３】
近年、例えば携帯機器を中心として小型化が進み、それに伴ってその筐体及び内部回路基板においても、更なる小型化が求められている。これにより、回路基板への実装部品の一つである半導体素子についても、実装実効面積の縮小を強いられることになっている。これを解決する一つの手法として、ロジック回路やアナログ回路、更にはメモリ等を同一のシリコンチップに集積するシステムオンチップが挙げられる。
【０００４】
システムオンチップは、システムとして機能する構成要素を１チップ内で収めることが出来るというメリットを持つ反面、高い耐圧性能が要求されると共に、微細化が困難なアナログ回路と年々シュリンクを続けるロジック回路の混載を両立可能とする製造プロセスの開発が難しいため、開発期間が長くなる傾向にあり、ひいてはコスト上昇につながるという弊害がある。
【０００５】
これらの不具合を解決するものとして、近年マルチチップモジュールの流れを汲んだ、システムインパッケージの手法が脚光をあびている。このような実装形態の１例として、特開２００１−１５６２４５号公報（特許文献１）に示されるような実装形態が提案されている。この公報提案の半導体装置を、図１８の（Ａ），（Ｂ）に示す。図１８の（Ａ）は平面図で、図１８の（Ｂ）は図１８の（Ａ）のＸ−Ｘ′線に沿った断面図であり、主表面に接続電極をそれぞれ有する複数のＩＣベアチップ１０１  ，１０２  ，１０３  ，１０４  が、一方面側に外部端子１０８  が配され、他方面側にこの外部端子とつながる導電パターンが設けられた実装用基材１０５  に、異方性導電膜１０６  によるフリップチップ実装がなされている。更に、複数のＩＣベアチップ  １０１〜１０４  の裏面は、共通に硬質板１０７  に接着層１０９  を介して固着されて、ＩＣベアチップのマルチチップモジュールは、パッケージとしての一体構造となっているものである。ここで、各ＩＣベアチップ間の相互配線は、実装用基材１０５  上に設けられた導電パターンにより行われている。
【０００６】
このような構造とすることにより、高密度実装でコンパクトなパッケージとして、一体構造がとりやすく、速い納期にも応じられるマルチチップモジュールを実現する半導体装置が可能になった。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記提案の従来例にも、次のような課題がある。まず、ＩＣベアチップを実装用基材に実装する必要があるため、マルチチップモジュールとしての高さが増加してしまう。更に、ＩＣベアチップの裏面側には硬質板を接着するため、最終形態の高さは更に増加することになる。また、このように、ＩＣベアチップの表面側を実装用基材にフリップチップ実装し、裏面側を硬質板に接着する構造は、固体撮像素子チップなど受光部を備えたＩＣベアチップには不向きであると共に、上記公報開示の提案では、これらに関しては何も考慮がなされていない。
【０００８】
また、バンプ加工を施したチップを実装用基材に実装する際には、アライメントを行う以外に圧着、加熱のプロセスを個々にチップに施さねばならず、生産性が悪くコストアップを招くと共に、作業性にも不安がある。更に、チップを実装するための実装用基材を別途用意する必要があるが、微細パターンを施すと共に多層化した積層基板は、現在のところ非常に高価である。
【０００９】
本発明は、従来提案の半導体装置における上記問題点を解消するためになされたもので、更なる高集積化及び小型化が可能であると共に、チップ間の相互配線も容易に行われ、信頼性があり、種々の実装形態への応用が可能なシステムオンチップと同等の機能を有する半導体装置を提供することを目的とする。
【００１０】
請求項毎の目的を述べると、次の通りである。すなわち、請求項１に係る発明は、薄型化が可能で、複数の半導体素子チップを並べたウエハーと同等の半導体システムチップアレイを構成することが可能な半導体装置を提供することを目的とする。請求項２に係る発明は、複数種類の半導体チップで構成した半導体装置を提供することを目的とする。請求項３に係る発明は、一部を固体撮像素子チップで構成した半導体装置を提供することを目的とする。請求項４に係る発明は、薄型化された平板状の半導体装置を提供することを目的とする。請求項５に係る発明は、半導体素子チップを積層した積層半導体チップユニットをアレイ化した半導体装置を提供することを目的とする。
【００１１】
また請求項６に係る発明は、半導体素子チップ間及び外部端子との最適な電気的接続構造を備えた半導体装置を提供することを目的とする。請求項７に係る発明は、半導体素子チップ間の最適な配線構造及び外部端子との最適な電気的接続構造を備えた半導体装置を提供することを目的とする。請求項８に係る発明は、薄型化が可能で、複数の半導体素子チップを並べたウエハーと同等の半導体システムチップアレイを形成することが可能な半導体装置の製造方法を提供することを目的とする。請求項９に係る発明は、半導体素子チップを正確に且つ容易に位置合わせを行うことが可能な半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、複数の半導体素子チップを、各チップ表面が同一平面をなすようにアライメントを行ってアレイ状に配置し、各チップ間及び周辺を絶縁性樹脂で樹脂封止して半導体システムチップアレイを形成し半導体装置を構成するものである。
【００１３】
このように構成した半導体装置においては、薄型化が可能で、複数の半導体素子チップをアレイ状に並べたウエハーと同等の半導体システムチップアレイ構成をもつ半導体装置を実現することができる。
【００１４】
請求項２に係る発明は、請求項１に係る半導体装置において、前記複数の半導体素子チップは、複数種類の半導体素子チップであることを特徴とするものである。このように構成することにより、複数種類の半導体素子チップで構成した半導体装置が得られる。
【００１５】
請求項３に係る発明は、請求項１又は２に係る半導体装置において、前記複数の半導体素子チップの少なくとも１つは、固体撮像素子チップであることを特徴とするものである。このように構成することにより、固体撮像素子チップを備え、小型化され高信頼性の受光センサへの応用が容易な半導体装置が得られる。
【００１６】
請求項４に係る発明は、請求項１〜３のいずれか１項に係る半導体装置において、前記半導体素子チップは、単体の半導体素子チップで構成されていることを特徴とするものである。このように構成することにより、薄型化された平板状の半導体装置が得られる。
【００１７】
請求項５に係る発明は、請求項１〜３のいずれか１項に係る半導体装置において、前記半導体素子チップは、複数の半導体素子チップを積層してなる半導体素子チップユニットで構成されていることを特徴とするものである。このように構成することにより、半導体素子チップを積層した半導体素子チップユニットをアレイ化した半導体装置が得られる。
【００１８】
請求項６に係る発明は、請求項５に係る半導体装置において、前記半導体チップユニットを構成する前記複数の半導体素子チップは、チップ側面、あるいはチップ側面を通って裏面に亘って、チップ間の電気的接続あるいは外部端子との電気的接続を行う配線領域を形成していることを特徴とするものである。このように構成することにより、半導体素子チップ間及び外部端子との最適な電気的接続構造を備えた半導体装置が得られる。
【００１９】
請求項７に係る発明は、請求項１〜６のいずれか１項に係る半導体装置において、前記半導体システムチップアレイは、表面に応力緩和層を備え、該応力緩和層上に前記複数の半導体素子チップ間を電気的に接続するための配線領域と、外部端子との電気的接続を行う突起電極とを形成していることを特徴とするものである。このように構成することにより、半導体素子チップ間の最適な配線構造、及び外部端子との最適な電気的接続構造を備えた半導体装置が得られる。
【００２０】
請求項８に係る発明は、請求項１〜７のいずれか１項に係る半導体装置の製造方法において、複数の半導体素子チップを接着剤を介して基材部に、各チップ表面が同一平面をなすようにアライメントを行って貼り付ける工程と、前記複数の半導体素子チップを絶縁性樹脂で樹脂封止を行う工程と、前記基材部を剥離する工程とを少なくとも備え、前記樹脂封止された複数の半導体素子チップからなる半導体システムチップアレイを形成することを特徴とするものである。
【００２１】
このように構成された半導体装置の製造方法によれば、薄型化が可能で複数の半導体素子チップを並べたウエハーと同等の半導体システムチップアレイ構成をもつ半導体装置を容易に製造することができる。
【００２２】
請求項９に係る発明は、請求項８に係る半導体装置の製造方法において、前記基材部は、アライメント用の位置合わせマークが形成されていることを特徴とするものである。このように構成することにより、半導体素子チップを正確に且つ容易に位置合わせを行って半導体装置を製造することが可能となる。
【００２３】
【発明の実施の形態】
次に、実施の形態について説明する。まず、本発明の第１の実施の形態について説明する。図１及び図２は、それぞれ本発明に係る半導体装置の第１の実施の形態を一部省略して示す斜視図及び平面図で、図３は図２のＡ−Ａ′線に沿った省略部分を含む断面図を示す。図１〜３において、１ａ，１ｂ，１ｃ，１ｄは、それぞれ機能が異なる非積層の平面状に配置した単体の半導体素子チップで、通常のＩＣなどと同様にパッシベーション膜までウエーハ状態で製造され、検査後に個片化された良品の半導体素子チップである。これらの半導体素子チップ１ａ〜１ｄは極力狭ピッチで配置され、各半導体素子チップ間は絶縁性の樹脂４で封止されており、これらの平面状に配置された複数の半導体素子チップ裏面には、補強材５が接着されている。また半導体素子チップ表面には応力緩和層６が形成され、必要に応じてビアホール７を設けると共に、応力緩和層６上には金属配線２が形成されて、各半導体素子チップ１ａ〜１ｄ間の電気的接続がなされている。更に、応力緩和層６上には保護膜８が形成されて、該保護膜８の必要個所にはビアホール９と共に外部電極との電気的接続を行うための突起電極３が形成されている。なお、図１及び図２においては、先に述べたように、応力緩和層６及び保護膜８の図示が省略されているが、応力緩和層６上に形成される金属配置線２及び保護膜８上に形成される突起電極３は、模式的に図示している。
【００２４】
このようにして、種々の機能を有する複数の半導体素子チップ１ａ〜１ｄから、新たに多機能化された半導体システムチップアレイが形成される。したがって、システムオンチップと同等あるいはそれ以上の機能を有しながら、更なる高集積化及び小型化が可能であると共に、半導体素子チップ間の相互配線も容易に行われて電気的特性の劣化もなく、信頼性があり、種々の実装形態への応用が可能な半導体装置が実現可能となる。
【００２５】
次に、第１の実施の形態に係る半導体装置の製造方法を、図４乃至図１２を参照しながら説明する。本半導体装置の製造にあたっては、単一の半導体装置すなわち単一の半導体システムチップアレイのみを製造するのではなく、ウエーハに複数のＩＣチップを製造するのと同様に、複数の半導体システムチップアレイを同時に製造するものである。まず図４に示すように、位置合わせ用のアライメントマークを施した基材１０に接着剤１１を介して、アライメントを行って異なる機能を有する複数の半導体素子チップ１の表面側を接着する。接着剤としてはエポキシ系の接着剤が望ましいが、半導体素子チップ表面が正確に同一平面上に揃えられるように貼り合わせることができ、且つ半導体素子チップに特性上の悪影響を与えるものでなければ、接着剤の種類及び材質は問わない。貼り合わされる基材１０の材質は、プラスチックやセラミックなど考えられるが、ガラスなど透明な材質のものを使用することにより、貼り合わせの様子が観察でき、更なる正確なアライメントが可能となる。
【００２６】
次に、図５に示すように、半導体素子チップ１の裏面側及び該チップ間の隙間を、樹脂４により樹脂封止を行う。この封止樹脂４としては、絶縁性であると共に、半導体チップ１の特性に悪影響を与えない材質が必要となり、エポキシ系あるいはシリコン系樹脂や紫外線硬化型の接着剤などが好ましい。しかしながら、これらに限定されることはなく、前述した特性を有するものであれば、その種類及び材質は問わない。
【００２７】
続いて図６に示すように、半導体素子チップ１の裏面が剥き出し状態になるまで、封止樹脂４を研磨する。更に、チップアレイの薄型化を図りたい場合には、半導体素子チップ自体をも研磨して、全体を薄くしてもよい。
【００２８】
次に、図７に示すように、研磨面すなわち半導体素子チップ裏面側に補強材５を貼り付け、半導体素子チップ表面側の基材１０を接着剤１１ごと剥離する。補強材５の材質としては、セラミックやガラスなど挙げられるが、熱による線膨張係数が低く、絶縁性があり、形成されたチップアレイを保持出来る強度を備えたものであれば、有機、無機材料に関わらず、その材質は問わない。この状態で、機能の異なる半導体素子チップが複数個規則正しく配列され、且つチップ表面が同一平面上に揃えられることにより、後述する半導体製造の前工程に準ずるスパッタや蒸着などの薄膜形成や、ビア形成などの手法が使え、且つこの工程をバッチ処理で行えるようになる、半導体システムチップアレイのベースとなる半導体基板が完成する。
【００２９】
次に、図８に示すように、図７に示した半導体基板の表裏を反転して、半導体素子チップ表面に応力緩和層６を形成する。この応力緩和層６は、本半導体装置を更に別のボードに、突起電極を介して接合する際に、接合部分の応力や負荷を分散させて、接合信頼性を確保するためのものであり、材料としては、シアノアクリレート類、ポリウレタンやシリコンベース類の接着剤及び接着フィルム、並びにエポキシ類樹脂及び樹脂フィルム、並びにポリイミド類のフィルムなど挙げられるが、応力開放に関して所望の特性（弾性、厚み、絶縁性）が得られれば、何を用いてもよい。
【００３０】
次に、図９に示すように、各半導体素子チップ間の相互配線及び外部電極接続用に、応力緩和層６に対して必要に応じてビアホール７を設けると共に、金属配線２を形成する。ビアホール７の形成は、フォトエッチングが一般的であり望ましい。金属配線２としては、Ａｌ  が一般的であるが、この他にもＣｕ  やＴｉ  など、通常の半導体プロセスでの配線工程に使用される配線材料でもよいことは言うまでもない。金属配線２の形成においては、全面に金属膜を形成後フォトエッチにより配線パターンを形成してもよいし、印刷によって形成してもよい。
【００３１】
次に，図１０に示すように、半導体素子チップアレイ上に絶縁層となる保護膜８を塗布する。保護膜８としては、電気的に絶縁性があり、且つ耐湿性があり、後述するような加工（ビアホール加工、メタライゼーション）が容易であれば、その材質は問わない。また、形成方法としては、スピンコートによって塗布してもよいし、印刷によって形成してもよいが、後述するようにビアホールを設ける必要があるため、２０〜３０μｍ程度の厚さが望ましい。しかしながら、ビアホールの形成が可能であれば、保護膜の厚さは、この限りではない。
【００３２】
続いて、図１１に示すように、保護膜８にビアホール９の形成を行い、ビアホール９内に金属材料を充填すると共に、ビアホール９上に外部端子との電気的接続手段となる突起電極３を形成する。ビアホール９の形成には、通常レーザー加工が一般的であるが、絶縁層である保護膜８の深さに対応したディープエッチが可能であれば、フォトエッチングでもよい。ビアホール９内に充填する金属としては、Ａｌ  やＣｕ  などが挙げられるが、通常の半導体プロセスのビアホールやコンタクト形成に用いられる金属材料を流用しても勿論かまわない。また、必要に応じて、金属配線２を形成する配線層と保護膜８を形成する絶縁層を、それぞれ複数層形成しても構わない。その後、ビアホール９上に外部端子との電気的接続を行うために、ニッケルあるいは金メッキを施した上、突起電極３を形成する。もしくは、ビアホール９上に改めて金属配線層を形成した上で、同様にして突起電極３を形成する。突起電極３としては、通常半田やＣｕ  のバンプあるいは半田ボールなどが用いられるが、他の基板に対して電気的接続が不具合なく取れるようであれば、その形状、製造方法は問わない。
【００３３】
以上のような製造方法により、例えば、図１２に示すような複数の半導体素子チップからなる半導体システムチップアレイが複数個形成された半導体システムチップアレイ群ができる。なお、図１２においても、応力緩和層６及び保護膜８の図示が省略されている。ここで、スクライブライン１２に沿ってダイシングすることにより、図１に示すような単体の半導体システムチップアレイが完成する。ここで、ビアホール上での金属配線を自由に引き回すことにより、この金属配線上に形成する突起電極の任意の配列が可能となる。勿論、各半導体素子チップ内の回路素子から直上に最短距離で突起電極まで金属配線を引き出せることは言うまでもない。また、本実施の形態では、突起電極位置がランダムに記載されているが、半導体素子チップにかかる応力を分散させるため、ダミーバンプの配設を含めて、チップ中心に対して対称に形成してもよい。
【００３４】
また、本実施の形態では金属配線層は単層としたものを示したが、多層化することにより電源層あるいは接地層を設けることが可能となり、電気的特性の向上が図れる。更に半導体素子チップ間は、絶縁性樹脂で絶縁されているため、事実上の確実な素子分離が図られていることとなり、電気的にも非常に有利となる。また、各半導体素子チップ間の相互配線等を最短距離でレイアウトして信号の劣化を防ぐことにより、更に電気的特性を向上させることが可能となる。
【００３５】
更に、本実施の形態では、半導体システムチップアレイの表面側に、外部端子との電気的接続手段である突起電極（バンプ）を設けたものを示したが、表面側に突起電極を設けるのではなく、次のように突起電極を設けてもよい。すなわち、ダイシングして単体の半導体システムチップアレイを形成した後、該チップアレイの表面側のビアホールから側面に、あるいは側面から裏面にわたって配線領域を形成する。そして、その配線領域上に外部端子との電気的接続手段である突起電極などを形成してもよい。このような構造とすることにより、種々の実装形態への応用が可能となる。
【００３６】
更に、本実施の形態では、半導体装置となる半導体システムチップアレイを構成する複数の半導体素子チップの種類には何等制限はなく、本実施の形態はあらゆる種類の半導体素子チップに応用可能である。すなわち、デジタル・アナログの分け隔てなく、これらの半導体素子チップを混載することが可能となる。例えば、固体撮像素子などの受光センサチップと、駆動回路及び信号処理回路などのＩＣチップを集積化して、１システムチップアレイ化することも可能である。このような構成によれば、複雑且つ大規模な駆動回路あるいは信号処理回路により１チップ化できなかった固体撮像装置も、小型化できると共に、撮像特性への悪影響の心配もない信頼性のある固体撮像装置が実現できる。また、チップアレイの裏面に貼り付ける補強材５や、この補強材５を半導体システムチップアレイに貼り付ける接着剤として、光学的な透過率の高い材料を使用することにより、裏面照射型撮像素子のシステムチップアレイ化にも対応可能となる。
【００３７】
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態のように、良品チップ単体を平面状に配置して、半導体システムチップアレイを構成するのではなく、図１３に示すような、複数の半導体素子チップを積層してなる積層半導体チップユニット２１をアレイ状に配置して半導体システムチップアレイを形成し、半導体装置を構成するものである。図１３において、２２ａ，２２ｂ，２２ｃは機能が異なる半導体素子チップで、通常のＩＣチップなどと同様にパッシベーション膜までウエーハ状態で製造され、検査後に個片化された良品の半導体素子チップである。２３は各半導体素子チップ２２ａ，２２ｂ，２２ｃの電極パッドからチップ側面及び裏面にまで形成された配線領域、２４は各半導体素子チップ間の電気的接続を行うための配線領域２３上に形成された突起電極である。そして、このように構成されている複数の積層半導体チップユニット２１を、第１の実施の形態と同様に、僅かな間隔をおいてアレイ状に配置し、封止樹脂で封止して半導体装置を構成している。また、本積層半導体チップユニット２１の表面あるいは裏面に、外部との電気的接続を行うための突起電極を設けてもよいことは言うまでもない。
【００３８】
次に、本実施の形態に係わる半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法は、基本的には第１の実施の形態の半導体装置の製造方法と同様であるため、図１４〜図１７を参照しながら簡単に説明する。なお、本積層半導体チップユニット自体の製造方法については、その説明を省略する。まず、図１４に示すように、複数の積層半導体チップユニット２１の表面側を接着剤２５を介して基材２６に接着する。次に、図１５に示すように、樹脂２７にて封止を行う。ここで、封止樹脂２７としては、積層半導体チップユニット２１の隙間にも十分入り込めるだけの低い粘性を有していれば、その種類は問わない。次に、図１６に示すように、封止樹脂２７を研磨などして、積層半導体チップユニット２１の最下層チップのチップ裏面を露出させる。ここでは、研磨後に配線領域２３が露出される様に高精度に研磨することで、裏面に接続手段を確保することも可能になる。
【００３９】
続いて、図１７に示すように、補強材２８を裏面側に接着した後に、基材２６及び接着剤２５を除去する。最後に第１の実施の形態と同様に、必要に応じて各積層半導体チップユニット２１間の配線を表面上に形成すると共に、外部電極との電気的接続を行うための突起電極を形成する（図示せず）。これにより、積層半導体チップユニットを用いた場合もシステムチップアレイを形成することが可能となる。なお、本実施の形態で用いる接着剤、基材及び補強材、更には突起電極は、第１の実施の形態で用いたものが使用可能である。
【００４０】
このような第２の実施の形態に係る半導体装置の構成及び製造方法により、擬似的にウエハーを積層したものと等価な半導体システムチップアレイからなる半導体装置を実現することができ、生産性がよく、コストの点でも有意である。また、同一の半導体チップでなく、複数種類の半導体チップを積層した積層半導体チップユニットについても、同様の手法を用いることにより、擬似的にウエハーを積層したものと等価な半導体システムチップアレイからなる半導体装置を実現することができ、生産性がよく、コストの点でも有意である。
【００４１】
【発明の効果】
以上実施の形態に基づいて説明したように、請求項１に係る発明によれば、薄型化が可能で複数の半導体素子チップをアレイ状に並べたウエハーと同等の半導体システムチップアレイ構成をもつ半導体装置を実現することができ、また各チップ表面が同一平面をなすように配列された各チップ間段差のない構成をもたせることにより、半導体製造の前工程に準ずるスパッタや蒸着などの薄膜形成や、ビア等の形成手法が使え、且つこの工程をバッチ処理で行う手法などを用いることが可能となる。また請求項２に係る発明によれば、複数種類の半導体チップで構成した半導体装置を得ることができる。また請求項３に係る発明によれば、固体撮像素子チップを備え、小型化され高信頼性の受光センサへの応用が容易な半導体装置が得られる。また請求項４に係る発明によれば、薄型化された平板状の半導体装置が得られる。また請求項５に係る発明によれば、半導体素子チップを積層した積層半導体チップユニットをアレイ化した半導体装置を得ることができる。また請求項６に係る発明によれば、半導体素子チップ間及び外部端子との最適な電気的接続構造を備えた半導体装置が得られる。また請求項７に係る発明によれば、半導体素子チップ間の最適な配線構造、及び外部端子との最適な電気的接続構造を備えた半導体装置が得られる。また請求項８に係る発明によれば、薄型化が可能で複数の半導体素子チップを並べたウエハーと同等の半導体システムチップアレイをもつ半導体装置を容易に製造することができる。また請求項９に係る発明によれば、半導体素子チップを正確に且つ容易に位置合わせを行って半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の第１の実施の形態を一部省略して示す斜視図である。
【図２】図１に示した第１の実施の形態を一部省略して示す平面図である。
【図３】図２のＡ−Ａ′線に沿った断面を省略部分を含めて示す第１の実施の形態の断面図である。
【図４】本発明に係わる第１の実施の形態の半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図５】図４に示した製造工程に続く製造工程を示す断面図である。
【図６】図５に示した製造工程に続く製造工程を示す断面図である。
【図７】図６に示した製造工程に続く製造工程を示す断面図である。
【図８】図７に示した製造工程に続く製造工程を示す断面図である。
【図９】図８に示した製造工程に続く製造工程を示す断面図である。
【図１０】図９に示した製造工程に続く製造工程を示す断面図である。
【図１１】図１０に示した製造工程に続く製造工程を示す断面図である。
【図１２】図４〜図１１に示した製造工程で製造された半導体システムチップアレイ群を一部省略した状態で示す斜視図である。
【図１３】本発明の第２の実施の形態の積層半導体チップユニットを示す断面図である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための製造工程を示す断面図である。
【図１５】図１４に示した製造工程に続く製造工程を示す断面図である。
【図１６】図１５に示した製造工程に続く製造工程を示す断面図である。
【図１７】図１６に示した製造工程に続く製造工程を示す断面図である。
【図１８】従来提案の混載集積回路装置の一例を示す平面図及び断面図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ，２２ａ，２２ｂ，２２ｃ  半導体素子チップ
２  金属配線
３，２４  突起電極
４，２７  封止樹脂
５，  ２８  補強材
６  応力緩和層
７，９  ビアホール
８  保護膜
１０，２６  基材
１１，  ２５  接着剤
１２  スクライブライン
２１  積層半導体チップユニット
２３  配線領域
【図１】
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【図２】
2004153130.tif 000004
【図３】
2004153130.tif 000005
【図４】
2004153130.tif 000006
【図５】
2004153130.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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