(57)【要約】【課題】多様な形態のバースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にできるバーストエッジ検出回路及び歪補償増幅装置を提供する。【解決手段】バースト波のエッジを検出するための電圧基準値が複数設定され、バースト波を含む入力信号のレベルが各電圧基準値以上又は電圧基準値以下になったか否かを検出することでバースト波の立ち上がり及び立ち下がりをリアルタイムで検出するバーストエッジ検出部２０を設け、バーストエッジ検出部２０における検出結果に応じて、入力信号のレベルに対応した移相及び減衰の制御による増幅器１８の歪補償を行う歪補償増幅装置である。【選択図】　　　　図１
2004112252.tif 000002
【特許請求の範囲】
【請求項１】
バースト波のエッジを検出するために複数の電圧基準値が設定され、バースト波の入力信号のレベルと各電圧基準値とを比較し、前記入力信号のレベルが前記電圧基準値以上であるとバースト波が立ち上がった状態を示すエッジ検出信号を出力し、バースト波が立ち上がった状態で、前記入力信号のレベルが前記電圧基準値未満になるとバースト波が立ち下がった状態を示すエッジ検出信号を出力することを特徴とするバーストエッジ検出回路。
【請求項２】
バースト波の入力信号を増幅しつつ、増幅の際に発生する歪を補償する歪補償増幅装置であって、
請求項１記載のバーストエッジ検出回路から出力されるエッジ検出信号の状態を監視し、前記エッジ検出信号の状態の変化により、バースト波の立ち上がり及び立ち下がりを検出すると、前記立ち上がり及び立ち下がりの際のバースト波のレベルを検出して前記入力信号に対する移相量及び減衰量を特定し、前記移相量に基づいて前記入力信号の移相調整及び振幅調整を行って前記入力信号の歪補償を行うことを特徴とする歪補償増幅装置。
【請求項３】
増幅を行う前にバースト波の入力信号を遅延させる遅延器を設けたことを特徴とする請求項２記載の歪補償増幅装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バースト波の無線信号に対して歪補償を行うバーストエッジ検出回路及び歪補償増幅装置に係り、特にバースト波のエッジを検出してエッジレベルに対応して歪補償を行うことのできるバーストエッジ検出回路及び歪補償増幅装置に関する。
【０００２】
【従来の技術】
近年、移動体通信システムの基地局装置で用いられる無線増幅装置には、消費電力の低減、無線送信回路の高効率化及び高度の線形性が要求されている。移動体通信システムで用いられる無線増幅装置では、複数の移動局間の通信を行うために多種類の周波数の信号を同時に増幅する必要があるが、この増幅を行うと相互変調歪が発生し、増幅された信号に混入される。
【０００３】
このため移動体通信システムでは、無線増幅装置として、信号の増幅の際に発生する歪の補償を行う歪補償増幅装置が一般的に用いられている。歪補償増幅装置としては、増幅の際に発生する歪を相殺するための歪補償制御を送信信号に対して増幅前に行うアダプティブプリディストーション方式（以下、ＡＰＤ方式）と、増幅後の送信信号から歪成分を抽出し、抽出した歪成分と増幅後の送信信号における歪成分を相殺して送信信号の増幅結果を出力するフィードフォワード方式（以下、ＦＦ方式）とが知られている。
【０００４】
まず、ＡＰＤ方式の歪補償増幅装置について、図１２を用いて説明する。図１２は、従来のＡＰＤ方式の歪補償増幅装置の構成ブロック図である。図１２のＡＰＤ方式の歪補償増幅装置は、送信対象のデータを直接入力するベースバンド入力方式となっている。
図１２において、送信対象であるデジタルの入力信号は、同相成分（図ではＩ）と直交成分（図ではＱ）とに分かれて、それぞれ遅延部６１、６２に入力される。遅延部６１及び６２に入力された入力信号の各成分は、一定時間遅延された後、それぞれＤ／Ａ変換器（図ではＤ／Ａ）６３、６４に出力され、アナログの信号に変換される。遅延部６１及び６２は、Ｄ／Ａ変換器６３への出力タイミングへの同期を図る目的で設けられている。
【０００５】
アナログ変換された入力信号の各成分は、直交変調部６５に入力される。直交変調部６５は、入力信号の両成分を用いて直交変調を行い、変調結果を結合部６６に出力する。
図１２の歪補償増幅装置では、遅延部６１及び６２、Ｄ／Ａ変換器６３及び６４、直交変調部６５の組はキャリアの周波数毎にｎ組（ｎ＞１）設けられており、各組において上記動作が行われることで、異なるキャリア周波数による入力信号の直交変調が行われる。
【０００６】
結合部６６は、各組における直交変調部６５−１〜６５−ｎから出力された変調結果を合成し、送信信号として歪補償部６７及びログアンプ（図ではＬＯＧＡＭＰ）６９に出力する。
【０００７】
ログアンプ６９は、結合部６６から出力された送信信号のレベルを対数変換し、変換結果をレベルの特性値として、Ａ／Ｄ変換器（図ではＡ／Ｄ）７０に出力する。Ａ／Ｄ変換器７０はレベルの特性値をデジタル変換し、制御部７１に出力する。
【０００８】
制御部７１は、入力されたレベルの特性値に基づいて、歪補償制御及びバイアス制御を行う。制御部７１には、レベルの特性値と、歪補償制御及びバイアス制御のパラメータとが対応付けられて記憶されたテーブルが内蔵されており、入力されたレベルの特性値に基づいて、内蔵されているテーブルを参照して対応するパラメータを読み出し、パラメータに基づいた制御信号をＡ／Ｄ変換器７２でデジタル変換し、歪補償部６７又は増幅器（図ではＡＭＰ）６８に出力する。制御部７１は、歪補償部６７に対しては位相制御及び振幅制御、増幅器６８に対しては、バイアス制御に関しての制御信号を出力する。
【０００９】
歪補償部６７は、Ａ／Ｄ変換器７２から制御信号が出力されると、当該制御信号に基づいて、結合部６６から出力された送信信号の歪補償を行う。歪補償部６７には、位相可変器及び減衰器とが内蔵されており、当該制御信号に基づいて、送信信号に対し位相制御及び振幅制御を行って、歪補償を行う。歪補償が行われることで、送信信号には、増幅器６８での増幅の際に発生する歪成分の逆特性が与えられる。歪補償部６７は、歪補償の行われた送信信号を増幅器６８に出力する。
【００１０】
増幅器６８は、当該送信信号の増幅を行うが、増幅の際に発生する歪成分は、送信信号に含まれる歪成分の逆特性と相殺されるため、増幅器６８からは、送信信号の本来の周波数である基本波の増幅結果が出力される。
また、増幅器６８は、Ａ／Ｄ変換器７２から出力されるバイアス制御の制御信号に基づいて、不要なバイアス電流及び雑音を制限する処理を行う。
【００１１】
図１２の歪補償増幅装置は、増幅前の送信信号のレベルに基づいて、増幅前の入力信号の位相及び振幅を調整することで、歪補償を行っている。上述した動作によって図１２の歪補償増幅装置は、入力信号に歪の逆特性を予め与えることで増幅の際に発生する歪成分を相殺させ、送信信号の基本波のみを所望の増幅度で増幅し、出力する。
【００１２】
次に、ＦＦ方式の歪補償増幅装置について、図１３を用いて説明する。図１３は、従来のＦＦ方式の歪補償増幅装置の構成ブロック図である。また図１３では、歪補償増幅器を構成する各素子におけるスペクトラム波形を合わせて示している。
【００１３】
図１３の歪補償増幅装置は機能上、入力信号を分岐して一方の入力信号を増幅し、増幅入力信号と他方の入力信号とを逆位相で合成させて歪成分を出力する歪検出ループと、歪成分と増幅入力信号とを合成して歪成分を除去した結果を出力する歪補償ループとに大別できる。図１３において、分配器８１から方向性結合器８５までが歪検出ループ、方向性結合器８５から方向性結合器８９までが歪補償ループに相当する。
【００１４】
直交変調済みのマルチキャリアの入力信号は、分配器８１に入力されると、歪検出ループにおいて、それぞれ主増幅器（図では主ＡＭＰ）８３のルートと、遅延器８４のルートとに分配される。
主増幅器８３のルートでは、入力信号はまず、ベクトル調整器８２によって位相及び振幅の調整が行われ、さらに主増幅器８３によって増幅され、方向性結合器８４に出力される。主増幅器８３における増幅によって、入力信号は本来の周波数である基本波成分の他に、基本波成分の近傍に周波数をもつ歪成分が生成される。
また、ベクトル調整器８２は、後述する制御部９３から出力される制御信号に基づいて、入力信号の位相及び振幅の調整を行う。
【００１５】
一方、遅延器８４のルートに入力された入力信号は、遅延器８４において遅延された後、方向性結合器４７に入力される。
歪検出ループでは、後述する歪成分の検出のために、主増幅器８３のルートと遅延器８４のルートにおける入力信号の位相及び振幅を合わせておく必要がある。このため歪検出ループでは、遅延器８４が設けられている。
【００１６】
方向性結合器８５では入力された両ルートの入力信号に基づいて二つの出力がなされる。一方の出力は主増幅器８３で増幅された入力信号がそのまま遅延器８６に出力され、他方の出力は主増幅器８３で増幅された入力信号と、遅延器８４で遅延された入力信号とが逆位相で合成され、結果として歪成分が補助増幅器（図では補助ＡＭＰ）８８に出力される。
【００１７】
方向性結合器８５から出力された、増幅された入力信号は、遅延器８６で遅延され、方向性結合器８９に入力される。また歪成分はベクトル調整器８７によって位相及び振幅の調整が行われた後、補助増幅器８８で遅延器８６における入力信号と同レベルに増幅され、方向性結合器５１に入力される。歪補償ループにおいても、歪補償のために両ルートにおける入力信号の位相を合わせておく必要があり、このため遅延器８６が設けられている。
また、ベクトル調整器８７は、後述する制御部９３から出力される制御信号に基づいて、歪成分の位相及び振幅の調整を行う。
【００１８】
方向性結合器８９では、増幅された入力信号と増幅された歪成分とが逆位相で合成されることで入力信号中の歪成分が相殺され、結果として増幅された基本波成分、すなわち送信信号を出力する。尚、方向性結合器８９の他方の出力端子には、終端器（図示せず）が設置されており、ここからの出力は行われない。
【００１９】
また、方向性結合器８９から出力された送信信号は、結合器９０を経由してログアンプ（図ではＬＯＧＡＭＰ）９１にも出力される。ログアンプ９１は、図１２の歪補償増幅装置と同様、送信信号のレベルを対数変換し、変換結果をレベルの特性値として、Ａ／Ｄ変換器（図ではＡ／Ｄ）９２に出力する。Ａ／Ｄ変換器９２はレベルの特性値をデジタル変換し、制御部９３に出力する。
【００２０】
制御部９３は、入力されたレベルの特性値に基づいて、歪補償制御を行う。制御部９３には、レベルの特性値と、歪制御のパラメータとが対応付けられて記憶されたテーブルが内蔵されており、入力されたレベルの特性値に基づいて、内蔵されているテーブルを参照して対応するパラメータを読み出し、ベクトル調整器８２及び８７に対し、パラメータに基づいた制御信号を出力する。すなわち制御部９３は、位相制御及び振幅制御に関する制御信号をＤ／Ａ変換器９４及び９５でデジタル変換し、ベクトル調整器８２及び８７に出力する。
ベクトル調整器８２は、Ｄ／Ａ変換器９４から出力される制御信号に基づいて、送信信号又は歪成分の位相及び振幅の調整を行う。
ベクトル調整器８７は、Ｄ／Ａ変換器９５から出力される制御信号に基づいて、送信信号又は歪成分の位相及び振幅の調整を行う。
【００２１】
図１３の歪補償増幅装置は、送信信号中に歪成分が残っている場合、方向性結合器８９において歪成分が相殺されるよう、増幅された送信信号のレベルに基づき入力信号の位相及び振幅を調整することで、歪補償を行っている。上述した動作によって図１３の歪補償増幅装置は、増幅された入力信号中の歪成分を除去し、基本波に対して所望の増幅度で増幅された送信信号を出力する。
【００２２】
携帯電話によるデータ通信では、様々な利用者ニーズへの対応すべく、モバイル環境下での高速インターネット環境の実現等が期待されている。しかしながら通信の高速化を実現するにあたっては、増大する消費電力をいかに低減させるかが問題となる。
このため無線増幅装置では従来から、電力制御により消費電力を下げる方式が採用されており、最近では無線信号としてバースト波を用いて消費電力を下げる方式が取り上げられている。バースト波による無線通信では、通信データの未送信時には無線信号のレベルが抑えられ、送信時にはレベルが急激に変化することによって、通信時における消費電力を低減することができる。
【００２３】
バースト波を用いた無線通信の代表的な方式として、ＨＤＲ（Ｈｉｇｈ　Ｄａｔａ　Ｒａｔｅ）では、基地局からの距離が常に変動する端末に対し、下り回線の電力制御は行われず、送信電力を一定にして、代わりにデータスピードの制御が行われる。
すなわちＨＤＲは、基地局装置からの下り信号に直接拡散方式のＣＤＭＡ（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ）を採用せず、ＴＤＭＡ（Ｔｉｍｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ）を採用している。ＨＤＲを採用している基地局装置は、受信状態のよい移動局に対し優先的にデータ通信速度を高速化するようにシンボルレートを設定し、当該レートのタイムスロットを各端末に割り当て、信号にはバースト波を採用している。ＨＤＲの下り信号では、パケット長は１０２４〜４０９６ｂｉｔ、送信時間は１パケット当たり１．６７〜２６．６７ｍｓ間で可変な仕様としている。
また、バースト波は、ＨＤＲだけではなく、他のデータ通信にも用いられている。
【００２４】
しかしながら、先述した従来のＡＰＤ方式及びＦＦ方式の歪補償増幅装置は、制御部において入力信号のレベルをサンプルタイミングにしたがって定期的に読み込んで、レベルに応じた歪補償制御を行うため、バースト波の急峻なレベルの変化に追従できず、一時的に特性劣化に至ることがあった。
【００２５】
従来の歪補償増幅装置におけるサンプルタイミングと、バースト波との関係について、図１４を用いて説明する。図１４は、バースト波のエッジトリガタイミングを表した説明図である。図１４では、バースト波の波形の種類別にそれぞれ図１４（ｉ）（ｉｉ）（ｉｉｉ）とに分けて説明している。
また、図１４の各図において、バースト波内に示されている上向きの矢印は、バースト波の立ち上がりを表し、下向きの矢印は、バースト波の立ち下がりを表している。また、バースト波の下に示されている複数の特定間隔の矢印は、従来の歪補償増幅装置におけるレベル読み込みのサンプルタイミングを表している。また、図１４の各図において、時間は左から右へ進行している。
【００２６】
図１４（ｉ）では、最も左に示されている最先のサンプルタイミングと、次のサンプルタイミングの間に最初のバースト波が立ち上がっている。従来の歪補償増幅装置では、サンプルタイミングにおける入力信号のレベルを読み込んでおり、サンプルタイミング以外のタイミングでは、レベルの読み込みは行われない。
このため、従来の歪補償増幅装置では、バースト波の立ち上がりが発生するエッジトリガタイミングにおける入力信号のレベルを読み込むことができず、次のサンプルタイミングが来るまでレベルを読み込むことができない。立ち下がりの場合も同様の理由で、次のサンプルタイミングが来るまで、レベルを読み込むことができない。
【００２７】
したがって、従来の歪補償増幅装置は、エッジトリガタイミングに同期して入力信号のレベルを読み込むことができないため、バースト波の立ち上がり及び立ち下がりのレベル（以下、エッジレベル）に対応して歪補償を行うことができず、歪の含まれたまま無線送信が行われる場合があり、送信信号の品質が劣化し、漏洩電力の規格を満足できない。
【００２８】
特に、図１４（ｉｉ）に示すように、バースト波の発生時間がサンプルタイミングより短い場合や、図１４（ｉｉｉ）に示すように、バースト波のレベルが段階別に変化する場合には、バースト波のエッジレベルに対応した歪補償を行うことはより困難となり、送信信号の劣化はより顕著となる。
ＨＤＲ等ではバースト波のレベルは、基地局と端末との距離が近い場合には低くなり、逆に距離が遠い場合には高くなる傾向がある。移動通信システムではバースト波のレベルは頻繁に変化するため、バースト波のレベルに対応して歪補償を行う歪補償増幅装置が切望されている。
【００２９】
また、バースト波に対応して歪補償を行う従来技術としては、平成６年８月１９日公開の特開平６−２３２６６５号「送信出力制御方式」（出願人：株式会社日立製作所、発明者：下釜精弘）が提案されている。
当該発明では、電力増幅器で増幅された高周波信号に対して、出力電力が一定となるよう減衰制御を行ってから検波し、当該検波結果である包絡線信号と、ベースバンド帯域における基準包絡線信号の差電圧を検出し、電力増幅器の前段に設けられた可変利得増幅器に当該差電圧を印加し、当該可変利得増幅器から出力される高周波信号のレベルを調整している。これにより、バースト波のエッジ部分が緩やかな基準包絡線信号と比較して差電圧を検出し、当該差電圧に基づいて高周波信号の電圧を制御できるため、バースト波に対応して歪補償を行うことができる。
【００３０】
【発明が解決しようとする課題】
しかしながら、上記従来の歪補償増幅装置では、上述したように、多様な形態のバースト波について、エッジレベルに対応した歪補償を行うことができず、歪の含まれたまま無線送信が行われる場合があり、送信信号の品質が劣化するという問題点があった。
【００３１】
また、特開平６−２３２６６５号の発明は、バースト波における振幅歪みに対応して歪補償を行うものであり、位相歪みに対しては歪補償を行うものでないため、バースト波についてエッジレベルに対応して正確な歪補償ができないという問題点があった。また基準包絡線信号を生成するための手段が必要となるため、回路構成が複雑となるという種々の問題点がある。
【００３２】
本発明は上記実情に鑑みて為されたもので、多様な形態のバースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にできるバーストエッジ検出回路及び歪補償増幅装置を提供することを目的とする。
【００３３】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、バースト波のエッジを検出するために複数の電圧基準値が設定され、バースト波の入力信号のレベルと各電圧基準値とを比較し、入力信号のレベルが電圧基準値以上であるとバースト波が立ち上がった状態を示すエッジ検出信号を出力し、バースト波が立ち上がった状態で、入力信号のレベルが電圧基準値未満になるとバースト波が立ち下がった状態を示すエッジ検出信号を出力するバーストエッジ検出回路であり、多様な形態のバースト波について、エッジを検出することができる。
【００３４】
また、バースト波の入力信号を増幅しつつ、増幅の際に発生する歪を補償する歪補償増幅装置であって、請求項１記載のバーストエッジ検出回路から出力されるエッジ検出信号の状態を監視し、エッジ検出信号の状態の変化により、バースト波の立ち上がり及び立ち下がりを検出すると、立ち上がり及び立ち下がりの際のバースト波のレベルを検出して入力信号に対する移相量及び減衰量を特定し、移相量に基づいて入力信号の移相調整及び振幅調整を行って入力信号の歪補償を行う歪補償増幅装置であり、多様な形態のバースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にできる。
【００３５】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る歪補償増幅装置は、バースト波のエッジを検出するための基準値を複数備え、バースト波を含む入力信号のレベルがエッジの基準電圧以上又は基準電圧以下になったか否かをリアルタイムで検出するバーストエッジ検出部を設け、バーストエッジ検出部における検出結果に応じて、入力信号のレベルに対応した移相及び減衰の制御による歪補償を行うものであり、これにより多様な形態のバースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にすることができる。
尚、請求項におけるバーストエッジ検出回路は図のバーストエッジ検出部に相当する。
【００３６】
本発明の第１の実施の形態の歪補償増幅装置（以下、第１の装置）の構成について、図１及び図２を用いて説明する。図１は、第１の装置の構成ブロック図である。第１の装置は、ＡＰＤ方式の歪補償増幅装置であり、送信対象のデータを直接入力するベースバンド入力方式となっている。
第１の装置は、遅延部１１及び１２と、Ｄ／Ａ変換器（図ではＤ／Ａ）１３及び１４と、直交変調部１５と、結合部１６と、歪補償部１７と、増幅器（図ではＡＭＰ）１８と、ログアンプ（図ではＬＯＧＡＭＰ）１９と、バーストエッジ検出部２０と、Ａ／Ｄ変換器（図ではＡ／Ｄ）２１と、制御部２２と、Ｄ／Ａ変換器（図ではＤ／Ａ）２３とから構成される。
また、第１の装置において、遅延部１１及び１２、Ｄ／Ａ変換器１３及び１４、直交変調部１５の組は、キャリアの周波数毎にｎ組（ｎ＞１）設けられている。
【００３７】
次に、第１の装置の各部の構成について説明する。
遅延部１１は、送信対象であるデジタルの入力信号の同相成分（図ではＩ）を一定時間遅延させて、Ｄ／Ａ変換器１３へ出力する。また、遅延部１２は、送信対象であるデジタルの入力信号の直交成分（図ではＱ）を一定時間遅延させて、Ｄ／Ａ変換器１４へ出力する。
遅延部１１及び１２は、対応するＤ／Ａ変換器１３及び１４への出力タイミングの同期を図る目的で設けられている。
【００３８】
Ｄ／Ａ変換器１３は、遅延部１１から出力された入力信号をアナログ変換し、アナログの入力信号を直交変調部１５に出力する。Ｄ／Ａ変換器１４は、遅延部１２から出力された入力信号をアナログ変換し、アナログの入力信号を直交変調部１５に出力する。
直交変調部１５は、Ｄ／Ａ変換器１３及び１４から出力されたアナログの入力信号の各成分を用いて直交変調を行い、変調結果を結合部１６に出力する。直交変調部１５は、各組において異なるキャリア周波数を用いて、直交変調を行い、結合部１６へ出力する。
【００３９】
結合器１６は、直交変調部１５−１〜１５−ｎから出力される直交変調結果を合成し、送信信号として歪補償部１７及びログアンプ１９へ出力する。
歪補償部１７は、後述する制御部２２から出力される制御信号に基づいて、入力される送信信号に対して歪補償を行って、増幅器１８に出力する。歪補償部１７は、可変移相器及び可変減衰器（いずれも図示せず）を内蔵しており、制御部２２からの制御信号に基づいて送信信号の位相及び振幅を調整することで、歪補償を行う。
【００４０】
増幅器１８は、送信信号の電力増幅を行い、増幅された送信信号を出力する。また増幅器１８は、制御部２２から出力される制御信号に基づいてバイアス制御を行い、不要な電流及び雑音の出力を制限する。
ログアンプ１９は、結合部１６から出力された送信信号のレベルを対数変換し、変換結果をレベルの特性値として、バーストエッジ検出部２０及びＡ／Ｄ変換器２１に出力する。
【００４１】
バーストエッジ検出部２０は、本発明の特徴部分であり、ログアンプ１９から出力されたレベルの特性値に基づいてバースト波の立ち上がり及び立ち下がり（エッジ）を検出し、検出結果に基づいたエッジ検出信号を制御部２２に出力する。バーストエッジ検出部２０の詳細な構成については、後述する。
【００４２】
Ａ／Ｄ変換器２１はレベルの特性値をデジタル変換し、変換結果を制御部２２に出力する。
制御部２２は、バーストエッジ検出部２０から出力されるエッジ検出信号と、Ａ／Ｄ変換器２１から出力されるレベルの特性値とに基づいて、歪補償部１７に行わせる歪補償の制御量を特定し、当該制御量の情報を含んだ制御信号をＤ／Ａ変換器２３に出力する。
また、制御部２２は、エッジ検出信号と、レベルの特定値に基づいて、増幅器１８のバイアス制御量を特定し、当該制御量の情報を含んだ制御信号をＤ／Ａ変換器２３に出力する。
また、制御部２２は、サンプルタイミング毎にレベルの特性値に基づいて、歪補償部１７に行わせる歪補償の制御量を特定し、当該制御量の情報を含んだ制御信号をＤ／Ａ変換器２３に出力する。
制御部２２の詳細な構成については、後述する。
【００４３】
Ｄ／Ａ変換器２３は、制御部２２から出力された歪補償の制御信号をアナログ変換し、歪補償部１７に出力する。また、Ｄ／Ａ変換器２３は、制御部２２から出力されたバイアス制御の制御信号をアナログ変換し、増幅部１８に出力する。
【００４４】
次に、第１の装置の動作について、図１を用いて説明する。
図１において、送信しようとするデジタルの入力信号は、同相成分と直交成分とに分かれて、それぞれ遅延部１１及び１２に入力される。第１の装置では、遅延部１１及び１２、Ｄ／Ａ変換器１３及び１４、直交変調器１５の組がキャリア周波数毎に設けられている。
【００４５】
遅延部１１−１及び１２−１に入力された、入力信号の各成分は、一定時間遅延され、それぞれＤ／Ａ変換器１３−１及び１３−２に出力される。Ｄ／Ａ変換器１３−１及び１３−２において、入力信号の各成分はデジタル変換され、直交変調部１５−１に出力される。
直交変調部１５−１は、入力信号の両成分を用いて、規定のキャリア周波数による直交変調を行い、変調結果を結合部１６に出力する。上記一連の動作によって、入力信号は特定のキャリア周波数によって直交変調される。
他の遅延部１１−２〜１１−ｎ、１２−２〜１２−ｎに入力された入力信号も、同様の動作によって、直交変調部１５−２〜１５−ｎでそれぞれ異なるキャリア周波数に変調されて結合部１６に出力される。
【００４６】
直交変調部１５−１〜１５−ｎで直交変調された入力信号は、結合部１６において合成され、合成結果は送信信号として、歪補償部１７及びログアンプ１９に出力される。以下、第１の装置において、歪補償部１７から増幅器１８までの一連の経路を「本線系」と、ログアンプ１９から制御部２２までの一連の経路を「制御系」と称する。
【００４７】
制御系に出力された送信信号は、まずログアンプ１９に入力されると、レベルの対数変換処理が行われる。対数変換結果はレベルの特性値として、バーストエッジ検出部２０及びＡ／Ｄ変換器２１に出力される。
バーストエッジ検出部２０は、レベルの特性値に基づいて、バースト波のエッジを検出し、検出結果に基づいてエッジ検出信号を生成し、制御部２２に出力する。バーストエッジ検出部２０の詳細な動作については、後述する。
【００４８】
Ａ／Ｄ変換器２１に出力されたレベルの特性値は、デジタル変換された後、制御部２２に出力される。
制御部２２は、バーストエッジ検出部２０から出力されたエッジ検出信号と、Ａ／Ｄ変換器２１から出力されたレベルの特性値に基づいて、歪補償部１７に行わせる歪補償の制御量を特定し、当該制御量の情報を含んだ制御信号をＤ／Ａ変換器２３に出力する。
制御部２２は、歪補償の制御量の特定として具体的に、歪補償部１７で行わせる位相制御における移相量と、振幅制御における減衰量とを特定し、特定された移相量及び減衰量の情報が含まれた制御信号をＤ／Ａ変換器２３に出力する。Ｄ／Ａ変換器２３に出力された制御信号は、アナログ変換されて歪補償部１７に出力される。
【００４９】
また、制御部２２は、エッジ検出信号と、レベルの特定値に基づいて、増幅器１８のバイアス制御を特定し、当該制御の情報を含んだ制御信号を増幅器１８に出力する。制御部２２は、バイアス制御の特定として具体的に、増幅器１８におけるバイアス電流の値を特定し、特定された情報が含まれた制御信号をＤ／Ａ変換器２３に出力する。Ｄ／Ａ変換器２３に出力された制御信号は、アナログ変換されて増幅部１８に出力される。
増幅器１８のバイアス制御は、送信信号にバースト波の出力がない場合に、増幅器１８から余分な出力を行わせないためのものである。また、第１の装置において、Ｄ／Ａ変換器２３は、複数の入力ポートと出力ポートを有し、データの入力先と出力先とが対応づけられている構成とすることが望ましい。
【００５０】
本線系において、歪補償部１７は、結合部１６から出力された送信信号の歪補償を行い、歪補償の行われた送信信号を増幅器１８に出力する。
歪補償部１７では、制御部２２から出力される制御信号に基づいて、可変移相器による移相調整及び可変減衰器による振幅調整が行われることにより、歪補償が行われる。歪補償が行われることで、送信信号には、増幅器１８での増幅の際に発生する歪成分の逆特性が与えられる。
【００５１】
増幅器１８は、歪補償の行われた送信信号を増幅して出力する。既述したように、歪補償の行われた送信信号には、増幅器１８での増幅の際に発生する歪成分の逆特性が与えられているため、増幅の際に発生する歪成分は、送信信号に含まれる歪成分の逆特性と相殺され、増幅器６８からは、送信信号の本来の周波数である基本波の増幅結果が出力される。
また、増幅器１８は、制御部２２から出力されるバイアス制御の制御信号に基づいて、不要な電流及び雑音の出力を制限する処理を行う。
【００５２】
次に、第１の装置における制御系の詳細な構成及び動作について、図２を用いて説明する。図２は、第１の装置における制御系の構成ブロック図である。尚、図１と同一の構成を有するものについては、同一の符号を付して説明する。
図２において、バーストエッジ検出部２０は、比較器２０１と、抵抗２０２及び２０３とから構成されている。バーストエッジ検出部２０には、検出対象とするバースト波のエッジの基準電圧であるエッジ基準電圧毎に、比較器２０１と、抵抗２０２及び２０３の組が設けられている。図２において、比較器２０１と、抵抗２０２及び２０３は、全部でｎ組（ｎ＞＝１）設けられている。
バーストエッジ検出部２０において、各比較器２０１の非反転入力端子（＋）には、ログアンプ１９からレベルの特性値が入力される。また、各抵抗２０２は、一端が電源Ｖｔに接続され、他端が対応する比較器２０１の反転入力端子（−）に接続されている。また、各抵抗２０３は、対応する抵抗２０２に並列に接続され、接地されている。
【００５３】
また、制御部２２は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２２１と、メモリ２２２とから構成されている。図２において、ログアンプ１９、Ａ／Ｄ変換器２０及びＤ／Ａ変換器２３は、図１と同一の構成であるため、説明は省略する。
【００５４】
バーストエッジ検出部２０において、比較器２０１は、ログアンプ１９から出力されるレベルの特性値と、抵抗２０２から出力されるレベル基準電圧とを比較して、比較結果に基づいて、出力信号の電圧を特定し、出力信号をエッジ検出信号として制御部２２に出力する。比較器２０１において、レベルの特性値は非反転入力端子に、基準電圧は反転入力端子にそれぞれ入力される。
比較器２０１から出力されるエッジ検出信号は、二種類の規定の電圧値をとるものであり、比較器２０１は特性値とレベル基準電圧値の大小関係によって、いずれかの電圧値に変更してエッジ検出信号を出力する。
【００５５】
抵抗２０２及び２０３は、分圧器を構成するものであり、抵抗２０２の一端は基準電圧Ｖｔを供給する電源に接続され、また他端は対応する比較器２０１の反転入力端子に接続されている。また抵抗２０３は、一端が接地され、他端が抵抗２０２に並列に接続されている。
抵抗２０２−１及び２０３−１、２０２−２及び２０３−２、…２０２−ｎ及び２０３−ｎはそれぞれ、基準電圧Ｖｔから異なるエッジ基準電圧Ｖ１、Ｖ２、…Ｖｎを分圧して、比較器２０１に供給するよう設定されている。つまり、各抵抗２０２及び２０３は、バースト波における立ち上がり又は立ち下がりを検出するためのエッジ基準電圧をそれぞれ異なる値となるよう設定し、比較器２０１に供給することで、多様な形態のバースト波のエッジの検出を可能としている。
エッジ基準電圧は、具体的には、抵抗２０２又は２０３の抵抗値を変える等の方法によって設定できる。
【００５６】
制御部２２において、ＣＰＵ２２１は、Ａ／Ｄ変換器２１から出力されるレベルの特性値をデータポート（図ではＤＡＴＡ）で受ける。ＣＰＵ２２１は、サンプルタイミングで当該特性値を検出して、メモリ２２２から当該特性値に対応した移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をＤ／Ａ変換器２３を介して歪補償部１７へ出力する。
【００５７】
また、ＣＰＵ２２１は、バーストエッジ検出部２０から出力されるエッジ検出信号を割り込みポート（図ではＩＮＴ１〜ＩＮＴｎ）で受ける。割り込みポートの数は、バーストエッジ検出部２０の比較器２０１の数に対応している。
ＣＰＵ２２１は、割り込みポートに入力されるエッジ検出信号の電圧が変化したとき、電圧の変化を検知して割り込み処理を行う。割り込み処理ではＣＰＵ２２１は、変化の際のレベルの特性値を検出し、当該特性値がバースト波の基準の電圧値を超えていれば、メモリ２２２から当該特性値に対応した移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をＤ／Ａ変換器２３を介して歪補償器１７へ出力する。
また、制御部２２は、特性値を検出し、当該特性値がバースト波の基準の電圧値以下であれば、メモリ２２２から当該特性値に対応したバイアス電流値を検索して読み出し、当該情報を含んだ制御信号をＤ／Ａ変換器２３を介して増幅器１８に出力する。
割り込み処理の詳細については、後述する。
【００５８】
メモリ２２２には、歪補償部１７において行われる位相調整の移相量、振幅調整の減衰量及び増幅器１８において行われるバイアス電流値とが、レベルの特性値と関連づけられたテーブル形式で格納されている。ＣＰＵ２２１はメモリ２２２へのアクセスによって、検知された特性値に基づいて、対応する移相量、減衰量及びバイアス電流値を検索し、読み出すことができる。
【００５９】
第１の装置における制御系の歪補償制御の動作について、図２〜図５を用いて説明する。図３は、バースト波とエッジ基準電圧との関係を示した説明図であり、図４は、エッジ基準電圧が複数ある場合の第１の装置における歪補償のタイミングを示した説明図であり、図５は、制御部２２におけるサンプルタイミングでのレベル検出による歪補償のフローチャートであり、図６は、制御部２２におけるエッジトリガタイミングでのレベル検出による歪補償のフローチャートである。
【００６０】
まず、サンプルタイミングでのレベル検出による歪補償の動作について説明する。
図２において、ログアンプ１９からＡ／Ｄ変換器２１を介して出力されるレベルの特性値は、制御部２２におけるＣＰＵ２２１のデータポートに常時入力される。図５のフローチャートに示すように、ＣＰＵ２２は、サンプルタイミング毎に特性値を検出し（Ｓ１）、検出結果に基づいて、メモリ２２２から対応する移相量、減衰量を検索して読み込み、読み込んだ情報を含んだ制御信号を歪補償部１７に出力して、歪補償制御を行う（Ｓ２）。
【００６１】
次に、エッジトリガタイミングでのレベル検出による歪補償の動作について説明する。
図２において、ログアンプ１９から出力されるレベルの特性値は、バーストエッジ検出部２０における比較器２０１−１〜２０１−ｎの非反転入力端子に入力される。比較器２０１−１〜２０１−ｎの反転入力端子には、基準電圧Ｖｔから分圧されたエッジ基準電圧Ｖ１、Ｖ２…Ｖｎが、対応する抵抗２０２−１〜２０２−ｎから供給される。エッジ基準電圧は、バースト波のエッジを検出するためのものであり、抵抗２０２−１〜２０２−ｎからはそれぞれ異なるエッジ基準電圧が供給される。
【００６２】
比較器２０１−１〜２０１−ｎでは、特性値とエッジ基準電圧との比較を行い、比較結果に基づいて出力信号の電圧を特定し、エッジ検出信号として制御部２２に出力する。
比較器２０１−１〜２０１−ｎは、比較結果に基づいて、エッジ検出信号の電圧を、二種類の規定の電圧値のうちいずれかに設定する。例えば比較器２０１−１〜２０１−ｎは、特性値がエッジ基準電圧よりも大きい場合には、出力電圧として＋Ｖを、逆の場合には出力電圧として−Ｖを設定し、設定された出力電圧でエッジ検出信号を出力する。
【００６３】
既述したように、各比較器には異なるエッジ基準電圧が供給されるため、比較器２０１−１〜２０１−ｎから出力されるエッジ検出信号の電圧値（＋Ｖ又は−Ｖ）の組み合わせによって、現在のバースト波の状態を表すことができる。また、いずれかの比較器２０１−１〜２０１−ｎにおけるエッジ検出信号の電圧値が変化することで、バースト波が立ち上がったか又は立ち下がったことを表すことができる。
【００６４】
比較器２０１−１〜２０１−ｎから出力されるエッジ検出信号は、制御部２２において、ＣＰＵ２２１の対応する割り込みポートに入力される。ＣＰＵ２２１は、割り込みポートに入力されるエッジ検出信号の電圧の状態を監視することができる。
ＣＰＵ２２１は通常は、サンプルタイミング毎に特性値を検出して、当該特性値に対応した歪補償制御を行うが、いずれかの割り込みポートに入力されるエッジ検出信号の電圧値が変化した場合、ＣＰＵ２２１はバースト波の立ち上がり又は立ち下がりが発生したと認知して、割り込み処理を開始する。
【００６５】
割り込み処理におけるＣＰＵ２２１の動作について、図６のフローチャートを用いて説明する。割り込み処理を開始すると、ＣＰＵ２２１はまず、全ての割り込みポートによる割り込み処理を禁止する（Ｓ１１）。すなわち、処理Ｓ１１では、割り込み処理が開始された後に、他の割り込みポートにおいて電圧の変化が発生した場合においても、ＣＰＵ２２１は、割り込み処理が終了するまでは他の割り込み処理を行わない。
【００６６】
次に、ＣＰＵ２２１は、データポートに入力される特性値のうち、割り込み処理開始時点の特性値、すなわちバーストレベルを検出する（Ｓ１２）。ＣＰＵ２２１は通常、サンプルタイミング毎に特性値の検出を行うが、割り込み処理においては、割り込みが発生した時点で強制的に特性値の検出を行う。
【００６７】
処理Ｓ１２におけるバーストレベルの検出結果が規定値以上である場合（Ｓ１３のＹｅｓの場合）、ＣＰＵ２２１は、検出結果に基づいて、メモリ２２２に格納されているテーブルから、対応する移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をＤ／Ａ変換器２３を介して歪補償部１７へ出力することで、歪補償制御を行う（Ｓ１４）。
【００６８】
処理Ｓ１３において、特性値が規定値未満である場合（Ｓ１３のＮｏの場合）、ＣＰＵ２２１は、検出結果に基づいて、メモリ２２２に格納されているテーブルから、対応するバイアス電流値を検索して読み出し、当該情報を含んだ制御信号をＤ／Ａ変換器２３を介して増幅器１８へ出力することで、増幅器１８の出力を制限するようバイアス制御を行う。ＣＰＵ２２１は、バースト波と認識する最低電圧値を規定値に設定しており、当該規定値より大であればバースト波が入力されたので歪補償制御を行い、規定値以下であればバイアス制御を行い、増幅器１８における消費電力を低減させる。
【００６９】
歪補償制御又はバイアス制御が終了すると、ＣＰＵ２２１は、割り込みポートへの割り込み禁止を解除し（Ｓ１６）、割り込み処理を終了する。割り込み処理が終了することで、ＣＰＵ２２１は、再び割り込み処理を受け入れる状態に戻り、エッジ検出信号の電圧値に変化が発生すると、再び割り込み処理を開始する。
【００７０】
次に、第１の装置における歪補償のタイミングについて、図３及び図４を用いて説明する。図３では、バースト波の波形の種類別にそれぞれ図３（ｉ）（ｉｉ）（ｉｉｉ）とに分けて説明している。また、図３における矢印及び時間の進行方向は、図１４と同一である。
また、図３において、（ａ）〜（ｅ）は各バースト波における立ち上がり及び立ち下がりを検出するためのエッジ基準電圧を表している。また、バーストエッジ検出部２０で要する比較器の数は、バースト波形が図３（ｉ）（ｉｉ）の場合では１個、図３（ｉｉｉ）の場合は３個となり、各比較器にはそれぞれ（ａ）〜（ｅ）のエッジ基準電圧が供給される。
【００７１】
図３（ｉ）で示すバースト波に対して、まず特性値がエッジ基準電圧（ａ）を超えた時点、すなわちバースト波の立ち上がり時点で、バーストエッジ検出部２０において、エッジ基準電圧（ａ）が供給される比較器は、エッジ検出信号の電圧値を変更する。エッジ検出信号の電圧値の変更が発生すると、制御部２２のＣＰＵ２２１は、割り込み処理を開始し、割り込み時点での特性値を検出する。ＣＰＵ２２１には、バースト波の電圧の規定値としてエッジ基準電圧（ａ）が設定されているため、当該特性値に基づく歪補償制御を行い、歪補償部１７に歪補償を行わせる。
【００７２】
また、特性値がバースト波のピーク電圧からエッジ基準電圧（ａ）以下となった時点、すなわちバースト波の立ち下がり時点でも、バーストエッジ検出部２０において、エッジ基準電圧（ａ）が供給される比較器は、エッジ検出信号の電圧値を変更する。
【００７３】
そして制御部２２のＣＰＵ２２１は、上述した割り込み処理を行って特性値を検出する。この場合、特性値はエッジ基準電圧（ａ）以下となるため、ＣＰＵ２２１はバイアス制御を行い、増幅部１８に出力の低減を行わせる。
バースト波の立ち上がり又は立ち下がりがない場合には、ＣＰＵ２２１はサンプルタイミング毎に特性値を検出して歪補償制御を行う。
バースト波形が図３（ｉｉ）の場合も、第１の装置は、エッジ基準電圧（ｂ）を基準として図３（ｉ）と同様の制御で歪補償又はバイアス制御を行う。
【００７４】
バースト波形が図３（ｉｉｉ）のようにレベルが多段階で変化する場合には、バーストエッジ検出部２０では、比較器を複数個設け、段階毎の立ち上がり及び立ち下がりを検出できるようにする必要がある。図３（ｉｉｉ）では、３段階レベルが変化するため、バーストエッジ検出部２０には、レベル基準電圧（ｃ）（ｄ）（ｅ）がそれぞれ供給される比較器を設けて、段階毎の立ち上がり及び立ち下がりの検出に対応している。図３（ｉｉｉ）の場合、ＣＰＵ２２１において、バースト波の電圧の規定値はレベル基準電圧（ｅ）と設定されている。
【００７５】
第１の装置において、図３（ｉ）〜（ｉｉｉ）のバースト波形に対応できるよう、バーストエッジ検出部２０は、レベル基準電圧（ａ）〜（ｅ）がそれぞれ供給される比較器を備える構成にしてもよい。このような構成とすることで、バーストエッジ検出部２０は、単体で多様な波形のバースト波に対応してエッジを検出できるため、多様なバースト波形を含む入力信号を扱う第１の装置の回路規模を縮小でき、製造コストを削減できる。
また、各バースト波におけるレベル基準電圧が同一であれば、例えばレベル基準電圧（ａ）〜（ｅ）のいずれかが同一であれば、バーストエッジ検出部２０は、比較器を共用する構成としてもよい。
【００７６】
図３（ｉｉｉ）に示すバースト波形に対する歪補償制御及び歪補償のタイミングについて、図４を用いて詳細に説明する。図４のうち、図４（ｉ）は第１の装置における歪補償制御のタイムチャートを表したものである。図４（ｉ）において、エッジトリガタイミング（Ｃ−１）でバースト波の第１段階の立ち上がりが発生すると、バーストエッジ検出部２０でエッジ検出信号の電圧の変化が発生し、制御部２２のＣＰＵ２２１では、タイミング（Ａ−１）において割り込み発生時の特性値に基づいた歪補償制御を行い、Ｄ／Ａ変換器２３を介して歪補償部１７に対して制御信号を出力する。
図４（ｉｉ）は、第１の装置における歪補償のタイムチャートを表したものであり、制御信号を受けた歪補償部１７は、タイミング（Ｂ−１）において送信信号に対し歪補償を行う。
【００７７】
図４（ｉ）において、エッジトリガタイミング（Ｃ−２）において一度にバースト波の第２、３段階の立ち上がりが発生すると、バーストエッジ検出部２０はエッジ検出信号の電圧を変化させ、ＣＰＵ２２１は、タイミング（Ａ−２）において割り込み発生時の特性値に基づいた歪補償制御を行い、Ｄ／Ａ変換器２３を介して歪補償部１７に対して制御信号を出力する。
【００７８】
既述したように、割り込み処理が終了するまではＣＰＵ２２１は他の割り込みを禁止するため、ＣＰＵ２２１は、エッジトリガタイミング（Ｃ−２）とほぼ同時に起きるエッジトリガタイミング（Ｃ−３）においての割り込み処理を行わない。よってＣＰＵ２２１はエッジトリガタイミング（Ｃ−２）における特性値として、エッジ基準電圧（ｃ）を超えたレベルの特性値に基づいた歪補償制御をタイミング（Ａ−２）に行うことになる。これを受けた歪補償部１７は、図４（ｉｉ）のタイミング（Ｂ−２）において歪補償を行う。
【００７９】
さらに図４（ｉ）において、エッジトリガタイミング（Ｃ−４）において一度にバースト波の第３、２段階の立ち下がりが発生すると、バーストエッジ検出部２０でエッジ検出信号の電圧の変化が発生し、ＣＰＵ２２１は、タイミング（Ａ−３）において割り込み発生時の特性値に基づいた歪補償制御を行い、Ｄ／Ａ変換器２３を介して歪補償部１７に対して制御信号を出力する。
【００８０】
ここでもＣＰＵ２２１は、エッジトリガタイミング（Ｃ−４）とほぼ同時に起きるエッジトリガタイミング（Ｃ−５）においての割り込み処理は行わず、エッジトリガタイミング（Ｃ−４）における特性値として、エッジ基準電圧（ｄ）以下のレベルの特性値に基づいた歪補償制御をタイミング（Ａ−３）に行うことになる。これを受けた歪補償部１７は、図４（ｉｉ）のタイミング（Ｂ−３）において歪補償を行う。
【００８１】
そして図４（ｉ）において、エッジトリガタイミング（Ｃ−６）において一度にバースト波の第１段階の立ち下がりが発生すると、バーストエッジ検出部２０でエッジ検出信号の電圧の変化が発生する。このとき特性値はエッジ基準電圧（ｅ）以下となるため、ＣＰＵ２２１は、タイミング（Ａ−４）において割り込み発生時の特性値に基づいたバイアス制御を行い、Ｄ／Ａ変換器２３を介して増幅部１８に対して制御信号を出力する。これによって増幅部１８は、タイミング（Ｂ−４）において出力の低減を行う。
【００８２】
また、バースト波の立ち上がり又は立ち下がりがない場合には、ＣＰＵ２２１はサンプルタイミング毎に特性値を検出して歪補償制御を行う。サンプルタイミング毎の特性値による歪補償制御を兼ねて行うことによって、第１の装置は、バースト波の立ち上がりから立ち下がりまでの間のレベルに対応して、歪補償制御を行うことができる。
【００８３】
第１の装置によれば、バーストエッジ検出部２０を設けることでバースト波のエッジトリガタイミングに同期してバースト波のエッジレベルを検出できるため、当該エッジレベルに対応した歪補償制御又はバイアス制御を行うことができ、バースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を容易にすることができる。
【００８４】
特に、バースト波が多段階で立ち上がり及び立ち下がる場合には、バーストエッジ検出部２０において立ち上がり及び立ち下がりの基準電圧と、バースト波のレベルを比較できる比較器を段階数分設けることによって、段階毎にバースト波のエッジトリガタイミングに同期してバースト波のエッジレベルを検出できるため、多様な形態のバースト波についても、エッジレベルに対応して正確に歪補償を行うことができる。
【００８５】
次に、本発明の第２の実施の形態に係る歪補償増幅装置（以下、第２の装置）について、第１の装置との相違点を中心に図７〜図９を用いて説明する。図７は、第２の装置の構成ブロック図であり、図８は、第２の装置における補償対象信号出力部１０の構成ブロック図であり、図９は、第２の装置におけるエッジ検出対象信号出力部３０の構成ブロック図である。尚、第１の装置と同一の構成を有する部分については、同一の符号を付して説明する。
【００８６】
図７の第２の装置において、補償対象信号出力部１０は、図８に示す通り、第１の装置における遅延部１１及び１２、Ｄ／Ａ変換器１３及び１４と直交変調器１５の組をｎ組と、結合器１６とを備えた構成となっており、結合器１６から出力される結合結果は、歪補償部１７にのみ出力される。
【００８７】
また、エッジ検出対象信号出力部３０の構成は、図９に示す通り、Ｄ／Ａ変換器３１及び３２と、直交変調器３３の組をｎ組と、結合部３４とを備えた構成となっている。結合部３４から出力される出力結果は、ログアンプ１９に出力される。
【００８８】
尚、Ｄ／Ａ変換器３１及び３２、直交変調器３３と、結合部３４は、第１の装置におけるＤ／Ａ変換器１３及び１４、直交変調器１５と、結合部１６の構成とそれぞれ同一であるため、説明は省略する。また、Ｄ／Ａ変換器３１−１〜３１−ｎ、３２−１〜３２−ｎに入力される入力信号は、補償対象信号出力部１０における遅延部１１−１〜１１−ｎ、１２−１〜１２−ｎに入力される入力信号と同一であり、直交変調部３３−１〜３３−ｎにおいて用いられるキャリア周波数は、補償対象信号出力部１０における直交変調部１５−１〜１５−ｎと同一である。
【００８９】
第２の装置では、送信対象であるデジタルの入力信号は、補償対象信号出力部１０及びエッジ検出対象信号出力部３０に入力される。補償対象信号出力部１０においてキャリア周波数毎に直交変調され合成された入力信号は、送信信号として歪補償部１７に出力され、歪補償が行われる。また、エッジ検出対象信号出力部３０においてキャリア周波数毎に直交変調され合成された入力信号は、エッジ検出対象信号として、ログアンプ１９に出力され、エッジレベルの検出及び歪補償制御に用いられる。
【００９０】
また、第２の装置は、バースト波のエッジトリガタイミングと、歪補償までのタイミングの遅延差を解消できるものとなっている。
図４で示したように、エッジトリガタイミング（Ｃ−１）と、歪補償のタイミング（Ｂ−１）における遅延差は、エッジトリガタイミング（Ｃ−１）から歪補償制御のタイミング（Ａ−１）と、歪補償制御のタイミング（Ａ−１）から歪補償のタイミング（Ｂ−１）とに分けられる。特にエッジトリガタイミング（Ｃ−１）から歪補償制御のタイミング（Ａ−１）については、ＣＰＵ２２１において数十ステップの処理と数百ナノ秒という長い期間を要するため、この間に不要な歪みが増幅部１８から出力されてしまう。
【００９１】
エッジトリガタイミング（Ｃ−１）と、歪補償のタイミング（Ｂ−１）における遅延差を解消するため、第２の装置は、補償対象信号出力部１０における遅延部１１及び１２によって送信信号を当該遅延差分だけ遅延させている。このような構成とすることで、第２の装置は、送信信号について適正なタイミングで歪補償を行うことができ、遅延時間において発生する歪を低減することができる。
【００９２】
第１及び第２の装置は、入力方式としてベースバンド入力方式を採用しているが、ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ　Ｆｒｅｑｕｅｎｃｙ）を入力方式としてもよい。この場合、直交変調器１５及び３３には、あらかじめＩＦ用の変調周波数を格納しておき、入力対象の切り替えによって用いる変調周波数を切り替えるようにしてもよい。
【００９３】
次に、本発明の第３の実施の形態に係る歪補償増幅装置（以下、第３の装置）の構成について、図１０を用いて説明する。図１０は、第３の装置の構成ブロック図である。第３の装置は、バースト波の入力信号に対して増幅を行い、増幅後の入力信号のレベルに基づいて入力信号及び歪成分信号の歪補償を行うＦＦ方式の歪補償増幅装置である。
【００９４】
第３の装置は、分配器４１と、ベクトル調整器４２及び４７と、主増幅器（図では主ＡＭＰ）４３と、遅延器４４及び４６と、方向性結合器４５及び４９と、補助増幅器（図では補助ＡＭＰ）４８と、結合器５０と、ログアンプ（図ではＬＯＧＡＭＰ）５１と、バーストエッジ検出部５２と、Ａ／Ｄ変換器（図ではＡ／Ｄ）５３と、制御部５４と、Ｄ／Ａ変換器（図ではＤ／Ａ）５５及び５６とから構成されている。
【００９５】
また、第３の装置は機能上、入力信号を分岐して一方の入力信号を増幅し、増幅入力信号と他方の入力信号とを逆位相で合成させて歪成分を出力する歪検出ループと、歪成分と増幅入力信号とを合成して歪成分を除去した結果を出力する歪補償ループとに大別できる。図１０において、分配器４１から方向性結合器４５までが歪検出ループ、方向性結合器４５から方向性結合器４９までが歪補償ループに相当する。
【００９６】
次に、第３の装置の各部について説明する。
分配器４１は、アナログデータである直交変調済みのマルチキャリアの入力信号を、ベクトル調整器４２及び遅延器４４とに分配して出力する。
ベクトル調整器４２は、分配器４１から出力された入力信号に対して、位相及び振幅の調整を行うことで歪補償を行って、主増幅器４３に出力する。またベクトル調整器４２は、制御部５４から出力される制御信号に基づいて、歪補償を行う。
ベクトル調整器４２は、可変移相器及び可変減衰器（いずれも図示せず）を内蔵しており、制御部５４からの制御信号に基づいて入力信号の位相及び振幅を調整することで、歪補償を行う。
【００９７】
主増幅器４３は、ベクトル調整器４２から出力される入力信号の電力増幅を行い、増幅結果を方向性結合器４５に出力する。
遅延器４４は、分配器４１から分配して出力された入力信号を一定時間遅延させ、方向性結合器４５に出力する。遅延器４４は、主増幅器４３における入力信号の増幅で入力信号が遅延されるため、方向性結合器４５における入力信号の同期を図る目的で設けられている。
【００９８】
方向性結合器４５は、主増幅器４３で増幅された入力信号をそのまま遅延器４６に出力する。また方向性結合器４５は、主増幅器４３で増幅された入力信号及び遅延器４４で遅延された入力信号とを逆位相で合成し、合成結果である歪成分信号をベクトル調整器４７に出力する。
【００９９】
遅延器４６は、方向性結合器４５から出力された増幅済みの入力信号を遅延させ、方向性結合器４９に出力する。遅延器４６は、補助増幅器４８における歪成分信号の増幅で遅延された歪成分信号と入力信号とを同期させるため設けられている。
ベクトル調整器４７は、方向性結合器４５から出力された歪成分信号に対して、位相及び振幅の調整を行うことで歪補償を行って、補助増幅器４３に出力する。またベクトル調整器４７は、制御部５４から出力される制御信号に基づいて、歪補償を行う。
ベクトル調整器４７は、可変移相器及び可変減衰器（いずれも図示せず）を内蔵しており、制御部５４からの制御信号に基づいて歪成分信号の位相及び振幅を調整することで、歪補償を行う。
【０１００】
補助増幅器４８は、方向性結合器４７から出力された歪成分信号を増幅し、方向性結合器４９に出力する。
方向性結合器４９は、遅延器４６から出力された増幅済みの入力信号及び補助増幅器１６で増幅された歪成分信号とを逆位相で合成し、合成結果である送信信号を出力する。方向性結合器４９において、出力端子の一方は終端抵抗が接続されている。
結合器５０は、方向性結合器４９における合成によって得られた増幅信号をログアンプ５１に出力する。
【０１０１】
ログアンプ５１、バーストエッジ検出部５２、Ａ／Ｄ変換器５３、制御部５４は、第１及び第２の装置に対応する部分と同一の構成であるため、説明は省略する。
但し、制御部５４におけるメモリには、増幅信号のレベルの特性値と、ベクトル調整器４２及び４７で調整する移相量及び減衰量とが対応付けられたテーブルが格納されており、制御部５４におけるＣＰＵは、ログアンプ５１から出力されるレベルの特性値に基づいてこれらの制御量を検索して読み出し、該当するベクトル調整器に出力する。また、制御部５４は、主増幅器４３及び補助増幅器４８のバイアス制御は行わない。
【０１０２】
具体的に制御部５４は、ＣＰＵにおいてバーストエッジ検出部５２から出力されるエッジ検出信号を割り込みポートで受け、割り込みポートに入力されるエッジ検出信号の電圧が変化したとき、電圧の変化を検知して割り込み処理を行う。割り込み処理ではＣＰＵ２２１は、変化の際のレベルの特性値を検出し、当該特性値がバースト波の基準の電圧値を超えていれば、メモリから当該特性値に対応したベクトル調整器４２及び４７で調整する移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をＤ／Ａ変換器５５及び５６を介してベクトル調整器４２及び４７へ出力する
【０１０３】
また、制御部５４は、ＣＰＵにおいて、サンプルタイミングでログアンプ５１から出力される特性値を検出して、メモリから当該特性値に対応したベクトル調整器４２及び４７で調整する移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をＤ／Ａ変換器５５及び５６を介してベクトル調整器４２及び４３へ出力する。
【０１０４】
Ｄ／Ａ変換器５５は、制御部５４から出力された制御信号をアナログ変換し、ベクトル調整器４２に出力する。
Ｄ／Ａ変換器５６は、制御部５４から出力された制御信号をアナログ変換し、ベクトル調整器４７に出力する。
【０１０５】
次に、第３の装置の動作について説明する。
直交変調済みのマルチキャリアの入力信号（アナログデータ）は、図１０の歪補償増幅器において、まず歪検出ループの分配器４１に入力される。分配器４１は入力信号をそれぞれベクトル調整器及び遅延器４４に分配して出力する。
【０１０６】
主増幅器４３のルート、すなわちベクトル調整器４２に出力された入力信号は、Ｄ／Ａ変換器５５を介して制御部５４から出力される歪補償の制御信号に基づいて、入力信号の位相調整及び減衰調整を行う。
ベクトル調整器４２から出力された入力信号は、主増幅器１３によって歪成分と共に増幅され、方向性結合器１４に出力される。
また、遅延器４４のルート、すなわち遅延器４４に出力された入力信号は、一定時間遅延された後、方向性結合器１４に出力される。
【０１０７】
主増幅器４３から出力された増幅された入力信号と、遅延器４４から出力された入力信号及び歪成分信号は、同期して方向性結合器４５に入力される。これらの信号は、方向性結合器４５において逆位相で合成され、入力信号中の基本波が除去され、歪成分信号が歪補償ループのベクトル調整器４７に出力される。また方向性結合器４５から、主増幅器４３で増幅された入力信号がそのまま歪補償ループの遅延器４６に出力される。
【０１０８】
歪補償ループにおいて、遅延器４６に出力された入力信号は、遅延化された後、方向性結合器４９に出力される。またベクトル調整器４７に出力された歪成分信号は、Ｄ／Ａ変換器５５を介して制御部５４から出力される歪補償の制御信号に基づいて、歪成分信号の位相調整及び減衰調整を行う。
さらに歪成分信号は、補助増幅器１６に出力され、遅延器４６の入力信号と同レベルに増幅され、方向性結合器４９に出力される。
方向性結合器４９では、遅延器４６から出力された入力信号と、補助増幅器４８から出力された増幅された歪成分信号とが同期して入力され、さらに逆位相で合成されることで歪成分が相殺され、入力信号中の基本波のみを増幅した送信信号が出力される。
【０１０９】
方向性結合器４９から出力された送信信号は、結合器５０を介してログアンプ５１に出力される。ログアンプ５１は、入力された送信信号のレベルを対数変換し、変換結果をレベルの特性値として、バーストエッジ検出部５２及びＡ／Ｄ変換器５３に出力する。
【０１１０】
バーストエッジ検出部５２は、ログアンプ５１から出力されたレベルの特性値に基づいて、バースト波のエッジを検出し、検出結果に基づいてエッジ検出信号を生成し、制御部５４に出力する。バーストエッジ検出部５２における動作の詳細は、第１の装置と同様であるため、説明は省略する。
【０１１１】
Ａ／Ｄ変換器５３に出力されたレベルの特性値は、デジタル変換された後、制御部５４に出力される。
制御部５４は、バーストエッジ検出部５２から出力されたエッジ検出信号と、Ａ／Ｄ変換器５３から出力されたレベルの特性値に基づいて、ベクトル調整器４２及び４７に行わせる入力信号又は歪成分信号の制御量を特定し、当該制御量の情報を含んだ制御信号をＤ／Ａ変換器５５及び５６に出力する。
【０１１２】
制御部５４は、歪補償の制御量の特定として具体的に、ベクトル調整器４２で行わせる位相制御における移相量と、振幅制御における減衰量とを特定し、特定された移相量及び減衰量の情報が含まれた制御信号をＤ／Ａ変換器５５に出力する。
また、制御部５４は、ベクトル調整器４７で行わせる位相制御における移相量と、振幅制御における減衰量とを特定し、特定された移相量及び減衰量の情報が含まれた制御信号をＤ／Ａ変換器５６に出力する。
【０１１３】
Ｄ／Ａ変換器５５に出力された制御信号は、アナログ変換されてベクトル調整器４２に出力され、入力信号の移相制御及び振幅制御が行われる。また、Ｄ／Ａ変換器５６に出力された制御信号は、アナログ変換されてベクトル調整器４７に出力され、歪成分信号の移相制御及び振幅制御が行われる。
【０１１４】
また、制御部５４は、Ａ／Ｄ変換器５３から出力される特性値をサンプルタイミング毎に検出し、検出された特性値に基づいて、ベクトル調整器４２及び４７で行わせる位相制御における移相量と、振幅制御における減衰量とを特定し、特定された移相量及び減衰量の情報が含まれた制御信号をＤ／Ａ変換器５５及び５６に出力する。以後、第３の装置は、上述したように、ベクトル調整器４２及び４７における歪補償を行う。
制御部５４における動作の詳細は、第１の装置の場合と同様であるため、説明は省略する。
【０１１５】
第３の装置は、送信信号中に歪成分が残っている場合、方向性結合器４９において歪成分が相殺されるよう、増幅された入力信号のレベルに基づき入力信号と歪成分信号の位相及び振幅を調整することで、歪補償を行っている。上述した動作によって第３の装置は、増幅された入力信号中の歪成分を除去し、基本波に対して所望の増幅度で増幅された送信信号を出力する。
【０１１６】
第３の装置によれば、ＦＦ方式の歪補償増幅装置においても、バーストエッジ検出部５２を設けることで、増幅後のバースト波の入力信号のエッジトリガタイミングに同期してバースト波のエッジレベルを検出できるため、当該エッジレベルに対応した歪補償制御を行うことができ、バースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を容易にすることができる。
【０１１７】
また、増幅信号が多段階で立ち上がり及び立ち下がる場合にも、第１及び第２の装置と同様に、段階毎にバースト波のエッジトリガタイミングに同期してバースト波のエッジレベルを検出できるため、多様な形態のバースト波についてエッジレベルに対応して正確に歪補償を行うことができる。
【０１１８】
次に、本発明の第４の実施の形態に係る歪補償増幅装置（以下、第４の装置）について、第３の装置との相違点を中心に図１１を用いて説明する。図１１は、第４の装置の構成ブロック図である。
【０１１９】
第４の装置は、バースト波の入力信号に対して増幅を行い、増幅前の入力信号のレベルに基づいて入力信号及び歪成分信号の歪補償を行うＦＦ方式の歪補償増幅装置であり、第４の装置における制御系は、入力信号のレベルに基づいて、ベクトル調整器４２及び４７において制御させる移相量及び減衰量を特定して制御信号として出力して、歪補償制御を行っている。
【０１２０】
第４の装置では、分配器４１の前段に結合器５７及び遅延器５８とが設けられている。結合器５７は、アナログデータである直交変調済みのマルチキャリアの入力信号を抽出し、ログアンプ５１に出力する。
また、遅延器５８は、入力信号を一定時間遅延させて、分配器４１に出力する。遅延器５８は、バースト波のエッジトリガタイミングと、歪補償までのタイミングの遅延差を解消するため設けられている。したがって第４の装置は、バースト波のエッジ検出直後に、入力信号及び歪成分信号に対して適正なタイミングで歪補償を行うことができ、遅延時間において発生する歪を低減することができる。
【０１２１】
本発明の歪補償増幅装置は、バースト波の入力信号の歪補償を行うものであるが、従来のような連続波の入力信号にも対応して歪補償を行うようにしてもよい。具体的には、制御部においてバースト波及び連続波の場合における移相量及び減衰量の両方をテーブルに格納しておき、通信方式によっていずれのパラメータを用いるかを切り替えることによって実現できる。
【０１２２】
上述したように、本発明の実施の形態の歪補償増幅装置によれば、バースト波のエッジを検出するための電圧基準値を複数揃え、当該電圧基準値との大小を比較することで、バースト波のエッジレベルの変化をリアルタイムで検出するバーストエッジ検出部を設け、バーストエッジ検出部における検出結果に応じて、入力信号のレベルに対応した移相及び減衰の制御を行うことで歪補償を行うため、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にできる効果がある。
【０１２３】
【発明の効果】
本発明によれば、バースト波のエッジを検出するために複数の電圧基準値が設定され、バースト波の入力信号のレベルと各電圧基準値とを比較し、入力信号のレベルが電圧基準値以上であるとバースト波が立ち上がった状態を示すエッジ検出信号を出力し、バースト波が立ち上がった状態で、入力信号のレベルが電圧基準値未満になるとバースト波が立ち下がった状態を示すエッジ検出信号を出力するするバーストエッジ検出回路としているので、多様な形態のバースト波について、エッジを検出できる効果がある。
【０１２４】
また、本発明によれば、バースト波の入力信号を増幅しつつ、増幅の際に発生する歪を補償する歪補償増幅装置であって、請求項１記載のバーストエッジ検出回路から出力されるエッジ検出信号の状態を監視し、エッジ検出信号の状態の変化により、バースト波の立ち上がり及び立ち下がりを検出すると、立ち上がり及び立ち下がりの際のバースト波のレベルを検出して入力信号に対する移相量及び減衰量を特定し、移相量に基づいて入力信号の移相調整及び振幅調整を行って入力信号の歪補償を行う歪補償増幅装置としているので、多様な形態のバースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にできる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る歪補償増幅装置の構成ブロック図である。
【図２】本発明の第１の実施の形態に係る歪補償増幅装置における制御系の構成ブロック図である。
【図３】バースト波とエッジ基準電圧との関係を示した説明図である。
【図４】エッジ基準電圧が複数ある場合の第１の実施の形態に係る歪補償増幅装置における歪補償のタイミングを示した説明図である。
【図５】制御部２２におけるサンプルタイミングでのレベル検出による歪補償のフローチャートである。
【図６】制御部２２におけるエッジトリガタイミングでのレベル検出による歪補償のフローチャートである。
【図７】本発明の第２の実施の形態に係る歪補償増幅装置の構成ブロック図である。
【図８】本発明の第２の実施の形態に係る歪補償増幅装置における補償対象信号出力部１０の構成ブロック図である
【図９】本発明の第２の実施の形態に係る歪補償増幅装置におけるエッジ検出対象信号出力部３０の構成ブロック図である
【図１０】本発明の第３の実施の形態に係る歪補償増幅装置の構成ブロック図である。
【図１１】本発明の第４の実施の形態に係る歪補償増幅装置の構成ブロック図である。
【図１２】従来のＡＰＤ方式の歪補償増幅装置の構成ブロック図である。
【図１３】従来のＦＦ方式の歪補償増幅装置の構成ブロック図である。
【図１４】バースト波のエッジトリガタイミングを表した説明図である。
【符号の説明】
１０…補償対象信号出力部、　１１，１２，６１，６２…遅延部、　１３，１４，２３，３１，３２，５５，５６，６３，６４，７２，９４，９５…Ｄ／Ａ変換器、　１５，３３，６５…直交変調部、　１６，３４，６６…結合部、　１７，６７…歪補償部、　１８，４３，６８，８３…主増幅器、　１９，５１，６９，９１…ログアンプ、　２０，５２…バーストエッジ検出部、　２１，５３，７０，９２…Ａ／Ｄ変換器、　２２，５４，７１，９３…制御部、　３０…エッジ検出対象信号出力部、　４１，８１…分配器、　４２，４７，８２，８７…ベクトル調整器、　４４，４６，５８，８４，８６…遅延器、　４５，４９，８５，８９…方向性結合器、　４８，８８…補助増幅器、　５０，５７，９０…結合器、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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