(57)【要約】【課題】効率よく回路のパフォーマンスを評価する。【解決手段】ＣＰＵ６１は、記憶装置２１から読み出されたコンポーネントデータにレジスタを含む場合に、レジスタを示す図形を回路図の一端側に並べて配置するように表示制御する第１配置手段６１１と、レジスタ以外のコンポーネントデータを示す図形を配置するように表示制御する第２配置手段６１２と、レジスタを示す図形の複製を、回路図の他端に並べて配置するように表示制御する第３配置手段６１３と、記憶装置２２から読み出された信号線接続データを各コンポーネント間の接続線として描くように表示制御する第４配置手段６１４とを有している。【選択図】　図１
2004094889.tif 000002
【特許請求の範囲】
【請求項１】
回路のコンポーネントデータと信号線接続データとを格納する記憶手段と、
該記憶手段に記憶された該コンポーネントデータを読み出し、該コンポーネントデータにレジスタを含む場合に、該レジスタを示す図形を回路図の一端側に並べて配置するように表示制御する第１配置手段と、
該レジスタ以外の該コンポーネントデータを示す図形を配置するように表示制御する第２配置手段と、
該レジスタを示す図形の複製を、該回路図の他端に並べて配置するように表示制御する第３配置手段と、
前記記憶手段に記憶された信号線接続データを読み出し、各コンポーネント間の接続線を描くように表示制御する第４配置手段とを有するＲＴＬ回路表示装置。
【請求項２】
前記第３配置手段はパスの遅延時間に比例した位置に前記レジスタの複製を配置するように表示制御する請求項１記載のＲＴＬ回路表示装置。
【請求項３】
前記第３配置手段は前記レジスタに入力ポートを有する場合には該レジスタを複製し、該レジスタに入力ポートを有しない場合には該レジスタを複製しないように制御が為される請求項１または２記載のＲＴＬ回路表示装置。
【請求項４】
回路のコンポーネントデータと信号線接続データとを格納するデータ記憶ステップと、
データ記憶された該コンポーネントデータを読み出し、該コンポーネントデータにレジスタを含む場合に、該レジスタを示す図形を回路図の一端側に並べて配置する第１表示制御ステップと、
該レジスタ以外の該コンポーネントデータを示す図形を配置する第２表示制御ステップと、
該レジスタを示す図形の複製を、該回路図の他端に並べて配置する第３表示制御ステップと、
該信号線接続データを読み出し、各コンポーネント間の接続線を描く第４表示制御ステップとを有するＲＴＬ回路表示方法。
【請求項５】
前記第３表示制御ステップはパスの遅延時間に比例した位置に前記レジスタの複製を配置する請求項４記載のＲＴＬ回路表示方法。
【請求項６】
前記第３表示制御ステップは前記レジスタに入力ポートを有する場合には該レジスタを複製し、該レジスタに入力ポートを有しない場合には該レジスタを複製しない請求項４または５記載のＲＴＬ回路表示方法。
【請求項７】
請求項４〜６の何れかに記載のＲＴＬ回路表示方法の各処理手順をコンピュータに実行させる制御プログラム。
【請求項８】
請求項７記載の制御プログラムが記録されたコンピュータ読み取り可能な可読記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばレジスタや演算器などのコンポーネントと、各コンポーネント間の接続線からなり、レジスタ間のパスを検証可能とする回路図を表示するＲＴＬ（レジスタトランスファレベル）回路表示装置、ＲＴＬ回路表示方法、この手順を実行させるための制御プログラムおよびこれを記録した可読記憶媒体に関する。
【０００２】
【従来の技術】
従来、このＲＴＬ回路表示装置を用いたＲＴＬ回路の表示方法としては、ＲＴＬ回路のコンポーネントデータからコンポーネント１個につき、個々のコンポーネントを示す図形を１個ずつ表示するようになっている。また、それぞれの回路のコンポーネントの配置は、信号の流れに従って順番に配置される。
【０００３】
図８は、従来のＲＴＬ回路の一表示例を示す回路図である。
【０００４】
図８において、このＲＴＬ回路２００は、外部入力ピン２０１〜２０３と外部出力信号を出力する外部出力ピン２０４との間に、外部入力ピン２０２に入力される外部入力信号と外部出力信号を、外部入力ピン２０３に入力される入力信号により選択するセレクタ２０５と、セレクタ２０５の出力信号と外部入力ピン２０１に入力される外部入力信号を乗算する乗算器２０６と、乗算器２０６の出力信号を入力ポートに入力するレジスタ２０７と、乗算器２０６とレジスタ２０８の各出力信号をレジスタ２０９からの出力信号により選択するセレクタ２１０と、レジスタ２０７とセレクタ２１０の各出力信号のアンドをとるＡＮＤ回路２１１と、セレクタ２１０とＡＮＤ回路２１１の各出力信号を加算する加算器２１２と、加算器２１２の出力信号を入力ポートに入力するレジスタ２０９の出力信号とレジスタ２０７の出力信号のアンドをとり外部出力ピン２０４に外部出力信号として出力するＡＮＤ回路２１３とを有している。なお、ここでは、各回路のコンポーネント間を接続する信号線を折れ線（直線の組み合せ）で示している。また、この回路図では、信号の流れ方向を回路図左から右方向へとしている。
【０００５】
図９では、図８の回路図において、レジスタ２０７を出力した信号がＡＮＤ回路２１３、セレクタ２０５、乗算器２０６を通って再びレジスタ２０７に戻ってくるパスを太線で強調的に表示している。
【０００６】
図１０では、図８の回路図において、レジスタ２０９から出力された信号が、ＡＮＤ回路２１３、セレクタ２０５、乗算器２０６、セレクタ２１０、ＡＮＤ回路２１１、加算器２１２を通った後に再びレジスタ２０９に戻ってくるパスを最大遅延パスとして太線で強調的に表示している。
【０００７】
図１１では、図８の回路図において、レジスタ２０７から出力した信号のパスを太線で強調的に表示している。
【０００８】
【発明が解決しようとする課題】
ＲＴＬ回路を設計する場合、その回路のパフォーマンス評価を行う必要がある。このパフォーマンス評価は、例えば回路のゲート数、動作周波数などが与えられた仕様を満足しているかどうかをチェックする。動作周波数が与えられた仕様を満たしていない場合には、最大遅延パスにおける遅延時間の改善作業が重要となる。これは、デジタル回路においてレジスタ間の最大遅延時間の逆数が動作周波数となるので、この最大遅延が起こるパスを改善して短くすることで動作周波数を上げることができるからである。
【０００９】
前述の従来の回路図表示方法では、レジスタ間の信号の流れがループ状になってしまう。これによって、以下に示すような問題（１）〜（４）を有している。
【００１０】
（１）図９において、レジスタ２０７からＡＮＤ回路２１３へのパスを示す線は、回路図の左から右方向へ描かれているのに対し、ＡＮＤ回路２１３からセレクタ２０５へのパスを示す線は回路図の右から左方向へ描かれている。これらのパスをたどるには、回路図の左から右、また逆に右から左へと目線を移動させねばならず、パスを見失ったり、または、誤ったパスをたどってしまったりする可能性がある。この可能性は、回路規模が大きくなり、回路図が複雑になればなるほど高くなる。よって、回路のパフォーマンス評価を行う効率が悪くなってしまう。
【００１１】
（２）信号のパス上に配置されている演算器などの回路の段数を数える場合、複雑に入り組んだパス上からレジスタを探し出し、そのレジスタ間の信号線をたどって段数を数える必要がある。図１０の回路図で太線で強調表示しているパス上の回路の段数を数える場合、まず、パスの中からレジスタを探し出す。レジスタ２０９が探し出せたら、次に、レジスタ２０９から出力する信号のパスを追っていく。回路規模が大きくなり回路図が複雑になると、この探し出す作業に多大な時間を消費してしまう可能性がある。パス上にあるＡＮＤ回路２１３、セレクタ２０５、乗算器２０６、セレクタ２１０、ＡＮＤ回路２１１、さらに加算器２１２と数え上げていく場合、回路図の左から右、さらに右から左へと目線を移す必要があり、パスをたどっている途中にパスを見落としてしまったり、または誤ったパスをたどってしまう可能性がある。この可能性は、回路規模が大きくなり、回路図が複雑になればなるほど高くなる。よって、回路の段数を数える作業の効率が悪くなる。
【００１２】
（３）従来の回路図表示方法では、強調表示などを使って回路の最大遅延パスを利用者が見つけやすいようにしているが、図１０において最大遅延パスをたどる場合、レジスタ２０９から出力した信号がＡＮＤ回路２１３に入力するパスは回路図の左から右方向に表示されているのに対して、ＡＮＤ回路２１３を出力した信号が、セレクタ２０５に入力するパスは回路図の右から左方向に表示されている。回路図の利用者は目線を回路図の左から右、さらに右から左へと移動させなければならない。回路規模が大きくなり回路図が複雑になってくると、回路図の左へ右へといった目線移動が何度も発生してしまう可能性があるので、回路のパフォーマンス評価に多くの時間が必要となる。また、コンポーネント間の接続線も多くなるので、信号線をたどる作業を行った場合に、誤った信号線をたどってしまう危険性も高くなる。
【００１３】
（４）従来の回路図において、あるレジスタから出力した信号が通るパスを太線などで強調表示し、その途中にある演算器などのコンポーネントをチェックする場合、図１１において、レジスタ２０７からＡＮＤ回路２１３へのパスを示す線は、回路図の左から右方向へ描かれているのに対し、ＡＮＤ回路２１３からセレクタ２０５へのパスを示す線は回路図の右から左方向へ描かれている。これらのパスをたどるには、回路図の左から右、また逆に右から左へと目線を移動させねばならず、パスを見失ったり、または誤ったパスをたどってしまったりする可能性がある。この可能性は、回路規模が大きくなり、回路図が複雑になればなるほど高くなる。よって、演算器などのコンポーネントをチェックする作業の効率が悪くなる。
【００１４】
本発明は、上記従来の問題を解決するもので、効率よく回路のパフォーマンスを評価することができるＲＴＬ回路表示装置、ＲＴＬ回路表示方法、この手順を実行させるための制御プログラムおよびこれを記録した可読記憶媒体を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のＲＴＬ回路表示装置は、回路のコンポーネントデータと信号線接続データとを格納する記憶手段と、この記憶手段に記憶されたコンポーネントデータを読み出し、コンポーネントデータにレジスタを含む場合に、レジスタを示す図形を回路図の一端側に並べて配置するように表示制御する第１配置手段と、レジスタ以外のコンポーネントデータを示す図形を配置するように表示制御する第２配置手段と、レジスタを示す図形の複製を、回路図の他端に並べて配置するように表示制御する第３配置手段と、記憶手段に記憶された信号線接続データを読み出し、各コンポーネント間の接続線を描くように表示制御する第４配置手段とを有するものであり、そのことにより上記目的が達成される。
【００１６】
また、好ましくは、本発明のＲＴＬ回路表示装置における第３配置手段はパスの遅延時間に比例した位置にレジスタの複製を配置するように表示制御する。
【００１７】
さらに、好ましくは、本発明のＲＴＬ回路表示装置における第３配置手段はレジスタに入力ポートを有する場合にはレジスタを複製し、レジスタに入力ポートを有しない場合にはレジスタを複製しないように制御が為される。
【００１８】
本発明のＲＴＬ回路表示方法は、回路のコンポーネントデータと信号線接続データとを格納するデータ記憶ステップと、データ記憶されたコンポーネントデータを読み出し、コンポーネントデータにレジスタを含む場合に、レジスタを示す図形を回路図の一端側に並べて配置する第１表示制御ステップと、レジスタ以外のコンポーネントデータを示す図形を配置する第２表示制御ステップと、レジスタを示す図形の複製を、回路図の他端に並べて配置する第３表示制御ステップと、信号線接続データを読み出し、各コンポーネント間の接続線を描く第４表示制御ステップとを有するものであり、そのことにより上記目的が達成される。
【００１９】
また、好ましくは、本発明のＲＴＬ回路表示方法における第３表示制御ステップはパスの遅延時間に比例した位置にレジスタの複製を配置する。
【００２０】
さらに、好ましくは、本発明のＲＴＬ回路表示方法における第３表示制御ステップはレジスタに入力ポートを有する場合にはレジスタを複製し、レジスタに入力ポートを有しない場合にはレジスタを複製しない。
【００２１】
本発明の制御プログラムは、請求項４〜６の何れかに記載のＲＴＬ回路表示方法の各処理手順をコンピュータに実行させるものであり、そのことにより上記目的が達成される。
【００２２】
本発明の可読記憶媒体は、請求項７記載の制御プログラムが記録されたコンピュータ読み取り可能なものであり、そのことにより上記目的が達成される。
【００２３】
上記構成により、以下、本発明の作用を説明する。
【００２４】
本発明においては、記憶手段から読み出されたコンポーネントデータにレジスタを含む場合に、レジスタを示す図形を回路図の一端側に並べて配置し、レジスタ以外のコンポーネントデータを示す図形を配置し、レジスタを示す図形の複製を回路図の他端に並べて配置して、記憶手段から読み出された信号線接続データを各コンポーネント間の接続線として描くようにしているので、従来のように回路図の左から右、また逆に右から左へと目線を移動させることなく、同一方向に目線を移動させればよく、パスを見失ったり、または誤ったパスをたどってしまったりする可能性が大幅に減少する。これによって、演算器などのコンポーネントをチェックする作業を効率よく行うことが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明のＲＴＬ回路表示装置の実施形態について図面を参照しながら説明する。
【００２６】
図１は、本発明のＲＴＬ回路表示装置の実施形態における要部構成を示すブロック図である。
【００２７】
図１において、このＲＴＬ回路表示装置１は、データベース２と、入力装置３と、一時記憶装置４と、表示装置５と、制御装置６とを備えている。
【００２８】
データベース２は記憶手段である記憶装置２１，２２などで構成されており、記憶装置２１には回路におけるコンポーネントの情報が格納され、記憶装置２２には回路におけるコンポーネント間の信号線の接続情報が格納されている。例えば、記憶装置２１にｍ個のコンポーネントがある場合、コンポーネントデータ１からコンポーネントデータｍまでが格納されている。また、例えば、記憶装置２２にｎ個の信号線接続がある場合、信号線接続データ１から信号線接続データｎまでが格納されている。
【００２９】
入力装置３は、キーボードおよびマウスなどで構成されており、回路図表示制御プログラムなどの制御プログラムの起動指令および終了指令などの他、各種選択指令などの各種入力指令をユーザが入力操作することができる。
【００３０】
一時記憶装置４は、制御部６の動作に際して制御プログラムおよび各種データなど必要なデータを一旦記憶するワークメモリとして働く。
【００３１】
表示装置５は、回路図表示制御プログラムなど制御プログラム起動時の初期画面や各種選択画面およびその結果画面などの他、対象とする回路図画面などの各種画面情報を表示画面上に表示するものである。
【００３２】
制御装置６はコンピュータで構成されており、入力装置３からの各種入力指令および回路図表示制御プログラムなどの制御プログラムに基づいて、表示装置５に対して本発明の回路図表示制御などの各種制御を行うＣＰＵ６１（中央演算処理装置）と、その回路図表示制御プログラムなどの制御プログラムおよびそのデータが記憶された記憶部（可読記録媒体）としてのＲＯＭ６２とを有している。
【００３３】
ＣＰＵ６１は、回路図表示制御プログラムで示されるプログラムコードに従い、記憶装置２１，２２から対象回路のコンポーネントデータおよび信号線接続データを読み出し、表示データを一時記憶装置４を使って一時記憶し、そこから読み出された表示データの回路図を表示装置５の表示画面上に表示制御する。
【００３４】
即ち、ＣＰＵ６１は、記憶装置２１から読み出されたコンポーネントデータにレジスタを含む場合に、レジスタを示す図形を回路図の一端側に並べて配置するように表示制御する第１配置手段６１１と、レジスタ以外のコンポーネントデータを示す図形を配置するように表示制御する第２配置手段６１２と、レジスタを示す図形の複製を、回路図の他端に並べて配置するように表示制御する第３配置手段６１３と、記憶装置２２から読み出された信号線接続データを各コンポーネント間の接続線として描くように表示制御する第４配置手段６１４とを有している。
【００３５】
ユーザが入力装置３を使って表示装置５に画面表示する回路図上のレジスタを指定した場合、制御装置６は表示装置５に表示している回路図に対し、回路表示プログラムに基づいて、指定されたレジスタから出力する信号が通るパスを強調表示することができる。
【００３６】
ここで、本発明による回路図表示画面について図２を用いて説明する。
【００３７】
図２は、図１のＲＴＬ回路表示装置の表示装置５の回路図表示画面を示す回路図である。なお、図２の回路図は、本発明の回路図表示機能により図８の回路図表示画面を並べ替えた回路図であるので、図８の部材と同一の符号を付して、ここではその説明を省略する。
【００３８】
図２に示すように、表示装置５の表示画面上に、レジスタ２０７〜２０９を示す図形を回路図の左端に並べて表示し、これらのレジスタを示す図形の複製２０７’〜２０９’を回路図の右端に並べて表示する。この場合に、レジスタが入力ポートを有する場合にはレジスタを複製し、レジスタが入力ポートを有しない場合にはレジスタを複製しないように制御が為されるので、レジスタを示す図形の複製２０７’，２０９’だけを回路図の右端に並べて表示する。即ち、レジスタを示す図形の複製２０８’は複製していない。
【００３９】
これらのレジスタ以外の演算器などのコンポーネントを示す図形を、信号の流れを回路図左から右方向へ、その信号の流れに従い、レジスタを示す図形とその複製の間に順番に配置している。この配置方法による回路図表示では、レジスタを示す図形とその複製との間には、演算器などの論理回路のコンポーネントだけが配置され、レジスタなどの順序回路のコンポーネントは配置されない。これは、各コンポーネントを結ぶ信号線にループができないことを意味する。よって、信号のパスをたどる作業を行った場合など、目線の移動が一方向的になるので、パスを見失ったり、誤って違うパスをたどってしまう危険性が大幅に低下する。つまり、回路のパフォーマンス評価に要する時間を短縮することができる。
【００４０】
なお、レジスタを示す図形とその複製を配置する位置、および回路図における信号の流れる方向は特に規定していない。つまり、レジスタを示す図形を回路図の右端に、また、それらのレジスタを示す図形の複製を回路図左端に配置し、信号の流れる方向を回路図右から左方向へとする回路図表示などもあり得る。
【００４１】
上記構成により、以下、本発明のＲＴＬ回路表示装置１による回路図表示動作について詳細に説明する。
【００４２】
図３は、図１のＲＴＬ回路表示装置における回路図表示処理を示すフローチャートである。なお、この回路図表示処理は図１の回路表示制御プログラムに含まれている。また、表示しようとしている回路にはｍ個のコンポーネントが含まれているものとする。つまり、図１で示す記憶装置２１にはｍ個のコンポーネントデータが格納されている。
【００４３】
図３に示すように、最初に、ステップＳ１において、一時記憶装置４中に変数として“　ｉ　”を確保し、値“０”に初期化する。
【００４４】
次に、ステップＳ２で、ＣＰＵ６１は、回路表示制御プログラムに基づいて、記憶装置２１に格納されているコンポーネントデータの中からｉ番目のコンポーネントデータを読み出してくる。
【００４５】
さらに、ステップＳ３では、ＣＰＵ６１は、そのコンポーネントを示す図形を作成する。このコンポーネントの種類がレジスタであるかどうかの判断をステップＳ４で行い、仮に、このコンポーネントの種類がレジスタである場合（ステップＳ４；ＹＥＳ）には次のステップＳ５の処理に進む。また、このコンポーネントの種類がレジスタでない場合（ステップＳ４；ＮＯ）にはステップＳ７の処理に進む。
【００４６】
ステップＳ５では、ＣＰＵ６１は、このレジスタに入力ポートがあるかどうかを判断する。仮に、このレジスタに入力ポートがある場合（ＹＥＳ）、次のステップＳ６の処理に進み、このレジスタを示す図形の複製を作成する。このレジスタに入力ポートがない場合（ＮＯ）、ステップＳ７の処理に進む。
【００４７】
ステップＳ７では、ステップＳ１で図１の一時記憶装置４の中に確保した変数“　ｉ　”に“１”を加算して、ステップＳ８の処理に進む。
【００４８】
ステップＳ８では、ＣＰＵ６１は、この変数ｉがコンポーネントデータの数ｍと同じ値になったかどうかをチェックする。まだｉの値がｍの値まで達していない場合（ＮＯ）、ステップＳ２の処理に戻り、次のコンポーネントに対して図形作成作業を行う。また、仮に、ｉの値がｍの値に達している場合（ＹＥＳ）には、ステップＳ９の処理に進む。
【００４９】
ステップＳ９では、ＣＰＵ６１は、レジスタを示す図形を回路図の左端に並べて表示する処理を行う。次に、ステップＳ１０の処理に進み、ＣＰＵ６１は、レジスタ以外の演算器などのコンポーネントを示す図形を、信号の流れに従い順番に配置する処理を行う。図２に示す回路図では、信号の流れる方向を回路図左から右方向へとしているので、ステップＳ１０において演算器などのコンポーネントを示す図形を回路図左から右方向へと順に配置する。
【００５０】
その後、ステップＳ１１では、ＣＰＵ６１は、ステップＳ６で作成したレジスタを示す図形の複製を、信号の流れに従い配置する処理を行う。さらに、ステップＳ１２の処理に進み、ＣＰＵ６１は、この回路図として、レジスタを示す図形の複製を回路図の右端に一列に並べるかどうかの判断を行う。並べる場合（ＹＥＳ）、ステップＳ１３の処理に進み、ＣＰＵ６１は、ステップＳ１１で配置したレジスタを示す図形の複製を、最大遅延パスを持つレジスタを示す図形の複製が配置されている位置に合わせて、配置し直す。なお、図２に示す回路図のように信号の流れを回路図左から右方向へ向かって表示する場合を示したが、これに限定されず、ある定めた方向にのみ、表示を行えばよく、右から左方向へ向かって表示または上から下方向などへ向かって表示してもよい。このステップＳ１３の処理が終了すれば、ステップＳ１４の処理に進む。
【００５１】
一方、ステップＳ１２において、レジスタを示す図形の複製を並べない場合（ＮＯ）には、ステップＳ１４の処理に進む。ステップＳ１４では、ＣＰＵ６１は、記憶装置２２に格納されている信号線接続データを読み出し、そのデータから、ステップＳ１５で回路図上の各コンポーネント間の接続線を描く。
【００５２】
次に、ステップＳ１６で、ＣＰＵ６１は、パスの強調表示を行う指示があるかどうかを判断し、指示がある場合（ＹＥＳ）には、ステップＳ１７，Ｓ１９およびＳ２１の判断に進み、また、ステップＳ１６，Ｓ１７，Ｓ１９およびＳ２１で指示がない場合（ＮＯ）には処理を終了する。
【００５３】
ステップＳ１７では、ＣＰＵ６１は、最大遅延パスを強調表示する指示があるかどうかを判断し、指示がある場合（ＹＥＳ）にはステップＳ１８の強調表示処理に進み、ステップＳ１８で、回路図上で、最大遅延パスを示す接続線を強調表示して処理を終了する。
【００５４】
また、ステップＳ１９では、ある特定のコンポーネントの出力信号のパスを強調表示する指示があるかどうかを判断し、指示がある場合（ＹＥＳ）にはステップＳ２０の処理に進み、ステップＳ２０で、回路図上で、ある特定のコンポーネントの出力信号のパスを示す接続線を強調表示して処理を終了する。
【００５５】
さらに、ステップＳ２１では、ある特定のパスを強調表示する指示があるかどうか判断し、指示がある場合（ＹＥＳ）にはステップＳ２２の処理に進み、ステップＳ２２で、回路図上で、ある特定のパスを示す接続線を強調表示し処理を終了する。
【００５６】
図４は、図２の回路図表示で、ある特定のレジスタ間のパスを太線で強調表示した回路図である。
【００５７】
図４において、図９で示す従来の回路図から、全てのレジスタ２０７〜２０９の中から入力ポートを有するレジスタを示す図形の複製として、レジスタ２０７’，２０９’を作成し、レジスタ２０７〜２０９を示す図形を回路図上の左端にそれぞれ並べて表示すると共に、それらの複製を示すレジスタ２０７’，２０９’を回路図上の右端にそれぞれ並べて表示している。この回路図上で、レジスタ２０７から出力した信号が、ＡＮＤ回路２１３、セレクタ２０５、乗算器２０６を通ってレジスタ２０７’に入るパスを太線で強調表示している。このパスの途中にある論理回路の段数を数える場合、目線の移動が回路図左から右方向へと一方向的なので、パスを見失ったり、誤って違うパスをたどってしまい、段数を数え間違える可能性が低くなる。
【００５８】
図５は、図２の回路図表示で最大遅延パスを太線で強調表示した回路図である。
【００５９】
図５において、図１０で示す従来の回路図から、全てのレジスタ２０７〜２０９の中から入力ポートを有するレジスタを示す図形の複製として、レジスタ２０７’，２０９’を作成し、図２と同様に回路図上に配置して表示している。この回路図上では最大遅延パスが太線で強調表示されており、この最大遅延パスは、レジスタ２０９から出力された信号が、ＡＮＤ回路２１３、セレクタ２０５、乗算器２０６、セレクタ２１０、ＡＮＤ回路２１１、加算器２１２を通った後、レジスタ２０９’に戻ってくるパスである。図１０の場合に比べて、図５で示される最大遅延パスは、回路図上を左端から右端に一方向的に表示されている。これは最大遅延パスを検証する際に、目線の移動が小さいことを意味している。これによって、検証時間の短縮と、パスを追っていくときに誤って違うパスを追ってしまう危険性を低くすることができる。また、最大遅延パス上の演算器などの論理回路を順番に一方向的に追えるので、段数を数える作業が容易に行える。さらに、回路規模が大きくなり回路図が複雑になっても、本発明の回路図においてパスをたどる作業は、従来の回路図に比べて一方向的なので、最大遅延パスの検証などがより容易に行える。
【００６０】
図６は、図２の回路図表示で特定のコンポーネントから出力した信号のパスを太線で強調表示した回路図である。
【００６１】
図６において、図１１で示す従来の回路図から、全てのレジスタ２０７〜２０９の中から入力ポートを有するレジスタを示す図形の複製として、２０７’，２０９’を作成し、図２と同様に回路図上に配置して表示している。この回路図上では利用者がレジスタ２０７を指定したとして、そのレジスタ２０７から出力される信号のパスを太線で強調表示している。図６では図１１の場合に比べ、パスをたどる目線の流れが左から右方向へと一方向的なので、パスを見落としたり、誤って違うパスをたどってしまう危険性が低い。
【００６２】
図７は、図２の回路図表示で入力側のレジスタを遅延時間に比例した位置に表示した回路図である。
【００６３】
図７では、ステップＳ１２で「並べない」ＮＯを選択した場合の図であって、図２のレジスタ間の信号線の長さを、その遅延時間に比例した形で入力側のレジスタを示す図形を配置する。入力側のレジスタを示す図形とは、図２の説明で述べた通りレジスタ２０７〜２０９を示す図形の複製のことである。つまり、図２で示す回路図の右端に表示されているレジスタ２０７’，２０９’を示す図形のことである。図３のフローチャートにおいて、ステップＳ１２でレジスタを示す図形の複製を並べる判断において、「並べない」（ＮＯ）と判断することで図７に示す回路図が作成できる。
【００６４】
図７において、レジスタ２０９’はレジスタ２０７’に比べて回路図上右側に配置されている。これは、レジスタ２０９’に入力する信号が、レジスタ２０７’に入力する信号に比べて、セレクタ２１０、ＡＮＤ回路２１１さらに加算器２１２などの論理回路を余分に通るため、その分だけレジスタ２０９’の配置される場所が回路図上右側になるためである。論理回路を多く通るということは、遅延時間が長くなるということを意味するので、レジスタ２０７’に入力する信号の遅延時間に比べ、レジスタ２０９’に入力する信号の遅延時間が長いことが、これらレジスタ２０７’，２０９’の配置されている場所によって判断することができる。
【００６５】
この回路表示によって、最大遅延パスを太線などで強調表示せずとも、その大まかな位置を確認することができる。つまり、図７で示す回路図で、最も右端に配置されてるレジスタ２０９’に入力する信号のパスが最大遅延パスであることが一目瞭然で判る。
【００６６】
以上により、本実施形態によれば、ＣＰＵ６１は、回路図表示プログラムに基づいて、記憶装置２１から読み出されたコンポーネントデータにレジスタを含む場合に、レジスタを示す図形を回路図の一端側に並べて配置し、レジスタ以外のコンポーネントデータを示す図形を配置し、レジスタを示す図形の複製を回路図の他端に並べて配置して、記憶装置２２から読み出された信号線接続データを各コンポーネント間の接続線として描くように、表示装置５に対して表示制御するため、従来のように回路図の左から右、また逆に右から左へと目線を移動させることなく、同一方向に目線を移動させればよく、パスを見失ったり、または誤ったパスをたどってしまったりする可能性が大幅に減少する。これによって、演算器などのコンポーネントをチェックする作業を効率よく行うことができる。
【００６７】
【発明の効果】
以上により、本発明によれば、ＲＴＬ回路図において、回路のコンポーネントを示す図形の複製を作成しそれを表示することで、回路のパフォーマンス評価および最大遅延パスの発見とその検証を効率的に行うことができる。
【図面の簡単な説明】
【図１】本発明のＲＴＬ回路表示装置の実施形態における要部構成を示すブロック図である。
【図２】図１のＲＴＬ回路表示装置の表示装置５の回路図表示画面を示す回路図である。
【図３】図１のＲＴＬ回路表示装置における回路図表示処理のフローチャートである。
【図４】図２の回路図表示である特定のレジスタ間のパスを太線で強調表示した回路図である。
【図５】図２の回路図表示で最大遅延パスを太線で強調表示した回路図である。
【図６】図２の回路図表示で特定のコンポーネントから出力した信号のパスを太線で強調表示した回路図である。
【図７】図２の回路図表示で入力側のレジスタを遅延時間に比例した位置に表示した回路図である。
【図８】従来のＲＴＬ回路の一表示例を示す回路図である。
【図９】図８の回路図表示でレジスタ間のパスを太線で強調表示した回路図である。
【図１０】図８の回路図表示で最大遅延パスを太線で強調表示した回路図である。
【図１１】図８の回路図表示で特定のレジスタから出力した信号のパスを太線で強調表示した回路図である。
【符号の説明】
１　　ＲＴＬ回路表示装置
２　　データベース
２１，２２　　記憶装置
３　　入力装置
４　　一時記憶装置
５　　表示装置
６　　制御装置
６１　　ＣＰＵ
６１１　　第１配置手段
６１２　　第２配置手段
６１３　　第３配置手段
６１４　　第４配置手段
６２　　ＲＯＭ（可読記録媒体）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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