(57)【要約】【課題】制御電圧により発振周波数が制御可能な発振回路に関し、高い発振精度を維持したまま、周波数可変幅を拡大できる発振回路を提供することを目的とする。【解決手段】本発明は、所定周波数で共振する発振子（１１）と、発振子（１１）の両端で信号を反転させるインバータ（１２）と、制御電圧（Ｖｃ）に応じて発振子（１１）に付与される容量成分を制御する可変容量回路（Ｃｖ１、Ｃｖ２）とを有する発振回路であって、可変容量回路（Ｃｖ１、Ｃｖ２）に印加される電圧の振幅を制限する振幅制限回路（１２１）を有することを特徴とする。【選択図】  図４
2004289321.tif 000002
【特許請求の範囲】
【請求項１】
所定周波数で共振する発振子と、前記発振子の両端で信号を反転させるインバータと、制御電圧に応じて前記発振子に付与される容量成分を制御する可変容量回路とを有する発振回路であって、
前記可変容量回路に印加される電圧の振幅を制限する振幅制限回路を有することを特徴とする発振回路。
【請求項２】
前記可変容量回路は、前記発振子の一端に接続され、前記制御電圧に応じて容量成分が制御される第１の可変容量素子と、
前記発振素子の他端に接続され、前記制御電圧に応じて容量成分が制御される第２の可変容量素子とを有し、
前記振幅制限回路は、前記第１の可変容量素子に印加される電圧と前記第２の可変容量素子に印加される電圧との差電圧に対して振幅制限を行なうことを特徴とする請求項１記載の発振回路。
【請求項３】
前記振幅制限回路は、互いに逆方向に接続された一対のＰＮ接合素子から構成されたことを特徴とする請求項２記載の発振回路。
【請求項４】
前記可変容量回路は、前記発振子の一端に接続され、前記制御電圧に応じて容量成分が制御される第１の可変容量素子と、
前記発振素子の他端に接続され、前記制御電圧に応じて容量成分が制御される第２の可変容量素子とを有し、
前記振幅制限回路は、前記第１の可変容量素子に印加される電圧の振幅を制限する第１の振幅制限回路と、
前記第２の可変容量素子に印加される電圧の振幅を制限する第２の振幅制限回路とを有することを特徴とする請求項１記載の発振回路。
【請求項５】
前記第１の振幅制限回路及び前記第２の振幅制限回路は、互いに接合が逆方向となるように接続された一対のＰＮ接合素子から構成されたことを特徴とする請求項４記載の発振回路。
【請求項６】
前記発振子及び前記インバータへの直流成分の供給を阻止する直流阻止用容量素子を有することを特徴とする請求項１乃至５のいずれか一項記載の発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は発振回路に係り、特に、制御電圧により発振周波数が制御可能な発振回路に関する。
【０００２】
【従来の技術】
図５はインバータを用いたコルピッツ型の発振回路の回路構成図を示す。
【０００３】
コルピッツ型の発振回路１０は、発振子１１、インバータ１２、帰還抵抗ＲＦＢ、容量素子ＣＬ１、ＣＬ２を含む構成とされている。発振子１１、インバータ１２、帰還抵抗ＲＦＢは並列に接続されている。容量素子ＣＬ１は発振子１１、インバータ１２、帰還抵抗ＲＦＢからなる並列回路の入力端に接続され、容量素子ＣＬ２は発振子１１、インバータ１２、帰還抵抗ＲＦＢからなる並列回路の出力端に接続される。このとき、容量素子ＣＬ１、ＣＬ２の両端には、インバータ１２のスレッショルド電圧が現れる。
【０００４】
図５に示す発振回路１０の構成で電圧制御発振回路を構成する場合、容量素子ＣＬ１、ＣＬ２を可変容量ダイオードで構成する。
【０００５】
図６は電圧制御発振回路の回路構成図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明は省略する。
【０００６】
電圧制御発振回路２０は、容量素子ＣＬ１が可変容量ダイオードＣｖ１を含み、容量素子ＣＬ２が可変容量ダイオードＣｖ２を含む構成とされている。可変容量ダイオードＣｖ１には、抵抗Ｒ１を介して制御電圧Ｖｃが印加され、可変容量ダイオードＣｖ２には、抵抗Ｒ２を介して制御電圧Ｖｃが印加されている。可変容量ダイオードＣｖ１、Ｃｖ２は、制御電圧Ｖｃに応じて容量が増加する。
【０００７】
このとき、発振子１１、インバータ１２、帰還抵抗ＲＦＢからなる並列回路は、可変容量ダイオードＣｖ１、Ｃｖ２の容量を制御するための直流成分が印加されないように直流カット用容量素子Ｃｃ１、Ｃｃ２を介して可変容量ダイオードＣｖ１、Ｃｖ２に接続されている。
【０００８】
図７に発振子１１の等価回路図を示す。
【０００９】
発振子１１は、等価的にインダクタンスＬ１、キャパシタンスＣ０、Ｃ１、抵抗Ｒ１を含む構成とされている。
【００１０】
ここで、発振子１１の共振周波数をｆ０、発振子１１を構成するキャパシタンスＣ０とキャパシタンスＣ１との比（Ｃ０／Ｃ１）をγ、可変容量ダイオードＣｖ１、Ｃｖ２、直流カット用容量素子Ｃｃ１、Ｃｃ２の直列容量をＣＬとし、可変される周波数をΔｆとすると、可変周波数を正規化した（Δｆ／ｆ０）は、一般に
（Δｆ／ｆ０）＝１／｛２γ×（１＋ＣＬ／Ｃ０）｝              …（１）
で表される。
【００１１】
式（１）から発振周波数の変化は、直列容量ＣＬによって変化させることができることがわかる。このとき、容量が固定である直流カット用容量素子Ｃｃ１、Ｃｃ２及び容量が可変である可変容量ダイオードＣｖ１、Ｃｖ２は、互いに直列に接続されているため、直流カット用容量素子Ｃｃ１、Ｃｃ２により可変容量ダイオードＣｖ１、Ｃｖ２の変化量の影響が圧迫されることになる。
【００１２】
したがって、周波数可変幅を大きく取るには、直流カット用容量素子Ｃｃ１、Ｃｃ２の容量を可変容量ダイオードＣｖ１、Ｃｖ２の容量に比べて充分に大きくする必要がある。直流カット用容量素子Ｃｃ１、Ｃｃ２の容量Ｃｃを可変容量ダイオードＣｖ１、Ｃｖ２の容量Ｃｖとすると、
Ｃｃ≫Ｃｖ
にする必要があった。
【００１３】
また、出力端子Ｔｏｕｔの出力電圧Ｖｏｕｔの振幅は、インバータ１２の出力振幅をＶ０とすると、直流カット用容量素子Ｃｃ２、可変容量ダイオードＣｖ２の容量分割により、
Ｖｏｕｔ＝｛Ｃｃ２／（Ｃｃ２＋Ｃｖ２）｝×Ｖ０                    …（２）
で表される。
【００１４】
ここで、式（２）において、周波数可変幅を大きく取るために、Ｃｃ≫Ｃｖに設定すると、式（２）は
Ｖｏｕｔ≒（Ｃｃ２／Ｃｃ２）×Ｖ０＝Ｖ０                              …（３）
で表せる。すなわち、出力振幅Ｖｏｕｔは、インバータ１２の出力振幅Ｖ０と略等しくなる。
【００１５】
ここで、上記構成の発振回路２０を半導体ＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）化する場合について考察する。
【００１６】
図８は可変容量ダイオードＣｖ１、Ｃｖ２の半導体チップ上での断面図を示す。図８（Ａ）はエミッタ−ベース接合を用いて可変容量ダイオードＣｖ１、Ｃｖ２を構成した場合、図８（Ｂ）はコレクタ−ベース接合を用いて可変容量ダイオードＣｖ１、Ｃｖ２を構成した場合の断面図を示す。
【００１７】
エミッタ−ベース接合を用いた可変容量ダイオードＣｖ１、Ｃｖ２は、図８（Ａ）に示すようにｐ形半導体基板３１上にｎ形埋め込み領域３２を介してｎ形エピタキシャル領域３３を形成し、ｎ形エピタキシャル領域３３内にコレクタ取出用の高濃度ｎ形拡散領域３４を形成するとともに、ｎ形エピタキシャル領域３３内にｐ形ベース拡散領域３５を形成し、さらに、ｐ形ベース拡散領域３５内にｎ形エミッタ拡散領域３６を形成した構成とされている。図８（Ａ）に示す構成においてｐ形ベース拡散領域３５に配線３７を接続し、アノードとし、ｎ形エミッタ拡散領域３６に配線３８を接続し、カソードとすることにより、ｐ形ベース拡散領域３５とｎ形エミッタ拡散領域３６とで構成されるＰＮ接合をダイオードとして作用させ、そのダイオードを逆バイアスすることにより容量として作用させている。なお、このとき、高濃度ｎ形拡散領域３４は、配線３７に接続され、ベース電位と同電位とされている。これにより、通常動作では、ｎ形エピタキシャル領域３３とＰ形ベース拡散領域３５とで構成されるＰＮ接合がダイオードとして作用しないように構成されていた。
【００１８】
また、コレクタ−ベース接合を用いた可変容量ダイオードＣｖ１、Ｃｖ２は、図８（Ｂ）に示すようにｎ形エピタキシャル領域３３内に形成された高濃度ｎ形拡散領域３４に配線３７を接続し、カソードとし、ｐ形ベース拡散領域３５に配線３８を接続することにより、アノードとし、ｎ形エピタキシャル領域３３とｐ形ベース拡散領域３５とで構成されるＰＮ接合をダイオードとして作用させ、そのダイオードを逆バイアスすることにより容量として作用させている。
【００１９】
なお、上記図８（Ａ）、図８（Ｂ）のいずれの構成においても可変容量ダイオードＣｖ１、Ｃｖ２は、ＰＮ接合の逆バイアスを利用して容量を可変するようにしている。
【００２０】
図９、図１０は可変容量ダイオードＣｖ１、Ｃｖ２のカソードの電位の変化を示す図である。
【００２１】
可変容量ダイオードＣｖ１、Ｃｖ２のカソードの電位は、図９に示すように制御電圧Ｖｃを中心に変化する。
【００２２】
このとき、接地電位をＶＧＮＤ、ＰＮ接合の順方向電圧をＶＦとしたとき、カソード側の電位が（ＶＧＮＤ−ＶＦ）以下になると、例えば、ｐ形半導体基板３１及び分離領域３９とｎ形エピタキシャル領域３３とのＰＮ接合からなる寄生のダイオードがオンしてしまう。
【００２３】
寄生のダイオードがオンすることにより、例えば、制御電圧Ｖｃを０した場合、図１０に示すように発振振幅が大きいと、発振振幅が−ＶＦで制限されてしまい、可変容量ダイオードＣｖ１、Ｃｖ２へのバイアスは、０ではなく、見かけ上Ｖ１１となってしまう。
【００２４】
このため、可変容量ダイオードＣｖ１、Ｃｖ２の容量が制御電圧Ｖｃに応じた容量ではなく、Ｖｃ＋Ｖ１１での容量にずれてしまう。これにより、可変容量ダイオードＣｖ１、Ｃｖ２による周波数可変幅が小さくなる。
【００２５】
これを避けるために、ダンピング抵抗を挿入し、発振振幅を抑制する発振回路があった。
【００２６】
図１１はダンピング抵抗を挿入した発振回路の回路構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。
【００２７】
図１１に示す発振回路３０は、図６に示す発振回路２０にインバータ１２と帰還抵抗ＲＦＢとの接続点と発振子１１と直流カット用容量素子Ｃｃ２との間にダンピング抵抗Ｒｄを挿入した構成とされている。
【００２８】
発振回路３０では、ダンピング抵抗Ｒｄにより発振振幅を抑制して図９に示すような現象が発生しないようにしていた。
【００２９】
一方、図６に示す発振回路２０で、可変容量ダイオードＣｖ１、Ｃｖ２及び直流カット用容量素子Ｃｃ１、Ｃｃ２の影響を小さくし、周波数可変幅を小さくするために発振子１１の両端を可変容量ダイオードＣｖ１、Ｃｖ２のカソードに接続する構成も提案されている。
【００３０】
図１２は周波数可変幅を拡大できる発振回路の回路構成図を示す。
【００３１】
図１２に示す発振回路４０は、図６に示す発振回路２０において、発振子１１の一端を可変容量ダイオードＣｖ１のカソードに接続し、発振子１１の他端を可変容量ダイオードＣｖ２のカソードに接続した構成とされている。
【００３２】
このように発振子１１の両端を可変容量ダイオードＣｖ１、Ｃｖ２のカソードに接続することにより、式（１）の容量成分ＣＬが固定の容量である直流カット用容量素子Ｃｃ１、Ｃｃ２の影響を受けず、直接的に可変容量ダイオードＣｖ１、Ｃｖ２の容量により制御できるため、周波数可変範囲を拡大できる。また、直流カット用容量素子Ｃｃ１、Ｃｃ２を小さく設定できるため、発振振幅を抑制することができ、図９に示すような課題も解決できる。しかし、図１１に示す発振回路３０においても発振振幅を抑制した場合には、図６に示す発振回路２０と同様に負性抵抗が抑制される。このため、起動時間が増加するなどの課題を解決することはできない。
【００３３】
また、コルピッツ型発振回路において、周波数可変量を拡大するために、発振振幅を抑制する構成として、発振子の両端に振幅制限回路を設けた構成の発振回路も提案されている（例えば、特許文献１参照）。
【００３４】
【特許文献１】
特開２００１−１６０７１５号公報（図３）
【００３５】
【発明が解決しようとする課題】
しかるに、図１１に示す発振回路３０及び図１２に示す発振回路４０並びに公知文献の発振回路のいずれの発振回路においても、発振振幅を低減させて、周波数可変幅を拡大させるため、起動時に負性抵抗を打ち消すように作用し、起動時間が遅延するなどの課題があった。
【００３６】
また、従来の発振回路のように発振振幅を低減させると、後段アンプに出力される発振出力の振幅が制限されることになるので、後段アンプの入力発振信号の立ち上がりが緩やかになり、よって、位相ノイズの影響が大きくなり、後段での発振信号の精度が補償できないなどの問題点があった。
【００３７】
本発明は上記の点に鑑みてなされたもので、起動が早く、かつ、高い発振精度を維持したまま、周波数可変幅を拡大できる発振回路を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明は、所定周波数で共振する発振子（１１）と、発振子（１１）の両端で信号を反転させるインバータ（１２）と、制御電圧（Ｖｃ）に応じて発振子（１１）に付与される容量成分を制御する可変容量回路（Ｃｖ１、Ｃｖ２）とを有する発振回路であって、可変容量回路（Ｃｖ１、Ｃｖ２）に印加される電圧の振幅を制限する振幅制限回路（１２１）を有することを特徴とする。
【００３９】
また、本発明は、可変容量回路（Ｃｖ１、Ｃｖ２）を発振子（１１）の一端に接続され、制御電圧（Ｖｃ）に応じて容量成分が制御される第１の可変容量素子（Ｃｖ１）と、発振子（１１）の他端に接続され、制御電圧（Ｖｃ）に応じて容量成分が制御される第２の可変容量素子（Ｃｖ１）とを含む構成とし、振幅制限回路（１２１）を第１の可変容量素子（Ｃｖ１）に印加される電圧と第２の可変容量素子（Ｃｖ２）に印加される電圧との差電圧に対して振幅制限を行なう構成とする。
【００４０】
本発明によれば、振幅制限回路（１２１）により可変容量回路（Ｃｖ１、Ｃｖ２）に印加される電圧の振幅を制限することにより、可変容量回路（Ｃｖ１、Ｃｖ２）が発振出力により制御され、制御幅を狭めてしまうことがないので、発振周波数の制御範囲を大きくとることができる。
【００４１】
また、本発明によれば、発振子（１１）及びインバータ（１２）に供給される直流成分をカットする直流カット用容量素子（Ｃｃ１、Ｃｃ２）を可変容量素子（Ｃｖ１、Ｃｖ２）に比べて充分に大きく設定できるため、周波数の制御範囲を広くできる。
【００４２】
さらに、本発明によれば、出力発振信号が振幅制限されることがないので、後段アンプ（１１３）においても信号の立ち上がりを急峻に維持できるため、位相ノイズの劣化などを招くことがなくしたがって、発振精度を高く維持することができる。
【００４３】
なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。
【００４４】
【発明の実施の形態】
図１は本発明の一実施例のシステム構成図を示す。
【００４５】
本実施例では、矩形波の周波数を変化させることができる発振システムについて説明する。本実施例の発振システム１００は、発振回路１１１、可変電圧源１１２、バッファアンプ１１３から構成されている。
【００４６】
図２は発振回路１１１の回路構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。
【００４７】
本実施例の発振回路１１１は、図６に示す発振回路２０の可変容量ダイオードＣｖ１のカソードと可変容量ダイオードＣｖ２のカソードとの間に振幅制限回路１２１を追加した構成とされている。
【００４８】
振幅制限回路１２１は、可変容量ダイオードＣｖ１のカソード電位Ｖｃ１が可変容量ダイオードＣｖ２のカソード電位Ｖｃ２よりダイオードＤ１の順方向電圧ＶＦである、約０．７〔Ｖ〕より大きくなると、ダイオードＤ１がオンし、可変容量ダイオードＣｖ２のカソード電位Ｖｃ２が可変容量ダイオードＣｖ１のカソード電位Ｖｃ１よりダイオードＤ２の順方向電圧ＶＦである、約０．７〔Ｖ〕より大きくなると、ダイオードＤ２がオンする。これにより、可変容量ダイオードＣｖ１、Ｃｖ２の電位は、−０．７〔ｖ〕以下にならないように振幅制限される。
【００４９】
本発明によれば、出力発振振幅は大きく維持したまま、可変容量ダイオードＣｖ１、Ｃｖ２のカソード電位を−０．７〔Ｖ〕以下にならないように振幅制限できる。したがって、図１０に示すような現象が発生することがなくなる。また、出力発振振幅は大きくできるため、起動時間を速く維持できる。さらに、後段のバッファアンプ１１３に供給される出力発振振幅も大きくできるため、位相ノイズの劣化を低減できる。
【００５０】
ここで、位相ノイズの劣化の低減について図面を用いて説明する。
【００５１】
図３は位相ノイズの劣化の低減の動作を説明するための図を示す。図３（Ａ）は発振回路１１１の出力波形、図３（Ｂ）はバッファアンプ１１３の出力波形を示す。
【００５２】
バッファアンプ１１３は、例えば、コンパレータなどから構成され、発振回路１１１からの発振信号を基準電圧Ｖｒｅｆと比較し、矩形波に波形整形する構成とされている。本実施例によれば、図３（Ａ）に実線で示すように発振回路１１１から発振信号の振幅を大きく取れるため、基準電圧Ｖｒｅｆが印加電圧ノイズ等でＶｒｅｆ１〜Ｖｒｅｆ２の間で振れた場合でも図３（Ｂ）に実線で示すように誤差はΔＴ１で済む。一方、従来のように、図３（Ｂ）に一点鎖線で示す如く発振信号振幅が小さくしなければならない場合には、同様に基準電圧ＶｒｅｆがＶｒｅｆ１〜Ｖｒｅｆ２の間で振れた場合には図３（Ｂ）に一点鎖線で示すように誤差はΔＴ２と大きくなってしまう。
【００５３】
このように、本実施例によれば、発振振幅を大きくとることができるため、バッファアンプ１１３の出力矩形波の立ち上がりのずれ、すなわち、位相ノイズを小さくできる。
【００５４】
以上、本実施例によれば、起動が早く、かつ、高い発振精度を維持したまま、周波数可変幅を拡大できる発振回路を提供できる。
【００５５】
図４は発振回路１１１の変形例のブロック構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。
【００５６】
本変形例の発振回路２００は、可変容量ダイオードＣｖ１のカソードと制御端子Ｔｃｎｔとの間に振幅制限回路２１１を設け、可変容量ダイオードＣｖ２のカソードと制御端子Ｔｃｎｔとの間に振幅制限回路２１２を設けた構成とされている。
【００５７】
振幅制限回路２１１は、ダイオードＤ１１、Ｄ１２から構成されている。ダイオードＤ１１とダイオードＤ１２とはＰＮ接合方向が互いに逆方向となるように接続されている。
【００５８】
振幅制限回路２１１は、例えば、制御端子Ｔｃｎｔに印加される制御電圧Ｖｃが０〔Ｖ〕のときに、可変容量ダイオードＣｖ１のカソード電位がダイオードの順方向電圧ＶＦ＝０．７〔Ｖ〕より低下、すなわち、−０．７〔Ｖ〕より小さくなると、ダイオードＤ１１がオンして、可変容量ダイオードＣｖ１のカソード電位が０．７〔Ｖ〕より低下しないように振幅制限をかける。また、同様に、振幅制限回路２１１は、制御端子Ｔｃｎｔに印加される制御電圧Ｖｃが電源電圧Ｖｃｃ付近のときに、可変容量ダイオードＣｖ１のカソード電位が電源電圧Ｖｃｃより、さらに、ダイオードの順方向電圧ＶＦ＝０．７〔Ｖ〕分大きい、すなわち、（Ｖｃｃ＋０．７）〔Ｖ〕になると、ダイオードＤ１２がオンして、可変容量ダイオードＣｖ１のカソード電位が（Ｖｃｃ＋０．７）〔Ｖ〕より増加しないように振幅制限をかける。
【００５９】
振幅制限回路２１２は、振幅制限回路２１１と同様な構成とされており、制御端子Ｔｃｎｔに印加される制御電圧Ｖｃが０〔Ｖ〕のときに、可変容量ダイオードＣｖ２のカソード電位がダイオードの順方向電圧ＶＦ＝０．７〔Ｖ〕より低下、すなわち、−０．７〔Ｖ〕より小さくなると、ダイオードＤ１１がオンして、可変容量ダイオードＣｖ２のカソード電位が０．７〔Ｖ〕より低下しないように振幅制限をかけ、制御端子Ｔｃｎｔに印加される制御電圧Ｖｃが電源電圧Ｖｃｃ付近のときに、可変容量ダイオードＣｖ２のカソード電位が電源電圧Ｖｃｃより、さらに、ダイオードの順方向電圧ＶＦ＝０．７〔Ｖ〕分、大きい、すなわち、（Ｖｃｃ＋０．７）〔Ｖ〕になると、ダイオードＤ１２がオンして、可変容量ダイオードＣｖ２のカソード電位が（Ｖｃｃ＋０．７）〔Ｖ〕より増加しないように振幅制限をかかける。
【００６０】
本実施例によれば、発振子１１、インバータ１２、帰還抵抗ＲＦＢからなる並列回路での発振振幅を大きくとることができるため、起動時間の遅延を低減できる。
【００６１】
【発明の効果】
上述の如く、本発明によれば、振幅制限回路により可変容量回路に印加される電圧の振幅を制限することにより、可変容量回路が発振出力により制御され、制御幅を狭めてしまうことがないので、発振周波数の制御範囲を大きくとることができる。
【００６２】
また、本発明によれば、発振子及びインバータに供給される直流成分をカットする直流カット用容量素子を可変容量素子に比べて充分に大きく設定できるため、周波数の制御範囲を広くできる。
【００６３】
さらに、本発明によれば、出力発振信号が振幅制限されることがないので、後段アンプにおいても信号の立ち上がりを急峻に維持できるため、位相ノイズの劣化などを招くことがなくしたがって、発振精度を高く維持することができる等の特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例のシステム構成図である。
【図２】発振回路１１１の回路構成図である。
【図３】位相ノイズの劣化の低減の動作を説明するための図である。
【図４】発振回路１１１の変形例の回路構成図である。
【図５】インバータを用いたコルピッツ型の発振回路の回路構成図である。
【図６】電圧制御発振回路の回路構成図である。
【図７】発振子１１の等価回路図である。
【図８】可変容量ダイオードＣｖ１、Ｃｖ２の半導体チップ上での断面図である。
【図９】可変容量ダイオードＣｖ１、Ｃｖ２のカソードの電位の変化を示す図である。
【図１０】可変容量ダイオードＣｖ１、Ｃｖ２のカソードの電位の変化を示す図である。
【図１１】ダンピング抵抗を挿入した発振回路の回路構成図である。
【図１２】周波数可変幅を拡大できる発振回路の回路構成図である。
【符号の説明】
１００  発振システム
１１１  電圧制御発振回路、１１２  可変電圧源、１１３  バッファアンプ
１１  発振子、１２  インバータ、１２１  振幅制限回路
ＲＦＢ  帰還抵抗、Ｃｖ１、Ｃｖ２  可変容量ダイオード
Ｃｃ１、Ｃｃ２  直流成分カット用容量素子
Ｄ１、Ｄ２  ダイオード、Ｒ１、Ｒ２  抵抗
【図１】
2004289321.tif 000003
【図２】
2004289321.tif 000004
【図３】
2004289321.tif 000005
【図４】
2004289321.tif 000006
【図５】
2004289321.tif 000007
【図６】
2004289321.tif 000008
【図７】
2004289321.tif 000009
【図８】
2004289321.tif 000010
【図９】
2004289321.tif 000011
【図１０】
2004289321.tif 000012
【図１１】
2004289321.tif 000013
【図１２】
2004289321.tif 000014