(57)【要約】【課題】アナログスイッチの洩れ電流の影響を受けることのない非常に低周波のカットオフ周波数を有するスイッチトキャパシタ回路で構成したローパスフィルタ、及びそれを使用した半導体圧力センサ装置を提供する。【解決手段】２相クロックパルスのクロックパルスφ１の期間中は第１のキャパシタは入力電圧で充電、第２のキャパシタは放電、第３のキャパシタは充放電停止させ、クロックパルスφ２の期間中は第１のキャパシタに蓄積された電荷により並列接続状態にある第２、第３のキャパシタが充電されるように動作するスイッチトキャパシタ回路を構成し、クロックパルスφ１、φ２の位相関係を、クロックパルスφ１の終了後、短い時間間隔をおいてクロックパルスφ２が立ち上がるようにする。【選択図】図１
2004289802.tif 000002
【特許請求の範囲】
【請求項１】
２相クロックパルスを構成する第１相クロックパルス（φ１）と第２相クロックパルス（φ２）とにより動作するスイッチトキャパシタ回路で構成されたローパスフィルタであって、該ローパスフィルタは、
第１相クロックパルス（φ１）がＯＮ、第２相クロックパルス（φ２）がＯＦＦの状態においては、第１のキャパシタは入力電圧まで充電され、第２のキャパシタは電極間がゼロＶまで放電され、第３のキャパシタは充放電しない動作を行ない、
続く第１相クロックパルス（φ１）、第２相クロックパルス（φ２）が共にＯＦＦの状態においては、前記第１、第２、第３のキャパシタは何れも充放電しない動作を行ない、
続く第１相クロックパルス（φ１）がＯＦＦ、第２相クロックパルス（φ２）がＯＮの状態においては、前記第２、第３のキャパシタは並列に接続され、前記第１のキャパシタは電極間がゼロＶまで放電してその放電電流は並列接続された第２、第３のキャパシタを充電する動作を行ない、
続く第１相クロックパルス（φ１）、第２相クロックパルス（φ２）が共にＯＦＦの状態においては、前記第１、第２、第３のキャパシタは何れも充放電しない動作を行ない、その後は前記最初の動作状態に戻る動作を行なうように構成されたものであり、
前記２相クロックパルスの第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、第１相クロックパルス（φ１）により導通するアナログスイッチと第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じない範囲でできるだけ狭めてあることを特徴とするスイッチトキャパシタ回路で構成されたローパスフィルタ。
【請求項２】
スイッチトキャパシタ回路で構成されたローパスフィルタであって、
演算増幅器と、第１、第２、第３のキャパシタと、２相クロックパルスの第１相クロックパルス（φ１）がＯＮの期間中のみ導通する第１、第２、第３のアナログスイッチと、２相クロックパルスの第２相クロックパルス（φ２）がＯＮの期間中のみ導通する第４、第５、第６のアナログスイッチとを具備し、
前記演算増幅器（ＯＰ１）は単一の電源電圧（Ｖｄ）により動作する演算増幅器であって、その非反転入力端子には該電源電圧（Ｖｄ）の約１／２の基準電圧（Ｖref）が印加され、第１のアナログスイッチ（Ｓ１１）は入力端子（Ｎ０）と相互接続ノードＮ１との間に、第４のアナログ（Ｓ２４）は相互接続ノードＮ１と演算増幅器（ＯＰ１）の非反転入力端子との間に、第１のキャパシタ（Ｃ１）は相互接続ノードＮ１と相互接続ノードＮ２との間に、第２のアナログスイッチ（Ｓ１２）は相互接続ノードＮ２と演算増幅器（ＯＰ１）の非反転入力端子との間に、第５のアナログスイッチ（Ｓ２５）は相互接続ノードＮ２と演算増幅器（ＯＰ１）の反転入力端子との間に、第２のキャパシタ（Ｃ２）は相互接続ノードＮ２と相互接続ノードＮ３との間に、第３のキャパシタ（Ｃ３）は演算増幅器（ＯＰ１）の反転入力端子と出力端子との間に、第３のアナログスイッチ（Ｓ１３）は相互接続ノードＮ３と演算増幅器（ＯＰ１）の非反転入力端子との間に、第６のアナログスイッチ（Ｓ２６）は相互接続ノードＮ３と演算増幅器（ＯＰ１）の出力端子との間にそれぞれ接続され、演算増幅器（ＯＰ１）の出力端子と非反転入力端子との間より出力信号を取り出すように構成されており、
前記２相クロックパルスの第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔は、第１相クロックパルス（φ１）により導通するアナログスイッチと、第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じない範囲でできるだけ狭めてあることを特徴とするスイッチトキャパシタ回路で構成されたローパスフィルタ。
【請求項３】
前記第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、第１相クロックパルス（φ１）により導通するアナログスイッチと、第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じない範囲で高温時の洩れ電流による影響を受けない時間以内としたことを特徴とする請求項１又は２に記載のスイッチトキャパシタ回路で構成されたローパスフィルタ。
【請求項４】
前記第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、０．６μｓないし２μｓの範囲の時間としたことを特徴とする請求項１又は２に記載のスイッチトキャパシタ回路で構成されたローパスフィルタ。
【請求項５】
前記第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、第１相クロックパルス（φ１）により導通するアナログスイッチと、第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じず、且つ該時間間隔内に前記第１のキャパシタの充電電圧が変化した割合が前記ローパスフィルタの直流利得についての所定の許容誤差率と等しくなる時間より短く設定したことを特徴とする請求項１又は２に記載のスイッチトキャパシタ回路で構成されたローパスフィルタ。
【請求項６】
半導体基板の一部を薄肉にして形成したダイアフラムの表面に、該ダイアフラムに圧力が加わった場合に抵抗が増加する２つのピエゾ抵抗素子（Ｇ１、Ｇ２）と、反対に抵抗が減少する２つのピエゾ抵抗素子（Ｇ３、Ｇ４）とを設け、それらを同じ抵抗変化を生ずるもの同士が隣り合わないようにブリッジ接続し、隣り合わない２つの相互接続端子に定電流又は定電圧を印加して残り２つの相互接続端子間に生ずる差電圧を差動増幅回路で増幅し、該増幅された電圧を請求項１ないし５の何れかに記載のスイッチトキャパシタ回路で構成されたローパスフィルタの前記入力端子と前記演算増幅器（ＯＰ１）の非反転入力端子との間に入力し、該ローパスフィルタの出力信号により前記ダイアフラムに加わった圧力を検出するようにしたことを特徴とする半導体圧力センサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ（Switched Capacitor)回路で構成されたローパスフィルタ及び、それを組み込んだ半導体圧力センサ装置に関する。
【背景技術】
【０００２】
半導体圧力センサは、その小型、高性能性が評価されて自動車エンジンの吸気管、排気管内の圧力検出等、自動車用以外ではガスメータ用途などに幅広く採用されている。一般に半導体圧力センサは応答性が良いため、高速の圧力変動の検出には都合が良いが、高周波成分を除いた平均的圧力変動を検出したいような場合には、この高速応答性が返って逆効果になる。従って、そのような場合には検出した値を、ローパスフィルタを通すことによって高周波成分を取り除き、目的とする低周波成分のみを取り出すことが行なわれる。
【０００３】
図７は、半導体圧力センサ１で検出した信号を差動増幅回路２で増幅した後、ローパスフィルタ３を通すことによって低周波成分のみを検出する従来の半導体圧力センサ装置の一例である。半導体圧力センサ１は、例えば、シリコン基板の一部を薄肉にしてダイアフラムを形成し、その表層部にピエゾ抵抗素子（歪み抵抗ゲージ）Ｇ１〜Ｇ４を形成したものである。ダイアフラムに圧力が加わると歪みが生じ、ピエゾ抵抗素子Ｇ１〜Ｇ４の抵抗値が変化する。ピエゾ抵抗素子Ｇ１〜Ｇ４はブリッジ接続され、ダイアフラムへの圧力に応じて、例えばピエゾ抵抗素子Ｇ２とＧ３の相互接続点の電位Ｖp1は増加し、ピエゾ抵抗素子Ｇ１とＧ４の相互接続点の電位Ｖp2は低下するようにしてある。
【０００４】
相互接続点の電位Ｖp１、Ｖp２は、差動増幅回路２に入力されて増幅され、差電圧（Ｖp１−Ｖp２）に比例する電圧Ｖoが出力される。出力電圧Ｖoは高周波成分を含むため、ローパスフィルタ３を通すことによって高周波成分が取り除かれ、低周波数成分のみの出力電圧Ｖoutが得られる。
ここで、ローパスフィルタ３としては、半導体集積回路上に形成することができるスイッチトキャタパシタ回路で構成したローパスフィルタが通常、採用される。ローパスフィルタ３に使用されているスイッチＳ１１、Ｓ１２、Ｓ１３は、２相クロックパルスφ１、φ２の第１相クロックパルスφ１が印加されている間のみ導通するアナログスイッチであり、スイッチＳ２４、Ｓ２５、Ｓ２６は第２相クロックパルスφ２が印加されている間のみ導通するアナログスイッチである。図８に、２相クロックパルスφ１、φ２の従来の波形とタイミングを示す。これは２相クロックパルスφ１、φ２の周波数が１５０ｋＨｚの場合の波形の例である。
【０００５】
アナログスイッチＳ１１〜１３、Ｓ２４〜２６が図８に示す２相クロックパルスφ１、φ２によりスイッチング動作をすると、ローパスフィルタ３は図６に示す等価回路と同じ動作を行なう。この等価回路の抵抗Ｒ１、Ｒ２の値、及び低周波カットオフ周波数ｆcは次の式で表わされる。
Ｒ１＝１／（ｆｓ・Ｃ1）                                   （１）式
Ｒ２＝１／（ｆｓ・Ｃ2）                                   （２）式
ｆｃ＝１／（２π・Ｒ２・Ｃ３）＝ｆｓ・Ｃ２／（２π・Ｃ3） （３）式
ここで、ｆsは２相クロックパルスφ１、φ２の周波数である。
【０００６】
通常の半導体圧力センサ装置では、カットオフ周波数ｆcとして１００〜４００Ｈｚ程度が必要とされる。例えば、カットオフ周波数ｆcを１００Ｈｚにする場合には、Ｃ２＝０．２５ｐＦ、Ｃ３＝６０ｐＦ、ｆｓ＝１５０ｋＨｚとすればよい。この数値は半導体集積回路上で実現するには無理のない数値である。
しかし、カットオフ周波数ｆcとして１Ｈｚ程度の低い周波数が必要とされる場合を考えると、２相クロックパルスの周波数ｆsとキャパシタＣ２の値を上記数値例と同じにしたのでは、キャパシタＣ３の値を６０００ｐＦにしなければならないことになる。この容量は、半導体集積回路上で実現するには実際的でない値である。従って、半導体集積回路上で１Ｈｚのカットオフ周波数ｆcを実現しようとする場合には、２相クロックパルスφ１、φ２の周波数ｆsを１００分の１の１．５ｋＨｚ程度まで下げる手段を考える必要がある。
【０００７】
ここで、２相クロックパルスφ１、φ２の１周期を、φ１、φ２の位相関係により図８に示すように相１、相２、相３、相４の４つの相に分け、それら各相における図７中のスイッチトキャパシタ回路で構成されたローパスフィルタ３の動作を考察する。まず相１においては、各アナログスイッチの状態は図５の（１）に示すようになり、キャパシタＣ１は入力電圧Ｖoに充電され、反対にキャパシタＣ２は放電して充電電荷はゼロになる。キャパシタＣ３の充電電荷は変化しない。
【０００８】
続く相２においては、図５の（２）に示すように全てのアナログスイッチがＯＦＦするため、各キャパシタは充電も放電もせず、相１が終了する直前の充電電圧を維持する。
続く相３においては、各アナログスイッチの状態は図５の（３）に示すようになり、キャパシタＣ２、Ｃ３は並列接続となり、キャパシタＣ１は演算増幅器ＯＰ１の反転入力端子と非反転入力端子との間に接続された状態となる。演算増幅器ＯＰ１の反転入力端子と非反転入力端子との電位は等しいため、キャパシタＣ１は放電し、その放電電流はキャパシタＣ２、Ｃ３を充電する。キャパシタＣ２は、最終的に演算増幅器ＯＰ１のその時点の出力電圧Ｖoutまで充電される。キャパシタＣ３は、キャパシタＣ１の放電電流により充電された分だけ充電電圧が変化する。キャパシタＣ３の充電電圧と出力電圧Ｖoutとは等しいので、出力電圧ＶoutもキャパシタＣ３の充電電圧が変化した分だけ変化する。
【０００９】
続く相４においては、図５の（４）に示すように、全てのアナログスイッチが相３と同じくＯＦＦし、各キャパシタは相３の終了直前の充電電圧を維持する。
ここで問題になるのは、相２の期間中におけるキャパシタＣ１、Ｃ２の充電電圧の変化である。相２の開始直後におけるキャパシタＣ１の充電電荷はＶo・Ｃ１ 、キャパシタＣ２の充電電荷はゼロである。キャパシタＣ１、Ｃ２は、半導体集積回路上での面積を小さくするために、通常１ｐＦあるいはそれ以下の非常に小さな容量に形成されている。容量がこのように小さな値であると、それらキャパシタの前後に接続されたアナログスイッチがＯＦＦ状態であったとしても、それらアナログスイッチの僅かな洩れ電流によって充電電圧は大きな影響を受ける。
【００１０】
ここで、アナログスイッチの洩れ電流とは、アナログスイッチがＯＦＦしている状態におけるドレイン−ソース間の有限の抵抗値による洩れ電流、ドレイン、ソース電極下の領域と基板との間に存在するＰＮ接合の逆方向洩れ電流などである。これらの洩れ電流の大きさは温度によって変化し、高温になる程、洩れ電流の値は大きくなる。
【００１１】
図８に示したカットオフ周波数ｆcが１００Ｈｚの場合の波形は、相２の期間が１．７μｓと短いために洩れ電流による影響は殆ど無視できる。しかし、各キャパシタの容量をそのままにした状態で、カットオフ周波数ｆcを１Ｈｚに下げる場合には、２相クロックパルスφ１、φ２の周波数ｆsを１．５ｋＨｚに下げなければならない。そうすると、相２の期間は１００倍の１７０μｓにも長くなる。このように全てのアナログスイッチがＯＦＦしている相２の期間が長くなると、キャパシタＣ１、Ｃ２の充電電荷は、前後に接続されたアナログスイッチの洩れ電流の影響を受けて変化する。その結果として、ローパスフィルタ３の低周波領域におけるゲイン及び（３）式で表わされるカットオフ周波数が変動するという問題が生ずる。
【特許文献１】特開２００１−１６５７９７号公報
【特許文献２】特開２００２−３９８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、従来技術のこうした問題点を解決するためになされたもので、その課題は、スイッチトキャパシタ回路で構成したローパスフィルタにおいて、非常に低いカットオフ周波数を得るために２相クロックパルスの周波数を下げた場合においても、アナログスイッチの洩れ電流の影響を受けにくいローパスフィルタを提供すること、及びそれを組み込んだ半導体圧力センサ装置を提供することにある。
【課題を解決するための手段】
【００１３】
前記課題を達成するための請求項１に記載の発明は、２相クロックパルスを構成する第１相クロックパルス（φ１）と第２相クロックパルス（φ２）とにより動作するスイッチトキャパシタ回路で構成されたローパスフィルタである。該ローパスフィルタは、第１相クロックパルス（φ１）がＯＮ、第２相クロックパルス（φ２）がＯＦＦの状態においては、第１のキャパシタは入力電圧まで充電され、第２のキャパシタは電極間がゼロＶまで放電され、第３のキャパシタは充放電しない動作を行う。続く第１相クロックパルス（φ１）、第２相クロックパルス（φ２）が共にＯＦＦの状態においては、前記第１、第２、第３のキャパシタは何れも充放電しない動作を行う。続く第１相クロックパルス（φ１）がＯＦＦ、第２相クロックパルス（φ２）がＯＮの状態においては、前記第２、第３のキャパシタは並列に接続され、前記第１のキャパシタは電極間がゼロＶまで放電してその放電電流は並列接続された第２、第３のキャパシタを充電する動作を行う。続く第１相クロックパルス（φ１）、第２相クロックパルス（φ２）が共にＯＦＦの状態においては、前記第１、第２、第３のキャパシタは何れも充放電しない動作を行う。その後は前記最初の状態の動作に戻って再び同じ動作を繰り返すように構成されたものである。その上で、前記２相クロックの第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、第１相クロックパルス（φ１）により導通するアナログスイッチと第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じない範囲でできるだけ狭めてあることを特徴とするスイッチトキャパシタ回路で構成されたローパスフィルタである。
【００１４】
このように構成したことにより、第１相クロックパルス（φ１）がＯＮ、第２相クロックパルス（φ２）がＯＦＦである状態に続く第１相クロックパルス（φ１）、第２相クロックパルス（φ２）とが共にＯＦＦ状態となる期間においては、第１、第２のキャパシタの充電電荷が、それらのキャパシタの前後に接続されたアナログスイッチの洩れ電流による影響を受けにくくなる。従って、ローパスフィルタの低周波領域におけるゲインやカットオフ周波数に誤差が生ずることが避けられる。
【００１５】
また、請求項２に記載の発明は、スイッチトキャパシタ回路で構成されたローパスフィルタであって、演算増幅器と、第１、第２、第３のキャパシタと、２相クロックパルスの第１相クロックパルス（φ１）がＯＮの期間中のみ導通する第１、第２、第３のアナログスイッチと、２相クロックパルスの第２相クロックパルス（φ２）がＯＮの期間中のみ導通する第４、第５、第６のアナログスイッチとにより構成されている。演算増幅器（ＯＰ１）は単一の電源電圧（Ｖｄ）により動作する演算増幅器であって、その非反転入力端子には該電源電圧（Ｖｄ）の約１／２の基準電圧（Ｖref）が印加される。また、第１のアナログスイッチ（Ｓ１１）は入力端子（Ｎ０）と相互接続ノードＮ１との間に、第４のアナログ（Ｓ２４）は相互接続ノードＮ１と演算増幅器（ＯＰ１）の非反転入力端子との間に、第１のキャパシタ（Ｃ１）は相互接続ノードＮ１と相互接続ノードＮ２との間に、第２のアナログスイッチ（Ｓ１２）は相互接続ノードＮ２と演算増幅器（ＯＰ１）の非反転入力端子との間に、第５のアナログスイッチ（Ｓ２５）は相互接続ノードＮ２と演算増幅器（ＯＰ１）の反転入力端子との間に、第２のキャパシタ（Ｃ２）は相互接続ノードＮ２と相互接続ノードＮ３との間に、第３のキャパシタ（Ｃ３）は演算増幅器（ＯＰ１）の反転入力端子と出力端子との間に、第３のアナログスイッチ（Ｓ１３）は相互接続ノードＮ３と演算増幅器（ＯＰ１）の非反転入力端子との間に、第６のアナログスイッチ（Ｓ２６）は相互接続ノードＮ３と演算増幅器（ＯＰ１）の出力端子との間にそれぞれ接続されており、出力信号は演算増幅器（ＯＰ１）の出力端子と非反転入力端子との間よりを取り出すように構成されている。その上で前記２相クロックパルスの第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、第１相クロックパルス（φ１）により導通するアナログスイッチと第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じない範囲でできるだけ狭めてあることを特徴とするスイッチトキャパシタ回路で構成されたローパスフィルタである。
【００１６】
このように構成したことにより、請求項１に記載の発明の場合と同様に、第１相クロックパルス（φ１）がＯＮ、第２相クロックパルス（φ２）がＯＦＦである状態に続く第１相クロックパルス（φ１）、第２相クロックパルス（φ２）とが共にＯＦＦ状態となる期間においては、第１、第２のキャパシタの充電電荷が、それらのキャパシタの前後に接続されたアナログスイッチの洩れ電流による影響を受けにくくなる。従って、ローパスフィルタの低周波領域におけるゲインやカットオフ周波数に誤差が生ずることが避けられる。
【００１７】
また、請求項３に記載の発明は、前記第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、第１相クロックパルス（φ１）により導通するアナログスイッチと、第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じない範囲で高温時の洩れ電流による影響を受けない時間以内としたことを特徴とする請求項１又は２に記載のスイッチトキャパシタ回路で構成されたローパスフィルタである。
【００１８】
第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔をこのような時間に設定することで、アナログスイッチの洩れ電流がローパスフィルタの低周波領域におけるゲインとカットオフ周波数に与える悪影響を最小限に抑制することができる。
【００１９】
また、請求項４に記載の発明は、前記第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、０．６μｓないし２μｓの範囲の時間としたことを特徴とする請求項１又は２に記載のスイッチトキャパシタ回路で構成されたローパスフィルタである。
【００２０】
第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔をこのような時間範囲に設定すれば、第１のキャパシタに静電容量の小さいキャパシタを使用したとしてもアナログスイッチの洩れ電流に起因するその充電電圧の変化が最小限に抑えられる。従って、ローパスフィルタの低周波領域におけるゲインとカットオフ周波数が受ける悪影響も最小限に抑えられる。
【００２１】
また、請求項５に記載の発明は、前記第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、第１相クロックパルス（φ１）により導通するアナログスイッチと、第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じず、且つ該時間間隔内に前記第１のキャパシタの充電電圧が変化した割合が前記ローパスフィルタの直流利得についての所定の許容誤差率と等しくなる時間より短く設定したことを特徴とする請求項１又は２に記載のスイッチトキャパシタ回路で構成されたローパスフィルタである。
【００２２】
直流入力に対するローパスフィルタの直流利得の誤差は、主に第１相クロックパルス（φ１）のＯＮ期間中に第１のキャパシタに充電された電荷が、どれだけ正確に第２相クロックパルス（φ２）が開始するまで維持されるかにより大きく影響される。従って、第１のキャパシタの充電電圧が変化した割合が目標とする直流利得について定めた所定の許容誤差率と等しくなる時間より短い時間に、第１相クロックパルス（φ１）と第２相クロックパルス（φ２）との時間間隔を設定すれば、直流利得の誤差をほぼその所定の許容誤差率以下に納めることができる。
【００２３】
また、請求項６に記載の発明は、半導体基板の一部を薄肉にして形成したダイアフラムの表面に、該ダイアフラムに圧力が加わった場合に抵抗が増加する２つのピエゾ抵抗素子（Ｇ１、Ｇ２）と、反対に抵抗が減少する２つのピエゾ抵抗素子（Ｇ３、Ｇ４）とを設け、それらを同じ抵抗変化を生ずるもの同士が隣り合わないようにブリッジ接続し、隣り合わない２つの相互接続端子に定電流又は定電圧を印加して残り２つの相互接続端子間に生ずる差電圧を差動増幅回路で増幅し、該増幅された電圧を請求項１ないし５の何れかに記載のスイッチトキャパシタ回路で構成されたローパスフィルタの前記入力端子と前記演算増幅器（ＯＰ１）の非反転入力端子との間に入力し、該ローパスフィルタの出力信号により前記ダイアフラムに加わった圧力を検出するようにしたことを特徴とする半導体圧力センサ装置である。
【００２４】
このように構成すれば、半導体圧力センサ部で検出した信号から高周波成分が除去され、低周波成分の圧力変動のみを精度よく検出することが可能になる。
【発明を実施するための最良の形態】
【００２５】
図３は、本発明の一実施形態に係る半導体圧力センサ１の構成を示したものである。図３の（ａ）は平面図を、（ｂ）は（ａ）中のＡ−Ａ断面図である。また図１は、本発明の一実施形態に係る半導体圧力センサ装置の電気的構成、及びその中で採用しているスイッチトキャパシタ回路で構成したローパスフィルタ３の回路構成を示したものである。また図２は、そのスイッチトキャパシタ回路で構成したローパスフィルタ３を駆動する２相クロックパルスφ１、φ２の波形とタイミングを示したものである。各図中、従来の技術の項で説明した構成要素と同一又は相当部分には同一の符号が付してある。
【００２６】
図３に示すように、半導体圧力センサ１は、シリコン基板４の上に形成される。シリコン基板４は、Ｐ型シリコン基板４ａの上にＮ型エピタキシャル層４ｂを成長させたものである。Ｐ型シリコン基板４ａの中央部は薄肉に形成されており、表層に形成されたＮ型エピタキシャル層４ｂと共に薄肉のダイアフラム５を構成している。
薄肉のダイアフラム５の表層部には、Ｐ型不純物を拡散させることによってピエゾ抵抗素子Ｇ１〜Ｇ４が形成されている。ダイアフラム５に圧力が加わった場合には、ダイアフラム５及びピエゾ抵抗素子Ｇ１〜Ｇ４に歪みが生じ、例えばピエゾ抵抗素子Ｇ１、Ｇ２の抵抗は高くなり、Ｇ３、Ｇ４の抵抗は低くなるように形成されている。これらのピエゾ抵抗素子Ｇ１〜Ｇ４は、図１の半導体圧力センサ１部に示すようにブリッジ回路を構成するように接続されている。
【００２７】
ブリッジ回路におけるピエゾ抵抗素子Ｇ１とＧ３の相互接続点には、定電流源６より定電流Ｉａが供給され、ピエゾ抵抗素子Ｇ２とＧ４の相互接続点は接地されている。このような回路構成の下でダイアフラム５に圧力が加わると、ピエゾ抵抗素子Ｇ２とＧ３の相互接続点の電位Ｖp1は上昇し、ピエゾ抵抗素子Ｇ１とＧ４の相互接続点の電位Ｖp2は下降する。そして、その差電圧（Ｖp1−Ｖp2）は、ダイアフラム５に加えられた圧力にほぼ比例した値となる。
【００２８】
差電圧（Ｖp1−Ｖp2）は、差動増幅回路２にて増幅され出力に電圧Ｖoを生成する。差動増幅回路には種々の回路形式があるが、図１中に示した差動増幅回路２は、２個の演算増幅器ＯＰ２、ＯＰ３と４個の抵抗Ｒ３〜Ｒ６を使用した回路である。前記相互接続点の電位Ｖp1、Ｖp2は、それぞれ演算増幅器ＯＰ２、ＯＰ３の非反転入力端子に入力される。抵抗Ｒ３〜Ｒ６は、演算増幅器ＯＰ２の出力端子と接地電位より基準電圧（Ｖref）だけ高い電圧に維持された相互接続ノードＮＶrefとの間に直列に接続される。抵抗Ｒ３の両端は演算増幅器ＯＰ２の出力端子と反転入力端子との間にも接続される。抵抗Ｒ５の両端は演算増幅器ＯＰ３の出力端子と反転入力端子との間にも接続される。抵抗Ｒ６の一端は相互接続ノードＮＶrefに接続される。演算増幅器ＯＰ２の出力端子と相互接続ノードＮＶrefとの間の電圧が差動増幅回路２の出力電圧Ｖoである。抵抗Ｒ３〜Ｒ６の抵抗値を全て等しくしたとすると、出力電圧Ｖoは２（Ｖp1−Ｖp2）となる。
【００２９】
差動増幅回路２の出力電圧Ｖoは、スイッチトキャパシタ回路で構成したローパスフィルタ３に入力される。このローパスフィルタ３の回路構成は、図７の従来回路構成中に記載した構成と同じである。即ち、演算増幅器ＯＰ１と、第１、第２、第３のキャパシタＣ１、Ｃ２、Ｃ３と、２相クロックパルスφ１、φ２の第１相クロックパルスφ１がＯＮの期間中のみ導通する第１、第２、第３のアナログスイッチＳ１１、Ｓ１２、Ｓ１３と、第２相クロックパルスφ２がＯＮの期間中のみ導通する第４、第５、第６のアナログスイッチＳ２４、Ｓ２５、Ｓ２６とにより構成されている。
【００３０】
演算増幅器ＯＰ１は単一の電源電圧Ｖｄにより動作する演算増幅器である。その非反転入力端子は前記相互接続ノードＮＶrefに接続されている。相互接続ノードＮＶrefには電源電圧Ｖｄの約１／２の基準電圧Ｖrefが印加されている。このような基準電圧を印加するのは、演算増幅器ＯＰ１を単一電源で動作させるためである。演算増幅器ＯＰ１を正、負の２電源で動作させる場合には、基準電圧Ｖrefは０Ｖとして接地電位と同じにすればよい。
【００３１】
また、第１のアナログスイッチＳ１１は入力端子Ｎ０と相互接続ノードＮ１との間に、第４のアナログＳ２４は相互接続ノードＮ１と演算増幅器ＯＰ１の非反転入力端子との間に、第１のキャパシタＣ１は相互接続ノードＮ１と相互接続ノードＮ２との間に、第２のアナログスイッチＳ１２は相互接続ノードＮ２と演算増幅器ＯＰ１の非反転入力端子との間に、第５のアナログスイッチＳ２５は相互接続ノードＮ２と演算増幅器ＯＰ１の反転入力端子との間に、第２のキャパシタＣ２は相互接続ノードＮ２と相互接続ノードＮ３との間に、第３のキャパシタＣ３は演算増幅器ＯＰ１の反転入力端子と出力端子との間に、第３のアナログスイッチＳ１３は相互接続ノードＮ３と演算増幅器ＯＰ１の非反転入力端子との間に、第６のアナログスイッチＳ２６は相互接続ノードＮ３と演算増幅器ＯＰ１の出力端子との間にそれぞれ接続されている。出力信号は演算増幅器（ＯＰ１）の出力端子と非反転入力端子との間よりを取り出すように構成されている。
【００３２】
その上で前記２相クロックパルスの第１相クロックパルス（φ１）とそれに続く第２相クロックパルス（φ２）との時間間隔を、第１相クロックパルス（φ１）により導通するアナログスイッチと第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じない範囲でできるだけ狭めてあることを特徴とするスイッチトキャパシタ回路で構成されたローパスフィルタである。
【００３３】
ここで、アナログスイッチＳ１１、Ｓ１２、Ｓ１３は、２相クロックパルスφ１、φ２の第１相クロックパルスφ１が印加されている間（ＯＮの間）のみ導通するアナログスイッチであり、Ｓ２４、Ｓ２５、Ｓ２６は第２相クロックパルスφ２が印加されている間（ＯＮの間）のみ導通するアナログスイッチである。
第１相クロックパルスφ１がＯＮで第２相クロックパルスφ２がＯＦＦである相１の期間（図２参照）においては、回路の接続状態は図５の（１）に示すようになる。キャパシタＣ１は入力電圧Ｖoまで充電され、反対にキャパシタＣ２は放電して充電電荷はゼロになる。キャパシタＣ３の充電電圧は変化しない。
【００３４】
相１に続く相２においては、図５の（２）に示すようアナログスイッチは全てＯＦＦし、各キャパシタは相１が終了する直前の充電電圧を維持する。
続く相３においては、第１相クロックパルスφ１はＯＦＦし第２相クロックパルスφ２がＯＮするので回路の接続状態は図５の（３）に示すようになる。キャパシタＣ２、Ｃ３は並列接続された状態となり、キャパシタＣ１は演算増幅器ＯＰ１の反転入力端子と非反転入力端子との間に接続された状態となる。
【００３５】
演算増幅器ＯＰ１の反転入力端子の電位は非反転入力端子と等しくなるため、キャパシタＣ１は放電し、その放電電流はキャパシタＣ２、Ｃ３を充電する。キャパシタＣ２にはキャパシタＣ１の放電電流が流れ込むと同時に、演算増幅器ＯＰ１の出力端子からの充電電流も流れ込み、キャパシタＣ２は最終的にキャパシタＣ３の充電電圧と同じ電圧まで充電される。キャパシタＣ３は、キャパシタＣ１の放電電流により充電された分だけ充電電圧が上昇、または下降する。キャパシタＣ３の充電電圧と出力電圧Ｖoutとは等しいので、出力電圧ＶoutもキャパシタＣ３の充電電圧が変化した分だけ変化する。
【００３６】
続く相４においては、図５の（４）に示すように相３の場合と同じく全てのアナログスイッチがＯＦＦし、各キャパシタは相３の終了直前の充電電圧を維持する。
本実施形態におけるローパスフィルタ３の回路構成と２相クロックパルスφ１、φ２に基づく動作は、従来技術の項で説明したローパスフィルタ３と同じである。しかし本実施形態の場合は、２相クロックパルスφ１、φ２の位相関係が前述した従来技術の場合のタイミング（図８）と相違する。本実施形態の２相クロックパルスφ１、φ２の波形とタイミングは図２に示した通りである。
【００３７】
カットオフ周波数ｆcが１Ｈｚといった低い周波数となるローパスフィルタを実現しようとする場合、従来技術では図８に示した波形（基本クロックパルスの周波数は１５０ｋＨｚ）のまま、基本クロックパルスの周波数を１．５ｋＨｚに下げた。このようにすると、相２の期間が１７０μｓと長くなり、キャパシタＣ１、Ｃ２の充電電荷が前後に接続されたアナログスイッチの洩れ電流の影響を受けてその間に変化してしまう。その結果、ローパスフィルタ３の低周波領域におけるゲイン及び（３）式で表わされるカットオフ周波数ｆｃに誤差が生じてしまうという問題が生じた。
【００３８】
これに対して、本実施形態の場合には図２に示すように、クロックパルスφ１、φ２の周波数は共に１５０Ｈｚと低くする。それと同時に、クロックパルスφ１がＯＦＦした後、極めて短時間をおいただけで直ぐにクロックパルスφ２が立ち上がるようにタイミングを変更した。即ち、相２の期間を非常に短くした。相２の期間は、クロックパルスφ１、φ２によりそれぞれ導通するアナログスイッチの導通期間が重ならない範囲の最小時間が確保されればよく、可能な限りその最小時間に近いことが望ましい。具体的には、アナログスイッチの高温時の洩れ電流による影響を受けない時間以内にすればよく、目安としては、アナログスイッチとして高速のＭＯＳトランジスタを使用する場合には、０．６〜２μｓ程度確保すれば十分である。
【００３９】
相２の期間は、また次のような基準で決めてもよい。ローパスフィルタ３の入出力信号の比率、即ち、直流利得の目標値に対する誤差は、主としてこの相２の期間中にキャパシタＣ１、Ｃ２に充電されていた電荷がどれだけ漏れにより変動するかによって殆ど決定される。従って、例えばキャパシタＣ１の電荷あるいはその充電電圧の相２の期間中における変動割合が、ローパスフィルタ３の目標とする直流利得について予め定めた所定の許容誤差率（例えば、３％）に等しくなる時間より短い時間に相２の期間を設定すれば、直流利得の誤差をほぼその所定の許容誤差率（３％）以下に納めることができる。キャパシタＣ１の充電電圧の変動割合がこの許容誤差率（３％）に等しくなる時間は、相２の期間中におけるキャパシタＣ１の充電電圧の変化の測定、あるいはアナログスイッチの漏れ電流の測定により把握することができる。
【００４０】
このように相２の期間を短く設定すれば、相２の期間中におけるアナログスイッチの洩れ電流による影響は殆ど無視できる程度に抑えられる。その結果、ローパスフィルタ３の低周波領域におけるゲイン、及び（３）式で表わされるカットオフ周波数ｆｃに誤差や変動が生ずるという問題が解決されることになる。
図２に示したようなタイミングの２相クロックパルスφ１、φ２は、例えば図４に示した回路で発生させることができる。即ち、基本クロック生成回路７で１．５ｋＨｚの基本クロックパルスを生成し、２ビットの２進カウンタ８に入力して計数する。２進カウンタ８の２の０乗の出力をインバータＱ１で反転した信号と２の１乗の出力とを２入力ＡＮＤ回路Ｑ２に入力する。２入力ＡＮＤ回路Ｑ２の出力には、２進カウンタ８の計数値が２の時にパルスが現れる。このパルスをクロックパルスφ１として使用する。
【００４１】
同じく、２進カウンタ８の２の０乗の出力と、２の１乗の出力を２入力ＡＮＤ回路Ｑ３に入力する。２入力ＡＮＤ回路Ｑ３の出力には、２進カウンタ８の計数値が３の時にパルスが現れる。そのパルスを遅延回路９にて約１μｓ遅らせ、遅らせたパルスをクロックパルスφ２として使用する。このようにすれば図２に示したようなタイミングのクロックパルスφ１、φ２を生成することができる。
【００４２】
以上の説明から明らかなように、本実施形態の構成によれば、アナログスイッチの洩れ電流の影響を殆ど受けることのない、非常に低いカットオフ周波数を持つスイッチトキャパシタ回路で構成したローパスフィルタを実現することができる。そして、そのローパスフィルタを採用することで、高い周波成分が重畳した圧力変動の中から、非常に低い周波数成分の圧力変動のみを検出することのできる半導体圧力センサ装置を実現することが可能になる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係る半導体圧力センサ装置の電気的構成図である。
【図２】本発明に係るスイッチトキャパシタ回路で構成したローパスフィルタの２相クロックパルスのタイミングチャートである。
【図３】本発明の一実施形態に係る半導体圧力センサ装置のセンサ部の構成例である。
【図４】本発明に係る２相クロックパルスを生成する回路例である。
【図５】本発明に係るスイッチトキャパシタ回路で構成したローパスフィルタの動作を説明する図である。
【図６】本発明に係るスイッチトキャパシタ回路で構成したローパスフィルタの等価回路である。
【図７】従来技術を示す図１相当図である。
【図８】従来技術を示す図２相当図である。
【符号の説明】
【００４４】
図面中、１は半導体圧力センサ部、２は差動増幅回路、３はスイッチトキャパシタ回路で構成したローパスフィルタ、４は半導体基板、５はダイアフラム、６は定電流源、Ｃ１は第１のキャパシタ、Ｃ２は第２のキャパシタ、Ｃ３は第３のキャパシタ、Ｇ１、Ｇ２、Ｇ３、Ｇ４はピエゾ抵抗素子、Ｎ０は入力端子、Ｎ１、Ｎ２、Ｎ３、ＮＶrefは相互接続ノード、ＯＰ１、ＯＰ２、ＯＰ３は演算増幅器、Ｓ１１は第１のアナログスイッチ、Ｓ１２は第２のアナログスイッチ、Ｓ１３は第３のアナログスイッチ、Ｓ２４は第４のアナログスイッチ、Ｓ２５は第５のアナログスイッチ、Ｓ２６は第６のアナログスイッチ、Ｖoはローパスフィルタの入力信号（差動増幅回路の出力信号）、Ｖoutは出力信号、φ１は第１相クロックパルス、φ２は第２相クロックパルスを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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