(57)【要約】      （修正有）【課題】  製造工程数を増やすことなく、自己発熱による局部的な温度上昇を抑えて信頼性の向上を図ることのできる薄膜トランジスタ（以下、ＴＦＴという。）、およびそれを駆動回路などに用いたアクティブマトリクス基板を備える液晶表示装置を提供する。【解決手段】  ゲート電極４に対してゲート絶縁膜を介して対峙するチャネル領域５と、チャネル領域に接続するセルフアライン的に形成された高濃度ソース・ドレイン領域８を有するＴＦＴにおいて、ゲート電極は、チャネル幅方向における中央部分にチャネル長方向に湾曲しながら膨出した膨出部４４を備えた構造とする。【選択図】  図６
2004153285.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、該チャネル領域に接続するソース・ドレイン領域とを有する薄膜トランジスタにおいて、
前記ゲート電極は、チャネル幅方向における中央部分にチャネル長方向に湾曲しながら膨出した膨出部を備えていることを特徴とする薄膜トランジスタ。
【請求項２】
請求項１に規定する構造の薄膜トランジスタによって逆導電型の薄膜トランジスタをそれぞれ構成するとともに、該逆導電型の薄膜トランジスタ同士を配線接続してなることを特徴とする薄膜トランジスタ回路。
【請求項３】
請求項１または２に規定する構造の薄膜トランジスタによって逆導電型の薄膜トランジスタをそれぞれ構成するとともに、該逆導電型の薄膜トランジスタ同士を配線接続してなる薄膜トランジスタ回路であって、
前記逆導電型の薄膜トランジスタのうち、Ｎ型の薄膜トランジスタのオフセット長がＰ型の薄膜トランジスタのオフセット長より長いことを特徴とする薄膜トランジスタ回路。
【請求項４】
請求項１に規定する構造の薄膜トランジスタによって構成された駆動回路を有するアクティブマトリクス基板を用いたことを特徴とする液晶表示装置。
【請求項５】
請求項１に規定する構造の薄膜トランジスタを用いて、画素領域の画素スイッチング素子、および駆動回路を構成するとともに、前記画素スイッチング素子として用いられた薄膜トランジスタのオフセット長が前記駆動回路を構成する薄膜トランジスタのオフセット長より長くなるように構成されたアクティブマトリクス基板を用いたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）、及びそれを用いて回路構成した駆動回路を備えるアクティブマトリクス基板を用いた液晶表示装置に関するものである。さらに詳しくは、ＴＦＴの自己発熱による温度上昇を抑えるための構造技術に関するものである。
【背景技術】
【０００２】
液晶表示装置用のアクティブマトリクス基板などに広く用いられているＴＦＴは、図１３にセルフアライン構造のＴＦＴの平面形状を示し、そのＣ−Ｃ′線における断面図を図１（Ｃ）に示すように、ゲート電極４に対してゲート絶縁膜２を介して対峙するチャネル領域５、および該チャネル領域５に接続する高濃度領域からなるソース・ドレイン領域８を有する。ここで、従来は、ゲート電極４は側方（チャネル長方向）に張り出すことなく、略長方形の平面形状をもつように形成されている。また、図１４にオフセット構造のＴＦＴの平面形状を示し、そのＡ−Ａ′線における断面図を図１（Ａ）に示すように、ドレイン端の電界強度を緩和することなどを目的に、ゲート電極４の端部にゲート絶縁膜２を介して対峙する部分には、不純物が導入されていないか、あるいはチャネルドープによってチャネル領域５と同程度の不純物しか導入されていないオフセット領域７を形成する場合がある。この場合でも、オフセット領域７と高濃度のソース・ドレイン領域８との境界部分は直線的で、チャネル幅方向において、オフセット長Ｌoff は一定である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来構造のＴＦＴにおいて、その特性・性能の向上のためにＴＦＴに流す電流をアップすると、ＴＦＴの自己発熱によってチャネル領域での温度上昇が大きく、その分、局部的な温度上昇が発生しやすいので、特性の劣化や信頼性の低下が生じるという問題点がある。
【０００４】
そこで、ＴＦＴを構成する各層間に熱伝導性の高い層を付加し、それを放熱層として利用してＴＦＴの温度上昇を抑える方法が考えられる。しかし、この方法によると、アクティブマトリクス基板などを製造する際に、放熱層として用いる膜を形成する工程と、それをパターニングする工程とが増えてしまうという問題点がある。このような製造工程の増加は、アクティブマトリクス基板などの製造コストを高めることになるので好ましくない。
【０００５】
以上の問題点に鑑みて、本発明の課題は、チャネル領域周辺部分の構造を改良することにより、製造工程数を増やすことなく、自己発熱による局部的な温度上昇を抑えて信頼性の向上を図ることのできるＴＦＴ、およびそれを駆動回路などに用いたアクティブマトリクス基板を備える液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、チャネル領域周辺部分の構造を以下のように改良して、製造工程数を増やすことなく自己発熱による温度上昇が小さいＴＦＴを実現している。ここでは、オフセットゲート構造を採用している場合を例に各構成を表しているが、オフセットゲート構造に代えて、ＬＤＤ構造を採用した場合にも、同様な構成で同等の効果を得ることができる。このようなＬＤＤ構造を採用する場合には、以下の説明において、オフセット領域をＬＤＤ領域（低濃度ソース・ドレイン領域）に置き換え、オフセット長をＬＤＤ長と置き換えた構成となる。
【０００７】
まず、本発明の第１のタイプに係るＴＦＴでは、ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、該チャネル領域に接続するソース・ドレイン領域と、該ソース・ドレイン領域の少なくとも一方と前記チャネル領域との間に形成されたオフセット領域とを有するＴＦＴにおいて、前記オフセット領域は、チャネル幅方向における中央部分のオフセット長が端縁部分のオフセット長より長いことを特徴とする。
【０００８】
次に、本発明の第２のタイプに係るＴＦＴでは、ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、該チャネル領域に接続するソース・ドレイン領域と、該ソース・ドレイン領域の少なくとも一方と前記チャネル領域との間に形成されたオフセット領域とを有するＴＦＴにおいて、前記オフセット領域は、チャネル幅方向における中央部分のみに形成されていることを特徴とする。
【０００９】
ＴＦＴのチャネル領域に電流が流れて自己発熱したとき、チャネル幅方向の端縁部分ではそこからの放熱が大きいので、温度上昇が小さいのに対して、中央部分では放熱が小さい分、温度上昇が大きい。しかるに、第１、２のタイプに係るＴＦＴでは、チャネル幅方向における中央部分にオフセット領域を備える一方、端縁部分はオフセット長が著しく短いか、あるいはオフセット長が０、すなわち、ゲート電極に対してセルフアライン的になっている。従って、電流は、チャネル幅方向における端縁部分の側に集中する傾向にあるため、端縁部分では発熱量が大きいが、放熱性が良い分、温度上昇が小さい。これに対して、チャネル幅方向における中央部分は、放熱性は悪いが、そこを流れる電流が小さく、発熱量が小さいので、温度上昇が小さい。しかも、このような構造とするにあたっては、不純物イオンを打ち込む際のマスクパターンを変えるだけでよい。それ故、本発明によれば、製造工程を増やすことなく、自己発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を図ることができる。
【００１０】
第１、２のタイプに係るＴＦＴでは、前記オフセット領域と、該オフセット領域に隣接するソース・ドレイン領域との境界部分は、チャネル幅方向における中央部分が前記ソース・ドレイン領域の方に向けて湾曲するように張り出した平面形状を有していることが好ましい。すなわち、オフセット領域はソース・ドレイン領域の方に向けて角張った形状では張り出していない。それ故、チャネル幅方向での電流分布はなだらかなカーブを描くので、特定の部分に電流が集中することがない。それ故、自己発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を図ることができる。
【００１１】
このような構成を採用する場合には、前記チャネル領域の幅寸法が５０μｍ以上であることが好ましい。また、オフセット領域は、チャネル幅方向における中央部分のオフセット長が２μｍ以下、好ましくは０．２５μｍから１．０μｍまでの範囲内にあることが好ましい。
【００１２】
次に、本発明の第３のタイプに係るＴＦＴでは、ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、該チャネル領域に接続するソース・ドレイン領域と、該ソース・ドレイン領域の少なくとも一方と前記チャネル領域との間に形成されたオフセット領域とを有するＴＦＴにおいて、チャネル幅方向で前記オフセット領域と前記ソース・ドレイン領域とを交互に複数ずつ備えていることを特徴とする。
【００１３】
このように構成すると、１つのＴＦＴにおいて電流経路を並列に分割した状態となる。それ故、特定の部分に電流が集中することがないので、自己発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を図ることができる。しかも、このような構造とするにあたっては、不純物イオンを打ち込む際のマスクパターンを変えるだけでよいので、製造工程は増えない。
【００１４】
このように構成するのは、前記チャネル領域の幅寸法が、たとえば２００μｍ以下の場合である。
【００１５】
これに対して、前記チャネル領域の幅寸法が、たとえば２００μｍ以上の場合には、以下のように構成してもよい。
【００１６】
たとえば、前記オフセット領域は、チャネル幅方向における中央部分に偏在している構成とする。または、前記複数のオフセット領域のうち、チャネル幅方向における中央部分のオフセット領域は、端縁側のオフセット領域より広い幅寸法を有している構成としてもよい。このように構成すると、第１、２のタイプのＴＦＴと同様、端縁部分では電流が集中する傾向にあるため、発熱量は大きいが、放熱性が良い分、温度上昇が小さい。これに対して、チャネル幅方向における中央部分は、放熱性は悪いが、そこを流れる電流が小さく、発熱量が小さいので、温度上昇が小さい。しかも、このような構造とするにあたっては、不純物イオンを打ち込む際のマスクパターンを変えるだけでよい。それ故、本発明によれば、製造工程を増やすことなく、自己発熱による局部的な温度上昇を抑えて信頼性の向上を図ることができる。
【００１７】
ここで、前記オフセット領域は、オフセット長が０．２μｍから２μｍまでの範囲内、好ましくは０．５μｍから０．７５μｍまでの範囲内となるように構成される。
【００１８】
次に、本発明の第４のタイプに係るＴＦＴでは、ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、該チャネル領域に接続するソース・ドレイン領域とを有するＴＦＴにおいて、前記ゲート電極は、チャネル幅方向における中央部分にチャネル長方向に湾曲しながら膨出した膨出部を備えていることを特徴とする。
【００１９】
このように構成すると、第１、２のタイプのＴＦＴと実質的には同様で、チャネル幅方向における端縁部分では、チャネル長が短い分、電流が集中する傾向にあるため、発熱量は大きいが、放熱性が良い分、温度上昇が小さい。これに対して、チャネル幅方向における中央部分は、チャネル長が長い分、そこを流れる電流が小さく、発熱量が小さいので、温度上昇が小さい。しかも、チャネル幅方向における中央部分では、金属等の熱伝導性が高くて放熱性に優れている材料から構成されるゲート電極が拡張されているので、この部分では放熱性が改善され、中央部分での温度上昇を抑えることができる。また、ゲート電極は角張った形状で張り出していないため、チャネル幅方向での電流分布はなだらかなカーブを描くので、特定の部分に電流が集中することがない。しかも、このような構造とするにあたっては、ゲート電極をパターニングで形成する際のマスクパターンを変えるだけでよい。それ故、本発明によれば、製造工程を増やすことなく、自己発熱による局部的な温度上昇を抑えて信頼性の向上を図ることができる。
【００２０】
このように構成した第１乃至第４のタイプのＴＦＴは、以下のように利用することができる。
【００２１】
たとえば、第１乃至第４のタイプのＴＦＴでは、これらのＴＦＴを逆導電型のＴＦＴとしてそれぞれ構成するとともに、該逆導電型のＴＦＴ同士を配線接続して薄膜トランジスタ回路を構成する場合がある。
【００２２】
また、第１乃至第３のタイプのＴＦＴでも、これらのＴＦＴを逆導電型のＴＦＴとしてそれぞれ構成するとともに、該逆導電型のＴＦＴ同士を配線接続して薄膜トランジスタ回路を構成するが、各ＴＦＴがオフセットゲート構造を有しているから、前記逆導電型のＴＦＴのうち、Ｎ型のＴＦＴのオフセット長がＰ型のＴＦＴのオフセット長より長くすることがある。このように構成すると、同じ構造のＴＦＴであれば、Ｎ型のＴＦＴの方がＰ型のＴＦＴよりもオン電流が大きくても、オフセット長を適正化することで、これらのＴＦＴのオン電流のバランスをとることができる。
【００２３】
第１乃至第４のタイプのＴＦＴでは、それらによって構成された駆動回路を液晶表示装置のアクティブマトリクス基板上に構成してもよい。
【００２４】
また、第１乃至第３のタイプのＴＦＴよって構成された駆動回路を液晶表示装置のアクティブマトリクス基板上に構成した場合には、各ＴＦＴがオフセットゲート構造を有しているので、前記画素スイッチング素子として用いられたＴＦＴのオフセット長が前記駆動回路を構成するＴＦＴのオフセット長より長くなるように構成することが好ましい。このように構成すると、ＴＦＴの伝達特性において、画素スイッチング素子として用いられたＴＦＴについてはオフリーク電流を低減でき、駆動回路を構成するＴＦＴについてはオン電流レベルの低下を抑えることができる。
【発明の効果】
【００２５】
以上説明したように、本発明では、前記のいずれのＴＦＴにおいても、オフセット領域の平面形状、ゲート電極の平面形状など、チャネル領域周辺部分の構造を改良することにより、製造工程数を増やすことなく、自己発熱による局部的な温度上昇を抑えてある。それ故、ＴＦＴの信頼性の向上を図ることができる。
【発明の実施するための最良の形態】
【００２６】
図面を参照して本発明の実施の形態を説明する。なお、以下の説明では、説明の重複を避けるために、共通する機能を有する部分には同一の符号を付してある。
［実施の形態１］
図１（Ａ）、（Ｂ）は、オフセットゲート構造のＴＦＴの縦断面図、図２は、本形態のＴＦＴの平面図である。ここで、図１（Ａ）は、図２においてチャネル幅方向の中央部分を通るＡ−Ａ′線断面図に相当し、図１（Ｂ）は、図２においてチャネル幅方向の端縁部分を通るＢ−Ｂ′線断面図に相当する。
【００２７】
図１（Ａ）に示すように、ＴＦＴは、ガラス基板５０上に、アルミニウム、タンタル、モリブデン、チタン、タングステンなどを含む金属層からなるゲート電極４と、このゲート電極４に対してシリコン酸化膜からなるゲート絶縁膜２を介して対峙するチャネル領域５と、このチャネル領域５に接続するソース・ドレイン領域８とを備えている。このＴＦＴでは、シリコン酸化膜からなる層間絶縁膜５２の上層側に位置する配線層４０がコンタクトホール９を介して高濃度のソース・ドレイン領域８に電気的接続している構造になっている。ガラス基板５０の表面側には、シリコン酸化膜からなる下地保護膜５１が形成されている。
【００２８】
このような構造のＴＦＴでは、ＬＤＤ構造またはオフセットゲート構造として形成すると、その耐電圧が向上する分、チャネル長を短くできるので、寄生容量の影響などを抑えることができ、しかも、オフリーク電流を低減することができる。
【００２９】
そこで、本形態に係るＴＦＴでは、まず、ソース・ドレイン領域８とチャネル領域５との間（ゲート電極４の端部に対してゲート絶縁膜２を介して対峙する部分）には、不純物が導入されていないか、あるいはチャネルドープによってチャネル領域５と同程度の不純物しか導入されていないオフセット領域７が形成されている。
【００３０】
しかも、図２に示すように、オフセット領域７と、このオフセット領域７に隣接する高濃度のソース・ドレイン領域８との境界部分７０は、チャネル幅方向における中央部分がソース・ドレイン領域８の方に向けて湾曲するように張り出した平面形状を有している。このため、オフセット領域７は、チャネル幅方向における中央部分のオフセット長Ｌoffcが端縁部分のオフセット長offeより長い構造になっている。それ故、図２においてチャネル幅方向の中央部分を通るＡ−Ａ′線断面は、図１（Ａ）に示すように表れ、図２においてチャネル幅方向の端縁部分を通るＢ−Ｂ′線断面は、図１（Ｂ）に示すように表れる。
【００３１】
ここで、オフセット領域７は幅寸法が５０μｍ以上であり、比較的幅広なので、大きなオン電流を流すことができるとともに、チャネル幅方向においてオフセット長が異なる形状とするにも通常のフォトリソグラフィ技術で十分である。また、チャネル幅方向における中央部分のオフセット長Ｌoffcについては、高いオン電流を確保するという観点から、２μｍ以下に設定してあるが、前記のオフセットゲート構造の利点を最大限活かすという観点から、０．２５μｍから１．０μｍまでの範囲内に設定してある。
【００３２】
このように構成した本形態に係るＴＦＴでは、オフセット領域７のうち、チャネル幅方向における端縁部分の側では、オフセット長offeが短い分、電流が集中する傾向にあるため、端縁部分では発熱量が大きいが、放熱性が良い分、温度上昇が小さい。これに対して、チャネル幅方向における中央部分は、放熱性は悪いが、オフセット長Ｌoffcが長い分、そこを流れる電流が小さく、発熱量が小さいので、温度上昇が小さい。しかも、このような構造とするにあたっては、高濃度のソース・ドレイン領域８を形成するための不純物イオンを打ち込む際のマスクパターンを変えるだけでよい。それ故、本発明によれば、製造工程を増やすことなく、自己発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を図ることができる。
【００３３】
また、本形態では、オフセット領域７はソース・ドレイン領域８の方に向けて丸く膨らむようにして張り出しており、角張った形状では張り出していない。それ故、オフセット領域７でのチャネル幅方向の電流分布はなだらかなカーブを描くので、特定の部分に電流が集中することがない。それ故、自己発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を図ることができる。
［実施の形態２］
図１（Ａ）、（Ｃ）はそれぞれ、オフセットゲート構造およびセルフアライン構造のＴＦＴの縦断面図、図３は、本形態のＴＦＴの平面図である。ここで、図１（Ａ）は、図３においてチャネル幅方向の中央部分を通るＡ−Ａ′線断面図に相当し、図１（Ｃ）は、図３においてチャネル幅方向の端縁部分を通るＣ−Ｃ′線断面図に相当する。
【００３４】
図１（Ａ）に示すように、本形態に係るＴＦＴも、ソース・ドレイン領域８とチャネル領域５との間（ゲート電極４の端部に対してゲート絶縁膜２を介して対峙する部分）には、不純物が導入されていないか、あるいはチャネルドープによってチャネル領域５と同程度の不純物しか導入されていないオフセット領域７が形成されている。
【００３５】
しかも、図３に示すように、オフセット領域７と、このオフセット領域７に隣接するソース・ドレイン領域８との境界部分７０は、チャネル幅方向における中央部分がソース・ドレイン領域８の方に向けて湾曲するように張り出した平面形状を有している。また、オフセット領域７とソース・ドレイン領域８との境界部分７０は、オフセット領域７の端縁部分でゲート電極４の端縁と重なっている。
このため、ソース・ドレイン領域８とチャネル領域５との間（ゲート電極４の端部に対してゲート絶縁膜２を介して対峙する部分）には、チャネル幅方向における中央部分のみに、オフセット長がＬoffcのオフセット領域７を有し、このオフセット領域７は、中央部分から端縁部分に向かってオフセット長が短くなって、端縁部分ではゲート電極４に対してセルフアライン的になっている。それ故、図３においてチャネル幅方向の中央部分を通るＡ−Ａ′線断面は、図１（Ａ）に示すように表れ、図３においてチャネル幅方向の端縁部分を通るＣ−Ｃ′線断面は、図１（Ｃ）に示すように表れる。
【００３６】
ここでも、オフセット領域７は幅寸法が５０μｍ以上であり、比較的幅広なので、大きなオン電流を流すことができるとともに、チャネル幅方向においてオフセット長が異なる形状とするにも通常のフォトリソグラフィ技術で十分である。
また、チャネル幅方向における中央部分のオフセット長Ｌoffcについては、高いオン電流を確保するという観点から、２μｍ以下に設定してあるが、前記のオフセットゲート構造の利点を最大限活かすという観点から、０．２５μｍから１．０μｍまでの範囲内に設定してある。
【００３７】
このように構成した本形態に係るＴＦＴでも、オフセット領域７のうち、チャネル幅方向における端縁部分の側では、セルフアライン的になっている分、電流が集中する傾向にあるため、発熱量が大きいが、放熱性が良い分、温度上昇が小さい。これに対して、チャネル幅方向における中央部分は、放熱性は悪いが、オフセット長Ｌoffcが長い分、そこを流れる電流が小さく、発熱量が小さいので、温度上昇が小さいなど、実施の形態１と同様な効果を奏する。
［実施の形態３］
図１（Ａ）、（Ｃ）はそれぞれ、オフセットゲート構造およびセルフアライン構造のＴＦＴの縦断面図、図４は、本形態のＴＦＴの平面図である。ここで、図１（Ａ）は、図４においてオフセット領域を通るＡ−Ａ′線断面図に相当し、図１（Ｃ）は、図４においてオフセット領域を外れた位置を通るＣ−Ｃ′線断面図に相当する。
【００３８】
図１（Ａ）に示すように、本形態に係るＴＦＴも、ソース・ドレイン領域８とチャネル領域５との間（ゲート電極４の端部に対してゲート絶縁膜２を介して対峙する部分）には、不純物が導入されていないか、あるいはチャネルドープによってチャネル領域５と同程度の不純物しか導入されていないオフセット長がＬoff のオフセット領域７が形成されている。
【００３９】
但し、図４に示すように、本形態では、ソース・ドレイン領域８とチャネル領域５との間（ゲート電極４の端部に対してゲート絶縁膜２を介して対峙する部分）は、チャネル幅方向においてオフセット領域７と高濃度のソース・ドレイン領域８とを交互に複数ずつ備えている。すなわち、ゲート電極４の端部にゲート絶縁膜２を介して対峙する部分は、チャネル幅方向における両端縁部分がゲート電極４にセルフアライン的なソース・ドレイン領域８で、そこから中央部分に向けてオフセット領域７とソース・ドレイン領域８とが交互に並列している。それ故、図４においてチャネル幅方向の中央部分でオフセット領域７を通るＡ−Ａ′線断面は、図１（Ａ）に示すように表れ、図４においてチャネル幅方向の端縁部分でソース・ドレイン領域８を通るＣ−Ｃ′線断面、すなわち、オフセット領域７を外れた位置を通るＣ−Ｃ′線断面は、図１（Ｃ）に示すように表れる。
【００４０】
ここで、チャネル領域５は、幅寸法が２００μｍ以下であるが、それでも従来のＴＦＴからみれば比較的幅広なので、大きなオン電流を流すことができるとともに、チャネル幅方向において複数のオフセット領域７を形成するといっても通常のフォトリソグラフィ技術で十分である。各オフセット領域７はいずれも、０．２μｍから２μｍまでの範囲内に以下に設定してあるが、高いオン電流を確保し、かつ、前記のオフセットゲート構造の利点を最大限活かすという観点から、０．５μｍから０．７５μｍまでの範囲内に設定してある。
【００４１】
このように構成したＴＦＴでは、１つのＴＦＴにおいて電流経路を並列に分割した状態となる。それ故、特定の部分に電流が集中することがないので、自己発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を図ることができる。
しかも、このような構造とするにあたっても、高濃度のソース・ドレイン領域８を形成するための不純物イオンを打ち込む際のマスクパターンを変えるだけでよいので、製造工程は増えない。
［実施の形態３の変形例］
実施の形態３において、チャネル領域５の幅寸法が、たとえば２００μｍ以上の場合には、以下のように構成してもよい。
【００４２】
たとえば、図示を省略するが、複数のオフセット領域７を形成する際に、チャネル領域５の幅寸法、すなわち、ソース・ドレイン領域８の幅寸法が２００μｍ以上とかなり広いことを利用して、チャネル幅方向における中央部分にオフセット領域７を偏在させてもよい。
【００４３】
または、図５にＴＦＴの平面図を示すように、複数のオフセット領域７のうち、チャネル幅方向における中央部分のオフセット領域７の幅寸法をＷoff1とし、この幅寸法が、端縁側のオフセット領域７の幅寸法Ｗoff2よりかなり広くなるように構成する。ここでは、チャネル領域５は、幅寸法が２００μｍ以上とかなり幅広なので、大きなオン電流を流すことができるとともに、チャネル幅方向において複数のオフセット領域７を形成するといっても通常のフォトリソグラフィ技術で十分である。各オフセット領域７はいずれも、０．２μｍから２μｍまでの範囲内に以下に設定してあるが、高いオン電流を確保し、かつ、前記のオフセットゲート構造の利点を最大限活かすという観点から、０．５μｍから０．７５μｍまでの範囲内に設定してある。
【００４４】
このように構成した場合も、第１、２の形態に係るＴＦＴと同様、ソース・ドレイン領域８では、端縁部分で電流が集中する傾向にあるため、発熱量は大きいが、放熱性が良い分、温度上昇が小さい。これに対して、チャネル幅方向における中央部分は、放熱性は悪いが、そこを流れる電流が小さく、発熱量が小さいので、温度上昇が小さい。しかも、このような構造とするにあたっては、不純物イオンを打ち込む際のマスクパターンを変えるだけでよい。それ故、本発明によれば、製造工程を増やすことなく、自己発熱による局部的な温度上昇を抑えて信頼性の向上を図ることができるという効果を奏する。
［実施の形態４］
図１（Ｃ）はセルフアライン構造のＴＦＴの縦断面図、図６は、本形態のＴＦＴの平面図である。
【００４５】
図１（Ｃ）に示すように、本形態に係るＴＦＴも、ゲート電極４に対してゲート絶縁膜２を介して対峙するチャネル領域５、および該チャネル領域５に接続するソース・ドレイン領域８を有し、ソース・ドレイン領域８は、ゲート電極４に対してセルフアライン的に形成された高濃度ソース・ドレイン領域である。但し、図６に示すように、本形態のＴＦＴにおいて、ゲート電極４は、チャネル幅方向における中央部分にチャネル長方向に丸みを帯びた三角形状をもって湾曲しながら膨出した膨出部４４を備えている。
【００４６】
このように構成したＴＦＴでは、第１、２の形態に係るＴＦＴと実質的には同様で、チャネル幅方向における端縁部分では、チャネル長Ｌche が短い分、電流が集中する傾向にあるため、発熱量は大きいが、放熱性が良い分、温度上昇が小さい。これに対して、チャネル幅方向における中央部分は、チャネル長Ｌchc が長い分、そこを流れる電流が小さく、発熱量が小さいので、温度上昇が小さい。
しかも、チャネル幅方向における中央部分では、金属等の熱伝導性が高くて放熱性に優れている材料から構成されるゲート電極４が拡張されているので、この部分では放熱性が改善され、中央部分での温度上昇を抑えることができる。また、ゲート電極は角張った形状で張り出していないため、チャネル幅方向での電流分布はなだらかなカーブを描くので、特定の部分に電流が集中することがない。しかも、このような構造とするにあたっては、ゲート電極４をパターニングで形成する際のマスクパターンを変えるだけでよい。それ故、本発明によれば、製造工程を増やすことなく、自己発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を図ることができる。
［実施の形態４の変形例］
なお、ゲート電極４の中央部分にチャネル長方向に湾曲しながら膨出した膨出部４４を形成するにあたっては、図７に示すように、ゲート電極４の一方だけに丸みを帯びた三角形の膨出部４４を形成してもよい。また、図８（Ａ）に示すように、ゲート電極４を楕円形状に形成し、あるいは、図８（Ｂ）に示すように、ゲート電極４を円形状に形成し、その膨らみをそのままゲート電極４の膨出部４４として利用してもよい。
［アクティブマトリクス基板への適用例］
図面を参照して、本発明を液晶表示装置用のアクティブマトリクス基板に適用した場合を説明する。
（アクティブマトリクス基板の全体構成）
図９（Ａ）は、液晶表示装置のアクティブマトリクス基板の構成を模式的に示すブロック図である。
【００４７】
図９（Ａ）に示すように、液晶表示装置用のアクティブマトリクス基板では、ガラス製などの透明基板上に、アルミニウム、タンタル、モリブデン、チタン、タングステンなどの金属膜からなるデータ線９０および走査線９１で区画形成された画素領域が構成され、そこには、画素用のＴＦＴ３０を介して画像信号が入力される液晶容量９４（液晶セル）が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ側駆動回路８２（データドライバ部）が構成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査側駆動回路８３（走査ドライバ部）が構成されている。なお、画素領域には、前段の走査線９１との間に保持容量９３が形成され、この保持容量９３は、液晶容量９４での電荷の保持特性を高める機能を有している。
（ＣＭＯＳ回路の基本構成）
データ側および走査側の駆動回路では、図９（Ｂ）に示すように、Ｎ型のＴＦＴ１０とＰ型のＴＦＴ２０とによってＣＭＯＳ回路が構成されている。このようなＣＭＯＳ回路は、１段あるいは２段以上でインバータ回路を構成する。
【００４８】
このようにしてＣＭＯＳ回路をＮ型のＴＦＴ１０とＰ型のＴＦＴ２０とによって構成する場合に、前記した実施の形態１ないし４に係るＴＦＴを使用すれば、大電流を流しても局部的な発熱がない分、高い信頼性を得ることができる。
【００４９】
また、実施の形態１ないし３のＴＦＴを用いた場合には、各ＴＦＴがオフセットゲート構造を有しているから、耐電圧が高い分、チャネル長を短くできるので、寄生容量の影響などを抑えることができる。この場合には、Ｎ型のＴＦＴ１０のオフセット長をＰ型のＴＦＴ２０のオフセット長より長くすることが好ましい。このように構成すれば、同じ構造のＴＦＴであればＮ型のＴＦＴの方がＰ型のＴＦＴよりもオン電流が大きくても、オフセット長を適正化することで、これらのＴＦＴのオン電流のバランスをとることができる。
（アクティブマトリクス基板上のＴＦＴ）
また、図９（Ａ）に示したように、データ線９０および走査線９１で区画形成された画素領域には画素スイッチング用のＴＦＴ３０が構成されることから、このＴＦＴ３０についても、前記した実施の形態１ないし４に係るＴＦＴを使用してもよい。
【００５０】
そのうち、実施の形態１ないし３のＴＦＴを用いた場合には、各ＴＦＴがオフセットゲート構造を有しているから、オフリーク電流が小さいので、コントラスト低下、表示むら、フリッカなどを防止でき、表示品位の向上を図ることができる。但し、Ｎ型およびＰ型の駆動回路用ＴＦＴ１０、２０についても、Ｎ型の画素用ＴＦＴ３０と同様なオフセットゲート構造にしてオフリーク電流を低減すると、それに伴ってオン電流が小さくなりすぎて駆動回路の動作速度が低下したり、必要な電源電圧が増大したりする。このような駆動回路の動作速度の低下は、液晶表示装置において高品位の表示の妨げになるという問題点がある。また、必要な電源電圧の増大は、消費電力の低減の妨げとなる。そこで、同じ基板上において異なる用途に用いられるＴＦＴの構造の最適化を図ることによって、駆動回路用ＴＦＴについてはオフリーク電流の低減と大きなオン電流の確保とを図るとともに、画素用ＴＦＴについてはオフリーク電流の低減を図るという観点から、画素スイッチング素子として用いられたＴＦＴ３０のオフセット長は、駆動回路を構成するＴＦＴ１０、２０のオフセット長より長くなるように構成する。逆にいえば、駆動回路を構成するＴＦＴ１０、２０のオフセット長は、画素スイッチング素子として用いられたＴＦＴ３０のオフセット長より短くなるように構成する。
【００５１】
このように、液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板では、図１０に示すように、概ね３種類のＴＦＴ１０、２０、３０が形成されることになる。図１０には、左側領域から右側領域に向かって、Ｎ型の駆動回路用ＴＦＴ１０、Ｐ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０が同一の絶縁基板５０の上に形成されている状態を示してある。
【００５２】
このような構成のアクティブマトリクス基板において、前記３種類のＴＦＴ１０、２０、３０を実施の形態１ないし３に係るＴＦＴで製造しても工程数が増えないことを説明する。ここで、実施の形態１ないし３に係るＴＦＴについては、いずれもオフセットゲート構造を例に説明したが、前記のオフセット領域７に相当する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造でも同様なことがいえるので、ここでは、いずれのＴＦＴもＬＤＤ構造で形成していく場合を基本に説明し、その説明の中でオフセットゲート構造を説明していく。なお、前記３種類のＴＦＴ１０、２０、３０を実施の形態４に係るＴＦＴで形成する場合には、ゲート電極をパターニング形成する場合のマスクパターンを変える他は、通常のセルフアラインのＴＦＴを製造する場合と同様であるため、その説明を省略する。
【００５３】
まず、図１１（Ａ）に示すように、ガラス製の基板５０に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約２０００〜５０００オングストロームのシリコン酸化膜からなる下地保護膜５１を形成する。次に基板５０の温度を３５０℃に設定して、下地保護膜５１の表面にプラズマＣＶＤ法により厚さが約３００〜７００オングストロームのアモルファスのシリコン膜からなる半導体膜を形成する。次にアモルファスのシリコン膜からなる半導体膜に対して、レーザアニールまたは固相成長法などの結晶化工程を行い、半導体膜をポリシリコン膜にまで結晶化しておく。レーザアニール法では、たとえば、エキシマレーザのビーム長が４００ｍｍのラインビームを用い、その出力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビームについてはその幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームを走査していく。
【００５４】
次に、ポリシリコン膜をパターニングして島状の半導体膜１１、２１、３１とし、その表面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約６００〜１５００オングストロームのシリコン酸化膜からなるゲート絶縁膜１２、２２、３２を形成する（ゲート絶縁膜形成工程）。
【００５５】
次に、アルミニウム、タンタル、モリブデン、チタン、タングステンなどを含む導電膜をスパッタ法により形成した後、導電膜をパターニングし、各ＴＦＴのゲート電極１４、２４、３４を形成する（ゲート電極形成工程）。
【００５６】
次に、図１１（Ｂ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク６１で覆う。この状態で、約１０13ｃｍ-2のドーズ量でボロンイオンを打ち込むと、シリコン薄膜２１にはゲート電極２４に対して自己整合的に不純物濃度が約１０18ｃｍ-3の低濃度Ｐ型領域２３が形成される。なお、不純物が導入されなかった部分がチャネル領域２５となる。
【００５７】
この低濃度の不純物打ち込みの工程を行わなければ、Ｐ型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造ではなく、オフセットゲート構造となる。
【００５８】
次に、図１１（Ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク６２で覆う。この状態で、約１０13ｃｍ-2のドーズ量でリンイオンを打ち込むと、シリコン薄膜１１、３１にはゲート電極１４、３４に対して自己整合的に不純物濃度が約１０18ｃｍ-3の低濃度Ｎ型領域１３、３３が形成される。なお、不純物が導入されなかった部分がチャネル領域１５、３５となる。
【００５９】
この低濃度の不純物打ち込みの工程を行わなければ、Ｎ型の駆動回路用ＴＦＴ１０、およびＮ型の画素用ＴＦＴ３０は、ＬＤＤ構造ではなく、オフセットゲート構造となる。
【００６０】
次に、図１１（Ｄ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域に加えて、ゲート電極２４をも広めに覆うレジストマスク６３を形成する。ここで、レジストマスク６３は、実施に形態１ないし３に示した高濃度のソース・ドレイン領域８が形成されるようなパターンで形成する。この状態で、低濃度Ｐ型領域２３に約１０15ｃｍ-2のドーズ量でボロンイオンを打ち込で、不純物濃度が約１０20ｃｍ-3の高濃度ソース・ドレイン領域２６を形成する。低濃度Ｐ型領域２３のうちレジストマスク６３で覆われていた部分は、そのままＬＤＤ領域２７（低濃度ソース・ドレイン領域）として残る。このようにしてＰ型の駆動回路用ＴＦＴ２０を形成する。
【００６１】
次に、図１１（Ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域に加えて、ゲート電極１４、３４をも広めに覆うレジストマスク６４を形成する。
ここで、レジストマスク６４も、実施に形態１ないし３に示した高濃度のソース・ドレイン領域８が形成されるようなパターンで形成する。この状態で、低濃度Ｎ型領域１３、２３に約１０15ｃｍ-2のドーズ量でリンイオンを打ち込んで、不純物濃度が約１０20ｃｍ-3の高濃度ソース・ドレイン領域１６、３６を形成する。低濃度Ｎ型領域１３、２３のうち、レジストマスク６４で覆われていた部分は、そのまま不純物濃度が約１０18ｃｍ-3のＬＤＤ領域１７、３７（低濃度ソース・ドレイン領域）として残る。このようにして、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０を形成する。
【００６２】
以降、図１０に示すように、層間絶縁膜５２を形成した後、活性化のためのアニールを行い、しかる後にコンタクトホールを形成した後、ソース・ドレイン電極４１、４２、４３、４４、４５を形成すれば、アクティブマトリクス基板を製造できる。また、レジストマスク６１、６２、６３、６４を形成するための４回のマスク形成工程と、４回の不純物導入工程とによって、ＬＤＤ構造のソース・ドレイン領域が形成される。すなわち、レジストマスク６３、６４のパターンを、実施の形態１ないし３に示した高濃度のソース・ドレイン領域８の形状に合わせるだけで、これらの形態に係るＴＦＴを製造でき、工程数は増えない。
［その他の構造］
なお、本発明に係るチャネル領域周辺を改良してＴＦＴの信頼性を高めるという技術は以下の場合にも応用できる。たとえば、チャネル領域およびソース・ドレイン領域のチャネル幅方向における端縁部分がパターニング時に汚染されているためこの端縁部分を流れる電流を小さく抑え、チャネル幅方向の中央部分に電流集中させたい場合がある。この場合には、図１２（Ａ）に示すように、実施の形態１、２とは逆に、ソース・ドレイン領域８とチャネル領域５との間（ゲート電極４の端部に対峙する部分）には、チャネル幅方向における中央部分のオフセット長が端縁部分のオフセット長よりかなり短い構造のオフセット領域７を形成してもよい。この場合には、図１２においてチャネル幅方向の中央部分を通るＢ−Ｂ′線断面は、図１（Ｂ）、（Ｃ）に示すように表れ、図１２においてチャネル幅方向の端縁部分を通るＡ−Ａ′線断面は、図１（Ａ）に示すように表れる。
このように構成した場合には、チャネル領域５、およびソース・ドレイン領域８のオフセット領域７において、チャネル幅方向における端縁部分はオフセット長が長い分、そこに流れる電流を小さく抑えることができる。
【００６３】
また、図１２（Ｂ）に示すように、実施の形態４とは逆に、ゲート電極４がチャネル幅方向における中央部分に括れ部分４９をもつように構成してもよい。このように構成した場合も、チャネル領域５は、チャネル幅方向における端縁部分のチャネル長が長い分、そこに流れる電流を小さく抑えることができる。
【図面の簡単な説明】
【００６４】
【図１】（Ａ）、（Ｂ）はいずれもオフセットゲート構造のＴＦＴの縦断面図、（Ｃ）はセルフアライン構造のＴＦＴの縦断面図である。
【図２】本発明の実施の形態１に係るＴＦＴの平面図である。
【図３】本発明の実施の形態２に係るＴＦＴの平面図である。
【図４】本発明の実施の形態３に係るＴＦＴの平面図である。
【図５】本発明の実施の形態３の変形例に係るＴＦＴの平面図である。
【図６】本発明の実施の形態４に係るＴＦＴの平面図である。
【図７】本発明の実施の形態４の変形例に係るＴＦＴの平面図である。
【図８】（Ａ）、（Ｂ）はいずれも、発明の実施の形態４の別の変形例に係るＴＦＴの平面図である。
【図９】（Ａ）は液晶表示装置のアクティブマトリクス基板の構成を模式的に示すブロック図、（Ｂ）はＣＭＯＳ回路の回路図である。
【図１０】図９（Ａ）、（Ｂ）に示すアクティブマトリクス基板に構成される３種類のＴＦＴの断面図である。
【図１１】図１０に示すアクティブマトリクス基板の製造方法の一例を示す工程断面図である。
【図１２】本発明を応用したＴＦＴの平面図である。
【図１３】従来のセルフアライン構造のＴＦＴの平面図である。
【図１４】従来のオフセットゲート構造のＴＦＴの平面図である。
【符号の説明】
【００６５】
２、１２、２２、３２    ゲート絶縁膜
４、１４、２４、３４  ゲート電極
５、１５、２５、３５  チャネル領域
１６、２６、３６  高濃度ソース・ドレイン領域
７  オフセット領域
８、  ソース・ドレイン領域
９  コンタクトホール
１０、２０、３０  ＴＦＴ
１７、２７、３７  ＬＤＤ領域またはオフセット領域
４０  配線層
５０  ガラス基板
５１  下地保護膜
５２  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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