(57)【要約】【課題】タイマ割り込み制御回路において、タイマカウント停止命令が実行されている状態であっても、予期しない割り込み処理動作が行われることがなく、ユーザの期待する動作と実際の動作との食い違いを防止すること。【解決手段】ＣＰＵ３からの割り込み処理タイミング信号３ａと、タイマからのタイマ割り込み要求信号２ａとに基づき、タイマ２による割り込み制御を可能とするためのタイマ割り込み処理信号１ａを出力するタイマ割り込み制御回路１において、ＣＰＵ３からのカウント停止命令の実行後にタイマ２から出力されるタイマカウント停止信号２ｂを用いて、タイマカウント停止信号２ｂが出力されている間に、タイマ割り込み処理信号１ａの出力を抑止する抑止回路を備える。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
ＣＰＵからの割り込み処理タイミング信号と、タイマからのタイマ割り込み要求信号とに基づき、タイマによる割り込み制御を可能とするためのタイマ割り込み処理信号を出力するタイマ割り込み制御回路において、
前記ＣＰＵからのカウント停止命令の実行後に前記タイマから出力されるタイマカウント停止信号を用いて、前記タイマカウント停止信号が出力されている間に、前記タイマ割り込み処理信号の出力を抑止する抑止回路を備えることを特徴とするタイマ割り込み制御回路。
【請求項２】
前記抑止回路は、前記タイマ割り込み処理信号と前記タイマカウント停止信号の反転信号との論理積をとる論理積回路を備えることを特徴とする請求項１に記載のタイマ割り込み制御回路。
【請求項３】
ＣＰＵからの割り込み処理タイミング信号と、タイマからのタイマ割り込み要求信号とに基づき、タイマによる割り込み動作を制御するためのタイマ割り込み処理信号を出力するタイマ割り込み制御回路において、
前記ＣＰＵからのカウント停止命令の実行中に前記タイマのカウント動作の停止により出力されるタイマカウント停止信号と、前記タイマ割り込み処理信号とに基づき、前記タイマカウント停止信号が出力されているときに、タイマ割り込み制御が行われていることを警告するアラーム信号を出力するアラーム回路を備えることを特徴とするタイマ割り込み制御回路。
【請求項４】
前記アラーム回路は、前記タイマ割り込み処理信号と前記タイマカウント停止信号との論理積をとる論理積回路を備えることを特徴とする請求項３に記載のタイマ割り込み制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、タイマ割り込み制御回路に関するものであり、特に、プログラム可能な半導体デバイスに内蔵されたタイマ割り込み制御回路に関するものである。
【０００２】
【従来の技術】
図５は、従来技術によるタイマ割り込み制御処理を行う従来のタイマ割り込み制御回路を示すブロック図である。同図において、従来のタイマ割り込み制御回路１０１は、スイッチ１０４、１０５、反転回路１０６、１０７、１０８およびＡＮＤ回路１０９を備えている。これらの内で、スイッチ１０４、１０５および反転回路１０６、１０７、１０８はラッチ回路を構成している。すなわち、ＣＰＵ１０３からの割り込み処理タイミング信号１０３ａが“Ｈ”のとき、スイッチ１０４はオンとなり、タイマ割り込み要求信号１０２ａは反転回路１０６、１０８を介して出力される。一方、ＣＰＵ１０３からの割り込み処理タイミング信号１０３ａが“Ｌ”のとき、スイッチ１０４はオフとなるが、逆にスイッチ１０５がオンとなるので、反転回路１０７の出力がスイッチ１０５を通過し、反転回路１０６、１０８を介して出力される。この反転回路１０８の出力とタイマ割り込み許可信号との論理積信号が、タイマ割り込み処理信号１０１ａとして出力される。
【０００３】
ここで、スイッチ１０４の出力と反転回路１０７の出力とは同一なので、スイッチ１０５がオン（すなわち、スイッチ１０４がオフ）となった後でも、スイッチ１０４がオンのときの出力値が保持され、この出力値が最終的にタイマ割り込み処理信号１０１ａとして出力される。なお、図５に示すように、このタイマ割り込み処理信号１０１ａの出力は、タイマ割り込み許可信号が許可状態（すなわち、タイマ割り込み許可信号が“Ｈ”）のときに出力される。このように、タイマ割り込み制御回路１０１は、タイマ１０２からのタイマ割り込み要求信号１０２ａと、ＣＰＵ１０３からの割り込み処理タイミング信号１０３ａと、タイマ割り込み許可信号とを制御して、タイマ割り込み処理信号１０１ａを生成する。
【０００４】
図６は、図５に示すタイマ割り込み制御回路１０１によるタイマ割り込み制御処理の動作を示すタイムチャートである。具体的には、タイマ割り込み制御回路１０１において、タイマ１０２のアンダーフロー発生による割り込みが許可状態にある場合、この許可状態下でタイマ１０２のカウント動作を停止させる命令が実行されているサイクル中に、タイマ１０２からアンダーフローによる割り込み要求が発生した場合の動作を示すものである。
【０００５】
つぎに、図６を用いてこのタイマ割り込み制御処理の動作を詳細に説明する。なお、この制御処理動作の間、タイマ割り込み許可信号は常に許可（“Ｈ”）の状態にあるとする。まず、Ｐ１の時点において、タイマカウント停止命令が起動される。このタイマカウント停止命令の処理が完了するのは、この命令に必要なデータが転送された直後のＲ１の時点である。
【０００６】
つぎに、Ｑ１の時点において、タイマのカウントクロックの立ち上がりに同期してタイマのアンダーフローが発生し、タイマ割り込み要求信号１０２ａが“Ｈ”となる。このとき、タイマカウント停止命令の処理が完了していないため、割り込み処理タイミング信号１０３ａは“Ｈ”にはならず“Ｌ”の状態のままなので、タイマ割り込み処理信号１０１ａは“Ｌ”のままである。
【０００７】
つぎに、Ｒ１の時点においてはタイマカウント停止命令の処理が完了しているので、割り込み処理が可能となり、割り込み処理タイミング信号１０３ａが“Ｈ”となる。このとき、タイマ割り込み要求信号１０２ａは“Ｈ”の状態を保持しており、タイマ割り込み処理信号１０１ａも“Ｈ”となる。
【０００８】
この状態は、Ｓ１の時点において、割り込み処理タイミング信号１０３ａが“Ｈ”から“Ｌ”に変化したとき、或いは、Ｔ１の時点において、タイマ割り込み処理に移行するため、タイマ割り込み要求信号１０２ａが“Ｈ”から“Ｌ”に変化（リセット）したときにも継続される。すなわち、タイマ割り込み処理信号１０１ａは“Ｈ”のままである。この理由は、上述したように、スイッチ１０４、１０５および反転回路１０６、１０７、１０８でラッチ回路を構成しているからである。このタイマ割り込み処理信号１０１ａが“Ｈ”の状態は、予め定められている時間、この例ではＵ１点まで継続される。
【０００９】
このように、従来のタイマ割り込み制御回路は、タイマカウント停止命令が実行された場合であっても、割り込み処理が受け付けられ、割り込み処理動作が行われることとなる。
【００１０】
【発明が解決しようとする課題】
ユーザは通常、ＣＰＵからのタイマのカウント停止命令が実行され、カウント動作が停止されていれば、アンダーフローが発生することはなく、したがって割り込み要求が発生することはないと考える。
【００１１】
しかしながら、上記従来のタイマ割り込み制御回路では、タイマカウント停止命令が実行されている状態であっても、割り込み処理が受け付けられ、予期しない割り込み処理動作が行われることがある。そのため、ユーザの期待する動作と実際の動作との食い違いが発生するという問題点がある。
【００１２】
本発明は、上記に鑑みてなされたものであって、タイマカウント停止命令が実行されている状態であっても、予期しない割り込み処理動作が行われることがなく、ユーザの期待する動作と実際の動作との食い違いを防止するタイマ割り込み制御回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるタイマ割り込み制御回路にあっては、ＣＰＵからの割り込み処理タイミング信号と、タイマからのタイマ割り込み要求信号とに基づき、タイマによる割り込み制御を可能とするためのタイマ割り込み処理信号を出力するタイマ割り込み制御回路において、前記ＣＰＵからのカウント停止命令の実行後に前記タイマから出力されるタイマカウント停止信号を用いて、前記タイマカウント停止信号が出力されている間に、前記タイマ割り込み処理信号の出力を抑止する抑止回路を備えることを特徴とする。
【００１４】
この発明によれば、抑止回路は、ＣＰＵからのカウント停止命令の実行後にタイマから出力されるタイマカウント停止信号を用いて、タイマカウント停止信号が出力されている間に、タイマ割り込み処理信号の出力を抑止することができる。
【００１５】
つぎの発明にかかるタイマ割り込み制御回路にあっては、前記抑止回路は、前記タイマ割り込み処理信号と前記タイマカウント停止信号の反転信号との論理積をとる論理積回路を備えることを特徴とする。
【００１６】
この発明によれば、抑止回路に備えられた論理積回路は、タイマ割り込み処理信号とタイマカウント停止信号の反転信号との論理積をとるようにしているので、タイマカウント停止信号が出力されている間でも、タイマ割り込み処理信号の出力を抑止することができる。
【００１７】
つぎの発明にかかるタイマ割り込み制御回路にあっては、ＣＰＵからの割り込み処理タイミング信号と、タイマからのタイマ割り込み要求信号とに基づき、タイマによる割り込み動作を制御するためのタイマ割り込み処理信号を出力するタイマ割り込み制御回路において、前記ＣＰＵからのカウント停止命令の実行中に前記タイマのカウント動作の停止により出力されるタイマカウント停止信号と、前記タイマ割り込み処理信号とに基づき、前記タイマカウント停止信号が出力されているときに、タイマ割り込み制御が行われていることを警告するアラーム信号を出力するアラーム回路を備えることを特徴とする。
【００１８】
この発明によれば、アラーム回路は、ＣＰＵからのカウント停止命令の実行中にタイマのカウント動作の停止により出力されるタイマカウント停止信号と、タイマ割り込み処理信号とに基づき、タイマカウント停止信号が出力されているときに、タイマ割り込み制御が行われていることを警告するアラーム信号を出力することができる。
【００１９】
つぎの発明にかかるタイマ割り込み制御回路にあっては、前記アラーム回路は、前記タイマ割り込み処理信号と前記タイマカウント停止信号との論理積をとる論理積回路を備えることを特徴とする。
【００２０】
この発明によれば、アラーム回路に備えられた論理積回路は、タイマ割り込み処理信号とタイマカウント停止信号との論理積をとるようにしているので、タイマカウント停止信号が出力されているときに、タイマ割り込み制御が行われていることを警告するアラーム信号を出力することができる。
【００２１】
【発明の実施の形態】
以下、本発明にかかるタイマ割り込み制御回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２２】
実施の形態１．
図１は、本発明にかかるタイマ割り込み制御処理を行う実施の形態１のタイマ割り込み制御回路を示すブロック図である。同図において、このタイマ割り込み制御回路１は、スイッチ４、５、反転回路６、７、８、９およびＡＮＤ回路１０を備えている。これらの内で、スイッチ４、５および反転回路６、７、８はラッチ回路を構成している。すなわち、ＣＰＵ３からの割り込み処理タイミング信号３ａが“Ｈ”のとき、スイッチ４はオンとなり、タイマ割り込み要求信号２ａは反転回路６、８を介して出力される。一方、ＣＰＵ３からの割り込み処理タイミング信号３ａが“Ｌ”のとき、スイッチ４はオフとなるが、逆にスイッチ５がオンとなるので、反転回路７の出力はスイッチ５を通過し、反転回路６、８を介して出力される。
【００２３】
ここで、スイッチ４の出力と反転回路７の出力とは同一なので、スイッチ５がオン（すなわち、スイッチ４がオフ）となった後でも、スイッチ４がオンのときの出力値が保持され、この保持された出力値と同一値を持つ反転回路７の出力は、スイッチ５、反転回路６、８を介して出力される。
【００２４】
一方、タイマ２はタイマカウント停止命令を受信後、このタイマカウント停止命令の処理が終了すると直ちにタイマカウント停止信号２ｂを出力する。このタイマカウント停止信号２ｂは反転回路９を介してＡＮＤ回路１０に出力される。最終的には、タイマカウント停止信号２ｂの反転回路９による反転出力と、上述した反転回路８のラッチ出力と、タイマ割り込み許可信号との論理積出力がタイマ割り込み処理信号１ａとして出力される。
【００２５】
このように、タイマ割り込み制御回路１は、タイマ２からのタイマ割り込み要求信号２ａおよびタイマカウント停止信号２ｂと、ＣＰＵ３からの割り込み処理タイミング信号３ａと、タイマ割り込み許可信号とを制御して、タイマ割り込み処理信号１ａを生成する。
【００２６】
図２は、図１に示すタイマ割り込み制御回路１によるタイマ割り込み制御処理の動作を示すタイムチャートである。具体的には、タイマ割り込み制御回路１において、タイマ２のアンダーフロー発生による割り込みが許可状態にある場合、この許可状態下でタイマ２のカウント動作を停止させる命令が実行されているサイクル中に、タイマ２からアンダーフローによる割り込み要求が発生し、かつ、タイマ２のカウント動作を停止させる命令の処理が終了したときに、タイマ２からタイマカウント停止信号が出力された場合の動作を示すものである。
【００２７】
つぎに、この図２を用いてこのタイマ割り込み制御処理の動作を詳細に説明する。なお、この制御処理動作の間、タイマ割り込み許可信号は常に許可（“Ｈ”）の状態にあるとする。まず、Ｐ２の時点において、タイマカウント停止命令が起動される。このタイマカウント停止命令の処理が完了するのは、この命令に必要なデータが転送された直後のＲ２の時点である。
【００２８】
つぎに、Ｑ２の時点において、タイマのカウントクロックの立ち上がりに同期してタイマのアンダーフローが発生し、タイマ割り込み要求信号２ａが“Ｈ”となる。このとき、タイマカウント停止命令の処理が完了していないため、割り込み処理タイミング信号３ａは“Ｈ”になることはなく“Ｌ”の状態のままなので、タイマ割り込み処理信号１ａは“Ｌ”のままである。
【００２９】
つぎに、Ｒ２の時点においてはタイマカウント停止命令の処理が完了しているので、タイマカウント停止信号２ｂが“Ｈ”となる。また通常、命令（タイマカウント停止命令か否かに関わらない）の処理の完了に伴い、割り込み処理が可能な状態となるので、割り込み処理タイミング信号３ａが“Ｈ”となる。このとき、タイマ割り込み要求信号２ａは“Ｈ”の状態を保っている。
【００３０】
一方、タイマカウント停止信号２ｂは“Ｈ”であり、この出力値が図１の反転回路９を介してＡＮＤ回路１０に入力されるので、タイマ割り込み処理信号１ａは“Ｌ”のままである。
【００３１】
この状態は、Ｓ２の時点において、割り込み処理タイミング信号３ａが“Ｈ”から“Ｌ”に変化したときも継続される。すなわち、タイマ割り込み処理信号１ａは“Ｌ”のままである。この理由は、タイマカウント停止命令が解除されない限り、タイマ２から出力されるタイマカウント停止信号２ｂが常に“Ｈ”であり、この出力値が反転回路９を介してＡＮＤ回路１０に入力されるので、タイマカウント停止信号２ｂが“Ｌ”に変わらない限り、タイマ割り込み処理信号１ａは“Ｈ”にならないからである。
【００３２】
また、Ｔ２の時点において、タイマカウントの停止に伴いタイマカウントクロックが“Ｈ”から“Ｌ”に変化したときも、タイマ２から出力されるタイマカウント停止信号２ｂが常に“Ｈ”であり、タイマ割り込み処理信号１ａは“Ｌ”のままである。このように、このＡＮＤ回路１０はタイマ割り込み処理信号１ａの抑止回路として機能する。
【００３３】
以上のことから、図１に示す実施の形態１のタイマ割り込み制御回路では、タイマカウント停止命令が実行された場合であっても、割り込み処理が受け付けられることはなく、また、割り込み処理動作が行われることはない。
【００３４】
このように実施の形態１によれば、ＡＮＤ回路を備える抑止回路が、ＣＰＵからのカウント停止命令の実行後にタイマから出力されるタイマカウント停止信号を用いて、タイマカウント停止信号が出力されている間に、タイマ割り込み処理信号の出力を抑止するようにしているので、タイマカウント停止命令が実行されている状態であっても、予期しない割り込み処理動作が行われることがなく、ユーザの期待する動作と実際の動作との食い違いを防止するタイマ割り込み制御回路を得ることができる。
【００３５】
実施の形態２．
図３は、本発明にかかるタイマ割り込み制御処理を行う実施の形態２のタイマ割り込み制御回路を示すブロック図である。同図に示すタイマ割り込み制御回路２０は、ＡＮＤ回路１１を備え、タイマカウント停止信号２ｂとタイマ割り込み処理信号１ａとの論理積信号により、ＣＰＵからのタイマのカウント停止命令が実行されていることを警告するアラーム信号を出力することを特徴としている。なお、図１に示すタイマ割り込み制御回路と同一部分には同一符号を付して示している。
【００３６】
図３において、スイッチ４、５および反転回路６、７、８で構成されるラッチ回路の動作については、実施の形態１と同一であり説明を省略する。また、この反転回路８の出力とタイマ割り込み許可信号との論理積信号は、タイマ割り込み処理信号１ａとして出力される。
【００３７】
一方、タイマ割り込み処理信号１ａとタイマ２から出力されるタイマカウント停止信号２ｂの出力とがＡＮＤ回路１１に入力され、これらの出力の論理積信号がアラーム信号１ｂとして出力される。すなわち、このＡＮＤ回路１１は、タイマのカウントが停止しているときに、タイマによる割り込み制御が行われていることを警告するアラーム回路として機能する。
【００３８】
このように、タイマ割り込み制御回路２０は、タイマ２からのタイマ割り込み要求信号２ａおよびタイマカウント停止信号２ｂと、ＣＰＵ３からの割り込み処理タイミング信号３ａと、タイマ割り込み許可信号とを制御して、タイマ割り込み処理信号１ａおよびアラーム信号１ｂを生成する。
【００３９】
図４は、図３に示すタイマ割り込み制御回路２０によるタイマ割り込み制御処理の動作を示すタイムチャートである。具体的な動作は、実施の形態１と同様であり、タイマ割り込み制御回路２０において、タイマ２のアンダーフロー発生による割り込みが許可状態にある場合、この許可状態下でタイマ２のカウント動作を停止させる命令が実行されているサイクル中に、タイマ２からアンダーフローによる割り込み要求が発生し、かつ、タイマ２のカウント動作を停止させる命令の処理が終了したときに、タイマ２からタイマカウント停止信号が出力された場合の動作を示している。
【００４０】
つぎに、この図４を用いてこのタイマ割り込み制御処理の動作を詳細に説明する。なお、この制御処理動作の間、タイマ割り込み許可信号は常に許可（“Ｈ”）の状態にあるとする。まず、Ｐ３の時点において、タイマカウント停止命令が起動される。このタイマカウント停止命令の処理が完了するのは、この命令に必要なデータが転送された直後のＲ３の時点である。
【００４１】
つぎに、Ｑ３の時点において、タイマのカウントクロックの立ち上がりに同期してタイマのアンダーフローが発生し、タイマ割り込み要求信号２ａが“Ｈ”となる。このとき、タイマカウント停止命令の処理が完了していないため、割り込み処理タイミング信号３ａは“Ｈ”になることはなく“Ｌ”の状態のままなので、タイマ割り込み処理信号１ａは“Ｌ”のままである。
【００４２】
つぎに、Ｒ３の時点においてはタイマカウント停止命令の処理が完了しているので、タイマカウント停止信号２ｂが“Ｈ”となる。また通常、命令（タイマカウント停止命令か否かに関わらない）の処理が完了しているので、割り込み処理が可能な状態となり、割り込み処理タイミング信号３ａが“Ｈ”となる。このとき、タイマ割り込み要求信号２ａは“Ｈ”の状態を保持しており、タイマ割り込み処理信号１ａも“Ｈ”となる。さらに、タイマカウント停止信号２ｂと、タイマ割り込み処理信号１ａとが共に“Ｈ”であり、アラーム信号１ｂも“Ｈ”となる。
【００４３】
この状態は、Ｓ３の時点において、割り込み処理タイミング信号３ａが“Ｈ”から“Ｌ”に変化したとき、或いは、Ｔ３の時点において、タイマ割り込み処理に移行するため、タイマ割り込み要求信号２ａが“Ｈ”から“Ｌ”に変化（リセット）したときにも継続される。すなわち、タイマ割り込み処理信号１ａおよびアラーム信号１ｂは、共に“Ｈ”の状態を保持する。この理由は、上述したように、スイッチ４、５および反転回路６、７、８でラッチ回路を構成しているからである。このタイマ割り込み処理信号１ａおよびアラーム信号１ｂが“Ｈ”の状態は、予め定められている時間、この例ではＵ３点まで継続される。
【００４４】
したがって、図３に示す実施の形態２のタイマ割り込み制御回路では、タイマ割り込み処理信号１ａが出力されている期間中は、アラーム信号１ｂが出力されることになる。すなわち、タイマカウント停止命令が実行された場合であって、割り込み処理が受け付けられた場合には、アラーム信号が出力され、ユーザに注意喚起がなされる。
【００４５】
このように実施の形態２によれば、ＡＮＤ回路を備えるアラーム回路が、ＣＰＵからのカウント停止命令の実行中にタイマのカウント動作の停止により出力されるタイマカウント停止信号と、タイマ割り込み処理信号とに基づき、タイマカウント停止信号が出力されているときに、タイマ割り込み制御が行われていることを警告するアラーム信号を出力するようにしているので、予期しない割り込み処理動作が行われていることをユーザに通知し、ユーザの期待する動作と実際の動作との食い違いをユーザに認識させることを可能としたタイマ割り込み制御回路を得ることができる。
【００４６】
【発明の効果】
以上説明したとおり、この発明によれば、抑止回路は、ＣＰＵからのカウント停止命令の実行後にタイマから出力されるタイマカウント停止信号を用いて、タイマカウント停止信号が出力されている間に、タイマ割り込み処理信号の出力を抑止するようにしているので、タイマカウント停止命令が実行されている状態であっても、予期しない割り込み処理動作が行われることがなく、ユーザの期待する動作と実際の動作との食い違いを防止するタイマ割り込み制御回路が得られるという効果を奏する。
【００４７】
つぎの発明によれば、抑止回路に備えられた論理積回路は、タイマ割り込み処理信号とタイマカウント停止信号の反転信号との論理積をとるようにしているので、タイマカウント停止信号が出力されている間でも、タイマ割り込み処理信号の出力を抑止するようにしているので、タイマカウント停止命令が実行されている状態であっても、予期しない割り込み処理動作が行われることがなく、ユーザの期待する動作と実際の動作との食い違いを防止するタイマ割り込み制御回路が得られるという効果を奏する。
【００４８】
つぎの発明によれば、アラーム回路は、ＣＰＵからのカウント停止命令の実行中にタイマのカウント動作の停止により出力されるタイマカウント停止信号と、タイマ割り込み処理信号とに基づき、タイマカウント停止信号が出力されているときに、タイマ割り込み制御が行われていることを警告するアラーム信号を出力するようにしているので、タイマカウント停止命令が実行されている状態であっても、予期しない割り込み処理動作が行われることがなく、ユーザの期待する動作と実際の動作との食い違いを防止するタイマ割り込み制御回路が得られるという効果を奏する。
【００４９】
つぎの発明によれば、アラーム回路に備えられた論理積回路は、タイマ割り込み処理信号とタイマカウント停止信号との論理積をとるようにしているので、タイマカウント停止信号が出力されているときに、タイマ割り込み制御が行われていることを警告するアラーム信号を出力するようにしているので、タイマカウント停止命令が実行されている状態であっても、予期しない割り込み処理動作が行われることがなく、ユーザの期待する動作と実際の動作との食い違いを防止するタイマ割り込み制御回路が得られるという効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかるタイマ割り込み制御処理を行う実施の形態１のタイマ割り込み制御回路を示すブロック図である。
【図２】図１に示すタイマ割り込み制御回路によるタイマ割り込み制御処理の動作を示すタイムチャートである。
【図３】本発明にかかるタイマ割り込み制御処理を行う実施の形態２のタイマ割り込み制御回路を示すブロック図である。
【図４】図３に示すタイマ割り込み制御回路によるタイマ割り込み制御処理の動作を示すタイムチャートである。
【図５】従来技術によるタイマ割り込み制御処理を行う従来のタイマ割り込み制御回路を示すブロック図である。
【図６】図５に示すタイマ割り込み制御回路によるタイマ割り込み制御処理の動作を示すタイムチャートである。
【符号の説明】
１，２０，１０１　タイマ割り込み制御回路、１ａ，１０１ａ　タイマ割り込み処理信号、１ｂ　アラーム信号、２，１０２　タイマ、２ａ，１０２ａ　タイマ割り込み要求信号、２ｂ，１０２ｂ　タイマカウント停止信号、３，１０３　ＣＰＵ、３ａ，１０３ａ　割り込み処理タイミング信号、４，５，１０４，１０５　スイッチ、６，７，８，９，１０６，１０７，１０８　反転回路、１０，１１，１０９　ＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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