(57)【要約】【課題】ＳＯＩ構造の電界効果トランジスタのボディをフローティング構造として高速動作を図る一方で、履歴遅延の変動を抑制することを可能にした半導体集積回路装置を提供する。【解決手段】絶縁層１２上に複数の島状の半導体領域（ＮＭＯＳ領域１３Ｎ）が形成され、各半導体領域に電界効果トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）ＮＴ１，ＮＴ２が形成されている半導体集積回路装置において、複数の電界効果トランジスタのうち、同一導電型でかつ互いに逆相で動作する電界効果トランジスタＮＴ１，ＮＴ２のボディ１３Ｎ，１３Ｎ同士を半導体層の一部領域１３ａで電気接続する。ボディ１３Ｎをフローティング構成としたことで動作速度の高速化を図る。また、逆相の電界効果トランジスタのボディ同士の電気接続により各トランジスタにおけるボディ電位のダイナミック成分を相殺してほぼ一定電位に保持し、当該電界効果トランジスタでの履歴遅延の変動を防止する。【選択図】  図３
2004200426.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に複数の島状の半導体領域が形成され、前記各半導体領域にそれぞれ電界効果トランジスタが形成されている半導体集積回路装置において、前記複数の電界効果トランジスタのうち、同一導電型でかつ互いに逆相で動作する電界効果トランジスタのボディ同士が電気接続されていることを特徴とする半導体集積回路装置。
【請求項２】
前記電界効果トランジスタは、前記島状の半導体領域上にゲート絶縁膜及びゲート電極を有し、前記ゲート電極を挟む前記半導体領域の主面にソース・ドレイン領域を有するＭＯＳトランジスタとして構成されており、前記ゲート絶縁膜を挟んで前記ゲート電極に対向される前記半導体領域が前記ボディとして構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
絶縁層上に形成された半導体層が、当該半導体層に形成されたトレンチ構造の絶縁膜で複数の島状の半導体領域に形成されており、互いに電気接続される電界効果トランジスタを分離する絶縁膜はトレンチの深さが前記半導体層の厚みよりも浅く形成され、当該トレンチの下部に存在する半導体層によって相互に接続されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
互いに電気接続される複数の電界効果トランジスタの半導体領域は、前記半導体領域の上層に形成される導電層によって相互に接続されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項５】
前記導電層は前記ゲート電極と同層の配線層であることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含んで構成される論理回路を備える半導体集積回路装置において、同一タイミングで逆相にオン、オフ動作する少なくとも２つ以上のＰＭＯＳトランジスタのボディ同士、または少なくとも２つ以上のＮＭＯＳトランジスタのボディ同士を電気接続していることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項７】
第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを直列接続した第１段インバータと、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを直列接続した第２段インバータとで構成されるインバータ２段構成のバッファ回路を備える半導体集積回路装置において、前記第１及び第２のＰＭＯＳトランジスタのボディ同士を電気接続し、前記第１及び第２のＮＭＯＳトランジスタのボディ同士を電気接続していることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
並列接続した第１及び第２のＰＭＯＳトランジスタに第１及び第２のＮＭＯＳトランジスタを直列接続したＮＡＮＤ回路と、第３のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを直列接続したインバータとで構成されるＡＮＤ回路を備える半導体集積回路装置において、前記第１ないし第３のＰＭＯＳトランジスタのボディ同士を電気接続し、前記第１ないし第３のＮＭＯＳトランジスタのボディ同士を電気接続していることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
並列接続した第１及び第２のＮＭＯＳトランジスタに第１及び第２のＰＭＯＳトランジスタを直列接続したＮＯＲ回路と、第３のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを直列接続したインバータとで構成されるＯＲ回路を備える半導体集積回路装置において、前記第１ないし第３のＰＭＯＳトランジスタのボディ同士を電気接続し、前記第１ないし第３のＮＭＯＳトランジスタのボディ同士を電気接続していることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを直列接続した第１のインバータと、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを直列接続した第２のインバータと、第３のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを直列接続した第３のインバータとで構成され、第１のインバータと第２のインバータの各入力を共通の入力端子に接続し、第１のインバータの出力を第３のインバータの入力とする反転・非反転回路を備える半導体集積回路装置において、前記第２及び第３のＰＭＯＳトランジスタのボディ同士を電気接続し、前記第２及び第３のＮＭＯＳトランジスタのボディ同士を電気接続していることを特徴とする請求項６に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁層上に島状の半導体領域が形成され、各半導体領域にそれぞれ電界効果トランジスタが形成された半導体集積回路装置に関し、特に動作速度を向上する一方で、動作速度の変動を抑制した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
電界効果トランジスタの動作速度を向上する技術の一つとして、半導体集積回路装置に形成される複数の電界効果トランジスタの各ボディを電気的に中立なフローティングにする構成が提案されている。図１２は電界効果トランジスタとしてＭＯＳトランジスタを用いた半導体集積回路装置の例を示しており、シリコン基板１１の上に設けられた絶縁層１２上にシリコン等の半導体層１３が形成され、この半導体層１３の所要領域に絶縁分離層１４が形成されて前記半導体層１３は複数の領域に区画される。これら複数の半導体領域はそれぞれ独立した島状に形成されており、ＰＭＯＳ領域１３ＰとＮＭＯＳ領域１３Ｎとして形成され、これらの領域には、ゲート絶縁膜１５、ゲート電極Ｇ、ソース・ドレイン領域１６Ｐ，１６Ｎが形成され、それぞれ独立したＭＯＳ型トランジスタが形成されている。この例では、Ｎ型の不純物が導入されたＰＭＯＳ領域１３ＰにＰ型ソース・ドレイン領域１６Ｐを有するＰチャネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタと称する）ＰＴと、Ｐ型の不純物が導入されたＮＭＯＳ領域１３ＮにＮ型ソース・ドレイン領域１６Ｎを有するＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタと称する）ＮＴとがそれぞれ電気的に独立した状態で形成されている。ここで、前記ＰＭＯＳ領域１３Ｐ，ＮＭＯＳ領域１３Ｎ、正確には前記各領域１３Ｐ，１３Ｎのうち、ソース・ドレイン領域１６Ｐ，１６Ｎが形成されていない領域、すなわちゲート電極に対向される、いわゆるバックゲート領域をボディと称しており、ＰＭＯＳトランジスタのボディＰＢ（１３Ｐ）とＮＭＯＳトランジスタのボディＮＢ（１３Ｎ）は特定の電位には固定されておらず、電気的に中立なフローティング状態にある。
【０００３】
このようなＭＯＳ型トランジスタの動作について説明する。図１２に示したようなＮＭＯＳトランジスタＮＴとＰＭＯＳトランジスタＰＴとで、図１に示す２段構成のインバータからなるバッファ回路を構成したものとする。第１段のインバータは第１のＰＭＯＳトランジスタＰＴ１と第１のＮＭＯＳトランジスタＮＴ１のソース・ドレインを直列接続してＶＤＤとＧＮＤとの間に接続し、ゲートを入力ＩＮに接続し、両ＭＯＳトランジスタＰＴ１，ＮＴ１の接続点を中間出力Ｍに接続する。また、第２段のインバータは第２のＰＭＯＳトランジスタＰＴ２と第２のＮＭＯＳトランジスタＮＴ２のソース・ドレインを直列接続してＶＤＤとＧＮＤとの間に接続し、ゲートを中間出力Ｍに接続し、両ＭＯＳトランジスタＰＴ２，ＮＴ２の接続点を出力ＯＵＴに接続している。
【０００４】
このバッファ回路の動作について、図１３のタイミング図を参照すると、図１３（ａ）のように入力ＩＮが初期状態のＬレベルからＨレベルに変化すると（１ｓｔスイッチ）、第１のＰＭＯＳトランジスタＰＴ１がオフし、第１のＮＭＯＳトランジスタＮＴ１がオンするため中間出力Ｍは図１３（ｂ）のように初期状態のＨレベルからＬレベルに変化し、これに伴い第２のＰＭＯＳトランジスタＰＴ１がオンし、第２のＮＭＯＳトランジスタＮＴ２がオフするため出力ＯＵＴは図１３（ｃ）のように初期状態のＬレベルからＨレベルに変化される。また、その後に入力ＩＮがＨレベルからＬレベルに変化すると（２ｎｄスイッチ）、第１のＰＭＯＳトランジスタＰＴ１がオンし、第１のＮＭＯＳトランジスタＮＴ１がオフするため中間出力Ｍは図１３（ｂ）のようにＬレベルからＨレベルに変化し、これに伴い第２のＰＭＯＳトランジスタＰＴ１がオフし、第２のＮＭＯＳトランジスタＮＴ２がオンするため出力ＯＵＴは図１３（ｃ）のようにＨレベルからＬレベルに変化される。
【０００５】
このようなバッファ回路の動作において、前記各ＭＯＳトランジスタのボディはフローティング状態にあるが、各ＭＯＳトランジスタにおけるボディとドレインとの間のリーク電流によってボディの電位はドレインの電位の影響を受ける。第１及び第２のＰＭＯＳトランジスタＰＴ１，ＰＴ２、第１及び第２のＮＭＯＳトランジスタＮＴ１，ＮＴ２の各ボディＰＢ１，ＰＢ２，ＮＢ１，ＮＢ２のボディ電位をそれぞれＶ（ＰＢ１），Ｖ（ＰＢ２），Ｖ（ＮＢ１），Ｖ（ＮＢ２）とすると、各ボディ電位はそれぞれ図１３（ｄ）のようになる。例えば、入力ＩＮがＬレベルの初期状態では、第１のＰＭＯＳトランジスタＰＴ１のボディ電位Ｖ（ＰＢ１）はドレインが中間出力Ｍ（Ｈレベル）に接続され、ソースがＶＤＤ（Ｈレベル）に接続されているのでＶＤＤとなる。この場合、しきい値電位は通常の値である。第１のＮＭＯＳトランジスタＮＴ１のボディ電位Ｖ（ＮＢ１）は、ドレインが中間出力Ｍ（Ｈレベル）、ソースがＧＮＤ（Ｌレベル）のため、ドレインの接合リークによりＧＮＤ（Ｌレベル）よりも高い電位になっている。この場合には、しきい値電位は小さくなる。
【０００６】
次いで、入力ＩＮがＬレベルからＨレベルに切り替えられると、中間出力ＭははＬレベルになり、出力ＯＵＴはＨレベルになる。このとき、第１のＰＭＯＳトランジスタのドレインとボディとの間のカップリングにより第１のＰＭＯＳトランジスタのボディ電位Ｖ（ＰＢ１）はＶＤＤ（Ｈレベル）よりも低下され、第１のＮＭＯＳトランジスタのドレインとボディとのカップリングにより第１のＮＭＯＳトランジスタのボディ電位Ｖ（ＮＢ１）はＧＮＤ（Ｌレベル）に近い電位にまで低下される。
【０００７】
一方、再び入力ＩＮがＬレベルに切り替えられると、中間出力ＭはＨレベルとなり、出力ＯＵＴはＬレベルになる。このとき、第１のＰＭＯＳトランジスタＰＴ１及び第１のＮＭＯＳトランジスタＮＴ１のボディ電位Ｖ（ＰＢ１），Ｖ（ＮＢ１）はそれぞれ前述と同様なドレインとボディとのカップリングにより初期状態と同じになる。
【０００８】
なお、第２のＰＭＯＳトランジスタＰＴ２と第２のＮＭＯＳトランジスタＮＴ２の各ボディ電圧Ｖ（ＰＢ２），Ｖ（ＮＢ２）はそれぞれ出力ＯＵＴにおけるＨレベル又はＬレベルの影響を受けて決定される。
【０００９】
以上のようにＭＯＳ型トランジスタのボディをフローティング構造とすることで、インバータ回路を構成しているＰＭＯＳトランジスタではボディ電位がＶＤＤから低下されることでしきい値が小さくなり、ＮＭＯＳトランジスタではボディ電圧がＧＮＤよりも上昇されることでしきい値が小さくなる。このしきい値の変動によりＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの動作速度が速くなる。このような、各ＭＯＳ入力のＬレベルからＨレベルへの反転動作を高速化する技術については特許文献１に記載がある。ただし、この特許文献１では、ＭＯＳ型トランジスタのフローティング状態のボディの電位は、ゲートとボディ間のカップリングによって支配されるとの記載があり、この点で前記した説明とは相違している。
【００１０】
【特許文献１】特開２００１−１６０９０号公報
【００１１】
【発明が解決しようとする課題】
ところで、前述のようにボディをフローティングしたＭＯＳトランジスタで構成される前記バッファ回路において、図１３のように入力ＩＮがＬレベルからＨレベルに切り換えられ、その後にＨレベルからＬレベルに切り換えられた場合とは異なり、図１４（ａ）〜（ｃ）に示すように入力ＩＮがＨレベルからＬレベルに切り換えられ、その後にＬレベルからＨレベルに切り換えられた場合を考察する。図１３（ｄ）と図１４（ｄ）を比較すると、それぞれにおけるスイッチング時の遅延を決めるボディ電位は各図の黒丸で示される時点の電位であり、次のようになる。
１ｓｔスイッチ（Ｌ→Ｈ）（図１３）：Ｖ（ＮＢ１），Ｖ（ＰＢ２）
２ｎｄスイッチ（Ｌ→Ｈ）（図１４）：Ｖ’（ＮＢ１），Ｖ’（ＰＢ２）
２ｎｄスイッチ（Ｈ→Ｌ）（図１３）：Ｖ（ＰＢ１），Ｖ（ＮＢ２）
１ｓｔスイッチ（Ｈ→Ｌ）（図１４）：Ｖ’（ＰＢ１），Ｖ’（ＮＢ２）
【００１２】
このとき、図１３（ｄ），図１４（ｄ）から判るように、
Ｖ（ＮＢ１）≠Ｖ’（ＮＢ１）
Ｖ（ＮＢ２）≠Ｖ’（ＮＢ２）
Ｖ（ＰＢ１）≠Ｖ’（ＰＢ１）
Ｖ（ＰＢ２）≠Ｖ’（ＰＢ２）
であるので、各スイッチにおける遅延（Delay)を比較すると次のようになる。
Delay(１ｓｔスイッチ（Ｌ→Ｈ））≠Delay(２ｎｄスイッチ（Ｌ→Ｈ））
Delay(１ｓｔスイッチ（Ｈ→Ｌ））≠Delay(２ｎｄスイッチ（Ｈ→Ｌ））
【００１３】
このように、図１のバッファ回路において各インバータがＬレベルとＨレベルとに反転する場合に、図１３の場合のように直前の定常状態がＬレベルの場合と、図１４の場合のように直前の定常状態がＨレベルの場合とでは、同じ構成のバッファ回路でも各ＭＯＳトランジスタにおけるボディ電位が相違され、これが要因となってバッファ回路を構成するインバータの反転に際してのスイッチング時の遅延が相違され、これがバッファ回路における履歴遅延の変動を生じる要因となり、この種のＳＯＩ構造の半導体集積回路装置の設計を困難にする原因となっている。
【００１４】
このような履歴遅延の変動を解消するには、ＭＯＳトランジスタのボディをＧＮＤあるいはＶＤＤ等の固定電位に固定すればよいが、これではボディをフローティングにしたことによる動作の高速化が抑制されてしまうことになり、根本的な解決にはならない。
【００１５】
本発明の目的は、ボディをフローティング構造として電界効果トランジスタの高速動作を図る一方で、履歴遅延の変動を抑制することを可能にした半導体集積回路装置を提供するものである。
【００１６】
【課題を解決するための手段】
本発明は、絶縁層上に複数の島状の半導体領域が形成され、各半導体領域にそれぞれ電界効果トランジスタが形成されている半導体集積回路装置において、複数の電界効果トランジスタのうち、同一導電型でかつ互いに逆相で動作する電界効果トランジスタのボディ同士が電気接続されていることを特徴とする。例えば、電界効果トランジスタは、島状の半導体領域上にゲート絶縁膜及びゲート電極を有し、ゲート電極を挟む半導体領域の主面にソース・ドレイン領域を有するＭＯＳトランジスタとして構成されており、ゲート絶縁膜を挟んでゲート電極に対向される半導体領域がボディとして構成されている。
【００１７】
本発明の半導体集積回路装置は、第１の形態では、絶縁層上に形成された半導体層が、当該半導体層に形成されたトレンチ構造の絶縁膜で複数の島状の半導体領域に形成されており、互いに電気接続される電界効果トランジスタを分離する絶縁膜はトレンチの深さが半導体層の厚みよりも浅く形成され、当該トレンチの下部に存在する半導体層によって相互に接続される構成とする。あるいは、第２の形態では、互いに電気接続される複数の電界効果トランジスタの半導体領域は、半導体領域の上層に形成される導電層によって相互に接続される構成とする。例えば、この導電層はゲート電極と同層の配線層で構成する。
の半導体集積回路装置。
【００１８】
本発明によれば、電界効果トランジスタの半導体領域、すなわちボディをフローティング構成とした上で、同一導電型でかつ互いに逆相で動作する電界効果トランジスタのボディ同士で電気接続することで、動作速度の高速化を図るとともに、電界効果トランジスタの動作に伴うボディ電位のダイナミック成分を相殺してほぼ一定電位に保持することが可能になり、当該電界効果トランジスタでの履歴遅延の変動を防止することが可能になる。
【００１９】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本願発明を従来技術として説明したと同じインバータを２段構成としたバッファ回路に適用した実施形態の回路図であり、従来技術で説明したものと同じ回路構成である。第１段のインバータは第１のＰＭＯＳトランジスタＰＴ１と第１のＮＭＯＳトランジスタＮＴ１のゲートを共通接続して入力ＩＮとし、第１のＰＭＯＳトランジスタＰＴ１のドレインと第１のＮＭＯＳトランジスタＮＴ１のドレインとの接続点を中間出力Ｍとし、第１のＰＭＯＳトランジスタＰＴ１のソースをＶＤＤに、第２のＮＭＯＳトランジスタＮＴ１のソースをＧＮＤにそれぞれ接続する。第２段のインバータは第２のＰＭＯＳトランジスタＰＴ２と第２のＮＭＯＳトランジスタＮＴ２のゲートを共通接続して前記中間出力Ｍに接続し、第２のＰＭＯＳトランジスタＰＴ２のドレインと第２のＮＭＯＳトランジスタＮＴ２のドレインの接続点を出力ＯＵＴとし、第２のＰＭＯＳトランジスタＰＴ２のソースをＶＤＤに、第２のＮＭＯＳトランジスタＮＴ２のソースをＧＮＤにそれぞれ接続する。
【００２０】
この２段構成のインバータ回路では、図５（ａ）〜（ｃ）を参照すると、入力ＩＮがＬレベルのときには、第１のＰＭＯＳトランジスタＰＴ１がオン、第１のＮＭＯＳトランジスタＮＴ１がオフで中間出力ＭはＨレベルとなり、第２のＰＭＯＳトランジスタＰＴ２がオフ、第２のＮＭＯＳトランジスタＮＴ２がオンで出力ＯＵＴはＬレベルとなる。また、入力ＩＮがＨレベルになると（１ｓｔスイッチ）、第１のＰＭＯＳトランジスタＰＴ１がオフ、第１のＮＭＯＳトランジスタＮＴ１がオンで中間出力ＭはＬレベルとなり、第２のＰＭＯＳトランジスタＰＴ２がオン、第２のＮＭＯＳトランジスタＮＴ２がオフで出力ＯＵＴはＨレベルとなる。再び入力ＩＮがＬレベルになると（２ｎｄスイッチ）、第１のＰＭＯＳトランジスタＰＴ１がオン、第１のＮＭＯＳトランジスタＮＴ１がオフで中間出力ＭはＨレベルとなり、第２のＰＭＯＳトランジスタＰＴ２がオフ、第２のＮＭＯＳトランジスタＮＴ２がオンで出力ＯＵＴはＬレベルとなる。すなわち、入力ＩＮの信号レベルに応じて第１及び第２のＰＭＯＳトランジスタＰＴ１とＰＴ２のオン、オフ動作はほぼ同じタイミングで逆相に動作する。同様に、第１及び第２のＮＭＯＳトランジスタＮＴ１とＮＴ２のオン、オフ動作もほぼ同じタイミングで逆相に動作する。
【００２１】
図２は図１の２段構成のインバータ回路を構成している各トランジスタのレイアウト図、図３は図２のＡＡ線に沿う断面図である。これらの図に示すように、シリコン基板１１の表面には熱酸化により形成した数十〜数百ｎｍ程度の厚さのシリコン酸化膜１２が形成されている。このシリコン酸化膜１２は通常ＢＯＸ（ボックス）と称される。前記ＢＯＸの上には数十〜数百ｎｍの厚さにシリコンの半導体層１３が形成されている。前記半導体層１３にはＰＭＯＳトランジスタを形成するために選択的にＮ型不純物を導入したＰＭＯＳ領域１３Ｐと、ＮＭＯＳトランジスタを形成するために選択的にＰ型不純物を導入したＮＭＯＳ領域１３Ｎとが形成されている。これらのＰＭＯＳ領域１３Ｐ及びＮＭＯＳ領域１３ＮはＳＴＩ、すなわち浅いトレンチ構造の素子分離絶縁膜１４によって互いに島状の領域に分離されており、分離された各島状のＭＯＳ領域１３Ｐ，１３Ｎにそれぞれ第１及び第２のＰＭＯＳトランジスタＰＴ１，ＰＴ２と、第１及び第２のＮＭＯＳトランジスタＮＴ１，ＮＴ２が形成されている。
【００２２】
すなわち、前記各ＭＯＳトランジスタの各ＭＯＳ領域１３Ｐ，１３Ｎはそれぞれボディと称されており、図１のＰＢ１，ＰＢ２，ＮＢ１，ＮＢ２に対応する。これらのボディ１３Ｐ，１３Ｎの表面にはゲート酸化膜１５が形成され、このゲート酸化膜１５上に第１のＰＭＯＳトランジスタＰＴ１と第１のＮＭＯＳトランジスタＮＴ１にわたって延長された第１のゲート電極Ｇ１と、第２のＰＭＯＳトランジスタＰＴ２と第２のＮＭＯＳトランジスタＮＴ２にわたって延長された第２のゲート電極Ｇ２が形成される。また、前記ゲート電極Ｇ１，Ｇ２を挟む領域の各ボディ１３Ｐ，１３Ｎの主面にはそれぞれＬＤＤ構造をしたＰ型ソース・ドレイン領域１６Ｐ、Ｎ型ソース・ドレイン領域１６Ｎが形成されている。ここで、前記第１及び第２のＰＭＯＳトランジスタＰＴ１とＰＴ２を分離するＳＴＩ１４ａと、第１及び第２のＮＭＯＳトランジスタＮＴ１とＮＴ２を分離する領域のＳＴＩ１４ｂは、図３にＳＴＩ１４ｂを代表して図示するように、それぞれ底面がＢＯＸ１２に達することがないようにトレンチ深さが浅くされており、これによりＳＴＩ１４ａ，１４ｂの底部に存在している半導体層１３の一部領域１３ａによって第１及び第２のＰＭＯＳトランジスタＰＴ１とＰＴ２の各ボディ１３Ｐ、第１及び第２のＮＭＯＳトランジスタＮＴ１とＮＴ２の各ボディ１３Ｎはそれぞれ相互に電気接続された構成とされている。
【００２３】
そして、前記各ゲート電極Ｇ１，Ｇ２の側面にはシリコン酸化膜のサイドウォール１７が形成され、全面に層間絶縁膜１８が形成される。前記層間絶縁膜１８にはコンタクトホールが開口され、タングステン等の高融点金属が埋め込まれてコンタクトプラグ１９が形成され、さらに層間絶縁膜１８の表面上には前記コンタクトプラグ１９を介して電気接続される銅等の配線層２０が形成されている。この配線層２０によって、ゲート電極Ｇ１は入力ＩＮに接続され、第１のＰＭＯＳトランジスタＰＴ１のドレインと第１のＮＭＯＳトランジスタＮＴ１のドレインとゲート電極Ｇ２が互いに接続されて中間出力Ｍとされる。また、第２のＰＭＯＳトランジスタＰＴ２のドレインと第２のＮＭＯＳトランジスタＮＴ２のドレインが接続されて出力ＯＵＴに接続される。さらに、第１及び第２のＰＭＯＳトランジスタＰＴ１，ＰＴ２のソースは電源ＶＤＤに接続され、第１及び第２のＮＭＯＳトランジスタＮＴ１，ＮＴ２のソースは接地ＧＮＤに接続される。
【００２４】
以上の構成の半導体集積回路装置の製造方法を図４を参照して説明する。なお、図４の各断面図は図３に対応する断面図である。図４（ａ）に示すように、シリコン基板１１の表面を熱酸化して数十〜数百ｎｍ程度の厚みのＢＯＸ（シリコン酸化膜）１２を形成する。次いで、ＢＯＸ１２の表面上にシリコンの半導体層１３を形成する。この半導体層１３は常法によって形成されており、例えば、前記ＢＯＸ１２の表面に第２のシリコン基板を貼り合わせ、当該第２のシリコン基板の表面を所要の厚みに研磨する方法によって形成される。次いで、前記半導体層１３の所要の領域にそれぞれＮ型不純物、Ｐ型不純物を拡散してＰＭＯＳ領域１３Ｐ、ＮＭＯＳ領域１３Ｎを形成した後、前記半導体層１３の表面を熱酸化してパッド酸化膜２１を形成し、さらにその上にシリコン窒化膜２２を所要の厚さに形成する。次いで、フォトリソグラフィ技術により図には現れないフォトレジストを選択形成し、このフォトレジストを用いて前記シリコン窒化膜２２、パッド酸化膜２１を順次選択エッチングし、さらにこれらシリコン窒化膜２２をマスクにして半導体層１３をエッチングしてＰＭＯＳトランジスタＰＴ１，ＰＴ２とＮＭＯＳトランジスタＮＴ１，ＮＴ２をそれぞれ分離するためのトレンチ２３を形成する。このとき、トレンチ２３は半導体層１３の厚みよりも浅くし、ＢＯＸ１２の表面には達しないようにする。
【００２５】
次いで、図４（ｂ）に示すように、エッチング形成した前記トレンチ２３のうち、第１及び第２のＰＭＯＳトランジスタＰＴ１とＰＴ２を分離する領域のトレンチ、及び第１及び第２のＮＭＯＳトランジスタＮＴ１とＮＴ２を分離する領域のトレンチ２３ａを選択的に覆うフォトレジスト２４を形成する。そして、このフォトレジスト２４をマスクにして他の領域のトレンチ２３ｂの半導体層１３をさらにエッチングし、これらトレンチ２３ｂの底面がＢＯＸ１２の表面に達する深さにまでエッチングする。
【００２６】
次いで、図４（ｃ）に示すように、前記フォトレジスト２４を除去した後、全面にＣＶＤ法により前記トレンチの深さよりも深くシリコン酸化膜２５を成長し、当該ＣＶＤシリコン酸化膜２５によって前記半導体層１３の表面及びトレンチ２３（２３ａ，２３ｂ）を被覆する。しかる上で、化学的機械研磨法（ＣＭＰ法）によってＣＶＤシリコン酸化膜２５を同図に鎖線で示す表面高さまで研磨してトレンチ２３（２３ａ，２３ｂ）内にのみ残す。その後、シリコン窒化膜２２、パッド酸化膜２１を順次エッチング除去することでＳＴＩ１４が形成される。このＳＴＩ１４は、ＰＭＯＳトランジスタＰＴ１，ＰＴ２とＮＭＯＳトランジスタＮＴ１，ＮＴ２とを分離する領域１４ｃでは底面においてＢＯＸ１２に接しており、これらＰＭＯＳトランジスタＰＴ１，ＰＴ２とＮＭＯＳトランジスタＮＴ１，ＮＴ２を相互に絶縁分離しているが、第１及び第２のＰＭＯＳトランジスタＰＴ１とＰＴ２を分離するＳＴＩの領域１４ａは底面においてＢＯＸ１２には接しておらず、これらＰＭＯＳトランジスタＰＴ１とＰＴ２の各ボディ１３Ｐ，１３ＰはこれらＳＴＩ１４ａの底部において半導体層１３の一部領域１３ａによって互いに連続された状態にある。同様に、第１及び第２のＮＭＯＳトランジスタＮＴ１とＮＴ２を分離するＳＴＩの領域１４ｂも底面においてＢＯＸ１２には接しておらず、これらＮＭＯＳトランジスタＮＴ１とＮＴ２の各ボディ１３Ｎ，１３ＮはこれらＳＴＩ１４ｂの底部において半導体層１３の一部領域１３ａによって互いに連続された状態となる。
【００２７】
次いで、図２及び図３に示したように、ＳＴＩ１４で分離された各ＭＯＳトランジスタの各ボディ１３Ｐ，１３Ｎの主面にゲート酸化膜１５を形成し、その上にポリシリコンを形成し、かつこのポリシリコンを所要のパターンにエッチングして第１のＰＭＯＳトランジスタＰＴ１と第１のＮＭＯＳトランジスタＮＴ１、第２のＰＭＯＳトランジスタＰＴ２と第２のＮＭＯＳトランジスタＮＴ２にそれぞれわたって延長される第１及び第２のゲート電極Ｇ１，Ｇ２を形成する。そして、ＮＭＯＳ領域１３Ｎを図には現れないフォトレジストでマスクした状態でＰＭＯＳトランジスタＰＴ１，ＰＴ２のＮ型のボディ１３Ｐの主面にＰ型不純物をイオン注入してＰ型ソース・ドレイン領域１６Ｐを形成する。また、ＰＭＯＳ領域１３Ｐを図には現れないフォトレジストでマスクした状態でＮＭＯＳトランジスタＮＴ１，ＮＴ２のＰ型のボディ１３Ｎの主面にＮ型不純物をイオン注入してＮ型ソース・ドレイン領域１６Ｎを形成する。なお、このＰ型及びＮ型のソース・ドレイン領域１６Ｐ，１６Ｎの形成に際しては、先に低濃度の不純物をイオン注入した後に、ゲート電極Ｇ１，Ｇ２の側面にサイドウォール１７を形成し、これをマスクとして高濃度の不純物をイオン注入することで、いわゆるＬＤＤ構造のソース・ドレイン領域として形成しているが、この技術は既に広く知られているので、ここではその詳細な説明は省略する。このようにして第１及び第２のＰＭＯＳトランジスタＰＴ１，ＰＴ２と、第１及び第２のＮＭＯＳトランジスタＮＴ１，ＮＴ２が形成される。その後は、全面に層間絶縁膜１８を形成し、コンタクトホールを開口してコンタクトプラグ１９を形成し、その上に配線層２０を形成するが、この技術も既に広く知られているので詳細な説明は省略する。これにより、図１〜図３に示したインバータ２段構成のバッファ回路を備える半導体集積回路装置が製造される。
【００２８】
以上のように構成された第１及び第２のＰＭＯＳトランジスタＰＴ１，ＰＴ２と、第１及び第２のＮＭＯＳトランジスタＮＴ１，ＮＴ２からなる図１のインバータ２段構成のバッファ回路の動作は図５（ａ）〜（ｃ）に示した通りであるが、この動作のうち、第１及び第２のＰＭＯＳトランジスタの動作について、図５（ｄ）を参照すると、第１のＰＭＯＳトランジスタＰＴ１及び第２のＰＭＯＳトランジスタＰＴ２のボディはフローティングであるが、入力ＩＮが初期状態のＬレベルのとき中間出力ＭはＨレベルにあるため、第１のＰＭＯＳトランジスタＰＴ１のボディ電位Ｖ（ＰＢ１）はドレインが中間出力Ｍ（Ｈレベル）に接続され、ソースがＶＤＤ（Ｈレベル）に接続されているのでＶＤＤになろうとする。一方、第２のＰＭＯＳトランジスタＰＴ２のボディ電位Ｖ（ＰＢ２）は、ドレインが出力ＯＵＴ（Ｌレベル）、ソースがＶＤＤ（Ｈレベル）のため、ボディ−ソース間、ボディ−ドレイン間のリーク電流の比で決まる電位に収束しようとし、ＶＤＤよりも低い電位に向かう。
【００２９】
しかしながら、これら第１及び第２の各ＰＭＯＳトランジスタＰＴ１，ＰＴ２の各ボディ１３Ｐは相互に電気接続されているので、第１及び第２のＰＭＯＳトランジスタＰＴ１，ＰＴ２のボディ電位Ｖ（ＰＢ１）とＶ（ＰＢ２）は電位が互いに相殺し合うことになり、両者の平均の電位Ｖ（ＰＢ）となる。同様に、第１及び第２の各ＮＭＯＳトランジスタＮＴ１，ＮＴ２の各ボディ１３Ｎも相互に電気接続されているので、第１及び第２のＮＭＯＳトランジスタＮＴ１，ＮＴ２のボディ電位Ｖ（ＮＢ１）とＶ（ＮＢ２）は電位が互いに相殺し合うことになり、両者の平均の電位Ｖ（ＮＢ）となる。
【００３０】
そして、入力ＩＮがＬレベルからＨレベルに切り替わると（１ｓｔスイッチ）、これに追従して微小遅れで中間出力ＭがＬベルとなり、第１のＰＭＯＳトランジスタＰＴ１と第１のＮＭＯＳトランジスタＮＴ１の各ボディ電位Ｖ（ＰＢ１），Ｖ（ＮＢ１）は低電位側に低下されようとする。しかしながら、中間出力Ｍよりも微小遅れで出力ＯＵＴがＨレベルになるため、第２のＰＭＯＳトランジスタＰＴ２と第２のＮＭＯＳトランジスタＮＴ２の各ボディ電位Ｖ（ＰＢ２），Ｖ（ＮＢ２）は高電位側に上昇されようとする。これにより、第２のＰＭＯＳトランジスタＰＴ２のボディに接続されている第１のＰＭＯＳトランジスタＰＴ１のボディ電位Ｖ（ＰＢ１）はボディ電位Ｖ（ＰＢ２）によって相殺され、その低下が停止されるとともに再び平均の電位Ｖ（ＰＢ）にまで上昇復帰される。同様に、第２のＮＭＯＳトランジスタＮＴ２のボディに接続されている第１のＮＭＯＳトランジスタＮＴ１のボディ電位Ｖ（ＮＢ１）はボディ電位Ｖ（ＮＢ２）によって相殺され、その低下が停止されるとともに再び平均の電位にまで上昇復帰される。
【００３１】
このように、第１段のインバータがＬレベルからＨレベルに反転する際の第１のＰＭＯＳトランジスタＰＴ１と第１のＮＭＯＳトランジスタＮＴ１の各ボディ電位Ｖ（ＰＢ１），Ｖ（ＮＢ１）におけるダイナミック変動はそれぞれ第２のＰＭＯＳトランジスタＰＴ２と第２のＮＭＯＳトランジスタＮＴ２の各ボディ電位Ｖ（ＰＢ２），Ｖ（ＮＢ２）によって相殺され、各ボディ電位Ｖ（ＰＢ１），Ｖ（ＮＢ１）はほぼ一定の平均の電位Ｖ（ＰＢ），Ｖ（ＮＢ）に保持される。これにより、第１段のインバータでは、ＰＭＯＳトランジスタＰＴ１ではボディ電位がＶＤＤから低下され、ＮＭＯＳトランジスタＮＴ１ではＧＮＤから上昇され、各ＭＯＳトランジスタのしきい値電圧は小さくなり、ＭＯＳトランジスタのボディをフローティングしたことによるスイッチング時の遅延が短くなるという利益を受けることができる。
【００３２】
なお、再び入力ＩＮがＬレベルに切り替えられると（２ｎｄスイッチ）、第１及び第２のＰＭＯＳトランジスタＰＴ１，ＰＴ２と、第１及び第２のＮＭＯＳトランジスタＮＴ１，ＮＴ２はそれぞれオン、オフが再度切り替えられ、中間出力ＭはＨレベルとなり、出力ＯＵＴはＬレベルになる。このときも、各ＭＯＳトランジスタＰＴ１，ＰＴ２，ＮＴ１，ＮＴ２のボディ電位Ｖ（ＰＢ１），Ｖ（ＰＢ２），Ｖ（ＮＢ１），Ｖ（ＮＢ２）はそれぞれ平均化された電位Ｖ（ＰＢ），Ｖ（ＮＢ）となり、高速化された同一速度となる。
【００３３】
一方、図６（ａ）〜（ｃ）に示すように、入力ＩＮがＨレベルからＬレベルに切り替えられ、その後入力ＩＮがＬレベルからＨレベルに切り替えられるときの前記バッファ回路の動作における第１及び第２のＰＭＯＳトランジスタＰＴ１，ＰＴ２の動作をみると、図６（ｄ）に示すように、第１のＰＭＯＳトランジスタＰＴ１のボディ電位Ｖ（ＰＢ１）はドレインが中間出力Ｍ（Ｌレベル）に接続され、ソースがＶＤＤ（Ｈレベル）に接続されているので、ＶＤＤよりも低い電位に向かう。一方、第２のＰＭＯＳトランジスタＰＴ２のボディ電位Ｖ（ＰＢ２）は、ドレインが出力ＯＵＴ（Ｈレベル）、ソースがＶＤＤ（Ｈレベル）のため、ドレインの接合リークによりＶＤＤ（Ｈレベル）になろうとする。しかしながら、これら第１及び第２の各ＰＭＯＳトランジスタＰＴ１，ＰＴ２の各ボディは電気的に接続されているので、第１及び第２のＰＭＯＳトランジスタＰＴ１，ＰＴ２のボディ電位Ｖ（ＰＢ１）とＶ（ＰＢ２）は電位が互いに相殺し合うことになり、両者の平均の電位Ｖ（ＰＢ）となる。同様に、第１及び第２の各ＮＭＯＳトランジスタＮＴ１，ＮＴ２の各ボディは電気的に接続されているので、第１及び第２のＮＭＯＳトランジスタＮＴ１，ＮＴ２のボディ電位Ｖ（ＮＢ１）とＶ（ＮＢ２）は電位が互いに相殺し合うことになり、両者の平均の電位Ｖ（ＮＢ）となる。
【００３４】
そして、入力ＩＮがＨレベルからＬレベルに切り替わると、これに追従して微小遅れで中間出力ＭがＨベルとなり、第１のＰＭＯＳトランジスタＰＴ１と第１のＮＭＯＳトランジスタＮＴ１の各ボディ電位Ｖ（ＰＢ１），Ｖ（ＮＢ１）は高電位側に上昇されようとする。しかしながら、中間出力Ｍよりも微小遅れで出力ＯＵＴがＬレベルになるため、第２のＰＭＯＳトランジスタＰＴ２と第２のＮＭＯＳトランジスタＮＴ２の各ボディ電位Ｖ（ＰＢ２），Ｖ（ＮＢ２）は低電位側に低下されようとする。これにより、第２のＰＭＯＳトランジスタＰＴ２のボディに接続されている第１のＰＭＯＳトランジスタＰＴ１のボディ電位Ｖ（ＰＢ１）はボディ電位Ｖ（ＰＢ２）によって相殺され、その上昇が停止されるとともに再び平均の電位Ｖ（ＰＢ）にまで低下復帰される。同様に、第２のＮＭＯＳトランジスタＮＴ２のボディに接続されている第１のＮＭＯＳトランジスタＮＴ１のボディ電位Ｖ（ＮＢ１）はボディ電位Ｖ（ＮＢ２）によって相殺され、その上昇が停止されるとともに再び平均の電位Ｖ（ＮＢ）にまで低下復帰される。
【００３５】
したがって、第１段のインバータがＨレベルからＬレベルに反転する際の第１のＰＭＯＳトランジスタＰＴ１と第１のＮＭＯＳトランジスタＮＴ１の各ボディ電位Ｖ（ＰＢ１），Ｖ（ＮＢ１）におけるダイナミック変動が相殺され、各ボディ電位Ｖ（ＰＢ１），Ｖ（ＮＢ１）はほぼ一定の平均の電位Ｖ（ＰＢ），Ｖ（ＮＢ）に保持される。これにより、第１段のインバータにおいては、ＭＯＳトランジスタのボディをフローティングしたことによるスイッチング時の遅延が短くなるという利益を受けることができる。
【００３６】
以上のように、第１段のインバータが反転動作する際に、入力ＩＮがＬレベルからＨレベルに切り換わる場合と、ＨレベルからＬレベルに切り換わる場合のいずれの場合も、第１のＰＭＯＳトランジスタＰＴ１と第１のＮＭＯＳトランジスタＮＴ１の各ボディ電位Ｖ（ＰＢ１），Ｖ（ＮＢ１）はそれぞれ第２のＰＭＯＳトランジスタＰＴ２と第２のＮＭＯＳトランジスタＮＴ２の各ボディ電位Ｖ（ＰＢ２），Ｖ（ＮＢ２）によってダイナミック成分が相殺され、ほぼ同じ電位Ｖ（ＰＢ），Ｖ（ＮＢ）に保持されることになり、各ＭＯＳトランジスタにおける当該ボディ電位の変動が起因する履歴遅延の変動が防止される。このことは第２段のインバータにおける反転動作についても同様であり、結果としてバッファ回路全体としての履歴遅延の変動が防止されることになる。
【００３７】
図７は前記バッファ回路を構成する半導体集積回路装置の他の実施形態のレイアウトであり、図８はそのＢＢ線に沿う断面図である。なお、これらの図において図２及び図３と等価な部分には同一符号を付してある。この実施形態では、ＰＭＯＳトランジスタＰＴ１，ＰＴ２とＮＭＯＳトランジスタＮＴ１，ＮＴ２はそれぞれＳＴＩ１４によって独立した島状領域として形成されている。ここでは、前記実施形態のＰＭＯＳトランジスタＰＴ１とＰＴ２の間、及びＮＭＯＳトランジスタＮＴ１とＮＴ２の間をそれぞれ分離するＳＴＩ１４ａ，１４ｂもＳＴＩ１４ｃと同様に底面がＢＯＸ１２に接しており、前記実施形態のように相互のボディ１３Ｐ，１３Ｎを半導体層１３の一部領域１３ａによって接続する構成は採用していない。その一方で、ＰＭＯＳトランジスタＰＴ１とＰＴ２、ＮＭＯＳトランジスタＮＴ１とＮＴ２の各ボディ１３Ｐ，１３Ｎをそれぞれ半導体層１３上の絶縁膜上に形成した導電層によって相互に電気接続した構成とされている。
【００３８】
すなわち、半導体層１３に形成するＳＴＩ１４の平面パターンとして、各ＭＯＳトランジスタの各島状のＰＭＯＳ領域１３ＰとＮＭＯＳ領域１３Ｎの一部、ここでゲート電極Ｇ１，Ｇ２の端部に対応する一部領域を外側に向けて突出させた突出部１３ｂを形成している。そして、この突出部１３ｂ上のゲート酸化膜１５に開口１５ａを形成し、この開口１５ａ上にゲート電極Ｇ１，Ｇ２を形成するポリシリコンの一部を所要パターンに形成して連結部２１を形成し、この連結部２１によってＰＭＯＳトランジスタＰＴ１，ＰＴ２の各ボディ１３Ｐ，１３Ｐの突出部１３ｂと、ＮＭＯＳトランジスタＮＴ１，ＮＴ２の各ボディ１３Ｎ，１３Ｎの突出部１３ｂを相互に電気接続している。
【００３９】
なお、この構成の製造方法は、前記実施形態において説明した製造工程とほぼ同じであるので説明は省略するが、前記実施形態の製造工程に比較すると、この実施形態ではＳＴＩ１４を形成する際にＰＭＯＳ領域１３ＰとＮＭＯＳ領域１３Ｎに形成する前記突出部１３ｂに対応する部分の平面パターン形状を相違させること、ゲート酸化膜１５を形成した後に当該突出部１３ｂにコンタクト用の開口１５ａを形成する工程を備えること、ポリシリコンを形成してゲート電極Ｇ１，Ｇ２を形成する際に、当該ポリシリコンを連結部２１に対応する部分を残す工程をそれぞれ備える点が相違することになる。なお、ゲート電極Ｇ１，Ｇ２はその端部をＴ字状に形成し、ソース・ドレイン領域と突出部１３ｂの境界領域を覆い、後工程でソース・ドレイン領域をシリサイド化したときに両者が互いに短絡することを防止している。
【００４０】
この半導体集積回路装置では、ＰＭＯＳトランジスタＰＴ１とＰＴ２の各ボディ１３Ｐ，１３Ｐは連結部２１によって相互に電気接続され、ＮＭＯＳトランジスタＮＴ１とＮＴ２の各ボディ１３Ｎ，１３Ｎは連結部２１によって相互に電気接続される。したがって、これらのＭＯＳトランジスタＰＴ１，ＰＴ２，ＮＴ１，ＮＴ２を用いて図１に示したインバータ２段構成のバッファ回路を構成した場合に、ＰＭＯＳトランジスタＰＴ１とＰＴ２のボディ電位Ｖ（ＰＢ１），Ｖ（ＰＢ２）、及びＮＭＯＳトランジスタＮＴ１とＮＴ２のボディ電位Ｖ（ＮＢ１），Ｖ（ＮＢ２）はそれぞれ各ＭＯＳトランジスタのオン、オフ動作に伴うダイナミック成分が互いに相殺されることになる。これにより、各ＭＯＳトランジスタのボディ電位は、図５及び図６に示したようにＶ（ＰＢ），Ｖ（ＮＢ）となり、前記実施形態と同様に、ＭＯＳトランジスタのボディをフローティングとしたことによる動作速度の高速化が実現できるとともに、回路における履歴遅延の変動を防止することが可能になる。
【００４１】
ここで、本発明は図１に示したインバータ２段構成のバッファ回路に限られるものではなく、同一導電型でかつ同一のタイミングで背反的に、すなわち逆相でオン、オフ動作されるＭＯＳトランジスタについて同様に適用することが可能である。図９はその第１の変形例であり、ＮＡＮＤ回路と、ＩＮＶ（インバータ）回路とで構成されるＡＮＤ回路に適用した例である。ＮＡＮＤ回路は第１及び第２のＰＭＯＳトランジスタＰＴ１１，ＰＴ１２を並列接続し、これに第１及び第２のＮＭＯＳトランジスタＮＴ１２，ＮＴ１１を直列に接続した構成とされ、ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ１のゲートを接続して入力ＩＮ１とし、ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２  Ｋゲートを接続して入力ＩＮ２とする。ＩＮＶ回路は第３のＰＭＯＳトランジスタＰＴ１３と第３のＮＭＯＳトランジスタＮＴ１３のソース・ドレインを直列接続した構成とされている。ここで、第１及び第２のＰＭＯＳトランジスタＰＴ１１，ＰＴ１２と第３のＰＭＯＳトランジスタＰＴ１３とは逆相で動作され、第１及び第２のＮＭＯＳトランジスタＮＴ１１，ＮＴ１２と第３のＰＭＯＳトランジスタＮＴ１３とは逆相で動作される。したがって、同図に破線で示すように、これらのＰＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３のボディ同士を電気接続し、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３のボディ同士を電気接続する。この電気接続の構造は前記第１または第２の実施形態のいずれの形態でもよい。
【００４２】
また、図１０は第２の変形例であり、ＮＯＲ回路と、ＩＮＶ（インバータ）回路とで構成されるＯＲ回路に適用した例である。ＮＯＲ回路は第１及び第２のＰＭＯＳトランジスタＰＴ２１，ＰＴ２２を直列に接続し、これに並列接続した第１及び第２のＮＭＯＳトランジスタＮＴ２１，ＮＴ２２を直列に接続した構成とされ、それぞれ入力ＩＮ１，ＩＮ２が接続される。ＩＮＶ回路は直列接続された第３のＰＭＯＳトランジスタＰＴ２３と第３のＮＭＯＳトランジスタＮＴ２３のソース・ドレインを直列接続した構成とされている。ここで、第１及び第２のＰＭＯＳトランジスタＰＴ２１，ＰＴ２２と第３のＰＭＯＳトランジスタＰＴ２３とは逆相で動作され、第１及び第２のＮＭＯＳトランジスタＮＴ２１，ＮＴ２２と第３のＮＭＯＳトランジスタＮＴ２３とは逆相で動作される。したがって、同図に破線で示すように、第１ないし第３のＰＭＯＳトランジスタＰＴ２１，ＰＴ２２，ＰＴ２３のボディ同士を電気接続し、第１ないし第３のＮＭＯＳトランジスタＮＴ２１，ＮＴ２２，ＮＴ２３のボディ同士を電気接続する。この電気接続の構造は前記第１または第２の実施形態のいずれの形態でもよい。
【００４３】
図１１は第３の変形例であり、３つのＩＮＶ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３で構成される論理回路に適用した例である。この場合、第１のインバータは第１のＰＭＯＳトランジスタＰＴ３１と第１のＮＭＯＳトランジスタＮＴ３１とで構成され、第２及び第３のインバータはそれぞれ第２及び第３のＰＭＯＳトランジスタＰＮ３２，ＰＮ３３と第２及び第３のＮＭＯＳトランジスタＮＴ３２，ＮＴ３３とで構成されており、入力ＩＮは第１及び第２のＩＮＶ回路ＩＮＶ１，ＩＮＶ２に入力され、第１のＩＮＶ回路ＩＮＶ１の出力が第３のＩＮＶ回路ＩＮＶ３に入力され、これら第２及び第３のＩＮＶ回路ＩＮＶ２，ＩＮＶ３からそれぞれ反転出力が出力される。ここで、同図に破線で示すように、互いに動作が逆相となる第２及び第３のＩＮＶ回路を構成している第２及び第３のＰＭＯＳトランジスタＰＴ３２，ＰＴ３３のボディ同士を電気接続し、第２及び第３のＮＭＯＳトランジスタＮＴ３２，ＮＴ３３のボディ同士を電気接続している。この電気接続の構造は前記第１または第２の実施形態のいずれの形態でもよい。
【００４４】
これらの第１ないし第３の変形例においては、いずれも同一タイミングでオン、オフ動作するＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ボディ電位のダイナミック成分が、互いに電気接続した逆相のトランジスタのボディ電圧によって相殺されるため、前記実施形態と同様にボディのフローティングによる動作速度の高速化を図るとともに履歴遅延の変動を防止することが可能になる。
【００４５】
ここで本発明における逆相のＭＯＳトランジスタのボディ同士を電気接続する接続部の構成は前記実施形態の構成に限定されるものではない。例えば、ＳＴＩのパターンの一部を切り欠き、この切り欠いた領域に残される半導体層で当該ＭＯＳトランジスタのボディ同士を接続するようにしてもよい。この場合、接続部としての半導体層の平面長さが長くなるときには、同半導体層にボディと同一導電型の不純物を導入して低抵抗化してもよい。また、接続部を配線層で形成する場合には金属配線での接続を行うようにしてもよい。
【００４６】
また、本発明が適用される回路は前記実施形態及び変形例の回路構成に限定されるものではなく、同一タイミングで逆相にオン、オフ動作される同一チャネル型のＭＯＳトランジスタ、ないしは電界効果トランジスタであれば同様に適用可能である。
【００４７】
【発明の効果】
以上説明したように本発明は、絶縁層上に形成した複数の島状の半導体領域に構築された複数の電界効果トランジスタのうち、同一導電型でかつ互いに逆相で動作する電界効果トランジスタのボディ同士を電気接続することで、電界効果トランジスタのボディをフローティング構成としたことによる動作速度の高速化を図るとともに、電界効果トランジスタの動作に伴うボディ電位のダイナミック成分を互いに逆相で動作する電界効果トランジスタ同士で相殺することにより、電界効果トランジスタのボディ電位をほぼ一定電位に保持することが可能になり、当該電界効果トランジスタでの履歴遅延の変動を防止することが可能になる。
【図面の簡単な説明】
【図１】本発明を適用したインバータ２段構成のバッファ回路の回路図である。
【図２】図１のバッファ回路の第１の実施形態のレイアウト図である。
【図３】図２のＡＡ線に沿う断面図である。
【図４】第１の実施形態の製造方法の主要工程を示す断面図である。
【図５】バッファ回路の一の動作例を説明するためのタイミング図である。
【図６】バッファ回路の他の動作例を説明するためのタイミング図である。
【図７】図１のバッファ回路の第２の実施形態のレイアウト図である。
【図８】図７のＢＢ線に沿う断面図である。
【図９】第１の変形例の回路図である。
【図１０】第２の変形例の回路図である。
【図１１】第３の変形例の回路図である。
【図１２】従来のＳＯＩ構成の半導体集積回路装置の断面図である。
【図１３】従来の半導体集積回路装置におけるバッファ回路の一の動作例を説明するためのタイミング図である。
【図１４】従来の半導体集積回路装置におけるバッファ回路の他の動作例を説明するためのタイミング図である。
【符号の説明】
１１  シリコン基板
１２  ボックス（ＢＯＸ）
１３  半導体層
１３Ｐ  ＰＭＯＳ領域（ボディ）
１３Ｎ  ＮＭＯＳ領域（ボディ）
１３ａ  ボディ同士を電気接続するエピタキシャル層
１４  ＳＴＩ（素子分離用絶縁膜）
１４ａ，１４ｂ  浅いＳＴＩ
１５  ゲート絶縁膜
１６Ｐ，１６Ｎ  ソース・ドレイン領域
１８  層間絶縁膜
１９  プラグ
２０  配線層
２１  ボディ同士を接続する連結部
Ｇ１，Ｇ２  ゲート電極
【図１】
2004200426.tif 000003
【図２】
2004200426.tif 000004
【図３】
2004200426.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004200426.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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