(57)【要約】【課題】  良好な界面特性を確保しながら不純物の半導体層からの水素の引き抜き効果によるｐ層の膜質低下を防止して高導電率を確保し、かつ光吸収量を抑制し、しかも酸化物系透明導電膜や光電変換層の双方に対して良好な界面特性をもつ光電変換素子を製造する方法を提供することを目的とする。【解決手段】  ｐｉｎ接合を有する光電変換素子を構成するｐ層を、５ｎｍ以下の膜厚を有する均一に不純物が添加された第１ｐ層７を成膜し、該第１ｐ層７上にｐ型不純物を含まないガス分解によって第２ｐ層８を成膜することにより形成する光電変換素子の製造方法を提供することにより、上記課題を解決する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ｐｉｎ接合を有する光電変換素子を構成するｐ層を、５ｎｍ以下の膜厚を有する均一に不純物が添加された第１ｐ層を成膜し、該第１ｐ層上にｐ型不純物を含まないガス分解によって第２ｐ層を成膜することにより形成することを特徴とする光電変換素子の製造方法。
【請求項２】
第１ｐ層を成膜した後、該第１ｐ層表面にプラズマ処理を施す請求項１記載の光電変換素子の製造方法。
【請求項３】
第２ｐ層の成膜中、前記第２ｐ層を所定膜厚成膜する毎に得られた第２ｐ層表面にプラズマ処理を施す請求項１又は２記載の光電変換素子の製造方法。
【請求項４】
プラズマ処理を、所定膜厚成膜する毎に、プラズマ照射時間及び／又は処理電力を小さくして施こす請求項３記載の光電変換素子の製造方法。
【請求項５】
第１ｐ層及び第２ｐ層を、成膜装置の同一チャンバで形成する請求項１〜４のいずれか１つに記載の光電変換素子の製造方法。
【請求項６】
第１ｐ層及び第２ｐ層とｉ層とを、成膜装置の異なるチャンバで形成する請求項１〜４のいずれか１つに記載の光電変換素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子の製造方法に関し、より詳細には、ｐｉｎ接合を有する光電変換素子の製造方法に関する。
【背景技術】
【０００２】
ｐｉｎ接合を有する薄膜太陽電池において、光入射側のドープ層は、変換効率（η）を向上させる上で重要な要因の一つとして歴史的にも様々な開発が行われてきた。
特に、光入射側のドープ層の一つであるｐ層は、アモルファスシリコン系の窓層としての機能を果たすものであるが、光電変換層ではないため、光吸収量を小さくすると同時に、高導電率及び良好なｐ／ｉ界面特性をもたせるという相反する性能を満足させる必要があり、種々の研究がなされている。
【０００３】
例えば、ｐ層として、ボロンをドープしたａ−ＳｉＣ膜を用いる方法が、特公平３−４０５１５号公報（特許文献１）及び特公平３−６３２２９号公報（特許文献２）に記載されている。これらの公報では、ｐ層は、シラン又はシラン誘導体（例えば、ＳｉＨ4）、炭化水素（例えば、ＣＨ4）、不活性ガス（例えば、Ａｒ、Ｈｅ）等の混合ガスとともに、Ｂ2Ｈ6ガスをグロー放電分解して成膜する方法が記載されており、他にもプラズマ化学気相成長法等が一般に知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、Ｂ2Ｈ6ガスを原料ガスに同時に混入すると、ボロンが、アモルファス中のＳｉ等の結合手を終端している水素を引き抜く。これにより、層中にダングリングボンドと呼ばれる未結合手が多数形成されることとなる。このため、上記方法により成膜されたボロンをドープしたアモルファスシリコン系膜を窓層であるｐ層に使用した場合には、ｐ層の光吸収量が増加する。
【０００５】
そこで、この光吸収量の増加を抑えるために、膜内に数十パーセントまで炭素が導入されるが、この炭素量の増加は、膜質の悪化を招き、よって、導電率が低下し、素子全体の内部抵抗を増加させてしまうという問題がある。
このように、セル特性にシリーズ抵抗を生じさせないような所望の導電率を得ようとすれば、光吸収量が無視できないほど大きくなり、十分な光電流が確保できないという課題がある。
【０００６】
また、プラズマ化学気相成長法においては、プラズマ中のボロンは膜表面の未結合手をも増加させるため、ｐ／ｉ界面に再結合準位を大量に発生させ、変換効率に多大な悪影響を及ぼす。よって、例えば、ｐ層としてボロンをドープしたＳｉＣ膜を用いた場合、光電変換層との接合が悪く、発生した光キャリアの再結合中心となり、十分な開放電圧（Ｖｏｃ）やフイルファクター（Ｆ．Ｆ．）が確保できなくなる。
【０００７】
そこで、ｐ／ｉ界面に、膜中のＣ量を緩やかに変化させたアモルファス膜や真性ＳｉＣ膜をバッファ層として挟み込むことにより、セル特性への影響を緩和する方法が一般的に用いられている。
しかし、これらバッファ層は、導電率が低く、素子の内部抵抗の増加の原因となり、結局Ｆ．Ｆ．の低下抑制は回避できない。
【０００８】
これに対して、特開平７−２２６３８号公報（特許文献３）には、ｐ層の作製方法として、アモルファスボロン層を作製した後にアモルファスシリコン層を積層することにより、ｐ型のアモルファスシリコン層を形成する方法が、Appl. Phys. 36 (1997) 467 （非特許文献１）には、アモルファスボロン層を作製した後にアモルファスカーボンを積層することにより、ｐ層を形成する方法がそれぞれ提案されている。
【０００９】
しかし、アモルファスボロン層では、光吸収量を十分小さくすることは依然として困難である。
また、通常、素子形成用基板は、ガラス基板上にＳｎＯ2やＺｎＯ膜等の酸化物系透明導電膜による凹凸構造をもつものが用いられるが、これら酸化物系透明導電膜上にｐｉｎ接合を作製する場合においては、特開平７−２２６３８号公報又はAppl. Phys. 36 (1997) 467 におけるアモルファスボロン層と酸化物系透明導電膜との界面抵抗が高くなり、良好な素子特性を得ることは依然として困難である。
【００１０】
このように、上記従来の方法では、ｐ層において、光吸収量が小さく、かつ高導電率を備え、しかも酸化物系透明導電膜や光電変換層の双方に対して良好な界面特性をもつという相反する特性を満足させる技術が実現されていない。
【００１１】
【特許文献１】特公平３−４０５１５号公報
【特許文献２】特公平３−６３２２９号公報
【特許文献３】特開平７−２２６３８号公報
【非特許文献１】Appl. Phys. 36 (1997) 467
【課題を解決するための手段】
【００１２】
本発明によれば、ｐｉｎ接合を有する光電変換素子を構成するｐ層を、５ｎｍ以下の膜厚を有する均一に不純物が添加された第１ｐ層を成膜し、該第１ｐ層上にｐ型不純物を含まないガス分解によって第２ｐ層を成膜することにより形成することを特徴とする光電変換素子の製造方法が提供される。
【発明の効果】
【００１３】
本発明の光電変換素子の製造方法によれば、ｐｉｎ接合を有する光電変換素子を構成するｐ層を、５ｎｍ以下の膜厚を有する均一に不純物が添加された第１ｐ層を成膜し、該第１ｐ層上にｐ型不純物を含まないガス分解によって第２ｐ層を成膜することにより形成するため、特別な製造装置及び製造方法を用いることなく、簡便に上記光電変換素子を製造することが可能となる。
また、本発明の製造方法によれば、ｐｉｎ接合を有する光電変換素子を構成するｐ層が、５ｎｍ以下の膜厚を有する均一に不純物が添加された第１ｐ層とｐ型不純物を含まないガス分解によって形成された第２ｐ層とが積層してなる光電変換素子を製造することができるため、ｐ層において、光吸収量が小さく、かつｐ層内の不純物によるｐ層を構成する半導体層からの水素の引き抜き防止により高導電率を確保し、しかもｐ層の下層及び上層に配設される酸化物系透明導電膜や光電変換層の双方に対して良好な界面特性をもつ光変換素子を実現することができる。さらに、従来使用されていたｐ層の半導体材料を大幅に変更させることなく、ｉ層中に十分な内部電界を形成させることができ、比較的大きな開放電圧を実現でき、さらに光吸収量の増加抑制により比較的大きな短絡電流を得ることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の製造方法にて製造された光電変換素子は、ｐｉｎ接合を有するものであり、主として透明電極層；５ｎｍ以下の膜厚を有する均一に不純物が添加された第１ｐ層とｐ型不純物を含まないガス分解によって形成された第２ｐ層とが積層してなるｐ層；ｉ層；ｎ層及び裏面電極層からなり得る。また、これら電極層及びｐｉｎ接合は、基板上に形成されていることが好ましい。
【００１５】
本発明において、光電変換素子に用いることができる基板としては、通常、基板として使用されるものであれば特に限定されるものではなく、ステンレス、アルミニウム、銅、亜鉛等の金属からなる基板、ガラス基板、ポリイミド、ＰＥＴ、ＰＥＮ、ＰＥＳ、テフロン（登録商標）等の樹脂基板、金属基板に樹脂が塗布された基板、樹脂基板に金属層が形成された基板等、種々のものが挙げられる。なかでも透明基板であることが好ましい。なお、この基板は、基板の利用態様に応じて、さらに絶縁膜、金属や半導体等による他の導電膜あるいは配線層、バッファ層等又はこれらが組み合わされて形成された基板であってもよい。基板の厚さは特に限定されるものではないが、適当な強度や重量を有するように、例えば０．１〜３０ｍｍ程度が挙げられる。また、基板表面には凹凸を有していてもよい。
【００１６】
本発明において、光電変換素子に用いられる透明電極層としては、ＺｎＯ、ＩＴＯ、ＳｎＯ2 等の導電性酸化物等が挙げられる。これらの電極材料は、単層又は積層層として形成することができる。このような裏面電極の膜厚は、使用する材料等により適宜調整することができるが、例えば、２００〜２０００ｎｍ程度が挙げられる。また、このような透明電極層の表面には、凹凸が形成されていてもよい。凹凸は、例えば、可視光領域の光の波長程度、０．１〜１．２μｍ程度の高さ、０．１〜１０μｍのピッチを有するものが挙げられる。
【００１７】
本発明において、光電変換素子のｐ層は、５ｎｍ以下の膜厚を有し、かつ均一に不純物が添加された第１ｐ層とｐ型不純物を含まないガス分解によって形成された第２ｐ層とが積層されてなり、このような構成により、その下層に形成された透明導電層と良好な界面特性を確保しながら、不純物の水素の引き抜き作用によるｐ層の膜質低下を抑制することができる。
【００１８】
上記ｐ層は、第１ｐ層及び第２ｐ層とも、半導体層、特にアモルファス半導体層、例えば、ａ−Ｓｉ：Ｈ、ａ−Ｇｅ：Ｈ、ａ−ＳｉＧｅ：Ｈ等により形成することができる。第１ｐ層と第２ｐ層とは、必ずしも同一半導体層により形成されていなくてもよいが、なかでも、第１ｐ層及び第２ｐ層のいずれも、ａ−Ｓｉ：Ｈであることが好ましい。
【００１９】
第１ｐ層において、膜厚が５ｎｍ以下とは、第１ｐ層の光学的な吸収量が無視できる範囲の膜厚を意味しており、半導体の１原子層以上の膜が含まれる。また、この膜は全面において均一な膜厚を有していることが好ましいが、例えば、透明電極層の表面に島状に形成されていてもよい。さらに、均一に不純物が添加されているとは、第１ｐ層全体にわたって、所定量の不純物が添加されていることを意味する。つまり、第１ｐ層がシリコン系の層により形成されている場合、第１ｐ層の１原子層中にＳｉは１０22個／ｃｍ2存在し、その層中に不純物が１０18個／ｃｍ2以上存在すれば、キャリア密度は十分である。これは、Ｓｉ原子１００００個に対して、キャリアが１個あればよいことを意味するため、このようなキャリア密度を維持できる程度のキャリア、例えばボロン等のアクセプタが存在するように、膜厚及び不純物濃度を調整することができる。
【００２０】
上記のように第１ｐ層が構成されていることにより、後述するｉ層に十分な内部電界を形成でき、比較的大きな開放電圧が確保でき、光吸収量の増加を抑制できるため比較的大きな短絡電流を得ることができる。
また、第１ｐ層は、後述するように、その表面をプラズマ処理されていてもよい。このようにその表面をプラズマ処理することにより、良好なｐ／ｉ界面特性をもたせることができる。
【００２１】
第２ｐ層において、ｐ型不純物を含まないガス分解によって形成されたｐ層とは、この層を形成する際にはｐ型不純物を含まないガス分解によってｉ層を形成するが、その形成と同時あるいはその後に下層の第１ｐ層からの不純物の拡散及び／又は成膜雰囲気からの不純物の混入により、ｐ型となり得る層を意味する。よって、この第２ｐ層内の第２導電型不純物は、第１ｐ層の不純物濃度よりも小さい。
また、第２ｐ層内の不純物濃度は、均一に拡散しているものでもよいが、第１ｐ層から後述するｉ層にかけて、徐々に減少していることが好ましい。このように、第２ｐ層内の不純物濃度が徐々に減少している場合には、ｉ層にかけて光吸収係数を徐々に大きくすることができ、つまり、不純物による第２ｐ層からの水素の引き抜き作用を抑制して光吸収量を徐々に小さくすることができ、かつ第２ｐ層の膜質の低下を防止することができる。
また、第２ｐ層は、１層で形成されてもよいが、成膜条件等を変化させた複数層で形成されていてもよい。換言すると、第２ｐ層が、ｉ層に近いほど光吸収係数が大きくなる複数層で構成されていてもよい。このように構成すれば、ｐ／ｉ界面の接合特性をより高める事ができ、Ｆ．Ｆ．とＶｏｃの低下を防止することができ、光電流のｐ／ｉ界面での再結合確率の減少を実現することができる。
第２ｐ層の膜厚は、特に限定されるものではないが、例えば、１〜２００ｎｍ程度の膜厚が挙げられる。第２ｐ層が複数層で形成されている場合には、各層の膜厚は、１〜３０ｎｍ程度であることが好ましい。
【００２２】
また、第２ｐ層は、後述するように、その表面をプラズマ処理されていてもよいし、第２ｐ層が複数層で形成されている場合には、各層の表面がプラズマ処理されていてもよい。なお、複数層のすべての表面がプラズマ処理されていてもよいし、その中の一部の層の表面がプラズマ処理されていてもよい。
本発明において、光電変換素子におけるｉ層及びｎ層は、通常、光電変換素子におけるｐｉｎ接合に使用されるｉ層及びｎ層であれば、特に限定されるものではない。例えば、ｉ層及びｎ層としては、いずれも上述したようなアモルファス層により形成され、ｉ層はキャリアとなる不純物が導入されておらず、ｎ層はドナーとなる不純物、例えばリン、砒素等が１０18〜１０19ｃｍ-3程度で導入された層が挙げられる。これらの膜厚は、光電変換素子により得ようとするエネルギー、ｐ層、ｎ層中等の不純物濃度等により適宜調整することができるが、例えば、それぞれ１００〜６００ｎｍ程度、３０〜１００ｎｍ程度が挙げられる。
【００２３】
また、裏面電極層は、通常電極として使用される導電材料であれば特に限定されることなく、例えば、金、白金、銀、銅、アルミニウム等の金属、上述した導電性酸化物等が挙げられる。これらの膜厚は、光電変換素子の使用態様に応じて適宜選択することができる。
なお、本発明において、光電変換素子は、基板上に、ｐｉｎ接合を１つだけ有していてもよいし、繰り返し複数個有していてもよい。また、ｐｉｎ接合を構成するｎ層、ｉ層及びｐ層の全てが非晶質シリコンにより形成していなくてもよく、少なくともｎ層、ｉ層が非晶質シリコンで形成されていればよい。さらに、透明電極層、ｐ層、ｉ層、ｎ層、裏面電極層の間に、任意にバッファ層、中間層、導電層、絶縁層等をさらに備えていてもよい。
【００２４】
本発明の光電変換素子の製造方法においては、好ましくはその表面に透明電極層を備えた基板上に、まず、５ｎｍ以下の膜厚を有する均一に不純物が添加された第１ｐ層を成膜する。
第１ｐ層は、公知の方法、例えば、ＳｉＨ4、ＧｅＨ4、ＣＨ4、Ｈ2、Ａｒ、Ｈｅ等の原料ガスを用いるＣＶＤ法、プラズマＣＶＤ法等により形成することができる。ｐ層を構成するｐ型不純物（ボロン等）は、原料ガスに、例えば、Ｂ2Ｈ6ガスを混入して成膜と同時にドーピングしてもよいし、半導体層を形成した後、イオン注入又は熱拡散等の方法によりドーピングしてもよい。
【００２５】
また、第１ｐ層は、上述したようにその表面にプラズマ処理を施してもよい。この際のプラズマは、例えば、Ｈ2 、Ｈｅ、Ａｒ等が挙げられる。プラズマ処理の条件は、第１ｐ層がａ−Ｓｉ層により形成されている場合には、例えば、表１のように設定することができる。
【００２６】
【表１】
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【００２７】
なお、第１ｐ層がＧｅを主元素として形成されている場合には、投入電力を低条件で、Ｃを主元素として形成されている場合には、投入電力を高条件で行うことが適当である。
このようなプラズマ処理により、第１ｐ層中の光吸収係数を増大させることができ、つまり第１ｐ層中の光吸収量増加を抑制できるため、比較的高い短絡電流が得られることとなる。
【００２８】
次に、第１ｐ層上にｐ型不純物を含まないガス分解によって第２ｐ層を成膜する。第２ｐ層を成膜する方法は、原料ガスの中に不純物を含まない以外は、第１ｐ層を形成する方法と同様の方法で形成することができる。
このような方法で成膜することにより、ｐ型の不純物を積極的に含有させないが、下地である第１ｐ層からｐ型不純物が拡散することにより、結果的に第２ｐ層を形成することができる。また、第１及び第２ｐ層が成膜装置、例えばプラズマＣＶＤ装置により成膜される場合であって、第２ｐ層を第１ｐ層と同じチャンバで成膜することにより、雰囲気中に存在する第１ｐ層形成の際のｐ型不純物の混入により、結果的に第２ｐ層を形成することができる。
【００２９】
さらに、この第２ｐ層は、その表面及び／又は所定膜厚を成膜する毎に、得られた第２ｐ層表面にプラズマ処理を施すことが、第２ｐ層の光吸収量を低減することができて好ましい。この際の所定膜厚とは、例えば、１〜３０ｎｍ程度が挙げられる。
また、所定膜厚毎にプラズマ処理を複数回施す場合には、プラズマ照射時間及び／又は処理時の投入電力を１回目よりも２回目、２回目よりも３回目と、徐々に小さくすることが好ましい。このようなプラズマ処理により、第２ｐ層中の光吸収係数を、ｉ層に近づくにつれて徐々に増大させることができ、つまり第１ｐ層中の光吸収量増加を徐々に抑制できるため、短絡電流を向上できるとともに、Ｖｏｃ及びＦ．Ｆ．の低下を抑制することができる。
【００３０】
なお、第２ｐ層の形成は、第１ｐ層を形成した成膜装置のチャンバと同一のチャンバで行ってもよい。この場合には、特別なドーピングプロファイルを設計することなく、光吸収係数を増大させることができ、つまり第１及び第２ｐ層中の光吸収量増加を抑制できるため、ひいては、光電変換素子を簡便に製造することができ、製造コストの大幅な抑制を実現することができる。
【００３１】
また、第２ｐ層の形成は、必ずしも第１ｐ層を形成した成膜装置のチャンバと同一のチャンバでなくてもよく、異なるチャンバで形成してもよい。この場合には、第２ｐ層に過剰の不純物の拡散を及ぼすことがないため、第２ｐ層内の内部電界制御を容易に行うことができる。その結果、ｉ層内に過剰の不純物の拡散を及ぼすことがなく、ｉ層の内部電界を容易に制御することができ、ｉ層内の空間電荷の抑制をもたらすため、光電流の収集効率の増加（Ｆ．Ｆ．の低下抑制）を実現することができる。
以下に、本発明の光電変換素子の製造方法の実施例を説明する。
【００３２】
[実施の形態１：ｐ層の光吸収量の評価]
まず、プラズマ気相成長装置におけるチャンバ内の基板支持体上に、透明ガラス基板を載置し、この透明ガラス基板上にＳｉＨ4：Ｂ2Ｈ6：Ｈ2＝１：０．１：２０の原料ガスを２００ｓｃｃｍの流量で供給した。この際、成膜温度を２００℃、基板温度を２００℃、投入電力を２００Ｗとし、１０分間成膜し、ボロンが高濃度でドープされた高ドープｐ型ａ−Ｓｉ層を作製した。得られた高ドープｐ型ａ−Ｓｉ層は、光吸収量が無視できる膜厚、ここでは２ｎｍ程度の膜厚に設定した。
【００３３】
続いて、同一チャンバで、ＳｉＨ4：Ｈ2＝１００：２００ｓｃｃｍの原料ガスを用いて、ボロンをドープしないａ−Ｓｉ層を１０ｎｍ程度の膜厚で成膜した。この際、ａ−Ｓｉ層は、このａ−Ｓｉ層の下地の高ドープｐ型ａ−Ｓｉ層からボロンが拡散するか、あるいは雰囲気ガス中のボロンの混入により、ｐ型となる。 この方法を繰り返して約１０ｎｍのａ−Ｓｉ層ごとに約２ｎｍの高ドープｐ型ａ−Ｓｉ層が積層された総膜厚３００ｎｍのｐ層を成膜した。
【００３４】
また、比較のため、上記とは別に、透明ガラス基板上に、ＳｉＨ4：Ｂ2Ｈ6：Ｈ2＝１００：５：２００の混合ガスで成膜した３００ｎｍの膜厚の単一のｐ層を成膜した。
これら２種のｐ層を用いて、各層の光吸収量及び導電率を測定した。その結果を図１に示す。
【００３５】
光吸収量は、図１から明らかなように、高ドープｐ層／ｐ層の繰り返しｐ層においては、通常の単一のｐ層に比較して小さいことがわかる。これは、高ドープｐ層／ｐ層の繰り返しｐ層では、ｐ層成膜時にボロンの水素引き抜き効果がないためであると考えられる。
導電率は各層とも５×１０-4Ｓ／ｃｍ程度でほぼ同じ値であった。
【００３６】
また、上記においては、高ドープｐ層／ｐ層の繰り返しｐ層におけるｐ層を１２ｎｍ程度として、１０ｎｍ程度ごとに２ｎｍの高ドープｐ層を積層しているが、第１ｐ層を３０ｎｍ程度以下とした場合には、２００℃での成膜で同様の導電率で光吸収量の低減効果が得られることがわかっている。
【００３７】
[実施の形態２：光電変換素子及びその製造方法]
この実施の形態の光電変換素子は、図２に示したように、透明ガラス基板１上に、透明電極層２、高ドープｐ型ａ−Ｓｉ層７、ｐ型ａ−Ｓｉ層８、ｉ層４、ｎ層５及び裏面電極層６が順次形成されて構成されている。
【００３８】
上記光電変換素子の製造方法を、以下に説明する。
まず、透明ガラス基板１上に、膜厚３００ｎｍ程度の緩やかな凹凸形状を持つＺｎＯ膜を膜厚８００ｎｍ程度で、スパッタリングにより成膜し、透明電極層２を形成する。
続いて、成膜装置におけるｐ層成膜チャンバ内の基板支持体上に、得られた透明ガラス基板１を載置し、この基板１上に、ＳｉＨ4：Ｂ2Ｈ6：Ｈ2＝１：０．１：２０の混合ガスを２００ｓｃｃｍの流量で供給した。この際、成膜温度を２００℃、基板温度を２００℃、投入電力を２００Ｗとして成膜を行い、第１ｐ層として、ボロンが高濃度でドープされた高ドープｐ型ａ−Ｓｉ層７を膜厚２ｎｍ程度で作製した。
【００３９】
続いて、同一チャンバでボロンをドープしないａ−Ｓｉ層８を１０ｎｍ程度の膜厚で成膜した。この際、ａ−Ｓｉ層８は、このａ−Ｓｉ層８の下地の高ドープｐ型ａ−Ｓｉ層７からボロンが拡散するか、あるいは雰囲気ガス中のボロンの混入により、ｐ型ｓ−Ｓｉ層（第２ｐ層）となる。
次いで、ａ−Ｓｉ層８上に、ｉ層成膜チャンバにて、ＳｉＨ4：Ｈ2＝２００：５００、投入電力１００Ｗとして膜厚２００ｎｍ程度のｉ層４を成膜し、さらに、ｉ層４上に、ｎ層成膜チャンバにて、ＳｉＨ4：Ｈ2：ＰＨ3 ＝１０：５００：３、投入電力１００Ｗとして膜厚３０ｎｍ程度のｎ層５を成膜した。
【００４０】
その後、スパッタ装置にて成膜温度２００℃で、５００ｎｍのＡｇ膜を成膜し、裏面電極を形成した。
このようにして図２に示すｐｉｎ接合を有する光電変換素子を作製した。
得られた光電変換素子のＩ−Ｖ特性を評価した。
比較のため、図４に示したように、高ドープｐ型ａ−Ｓｉ層７とｐ型ａ−Ｓｉ層８との代わりに、ＳｉＨ4：Ｂ2Ｈ6：Ｈ2＝１００：５：２００の混合ガスで成膜した膜厚１０ｎｍの単一のｐ層を成膜した以外は、上記光電変換素子と同様の構成を有する光電変換素子を作製した。
【００４１】
これら光電変換素子のＡ．Ｍ．１．５下でのＩ−Ｖ特性を図３に示す。
図３から明らかなように、本実施の形態２における光電変換素子では、上記実施の形態１で示したように、ｐ層の光吸収量が小さいために、短絡電流が１５．０ｍＡ／ｃｍ2と比較的大きな値が得られた。また、Ｖｏｃ＝０．８５Ｖ、Ｆ．Ｆ．＝０．６５と、ｐ層としてのキャリア密度も充分であることがわかる。
【００４２】
一方、ｐ層が単一層で形成された光電変換素子においては、上記実施の形態１で示したように、ｐ層の光吸収量が大きいため、本実施の形態２における光電変換素子に比較して、短絡電流は１３．２ｍＡ／ｃｍ2と十分でないことがわかる。
【００４３】
[実施の形態３：ｐ層の光吸収量の評価]
実施の形態１と同様の基板を用い、同様の方法で、約２ｎｍの高ドープｐ型ａ−Ｓｉ層上に約１０ｎｍのａ−Ｓｉ層を成膜し、さらに、ａ−Ｓｉ層表面を、ヘリウムガスを用いて、表２に示す条件によりプラズマ処理した。これらの工程を繰り返して行い、総膜厚３００ｎｍのｐ層を形成した。
【００４４】
【表２】
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【００４５】
上記で得られたｐ層の光吸収量を測定した。その結果を図５に示す。
光吸収量は、図５から明らかなように、プラズマ処理を施すことにより、実施の形態１における高ドープｐ層／ｐ層の繰り返しｐ層よりもさらに光吸収量が小さくなっていることがわかる。
また、上記においては、高ドープｐ層／ｐ層の繰り返しｐ層におけるｐ層を１０ｎｍ程度として、１０ｎｍ程度ごとに高ドープｐ層を積層し、プラズマ処理を行っているが、ｐ層を３０ｎｍ程度以下とした場合には、同程度の光吸収量の低減効果が得られることがわかっている。
【００４６】
[実施の形態４：光電変換素子及びその製造方法]
この実施の形態の光電変換素子は、図６に示したように、透明ガラス基板１上に、透明電極層２、高ドープｐ型ａ−Ｓｉ層７、ｐ型ａ−Ｓｉ層８、ｉ層４、ｎ層５及び裏面電極層６が順次形成され、ｐ型ａ−Ｓｉ層８表面に、プラズマ処理が施された面９を有して構成されている。
【００４７】
上記光電変換素子の製造方法を、以下に説明する。
まず、実施の形態２と同様の凹凸形状を持つＺｎＯ膜を表面に備えた透明ガラス基板１上に、実施の形態２と同様に、高ドープｐ型ａ−Ｓｉ層、ａ−Ｓｉ層８を形成する。
次いで、ａ−Ｓｉ層８表面を、水素ガスを用いて、表３に示す条件によりプラズマ処理した。
【００４８】
【表３】
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【００４９】
続いて、実施の形態２と同様に、ａ−Ｓｉ層８上に、ｉ層４、ｎ層５及び裏面電極６を形成し、図６に示す光電変換素子を作製した。
得られた光電変換素子のＩ−Ｖ特性を評価した。
この光電変換素子のＡ．Ｍ．１．５下でのＩ−Ｖ特性を、図７に示す。なお、図７においては、比較のために、実施の形態２で得られた光電変換素子のＩ−Ｖ特性を併せて示す。
【００５０】
図７から明らかなように、本実施の形態４における光電変換素子では、上記実施の形態３で示したように、ｐ層の光吸収量がさらに小さいために、短絡電流が１６．０ｍＡ／ｃｍ2とより大きな値が得られた。また、Ｖｏｃ＝０．９Ｖ、Ｆ．Ｆ．＝０．６８と、ｐ層としてのキャリア密度も充分であることがわかる。
【００５１】
[実施の形態５：光電変換素子及びその製造方法]
この実施の形態の光電変換素子は、透明ガラス基板上に、透明電極層、高ドープｐ型ａ−Ｓｉ層、ｐ型ａ−Ｓｉ層、ｉ層、ｎ層及び裏面電極層が順次形成され、高ドープｐ型ａ−Ｓｉ層表面に、プラズマ処理が施された面を有して構成されている。
【００５２】
上記光電変換素子の製造方法を、以下に説明する。
まず、実施の形態２と同様の凹凸形状を持つＺｎＯ膜を表面に備えた透明ガラス基板１上に、実施の形態２と同様に、高ドープｐ型ａ−Ｓｉ層を形成した後、水素ガスを用いて、表３に示す条件によりプラズマ処理した。
次いで、高ドープｐ型ａ−Ｓｉ層上に、実施の形態２と同様にａ−Ｓｉ層、ｉ層、ｎ層及び裏面電極を形成し、光電変換素子を作製した。
【００５３】
得られた光電変換素子のＩ−Ｖ特性を評価したところ、本実施の形態５における光電変換素子では、短絡電流が１６．５ｍＡ／ｃｍ2と大きな値が得られた。また、Ｖｏｃ＝０．９Ｖ、Ｆ．Ｆ．＝０．６８と、ｐ層としてのキャリア密度も充分であることがわかる。
【００５４】
[実施の形態６：光電変換素子及びその製造方法]
この実施の形態の光電変換素子は、図８に示したように、透明ガラス基板１上に、透明電極層２、高ドープｐ型ａ−Ｓｉ層７、ｐ型グレーデッドプラズマ処理層１０、ｉ層４、ｎ層５及び裏面電極層６が順次形成され、さらに高ドープｐ型ａ−Ｓｉ層７表面にプラズマ処理が施された面を有し、グレーデッドプラズマ処理層１０内及び表面にもプラズマ処理が施された面を有して構成されている。
【００５５】
上記光電変換素子の製造方法を、以下に説明する。
まず、実施の形態２と同様の凹凸形状を持つＺｎＯ膜を表面に備えた透明ガラス基板１上に、実施の形態２と同様に、高ドープｐ型ａ−Ｓｉ層７を形成し、実施の形態５と同様に水素ガスを用いて高ドープｐ型ａ−Ｓｉ層７表面をプラズマ処理した。
【００５６】
次いで、同じ高ドープｐ型ａ−Ｓｉ層７の成膜チャンバ内で、膜厚３ｎｍのｉ層を成膜し、表２のＨ2プラズマ処理を５０Ｗで１分行った後、さらに膜厚３ｎｍのｉ層を成膜し、表３のＨ2プラズマ処理を２０Ｗで１分行った。これにより、雰囲気からのボロンの混入が起こり、これら２層のｉ層は、ｐ型グレーデッドプラズマ処理層１０として形成された。
【００５７】
続いて、ｉ層成膜チャンバで２００ｎｍのｉ層４を成膜した。
その後、ｎ層成膜チャンバで３０ｎｍのｎ層５を成膜し、続いて裏面電極６を形成することにより図８に示す光電変換素子を作製した。
得られた光電変換素子のＩ−Ｖ特性を評価した。
この光電変換素子のＡ．Ｍ．１．５下でのＩ−Ｖ特性を、図９に示す。なお、図９においては、比較のために、実施の形態３で得られたａ−Ｓｉ層８表面を水素でプラズマ処理した光電変換素子のＩ−Ｖ特性を併せて示す。
【００５８】
図９から明らかなように、本実施の形態６における光電変換素子では、上記実施の形態５で示したように、短絡電流が１６．５ｍＡ／ｃｍ2と大きな値が得られるとともに、Ｖｏｃ＝０．９２Ｖ、Ｆ．Ｆ．＝０．７３と、ｐ層としてのキャリア密度が改善された。
【図面の簡単な説明】
【００５９】
【図１】本発明の光電変換素子に用いるｐ層の光吸収量の評価を示すグラフである。
【図２】本発明の光電変換素子の実施例を示す要部の概略断面図である。
【図３】図２の光電変換素子のＩ−Ｖ特性を示すグラフである。
【図４】本発明の光電変換素子のＩ−Ｖ特性を比較するための従来のｐ層構造を備えた光電変換素子の要部の概略断面図である。
【図５】本発明の別の光電変換素子に用いるｐ層の光吸収量の評価を示すグラフである。
【図６】本発明の別の光電変換素子の実施例を示す要部の概略断面図である。
【図７】図６の光電変換素子のＩ−Ｖ特性を示すグラフである。
【図８】本発明のさらに別の光電変換素子の実施例を示す要部の概略断面図である。
【図９】図８の光電変換素子のＩ−Ｖ特性を示すグラフである。
【符号の説明】
【００６０】
１  ガラス基板
２  透明電極層
３  ｐ型ａ−Ｓｉ
４  ｉ層
５  ｎ層
６  裏面電極層
７  高ドープｐ型ａ−Ｓｉ層（第１ｐ層）
８  ｐ型ａ−Ｓｉ層（第２ｐ層）
９  プラズマ処理界面
１０  ｐ型グレーデッドプラズマ処理層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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