(57)【要約】【課題】電源立ち上げ時などの初期状態によらず所望の位相で動作するカウンタ回路を提供することを目的とする。【解決手段】リセットパルス生成回路（３）はカウンタ出力（ＳＢ１）が所定の値Ｙ−ａである場合にデコードすると共にａクロック後にカウンタ出力（ＳＢ１）がＹとなったタイミングでリセットパルス（ＳＤｃ）を出力し、第１の選択回路（１２）は外部ロードパルス（Ｓｃ）をｂクロック遅延させて遅延外部ロードパルス（Ｓｃｄ）を生成すると共に外部ロードパルス（Ｓｃ）が有効なときは外部ロードパルスを選択し、遅延外部ロードパルス（Ｓｃｄ）が有効なときは遅延外部ロードパルスを選択し、第２の選択回路（１３）は外部ロードパルスが選択されているときは第１のロード値Ｘを選択すると共に遅延外部ロードパルスが選択されているときは第２のロード値Ｘ＋ｂを選択する。【選択図】        図１
2004200872.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して１カウントアップし、有効なリセット信号がリセット端子に入力されると当該クロックに同期してリセットし、有効なロード信号がロード端子に入力されると当該クロックに同期してロード値入力端子に与えられたロード値をロードするカウンタと、
ＹおよびａはＹ＞ａを満たす正の整数とした場合に、前記カウンタの出力値が所定の値Ｙ−ａである場合に当該カウンタの出力をデコードして前記クロックに同期してａクロック後に当該カウンタの出力値がＹとなったタイミングで前記リセットパルスを出力して前記リセット端子に入力する第１のリセットパルス生成回路と、
ｂはａ≦ｂを満たす正の整数とした場合に、外部ロードパルスを前記クロックに同期してｂクロック遅延させて遅延外部ロードパルスを生成すると共に、当該外部ロードパルスが有効なときは当該外部ロードパルスを選択し、当該遅延外部ロードパルスが有効なときは前記遅延外部ロードパルスを選択して前記ロード端子に入力する第１の選択回路と、
前記第１の選択回路が前記外部ロードパルスを選択しているときは第１のロード値Ｘを選択し、前記第１の選択回路が前記遅延外部ロードパルスを選択しているときは第２のロード値Ｘ＋ｂを選択して前記ロード値入力端子に入力する第２の選択回路とを備えるカウンタ回路。
【請求項２】
クロックに同期して１カウントアップし、有効なリセット信号がリセット端子に入力されると当該クロックに同期してリセットし、有効なロード信号がロード端子に入力されると当該クロックに同期してロード値入力端子に与えられたロード値をロードするカウンタと、
ＹおよびａはＹ＞ａを満たす正の整数とした場合に、前記カウンタの出力値が所定の値Ｙ−ａである場合に当該カウンタの出力をデコードして前記クロックに同期してａクロック後に当該カウンタの出力値がＹとなったタイミングでリセットパルスを出力して前記リセット端子に入力する第２のリセットパルス生成回路と、
ｃはａ≦ｃを満たす正の整数とした場合に、外部ロードパルスが有効なときは当該外部ロードパルスを選択し、前記カウンタの出力値がＹ−ｃとなったタイミングで前記外部ロードパルスが入力される場合に前記リセットパルスが有効なときは当該リセットパルスを選択して前記ロード端子に入力する第３の選択回路と、
前記第３の選択回路によって前記外部ロードパルスを選択されているときは第１のロード値Ｘを選択し、前記リセットパルスが選択されているときは第３のロード値Ｘ＋ｃを選択して前記ロード値入力端子に入力する第４の選択回路とを備えるカウンタ回路。
【請求項３】
クロックに同期して１カウントアップし、有効なリセット信号がリセット端子に入力されると当該クロックに同期してリセットし、有効なロード信号がロード端子に入力されると当該クロックに同期してロード値入力端子に与えられたロード値をロードするカウンタと、
ＹおよびａはＹ＞ａを満たす正の整数とした場合に、前記カウンタの出力値が所定の値Ｙ−ａである場合に当該カウンタの出力をデコードして前記クロックに同期してａクロック後に前記カウンタの出力値がＹとなったタイミングでリセットパルスを出力して前記リセット端子に入力する第３のリセットパルス生成回路と、
ｃはａ≦ｃを満たす正の整数とした場合に、前記ロード端子に入力されて第１のロード値Ｘをロードする外部ロードパルスが前記カウンタの出力値がＹ−ｃとなったタイミングで入力された場合には前記リセットパルスを無効にするリセットパルスゲート回路とを備えるカウンタ回路。
【請求項４】
クロックに同期して１カウントアップし、有効なリセット信号がリセット端子に入力されると当該クロックに同期してリセットし、有効なロード信号がロード端子に入力されると当該クロックに同期してロード値入力端子に与えられたロード値をロードするカウンタと、
ＹおよびａはＹ＞ａを満たす正の整数とした場合に、前記カウンタの出力値が所定の値Ｙ−ａである場合に当該カウンタの出力をデコードして前記クロックに同期してａクロック後に前記カウンタの出力値がＹとなったタイミングでリセットパルスを出力する第４のリセットパルス生成回路と、
ｃはａ≦ｃを満たす正の整数とした場合に、前記リセットパルスを前記クロックに同期してｃクロック遅延した遅延リセットパルスを生成し、前記リセットパルスが有効なときは当該リセットパルスを選択し、前記ロード端子に入力されて第１のロード値Ｘをロードする外部ロードパルスが前記カウンタの出力値がＹ−ｃとなったタイミングで入力される場合には前記遅延リセットパルスが有効なときは当該遅延リセットパルスを選択して前記リセット端子に入力する第５の選択回路とを備えるカウンタ回路。
【請求項５】
映像信号と水平同期信号が入力され、当該水平同期信号からロードパルスを生成するロードパルス生成回路と、
前記ロードパルスが外部ロードパルスとして入力される請求項１、請求項２、請求項３および請求項４のいずれかに記載のカウンタ回路と、
前記カウンタ回路の出力に基づいてタイミング基準信号を生成して前記映像信号の水平ブランキング期間の両端に付加するタイミング基準信号生成付加回路とを備える映像信号送信装置。
【請求項６】
映像信号の水平ブランキング期間の両端にタイミング基準信号が付加されたデータを受信し、前記タイミング基準信号を検出するタイミング基準信号検出回路と、
前記タイミング基準信号検出回路によって検出されたタイミング基準信号に基づいてロードパルスを生成するロードパルス生成回路と、
前記ロードパルスが外部ロードパルスとして入力される請求項１、請求項２、請求項３および請求項４のいずれかに記載のカウンタ回路とを備える映像信号受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から入力される周期的なロードパルスにより位相が決定され、自らもその周期に基づいてリセットパルスを発生してリセットするカウンタ回路と、映像信号の水平ブランキング期間にタイミング基準信号ＥＡＶ（Ｅｎｄ  ｏｆ  Ａｃｔｉｖｅ  Ｖｉｄｅｏ）およびＳＡＶ（Ｓｔａｒｔ  ｏｆ  Ａｃｔｉｖｅ  Ｖｉｄｅｏ）や各種データを多重して伝送する映像信号送信装置と映像信号受信装置に関する。
【０００２】
【従来の技術】
以下に、図１２および図１３を参照して、映像信号のデジタル信号処理において、従来より良く用いられている映像信号の水平走査期間（水平画素数Ｙ＋１）を周期とするカウンタ回路（例えば、特許文献１参照）について説明する。なお、Ｙは任意の自然数である。
図１２に示すように、従来のカウンタ回路ＣＣａは、カウンタ１、およびリセットパルス生成回路２ａを含む。カウンタ１は、外部から入力されるクロックＳａに同期して１カウントアップし、ハイレベルとなるリセット信号がリセット端子に入力されるとクロックＳａに同期してリセットし、ハイレベルとなるロード値Ｘがロード端子に入力されるとクロックＳａに同期してロード値入力端子に与えられたロード値Ｘをロードする。リセットパルス生成回路２ａは、カウンタ１の出力ＳＢａが所定の値Ｙ（Ｙは整数）となった場合に、その出力ＳＢａをデコードしてパルス信号Ｓｐ（Ｙ）を生成してリセットパルスＳＤａとしてカウンタ１のリセット端子に入力する。
【０００３】
次に、図１３を参照して、カウンタ回路ＣＣａの動作について説明する。同図において、Ｓａはカウンタ１に入力されるクロックを示し、ＳＢａはカウンタ１から出力されるカウンタ出力を示し、Ｓｃはカウンタ１に入力される外部ロードパルスを示し、そして、ＳＤａはリセットパルス生成回路２ａから出力されるデコード結果である第１のリセットパルスを示す。カウンタ１は、例えばｎビットのカウンタであればｎ個のフリップフロップで構成される。
【０００４】
カウンタ１は、映像信号の水平同期信号などから生成した外部ロードパルスＳｃにより、所定のロード値Ｘを各フリップフロップにロード（期間Ｐ（Ｔ））して、カウンタ出力ＳＢａの位相を図示のごとく決定（期間Ｐ（Ｔ＋１））して、リセットパルス生成回路２ａに出力する。リセットパルス生成回路２ａは、第１のカウント信号ＳＢａの値がＹとなったときに、第１のカウント信号ＳＢａをデコードして生成した第１のリセットパルスＳＤａをカウンタ１に入力して、カウンタ１の各フリップフロップをリセット（期間Ｐ（Ｔ＋２））する。
【０００５】
リセットパルス生成回路２ａで行うデコード処理は、一般にＡＮＤやＯＲなどのゲート素子を組み合わせて行われる。そのために、映像信号の水平走査期間が長くなりカウンタのビット数ｎが大きくなればなるほど、デコードに要するゲート素子の数は増える。それに伴ってデコード処理の遅延量も大きくなる。そしてこの遅延量に、さらにフリップフロップのリセットに要する遅延量が積み重なって１クロック周期を越えるようになると、カウンタは正常な動作を行うことができなくなる。
【０００６】
次に、図１４、図１５、および図１６を参照して、上述のカウンタ回路ＣＣａが有する問題を解決するために、すでに実現されている従来のカウンタ回路ＣＣｂ（例えば、特許文献２参照）について説明する。カウンタ回路ＣＣｂにおいては、カウンタ１の出力をデコードする際に、デコードの遅延量が所定値に達した時点で、フリップフロップを用いて再度クロックに同期させて処理を行うパイプライン処理の手法が用いられる。
【０００７】
図１４に示すように、本例におけるカウンタ回路ＣＣｂは、図１２に示したカウンタ回路ＣＣａにおいて、リセットパルス生成回路２ａがリセットパルス生成回路２ｂに置き換えられていると共に、遅延器２ｃが追加されている。結果、カウンタ１からは第１のカウント信号ＳＢａの代わりに第２のカウント信号ＳＢｂが出力される。なお、リセットパルス生成回路２ｂと遅延器２ｃとで、第１のリセットパルス生成器３を構成している。
【０００８】
つまり、リセットパルス生成回路２ａがカウンタ１の出力である第１のカウント信号ＳＢａの値がＹになったときに、第１のカウント信号ＳＢａをデコードするのに対して、リセットパルス生成回路２ｂはカウンタ１の出力である第２のカウント信号ＳＢｂの値がＹ−１になったときに第２のカウント信号ＳＢｂをデコードして、パルス信号Ｓｐ（Ｙ−１）を生成して、第２のリセットパルスＳＤｂとして出力する。そして、遅延器２ｃはフリップフロップで構成されて、第２のリセットパルスＳＤｂを遅延させて第３のリセットパルスＳＤｃとしてカウンタ１のリセット端子に出力する。
【０００９】
次に、図１５を用いてカウンタ回路ＣＣｂの動作について説明する。同図においては、図１３に示したのと同様に、クロックＳａ、第２のカウント信号ＳＢｂ、および外部ロードパルスＳｃと共に、さらに、第２のリセットパルスＳＤｂおよび第３のリセットパルスＳＤｃが示されている。つまり、カウンタ１においては、外部ロードパルスＳｃにより所定のロード値Ｘがカウンタ１のフリップフロップにロードされることによって、第２のカウント信号ＳＢｂの位相が決定される。
【００１０】
第２のカウント信号ＳＢｂがＹ−１となったときに、第１のリセットパルス生成器３のリセットパルス生成回路２ｂが第２のカウント信号ＳＢｂをデコードして、第２のリセットパルスＳＤｂを生成する。遅延器２ｃが第２のリセットパルスＳＤｂを１クロック遅延させて、カウンタ出力ＳｂがＹとなったタイミングで有効（ハイレベル）となる第３のリセットパルスＳＤｃを生成する。そして、第３のリセットパルスＳＤｃによって、カウンタ１の各フリップフロップがリセットされる。このようにして、カウンタ１をＹ＋１クロックの周期で正常に動作させることできる。
【００１１】
図１７に、上述のカウンタ回路ＣＣｂを組み込んだ、従来の映像信号送信装置Ｔｓｖｃの構成を示す。映像信号送信装置Ｔｓｖｃは、ロードパルス生成回路４、カウンタ回路ＣＣｂ、タイミング基準信号生成付加回路６、およびデータ多重回路７を含む。ロードパルス生成回路４は、映像信号Ｓｖと共に外部から入力される水平同期信号Ｈｓｙｎｃから外部ロードパルスＳｃを生成する。生成された外部ロードパルスＳｃはカウンタ回路ＣＣｂのカウンタ１のロード端子に入力される。
【００１２】
タイミング基準信号生成付加回路６は、カウンタ回路ＣＣｂから出力される第２のカウント信号ＳＢｂに基づいて、タイミング基準信号ＥＡＶおよびＳＡＶを生成して映像信号Ｓｖの水平ブランキング期間の両端に付加してタイミング付加映像信号Ｓｖ０を生成する。データ多重回路７は、第２のカウント信号ＳＢｂに基づいて、タイミング付加映像信号Ｓｖ０の水平ブランキング期間の残りの部分に所定のデータＤｍを多重して、送信用データＤｔを生成する。このように、映像信号送信装置Ｔｓｖｃにおいては、カウンタ回路ＣＣｂから出力される第２のカウント信号ＳＢｂに基づいて各種データの多重処理が行われる。
【００１３】
図１８を参照して、映像信号送信装置Ｔｓｖｃにおいて、第２のカウント信号ＳＢｂに基づいて、映像信号Ｓｖの水平ブランキング期間Ｐ（Ｈｂ）に各種データが多重される方法について簡単に説明する。ロードパルス生成回路４は、映像信号Ｓｖに同期した一定周期の水平同期信号Ｈｓｙｎｃに基づいて外部ロードパルスＳｃを生成して、同外部ロードパルスＳｃをカウンタ回路ＣＣｂに入力する。カウンタ回路ＣＣｂは、図１４を参照して説明したように、外部ロードパルスＳｃによって位相が決定されて、第３のリセットパルスＳＤｃを生成してリセット動作を行う。そして、カウンタ回路ＣＣｂは第２のカウント信号ＳＢｂを出力する。
【００１４】
タイミング基準信号生成付加回路６は、カウンタ回路ＣＣｂから出力される第２のカウント信号ＳＢｂに基づいて、タイミング基準信号ＥＡＶおよびＳＡＶを生成する。タイミング基準信号生成付加回路６はさらに、これらのタイミング基準信号ＥＡＶおよびＳＡＶを映像信号Ｓｖの水平ブランキング期間Ｐ（Ｈｅ）の両端にそれぞれ多重してタイミング付加映像信号Ｓｖ０を生成する。
【００１５】
データ多重回路７は、カウンタ回路ＣＣｂから出力される第２のカウント信号ＳＢｂに基づいて、タイミング付加映像信号Ｓｖ０中のライン番号ＬＮ（Ｌｉｎｅ  Ｎｕｍｂｅｒ）や誤り検出符号ＣＲＣＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ  Ｃｏｄｅ）や補助データなどの各種データを多重して送信データＤｔとして出力する。なお、従来の映像信号受信装置は、従来の第２のカウンタ回路Ｃｃｂを用いてそのカウンタの出力を基に各種データの分離処理を行うが、これについては図１９および図１８を参照して後ほど説明する。
【００１６】
図１９に、カウンタ回路ＣＣｂを組み込んだ従来の映像信号受信装置の構成を示す。映像信号受信装置Ｒｓｖｃは、タイミング基準信号検出回路８、ロードパルス生成回路９、カウンタ回路ＣＣｂ、およびデータ分離回路１０を含む。タイミング基準信号検出回路８は、映像信号送信装置Ｔｓｖｃから送信された送信用データＤｔを受信して、水平ブランキング期間Ｐ（Ｈｂ）の両端に付加されたタイミング基準信号ＥＡＶおよびＳＡＶを検出して、ロードパルス生成回路９に出力する。
ロードパルス生成回路９は、タイミング基準信号ＥＡＶおよびＳＡＶに基づいて外部ロードパルスＳｃを生成する。カウンタ回路ＣＣｂは、外部ロードパルスＳｃに基づいて、第２のカウント信号ＳＢｂを生成する。データ分離回路１０は、第２のカウント信号ＳＢｂに基づいて、水平ブランキング期間Ｐ（Ｈｂ）に多重された補助データなどを分離して、映像信号ＳｖとデータＤｍを再生する。
【００１７】
図１８を参照して、映像信号受信装置Ｒｓｖｃにおいて、送信用データＤｔから映像信号ＳｖおよびデータＤｍを再生する方法について簡単に説明する。タイミング基準信号検出回路８は、送信用データＤｔ中のタイミング付加映像信号Ｓｖ０において、映像信号Ｓｖの水平ブランキング期間Ｐ（Ｈｂ）の両端に付加されている一定周期のタイミング基準信号ＥＡＶおよびＳＡＶを検出する。その検出結果に基づいて、ロードパルス生成回路９は外部ロードパルスＳｃを生成してカウンタ回路ＣＣｂに入力する。カウンタ回路ＣＣｂは、図１４を参照して説明したように、外部ロードパルスＳｃにより位相が決定されて、第３のリセットパルスＳＤｃを生成してリセット動作を行い、第２のカウント信号ＳＢｂを出力する。データ分離回路１０は、第２のカウント信号ＳＢｂに基づいて、タイミング付加映像信号Ｓｖ０の水平ブランキング期間Ｐ（Ｈｂ）に多重されている補助データなどを分離して、映像信号ＳｖとデータＤｍを再生して出力する。
【００１８】
【特許文献１】
特開平０４−３２６６２３号公報
【特許文献２】
実用平０５−９３１２９号公報
【００１９】
【発明が解決しようとする課題】
図１６に、カウンタ回路ＣＣｂの電源立ち上げ時の動作状態を示す。同図に示すように、例えば電源立ち上げ時になどのカウンタ１初期状態において、第２のカウント信号ＳＢｂの位相が期間Ｐ（Ｔ）に示すような状態に決定される場合について考える。上述のごとく、第１のリセットパルス生成器３は第２のカウント信号ＳＢｂがＹ−１となったときにデコードを行ってそれをフリップフロップにより１クロック遅延させた第３のリセットパルスＳＤｃをカウンタ１のリセット端子に入力させる。
【００２０】
つまり、外部ロードパルスＳｃによって、カウンタ１は瞬間的にロード値Ｘがロードされるが、その１クロック後には第３のリセットパルスＳＤｃによってリセットされるので、第２のカウント信号ＳＢｂの位相は再び初期状態である期間Ｐ（Ｔ＋１）の状態に戻される。以降、一定周期Ｙ＋１である外部ロードパルスＳｃは、常に第２のカウント信号ＳＢｂの値がＹ−１となったタイミングで入力される。それゆえ、第２のカウント信号ＳＢｂの位相が半永久的に電源立ち上げ時の初期状態のままで、カウンタ回路ＣＣｂが動作し続けることになってしまう。
【００２１】
映像信号送信装置Ｔｓｖｃにおいても、カウンタ回路ＣＣｂは電源立ち上げ時の初期状態の位相で動作し続け、タイミング基準信号ＥＡＶおよびＳＡＶや補助データなどの各種多重データはこの第２のカウント信号ＳＢｂに基づいて多重されるため、所望の位置に多重することができない。同様に、映像信号受信装置Ｒｓｖｃにおいても、補助データなどの各種多重データは第２のカウント信号ＳＢｂに基づいて分離されているため、正常に分離することができない。また、映像信号Ｓｖの水平有効期間Ｐ（Ｈｅ）を正常に認識できなくなり、水平有効期間Ｐ（Ｈｅ）の映像が正常にモニターに表示されないなどの問題が起こる。
【００２２】
また映像信号送信装置Ｔｓｖｃや映像信号受信装置Ｒｓｖｃについては、異なる位相の映像信号Ｓｖを切り替えて送受信する用途も考えられるため、電源立ち上げ時には正常に動作していても、映像信号を切り替えると上記のようなタイミングでデータが入力されて異常動作に陥る場合が生じる。
【００２３】
よって、本発明においては、電源立ち上げ時などの初期状態によらず所望の位相で動作するカウンタ回路および正常な多重分離処理と映像信号の水平有効期間の正常な認識を行うことが可能な映像信号送信装置と映像信号受信装置を提供することを目的とする。
【００２４】
【課題を解決するための手段および発明の効果】
第１の発明は、クロックに同期して１カウントアップし、有効なリセット信号がリセット端子に入力されると当該クロックに同期してリセットし、有効なロード信号がロード端子に入力されると当該クロックに同期してロード値入力端子に与えられたロード値をロードするカウンタと、
ＹおよびａはＹ＞ａを満たす正の整数とした場合に、前記カウンタの出力値が所定の値Ｙ−ａである場合に当該カウンタの出力をデコードして前記クロックに同期してａクロック後に当該カウンタの出力値がＹとなったタイミングで前記リセットパルスを出力して前記リセット端子に入力する第１のリセットパルス生成回路と、
ｂはａ≦ｂを満たす正の整数とした場合に、外部ロードパルスを前記クロックに同期してｂクロック遅延させて遅延外部ロードパルスを生成すると共に、当該外部ロードパルスが有効なときは当該外部ロードパルスを選択し、当該遅延外部ロードパルスが有効なときは前記遅延外部ロードパルスを選択して前記ロード端子に入力する第１の選択回路と、
前記第１の選択回路が前記外部ロードパルスを選択しているときは第１のロード値Ｘを選択し、前記第１の選択回路が前記遅延外部ロードパルスを選択しているときは第２のロード値Ｘ＋ｂを選択して前記ロード値入力端子に入力する第２の選択回路とを備える。
【００２５】
上述のように、第１の発明においては、カウンタにロードパルスとリセットパルスが同タイミングで入力された場合にでも、所望の動作をさせることができる。
【００２６】
第２の発明は、クロックに同期して１カウントアップし、有効なリセット信号がリセット端子に入力されると当該クロックに同期してリセットし、有効なロード信号がロード端子に入力されると当該クロックに同期してロード値入力端子に与えられたロード値をロードするカウンタと、
ＹおよびａはＹ＞ａを満たす正の整数とした場合に、前記カウンタの出力値が所定の値Ｙ−ａである場合に当該カウンタの出力をデコードして前記クロックに同期してａクロック後に当該カウンタの出力値がＹとなったタイミングでリセットパルスを出力して前記リセット端子に入力する第２のリセットパルス生成回路と、
ｃはａ≦ｃを満たす正の整数とした場合に、外部ロードパルスが有効なときは当該外部ロードパルスを選択し、前記カウンタの出力値がＹ−ｃとなったタイミングで前記外部ロードパルスが入力される場合に前記リセットパルスが有効なときは当該リセットパルスを選択して前記ロード端子に入力する第３の選択回路と、
前記第３の選択回路によって前記外部ロードパルスを選択されているときは第１のロード値Ｘを選択し、前記リセットパルスが選択されているときは第３のロード値Ｘ＋ｃを選択して前記ロード値入力端子に入力する第４の選択回路とを備える。
【００２７】
上述のように、第２の発明においては、カウンタに外部ロードパルスとリセットパルスが同タイミングで入力された場合にも、所望の動作をさせることができる。
【００２８】
第３の発明は、クロックに同期して１カウントアップし、有効なリセット信号がリセット端子に入力されると当該クロックに同期してリセットし、有効なロード信号がロード端子に入力されると当該クロックに同期してロード値入力端子に与えられたロード値をロードするカウンタと、
ＹおよびａはＹ＞ａを満たす正の整数とした場合に、前記カウンタの出力値が所定の値Ｙ−ａである場合に当該カウンタの出力をデコードして前記クロックに同期してａクロック後に前記カウンタの出力値がＹとなったタイミングでリセットパルスを出力して前記リセット端子に入力する第３のリセットパルス生成回路と、
ｃはａ≦ｃを満たす正の整数とした場合に、前記ロード端子に入力されて第１のロード値Ｘをロードする外部ロードパルスが前記カウンタの出力値がＹ−ｃとなったタイミングで入力された場合には前記リセットパルスを無効にするリセットパルスゲート回路とを備える。
【００２９】
第４の発明は、クロックに同期して１カウントアップし、有効なリセット信号がリセット端子に入力されると当該クロックに同期してリセットし、有効なロード信号がロード端子に入力されると当該クロックに同期してロード値入力端子に与えられたロード値をロードするカウンタと、
ＹおよびａはＹ＞ａを満たす正の整数とした場合に、前記カウンタの出力値が所定の値Ｙ−ａである場合に当該カウンタの出力をデコードして前記クロックに同期してａクロック後に前記カウンタの出力値がＹとなったタイミングでリセットパルスを出力する第４のリセットパルス生成回路と、
ｃはａ≦ｃを満たす正の整数とした場合に、前記リセットパルスを前記クロックに同期してｃクロック遅延した遅延リセットパルスを生成し、前記リセットパルスが有効なときは当該リセットパルスを選択し、前記ロード端子に入力されて第１のロード値Ｘをロードする外部ロードパルスが前記カウンタの出力値がＹ−ｃとなったタイミングで入力される場合には前記遅延リセットパルスが有効なときは当該遅延リセットパルスを選択して前記リセット端子に入力する第５の選択回路とを備える。
【００３０】
第５の発明は、映像信号と水平同期信号が入力され、当該水平同期信号からロードパルスを生成するロードパルス生成回路と、
前記ロードパルスが外部ロードパルスとして入力される第１の発明、第２の発明、第３の発明および第４の発明のいずれかに記載のカウンタ回路と、
前記カウンタ回路の出力に基づいてタイミング基準信号を生成して前記映像信号の水平ブランキング期間の両端に付加するタイミング基準信号生成付加回路とを備える映像信号送信装置。
【００３１】
第６の発明は、映像信号の水平ブランキング期間の両端にタイミング基準信号が付加されたデータを受信し、前記タイミング基準信号を検出するタイミング基準信号検出回路と、
前記タイミング基準信号検出回路によって検出されたタイミング基準信号に基づいてロードパルスを生成するロードパルス生成回路と、
前記ロードパルスが外部ロードパルスとして入力される第１の発明、第２の発明、第３の発明および第４の発明のいずれかに記載のカウンタ回路とを備える。
【００３２】
【発明の実施の形態】
（第１の実施の形態）
以下に、図１および図２を参照して、本発明の第１の実施の形態にかかるカウンタ回路について説明する。図１に示すように、本実施の形態にかかるカウンタ回路ＣＣ１は、図１４に示した従来のカウンタ回路ＣＣｂに、第１の選択回路１２、第２の選択回路１３およびインバータ１４が追加されて構成されている。インバータ１４は、外部ロードパルスＳｃの値を反転させて、反転外部ロードパルスｉＳｃを生成する。
【００３３】
第１の選択回路１２は、遅延器１２ａとＯＲゲート１２ｂとを含む。遅延器１２ａは、クロックＳａに同期して、外部ロードパルスＳｃを１クロック遅延させて遅延外部ロードパルスＳｃｄを生成する。ＯＲゲート１２ｂには遅延外部ロードパルスＳｃｄと外部ロードパルスＳｃが入力される。そして、ＯＲゲート１２ｂは、外部ロードパルスＳｃおよび遅延外部ロードパルスＳｃｄの少なくともいずれか一方がハイレベルのときに、ハイレベルとなる第１のゲート信号ＳＧ１を出力する。
【００３４】
なお、上述のように、外部ロードパルスＳｃおよび遅延外部ロードパルスＳｃｄは、１クロック幅のパルス信号であるので、第１のゲート信号ＳＧ１は外部ロードパルスＳｃ或いは遅延外部ロードパルスＳｃｄと同一である。この意味において、ＯＲゲート１２ｂは、外部ロードパルスＳｃが有効なときは外部ロードパルスを選択し、遅延外部ロードパルスＳｃｄが有効なときは遅延外部ロードパルスＳｃｄを選択して、カウンタ１のロード端子に入力する。
【００３５】
第２の選択回路１３は、第１の入力端子Ｐｉ１、第２の入力端子Ｐｉ２、出力端子Ｐｏ１、およびセレクタＳＬ１を含む。セレクタＳＬ１は、反転外部ロードパルスｉＳｃに応答して、第１の入力端子Ｐｉ１および第２の入力端子Ｐｉ２のいずれか一方を選択して出力端子Ｐｏ１に接続する。なお、第１の入力端子Ｐｉ１には、第１のロード値Ｘが入力され、第２の入力端子Ｐｉ２には第２のロード値Ｘ＋１が入力されている。そして、出力端子Ｐｏ１はカウンタ１のロード値入力端子に接続されている。つまり、第２の選択回路１３は、反転外部ロードパルスｉＳｃに応答して、第１のロード値Ｘおよび第２のロード値Ｘ＋１のいずれかをカウンタ１に入力させる。
【００３６】
より詳しく述べれば、第１の選択回路１２が外部ロードパルスＳｃを選択しているときは、第２の選択回路１３は第１のロード値Ｘを選択してカウンタ１に入力する。そして、第１の選択回路１２が遅延外部ロードパルスＳｃｄを選択しているときは、第２の選択回路１３は第２のロード値Ｘ＋１を選択してロード値入力端子に入力する。結果、カウンタ１からは第３のカウント信号ＳＢ１が出力される。
【００３７】
図２を参照して、カウンタ回路ＣＣ１の動作を説明する。第１のリセットパルス生成器３は、カウンタ回路ＣＣｂにおけるのと同様に、第３のカウント信号ＳＢ１がＹ−１となったときに第３のカウント信号ＳＢ１をデコードして第２のリセットパルスＳＤｂを生成し、それを遅延器２ｃで１クロック遅延させて第３のリセットパルスＳＤｃを生成する。
【００３８】
第１の選択回路１２は、ロード期間がハイレベルとなる外部ロードパルスＳｃが入力されて、それを１クロック遅延させて遅延外部ロードパルスＳｃｄを得る。そして外部ロードパルスＳｃが有効（ハイレベル）であるときには、第１の選択回路１２は外部ロードパルスＳｃを選択してカウンタ１のロード端子に第１のゲート信号ＳＧ１として入力すると共に、第２の選択回路１３は第１のロード値Ｘを選択してカウンタ１のロード値入力端子に入力する。
【００３９】
また遅延外部ロードパルスＳｃｄが有効（ハイレベル）であるときには、第１の選択回路１２は遅延外部ロードパルスＳｃｄを選択してカウンタ１のロード端子に第１のゲート信号ＳＧ１として入力すると共に、第２の選択回路１３は第２のロード値Ｘ＋１を選択してカウンタ１のロード値入力端子に入力する。すなわちカウンタ１は、異なるタイミングで２回ロードされる。
【００４０】
結果、例えば電源立ち上げ時になどの初期状態において、第３のカウント信号ＳＢ１の位相が期間Ｐ（Ｔ）に示すように決定され、第３のカウント信号ＳＢ１がＹ−１となったタイミングで、一定周期の外部ロードパルスＳｃが入力されたとしても、遅延外部ロードパルスＳｃｄは外部ロードパルスＳｃより１クロック遅れたタイミングでカウンタ１のロード端子に入力されると共に、第２のロード値Ｘ＋１がロードされる。そのため、第３のカウント信号ＳＢ１の位相は、期間Ｐ（Ｔ＋１）に示すような所望の位相に移行する。
【００４１】
なお、本実施の形態においては、第１のリセットパルス生成器３における遅延量が１クロックである場合に、第１の選択回路１２による遅延外部ロードパルスＳｃｄ（第１のゲート信号ＳＧ１）は外部ロードパルスＳｃを１クロック遅延させているが、遅延外部ロードパルスＳｃｄを第１のリセットパルス生成器３における遅延量よりも多く、例えば２クロック遅延させて第２のロード値をＸ＋２とすれば、仮にカウンタ１がロードパルスとリセットパルスが同タイミングで入力された場合にリセット動作を優先するカウンタであっても所望の動作をさせることができる。
【００４２】
（第２の実施の形態）
図３および図４を参照して、本発明の第２の実施の形態にかかるカウンタ回路について説明する。図３に示すように、本実施の形態にかかるカウンタ回路ＣＣ２は、上述のカウンタ回路ＣＣ１において、第１の選択回路１２、第２の選択回路１３、およびインバータ１４が削除される一方、ＡＮＤゲート１５、遅延器１７、第３の選択回路１９、および第４の選択回路２０が新たに設けられている。結果、カウンタ１からは第３のカウント信号ＳＢ１の代わりに、第４のカウント信号ＳＢ２が出力される。
【００４３】
ＡＮＤゲート１５の一方の入力端子は第１のリセットパルス生成器３のリセットパルス生成回路２ｂに接続されて第２のリセットパルスＳＤｂが入力され、もう一方の入力端子には外部ロードパルスＳｃが入力される。第２のリセットパルスＳＤｂおよび外部ロードパルスＳｃが共にハイレベルのときに、ハイレベルとなる第２のゲート信号ＳＧ２を出力する。上述のように、第２のリセットパルスＳＤｂも外部ロードパルスＳｃも１クロック幅を有するパルス信号であるので、第２のゲート信号ＳＧ２は実質的に第２のリセットパルスＳＤｂおよび外部ロードパルスＳｃとほぼ等価と言える。つまり、ＡＮＤゲート１５は、外部ロードパルスＳｃがカウンタの出力値がＹ−１となったタイミングで入力された場合に、第２のリセットパルスＳＤｂを第２のゲート信号ＳＧ２として出力させる。ただし、第２のゲート信号ＳＧ２が第２のリセットパルスＳＤｂと等価であるのは、外部ロードパルスＳｃがハイレベルのときだけである。
【００４４】
遅延器１７は、第２のゲート信号ＳＧ２（第２のリセットパルスＳＤｂ）を１クロックだけ遅延させて、第３のゲート信号ＳＧ３を生成する。第２のゲート信号ＳＧ２が第２のリセットパルスＳＤｂとほぼ等価であるので、第３のゲート信号ＳＧ３は第３のリセットパルスＳＤｃとほぼ等価である。ただし、第３のゲート信号ＳＧ３が第３のリセットパルスＳＤｃと等価であるのは、外部ロードパルスＳｃがハイレベルのときだけである。なお、第３のゲート信号ＳＧ３（第３のリセットパルスＳＤｃ）は、第３の選択回路１９および第４の選択回路２０に出力される。
【００４５】
第３の選択回路１９は、第２の選択回路１３と同様に構成されており、第１の入力端子Ｐｉ３、第２の入力端子Ｐｉ４、出力端子Ｐｏ２、およびセレクタＳＬ２を含む。第１の入力端子Ｐｉ３には外部ロードパルスＳｃが入力され、第２の入力端子Ｐｉ４には第３のリセットパルスＳＤｃが入力される。そして、セレクタＳＬ２は、第３のゲート信号ＳＧ３に応答して、第１の入力端子Ｐｉ３と第２の入力端子Ｐｉ４のいずれかを出力端子Ｐｏ２に接続する。つまり、第３のゲート信号ＳＧ３（第３のリセットパルスＳＤｃ）の値によって、外部ロードパルスＳｃと第３のリセットパルスＳＤｃのいずれかを、カウンタ１のロード端子に入力させる。
【００４６】
第４の選択回路２０も、第２の選択回路１３と同様に構成されており、第１の入力端子Ｐｉ５、第２の入力端子Ｐｉ６、出力端子Ｐｏ３、およびセレクタＳＬ３を含む。第１の入力端子Ｐｉ５には第１のロード値Ｘが入力され、第２の入力端子Ｐｉ６には第２のロード値Ｘ＋１が入力される。そして、セレクタＳＬ３は第３のゲート信号ＳＧ３（第３のリセットパルスＳＤｃ）に応答して、第１の入力端子Ｐｉ５と第２の入力端子Ｐｉ６のいずれかを出力端子Ｐｏ３に接続する。つまり、第３のゲート信号ＳＧ３（第３のリセットパルスＳＤｃ）の値によって、第１のロード値Ｘと第２のロード値Ｘ＋２のいずれかを、カウンタ１のロード値入力端子に入力させる。
【００４７】
より詳しく述べれば、第３の選択回路１９は、外部ロードパルスＳｃが有効なときは外部ロードパルスＳｃを選択し、第４のカウント信号ＳＢ２がＹ−１となったタイミングで外部ロードパルスＳｃが入力された場合に、第３のリセットパルスＳＤｃが有効なときは第３のリセットパルスＳＤｃを選択してロード端子に入力する。第４の選択回路２０は、外部ロードパルスＳｃが選択されているときは第１のロード値Ｘを選択し、第３のリセットパルスＳＤｃが選択されているときは第３のロード値Ｘ＋１を選択してロード値入力端子に入力する。
【００４８】
図４を参照して、カウンタ回路ＣＣ２の動作について説明する。第１のリセットパルス生成器３は、第４のカウント信号ＳＢ２がＹ−１となったときに第４のカウント信号ＳＢ２をリセットパルス生成回路２ｂでデコードして、第２のリセットパルスＳＤｂを生成する。そして、第２のリセットパルスＳＤｂを遅延器２ｃで１クロック遅延させて、第３のリセットパルスＳＤｃしてカウンタ１の各フリップフロップをリセットする。
【００４９】
第３の選択回路１９は、ロード期間がハイレベルとなるような外部ロードパルスＳｃが入力されてカウンタ１のロード端子に入力する。第４の選択回路２０は、第１のロード値Ｘを選択してカウンタ１のロード値入力端子に入力するが、外部ロードパルスＳｃが図４に示すようなタイミングで有効（ハイレベル）となる場合には、第３のリセットパルスＳＤｃを選択してカウンタ１のロード端子に入力する。そして、第４の選択回路２０は、第２のロード値Ｘ＋１を選択してカウンタ１のロード値入力端子に入力する。
【００５０】
すなわち外部ロードパルスＳｃによるロード動作がリセット動作により無効にされるタイミングで外部ロードパルスＳｃが入力された場合には、カウンタ１は第１のリセットパルス生成器３により生成された第３のリセットパルスＳＤｃ（第３のゲート信号ＳＧ３）によりロードされる。結果、例えば電源立ち上げ時になどの初期状態において、カウンタ１から出力される第４のカウント信号ＳＢ２が期間Ｐ（Ｔ）に示すような位相に決定される。それゆえ、一定周期の外部ロードパルスＳｃが第４のカウント信号ＳＢ２がＹ−１となったタイミングで入力されたとしても、第２のリセットパルスＳＤｂ（第２のゲート信号ＳＧ２）により第２のロード値Ｘ＋１がロードされるため、第４のカウント信号ＳＢ２は、期間Ｐ（Ｔ＋１）に示すような所望の位相に移行する。
【００５１】
なお、第３のリセットパルスＳＤｃを１クロック遅延させて第２のロード値をＸ＋２とすれば、仮にカウンタ１に外部ロードパルスＳｃと第３のリセットパルスＳＤｃが同タイミングで入力された場合にリセット動作を優先するカウンタであっても所望の動作をさせることができる。
【００５２】
（第３の実施の形態）
図５および図６を参照して、本発明の第３の実施の形態にかかるカウンタ回路について説明する。図５に示すように、本実施の形態にかかるカウンタ回路ＣＣ３は、図１４に示した従来のカウンタ回路ＣＣｂにおいて、第１のリセットパルス生成器３が第２のリセットパルス生成器３１に交換された構成を有している。結果、カウンタ１からは第５のカウント信号ＳＢ３が出力される。
【００５３】
第２のリセットパルス生成器３１は、第１のリセットパルス生成器３において、リセットパルス生成回路２ｂと遅延器２ｃの間にリセットパルスゲート２１が新たに設けられている。リセットパルス生成回路２ｂは、第５のカウント信号ＳＢ３が所定の値Ｙ−1（Ｙは整数）となった場合に、第５のカウント信号ＳＢ３をデコードして第２のリセットパルスＳＤｂを生成する。
【００５４】
リセットパルスゲート２１には、外部ロードパルスＳｃと第２のリセットパルスＳＤｂが入力されて、外部ロードパルスＳｃの反転信号である反転外部ロードパルスｉＳｃ（図示せず）と第２のリセットパルスＳＤｂが共にハイレベルのときにハイレベルとなる第４のゲート信号ＳＧ４を出力する。つまり、第４のゲート信号ＳＧ４は、外部ロードパルスＳｃがカウンタの出力値がＹ−１となったタイミングで入力された場合には、ローレベルになる。言い換えれば、リセットパルスゲート２１は、外部ロードパルスＳｃがカウンタの出力値がＹ−１となったタイミングで、第２のリセットパルスＳＤｂを無効にした第４のゲート信号ＳＧ４を生成する。
【００５５】
遅延器２ｃは第４のゲート信号ＳＧ４を１クロックだけ遅延させて、ステップＳＧ５（外部ロードパルスＳｃによって無効にされた第３のリセットパルスＳＤｃ）を生成する。
【００５６】
図６を参照して、カウンタ回路ＣＣ３の動作について説明する。第２のリセットパルス生成器３１は、第１のリセットパルス生成器３と同様に、カウンタ１の出力である第５のカウント信号ＳＢ３がＹ−１となったときに、リセットパルス生成回路２ｂで第５のカウント信号ＳＢ３をデコードして第２のリセットパルスＳＤｂを生成する。
【００５７】
外部ロードパルスＳｃはカウンタ１のロード端子に入力されてロード値入力端子に入力された第１のロード値Ｘをロードする。外部ロードパルスＳｃが第５のカウント信号ＳＢ３がＹ−１となるタイミングで有効（ハイレベル）となる場合には、リセットパルスゲート２１により、第２のリセットパルスＳＤｂを無効（Ｌｏｗレベル）にして、第４のゲート信号ＳＧ４が出力される。そして、遅延器２ｃは、第４のゲート信号ＳＧ４を１クロック遅延させて第５のゲート信号ＳＧ５を生成してカウンタ１の各フリップフロップをリセットする。
【００５８】
このように、第３のリセットパルスＳＤｃも無効となるように制御される。すなわち、外部ロードパルスＳｃによるロード動作がリセット動作により無効にされるタイミングで外部ロードパルスＳｃが入力された場合には、カウンタ１に有効な第３のリセットパルスＳＤｃを入力されないようにする。結果、例えば電源立ち上げ時になどカウンタ１の初期状態において、第５のカウント信号ＳＢ３の位相が期間Ｐ（Ｔ）に示すように決定される。
【００５９】
そして、一定周期の外部ロードパルスＳｃが、第５のカウント信号ＳＢ３がＹ−１となったタイミングで入力されたとしても、第５のゲート信号ＳＧ５によってカウンタ１のリセット端子はＬｏｗのまま保持される。結果、第５のカウント信号ＳＢ３の位相は、期間Ｐ（Ｔ＋１）に示すような所望の位相に移行する。なお、ここではリセットパルスゲート２１を第２のリセットパルス生成器３１の処理の途中に配置した例を説明したが、リセットパルスゲート２１を外部ロードパルスによりリセットパルスを無効にできる構成とすれば、前述の第１のリセットパルス生成器３の前後に設けても良い。
【００６０】
（第４の実施の形態）
図７および図８を参照して、本発明の第４の実施の形態にかかるカウンタ回路について説明する。図７に示すように、本実施の形態にかかるカウンタ回路ＣＣ４は、図１４に示した従来のカウンタ回路ＣＣｂにおいて、アンドゲート２３、遅延器２４、および第５の選択回路２５が追加されて構成されている。アンドゲート２３には、第２のリセットパルスＳＤｂと外部ロードパルスＳｃが入力されて、外部ロードパルスＳｃおよび第２のリセットパルスＳＤｂが共にハイレベルのときに、ハイレベルになる第６のゲート信号ＳＧ６を出力する。遅延器２４は、クロックＳａに基づいて、アンドゲート２３から入力される第６のゲート信号ＳＧ６を１クロック遅延させて第７のゲート信号ＳＧ７を生成する。
【００６１】
第５の選択回路２５は、アンドゲート２５ａ、遅延器２５ｂ、およびＯＲゲート２５ｃを含む。アンドゲート２５ａは、遅延器２４から出力される第７のゲート信号ＳＧ７と、第１のリセットパルス生成器３から出力される第３のリセットパルスＳＤｃが入力される。そして、第７のゲート信号ＳＧ７と第３のリセットパルスＳＤｃとが共にハイレベルのときに、ハイレベルとなる第８のゲート信号ＳＧ８を出力する。遅延器２５ｂは第８のゲート信号ＳＧ８を１クロック遅延させて、第９のゲート信号ＳＧ９を生成する。ＯＲゲート２５ｃは、第９のゲート信号ＳＧ９と第３のリセットパルスＳＤｃを入力として、少なくとも一方がハイレベルのときにハイレベルとなる第１０のゲート信号ＳＧ１０をカウンタ１のリセット端子に出力する。
【００６２】
つまり、第５の選択回路２５は、リセットパルス（第３のリセットパルスＳＤｃ）を１クロック遅延した遅延リセットパルス（第９のゲート信号ＳＧ９）を生成し、リセットパルス（第３のリセットパルスＳＤｃ）が有効なときはリセットパルス（第３のリセットパルスＳＤｃ）を選択し、ロード端子に入力して第１のロード値Ｘをロードする外部ロードパルスがカウンタの出力値がＹ−１となったタイミングで入力された場合には遅延リセットパルス（第９のゲート信号ＳＧ９）が有効なときは遅延リセットパルス（第９のゲート信号ＳＧ９）を選択してリセット端子に入力する。
【００６３】
図８を参照して、カウンタ回路ＣＣ４の動作について説明する。第１のリセットパルス生成器３は、第６のカウント信号ＳＢ４がＹ−１となったときに、第６のカウント信号ＳＢ４をデコードして、第２のリセットパルスＳＤｂを生成し、それをフリップフロップにより１クロック遅延させることにより、第３のリセットパルスＳＤｃを生成する。
また外部ロードパルスＳｃはカウンタ１のロード端子に入力されて、ロード値入力端子に入力された第１のロード値Ｘをロードする。一方、第５の選択回路２５には、第１のリセットパルス生成器３で生成された第３のリセットパルスＳＤｃが入力されて、それを１クロック遅延させた遅延リセットパルス（ＳＧ９）を得る。
【００６４】
そして第１のリセットパルス生成器３により生成された第３のリセットパルスＳＤｃが有効（ハイレベル）となる場合には、これを選択してカウンタ１のリセット端子に入力する。そして、外部ロードパルスＳｃが、第６のカウント信号ＳＢ４がＹ−１となるタイミングで有効（ハイレベル）となる場合には、遅延リセットパルス（ＳＧ９）を選択してカウンタ１のリセット端子に入力する。すなわちカウンタ１は外部ロードパルスＳｃによるロード動作がリセット動作により無効にされるタイミングで外部ロードパルスＳｃが入力された場合には、異なるタイミングで２回リセットされる。
【００６５】
結果、例えば電源立ち上げ時になどのカウンタ１の初期状態において、第６のカウント信号ＳＢ４の位相は、期間Ｐ（Ｔ）に示すように決定され、それに対して一定周期の外部ロードパルスＳｃが第６のカウント信号ＳＢ４がＹ−１となったタイミングで入力された場合には、第３のリセットパルスＳＤｃにより一旦ロードパルスは無効にされるが、第９のゲート信号ＳＧ９（遅延リセットパルス）により、第６のカウント信号ＳＢ４の位相を強制的期間Ｐ（Ｔ＋１）に示すような位相に移行させる。そのため、１周期後の外部ロードパルスＳｃは、第６のカウント信号ＳＢ４がＹ−２となったタイミングで入力されることになるので有効となり、第６のカウント信号ＳＢ４の位相は期間Ｐ（Ｔ＋２）に示すような所望の位相に移行する。なお、第３のリセットパルスＳＤｃを１クロック遅延させて遅延リセットパルス（第９のゲート信号ＳＧ９）としているが、遅延リセットパルスは第３のリセットパルスＳＤｃと異なるタイミングで有効となるパルスであれば良い。
【００６６】
（第５の実施の形態）
図９および図１０を参照して、本発明にかかるカウンタ回路を組み込んだ映像信号送信装置Ｔｓｖについて説明する。映像信号送信装置Ｔｓｖは、図１７を参照して説明した従来の映像信号送信装置Ｔｓｖｃにおいて、カウンタ回路ＣＣｂがカウンタ回路ＣＣに置き換えられて構成される。なお、上述の本発明の第１の実施の形態にかかるカウンタ回路ＣＣ１、第２の実施の形態にかかるカウンタ回路ＣＣ２、第３の実施の形態にかかるカウンタ回路ＣＣ３、および第４の実施の形態にかかるカウンタ回路ＣＣ４を総称してカウンタ回路ＣＣと表現している。同様に、カウンタ回路ＣＣの出力もカウント信号ＳＢと総称する。
【００６７】
映像信号送信装置Ｔｓｖにおいては、カウンタ回路ＣＣ以外の構成要素の動作は、映像信号送信装置Ｔｓｖｃにおけるのと同様である。またカウンタ回路ＣＣの動作は、上述のカウンタ回路ＣＣ１、カウンタ回路ＣＣ２、カウンタ回路ＣＣ３、およびカウンタ回路ＣＣ４の動作と同様である。結果、映像信号送信装置Ｔｓｖにおいては、電源立ち上げ時のカウンタ回路ＣＣの初期状態がどのような位相であっても、図１０に示すように、映像信号Ｓｖの水平ブランキング期間Ｐ（Ｈｂ）にタイミング基準信号ＥＡＶおよびＳＡＶやライン番号、誤り検出符号データおよび補助データなどの各種データを正常な位置に多重された映像信号Ｓｖを生成できる。また、映像信号送信装置Ｔｓｖが正常に動作している状態において、映像信号Ｓｖの種類が切り替わるなどして、異なる位相の映像信号と水平同期信号が入力された場合にも正常な多重処理を行って、送信用データＤｔを生成することができる。
【００６８】
（第６の実施の形態）
図１１を参照して、本発明にかかるカウンタ回路を組み込んだ映像信号受信装置Ｒｓｖについて説明する。映像信号受信装置Ｒｓｖは、図１９を参照して説明した映像信号受信装置Ｒｓｖｃにおいて、カウンタ回路ＣＣｂがカウンタ回路ＣＣに置き換えられて構成される。映像信号受信装置Ｒｓｖにおいても、カウンタ回路ＣＣ以外の構成要素の動作は、映像信号受信装置Ｒｓｖｃにおけるのと同様である。またカウンタ回路ＣＣの動作は上述のカウンタ回路ＣＣ１〜ＣＣ４の動作と同じである。
【００６９】
結果、映像信号受信装置Ｒｓｖにおいては、電源立ち上げ時のカウンタ回路ＣＣの初期状態がどのような位相であっても、図１０に示すタイミング付加映像信号Ｓｖ０のように、受信データ（Ｄｔ）の水平ブランキング期間Ｐ（Ｈｂ）に多重されたライン番号、誤り検出符号データおよび補助データなどの各種データを正常に分離することができ、また映像信号の水平有効期間Ｐ（Ｈｅ）も正常に認識することができる。映像信号受信装置Ｒｓｖが正常に動作している状態において、入力される受信データの種類が切り替わるなどして、異なる位相の受信データ（Ｄｔ）が入力された場合にも正常な分離処理を行って、映像信号ＳｖとデータＤｍを取り出すことができる。
【００７０】
以上のように本発明によれば、カウンタ回路の動作スピードを高めるためにパイプライン処理を行った場合にも、電源立ち上げ時などの初期状態によらず所望の位相で動作するカウンタ回路および正常な多重分離処理と映像信号の水平有効期間の正常な認識を行うことが可能な映像信号送信装置と映像信号受信装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるカウンタ回路の構成を示すブロック図である。
【図２】図１のカウンタ回路の動作を示すタイミングチャート図である。
【図３】本発明の第２の実施の形態にかかるカウンタ回路の構成を示すブロック図である。
【図４】図３のカウンタ回路の動作を示すタイミングチャート図である。
【図５】本発明の第３の実施の形態にかかるカウンタ回路の構成を示すブロック図である。
【図６】図５のカウンタ回路の動作を示すタイミングチャート図である。
【図７】本発明の第４の実施の形態にかかるカウンタ回路の構成を示すブロック図である。
【図８】図７のカウンタ回路の動作を示すタイミングチャート図である。
【図９】本発明にかかるカウンタ回路を組み込んだ映像信号送信装置の構成を示すブロック図である。
【図１０】図９に示した映像信号送信装置に示す映像信号送信装置の送信データ構成の説明図である。
【図１１】本発明にかかるカウンタ回路を組み込んだ映像信号受信装置の構成を示すブロック図である。
【図１２】従来のカウンタ回路の構成を示すブロック図である。
【図１３】図１２に示すカウンタ回路の動作を示す図である。
【図１４】図１２に示したのとは異なる、従来のカウンタ回路の構成を示すブロック図である。
【図１５】図１４に示したカウンタ回路の動作を示すタイミングチャートである。
【図１６】図１４のカウンタ回路の電源立ち上げ時の動作状態を示すタイミングチャートである。
【図１７】図１４に示したカウンタ回路を組み込んだ従来の映像信号送信装置の構成を示すブロック図である。
【図１８】図１７に示す映像信号送信装置および図１９に示す映像信号受信装置の動作を説明するタイミングチャートである。
【図１９】図１４に示したカウンタ回路を組み込んだ従来の映像信号受信装置の構成を示すブロック図である。
【符号の説明】
ＣＣ、ＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４、ＣＣａ、ＣＣｂ  カウンタ回路
１  カウンタ
２ａ  リセットパルス生成回路
２ｂ  リセットパルス生成回路
２ｃ  遅延器
３  第１のリセットパルス生成器
４  ロードパルス生成回路
６  タイミング基準信号生成付加回路
７  データ多重回路
８  タイミング基準信号検出回路
９  ロードパルス生成回路
１０  データ分離回路
１２  第１の選択回路
１２ａ  遅延器
１２ｂ  ＯＲゲート
１３  第２の選択回路
１５  ＡＮＤゲート
１７  遅延器
１９  第３の選択回路
２０  第４の選択回路
２１  リセットパルスゲート
２３  アンドゲート
２４  遅延器
２５  第５の選択回路
２５ａ  アンドゲート
２５ｂ  遅延器
２５ｃ  ＯＲゲート
３１  第２のリセットパルス生成器
Ｐｉ１、Ｐｉ３、Ｐｉ５  第１の入力端子
Ｐｉ２、Ｐｉ４、Ｐｉ６  第２の入力端子
Ｔｓｖ、Ｔｓｖｃ  映像信号送信装置
Ｒｓｖ、Ｒｓｖｃ  映像信号受信装置
【図１】
2004200872.tif 000003
【図２】
2004200872.tif 000004
【図３】
2004200872.tif 000005
【図４】
2004200872.tif 000006
【図５】
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【図６】
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【図７】
2004200872.tif 000009
【図８】
2004200872.tif 000010
【図９】
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【図１０】
2004200872.tif 000012
【図１１】
2004200872.tif 000013
【図１２】
2004200872.tif 000014
【図１３】
2004200872.tif 000015
【図１４】
2004200872.tif 000016
【図１５】
2004200872.tif 000017
【図１６】
2004200872.tif 000018
【図１７】
2004200872.tif 000019
【図１８】
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【図１９】
2004200872.tif 000021