(57)【要約】【課題】本発明は、各層に対する研磨選択比が類似する酸化膜用ＣＭＰスラリーを利用し、膜のディッシング現象を最小化させて素子の特性劣化を防止し、それに伴う半導体素子の収率、特性及び信頼性を向上させたコンタクトプラグを形成し、高集積化された半導体素子を製造する。【解決手段】酸化剤を含むｐＨ２〜７の酸性の酸化膜用ＣＭＰスラリーを利用し、ハードマスク窒化膜が露出するまで多結晶シリコン層及び層間絶縁膜層に対するＣＭＰ工程を行う段階を含むことを特徴とする。【選択図】　　　図４
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【特許請求の範囲】
【請求項１】
半導体基板の上部にワードライン用導電体及びハードマスク窒化膜が順次形成されたワードラインパターンを形成する段階、
前記ワードラインパターンの側面に窒化膜スペーサを形成する段階、
前記ワードラインパターンの上部に平坦化された層間絶縁膜層を形成する段階、
前記層間絶縁膜を基板が露出するまでエッチングしてコンタクトホールを形成する段階、
前記コンタクトホールが形成された層間絶縁膜の全面に対し多結晶シリコン層を形成する段階、及び
酸化剤を含むｐＨ２〜７の酸性の酸化膜用ＣＭＰスラリーを利用し、前記ハードマスク窒化膜が露出するまで前記多結晶シリコン層及び層間絶縁膜層に対するＣＭＰ工程を行う段階を含むことを特徴とする半導体素子のコンタクトプラグの形成方法。
【請求項２】
前記酸化剤は、過酸化水素、過ヨウ素酸、フェリックナイトレート及びこれらの混合物で成る群から選択された任意の１つを用いることを特徴とする請求項１に記載の半導体素子のコンタクトプラグの形成方法。
【請求項３】
前記酸化剤は、酸性スラリーの総体積に対し１〜４０ｖｏｌ％で含まれることを特徴とする請求項１に記載の半導体素子のコンタクトプラグの形成方法。
【請求項４】
前記酸化剤は、酸性スラリーの総体積に対し２０〜３０ｖｏｌ％で含まれることを特徴とする請求項１に記載の半導体素子のコンタクトプラグの形成方法。
【請求項５】
前記酸性スラリーは、ｐＨ２〜５であることを特徴とする請求項１に記載の半導体素子のコンタクトプラグの形成方法。
【請求項６】
前記酸性スラリーはシリカ、酸化セリウム、ジルコニア、アルミナ及びこれらの組合せで成る群から選択される任意の１つを研磨剤に含む酸化膜用スラリーであることを特徴とする請求項１に記載の半導体素子のコンタクトプラグの形成方法。
【請求項７】
前記研磨剤は、酸性スラリーの総重量に対し１０〜５０ｗｔ％で含まれていることを特徴とする請求項６に記載の半導体素子のコンタクトプラグの形成方法。
【請求項８】
前記研磨剤は、酸性スラリーの総重量に対し２５〜３５ｗｔ％で含まれていることを特徴とする請求項７に記載の半導体素子のコンタクトプラグの形成方法。
【請求項９】
前記多結晶シリコン層は、Ｐ−ドーピングされた非結晶シリコン膜、Ｐ−ドーピングされた多結晶シリコン膜、Ｐ−ドーピングされたエピタキシャルシリコン膜及びこれらを組み合せて成る群から選択される任意の１つを利用して形成することを特徴とする請求項１に記載の半導体素子のコンタクトプラグの形成方法。
【請求項１０】
前記ワードライン用導電体層は、シリコン酸化窒化膜又は有機薄膜で形成されることを特徴とする請求項１に記載の半導体素子のコンタクトプラグの形成方法。
【請求項１１】
前記層間絶縁膜は、ＢＰＳＧ又はＨＤＰ酸化膜で形成されることを特徴とする請求項１に記載の半導体素子のコンタクトプラグの形成方法。
【請求項１２】
半導体基板の上部にワードライン用導電体及びハードマスク窒化膜が順次形成されたワードラインパターンを形成する段階、
前記ワードラインパターンの側面に窒化膜スペーサを形成する段階、
前記ワードラインパターンの上部に平坦化された層間絶縁膜層を形成する段階、
前記層間絶縁膜を基板が露出するまでエッチングしてコンタクトホールを形成する段階、
前記コンタクトホールが形成された層間絶縁膜の全面に対し多結晶シリコン層を形成する段階、及び
１〜４０ｖｏｌ％の過酸化水素が含まれているｐＨ２〜７の酸化膜用ＣＭＰスラリーを利用し、前記ハードマスク窒化膜が露出するまで前記多結晶シリコン層及び層間絶縁膜層に対するＣＭＰ工程を行う段階を含むことを特徴とする半導体素子のコンタクトプラグの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のコンタクトプラグの形成方法に関し、より詳しくは、ランディングプラグポリ（ｌａｎｄｉｎｇ　ｐｌｕｇ　ｐｏｌｙ；ＬＰＰ）を形成するため層間絶縁膜及びプラグ物質（ｐｌｕｇ　ｍａｔｅｒｉａｌ）の多結晶シリコン層に対する研磨工程を行う場合、酸化剤を含む酸性スラリーを利用することにより、酸化膜及び多結晶シリコン層のディッシング（ｄｉｓｈｉｎｇ）現象を最小化させて素子の特性劣化を防止し、それに伴う半導体素子の収率、特性及び信頼性を向上させて半導体素子の高集積化を可能にする半導体素子のコンタクトプラグの形成方法に関する。
【０００２】
【従来の技術】
現在、半導体素子は微細化、大容量化及び高集積化のため半導体素子のトランジスタ、ビットライン（ｂｉｔ−ｌｉｎｅ）及びキャパシタ（ｃａｐａｃｉｔｏｒ）等を形成するとき、それぞれの素子を電気的に連結することができるコンタクトプラグの形成工程を行うことを必須としている。このとき、前記コンタクトプラグの形成工程では一種類のスラリーで多層を同時に研磨し、高いアスペクト比（ａｓｐｅｃｔ　ｒａｔｉｏ）を有するコンタクトプラグの形成を図った。
【０００３】
しかし、前記のように単一スラリーだけで幾多の層に対する研磨工程を行えばスラリーに対する各層の研磨速度、即ち、エッチング選択比が異なるため各層間に段差（ｓｔｅｐ　ｄｉｆｆｅｒｅｎｃｅｓ）が形成されるので、微細化のための幾種類の後続工程を適用するのが次第に困難になった。
【０００４】
特に、他の層より研磨速度が大きいため多くの段差が発生する層間絶縁膜の上部には、研磨時に発生する各層の研磨副産物とスラリー内の研磨剤残留物等が埋め込まれる。その結果、素子のプラグ間にブリッジが形成される等の欠陥（ｄｅｆｅｃｔ）が発生する。
【０００５】
このような前記従来の工程を図１０〜図１３に基づき詳しく説明するが、一般的な半導体素子の工程方法を例に挙げて説明する。
【０００６】
図１０に示されているように、半導体基板、即ちシリコン基板１１上に活性領域を定義する素子分離膜１２をトレンチ形に形成した後、基板１１のセル領域にワードライン用導電体層（図示省略）及び窒化膜を利用したハードマスク膜（図示省略）を形成し、順次エッチングする。その結果、ワードライン用導電体パターン１３の上部にハードマスクパターン１４が形成されたワードラインパターン１６を形成する。
【０００７】
図１１に示されているように、ワードラインパターン１６の側面にスペーサ１５を形成した後、その結果物の全面に平坦化された層間絶縁膜１７を形成する。
【０００８】
図１２に示されているように、平坦化された層間絶縁膜１７の所定部分にランディングプラグコンタクトマスク（図示省略）を利用してプラグ用コンタクトホール（図示省略）を形成するエッチング工程を行う。
【０００９】
前記プラグ用コンタクトホール（図示省略）を含む結果物の全面に多結晶シリコン層（図示省略）を蒸着した後、層間絶縁膜１７をエッチング停止膜にする研磨工程を行い、前記プラグ用コンタクトホール部分に多結晶シリコン１８が蒸着されるようにする。
【００１０】
図１３に示されているように、一般的な塩基性酸化膜用ＣＭＰ（化学的機械的研磨；Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）スラリーを利用した研磨工程でハードマスクパターン１４が露出するまで多結晶シリコン層１８及び層間絶縁膜１７の全面に対するＣＭＰ工程を行ってプラグポリを形成する。
【００１１】
前記ＣＭＰ工程に用いる塩基性スラリーは、一般的なコロイダル（ｃｏｌｌｏｉｄａｌ）又はヒューミド（ｆｕｍｅｄ）シリカ（ＳｉＯ２）研磨剤やアルミナ（Ａｌ２Ｏ３）研磨剤を含むｐＨ８〜１２の通常の酸化膜用ＣＭＰスラリーである。
【００１２】
一般に、多層膜を除去するためには膜の種類間の研磨速度が類似するスラリーを利用して研磨しなければならない。しかし、従来の工程では前記のような塩基性酸化膜用スラリーだけを用いて研磨工程を行うため、層間絶縁膜及び多結晶シリコン層の研磨選択比がハードマスク膜に比べてより高く、多結晶シリコン層のエッチング選択比より層間絶縁膜のエッチング選択比がより高いので、前記層間絶縁膜の研磨速度が最も高い。
【００１３】
よって、ランディングプラグポリを形成するためのＣＭＰ工程時にハードマスク絶縁膜の窒化膜が露出するまで研磨工程を行っていれば、前記層間絶縁膜の上部と多結晶シリコン層の上部には激しいディッシングが発生するが、エッチング選択比が高い層間絶縁膜上部のディッシング２０ｂ現象が多結晶シリコン層上部のディッシング２０ａ現象より一層激しく発生する。
【００１４】
前記層間絶縁膜のディッシング現象は、後続工程で網の形態（ｔｏｐｏｌｏｇｙ）を減少させるさらに他の酸化膜を蒸着させなければならないという問題点をもたらすだけでなく、前記層間絶縁膜のディッシング２１ｂ現象と多結晶シリコン層のディッシング２１ａ現象によりＣＭＰ工程時に誘発される研磨残留物が埋め込まれ、後続洗浄（ｃｌｅａｎｉｎｇ）工程でも除去されずランディングプラグポリの欠点２２が発生する（図１４及び図１５を参照）。このような欠点は、後続コンタクト工程時にコンタクトプラグの間にブリッジ（ｂｒｉｄｇｅ）を形成するため素子の収率、特性及び信頼性が低下し、素子の高集積化の達成が困難である。
【００１５】
従来の場合、多層研磨用ＣＭＰスラリーを製造して用いたことがあるが、例えば、特許文献１では、水性媒介物（ａｑｕｅｏｕｓ　ｍｅｄｉｕｍ）、研磨剤、研磨加速剤（ａｂｒａｓｉｏｎ　ａｃｃｅｌｅｒａｔｏｒ）、ａｃｉｄｉｃ　ｃｏｍｐｏｎｅｎｔ及び酸化剤（ｏｘｉｄａｎｔ）を含むＣＭＰスラリーを製造し、ａｃｉｄｉｃ又はｂａｓｉｃ　ｍｅｄｉｕｍ内でシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）及びｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ（ＢＰＳＧ）のような多層誘電膜の研磨速度を増加させることができるスラリー及びこれを利用した研磨方法が開示されており、特許文献２では、研磨粒子及びカルボキシル基と電子親和基を有する化合物を含むａｑｕｅｏｕｓ　ｍｅｄｉｕｍで構成されるＣＭＰスラリーを製造し、ＳｉＯ２とＳｉＮで構成されている複合膜を研磨するＳＴＩ工程方法が開示されている。
【００１６】
【特許文献１】
米国特許６，４３６，８３４号
【特許文献２】
米国特許６，４６８，９１０号
【００１７】
【発明が解決しようとする課題】
しかし、前記特許文献１には、本発明のように一般的な酸性のＣＭＰスラリーに酸化剤を含むスラリーを利用し、研磨工程時に発生するディッシングを防止するコンタクトプラグの形成方法に対しては記載されていない。
【００１８】
ここに本発明は、各層に対する研磨選択比が類似する酸化膜用ＣＭＰスラリーを利用し、膜のディッシング現象を最小化させて安全なプラグを形成する半導体素子のコンタクトプラグの形成方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
前記目的を達成するため請求項１に係る発明は、
半導体基板の上部にワードライン用導電体及びハードマスク窒化膜が順次形成されたワードラインパターンを形成する段階、
前記ワードラインパターンの側面に窒化膜スペーサを形成する段階、
前記ワードラインパターンの上部に平坦化された層間絶縁膜層を形成する段階、
前記層間絶縁膜を基板が露出するまでエッチングしてコンタクトホールを形成する段階、
前記コンタクトホールが形成された層間絶縁膜の全面に対し多結晶シリコン層を形成する段階、及び
酸化剤を含むｐＨ２〜７の酸性の酸化膜用ＣＭＰスラリーを利用し、前記ハードマスク窒化膜が露出するまで前記多結晶シリコン層及び層間絶縁膜層に対するＣＭＰ工程を行う段階を含むことを特徴とする。
【００２０】
請求項２に係る発明は、請求項１において、前記酸化剤は、過酸化水素、過ヨウ素酸、フェリックナイトレート及びこれらの混合物で成る群から選択された任意の１つを用いることを特徴とする。
【００２１】
請求項３に係る発明は、請求項１において、前記酸化剤は、酸性スラリーの総体積に対し１〜４０ｖｏｌ％で含まれることを特徴とする。
【００２２】
請求項４に係る発明は、請求項１において、前記酸化剤は、酸性スラリーの総体積に対し２０〜３０ｖｏｌ％で含まれることを特徴とする。
【００２３】
請求項５に係る発明は、請求項１において、前記酸性スラリーは、ｐＨ２〜５であることを特徴とする。
【００２４】
請求項６に係る発明は、請求項１において、前記酸性スラリーはシリカ、酸化セリウム、ジルコニア、アルミナ及びこれらの組合せで成る群から選択される任意の１つを研磨剤に含む酸化膜用スラリーであることを特徴とする。
【００２５】
請求項７に係る発明は、請求項６において、前記研磨剤は、酸性スラリーの総重量に対し１０〜５０ｗｔ％で含まれていることを特徴とする。
【００２６】
請求項８に係る発明は、請求項７において、前記研磨剤は、酸性スラリーの総重量に対し２５〜３５ｗｔ％で含まれていることを特徴とする。
【００２７】
請求項９に係る発明は、請求項１において、前記多結晶シリコン層は、Ｐ−ドーピングされた非結晶シリコン膜、Ｐ−ドーピングされた多結晶シリコン膜、Ｐ−ドーピングされたエピタキシャルシリコン膜及びこれらを組み合せて成る群から選択される任意の１つを利用して形成することを特徴とする。
【００２８】
請求項１０に係る発明は、請求項１において、前記ワードライン用導電体層は、シリコン酸化窒化膜又は有機薄膜で形成されることを特徴とする。
【００２９】
請求項１１に係る発明は、請求項１において、前記層間絶縁膜は、ＢＰＳＧ又はＨＤＰ酸化膜で形成されることを特徴とする。
【００３０】
請求項１２に係る発明は、
半導体基板の上部にワードライン用導電体及びハードマスク窒化膜が順次形成されたワードラインパターンを形成する段階、
前記ワードラインパターンの側面に窒化膜スペーサを形成する段階、
前記ワードラインパターンの上部に平坦化された層間絶縁膜層を形成する段階、
前記層間絶縁膜を基板が露出するまでエッチングしてコンタクトホールを形成する段階、
前記コンタクトホールが形成された層間絶縁膜の全面に対し多結晶シリコン層を形成する段階、及び
１〜４０ｖｏｌ％の過酸化水素が含まれているｐＨ２〜７の酸化膜用ＣＭＰスラリーを利用し、前記ハードマスク窒化膜が露出するまで前記多結晶シリコン層及び層間絶縁膜層に対するＣＭＰ工程を行う段階を含むことを特徴とする。
【００３１】
一般に、酸化膜用スラリーはｐＨ１０〜１３のアルカリスラリーを用いるが、このような場合スラリー内には多数のＯＨ−基が含まれているのでＣＭＰ研磨工程を行うとき、酸化膜の化学的分解現象が発生し酸化膜のディッシング現象が誘発される。
しかし、本発明では酸性の酸化膜用スラリーを用いることにより、相対的にＯＨ−基よりＨ＋基が多く含まれており、酸化膜ディッシング現象の原因となる化学的分解現象を防止することができる。
【００３２】
さらに、本発明に係る酸性の酸化膜用スラリーは多結晶シリコン層に対する研磨選択比が低いため、スラリー内に酸化剤を含んで多結晶物質に対する研磨選択比を向上させることができる。
【００３３】
前記多結晶シリコン層は、Ｐ−ドーピング（ｄｏｐｉｎｇ）された非結晶（ａｍｏｒｐｈｏｕｓ）シリコン膜、Ｐ−ドーピングされた多結晶シリコン膜、Ｐ−ドーピングされたエピタキシャル（ｅｐｉｔａｘｉａｌ）シリコン膜及びこれらを組み合わせたものを利用して形成するのが好ましい。
【００３４】
【発明の実施の形態】
以下、図面を参照して本発明を詳しく説明する。
図１〜図４は、本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
【００３５】
図１に示されているように、半導体素子、即ちシリコン基板３１上に活性領域を定義する素子分離膜３２をトレンチ形に形成した後、基板３１のセル領域にワードライン用導電体層（図示省略）及びハードマスク膜（図示省略）を形成して順次エッチングする。その結果、ワードライン用導電体パターン３３の上部にハードマスクパターン３４が形成されたワードラインパターン３６を形成する。
【００３６】
前記ハードマスク膜は窒化膜を利用して形成し、前記ワードライン用導電体層はシリコン酸化窒化膜（ＳｉＯＮ）又は有機薄膜（ｏｒｇａｎｉｃ　ｂｏｔｔｏｍ　ＡＲＣ　ｌａｙｅｒ）を利用して形成するのが好ましい。
【００３７】
図２に示されているように、ワードラインパターン３６の側面にスペーサ３５を形成した後、その結果物の全面に平坦化された層間絶縁膜３７を形成する。
【００３８】
前記絶縁膜スペーサは窒化膜を利用して形成するのが好ましく、前記層間絶縁膜はＢＰＳＧのように流動性に優れた絶縁物質で形成するか、又は高密度プラズマ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ；ＨＤＰ）酸化膜を利用して形成するのが好ましい。
【００３９】
図３に示されているように、平坦化された層間絶縁膜３７の所定部分にランディングプラグコンタクトマスク（図示省略）を利用してプラグ用コンタクトホール（図示省略）を形成するエッチング工程を行う。
【００４０】
前記プラグ用コンタクトホール（図示省略）を含む結果物の全面にシリコン層（図示省略）を蒸着した後、層間絶縁膜３７をエッチング停止膜にする研磨工程を行い、前記プラグ用コンタクトホール（図示省略）の部分に多結晶シリコン３８層を形成する。
【００４１】
前記多結晶シリコン層は、Ｐ−ドーピングされた非結晶シリコン膜、Ｐ−ドーピングされた多結晶シリコン膜、Ｐ−ドーピングされたエピタキシャルシリコン膜及びこれらを組み合わせたものを利用して形成するのが好ましい。
【００４２】
このとき、前記プラグ用コンタクトホールの部分は「Ｔ」字形のランディングプラグポリコンタクトで形成するのが好ましく（図５を参照）、前記図３のＳＥＭ写真を観察すれば、プラグ用ポリがコンタクト領域に形成されていることが分かる（図６を参照）。
【００４３】
図４に示されているように、本発明に係るスラリーを利用したＣＭＰ工程でハードマスクパターン３４が露出するまで多結晶シリコン層３８及び層間絶縁膜３７の全面に対するＣＭＰ工程を行ってプラグポリ３９を形成する。
【００４４】
本発明に係るコンタクトプラグの形成方法で形成されたプラグポリの断面を観察してみれば、断面にディッシングが殆ど誘発されず損傷された部分のないコンタクトプラグを形成できることが分かる（図７及び図８を参照）。
【００４５】
【実施例】
以下、本発明の実施例について説明する。
【００４６】
１．本発明に係るスラリーの製造
［製造例１］
研磨剤にシリカを３０ｗｔ％含んでいる酸性の酸化膜用ＣＭＰスラリー９４ｗｔ％に、過酸化水素６ｗｔ％を凝集しないよう攪拌しながら添加した後、混合物を完全に混合し安定化するまで約３０分間さらに攪拌して本発明に係るスラリーを製造した。
【００４７】
２．本発明に係るスラリーを利用した各層に対する研磨速度の比較
［比較例１］
プラグ用コンタクトホールを含む層間絶縁膜の全面にシリコン層を蒸着した後、ハードマスク窒化膜が露出するまで酸化剤を含まない従来の酸性酸化膜用ＣＭＰスラリー組成物を利用し、シリコン層と層間絶縁膜に対するＣＭＰ工程を行って研磨速度を測定した。前記ＣＭＰ工程の条件は、Ｏｒｂｉｔａｌ運動方式の研磨装備の下で研磨圧力３ｐｓｉ及びテーブル回転数６００ｒｐｍで行った。
【００４８】
このとき、研磨される酸化膜と多結晶シリコン層の厚さはそれぞれ１次で２６０９Ａと１８２１Ａ、２次では２６２０Ａと１３４２Ａであった。前記各回次で研磨された厚さを互いに比較し、酸化膜／多結晶シリコン層の研磨選択比を求めるとそれぞれ１．４３と１．９５であるので、平均１．６９の値を有することが分かる。即ち、酸化膜が多結晶シリコン層よりさらに速く研磨されることが分かる（図９を参照）。
【００４９】
［実施例１］
プラグ用コンタクトホールを含む層間絶縁膜の全面にシリコン層を蒸着した後、ハードマスク窒化膜が露出するまで前記製造例１から得られた本発明に係るＣＭＰスラリー組成物を利用し、シリコン層と層間絶縁膜に対するＣＭＰ工程を行って研磨速度を測定した。
前記ＣＭＰ工程の条件は、前記比較例１の工程条件と同様に行った。
【００５０】
このとき、研磨される酸化膜と多結晶シリコン層の厚さはそれぞれ１次で１４３７Ａと５２９２Ａ、２次では１４２９Ａと５６８４Ａであった。前記各回次で研磨された厚さを互いに比較し、酸化膜／多結晶シリコン層の研磨選択比を求めるとそれぞれ０．２７と０．２５であるので、平均０．２６の値を有することが分かる。即ち、多結晶シリコン層が酸化膜よりさらに速く研磨されることが分かる（図９を参照）。
【００５１】
前記のような結果から分かるように、本発明に係る酸化剤が含まれた酸性のスラリーを利用して酸化膜と多結晶シリコン層に対する研磨工程を行う場合、ＨＤＰ酸化膜に対する多結晶シリコン層のエッチング速度が２倍以上になるため、多結晶シリコン層だけをさらに容易に研磨することができる。
【００５２】
【発明の効果】
上述のように、本発明に係る酸化剤を含む酸性のスラリーを利用したＣＭＰ工程は、プラグポリの形成工程時に層間絶縁膜と多結晶シリコン層との間の逆選択比を実現し、層間絶縁膜と多結晶シリコンのディッシング現象を最小化したコンタクトプラグを形成することができるだけでなく、素子の特性劣化を防止してそれに伴う半導体素子の特性及び信頼性を向上させ高集積された半導体素子を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の形成方法を示す断面図である。
【図２】本発明に係る半導体素子の形成方法を示す断面図である。
【図３】本発明に係る半導体素子の形成方法を示す断面図である。
【図４】本発明に係る半導体素子の形成方法を示す断面図である。
【図５】図３に係るコンタクトプラグの上側面のＳＥＭ写真である。
【図６】図３に係るコンタクトプラグの断面のＳＥＭ写真である。
【図７】図４に係る半導体素子の断面ＳＥＭ写真である。
【図８】図４に係る半導体素子の平面ＳＥＭ写真である。
【図９】本発明に係るスラリーを利用してウェーハにおける薄膜の研磨速度を比較したグラフである。
【図１０】従来の半導体素子の形成方法を示す断面図である。
【図１１】従来の半導体素子の形成方法を示す断面図である。
【図１２】従来の半導体素子の形成方法を示す断面図である。
【図１３】従来の半導体素子の形成方法を示す断面図である。
【図１４】図１３に係る半導体素子の平面ＳＥＭ写真である。
【図１５】図１３に係る半導体素子の断面ＳＥＭ写真である。
【符号の説明】
３１　半導体基板
３２　素子分離膜
３３　ワードライン用導電体パターン
３４　ハードマスクパターン
３５　絶縁膜スペーサ
３６　ワードラインパターン
３７　層間絶縁膜
３８　多結晶シリコン
３９　ランディングプラグポリ
【図１】
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【図２】
2004056130.tif 000004
【図３】
2004056130.tif 000005
【図４】
2004056130.tif 000006
【図５】
2004056130.tif 000007
【図６】
2004056130.tif 000008
【図７】
2004056130.tif 000009
【図８】
2004056130.tif 000010
【図９】
2004056130.tif 000011
【図１０】
2004056130.tif 000012
【図１１】
2004056130.tif 000013
【図１２】
2004056130.tif 000014
【図１３】
2004056130.tif 000015
【図１４】
2004056130.tif 000016
【図１５】
2004056130.tif 000017