(57)【要約】【課題】記憶容量の増大を抑制して、格納できるアドレス数を増加させる。【解決手段】入力アドレスＡＤが前回、レジスタ２１１に格納された場合、アドレスキュー制御回路１９Ａは、一致信号ＥＱ１が活性であれば入力アドレスＡＤのオフセットをレジスタ２４１にラッチさせ、一致信号ＥＱ１が不活性であればセレクタ２６２を介し入力アドレスＡＤをレジスタ２１２にラッチさせる。入力アドレスＡＤが前回、レジスタ２４１に格納された場合、アドレスキュー制御回路１９Ａはセレクタ２６２を介し入力アドレスＡＤをレジスタ２１２にラッチさせる。アドレスキュー制御回路１９Ａは、レジスタ２１１の内容を読み出させた後、レジスタ２４１のオフセットＯＦＳを、セレクタ２６１を介しレジスタ２１１のオフセットフィールドにシフトさせ、レジスタ２４１の有効フラグＥＦ及び待ち状態ＷＳをリセットする。【選択図】　　　　　図２
2004078706.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２フィールドからなる入力アドレスがキャッシュミスと判定されたときに、該入力アドレスをＦＩＦＯ方式で格納し読み出してメインメモリ制御回路に供給する情報処理装置において、
該第１及び第２フィールドからなる第１アドレスと該第１アドレスの有効／無効を示す有効フラグと待ち状態情報とが格納される第１レジスタを複数備えた第１レジスタファイルと、
該第２フィールドからなる第２アドレスと該第２アドレスの有効／無効を示す有効フラグとが格納される第２レジスタを該複数の第１レジスタのそれぞれに対応させて備えた第２レジスタファイルと、
該複数の第１レジスタのうち任意の１つの第１レジスタの該第１フィールドの値と該入力アドレスの該第１フィールドの値とを比較する比較回路と、
制御回路と、を有し、該制御回路は、
有効フラグが無効を示している第１レジスタに該入力アドレスを格納させ、この第１レジスタの有効フラグが有効を示すようにし、又は、有効フラグが有効を示している第１レジスタと該入力アドレスとの該比較回路による比較結果が一致を示しているとき、有効フラグが無効を示している、この第１レジスタに対応した第２レジスタに該入力アドレスの第２フィールドを格納させ、この第２レジスタの有効フラグが有効を示すようにし、
有効フラグが有効を示している第１レジスタの内容を選択的に読み出させ、
読み出されたこの第１レジスタに対応した第２レジスタの有効フラグが無効を示している場合にはこの第１レジスタの有効フラグが無効を示すようにし、
読み出されたこの第１レジスタに対応した第２レジスタの有効フラグが有効を示している場合にはこの第２レジスタの第２フィールドの値をこの第１レジスタの第２フィールドにシフトさせ、この第２レジスタの有効フラグが無効を示すようにする、
ことを特徴とする情報処理装置。
【請求項２】
書き込み時に、該入力アドレスを該第１又は第２レジスタファイルの任意の行の第１又は第２レジスタへ選択的に転送し、読み出し時に、該第１及び第２レジスタファイルの任意の行の第１及び第２レジスタの第２ファールドの内容をこの第１レジスタ側へシフトさせる選択転送回路をさらに有することを特徴とする請求項１記載の情報処理装置。
【請求項３】
該制御回路は、ライトポインタを備え、
（１）該複数の第１レジスタのうち該ライトポインタが指し示す第１レジスタの有効フラグが無効を示している場合には、該ライトポインタが指し示す第１レジスタに該入力アドレスが格納されるように該選択転送回路を制御し、この有効フラグが有効を示すようにし、
（２）該ライトポインタが指し示す第１レジスタの有効フラグが有効を示している場合には、
（ａ）該ライトポインタが指し示す第１レジスタと該入力アドレスとの該比較回路による比較結果が一致を示しているとき、該ライトポインタが指し示す第２レジスタに該入力アドレスが格納されるように該選択転送回路を制御し、この第２レジスタの有効フラグが有効を示すようにし、該ライトポインタをインクリメントさせ、
（ｂ）該比較結果が不一致を示しているとき、該ライトポインタをインクリメントさせ、該ライトポインタが指し示す第１レジスタに該入力アドレスが格納されるように該選択転送回路を制御し、この第１レジスタの有効フラグが有効を示すようにする、
ことを特徴とする請求項２記載の情報処理装置。
【請求項４】
該制御回路は、リードポインタを備え、
（３）該複数の第１レジスタのうち該リードポインタが指し示す第１レジスタの内容を選択的に読み出させ、
（４）該複数の第２レジスタのうち該リードポインタが指し示す第２レジスタの有効フラグが、
（ｃ）無効を示している場合には、該リードポインタが指し示す第１レジスタの有効フラグが無効を示すようにし、該リードポインタをインクリメントし、
（ｄ）有効を示している場合には、この第２レジスタの第２フィールドの値を対応する第１レジスタにシフトさせて該第１レジスタの第２フィールドに書き込ませるように該選択転送回路を制御し、この第２レジスタの有効フラグが無効を示すようにする、
ことを特徴とする請求項２又は３記載の情報処理装置。
【請求項５】
該第２レジスタファイルを複数備え、該複数の第２レジスタファイルが各レジスタ行について縦続接続されており、
書き込み時に、該入力アドレスを該第１又は第２レジスタファイルの任意の行の第１又は第２レジスタへ選択的に転送し、読み出し時に、該第１及び第２レジスタファイルの任意の行の第１及び第２レジスタの第２フィールドの内容をこの第１レジスタ側へシフトさせる選択転送回路をさらに有することを特徴とする請求項１記載の情報処理装置。
【請求項６】
該制御回路は、ライトポインタを備え、
（１）該複数の第１レジスタのうち該ライトポインタが指し示す第１レジスタの有効フラグが無効を示している場合には、該ライトポインタが指し示す第１レジスタに該入力アドレスが格納されるように該選択転送回路を制御し、この有効フラグが有効を示すようにし、
（２）該ライトポインタが指し示す第１レジスタの有効フラグが有効を示している場合には、
（ａ）該ライトポインタが指し示す第１レジスタと該入力アドレスとの該比較回路による比較結果が一致を示しているとき、該ライトポインタが指し示す複数の第２レジスタのうち有効フラグが無効を示しかつ隣の第２レジスタの有効フラグが有効を示している第２レジスタに該入力アドレスが格納されるように該選択転送回路を制御し、この第２レジスタの有効フラグが有効を示すようにし、該ライトポインタが指し示す該複数の第２レジスタの有効フラグが全て有効を示しているときには該ライトポインタをインクリメントさせ、
（ｂ）該比較結果が不一致を示しているとき、該ライトポインタをインクリメントさせ、該ライトポインタが指し示す第１レジスタに該入力アドレスが格納されるように該選択転送回路を制御し、この第１レジスタの有効フラグが有効を示すようにする、
ことを特徴とする請求項５記載の情報処理装置。
【請求項７】
該制御回路は、リードポインタを備え、
（３）該複数の第１レジスタのうち該リードポインタが指し示す第１レジスタの内容を選択的に読み出させ、
（４）該複数の第２レジスタファイルの、該リードポインタが指し示す行の該複数の第２レジスタの有効フラグが、
（ｃ）全て無効を示している場合には、該リードポインタが指し示す第１レジスタの有効フラグが無効を示すようにし、該リードポインタをインクリメントし、
（ｄ）少なくとも１つ有効を示している場合には、この行の該第１レジスタ及び該複数の第２レジスタの第２フィールドの内容が該第１レジスタファイル側へシフトするように該選択転送回路を制御し、この複数の第２レジスタのシフト方向と反対方向の端の有効フラグが無効を示すようにする、
ことを特徴とする請求項５又は６記載の情報処理装置。
【請求項８】
該第１及び第２フィールドはキャッシュメモリとの関係で定義され、該第１フィールドは、タグフィールドとエントリフィールドとからなり、該第２フィールドは、該エントリフィールドより下位側のオフセットフィールドであることを特徴とする請求項１乃至７のいずれか１つに記載の情報処理装置。
【請求項９】
該第１及び第２フィールドはキャッシュメモリとの関係で定義され、該第１フィールドはエントリフィールドであり、該第２フィールドは、該エントリフィールドより上位側のタグフィールドと該エントリフィールドより下位側のオフセットフィールドとからなることを特徴とする請求項１乃至７のいずれか１つに記載の情報処理装置。
【請求項１０】
該第１及び第２フィールドはキャッシュメモリとの関係で定義され、該第１フィールドはタグフィールドであり、該第２フィールドは、該タグフィールドより下位側のエントリフィールドと該エントリフィールドより下位側のオフセットフィールドとからなることを特徴とする請求項１乃至７のいずれか１つに記載の情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プロセッサ等に備えられ、キャッシュミス時にアドレスをＦＩＦＯで格納し読み出してメインメモリ制御回路に供給する情報処理装置に関する。
【０００２】
【従来の技術】
図１０は、メインメモリに接続された従来のプロセッサを示す概略ブロック図である。
【０００３】
プロセッサ１０では、命令実行回路１１が、命令に含まれるオペランドのアドレスを計算し、このアドレスが論理アドレスである場合にはさらにこれを物理アドレスに変換し、アドレスＡＤとしてデータアクセス回路１２に供給する。
【０００４】
図１１に示すように、キャッシュメモリ１７との関係でアドレスＡＤは、その上位側からタグＴＡＧ、エントリＥＮＴ及びオフセットＯＦＳのフィールドに分けられ、エントリＥＮＴがタグテーブル１４のアドレス入力端に供給される。タグテーブル１４から読み出されたタグの値と入力アドレスＡＤのタグＴＡＧの値とがヒット／ミス判定回路１５で比較され、その結果がキャッシュヒット／ミス信号Ｈ／Ｍとして図１０のキャッシュ制御回路１６に供給される。
【０００５】
命令実行回路１１は、入力アドレスＡＤと同時にリクエスト信号ＲＱをキャッシュ制御回路１６に供給する。キャッシュ制御回路１６は、リクエスト信号ＲＱに応答してアクノリッジ信号ＡＣＫを命令実行回路１１に供給し、キャッシュヒット／ミス信号Ｈ／Ｍが活性、すなわちキャッシュヒットである場合には、キャッシュメモリ１７に対しリクエスト信号を供給するとともに入力アドレスＡＤのエントリＥＮＴ及びオフセットＯＦＳの値をキャッシュメモリ１７に供給する。
【０００６】
キャッシュメモリ１７はこれに応答して、エントリＥＮＴの値でアドレス指定されるロングワードの、オフセットＯＦＳの値で指定される部分をデータ出力端に取り出すとともに、キャッシュ制御回路１６にレディー信号を供給する。
【０００７】
キャッシュ制御回路１６はこれに応答して、セレクタ１８をキャッシュメモリ１７の出力側に切り換え、この出力をリードデータＲＤとして命令実行回路１１に供給させる。キャッシュ制御回路１６はこれと同時に、リードデータＲＤに対応した入力アドレスＡＤ及びレディー信号ＲＤＹを命令実行回路１１に供給する。命令実行回路１１はこれに応答して、リードデータＲＤを入力アドレスＡＤの内容として受け取る。
【０００８】
アドレスキュー制御回路１９は、キャッシュヒット／ミス信号Ｈ／Ｍが不活性である場合、すなわちキャッシュミスである場合、入力アドレスＡＤをアドレスキュー記憶・選択回路２０のレジスタファイル２１にＦＩＦＯで格納する。アドレスキュー制御回路１９は、この入力アドレスＡＤに対応してレジスタファイル２１に、メインメモリリクエスト待ち又はメインメモリからキャッシュメモリ１７へのリードデータ書き込み完了を示す待ち状態ＷＳを書き込む。アドレスキュー制御回路１９は、セレクタ２２に選択制御信号を供給して、ＦＩＦＯでレジスタファイル２１に格納されている入力アドレス（格納入力アドレス）ＡＤ及び待ち状態ＷＳをメインメモリ制御回路２３に供給させるとともに、メインメモリ制御回路２３にメインメモリリードリクエスト信号ＭＲＱを供給する。
【０００９】
メインメモリ制御回路２３は、このメインメモリリードリクエスト信号ＭＲＱに応答して、待ち状態ＷＳがメモリリクエスト待ちを示している場合には、読み出された格納入力アドレスＡＤであるメインメモリリードアドレスＭＲＡのタグＴＡＧ及びエントリＥＮＴで示される一連のデータをメインメモリ３０から読み出し、キャッシュライトデータＣＤとしてキャッシュメモリ１７に供給するとともに、メインメモリリードアドレスＭＲＡをキャッシュ制御回路１６に供給し、出力中のキャッシュライトデータＣＤのアドレスがメインメモリリードリクエスト信号ＭＲＱに一致したとき、レディー信号をキャッシュ制御回路１６に供給する。
【００１０】
キャッシュ制御回路１６は、メインメモリリードアドレスＭＲＡのタグＴＡＧ及びエントリＥＮＴでキャッシュメモリ１７をアドレス指定してキャッシュライトデータＣＤをキャッシュメモリ１７に書き込ませ、該レディー信号に応答して、セレクタ１８をＣＤ側に切り替え、この時のデータをリードデータＲＤとして命令実行回路１１に供給させるとともに、リードアドレスＲＡ＝ＭＲＱ及びレディー信号ＲＤＹを命令実行回路１１に供給する。キャッシュ制御回路１６は、キャッシュメモリ１７へのデータＣＤの書き込みが完了すると、データＣＤに対応したメインメモリリードアドレスＭＲＡのエントリＥＮＴでタグテーブル１４をアドレス指定して、アドレスＭＲＡのタグＴＡＧを書き込む。
【００１１】
レジスタファイル２１に格納されているアドレスのうち、タグＴＡＧ及びエントリＥＮＴが互いに一致するものが複数存在する場合、その１つがメインメモリ制御回路２３に供給されてメインメモリ３０がアクセスされると、該複数のアドレスのうち他のアドレスについてはメインメモリ３０をアクセスする必要がないので、アドレスキュー制御回路１９によりレジスタファイル２１内の待ち状態ＷＳが、キャッシュメモリ１７への書き込み完了を示す値に書き換えられる。
【００１２】
メインメモリ制御回路２３は、アドレスキュー制御回路１９からのメインメモリリードリクエスト信号ＭＲＱに応答して、待ち状態ＷＳが該書き込み完了を示している場合、これを示す信号及びメインメモリリードアドレスＭＲＡをキャッシュ制御回路１６に供給し、キャッシュ制御回路１６はこれに応答して、キャッシュヒット／ミス信号Ｈ／Ｍが活性である場合と同様の処理を行なう。
【００１３】
図１０では、簡単化のため、データアクセス回路１２に対するアドレスＡＤへのデータ書き込み処理の構成が省略されている。
【００１４】
次に、レジスタファイル２１の動作を、図１２を参照して説明する。
【００１５】
説明の簡単化のために、レジスタファイル２１に格納できる入力アドレスＡＤの数を３とする。ＡＤ１〜ＡＤ４はいずれも、キャッシュミスとなる同一タグかつ同一エントリの入力アドレスＡＤであり、ＡＤ５はキャッシュヒットとなる入力アドレスＡＤであるとする。
【００１６】
時刻Ｔ１でレジスタファイル２１に入力アドレスＡＤ１が格納され、これがセレクタ２２で選択されてメインメモリ制御回路２３に供給される。メインメモリ制御回路２３がメインメモリ３０に対しリードアクセスを開始してから、一連のデータを読み出しキャッシュメモリ１７に格納するまでに要する時間を、τと表記する。
【００１７】
時刻Ｔ２及びＴ３でそれぞれレジスタファイル２１に入力アドレスＡＤ２及びＡＤ３が格納される。アドレスキュー制御回路１９は、レジスタファイル２１がフル状態であることを示す信号をキャッシュ制御回路１６に供給し、キャッシュ制御回路１６はこれに応答して、命令実行回路１１に供給するビジー信号ＢＳＹを活性にする。命令実行回路１１は、ビジー信号ＢＳＹが不活性になるまで動作を停止する。
【００１８】
このため、入力アドレスＡＤ５のデータがキャッシュメモリ１７に存在するにもかかわらず、このデータの読み出し動作を行なうことができない。
【００１９】
時刻Ｔ１＋τで格納入力アドレスＡＤ１が無効になり、この場所に入力アドレスＡＤ４が格納される。
【００２０】
【発明が解決しようとする課題】
一般に、互いに接近したアドレスのデータ使用率が比較的高いので、ある入力アドレスＡＤのキャッシュミスが生ずると、その後、この入力アドレスＡＤと同一のタグかつ同一のエントリの入力アドレスのキャッシュミスが連続して生じ、レジスタファイル２１がフル状態になって命令実行回路１１の動作が中断し、動作の高速化が妨げられる。
【００２１】
この問題は、レジスタファイル２１の記憶容量を増やすことにより解決することができる。
【００２２】
しかしながら、入力アドレスＡＤが例えば３２ビットと比較的長いので、アドレスキュー記憶・選択回路２０の回路規模が大きくなる。
【００２３】
本発明の目的は、このような問題点に鑑み、記憶容量の増大を抑制して、格納できるアドレス数を増加させることが可能な情報処理装置を提供することにある。
【００２４】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、第１及び第２フィールドからなる入力アドレスがキャッシュミスと判定されたときに、該入力アドレスをＦＩＦＯ方式で格納し読み出してメインメモリ制御回路に供給する情報処理装置において、
該第１及び第２フィールドからなる第１アドレスと該第１アドレスの有効／無効を示す有効フラグと待ち状態情報とが格納される第１レジスタを複数備えた第１レジスタファイルと、
該第２フィールドからなる第２アドレスと該第２アドレスの有効／無効を示す有効フラグとが格納される第２レジスタを該複数の第１レジスタのそれぞれに対応させて備えた第２レジスタファイルと、
該複数の第１レジスタのうち任意の１つの第１レジスタの該第１フィールドの値と該入力アドレスの該第１フィールドの値とを比較する比較回路と、
制御回路と、を有し、該制御回路は、
有効フラグが無効を示している第１レジスタに該入力アドレスを格納させ、この第１レジスタの有効フラグが有効を示すようにし、又は、有効フラグが有効を示している第１レジスタと該入力アドレスとの該比較回路による比較結果が一致を示しているとき、有効フラグが無効を示している、この第１レジスタに対応した第２レジスタに該入力アドレスの第２フィールドを格納させ、この第２レジスタの有効フラグが有効を示すようにし、
有効フラグが有効を示している第１レジスタの内容を選択的に読み出させ、
読み出されたこの第１レジスタに対応した第２レジスタの有効フラグが無効を示している場合にはこの第１レジスタの有効フラグが無効を示すようにし、
読み出されたこの第１レジスタに対応した第２レジスタの有効フラグが有効を示している場合にはこの第２レジスタの第２フィールドの値をこの第１レジスタの第２フィールドにシフトさせ、この第２レジスタの有効フラグが無効を示すようにする。
【００２５】
この構成によれば、第２レジスタが第１フィールド及び待ち状態情報をもつ必要がないので、情報処理装置の記憶容量の増大を抑制して、記憶可能な入力アドレスの数を増大させることが可能となり、これにより情報処理装置の回路規模を縮小することができるという効果を奏する。
【００２６】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２８】
［第１実施形態］
図１は、本発明の第１実施形態の、メインメモリ３０に接続されたプロセッサ１０Ａの概略ブロック図である。図１では、簡単化のため、データアクセス回路１２Ａに対するアドレスＡＤへのデータ書き込み処理の構成が省略されている。
【００２９】
データアクセス回路１２Ａのアドレスキュー記憶・選択回路２０Ａでは、メインレジスタファイル２１Ａの各レジスタに対応したレジスタを有するサブレジスタファイル２４を備えている。また、レジスタファイル２１Ａ及び２４に入力アドレスＡＤを効率良く格納するために、データアクセス回路１２Ａにタグ＆エントリ一致判定回路２５が備えられている。
【００３０】
タグ＆エントリ一致判定回路２５には、入力アドレスＡＤ及びメインレジスタファイル２１Ａの各レジスタのアドレスのタグＴＡＧ及びエントリＥＮＴ並びに有効フラグＥＦが供給され、入力アドレスＡＤのタグＴＡＧ及びエントリＥＮＴの値と一致しかつ有効フラグＥＦが有効であることを示しているレジスタが存在するかどうかを判定し、その結果をアドレスキュー制御回路１９Ａに供給する。
【００３１】
アドレスキュー制御回路１９Ａは、この判定結果に応じてメインレジスタファイル２１Ａまたはサブレジスタファイル２４のレジスタを選択し、これに入力アドレスＡＤまたはその一部を格納させる。アドレスキュー制御回路１９Ａは、レジスタファイル２１Ａ及び２４に対するＦＩＦＯ処理のため、ライトポインタＷＰ及びリードポインタＲＰを備えている。
【００３２】
図２は、本第１実施形態の特徴部分であるキャッシュミスアドレスキューのより詳細な構成を、簡単化のためにメインレジスタファイル２１Ａのレジスタ数が２である場合について示す概略ブロック図である。
【００３３】
メインレジスタファイル２１Ａは、互いに同一構成のレジスタ２１１と２１２とを備えている。レジスタ２１１は、格納入力アドレスＡＤと、ＡＤが有効であるか無効であるかを示す有効フラグＥＦと、上述の待ち状態ＷＳとのフィールドを有する。メインレジスタファイル２１Ａ内の各有効フラグＥＦ及び待ち状態ＷＳは、アドレスキュー制御回路１９Ａに接続されている。
【００３４】
サブレジスタファイル２４は、レジスタ２１１及び２１２にそれぞれ対応したレジスタ２４１及び２４２を備えている。レジスタ２４１と２４２とは、互いに同一構成である。レジスタ２４１は、入力アドレスＡＤのオフセットＯＦＳとエントリＥＮＴとのフィールドを有する。すなわち、レジスタ２４１は、レジスタ２１１から入力アドレスＡＤのタグ及びエントリと待ち状態ＷＳとを省略した構成である。
【００３５】
サブレジスタファイル２４とメインレジスタファイル２１Ａとの間には、選択転送回路２６が接続されている。選択転送回路２６は、レジスタ２４１及び２４２にそれぞれ対応したセレクタ２６１及び２６２を備えている。セレクタ２６１の一方の入力端にはレジスタ２４１のオフセットＯＦＳが供給され、他方の入力端には入力アドレスＡＤが供給される。セレクタ２６１の出力は、レジスタ２１１の格納入力アドレスフィールドに接続されている。セレクタ２６１の制御入力端には、アドレスキュー制御回路１９Ａから選択制御信号ＳＥＬ１が供給される。選択制御信号ＳＥＬ１によりレジスタ２４１のオフセットＯＦＳが選択された場合には、その内容がレジスタ２１１のＡＤフィールドのＯＦＳフィールドのみに供給され、入力アドレスＡＤが選択された場合には、その内容がレジスタ２１１のＡＤフィールドに供給され、いずれの場合もアドレスキュー制御回路１９ＡからのラッチパルスＬＰ１１のタイミングでレジスタ２１１にラッチされる。
セレクタ２６２についてもセレクタ２６１と同様である。
【００３６】
タグ＆エントリ一致判定回路２５は、互いに同一構成のコンパレータ２５１と２５２とを備えている。コンパレータ２５１及び２５２の一方の入力端には入力アドレスＡＤが供給され、他方の入力端にはそれぞれレジスタ２１１及び２１２の格納入力アドレスのタグＴＡＧ及びエントリＥＮＴ並びに有効フラグＥＦの値が供給される。コンパレータ２５１は、入力アドレスＡＤのタグＴＡＧ及びエントリＥＮＴの値がそれぞれレジスタ２１１の格納入力アドレスのタグＴＡＧ及びエントリＥＮＴの値に一致し、かつ、レジスタ２１１の有効フラグＥＦが有効であることを示している場合、その出力ＥＱ１を活性にする。一致信号ＥＱ１は、アドレスキュー制御回路１９Ａに供給される。コンパレータ２５２についてもコンパレータ２５１と同様である。
【００３７】
入力アドレスＡＤが前回、レジスタ２１１に格納された場合、一致信号ＥＱ１が活性であれば、アドレスキュー制御回路１９ＡはラッチパルスＬＰ１２により入力アドレスＡＤのオフセットＯＦＳをレジスタ２４１にラッチさせ、一致信号ＥＱ１が不活性であれば、アドレスキュー制御回路１９Ａは選択制御信号ＳＥＬ２によりセレクタ２６２を入力アドレスＡＤ側に切り替え、ラッチパルスＬＰ２１により入力アドレスＡＤをレジスタ２１２にラッチさせる。
【００３８】
入力アドレスＡＤが前回、レジスタ２４１に格納された場合、アドレスキュー制御回路１９Ａは選択制御信号ＳＥＬ２によりセレクタ２６２を入力アドレスＡＤ側に切り替え、ラッチパルスＬＰ２１により入力アドレスＡＤをレジスタ２１２にラッチさせる。
【００３９】
入力アドレスＡＤが前回、レジスタ２１２に格納された場合、一致信号ＥＱ２が活性であれば、アドレスキュー制御回路１９ＡはラッチパルスＬＰ２２により入力アドレスＡＤのオフセットＯＦＳをレジスタ２４２にラッチさせ、一致信号ＥＱ２が不活性であれば、アドレスキュー制御回路１９Ａは選択制御信号ＳＥＬ１によりセレクタ２６１を入力アドレスＡＤ側に切り替え、ラッチパルスＬＰ１１により入力アドレスＡＤをレジスタ２１１にラッチさせる。
【００４０】
入力アドレスＡＤが前回、レジスタ２４２に格納された場合、アドレスキュー制御回路１９Ａは選択制御信号ＳＥＬ１によりセレクタ２６１を入力アドレスＡＤ側に切り替え、ラッチパルスＬＰ１１により入力アドレスＡＤをレジスタ２１１にラッチさせる。
【００４１】
アドレスキュー制御回路１９Ａは、レジスタ２１１の内容を読み出させた後、レジスタ２４１のオフセットＯＦＳを、セレクタ２６１を介しレジスタ２１１のオフセットフィールドにシフトさせ、レジスタ２４１の有効フラグＥＦ及び待ち状態ＷＳをリセットする。これにより、レジスタ２１１のタグ及びエントリ並びに待ち状態ＷＳが、レジスタ２４１のオフセットＯＦＳのためのデータとしても用いられる。
【００４２】
図３及び図４は、レジスタファイル２１Ａ及び２４の書き込み順及び読み出し順を説明するための動作シーケンス図である。図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｄ）はそれぞれ時刻Ｔ０〜Ｔ３及びＴ４〜Ｔ７での状態を示す。
【００４３】
ライトポインタＷＰの内容ｉは、次に書き込むレジスタファイル２１Ａ又は２４のアドレス値を示している。リードポインタＲＰの内容ｊは、次に読み出すメインレジスタファイル２１Ａのアドレス値を示している。
【００４４】
入力アドレスＡＤのタグＴＡＧ及びエントリＥＮＴがそれぞれメインレジスタファイル２１Ａの第ｉレジスタの格納入力アドレスのタグＴＡＧ及びエントリＥＮＴと一致している場合、ＥＱｉ＝‘１’、そうでない場合、ＥＱｉ＝‘０’であるとする。また、ＷＳ＝‘１’は、メインメモリ３０からキャッシュメモリ１７への１ロングワード書き込み待ちであることを示し、ＷＳ＝‘０’はこの書き込みが完了してキャッシュメモリ１７に対するリード待ちであることを示すものとする。さらに、メインレジスタファイル２１Ａのアドレスｉの有効フラグＥＦ及び待ち状態ＷＳをそれぞれＥＦｍｉ及びＷＳｉと表し、サブレジスタファイル２４の有効フラグＥＦをＥＦｓｉと表す。
【００４５】
アドレスキュー記憶・選択回路２０Ａへの入力アドレスＡＤの書き込みは、次の規則に従って行われる。
【００４６】
（１）ＷＰ＝ｉ、ＥＦｍｉ＝‘０’、ＥＱｉ＝‘０’及び入力アドレスＡＤがＡＤｉ（ＡＤ＝ＡＤｉ）であるとき、メインレジスタファイル２１Ａのアドレスｉに対し、ＡＤｉが書き込まれ、ＥＦｍｉ及びＷＳｉがセットされる。
【００４７】
（２）ＷＰ＝ｉ、ＥＦｍｉ＝‘１’、ＥＱｉ＝‘１’及びＡＤ＝ＡＤｉであるとき、サブレジスタファイル２４のアドレスｉに対し、ＡＤｉが書き込まれ、ＥＦｓｉがセットされ、ライトポインタＷＰが１だけインクリメントされる。
【００４８】
メインレジスタファイル２１Ａのレジスタ数がｎであるとき、ライトポインタＷＰの取りうる範囲は０〜ｎ−１であり、ライトポインタＷＰがｎ−１のときにライトポインタＷＰが１だけインクリメントされると１に戻る。この点は、リードポインタＲＰについても同様である。
【００４９】
（３）ＷＰ＝ｉ、ＥＦｍｉ＝‘１’、ＥＱｉ＝‘０’及びＡＤ＝ＡＤｉであるとき、ライトポインタＷＰが１だけインクリメントされてＷＰ＝ｉ＋１になり、サブレジスタファイル２４のアドレスｉ＋１に対し、ＡＤｉが書き込まれ、ＥＦｓｉがセットされる。
【００５０】
アドレスキュー記憶・選択回路２０Ａからの格納入力アドレスＡＤの読み出しは、次の規則に従って行われる。
【００５１】
（１）ＲＰ＝ｊ、ＥＦｍｊ＝‘１’、ＡＤ＝ＡＤｍｊ（メインレジスタファイル２１Ａのアドレスｊの格納入力アドレスがＡＤｍｊ）、ＥＦｓｊ＝‘１’及びＯＦＳ＝ＯＦＳｓｊ（サブレジスタファイル２１Ａのアドレスｊの格納入力アドレスのオフセットがＯＦＳｓｊ）であるとき、メインレジスタファイル２１ＡのアドレスｊからＡＤｊ及びＷＳが読み出され、オフセットＯＦＳｓｊがメインレジスタファイル２１Ａのアドレスｊに転送されてＡＤｍｉのオフセットにＯＦＳｓｊが書き込まれ、ＥＦｓｊがリセットされ、ＷＳｊがリセットされる。
【００５２】
（２）ＲＰ＝ｊ、ＥＦｍｊ＝‘１’、ＡＤ＝ＡＤｍｊ及びＥＦｓｊ＝‘０’であるとき、メインレジスタファイル２１ＡのアドレスｊからＡＤｍｊ及びＷＳｊが読み出され、ＥＦｍｊがリセットされ、リードポインタＲＰが１だけインクリメントされる。
【００５３】
最初、ライトポインタＷＰ及びリードポインタＲＰがゼロクリアされ、メインレジスタファイル２１Ａの全ての有効フラグＥＦ及び待ち状態ＷＳがリセットされている。
【００５４】
（Ｔ０）ＷＰ＝０、ＥＱ０＝‘０’及びＥＦｍ０＝‘０’であるので、メインレジスタファイル２１Ａのアドレス０に対し、ＡＤ＝ＡＤ０が書き込まれ、ＥＦｍ０及びＷＳ０がセットされる。
【００５５】
ＲＰ＝０であるので、メインレジスタファイル２１Ａのアドレス０からＡＤ０が読み出されて図１のメインメモリ制御回路２３に供給される。ＷＳ０＝‘１’であるので、メインメモリ制御回路２３により、ＡＤ０のタグ及びエントリに一致する一連のアドレスに対するリードアクセスがメインメモリ３０に対して開始される。
【００５６】
（Ｔ１）ＷＰ＝０、ＥＱ０＝‘１’及びＥＦｍ０＝‘１’であるので、サブレジスタファイル２４アドレス０に対し、ＡＤ＝ＡＤ１のオフセットが書き込まれ、ＥＦｓ０がセットされ、ライトポインタＷＰがインクリメントされて１になる。
【００５７】
（Ｔ２）ＷＰ＝１、ＥＱ０＝‘０’及びＥＦｍ１＝‘０’であるので、メインレジスタファイル２１Ａのアドレス１に対し、ＡＤ＝ＡＤ２が書き込まれ、ＥＦｍ１及びＷＳ１がセットされる。
【００５８】
（Ｔ３）ＷＰ＝１、ＥＱ１＝‘０’及びＥＦｍ１＝‘１’であるので、ライトポインタＷＰがインクリメントされて２になり、メインレジスタファイル２１Ａのアドレス２にＡＤ＝ＡＤ３が書き込まれ、ＥＦｍ２及びＷＳ２がセットされる。
【００５９】
時刻Ｔ１でのリードアクセスが完了して１ロングワードのリードデータがキャッシュメモリ１７に格納され、キャッシュ制御回路１６からアドレスキュー制御回路１９Ａへ更新完了信号が供給される。ＥＦｓ０＝‘１’であるので、アドレスキュー制御回路１９Ａはこれに応答して、ＡＤ１のオフセットをメインレジスタファイル２１Ａの同じアドレス０のレジスタのオフセットフィールドへ転送して書き込ませ、ＥＦｓ０をリセットする。アドレスキュー制御回路１９Ａはまた、メインレジスタファイル２１Ａに格納されている格納入力アドレスＡＤのうち、タグＴＡＧ及びエントリＥＮＴがＡＤ１のタグ及びエントリと同一で有効フラグＥＦが‘１’である全てのレジスタの待ち状態ＷＳを‘０’（キャッシュメモリアクセス待ち状態）にする。
【００６０】
（Ｔ４）ＷＰ＝２、ＥＱ２＝‘１’及びＥＦｍ２＝‘１’であるので、サブレジスタファイル２４のアドレス２に対し、ＡＤ＝ＡＤ４のオフセットＯＦＳが書き込まれ、ＥＦｓ２がセットされ、ライトポインタＷＰがインクリメントされて３になる。
【００６１】
メインレジスタファイル２１Ａのアドレス０について、ＡＤ１及び待ち状態ＷＳ０が読み出され、有効フラグＥＦｍ０がリセットされる。ＥＦｍ０＝ＥＦｓ０＝‘０’であるので、リードポインタＲＰがインクリメントされて１になる。ＷＳ０＝‘０’であるので、アドレスキュー制御回路１９Ａは、キャッシュ制御回路１６にＭＲＡ＝ＡＤ１及びＷＳ０を供給して、キャッシュ制御回路１６に対しこのアドレスのデータの読み出しを要求する。これにより、キャッシュメモリ１７から対応するデータが読み出される。
【００６２】
（Ｔ５）ＷＰ＝３、ＥＱ３＝‘０’及びＥＦｍ３＝‘０’であるので、メインレジスタファイル２１Ａのアドレス３に対し、ＡＤ＝ＡＤ５が書き込まれ、ＥＦｍ３及びＷＳ３がセットされる。
【００６３】
メインレジスタファイル２１Ａのアドレス１について、ＡＤ２及び待ち状態ＷＳ１が読み出され、有効フラグＥＦｍ１がリセットされる。ＥＦｍ０＝ＥＦｓ０＝‘０’であるので、リードポインタＲＰがインクリメントされて２になる。ＷＳ１＝‘０’であるので、アドレスキュー制御回路１９Ａは、キャッシュ制御回路１６にＭＲＡ＝ＡＤ２及びＷＳ１を供給して、キャッシュ制御回路１６に対しこのアドレスのデータの読み出しを要求する。これにより、キャッシュメモリ１７から対応するデータが読み出される。
【００６４】
（Ｔ６）ＷＰ＝３、ＥＱ３＝‘０’及びＥＦｍ３＝‘１’であるので、ライトポインタＷＰがインクリメントされて０に戻り、メインレジスタファイル２１Ａのアドレス０にＡＤ＝ＡＤ６が書き込まれ、ＥＦｍ０及びＷＳ０がセットされる。
【００６５】
メインレジスタファイル２１Ａのアドレス２からＡＤ３及びＷＳ２が読み出されて図１のメインメモリ制御回路２３に供給される。ＷＳ２＝‘１’であるので、メインメモリ制御回路２３により、ＡＤ０のタグ及びエントリに一致する一連のアドレスに対するリードアクセスがメインメモリ３０に対して開始される。
【００６６】
（Ｔ７）ＷＰ＝０、ＥＱ０＝‘０’及びＥＦｍ０＝‘１’であるので、ライトポインタＷＰがインクリメントされて１になり、メインレジスタファイル２１Ａのアドレス１にＡＤ＝ＡＤ７が書き込まれ、ＥＦｍ１及びＷＳ１がセットされる。
【００６７】
このようにして、アドレスキュー制御回路１９Ａによりアドレスキュー記憶・選択回路２０Ａに対するＦＩＦＯ制御が行なわれる。
【００６８】
図５は、図１２と同じ条件でＡＤ１〜ＡＤ４が順次格納される場合を示す動作シーケンス図である。
【００６９】
本第１実施形態によれば、サブレジスタファイル２４のレジスタが格納入力アドレスのタグ及びエントリ並びに待ち状態のフィールドをもつ必要がないので、アドレスキューの記憶容量の増大を抑制して、記憶可能な入力アドレスの数を増大させることが可能となり、これによりキャッシュミスアドレスキューの回路規模を縮小することができるという効果を奏する。
【００７０】
［第２実施形態］
図６は、本発明の第２実施形態のキャッシュミスアドレスキューの一部を示す概略ブロック図であり、図７はこのキャッシュミスアドレスキューの残りの部分を示す概略ブロック図である。
【００７１】
アドレスキュー記憶・選択回路２０Ｂは、図２の構成にさらに選択転送回路２７及び第２サブレジスタファイル２８を有する点で、図２のアドレスキュー記憶・選択回路２０Ａと異なる。すなわち、この回路では、第１サブレジスタファイル２４が選択転送回路２６を介してメインレジスタファイル２１Ａに接続され、第２サブレジスタファイル２８が選択転送回路２７を介して第１サブレジスタファイル２４に接続されている。第１サブレジスタファイル２４と第２サブレジスタファイル２８とは互いに同一構成であり、選択転送回路２６と２７とは互いに同一構成である。
【００７２】
アドレスキュー記憶・選択回路２０Ｂへの入力アドレスＡＤの書き込みは、次の規則に従って行われる。
【００７３】
（１）ＷＰ＝ｉ、ＥＦｍｉ‘０’、ＥＱｉ＝‘０’及びＡＤ＝ＡＤｉであるとき、メインレジスタファイル２１Ａのアドレスｉに対し、ＡＤｉが書き込まれ、ＥＦｍｉ及びＷＳｉがセットされる。
【００７４】
（２ａ）ＷＰ＝ｉ、ＥＦｍｉ‘１’、ＥＱｉ＝‘１’、第１サブレジスタファイル２４のアドレスｉの有効フラグＥＦ１ｓｉが‘０’、ＡＤ＝ＡＤｉであるとき、第１サブレジスタファイル２４のアドレスｉに対し、ＡＤｉが書き込まれ、有効フラグＥＦ１ｓがセットされ、そしてライトポインタＷＰが１だけインクリメントされる。
【００７５】
（２ｂ）ＷＰ＝ｉ、ＥＦｍｉ‘１’、ＥＱｉ＝‘１’、ＥＦ１ｓｉ＝‘１’、第２サブレジスタファイル２８のアドレスｉの有効フラグＥＦ２ｓｉが‘０’、ＡＤ＝ＡＤｉであるとき、第２サブレジスタファイル２８のアドレスｉに対し、ＡＤｉが書き込まれ、ＥＦ２ｓｉがセットされ、そしてライトポインタＷＰが１だけインクリメントされる。
【００７６】
（３）ＷＰ＝ｉ、ＥＦｍｉ‘１’、ＥＱｉ＝‘０’、ＡＤ＝ＡＤｉであるとき、ライトポインタＷＰが１だけインクリメントされてＷＰ＝ｉ＋１になり、第１サブレジスタファイル２４のアドレスｉ＋１に対し、ＡＤｉが書き込まれ、ＥＦ１ｓ（ｉ＋１）がセットされる。
【００７７】
アドレスキュー記憶・選択回路２０Ｂからの格納入力アドレスＡＤの読み出しは、次の規則に従って行われる。
【００７８】
（１ａ）ＲＰ＝ｊ、ＥＦｍｊ＝‘１’及びＡＤ＝ＡＤｊ、ＥＦ１ｓｊ＝‘１’及び第１サブレジスタファイル２４のアドレスｊの格納入力アドレスのオフセットＯＦＳがＯＦＳ１ｓｊ、第２サブレジスタファイル２８のアドレスｊの有効フラグＥＦ２ｓｊが‘０’であるとき、メインレジスタファイル２１ＡのアドレスｊからＡＤｊ及び待ち状態ＷＳｊが読み出され、オフセットＯＦＳ１ｓｊがメインレジスタファイル２１Ａのアドレスｊに転送されてＡＤｉのオフセットにＯＦＳ１ｓｊが書き込まれ、ＥＦ１ｓｊがリセットされ、ＷＳｊがリセットされる。
【００７９】
（１ｂ）ＲＰ＝ｊ、ＥＦｍｊ＝‘１’、ＡＤ＝ＡＤｊ、ＥＦ１ｓｊ＝‘１’、第１及び第２サブレジスタファイルのアドレスｊの格納入力アドレスのオフセットがそれぞれＯＦＳ１ｓｊ及びＯＦＳ２ｓｊ、並びに、ＥＦ２ｓｊ＝‘１’であるとき、メインレジスタファイル２１ＡのアドレスｊからＡＤｊ及びＷＳｊが読み出され、ＯＦＳ１ｓｊがメインレジスタファイル２１Ａのアドレスｊに転送されてＡＤｉのオフセットにＯＦＳ１ｓｊが書き込まれ、次いでオフセットＯＦＳ２ｓｊがサブレジスタファイル２４のアドレスｊに転送されてオフセットＯＦＳ１ｓｊがＯＦＳ２ｓｊに書き変えられ、ＥＦ２ｓｊがリセットされ、ＷＳｊがリセットされる。
【００８０】
（２）ＲＰ＝ｊ、ＥＦｍｊ＝‘１’、ＡＤ＝ＡＤｊ、ＥＦ１ｓｊ＝‘０’であるとき、メインレジスタファイル２１ＡのアドレスｊからＡＤｊ及びＷＳｊが読み出され、ＥＦｍｊがリセットされ、リードポインタＲＰが１だけインクリメントされる。
【００８１】
本第２実施形態によっても、上記第１実施形態と同様な効果が得られる。
【００８２】
［第３実施形態］
図８は、本発明の第３実施形態のキャッシュミスアドレスキュー示す概略ブロック図である。
【００８３】
アドレスキュー記憶・選択回路２０Ｃでは、サブレジスタファイル２４Ａのレジスタ２４１Ａ及び２４２Ａがいずれも、オフセットＯＦＳのみならずタグＴＡＧのフィールドを有する点で、図２のサブレジスタファイル２４と異なっている。また、タグ＆エントリ一致判定回路２５Ａのコンパレータ２５１Ａは、この違いに対応して、入力アドレスＡＤのエントリＥＮＴの値がレジスタ２１１の格納入力アドレスのエントリの値に一致し、かつ、レジスタ２１１の有効フラグＥＦが‘１’である場合、その出力一致信号ＥＱ１を活性にする。一致信号ＥＱ１は、アドレスキュー制御回路１９Ａに供給される。コンパレータ２５２Ａについてもコンパレータ２５１Ａと同様である。
【００８４】
アドレスキュー記憶・選択回路２０Ｃへの入力アドレスＡＤの書き込み及びアドレスキュー記憶・選択回路２０Ｃからの格納入力アドレスの読み出しの規則は、上記第１実施例と同様である。
【００８５】
本第３実施形態によれば、入力アドレスＡＤのエントリＥＮＴの値が、前回メインレジスタファイル２１Ａに書き込まれた格納入力アドレスのエントリの値に一致する場合、入力アドレスＡＤのタグＴＡＧ及びオフセットＯＦＳがサブレジスタファイル２４Ａに書き込まれ、上記第１実施形態と同様な効果が得られる。
【００８６】
［第４実施形態］
図９は、本発明の第４実施形態のキャッシュミスアドレスキューを示す概略ブロック図である。
【００８７】
アドレスキュー記憶・選択回路２０Ｄでは、サブレジスタファイル２４Ｂのレジスタ２４１Ｂ及び２４２Ｂがいずれも、オフセットＯＦＳのみならずエントリＥＮＴのフィールドを有する点で、図２のサブレジスタファイル２４と異なっている。また、タグ＆エントリ一致判定回路２５Ｂのコンパレータ２５１Ｂは、この違いに対応して、格納入力アドレスＡＤのタグＴＡＧの値がレジスタ２１１の格納入力アドレスのタグの値に一致し、かつ、レジスタ２１１の有効フラグＥＦが‘１’である場合、その出力一致信号ＥＱ１を活性にする。一致信号ＥＱ１は、アドレスキュー制御回路１９Ａに供給される。コンパレータ２５２Ｂについてもコンパレータ２５１Ｂと同様である。
【００８８】
アドレスキュー記憶・選択回路２０Ｄへの入力アドレスＡＤの書き込み及びアドレスキュー記憶・選択回路２０Ｄからの格納入力アドレスの読み出しの規則は、上記第１実施例と同様である。
【００８９】
本第４実施形態によれば、入力アドレスＡＤのタグＴＡＧの値が、前回メインレジスタファイル２１Ａに書き込まれた格納入力アドレスのタグの値に一致する場合、入力アドレスＡＤのエントリＥＮＴ及びオフセットＯＦＳがサブレジスタファイル２４Ｂに書き込まれ、上記第１実施形態と同様な効果が得られる。
【００９０】
なお、本発明には外にも種々の変形例が含まれる。
【００９１】
例えば、図２においてタグ＆エントリ一致判定回路２５は、一方の入力端に入力アドレスＡＤのタグＴＡＧ及びエントリＥＮＴの値が供給される１つのコンパレータと、出力端が該コンパレータの他方の入力端に接続され複数の入力端にそれぞれメインレジスタファイル２１Ａの対応するレジスタのタグ及びエントリの値が供給されるマルチプレクサとを備えた構成であってもよい。この点は、図６、図８及び図９についても同様である。
【００９２】
また、図７及び図８ではメインレジスタファイル２１Ａに対し各レジスタのビット長がメインレジスタファイル２１Ａより短いサブレジスタファイルを２列備えた場合を説明したが、３列以上備えた構成であってもよいことは勿論である。この点は第３及び第４実施例においてメインレジスタファイル２１Ａに対し各レジスタのビット長がメインレジスタファイル２１Ａより短いサブレジスタファイルを複数列備える場合についても同様である。
【００９３】
さらに、待ち状態情報としてのＷＳを複数ビットにして、待ち状態をさらに詳しく分類した構成であってもよい。
【００９４】
また、本発明のキャッシュミスアドレスキューは、データキャッシュのみならず命令キャッシュに対しても適用できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の、メインメモリに接続されたプロセッサの概略ブロック図である。
【図２】本第１実施形態の特徴部分であるキャッシュミスアドレスキューのより詳細な構成を、簡単化のためにメインレジスタファイルのレジスタ数が２である場合について示す概略ブロック図である。
【図３】レジスタファイルの書き込み順及び読み出し順を説明するための動作シーケンス図である。
【図４】図３の続きの動作シーケンス図である。
【図５】入力アドレスＡＤ１〜ＡＤ４が順次格納される場合を示す動作シーケンス図である。
【図６】本発明の第２実施形態のキャッシュミスアドレスキューの一部を示す概略ブロック図である。
【図７】該第２実施形態のキャッシュミスアドレスキューの残りの部分を示す概略ブロック図である。
【図８】本発明の第３実施形態のキャッシュミスアドレスキュー示す概略ブロック図である。
【図９】本発明の第４実施形態のキャッシュミスアドレスキューを示す概略ブロック図である。
【図１０】メインメモリに接続された従来のプロセッサを示す概略ブロック図である。
【図１１】入力アドレスＡＤの、キャッシュメモリとの関係で定義されるフィールド構成と、タグテーブルと、ヒット／ミス判定回路との関係を示す説明図である。
【図１２】図１０中のキャッシュミスアドレスキューの動作シーケンス図である。
【符号の説明】
１０、１０Ａ　プロセッサ
１１　命令実行回路
１２、１２Ａ　データアクセス回路
１４　タグテーブル
１５　ヒット／ミス判定回路
１６　キャッシュ制御回路
１７　キャッシュメモリ
１８、２２、２６１、２６２、２７１、２７２　セレクタ
１９、１９Ａ、１９Ｂ　アドレスキュー制御回路
２０、２０Ａ〜２０Ｅ　アドレスキュー記憶・選択回路
２１、２９１　レジスタファイル
２１Ａ、２１Ｂ　メインレジスタファイル
２３　メインメモリ制御回路
２４、２４Ａ、２４Ｂ　サブレジスタファイル
２１１、２１２、２１１Ｂ、２１２Ｂ、２４１、２４２、２４１Ａ、２４２Ａ、２４１Ｂ、２４２Ｂ　レジスタ
２５、２５Ａ、２５Ｂ　タグ＆エントリ一致判定回路
２５１、２５２、２５１Ａ、２５２Ａ、２５１Ｂ、２５２Ｂ　コンパレータ
２８　第２サブレジスタファイル
２６、２７　選択転送回路
３０　メインメモリ
ＡＤ　入力アドレス
ＲＤ　リードデータ
ＲＱ　リクエスト信号
ＡＣＫ　アクノリッジ信号
ＢＳＹ　ビジー信号
ＲＡ　リードアドレス
ＭＲＱ　メインメモリリードリクエスト信号
ＭＲＡ　メインメモリリードアドレス
ＷＳ　待ち状態
ＲＤＹ　レディー信号
ＣＤ　キャッシュライトデータ
ＴＡＧ　タグ
ＥＮＴ　エントリ
ＯＦＳ　オフセット
ＥＱ１、ＥＱ２　一致信号
ＬＰ１１、ＬＰ１２、ＬＰ２１、ＬＰ２２　ラッチパルス
ＳＥＬ、ＳＥＬ２　選択制御信号
ＷＰ　ライトポインタ
ＲＰ　リードポインタ
【図１】
2004078706.tif 000003
【図２】
2004078706.tif 000004
【図３】
2004078706.tif 000005
【図４】
2004078706.tif 000006
【図５】
2004078706.tif 000007
【図６】
2004078706.tif 000008
【図７】
2004078706.tif 000009
【図８】
2004078706.tif 000010
【図９】
2004078706.tif 000011
【図１０】
2004078706.tif 000012
【図１１】
2004078706.tif 000013
【図１２】
2004078706.tif 000014