(57)【要約】【課題】電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的にない可変利得増幅回路を提供する。【解決手段】複数のエミッタ接地増幅回路を構成するバイポーラトランジスタＱ１、Ｑ３、Ｑ５及びＱ２、Ｑ４、Ｑ６のベースを共通とし、バイポーラトランジスタのエミッタ側にそれぞれスイッチＳＷ２、ＳＷ１、ＳＷ０を設けて構成する。スイッチＳＷ２、ＳＷ１、ＳＷ０を切り替えてエミッタ側を接地電位ｇｎｄにすることにより、電圧利得の異なるエミッタ接地増幅回路を選択して電圧利得を制御する。また、各エミッタ接地増幅回路の間でコレクタ電流Ｉ０とエミッタ抵抗Ｒｅをそれぞれ異なる値とし、コレクタ電流Ｉ０の比がエミッタ抵抗Ｒｅの比に反比例するように設定することにより、電圧利得を下げたときにコレクタ電流Ｉ０が減り、かつ歪み特性の劣化を実質的になくすことができる。【選択図】  図１
2004266309.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタを用いた電圧利得の異なる複数のエミッタ接地の増幅回路と、
前記複数の増幅回路を選択するスイッチ手段とを備え、
前記バイポーラトランジスタのベースを共通接続すると共に、前記バイポーラトランジスタのエミッタ側のそれぞれに前記スイッチ手段を接続した可変利得増幅回路。
【請求項２】
バイポーラトランジスタを用いた電圧利得の異なる複数のエミッタ接地−ベース接地のカスケード接続からなる増幅回路と、
前記複数の増幅回路を選択するスイッチ手段とを備え、
前記エミッタ接地のバイポーラトランジスタのベースを共通接続すると共に、前記バイポーラトランジスタのエミッタ側のそれぞれに前記スイッチ手段を接続した可変利得増幅回路。
【請求項３】
前記複数の増幅回路の相互間で、コレクタ電流の比がエミッタ抵抗の比に反比例する請求項１又は２に記載の可変利得増幅回路。
【請求項４】
前記複数の増幅回路におけるエミッタ接地のトランジスタの相互間で、エミッタ面積の比がエミッタ抵抗の比に反比例する請求項１〜３のいずれかに記載の可変利得増幅回路。
【請求項５】
前記複数の増幅回路におけるエミッタ接地のトランジスタの相互間で、エミッタ面積の比が２のべき乗となる請求項１〜４のいずれかに記載の可変利得増幅回路。
【請求項６】
前記複数の増幅回路の相互間で、エミッタ抵抗の比が２のべき乗となる請求項１〜５のいずれかに記載の可変利得増幅回路。
【請求項７】
電界効果トランジスタを用いた電圧利得の異なる複数のソース接地の増幅回路と、
前記複数の増幅回路を選択するスイッチ手段とを備え、
前記電界効果トランジスタのゲートを共通接続すると共に、前記電界効果トランジスタのソース側のそれぞれに前記スイッチ手段を接続した可変利得増幅回路。
【請求項８】
電界効果トランジスタを用いた電圧利得の異なる複数のソース接地−ゲート接地のカスケード接続からなる増幅回路と、
前記複数の増幅回路を選択するスイッチ手段とを備え、
前記ソース接地の電界効果トランジスタのゲートを共通接続すると共に、前記電界効果トランジスタのソース側のそれぞれに前記スイッチ手段を接続した可変利得増幅回路。
【請求項９】
前記複数の増幅回路の相互間で、ドレイン電流の比がソース抵抗の比に反比例する請求項７又は８に記載の可変利得増幅回路。
【請求項１０】
前記複数の増幅回路におけるソース接地のトランジスタの相互間で、ゲート幅の比がソース抵抗の比に反比例する請求項７〜９のいずれかに記載の可変利得増幅回路。
【請求項１１】
前記複数の増幅回路におけるソース接地のトランジスタの相互間で、ゲート幅の比が２のべき乗となる請求項７〜１０のいずれかに記載の可変利得増幅回路。
【請求項１２】
前記複数の増幅回路の相互間で、ソース抵抗の比が２のべき乗となる請求項７〜１１のいずれかに記載の可変利得増幅回路。
【請求項１３】
前記スイッチ手段が電流源により構成される請求項１〜１２のいずれかに記載の可変利得増幅回路。
【請求項１４】
前記スイッチ手段がトランジスタにより構成される請求項１〜１２のいずれかに記載の可変利得増幅回路。
【請求項１５】
前記スイッチ手段がインバータにより構成される請求項１〜１２のいずれかに記載の可変利得増幅回路。
【請求項１６】
前記複数の増幅回路のそれぞれに対応する複数のバイアス回路を有する請求項１〜１５のいずれかに記載の可変利得増幅回路。
【請求項１７】
ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路のいずれか１つを選択するデコーダを有する請求項１〜１６のいずれかに記載の可変利得増幅回路。
【請求項１８】
ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路の任意の組み合わせを選択するデコーダを有する請求項１〜１６のいずれかに記載の可変利得増幅回路。
【請求項１９】
ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路のいずれか１つを選択する第１のデコーダと、入力されるディジタル信号に応じた出力によって前記複数の増幅回路の任意の組み合わせを選択する第２のデコーダとを有する請求項１〜１６のいずれかに記載の可変利得増幅回路。
【請求項２０】
請求項１〜１９のいずれかに記載の可変利得増幅回路を増幅回路として備えた無線通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変利得増幅回路及びこれを備えた無線通信装置に関する。
【０００２】
【従来の技術】
従来の可変利得増幅回路の例を図３２〜図３４に示す。図３２に示す第１の従来例の可変利得増幅回路は、バイポーラトランジスタＱ１、Ｑ２からなる一組のエミッタ接地増幅回路と、バイポーラトランジスタＱ３とＱ４、Ｑ５とＱ６からなる差動対とを備えた構成である。この構成において、入力信号ＶｉｎはバイポーラトランジスタＱ１とＱ２のベースに入力され、エミッタ接地増幅回路の出力電流は、差動対を構成するバイポーラトランジスタＱ３〜Ｑ６のベースに入力される利得制御電圧Ｖｇｃに従って分流される。この可変利得増幅回路の電圧利得Ａｖ２は、理想的なバイポーラトランジスタを仮定すると、次の式１ａで表され、利得制御電圧Ｖｇｃに従って制御される。
【０００３】
Ａｖ２＝ｇｍ２・ＺＬ・ｅｘｐ（Ｖｇｃ／Ｖｔ）／（ｅｘｐ（Ｖｇｃ／Ｖｔ）＋１）    …（１ａ）
但し、ｇｍ２は次の式１ｂで表される。
ｇｍ２＝１／（（Ｖｔ／Ｉ０）＋（Ｒｅ））        …（１ｂ）
また、Ｖｔは、熱電圧（室温で約２６ｍＶ）である（例えば、非特許文献１参照）。
【０００４】
図３３に示す第２の従来例の可変利得増幅回路は、バイポーラトランジスタＱ３、Ｑ４を定電流源として用い、利得制御電圧Ｖｇｃに従ってコレクタ電流Ｉ０を変えることにより、バイポーラトランジスタＱ１、Ｑ２からなる一組のエミッタ接地増幅回路の利得を制御する構成となっている。この可変利得増幅回路の電圧利得Ａｖ３は、理想的なバイポーラトランジスタを仮定して、次の式２ａで表され、利得制御電圧Ｖｇｃに従って制御される。
【０００５】
Ａｖ３＝ｇｍ３・ＺＬ        …（２ａ）
但し、ｇｍ３，Ｖｇｃは次の式２ｂ，２ｃで表される。
ｇｍ３＝１／（（Ｖｔ／Ｉ０）＋（Ｒｅ））        …（２ｂ）
Ｒｅ・Ｉ０＋Ｖｔ・ｌｏｇ（Ｉ０／Ｉｓ）＝Ｖｇｃ    …（２ｃ）
ここで、ＩｓはバイポーラトランジスタＱ３、Ｑ４の飽和電流であり、ｌｏｇ（）は自然対数関数を表す（例えば、特許文献１参照）。
【０００６】
また、図３４に示す第３の従来例の可変利得増幅回路は、図３３に示した第２の従来例と構成が同じであり、コレクタ電流Ｉ０を変えて電圧利得Ａｖ４を制御する点も同様であるが、コレクタ電流Ｉ０の変え方が異なる。この可変利得増幅回路の電圧利得Ａｖ４は、次の式３ａで表される。
【０００７】
Ａｖ４＝ｇｍ４・ＺＬ        …（３ａ）
但し、ｇｍ４は次の式３ｂによって表され、コレクタ電流Ｉ０によって電圧利得Ａｖ４を制御することができる（例えば、特許文献２参照）。
ｇｍ４＝１／（（Ｖｔ／Ｉ０）＋（Ｒｅ））        …（３ｂ）
【０００８】
【非特許文献１】
Ｒｏｂｅｒｔ  Ｇ．  Ｍｅｙｅｒ，  ａｎｄ  Ｗｉｌｌｉａｍ  Ｄ．  Ｍａｃｋ，  「Ａ  ＤＣ  ｔｏ  １−ＧＨｚ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｍｏｎｏｌｉｔｈｉｃ  Ｖａｒｉａｂｌｅ−Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ」，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，
１９９１年１１月，第２６巻，第１１号，ｐ．１６７３−１６８０  （Ｆｉｇ．２）
【特許文献１】
特表平１０−５０３９１７号公報（図１）
【特許文献２】
実開平０１−１７９６２０号公報（図１）
【０００９】
【発明が解決しようとする課題】
しかしながら、図３２に示した第１の従来例の可変利得増幅回路は、式１ａ及び式１ｂから分かるように、利得制御電圧Ｖｇｃによらず常に一定のコレクタ電流Ｉ０を消費する。一方、歪み特性の一つである３次相互変調歪みの希望波に対する抑圧比ＩＭ３は、理想的なバイポーラトランジスタを仮定すると、次の式４で表すことができる。
【００１０】
2004266309.tif 000003
ここで、｜｜は絶対値を表す。また、ここでは簡単のため、差動増幅回路の中点接地の考え方が成り立つという近似を使った。大信号になると一般にこの近似からずれてくるので、ＩＭ３はさらに劣化する。
【００１１】
この式４からも分かるように、コレクタ電流Ｉ０は歪み特性で律則され、抑圧比ＩＭ３を良好に保つためには比較的大きなコレクタ電流が必要である。ここで、図３５（ａ），（ｂ）に、上記式１ａ，１ｂ及び式４から算出した、制御電圧Ｖｇｃを変えて電圧利得Ａｖ（式においてＡｖ２）を制御した場合の電圧利得Ａｖに対する抑圧比ＩＭ３とコレクタ電流Ｉ０との関係を示す。この図において、抑圧比ＩＭ３及び電圧利得Ａｖは、真数ではなくｄＢｃ単位、又はｄＢ単位の対数で表している。このように、第１の従来例の可変利得増幅回路は、電圧利得によらず常に比較的大きな電流を消費し、電圧利得を下げても電流が減少しないという問題があった。
【００１２】
これに対して、図３３に示した第２の従来例、及び図３４に示した第３の従来例の可変利得増幅回路は、式２ａ，２ｂ及び式３ａ，３ｂから分かるように、電圧利得を下げたときにコレクタ電流が減少する。一方、抑圧比ＩＭ３は、式４と同じになり、理想的なバイポーラトランジスタを仮定すると、次の式５で表すことができる。
【００１３】
2004266309.tif 000004
ここでも簡単のため、差動増幅回路の中点接地の考え方が成り立つという近似を使った。大信号になると一般にこの近似からずれてくるので、ＩＭ３はさらに劣化する。
【００１４】
式５から分かることは、これらの第２及び第３の従来例の可変利得増幅回路は、電圧利得Ａｖ（式においてＡｖ３又はＡｖ４）を下げる際にコレクタ電流Ｉ０が減少するので、２・Ｒｅ＝（Ｖｔ／Ｉ０）となる特異点を除いて抑圧比ＩＭ３が劣化するという問題がある。図３６（ａ），（ｂ）に、上記式２ａ，２ｂ又は３ａ，３ｂ及び式５から算出した、制御電圧Ｖｇｃ又はコレクタ電流Ｉ０を変えて電圧利得Ａｖを制御した場合の電圧利得Ａｖに対する抑圧比ＩＭ３とコレクタ電流Ｉ０との関係を示す。
【００１５】
本発明は、上記課題を解決するためになされたもので、その目的は、電圧利得を下げたときに電流が減少し、かつ抑圧比で代表される歪み特性の劣化が実質的に無い優れた可変利得増幅回路及びこれを備えた無線通信装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明に係る可変利得増幅回路は、バイポーラトランジスタを用いた電圧利得の異なる複数のエミッタ接地の増幅回路と、前記複数の増幅回路を選択するスイッチ手段とを備え、前記バイポーラトランジスタのベースを共通接続すると共に、前記バイポーラトランジスタのエミッタ側のそれぞれに前記スイッチ手段を接続したものである。
【００１７】
上記構成によれば、電圧利得を下げたときに電流が減り、かつ抑圧比で代表される歪み特性の劣化を実質的に無くすことが可能となる。
【００１８】
本発明に係る可変利得増幅回路は、バイポーラトランジスタを用いた電圧利得の異なる複数のエミッタ接地−ベース接地のカスケード接続からなる増幅回路と、前記複数の増幅回路を選択するスイッチ手段とを備え、前記エミッタ接地のバイポーラトランジスタのベースを共通接続すると共に、前記バイポーラトランジスタのエミッタ側のそれぞれに前記スイッチ手段を接続したものである。
【００１９】
上記構成によれば、電圧利得を下げたときに電流が減り、かつ抑圧比で代表される歪み特性の劣化を実質的に無くすことができる効果に加えて、利得制御のダイナミックレンジを広げることが可能となる。
【００２０】
また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路の相互間で、コレクタ電流の比がエミッタ抵抗の比に反比例するものとする。
【００２１】
上記構成により、コレクタ電流の比がエミッタ抵抗の比に反比例、すなわちコレクタ電流の比とエミッタ抵抗の逆数の比とを等しくすることによって、電圧利得の異なる複数の増幅回路をスイッチ手段で選択して切り替えることで、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことが可能となる。また、エミッタ抵抗として同相のエミッタ抵抗を追加すれば、外部からの耐ノイズ性を強化することが可能である。
【００２２】
また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路におけるエミッタ接地のトランジスタの相互間で、エミッタ面積の比がエミッタ抵抗の比に反比例するものとする。
【００２３】
上記構成により、エミッタ面積の比がエミッタ抵抗の比に反比例、すなわちエミッタ面積の比とエミッタ抵抗の逆数の比とを等しくすることによって、電圧利得の異なる複数の増幅回路をスイッチ手段で選択して切り替えることで、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことが可能となる。
【００２４】
また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路におけるエミッタ接地のトランジスタの相互間で、エミッタ面積の比が２のべき乗となるものとする。
【００２５】
上記構成により、素子の物理的な形状を考えた際にエミッタ面積比を精度良く実現し易くなる。例えば、可変利得増幅回路をＩＣ又はＬＳＩとしてマスクレイアウトする場合に、同じ形状のバイポーラトランジスタを２個並列に接続することによって、エミッタ面積を精度良く２倍にすることが可能である。
【００２６】
また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路の相互間で、エミッタ抵抗の比が２のべき乗となるものとする。
【００２７】
上記構成により、素子の物理的な形状を考えた際にエミッタ抵抗の比を精度良く実現し易くなる。例えば、可変利得増幅回路をＩＣ又はＬＳＩとしてマスクレイアウトする場合に、同じ形状の抵抗素子を２個並列に接続することによって、抵抗値を精度良く１／２にすることが可能である。
【００２８】
本発明に係る可変利得増幅回路は、電界効果トランジスタを用いた電圧利得の異なる複数のソース接地の増幅回路と、前記複数の増幅回路を選択するスイッチ手段とを備え、前記電界効果トランジスタのゲートを共通接続すると共に、前記電界効果トランジスタのソース側のそれぞれに前記スイッチ手段を接続したものである。
【００２９】
上記構成によれば、電圧利得を下げたときに電流が減り、かつ抑圧比で代表される歪み特性の劣化を実質的に無くすことが可能となる。また、電界効果トランジスタを用いることにより、より低い電源電圧で回路を動作させることが可能となる。
【００３０】
本発明に係る可変利得増幅回路は、電界効果トランジスタを用いた電圧利得の異なる複数のソース接地−ゲート接地のカスケード接続からなる増幅回路と、前記複数の増幅回路を選択するスイッチ手段とを備え、前記ソース接地の電界効果トランジスタのゲートを共通接続すると共に、前記電界効果トランジスタのソース側のそれぞれに前記スイッチ手段を接続したものである。
【００３１】
上記構成によれば、電圧利得を下げたときに電流が減り、かつ抑圧比で代表される歪み特性の劣化を実質的に無くすことができる効果に加えて、利得制御のダイナミックレンジを広げることが可能となる。また、電界効果トランジスタを用いることにより、より低い電源電圧で回路を動作させることが可能となる。
【００３２】
また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路の相互間で、ドレイン電流の比がソース抵抗の比に反比例するものとする。
【００３３】
上記構成により、ドレイン電流の比がソース抵抗の比に反比例、すなわちドレイン電流の比とソース抵抗の逆数の比とを等しくすることによって、電圧利得の異なる複数の増幅回路をスイッチ手段で選択して切り替えることで、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことが可能となる。また、ソース抵抗として同相のソース抵抗を追加すれば、外部からの耐ノイズ性を強化することが可能である。
【００３４】
また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路におけるソース接地のトランジスタの相互間で、ゲート幅の比がソース抵抗の比に反比例するものとする。
【００３５】
上記構成により、ゲート幅の比がソース抵抗の比に反比例、すなわちゲート幅の比とソース抵抗の逆数の比とを等しくすることによって、電圧利得の異なる複数の増幅回路をスイッチ手段で選択して切り替えることで、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことが可能となる。
【００３６】
また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路におけるソース接地のトランジスタの相互間で、ゲート幅の比が２のべき乗となるものとする。
【００３７】
上記構成により、素子の物理的な形状を考えた際にゲート幅の比を精度良く実現し易くなる。例えば、可変利得増幅回路をＩＣ又はＬＳＩとしてマスクレイアウトする場合に、同じ形状のＭＯＳトランジスタを２個並列に接続することによって、ゲート幅を精度良く２倍にすることが可能である。
【００３８】
また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路の相互間で、ソース抵抗の比が２のべき乗となるものとする。
【００３９】
上記構成により、素子の物理的な形状を考えた際にソース抵抗の比を精度良く実現し易くなる。例えば、可変利得増幅回路をＩＣ又はＬＳＩとしてマスクレイアウトする場合に、同じ形状の抵抗素子を２個並列に接続することによって、抵抗値を精度良く１／２にすることが可能である。
【００４０】
また、上記いずれかの可変利得増幅回路において、前記スイッチ手段が電流源により構成されるものとする。
【００４１】
上記構成により、電流源によって複数の増幅回路のコレクタ電流またはドレイン電流をそれぞれ設定し、外部制御信号により切り替えることで、電圧利得の異なる複数の増幅回路を選択して電圧利得を制御できるため、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことができる。
【００４２】
また、上記いずれかの可変利得増幅回路において、前記スイッチ手段がトランジスタにより構成されるものとする。
【００４３】
上記構成により、トランジスタのスイッチ手段によって電圧利得の異なる複数の増幅回路を選択する際、選択するものは増幅回路のエミッタまたはソース側を接地電位にし、選択しないものについてはエミッタまたはソース側を開放することによって切り替えることで、電圧利得を制御できる。これにより、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことができる。また、トランジスタのオン抵抗がなるべく小さくなるようにするか、或いは、オン抵抗の比をエミッタ抵抗またはソース抵抗の比と同じにすることにより、電圧利得をより精度良く制御することが可能である。また、トランジスタを用いることで回路のＬＳＩ化が容易になる。
【００４４】
また、上記いずれかの可変利得増幅回路において、前記スイッチ手段がインバータにより構成されるものとする。
【００４５】
上記構成により、インバータのスイッチ手段によって電圧利得の異なる複数の増幅回路を選択する際、選択しないものについてはエミッタまたはソース側を正の電源電圧の電位にして切り替えることで、電圧利得を制御できる。これにより、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことができる。また、インバータを用いることで回路のＬＳＩ化が容易になる。
【００４６】
また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路のそれぞれに対応する複数のバイアス回路を有するものとする。
【００４７】
上記構成により、バイアス回路を設けることによって、電圧利得を制御する際のコレクタ電流またはドレイン電流の比を正確に実現することが可能となる。
【００４８】
また、上記いずれかの可変利得増幅回路において、ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路のいずれか１つを選択するデコーダを有するものとする。
【００４９】
上記構成により、デコーダを用いることによって、デコーダへの入力信号の値に応じて所定量の単位ごとに可変利得増幅回路の電圧利得を制御することが可能となる。
【００５０】
また、上記いずれかの可変利得増幅回路において、ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路の任意の組み合わせを選択するデコーダを有するものとする。
【００５１】
上記構成により、デコーダを用いることによって、デコーダへの入力信号の値に応じて所定範囲においてこれよりも細かい所定単位ごとに可変利得増幅回路の電圧利得を制御することが可能となる。
【００５２】
また、上記いずれかの可変利得増幅回路において、ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路のいずれか１つを選択する第１のデコーダと、入力されるディジタル信号に応じた出力によって前記複数の増幅回路の任意の組み合わせを選択する第２のデコーダとを有するものとする。
【００５３】
上記構成により、例えば第１のデコーダを用いた可変利得増幅回路と第２のデコーダを用いた可変利得増幅回路とを直列接続した構成とすることによって、デコーダへの入力信号の値に応じて所望の範囲において所定単位ごとに細かく可変利得増幅回路の電圧利得を制御することが可能となる。
【００５４】
また、本発明は、上記いずれかに記載の可変利得増幅回路を増幅回路として備えた無線通信装置を提供する。
【００５５】
上記構成により、無線回路において電圧利得を下げたときに電流が低減し、かつ歪み特性の劣化が実質的にない無線通信装置を実現することが可能となる。
【００５６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
［第１実施形態］
図１は本発明の第１実施形態に係る可変利得増幅回路の構成を示す回路図である。
【００５７】
第１実施形態の可変利得増幅回路は、複数のエミッタ接地増幅回路を構成するバイポーラトランジスタＱ１、Ｑ３、Ｑ５のベースとＱ２、Ｑ４、Ｑ６のベースをそれぞれ共通に接続すると共に、バイポーラトランジスタＱ１、Ｑ２のエミッタ側にスイッチＳＷ２を接続し、以下同様にバイポーラトランジスタＱ３、Ｑ４及びＱ５、Ｑ６の各エミッタ側にそれぞれＳＷ１、ＳＷ０を接続して構成される。このスイッチＳＷ２、ＳＷ１、ＳＷ０により、エミッタ接地増幅回路を選択可能となっている。
【００５８】
図１の構成において、外部からの制御信号によってスイッチＳＷ２、ＳＷ１、ＳＷ０のオンオフを切り替えて、バイポーラトランジスタ対のいずれかのエミッタ側を接地電位ｇｎｄにすると、そのバイポーラトランジスタ対はエミッタ接地増幅回路として動作し、エミッタ側を接地電位ｇｎｄにしない場合は、コレクタ電流が流れないので増幅回路として動作しない。このようにしてスイッチＳＷ２、ＳＷ１、ＳＷ０を切り替えることにより、電圧利得の異なる増幅回路を選択すれば、電圧利得を制御することが可能である。
【００５９】
本実施形態では、エミッタ接地増幅回路を構成する各バイポーラトランジスタの間でエミッタ面積の比を２のべき乗とし、かつそれぞれのエミッタ抵抗の抵抗値Ｒｅ０、Ｒｅ１、Ｒｅ２の比をバイポーラトランジスタのエミッタ面積の比に反比例するようにしている。すなわち、以下の式６ａ，６ｂの関係を満たすようにする。
【００６０】
Ｉｓ５＝Ｉｓ３／２＝Ｉｓ１／４    …（６ａ）
Ｒｅ０／４＝Ｒｅ１／２＝Ｒｅ２    …（６ｂ）
【００６１】
バイポーラトランジスタの間でエミッタ面積比を２のべき乗にしたのは、素子の物理的な形状を考えた際に面積比を精度良く実現し易いとの理由による。例えば、本実施形態の回路をＩＣ又はＬＳＩとしてマスクレイアウトする場合に、同じ形状の抵抗素子又はバイポーラトランジスタを２個並列に接続することによって、それぞれ抵抗値を精度良く１／２にしたり、エミッタ面積を精度良く２倍にすることができる。また、好ましくは、エミッタ抵抗の比についても２のべき乗となるよう構成する。ここで、バイポーラトランジスタのエミッタ面積の比を２のべき乗でなく任意の比にしても、それぞれのエミッタ抵抗値の比をバイポーラトランジスタのエミッタ面積の比に反比例するようにすれば、同様な回路動作が可能である。
【００６２】
また、ここでは簡単のためにバイポーラトランジスタＱ１、Ｑ２などのベースバイアス電圧を一定とすると、コレクタ電流Ｉ０の比も２のべき乗になる。すなわち、各バイポーラトランジスタによる増幅回路のコレクタ電流の比がエミッタ抵抗の比に反比例するようになる。さらに、スイッチＳＷ０、ＳＷ１、ＳＷ２のうち１つだけを接地電位ｇｎｄにした状態を、それぞれゲイン状態としてｇａｉｎ＿ｓｔａｔｅが０、１、２であると定義する。図１では、３個のスイッチを有して３ビット構成とした例を示しているが、ビット数を増減しても基本的な動作に変わりはない。
【００６３】
この第１実施形態の可変利得増幅回路の電圧利得Ａｖ１は、理想的なバイポーラトランジスタを仮定すると、次の式７ａで表されるようにゲイン状態ｇａｉｎ＿ｓｔａｔｅに従って制御することができる。
【００６４】
Ａｖ１＝ｇｍ１・ＺＬ        …（７ａ）
但し、ｇｍ１，Ｒｅ，Ｉ０は次の式７ｂ，７ｃ，７ｄで表される。
ｇｍ１＝１／（Ｒｅ＋（Ｖｔ／Ｉ０））        …（７ｂ）
Ｒｅ＝Ｒｅ５／（２ｇａｉｎ＿ｓｔａｔｅ）        …（７ｃ）
Ｉ０＝Ｉｃ１０・（２ｇａｉｎ＿ｓｔａｔｅ）        …（７ｄ）
ここで、２ｇａｉｎ＿ｓｔａｔｅは２のｇａｉｎ＿ｓｔａｔｅ乗を表し、Ｉｃ１０はｇａｉｎ＿ｓｔａｔｅが０のときのコレクタ電流Ｉ０とする。
【００６５】
以上の説明では、簡単のためにバイポーラトランジスタＱ１、Ｑ２などのベースのバイアス電圧は一定としたが、ベースのバイアス電圧が一定でなくても、バイアス回路を工夫して、コレクタ電流Ｉ０がエミッタ抵抗Ｒｅに反比例するように変化させれば、同様な利得制御が可能である。
【００６６】
図２は第１実施形態の応用例として、上述のコレクタ電流Ｉ０の比を正確に実現するためのバイアス回路も含めた可変利得増幅回路の構成例を示す回路図である。
【００６７】
この応用例の可変利得増幅回路は、複数のエミッタ接地増幅回路のそれぞれに対応してバイアス回路を設けることにより、ゲイン状態ｇａｉｎ＿ｓｔａｔｅによってコレクタ電流Ｉ０が変化しても、コレクタ電流Ｉ０の比を正確に実現することができる。上記式７ａ〜７ｄからも分かるように、この可変利得増幅回路は、電圧利得を下げたときにコレクタ電流が減少する。一方、抑圧比ＩＭ３は、上述した式３、式４と同じになり、理想的なバイポーラトランジスタを仮定すると、次の式８で表すことができる。
【００６８】
2004266309.tif 000005
ここではスイッチのオン抵抗が無視できれば、中点は完全に接地電位ｇｎｄになっているので、理想的なバイポーラトランジスタの場合には完全に上式に一致する。
【００６９】
式７ｃ、７ｄを式８に代入すると、この可変利得増幅回路は、ｇａｉｎ＿ｓｔａｔｅを変えても抑圧比ＩＭ３は変わらないことが分かる。すなわち、電圧利得Ａｖを下げても抑圧比は一定となる。ここで、図３（ａ），（ｂ）に、上記式７ａ〜７ｄ及び式８から算出した、ｇａｉｎ＿ｓｔａｔｅを変えて電圧利得Ａｖ（式においてＡｖ１）を制御した場合の電圧利得Ａｖに対する抑圧比ＩＭ３とコレクタ電流Ｉ０との関係を示す。
【００７０】
以上のように第１実施形態によれば、複数のエミッタ接地増幅回路を構成するバイポーラトランジスタ対のベースを共通とし、各エミッタ接地増幅回路を構成するバイポーラトランジスタ対のエミッタ側にそれぞれスイッチを設け、それらのスイッチでエミッタ接地増幅回路を選択することにより、電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的にない可変利得増幅回路を実現することができる。
【００７１】
なお、図１の構成では、スイッチＳＷ２、ＳＷ１、ＳＷ０を切り替えてバイポーラトランジスタのエミッタ側を接地電位ｇｎｄにする構成にしたが、他の変形例も考えられる。図４は第１実施形態の変形例の構成を示す回路図である。この変形例は、スイッチＳＷ２、ＳＷ１、ＳＷ０の切り替えによってバイポーラトランジスタのエミッタ側を接地電位ｇｎｄにしないで正の電源電圧Ｖｃｃにするようにしたものである。このような回路構成にしても同様の効果を得ることができる。
【００７２】
［第２実施形態］
図５は本発明の第２実施形態に係る可変利得増幅回路の構成を示す回路図である。
【００７３】
第２実施形態の可変利得増幅回路は、図１に示した第１実施形態における差動形式の回路を片相形式にしたものである。この可変利得増幅回路は、複数のエミッタ接地増幅回路を構成するバイポーラトランジスタＱ１、Ｑ３、Ｑ５のベースを共通に接続すると共に、各エミッタ側にそれぞれスイッチＳＷ２、ＳＷ１、ＳＷ０を接続して構成される。
【００７４】
回路動作は第１実施形態と同じであり、図５の構成において、スイッチＳＷ２、ＳＷ１、ＳＷ０を切り替えて、バイポーラトランジスタのいずれかのエミッタ側を接地電位ｇｎｄにすると、そのバイポーラトランジスタはエミッタ接地増幅回路として動作し、エミッタ側を接地電位ｇｎｄにしない場合は、コレクタ電流が流れないので増幅回路として動作しない。このようにしてスイッチＳＷ２、ＳＷ１、ＳＷ０を切り替えることにより、電圧利得の異なる増幅回路を選択すれば、電圧利得を制御することができる。
【００７５】
このように第２実施形態によれば、複数のエミッタ接地増幅回路を構成するバイポーラトランジスタのベースを共通とし、各エミッタ接地増幅回路を構成するバイポーラトランジスタのエミッタ側にそれぞれスイッチを設け、それらのスイッチでエミッタ接地増幅回路を選択することにより、電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的にない可変利得増幅回路を実現することができる。
【００７６】
［第３実施形態］
図６は本発明の第３実施形態に係る可変利得増幅回路の構成を示す回路図である。第３実施形態は、上記第１実施形態の構成を一部変更した例である。
【００７７】
第３実施形態と第１実施形態との構成上の相違は、各バイポーラトランジスタ対に同相のエミッタ抵抗Ｒｅｃ０、Ｒｅｃ１、Ｒｅｃ２を加えたことである。その他は第１実施形態と同様に構成されている。この同相のエミッタ抵抗Ｒｅｃ０、Ｒｅｃ１、Ｒｅｃ２の抵抗値比は、エミッタ抵抗Ｒｅ０、Ｒｅ１、Ｒｅ２と同様にエミッタ面積比に反比例するように、次の式６ｃの関係を満たすようにする。
【００７８】
Ｒｅｃ０／４＝Ｒｅｃ１／２＝Ｒｅｃ２        …（６ｃ）
【００７９】
これによってコレクタ電流の比を一定に保つことができる。また、同相のエミッタ抵抗Ｒｅｃ０、Ｒｅｃ１、Ｒｅｃ２を加えることによって、同相信号の電圧利得を小さくできるので、外部からのノイズに対して強くなるという効果が新たに得られる。差動信号の電圧利得とコレクタ電流及び抑圧比の関係は、第１実施形態の場合と同じであり、同様の効果がある。
【００８０】
図７は第３実施形態の変形例の構成を示す回路図である。この変形例は、エミッタ抵抗の接続構成が異なるものである。バイポーラトランジスタＱ１、Ｑ２などから見たエミッタ抵抗がＲｅ２とＲｅｃ２の並列接続の抵抗値に等価であるという見方をすれば、図６の可変利得増幅回路と同様の増幅回路と考えることができる。よって、この変形例においても同様の効果がある。
【００８１】
［第４実施形態］
図８及び図９は本発明の第４実施形態に係る可変利得増幅回路の構成を示す回路図である。第４実施形態は、上記第１実施形態の構成を一部変更した例である。
【００８２】
第４実施形態と第１実施形態との構成上の相違は、スイッチとして電流源４１，４２，４３を用いたことである。その他は第１実施形態と同様に構成されている。なお、図８と図９は、エミッタ抵抗Ｒｅ０、Ｒｅ１、Ｒｅ２と電流源４１，４２，４３の接続構成を変えた例をそれぞれ示している。この第４実施形態の可変利得増幅回路において、電流源４１〜４３で設定されるコレクタ電流の比を上記式７ｄのように設定すれば、電圧利得とコレクタ電流及び抑圧比の関係がいずれも第１実施形態と同じになり、同様の効果がある。
【００８３】
［第５実施形態］
図１０は本発明の第５実施形態に係る可変利得増幅回路の構成を示す回路図である。第５実施形態は、上記第１実施形態の構成を一部変更した例である。
【００８４】
第５実施形態と第１実施形態との構成上の相違は、スイッチとしてＭＯＳトランジスタＭｎ０、Ｍｎ１、Ｍｎ２を用いたことである。その他は第１実施形態と同様に構成されている。この第５実施形態の可変利得増幅回路の構成においても、電圧利得とコレクタ電流及び抑圧比の関係は第１実施形態の場合と同じになり、同様の効果がある。
【００８５】
なお、ＭＯＳトランジスタが理想的なスイッチと見なせない場合には、ＭＯＳトランジスタのゲート幅をなるべく大きくしてオン抵抗がなるべく小さくなるようにするか、或いは、オン抵抗の比をエミッタ抵抗の比と同じにすることにより、電圧利得をより精度良く制御することができる。
【００８６】
図１１〜図１３は第５実施形態の変形例の構成を示す回路図である。これらの変形例は、図５〜図７に示した第２及び第３実施形態の構成に対応してスイッチとしてＭＯＳトランジスタを用いて置き換えたものであり、いずれにおいても同様の効果がある。
【００８７】
［第６実施形態］
図１４は本発明の第６実施形態に係る可変利得増幅回路の構成を示す回路図である。第６実施形態は、上記第５実施形態の構成を一部変更した例である。
【００８８】
第６実施形態と第５実施形態との構成上の相違は、スイッチとしてＭＯＳトランジスタＭｎ０、Ｍｎ１、Ｍｎ２、Ｍｐ０、Ｍｐ１、Ｍｐ２で構成されるＭＯＳインバータを用いて、エミッタ接地増幅回路を選択しない際に、バイポーラトランジスタのエミッタ側を開放するのではなく、正の電源電圧の電位にするようにした点である。その他は第１実施形態と同様に構成されている。
【００８９】
このようにバイポーラトランジスタのエミッタ側を正の電源電圧の電位にすることによって、バイポーラトランジスタは飽和して増幅回路として動作しなくなるので、第１実施形態や第５実施形態などと同様の利得制御ができる。従って、第６実施形態の可変利得増幅回路においても、電圧利得とコレクタ電流及び抑圧比の関係は、第１実施形態や第５実施形態などと同じになり、同様の効果がある。
【００９０】
なお、ＭＯＳインバータが理想的なスイッチと見なせない場合には、ＭＯＳトランジスタのゲート幅をなるべく大きくしてオン抵抗がなるべく小さくなるようにするか、又は、オン抵抗の比をエミッタ抵抗の比と同じにすることにより、電圧利得をより精度良く制御することができる。
【００９１】
図１５〜図１７は第６実施形態の変形例の構成を示す回路図である。これらの変形例は、図５〜図７に示した第２及び第３実施形態の構成に対応してスイッチとしてＭＯＳインバータを用いて置き換えたものであり、いずれにおいても同様の効果がある。なお、ここではインバータとしてＭＯＳインバータを使用した例を示したが、他の構成のインバータを用いても同様な動作は可能であり、同様の効果を得ることができる。
【００９２】
［第７実施形態］
図１８は本発明の第７実施形態に係る可変利得増幅回路の構成を示す回路図である。第７実施形態は、上記第１実施形態の構成を一部変更した例である。
【００９３】
第７実施形態と第１実施形態との構成上の相違は、ベース接地のバイポーラトランジスタＱ７、Ｑ８を加えて、エミッタ接地−ベース接地のカスケード接続にしたことである。その他は第１実施形態と同様に構成されている。
【００９４】
第１実施形態では、エミッタ接地のバイポーラトランジスタＱ１、Ｑ２などのベース−コレクタ間容量Ｃｊｃが直接効いて入力Ｖｉｎと出力Ｖｏｕｔ間の寄生容量が大きくなるのに対し、第７実施形態では、ベース接地のバイポーラトランジスタＱ７、Ｑ８が間に入ることによって、入力Ｖｉｎと出力Ｖｏｕｔ間の寄生容量を小さくすることができる。
【００９５】
回路の動作は、基本的には第１実施形態と同じであり、理想的なバイポーラトランジスタを仮定すると、電圧利得Ａｖと抑圧比ＩＭ３は式７ａ〜７ｄ及び式８と同じである。すなわち、いずれの実施形態の可変利得増幅回路においても、寄生容量が無視できる理想的な場合には、式７ａ〜７ｄに従って電圧利得を制御できる。
【００９６】
一方、信号周波数が高い場合や電圧利得を下げた場合などにおいて、入力Ｖｉｎと出力Ｖｏｕｔ間の寄生容量が無視できない場合には、動作上の違いが現れる。そのような場合、第１実施形態では、理想的な場合の出力に加えて入力Ｖｉｎと出力Ｖｏｕｔ間の寄生容量のために入力Ｖｉｎから出力Ｖｏｕｔへある一定の信号がリークするので、理想的な利得制御特性から外れて、例えば利得が下げられなくなるなどの問題が生ずることがある。これに対して、電圧利得を下げた場合や、信号周波数が高い場合、第７実施形態における可変利得増幅回路では、寄生容量による入力Ｖｉｎから出力Ｖｏｕｔへの信号のリークが少ないので、より小さい電圧利得まで利得を制御しながら下げることができる。換言すれば、利得制御のダイナミックレンジを広げることができる。
【００９７】
このように第７実施形態によれば、可変利得増幅回路をエミッタ接地−ベース接地のカスケード接続の構成にすることによって、第１実施形態などの効果に加えて、利得制御のダイナミックレンジを広げることが可能である効果を実現することができる。
【００９８】
なお、上記と同様に、第２〜第６実施形態において、エミッタ接地増幅回路を構成するバイポーラトランジスタのコレクタ側に第７実施形態のＱ７、Ｑ８のようなベース接地のバイポーラトランジスタを加えて、エミッタ接地−ベース接地のカスケード接続の増幅回路を構成するように変更することも可能である。これにより、利得制御のダイナミックレンジを広げることができる。図１９は第７実施形態の第１変形例の構成を示す回路図である。この変形例は、図１６に示した第６実施形態の変形例の構成に対応してエミッタ接地−ベース接地のカスケード接続の増幅回路を構成したものであり、同様の効果がある。
【００９９】
また、図２０は第７実施形態の第２変形例の構成を示す回路図である。この変形例は、図４に示した第１実施形態の変形例の構成に対応して、スイッチＳＷ２、ＳＷ１、ＳＷ０を切り替えてバイポーラトランジスタのエミッタ側を接地電位ｇｎｄにする構成に加え、更に接地電位ｇｎｄにしないときは正の電源電圧Ｖｃｃにする構成としたものである。このような回路構成にしても同様の効果を得ることができる。
【０１００】
［第８実施形態］
図２１は本発明の第８実施形態に係る可変利得増幅回路の構成を示す回路図である。第８実施形態は、上記第１実施形態の構成を一部変更した例である。
【０１０１】
第８実施形態と第１実施形態との構成上の相違は、バイポーラトランジスタに代えてＭＯＳトランジスタを用いたことである。この場合、複数のソース接地増幅回路を構成するＭＯＳトランジスタＭ１、Ｍ３、Ｍ５のゲートとＭ２、Ｍ４、Ｍ６のゲートをそれぞれ共通に接続すると共に、ＭＯＳトランジスタＭ１、Ｍ２のソース側にスイッチＳＷ２を接続し、以下同様にＭＯＳトランジスタＭ３、Ｍ４及びＭ５、Ｍ６の各ソース側にそれぞれＳＷ１、ＳＷ０を接続して構成される。
【０１０２】
本実施形態では、複数のソース接地増幅回路におけるそれぞれのソース抵抗の抵抗値Ｒｓ０、Ｒｓ１、Ｒｓ２の比をＭＯＳトランジスタのゲート幅の比に反比例するように構成する。好ましくは、それぞれのＭＯＳトランジスタのゲート幅の比、ソース抵抗の抵抗値の比を２のべき乗とする。また、複数のソース接地増幅回路におけるドレイン電流の比がソース抵抗の比に反比例するように構成する。基本的な動作は第１実施形態と同様であるが、第８実施形態の構成によれば、第１実施形態の効果に加えて、より低い電源電圧で回路を動作させることができるという効果を実現できる。
【０１０３】
なお、上記と同様に、第２〜第６実施形態において、エミッタ接地増幅回路を構成するバイポーラトランジスタをＭＯＳトランジスタに代えた構成とすることも可能であり、より低い電源電圧で回路を動作させることができるという効果を実現できる。図２２は第８実施形態の変形例の構成を示す回路図である。この変形例は、図１６に示した第６実施形態の変形例の構成に対応してバイポーラトランジスタに代えてＭＯＳトランジスタを用いて構成したものであり、同様の効果がある。
【０１０４】
また、本実施形態では電界効果トランジスタとしてＭＯＳトランジスタを使用した例を示したが、ＭＯＳトランジスタに限定されるわけではなく、例えば、ＧａＡｓＭＥＳＦＥＴのような化合物半導体を用いた電界効果トランジスタなど、他の電界効果トランジスタを用いても同様の効果を実現することができる。
【０１０５】
［第９実施形態］
図２３及び図２４は本発明の第９実施形態に係る可変利得増幅回路の構成を示す回路図である。第９実施形態は、上記第７実施形態の構成を一部変更した例である。
【０１０６】
図９実施形態と第７実施形態との構成上の相違は、バイポーラトランジスタに代えてＭＯＳトランジスタを用いたことである。この場合、上記第８実施形態の構成にＭ７、Ｍ８のようなゲート接地のＭＯＳトランジスタを加えて、ソース接地−ゲート接地のカスケード接続の増幅回路を構成する。基本的な動作は第７実施形態と同様であるが、第９実施形態の構成によれば、第７実施形態の効果に加えて、より低い電源電圧で回路を動作させることができるという効果を実現できる。
【０１０７】
なお、本実施形態では電界効果トランジスタとしてＭＯＳトランジスタを使用した例を示したが、ＭＯＳトランジスタに限定されるわけではなく、例えば、ＧａＡｓＭＥＳＦＥＴのような化合物半導体を用いた電界効果トランジスタなど、他の電界効果トランジスタでも同様の効果を実現することができる。
【０１０８】
［第１０実施形態］
図２５は本発明の第１０実施形態に係る可変利得増幅回路の構成を示すブロック図である。
【０１０９】
第１０実施形態の可変利得増幅回路は、上記第１〜第９実施形態において説明した可変利得増幅回路を可変利得増幅回路本体（ＶＧＡ１）１１とし、更にデコーダ（ＤＥＣＯＲＤＥＲ１）１２を付加して構成される。
【０１１０】
デコーダ１２は、表１に示すようにディジタル信号処理を行うことにより、入力するゲイン状態設定用のディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿１に応じて可変利得増幅回路本体１１のＳＷ０、ＳＷ１、ＳＷ２の入力のいずれかに「１」を出力し、可変利得増幅回路本体１１に含まれる複数の増幅回路のうち１つだけを選択する。
【０１１１】
【表１】
2004266309.tif 000006
【０１１２】
第１０実施形態では、ディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿１の入力方法として、クロック端子ｃｌｋ、データ端子ｄａｔａ、ストローブ端子ｓｔｂを用いてシリアル形式のデータを入力するようにしている。なお、ディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿１の入力方法はこれに限定されるものではなく、種々の変形例が考えられる。
【０１１３】
このときの電圧利得は、例えば、複数の増幅回路間のエミッタ抵抗の比が２のべき乗で、かつ複数の増幅回路間のコレクタ電流の比がエミッタ抵抗の比に反比例する場合、表１に示すように、ディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿１によって電圧利得をおよそ６ｄＢきざみで制御することができる。図２６は表１に対応したディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿１に対する電圧利得Ａｖ（ｄＢ表示）の関係を示すグラフである。
【０１１４】
このように第１０実施形態によれば、デコーダを用いることによって、デコーダへの入力信号の値によって例えば約６ｄＢごとなどの所定量の単位ごとに可変利得増幅回路の電圧利得を制御することができる。なお、第１０実施形態では、３ビット構成の例を示しているが、ビット数を増せばさらに利得制御の範囲を広げることができる。
【０１１５】
［第１１実施形態］
図２７は本発明の第１１実施形態に係る可変利得増幅回路の構成を示すブロック図である。
【０１１６】
第１１実施形態の可変利得増幅回路は、上記第１〜第９実施形態において説明した可変利得増幅回路を可変利得増幅回路本体（ＶＧＡ２）２１とし、更にデコーダ回路（ＤＥＣＯＲＤＥＲ２）２２を付加して構成される。
【０１１７】
デコーダ２２は、可変利得増幅回路本体２１の中で最も電圧利得の大きい増幅回路に対応したＳＷ２に常に「１」を出力すると共に、ゲイン状態設定用のディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿２を入力して、表２に示すようにディジタル信号処理を行うことにより、可変利得増幅回路本体２２のＳＷ０、ＳＷ１のそれぞれの入力に「１」又は「０」を出力して、ＳＷ０、ＳＷ１に対応する増幅回路のうち任意の増幅回路の組み合わせを選択する。
【０１１８】
【表２】
2004266309.tif 000007
【０１１９】
第１１実施形態では、ディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿２の入力方法として、クロック端子ｃｌｋ、データ端子ｄａｔａ、ストローブ端子ｓｔｂを用いてシリアル形式のデータを入力するようにしている。なお、ディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿２の入力方法はこれに限定されるものではなく、種々の変形例が考えられる。
【０１２０】
このときの電圧利得は、例えば、複数の増幅回路間のエミッタ抵抗の比が２のべき乗で、かつ複数の増幅回路間のコレクタ電流の比がエミッタ抵抗の比に反比例する場合、表２に示すように、およそ６ｄＢの範囲をディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿２によって電圧利得を６ｄＢよりも細かいきざみで制御することができる。図２８は表２に対応したディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿２に対する電圧利得Ａｖ（ｄＢ表示）の関係を示すグラフである。
【０１２１】
このように第１１実施形態によれば、デコーダを用いることによって、デコーダへの入力信号の値によって例えば６ｄＢなどの所定範囲においてそれよりも細かい所定単位ごとに可変利得増幅回路の電圧利得を制御することができる。なお、第１１実施形態では、３ビット構成の例を示しているが、ビット数を増せばさらに電圧利得の制御単位を細かくすることができる。また、常に「１」が出力される増幅回路の電圧利得の設定を変更すれば、可変利得増幅回路本体２１全体の利得制御の範囲の設定を変更することもできる。
【０１２２】
［第１２実施形態］
図２９は本発明の第１２実施形態に係る可変利得増幅回路の構成を示すブロック図である。
【０１２３】
第１２実施形態の可変利得増幅回路は、上記第１０実施形態において説明した可変利得増幅回路と第１１実施形態において説明した可変利得増幅回路とを直列に接続して構成される。
【０１２４】
この構成において、デコーダ１２とデコーダ２２にそれぞれディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿１とディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿２の組み合わせを入力すると、電圧利得はそれぞれの可変利得増幅回路の電圧利得の積（ｄＢ表示では和）になる。表３に示すように、ディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿１とディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿２の組み合わせをｇａｉｎ＿ｓｔａｔｅ＿３と定義すると、ｇａｉｎ＿ｓｔａｔｅ＿３によって電圧利得を制御できるとみなすこともできる。
【０１２５】
【表３】
2004266309.tif 000008
【０１２６】
図３０表３に対応したはディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿３に対する電圧利得Ａｖ（ｄＢ表示）の関係を示すグラフである。
【０１２７】
このように第１２実施形態によれば、デコーダを用いた可変利得増幅回路を直列接続した構成とすることによって、デコーダへの入力信号の値によって所定範囲において所定単位ごとに細かく可変利得増幅回路の電圧利得を制御することができる。なお、第１２実施形態では、３ビット構成の例を示しているが、ビット数を増せばさらに利得制御のダイナミックレンジを広げたり、さらに細かいきざみで電圧利得を制御することができる。
【０１２８】
［第１３実施形態］
図３１は本発明の第１３実施形態に係る無線通信装置の構成を示すブロック図である。第１３実施形態は、上記第１０〜第１２実施形態に示した可変利得増幅回路を無線通信装置に適用した例である。
【０１２９】
この無線通信装置は、アンテナ１０６、デュプレクサ（共用器）１０５を備え、送信系として送信ベースバンド信号処理部１０１、変調器１０２、送信発振器１０３、送信ＲＦ可変利得増幅回路１０４を有している。また、受信系として受信ＲＦ可変利得増幅回路１０７、復調器１０８、受信発振器１０９、受信ベースバンド信号処理部１１０を有している。
【０１３０】
まず、送信系の動作について説明すると、まず送信ベースバンド信号処理部１０１において、入力された送信データ信号によるベースバンド帯域の送信信号の符号化、増幅、帯域制限処理等の信号処理を行い、変調器１０２において送信発振器１０３により発生された局部発振信号と送信信号とを混合して周波数変換を行い、送信ＲＦ信号を得る。そして、送信ＲＦ可変利得増幅回路１０４において、例えば通信相手との距離が近い場合に相手局の受信回路の飽和を避ける、他の無線通信装置との干渉を低減するなどのために、利得制御を行って送信ＲＦ信号を適当な信号レベルに調整し、デュプレクサ１０５を介してアンテナ１０６から電波として放射する。
【０１３１】
一方、受信系の動作としては、アンテナ１０６で受信された受信ＲＦ信号は、デュプレクサ１０５を介して受信ＲＦ可変利得増幅回路１０７に入力される。そして、受信ＲＦ可変利得増幅回路１０７において、例えば通信相手との距離の変化やフェージングの影響などによる受信信号レベルの変動を抑えたり、高レベルの入力信号による増幅回路の飽和を避けるために、利得制御を行って受信ＲＦ信号を適当な信号レベルに調整する。次に、復調器１０８において受信発振器１０９により発生された局部発振信号と受信ＲＦ信号とを混合して周波数変換を行い、ベースバンド帯域の受信信号を得る。そして、受信ベースバンド信号処理部１１０において、受信信号の帯域制限処理、増幅、復号化等の信号処理を行い、通信相手から送られた元のデータ信号を再生し、受信データ信号として出力する。
【０１３２】
この第１３実施形態では、上記送信ＲＦ可変利得増幅回路１０４と受信ＲＦ可変利得増幅回路１０７の少なくとも一方に、第１０〜第１２実施形態で説明した可変利得増幅回路を用いて構成する。これにより、電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的に無い無線通信装置を実現することができる。
【０１３３】
上述したように、本実施形態では、複数のエミッタ接地増幅回路を構成するバイポーラトランジスタのベースまたはＭＯＳトランジスタのゲートを共通とし、各バイポーラトランジスタのエミッタ側または各ＭＯＳトランジスタのソース側にそれぞれスイッチを設け、これらのスイッチでエミッタ接地増幅回路を選択する構成としている。これにより、電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的にないという優れた効果を有する可変利得増幅回路を実現することができる。また、無線通信装置における送信ＲＦ可変利得増幅回路及び受信ＲＦ可変利得増幅回路に上記実施形態の可変利得増幅回路を用いることにより、送信回路や受信回路等の無線回路において電圧利得を下げたときに電流が低減し、かつ歪み特性の劣化が実質的にない無線通信装置を実現することができる。
【０１３４】
【発明の効果】
以上説明したように本発明によれば、電圧利得を下げたときに電流が減少し、かつ抑圧比で代表される歪み特性の劣化が実質的に無い優れた可変利得増幅回路及びこれを備えた無線通信装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る可変利得増幅回路の構成を示す回路図
【図２】第１実施形態の応用例としてバイアス回路も含めた可変利得増幅回路の構成を示す回路図
【図３】第１実施形態における可変利得増幅回路の電圧利得Ａｖに対する抑圧比ＩＭ３とコレクタ電流Ｉ０の関係を示すグラフ
【図４】第１実施形態の変形例の可変利得増幅回路の構成を示す回路図
【図５】本発明の第２実施形態に係る可変利得増幅回路の構成を示す回路図
【図６】本発明の第３実施形態に係る可変利得増幅回路の構成を示す回路図
【図７】第３実施形態の変形例の可変利得増幅回路の構成を示す回路図
【図８】本発明の第４実施形態に係る可変利得増幅回路の構成を示す回路図
【図９】本発明の第４実施形態に係る可変利得増幅回路の構成を示す回路図
【図１０】本発明の第５実施形態に係る可変利得増幅回路の構成を示す回路図
【図１１】第５実施形態の変形例の可変利得増幅回路の構成を示す回路図
【図１２】第５実施形態の変形例の可変利得増幅回路の構成を示す回路図
【図１３】第５実施形態の変形例の可変利得増幅回路の構成を示す回路図
【図１４】本発明の第６実施形態に係る可変利得増幅回路の構成を示す回路図
【図１５】第６実施形態の変形例の可変利得増幅回路の構成を示す回路図
【図１６】第６実施形態の変形例の可変利得増幅回路の構成を示す回路図
【図１７】第６実施形態の変形例の可変利得増幅回路の構成を示す回路図
【図１８】本発明の第７実施形態に係る可変利得増幅回路の構成を示す回路図
【図１９】第７実施形態の第１変形例の可変利得増幅回路の構成を示す回路図
【図２０】第７実施形態の第２変形例の可変利得増幅回路の構成を示す回路図
【図２１】本発明の第８実施形態に係る可変利得増幅回路の構成を示す回路図
【図２２】第８実施形態の変形例の可変利得増幅回路の構成を示す回路図
【図２３】本発明の第９実施形態に係る可変利得増幅回路の構成を示す回路図
【図２４】本発明の第９実施形態に係る可変利得増幅回路の構成を示す回路図
【図２５】本発明の第１０実施形態に係る可変利得増幅回路の構成を示すブロック図
【図２６】第１０実施形態における可変利得増幅回路のディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿１に対する電圧利得Ａｖの関係を示すグラフ
【図２７】本発明の第１１実施形態に係る可変利得増幅回路の構成を示すブロック図
【図２８】第１１実施形態における可変利得増幅回路のディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿２に対する電圧利得Ａｖの関係を示すグラフ
【図２９】本発明の第１２実施形態に係る可変利得増幅回路の構成を示すブロック図
【図３０】第１２実施形態における可変利得増幅回路のディジタル信号ｇａｉｎ＿ｓｔａｔｅ＿３に対する電圧利得Ａｖの関係を示すグラフ
【図３１】本発明の第１３実施形態に係る無線通信装置の構成を示すブロック図
【図３２】第１の従来例の可変利得増幅回路の構成を示す回路図
【図３３】第２の従来例の可変利得増幅回路の構成を示す回路図
【図３４】第３の従来例の可変利得増幅回路の構成を示す回路図
【図３５】第１の従来例の可変利得増幅回路における電圧利得Ａｖに対する抑圧比ＩＭ３とコレクタ電流Ｉ０の関係を示すグラフ
【図３６】第２及び第３の従来例の可変利得増幅回路における電圧利得Ａｖに対する抑圧比ＩＭ３とコレクタ電流Ｉ０の関係を示すグラフ
【符号の説明】
１１，２１  可変利得増幅回路本体
１２，２２  デコーダ
１０４  送信ＲＦ可変利得増幅回路
１０７  受信ＲＦ可変利得増幅回路
Ｑ１〜Ｑ６、Ｑｂ１〜Ｑｂ６  バイポーラトランジスタ
Ｍｎ０〜Ｍｎ２、Ｍｐ０〜Ｍｐ２、Ｍｐ２０〜Ｍｐ２２、Ｍｐ２００、Ｍ１〜Ｍ８  ＭＯＳトランジスタ
Ｒｅ、Ｒｅ０〜Ｒｅ２  エミッタ抵抗
Ｒｅｃ０〜Ｒｅｃ２    同相のエミッタ抵抗
Ｒｓ０〜Ｒｓ２  ソース抵抗
Ｒｓｃ０〜Ｒｓｃ２    同相のソース抵抗
ＳＷ０、ＳＷ１、ＳＷ２  スイッチ
Ｉｃ１０、Ｉ０    コレクタ電流
ｇａｉｎ＿ｓｔａｔｅ＿１、ｇａｉｎ＿ｓｔａｔｅ＿２  ディジタル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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