(57)【要約】【課題】転送処理の遅延によるシステム破綻を防ぎ、安定動作性能の向上を実現することができる画像処理装置を提供する。【解決手段】外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、前記インターレース信号を前記プログレッシブ信号に変換するＩＰ変換処理部と、前記インターレース信号を蓄積するフィールドメモリと、前記フィールドメモリを書き込み、または読み出すＩＰ変換制御部と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、オンスクリーンディスプレイ表示を制御するＯＳＤ制御信号を出力するＯＳＤ制御部と、前記ＯＳＤ制御信号に基づいて、前記ＩＰ変換制御部と前記ＩＰ変換処理部にデータ転送量の変更を通知するシステム状態検出部とを備え、転送処理の遅延によるシステム破綻を防ぐようにした。【選択図】      図１
2004266637.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、
前記インターレース信号を前記プログレッシブ信号に変換するインターレース／プログレッシブ変換処理部と、
前記インターレース信号を蓄積するフィールドメモリと、
前記フィールドメモリを書き込み、または読み出すインターレース／プログレッシブ変換制御部と、
前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、
オンスクリーンディスプレイ表示を制御するオンスクリーンディスプレイ制御信号を出力するオンスクリーンディスプレイ制御部と、
前記オンスクリーンディスプレイ制御信号に基づいて、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部にデータ転送量の変更を通知するシステム状態検出部とを備える、
ことを特徴とする画像処理装置。
【請求項２】
請求項１記載の画像処理装置において、
前記システム状態検出部は、
前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部に、前記オンスクリーンディスプレイ制御信号がオンの場合はフィールド間補間を行うように通知し、前記オンスクリーンディスプレイ制御信号がオフの場合はフィールド内補間を行うように通知する、
ことを特徴とする画像処理装置。
【請求項３】
請求項１または２記載の画像処理装置において、
前記インターレース／プログレッシブ変換処理部は、
前記システム状態検出部からの通知により、インターレース／プログレッシブ変換処理部で行う補間方法を変更する、
ことを特徴とする画像処理装置。
【請求項４】
請求項１または２記載の画像処理装置において、
前記インターレース／プログレッシブ変換制御部は、
前記システム状態検出部からの通知により、前記フィールドメモリから前記インターレース／プログレッシブ変換処理部に転送するデータ量を変更する、
ことを特徴とする画像処理装置。
【請求項５】
外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、
前記インターレース信号を前記プログレッシブ信号に変換するインターレース／プログレッシブ変換処理部と、
前記インターレース信号を蓄積するフィールドメモリと、
前記フィールドメモリを書き込み、または読み出すインターレース／プログレッシブ変換制御部と、
前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、
前記インターレース／プログレッシブ変換制御部のデータ転送進度を管理し、補間処理の進度に基づいて、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部にデータ転送量の変更を通知するシステム状態検出部とを備える、
ことを特徴とする画像処理装置。
【請求項６】
請求項５記載の画像処理装置において、
前記システム状態検出部は、
補間処理の速度が補間フィールド出画処理の速度より遅い場合は、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部に補間処理の中断を通知する、
ことを特徴とする画像処理装置。
【請求項７】
外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、
前記インターレース信号を前記プログレッシブ信号に変換するインターレース／プログレッシブ変換処理部と、
前記インターレース信号を蓄積するフィールドメモリと、
前記フィールドメモリを書き込み、または読み出すインターレース／プログレッシブ変換制御部と、
前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、
外部からのフィールドメモリ削減信号に基づいて、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部にデータ転送量を変更することを通知するシステム状態検出部とを備える、
ことを特徴とする画像処理装置。
【請求項８】
請求項７記載の画像処理装置において、
前記システム状態検出部は、
前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部に、前記フィールドメモリ削減信号がオフの場合はフィールド間補間を行うように通知し、前記フィールドメモリ削減信号がオンの場合は補間処理を中断するように通知する、
ことを特徴とする画像処理装置。
【請求項９】
請求項５ないし８記載の画像処理装置において、
前記インターレース／プログレッシブ変換処理部は、
前記システム状態検出部からの通知により、前記インターレース／プログレッシブ変換処理部で行う補間処理を中断する、
ことを特徴とする画像処理装置。
【請求項１０】
請求項５ないし９記載の画像処理装置において、
前記インターレース／プログレッシブ変換制御部は、
前記システム状態検出部からの通知により、前記フィールドメモリから前記インターレース／プログレッシブ変換処理部に転送するデータ量を変更し、または前記インターレース／プログレッシブ変換処理部から前記フィールドメモリへの転送処理を中断する、
ことを特徴とする画像処理装置。
【請求項１１】
請求項５ないし１０記載の画像処理装置において、
前記システム状態検出部からの通知により前記インターレース／プログレッシブ変換処理部が補間フィールド画像作成中に補間処理を中断した場合、前記画像処理装置の出力画像を前記インターレース／プログレッシブ変換部が作成した補間画像から前記フィールドメモリに蓄積されたフィールド画像に切り替える、
ことを特徴とする画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像処理装置に関し、特にインターレース信号をプログレッシブ信号に変換する画像処理装置に関するものである。
【０００２】
【従来の技術】
一般に、インターレース（飛び越し走査）信号をプログレッシブ（順次走査）信号に変換するインターレース・プログレッシブ変換（以下、ＩＰ変換）を行うことにより、ＣＲＴを用いたテレビにおける走査線方向の画面のちらつきを防ぐことが可能となる。
【０００３】
また、液晶ディスプレイやプラズマディスプレイなどのフラットパネルディスプレイでは、プログレッシブ信号のみ表示可能なものもあり、近年、ＩＰ変換技術は重要視されている。
ＩＰ変換を行う従来の画像処理装置としては、例えば、特許文献１に開示される映像信号変換装置がある。
【０００４】
図１４は、フィールド間補間やフィールド内補間によるＩＰ変換の例を示すための模式図である。なお、図中の白丸は補間処理に用いられるライン、黒丸は補間ラインを示し、縦軸は画像垂直方向、横軸は時間方向を示す。
【０００５】
図１４（ａ）において、現在フィールドＢと現在フィールドに対し１フィールド前のフィールドＡと現在フィールドに対し１フィールド後のフィールドＣの３フィールドから補間ラインを作成するフィールド間補間による例を示す。現在フィールドＢ上のＢ１、Ｂ２、Ｂ４、Ｂ５の４ラインと現在フィールドに対し１フィールド前のフィールドＡ上のＡ１、Ａ２、Ａ３の３ラインと現在フィールドに対し１フィールド後のフィールドＣ上のＣ１、Ｃ２、Ｃ３の３ラインの合計１０ラインを用いてフィールド間補間を行うことにより、現在フィールドＢ上に補間ラインＢ３が作成される。補間ラインＢ３は、３フィールド中の合計１０ラインに対するフィルタ係数Ｋ１〜Ｋ１０を用いて、Ａ１×Ｋ１＋Ａ２×Ｋ２＋Ａ３×Ｋ３＋Ｂ１×Ｋ４＋Ｂ２×Ｋ５＋Ｂ４×Ｋ６＋Ｂ５×Ｋ７＋Ｃ１×Ｋ８＋Ｃ２×Ｋ９＋Ｃ３×Ｋ１０の式より算出する。
【０００６】
図１４（ｂ）において、現在フィールドＤのみから補間ラインを作成するフィールド内補間による例を示す。現在フィールドＤ上のＤ１、Ｄ２、Ｄ４、Ｄ５の４ラインを用いてフィールド内補間を行うことにより、補間ラインＤ３が作成される。補間ラインＤ３は、１フィールド中の合計４ラインに対するフィルタ係数Ｌ１〜Ｌ４を用いて、Ｄ１×Ｌ１＋Ｄ２×Ｌ２＋Ｄ４×Ｌ３＋Ｄ５×Ｌ４の式より算出する。
【０００７】
なお、フィールド間補間は静止画に適し、フィールド内補間は動画に適する。また、フィールド間補間やフィールド内補間を動画／静止画を判定することにより切り替える方法も一般的に広く用いられている。動画／静止画を判定する方法として、図１４の前後フィールドから判定する方法がある。この場合、フィールド内補間を行うためにも判定処理のために前後フィールドの画像信号が必要となる。
【０００８】
図１５は、従来のＩＰ変換処理を行う画像処理装置の構成を示す図である。
図１５において、従来の画像処理装置は、入力制御部１５０１、ＩＰ変換制御部１５０２、ＩＰ変換処理部１５０３、メモリ制御部１５０４、フレームメモリ１５０５、フィールドメモリ１５０６を備え、前後フィールド画像信号と現フィールド画像信号とから補間フィールド画像信号を作成するフィールド間補間を行う。
【０００９】
フレームメモリ１５０５は、１フレームを蓄積可能な容量であり、フィールドメモリ１５０６は、フィールドメモリＡ〜Ｄに区分され４フィールド蓄積可能な容量である。
入力制御部１５０１は、入力画像信号１１１をフレームメモリ１５０５に書き込む。
【００１０】
ＩＰ変換処理部１５０３はフィールドの上端ラインから下端へと垂直方向に処理を進めるため、出力補間ラインを１ライン作成する毎にフィールド間補間で必要となる３フィールド中の下部ラインである図１４（ａ）のＡ３、Ｂ５、Ｃ３の３ラインを新しく更新する必要がある。従って、補間ラインを１ライン出力する毎に前回のＩＰ変換処理に用いたＡ１、Ｂ１、Ｃ１の代わりに新たにＡ３、Ｂ５、Ｃ３を取得する。
【００１１】
そのため、ＩＰ変換制御部１５０２は、ＩＰ変換に必要となる前後フィールド画像信号と現フィールド画像信号としてＩＰ変換処理部１５０３に、フレームメモリ１５０５から現在フィールドに対し１フィールド後のフィールドである入力画像信号［Ｎ＋１］１１１を転送し、また、フィールドメモリ１５０６内のフィールドメモリＡ、Ｂ、Ｃから現在フィールドの参照画像信号［Ｎ］１１２、現在フィールドに対し１フィールド前のフィールドである参照画像信号［Ｎ−１］１１３を転送する。
【００１２】
ここで、入力画像信号［Ｎ＋１］１１１は図１４のＡ３ラインに相当し、参照画像信号［Ｎ］１１２は図１４のＢ５ラインに相当し、参照画像信号［Ｎ−１］１１３は図１４のＣ３ラインに相当する。
【００１３】
ＩＰ変換処理部１５０３は、入力画像信号［Ｎ＋１］１１１と参照画像信号［Ｎ−１］１１３から動画／静止画を判別し、ＩＰ変換処理を行う。そして、ＩＰ変換処理部１５０３において作成された補間フィールド画像信号［Ｎ］１１４をフィールドメモリＤに書き戻し、また、入力画像信号［Ｎ＋１］１１１を入力画像信号［Ｎ−２］が格納されているフィールドメモリＡ、Ｂ、Ｃのいずれかに書き戻す。
【００１４】
なお、入力画像信号［Ｎ＋１］１１１のフィールドメモリへの書き戻しは、次回のＩＰ変換処理における参照画像信号［Ｎ］１１２となるため必要である。
【００１５】
その後、ＩＰ変換処理部１５０３は、フィールドメモリ１５０６内のフィールドメモリＡ、Ｂ、Ｃ、Ｄに蓄積された画像信号のうち、参照画像信号［Ｎ］１１２、補間フィールド画像信号［Ｎ］１１４の２フィールドの画像信号を出力画像信号１１８として出力する。
【００１６】
ここで、フレームメモリ１５０５、フィールドメモリ１５０６にアクセスする入力制御部１５０１及びＩＰ変換処理部１５０３は、各メモリに対し共通データバスを用いており、メモリ制御部１５０４は、入力制御部１５０１及びＩＰ変換制御部１５０２の転送要求順にセレクトしてメモリアクセスを行う。
【００１７】
このように、ＩＰ変換処理のためには、１フィールドの補間画像を作成するのに３フィールドの読み出し、２フィールドの書込みが必要となり、画像信号の高い転送性能が求められる。
【００１８】
【特許文献１】
特開２００１−２２２２５１号公報
【００１９】
【発明が解決しようとする問題】
ところが、従来の画像処理装置では、転送処理に十分な性能が無い場合、例えば、入力制御部１５０１の入力画像信号転送処理を妨げるなど、ＩＰ変換処理が同一データバスを用いる他の転送処理を妨げることによる画像処理装置のシステム破綻を生じる可能性があるという問題があった。
【００２０】
また、同一データバスを用いたメモリアクセスを行う処理が多く、また、そのメモリアクセス頻度、転送量が様々に変わる場合、転送処理量が大きく変動しやすく、画像処理装置全体のデータ転送処理を圧迫し、転送処理遅延によるシステム破綻が発生するという問題があった。
【００２１】
本発明は、上記のような従来の問題点を解決するためになされたもので、転送処理遅延によるシステム破綻を防ぎ、各処理のワーストケースを同時に満足し十分に高速な転送処理性能を実現することができる画像処理装置を得ることを目的とする。
【００２２】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１による画像処理装置は、外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、前記インターレース信号を前記プログレッシブ信号に変換するインターレース／プログレッシブ変換処理部と、前記インターレース信号を蓄積するフィールドメモリと、前記フィールドメモリを書き込み、または読み出すインターレース／プログレッシブ変換制御部と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、オンスクリーンディスプレイ表示を制御するオンスクリーンディスプレイ制御信号を出力するオンスクリーンディスプレイ制御部と、前記オンスクリーンディスプレイ制御信号に基づいて、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部にデータ転送量の変更を通知するシステム状態検出部とを備えるようにしたものである。
【００２３】
本発明の請求項２による画像処理装置は、請求項１記載の画像処理装置において、前記システム状態検出部は、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部に、前記オンスクリーンディスプレイ制御信号がオンの場合はフィールド間補間を行うように通知し、前記オンスクリーンディスプレイ制御信号がオフの場合はフィールド内補間を行うように通知するようにしたものである。
【００２４】
本発明の請求項３による画像処理装置は、請求項１または２記載の画像処理装置において、前記インターレース／プログレッシブ変換処理部は、前記システム状態検出部からの通知により、インターレース／プログレッシブ変換処理部で行う補間方法を変更するようにしたものである。
【００２５】
本発明の請求項４による画像処理装置は、請求項１または２記載の画像処理装置において、前記インターレース／プログレッシブ変換制御部は、前記システム状態検出部からの通知により、前記フィールドメモリから前記インターレース／プログレッシブ変換処理部に転送するデータ量を変更するようにしたものである。
【００２６】
本発明の請求項５による画像処理装置は、外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、前記インターレース信号を前記プログレッシブ信号に変換するインターレース／プログレッシブ変換処理部と、前記インターレース信号を蓄積するフィールドメモリと、前記フィールドメモリを書き込み、または読み出すインターレース／プログレッシブ変換制御部と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、前記インターレース／プログレッシブ変換制御部のデータ転送進度を管理し、補間処理の進度に基づいて、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部にデータ転送量の変更を通知するシステム状態検出部とを備えるようにしたものである。
【００２７】
本発明の請求項６による画像処理装置は、請求項５記載の画像処理装置において、前記システム状態検出部は、補間処理の速度が補間フィールド出画処理の速度より遅い場合は、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部に補間処理の中断を通知するようにしたものである。
【００２８】
本発明の請求項７による画像処理装置は、外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、前記インターレース信号を前記プログレッシブ信号に変換するインターレース／プログレッシブ変換処理部と、前記インターレース信号を蓄積するフィールドメモリと、前記フィールドメモリを書き込み、または読み出すインターレース／プログレッシブ変換制御部と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、外部からのフィールドメモリ削減信号に基づいて、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部にデータ転送量を変更することを通知するシステム状態検出部とを備えるようにしたものである。
【００２９】
本発明の請求項８による画像処理装置は、請求項７記載の画像処理装置において、前記システム状態検出部は、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部に、前記フィールドメモリ削減信号がオフの場合はフィールド間補間を行うように通知し、前記フィールドメモリ削減信号がオンの場合は補間処理を中断するように通知するようにしたものである。
【００３０】
本発明の請求項９による画像処理装置は、請求項５ないし８記載の画像処理装置において、前記インターレース／プログレッシブ変換処理部は、前記システム状態検出部からの通知により、前記インターレース／プログレッシブ変換処理部で行う補間処理を中断するようにしたものである。
【００３１】
本発明の請求項１０による画像処理装置は、請求項５ないし９記載の画像処理装置において、前記インターレース／プログレッシブ変換制御部は、前記システム状態検出部からの通知により、前記フィールドメモリから前記インターレース／プログレッシブ変換処理部に転送するデータ量を変更し、または前記インターレース／プログレッシブ変換処理部から前記フィールドメモリへの転送処理を中断するようにしたものである。
【００３２】
本発明の請求項１１による画像処理装置は、請求項５ないし１０記載の画像処理装置において、前記システム状態検出部からの通知により前記インターレース／プログレッシブ変換処理部が補間フィールド画像作成中に補間処理を中断した場合、前記画像処理装置の出力画像を前記インターレース／プログレッシブ変換部が作成した補間画像から前記フィールドメモリに蓄積されたフィールド画像に切り替えるようにしたものである。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１による画像処理装置の構成を示すブロック図である。
【００３４】
図１に示す画像処理装置は、入力制御部１０１、ＩＰ変換制御部１０２、ＩＰ変換処理部１０３、オンスクリーン文字などのオンスクリーンディスプレイ（以下ＯＳＤという）制御部１０４、システム状態検出部１０５、ＯＳＤ多重処理部１０６、メモリ制御部１０７、フレームメモリ１０８、フィールドメモリ１０９、ＯＳＤメモリ１１０を備えている。
【００３５】
入力制御部１０１は、入力画像信号１１１をフレームメモリ１０８に書き込む。
ＩＰ変換処理部１０３は、インターレース信号をプログレッシブ信号に変換する。
フィールドメモリ１０９は、フィールドメモリＡ〜Ｄの４フィールドに蓄積可能であり、インターレース信号を蓄積している。
【００３６】
ＩＰ変換制御部１０２は、フィールドメモリ１０９を書き込み、読み出す。
ＯＳＤメモリ１１０は、ＯＳＤ画像信号１１６を記憶している。
【００３７】
ＯＳＤ制御部１０４は、ＯＳＤ表示を制御するＯＳＤ制御信号１１７をシステム状態検出部１０５に出力し、また、ＯＳＤ画像信号１１６をＯＳＤメモリ１１０から読み出し、ＯＳＤ多重処理部１０６に出力する。
【００３８】
ＯＳＤ多重処理部１０６は、ＯＳＤ画像信号１１６をＩＰ変換画像信号１１５に多重化し、出力画像信号１１８を出力する。
【００３９】
システム状態検出部１０５は、ＯＳＤ制御信号１１７によりＯＳＤ制御部１０４のデータ転送処理の有無を検出し、ＩＰ変換制御部１０２とＩＰ変換処理部１０３にデータ転送量を変更することを通知する。
メモリ制御部１０７は、各メモリアクセスを同一データバスで行うよう制御する。
【００４０】
ここで、フレームメモリ１０８、フィールドメモリ１０９、ＯＳＤメモリ１１０にアクセスする入力制御部１０１、ＩＰ変換制御部１０２、及びＯＳＤ制御部１０４は、メモリに対し共通データバスを用いており、メモリ制御部１０７は入力制御部１０１、ＩＰ変換処理部１０２、及びＯＳＤ制御部１０４からの転送要求順にセレクトしてメモリアクセスを行う。
【００４１】
次に、本実施の形態１による画像処理装置の動作を説明する。
図２は、本発明の実施の形態１による画像処理装置におけるＩＰ補間の処理フローを示す図である。
図２において、システム状態検出部１０５は、ＯＳＤ表示を制御するＯＳＤ制御信号１１７の有無を検出する（ステップＳ１）。
【００４２】
ＯＳＤ制御信号１１７が検出されず、ＯＳＤ画像信号１１６の出画処理が無い場合（ステップＳ１でＮｏと判断）、システム状態検出部１０５はＩＰ変換処理部１０３とＩＰ変換制御部１０２にフィールド間補間を行う（ステップＳ２）旨を通知する。
【００４３】
ＯＳＤ制御信号１１７が検出され、ＯＳＤ画像信号１１６の出画処理が有る場合（ステップＳ１でＹｅｓと判断）、システム状態検出部１０５はＩＰ変換処理部１０３とＩＰ変換制御部１０２にフィールド内補間を行う（ステップＳ３）旨を通知する。
【００４４】
なお、システム状態検出部１０５は、ＯＳＤ制御信号１１７が更新される垂直同期信号毎に該ＯＳＤ制御信号１１７を検出し、ＩＰ変換処理部１０３とＩＰ変換制御部１０２にフィールド間補間またはフィールド内補間を行う旨を通知する。
【００４５】
ＩＰ変換処理部１０３及びＩＰ変換制御部１０２において、フィールド間補間またはフィールド内補間を行った後、続いて、ＩＰ変換制御部１０２からＩＰ変換画像信号１１５を出力して出画処理を行う（ステップＳ４）。
【００４６】
図３は、本発明の実施の形態１による画像処理装置におけるＩＰ変換制御部１０２のデータ転送処理を示す図である。
【００４７】
図３（ａ）は、フィールド間補間を行う場合の転送処理を示す。
図３（ａ）において、ＩＰ変換処理部１０３はフィールドの上端ラインから下端へと垂直方向に処理を進めるため、出力補間ラインを１ライン作成する毎にフィールド間補間で必要となる３フィールド中の下部ラインである図１４（ａ）のＡ３、Ｂ５、Ｃ３の３ラインを新しく更新する必要がある。従って、補間ラインを１ライン出力する毎に前回のＩＰ変換処理に用いたＡ１、Ｂ１、Ｃ１の代わりに新たにＡ３、Ｂ５、Ｃ３を取得する。
【００４８】
そのため、ＩＰ変換制御部１０２は、現在フィールドに対し１フィールド後のフィールドの入力画像信号［Ｎ＋１］１１１、現在フィールドの参照画像信号［Ｎ］１１２、及び現在フィールドに対し１フィールド前のフィールドの参照画像信号［Ｎ−１］１１３をＩＰ変換処理部１０３に転送し、ＩＰ変換処理後の補間フィールド画像信号［Ｎ］１１４をフィールドメモリ１０９に書き戻す。
【００４９】
ここで、入力画像信号［Ｎ＋１］１１１は図１４のＡ３ラインに相当し、参照画像信号［Ｎ］１１２は図１４のＢ５ラインに相当し、参照画像信号［Ｎ−１］１１３は図１４のＣ３ラインに相当する。
【００５０】
なお、入力画像信号［Ｎ＋１］１１１のフィールドメモリ１０９への書き戻しは、次回のＩＰ変換処理における参照画像信号［Ｎ］となるために必要である。
【００５１】
図３（ｂ）は、フィールド内補間を行う場合の転送処理を示す。
図３（ｂ）において、ＩＰ変換制御部１０２は、現在フィールドに対し１フィールド後のフィールドの入力画像信号  ［Ｎ＋１］１１１、及び現在フィールドの参照画像信号［Ｎ］１１２をＩＰ変換処理部１０３に転送する。ここで、フィールド内補間で参照画像信号［Ｎ］１１２に補間処理を行うのは、フィールド間補間と出画処理タイミングを同じにするためである。
【００５２】
なお、入力画像信号  ［Ｎ＋１］１１１は図１４のＡ３ラインに相当し、参照画像信号［Ｎ］１１２は図１４のＢ５ラインに相当する。
図３（ａ）に示したフィールド間補間の場合と同様に、ＩＰ変換制御部１０２が入力画像信号［Ｎ＋１］１１１をそのままフィールドメモリ１０９へ書き戻す。
【００５３】
図４は、本発明の実施の形態１による画像処理装置のシステム状態検出部１０５の通知がフィールド間補間（ＯＳＤ制御信号１１７がＯＦＦ）の場合のＩＰ変換処理遷移図である。
【００５４】
図４において、ＯＳＤ制御信号１１７がＯＦＦである期間（ａ）では、ＩＰ変換制御部１０２は、前後フィールド画像信号と現フィールド画像信号としてＩＰ変換処理部１０３に、フレームメモリ１０８から現在フィールドに対し１フィールド後のフィールドの入力画像信号［Ｎ＋１］１１１を転送し、また、フィールドメモリＣ、Ｂから現在フィールドの参照画像信号［Ｎ］１１２、及び現在フィールドに対し１フィールド前のフィールドの参照画像信号［Ｎ−１］１１３を転送する。
【００５５】
ＩＰ変換処理後の補間フィールド画像信号［Ｎ］１１４は、フィールドメモリＤに書き戻され、また、入力画像信号［Ｎ＋１］１１１を入力画像信号［Ｎ−２］が格納されているフィールドメモリＡに書き戻される。そして、フィールドメモリＡ、Ｂ、Ｃ、Ｄに蓄積された画像信号のうち、フィールドメモリＣ、Ｄから参照画像信号［Ｎ］１１２、補間フィールド画像信号［Ｎ］１１４の２フィールドの画像信号をＩＰ変換画像信号１１５として出力する。
【００５６】
次に、ＯＳＤ制御信号１１７がＯＮとなる期間（ｂ）では、システム状態検出部１０５の通知がフィールド間補間からフィールド内補間に変更し、ＩＰ変換制御部１０２では、ＩＰ変換処理部１０３に、フレームメモリ１０８から現フィールドに対し１フィールド後のフィールドの入力画像信号［Ｎ＋２］を転送し、また、フィールドメモリＡから現在フィールドの参照画像信号［Ｎ＋１］を転送する。
【００５７】
ＩＰ変換処理後の補間フィールド画像信号［Ｎ＋１］はフィールドメモリＤに転送され、また、入力画像信号［Ｎ＋２］はフレームメモリ１０８から入力画像信号［Ｎ−１］が格納されているフィールドメモリＢに書き戻される。そして、フィールドメモリＡ、Ｂ、Ｃ、Ｄに蓄積された画像信号のうち、フィールドメモリＡ、Ｄから参照画像信号［Ｎ＋１］、補間フィールド画像信号［Ｎ＋１］の２フィールドの画像信号をＩＰ変換画像信号１１５として出力する。
【００５８】
なお、図３（ｂ）に示したフィールド内補間を行う場合の入力画像信号  ［Ｎ＋１］１１１は、図４におけるＯＳＤ制御信号がＯＮとなる期間（ｂ）の入力画像信号［Ｎ＋２］に対応する。
【００５９】
ここで、入力制御部１０１のデータ転送量は１０ＭＢｙｔｅ／ｓ、ＩＰ変換制御部１０３のフィールド間補間のデータ読み出し量は７２０＊２４０＊３＊６０＝３１ＭＢｙｔｅ／ｓ、書き込み量は７２０＊２４０＊２＊６０＝２１ＭＢｙｔｅ／ｓとなり、転送量は５２ＭＢｙｔｅ／ｓである。
【００６０】
一方、ＩＰ変換制御部１０２のフィールド内補間のデータ読み出し量は７２０＊２４０＊２＊６０＝２１ＭＢｙｔｅ／ｓ、書き込み量は７２０＊２４０＊２＊６０＝２１ＭＢｙｔｅ／ｓとなり、転送量は４１ＭＢｙｔｅ／ｓである。
【００６１】
このようにフィールド間補間からフィールド内補間に補間方法を変更することにより約１０ＭＢｙｔｅ／ｓ（＝５２−４１ＭＢｙｔｅ／ｓ）の転送量を削減できる。
また、ＯＳＤデータが４Ｂｉｔ／ｐｉｘｅｌの場合、ＯＳＤ制御部の転送量は７２０＊４８０＊０．５＊６０＝１０ＭＢｙｔｅ／ｓとなり、システム状態検出部１０５による転送削減量と同程度になる。
【００６２】
従来の画像処理装置では、入力制御部、ＩＰ変換制御部、ＯＳＤ制御部が同時に動作した場合、７２ＭＢｙｔｅ／ｓ（＝１０＋５２＋１０ＭＢｙｔｅ／ｓ）の転送処理性能が必要であったが、本実施の形態１では、システム状態検出部がＯＳＤ制御信号を検出し、フィールド間補間からフィールド内補間に補間方法を変更することにより、画像処理装置としてのＯＳＤ表示ＯＦＦ時のデータ転送量（６２ＭＢｙｔｅ／ｓ＝１０＋５２ＭＢｙｔｅ／ｓ）とＯＳＤ表示ＯＮ時のデータ転送量（６１ＭＢｙｔｅ／ｓ＝１０＋４１＋１０ＭＢｙｔｅ／ｓ）が同程度になる。
【００６３】
このように本実施の形態１による画像処理装置によれば、インターレース信号をプログレッシブ信号に変換するＩＰ変換処理部１０３と、前記インターレース信号を蓄積するフィールドメモリ１０９と、前記フィールドメモリ１０９を書き込み、または読み出すＩＰ変換制御部１０２と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部１０７と、ＯＳＤ表示を制御するＯＳＤ制御信号１１７を出力するＯＳＤ制御部１０４と、前記ＯＳＤ制御信号１１７に基づいて、前記ＩＰ変換制御部１０２と前記ＩＰ変換処理部１０３にデータ転送量の変更を通知するシステム状態検出部１０５とを備えるようにしたので、ＯＳＤ表示ＯＦＦ時と同程度のデータ転送能力で、ＯＳＤ多重処理、プログレッシブ出力を同時に実現することができ、また、ＯＳＤ表示によるデータ転送量の増加がなく、画像処理装置の安定動作性能を高めることができるという効果がある。
【００６４】
（実施の形態２）
図５は、本発明の実施の形態２による画像処理装置の構成を示す図である。
図５において、入力制御部５０１、ＩＰ変換制御部５０２、ＩＰ変換処理部５０３、システム状態検出部５０４、メモリ制御部５０５、フレームメモリ５０６、フィールドメモリ５０７を備えている。
【００６５】
入力制御部５０１は、入力画像信号をフレームメモリ５０６に書き込む。
ＩＰ変換処理部５０３は、インターレース信号をプログレッシブ信号に変換する。
フィールドメモリ５０７は、フィールドメモリＡ〜Ｄの４フィールドに蓄積可能であり、インターレース信号を蓄積する。
【００６６】
ＩＰ変換制御部５０２は、フィールドメモリ５０７を書き込み、読み出す。
メモリ制御部５０５は、各メモリアクセスを同一データバスで行うよう制御する。
【００６７】
システム状態検出部５０４は、ＩＰ変換制御部５０２の転送進度を管理し、ＩＰ変換処理の進度が遅い場合に、ＩＰ変換制御部５０２とＩＰ変換処理部５０３にＩＰ変換処理の中断、データ転送量の変更を通知する。
【００６８】
フレームメモリ５０６、フィールドメモリ５０７にアクセスする入力制御部５０１及びＩＰ変換処理部５０２はメモリに対し共通データバスを用いており、メモリ制御部５０５は入力制御部５０１、ＩＰ変換処理部５０３からの転送要求順にセレクトしてメモリアクセスを行う。
【００６９】
図６は、本発明の実施の形態２による画像処理装置における１フィールド時間のＩＰ補間処理と補間フィールド出画処理の速度を示す図である。
図６において、ＩＰ補間処理による補間フィールド画像は同時に出画用のフィールド画像となる。
【００７０】
ＩＰ変換処理は垂直同期信号と同時に処理が開始するが、出画処理の有効ライン数は５２５ライン中４８０ラインのため、垂直同期信号から１／６０＊（５２５−４８０）／２秒遅れて出画処理が開始される。
【００７１】
そのため、ＩＰ補間処理が補間フィールド出画処理以上の速度を維持する場合、補間フィールド出画処理が１２０ライン（フィールド半分）終了した時点でＩＰ補間処理は１２５ライン以上終了していなくてはならない。
【００７２】
したがって、このとき、ＩＰ補間処理が１２５ライン未満の場合は、ＩＰ補間処理が補間フィールド出画処理よりも速度が遅いと判断できる。ＩＰ補間処理が遅れる原因はメモリアクセスの同一データバスによる転送処理の遅延であるため、システム状態検出部５０４はＩＰ補間処理を中止して、ＩＰ変換処理に伴うデータ転送量を軽減する。
【００７３】
図７は、本発明の実施の形態２による画像処理装置におけるＩＰ補間の処理フローを示す図である。
図７において、システム状態検出部５０４は、ＩＰ変換制御部５０２のＩＰ補間済みライン数から処理進度を検出する（ステップＳ１１）。
【００７４】
ＩＰ変換制御部５０２による補間フィールド出画処理が１２０ライン（フィールド半分）終了した時点（ステップＳ１１でＹｅｓ）で、ＩＰ補間処理済みのライン数の判別を行う（ステップＳ１２）。ここで、ＩＰ補間処理が１２５ライン未満の場合（ステップＳ１２でＮｏ）は、システム状態検出部５０４はＩＰ補間処理が補間フィールド出画処理よりも速度が遅いと判断し、ＩＰ変換処理部５０３とＩＰ変換制御部５０２にＩＰ補間処理の中断を通知する（ステップＳ１５）。続いて、ＩＰ変換制御部５０２で出画処理を行う（ステップＳ１６）。
【００７５】
ＩＰ変換制御部５０２はＩＰ補間処理を中断した場合、出画領域を補間フィールドが蓄積される補間フィールドメモリＤから参照フィールドメモリが蓄積されるフィールドメモリＡ、Ｂ、Ｃのいずれかに出画フィールドを変更する。
【００７６】
ＩＰ補間処理が１２５ライン以上の場合（ステップＳ１２でＹｅｓ）は、システム状態検出部５０４はＩＰ補間処理が補間フィールド出画処理よりも速度が速いと判断し、ＩＰ変換処理部５０３とＩＰ変換制御部５０２にフィールド間補間処理を通知する（ステップＳ１３）。続いて、ＩＰ変換制御部５０２で出画処理を行う（ステップＳ１４）。
【００７７】
図８は、本発明の実施の形態２による画像処理装置におけるＩＰ変換制御部５０２のデータ転送処理を示す図であり、ＩＰ補間処理を中断した場合の転送処理を示す。
【００７８】
図８において、ＩＰ変換処理部５０３は、入力画像信号［Ｎ＋１］に対する処理は行わず、入力画像信号［Ｎ＋１］をそのままフィールドメモリ５０７へ書き戻す。この書き戻し処理は、再度ＩＰ補間処理に復帰するために必要となる。
【００７９】
図９は、本発明の実施の形態２による画像処理装置におけるＩＰ補間処理を中断した場合のＩＰ変換方法を示す図である。図１４と同様に、図中の白丸は補間処理に用いられるライン、黒丸は補間ラインを示し、縦軸は画像垂直信号、横軸は時間方向を示す。
【００８０】
図９において、出力フィールドＡの隣接ラインであるＡ１ラインを繰り返すことにより補間ラインＡ２が作成され、プログレッシブ画像に必要なインターレース画像の２倍の画素数を出力する。なお、「隣接ラインを繰り返す」とは出力画像信号１１８として同じラインを２回出力することを意味する。
【００８１】
図１０は、本発明の実施の形態２による画像処理装置におけるＩＰ補間処理を中止する場合のＩＰ変換処理遷移図である。
【００８２】
図１０において、図中の期間（ａ）では、ＩＰ変換制御部５０２は、前後フィールド画像信号と現フィールド画像信号としてＩＰ変換処理部５０３に、フレームメモリ５０６から現在フィールドに対し１フィールド後のフィールドの入力画像信号［Ｎ＋１］を転送し、また、フィールドメモリＣ、Ｂから現在フィールドの参照画像信号［Ｎ］、現在フィールドに対し１フィールド前のフィールドの参照画像信号［Ｎ−１］を転送する。
【００８３】
ＩＰ変換処理後の補間フィールド画像信号［Ｎ］はフィールドメモリＤに書き戻され、また、入力画像信号［Ｎ＋１］は入力画像信号［Ｎ−２］が格納されているフィールドメモリＡに書き戻される。
【００８４】
そして、フィールドメモリＡ、Ｂ、Ｃ、Ｄに蓄積された画像信号のうち、フィールドメモリＣ、Ｄから参照画像信号［Ｎ］、補間フィールド画像信号［Ｎ］の２フィールドの画像信号をＩＰ変換画像信号として出力する。
【００８５】
その後、補間フィールド出画処理が１２０ライン（フィールド半分）終了した時点でＩＰ補間処理が１２５ライン未満の場合、システム状態検出部５０４はＩＰ補間処理中止と判断し、また、ＩＰ変換制御部５０２では、現フィールド画像信号としてのフィールドメモリＣからの参照画像信号［Ｎ］、及び前フィールド画像信号としてフィールドメモリＢからの参照画像信号［Ｎ−１］の読み出しと、補間フィールド画像信号［Ｎ］のフィールドメモリＤへの書きこみの転送処理は中断される。フィールドメモリＤへの書きこみが中断と同時に、出画フィールドはフィールドメモリＣとなり、参照画像信号［Ｎ］を２ライン繰り返し出力することによりプログレッシブ出力に必要なライン数を出力する。
【００８６】
従って、ＩＰ補間処理を行っている図１０（ａ）の中間地点以前は、フィールドメモリＡ、Ｂ、Ｃのいずれか１つのフィールドとフィールドメモリＤが出画領域（１フレーム）となるが、ＩＰ補間処理を中断した図１０（ａ）の中間地点以降はフィールドメモリＤが出画領域でなくなり、フィールドメモリＡ、Ｂ、Ｃのいずれか１つのフィールドの１ラインを２回出力することにより１フレームを出画する。
【００８７】
なお、図９に示したＡ１ライン、Ａ２ラインは、図１０における期間（ａ）の出画のタイミングが［Ｎ］のとき、共にフィールドメモリＣ（出画フィールド）のラインとなる。
【００８８】
ここで、データ転送量はＩＰ補間処理（フィールド間補間）のデータ読み出し量は７２０＊２４０＊３＊６０＝３１ＭＢｙｔｅ／ｓ、書き込み量は７２０＊２４０＊２＊６０＝２１ＭＢｙｔｅ／ｓとなり、転送量は５２ＭＢｙｔｅ／ｓである。
【００８９】
一方、ＩＰ補間処理を中止した場合のデータ読み出し量は７２０＊２４０＊１＊６０＝１０ＭＢｙｔｅ／ｓ、書き込み量は７２０＊２４０＊１＊６０＝１０ＭＢｙｔｅ／ｓとなり、転送量は２１ＭＢｙｔｅ／ｓである。
従ってＩＰ補間処理から補間処理を中断することにより約３１ＭＢｙｔｅ／ｓの転送量を削減できる。
【００９０】
また、本発明の実施の形態２による画像処理装置におけるＩＰ補間処理を中断した場合のＩＰ変換方法では、フィールド内補間と比較した場合においても、フィールド内補間で必要であった参照画像信号［Ｎ］１１２の転送と補間フィールド信号［Ｎ］１１４の書き戻し転送が必要なくなり、新しく画像信号を作らないためデータ転送量を減らすことが可能となる。
【００９１】
このように本実施の形態２による画像処置装置によれば、インターレース信号をプログレッシブ信号に変換するＩＰ変換処理部５０３と、前記インターレース信号を蓄積するフィールドメモリ５０７と、前記フィールドメモリ５０７を書き込み、または読み出すＩＰ変換制御部５０２と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部５０５と、前記ＩＰ変換制御部５０２のデータ転送進度を管理し、補間処理の進度に基づいて、前記ＩＰ変換制御部５０２と前記ＩＰ変換処理部５０３にデータ転送量の変更を通知するシステム状態検出部５０４とを備えるようにしたので、データ転送量を大幅に削減してＩＰ変換処理の遅延による出画不能というシステム破綻を防ぎ、画像処理装置の安定動作性能を向上させることができるという効果がある。
【００９２】
（実施の形態３）
図１１は、本発明の実施の形態３による画像処理装置の処理構成を示す図である。
図１１において、入力制御部１１０１、ＩＰ変換制御部１１０２、ＩＰ変換処理部１１０３、システム状態検出部１１０４、メモリ制御部１１０５、フレームメモリ１１０６、フィールドメモリ１１０７を備えている。
【００９３】
入力制御部１１０１は、入力画像信号をフレームメモリに書き込む。
ＩＰ変換処理部１１０３は、インターレース信号をプログレッシブ信号に変換する。
フィールドメモリ１１０７は、フィールドメモリＡ〜Ｄの４フィールドに蓄積可能であり、インターレース信号を蓄積する。
【００９４】
ＩＰ変換制御部１１０２は、フィールドメモリ１１０７を書き込み、読み出す。
メモリ制御部１１０５は、各メモリアクセスを同一データバスで行う。
【００９５】
システム状態検出部１１０４は、ＩＰ変換処理で用いるメモリ容量を削減するためのフィールドメモリ削減信号１１９に応じ、前記ＩＰ変換制御部１１０２と前記ＩＰ変換処理部１１０３にＩＰ変換処理の中断、データ転送量の変更することを通知する。
【００９６】
フレームメモリ１１０６、フィールドメモリ１１０７にアクセスする入力制御部１１０１及びＩＰ変換制御部１１０２は、メモリに対し共通データバスを用いており、メモリ制御部１１０５は入力制御部１１０１、ＩＰ変換制御部１１０２からの転送要求順にセレクトしてメモリアクセスを行う。
【００９７】
図１２は、本発明の実施の形態３による画像処理装置におけるＩＰ補間の処理フローを示す図である。
図１２において、システム状態検出部１１０４は垂直同期信号に同期してフィールドメモリ削減信号の有無（以下、ＯＮ／ＯＦＦ）を検出する（ステップＳ２１）。
【００９８】
フィールドメモリ削減信号がＯＦＦの場合（ステップＳ２１でＮｏと判断）、ＩＰ補間処理として、フィールド間補間を行い（ステップＳ２２）、出画処理をする（ステップＳ２３）。
【００９９】
フィールドメモリ削減信号がＯＮの場合（ステップＳ２１でＹｅｓと判断）、ＩＰ補間を中止し（ステップＳ２４）、フィールドメモリ１１０７に蓄積されている出画フィールドの画像を出画する（ステップＳ２５）。このとき、同一ラインを２度出画することによりプログレッシブ画像として出力する。
なお、ＩＰ補間処理を中止した場合、ＩＰ変換制御部１１０２の転送処理は図８と同様である。
【０１００】
図１３は、本発明の実施の形態３による画像処理装置におけるＩＰ補間処理を中止する場合のＩＰ変換処理遷移図である。
図１３において、図中の期間（ａ）では、ＩＰ変換制御部１１０２は、前後フィールド画像信号と現フィールド画像信号としてＩＰ変換処理部１１０３に、フレームメモリ１１０６から現在フィールドに対し１フィールド後のフィールドの入力画像信号［Ｎ−１］を転送し、また、フィールドメモリＡ、Ｃから現在フィールドの参照画像信号［Ｎ−２］、現在フィールドに対し１フィールド前のフィールドの参照画像信号［Ｎ−３］を転送する。
【０１０１】
ＩＰ変換処理後の補間フィールド画像信号［Ｎ−２］はフィールドメモリＤに書き戻され、また、入力画像信号［Ｎ−１］は入力画像信号［Ｎ−４］が格納されているフィールドメモリＢに書き戻される。
【０１０２】
そして、フィールドメモリＡ、Ｂ、Ｃ、Ｄに蓄積された画像信号のうち、参照画像信号［Ｎ−２］、補間フィールド画像信号［Ｎ−２］のフィールドメモリＡ、Ｄの２フィールドの画像信号をＩＰ変換画像信号として出力する。
【０１０３】
その後、期間（ｂ）では、フィールドメモリ削減信号がＯＦＦからＯＮとなり、システム状態検出部１１０４がＩＰ補間処理中止と判断し、ＩＰ変換制御部１１０２では、現フィールド画像信号としてフィールドメモリＡからの参照画像信号［Ｎ−２］、及び前フィールド画像信号としてフィールドメモリＢからの参照画像信号［Ｎ−１］の読み出しと、補間フィールド画像信号［Ｎ−１］のフィールドメモリＤへの書きこみの転送処理は中断される。フィールドメモリＤへの書きこみが中断と同時に、出画フィールドはフィールドメモリＢとなり、参照画像信号［Ｎ−１］を２ライン繰り返し出力することによりプログレッシブ出力に必要なライン数を出力する。
【０１０４】
このとき、ＩＰ変換処理においてフィールドメモリＡ、Ｄに対する書き込み読み込みは行わないため、フィールドメモリ容量を１フレーム分（３４６Ｋｂｙｔｅ＝７２０＊４８０Ｂｙｔｅ）の削減が可能となる。従って、フィールドメモリの使用量を削減することにより、画像処理の付加機能などによってメモリ使用量が全体として増えることを削減することができる。
【０１０５】
また、期間（ｃ）では、フィールドメモリ削減信号がＯＮからＯＦＦとなり、システム状態検出部１１０４がＩＰ補間処理再開と判断し、ＩＰ変換制御部１１０２では、現フィールド画像信号としてフィールドメモリＣからの参照画像信号［Ｎ＋２］、及び前フィールド画像信号としてフィールドメモリＢからの参照画像信号［Ｎ＋１］の読み出しと、補間フィールド画像信号［Ｎ＋２］のフィールドメモリＤへの書きこみ処理が行われる。そして、出画フィールドとして補間フィールドＤとフィールドメモリＣを出画する。
【０１０６】
このようなフィールドメモリ削減の効果として、例えば、削減されたフィールドメモリ領域にＯＳＤ表示を行うためのＯＳＤデータを格納することにより、ＯＳＤメモリ専用容量（１７３Ｂｙｔｅ＝７２０＊４８０＊０．５Ｂｙｔｅ）を削減でき、画像処理装置としてのメモリ容量の削減を実現できる。
【０１０７】
このように本実施の形態３による画像処理装置によれば、インターレース信号をプログレッシブ信号に変換するＩＰ変換処理部１１０３と、前記インターレース信号を蓄積するフィールドメモリ１１０７と、前記フィールドメモリ１１０７を書き込み、または読み出すＩＰ変換制御部１１０２と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部１１０５と、外部からのフィールドメモリ削減信号１１９に基づいて、前記ＩＰ変換制御部１１０２と前記ＩＰ変換処理部１１０３にデータ転送量を変更することを通知するシステム状態検出部１１０４とを備えるようにしたので、ＩＰ変換処理に伴うメモリ使用容量を動的に変更することができ、画像処理装置システムとしてのメモリ容量の削減を実現できるという効果がある。
【０１０８】
【発明の効果】
以上述べてきたように、本発明の請求項１による画像処理装置によれば、外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、前記インターレース信号を前記プログレッシブ信号に変換するインターレース／プログレッシブ変換処理部と、前記インターレース信号を蓄積するフィールドメモリと、前記フィールドメモリを書き込み、または読み出すインターレース／プログレッシブ変換制御部と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、オンスクリーンディスプレイ表示を制御するオンスクリーンディスプレイ制御信号を出力するオンスクリーンディスプレイ制御部と、前記オンスクリーンディスプレイ制御信号に基づいて、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部にデータ転送量の変更を通知するシステム状態検出部とを備えるようにしたので、オンスクリーンディスプレイ表示によるデータの転送量が増加しないようにすることにより、画像処理処置の転送処理の遅延によるシステム破綻を防ぎ、画像処理装置の安定動作性能を高めることができるという効果がある。
【０１０９】
本発明の請求項２による画像処理装置によれば、請求項１記載の画像処理装置において、前記システム状態検出部は、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部に、前記オンスクリーンディスプレイ制御信号がオンの場合はフィールド間補間を行うように通知し、前記オンスクリーンディスプレイ制御信号がオフの場合はフィールド内補間を行うように通知するようにしたので、オンスクリーンディスプレイ表示を行わない場合と同程度のデータ転送能力で、オンスクリーンディスプレイ多重処理、プログレッシブ出力を同時に実現することができるという効果がある。
【０１１０】
本発明の請求項３による画像処理装置によれば、請求項１または２記載の画像処理装置において、前記インターレース／プログレッシブ変換処理部は、前記システム状態検出部からの通知により、インターレース／プログレッシブ変換処理部で行う補間方法を変更するようにしたので、データの転送量を削減することができるという効果がある。
【０１１１】
本発明の請求項４による画像処理装置によれば、請求項１または２記載の画像処理装置において、前記インターレース／プログレッシブ変換制御部は、前記システム状態検出部からの通知により、前記フィールドメモリから前記インターレース／プログレッシブ変換処理部に転送するデータ量を変更するようにしたので、オンスクリーンディスプレイ表示をしないときと同程度のデータ転送能力でオンスクリーン多重処理、プログレッシブ出力を同時に行うことができるという効果がある。
【０１１２】
本発明の請求項５による画像処理装置によれば、外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、前記インターレース信号を前記プログレッシブ信号に変換するインターレース／プログレッシブ変換処理部と、前記インターレース信号を蓄積するフィールドメモリと、前記フィールドメモリを書き込み、または読み出すインターレース／プログレッシブ変換制御部と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、前記インターレース／プログレッシブ変換制御部のデータ転送進度を管理し、補間処理の進度に基づいて、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部にデータ転送量の変更を通知するシステム状態検出部とを備えるようにしたので、インターレース／プログレッシブ変換処理の遅延による出画不能というシステム破綻を防ぎ、画像処理装置の安定動作性能を向上させることができるという効果がある。
【０１１３】
本発明の請求項６による画像処理装置によれば、請求項５記載の画像処理装置において、前記システム状態検出部は、補間処理の速度が補間フィールド出画処理の速度より遅い場合は、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部に補間処理の中断を通知するようにしたので、インターレース／プログレッシブ変換処理に伴うデータ転送量を軽減し、画像処理装置を安定して動作させることができるという効果がある。
【０１１４】
本発明の請求項７による画像処理装置によれば、外部から入力されるインターレース信号をプログレッシブ信号へ変換する画像処理装置であって、前記インターレース信号を前記プログレッシブ信号に変換するインターレース／プログレッシブ変換処理部と、前記インターレース信号を蓄積するフィールドメモリと、前記フィールドメモリを書き込み、または読み出すインターレース／プログレッシブ変換制御部と、前記画像処理装置内のデータ転送処理を同一データバスで行うための制御を行うメモリ制御部と、外部からのフィールドメモリ削減信号に基づいて、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部にデータ転送量を変更することを通知するシステム状態検出部とを備えるようにしたので、インターレース／プログレッシブ変換処理に伴うメモリ使用容量を動的に変更することができ、また、画像処理装置のメモリ容量を削減することができるという効果がある。
【０１１５】
本発明の請求項８による画像処理装置は、請求項７記載の画像処理装置において、前記システム状態検出部は、前記インターレース／プログレッシブ変換制御部と前記インターレース／プログレッシブ変換処理部に、前記フィールドメモリ削減信号がオフの場合はフィールド間補間を行うように通知し、前記フィールドメモリ削減信号がオンの場合は補間処理を中断するように通知するようにしたので、インターレース／プログレッシブ変換処理に伴うメモリ使用容量を変更することができるという効果がある。
【０１１６】
本発明の請求項９による画像処理装置によれば、請求項５ないし８記載の画像処理装置において、前記インターレース／プログレッシブ変換処理部は、前記システム状態検出部からの通知により、前記インターレース／プログレッシブ変換処理部で行う補間処理を中断するようにしたので、インターレース／プログレッシブ変換処理に伴うデータ転送量を軽減し、画像処理装置を安定して動作させることができるという効果がある。
【０１１７】
本発明の請求項１０による画像処理装置によれば、請求項５ないし９記載の画像処理装置において、前記インターレース／プログレッシブ変換制御部は、前記システム状態検出部からの通知により、前記フィールドメモリから前記インターレース／プログレッシブ変換処理部に転送するデータ量を変更し、または前記インターレース／プログレッシブ変換処理部から前記フィールドメモリへの転送処理を中断するようにしたので、インターレース／プログレッシブ変換処理に伴うデータ転送量を軽減し、画像処理装置を安定して動作させることができるという効果がある。
【０１１８】
本発明の請求項１１による画像処理装置によれば、請求項５ないし１０記載の画像処理装置において、前記システム状態検出部からの通知により前記インターレース／プログレッシブ変換処理部が補間フィールド画像作成中に補間処理を中断した場合、前記画像処理装置の出力画像を前記インターレース／プログレッシブ変換部が作成した補間画像から前記フィールドメモリに蓄積されたフィールド画像に切り替えるようにしたので、同一ラインを２度出画することによりデータ転送量の増加なくプログレッシブ出力することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による画像処理装置の構成を示すブロック図である。
【図２】本発明の実施の形態１による画像処理装置のＩＰ補間の処理フローを示す図である。
【図３】本発明の実施の形態１による画像処置装置におけるＩＰ変換制御部のデータ転送処理を示す図である。
【図４】本発明の実施の形態１による画像処理装置のＩＰ変換処理遷移図である。
【図５】本発明の実施の形態２による画像処理装置の構成を示すブロック図である。
【図６】本発明の実施の形態２による画像処理装置の１フィールド時間のＩＰ補間処理と補間フィールド出画処理の速度を示す図である。
【図７】本発明の実施の形態２による画像処理装置のＩＰ補間の処理フローを示す図である。
【図８】本発明の実施の形態２による画像処理装置のＩＰ変換制御部のデータ転送処理を示す図である。
【図９】本発明の実施の形態２による画像処理装置のＩＰ補間処理を中断した場合のＩＰ変換方法を示す図である。
【図１０】本発明の実施の形態２による画像処理装置のＩＰ変換処理遷移図である。
【図１１】本発明の実施の形態３による画像処理装置の構成を示す図である。
【図１２】本発明の実施の形態３による画像処理装置のＩＰ補間の処理フローを示す図である。
【図１３】本発明の実施の形態３による画像処理装置のＩＰ変換処理遷移図である。
【図１４】フィールド間補間やフィールド内補間によるＩＰ変換の例を示す模式図である。
【図１５】従来の画像処理装置の構成を示すブロック図である。
【符号の説明】
１０１、５０１、１１０１、１５０１  入力制御部
１０２、５０２、１１０２、１５０２  ＩＰ変換制御部
１０３、５０３、１１０３、１５０３  ＩＰ変換処理部
１０４  ＯＳＤ制御部
１０５、５０４、１１０４  システム状態検出部
１０６  ＯＳＤ多重処理部
１０７、５０５、１１０５、１５０４  メモリ制御部
１０８、５０６、１１０６、１５０５  フレームメモリ
１０９、５０７、１１０７、１５０６  フィールドメモリ
１１０  ＯＳＤメモリ
１１１  入力画像信号
１１２、１１３  参照画像信号
１１４  補間フィールド画像信号
１１５  ＩＰ変換画像信号
１１６  ＯＳＤ画像信号
１１７  ＯＳＤ制御信号
１１８  出力画像信号
１１９  フィールドメモリ削減信号
【図１】
2004266637.tif 000003
【図２】
2004266637.tif 000004
【図３】
2004266637.tif 000005
【図４】
2004266637.tif 000006
【図５】
2004266637.tif 000007
【図６】
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【図７】
2004266637.tif 000009
【図８】
2004266637.tif 000010
【図９】
2004266637.tif 000011
【図１０】
2004266637.tif 000012
【図１１】
2004266637.tif 000013
【図１２】
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【図１３】
2004266637.tif 000015
【図１４】
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【図１５】
2004266637.tif 000017