(57)【要約】【課題】コスト低減及び小型化に資する、携帯情報端末向け撮像装置を実現する。【解決手段】固体撮像素子１は、全画素読み出しモードと水平画素混合読み出しモードとを有するＣＣＤ素子であり、水平転送ＣＣＤと垂直転送ＣＣＤとの間にラインメモリが配置されている。水平画素混合読み出しモードで動作させる場合には、ラインメモリに高圧パルスを与える必要があるが、ラインメモリ動作用に新たに昇圧回路を設けるとなれば、コスト低減及び小型化の要請に反する。そこで、ラインメモリパルスＬＭについては、固体撮像素子１の水平帰線期間にリセットパルスドライバ回路内のレベルシフト回路を流用して昇圧が行われる。そして、昇圧されたラインメモリパルスＬＭは固体撮像素子１内のラインメモリに供給される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
固体撮像素子と、
前記固体撮像素子へのリセットパルスを生成するタイミング発生回路と、
前記リセットパルスを昇圧して前記固体撮像素子に供給するレベルシフト回路を少なくとも含む、前記固体撮像素子を駆動するための駆動回路と
を備え、
前記固体撮像素子は、水平転送ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）と、垂直転送ＣＣＤと、前記水平及び垂直転送ＣＣＤ間に設けられたラインメモリとを含み、かつ、全画素読み出しモードと水平画素混合読み出しモードとの少なくとも２種類の読み出しモードを有し、
前記タイミング発生回路は、前記ラインメモリを駆動するためのラインメモリパルスも生成し、
前記レベルシフト回路は、前記固体撮像素子の水平帰線期間に前記ラインメモリパルスをも昇圧して前記ラインメモリに供給する
撮像装置。
【請求項２】
請求項１に記載の撮像装置であって、
値の異なる複数の電圧を生成可能な電源回路と、
前記電源回路を制御信号により制御する制御回路と
をさらに備え、
前記電源回路は、前記制御信号に基づいて前記複数の電圧のうちいずれかまたは複数を選択して生成する
撮像装置。
【請求項３】
請求項１または請求項２に記載の撮像装置
を備える携帯情報端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサなどの固体撮像素子を含む撮像装置に関し、特に、携帯電話等の携帯情報端末に用いられる撮像装置に関する。
【０００２】
【従来の技術】
例えば下記特許文献１においては、電源回路及び垂直ドライバを１チップ内に形成したＣＣＤ駆動装置が示されている。このように電源回路及び垂直ドライバを１チップ内に形成することにより、コスト低減やノイズ抑制が実現される。
【０００３】
また、下記非特許文献１においては、全画素読み出しモードと水平画素混合読み出しモードとを有するＣＣＤ素子が示されている。水平画素混合読み出しモードを選択可能とすることで、３０ｆｐｓ（ｆｒａｍｅｓ  ｐｅｒ  ｓｅｃｏｎｄ）ものフレームレートが実現される。
【０００４】
【特許文献１】
特開２００１−２１８１１９号公報
【非特許文献１】
三沢  岳志、他５名、“３０ｆｐｓＶＧＡ相当動画読み出し対応３３０万画素ＣＣＤイメージセンサとその応用”ＩＴＥ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  Ｖｏｌ          ．２６，Ｎｏ．２６，ｐｐ．６５−７０  ＩＰＵ２００２−２３，ＣＥ２００２−１１（Ｍａｒ．２００２）
【０００５】
【発明が解決しようとする課題】
上記非特許文献１に記載のＣＣＤ素子においては、水平画素混合読み出しモードで動作させる場合に、ラインメモリ（後述）に高圧パルスを与える必要がある。しかし、ラインメモリ動作用に新たに昇圧回路を設けるとなれば、コスト低減及び小型化の要請に反するものとなる。
【０００６】
この発明は上記の事情に鑑みてなされたもので、コスト低減及び小型化に資する、携帯情報端末向け撮像装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、固体撮像素子と、前記固体撮像素子へのリセットパルスを生成するタイミング発生回路と、前記リセットパルスを昇圧して前記固体撮像素子に供給するレベルシフト回路を少なくとも含む、前記固体撮像素子を駆動するための駆動回路とを備え、前記固体撮像素子は、水平転送ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）と、垂直転送ＣＣＤと、前記水平及び垂直転送ＣＣＤ間に設けられたラインメモリとを含み、かつ、全画素読み出しモードと水平画素混合読み出しモードとの少なくとも２種類の読み出しモードを有し、前記タイミング発生回路は、前記ラインメモリを駆動するためのラインメモリパルスも生成し、前記レベルシフト回路は、前記固体撮像素子の水平帰線期間に前記ラインメモリパルスをも昇圧して前記ラインメモリに供給する撮像装置である。
【０００８】
請求項３に記載の発明は、請求項１または請求項２に記載の撮像装置を備える携帯情報端末である。
【０００９】
【発明の実施の形態】
図１は本発明の実施の形態に係る撮像装置の構成を示す図である。図１において、固体撮像素子１は例えば上記非特許文献１に記載したＣＣＤイメージセンサである。この固体撮像素子１には、データ処理チップ２内に設けられたタイミング発生回路５及びドライバかつ電源チップ６内に設けられたクロックドライバ回路７から各種の駆動パルスＨ１，Ｈ２，Ｖ１〜Ｖ４，ＬＭ，ＲＳ，ＳＵＢが供給される。また、固体撮像素子１には、ドライバかつ電源チップ６内に設けられた電源回路８から値の異なる複数の電圧ＶＨ，ＶＭ，ＶＬが供給される。
【００１０】
固体撮像素子１からの出力信号は、データ処理チップ２内に設けられたサンプルホールド回路３に入力される。サンプルホールド回路３には、タイミング発生回路５からプリチャージレベルサンプリングパルスＳＨＰ及び信号レベルサンプリングパルスＳＨＤも入力される。ここで、プリチャージレベルサンプリングパルスＳＨＰは、固体撮像素子１からの出力信号のプリチャージレベルをサンプルホールドするためのサンプリングパルスであり、信号レベルサンプリングパルスＳＨＤは、固体撮像素子１からの出力信号の信号レベルをサンプルホールドするためのサンプリングパルスである。そして、サンプルホールド回路３は、プリチャージレベルサンプリングパルスＳＨＰ及び信号レベルサンプリングパルスＳＨＤに基づいて、固体撮像素子１からの出力信号に対してサンプルホールド（Ｓａｍｐｌｅ＆Ｈｏｌｄ）処理を行う。
【００１１】
サンプルホールド回路３からの出力信号は、データ処理チップ２内に設けられたＡ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）変換回路４に入力される。Ａ／Ｄ変換回路４では自動利得制御（ＡＧＣ：Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）処理が行われつつ、サンプルホールド回路３からの出力信号がアナログ信号からデジタル信号に変換される。
【００１２】
Ａ／Ｄ変換回路４からの出力信号は、デジタル信号処理チップ９内に設けられた自動露出制御（ＡＥ：Ａｕｔｏ  Ｅｘｐｏｓｕｒｅ  ｃｏｎｔｒｏｌ）及び自動ホワイトバランス制御（ＡＷＢ：Ａｕｔｏ  Ｗｈｉｔｅ  Ｂａｌａｎｃｅ  ｃｏｎｔｒｏｌ）処理回路１０に入力される。そこでＡ／Ｄ変換回路４からの出力信号にＡＥ／ＡＷＢ処理が行われ、表示部（図示せず）へと出力される。なお、ＡＥ／ＡＷＢ処理結果は、タイミング発生回路５および電源回路８を制御するシステム制御回路１１にフィードバックされる。
【００１３】
ここで、データ処理チップ２は、サンプルホールド回路３とＡ／Ｄ変換回路４とタイミング発生回路５とを１チップの同一半導体基板内に集積したものである。
【００１４】
サンプルホールド回路３とタイミング発生回路５とが同一半導体基板内に形成されるため、両回路間での配線の距離を最小限に留めることができる。よって、各回路を個別素子で構成して相互間を配線し、プリチャージレベルサンプリングパルスＳＨＰと信号レベルサンプリングパルスＳＨＤとを外部よりサンプルホールド回路３に供給する場合に比べ、信号配線の引きまわしを最小限に抑えることができる。また、サンプルホールド回路３とＡ／Ｄ変換回路４との間での配線の距離も最小限に留めることができる。配線引き回しが最小限となることにより、ノイズ発生源が最小限に抑えられることとなる。また、１チップとすることで低コスト化及び小型化を図ることができる。
【００１５】
よって、不要なＥＭＩノイズの発生を抑え、かつ、コスト低減及び小型化に資する撮像装置を実現できる。
【００１６】
なお、本実施の形態においては、ＡＥ／ＡＷＢ処理回路１０及びシステム制御回路１１も、デジタル信号処理チップ９として他の１チップの半導体基板内に集積し、また、クロックドライバ回路７及び電源回路８も、ドライバかつ電源チップ６として更なる他の１チップの半導体基板内に集積している。しかし設計に応じて、これらの他のチップ上の回路もデータ処理チップ２の半導体基板内に、サンプルホールド回路３、Ａ／Ｄ変換回路４及びタイミング発生回路５とともに形成しても良い。
【００１７】
固体撮像素子１内の垂直転送ＣＣＤを駆動するための垂直転送パルスＶ１〜Ｖ４については、基となるパルス波形がタイミング発生回路５で生成された後、クロックドライバ回路７にて昇圧されて出力される。垂直転送パルスＶ１〜Ｖ４は例えば３Ｖのパルス電圧として、タイミング発生回路５から読み出しパルスＴＧ、ラインメモリパルスＬＭ、リセットパルスＲＳ及び電子シャッタパルスＳＵＢと共にクロックドライバ回路７に供給される。
【００１８】
固体撮像素子１において垂直転送パルスＶ１〜Ｖ４については高パルス電圧である必要があるため、クロックドライバ回路７内の垂直転送パルスドライバ回路（図示せず）にて、電源回路８より供給された電圧ＶＨ（例えば１２．５Ｖ）と電圧ＶＬ（例えば−７．５Ｖ）とに基づいて昇圧される。その後、固体撮像素子１に対して供給される。
【００１９】
本実施の形態では、クロックドライバ回路７と電源回路８とを個別の回路として構成するのではなく、ドライバかつ電源チップ６として１チップの同一半導体基板内に形成している。それにより、垂直転送パルスＶ１〜Ｖ４を昇圧するために必要な高電圧である、電圧ＶＨ，ＶＬをドライバかつ電源チップ６の外部から供給する必要がないため、外部基板上の配線パターンを経由することで発生する電源ラインへのノイズ混入の影響を無くすことができる。また、これにより、周辺回路の簡素化や部品点数低減およびコスト削減が可能となる。
【００２０】
なお、クロックドライバ回路７においては、垂直転送パルスＶ１〜Ｖ４は例えば、電荷転送期間では０Ｖと電圧ＶＬの２値にてそのパルス電圧値が設定され、電荷読み出し期間では０Ｖと電圧ＶＨ，ＶＬの３値にてそのパルス電圧値が設定される。
【００２１】
また、クロックドライバ回路７は、垂直転送パルスドライバ回路の他に、電子シャッタパルス（ＳＵＢ）ドライバ回路（図示せず）、及びリセットパルス（ＲＳ）ドライバ回路（図示せず）を有している。垂直転送パルスドライバ回路、電子シャッタパルスドライバ回路及びリセットパルスドライバ回路はいずれも、レベルシフト回路を含んで構成される。
【００２２】
電子シャッタパルスＳＵＢは、電子シャッタパルスドライバ回路により、電圧ＶＨ，ＶＬの２値にてそのパルス電圧値が設定される。また、リセットパルスＲＳは、電源回路８より供給された電圧ＶＭ（例えば５Ｖ）に基づいてリセットパルスドライバ回路により昇圧され、０Ｖと電圧ＶＭの２値にてそのパルス電圧値が設定される。
【００２３】
さて、ラインメモリパルスＬＭについては、固体撮像素子１の水平帰線期間にリセットパルスドライバ回路内のレベルシフト回路を流用して昇圧が行われる。そして、昇圧されたラインメモリパルスＬＭは固体撮像素子１内のラインメモリに供給される。
【００２４】
一般にリセットパルスＲＳは１画素ごとに生成されるので、レベルシフト回路は一水平表示期間中、リセットパルスＲＳの昇圧動作をし続けている。しかし、水平帰線期間中は画像表示を行わないので、リセットパルスＲＳの生成を止めて、レベルシフト回路でのリセットパルスＲＳの昇圧を行わなくてよい。そのため、このリセットパルスＲＳの昇圧停止期間である水平帰線期間に上記のラインメモリパルスＬＭの昇圧を行うのである。
【００２５】
これにより、本実施の形態においては、ラインメモリパルスＬＭのパルス電圧値が、リセットパルスＲＳのパルス電圧値と同様、０Ｖと電圧ＶＭの２値にて設定されることとなる。
【００２６】
上記のように、リセットパルスＲＳの昇圧用のレベルシフト回路が、ラインメモリパルスＬＭをも昇圧することにより、ラインメモリ動作用に新たに別電源を用いて別途、昇圧回路を設ける必要が無く、コスト低減及び小型化に資する。
【００２７】
もちろん、例えば水平帰線期間中にもリセットパルスＲＳの昇圧を行う必要がある等の場合には、本特許の思想を用いることなくラインメモリパルス昇圧用のレベルシフト回路を別個に設けることも可能である。
【００２８】
なお、ラインメモリパルスＬＭについては、昇圧せずともタイミング発生回路５からの出力電圧の値（例えば電源電圧ＶＤＤの３Ｖ）で固体撮像素子１内のラインメモリを駆動できるのであれば、タイミング発生回路５から直接に固体撮像素子１に入力してもよい。
【００２９】
電源回路８は、チャージポンプ回路及びシリーズレギュレータを有しており（いずれも図示せず）、各電圧ＶＨ，ＶＭ，ＶＬはそれぞれ、チャージポンプ回路にて電源電圧ＶＤＤ（例えば３Ｖ）から昇圧され、シリーズレギュレータにより安定化されて生成される。なお、タイミング発生回路５及びＡＥ／ＡＷＢ処理回路１０には、電源電圧ＶＤＤが昇圧されることなく入力される。
【００３０】
また、高パルス電圧であるＶＨ，ＶＭ，ＶＬについては、デジタル信号処理チップ９内のシステム制御回路１１から送られる制御信号（例えば三線シリアル通信信号など）ＥＮ１〜ＥＮ３に基づいて、電源回路８が各電圧のいずれかまたは複数を選択して生成可能としておけばよい。具体的には例えば、制御信号ＥＮ１〜ＥＮ３の信号の組み合わせによりチャージポンプ回路の動作段数が変化するようにしておけばよい。
【００３１】
これにより、動作状況に応じて必要な電圧のみを独立にそれぞれ立ち上げ、または立ち下げすることができ、消費電力を削減することができる。さらに、例えば撮像画像をプレビューさせている間は、撮像装置を動作させる必要がないため、固体撮像素子駆動用の電圧ＶＨ，ＶＭ，ＶＬ全てを立ち下げることでも消費電力を低下させることができる。
【００３２】
システム制御回路１１はＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等で構成され、タイミング発生回路５における各パルス信号の生成をも制御信号ＣＴを介して制御する。タイミング発生回路５では、制御信号ＣＴに基づいて各パルス信号の極性や位相、ＯＮ、ＯＦＦ等が制御される。
【００３３】
次に、固体撮像素子の基本構成について説明する。図２は、固体撮像素子１の基本構成を示す概略図である。図２において固体撮像素子１は、フォトダイオード１０１、ラインメモリ１０２、垂直転送ＣＣＤ１０３、水平転送ＣＣＤ１０４、リセットゲート１０５及び出力部１０６を含んでいる。ラインメモリ１０２は、水平転送ＣＣＤ１０４及び垂直転送ＣＣＤ１０３間に設けられている。そして、この固体撮像素子１は、全画素読み出しモードと水平画素混合読み出しモードとの少なくとも２種類の読み出しモードを有する。
【００３４】
フォトダイオード１０１は、入射された光（光学像）を信号電荷に変換する光電変換機能を有している。垂直転送ＣＣＤ１０３は、フォトダイオード１０１で光電変換された信号電荷を水平転送ＣＣＤ１０４に向けて転送する。水平転送ＣＣＤ１０４は、垂直転送ＣＣＤ１０３より送られてきた１ラインごとの電荷を順次出力部１０６へ送る。出力部１０６は、水平転送ＣＣＤ１０４から送られてきた電荷を信号電圧に変換する。
【００３５】
クロックドライバ回路７は、４相の垂直転送パルスＶ１〜Ｖ４を昇圧して垂直転送ＣＣＤ１０３に供給し、垂直転送ＣＣＤを４相駆動する。
【００３６】
また、本実施の形態のように、全画素読み出しモードに加えて、水平画素混合モードも有する固体撮像素子を用いるときには、ラインメモリ１０２に与えるラインメモリパルスＬＭ（動作についての詳細は上記非特許文献１参照）が必要となる。タイミング発生回路５から出力されたラインメモリパルスＬＭは、上述のようにクロックドライバ回路７に入力され、そこで電圧ＶＭ（例えば５Ｖ）にまで昇圧された後、ラインメモリ１０２に供給される。
【００３７】
また、水平転送クロックパルスＨ１，Ｈ２については、垂直転送パルスＶ１〜Ｖ４のように、高圧にする必要がないので、タイミング発生回路５が水平転送クロックドライバ回路として機能する。
【００３８】
本実施の形態で用いる固体撮像素子１の画素配列については、図３に示すように、水平ラインごとに各フォトダイオードの位置が１／２水平ピッチ分の距離ＰＴだけずれている。Ｒ、Ｇ、Ｂの各画素は図３のように配置され、図３では説明の便宜上それぞれに番号を付記している。以下、全画素について読み出しを行う全画素読み出しモードと、水平方向に画素混合を行って読み出す水平画素混合読み出しモードについて説明する。
【００３９】
図３に示す画素を全画素モードにて読み出した場合、各画素の読み出し順序はＲ１、Ｂ１、Ｒ２、Ｂ２、Ｇ１、Ｇ２、Ｇ３、Ｇ４・・・の順となり、最終的には図４に示す画素配置となる。
【００４０】
一方、図３に示す画素を水平画素混合読み出しモードにて読み出した場合、図４とは異なる読み出し順序となる。ここで、混合の方式としては、水平方向に２画素単位で混合する方式が採用される。その場合、図３の画素配列をみても明らかなようにＧ画素については１画素分離れた画素を混合すればよいが、Ｒ画素とＢ画素については同色の画素が１画素分離れた位置にはないために３画素分離れた画素と混合する必要がある。そのため、ラインメモリ１０２において必要な電荷だけを水平転送ＣＣＤに読み出し、それ以外の電荷については一時的に保持させた後に読み出すことで画素の混合を実現している。
【００４１】
すなわち、図３に示す画素を水平画素混合読み出しモードにて読み出した場合、Ｒ、Ｇ、Ｂ画素の並びはＲ、Ｇ、Ｂ、Ｇ、Ｒ、Ｇ、Ｂ・・・となる。具体的には最初のＲ画素を作るためにはＲ１とＲ２を混合させ、次のＧ画素を作るためにはＧ１とＧ２を混合させる。その次のＢ画素を作るためにはＢ１とＢ２を混合させる…といった動作を繰り返す。つまり、各画素の読み出し順序としてはＲ１＋Ｒ２、Ｇ１＋Ｇ２、Ｂ１＋Ｂ２、Ｇ３＋Ｇ４・・・の順となり、最終的には図５に示す画素配置となる。
【００４２】
なお、この水平画素混合読み出しモードにおいて、垂直方向については１ライン毎に間引きを行うことで垂直方向に画像が間延びしないようにしておいてもよい。この間引き処理は、例えばデジタル信号処理チップ９内の図示していない他の回路にて行えばよい。
【００４３】
図６は、ラインメモリ１０２を用いた撮像素子の電極構造を示す図であり、ラインメモリ１０２は垂直転送ＣＣＤ１０３と水平転送ＣＣＤ１０４との間に配置されている。
【００４４】
水平転送ＣＣＤ駆動には、タイミング発生回路５より水平転送ＣＣＤ１０４を駆動するための水平転送パルスＨ１，Ｈ２が供給される。
【００４５】
本実施の形態では水平画素混合読み出しモードを選択可能とするために、水平転送パルスＨ１，Ｈ２をさらに、Ｈ１Ａ、Ｈ１Ｂ、Ｈ１Ｃ、Ｈ１Ｄ、Ｈ２Ａ、Ｈ２Ｂ、Ｈ２Ｃ、Ｈ２Ｄの８つの水平転送パルスに区分している。これらは高パルス電圧である必要はないため、個別に水平転送クロックドライバ回路を設ける必要はなく、タイミング発生回路５の電源電圧と同一の電圧値（例えば３Ｖ）にて供給される。
【００４６】
全画素読み出しモード時には水平転送パルスＨ１Ａ〜Ｈ１Ｄに同じパルスが与えられ、水平転送パルスＨ２Ａ〜Ｈ２Ｄに他の同じパルスが与えられて２相動作となるが、水平画素混合読み出しモード時には各水平転送パルスに個別のタイミングでパルスが与えられて８相動作が実現される。パルスタイミングについては上記非特許文献１に詳述されている。
【００４７】
なお、上記において水平方向では２画素の信号電荷を混合し、垂直方向においては１ライン毎に間引きを行う構成としたが、垂直方向における複数電荷の信号電荷の混合を行ったり、複数ラインの間引きを行っても構わない。
【００４８】
上述した図１の撮像装置は、不要なＥＭＩノイズの発生を抑え、かつ、コスト低減及び小型化に資するものである。よって、携帯電話やＰＤＡ、小型ノートパソコン等の各種携帯情報端末に組み込むのに適している。これらの携帯情報端末においては通信機能が必須となっており、ＥＭＩノイズの発生は通信品質の低下を招くことから極力抑制されるべきものであるが、図１の撮像装置であれば、通信品質が低下しない携帯電情報端末を実現できるからである。
【００４９】
もちろん、上記の携帯情報端末以外にもデジタルカメラやデジタルビデオカメラ等にも搭載可能であることはいうまでもない。
【００５０】
【発明の効果】
請求項１に記載の発明によれば、リセットパルスの昇圧用のレベルシフト回路が、ラインメモリパルスをも昇圧することにより、ラインメモリ動作用に新たに別電源を用いて別途、昇圧回路を設ける必要が無く、コスト低減及び小型化に資する。
【００５１】
請求項３に記載の発明によれば、コスト低減及び小型化が可能な携帯情報端末を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る撮像装置の構成を示す図である。
【図２】撮像装置中のＣＣＤ素子を詳細に示す図である。
【図３】ＣＣＤ素子の画素配置を示す図である。
【図４】ＣＣＤ素子の全画素読み出しモードを説明する図である。
【図５】ＣＣＤ素子の水平画素混合読み出しモードを説明する図である。
【図６】ＣＣＤ素子の垂直転送ＣＣＤ、ラインメモリ及び水平転送ＣＣＤの構造を示す図である。
【符号の説明】
１  固体撮像素子、２  データ処理チップ、３  サンプルホールド回路、４  Ａ／Ｄ変換回路、５  タイミング発生回路、６  ドライバかつ電源チップ、７  クロックドライバ回路、８  電源回路、９  デジタル信号処理チップ、１０  ＡＥ／ＡＷＢ処理回路、１１  システム制御回路、１０１  フォトダイオード、１０２  ラインメモリ、１０３  垂直転送ＣＣＤ、１０４  水平転送ＣＣＤ、１０５  リセットゲート、１０６  出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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