(57)【要約】【課題】  従来のＳＯＩ電界効果トランジスタの問題点であった、ソース／ドレイン間耐圧の低下を解消するとともに、高集積化に対して問題となるボディコンタクトの領域を効率的に配置することにより、高集積化を可能としたＳＯＩ基板を用いた半導体装置およびその製造方法を提供する。【解決手段】  この発明に基づいた半導体装置によれば、ＳＯＩ層５の主表面から埋込酸化膜４の主表面に達するようにフィールド酸化膜１０を形成している。これにより、ＳＯＩのｐＭＯＳ活性領域６と、ＳＯＩのｎＭＯＳ活性領域８とを電気的に完全に分離することができる。したがって、ラッチアップの発生を完全に防止することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
絶縁層の主表面上に設けられる半導体層と、
前記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、
前記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、
前記半導体層の主表面から前記絶縁層の主表面に達するように設けられ、前記第１のトランジスタ形成領域と前記第２のトランジスタ形成領域とを分離するためのフィールド酸化膜と、を備え、
前記半導体層の前記第１のトランジスタ形成領域に、前記半導体層を第１の電位に固定するため電気的に接続された第１の電極と、
前記半導体層の前記第２のトランジスタ形成領域に、前記半導体層を第２の電位に固定するため電気的に接続された第２の電極と、
を含む、半導体装置。
【請求項２】
絶縁層の主表面上に設けられた半導体層と、
前記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、
前記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、
前記第１のトランジスタ形成領域と前記第２のトランジスタ形成領域とを分離するためのメサ分離領域と、を備え、
前記半導体層の前記第１のトランジスタ形成領域に、前記半導体層を第１の電位に固定するため電気的に接続された第１の電極と、
前記半導体層の前記第２のトランジスタ形成領域に、前記半導体層を第２の電位に固定するため電気的に接続された第２の電極と、
を含む、半導体装置。
【請求項３】
前記メサ分離領域の前記半導体層の端面部分に、第３フィールドシールドゲート電極を有する、請求項２に記載の半導体装置。
【請求項４】
前記第１の電極は、前記第１フィールドシールドゲート電極と接触して配置することにより、互いに電気的に接続され、
前記第２の電極は、前記第２フィールドシールドゲート電極と接触して配置することにより、互いに電気的に接続された、
請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第１フィールドシールドゲート電極は、
前記第１導電型ＭＯＳ電界効果トランジスタのゲート電極が延びる方向に対して直交する方向に延びる主第１フィールドシールドゲート電極と、この主第１フィールドシールドゲート電極に直交する２本の副第１フィールドシールドゲート電極とを備え、この２本の副第１フィールドシールドゲート電極間において第２導電型不純物領域を設け、この第２導電型不純物領域の表面に前記第１の電極が設けられた、請求項１または請求項２に記載の半導体装置。
【請求項６】
前記複数個の第１導電型ＭＯＳ電界効果トランジスタのゲート電極のうち、その間に第１フィールドシールドゲート電極を介することなく互いに隣り合う任意の一対を、ＭＯＳ電界効果トランジスタのゲート電極として用いずフィールドシールドゲート電極として用いるため、
この一対のフィールドシールドゲート電極に挟まれる前記半導体層の表面に第２導電型不純物領域を設け、この第２導電型不純物領域の表面に前記第１の電極を設ける、請求項１または請求項２に記載の半導体装置。
【請求項７】
前記第２導電型不純物領域は、前記第１導電型ＭＯＳ電界効果トランジスタのチャネル領域の第２導電型不純物濃度よりも高濃度である、請求項５または請求項６に記載の半導体装置。
【請求項８】
前記第１のトランジスタ形成領域の半導体層に設けられ、前記第１フィールドシールドゲート電極により他の活性領域から分離され、前記第１のトランジスタ形成領域の半導体層を所定の電位に保持するための第２導電型の第１不純物領域と、
前記第２のトランジスタ形成領域の半導体層に設けられ、前記第２フィールドシールドゲート電極により他の活性領域から分離され、前記第２のトランジスタ形成領域の半導体層を所定の電位に保持するための第１導電型の第１不純物領域と、を有する請求項１または請求項２に記載の半導体装置。
【請求項９】
前記第１フィールドシールドゲート電極の端部に位置する前記第１のトランジスタ形成領域に、凹部が設けられ、
前記第２フィールドシールドゲート電極の端部に位置する前記第２のトランジスタ形成領域に、凹部が設けられた、請求項１または請求項２に記載の半導体装置。
【請求項１０】
絶縁層の主表面上に設けられる半導体層と、
前記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、
前記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、
前記第１フィールドシールドゲート電極の外側の領域の前記第１トランジスタ形成領域に設けられ、前記第１トランジスタ形成領域を所定の電位に保持するための第２導電型の第１不純物領域と、
前記第２フィールドシールドゲート電極の外側の領域の前記第２トランジスタ形成領域に設けられ、前記第２トランジスタ形成領域を所定の電位に保持するための第１導電型の第２不純物領域と、を備え、
前記第１不純物領域と前記第２不純物領域とによって、前記第１トランジスタ形成領域と前記第２トランジスタ形成領域との電気的分離が実現される、半導体装置。
【請求項１１】
前記第１不純物領域と前記第２不純物領域とは接するように設けられる、請求項１０に記載の半導体装置。
【請求項１２】
前記第１不純物領域と、前記第１フィールドシールドゲート電極とは電気的に接続し、
前記第２不純物領域と、前記第２フィールドシールドゲート電極とは電気的に接続する、請求項１０に記載の半導体装置。
【請求項１３】
前記第１不純物領域の外側に、前記第１不純物領域よりも不純物濃度が低い第２導電型の第３不純物領域を有し、
前記第２不純物領域の外側に、前記第２不純物領域よりも不純物濃度が低い第１導電型の第４不純物領域を有する、請求項１０に記載の半導体装置。
【請求項１４】
前記第２導電型はｎ型であり、
前記第２導電型ＭＯＳ電界効果トランジスタのゲート電極下のソース領域の近傍に、ｐ型のチャネル部分よりも不純物濃度が高い高濃度不純物領域を有する、請求項１、請求項２または請求項１０のいずれかに記載の半導体装置。
【請求項１５】
絶縁層の主表面上に設けられる半導体層と、
前記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、
前記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、
前記第１フィールドシールドゲート電極の外側の領域であって、かつ前記第２フィールドシールドゲート電極の外側の領域にあたる領域の全体に形成され、接地電位に固定するためのｐ型の不純物領域とを備える、半導体装置。
【請求項１６】
絶縁層の主表面上に設けられる半導体層と、
前記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールド酸化膜と、を含む第１のトランジスタ形成領域と、
前記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールド酸化膜と、を含む第２のトランジスタ形成領域と、
前記半導体層の主表面から前記絶縁層の主表面に達するように形成され、前記第１のトランジスタ形成領域と前記第２のトランジスタ形成領域とを分離するための第３フィールド酸化膜と、を備え、
前記半導体層の前記第１のトランジスタ形成領域に、
前記半導体層を第１の電位に固定するため電気的に接続された第１の電極と、
前記半導体層の前記第２のトランジスタ形成領域に、
前記半導体層を第２の電位に固定するため電気的に接続された第２の電極と、
を含む、半導体装置。
【請求項１７】
前記第１フィールド酸化膜と前記絶縁層との間の前記半導体層に設けられ、前記第１導電型ＭＯＳ電界効果トランジスタが設けられた前記半導体層よりも高い不純物濃度を有する第２導電型不純物領域を備える、請求項１６に記載の半導体装置。
【請求項１８】
前記第１導電型ＭＯＳ電界効果トランジスタは、前記半導体層表面から前記絶縁層に達するソース／ドレイン領域を備える、請求項１６に記載の半導体装置。
【請求項１９】
前記第１および第２フィールド酸化膜の膜厚は、前記第３フィールド酸化膜の膜厚よりも薄く設けられる、請求項１６に記載の半導体装置。
【請求項２０】
前記第１および第２フィールド酸化膜と、前記第３フィールド酸化膜との表面高さが異なる、請求項１６に記載の半導体装置。
【請求項２１】
基板の上に絶縁膜を形成する工程と、
前記絶縁膜の上に半導体層を形成する工程と、
前記半導体層の上に酸化膜を形成し、選択酸化法を用いて前記絶縁膜に達する第１フィールド酸化膜を所定の位置に複数個形成する工程と、
前記第１フィールド酸化膜に挟まれた領域に、再び選択酸化法を用いて、前記第１フィールド酸化膜よりも薄い第２フィールド酸化膜を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２２】
基板の上に絶縁膜を形成する工程と、
前記絶縁膜の上に半導体層を形成する工程と、
前記半導体層の上に酸化膜を形成し、選択酸化法を用いて、第１の幅を有する第１フィールド酸化膜と、前記第１の幅よりも狭い第２の幅を有する第２フィールド酸化膜とを形成する工程と、
再び選択酸化法を用いて、第１フィールド酸化膜のみさらに酸化を行ない、前記絶縁膜に達するまで前記第１フィールド酸化膜の膜厚さを成長させる工程と、
を備えた半導体装置の製造方法。
【請求項２３】
基板の上に絶縁膜を形成する工程と、
前記絶縁膜の上に半導体層を形成する工程と、
前記半導体層の上に酸化膜を形成する工程と、
前記酸化膜の上に窒化膜を形成する工程と、
前記窒化膜の上に所定のパターンを有するレジスト膜を形成し、このレジスト膜をマスクとして、前記半導体層の所定の深さまでエッチングを行ない、前記半導体層に所定深さの凹部を形成する工程と、
前記レジスト膜を除去した後、再び所定のパターンを有するレジスト膜を形成し、このレジスト膜をマスクとして、前記凹部と前記凹部との間に位置する窒化膜のパターニングを行なう工程と、
前記レジスト膜を除去した後、前記窒化膜をマスクとして、選択酸化法により、前記凹部における酸化膜が絶縁膜に達する第１のフィールド酸化膜と、前記凹部と前記凹部との間に第２のフィールド酸化膜とを形成する工程と、
を備えた半導体装置の製造方法。
【請求項２４】
基板の上に絶縁膜を形成する工程と、
前記絶縁膜の上に半導体層を形成する工程と、
前記半導体層の上に酸化膜を形成する工程と、
前記酸化膜の上にバッファ層を形成する工程と、
前記バッファ層の上に窒化膜を形成する工程と、
前記窒化膜の上に第１の開口部と、この第１の開口部よりも幅の広い第２の開口部と
を有する第１のレジスト膜を形成し、このレジスト膜をマスクとして、前記バッファ層の表面が露出するまで前記窒化膜のエッチングを行なう工程と、
前記第１の開口部のみが充填されるように第２のレジスト膜を形成し、前記第１のレジスト膜と前記第２のレジスト膜とをマスクとして、前記バッファ層のエッチングを行なう工程と、
前記第１および第２のレジスト膜を除去した後窒化膜をマスクとして選択酸化法により、前記第２の開口部の位置に前記絶縁膜に達する第１のフィールド酸化膜と、前記第１の開口部の位置に第２のフィールド酸化膜とを形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特に、高速動作を実現するためにＳＯＩ（Silicon on Insulator）基板上に形成する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
まず、図７５ないし図７７を参照して、シリコン基板上に形成されるゲート敷きつめ型ゲートアレイを有する半導体装置の平面構造および断面構造について説明する。なお、図７６は、図７５中Ａ−Ａ線矢視断面図である。図７７は、図７５中Ｘ−Ｘ線矢視断面図である。
【０００３】
まず、シリコン基板３１６の所定の位置には、フィールド酸化膜３０２が形成されている。また、半導体基板３１６は、ｐ型ＭＯＳ型電界効果トランジスタ形成領域３１０と、ｎ型ＭＯＳ電界効果トランジスタ形成領域３１２とが形成されている。ゲート電極３０４は、下部トランジスタ形成領域３１０，３１２において規則正しく配置されている。上記構造よりなるゲートアレイ構造を含む半導体装置においては、ゲート電極３０４が敷きつめられた各ブロックは、フィールド酸化膜３０２により電気的に分離されている。また、１つのブロック内においては、ゲート電極３０４によって活性領域が電気的に分離されている。
【０００４】
次に、図７８を参照して、ｎＭＯＳ型電界効果トランジスタ形成領域３１２を用いてその動作原理について具体的に説明する。たとえば、ゲート電極３０４をグランド電位に固定することで、ゲート電極３１８とソース領域３２０とドレイン領域３２２とからなるトランジスタ３１７と、ゲート電極３２４とソース領域３２６とドレイン領域３２８とからなるトランジスタ３２３とは電気的に分離され、別々に独立した動作を行なうことが可能となる。また、ｐ型ＭＯＳ電界効果トランジスタ形成領域３１０においても、同様に分離しようとするトランジスタ間にあるゲート電極を電源電位に固定することで、同様の効果を得ることができる。
【０００５】
このように、分離しようとするトランジスタ間にあるゲート電極を電源電位またはグランド電位に固定することにより、トランジスタを電気的に分離する方式を、ゲートアイソレーション方式と呼び、上記トランジスタ間にあるゲート電極をゲートアイソレーションゲート電極と呼んでいる。このゲートアイソレーション方式は、フィールド酸化膜による分離方式と比較して、ゲート電極が無駄なく有効的に使え、高集積化に適した方法である。
【０００６】
次に、上述したゲートアイソレーション方式を用いた、３入力のＮＡＮＤゲートを構成した半導体装置について図７９および図８０を参照して説明する。図７９（ａ），（ｂ）に示す３入力のＮＡＮＤゲートを構成した半導体装置の平面図を図８０に示す。図８０において、上側のブロックがｐ型ＭＯＳ電界効果トランジスタ形成領域であり、下側のブロックがｎ型ＭＯＳ電界効果トランジスタ形成領域である。ゲート電極およびソース／ドレイン領域を、図８０に示すような内部配線構造にすることにより、容易に３入力のＮＡＮＤゲートを構成することができる。図８０において、ブロックの右端のゲート電極をｐ型ＭＯＳ電界効果トランジスタ形成領域とし、ｎ型ＭＯＳ型電界効果トランジスタ形成領域をそれぞれ電源電位およびグランド電位に固定することで、隣接する他のトランジスタと電気的に分離することが可能となる。
【０００７】
以上のように説明した従来のゲート敷きつめ型ゲートアレイを有する半導体装置は、バルクシリコン基板上に作られている。これを、近年ＳＯＩ（Silicon on Insulator）基板上に形成することが検討されている。ＳＯＩ基板上にＣＭＯＳ電界効果トランジスタを形成すると、バルクシリコン基板上に形成したＣＭＯＳ電界効果トランジスタと比較して、
（１）  駆動能力の増加
（２）  ソース／ドレイン領域のジャンクション容量の低減
（３）  ラッチアップフリー
などの特徴が得られる。
【０００８】
図８１および図８２に、バルクシリコン基板上とＳＯＩ基板上とにそれぞれＭＯＳ電界効果トランジスタを形成した場合の断面図を示している。ＳＯＩ基板によれば、チャネルの下の空乏層が埋込酸化膜までしか延びないために、ゲート電極に加える電圧が効果的にチャネル内のキャリアを発生し、駆動能力の増加という特徴を得ることができる。また、ソース／ドレイン領域のジャンクション容量の低減は、埋込酸化膜のためにソース／ドレインのジャンクションがＳＯＩ層に垂直な面にしか形成されないことから得ることが可能となる。また、各ＭＯＳ電界効果トランジスタは、埋込酸化膜により電気的には完全に分離されているため、従来問題となっていたラッチアップが発生することがない。
【０００９】
上述した特徴により、ＳＯＩ基板上にゲートアレイを形成すると、ラッチアップフリーの高速動作を期待することが可能となる。
【００１０】
しかしながら、従来のＳＯＩ基板上に作成されたＭＯＳ電界効果トランジスタは、チャネルとなるＳＯＩ層の基板浮遊効果により、ソース／ドレイン間の耐圧がバルクシリコン基板上に作成したものよりも低下してしまうという問題点があった。図８３および図８４に、この基板浮遊効果によるソース／ドレイン間の耐圧の低下の様子について説明する。図８３は、バルクシリコン基板上に作成したＭＯＳ電界効果トランジスタのＩｄ−Ｖｄ特性を示し、図８４は、ＳＯＩ基板上に作成したＭＯＳ電界効果トランジスタのＩｄ−Ｖｄ特性を示している。
【００１１】
両図を参照して、バルクシリコン基板上に制作したＭＯＳ電界効果トランジスタでは、耐圧が５ボルト以上あるのに対して、ＳＯＩ基板上に作成したＭＯＳ電界効果トランジスタでは耐圧が２Ｖ程度しかないことがわかる。
【００１２】
ここで、上記基板浮遊効果について、図８５および図８６を参照して説明する。ドレイン領域３３４近傍の空乏層内でインパクトイオン化により発生したホール３３８が、ソース領域３３０近傍のチャネル領域３３２の下部に蓄積する。蓄積されたホール３３８は、チャネル領域３３２下部に順次蓄積されることにより、ＳＯＩ層の電位を持ち上げ、ソース領域３３０から電子３３６の注入を誘発する。この注入された電子３３６は、ドレイン領域３３４近傍に到達し新たにホール３３８を発生させる。このように、電子３３６の注入とホール３３８の発生によるいわゆるフィードフォワードループが、ソース／ドレイン間の耐圧の低下原因となっている。
【００１３】
この基板浮遊効果の対策として、いくつかの方法が検討されているが、最も確実な方法は、図８７を参照して、チャネル領域３４４の電位を固定してホール３３８の蓄積を防ぐ方法がある。たとえば、ｎＭＯＳ電界効果トランジスタの場合は、チャネル領域がグランド電位に固定され、ｐ型ＭＯＳ電界効果トランジスタの場合は、チャネル領域を電源電位に固定することにより、ホール３３８の蓄積を防止することが可能となる。チャネル領域３３２の電位を固定するために、通常ゲート電極３４０の下よりＳＯＩ層を引出して、ボディコンタクト３５２を取るための領域３５０を形成する。この方法によれば、ホール３３８の蓄積を防ぐことは可能である。しかし、ボディコンタクトを形成するための領域３５０が余分に必要となり、半導体装置の高集積化に対応しにくいという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
この発明は、上記のような問題点を解消するためになされたもので、以下に示す目的を有する。第１の目的は従来のＳＯＩ基板上に形成されるＭＯＳ電界効果トランジスタの問題点であった、ソース／ドレイン間耐圧の低下を解消するとともに、高集積化に対して問題となるボディコンタクトの領域を効率的に配置することにより、ＳＯＩ基板を用いた半導体装置の高集積化を可能とする、半導体装置およびその製造方法を提供することを目的とする。第２の目的は、ＳＯＩ基板上に高速動作および高集積化を実現することが可能な、第１導電型ＭＯＳ電界トランジスタを含む第１トランジスタ形成領域と第２導電型ＭＯＳ電界トランジスタを含む第２トランジスタ形成領域を有するＣＭＯＳ電界効果トランジスタを備える半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
この発明に基いた半導体装置の一つの局面においては、絶縁層の主表面上に設けられる半導体層と、上記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールド酸化膜と、を含む第１のトランジスタ形成領域と、上記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールド酸化膜と、を含む第２のトランジスタ形成領域と、上記第１フィールド酸化膜および上記第２フィールド酸化膜の膜厚よりも厚い膜厚を有し、上記半導体層の主表面から上記絶縁層の主表面に達するように形成され、上記第１のトランジスタ形成領域と、上記第２のトランジスタ形成領域とを分離するための第３フィールド酸化膜とを備える。
【００１６】
上記発明において好ましくは、上記第１のトランジスタ形成領域において、上記第１フィールド酸化膜を貫通し、上記半導体層に電気的に接続された第１の電極と、上記第２のトランジスタ形成領域において、上記第２フィールド酸化膜を貫通し、上記半導体層に電気的に接続された第２の電極とを含む。
【００１７】
この発明に基いた半導体装置の他の局面においては、絶縁層の主表面上に設けられる半導体層と、上記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、上記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、上記半導体層の主表面から上記絶縁層の主表面に達するように設けられ、上記第１のトランジスタ形成領域と、上記第２のトランジスタ形成領域とを分離するためのフィールド酸化膜とを備える。
【００１８】
上記発明において好ましくは、上記半導体層の上記第１のトランジスタ形成領域に、電気的に接続された第１の電極と、上記半導体層の上記第２のトランジスタ形成領域に、電気的に接続された第２の電極とを含む。
【００１９】
また、上記発明において好ましくは、上記第１の電極は、上記第１フィールドシールドゲート電極と電気的に接続して配置され、上記第２の電極は、上記第２フィールドシールドゲート電極と電気的に接続して配置される。
【００２０】
また、上記発明において好ましくは、上記第１の電極は、上記第１フィールドシールドゲート電極の平面領域よりも外側に配置され、上記第２の電極は、上記第２フィールドシールドゲート電極の平面領域よりも外側に配置される。
【００２１】
また、上記発明において好ましくは、上記第１フィールドシールドゲート電極は、上記第１導電型ＭＯＳ電界効果トランジスタのゲート電極が延びる方向に対して直交する方向に延びる主第１フィールドシールドゲート電極と、この主第１フィールドシールドゲート電極に直交する２本の副第１フィールドシールドゲート電極とを備え、この２本の副第１フィールドシールドゲート電極間において、上記第１の電極が設けられ、上記第２フィールドシールドゲート電極は、上記第２導電型ＭＯＳ電界効果トランジスタのゲート電極が延びる方向に対して直交する方向に延びる主第２フィールドシールドゲート電極と、この主第２フィールドシールドゲート電極に直交する２本の副第２フィールドシールドゲート電極とを備え、この２本の副第２フィールドシールドゲート電極間において、上記第２の電極が設けられる。
【００２２】
また、上記発明において好ましくは、上記第１の電極は、上記複数個の第１導電型ＭＯＳ電界効果トランジスタの任意の２本のゲート電極間の上記半導体層に接続され、上記第２の電極は、上記複数個の第２導電型ＭＯＳ電界効果トランジスタの任意の２本のゲート電極間の上記半導体層に接続される。
【００２３】
また、上記発明において好ましくは、上記第１フィールドシールドゲート電極の外側の領域の上記半導体層に、この半導体層を所定の電位に保持するための第２導電型の第１不純物領域と、上記第２フィールドシールドゲート電極の外側の領域の上記半導体層に、この半導体層を所定の電位に保持するための第１導電型の第１不純物領域とを有する。
【００２４】
また、上記発明において好ましくは、上記第１フィールドシールドゲート電極と上記第２フィールドシールドゲート電極との間の上記半導体層に、この半導体層を所定の電位に保持するための第１導電型の不純物領域を有する。
【００２５】
また、上記発明において好ましくは、上記第２導電型ＭＯＳ電界効果トランジスタのゲート電極下のソース領域の近傍に、このソース領域よりも不純物濃度が高い高濃度不純物領域を有する。
【００２６】
この発明に基いた半導体装置のさらに他の局面においては、絶縁層の主表面上に設けられる半導体層と、上記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、上記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、上記半導体層の主表面から上記絶縁層の主表面に達するように設けられ、上記第１のトランジスタ形成領域と、上記第２のトランジスタ形成領域とを分離するためのフィールド酸化膜とを備え、上記第１フィールドシールドゲート電極は、上記第１のトランジスタ形成領域内に形成され、かつ、上記第１フィールドシールドゲート電極の端部に位置する上記第１のトランジスタ形成領域に、凹部が設けられ、上記第２フィールドシールドゲート電極は、上記第２のトランジスタ形成領域内に形成され、かつ、上記第２フィールドシールドゲート電極の端部に位置する上記第２のトランジスタ形成領域に凹部が設けられる。
【００２７】
この発明に基いた半導体装置のさらに他の局面においては、絶縁層の主表面上に形成された半導体層と、上記半導体層の主表面に形成され、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、上記半導体層の主表面に形成され、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、上記第１のトランジスタ形成領域と、上記第２のトランジスタ形成領域とを分離するためのメサ分離領域とを備える。
【００２８】
また、上記発明において好ましくは、上記半導体層の上記第１のトランジスタ形成領域に、電気的に接続された第１の電極と、上記半導体層の上記第２のトランジスタ形成領域に、電気的に接続された第２の電極とを備える。
【００２９】
また、上記発明において好ましくは、上記第１の電極は、上記第１フィールドシールドゲート電極と電気的に接続して配置され、上記第２の電極は、上記第２フィールドシールドゲート電極と電気的に接続して配置される。
【００３０】
また、上記発明において好ましくは、上記第１の電極は、上記第１フィールドシールドゲート電極の平面領域よりも外側に配置され、上記第２の電極は、上記第２フィールドシールドゲート電極の平面領域よりも外側に配置される。
【００３１】
また、上記発明において好ましくは、上記第１フィールドシールドゲート電極は、上記第１導電型ＭＯＳ電界効果トランジスタのゲート電極が延びる方向に対して直交する方向に延びる主第１フィールドシールドゲート電極と、この主第１フィールドシールドゲート電極に直交する２本の副第１フィールドシールドゲート電極とを備え、この２本の副第１フィールドシールドゲート電極間において、上記第１の電極が設けられ、上記第２フィールドシールドゲート電極は、上記第２導電型ＭＯＳ電界効果トランジスタのゲート電極が延びる方向に対して直交する方向に延びる主第２フィールドシールドゲート電極と、この主第２フィールドシールドゲート電極に直交する２本の副第２フィールドシールドゲート電極とを備え、この２本の副第２フィールドシールドゲート電極間において、上記第２の電極が設けられる。
【００３２】
また、上記発明において好ましくは、上記第１の電極は、上記複数個の第１導電型ＭＯＳ電界効果トランジスタの任意の２本のゲート電極間の上記半導体層に接続され、上記第２の電極は、上記複数個の第２導電型ＭＯＳ電界効果トランジスタの任意の２本のゲート電極間の上記半導体層に接続される。
【００３３】
また、上記発明において好ましくは、上記第１フィールドシールドゲート電極の外側の領域の上記半導体層に、この半導体層を所定の電位に保持するための第２導電型の第１不純物領域と、上記第２フィールドシールドゲート電極の外側の領域の上記半導体層に、この半導体層を所定の電位に保持するための第１導電型の第１不純物領域とを有する。
【００３４】
また、上記発明において好ましくは、上記第１フィールドシールドゲート電極と上記第２フィールドシールドゲート電極との間の上記半導体層に、この半導体層を所定の電位に保持するための第１導電型の不純物領域を有する。
【００３５】
また、上記発明において好ましくは、上記第２導電型ＭＯＳ電界効果トランジスタのゲート電極下のソース領域の近傍に、このソース領域よりも不純物濃度が高い高濃度不純物領域を有する。
【００３６】
この発明に基いた半導体装置のさらに他の局面においては、絶縁層の主表面上に形成された半導体層と、上記半導体層の主表面に形成され、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、上記半導体層の主表面に形成され、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、上記第１のトランジスタ形成領域と、上記第２のトランジスタ形成領域とを分離するためのメサ分離領域とを備え、上記メサ分離領域の上記半導体層の端面部分に、第３フィールドシールドゲート電極を有している。
【００３７】
この発明に基いた半導体装置のさらに他の局面においては、絶縁層の主表面上に形成された半導体層と、上記半導体層の主表面に形成され、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、上記半導体層の主表面に形成され、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、上記第１のトランジスタ形成領域と、上記第２のトランジスタ形成領域とを分離するためのメサ分離領域とを備え、上記第１フィールドシールドゲート電極は、上記第１のトランジスタ形成領域内に形成され、かつ、上記第１フィールドシールドゲート電極の端部に位置する上記第１のトランジスタ形成領域に、凹部が設けられ、上記第２フィールドシールドゲート電極は、上記第２のトランジスタ形成領域内に形成され、かつ、上記第２フィールドシールドゲート電極の端部に位置する上記第２のトランジスタ形成領域に、凹部が設けられる。
【００３８】
この発明に基いた半導体装置のさらに他の局面においては、絶縁層の主表面上に設けられる半導体層と、上記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１トランジスタ形成領域と、上記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、上記第１フィールドシールドゲート電極の外側の領域の上記第１トランジスタ形成領域に設けられ、上記第１トランジスタ形成領域を所定の電位に保持するための第２導電型の第１不純物領域と、上記第２フィールドシールドゲート電極の外側の領域の上記第２トランジスタ形成領域に設けられ、上記第２トランジスタ形成領域を所定の電位に保持するための第１導電型の第２不純物領域とを備え、上記第１不純物領域と上記第２不純物領域とによって、上記第１トランジスタ形成領域と上記第２トランジスタ形成領域との電気的分離が実現される。
【００３９】
また、上記発明において好ましくは、上記第１不純物領域と上記第２不純物領域とは接するように設けられる。
【００４０】
また、上記発明において好ましくは、上記第１不純物領域と、上記第１フィールドシールドゲート電極とは電気的に接続し、上記第２不純物領域と、上記第２フィールドシールドゲート電極とは電気的に接続する。
【００４１】
また、上記発明において好ましくは、上記第１導電型はｐ型であり、上記第２導電型はｎ型であり、上記第２導電型の第１不純物領域は、電源電位と同等またはそれ以上の電位に固定され、上記第１導電型の第２不純物領域は、グランド電位と同等またはそれ以下に固定される。
【００４２】
また、上記発明において好ましくは、上記第１不純物領域に接する第１の電極と、上記第２不純物領域に接する第２の電極とを備え、上記第１の電極は、上記第１フィールドシールドゲート電極の平面領域よりも外側に配置され、上記第２の電極は、上記第２フィールドシールドゲート電極の平面領域よりも外側に配置される。
【００４３】
また、上記発明において好ましくは、上記第１フィールドシールドゲート電極は、上記第１導電型ＭＯＳ電界効果トランジスタのゲート電極が延びる方向に対して直交する方向に延びる主第１フィールドシールドゲート電極と、この主第１フィールドシールドゲート電極に直交する２本の副第１フィールドシールドゲート電極とを備え、この２本の副第１フィールドシールドゲート電極間において、上記第１の電極が設けられ、上記第２フィールドシールドゲート電極は、上記第２導電型ＭＯＳ電界効果トランジスタのゲート電極が延びる方向に対して直交する方向に延びる主第２フィールドシールドゲート電極と、この主第２フィールドシールドゲート電極に直交する２本の副第２フィールドシールドゲート電極とを備え、この２本の副第２フィールドシールドゲート電極間において、上記第２の電極が設けられる。
【００４４】
また、上記発明において好ましくは、上記第１の電極は、上記複数個の第１導電型ＭＯＳ電界効果トランジスタの任意の２本のゲート電極間の上記半導体層に接続され、上記第２の電極は、上記複数個の第２導電型ＭＯＳ電界効果トランジスタの任意の２本のゲート電極間の上記半導体層に接続される。
【００４５】
また、上記発明において好ましくは、上記第１フィールドシールドゲート電極と上記第２フィールドシールドゲート電極との間の上記半導体層に、この半導体層を所定の電位に保持するための第１導電型の不純物領域を有する。
【００４６】
また、上記発明において好ましくは、上記第２導電型ＭＯＳ電界効果トランジスタのゲート電極下のソース領域の近傍に、このソース領域よりも不純物濃度が高い高濃度不純物領域を有する。
【００４７】
また、上記発明において好ましくは、上記第１不純物領域の外側に、上記第１不純物領域よりも不純物濃度が低い第２導電型の第３不純物領域を有し、上記第２不純物領域の外側に、上記第２不純物領域よりも不純物濃度が低い第１導電型の第４不純物領域を有する。
【００４８】
この発明に基いた半導体装置のさらに他の局面においては、絶縁層の主表面上に設けられる半導体層と、上記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第１フィールドシールドゲート電極と、を含む第１のトランジスタ形成領域と、上記半導体層の主表面に設けられ、複数個の第２導電型ＭＯＳ電界効果トランジスタと、この複数個の第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離するための第２フィールドシールドゲート電極と、を含む第２のトランジスタ形成領域と、上記第１フィールドシールドゲート電極の外側の領域の上記半導体層に設けられ、上記第１トランジスタ形成領域を所定の電位に保持するための第２導電型の第１不純物領域と、上記第２フィールドシールドゲート電極の外側の領域の上記半導体層に設けられ、上記第２トランジスタ形成領域を所定の電位に保持するための第１導電型の第２不純物領域と、上記第１フィールドシールドゲート電極は、上記第１のトランジスタ形成領域内に形成され、かつ、上記第１フィールドシールドゲート電極の端部に位置する上記第１のトランジスタ形成領域に凹部が設けられ、上記第２フィールドシールドゲート電極は、上記第２のトランジスタ形成領域内に形成され、かつ、上記第２フィールドシールドゲート電極の端部に位置する上記第２のトランジスタ形成領域に、凹部が設けられる。
【００４９】
この発明に基いた半導体装置のさらに他の局面においては、絶縁層の主表面上に設けられる半導体層と、上記半導体層の主表面に設けられ、複数個の第１導電型ＭＯＳ電界効果トランジスタと、この複数個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離する第１分離絶縁膜と、上記半導体層の主表面に設けられた第２導電型ＭＯＳ電界効果トランジスタと、上記第１導電型ＭＯＳ電界効果トランジスタと、上記第２導電型ＭＯＳ電界効果トランジスタとを分離する第２分離絶縁膜とを備え、上記第１分離絶縁膜は、上記絶縁層と所定の距離を隔てて上記半導体層の主表面に設けられ、上記第２分離絶縁膜は、上記半導体層の主表面から上記絶縁層まで到達するように設けられる。
【００５０】
また、上記発明において好ましくは、上記第１分離絶縁膜と上記絶縁層との間の上記半導体層に設けられ、上記第１導電型ＭＯＳ電界効果トランジスタが設けられた上記半導体層よりも高い不純物濃度を有する第２導電型不純物領域を備える。
【００５１】
また、上記発明において好ましくは、上記第１導電型ＭＯＳ電界効果トランジスタの基板電位を制御する電極に電気的に接続されている。
【００５２】
また、上記発明において好ましくは、上記第１分離絶縁膜の膜厚は、上記第２分離絶縁膜の膜厚よりも薄く設けられる。
【００５３】
また、上記発明において好ましくは、上記第１分離絶縁膜と上記第２分離絶縁膜との表面高さが異なる。
【００５４】
また、上記発明において好ましくは、上記第１導電型ＭＯＳ電界効果トランジスタおよび上記第２導電型ＭＯＳ電界効果トランジスタは、それぞれ上記半導体層表面から上記絶縁層に達するソース／ドレイン領域を備える。
【００５５】
また、上記発明において好ましくは、上記第２導電型ＭＯＳ電界効果トランジスタは、複数個設けられ、上記絶縁層と所定の距離を隔てて上記半導体層の主表面に設けられ、複数個の上記第２導電型ＭＯＳ電界効果トランジスタをそれぞれ分離する第３分離絶縁膜を備える。
【００５６】
また、上記発明において好ましくは、上記第１分離絶縁膜と上記絶縁層との間の上記半導体層に設けられ、上記第１導電型ＭＯＳ電界効果トランジスタが設けられた上記半導体層よりも高い不純物濃度を有する第２導電型不純物領域と、上記第３分離絶縁膜と上記絶縁層との間の上記半導体層に形成され、上記第２導電型ＭＯＳ電界効果トランジスタが形成された上記半導体層よりも高い不純物濃度を有する第１導電型不純物領域とを備える。
【００５７】
また、上記発明において好ましくは、上記第１および第３分離絶縁膜の膜厚は、上記第２分離絶縁膜の膜厚よりも薄く設けられる。
【００５８】
また、上記発明において好ましくは、上記第１および第３分離絶縁膜と、上記第２分離絶縁膜との表面高さが異なる。
【００５９】
また、上記発明において好ましくは、上記第１導電型ＭＯＳ電界効果トランジスタおよび上記第２導電型ＭＯＳ電界効果トランジスタは、それぞれ上記半導体層表面から上記絶縁層に達するソース／ドレイン領域を備える。
【００６０】
この発明に基いた半導体装置の製造方法の一つの局面においては、基板の上に絶縁膜を形成する工程と、上記絶縁膜の上に半導体層を形成する工程と、上記半導体層の上に酸化膜を形成し、選択酸化法を用いて上記絶縁膜に達する第１フィールド酸化膜を所定の位置に複数個形成する工程と、上記第１フィールド酸化膜に挟まれた領域に、再び選択酸化法を用いて、上記第１フィールド酸化膜よりも薄い第２フィールド酸化膜を形成する工程とを備える。
【００６１】
この発明に基いた半導体装置の製造方法の他の局面においては、基板の上に絶縁膜を形成する工程と、上記絶縁膜の上に半導体層を形成する工程と、上記半導体層の上に酸化膜を形成し、選択酸化法を用いて、第１の幅を有する第１フィールド酸化膜と、上記第１の幅よりも狭い第２の幅を有する第２フィールド酸化膜とを形成する工程と、再び選択酸化法を用いて、第１フィールド酸化膜のみさらに酸化を行ない、上記絶縁膜に達するまで上記第１フィールド酸化膜の膜厚さを成長させる工程とを備える。
【００６２】
この発明に基いた半導体装置の製造方法のさらに他の局面においては、基板の上に絶縁膜を形成する工程と、上記絶縁膜の上に半導体層を形成する工程と、上記半導体層の上に酸化膜を形成する工程と、上記酸化膜の上に窒化膜を形成する工程と、上記窒化膜の上に所定のパターンを有するレジスト膜を形成し、このレジスト膜をマスクとして、上記半導体層の所定の深さまでエッチングを行ない、上記半導体層に所定深さの凹部を形成する工程と、上記レジスト膜を除去した後、再び所定のパターンを有するレジスト膜を形成し、このレジスト膜をマスクとして、上記凹部と上記凹部との間に位置する窒化膜のパターニングを行なう工程と、上記レジスト膜を除去した後、上記窒化膜をマスクとして、選択酸化法により、上記凹部における酸化膜が絶縁膜に達する第１のフィールド酸化膜と、上記凹部と上記凹部との間に第２のフィールド酸化膜とを形成する工程とを備える。
【００６３】
この発明に基いた半導体装置の製造方法のさらに他の局面においては、基板の上に絶縁膜を形成する工程と、上記絶縁膜の上に半導体層を形成する工程と、上記半導体層の上に酸化膜を形成する工程と、上記酸化膜の上にバッファ層を形成する工程と、上記バッファ層の上に窒化膜を形成する工程と、上記窒化膜の上に第１の開口部と、この第１の開口部よりも幅の広い第２の開口部とを有する第１のレジスト膜を形成し、このレジスト膜をマスクとして、上記バッファ層の表面が露出するまで上記窒化膜のエッチングを行なう工程と、上記第１の開口部のみが充填されるように第２のレジスト膜を形成し、上記第１のレジスト膜と上記第２のレジスト膜とをマスクとして、上記バッファ層のエッチングを行なう工程と、上記第１および第２のレジスト膜を除去した後窒化膜をマスクとして選択酸化法により、上記第１の開口部の位置に上記絶縁膜に達する第１のフィールド酸化膜と、上記第２の開口部の位置に第２のフィールド酸化膜とを形成する工程と、を備える。
【発明の効果】
【００６４】
この発明に基づいた半導体装置によれば、半導体層の主表面から絶縁層の主表面に達するようにフィールド酸化膜を形成している。これにより、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを電気的に完全に分離することができ、ＳＯＩ基板を用いた半導体装置の高集積化を可能とし、また、ＳＯＩ基板上に高速動作および高集積化を実現することが可能なＣＭＯＳ電界効果トランジスタ構造を得ることが可能になる。また、第１のトランジスタ形成領域と第２のトランジスタ形成領域間に生じるラッチアップ現象の発生を完全に防止することができる。
【００６５】
また、この発明に基づいた他の半導体装置によれば、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを分離するために、メサ分離領域を設けている。これにより、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを電気的に完全に分離することができ、ＳＯＩ基板を用いた半導体装置の高集積化を可能とし、また、ＳＯＩ基板上に高速動作および高集積化を実現することが可能なＣＭＯＳ電界効果トランジスタ構造を得ることが可能になる。また、ラッチアップの発生を完全に防止することができる。
【００６６】
また、この発明に基づいたさらに他の半導体装置によれば、第１および第２のトランジスタ形成領域のそれぞれの半導体層を、別々に所定の電位に固定することができる。その結果、基板浮遊効果によるソース／ドレイン間耐圧の低下を防止することが可能となる。
【００６７】
また、この発明に基づいたさらに他の半導体装置によれば、メサ分離領域の半導体層の端面部分に第３フィールドシールドゲート電極を有している。これにより、半導体層の端面部分にフィールドシールドゲート電極により電圧を加えることができる。その結果、半導体層の端面部分の電位が抑えられるために、電界集中を防止し、また、リーク電流が流れることを防ぐことができるために、半導体層の側壁やコーナ部分のしきい値電圧の低下を防止することが可能となる。
【００６８】
また、この発明に基づいたさらに他の半導体装置によれば、第１の電極は、第１フィールドシールドゲート電極と電気的に絶縁されて配置され、第２の電極は第２フィールドシールドゲート電極と電気的に絶縁されて配置されている。これにより、第１フィールドシールドゲート電極と第２フィールドシールドゲート電極とは、半導体層とは別々の電位に設定することが可能となる。
【００６９】
また、この発明に基づいたさらに他の半導体装置によれば、第１の電極は、第１フィールドシールドゲート電極と電気的に接続して配置され、第２の電極は第２フィールドシールドゲート電極と電気的に接続して配置されている。これにより、第１フィールドシールドゲート電極と第２フィールドシールドゲート電極とは、半導体層と同一の電位に設定することが可能となる。
【００７０】
また、この発明に基づいたさらに他の半導体装置によれば、不使用領域のゲート電極を用いて、ＭＯＳ電界効果トランジスタの分離を行なっている。これにより、分離領域を形成する必要がなくなるため、半導体装置の高集積化を図ることが可能となる。
【００７１】
また、この発明に基づいたさらに他の半導体装置によれば、第１フィールドシールドゲート電極の端部に位置する第１のトランジスタ形成領域に凹部が設けられ、第２フィールドシールドゲート電極の端部に位置する第２のトランジスタ形成領域に凹部が設けられている。これにより、第１および第２フィールドシールドゲート電極を、第１および第２ＭＯＳトランジスタ形成領域内に形成することが可能となる。その結果、ＭＯＳトランジスタ形成領域を並列して配置させる場合の間隔を、最小分離幅にすることができる。したがって、半導体装置の高集積化を図ることが可能となる。
【００７２】
また、この発明に基づいたさらに他の半導体装置によれば、第２導電型の第１不純物領域と第１導電型の第１不純物領域とを設けている。これにより、インパクトイオン化によって発生した余分なキャリアを、この不純物領域を用いて引抜き、チャネル電位の上昇を防止することができる。その結果、ソース／ドレイン間の耐圧を向上させることが可能となる。
【００７３】
また、この発明に基づいたさらに他の半導体装置によれば、第１導電型の第１不純物領域と第２導電型の第１不純物領域との界面に所定の溝が設けられている。これにより、第１導電型の第１不純物領域と第２導電型の第１不純物領域との間に加わる高電界を緩和することが可能となる。
【００７４】
また、この発明に基づいたさらに他の半導体装置によれば、第１導電型の第１不純物領域と第２導電型の第１不純物領域との間に、第１導電型の第１不純物領域よりも不純物濃度が低い第１導電型の第２不純物領域と、第２導電型の第１不純物領域よりも不純物濃度が低い第２導電型の第２不純物領域とを設けている。これにより、第１導電型の第１不純物領域と第２導電型の第１不純物領域との間にかかる高電界を緩和し、高耐圧を確保することが可能となる。
【００７５】
また、この発明に基づいたさらに他の半導体装置によれば、第１フィールドシールドゲート電極と第２フィールドシールドゲート電極との間の半導体層に第１導電型の不純物領域を設けている。これにより、チャネル内におけるインパクトイオン化で発生したホールを引抜き、チャネル電位の上昇を防止することが可能となる。
【００７６】
また、この発明に基づいたさらに他の半導体装置によれば、第２導電型ＭＯＳ電界効果トランジスタのゲート電極下のソース領域の近傍にこのソース領域よりも不純物濃度が高い高濃度不純物領域が設けられている。これにより、ドレイン領域近傍のチャネル領域で、インパクトイオン化により発生したホールは、ソース領域近傍へ流れていく。このとき、高濃度不純物領域を形成しているために、ソース領域へのポテンシャルバリアが高くなり、これによりホールはソース領域へ流入しにくくなり、ソース領域からの電子の注入を抑制することが可能となる。
【００７７】
また、この発明に基づいた半導体装置の製造方法によれば、半導体層の主表面から絶縁層の主表面に達し、第１トランジスタ形成領域と第２トランジスタ形成領域とを電気的に完全に分離するための第３フィールド酸化膜と、第１トランジスタ形成領域内の第１フィールド酸化膜と、第２トランジスタ形成領域内の第２フィールド酸化膜とを容易に形成することが可能となる。その結果、ＳＯＩ基板を用いた半導体装置の高集積化が可能となり、また、ＳＯＩ基板上に高速動作および高集積化を実現することが可能な、第１導電型ＭＯＳ電界トランジスタを含む第１トランジスタ形成領域と第２導電型ＭＯＳ電界トランジスタを含む第２トランジスタ形成領域を有するＣＭＯＳ電界効果トランジスタを備える半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【００７８】
以下、この発明に基づいた第１の実施例について図を参照して説明する。
【００７９】
まず、図１を参照して、この第１の実施例における半導体装置の断面構造について説明する。シリコン基板２の上に膜厚約３８００〜４２００Åの埋込酸化膜４が形成されている。この埋込酸化膜４の上に、膜厚約５００〜１０００ÅのＳＯＩ層５が形成されている。ＳＯＩ層５の表面には、ＳＯＩ層５の表面から埋込酸化膜４の表面にまで達する第１フィールド酸化膜１０が形成され、この第１フィールド酸化膜１０により、ｐＭＯＳ電界効果トランジスタ活性領域６とｎＭＯＳ電界効果トランジスタ活性領域８とに分離されている。また、ｐＭＯＳ電界効果トランジスタ活性領域６の表面には、ｐＭＯＳ電界効果トランジスタを分離するための第２フィールド酸化膜１２が形成されている。また、ｎＭＯＳ電界効果トランジスタ活性領域８の表面にも、ｎＭＯＳ電界効果トランジスタを分離するための第２フィールド酸化膜１２が形成されている。
【００８０】
図１に示すように、第１フィールド酸化膜１０は、厚くして埋込酸化膜４に接するように形成することで、ｐＭＯＳ電界効果トランジスタ形成領域と、ｎＭＯＳ電界効果トランジスタ形成領域とを完全に分離して、ラッチアップの発生を完全に防止することができる。一方、第２フィールド酸化膜１２の膜厚は、第１フィールド酸化膜１０よりも薄くすることにより、この第２フィールド酸化膜１２の下の領域のＳＯＩ層５を用いて、チャネル部の電位を固定することが可能となる。
【００８１】
次に、図２を参照して、第２フィールド酸化膜１２下の電位固定を行なう方法について説明する。
【００８２】
まず、ｐＭＯＳ電界効果トランジスタ活性領域６において、第２フィールド酸化膜１２の下方の領域に、ｎ型の電位固定領域２２が形成され、このｎ型の電位固定領域２２に電気的に接続するように、第２フィールド酸化膜１２を貫通する電位固定電極１８が設けられている。さらに、ｎＭＯＳ電界効果トランジスタ活性領域８においても、第２フィールド酸化膜１２の下方の領域にｐ型の電位固定領域２０が設けられ、このｐ型の電位固定領域２０に電気的に接続するように第２フィールド酸化膜１２を貫通して電位固定電極１６が設けられている。
【００８３】
次に、図３を参照して、図１および図２に示す半導体装置の平面構造について説明する。なお、図２の断面は、図３中Ｘ−Ｘ線矢視断面に対応する断面図である。まず、第１フィールド酸化膜１０が、ｐＭＯＳ電界効果トランジスタ活性領域６およびｎＭＯＳ電界効果トランジスタ活性領域８を取囲むように形成されている。ｐＭＯＳ電界効果トランジスタ活性領域６には、第２フィールド酸化膜１２が形成されている。また、第１フィールド酸化膜１０と第２フィールド酸化膜１２とにまたがるように、ｐＭＯＳ電界効果トランジスタのゲート電極２４が複数個配置されている。また、第２フィールド酸化膜１２のｐＭＯＳ電界効果トランジスタのゲート電極２４の間には、電位固定電極１８が設けられている。
【００８４】
一方、ｎＭＯＳ電界効果トランジスタ活性領域８にも、第２フィールド酸化膜１２が設けられている。さらに、第１フィールド酸化膜１０と第２フィールド酸化膜１２にまたがるように、ｎＭＯＳ電界効果トランジスタのゲート電極２６が設けられている。さらに、第２フィールド酸化膜１２のｎＭＯＳ電界効果トランジスタのゲート電極２６の間には、電位固定電極１６が設けられている。
【００８５】
次に、図４を参照して、図３に示す半導体装置の平面図の導電タイプについて説明する。まず、ｐＭＯＳ電界効果トランジスタ活性領域６には、不純物濃度が１×１０１９ｃｍ−３以上であるｐ型の領域からなるｐＭＯＳ電界効果トランジスタのソース／ドレイン領域３２が形成されている。また、不純物濃度が１×１０１８ｃｍ−３以下のｎ型の不純物領域からなるｐＭＯＳ電界効果トランジスタのチャネル領域２８が形成されている。また、第２フィールド酸化膜１２の下方に位置する領域には、チャネル領域２８よりも濃い不純物濃度からなるｎ型の電位固定領域２２が形成されている。
【００８６】
次に、ｎＭＯＳ電界効果トランジスタ活性領域８においては、不純物濃度が１×１０１９ｃｍ−３以上のｎ型領域からなるｎＭＯＳ電界効果トランジスタのソース／ドレイン領域３４が形成されている。また、不純物濃度が１×１０１８ｃｍ−３以下のｐ型の領域からなるｎＭＯＳ電界効果トランジスタのチャネル領域３０が形成されている。さらに、第２フィールド酸化膜１２の下方の領域に対応して、ｐ型チャネル領域３０よりも濃い不純物濃度からなるｐ型の電位固定領域２０が形成されている。
【００８７】
次に、図５を参照して、ソース／ドレイン間の耐圧の改善について説明する。図５は、図４に示されるｎＭＯＳ電界効果トランジスタ活性領域８のＡ領域を拡大したものである。図において、ｎ型ソース領域３４は、不純物濃度が１×１０２０ｃｍ−３に設定され、ｎ型ドレイン領域３４は、不純物濃度が１×１０２０ｃｍ−３に設定され、ｐ型のチャネル領域３０は、不純物濃度が１×１０１７ｃｍ−３に設定され、ｐ型の電位固定領域２０は、不純物濃度が１×１０１８ｃｍ−３に設定されている。
【００８８】
たとえば、ゲート電位を０ＶにしたＭＯＳ電界効果トランジスタがオフの状態を考える。ソース電位０Ｖに対して、たとえばドレイン領域３４に５Ｖ印加すると、ドレイン領域３４の近傍のｐｎ接合の部分で空乏層４０が延び、この空乏層４０の部分に５Ｖの大部分の電圧が加わる。その結果、空乏層４０内の電界で加速されたキャリアが衝突電離を引き起こし、新しく電子３６、ホール３８ペアを生成する。生成された電子３６は、空乏層４０内の電界に引かれてドレイン領域３４に入る。
【００８９】
一方、生成されたホール３８は、空乏層４０内の電界に従ってチャネル領域３０に入る。ホール３８に対するポテンシャルは、図５（ｂ）に示すように、チャネル領域３０が谷底のようになっており、ホール３８は、チャネル領域３０に蓄積されることになる。
【００９０】
しかし、本実施例においては、チャネル領域３０の横側に、ｐ型の電位固定領域２０が形成されているため、蓄積されたホール３８は、さらにポテンシャル的に低いレベルであるｐ型の電位固定領域２０へと流れていく。したがって、ｐ型の電位固定領域２０へ流れ込んだホール３８は、電位固定電極１６により素子外部へ引き抜かれることになる。これにより、チャネル領域３０のホール３８の蓄積によるポテンシャルの増加は起こらないため、ソース／ドレイン間の耐圧を改善することが可能となる。また一方、ｐＭＯＳ電界効果トランジスタ活性領域であっても、チャネルに蓄積した電子を電位固定電極１８を介して引抜き、ソース／ドレイン間の耐圧を改善することが可能となる。
【００９１】
次に、この発明に基づいた第２の実施例について、図６〜図１２を参照して説明する。この第２の実施例は、図１および図２に示す半導体装置の第１の製造方法を示すものである。
【００９２】
まず図６を参照して、シリコン基板２の上に、酸素イオン濃度１×１０１８ｃｍ３、エネルギ約１８０ｋｅＶ、熱処理温度１３００〜１３５０°Ｃの条件で、膜厚３８００〜４２００Åの埋込酸化膜４を形成する。その後、この埋込酸化膜４の上に、酸素イオン濃度１×１０１８ｃｍ３、エネルギ約１８００ｋｅＶ、熱処理温度１３００〜１３５０°Ｃの条件で膜厚５００〜１０００ÅのＳＯＩ層５を形成する。
【００９３】
次に、このＳＯＩ層５の上に、熱酸化法を用いて、熱処理温度約９５０°Ｃにより、膜厚１００〜３００Åのシリコン酸化膜１４を形成する。その後、このシリコン酸化膜１４の上に、所定の開口部４４を有する膜厚約５００〜２０００Åのシリコン窒化膜４２を形成する。
【００９４】
次に、図７を参照して、選択酸化法を用いて、熱処理温度９５０〜１１００°Ｃの条件で、膜厚約１０００〜２０００Åの第１フィールド酸化膜１０を形成する。このとき第１フィールド酸化膜１０の下面は、埋込酸化膜４の表面に達するように形成する。次に、図８を参照して、シリコン基板２の表面全面にシリコン窒化膜４６を全面に堆積した後、第１フィールド酸化膜１０の間の領域に所定の開口部５０を有するレジスト膜４８を成膜し、このレジスト膜４８をマスクにしてシリコン窒化膜４６のエッチングを行なう。
【００９５】
次に、図９を参照して、レジスト膜４８を除去した後、新たなレジスト膜４７をマスクとして、ｎ型の不純物としてたとえばボロンなどを１×１０１３〜１×１０１４ｃｍ−２、注入エネルギ約２０ｋｅＶの条件でＳＯＩ層５に注入し、ｐ型の電位固定領域２０を形成する。次に、図１０参照して、レジスト膜４７を除去した後、新たなレジスト膜４９をマスクとして、ｎ型の不純物イオンとしてリンなどを、１×１０１３〜１×１０１４ｃｍ−２、注入エネルギ４０ｋｅＶの条件でＳＯＩ層４に注入し、ｎ型の電位固定領域２２を形成する。
【００９６】
次に、図１１を参照して、レジスト膜４９を除去した後、シリコン窒化膜４６をマスクとして、選択酸化法により、加熱処理温度９５０〜１１００°Ｃの条件で膜厚５００〜１０００Åの第２のフィールド酸化膜１２を形成する。
【００９７】
次に、図１２を参照して、シリコン窒化膜４６を除去した後、第２フィールド酸化膜１２に、それぞれｐ型の電位固定領域２０およびｎ型の電位固定領域２２に到達する電位固定電極１６，１８を形成する。これにより、図２に示す半導体装置が完成する。以上の工程を用いることにより、膜厚の異なる２種類のフィールド酸化膜を形成することが可能となる。
【００９８】
次に、この発明に基づいた第３の実施例について、図１３〜図１９を参照して説明する。この第３の実施例は、図１および図２に示す半導体装置の第２の製造方法を示すものである。
【００９９】
まず、図１３を参照して、シリコン基板２の上に、酸素イオン濃度１×１０１８ｃｍ−３、エネルギ約１８０ｋｅＶ、熱処理温度１３００〜１３５０°Ｃの条件により、膜厚３８００〜４２００Åの埋込酸化膜４を形成する。その後、この埋込酸化膜４の上に、酸素イオン濃度１×１０１８ｃｍ−３、エネルギ１８０ｋｅＶ、熱処理温度１３００〜１３５０°Ｃの条件で膜厚５００〜１０００ÅのＳＯＩ層５を形成する。
【０１００】
次に、このＳＯＩ層５の上に、熱酸化法を用いて、熱処理温度約９５０°Ｃの条件で、膜厚１００〜３００Åのシリコン酸化膜１４を形成する。その後、このシリコン酸化膜１４の上に、所定の幅を有する第１の開口部５４と、この第１の開口部よりも幅の広い第２の開口部５５を有する膜厚５００〜２０００Åのシリコン窒化膜５２を成膜する。次に、図１４を参照して、シリコン窒化膜５２をマスクとして、熱処理温度９５０°Ｃ〜１１００°Ｃの条件で選択酸化法により第１フィールド酸化膜１０ａと第２フィールド酸化膜１２とを形成する。
【０１０１】
次に、図１５を参照して、シリコン基板２の表面全面にポリシリコン層５６と、シリコン窒化膜５８とを堆積し、第１フィールド酸化膜１０ａの上方に位置するシリコン窒化膜５８のみを、エッチングにより除去する。このとき、ポリシリコン層５６はエッチングストッパとしての役割を果たす。
【０１０２】
次に、図１６を参照して、シリコン窒化膜５８をマスクとして、熱処理温度９５０°Ｃ〜１１００°Ｃの条件で、選択酸化法により第１フィールド酸化膜１０ａの膜厚を成長させ、埋込酸化膜４にまで到達する第１フィールド酸化膜１０を完成させる。次に、図１７を参照して、第２フィールド酸化膜１２の下方の領域に、ボロンイオンを注入し、ｐ型の電位固定領域２０を形成する。次に、図１８を参照して、上述と同様に、第２フィールド酸化膜１２の下方の領域にリンイオンを注入することにより、ｎ型の電位固定領域２２を形成する。
【０１０３】
次に、図１９を参照して、第２フィールド酸化膜１２に、それぞれｐ型の電位固定領域２０およびｎ型の電位固定領域２２に到達する電位固定電極１６，１８を形成する。これにより、図１および図２に示す半導体装置が完成する。以上の方法を用いることによっても、膜厚の異なる第１フィールド酸化膜および第２フィールド酸化膜を形成することが可能となる。
【０１０４】
次に、この発明に基づいた第４の実施例について、図２０〜図２６を参照して説明する。この第４の実施例は、図１および図２に示す半導体装置の第３の製造方法を示すものである。
【０１０５】
まず、図２０を参照して、シリコン基板２の上に、第２の実施例と同様の方法により、埋込酸化膜４、ＳＯＩ層５、シリコン酸化膜１４およびシリコン窒化膜４２を成膜する。その後、シリコン窒化膜４２の上に、所定の開口部６４を有するレジスト膜６２を成膜する。
【０１０６】
次に、図２１を参照して、レジスト膜６２をマスクとして、ＳＯＩ層５の所定の深さまでエッチングを行ない、ＳＯＩ層５に所定深さの凹部６６を形成する。次に、図２２を参照して、レジスト膜６２を除去した後、再び所定の開口部７０を有するレジスト膜６８を形成し、このレジスト膜６８をマスクとして、凹部６６と凹部６６との間に位置する窒化膜４２のパターニングを行なう。
【０１０７】
次に、図２３を参照して、レジスト膜６８を除去した後、窒化膜４２をマスクとして、選択酸化法により第１フィールド酸化膜１０と第２フィールド酸化膜１２とを同時に形成する。このとき凹部６６に形成された第１フィールド酸化膜１０の底面は埋込酸化膜４の上面にまで到達している。
【０１０８】
次に、図２４を参照して、一方の第１フィールド酸化膜１０の下方の領域に、ボロンなどの不純物を注入して、ｐ型の電位固定領域２０を形成する。次に、図２５を参照して、さらにもう一方の第２フィールド酸化膜１２の下方の領域に、リンなどの不純物を注入して、ｎ型の電位固定領域２２を形成する。
【０１０９】
次に、図２６を参照して、第２フィールド酸化膜１２の上に、それぞれｐ型の電位固定領域２０およびｎ型の電位固定領域２２に到達する電位固定電極１６，１８を形成する。これにより、図１および図２に示す半導体装置が完成する。以上の製造方法を用いることにより、２種類の膜厚の異なる第１フィールド酸化膜１０および第２フィールド酸化膜１２を形成することができる。
【０１１０】
次に、この発明に基づいた第５の実施例について、図２７〜図３３を参照して説明する。この第５の実施例は、図１および図２に示す半導体装置の第４の製造方法を示すものである。
【０１１１】
まず、図２７を参照して、シリコン基板２の上に、第１の実施例と同様の方法により、埋込酸化膜４、ＳＯＩ層５およびシリコン酸化膜１４を成膜する。その後、このシリコン酸化膜１４の上に、膜厚５０〜１５０ｎｍのポリシリコン層７２を成膜する。次に、このポリシリコン層７２の上に、膜厚約５００〜２０００Åのシリコン窒化膜４２を成膜する。その後、このシリコン窒化膜４２の上に、第１の開口部７６と、この第１の開口部７６よりも幅の広い第２の開口部７７とを有するレジスト膜７４を成膜する。
【０１１２】
次に、図２８を参照して、レジスト膜７４をマスクとして、シリコン窒化膜４２のパターニングを行なう。次に、図２９を参照して、第１の開口部７７のみが充填されるように第２のレジスト膜７８を成膜し、第１のレジスト膜７４と第２のレジスト膜７８とをマスクとして、ポリシリコン層７２のエッチングを行なう。
【０１１３】
次に、図３０を参照して、第１のレジスト膜７４および第２のレジスト膜７８を除去した後、窒化膜４２をマスクとして、選択酸化法により、第１のフィールド酸化膜１０と第２のフィールド酸化膜１２とを形成する。このとき、第１のフィールド酸化膜の下面は、埋込酸化膜４の上面に達している。次に、図３１を参照して、一方の第２フィールド酸化膜１２の下方の領域に、ボロンなどの不純物を注入することにより、ｐ型の電位固定領域２０を形成する。その後、図３２を参照して、さらに一方の第２フィールド酸化膜１２の下方の領域にリンなどの不純物を注入することにより、ｎ型の電位固定領域２２を形成する。
【０１１４】
次に、図３３を参照して、第２フィールド酸化膜１２の下方の領域に形成されたｐ型の電位固定領域２０およびｎ型の電位固定領域２２に達する電位固定電極１６，１８を形成する。これにより、図１および図２に示す半導体装置が完成する。以上の製造方法を用いることによっても、膜厚の異なる第１フィールド酸化膜１０と第２フィールド酸化膜１２とを形成することができる。
【０１１５】
次に、この発明に基づいた第６の実施例について図を参照して説明する。上記第１ないし第５の実施例においては、フィールド酸化膜を用いた分離方法によるものを示したが、本実施例においては、メサ分離方法やフィールドシールド分離方法を用いた場合について説明する。ここで、メサ分離方法とは、活性領域のＳＯＩ層を残して、他の部分をエッチングにより除去して分離する方法であり、フィールドシールド分離法とは、ｎＭＯＳ電界効果トランジスタ形成領域のフィールドシールドゲート電極に０Ｖを印加して、フィールドシールドゲート電極の両サイドのｎ＋層に電気が流れないようにして分離する方法である。
【０１１６】
まず、図３４を参照して、メサ分離方法およびフィールドシールド分離方法を用いた場合の半導体装置の平面構造について説明する。ｎＭＯＳ電界効果トランジスタの活性領域１０４とｐＭＯＳ電界効果トランジスタの活性領域１０６とは、メサ分離領域１０２により電気的に分離されている。
【０１１７】
ｎＭＯＳ電界効果トランジスタの活性領域１０４は、ゲート電極１１６が配置され、フィールドシールドゲート電極１０８により分離されている。また、ｐＭＯＳ電界効果トランジスタの活性領域１０６にも、ゲート電極１１８が配置されて、フィールドシールドゲート電極１１０により分離されている。また、ｎＭＯＳ電界効果トランジスタ活性領域１０４には、ｐ型コンタクト領域１１２が設けられ、ｐＭＯＳ電界効果トランジスタの活性領域１０６には、ｎ型コンタクト領域１１４が設けられている。
【０１１８】
このｐ型コンタクト領域１１２およびｎ型コンタクト領域１１４はそれぞれチャネル領域よりも不純物濃度が高く設定されている。上記構造よりなる半導体装置を用いた場合であっても、フィールド酸化膜を用いた場合と同様の効果を得ることができる。
【０１１９】
次に、この発明に基づいた第７の実施例について図３５および図３６を参照して説明する。上記第６の実施例に示す半導体装置の構造を用いた場合、電界効果トランジスタの活性領域の分離にメサ分離方法を用いた場合、分離したＳＯＩ層の側壁部でリーク電流の流れることがある。これは、ＳＯＩ層のエッジ部分で、電界集中が起こり、ＳＯＩ層側壁やコーナ部分のしきい値電圧が低下するためである。これを防ぐために、図３５および図６に示す構造を用いることができる。なお、図３５は図３６に示す平面構造のＺ−Ｚ線矢視断面図を示している。
【０１２０】
両図を参照して、シリコン基板１２０の上に、埋込酸化膜１２２が形成されている。埋込酸化膜１２２の上には、ＳＯＩ層からなるｎＭＯＳ電界効果トランジスタのチャネル領域１２４と、ｐＭＯＳ電界効果トランジスタのチャネル領域１２６とが形成されている。ｎＭＯＳ電界効果トランジスタチャネル領域１２４の上には、シリコン酸化膜１３２を介してゲート電極１１６が形成されている。また、ｐＭＯＳ電界効果トランジスタのチャネル領域１２６の上には、シリコン酸化膜１３４を介してゲート電極１１８が形成されている。
【０１２１】
また、ｎＭＯＳ電界効果トランジスタのチャネル領域１２４の端面部分には、シリコン酸化膜１３２を介してフィールドシールドゲート電極１０８が設けられ、このフィールドシールドゲート電極１０８は層間絶縁膜１３６により覆われている。一方、ｐＭＯＳ電界効果トランジスタのチャネル領域１２６の端面部分においても、シリコン酸化膜１３４を介してフィールドシールドゲート電極１１０が設けられている。またこのフィールドシールドゲート電極１１０は、層間絶縁膜１３８により覆われている。
【０１２２】
図３５および図３６に示すように、電界効果トランジスタの活性領域のエッジ部分にフィールドシールド用のゲート電極を設けておくことにより、このエッジ部分にフィールドシールドゲート電極による電圧が加わるために、ＳＯＩ層のエッジ部分の電位が抑えられ、リーク電流が流れることを防止することが可能となる。
【０１２３】
次に、フィールドシールド分離法を用いた分離方法で、ソース／ドレイン間の耐圧を向上させるための方法について図３７および図３８を参照して説明する。なお、図３７は図３８に示すＡ−Ａ線矢視断面図である。
【０１２４】
両図を参照して、シリコン基板１２０の上に埋込酸化膜１２２が形成されている。埋込酸化膜１２２の上には、ｎＭＯＳ電界効果トランジスタ形成領域１４０と、ｐＭＯＳ電界効果トランジスタ形成領域１４２とが設けられている。このｎＭＯＳ電界効果トランジスタ形成領域１４０と、ｐＭＯＳ電界効果トランジスタ形成領域１４２とは、分離酸化膜１４４によって絶縁分離されている。また、各電界効果トランジスタ形成領域内の分離には、フィールドシールドゲート電極１０８，１１０が形成されている。
【０１２５】
ｎＭＯＳ電界効果トランジスタ形成領域１４０のフィールドシールドゲート電極１０８の下方の領域にはＳＯＩ領域１４８が形成されており、このＳＯＩ領域１４８には、配線層１５２およびコンタクト層１５６が接続されている。これにより、フィールドシールドゲート電極１０８下のＳＯＩ領域１４８の電位を固定することが可能となる。また、ｐＭＯＳ電界効果トランジスタ形成領域１４２においても、フィールドシールドゲート電極１１０の下方の領域にＳＯＩ領域１４６が形成されており、このＳＯＩ領域１４６には、配線層１５０およびコンタクト層１５４が設けられている。これにより、フィールドシールドゲート電極１１０下のＳＯＩ領域１４６の電位を固定することが可能となる。
【０１２６】
したがって、ＳＯＩ領域１４８は、ｐ型にドーピングされ、インパクトイオン化で発生したホールを引くために用いることができ、ＳＯＩ領域１４６は、ｎ型にドーピングされ、インパクトイオン化で発生した電子を引き抜くために用いることができる。上記構造を用いることにより、ラッチアップを完全に防止するとともに、フィールドシールド部分を介してトランジスタのチャネル下の電位を固定することによりソース／ドレイン間の耐圧を向上させることができる。
【０１２７】
次に、この発明に基づいた第９の実施例について、図３９および図４０を参照して説明する。上述した第８の実施例においては、ｎＭＯＳ電界効果トランジスタ形成領域１４０とｐＭＯＳ電界効果トランジスタ形成領域１４２との分離には、分離酸化膜を用いた分離方法を用いていたが、本実施例においては、メサ分離方法を用いた構造を示している。その他の構造に関しては、第８の実施例と同じである。なお、図３９は、図４０に示すＢ−Ｂ線矢視断面図である。このように、メサ分離方法を用いた場合であっても第８の実施例と同様の作用効果を得ることができる。
【０１２８】
次に、図４１を参照して、上述した実施例６ないし実施例９の構造における半導体装置の特性について説明する。評価方法として、５３段のＣＭＯＳリングオシレータを薄膜ＳＯＩ基板上とバルクシリコン基板上とに形成し、それらの遅延時間を比較している。薄膜ＳＯＩ基板上に形成したリングオシレータの分離構造は、チャネル領域の電位を固定したフィールドシールド分離構造と、チャネル領域の電位がフローティング状態にあるフィールド分離構造の２種類である。
【０１２９】
これらの構造をバルクシリコン基板に形成したフィールドシールド分離構造のものと比較した。図４１の横軸は消費電力を発振周波数で規格化したものである。電圧は２Ｖ〜５Ｖの範囲であり、これらの電圧範囲内ではバルクシリコン基板上に形成した場合の遅延時間は薄膜ＳＯＩ層に形成したものよりもはるかに大きい。これは、ソース／ドレイン領域の寄生容量（接合容量）がバルクシリコン基板上に形成したものより薄膜ＳＯＩ基板上に形成した方が小さいことによる効果が現れているためである。
【０１３０】
次に、図４２を参照して、図４１と同様の構造における電源電圧に対する消費電力を比較した場合について説明する。図４１で示したリングオシレータのように、バルクシリコン基板上に形成した消費電力は、薄膜ＳＯＩ層に形成したものよりはるかに大きい。次に、薄膜ＳＯＩ層上に形成された２種類の分離構造で消費電力を比較すると、電源電圧が低いとき（２〜３Ｖ）には、両者では差がないが電源電圧が高くなると（４〜５Ｖ）、フィールド分離の消費電力はバルクシリコン基板上に形成した場合よりも大きくなってしまい、本来ＳＯＩ基板の特徴である低消費電力という特性が得られない。
【０１３１】
これは、上述したように、寄生バイポーラ動作によりソース／ドレイン間耐圧が低下することに起因している。しかし、フィールドシールド分離構造で基板電位を固定し、チャネル領域に蓄積したホールを引抜き、ソース／ドレイン間耐圧を向上させると、電源電圧が５Ｖまでバルクシリコン基板上に形成したリングオシレータの消費電力より低い値を実現することが可能となる。
【０１３２】
以上のように、基板電位を固定した半導体装置においては、ＳＯＩ構造の特徴を生かしつつ、かつ、ＳＯＩ基板上に形成されるＭＯＳ電界効果トランジスタの最大の欠点であったソース／ドレイン間耐圧を向上させることが可能となり、電源電圧が高い領域において、換言すればバルクシリコン基板上の回路と同様の電源電圧の回路動作を可能にすることができる。
【０１３３】
次に、この発明に基づいた第１０の実施例について、図４３ないし図４８を参照して説明する。この実施例においては、ｎＭＯＳ電界効果トランジスタ形成領域１４０の配線層１５２およびコンタクト層１５６と、ＳＯＩ領域１４８とのコンタクトおよびｐＭＯＳ電界効果トランジスタ形成領域１４２の配線層１５０およびコンタクト層１５４と、ＳＯＩ領域１４６とのコンタクトの取り方について説明する。
【０１３４】
この実施例においては、フィールドシールドゲート電極１０８，１１０と、ＳＯＩ領域１４６，１４８との電位を別々に設定する場合について説明する。フィールドシールドゲート電極１０８，１１０と、ＳＯＩ領域１４６，１４８とを別々の電位に設定する場合には、フィールドシールドゲート電極１０８，１１０と、配線層１５０，１５２とを電気的に接触させないように形成する必要がある。またこの場合、ホールおよび電子を引き抜きやすくするために、ＳＯＩ領域１４６，１４８において、配線層１５０および１５２との接触部分の領域１４６ｂ，１４８ｂの領域は、他の領域１４６ａ，１４８ａよりも不純物濃度が高く設定されている。なお、図４３に示す断面図は、図４４に示す平面図のＣ−Ｃ線矢視断面図である。
【０１３５】
次に、図４３に示された半導体装置の製造工程について、図４５ないし図４８を参照して説明する。まず、図４５を参照して、シリコン基板１２０の上に、埋込酸化膜１２２が形成されている。この埋込酸化膜１２２の上には、ｎＭＯＳ電界効果トランジスタの活性領域１０４またはｐＭＯＳ電界効果トランジスタの活性領域１０６が形成されている。ｎＭＯＳ電界効果トランジスタの活性領域１０４およびｐＭＯＳ電界効果トランジスタの活性領域１０６の上には、ゲート酸化膜１６４が形成されている。このゲート酸化膜１６４の上には、フィールドシールドゲート層１１０，１０８が形成されている。
【０１３６】
次に、図４６を参照して、フィールドシールドゲート層１１０，１０８を写真製版技術を用いて所定の形状にパターニングを行ない、フィールドシールドゲート電極１１０，１０８にパターニングを行なう。その後、シリコン基板１２０の表面全体を層間絶縁膜１６２により覆う。次に、図４７を参照して、写真製版技術を用いて、フィールドシールドゲート電極１１０，１０８の間の領域に、ｎＭＯＳ電界効果トランジスタの活性領域１０４またはｐＭＯＳ電界効果トランジスタの活性領域１０６の表面が露出するコンタクトホール１５３を開口する。次に、図４８を参照して、このコンタクトホール１５３内にコンタクト層１５４、１５６を形成しさらに配線層１５０，１５２を形成することにより、図４３に示す構造を有する半導体装置が完成する。
【０１３７】
次に、この発明に基づいた第１１の実施例について、図を参照して説明する。上述した第１０の実施例においては、フィールドシールドゲート電極１０８，１１０とＳＯＩ領域１４６，１４８との電位を別々に設定する場合の構造について述べたが、本実施例においては、フィールドシールドゲート電極１０８，１１０とＳＯＩ領域１４６，１４８との電位を同一に設定する場合の構造について示している。
【０１３８】
まず、図４９を参照して、図４３に示す構造と比較した場合、フィールドシールドゲート電極１０８，１１０とコンタクト層１５４，１５６とが接触するように配置されている。これにより、フィールドシールドゲート電極１０８，１１０の電位と、ＳＯＩ領域１４６，１４８との電位を同一にすることができる。なお、配線層１５０，１５２およびコンタクト層１５４、１５６とフィールドシールドゲート電極１０８，１１０とのコンタクトについては、たとえばコンタクト領域における平面形状が図５０〜図５２に示すような種々の構成を取ることが可能である。
【０１３９】
次に、図４９に示す構造を得るの製造方法について図５３〜図５８を参照して説明する。まず、図５３を参照して、シリコン基板１２０の上に、埋込酸化膜１２２が形成されている。この埋込酸化膜１２２の上には、ｎＭＯＳ電界効果トランジスタの活性領域１０４またはｐＭＯＳ電界効果トランジスタの活性領域１０６が形成されている。この電界効果トランジスタの活性領域１０４，１０６の上には、ゲート酸化膜１６４が形成されている。さらに、このゲート酸化膜１６４の上には、所定の形状にパターニングされたフィールドシールドゲート電極１０８，１１０が形成されている。
【０１４０】
次に、図５４を参照して、シリコン基板１２０の表面全面を層間絶縁膜１６２で覆う。次に、図５５を参照して、層間絶縁膜１６２の上に所定のパターンを有するレジスト膜１６６を形成し、異方性エッチングおよび等方性エッチングを用いて、層間絶縁膜１６２の一部を除去する。
【０１４１】
次に、図５６を参照して、レジスト膜１６６をマスクとして、フィールドシールドゲート電極１０８，１１０のパターニングを行なう。さらに、図５７を参照して、レジスト膜１６６をマスクとして、シリコン酸化膜１６４のエッチングを行なう。その後、図５８を参照して、レジスト膜１６６を除去した後、配線層１５０，１５２を堆積することにより、図４９に示す構造の半導体装置が完成する。
【０１４２】
次に、この発明に基づいた第１２の実施例について、図を参照して説明する。この実施例においては、活性領域へのコンタクトとフィールドシールドゲート電極へのコンタクトとの関係について説明する。
【０１４３】
図５９を参照して、活性領域１７０の上に、ゲート電極１７２が所定の位置に配置されている。ゲート電極１７２の上には、フィールドシールドゲート電極１７８が設けられている。活性領域へのコンタクト（以下ボディコンタクトと称す）領域１７６およびボディコンタクト１７４と、フィールドシールドゲート電極コンタクト１８０とは、それぞれ反対の方向に引出して形成されている。
【０１４４】
次に、図６０を参照して、活性領域１７０が並列して配置されている場合には、ボディコンタクト領域１７６およびボディコンタクト１７４を共通として、フィールドシールドゲート電極１７８のフィールドシールドゲート電極コンタクト１８０を相反する方向に設けるようにすることも可能である。
【０１４５】
次に、この発明に基づいた第１３の実施例について、図６１を参照して説明する。上述した第１２の実施例においては、ボディコンタクトを、活性領域１７０の外側において設けていたが、本実施例においては活性領域１７０とのボディコンタクトを活性領域１７０の内側に設けている。
【０１４６】
まず、本実施例におけるフィールドシールドゲート電極１７８は、ＭＯＳ電界効果トランジスタのゲート電極１７２が延びる方向に対して直交する方向に延びる主フィールドシールドゲート電極１７８ａと、この主フィールドシールドゲート電極に直交する２本の副フィールドシールドゲート電極１７８ｂとが備えられている。さらに、この２本の副フィールドシールドゲート電極間において、ボディコンタクト領域１７６が形成され、ボディコンタクト１７４を形成している。このボディコンタクト領域１７４は、電界効果トランジスタのチャネル領域よりも同じ不純物濃度がそれ以上の濃度になるように不純物濃度が設定されている。
【０１４７】
次に、この発明に基づいた第１４の実施例について、図６２を参照して説明する。この実施例においては、ゲート電極１７２内において、ＭＯＳ電界効果トランジスタのゲート電極として用いられない２本のゲート電極１８２を用いて、これらのゲート電極１８２をフィールドシールドゲート電極として用いて、フィールドシールド分離を行なうようにしたものである。このような構造を用いることにより、新たな分離領域を形成する必要がなく、不使用のゲート電極を用いることができるために、半導体装置の高集積化を図ることが可能となる。
【０１４８】
次に、この発明に基づいた第１５の実施例について、図６３および図６４を参照して説明する。まず、図６３を参照して、本実施例における半導体装置によれば、活性領域２０２の上にＭＯＳ電界効果トランジスタを構成するゲート電極２０８が配置され、このゲート電極２０８の上にフィールドシールドゲート電極２０４が配置されている。
【０１４９】
上述した、実施例１２ないし実施例１４の構造からもわかるように、フィールドシールドゲート電極は、本来活性領域２０２の外側へ延び出している必要がある。しかしながら、本実施例においては、フィールドシールドゲート電極２０４を活性領域２０２から延び出す代わりに、フィールドシールドゲート電極２０４の下方に位置する活性領域２０２に凹部２０６を設けることにより、フィールドシールドゲート電極２０４を活性領域２０２内に形成することができるようにしたものである。
【０１５０】
このようにフィールドシールドゲート電極２０４に凹部２０６を設けることにより、図６４を参照して、活性領域２０２が並列して形成される場合においては、活性領域２０２の間隔ｙを最小分離幅に設定することが可能となる。したがって、半導体装置の高集積化を図ることが可能となる。
【０１５１】
次に、この発明に基づいた第１６の実施例について図６５および図６６を参照して説明する。本実施例においては、ｐＭＯＳ電界効果トランジスタ形成領域２１０と、ｎＭＯＳ電界効果トランジスタ形成領域２１２とを交互に配置するときの構造について説明する。なお、図６６は、図６５中Ｄ−Ｄ線矢視断面図である。
【０１５２】
両図を参照して、ｐＭＯＳ電界効果トランジスタ形成領域２１０には、ｐＭＯＳ電界効果トランジスタの活性領域２１４が形成され、このｐＭＯＳ電界効果トランジスタの活性領域２１４には、ｐＭＯＳ電界効果トランジスタのゲート電極２１８が所定の位置に配置されている。また、ゲート電極２１８の上には、フィールドシールドゲート電極２２２が配置されている。
【０１５３】
一方、ｎＭＯＳトランジスタ形成領域２１２には、ｎＭＯＳ電界効果トランジスタの活性領域２１６が設けられ、このｎＭＯＳ電界効果トランジスタの活性領域の上にはｎＭＯＳ電界効果トランジスタのゲート電極２２０が所定の位置に配置されている。さらに、このゲート電極２２０の上には、フィールドシールドゲート電極２２４が配置されている。
【０１５４】
さらに、ｐＭＯＳ電界効果トランジスタ形成領域２１０とｎＭＯＳ電界効果トランジスタ形成領域２１２との界面部分には、ｎ型のボディコンタクト領域２２６と、ｐ型のボディコンタクト領域２２８が形成されている。ｎ型ボディコンタクト領域２２６には、電源電位（Ｖｃｃ）か、それ以上の電位に固定されている。またｐ型ボディコンタクト領域２８は、グランド電位（ＧＮＤ）か、それ以下の電位に固定されている。
【０１５５】
このように、ｎ型ボディコンタクト領域２２６およびｐ型ボディコンタクト領域２２８を設けることにより、インパクトイオン化によって発生した余分なキャリアを引抜き、チャネル電位の上昇を防ぐことができるため、ソース／ドレイン間の耐圧を向上させることが可能となる。
【０１５６】
次に、この発明に基づいた第１７の実施例について図６７および図６８を参照して説明する。図６８は、図６７中Ｅ−Ｅ線矢視断面図である。上述した第１６の実施例においては、ｎ型ボディコンタクト領域２２６とｐ型ボディコンタクト領域２２８との界面に高電界が加わるために、耐圧が低下してしまうという問題点があった。この問題点を解決するために、本実施例においては、ｎ型ボディコンタクト領域２２６とｐ型ボディコンタクト領域２２８との界面に最小分離幅の溝部２３０を設けている。このように溝部２３０を設けることにより、ｎ型ボディコンタクト領域２２６とｐ型ボディコンタクト領域２２８とは電気的に分離されるために、高電圧が加わることはなく、耐圧の低下を引き起こすことがなくなる。
【０１５７】
次に、この発明に基づいた第１７の実施例について、図６９および図７０を参照して説明する。図７０は、図６９中Ｅ−Ｅ線矢視断面図である。上述した第１６の実施例における問題点を解決する１つの構造として、第１７の実施例においては、ｎ型ボディコンタクト領域２２６とｐ型ボディコンタクト領域２２８との間に溝部２３０を形成するようにしているが、本実施例においては、ｎ型ボディコンタクト領域２２６とｐ型ボディコンタクト領域２２８との界面に、さらに、不純物濃度が１×１０１６ｃｍ−３程度のｎ−分離領域２３２とｐ−分離領域２３４とを設けるようにしたものである。このような低濃度の不純物領域を設けることにより、電界を緩和することができるために、耐圧の低下を回避することができる。
【０１５８】
次に、この発明に基づいた第１９の実施例について図７１を参照して説明する。上述した第１８の実施例においては、ｎ型ボディコンタクト領域２２６とｐ型ボディコンタクト領域２２８の界面にさらにｎ−分離領域２３２とｐ−分離領域２３４とを設けるようにしているが、トランジスタ形成領域におけるチャネル内のインパクトイオン化で発生して問題となるキャリアはホールであるために、図７１に示すように、フィールドシールドゲート電極２２２，２２４の外側全体をｐ型の不純物で覆い、グランド電位に固定することで上記問題点を解決することも可能である。
【０１５９】
次に、この発明に基づいた第２０の実施例について、図７２ないし図７４を参照して説明する。第１９の実施例で説明したように、チャネル内のインパクトイオン化で発生して問題となるキャリアはホールであるため、ｎＭＯＳ電界効果トランジスタのソース／ドレイン間耐圧のみに注目して対処する方法が考えられる。ｎＭＯＳ電界効果トランジスタのソース／ドレイン間の耐圧を向上させる構造として、ソース領域近傍のチャネル部分に、ｐ型のチャネル部分よりも不純物濃度の高い領域を形成することで、ソース領域からの電子の注入を防止することができる。
【０１６０】
まず、図７２を参照して、ゲート電極２４６の両側にソース領域２４０とドレイン領域２４２とが形成されている。ゲート電極２４６の下方のチャネル領域２４４の一方側には、ソース領域２４０近傍のチャネル領域２４よりもｐ型の不純物濃度の高い領域２５２が形成されている。なお、図７４を参照して、ゲート電極２４６の周囲には、フィールドシールド分離２５４が形成されている。
【０１６１】
再び、図７２を参照して、図７２に示されるｎＭＯＳ電界効果トランジスタの製造方法について説明する。まず、ＳＯＩ層をフィールド分離した後、ＳＯＩ層全面にｐ型の不純物であるボロンを１×１０１２ｃｍ−２程度のチャネル注入を行ない、ゲート電極を形成する。次に、１方向から１×１０１３ｃｍ−２程度のボロンを追加注入する。その後、通常のソース／ドレイン領域を形成することにより、トランジスタが完成する。以上により、図７２および図７３に示すように、ソース領域２４０の近傍のチャネル領域２４４に、チャネル領域２４４より不純物濃度の高い高濃度チャネル領域２５２が形成される。
【０１６２】
このような不純物プロファイルを形成することにより、ドレイン領域２４２近傍のチャネル領域２４４でインパクトイオン化により発生したホールは、ソース領域２４０へ流れていく。このとき、高濃度チャネル領域２５２が設けているために、ソース領域２４０へのポテンシャルバリアが高くなり、これにより、ホールはソース領域２４０へ流入しにくくなり、ソース領域２４０からの電子の注入を抑制することが可能となる。
【０１６３】
（発明の効果）
この発明に基づいた半導体装置によれば、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを電気的に完全に分離することができ、ＳＯＩ基板を用いた半導体装置の高集積化を可能とし、また、ＳＯＩ基板上に高速動作および高集積化を実現することが可能なＣＭＯＳ電界効果トランジスタ構造を得ることが可能になる。また、ラッチアップの発生を完全に防止することが可能となる。
【０１６４】
次に、この発明に基づいた半導体装置の他の局面によれば、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを分離するために、メサ分離領域を有している。これにより、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを電気的に完全に分離することができ、ＳＯＩ基板を用いた半導体装置の高集積化を可能とし、また、ＳＯＩ基板上に高速動作および高集積化を実現することが可能なＣＭＯＳ電界効果トランジスタ構造を得ることが可能になる。また、ラッチアップの発生を完全に防止することができる。
【０１６５】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、第１および第２のトランジスタ形成領域のそれぞれの半導体層を、別々に所定の電位に固定することができる。その結果、基板浮遊効果によるソース／ドレイン間耐圧の低下を防止することが可能となる。
【０１６６】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、メサ分離領域の半導体層の端面部分に第３フィールドシールドゲート電極を有している。
【０１６７】
これにより、半導体層の両端部分にゲート電極により電圧が印加される。その結果、半導体層の端面部分の電位が抑えられるために、電界集中を防止し、さらに、リーク電流が流れることが防止されるため、半導体層の側壁やコーナ部分のしきい値電圧の低下を抑制することが可能となる。
【０１６８】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、第１の電極は第１フィールドシールドゲート電極と電気的に絶縁されて配置され、第２の電極は第２フィールドシールドゲート電極と電気的に絶縁されて配置されている。これにより、第１の電極および第２の電極は、半導体層と別々の電位に設定することが可能となる。
【０１６９】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、第１の電極は第１フィールドシールドゲート電極と電気的に接続して配置され、第２の電極は第２フィールドシールドゲート電極と電気的に接続されて配置されている。これにより、第１の電極および第２の電極は、半導体層と同一の電位に設定することが可能となる。
【０１７０】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、不使用領域のゲート電極を用いて、ＭＯＳトランジスタの分離を行なっている。これにより、分離領域を形成する必要がなくなるために、半導体装置の高集積化を図ることが可能となる。
【０１７１】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、第１フィールドシールドゲート電極の端部に位置する第１のトランジスタ形成領域に、凹部が設けられ、第２フィールドシールドゲート電極の端部に位置する第２のトランジスタ形成領域に凹部が設けられている。これにより、第１および第２のフィールドシールドゲート電極を、第１および第２のＭＯＳ電界効果トランジスタ形成領域内に形成することが可能となる。その結果、ＭＯＳ電界効果トランジスタ形成領域を並列して配置させる場合の間隔を最小分離幅にすることができる。したがって、半導体装置の高集積化が可能となる。
【０１７２】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、第２導電型の第１不純物領域と第１導電型の第１不純物領域とを設けている。これにより、インパクトイオン化によって発生した余分なキャリアを、この不純物領域を用いて引抜き、チャネル電位の上昇を防止することができる。その結果、ソース／ドレイン間の耐圧を向上させることが可能となる。
【０１７３】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、第２導電型の第１不純物領域と第１導電型の第１不純物領域との界面に溝部を設けている。これにより、第２導電型の第１不純物領域と第１導電型の第１不純物領域とを電気的に分離することができるために、第２導電型の第１不純物領域と第１導電型の第１不純物領域との間に加わる高電界を緩和することが可能となり、半導体装置の耐圧の低下を防止することが可能となる。
【０１７４】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、第２導電型の第１不純物領域と第１導電型の第１不純物領域との間に、第２導電型の第１不純物領域よりも不純物濃度が低い第２導電型の第２不純物領域と、第１導電型の第１不純物領域よりも不純物濃度が低い第１導電型の第２不純物領域とを設けている。これにより、第２導電型の第１不純物領域と第１導電型の第１不純物領域との間の高電界を緩和し、半導体装置の耐圧低下を緩和することが可能となる。
【０１７５】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、第１フィールドシールドゲート電極と第２フィールドシールドゲート電極との間の半導体層に、この半導体層を所定の電位に保持するための第１導電型の不純物領域を設けている。これにより、チャネル内におけるインパクトイオン化で発生したホールを引抜き、チャネル領域の電位の上昇を防止することが可能となる。
【０１７６】
次に、この発明に基づいた半導体装置のさらに他の局面によれば、ソース領域の近傍に、このソース領域よりも不純物濃度が高い高濃度不純物領域を設けている。これにより、ドレイン領域近傍のチャネル領域でインパクトイオン化により発生したホールはソース領域近傍へ流れていく。このとき、高濃度不純物領域を設けているために、ソース領域へのポテンシャルバリアが高くなり、これによりホールはソース領域へ流入しにくくなり、ソース領域からの電子の注入を抑制することが可能となる。
【０１７７】
次に、この発明に基づいた半導体装置の製造方法によれば、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを分離するための半導体層の主表面から絶縁層の主表面に達する第２フィールド酸化膜と、第１のトランジスタ形成領域内の第１フィールド酸化膜と、第２トランジスタ形成領域内の第２フィールド酸化膜とを容易に形成することが可能となる。その結果、ＳＯＩ基板を用いた半導体装置の高集積化が可能となり、また、ＳＯＩ基板上に高速動作および高集積化を実現することが可能な、第１導電型ＭＯＳ電界トランジスタを含む第１トランジスタ形成領域と第２導電型ＭＯＳ電界トランジスタを含む第２トランジスタ形成領域を有するＣＭＯＳ電界効果トランジスタを備える半導体装置
を得ることが可能となる。
【図面の簡単な説明】
【０１７８】
【図１】この発明に基づいた第１の実施例における半導体装置の第１断面図である。
【図２】この発明に基づいた第１の実施例における半導体装置の第２断面図である。
【図３】この発明に基づいた第１の実施例における半導体装置の第１平面構造図である。
【図４】この発明に基づいた第１の実施例における半導体装置の第２平面構造図である。
【図５】（ａ）、（ｂ）は、この発明に基づいた第１の実施例における半導体装置の動作原理を示す模式図である。
【図６】この発明に基づいた第２の実施例における半導体装置の第１製造工程を示す断面図である。
【図７】この発明に基づいた第２の実施例における半導体装置の第２製造工程を示す断面図である。
【図８】この発明に基づいた第２の実施例における半導体装置の第３製造工程を示す断面図である。
【図９】この発明に基づいた第２の実施例における半導体装置の第４製造工程を示す断面図である。
【図１０】この発明に基づいた第２の実施例における半導体装置の第５製造工程を示す断面図である。
【図１１】この発明に基づいた第２の実施例における半導体装置の第６製造工程を示す断面図である。
【図１２】この発明に基づいた第２の実施例における半導体装置の第７製造工程を示す断面図である。
【図１３】この発明に基づいた第３の実施例における半導体装置の第１製造工程を示す断面図である。
【図１４】この発明に基づいた第３の実施例における半導体装置の第２製造工程を示す断面図である。
【図１５】この発明に基づいた第３の実施例における半導体装置の第３製造工程を示す断面図である。
【図１６】この発明に基づいた第３の実施例における半導体装置の第４製造工程を示す断面図である。
【図１７】この発明に基づいた第３の実施例における半導体装置の第５製造工程を示す断面図である。
【図１８】この発明に基づいた第３の実施例における半導体装置の第６製造工程を示す断面図である。
【図１９】この発明に基づいた第３の実施例における半導体装置の第７製造工程を示す断面図である。
【図２０】この発明に基づいた第４の実施例における半導体装置の第１製造工程を示す断面図である。
【図２１】この発明に基づいた第４の実施例における半導体装置の第２製造工程を示す断面図である。
【図２２】この発明に基づいた第４の実施例における半導体装置の第３製造工程を示す断面図である。
【図２３】この発明に基づいた第４の実施例における半導体装置の第４製造工程を示す断面図である。
【図２４】この発明に基づいた第４の実施例における半導体装置の第５製造工程を示す断面図である。
【図２５】この発明に基づいた第４の実施例における半導体装置の第６製造工程を示す断面図である。
【図２６】この発明に基づいた第４の実施例における半導体装置の第７製造工程を示す断面図である。
【図２７】この発明に基づいた第５の実施例における半導体装置の第１製造工程を示す断面図である。
【図２８】この発明に基づいた第５の実施例における半導体装置の第２製造工程を示す断面図である。
【図２９】この発明に基づいた第５の実施例における半導体装置の第３製造工程を示す断面図である。
【図３０】この発明に基づいた第５の実施例における半導体装置の第４製造工程を示す断面図である。
【図３１】この発明に基づいた第５の実施例における半導体装置の第５製造工程を示す断面図である。
【図３２】この発明に基づいた第５の実施例における半導体装置の第６製造工程を示す断面図である。
【図３３】この発明に基づいた第５の実施例における半導体装置の第７製造工程を示す断面図である。
【図３４】この発明に基づいた第６の実施例における半導体装置の平面構造図である。
【図３５】この発明に基づいた第７の実施例における半導体装置の断面構造図である。
【図３６】この発明に基づいた第７の実施例における半導体装置の平面構造図である。
【図３７】この発明に基づいた第８の実施例における半導体装置の断面構造図である。
【図３８】この発明に基づいた第８の実施例における半導体装置の平面構造図である。
【図３９】この発明に基づいた第９の実施例における半導体装置の断面構造図である。
【図４０】この発明に基づいた第９の実施例における半導体装置の平面構造図である。
【図４１】この発明に基づいた半導体装置の効果を示す第１の図である。
【図４２】この発明に基づいた半導体装置の効果を示す第２の図である。
【図４３】この発明に基づいた第１０の実施例における半導体装置の断面構造図である。
【図４４】この発明に基づいた第１０の実施例における半導体装置の平面構造図である。
【図４５】この発明に基づいた第１０の実施例における半導体装置の第１製造工程を示す断面図である。
【図４６】この発明に基づいた第１０の実施例における半導体装置の第２製造工程を示す断面図である。
【図４７】この発明に基づいた第１０の実施例における半導体装置の第３製造工程を示す断面図である。
【図４８】この発明に基づいた第１０の実施例における半導体装置の第４製造工程を示す断面図である。
【図４９】この発明に基づいた第１１の実施例における半導体装置の断面構造図である。
【図５０】この発明に基づいた第１１の実施例における半導体装置のコンタクト領域の形状を示す第１の図である。
【図５１】この発明に基づいた第１１の実施例における半導体装置のコンタクト領域の形状を示す第２の図である。
【図５２】この発明に基づいた第１１の実施例における半導体装置のコンタクト領域の形状を示す第３の図である。
【図５３】この発明に基づいた第１１の実施例における半導体装置の第１製造工程を示す断面図である。
【図５４】この発明に基づいた第１１の実施例における半導体装置の第２製造工程を示す断面図である。
【図５５】この発明に基づいた第１１の実施例における半導体装置の第３製造工程を示す断面図である。
【図５６】この発明に基づいた第１１の実施例における半導体装置の第４製造工程を示す断面図である。
【図５７】この発明に基づいた第１１の実施例における半導体装置の第５製造工程を示す断面図である。
【図５８】この発明に基づいた第１１の実施例における半導体装置の第６製造工程を示す断面図である。
【図５９】この発明に基づいた第１２の実施例における半導体装置の第１平面構造図である。
【図６０】この発明に基づいた第１２の実施例における半導体装置の第２平面構造図である。
【図６１】この発明に基づいた第１３の実施例における半導体装置の平面構造図である。
【図６２】この発明に基づいた第１４の実施例における半導体装置の平面構造図である。
【図６３】この発明に基づいた第１５の実施例における半導体装置の第１平面構造図である。
【図６４】この発明に基づいた第１５の実施例における半導体装置の第２平面構造図である。
【図６５】この発明に基づいた第１６の実施例における半導体装置の平面構造図である。
【図６６】図６５中Ｄ−Ｄ線矢視断面図である。
【図６７】この発明に基づいた第１７の実施例における半導体装置の平面構造図である。
【図６８】図６７中Ｅ−Ｅ線矢視断面図である。
【図６９】この発明に基づいた第１８の実施例における半導体装置の平面構造図である。
【図７０】図６９中Ｆ−Ｆ線矢視断面図である。
【図７１】この発明に基づいた第１９の実施例における半導体装置の平面構造図である。
【図７２】この発明に基づいた第２０の実施例における半導体装置の断面構造図である。
【図７３】この発明に基づいた第２０の実施例における半導体装置の第１平面構造図である。
【図７４】この発明に基づいた第２０の実施例における半導体装置の第２平面構造図である。
【図７５】従来技術における半導体装置の平面構造図である。
【図７６】図７５中Ａ−Ａ矢視線断面図である。
【図７７】図７５中Ｘ−Ｘ線矢視断面図である。
【図７８】従来技術における半導体装置の平面構造を示す部分拡大図である。
【図７９】（ａ）は３入力ＮＡＮＤゲートのブロック図である。（ｂ）は３入力ＮＡＮＤゲートの回路図である。
【図８０】３入力ＮＡＮＤゲートを実現した半導体装置の平面構造図である。
【図８１】バルク電界効果トランジスタの空乏層の広がりを示す模式図である。
【図８２】ＳＯＩ電界効果トランジスタにおける空乏層の広がりを示す模式図である。
【図８３】図８１に示すＭＯＳ電界効果トランジスタのドレイン電流とドレイン電圧の関係を示す図である。
【図８４】図８２に示すＭＯＳ電界効果トランジスタのドレイン電流とドレイン電圧の関係を示す図である。
【図８５】基板浮遊効果を説明するための第１の図である。
【図８６】（ａ）、（ｂ）は、基板浮遊効果を説明するための第２の図である。
【図８７】従来技術における基板浮遊効果を解消するための半導体装置の平面構造図である。
【符号の説明】
【０１７９】
２，１２０  シリコン基板、４，１２２  埋込酸化膜、６  ｐＭＯＳ／ＦＥＴ活性領域、８  ｎＭＯＳ／ＦＥＴ活性領域、１０  第１フィールド酸化膜、１２  第２フィールド酸化膜、１６，１８  電位固定電極、２０  ｐ型の電位固定領域、２２  ｎ型の電位固定領域。なお、図中同一符号は、同一または相当部分を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５３】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６８】
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【図６９】
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【図７０】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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