(57)【要約】【課題】信号伝送システムにおいて、信号伝送経路を構成する複数チャンネルのデバイスを介して伝送される信号ごとにタイミング調整処理を行い、正確なタイミングで信号伝送を行なうことを可能とする。【解決手段】複数チャンネルごとに中継するデバイス群で構成される信号伝送経路を介して伝送される信号に対して、受信するＬＳＩおよび送信するＬＳＩまたはいずれかにタイミング調整手段を中継するデバイス群で伝送される複数のチャンネルごとに設けることにより、正確なタイミングで信号を伝送することができる。また、前記タイミング調整手段は、同一のデバイス群を介して伝送される信号ごとのタイミング調整、複数のデバイス群を介した信号伝送における１つの受信ＬＳＩ内でのタイミング調整、および、１つの送信ＬＳＩから複数の受信ＬＳＩに対して信号伝送されるような１対多の信号伝送でのタイミング調整を行なうことが可能である。【選択図】　　　　　　　図３
2004112209.tif 000002
【特許請求の範囲】
【請求項１】
伝送の対象となる１つ以上の伝送信号と、前記伝送信号と同期する同期信号とを伝送する伝送装置と、
前記伝送された伝送信号と同期信号とを中継するデバイスと、
前記中継された伝送信号と同期信号とを受信する受信装置と
を有する信号伝送システムであって、
前記受信装置は、
前記中継された伝送信号と同期信号とを受信する受信手段と、
前記受信された伝送信号を、前記受信された同期信号に同期して保持する保持手段と、
前記受信された伝送信号が正しい値で保持されるように、前記受信された伝送信号と、前記受信された同期信号との間のタイミングを調整する第１のタイミング調整手段と
を有する信号伝送システム。
【請求項２】
前記伝送装置は、前記伝送信号として、所定のテストパターンを伝送し、
前記受信装置の第１のタイミング調整手段は、前記伝送信号として受信されたテストパターンが、正しい値で保持されるように、前記受信された伝送信号または同期信号のタイミングを調整する
請求項１に記載の信号伝送システム。
【請求項３】
前記受信装置は、
前記同期信号から前記受信された伝送信号を保持するために用いられるクロック信号を再生するクロック再生手段
をさらに有し、
前記第１のタイミング調整手段は、前記クロック再生手段に対して、前記同期信号を供給するタイミングを調整することにより、前記受信された同期信号との間のタイミングを調整する
請求項１または２に記載の信号伝送システム。
【請求項４】
複数の前記デバイスを有し、
前記受信装置において、
前記受信装置は、前記複数のデバイスそれぞれから、前記中継された伝送信号と同期信号とを受信し、
前記保持手段は、前記複数のデバイスから受信された伝送信号それぞれを、前記複数のデバイスから受信された同期信号それぞれに同期して保持し、
前記第１のタイミング調整手段は、前記複数のデバイスから受信された伝送信号それぞれが正しい値で保持されるように、前記複数のデバイスから受信された伝送信号それぞれと、前記複数のデバイスから受信された同期信号それぞれとの間のタイミングを調整する
請求項１〜３のいずれかに記載の信号伝送システム。
【請求項５】
伝送の対象となる１つ以上の伝送信号と、前記伝送信号と同期する同期信号とを伝送する伝送装置と、
前記伝送された伝送信号と同期信号とを中継するデバイスと、
前記中継された伝送信号と同期信号とを受信する受信装置と
を有する信号伝送システムであって、
前記受信装置は、
前記中継された伝送信号と同期信号とを受信する受信手段と、
前記受信された伝送信号を、前記受信された同期信号に同期して保持する保持手段と、
前記受信された伝送信号が正しい値で保持されたか否かを、前記伝送装置に対して通知する通知手段と
を有し、
前記伝送装置は、
前記受信装置からの通知に基づいて、前記受信された伝送信号が正しい値で保持されるように、前記伝送される伝送信号と、前記伝送される同期信号との間のタイミングを調整する第２のタイミング調整手段
を有する信号伝送システム。
【請求項６】
前記伝送装置は、
前記伝送信号として、所定のテストパターンを伝送するテストパターン伝送手段
を有し、
前記受信装置の第１のタイミング調整手段は、前記伝送信号として受信されたテストパターンが、正しい値で保持されたか否かを、前記伝送装置に対して通知する
請求項５に記載の信号伝送システム。
【請求項７】
複数の前記デバイスを有し、
前記受信装置において、
前記受信装置は、前記複数のデバイスそれぞれから、前記中継された伝送信号と同期信号とを受信し、
前記保持手段は、前記複数のデバイスから受信された伝送信号それぞれを、前記複数のデバイスから受信された同期信号それぞれに同期して保持し、
前記通知手段は、前記複数のデバイスから受信された伝送信号それぞれが正しい値で保持されたか否かを、前記伝送装置に対して通知し、
前記第２のタイミング調整手段は、前記受信手段からの通知に基づいて、前記複数のデバイスから受信された伝送信号それぞれが正しい値で保持されるように、前記複数のデバイスから受信された伝送信号それぞれと、前記複数のデバイスから受信された同期信号それぞれとの間のタイミングを調整する
請求項５または６に記載の信号伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、伝送タイミングを調整して信号を伝送する信号伝送システムに関する。
【０００２】
【従来の技術】
高速な信号伝送システムにおいては、伝送される複数の信号間に伝送スキューを生じることがある。
信号間の伝送スキューを抑制するためには、同期をとる調整回路を各信号ごとに設けることが知られている。（特許文献１〜４参照。）。
【０００３】
【特許文献１】特開平５−３７５８０号公報
【特許文献２】特開平１１−３４１１０２号公報
【特許文献３】特開平６−２２４９６２号公報
【特許文献４】特開２０００−２０１１０５号公報
【０００４】
しかしながら、同期をとる調整回路を各信号ごとに設ける信号伝送システムは、信号の数に応じて調整回路を設ける必要があり、回路の構成が複雑化したり大規模化すること、または、システムが高価になることがある。
【０００５】
【発明が解決しようとする課題】
本発明は、上述した背景からなされたものであり、信号ごとに同期をとる調整回路を設けなくても、信号の伝送を中継するデバイスごとに同期をとる調整回路により、正確なタイミングで信号伝送を行なうことができる信号伝送システムを提供することを目的とする。
【０００６】
【課題を解決するための手段】
［信号伝送システム］
上記目的を達成するために、本発明にかかる信号伝送システムは、伝送の対象となる１つ以上の伝送信号と、前記伝送信号と同期する同期信号とを伝送する伝送装置と、前記伝送された伝送信号と同期信号とを中継するデバイスと、前記中継された伝送信号と同期信号とを受信する受信装置とを有する信号伝送システムであって、前記受信装置は、前記中継された伝送信号と同期信号とを受信する受信手段と、前記受信された伝送信号を、前記受信された同期信号に同期して保持する保持手段と、前記受信された伝送信号が正しい値で保持されるように、前記受信された伝送信号と、前記受信された同期信号との間のタイミングを調整する第１のタイミング調整手段とを有する。
【０００７】
好適には、前記伝送装置は、前記伝送信号として、所定のテストパターンを伝送し、前記受信装置の第１のタイミング調整手段は、前記伝送信号として受信されたテストパターンが、正しい値で保持されるように、前記受信された伝送信号または同期信号のタイミングを調整する。
【０００８】
好適には、前記受信装置は、前記同期信号から前記受信された伝送信号を保持するために用いられるクロック信号を再生するクロック再生手段をさらに有し、前記第１のタイミング調整手段は、前記クロック再生手段に対して、前記同期信号を供給するタイミングを調整することにより、前記受信された同期信号との間のタイミングを調整する。
【０００９】
好適には、複数の前記デバイスを有し、前記受信装置において、前記受信装置は、前記複数のデバイスそれぞれから、前記中継された伝送信号と同期信号とを受信し、前記保持手段は、前記複数のデバイスから受信された伝送信号それぞれを、前記複数のデバイスから受信された同期信号それぞれに同期して保持し、前記第１のタイミング調整手段は、前記複数のデバイスから受信された伝送信号それぞれが正しい値で保持されるように、前記複数のデバイスから受信された伝送信号それぞれと、前記複数のデバイスから受信された同期信号それぞれとの間のタイミングを調整する。
【００１０】
好適には、伝送の対象となる１つ以上の伝送信号と、前記伝送信号と同期する同期信号とを伝送する伝送装置と、前記伝送された伝送信号と同期信号とを中継するデバイスと、前記中継された伝送信号と同期信号とを受信する受信装置とを有する信号伝送システムであって、前記受信装置は、前記中継された伝送信号と同期信号とを受信する受信手段と、前記受信された伝送信号を、前記受信された同期信号に同期して保持する保持手段と、前記受信された伝送信号が正しい値で保持されたか否かを、前記伝送装置に対して通知する通知手段とを有し、前記伝送装置は、前記受信装置からの通知に基づいて、前記受信された伝送信号が正しい値で保持されるように、前記伝送される伝送信号と、前記伝送される同期信号との間のタイミングを調整する第２のタイミング調整手段を有する。
【００１１】
好適には、前記伝送装置は、前記伝送信号として、所定のテストパターンを伝送するテストパターン伝送手段を有し、前記受信装置の第１のタイミング調整手段は、前記伝送信号として受信されたテストパターンが、正しい値で保持されたか否かを、前記伝送装置に対して通知する。
【００１２】
好適には、複数の前記デバイスを有し、前記受信装置において、前記受信装置は、前記複数のデバイスそれぞれから、前記中継された伝送信号と同期信号とを受信し、前記保持手段は、前記複数のデバイスから受信された伝送信号それぞれを、前記複数のデバイスから受信された同期信号それぞれに同期して保持し、前記通知手段は、前記複数のデバイスから受信された伝送信号それぞれが正しい値で保持されたか否かを、前記伝送装置に対して通知し、前記第２のタイミング調整手段は、前記受信手段からの通知に基づいて、前記複数のデバイスから受信された伝送信号それぞれが正しい値で保持されるように、前記複数のデバイスから受信された伝送信号それぞれと、前記複数のデバイスから受信された同期信号それぞれとの間のタイミングを調整する。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を説明する。
［信号伝送システム１］
図１は、本発明にかかる信号伝送システム１の構成を示す図である。
図１に示すように、信号伝送システム１は、例えば光信号伝送システムであって、受信側ＬＳＩａ２０、送信側ＬＳＩａ３０、ｎ個のレーザダイオード駆動回路アレイ（ＬＤＤアレイ）４０−１〜４０−ｎ（ｎは整数）、ｎ個のレーザダイオードアレイ（ＬＤアレイ）４２−１〜４２−ｎ、ｎ個のフォトダイオードアレイ（ＰＤアレイ）４４−１〜４４−ｎ、ｎ個の増幅器アレイ（ＡＭＰアレイ）４６−１〜４６−ｎおよびｎ個のファイバーアレイａ５０−１〜５０−ｎから構成される。
ＬＤＤアレイ４０、ＬＤアレイ４２、ファイバーアレイａ５０、ＰＤアレイ４４およびＡＭＰアレイ４６には、例えば、それぞれの機能の素子が５つずつ並列に設けられている。
【００１４】
送信側ＬＳＩａ３０から受信側ＬＳＩａ２０に対して伝送される複数の信号のうち、例えば、ｎ番目のＬＤＤアレイ４０−ｎ、ＬＤアレイ４２−ｎ、ファイバーアレイａ５０−ｎ、ＰＤアレイ４４−ｎおよびＡＭＰアレイ４６−ｎが中継する信号の１つは、伝送信号の同期をとるために用いられるフレーム信号ＦＲ（図４（Ａ）〜（Ｆ），図５（Ａ）〜（Ｄ）を用いて後述）である。
以下、送信側ＬＳＩａ３０と受信側ＬＳＩａ２０を接続している信号伝送経路を中継するｎ番目のＬＤＤアレイ４０−ｎ、ＬＤアレイ４２−ｎ、ファイバーアレイａ５０−ｎ、ＰＤアレイ４４−ｎおよびＡＭＰアレイ４６−ｎなどの順に配置されて５チャンネルの光信号伝送経路を構成する部分は、あわせて単に「ｎ番目のデバイス群」と略記し、順序を特定しない場合には単に「デバイス群」と略記することがある。
また、ＬＤＤアレイ４０−１〜４０−ｎなど複数ある構成部分の、いずれかを特定せずに示す場合には、単に「ＬＤＤアレイ４０」などと略記することがある。
【００１５】
図２は、図１に示した信号伝送システム１において、ＬＤＤアレイ４０、ＬＤアレイ４２、ＰＤアレイ４４、ＡＭＰアレイ４６およびファイバーアレイａ５０の数を２（ｎ＝２）とした場合の具体例を示す図である。
なお、以下、説明を具体化し、発明の理解を容易にするため、図２に示すように、信号伝送システム１がＬＤＤアレイ４０、ＬＤアレイ４２、ＰＤアレイ４４、ＡＭＰアレイ４６およびファイバーアレイａ５０をそれぞれ２個含む場合を具体例として説明する。
送信側ＬＳＩｂ３２から受信側ＬＳＩｂ２２に対して伝送される信号のうち、２番目のデバイス群を介して伝送される信号の１つはフレーム信号ＦＲ（図４（Ｂ））である。
【００１６】
［受信側ＬＳＩｂ２２］
図３は、図２に示した受信側ＬＳＩｂ２２の構成を示す図である。
図４は、１つの伝送フレームに対する各信号の関係を示す図であって、図４（Ａ）はクロック信号ＣＬＫを示し、図４（Ｂ）はフレーム信号ＦＲを示し、図４（Ｃ）は１０ビットのシリアルデータを示し、図４（Ｄ）はパラレルデータの例を示し、図４（Ｅ）は伝送タイミングをテストする際に送信される送信テストパターンの例を示し、図４（Ｆ）は伝送タイミングをテストする際に受信された受信テストパターンの例を示す図である。
図３に示すように、受信側ＬＳＩｂ２２は、例えば、フレーム信号ＦＲの遅延を変更する可変遅延回路２２０−１，２２０−２、遅延されたフレーム信号ＦＲをてい倍してクロック信号ＣＬＫを生成するＰＬＬ２２２−１，２２２−２、４チャンネルのラッチ回路ａ２２４、４入力シリアル／パラレル変換回路（Ｓ／Ｐ回路）ａ２２６、５チャンネルのラッチ回路ｂ２２８、５入力シリアル／パラレル変換回路（Ｓ／Ｐ回路）ｂ２３０、タイミング調整回路ａ２３２および処理部ａ２３４から構成される。
【００１７】
［可変遅延回路２２０−１］
可変遅延回路２２０−１は、タイミング調整回路ａ２３２から入力される受信遅延指示信号ＲＤａにより制御されて、送信側ＬＳＩｂ３２（図２）から２番目のデバイス群を介して入力されるフレーム信号ＦＲを遅延させる。（図４（Ｅ），（Ｆ）参照）
受信遅延指示信号ＲＤａによって遅延されたフレーム信号ＦＲは、可変遅延回路２２０−１によって、ＰＬＬ２２２−１、Ｓ／Ｐ回路ａ２２６、タイミング調整回路ａ２３２および処理部ａ２３４に対して出力される。
【００１８】
［可変遅延回路２２０−２］
可変遅延回路２２０−２は、タイミング調整回路ａ２３２から入力される受信遅延指示信号ＲＤｂに制御されて、送信側ＬＳＩｂ３２（図２）から２番目のデバイス群を介して入力されるフレーム信号ＦＲを遅延させる。（図４（Ｅ），（Ｆ）参照）
受信遅延指示信号ＲＤｂによって遅延されたフレーム信号ＦＲは、可変遅延回路２２０−２によって、ＰＬＬ２２２−２およびＳ／Ｐ回路ｂ２３０に対して出力される。
【００１９】
［ＰＬＬ２２２−１］
ＰＬＬ２２２−１は、可変遅延回路２２０−１から入力されるフレーム信号ＦＲを、１０倍の周波数にてい倍し、ラッチ回路ａ２２４、Ｓ／Ｐ回路ａ２２６およびタイミング調整回路ａ２３２に対して出力する。（図４（Ａ），（Ｂ）参照）
【００２０】
［ＰＬＬ２２２−２］
ＰＬＬ２２２−２は、可変遅延回路２２０−２から入力されるフレーム信号ＦＲを、１０倍の周波数にてい倍し、ラッチ回路ｂ２２８およびＳ／Ｐ回路ｂ２３０に対して出力する。（図４（Ａ），（Ｂ）参照）
【００２１】
［ラッチ回路ａ２２４］
ラッチ回路ａ２２４は、４つのＤフリップフロップ（Ｄ−Ｆ／Ｆ；図示せず）を含み、送信側ＬＳＩｂ３２（図２）から２番目のデバイス群を介して入力される４チャンネルのシリアルデータ信号ＤＡＴＡを、ＰＬＬ２２２−１から入力されるクロック信号ＣＬＫによりラッチし、Ｓ／Ｐ回路ａ２２６に対して出力する。
【００２２】
［Ｓ／Ｐ回路ａ２２６］
Ｓ／Ｐ回路ａ２２６は、可変遅延回路２２０−１から入力されるフレーム信号ＦＲ、および、ＰＬＬ２２２−１から入力されるＣＬＫを用いて、ラッチ回路ａ２２４から入力される４チャンネルのシリアルデータ信号ＤＡＴＡを、それぞれ１０ビットのパラレルデータに変換し、タイミング調整回路ａ２３２に対して出力する。（図４（Ｃ），（Ｄ）参照）
【００２３】
［ラッチ回路ｂ２２８］
ラッチ回路ｂ２２８は、５つのＤフリップフロップ（Ｄ−Ｆ／Ｆ；図示せず）を含み、送信側ＬＳＩｂ３２（図２）から１番目のデバイス群を介して入力される５チャンネルのシリアルデータ信号ＤＡＴＡを、ＰＬＬ２２２−２から入力されるクロック信号ＣＬＫによりラッチし、Ｓ／Ｐ回路ｂ２３０に対して出力する。
【００２４】
［Ｓ／Ｐ回路ｂ２３０］
Ｓ／Ｐ回路ｂ２３０は、可変遅延回路２２０−２から入力されるフレーム信号ＦＲ、および、ＰＬＬ２２２−２から入力されるＣＬＫを用いて、ラッチ回路ｂ２２８から入力される５チャンネルのシリアルデータ信号ＤＡＴＡを、それぞれ１０ビットのパラレルデータに変換し、タイミング調整回路ａ２３２に対して出力する。（図４（Ｃ），（Ｄ）参照）
【００２５】
［タイミング調整回路ａ２３２］
タイミング調整回路ａ２３２は、ＣＰＵ２３６およびメモリ２３８などを含み、可変遅延回路２２０−１から入力されるフレーム信号ＦＲに同期して動作し、Ｓ／Ｐ回路ａ２２６およびＳ／Ｐ回路ｂ２３０からパラレルデータを受け入れ、処理部ａ２３４に対し所定のパラレルデータを出力する。
タイミング調整回路ａ２３２は、さらにＳ／Ｐ回路ａ２２６およびＳ／Ｐ回路ｂ２３０から入力されるパラレルデータと、送信側ＬＳＩｂ３２（図２）から２番目のデバイス群を介して入力されるフレーム信号ＦＲとの受信タイミングのずれを検出し、同一のデバイス群を介して伝送される信号ごとに受信タイミングを調整するため、可変遅延回路２２０−１，２２０−２に対してそれぞれ受信遅延指示信号ＲＤａ，ＲＤｂを出力する。
【００２６】
図５は、可変遅延回路２２０によってタイミングが変化するクロック信号ＣＬＫ、およびフレーム信号ＦＲの例を示す図であって、図５（Ａ）はラッチ回路２２４がデータ信号ＤＡＴＡを取りこむタイミングを示し、図５（Ｂ）は図５（Ａ）におけるビットエラーレート（Ｂｉｔ　Ｅｒｒｏｒ　Ｒａｔｅ；ＢＥＲ）を、横軸にサンプリングのタイミング、縦軸にＢＥＲをとって示し、図５（Ｃ）は１０ビットのパラレルデータに対するフレーム信号ＦＲのタイミングの変化を示す。
【００２７】
タイミング調整回路ａ２３２は、受信遅延指示信号ＲＤａ，ＲＤｂにより、可変遅延回路２２０−１，２２０−２およびＰＬＬ２２２−１，２２２−２を介して、ラッチ回路ａ２２４，ラッチ回路ｂ２２８がデータをサンプリングするクロック信号ＣＬＫのタイミングを、例えば、クロック信号ＣＬＫの周期（Ｔ）の８分の１ごとの遅延で連続的に２４ステップ（図５（Ａ））変化させる。
図５（Ｂ）に示すように、データをサンプリングするクロック信号ＣＬＫのタイミングの変化によって、データを正しくサンプリングできる確率は変化し、タイミング調整回路ａ２３２は、データのＢＥＲが小さいタイミングの中から、より正しいデータをサンプリングできる最適なタイミングをデバイス群ごとにそれぞれ選択する。（図７を用いて後述）
【００２８】
すなわち、タイミング調整回路ａ２３２は、Ｓ／Ｐ回路ａ２２６およびＳ／Ｐ回路ｂ２３０から受け入れるパラレルデータに対し、可変遅延回路２２０−１，２２２−２を介してフレーム信号ＦＲを３Ｔの期間に２４ステップでシフト（図５（Ｃ）参照）させ、最適なタイミングのフレーム信号ＦＲを選択する。
また、タイミング調整回路ａ２３２および可変遅延回路２２０は、同一のデバイス群を介して伝送される信号ごとに同期をとることにより、それぞれの信号のチャンネル間スキューを抑える。
【００２９】
［処理部ａ２３４］
処理部ａ２３４（図３）は、可変遅延回路２２０−１から入力されるフレーム信号ＦＲに同期して動作し、例えば、データ信号ＤＡＴＡの記憶など、受信側ＬＳＩｂ２２における所定の処理を行なう。
【００３０】
メモリ２３８は、タイミング調整に用いるテストパターン（図４（Ｅ），図７（Ａ）参照）などが格納されているＲＯＭ、および、テストパターンの照合結果などを格納するＲＡＭ（図示せず）を含み、ＣＰＵ２３６はタイマなど（図示せず）を含む。
【００３１】
［送信側ＬＳＩｂ３２］
送信側ＬＳＩｂ３２は、ＣＰＵ、ＲＯＭ、ＲＡＭおよびタイマなど（図示せず）を含み、さらに、ＲＯＭには受信側ＬＳＩｂ２２と同じテストパターン（図４（Ｅ），図７（Ａ）参照）が格納されている。
受信調整シーケンス（図６を用いて後述）において、テストパターンはデバイス群を介し受信側ＬＳＩｂ２２に対して送信される。
【００３２】
［全体動作］
以下、信号伝送システムのタイミング調整について、全体的な動作を説明する。
図６は、図２に示す信号伝送システムにおいて、受信側ＬＳＩｂ２２が受信タイミングを調整する受信調整シーケンス（Ｓ１０）を示すフローチャートである。
図７は、タイミング調整に用いられるテストパターンと、テスト結果の例を示す図であって、図７（Ａ）は、送信するテストパターン例（ビット列１）を示し、図７（Ｂ）は、ビット列１を受信した受信例（ビット列２）を示し、図７（Ｃ）は、フレーム信号ＦＲの遅延を連続的に変化させて、２４種類の異なるタイミングでテストパターンを受信した結果の例を示す図表である。（図５（Ａ），（Ｂ），（Ｃ）参照）
【００３３】
図６に示すように、ステップ１００（Ｓ１００）において、受信側ＬＳＩｂ２２のタイミング調整回路ａ２３２（図３）は、デバイス群ごとに受信タイミング調整を行うため、可変遅延回路２２０−１，２２０−２に対して受信タイミングの初期化を行なう。
【００３４】
ステップ１０２（Ｓ１０２）において、送信側ＬＳＩｂ３２（図２）は、例えば、２番目のデバイス群を介し、送信側ＬＳＩｂ３２のＲＯＭ（図示せず）に格納されているテストパターン（図７（Ａ）；ビット列１）を受信側ＬＳＩｂ２２に対して送信する。
送信するテストパターンとして、ビット列１は繰り返して送信される。
【００３５】
ステップ１０４（Ｓ１０４）において、送信側ＬＳＩｂ３２は、あらかじめ設定された時間が経過するまでテストパターンを送信する。
設定された時間の経過は、例えば、タイマ（図示せず）などによって確認する。
テストパターンの送信に設定される時間は、受信側ＬＳＩｂ２２で行われる後述のＳ１０６〜Ｓ１２６にかかる処理時間よりも充分に長い時間である。
【００３６】
ステップ１０６（Ｓ１０６）において、受信側ＬＳＩｂ２２は、送信側ＬＳＩｂ３２から送信されるテストパターン（図７（Ａ））を、可変遅延回路２２０−１または２２０−２から入力されるフレーム信号ＦＲ、および、ＰＬＬ２２２−１または２２２−２から入力されるクロック信号ＣＬＫに同期して受信する。
【００３７】
ステップ１０８（Ｓ１０８）において、受信側ＬＳＩｂ２２は、メモリ２３８のＲＯＭ（図示せず）に格納されているテストパターン（正解テストパターン）と受信したテストパターンの照合を行う。
正解テストパターンとの照合は、“個別のビットが正しく受信されているかどうか；（結果１）”および“個別のビットが正しい場合、正解テストパターンと一致するにはビットのシフトがいくつ必要か；（結果２）”について行う。
【００３８】
例えば、受信されたビット列２（図７（Ｂ））の個別のビットは、ビット列１（図７（Ａ））の個別のビットと同じであり、先頭ビットがフレーム信号ＦＲに対して１ビット右にずれているだけとなっている。（図４（Ｅ），（Ｆ）参照）
【００３９】
ステップ１１０（Ｓ１１０）において、受信したテストパターンと正解テストパターンとの照合結果は、例えば、メモリ２３８のＲＡＭ（図示せず）に格納される。
ビット列２を受信したときの照合結果は、“個別のビットは正しく受信されている（ＯＫ）；結果１”および“フレーム信号ＦＲを右に１ビット分シフトすると正解テストパターンと一致する；結果２”となる。
【００４０】
ステップ１１２（Ｓ１１２）において、フレーム信号ＦＲのタイミングを連続的に変化させて、例えば、テストパターンが２４種類の異なるタイミングで受信されたかどうかの判断をする。
２４種類受信した場合はＳ１１６の処理に進み、その他の場合はＳ１１４の処理に進む。
【００４１】
ステップ１１４（Ｓ１１４）において、タイミング調整回路ａ２３２は、受信遅延指示信号ＲＤａ，ＲＤｂをそれぞれ可変遅延回路２２０−１，２２０−２に対して出力し、受信タイミングを変化させてＳ１０６を行う。
【００４２】
ステップ１１６（Ｓ１１６）において、例えば、図７（Ｃ）に示すような受信タイミングを連続的に変化させて受信した２４種類のテストパターンの照合結果を、メモリ２３８のＲＡＭ（図示せず）からタイミング調整回路ａ２３２のＣＰＵ２３６が読み込む。
【００４３】
ステップ１１８（Ｓ１１８）において、図７（Ｃ）に示す照合結果からタイミング調整回路ａ２３２のＣＰＵ２３６は、２４種類の受信タイミングの中から最適なタイミングを選択する。
選択は、結果１．が“ＯＫ”である受信タイミング３〜７，１１〜１５および１９〜２３のうち、結果２．の必要なシフト数がなく、良好な受信結果の中央である受信タイミング１３で設定したタイミングを、最適受信タイミングとする方法で行う。
【００４４】
ステップ１２０（Ｓ１２０）において、結果１．がすべて“ＮＧ”である場合のように、受信タイミングが設定できない場合はＳ１２６の処理に進み、最適受信タイミングが選択された場合はＳ１２２の処理に進む。
【００４５】
ステップ１２２（Ｓ１２２）において、デバイス群ごとの最適受信タイミングは、それぞれデバイス群ごとの選択結果として、タイミング調整回路ａ２３２のメモリ２３８に含まれるＲＡＭ（図示せず）に格納する。
【００４６】
ステップ１２４（Ｓ１２４）において、タイミング調整回路ａ２３２のＣＰＵ２３６は、ＲＡＭ（図示せず）に格納された最適受信タイミングの選択結果をもとに、可変遅延回路２２０の遅延を設定することにより、受信データに対するフレーム信号ＦＲの受信タイミングをデバイス群ごとに設定する。
【００４７】
ステップ１２６（Ｓ１２６）において、受信側ＬＳＩｂ２２は、図示しない表示手段に対してエラー表示を指示する。
【００４８】
［第１の変形例］
以下、信号伝送システム１に対する第１の変形例について説明する。
図８は、図２に示した信号伝送システムに対する第１の変形例を示す図である。
なお、図８に示した第１の変形例の構成部分のうち、図２に示した信号伝送システムの構成要素と実質的に同じものには、同じ符号を付してある。
図８に示すように、第１の変形例は、受信側ＬＳＩｃ２４、送信側ＬＳＩｃ３４、ＬＤＤアレイ４０−１，４０−２、ＬＤアレイ４２−１，４２−２、ＰＤアレイ４４−１，４４−２、ＡＭＰアレイ４６−１，４６−２およびファイバーアレイａ５０−１，５０−２から構成される。
送信側ＬＳＩｃ３４から受信側ＬＳＩｃ２４に対して、各々のデバイス群を介して伝送される信号の１つはそれぞれフレーム信号ＦＲ（図４（Ｂ））である。
【００４９】
［受信側ＬＳＩｃ２４］
図９は、図８に示した受信側ＬＳＩｃ２４の構成を示す図である。
なお、図９に示した受信側ＬＳＩｃ２４の構成部分のうち、図３に示した受信側ＬＳＩｂ２２の構成要素と実質的に同じものには、同じ符号を付してある。
図９に示すように、受信側ＬＳＩｃ２４は、可変遅延回路２２０−１，２２０−２、ＰＬＬ２２２−１，２２２−２、ラッチ回路ａ２２４−１，２２４−２、Ｓ／Ｐ回路ａ２２６−１，２２６−２、タイミング調整回路ｂ２４０および処理部ｂ２４２から構成される。
【００５０】
［タイミング調整回路ｂ２４０］
タイミング調整回路ｂ２４０は、ＣＰＵ２３６およびメモリ２３８などを含み、可変遅延回路２２０−１から入力されるフレーム信号ＦＲに同期して動作し、Ｓ／Ｐ回路ａ２２６−１，２２６−２からパラレルデータを受け入れ、処理部ｂ２４２に対して所定のパラレルデータを出力する。
【００５１】
タイミング調整回路ｂ２４０は、Ｓ／Ｐ回路ａ２２６−１から入力されるパラレルデータ（図５（Ｃ）参照）と、送信側ＬＳＩｂ３２（図２）から２番目のデバイス群および可変遅延回路２２０−１を介して入力されるフレーム信号ＦＲ（図５（Ｂ）参照）との受信タイミングのずれを検出し、さらに１番目のデバイス群および可変遅延回路２２０−２を介して入力されるフレーム信号ＦＲに同期したＳ／Ｐ回路ａ２２６−２から入力されるパラレルデータと、送信側ＬＳＩｂ３２から２番目のデバイス群および可変遅延回路２２０−１を介して入力されるフレーム信号ＦＲとの受信タイミングのずれを検出し、同一のデバイス群を介して伝送される信号ごとに受信タイミングを調整するために、可変遅延回路２２０−１，２２０−２に対してそれぞれ受信遅延指示信号ＲＤａ，ＲＤｂを出力する。
【００５２】
［処理部ｂ２４２］
処理部ｂ２４２は、例えば、データ信号ＤＡＴＡの記憶など、受信側ＬＳＩｃ２４における所定の処理を行なう。
【００５３】
第１の変形例では、１番目のデバイス群による遅延と２番目のデバイス群による遅延の差が大きい場合でも、同一のデバイス群を介して伝送されるデータ信号とフレーム信号ＦＲとの間で同期をとることができるため、受信側ＬＳＩｃ２４において受信タイミングの調整に要する時間を短縮することができる。
【００５４】
［第２の変形例］
以下、信号伝送システム１に対する第２の変形例について説明する。
図１０は、図８に示した第１の変形例を、さらに変形させた第２の変形例を示す図である。
なお、図１０に示した第２の変形例の構成部分のうち、図８に示した第１の変形例の構成要素と実質的に同じものには、同じ符号を付してある。
図１０に示すように、第２の変形例は、受信側ＬＳＩｃ２４−１，２４−２、送信側ＬＳＩｃ３４、ＬＤＤアレイ４０−１，４０−２、ＬＤアレイ４２−１，４２−２、ＰＤアレイ４４−１〜４、ＡＭＰアレイ４６−１〜４および光バスのファイバーアレイｂ５２−１，５２−２から構成される。
ファイバーアレイｂ５２は、１つのＬＤアレイ４２から入力される５つの伝送信号を２つのＰＤアレイ４４に対して伝送する光バスのファイバーアレイである。
【００５５】
第２の変形例では、送信側ＬＳＩｃ３４から受信側ＬＳＩｃ２４−１に対する信号伝送において、ＬＤＤアレイ４０−１、ＬＤアレイ４２−１、ＰＤアレイ４４−１、ＡＭＰアレイ４６−１およびファイバーアレイｂ５２−１を１番目のデバイス群とみなし、ＬＤＤアレイ４０−２、ＬＤアレイ４２−２、ＰＤアレイ４４−２、ＡＭＰアレイ４６−２およびファイバーアレイｂ５２−２を２番目のデバイス群とみなすことができる。
また、送信側ＬＳＩｃ３４から受信側ＬＳＩｃ２４−２に対する信号伝送において、ＬＤＤアレイ４０−１、ＬＤアレイ４２−１、ＰＤアレイ４４−３、ＡＭＰアレイ４６−３およびファイバーアレイｂ５２−１を１番目のデバイス群とみなし、ＬＤＤアレイ４０−２、ＬＤアレイ４２−２、ＰＤアレイ４４−４、ＡＭＰアレイ４６−４およびファイバーアレイｂ５２−２を２番目のデバイス群とみなすことができる。
【００５６】
よって、第２の変形例は、光バスのファイバーアレイｂ５２−１，５２−２により、同一のデバイス群を介して伝送される信号ごとのタイミング調整、複数のデバイス群を介した信号伝送における１つの受信ＬＳＩ内でのタイミング調整、および、１つの送信ＬＳＩから複数の受信ＬＳＩに対して信号伝送されるような１対多の信号伝送でのタイミング調整を行なうことが可能である。
【００５７】
また、受信側ＬＳＩｃ２４−１が信号を受信する受信タイミングと、受信側ＬＳＩｃ２４−２が信号を受信する受信タイミングとの差が、伝送経路長の差などにより大きい場合でも、それぞれ同一のデバイス群とみなされる伝送経路を介して伝送されるデータ信号とフレーム信号ＦＲとの間で同期をとることができるため、受信側ＬＳＩｃ２４−１，２４−２において受信タイミングの調整を簡易に行うことができる。
【００５８】
［第３の変形例］
以下、信号伝送システム１に対する第３の変形例について説明する。
図１１は、図２に示した信号伝送システムを変形させた第３の変形例を示す図である。
なお、図１１に示した第３の変形例の構成部分のうち、図２に示した信号伝送システムの構成要素と実質的に同じものには、同じ符号を付してある。
図１１に示すように、第３の変形例は、受信側ＬＳＩｄ２６、送信側ＬＳＩｄ３６、ＬＤＤアレイ４０−１，４０−２、ＬＤアレイ４２−１，４２−２、ＰＤアレイ４４−１，４４−２、ＡＭＰアレイ４６−１，４６−２およびファイバーアレイａ５０−１，５０−２から構成される。
送信側ＬＳＩｄ３６は、２番目のデバイス群を介し、受信側ＬＳＩｄ２６に対して伝送信号を送信する。
受信側ＬＳＩｄ２６は、１番目のデバイス群を介し、送信側ＬＳＩｄ３６に対して伝送信号を送信する。
【００５９】
［送信側ＬＳＩｄ３６］
図１２は、図１１に示した送信側ＬＳＩｄ３６の構成を示す図である。
なお、図１２に示した送信側ＬＳＩｄ３６の構成部分のうち、図３に示した受信側ＬＳＩｂ２２の構成要素と実質的に同じものには、同じ符号を付してある。
図１２に示すように、送信側ＬＳＩｄ３６は、発振回路３６０、分周回路３６２、可変遅延回路２２０−１，２２０−２、ＰＬＬ２２２、ラッチ回路ａ２２４−１，２２４−２、Ｓ／Ｐ回路ａ２２６、Ｐ／Ｓ回路３６４、タイミング調整回路ｃ３６６および処理部ｃ３６８から構成される。
【００６０】
［発振回路３６０］
発振回路３６０は、オシレータなどによりクロック信号ＣＬＫを発生させ、分周回路３６２、タイミング調整回路ｃ３６６、Ｐ／Ｓ回路３６４およびラッチ回路ａ２２４−２に対してクロック信号ＣＬＫを出力する。
【００６１】
［分周回路３６２］
分周回路３６２は、発振回路３６０から入力されるクロック信号ＣＬＫを、例えば、１０分周してフレーム信号ＦＲを生成し、可変遅延回路２２０−２、Ｐ／Ｓ回路３６４、タイミング調整回路ｃ３６６および処理部ｃ３６８に対してフレーム信号ＦＲを出力する。
【００６２】
［Ｐ／Ｓ回路３６４］
Ｐ／Ｓ回路３６４は、発振回路３６０から入力されるクロック信号ＣＬＫ、および、分周回路３６２から入力されるフレーム信号ＦＲに同期して動作し、例えば、タイミング調整回路ｃ３６６から入力される４つの１０ビットパラレルデータをそれぞれシリアルデータに変換し、ラッチ回路ａ２２４−２に対して出力する。
【００６３】
［タイミング調整回路ｃ３６６］
タイミング調整回路ｃ３６６は、ＣＰＵ２３６およびメモリ２３８などを含み、分周回路３６２から入力されるフレーム信号ＦＲに同期して動作し、Ｓ／Ｐ回路ａ２２６からパラレルデータを受け入れ、処理部ｃ３６８に対し所定のパラレルデータを出力し、処理部ｃ３６８からパラレルデータを受け入れ、Ｐ／Ｓ回路３６４に対し所定パラレルデータを出力する。
【００６４】
また、タイミング調整回路ｃ３６６は、受信側ＬＳＩｄ２６（図１１）が２番目のデバイス群を介して受信するデータ信号ＤＡＴＡとフレーム信号ＦＲのずれに対し、受信側ＬＳＩｄ２６から送信される最適タイミングの選択結果（図１４を用いて後述）によって、分周回路３６２から可変遅延回路２２０−２を介し受信側ＬＳＩｄ２６に対して出力されるフレーム信号ＦＲの送信タイミングを調整するため、可変遅延回路２２０−２に対して送信遅延指示信号ＴＤａを出力する。
Ｓ／Ｐ回路ａ２２６は１番目のデバイス群および可変遅延回路２２０−１を介して入力されるフレーム信号ＦＲに同期して動作しており、タイミング調整回路ｃ３６６は、Ｓ／Ｐ回路ａ２２６から入力されるパラレルデータと、分周回路３６２から入力されるフレーム信号ＦＲとのタイミングのずれを検出し、１番目のデバイス群を介して伝送される信号の受信タイミングを調整するため、可変遅延回路２２０−１に対して受信遅延指示信号ＲＤａを出力する。
【００６５】
［処理部ｃ３６８］
処理部ｃ３６８は、例えば、データ信号ＤＡＴＡの演算や記憶など、送信側ＬＳＩｄ３６における所定の処理を行なう。
【００６６】
［受信側ＬＳＩｄ２６］
図１３は、図１１に示した受信側ＬＳＩｄ２６の構成を示す図である。
なお、図１３に示した受信側ＬＳＩｄ２６の構成部分のうち、図３に示した受信側ＬＳＩｂ２２、および、図１２に示した送信側ＬＳＩｄ３６の構成要素と実質的に同じものには、同じ符号を付してある。
図１３に示すように、受信側ＬＳＩｄ２６は、ＰＬＬ２２２−１，２２２−２、ラッチ回路ａ２２４−１，２２４−２、Ｓ／Ｐ回路ａ２２６、Ｐ／Ｓ回路３６４および受信処理部２６０から構成される。
【００６７】
［受信処理部２６０］
受信処理部２６０は、ＣＰＵ２３６およびメモリ２３８などを含み、２番目のデバイス群を介して入力されるフレーム信号ＦＲ、および、ＰＬＬ２２２−２から入力されるクロック信号ＣＬＫに同期して動作し、Ｓ／Ｐ回路ａ２２６からパラレルデータを受け入れ、例えば、受信データを記憶するなどの所定の処理、または、送信側ＬＳＩｄ３６からの最適送信タイミングの選択（図１４を用いて後述）などを行って、Ｐ／Ｓ回路３６４に対し所定のパラレルデータを出力する。また、２番目のデバイス群を介して入力されたフレーム信号ＦＲを、Ｐ／Ｓ回路３６４、ＰＬＬ２２２−１および１番目のデバイス群に対して出力する。
【００６８】
［第３の変形例の送信調整シーケンス］
以下、第３の変形例の送信調整シーケンスについて説明する。
図１４は、図１１に示す第３の変形例において、送信側ＬＳＩｄ３６が受信側ＬＳＩｄ２６に対する送信タイミングを調整する送信調整シーケンス（Ｓ２０）を示すフローチャートである。
【００６９】
図１４に示すように、ステップ２００（Ｓ２００）において、送信側ＬＳＩｄ３６のタイミング調整回路ｃ３６６（図１２）は、可変遅延回路２２０−１，２２０−２に対して伝送タイミングの初期化を行なう。
【００７０】
ステップ２０２（Ｓ２０２）において、送信側ＬＳＩｄ３６（図１２）は、例えば、２番目のデバイス群を介し、送信側ＬＳＩｄ３６のＲＯＭ（図示せず）に格納されているテストパターン（図７（Ａ）；ビット列１）を受信側ＬＳＩｄ２６（図１３）に対して送信する。
送信するテストパターンとして、ビット列１は繰り返して送信される。
【００７１】
ステップ２０４（Ｓ２０４）において、送信側ＬＳＩｄ３６は、テストパターンの送信に設定される時間の経過を、例えば、タイマ（図示せず）などによって確認する。
テストパターンの送信に設定される時間は、受信側ＬＳＩｄ２６で行われる後述のＳ２０６〜Ｓ２２６にかかる処理時間よりも充分に長い時間である。
【００７２】
ステップ２０６（Ｓ２０６）において、受信側ＬＳＩｄ２６は、送信側ＬＳＩｄ３６から送信されるテストパターン（図７（Ａ））を、送信側ＬＳＩｄ３６から２番目のデバイス群を介して入力されるフレーム信号ＦＲ、および、ＰＬＬ２２２−２から入力されるクロック信号ＣＬＫに同期して受信する。
【００７３】
ステップ２０８（Ｓ２０８）において、受信側ＬＳＩｄ２６は、メモリ２３８のＲＯＭ（図示せず）に格納されているテストパターン（正解テストパターン）と受信したテストパターンの照合を行う。（図４（Ｅ），（Ｆ）参照）
【００７４】
ステップ２１０（Ｓ２１０）において、受信したテストパターンと正解テストパターンとの照合結果は、例えば、メモリ２３８のＲＡＭ（図示せず）に格納される。（図７（Ｃ）参照）
【００７５】
ステップ２１２（Ｓ２１２）において、フレーム信号ＦＲのタイミングを連続的に変化させて、例えば、テストパターンが２４種類の異なるタイミングで受信されたかどうかの判断をする。
２４種類受信した場合はＳ２１８の処理に進み、その他の場合はＳ２１４の処理に進む。
【００７６】
ステップ２１４（Ｓ２１４）において、受信処理部２６０は、１番目のデバイス群を介して送信タイミング変更指示の信号を、送信側ＬＳＩｄ３６に対して送信し、Ｓ２２８の処理に進む。
【００７７】
ステップ２２８（Ｓ２２８）において、送信側ＬＳＩｄ３６は、受信側ＬＳＩｄ２６から送信された信号が送信タイミング変更指示または選択結果のいずれの信号であるかを判断し、送信タイミング変更指示の場合はＳ２１６の処理に進み、選択結果の場合はＳ２３０の処理に進み、その他の場合はＳ２０２に進む。
【００７８】
ステップ２１６（Ｓ２１６）において、送信側ＬＳＩｄ３６のタイミング調整回路ｃ３６６は、可変遅延回路２２０−２に対して送信遅延指示信号ＴＤａを出力し、可変遅延回路２２０−２が２番目のデバイス群に対して出力するフレーム信号ＦＲの送信タイミングを変更する。
【００７９】
ステップ２１８（Ｓ２１８）において、例えば、図７（Ｃ）に示すような送信側ＬＳＩｄ３６の送信タイミングを連続的に変化させて受信側ＬＳＩｄ２６が受信した２４種類のテストパターンの照合結果を、受信側ＬＳＩｄ２６においてメモリ２３８のＲＡＭ（図示せず）からＣＰＵ２３６が読み込む。
【００８０】
ステップ２２０（Ｓ２２０）において、図７（Ｃ）に示す照合結果から受信側ＬＳＩｄ２６のＣＰＵ２３６は、２４種類の受信タイミングの中から最適なタイミングを選択する。
選択は、結果１．が“ＯＫ”である送信側ＬＳＩｄ３６の送信タイミング３〜７，１１〜１５，１９〜２３のうち、結果２．の必要なシフト数がなく、良好な送信結果の中央である送信タイミング１３で設定したタイミングを、最適送信タイミングとする方法で行う。
【００８１】
ステップ２２２（Ｓ２２２）において、結果１．がすべて”ＮＧ”である場合のように、送信側ＬＳＩｄ３６の送信タイミングが設定できない場合はＳ２２６の処理に進み、最適送信タイミングが選択された場合はＳ２２４の処理に進む。
【００８２】
ステップ２２６（Ｓ２２６）において、受信側ＬＳＩｄ２６は、図示しない表示手段に対してエラー表示を指示する。
【００８３】
ステップ２２４（Ｓ２２４）において、受信側ＬＳＩｄ２６は、選択された最適送信タイミングを示す結果を、１番目のデバイス群を介して送信側ＬＳＩｄ３６に対し送信する。
【００８４】
ステップ２３０（Ｓ２３０）において、送信側ＬＳＩｄ３６のＣＰＵ２３６は、メモリ２３８に含まれるＲＡＭ（図示せず）に所定のアドレスを指定して、２番目のデバイス群に対する送信タイミングの選択結果を格納する。
【００８５】
ステップ２３２（Ｓ２３２）において、送信側ＬＳＩｄ３６のＣＰＵ２３６は、ＲＡＭ（図示せず）に格納された最適送信タイミングの選択結果によって、可変遅延回路２２０−２の遅延を設定することにより、送信データに対するフレーム信号ＦＲの送信タイミングを設定する。
【００８６】
［第４の変形例］
以下、信号伝送システム１に対する第４の変形例について説明する。
図１５は、図１０に示した信号伝送システムを変形させた第４の変形例を示す図である。
なお、図１５に示した第４の変形例の構成部分のうち、図１０に示した信号伝送システムの構成要素と実質的に同じものには、同じ符号を付してある。
図１５に示すように、第４の変形例は、受信側ＬＳＩｅ２８−１，２８−２、送信側ＬＳＩｅ３８、ＬＤＤアレイ４０−１，４０−２，４０−３、ＬＤアレイ４２−１，４２−２，４２−３、ＰＤアレイ４４−１，４４−２，４４−３、ＡＭＰアレイ４６−１，４６−２，４６−３およびファイバーアレイｂ５２−１，５２−２から構成される。
ただし、受信側ＬＳＩｅ２８−１は、ＬＤＤアレイ４０−２に対してフレーム信号ＦＲを出力し、受信側ＬＳＩｅ２８−２は、フレーム信号ＦＲの出力をＬＤＤアレイ４０−３に接続しないため、ファイバーアレイｂ５２−２に入力されるフレーム信号ＦＲは、受信側ＬＳＩｅ２８−１からのみである。
よって、受信側ＬＳＩｅ２８−２から送信されるデータ信号ＤＡＴＡは、受信側ＬＳＩｅ２８−１から出力されるフレーム信号ＦＲと同期させるようにタイミング調整する。
【００８７】
［送信側ＬＳＩｅ３８］
図１６は、図１５に示した送信側ＬＳＩｅ３８の構成を示す図である。
なお、図１６に示した送信側ＬＳＩｅ３８の構成部分のうち、図３に示した受信側ＬＳＩｂ２２、および、図１２に示した送信側ＬＳＩｄ３６の構成要素と実質的に同じものには、同じ符号を付してある。
図１６に示すように、送信側ＬＳＩｅ３８は、発振回路３６０、分周回路３６２、ＰＬＬ２２２、ラッチ回路ａ２２４−１，２２４−２、Ｓ／Ｐ回路ａ２２６、Ｐ／Ｓ回路３６４、タイミング調整回路ｄ３８０および処理部ｃ３６８から構成される。
【００８８】
［タイミング調整回路ｄ３８０］
タイミング調整回路ｄ３８０は、ＣＰＵ２３６およびメモリ２３８などを含み、分周回路３６２から入力されるフレーム信号ＦＲに同期して動作し、Ｓ／Ｐ回路ａ２２６からパラレルデータを受け入れ、処理部ｃ３６８に対し所定のパラレルデータを出力し、処理部ｃ３６８からパラレルデータを受け入れ、Ｐ／Ｓ回路３６４に対し所定パラレルデータを出力する。
【００８９】
［受信側ＬＳＩｅ２８］
図１７は、図１５に示した受信側ＬＳＩｅ２８の構成を示す図である。
なお、図１７に示した受信側ＬＳＩｅ２８の構成部分のうち、図３に示した受信側ＬＳＩｂ２２、および、図１２に示した送信側ＬＳＩｄ３６の構成要素と実質的に同じものには、同じ符号を付してある。
図１７に示すように、受信側ＬＳＩｅ２８は、可変遅延回路２２０−１，２２０−２、ＰＬＬ２２２−１，２２２−２、ラッチ回路ａ２２４−１，２２４−２、Ｓ／Ｐ回路ａ２２６、Ｐ／Ｓ回路３６４、タイミング調整回路ｅ２８０および処理部ｄ２８２から構成される。
【００９０】
［タイミング調整回路ｅ２８０］
タイミング調整回路ｅ２８０は、ＣＰＵ２３６およびメモリ２３８などを含み、可変遅延回路２２０−１から入力されるフレーム信号ＦＲに同期して動作し、Ｓ／Ｐ回路ａ２２６からパラレルデータを受け入れ、処理部ｄ２８２に対し所定のパラレルデータを出力し、処理部ｄ２８２からパラレルデータを受け入れ、Ｐ／Ｓ回路３６４に対し所定パラレルデータを出力する。
【００９１】
タイミング調整回路ｅ２８０は、Ｓ／Ｐ回路ａ２２６から入力されるパラレルデータと、可変遅延回路２２０−１を介し送信側ＬＳＩｅ３８（図１５）から入力されるフレーム信号ＦＲとのタイミングのずれを検出し、伝送される信号の受信タイミングを調整するため、可変遅延回路２２０−１に対して受信遅延指示信号ＲＤａを出力する。
また、タイミング調整回路ｅ２８０は、送信側ＬＳＩｅ３８が受信するデータ信号ＤＡＴＡとフレーム信号ＦＲのずれに対し、送信側ＬＳＩｅ３８から送信される最適タイミングの選択結果によって、フレーム信号ＦＲのタイミングを調整するため、可変遅延回路２２０−２に対して送信遅延指示信号ＴＤａを出力する。
【００９２】
［処理部２８２］
処理部ｄ２８２は、可変遅延回路２２０−１から入力されるフレーム信号ＦＲに同期して動作し、例えば、データ信号ＤＡＴＡの記憶など、受信側ＬＳＩｅ２８における所定の処理を行なう。
【００９３】
［第４の変形例の送信調整シーケンス］
以下、図１８および図１９において、受信側ＬＳＩｅ２８が送信タイミングを調整する送信調整シーケンス（Ｓ３０）についての動作を説明する。
図１８は、受信側ＬＳＩｅ２８の送信調整シーケンス（送信ＬＳＩｅ３８側）を示すフローチャートである。
なお、Ｓ３ｘｘは、Ｓ３０における送信側ＬＳＩｅ３８による処理を示す。
図１９は、受信側ＬＳＩｅ２８の送信調整シーケンス（受信ＬＳＩｅ２８側）を示すフローチャートである。
なお、Ｓ４ｘｘは、Ｓ３０における受信側ＬＳＩｅ２８による処理を示す。
【００９４】
図１８に示すように、ステップ３００（Ｓ３００）において、送信側ＬＳＩｅ３８のタイミング調整回路ｄ３８０は、受信側ＬＳＩｅ２８に対して、受信側ＬＳＩｅ２８−１および受信側ＬＳＩｅ２８−２固有のＩＤを送信する。
各ＩＤは、連続する番号で設定される。
【００９５】
ステップ３０２（Ｓ３０２）において、送信側ＬＳＩｅ３８は、ＩＤを送信する設定された時間の経過を、例えば、タイミング調整回路ｄ３８０に含まれるＣＰＵ２３６のタイマなどによって確認する。
【００９６】
図１９に示すように、ステップ４００（Ｓ４００）において、受信側ＬＳＩｅ２８のタイミング調整回路ｅ２８０は、送信タイミングの初期化を行う。
【００９７】
ステップ４０２（Ｓ４０２）において受信側ＬＳＩｅ２８のタイミング調整回路ｅ２８０は、送信側ＬＳＩｅ３８から送信される信号がＩＤ信号または終了信号のどちらであるかを確認し、ＩＤ信号である場合はＳ４０４に進み、終了信号である場合はシーケンスを終了し、その他の場合は継続して信号を受信する。
【００９８】
ステップ４０４（Ｓ４０４）において、受信側ＬＳＩｅ２８のタイミング調整回路ｅ２８０は、送信側ＬＳＩｅ３８から送信される信号を自己のＩＤ信号と照合し、結果を、例えば、レジスタに保持する。
【００９９】
ステップ４０６（Ｓ４０６）において、受信側ＬＳＩｅ２８のタイミング調整回路ｅ２８０は、Ｓ４０４で照合した結果が自ＬＳＩを指定している場合はＳ４０８に進み、その他の場合はＳ４１０の処理に進む。
【０１００】
ステップ４０８（Ｓ４０８）において、自ＬＳＩを指定されたタイミング調整回路ｅ２８０は、送信側ＬＳＩｅ３８に対してそれぞれのＲＯＭに格納されているテストパターン（図４（Ｅ）参照）を送信する。
【０１０１】
ステップ４１０（Ｓ４１０）において、自ＬＳＩが指定されていないノードは、送信側ＬＳＩｅ３８に対してオール“０”の値を送信し、Ｓ４０６の処理に進む。
【０１０２】
ステップ３０４（Ｓ３０４）において、送信側ＬＳＩｅ３８は、受信側ＬＳＩｅ２８から送信されるテストパターン（図４（Ｅ））を、発振回路３６０から入力されるクロック信号ＣＬＫに同期して受信する。
テストパターンの受信は、例えば、タイミングを連続的に変化させた２４種類のテストパターン（図５参照）を受信する。
【０１０３】
ステップ３０６（Ｓ３０６）において、タイミング調整回路ｄ３８０のＲＯＭにあらかじめ格納されている正解テストパターンと受信したテストパターンの照合を行う。
正解テストパターンとの照合は、“個別のビットは正しく受信されているかどうか；（結果１）”、および“個別のビットが正しい場合、正解テストパターンと一致するにはビットのシフトが必要か；（結果２）”について行う。
例えば、図７（Ｂ）に示すビット列２は、受信側ＬＳＩｅ２８から図７（Ａ）に示すビット列１を送信された場合の、送信側ＬＳＩｅ３８が受信したビット列を示している。
受信されたビット列２は個別のビットはビット列１と同じであり、先頭ビットが１ビットずれているだけとなっている。
ビット列２を受信した送信側ＬＳＩｅ３８の照合結果は、“個別のビットは正しく受信されている（ＯＫ）”および“左に１ビットシフトすると正解テストパターンと一致する”となる。
【０１０４】
ステップ３０８（Ｓ３０８）において、受信したテストパターンと正解テストパターンとの照合結果を、例えば、タイミング調整回路ｄ３８０のＲＡＭに格納する。
【０１０５】
ステップ３１０（Ｓ３１０）において、例えば、タイミングを連続的に変化させた２４種類のテストパターンを受信したかどうかを確認し、２４種類受信した場合はＳ３１６に進み、その他の場合はＳ３１２の処理に進む。
【０１０６】
ステップ３１６（Ｓ３１６）において、例えば、図７（Ｃ）に示すような受信タイミングを連続的に変化させて受信した２４種類のテストパターンの照合結果を、タイミング調整回路ｄ３８０のＲＡＭ（図示せず）からＣＰＵ２３６が読み込む。
【０１０７】
ステップ３１８（Ｓ３１８）において、図７（Ｃ）に示す照合結果からタイミング調整回路ｄ３８０のＣＰＵ２３６は、２４種類の受信タイミングの中から受信側ＬＳＩｅ２８が送信した最適なタイミングを選択する。
選択は、例えば、結果１が“ＯＫ”である受信側ＬＳＩｅ２８の送信タイミング３〜７，１１〜１５，１９〜２３のうち、結果２の必要なシフト数がなく、良好な送信結果の中央である送信タイミング１３で設定したタイミングを、最適送信タイミングとする方法で行う。
【０１０８】
ステップ３２０（Ｓ３２０）において、送信側ＬＳＩｅ３８は、選択した最適送信タイミングを受信側ＬＳＩｅ２８に対して送信する。
【０１０９】
ステップ３１２（Ｓ３１２）において、送信側ＬＳＩｅ３８のタイミング調整回路ｄ３８０は、例えば、受信側ＬＳＩｅ２８の送信タイミングを連続的に変化させた２４種類のテストパターンの受信が終了していない場合、送信タイミングの変更指示を受信側ＬＳＩｅ２８に対して送信する。
【０１１０】
ステップ３１４（Ｓ３１４）において、あらかじめ設定された時間が経過するまでＳ３１２の処理に進み、設定された時間経過後はＳ３０４の処理に進む。
【０１１１】
ステップ３２２（Ｓ３２２）において、タイミング調整回路ｄ３８０は、受信側ＬＳＩｅ２８の全てのＩＤに対して調整を終了するとＳ３２６に進み、終了していない場合はＳ３２４の処理に進む。
【０１１２】
ステップ３２４（Ｓ３２４）において、ＩＤの番号を１つ更新し、Ｓ３００の処理に進む。
【０１１３】
ステップ４１２（Ｓ４１２）において、受信側ＬＳＩｅ２８のタイミング調整回路ｅ２８０は、送信側ＬＳＩｅ３８から送信された信号が選択結果信号およびタイミング変更指示信号のいづれであるかを確認する。
送信側ＬＳＩｅ３８から受信した信号がタイミング変更指示信号である場合はＳ４１４に進み、選択結果信号である場合はＳ４１６に進み、その他の場合はＳ４０６の処理に進む。
【０１１４】
ステップ４１４（Ｓ４１４）において、受信側ＬＳＩｅ２８のタイミング調整回路ｅ２８０は、送信制御信号ＴＤａを、可変遅延回路２２０−２に対して出力し、可変遅延回路２２０−２におけるデータ送信のタイミングを変更しＳ４０６の処理に進む。
【０１１５】
ステップ４１６（Ｓ４１６）において、選択された最適送信タイミングは、デバイス群ごとにそれぞれの選択結果として受信側ＬＳＩｅ２８のメモリ２３８に含まれるＲＡＭ（図示せず）に格納される。
【０１１６】
ステップ４１８（Ｓ４１８）において、タイミング調整回路ｅ２８０に含まれるＣＰＵ２３６は、ＲＡＭに格納された最適送信タイミングの選択結果をもとに、可変遅延回路２２０−２による遅延を設定し、フレーム信号ＦＲの送信タイミングを設定する。
【０１１７】
ステップ４２０（Ｓ４２０）において、テストパターンを送信していた受信側ＬＳＩｅ２８は、テストパターンの送信を中止し、Ｓ４０２の処理に進む。
【０１１８】
ステップ３２６（Ｓ３２６）において、送信側ＬＳＩｅ３８は、送信タイミングの調整処理が終了したことを受信側ＬＳＩｅ２８に対して通知する。
【０１１９】
ステップ３２８（Ｓ３２８）において、Ｓ３２６の処理を設定時間が経過するまで行なう。
【０１２０】
ステップ３３０（Ｓ３３０）において、送信側ＬＳＩｅ３８は、図示しないステータス出力手段に対して送信調整シーケンスの最終結果を出力する。
【０１２１】
以上のように、デバイス群を構成している同一のデバイス（ＬＤＤアレイ４０，ＬＤアレイ４２など）内では、伝播遅延時間やスキューなどのばらつきが小さいこと、および、光伝送路は同一アレイ内では伝播遅延時間のばらつきが小さいことから、伝送される複数の信号は、同一のデバイス群を介して伝送される信号ごとにタイミング調整を行うことにより、タイミングを調整する回路の規模を大きくすることなくそれぞれの信号のチャンネル間スキューを抑えることができる。
また、複数の受信ＬＳＩが、それぞれ異なった伝送経路長などにより異なる受信タイミングで信号を受信する場合も、同一のデバイス群とみなされる伝送経路を介して伝送される信号ごとにタイミング調整を行うことにより、タイミングを調整する回路の規模を大きくすることなくそれぞれの信号のスキューを抑えることができる。
【０１２２】
同一のデバイス群ごとに同期させるための同期信号は、フレーム信号ＦＲまたはクロック信号ＣＬＫのいずれで伝送されてもよい。
フレーム信号ＦＲを伝送して同期をとる場合の、クロック信号ＣＬＫを生成するＰＬＬは、可変遅延回路により遅延を変化させる前または後のいずれに配置されてもよい。
また、タイミング調整回路は、送信ＬＳＩおよび受信ＬＳＩのいずれかまたは両方に設けられても良い。
フレーム信号ＦＲなどの同期信号と、データ信号ＤＡＴＡとのタイミングを調整する場合、データ信号ＤＡＴＡに対する同期信号の遅延により同期をさせても、同期信号に対するデータ信号ＤＡＴＡの遅延により同期をさせてもよい。
【０１２３】
【発明の効果】
以上説明したように、本発明にかかる信号伝送システムによれば、信号伝送経路ごとに伝送タイミングが異なっても、同一の信号伝送経路を構成するデバイス群ごとにタイミングを調整することにより、正確なタイミングで信号伝送を行なうことが可能である。
【図面の簡単な説明】
【図１】本発明にかかる信号伝送システムの構成を示す図である。
【図２】図１に示した信号伝送システムにおいて、ＬＤＤアレイ、ＬＤアレイ、ＰＤアレイ、ＡＭＰアレイおよびファイバーアレイａの数を２（ｎ＝２）とした場合の具体例を示す図である。
【図３】図２に示した受信側ＬＳＩｂの構成を示す図である。
【図４】１つの伝送フレームに対する各信号の関係を示す図であって、図４（Ａ）はクロック信号ＣＬＫを示し、図４（Ｂ）はフレーム信号ＦＲを示し、図４（Ｃ）は１０ビットのシリアルデータを示し、図４（Ｄ）はパラレルデータの例を示し、図４（Ｅ）は伝送タイミングをテストする際に送信される送信テストパターンの例を示し、図４（Ｆ）は伝送タイミングをテストする際に受信された受信テストパターンの例を示す。
【図５】図５は、可変遅延回路によってタイミングが変化するクロック信号ＣＬＫ、およびフレーム信号ＦＲの例を示す図であって、図５（Ａ）はラッチ回路ａがデータ信号ＤＡＴＡを取りこむタイミングを示し、図５（Ｂ）は図５（Ａ）におけるビットエラーレート（Ｂｉｔ　Ｅｒｒｏｒ　Ｒａｔｅ；ＢＥＲ）を、横軸にサンプリングのタイミング、縦軸にＢＥＲをとって示し、図５（Ｃ）は１０ビットのパラレルデータに対するフレーム信号ＦＲのタイミングの変化を示す。
【図６】図２に示す信号伝送システムにおいて、受信側ＬＳＩｂが受信タイミングを調整する受信調整シーケンスを示すフローチャートである。
【図７】図７は、タイミング調整に用いられるテストパターンと、テスト結果の例を示す図であって、図７（Ａ）は、送信するテストパターン例（ビット列１）を示し、図７（Ｂ）は、ビット列１を受信した受信例（ビット列２）を示し、図７（Ｃ）は、フレーム信号ＦＲの遅延を連続的に変化させて、２４種類の異なるタイミングでテストパターンを受信した結果の例を示す図表である。
【図８】図２に示した信号伝送システムに対する第１の変形例を示す図である。
【図９】図８に示した受信側ＬＳＩｃの構成を示す図である。
【図１０】図８に示した第１の変形例を、さらに変形させた第２の変形例を示す図である。
【図１１】図２に示した信号伝送システムを変形させた第３の変形例を示す図である。
【図１２】図１１に示した送信側ＬＳＩｄの構成を示す図である。
【図１３】図１１に示した受信側ＬＳＩｄの構成を示す図である。
【図１４】図１１に示す第３の変形例において、送信側ＬＳＩｄが受信側ＬＳＩｄに対する送信タイミングを調整する送信調整シーケンスを示すフローチャートである。
【図１５】図１５は、図１０に示した信号伝送システムを変形させた第４の変形例を示す図である。
【図１６】図１６は、図１５に示した送信側ＬＳＩｅの構成を示す図である。
【図１７】図１７は、図１５に示した受信側ＬＳＩｅの構成を示す図である。
【図１８】図１８は、受信側ＬＳＩｅの送信調整シーケンス（送信ＬＳＩｅ側）を示すフローチャートである。
【図１９】図１９は、受信側ＬＳＩｅの送信調整シーケンス（受信ＬＳＩｅ側）を示すフローチャートである。
【符号の説明】
１・・・信号伝送システム
２０・・・受信側ＬＳＩａ
２２・・・受信側ＬＳＩｂ
２２２−１，２・・・ＰＬＬ
２２４−１，２・・・ラッチ回路ａ
２２６−１，２・・・Ｓ／Ｐ回路ａ
２２８・・・ラッチ回路ｂ
２３０・・・Ｓ／Ｐ回路ｂ
２３２・・・タイミング調整回路ａ
２３４・・・処理部ａ２３４
２３６・・・ＣＰＵ
２３８・・・メモリ
２４−１，２・・・受信側ＬＳＩｃ
２４０・・・タイミング調整回路ｂ
２４２・・・処理部ｂ
２６・・・受信側ＬＳＩｄ
２６０・・・受信処理部
２８−１，２・・・受信側ＬＳＩｅ
２８０・・・タイミング調整回路ｅ
２８２・・・処理部ｄ
３０・・・送信側ＬＳＩａ
３２・・・送信側ＬＳＩｂ
３４・・・送信側ＬＳＩｂ
３６・・・送信側ＬＳＩｄ
３８・・・送信側ＬＳＩｅ
３６０・・・発振回路
３６２・・・分周回路
３６４・・・Ｐ／Ｓ回路
３６６・・・タイミング調整回路ｃ
３６８・・・処理部ｃ
３８０・・・タイミング調整回路ｄ
４０−１〜ｎ・・・ＬＤＤアレイ
４２−１〜ｎ・・・ＬＤアレイ
４４−１〜ｎ・・・ＰＤアレイ
４６−１〜ｎ・・・ＡＭＰアレイ
５０−１〜ｎ・・・ファイバーアレイａ
５２−１，２・・・ファイバーアレイｂ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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