(57)【要約】【課題】自己整列接触構造及び形成方法が提供される。【解決手段】ゲート電極を均一に覆うように、半導体基板上にライナ窒化膜が薄く形成された後に、ゲート電極の間の空間を完全に満たし、上部が平坦な層間絶縁膜が形成される。前記ライナ窒化膜に対して選択的に前記層間絶縁膜をエッチングして自己整列接触窓を形成する。この時に、ライナ窒化膜が薄くて、エッチングが実行されることによって、ゲート電極の上部が脆弱になり、これによって、ゲート電極の上部のライナ窒化膜がエッチングされてゲート電極が傾斜エッチングされる。エッチングされて露出したゲートの上部を保護するためのライナ窒化膜が追加に形成される。オーバーハングが発生するように、前記層間絶縁膜上にバッファ絶縁膜を形成する。接触窓の底が露出するように、前記バッファ絶縁膜及びライナ窒化膜に対するエッチバック工程を実行する。この時に、厚いバッファ絶縁膜により接触窓の側壁のライナ窒化膜は保護される。次に、接触窓が導電物質で満たされる。【選択図】図１
2004153251.tif 000002
【特許請求の範囲】
【請求項１】
互いに離れて半導体基板上に各々ゲート絶縁膜を挟んで配置され、互いに向き合う上部は、傾いたプロファイルを有して前記上部の幅が下部の幅より小さいゲート電極と、
前記半導体基板上に配置されて前記ゲート電極を囲む第１ライナ膜と、
前記ゲート電極の間の露出した半導体基板に電気的に接続し、互いに向き合うゲート電極の下部の側壁及び上部の傾いた側壁上のライナ膜上に配置されて、前記ゲート電極の上部の表面から突出した自己整列接触パッドと、
前記ライナ膜及び突き出した自己整列接触パッド側壁上に配置された層間絶縁膜と、
前記接触パッド及び層間絶縁膜の間に介在する第２ライナ膜と
を含むことを特徴とする自己整列接触構造。
【請求項２】
前記第２ライナ膜は、前記傾いたゲート電極の上部上に配置された第１ライナ膜から延びてそれと一体をなし、同一の厚さを有することを特徴とする請求項１に記載の自己整列接触構造。
【請求項３】
前記ゲート電極の下部上に配置された第１ライナ膜の厚さは、その所を除いたゲート電極上に配置された第１ライナ膜の厚さと前記第２ライナ膜の厚さとを合わせた厚さであることを特徴とする請求項１または請求項２に記載の自己整列接触構造。
【請求項４】
前記第２ライナ膜及び前記傾いたゲート電極の上部上の第１ライナ膜と前記層間絶縁膜の間に配置されたバッファ絶縁膜とをさらに含むことを特徴とする請求項１または請求項２に記載の自己整列接触構造。
【請求項５】
前記第１ライナ膜及び第２ライナ膜はシリコン窒化膜を含み、前記層間絶縁膜はシリコン酸化膜を含むことを特徴とする請求項１または請求項２に記載の自己整列接触構造。
【請求項６】
前記第１ライナ膜及び第２ライナ膜はシリコン窒化膜を含み、前記層間絶縁膜及びバッファ絶縁膜はシリコン酸化膜を含むことを特徴とする請求項４に記載の自己整列接触構造。
【請求項７】
前記層間絶縁膜はステップカバレッジ特性が優れたシリコン酸化膜であり、前記バッファ絶縁膜はステップカバレッジ特性が不良なシリコン酸化膜であることを特徴とする請求項６に記載の自己整列接触構造。
【請求項８】
半導体基板上に互いに離れたゲート電極を形成する段階と、
前記半導体基板及びゲート電極上に第１ライナ膜を形成する段階と、
前記第１ライナ膜上に層間絶縁膜を形成する段階と、
前記第１ライナ膜に対して選択的に前記層間絶縁膜をパターニングして接触窓を形成する段階と、
前記接触窓が形成された結果物上に第２ライナ膜を形成する段階と、
前記第２ライナ膜上にオーバーハングが発生するように、バッファ絶縁膜を形成して前記接触窓の底には薄く形成し、側壁及び上部に近接すれば近接するほど厚く形成する段階と、
エッチバック工程を実行して前記ゲート電極の間の前記半導体基板を露出させる段階と、
前記接触窓を完全に満たすように、導電物質を形成する段階と
を含むことを特徴とする自己整列接触形成方法。
【請求項９】
前記導電物質を形成する前に前記バッファ絶縁膜を除去する段階をさらに含むことを特徴とする請求項８に記載の自己整列接触形成方法。
【請求項１０】
前記第１ライナ膜及び第２ライナ膜はシリコン窒化膜で形成されることを特徴とする請求項８に記載の自己整列接触形成方法。
【請求項１１】
前記層間絶縁膜はステップカバレッジ特性が優れた酸化膜で形成され、前記バッファ絶縁膜はステップカバレッジ特性が不良な酸化膜で形成されることを特徴とする請求項８に記載の自己整列接触形成方法。
【請求項１２】
前記層間絶縁膜をパターニングして接触窓を形成する段階において、エッチングが実行されながら、前記ゲート電極の上部がエッチング損傷されて、その所での第１ライナ膜が同時にエッチングされ、これによって、露出した前記ゲート電極の上部が傾斜エッチングされることを特徴とする請求項８に記載の自己整列接触形成方法。
【請求項１３】
エッチバックを実行する段階において、
前記接触窓の上部及び中間部の側壁上のライナ膜は前記バッファ絶縁膜によって保護され、前記接触窓の底のライナ膜はエッチングされ、
前記バッファ絶縁膜が前記接触窓の上部及び中間部の側壁上に残留してバッファ絶縁膜の側壁スペーサが形成されることを特徴とする請求項８または請求項１２に記載の自己整列接触形成方法。
【請求項１４】
前記第１ライナ膜の形成後、前記層間絶縁膜の形成の前に、
犠牲絶縁膜を形成する段階と、
前記犠牲絶縁膜をエッチバックして前記ゲート電極を露出させる段階と、
前記露出したゲート電極の上部に金属シルリサイド膜を形成する段階と、
残留する犠牲絶縁膜を除去する段階と
をさらに含むことを特徴とする請求項８に記載の自己整列接触形成方法。
【請求項１５】
半導体基板のセル領域及び周辺回路領域に互いに離れたゲート電極を各々形成する段階と、
前記ゲート電極を形成した後に、第１ライナ膜を形成する段階と、
前記第１ライナ膜上に前記セル領域のゲート電極の間の空間を覆うように、バッファ絶縁膜を形成する段階と、
前記犠牲絶縁膜を形成した後、エッチバック工程を実行して前記周辺回路領域上のゲート電極の側壁に一時側壁スペーサを形成する段階と、
少なくとも前記一時側壁スペーサにより露出した半導体基板上に金属シリサイド膜を形成する段階と、
前記セル領域に残存するバッファ絶縁膜及び前記周辺回路領域の一時側壁スペーサを除去する段階と、
前記残存するバッファ絶縁膜及び一時側壁スペーサを除去した後、上部が平坦な層間絶縁膜を形成する段階と、
前記第１ライナ膜に対して選択比的に前記セル領域の層間絶縁膜をパターニングして接触窓を形成する段階と、
前記接触窓が形成された結果物上に第２ライナ膜を形成する段階と、
前記第２ライナ膜上にオーバーハングが発生するように、バッファ絶縁膜を形成する段階と、
前記バッファ絶縁膜を形成した後、エッチバック工程を実行して前記セル領域のゲート電極の間の前記半導体基板を露出させる段階と、
前記接触窓を完全に満たすように、導電物質を形成する段階と
を含むことを特徴とする自己整列接触形成方法。
【請求項１６】
前記層間絶縁膜をパターニングして接触窓を形成する段階において、エッチングが実行されながら、前記セル領域のゲート電極の上部がエッチング損傷されて、その所での第１ライナ膜が同時にエッチングされ、これによって、露出した前記ゲート電極の上部が傾斜エッチングされることを特徴とする請求項１５に記載の自己整列接触形成方法。
【請求項１７】
前記バッファ絶縁膜が形成された後に実行されるエッチバック工程で、
前記接触窓の上部及び中心部の側壁上のライナ膜は前記バッファ絶縁膜によって保護され、前記接触窓の底のライナ膜はエッチングされ、
前記バッファ絶縁膜が前記接触窓の上部及び中心部の側壁に残留して、側壁スペーサが形成されることを特徴とする請求項１５または請求項１６に記載の自己整列接触形成方法。
【請求項１８】
前記ゲート電極を形成した後にイオン注入工程を実行して前記ゲート電極の両側の半導体基板に低濃度不純物拡散領域を形成する段階と、
前記一時側壁スペーサを形成した後にイオン注入工程を実行して前記低濃度不純物拡散領域に連続する高濃度不純物拡散領域を前記一時側壁スペーサの両側の半導体基板に形成する段階と
をさらに含むことを特徴とする請求項１５に記載の自己整列接触形成方法。
【請求項１９】
前記ゲート電極はポリシリコンで構成され、
前記犠牲絶縁膜が形成された後に実行されるエッチバック工程で、
前記セル領域及び周辺回路領域のゲート電極の上部が露出し、前記セル領域上の犠牲絶縁膜はその所でのゲート電極の側壁及びその間の半導体基板上に残存し、
前記金属シリサイド膜は前記周辺回路領域の高濃度不純物拡散領域上に形成され、また前記露出したゲート電極の上部にも形成されることを特徴とする請求項１８に記載の自己整列接触形成方法。
【請求項２０】
前記ゲート電極を形成した後にイオン注入工程を実行して前記ゲート電極の両側の半導体基板に低濃度不純物拡散領域を形成する段階と、
前記一時側壁スペーサを形成した後に、イオン注入工程を実行して前記周辺回路領域の低濃度不純物拡散領域に連続する高濃度不純物拡散領域を、前記一時側壁スペーサの両側の半導体基板に形成する段階と
をさらに含むことを特徴とする請求項１５に記載の自己整列接触形成方法。
【請求項２１】
前記ゲート電極はポリシリコン及びタングステンシリサイドまたはポリシリコン及びタングステンが順次に積層された膜質で構成され、
前記犠牲絶縁膜が形成された後に実行されるエッチバック工程で、
前記セル領域及び周辺回路領域のゲート電極の上部が露出し、前記セル領域上の犠牲絶縁膜はその所でのゲート電極の側壁及びその間の半導体基板上に残存し、
前記金属シリサイド膜は、前記周辺回路領域の前記高濃度不純物拡散領域上に形成されることを特徴とする請求項２０に記載の自己整列接触形成方法。
【請求項２２】
前記犠牲絶縁膜を形成した後、エッチバック工程を実行する前に、前記セル領域を覆うフォトレジストパターンを形成する段階をさらに含むことを特徴とする請求項１５に記載の自己整列接触形成方法。
【請求項２３】
前記金属シリサイド膜を形成した後に前記金属シリサイド膜を保護するための保護ライナ膜を形成する段階をさらに含むことを特徴とする請求項１５に記載の自己整列接触形成方法。
【請求項２４】
前記バッファ絶縁膜を除去する段階をさらに含むことを特徴とする請求項１５に記載の自己整列接触形成方法。
【請求項２５】
前記第１ライナ膜、第２ライナ膜及び保護ライナ膜はシリコン窒化膜で形成されることを特徴とする請求項１５に記載の自己整列接触形成方法。
【請求項２６】
前記層間絶縁膜は、ステップカバレッジ特性が優れた酸化膜で形成され、前記バッファ絶縁膜はステップカバレッジ特性が不良な酸化膜で形成されることを特徴とする請求項１５に記載の自己整列接触形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するものであり、さらに詳細には、自己整列接触構造及びその形成方法に関するものである。
【背景技術】
【０００２】
半導体素子製造技術は、半導体基板上に導電膜(または導電領域)及び絶縁膜を順次に形成し、前記絶縁膜により電気的に分離した上下の導電膜を前記絶縁膜の所定の部分に形成されたコンタクトを通じて互いに電気的に連結する工程を含む。
【０００３】
一例として、半導体記憶素子製造において、ゲート電極の間の導電領域(すなわち、ソースまたはドレイン領域)はビットラインまたは貯蔵電極に電気的に連結されなければならない。このために、ゲート電極を完成した後に絶縁膜を形成し、フォトリソグラフィエッチング工程を通じて絶縁膜をエッチングして、ソース領域を露出させる接触窓を形成した後、前記接触窓に導電物質を満たしてビットラインコンタクトプラグを形成する。続いて、前記ビットラインコンタクトプラグに電気的に接続するビットラインを形成し、再び絶縁膜を蒸着した後、これをエッチングしてドレイン領域を露出させる接触窓を形成した後、貯蔵電極コンタクトプラグを形成する。続いて、前記貯蔵電極コンタクトプラグに電気的に接続する貯蔵電極を形成する。
【０００４】
しかし、半導体素子製造技術の発達により、最小線幅が減少することによって、素子（ゲート電極)の間の間隔は徐々に狭くなっている。その結果、絶縁膜を掘って形成される接触窓の縦横比(ａｓｐｅｃｔ  ｒａｔｉｏ)が増加して接触窓形成のための絶縁膜エッチング工程で接触窓が完全に掘られない問題などが発生している。またフォトリソグラフィエッチング工程の誤整列マージン(ｍｉｓａｌｉｇｎｍｅｎｔ  ｍａｒｇｉｎ)が減少して誤整列発生の時にゲート電極が露出して、所望しない微細な電気的連結（ｅｌｅｃｔｒｉｃａｌ  ｂｒｉｄｇｅ）が発生することができる。
【０００５】
これによって、コンタクトホールの縦横比を減少させ、誤整列による電気的連結を防止するために、自己整列接触(ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ)技術が広く使用されている。自己整列接触技術は、特定エッチングガスに対する二つの絶縁膜の間のエッチング率の差を利用した技術である。簡単に説明すると、ゲート電極の上部及び側壁上に一絶縁膜(例えば、シリコン窒化膜)を形成してゲート電極を保護し、前記一絶縁膜に対してエッチング選択的に他の絶縁膜(例えば、シリコン酸化膜)として、層間絶縁膜を形成した後に、フォトリソグラフィエッチング工程を通じて前記層間絶縁膜を選択的にエッチングして、ゲート電極の間の導電領域を露出させる接触窓を形成し、ここに導電物質を満たして自己整列接触パッドを形成する。したがって、このような通常の自己整列接触技術によると、ゲート電極がシリコン窒化膜で保護されるので、誤整列が発生しても、層間絶縁膜(シリコン酸化膜)をエッチングする時に、ゲート電極、特に、ゲート上部は露出しない。
【０００６】
このような通常の自己整列接触技術において、ゲート電極を完全に保護するために、シリコン窒化膜キャッピング膜をゲート電極の上部に形成し、シリコン窒化膜の側壁スペーサをゲート電極の側壁に形成することが必須である。このようなスペーサ及びキャッピング膜によって後述の多くの問題点が発生する。
【０００７】
シリコン窒化膜キャッピング膜によりゲート電極の形成のためのゲート積層構造物の高さが増加し、シリコン窒化膜の側壁スペーサにより隣接のゲートの間の空間が減少する。したがって、隣接のゲート電極の間の空間が層間絶縁膜で完全に満たされず、ボイドが発生して、後続工程で所望しない電気的連結が発生する。また、ゲート積層構造物の高さが高くてハロ(ｈａｌｌｏ)イオン注入が非常に難しくなる。また、側壁スペーサにより、自己整列接触窓により露出する導電領域(ソース及びドレイン領域)の面積が制限され、これによって、自己整列接触抵抗確保が難しくなる。また、ゲート電極がシリコン窒化膜で囲まれるので、負荷容量(ｌｏａｄｉｎｇ  ｃａｐａｃｉｔａｎｃｅ)が増加するようになって、素子動作速度が低下する。
【０００８】
一方、論理回路を構成するトランジスタの場合に、高速度動作のために自己整列シリサイド(サリサイド：ｓａｌｉｃｉｄｅ)技術を使用する。すなわち、ゲート電極の上部及びその両側のソース／ドレイン領域上に転移金属(ｒｅｆｒａｃｔｏｒｙ  ｍｅｔａｌ)を形成し、熱処理をして転移金属及びシリコンの間の特異的な反応を通じてシリサイド膜を形成する。高速度動作及び高集積記憶素子のために、論理回路及び記憶素子を同一のチップに形成することにおいて、前記のような通常の自己整列接触技術を適用する場合に、多くの問題が発生する。
【０００９】
記憶素子の場合に、自己整列接触技術を適用するためには、ゲート電極の上部がシリコン窒化膜で保護されなければならない。しかし、論理素子の場合に、シリサイド膜の形成のために、ゲート上部が露出しなければならない。したがって、これを同時に満足させるためには工程が非常に複雑になる。また記憶素子においても、低いゲート抵抗を確保するためにシリサイド膜を形成することが望ましいが、ゲートの上部がシリコン窒化膜で保護されるので、シリサイド膜の形成が非常に難しい。また、論理素子の場合に、シリサイド膜がソース／ドレイン領域に形成されるので、ゲート側壁スペーサの幅に依存するソース／ドレイン領域の長さを長くするためには、ゲート側壁スペーサが厚く形成されなければならない。しかし、記憶素子が形成されるセル領域にはボイド発生を考慮して側壁スペーサが相対的に薄く形成されなければならない。このような両立の条件を満足させることは非常に難しくて、またこれを満足させるための工程は非常に複雑である。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上の言及した通常の自己整列接触技術が有する問題点を解決するために、本発明が提案された。
【００１１】
具体的に、本発明の目的は、自己整列接触構造及びその形成方法を提供することである。
【００１２】
本発明の他の目的は、セル領域で自己整列接触構造を形成すると同時に、セルアレイ領域及び周辺回路領域で同時にゲート電極の上部にシリサイド膜を形成する方法を提供することである。
【課題を解決するための手段】
【００１３】
上述の目的を達成するための本発明の自己整列接触構造は、ゲート電極がシリコン窒化膜キャッピング膜及び側壁スペーサにより囲まれる通常の構造と異なり、ゲート電極が薄い窒化膜ライナで囲まれることを一特徴とする。
【００１４】
これによって、自己整列接触窓の縦横比が減少し、接触抵抗を確保することができ、負荷容量を減らすことができる。また、層間絶縁膜の蒸着の時に、ボイド発生を防止することができる。
【００１５】
具体的に、上述の本発明の目的を達成するための自己整列接触構造は、互いに離れて半導体基板上に各々ゲート絶縁膜を挟んで配置され、互いに向き合う上部は傾いたプロファイルを有して、前記上部の幅が下部の幅より小さいゲート電極、前記半導体基板上に配置されて、前記ゲート電極を囲む第１ライナ膜と、前記ゲート電極の間の露出した半導体基板に電気的に接続し、互いに向き合うゲート電極の下部の側壁及び上部の傾いた側壁上のライナ膜上に配置されて、前記ゲート電極の上部の表面から突出した自己整列接触パッド、前記ライナ膜及び突出した自己整列接触パッドの側壁上に配置された層間絶縁膜及び前記接触パッド及び層間絶縁膜の間に介在する第２ライナ膜とを含む。
【００１６】
前記自己整列接触構造で、前記第２ライナ膜は前記傾いたゲート電極の上部上に配置された第１ライナ膜で延長して、それと一体をなし、同一の厚さを有する。
【００１７】
前記ゲート電極の下部上に配置された第１ライナ膜の厚さは、その所を除いたゲート電極上に配置された第１ライナ膜の厚さと前記第２ライナ膜の厚さとを合わせた厚さである。
【００１８】
前記第２ライナ膜及び前記傾いたゲート電極の上部の第１ライナ膜と前記層間絶縁膜の間に配置されたバッファ絶縁膜とをさらに含む。
【００１９】
前記第１ライナ膜及び第２ライナ膜はシリコン窒化膜を含み、前記層間絶縁膜及びバッファ絶縁膜はシリコン酸化膜を含む。望ましくは、前記層間絶縁膜はステップカバレッジ特性が優れたシリコン酸化膜であり、前記バッファ絶縁膜はステップカバレッジ特性が不良なシリコン酸化膜である。
【００２０】
上述の本発明の目的を達成するための自己整列接触形成方法は、通常の方法と異なり、ゲート側壁スペーサ窒化膜及びキャッピング窒化膜を形成せず、ゲート電極の表面上に薄い窒化膜ライナを形成することを一特徴とする。これによって、自己整列接触窓の形成のための層間絶縁膜エッチング工程の時に、ゲート電極の上部が一部エッチングされて自己整列接触窓が傾いたプロファイルを有する。
【００２１】
すなわち、ゲート電極が薄い窒化膜ライナで覆われているので、後続層間絶縁膜エッチング工程で、ゲートの上部が持続にエッチング損傷されて脆弱になる。これによって、エッチング工程でゲートの上部の薄い窒化膜がエッチングされて、ゲート電極の上部が露出し、露出したゲートの上部がエッチングされる。結果的に、傾いたプロファイルを有する接触窓が形成される。
【００２２】
露出したゲートの上部を保護するために、窒化膜ライナを追加して形成し、ステップカバレッジが不良な絶縁膜を形成してオーバーハングを発生させる。すなわち、接触窓の底には薄く形成され、側壁及び上部には厚く形成される。したがって、エッチングを実行すれば、接触窓の底には絶縁膜が薄く形成されているので、その所での絶縁膜及び窒化膜ライナがエッチングされて導電領域が露出する。しかし、側壁は絶縁膜が厚く形成されているので、その所での窒化膜ライナがエッチングされない。
【００２３】
このような方法によると、ゲート積層構造の高さ及びこれらの間の間隔が増加するので、層間絶縁膜の形成の時に、ボイドが発生しない。また、たとえボイドが発生しても、層間絶縁膜に対するエッチング工程を実行した後に、窒化膜ライナが形成されるので、電気的連結は発生しない。
【００２４】
また、ゲート積層構造の高さが低くて、形成される膜質の厚さも薄くて費用が節減し、単位時間当り作業量は増加する。
【００２５】
具体的に、上述の本発明の目的を達成するための自己整列接触形成方法は、半導体基板上に互いに離れて平行なゲート電極を形成する段階と、前記半導体基板及びゲート電極の表面上に第１ライナ膜を形成する段階と、前記第１ライナ膜上に層間絶縁膜を形成する段階と、前記第１ライナ膜に対して選択的に前記層間絶縁膜をパターニングして接触窓を形成する段階と、前記接触窓が形成された結果物上に第２ライナ膜を形成する段階と、前記第２ライナ膜上にオーバーハングが発生するように、バッファ絶縁膜を形成して前記接触窓の底には薄く形成し、側壁及び上部に近接すれば近接するほど厚く形成する段階と、前記バッファ絶縁膜及びライナ膜の間に選択性がない条件でエッチバック（etch back）を実行して前記ゲート電極の間の前記半導体基板を露出させる段階と、前記自己整列接触窓を完全に満たすように導電物質を形成する段階とを含む。
【００２６】
実施の形態に従って、前記導電物質を形成する前に、前記バッファ絶縁膜を除去する段階をさらに含むことができる。これにより、接触窓に満たされる導電物質の上部の面積が増加するので、後続工程で誤整列マージンをさらに増加させることができる。
【００２７】
上述の方法において、前記第１ライナ膜及び第２ライナ膜はシリコン窒化膜で形成され、前記層間絶縁膜はステップカバレッジ特性が優れた酸化膜で形成され、前記バッファ絶縁膜はステップカバレッジ特性が不良な酸化膜で形成される。
【００２８】
前記層間絶縁膜をパターニングして接触窓を形成する段階において、エッチングが実行されながら、前記ゲート電極の上部がエッチング損傷されてその所での第１ライナ膜が同時にエッチングされ、これによって、露出した前記ゲート電極の上部が傾斜エッチングされる。
【００２９】
前記バッファ絶縁膜及びライナ膜の間に選択性がない条件でエッチバックを実行する段階において、前記接触窓の上部及び中心部の側壁上のライナ膜は前記バッファ絶縁膜によって保護され、前記接触窓の底のライナ膜はエッチングされ、前記バッファ絶縁膜が一時接触窓の上部の側壁に残留して側壁スペーサが形成される。
【００３０】
前記第１ライナ膜の形成後、前記層間絶縁膜の形成の前に、犠牲絶縁膜を形成する段階と、前記犠牲絶縁膜をエッチバックして前記ゲート電極を露出させる段階と、前記露出したゲート電極の上部に金属シリサイド膜を形成する段階と、残留犠牲絶縁膜を除去する段階とをさらに含むことができる。通常の自己整列接触形成方法と異なり、ゲートの上部にキャッピング窒化膜が形成されないので、容易にゲート電極を露出させて、その所にシリサイド膜を形成することができる。
【００３１】
上述のような自己整列接触窓の形成方法を利用すると、論理回路が形成される領域、すなわち、周辺回路領域及び記憶素子が形成される領域、すなわち、セルアレイ領域に同時にシリサイド膜を形成することが容易になる。
【００３２】
具体的に、上述の本発明の目的を達成するためのセルアレイ領域及び周辺回路領域で同時にゲート電極の上部にシリサイド膜を形成する方法は、半導体基板のセル領域及び周辺回路領域に互いに離れたゲート電極を各々形成する段階と、前記ゲート電極を形成した後に、第１ライナ膜を形成する段階と、前記第１ライナ膜上に前記セル領域のゲート電極の間の空間を覆うように、バッファ絶縁膜を形成する段階と、前記犠牲絶縁膜を形成した後に、エッチバック工程を実行して前記周辺回路領域上のゲート電極の側壁に一時側壁スペーサを形成する段階と、少なくとも前記一時側壁スペーサによって露出した半導体基板上に金属シリサイド膜を形成する段階と、前記セル領域に残存するバッファ絶縁膜及び前記周辺回路領域の一時側壁スペーサを除去する段階と、前記残存するバッファ絶縁膜及び一時側壁スペーサを除去した後に、上部が平坦な層間絶縁膜を形成する段階と、前記第１ライナ膜に対して選択的に前記セル領域の層間絶縁膜をパターニングして接触窓を形成する段階と、前記接触窓が形成された結果物上に第２ライナ膜を形成する段階と、前記第２ライナ膜上にオーバーハングが発生するように、バッファ絶縁膜を形成する段階と、前記バッファ絶縁膜を形成した後に、エッチバック工程を実行して前記セル領域のゲート電極の間の前記半導体基板を露出させる段階と、前記接触窓を完全に満たすように、導電物質を形成する段階とを含む。
【００３３】
前記層間絶縁膜をパターニングして接触窓を形成する段階において、エッチングが実行されながら、前記セル領域のゲート電極の上部がエッチング損傷されて、その所での第１ライナ膜が同時にエッチングされ、これによって、露出した前記ゲート電極の上部が傾斜エッチングされる。
【００３４】
前記バッファ絶縁膜が形成された後に実行されるエッチバック工程において、前記接触窓の上部及び中心部の側壁上のライナ膜は前記バッファ絶縁膜によって保護され、前記接触窓の底のライナ膜はエッチングされ、前記バッファ絶縁膜が前記接触窓の上部及び中心部の側壁に残留して側壁スペーサが形成される。
【００３５】
上述の方法において、前記ゲート電極を形成した後に、イオン注入工程を実行して前記ゲート電極の両側の半導体基板に低濃度不純物拡散領域を形成する段階と、前記一時側壁スペーサを形成した後に、イオン注入工程を実行して前記周辺回路領域の低濃度不純物拡散領域に連続する高濃度不純物拡散領域を前記一時側壁スペーサの両側の半導体基板に形成する段階とをさらに含む。
【００３６】
一実施の形態において、前記ゲート電極はポリシリコンで構成されることができる。この時に、前記犠牲絶縁膜が形成された後に実行されるエッチバック工程において、前記セル領域及び周辺回路領域のゲート電極の上部が露出し、前記セル領域上の犠牲絶縁膜はその所でのゲート電極の側壁及びその間の半導体基板上に残存する。これによって、前記金属シリサイド膜は前記露出したゲート電極の上部にも形成され、前記金属シリサイド膜は前記高濃度不純物拡散領域上に形成される。
【００３７】
他の実施の形態において、前記ゲート電極はポリシリコン及びタングステンシリサイドまたはポリシリコン及びタングステンが順次に積層された膜質で構成されることができる。この場合に、前記犠牲絶縁膜が形成された後に実行されるエッチバック工程において、前記セル領域及び周辺回路領域のゲート電極の上部が露出し、前記セル領域上の犠牲絶縁膜はその所でのゲート電極の側壁及びその間の半導体基板上に残存する。したがって、前記金属シリサイド膜は周辺回路領域のゲート電極の両側の半導体基板にだけ、すなわち、高濃度不純物拡散領域上にだけ形成されるであろう。
【００３８】
前記犠牲絶縁膜を形成した後、エッチバック工程を実行する前に、前記セル領域を覆うフォトレジストパターンを形成する段階をさらに含むことができる。この場合に、セル領域には金属シリサイド膜が形成されない。
【００３９】
前記金属シリサイド膜を形成した後、前記金属シリサイド膜を保護するための保護ライナ膜を形成する段階をさらに含むことができる。
【００４０】
上述の方法において、前記バッファ絶縁膜を除去する段階をさらに含むことができる。これにより、自己整列接触パッドの上部の面積が増加して、後続工程のマージンを向上することができる。
【００４１】
上述の方法において、前記第１ライナ膜、第２ライナ膜及び保護ライナ膜はシリコン窒化膜で形成され、犠牲絶縁膜及びバッファ絶縁膜はシリコン酸化膜で形成される。さらに望ましくは、前記層間絶縁膜はステップカバレッジ特性が優れた酸化膜で形成され、前記バッファ絶縁膜はステップカバレッジ特性が不良な酸化膜で形成される。
【００４２】
このような方法によると、層間絶縁膜の形成の厚さを調節することによって、周辺回路領域で犠牲絶縁膜から形成される一時側壁スペーサの厚さをとても容易に、厚く形成することができる。またセル領域及び周辺回路領域にシリサイド膜の形成のために、個別的なフォトリソグラフィエッチング工程が不要であるので、工程が単純になり、容易にシリサイド膜を形成することができる。
【発明の効果】
【００４３】
本発明による効果を通常的の自己整列接触工程と比較すると、次の通りである。
【００４４】
通常の方法は、層間絶縁膜蒸着時、ボイドが発生する場合に、後続自己整列接触パッド形成工程で所望しない電気的連結が発生する。しかし、本発明は、側壁スペーサ及びキャッピング膜がないので、層間絶縁膜の形成時に、ボイド発生がほとんどなく、たとえ発生しても、窒化膜ライナが形成されるので、電気的連結は発生しない。
【００４５】
通常の方法は、ゲート電極積層構造が高くて、隣接ゲート電極の間の距離は狭くて、ハロイオン注入が不可能である。しかし、本発明は、ハロイオン注入が可能である。
【００４６】
通常の方法は、キャッピング窒化膜及びスペーサ窒化膜により負荷容量が大きい。しかし、本発明は窒化膜ライナにより負荷容量が小さくて、優れた素子動作特性を有する。
【００４７】
通常の方法は、スペーサ窒化膜により隣接したゲート電極の間の間隔が狭くて、自己整列接触抵抗確保が難しくて集積化に不利である。しかし、本発明は、自己整列接触抵抗確保と集積化が容易である。
【００４８】
通常の方法は、セル領域と周辺回路領域に同時にシリサイド膜の形成が非常に難しい。しかし、本発明は、容易にセル領域及び周辺回路領域に同時にシリサイド膜を形成することができる。また本発明によると、周辺回路領域のゲート電極の側壁スペーサの厚さを容易に調節することができる。
【００４９】
また本発明によると、ゲート電極の高さが低くて、これによって、層間絶縁膜の厚さも低めることができて、工程費用が少なくて、また単位時間当り作業量(ｔｈｒｏｕｇｈｐｕｔ)を高めることができる。
【発明を実施するための最良の形態】
【００５０】
以下、添付の図面を参照して、本発明の実施の形態に対して詳細に説明をする。
【００５１】
添付の図面で同一の機能を有する構成要素に対しては同一の参照番号を使用し、また明細書の全体において、これらの同一の構成要素に関する重複の説明を避けた。また、本明細書の全体において、ライナ膜またはライナ膜を形成するということは、それが形成される下部構造物の全体的な輪郭に従って均一の厚さで形成された膜質またはそのように形成するということを意味する。ある膜質をコンフォマルに形成するということも同一の意味である。
【００５２】
図１は本発明の一実施の形態による自己整列接触構造を概略的に示した半導体基板の一部断面図である。半導体基板１００上にゲート電極１６０が互いに離れて平行に配置される。前記ゲート電極１６０各々は、ポリシリコン単一層で形成、またはポリシリコン上にタングステンシリサイドまたはタングステンが積層された二重層で形成されることができる。ポリシリコン単一層でゲート電極が形成される場合に、その上部に金属シリサイド膜をさらに含むことができる。電気的な絶縁のために、前記ゲート電極１６０及び前記半導体基板１００の間にゲート絶縁膜１４０が介在する。ゲート電極１６０の両側の半導体基板１００に導電領域である不純物拡散領域１８０が形成されている。ゲート電極１６０を縁切させて、それよりさらに高い高さを有する層間絶縁膜２２０が前記半導体基１００上に配置される。自己整列接触窓２４０が前記層間絶縁膜２２０を貫通して前記ゲート電極１６０の間の不純物拡散領域１８０を露出させる。前記自己整列接触窓２４０は前記層間絶縁膜２２０、ゲート電極１６０及び不純物拡散領域１８０によって定義する。前記自己整列接触窓２４０の上部側壁２４０ａは前記層間絶縁膜２２０によって定義する。前記自己整列接触窓の中間部の側壁２４０ｂは前記ゲート電極１６０の上部によって定義する。前記自己整列接触窓２４０の下部の側壁２４０ｃは前記ゲート電極１６０下部の側壁上に配置されたライナ膜２００によって定義する。前記自己整列接触窓２４０の底２４０ｄは前記不純物拡散領域１８０によって各々定義する。すなわち、前記自己整列接触窓２４０はゲート電極１６０の上部及び不純物拡散領域１８０を露出させる。
【００５３】
前記自己整列接触窓２４０が前記ゲート電極１６０の上部を露出させることが本発明の一特徴である。また、前記接触窓２４０の中間部の側壁２４０ｂは前記ゲート電極１６０の上部がエッチングされて限定され、これによって、その所での接触窓のプロファイルは傾く。すなわち、ゲート電極１６０の上部及びこれに対応する自己整列接触窓２４０の中間部の側壁２４０ｂはプラスの傾いたプロファイルを有する。これによって、ゲート電極１６０の上部の幅より下部の幅がさらに広い。
【００５４】
前記ゲート電極１６０の上部、すなわち、自己整列接触窓２４０の中間部側壁２４０ｂ上には第２ライナ膜２６０が配置され、前記ゲート電極１６０の残りの部分には第１ライナ膜２００が配置される。結局、前記ゲート電極１６０は薄いライナ膜２００、２６０により囲まれ、これは本発明のまた他の特徴である。前記第２ライナ膜２６０は前記自己整列接触窓１４０の上部の側壁２４０ａ及び下部の側壁２４０ｃ上に延長される。
【００５５】
前記自己整列接触窓２４０が導電物質で完全に満たされて(前記第２ライナ膜２６０上に導電物質が配置され)自己整列接触パッド３００ａになる。すなわち、前記自己整列接触パッド３００ａはゲート電極１６０の間の不純物拡散領域１８０に電気的に接続し、前記ゲート電極１６０から前記ライナ膜２００、２６０によって電気的に絶縁される。
【００５６】
前記接触構造において、ライナ膜２００、２６０はシリコン窒化膜を含み、前記層間絶縁膜２２０はシリコン酸化膜を含む。
【００５７】
このような自己整列接触構造によると、ゲート電極１６０が薄いライナ膜２００、２６０で囲まれるので、ゲート電極１６０の高さを減らすことができる。これによって、層間絶縁膜２２０の蒸着の厚さを低めることができ、工程単価及び工程時間を減らすことができる。また薄い窒化膜ライナによって同一の最小線幅下で隣接ゲート電極１６０の間の距離が増加する。これによって、不純物拡散領域１８０及び自己整列接触パッド３００ａの間の接触抵抗特性を向上させることができる。またゲート電極１６０が薄い窒化膜ライナで囲まれているので、負荷容量を減らすことができる。
【００５８】
図２は本発明のまた他の実施の形態による自己整列接触構造を概略的に示したものである。図１と比較して、バッファ絶縁膜２８０ａが自己整列接触窓２４０の上部の側壁部２４０ａ上に配置された第２ライナ膜２６０及び自己整列接触パッド３００ａの間にさらに介在する。前記バッファ絶縁膜２８０ａはシリコン酸化膜を含む。これにより、図１の自己整列接触構造に比較して負荷容量をさらに減らすことができる。
【００５９】
先の説明の自己整列接触構造を形成する方法に対して、図３乃至図１１を参照して説明をする。説明の便宜及び本発明に対するより明確な理解のために、図面には、二つのゲート電極及び一つの自己整列接触窓及び接触パッドを図示した。
【００６０】
先ず、図３を参照すると、通常の方法に従って、素子分離工程を実行して素子分離領域１２０を半導体基板１００に形成する。例えば、浅いトレンチ隔離ＳＴＩ方法または局部シリコン酸化ＬＯＣＯＳ方法などを使用して形成する。
【００６１】
続いて、熱酸化工程を実行して半導体基板の全面にゲート酸化膜１４０を形成した後にゲート電極を形成するために、導電物質を前記ゲート酸化膜１４０上に形成する。続いて、前記導電物質をパターニングしてゲート電極１６０を形成する。前記ゲート電極１６０は互いに平行であり、所定の距離(すなわち、最小線幅に対応する距離だけ)離れている。例えば、前記ゲート電極１６０各々はポリシリコン単一膜で形成、またはポリシリコン及びタングステンシリサイドまたはポリシリコン及びタングステンが順次に積層された二重膜で形成することができる。ここで、通常の方法と異なり、ゲート電極の上部にキャッピング窒化膜を形成しないことに注目をしなければならない。
【００６２】
続いて、ゲート電極を構成するポリシリコンに対する再酸化工程を実行した後に、ゲート電極をイオン注入マスクとして使用してイオン注入工程を実行して導電領域、すなわち不純物拡散領域１８０を形成する。前記不純物拡散領域１８０は前記ゲート電極１６０の両側の半導体基板内に形成される。
【００６３】
次に、図４を参照して、前記ゲート電極１６０及び不純物拡散領域１８０が形成された半導体基板上にライナ膜２００を形成する。前記ライナ膜２００は、後続工程で形成する層間絶縁膜２２０に対してエッチング選択性を有する物質で形成する。例えば、前記層間絶縁膜をシリコン酸化膜で形成する場合に、前記ライナ膜２００をシリコン窒化膜で形成する。ここで、通常の方法と異なり、ゲート電極の側壁に側壁スペーサが形成されないことに注目しなければならない。本発明の一実施の形態によると、前記ライナ膜２００として薄い厚さのシリコン窒化膜がコンフォマルに形成される。通常の方法の場合に、側壁スペーサを形成するために、シリコン窒化膜が約４００Å〜６００Åの厚さの範囲で形成されるが、本発明の場合に、前記ライナ膜２００が例えば、約１００Åの以下で形成される。したがって、単純に算術的に計算しても、同一のデザインルール下で、ゲート電極の間の間隔を通常の方法に比較して約３００Å乃至５００Åだけ、さらに増加させることができる。これは、前記不純物拡散領域１８０及び後続工程で形成される自己整列接触パッドの間の接触抵抗特性の向上をもたらす。
【００６４】
次に、図５を参照して、前記ライナ膜２００上に前記ゲート電極１６０の間の空間を覆うように、層間絶縁膜２２０を形成する。望ましくは、前記層間絶縁膜２２０はシリコン酸化膜で形成する。さらに望ましくは、ステップカバレッジが優れたシリコン酸化膜で形成する。前記層間絶縁膜２２０上に自己整列接触窓を限定するマスクパターン、例えば、フォトレジストパターン(図示しない)を形成する。
【００６５】
次に、図６を参照して、前記フォトレジストパターンをエッチングマスクとして使用して露出した層間絶縁膜をエッチングする。前記ライナ膜２００に対して、選択的に前記層間絶縁膜２２０に対する選択的なエッチングを実行して自己整列接触窓２４０を形成する。この時に、エッチングが実行されながら、ゲート電極１６０の上部エッジ部(上部角部分)はエッチング損傷を繰り返して受けるようになり、これによって、その所での薄いライナ膜２００が脆弱になる。したがって、エッチングが実行されることによって、ゲート電極１６０の上部の薄いライナ膜がエッチングされ、これによって露出したゲート電極１６０上部が一部エッチングされて、ゲート電極１６０上部は傾いたプロファイルを有する。しかし、前記層間絶縁膜２２０に対する選択的エッチング工程によって、ゲート電極１６０下部及びこれらの間の半導体基板上に形成されたライナ膜はエッチングされない。したがって、ゲート電極１６０の間の距離、すなわち、最小線幅を一定に維持することができる。
【００６６】
形成された自己整列接触窓２４０は、上部側壁２４０ａ、中間部側壁２４０ｂ、下部側壁２４０ｃ及び底２４０ｄに区分されることができる。前記自己整列接触窓２４０の上部側壁２４０ａは前記層間絶縁膜２２０によって限定され、前記中間部側壁２４０ｂは傾いたゲート電極(すなわち、ゲート上部)によって限定され、前記下部側壁２４０ｃはゲート電極下部に残存するライナ膜によって限定され、前記底２４０ｄはゲート電極の間の不純物拡散領域１８０上のライナ膜２００によって限定される。
【００６７】
ここで、自己整列接触窓を形成するためのエッチング工程において、ゲート電極上部が傾斜エッチングされることに注目しなければならない。これは、通常の自己整列接触窓形成方法と完全に相反する内容である。通常の自己整列接触窓形成工程はゲート電極を絶対に露出させない。
【００６８】
次に、図７を参照して、前記露出したゲート電極１６０の上部を覆うために、ゲート保護ライナ膜２６０を形成する。これによって、前記ゲート電極１６０はライナ膜２００、２６０によって完全に保護される。前記ゲート電極１６０の上部は前記ゲート保護ライナ膜２６０で保護され、残りのゲート電極は前記ライナ膜２００で保護される。前記ゲート保護ライナ膜２６０は前記ライナ膜２００と同一の物質で形成されることができ、例えば、シリコン窒化膜で形成される。また前記保護ライナ膜２６０は約２００Å以下で形成される。
【００６９】
次の工程は前記接触窓２４０の底上に形成されたライナ膜２４０、２６０を除去して前記不純物拡散領域１８０を露出させる工程として、図８及び図９を参照して説明をする。先ず、図８を参照して、ステップカバレッジが不良なバッファ絶縁膜２８０を前記ゲート保護ライナ膜２６０上に形成してオーバーハング(ｏｖｅｒｈａｎｇ)が発生するようにする。すなわち、前記バッファ絶縁膜２８０は前記自己整列接触窓２４０の底２４０ｄ及び下部側壁２４０ｃには非常に薄く形成され、中心部側壁２４０ｂ及び上部側壁２４０ａには厚く形成され、これによって前記接触窓の底を露出させる開口部２５０を限定する。
【００７０】
前記バッファ絶縁膜２８０を、例えば、化学気相蒸着方法を使用したシリコン酸化膜で形成する。上述のように、接触窓の上部が傾いたプロファイルを有するので、オーバーハング形成がさらに容易である。
【００７１】
次に、図９を参照して、前記バッファ絶縁膜２８０が形成された結果の半導体基板の全面に対してエッチバック工程を実行する。前記エッチバック工程はバッファ絶縁膜及びライナ膜を同時にエッチングする。これによって、前記バッファ絶縁膜２８０によって限定された開口部２５０により露出した前記接触窓２４０の底上の薄いバッファ絶縁膜及びその下部のライナ膜は除去され、前記不純物拡散領域１８０は露出する。この時に、前記接触窓２４０の中心部の側壁２４０ｂ及び上部２４０ａにはバッファ絶縁膜が厚く形成されているので、前記不純物拡散領域１８０が露出する時に、バッファ絶縁膜の一部がスペーサ形態で残留２８０ａし、これにより、前記エッチバック工程で接触窓の中心部の側壁及び上部上のライナ膜を保護してゲート電極が露出しないようにする。ここで、前記ゲート保護ライナ膜２６０が後述の導電膜３００形成の前に形成されているので、前記層間絶縁膜２２０が形成される時に、ゲート電極の間にボイドが発生しても、所望しない電気的連結は発生しない。
【００７２】
工程に従って、ゲート電極の下部側壁のゲート保護ライナ膜２６０がエッチングされることもできる。
【００７３】
次に、図１０を参照して、前記接触窓２４０を導電物質３００で満たす。続いて、前記層間絶縁膜２２０の上部が露出するまで、エッチング工程を実行して、図１１に示したように、自己整列接触パッド３００ａを形成する。ここで、工程に従っては前記残留バッファ絶縁膜２８０ａを除去した後に、導電物質を満たすことができる。この場合に、接触パッド３００ａの上部面積が増加し、これによって、後続工程のマージンが増加する。
【００７４】
以上の説明の本発明の自己整列接触形成方法によると、通常の方法と異なり、ゲート電極の上部及びゲート電極の側壁は各々キャッピング膜及びスペーサ膜が形成されない。したがって、論理素子が形成される周辺回路領域及び記憶素子が形成されるセル領域に同時にシリサイド膜を容易に形成することができる。
【００７５】
以下、図１２乃至図２０を参照してこれに対して説明する。先ず、図１２を参照して素子分離工程を実行して、活性領域を限定する素子分離膜１２０をセル領域(ａ)及び周辺回路領域(ｂ)を有する半導体基板１００に形成する。熱酸化工程などを通じて前記半導体基板１００の全面にゲート酸化膜１４０を形成した後に、ゲート電極の形成のための導電膜を前記ゲート酸化膜１４０上に形成する。前記ゲート電極導電膜をパターニングして前記半導体基板１００のセル領域(ａ)及び周辺回路領域(ｂ)に各々ゲート電極１６０ａ、１６０ｂを形成する。セル領域(ａ)には多数の記憶素子が形成されるので、ゲート電極が稠密に形成される一方、周辺回路領域(ｂ)にはゲート電極が相対的に珍しく形成される。前記ゲート電極１６０ａ、１６０ｂは例えば、ポリシリコンで形成される。
【００７６】
ゲート電極１６０ａ、１６０ｂを形成した後に、再酸化工程を実行し、イオン注入工程を実行して低濃度不純物拡散領域１８０ａ、１８０ｂをゲート電極１６０ａ、１６０ｂ両側の半導体基板に形成する。
【００７７】
次に、図１３を参照して、ゲート電極及び不純物拡散領域が形成された半導体基板の全面にライナ膜２００及び犠牲絶縁膜３５０を形成する。前記ライナ膜２００は例えば、シリコン窒化膜で形成する。前記犠牲絶縁膜３５０は例えばシリコン酸化膜で形成する。
【００７８】
前記セル領域(ａ)にはゲート電極１６０ｂが稠密に形成されているので、セル領域(ａ)で前記犠牲絶縁膜３５０はゲート電極１６０ｂの間の空間を完全に覆い、実質的に平坦な上部の表面を有する。しかし、周辺回路領域(ｂ)で犠牲絶縁膜は下部構造を有する輪郭に従ってコンフォマルに形成される。
【００７９】
次に、図１４を参照して、前記犠牲絶縁膜３５０が形成された半導体基板の全面に対してエッチバック工程を実行する。これによって、前記周辺回路領域(ｂ)の場合に、ゲート電極１６０ａの側壁にだけ犠牲絶縁膜が残存して一時側壁スペーサ３５０ａが形成される。すなわち、周辺回路領域(ｂ)のゲート電極１６０ａの上部及びその両側の低濃度不純物拡散領域１８０ａが露出する。この時に、露出する低濃度不純物拡散領域(後続工程で高濃度不純物拡散領域が形成される領域はゲート電極１６０ａから所定の距離、すなわち、一時側壁スペーサ３５０ａの幅Ｗだけ離れている。すなわち、前記一時側壁スペーサ３５０ａにより覆われる低濃度不純物拡散領域(最終的な低濃度不純物拡散領域)の長さＬは、前記一時側壁スペーサ３５０ａの幅Ｗに左右される。
【００８０】
一方、セル領域(ａ)の場合に、前記犠牲絶縁膜３５０に対するエッチバック工程によって、ゲート電極１６０ｂの上部だけが露出し、ゲート電極の両側の不純物拡散領域１８０ｂ及びゲート電極の側壁上には依然として犠牲絶縁膜３５０ｂが残存する。
【００８１】
ここで、前記犠牲絶縁膜３５０の形成の厚さを調節し、周辺回路領域(ｂ)の一時側壁スペーサ３５０ａの厚さを容易に調節することができる。これは、露出する低濃度不純物拡散領域１８０ａ及びゲート電極１６０ａの間の距離、すなわち、低濃度不純物拡散領域の最終的な長さＬを所望の通りに容易に調節することができることを意味する。
【００８２】
次に、図１５を参照して、続いてイオン注入工程を実行する。この時に、ゲート電極１６０ａ、１６０ｂ及び残存犠牲絶縁膜、すなわち、セル領域の残存犠牲絶縁膜２５０ｂ及び周辺回路領域の一時側壁スペーサ３５０ａがイオン注入マスクとして使用される。これによって、周辺回路領域(ｂ)に高濃度不純物拡散領域１８０ｃが形成される。前記高濃度不純物拡散領域１８０ｃはゲート電極１６０ａ両側の低濃度不純物拡散領域１８０ａに連続し、前記一時側壁スペーサ３５０ａ両側の半導体基板に形成される。また露出したゲート電極１６０ａ、１６０ｂの上部にも不純物イオンが注入される。すなわち、高濃度不純物拡散領域１８０ｃが形成されると同時に、ゲート電極１６０ａ、１６０ｂがドーピングされる。
【００８３】
ここで、セル領域(ａ)及び周辺回路領域(ｂ)が同一の種類、例えば、同一のＮＭＯＳトランジスタと仮定した。勿論、周辺回路領域(ｂ)に形成された図示しないＰＭＯＳトランジスタ用ゲート電極はフォトレジストパターンによって覆われて、その上部が保護されるであろう。同様に、ＰＭＯＳトランジスタ用ゲート電極のためのイオン注入工程の時、図面に表示されたゲート電極１６０ａ、１６０ｂもフォトレジストパターンにより保護されるであろう。
【００８４】
続いて、露出した周辺回路領域(ｂ)のゲート電極１６０ａ上部及び高濃度不純物拡散領域１８０ｃ上に、そして、露出したセル領域(ａ)のゲート電極１６０ｂ上部にシリサイド膜４００ａ、４００ｂ、４００ｃを各々形成する。すなわち、高融点転移金属をコンフォマルに形成し、熱処理工程を実行して露出した部分でシリコン及び転移金属の間のシリサイド反応を通じてシリサイド膜を形成する。続いて、洗浄工程を通じて反応しない高融点転移金属を除去する。
【００８５】
次に、図１７を参照して、残留犠牲酸化膜３５０ａ、３５０ｂを除去した後に、半導体基板の全面にシリサイド膜４００ａ〜４００ｃを保護するためのシリサイド膜保護ライナ膜４２０を形成する。前記シリサイド膜保護ライナ膜４２０はシリコン窒化膜で形成する。前記シリサイド膜保護ライナ膜４２０は形成しないこともある。また、工程に従って、周辺回路領域(ｂ)上に残留する犠牲酸化膜、すなわち、側壁スペーサ３５０ａの一部は残留することもできる。
【００８６】
次に、図１７を参照して、前記シリサイド保護ライナ膜４２０上に上部が平坦な層間絶縁膜２２０を形成する。すなわち、先ず、層間絶縁膜を厚く蒸着した後に、化学物理的研磨ＣＭＰ工程またはエッチバック工程を通じて平坦化工程を実行する。前記層間絶縁膜２２０は前記ライナ膜２００及びシリサイド保護ライナ膜４２０に対してエッチング選択性を有する物質で形成される。例えば、前記層間絶縁膜２２０はステップカバレッジが優れたシリコン酸化膜で形成される。
【００８７】
以後の工程は、先の図６乃至図１１を参照して説明した方法と同一である。すなわち、図１８を参照して、セル領域(ａ)上の前記層間絶縁膜２２０をエッチングして自己整列接触窓２４０を形成する。この時に、上述のように、セル領域(ａ)のゲート電極１６０ｂの上部が傾斜エッチングされる。
【００８８】
次に、図１９を参照して、ゲート保護ライナ膜２６０及びバッファ絶縁膜２８０を先の説明の方法と同一に形成する。
【００８９】
次に、図２０を参照して、前記バッファ絶縁膜２８０が形成された結果の半導体基板の全面に対してエッチバック工程を実行して接触窓２４０の底上のライナ膜を除去して低濃度不純物拡散領域１８０ｂを露出させる。
【００９０】
次に、図２１を参照して、導電物質を形成し、エッチング工程を実行して、自己整列接触パッド３００ａを形成する。
【００９１】
上述の方法で、図１２に示したように、ゲート電極をポリシリコンで形成せず、図２２に示したように、ポリシリコン１５０及びタングステンシリサイド１５５またはポリシリコン１５０及びタングステン１５５が順次に積層されたダツングマックで形成することができる。この場合に、図２３に示したように、シリサイド膜４００ｂは周辺回路領域(ｂ)のゲート電極１６０ａの両側の半導体基板に形成された高濃度不純物拡散領域１８０ｃ上にだけ形成されるであろう。
【００９２】
また、先の説明の方法で、犠牲絶縁膜３５０を形成した後に、エッチバック工程を半導体基板の全面に対して実施したが、図２２及び図２３に示したように、セル領域(ａ)を覆うフォトレジストパターン５００を形成した後に、エッチバック工程を実行することができる。
【００９３】
概略的に説明すると、図２２を参照して、ポリシリコン１５０及びタングステンシリサイド１５５またはポリシリコン１５０及びタングステン１５５が順次に積層された多層膜でゲート電極を形成し、イオン注入工程を実行して低濃度不純物拡散領域１８０ａ、１８０ｂを形成し、バッファ絶縁膜３５０を形成する。
【００９４】
次に、図２３を参照して、セル領域(ａ)を覆うフォトレジストパターン５００を形成した後、エッチバック工程を実行して周辺回路領域(b)のゲート電極１６０ｂの側壁に一時側壁スペーサ３５０ａを形成し、イオン注入工程を実行して周辺回路領域(ｂ)に高濃度不純物拡散領域１８０ｃを形成する。
【００９５】
次に、前記フォトレジストパターン５００及び残留バッファ絶縁膜３５０、３５０ａを除去する。この場合に、セル領域(ａ)のゲート電極１６０ｂの上部は露出しないので、周辺回路領域(ｂ)にだけシリサイド膜４００ｂが形成されるであろう。
【００９６】
続いて、先に、図１６乃至図２１を参照して説明した工程を実行する。
【００９７】
今まで本発明に対して、その望ましい実施の形態を中心に述べてきた。本発明が属する技術分野で通常の知識を持つ者は、本発明が本発明の本質的な特性から逸脱しない範囲で変形の形態で具現することができることを理解することができるであろう。したがって、本開示の実施の形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求範囲に示されており、それと同等の範囲内にあるすべての方法と装置は、本発明に含まれていると解釈されなければならないであろう。
【図面の簡単な説明】
【００９８】
【図１】本発明の一実施の形態による自己整列接触構造を概略的に示した半導体基板の一部断面図である。
【図２】本発明の他の実施の形態による自己整列接触構造を概略的に示した半導体基板の一部断面図である。
【図３】本発明による自己整列接触構造を形成する方法の工程順序による主要工程段階での半導体基板の一部断面図である。
【図４】本発明による自己整列接触構造を形成する方法の工程順序による主要工程段階での半導体基板の一部断面図である。
【図５】本発明による自己整列接触構造を形成する方法の工程順序による主要工程段階での半導体基板の一部断面図である。
【図６】本発明による自己整列接触構造を形成する方法の工程順序による主要工程段階での半導体基板の一部断面図である。
【図７】本発明による自己整列接触構造を形成する方法の工程順序による主要工程段階での半導体基板の一部断面図である。
【図８】本発明による自己整列接触構造を形成する方法の工程順序による主要工程段階での半導体基板の一部断面図である。
【図９】本発明による自己整列接触構造を形成する方法の工程順序による主要工程段階での半導体基板の一部断面図である。
【図１０】本発明による自己整列接触構造を形成する方法の工程順序による主要工程段階での半導体基板の一部断面図である。
【図１１】本発明による自己整列接触構造を形成する方法の工程順序による主要工程段階での半導体基板の一部断面図である。
【図１２】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図１３】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図１４】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図１５】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図１６】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図１７】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図１８】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図１９】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図２０】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図２１】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成する方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図２２】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成するまた他の方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【図２３】本発明による自己整列接触構造を形成する方法を利用してセル領域及び周辺回路領域で同時にシリサイド膜を形成するまた他の方法を説明するために、工程順序による主要工程段階での半導体基板の一部を示した断面図である。
【符号の説明】
【００９９】
１００  半導体基板
１６０，１６０ａ，１６０ｂ  ゲート電極
２００，２６０，４２０  窒化膜ライナ膜
２４０  自己整列接触窓
２８０  バッファ絶縁膜
３００ａ  自己整列接触パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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