(57)【要約】【課題】アクセス速度を低下させること無く、スタンバイモード時のリーク電流を削減するスタティック型半導体記憶装置およびその制御方法を提供する。【解決手段】電源ラインと接続されるｐ型ＭＯＳ・ＦＥＴ３０はオンすることで、ビットラインＢＬ、ＸＢＬをプリチャージする。ＮＯＲ回路２０およびインバータ２１が生成するプリチャージ解除信号φは、スタンバイモードの期間はｐ型ＭＯＳ・ＦＥＴ３０をオフしてビットラインＢＬ、ＸＢＬをフローティング状態にし、読み出しモードおよび書き込みモードの期間はｐ型ＭＯＳ・ＦＥＴ３０をオンしてビットラインＢＬ、ＸＢＬをプリチャージするプリチャージ制御を行う。【選択図】　図１
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【特許請求の範囲】
【請求項１】
動作モードとしてスタンバイモードおよび通常動作モードを有するスタテッィク型半導体記憶装置であって、
スタテッィク型メモリセルを行列状に配列したメモリセルアレイと、
前記メモリセルアレイの各行に対応して設けられたワードラインと、
前記メモリセルアレイの各列に対応して設けられた１対のビットラインと、
前記ビットラインをプリチャージするプリチャージ手段と、
前記スタンバイモードの期間と前記通常動作モードの期間を特定するため外部から入力される動作モード信号を基に、前記プリチャージ手段を制御するプリチャージ制御信号を生成して出力するプリチャージ制御手段と
を具備することを特徴とするスタティック型半導体記憶装置。
【請求項２】
前記スタティック型半導体装置がシステムに組み込まれており、前記動作モード信号は、前記システムから供給される制御信号であることを特徴とする請求項１に記載のスタティック型半導体記憶装置。
【請求項３】
前記ワードラインを選択するワードライン選択信号を出力することで前記メモリセルへのアクセスを制御するワードライン選択手段と、
前記ワードライン選択手段が出力する前記ワードライン選択信号に同期して変化する信号であって前記ビットラインのプリチャージを制御する通常プリチャージ制御信号を出力する内部制御信号生成手段と
を更に具備し、
前記プリチャージ制御手段は、前記通常動作モードの期間において前記通常プリチャージ制御信号を前記プリチャージ制御信号として出力する
ことを特徴とする請求項１または請求項２に記載のスタティック型半導体記憶装置。
【請求項４】
前記通常動作モードの期間において、前記プリチャージ制御手段は、前記メモリセルへアクセス時は前記プリチャージ手段をオンし、前記メモリセルへ非アクセス時は前記プリチャージ手段をオフする制御信号を出力することを特徴とする請求項１から請求項３のいずれか１項に記載のスタティック型半導体記憶装置。
【請求項５】
前記スタンバイモードの期間において、前記プリチャージ制御手段は、前記プリチャージ手段をオフすることで前記ビットラインをフローティング状態にすることを特徴とする請求項１から請求項４のいずれか１項に記載のスタティック型半導体記憶装置。
【請求項６】
動作モードとしてスタンバイモードおよび通常動作モードを有するスタテッィク型半導体記憶装置の制御方法であって、
前記スタテッィク型半導体記憶装置は、スタテッィク型メモリセルを行列状に配列したメモリセルアレイと、前記メモリセルアレイの各行に対応して設けられたワードラインと、前記メモリセルアレイの各列に対応して設けられた１対のビットラインと、前記ビットラインをプリチャージするプリチャージ手段とを具備し、
前記スタンバイモードの期間と前記通常動作モードの期間を特定するため外部から入力される動作モード信号を基に、前記プリチャージ手段を制御する制御ステップを有すること特徴とするスタティック型半導体記憶装置の制御方法。
【請求項７】
前記ワードラインを選択するワードライン選択信号を出力することで前記メモリセルへのアクセスを制御するアクセス制御ステップと、
前記アクセス制御ステップで出力する前記ワードライン選択信号に同期して変化する信号であって前記ビットラインのプリチャージを制御するための通常プリチャージ制御信号を出力するビットライン制御ステップと
を更に有し
前記制御ステップは、前記通常動作モードの期間において前記ビットライン制御ステップで出力される前記通常プリチャージ制御信号に応じて前記プリチャージ手段をオン／オフすること
を特徴とする請求項６に記載のスタティック型半導体記憶装置の制御方法。
【請求項８】
前記通常動作モードの期間において、前記制御ステップは、前記メモリセルへアクセス時は前記プリチャージ手段をオンし、前記メモリセルへ非アクセス時は前記プリチャージ手段をオフする制御を行うことを特徴とする請求項６または請求項７に記載のスタティック型半導体記憶装置の制御方法。
【請求項９】
前記スタンバイモードの期間において、前記制御処理は、前記プリチャージ手段をオフすることで前記ビットラインをフローティング状態にすることを特徴とする請求項６から請求項８のいずれか１項に記載のスタティック型半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタティック型半導体記憶装置およびその制御方法に関するものである。
【０００２】
【従来の技術】
従来のスタティック型半導体記憶装置としては、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が代表的である。図３は、従来のＳＲＡＭのメモリセルアレイを示す図である。図３に示すように、１対のビットラインＢＬ、ＸＢＬに、ｎ個のメモリセルＣＥＬＬ０、メモリセルＣＥＬＬ１、…メモリセルＣＥＬＬｎ（以下、メモリセルＣＥＬＬとする）が接続されている。また、ビットラインＢＬ、ＸＢＬは、それぞれプリチャージ用のｐ型ＭＯＳ・ＦＥＴ５１を介して電源電圧（Ｖｄｄ）に接続されている。このｐ型ＭＯＳ・ＦＥＴ５１のゲート端子には、プリチャージ解除信号φの信号線が接続されており、プリチャージ解除信号φによりｐ型ＭＯＳ・ＦＥＴ５１のオン／オフが制御されている。尚、ビットラインＢＬとＸＢＬは相補的な関係にある。
【０００３】
また、メモリセルＣＥＬＬは、６個のトランジスタにより構成されている。その内の４つのトランジスタは、２つのｐ型ＭＯＳ・ＦＥＴ５２ａと２つのｎ型ＭＯＳ・ＦＥＴ５２ｂによりデータを保持するデータラッチ回路が構成され、残り２つのｎ型ＭＯＳ・ＦＥＴ５３がそれぞれビットラインＢＬ、ＸＢＬとデータラッチ回路との接続を制御する。また、このビットラインＢＬ，ＸＢＬとの接続を制御するｎ型ＭＯＳ・ＦＥＴ５３のゲート端子には、それぞれワードラインＷＬ０、ＷＬ１、…ＷＬｎが接続され、このワードラインＷＬの信号によりｎ型ＭＯＳ・ＦＥＴ５３はオン／オフを行う。尚、上述したＳＲＡＭには、スタンバイモード、書き込みモード、読み出しモードがある。また、スタンバイモードとは、メモリセルに対してデータの書き込みも読み出しもしない状態のことである。
【０００４】
ここで、上述したデータラッチ回路の構成の詳細について説明する。２つのｐ型ＭＯＳ・ＦＥＴ５２ａは、それぞれ電源電圧を供給する電源ラインとノードＡ、Ｂとの間に接続される。また、２つのｎ型ＭＯＳ・ＦＥＴ５２ｂは、それぞれノードＡ、Ｂとグランドとの間に接続される。また、各々のｐ型ＭＯＳ・ＦＥＴ５２ａとｎ型ＭＯＳ・ＦＥＴ５２ｂのゲート端子およびドレイン端子は相互接続されインバータを形成している。また、互いのゲート端子の相互接続点とドレイン端子の相互接続点（ノードＡ，Ｂ）も接続されている。以上の構成によりデータラッチ回路を構成している。
【０００５】
図４は、図３に示したメモリセルアレイの動作を示す波形図である。時刻ｔ７０において、ＳＲＡＭは読み出しモードであり、ビットラインＢＬとビットラインＸＢＬは、各々ｐ型ＭＯＳ・ＦＥＴ５１がオンすることによりハイレベルに保たれている。次に、時刻ｔ７１において、プリチャージ解除信号φがハイレベルになりビットラインＢＬ、ＸＢＬのプリチャージが解除される。それと同期してアクセス対象のメモリセルＣＥＬＬのワードラインＷＬがハイレベルになることでリード動作（読み出しモードの時）が行われる。尚、図４においてビットラインＢＬ、ＸＢＬの電位の変化はリード動作を示している。
【０００６】
次に、時刻ｔ７２において、リード動作が終了すると、ＳＲＡＭはスタンバイモードに変化して、プリチャージ解除信号φがロウレベルになりビットラインＢＬ、ＸＢＬのプリチャージが開始される。また、ライト動作（書き込みモードの時）における各信号の波形は、上述したリード動作における信号の波形に対して、ビットラインＢＬ、ＸＢＬの電位の変化のみが異なる。
【０００７】
上述したＳＲＡＭにおいて、スタンバイモードの間、ビットラインＢＬ、ＸＢＬがハイレベルに保持されている事により、ビットラインＢＬまたはビットラインＸＢＬからメモリセルＣＥＬＬへのリーク電流が発生するという問題点がある。
【０００８】
例えば、図３のメモリセルＣＥＬＬ０において、データラッチ回路の右側のノードＡがロウレベルを保持しているとする。また、このノードＡは、トランジスタ５３を介しビットラインＸＢＬに接続されている。スタンバイモードの間は、ビットラインＸＢＬがプリチャージされてハイレベルである為に、ビットラインＸＢＬからノードＡにリーク電流Ｉｏｆｆが流れてしまう。ちなみに、左側のノードＢではトランジスタ５３の両端子（ソース端子、ドレイン端子）ともがハイレベルである為にリーク電流は流れない。また、メモリセルＣＥＬＬｎに示すように、ノードＢがロウレベルを保持している場合は、ビットラインＢＬからノードＢにリーク電流Ｉｏｆｆが流れてしまう。
【０００９】
以上に説明したように、全てのメモリセルＣＥＬＬが保持しているデータに応じてビットラインＢＬまたはビットラインＸＢＬへリーク電流Ｉｏｆｆを流す。すなわち、図３ではビットラインＢＬ、ＸＢＬにｎ個のメモリセルＣＥＬＬが接続されている為に、合計するとＩｏｆｆ×ｎのリーク電流が流れる事になる。以上に示したＳＲＡＭが携帯電話のようなスタンバイ時間がとても長時間にわたるような機器に用いられた場合には、ビットラインＢＬ、ＸＢＬは常にハイレベルにプリチャージされ、リーク電流が流れつづけてしまう。
【００１０】
上述したＳＲＡＭにおいて、スタンバイモードにおけるメモリセルＣＥＬＬのリーク電流を小さくする手法として、ビットラインＢＬ、ＸＢＬをフローティング状態にする方法がある。図５は、図３のＳＲＡＭにおいてスタンバイモードの際にビットラインＢＬ、ＸＢＬをフローティング状態にする手法での波形例を示す図である。この手法では、まず、時刻ｔ８０において、ＳＲＡＭは読み出しモードでありメモリセルＣＥＬＬへ非アクセス時であるので、プリチャージ解除信号φをハイレベルにする事で、ビットラインＢＬ、ＸＢＬをフローティング状態にしている。
【００１１】
次に、時刻ｔ８１において、メモリセルＣＥＬＬへアクセス前にプリチャージ解除信号φをロウレベルにしてビットラインＢＬ、ＸＢＬをプリチャージする。尚、プリチャージ解除信号φをロウレベルに立ち下げるタイミングは、図５に示すようにクロック信号の立ち下がり（立ち上がりでもよい）に応じたものである。
【００１２】
次に、時刻ｔ８２において、プリチャージ解除信号φをハイレベルにすると同時にワードラインＷＬをハイレベルにしてメモリセルＣＥＬＬにアクセスする。以上に示したように、読み出しモード期間においてもメモリセルＣＥＬＬへ非アクセス時にはビットラインＢＬ、ＸＢＬはフローティングにしてリーク電流を削減する。また、アクセス時は、メモリセルＣＥＬＬのアクセス前にビットラインＢＬ、ＸＢＬをプリチャージ後に、メモリセルＣＥＬＬにアクセスを行う。
【００１３】
次に、時刻ｔ８３において、ＳＲＡＭがスタンバイモードとなり、ワードラインＷＬをロウレベルにして、ビットラインＢＬ、ＸＢＬをフローティング状態にする。尚、図５に示す時刻ｔ８１から時刻ｔ８２までの時間Ｔａは、ビットラインＢＬ、ＸＢＬをプリチャージするために必要な時間である。図５に示すようにワードラインＷＬは、クロック信号の立ち下がりから時間Ｔａだけ遅れてハイレベルに立ち上がる。また、プリチャージ解除信号φは、時間Ｔａだけロウレベルを維持した後にハイレベルに立ち上がる。
【００１４】
上述したように、ビットラインＢＬ、ＸＢＬがフローティング状態であり任意の電位を取るとすると、ビットラインＢＬ、ＸＢＬとメモリセルＣＥＬＬ間に以下に示すリーク電流が流れる。それは、ビットラインＢＬ、ＸＢＬから上述したＡノード、Ｂノードにおいて電位の低い方（以下、ロウノードとする）に流れるリーク電流Ｉｏｆｆ＿Ｌ（ＶＢＬ）と、上述したＡノード、Ｂノードにおいて電位の高い方（以下、ハイノードとする）からビットラインＢＬ、ＸＢＬに流れるリーク電流Ｉｏｆｆ＿Ｈ（ＶＢＬ）である。これらのリーク電流とビットラインＢＬ、ＸＢＬの電位の依存性は図６のようになる（ＶＢＬはビットラインＢＬ、ＸＢＬの電位）。
【００１５】
図６に示すように、ビットラインＢＬ、ＸＢＬからロウノードに流れるリーク電流Ｉｏｆｆ＿Ｌ（ＶＢＬ）はＶＢＬが低いほど小さくなる。逆に、ハイノードからビットラインＢＬ、ＸＢＬに流れるリーク電流はＶＢＬが高いほど小さくなる。ここで、ビットラインＢＬ、ＸＢＬをフローティングにするとビットラインＢＬ、ＸＢＬの電位は
Ｉｏｆｆ＿Ｌ（ＶＢＬ）×（ＢＬに繋がっている“Ｌ”ノードの数）
＝　Ｉｏｆｆ＿Ｈ（ＶＢＬ）×（ＢＬに繋がっている“Ｈ”ノードの数）
となるような電位ＶＢＬ＝ＶＢＬｏで安定する。
【００１６】
あるビットラインにつながるｎ個のメモリセルＣＥＬＬのうちｍ個がハイノード、（ｎ−ｍ）個がロウノードであるとすると、リーク電流は
ｍ×Ｉｏｆｆ＿Ｌ（ＶＢＬｏ）＋（ｎ−ｍ）×Ｉｏｆｆ＿Ｌ（ＶＸＢＬｏ）
となり、これが最小値である。つまり、ビットラインＢＬ、ＸＢＬをフローティング状態にすると、メモリセルＣＥＬＬが保持するデータによって、最もリーク電流が少ない状態でビットラインＢＬ、ＸＢＬの電位が安定する。
【００１７】
【発明が解決しようとする課題】
上述したリーク電流を小さくする手法は、ビットラインＢＬ、ＸＢＬをフローティングする為のプリチャージ解除信号φおよびワードラインＷＬの選択信号を、クロック信号を基に生成している。すなわち、クロック信号の変化に応じて、時刻ｔ８１でプリチャージ解除信号φをロウレベルにしてビットラインＢＬ、ＸＢＬをプリチャージして、次に時刻ｔ８２でワードラインＷＬをハイレベルにする。しかし、この時刻ｔ８１から時刻ｔ８２までのビットラインＢＬ、ＸＢＬのプリチャージに要する時間が、アクセス速度の高速化を妨げていたという問題がある。
【００１８】
この発明は、上述した事情を考慮してなされたもので、アクセス速度を低下させること無く、スタンバイモード時のリーク電流を削減するスタティック型半導体記憶装置およびその制御方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明によるスタティック型半導体記憶装置およびその制御方法においては、オンすることでビットラインをプリチャージするプリチャージ手段を具備し、スタンバイモードの期間はプリチャージ手段をオフし、読み出しモードおよび書き込みモードの期間はプリチャージ手段をオンするプリチャージ制御を行うことを特徴とする。
【００２０】
これにより、本発明によるスタティック型半導体記憶装置およびその制御方法においては、スタンバイモードの期間はプリチャージ手段をオフしてビットラインをフローティング状態にすることができるのでリーク電流を削減することができる。また、読み出しモードおよび書き込みモードの期間は、非アクセスの期間はプリチャージ手段を常にオンすることができる。すなわち、非アクセスの期間にプリチャージが済んでいるので、アクセスの期間が開始すると直ぐに読み出し動作または書き込み動作を行うことができる。以上により、アクセス速度を低下させること無く、スタンバイ電流を削減することが出来る。
【００２１】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態であるＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）と、ＳＲＡＭの制御回路とを具備する半導体装置の概略構成について図を用いて説明する。
図１は、本発明の一実施形態であるＳＲＡＭと、ＳＲＡＭの制御回路とを具備する半導体装置の概略構成を示すブロック図である。
【００２２】
図１において、符号１は、半導体装置であり、複数のＳＲＡＭを用いてクロック信号に同期した信号処理を行う。尚、半導体装置１は、例えばシステムＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などである。２は、クロック生成回路であり、半導体装置１内へ信号処理タイミングの基準となるクロック信号ＣＫを供給する。３は、制御信号生成回路であり、クロック生成回路２の生成するクロック信号ＣＫを基に、半導体装置１内を制御する種々の制御信号を生成する。具体例を示すと、制御信号生成回路３は、半導体装置１の具備するＳＲＡＭ４、５のスタンバイモードを制御する制御信号（動作モード制御信号）ＳＭを出力する。この制御信号ＳＭは、ハイレベルでＳＲＡＭ４、５をスタンバイモードに制御して、ロウレベルでＳＲＡＭ４、５を読み出しモードまたは書き込みモードに制御する。
【００２３】
４、５、６は、ＳＲＡＭであり、クロック生成回路２の出力するクロック信号ＣＫをタイミングの基準にして動作し、半導体装置１内で処理するデータを格納する。また、ＳＲＡＭ４、５には、制御信号生成回路３の出力する制御信号ＳＭが入力される。尚、ＳＲＡＭ４の内部構成の詳細については後述する。７は、信号処理回路であり、ＳＲＡＭ４、５、６とデータの授受を行い、そのデータの信号処理を行う。８は、データバスであり、半導体装置１において、ＳＲＡＭ４、５、６と信号処理回路７との間で授受されるデータを伝達する。
【００２４】
以上の構成により、半導体装置１は、クロック生成回路２の生成するクロック信号ＣＫに同期した信号処理をＳＲＡＭ４、５、６および信号処理回路７を用いて行う。また、ＳＲＡＭ４、５にアクセスを行わない期間は、制御信号ＳＭをハイレベルにして、ＳＲＡＭ４、５をスタンバイモードにする。
【００２５】
次に、ＳＲＡＭ４の内部構成の概略について説明する。
１０は、入出力回路であり、データバス８を介してＳＲＡＭ４に入出力されるデータを処理する。１１は、内部クロック・制御信号生成回路であり、ＳＲＡＭ４内での信号処理タイミングの基準となるクロック信号ＳＣＫを生成する機能や、ビットラインＢＬ、ＸＢＬのプリチャージ制御を行うビットライン制御信号（通常プリチャージ制御信号）ＥＱを生成する機能（内部制御信号生成手段）や、ワードラインの選択を制御するワードライン選択信号ＷＬＤＥＣを生成する機能（ワードライン選択手段）を少なくとも有する。尚、ビットライン制御信号ＥＱや、ワードライン選択信号ＷＬＤＥＣの具体的な波形例については後述する。
【００２６】
１２は、メモリ制御回路であり、内部クロック・制御信号生成回路１１からのクロック信号ＳＣＫや制御信号（ビットライン制御信号ＥＱ、ワードライン選択信号ＷＬＤＥＣなど）を基に後述するメモリセルアレイ１３における読み出し動作や書き込み動作の制御を行う。本実施形態においては、メモリ制御回路１２は、ＮＯＲ回路２０と、インバータ２１と、複数のインバータ２２とを少なくとも具備する。
【００２７】
ＮＯＲ回路２０の一方の入力端子には、制御信号生成回路３の出力する制御信号ＳＭが入力され、他方の入力端子には、内部クロック・制御信号生成回路１１の出力するビットライン制御信号ＥＱが入力される。また、ＮＯＲ回路の出力端子はインバータ２１の入力端子に接続される。インバータ２１の出力端子は、後述するｐ型ＭＯＳ・ＦＥＴ（プリチャージ手段）３０のゲート端子に接続される。以上に示したＮＯＲ回路２０とインバータ２１の構成（プリチャージ制御手段）により、制御信号ＳＭとビットライン制御信号ＥＱを基にプリチャージ解除信号φ（制御信号）をインバータ２１の出力端子より出力する。また、インバータ２２の入力端子には、内部クロック・制御信号生成回路１１の出力するワードライン選択信号ＷＬＤＥＣが入力され、出力端子には、後述するワードラインＷＬが接続される。
【００２８】
１３は、メモリセルアレイであり、１対のビットラインＢＬ、ＸＢＬに、ｎ個のメモリセル３１が接続されている。また、ビットラインＢＬ、ＸＢＬは、それぞれプリチャージ用のｐ型ＭＯＳ・ＦＥＴ（プリチャージ用トランジスタ）３０を介して電源電圧に接続されている。このｐ型ＭＯＳ・ＦＥＴ３０のゲート端子には、プリチャージ解除信号φの信号線が接続されており、プリチャージ解除信号φによりｐ型ＭＯＳ・ＦＥＴ３０のオン／オフが制御されている。
【００２９】
尚、メモリセルアレイ１３の構成は、メモリセルアレイ１３の各列に対応して設けられた１対のビットラインＢＬ、ＸＢＬと、メモリセルアレイ１３の各行に対応して設けられたワードラインＷＬが各メモリセルＭに接続されおり、図３に示したメモリセルアレイと同様の構成である。つまり、メモリセル３１の回路構成は、図３に示したメモリセルＣＥＬＬと同様であり説明を省略する。また、メモリセル３１とビットラインＢＬ、ＸＢＬとの接続や、ワードラインＷＬの接続も図３に示した構成と同様であり説明を省略する。また、ＳＲＡＭ５も上述したＳＲＡＭ４と同様の構成である。
【００３０】
また、制御信号生成回路３が出力する制御信号ＳＭとしては、例えば半導体装置１内で用いられているスタンバイ制御信号があれば、これを用いても良い。本実施形態においては、上述したように制御信号ＳＭは、半導体装置１に搭載されたＳＲＡＭ４、５にアクセスする必要が無い期間（スタンバイモード）はハイレベル、アクセスする期間（通常動作モード）はロウレベルとなる。
【００３１】
次に、図１に示したＳＲＡＭ４および半導体装置１の動作について説明する。図２は、図１に示したＳＲＡＭ４および半導体装置１の動作を示す波形図である。尚、図２において、時刻ｔ４以前は通常動作モード（読み出しモードまたは書き込みモード）であり、時刻ｔ４以降がスタンバイモードであるとする。まず、時刻ｔ１において、通常動作モードなので制御信号ＳＭはロウレベルであり、ビットライン制御信号ＥＱは、ロウレベルである。これにより、プリチャージ解除信号φは、ロウレベルでありｐ型ＭＯＳ・ＦＥＴ３０がオンするため、ビットラインＢＬ、ＸＢＬは、プリチャージされてハイレベルである。また、メモリセル３１へのアクセス前なのでワードラインＷＬは、ロウレベルである。以上に示すように、通常動作モードにおいては、制御信号ＳＭは、ビットラインＢＬ、ＸＢＬを常にプリチャージするようｐ型ＭＯＳ・ＦＥＴ３０を制御する。
【００３２】
次に、時刻ｔ２において、内部クロック・制御信号生成回路１１は、メモリセル３１へのアクセスを開始するため、ビットライン制御信号ＥＱをハイレベルに立ち上げる。これにより、プリチャージ解除信号φは、ハイレベルに変化してｐ型ＭＯＳ・ＦＥＴ３０がオフするため、ビットラインＢＬ、ＸＢＬへのプリチャージが解除される。また、内部クロック・制御信号生成回路１１は、ワードライン選択信号ＷＬＤＥＣによりアクセスするメモリセル３１に接続されたワードラインＷＬを選択する。これにより、選択されたワードラインＷＬはハイレベルに立ち上がる。以上により、ビットラインＢＬ、ＸＢＬを介して、選択されたメモリセル３１に対してデータの読み出し（リード処理）や、データの書き込み（ライト処理）を行う。
【００３３】
次に、時刻ｔ３において、内部クロック・制御信号生成回路１１は、メモリセル３１へのアクセスを終了するため、ビットライン制御信号ＥＱをロウレベルに立ち下げる。これにより、プリチャージ解除信号φは、ロウレベルに立ち下がりｐ型ＭＯＳ・ＦＥＴ３０がオンするため、ビットラインＢＬ、ＸＢＬは、プリチャージされてハイレベルになる。また、内部クロック・制御信号生成回路１１は、ワードライン選択信号ＷＬＤＥＣによりアクセスを終了するメモリセル３１に接続されたワードラインＷＬを非選択にする。これにより、非選択にされたワードラインＷＬはロウレベルに立ち下がる。以上に示したように、通常動作モードにおいては選択されたメモリセル３１へのアクセスを開始する前に、プリチャージ解除信号φは、ロウレベルに立ち下がり、ビットラインＢＬ、ＸＢＬがプリチャージされているので、クロック信号ＳＣＫの変化後直ぐに選択したワードラインＷＬをハイレベルに立ち上げてメモリセル３１へアクセスすることができる。
【００３４】
次に、時刻ｔ４において、ＳＲＡＭ４をスタンバイモードにするため、制御信号生成回路３が、制御信号ＳＭをハイレベルに立ち上げる。これにより、プリチャージ解除信号φは、ハイレベルに変化してｐ型ＭＯＳ・ＦＥＴ３０がオフする。このため、ビットラインＢＬ、ＸＢＬへのプリチャージが解除され、ビットラインＢＬ、ＸＢＬがフローティング状態となる。以上に示した動作により、ＳＲＡＭ４は、ビットラインＢＬ、ＸＢＬをフローティング状態にすることで、リーク電流を削減することができる。
【００３５】
以上に説明したように、時刻ｔ４以前までの通常動作モード時は、図４に示した従来の動作と同様であり、メモリセル３１へのアクセスが終了するとプリチャージ解除信号φはロウレベルになり、ビットラインＢＬ、ＸＢＬがプリチャージされる。したがって、次にメモリセル３１へアクセスする時には既にビットラインＢＬ、ＸＢＬはハイレベルにプリチャージされており、図６に示した従来のようにクロック信号ＳＣＫの変化後にプリチャージする時間Ｔａが必要ない。これにより、半導体装置１は、ＳＲＡＭ４へのアクセス時間を高速化することができる。
【００３６】
また、ＳＲＡＭ４がスタンバイモードになった時には、制御信号ＳＭがハイレベルになり、ビットラインＢＬ、ＸＢＬはフローティング状態になる。また、スタンバイモード時にはビットラインＢＬ、ＸＢＬからメモリセル３１に流れるリーク電流を図４に示した従来の動作に比べて削減することが出来る。
【００３７】
また、上述した実施形態においては、ＳＲＡＭを示したが、この限りではなく本実施形態はスタンバイモードの時にビットラインのプリチャージによりリーク電流が生じるスタティック型半導体記憶装置に用いて好適である。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００３８】
【発明の効果】
以上に説明したように、本発明によるスタティック型半導体記憶装置およびその制御方法においては、ビットラインをプリチャージするプリチャージ手段を具備し、スタンバイモードの期間はプリチャージ手段をオフし、読み出しモードおよび書き込みモードの期間はプリチャージ手段をオンするプリチャージ制御を行うことにより、スタンバイモードの期間はビットラインをフローティング状態にすることができるのでリーク電流を削減することができる。また、読み出しモードおよび書き込みモードの期間は、プリチャージ手段をオンするので、非アクセス期間にプリチャージを済ませておくことができ、アクセス期間内にプリチャージする必要がない。
【００３９】
これにより、非アクセスの期間にプリチャージが済んでいるので、アクセスの期間が開始すると直ぐに読み出し動作または書き込み動作を行うことができる。以上により、アクセス速度を低下させること無く、スタンバイモード時のリーク電流を削減することができる。特に、外部より入力されるスタンバイモードの切り替えを制御する制御信号をプリチャージ制御に用いることで、スタティック型半導体記憶装置の内部クロックの変化に先んじてプリチャージを制御することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＳＲＡＭと、ＳＲＡＭの制御回路とを具備する半導体装置の概略構成を示すブロック図である。
【図２】図１に示したＳＲＡＭ４および半導体装置１の動作を示す波形図である。
【図３】従来のＳＲＡＭのメモリセルアレイを示す図である。
【図４】図３に示したメモリセルアレイの動作を示す波形図である。
【図５】図３のＳＲＡＭにおいてスタンバイモードの際にビットラインＢＬ、ＸＢＬをフローティング状態にする手法での波形例を示す図である。
【図６】図３のＳＲＡＭにおけるビットラインからメモリセルへのリーク電流とビットラインの電位の依存性を示す図である。
【符号の説明】
１　　　半導体装置
２　　　クロック生成回路
３　　　制御信号生成回路
４、５、６　ＳＲＡＭ（スタティック型半導体記憶装置）
７　　　信号処理回路
８　　　データバス
１０　　入出力回路
１１　　内部クロック・制御信号生成回路
１２　　メモリ制御回路
１３　　メモリセルアレイ
２０　　ＮＯＲ回路
２１、２２　インバータ
３０　　ｐ型ＭＯＳ・ＦＥＴ（プリチャージ用トランジスタ）
３１　　メモリセル
ＢＬ、ＸＢＬ　ビットライン
ＷＬ０、…、ＷＬｎ　ワードライン
【図１】
2004095000.tif 000003
【図２】
2004095000.tif 000004
【図３】
2004095000.tif 000005
【図４】
2004095000.tif 000006
【図５】
2004095000.tif 000007
【図６】
2004095000.tif 000008