(57)【要約】【課題】極めて高い精度でコンパレータ回路の入力オフセット電圧を補正することが可能なオフセット電圧補正装置およびオフセット電圧補正方法を提供する。【解決手段】コンパレータＣＭＰの入力オフセット電圧を検出する際，カウンタ回路１２は，クロック信号ＣＬＫのアップカウント動作とダウンカウント動作を両方行う。オフセット電圧補正回路１４は，比較信号Ｓｃｍｐが”１”から”０”に遷移する場合の入力オフセット電圧に対応するカウンタ信号Ｓｃの値（カウンタ値ＣＶｕ）と，”０”から”１”に遷移する場合の入力オフセット電圧に対応するカウンタ信号Ｓｃの値（カウンタ値ＣＶｄ）を得る。オフセット電圧補正回路１４は，カウンタ値ＣＶｕとカウンタ値ＣＶｄを用いて所定の演算を行う。コンパレータＣＭＰのオフセット電圧は，この演算結果に基づいて補正される。【選択図】  図１
2004266662.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端子の電位に応じて電位が変化する第１内部ノードと，第２入力端子の電位に応じて電位が変化する第２内部ノードを有し，前記第１内部ノードの電位と前記第２内部ノードの電位を比較し，当該比較結果を比較結果信号として出力するコンパレータ回路と；
クロック信号をアップカウントおよびダウンカウントして得たカウンタ値を順次オフセット電圧検出信号に変換し，当該オフセット電圧検出信号を，前記第１入力端子にリファレンス信号が入力されている前記コンパレータ回路の前記第２入力端子に対して与えるオフセット電圧検出信号出力手段と；
前記オフセット電圧検出信号出力手段による前記クロック信号のアップカウント動作中において前記比較結果信号の論理レベルが変化したときのカウンタ値と，前記オフセット電圧検出信号出力手段による前記クロック信号のダウンカウント動作中において前記比較結果信号の論理レベルが変化したときのカウンタ値とを用いて所定の演算を行い，演算の結果得られた演算結果カウンタ値に基づいてオフセット電圧補正信号を生成するオフセット電圧補正信号生成手段と；
前記オフセット電圧補正信号に基づいて前記第１内部ノードの電位または前記第２内部ノードの電位を調整するオフセット電圧調整手段と；
を備えたことを特徴とする，オフセット電圧補正装置。
【請求項２】
前記オフセット電圧調整手段は，前記オフセット電圧補正信号が入力される制御端子と，電源ノードに接続された第１電源端子と，前記第１内部ノードまたは第２内部ノードに接続された第２電源端子を備えたトランジスタから成ることを特徴とする，請求項１に記載のオフセット電圧補正装置。
【請求項３】
前記オフセット電圧調整手段は，前記第１入力端子の電位に応じて前記第１内部ノードの電位を制御する第１内部ノード電位制御手段に含まれ，
前記第１内部ノード電位制御手段は，
前記第１入力端子に接続された第１制御端子と，
前記オフセット電圧補正信号が入力される第２制御端子と，
電源ノードに接続された第１電源端子と，
前記第１内部ノードに接続された第２電源端子を備えたトランジスタから成ることを特徴とする，請求項１に記載のオフセット電圧補正装置。
【請求項４】
前記オフセット電圧調整手段は，前記第２入力端子の電位に応じて前記第２内部ノードの電位を制御する第２内部ノード電位制御手段に含まれ，
前記第２内部ノード電位制御手段は，
前記第２入力端子に接続された第１制御端子と，
前記オフセット電圧補正信号が入力される第２制御端子と，
電源ノードに接続された第１電源端子と，
前記第２内部ノードに接続された第２電源端子を備えたトランジスタから成ることを特徴とする，請求項１に記載のオフセット電圧補正装置。
【請求項５】
前記演算結果カウンタ値は，
前記オフセット電圧検出信号出力手段による前記クロック信号のアップカウント動作中において前記比較結果信号の論理レベルが変化したときのカウンタ値と，前記オフセット電圧検出信号出力手段による前記クロック信号のダウンカウント動作中において前記比較結果信号の論理レベルが変化したときのカウンタ値の平均値であることを特徴とする，請求項１，２，３，または４に記載のオフセット電圧補正装置。
【請求項６】
第１入力端子の電位に応じて電位が変化する第１内部ノードと，第２入力端子の電位に応じて電位が変化する第２内部ノードを有し，前記第１内部ノードの電位と前記第２内部ノードの電位を比較し，当該比較結果を比較結果信号として出力するコンパレータ回路のオフセット電圧の補正方法であって：
クロック信号をアップカウントして得たカウント値を順次オフセット電圧検出信号に変換する第１ステップと；
第１入力端子にリファレンス信号が入力されているコンパレータ回路の第２入力端子に対して，前記第１ステップで得られたオフセット電圧検出信号を継続して与える第２ステップと；
前記コンパレータ回路から出力される前記比較結果信号の論理レベルが変化してから所定の期間が経過した後，前記クロック信号のアップカウントを停止し，その時点のカウント値を基準に前記クロック信号のダウンカウントを開始し，ダウンカウントして得たカウント値を順次オフセット電圧検出信号に変換する，第３ステップと；
第１入力端子にリファレンス信号が入力されているコンパレータ回路の第２入力端子に対して，前記第３ステップで得られたオフセット電圧検出信号を継続して与える第４ステップと；
前記第２ステップにおいて前記比較結果信号の論理レベルが変化したときのカウント値と，前記第４ステップにおいて前記比較結果信号の論理レベルが変化したときのカウント値とを用いて所定の演算を行い，演算の結果得られた演算結果カウンタ値に基づいてオフセット電圧補正信号を生成する第５ステップと；
前記オフセット電圧補正信号に基づいて第１内部ノードまたは第２内部ノードの電位を調整する第６ステップと；
を含むことを特徴とする，オフセット電圧の補正方法。
【請求項７】
第１入力端子の電位に応じて電位が変化する第１内部ノードと，第２入力端子の電位に応じて電位が変化する第２内部ノードを有し，前記第１内部ノードの電位と前記第２内部ノードの電位を比較し，当該比較結果を比較結果信号として出力するコンパレータ回路のオフセット電圧の補正方法であって：
クロック信号をダウンカウントして得たカウント値を順次オフセット電圧検出信号に変換する第１ステップと；
第１入力端子にリファレンス信号が入力されているコンパレータ回路の第２入力端子に対して，前記第１ステップで得られたオフセット電圧検出信号を継続して与える第２ステップと；
前記コンパレータ回路から出力される前記比較結果信号の論理レベルが変化してから所定の期間が経過した後，前記クロック信号のダウンカウントを停止し，その時点のカウント値を基準に前記クロック信号のアップカウントを開始し，ダウンカウントして得たカウント値を順次オフセット電圧検出信号に変換する，第３ステップと；
第１入力端子にリファレンス信号が入力されているコンパレータ回路の第２入力端子に対して，前記第３ステップで得られたオフセット電圧検出信号を継続して与える第４ステップと；
前記第２ステップにおいて前記比較結果信号の論理レベルが変化したときのカウント値と，前記第４ステップにおいて前記比較結果信号の論理レベルが変化したときのカウント値とを用いて所定の演算を行い，演算の結果得られた演算結果カウンタ値に基づいてオフセット電圧補正信号を生成する第５ステップと；
前記オフセット電圧補正信号に基づいて第１内部ノードまたは第２内部ノードの電位を調整する第６ステップと；
を含むことを特徴とする，オフセット電圧の補正方法。
【請求項８】
前記演算結果カウンタ値は，
前記第２ステップにおいて前記比較結果信号の論理レベルが変化したときのカウント値と，前記第４ステップにおいて前記比較結果信号の論理レベルが変化したときのカウント値の平均値であることを特徴とする，請求項６または７に記載のオフセット電圧の補正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，コンパレータ回路における入力オフセット電圧を補正するオフセット電圧補正装置およびオフセット電圧の補正方法に関するものである。
【０００２】
【従来の技術】
コンパレータ回路を構成するオペアンプにおいて，理想的には０Ｖであるべき入力オフセット電圧は，
（１）オペアンプの入力段に位置するトランジスタのサイズのばらつき
（２）温度ドリフトおよび経年変化
などの影響を受けてある値を持つようになる。
【０００３】
オペアンプの正相入力端子と逆相入力端子に対して同一電圧レベルの信号を与えても，オペアンプが入力オフセット電圧を有している場合，コンパレータ回路は期待されていない信号を出力してしまう。特に微小信号を扱う装置では，僅かな電圧レベル変化が後段回路に大きく影響を及ぼすことになるため，入力オフセット電圧を高精度に補正する手段が不可欠となる。
【０００４】
入力オフセット電圧を補正する従来技術は，特開平１１−８８０７１号公報（文献１）および特開２００１−４４７７０号公報（文献２）に開示されている。
【０００５】
【特許文献１】
特開平１１−８８０７１号公報
【特許文献２】
特開２００１−４４７７０号公報
【０００６】
文献１には，カウンタ回路を備えたオフセット電圧補正回路が記載されている。オペアンプの出力信号が変化するときの入力信号の電圧レベルがカウンタ回路のカウンタ値に関連付けられ，このカウンタ値に基づいて入力オフセット電圧が補正される。文献２に記載の増幅回路は，オペアンプの出力電圧と基準電圧とを比較する比較回路と，この比較回路の出力信号に基づいてオペアンプの入力電圧を調整するレベルシフト回路を備えており，かかる回路構成によってオペアンプの入力オフセット電圧が補正される。
【０００７】
【発明が解決しようとする課題】
従来のコンパレータ回路を用いて，出力信号が”１”から”０”に遷移する場合と，”０”から”１”に遷移する場合のそれぞれについて入力オフセット電圧を測定したところ，両者に差異が認められた。すなわち，コンパレータ回路の出力が変化する直前の状態が”１”であるか，または”０”であるかによって，入力オフセット電圧が異なることが明らかになった。この現象は，コンパレータ回路がヒステリシス特性を有することに起因する。
【０００８】
特に，微小信号を扱う装置では，より精度良くコンパレータ回路の入力オフセット電圧を補正する必要があり，上述のような入力オフセット電圧の「ズレ」を無視することはできない。
【０００９】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，極めて高い精度でコンパレータ回路の入力オフセット電圧を補正することが可能な新規かつ改良されたオフセット電圧補正装置およびオフセット電圧補正方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，第１入力端子の電位に応じて電位が変化する第１内部ノードと，第２入力端子の電位に応じて電位が変化する第２内部ノードを有し，第１内部ノードの電位と第２内部ノードの電位を比較し，当該比較結果を比較結果信号として出力するコンパレータを内部または外部に備えたオフセット電圧補正装置が提供される。そして，このオフセット電圧補正装置は，オフセット電圧検出信号出力手段，オフセット電圧補正信号生成手段，およびオフセット電圧調整手段を備えたことを特徴としている。
【００１１】
オフセット電圧検出信号出力手段は，クロック信号をアップカウントして得たカウンタ値およびダウンカウントして得たカウンタ値を順次オフセット電圧検出信号に変換し，当該オフセット電圧検出信号を，第１入力端子にリファレンス信号が入力されているコンパレータ回路の第２入力端子に対して与える機能を有する。
【００１２】
オフセット電圧補正信号生成手段は，オフセット電圧検出信号出力手段によるクロック信号のアップカウント動作中において比較結果信号の論理レベルが変化したときのカウンタ値と，オフセット電圧検出信号出力手段によるクロック信号のダウンカウント動作中において比較結果信号の論理レベルが変化したときのカウンタ値とを用いて所定の演算を行い，演算の結果得られた演算結果カウンタ値に基づいてオフセット電圧補正信号を生成する。
【００１３】
オフセット電圧調整手段は，オフセット電圧補正信号に基づいて第１内部ノードの電位または第２内部ノードの電位を調整する。
【００１４】
かかる構成を有するオフセット電圧補正装置によれば，オフセット補正動作において，コンパレータ回路の第１入力端子の電位が，第２入力端子の電位よりも低いレベルから高いレベルに変化したときと，第２入力端子の電位よりも高いレベルから低いレベルに変化したときの両方についてのオフセット電圧が考慮されることになる。したがって，コンパレータ回路がオフセット電圧に関してヒステリシス特性を有する場合であっても，オフセット電圧を高い精度で補正することが可能となる。より高い補正精度を得るために，オフセット電圧検出信号出力手段によるクロック信号のアップカウント動作中において比較結果信号の論理レベルが変化したときのカウンタ値と，オフセット電圧検出信号出力手段によるクロック信号のダウンカウント動作中において比較結果信号の論理レベルが変化したときのカウンタ値の平均値が，演算結果カウンタ値とされる。
【００１５】
トランジスタによってオフセット電圧調整手段を構成することができる。このトランジスタの第１電源端子は電源ノードに接続され，第２電源端子は第１内部ノードまたは第２内部ノードに接続される。そして，このトランジスタは，制御端子に入力されるオフセット電圧補正信号によってオン／オフ制御される。
【００１６】
第１入力端子の電位に応じて第１内部ノードの電位を制御する第１内部ノード電位制御手段に，オフセット電圧調整手段を含ませることも可能である。また，第２入力端子の電位に応じて第２内部ノードの電位を制御する第２内部ノード電位制御手段に，オフセット電圧調整手段を含ませることも可能である。
【００１７】
この場合，第１内部ノード電位制御手段（または第２内部ノード電位制御手段）は，２つの制御端子を有するトランジスタ（例えば，ニューロンＭＯＳトランジスタ）であることが好ましい。２つの制御端子の一方の第１制御端子には第１入力端子（第２入力端子）の電圧が印加され，他方の第２制御端子にはオフセット電圧補正信号が入力される。また，このトランジスタの第１電源端子は，電源ノードに接続され，第２電源端子は，第１内部ノード（第２内部ノード）に接続される。このトランジスタを採用することによって，オフセット電圧補正装置の回路規模を小さくすることが可能となる。
【００１８】
本発明の第２の観点によれば，第１入力端子の電位に応じて電位が変化する第１内部ノードと，第２入力端子の電位に応じて電位が変化する第２内部ノードを有し，第１内部ノードの電位と第２内部ノードの電位を比較し，当該比較結果を比較結果信号として出力するコンパレータのオフセット電圧の補正方法が提供される。そして，この補正方法は，次の第１〜６ステップを含む。
【００１９】
第１ステップでは，クロック信号をアップカウントし，そのカウント値（ディジタル値）を順次オフセット電圧検出信号（アナログ値）に変換する。
【００２０】
第２ステップでは，コンパレータ回路の第２入力端子に対して，第１ステップで得られたオフセット電圧検出信号を継続して入力する。このときコンパレータ回路の第１入力端子にはリファレンス信号を入力する。
【００２１】
コンパレータ回路から出力される比較結果信号の論理レベルが変化してから所定の期間（少なくともクロック信号の一周期以上）が経過した後，クロック信号のアップカウントを停止する。これを第３ステップとする。さらに，この第３ステップにおいて，アップカウント停止時のカウント値を基準にクロック信号のダウンカウントを開始し，ダウンカウントして得たカウント値を順次オフセット電圧検出信号に変換する。
【００２２】
第４ステップでは，第１入力端子にリファレンス信号が入力されているコンパレータ回路の第２入力端子に対して，第３ステップで得られたオフセット電圧検出信号を継続して与える。
【００２３】
第５ステップでは，第２ステップにおいて比較結果信号の論理レベルが変化したときのカウント値と，第４ステップにおいて比較結果信号の論理レベルが変化したときのカウント値とを用いて所定の演算を行い，演算の結果得られた演算結果カウンタ値に基づいてオフセット電圧補正信号を生成する。
【００２４】
第６ステップでは，オフセット電圧補正信号に基づいて第１内部ノードまたは第２内部ノードの電位を調整する。
【００２５】
かかる方法によれば，コンパレータ回路の第１入力端子の電位が，第２入力端子の電位よりも低いレベルから高いレベルに変化したときと，第２入力端子の電位よりも高いレベルから低いレベルに変化したときの両方についてのオフセット電圧を把握することが可能となる。したがって，コンパレータ回路がオフセット電圧に関してヒステリシス特性を有する場合であっても，オフセット電圧を高い精度で補正することができる。より高い補正精度を得るために，第２ステップにおいて比較結果信号の論理レベルが変化したときのカウント値と，第４ステップにおいて比較結果信号の論理レベルが変化したときのカウント値の平均値が，演算結果カウンタ値とされる。
【００２６】
なお，第１ステップにおけるクロック信号のアップカウントと，第３ステップにおけるクロック信号のダウンカウントを入れ替えて実施してもよい。
【００２７】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるオフセット電圧補正装置およびオフセット電圧補正方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００２８】
［第１の実施の形態］
本発明の第１の実施の形態にかかるオフセット電圧補正装置１の構成を図１に示す。オフセット電圧補正装置１は，コンパレータＣＭＰの入力オフセット電圧を補正するものであり，コンパレータＣＭＰ，クロック信号発生回路１１，カウンタ回路１２，ディジタル／アナログ（Ｄ／Ａ）変換回路１３，オフセット電圧補正回路１４，リファレンス電圧発生回路１５，複数のスイッチＳＷ１，ＳＷ２，ＳＷ３−１，ＳＷ３−２，ＳＷ４−１，ＳＷ４−２から構成されている。
【００２９】
クロック信号発生回路１１から出力されたクロック信号ＣＬＫは，カウンタ回路１２およびオフセット電圧補正回路１４に入力される。カウンタ回路１２は，クロック信号ＣＬＫをカウントして，そのカウント値（ディジタル値）をカウンタ信号ＳｃとしてスイッチＳＷ１およびオフセット電圧補正回路１４に与える。また，カウンタ回路１２には，オフセット電圧補正回路１４からセレクト信号Ｓｓｅｌが入力される。
【００３０】
カウンタ回路１２は，図２に示すように，カウント部１２１，２個のインバータ１２２，１２３，およびセレクタ１２４から構成されている。カウンタ部１２１は，クロック信号発生回路１１から出力されたクロック信号ＣＬＫをカウントし，そのカウント値（ディジタル値）をインバータ１２２に与える。インバータ１２２の出力端子は，インバータ１２３の入力端子およびセレクタ１２４の第２入力端子に接続されている。インバータ１２３の出力端子は，セレクタ１２４の第１入力端子に接続されている。セレクタ１２４には，オフセット電圧補正回路１４から出力されたセレクト信号Ｓｓｅｌが入力される。セレクタ１２４は，セレクト信号Ｓｓｅｌの論理レベルに応じて，第１入力端子に入力される信号（カウンタ部１２１の出力信号と同じ論理の信号），または，第２入力端子に入力される信号（カウンタ部１２１の出力信号の各ビットを反転させた信号）のいずれか一方をカウンタ信号Ｓｃとして出力する。このように，カウンタ回路１２は，オフセット電圧補正回路１４によって制御され，クロック信号ＣＬＫのアップカウントまたはダウンカウントを行う。
【００３１】
図１に示すように，スイッチＳＷ１は，オフセット電圧補正回路１４から出力されたオフセット電圧補正信号Ｓｏｓ（ディジタル値）またはカウンタ回路１２から出力されたカウンタ信号Ｓｃ（ディジタル値）のいずれか一方をＤ／Ａ変換回路１３に出力する。Ｄ／Ａ変換回路１３は，スイッチＳＷ１の出力信号（ディジタル値）をアナログ信号Ｓａに変換して出力する。このアナログ信号Ｓａは，スイッチＳＷ２，ＳＷ３−１，ＳＷ３−２の各第１端子に入力される。
【００３２】
スイッチＳＷ２の第２端子には，入力信号Ｓｉｎが入力される。スイッチＳＷ２は，入力信号ＳｉｎまたはＤ／Ａ変換回路１３から出力されたアナログ信号Ｓａのいずれか一方を，コモン端子から出力してコンパレータＣＭＰに与える。
【００３３】
コンパレータＣＭＰの正相入力端子＋（第２入力端子）は，スイッチＳＷ２のコモン端子に接続されており，第１オフセット電圧補正端子Ｔ１は，スイッチＳＷ３−１のコモン端子に接続されており，第２オフセット電圧補正端子Ｔ２は，スイッチＳＷ３−２のコモン端子に接続されている。また，コンパレータＣＭＰの逆相入力端子−（第１入力端子）には，リファレンス電圧発生回路１５から出力されたリファレンス信号Ｓｒｅｆが入力される。コンパレータＣＭＰは，正相入力端子＋と逆相入力端子−の電位を比較して，この比較結果を比較信号Ｓｃｍｐとして後段回路（図示せず）およびオフセット電圧補正回路１４に対して出力する。比較信号Ｓｃｍｐは，”１”または”０”のディジタル値である。
【００３４】
スイッチＳＷ３−１の第２端子は，スイッチＳＷ４−１のコモン端子に接続されており，スイッチＳＷ３−２の第２端子は，スイッチＳＷ４−２のコモン端子に接続されている。スイッチＳＷ４−１の第１端子は，電源電圧ＶＤＤの供給ラインに接続されており，第２端子は，グランドＧＮＤラインに接続されている。同様に，スイッチＳＷ４−２の第１端子は，電源電圧ＶＤＤの供給ラインに接続されており，第２端子は，グランドＧＮＤラインに接続されている。
【００３５】
オフセット電圧補正回路１４の回路構成を図３に示す。オフセット電圧補正回路１４は，３つのＤフリップフロップ（Ｄ−ＦＦ）１４１，１４２，１４３，排他的論理和ゲート（Ｅｘ−ＯＲゲート）１４４，および論理演算部１４５から構成されている。
【００３６】
Ｄ−ＦＦ１４１の入力端子Ｄには，コンパレータＣＭＰから出力された比較信号Ｓｃｍｐが入力され，Ｄ−ＦＦ１４１のクロック信号入力端子ＣＫには，クロック信号発生回路１１から出力されたクロック信号ＣＬＫが入力される。
【００３７】
Ｅｘ−ＯＲゲート１４４の第１入力端子には，Ｄ−ＦＦ１４１の出力端子Ｑが接続されており，第２入力端子には，コンパレータＣＭＰから出力された比較信号Ｓｃｍｐが入力される。Ｅｘ−ＯＲゲート１４４の出力端子は，Ｄ−ＦＦ１４２およびＤ−ＦＦ１４３の各クロック信号入力端子ＣＫに接続されている。
【００３８】
Ｄ−ＦＦ１４２の入力端子Ｄには，カウンタ回路１２から出力されたカウンタ信号Ｓｃが入力される。Ｄ−ＦＦ１４２の出力端子Ｑは，Ｄ−ＦＦ１４３の入力端子Ｄおよび論理演算部１４５に接続されている。また，Ｄ−ＦＦ１４３の出力端子Ｑは，論理演算部１４５に接続されている。
【００３９】
論理演算部１４５は，Ｄ−ＦＦ１４２の出力端子Ｑから出力されたデータ信号とＤ−ＦＦ１４３の出力端子Ｑから出力されたデータ信号を基に，所定の論理演算（後述）を実行して，演算結果をオフセット電圧補正信号Ｓｏｓとして出力する。
【００４０】
コンパレータＣＭＰの回路構成について図４を用いて説明する。図４は，コンパレータＣＭＰの入力段を示している。この入力段は，Ｐチャネル型トランジスタ（Ｐトランジスタ）Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ８，Ｔｒ９，Ｔｒ１０，Ｎチャネル型トランジスタ（Ｎトランジスタ）Ｔｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ７，および定電流源ＣＧ１，ＣＧ２から構成されている。
【００４１】
ＰトランジスタＴｒ１，Ｔｒ２の各ゲートは，ノードｎ１に接続されており，各ソースは，電源電圧ＶＤＤの伝送ラインに接続されている。ＰトランジスタＴｒ８，Ｔｒ９，Ｔｒ１０の各ソースは，電源電圧ＶＤＤの伝送ラインに接続されている。ＰトランジスタＴｒ９のゲートは，第１オフセット電圧補正端子Ｔ１に接続されており，ＰトランジスタＴｒ１０のゲートは，第２オフセット電圧補正端子Ｔ２に接続されている。ＰトランジスタＴｒ１，Ｔｒ９のドレインは，ノードｎ２（第１内部ノード）に共通接続されており，ＰトランジスタＴｒ２，Ｔｒ１０のドレインは，ノードｎ３（第２内部ノード）に共通接続されている。ＰトランジスタＴｒ８のゲートとドレインは，ノードｎ１に共通接続されている。ＰトランジスタＴｒ５のゲートは，クロック信号ＣＫＬの伝送ラインに接続されており，ソースは，ノードｎ２に接続されており，ドレインは，ノードｎ３に接続されている。ＰトランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ８，Ｔｒ９，Ｔｒ１０の各サブストレートゲートは，電源電圧ＶＤＤの供給ラインに接続されている。
【００４２】
ＮトランジスタＴｒ３のドレインは，ノードｎ２に接続されており，ＮトランジスタＴｒ４のドレインは，ノードｎ３に接続されている。ＮトランジスタＴｒ３のゲートは，正相入力端子＋に接続されており，ＮトランジスタＴｒ４のゲートは，逆相入力端子−に接続されている。ＮトランジスタＴｒ３，Ｔｒ４の各ソースとＮトランジスタＴｒ６のドレインはノードｎ４に共通接続されている。ＮトランジスタＴｒ６のゲート並びにＮトランジスタＴｒ７のドレインおよびゲートは，ノードｎ５に接続されている。ＮトランジスタＴｒ６，Ｔｒ７の各ソースは，グランドＧＮＤラインに共通接続されている。
【００４３】
定電流源ＣＧ１のアノード端は，電源電圧ＶＤＤの供給ラインに接続されており，カソード端は，ノードｎ５に接続されている。定電流源ＣＧ２のアノード端は，ノードｎ１に接続されており，カソード端は，グランドＧＮＤラインに共通接続されている。
【００４４】
コンパレータＣＭＰの入力段は，ノードｎ２およびノードｎ３を介して，増幅段に接続されている。
【００４５】
第１オフセット電圧補正端子Ｔ１にゲートが接続されているＰトランジスタＴｒ９（オフセット電圧調整手段）は，ＮトランジスタＴｒ３のドレイン電圧を調整する役割を果たす。また，第２オフセット電圧補正端子Ｔ２にゲートが接続されているＰトランジスタＴｒ１０（オフセット電圧調整手段）は，ＮトランジスタＴｒ４のドレイン電圧を調整する役割を果たす。
【００４６】
以上のように構成された本実施の形態にかかるオフセット電圧補正装置１の動作を説明する。
【００４７】
オフセット電圧補正装置１は，コンパレータＣＭＰの入力オフセット電圧を検出し（モード１），検出した入力オフセット電圧に基づいてコンパレータＣＭＰの動作を制御する（モード２）。これによって，コンパレータＣＭＰは，入力信号Ｓｉｎとリファレンス信号Ｓｒｅｆを正確に比較することが可能となる。
【００４８】
モード１では，スイッチＳＷ１はカウンタ回路１２の出力側に接続され，スイッチＳＷ２はＤ／Ａ変換回路１３の出力側に接続される。スイッチＳＷ３−１はスイッチＳＷ４−１のコモン端子側に接続され，スイッチＳＷ３−２はスイッチＳＷ４−２のコモン端子側に接続される。スイッチＳＷ４−１およびスイッチＳＷ４−２は共に電源電圧ＶＤＤの供給ライン側に接続される。
【００４９】
スイッチＳＷ１およびスイッチＳＷ２の動作によって，カウンタ回路１２が出力するカウンタ信号ＳｃがＤ／Ａ変換回路１３においてアナログ変換され，ここでアナログ変換されたアナログ信号ＳａがコンパレータＣＭＰの正相入力端子＋に入力される。また，ＳＷ３−１，ＳＷ３−２，ＳＷ４−１，ＳＷ４−２の動作によって，コンパレータＣＭＰの第１オフセット電圧補正端子Ｔ１および第２オフセット電圧補正端子Ｔ２には，電源電圧ＶＤＤが印加される。したがって，コンパレータＣＭＰの入力段を構成するＰトランジスタＴｒ９およびＰトランジスタＴｒ１０は共にオフ状態となる。ここで，カウンタ回路１２とＤ／Ａ変換回路１３は，本発明にかかるオフセット電圧検出信号出力手段を構成する。
【００５０】
モード２では，スイッチＳＷ１はオフセット電圧補正回路１４の出力側に接続される。スイッチＳＷ２は，入力信号ＳｉｎがコンパレータＣＭＰの正相入力端子＋に入力されるように接続が切り替わる。スイッチＳＷ３−１およびスイッチＳＷ３−２については，いずれか一方がＤ／Ａ変換回路１３の出力側に接続される。
【００５１】
スイッチＳＷ２の動作によって，入力信号ＳｉｎがコンパレータＣＭＰの正相入力端子＋に入力される。スイッチＳＷ１およびスイッチＳＷ３−１（またはスイッチＳＷ３−２）の動作によって，オフセット電圧補正回路１４が出力するオフセット電圧補正信号ＳｏｓがＤ／Ａ変換回路１３においてアナログ変換され，ここでアナログ変換されたアナログ信号Ｓａ（オフセット電圧補正信号）がコンパレータＣＭＰの第１オフセット電圧補正端子Ｔ１（または第２オフセット電圧補正端子Ｔ２）に入力される。この結果，コンパレータＣＭＰの入力段を構成するＰトランジスタＴｒ９またはＰトランジスタＴｒ１０のドレイン・ソース間には，オフセット電圧補正信号Ｓｏｓに応じた大きさの電流が流れることになる。ここで，オフセット電圧補正回路１４とＤ／Ａ変換回路１３は，本発明にかかるオフセット電圧補正信号生成手段を構成する。
【００５２】
まず，オフセット電圧補正装置１はモード１を選択し動作する。このモード１では，コンパレータＣＭＰは，カウンタ回路１２が出力するカウンタ信号Ｓｃから生成されたアナログ信号Ｓａ（オフセット電圧検出信号）を，リファレンス信号Ｓｒｅｆと比較し，比較結果を比較信号Ｓｃｍｐとして出力する。オフセット電圧補正回路１４は，この比較信号Ｓｃｍｐと，この比較信号Ｓｃｍｐの基になったカウンタ信号Ｓｃとの関連付けを行う。
【００５３】
上述のように，コンパレータＣＭＰが出力する比較信号Ｓｃｍｐが”１”から”０”に遷移する場合（コンパレータＣＭＰの正相入力端子＋の電位が，逆相入力端子−の電位よりも高いレベルから低いレベルに変化する場合）と，”０”から”１”に遷移する場合（コンパレータＣＭＰの正相入力端子＋の電位が，逆相入力端子−の電位よりも低いレベルから高いレベルに変化する場合）では，入力オフセット電圧に違いが生じる。したがって，オフセット電圧補正装置１のカウンタ回路１２は，モード１において，クロック信号ＣＬＫのアップカウント動作とダウンカウント動作を両方行う。これによって，オフセット電圧補正回路１４は，比較信号Ｓｃｍｐが”１”から”０”に遷移する場合の入力オフセット電圧に対応するカウンタ信号Ｓｃの値（カウンタ値ＣＶｕ）と，”０”から”１”に遷移する場合の入力オフセット電圧に対応するカウンタ信号Ｓｃの値（カウンタ値ＣＶｄ）を得ることができる。オフセット電圧補正回路１４は，カウンタ値ＣＶｕとカウンタ値ＣＶｄを用いて所定の演算を行う。
【００５４】
ここで，オフセット電圧補正装置１はモード１からモード２へ切り替わる。オフセット電圧補正回路１４の演算結果は，オフセット電圧補正信号Ｓｏｓとして出力され，Ｄ／Ａ変換回路１３によってアナログ信号Ｓａに変換される。このアナログ信号Ｓａは，コンパレータＣＭＰに属するＰトランジスタＴｒ９またはＰトランジスタＴｒ１０に入力される。
【００５５】
オフセット電圧補正装置１の動作の概略は以上の通りである。ここから各部位の動作をさらに詳細に説明する。
【００５６】
＜カウンタ回路１２の動作（図５）＞
カウンタ回路１２は，モード１において，初めにクロック信号ＣＬＫのアップカウント動作を行う。アップカウントを開始した直後は，コンパレータＣＭＰの正相入力端子＋の電位は，逆相入力端子−の電位よりも低いため，出力される比較信号Ｓｃｍｐの値は”０”である。カウンタ回路１２は，アップカウント動作を，比較信号Ｓｃｍｐの値が”０”から”１”に変化するまで続け，その後，クロック信号ＣＬＫのダウンカウント動作に切り替える。ただし，カウンタ回路１２は，比較信号Ｓｃｍｐの値が”０”から”１”に変化してすぐにカウント動作を切り替えるのではなく，さらに少なくとも１周期分のクロック信号ＣＬＫをカウントした後にカウント動作を切り替える。
【００５７】
比較信号Ｓｃｍｐの値の変化が生じてからカウンタ回路１２がカウント動作を切り替えるまでに数クロックのインターバルを設ける理由は以下の通りである。
【００５８】
理由１：
カウンタ回路１２がアップカウント動作を行い，コンパレータＣＭＰから出力される比較信号Ｓｃｍｐの値が”０”から”１”に切り替わるときのカウント値を”ＣＶｕ”で表し，カウンタ回路１２がダウンカウント動作を行い，コンパレータＣＭＰから出力される比較信号Ｓｃｍｐの値が”１”から”０”に切り替わるときのカウント値を”ＣＶｄ”で表す。コンパレータＣＭＰが比較信号Ｓｃｍｐの出力に関してヒステリシス特性を有する場合，図５に示したように，カウント値ＣＶｕとカウント値ＣＶｄは一致しない。
【００５９】
比較信号Ｓｃｍｐの値の変化が生じてからカウンタ回路１２がカウント動作を切り替えるまでに数クロックのインターバルを設けることによって，カウント値ＣＶｕとカウント値ＣＶｄが一致しないことを確実に確認することができ，この結果から，コンパレータＣＭＰがヒステリシス特性を有することが明らかになる。
【００６０】
従来，カウント値ＣＶｕに対応する電圧またはカウント値ＣＶｄに対応する電圧のいずれか一方のみを入力オフセット電圧としていたが，本実施の形態にかかるオフセット電圧補正装置１によれば，カウント値ＣＶｕとカウント値ＣＶｄの中間のカウント値ＣＶ（演算結果カウンタ値）に対応する電圧が，コンパレータＣＭＰの入力オフセット電圧と定義される。これによって，コンパレータＣＭＰがヒステリシス特性を有していても，入力オフセット電圧が適切に補正される。
【００６１】
理由２：
オフセット電圧補正回路１４に属するＥｘ−ＯＲゲート１４４は，コンパレータＣＭＰが比較信号Ｓｃｍｐ＝”１”または比較信号Ｓｃｍｐ＝”０”を出力し続けている間，クロック信号ＣＬＫに同期して，”０”を出力する。そして，比較信号Ｓｃｍｐの論理が”１”から”０”に遷移したとき，あるいは，”０”から”１”に遷移したとき，”１”を出力する。
【００６２】
もし，カウンタ回路１２が比較信号Ｓｃｍｐの値の変化が生じてすぐにカウント動作を切り替えたならば，Ｅｘ−ＯＲゲート１４４からシリアルに出力される信号は，例えば，”００００００１１００００００”のように”１”が並ぶことになる。この場合，比較信号Ｓｃｍｐの”１”から”０”への変化および”０”から”１”への変化が，それぞれどのタイミングで生じたのか判断できなくなる。さらに，比較信号Ｓｃｍｐの論理が一度しか変化しなかった可能性も否定できなくなる。
【００６３】
カウンタ回路１２が，比較信号Ｓｃｍｐの値の変化が生じてから２クロック後にカウント動作を切り替えた場合，Ｅｘ−ＯＲゲート１４４からシリアルに出力される信号は，例えば，”００００００１０１００００００”のようになる。つまり，”１”と１”が出力される間に”０”が出力される。この”０”が現れることによって，比較信号Ｓｃｍｐが”１”から”０”へ変化し，さらに，”０”から”１”へ変化したことが明らかになる。
【００６４】
ただし，カウンタ回路１２のカウント動作の切り替えのインターバルは，比較信号Ｓｃｍｐの２回の変化タイミングが正確に判定できることを条件として，より短く設定すべきである。インターバルが長ければ，その分オフセット電圧補正にかかる時間（モード１の時間）が長くなってしまう。
【００６５】
なお，ここでは初めにアップカウント動作を行い，次にダウンカウント動作を行った場合に即してカウンタ回路１２の動作を説明したが，ダウンカウント動作を先に実施してもよい。
【００６６】
＜オフセット電圧補正回路１４の動作＞
オフセット電圧補正回路１４に属するＤ−ＦＦ１４１の出力端子Ｑからは，入力端子Ｄに入力される比較信号Ｓｃｍｐに対して，クロック信号ＣＬＫの１周期分遅延した信号が出力される。Ｅｘ−ＯＲゲート１４４の第１入力端子には，Ｄ−ＦＦ１４１の出力端子Ｑが接続されており，第２入力端子には，Ｄ−ＦＦ１４１の入力端子Ｄが接続されている。したがって，Ｅｘ−ＯＲゲート１４４は，第１入力端子と第２入力端子の電位レベルが異なるとき，すなわち比較信号Ｓｃｍｐの論理が遷移したとき，”１”を出力する。このように，Ｄ−ＦＦ１４１とＥｘ−ＯＲゲート１４４によって，比較信号Ｓｃｍｐの論理の遷移が検出される。
【００６７】
Ｅｘ−ＯＲゲート１４４の出力端子はＤ−ＦＦ１４２のクロック信号入力端子ＣＫに接続されている。例えばモード１においてカウンタ回路１２がアップカウント動作から開始した場合には，Ｄ−ＦＦ１４２は，比較信号Ｓｃｍｐの論理が遷移したときのカウンタ信号Ｓｃの値（カウンタ値ＣＶｕ）を保持する。上述のように，カウンタ回路１２は，比較信号Ｓｃｍｐの論理が切り替わった後，数クロックのインターバルをおいてカウント動作を切り替える。このインターバルの期間は，比較信号Ｓｃｍｐの論理は変化しないため，Ｅｘ−ＯＲゲート１４４の出力は，”０”となる。したがって，インターバルの期間，Ｄ−ＦＦ１４２は，カウンタ値ＣＶｕを保持し続ける。
【００６８】
インターバルの後，カウンタ回路１２がダウンカウント動作を開始すると，あるタイミングで再び比較信号Ｓｃｍｐの論理が遷移する。このときのカウンタ信号Ｓｃの値（カウンタ値ＣＶｄ）は，Ｄ−ＦＦ１４２に取り込まれ，Ｄ−ＦＦ１４２が保持していたカウンタ値ＣＶｕは，Ｄ−ＦＦ１４３にシフトする。
【００６９】
以上の動作によって，比較信号Ｓｃｍｐの論理が最初に遷移したときのカウンタ信号Ｓｃの値（例えば，カウンタ値ＣＶｕ）は，Ｄ−ＦＦ１４３に保持され，比較信号Ｓｃｍｐの論理が２度目に遷移したときのカウンタ信号Ｓｃの値（例えば，カウンタ値ＣＶｄ）は，Ｄ−ＦＦ１４２に保持される。
【００７０】
＜論理演算部１４５の構成および動作＞
論理演算部１４５は，図６に示すように，全加算器群１４５１と論理シフト回路１４５２から構成されている。全加算器群１４５１は，Ｄ−ＦＦ１４２が出力するカウンタ値ＣＶｄとＤ−ＦＦ１４３が出力するカウンタ値ＣＶｕのビット幅に相当する数の全加算器から成る。論理シフト回路１４５２は，全加算器群１４５１の演算結果の各ビットを最下位ビット側へ１ビットずつシフトさせる機能を有する。
【００７１】
このように構成された論理演算部１４５は，カウント値ＣＶｕとカウント値ＣＶｄの中間値（カウント値ＣＶ）を求める。そして，本実施の形態にかかるオフセット電圧補正装置１によれば，このカウント値ＣＶに対応する電圧がコンパレータＣＭＰの入力オフセット電圧と定義され，コンパレータＣＭＰの入力オフセット電圧が補正される。以下，カウント値ＣＶを求める論理演算処理について説明する。
【００７２】
カウント値ＣＶｕとカウント値ＣＶｄは，論理演算部１４５では２進数で取り扱われる。カウント値ＣＶｕとカウント値ＣＶｄを全加算器群１４５１によって加算する。この加算結果の各ビットを論理シフト回路１４５２によって最下位ビット側へ１ビットシフトさせる。このシフト動作で得られた結果がカウント値ＣＶｕとカウント値ＣＶｄの中間の値，すなわちカウント値ＣＶとなる。
【００７３】
コンパレータＣＭＰが理想的な回路であるならば，コンパレータＣＭＰの正相入力端子＋の電位と逆相入力端子−の電位が一致したときに，コンパレータＣＭＰから出力される比較信号Ｓｃｍｐの論理の変化が生じる。しかし，コンパレータＣＭＰが入力オフセット電圧を有し，その値がマイナスの場合，正相入力端子＋の電位が逆相入力端子−の電位よりも入力オフセット電圧分下降したところでコンパレータＣＭＰから出力される比較信号Ｓｃｍｐの論理の変化が生じる。また，入力オフセット電圧の値がプラスの場合，正相入力端子＋の電位が逆相入力端子−の電位よりも入力オフセット電圧分上昇したところでコンパレータＣＭＰから出力される比較信号Ｓｃｍｐの論理の変化が生じる。
【００７４】
カウント値ＣＶを２の補数で表現したとき，その最上位ビットが”１”であれば，コンパレータＣＭＰの入力オフセット電圧はマイナスの値を有すると判断され，その最上位ビットが”０”であれば，入力オフセット電圧はプラスの値を有すると判断される。カウント値ＣＶの最上位ビットをモニタすれば，コンパレータＣＭＰの入力オフセット電圧がプラスの値を有するのか，または，マイナスの値を有するのか判断することが可能となる。
【００７５】
コンパレータＣＭＰの入力オフセット電圧がマイナス値を有する場合，すなわちカウント値ＣＶの最上位ビットが”１”の場合，論理演算部１４５は，カウント値ＣＶの全てのビットを論理反転させ，最下位ビットに”１”を加算し，さらに最上位ビット以外のビットをオフセット電圧補正信号Ｓｏｓとして出力する。コンパレータＣＭＰの入力オフセット電圧がプラス値を有する場合，すなわちカウント値ＣＶの最上位ビットが”０”の場合，論理演算部１４５は，カウント値ＣＶの最上位ビット以外のビットをオフセット電圧補正信号Ｓｏｓとして出力する。
【００７６】
オフセット電圧補正回路１４がオフセット電圧補正信号Ｓｏｓを出力するときには，オフセット電圧補正装置１は，コンパレータＣＭＰの入力オフセット電圧を検出するモード（モード１）から，検出した入力オフセット電圧に基づいてコンパレータＣＭＰの動作を制御するモード（モード２）へ移行していることが好ましい。
【００７７】
＜スイッチＳＷ１およびＤ／Ａ変換回路１３の動作＞
モード１からモード２へ移行すると，スイッチＳＷ１は，カウンタ回路１２の出力側からオフセット電圧補正回路１４の出力側に接続を切り替える。したがって，オフセット電圧補正回路１４から出力されたオフセット電圧補正信号Ｓｏｓは，Ｄ／Ａ変換回路１３に入力されることになる。Ｄ／Ａ変換回路１３は，オフセット電圧補正信号Ｓｏｓをアナログ変換し，アナログ信号Ｓａとして出力する。
【００７８】
＜スイッチＳＷ２，ＳＷ４−１，ＳＷ４−２の動作＞
モード１からモード２へ移行すると，スイッチＳＷ２は，入力信号ＳｉｎがコンパレータＣＭＰの正相入力端子＋に入力されるように接続を切り替える。スイッチＳＷ４−１およびスイッチＳＷ４−２は，電源電圧ＶＤＤの供給ライン側への接続を維持する。
【００７９】
＜スイッチＳＷ３−１，ＳＷ３−２の動作＞
モード１からモード２へ移行すると，スイッチＳＷ３−１とスイッチＳＷ３−２のいずれか一方は，スイッチＳＷ４−１またはスイッチＳＷ４−２の出力側からＤ／Ａ変換回路１３の出力側に接続を切り替え，他方は，スイッチＳＷ４−１またはスイッチＳＷ４−２の出力側への接続を維持する。
【００８０】
このスイッチＳＷ３−１とスイッチＳＷ３−２の接続切り替え動作は，コンパレータＣＭＰの入力オフセット電圧の値に基づいて行われる。
【００８１】
コンパレータＣＭＰの入力オフセット電圧がマイナス値を有する場合，すなわちカウント値ＣＶの最上位ビットが”１”の場合，スイッチＳＷ３−１がＤ／Ａ変換回路１３の出力側に接続される。このスイッチＳＷ３−１の動作によって，アナログ信号Ｓａは，コンパレータＣＭＰの第１オフセット電圧補正端子Ｔ１を経由してＰトランジスタＴｒ９のゲートに入力される。モード１のときオフ状態であったＰトランジスタＴｒ９は，モード２ではアナログ信号Ｓａの電位（カウント値ＣＶの値）に応じた値のドレイン・ソース間電流をノードｎ２へ流し，ノードｎ２の電位を上昇させる。
【００８２】
これに対して，コンパレータＣＭＰの入力オフセット電圧がプラス値を有する場合，すなわちカウント値ＣＶの最上位ビットが”０”の場合，スイッチＳＷ３−２がＤ／Ａ変換回路１３の出力側に接続される。このスイッチＳＷ３−２の動作によって，アナログ信号Ｓａは，コンパレータＣＭＰの第２オフセット電圧補正端子Ｔ２を経由してＰトランジスタＴｒ１０のゲートに入力される。モード１のときオフ状態であったＰトランジスタＴｒ１０は，モード２ではアナログ信号Ｓａの電位（カウント値ＣＶの値）に応じた値のドレイン・ソース間電流をノードｎ３へ流し，ノードｎ３の電位を上昇させる。
【００８３】
コンパレータＣＭＰの内部において，ノードｎ２とノードｎ３の電位に差がある場合，この電位差に応じた値の入力オフセット電圧が生じてしまう。そして，ノードｎ２の電位がノードｎ３の電位よりも低い場合に，入力オフセット電圧がマイナス値をとり，逆にノードｎ３の電位がノードｎ２の電位よりも低い場合に，入力オフセット電圧がプラス値をとる。
【００８４】
本実施の形態にかかるオフセット電圧補正装置１によれば，入力オフセット電圧の値に応じて，コンパレータＣＭＰに属するＰトランジスタＴｒ９またはＰトランジスタＴｒ１０が動作し，ノードｎ２とノードｎ３の電位が等しくなるように調整される。この結果，コンパレータＣＭＰの入力オフセット電圧が実質０Ｖとなる。
【００８５】
オフセット電圧補正装置１は，トランジスタのチャネル長変調効果を用いてコンパレータＣＭＰの入力オフセット電圧を補正する。このチャネル長変調効果についての詳しい説明は，「岩田あつし監修  ＣＭＯＳアナログ回路設計技術  リアライズ社」Ｐ２５〜Ｐ４５にある。
【００８６】
ここから，チャネル長変調効果を考慮した，ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の飽和領域におけるドレイン電流−ゲート・ソース間電圧特性（Ｉｄ−Ｖｇｓ特性）の導出過程について説明する。
【００８７】
Ｎチャネル型ＭＯＳＦＥＴの飽和領域におけるＩｄ−Ｖｇｓ特性およびＰチャネル型ＭＯＳＦＥＴの飽和領域におけるＩｄ−Ｖｇｓ特性をそれぞれ，（Ｅｑ．１），（Ｅｑ．２）に示す。
【００８８】
【数１】
2004266662.tif 000003
【００８９】
コンパレータＣＭＰにおける入力オフセット電圧の発生原因として，以下の二つが考えられる。
【００９０】
原因１：ＮトランジスタＴｒ３および／またはＮトランジスタＴｒ４のディメンジョンのばらつき
原因２：ＰトランジスタＴｒ１および／またはＰトランジスタＴｒ２のディメンジョンのばらつき
【００９１】
原因１と原因２それぞれに対する入力オフセット電圧の補正手法を説明する。
【００９２】
＜原因１の場合＞
ＮトランジスタＴｒ３のゲート長が設計値より「短く」なったときの，コンパレータＣＭＰを構成する各トランジスタのドレイン電流−ドレイン・ソース間電圧特性（Ｉｄ−Ｖｄｓ特性）を図７に示す。ＮトランジスタＴｒ３は，ＮトランジスタＴｒ４に比べて，ゲート長が短くなっているため，そのスレショルド電圧ＶｔｈｎもΔＶｔｈ低くなる。このため，ノードｎ２の電位とノードｎ３の電位に差が生じてしまう。
【００９３】
ＮトランジスタＴｒ３のゲートとＮトランジスタＴｒ４のゲートに対して等しい電圧が印加されているとき，ノードｎ２の電位とノードｎ３の電位が一致していれば，コンパレータＣＭＰの入力オフセット電圧は”０Ｖ”である。しかしこのとき，図７に示したように，ノードｎ２の電位とノードｎ３の電位に差が生じるのであれば，コンパレータＣＭＰは入力オフセット電圧を有することになる。
【００９４】
本実施の形態にかかるオフセット電圧補正装置１によれば，コンパレータＣＭＰの正相入力端子＋と逆相入力端子−に同じ電圧が印加されているときのノードｎ２の電位とノードｎ３の電位を一致させることが可能となる。これによって，コンパレータＣＭＰにおける入力オフセット電圧が”０Ｖ”に補正される。特に，原因１に対してオフセット電圧補正装置１は，ノードｎ２の電位をノードｎ３の電位に一致させるように動作する。具体的には，ＰトランジスタＴｒ１のドレイン・ソース間電流Ｉｄｓ（１）とＰトランジスタＴｒ９のドレイン・ソース間電流Ｉｄｓ（９）の和Ｉｄｓ（１，９）が，ＮトランジスタＴｒ３のドレイン・ソース間電流Ｉｄｓ（３）に等しくなるように，ＰトランジスタＴｒ９のゲート電圧を変化させドレイン・ソース間電流Ｉｄｓ（９）を調整する。
【００９５】
この原因１とは異なり，ＮトランジスタＴｒ３のゲート長が設計値より「長く」なったときは，ノードｎ３の電位をノードｎ２の電位に一致させる。これによって入力オフセット電圧が補正される。
【００９６】
＜原因２の場合＞
ＮトランジスタＴｒ１のゲート長が設計値より「短く」なったときの，コンパレータＣＭＰを構成する各トランジスタのドレイン電流−ドレイン・ソース間電圧特性（Ｉｄ−Ｖｄｓ特性）を図８に示す。入力オフセット電圧の補正は，原因１の場合と同様に，コンパレータＣＭＰの正相入力端子＋と逆相入力端子−に同じ電圧が印加されているときのノードｎ２の電位とノードｎ３の電位を一致させることで実現する。この原因２への対応としてオフセット電圧補正装置１は，ノードｎ２の電位をノードｎ３の電位に一致させるように動作する。
【００９７】
この原因２とは異なり，ＮトランジスタＴｒ１のゲート長が設計値より「長く」なったときは，ノードｎ３の電位をノードｎ２の電位に一致させる。これによって入力オフセット電圧が補正される。
【００９８】
次に，入力オフセット電圧が補正される前と補正された後のコンパレータＣＭＰの状態について説明する。
【００９９】
本実施の形態にかかるオフセット電圧補正装置１は，入力オフセット電圧を補正するために，入力オフセット電圧ΔＶｉｎと，ＰトランジスタＴｒ９のドレイン・ソース間電流ΔＩｄｓ（９）またはＰトランジスタＴｒ１０のドレイン・ソース間電流ΔＩｄｓ（１０）との関連付けを行う。ここで，コンパレータＣＭＰの入力オフセット電圧を補正する際のオフセット電圧補正装置１の動作１および動作２について，上出の（Ｅｑ．２）を用いて考察する。
【０１００】
動作１：
コンパレータＣＭＰの逆相入力端子−を経由してＮトランジスタＴｒ４のゲートに入力されるリファレンス信号Ｓｒｅｆについて，入力オフセット電圧ΔＶｉｎに相当する分，電圧を調整する。これによって，図７に示したノードｎ２の動作点がノードｎ３の動作点に等しくなる。
【０１０１】
動作２：
ＰトランジスタＴｒ９のドレイン・ソース間電流Ｉｄｓを調整する（Ｉｄｓ±ΔＩｄｓ）。これによって，図７に示したノードｎ２の動作点がノードｎ３の動作点に等しくなる。
【０１０２】
動作１，動作２におけるノードｎ３の動作点をそれぞれ（Ｅｑ．３），（Ｅｑ．４）に示す。なお，コンパレータＣＭＰの内部回路におけるノードｎ４の電位を基準とする（図４参照）。
【０１０３】
【数２】
2004266662.tif 000004
【０１０４】
λ０とλ１は次式で表される。λ１には，入力オフセット電圧ΔＶｉｎが含まれる。
【０１０５】
【数３】
2004266662.tif 000005
【０１０６】
（Ｅｑ．３），（Ｅｑ．４）に関して，ノードｎ３の動作点（Ｉｄ，Ｖｄｓ）は同じであることから，ΔＶｉｎとΔＩｄｓの関係を（Ｅｑ．５）のように表すことができる。
【０１０７】
【数４】
2004266662.tif 000006
【０１０８】
Ｖｇｓ＞＞ΔＶｉｎ  より  λ０≒λ１  と近似できる。よって，（Ｅｑ．５）は（Ｅｑ．６）のように書き換えられる。
【０１０９】
【数５】
2004266662.tif 000007
【０１１０】
更に，ＮトランジスタＴｒ３，Ｔｒ４，ＰトランジスタＴｒ２は，飽和領域で動作しているため（図７参照），ΔＶｉｎ＜＜Ｖｇｓ−Ｖｔｈ＋ΔＶｔｈ  の関係が成り立つ。よって，（Ｅｑ．６）を（Ｅｑ．７）に書き換えることができる。
【０１１１】
【数６】
2004266662.tif 000008
【０１１２】
（Ｅｑ．７）において，
【数７】
2004266662.tif 000009
を比例係数と見れば，ΔＩｄｓとΔＶｉｎは比例関係にあるといえる。
【０１１３】
入力オフセット電圧が補正されたコンパレータＣＭＰにおけるＰトランジスタＴｒ９のゲート電圧Ｖｇｓと，ドレイン・ソース間電流（調整分）ΔＩｄｓの関係式（Ｅｑ．８）を（Ｅｑ．２）から導く。なお，コンパレータＣＭＰの内部回路におけるノードｎ４の電位を基準とする（図４，図７参照）。
【０１１４】
【数８】
2004266662.tif 000010
【０１１５】
ＰトランジスタＴｒ９に流れる電流は，ＰトランジスタＴｒ１に流れる電流に比べて十分に小さい。このため，ＰトランジスタＴｒ９に及ぶチャネル長変調効果の程度は，ＰトランジスタＴｒ１と比較すれば極めて小さい。よって，（Ｅｑ．８）において，λｐ＝０と近似することができる。この結果，ＰトランジスタＴｒ９のゲートに印加される電圧Ｖｇｓは，（Ｅｑ．９）のようになる。
【０１１６】
【数９】
2004266662.tif 000011
【０１１７】
（Ｅｑ．６）を変形すると（Ｅｑ．１０）が得られる。
【０１１８】
【数１０】
2004266662.tif 000012
【０１１９】
この（Ｅｑ．１０）を（Ｅｑ．９）に代入すると，（Ｅｑ．１１）が得られる。
【０１２０】
【数１１】
2004266662.tif 000013
【０１２１】
この（Ｅｑ．１１）に基づいて，コンパレータＣＭＰの入力オフセット電圧が補正される。ΔＶｉｎはΔＶｔｈの関数であり，双方ともＶｔｈに比較して小さい。したがって，（Ｅｑ．１１）におけるＡΔＶｉｎをマクローリン展開すると，（Ｅｑ．１１）のようにＶｇｓはΔＶｉｎの一次関数で表される。
【０１２２】
【数１２】
2004266662.tif 000014
【０１２３】
（Ｅｑ．１２）は，理論式（Ｅｑ．１１）に対するいわゆる実験式である。この（Ｅｑ．１２）は，Ｄ／Ａ変換回路１３の出力中央値を整合することで実現される。
【０１２４】
［第２の実施の形態］
本発明の第２の実施の形態にかかるオフセット電圧補正装置は，第１の実施の形態にかかるオフセット電圧補正装置１に対して，コンパレータＣＭＰがコンパレータＣＭＰ２に置き換えられた構成を有する。このコンパレータＣＭＰ２の回路構成を図９に示す。
【０１２５】
コンパレータＣＭＰ２は，コンパレータＣＭＰに対して，ＰトランジスタＴｒ１とＰトランジスタＴｒ９がＰトランジスタＴｒ２１（第１，２内部ノード電位制御手段）に置き換えられ，ＰトランジスタＴｒ１０が省略された構成を有する。
【０１２６】
ＰトランジスタＴｒ２１には，２つのゲートを備えるニューロン（ｎｅｕｒｏｎ）ＭＯＳトランジスタが採用される。このニューロンＭＯＳトランジスタについて，図１０を用いて説明する。
【０１２７】
ニューロンＭＯＳトランジスタは，一般的なＭＯＳトランジスタと同様に，半導体基板１０１にソース領域１０２とドレイン領域１０３を備えている。両者の構造的な違いはゲート部にある。すなわち，ニューロンＭＯＳトランジスタは，下部絶縁膜１０４と上部絶縁膜１０６に挟まれたフローティングゲート膜１０５，および，複数のゲート１０７−１，１０７−２，・・・，１０７−ｎを有している。
【０１２８】
一般的なＭＯＳトランジスタは，入出力ともにディジタル信号しか扱えないが，ニューロンＭＯＳトランジスタによれば，入力信号として，アナログ信号，多値信号，またはディジタル信号を適用することが可能となる。また，ニューロンＭＯＳトランジスタを用いてソースフォロワ回路を構成すれば，多値信号の出力が可能となる。このような特徴を有するニューロンＭＯＳトランジスタを採用すれば，少ないトランジスタ数でより複雑な回路機能を実現することができる。このことは，図４に示したコンパレータＣＭＰと図９に示したコンパレータＣＭＰ２を比較しても明らかである。コンパレータＣＭＰ２の場合，コンパレータＣＭＰに比べて，構成トランジスタの数が２つ少ない。さらに，コンパレータＣＭＰ２にはＰトランジスタＴｒ１０が存在しないため，第２オフセット電圧補正端子Ｔ２およびこれに接続されているスイッチＳＷ３−２およびスイッチＳＷ４−２も不要となる。
【０１２９】
コンパレータＣＭＰ２にニューロンＭＯＳトランジスタを採用することによって，次のような機能上の利点も得られる。ニューロンＭＯＳトランジスタの場合，スレショルド電圧を調整することによって，ドレイン・ソース間電流Ｉｄｓを正負両方に制御できる。このため，入力オフセット電圧が正負のいずれの値をとろうとも，ニューロンＭＯＳトランジスタを一つ備えることによって，入力オフセット電圧の補正が可能となる。第１の実施の形態にかかるオフセット電圧補正装置１の場合，入力オフセット電圧が補正されているとき，ノードｎ２またはノードｎ３は，大きな電流が流れる動作点にある。これに対して，第２の実施の形態にかかるオフセット電圧補正装置によれば，電流を一定に，かつ小さく抑えた状態で入力オフセット電圧が補正される。したがって，より小さい消費電力のもとで入力オフセット電圧を補正することが可能となる。
【０１３０】
コンパレータＣＭＰ２は，Ｐチャネル型のニューロンＭＯＳトランジスタ（ＰトランジスタＴｒ２１）を備えているが，Ｐチャネル型のニューロンＭＯＳトランジスタに代えて，Ｎチャネル型のニューロンＭＯＳトランジスタを採用することも可能である。Ｎチャネル型のニューロンＭＯＳトランジスタを有するコンパレータＣＭＰ３の回路構成を図１１に示す。
【０１３１】
コンパレータＣＭＰ３は，第１の実施の形態にかかるオフセット電圧補正装置１に属するコンパレータＣＭＰに対して，ＰトランジスタＴｒ９とＰトランジスタＴｒ１０が省略され，Ｎトランジスタ３がＮトランジスタＴｒ２３（Ｎチャネル型のニューロンＭＯＳトランジスタ）に置き換えられた構成を有する。コンパレータＣＭＰ３によれば，コンパレータＣＭ２と同様の効果が得られる。
【０１３２】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１３３】
【発明の効果】
以上説明したように，本発明によれば，極めて高い精度でコンパレータ回路の入力オフセット電圧を補正することが可能となる。また，入力オフセット電圧の補正にかかる回路の規模も小さく抑えられる。この補正動作のために消費される電力も少ない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるオフセット電圧補正装置の構成を示すブロック図である。
【図２】図１のオフセット電圧補正装置に属するカウンタ回路の構成を示すブロック図である。
【図３】図１のオフセット電圧補正装置に属するオフセット電圧補正回路の構成を示すブロック図である。
【図４】図１のオフセット電圧補正装置に属するコンパレータの入力段の回路図である。
【図５】図２のカウンタ回路と図４のコンパレータの動作説明図である。
【図６】図３のオフセット電圧補正回路に属する論理演算部の構成を示すブロック図である。
【図７】入力オフセット電圧の補正動作（その１）を説明するための各トランジスタのＩｄ−Ｖｄｓ特性曲線図である。
【図８】入力オフセット電圧の補正動作（その２）を説明するための各トランジスタのＩｄ−Ｖｄｓ特性曲線図である。
【図９】本発明の第２の実施の形態にかかるオフセット電圧補正装置に属するコンパレータ（その１）の入力段の回路図である。
【図１０】ニューロンＭＯＳトランジスタの構造図である。
【図１１】本発明の第２の実施の形態にかかるオフセット電圧補正装置に属するコンパレータ（その２）の入力段の回路図である。
【符号の説明】
１：オフセット電圧補正装置
１１：クロック信号発生回路
１２：カウンタ回路
１３：Ｄ／Ａ変換回路
１４：オフセット電圧補正回路
１５：リファレンス電圧発生回路
１４５：論理演算部
ＣＬＫ：クロック信号
ＣＭＰ：コンパレータ
ＣＶ，ＣＶｕ，ＣＶｄ：カウント値
ｎ２，ｎ３：ノード
Ｓａ：アナログ信号
Ｓｃ：カウンタ信号
Ｓｃｍｐ：比較信号
Ｓｉｎ：入力信号
Ｓｏｓ：オフセット電圧補正信号
Ｓｒｅｆ：リファレンス信号
Ｓｓｅｌ：セレクト信号
ＳＷ１，ＳＷ２：スイッチ
Ｔｒ１，Ｔｒ２，Ｔｒ９，Ｔｒ１０：Ｐトランジスタ
Ｔｒ３，Ｔｒ４：Ｎトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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