(57)【要約】【課題】フレーム反転駆動で生ずるクロストローク等の低減を達成する。【解決手段】画素信号線Ｓ１乃至Ｓ１２を経て１２個の画素信号のうちの６個の画素信号を１つのブロックとしてデータドライバ１４の対応するスイッチアレイ３４ｋ（６個のスイッチを有する）に供給する。いずれの画素信号も、画素信号の極性と逆極性の画素信号と同極性の画素信号とから成る。データドライバの走査回路３２は、前後するブロック間で時間的に重なり合っているオン／オフ制御信号をスイッチアレイ３４ｋに供給する。スイッチアレイ３４ｋは、順次オンされ、ブロックの画素信号の各々を対応するデータ線の各々に印加し、スイッチアレイ３４ｋのオフ時にサンプリングしてデータ線の浮遊容量に保持させる。【選択図】　　　　図１
2004101855.tif 000002
【特許請求の範囲】
【請求項１】
縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの前記映像信号の各々を各別の前記データ線に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する前記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、
前記データドライバ回路は、Ｍ個のスイッチ素子から成るＮ個のスイッチブロックと、該スイッチブロック毎の開閉制御信号を出力する走査回路と、Ｍ×Ｐ本（Ｐは自然数）の映像信号配線とで構成され、
Ｍ×Ｐ本の前記映像信号配線は、水平期間毎に、当該水平期間内の最初の前記画素期間対応の前記映像信号から最後の前記画素期間対応の前記映像信号までのＭ×Ｎ個の前記映像信号のうちの時系列上でそれぞれ異なる期間のＭ個の前記映像信号を１つの組とし、Ｐ個の前記組毎に順次に、かつ、Ｐ個の前記組のうちの組毎に順次であって当該組内ではＭ個の前記映像信号を同時に供給して来る映像信号配線であり、
Ｍ×Ｐ本の前記映像信号配線のうちの第ｉ組（ｉ＝１、２、…、Ｐのうちの１つ）のＭ本の前記映像信号配線の各々は、Ｎ個の前記スイッチブロックの最初の前記スイッチブロックから最後の前記スイッチブロックまでのＰ組の前記スイッチブロック毎に、最初の前記スイッチブロックから見て第ｉ番目の前記スイッチブロックのうちのＭ個の前記スイッチ素子の入力端子の各々に各別にに接続され、
前記データ線は、Ｍ本毎のブロックに分割され、該各ブロックのＭ本の前記データ線の各々は、最初の前記ブロックから最後の前記ブロックまで、ブロック単位で、Ｎ個の前記スイッチブロックの最初の前記スイッチブロックから最後の前記スイッチブロックまでの前記各スイッチブロック内のＭ個の前記スイッチ素子の出力端子の各々に各別に接続されて構成される液晶表示装置において、
前記走査回路は、任意の水平期間において、Ｍ×Ｐ本の前記映像信号配線を経てＰ個の前記組毎に順次に、かつ、Ｐ個の前記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の前記映像信号に同期して前記開閉制御信号を出力し、
Ｐ個の前記組毎に順次に、かつ、Ｐ個の前記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の前記映像信号の各々は、前記開閉制御信号によって同時に導通状態にされた前記スイッチブロックのＭ個の前記スイッチ素子の各々において、Ｍ個の前記スイッチ素子の各々に接続されたＭ本の前記データ線の各々へ各別にサンプリングされ、
各別にサンプリングされたＭ個の前記映像信号の各々は、前記任意の水平期間に前記ゲートドライバ回路が前記ゲート信号を供給している前記ゲート線に接続され同時に導通させられたＭ個の前記画素トランジスタの組毎に当該組のＭ個の前記画素トランジスタを経て通過され、同時に導通させられたＭ個の前記画素トランジスタの各々を各別に含む前記組のＭ個の画素の各々に各別に書き込まれる液晶表示装置の駆動方法であって、
前記走査回路から供給された前記開閉制御信号によって先に同時に導通状態にされた前記スイッチブロックのＭ個のスイッチ素子の各々の導通開始時刻から該スイッチ素子の各々が導通状態にある導通期間のうちの第１の期間が経過した時刻に、前記走査回路から供給された前記開閉制御信号によって先に同時に導通状態にされた前記スイッチブロックのＭ個の前記スイッチ素子の各々に続いてＭ個のスイッチ素子が同時に導通状態にされるべき前記スイッチブロックに前記走査回路から前記開閉制御信号が供給され、
前記Ｐ組の組毎のＭ本の前記映像信号配線から供給されるＭ個の前記映像信号の各々は、前記第１の期間と前記第１の期間に続く前記導通期間の残りの期間である第２の期間とで、前記対向電極に対して異なる極性の映像信号であることを特徴とする液晶表示装置の駆動方法。
【請求項２】
縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの映像信号の各々を各別の前記データ線に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する前記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、
前記データドライバ回路は、Ｍ個のスイッチ素子から成るＮ個のスイッチブロックと、該スイッチブロック毎の開閉制御信号を出力する走査回路と、２Ｍ本の映像信号配線とで構成され、
２Ｍ本の前記映像信号配線は、水平期間毎に、当該水平期間内の最初の前記画素期間対応の前記映像信号から最後の前記画素期間対応の前記映像信号までのＭ×Ｎ個の前記映像信号のうちの時系列上でそれぞれ異なる期間のＭ個の前記映像信号を１つの組とし、２個の前記組毎に順次に、かつ、２個の前記組のうちの組毎に順次であって当該組内ではＭ個の前記映像信号を同時に供給して来る映像信号配線であり、
２Ｍ本の前記映像信号配線のうちの第ｉ組（ｉ＝１、２のうちの１つ）のＭ本の前記映像信号配線の各々は、Ｎ個の前記スイッチブロックの最初の前記スイッチブロックから最後の前記スイッチブロックまでの２組の前記スイッチブロック毎に、最初の前記スイッチブロックから見て第ｉ番目の前記スイッチブロックのうちのＭ個の前記スイッチ素子の入力端子の各々に各別に接続され、
前記データ線は、Ｍ本毎のブロックに分割され、該各ブロックのＭ本の前記データ線の各々は、最初の前記ブロックから最後の前記ブロックまで、ブロック単位で、Ｎ個の前記スイッチブロックの最初の前記スイッチブロックから最後の前記スイッチブロックまでの前記各スイッチブロック内のＭ個の前記スイッチ素子の出力端子の各々に各別に接続されて構成される液晶表示装置において、
前記走査回路は、任意の水平期間において、２Ｍ本の前記映像信号配線を経て２個の前記組毎に順次に、かつ、２個の前記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の前記映像信号に同期して前記開閉制御信号を出力し、
２個の前記組毎に順次に、かつ、２個の前記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の前記映像信号の各々は、前記開閉制御信号によって同時に導通状態にされた前記スイッチブロックのＭ個の前記スイッチ素子の各々において、同時に導通状態にされたＭ個の前記スイッチ素子の各々に接続されたＭ本の前記データ線の各々へ各別にサンプリングされ、
各別にサンプリングされたＭ個の映像信号の各々は、前記任意の水平期間に前記ゲートドライバ回路が前記ゲート信号を供給している前記ゲート線に接続され同時に導通させられたＭ個の前記画素トランジスタの各々の組毎に該組のＭ個の前記画素トランジスタの各々を経て通過され、同時に導通させられたＭ個の前記画素トランジスタの各々を各別に含む前記組のＭ個の画素の各々に各別に書き込まれる液晶表示装置の駆動方法であって、
前記走査回路から供給された前記開閉制御信号によって先に同時に導通状態にされた前記スイッチブロックのＭ個のスイッチ素子の各々の導通開始時刻から該スイッチ素子の各々が導通状態にある導通期間のうちの第１の期間が経過した時刻に、前記走査回路から供給された前記開閉制御信号によって先に同時に導通状態にされた前記スイッチブロックのＭ個の前記スイッチ素子の各々に続いてＭ個の前記スイッチ素子が同時に導通状態にされるべき前記スイッチブロックに前記走査回路から前記開閉制御信号が供給され、
前記２組の組毎のＭ本の前記映像信号配線から供給されるＭ個の前記映像信号の各々は、前記第１の期間と前記第１の期間に続く前記導通期間の残りの期間である第２の期間とで、前記対向電極に対して異なる極性の映像信号であることを特徴とする液晶表示装置の駆動方法。
【請求項３】
前記第１の期間と前記第２の期間とで極性を異にする映像信号の極性の切り換わり時刻は、前記走査回路から供給された前記開閉制御信号に先に同時に導通状態になった前記スイッチブロックのスイッチ素子の各々が前記導通状態から非導通状態へ同時に遷移する時刻より予め決められた時間だけ前の時刻であることを特徴とする請求項１又は２記載の液晶表示装置の駆動方法。
【請求項４】
前記第１の期間と前記第２の期間との割合は、前記全データ線上の映像信号の電圧変動量の低減に有効な予め決められた割合であることを特徴とする請求項１、２又は３記載の液晶表示装置の駆動方法。
【請求項５】
前記第１の期間は、前記導通期間の前半半分以下の期間で、前記第２の期間は、前記前半半分以下の期間後の残りの期間であることを特徴とする請求項１、２、３又は４記載の液晶表示装置の駆動方法。
【請求項６】
縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの前記映像信号の各々を各別の前記データ線に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する前記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、
前記データドライバ回路は、Ｍ個のスイッチ素子から成るＮ個のスイッチブロックと、該スイッチブロック毎の開閉制御信号を出力する走査回路と、Ｍ×Ｐ本の映像信号配線とで構成され、
Ｍ×Ｐ本の前記映像信号配線は、水平期間毎に、当該水平期間内の最初の前記画素期間対応の前記映像信号から最後の前記画素期間対応の前記映像信号までのＭ×Ｎ個の前記映像信号のうちの時系列上でそれぞれ異なる期間のＭ個の前記映像信号を１つの組とし、Ｐ個の前記組毎に順次に、かつ、Ｐ個の前記組のうちの組毎に順次であって当該組内ではＭ個の前記映像信号を同時に供給して来る映像信号配線であり、
Ｍ×Ｐ本の前記映像信号配線のうちの第ｉ組（ｉ＝１、２、…、Ｐのうちの１つ）のＭ本の前記映像信号配線の各々は、Ｎ個の前記スイッチブロックの最初の前記スイッチブロックから最後の前記スイッチブロックまでのＰ組の前記スイッチブロック毎に、最初の前記スイッチブロックから見て第ｉ番目の前記スイッチブロックのうちのＭ個の前記スイッチ素子の入力端子の各々に各別にに接続され、
前記データ線は、Ｍ本毎のブロックに分割され、該各ブロックのＭ本の前記データ線の各々は、最初の前記ブロックから最後の前記ブロックまで、ブロック単位で、Ｎ個の前記スイッチブロックの最初の前記スイッチブロックから最後の前記スイッチブロックまでの前記各スイッチブロック内のＭ個の前記スイッチ素子の出力端子の各々に各別に接続され、
前記走査回路は、任意の水平期間において、Ｍ×Ｐ本の前記映像信号配線を経てＰ個の前記組毎に順次に、かつ、Ｐ個の前記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の前記映像信号に同期して前記開閉制御信号を出力し、
前記開閉制御信号によって同時に導通状態にされた前記スイッチブロックのＭ個の前記スイッチ素子の各々は、Ｐ個の前記組毎に順次に、かつ、Ｐ個の前記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の前記映像信号を前記開閉制御信号によって同時に導通状態にされたＭ個の前記スイッチ素子の各々に接続されたＭ本の前記データ線の各々へ各別にサンプリングし、
前記任意の水平期間に前記ゲートドライバ回路が前記ゲート信号を供給している前記ゲート線に接続され同時に導通させられたＭ個の前記画素トランジスタの各々の組毎に当該組の同時に導通させられたＭ個の前記画素トランジスタの各々を経て各別にサンプリングされたＭ個の前記映像信号の各々を通過させ、同時に導通させられたＭ個の前記画素トランジスタの各々を各別に含む前記組のＭ個の画素の各々に各別に書き込む液晶表示装置であって、
前記走査回路は、Ｎ個の前記スイッチブロックのうちの任意の前記スイッチブロックに前記開閉制御信号を供給して同時に導通状態にされた該スイッチブロックのＭ個のスイッチ素子の各々の導通開始時刻から該スイッチ素子の各々が導通状態にある導通期間のうちの第１の期間が経過した時刻に、任意の前記スイッチブロック内の同時に導通状態にされたＭ個のスイッチ素子の各々に続いてＭ個のスイッチ素子が同時に導通状態にされるべき前記スイッチブロックに前記開閉制御信号を供給する回路であり、
前記Ｐ組の組毎のＭ個の前記映像信号を供給して来るＭ本の前記映像信号配線の各々は、前記第１の期間と前記第１の期間に続く前記導通期間の残りの期間である第２の期間とで、前記対向電極に対して異なる極性の映像信号を各別に供給して来る映像信号配線の各々であることを特徴とする液晶表示装置。
【請求項７】
縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの映像信号の各々を各別の前記データ線に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する前記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、
前記データドライバ回路は、Ｍ個のスイッチ素子から成るＮ個のスイッチブロックと、該スイッチブロック毎の開閉制御信号を出力する走査回路と、２Ｍ本の映像信号配線とで構成され、
２Ｍ本の前記映像信号配線は、水平期間毎に、当該水平期間内の最初の前記画素期間対応の前記映像信号から最後の前記画素期間対応の前記映像信号までのＭ×Ｎ個の前記映像信号のうちの時系列上でそれぞれ異なる期間のＭ個の前記映像信号を１つの組とし、２個の前記組毎に順次に、かつ、２個の前記組のうちの組毎に順次であって当該組内ではＭ個の前記映像信号を同時に供給して来る映像信号配線であり、
２Ｍ本の前記映像信号配線のうちの第ｉ組（ｉ＝１、２のうちの１つ）のＭ本の前記映像信号配線の各々は、Ｎ個の前記スイッチブロックの最初の前記スイッチブロックから最後の前記スイッチブロックまでの２組の前記スイッチブロック毎に、最初の前記スイッチブロックから見て第ｉ番目の前記スイッチブロックのうちのＭ個の前記スイッチ素子の入力端子の各々に各別にに接続され、
前記データ線は、Ｍ本毎のブロックに分割され、該各ブロックのＭ本の前記データ線の各々は、最初の前記ブロックから最後の前記ブロックまで、ブロック単位で、Ｎ個の前記スイッチブロックの最初の前記スイッチブロックから最後の前記スイッチブロックまでの前記各スイッチブロック内のＭ個の前記スイッチ素子の出力端子の各々に各別に接続され、
前記走査回路は、任意の水平期間において、２Ｍ本の前記映像信号配線を経て２個の前記組毎に順次に、かつ、２個の前記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の前記映像信号に同期して前記開閉制御信号を出力し、
前記開閉制御信号によって同時に導通状態にされた前記スイッチブロックのＭ個の前記スイッチ素子の各々は、２個の前記組毎に順次に、かつ、２個の前記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の前記映像信号の各々を前記開閉制御信号によって同時に導通状態にされたＭ個の前記スイッチ素子の各々に接続されたＭ本の前記データ線の各々へ各別にサンプリングし、
前記任意の水平期間に前記ゲートドライバ回路が前記ゲート信号を供給している前記ゲート線に接続され同時に導通させられたＭ個の前記画素トランジスタの各々の組毎に当該組を経て各別にサンプリングされたＭ個の前記映像信号の各々を通過させ、同時に導通させられたＭ個の前記画素トランジスタの各々を各別に含む前記組のＭ個の画素の各々に各別に書き込む液晶表示装置であって、
前記走査回路は、Ｎ個の前記スイッチブロックのうちの任意の前記スイッチブロックに前記開閉制御信号を供給して同時に導通状態にされた該スイッチブロックのＭ個のスイッチ素子の各々の導通開始時刻から該スイッチ素子の各々が導通状態にある導通期間のうちの第１の期間が経過した時刻に、任意の前記スイッチブロック内の同時に導通状態にされたＭ個のスイッチ素子の各々に続いてＭ個のスイッチ素子が同時に導通状態にされるべき前記スイッチブロックに前記開閉制御信号を供給する回路であり、
前記２組の組毎のＭ個の前記映像信号を供給して来るＭ本の前記映像信号配線の各々は、前記第１の期間と前記第１の期間に続く前記導通期間の残りの期間である第２の期間とで、前記対向電極に対して異なる極性の映像信号を供給して来る映像信号配線であることを特徴とする液晶表示装置。
【請求項８】
前記第１の期間と前記第２の期間とで極性を異にする映像信号の極性の切り換わり時刻は、前記走査回路から供給された前記開閉制御信号によって先に同時に導通状態にされた前記スイッチブロックのスイッチ素子の各々が前記導通状態から非導通状態へ同時に遷移する時刻より予め決められた時間だけ前の時刻であることを特徴とする請求項６又は７記載の液晶表示装置。
【請求項９】
前記第１の期間と前記第２の期間との割合は、前記全データ線上の映像信号の電圧変動量の低減に有効な予め決められた割合であることを特徴とする請求項６、７又は８記載の液晶表示装置。
【請求項１０】
前記第１の期間は、前記導通期間の前半半分以下の期間で、前記第２の期間は、前記前半半分以下の期間後の残りの期間であることを特徴とする請求項６、７、８又は９記載の液晶表示装置。
【請求項１１】
１画面分の表示を順次行う相前後する２つの前記フレーム期間のうちの前の前記フレーム期間においてすべての前記画素に書き込まれる映像信号の極性を、いずれも、前記対向電極に対し同一極性又は該同一極性と異なる同一極性にし、後の前記フレーム期間においてすべての前記画素に書き込まれる映像信号の極性を、いずれも、前の前記フレーム期間において取っていた前記同一極性と異なる同一極性又は前記同一極性にすることを特徴とする請求項６乃至１０のいずれか一に記載の液晶表示装置。
【請求項１２】
Ｐ×Ｑ本又は２本の前記映像信号配線は、第１のフレーム周波数で１画面分の映像信号を出力する信号源の該第１のフレーム周波数の少なくとも２倍以上の第２のフレーム周波数で１画面分の映像信号を供給し、全ての画素に２回以上の書き込みが行われることを特徴とする請求項６乃至１１のいずれか一に記載の液晶表示装置。
【請求項１３】
画素スイッチ素子を構成するＴＦＴとデータドライバ回路及びゲートドライバ回路を構成するＴＦＴとをポリシリコンＴＦＴとすることを特徴とする請求項６乃至１２のいずれか一に記載の液晶表示装置。
【請求項１４】
請求項６乃至１３のいずれか一に記載の液晶表示装置を用いて構成されることを特徴とする液晶プロジェクタ装置。
【請求項１５】
縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの前記映像信号の各々を前記データ線の各々に各別に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する前記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、
前記データドライバ回路は、水平期間毎に最初の前記画素期間対応の前記映像信号から最後の前記画素期間対応の前記映像信号までの前記映像信号の各々を供給して来る映像信号配線と、該映像信号配線を前記映像信号別に該映像信号が供給されるべき前記データ線に接続させるスイッチ素子と、該スイッチ素子を導通状態にさせる開閉制御信号を出力する走査回路とで構成される液晶表示装置において、
前記映像信号配線に供給されて来た映像信号に同期して該映像信号が供給される前記スイッチ素子に前記走査回路から前記開閉制御信号が供給され、
前記映像信号配線に供給されて来た映像信号は、前記開閉制御信号によって導通状態にされた前記スイッチ素子において、該映像信号が供給されるべき前記データ線へサンプリングされ、
サンプリングされた前記映像信号は、前記映像信号を前記映像信号配線に供給して来た供給水平期間に前記ゲートドライバ回路が前記ゲート信号を供給している前記ゲート線に接続され導通状態にされた前記画素トランジスタを経て通過され、該画素トランジスタを含む画素に書き込まれる液晶表示装置の駆動方法であって、
前記開閉制御信号によって導通状態にされた前記スイッチ素子が接続される前記映像信号配線に供給されるべき前記映像信号は、前記開閉制御信号によって導通状態にされた前記スイッチ素子が導通状態にある導通期間のうちの第１の期間と前記第１の期間に続く前記導通期間の残りの期間である第２の期間とで、前記対向電極に対して異なる極性の映像信号であることを特徴とする液晶表示装置の駆動方法。
【請求項１６】
縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの前記映像信号の各々を前記データ線の各々に各別に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する前記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、
前記データドライバ回路は、水平期間毎に最初の前記画素期間対応の前記映像信号から最後の前記画素期間対応の前記映像信号までの前記映像信号の各々を供給して来る映像信号配線と、該映像信号配線を前記映像信号別に該映像信号が供給されるべき前記データ線に接続させるスイッチ素子と、該スイッチ素子を導通状態にさせる開閉制御信号を出力する走査回路とで構成される液晶表示装置において、
前記映像信号配線に供給されて来た前記映像信号に同期して該映像信号が供給される前記スイッチ素子に前記走査回路から前記開閉制御信号が供給され、
前記映像信号配線に供給されて来た前記映像信号は、前記開閉制御信号によって導通状態にされた前記スイッチ素子において、該映像信号が供給されるべき前記データ線へサンプリングされ、
サンプリングされた前記映像信号は、前記映像信号を前記映像信号配線に供給して来た水平期間に前記ゲートドライバ回路が前記ゲート信号を供給している前記ゲート線に接続され導通状態にされた前記画素トランジスタを経て通過され、該画素トランジスタを含む画素に書き込まれる液晶表示装置の駆動方法であって、
前記走査回路から供給された前記開閉制御信号によって導通状態にされた前記スイッチ素子の導通開始時刻から該スイッチ素子が導通状態にある導通期間のうちの第１の期間が経過した時刻に、前記走査回路から供給された開閉制御信号によって導通状態にされた前記スイッチ素子に続いて導通状態にされるべき前記スイッチブ素子に前記走査回路から前記開閉制御信号が供給され、
前記走査回路から供給された開閉制御信号によって導通状態にされた前記スイッチ素子が接続される前記映像信号配線に供給されるべき前記映像信号は、前記第１の期間と前記第１の期間に続く前記導通期間の残りの期間である第２の期間とで、前記対向電極に対して異なる極性の映像信号であることを特徴とする液晶表示装置の駆動方法。
【請求項１７】
前記第１の期間と前記第２の期間とで極性を異にする映像信号の極性の切り換わり時刻は、前記走査回路から供給された前記開閉制御信号によって先に導通状態にされた前記スイッチ素子が前記導通状態から非導通状態へ遷移する時刻より予め決められた時間だけ前の時刻であることを特徴とする請求項１５又は１６記載の液晶表示装置の駆動方法。
【請求項１８】
前記第１の期間と前記第２の期間との割合は、前記映像信号の電圧変動量の低減に有効な予め決められた割合であることを特徴とする請求項１５、１６又は１７記載の液晶表示装置の駆動方法。
【請求項１９】
前記第１の期間は、前記導通期間の前半半分以下の期間で、前記第２の期間は、前記前半半分以下の期間後の残りの期間であることを特徴とする請求項１５、１６、１７又は１８記載の液晶表示装置の駆動方法。
【請求項２０】
縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの前記映像信号の各々を前記データ線の各々に各別に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する前記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、
前記データドライバ回路は、水平期間毎に最初の前記画素期間対応の前記映像信号から最後の前記画素期間対応の前記映像信号までの前記映像信号の各々を供給して来る映像信号配線と、該映像信号配線を前記映像信号別に該映像信号が供給されるべき前記データ線に接続させるスイッチ素子と、該スイッチ素子を導通状態にさせる開閉制御信号を出力する走査回路とで構成され、
前記走査回路は、前記映像信号配線に供給されて来た前記映像信号に同期して前記開閉制御信号を前記スイッチ素子に供給し、
前記開閉制御信号によって導通状態にされた前記スイッチ素子は、前記映像信号配線に供給されて来た前記映像信号を該映像信号が供給されるべき前記データ線へサンプリングし、
前記映像信号を前記映像信号配線に供給して来た水平期間に前記ゲートドライバ回路が前記ゲート信号を供給している前記ゲート線に接続され導通状態にされた前記画素トランジスタを経てサンプリングされた前記映像信号を通過させ、該画素トランジスタを含む画素に書き込む液晶表示装置であって、
前記走査回路から供給されて来た前記開閉制御信号によって導通状態にされた前記スイッチ素子に接続され、該スイッチ素子を介して前記データ線に供給されるべき前記映像信号を供給して来る前記映像信号配線は、前記スイッチ素子が導通状態にある導通期間のうちの第１の期間と該第１の期間に続く前記導通期間の残りの期間である第２の期間とで、前記対向電極に対して異なる極性の映像信号を供給して来る映像信号配線であることを特徴とする液晶表示装置。
【請求項２１】
縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの前記映像信号の各々を前記データ線の各々に各別に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する前記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、
前記データドライバ回路は、水平期間毎に最初の前記画素期間対応の前記映像信号から最後の前記画素期間対応の前記映像信号までの前記映像信号の各々を供給して来る映像信号配線と、該映像信号配線を前記映像信号別に該映像信号が供給されるべき前記データ線に接続させるスイッチ素子と、該スイッチ素子を導通状態にさせる開閉制御信号を出力する走査回路とで構成され、
前記走査回路は、前記映像信号配線に供給されて来た映像信号に同期して前記開閉制御信号を前記スイッチ素子に供給し、
前記開閉制御信号によって導通状態にされた前記スイッチ素子は、前記映像信号配線に供給されて来た前記映像信号を該映像信号が供給されるべき前記データ線へサンプリングし、
前記映像信号を前記映像信号配線に供給して来た水平期間に前記ゲートドライバ回路が前記ゲート信号を供給している前記ゲート線に接続され導通状態にされた前記画素トランジスタを経てサンプリングされた前記映像信号を通過させ、該画素トランジスタを含む画素に書き込む液晶表示装置であって、
前記走査回路は、前記映像信号配線から供給されて来た前記映像信号を該映像信号が供給されるべき前記データ線に供給させる前記スイッチ素子の導通開始時刻から該スイッチ素子が導通状態にある導通期間のうちの第１の期間が経過した時刻に、導通状態にされた前記スイッチ素子に続いて導通状態にされるべき前記スイッチブ素子に前記開閉制御信号を供給する回路であり、
前記走査回路から供給されて来た前記開閉制御信号によって導通状態にされた前記スイッチ素子に接続され、該スイッチ素子を介して前記データ線に供給されるべき前記映像信号を供給して来る前記映像信号配線は、前記第１の期間と前記第１の期間に続く前記導通期間の残りの期間である第２の期間とで、前記対向電極に対して異なる極性の映像信号を供給して来る映像信号配線であることを特徴とする液晶表示装置。
【請求項２２】
前記第１の期間と前記第２の期間とで極性を異にする映像信号の極性の切り換わり時刻は、前記走査回路から供給されて来た前記開閉制御信号によって先に導通状態にされた前記スイッチ素子が前記導通状態から非導通状態へ遷移する時刻より予め決められた時間だけ前の時刻であることを特徴とする請求項２０又は２１記載の液晶表示装置。
【請求項２３】
前記第１の期間と前記第２の期間との割合は、前記映像信号の電圧変動量の低減に有効な予め決められた割合であることを特徴とする請求項２０、２１又は２２記載の液晶表示装置。
【請求項２４】
前記第１の期間は、前記導通期間の前半半分以下の期間で、前記第２の期間は、前記前半半分以下の期間後の残りの期間であることを特徴とする請求項２０、２１、２２又は２３記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置及びその駆動方法並びに液晶プロジェクタ装置に関し、詳しくはサブフレームの映像信号を画素マトリクスの対向電極の電位に対して予め決められた極性の映像信号にし、その映像信号毎に当該映像信号に先行して当該映像信号の極性とは逆極性の映像信号を挿入して当該画素の表示に供する液晶表示装置及びその駆動方法並びに液晶プロジェクタ装置に関する。
【０００２】
【従来の技術】
電子ディスプレイ装置の１つとして、液晶表示装置がある。液晶表示装置の中でも、高い表示品質の表示性能を有するアクティブマトリクス型液晶表示装置が、ＰＣ用モニタからプロジェクタ用液晶表示装置まで幅広く用いられている。アクティブマトリクス用液晶表示装置は、その各画素にアクティブ素子であるＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｅｒ）（以下、画素ＴＦＴという）を設けて液晶パネルを構成したものである。
【０００３】
この液晶パネルを表示パネルとしたアクティブマトリクス型液晶表示装置のＴＦＴとして、ポリシリコンＴＦＴを用いた液晶パネルは、周辺回路の一部を画素ＴＦＴと同時にガラス基板上に形成し得るという利点を有する。
この利点があることから、ポリシリコンＴＦＴを用いた液晶パネルは、小型、高精細が要求される液晶表示装置で多く用いられている。
特に、対角１インチ（２．５４ｃｍ）以下の液晶表示装置で、１０２４×７６８画素以上の高精細が要求されるプロジェクタ用液晶表示装置では、ポリシリコンＴＦＴを用いた液晶パネルを表示パネルとした液晶表示装置以外用いられていないのが現状である。
【０００４】
プロジェクタ用液晶表示装置において高画質が要求されるのは、映し出された小さな映像を対角１００インチ程度のスクリーン上に拡大投影するためであり、要求される高画質の程度は、ＰＣ用液晶表示装置以上である。高画質を得るのには、輝度とコントラストを高める必要がある。
【０００５】
液晶表示装置の駆動方法は、一般に、フレーム毎に画素に印加される電圧の極性を変えるＡＣ駆動が用いられている。このＡＣ駆動によれば、液晶分子にＤＣ電圧が印加されてしまうのを回避し得る。
従来、プロジェクタ用液晶表示装置で用いられているＡＣ駆動は、ゲート線反転駆動である。このゲート線反転駆動は、液晶画素マトリクスの１行毎に、ゲート線に印加される電圧の極性を交互に変え、さらにフレーム単位でその極性を反転させる駆動方法である。
この駆動方法によれば、フリッカーを低減でき、さらに画素ＴＦＴのリーク電流に起因する縦クロストロークも低減できるという利点を有する。
【０００６】
しかしながら、ゲート線反転駆動法で液晶表示装置を動作させると、画素マトリクス内の先行して駆動されるゲート線に所属する画素と直続して駆動されるゲート線に所属する画素とに印加される映像信号の極性が異なることから、画素電極間に大きな横方向電界が生ずる。ここで言う横方向電界とは、画素電極がガラス基板や液晶層に沿って延在する方向で生ずる電界である。
この横方向電界は、画素境界部で液晶分子の配向を乱し、光漏れの原因になる。このような光漏れが生ずるとコントラストを著しく低下させ、画質を劣化させてしまう。
【０００７】
上述の横方向電界の発生を回避する手段として、従来においては光を透過させない金属等を上記光漏れの発生部分に配置して漏れる光を遮光し、コントラストの低下を防止していた。
この手段により、配置される金属等が占有する領域だけ画素領域が減少し、開口率を低下させてしまう。そのため、画素のピッチが３０μｍを下回るような高精細パネルを必要とするプロジェクタ用液晶表示装置においては、上述の手段による横方向電界の回避は、大きな問題になる。
【０００８】
上述した横方向電界によって惹起して来る技術的問題を回避する他の手段として、フレーム反転駆動法がある。
このフレーム反転駆動法は、画素マトリクス内の全ての画素に供給される映像信号（以下、画素信号という）の極性を全て同一極性にし、フレーム毎にその極性を反転させる駆動法である。
【０００９】
画素ＴＦＴにポリシリコンＴＦＴを用いた液晶表示装置をフレーム反転駆動させた例について説明する。
図１７は、画素ＴＦＴにポリシリコンＴＦＴを用いた液晶表示装置の構成を示す。この液晶表示装置は、縦方向に配置されたデータ線Ｄｊ（ｊは１，２，…，ｎのうちの１つ）と横方向に配置されたゲート線Ｇｉ（ｉは＝１，２，…，ｍのうちの１つ）との各交点に、画素ＴＦＴ　ａ、蓄積容量ｂ及び画素電極ｃを配置して成る画素ＰＥｉｊが、マトリクス状に配置されて構成されている。この画素マトリクス１１６の周辺にデータドライバ回路１１２とゲートドライバ回路１１４とが配置されている。データドライバ回路１１２は、データ線を駆動する回路であり、ゲートドライバ回路１１４は、ゲート線を駆動する回路である。
【００１０】
データドライバ回路１１２は、６本の映像信号線（以下、画素信号線という）Ｓ１乃至Ｓ６に供給されて来る画素信号の各々を対応する６本のデータ線へ各別にサンプリングするスイッチアレイ１１９ｇ（ｇは１，２，…，Ｐのちの１つ。Ｐはブロック数）とスイッチアレイ１１９ｇの各々に各別にオン／オフ制御信号ＳＰｇを供給する走査回路１２１とにより構成されている。つまり、データドライバ回路１１２は、そのスイッチアレイ１１９ｇが、いずれも６個のアナログスイッチで構成され、この６個のアナログスイッチを１つの単位として、すなわち、１つのブロックとして６本の画素信号線Ｓ１乃至Ｓ６を経て供給されて来る６個の画素信号を同時にサンプリングするブロック分割駆動を行う回路である。
【００１１】
そして、上述したプロジェクタ用液晶表示装置をフレーム反転駆動させる際のタイミングチャートを図１８及び図１９に示す。図１８は、画素マトリクスの各画素の対向電極電位Ｖｃｏｍに対して正の極性となる画素信号を書き込むフレームにおけるタイミングチャートであり、図１９は、画素マトリクスの各画素の対向電極電位Ｖｃｏｍに対して負の極性となる画素信号を書き込むフレームにおけるタイミングチャートである。
【００１２】
図１８及び図１９において、ＤＣＬＫ１及びＤＣＬＫ２は、走査回路１２１を構成するシフトレジスタ（図示せず）へ供給される制御クロックパルスである。制御クロックパルスＤＣＬＫ２は、制御クロックパルスＤＣＬＫ１を反転したものである。ＳＰｇ−１、ＳＰｇ、ＳＰｇ＋１は、制御クロックパルスＤＣＬＫ１及びＤＣＬＫ２の供給を受ける走査回線１２１内のシフトレジスタから発生されるオン／オフ制御信号の各々である。
画素信号配線Ｓ１乃至Ｓ６を経て供給されて来る画素信号は、オン／オフ制御信号ＳＰｇによってオン／オフされるスイッチアレイ１１９ｇでサンプリングされて対応する６本のデータ線上に出力されて画素の表示に用いられる。
【００１３】
なお、ブロック分割駆動を行う液晶表示装置において、スイッチ用ＦＥＴの特性が低い場合に、ブロックに含まれるデータ線の本数を増やして高速化を図る駆動方法が、特開平１０−１９７８９４号公報に記載されている。
また、ｐｏｌｙ−Ｓｉ　ＦＥＴの製造方法、構造を変えてフレーム反転駆動の高速化を達成する技術が、特開２００１−２２８４５７号公報に記載されている。
【００１４】
【発明が解決しようとする課題】
上述のようにして、画素表示に用いられるデータ線上の画素信号の極性は、少なくとも１フレーム期間内において同一極性にある。
そのため、上述のフレーム反転駆動を行うと、すべてのデータ線に印加される画素信号の平均値は、その画素信号により大きく変動する。この平均値の変動は、データ線と寄生容量を介して結合しているゲート線及び対向電極の電位変動に違いを生じさせる。その結果として、横クロストロークが発生しまうという技術的課題がある。
また、１フレーム（サブフレーム）内でデータ線に印加される画素信号の平均値も、画素信号により変動するため、縦クロストロークが発生してしまうという技術的課題がある。
【００１５】
この発明は、上述の事情に鑑みてなされたもので、サブフレームの映像信号を画素マトリクスの対向電極の電位に対して予め決められた極性の映像信号にし、その映像信号毎に当該映像信号の極性と逆極性の映像信号、そして元の極性の映像信号を映像信号線からデータ線に印加し、その元の極性の映像信号をデータ線へサンプリングしてデータ線の浮遊容量に保持させ、データ線上の電圧変動の大幅な抑圧、クロストローク等の低減を達成し得る液晶表示装置及びその駆動方法並びに液晶プロジェクタ装置を提供することをその目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの上記映像信号の各々を各別の上記データ線に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する上記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、
上記データドライバ回路は、Ｍ個のスイッチ素子から成るＮ個のスイッチブロックと、該スイッチブロック毎の開閉制御信号を出力する走査回路と、Ｍ×Ｐ本（Ｐは自然数）の映像信号配線とで構成され、Ｍ×Ｐ本の上記映像信号配線は、水平期間毎に、当該水平期間内の最初の上記画素期間対応の上記映像信号から最後の上記画素期間対応の上記映像信号までのＭ×Ｎ個の上記映像信号のうちの時系列上でそれぞれ異なる期間のＭ個の上記映像信号を１つの組とし、Ｐ個の上記組毎に順次に、かつ、Ｐ個の上記組のうちの組毎に順次であって当該組内ではＭ個の上記映像信号を同時に供給して来る映像信号配線であり、Ｍ×Ｐ本の上記映像信号配線のうちの第ｉ組（ｉ＝１、２、…、Ｐのうちの１つ）のＭ本の上記映像信号配線の各々は、Ｎ個の上記スイッチブロックの最初の上記スイッチブロックから最後の上記スイッチブロックまでのＰ組の上記スイッチブロック毎に、最初の上記スイッチブロックから見て第ｉ番目の上記スイッチブロックのうちのＭ個の上記スイッチ素子の入力端子の各々に各別にに接続され、上記データ線は、Ｍ本毎のブロックに分割され、該各ブロックのＭ本の上記データ線の各々は、最初の上記ブロックから最後の上記ブロックまで、ブロック単位で、Ｎ個の上記スイッチブロックの最初の上記スイッチブロックから最後の上記スイッチブロックまでの上記各スイッチブロック内のＭ個の上記スイッチ素子の出力端子の各々に各別に接続されて構成される液晶表示装置において、上記走査回路は、任意の水平期間において、Ｍ×Ｐ本の上記映像信号配線を経てＰ個の上記組毎に順次に、かつ、Ｐ個の上記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の上記映像信号に同期して上記開閉制御信号を出力し、Ｐ個の上記組毎に順次に、かつ、Ｐ個の上記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の上記映像信号の各々は、上記開閉制御信号によって同時に導通状態にされた上記スイッチブロックのＭ個の上記スイッチ素子の各々において、Ｍ個の上記スイッチ素子の各々に接続されたＭ本の上記データ線の各々へ各別にサンプリングされ、各別にサンプリングされたＭ個の上記映像信号の各々は、上記任意の水平期間に上記ゲートドライバ回路が上記ゲート信号を供給している上記ゲート線に接続され同時に導通させられたＭ個の上記画素トランジスタの組毎に当該組のＭ個の上記画素トランジスタを経て通過され、同時に導通させられたＭ個の上記画素トランジスタの各々を各別に含む上記組のＭ個の画素の各々に各別に書き込まれる液晶表示装置の駆動方法に係わり、上記走査回路から供給された上記開閉制御信号によって先に同時に導通状態にされた上記スイッチブロックのＭ個のスイッチ素子の各々の導通開始時刻から該スイッチ素子の各々が導通状態にある導通期間のうちの第１の期間が経過した時刻に、上記走査回路から供給された上記開閉制御信号によって先に同時に導通状態にされた上記スイッチブロックのＭ個の上記スイッチ素子の各々に続いてＭ個のスイッチ素子が同時に導通状態にされるべき上記スイッチブロックに上記走査回路から上記開閉制御信号が供給され、上記Ｐ組の組毎のＭ本の上記映像信号配線から供給されるＭ個��上記映像信号の各々は、上記第１の期間と上記第１の期間に続く上記導通期間の残りの期間である第２の期間とで、上記対向電極に対して異なる極性の映像信号であることを特徴としている。
【００１７】
請求項２記載の発明は、縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの映像信号の各々を各別の上記データ線に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する上記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、上記データドライバ回路は、Ｍ個のスイッチ素子から成るＮ個のスイッチブロックと、該スイッチブロック毎の開閉制御信号を出力する走査回路と、２Ｍ本の映像信号配線とで構成され、２Ｍ本の上記映像信号配線は、水平期間毎に、当該水平期間内の最初の上記画素期間対応の上記映像信号から最後の上記画素期間対応の上記映像信号までのＭ×Ｎ個の上記映像信号のうちの時系列上でそれぞれ異なる期間のＭ個の上記映像信号を１つの組とし、２個の上記組毎に順次に、かつ、２個の上記組のうちの組毎に順次であって当該組内ではＭ個の上記映像信号を同時に供給して来る映像信号配線であり、２Ｍ本の上記映像信号配線のうちの第ｉ組（ｉ＝１、２のうちの１つ）のＭ本の上記映像信号配線の各々は、Ｎ個の上記スイッチブロックの最初の上記スイッチブロックから最後の上記スイッチブロックまでの２組の上記スイッチブロック毎に、最初の上記スイッチブロックから見て第ｉ番目の上記スイッチブロックのうちのＭ個の上記スイッチ素子の入力端子の各々に各別に接続され、上記データ線は、Ｍ本毎のブロックに分割され、該各ブロックのＭ本の上記データ線の各々は、最初の上記ブロックから最後の上記ブロックまで、ブロック単位で、Ｎ個の上記スイッチブロックの最初の上記スイッチブロックから最後の上記スイッチブロックまでの上記各スイッチブロック内のＭ個の上記スイッチ素子の出力端子の各々に各別に接続されて構成される液晶表示装置において、上記走査回路は、任意の水平期間において、２Ｍ本の上記映像信号配線を経て２個の上記組毎に順次に、かつ、２個の上記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の上記映像信号に同期して上記開閉制御信号を出力し、２個の上記組毎に順次に、かつ、２個の上記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の上記映像信号の各々は、上記開閉制御信号によって同時に導通状態にされた上記スイッチブロックのＭ個の上記スイッチ素子の各々において、同時に導通状態にされたＭ個の上記スイッチ素子の各々に接続されたＭ本の上記データ線の各々へ各別にサンプリングされ、各別にサンプリングされたＭ個の映像信号の各々は、上記任意の水平期間に上記ゲートドライバ回路が上記ゲート信号を供給している上記ゲート線に接続され同時に導通させられたＭ個の上記画素トランジスタの各々の組毎に該組のＭ個の上記画素トランジスタの各々を経て通過され、同時に導通させられたＭ個の上記画素トランジスタの各々を各別に含む上記組のＭ個の画素の各々に各別に書き込まれる液晶表示装置の駆動方法に係わり、上記走査回路から供給された上記開閉制御信号によって先���同時に導通状態にされた上記スイッチブロックのＭ個のスイッチ素子の各々の導通開始時刻から該スイッチ素子の各々が導通状態にある導通期間のうちの第１の期間が経過した時刻に、上記走査回路から供給された上記開閉制御信号によって先に同時に導通状態にされた上記スイッチブロックのＭ個の上記スイッチ素子の各々に続いてＭ個の上記スイッチ素子が同時に導通状態にされるべき上記スイッチブロックに上記走査回路から上記開閉制御信号が供給され、上記２組の組毎のＭ本の上記映像信号配線から供給されるＭ個の上記映像信号の各々は、上記第１の期間と上記第１の期間に続く上記導通期間の残りの期間である第２の期間とで、上記対向電極に対して異なる極性の映像信号であることを特徴としている。
【００１８】
請求項３記載の発明は、請求項１又は２記載の液晶表示装置の駆動方法に係わり、上記第１の期間と上記第２の期間とで極性を異にする映像信号の極性の切り換わり時刻は、上記走査回路から供給された上記開閉制御信号に先に同時に導通状態になった上記スイッチブロックのスイッチ素子の各々が上記導通状態から非導通状態へ同時に遷移する時刻より予め決められた時間だけ前の時刻であることを特徴としている。
【００１９】
請求項４記載の発明は、請求項１、２又は３記載の液晶表示装置の駆動方法に係わり、上記第１の期間と上記第２の期間との割合は、上記全データ線上の映像信号の電圧変動量の低減に有効な予め決められた割合であることを特徴としている。
【００２０】
請求項５記載の発明は、請求項１、２、３又は４記載の液晶表示装置の駆動方法に係わり、上記第１の期間は、上記導通期間の前半半分以下の期間で、上記第２の期間は、上記前半半分以下の期間後の残りの期間であることを特徴としている。
【００２１】
請求項６記載の発明は、縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの上記映像信号の各々を各別の上記データ線に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する上記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、　上記データドライバ回路は、Ｍ個のスイッチ素子から成るＮ個のスイッチブロックと、該スイッチブロック毎の開閉制御信号を出力する走査回路と、Ｍ×Ｐ本の映像信号配線とで構成され、
Ｍ×Ｐ本の上記映像信号配線は、水平期間毎に、当該水平期間内の最初の上記画素期間対応の上記映像信号から最後の上記画素期間対応の上記映像信号までのＭ×Ｎ個の上記映像信号のうちの時系列上でそれぞれ異なる期間のＭ個の上記映像信号を１つの組とし、Ｐ個の上記組毎に順次に、かつ、Ｐ個の上記組のうちの組毎に順次であって当該組内ではＭ個の上記映像信号を同時に供給して来る映像信号配線であり、Ｍ×Ｐ本の上記映像信号配線のうちの第ｉ組（ｉ＝１、２、…、Ｐのうちの１つ）のＭ本の上記映像信号配線の各々は、Ｎ個の上記スイッチブロックの最初の上記スイッチブロックから最後の上記スイッチブロックまでのＰ組の上記スイッチブロック毎に、最初の上記スイッチブロックから見て第ｉ番目の上記スイッチブロックのうちのＭ個の上記スイッチ素子の入力端子の各々に各別にに接続され、上記データ線は、Ｍ本毎のブロックに分割され、該各ブロックのＭ本の上記データ線の各々は、最初の上記ブロックから最後の上記ブロックまで、ブロック単位で、Ｎ個の上記スイッチブロックの最初の上記スイッチブロックから最後の上記スイッチブロックまでの上記各スイッチブロック内のＭ個の上記スイッチ素子の出力端子の各々に各別に接続され、上記走査回路は、任意の水平期間において、Ｍ×Ｐ本の上記映像信号配線を経てＰ個の上記組毎に順次に、かつ、Ｐ個の上記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の上記映像信号に同期して上記開閉制御信号を出力し、上記開閉制御信号によって同時に導通状態にされた上記スイッチブロックのＭ個の上記スイッチ素子の各々は、Ｐ個の上記組毎に順次に、かつ、Ｐ個の上記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の上記映像信号を上記開閉制御信号によって同時に導通状態にされたＭ個の上記スイッチ素子の各々に接続されたＭ本の上記データ線の各々へ各別にサンプリングし、上記任意の水平期間に上記ゲートドライバ回路が上記ゲート信号を供給している上記ゲート線に接続され同時に導通させられたＭ個の上記画素トランジスタの各々の組毎に当該組の同時に導通させられたＭ個の上記画素トランジスタの各々を経て各別にサンプリングされたＭ個の上記映像信号の各々を通過させ、同時に導通させられたＭ個の上記画素トランジスタの各々を各別に含む上記組のＭ個の画素の各々に各別に書き込む液晶表示装置に係わり、上記走査回路は、Ｎ個の上記スイッチブロックのうちの任意の上記スイッチブロックに上記開閉制御信号を供給して同時に導通状態にされた該スイッチブロックのＭ個のスイッチ素子の各々の導通開始時刻から該スイッチ素子の各々が導通状態にある導通期間のうちの第１の期間が経過した時刻に、任意の上記スイッチブロック内の同時に導通状態にされたＭ個のスイッチ素子の各々に続いてＭ個のスイッチ素子が同時に導通状態にされるべき上記スイッチブロックに上記開閉制御信号を供給する回路であり、上記Ｐ組の組毎のＭ個の上記映像信号を供給して来るＭ本の上記映像信号配線の各々は、上記第１の期間と上記第１の期間に続く上記導通期間の残りの期間である第２の期間とで、上記対向電極に対して異なる極性の映像信号を各別に供給して来る映像信号配線���各々であることを特徴としている。
【００２２】
請求項７記載の発明は、縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの映像信号の各々を各別の上記データ線に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する上記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、上記データドライバ回路は、Ｍ個のスイッチ素子から成るＮ個のスイッチブロックと、該スイッチブロック毎の開閉制御信号を出力する走査回路と、２Ｍ本の映像信号配線とで構成され、２Ｍ本の上記映像信号配線は、水平期間毎に、当該水平期間内の最初の上記画素期間対応の上記映像信号から最後の上記画素期間対応の上記映像信号までのＭ×Ｎ個の上記映像信号のうちの時系列上でそれぞれ異なる期間のＭ個の上記映像信号を１つの組とし、２個の上記組毎に順次に、かつ、２個の上記組のうちの組毎に順次であって当該組内ではＭ個の上記映像信号を同時に供給して来る映像信号配線であり、２Ｍ本の上記映像信号配線のうちの第ｉ組（ｉ＝１、２のうちの１つ）のＭ本の上記映像信号配線の各々は、Ｎ個の上記スイッチブロックの最初の上記スイッチブロックから最後の上記スイッチブロックまでの２組の上記スイッチブロック毎に、最初の上記スイッチブロックから見て第ｉ番目の上記スイッチブロックのうちのＭ個の上記スイッチ素子の入力端子の各々に各別にに接続され、
上記データ線は、Ｍ本毎のブロックに分割され、該各ブロックのＭ本の上記データ線の各々は、最初の上記ブロックから最後の上記ブロックまで、ブロック単位で、Ｎ個の上記スイッチブロックの最初の上記スイッチブロックから最後の上記スイッチブロックまでの上記各スイッチブロック内のＭ個の上記スイッチ素子の出力端子の各々に各別に接続され、上記走査回路は、任意の水平期間において、２Ｍ本の上記映像信号配線を経て２個の上記組毎に順次に、かつ、２個の上記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の上記映像信号に同期して上記開閉制御信号を出力し、上記開閉制御信号によって同時に導通状態にされた上記スイッチブロックのＭ個の上記スイッチ素子の各々は、２個の上記組毎に順次に、かつ、２個の上記組のうちの組毎に順次であって当該組内では同時に供給されて来たＭ個の上記映像信号の各々を上記開閉制御信号によって同時に導通状態にされたＭ個の上記スイッチ素子の各々に接続されたＭ本の上記データ線の各々へ各別にサンプリングし、上記任意の水平期間に上記ゲートドライバ回路が上記ゲート信号を供給している上記ゲート線に接続され同時に導通させられたＭ個の上記画素トランジスタの各々の組毎に当該組を経て各別にサンプリングされたＭ個の上記映像信号の各々を通過させ、同時に導通させられたＭ個の上記画素トランジスタの各々を各別に含む上記組のＭ個の画素の各々に各別に書き込む液晶表示装置に係わり、上記走査回路は、Ｎ個の上記スイッチブロックのうちの任意の上記スイッチブロックに上記開閉制御信号を供給して同時に導通状態にされた該スイッチブロックのＭ個のスイッチ素子の各々の導通開始時刻から該スイッチ素子の各々が導通状態にある導通期間のうちの第１の期間が経過した時刻に、任意の上記スイッチブロック内の同時に導通状態にされたＭ個のスイッチ素子の各々に続いてＭ個のスイッチ素子が同時に導通状態にされるべき上記スイッチブロックに上記開閉制御信号を供給する回路であり、上記２組の組毎のＭ個の上記映像信号を供給して来るＭ本の上記映像信号配線の各々は、上記第１の期間と上記第１の期間に続く上記導通期間の残りの期間である第２の期間とで、上記対向電極に対して異なる極性の映像信号を供給して来る映像信号配線であることを特徴としている。
【００２３】
請求項８記発明は、請求項６又は７記載の液晶表示装置に係わり、上記第１の期間と上記第２の期間とで極性を異にする映像信号の極性の切り換わり時刻は、上記走査回路から供給された上記開閉制御信号によって先に同時に導通状態にされた上記スイッチブロックのスイッチ素子の各々が上記導通状態から非導通状態へ同時に遷移する時刻より予め決められた時間だけ前の時刻であることを特徴としている。
【００２４】
請求項９記載の発明は、請求項６、７又は８記載の液晶表示装置に係わり、上記第１の期間と上記第２の期間との割合は、上記全データ線上の映像信号の電圧変動量の低減に有効な予め決められた割合であることを特徴としている。
【００２５】
請求項１０記載の発明は、請求項６、７、８又は９記載の液晶表示装置に係わり、上記第１の期間は、上記導通期間の前半半分以下の期間で、上記第２の期間は、上記前半半分以下の期間後の残りの期間であることを特徴としている。
【００２６】
請求項１１記載の発明は、請求項６乃至１０のいずれか一に記載の液晶表示装置に係わり、１画面分の表示を順次行う相前後する２つの上記フレーム期間のうちの前の上記フレーム期間においてすべての上記画素に書き込まれる映像信号の極性を、いずれも、上記対向電極に対し同一極性又は該同一極性と異なる同一極性にし、後の上記フレーム期間においてすべての上記画素に書き込まれる映像信号の極性を、いずれも、前の上記フレーム期間において取っていた上記同一極性と異なる同一極性又は上記同一極性にすることを特徴としている。
【００２７】
請求項１２記載の発明は、請求項６乃至１１のいずれか一に記載の液晶表示装置にかかわり、Ｐ×Ｑ本又は２本の上記映像信号配線は、第１のフレーム周波数で１画面分の映像信号を出力する信号源の該第１のフレーム周波数の少なくとも２倍以上の第２のフレーム周波数で１画面分の映像信号を供給し、全ての画素に２回以上の書き込みが行われることを特徴としている。
【００２８】
請求項１３記載の発明は、請求項６乃至１２のいずれか一に記載の液晶表示装置にかかわり、画素スイッチ素子を構成するＴＦＴとデータドライバ回路及びゲートドライバ回路を構成するＴＦＴとをポリシリコンＴＦＴとすることを特徴としている。
【００２９】
請求項１４記載の発明は、請求項６乃至１３のいずれか一に記載の液晶表示装置を用いて構成される液晶プロジェクタ装置であることを特徴としている。
【００３０】
請求項１５記載の発明は、縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの上記映像信号の各々を上記データ線の各々に各別に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する上記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、上記データドライバ回路は、水平期間毎に最初の上記画素期間対応の上記映像信号から最後の上記画素期間対応の上記映像信号までの上記映像信号の各々を供給して来る映像信号配線と、該映像信号配線を上記映像信号別に該映像信号が供給されるべき上記データ線に接続させるスイッチ素子と、該スイッチ素子を導通状態にさせる開閉制御信号を出力する走査回路とで構成される液晶表示装置において、上記映像信号配線に供給されて来た映像信号に同期して該映像信号が供給される上記スイッチ素子に上記走査回路から上記開閉制御信号が供給され、上記映像信号配線に供給されて来た映像信号は、上記開閉制御信号によって導通状態にされた上記スイッチ素子において、該映像信号が供給されるべき上記データ線へサンプリングされ、サンプリングされた上記映像信号は、上記映像信号を上記映像信号配線に供給して来た供給水平期間に上記ゲートドライバ回路が上記ゲート信号を供給している上記ゲート線に接続され導通状態にされた上記画素トランジスタを経て通過され、該画素トランジスタを含む画素に書き込まれる液晶表示装置の駆動方法にかかわり、上記開閉制御信号によって導通状態にされた上記スイッチ素子が接続される上記映像信号配線に供給されるべき上記映像信号は、上記開閉制御信号によって導通状態にされた上記スイッチ素子が導通状態にある導通期間のうちの第１の期間と上記第１の期間に続く上記導通期間の残りの期間である第２の期間とで、上記対向電極に対して異なる極性の映像信号であることを特徴としている。
【００３１】
請求項１６記載の発明は、縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの上記映像信号の各々を上記データ線の各々に各別に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する上記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、上記データドライバ回路は、水平期間毎に最初の上記画素期間対応の上記映像信号から最後の上記画素期間対応の上記映像信号までの上記映像信号の各々を供給して来る映像信号配線と、該映像信号配線を上記映像信号別に該映像信号が供給されるべき上記データ線に接続させるスイッチ素子と、該スイッチ素子を導通状態にさせる開閉制御信号を出力する走査回路とで構成される液晶表示装置において、上記映像信号配線に供給されて来た上記映像信号に同期して該映像信号が供給される上記スイッチ素子に上記走査回路から上記開閉制御信号が供給され、上記映像信号配線に供給されて来た上記映像信号は、上記開閉制御信号によって導通状態にされた上記スイッチ素子において、該映像信号が供給されるべき上記データ線へサンプリングされ、サンプリングされた上記映像信号は、上記映像信号を上記映像信号配線に供給して来た水平期間に上記ゲートドライバ回路が上記ゲート信号を供給している上記ゲート線に接続され導通状態にされた上記画素トランジスタを経て通過され、該画素トランジスタを含む画素に書き込まれる液晶表示装置の駆動方法に係わり、上記走査回路から供給された上記開閉制御信号によって導通状態にされた上記スイッチ素子の導通開始時刻から該スイッチ素子が導通状態にある導通期間のうちの第１の期間が経過した時刻に、上記走査回路から供給された開閉制御信号によって導通状態にされた上記スイッチ素子に続いて導通状態にされるべき上記スイッチブ素子に上記走査回路から上記開閉制御信号が供給され、上記走査回路から供給された開閉制御信号によって導通状態にされた上記スイッチ素子が接続される上記映像信号配線に供給されるべき上記映像信号は、上記第１の期間と上記第１の期間に続く上記導通期間の残りの期間である第２の期間とで、上記対向電極に対して異なる極性の映像信号であることを特徴としている。
【００３２】
請求項１７記載の発明は、請求項１５又は１６記載の液晶表示装置の駆動方法に係わり、上記第１の期間と上記第２の期間とで極性を異にする映像信号の極性の切り換わり時刻は、上記走査回路から供給された上記開閉制御信号によって先に導通状態にされた上記スイッチ素子が上記導通状態から非導通状態へ遷移する時刻より予め決められた時間だけ前の時刻であることを特徴としている。
【００３３】
請求項１８記載の発明は、請求項１５、１６又は１７記載の液晶表示装置の駆動方法に拘わり、上記第１の期間と上記第２の期間との割合は、上記映像信号の電圧変動量の低減に有効な予め決められた割合であることを特徴としている。
【００３４】
請求項１９記載の発明は、請求項１５、１６、１７又は１８記載の液晶表示装置の駆動方法に拘わり、上記第１の期間は、上記導通期間の前半半分以下の期間で、上記第２の期間は、上記前半半分以下の期間後の残りの期間であることを特徴としている。
【００３５】
請求項２０記載の発明は、縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの上記映像信号の各々を上記データ線の各々に各別に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する上記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、上記データドライバ回路は、水平期間毎に最初の上記画素期間対応の上記映像信号から最後の上記画素期間対応の上記映像信号までの上記映像信号の各々を供給して来る映像信号配線と、該映像信号配線を上記映像信号別に該映像信号が供給されるべき上記データ線に接続させるスイッチ素子と、該スイッチ素子を導通状態にさせる開閉制御信号を出力する走査回路とで構成され、上記走査回路は、上記映像信号配線に供給されて来た上記映像信号に同期して上記開閉制御信号を上記スイッチ素子に供給し、上記開閉制御信号によって導通状態にされた上記スイッチ素子は、上記映像信号配線に供給されて来た上記映像信号を該映像信号が供給されるべき上記データ線へサンプリングし、上記映像信号を上記映像信号配線に供給して来た水平期間に上記ゲートドライバ回路が上記ゲート信号を供給している上記ゲート線に接続され導通状態にされた上記画素トランジスタを経てサンプリングされた上記映像信号を通過させ、該画素トランジスタを含む画素に書き込む液晶表示装置に係わり、上記走査回路から供給されて来た上記開閉制御信号によって導通状態にされた上記スイッチ素子に接続され、該スイッチ素子を介して上記データ線に供給されるべき上記映像信号を供給して来る上記映像信号配線は、上記スイッチ素子が導通状態にある導通期間のうちの第１の期間と該第１の期間に続く上記導通期間の残りの期間である第２の期間とで、上記対向電極に対して異なる極性の映像信号を供給して来る映像信号配線であることを特徴としている。
【００３６】
請求項２１記載の発明は、縦横に配置されたゲート線とデータ線との交点に画素トランジスタを含む画素が配置された画素マトリクスの周辺に、水平期間毎に最初の画素期間対応の映像信号から最後の画素期間対応の映像信号までの上記映像信号の各々を上記データ線の各々に各別に供給するデータドライバ回路と、ゲート信号を水平期間毎に対応する上記ゲート線に供給するゲートドライバ回路とが形成されたマトリクス基板と、該マトリクス基板上の全ての画素に対して共通の対向電極が配置された対向基板との間に液晶が挟設され、上記データドライバ回路は、水平期間毎に最初の上記画素期間対応の上記映像信号から最後の上記画素期間対応の上記映像信号までの上記映像信号の各々を供給して来る映像信号配線と、該映像信号配線を上記映像信号別に該映像信号が供給されるべき上記データ線に接続させるスイッチ素子と、該スイッチ素子を導通状態にさせる開閉制御信号を出力する走査回路とで構成され、上記走査回路は、上記映像信号配線に供給されて来た映像信号に同期して上記開閉制御信号を上記スイッチ素子に供給し、
上記開閉制御信号によって導通状態にされた上記スイッチ素子は、上記映像信号配線に供給されて来た上記映像信号を該映像信号が供給されるべき上記データ線へサンプリングし、上記映像信号を上記映像信号配線に供給して来た水平期間に上記ゲートドライバ回路が上記ゲート信号を供給している上記ゲート線に接続され導通状態にされた上記画素トランジスタを経てサンプリングされた上記映像信号を通過させ、該画素トランジスタを含む画素に書き込む液晶表示装置に係わり、上記走査回路は、上記映像信号配線から供給されて来た上記映像信号を該映像信号が供給されるべき上記データ線に供給させる上記スイッチ素子の導通開始時刻から該スイッチ素子が導通状態にある導通期間のうちの第１の期間が経過した時刻に、導通状態にされた上記スイッチ素子に続いて導通状態にされるべき上記スイッチブ素子に上記開閉制御信号を供給する回路であり、上記走査回路から供給されて来た上記開閉制御信号によって導通状態にされた上記スイッチ素子に接続され、該スイッチ素子を介して上記データ線に供給されるべき上記映像信号を供給して来る上記映像信号配線は、上記第１の期間と上記第１の期間に続く上記導通期間の残りの期間である第２の期間とで、上記対向電極に対して異なる極性の映像信号を供給して来る映像信号配線であることを特徴としている。
【００３７】
請求項２２記載の発明は、請求項２０又は２１記載の液晶表示装置に係わり、上記第１の期間と上記第２の期間とで極性を異にする映像信号の極性の切り換わり時刻は、上記走査回路から供給されて来た上記開閉制御信号によって先に導通状態にされた上記スイッチ素子が上記導通状態から非導通状態へ遷移する時刻より予め決められた時間だけ前の時刻であることを特徴としている。
【００３８】
請求項２３記載の発明は、請求項２０、２１又は２２記載の液晶表示装置に係わり、上記第１の期間と上記第２の期間との割合は、上記映像信号の電圧変動量の低減に有効な予め決められた割合であることを特徴としている。
【００３９】
請求項２４記載の発明は、請求項２０、２１、２２又は２３記載の液晶表示装置に係わり、上記第１の期間は、上記導通期間の前半半分以下の期間で、上記第２の期間は、上記前半半分以下の期間後の残りの期間であることを特徴としている。
【００４０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に説明する。
◇第１実施例
図１は、この発明の第１実施例であるアクティブマトリクス型液晶表示装置の構成を示す図、図２は、同アクティブマトリクス型液晶表示装置へ信号を供給する外部駆動回路を示す図、図３は、同アクティブマトリクス型液晶表示装置のデータドライバの構成を示す図、図４は、同アクティブマトリクス型液晶表示装置のゲートドライバの構成を示す図、図５は、同アクティブマトリクス型液晶表示装置のデータドライバのタイミングチャート、図６は、同アクティブマトリクス型液晶表示装置のデータドライバの詳細なタイミングチャート及び画素の対向電極の電位に対して正の極性の画素信号を画素マトリクス内の対応画素に書き込むサブフレームにおけるタイミングチャート、また、図７は、同アナログマトリクス型液晶表示装置のゲートドライバのタイミングチャート及びサブフレーム毎の画素信号の極性を示すタイミングチャートである。
【００４１】
この実施例のアクティブマトリクス型液晶表示装置１０（以下、液晶表示装置という）は、画素マトリクスをサブフレーム反転駆動し、かつ、そのサブフレーム毎に画素マトリクスをブロック順次駆動する際に、そのブロック内のデータ線に画素信号の極性と逆極性の画素信号と元の極性の画素信号とを印加し、元の極性の画素信号をサンプリングして対応データ線の浮遊容量に保持させることにより、従来のフレーム反転駆動で生ずる横クロストローク、縦クロストローク等の発生を大幅に抑圧し得る装置に係り、図１に示すように、画素マトリクス１２と、データドライバ１４と、ゲートドライバ１６とから概略構成される。
この液晶表示装置１０は、図２に示すように、信号源（パーソナルコンピュータ（ＰＣ）等）１０２から外部駆動回路１０４を介して画素信号、制御パルス及び電源電圧の供給を受ける。
【００４２】
信号源１０２から供給された画素信号は、一旦フレームメモリ１０６に書き込まれ、そして読み出される。読み出し速度は、１フレームを所定数のサブフレームに分割し得る速度である。サブフレーム数が４であるとすると、読み出し速度は、書き込み速度の４倍である。この実施例は、サブフレーム数を４とする例である。
フレームメモリ１０６から高速で読み出された画素信号は、Ｖ−Ｔ補正／γ補正回路１０８において、液晶の印加電圧−透過率の非線形歪を補正するＶ−Ｔ補正及び画質調整のためのγ補正が施される。これらの補正が施された画素信号は、相展開／極性反転回路１１０において、サブフレーム毎に１２相の信号に時分割されて出力される。
【００４３】
相展開／極性反転回路１１０において時分割される信号形式は、１２相の前半６相についてはその各々の信号として水平方向における６つの画素信号を同時に（並行して）出力し、次いで後半６相についてはその各々の信号として水平方向における次の６つの画素信号を同時に出力し、これに続いて１２個の画素信号毎に水平方向の最後の画素信号まで順次続く信号である。
なお、上記「次いで」とは、順次のブロックに含まれ、同時に出力される６つの画素信号の信号期間ｔＰの周期開始時刻から第１水平クロックパルスＤＣＫ１（後述する）の周期の１／２周期の時間経過した時刻に、該ブロックに直続するブロックに含まれ、同時に出力される６つの画素信号が出力され始める関係をいう。
そして、水平方向の６個の画素信号毎の同様の時分割出力動作を各水平方向の６個の画素信号毎に順次行う。６個の画素信号の各々を後述する６本のデータ線（ブロック）へ印加される画素信号となる。
【００４４】
この６個の画素信号ずつが、１ブロックとして液晶表示装置１０の画素マトリクス１２に順次に書き込まれることになるが、その或る１つのブロックの書き込みに際して後述する対応スイッチアレイによるサンプリングが行われるが、そのスイッチアレイがオンされているスイッチオン時間はｔｏｎ２である（後述）。
このスイッチオン時間ｔｏｎ２内の前方時間の間、並列に入力される上記６個の画素信号は、画素マトリクス１２の対向電極２７の電位に対して正の極性の６個の画素信号の極性とは逆極性の信号であり、また、上記前方時間経過時から上記スイッチオン時間ｔｏｎ２の終了時までの間は、並列に入力される上記６個の画素信号は、画素マトリクス１２の対向電極２７の電位に対して正の極性の画素信号である。
このような信号形式になる１２相の画素信号が、相展開／極性反転回路１１０から液晶表示装置１０へ供給される。
【００４５】
制御パルス生成回路１１２からは、映像信号の水平同期信号ＶＳＹＮＣに応答して水平方向のスタートパルスＤＳＴＰ、水平方向の第１クロックパルス（第１水平クロックパルスという）ＤＣＫ１、水平方向の第２クロックパルス（第２水平クロックパルスという）ＤＣＫ２、第１デコードパルス（第１水平デコードパルスという）ＤＥＣ１及び水平方向の第２デコードパルス（第２水平デコードパルスという）ＤＥＣ２と、映像信号の垂直同期信号ＶＳＹＮＣに応答して垂直方向のスタートパルスＧＳＴＰ、垂直方向の第１クロックパルス（第１垂直クロックパルスという）ＧＣＫ１及び垂直方向の第２クロックパルス（第２垂直クロックパルスという）ＧＣＫ２が生成されて液晶表示装置１０へ供給される。
【００４６】
第１水平クロックパルスＤＣＫ１は、２ＴＨ／Ｐ＋１（ＴＨはサブフレームの水平時間、Ｐは後述するブロック数である）の周期を有するパルスである。第２水平クロックパルスＤＣＫ２は、第１水平クロックパルスＤＣＫ１を反転させて生成されるパルスである（図６のＤＣＫ１及びＤＣＫ２）。
【００４７】
また、第１水平デコードパルスＤＥＣ１は、第１水平クロックパルスＤＣＫ１と同一の周期であるが、その立ち上がりは、第１水平クロックパルスＤＣＫ１の立ち上がりと同一で、立ち上がって高レベルにある時間を上記スイッチオン時間ｔｏｎ２（その開始時刻は、図６においてはＴｋ−１、Ｔｋ、Ｔｋ＋１等であり、終了時刻は、Ｔ′ｋ−１、Ｔ′ｋ、Ｔ′ｋ＋１等である）とし、このスイッチオン時間ｔｏｎ２の終了時刻から第１水平クロックパルスＤＣＫ１の周期終了時刻までの時間ｔｃは低レベルにあるパルスである。
第２デコードパルスＤＥＣ２は、第２水平クロックパルスＤＣＫ２と同一の周期であるが、その立ち上がりは、第２水平クロックパルスＤＣＫ２の立ち上がりと同一で、立ち上がって高レベルにある時間を上記スイッチオン時間ｔｏｎ２とし、このスイッチオン時間ｔｏｎ２の終了時刻から第２水平クロックパルスＤＣＫ２の周期終了時刻までの時間ｔｃは低レベルにあるパルスである。
【００４８】
第１垂直クロックパルスＧＣＫ１は、その周期をサブフレームの垂直時間をゲート線の本数で除した時間として生成されるパルスである。第２垂直クロックパルスＧＣＫ２は、第１垂直クロックパルスＧＣＫ１を反転させて生成されるパルスである。
【００４９】
電源電圧生成回路１１４は、液晶表示装置１０の画素マトリクス１２、データドライバ１４及びゲートドライバ１６に供給されるべき各種の電圧を生成してそれらに供給する回路である。
画素マトリクス１２を形成するマトリクス基板上の画素マトリクス１２の周辺には、データドライバ１４及びゲートドライバ１６が形成されている。上記マトリクス基板上の全ての画素に対して共通の対向電極が対向基板に配置され、マトリクス基板と対向基板との間に液晶が挟設されている。
【００５０】
液晶表示装置１０の画素マトリクス１２は、図１に示すように、縦方向に配置されたデータ線Ｄｊ（ｊは１，２，…，ｎのうちの１つ）と横方向に配置されたゲート線Ｇｉ（ｉは１，２，…，ｍのうちの１つ）との各交差点に画素１８ｉｊを配置して成る。画素１８ｉｊは、画素ＴＦＴ２２ｉｊ、蓄積容量２４ｉｊ及び画素電極２６ｉｊから構成される。画素ＴＦＴ２２ｉｊは、そのドレインをデータ線Ｄｊに接続し、かつ、ゲートをゲート線Ｇｉに接続すると共に、そのソースを画素電極２６ｉｊ及び蓄積容量２４ｉｊの一方の電極に接続している。対向電極２７及び蓄積容量２４ｉｊの他方の電極には、対向電極電位Ｖｃｏｍが給電される。
【００５１】
データドライバ１４は、６本のデータ線（上記ブロック）Ｂ（ｋ−１）＋ｌ毎（ｋは１，２，…，Ｐのうちの１つ、Ｐはブロック数、ｌは１，２，…，６のうちの１つ）に、オン／オフ制御信号ＳＰｋを出力する走査回路３２と、オン／オフ制御信号ＳＰｋによって６個のスイッチが同時にオン／オフするＰ個のスイッチアレイ３４ｋを有するスイッチアレイ３４と、１２本の映像信号配線（以下、画素信号線という）Ｓ１乃至Ｓ１２とから成る。奇数番目のスイッチアレイの６個のスイッチの入力端子には、１２本の画素信号線Ｓ１乃至Ｓ１２のうちの画素信号線Ｓ１乃至Ｓ６が接続され、偶数番目のスイッチアレイの６個のスイッチの入力端子には、１２本の画素信号線Ｓ１乃至Ｓ１２のうちの画素信号線Ｓ７乃至Ｓ１２が接続されている。
いずれの画素信号線も、画素期間対応の映像信号（以下、画素信号という）を供給して来るものであり、１２本の画素信号線Ｓ１乃至Ｓ１２は、水平期間毎に、その最初の画素信号から最後の画素信号までの画素信号を上記の２つのブロック毎に順次供給して来る。
そして、奇数番目のスイッチアレイの６個のスイッチの出力端子は、奇数番目のブロックに対応するデータ線の各々に接続され、偶数番目のスイッチアレイの６個のスイッチの出力端子は、偶数番目のブロックに対応するデータ線の各々に接続されている。
【００５２】
走査回路３２は、図３に示すように、シフトレジスタを構成する従属接続されたＰ個のＤ型フリップフロップ回路（以下、ＤＦＦという）３６ｋを有するＤＦＦ回路３６と、波形整形回路３８とから成る。
従属接続されたＰ個のＤＦＦ３６ｋのうちの第１段目のＤＦＦ３６１には、スタートパルスＤＳＴＰが供給される。スタートパルスＤＳＴＰの周期が、画素マトリクスの１行分の画素にサブフレームの１行分の画素信号を書き込む水平期間となる。
そして、従属接続されたＰ個のＤＦＦ３６ｋのうちの奇数段目のＤＦＦには、第１の制御クロックパルスＤＣＫ１が供給され、偶数段目のＤＦＦには、第２の制御クロックパルスＤＣＫ２が供給される。
【００５３】
波形整形回路３８は、図３に示すように、従属接続されたＰ個のＤＦＦ３６ｋ対応に配置される１個のナンド回路４０ｋと、ナンド回路４０ｋ毎に従属接続された３個のインバータ４２ｋ、４４ｋ、４６ｋとから構成される。
奇数番目のナンド回路４０ｋには、第１水平デコードパルスＤＥＣ１が外部駆動回路１０４（図２）の制御パルス生成回路１１２から供給され、偶数番目のナンド回路４０ｋには、第２水平デコードパルスＤＥＣ２が外部駆動回路１０４の制御パルス生成回路１１２から供給される。
【００５４】
上述したように、第１水平デコードパルスＤＥＣ１の立ち下りが、次の周期の第１水平クロックパルスの立ち上がりから予め決められた時間ｔｃ前に来るように、第１水平クロックパルスＤＣＫ１のタイミングと第１水平デコードパルスＤＥＣ１のタイミングとが設定されている。
したがって、第１水平デコードパルスＤＥＣ１が高レベルにある時間は、第１水平クロックパルスの周期の時間より予め決められた時間ｔｃだけ短い。
【００５５】
この第１水平クロックパルスＤＣＫ１と第１水平デコードパルスＤＥＣ１との関係は、第２水平クロックパルスＤＣＫ２と第２水平デコードパルスＤＥＣ２との関係にも当て嵌まる。
但し、第１水平デコードパルスＤＥＣ１及び第２水平デコードパルスＤＥＣ２の立ち上がりは、それぞれ、第１水平クロックパルスＤＣＫ１及び第２水平クロックパルスＤＣＫ２の立ち上がりによって規定されるので、第１水平デコードパルスＤＥＣ１と第２水平デコードパルスＤＥＣ２とは、第１水平クロックパルスＤＣＫ１及び第２水平クロックパルスＤＣＫ２の周期の半周期分のずれがある。
Ｐ個のインバータ４６ｋの出力端子の各々は、対応するスイッチアレイ３４ｋの制御入力に接続されている。
【００５６】
ゲートドライバ１６は、従属接続された２ｍ個のＤＦＦ４８ｉ１、４８ｉ２（ｉは、１，２，…，ｍのうちの１つ、ｍはゲート線の本数である）と、ＤＦＦ４８ｉ２の出力とＤＦＦ４８（ｉ＋１）１の入力との接続点に従属接続された２段のインバータ５０ｉ、５２ｉとから構成される。インバータ５２ｉの出力は、ゲート線Ｇｉに接続されている。
最初のＤＦＦ４８１１には、そのデータ入力にサブフレームのスタートパルス線５４が接続され、クロック入力にサブフレームについての第１垂直クロックパルス線５６が接続されている。ＤＦＦ４８１２のデータ入力にＤＦＦ４８１１の出力が接続され、クロック入力にサブフレームについての第２垂直クロックパルス線５８が接続されている。
【００５７】
以下同様にして、従属接続された奇数番目のＤＦＦ４８ｉ１（ここでのｉは、２，…，ｍのうちの１つ）のデータ入力に前段のＤＦＦ４８（ｉ−１）２の出力が接続され、クロックにには、第１の水平クロックパルス線５６が接続されている。
また、従属接続された偶数番目のＤＦＦ４８ｉ２（ここでのｉは、２，…，ｍのうちの１つ）のデータ入力に前段のＤＦＦ４８ｉ１の出力が接続され、クロックにには、第２垂直クロックパルス線５８が接続されている。
【００５８】
次に、図１乃至図７を参照して、この実施例の動作について説明する。
この実施例においては、１フレームの画素信号が、相展開／極性反転回路１１０において、所定数、例えば、４つのサブフレームに分割され、そのサブフレーム毎に、画素信号線Ｓ１乃至Ｓ１２を経て２ブロック分の画素信号が、上述したような時分割形式で供給されて来る。
【００５９】
データドライバ１４の動作が開始されるとき、ＤＦＦ３６１，ＤＦＦ３６２、…、ＤＦＦ３６Ｐは、リセットされてそれらの各出力には低レベルの信号が出力されている。
そのデータドライバ１４へ制御パルス生成回路１１２からスタートパルスＤＳＴＰと、上述したブロックを規定する第１水平クロックパルスＤＣＫ１及び第２水平クロックパルスＤＣＫ２と、第１水平デコードパルスＤＥＣ１及び第２デコードパルスＤＥＣ２とが供給されて来る。
また、ゲートドライバ１６へ制御パルス生成回路１１２からスタートパルスＧＳＴＰと、第１垂直クロックパルスＧＣＫ１及び第２垂直クロックパルスＧＣＫ２とが供給されて来る。
【００６０】
スタートパルスＤＳＴＰと、第１水平クロックパルスＤＣＫ１及び第２水平クロックパルスＤＣＫ２と、第１水平デコードパルスＤＥＣ１及び第２水平デコードパルスＤＥＣ２とが供給されるデータドライバ１４において、最初の第１水平クロックパルスＤＣＫ１の立ち上がりに応答して、スタートパルスＤＳＴＰがＤＦＦ３６１にセットされる。これにより、ＤＦＦ３６１の出力信号ＳＲ１は、低レベルから高レベルに遷移する。
【００６１】
そして、第２番目の第１水平クロックパルスＤＣＫ１の立ち上がり（正方向遷移）がＤＦＦ３６１に供給されるときには、スタートパルスＤＳＴＰは低レベルとなっており、ＤＦＦ３６１はその低レベルにセットされるから、ＤＦＦ３６１の出力信号ＳＲ１は上記正方向遷移時刻に低レベルとなる。この出力信号ＳＲ１は、次のスタートパルスＤＳＴＰが来るまで低レベルのままにある。
【００６２】
ＤＦＦ３６２以降の各ＤＦＦについても、同様である。但し、各ＤＦＦのデータ入力には、前段のＤＦＦの出力信号が供給される。
その各ＤＦＦのうちのＤＦＦｋ−１、ＤＦＦｋ及びＤＦＦｋ＋１からの出力信号を図６のＳＲｋ−１、ＳＲｋ及びＳＲｋ＋１に示してある。図６のＳＲｋ−１、ＳＲｋ及びＳＲｋ＋１は、従属接続されたｋ個のＤＦＦのうちの（ｋ−１）番目のＤＦＦ３６ｋ−１、ｋ番目のＤＦＦ３６ｋ及び（ｋ＋１）奇数番目のＤＦＦ３６ｋ＋１の出力信号を表している。
【００６３】
ＤＦＦ３６１、ＤＦＦ３６２、…、ＤＦＦ３６Ｐのうちの奇数番目のＤＦＦから出力される出力信号ＳＲ１、ＳＲ３、…は、対応するナンド回路４０１、４０３、…において第１水平デコードパルスＤＥＣ１との論理積が取られ、また、ＤＦＦ３６１、ＤＦＦ３６２、…、ＤＦＦ３６Ｐのうちの偶数番目のＤＦＦから出力される出力信号ＳＲ２、ＳＲ４、…は、対応するナンド回路４０２、４０４、…において第２水平デコードパルスＤＥＣ２との論理積が取られる。
【００６４】
このようにして、ナンド回路４０１、４０２、…、４０Ｐで論理積を取られてナンド回路４０１、４０２、…、４０Ｐから出力された信号は、それぞれ、対応するナンド回路に従属接続された３段のインバータ４２ｋ、４４ｋ及び４６ｋを経てインバータ４６ｋからオン／オフ制御信号ＳＰｋとして出力される。
第１水平クロックパルスＤＣＫ１と第１水平デコードパルスＤＥＣ１とは、上述したようなタイミング関係に設定されているので、オン／オフ制御信号ＳＰ１、ＳＰ２、…、ＳＰＰのうちの奇数番目のオン／オフ制御信号ＳＰ１、ＳＰ３、…の立ち上がりは、いずれも、図６に示すように、第１水平クロックパルスの立ち上がりと一致しているが、その立ち下りは、いずれも、次の周期の第１水平クロックパルスの立ち上がりから予め決められた時間ｔｃ前に来ている。
【００６５】
この関係は、偶数番目のオン／オフ制御信号ＳＰ２、ＳＰ４、…の立ち上がり及び立ち下りと、第２水平クロックパルスの立ち上がり及び該第２水平クロックパルスの次の第２水平クロックパルスの立ち上がりとの関係にも当て嵌まる。
【００６６】
このようにして発生されたオン／オフ制御信号ＳＰ１、ＳＰ２、…、ＳＰＰは、対応するスイッチアレイ３４１、３４２、…、３４Ｐに供給されて当該スイッチアレイの各スイッチをオン／オフさせる。
スイッチアレイ３４１のスイッチのオンからスイッチアレイ３４Ｐのスイッチのオフまでの期間が、１サブフレームの１水平期間である。この１水平期間の間、ゲートドライバ１６から対応するゲート線にゲートパルスが供給される。そのゲートパルスは、図５ではＧｉ−１、Ｇｉ、Ｇｉ＋１として、また、図７ではＧ１、Ｇ２、Ｇ３、…、Ｇｍとして示してある。
【００６７】
次に、ゲートドライバ１６の動作について説明する。
ゲートドライバ１６の動作が開始されるとき、ＤＦＦ４８１１，ＤＦＦ４８１２、…、ＤＦＦ４８ｍ１，ＤＦＦ４８ｍ２は、リセットされてそれらの各出力には低レベルの信号が出力されている。
１フレームの画素信号（１画面分の画素信号）の垂直期間を規定する垂直パルスＶＳＹＮＣの垂直期間を４分割したスタートパルスＧＳＴＰが、制御パルス生成回路１１２からスタートパルス線５４を経て供給されて来る。
また、上述の制御パルス生成回路１１２から第１垂直クロックパルス線５６及び第２垂直クロックパルス線５８を経て、第１垂直クロックパルスＧＣＫ１及び第２垂直クロックパルスＧＣＫ２が供給されて来る。
【００６８】
ＤＦＦ４８１１のデータ入力に入力されたスタートパルスＧＳＴＰは、先ず、第１垂直クロックパルスＧＣＫ１の立ち上がりによってＤＦＦ４８１１にセットされた後、第２垂直クロックパルスＧＣＫ２によってＤＦＦ４８１２にセットされる。
スタートパルスＧＳＴＰは、次の第１垂直クロックパルスＧＣＫ１の立ち上がりになるまでに低レベルになるから、ＤＦＦ４８１１がセットされてその出力に発生している高レベルの信号は、次の第１垂直クロックパルスＧＣＫ１の立ち上がりによって低レベルの信号になる。
【００６９】
このＤＦＦ４８１１の出力信号が低レベルになり、次の第２垂直クロックパルスＧＣＫ２の立ち上がりが来たときに、ＤＦＦ４８１２がセットされてその出力に発生している高レベルの信号は、低レベルの信号になる。
この信号レベルが、低レベルから高レベルになり、そして低レベルとなるＤＦＦ４８１２の出力信号が、インバータ５０１，５２１を経て出力されることにより、ゲート線Ｇ１にサブフレームの第１の水平期間の間高レベルにあるパルスが出力される（図７のＧ１）。
【００７０】
ＤＦＦ４８１２の出力信号が低レベルから高レベルになり、そして高レベルから低レベルになる出力信号、すなわち、ＤＦＦ４８１２に取り込まれ、そして出力されるスタートパルスＧＳＴＰは、また、第１垂直クロックパルスＧＣＫ１によってＤＦＦ４８２１に取り込まれ、そして出力される。その出力されたパルスは、また、第２垂直クロックパルスＧＣＫ２によってＤＦＦ４８２２に取り込まれ、そして出力される。
ＤＦＦ４８２２から出力されたパルスは、ＤＦＦ４８１２からインバータ５０１，５２１を経てゲート線Ｇ１に第１の水平期間の間高レベルにあるパルスを出力させたと同様にして、インバータ５０２，５２２を経てゲート線Ｇ２に第２の水平期間の間高レベルにあるパルスを出力される（図７のＧ２）。
【００７１】
以下同様にして、ＤＦＦ４８ｉ２（ここでのｉは、３，４，…，ｍまでの１つ）から出力されたパルスは、インバータ５０ｉ，５２ｉを経てゲート線Ｇｉに第ｉの水平期間の間高レベルにあるパルスとして出力される。
【００７２】
上述したように、画素信号線Ｓ１には、最初のサブフレーム（そのサブフレーム期間はＴｓｆ１（図７））の第１の水平期間内の最初の画素信号、そして該画素信号から２ｎ／Ｋ番目毎の画素信号の順次の供給と、画素信号線Ｓ２には、サブフレームの第１の水平期間内の第２番目の画素信号、そして該第２番目の画素から２ｎ／Ｋ番目毎の画素信号の順次の供給と、以下同様にして、画素信号線Ｓｌ（ここでのｌは、３，４，…，１２までの１つ）には、サブフレームの第１の水平期間内の第ｌ番目の画素信号、そして該第ｌ番目の画素信号から２ｎ／Ｋ番目毎の画素信号の順次の供給とが同時に行われるのと並行して、データドライバ１４の走査回路１４からは、順次オン／オフ制御線４６ｋにオン／オフ制御信号ＳＰｋが供給され、かつ、ゲートドライバ１６からは、ゲート線Ｇ１に第１の水平期間の間ゲートパルスＧ１が供給されている。
【００７３】
したがって、ブロック順次駆動を生じさせる第１番目のオン／オフ制御信号ＳＰ１によってアレイスイッチ３４１が閉成（オン）される（アレイスイッチ３４１を構成する６個のスイッチが同時にオンされる）と、これらの６個のスイッチの各々を経て画素信号線Ｓ１乃至Ｓ６を経て同時に供給されて来ているサブフレームを構成する第１の水平期間内の第１の画素信号乃至第６の画素信号が、データ線Ｄ１乃至Ｄ６に同時に供給され、アレイスイッチ３４１が開成（オフ）されるとき上記第１の画素信号乃至第６の画素信号が対応するデータ線Ｄ１乃至Ｄ６にサンプリングされてデータ線Ｄ１乃至Ｄ６の浮遊容量に保持される。
データ線Ｄ１乃至Ｄ６への同時供給から上記サンプリングが行われるまで、上記第１の画素信号乃至第６の画素信号の同時供給でオンするＴＦＴ２２１１からＴＦＴ２２１６までの各ＴＦＴを経て画素電極２６１１から画素電極２６１６までの各画素電極と、蓄積容量２４１１から蓄積容量２４１６までの各蓄積容量とに印加され続ける。
【００７４】
このようにして、データ線Ｄ１からデータ線Ｄ６までの各データ線に印加される第１の画素信号乃至第６の画素信号は、図６のＳ１乃至Ｓ６に示すように、対応画素の表示に実質的に関与しない時間（図５では、ｔ（ｋ−１）１、ｔｋ１等で表してある）の間、液晶表示装置に入力されて来た画素マトリクス１２の対向電極２７の電位に対して正の極性にある第１の画素信号乃至第６の画素信号の極性とは逆極性の信号である。
しかし、対応画素の表示に実質的に関与する時間（図５では、ｔ（ｋ−１）２、ｔｋ２等で表してある）の間、データ線Ｄ１からデータ線Ｄ６までの各データ線に印加される第１の画素信号乃至第６の画素信号の極性は、液晶表示装置に入力されて来た画素マトリクス１２の対向電極２７の電位に対して正の極性にある第１の画素信号乃至第６の画素信号の極性と同極性である。
【００７５】
したがって、上述のサンプリングが行われてデータ線Ｄ１乃至Ｄ６の浮遊容量に保持される第１の画素信号乃至第６の画素信号の電圧変動成分は、データ線Ｄ１乃至Ｄ６のデータ線毎に上記２種類の画素信号の信号期間の割合によって決まる値だけ相殺され、その結果として上記電圧変動量は低減される。
【００７６】
同様のサンプリングして保持される動作が、ブロック順次駆動の第ｋ番目のオン／オフ制御信号ＳＰｋ（ここでのｋは２，３，…，Ｐの１つ）によるアレイスイッチ３４ｋのオンによって、データ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６に対して生ぜしめられる。
その場合にも、データ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６に印加される画素信号の極性は、対応画素の表示に実質的に関与しない時間（図６では、ｔ（ｋ−１）１、ｔｋ１等で表してある時間）の間は、液晶表示装置に入力されて来た画素マトリクス１２の対向電極２７の電位に対して正の極性にある対応画素信号の極性とは逆極性である。
【００７７】
また、データ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６に印加される画素信号の極性は、対応画素の表示に実質的に関与する時間（図６では、ｔ（ｋ−１）２、ｔｋ２等で表してある時間）の間、液晶表示装置に入力されて来た画素マトリクス１２の対向電極２７の電位に対して正の極性にある対応画素信号の極性と同極性である。
したがって、上述のサンプリングが行われてデータ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６の浮遊容量に保持される６個の画素信号の電圧変動成分は、データ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６のデータ線毎に上記２種類の画素信号の信号期間の割合によって決まる値だけ相殺され、その結果として上記電圧変動量は低減される。
【００７８】
そして、上記ブロック毎のサンプリングして保持する動作が最後のブロックまで終了して第１の水平期間の終了時刻に、画素電極２６１１乃至画素電極２６１６から画素電極２６１（６（Ｐ−１）＋１）乃至画素電極２６１（６（Ｐ−１）＋６）までの各画素電極及び蓄積容量２４１１乃至蓄積容量２４１６から蓄積容量２４１（６（Ｐ−１）＋１）乃至蓄積容量２４１（６（Ｐ−１）＋６）までの各蓄積容量に印加されている対応画素信号が、ゲート線Ｇ１に印加されているゲートパルスの立ち下りに応答してサンプリングされて対応画素電極及び蓄積容量に印加保持される。
この印加保持されている各画素信号に対応する表示が対応する画素に生ぜしめられる。
この表示は、次のサブフレーム（そのサブフレーム期間はＴｓｆ２（図７））の第１の水平期間が来てその終了時刻に上記と同様のサンプリングが行われるまで継続される。
【００７９】
上述した第１の水平期間の動作は、サブフレームを構成する水平期間数だけ繰り返される。
また、フレームを構成する他のサブフレームについても、同様の動作が繰り返される。
それら順次のサブフレームでの駆動は、先行するサブフレームに直続するサブフレームではサブフレーム全体の極性が反転させられる従来のフレーム反転駆動と同様のサブフレーム反転駆動で行われる。
なお、上述したサブフレームについて説明を参照すれば理解されると考えられるので、サブフレーム反転駆動の各々についての詳細な説明は省略するが、その理解を助けるため、図７にそのタイミングチャートを示す。
【００８０】
このように、この実施例によれば、画素マトリクスを構成する対向電極の電位に対して正の極性の画素信号を用いてのサブフレーム反転駆動において、１２相の画素信号を２つのブロックに分け、各ブロック内の６つの画素信号の表示に実質的に関与しない時間の間、対向電極の電位に対して正の極性の画素信号の極性と逆極性の画素信号をデータ線に印加し、上記時間経過後サンプリング時刻まで対向電極の電位に対して正の極性の画素信号をデータ線に印加し、サンプリング時刻に対向電極の電位に対して正の極性の画素信号をサンプリングして対応データ線の浮遊容量に保持させる動作をブロック毎に繰り返すブロック順次駆動を行い、当該水平期間の終了時刻にデータ線に保持されている画素信号をサンプリングして対応画素電極及び蓄積容量に保持させることにより各画素を表示している。
【００８１】
したがって、画素マトリクスを構成する対向電極の電位に対して正の極性の画素信号を各データ線を経て各画素に書き込む場合に、各データ線上の信号電圧の変動は平均化されて全データ線の電圧変動量は低減される。
したがって、従来のフレーム反転駆動では生じてしまっていた横クロストロークが大幅に低減される。
【００８２】
また、上述のように、ブロック単位内の各データ線に画素信号を印加するのに先立って、その逆極性の画素信号の印加が水平期間内に必ず４回対応データ線に行われるから、従来のプリチャージ駆動と同じ効果が別途のプリチャージ期間を取ることなしに得られ、縦クロストロークが大幅に低減される。
【００８３】
また、先行するブロックの６つの画素信号のデータ線へのサンプリング時刻より予め決められた時間前に、先行するブロックに直続するブロックの同極性の６つの画素信号のデータ線への印加を行うようにしているから、先行するブロックに直続するブロックに所属するデータ線から該データ線に隣接の先行するブロックに所属するデータ線へ飛び込む信号（ノイズ）を大幅に低減させることができ、縦筋むらの発生を大幅に抑えることができる。
【００８４】
また、上述の効果の享受と同時に、１フレームを４つのサブフレームに分割して画素マトリクスを駆動しているから、フリッカは看取され難くなる。
加えて、フリッカの発生要因であった画素ＴＦＴのリーク電流による電圧低下が、フレーム期間がサブフレーム期間と短くなることに伴って小さくなる。この電圧低下の低減により、フリッカのレベル自体も小さく抑えることができ、相乗的にフリッカの低減化を達成し得る。
【００８５】
これらの効果を享受しつつ、フレーム反転駆動で得られる開口率の向上も同時に得られる。
【００８６】
また、１フレームで１回画素信号を画素電極に書き込むようにしていると、画素信号の書き込みにより液晶分子が動き、画素容量に容量変化を生じさせ、液晶層に印加される電界強度の低下を生じさせて液晶の動作速度を低下させてしまう。
しかし、上述のように、１フレームを４つのサブフレームに分割して画素マトリクスを駆動して同じ画素信号を４回同一の画素電極へ書き込むようにしているから、画素容量に容量変化が生じたとしても、不足する電荷の補充が行われ、液晶層に印加される電界強度の低下を防ぎ、液晶の動作速度を向上させ得るという効果も、同時に得られる。
【００８７】
◇第２実施例
図８は、この発明の第２実施例である液晶表示装置へ信号を供給する外部駆動回路を示す図、また、図９は、同液晶表示装置のデータドライバの詳細なタイミングチャート及び画素マトリクスの対向電極の電位に対して負の極性の画素信号を画素マトリクス内の対応画素に書き込むサブフレームにおけるタイミングチャートである。
【００８８】
この実施例の構成が、第１実施例のそれと大きく異なるところは、画素マトリクスの対向電極の電位に対して負の極性の画素信号を画素マトリクス内の対応画素に書き込むようにした点にある。
すなわち、この実施例の液晶表示装置１０Ａ（図８には図示せず）は、画素マトリクスをサブフレーム反転駆動するサブフレーム毎の、画素マトリクスのブロック順次駆動において、各データ線へ印加される画素信号を画素マトリクスの対向電極の電位に対して負の極性にして各データ線へ印加するようにして構成される。
外部駆動回路１０４Ａの相展開／極性反転回路１１０Ａが、第１実施例と同様に、１フレームを４つのサブフレームに分割し、そのサブフレーム毎に１２相の信号に時分割して出力することは同じである。
【００８９】
この時分割された信号形式は、１つの水平期間に所属する各ブロックの前半６相についてはその各々の信号として６個の画素信号を同時に（並行して）出力し、次いで後半６相についてはその各々の信号として次の６個の画素信号を同時に出力する信号であることも、第１実施例と同じである。
【００９０】
この６個の画素信号ずつが、１ブロックとして液晶表示装置１０Ａの画素マトリクス１２のデータ線に順次に印加され、サンプリングされて保持されること、及びその或る１つのブロックのデータ線への印加が開始されてから当該ブロックのサンプリングが行われるまでに一定のスイッチオン時間が取られることも、第１実施例と同じである。
このスイッチオン時間内の前方時間の間、並列に出力される上記６個の画素信号が、画素マトリクス１２の対向電極２７の電位に対して負の極性とされた画素信号の極性とは逆極性の信号として出力され、続いて上記前方時間経過時刻から上記スイッチオン時間の終了時までの間は、上記負の極性の画素信号として出力されることに、第１実施例との相違がある。
このような信号形式になる１２相の画素信号が、相展開／極性反転回路１１０Ａから液晶表示装置１０Ａへ供給される。
この構成を除くこの実施例の各部の構成は、第１実施例と同一構成であるので、それらの各部には図１及び図２と同一の参照符号を付してその説明を省略する。
【００９１】
次に、図８及び図９を参照して、この実施例の動作について説明する。
外部駆動回路１０４Ａの相展開／極性反転回路１１０Ａから画素信号線Ｓ１乃至Ｓ１２に出力される１２相の画素信号は、上述したように、画素マトリクス１２の対向電極２７の電位に対して負の極性の信号となっていることを除いて、第１実施例の画素信号線Ｓ１乃至Ｓ１２上の１２相の画素信号と同じである。
また、この実施例におけるデータドライバ１４及びゲートドライバ１６の動作も、第１実施例と同じである。
【００９２】
データドライバ１４の走査回路３２から出力されるオン／オフ制御信号ＳＰｋによるスイッチアレイ３４ｋのオン／オフで生ぜしめられるブロック順次駆動において、画素信号線Ｓ１乃至Ｓ１２を経て供給されて来る１２相の画素信号のうちの半分ずつの画素信号が、順次、ブロック順次駆動上で決まるスイッチアレイ３４ｋのオンにより、６本のデータ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６に印加され、そのオフ時にサンプリングされてデータ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６の浮遊容量に保持されることも、第１実施例と同じである。
その場合にも、データ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６に印加される画素信号の極性は、対応画素の表示に実質的に関与しない時間（図８では、ｔ（ｋ−１）１、ｔｋ１等で表してある時間）の間は、画素マトリクス１２の対向電極２７の電位に対して負の極性の画素信号の極性と逆極性の信号である。
【００９３】
また、データ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６に印加される画素信号の極性は、対応画素の表示に実質的に関係する時間（図８では、ｔ（ｋ−１）２、ｔｋ２等で表してある時間）の間、画素マトリクス１２の対向電極２７の電位に対して負の極性の画素信号の極性と同極性である。
【００９４】
したがって、上述のサンプリングが行われてデータ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６の浮遊容量に保持される６個の画素信号の電圧変動成分は、データ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６のデータ線毎に上記２種類の画素信号の信号期間の割合によって決まる値だけ相殺され、その結果としてデータ線Ｄ６（ｋ−１）＋１乃至データ線Ｄ６（ｋ−１）＋６の浮遊容量に保持される６個の画素信号の電圧変動量は低減される。
【００９５】
そして、ブロック順次駆動が、いずれの水平期間の終了時刻においても、対応するゲートパルスの立ち下りにおいて対応するゲート線が接続されている各画素ＴＦＴをオフさせて、すなわち、該各画素ＴＦＴのドレインに接続されているデータ線上にある画素信号をサンプリングして対応する画素電極及び蓄積容量に保持して次の水平期間の終了まで表示に供することも、第１実施例と同様である。
この表示は、フレームの各サブフレーム毎に生ぜしめられることも、また、第１実施例と同様である。
【００９６】
それら順次のサブフレームでの駆動は、先行するサブフレームに直続するサブフレームではサブフレーム全体の極性が反転させられる従来のフレーム反転駆動と同様のサブフレーム反転駆動で行われる。
【００９７】
このように、この実施例によれば、画素マトリクスを構成する対向電極の電位に対して負の極性の画素信号を印加してのサブフレーム反転駆動において、１２相の画素信号を２つのブロックに分け、各ブロック内の６つの画素信号の表示に実質的に関与しない時間の間、対向電極電位に対して負の極性の画素信号の極性と逆極性の画素信号をデータ線に印加し、上記時間経過後サンプリング時刻まで対向電極の電位に対して負の極性の画素信号をデータ線に印加し、サンプリング時刻に対向電極の電位に対して負の極性の画素信号をサンプリングして対応データ線の浮遊容量に保持させる動作をブロック毎に繰り返すブロック順次駆動を行い、当該水平期間の終了時刻にデータ線に保持されている画素信号をサンプリングして対応画素電極及び蓄積容量に保持させることにより各画素を表示している。
【００９８】
したがって、画素マトリクスを構成する対向電極の電位に対して負の極性の画素信号を各データ線を経て各画素に書き込む場合に、各データ線上の信号電圧の変動は平均化されて全データ線の電圧変動量は低減される。
したがって、従来のフレーム反転駆動では生じてしまっていた横クロストロークが大幅に低減される。
【００９９】
また、上述のように、ブロック単位内の各データ線に画素信号を印加するのに先立って、その逆極性の画素信号の印加が水平期間内に必ず４回行われるから、従来のプリチャージ駆動と同じ効果が別途のプリチャージ期間を取ることなしに得られ、縦クロストロークが大幅に低減される。
【０１００】
また、先行するブロックの６個の画素信号のデータ線へのサンプリング時刻より予め決められた時間前に、先行するブロックに直続するブロックの同極性の６個の画素信号のデータ線への印加を行うようにしているから、先行するブロックに直続するブロックに所属するデータ線から該データ線に隣接の先行するブロックに所属するデータ線へ飛び込む信号（ノイズ）を大幅に低減させることができ、縦筋むらの発生を大幅に抑えることができる。
【０１０１】
また、フリッカの低減化、開口率の向上、液晶の動作速度の向上についても、第１実施例と同等の効果が得られる。
【０１０２】
◇第３実施例
図１０は、この発明の第３実施例である液晶表示装置の構成を示す図、図１１は、同液晶表示装置へ信号を供給する外部駆動回路を示す図、図１２は、同液晶表示装置のデータドライバの構成を示す図、図１３は、同液晶表示装置のデータドライバのタイミングチャート、図１４は、同液晶表示装置のデータドライバの詳細なタイミングチャート及び画素の対向電極の電位に対して正の極性の画素信号を画素マトリクス内の対応画素に書き込むサブフレームにおけるタイミングチャートである。
【０１０３】
この実施例の構成が、第１実施例のそれと大きく異なるところは、画素マトリクスをサブフレーム反転駆動して行くサブフレーム毎の画素マトリクスのブロック順次駆動を３個のブロック毎に行うようにした点にある。
すなわち、この実施例の液晶表示装置１０Ｂは、外部駆動回路１０４Ｂの相展開／極性反転回路１１０Ｂからサブフレーム毎に１８相の画素信号Ｓ１乃至Ｓ１８を出力させ、データドライバ１４Ｂの走査回路３２ＢからＱ個（自然数）のオン／オフ制御信号ＳＰ１乃至ＳＰＱを出力させ、１８相の画素信号Ｓ１乃至Ｓ１８を構成する３つのブロックのうちのブロック毎にブロックに対応するオン／オフ制御信号ＳＰ１乃至ＳＰＱによってオンされるスイッチアレイの各スイッチを介して画素マトリクス１２の対応するデータ線の各々へ当該ブロックの画素信号の各々をサンプリングして対応する画素の各々の表示に供せしめるようにして構成される。
【０１０４】
相展開／極性反転回路１１０Ｂは、第１実施例と同様に、１フレームが４つのサブフレームに分割され、そのサブフレーム毎にサブフレームの画素信号が１８相のうちの６相ずつをブロックにし、各ブロックの画素信号を時分割形式で出力する。
【０１０５】
相展開／極性反転回路１１０Ｂにおいて時分割された信号形式は、１８相の第１番目のブロックの各相に分配される６つの画素信号を同時に（並行して）出力し、次いで第２番目のブロックの各相に分配される６つの画素信号を同時に出力し、次いで第３番目のブロックの各相に分配される６つの画素信号を同時に出力し、これに続く１８相の各相に分配される画素信号（１８個の画素信号）も順次同様な出力を生ぜしめられ、そのような出力を水平期間の最後の画素信号まで順次続く信号形式である。
なお、上記「次いで」とは、順次のブロックに含まれ、同時に出力される６つの画素信号の信号期間ｔＱの周期開始時刻から第３水平クロックパルスＤＣＫ３（後述する）の周期の１／２周期の時間経過した時刻に、該ブロックに直続するブロックに含まれ、同時に出力される６つの画素信号が出力され始める関係をいう。
【０１０６】
この６つの画素信号ずつが、１ブロックとして液晶表示装置１０Ｂの画素マトリクス１２に順次に書き込まれることになるが、その或る１つのブロックの６個の画素信号の対応データ線への印加が開始されてから当該ブロックの６個の画素信号の対応データ線へのサンプリングが行われるまでに一定のスイッチオン時間ｔｏｎ３が取られる（後述）。
このスイッチオン時間ｔｏｎ３内の前方時間の間、並列に出力される上記６つの画素信号は、画素マトリクス１２の対向電極２７の電位に対して正の極性の画素信号の極性と逆極性の信号として出力され、上記前方時間経過時から上記スイッチオン時間ｔｏｎ３の終了時までの間は、上記正の極性の画素信号として出力される。
このような信号形式である１８相の画素信号が、相展開／極性反転回路１１０Ｂから液晶表示装置１０Ｂへ供給される。
【０１０７】
制御パルス生成回路１１２Ｂからは、映像信号の水平同期信号ＶＳＹＮＣに応答して水平期間のスタートパルスＤＳＴＰ、オン／オフ制御信号の生成に用いる第３クロックパルス（第３水平クロックパルスという）ＤＣＫ３及び第４クロックパルス（第４水平クロックパルスという）ＤＣＫ４、オン／オフ制御信号の生成に用いる第３デコードパルス（第３水平デコードパルスという）ＤＥＣ３、第４デコードパルス（第４水平デコードパルスという）ＤＥＣ４及び第５デコードパルス（第５水平デコードパルスという）ＤＥＣ５と、映像信号の垂直同期信号ＶＳＹＮＣに応答して垂直期間のスタートパルスＧＳＴＰ、ゲートパルスの生成に用いる第１クロックパルス（第１垂直クロックパルスという）ＧＣＫ１及び第２クロックパルス（第２垂直クロックパルスという）ＧＣＫ２が生成されて液晶表示装置１０Ｂへ供給される。
【０１０８】
第３水平クロックパルスＤＣＫ３は、２ＴＨ／Ｑ＋２の時間（ＴＨは水平期間の時間である）の周期を有するパルスである。第４水平クロックパルスＤＣＫ４は、第３水平クロックパルスＤＣＫ３を反転させて生成されるパルスである。
【０１０９】
また、第３水平デコードパルスＤＥＣ３は、第３水平クロックパルスＤＣＫ３の周期に該周期の１／２周期を足した周期であり、その立ち上がりは、第３水平クロックパルスＤＣＫ３の立ち上がりと同一で、立ち上がって高レベルにある時間を上記スイッチオン時間ｔｏｎ３（その開始時刻は、図６においてはＴｒ−１、Ｔｒ、Ｔｒ＋１等であり、終了時刻は、Ｔ′ｒ−１、Ｔ′ｒ、Ｔ′ｒ＋１等である）とするとき、このスイッチオン時間ｔｏｎ３の終了時刻から第３水平クロックパルスＤＣＫ３の周期終了時刻までの時間ｔｃは低レベルにあるパルスである。
第４水平デコードパルスＤＥＣ４は、第４水平クロックパルスＤＣＫ４の周期に該周期の１／２周期を足した周期であり、その立ち上がりは、第４水平クロックパルスＤＣＫ４の立ち上がりと同一で、立ち上がって高レベルにある時間を上記スイッチオン時間ｔｏｎ３とし、このスイッチオン時間ｔｏｎ３の終了時刻から第４水平クロックパルスＤＣＫ４の周期終了時刻までの時間ｔｃは低レベルにあるパルスである。
【０１１０】
第５水平デコードパルスＤＥＣ５は、第３水平クロックパルスＤＣＫ３の周期に該周期の１／２周期を足した周期であり、その立ち上がりは、第３デコードパルスＤＥＣ３の立ち上がりを規定する第３水平クロックパルスＤＣＫ３の次の第３水平クロックパルスＤＣＫ３の立ち上がりと同一で、立ち上がって高レベルにある時間を上記スイッチオン時間ｔｏｎ３とするとき、このスイッチオン時間ｔｏｎ３の終了時刻から上記次の第３水平クロックパルスＤＣＫ３の周期終了時刻までの時間ｔｃは低レベルにあるパルスである。
【０１１１】
第１垂直クロックパルスＧＣＫ１及び第２垂直クロックパルスＧＣＫ２は、第１実施例と同様にして生成される。
【０１１２】
データドライバ１４Ｂは、６本のデータ線（上記ブロック）Ｂ（ｒ−１）＋１毎（ｒは１，２，…，Ｑのうちの１つ、Ｑはブロック数、ｌは１，２，…，６のうちの１つ）に、オン／オフ制御信号ＳＰｒを出力する走査回路３２Ｂと、オン／オフ制御信号ＳＰｒによって６個のスイッチが同時にオン／オフするＱ個のスイッチアレイ３４ｒを有するスイッチアレイ３４Ｂとから成る。
【０１１３】
第１番目のスイッチアレイ３４１及び第１番目のスイッチアレイ３４１から数えて３つ目毎のスイッチアレイの６個のスイッチの入力端子には、１８本の画素信号線Ｓ１乃至Ｓ１８のうちの画素信号線Ｓ１乃至Ｓ６が接続され、第２番目のスイッチアレイ３４２及び第２番目のスイッチアレイ３４２から数えて３つ目毎のスイッチアレイの６個のスイッチの入力端子には、１８本の画素信号線Ｓ１乃至Ｓ１８のうちの画素信号線Ｓ７乃至Ｓ１２が接続され、第３番目のスイッチアレイ３４３及び第３番目のスイッチアレイ３４３から数えて３つ目毎のスイッチアレイの６個のスイッチの入力端子には、１８本の画素信号線Ｓ１乃至Ｓ１８のうちの画素信号線Ｓ１３乃至Ｓ１８が接続されている。
【０１１４】
そして、第１番目のスイッチアレイ３４１及び第１番目のスイッチアレイ３４１から数えて３つ目毎のスイッチアレイの６個のスイッチの出力端子には、第１番目のブロック及び第１番目のブロックから数えて３つ目毎のブロックに所属する６本のデータ線に接続され、第２番目のスイッチアレイ３４２及び第２番目のスイッチアレイ３４２から数えて３つ目毎のスイッチアレイの６個のスイッチの出力端子には、第２番目のブロック及び第２番目のブロックから数えて３つ目毎のブロックに所属する６本のデータ線に接続され、第３番目のスイッチアレイ３４３及び第３番目のスイッチアレイ３４３から数えて３つ目毎のスイッチアレイの６個のスイッチの出力端子には、第３番目のブロック及び第３番目のブロックから数えて３つ目毎のブロックに所属する６本のデータ線に接続されている。
【０１１５】
走査回路３２Ｂは、図１２に示すように、シフトレジスタ３６Ｂと、（Ｑ＋１）個のオア回路３７ｒと、波形整形回路３８Ｂとから成る。
シフトレジスタ３６Ｂは、従属接続された（Ｑ＋１）個のＤ型フリップフロップ回路（以下、ＤＦＦという）３６ｒ＋１から成る。
オア回路３７ｒの２つの入力は、ＤＦＦ３６ｒ及びＤＦＦ３６ｒ＋１の出力に接続されている。
従属接続された（Ｑ＋１）個のＤＦＦ３６ｒ＋１のうちの第１段目のＤＦＦ３６１には、スタートパルスＤＳＴＰが供給される。スタートパルスＤＳＴＰの周期は、画素マトリクスの１行分の画素の各々にサブフレームの１行内の対応する画素信号を書き込む水平期間の時間である。
【０１１６】
そして、従属接続された（Ｑ＋１）個のＤＦＦ３６ｒ＋１のうちの奇数段目のＤＦＦには、第３水平クロックパルスＤＣＫ３が供給され、偶数段目のＤＦＦには、第４水平クロックパルスＤＣＫ４が供給される。
【０１１７】
波形整形回路３８Ｂは、図１２に示すように、Ｑ個のオア回路３７ｒ対応に配置される１個のナンド回路４１ｒと、ナンド回路４１ｒ毎に従属接続された３段のインバータ４３ｒ、４５ｒ、４７ｒとから構成される。
第１番目のナンド回路４１１及び第１番目のナンド回路４１１にから数えて３つ目のナンド回路には、第３水平デコードパルスＤＥＣ３が外部駆動回路１０４Ｂ（図１１）の制御パルス生成回路１１２Ｂから供給され、第２番目のナンド回路４１２及び第２番目のナンド回路４１２にから数えて３つ目のナンド回路には、第４水平デコードパルスＤＥＣ４が制御パルス生成回路１１２Ｂから供給され、第３番目のナンド回路４１３及び第３番目のナンド回路４１３にから数えて３つ目のナンド回路には、第５水平デコードパルスＤＥＣ５が制御パルス生成回路１１２Ｂから供給される。
【０１１８】
上述したように、第３水平デコードパルスＤＥＣ３の立ち下りが、次の第３水平クロックパルスＤＣＫ３の周期内の立ち下りから予め決められた時間ｔｃ前に来るように、第３水平クロックパルスＤＣＫ３のタイミングと第３水平デコードパルスＤＥＣ３のタイミングとが設定されている。
したがって、第３水平デコードパルスＤＥＣ３が高レベルにある時間は、第３水平クロックパルスＤＣＫ３の周期に該周期の１／２周期を足した周期の時間より予め決められた時間ｔｃだけ短い。
【０１１９】
この第３水平クロックパルスＤＣＫ３と第３水平デコードパルスＤＥＣ３との関係は、第４水平クロックパルスＤＣＫ４と第４水平デコードパルスＤＥＣ４との関係及び第３水平クロックパルスＤＣＫ３と第５水平デコードパルスＤＥＣ５との関係にも当て嵌まる。
但し、第３水平デコードパルスＤＥＣ３及び第５水平デコードパルスＤＥＣ５と第４水平デコードパルスＤＥＣ４との立ち上がりは、それぞれ、第３水平クロックパルスＤＣＫ３及び第４水平クロックパルスＤＣＫ４の立ち上がりによって規定されるので、第３水平デコードパルスＤＥＣ３と、第４水平デコードパルスＤＥＣ４と、第５水平デコードパルスＤＥＣ５とは、順次、第３水平クロックパルスＤＣＫ３及び第４水平クロックパルスＤＣＫ４の周期の半周期分のずれがある。
Ｑ個のインバータ４７ｒの出力端子の各々は、対応するスイッチアレイ３５ｒの制御入力に接続されている。
この構成を除くこの実施例の各部の構成は、第１実施例と同一構成であるので、それらの各部には図１及び図２と同一の参照符号を付してその説明を省略する。
【０１２０】
次に、図１０乃至図１４を参照して、この実施例の動作について説明する。
この実施例においては、１フレームの画素信号が、相展開／極性反転回路１１０Ｂにおいて、所定数、例えば、４つのサブフレームに分割され、そのサブフレーム毎に、画素信号線Ｓ１乃至Ｓ１８を経て３ブロック分の画素信号が、第３水平クロックパルス又は第４水平クロックパルスの周期の１／２周期の時間ずつ順次ずれた上述の時分割形式で供給されて来る。
【０１２１】
データドライバ１４Ｂの動作が開始されるとき、ＤＦＦ３６１，ＤＦＦ３６２、…、ＤＦＦ３６Ｑ＋１はリセットされ、それらの各出力には低レベルの信号が出力されている。
そのデータドライバ１４Ｂへ制御パルス生成回路１１２ＢからスタートパルスＤＳＴＰと、上述したブロックを規定する第３水平クロックパルスＤＣＫ３及び第４水平クロックパルスＤＣＫ４と、第３水平デコードパルスＤＥＣ３、第４水平デコードパルスＤＥＣ４及び第５水平デコードパルスＤＥＣ５とが供給されて来る。
また、ゲートドライバ１６へ制御パルス生成回路１１２ＢからスタートパルスＧＳＴＰと、第１垂直クロックパルスＧＣＫ１及び第２垂直クロックパルスＧＣＫ２とが供給されて来る。
【０１２２】
スタートパルスＤＳＴＰと、第３水平クロックパルスＤＣＫ３及び第４水平クロックパルスＤＣＫ４と、第３水平デコードパルスＤＥＣ３、第４水平デコードパルスＤＥＣ４及び第５水平デコードパルスＤＥＣ５とが供給されるデータドライバ１４Ｂにおいて、最初の第３水平クロックパルスＤＣＫ３の立ち上がりに応答して、スタートパルスＤＳＴＰがＤＦＦ３６１にセットされる。これにより、オア回路３７１の出力信号ＳＲ１は、低レベルから高レベルに遷移する。
【０１２３】
第１番目の第４水平クロックパルスＤＣＫ４の立ち上がりがＤＦＦ３６２に供給されたとき、ＤＦＦ３６１から出力されている高レベルの信号が、ＤＦＦ３６２にセットされる。
【０１２４】
そして、第２番目の第３水平クロックパルスＤＣＫ３の立ち上がり（正方向遷移）がＤＦＦ３６１に供給されるときには、スタートパルスＤＳＴＰは低レベルとなっており、ＤＦＦ３６１はその低レベルにセットされるから、ＤＦＦ３６１の出力信号は上記正方向遷移時刻に低レベルとなる。この出力信号は、次のスタートパルスＤＳＴＰが来るまで低レベルのままにある。
【０１２５】
これと同様に、ＤＦＦ３６２についても、第２番目の第４水平クロックパルスＤＣＫ４の立ち上がり（正方向遷移）がＤＦＦ３６２に供給されるときには、ＤＦＦ３６１の出力信号は低レベルにセットされているから、ＤＦＦ３６２の出力信号は上記正方向遷移時刻に低レベルとなる。この出力信号は、次のスタートパルスＤＳＴＰが来て上述の順次の動作が生ぜしめられるまで低レベルのままにある。
【０１２６】
ＤＦＦ３６３以降の各ＤＦＦについても、同様である。但し、各ＤＦＦのデータ入力には、前段のＤＦＦの出力信号が供給される。
その各ＤＦＦのうちのＤＦＦｒ−１、ＤＦＦｒ及びＤＦＦｒ＋１からの出力信号を図１４のＳＲｒ−１、ＳＲｒ及びＳＲｒ＋１に示してある。図１４のＳＲｒ−１、ＳＲｒ及びＳＲｒ＋１は、従属接続された（Ｑ＋１）個のＤＦＦのうちの（ｒ−１）番目のＤＦＦ３６ｒ−１、ｒ番目のＤＦＦ３６ｒ及び（ｒ＋１）番目のＤＦＦ３６ｒ＋１の出力信号を表している。
【０１２７】
オア回路３７１及びオア回路３７１から数えて３つ目のオア回路から出力される出力信号ＳＲ１、ＳＲ４、…は、対応するナンド回路４０１、４０４、…において第３水平デコードパルスＤＥＣ３との論理積が取られ、オア回路３７２及びオア回路３７２から数えて３つ目のオア回路から出力される出力信号ＳＲ２、ＳＲ５、…は、対応するナンド回路４０２、４０５、…において第４水平デコードパルスＤＥＣ４との論理積が取られ、そしてオア回路３７３及びオア回路３７３から数えて３つ目のオア回路から出力される出力信号ＳＲ３、ＳＲ６、…は、対応するナンド回路４０３、４０６、…において第５水平デコードパルスＤＥＣ５との論理積が取られる。
【０１２８】
このようにして、ナンド回路４０ｒで論理積を取られてナンド回路４０ｒから出力された信号は、それぞれ、対応するナンド回路に従属接続された３段のインバータ４３ｒ、４５ｒ及び４７ｒを経てインバータ４７ｒからオン／オフ制御信号ＳＰｒとして出力される。
第３水平クロックパルスＤＣＫ３と第３水平デコードパルスＤＥＣ３とは、上述したようなタイミング関係に設定されているので、オン／オフ制御信号ＳＰ１、ＳＰ２、…、ＳＰＱのうちの第１番目のオン／オフ制御信号ＳＰ１及び第１番目のオン／オフ制御信号ＳＰ１から数えて３つ目のオン／オフ制御信号ＳＰ４、ＳＰ７、…の立ち上がりは、いずれも、図１４に示すように、第３水平クロックパルスＤＣＫ３の立ち上がりと一致しているが、その立ち下りは、いずれも、第３水平クロックパルスＤＣＫ３の周期に該周期の１／２周期を足した時間経過時刻から予め決められた時間ｔｃ前に来ている。
【０１２９】
第４水平クロックパルスＤＣＫ４と第４水平デコードパルスＤＥＣ４とは、上述したようなタイミング関係に設定されているので、オン／オフ制御信号ＳＰ１、ＳＰ２、…、ＳＰＱのうちの第２番目のオン／オフ制御信号ＳＰ２及び第２番目のオン／オフ制御信号ＳＰ２から数えて３つ目のオン／オフ制御信号ＳＰ５、ＳＰ８、…の立ち上がりは、いずれも、図１４に示すように、第４水平クロックパルスＤＣＫ４の立ち上がりと一致しているが、その立ち下りは、いずれも、第４水平クロックパルスＤＣＫ４の周期に該周期の１／２周期を足した時間経過時刻から予め決められた時間ｔｃ前に来ている。
【０１３０】
第３水平クロックパルスＤＣＫ３と第５水平デコードパルスＤＥＣ５とは、上述したようなタイミング関係に設定されているので、オン／オフ制御信号ＳＰ１、ＳＰ２、…、ＳＰＱのうちの第３番目のオン／オフ制御信号ＳＰ３及び第３番目のオン／オフ制御信号ＳＰ３から数えて３つ目のオン／オフ制御信号ＳＰ６、ＳＰ９、…の立ち上がりは、いずれも、図１４に示すように、オン／オフ制御信号ＳＰ１、ＳＰ４、ＳＰ７、…の立ち上がりを規定する第３水平クロックパルスＤＣＫ３の次の第３水平クロックパルスＤＣＫ３の立ち上がりと一致しているが、その立ち下りは、いずれも、上記次の第３水平クロックパルスＤＣＫ３の周期開始時刻から第３水平クロックパルスＤＣＫ３の周期に該周期の１／２周期を足した時間経過時刻から予め決められた時間ｔｃ前に来ている。
【０１３１】
このようにして発生されたオン／オフ制御信号ＳＰ１、ＳＰ２、…、ＳＰＱは、対応するスイッチアレイ３４１、３４２、…、３４Ｑに供給されて当該スイッチアレイの各スイッチをオン／オフさせる。
スイッチアレイ３４１のスイッチのオンからスイッチアレイ３４Ｑのスイッチのオフまでの期間が、１サブフレームの１水平期間である。この１水平期間の間、ゲートドライバ１６から対応するゲート線にゲートパルスが供給される。そのゲートパルスは、図１３ではＧｉ−１、Ｇｉ、Ｇｉ＋１として示してある（図７ではＧ１、Ｇ２、Ｇ３、…、Ｇｍ）。
【０１３２】
上述したように、画素信号線Ｓ１には、サブフレームの第１の走査期間内の最初の画素信号、そして該画素信号から３ｎ／Ｑ番目毎の画素信号の順次の供給と、画素信号線Ｓ２には、サブフレームの第１の走査期間内の第２番目の画素信号、そして該第２番目の画素信号から３ｎ／Ｑ番目毎の画素信号の順次の供給と、以下同様にして、画素信号線Ｓｌ（ここでのｌは、３，４，…，１８までの１つ）には、サブフレームの第１の走査期間内の第ｌ番目の画素信号、そして該第ｌ番目の画素信号から３ｎ／Ｑ番目毎の画素信号の順次の供給とが同時に行われるのと並行して、データドライバ１４Ｂの走査回路３２Ｂからは、順次オン／オフ制御線４６ｒにオン／オフ制御信号ＳＰｒが供給され、かつ、ゲートドライバ１６からは、ゲート線Ｇ１に第１の水平期間の間ゲートパルスＧ１が供給されている。
【０１３３】
したがって、オン／オフ制御信号ＳＰ１によってアレイスイッチ３４１がオンされる（アレイスイッチ３４１を構成する６個のスイッチが同時にオンされる）と、ここれらの６個のスイッチの各々を経て画素信号線Ｓ１乃至Ｓ６を経て同時に供給されて来ているサブフレームを構成する第１の水平期間内の第１の画素信号乃至第６の画素信号が、データ線Ｄ１乃至データ線Ｄ６に同時に供給され、アレイスイッチ３４１がオフされるとき第１の画素信号乃至第６の画素信号がサンプリングされてデータ線Ｄ１乃至データ線Ｄ６の浮遊容量に保持される。
【０１３４】
このようにして、６本のデータ線Ｄ１乃至データ線Ｄ６に印加される第１の画素信号乃至第６の画素信号は、図１４のＳ１乃至Ｓ６に示すように、対応画素の表示に実質的に関与しない時間（図１４では、ｔ（ｒ−１）１、ｔｒ１等で表してある）の間、液晶表示装置１０Ｂの画素マトリクス１２の共通電極２７に対して正の極性の第１の画素信号乃至第６の画素信号の極性と逆極性の信号である。
しかし、対応画素の表示に実質的に関与する時間（図１４では、ｔ（ｒ−１）２、ｔｒ２等で表してある）の間、６本のデータ線Ｄ１乃至データ線Ｄ６に印加される第１の画素信号乃至第６の画素信号の極性は、液晶表示装置１０Ｂの画素マトリクス１２の共通電極２７に対して正の極性の第１の画素信号乃至第６の画素信号の極性と同極性である。
【０１３５】
したがって、上述のサンプリングが行われてデータ線Ｄ１乃至Ｄ６の浮遊容量に保持される第１の画素信号乃至第６の画素信号の電圧変動成分は、データ線Ｄ１乃至Ｄ６のデータ線毎に上記２種類の画素信号の信号期間の割合によって決まる値だけ相殺され、その結果として第１の画素信号乃至第６の画素信号の電圧変動量は低減される。
【０１３６】
そして、アレイスイッチ３４１のオンと同時にオンするＴＦＴ２２１１からＴＦＴ２２１６までの各ＴＦＴを経て画素電極２６１１から画素電極２６１６までの各画素電極と、蓄積容量２４１１から蓄積容量２４１６までの各蓄積容量とに、それぞれ第１の画素信号乃至第６の画素信号が印加され、そして上記サンプリングでデータ線Ｄ１乃至Ｄ６の浮遊容量に保持された第１の画素信号乃至第６の画素信号が、対応する画素電極２６１１から画素電極２６１６及び蓄積容量２４１１から蓄積容量２４１６にゲートパルスＧ１の立ち下りまで印加され続ける。
【０１３７】
同様のサンプリングして保持される動作が、第１の水平期間中のブロック順次駆動における第ｒ番目のオン／オフ制御信号ＳＰｒ（ここでのｒは２，３，…，Ｐの１つ）によるアレイスイッチ３４ｒのオンによって、データ線Ｄ６（ｒ−１）＋１至データ線Ｄ６（ｒ−１）＋６に対して生ぜしめられる。
【０１３８】
その場合にも、データ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６に印加される画素信号の極性は、対応画素の表示に実質的に関与しない時間（図１４では、ｔ（ｒ−１）１、ｔｒ１等で表してある時間）の間は、液晶表示装置１０Ｂの画素マトリクス１２の共通電極２７に対して正の極性の対応画素信号の極性と逆極性の信号である。
【０１３９】
また、データ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６に印加される画素信号の極性は、対応画素の表示に実質的に関与する時間（図１４では、ｔ（ｒ−１）２、ｔｒ２等で表してある時間）の間、液晶表示装置１０Ｂの画素マトリクス１２の共通電極２７に対して正の極性の対応画素信号の極性と同極性である。
したがって、上述のサンプリングが行われてデータ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６の浮遊容量に保持される６個の画素信号の電圧変動成分は、データ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６のデータ線毎に上記２種類の画素信号の信号期間の割合によって決まる値だけ相殺され、その結果としてデータ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６の浮遊容量に保持されている６個の画素信号の電圧変動量は低減される。
【０１４０】
そして、上記ブロック毎のサンプリングして保持する動作が最後のブロックまで終了して第１の水平期間の終了時刻に、画素電極２６１１乃至画素電極２６１６から画素電極２６１（６（ｒ−１）＋１）乃至画素電極２６１（６（ｒ−１）＋６）までの各画素電極と蓄積容量２４１１乃至蓄積容量２４１６から蓄積容量２４１（６（Ｑ−１）＋１）乃至蓄積容量２４１（６（Ｑ−１）＋６）までの各蓄積容量とに印加されている対応画素信号が、ゲート線Ｇ１に印加されているゲートパルスの立ち下りに応答してサンプリングされて対応画素電極及び蓄積容量に保持される。
この保持されている各画素信号に対応する表示が対応する画素に生ぜしめられる。
このような保持と表示とは、次のサブフレームの第１の水平期間が来てその終了時刻に上記と同様のサンプリングが行われるまで継続される。
【０１４１】
上述した第１の水平期間の動作は、サブフレームを構成する水平期間数だけ繰り返される。
また、フレームを構成する他のサブフレームについても、同様の動作が繰り返される。
それら順次のサブフレームでの駆動は、先行するサブフレームに直続するサブフレームではサブフレーム全体の極性が反転させられる従来のフレーム反転駆動と同様のサブフレーム反転駆動で行われる。
【０１４２】
このように、この実施例によれば、画素マトリクスを構成する対向電極の電位に対して正の極性の画素信号を印加してのサブフレーム反転駆動において、１８相の画素信号を３つのブロックに分け、各ブロック内の６つの画素信号の表示に実質的に関与しない時間の間、対向電極の電位に対して正の極性の画素信号の極性と逆極性の画素信号をデータ線に印加し、上記時間経過後サンプリング時刻まで対向電極の電位に対して正の極性の画素信号をデータ線に印加し、サンプリング時刻に対向電極の電位に対して正の極性の画素信号をサンプリングして対応データ線の浮遊容量に保持させる動作をブロック毎に繰り返すブロック順次駆動を行い、当該水平期間の終了時刻にデータ線に保持されている画素信号をサンプリングして対応画素電極及び蓄積容量に保持させることにより各画素を表示している。
【０１４３】
したがって、画素マトリクスを構成する対向電極の電位に対して正の極性の画素信号を各データ線を経て各画素に書き込む場合に、各データ線上の信号電圧の変動は平均化されて全データ線の電圧変動量は低減される。
したがって、従来のフレーム反転駆動では生じてしまっていた横クロストロークが大幅に低減される。
【０１４４】
また、上述のように、ブロック単位内の各データ線に画素信号を印加するのに先立って、その逆極性の画素信号の印加が水平期間内に必ず４回行われるから、従来のプリチャージ駆動と同じ効果がプリチャージの期間を別途取ることなしに得られ、縦クロストロークが大幅に低減される。
【０１４５】
また、先行するブロックの６つの画素信号の対応データ線へのサンプリング時刻より予め決められた時間前に、先行するブロックに直続するブロックの同極性の６つの画素信号の対応データ線への印加を行うようにしているから、先行するブロックに直続するブロックに所属するデータ線から該データ線に隣接の先行するブロックに所属するデータ線へ飛び込む信号（ノイズ）を大幅に低減させることができ、縦筋むらの発生を大幅に抑えることができる。
【０１４６】
また、これらの効果の享受と同時に、１フレームを４つのサブフレームに分割して画素マトリクスを駆動しているから、フリッカは看取され難くなる。
加えて、フリッカの発生要因であった画素ＴＦＴのリーク電流による電圧低下が、フレーム期間がサブフレーム期間と短くなることに伴って小さくなる。この電圧低下の低減により、フリッカのレベル自体も小さく抑えることができ、相乗的にフリッカの低減化を達成し得る。
【０１４７】
これらの効果を享受しつつ、フレーム反転駆動で得られる開口率の向上も同時に達成し得る。
【０１４８】
また、１フレームで１回画素信号を画素電極に書き込むようにしていると、画素信号の書き込みにより液晶分子が動き、画素容量に容量変化を生じさせ、液晶層に印加される電界強度の低下を生じさせて液晶の動作速度を低下させてしまう。
しかし、上述のように、１フレームを４つのサブフレームに分割して画素マトリクスを駆動して同じ画素信号を４回同一の画素電極へ書き込むようにしているから、画素容量に容量変化が生じたとしても、不足する電荷の補充が行われ、液晶層に印加される電界強度の低下を防ぎ、液晶の動作速度を向上させ得るという効果も同時得られる。
【０１４９】
◇第４実施例
図１５は、この発明の第４実施例である液晶表示装置へ信号を供給する外部駆動回路を示す図、また、図１６は、同液晶表示装置のデータドライバの詳細なタイミングチャート及び画素マトリクスの対向電極の電位に対して負の極性の画素信号を画素マトリクス内の対応画素に書き込むサブフレームにおけるタイミングチャートである。
【０１５０】
この実施例の構成が、第３実施例のそれと大きく異なるところは、画素マトリクスの対向電極の電位に対して負の極性の画素信号を画素マトリクス内の対応画素に書き込むようにした点にある。
すなわち、この実施例の液晶表示装置１０Ｃ（図１５には図示せず）は、画素マトリクスをサブフレーム反転駆動するサブフレーム毎の、画素マトリクスのブロック順次駆動において、各データ線へ印加される画素信号を画素マトリクスの対向電極の電位に対して負の極性にして各データ線へ印加するようにして構成される。
外部駆動回路１０４Ｃの相展開／極性反転回路１１０Ｃが、第３実施例と同様に、１フレームを４つのサブフレームに分割し、そのサブフレーム毎に１８相の１８個の画素信号に３つのブロックに分け、各ブロックを時分割して出力することは同じである。
【０１５１】
このような時分割された信号形式は、１８相の３分割される第１番目のブロック及び第１番目のブロックから数えて３つ目毎のブロックについては１水平期間内の第１番目の画素信号乃至第６番目の画素信号、第１９番目の画素信号乃至第２４番目の画素信号、…を同時に（並行して）順次出力し、次いで第２番目のブロック及び第２番目のブロックから数えて３つ目毎のブロックについては１水平期間内の第７番目の画素信号乃至第１２番目の画素信号、第２５番目の画素信号乃至第３０番目の画素信号、…を同時に（並行して）順次出力し、次いで第３番目のブロック及び第３番目のブロックから数えて３つ目毎のブロックについては１水平期間内の第１３番目の画素信号乃至第１８番目の画素信号、第３１番目の画素信号乃至第３６番目の画素信号、…を同時に（並行して）順次出力する信号であることも、第３実施例と同じである。
【０１５２】
この６個の画素信号ずつが、１ブロックとして液晶表示装置１０Ｃの画素マトリクス１２に順次に書き込まれること、及びその或る１つのブロックの６個の画素信号を対応するデータ線に印加し始めてから当該ブロックの６個の画素信号の対応データ線へのサンプリング時刻まで一定のスイッチオン時間の間スイッチアレイがオンされることも、第１実施例と同じである。
このスイッチオン時間内の前方時間の間、並列に出力される上記６個の画素信号が、画素マトリクスの対向電極電位に対して負の極性とされた画素信号の極性と逆極性の信号として出力され、続いて上記前方時間経過時から上記スイッチオン時間の終了時刻までの間は、上記負の極性の画素信号として出力されることに、第３実施例との相違がある。
このような信号形式になる１８相の画素信号が、相展開／極性反転回路１１０Ｃから液晶表示装置１０Ｃへ供給される。
この構成を除くこの実施例の各部の構成は、第１実施例と同一構成であるので、それらの各部には図１０及び図１１と同一の参照符号を付してその説明を省略する。
【０１５３】
次に、図１５及び図１６を参照して、この実施例の動作について説明する。
外部制御回路１０４Ｃの相展開／極性反転回路１１０Ｃから画素信号線Ｓ１乃至Ｓ１８に出力される１８相の画素信号は、上述したように、画素マトリクスの対向電極の電位に対して負の極性の信号となっていることを除いて、第３実施例の画素信号線Ｓ１乃至Ｓ１８上の１８相の画素信号と同じである。
また、この実施例におけるデータドライバ１４Ｂ及びゲートドライバ１６の動作も、第３実施例と同じである。
【０１５４】
データドライバ１４Ｂの走査回路３２Ｂから出力されるオン／オフ制御信号ＳＰｒによるアレイスイッチ３４ｒのオンによって、６本の対応する画素信号線上の画素信号が、６本の対応するデータ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６に印加された後、サンプリングされてデータ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６の浮遊容量に保持され、そして６個の対応する画素電極２６ｉ（６（ｒ−１）＋１）乃至画素電極２６ｉ（６（ｒ−１）＋６）及び蓄積容量２４ｉ（６（ｒ−１）＋１）乃至蓄積容量２４ｉ（６（ｒ−１）＋６）に印加されることも、第３実施例と同じである。
その場合にも、データ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６に印加される画素信号の極性は、対応画素の表示に実質的に関与しない時間（図１６では、ｔ（ｒ−１）１、ｔｒ１等で表してある時間）の間は、画素マトリクス１２の対向電極２７の電位に対して負の極性の対応画素信号の極性とは逆極性の信号である。
【０１５５】
また、データ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６に印加される画素信号の極性は、対応画素の表示に実質的に関与する時間（図１６では、ｔ（ｒ−１）２、ｔｒ２等で表してある時間）の間、画素マトリクス１２の対向電極２７の電位に対して負の極性の画素信号の極性と同極性である。
【０１５６】
したがって、上述のサンプリングが行われてデータ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６の浮遊容量に保持される６個の画素信号の電圧変動成分は、データ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６のデータ線毎に上記２種類の画素信号の信号期間の割合によって決まる値だけ相殺され、その結果としてデータ線Ｄ６（ｒ−１）＋１乃至データ線Ｄ６（ｒ−１）＋６の浮遊容量に保持される６個の画素信号の電圧変動量は低減される。
【０１５７】
そして、上記ブロック毎のサンプリングして保持する動作が最後のブロックまで終了して第１の水平期間の終了時刻に、画素電極２６１１乃至画素電極２６１６から画素電極２６１（６（Ｑ−１）＋１）乃至画素電極２６１（６（Ｑ−１）＋６）までの各画素電極と蓄積容量２４１１乃至蓄積容量２４１６から蓄積容量２４１（６（Ｑ−１）＋１）乃至蓄積容量２４１（６（Ｑ−１）＋６）までの各蓄積容量とに印加されている対応画素信号が、ゲート線Ｇ１に印加されているゲートパルスの立ち下りに応答してサンプリングされて対応画素電極及び蓄積容量に保持され、保持されている各画素信号に対応する表示が対応する画素に生ぜしめられることも、第３実施例と同じである。
【０１５８】
このような保持と表示とが、次のサブフレームの第１の水平期間が来てその終了時刻に上記と同様のサンプリングが行われるまで継続されること、上述した第１の水平期間の動作が、サブフレームを構成する水平期間数だけ繰り返されること、また、フレームを構成する他のサブフレームについても、同様の動作が繰り返されること、それら順次のサブフレームでの駆動が、先行するサブフレームに直続するサブフレームではサブフレーム全体の極性が反転させられる従来のフレーム反転駆動と同様のサブフレーム反転駆動で行われることも、第３実施例と同様である。
【０１５９】
このように、この実施例によれば、画素マトリクスを構成する対向電極の電位に対して負の極性の画素信号を印加してのサブフレーム反転駆動において、１８相の画素信号を３つのブロックに分け、各ブロック内の６つの画素信号の表示に実質的に関与しない時間の間、対向電極電位に対して負の極性の画素信号の極性と逆極性の画素信号をデータ線に印加し、上記時間経過後サンプリング時刻まで対向電極の電位に対して負の極性の画素信号をデータ線に印加し、サンプリング時刻に対向電極の電位に対して負の極性の画素信号をサンプリングして対応データ線の浮遊容量に保持させる動作をブロック毎に繰り返すブロック順次駆動を行い、当該水平期間の終了時刻にデータ線に保持されている画素信号をサンプリングして対応画素電極及び蓄積容量に保持させることにより各画素を表示している。
【０１６０】
したがって、画素マトリクスを構成する対向電極の電位に対して負の極性の画素信号を各データ線を経て各画素に書き込む場合に、各データ線上の信号電圧の変動は平均化されて全データ線の電圧変動量は低減される。
したがって、従来のフレーム反転駆動では生じてしまっていた横クロストロークが大幅に低減される。
【０１６１】
また、上述のように、ブロック単位内の各データ線に画素信号を印加するのに先立って、その逆極性の画素信号の印加が水平期間内に必ず４回行われるから、従来のプリチャージ駆動と同じ効果が別途のプリチャージ期間を取ることなしに得られ、縦クロストロークが大幅に低減される。
【０１６２】
また、先行するブロックの６つの画素信号の対応データ線へのサンプリング時刻より予め決められた時間前に、先行するブロックに直続するブロックの同極性の６つの画素信号の対応データ線への印加を行うようにしているから、先行するブロックに直続するブロックに所属するデータ線から該データ線に隣接の先行するブロックに所属するデータ線へ飛び込む信号（ノイズ）を大幅に低減させることができ、縦筋むらの発生を大幅に抑えることができる。
【０１６３】
また、フリッカの低減化、開口率の向上、液晶の動作速度の向上についても、第３実施例と同等の効果が得られる。
【０１６４】
以上、この発明の実施例を、図面を参照して詳述してきたが、この発明の具体的な構成は、これらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、上記のいずれの実施例も、２個又は３個のブロックの先行するブロックに属する６個の画素信号のデータ線への印加が終了するよりも予め決められた時間前から該先行するブロックに直続するブロックに属する６個の画素信号のデータ線への印加を開始する駆動を２個又は３個のブロックずつ順次に繰り返して画素マトリクスの各画素に所定の表示を生じさせることについて説明しているが、ブロック数を他の個数にし、かつ、画素信号の個数を同数又は他の個数にしてこの発明を実施することができる。
【０１６５】
画素信号線から対応データ線にサンプリング時刻まで継続印加される画素信号の極性と逆極性の画素信号の信号期間と元の極性の画素信号の信号期間との割合は、当該対応データ線における画素信号の変動が平均化されて変動平均値が画素の表示に与える量を低減し得る程度によって決まる。
【０１６６】
また、第１の画素信号線を経て供給される画素信号の極性と逆極性の画素信号と元の極性の画素信号とを第１の画素信号線から第１のデータ線へ先行して印加した後、先行した第１の画素信号線から第１のデータ線への上記印加に直続して行われる第２の画素信号線から第２のデータ線への印加は、先行して第１のデータ線に印加されている上記画素信号をサンプリングして第１のデータ線の浮遊容量に保持する時刻よりも上記第２のデータ線から上記第１のデータ線へノイズを伝達させるのを防止し得るに十分な時間だけ前に行うようにして、この発明を実施することができる。
【０１６７】
また、上記この発明を画素信号線から対応データ線に画素信号の極性とは逆極性の画素信号と元の極性の画素信号とを印加し、これら両画素信号を対応データ線へサンプリングして保持することにより、画素信号の変動が平均化され、当該画素の表示に有益となる画素マトリクスの駆動にも適用し得る。
また、上記いずれの実施例においても、２回のサンプリングをして画素信号を対応画素に書き込む例について説明したが、１回のサンプリングをして画素信号を対応画素に書き込む液晶表示装置にこの発明を適用して実施することもできる。
【０１６８】
また、１フレームを４つのサブフレームに分割する例について説明したが、１フレームのサブフレームへの分割数は、適宜の数にして実施し得ることは、言うまでもない。
【０１６９】
【発明の効果】
以上説明したように、この発明の構成によれば、画素マトリクスを構成する対向電極の電位に対して正又は負の極性の画素信号を用いてのサブフレーム反転駆動において、所定数の相の画素信号を所定数のブロックに分け、各ブロック内の所定数の画素信号の表示に実質的に関与しない時間の間、対向電極の電位に対して正又は負の極性の画素信号の極性と逆極性の画素信号をデータ線に印加し、上記時間経過後サンプリング時刻まで対向電極の電位に対して正又は負の極性の画素信号をデータ線に印加し、サンプリング時刻に対向電極の電位に対して正又は負の極性の画素信号をサンプリングして対応データ線の浮遊容量に保持させる動作をブロック毎に繰り返すブロック順次駆動を行い、データ線に保持されている画素信号を対応画素電極及び蓄積容量に保持させることにより各画素を表示している。
【０１７０】
したがって、画素マトリクスを構成する対向電極の電位に対して正又は負の極性の画素信号を各データ線を経て各画素に書き込む場合に、各データ線上の信号電圧の変動は平均化されて全データ線の電圧変動量は低減される。
したがって、従来のフレーム反転駆動では生じてしまっていた横クロストロークが大幅に低減される。
【０１７１】
また、上述のように、ブロック単位内の各データ線に画素信号を印加するのに先立って、その逆極性の画素信号の印加が水平期間内に対応データ線に必ず所定回行われるから、従来のプリチャージ駆動と同じ効果が別途のプリチャージ期間を取ることなしに得られ、縦クロストロークが大幅に低減される。
【０１７２】
また、先行するブロックの所定数の画素信号のデータ線へのサンプリング時刻より予め決められた時間前に、先行するブロックに直続するブロックの同極性の上記所定数の画素信号のデータ線への印加を行うようにしているから、先行するブロックに直続するブロックに所属するデータ線から該データ線に隣接の先行するブロックに所属するデータ線へ飛び込む信号（ノイズ）を大幅に低減させることができ、縦筋むらの発生を大幅に抑えることができる。
【０１７３】
また、上述の効果の享受と同時に、１フレームを所定数のサブフレームに分割して画素マトリクスを駆動しているから、フリッカは看取され難くなる。
加えて、フリッカの発生要因であった画素ＴＦＴのリーク電流による電圧低下が、フレーム期間がサブフレーム期間と短くなることに伴って小さくなる。この電圧低下の低減により、フリッカのレベル自体も小さく抑えることができ、相乗的にフリッカの低減化を達成し得る。
【０１７４】
これらの効果を享受しつつ、フレーム反転駆動で得られる開口率の向上も同時に得られる。
【０１７５】
１フレームを所定数のサブフレームに分割して画素マトリクスを駆動して同じ画素信号を所定回同一の画素電極へ書き込むようにしているから、画素容量に容量変化が生じたとしても、不足する電荷の補充が行われ、液晶層に印加される電界強度の低下を防ぎ、液晶の動作速度を向上させ得るという効果も、同時に得られる。
【図面の簡単な説明】
【図１】図１は、この発明の第１実施例である液晶表示装置の構成を示す図である。
【図２】同液晶表示装置へ信号を供給する外部駆動回路を示す図である。
【図３】同液晶表示装置のデータドライバの構成を示す図である。
【図４】同液晶表示装置のゲートドライバの構成を示す図である。
【図５】同液晶表示装置のデータドライバのタイミングチャートである。
【図６】同液晶表示装置のデータドライバの詳細なタイミングチャート及び対向電極の電位に対して正の極性の画素信号を画素マトリクスへ供給するタイミングチャートである。
【図７】同液晶表示装置のゲートドライバのタイミングチャート及びサブフレーム毎の画素信号の極性を示すタイミングチャートである。
【図８】この発明の第２実施例である液晶表示装置へ信号を供給する外部駆動回路を示す図である。
【図９】同液晶表示装置のデータドライバの詳細なタイミングチャート及び対向電極の電位に対して負の極性の画素信号を画素マトリクスへ供給するタイミングチャートである。
【図１０】この発明の第３実施例である液晶表示装置の構成を示す図である。
【図１１】同液晶表示装置へ信号を供給する外部駆動回路を示す図である。
【図１２】同液晶表示装置のデータドライバの構成を示す図である。
【図１３】同液晶表示装置のデータドライバのタイミングチャートである。
【図１４】同液晶表示装置のデータドライバの詳細なタイミングチャートである。
【図１５】この発明の第４実施例である液晶表示装置へ信号を供給する外部駆動回路を示す図である。
【図１６】同液晶表示装置のデータドライバの詳細なタイミングチャートである。
【図１７】従来の液晶表示装置の構成を示す図である。
【図１８】同液晶表示装置のデータドライバの詳細なタイミングチャート及び対向電極の電位に対して正の極性の画素信号を画素マトリクスへ供給するタイミングチャートである。
【図１９】同液晶表示装置のデータドライバの詳細なタイミングチャート及び対向電極の電位に対して負の極性の画素信号を画素マトリクスへ供給するタイミングチャートである。
【符号の説明】
１０、１０Ａ、１０Ｂ、１０Ｃ　　　液晶表示装置
１２　　　画素マトリクス
１４、１４Ｂ　　　データドライバ（サンプリング手段）
１６　　　ゲートドライバ（印加手段の一部）
１８ｉｊ　　　画素
３２　　　走査回路（サンプリング手段の一部）
３４ｋ、３４ｒ　　　スイッチアレイ（サンプリング手段の一部）
Ｓ１乃至Ｓ１８　　　画素信号線（画素信号供給手段の一部）
１１０、１１０Ｂ　　　相展開／極性反転回路（画素信号供給手段の残部）
１１２、１１２Ｂ　　　制御パルス生成回路（サンプリング手段の残部、印加手段の残部）
【図１】
2004101855.tif 000003
【図２】
2004101855.tif 000004
【図３】
2004101855.tif 000005
【図４】
2004101855.tif 000006
【図５】
2004101855.tif 000007
【図６】
2004101855.tif 000008
【図７】
2004101855.tif 000009
【図８】
2004101855.tif 000010
【図９】
2004101855.tif 000011
【図１０】
2004101855.tif 000012
【図１１】
2004101855.tif 000013
【図１２】
2004101855.tif 000014
【図１３】
2004101855.tif 000015
【図１４】
2004101855.tif 000016
【図１５】
2004101855.tif 000017
【図１６】
2004101855.tif 000018
【図１７】
2004101855.tif 000019
【図１８】
2004101855.tif 000020
【図１９】
2004101855.tif 000021
【手続補正書】
【提出日】平成14年10月11日(2002.10.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
図１８及び図１９において、ＤＣＬＫ１及びＤＣＬＫ２は、走査回路１２１を構成するシフトレジスタ（図示せず）へ供給される制御クロックパルスである。制御クロックパルスＤＣＬＫ２は、制御クロックパルスＤＣＬＫ１を反転したものである。ＳＰｇ−１、ＳＰｇ、ＳＰｇ＋１は、制御クロックパルスＤＣＬＫ１及びＤＣＬＫ２の供給を受ける走査回線１２１内のシフトレジスタから発生されるオン／オフ制御信号の各々である。
画素信号配線Ｓ１乃至Ｓ６を経て供給されて来る画素信号は、オン／オフ制御信号ＳＰｇによってオン／オフされるスイッチアレイ１１９ｇでサンプリングされて対応する６本のデータ線上に出力されて画素の表示に用いられる。
なお、ブロック分割駆動を行う液晶表示装置において、スイッチ用ＦＥＴの特性が低い場合に、ブロックに含まれるデータ線の本数を増やして高速化を図る駆動方法が、特許文献１に記載されている。
また、ｐｏｌｙ−Ｓｉ　ＦＥＴの製造方法、構造を変えてフレーム反転駆動の高速化を達成する技術が、特許文献２に記載されている。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
【特許文献１】
特開平１０−１９７８９４号公報（図１、図３、図４）
【特許文献２】
特開２００１−２２８４５７号公報（図２及び図３）
【特許文献３】
特開平０６−２６５８４６（図１）