(57)【要約】      （修正有）【課題】複数のキャリア信号を含む信号中から高次混変調歪を抑制して出力するための前置歪発生器の構成を簡略化する。【解決手段】複数のキャリア信号は、入力信号分岐器１１により二分され、一方は遅延素子１３に、他方は歪発生回路ＤＩＳに入力される。両経路でそれぞれの作用を施されたのち、結合されて主増幅器に出力される。ここで、歪発生回路においては、デュアルゲートＦＥＴを用いることにより、発生する歪量とその信号の大きさをゲートバイアスとドレインバイアスを調整することにより行われる。従来の、歪量と信号の大きさを個別に制御する場合に比較して、回路規模を小さくすることができる。【選択図】  図１
2004153301.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を第１の信号と第２の信号とに第１の結合器により分岐し、該第１の信号に歪を重畳し、該第２の信号に時間遅延を加えた後、この第１の信号と第２の信号を第２の結合器により結合して出力する歪発生回路において、
前記第１の信号に重畳する歪は、デュアルゲートトランジスタにより行われることを特徴とする歪発生回路。
【請求項２】
前記第１の信号にはさらに、位相シフトも加えられることを特徴とする請求項１に記載の歪発生回路。
【請求項３】
前記第２の信号にはさらに、位相シフトも加えられることを特徴とする請求項１に記載の歪発生回路。
【請求項４】
前記位相シフトは、第３の結合器と、該第３の結合器に接続されるダイオード素子とで構成される位相シフト回路において、該ダイオード素子に印加されるバイアス電圧を調整することにより行われる、請求項１乃至３に記載の歪発生回路。
【請求項５】
前記デュアルゲートトランジスタの第１ゲートは、前記第１の信号と結合し、該デュアルゲートトランジスタは、第２ゲートのバイアス値とドレイン電圧とを制御することにより歪量を制御する、請求項１乃至４に記載の歪発生回路。
【請求項６】
２．１ＧＨｚ帯の高周波信号を、アンテナ端子から出力する高周波信号出力モジュールであって、
請求項１に記載の歪発生回路と、
該歪発生回路の出力が入力する、互いに直列に接続された複数のユニットアンプを含む主増幅器で構成され、該複数のユニットアンプの少なくとも一つは、電界効果トランジスタを信号増幅素子とする複数の増幅段を含み、該増幅段の段間をインピーダンス可変素子で結合した増幅器であることを特徴とする高周波信号出力モジュール。
【請求項７】
前記複数のユニットアンプは、前記歪発生回路の出力が入力される第１のユニットアンプと、該第１のユニットアンプの出力が入力される第２のユニットアンプと、該第２のユニットアンプの出力がそれぞれ入力される第３のユニットアンプ、および第４のユニットアンプとで構成され、該第３のユニットアンプの出力と該第４のユニットアンプと出力とが結合されて前記アンテナ端子から出力される、
ことを特徴とする請求項６に記載の高周波信号出力モジュール。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、信号増幅器の出力段で発生する歪を相殺する様な歪を発生して、当該増幅器に送出する歪発生回路に関する。特に、携帯電話の基地局に用いられる送信段出力増幅器に有用な構成を開示する。
【０００２】
【従来の技術】
携帯電話においては、周波数帯０．８ＧＨｚ、１．５ＧＨｚ帯、１．９ＧＨｚ帯、２．１ＧＨｚ帯が用いられる。１．９ＧＨｚ帯はＰＨＳ用のものであり、２．１ＧＨｚ帯は１．５世代（次世代）の規格であるＣＤＭＡ用のものである。以下２．１ＧＨｚ帯を中心に背景技術を説明するが、同様な考えは他の周波数帯にも適用可能である。
【０００３】
２．１ＧＨｚ帯では、最小のキャリア周波数間隔が５ＭＨｚに設定されている。すなわち、２．１ＧＨｚの周波数帯で、５ＭＨｚ毎に複数本のキャリアを設定し、各キャリアに一通話の信号が重畳されて送信される。一の送信器に５ＭＨｚ間隔の複数のキャリアが入力されるので、キャリア周波数相互間の混変調歪が発生する。現在の規格では、ソフトウェア制御により同時に送信されるキャリアの最小間隔は１０ＭＨｚに設定されている。従って、基地局送信器に求められる性能として、最小１０ＭＨｚ離れた二つの信号間の混変調歪を適当に解決しなければならない。混変調歪が大きくなると、信号が隣接キャリアに漏れることになり、通話雑音の増加だでけでなく、通話の漏洩という事態も予想され、これを一般に隣接チャネル漏洩電力として、その最大値が規定されている。
【０００４】
隣接チャネル漏洩電力を低減するためには、増幅器の線形性、すなわち歪を低減する必要がある。特に、基地局用増幅器においては、３次の混変調歪が問題となる。すなわち、周波数ｆ１、ｆ２（｜ｆ２−ｆ１｜＝５ＭＨｚ）の二つの信号を増幅器に入力した場合において、｜２ｆ１−ｆ２｜あるいは｜２ｆ２−ｆ１｜の３次の歪周波数成分が、ほぼｆ１（あるいはｆ２）のごく近傍に現れることになるので、この３次歪が最も問題となる。現在、５ＭＨｚ離れた次隣接キャリアの３次の混変調歪による漏洩電力に対する規格は、−６０ｄＢｃを一つの目安としている。
【０００５】
この歪を低減するためには、増幅器自体の歪特性を改善することが最短の手法ではあるが、それだけでは要求仕様を満足することができず、歪補償回路を増幅器外部に設けることが一般的である。主増幅器で発生する歪を相殺する様な歪を主増幅器の前段回路に設けて、その歪発生量を調整するという方法がある。ここで、歪を発生する回路としては、ダイオード、或いはトランジスタ、ＦＥＴ等の三端子の増幅素子を用いた増幅器を、プリアンプとして主増幅器の前段に接続する、という方法が知られている。あるいは、特開平０６−１５２２７９に開示されている様に、複数のキャリアを含んだ入力信号を二分し、その一方にのみ出力段で発生する歪を相殺する様な歪成分を発生させ、分岐した他方の信号と位相を合わせた後重畳して、出力段の送出するものである。もしくは、出力段をその内部に取り込んで、最終出力信号中から歪成分を除去する様に、分岐信号に歪を重畳する場合もある。同様な手法は、特開２００１−３５２２２２にも開示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、ダイオード、三端子の増幅素子を用いる方法では、回路規模が小型で済む、あるいは三端子の方法においてはプリアンプと兼用できる、等の利点がある反面、歪量と信号位相の両方を同時に調整することが困難であるため、隣接チャネル漏洩電力に要求される値にまで、歪量を低減させることは困難であった。
【０００７】
一方、入力を二分して一方に歪発生素子他方に遅延素子を有する構成は、概略すると図８に示すものであった。すなわち、分岐器１１、結合器１２、遅延素子１３、歪発生回路２１、位相調整回路２２、振幅調整回路２３からなる歪発生ブロックを含む構成である。複数のキャリア信号を含む入力を分岐器に導入する。分岐器の一方の出力は歪発生回路２１、位相調整回路２２、振幅調整回路２３が直列に接続された歪発生ブロックに接続され、分岐器の他方の出力は、これら、歪発生回路、位相調整回路、振幅調整回路で生ずると同じ遅延時間を与える遅延素子１３に入力される。遅延素子自体は受動素子であるので、この部分での歪の発生はない。振幅調整回路から出力される信号と、遅延素子を経た信号を結合器で結合して、出力増幅器に入力する。結合器の出力信号中には、出力増幅器で発生する歪を相殺する歪成分が、その位相と振幅を調整された形で含まれることとなる。
【０００８】
しかしながら、この歪発生器において、歪発生経路中には、歪発生回路、位相調整回路、振幅調整回路の三つの回路ブロックが存在し、かつ、この歪発生器に接続される出力増幅器の歪を補償するためには、三つの回路ブロックそれぞれを個別に調整する必要があった。すなわち、この歪発生器を出力増幅に接続した状態で、まず歪発生回路を出力増幅器の歪が最小となる様にそのバイアス電圧を調整し、次いで位相調整器のバイアス電圧、最後に振幅調整器のバイアス電圧を個々の調整する。その後再度歪発生回路のバイアス、位相調整回路のバイアス、振幅調整回路のバイアス、という様に、出力増幅器の歪がいずれのバイアスを調整しても低減しないまで上の作業を繰り替えすことになる。
【０００９】
また、歪発生回路としては、通常はダイオード、トランジスタ等の非線形素子が用いられるが、それら素子を用いた場合には、バイアスを調整することにより入力インピーダンスがずれるため、この入力インピーダンスを整合させるための調整も必要となる。
【００１０】
【課題を解決するための手段】
本発明においては、歪発生器において出力増幅器で発生する歪を補償するための歪を発生する回路ブロックにおいて、歪発生回路と振幅調整回路とを合体させ、これをデュアルゲートトランジスタで行うことを特徴とする。従来、歪発生回路と振幅調整回路を別個独立に設けていたため、回路規模がおおきくなる点、各回路に用いられている能動素子の最適バイアス点を決定するために、調整を繰返し行わなければならなかった点は、本発明のデュアルゲートトランジスタを用いることにより解消されることとなる。
【００１１】
すなわち、デュアルゲートＦＥＴの第一のゲートに、入力信号を分岐したものを導入する。この際、分岐と第一のゲートとの間にＦＥＴの入力インピーダンスと、信号線路のインピーダンスの整合回路を挿入することができる。ＦＥＴの第二のゲート、及び、ドレインのバイアスを設定することにより、このＦＥＴで発生する歪の量およびその強度を調整することができる。従来の回路ではＦＥＴ増幅器を歪発生回路に用い、その発生量をゲートバイアスとドレインバイアスを調整することにより実現していた回路では、歪量を調整するためにゲートバイアスを変えると、この変化がインピーダンス整合回路の特性までも影響を及ぼし、整合条件を満足することができなかったが。本発明による回路では、インピーダンス整合回路の調整と、歪量を加減するためのゲートバイアスの調整とを別個独立に行うことができるため、この種と問題を回避することができる。
【００１２】
【発明の実施の形態】
（第１の実施例）
本発明よる歪発生回路の第１の例を図１に示す。入力信号はカプラ１１により、経路Ｉと経路ＩＩに分岐される。カプラは標準的な３ｄＢカプラや１０ｄＢカプラを用いることが可能である。ここで、カプラの結合度が１０ｄＢの場合には、ＩＮ端子に入力した信号のうち、−１０ｄＢの強度の信号がＣＰＬ（Ｃｏｕｐｌｅ）端子に現れ、ＯＵＴ端子には結合ロス分の約−０．９ｄＢだけ小さな信号が現れることとなる。
【００１３】
経路Ｉは遅延素子１３のみにより構成されている。遅延素子の具体的態様については、例えば、信号線の長さのみを変更することでも実現可能であるし、カプラを複数段直列に接続した形態を採用することもできる。
【００１４】
経路ＩＩは、位相調整段（ＰＨＡ）、歪発生・振幅調整段（ＤＩＳ）で構成されている。さらに歪発生・振幅調整段は、入力減衰器１（ＡＴＴ１）、バイアス／インピーダンス整合器１（Ｚ１）、増幅器（ＡＭＰ）、インピーダンス整合器２（Ｚ２）、出力減衰器２（ＡＴＴ２）、で構成されている。経路ＩＩにより、歪、振幅、および位相が調整された信号は、カプラ１２により合成される。すなわち、経路ＩＩからの信号はカプラ１２のＣＰＬ端子に入力され、また、経路Ｉからの信号はカプラ１２のＯＵＴ端子に入力される。カプラ１２のＩＳＯ端子は抵抗によりインピーダンス整合されているので、カプラ１２のＩＮ端子からは、経路Ｉからの信号と経路ＩＩからの信号が合成されたものが出力される。
【００１５】
経路ＩＩの各回路ブロックにつき、以下に説明を加える。ここで、コンデンサについては、通常の回路記号を、抵抗については実線による箱形状で、インダクタについては点線による箱形状で表した。
【００１６】
位相調整段（ＰＨＡ）は第３のカプラと二つのダイオード、およびこれら二つのダイオードへのバイアス設定用の能動素子群とで構成されている。カプラ１１により分岐された信号は、位相調整段のカプラのＩＮ端子に入力され、またこのカプラのＯＵＴ端子には第１のダイオードが接続されている。ＣＰＬ端子にも第２のダイオードが接続され、この位相調整段の出力はＩＳＯ端子から取り出される。ＯＵＴ端子から外部を見込んだ配線には第１のダイオードしか接続されていないので、このダイオードにより信号の反射が発生し、この反射信号の一部はカプラのＩＳＯ端子に現れる。また、ＩＮ端子に入力しＣＰＬ端子に現れる結合信号も、ＣＰＬ端子から外部を見込んだ経路には第２のダイオードしか接続されていないため、このダイオードで信号の反射が発生し、この反射信号もＩＳＯ端子に現れる。すなわち、ＩＳＯ端子には、第１のダイオードおよび第２のダイオードの双方で反射した信号が結合されたものが現れることとなる。
【００１７】
ここで、これらダイオードに印加するバイアスの強度を変化させることにより、ダイオードの接合容量が変化するため、これらダイオードのインピーダンスが変化する。このインピーダンスの変化により、反射信号の位相が変化し、ＩＳＯ端子に現れる信号の位相を調整できることとなる。
【００１８】
歪発生・振幅調整段における二つの減衰器（ＡＴＴ１、ＡＴＴ２）はともに、π型の減衰器で構成されている。第１の減衰器ＡＴＴ１と位相調整段との間に接続されているコンデンサは、直流遮断用のコンデンサであり、位相調整段のカプラに接続されているダイオードのバイアス電圧を適正に保つたものでものである。従い、所定の周波数帯域内では、このコンデンサによるインピーダンスはほとんど無視できる。減衰器１、減衰器２についてはπ型の回路を示しているが、これをＴ型の構成とすることも可能である。
【００１９】
バイアス・インピーダンス整合器Ｚ１は信号経路に直列に接続される直流遮断用コンデンサと、このコンデンサの一端と電源との間に接続されるインダクタンスとで構成される。インダクタンスの他方にはバイパス用コンデンサが接続されており、この端子にデュアルゲートＦＥＴの一方のゲート端子（第１ゲート）のゲートバイアスが供給される。本例のＦＥＴでは、この第１ゲートは接地電位に設定されており、他方のゲート端子のバイアスを調整することのみで、このデュアルゲートで発生する歪の量を調整している。
【００２０】
増幅器ＡＭＰは、一段のデュアルゲートＦＥＴで構成される。このデュアルゲートＦＥＴの第１ゲートは、上記した様に接地電位にバイアスされている。ドレイン端子には可変の電源にインダクタンスを介して接続される。また、ドレイン端子と第２ゲート端子との間に抵抗とコンデンサとにより帰還が施され、所定帯域内での周波数特性の平坦性を高めている。コンデンサの容量値は、所定帯域（本例の場合には約２ＧＨｚ）内でほとんどショートとみなせる容量値であればよく、また、コンデンサと並列に接続されるインダクタンスは、ドレインから第２ゲートに、第２ゲートをバイアスするためのバイアス電圧を供給するためのものであり、この所定帯域内ではほとんどオープンとみなせるインダクタンスの値が必要である。このインダクタンス、帰還回路の抵抗および、第２ゲートと接地との間に接続されている半固定抵抗の直列回路により、第２ゲートには、ドレインバイアスを帰還抵抗と半固定抵抗とで分圧した値のバイアスが設定されることとなる。出力インピーダンス整合器は、信号経路に直列に挿入される二つのコンデンサと、これらコンデンサの共通ノードと接地との間に接続されるインダクタンスで構成される。ＦＥＴのドレインのインピーダンスと、次段の減衰器器のインピーダンスとの間の整合を採るために設けられている。インダクタンスは、ショートスタブ（所定周波数帯域でインダクタンスとみなせる長さ、幅を有する配線パターン）で代用することも可能である。
【００２１】
この増幅器において、第２ゲートのバイアス電圧、および、ドレイン供給電圧の二つの電圧を設定することで、発生する歪の量、および、歪を含んだ信号の出力を調整することが可能となる。
【００２２】
第２の減衰器ＡＴＴ２は、π型に接続された抵抗網により構成されている。本例の場合には約−６ｄＢの減衰量を確保している。この減衰器をＴ型の抵抗網で構成することも可能である。
【００２３】
減衰器ＡＴＴ２から出力された信号は、カプラ２のＩＳＯ端子に入力される。また、カプラ２のＩＮ端子には、カプラ１で分岐され、遅延素子を通過した信号が入力される。カプラ２のＣＰＬ端子が抵抗により終端されているので、この部分で反射が発生せず、ＩＳＯ端子に入力された経路ＩＩの信号もＯＵＴ端子に現れる。すなわち、経路Ｉの信号と経路ＩＩの信号がカプラ２で合成されることとなる。
【００２４】
ここで、経路Ｉにおいては、非線形素子は一切挿入されていないので、本歪発生器に入力された信号中に含まれる歪以外は発生しない。その一方経路ＩＩには、歪発生回路に入力した信号自信に予め含まれている歪に加え、増幅器ＡＭＰで新たに発生した歪が含まれている。カプラＩＩに経路Ｉ、経路ＩＩの信号を合成することで、歪発生回路の出力には新たな歪を含んだ信号が現れる。また、カプラ２で両信号を合成するために、経路Ｉの遅延素子の遅延時間量は、当に経路ＩＩを信号が伝播する時間に該当する値に調整され、さらに、両信号の位相は、経路ＩＩに挿入された位相調整器により微細に調整される。従い、歪発生器の出力に現れる信号中には、両経路の相違による位相歪は一切含まれないこととなる。
【００２５】
合成信号に含まれる新たな歪成分の値は、本歪発生回路に接続される主増幅器が発生する歪の量を相殺する値に、経路ＩＩに挿入された増幅器ＡＭＰのバイアスを設定することで調整される。
【００２６】
（第１の主増幅器）
歪発生器の出力は、主増幅器に導かれ増幅された後、携帯電話の基地局アンテナから送信されることととなる。続いて、歪発生器の信号が入力される主増幅器について説明する。
【００２７】
主増幅器は三段の増幅器で構成され、最終段は同一構成の二つの増幅器が並列に接続されたものである。第一段の利得は１３ｄＢ（＠１．８Ｗ）、第二段は１２ｄＢ（＠５．０Ｗ）、そして、最終段は９ｄＢ（＠２２Ｗ）に設定され、２０Ｗの信号を出力することができる。各段増幅器の基本構成を図２（ａ）に示す。三段のＦＥＴ増幅器で構成され、後段になるほどＦＥＴの大きさが大きく設定される。入力された信号は、減衰器ＡＴＴ、初段ＦＥＴ用のバイアス設定・インピーダンス整合回路を経て、初段ＦＥＴ１のゲートに入力される。ＦＥＴ１はソースが接地された固定バイアスで駆動され、そのドレインとゲートとの間には抵抗とコンデンサの直列接続からなる帰還回路が設けられている。増幅帯域を広く設定するためである。次段ＦＥＴのゲートバイアス設定回路と、初段ＦＥＴのドレインとの間には、第１のトリマコンデンサを用いた整合回路が挿入される。次段ＦＥＴもソースが直接接地された固定バイアスで駆動され、また、ドレインとゲートの間に抵抗、コンデンサとからなる帰還回路が設けられる点も、初段増幅段と同様である。第二段ＦＥＴのドレイン出力が最終段ＦＥＴのゲートに入力される。第二段ＦＥＴと最終段ＦＥＴとの間にも、第２のトリマコンデンサを含む整合回路が設けられている。最終段ＦＥＴは、ソースが直接接地された固定バイアスで駆動される点において、他の段と同様であるが、最終段のみは、そのドレインとゲートとの間に帰還回路は設けられていなお。帰還回路を設けることによる利得の減少を回避するのがその理由である。最終段ＦＥＴのドレインからインピーダンス整合回路を介して信号が出力される。
【００２８】
ここで、第１のトリマコンデンサ、および第２のトリマコンデンサの値を適宜調整することにより、この三段増幅に周波数特性を変化させることが可能となる。例えば、第１のトリマコンデンサの容量値を大きく設定すると、周波数特性は高周波域で持ち上がる特性となり、逆に第２のトリマコンデンサの値を大きく設定すると、低周波域で持ち上がる特性を示すこととなる。二つのコンデンサの値を、回路素子、特にＦＥＴの特性に合わせて適宜設定することで、この三段増幅器の周波数特性を、２ＧＨｚ帯でほぼ平坦な特性であるようにすることができる。
【００２９】
図２（ｂ）は、図２（ａ）で示された増幅器を組み合わせて、周波数２．１ＧＨｚ帯の信号をアンテナから出力する高周波増幅器の構成を示すブロック図である。Ａｍｐ１は本発明による歪発生器からの歪を含んだ信号が入力され、利得約１３ｄＢを有する線形増幅器である。Ａｍｐ２は利得約１２ｄＢを有し、その構成はＡｍｐ１と同様のものである。Ａｍｐ３とＡｍｐ４は、それぞれＡｍｐ２の出力が入力される最終段の増幅器である。それらの出力が重畳されてアンテナより出力される。この様に最終段の増幅器を並列動作させることにより、歪の発生、特に３次歪の発生を高出力下においても低減することが可能となる。本例においては、Ａｍｐ３、Ａｍｐ４の並列動作時の全利得は約９ｄＢに設定した。その結果、この増幅器全段での総合利得は３４ｄＢとなる。
【００３０】
続いて、この歪増幅器と主増幅器とを組合せた時の、三次歪の削減の効果について説明する。
【００３１】
図３は、歪発生器についての、入力信号強度と位相変化及び利得変化の様子を、２ＧＨｚ帯の各チャネル（２．１４ＧＨｚ、±３０ＭＨｚ、±５０ＭＨｚ）５点について示している。入力が大きくなると位相は次第に位相遅れが生じ、また、利得（歪発生器において増幅作用はなく、減衰作用のみが現れるゆえに実際には損失をあらわす）は次第にプラス方向にずれる、すなわち、損失が少なくなってくる。
【００３２】
一方、図４は、主増幅器のみの場合の入力信号強度と、位相変化、および利得変化の様子を示している。各チャネルともに入力信号強度が大きくなるにつれ、位相の回転が進み、また、利得は入力が大きくなるにつれて次第に減少する。低信号入力時には、おおよそ３１．７ｄＢの利得であったものが、入力１０ｄＢｍでは周波数によってバラツキがあるものの、３１ｄＢ〜３１．７ｄＢの幅にある。入力１５ｄＢｍでは、２９ｄＢ前後に減少してしまう。
【００３３】
そして、図５は、歪発生器と主増幅器を接続した状態で同様の観測を行った結果である。歪発生器による位相遅れと、主増幅器による位相進みが相殺され、入力信号強度１０ｄＢｍ程度までは、各周波数によってほぼ同様の位相変化の様子が示される。入力１０ｄＢｍを超えると位相補償は限界を超えるものの、各周波数においてその変化は、位相進み１０°以内に収まっている。利得については、歪発生器による損失分数ｄＢが主増幅器の利得から減じられるため、その絶対値は２８ｄＢ程度に低下するものの、各周波数によるバラツキが減少し、また、入力１０ｄＢｍ程度までは、各周波数における減少の挙動の様子がほぼ一致したものとなっている。
【００３４】
図６は、歪発生器と主増幅器を組み合わせた場合における、三次歪の減少の様子を示す測定結果である。測定は、周波数２．１４ＧＨｚのチャネル出力を２５ｄＢｍ、２．１５ＧＨｚのチャネルの出力を２５ｄＢｍに設定し、２．１４ＧＨｚのチャネルに対し隣接チャネル漏洩電力の様子を観測した。次世代携帯電話の規格では、最近接チャネルの周波数間隔は５ＭＨｚと規定されているが、ソフトウェアの制御によって、最近接チャネルが同時に用いられることは制限されている。従い、同時に送信される最近接チャネルの周波数間隔は１０ＭＨｚとなり、対象とするチャネルに対して５ＭＨｚ離れた周波数における歪量が問題とされる。主増幅器のみの構成（図６（ａ））では、５ＭＨｚ離れた周波数における信号の量はキャリアの大きさに比較しほぼ−５３ｄＢｃに達する。一方、本発明により歪発生器を備えた構成においては、同様に５ＭＨｚ離れた周波数における信号の量は−６４ｄＢｃにまで１０ｄＢｃ以上も低下させることが可能である。ここで、５ＭＨｚ離れた信号成分の大多数は３次歪の成分である。この値は、次世代のシステムに要求される値−５８ｄＢｃを十分に克服するものとなっている。
【００３５】
（第２の実施例）
引き続き、本発明による歪発生器の第２の例について説明する。
【００３６】
図７は、歪発生器の第２の構成を示し、第４のカプラ１４では、歪発生器に入力された信号がＩＮ端子に、ＩＳＯ端子はマッチングインピーダンスを介して接地に、そして、ＣＰＬ端子が第Ｉの経路、ＯＵＴ端子が第ＩＩの経路として出力される。第１の例とはＩの経路とＩＩの経路とのカプラへの接続の様子が逆になっている。経路Ｉには、第１の実施例における遅延素子に代え、複数の位相調整器が直列に接続されている。一方、経路ＩＩには、位相調整段は設けられず、カプラ１４の出力が直接歪発生・振幅調整段に入力される。そして、歪発生・振幅調整段の出力がカプラ１５のＣＰＬ端子に入力し、また、位相調整段の出力がカプラ１５のＯＵＴ端子に入力し、カプラ５のＩＮ端子から、両者の合成信号が出力し、主増幅に導かれる。
【００３７】
経路ＩＩの歪発生・振幅調整段の回路構成は、実施例１のそれと同様である。すなわち、第１のπ型減衰器ＡＴＴ１、バイアス・インピーダンス整合器Ｚ１、デュアルゲートＦＥＴによる増幅器ＡＭＰ、コンデンサとインダクタとで構成される出力インピーダンス整合器Ｚ２、および第２の減衰器ＡＴＴ２、とが直列に接続される。カプラ１４のＯＵＴ端子の出力は直流遮断用のコンデンサを介して減衰器１（ＡＴＴ１）に入力し、以下インピーダンス整合、増幅／歪発生、インピーダンス整合、減衰器を経て出力側カプラに導かれる。
【００３８】
一方経路Ｉには、遅延素子に代えて複数の位相調整器が接続される。すなわち、直流遮断用のコンデンサを介して、カプラ１４のＣＰＬ端子出力は第１の位相調整器に入力される。この位相調整器において、位相と遅延量が調整された信号は、再度直流遮断用コンデンサを介して次段の位相調整器に入力する。以下、この位相調整器複数を経た後、経路Ｉの信号はカプラ１５のＯＵＴ端子に入力して、経路ＩＩを経た信号と合成されてカプラ１５のＩＮ端子から出力する。
【００３９】
位相調整器の構成は、第１の位相調整器とほぼ同様の構成を有している。すなわち、入力信号はカプラのＩＮ端子に入力し、ＯＵＴ端子にはダイオードが接続される。一方ＣＰＬ端子にもダイオードが接続され、ＩＳＯ端子から信号が出力される。ＯＵＴ端子、ＣＰＬ端子に接続されたダイオードは、インピーダンス的には整合が採れていないので、このダイオードで反射が生じて信号がカプラに戻る。例えば、ＯＵＴ端子から反射により戻った信号はＩＳＯ端子に結合する。また、ＩＮ端子と結合するＣＰＬ端子についてもダイオードにより反射が生じ、この反射信号は直接ＩＳＯ端子に現れることとなる。
【００４０】
ダイオードのバイアスを変化させてダイオードの接合容量を調整することで、反射量のみでなく、ＩＮ端子−ＩＳＯ端子間の信号の遅延量、および両者の位相差をもかえることが可能となる。接合容量の可変幅に制限があるため、位相調整器一段当たりの遅延時間、位相変化の大きさも限界がある。そのため、同様構成を有する位相調整器を複数段直列に接続することにより、経路ＩＩで生ずる遅延時間、位相変化量に一致するそれぞれ、時間、位相変化を実現することが可能である。
【００４１】
なお、ダイオードのバイアスの調整は、ＩＮ端子、ＩＳＯ端子に接続された抵抗網を介して行うことが可能である。この際、位相調整段の段間コンデンサが、直流成分を遮断して、ダイオードに印加されるバイアス電圧が適正に設定される様に機能する。位相調整器に用いるダイオードの大きさを変えることで、遅延時間、位相変化量の変化幅を調整することが可能である。例えば、本例では、ダイオード一個がそれぞれＯＵＴ端子、ＣＰＬ端子に接続される構成を示しているが、端的には、ダイオードを二個並列に接続することで、同じバイアス電圧に対して、接合容量値を２倍にすることが可能となり、最大の遅延時間、位相変化量を約二倍にすることもできる。この場合いは、最小の遅延時間、位相変化量も二倍になる点に留意する必要がある。本第２の例の歪増幅器においても、三段構成の主増幅器と組み合わせることにより、三次歪を効果的に低減できることを確認した。また、隣接チャネル漏洩電力についても、−７０ｄＢｃの値を実現できた。
【００４２】
【発明の効果】
本発明による歪発生器においては、デュアルゲートＦＥＴを採用することにより、小型で歪発生効果の大きい、換言すれば、主増幅器と組み合わせた場合に、三次歪の低減効果の大きい増幅器を構成することが可能となる。
【図面の簡単な説明】
【図１】本発明に係わる第１の例を示す図である。
【図２】本発明による歪発生回路と組み合わせて使用される主増幅器の回路図ブロック図であり（ａ）、この主増幅器を用いた基地局用増幅器のブロック図を表す（ｂ）。
【図３】本発明による歪発生回路のみ動作させた時に、入力信号レベルと（ａ）入出力信号の位相差の関係を表す、および（ｂ）同入力信号レベルと利得の関係を２．１４ＧＨｚを中心に前後３０ＭＨｚの周波数間隔で測定された結果を表す。
【図４】本発明の歪発生回路と組み合わせて用いられる主増幅器単独で、入力信号レベルと、（ａ）入出力信号間の位相差の関係、および、（ｂ）利得特性を、２．１４ＧＨｚの周波数を中心として前後３０ＭＨｚの周波数間隔で測定した結果を表す。
【図５】本発明による歪発生回路と主増幅器とを組み合わせた時に、（ａ）入力信号レベルと入出力信号間の位相差、および（ｂ）同レベルと利得特性の関係を表す図である。
【図６】本発明の歪発生回路と主増幅器とを組み合わせた時の２．１４ＧＨｚに対する歪信号スペクトルの様子（ｂ）を、（ａ）歪発生回路を用いない場合と比較した図である。
【図７】本発明に係わる第２の例を示す図である。
【図８】従来の歪発生回路を示す図である。
【符号の説明】
１１…  入力信号分岐器
１２…信号結合器
１３…遅延素子
ＰＨＡ１、ＰＨＡ２…位相調整段
ＡＴＴ１、ＡＴＴ２…減衰段
Ｚ１、Ｚ２…インピーダンス整合段
ＡＭＰ…増幅器
ＤＩＳ…歪発生／振幅調整段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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