(57)【要約】【課題】配線構造中にボイドや表面割れのない半導体装置等を製造する。【解決手段】ＦＳＧ膜１０５等の絶縁膜に凹部１０６及び配線溝１０７を形成した後、ＦＳＧ膜１０５の上にＣｕ膜を凹部１０６等が埋まるように堆積する。該Ｃｕ膜に対して第１の熱処理を行なってＣｕ膜１１１を形成した後、Ｃｕ膜１１１における凹部１０６等の外側の部分を除去する。その後、残存するＣｕ膜１１１に対して、その表面が露出した状態で第２の熱処理を行なう。【選択図】　　　図５
2004056096.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜に凹部を形成する工程と、
前記絶縁膜の上に導電膜を前記凹部が埋まるように堆積する工程と、
前記導電膜に対して第１の熱処理を行なう工程と、
前記第１の熱処理を行なった後に、前記凹部の外側の前記導電膜を除去する工程と、
前記凹部の外側の前記導電膜を除去した後に、残存する前記導電膜に対して、その表面が露出した状態で第２の熱処理を行なう工程とを備えていることを特徴とする配線構造の形成方法。
【請求項２】
前記凹部は、ホールと、前記ホールの上に形成され且つ前記ホールと接続する配線溝とから構成されていることを特徴とする請求項１に記載の配線構造の形成方法。
【請求項３】
前記第１の熱処理を行なった状態において、前記ホール内の前記導電膜の結晶粒は前記配線溝内の前記導電膜の結晶粒よりも小さく且つ前記配線溝内の前記導電膜の結晶粒は前記凹部の外側の前記導電膜の結晶粒よりも小さいことを特徴とする請求項２に記載の配線構造の形成方法。
【請求項４】
前記第１の熱処理を行なった状態において、前記凹部内の前記導電膜の結晶成長が完了していない一方、前記第２の熱処理を行なった状態において、前記凹部内の前記導電膜の結晶成長が完了することを特徴とする請求項１に記載の配線構造の形成方法。
【請求項５】
前記第１の熱処理を行なった状態において、前記凹部内の前記導電膜の結晶粒は前記凹部の外側の前記導電膜の結晶粒よりも小さいことを特徴とする請求項１に記載の配線構造の形成方法。
【請求項６】
前記第２の熱処理は前記第１の熱処理よりも高温で行なわれることを特徴とする請求項１に記載の配線構造の形成方法。
【請求項７】
前記第１の熱処理は１００℃以上で且つ２００℃未満の温度で行なわれることを特徴とする請求項６に記載の配線構造の形成方法。
【請求項８】
前記第２の熱処理は２００℃以上で且つ５００℃未満の温度で行なわれることを特徴とする請求項６に記載の配線構造の形成方法。
【請求項９】
前記第２の熱処理は前記第１の熱処理よりも長時間行なわれることを特徴とする請求項１に記載の配線構造の形成方法。
【請求項１０】
前記凹部の幅は０．２５μｍ以下であることを特徴とする請求項１に記載の配線構造の形成方法。
【請求項１１】
前記導電膜は銅又は銅を含む合金よりなることを特徴とする請求項１に記載の配線構造の形成方法。
【請求項１２】
前記凹部の外側の前記導電膜を除去する工程において化学的機械研磨法を用いることを特徴とする請求項１に記載の配線構造の形成方法。
【請求項１３】
第１の配線構造と第２の配線構造とを有する電子デバイスの製造方法であって、
前記第１の配線構造の形成方法は、
基板上の第１の絶縁膜に第１の凹部を形成する工程と、
前記第１の絶縁膜の上に第１の導電膜を前記第１の凹部が埋まるように堆積する工程と、
前記第１の導電膜に対して第１の熱処理を行なう工程と、
前記第１の熱処理を行なった後に、前記第１の凹部の外側の前記第１の導電膜を除去する工程と、
前記第１の凹部の外側の前記第１の導電膜を除去した後に、残存する前記第１の導電膜に対して、その表面が露出した状態で第２の熱処理を行なう工程とを備え、
前記第２の配線構造の形成方法は、
前記基板上の第２の絶縁膜に第２の凹部を形成する工程と、
前記第２の絶縁膜の上に第２の導電膜を前記第２の凹部が埋まるように堆積する工程と、
前記第２の導電膜に対して第３の熱処理を行なう工程と、
前記第２の凹部の外側の前記第２の導電膜を除去する工程とを備え、
前記第２の凹部の幅は前記第１の凹部の幅よりも大きいことを特徴とする電子デバイスの製造方法。
【請求項１４】
前記第１の凹部の幅は０．２５μｍ以下であり、
前記第２の凹部の幅は０．２５μｍよりも大きいことを特徴とする請求項１３に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置等の電子デバイスにおける配線構造の形成方法に関するものである。
【０００２】
【従来の技術】
従来の配線構造の形成方法として、ＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ　）工程前に熱処理（以下、アニールと称する）を行なう第１の従来例（例えば特許文献１参照）と、ＣＭＰ工程後にアニールを行なう第２の従来例（例えば特許文献２参照）とがある。以下、これらの主な２つの従来の配線形成方法について、絶縁膜に形成された配線溝に配線を形成する場合を例として図面を参照しながら説明する。
【０００３】
図９（ａ）〜（ｆ）は、「ＣＭＰ工程前」に「アニール」を行なう第１の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【０００４】
まず、図９（ａ）に示すように、基板１上にＳｉＯ２　絶縁膜２を堆積し、続いてエッチングストッパー膜３を成膜した後、ＳｉＯＦよりなる層間絶縁膜４を成膜する。後述するように、層間絶縁膜４には、銅を埋め込むための溝が設けられる。
【０００５】
次に、図９（ｂ）に示すように、層間絶縁膜４上にフォトレジストを塗布した後、露光及び現像を行なって、配線溝形成領域に開口部を持つレジストマスク５を形成する。
【０００６】
その後、レジストマスク５を用いて層間絶縁膜４に対してエッチングを行なうことにより、図９（ｃ）に示すように、溝６を形成し、その後、レジストマスク５を除去する。
【０００７】
続いて、図９（ｄ）に示すように、溝パターンが形成された基板１の上に、スパッタ法を用いてバリア膜７及びＣｕスパッタ膜８を順次成膜する。
【０００８】
次に、図９（ｅ）に示すように、電解メッキ法等を用いて溝６が完全に埋まるようにＣｕメッキ膜９を成膜した後、２５０〜４００℃程度の温度でアニール処理を行なう。これにより、Ｃｕスパッタ膜８はＣｕメッキ膜９と一体化する。
【０００９】
続いて、図９（ｆ）に示すように、ＣＭＰ（化学的機械研磨）法により、溝６の外側のＣｕメッキ膜９及びバリア膜７を除去して層間絶縁膜４の表面を露出させると共に、層間絶縁膜４及び残存するＣｕメッキ膜９のそれぞれの表面を平坦化する。これにより、溝６に埋め込まれた銅よりなる銅配線を形成することができる。
【００１０】
図１０（ａ）〜（ｅ）は、「ＣＭＰ工程後」に「アニール」を行なう第２の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【００１１】
まず、図１０（ａ）に示すように、シリコン基板１１上にプラズマＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ　）法を用いて下地酸化膜１２を堆積し、続いて同様の方法により、ＳｉＮ膜１３及びＳｉＯ２　膜１４を順次堆積する。続いて、レジストパターン（図示省略）をマスクとしてＳｉＯ２　膜１４に対してエッチングを行なうことにより、ＳｉＮ膜１３に達する凹部を形成した後、該レジストパターン及びＳｉＮ膜１３の露出部分を除去することによって配線用溝１５を形成する。
【００１２】
次に、図１０（ｂ）に示すように、配線用溝１５が形成されたＳｉＯ２　膜１４の上に、スパッタリング法によってバリアメタルＴａＮ膜１６を堆積させた後、その上にＣｕシード膜１７を堆積する。
【００１３】
その後、図１０（ｃ）に示すように、電解メッキ法を用いて、ＳｉＯ２　膜１４の上に配線用溝１５が完全に埋まるようにＣｕメッキ層１８を堆積する。
【００１４】
続いて、図１０（ｄ）に示すように、ＣＭＰ法によって、配線用溝１５の外側のＣｕメッキ層１８、Ｃｕシード膜１７及びバリアメタルＴａＮ膜１６をそれぞれを除去してＳｉＯ２　膜１４の表面を露出させる。これにより、配線用溝１５にＣｕ埋め込み配線層１９が形成される。
【００１５】
次に、温度を３００〜５００℃に、保持時間を５〜２０００秒に設定してアニール処理を行なうことにより、図１０（ｅ）に示すように、Ｃｕ埋め込み配線層１９に含まれている水分、水素及び二酸化炭素等を除去すると共に、Ｃｕ埋め込み配線層１９のグレインサイズを大きくする。
【００１６】
以上の工程を経ることにより、半導体装置の銅配線を形成することができる。
【００１７】
【特許文献１】
特開２０００―２７７５２０号公報
【特許文献２】
特開平１１−１８６２６１号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、前述の第１及び第２の従来例にはそれぞれ、以下に説明するような問題点がある。
【００１９】
図１１は第１の従来例における問題点を説明するための図である。
【００２０】
図１１に示すように、下部配線層２２が埋め込まれた絶縁膜２１の上にはＳｉＮ膜２３、ＳｉＯ２　膜２４及びＦＳＧ膜（フッ素添加シリコン酸化膜）２５が順次形成されている。ＳｉＮ膜２３、ＳｉＯ２　膜２４及びＦＳＧ膜２５には、凹部２６及び配線溝２７が設けられている。詳しくは、凹部２６は、ＳｉＮ膜２３及びＳｉＯ２　膜２４に形成され且つ下部配線層２２に達するビアホール２６ａと、ＦＳＧ膜２５に形成され且つビアホール２６ａと接続する配線溝２６ｂとから構成されている。また、配線溝２７も、配線溝２６ｂと同様にＦＳＧ膜２５に形成されている。ＦＳＧ膜２５の上には凹部２６及び配線溝２７が途中まで埋まるようにバリア膜２８が形成されていると共に、バリア膜２８の上には凹部２６及び配線溝２７が完全に埋まるように銅膜（上部配線層用導電膜）２９が形成されている。
【００２１】
第１の従来例に係る配線構造の形成方法によれば、「ＣＭＰ工程前」に「アニール」を行なう。すなわち、凹部２６及び配線溝２７からはみ出した銅膜２９の除去を行なうＣＭＰ工程の前に銅膜２９に対してアニールを行なう。ところが、第１の従来例においては、銅膜２９に対してアニールを行なうと、図１１に示すように、金属配線層となる銅膜部分にボイド（空洞）３０が発生してしまうという問題がある。
【００２２】
ボイド３０が発生する原因は次のように考えられる。すなわち、「ＣＭＰ工程前」に「アニール」を行なう第１の従来例においては、銅膜２９の体積が大きい状態で、ＣＭＰ工程前に２５０〜４００℃という比較的高温でアニール処理を行なう。このため、アニール直後において銅膜２９中に含有されていた欠陥（例えば粒界に沿って存在する原子レベルの空孔）がビアホール２６ａに凝集してしまうと共に、これらの欠陥を完全に除去することができないまま銅膜２９の結晶成長が完了してしまう。これにより、図１１に示すように、ビアホール部分のような、幅が狭い箇所にボイド３０が発生する。その結果、配線抵抗が上昇するため、半導体装置の歩留まりが低下すると共に半導体装置の信頼性が低下する。このような現象は、配線溝やビアホール等の凹部の幅が０．２５μｍ以下になると、より顕著に生じる。
【００２３】
図１２は第２の従来例における問題点を説明するための図である。
【００２４】
図１２に示すように、下部配線層４２が埋め込まれた絶縁膜４１の上にはＳｉＮ膜４３、ＳｉＯ２　膜４４及びＦＳＧ膜４５が順次形成されている。ＳｉＮ膜４３、ＳｉＯ２　膜４４及びＦＳＧ膜４５には凹部４６及び配線溝４７が設けられている。詳しくは、凹部４６は、ＳｉＮ膜４３及びＳｉＯ２　膜４４に形成され且つ下部配線層４２に達するビアホール４６ａと、ＦＳＧ膜４５に形成され且つビアホール４６ａと接続する配線溝４６ｂとから構成されている。また、配線溝４７も、配線溝４６ｂと同様にＦＳＧ膜４５に形成されている。凹部４６及び配線溝４７にはそれぞれ、バリア膜４８を介して銅膜（上部配線層用導電膜）４９が埋め込まれている。また、ＦＳＧ膜４５の上及び銅膜４９の上にはＳｉＮ膜５０が形成されている。
【００２５】
第２の従来例に係る配線構造の形成方法によれば、「ＣＭＰ工程後」に「アニール」を行なう。すなわち、凹部４６及び配線溝４７からはみ出した銅膜４９の除去を行なうＣＭＰ工程の後に銅膜４９に対してアニールを行なう。ところが、第２の従来例においては、銅膜４９に対してアニールを行なうと、図１２に示すように、例えば凹部４６に埋め込まれた銅膜４９の表面に表面割れ５１や亀裂５２が発生してしまうという問題がある。
【００２６】
表面割れ５１や亀裂５２が発生する原因は次のように考えられる。すなわち、「ＣＭＰ工程後」に「アニール」を行なう第２の従来例においては、凹部４６等に埋め込まれた状態の銅膜４９に対してアニールを行ない、それにより銅膜４９の結晶成長を完了させる。このため、既に平坦化されている銅膜４９の表面に該膜中の欠陥が凝集すると共に銅膜４９に不均一な収縮が生じるので、図１２に示すように、表面割れ５１や亀裂５２が発生する。尚、第２の従来例において、銅膜４９よりなる配線構造の形成後、その上面全体にＳｉＮ膜５０を堆積しているが、ＳｉＮ膜５０は段差被覆性が低いため、ＳｉＮ膜５０によって表面割れ５１や亀裂５２を埋め込むことはできない。その結果、配線となる銅膜４９の表面の表面割れ５１等の表面欠陥は放置されることになるため、これが銅原子の表面拡散の経路となってエレクトロマイグレーション耐性が著しく劣化してしまう。
【００２７】
前記に鑑み、本発明は、配線構造中にボイドや表面割れのない半導体装置等の電子デバイスを製造する方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者は、導電膜中の欠陥を段階的に除去するために「ＣＭＰ工程の前後」に「アニール」を分けて行ない、それによりアニール処理時又はアニール処理後に導電膜中の欠陥が配線の内部又は表面に凝集することを抑制してボイド又は表面割れ等の発生を防止する方法を着想した。
【００２９】
具体的には、本発明に係る配線構造の形成方法は、絶縁膜に凹部を形成する工程と、絶縁膜の上に導電膜を凹部が埋まるように堆積する工程と、導電膜に対して第１の熱処理を行なう工程と、第１の熱処理を行なった後に、凹部の外側の導電膜を除去する工程と、凹部の外側の導電膜を除去した後に、残存する導電膜に対して、その表面が露出した状態で第２の熱処理を行なう工程とを備えている。
【００３０】
本発明の配線構造の形成方法によると、絶縁膜に設けられた凹部が埋まるように導電膜を堆積した後、該導電膜に対して第１の熱処理を行ない、その後、凹部の外側の導電膜を除去する。続いて、残存する導電膜、つまり凹部に埋め込まれた導電膜に対して第２の熱処理を行ない、それによって該導電膜よりなる配線を完成させる。すなわち、本発明の配線構造の形成方法によると、凹部外側の導電膜（埋め込み配線材料）の除去を行なう工程（以下、除去工程と称する）の前後にそれぞれアニールを少なくとも一回ずつ行なうため、導電膜中に含まれる欠陥を徐々に除去することができる。具体的には、導電膜の結晶成長を抑えながら、除去工程前のアニール（第１の熱処理）を行なうことにより、凹部内の導電膜における欠陥の凝集を抑制できるので、ボイド発生を防止できる。また、除去工程前のアニールによって導電膜中の欠陥を部分的に除去し、それにより凹部内の導電膜に含まれている欠陥量を低下させた後に、除去工程及びアニール（第２の熱処理）を順次行なう。すなわち、凹部内の導電膜に含まれている欠陥量を低下させた後に該導電膜の表面を露出させた状態で、除去工程後のアニールを行なうため、該導電膜中の欠陥をより容易に放出することができるので、凹部内の導電膜の表面に欠陥が凝集してしまう事態を回避できる。さらに、除去工程の前後にアニールを分けて行なうことによって、導電膜中に含まれる欠陥を徐々に除去するため、導電膜に不均一な収縮が生じることもない。このため、欠陥の凝集や導電膜の収縮に起因して、配線となる導電膜に表面割れや亀裂が発生することを防止しながら、該導電膜の結晶を十分に成長させることができる。
【００３１】
以上のように、本発明の配線構造の形成方法によると、ボイドや表面割れのない配線構造を実現できるので、信頼性の高い半導体装置等の電子デバイスを歩留まり良く製造することができる。
【００３２】
本発明の配線構造の形成方法において、凹部は、ホールと、ホールの上に形成され且つホールと接続する配線溝とから構成されてしてもよい。これにより、デュアルダマシン構造を有し且つ高い信頼性を持つ配線構造を実現できる。
【００３３】
また、この場合、第１の熱処理を行なった状態において、ホール内の導電膜の結晶粒は配線溝内の導電膜の結晶粒よりも小さく且つ配線溝内の導電膜の結晶粒は凹部の外側の導電膜の結晶粒よりも小さいことが好ましい。すなわち、凹部の外側、配線溝、ホールの順に導電膜の結晶粒が小さいこと、言い換えると、凹部の外側、配線溝、ホールの順に導電膜の結晶成長が抑制されることが好ましい。このようにすると、第１の熱処理を行なった状態において、ホール内や配線溝内の導電膜にボイドが発生することを確実に防止できる。
【００３４】
本発明の配線構造の形成方法において、第１の熱処理を行なった状態において、凹部内の導電膜の結晶成長が完了していない一方、第２の熱処理を行なった状態において、凹部内の導電膜の結晶成長が完了することが好ましい。このようにすると、第１の熱処理を行なった状態において、ホール内や配線溝内の導電膜にボイドが発生することを確実に防止できる。また、第２の熱処理よりも後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００３５】
本発明の配線構造の形成方法において、第１の熱処理を行なった状態において、凹部内の導電膜の結晶粒は凹部の外側の導電膜の結晶粒よりも小さいことが好ましい。すなわち、凹部の外側よりも凹部内において導電膜の結晶成長が抑制されることが好ましい。このようにすると、第１の熱処理を行なった状態において、凹部内の導電膜にボイドが発生することを確実に防止できる。
【００３６】
本発明の配線構造の形成方法において、第２の熱処理は第１の熱処理よりも高温で行なわれることが好ましい。すなわち、第１の熱処理を比較的低温（例えば１００〜２００℃程度）で行なうと共に、第２の熱処理を比較的高温（例えば２００〜５００℃程度）で行なうことが好ましい。このようにすると、第１の熱処理において、凹部内の導電膜の結晶成長を抑制してボイド発生を防止しながら、凹部外側の導電膜の結晶を十分に成長させてやることができる。従って、除去工程で例えば研磨パッドの接触面となる導電膜表面が安定するため、除去工程において膜表面剥がれや歪みの発生を防止でき、それによってウェハ毎の研磨レートのばらつきを抑制できるので、導電膜表面の均一な平坦化を行なうことができる。また、第２の熱処理において、凹部内の導電膜の結晶を十分に成長させて該導電膜を緻密化することができるため、第２の熱処理よりも後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００３７】
本発明の配線構造の形成方法において、第２の熱処理は第１の熱処理よりも長時間行なわれることが好ましい。すなわち、第１の熱処理を比較的短時間行なうと共に、第２の熱処理を比較的長時間行なうことが好ましい。このようにすると、第１の熱処理において、凹部内の導電膜の結晶成長を抑制してボイド発生を防止しながら、凹部外側の導電膜の結晶を十分に成長させてやることができる。従って、除去工程で例えば研磨パッドの接触面となる導電膜表面が安定するため、除去工程において膜表面剥がれや歪みの発生を防止でき、それによってウェハ毎の研磨レートのばらつきを抑制できるので、導電膜表面の均一な平坦化を行なうことができる。また、第２の熱処理において、凹部内の導電膜の結晶を十分に成長させて該導電膜を緻密化することができるため、第２の熱処理よりも後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００３８】
本発明の配線構造の形成方法において、凹部の幅が０．２５μｍ以下であると、以上に述べたような効果が顕著に得られる。
【００３９】
本発明の配線構造の形成方法において、導電膜が銅又は銅を含む合金よりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００４０】
本発明の配線構造の形成方法において、凹部の外側の導電膜を除去する工程において化学的機械研磨法を用いると、凹部外側の導電膜を確実に除去できる。
【００４１】
本発明に係る電子デバイスの製造方法は、第１の配線構造と第２の配線構造とを有する電子デバイスの製造方法を前提とする。具体的には、第１の配線構造の形成方法は、基板上の第１の絶縁膜に第１の凹部を形成する工程と、第１の絶縁膜の上に第１の導電膜を第１の凹部が埋まるように堆積する工程と、第１の導電膜に対して第１の熱処理を行なう工程と、第１の熱処理を行なった後に、第１の凹部の外側の第１の導電膜を除去する工程と、第１の凹部の外側の第１の導電膜を除去した後に、残存する第１の導電膜に対して、その表面が露出した状態で第２の熱処理を行なう工程とを備えている。また、第２の配線構造の形成方法は、基板上の第２の絶縁膜に第２の凹部を形成する工程と、第２の絶縁膜の上に第２の導電膜を第２の凹部が埋まるように堆積する工程と、第２の導電膜に対して第３の熱処理を行なう工程と、第２の凹部の外側の第２の導電膜を除去する工程とを備えている。さらに、第２の凹部の幅は第１の凹部の幅よりも大きい。尚、第２の配線構造の形成方法において、第３の熱処理を、第２の導電膜の堆積後であってその除去工程の前に行なってもよいし、又はその除去工程後に行なってもよい。
【００４２】
本発明の電子デバイスの製造方法によると、例えば０．２５μｍ以下の比較的狭い幅を持つ第１の凹部に第１の配線構造を形成する際に、本発明の配線構造の形成方法を用いるため、該方法による前述の効果が得られる。一方、例えば０．２５μｍよりも大きい比較的広い幅を持つ第２の凹部に第２の配線構造を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「ＣＭＰ工程前」又は「ＣＭＰ工程後」に「アニール」を１回だけ行なう。このため、工程数の増大を抑制しながら、ボイドや表面割れのない配線構造を実現できる。
【００４３】
すなわち、本発明の電子デバイスの製造方法によると、凹部の幅つまり配線幅に応じて、配線構造形成のためのアニール処理の回数を選択的に設定することにより、必要以上に工程数を増加させることなく、所望の配線構造を形成することができる。
【００４４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、「ＣＭＰ工程の前後」にそれぞれ１回ずつ、配線となる銅（Ｃｕ）膜に対してアニール処理を行なうことである。
【００４５】
図１〜図７は、第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００４６】
まず、図１に示すように、例えば半導体基板（図示省略）の上に堆積された絶縁膜１０１の内部に下部配線層１０２を形成した後、下部配線層１０２が埋め込まれた絶縁膜１０１の表面を平坦化する。次に、平坦化された絶縁膜１０１及び下部配線層１０２のそれぞれの上に、例えばＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ２　膜１０４及びＦＳＧ膜１０５を順次堆積する。
【００４７】
次に、図２に示すように、例えばリソグラフィー法及びドライエッチング法を用いて、ＳｉＮ膜１０３、ＳｉＯ２　膜１０４及びＦＳＧ膜１０５の内部に、凹部１０６及び配線溝１０７を形成する。詳しくは、凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ２　膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。すなわち、凹部１０６はデュアルダマシン構造を持つ。また、配線溝１０７は、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。
【００４８】
その後、図３に示すように、例えばＰＶＤ（ｐｈｙｓｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｏｎ）法により、ＦＳＧ膜１０５の表面並びに凹部１０６及び配線溝１０７の壁面及び底面に、凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８及びＣｕシード膜１０９を堆積する。続いて、例えばメッキ法により、Ｃｕシード膜１０９の上に全面に亘って、凹部１０６及び配線溝１０７が完全に埋まるようにＣｕメッキ膜１１０を堆積する。
【００４９】
次に、Ｃｕシード膜１０９及びＣｕメッキ膜１１０に対して第１のアニール処理を行なう。このとき、アニール温度を例えば１５０℃とし、その温度状態でのアニール時間を例えば３０分間とする。これにより、図４に示すように、Ｃｕシード膜１０９とＣｕメッキ膜１１０との境界は消失して、両者が一体となったＣｕ膜１１１が生成される。但し、Ｃｕ膜１１１の微細構造には位置依存性がある。具体的には、ビアホール１０６ａの内部に位置するか、配線溝１０６ｂ及び１０７の内部に位置するか、又は配線溝１０６ｂ及び１０７の外側に位置するかによって、Ｃｕ膜１１１の結晶成長の程度に差が生じる。その結果、ビアホール１０６ａには結晶粒が小さいＣｕ膜１１１ａが形成され、配線溝１０６ｂ及び１０７には結晶粒が中程度のＣｕ膜１１１ｂが形成され、配線溝１０６ｂ及び１０７の外側には結晶成長が完了したＣｕ膜１１１ｃが形成される。
【００５０】
尚、前述のような３層構造を持つＣｕ膜１１１を形成するためには、第１のアニール処理において、最上層のＣｕ膜１１１ｃの結晶粒を十分に成長させることができる最小限の熱負荷を用いることが好ましい。具体的には、アニール温度を１００℃以上で且つ２００℃未満の範囲に設定し、アニール時間を３０分以上で且つ１８０分以下の範囲に設定することが好ましい。このようなアニール条件を用いることによって、中間層のＣｕ膜１１１ｂは、ある程度結晶成長が進んだ状態となり、最下層のＣｕ膜１１１ａは、未だほとんど結晶成長が進んでいない状態となる。
【００５１】
その後、図５に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりＦＳＧ膜１０５の上面よりも上側に位置する）Ｃｕ膜１１１ｃ及びバリア膜１０８を除去してＦＳＧ膜１０５の表面を露出させると共に、Ｃｕ膜１１１ａ及び１１１ｂが埋め込まれたＦＳＧ膜１０５の表面を平坦化する。このとき、具体的なＣＭＰ条件は次の通りである。Ｃｕ膜１１１のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数（研磨パッドのウェハ表面に対する相対速度（時間平均値）：以下同じ）及び圧力（研磨パッドをウェハに押しつける圧力：以下同じ）をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。また、バリア膜１０８のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリー（但し固形分又は中性成分の材料はＣｕ膜用スラリーと異なる）を用い、研磨時の回転数及び圧力をそれぞれ例えば７６１ｍｍ／ｓｅｃ及び１３．７ｋＰａに設定する。
【００５２】
続いて、Ｃｕ膜１１１ｂ及びＣｕ膜１１１ａに対して第２のアニール処理を行なう。このとき、アニール温度を例えば３００℃とし、その温度状態でのアニール時間を例えば１２０分間とする。これにより、図６に示すように、Ｃｕ膜１１１ｂ及びＣｕ膜１１１ａの結晶粒はどちらも完全に成長するので、Ｃｕ膜１１１ｂとＣｕ膜１１１ａとが一体化した均一且つ緻密な膜、つまりＣｕ膜１１１ｄを形成することができる。尚、このように緻密なＣｕ膜１１１ｄを形成するためには、第２のアニール処理において、ＣＭＰ工程（図５に示す工程）前の第１のアニール処理と比べて大きな熱負荷を用いることが好ましい。具体的には、アニール温度を２００℃以上で且つ５００℃未満の範囲に設定し、アニール時間を６０分以上で且つ２４０分以下の範囲に設定することが好ましい。
【００５３】
最後に、Ｃｕ膜１１１ｄの表面の酸化を防止するために、図７に示すように、例えばＣＶＤ法により、ＦＳＧ膜１０５の上及びＣｕ膜１１１ｄの上にＳｉＮ膜１１２を形成する。これによって、下部配線層１０２と、配線溝１０６ｂ及び１０７に埋め込まれたＣｕ膜１１１ｄよりなる上部配線層とを持つ多層配線構造が形成される。ここで、該上部配線層と下部配線層１０２とは、ビアホール１０６ａに埋め込まれたＣｕ膜１１１ｄよりなるプラグを介して接続される。尚、以上に説明した工程（図１〜図７参照）と同様の工程を繰り返すことにより、所望の層数の多層配線構造を有する半導体装置等の電子デバイスを製造することができる。
【００５４】
以下、本実施形態の特徴である２回のアニール処理（第１及び第２のアニール処理）について詳しく説明する。
【００５５】
第１のアニール処理の特徴は、図４に示すように、結晶粒径の大きさが異なる３層構造を持つＣｕ膜１１１を形成することである。ところで、メッキ法によって堆積された直後のＣｕメッキ膜１１０（図３参照）は多くの欠陥を膜中に含んでいる。ここで、第１のアニール処理を行なうと、まず、Ｃｕシード膜１０９とＣｕメッキ膜１１０とが一体化されてＣｕ膜１１１が形成される。Ｃｕ膜１１１の状態を詳しく見ると、ビアホール１０６ａの内部に位置するＣｕ膜１１１ａ（ビア部分）の結晶粒の粒径は比較的小さく、配線溝１０６ｂ及び１０７の内部に位置するＣｕ膜１１１ｂ（配線部分）は、Ｃｕ膜１１１ａと比較して大きな結晶粒経を持つ。さらに、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１１１ｃの結晶粒径はＣｕ膜１１１ａ及び１１１ｂよりも大きい。すなわち、Ｃｕ膜１１１ｃは結晶成長が完了した状態になっている。以上のような３層構造を持つＣｕ膜１１１が得られる理由は次の通りである。
【００５６】
１５０℃程度の温度で実施される第１のアニール処理においては、アニール温度が比較的低いためにＣｕ膜１１１における結晶粒の成長速度が全体的に遅くなる。特に、Ｃｕ膜１１１ａについては、ビアホール１０６ａの壁部となる絶縁膜１０４によって四方から囲まれているため、結晶成長が阻害されて結晶粒はほとんど成長しない。一方、Ｃｕ膜１１１ｂについては、Ｃｕ膜１１１ａと比較して比較的幅の広い配線溝１０６ｂ及び１０７に存在しているため、結晶成長に対する周辺からの阻害が少ないので、結晶粒が成長しやすい。さらに、Ｃｕ膜１１１ｃについては、横方向に隣接する他の膜が基本的に存在していないので、結晶粒成長に対する阻害が非常に少ない。このため、１５０℃程度のアニール処理によっても大きな粒径を持つ結晶粒を成長させることができ、その結果、１５０℃程度のアニール温度を３０分間保持している間にＣｕ膜１１１ｃの結晶成長が完了する。従って、第１のアニール処理後のＣｕ膜１１１つまり配線用金属膜においては、図４に示すように、Ｃｕ膜１１１ａ、Ｃｕ膜１１１ｂ、Ｃｕ膜１１１ｃの順に結晶粒径が大きくなっていく状態（３層構造）が実現される。
【００５７】
尚、第１のアニール処理に続くＣＭＰ工程（図５参照）において除去される膜であるＣｕ膜１１１ｃについては、前述のように、第１のアニール処理を行なった時点で結晶成長が完了している。このため、研磨パッドの接触面となるＣｕ膜１１１ｃの表面は安定するので、ＣＭＰ工程において膜表面剥がれや歪等が発生する事態を回避できる。従って、ウェハ毎の研磨レートのばらつきを抑制できるので、導電膜表面の均一な平坦化を行なうことができる。すなわち、ＣＭＰ工程において、過剰に研磨が進行して配線抵抗が増大する事態、又は研磨が不足して配線間に意図せぬ導通が生じる事態を防止することができる。
【００５８】
次に、第２のアニール処理について具体的に説明する。第２のアニール処理の目的は、ＳｉＮ膜１１２を堆積する前に、凹部１０６等に埋め込まれたＣｕ膜１１１ｄを緻密化しておくことである。これによって、第２のアニール処理よりも後の工程において、Ｃｕ膜１１１ｄ中に引っ張り応力が生じることを防止できるので、該引っ張り応力に起因するデバイスへの悪影響を防止できる。
【００５９】
ところで、第２のアニール処理を行なう時点においては、図５に示すように、第２のアニール処理よりも先に実施されたＣＭＰ工程によって、凹部１０６及び配線溝１０７の外側のＣｕ膜１１１ｃは除去されている。すなわち、凹部１０６及び配線溝１０７はＣｕ膜１１１によって完全に埋め込まれた状態となっており、凹部１０６の内部のＣｕ膜１１１は、結晶粒径の異なるＣｕ膜１１１ａとＣｕ膜１１１ｂとかなる２層構造を持つ。
【００６０】
そこで、Ｃｕ膜１１１の結晶成長を完了させるために第２のアニール処理を行なう。このとき、Ｃｕ膜１１１に対しては既に第１のアニール処理を行なっているため、配線溝１０６ｂ及び１０７に位置するＣｕ膜１１１ｂに含まれている欠陥は既に一部除去されている。すなわち、凹部１０６及び配線溝１０７内のＣｕ膜１１１の全体に含まれている欠陥量は、第１のアニール処理の実施前と比べて低下している。また、ＣＭＰ工程によってＣｕ膜１１１ｃが除去され、それによりＣｕ膜１１１ｂの表面が露出した状態となっているため、第２のアニール処理を行なう際に、Ｃｕ膜１１１ｂからの欠陥の放出がより容易になる。さらに、Ｃｕ膜１１１ｃが除去されたことによって、Ｃｕ膜１１１ａとＣｕ膜１１１の露出表面（つまりＣｕ膜１１１ｂの露出表面）との間の距離が小さくなるので、Ｃｕ膜１１１ａに含まれている欠陥を該表面から第２のアニール処理により放出することが容易になる。
【００６１】
その結果、例えば３００℃程度の比較的高温で第２のアニール処理を行なったとしても、凹部１０６及び配線溝１０７内のＣｕ膜１１１から容易に欠陥を放出することができる。このため、凹部１０６及び配線溝１０７内のＣｕ膜１１１の表面に欠陥が凝集してしまう事態を回避できる。また、ＣＭＰ工程の前後にアニール処理を分けて行なうことによって、Ｃｕ膜１１１中に含まれる欠陥を徐々に除去するため、Ｃｕ膜１１１に不均一な収縮が生じることもない。従って、欠陥の凝集やＣｕ膜１１１の収縮に起因する表面割れや亀裂等の発生を防止しながら、Ｃｕ膜１１１ｂ及びＣｕ膜１１１ａのそれぞれの結晶成長を完了させ、それによって均一且つ緻密なＣｕ膜１１１ｄを形成することができる。さらに、第２のアニール処理においてＣｕ膜１１１ａ及び１１１ｂの結晶成長つまりＣｕ膜１１１ｄの結晶成長が完了するため、第２のアニール処理よりも後の工程（例えば熱処理工程）において、Ｃｕ膜１１１ｄがさらなる結晶成長を起こすことがないので、Ｃｕ膜１１１ｄの収縮並びにそれに起因する表面割れや亀裂等の発生を防止することができる。
【００６２】
以上に説明したように、第１の実施形態によると、第１のアニール処理によって、比較的幅の狭いビアホール中にボイドを発生させることなく、配線溝内のＣｕ膜及び配線溝外のＣｕ膜（つまり絶縁膜上のＣｕ膜）のそれぞれの結晶を成長させることができる。具体的には、第１のアニール処理は強いアニール処理ではなく緩やかなアニール処理であるため、ビアホール内のＣｕ膜及び配線溝内のＣｕ膜における欠陥の凝集を抑制できるので、各Ｃｕ膜中にボイドを発生させることなく、各Ｃｕ膜の結晶をある程度成長させることができる。さらに、絶縁膜上のＣｕ膜の結晶は十分に成長しているので、第１のアニール処理の後にＣｕ膜に対するＣＭＰを、ウェハ毎のばらつきのない均一な状態で行なうことができる。
【００６３】
また、第１の実施形態によると、ＣＭＰ工程後の第２のアニール処理によって、配線溝やビアホールに埋め込まれたＣｕ膜の表面に割れ等を発生させることなく、配線溝等の内部のＣｕ膜の結晶を十分に成長させることができる。具体的には、ＣＭＰ工程前のアニール（第１のアニール処理）によってＣｕ膜中の欠陥を部分的に除去し、それにより配線溝等の内部のＣｕ膜に含まれている欠陥量を低下させた後に、ＣＭＰ工程及び第２のアニール処理を順次行なう。すなわち、配線溝等の内部のＣｕ膜の欠陥量を低下させた後に該Ｃｕ膜の表面を露出させた状態で第２のアニール処理を行なうため、該Ｃｕ膜中の欠陥をより容易に放出することができるので、該Ｃｕ膜の表面に欠陥が凝集してしまう事態を回避できる。また、ＣＭＰ工程の前後にアニール処理を分けて行なうことによって、Ｃｕ膜中に含まれる欠陥を徐々に除去するため、Ｃｕ膜に不均一な収縮が生じることもない。このため、欠陥の凝集やＣｕ膜の収縮に起因して、配線となるＣｕ膜に表面割れや亀裂が発生することを防止しながら、該Ｃｕ膜の結晶を十分に成長させることができる。さらに、第２のアニール処理によって配線溝等の内部のＣｕ膜の結晶成長を完了させておくことによって、第２のアニール処理後に行なわれる熱処理等において該Ｃｕ膜の結晶成長が起こることがないので、該結晶成長に伴う応力の発生及びそれに起因するデバイスへの悪影響を防止できる。
【００６４】
従って、第１の実施形態によると、ボイドや表面割れのない配線構造（埋め込み銅配線）を実現できるので、信頼性の高い半導体装置を歩留まり良く製造することができる。
【００６５】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、微小なボイドや表面割れ等の有無がデバイス全体に及ぼす影響が大きくなるので、Ｃｕ膜の埋め込み対象となる配線溝やホールの幅が０．２５μｍと同等か又はそれよりも小さくなると、第１の実施形態による前述の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は０．０５μｍ以上であることが好ましい。
【００６６】
また、第１の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００６７】
また、第１の実施形態において、「ＣＭＰ工程の前後」にそれぞれ１回ずつ、配線となるＣｕ膜に対してアニール処理を行なった。しかし、これに代えて、配線溝やホールの内部のＣｕ膜にボイドを発生させないように、「ＣＭＰ工程前」のアニール処理を複数回に分けて実施してもよい。また、配線溝やホールの内部のＣｕ膜の結晶が十分に成長するように、「ＣＭＰ工程後」のアニール処理を複数回に分けて実施してもよい。
【００６８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線溝等となる凹部の幅に応じて、配線構造形成のためのアニール処理の回数を選択的に設定することである。このような特徴を本実施形態に持たせる理由は次の通りである。
【００６９】
すなわち、多層配線構造においては、一般に下層配線ほど配線幅が狭くなる一方、上層配線には比較的配線幅の広いものが多い。従って、配線溝等に導電膜を埋め込むことにより配線形成を行なう場合、配線溝等が狭い下層配線ほどボイド等の不具合が生じやすくなる。また、各上層配線の形成時にアニール処理が行なわれるため、下層配線については、その形成後に複数回のアニール処理が行なわれることになり、その都度熱負荷が下層配線に対して加えられることになる。すなわち、より下層に位置する配線ほど、熱負荷が加えられる回数が増えるため、その影響によって配線用導電膜が変化しやすくなって不具合の発生する確率が高くなる。以上のような状況を考慮して、本実施形態においては、配線溝等が狭い配線又は下層に位置する配線の形成においては、第１の実施形態と同様に、「ＣＭＰ工程の前後」に「アニール」を分けて行ない、それによって配線用導電膜を徐々に結晶化させる。それに対して、配線溝等が広い配線又は上層に位置する配線の形成においては、工程数の削減を重視して、「ＣＭＰ工程前」又は「ＣＭＰ工程後」に「アニール」を１回だけ行なう。
【００７０】
以下、埋め込み銅配線の多層構造を形成する場合を例として、図８に示すフローチャートを参照しながら具体的に説明する。
【００７１】
まず、ステップＳ１０において、形成対象の配線の幅（つまり配線溝の幅又はビアホール若しくはコンタクトホールの直径）が０．２５μｍ以下かどうか判断する。
【００７２】
配線幅が０．２５μｍ以下である場合、第１の実施形態と同様の方法（図１〜図７参照）を用いることによって、つまり配線用導電膜のＣＭＰ工程の前後にそれぞれ１回ずつアニール処理を行なうことによって配線形成を行なう。
【００７３】
具体的には、ステップＳ１０１において、基板上に例えばＳｉＯ２　膜を堆積した後、ステップＳ１０２において、ＳｉＯ２　膜上に例えばＦＳＧ膜を堆積し、その後、ステップＳ１０３において、両膜中にホールを形成する。
【００７４】
次に、ステップＳ１０４において、ＦＳＧ膜に、ホールと接続する配線溝を形成し、その後、ステップＳ１０５及びＳ１０６において、ＦＳＧ膜の表面全体に亘ってバリア膜及びＣｕシード膜を順次堆積し、それによりホール及び配線溝を途中まで埋め込む。次に、ステップＳ１０７において、Ｃｕシード膜の上にＣｕメッキ膜を堆積し、それによりホール及び配線溝を完全に埋め込む。
【００７５】
続いて、ステップＳ１０８において、各Ｃｕ膜に対して第１のアニール処理を行なう。これにより、Ｃｕシード膜とＣｕメッキ膜とが一体化すると共に該一体化したＣｕ膜の表面部分の結晶化が完了する。次に、ステップＳ１０９及びＳ１１０（ＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したＣｕ膜及びバリア膜を順次除去し、それによりＦＳＧ膜に埋め込みＣｕ配線を形成すると共にＦＳＧ膜表面を平坦化する。
【００７６】
次に、ステップＳ１１１において、Ｃｕ配線に対して第２のアニール処理を行なう。これにより、配線を構成するＣｕ膜全体の結晶成長、つまりＣｕ配線の緻密化が完了する。その後、ステップＳ１１２において、Ｃｕ配線が埋め込まれ且つ平坦化されたＦＳＧ膜の上にＳｉＮ膜を堆積する。
【００７７】
ホールの直径又は配線溝の幅が０．２５μｍ以下である場合に、ステップＳ１０１〜Ｓ１１２において、Ｃｕ膜に対して２回のアニール処理を行なう理由は次の通りである。すなわち、配線パターンが微細であるので、１回のアニール処理によって、Ｃｕ膜中に含有される欠陥を完全に除去し且つＣｕ膜の全体に亘って結晶成長を完全に完了させることが難しいためである。
【００７８】
一方、ステップＳ１０において、形成対象の配線の幅が０．２５μｍよりも大きいと判断された場合には、例えば配線用導電膜のＣＭＰ工程の前に１回だけアニール処理を行なうことによって配線形成を行なう。言い換えると、ホールの直径又は配線溝の幅が０．２５μｍよりも大きい場合、配線構造の形成において、ＣＭＰ工程後のアニール処理は行なわないものとする。
【００７９】
具体的には、ステップＳ２０１〜Ｓ２０７においては、ステップＳ１０１〜Ｓ１０７と同様に、基板上に例えばＳｉＯ２　膜及びＦＳＧ膜を堆積した後、両膜中にホールを形成し、その後、ＦＳＧ膜に、ホールと接続する配線溝を形成する。続いて、ホール及び配線溝を途中まで埋まるように、ＦＳＧ膜の表面全体に亘ってバリア膜及びＣｕシード膜を順次堆積した後、ホール及び配線溝が完全に埋まるように、Ｃｕシード膜の上にＣｕメッキ膜を堆積する。
【００８０】
続いて、ステップＳ２０８において、各Ｃｕ膜に対してアニール処理を行なうことにより、Ｃｕシード膜とＣｕメッキ膜とを一体化させると共に該一体化したＣｕ膜の全体の結晶化を完了させる。
【００８１】
次に、ステップＳ２０９及びＳ２１０（ＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したＣｕ膜及びバリア膜を順次除去し、それによりＦＳＧ膜に埋め込みＣｕ配線を形成すると共にＦＳＧ膜表面を平坦化する。その後、ステップＳ２１１において、Ｃｕ配線が埋め込まれ且つ平坦化されたＦＳＧ膜の上にＳｉＮ膜を堆積する。
【００８２】
ところで、ホールの直径又は配線溝の幅が０．２５μｍよりも大きくなると、つまり、配線幅が広くなると、配線用導電膜（Ｃｕ膜）における欠陥を放出することができる面も大きくなる。従って、配線幅が広くなった分だけＣｕ膜中に含まれる欠陥量は多くなる一方、配線表面の面積も広くなるので、Ｃｕ膜中の欠陥を放出させやすくなる。その結果、高温度でアニール処理を１回行なうことにより、ボイドを発生させることなく、配線となるＣｕ膜全体の結晶成長を完了させることができる。
【００８３】
ステップＳ１０１〜Ｓ１１２又はステップＳ２０１〜Ｓ２１１の処理が終了した後、ステップＳ２０において、全ての配線層の形成が終了したかどうか判断する。未形成の配線層が存在する場合、ステップＳ１０に戻る。全ての配線層の形成が終了している場合、ステップＳ３０に進み、最上層の配線層上にパッドを形成すると共に仕上げの熱処理を行なう。
【００８４】
以上に説明したように、第２の実施形態によると、例えば０．２５μｍ以下の比較的狭い幅を持つ凹部に配線を形成する際には、第１の実施形態の方法を用いるため、第１の実施形態と同様の効果が得られる。一方、例えば０．２５μｍよりも大きい比較的広い幅を持つ凹部に配線を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「ＣＭＰ工程前」に「アニール」を１回だけ行なう。このため、工程数の増大を抑制しながら、ボイドや表面割れのない配線構造を実現できる。
【００８５】
すなわち、第２の実施形態によると、配線幅に応じて、配線構造形成のためのアニール処理の回数を選択的に設定することにより、必要以上に工程数を増加させることなく、所望の配線構造を形成することができる。
【００８６】
尚、第２の実施形態において、広い幅を持つ凹部に配線を形成する際に、「ＣＭＰ工程前」に「アニール」を１回だけ行なったが、これに代えて、「ＣＭＰ工程後」に「アニール」を１回だけ行なってもよい。
【００８７】
また、第２の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００８８】
【発明の効果】
本発明によると、凹部外側の導電膜の除去を行なう工程（除去工程）の前後にそれぞれアニールを行なうため、導電膜中に含まれる欠陥を徐々に除去することができる。具体的には、導電膜の結晶成長を抑えながら、除去工程前のアニールを行なうことにより、凹部内の導電膜における欠陥の凝集を抑制できるので、ボイド発生を防止できる。また、除去工程前のアニールによって導電膜に含まれている欠陥量を低下させた後に、除去工程を行ない、その後、再びアニールを、凹部内の導電膜の表面を露出させた状態で行なうため、該導電膜中の欠陥をより容易に放出でき、それにより該導電膜の表面に欠陥が凝集する事態を回避できる。さらに、除去工程の前後にアニールを分けて行なうことによって、導電膜中に含まれる欠陥を徐々に除去するため、導電膜に不均一な収縮が生じることもない。このため、欠陥の凝集や導電膜の収縮に起因して、配線となる導電膜に表面割れや亀裂が発生することを防止しながら、該導電膜の結晶を十分に成長させることができる。
【００８９】
以上のように、本発明によると、ボイドや表面割れのない配線構造を実現できるので、信頼性の高い半導体装置等の電子デバイスを歩留まり良く製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図２】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図３】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図４】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図６】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図７】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図８】本発明の第２の実施形態に係る電子デバイスの製造方法を示すフローチャートである。
【図９】（ａ）〜（ｆ）は第１の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｅ）は第２の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【図１１】第１の従来例における問題点を説明するための図である。
【図１２】第２の従来例における問題点を説明するための図である。
【符号の説明】
１０１　　絶縁膜
１０２　　下部配線層
１０３　　ＳｉＮ膜
１０４　　ＳｉＯ２　膜
１０５　　ＦＳＧ膜
１０６　　凹部
１０６ａ　ビアホール
１０６ｂ　配線溝
１０７　　配線溝
１０８　　バリア膜
１０９　　Ｃｕシード膜
１１０　　Ｃｕメッキ膜
１１１　　Ｃｕ膜
１１１ａ　Ｃｕ膜
１１１ｂ　Ｃｕ膜
１１１ｃ　Ｃｕ膜
１１１ｄ　Ｃｕ膜
１１２　　ＳｉＮ膜
【図１】
2004056096.tif 000003
【図２】
2004056096.tif 000004
【図３】
2004056096.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004056096.tif 000012
【図１１】
2004056096.tif 000013
【図１２】
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