(57)【要約】【課題】強誘電体薄膜の形成方法に関し、結晶化温度の低下を図るとともに、電気的特性等を再現性良く向上する。【解決手段】強誘電体材料およびシリケートを含むゾルゲル溶液に水を添加したものを基板上に塗布したのち、乾燥・焼成する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
強誘電体材料およびシリケートを含むゾルゲル溶液に水を添加したものを基板上に塗布したのち、乾燥・焼成することを特徴とする強誘電体薄膜の形成方法。
【請求項２】
上記強誘電体材料が、少なくともＰｂ，Ｚｒ，Ｔｉを含む酸化物であることを特徴とする請求項１記載の強誘電体薄膜の形成方法。
【請求項３】
上記強誘電体材料に対するシリケート及び水の混合比が、それぞれ０．２〜４ｍｏｌ％及び２０〜２００ｍｏｌ％であることを特徴とする請求項２記載の強誘電体薄膜の形成方法。
【請求項４】
上記ゾルゲル溶液に水を添加したものを基板上に塗布したのち、体積収縮を起こす温度よりも低温で一定時間乾燥させ、次いで、体積収縮を起こす温度で焼成を行うことを特徴とする請求項１乃至３のいずれか１項に記載の強誘電体薄膜の形成方法。
【請求項５】
上記乾燥の温度が、７０℃〜２５０℃であることを特徴とする請求項４記載の強誘電体薄膜の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体薄膜の形成方法に関するものであり、特に、Ｐｂ系ペロブスカイト強誘電体膜にシリケートを添加して結晶化温度を低減する際に、電気的特性の再現性の向上のための構成に特徴のある強誘電体薄膜の形成方法に関するものである。
【０００２】
【従来の技術】
電源を切っても情報を保持することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られており、この内、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶するものであり、情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
一方、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、強誘電体のヒステリシス特性を利用して情報を記憶するものであり、強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有し、印加電圧の極性を反転すれば、  自発分極の極性も反転する。
【０００４】
この自発分極を検出することによって、情報を読み出すことができるため、強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、  省電力で高速の書き込みができるという特長がある。
【０００５】
この強誘電体膜の成膜方法としては、スパッタ法、ＭＯＣＶＤ法、或いは、ゾルゲル法が知られているが、ソルゲル法においては、ＰＺＴ（ＰｂＺｒｘ  Ｔｉ１−ｘ  Ｏ３  ）等の金属酸化物を構成する各金属の熱分解性有機金属化合物、加水分解性有機金属化合物、その部分加水分解物および／もしくは重縮合物が、所期の組成の金属酸化物の金属原子比を与えるような割合でブタノール等の有機溶媒に溶解している溶液を用いている（例えば、特許文献１参照）。
【０００６】
この様な強誘電体キャパシタにおいては、多結晶の強誘電体膜を用いているが、多結晶強誘電体膜は、表面の凹凸や結晶粒界の大きな空隙が生じやすく、電極との界面に変成層を形成しやすい。
【０００７】
また、近年の集積度の向上の要請に伴って、低電圧駆動化に対応するために強誘電体膜を薄くしなければならないが、強誘電体膜の薄膜化に伴って表面の凹凸や結晶粒界に沿って導通路が形成されるためにリーク電流が増大するという問題がある。
【０００８】
また、集積度を向上するためには、セルトランジスタ上にキャパシタを配置するスタック構造を採用する必要があるが、高温・酸化雰囲気中では電極とトランジスタ間の接合部分の酸化により導通がとれなくなるため、５００℃以下の低温で強誘電体膜を結晶化する必要がある。
【０００９】
そこで、近年、強誘電体膜の成膜温度を低減するために、ゾルゲルＰＺＴにシリケート等を添加することが提案されており（例えば、特許文献１、非特許文献１、或いは、非特許文献２参照）、結晶化温度の低下とともに、結晶性の向上或いは電気特性の向上の効果が報告されている。
【００１０】
【特許文献１】
特開平１１−２９２６２６号公報
【特許文献２】
特開２００３−００２６４７報
【非特許文献１】
Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．４１，ｐ．Ｌ７１６，２００２
【非特許文献２】
日経エレクトロニクス，ｐｐ．１３７−１４８，２００２．０５．２０
【００１１】
【発明が解決しようとする課題】
上述のように、シリケートを添加することによって、リーク電流の減少等、明らかに電気特性の向上が見られるが、反転電荷量が小さくなることが多く、再現性も乏しいという問題がある。
また、上部電極構造等のプロセスに依存して特性が大きく異なるという問題もある。
【００１２】
したがって、本発明は、結晶化温度の低下を図るとともに、電気的特性等を再現性良く向上することを目的とする。
【００１３】
【課題を解決するための手段】
図１は本発明の原理的構成の製造フロー図で、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記の目的を達成するために、本発明は、強誘電体薄膜の形成方法において、強誘電体材料およびシリケートを含むゾルゲル溶液に水を添加したものを基板上に塗布したのち、乾燥・焼成することを特徴とする。
【００１４】
このように、▲１▼強誘電体材料およびシリケートを含むゾルゲル溶液に水を添加することによって、シリケートのゾル分子の加水分解・脱水縮合により、有機成分の脱離とＳｉ−Ｏ−Ｓｉのネットワーク形成が進み、体積収縮により強誘電体を構成する分子も含めたゲルの密度が上がり、結晶化しやすくなるため、結晶化温度の低下と再現性の向上を両立することができる。
【００１５】
また、水を添加することによって、ゲルも密度が上がり焼成後の強誘電体薄膜が緻密になり、表面平坦性が向上し、結果的にリーク電流が減少する等の電気的特性を向上することができる。
なお、市販のゾルゲル溶液中は、製造過程で生成した水を不純物として除去精製されている。
【００１６】
この場合の強誘電体材料としては、少なくともＰｂ，Ｚｒ，Ｔｉを含む酸化物、例えば、Ｐｂ１−ｙ  Ａｙ  Ｚｒｘ  Ｔｉ１−ｘ  Ｏ３  （但し、Ａは、Ｌａ，Ｃａ，Ｓｒ）等のＰｂ系ペロブスカイト強誘電体、或いは、ＳｒＢｉ２  Ｔａ２  Ｏ９  （ＳＢＴ）またはＢｉ４  Ｔｉ３  Ｏ１２（ＢＩＴ）、若しくは、ＳＢＴ或いはＢＩＴにＬａ，Ｐｒ，Ｎｄ，Ｃａ等を含んだ強誘電体材料を用いることができる。
【００１７】
また、シリケートとしては、ＳｉＯ２  でも良いが、強誘電体特性を高めるためには、鉛シリケート（ＰｂＳｉＯ３  ）等が典型的なものである。
なお、この場合のシリケートは、前駆体を用いたゾルゲル溶液の形で添加するものである。
【００１８】
また、強誘電体材料に対するシリケート及び水の混合比は、それぞれ０．２〜４ｍｏｌ％、より好適は０．２〜２ｍｏｌ％、及び、２０〜２００ｍｏｌ％であることが望ましい。
【００１９】
即ち、シリケートの添加によりＱｓｗ特性を向上するためには、シリケートの添加量は０．２〜２ｍｏｌ％の範囲が望ましいが、表面平坦化等の膜質の改善によるリーク電流低減の効果は０．２〜４ｍｏｌ％の範囲で得られる。
また、水の添加によるＱｓｗ特性及び自発分極の向上を得るためには、水の添加量は２０〜２００ｍｏｌ％が好適であり、水を添加しない場合には、自発分極が大幅に減少する。
【００２０】
この場合、ゾルゲル溶液に水を添加したものを基板上に塗布したのち、▲２▼体積収縮を起こす温度よりも低温で一定時間乾燥させ、次いで、▲３▼体積収縮を起こす温度で焼成を行うことが望ましい。
【００２１】
即ち、▲２▼体積収縮を起こす温度よりも低温で一定時間乾燥させないで、▲３▼焼成した場合には、化学反応と溶媒の蒸発が同時に起こるので膜の密度を高めることができず、一方、▲２▼乾燥後に直ちに▲４▼結晶化アニールを行った場合には、粗な膜になる。
【００２２】
この場合の乾燥の温度は、７０℃〜２５０℃であり、ゾルゲル溶液の組成により変化するものである。
【００２３】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の第１の実施の形態の強誘電体キャパシタの製造工程を説明するが、図２は本発明の第１の実施の形態の製造フロー図である。
図２及び図３（ａ）参照
シリコン基板１１上にＳｉＯ２  膜１２を介して、スパッタ法によって厚さが、例えば、１５０ｎｍのＰｔ下部電極１３を設ける。
【００２４】
図３（ｂ）参照
次いで、水と鉛シリケートを添加したゾルゲルＰＺＴ溶液をスピンコート法によって、例えば、湿度４０％の大気中、室温で、５０００ｒｐｍの回転数で３０秒間塗布してＰＺＴ塗布膜１４とする。
【００２５】
この時、ＰＺＴ用ゾルゲル溶液としては、必要とするＰＺＴ組成に応じたモル比で各前駆体で混合した例えば１０重量％ブタノール溶液からなる強誘電体薄膜形成用ゾルゲル溶液（三菱マテリアル製，ｈｔｔｐ：／／ｗｗｗ．ｍｍｃ．ｃｏ．ｊｐ／ａｄｖ／ｅｌｅ／ｅｌｅｃｔｒｉｃ５．ｈｔｍｌ参照）を用いる。
なお、ここでは、Ｐｂ：Ｚｒ：Ｔｉ：＝１１５：４０：６０の組成のＰＺＴが得られる組成のゾルゲル溶液とする。
【００２６】
また、鉛シリケート用ゾルゲル溶液としては、Ｐｂ源となるＰｂ（ＣＨ３  ＣＯＯ）２  ・３Ｈ２  Ｏ〔酢酸鉛〕と、Ｓｉ源となるＴＥＯＳ（テトラエトキシシラン）とを、例えば、ＰｂＯ：ＳｉＯ２  ＝１：１となる比率で混合した１０重量％ブタノール溶液を用い、ＰＺＴ用ゾルゲル溶液に対して０．２〜４ｍｏｌ％添加する。
また、水は、ＰＺＴ用ゾルゲル溶液に対して例えば、１００ｍｏｌ％添加する。
なお、この時にエタノールを添加して混ざりを良くしても良い。
【００２７】
図３（ｃ）参照
次いで、塗布直後に、大気圧のＯ２  雰囲気中で体積収縮を起こす温度よりも低温、例えば、２００℃で５分間ベークしてＰＺＴ塗布膜１４を乾燥させる。
この乾燥工程において、溶媒であるブタノールが蒸発する。
【００２８】
図３（ｄ）参照
次いで、大気圧のＯ２  雰囲気中で体積収縮を起こす温度、例えば、２３０℃で５分間のベークを追加して焼成を行ってＰＺＴ焼成薄膜１５とする。
【００２９】
この焼成工程において、下記の化学反応式に示すように、シリケートのゾル分子の加水分解・脱水縮合により、有機成分の脱離とＳｉ−Ｏ−Ｓｉのネットワーク形成が進み、体積収縮により強誘電体を構成する分子も含めたゲルの密度が上がり、結晶化しやすくなる。
【化１】
2004315261.tif 000003
【００３０】
図４（ｅ）参照
次いで、この工程を必要とする回数、例えば、２回繰り返すことによって、厚さが、７０ｎｍのＰＺＴ焼成膜１６を形成する。
【００３１】
図４（ｆ）参照
次いで、ＲＴＡ（ラピッドサーマルアニール）によって、Ｏ２  雰囲気中で結晶化が起こる温度、例えば、７００℃で１分間結晶化アニールを行ってペロブスカイト構造のＰＺＴ膜１７とする。
【００３２】
図４（ｇ）参照
次いで、スパッタ法によって、ＰＺＴ膜１７上に厚さが、例えば、１００ｎｍのＰｔ上部電極１８を形成したのち、Ｏ２  雰囲気中で、例えば、７００℃で回復アニールを行うことによって強誘電体キャパシタの基本構造が完成する。
なお、この回復アニールによって、スパッタ工程においてＰＺＴ膜１７が受けたダメージを回復する。
【００３３】
図５参照
図５は、上記の工程において、水の添加量を１００ｍｏｌ％とした時の強誘電体キャパシタのＱｓｗ−Ｖ特性のＰｂＳｉＯ３  添加量依存性の説明図であり、２ｍｏｌ％までの添加量では、Ｑｓｗ−Ｖ特性が向上する。
【００３４】
また、走査型電子顕微鏡写真からは、４ｍｏｌ％の添加量までは、無添加の場合と比較して結晶粒径が大きく且つ表面が平坦になっており、電気特性においてもリーク電流が低下が期待される。
【００３５】
図６参照
図６は、上記の工程において、２ｍｏｌ％のＰｂＳｉＯ３  を添加した時の強誘電体キャパシタのＱｓｗ−Ｖ特性の水添加量依存性の説明図であり、２００ｍｏｌ％を超える添加量では、Ｑｓｗ−Ｖ特性の低下が予想される。
【００３６】
図７（ａ）及び（ｂ）参照
図７（ａ）は、２ｍｏｌ％のＰｂＳｉＯ３  を添加した水無添加のＰＺＴ（１１５／４０／６０）ゾルゲル溶液の塗布−乾燥−焼成を３回繰り返した後、結晶化アニールを行った場合の強誘電体キャパシタのヒステリシス特性図であり、一方、図７（ｂ）は、２ｍｏｌ％のＰｂＳｉＯ３  と１００ｍｏｌ％の水を添加したＰＺＴ（１１５／４０／６０）ゾルゲル溶液の塗布−乾燥−焼成を３回繰り返した後、結晶化アニールを行った場合の強誘電体キャパシタのヒステリシス特性図である。
【００３７】
図から明らかなように、水を添加しない場合の自発分極は、６Ｖ印加した場合の自発分極は、Ｐ≒２０μＣ／ｃｍ２  であるのに対して、水を添加した場合には、６Ｖ印加した場合の自発分極は、Ｐ≒３０μＣ／ｃｍ２  であり、３Ｖ印加においてもＰ≒２３μＣ／ｃｍ２  となり、大幅な特性向上が見られた。
【００３８】
図８参照
図８は、Ｑｓｗ−Ｖ特性の水添加依存性の説明図であり、図７（ａ）及び（ｂ）に示した結果を定量的に示したものであり、水の添加によりＱｓｗが大幅に改善されていることが理解される。
【００３９】
図９参照
図９は、ＸＲＤ（Ｘ線回折）パターンの説明図であり、水を添加した場合の強誘電体膜の回折強度が高くなっており、水を添加することによって結晶性が向上していることが理解される。
【００４０】
次に、図１０を参照して、具体的なＦｅＲＡＭ関する本発明の第２の実施の形態を説明する。
図１０（ａ）参照
図１０（ａ）は本発明の第２の実施の形態に係るプレーナ型ＦｅＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板２１の所定領域にｐ型ウエル領域２２を形成するとともに、ｎ型シリコン基板２１を選択酸化することによって素子分離酸化膜２３を形成し、次いで、素子形成領域にゲート絶縁膜２４を介してＷＳｉからなるゲート電極２５を形成し、このゲート電極２５をマスクとしてＡｓ等のイオンを注入することによってｎ−  型ＬＤＤ領域２６を形成する。
【００４１】
次いで、全面にＳｉＯ２  膜等を堆積させ、異方性エッチングを施すことによってサイドウォール２７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ＋  型ドレイン領域２８及びｎ＋  型ソース領域２９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ２  膜からなる第１層間絶縁膜３０を形成したのち、ｎ＋  型ドレイン領域２８及びｎ＋  型ソース領域２９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ３１，３２を形成する。
【００４２】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜３３及びＳｉＯ２  膜３４を堆積させたのち、スパッタ法によって厚さが、例えば、１５０ｎｍのＰｔからなる下部電極３５を形成し、次いで、ゾルゲル法を用いて上記の第１の実施の形態と全く同様な工程でＰＺＴ膜３６を形成する。
【００４３】
次いで、再び、スパッタ法を用いてＰＺＴ膜３６上に厚さが、例えば、１５０ｎｍのＰｔからなる上部電極３７を形成したのち、大気圧酸素雰囲気中において７００℃で２０分程度の熱処理を行なってＰＺＴ膜３６が受けた損傷を回復し、次いで、上部電極３７乃至下部電極３５をパターニングすることによって強誘電体キャパシタを形成する。
【００４４】
次いで、全面に薄いＡｌ２  Ｏ３  からなる第２層間絶縁膜３８を設けたのち、Ｗプラグ３２に達するコンタクトホールを形成するとともに、上部電極３７に対するコンタクトホールを設け、次いで、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線３９を形成する。
【００４５】
最後に、全面に厚さが、例えば、１．５μｍのＴＥＯＳ−ＮＳＧ膜を堆積させたのちＣＭＰ（化学機械研磨）法によって平坦化して第３層間絶縁膜４０としたのち、Ｗプラグ３１に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ＋  型ドレイン領域２８に接続するビット線４１を形成することによってプレーナ型のＦｅＲＡＭの１メモリセルの基本構造が完成する。
【００４６】
図１０（ｂ）参照
図１０（ｂ）は、図１０（ａ）に示したメモリセルの等価回路図であり、ゲート電極２５はワード線４２に連なり、一方、強誘電体キャパシタは、ｎ＋  型ソース領域２９と下部電極３５との間に接続され、下部電極３５は下部電極３５を構成するＰｔ配線層を介してプレート線（接地線）４３に接続されている。
【００４７】
本発明の第２の実施の形態においては、ＦｅＲＡＭのメモリセルを構成するキャパシタを、シリケートを含み且つ水を添加したゾルゲル溶液を用いて形成しているので、キャパシタ特性を向上することができるとともに、再現性を高めることができ、ＦｅＲＡＭの信頼性を向上することができる。
【００４８】
また、シリケートを含み且つ水を添加したゾルゲル溶液を用いて形成しているので、ＰＺＴ膜の表面平坦化及びリーク電流の低減が可能になり、それによって、キャパシタの小型化が可能になるのでＦｅＲＡＭの集積度を向上することができる。
【００４９】
また、シリケートを添加することによって、結晶化アニール温度の低温化が可能になり、スタック型キャパシタを備えたＦｅＲＡＭの実現が可能になる。
【００５０】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、強誘電体膜をＰＺＴ（ＰｂＺｒｘ  Ｔｉ１−ｘ  Ｏ３  ）で構成しているが、ＰＺＴに限られるものではなく、ＰＺＴにＬａを添加したＰＬＺＴ〔Ｐｂ１−ｙ  Ｌａｙ  （Ｚｒｘ  Ｔｉ１−ｘ  ）１−ｙ／４  Ｏ３  〕等の他のＰｂ系ペロブスカイト強誘電体、即ち、Ｐｂ１−ｙ  Ａｙ  （Ｚｒｘ  Ｔｉ１−ｘ  ）１−ｙ／４  Ｏ３  （Ａは、Ｌａ，Ｃａ，Ｓｒ）を用いても良いものである。
【００５１】
さらには、ＳｒＢｉ２  Ｔａ２  Ｏ９  （ＳＢＴ）またはＢｉ４  Ｔｉ３  Ｏ１２（ＢＩＴ）、若しくは、ＳＢＴ或いはＢＩＴにＬａ，Ｐｒ，Ｎｄ，Ｃａ等を含んだ強誘電体材料を用いても良いものである。
【００５２】
また、上記の実施の形態においては、添加するシリケートとして、ＰｂＯ：ＳｉＯ２  ＝１：１組成のゾルゲル溶液を用いているが、組成比は任意である。
【００５３】
また、上記の実施の形態においては、添加するシリケートとして、鉛シリケートを用いているが、鉛シリケートに限られるものではなく、ランタンシリケート或いはカルシウムシリケート等の他のシリケートを用いても良いものであり、さらには、ＳｉＯ２  単体でも良いものである。
【００５４】
また、上記の実施の形態においては、市販のＰＺＴゾルゲル溶液を用いているが、各金属元素の前駆体を混合して任意のゾルゲル溶液を作成しても良いものである。
例えば、Ｐｂ源としてのＰｂ（ＣＨ３  ＣＯＯ）２  ・３Ｈ２  Ｏ〔酢酸鉛〕、Ｔｉ源としてのＴｉ（ｉ−ＯＣ３  Ｈ７  ）４  〔チタニウムイソプロポキシド〕、Ｚｒ源としてのＺｒ（ｉ−ＯＣ３  Ｈ７  ）４  〔ジルコニウムイソプロポキシド〕、及び、安定剤としてのＣＨ３  ＣＯＣＨ２  ＣＯＣＨ３  （２，４−ペンタンジオン）を溶剤であるＣＨ３  ＯＣ２  Ｈ４  ＯＨ〔メトキシエタノール〕で希釈した溶液を用いれば良い。
【００５５】
また、上記の各実施の形態においては下部電極及び上部電極としてＰｔを用いているが、Ｉｒ或いはＩｒＯｘ  等を単層或いは多層構造として用いても良いものである。
【００５６】
また、上記の各実施の形態においては、１Ｔｒ＋１Ｃ型の強誘電体メモリ装置を前提に説明しているが、２Ｔｒ＋２Ｃ型の強誘電体メモリ装置にも適用されることは言うまでもない。
【００５７】
また、上記の各実施の形態においては、強誘電体メモリ装置のメモリセルを構成する強誘電体キャパシタを前提として説明しているが、強誘電体メモリ装置に限られるものではなく、一般の半導体集積回路装置内の薄膜キャパシタ或いは圧電素子、光素子としても良いものである。
【００５８】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１）  強誘電体材料およびシリケートを含むゾルゲル溶液に水を添加したものを基板上に塗布したのち、乾燥・焼成することを特徴とする強誘電体薄膜の形成方法。
（付記２）  上記強誘電体材料が、少なくともＰｂ，Ｚｒ，Ｔｉを含む酸化物であることを特徴とする付記１記載の強誘電体薄膜の形成方法。
（付記３）  上記少なくともＰｂ，Ｚｒ，Ｔｉを含む酸化物が、Ｐｂ１−ｙ  Ａｙ  （Ｚｒｘ  Ｔｉ１−ｘ  ）１−ｙ／４  Ｏ３  （但し、Ａは、Ｌａ，Ｃａ，Ｓｒ）であることを特徴とする付記２記載の強誘電体薄膜の形成方法。
（付記４）  上記シリケートが、鉛シリケートであることを特徴とする付記２または３に記載の強誘電体薄膜の形成方法。
（付記５）  上記強誘電体材料に対するシリケート及び水の混合比が、それぞれ０．２〜４ｍｏｌ％及び２０〜２００ｍｏｌ％であることを特徴とする付記２乃至４のいずれか１に記載の強誘電体薄膜の形成方法。
（付記６）  上記ゾルゲル溶液に水を添加したものを基板上に塗布したのち、体積収縮を起こす温度よりも低温で一定時間乾燥させ、次いで、体積収縮を起こす温度で焼成を行うことを特徴とする付記１乃至５のいずれか１に記載の強誘電体薄膜の形成方法。
（付記７）  上記乾燥の温度が、７０℃〜２５０℃であることを特徴とする付記６記載の強誘電体薄膜の形成方法。
【００５９】
【発明の効果】
本発明によれば、シリケートを含むゾルゲル溶液に水を添加して塗布しているので、強誘電体膜の表面状態を改善し、しかも強誘電体としての電気特性を再現性良く向上させることができ、ひいては、強誘電体メモリ装置をはじめとする強誘電体キャパシタを構成要素とする電子デバイスの信頼性の向上或いは特性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の製造フロー図である。
【図２】本発明の第１の実施の形態の製造フロー図である。
【図３】本発明の第１の実施の形態の強誘電体キャパシタの途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の強誘電体キャパシタの図３以降の製造工程の説明図である。
【図５】Ｑｓｗ−Ｖ特性のＰｂＳｉＯ３  添加量依存性の説明図である。
【図６】Ｑｓｗ−Ｖ特性の水添加量依存性の説明図である。
【図７】強誘電体キャパシタのヒステリシス特性図である。
【図８】強誘電体キャパシタのＱｓｗ−Ｖ特性の水添加依存性の説明図である。
【図９】ＸＲＤパターンの説明図である。
【図１０】本発明の第２の実施の形態のプレーナ型ＦｅＲＡＭの説明図である。
【符号の説明】
１１  シリコン基板
１２  ＳｉＯ２  膜
１３  Ｐｔ下部電極
１４  ＰＺＴ塗布膜
１５  ＰＺＴ焼成薄膜
１６  ＰＺＴ焼成膜
１７  ＰＺＴ膜
１８  Ｐｔ上部電極
２１  ｎ型シリコン基板
２２  ｐ型ウエル領域
２３  素子分離酸化膜
２４  ゲート絶縁膜
２５  ゲート電極
２６  ｎ−  型ＬＤＤ領域
２７  サイドウォール
２８  ｎ＋  型ドレイン領域
２９  ｎ＋  型ソース領域
３０  第１層間絶縁膜
３１  Ｗプラグ
３２  Ｗプラグ
３３  ＳｉＮ膜
３４  ＳｉＯ２  膜
３５  下部電極
３６  ＰＺＴ膜
３７  上部電極
３８  第２層間絶縁膜
３９  局所内部配線
４０  第３層間絶縁膜
４１  ビット線
４２  ワード線
４３  プレート線
【図１】
2004315261.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004315261.tif 000011
【図９】
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【図１０】
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