(57)【要約】      （修正有）【課題】  素子の動作速度の高速化による精度劣化を改善するレジスタ制御遅延固定ループを提供する。【解決手段】  内部クロックを遅延させる複数の単位遅延セルを有する遅延ライン５４，５５と、前記遅延ラインを通過した前記内部クロックに実際のクロック経路の遅延条件を反映する遅延モデル５９と、前記遅延モデルの出力信号を一定時間遅延させる遅延手段６３と、前記遅延モデルの出力信号と前記内部クロックとの位相を比較する第１位相比較器６０と、前記遅延手段の出力信号と前記内部クロックとの位相を比較する第２位相比較器６４と、前記第１及び第２位相比較器の出力信号に応答して加速化モードの進行／中止如何を決定するためのモード決定部６５と、前記第１位相比較器及び前記モード決定部の出力信号に応答して、前記遅延ラインの遅延量を制御するためのシフトレジスタ制御機６１とシフトレジスタ６２とを備える。【選択図】  図１
2004153792.tif 000002
【特許請求の範囲】
【請求項１】
加速化モードを備えたレジスタ制御遅延固定ループにおいて、内部クロックを遅延させるための複数の単位遅延セルを有する遅延ラインと、
前記遅延ラインを通過した前記内部クロックに実際のクロック経路の遅延条件を反映するための遅延モデルと、
前記遅延モデルの出力信号を一定時間ほど遅延させるための遅延手段と、
前記遅延モデルの出力信号と前記内部クロックの位相とを比較するための第１位相比較手段と、
前記遅延手段の出力信号と前記内部クロックの位相とを比較するための第２位相比較手段と、
前記第１及び第２の位相比較手段の出力信号に応答して加速化モードの進行／中止如何を決定するためのモード決定手段と、
前記第１位相比較手段及び前記モード決定手段の出力信号に応答してシフトレフト信号、シフトライト信号、加速化シフト信号を出力するためのシフトレジスタ制御手段と、
前記シフトレジスタ制御手段の出力に応答して前記遅延ラインの遅延量を制御するためのシフトレジスタと
を備えることを特徴とするレジスタ制御遅延固定ループ。
【請求項２】
前記遅延手段の遅延量は、前記加速化シフト信号に応答して増加する前記遅延ラインの遅延量と実質的に同じであることを特徴とする請求項１に記載のレジスタ制御遅延固定ループ。
【請求項３】
前記シフトレジスタは、
各々リセット端、正出力端及び負出力端を有する複数のラッチと、
前記シフトレフト信号に応答して左側に隣接したラッチにラッチ値を伝達するための複数の第１スイッチと、
前記シフトライト信号に応答して右側に隣接したラッチにラッチ値を伝達するための複数の第２スイッチと、
前記加速化シフト信号に応答して一定間隔ほど離れたラッチにラッチ値を伝達するための複数の第３スイッチと
を備えることを特徴とする請求項２に記載のレジスタ制御遅延固定ループ。
【請求項４】
前記モード決定手段が、
前記第２位相比較手段の出力信号をラッチするための第１ラッチを備えることを特徴とする請求項１に記載のレジスタ制御遅延固定ループ。
【請求項５】
前記モード決定手段が、
自分の出力信号をラッチするための第２ラッチを備えることを特徴とする請求項４に記載のレジスタ制御遅延固定ループ。
【請求項６】
前記遅延手段の遅延量は、前記単位遅延セルの遅延量の整数倍に該当することを特徴とする請求項２に記載のレジスタ制御遅延固定ループ。
【請求項７】
前記遅延手段の遅延量は、前記内部クロックの周波数の半周期より小さいことを特徴とする請求項１または６に記載のレジスタ制御遅延固定ループ。
【請求項８】
加速モードの遅延値を動作周波数情報に応じて調整する加速モード遅延調整器をさらに含むことを特徴とする請求項１に記載のレジスタ制御遅延固定ループ。
【請求項９】
カラムアドレスストローブレイテンシ（CAS latency）を利用して動作周波数信号を発生することを特徴とする請求項８に記載のレジスタ制御遅延固定ループ。
【請求項１０】
同期式半導体メモリ装置の場合、モードレジスタ設定値を利用して動作周波数信号を発生することを特徴とする請求項９に記載のレジスタ制御遅延固定ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路技術に関し、特に遅延固定ループ（delay locked loop：ＤＬＬ）に関し、より詳細には、レジスタ制御ＤＬＬ（resister controlled ＤＬＬ）に関する。
【背景技術】
【０００２】
通常、システムや回路におけるクロックは、動作タイミングを合せるためのレファレンスに用いられ、エラー無しにより速い動作を保障するために用いられることもある。外部から入力されるクロックが内部で用いられる時内部回路による時間遅延（クロックスキュー（clock skew）が発生するが、このような時間遅延を補償して内部クロックが外部クロックと同じ位相を有するようにするためにＤＬＬが用いられいる。
【０００３】
一方、  ＤＬＬは、従来から用いられてきた位相固定ループ（ＰＬＬ）に比べて雑音の影響を小さく受ける長所があって、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）をはじめとする同期式半導体メモリにおいて広く用いられており、その中でもレジスタ制御ＤＬＬが最も一般化されて用いられている。
【０００４】
同期式半導体メモリ素子におけるレジスタ制御ＤＬＬは、基本的に外部クロックを受けてクロック経路及びデータ経路の遅延成分を補償して予めネガティブ遅延を反映することによって、データの出力が外部クロックと同期するようにする機能を行なう。
【０００５】
添付する図８は、従来の技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御ＤＬＬのブロックダイアグラムである。レジスタ制御ＤＬＬは、第１及び第２のクロック入力バッファ１１、１２から出力された内部クロックｆｃｌｋ、ｒｃｌｋを使用する。第１クロック入力バッファ１１は、負外部クロック／ＣＬＫをバッファリングして負外部クロック／ＣＬＫの立ち上がりエッジ（正外部クロックＣＬＫの立ち下がりエッジ）に同期された内部クロックｆｃｌｋを生成し、第２クロック入力バッファ１２は、正外部クロックＣＬＫをバッファリングして、正外部クロックＣＬＫの立ち上がりエッジに同期された内部クロックｒｃｌｋを生成する。
【０００６】
図８を参照すると、従来技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御ＤＬＬは、内部クロックｒｃｌｋを１／Ｍ（Ｍは正の整数であり、ここでＭ＝８）に分周して遅延モニターリングクロックｆｂ＿ｄｉｖ及び基準クロックｒｅｆを生成するクロック分周器１３と、内部クロックｆｃｌｋを入力とする第１遅延ライン１４と、内部クロックｒｃｌｋを入力とする第２遅延ライン１５と、遅延モニターリングクロックｆｂ＿ｄｉｖを入力とする第３遅延ライン１６と、第１、第２及び第３の遅延ライン１４、１５、１６の遅延量を決定するためのシフトレジスタ１７と、遅延固定時第１遅延ライン１４の出力ｆｃｌｋ＿ｄｌを駆動してＤＬＬクロックｆｃｌｋ＿ｄｌｌを生成するための第１ＤＬＬドライバー１７と、遅延固定時第２遅延ライン１５の出力ｒｃｌｋ＿ｄｌを駆動してＤＬＬクロックｒｃｌｋ＿ｄｌｌを生成するための第２ＤＬＬドライバー１８と、第３遅延ライン１６の出力ｆｂ＿ｄｌを入力として実際クロック経路及びデータ経路の遅延成分を反映するための遅延モデル１９と、遅延モデル１９の出力ｆｂ＿ｆｍと基準クロックｒｅｆの位相を比較するための位相比較器２０と、位相比較器２０の比較結果に応答してシフトレジスタ２２のシフト方向を制御するためのシフトレジスタ制御機２１とを備える。
【０００７】
以下、上記のように構成された従来の技術に係るレジスタ制御ＤＬＬの動作について簡単に述べる。
【０００８】
まず、クロック分周器１３は、内部クロックｒｃｌｋを１／Ｍ分周して正外部クロックＣＬＫのＭ番目のクロック毎に一回ずつ同期されるクロックｒｅｆ、ｆｂ＿ｄｉｖを作る。基準クロックｒｅｆ及び遅延モニターリングクロックｆｂ＿ｄｉｖは、互いに反対の位相を有する。
【０００９】
初期動作時、遅延モニターリングクロックｆｂ＿ｄｉｖは、第３遅延ライン１６の単位遅延素子一つのみを通過した後、遅延モデル１９を経ながら予定された遅延量ほどになって出力される。
【００１０】
一方、位相比較器２０は、基準クロックｒｅｆの立ち上がりエッジと遅延モデル１９の出力クロックｆｂ＿ｄｍの立ち上がりエッジとを比較して、シフトレジスタ制御機２１は位相比較器２０の比較結果に応答してシフトレジスタ２２のシフト方向を制御するためのシフト制御信号ＳＲ、ＳＬを出力する。
【００１１】
そして、シフトレジスタ２２は、シフト制御信号ＳＲ、ＳＬに応答して第１、第２及び第３遅延ライン１４、１５、１６を構成する複数の単位遅延セルのうち一つの単位遅延セルをイネーブルさせることによって、第１、第２及び第３の遅延ライン１４、１５、１６による遅延量を決定する。この場合、ＳＲ（shift right）がイネーブルされると、シフトレジスタの値を右に移動させ、ＳＬ（shift left）がイネーブルされると、シフトレジスタの値を左に移動させる。
【００１２】
以後、遅延量が制御された遅延モデル１９の出力クロックｆｂ＿ｄｍと基準クロックｒｅｆとを比較しつつ２つのクロックが最小のジッタ（jitter）を有する瞬間に遅延固定（locking）がなされることになり、この時はじめて第１及び第２のＤＬＬドライバー１７、１８がイネーブルされて負外部クロック／ＣＬＫ及び正外部クロックＣＬＫと同じ位相を有するＤＬＬクロックｆｃｌｋ＿ｄｌｌ、ｒｃｌｋ＿ｄｌｌが出力される。
【００１３】
一方、前記のような方式で位相固定をなすためには、少なくない時間が必要となるので、レジスタ制御ＤＬＬに加速化モードを採用するようになった。ＤＬＬの加速化モードは、チップが初期化された直後外部クロックと内部クロックを同期化する過程で２つのクロックの位相差が非常に大きい場合遅延ラインで増減する遅延量を大きくすることによって、速い時間内に２つのクロックの位相差が小さくなるようにするＤＬＬの動作モードである。
【００１４】
図９は、加速化モードを備えた従来の技術に係るＤＤＲ  ＳＤＲＡＭのレジスタ制御ＤＬＬのブロックダイアグラムである。
【００１５】
図９に示されているＤＤＲ ＳＤＲＡＭのレジスタ制御ＤＬＬは、第１及び第２の入力バッファ３１、３２、第１、第２及び第３の遅延ライン３４、３５、３６、第１及び第２のＤＬＬドライバー３７、３８、遅延モデル３９などは、前記図８に示されている一般レジスタ制御ＤＬＬと同じ構成を有する。
【００１６】
一方、加速化モードを支援するため、第１及び第２の位相比較器４０、４４を備えるが、第１位相比較器４０は、前記図８の位相比較器２０に相応するものであって、基準クロックｒｅｆと遅延モデル３９の出力クロックｆｂ＿ｄｍを入力として、第２位相比較器４４は、遅延モデル３９の出力クロックｆｂ＿ｄｍを一定時間（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）の間遅延させる遅延部４３の出力クロックｆｂｃｌｋ＿ｄｌｙと基準クロックｒｅｆを入力とする。ここで、「Ｎ」は、２以上の正の整数であり、「ｕｎｉｔ＿ｄｅｌａｙ」は、遅延ライン３４、３５、３６をなす単位遅延セルの遅延量を示す。すなわち、「Ｎ×ｕｎｉｔ＿ｄｅｌａｙ」はＮ個の単位遅延セルの遅延量を示す。
【００１７】
そして、シフトレジスタ制御機４１は、第１位相比較器４０の出力ｐｄ１と第２位相比較器４１の出力ａｃ＿ｅｎｚを入力とし、シフトレジスタ４２は、シフト制御信号ＳＲ、ＳＬを入力とする。
【００１８】
図１０は、前記図９のレジスタＤＬＬの動作波形図である。初期動作時基準クロックｒｅｆと遅延モデル３９の出力クロックｆｂ＿ｄｍの位相差Ｔｄが遅延部４３による遅延時間（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）より大きいと、第１及び第２の位相比較器４０、４４の出力は、全部論理レベルローを表し、第２位相比較器４４の出力である加速化モードイネーブル信号ａｃ＿ｅｎｚがイネーブルされてシフトレジスタ制御機４１はシフトレジスタ４２が加速化モードを実行するようにする。
【００１９】
参考に、第１及び第２の位相比較器４０、４４は、基準端と入力端に印加された信号の立ち上がりエッジを比較して入力端に印加された信号の位相が基準端に印加された信号の位相より早ければ、論理レベルローを出力し、基準端に印加された信号の位相より遅ければ、論理レベルハイを出力する。
【００２０】
一方、加速化モードを一度進行した場合、基準クロックｒｅｆと遅延モデル３９の出力クロックｆｂ＿ｄｍの位相差は、Ｔｄ−（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）に小さくなる。この場合、位相差が遅延部４３による遅延時間（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）より大きいと、加速化モードイネーブル信号ａｃ＿ｅｎｚがイネーブルされてまた加速化モードを進行し、位相差が遅延部４３による遅延時間（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）より小さいと、加速化モードイネーブル信号ａｃ＿ｅｎｚがディセーブルされて加速化モードを止めて第１位相比較器４０の出力ｐｄ１による正常モード（ｕｎｉｔ＿ｄｅｌａｙずつ遅延制御）が行なわれる。
【特許文献１】米国特許第６４４５２３４号公報
【特許文献２】米国特許第６４３８０６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ところが、前記のような従来技術の問題点は、第１位相比較器４０の基準端に印加される基準クロックｒｅｆに、内部クロックｒｃｌｋそのものではなく、それが１／Ｍに分周されたクロックを使用するということである。
【００２２】
このように第１位相比較器４０の入力に分周されたクロックを使用することになると、コントロールが容易となり電流消耗も低減できるという長所があるのに対し、素子の動作速度が高くなり、それによって種々のタイミング規格（timing spec.）が煩雑となり正確度側面において多くの損失が生じ得る。
【００２３】
そこで、本発明は、前記のような従来の技術の問題点に鑑みてなされたものであって、その目的は、素子の動作速度増加による正確度側面における損失を改善できる加速化モードを備えたレジスタ制御遅延固定ループを提供することにある。
【課題を解決するための手段】
【００２４】
上記の目的を達成するため、本発明は、加速化モードを備えたレジスタ制御遅延固定ループにおいて、内部クロックを遅延させるための複数の単位遅延セルを有する遅延ラインと、前記遅延ラインを通過した前記内部クロックに実際のクロック経路の遅延条件を反映するための遅延モデルと、前記遅延モデルの出力信号を一定時間ほど遅延させるための遅延手段と、前記遅延モデルの出力信号と前記内部クロックの位相とを比較するための第１位相比較手段と、前記遅延手段の出力信号と前記内部クロックの位相とを比較するための第２位相比較手段と、前記第１及び第２の位相比較手段の出力信号に応答して加速化モードの進行／中止如何を決定するためのモード決定手段と、前記第１位相比較手段及び前記モード決定手段の出力信号に応答してシフトレフト信号、シフトライト信号、加速化シフト信号を出力するためのシフトレジスタ制御手段と、前記シフトレジスタ制御手段の出力に応答して前記遅延ラインの遅延量を制御するためのシフトレジスタとを備えることを特徴とする。
【００２５】
本発明は、位相比較器に印加されて比較される２つのクロックを分周しない状態で印加する方式を適用することにおいて、加速化モードをどのように制御するかに関するものである。本発明では、内部クロック自体をクロックソースに使用し、第１位相比較器は、遅延モデルの出力と内部クロックとを比較し、第２位相比較器は、遅延モデル及び遅延部（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）を経たクロックと内部クロックとを比較する。第１及び第２の位相比較器の出力は、モード決定部に印加されて加速化モードを引き続き行なうかを判断する根拠となる。重要なことは、加速化モードで動作する時には、シフトレジスタで一度にＮ個の単位遅延セルほどをジャンプしてシフト動作を行なう形式を取り、ジャンプされる遅延量は、遅延部（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）の遅延値と同一となるように具現しなければならないことである。
【発明の効果】
【００２６】
上述したようになされる本発明によると、遅延固定に所要される時間を維持しながら素子の動作速度増加による正確度側面における損失を改善でき、これによって素子の性能を向上させることができる。また、本発明は、クロック分周器を使用せず遅延ラインの数を低減できるので、チップ面積の減少側面においても有利である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の最も好ましい実施の形態例を添付する図面を参照しながら説明する。
【００２８】
添付する図１は、本発明の一実施の形態に係る加速化モードを備えたＤＤＲ ＳＤＲＡＭのレジスタ制御ＤＬＬのブロックダイアグラムである。
【００２９】
図１を参照すると、レジスタ制御ＤＬＬは、第１及び第２のクロック入力バッファ５１、５２から出力された内部クロックｆｃｌｋ、ｒｃｌｋを使用する。第１クロック入力バッファ５１は、負外部クロック／ＣＬＫをバッファリングして負外部クロック／ＣＬＫの立ち上がりエッジ（正外部クロックＣＬＫの立ち下がりエッジ）に同期された内部クロックｆｃｌｋを生成し、第２クロック入力バッファ５２は、正外部クロックＣＬＫをバッファリングして、正外部クロックＣＬＫの立ち上がりエッジに同期された内部クロックｒｃｌｋを生成する。
【００３０】
本実施の形態に係るＤＤＲ ＳＤＲＡＭのレジスタ制御ＤＬＬは、内部クロックｆｃｌｋを入力とする第１遅延ライン５４と、内部クロックｒｃｌｋを入力とする第２遅延ライン５５と、第１及び第２の遅延ライン５４、５５の遅延量を決定するためのシフトレジスタ６２と、遅延固定時第１遅延ライン５４の出力ｆｃｌｋ＿ｄｌを駆動してＤＬＬクロックｆｃｌｋ＿ｄｌｌを生成するための第１ＤＬＬドライバー５７と、遅延固定時第２遅延ライン５５の出力ｒｃｌｋ＿ｄｌを駆動してＤＬＬクロックｒｃｌｋ＿ｄｌｌを生成するための第２ＤＬＬドライバー５８と、第２遅延ライン５５の出力ｒｃｌｋ＿ｄｌを入力として実際クロック経路及びデータ経路の遅延成分を反映するための遅延モデル５９と、遅延モデル５９の出力ｆｂ＿ｆｍをＮ×ｕｎｉｔ＿ｄｅｌａｙほど遅延させるための遅延部６３と、内部クロックｒｃｌｋと遅延モデル５９の出力ｆｂ＿ｆｍの位相を比較するための第１位相比較器６０と、内部クロックｒｃｌｋと遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの位相を比較するための第２位相比較器６４と、第１及び第２の位相比較器６０、６４の出力ｐｄ１、ｐｄ２に応答して加速化モードを引き続き行なうかを決定するためのモード決定部６５と、第１位相比較器６０の出力ｐｄ１とモード決定部６５の出力に応答してシフトレジスタ６２のシフトモードを制御するためのシフトレジスタ制御部６１とを備える。
【００３１】
前記図１に示すように、本実施の形態に係るレジスタ制御ＤＬＬは、二つの位相比較器６０、６４を有する。第１及び第２の位相比較器は、共に、基準端で内部クロックｒｃｌｋを直接入力され、第１位相比較器の入力端には遅延モデル５９の出力ｆｂ＿ｄｍが、第２位相比較器の入力端には遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙが入力される。前述したように、遅延部６３は、Ｎ×ｕｎｉｔ＿ｄｅｌａｙほどの遅延量を有し、ｕｎｉｔ＿ｄｅｌａｙは、遅延ライン５４、５５をなす単位遅延セルが有する遅延量を意味する。
【００３２】
また、本実施形態に係るレジスタ制御ＤＬＬは、ＤＬＬクロックを作るためのクロックソースに内部クロックｒｃｌｋそのものを使用している。
【００３３】
２つの位相比較器６０、６４のうち第１位相比較器６０は、現在状態の内部クロックｒｃｌｋと遅延モデル５９の出力ｆｂ＿ｄｍの位相とを比較する役割を行ない、第２位相比較器６４は、現在の遅延モデル５９の出力ｆｂ＿ｄｍの位相が遅延ライン５４、５５でまたＮ×ｕｎｉｔ＿ｄｅｌａｙほど遅延された後には内部クロックｒｃｌｋとどんな位相関係を表すかを予め予測する役割を行なう。
【００３４】
この２つの位相比較器６０、６４の出力信号ｐｄ１、ｐｄ２をモード決定部６５が入力されて加速化モードを制御するのに使用する。もし、現在の遅延モデル５９の出力ｆｂ＿ｄｍの位相が内部クロックｒｃｌｋより先んじており（すなわち、ｐｄ１が論理レベルロー）、現在の遅延モデル５９の出力ｆｂ＿ｄｍをＮ×ｕｎｉｔ＿ｄｅｌａｙほど遅延させた遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの位相も内部クロックｒｃｌｋより先んじている場合（すなわち、ｐｄ２が論理レベルロー）であるならば、遅延ライン５４、５５でＮ個の単位遅延セルほど遅延量をさらに増やしても遅延モデル５９の出力ｆｂ＿ｄｍは、内部クロックｒｃｌｋより位相が先んじていることを意味するのである。すなわち、第１及び第２の位相比較器６０、５４の出力ｐｄ１、ｐｄ２が全部論理レベルローである場合には、モード決定部６５の出力である加速化モード終了信号ａｃｃｅｌ＿ｅｎｄが論理レベルローになって引続き加速化モードを動作させろという命令をシフトレジスタ制御部６１に印加するようになり、シフトレジスタ制御部６１では、加速化シフト制御信号ａｃｃｅｌ＿ｓｈｉｆｔをイネーブルさせて、実際に遅延ライン５４、５５に入力される内部クロックｒｃｌｋをＮ個の単位遅延セルの遅延量ほどさらに遅延させて出力するようになる。
【００３５】
図２は、前記図１のレジスタ制御ＤＬＬの動作波形を例示した図面である。
【００３６】
レジスタ制御ＤＬＬにおいて遅延固定とは、遅延モデル５９の出力ｆｂ＿ｄｍの矢印で示された立ち上がりエッジがクロックソースである内部クロックｒｃｌｋの矢印で示された立ち上がりエッジと一致することを意味することであって、レジスタ制御ＤＬＬでは、比較される２つのクロックの立ち上がりエッジを近接させる動作を進行するようになる。
【００３７】
図２を参照すると、初期動作時遅延モデル５９の出力ｆｂ＿ｄｍと遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの立ち上がりエッジの位相が内部クロックｒｃｌｋの立ち上がりエッジより先んじているため、加速化モードがイネーブルされる（ａｃｃｅｌ＿ｅｎｄが論理レベルロー）。加速化モードを一回行なうと、遅延ライン５４、５５で内部クロックｒｃｌｋをＮ×ｕｎｉｔ＿ｄｅｌａｙほどさらに遅延させて出力するようになるが、このようになると、一回の加速化モード動作後の遅延モデル５９の出力ｆｂ＿ｄｍの立ち上がりエッジの位相は、加速化モード動作を行なう前の遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの立ち上がりエッジと同じ位相を有するようになる。図面の例では、一回の加速化モード動作後にもやはり遅延モデル５９の出力ｆｂ＿ｄｍと遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの立ち上がりエッジの位相が全部内部クロックｒｃｌｋの立ち上がりエッジの位相より先んじているため、引続き加速化モードを行なうことになるが、このような方式で３回の加速化モードを行なった後、遅延モデル５９の出力ｆｂ＿ｄｍ及び遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの位相と内部クロックｒｃｌｋの位相を比較すると、遅延モデル５９の出力ｆｂ＿ｄｍは、依然として内部クロックｒｃｌｋの位相より先んじているが、今後一回さらに加速化モードを動作させた後の遅延モデル５９の出力ｆｂ＿ｄｍの位相を予測した遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの位相は、内部クロックｒｃｌｋの位相より遅れるようになるので、全ての加速化モードはここで終了させるべきである（ａｃｃｅｌ＿ｅｎｄが論理レベルロー）。
【００３８】
一方、各加速化モード動作間には、保持すべき時間間隔があるが、その値は、内部クロックｒｃｌｋが遅延ライン５４、５５を通過する時間、その出力がまた遅延モデル５９を経る時間、またその出力が遅延部６３と第２位相比較器６４を経る全ての時間の和ｔＴＡより大きいべきである。その理由は、一回の加速化モードが進行すると、遅延ライン５４、５５において遅延動作が行なってその出力が遅延モデル５９、遅延部６３、第２位相比較器６４を経て第１及び第２の位相比較器６０、６４の出力ｐｄ１、ｐｄ２の値を新しくアップデートした後、再び加速化モードを続けるべきか、そうでなければ中止すべきであるかを決定しなければならないためである。この時間を守らないと以前の加速化モードによって新しく位相が変わった信号で第１及び第２の位相比較器６０、６４において比較されてｐｄ１とｐｄ２が作られないため、誤動作が生じ得る。
【００３９】
図３は、前記図２のシフトレジスタ６２及び第２遅延ライン５５の回路構成を例示した図面である。
【００４０】
図３を参照すると、シフトレジスタ６２は、各々リセット端（図示せず）と、正出力端Ｑ及び負出力端Ｑｂを有する複数のラッチ（…、Ｌｎ〜Ｌｎ＋７、…）を備える。一方、各ラッチのラッチ値を制御するため、すなわち、ラッチ間に単位シフト動作を誘導するため、隣接したラッチはスイッチを介して連結されるようになっており、このスイッチを制御する信号がシフトレジスタ制御部６１から出力された単位シフト制御信号ＳＲ、ＳＬである。そして、Ｎ（ここでは「３」とする）個ほど離れたラッチの出力値がスイッチを介して連結されており、このスイッチを制御する信号がシフトレジスタ制御部６１から出力された加速化シフト制御信号ａｃｃｅｌ＿ｓｈｉｆｔである。
【００４１】
また、シフトレジスタ６２は、一つの単位遅延セルＵＤＣを選択するため、各ラッチに対応する複数のＮＯＲゲートを備える。例えば、ｎ番目のＮＯＲゲートＮＯＲ１は、ｎ−１番目のラッチ（図示せず）の負出力Ｑｂとｎ＋１番目のレジスタの正出力Ｑを入力とする。
【００４２】
一方、第２遅延ライン５５は、前記ＮＯＲゲートＮＯＲの出力を一入力とし、内部クロックｒｃｌｋを他入力とする複数のＮＡＮＤゲートＮＡＮＤ１と、ＮＡＮＤゲートＮＡＮＤ１の各々の出力を伝える複数の単位遅延セルＵＤＣとを備える。各単位遅延セルＵＤＣは、ＮＡＮＤゲートＮＡＮＤ１の出力を一入力とし、前段ＵＤＣの出力を他入力とするＮＡＮＤゲートＮＡＮＤ２と、供給電源ＶＤＤを一入力とし、ＮＡＮＤゲートＮＡＮＤ２の出力を他入力とするＮＡＮＤゲートＮＡＮＤとを備える。
【００４３】
参考に、第１遅延ライン５４の構成は、入力クロックを除いては前述した第２遅延ライン５５の構成と同一である。
【００４４】
以下、前記図３に示されている回路の動作について簡単に述べる。
【００４５】
チップが初期化されると、シフトレジスタ６２の各ラッチが初期化される。
次いで、ＤＬＬが初期動作を行ない、第１及び第２の位相比較器６０、６４の出力ｐｄ１、ｐｄ２に応じてモード決定部６５は、加速化モード終了信号ａｃｃｅｌ＿ｅｎｄをイネーブル／ディセーブルさせて加速化モードを進行するか、加速化モードを中止し正常モードを行なうかを決定する。もし加速化モード終了信号ａｃｃｅｌ＿ｅｎｄがイネーブルされて加速化モードが中止されると、第１位相比較器６０の出力ｐｄ１に応答してシフトレジスタ制御部６１から単位シフト制御信号ＳＲ、ＳＬを出力して正常モードを進行する。
【００４６】
シフトレジスタ６２は、複数のＮＯＲゲートのうちいずれか一つの出力のみを論理レベルハイに作ってその出力を入力されたＮＡＮＤゲートを通して内部クロックｒｃｌｋを通過させ、該当ＮＡＮＤゲートの出力端に連結された単位遅延セルＵＤＣを選択するようになる。このように単位遅延セルＵＤＣが選択されると、内部クロックｒｃｌｋが経る単位遅延セルＵＤＣの数が決定される。
【００４７】
シフトレジスタ制御部６１の出力のうちＳＲ（shift right）は、ラッチの出力値を隣接する右側ラッチに伝達しろという制御信号であり、ＳＬ（shift left）は、ラッチの出力値を隣接する左側ラッチに伝達しろという制御信号であり、加速化シフト制御信号ａｃｃｅｌ＿ｓｈｉｆｔは、ラッチの出力値を左にＮ個ほど離れているラッチに伝達しろいう制御信号である。例えば、現在ｓ個ほどの単位遅延セルＵＤＣを経て内部クロックｒｃｌｋが出力されている状況を仮定すると、ＳＲ信号が一回活性化されると、内部クロックｒｃｌｋが経る単位遅延セルＵＤＣの数はｓ−１個になり、ＳＬ信号が一回活性化されると、内部クロックｒｃｌｋが経る単位遅延セルＵＤＣの数はｓ＋１個になり、加速化シフト制御信号ａｃｃｅｌ＿ｓｈｉｆｔが一回活性化されると、内部クロックｒｃｌｋが経る単位遅延セルＵＤＣの数はｓ＋Ｎ個となる。
【００４８】
下記の表１はモード決定部６５の動作真理表である。
【００４９】
【表１】
2004153792.tif 000003
【００５０】
前記表１を参照すると、加速化モード終了信号ａｃｃｅｌ＿ｅｎｄの初期値は、「０」であるが、加速化モード終了信号ａｃｃｅｌ＿ｅｎｄが「０」である時は、加速化モードを行なうことができる状況を意味し、加速化モード終了信号ａｃｃｅｌ＿ｅｎｄが「１」である時は、内部クロックｒｃｌｋと遅延モデル５９の出力ｆｂ＿ｄｍがある程度近くなって加速化モードが終了されることを意味する。加速化モード終了信号ａｃｃｅｌ＿ｅｎｄの初期値が「０」であるので初期には常に加速化モードを行なう準備ができている。
【００５１】
まず、現在加速化モード終了信号ａｃｃｅｌ＿ｅｎｄが「１」である時は、ｐｄ１、ｐｄ２、以前ｐｄ２値に関係なしに次の加速化モード終了信号ａｃｃｅｌ＿ｅｎｄは「１」となる。
【００５２】
次に、現在、加速化モード終了信号ａｃｃｅｌ＿ｅｎｄが「０」である時は、ｐｄ１、ｐｄ２、以前ｐｄ２値に応じて種々の場合が現れるようになる。
【００５３】
図４は、ｐｄ１が「０」であり、ｐｄ２が「１」である場合の波形図であって、加速化モードが終わる時点で主に現れる波形を示している。この場合、以前ｐｄ２の値に関係なしに次の加速化モード終了信号ａｃｃｅｌ＿ｅｎｄは「１」であり、これは加速化モードが終了することを意味する。
【００５４】
図５は、ｐｄ２が「１」であり、以前ｐｄ２が「０」である場合の波形図であった、ｋ番目の加速化モード動作後の波形と、ｋ＋１番目の加速化モード動作後の波形を示している。ｋ番目の加速化モード動作後の状態がｐｄ１及びｐｄ２が全部「０」を表しているが、遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの立ち上がりエッジと内部クロックｒｃｌｋの立ち上がりエッジの位相差が十分に小さい値を有する。この場合、理想的にはｋ＋１番目の加速化モード動作後の遅延モデル５９の出力ｆｂ＿ｄｍの位相は、ｋ番目の加速化モード動作後の遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの位相と同じであるべきである。しかし、第２位相比較器６４の前段に配置された遅延部６３の遅延量（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）と遅延ライン５４、５５におけるＮ個の単位遅延セルＵＤＣが有する遅延量には僅かであるが差が発生し得る。その理由は、各々の入出力条件（入力スロープ、出力ローディング）が異なるためである。したがって、ｋ＋１番目の加速化モード動作後に遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙはもちろん遅延モデル５９の出力ｆｂ＿ｄｍが内部クロックｒｃｌｋの位相より遅れる場合が生じ得るし、このような場合に対しても加速化モードが終了されることを決定できるべきである（前記図４の場合のみでは図５の場合を置き換えない）。したがって、ｋ番目の加速化モード動作後のｐｄ２（以前ｐｄ２）が「０」であり、ｋ＋１番目の加速化モード動作後のｐｄ２が「１」である場合にも加速化モード終了信号ａｃｃｅｌ＿ｅｎｄは「１」出力されて加速化モードが終了される。
【００５５】
そして、前記で言及しなかった全ての場合には加速化モード終了信号ａｃｃｅｌ＿ｅｎｄが「０」となって加速化モード動作を行えば良く、初期化時にもこれに該当する。
【００５６】
一方、上記のようにｐｄ２の以前状態を把握するためには、モード決定部６５のｐｄ２信号入力端にラッチを備えるべきであり、加速化モードの中止状態を継続保持するため、モード決定部６５の加速化モード終了信号ａｃｃｅｌ＿ｅｎｄ出力端にラッチを備えるべきである。
【００５７】
図６は、前記図１の遅延部６３の遅延量（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）を決定する「Ｎ」値の範囲を説明するための図面である。
【００５８】
本発明では、分周されたクロックではないフリーランニング（free-running）するクロックを用いて加速化動作モードを具現しているため、１ｔＣＫ毎に引続き立ち上がりエッジが現れる悪条件下で加速化モードをいつ中止するかをまともに把握しなければならない。遅延部６３の遅延量（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）がターゲットとする最大動作周波数（ｔＣＫ、ｍｉｎ）の半周期に該当する値より大きくなると、実際は加速化モード動作を行なってはいけないにもかかわらず加速化モード終了信号ａｃｃｅｌ＿ｅｎｄが「０」となって高速化モードを行なう場合が生じ得る。換言すると、遅延モデル５９の出力ｆｂ＿ｄｍの立ち上がりエッジが内部クロックｒｃｌｋの論理レベルハイ区間内に存在し、遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙの立ち上がりエッジが内部クロックｒｃｌｋの論理レベルロー区間を越えて存在する場合が生じると、誤動作を起こす恐れがある。その理由は、遅延モデル５９の出力ｆｂ＿ｄｍと遅延部６３の出力ｆｂｃｌｋ＿ｄｌｙ全ての立ち上がりエッジが内部クロックｒｃｌｋの連続した論理レベルハイ区間内にあるか、ではなければ、２つの信号の立ち上がりエッジが各々内部クロックｒｃｌｋの他の論理レベルハイ区間内にあるかを位相比較器が把握できないためである。したがって、許容される「Ｎ」値の範囲は、遅延部６３の遅延量（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）がターゲットとする最大動作周波数の半周期（１／２×ｔＣＫ、ｍｉｎ）より小さい範囲内で決定すべきである。
【００５９】
例えば、ターゲットとする最大動作周波数が３３３ＭＨｚであり（ｔＣＫ、ｍｉｎ＝３ｎｓ）、単位遅延セルＵＤＣの遅延値が１５０ｐｓであるとすると、下記の数式１が成立する。
（数式１）
１／２×３ｎｓ＞Ｎ×１５０ｐｓ
したがって、Ｎ＜１０という結論が出る。
【００６０】
図７は、本発明の他の実施の形態に係る加速化モードを備えたレジスタ制御ＤＬＬのブロックダイアグラムである。
【００６１】
図７でのように、本発明の他の実施の形態に係る加速化モードを備えたレジスタ制御ＤＬＬは、図１のＤＬＬと類似した構成を有する。したがって、図１と図７に示されている同じ役割をする実施の形態の図面番号は、同じ番号を付した。
【００６２】
しかし、図７のレジスタ制御ＤＬＬは、動作周波数情報信号ｆｒｅｑ＿ｉｎｆｏによって加速モードのシフトレジスタ６２の単位遅延値を調整する加速モード遅延調整器６６をさらに備えている。
【００６３】
前記加速モード遅延調整器６６は、単位遅延値「Ｎ×ｕｎｉｔ＿ｄｅｌａｙ」のために、Ｎ値を調整する。すなわち、本発明の他の実施の形態では、システムの動作周波数にしたがってＮ値を調整する。
【００６４】
動作周波数情報信号ｆｒｅｑ＿ｉｎｆｏに緊密に連関したインデックスを用いて動作周波数を探す。そして、動作モード信号遅延調整器６６は、動作周波数情報信号ｆｒａｑ＿ｉｎｆｏに対応するＮ値を探すことに必要である。
【００６５】
同期式半導体メモリ装置では、動作周波数情報信号ｆｒｅｑ＿ｉｎｆｏを発生することにＣＡＳレイテンシ（ｌａｔｅｎｃｙ）やモードレジスタ設定値が用いられる。
【００６６】
まず、ＣＡＳレイテンシを用いる方法を詳細に述べる。
【００６７】
通常、半導体メモリ装置の動作周波数が高い時、大きい値のＣＡＳレイテンシが選択される。そして、半導体メモリ装置の動作周波数が低い時には小さい値のＣＡＳレイテンシが選択される。
動作周波数の範囲に応じたＣＡＳレイテンシ値は次のように仮定する。
【００６８】
ＣＬ＝２：１００ＭＨｚ〜２００ＭＨｚ
ＣＬ＝３：２００ＭＨｚ〜３００ＭＨｚ
ＣＬ＝４：３００ＭＨｚ〜４００ＭＨｚ
例えば、もしＣＬ値が２であると、最大動作周波数は２００ＭＨｚである。（ｔＣＫ，  ｃｕｒｒｅｎｔ＝５ｎｓ）最大動作周波数２００ＭＨｚが、図８の従来の技術に係るＤＤＲ ＳＤＲＭのレジスタ制御ＤＬＬに供給されると、１２．５より小さい値がＮ値に出力される。同じ数式を用いて、ＣＬ値が３である時、８．２５より小さい値がＮ値に出力され、ＣＬ値が４である時、６．２５より小さい値がＮ値に出力される。最大動作周波数の条件が満足され、Ｎ値が最大値であるべきなので、ＣＬが２である時、Ｎ値は１２であり、ＣＬ値が３である時は、Ｎ値は８にしてＣＬ値が４である時は、Ｎ値は６となる。したがって、加速モードを実行するため、Ｎ値は現在動作周波数に応じて変化する。
【００６９】
２番目に、モードレジスタ設定値を利用する方法について説明する。
通常、モードレジスタは、半導体メモリ装置の全体モードのメモリ動作を決定する。現在モードレジスタで用いられない特定ビットを加速モードのＮ値を決定する情報に使用することができる。
【００７０】
二つのビット、例えばＡ９やＡ１０をＮ値を決定する情報に使用することができ、これに該当する復号値は次のように仮定する。
【００７１】
Ａ１０，Ａ９＝‘００’：Ｎ＝１２
Ａ１０，Ａ９＝‘０１’：Ｎ＝８
Ａ１０，Ａ９＝‘１０’：Ｎ＝６
もし半導体メモリ装置の初期モードにおいてＡ１０とＡ９がモードレジスタ設定（ＭＲＳ）に同じ命令を使用して設定するとすると、Ｎ値に該当する二つのビットのＡ９とＡ１０に応じて加速モードのＤＬＬ回路が作動するようになる。例えば、最低動作周波数帯域でＡ１０とＡ９が‘００’に設定され最大動作周波数帯域でＡ１０とＡ９が‘１０’に設定される。
【００７２】
本発明では、Ｎ値が１２、８、６の３つの場合と仮定する。シフトレジスタ６２は、Ｎ値を変化させるように設計されるべきである。
【００７３】
以上で説明した本発明は、加速モードにおいてシングル遅延値を調整して遅延固定時間が増加することを防止する。
【００７４】
また、本発明は、クロック信号遅延を監視する必要がないので、クロックシングル分周器を使用しない。したがって、レジスタ調整ＤＬＬの大きさが減少する。
【００７５】
また、本発明は、動作速度が増加しても遅延固定時間を維持できるので、正確度を増加させることができる。そして、このような正確度の増加は、装置の性能を向上させることができる。また、クロックシングル分周器を使用せず、多くの遅延ラインが減少するので、全体的なシステムのサイズが減少する。
【００７６】
一方、本発明では、クロック分周器を使用しないため、クロック遅延をモニターリングするための遅延ラインが不要であるのでレジスタ制御ＤＬＬのレイアウト面積減少を期待できる。
【００７７】
尚、本発明は、前記実施の形態になんら限定されるものではなく、本発明を逸脱しない範囲において種々の態様で実施しうることはいうまでもない。
【００７８】
例えば、前述した実施の形態では外部クロックＣＬＫの立ち上がりエッジに同期された内部クロックｒｃｌｋをクロックソースに使用する場合を一実施の形態として挙げて説明したが、外部クロックＣＬＫの立ち下がりエッジに同期された内部クロックｆｃｌｋをクロックソースに使用する場合にも適用される。
【００７９】
また、前述した実施の形態では、ＤＤＲ  ＳＤＲＡＭのレジスタ制御ＤＬＬを一実施の形態として挙げて説明したが、本発明のレジスタ制御ＤＬＬは、他の同期式半導体メモリやその他の同期式ロジックにも適用できる。
【００８０】
また、前述した実施の形態では遅延部の遅延量と加速化モードによりジャンプする遅延ラインの遅延量が同じである場合を一実施の形態として説明したが、加速化モードの技術的原理上加速化モードによりジャンプする遅延ラインの遅延量が遅延部の遅延量を超過しなければ良い。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施の形態に係る加速化モードを備えたＤＤＲ ＳＤＲＡＭのレジスタ制御ＤＬＬのブロックダイアグラムである。
【図２】前記図１のレジスタ制御ＤＬＬの動作波形を例示した図面である。
【図３】前記図２のシフトレジスタ及び第２遅延ラインの回路構成を例示した図面である。
【図４】加速化動作モードが終了する場合の第１及び第２位相比較器の波形を例示した図面である。
【図５】加速化動作モードが終了する場合の第１及び第２位相比較器の波形を例示した図面である。
【図６】前記図１の遅延部の遅延量（Ｎ×ｕｎｉｔ＿ｄｅｌａｙ）を決定する「Ｎ」値の範囲を説明するための図面である。
【図７】本発明の他の実施の形態に係る加速化モードを備えたＤＤＲ ＳＤＲＡＭのレジスタ制御ＤＬＬのブロックダイアグラムである。
【図８】従来の技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御ＤＬＬのブロックダイアグラムである。
【図９】加速化モードを備えた従来の技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御ＤＬＬのブロックダイアグラムである。
【図１０】前記図９のレジスタＤＬＬの動作波形図である。
【符号の説明】
【００８２】
６０      第１位相比較器
６１      シフトレジスタ制御部
６２      シフトレジスタ
６３      遅延部
６４      第２位相比較器
ａｃｃｅｌ＿ｅｎｄ        加速化モード終了信号
ａｃｃｅｌ＿ｓｈｉｆｔ      加速化シフト制御信号
【図１】
2004153792.tif 000004
【図２】
2004153792.tif 000005
【図３】
2004153792.tif 000006
【図４】
2004153792.tif 000007
【図５】
2004153792.tif 000008
【図６】
2004153792.tif 000009
【図７】
2004153792.tif 000010
【図８】
2004153792.tif 000011
【図９】
2004153792.tif 000012
【図１０】
2004153792.tif 000013