(57)【要約】【課題】６つのマスクステップだけで製造することができる薄膜トランジスタアレー及び駆動回路の構造を提供する【解決手段】基板上に、薄膜トランジスタアレー及び駆動回路の構造が形成されている。該構造は、複数の走査ラインと、複数の信号ラインと、複数の薄膜トランジスタと、複数の画素電極と、複数のストレージキャパシタと、複数のＣＭＯＳトランジスタとを含む。各薄膜トランジスタは、ポリシリコン層と、ソース／ドレイン端子と、Ｎ＋にドープされた薄膜と、ゲートと、ゲート絶縁層とを含む。ポリシリコン層は基板の上に形成され、ソース／ドレイン端子はポリシリコン層の上に形成されている。Ｎ＋にドープされた薄膜は、ポリシリコン層とソース／ドレイン端子との間に配置されている。ゲートはポリシリコン層の上に形成され、ゲート絶縁層はポリシリコン層とゲートとの間に配置されている。【選択図】図４
2004179610.tif 000002
【特許請求の範囲】
【請求項１】
基板上の複数の走査ラインと、
基板上の複数の信号ラインと、
複数の薄膜トランジスタとを含み、該薄膜トランジスタが、走査ラインと信号ラインとによって駆動されるようになっていて、各薄膜トランジスタが、
基板上のポリシリコン層と、
ポリシリコン上のソース／ドレイン端子と、
ポリシリコン層とソース／ドレイン端子との間のＮ＋にドープされた薄膜と、
ポリシリコン層上のゲートと、
ポリシリコン層とゲートとの間のゲート絶縁層と、
薄膜トランジスタに対応する複数の画素電極と、
画素電極に対応する複数の記憶電極と、
複数の相補型のメタル−オクサイド−半導体（ＣＭＯＳ）トランジスタとを有し、
各ＣＭＯＳトランジスタが、Ｎ型のメタル−オクサイド−半導体（ＮＭＯＳ）トランジスタと、Ｐ型のメタル−オクサイド−半導体（ＰＭＯＳ）トランジスタとを含んでいることを特徴とする、基板上に形成された薄膜トランジスタアレー及び駆動回路の構造。
【請求項２】
ＮＭＯＳトランジスタが、さらに、
基板上の第２のポリシリコン層と、
第２のポリシリコン層上の第２のソース／ドレイン端子と、
第２のポリシリコン層と第２のソース／ドレイン端子との間の第２のＮ＋にドープされた薄膜と、
第２のポリシリコン層上の第２のゲートと、
第２のポリシリコン層と第２のゲートとの間の第２のゲート絶縁層とを含んでいることを特徴とする、請求項１に記載の薄膜トランジスタアレー及び駆動回路の構造。
【請求項３】
ゲートとソース／ドレイン端子との間のポリシリコン層が、さらに、Ｎ‐にドープされた領域をその中に含んでいることを特徴とする、請求項１に記載の薄膜トランジスタアレー及び駆動回路の構造。
【請求項４】
ＰＭＯＳトランジスタが、さらに、
基板上の第３のポリシリコン層と、
第２のポリシリコン層上の第３のソース／ドレイン端子と、
第３のポリシリコン層と第３のソース／ドレイン端子との間のＰ＋にドープされた薄膜と、
第３のポリシリコン層上の第３のゲートと、
第３のポリシリコン層と第３のゲートとの間の第３のゲート絶縁層とを含んでいることを特徴とする、請求項１に記載の薄膜トランジスタアレー及び駆動回路の構造。
【請求項５】
ゲート絶縁層が誘電体層を含んでいることを特徴とする、請求項１に記載の薄膜トランジスタアレー及び駆動回路の構造。
【請求項６】
ゲート絶縁層が、さらに、第１の誘電体層と、第１の誘電体層上の第２の誘電体層とを含んでいることを特徴とする、請求項１に記載の薄膜トランジスタアレー及び駆動回路の構造。
【請求項７】
第２の誘電体層を構成している材料が感光性樹脂を含んでいることを特徴とする、請求項６に記載の薄膜トランジスタアレー及び駆動回路の構造。
【請求項８】
画素電極が透明な電極であることを特徴とする、請求項１に記載の薄膜トランジスタアレー及び駆動回路の構造。
【請求項９】
画素電極が反射性の電極であり、画素電極を構成している材料が金属材料を含んでいることを特徴とする、請求項１に記載の薄膜トランジスタアレー及び駆動回路の構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタアレー及び駆動回路の構造に関するものである。より詳しくは、本発明は、６つのマスクステップで製造されることができる薄膜トランジスタアレー及び駆動回路の構造に関するものである。
【０００２】
【従来の技術】
近年、半導体装置及びディスプレイ装置の製造技術の急速な進歩は、マルチメディアシステムの普及をもたらした。カソードレイチューブ（ブラウン管）などの高品質でかつ低コストのディスプレイの製造に起因して、これらのディスプレイは、昨今、ディスプレイ市場の大部分を占めている。しかし、デスクトップディスプレイのユーザ又は環境保護主義者の観点からは、カソードレイチューブは、かさばり、多くのエネルギを消費し、かつ放射線源となるものでもある。各カソードレイチューブを製造するために大量の材料が必要とされ、かつその操作に大量のエネルギが浪費されるので、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）を含む他のタイプのディスプレイが代替物として開発されてきた。従来のＴＦＴ−ＬＣＤは、高品質の画像を生成することができるスリムでコンパクトなディスプレイである。各ＴＦＴ−ＬＣＤは、非常に少ないエネルギしか使わず、実質的に放射線を出さない。これらの全ての利点は、ＴＦＴ−ＬＣＤをディスプレイ市場の主流に押し上げた。
【０００３】
一般に薄膜トランジスタは、アモルファス薄膜トランジスタとポリシリコン薄膜トランジスタとに分類することができる。低温ポリシリコン（ＬＴＰＳ）技術を用いて製造されるポリシリコン薄膜トランジスタは、アモルファスシリコン（ａ−Ｓｉ）技術を用いるアモルファス薄膜トランジスタとは異なるものである。ＬＴＰＳトランジスタは、２００ｃｍ２／Ｖ−ｓｅｃを超える電子移動性（ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ）を有し、このため薄膜トランジスタは、より小さい寸法と、より大きい口径比と、より低い電力定格とを備えることができる。さらに、ＬＴＰＳプロセスは、また、同一基板上に薄膜トランジスタと駆動回路の一部の同時の形成も可能にし、これによりこの後形成される液晶ディスプレイパネルは、より高い信頼性と、より低い平均製造コストとを実現する。
【０００４】
図１Ａ〜図１Ｈは、従来の薄膜トランジスタアレー及び駆動回路を形成するためのステップの経過を示す模式的な断面図である。図１Ａに示すように、基板１００が準備される。基板１００上に、ポリシリコン層が形成される。この後、第１のマスクプロセス（マスク１）を用いて、ポリシリコン層がパターニングされ、これにより複数のポリアイランド（ｐｏｌｙ−ｉｓｌａｎｄ）１０２ａ、１０２ｂ、１０２ｃが基板１００上に形成される。ポリアイランド１０２ａは、薄膜トランジスタを形成するための部位（ｌｏｃａｔｉｏｎ）にあり、他方ポリアイランド１０２ｂ、１０２ｃは、相補型のメタル（金属）−オクサイド（酸化物）−半導体（ＣＭＯＳ）回路などの駆動回路を形成するための部位にある。ポリアイランド１０２ａは、最終的には薄膜トランジスタに変質（ｔｒａｎｓｆｏｒｍ）されるので、ポリアイランド１０２ａは、普通、アレー（配列）として基板１００の頂上部に配置される。同様に、ポリアイランド１０２ｂ、１０２ｃは、最終的には駆動回路に変質されるので、ポリアイランド１０２ｂ、１０２ｃは、普通、基板１００の周縁領域に近接して配置される。
【０００５】
図１Ｂに示すように、その上にポリアイランド１０２ａ、１０２ｂ、１０２ｃを伴った基板１００上に、第１の誘電体層１０４と導電層（図示せず）とが順に形成される。導電層は第２のマスクプロセス（マスク２）を用いてパターニングされ、ポリアイランド１０２ａ、１０２ｂ、１０２ｃの上にそれぞれゲート１０６ａ、１０６ｂ、１０６ｃが形成され、基板上の適切な位置にストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｙ）の下部電極１０８が形成される。
【０００６】
図１Ｃに示すように、Ｎ＋にドープされた領域１１０及びＮ＋にドープされた領域１１２は、第３のマスクプロセス（マスク３）を用いて、アイランド１０２ａ及びアイランド１０２ｃ内にパターニングアウト（ｐａｔｔｅｒｎｉｎｇ  ｏｕｔ）される。ポリアイランド１０２ａ内のＮ＋にドープされた領域１１０は、ゲート１０６ａの各側部に位置し、ポリアイランド１０２ｃ内のＮ＋にドープされた領域１１２は、ゲート１０６ｃの各側部に位置する。
【０００７】
図１Ｄに示すように、Ｎ−にドープされた領域１１４は、ポリアイランド１０２ａ内でパターニングされ、Ｎ−にドープされた領域１１６は第４のマスクプロセス（マスク４）を用いて、ポリアイランド１０２ｃ内でパターニングされる。ポリアイランド１０２ａ内のＮ−にドープされた各領域１１４は、ゲート１０６ａと１つのＮ＋にドープされた領域１１０との間に位置する。同様にアイランド１０２ｃ内のＮ−にドープされた各領域１１６は、ゲート１０６ｃと１つのＮ＋にドープされた領域１１２との間に位置する。
【０００８】
図１Ｅに示すように、Ｐ＋にドープされた領域１１８は、第５のマスクプロセス（マスク５）を用いて、アイランド１０２ｂ内でパターニングされる。アイランド１０２ｂ内のＰ＋にドープされた領域１１８は、ゲート１０６ｂの各側部に位置する。
【０００９】
図１Ｆに示すように、基板１００上に、第２の誘電体層１２０が形成される。この後、第１の誘電体層１０４及び第２の誘電体層１２０は、第６のマスクプロセス（マスク６）を用いてパターニングされ、開口部１２２ａ、１２２ｂ、１２２ｃが形成される。開口部１２２ａはＮ＋にドープされた領域１１０を露出させ、開口部１１２ｂはＰ＋にドープされた領域１１８を露出させ、開口部１２２ｃはＮ＋にドープされた領域１１２を露出させる。
【００１０】
図１Ｇに示すように、第２の誘電体層１２０上に導電層（図示せず）が形成される。この後、導電層は、第７のマスクプロセス（マスク７）を用いてパターニングされ、ソース／ドレイン端子１２４（それぞれ１２４ａ、１２４ｂを含む）が形成される。ソース／ドレイン端子１２４は、それぞれ、開口部１２２ａと開口部１２２ｂと開口部１２２ｃとを介して、Ｎ＋にドープされた領域１１０とＰ＋にドープされた領域１１８とＮ＋にドープされた領域１１２とに、電気的に接続される。
【００１１】
図１Ｈに示すように、その上にソース／ドレイン端子１２４を伴った基板１００上に、平坦化層１２６が形成される。この後、平坦化層１２６は、第８のマスクプロセス（マスク８）を用いてパターニングされ、ソース／ドレイン端子１２４ａを露出させるための開口部１２８が形成される。平坦化層１２６をパターニングした後、基板１００上に導電層（図示せず）が形成される。この導電層は、典型的にはインジウム−スズ−オクサイド（ｉｎｄｉｕｍ−ｔｉｎ−ｏｘｉｄｅ）材料からなる透明層である。導電層は、第９のマスクプロセス（マスク９）を用いてパターニングされ、画素電極１３０が形成される。
【００１２】
図１Ｈの左側に示すように、ポリアイランド１０２ｃとゲート１０６ｃとソース／ドレイン端子１２４ｃとの内部のＮ−にドープされた領域１１６及びＮ＋にドープされた領域１１２は、ともに、Ｎ型のメタル−オクサイド−半導体（ＮＭＯＳ）トランジスタを構成する。ポリアイランド１０２ｂとゲート１０６ｂとソース／ドレイン端子１２４ｂとの内部のＰ＋にドープされた領域１１８は、ともに、Ｐ型のメタル−オクサイド−半導体（ＰＭＯＳ）トランジスタを構成する。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、ともに、相補型のメタル−オクサイド−半導体（ＣＭＯＳ）トランジスタを構成する。基板１００上のＣＭＯＳトランジスタは、図１Ｈの右側の薄膜トランジスタを駆動して画素ディスプレイを制御するための駆動回路である。
【００１３】
図１Ｈの右側に示すように、ポリアイランド１０２ａとゲート１０６ａとソース／ドレイン端子１２４ａとの内部のＮ−にドープされた領域１１０及びＮ＋にドープされた領域１１４は、ともに、ポリシリコン薄膜トランジスタ（ポリＴＦＴ）を構成する。薄膜トランジスタの画素電極１２０へのデータの書き込みは、ＣＭＯＳにより駆動され制御される。
【００１４】
図２は、従来の薄膜トランジスタアレー及び駆動回路を形成するためのステップを示すフローチャートである。図２に示すように、薄膜トランジスタアレー及び駆動回路を形成するプロセスは、次の各ステップを含んでいる。ポリシリコン層をパターニングするステップ（Ｓ２００）。ストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）の下部電極及びゲートをパターンアウトするステップ（Ｓ２０２）。Ｎ＋にドープされた領域をパターニングアウトするステップ（Ｓ２０４）。Ｎ−にドープされた領域をパターニングアウトするステップ（Ｓ２０６）。Ｐ＋にドープされた領域をパターニングアウトするステップ（Ｓ２０８）。第１の誘電体層をパターニングアウトするステップ（Ｓ２１０）。ストレージキャパシタの上部電極及びソース／ドレイン端子をパターニングアウトするステップ（Ｓ２１２）。第２の誘電体層をパターニングするステップ（Ｓ２１４）。画素電極をパターニングアウトするステップ（Ｓ２１６）。
【００１５】
【発明が解決しようとする課題】
従来の薄膜トランジスタアレー及び駆動回路の構造を製造（形成）するには、８つのマスクステップ（Ｎ−にドープされた領域１１４、１１６の形成を含まない）又は９つの多くのマスクステップが必要とされる。これは、比較的高い生産コストをもたらす。さらに、多数のマスクステップは、また、より長い製造時間とより低い製品歩留まりにつながる。
【００１６】
したがって、本発明の１つの目的は、６つのマスクステップだけで製造することができる薄膜トランジスタアレー及び駆動回路の構造を提供することである。
【００１７】
【課題を解決するための手段】
種々の効果を達成するとともに、本発明の目的を達成するために、ここに具体的にかつ幅広く記載されている通り、本発明は、基板上に形成された薄膜トランジスタアレー及び駆動回路の構造を提供する。この構造は、主として、複数の走査ラインと、複数の信号ラインと、複数の薄膜トランジスタと、複数の画素電極と、複数のストレージキャパシタと、複数の相補型のメタル−オクサイド−半導体（ＣＭＯＳ）トランジスタとを含んでいる。
【００１８】
本発明においては、薄膜トランジスタは、ポリシリコン層と、ソース／ドレイン端子と、Ｎ＋にドープされた薄膜と、ゲートと、ゲート絶縁層とを含む。ポリシリコン層は、基板上に形成され、ソース／ドレイン端子はポリシリコン層上に形成されている。Ｎ＋にドープされた薄膜は、ポリシリコン層とソース／ドレイン端子との間に配置されている。ゲートはポリシリコン層上に形成され、ゲート絶縁層はポリシリコン層とゲートとの間に配置されている。
【００１９】
本発明においては、画素電極及びストレージキャパシタは、薄膜トランジスタに対応して基板上に形成されている。
【００２０】
本発明においては、ＣＭＯＳトランジスタは、Ｎ型のメタル−オクサイド−半導体（ＮＭＯＳ）トランジスタとＰ型のメタル−オクサイド−半導体（ＰＭＯＳ）トランジスタとを含んでいる。ＮＭＯＳトランジスタは、ポリシリコン層と、ソース／ドレイン端子と、Ｎ＋にドープされた薄膜と、ゲートと、ゲート絶縁層とを含んでいる。ポリシリコン層は、基板上に形成され、ソース／ドレイン端子はポリシリコン層上に形成されている。Ｎ＋にドープされた薄膜は、ポリシリコン層とソース／ドレイン端子との間に配置されている。ゲートはポリシリコン層上に形成され、ゲート絶縁層はポリシリコン層とゲートとの間に配置されている。さらに、ゲートとソース／ドレイン端子との間のポリシリコン層は、Ｎ−にドープされた領域を含んでいてもよい。
【００２１】
ＰＭＯＳトランジスタは、ポリシリコン層と、ソース／ドレイン端子と、Ｐ＋にドープされた薄膜と、ゲートと、ゲート絶縁層とを含んでいる。ポリシリコン層は基板上に形成され、ソース／ドレイン端子はポリシリコン層上に形成されている。Ｐ＋にドープされた薄膜は、ポリシリコン層とソース／ドレイン端子との間に配置されている。ゲートはポリシリコン層上に形成され、ゲート絶縁層はポリシリコン層とゲートとの間に配置されている。
【００２２】
前記のゲート絶縁層は、少なくともの１つの第１の誘電体層を含んでいる。第１の誘電体層は、酸化ケイ素、窒化ケイ素又は水素を含む誘電体材料などの材料でつくられている。さらに、ゲート絶縁層は、少なくとも１つの第１の誘電体層と１つの第２の誘電体層とを含んでいてもよい。第１の誘電体層は、酸化ケイ素、窒化ケイ素又は水素を含む誘電体材料などの材料でつくられている。第２の誘電体層は、感光性樹脂などの材料で作られている。
【００２３】
本発明においては、ゲートは、アルミニウム／モリブデン合金又はアルミニウム／チタン合金などの材料で作られている。ソース／ドレインは、アルミニウム／モリブデン合金又は純粋なモリブデンなどの材料でつくられている。
【００２４】
透明型のパネルについては、導電層は、インジウム−スズ酸化物（ｉｎｄｉｕｍ−ｔｉｎｏｘｉｄｅ）などの透明な導電性材料でつくられることができる。反射型のパネルについては、導電層は、良好な反射特性を備えた金属材料でつくられることができる。さらに、導電層の下のパッシベーション層の表面は、導電層からの光の反射性を高めるために粗面化されてもよい。
【００２５】
前記の一般的な説明及び以下の詳細な説明は、いずれも例示的なものであり、本発明のさらなる説明は、特許請求の範囲によって与えられることが意図されているということが理解されるべきである。
【００２６】
【発明の実施の形態】
添付の図面は、本発明のさらなる理解のために与えられ、この明細書に組み込まれ、その一部を構成する。これらの図面は、明細書の記載と相まって本発明の実施の形態を示し、本発明の理論を説明するのに役立つ。
【００２７】
以下、添付の図面を具体例として参照しつつ、本発明の好ましい実施の形態を詳細に説明する。図面及び明細書の記載においては、同一又は類似の部分には、可能な限り同一の参照番号を付している。
【００２８】
図３Ａ〜図３Ｉは、本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。図３Ａに示すように、基板３００が準備される。基板３００の上に、ポリシリコン層及びＮ＋にドープされた薄膜が順に形成される。この後、ポリシリコン層及びＮ＋にドープされたされた薄膜が、第１のマスクプロセス（マスク１）でパターニングされ、複数のポリアイランド３０２ａ、３０２ｂ、３０２ｃと、それぞれポリアイランド３０２ａ、３０２ｂ、３０２ｃの上に積み重ねられＮ＋にドープされた薄膜３０４ａ、３０４ｂ、３０４ｃとが形成される。
【００２９】
ポリアイランドは、例えば、基板３００上にアモルファスの薄膜（ａ−Ｓｉ）を形成し、この後アモルファス層上にエキシマレーザアニール（ＥＬＡ）操作を施してアモルファスシリコンをポリシリコン層に結晶化させることにより形成する。Ｎ＋にドープされた薄膜は、例えば、化学蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で、基板３００上に直接Ｎ＋ドーパントとともにアモルファスシリコンを堆積することにより形成される。あるいは、アモルファスシリコン薄膜が基板３００上に形成された後、アモルファスシリコン層内にＮ＋ドーパントを打ち込むことにより形成される。
【００３０】
ポリアイランド３０２ａは薄膜トランジスタ（ＴＦＴ）を形成するための領域であり、ポリアイランド３０２ｂ、３０２ｃはＣＭＯＳ回路などの駆動回路を形成するための領域である。ポリアイランド３０２ａは薄膜トランジスタを形成するための部位であるので、ポリアイランド３０２ａのような複数のアイランドは、基板３００上にアレー（配列）として配置される。他方、ポリアイランド３０２ｂ、３０２ｃは、大半、基板３００の周縁領域又は囲繞領域に配置される。
【００３１】
Ｎ＋にドープされた薄膜３０４ｂ全体の内部（図３Ｂ参照）、又はＮ＋にドープされた薄膜３０４ｂの一部の内部（図３Ｂ参照）には、第２のマスクプロセス（マスク２）においてＰ型のイオンを打ち込む（注入する）ことにより、Ｐ＋にドープされた領域３０６が形成される。
【００３２】
図３Ｄに示すように、基板３００上に、第１の導電層（図示せず）が形成される。第１の導電層は、第３のマスクプロセス（マスク３）でパターニングされ、Ｎ＋にドープされた薄膜３０４ａ、Ｐ＋にドープされた領域３０６及びＮ＋にドープされた薄膜３０４ｃの上に、それぞれ、ソース／ドレイン端子３０８ａ、３０８ｂ、３０８ｃが形成され、基板３００上の適切な部位にストレージキャパシタの下部電極３１０が形成される。
【００３３】
しかし、第１の導電層のパターニングと同時に、第３のマスクプロセスで、第１の導電層の下の、Ｎ＋にドープされた薄膜３０４ａ、３０４ｂ、３０４ｃ又はＰ＋にドープされた領域３０６（図３Ｂ及び図３Ｃ参照）のパターニングを行ってもよい。かくして、ソース／ドレイン端子３０８ａとその下のＮ＋にドープされた薄膜３０４ａとは同一パターンとなる。同様に、ソース／ドレイン端子３０８ｂとその下のＰ＋にドープされた領域３０６とは同一パターンとなり、ソース／ドレイン端子３０８ｃとその下のＮ＋にドープされた薄膜３０４ｃとは同一パターンとなる。
【００３４】
図３Ｅに示すように、基板３００上に、第１の誘電体層（図示せず）と第２の導電層（図示せず）とが順に形成される。この後、第１の誘電体層と第２の導電層とが、第４のマスクプロセス（マスク４）でパターニングされ、各ポリシリコン層３０２ａ、３０２ｂ、３０２ｃ上の対応するゲート絶縁層３１２ａ、３１２ｂ、３１２ｃ上にゲート３１４ａ、３１４ｂ、３１４ｃを含む積層構造が形成される。
【００３５】
この実施の形態では、材料の質を改善するために、ゲート絶縁層３１２ａ、３１２ｂ、３１２ｃを形成した後、急速熱処理（ＲＴＰ）が実施される。
【００３６】
ゲート絶縁層３１２ａ、３１２ｂ、３１２ｃは、少なくとも１つの誘電体層を含んでいる。ゲート絶縁層は、酸化ケイ素、窒化ケイ素又は水素を含む誘電体材料などの材料を用いて形成される。しかし、ゲート絶縁層３１２ａ、３１２ｂ、３１２ｃは、少なくとも第１の誘電体層と第２の誘電体層とを含んでいてもよい。第１の誘電体層は、酸化ケイ素、窒化ケイ素又は水素を含む誘電体材料などの材料を用いて形成され、第２の誘電体層は、感光性樹脂などの材料を用いて形成される。さらに、ゲート３１４ａ、３１４ｂ、３１４ｃは、アルミニウム／モリブデン合金又はアルミニウム／チタン合金などの材料を用いて形成され、ソース／ドレイン端子３０８ａ、３０８ｂ、３０８ｃは、アルミニウム／モリブデン合金又はモリブデンなどの材料を用いて形成される。
【００３７】
第４のマスクプロセス（マスク４）では、また、下部電極３１０上に誘電体層３１６と上部電極３１８とが生成される。下部電極３１０と誘電体層３１６と上部電極３１８とは、ともに、ストレージキャパシタを構成する。さらに、第４のマスクプロセス（マスク４）では、また、基板３００の上の適切な部位において誘電体層３２０上に、配線ライン３２２を含む積層構造が生成される。
【００３８】
さらに、ゲート３１４ａ、３１４ｂ、３１４ｃ及びソース／ドレイン端子３０８ａ、３０８ｂ、３０８ｃを形成するための製造シーケンス（手順）は、要求に応じて調整されてもよい。換言すれば、ゲート３１４ａ、３１４ｂ、３１４ｃ又はソース／ドレイン端子３０８ａ、３０８ｂ、３０８ｃの形成は、最初は重要性は非常に低い。
【００３９】
図３Ｆに示すように、基板３００の上に、保護層３２４が形成される。保護層３２４は、第５のマスクプロセス（マスク５）でパターニングされる。保護層３２４は、３２６ａ、３２６ｂ、３２６ｃ、３２６ｄ、３２６ｅなどの複数の開口部を有している。開口部３２６ａは、ソース／ドレイン端子３０８ａを露出させる。開口部３２６ｂは、ソース／ドレイン端子３０８ｂを露出させる。開口部３２６ｃは、ソース／ドレイン端子３０８ｃを露出させる。開口部３２６ｄは、ストレージキャパシタの上部電極３１８を露出させる。開口部３２６ｅは、配線ライン３２２を露出させる。
【００４０】
図３Ｇに示すように、基板３００の上に、導電層（図示せず）が形成される。一般に、導電層は、インジウム−チタン酸化物材料からなる透明層である。導電層は、第６のマスクプロセス（マスク６）でパターニングされ、導電配線３２８と画素電極３３０とが形成される。
【００４１】
図３Ｈ及び図３Ｉに示す構造は、図３Ｆ及び図３Ｇに示す構造と非常に似ている。主な違いは、図３Ｈ及び図３Ｉに示す構造は透明なパネルを有し、他方図３Ｆ及び図３Ｇに示す構造は反射性のパネルを有するということである。図３Ｈ及び図３Ｉ中の保護層は、粗面化された表面３３２を有している。さらに、粗面化された表面３３２の上の画素電極３３４は、高い導電性の材料を用いて形成されている。保護層３２４の粗面化された表面３３２を介して、画素電極（反射電極）３３４の反射性が高められる。
【００４２】
図３Ｇ及び図３Ｉの左側に示すように、ポリシリコン層３０２ｃと、Ｎ＋にドープされた薄膜３０４ｃと、ソース／ドレイン端子３０８ｃと、ゲート絶縁層３１２ｃと、ゲート３１４ｃとは、ともに、Ｎ型のメタル−オクサイド−半導体（ＮＭＯＳ）トランジスタを構成している。同様に、ポリシリコン層３０２ｂと、Ｐ＋にドープされた薄膜３０６と、ソース／ドレイン端子３０８ｂと、ゲート絶縁層３１２ｂと、ゲート３１４ｂとは、ともに、Ｐ型のメタル−オクサイド−半導体（ＰＭＯＳ）トランジスタを構成している。前記のＮＭＯＳトランジスタとＰＭＯＳトランジスタとは、ともに、相補型のメタル−オクサイド−半導体（ＣＭＯＳ）トランジスタを形成している。ＣＭＯＳトランジスタは、図３Ｇ及び図３Ｉの右側に示す薄膜トランジスタを駆動して画素ディスプレイを制御するための駆動回路である。
【００４３】
図３Ｇ及び図３Ｉの右側に示すように、ポリシリコン層３０２ａと、Ｎ＋ドープされた薄膜３０４ａと、ソース／ドレイン端子３０８ａと、ゲート絶縁層３１２ａと、ゲート３１４ａとは、ともに、ポリシリコン薄膜トランジスタを形成している。前記のＣＭＯＳ駆動回路を介して、薄膜トランジスタは、画素電極３３０又は画素電極３３４へのデータの書き込みを制御する。
【００４４】
図４は、本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップを示すフローチャートである。薄膜トランジスタアレー及び駆動回路の製造（形成）プロセスは、次の各ステップを含んでいる。ポリシリコン層をパターニングするステップ（Ｓ４００）。Ｐ＋にドープされた領域をパターニングアウトするステップ（Ｓ４０２）。ソース／ドレイン端子をパターニングアウトし、Ｎ＋にドープされた薄膜をエッチバック（ｅｔｃｈ  ｂａｃｋ）し、ストレージキャパシタの下部電極を形成するステップ（Ｓ４０４）。ストレージキャパシタの上部電極とゲートとをパターニングアウトするステップ（Ｓ４０６）。パッシベーション層をパターニングするステップ（Ｓ４０８）。画素電極及び配線ラインをパターニングアウトするステップ（Ｓ４１０）。６つのマスクプロセスは、ともに、製造プロセスのステップＳ４００ないしステップＳ４１０で実施される。しかし、もし駆動回路内のＮＭＯＳトランジスタがＮ−にドープされた領域（軽くドープされた領域）を備える必要があれば、さらにもう１つのマスクステップが必要とされる。
【００４５】
図５は、本発明の１つの好ましい実施の形態にかかるＣＭＯＳのレイアウトを示す頂面図（上面図）である。図５に示すように、電圧Ｖｉｎ、Ｖｄｄ及びＶｓｓは、各コンタクト５０４、５０６、５０８に印加される。コンタクト５０４がゲート５００、５０２に電気的に接続されているので、コンタクト５０４に印加された電圧Ｖｉｎは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方のチャンネルコンダクタンス（チャンネル導電性）を制御する。ＮＭＯＳトランジスタ及びＰＭＯＳ（ＣＭＯＳ）トランジスタのチャンネルコンダクタンスは、交互に（ｉｎ  ｔｕｒｎ）、コンタクト５１０からの出力電圧Ｖｏｕｔに影響を与える。このため、コンタクト５１０からの出力電圧Ｖｏｕｔは、電圧Ｖｄｄ又は電圧Ｖｓｓのいずれであってもよい。
【００４６】
また、図５に示す駆動回路は、単なるＣＭＯＳユニットのレイアウトである。この技術分野の当業者であれば、パネル上の画素アレー（画素配列）を駆動するために、ＣＭＯＳユニットに他の回路又は装置を組み合わせることができるであろう。
【００４７】
図６は、本発明の１つの好ましい実施の形態にかかる画素のレイアウトを示す頂面図（上面図）である。図６に示すように、図３Ａ〜図３Ｉに記載された６つのマスクプロセスを用いて製造される画素構造は、走査ライン６００と、信号ライン６０２と、薄膜トランジスタ６０４と、ストレージキャパシタ６０６と、画素電極３３０（３３４）とを含んでいる。薄膜トランジスタ６０４は、ポリシリコン層３０２ａと、ゲート３１４ａと、Ｎ＋にドープされた薄膜３０４ａと、ソース／ドレイン端子３０８ａとを含んでいる。さらに、薄膜トランジスタ６０４のゲート３１４ａと走査ライン６００とは、下部チャンネル層（ポリシリコン層３０２ａ）の切り替えを制御するために電気的に接続されている。データは、信号ライン６０２を介して伝送され、薄膜トランジスタ６０４の制御のもとで、画素電極３３０（３３４）に書き込まれる。
【００４８】
【発明の効果】
以上をまとめると、本発明にかかる薄膜トランジスタ及び駆動回路の構造は、少なくとも次の効果を奏する。
１．  薄膜トランジスタ及び駆動回路の構造の製造（形成）には、６つのマスクプロセスしか必要とされない。このため、製造コストが低減される。
２．  構造の製造におけるマスクステップの数の低減に伴って、ディスプレイパネルの製造に要する時間が短縮される。
３．  同様に、構造の製造におけるマスクステップの数の低減に伴って、ディスプレイパネルの信頼性ひいては歩留まりが改善される。
【００４９】
なお、当業者にとっては、本発明の範囲及び精神から逸脱することなく、本発明にかかる構造に対して種々の修正及び変形をなすことが可能であるということは自明なことであろう。かかる観点から、本発明は、前記の特許請求の範囲及びその均等物の範囲において与えられる修正例及び変形例を含むことが意図されている。
【図面の簡単な説明】
【図１Ａ】従来の薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図１Ｂ】従来の薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図１Ｃ】従来の薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図１Ｄ】従来の薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図１Ｅ】従来の薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図１Ｆ】従来の薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図１Ｇ】従来の薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図１Ｈ】従来の薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図２】従来の薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップを示すフローチャートである。
【図３Ａ】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図３Ｂ】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図３Ｃ】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図３Ｄ】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図３Ｅ】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図３Ｆ】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図３Ｇ】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図３Ｈ】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図３Ｉ】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップの経過を示す模式的な断面図である。
【図４】本発明の１つの好ましい実施の形態にかかる薄膜トランジスタアレー及び駆動回路を製造（形成）するためのステップを示すフローチャートである。
【図５】本発明の１つの好ましい実施の形態にかかるＣＭＯＳのレイアウトを示す頂面図（上面図）である。
【図６】本発明の１つの好ましい実施の形態にかかる画素のレイアウトを示す頂面図（上面図）である。
【符号の説明】
３００…基板、３０２ａ〜３０２ｃ…ポリアイランド、３０４ａ〜３０４ｃ…Ｎ＋にドープされた薄膜、３０６…Ｐ＋にドープされた領域、３０８ａ〜３０８ｃ…ソース／ドレイン端子、３１０…下部電極、３１２ａ〜３１２ｃ…ゲート絶縁層、３１４ａ〜３１４ｃ…ゲート、３１６…誘電体層、３１８…上部電極、３２０…誘電体層、３２２…配線ライン、３２４…保護層、３２６ａ〜３２６ｅ…開口部、３２８…導電配線、３３０…画素電極、３３４…画素電極、５００…ゲート、５０２…ゲート、５０４…コンタクト、５０６…コンタクト、５０８…コンタクト、５１０…コンタクト、６００…走査ライン、６０２…信号ライン、６０４…薄膜トランジスタ、６０６…ストレージキャパシタ。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４】
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【図５】
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【図６】
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