(57)【要約】【課題】本発明は、回路構成が簡単で検査時のクロック周波数を高くでき、半導体集積回路の高速検査を可能とするクロック信号発生回路を提供することを目的とする。【解決手段】第１トランジスタＭ１と、ヒューズ１４を設けた複数の第２トランジスタＭ２，Ｍ４を有し定電流を出力するカレントミラー構成の電流発生部と、インバータＭ１３，Ｍ１４、Ｍ１７，Ｍ１８、Ｍ２１，Ｍ２２、Ｍ２３，Ｍ２４とコンデンサＣ１，Ｃ２，Ｃ３を多段縦続接続して構成されており電流発生部１０，Ｍ１，Ｍ２，Ｍ４からの定電流を各インバータより各コンデンサに供給して充電するリング発振器とを有することにより、回路構成が簡単で検査時のクロック周波数を高くでき、ヒューズ１４を切断することで通常使用時のクロック周波数を低くでき、簡単な回路構成で半導体集積回路の高速検査が可能となる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
第１トランジスタと、ヒューズを設けた複数の第２トランジスタを有し、前記第１，第２トランジスタの駆動能力に応じた定電流を出力するカレントミラー構成の電流発生部と、
インバータとコンデンサを多段縦続接続して構成されており前記電流発生部からの定電流を各インバータより各コンデンサに供給して充電するリング発振器とを
有することを特徴とするクロック信号発生回路。
【請求項２】
請求項１記載のクロック信号発生回路において、
前記電流発生部の第１トランジスタは、ヒューズを設けた複数のトランジスタで構成されることを特徴とするクロック信号発生回路。
【請求項３】
請求項１または２記載のクロック信号発生回路において、
前記第１，第２トランジスタの駆動能力は、各トランジスタのゲート面積の比によって決定されることを特徴とするクロック信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック信号発生回路に関し、特に、負荷に流れる電流等を検出するクロック信号発生回路に関する。
【０００２】
【従来の技術】
図３は、半導体集積回路に用いられる従来のクロック信号発生回路の一例の回路図を示す。同図中、ＮチャネルＦＥＴ（電界効果トランジスタ）Ｍ１のドレイン及びゲートはＮチャネルＦＥＴＭ２のゲートに共通接続されている。ＦＥＴＭ１，Ｍ２のゲート面積は１：１とされている。
【０００３】
ＦＥＴＭ１のドレインは定電流Ｉａを流す定電流源１０を介して電源Ｖｃｃに接続され、ＮチャネルＦＥＴＭ２のドレインはＰチャネルＦＥＴＭ３のドレイン及びゲートに接続され、ＦＥＴＭ１，Ｍ２のソースは接地され、ＦＥＴＭ１，Ｍ２はカレントミラー回路を構成している。
【０００４】
ＦＥＴＭ３はソースを電源Ｖｃｃに接続され、ゲートをＰチャネルＦＥＴＭ１１，Ｍ１２，Ｍ１５，Ｍ１６，Ｍ１９，Ｍ２０それぞれのゲートに共通接続されて、ＦＥＴＭ３とＦＥＴＭ１１，Ｍ１２，Ｍ１５，Ｍ１６，Ｍ１９，Ｍ２０それぞれはカレントミラー回路を構成している。なお、ＦＥＴＭ３，Ｍ１１，Ｍ１２，Ｍ１５，Ｍ１６，Ｍ１９，Ｍ２０のゲート面積は略同一とされている。
【０００５】
ＦＥＴＭ１１のソースは電源Ｖｃｃに接続され、ＦＥＴＭ１１のゲート及びドレインはＦＥＴＭ１２のソースに接続され、ＦＥＴＭ１２のドレインはＰチャネルＦＥＴＭ１３のソースに接続されている。同様に、ＦＥＴＭ１５のソースは電源Ｖｃｃに接続され、ＦＥＴＭ１５のゲート及びドレインはＦＥＴＭ１６のソースに接続され、ＦＥＴＭ１６のドレインはＰチャネルＦＥＴＭ１７のソースに接続されている。また、ＦＥＴＭ１９のソースは電源Ｖｃｃに接続され、ＦＥＴＭ１９のゲート及びドレインはＦＥＴＭ２０のソースに接続され、ＦＥＴＭ２０のドレインはＰチャネルＦＥＴＭ２１のソースに接続されている。これにより、ＦＥＴＭ１２，Ｍ１６，Ｍ２０それぞれのドレイン電流はＩａとなる。
【０００６】
ＦＥＴＭ１３のゲート，ドレインそれぞれはＮチャネルＦＥＴＭ１４のゲート，ドレインそれぞれに共通接続され、ＦＥＴＭ１４のソースは接地されてインバータを構成しており、ＦＥＴＭ１３，Ｍ１４のドレインはコンデンサＣ１の一端及びＦＥＴＭ１７，Ｍ１８のゲートに接続されている。
【０００７】
ＦＥＴＭ１７のゲート，ドレインそれぞれはＮチャネルＦＥＴＭ１８のゲート，ドレインそれぞれに共通接続され、ＦＥＴＭ１８のソースは接地されてインバータを構成しており、ＦＥＴＭ１７，Ｍ１８のドレインはコンデンサＣ２の一端及びＦＥＴＭ２１，Ｍ２２のゲートに接続されている。
【０００８】
ＦＥＴＭ２１のゲート，ドレインそれぞれはＮチャネルＦＥＴＭ２２のゲート，ドレインそれぞれに共通接続され、ＦＥＴＭ２２のソースは接地されてインバータを構成しており、ＦＥＴＭ２１，Ｍ２２のドレインはコンデンサＣ３の一端及びＦＥＴＭ２３，Ｍ２４のゲートに接続されている。
【０００９】
ＦＥＴＭ２３のゲート，ドレインそれぞれはＮチャネルＦＥＴＭ２４のゲート，ドレインそれぞれに共通接続され、ＦＥＴＭ２３のソースは電源Ｖｃｃに接続され、ＦＥＴＭ２４のソースは接地されてインバータを構成しており、ＦＥＴＭ２１，Ｍ２２のドレインは出力端子１２に接続されると共に、ＦＥＴＭ１３，Ｍ１４のゲートに帰還接続されており、ＦＥＴＭ１３，Ｍ１４，Ｍ１７，Ｍ１８，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４及びコンデンサＣ１，Ｃ２，Ｃ３でリング発振器が構成されている。
【００１０】
ここで、ＦＥＴＭ１２，Ｍ１６，Ｍ２０それぞれのドレイン電流ＩａによってコンデンサＣ１，Ｃ２，Ｃ３それぞれが充電されるので、リング発振器の出力する発振周波数は固定されている。
【００１１】
【発明が解決しようとする課題】
遅延機能を内蔵する半導体集積回路では、遅延機能の遅延時間が製造時の検査工程で検査時間を長くする大きな要因となっている。これは、上記遅延時間が長い半導体集積回路であるほど半導体テスタの検査プログラムに遅延時間に相当する待ち時間を挿入しなければならないためである。
【００１２】
従って、図３に示すようなクロック信号発生回路で発生したクロック信号を遅延回路に供給する構成の半導体集積回路では、クロック周波数が製造時の検査工程でも通常使用時と同一であり、半導体集積回路の検査時間が長くなるという問題があった。
【００１３】
また、従来の半導体集積回路では、検査工程で使用する検査用クロック信号を外部端子から供給するものがあるが、通常使用時には上記外部端子が不使用となるために無駄であり、更に半導体集積回路内部に検査時と通常使用時とでクロックを切り替えるための切替回路が必要になるという問題があった。
【００１４】
本発明は、上記の点に鑑みなされたもので、回路構成が簡単で検査時のクロック周波数を高くでき、半導体集積回路の高速検査を可能とするクロック信号発生回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明は、第１トランジスタ（Ｍ１）と、ヒューズ（１４）を設けた複数の第２トランジスタ（Ｍ２，Ｍ４）を有し、前記第１，第２トランジスタ（Ｍ１，Ｍ２，Ｍ４）の駆動能力に応じた定電流を出力するカレントミラー構成の電流発生部と、
インバータ（Ｍ１３，Ｍ１４、Ｍ１７，Ｍ１８、Ｍ２１，Ｍ２２、Ｍ２３，Ｍ２４）とコンデンサ（Ｃ１，Ｃ２，Ｃ３）を多段縦続接続して構成されており前記電流発生部（１０，Ｍ１，Ｍ２，Ｍ４）からの定電流を各インバータより各コンデンサに供給して充電するリング発振器とを有することにより、
回路構成が簡単で検査時のクロック周波数を高くでき、その後、ヒューズ（１４）を切断することで通常使用時のクロック周波数を低くでき、簡単な回路構成で半導体集積回路の高速検査が可能となる。
【００１６】
請求項２に記載の発明では、電流発生部の第１トランジスタは、ヒューズ（２１〜２４）を設けた複数のトランジスタ（Ｍ３１〜Ｍ３４）で構成されることにより、
検査時及び通常使用時のクロック周波数を微調整することができる。
【００１７】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【００１８】
【発明の実施の形態】
図１は、半導体集積回路に用いられる本発明のクロック信号発生回路の一実施例の回路図を示す。同図中、ＮチャネルＦＥＴ（電界効果トランジスタ）Ｍ１のドレイン及びゲートはＮチャネルＦＥＴＭ２，Ｍ４のゲートに共通接続されている。ＦＥＴＭ１，Ｍ２，Ｍ４それぞれのゲート面積は１：１：Ｎ（Ｎは１以上の実数）とされている。
【００１９】
ＦＥＴＭ１のドレインは定電流Ｉａを流す定電流源１０を介して電源Ｖｃｃに接続され、ＦＥＴＭ２のドレインはＰチャネルＦＥＴＭ３のドレイン及びゲートに接続されている。ＦＥＴＭ４のドレインはヒューズ１４を介してＦＥＴＭ３のドレイン及びゲートに接続され、ＦＥＴＭ１，Ｍ２，Ｍ４のソースは接地されている。ＦＥＴＭ１と、ＦＥＴＭ２，Ｍ４はカレントミラー回路を構成しており、ＦＥＴＭ３のドレイン電流はＩａ×（Ｎ＋１）となる。上記の定電流源１０とＦＥＴＭ１，Ｍ２，Ｍ４で定電流発生部が構成されている。
【００２０】
ＦＥＴＭ３はソースを電源Ｖｃｃに接続され、ゲートをＰチャネルＦＥＴＭ１１，Ｍ１２，Ｍ１５，Ｍ１６，Ｍ１９，Ｍ２０それぞれのゲートに共通接続されている。ＦＥＴＭ３とＦＥＴＭ１１，Ｍ１２，Ｍ１５，Ｍ１６，Ｍ１９，Ｍ２０それぞれはカレントミラー回路を構成している。なお、ＦＥＴＭ３，Ｍ１１，Ｍ１２，Ｍ１５，Ｍ１６，Ｍ１９，Ｍ２０のゲート面積は略同一とされている。
【００２１】
ＦＥＴＭ１１のソースは電源Ｖｃｃに接続され、ＦＥＴＭ１１のゲート及びドレインはＦＥＴＭ１２のソースに接続され、ＦＥＴＭ１２のドレインはＰチャネルＦＥＴＭ１３のソースに接続されている。同様に、ＦＥＴＭ１５のソースは電源Ｖｃｃに接続され、ＦＥＴＭ１５のゲート及びドレインはＦＥＴＭ１６のソースに接続され、ＦＥＴＭ１６のドレインはＰチャネルＦＥＴＭ１７のソースに接続されている。
【００２２】
また、ＦＥＴＭ１９のソースは電源Ｖｃｃに接続され、ＦＥＴＭ１９のゲート及びドレインはＦＥＴＭ２０のソースに接続され、ＦＥＴＭ２０のドレインはＰチャネルＦＥＴＭ２１のソースに接続されている。これにより、ＦＥＴＭ１２，Ｍ１６，Ｍ２０それぞれのドレイン電流はＩａ×（Ｎ＋１）となる。
【００２３】
ＦＥＴＭ１３のゲート，ドレインそれぞれはＮチャネルＦＥＴＭ１４のゲート，ドレインそれぞれに共通接続され、ＦＥＴＭ１４のソースは接地されてインバータを構成しており、ＦＥＴＭ１３，Ｍ１４のドレインはコンデンサＣ１の一端及びＦＥＴＭ１７，Ｍ１８のゲートに接続されている。
【００２４】
ＦＥＴＭ１７のゲート，ドレインそれぞれはＮチャネルＦＥＴＭ１８のゲート，ドレインそれぞれに共通接続され、ＦＥＴＭ１８のソースは接地されてインバータを構成しており、ＦＥＴＭ１７，Ｍ１８のドレインはコンデンサＣ２の一端及びＦＥＴＭ２１，Ｍ２２のゲートに接続されている。
【００２５】
ＦＥＴＭ２１のゲート，ドレインそれぞれはＮチャネルＦＥＴＭ２２のゲート，ドレインそれぞれに共通接続され、ＦＥＴＭ２２のソースは接地されてインバータを構成しており、ＦＥＴＭ２１，Ｍ２２のドレインはコンデンサＣ３の一端及びＦＥＴＭ２３，Ｍ２４のゲートに接続されている。なお、コンデンサＣ１，Ｃ２，Ｃ３それぞれの静電容量は略同一とされている。
【００２６】
ＦＥＴＭ２３のゲート，ドレインそれぞれはＮチャネルＦＥＴＭ２４のゲート，ドレインそれぞれに共通接続され、ＦＥＴＭ２３のソースは電源Ｖｃｃに接続され、ＦＥＴＭ２４のソースは接地されてインバータを構成しており、ＦＥＴＭ２１，Ｍ２２のドレインは出力端子１２に接続されると共に、ＦＥＴＭ１３，Ｍ１４のゲートに帰還接続されている。つまり、インバータとコンデンサを多段縦続接続することにより、リング発振器（ＦＥＴＭ１１〜Ｍ２４，コンデンサＣ１〜Ｃ３）が構成されている。
【００２７】
ここで、検査工程においては、ＦＥＴＭ１２，Ｍ１６，Ｍ２０それぞれのドレイン電流Ｉａ×（Ｎ＋１）によってコンデンサＣ１，Ｃ２，Ｃ３それぞれが充電されるので、リング発振器の出力する発振周波数は、ＦＥＴＭ１２，Ｍ１６，Ｍ２０それぞれのドレイン電流がＩａの場合の略（Ｎ＋１）倍となる。
【００２８】
検査工程を終了した後、ヒューズ１４にレーザ光を照射して切断すると、ＦＥＴＭ１２，Ｍ１６，Ｍ２０それぞれのドレイン電流はＩａとなり、リング発振器の出力する発振周波数は検査工程時の１／（Ｎ＋１）となる。即ち、検査工程における発振周波数を通常使用時の（Ｎ＋１）倍にすることができ、半導体集積回路の検査時間を大幅に短縮することができる。
【００２９】
図２は、本発明の主要部である定電流発生部の変形例の回路図を示す。同図中、ＮチャネルＦＥＴＭ３１，Ｍ３２，Ｍ３３，Ｍ３４それぞれのドレイン及びゲートはＮチャネルＦＥＴＭ３５，Ｍ３６，Ｍ３７，Ｍ３８それぞれのゲートに共通接続されている。ＦＥＴＭ３１，Ｍ３２，Ｍ３３，Ｍ３４それぞれのゲート面積は１：２：４：Ｑ（Ｑは４以上の実数）とされ、ＦＥＴＭ３１，Ｍ３５のゲート面積は同一で、ＦＥＴＭ３５，Ｍ３６，Ｍ３７，Ｍ３８それぞれのゲート面積は１：２：４：Ｑとされている。
【００３０】
ＦＥＴＭ３１，Ｍ３２，Ｍ３３，Ｍ３４それぞれのドレインはヒューズ２１，２２，２３，２４を介して定電流Ｉａを流す定電流源２０の一端に接続され、定電流源２０の他端は電源Ｖｃｃに接続されている。ＦＥＴＭ３５，Ｍ３６，Ｍ３７，Ｍ３８それぞれのドレインはヒューズ２５，２６，２７，２８を介してＰチャネルＦＥＴＭ４０のドレイン及びゲートに接続され、ＦＥＴＭ３１〜Ｍ３８のソースは接地されている。ＦＥＴＭ３１，Ｍ３２，Ｍ３３，Ｍ３４と、ＦＥＴＭ３５，Ｍ３６，Ｍ３７，Ｍ３８はカレントミラー回路を構成している。
【００３１】
ＦＥＴＭ４０のゲートは図１に示すＦＥＴＭ１１，Ｍ１２，Ｍ１５，Ｍ１６，Ｍ１９，Ｍ２０それぞれのゲートに共通接続されており、上記の定電流源１０とＦＥＴＭ３１〜Ｍ３８で定電流発生部が構成されている。
【００３２】
ここで、ヒューズ２１，２２，２３，２４のいずれかを切断することにより、検査工程時におけるリング発振器の発振周波数が所望の値となるように微調整を行う。そして、検査を終了した後、ヒューズ２５，２６，２７，２８（ヒューズ２１〜２４で切断されていないものの切断も含む）のいずれかを切断することにより、通常使用時のリング発振器の発振周波数が所望の値となるように微調整を行う。
【００３３】
【発明の効果】
上述の如く、請求項１に記載の発明は、第１トランジスタと、ヒューズを設けた複数の第２トランジスタを有し、前記第１，第２トランジスタ（Ｍ１，Ｍ２，Ｍ４）の駆動能力に応じた定電流を出力するカレントミラー構成の電流発生部と、インバータとコンデンサを多段縦続接続して構成されており前記電流発生部からの定電流を各インバータより各コンデンサに供給して充電するリング発振器とを有することにより、回路構成が簡単で検査時のクロック周波数を高くでき、その後、ヒューズを切断することで通常使用時のクロック周波数を低くでき、簡単な回路構成で半導体集積回路の高速検査が可能となる。
【００３４】
請求項２に記載の発明では、電流発生部の第１トランジスタは、ヒューズを設けた複数のトランジスタで構成されることにより、検査時及び通常使用時のクロック周波数を微調整することができる。
【図面の簡単な説明】
【図１】本発明のクロック信号発生回路の一実施例の回路図である。
【図２】本発明の主要部である定電流発生部の変形例の回路図である。
【図３】従来のクロック信号発生回路の一例の回路図である。
【符号の説明】
Ｍ１，Ｍ２，Ｍ１４，Ｍ１８，Ｍ２２，Ｍ２４，Ｍ３１〜Ｍ３８　ＮチャネルＦＥＴ（電界効果トランジスタ）
Ｍ３，Ｍ１１〜Ｍ１３，Ｍ１５〜Ｍ１７，Ｍ１９〜Ｍ２１，Ｍ４０　ＰチャネルＦＥＴ
Ｃ１〜Ｃ３　コンデンサ
１０，２０　定電流源
１２　出力端子
１４，２１〜２８　ヒューズ
【図１】
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【図２】
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【図３】
2004112562.tif 000005