(57)【要約】【課題】書き込み配線とＭＲ素子との最適な位置関係、及びそれを実現するためのプロセスを提供する。【解決手段】膜面垂直方向に磁化容易軸を有する第１の磁性層と膜面垂直方向に磁化容易軸を有する第２の磁性層とを積層してなり、該第１の磁性層と第２の磁性層との間に非磁性層を有する磁気抵抗素子と、該磁気抵抗効果素子の側面近傍に設けられたデータ書き込み用金属配線と、該磁気抵抗素子とデータ書き込み用配線との間に絶縁領域を有する磁性メモリの作製方法であって、前記絶縁領域は、前記磁気抵抗素子上にバッファ層を形成した後、全面に絶縁膜を形成し、該絶縁膜のエッチングを前記バッファ層でエッチストップさせて形成する。【選択図】  図１
2004266204.tif 000002
【特許請求の範囲】
【請求項１】
膜面垂直方向に磁化容易軸を有する第１の磁性層と膜面垂直方向に磁化容易軸を有する第２の磁性層と、該第１の磁性層と第２の磁性層との間に非磁性層を有する磁気抵抗素子と、該磁気抵抗効果素子の側面近傍に設けられたデータ書き込み用金属配線と、該磁気抵抗素子とデータ書き込み用配線との間に絶縁領域を有する磁性メモリの作製方法であって、
前記絶縁領域は、前記磁気抵抗素子上にバッファ層を形成した後、全面に絶縁膜を形成し、該絶縁膜のエッチングを前記バッファ層でエッチストップさせて形成することを特徴とする磁気メモリの形成方法。
【請求項２】
前記磁気抵抗素子を形成した後、第１の絶縁層を成膜し、該磁気抵抗素子及び第１の絶縁膜のパターニングを行った後、第二の絶縁膜を成膜し、選択的に前記第二の絶縁膜をエッチングした後、選択的に第一の絶縁膜をエッチングすることにより磁気抵抗効果素子側面に絶縁領域を形成することを特徴とする請求項１に記載の磁気メモリの形成方法。
【請求項３】
膜面垂直方向に磁化容易軸を有する第１の磁性層と膜面垂直方向に磁化容易軸を有する第２の磁性層と、該第１の磁性層と第２の磁性層との間に非磁性層を有する磁気抵抗素子と、該磁気抵抗効果素子の側面近傍に設けられたデータ書き込み用金属配線とを有し、
前記磁気抵抗効果素子と該データ書き込み用金属配線とは該磁気抵抗素子に接して形成されたサイドウォールにより分離されていることを特徴とする磁気メモリ。
【請求項４】
前記サイドウォールの幅が、プロセスの最小加工寸法に依らず、２０ｎｍ〜５００ｎｍであることを特徴とする請求項３に記載の磁気メモリ。
【請求項５】
前記サイドウォールを形成する材料が窒化珪素、酸化珪素、酸化アルミニウムのいずれか又はそれらの複合膜であることを特徴とする請求項３記載の磁気メモリ。
【請求項６】
前記第１の磁性層と第２の磁性層のいずれか又は両方が、フェリ磁性膜からなることを特徴とする請求項３記載の磁気メモリ。
【請求項７】
前記第１の磁性層と第２の磁性層のいずれか又は両方が、希土類金属と鉄族元素の合金からなることを特徴とする請求項５に記載の磁気メモリ。
【請求項８】
更に、前記磁気抵抗素子が基板上にマトリクス上に形成され、前記磁気抵抗素子の一端がビット線に接続されており、該ビット線と該書き込み線とに電流を流して、その合成磁場によって、マトリックス上の特定の磁気抵抗素子の磁化状態を変更して情報を記録することを特徴とする請求項３に記載の磁気メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗素子を用いた不揮発の固体磁気メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びその製造方法に関するものであり、特に、磁性膜として膜面垂直方向に磁化容易軸を有する磁気抵抗素子を用いたＭＲＡＭに関するものである。
【０００２】
【従来の技術】
ＭＲＡＭは半導体メモリと同じく稼働部のない固体メモリであるが、電源が断たれても情報を失わない、繰り返し書換回数が無限回、放射線が入射しても記録内容が消失する危険性がない等、半導体メモリと比較して有利な点がある。特に近年、トンネル磁気抵抗効果（ＴＭＲ）素子は、従来から提案されている異方性磁気抵抗効果、スピン散乱型の巨大磁気抵抗効果（ＧＭＲ）を用いた磁性薄膜素子と比較して大きな磁気抵抗比が得られるため注目されている。
【０００３】
そのような中で、磁性膜の磁化方向を膜面垂直方向としたＭＲ素子及びそれを用いたＭＲＡＭが提案されている。たとえば、特許文献１においては、膜面垂直方向に磁化容易軸を有する磁性膜による磁気抵抗素子及びそれを用いたＭＲＡＭが開示されている。該文献においては図１１に示すように、非磁性層を垂直磁化膜である、第１磁性層、第２磁性層ではさんだ構成となっている。
【０００４】
また特許文献２には図１２に示すようなＭＲＡＭのメモリセルの構造に関して開示がある。図中、１は基板、２はソース領域、３はドレイン領域、４はゲート線、５はプラグ、６はビット線、９は磁気抵抗効果膜、１０は書き込み線、１１は素子分離領域、１２はソース電極である。
スイッチ素子としてソース領域２、ドレイン領域３およびゲート線４から構成されるＭＯＳＦＥＴが設けられた基板の対応するＭＯＳＦＥＴのドレイン領域３の直上に磁気抵抗効果膜９によるＭＲ素子が配された構成が開示されている。
【０００５】
【特許文献１】
特開平１１−２１３６５０号公報
【特許文献２】
特開２００２−１７６１５０号公報
【０００６】
【発明が解決しようとする課題】
垂直磁化膜を用いたＭＲ素子は、微細化した場合に磁化を安定して保持しやすいという特徴を有している。また、特許文献２の構成によれば、メモリセル内のメモリ素子とスイッチ素子との位置関係を規定することにより、１ビットのセルサイズを小さくできるという特徴を有している。
【０００７】
しかしながら、ＭＲ素子と該ＭＲ素子に情報を記録するために配される書き込み配線との関係に関しては、まだ検討の余地が残されているのが現状である。一般にＭＲＡＭにおいては、情報の記録のために磁界を印加する手段として、配線とそれに流す電流により誘起される磁界を利用する。このため、書き込み配線を、ＭＲ素子に対して磁化容易軸方向、垂直磁化膜においては、膜面垂直方向に磁界が印加されるような位置に配する必要がある。
【０００８】
膜面垂直方向の磁界を効率良く活用するための書き込み線の配置は、理想的には、ＭＲ素子の側面に形成され、かつ距離的に接近していることが好ましいが、プロセスの制約上、データ書き込み線をＭＲ素子の側面に配置する場合にはＭＲ素子と書き込み線の電気的な絶縁性を保つために、最小加工寸法以上の距離を置かなければならない。この課題を解決するために、特許文献２では、書き込み線をＭＲ素子よりも基板側に配置することで、ＭＲ素子と書き込み線の距離を近づける工夫がなされているが、書き込み線を形成した後で、ＭＲ素子を形成するというプロセス順序になるため、書き込み線形成後に平坦化プロセスを導入しなければならない。しかし、通常、平坦化プロセスでは、４００ｎｍ〜７００ｎｍ程度の段差バラツキが生じ、最先端プロセスを用いた場合も１００ｎｍ〜２００ｎｍ程度の段差バラツキが生じるため、ＭＲ素子と書き込み線の距離は、積層方向で２００ｎｍ以上保つ必要がある。また、書き込み線をＭＲ素子よりも基板側に形成すると、書き込み線の磁界垂直成分の最も有効な部分を活用することができない上に、パターニングプロセスの位置ずれのため、最小加工寸法の１／２〜１／３程度ＭＲ素子と書き込み線の距離を離さなければならない。
【０００９】
【課題を解決するための手段】
このように、垂直磁化膜を用いたＭＲＡＭにおいては、書き込み線作成プロセスが困難であり、ＭＲ素子と書き込み配線との位置関係、及びそれを実現するためのプロセスに関しては検討の余地を残していた。
【００１０】
本発明は上記課題に鑑み、書き込み配線とＭＲ素子との最適な位置関係、及びそれを実現するためのプロセスを提供することを目的とする。
【００１１】
本発明の磁気メモリの形成方法は、膜面垂直方向に磁化容易軸を有する第１の磁性層と膜面垂直方向に磁化容易軸を有する第２の磁性層と、該第１の磁性層と第２の磁性層との間に非磁性層を有する磁気抵抗素子と、該磁気抵抗効果素子の側面近傍に設けられたデータ書き込み用金属配線と、該磁気抵抗素子とデータ書き込み用配線との間に絶縁領域を有する磁性メモリの作製方法であって、
前記絶縁領域は、前記磁気抵抗素子上にバッファ層を形成した後、全面に絶縁膜を形成し、該絶縁膜のエッチングを前記バッファ層でエッチストップさせて形成することを特徴とする。
本発明は、ＭＲ素子と書き込み線を電気的に絶縁するための側面絶縁膜と、書き込み線を自己整合的に形成することにより、プロセスの制約を受けずに、２０ｎｍ〜５００ｎｍの電気的な絶縁領域をＭＲ素子側面に形成することができることを特徴とする。
【００１２】
【発明の実施の形態】
本発明の実施形態を、図面を用いて説明する。
【００１３】
（実施例１）
図１に本実施例のメモリ素子の断面構造を示す。図において、１１は半導体基板、１２はソース領域、１３はゲート電極（ワード配線）、１４はドレイン領域、１５はメモリ素子であるＭＲ素子、１６はメモリ素子に情報記録のための磁界を印加するための書き込み配線、１７はビット線、１８はＭＲ素子と書き込み配線を分離している絶縁部である。本実施形態においては、絶縁部１８を介して書き込み配線がＭＲ素子に側部に配されており、その幅は、情報再生時、ビット線により印加される電圧によって流れる電子が、トンネルして書き込み配線１６に流れない距離もしくは、記録時に書き込み配線１６に印加する電圧によって流れる電子が絶縁部１８をトンネルしない距離のいずれか大きい値以上の厚さで形成されている。このような位置に配置することにより、効率良く電流磁界をＭＲ素子に印加することができるため、消費電力を低減させることが可能となる。また、使用する電源電圧にもよるが、効率よく磁界が印加されるために、５００ｎｍ程度以内に配置するのが良い。
【００１４】
具体的に図１の断面構成を有するＭＲＡＭのプロセスフローを説明する。
【００１５】
図２において、まずＳｉ単結晶からなる半導体基板を用意する。本例においては、ツインウエル方式のＣＭＯＳ構造を採用しているため、基板の導電型はｐ、ｎどちらを用いても良い。その半導体基板上に周辺回路及びメモリセルアレイを１チップ内につくりこむ。ここではメモリセル内のスイッチ素子としてｎＭＯＳを用いた例を示す。周辺回路部２２に関してはＣＭＯＳプロセスを用いることが出来る。
【００１６】
まず周辺回路のＮ−Ｗｅｌｌ２２１およびＰ−Ｗｅｌｌ２２２、ｎＭＯＳのチャネルを提供するためのＰ−Ｗｅｌｌ２１領域を、それぞれボロン、リンなどの不純物をドーピングした後アニール処理をすることにより形成する。その後ＬＯＣＯＳ等により素子分離を行なう。
【００１７】
次に、ゲート絶縁膜と酸化シリコン膜を形成した後、ｓ−Ｓｉ膜をＬＰＣＶＤ（減圧化学気層成長法）、により成膜し、熱処理をしてｐｏｌｙＳｉからなるゲート電極層を形成する。図においては熱処理の段階でｐｏｌｙＳｉの表面に形成される酸化物層を図示している。また、他にゲート電極の材料としてはＡｌなどの金属層により形成してもよい。
【００１８】
次に図３に示すようにＭＯＳＦＥＴのソース、ドレイン領域及び素子分離領域上に形成されたゲート絶縁膜、ゲート電極層をパターニングして、ゲートに該当する部分のみに上記ゲート絶縁膜、ゲート電極を残す。その後、セルフアライン方式により、ソース・ドレイン領域に対応する箇所に不純物のドーピングを行ないｎ＋領域３１、ｐ＋領域３２を形成する。このとき、ゲート電極にドーピングして抵抗値を制御することも可能であるし、ゲート電極上にスパッタ等によりＷ，Ｔｉ等を積層しポリサイド、サリサイド構造とし抵抗値を制御してもよい。
【００１９】
次に図４に示すように、ＬＰＣＶＤ法等によりＳｉＯ２を全面に形成した後に、エッチバックにより不要な部分のＳｉＯ２を除去してスペーサとしてサイドウォールとなる絶縁膜４１を形成する。
【００２０】
次に図５に示すように、全面にパッシベーションとなる絶縁膜を形成した後、ソース・ドレインに対応する領域にコンタクトホールを形成する。その後Ｔｉをスパッタにより形成し、アニール処理を行ないコンタクトとなるＴｉＳｉ２を形成した後、Ｔｉを除去してＴｉＮをスパッタでバリア層として形成し、プラグ５１としてＷをスパッタにより形成する。
【００２１】
次に図６に示すように、配線層６１をＡｌＣｕ等により形成する。
【００２２】
次に図７に示すように上部配線とコンタクトをとる領域に対応する領域にビアホールを設け、図５と同様にＷによりビアプラグ７１を形成する。
【００２３】
次に図８に示すように、メモリセルアレイの対応するビアプラグ上にＭＲ素子８１を形成する。例えば、下部磁性層としてＧｄＦｅＣｏを３０〜１００ｎｍ、マグネトロンスパッタ法等のＰＶＤ法により形成し、Ａｌを蒸着した後自然酸化、プラズマ酸化等によりＡｌ２Ｏ３を１〜３ｎｍ形成し、ＴｂＦｅＣｏをやはり３０〜１００ｎｍの厚さでＰＶＤ法により形成する。また磁気抵抗変化率を高めるためにＣｏＦｅ等のＧｄＦｅＣｏ、ＴｂＦｅＣｏよりもスピン分極率の大きな層を非磁性層であるＡｌ２Ｏ３との界面に挿入しても良い。
【００２４】
また、ＭＲ素子上部には、この後の工程である側面絶縁領域形成のために必要な図示していないバッファ層（エッチストップ層）を形成する。これは絶縁膜であっても良いし、金属膜であっても良い。ただし、あとで形成するＭＲ素子の側面絶縁領域を形成する材料に対して、エッチングレートを大きく取れるものが好ましい。
【００２５】
次に図９に示すように  、側面絶縁領域９１を形成する。この側面絶縁領域９１の形成方法は、バッファ層として絶縁膜を用いた場合にはこれとは材料的に異なる絶縁膜を基板全面に積層し、絶縁膜が選択的にエッチングされるプロセスを用いて、エッチングを行う。このとき、エッチングは、ＭＲ素子下端部でエッチストップしても良いし、ＭＲ素子下部の層間絶縁膜をエッチングしても良い。エッチング後、絶縁膜は、ＭＲ素子側面のみに残る。
さらに、選択的にバッファ層をエッチングするプロセスを用いて、エッチングを行い、バッファ層のみを剥離する。ＭＲ素子最上部にバッファ層として絶縁膜の代わりに金属膜を形成した場合は、絶縁膜９１のエッチングだけで良い。また、絶縁膜は、ＭＲ素子下部の層間絶縁膜と同じ材料であることが好ましい。
【００２６】
このようにＭＲ素子上にエッチストップのためのバッファ層を設けることにより、ＭＲ素子じたいがエッチングによる損傷を受けることなく、サイドウォールを容易に作製することが可能となる。またエッチバックの際の条件を制御することによりサイドウォールとのなる絶縁領域の幅の制御が容易となり、ＭＲ素子と書き込み配線の位置制御を精度よく行うことができる。すなわち、磁気抵抗素子と書き込み用配線はサイドウォールによって分離されているといえる。
【００２７】
また本実施形態によれば、書き込み配線との分離にサイドウォールを用いる例を説明したが、他にも隣接するＭＲ素子との分離にサイドウォールを用いることも可能である。この場合には面内磁化膜を用いた磁気メモリにおいても適用することが可能となる。
【００２８】
次に図１０に示すように、基板全面に書き込み配線用の金属膜を成膜し、リソグラフィ等のパターニングプロセスとエッチングプロセスを用いて、書き込み線１０１を形成し、最後にビット線１０２を形成する。
【００２９】
以上のプロセスにより図１に示す断面図を有するＭＲＡＭが完成する。このようなプロセスを用いれば、ＭＲ素子と書き込み配線との間の電気的絶縁を保ちながら、記録磁界を効率良く印加できるようにる位置に精度よく書き込み配線を配することが可能となる。
【００３０】
また本発明の構成を用いた例として以下の実施態様が考えらえる。すなわち、膜面垂直方向に磁化容易軸を有する第１の磁性層と膜面垂直方向に磁化容易軸を有する第２の磁性層とを積層してなり、該第１の磁性層と第２の磁性層との間に非磁性層を有する磁気抵抗素子と、該磁気抵抗効果素子の側面近傍に設けられたデータ書き込み用金属配線とを有し、
【００３１】
該磁気抵抗効果素子と該データ書き込み用金属配線の間に配された絶縁領域の基板面内方向の幅が、該磁気抵抗効果素子の基板面内方向の幅よりも小さいか、該データ書き込み用金属配線の基板面内方向の幅よりも小さいことを特徴とする磁気メモリである。これは、上記プロセスにより作製することが可能であり、このような磁気メモリによれば、メモリセルの微小化が可能となり、ＭＲ素子に効率的に磁界を印加することが可能となる。
【００３２】
また、前記絶縁領域の幅が、磁気メモリ素子選択用トランジスタのゲート電極用コンタクトホールの幅よりも小さくすることも可能である。
【００３３】
【発明の効果】
本発明のメモリ構成及び製造方法によれば、従来のメモリ構成と比較して書き込み配線とメモリ素子との位置関係を改善し、情報の記録に要する消費電力を低減させることが可能となる。またあわせて、メモリセルの微細化をすることも可能となる。
【図面の簡単な説明】
【図１】本発明のＭＲＡＭの断面図。
【図２】図１のメモリ素子の製造プロセスの第１工程を説明するための図。
【図３】図１のメモリ素子の製造プロセスの第２工程を説明するための図。
【図４】図１のメモリ素子の製造プロセスの第３工程を説明するための図。
【図５】図１のメモリ素子の製造プロセスの第４工程を説明するための図。
【図６】図１のメモリ素子の製造プロセスの第５工程を説明するための図。
【図７】図１のメモリ素子の製造プロセスの第６工程を説明するための図。
【図８】図１のメモリ素子の製造プロセスの第７工程を説明するための図。
【図９】図１のメモリ素子の製造プロセスの第８工程を説明するための図。
【図１０】図１のメモリ素子の製造プロセスの第９工程を説明するための図。
【図１１】従来例の構成を示す図。
【図１２】従来例の構成を示す図。
【符号の説明】
１１    半導体基板
１２    ソース領域
１３    ゲート電極（ワード配線）
１４    ドレイン領域
１５    ＭＲ素子
１６    書き込み配線
１７    ビット線
１８    絶縁部
２２    周辺回路部
２２１    Ｎ−Ｗｅｌｌ
２２２    Ｐ−Ｗｅｌｌ
２１    Ｐ−Ｗｅｌｌ
３１    ｎ＋領域
３２    ｐ＋領域３２
４１    絶縁膜
５１    プラグ
６１    配線層
７１    ビアプラグ
８１    ＭＲ素子
９１    側面絶縁領域
１０１    書き込み線
１０２    ビット線
【図１】
2004266204.tif 000003
【図２】
2004266204.tif 000004
【図３】
2004266204.tif 000005
【図４】
2004266204.tif 000006
【図５】
2004266204.tif 000007
【図６】
2004266204.tif 000008
【図７】
2004266204.tif 000009
【図８】
2004266204.tif 000010
【図９】
2004266204.tif 000011
【図１０】
2004266204.tif 000012
【図１１】
2004266204.tif 000013
【図１２】
2004266204.tif 000014