(57)【要約】【課題】ダマシンＣｕ配線の形成工程で生じるＣｕ配線の腐蝕を防止する。【解決手段】コンタクトホール１７の内部に形成されたメタルプラグ１８の表面に露出しているシームの内部に塗布膜１９を充填する。これにより、メタルプラグ１８の上部に形成された配線溝２１の内部にバリアメタル膜２４とシード層２５を堆積した際、バリアメタル膜２４やシード層２５がメタルプラグ１８の表面で段切れを引き起こすことがないため、配線溝２１の内部にメッキ法でＣｕ配線２６を形成する際、シームの内部に酸性のメッキ液が浸入する不具合が防止される。【選択図】    図１９
2004179424.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面上に第１絶縁膜を形成した後、前記第１絶縁膜の一部に接続孔を形成する工程、
（ｂ）前記接続孔の内部を含む前記第１絶縁膜の上部にメタル膜を形成した後、前記第１絶縁膜の上部の前記メタル膜を除去することによって、前記接続孔の内部に前記メタル膜からなるメタルプラグを形成する工程、
（ｃ）前記メタルプラグの表面に生じた空隙の内部に塗布膜を充填する工程、
（ｄ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜の一部に配線溝を形成することによって、前記配線溝の底部に前記メタルプラグを露出させる工程、
（ｅ）前記配線溝の内部を含む前記第２絶縁膜の上部にＣｕを主体とする導電膜を形成した後、前記第２絶縁膜の上部の前記導電膜を除去することによって、前記配線溝の内部に前記導電膜からなる配線を形成する工程。
【請求項２】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面上に第１絶縁膜を形成した後、前記第１絶縁膜の一部に第１配線溝を形成する工程、
（ｂ）前記第１配線溝の内部を含む前記第１絶縁膜の上部にＣｕを主体とする第１導電膜を形成した後、前記第１絶縁膜の上部の前記第１導電膜を除去することによって、前記第１配線溝の内部に前記第１導電膜からなる第１配線を形成する工程、
（ｃ）前記第１配線の表面に生じた空隙の内部に塗布膜を充填する工程、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜の上部に第２絶縁膜を形成し、前記第２絶縁膜の一部に第２配線溝を形成することによって、前記第２配線溝の底部に前記第１配線を露出させる工程、
（ｅ）前記第２配線溝の内部を含む前記第２絶縁膜の上部にＣｕを主体とする第２導電膜を形成した後、前記第２絶縁膜の上部の前記第２導電膜を除去することによって、前記第２配線溝の内部に前記第２導電膜からなる第２配線を形成する工程。
【請求項３】
前記Ｃｕを主体とする導電膜は、メッキ法によって形成することを特徴とする請求項１または２記載の半導体集積回路装置の製造方法。
【請求項４】
前記第１または第２絶縁膜は、比誘電率が３以下の低誘電率絶縁材料からなることを特徴とする請求項１、２または３記載の半導体集積回路装置の製造方法。
【請求項５】
前記第１または第２絶縁膜は、多孔質絶縁材料とその上部に形成した非多孔質絶縁材料との積層膜からなる特徴とする請求項１、２または３記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、銅（Ｃｕ）膜からなるダマシン配線や、タングステン（Ｗ）膜からなるメタルプラグを有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
銅（Ｃｕ）を主成分とする導電膜を用いたダマシン（Ｄａｍａｓｃｅｎｅ）と呼ばれる配線形成技術は、半導体基板上に堆積した絶縁膜に配線溝を形成した後、この配線溝の内部を含む絶縁膜上にスパッタリング法やメッキ法でＣｕ膜を堆積し、続いて絶縁膜上の不要なＣｕ膜を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で研磨、除去することによって、配線溝内にＣｕ配線を形成する技術である（例えば、特許文献１参照）。
【０００３】
上記したダマシンＣｕ配線技術のうち、シングルダマシン（Ｓｉｎｇｌｅ−Ｄａｍａｓｃｅｎｅ）と呼ばれる方法においては、あらかじめ配線溝の底部にＣｕ配線と下層配線（または半導体基板）とを電気的に接続するための接続孔を形成し、この接続孔の内部にＷなどのメタル膜からなるメタルプラグを形成した後、上述した方法で配線溝の内部にＣｕ配線を形成している。
【０００４】
【特許文献１】
特開平１１−１８６２６１号公報
【０００５】
【発明が解決しようとする課題】
ところが、本発明者の検討結果によれば、上記ダマシンＣｕ配線技術においては、以下の課題があることを見い出した。
【０００６】
シングルダマシンプロセスにおいて、接続孔の内部にメタル膜を堆積する際、特に接続孔のアスペクト比が大きい場合は、メタル膜の内部にシームと呼ばれる空隙が生じることがある。そのため、次に接続孔の外部の不要なメタル膜を化学的機械研磨法で研磨、除去することによって、接続孔の内部にメタルプラグを形成するとメタルプラグの表面にシームの一部が露出する。この結果、次の工程でメタルプラグの上部の配線溝にＣｕ配線を形成する際、酸性のメッキ液がシームの内部に浸透、残留し、Ｃｕ配線を腐蝕させることがある。
【０００７】
また、メッキ法を用いて配線溝の内部にＣｕ配線用のＣｕ膜を形成する際、Ｃｕ膜の内部にマイクロボイドと呼ばれる０．１μｍ以下の微小な空隙が多数発生し、Ｃｕ配線の表面にマイクロボイドが露出した場合は、Ｃｕ配線の表面に微小な窪みが生じる。そのため、このＣｕ配線の上部に層間絶縁膜を堆積すると、Ｃｕ配線の表面の窪みを反映して、窪みの上方の層間絶縁膜表面にも窪みが生じる結果、次の工程でこの層間絶縁膜に配線溝を形成した後、Ｃｕ膜を形成し、さらにこのＣｕ膜を化学的機械研磨法で研磨して第２層目のＣｕ配線を形成する際に、層間絶縁膜の表面の窪み内にＣｕ膜が残留し、配線間ショートを引き起こす虞れがある。
【０００８】
本発明の目的は、ダマシンＣｕ配線の形成工程で生じるＣｕ配線の腐蝕を防止することのできる技術を提供することにある。
【０００９】
本発明の他の目的は、ダマシンＣｕ配線の形成工程で生じるＣｕ配線のショートを防止することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置の製造方法は、以下の工程を有する。
（ａ）半導体基板の主面上に第１絶縁膜を形成した後、前記第１絶縁膜の一部に接続孔を形成する工程、
（ｂ）前記接続孔の内部を含む前記第１絶縁膜の上部にメタル膜を形成した後、前記第１絶縁膜の上部の前記メタル膜を除去することによって、前記接続孔の内部に前記メタル膜からなるメタルプラグを形成する工程、
（ｃ）前記メタルプラグの表面に生じた空隙の内部に塗布膜を充填する工程、
（ｄ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜の一部に配線溝を形成することによって、前記配線溝の底部に前記メタルプラグを露出させる工程、
（ｅ）前記配線溝の内部を含む前記第２絶縁膜の上部にＣｕを主体とする導電膜を形成した後、前記第２絶縁膜の上部の前記導電膜を除去することによって、前記配線溝の内部に前記導電膜からなる配線を形成する工程。
（２）本発明の半導体集積回路装置の製造方法は、以下の工程を有する。
（ａ）半導体基板の主面上に第１絶縁膜を形成した後、前記第１絶縁膜の一部に第１配線溝を形成する工程、
（ｂ）前記第１配線溝の内部を含む前記第１絶縁膜の上部にＣｕを主体とする第１導電膜を形成した後、前記第１絶縁膜の上部の前記第１導電膜を除去することによって、前記第１配線溝の内部に前記第１導電膜からなる第１配線を形成する工程、
（ｃ）前記第１配線の表面に生じた空隙の内部に塗布膜を充填する工程、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜の上部に第２絶縁膜を形成し、前記第２絶縁膜の一部に第２配線溝を形成することによって、前記第２配線溝の底部に前記第１配線を露出させる工程、
（ｅ）前記第２配線溝の内部を含む前記第２絶縁膜の上部にＣｕを主体とする第２導電膜を形成した後、前記第２絶縁膜の上部の前記第２導電膜を除去することによって、前記第２配線溝の内部に前記第２導電膜からなる第２配線を形成する工程。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
本発明の実施の形態であるＣＭＯＳ−ＬＳＩの製造方法を図１〜図２２を用いて工程順に説明する。
【００１４】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１に素子分離溝２を形成する。素子分離溝２を形成するには、素子分離領域の基板１をエッチングして溝を形成した後、溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜３を堆積し、続いて溝の外部の不要な酸化シリコン膜３を化学的機械研磨法によって、研磨、除去する。
【００１５】
次に、基板１の一部にホウ素をイオン注入し、他の一部にリンをイオン注入することによって、ｐ型ウエル４およびｎ型ウエル５を形成した後、基板１をスチーム酸化することによって、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面にゲート酸化膜６を形成する。
【００１６】
次に、図２に示すように、ｐ型ウエル４およびｎ型ウエル５のそれぞれの上部にゲート電極７を形成する。ゲート電極７を形成するには、例えばゲート酸化膜６の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、ｐ型ウエル４の上部の多結晶シリコン膜にリンをイオン注入し、ｎ型ウエル５の上部の多結晶シリコン膜にホウ素をイオン注入した後、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜をパターニングする。
【００１７】
次に、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって低不純物濃度のｎ−型半導体領域８を形成し、ｎ型ウエル５にホウ素をイオン注入することによって低不純物濃度のｐ−型半導体領域９を形成する。
【００１８】
次に、図３に示すように、基板１上にＣＶＤ法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングすることによって、ゲート電極７の側壁にサイドウォールスペーサ１０を形成した後、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって高不純物濃度のｎ＋型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル５にホウ素をイオン注入することによって高不純物濃度のｐ＋型半導体領域１２（ソース、ドレイン）を形成する。
【００１９】
次に、基板１の表面を洗浄した後、ゲート電極７、ｎ＋型半導体領域１１（ソース、ドレイン）およびｐ＋型半導体領域１２（ソース、ドレイン）のそれぞれの表面にシリサイド層１３を形成する。シリサイド層１３を形成するには、基板１上にスパッタリング法でＣｏ（コバルト）膜を堆積し、次いで窒素ガス雰囲気中で熱処理を行って基板１およびゲート電極７とＣｏ膜とを反応させた後、未反応のＣｏ膜をウェットエッチングで除去する。ここまでの工程で、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
【００２０】
次に、図４に示すように、基板１上にＣＶＤ法で窒化シリコン膜１５および酸化シリコン膜１６を堆積し、続いてｎ＋型半導体領域１１（ソース、ドレイン）およびｐ＋型半導体領域１２（ソース、ドレイン）のそれぞれの上部の酸化シリコン膜１６および窒化シリコン膜１５をドライエッチングしてコンタクトホール（接続孔）１７を形成する。
【００２１】
次に、図５に示すように、コンタクトホール１７の内壁を薄く覆うようにバリアメタル膜１８ａを形成する。バリアメタル膜１８ａは、例えばコンタクトホール１７の内部を含む酸化シリコン膜１６上にＣＶＤ法でＴｉ膜とＴｉＮ膜を薄く堆積することによって形成する。
【００２２】
次に、図６に示すように、コンタクトホール１７の内部を含む酸化シリコン膜１６上にＣＶＤ法でＷ膜１８ｂを堆積することによって、コンタクトホール１７の内部にＷ膜１８ｂを埋め込む。
【００２３】
図７に拡大して示すように、コンタクトホール１７の内部にＷ膜１８ｂを埋め込むと、特にコンタクトホール１７のアスペクト比が大きい場合には、コンタクトホール１７の中心部にシーム（Ｓ）と呼ばれる空隙が生じることがある。
【００２４】
次に、図８に示すように、酸化シリコン膜１６上の不要なＷ膜１８ｂとバリアメタル膜１８ａを化学的機械研磨法で研磨、除去することによって、コンタクトホール１７の内部にＷ膜１８ｂとバリアメタル膜１８ａとからなるメタルプラグ１８を形成する。このとき、コンタクトホール１７の中心部にシーム（Ｓ）が生じていた場合は、図９に拡大して示すように、メタルプラグ１８の表面にシーム（Ｓ）の一部が露出する。
【００２５】
メタルプラグ１８の表面にシーム（Ｓ）が露出した場合は、後の工程でこのメタルプラグ１８の上部にＣｕ配線を形成する際に、酸性のメッキ液がシーム（Ｓ）の内部に浸透、残留してＣｕ配線を腐蝕させる虞れがある。
【００２６】
そこで次に、図１０に示すように、酸化シリコン膜１６の上部に塗布膜１９をスピン塗布することによって、シーム（Ｓ）の内部に塗布膜１９を充填する。塗布膜１９は粘性が低いので、ＣＶＤ法やスパッタリング法では充填が困難な微小なシーム（Ｓ）の内部にも容易に入り込む。
【００２７】
塗布膜１９の材料としては、例えばポリイミド樹脂、スピンオングラスなど、スピン塗布法で基板１上に塗布できる公知の各種絶縁膜が使用可能であるが、特にＨＳＱ（水素シルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、ＰＡＥ（ポリアリレンエーテル）など、比誘電率が３以下の低誘電率絶縁材料を使用した場合には、配線間容量の増加を抑制することができるという効果が得られる。
【００２８】
次に、基板１を４００℃程度で熱処理して塗布膜１９を硬化させた後、図１１に示すように、化学的機械研磨法で塗布膜１９を研磨してメタルプラグ１８の表面を露出させることにより、シーム（Ｓ）の内部に充填された塗布膜１９のみを残す。
【００２９】
次に、図１２に示すように、酸化シリコン膜１６の上部に絶縁膜２０を堆積した後、フォトレジスト膜をマスクにして絶縁膜２０をドライエッチングすることにより、上記メタルプラグ１８が埋め込まれたコンタクトホール１７の上部に配線溝２１を形成する。絶縁膜２０は、配線間容量を低減するために、前述したＨＳＱ（水素シルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、ＰＡＥ（ポリアリレンエーテル）など、比誘電率が３以下の低誘電率絶縁材料を用いることが好ましい。また、比誘電率がさらに低い絶縁材料として、膜中に多数の微小な空隙を有するポーラスＨＳＱやポーラスＭＳＱなどの多孔質材料使用することにより、配線間容量をさらに低減することができる。
【００３０】
なお、上記絶縁膜２０をポーラスＨＳＱやポーラスＭＳＱなどの多孔質材料で構成した場合は、絶縁膜２０の表面に空隙が露出するので、絶縁膜２０の表面に多数の微小な窪みが生じる。このような窪みが生じた絶縁膜２０の表面に後述するバリアメタル膜を堆積すると、配線形成時にバリアメタル膜を化学的機械研磨法で研磨したときに、その一部が窪みの内部に残留し、配線間ショートを引き起こす虞れがある。従って、絶縁膜２０を多孔質の低誘電率絶縁材料で構成する場合は、図１３に示すように、絶縁膜２０の上部に非多孔性絶縁膜２３を堆積することによって、絶縁膜２０の表面に露出した空隙２２の内部に非多孔性絶縁膜２３を埋め込み、その後、非多孔性絶縁膜２３と絶縁膜２０をエッチングして配線溝２１を形成するとよい。非多孔性絶縁膜２３は、例えばＣＶＤ法で堆積した酸化シリコン膜などで構成する。また、配線間容量を低減する観点からは、例えばＣＶＤ法で堆積したＳｉＯＦ膜やＳｉＯＣ膜など、酸化シリコン膜よりも比誘電率が低い非多孔性絶縁膜で構成することが好ましい。
【００３１】
次に、図１４に示すように、配線溝２１の内壁を薄く覆うようにバリアメタル膜２４とＣｕのシード層２５を形成する。バリアメタル膜２４は、次の工程で配線溝２１の内部に形成するＣｕ配線と絶縁膜２０の接着性を向上させるためのもので、例えば配線溝２１の内部を含む絶縁膜２０上にスパッタリング法でＴａＮ（窒化タンタル）膜を堆積することによって形成する。また、シード層２５は、バリアメタル膜２の上部にスパッタリング法でＣｕ膜を薄く堆積することによって形成する。
【００３２】
前述したように、コンタクトホール１７内のメタルプラグ１８に生じたシーム（Ｓ）の内部には、塗布膜１９が充填されているので、配線溝２１の内部にバリアメタル膜２４とシード層２５を堆積した際、シーム（Ｓ）の上部でバリアメタル膜２４とシード層２５が段切れを引き起こすことはない。他方、シーム（Ｓ）の内部に塗布膜１９を充填しない場合は、図１５に示すように、シーム（Ｓ）の上部でバリアメタル膜２４とシード層２５が段切れを引き起こす。そのため、次のメッキ工程でシード層２５の表面にＣｕを析出させる際、酸性のメッキ液がシーム（Ｓ）の内部に浸入し、Ｃｕ配線を腐蝕させる原因となる。
【００３３】
次に、図１６に示すように、電解メッキ法を用いてシード層２５の表面にＣｕを析出させることによって、配線溝２１の内部を含む絶縁膜２０上にＣｕ膜２６ａを形成する。このとき、図１７に拡大して示すように、Ｃｕ膜２６ａの内部にマイクロボイド２７と呼ばれる０．１μｍ以下の微小な空隙が多数発生する。
【００３４】
次に、図１８に示すように、配線溝２１の外部のＣｕ膜２６ａ、シード層２５およびバリアメタル膜２４を化学的機械研磨法で研磨、除去することによって、配線溝２１の内部に第１層目のＣｕ配線２６を形成する。このとき、図１９に示すように、配線溝２１の内部に形成されたＣｕ配線２６の表面にマイクロボイド２７が露出するので、Ｃｕ配線２６の表面に微小な窪みが生じる。表面にマイクロボイド２７が露出したＣｕ配線２６の上部に層間絶縁膜を堆積すると、Ｃｕ配線２６の表面の窪みを反映して、窪みの上方の層間絶縁膜表面にも窪みが生じる。その結果、次の工程でこの層間絶縁膜に配線溝を形成した後、Ｃｕ膜を形成し、さらにこのＣｕ膜を化学的機械研磨法で研磨して第２層目のＣｕ配線を形成する際に、層間絶縁膜の表面の窪み内にＣｕ膜が残留し、配線間ショートを引き起こす虞れがある。
【００３５】
そこで次に、図２０に示すように、Ｃｕ配線２６の表面に露出したマイクロボイド２７の内部に塗布膜２８を充填する。塗布膜２８の材料および充填方法は、前述したシーム（Ｓ）の内部に充填した塗布膜１９と同じでよい。特に、塗布膜２８として、比誘電率が３以下の低誘電率絶縁材料を使用した場合には、配線間容量の増加を抑制することができるという効果が得られる。
【００３６】
次に、図２１に示すように、Ｃｕ配線２６が形成された絶縁膜２０の上部に複数層の絶縁膜からなる層間絶縁膜２９を形成し、続いて層間絶縁膜２９の一部をエッチングすることによって、底部にＣｕ配線２６が露出する配線溝３０を形成する。このとき、Ｃｕ配線２６の表面に露出したマイクロボイド２７の内部に塗布膜２８が充填され、Ｃｕ配線２６の表面が平坦になっているので、層間絶縁膜２９の表面に窪みが生じることはない。
【００３７】
次に、図２２に示すように、配線溝３０の内部に第２層目のＣｕ配線３１を形成する。このＣｕ配線３１は、下層のＣｕ配線１６と同じ方法で形成する。このとき、Ｃｕ配線３１の内部や表面にもマイクロボイド２７が発生するが、Ｃｕ配線３１の上部に層間絶縁膜を介して第３層目のＣｕ配線を形成する場合は、Ｃｕ配線３１の表面に露出したマイクロボイド２７の内部に前述した方法で塗布膜２８を充填することにより、第３層目のＣｕ配線のショートを防止することができる。
【００３８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３９】
前記実施の形態では、メッキ法を用いて配線溝の内部にＣｕ配線用のＣｕ膜を形成する場合について説明したが、スパッタリング法を用いて配線溝の内部にＣｕ膜を形成する場合、配線溝のアスペクト比が大きいと、Ｃｕ膜の内部にシームが発生することがある。この場合も、前述した方法でシームの内部に塗布膜を充填することにより、上層のＣｕ配線のショートを防止することができる。
【００４０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４１】
本発明の好ましい一態様によれば、ダマシンＣｕ配線の形成工程で生じるＣｕ配線の腐蝕を防止することができる。
【００４２】
本発明の好ましい他の一態様によれば、ダマシンＣｕ配線の形成工程で生じるＣｕ配線のショートを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
【図２０】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
【図２１】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート酸化膜
７  ゲート電極
８  ｎ−型半導体領域
９  ｐ−型半導体領域
１０  サイドウォールスペーサ
１１  ｎ＋型半導体領域（ソース、ドレイン）
１２  ｐ＋型半導体領域（ソース、ドレイン）
１３  シリサイド層
１４  酸化シリコン膜
１５  窒化シリコン膜
１６  酸化シリコン膜
１７  コンタクトホール（接続孔）
１８ａ  バリアメタル膜
１８ｂ  Ｗ膜
１８  メタルプラグ
１９  塗布膜
２０  絶縁膜
２１  配線溝
２２  空隙
２３  非多孔性絶縁膜
２４  バリアメタル膜
２５  シード層
２６ａ  Ｃｕ膜
２６  Ｃｕ配線
２７  マイクロボイド
２８  塗布膜
２９  層間絶縁膜
３０  配線溝
３１  Ｃｕ配線
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
2004179424.tif 000003
【図２】
2004179424.tif 000004
【図３】
2004179424.tif 000005
【図４】
2004179424.tif 000006
【図５】
2004179424.tif 000007
【図６】
2004179424.tif 000008
【図７】
2004179424.tif 000009
【図８】
2004179424.tif 000010
【図９】
2004179424.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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