(57)【要約】【課題】半導体基板と電界効果型トランジスタおよび製造方法において、貫通転位密度を低くかつ表面ラフネスも小さくすること。【解決手段】Ｓｉ基板上に、下地材料のＧｅ組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、傾斜組成層の最終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキシャル成長する工程とを複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するＳｉＧｅ層を成膜する工程と、ＳｉＧｅ層を形成する途中又は形成後にエピタキシャル成長の温度を越える温度で熱処理を施す熱処理工程と、ＳｉＧｅ層形成後に熱処理で生じた表面の凹凸を研磨により除去する研磨工程とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｓｉ基板上にＳｉＧｅ層を形成した半導体基板の製造方法であって、
前記Ｓｉ基板上に、下地材料のＧｅ組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、前記傾斜組成層の最終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキシャル成長する工程とを複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するＳｉＧｅ層を成膜する工程と、
前記ＳｉＧｅ層を形成する途中又は形成後に前記エピタキシャル成長の温度を越える温度で熱処理を施す熱処理工程と、
前記ＳｉＧｅ層形成後に前記熱処理で生じた表面の凹凸を研磨により除去する研磨工程とを有することを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載のＳｉＧｅ層の形成工程において、
前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程を、２から７回までの回数で繰り返すことを特徴とする半導体基板の製造方法。
【請求項３】
請求項１に記載のＳｉＧｅ層の形成工程において、
前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程を、３又は４回繰り返すことを特徴とする半導体基板の製造方法。
【請求項４】
請求項１記載の半導体基板の製造方法において、
前記研磨工程後に前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。
【請求項５】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項４に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項６】
Ｓｉ基板上に、下地材料のＧｅ組成比からＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と該傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配されたＳｉＧｅの一定組成層とを交互に複数層積層状態にして構成されているＳｉＧｅバッファ層を備えた半導体基板であって、
請求項１記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項７】
請求項６に記載の半導体基板において、
前記ＳｉＧｅバッファ層は、前記傾斜組成層と前記一定組成層との２層を一対としてこれを２から７対まで積層状態にして構成されていることを特徴とする半導体基板。
【請求項８】
請求項６に記載の半導体基板において、
前記ＳｉＧｅバッファ層は、前記傾斜組成層と前記一定組成層との２層を一対としてこれを３又は４対積層状態にして構成されていることを特徴とする半導体基板。
【請求項９】
請求項６に記載の半導体基板において、
前記ＳｉＧｅバッファ層は、前記Ｓｉ基板側から前記傾斜組成層及び前記一定組成層の厚さが漸次薄く設定されていることを特徴とする半導体基板。
【請求項１０】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項４に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項１１】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
請求項５に記載の電界効果型トランジスタの製造方法により作製されたことを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板と電界効果型トランジスタ並びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）ウェーハ上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．５〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（特許文献１〜４等）。
【０００５】
【特許文献１】
米国特許第５，４４２，２０５号明細書
【特許文献２】
米国特許第５，２２１，４１３号明細書
【特許文献３】
国際公開第９８／００８５７号パンフレット
【特許文献４】
特開平６−２５２０４６号公報
【特許文献５】
米国特許第６，１０７，６５３号明細書
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅの結晶性は、貫通転位密度がデバイスとして要望されるレベルには及ばない悪い状態であった。また、実際にデバイスを作製する際に不良原因となる表面ラフネスについても転位密度が低い状態で良好なものを得ることが困難であった。この表面ラフネスは、内部の転位のために生じた凹凸が表面にまで影響を及ぼしたものである。
例えば、Ｇｅ組成比を傾斜させたバッファ層を用いる場合では、貫通転位密度を比較的低くすることができるが、表面ラフネスが悪化してしまう不都合があり、逆にＧｅ組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が多くなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。
また、ＳｉＧｅ層やその上に成膜したＳｉ層等にデバイスを製造する工程では、種々の熱処理が施されるが、その際、ＳｉＧｅ層やＳｉ層の表面や界面にラフネスの悪化が生じてしまう不都合があった。
【０００７】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度が低く、表面ラフネスも小さいと共に、デバイス製造工程等の熱処理時における表面や界面のラフネスの悪化を防ぐことができる半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層を形成した半導体基板の製造方法であって、
前記Ｓｉ基板上に、下地材料のＧｅ組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、前記傾斜組成層の最終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキシャル成長する工程とを複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するＳｉＧｅ層を成膜する工程と、
前記ＳｉＧｅ層を形成する途中又は形成後に前記エピタキシャル成長の温度を越える温度で熱処理を施す熱処理工程と、
前記ＳｉＧｅ層形成後に前記熱処理で生じた表面の凹凸を研磨により除去する研磨工程とを有することにより上記課題を解決した。
また、本発明のＳｉＧｅ層の形成工程において、
前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程を、２から７回までの回数で繰り返す手段や、
前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程を、３又は４回繰り返す手段を採用することもできる。
本発明において、前記研磨工程後に前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長することが望ましい。
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
上記の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することにより上記課題を解決した。
本発明の半導体基板は、Ｓｉ基板上に、下地材料のＧｅ組成比からＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と該傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配されたＳｉＧｅの一定組成層とを交互に複数層積層状態にして構成されているＳｉＧｅバッファ層を備えた半導体基板であって、
上記のいずれか記載の半導体基板の製造方法により作製されたことにより上記課題を解決した。
本発明の半導体基板において、
前記ＳｉＧｅバッファ層は、前記傾斜組成層と前記一定組成層との２層を一対としてこれを２から７対まで積層状態にして構成されている手段や、
前記ＳｉＧｅバッファ層は、前記傾斜組成層と前記一定組成層との２層を一対としてこれを３又は４対積層状態にして構成されている手段を採用することもできる。
また、本発明の半導体基板において、
前記ＳｉＧｅバッファ層は、前記Ｓｉ基板側から前記傾斜組成層及び前記一定組成層の厚さが漸次薄く設定されていることができる。
また、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
上記の半導体基板の製造方法により作製されることが可能である。
本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
上記の電界効果型トランジスタの製造方法により作製されたことにより上記課題を解決した。
【０００９】
本発明者らは、ＳｉＧｅの成膜技術について研究を行ってきた結果、ＳｉＧｅ層を成膜する際に、成膜中に発生する結晶中の転位は、膜組成との関係で以下のような傾向を有するという知見を得た。
（１）組成一定層中においては、転位が｛１  １  １｝面に沿って、膜表面に向かって進展／貫通する。
（２）組成の異なる組成一定層の積層界面では、多くの転位が発生する。
（３）組成の異なる組成一定層の積層界面では、横方向（成膜方向に直交する方向：＜１  １  ０  ＞方向）に転位が進展しやすいが、｛１  １  １｝面に沿って膜表面に向かって進展／貫通する転位も多く存在する。
（４）組成傾斜層中においては、転位が｛１  １  １｝面よりも低い、緩やかな角度で、膜表面に向かって進展／貫通する。
【００１０】
したがって、Ｇｅ組成比を単純な階段状にして成膜すると、急峻な組成変化となる界面で多くの転位が高密度に生じると共に、この転位が、成膜方向に直交する方向：＜１  １  ０  ＞方向に進展する転位と、｛１  １  １｝面に沿って、膜表面に向かって進展／貫通する転位とになると考えられる。また、Ｇｅ組成比を単純な傾斜状にして成膜すると、転位は｛１  １  １｝面よりも低い、緩やかな角度で、膜表面に向かって進展するが、組成変化の急峻な界面が無いことから、転位を効率的に成膜方向に直交する方向：＜１  １  ０  ＞方向に向ける効力が小さく、結果として、膜表面に到達する転位が多いと考えられる。
【００１１】
これらに対し、本発明のＳｉＧｅ層の形成方法では、下地材料（成長する際の下地がＳｉ基板の場合はＳｉ、又は一定組成層の場合はＳｉＧｅ）のＧｅ組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、傾斜組成層の最終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキシャル成長する工程とを複数回繰り返し、また本発明の半導体基板では、傾斜組成層と一定組成層とを交互に複数層積層状態にして構成されているＳｉＧｅバッファ層を備えているので、傾斜組成層と一定組成層とが交互に複数段形成されてＧｅ組成比が傾斜階段状の層となり、転位密度が小さくかつ表面ラフネスが小さいＳｉＧｅ層を形成することができる。
すなわち、界面において転位が横方向に走り易くなり、貫通転位が生じ難くなる。また、界面での組成変化が小さいので、界面での転位発生が抑制され、傾斜組成層の層内で転位が均等に発生して、表面ラフネスの悪化を抑制することができる。
【００１２】
本発明の半導体基板は、前記ＳｉＧｅバッファ層が、前記傾斜組成層と前記一定組成層との２層を一対としてこれを２から７対まで積層状態にして構成されていることが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程を、２から７回までの回数で繰り返すことが好ましい。すなわち、１回の傾斜組成層及び一定組成層の形成を１ステップとすると、後述するように、ステップ数を増やしていくと貫通転位密度が低下するステップ数があり、傾斜組成層及び一定組成層を２から７ステップまでのステップで繰り返し形成した場合、貫通転位密度を１ステップの半分以下に低下させることができるためである。
【００１３】
本発明の半導体基板は、前記ＳｉＧｅバッファ層が、前記傾斜組成層と前記一定組成層との２層を一対としてこれを３又は４対積層状態にして構成されていることが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程を、３又は４回繰り返すことが好ましい。すなわち、後述するように、表面ラフネスが最も低下する最適なステップ数があり、傾斜組成層及び一定組成層を３又は４ステップ繰り返し形成した場合、最も表面ラフネスを低下させることができるためである。
【００１４】
本発明の半導体基板は、前記ＳｉＧｅバッファ層が、前記Ｓｉ基板側から前記傾斜組成層及び前記一定組成層の厚さが漸次薄く設定することも効果的である。また、本発明のＳｉＧｅ層の形成方法は、前記傾斜組成層及び前記一定組成層をエピタキシャル成長する工程において、それぞれ繰り返す毎に傾斜組成層及び一定組成層の厚さを漸次薄くすることも効果的である。すなわち、転位はＧｅ組成比が高いほど発生し易くなるので、同一厚さで成膜を繰り返した場合、上層ほど転位が多く発生してしまうのに対し、本発明のように、繰り返す毎に傾斜組成層及び一定組成層の厚さを漸次薄くすることにより、各層でより転位を均等に発生させることができる。
【００１５】
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成されていることを特徴とする。すなわち、この半導体基板では、上記本発明のＳｉＧｅ層の形成方法によりＳｉＧｅ層が形成されているため、転位密度が小さくかつ表面ラフネスが小さい良質なＳｉＧｅ層が得られ、例えば歪みＳｉ層をＳｉＧｅ層上に形成するための基板として好適である。
【００１６】
本発明の半導体基板は、上記本発明の半導体基板の前記ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。
また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、前記Ｓｉ基板上に、上記本発明のＳｉＧｅ層の形成方法によりＳｉＧｅバッファ層をエピタキシャル成長する工程と、該ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程とを有することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００１７】
上記半導体基板では、上記本発明の半導体基板のＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備え、また上記歪みＳｉ層の形成方法では、上記本発明のＳｉＧｅ層の形成方法によりエピタキシャル成長したＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長し、また上記半導体基板では、上記本発明の歪みＳｉ層の形成方法により歪みＳｉ層が形成されているので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成することができる。例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の基板として好適である。
【００１８】
これらの半導体基板の製造方法及び半導体基板では、ＳｉＧｅ層をエピタキシャル成長により形成する途中又は形成後にエピタキシャル成長の温度を越える温度で熱処理を施し、ＳｉＧｅ層形成後に熱処理で生じた表面の凹凸を研磨により除去するので、基板に事前熱履歴をおわせて格子緩和や転位の運動による表面ラフネスの悪化を予め発生させ表面ラフネスの悪化により生じた凹凸を研磨除去して表面が平坦化されることになる。したがって、この基板にデバイス製造工程等で熱処理を施しても、表面や界面のラフネスの悪化が再び発生するを防ぐことができる。
【００１９】
本発明の半導体基板の製造方法及び半導体基板では、研磨工程後にＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、表面状態が良好なＳｉＧｅ層上にＳｉ層が成膜され、良質な歪みＳｉ層を有することができる。
【００２０】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されていることを特徴とする。
また、本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００２１】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板の前記歪みＳｉ層にチャネル領域が形成され、又は上記本発明の歪みＳｉ層の形成方法により、チャネル領域が形成される歪みＳｉ層が形成されるので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
また、これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層にチャネル領域を有するので、デバイス製造時に熱処理が施されても表面状態が良好なＳｉＧｅ層上に良質な歪みＳｉ層が得られ、高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２２】
【発明の実施の形態】
以下、本発明に係る半導体基板および製造方法の第１実施形態を、図面に基づいて説明する。
【００２３】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半導体基板）Ｗの断面構造を示すものである。
本実施形態の半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、図１に示すように、ＣＺ法で引上成長して作製されたＳｉ基板１上に、Ｇｅ組成比ｘが０からｙ（例えばｙ＝０．３）まで成膜方向に傾斜をもって階段状に変化するＳｉ１−ｘＧｅｘのステップ傾斜層（ＳｉＧｅバッファ層）２を減圧ＣＶＤ法によりエピタキシャル成長する。なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ２を用い、ソースガスとしてＳｉＨ４及びＧｅＨ４を用いている。
【００２４】
次に、図２に示すように、ステップ傾斜層（第１のＳｉＧｅ層）２上にＧｅ組成比が一定であるＳｉ１−ｙＧｅｙの緩和層（第２のＳｉＧｅ層）３をエピタキシャル成長して半導体ウェーハＷ０を作製する。これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３は、歪みＳｉ層を成膜するためのＳｉＧｅバッファ層として機能する。
さらに、図２に示すように、Ｇｅ組成比ｚ（本実施形態ではｚ＝ｙ）でＳｉ１−ｚＧｅｚの緩和層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成することにより、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷが作製される。なお、各層の膜厚は、例えば、ステップ傾斜層２が１．５μｍ、緩和層３が０．７〜０．８μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
【００２５】
上記ステップ傾斜層２の成膜は、図３および図４に示すように、下地材料のＧｅ組成比からＧｅ組成比を所定値まで漸次増加させたＳｉＧｅの傾斜組成層２ａをエピタキシャル成長する工程と、傾斜組成層２ａの最終的なＧｅ組成比で傾斜組成層２ａ上にＳｉＧｅの一定組成層２ｂをエピタキシャル成長する工程とを複数回繰り返して行われる。
【００２６】
例えば、本実施形態では、傾斜組成層２ａ及び一定組成層２ｂのエピタキシャル成長工程を４回繰り返し行ってステップ傾斜層２を形成する。すなわち、１回の傾斜組成層２ａ及び一定組成層２ｂのエピタキシャル成長工程を１ステップとすると、まず最初のステップとして第１の傾斜組成層２ａをＳｉ基板１上に、Ｇｅ組成比を０から０．０７５まで漸次増加させて成長し、その上にＧｅ組成比が０．０７５の第１の一定組成層２ｂを形成する。次に、第２のステップとして、Ｇｅ組成比０．０７５の第１の一定組成層２ｂ上に第２の傾斜組成層２ａを、Ｇｅ組成比を０．０７５から０．１５まで漸次増加させて成長し、その上にＧｅ組成比が０．１５の第２の一定組成層２ｂを形成する。
【００２７】
そして、第３のステップとして、Ｇｅ組成比０．１５の第２の一定組成層２ｂ上に第３の傾斜組成層２ａを、Ｇｅ組成比を０．１５から０．２２５まで漸次増加させて成長し、その上にＧｅ組成比が０．２２５の第３の一定組成層２ｂを形成する。さらに、最後のステップとして、Ｇｅ組成比０．２２５の第３の一定組成層２ｂ上に第４の傾斜組成層２ａを、Ｇｅ組成比を０．２２５から０．３まで漸次増加させて成長し、その上にＧｅ組成比が０．３の第４の一定組成層２ｂを形成する。なお、各傾斜組成層２ａ及び各一定組成層２ｂの膜厚は、いずれも同じに設定されている。
【００２８】
上記傾斜組成層２ａ及び一定組成層２ｂのエピタキシャル成長工程を、４回（ステップ数４）繰り返して行ったのは、貫通転位密度及び表面ラフネスの両方を低くすることができるからである。すなわち、このエピタキシャル成長工程を繰り返した場合のステップ数と成膜表面の貫通転位密度との関係は、実験結果により、貫通転位密度ではステップ数２から７の間でステップ数１の半分以下になる。また、ステップ数と表面ラフネスとの関係は、実験結果により、ステップ数３又は４でほぼ最小となる。傾斜組成層２ａ及び一定組成層２ｂのエピタキシャル成長工程は、ステップ数１の場合に比べて複数ステップ数の場合に貫通転位密度も表面ラフネスも低くなるが、いずれも極小部分を有する傾向をもっており、ステップ数を４に設定すれば、貫通転位密度及び表面ラフネスの両方を効果的に低くすることができる。
【００２９】
そして、これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の形成途中又は形成後に、図５の（ａ）に示すように、熱処理を施し、予めＳｉＧｅ層に表面ラフネスの悪化を発生させておく。この熱処理条件は、例えば８００℃〜１１００℃といった温度でＳｉＧｅ層のエピタキシャル成長の温度を越える温度と１分〜２００分といった熱処理時間に設定される。なお、本実施形態では、第２のＳｉＧｅ層３の成膜途中で、一旦ソースガスの供給を停止して成膜を止め、この状態で１０００℃まで昇温した状態で１０分のアニールを行う。このアニール処理後に、第２のＳｉＧｅ層３の成膜温度まで降温し、ソースガスを再び供給して残りの成膜を行う。
【００３０】
次に、熱処理によって表面に表面ラフネスの悪化による凹凸が発生した第２のＳｉＧｅ層３の表面を、図５の（ｂ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により研磨し、平坦化して表面ラフネスの悪化により生じた凹凸を除去する。
なお、上記第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の膜厚は、例えばそれぞれ１．５μｍ及び０．７５μｍとしている。
さらに、研磨された第２のＳｉＧｅ層３上に、図５の（ｃ）に示すように、Ｓｉ層をエピタキシャル成長して歪みＳｉ層４を形成し、半導体ウェーハＷを製作する。
【００３１】
本実施形態の半導体ウェーハＷ０及び歪みＳｉ層を備える半導体ウェーハＷでは、下地材料（成長する際の下地がＳｉ基板１の場合はＳｉ、又は一定組成層２ｂの場合はＳｉＧｅ）のＧｅ組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層２ａをエピタキシャル成長する工程と、傾斜組成層２ａの最終的なＧｅ組成比で傾斜組成層２ａ上にＳｉＧｅの一定組成層２ｂをエピタキシャル成長する工程とを複数回繰り返すので、傾斜組成層２ａと一定組成層２ｂとが交互に複数段形成されてＧｅ組成比が傾斜階段状の層となり、上述したように転位密度が少なくかつ表面ラフネスが少ないＳｉＧｅ層を形成することができる。
【００３２】
すなわち、本実施形態では、上記成膜方法により、格子緩和に必要な転位を均等に発生させると共に、転位をできるだけ横方向に走らせて表面上に貫通して出ないようにＳｉＧｅ層を成膜することができるので、このように良好な表面状態を得ることができる。
【００３３】
さらに、本実施形態では、第２のＳｉＧｅ層３をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施し、第２のＳｉＧｅ層３形成後に熱処理で生じた表面の凹凸を研磨により除去するので、基板に事前熱履歴をおわせて格子緩和や転位の運動による表面ラフネスの悪化を予め発生させているため、デバイス製造工程等で熱処理を施した際に、表面や界面のラフネスの悪化が再び発生するを防ぐことができる。
【００３４】
なお、最上位置の一定組成層２ｂと第２のＳｉＧｅ層３とを同一の組成とする、および／または、これらの最上位置の一定組成層２ｂと第２のＳｉＧｅ層３とを連続して形成することも可能である。この場合、上記の熱処理およびＣＭＰ処理を、最上位置の一定組成層２ｂ形成後におこなうこともできる。さらに、上記の熱処理およびＣＭＰ処理を、最上位置の一定組成層２ｂ形成前におこなうこと、つまり、最上位置の傾斜組成層２ａ形成後におこなうことも可能である。
また、上記の熱処理およびＣＭＰ処理は、第１のＳｉＧｅ層２および第２のＳｉＧｅ層３の形成途中の任意工程でおこなうことが可能であり、また、この熱処理および／またはＣＭＰを、異なる工程において複数回おこなうことも可能である。
【００３５】
次に、本発明に係る上記実施形態の半導体基板を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図面に基づいて説明する。
【００３６】
図６は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ２のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００３７】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３８】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された歪みＳｉ層を備えた半導体ウェーハＷ上の歪みＳｉ層４にチャネル領域が形成されるので、デバイス製造時において熱処理が加わっても表面や界面のラフネスの悪化が発生せず、良質な歪みＳｉ層４により動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。例えば、上記ゲート酸化膜５を形成する際、熱酸化膜を形成するために半導体ウェーハＷが加熱されるが、半導体ウェーハＷが予め事前熱履歴をおっており、熱酸化膜形成時においてＳｉＧｅ層や歪みＳｉ層に表面や界面のラフネスの悪化が発生しない。
【００３９】
以下、本発明に係る半導体基板および製造方法の第２実施形態を、図面に基づいて説明する。
【００４０】
第２実施形態と第１実施形態との異なる点は、第１実施形態におけるステップ傾斜層（第１のＳｉＧｅ層）２では、傾斜組成層２ａ及び一定組成層２ｂの膜厚がそれぞれ同一に設定されているのに対し、第２実施形態では、図７および図８に示すように、ステップ傾斜層（第１のＳｉＧｅ層）１２では、傾斜組成層１２ａ及び一定組成層１２ｂをエピタキシャル成長する工程において、それぞれ繰り返す毎に傾斜組成層１２ａ及び一定組成層１２ｂの厚さを漸次薄くしてステップ傾斜層１２を形成している点である。
【００４１】
すなわち、本実施形態では、傾斜組成層１２ａ及び一定組成層１２ｂのエピタキシャル成長工程において、第１の傾斜組成層１２ａ及び第１の一定組成層１２ｂを成長した後に、第１の傾斜組成層１２ａ及び第１の一定組成層１２ｂより薄く第２の傾斜組成層１２ａ及び第２の一定組成層１２ｂを成長する。さらに、同様にして第２の傾斜組成層１２ａ及び第２の一定組成層１２ｂより薄く第３の傾斜組成層１２ａ及び第２の一定組成層１２ｂを成長し、最後に第３の傾斜組成層１２ａ及び第３の一定組成層１２ｂより薄く第４の傾斜組成層１２ａ及び第４の一定組成層１２ｂを成長してステップ傾斜層１２を形成する。
【００４２】
すなわち、第１の傾斜組成層１２ａ及び第１の一定組成層１２ｂをｌ１、第２の傾斜組成層１２ａ及び第２の一定組成層１２ｂをｌ２、第３の傾斜組成層１２ａ及び第３の一定組成層１２ｂをｌ３、第４の傾斜組成層１２ａ及び第４の一定組成層１２ｂをｌ４とすると、ｌ１＞ｌ２＞ｌ３＞ｌ４となるように積層する。なお、転位が生じる限界膜厚はＧｅ組成比によって変わるが、上記各層は、この限界膜厚よりは厚く設定され、格子緩和に必要な転位を各層で均等に生じるようにしている。
また、各傾斜組成層１２ａにおけるＧｅ組成比の傾斜は、それぞれ同じになるように設定されている。
【００４３】
前述したように、転位はＧｅ組成比が高いほど発生し易くなるので、第１実施形態のように同一厚さで成膜を繰り返した場合、上層ほど転位が多く発生してしまうのに対し、本実施形態のように、繰り返す毎に傾斜組成層１２ａ及び一定組成層１２ｂの厚さを漸次薄くすることにより、各層でより転位を均等に発生させることができる。
【００４４】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００４５】
例えば、上記各実施形態の半導体ウェーハＷの歪みＳｉ層４上に、さらにＳｉＧｅ層を備えた半導体基板も本発明に含まれる。
上記各実施形態では、傾斜組成層及び一定組成層のエピタキシャル成長工程を繰り返す回数を４回（ステップ数４）としたが、他の回数に設定しても良い。なお、前述したように、貫通転位密度及び表面ラフネスの両方を効果的に低下させる回数は、４回であるが、２から７回の回数に設定すれば、貫通転位密度をステップ数１の半分以下にすることができ、３又は４回に設定すれば、表面ラフネスを最も小さくすることができる。
【００４６】
例えば、上記の実施形態では、ＳｉＧｅ層の熱処理を第２のＳｉＧｅ層３の形成途中で行ったが、第１のＳｉＧｅ層２，１２の形成途中や第２のＳｉＧｅ層３の形成後に熱処理を行っても構わない。また、この熱処理を複数回おこなうことも可能である。
また、上記実施形態の歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導体ウェーハも本発明に含まれる。また、第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
【００４７】
また、上記実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体基板を作製したが、他の用途に適用する基板としても構わない。例えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太陽電池用の基板に適用してもよい。すなわち、上述した各実施形態のいずれかのシリコン基板上に最表面で１００％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００４８】
【実施例】
次に、本発明に係る半導体基板を実際に作製した際のＴＥＭ像の観察結果を説明する。
【００４９】
まず、比較のために従来技術、すなわちＧｅ組成比を直線的に増加させてＳｉＧｅ層を成膜する従来技術（Ａ）及びＧｅ組成比を階段状に増加させてＳｉＧｅ層を成膜する従来技術（Ｂ）によって作製し、その比較ウェーハの断面ＴＥＭ像を観察した。
【００５０】
従来技術（Ａ）では、断面ＴＥＭ像において転位が比較的ランダムに形成されていることが観測され、Ｇｅ組成比一定の上層にはほとんど転位が見られないことから、転位が横（ウェーハのエッジ）方向に延びる機構が働いていると考えられるが、表面をＨＦ／Ｃｒ２Ｏ３／純水を混合したエッチャント液により、エッチングした後の表面観察では、表面に貫通した転位と考えられるエッチピットが多数発生していることが観測された。
【００５１】
一方、従来技術（Ｂ）では、組成を変化させた場所に転位が集中して発生していることが観測され、また、その転位の密度が断面ＴＥＭ像及びエッチピットの観察結果からも非常に高いことがわかった。この場合も、転位が横方向へ延びる機構が働いているものと考えられるが、元々の転位の核形成密度も非常に多いため、表面方向へ延びる転位等も多数発生し、貫通転位密度が高くなってしまっているものと考えられる。
【００５２】
これに対して上記実施形態により作製した本発明の半導体ウェーハ、すなわち、Ｇｅ組成比を傾斜階段状に増加させてＳｉＧｅ層を成膜したものでは、傾斜組成層で転位が均一に発生し、比較的整った形状をして横方向に抜けている様子が観測された。これは、転位が横方向へ延びる機構及び表面方向へ延びる転位等が働いているものと考えられるが、表面方向へ延びる転位が、組成傾斜途中で組成を一定にした界面の効果で、横方向へと誘導されたためと考えられる。
このように、本発明の製法で作製された半導体ウェーハでは、従来技術に比べて転位が界面に集中せず、均一に発生していることがＴＥＭ像から観察することができた。
【００５３】
次に、上記実施形態に基づいて熱処理をした場合の表面や界面のラフネスの悪化を、図面に基づいて具体的に説明する。
【００５４】
上記実施形態に基づいて、第２のＳｉＧｅ層３の成膜途中でアニール温度１０００℃かつアニール時間１０分の熱処理を行った場合であって、熱処理後に残りの第２のＳｉＧｅ層３を成膜した。また、熱処理を行わなかった場合についても同様に、比較例としてこれらを比較した。
【００５５】
本実施例では、比較例と比べて表面ラフネスがＲＭＳ（Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ．）で３．００ｎｍから６．４０ｎｍと大きくなっていることがわかった。すなわち、上記アニール処理によりＳｉＧｅ層が十分に熱履歴をおったことがわかる。したがって、この第２のＳｉＧｅ層表面の凹凸を上述した研磨工程で除去しておくことにより、デバイス製造工程における熱処理時に表面や界面のラフネスの悪化が発生することを防ぐことができる。実際、この第２のＳｉＧｅ層表面の凹凸を上述した研磨工程で除去したところ、表面ラフネスはＲＭＳで０．６０ｎｍとなった。この研磨後のサンプルに対し、アニール温度１０００℃かつアニール時間１０分の熱処理を行ったところ、表面ラフネスが悪化することはなかった。
【００５６】
次に、上記実施例とは別に、アニール処理を行った実施例とアニール処理を行わない比較例とを作製し、両方に対してＡＦＭ（原子間力顕微鏡）測定（実空間での粗さ）を行った。
【００５７】
まず、いずれも直径２００ｍｍのＳｉ基板１を用い、枚葉式減圧型エピタキシャル成膜装置によって、キャリア水素にＳｉＨ４及びＧｅＨ４を混ぜ、圧力（５０００〜１５０００Ｐａ）及び温度６８０〜８５０℃の範囲で成膜を行った。これら実施例及び比較例の作製フローチャートを、図９に示す。
アニール処理及び研磨処理前に、第１のＳｉＧｅ層２、第２のＳｉＧｅ層３及び歪みＳｉ層１０を、それぞれ１．５μｍ、１．５μｍ及び２０ｎｍ成膜した。なお、第２のＳｉＧｅ層２のＧｅ組成比は、０．３０とした。
【００５８】
次に、研磨前のアニール処理を、横型熱処理炉により、窒素ガスフロー中、１１００℃３０分で実施した。
また、アニール処理後の研磨処理（ＣＭＰ処理）は、研磨代を０．５μｍとし、この研磨処理後に一般的なＳＣ１洗浄を実施した。
次に、ＳＣ１洗浄後、第２のＳｉＧｅ層３を当初と同じ成膜条件で、０．２μｍ再成膜し、さらに歪みＳｉ層４を、２０ｎｍ成膜した。
最後に、デバイス製造工程中熱処理の模試として、本実施例及び比較例の熱耐性を比較するために、横型熱処理炉を用い、窒素ガスフロー中、１１００℃３０分の熱処理をさらに実施した。
【００５９】
上記のように作製した本実施例及び比較例について、ＡＦＭによる測定と表面粗さ計による測定とを行った。なお、比較のため、研磨前及びデバイス熱処理の模試の前後においてそれぞれ測定を行った。
なお、ＡＦＭ測定は、走査領域２０μｍ□で行うと共に、表面粗さ計での測定は、走査線長さ１ｍｍ、カットオフ長０．１ｍｍ、測定ステップ０．２μｍで行った。
【００６０】
これらの測定の結果は、以下の通りである。
＜粗さ測定：１＞（本実施例及び比較例：研磨前ウェーハ）
ＲＭＳ：４．８４ｎｍ
Ｐ−Ｖ値：４３．９７ｎｍ
＜粗さ測定：２−１＞（本実施例：研磨後再成膜直後ウェーハ）
ＲＭＳ：０．６８ｎｍ
Ｐ−Ｖ値：６．６９ｎｍ
＜粗さ測定：２−２＞（比較例：研磨後再成膜直後ウェーハ）
ＲＭＳ：１．９１ｎｍ
Ｐ−Ｖ値：１９．０２ｎｍ
＜粗さ測定：３−１＞（本実施例：熱処理模試後ウェーハ）
ＲＭＳ：０．９５ｎｍ
Ｐ−Ｖ値：１０．３６ｎｍ
＜粗さ測定：３−２＞（比較例：熱処理模試後ウェーハ）
ＲＭＳ：２．２７ｎｍ
Ｐ−Ｖ値：１９．５７ｎｍ
【００６１】
上記結果から、本実施例は比較例に比べて、熱処理模試後におけるＲＭＳの変化が非常に少なく、良好な表面状態であることが分かる。
すなわち、本実施例では、熱履歴によるマイクロラフネスの悪化を比較例より大幅に改善することが示されている。歪Ｓｉにおいては、マイクロラフネスはキャリア移動度の劣化に強く影響することが知られており、歪Ｓｉウェーハにおけるマイクロラフネスの熱処理工程耐性向上は、高性能電子デバイスの製造において画期的改善となる。
【００６２】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板によれば、傾斜組成層と一定組成層とを交互に複数層積層状態にして構成されているＳｉＧｅバッファ層を備え、また本発明のＳｉＧｅ層の形成方法によれば、傾斜組成層をエピタキシャル成長する工程と一定組成層をエピタキシャル成長する工程とを複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するＳｉＧｅ層を成膜するので、界面での集中的な転位発生を抑制し、さらに転位を横方向に走らせて表面上に貫通して出ないようにすることができる。
したがって、格子緩和に必要な転位を均等に発生させて表面ラフネスを低減させると共に、転位をできるだけ横方向に走らせて貫通転位を低減させて成膜を施すことができ、貫通転位密度及び表面ラフネスの小さい良質な結晶性を得ることができる。
【００６３】
また、本発明の歪みＳｉ層を備えた半導体基板によれば、上記本発明の半導体基板のＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備え、また本発明の歪みＳｉ層の形成方法によれば、上記本発明のＳｉＧｅ層の形成方法によりエピタキシャル成長したＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成することができる。
【００６４】
本発明の半導体基板及び半導体基板の製造方法によれば、ＳｉＧｅ層をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施し、ＳｉＧｅ層形成後に熱処理で生じた表面の凹凸を研磨により除去するので、事前熱履歴による表面の凹凸が研磨除去されたこの基板にデバイス製造工程等で熱処理を施しても、表面や界面のラフネスが再び悪化することを防ぐことができる。
【００６５】
さらに、本発明の電界効果型トランジスタ及びその製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層にチャネル領域を有するので、デバイス製造時に熱処理が施されても表面状態が良好なＳｉＧｅ層上に良質な歪みＳｉ層が得られ、高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】本発明に係る第１実施形態における半導体ウェーハを示す断面図である。
【図２】本発明に係る第１実施形態における歪みＳｉ層を備えた半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図３】本発明に係る第１実施形態におけるステップ傾斜層の膜厚に対しするＧｅ組成比を示すグラフである。
【図４】本発明に係る第１実施形態におけるステップ傾斜層を示す断面図である。
【図５】本発明に係る一実施形態における熱処理と研磨と歪みＳｉ層形成とを工程順に示す断面図である。
【図６】本発明に係る一実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図７】本発明に係る第２実施形態におけるステップ傾斜層の膜厚に対しするＧｅ組成比を示すグラフである。
【図８】本発明に係る第２実施形態におけるステップ傾斜層を示す断面図である。
【図９】本発明に係る実施例及び比較例における製造フローチャートを示す図である。
【符号の説明】
１  Ｓｉ基板
２、１２  ステップ傾斜層（第１のＳｉＧｅ層）
２ａ、１２ａ  傾斜組成層
２ｂ、１２ｂ  一定組成層
３  緩和層（第２のＳｉＧｅ層）
４  歪みＳｉ層
５  ＳｉＯ２ゲート酸化膜
６  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｗ０  半導体ウェーハ（半導体基板）
Ｗ  歪みＳｉ層を備えた半導体ウェーハ（半導体基板）
【図１】
2004179462.tif 000003
【図２】
2004179462.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004179462.tif 000009
【図８】
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【図９】
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