(57)【要約】【課題】フレームメモリに格納する画像のデータ量を削減し、かつ簡単な回路構成で、任意の解像度を採用するディスプレイパネルに適用可能である、低コストなディジタル画像処理装置を提供する。【解決手段】開示されるディジタル画像処理装置では、映像入力信号は信号処理部１０２で処理されて、画像データとしてフレームメモリ１０３に格納される。フレームメモリ１０３は、例えば映像入力信号と映像出力信号との転送速度の差を吸収するダブルバッファ等の役割を果たすために設けられている。フレームメモリ１０３から読み出された画像データは、冗長画素埋込部１０４でダミーデータを埋め込まれて、映像出力信号としてディスプレイパネルに与えられる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
フレームメモリを有するディジタル画像処理装置であって、映像入力信号を処理する信号処理手段と、該信号処理手段の処理結果を格納するフレームメモリと、該フレームメモリから読み出された画像ラインに、表示対象とはならない冗長画素を埋め込んで映像出力信号を生成する冗長画素埋込手段とを備えてなることを特徴とするディジタル画像処理装置。
【請求項２】
前記冗長画素埋込手段が、前記フレームメモリから時系列で読み出される画像データを入力として、画像ラインを構成する出力を発生する直並列変換手段と、前記画像ラインに対して、表示対象とはならない冗長画素を埋め込んで出力する冗長画素埋込回路と、前記冗長画素を埋め込まれた画像ラインを、時系列の画像データとして出力する並直列変換手段とで構成されていることを特徴とする請求項１記載のディジタル画像処理装置。
【請求項３】
前記直並列変換手段が、画像ラインを格納可能なレジスタファイルで構成され、外部から与えられる書込み制御信号に従って、前記フレームメモリから時系列で与えられる画像データを順次格納するとともに、前記レジスタファイル内の全てのレジスタの内容を並列に同時に読出す機能を有することを特徴とする請求項２記載のディジタル画像処理装置。
【請求項４】
前記冗長画素埋込回路が、前記直並列変換手段から読み出された画像ラインを入力として、外部から与えられる埋め込み制御信号に応じて、前記画像ラインの特定の位置に冗長画素を埋め込む機能を有することを特徴とする請求項２または３記載のディジタル画像処理装置。
【請求項５】
前記並直列変換手段が、複数のシフトレジスタからなるレジスタファイルと、各シフトレジスタの出力を選択して出力するセレクタとを有し、前記レジスタファイルは画像ラインを１クロックサイクルで格納可能であるとともに、前記各シフトレジスタは外部から与えられる読出し制御信号に従って、クロック信号に同期してシフト動作可能であり、前記セレクタは外部から与えられる埋め込み制御信号に応じて、前記シフトレジスタの特定のシフト出力を選択して出力する機能を有することを特徴とする請求項２乃至４のいずれか一記載のディジタル画像処理装置。
【請求項６】
前記各シフトレジスタが、複数の分割シフトレジスタ群で構成され、各分割シフトレジスタは、データ入力と、シフトデータ入力と、シフトデータ出力と、ラッチ信号入力と、シフト信号入力とを有し、前記分割シフトレジスタへの書込み時には、ラッチ信号入力をアクティブにすることによって、クロックに同期して一度にデータが書き込まれ、シフト動作時には、シフト信号入力をアクティブにすることによって、クロックに同期してデータのシフト動作を行うとともに、各分割シフトレジスタのシフト出力を隣接する分割シフトレジスタのシフト入力に接続することによって、前記シフトレジスタが全体としてシフト動作を行って、各分割シフトレジスタのシフト出力を前記セレクタに与える機能を有することを特徴とする請求項５記載のディジタル画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタル画像処理装置に係り、詳しくは画像表示装置への画像データの供給を行うためのディジタル画像処理装置に関する。
【０００２】
【従来の技術】
ディジタル画像処理装置に適用されるディスプレイの解像度としては、例えばカラー表示のプラズマディスプレイパネルの場合、ＷＶＧＡ（Ｗｉｄｅ−ＶＧＡ；  ２５５９画素×４８０ライン）、ＨＤ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ；  ３０７２画素×７６８ライン）、ＷＸＧＡ（Ｗｉｄｅ−ＸＧＡ；  ４０９５画素×７６８ライン）をはじめとして多くの種類が存在し、今後もその種類は増加する傾向にある。
これらの各種の解像度を持つディスプレイパネルを低コストで提供するため、通常は比較的コストの高い駆動回路  （データドライバ：以降、簡単のためドライバと略す）等の部品仕様を共通化して、各種のディスプレイパネルに適用できるようにする方法がとられている。
【０００３】
図５は、各種のディスプレイパネルとドライバとの接続方法を例示したものであって、各種のディスプレイパネルに対する、例えば、１個あたり９６画素の全ラインを駆動することが可能なドライバ５０１の配置例を示している。
異なる解像度（ＷＸＧＡ、ＨＤ、およびＷＶＧＡ）のディスプレイパネル５０２、５０３、および５０４に対して、ドライバ５０１を共用する場合、ＨＤ解像度のディスプレイパネル５０２では、図５（ｂ）  に示すように、９６画素のドライバ５０１を余すことなく使用して横方向の解像度を実現できるが、ＷＸＧＡ解像度およびＷＶＧＡ解像度のディスプレイパネル５０２および５０４では、図５（ａ）および図５（ｃ）に示すように未使用の部分が生じる。
【０００４】
なお、ドライバ５０１には通常、入力端子数削減のため、２個乃至４個の入力端子から時系列で画像データを取り込んだ後、９６画素を並列に出力する構造がとられている（例えば、ｕＰＤ１６３４１／Ａ、９６ビットＡＣ−ＰＤＰドライバ、資料番号Ｓ１４０７６ＪＪ５Ｖ０ＰＭ００（第５版）、Ｊｕｎｅ  １９９９）。
【０００５】
そこで、ＷＸＧＡ解像度およびＷＶＧＡ解像度の場合、ドライバ５０１へ転送する画像ラインには、ディスプレイパネル５０２または５０４とドライバ５０１との未接続部分のデータ（以後、冗長画素、またはダミーデータと記す）を、あらかじめ埋め込んでおく必要がある。
そのため、ドライバに転送する画像ラインの長さは、実際にディスプレイパネルに表示されるそれよりも長くなる場合がある。さらに、ダミーデータを埋め込む位置と画素数とは、ドライバの種類によっても影響される。現状では、９６ビットのドライバ以外に、１９２ビットおよび２５６ビットのドライバも市販されている。
【０００６】
図６は、従来のディジタル画像処理装置の構成例をブロック図によって示したものである。
映像入力信号６０１は、信号処理部６０２によって処理された後、冗長画素埋込部６０３でディスプレイパネルの解像度に応じたダミーデータが埋め込まれる。ダミーデータを埋め込まれた画像ラインは、フレームメモリ６０４に格納されたのち、時系列で各ドライバ６０５に転送されて、ディスプレイパネル６０６で表示される。
【０００７】
従来のディジタル画像処理装置では、ディスプレイパネルの解像度に応じたダミーデータを含む画像ラインをドライバに転送するために、例えばＷＸＧＡ解像度の場合には、図６に示すように、信号処理部６０２の出力画像ライン（４０９５画素）に対して、あらかじめ冗長画素埋込部６０３でダミーデータを埋め込んで４２２４画素として、これをフレームメモリ６０４に格納するようにしていた。
このように、冗長画素埋込部６０３でディスプレイの解像度に応じたダミーデータを埋め込むことによって、異なる解像度のディスプレイパネルに対応することができる。
【０００８】
なお、通常労力の範囲内で先行技術調査を実施した限りでは、上述した従来技術の内容が具体的に記載された文献に関する情報を得られなかった。
【０００９】
【発明が解決しようとする課題】
従来のディジタル画像処理装置における第１の問題点は、フレームメモリの容量が増大するということである。
これは、実際には表示されないダミーデータを埋め込んだ冗長な画像ラインをフレームメモリに格納するためであって、例えば、ＷＸＧＡ解像度で９６ビットのドライバを使用する場合、約３％の容量が、表示されないダミーデータのために使用されることになる。
【００１０】
従来のディジタル画像処理装置の第２の問題点は、ハードウエア量が増大するということである。
これは、画像ラインにダミーデータを埋め込む機能と、ディスプレイパネルのドライバへ時系列にデータ転送を行う機能とを、個別に設計しなければならないためである。
【００１１】
この発明は上述の事情に鑑みてなされたものであって、ダミーデータをフレームメモリに格納する無駄を排除し、かつ簡単な回路で、任意の解像度とドライバの組み合わせを採用するディスプレイパネルに適用可能な、ディジタル画像処理装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明はディジタル画像処理装置に係り、フレームメモリを有するディジタル画像処理装置であって、映像入力信号を処理する信号処理手段と、該信号処理手段の処理結果を格納するフレームメモリと、該フレームメモリから読み出された画像ラインに、表示対象とはならない冗長画素を埋め込んで映像出力信号を生成する冗長画素埋込手段とを備えてなることを特徴としている。
【００１３】
また、請求項２記載の発明は、請求項１記載のディジタル画像処理装置に係り、上記冗長画素埋込手段が、上記フレームメモリから時系列で読み出される画像データを入力として、画像ラインを構成する出力を発生する直並列変換手段と、上記画像ラインに対して、表示対象とはならない冗長画素を埋め込んで出力する冗長画素埋込回路と、上記冗長画素を埋め込まれた画像ラインを、時系列の画像データとして出力する並直列変換手段とで構成されていることを特徴としている。
【００１４】
また、請求項３記載の発明は、請求項２記載のディジタル画像処理装置に係り、上記直並列変換手段が、画像ラインを格納可能なレジスタファイルで構成され、外部から与えられる書込み制御信号に従って、上記フレームメモリから時系列で与えられる画像データを順次格納するとともに、上記レジスタファイル内の全てのレジスタの内容を並列に同時に読出す機能を有することを特徴としている。
【００１５】
また、請求項４記載の発明は、請求項２または３記載のディジタル画像処理装置に係り、上記冗長画素埋込回路が、上記直並列変換手段から読み出された画像ラインを入力として、外部から与えられる埋め込み制御信号に応じて、上記画像ラインの特定の位置に冗長画素を埋め込む機能を有することを特徴としている。
【００１６】
また、請求項５記載の発明は、請求項２乃至４のいずれか一記載のディジタル画像処理装置に係り、上記並直列変換手段が、複数のシフトレジスタからなるレジスタファイルと、各シフトレジスタの出力を選択して出力するセレクタとを有し、上記レジスタファイルは画像ラインを１クロックサイクルで格納可能であるとともに、上記各シフトレジスタは外部から与えられる読出し制御信号に従って、クロック信号に同期してシフト動作可能であり、上記セレクタは外部から与えられる埋め込み制御信号に応じて、上記シフトレジスタの特定のシフト出力を選択して出力する機能を有することを特徴としている。
【００１７】
また、請求項６記載の発明は、請求項５記載のディジタル画像処理装置に係り、上記各シフトレジスタが、複数の分割シフトレジスタ群で構成され、各分割シフトレジスタは、データ入力と、シフトデータ入力と、シフトデータ出力と、ラッチ信号入力と、シフト信号入力とを有し、上記分割シフトレジスタへの書込み時には、ラッチ信号入力をアクティブにすることによって、クロックに同期して一度にデータが書き込まれ、シフト動作時には、シフト信号入力をアクティブにすることによって、クロックに同期してデータのシフト動作を行うとともに、各分割シフトレジスタのシフト出力を隣接する分割シフトレジスタのシフト入力に接続することによって、上記シフトレジスタが全体としてシフト動作を行って、各分割シフトレジスタのシフト出力を上記セレクタに与える機能を有することを特徴としている。
【００１８】
本発明のディジタル画像処理装置では、信号処理部の出力データではなく、フレームメモリから読み出された画像ラインに対してダミーデータを埋め込むようにしている。そのため、フレームメモリに表示対象とはならないダミーデータを格納する必要がない。
また、本発明のディジタル画像処理装置では、画像ライン（１水平ライン）に対して結線論理を用いて並列にダミーデータを埋め込み、シフトレジスタを用いて時系列にデータドライバへ転送するようにしている。そのため、ダミーデータを埋め込む機能と、ディスプレイパネルのドライバへ時系列にデータ転送を行う機能とを簡単なハードウエアで実現でき、かつ任意の解像度とドライバの組み合わせに対して対応可能である。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
図１は、本発明の一実施例であるディジタル画像処理装置の基本構成を示すブロック図、図２は、本実施例のディジタル画像処理装置における冗長画素埋込部の詳細な構成を示す図、図３は、本実施例のディジタル画像処理装置における冗長画素埋込部の具体的構成例を示す図、図４は、本実施例のディジタル画像処理装置における並直列変換回路の具体的構成例を示す図である。
【００２０】
この例のディジタル画像処理装置は、図１に示すように、信号処理部１０２  と、フレームメモリ１０３  と、冗長画素埋込部１０４  とから概略構成されている。
信号処理部１０２  は、映像入力信号に対して、フィルタリング等の処理を行って出力する。フレームメモリ１０３  は、画像データをフレームごとに保持する。冗長画素埋込部１０４  は、時系列で入力された画像ラインにダミーデータを埋め込んで、映像出力信号を発生する。
【００２１】
以下、図１に示すディスプレイ画像処理装置の動作を説明する。
ディスプレイ画像処理装置において、映像入力信号１０１  は、信号処理部１０１  で処理され、画像データとしてフレームメモリ１０３  に格納される。フレームメモリ１０３  は、例えば映像入力１０１  と映像出力１０５  との転送速度の差を吸収するダブルバッファ等の役割のために設けられる。フレームメモリ１０３  から読み出された画像データは、冗長画素埋込部１０４  でダミーデータを埋め込まれ、映像出力信号１０５として図示されないディスプレイパネルに与えられる。
【００２２】
この例のディジタル画像処理装置における冗長画素埋込部１０４  は、図２に示すように、直並列変換回路２０２  と、冗長画素埋込回路２０３  と、並直列変換回路２０４  とから構成されている。
直並列変換回路２０２  は、時系列の入力データをシリアル・パラレル変換して、画像ライン単位で並列に出力する。冗長画素埋込回路２０３  は、入力された画像ラインにダミーデータを埋め込んで出力する。並直列変換回路２０４  は、ダミーデータを埋め込まれた画像ラインをパラレル・シリアル変換して、時系列の映像出力信号を発生する。
【００２３】
以下、図２に示す冗長画素埋込部１０４  の動作を説明する。
冗長画素埋込部１０４  において、フレームメモリ１０３から時系列で出力されるフレームメモリ出力データ２０１は、直並列変換回路２０２でシリアル・パラレル変換を施され、画像ライン単位で並列に出力される。冗長画素埋込回路２０３では、入力された画像ラインにダミーデータを埋め込んで出力する。ダミーデータを埋め込まれた画像ラインは、並直列変換回路２０４でパラレル・シリアル変換を施され、時系列のデータからなる映像出力信号１０５として出力される。
【００２４】
図３は、この例のディジタル画像処理装置における、冗長画素埋込部の具体的構成例を示したものであって、画素ラインが最大のＷＸＧＡ解像度のディスプレイパネルに対応して、６４ビットのレジスタ３０７が６４個からなるレジスタファイル３０１と、冗長画素埋込回路３０３と、７６８ビットのシフトレジスタ３０８が５個と３８４ビットのシフトレジスタ１個とからなるレジスタファイル３０５と、セレクタ３０９とから構成されている。
【００２５】
以下、図３に具体的構成を示す冗長画素埋込部の動作を詳細に説明する。
レジスタファイル３０１は、書込み制御信号３０２に従って、フレームメモリ出力データ２０１からの６４ビットのデータを順次レジスタ３０７に取り込み、最大ＷＸＧＡ解像度（４０９５画素／ライン）の画像ラインを取り込んだ時点で、画像ラインの全ての画素を並列に出力する。ＷＸＧＡ解像度以下の画像ラインに対しては、レジスタファイル３０１に対して例えば左詰めで格納して、余った部分に”０”を埋めることで対応する。
【００２６】
冗長画素埋込回路３０４は結線論理で構成され、埋め込み制御信号３０４に応じて、レジスタファイル３０７が出力する画像ラインにダミーデータを埋め込む。埋め込み制御信号３０４は、画像ラインに埋め込むダミーデータの位置を指定するものであって、例えば、ディスプレイパネルの解像度やドライバの種類（１個のドライバが駆動する画素数）等を識別するデコード信号でもよい。
レジスタファイル３０５は、冗長画素埋込回路３０４が出力する画像ラインを、例えば７６８画素ごとに５組と、３８４画素１組（合計４２２４画素）とにまとめて、それぞれの７６８ビットシフトレジスタおよび３８４ビットシフトレジスタ３０８に、クロックに同期して、１サイクルで取り込む。
【００２７】
さらにレジスタファイル３０５は、取り込んだ画像ラインに対して、読み出し制御信号に従い、クロックに同期してシフト動作を行う。シフト動作中は、例えば４０ビット５組、２０ビット１組のシフト出力端子から、取り込んだ画像ラインを時系列で出力する。セレクタ３０９は、埋め込み制御信号３０４に従い、レジスタファイル３０５のシフト出力から時系列データを選択して、映像出力データ１０５として出力する。
【００２８】
図４は、この例のディジタル画像処理装置における、並直列変換回路の具体的構成例を示したものであって、９６ビット，６４  ビットおよび３２ビットの分割シフトレジスタ４０４  ，４０５および４０６  から構成された、シフトレジスタ３０８  からなっている。
さらに分割シフトレジスタ４０４は２４ビットのシフトレジスタ４本で構成され、同様に分割シフトレジスタ４０５は１６ビットのシフトレジスタ４本で構成され、分割シフトレジスタ４０６は、８ビットのシフトレジスタ４本で構成されている。各分割シフトレジスタのシフト出力は、隣接する分割シフトレジスタのシフト入力に接続され、全体で７６８ビットのシフトレジスタを構成している。
【００２９】
シフトレジスタ３０８は、ラッチ信号４０２をアクティブにすることで、クロックに同期して、冗長画素埋込回路出力データ４０１を１サイクルで取り込み、シフト信号４０３をアクティブにすることで、クロックに同期してシフト動作を行う。分割シフトレジスタ４０４はシフト長２４ビットであり、入力データは２４回のシフトでシフトアウトされる。
【００３０】
同様に分割シフトレジスタ４０５、４０６はそれぞれ、シフト長１６ビット、および８ビットであり、それぞれ１６回、および８回のシフトでシフトアウトされる。各分割シフトレジスタからは４ビットのシフトアウトデータが、９６ビット、１９２ビット、および２５６ビットのデータドライバに対応する出力として、セレクタ３０９に与えられる。
【００３１】
図３および図４において、画素ラインが最大のＷＸＧＡ解像度で、９６ビット、１９２ビット、および２５６ビットのデータドライバに対応する場合、図４のシフトレジスタ３０８からのシフトアウトデータを図３のセレクタ３０９に入力し、埋め込み制御信号３０４に従って適切なシフトアウトデータを選択する。ただし埋め込み制御信号３０４には、冗長画素埋込回路３０３でのダミーデータの埋め込みに必要な、解像度を識別する信号に加え、ドライバの種類を識別する信号が含まれているものとする。
【００３２】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、実施例においては、ＷＸＧＡ解像度を中心に本発明を詳細に説明したが、本発明は、現在市販されているＨＤ解像度、ＷＶＧＡ解像度のディスプレイパネルにも適用可能なだけでなく、今後市場に登場する可能性がある、任意の解像度とドライバ種類の組み合わせに対しても、本発明が原理的に適用可能なものであることは明らかである。
【００３３】
【発明の効果】
本発明のディジタル画像処理装置の第１の効果は、フレームメモリの必要容量を削減でき、フレームメモリとして使用する部品コストや消費電力を削減することができるということである。その理由は、フレームメモリに表示対象とはならないダミーデータを格納する必要がないためである。
【００３４】
本発明のディジタル画像処理装置の第２の効果は、データドライバへの出力回路に関わるハードウエア量を削減でき、ＬＳＩ化した場合のチップ面積（コスト）や消費電力を削減することができるということである。その理由は、ダミーデータを埋め込む機能とディスプレイパネルのドライバへ時系列にデータ転送を行う機能を簡単なハードウエアで実現でき、かつディスプレイパネルの任意の解像度とドライバの組み合わせに対応可能なためである。
【図面の簡単な説明】
【図１】本発明の一実施例であるディジタル画像処理装置の基本構成を示すブロック図である。
【図２】同実施例のディジタル画像処理装置における冗長画素埋込部の詳細な構成を示す図である。
【図３】同実施例のディジタル画像処理装置における冗長画素埋込部の具体的構成例を示す図である。
【図４】同実施例のディジタル画像処理装置における並直列変換回路の具体的構成例を示す図である。
【図５】各種のディスプレイパネルとドライバとの接続方法を例示する図である。
【図６】従来のディジタル画像処理装置の構成例を示すブロック図である。
【符号の説明】
１０１      映像入力信号
１０２      信号処理部（信号処理手段）
１０３      フレームメモリ
１０４      冗長画素埋込部（冗長画素埋込手段）
１０５      映像出力信号
２０１      フレームメモリ出力データ
２０２      直並列変換回路（直並列変換手段）
２０３、３０３      冗長画素埋込回路
２０４      並直列変換回路（並直列変換手段）
３０１、３０５      レジスタファイル
３０２      書込み制御信号
３０４      埋め込み制御信号
３０６      読出し制御信号
３０７      レジスタ
３０８      シフトレジスタ
３０９      セレクタ
４０１      冗長画素埋込回路出力データ
４０２      ラッチ信号
４０３      シフト信号
４０４、４０５、４０６      分割シフトレジスタ
【図１】
2004294973.tif 000003
【図２】
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【図３】
2004294973.tif 000005
【図４】
2004294973.tif 000006
【図５】
2004294973.tif 000007
【図６】
2004294973.tif 000008