(57)【要約】【課題】劈開面を有する半導体ウェハの表裏面のラッピングをする場合に、劈開面と表裏面とが交差する部分に生じ易いチッピングの発生を防止できる半導体ウェハの加工方法を提供する。【解決手段】半導体ウェハ１の外周に劈開面１ｃを形成し、この劈開面１ｃの半導体ウェハ１の表面１ａ側と裏面１ｂ側とのうち少なくとも一方に面取りを行い、この面取りされた半導体ウェハ１の表面１ａと裏面１ｂとのうち少なくとも一方にラッピングを施す半導体ウェハの加工方法であって、半導体ウェハ１の外周に形成された劈開面１ｃと半導体ウェハ１の表裏面１ａ，１ｂとが交差する部分である表面側角部と裏面側角部とのうち少なくとも一方を、半導体ウェハ１の表面１ａ又は裏面１ｂのラッピング深さ又は最終研磨深さまで面取りする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体ウェハの外周に劈開面を形成し、この劈開面の前記半導体ウェハの表面側と裏面側とのうち少なくとも一方に面取りを行い、この面取りされた前記半導体ウェハの表面と裏面とのうち少なくとも一方にラッピングを施す半導体ウェハの加工方法であって、
前記半導体ウェハの外周に形成された前記劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち少なくとも一方を、前記半導体ウェハの表面又は裏面のラッピング深さまで面取りすることを特徴とする半導体ウェハの加工方法。
【請求項２】
半導体ウェハの外周に劈開面を形成し、この劈開面の前記半導体ウェハの表面側と裏面側とのうち少なくとも一方に面取りを行い、この面取りされた前記半導体ウェハの表面と裏面とのうち少なくとも一方にラッピングを施し、更に最終研磨を施す半導体ウェハの加工方法であって、
前記半導体ウェハの外周に形成された前記劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち少なくとも一方を、前記半導体ウェハの表面又は裏面の最終研磨深さまで面取りすることを特徴とする半導体ウェハの加工方法。
【請求項３】
半導体ウェハの表面と裏面とのうち少なくとも一方にラッピングを施し、このラッピングされた半導体ウェハの外周に劈開面を形成し、この劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち前記ラッピングを施した側の角部に面取りを行い、更に前記半導体ウェハのラッピング面に最終研磨を施す半導体ウェハの加工方法であって、
前記面取りは、前記半導体ウェハの表面又は裏面の最終研磨深さまで行うことを特徴とする半導体ウェハの加工方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウェハの加工方法に係り、特に、オリエンテーションフラット用の劈開面が形成されたものに関する。
【０００２】
【従来の技術】
従来の半導体ウェハには、結晶方位の判別や正確な位置合わせのためにオリエンテーションフラットが形成されたものが知られている（例えば、特許文献１参照）。オリエンテーションフラットとは、半導体ウェハに劈開面を形成することにより形成することができる。劈開面は、半導体レーザーにおける光の増幅を行わせるための反射鏡としても利用される。
【０００３】
【特許文献１】
特開２００２−５２４４８号公報  （図３）
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体ウェハの加工方法では、劈開面を有する半導体ウェハのラッピングにおいては、半導体ウェハの劈開面と半導体ウェハの表裏面とが交差する部分にチッピング（欠損）が生じ易く、このチッピングは後工程である一次研磨や最終研磨等で除去しきれない場合が多く、半導体素子の歩留まりが低下するという問題があった。
【０００５】
本発明は、上記事情を考慮し、劈開面を有する半導体ウェハの表裏面のラッピングにおいて、劈開面と表裏面とが交差する部分に生じ易いチッピングの発生を防止できる半導体ウェハの加工方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の半導体ウェハの加工方法は、半導体ウェハの外周に劈開面を形成し、この劈開面の前記半導体ウェハの表面側と裏面側とのうち少なくとも一方に面取りを行い、この面取りされた前記半導体ウェハの表面と裏面とのうち少なくとも一方にラッピングを施す半導体ウェハの加工方法であって、前記半導体ウェハの外周に形成された前記劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち少なくとも一方を、前記半導体ウェハの表面又は裏面のラッピング深さまで面取りすることを特徴とする。
【０００７】
請求項１に記載の発明によれば、半導体ウェハの外周に形成された劈開面と半導体ウェハの表裏面とが交差する部分である表面側角部や裏面側角部に面取りが施されるので、半導体ウェハの表裏面をラッピングするときに劈開面と表裏面とが交差する部分にチッピングが発生するのを抑止することができる。ひいては、半導体ウェハの結晶方位の判別や位置合わせを高精度に行うことができる。
【０００８】
また、面取りの深さは表裏面のラッピングの深さとされるので、面取りが小さすぎて劈開面と表裏面とが交差する部分にチッピングが発生するのを防止することができる。また、反対に面取りが大きすぎて劈開面の平坦度が狂い半導体ウェハの位置合わせの精度が低下するのを防止することができる。
【０００９】
請求項２に記載の半導体ウェハの加工方法は、半導体ウェハの外周に劈開面を形成し、この劈開面の前記半導体ウェハの表面側と裏面側とのうち少なくとも一方に面取りを行い、この面取りされた前記半導体ウェハの表面と裏面とのうち少なくとも一方にラッピングを施し、更に最終研磨を施す半導体ウェハの加工方法であって、前記半導体ウェハの外周に形成された前記劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち少なくとも一方を、前記半導体ウェハの表面又は裏面の最終研磨深さまで面取りすることを特徴とする。
【００１０】
請求項２に記載の発明によれば、半導体ウェハの外周に形成された劈開面と半導体ウェハの表裏面とが交差する部分である表面側角部や裏面側角部に面取りが施されるので、半導体ウェハの表裏面をラッピングするときに劈開面と表裏面とが交差する部分にチッピングが発生するのを抑止することができる。ひいては、半導体ウェハの結晶方位の判別や位置合わせを高精度に行うことができる。
【００１１】
また、面取りの深さは最終研磨深さとされるので、最終研磨後は面取りがなくなり、面取りがチッピングの発生の抑止にのみ有効に利用される。また、最終研磨後に面取りがなくなることにより、平坦度の高い劈開面が得られ、半導体ウェハの結晶方位の判別や位置合わせの精度を向上させることができる。
【００１２】
請求項３に記載の半導体ウェハの加工方法は、半導体ウェハの表面と裏面とのうち少なくとも一方にラッピングを施し、このラッピングされた半導体ウェハの外周に劈開面を形成し、この劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち前記ラッピングを施した側の角部に面取りを行い、更に前記半導体ウェハのラッピング面に最終研磨を施す半導体ウェハの加工方法であって、前記面取りは、前記半導体ウェハの表面又は裏面の最終研磨深さまで行うことを特徴とする。
【００１３】
請求項３に記載の発明によれば、半導体ウェハの表裏面をラッピングした後に劈開面を形成するので、劈開面と表裏面とにより形成される角部にチッピングが発生するのを防止することができる。ひいては、半導体ウェハの結晶方位の判別や位置合わせを高精度に行うことができる。
【００１４】
また、劈開面と表裏面とが交差する部分である表面側角部や裏面側角部に面取りがなされてから表裏面に最終研磨がなされるが、最終研磨はラッピングよりも加工量が少なく、また研削抵抗が小さいため、チッピングの発生を抑止することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
［第１実施形態］
図１のフローチャートを用いて、本発明の半導体ウェハの加工方法の第１実施形態を説明する。
【００１７】
先ず、ステップＳ１において、ＧａＡｓ単結晶をスライスして図２（ａ）及び図２（ｂ）に示すような半導体ウェハ１を作成する。例えば、直径は３インチ、厚さは５５０μｍの円板状にする。
【００１８】
次いで、ステップＳ２において、半導体ウェハ１の表面１ａ又は裏面１ｂにダイヤモンドペンで傷を付けることにより、図３（ａ）及び図３（ｂ）に示すような劈開面１ｃを形成する。この劈開面１ｃは、オリエンテーションフラットとしての役割を果たす。
【００１９】
次いで、ステップＳ３において、面取りフライスを用いて、劈開面１ｃ以外の半導体ウェハ１の外周部の表面側角部や裏面側角部を丸める面取りを行い、その後、半導体ウェハ１の表裏面１ａ，１ｂと劈開面１ｃとが交差する部分である表面側角部や裏面側角部について、劈開面１ｃ以外の半導体ウェハ１の外周部の面取りよりも小さな丸みで面取りを行う。そして、図４（ａ）及び図４（ｂ）に示すような面取り部１ｄ，１ｅが形成された半導体ウェハ１を得る。なお、図４（ｂ）に示す二点鎖線はラッピング代を示している。
【００２０】
次いで、ステップＳ４において、半導体ウェハ１をエッチング液に浸しエッチングを施し、ＧａＡｓ単結晶のスライス時及び面取り時の加工変質層を除去する。
【００２１】
次いで、ステップＳ５において、半導体ウェハ１を両面ラッピング機にセットし、面取り部１ｄ，１ｅがなくなるまで表裏面１ａ，１ｂにラッピングを施す。なお、ラッピング後、２０枚の半導体ウェハ１の劈開面１ｃを顕微鏡により５０倍に拡大して検査したところ、全ての半導体ウェハ１について、チッピングが確認されなかった。
【００２２】
次いで、ステップＳ６において、半導体ウェハ１をエッチング液に浸しエッチングを施し、ラッピング時の加工変質層を除去する。
【００２３】
最後に、ステップＳ７において、高精度に仕上げられた平坦面を有する貼付プレートにワックスが全面に塗布された半導体ウェハ１を貼付し、一次研磨及び最終研磨を施し、更に半導体ウェハ１を貼付プレートから離隔し、ワックス除去洗浄を行う。ここでワックスは、半導体ウェハ１の表裏面１ａ，１ｂを保護する役割を果たすとともに、貼付プレートと半導体ウェハ１とを貼り付ける役割も果たす。また、ワックス除去洗浄は、有機アルカリ洗浄液にウェハを浸すことにより行う。
【００２４】
なお、ワックス除去洗浄後、２０枚の半導体ウェハ１の劈開面１ｃを顕微鏡により５０倍に拡大して検査したところ、チッピングが確認されなかった。また、レーザー顕微鏡を用い、２０枚の半導体ウェハ１の劈開面１ｃと表裏面１ａ，１ｂとが交差する部分の両端及び中心について３箇所の面ダレを調べたところ劈開面１ｃに面取りを行わなかった半導体ウェハ１と同様の形状であり、面取り部１ｄ，１ｅは完全に除去されていた。
【００２５】
以上述べたように本発明の第１実施形態によれば、半導体ウェハ１の外周に形成された劈開面１ｃと半導体ウェハ１の表裏面１ａ，１ｂとが交差する部分である表面側角部や裏面側角部に面取りが施されるので、半導体ウェハ１の表裏面１ａ，１ｂをラッピングするときに劈開面１ｃと表裏面１ａ，１ｂとが交差する部分にチッピングが発生するのを抑止することができる。ひいては、半導体ウェハ１の結晶方位の判別や位置合わせを高精度に行うことができる。
【００２６】
また、面取りの深さは表裏面１ａ，１ｂのラッピングの深さとされるので、面取りが小さすぎて劈開面１ｃと表裏面１ａ，１ｂとが交差する部分にチッピングが発生するのを防止することができる。また、反対に面取りが大きすぎて劈開面１ｃの平坦度が狂い半導体ウェハ１の位置合わせの精度が低下するのを防止することができる。
【００２７】
なお、上述した第１実施形態では、ラッピングの深さまで面取り部１ｄ，１ｅを形成した例について説明したが、一次研磨の深さや最終研磨の深さまで面取り部１ｄ，１ｅを形成しても良い。
【００２８】
［第２実施形態］
図５のフローチャートを用いて、本発明の半導体ウェハの加工方法の第２実施形態を説明する。
【００２９】
先ず、ステップＳ８において、ＧａＡｓ単結晶をスライスして図６（ａ）及び図６（ｂ）に示すような半導体ウェハ３を作成する。なお、図６（ｂ）に示す二点鎖線はラッピング代を示している。
【００３０】
次いで、ステップＳ９において、半導体ウェハ３をエッチング液に浸しエッチングを施し、ＧａＡｓ単結晶のスライス時の加工変質層を除去する。
【００３１】
次いで、ステップＳ１０において、半導体ウェハ３を両面ラッピング機にセットし、所定の深さまで表裏面３ａ，３ｂにラッピングを施す。
【００３２】
次いで、ステップＳ１１において、半導体ウェハ３の表面３ａ又は裏面３ｂにダイヤモンドペンで傷を付けることにより、図７（ａ）及び図７（ｂ）に示すような劈開面３ｃを形成する。
【００３３】
次いで、ステップＳ１２において、面取りフライスを用いて、劈開面３ｃ以外の半導体ウェハ３の外周部の表面側角部や裏面側角部に丸め形状の面取りを行い、その後、半導体ウェハ３の表裏面３ａ，３ｂと劈開面３ｃとが交差する部分である表面側角部や裏面側角部について、劈開面３ｃ以外の半導体ウェハ３の外周部の面取りよりも小さな丸みで面取りを行う。そして、図８（ａ）及び図８（ｂ）に示すような面取り部３ｄ，３ｅが形成された半導体ウェハ３を得る。
【００３４】
次いで、ステップＳ１３において、半導体ウェハ３をエッチング液に浸しエッチングを施し、面取り時の加工変質層を除去する。
【００３５】
最後に、ステップＳ１４において、高精度に仕上げられた平坦面を有する貼付プレートにワックスが全面に塗布された半導体ウェハ３を貼付し、一次研磨及び最終研磨を施し、更に半導体ウェハ３を貼付プレートから離隔し、ワックス除去洗浄を行う。
【００３６】
以上述べたように本発明の第２実施形態によれば、半導体ウェハ３の表裏面３ａ，３ｂをラッピングした後に劈開面３ｃを形成するので、半導体ウェハ３の劈開面３ｃと半導体ウェハ３の表裏面３ａ，３ｂとにより形成される角部にチッピングが発生するのを防止することができる。ひいては、半導体ウェハ３の結晶方位の判別や位置合わせを高精度に行うことができる。
【００３７】
また、劈開面３ｃと表裏面３ａ，３ｂとが交差する部分である表面側角部や裏面側角部に面取りがなされてから表裏面３ａ，３ｂに最終研磨がなされるが、最終研磨はラッピングよりも加工量が少なく、また研削抵抗が小さいため、チッピングの発生を抑止することができる。
【００３８】
なお、上述した第２実施形態では、最終研磨深さまで面取り部３ｄ，３ｅを形成した例について説明したが、一次研磨の深さまで面取り部３ｄ，３ｅを形成しても良い。
【００３９】
また、上述した第１及び第２実施形態では、面取り部１ｄ，１ｅ，３ｄ，３ｅを丸め形状にした例について説明したが、Ｃ面取りにしても良い。要するに、チッピングの発生を抑止することができる形状であれば良い。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、半導体ウェハの外周に形成された劈開面と半導体ウェハの表裏面とが交差する部分である表面側角部や裏面側角部に面取りが施されるので、半導体ウェハの表裏面をラッピングするときに劈開面と表裏面とが交差する部分にチッピングが発生するのを抑止することができる。ひいては、半導体ウェハの結晶方位の判別や位置合わせを高精度に行うことができる。また、面取りの深さは表裏面のラッピングの深さ又は最終研磨深さまでとされるので、面取りが小さすぎて劈開面と表裏面とが交差する部分にチッピングが発生するのを防止することができる。また、反対に面取りが大きすぎて劈開面の平坦度が狂い半導体ウェハの位置合わせの精度が低下するのを防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体ウェハの加工方法の第１実施形態を示すフローチャートである。
【図２】ＧａＡｓ単結晶をスライスした後の半導体ウェハを示す説明図であり、（ａ）及び（ｂ）はそれぞれ半導体ウェハの上面図及び側面図である。
【図３】図２の半導体ウェハの劈開後の状態を示す説明図であり、（ａ）及び（ｂ）はそれぞれ半導体ウェハの上面図及び側面図である。
【図４】図３の半導体ウェハの面取り後の状態を示す説明図であり、（ａ）及び（ｂ）はそれぞれ半導体ウェハの上面図及び側面図である。
【図５】本発明の半導体ウェハの加工方法の第２実施形態を示すフローチャートである。
【図６】ＧａＡｓ単結晶をスライスした後の半導体ウェハを示す説明図であり、（ａ）及び（ｂ）はそれぞれス半導体ウェハの上面図及び側面図である。
【図７】図６の半導体ウェハのラッピング及び劈開後の状態を示す説明図であり、（ａ）及び（ｂ）はそれぞれ半導体ウェハの上面図及び側面図である。
【図８】図７の半導体ウェハの面取り後の状態を示す説明図であり、（ａ）及び（ｂ）はそれぞれ半導体ウェハの上面図及び側面図である。
【符号の説明】
１，３  半導体ウェハ
１ａ，３ａ  表面
１ｂ，３ｂ  裏面
１ｃ，３ｃ  劈開面
１ｄ，１ｅ，３ｄ，３ｅ  面取り部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004200527.tif 000008
【図７】
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【図８】
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