(57)【要約】【課題】産業用カメラのデジタルインターフェースにおいて、パラレル方式に比べ位相マージンが確保できずケーブル長の延長が困難なシリアル方式で、ケーブル長を確保する事を目的とする。【解決手段】所定ビット長のデジタルデータをシリアル伝送するデジタルインターフェイスを有するテレビジョンカメラにおいて、前記デジタルデータを少なくとも２つに分配し、前記デジタルデータを分配する数に反比例して伝送クロックを変更し、該変更した伝送クロックを所定倍した周期で、前記分配したデジタルデータを複数のシリアルデータに変換し、前記周期に同期して前記複数のシリアルデータを伝送することで位相マージンを確保し、ケーブル長を確保する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
所定ビット長のデジタルデータを生成するテレビジョンカメラにおいて、前記デジタルデータをｎ倍のビット長（ｎは２以上の整数）に変換する手段と、該ｎ倍のビット長のデジタルデータを複数のシリアルデータに変換するデジタルインターフェイスを有することを特徴とするテレビジョンカメラ。
【請求項２】
前記ｎ倍のビット長に変換する手段は、前記デジタルデータをカメラ基準クロック周期ごとに、少なくともｎ系統に分配することを特徴とする請求項１記載のテレビジョンカメラ。
【請求項３】
前記デジタルインターフェイスは、前記カメラ基準クロックを１／ｎに分周し、該分周クロックを前記シリアルデータのビット長に応じた倍数で周波数を変換し、該変換したクロックを用いて前記ｎ倍のビット長のデジタルデータを前記複数のシリアルデータに変換し、前記変換したクロックに同期して、前記複数のシリアルデータを伝送することを特徴とする請求項１乃至２記載のテレビジョンカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は産業用カメラインターフェイスに関するものである。
【０００２】
【従来の技術】
産業用カメラのデジタルインターフェースは種種提唱されている。
【０００３】
従来はパラレル方式のＥＩＡ−６４４（以下、パラレル方式とする）が主流であったがＣａｍｅｒａ　Ｌｉｎｋ、ＩＥＥＥ−１３９４等シリアル転送方式が普及すると目されている。ＥＩＡ−６４４はパラレル転送方式であるため、画像階調のｂｉｔ数分だけ信号線数も必要とする。シリアル転送方式のＩＥＥＥ１３９４は芯線数は少ないものの、画像処理側のプロトコルソフト設計が煩雑である。また、ＩＥＥＥ１３９４は、即時性が要求されるトリガー機能の場合は別接続のケーブルが新たに必要になる。一方、Ｃａｍｅｒａ　Ｌｉｎｋは、ＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ、低電圧差動信号）を用いたシリアル転送方式で、双方向転送用のチャンネルも持つため、トリガー制御も同一ケーブル内に含み、さらに、画像処理装置側の設計が容易であるというメリットがある。
【０００４】
図３にＣａｍｅｒａ　Ｌｉｎｋの方式概要図を示す。Ｃａｍｅｒａ　Ｌｉｎｋは２８ビットのパラレル画像信号を４対の７ビットシリアル画像信号にし、１対のクロックデータ線と、制御データ線を含め複合ケーブルで伝送する。カメラ側のインターフェースＩＣに入力されたパラレル画像信号は、７倍の周波数でシリアル画像信号に変換され、画像処理側に伝送される。例えば、１０ビットの場合の信号の関係を図４に示す。１０ビットのパラレルデータは１０対の線が必要だが、シリアル変換されると２対の線に減らすことができる。つまり、Ｃａｍｅｒａ　Ｌｉｎｋはシリアルデータ化によりケーブル内の信号の本数を減少させ、ケーブルを細線化でき可動性向上に有効である。
【０００５】
【発明が解決しようとする課題】
一方、上記長所に対し伝送クロックがシリアルデータのビット長に比例して増加するため、パラレル方式よりもケーブル長を長くできない欠点がある。
【０００６】
Ｃａｍｅｒａ　Ｌｉｎｋの場合は、パラレル方式に比べ伝送クロックが高くなるため位相マージンを考慮しなければならない。図５に差動出力波形と位相マージンの関係を示す。ここで、ＣＬＫがＨＩＧＨ、ＬＯＷを認識し正常動作を行う範囲を位相マージンＭとする。
【０００７】
図５の様に位相差が生じると、位相マージンＭの範囲が減少する。
位相マージンＭを式（１）に、ケーブルを含み、カメラと画像処理ボード間で位相マージンが減少する要因を図６に示す。位相マージンを決定する要因を下記に列挙する。
【０００８】
（　）内の数値は、カメラ基準クロック５７．６ＭＨｚ、ケーブル長２０ｍにおける値である。
δ１・・ＦＰＧＡの温度変化による時間変動（０．０２７ｎｓ）
δ２・・カメラ側インターフェースＩＣのチャンネル間位相差（０．６５ｎｓ）
δ３　・・カメラ側基板のパターン長の位相差（０．１４ｎｓ）
δ４　・・ケーブル長のばらつきによる位相差（２ｎｓ）
δ５　・・ケーブル長によって変化する変動分（１．７ｎｓ）
δ６　・・画像処理ボード側基板のパターン長による位相差（０．１４ｎｓ）
δ７　・・画像処理ボード側インターフェースＩＣの温度変化等による時間変動（０．２２４ｎｓ）
Ｔｃ１：伝送クロック周期
【０００９】
【数１】
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上式のうち、阻害時間である第２項をΔとすると
【００１０】
【数２】
2004112012.tif 000004
となる。
【００１１】
上記では、δ４、δ５の要因が支配的である。
Ｃａｍｅｒａ　Ｌｉｎｋの伝送クロック周期はカメラ基準クロック周期の７分の１であるため、位相マージンは、カメラ基準クロック周期から阻害時間Δを減じたものとなる。ここでδ１〜δ３、δ６、δ７は固定値、δ４、δ５はケーブル長をＬとすると１次関数であらわす変動値である。
【００１２】
図７にケーブル長に対する阻害時間Δの関係を示す。
図７によれば、ケーブル長が７．１ｍ以上では阻害時間Δがカメラ基準クロック周期を越えてしまう。
【００１３】
カメラの使用目的にもよるが実用上、約２０ｍのケーブル長を確保する必要がある。
【００１４】
本発明は上記課題を解決し、ケーブル長を確保する事を目的とする。
【００１５】
【課題を解決するための手段】
本発明は上記目的を達成するため、所定ビット長のデジタルデータを生成するテレビジョンカメラにおいて、前記デジタルデータをｎ倍のビット長（ｎは２以上の整数）に変換する手段と、該ｎ倍のビット長のデジタルデータを複数のシリアルデータに変換するデジタルインターフェイスを有するものである。
【００１６】
また、前記ｎ倍のビット長に変換する手段は、前記デジタルデータをカメラ基準クロック周期ごとに、少なくともｎ系統に分配するものである。
【００１７】
さらに、前記デジタルインターフェイスは、前記カメラ基準クロックを１／ｎに分周し、該分周クロックを前記シリアルデータのビット長に応じた倍数で周波数変換し、該変換したクロックを用いて前記ｎ倍のビット長のデジタルデータを前記複数のシリアルデータに変換し、前記変換したクロックに同期して、前記複数のシリアルデータを伝送するものである。
【００１８】
ケーブル長を約２０ｍまで伸ばすためには、位相マージンを確保する必要があり、その解決策として伝送クロック周波数を２分の１にすることが考えられる。しかし、伝送クロック周波数が２分の１ではフレームレートが２分の１に低下してしまう。
【００１９】
そこで、シリアル伝送チャネルを複数使ってデジタル画像データを伝送し伝送クロック周波数を下げることで、フレームレートを低下させずに位相マージンを確保する。
【００２０】
【発明の実施の形態】
本発明の一実施例の形態を図１を使って説明する。
【００２１】
１は、カメラ、２はカメラ１からの信号を処理する画像処理部である、３は被写体を撮像するＣＣＤ、４はＣＣＤ１から出力されたアナログ映像信号の雑音を除去する相関二重サンプリング回路（以下ＣＤＳとする）、５は信号増幅部（以下ＡＭＰとする）、６はアナログ−デジタル変換回路（以下Ａ／Ｄとする）、７はＣａｍｅｒａ　Ｌｉｎｋインターフェイス部でＡ／Ｄ６から入力されるデジタル映像信号をパラレル−シリアル変換し、カメラケーブル（図示せず）を介して画像処理部２へ出力する（以下出力部とする）、８はＣａｍｅｒａ　Ｌｉｎｋインターフェイス部でカメラ１からカメラケーブル（図示せず）を介して入力される映像信号をシリアル−パラレル変換し画像処理回路（図示せず）へ出力する（以下、入力部とする）。９は画像処理部から、入力部８、カメラケーブル、出力部７を介して入力される外部制御信号をＣＣＤ３へ入力し制御するトリガ制御部である。
【００２２】
ＣＣＤ３では、被写体が撮像されアナログ映像信号に光電変換されたのちＣＤＳ４へ出力される。ＣＤＳ４では、ＣＣＤ３から入力された前記アナログ映像信号の雑音が除去され、ＡＭＰ５へ出力される。ＡＭＰ５では、前記アナログ映像信号に所定の信号増幅がされ、Ａ／Ｄ６へ出力される。Ａ／Ｄ６では前記アナログ映像信号をアナログ−デジタル変換しパラレルデジタル映像信号を出力部７へ出力する。出力部７ではＡ／Ｄ６から入力された前記パラレルデジタル映像信号をパラレル−シリアル変換しシリアルデジタル映像信号をカメラケーブル（図示せず）を介して画像処理部２の入力部９へ出力する。入力部９では出力部８から出力された前記シリアルデジタル映像信号をシリアル−パラレル変換し、パラレルデジタル映像信号を画像処理回路（図示せず）へ出力する。
【００２３】
次に本発明の特徴を示す、出力部７の詳細を図２を用いて説明する。なお入力されるパラレルデジタル映像信号の分解能を１０ビットとして説明する。
【００２４】
７１はカメラ基準クロック周波数を２分の１に分周する分周器、７２は分周器７１から出力される分周クロックを反転するインバータ、７３、７４はラッチ、７５は従来技術で説明したＣａｍｅｒａ　Ｌｉｎｋ方式に準拠した２８ｂｉｔのパラレル入力とクロック入力をもつパラレル−シリアル変換部で、ａ、ｂ、ｃ、ｄはシリアルデータ出力、ｅは伝送クロック出力である。
【００２５】
出力部７には、パラレルデジタル映像信号と、該パラレルデジタル映像信号に同期したカメラ基準クロックが入力される。分周器７１で前記カメラ基準クロックが２分の１に分周され、ラッチ７３とパラレル−シリアル変換部７５とインバータ７２に出力される。インバータ７２では前記分周クロックが反転され、ラッチ７４へ出力される。ラッチ７３では前記分周クロックの立ち上がりに同期して１０ビットのパラレルデジタル映像信号が保持され、パラレル−シリアル変換部７５へ出力される。ラッチ７４では前記分周クロックの反転クロックの立ち上がりに同期して１０ビットのパラレルデジタル映像信号が保持されパラレル−シリアル変換部７５へ出力される。
【００２６】
すなわち、前記カメラ基準クロックの偶数周期のパラレルデジタル映像信号がラッチ７３に保持され、前記カメラ基準クロックの奇数周期のパラレルデジタル映像信号がラッチ７４へ保持され、２倍のビット長に変換されるのである。
【００２７】
パラレル−シリアル変換部７５では、ラッチ７３から前記偶数周期のパラレルデジタル映像信号が、２８ビットのパラレル入力の０ビット目から９ビット目に入力され、ラッチ７４から前記画像データクロックの奇数周期のパラレルデジタル映像信号が、２８ビットのパラレル入力の１０ビット目から１９ビット目に入力される。さらに、前記分周クロックの７倍の周波数でパラレルシリアル変換され合計２０ビットのパラレルデータが、７ビット×４本のシリアルデータとして伝送される。
【００２８】
すなわちパラレル−シリアル変換部７５のシリアルデータ出力ａからは２８ビットのパラレル入力の０ビット目から６ビット目が出力され、シリアルデータ出力ｂからは前記パラレル入力の７ビット目から１３ビット目、シリアルデータ出力ｃからは前記パラレル入力の１４ビット目から２０ビット目、シリアルデータ出力ｄからは前記パラレル入力の２１ビット目から２７ビット目、伝送クロック出力ｅからは前記分周クロックの７倍の周波数のクロックが出力される。なお本実施例では全データが２０ビットであるためシリアルデータ出力ｄは未使用の状態となる（図８参照）
以上、述べた様に伝送クロック周期を２倍にしデジタル映像信号を２分割して伝送するすることにより、位相マージンが増え、長いケーブル長に対応できる事を図９に示す。
【００２９】
図９によれば従来例の阻害時間Δに対するＴｃ１のマージンと比較し、本発明の阻害時間Δに対するＴｃ２のマージンがケーブル長を２０ｍまで延長しても、さらに余裕があることがわかる。
【００３０】
なお、上記実施例では伝送クロック周期を２倍にしデジタル映像信号にビット長を２倍にする方法を説明したが、これに限定されることはなく、伝送クロック周期を４倍にしデジタル映像信号のビット長を４倍にする方法など種々の方法が考えられることはいうまでも無い。
【００３１】
【発明の効果】
位相マージンを確保し、ケーブル長を延長できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図。
【図２】出力部７の詳細を示すブロック図。
【図３】Ｃａｍｅｒａ　Ｌｉｎｋの方式概要図。
【図４】パラレル方式とシリアル方式の比較図
【図５】差動出力波形と位相マージンの関係図。
【図６】位相マージンが減少する要因を示す図。
【図７】ケーブル長に対する阻害時間Δの関係を示す図。
【図８】シリアルデータ送信フォーマットを示す模式図。
【図９】ケーブル長に対する阻害時間Δの関係を示す図。
【符号の説明】
１：カメラ、２：画像処理部、３：ＣＣＤ、４：ＣＤＳ、５：ＡＭＰ
６：Ａ／Ｄ、７：出力部、８：入力部、９：トリガ制御部
７１：分周器、７２：インバータ、７３：ラッチ、７４：ラッチ
７５：シリアルパラレル変換部
ａ、ｂ、ｃ、ｄ：シリアルデータ出力、ｅ：伝送クロック出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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