(57)【要約】【課題】　ディジタル信号を水平方向に圧縮拡大処理する際に水平１ライン期間のデータを保持できる１ラインメモリが必要であり、回路規模が大きくなるという問題を有していた。【解決手段】　書き込みと読み出しとが独立して動作できるメモリ１０７と、書き込みアドレスを制御する第１のカウンタ回路部１０と、書き込み開始基準信号から読み出し開始基準信号の遅延時間を調整できる遅延調整回路１０３と、読み出し開始基準信号から読み出しアドレスを制御する第２のカウンタ回路部１１とからなり、水平同期期間内分のデータを複数回にわけて書き込むことで、メモリ１０７容量を削減しつつ、書き込み開始位置と読み出し開始位置とを遅延調整するようにした。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
　第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、
　所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、
　上記第１のクロックをカウントし、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、
　上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部とを備えた、
　ことを特徴とするクロック変換装置。
【請求項２】
　第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、
　所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、
　上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、
　上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部とを備えた、
　ことを特徴とするクロック変換装置。
【請求項３】
　第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、
　所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、
　上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、
　上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部と、
　上記書き込み開始基準信号を遅延し上記読み出し開始基準信号を生成する、遅延時間が調整可能な遅延調整回路とを備えた、
　ことを特徴とするクロック変換装置。
【請求項４】
　第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、
　所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、
　上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの所定のアドレスの範囲内で増加あるいは減少を繰り返す、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、
　上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの所定のアドレスの範囲内で増加あるいは減少を繰り返す、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部と、
　上記書き込み開始基準信号を遅延し上記読み出し開始基準信号を生成する、遅延時間が調整可能な遅延調整回路とを備えた、
　ことを特徴とするクロック変換装置。
【請求項５】
　第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、
　所定期間分内のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、
　上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの所定のアドレスの範囲内で増加あるいは減少を繰り返し、上記所定期間毎の最後の増加あるいは減少は上記所定のアドレスの範囲内より狭いアドレスの範囲内で増加あるいは減少を行うように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、
　上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの全アドレスの範囲内で増加あるいは減少を繰り返し、上記所定期間毎の最後の増加あるいは減少は上記所定のアドレスの範囲内より狭いアドレスの範囲内で増加あるいは減少を行うように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部と、
　上記書き込み開始基準信号を遅延し上記読み出し開始基準信号を生成する、遅延時間が調整可能な遅延調整回路とを備えた、
　ことを特徴とするクロック変換装置。
【請求項６】
　請求項１ないし５のいずれかに記載のクロック変換装置において、
　上記書き込みアドレスの最大値の倍数が上記所定期間内に上記第１のクロックでサンプリングされたデータのサンプル数付近となる書き込みアドレス数を用いて上記メモリに記憶し、
　上記読み出しアドレスの最大値の倍数が上記第２のクロックでサンプリングされたデータのサンプル数付近となる読み出しアドレス数を用いる、
　ことを特徴とするクロック変換装置。
【請求項７】
　請求項１ないし５のいずれかに記載のクロック変換装置において、
　上記書き込みアドレスの最大値の倍数が上記所定期間内に上記第１のクロックでサンプリングされたデータのサンプル数付近となる書き込みアドレスを用いて上記メモリに記憶し、
　上記書き込みアドレスの最大値と最大値が等しい読み出しアドレスを用いることを特徴とするクロック変換装置。
【請求項８】
　請求項１ないし５のいずれかに記載のクロック変換装置において、
　上記所定期間は１水平同期期間である、
　ことを特徴とするクロック変換装置。
【請求項９】
　請求項１ないし５のいずれかに記載のクロック変換装置において、
　上記第１のカウンタ回路部は、
　上記第１のクロックをカウントして、上記書き込みアドレスを作成する書き込みアドレスカウンタと、
　上記書き込みアドレスカウンタが出力した書き込みアドレスと設定可能な書き込み最大値とを比較し、当該書き込みアドレスと書き込み最大値とが等しくなった時に上記書き込みアドレスカウンタをリセットする書き込み最大値リミッタとを有する、
　ことを特徴とするクロック変換装置。
【請求項１０】
　請求項１ないし５のいずれかに記載のクロック変換装置において、
　上記第２のカウンタ回路部は、
　上記第２のクロックをカウントして、上記読み出しアドレスを作成する読み出しアドレスカウンタと、
　上記読み出しアドレスカウンタが出力した読み出しアドレスと設定可能な読み出し最大値とを比較し、当該読み出しアドレスと読み出し最大値とが等しくなった時に上記読み出しアドレスカウンタをリセットする読み出し最大値リミッタとを有する、
　ことを特徴とするクロック変換装置。
【請求項１１】
　第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換方法であって、
　所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリに対し、所定期間分のデータを複数回にわけて書き込みを行うように上記第１のクロックに基づいて書き込みアドレスを発生し、
　上記所定期間分のデータを上記メモリより複数回にわけて読み出しを行うように上記第２のクロックに基づいて読み出しアドレスを発生する、
　ことを特徴とするクロック変換方法。
【請求項１２】
　デジタル映像信号に対し第１のクロックに基づいて第１の映像処理を行う第１の映像処理部と、
　該第１の映像処理部から出力されたデジタル映像信号を上記第１のクロックから第２のクロックに同期したデジタル映像信号に変換するクロック変換部と、
　該クロック変換部から出力されたデジタル映像信号に対し上記第２のクロックに基づいて第２の映像処理を行う第２の映像処理部と、
　該第２の映像処理部より出力されたデジタル映像信号を表示する表示用デバイスと、
　を備え、
　上記クロック変換部は、
　上記第１の映像処理部より出力されたデジタル映像信号の１水平ラインよりも少ない容量を有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、
　上記第１の映像処理部より出力されたデジタル映像信号を１水平ライン毎に複数回にわけて上記メモリに書き込み、複数回にわけて上記メモリに書き込まれた１水平ライン毎のデータの読み出しを可能とするように、上記メモリを制御するメモリ制御部と、
　を有することを特徴とする映像表示装置。
【請求項１３】
　請求項１２記載の映像表示装置において、
　上記メモリ制御部は、
　上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、１水平ライン分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、
　上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた１水平ライン分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部と、
　を有することを特徴とする映像表示装置。
【請求項１４】
　デジタル映像信号に対し第１のクロックに基づいて第１の映像処理を行う第１の映像処理部と、
　該第１の映像処理部から出力されたデジタル映像信号を上記第１のクロックから第２のクロックに同期したデジタル映像信号に変換するクロック変換部と、
　該クロック変換部から出力されたデジタル映像信号に対し上記第２のクロックに基づいて第２の映像処理を行う第２の映像処理部と、
　該第２の映像処理部より出力されたデジタル映像信号を表示する表示用デバイスと、
　を備え、
　上記クロック変換部は、
　所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリに対し、
　第１のカウンタ回路部は、所定期間分のデータを複数回にわけて書き込みを行うように上記第１のクロックに基づいて書き込みアドレスを発生し、
　第２のカウンタ回路部は、上記所定期間分のデータを上記メモリより複数回にわけて読み出しを行うように上記第２のクロックに基づいて読み出しアドレスを発生する、ことによりクロックの変換を行う映像表示装置におけるメモリアドレスの設定方法であって、
　上記第１の映像処理部に入力されるデジタル映像信号の放送方式を判別する判別ステップと、
　該判別ステップにより判別された放送方式に応じて、当該放送方式に対応する上記第１，第２のカウンタ回路部のカウント値の上限もしくは下限を検索する検索ステップと、
　該検索ステップにより検索された上記カウント値の上限もしくは下限を、上記第１，第２のカウンタ回路部に設定する設定ステップと、
　を含むことを特徴とする映像表示装置のメモリアドレス設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、第１のクロックで処理されたディジタル信号を、メモリを用いて第２のクロックの処理へ変換する際に用いるクロック変換装置およびクロック変換方法、さらにはこのクロック変換装置を有する映像表示装置およびそのメモリアドレス設定方法に関するものである。
【背景技術】
【０００２】
　近年、テレビジョン受像機において映像信号の高画質化、高機能化を実現するために、ディジタル信号処理技術を用いた映像信号処理が多用されるようになってきた。また、ディジタル映像信号処理を行なう際に異なるクロック間でのディジタルデータの受け渡し、あるいは画像サイズを変更させる為に入力映像信号を水平方向に圧縮処理したり、拡大処理したりするようになり、これを実現するために、異種クロック間のディジタルデータの受け渡しができるクロック変換装置が重要視されてきている。
【０００３】
　入力映像信号の拡大縮小処理については、例えば特許文献１に示された「サンプリング周波数変換回路」では、書き込み及び読み出しを異なる周波数のクロックで動作させることのできる１ラインメモリと、ディジタル映像信号を水平方向に縮小処理もしくは拡大処理する補間演算回路とを用いて水平方向に拡大縮小する処理を行っていた。
【０００４】
　即ち、この従来のクロック変換装置では、周波数変換比と拡大もしくは縮小の倍率を合成した補間係数が“１”未満のときは、先に該補間係数で縮小補間処理を行ってから、ラインメモリに書き込んで読み出し、逆に合成した補間係数が“１”以上のときは、ラインメモリから読み出した後、該補間係数で拡大補間処理を行うという動作を、書き込み側は変換前クロック、読み出し側は変換後クロックで行うことにより、水平拡大縮小処理とサンプリング周波数変換とを同時に行い、サンプリング周波数変換と画像の水平方向の拡大もしくは縮小処理を行う必要のあるデジタル映像信号処理において、水平解像度の劣化を小さく抑えることができる。
【特許文献１】特開平８−２２３４７９号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　しかしながら、上記従来のクロック変換装置では、ディジタル信号を水平方向に圧縮拡大処理する際に水平１ライン期間のデータを保持できる１ラインメモリが必要であり、回路規模が大きくなるという問題があった。
【０００６】
　また、NTSC，PAL，SECAMなどの各放送方式の間では、処理クロック周波数や水平周波数の違いにより１ライン期間のメモリサイズが異なっており、全ての放送方式に対応する場合にはメモリサイズを最も大きいものに合わせる必要があり、その分回路規模が大きくなるという問題があった。
【０００７】
　本発明は、上記従来の問題点を解決するためになされたもので、水平方向の圧縮拡大処理を行う場合や異種クロック間でディジタル信号を受け渡しする際に、１水平ライン分のメモリを必要とせず、必要となるメモリサイズを大幅に削減することができるクロック変換装置およびクロック変換方法を提供することを目的とする。
【０００８】
　また、本発明は、上述のようなクロック変換装置を用いることにより、異種クロック間でディジタル信号を受け渡しする際に１水平ライン分のメモリを必要とせず、必要となるメモリサイズを大幅に削減することができる映像表示装置およびそのメモリアドレス設定方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
　この目的を達成するために、本発明の請求項１にかかるクロック変換装置は、第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、上記第１のクロックをカウントし、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部とを備えたものである。
【００１０】
　前記構成により、水平同期期間内等の所定期間分のデータをこれより容量の少ないメモリに複数回にわけて書き込むことで、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００１１】
　本発明の請求項２にかかるクロック変換装置は、第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部とを備えたものである。
【００１２】
　前記構成により、水平同期期間内等の所定期間分のデータをこれより容量の少ないメモリに複数回にわけて書き込み開始基準信号を基準タイミングとして書き込むことで、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００１３】
　本発明の請求項３にかかるクロック変換装置は、第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部と、上記書き込み開始基準信号を遅延し上記読み出し開始基準信号を生成する、遅延時間が調整可能な遅延調整回路とを備えたものである。
【００１４】
　前記構成により、水平同期期間内等の所定期間分の同一アドレスに互いに異なるアドレスのデータを複数回繰り返し書き換え、メモリ容量を削減しつつ、書き込み開始位置と読み出し開始位置とを遅延調整するため、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００１５】
　本発明の請求項４にかかるクロック変換装置は、第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの所定のアドレスの範囲内で増加あるいは減少を繰り返す、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの所定のアドレスの範囲内で増加あるいは減少を繰り返す、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部と、上記書き込み開始基準信号を遅延し上記読み出し開始基準信号を生成する、遅延時間が調整可能な遅延調整回路とを備えたものである。
【００１６】
　前記構成により、水平同期期間内等の所定期間内分のデータを、そのアドレスをメモリの所定の範囲内で繰り返し増加あるいは減少させて書き込みを行うことで、同一アドレスに互いに異なるアドレスのデータを複数回繰り返し書き換え、メモリ容量を削減しつつ、書き込み開始位置と読み出し開始位置とを遅延調整するため、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００１７】
　本発明の請求項５にかかるクロック変換装置は、第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換装置であって、所定期間分内のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、所定期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの所定のアドレスの範囲内で増加あるいは減少を繰り返し、上記所定期間毎の最後の増加あるいは減少は上記所定のアドレスの範囲内より狭いアドレスの範囲内で増加あるいは減少を行うように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間分のデータの読み出しを可能とするように、上記メモリの全アドレスの範囲内で増加あるいは減少を繰り返し、上記所定期間毎の最後の増加あるいは減少は上記所定のアドレスの範囲内より狭いアドレスの範囲内で増加あるいは減少を行うように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部と、上記書き込み開始基準信号を遅延し上記読み出し開始基準信号を生成する、遅延時間が調整可能な遅延調整回路とを備えたものである。
【００１８】
　前記構成により、水平同期期間内等の所定期間分のデータを、そのアドレスをメモリの所定の範囲内で増加あるいは減少を繰り返し所定期間毎の最後の増加あるいは減少は上記所定のアドレスの範囲内より狭いアドレスの範囲内で増加あるいは減少を行うように書き込みを行うことで、同一アドレスに互いに異なるアドレスのデータを複数回繰り返し書き換え、メモリ容量を削減しつつ、書き込み開始位置と読み出し開始位置とを遅延調整するため、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００１９】
　本発明の請求項６にかかるクロック変換装置は、請求項１ないし５のいずれかの記載のクロック変換装置において、上記書き込みアドレスの最大値の倍数が上記所定期間内に上記第１のクロックでサンプリングされたデータのサンプル数付近となる書き込みアドレス数を用いて上記メモリに記憶し、上記読み出しアドレスの最大値の倍数が上記第２のクロックでサンプリングされたデータのサンプル数付近となる読み出しアドレス数を用いるようにしたものである。
【００２０】
　前記構成により、書き込み開始位置と読み出し開始位置とを最大アドレス数の半分に遅延調整するため、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００２１】
　本発明の請求項７にかかるクロック変換装置は、請求項１ないし５のいずれかに記載のクロック変換装置において、上記書き込みアドレスの最大値の倍数が上記所定期間内に上記第１のクロックでサンプリングされたデータのサンプル数付近となる書き込みアドレスを用いて上記メモリに記憶し、上記書き込みアドレスの最大値と最大値が等しい読み出しアドレスを用いるようにしたものである。
【００２２】
　前記構成によれば、書き込み開始位置と読み出し開始位置とを最大アドレス数の半分に遅延調整するため、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００２３】
　本発明の請求項８にかかるクロック変換装置は、請求項１ないし５のいずれかに記載のクロック変換装置において、上記所定期間を１水平同期期間としたものである。
【００２４】
　前記構成によれば、１水平同期期間分に相当する容量が必要なメモリの容量が削減される。
【００２５】
　本発明の請求項９にかかるクロック変換装置は、請求項１ないし５のいずれかに記載のクロック変換装置において、上記第１のカウンタ回路部は、上記第１のクロックをカウントして、上記書き込みアドレスを作成する書き込みアドレスカウンタと、上記書き込みアドレスカウンタが出力した書き込みアドレスと設定可能な書き込み最大値とを比較し、当該書き込みアドレスと書き込み最大値とが等しくなった時に上記書き込みアドレスカウンタをリセットする書き込み最大値リミッタとを有するようにしたものである。
【００２６】
　前記構成によれば、第１のカウンタ部を、リセット機能付きのカウンタとそのカウント値が上限値に達した時カウンタをリセットする比較回路とで実現できるため、第１のカウンタ部が小規模な回路構成で実現される。
【００２７】
　本発明の請求項１０にかかるクロック変換装置は、請求項１ないし５のいずれかに記載のクロック変換装置において、上記第２のカウンタ回路部は、上記第２のクロックをカウントして、上記読み出しアドレスを作成する読み出しアドレスカウンタと、上記読み出しアドレスカウンタが出力した読み出しアドレスと設定可能な読み出し最大値とを比較し、当該読み出しアドレスと読み出し最大値とが等しくなった時に上記読み出しアドレスカウンタをリセットする読み出し最大値リミッタとを有するようにしたものである。
【００２８】
　前記構成によれば、上記第２のカウンタ回路部が第１のカウンタ回路部と同様の構成で実現される。
【００２９】
　本発明の請求項１１にかかるクロック変換方法は、第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換方法であって、所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリに対し、所定期間分のデータを複数回にわけて書き込みを行うように上記第１のクロックに基づいて書き込みアドレスを発生し、上記所定期間分のデータを上記メモリより複数回にわけて読み出しを行うように上記第２のクロックに基づいて読み出しアドレスを発生するようにしたものである。
【００３０】
　前記構成により、水平同期期間内等の所定期間内分のデータをこれより容量の少ないメモリに複数回にわけて書き込むことで、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００３１】
　本発明の請求項１２にかかる映像表示装置は、デジタル映像信号に対し第１のクロックに基づいて第１の映像処理を行う第１の映像処理部と、該第１の映像処理部から出力されたデジタル映像信号を上記第１のクロックから第２のクロックに同期したデジタル映像信号に変換するクロック変換部と、該クロック変換部から出力されたデジタル映像信号に対し上記第２のクロックに基づいて第２の映像処理を行う第２の映像処理部と、該第２の映像処理部より出力されたデジタル映像信号を表示する表示用デバイスと、を備え、上記クロック変換部は、上記第１の映像処理部より出力されたデジタル映像信号の１水平ラインよりも少ない容量を有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、上記第１の映像処理部より出力されたデジタル映像信号を１水平ライン毎に複数回にわけて上記メモリに書き込み、複数回にわけて上記メモリに書き込まれた１水平ライン毎のデータの読み出しを可能とするように、上記メモリを制御するメモリ制御部と、を有するものである。
【００３２】
　前記構成によれば、第１のクロックに同期して第１の映像処理を行った後に第２のクロックに同期して第２の映像処理を行うにあたって、水平同期期間内等の所定期間内分のデータをこれより容量の少ないメモリに複数回にわけて書き込むことで、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００３３】
　本発明の請求項１３にかかる映像表示装置は、請求項１２記載の映像表示装置において、上記メモリ制御部は、上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第１のクロックのカウントを開始し、１水平ライン分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの書き込みアドレスを作成する第１のカウンタ回路部と、上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた１水平ライン分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成する第２のカウンタ回路部と、を有するようにしたものである。
【００３４】
　前記構成によれば、第１のクロックに同期して第１の映像処理を行った後に第２のクロックに同期して第２の映像処理を行うにあたって、水平同期期間内等の所定期間内分のデータをこれより容量の少ないメモリに複数回にわけて、書き込み開始基準信号を基準タイミングとして書き込むことで、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換される。
【００３５】
　本発明の請求項１４にかかる映像表示装置のメモリアドレス設定方法は、デジタル映像信号に対し第１のクロックに基づいて第１の映像処理を行う第１の映像処理部と、該第１の映像処理部から出力されたデジタル映像信号を上記第１のクロックから第２のクロックに同期したデジタル映像信号に変換するクロック変換部と、該クロック変換部から出力されたデジタル映像信号に対し上記第２のクロックに基づいて第２の映像処理を行う第２の映像処理部と、該第２の映像処理部より出力されたデジタル映像信号を表示する表示用デバイスと、を備え、上記クロック変換部は、所定期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリに対し、第１のカウンタ回路部は、所定期間分のデータを複数回にわけて書き込みを行うように上記第１のクロックに基づいて書き込みアドレスを発生し、第２のカウンタ回路部は、上記所定期間分のデータを上記メモリより複数回にわけて読み出しを行うように上記第２のクロックに基づいて読み出しアドレスを発生する、ことによりクロックの変換を行う映像表示装置におけるメモリアドレスの設定方法であって、上記第１の映像処理部に入力されるデジタル映像信号の放送方式を判別する判別ステップと、該判別ステップにより判別された放送方式に応じて、当該放送方式に対応する上記第１，第２のカウンタ回路部のカウント値の上限もしくは下限を検索する検索ステップと、該検索ステップにより検索された上記カウント値の上限もしくは下限を、上記第１，第２のカウンタ回路部に設定する設定ステップと、を含むようにしたものである。
【００３６】
　前記構成によれば、第１のクロックに同期して第１の映像処理を行った後に第２のクロックに同期して第２の映像処理を行うにあたって、水平同期期間内等の所定期間分のデータをこれより容量の少ないメモリに複数回にわけて書き込むことで、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータが変換する動作を、放送方式に応じて。その放送方式に適するアドレスを自動的に判別しこれを第１，第２のカウンタ回路部に設定させる。
【発明の効果】
【００３７】
　本発明の請求項１にかかるクロック変換装置によれば、上述のように、所定期間分のデータより容量の少ないメモリに、所定期間分のデータを複数回にわけて書き込みを行い、複数回に分けて書き込まれた所定期間分のデータを読み出すようにしたので、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータを変換できる効果がある。
【００３８】
　また、本発明の請求項２にかかるクロック変換装置によれば、上述のように、書き込み開始基準信号の入力により、所定期間分のデータより容量の少ないメモリに、所定期間分のデータを複数回にわけて書き込みを行い、複数回に分けて書き込まれた所定期間分のデータを、読み出し開始基準信号の入力により、読み出すようにしたので、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータを変換できる効果がある。
【００３９】
　また、本発明の請求項３にかかるクロック変換装置によれば、上述のように、書き込み開始基準信号の入力により、所定期間分のデータより容量の少ないメモリに、所定期間分のデータを複数回にわけて書き込みを行い、複数回に分けて書き込まれた所定期間分のデータを、書き込み開始基準信号より遅延した読み出し開始基準信号の入力により、読み出すようにしたので、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータを変換できる効果がある。
【００４０】
　また、本発明の請求項４にかかるクロック変換装置によれば、上述のように、書き込み開始基準信号の入力により、所定期間分のデータより容量の少ないメモリにそのアドレスを所定の範囲内で増加あるいは減少を繰り返すことにより、所定期間分のデータを複数回にわけて書き込みを行い、複数回に分けて書き込まれた所定期間分のデータを、書き込み開始基準信号より遅延した読み出し開始基準信号の入力により、そのアドレスを所定の範囲内で増加あるいは減少を繰り返すことにより読み出すようにしたので、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータを変換できる効果がある。
【００４１】
　また、本発明の請求項５にかかるクロック変換装置によれば、上述のように、書き込み開始基準信号の入力により、所定期間分のデータより容量の少ないメモリにそのアドレスを所定の範囲内で増加あるいは減少を繰り返し、所定期間毎の最後の増加あるいは減少は所定の範囲よりも狭い範囲内で増加あるいは減少を行うことにより、所定期間分のデータを複数回にわけて書き込みを行い、複数回に分けて書き込まれた所定期間分のデータを、書き込み開始基準信号より遅延した読み出し開始基準信号の入力により、そのアドレスを所定の範囲内で増加あるいは減少を繰り返し、所定期間毎の最後の増加あるいは減少は所定の範囲よりも狭い範囲内で増加あるいは減少を行うことにより、読み出しを行うようにしたので、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータを変換できる効果がある。
【００４２】
　また、本発明の請求項６にかかるクロック変換装置によれば、上述のように、上記書き込みアドレスの最大値の倍数が上記所定期間内に上記第１のクロックでサンプリングされたデータのサンプル数付近となる書き込みアドレスを用いて上記メモリに記憶し、上記読み出しアドレスの最大値の倍数が上記第２のクロックでサンプリングされたデータのサンプル数付近となる読み出しアドレスを用いるようにしたので、書き込み開始位置と読み出し開始位置とを最大アドレス数の半分に遅延調整するため、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータを変換できる効果がある。
【００４３】
　また、本発明の請求項７にかかるクロック変換装置によれば、上述のように、上記書き込みアドレスの最大値の倍数が上記所定期間内に上記第１のクロックでサンプリングされたデータのサンプル数付近となる書き込みアドレスを用いて上記メモリに記憶し、上記書き込みアドレスの最大値と最大値が等しい読み出しアドレスを用いるようにしたので、書き込み開始位置と読み出し開始位置とを最大アドレス数の半分に遅延調整するため、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータを変換できる効果がある。
【００４４】
　また、本発明の請求項８にかかるクロック変換装置によれば、請求項１ないし５のいずれかに記載のクロック変換装置において、上記所定期間を１水平同期期間としたので、１水平同期期間分に相当する容量が必要なメモリの容量を削減できる効果がある。
【００４５】
　また、本発明の請求項９にかかるクロック変換装置によれば、上記第１のカウンタ回路部は、上記第１のクロックをカウントして、上記書き込みアドレスを作成する書き込みアドレスカウンタと、上記書き込みアドレスカウンタが出力した書き込みアドレスと設定可能な書き込み最大値とを比較し、当該書き込みアドレスと書き込み最大値とが等しくなった時に上記書き込みアドレスカウンタをリセットする書き込み最大値リミッタとを有するようにしたので、第１のカウンタ部を、リセット機能付きのカウンタとそのカウント値が上限値に達した時カウンタをリセットする比較回路とで実現できるため、第１のカウンタ部を小規模な回路構成で実現できる効果がある。
【００４６】
　また、本発明の請求項１０にかかるクロック変換装置によれば、請求項１ないし５のいずれかに記載のクロック変換装置において、上記第２のカウンタ回路部は、上記第２のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間内分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成するようにしたので、上記第２のカウンタ回路部を第１のカウンタ回路部と同様の構成で実現できる効果がある。
【００４７】
　また、本発明の請求項１１にかかるクロック変換方法によれば、上述のように第１のクロックに同期したデータを第２のクロックに同期したデータに変換するクロック変換方法であって、所定期間分内のデータの記憶に要するアドレスよりも容量が少ないメモリに所定期間分のデータを複数回にわけて書き込みを行い、上記所定期間分のデータを上記メモリより複数回にわけて読み出しを行うようにしたので、メモリ容量を削減しつつ、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへデータを変換できる効果がある。
【００４８】
　また、本発明の請求項１２にかかる映像表示装置によれば、上述のように、第１の映像処理部の出力をクロック変換部を介して第２の映像処理部に入力する際に、クロック変換部のメモリとしてデジタル映像信号の１水平ラインよりも少ない容量のメモリを用い、デジタル映像信号を１水平ライン毎に複数回にわけて上記メモリに書き込み、複数回にわけて上記メモリに書き込まれた１水平ライン毎のデータの読み出しを行うようにしたので、第１の映像処理の終了後、第２の映像処理のために第１のクロックから第２のクロックに乗せ代えを行うにあたって、メモリ容量を削減でき、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへのデータの乗せ代えができる効果がある。
【００４９】
　また、本発明の請求項１３にかかる映像表示装置によれば、上述のように、クロック変換部のメモリ制御部として、デジタル映像信号を１水平ライン毎に複数回にわけて上記メモリに書き込む第１のカウンタ回路部と、複数回にわけて上記メモリに書き込まれた１水平ライン毎のデータの読み出しを行う第２のカウンタ回路部とを設けるようにしたので、第１の映像処理の終了後、第２の映像処理のために第１のクロックから第２のクロックに乗せ代えを行うにあたって、カウンタ回路部のアドレス制御によりメモリ容量を削減でき、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへのデータの乗せ代えができる効果がある。
【００５０】
　また、本発明の請求項１４にかかる映像表示装置のメモリアドレス設定方法によれば、本発明の請求項１３と同様に構成された映像表示装置のカウンタ回路部に対し、入力されるデジタル映像信号の放送方式を判別し、その判別された放送方式に対応する第１，第２のカウンタ回路のカウント値の上限または下限を検索し、その検索されたカウント値の上限または下限を設定するようにしたので、第１の映像処理の終了後、第２の映像処理のために第１のクロックから第２のクロックに乗せ代えを行うにあたって、回路構成を変更することなく、メモリ容量を削減でき、メモリの書き込みデータと読み出しデータとがデータの追い越しや追い越されを生じたりすることなく、第１のクロックから第２のクロックへのデータの乗せ代えが、異なる放送方式の映像信号を表示する場合であっても、可能となる効果がある。
【発明を実施するための最良の形態】
【００５１】
　実施の形態１．
　以下、本発明の実施の形態について、図面を参照しながら説明する。
　図１は本実施の形態におけるクロック変換装置の構成を示すブロック図である。図１において、１０１は書き込みアドレス制御用の書き込みアドレスカウンタであり、水平同期パルス信号（書き込み開始基準信号）Ｓ１０１により第１のクロック（書き込み用クロック）Ｓ１０９のアップカウントを開始し、そのカウント値としてメモリ１０７の書き込みアドレスＳ１０２を出力し、次の水平同期パルス信号Ｓ１０１により一旦リセットされ、次のアップカウントを開始する。１０２は書き込みアドレス用の書き込み最大値リミッタ（最大値リミッタ回路）であり、書き込みアドレスＳ１０２が最大値制御信号Ｓ１１２による設定値に等しくなった場合、書き込みアドレスリセット信号Ｓ１０３により書き込みアドレスカウンタ１０１をリセットする。１０はこれら書き込みアドレスカウンタ１０１および書き込み最大値リミッタ１０２からなる第１のカウンタ回路部であり、第１のクロックＳ１０９をカウントし、１水平周期（所定期間）、即ち１水平同期期間分のデータを複数回にわけてメモリ１０７に書き込みを可能とするようにメモリ１０７の書き込みアドレスＳ１０２を作成する。この書き込みアドレスＳ１０２は、図７に示すように、メモリ１０７のアドレスの所定の範囲内でアップカウントを繰り返すか、図４ないし図６，図８に示すように、１水平周期内の最後のアップカウントは所定のアドレスより狭い範囲内でアップカウントを行うように、そのアドレスを作成する。
【００５２】
　１０３は遅延差信号Ｓ１１３の値に応じて水平同期パルスＳ１０１を遅延させることで読み出し基準パルス（読み出し開始基準信号）Ｓ１０４を生成する遅延調整回路、１０４は読み出しアドレス制御用の読み出しアドレスカウンタ（カウンタ回路）であり、遅延調整回路１０３からの読み出し基準パルスＳ１０４により第２のクロック（読み出し用クロック）Ｓ１１０のアップカウントを開始し、そのカウント値としてメモリ１０７の読み出しアドレスＳ１０５を出力し、次の読み出し基準パルスＳ１０４により一旦リセットされ、次のアップカウントを開始する。１０５は読み出しアドレス用の読み出し最大値リミッタ（最大値リミッタ回路）であり、読み出しアドレスＳ１０５が最大値制御信号Ｓ１１２による設定値に等しくなった場合、読み出しアドレスリセット信号Ｓ１０６により読み出しアドレスカウンタ１０４をリセットする。１１はこれら読み出しアドレスカウンタ１０４および読み出し最大値リミッタ１０５からなる第２のカウンタ回路部であり、第２のクロックＳ１１０をカウントし、１水平周期（所定期間）分のデータを複数回にわけてメモリ１０７から読み出しを可能とするようにメモリ１０７の読み出しアドレスＳ１０５を作成する。この読み出しアドレスＳ１０５は、図７に示すように、メモリ１０７のアドレスの所定の範囲内でアップカウントを繰り返すか、図４ないし図６，図８に示すように、１水平周期内の最後のアップカウントは所定のアドレスより狭い範囲内でアップカウントを行うように、そのアドレスを作成する。
【００５３】
　１０６は入力された映像信号Ｓ１０７の補間データ作成用の補間回路、１０７は書き込みと読み出しとが別々に制御できるメモリであり、１水平同期期間分の映像信号（所定期間分のデータ）を記憶するのに必要なアドレスよりも少ないアドレスを有し、補間された映像信号Ｓ１０８を入力とし、出力信号Ｓ１１１を出力する。
【００５４】
　図２は図１の第１のカウンタ部１０，第２のカウンタ部１１の構成を示すブロック図である。図２(a)において、１０１ａ，１０４ａはセレクタ、１０１ｂ，１０４ｂはセレクタ１０１ａ，１０４ａの出力を第１，第２のクロックＳ１０９，Ｓ１１０の１クロック期間分遅延するフリップフロップ、１０１ｃ，１０４ｃはフリップフロップ１０１ｂ，１０４ｂの出力に値“１”を加える加算器であり、これらセレクタ１０１ａ，１０４ａ、フリップフロップ１０１ｂ，１０４ｂ、加算器１０１ｃ，１０４ｃにより、書き込みアドレスカウンタ１０１，読み出しアドレスカウンタ１０４がそれぞれ構成される。
【００５５】
　また、１０２ａ，１０５ａはＴフリップフロップ１０１ｂ，１０４ｂの出力をデコードするデコーダ、１０２ｂ，１０５ｂはカウンタ１０１ａ，１０４ａに設定するカウント初期値を発生する初期値発生回路、１０１ｄはデコーダ１０２ａの出力と水平同期パルスＳ１０１との論理和をセレクタ１０１ａの制御入力に出力するＯＲ回路、１０４ｄはデコーダ１０５ａの出力と読み出し基準パルスＳ１０４との論理和をセレクタ１０４ａの制御入力に出力するＯＲ回路であり、これらセレクタ１０１ａ，１０４ａ、デコーダ１０２ａ，１０５ａ、初期値発生回路１０２ｂ，１０５ｂ、ＯＲ回路１０１ｄ，１０４ｄにより、書き込み最大値リミッタ１０２，読み出し最大値リミッタ１０５がそれぞれ構成される。
【００５６】
　図２(b)は図２(a)のデコーダを比較器により構成する場合を示すものであり、４ビット構成の場合を例にとって示すものである。図２(b)において、１０２１，１０２２，１０２３，１０２４はリミット値発生回路１０２６およびフリップフロップ１０１ｂの同じ重みのビット出力同士を入力とする排他的論理和回路、１０２５は排他的論理和回路１０２１，１０２２，１０２３，１０２４の出力が入力されるＮＯＲ回路、１０５１，１０５２，１０５３，１０５４はリミット値発生回路１０５６およびフリップフロップ１０４ｂの同じ重みのビット出力同士を入力とする排他的論理和回路、１０５５は排他的論理和回路１０５１，１０５２，１０５３，１０５４の出力が入力されるＮＯＲ回路である。
【００５７】
　図３は図１の遅延調整回路の構成を示すブロック図である。図３において、１０３ａは水平同期パルスＳ１０１をカウントする遅延調整用カウンタ、１０３ｂは遅延調整用カウンタ１０３ａのカウント値をデコードする遅延調整用デコーダである。
【００５８】
　以上のように構成されたクロック変換装置において、以下にその動作について説明する。
　図１において、Ｓ１０１は水平同期パルス信号で、書き込みアドレスの開始位置を決定する基準パルス（書き込み開始基準信号）である。水平同期パルス信号Ｓ１０１が入力されると、書き込みアドレスカウンタ１０１は初期状態であるアドレス値“０”にリセットされてその出力である書き込みアドレスＳ１０２がこの値“０”に更新され、第１のクロックＳ１０９が入力される毎に該書き込みアドレスＳ１０２がアップカウントしていく。ここで第１のクロックＳ１０９が第２のクロックＳ１１０より周波数が高くなるように設定した場合、補間回路１０６によりサンプリング点を間引きながらメモリ１０７へ書き込むため、この間引き処理が行なわれているサンプル時は書き込みアドレスカウンタ１０１はアップカウントを停止し、メモリ１０７にはデータを書き込まないようにしている。
【００５９】
　このように、書き込みアドレスカウンタ１０１は水平同期パルス信号Ｓ１０１をカウントして書き込みアドレスＳ１０２を出力するが、書き込み最大値リミッタ１０２は書き込みアドレスＳ１０２と最大値制御信号Ｓ１１２で規定された書き込みアドレス最大値とを比較し、これらが同値になった場合、書き込みアドレスリセット信号Ｓ１０３を出力し、この書き込みアドレスリセット信号Ｓ１０３により書き込みアドレスカウンタ１０１は初期状態であるアドレス値“０”にリセットする処理が行なわれる。
【００６０】
　Ｓ１０９はメモリ１０７の書き込み側のクロックである第１のクロックであり、第１のクロックＳ１０９で処理された入力映像信号Ｓ１０７は、補間回路１０６によりサンプリング数を少なくするあるいは拡大処理される。補間回路１０６により補間処理された映像信号Ｓ１０８は第１のクロックＳ１０９と書き込みアドレスＳ１０２によりメモリ１０７の指定されたアドレスに書き込まれる。
【００６１】
　一方、水平同期パルスＳ１０１は遅延調整回路１０３に入力され、遅延調整回路１０３は水平同期パルスＳ１０１を基準として、図示しない遅延差設定レジスタで決定した遅延差信号Ｓ１１３に基づく遅延量を持った読み出し基準パルスＳ１０４を出力し、読み出しアドレスの開始位置を決定する。読み出し基準パルスＳ１０４が入力されると、読み出しアドレスカウンタ１０４は初期状態であるアドレス値“０”にリセットされてその出力である読み出しアドレスＳ１０５がこの値“０”に更新され、第２のクロックＳ１１０が入力される毎に読み出しアドレスＳ１０５がアップカウントしてゆく。読み出し最大値リミッタ１０５は、読み出しアドレスＳ１０５と最大値制御信号Ｓ１１２で規定されたアドレス最大値とを比較し、これらが同値になった場合、読み出しアドレスリセット信号Ｓ１０６を出力し、この読み出しアドレスリセット信号Ｓ１０６により読み出しアドレスカウンタ１０４は初期状態であるアドレス値“０”にリセット処理が行なわれる。
【００６２】
　Ｓ１１０はメモリ１０７の読み出し側のクロックである第２のクロックであり、メモリ１０７に書き込まれた信号は、第２のクロックＳ１１０の発生毎に、読み出しアドレスＳ１０５に応じて出力信号Ｓ１１１として読み出され、これにより、第１のクロックＳ１０９で処理された入力信号を第２のクロックＳ１１０に変換を行ない、出力信号を得ることができる。
【００６３】
　以下に、第１のカウンタ部１０，第２のカウンタ部１１の動作について説明する。
　図２(a)において、最初に水平同期パルスＳ１０１，読み出し基準パルスＳ１０４の値が“Ｌ”になると、セレクタ１０１ａ，１０４ａは初期値発生回路１０２ｂ，１０５ｂが出力した初期値を選択し、このセレクタ１０１ａ，１０４ａの出力は、フリップフロップ１０１ｂ，１０４ｂにより１クロック分遅延されて加算器１０１ｃ，１０４ｃにフィードバックされ、このフィードバックされた値は加算器１０１ｃ，１０４ｃにより電源電圧レベルの“１”と加算され、この加算値がセレクタ１０１ａ，１０４ａに出力される。この時、水平同期パルスＳ１０１，読み出し基準パルスＳ１０４の値は“Ｈ”に変化した直後であるので、セレクタ１０１ａ，１０４ａは加算値を選択し、この加算値がフリップフロップ１０１ｂ，１０４ｂに出力される。このサイクルを１クロック毎に繰り返すことで、カウンタ１０１ａ，１０４ａは１クロック毎にカウント値を“１”ずつ上昇させてゆく。
【００６４】
　このカウント値はデコーダ１０２ａ，１０５ａにも供給されており、デコーダ１０２ａ，１０５ａはこのカウント値をデコードし、そのデコード結果が予め内部に設定されている値と一致すれば、書き込みアドレスリセット信号Ｓ１０３，読み出しアドレスリセット信号Ｓ１０６を出力し、ＯＲ回路１０１ｄ，１０４ｄを介してセレクタ１０１ａ，１０４ａに初期値発生回路１０２ｂ，１０５ｂの出力を選択させる。これにより、カウンタ１０１，１０４のカウント値は一旦リセットされ、次に、水平同期パルスＳ１０１，読み出し基準パルスＳ１０４の値が“Ｌ”になるまで、以上の動作を繰り返す。その結果、カウンタ１０１ａ，１０４ａのカウント値は図４等に示すような鋸歯状のアップカウントを繰り返すものとなる。
【００６５】
　デコーダ１０２ａ，１０５ａは４ビット構成の場合、図２(b)のような構成であってもよく、フリップフロップ１０１ｂ，１０４ｂの出力とリセット値発生回路１０２６，１０５６の出力とを排他的論理和回路１０２１〜１０２４，１０５１〜１０５４によりビット毎に比較し、これらが全て一致していた場合、ＮＯＲ回路１０２５，１０５５は“Ｈ”のリセット信号Ｓ１０３，Ｓ１０６を出力する。
【００６６】
　図４は、ＮＴＳＣ方式において標準信号が入力され、第１のクロックＳ１０９と第２のクロックＳ１１０として、ともに色副搬送波周波数３．５８ＭＨｚの４倍のサンプリング周波数を使用し、水平方向の間引き処理がない場合の水平サンプリング点とメモリのライトアドレスとリードアドレスとの関係を示しており、水平方向の間引きがなく、アドレス数が“２５６”で構成されたメモリを使用した場合を一例として示している。横軸は水平サンプリング点を示しており、水平サンプリング数が１つ増加する毎にアドレス値が“１”づつ増加し、アドレスが最大数を超えると初期アドレス値“０”に戻ることを表わしている。この場合、書き込みアドレスの最大値“２５５”の倍数が水平期間内に第１のクロックでサンプリングされたデータのサンプル数“９１０”付近となる書き込みアドレスを用いてメモリ１０７に記憶し、読み出しアドレスの最大値として上記書き込みアドレスの最大値と等しい値を用いるようにしている。
【００６７】
　図５は、ＮＴＳＣ方式において標準信号が入力され、第１のクロックＳ１０９と第２のクロックＳ１１０として、ともに色副搬送波周波数３．５８ＭＨｚの４倍のサンプリング周波数を使用し、水平方向の間引き処理がない場合の水平サンプリング点とメモリのライトアドレスとリードアドレスとの関係を示しており、メモリの書き込みと読み出し制御においてリミッタ処理を加えた際の水平サンプリング点とメモリのライトアドレスとリードアドレスとの関係を示しており、アドレス数が“２５６”で構成した場合を一例として示している。横軸は水平サンプリング点を示しており、水平サンプリング数が１つ増加する毎にアドレス値が“１”づつ増加し、アドレスが最大数を超えると初期アドレス値“０”に戻ることを表わしている。
【００６８】
　この場合、書き込みアドレスの最大値“２２７”の倍数が水平期間内に第１のクロックでサンプリングされたデータのサンプル数“９１０”付近となる書き込みアドレスを用いてメモリ１０７に記憶し、読み出しアドレスの最大値として上記書き込みアドレスの最大値と等しい値を用いるようにしている。
【００６９】
　図４において、水平同期パルスＳ１０１が入力された際、書き込みアドレスＳ１０２はアドレス値“０”に初期リセットされ、第１のクロック毎に書き込みアドレスＳ１０２はアップカウントされる。ＮＴＳＣ放送では１ライン期間のメモリサイズが９１０アドレスであるので、最大値制御信号Ｓ１１２の最大値を“２５５”に設定すると、最大値“２５５”を超えるとアドレス値は“０”に戻る。いったん書き込み最大値リミッタ１０２をこのように設定すると、書き込みアドレスカウンタ１０１はこのような動作を各１ライン期間毎に複数回繰り返す。即ち、図４の例では、初期リセットから次の水平同期パルスＳ１０１が入力されるまでの間にアドレス値“０”から最大値“２５５”までのアップカウントを３回繰り返し、４回目のアップカウントでは書き込みアドレスＳ１１２のライン最終値は“１４１”で中断となる。これは、この４回目のアップカウントの過程で、水平サンプリング点のカウントが９１０に達し、この９１０をカウントした時点で次の水平同期パルスＳ１０１により書き込みアドレスカウンタ１０２がリセットされるが、このリセットされた時点が４回目のアップカウントでは“１４１”に該当するからである（９１０＝２５６×３＋１４２）。
【００７０】
　一方、読み出しアドレスＳ１０５も書き込みアドレスＳ１０２と同様にアップカウントされるが、そのスタート位置は遅延制御信号Ｓ１１３により例えば書き込みアドレスのライン最終値の半分の値“７１”を遅延調整回路１０３にその遅延差として設定する。これにより、読み出しアドレスＳ１０５は書き込みアドレスＳ１０２より“７２”水平サンプリング点分遅れてアップカウントされる。このため、例えばＮＴＳＣ方式の非標準信号であるビデオテープレコーダを再生した場合に水平同期パルスが乱されて左右に７１クロックのずれが発生したとしても、メモリの書き込みデータを読み出す際に、データの追い越し、追い越されが発生せずに標準信号を構成することができる。
【００７１】
　その際、遅延調整回路１０３を、図３に示すように構成することで、水平同期パルスＳ１０１より所要の遅延量遅れたタイミングで読み出し基準パルスＳ１０４を出力できる。即ち、単発の水平同期パルスＳ１０１が入力されると、これをトリガとして遅延調整用カウンタ１０３ａが自走でアップカウントしてゆき、そのカウント値が遅延調整用デコーダ１０３ｂに設定された遅延制御信号Ｓ１１３の値と等しくなると、読み出し基準パルスＳ１０４を出力し、かつこれにより遅延調整用カウンタ１０３ａをリセットする。ここで遅延調整用デコーダ１０３ｂの設定値を変更することで、水平同期パルスＳ１０１より所望の遅延量遅れたタイミングで読み出し基準パルスＳ１０４を出力できる。
【００７２】
　一方、図５において、水平同期パルスＳ１０１が入力された際、書き込みアドレスＳ１０２はアドレス値“０”に初期リセットされ、第１のクロック毎に書き込みアドレスＳ１０２はアップカウントされ、書き込みアドレスＳ１１２の最大値を“２２７”に設定すると、最大値“２２７”を超えるとアドレス値は“０”に戻ることの繰り返しを次の水平同期パルスＳ１０１が入力されるまで３回繰り返し、さらに、次の水平同期パルスＳ１０１が入力されてリセットされるまでの書き込みアドレスＳ１１２のライン最終値は“２２５”となる（９１０＝２２８×３＋２２６）。読み出しアドレスＳ１０５のスタート位置は遅延制御信号Ｓ１１３により例えば書き込みアドレスのライン最終値の半分の値“１１２”を遅延差として設定することにより、ＮＴＳＣ方式の非標準信号であるビデオテープレコーダを再生した場合に水平同期パルスが乱されて左右に１１２クロックのずれが発生したとしてもメモリの書き込みデータを読み出す際に、データの追い越し、追い越されが発生せずに標準信号を構成することができる。
【００７３】
　ここで、最大メモリアドレス値の整数倍が標準信号状態で規定の水平サンプリング数に近くなるように最大値制御信号Ｓ１１２を設定することにより、即ち、図４に示すように、メモリに分割して書き込む際の書き込みアドレスの最大値の中で一部の値“１４１”が大部分の値“２５５”と大幅に異なるように設定するのではなく、図５に示すように、書き込みアドレスの最大値を、いずれもほぼ同じ値の“２２７”，“２２５”となるように設定することにより、非標準状態の信号が入力されて、水平同期パルスが乱されてもデータの追い越し、追い越されが発生しない範囲を図４の場合に比べてより大幅に広げることができる。
【００７４】
　図６はＰＡＬ方式において標準信号が入力され、第１のクロックＳ１０９と第２のクロックＳ１１０として、色副搬送波周波数４．４３ＭＨｚの４倍のサンプリング周波数をともに使用し、水平方向の間引き処理がない場合の水平サンプリング点とメモリのライトアドレスとリードアドレスとの関係を示しており、水平方向の間引きがなく、アドレス数が“２５６”で構成されたメモリを使用した場合を一例として示している。横軸は水平サンプリング点を示しており、水平サンプリング数が１つ増加する毎にアドレス値が“１”づつ増加し、アドレスが最大数を超えると初期アドレス値“０”に戻ることを表わしている。
【００７５】
　図７はＰＡＬ放送において標準信号が入力され、第１のクロックＳ１０９と第２のクロックＳ１１０として、色副搬送波周波数４．４３ＭＨｚの４倍のサンプリング周波数を使用し、水平方向の間引き処理がない場合の水平サンプリング点とメモリのライトアドレスとリードアドレスの関係を示しており、メモリの書き込みと読み出し制御においてリミッタ処理を加えた際の水平サンプリング点とメモリのライトアドレスとリードアドレスの関係を示しており、アドレス数が“２５６”で構成した場合を一例として示している。横軸は水平サンプリング点を示しており、水平サンプリング数が１つ増加する毎にアドレス値が“１”づつ増加し、アドレスが最大数を超えると初期アドレス値“０”に戻ることを表わしている。
【００７６】
　図６において、水平同期パルスＳ１０１が入力された際、書き込みアドレスＳ１０２はアドレス値“０”に初期リセットされ、第１のクロック毎に書き込みアドレスＳ１０２はアップカウントされる。ＰＡＬ放送では１ライン期間のメモリサイズが１１３５アドレスであるので、最大値制御信号Ｓ１１２の最大値を“２５５”に設定すると、最大値２５５を超えるとアドレス値は“０”に戻ることの繰り返しを次の水平同期パルスＳ１０１が入力されるまで４回繰り返し、さらに、次の水平同期パルスＳ１０１が入力されてリセットされるまでの書き込みアドレスＳ１１２のライン最終値は“１１０”となる（１１３５＝２５６×４＋１１１）。読み出しアドレスＳ１０５のスタート位置は遅延制御信号Ｓ１１３により例えば書き込みアドレスのライン最終値の半分の値“５５”を遅延差として設定することにより、例えばＰＡＬ方式の非標準信号であるビデオテープレコーダを再生した場合に水平同期パルスが乱されて左右に５５クロックのずれが発生したとしてもメモリの書き込みデータを読み出す際に、データの追い越し、追い越されが発生しない回路を構成することができる。
【００７７】
　図７において、水平同期パルスＳ１０１が入力された際、書き込みアドレスＳ１０２はアドレス値“０”に初期リセットされ、第１のクロック毎に書き込みアドレスＳ１０２はアップカウントされ、書き込みアドレスＳ１１２の最大値を“２２６”に設定すると、最大値“２２６”を超えるとアドレス値は“０”に戻ることの繰り返しを次の水平同期パルスＳ１０１が入力されるまで４回繰り返し、さらに、次の水平同期パルスＳ１０１が入力されてリセットされるまでの書き込みアドレスＳ１１２のライン最終値は“２２６”となる（１１３５＝２２７×５）。読み出しアドレスＳ１０５のスタート位置は遅延制御信号Ｓ１１３により例えば書き込みアドレスのライン最終値の半分の値“１１３”を遅延差として設定することにより、ＰＡＬ方式の非標準信号であるビデオテープレコーダを再生した場合に水平同期パルスが乱されて左右に１１３クロックのずれが発生したとしてもメモリの書き込みデータを読み出す際に、データの追い越し、追い越されが発生せずに構成することができる。ここで、最大メモリアドレス値の整数倍が標準信号状態で規定の水平サンプリング数に近くなるように最大値制御信号Ｓ１１２を設定することにより、非標準状態の信号が入力されて、水平同期パルスが乱されてもデータの追い越し、追い越されが発生しない範囲を大幅に広げることができる。
【００７８】
　図８は最大メモリアドレス数を“１２８”で構成し、書き込みアドレスＳ１１２の最大値を“１１３”に設定した場合を示しており、ＮＴＳＣ方式において標準信号が入力され、第１のクロックＳ１０９と第２のクロックＳ１１０として、色副搬送波周波数３．５８ＭＨｚの４倍のサンプリング周波数を使用し、水平方向の間引き処理がない場合の水平サンプリング点とメモリのライトアドレスとリードアドレスとの関係を示しており、メモリの書き込みと読み出し制御においてリミッタ処理を加えた際の水平サンプリング点とメモリのライトアドレスとリードアドレスの関係を示している。横軸は水平サンプリング点を示しており、水平サンプリング数が１つ増加する毎にアドレス値が“１”づつ増加し、アドレスが最大数を超えると初期アドレス値“０”に戻ることを表わしている。
【００７９】
　図８において、水平同期パルスＳ１０１が入力された際、書き込みアドレスＳ１０２はアドレス値“０”に初期リセットされ、第１のクロック毎に書き込みアドレスＳ１０２はアップカウントされる。最大値制御信号Ｓ１１２の最大値を“１１３”に設定すると、最大値１１３を超えるとアドレス値は“０”に戻ることの繰り返しを次の水平同期パルスＳ１０１が入力されるまで７回繰り返し、さらに、次の水平同期パルスＳ１０１が入力されてリセットされるまでの書き込みアドレスＳ１１２のライン最終値は“１１１”となる（９１０＝１１４×７＋１１２）。読み出しアドレスＳ１０５のスタート位置は遅延制御信号Ｓ１１３で書き込みアドレスのライン最終値の半分の値“５６”を遅延差として設定することにより、例えばＮＴＳＣ方式の非標準信号であるビデオテープレコーダを再生した場合に水平同期パルスが乱されて左右に最大５６クロックのずれの発生までメモリの書き込みデータを読み出す際に、データの追い越し、追い越されが発生せずに標準信号を構成することができる。ここで、最大メモリアドレス値の整数倍が標準信号状態で規定の水平サンプリング数に近くなるように最大値制御信号Ｓ１１２を設定することにより、非標準状態の信号が入力されて、水平同期パルスが乱されてもデータの追い越し、追い越されが発生しない範囲を大幅に広げることができる。
【００８０】
　このように、本実施の形態１のクロック変換装置によれば、第１のクロックで処理された信号を第２のクロックに変換する際に、１水平ライン期間の映像信号を保存するメモリのアドレス数を大幅に減らし、１水平ライン期間の映像信号を複数回にわけて書き込み、読み出しを行うことにより、メモリの容量削減ができ、１つの放送方式に対応する場合のみならず、複数の放送方式に対応する場合であっても回路規模を削減することができる。また、メモリアドレスの最大値の整数倍が水平期間のサンプル数の値に近くなるように設定することにより、ビデオテープレコーダを再生した際などの非標準信号が入力されて水平同期パルスが乱された場合においても、書き込まれたデータを追い越し，追い越されがなく、メモリから読み出すことができる。
【００８１】
　なお、上記実施の形態の例では、第１のクロックと第２のクロックは同一の周波数を用いて説明したが、周波数の異なる異種クロックとしても構わない。
　図９はこのように、異種クロックを用い、最大メモリアドレス数を“２２７”で構成した場合を示しており、ＮＴＳＣ方式において標準信号が入力され、第１のクロックＳ１０９として、色副搬送波周波数３．５８ＭＨｚの４倍のサンプリング周波数（＝１４．３ＭＨｚ）を使用し、第２のクロックＳ１１０として、色副搬送波周波数３．３８ＭＨｚの４倍のサンプリング周波数（＝１３．５ＭＨｚ）を使用し、水平方向の間引き処理がない場合の水平サンプリング点とメモリのライトアドレスとリードアドレスとの関係を示しており、遅延調整として、１１４×８５８／９１０＝１０７の水平サンプリングポイント分を設定することで、図５の場合と同様に、例えばＮＴＳＣ方式の非標準信号であるビデオテープレコーダを再生した場合に水平同期パルスが乱されて左右に最大１０７クロックのずれの発生までメモリの書き込みデータを読み出す際に、データの追い越し、追い越されが発生せずに標準信号を構成することができる。但し、９１０および８５８はそれぞれサンプリング周波数が１４．３ＭＨｚおよび１３．５ＭＨｚの場合の、ＩＥＥＥ　ＩＴＵ６５６において規定された水平サンプリング点の個数、１１４は最大メモリアドレス数“２２７”の半分の値である。なお、第１のクロックと第２のクロックとは上記の例に限るものではなく、また、第２のクロックの方が第１のクロックよりも周波数が高い場合であってもよい。また最大メモリアドレス数も“２２７”に限るものでもない。
【００８２】
　また、書き込みと読み出しを別々のクロックに基づいて独立して行うことができるメモリに、このメモリより大容量のデータを複数回にわけて書き込みを行い、複数回に分けて読み出しを行うことによりこのデータを読み出す方法を実行するのであれば、どのようなハードウエア構成で実現されるものであってもよい。
【００８３】
　さらに、上記実施の形態１では、メモリの書き込みアドレスの最大値と読み出しアドレスの最大値とを同じ値となるように設定したが、これらは異なる値であってもよく、解像度が変化する以外は上記実施の形態１と同様の効果を奏する。
【００８４】
　実施の形態２．
　図１０は、実施の形態１によるクロック変換装置を有する映像表示装置を内蔵したテレビジョン受像機の構成を示すブロック図である。図１０において、５０１は地上波アナログ放送用のアンテナ５３０に接続されたチューナ、５０２はデジタル放送入力５３３から入力されたＲＦ入力等のデジタル放送信号をデコードするデジタル放送デコーダ、５０３はチューナ５０１からの映像復調信号，外部ビデオ入力５３１からのＶＣＲ，ＤＶＤプレーヤ等の再生映像信号，デジタル放送デコーダ５０２でデコードしたデジタル映像信号を選択するセレクタ、５０４はチューナ５０１からの音声復調信号，外部オーディオ入力５３２からのＶＣＲ，ＤＶＤプレーヤ等の再生音声信号，デジタル放送デコーダ５０２でデコードしたデジタル音声信号を選択するセレクタ、５２０はセレクタ５０３にて選択された映像信号を処理しモニタ（表示用デバイス）５１０に表示する映像表示装置、５１１はセレクタ５０４にて選択された音声信号を処理し、スピーカ５１２に出力する音声処理部である。
【００８５】
　また、映像表示装置５２０において、５０５はセレクタ５０３の出力をＡ／Ｄ変換部（図示せず）に入力して得られるデジタル映像信号を第１のクロックに同期して処理する第１の映像処理を行う第１の映像処理部、５０５ａはその内部のセレクタ、５０５ｂは第１の映像処理部５０５にクロックを供給する水晶発振器、５０６は第１の映像処理部５０５の出力を記憶するメモリ、５０８はマイコン５０９による設定によりメモリ５０６を制御するメモリ制御部、５０７はメモリ５０６を介して得られた第１の映像処理部５０５の出力を第２のクロックに同期して処理する第２の映像処理を行う第２の映像処理部、５０７ａは第２のクロックを生成するＰＬＬである。また、５５０はメモリ５０６，メモリ制御部５０８およびマイコン５０９からなるクロック変換部であり、実施の形態１のクロック変換装置に相当し、メモリ制御部５０８は図１の第１のカウンタ回路部１０，第２のカウンタ回路部１１および遅延調整回路１０３からなり、マイコン５０９は図２のリミット値発生回路（レジスタ）１０２６，１０５６に対し、図１の最大値制御信号Ｓ１１２によりそのカウントの上限値を設定し、図１の遅延調整回路１０３に対し、遅延差信号Ｓ１１３によりその遅延量を設定する。また、チューナ５０１は図１の第１のカウンタ回路部１０および第２のカウンタ回路部１１に対し、直接および遅延調整回路１０３を介して水平同期パルスＳ１０１を出力する。
【００８６】
　なお、映像表示装置５２０は１個の半導体集積回路により構成されていてもよく、マイコン５０９やメモリ５０６はその内部に搭載するものであっても、外付けで接続するものであってもよい。また、マイコン５０９は選局用の選局マイコンを用いてもよい。
【００８７】
　次に動作について説明する。
　まず、セレクタ５０３，５０４で地上波アナログ放送の受信かＶＣＲ(Video Casette Recorder)，ＤＶＤ(Digital Versatile Disk)等のパッケージ系メディアの再生か、デジタル放送の受信かを選択する。まず、地上波アナログ放送の受信が選択されたものとする。アンテナ５３０により受信された地上波アナログＴＶ放送は、チューナ５０１で所望のチャンネルが選局され、その復調出力としてのアナログコンボジットビデオ信号および音声復調信号が、それぞれセレクタ５０３および５０４を介して映像表示装置５２０および音声処理部５１１に入力される。
【００８８】
　映像表示装置５２０に入力されたアナログコンボジットビデオ信号は、図示しないＡ／Ｄ変換部によりデジタル信号に変換されて第１の映像処理部５０５に出力され、この第１の映像処理部５０５は、ＮＴＳＣ，ＰＡＬ等の放送方式に応じた周波数の第１のクロックに基づいてＹ／Ｃ分離や色復調などの映像信号処理を行う。この映像信号処理後のＹ信号および色差信号は第１の映像処理部５０５内のセレクタ５０５ａを介して出力され、この出力された映像信号は、第２のクロックに乗せ代えるべくメモリ５０６に入力される。メモリ５０６で第２のクロックに乗せ代えられた映像信号は、第２の映像処理部５０７により表示処理、即ち、コントラストやブライトネスのゲインを変える等の画質改善処理、ならびに映像信号のクロックへの同期およびＲＧＢ信号への変換、が第２のクロックに同期して行われる。水晶発振器５０５ｂから得られる第１のクロックは、例えばバーストロッククロック等と呼ばれる、バースト信号に同期したものであり、放送方式に応じてその周波数が決まるのに対し、ＰＬＬ回路５０７ａから得られる第２のクロックは、水平ラインロッククロック等と呼ばれる、水平周波数に同期したものであり、モニタ５１０の画面サイズに応じてその周波数が決定される。この第２の映像処理部５０７より出力されたＲＧＢ信号は、モニタ５１０によりその映像が映し出される。
【００８９】
　一方、セレクタ５０４で選択されたチューナ５０１からの音声復調信号は音声処理部５１１により音声信号処理が行われ、スピーカ５１２によりその音声が出力される。
【００９０】
　また、セレクタ５０３，５０４により外部ビデオ入力５３１，外部オーディオ入力５３２を選択することで、これらに接続されたＶＣＲ，ＤＶＤ等からの再生アナログ信号を選択することができる。この場合の動作はチューナ５０１を選択した場合と同様である。
【００９１】
　これに対し、デジタル放送デコーダ５０２の出力を選択した場合、そのデジタル映像出力は、デジタル放送デコーダ５０２から出力された時点で既にＹ信号および色差信号に分離されているので、第１の映像処理部５０５では殆ど処理を行わず、その内部をスルーで通過し、第１の映像処理部５０５内のセレクタ５０５ａを介してメモリ５０６に出力される。
【００９２】
　ところで、このメモリ５０６は図１のメモリ１０７に対応するもので、メモリ制御部５０８の制御により、１水平期間分の映像信号を複数回に分けて書き込み，読み出すことで、メモリ５０６の容量を、１水平期間よりも削減できるものとしている。
【００９３】
　メモリ制御部５０８は図１の第１のカウンタ回路部１０，第２のカウンタ回路部１１および遅延調整回路１０３から構成されるもので、放送方式に応じて、書き込み最大値リミッタ１０２および読み出し最大値リミッタ１０５のリミッタ値を選局マイコン等のマイコン５０９により設定している。なお、図１の補間回路１０６は第１の映像処理部５０５に含まれるものである。
【００９４】
　図１１はこのマイコン５０９の処理フローを示すもので、ステップＳ１（判定ステップ）において、受信したＴＶ信号の放送方式を判別することで第１の映像処理部５０５に入力されるデジタル映像信号の放送方式を判別する。この判別は例えば垂直同期信号の周波数が５０Ｈｚか６０ＨｚかでＰＡＬ方式かＮＴＳＣ方式かを判別し、水平同期信号の周波数を検出することで、ＰＡＬ方式やＮＴＳＣ方式を細分類する等の複数の処理によりこれを行う。また、これら周波数の判定は、チューナ５０１から出力される同期信号（図示せず）の出力をマイコン５０９に入力することによりこれを行う。次に、ステップＳ２（検索ステップ）において、放送方式毎に予め算出しておいたリミッタ値（カウント値の上限）を示すテーブルをサーチし、ステップＳ３（設定ステップ）において、この検索したリミッタ値を、第１，第２のカウンタ回路部の１０，１１のレジスタ、即ちデコーダ１０２ａ，１０５ａのリミット値発生回路１０２６，１０５６にセットする。
【００９５】
　このリミッタ値は放送方式を変更しない限り１度セットしておけばよく、これにより、メモリ制御部５０８は例えば図９に示すようなアドレスを順次発生し、１水平ラインのデータをこれより少ない容量のメモリに複数回に分けて書き込み、第ｎ回（ｎは１以上の整数）の書き込みが半分終了した時点で第ｎ回の読み出しを開始し、同一のメモリに第ｎ＋１回のデータの上書きを半分行った時点で、第ｎ回目の読み出しが完了するため、データの追い越しや追い越されが発生することなく、少ないメモリ容量を活用して第１のクロックから第２のクロックへのデータの乗せ代えを行うことができる。
【００９６】
　これにより、様々な放送方式のＴＶ放送を受信する場合であっても、映像信号を第１のクロックから第２のクロックに乗せ代える際に、その乗せ代えに用いるメモリの容量を、１水平期間分よりも少ないものとすることができる。
【００９７】
　このように、本実施の形態２のテレビジョン受像機によれば、テレビジョン受像機などの映像表示装置において、映像信号を第１のクロックから第２のクロックに乗せ代える際に、その乗せ代えに用いるメモリの容量を、１水平期間分よりも少ないものとすることができ、回路規模や回路面積の縮小，消費電力の削減等を達成できる他、マイコンによりレジスタに書き込むリミッタ値を変更することで、異なる放送方式のＴＶ放送を受信する場合にも、回路構成を変更することなく上述のメリットを享受できる。
【００９８】
　なお、本実施の形態２では、マイコンによりレジスタに書き込むリミッタ値を変更するようにしたが、これは手動操作で値を設定するようにしてもよい。
【００９９】
　また、上記実施の形態２では、デジタル放送対応の地上波アナログ放送用のテレビジョン受像機を例にとって説明したが、地上波アナログ放送専用あるいはデジタル放送専用のテレビジョン受像機であってもよく、さらには、外部から入力される種々の映像ソースを表示するディスプレイとしての映像表示装置であってもよい。
【０１００】
　さらに、第１のクロックから第２のクロックへの乗せ代えは、いわゆるピクチャインピクチャを実現するためにこれを行ってもよい。
【０１０１】
　また、上記実施の形態１，２では、第１，第２のカウンタ回路部はアップカウントを行う場合を示したが、これはダウンカウントを行うようにしてもよい。
【産業上の利用可能性】
【０１０２】
　１水平期間等の所定期間分のデータをこれより少ない容量のメモリに書き込むことができ、映像表示装置等において、データのクロックを乗せ代える場合等に用いて、その回路規模を縮小するのに適している。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態１に係わるクロック変換装置の構成を示すブロック図
【図２】本発明の実施の形態１に係わるクロック変換装置の第１，第２のカウンタ回路部の内部の構成を示すブロック図であり、図２(a)はその書き込みアドレスカウンタ，読み出しアドレスカウンタおよび書き込み最大値リミッタ，読み出し最大値リミッタの内部構成を示すブロック図、図２(b)は書き込み最大値リミッタ，読み出し最大値リミッタのデコーダの内部構成を示すブロック図
【図３】本発明の実施の形態１に係わるクロック変換装置の遅延調整回路の内部構成を示すブロック図
【図４】本発明の実施の形態１に係わるクロック変換装置のＮＴＳＣ方式の２５６アドレスメモリ使用時の書き込み読み出しアドレスを示す図
【図５】本発明の実施の形態１に係わるクロック変換装置のＮＴＳＣ方式の２５６アドレスメモリ使用時の書き込み読み出しアドレスを示す図
【図６】本発明の第１の実施の形態に係わるクロック変換装置のＰＡＬ方式の２５６アドレスメモリ使用時の書き込み読み出しアドレスを示す図
【図７】本発明の第１の実施の形態に係わるクロック変換装置のＰＡＬ方式の２５６アドレスメモリ使用時の書き込み読み出しアドレスを示す図
【図８】本発明の第１の実施の形態に係わるクロック変換装置のＮＴＳＣ方式の１２８アドレスメモリ使用時の書き込み読み出しアドレスを示す図
【図９】本発明の実施の形態１に係わるクロック変換装置のＮＴＳＣ方式の２５６アドレスメモリ使用時の第１のクロックと第２のクロックとの周波数が異なる場合の書き込み読み出しアドレスを示す図
【図１０】本発明の実施の形態２に係わる映像表示装置を有するテレビジョン受像機の構成を示すブロック図
【図１１】本発明の実施の形態２に係わる映像表示装置のマイコンの制御動作を表すフローチャートを示す図
【符号の説明】
【０１０４】
　１０　第１のカウンタ回路部
　１１　第２のカウンタ回路部
　１０１　書き込みアドレスカウンタ
　１０２　書き込み最大値リミッタ
　１０３　遅延調整回路
　１０４　読み出しアドレスカウンタ
　１０１ａ，１０４ａ　セレクタ
　１０１ｂ，１０４ｂ　フリップフロップ
　１０１ｃ，１０４ｃ　加算器
　１０１ｄ，１０４ｄ　ＯＲ回路
　１０２ａ，１０５ａ　デコーダ
　１０２ｂ，１０５ｂ　初期値発生回路
　１０２１〜１０２４，１０５１〜１０５４　排他的論理和回路
　１０２５，１０５５　ＮＯＲ回路
　１０３ａ　遅延調整用カウンタ
　１０３ｂ　遅延調整用デコーダ
　１０５　読み出し最大値リミッタ
　１０６　補間回路
　１０７　書き込みと読み出しとが別々に制御できるメモリ
　５００　テレビジョン受像機
　５０１　チューナ
　５０２　デジタル放送デコーダ
　５０３，５０４　セレクタ
　５０５　第１の映像処理部
　５０５ａ　セレクタ
　５０６　メモリ
　５０７　第２の映像処理部
　５０８　メモリ制御部
　５０９　マイコン
　５１０　モニタ
　５１１　音声処理部
　５１２　スピーカ
　５２０　映像表示装置
　５５０　クロック変換部
　Ｓ１　放送方式を判別する判定ステップ
　Ｓ２　放送方式毎に算出しておいたリミッタ値のテーブルサーチを行う検索ステップ
　Ｓ３　リミッタ値をレジスタに設定する設定ステップ
　Ｓ１０１　水平同期パルス
　Ｓ１０２　書き込みアドレス
　Ｓ１０４　読み出し基準パルス
　Ｓ１０５　読み出しアドレス
　Ｓ１０８　補間処理された映像信号
　Ｓ１０９　第１のクロック
　Ｓ１１０　第２のクロック
　Ｓ１１１　出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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