(57)【要約】【課題】不揮発性半導体記憶装置において、書込み速度を維持したまま、浮遊ゲートの短チャネル効果を改善する。【解決手段】半導体基板１００中に形成されたウェル１０１中であって、第１ゲート１０８下に、第１半導体領域１０２を設け、さらに、その下部に第３半導体領域１０４を設け、第２ゲート１０９下に、第２半導体領域１０３を設け、さらに、その下部に第４半導体領域１０５を設け、これら４つの半導体領域の不純物濃度を、第１半導体領域１０２、第２半導体領域１０３、第３半導体領域１０４、第４半導体領域１０５の順に高濃度とする。その結果、第１ゲート１０８から構成されるＭＯＳのパンチスルーを抑制し、かつドレインディスターブ耐性を向上させることができる。【選択図】    図７
2004179475.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板中に形成されたソース、ドレイン領域と、
（ｂ）前記ソース、ドレイン領域間上の前記半導体基板上に第１絶縁膜を介して形成された第１ゲートおよび第２ゲートと、
（ｃ）前記第１ゲート上に第２絶縁膜を介して形成された第３ゲートと、
（ｄ）前記第１ゲート下の前記半導体基板中に形成された第１半導体領域と、
（ｅ）前記第２ゲート下の前記半導体基板中に形成された第２半導体領域と、
（ｆ）前記第１半導体領域下に形成された第３半導体領域と、
（ｇ）前記第２半導体領域下に形成された第４半導体領域と、
を有し、
（ｈ）前記第１から第４半導体領域は、
（ｈ１）前記ソース、ドレイン領域と逆導電型の不純物で構成され、
（ｈ２）前記第１から第４半導体領域の前記不純物の平均濃度は、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域の順に高いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１および第２半導体領域は、前記半導体基板の表面から１０ｎｍ以内の領域に形成され、
前記第３および第４半導体領域は、前記半導体基板の表面から深さ方向に、１０ｎｍ以上１００ｎｍ以下の領域に形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１半導体領域の前記半導体基板の表面近傍の不純物濃度が、１．７×１０１７ｃｍ−３以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第２半導体領域の前記半導体基板の表面近傍の不純物濃度が、６．０×１０１７ｃｍ−３以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第３半導体領域の不純物濃度が、８．０×１０１７ｃｍ−３以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記第４半導体領域の不純物濃度が、１．０×１０１８ｃｍ−３以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記第２半導体領域の不純物濃度が、２．５×１０１７ｃｍ−３以上、６．０×１０１７ｃｍ−３以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記第３半導体領域の不純物濃度が、８．０×１０１７ｃｍ−３以上、３．０×１０１８ｃｍ−３以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記第４半導体領域の不純物濃度が、１．０×１０１８ｃｍ−３以上、３．０×１０１８ｃｍ−３以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
（ａ）半導体基板中に形成されたソース、ドレイン領域と、
（ｂ）前記ソース、ドレイン領域間上の前記半導体基板上に第１絶縁膜を介して形成された第１ゲートおよび第２ゲートと、
（ｃ）前記第１ゲート上に第２絶縁膜を介して形成された第３ゲートと、
（ｄ）前記第１ゲート下の前記半導体基板中に形成された第１半導体領域と、
（ｅ）前記第２ゲート下の前記半導体基板中に形成された第２半導体領域と、
（ｆ）前記第１半導体領域下に形成された第３半導体領域と、
（ｇ）前記第２半導体領域下に形成された第４半導体領域と、
を有し、
（ｈ）前記第１から第４半導体領域のうち、
（ｈ１）前記第１半導体領域は、前記ソース、ドレイン領域と同じ導電型の不純物で構成され、前記第２から第４半導体領域は、前記ソース、ドレイン領域と逆導電型の不純物で構成され、
（ｈ２）前記第２から第４半導体領域の前記不純物の平均濃度は、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域の順に高いことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
前記第１および第２半導体領域は、前記半導体基板の表面から１０ｎｍ以内の領域に形成され、
前記第３および第４半導体領域は、前記半導体基板の表面から深さ方向に、１０ｎｍ以上１００ｎｍ以下の領域に形成されていることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記第２半導体領域の前記半導体基板の表面近傍の不純物濃度が、６．０×１０１７ｃｍ−３以下であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１３】
前記第３半導体領域の不純物濃度が、８．０×１０１７ｃｍ−３以上であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１４】
前記第４半導体領域の不純物濃度が、１．０×１０１８ｃｍ−３以上であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１５】
（ａ）半導体基板中に形成されたソース、ドレイン領域と、
（ｂ）前記ソース、ドレイン領域間上の前記半導体基板上に第１絶縁膜を介して形成された第１ゲートおよび第２ゲートと、
（ｃ）前記第１ゲート上に第２絶縁膜を介して形成された第３ゲートと、
（ｄ）前記第１ゲート下の前記半導体基板中に形成された第１半導体領域と、
（ｅ）前記第２ゲート下の前記半導体基板中に形成された第２半導体領域と、
（ｆ）前記第１半導体領域下に形成された第３半導体領域と、
（ｇ）前記第２半導体領域下に形成された第４半導体領域と、
を有し、
（ｈ）前記第１半導体領域を構成する不純物の平均濃度は、
（ｈ１）前記第２半導体領域を構成する不純物の平均濃度より低く、
（ｈ２）前記第３半導体領域を構成する不純物の平均濃度より低いことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
前記第１および第２半導体領域は、前記半導体基板の表面から１０ｎｍ以内の領域に形成され、
前記第３および第４半導体領域は、前記半導体基板の表面から深さ方向に、１０ｎｍ以上１００ｎｍ以下の領域に形成されていることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１半導体領域の前記半導体基板の表面近傍の不純物濃度は、１．７×１０１７ｃｍ−３以下であり、前記第２半導体領域の前記半導体基板の表面近傍の不純物濃度は、６．０×１０１７ｃｍ−３以下であり、前記第３半導体領域の不純物濃度は、８．０×１０１７ｃｍ−３以上であることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項１８】
（ａ）半導体基板中に形成されたソース、ドレイン領域と、
（ｂ）前記ソース、ドレイン領域間上の前記半導体基板上に第１絶縁膜を介して形成された第１ゲートおよび第２ゲートと、
（ｃ）前記第１ゲート下の前記半導体基板中に形成された第１半導体領域と、
（ｄ）前記第２ゲート下の前記半導体基板中に形成された第２半導体領域と、
（ｅ）前記第１半導体領域下に形成された第３半導体領域と、
（ｆ）前記第２半導体領域下に形成された第４半導体領域と、
を有し、
（ｇ）前記第１から第４半導体領域は、
（ｇ１）前記ソース、ドレイン領域と逆導電型の不純物で構成され、
（ｇ２）前記第１から第４半導体領域の前記不純物の平均濃度は、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域の順に高いことを特徴とする不揮発性半導体記憶装置。
【請求項１９】
前記第１および第２半導体領域は、前記半導体基板の表面から１０ｎｍ以内の領域に形成され、
前記第３および第４半導体領域は、前記半導体基板の表面から深さ方向に、１０ｎｍ以上１００ｎｍ以下の領域に形成されていることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２０】
前記第１半導体領域の前記半導体基板の表面近傍の不純物濃度が、１．７×１０１７ｃｍ−３以下であることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２１】
前記第２半導体領域の前記半導体基板の表面近傍の不純物濃度が、６．０×１０１７ｃｍ−３以下であることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２２】
前記第３半導体領域の不純物濃度が、８．０×１０１７ｃｍ−３以上であることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２３】
前記第４半導体領域の不純物濃度が、１．０×１０１８ｃｍ−３以上であることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２４】
前記第２半導体領域の不純物濃度が、２．５×１０１７ｃｍ−３以上、６．０×１０１７ｃｍ−３以下であることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２５】
前記第３半導体領域の不純物濃度が、８．０×１０１７ｃｍ−３以上、３．０×１０１８ｃｍ−３以下であることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２６】
前記第４半導体領域の不純物濃度が、１．０×１０１８ｃｍ−３以上、３．０×１０１８ｃｍ−３以下であることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２７】
（ａ）半導体基板中に第１導電型の不純物を注入することにより第１半導体領域及びその下層に位置し、前記第１半導体領域より不純物濃度が高い第２半導体領域を形成する工程と、
（ｂ）前記半導体基板上に第１絶縁膜を介して第１ゲートを形成する工程と、
（ｃ）前記第１ゲートの第１端部に前記第１導電型と逆導電型である第２導電型のソース、ドレイン領域を形成する工程と、
（ｄ）前記第１ゲートの前記第１端部と対向する第２端部側から前記半導体基板中に前記第１導電型の不純物を斜めに注入することにより前記第１ゲート下の前記半導体基板中に前記第１半導体領域より前記第１導電型の不純物濃度が高い第３半導体領域及びその下層に位置し、前記第３半導体領域より前記第１導電型の不純物濃度が高い第４半導体領域を形成する工程と、
（ｅ）前記第１ゲートの前記第２端部側の前記半導体基板上に、第２絶縁膜を介して第２ゲートを形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２８】
前記第２半導体領域の前記第１導電型の不純物濃度は、前記第３半導体領域の前記第１導電型の不純物濃度より高く、前記第４半導体領域の前記第１導電型の不純物濃度より低いことを特徴とする請求項２７記載の不揮発性半導体記憶装置の製造方法。
【請求項２９】
前記第１および第２半導体領域は、前記半導体基板の表面から１０ｎｍ以内の領域に形成され、
前記第３および第４半導体領域は、前記半導体基板の表面から深さ方向に、１０ｎｍ以上１００ｎｍ以下の領域に形成されていることを特徴とする請求項２７記載の不揮発性半導体記憶装置の製造方法。
【請求項３０】
前記第１半導体領域の前記半導体基板の表面近傍の不純物濃度は、１．７×１０１７ｃｍ−３以下であり、前記第２半導体領域の前記半導体基板の表面近傍の不純物濃度は、６．０×１０１７ｃｍ−３以下であり、前記第３半導体領域の不純物濃度は、８．０×１０１７ｃｍ−３以上であり、前記第４半導体領域の不純物濃度は、１．０×１０１８ｃｍ−３以上であることを特徴とする請求項２７記載の不揮発性半導体記憶装置の製造方法。
【請求項３１】
（ａ）半導体基板中に第１導電型の不純物を注入することにより第１半導体領域及びその下層に位置し、前記第１半導体領域より不純物濃度が高い第２半導体領域を形成する工程と、
（ｂ）前記半導体基板上に第１絶縁膜を介して第１ゲートを形成する工程と、
（ｃ）前記第１ゲートの第１端部に前記第１導電型と逆導電型である第２導電型のソース、ドレイン領域を形成する工程と、
（ｄ）前記第１ゲートの前記第１端部と対向する第２端部側の前記半導体基板中に前記第１導電型の不純物を注入することにより前記第１半導体領域より前記第１導電型の不純物濃度が高い第３半導体領域及びその下層に位置し、前記第３半導体領域より前記第１導電型の不純物濃度が高い第４半導体領域を形成する工程と、
（ｅ）前記第１ゲートの前記第２端部側の前記半導体基板上に、第２絶縁膜を介して第２ゲートを形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３２】
前記第２半導体領域の前記第１導電型の不純物濃度は、前記第３半導体領域の前記第１導電型の不純物濃度より高く、前記第４半導体領域の前記第１導電型の不純物濃度より低いことを特徴とする請求項３１記載の不揮発性半導体記憶装置の製造方法。
【請求項３３】
前記第１および第２半導体領域は、前記半導体基板の表面から１０ｎｍ以内の領域に形成され、
前記第３および第４半導体領域は、前記半導体基板の表面から深さ方向に、１０ｎｍ以上１００ｎｍ以下の領域に形成されていることを特徴とする請求項３１記載の不揮発性半導体記憶装置の製造方法。
【請求項３４】
前記第１半導体領域の前記半導体基板の表面近傍の不純物濃度は、１．７×１０１７ｃｍ−３以下であり、前記第２半導体領域の前記半導体基板の表面近傍の不純物濃度は、６．０×１０１７ｃｍ−３以下であり、前記第３半導体領域の不純物濃度は、８．０×１０１７ｃｍ−３以上であり、前記第４半導体領域の不純物濃度は、１．０×１０１８ｃｍ−３以上であることを特徴とする請求項３１記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、微細化、高信頼化に対応した技術に関するものである。
【０００２】
【従来の技術】
電気的書換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯パーソナルコンピュータやデジタルスチルカメラなどの小型携帯情報機器のファイル（記憶装置）として急速に需要が拡大している。
【０００３】
その市場の拡大にはメモリセルの面積縮小によるビットコストの低減が重要な要素であり、例えば、非特許文献１（１９９６年１１月１０日、応用物理学会発行、「応用物理」第６５巻１１号、ｐ１１１４〜ｐ１１２４）に記載されているように、これを実現する様々なセル方式が提案されている。
【０００４】
また、例えば、特許文献１（特開２００１−２８４２８号公報）には、図１に示すような構成のメモリセルが記載されている。このメモリセルは、３層ポリシリコンゲートを用いた仮想接地型のメモリセルである。
【０００５】
すなわち、このメモリセルは、半導体基板中のウェルに形成された半導体領域および３つのゲートから構成される。３つのゲートは、第１ゲート１０８（浮遊ゲート）、第２ゲート１０９（選択ゲート）、第３ゲート１１０（制御ゲート）である。第１ゲート１０８は、隣接する２つの第２ゲート１０９間の隙間に形成されている。第１ゲート１０８とウェル（半導体基板１００）は第１絶縁膜１１１により、第１ゲート１０８と第２ゲート１０９は第２絶縁膜１１２により、第１ゲート１０８と第３ゲート１１０は第３絶縁膜１１３により、それぞれ絶縁されている。また、第２ゲート１０９とウェルは第４絶縁膜１１４により絶縁されている。
【０００６】
第３ゲート１１０は行方向（Ｘ方向）に接続され、ワード線を形成する。第２ゲート１０９はワード線に垂直な列方向（Ｙ方向）に延在して配置されている。ソース拡散層１０６およびドレイン拡散層１０７は、ワード線に垂直方向（列方向）に配置され、メモリセルのローカルデータ線として機能する。ソース拡散層１０６およびドレイン拡散層１０７は、隣接するメモリセルで共用され、これにより行方向のピッチ縮小を図っている。
【０００７】
図１記載のメモリセルにおいて、書込み、読出し、消去動作時の印加電圧条件の一例を、それぞれ図２〜図４を用いて説明する。
【０００８】
選択セルＡの書込み時には、図２に示すように第２ゲートに１Ｖ、選択ワード線に１５Ｖ、ソースに０Ｖ、ドレインに５Ｖを印加する。この電圧条件では、第１ゲート下のソース拡散層側のチャネル部に強い電界が発生し、同部においてホットエレクトロンが発生し、第１ゲートに電子が注入されることで、メモリセルのしきい値が上昇する。このような書き込み方式を、ソース  サイド  インジェクション  ホットエレクトロン書込み方式という。
【０００９】
このＳＳＩ（Ｓｏｕｒｃｅ−Ｓｉｄｅ−Ｉｎｊｅｃｔｉｏｎ）書込みは、高効率でホットエレクトロンを発生できるため、少ないチャネル電流でメモリセルを書込むことができる。
【００１０】
したがって、チップ内の電源電圧の電流供給能力を超えない範囲で、複数のメモリセルを並列で書込むことができ、書込みのスループットを上げることができる。このとき、図２中の選択セルＡと非選択セルＢ素子分離は、ドレイン拡散層とオーバーラップしている第２ゲートが担う。
【００１１】
読出し時には、図３に示すように、第２ゲートに３．５Ｖ、ソースに１Ｖ、ドレインに０Ｖを印加してメモリセルのしきい値を判定する。選択セルＡと非選択セルＢとの素子分離は、書込み時と同様に、ドレイン拡散層とオーバーラップしている第２ゲートが担う。
【００１２】
メモリセル消去時には、図４に示すように、選択ワード線に−１８Ｖ、ソースに０Ｖ、ドレインに０Ｖ、第２ゲートに０Ｖを印加する。これにより第１ゲートからウェルに電子が放出され、しきい値が低下する。
【００１３】
ＳＳＩ書込みを高速化する技術としては、例えば特許文献２（特開平３−１７４７７７号公報）にその開示がある。
【００１４】
特許文献２には、図５に示すような構成のメモリセルが記載されている。このメモリセルは、第１ゲート４０８（浮遊ゲート）と第３ゲート４１０（制御ゲート）により構成された積層ゲートと、サイドウォールで形成された第２ゲート４０９（選択ゲート）から成るフラッシュメモリである。
【００１５】
このメモリセルにおいては、ＳＳＩ書込みを更に高速化するために、ウェル４０１中の、第１ゲート４０８下に位置する第１半導体領域４０２の濃度を、第２ゲート４０９下に位置する第２半導体領域４０３の濃度より低濃度化することにより、第１ゲート−第２ゲート間下のチャネル部分の電界強度を増大させ、第１ゲート４０８に注入される電子の効率を高くしている。
【００１６】
また、第２半導体領域４０３を高濃度化することにより、第２ゲートにより構成されるＭＯＳ（以下、第２ゲートＭＯＳと称す）の、チャネル電流のカットオフ特性を向上させている。なお、４１８は、ダミーゲート、４０６は、ソース拡散層、４０７は、ドレイン拡散層、４１１，４１２、４１３、４１４は、それぞれ第１、第２、第３および第４絶縁膜であり、４１５は、第５絶縁膜である。また、４１７は、シリコン酸化膜である。
【００１７】
【特許文献１】
特開２００１−２８４２８号公報
【００１８】
【特許文献２】
特開平３−１７４７７７号公報
【００１９】
【非特許文献１】
１９９６年１１月１０日、応用物理学会発行、「応用物理」第６５巻１１号、ｐ１１１４〜ｐ１１２４
【００２０】
【発明が解決しようとする課題】
しかしながら、書込み高速化を実現するために、図１に記載のメモリセルに、図５に記載の半導体領域構造を適用し、さらにメモリセルの微細化を進めると、以下に示す問題（課題）が生じる。
【００２１】
（課題１）
図２に示す選択セルに書込みを行う場合には、非選択セルＣは書込み禁止である。非選択セルＣには、選択セルＡと同じ第２ゲート電圧が印加されるため、第２ゲート１０９下にはチャネルが形成されている。
【００２２】
図１に示すメモリセルでは、チップに搭載する電源電圧の電流供給能力を超えない範囲で複数のメモリセルを並列に書込むことにより、書込みのスループットを向上している。
【００２３】
第１半導体領域の低濃度化にともない、第１ゲートから構成されるＭＯＳ（以下、第１ゲートＭＯＳと称す）がパンチスルーすると、非選択セルＣのソース−ドレイン間にパンチスルー電流が流れてしまい、並列書込みセル数が減少するため、チップとしての書込みのスループットが低下してしまう。
【００２４】
（課題２）
図２において、選択セルＡと非選択セルＢの素子分離特性を向上させるために、第２ゲート１０９下の半導体領域を高濃度化すると、第２ゲートＭＯＳのしきい値が大きくなる。
【００２５】
したがって、選択セルＡ書込み時の第２ゲートＭＯＳ印加電圧が大となる。その結果、第１ゲート１０８と第２ゲート１０９の容量結合比による第１ゲート電位が増加する。
【００２６】
図２中の非選択セルＣにおいては、第１ゲート１０８電位が増加し、チャネルリーク電流が増加する。これにより、ドレイン近傍のチャネル部でホットエレクトロンが発生し、非選択セルＣの第１ゲート１０８に注入されることで、しきい値が変動してしまう（以下、このしきい値が変動する現象をドレインディスターブと称す）。
【００２７】
本発明の目的は、不揮発性半導体記憶装置のメモリセルにおいて、書込み速度を維持したまま、上記課題を解決する半導体領域構造を提供することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００２９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
本発明の半導体集積回路装置は、（ａ）半導体基板中に形成されたソース、ドレイン領域と、（ｂ）前記ソース、ドレイン領域間上の前記半導体基板上に第１絶縁膜を介して形成された第１ゲートおよび第２ゲートと、（ｃ）前記第１ゲート上に第２絶縁膜を介して形成された第３ゲートと、（ｄ）前記第１ゲート下の前記半導体基板中に形成された第１半導体領域と、（ｅ）前記第２ゲート下の前記半導体領域中に形成された第２半導体領域と、（ｆ）前記第１半導体領域下に形成された第３半導体領域と、（ｇ）前記第２半導体領域下に形成された第４半導体領域と、を有し、（ｈ）前記第１から第４半導体領域は、（ｈ１）前記ソース、ドレイン領域と逆導電型の不純物で構成され、（ｈ２）前記第１から第４半導体領域の前記不純物の平均濃度は、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域の順に高いものである。
【００３１】
また、本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板中に第１導電型の不純物を注入することにより第１半導体領域及びその下層に位置し、前記第１半導体領域より前記不純物濃度が高い第２半導体領域を形成する工程と、（ｂ）前記半導体基板上に第１絶縁膜を介して第１ゲートを形成する工程と、（ｃ）前記第１ゲートの第１端部に前記第１導電型と逆導電型である第２導電型のソース、ドレイン領域を形成する工程と、（ｄ）前記第１ゲートの前記第１端部と対向する第２端部側から半導体基板中に前記第１導電型の不純物を斜めに注入することにより前記第１ゲート下の前記半導体基板中に前記第１半導体領域より前記第１導電型の不純物濃度が高い第３半導体領域及びその下層に位置し、前記第３半導体領域より前記第１導電型の不純物濃度が高い第４半導体領域を形成する工程と、（ｅ）前記第１導電型のゲートの前記第２端部側の前記半導体基板上に、第２絶縁膜を介して第２ゲートを形成する工程と、を有するものである。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。なお、各実施の形態においては、説明を分かりやすくするため半導体領域等に「第１」、「第２」等を付けて説明しているが、これらの表記と請求項記載の「第１」、「第２」等は必ずしも一致するものではない。
【００３３】
（実施の形態１）
図６は、本発明の実施の形態１である不揮発性半導体記憶装置（メモリセル）の一例を示した部分平面図であり、図７〜図９は、各々、図６におけるＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’断面図である。なお、図６において、図面を見やすくするために一部の部材は省略している。
【００３４】
図５に示したメモリセルにおいては、半導体基板４００の深さ方向の議論がなされていないのに対し、本実施の形態１では、図７に示すように第１ゲート１０８および第２ゲート１０９下のウェル１０１中に、半導体領域を、それぞれ２領域ずつ形成している。
【００３５】
すなわち、本実施の形態においては、第１ゲート１０８下のウェル１０１中には、第１半導体領域１０２が形成され、この第１半導体領域下には、より高濃度の第３半導体領域１０４が形成されている。また、第２ゲート１０９下のウェル１０１中には、第２半導体領域１０３が形成され、この第１半導体領域下には、より高濃度の第４半導体領域１０５が形成されている。
【００３６】
さらに、これらの半導体領域の不純物平均濃度は、第１半導体領域１０２、第２半導体領域１０３、第３半導体領域１０４、第４半導体領域１０５の順に高濃度である。
【００３７】
また、第３半導体領域１０４および第４半導体領域１０５は、ソース拡散層１０６およびドレイン拡散層領域１０７と比較して、半導体基板１００のより深い位置まで延びている。
【００３８】
このような半導体領域構造によって、前記課題１に対しては、第３半導体領域１０４の不純物濃度を第１半導体領域１０２より高濃度化することにより、ドレイン空乏層の伸長を抑制し、パンチスルー耐性を向上させている。
【００３９】
また、前記課題２に対しては、第４半導体領域１０５の不純物濃度を第３半導体領域１０４より高濃度化することにより、書込み時および読出し時の選択セルの隣りの非選択セルとの素子分離特性を向上させながら、第２半導体領域１０３の不純物濃度を第３半導体領域１０４より低濃度化することにより、第２ゲートＭＯＳのしきい値電圧を低下させ、第１ゲート１０８−第２ゲート１０９の容量結合比起因のチャネルリーク電流を抑制し、ドレインディスターブ耐性を向上させている。
【００４０】
次に、実施の形態１であるメモリセルにおいて、書込み速度を維持したまま、第１ゲートＭＯＳのパンチスルーの抑制とドレインディスターブ耐性向上を両立するための、各半導体領域の不純物濃度について記述する。
【００４１】
４つの半導体領域１０２〜１０５の不純物濃度の上限は、ドレイン拡散層１０７−ウェル１０１間の接合リーク電流により決まる。不純物濃度を高濃度とすると、接合リーク電流が大となるため、チャネル電流は減少する。そのため、接合リークが小の場合と同様のメモリセル書込み速度を維持するには、１メモリセル当たりに供給する電流を増やし、チャネル電流を維持する必要がある。
【００４２】
しかしながら、実施の形態１であるメモリセルでは、チップに搭載した電源の限られた電流供給能力で、複数のメモリセルを並列に書込むため、１メモリセル当たりの電流値が増加すると、並列に書込むメモリセル数が減少し、チップとして書込みのスループットが低下する。
【００４３】
図２に示した電圧印加条件において、チップとしての書込み速度を維持するために、１データ線当たりの許容接合リーク電流を１０ｎＡと設定する。図１０は、接合部の不純物濃度（半導体領域濃度）と接合リーク電流が１０ｎＡとなる場合のドレイン電圧（動作ドレイン印加電圧）との関係を示したものである。図１０より、不純物濃度の高濃度化により、動作ドレイン電圧は低下していくことがわかり、動作ドレイン電圧５Ｖに対して許容される不純物濃度は、概ね３．０×１０１８（ｃｍ−３）以下である。
【００４４】
次に、第１半導体領域１０２の不純物濃度については、高速書込みのために低濃度化する必要がある。
【００４５】
図１１に、書込み時に第１ゲート１０８に注入されるホットエレクトロンの注入効率と、第１半導体領域１０２の半導体基板１００表面近傍の不純物濃度との関係を示す。注入効率＝注入電流÷チャネル電流と定義する。
【００４６】
図１１より、第１半導体領域１０２の不純物濃度を低濃度化することにより注入効率は増大し、半導体基板１００表面近傍の不純物濃度が、概ね１．７×１０１７（ｃｍ−３）以下では飽和していることがわかる。
【００４７】
したがって、第１半導体領域１０２の半導体基板１００表面の不純物濃度を、概ね１．７×１０１７（ｃｍ−３）以下とすることにより、高速にメモリセルを書込めることがわかる。なお、第１から第４半導体領域は、ソース拡散層およびドレイン拡散層と逆導電型であるが、第１半導体領域については、ソース拡散層およびドレイン拡散層と同導電型としてもよい。
【００４８】
第２半導体領域１０３の不純物濃度については、図２の非選択セルＣのドレインディスターブ耐性を向上するために、第２ゲートＭＯＳのしきい値を下げ、かつ非選択セルＢの素子分離特性を満たす必要がある。
【００４９】
図１２は、ドレインディスターブ寿命と第２ゲート印加電圧との関係を示したものである。ドレインディスターブにより非選択セルＣのしきい値が０．１Ｖ増加するまでの時間をドレインディスターブ寿命と定義すると、ディスターブ寿命は、第２ゲート印加電圧が小なほど長いことがわかる。
【００５０】
例えばメモリセルに要求される寿命を４０００秒とすると、第２ゲート電圧は１．５Ｖ以下にする必要がある。
【００５１】
図１３は、第２半導体領域１０３と第２ゲートＭＯＳしきい値の関係を示したものである。図１３より、第２ゲートＭＯＳのしきい値を１．５Ｖ以下とするためには、第２半導体領域１０３を６．０×１０１７（ｃｍ−３）以下にする必要があることがわかる。
【００５２】
第２半導体領域１０３の不純物濃度の下限は、第４半導体領域１０５の不純物濃度を、接合リーク電流から決まる、３．０×１０１８（ｃｍ−３）とした場合に、図２中の非選択セルＢの素子分離特性を満たす濃度であり、２．５×１０１７（ｃｍ−３）以上の不純物濃度が必要である。
【００５３】
第３半導体領域１０４の不純物濃度については、第１半導体領域１０２を１．７×１０１７（ｃｍ−３）とし、第２半導体領域１０３を６．０×１０１７（ｃｍ−３）として容量結合比により第１ゲート電位を増加させた場合に、第１ゲートＭＯＳにパンチスルーが生じない濃度が下限となる。
【００５４】
図１４は、図３の非選択セルＣの印加電圧条件に対して、第３半導体領域１０４の不純物濃度と、非選択セルＣのソース―ドレイン間電流（１データ線に流れる電流）との関係を示したものである。１データ線当たり２０ｎＡの電流を許容すると、図１４より、第３半導体領域１０４の不純物濃度を８．０×１０１７（ｃｍ−３）以上とする必要がある。
【００５５】
第４半導体領域１０５の不純物濃度の下限は、第２半導体領域１０３を上限である８．０×１０１７（ｃｍ−３）として、図２中の非選択セルＢの素子分離特性を満たす濃度である。０Ｖ以上の第２ゲート電圧に対して、許容リーク電流を１データ線当たり１０ｎＡと設定する。
【００５６】
図１５は、図２の非選択セルＣの印加電圧条件に対して、第４半導体領域１０５の不純物濃度と、１データ線に１０ｎＡの電流を流す第２ゲート１０９の印加電圧との関係を示したものである。図１５より、不純物濃度が高濃度化すると、１データ線に１０ｎＡの電流を流すための第２ゲート電圧は増加することがわかる。第２ゲート電圧０Ｖ以上とするためには、１．０×１０１８（ｃｍ−３）以上とする必要がある。
【００５７】
以上から、各半導体領域に要求される不純物濃度は、第１半導体領域１０２については、１．７×１０１７（ｃｍ−３）以下、第２半導体領域１０３については、２．５×１０１７〜６．０×１０１７（ｃｍ−３）、第３半導体領域１０４については、８．０×１０１７〜３．０×１０１８（ｃｍ−３）、第４半導体領域１０５については、１．０×１０１８〜３．０×１０１８（ｃｍ−３）が、好ましいことがわかる。
【００５８】
次に、図１６〜図２２を用いて本発明の実施の形態１である不揮発性半導体記憶装置の製造方法を説明する。図１６〜図２２は、本メモリセルの製造方法を示す基板の要部断面図である。
【００５９】
まず、半導体基板１００にウェル１０１を形成した後、ホウ素（Ｂ）を打込みエネルギーを概ね４０ｋｅＶとし、ドーズ量を概ね５．０×１０１２（ｃｍ−２）として打込むことにより、ウェル１０１中に第１半導体領域１０２および第３半導体領域１０４を形成する。次に、半導体基板１００上に第２ゲートと半導体基板１００を絶縁する第４絶縁膜１１４を形成する（図１６）。
【００６０】
次に、第２ゲート１０９となるポリシリコン膜と、その上部の第３ゲート１１０との絶縁を図る第５絶縁膜１１５となるシリコン酸化膜を堆積し（図１７）、リソグラフィーとドライエッチング技術によりパターニングする。その後、熱酸化法により、第２ゲート１０９となるポリシリコンの側面に第２絶縁膜１１２を形成する（図１８）。
【００６１】
その後、斜めイオン打込み法により砒素（Ａｓ）を打込み、ソース拡散層１０６とドレイン拡散層１０７を形成する。この際、第２ゲート１０９および第５絶縁膜１１５をマスクとし、自己整合的に形成する（図１９）。
【００６２】
次に、ホウ素（Ｂ）を、第２ゲート１０９をマスクにして、打込みエネルギーを概ね４０ｋｅＶとし、ドーズ量を概ね５．０×１０１２（ｃｍ−２）として斜めイオン打込み法により自己整合的に打込み、第２半導体領域１０３および第１導電型の第４半導体領域１０５を形成する（図２０）。この際、イオンの打ち込み方向は、ソース拡散層１０６およびドレイン拡散層１０７形成時と逆方向である。
【００６３】
次に、第１ゲート１０８と半導体基板とを分離する第１絶縁膜１１１を熱酸化膜法により形成する。その後、第１ゲート１０８となるポリシリコン膜を堆積させる（図２１）。
【００６４】
その後、リソグラフフィーおよびエッチング技術によりパターニングし、第１ゲート１０８を第２ゲート１０９の間に形成する。さらに、第１ゲート１０８と第３ゲート１１０を絶縁するための第３絶縁膜１１３を堆積させ、さらに第３ゲート１１０となるポリシリコンを堆積する。次に前記ポリシリコンをパターニングし、第３ゲート１１０を形成する（図２２）。
【００６５】
その後、図には示していないが、メモリセルと配線の層間絶縁膜を形成した後、第２ゲート１０９、第３ゲート１１０、ウェル１０１、ソース拡散層１０６およびドレイン拡散層１０７と導通をとるためのコンタクト孔を形成する。続いて金属膜を堆積し、パターニングして配線として、メモリセルを完成する。
【００６６】
なお、第１ゲート１０８は、複数個のシリコンドット、或いは、シリコン窒化膜でも良い。
【００６７】
さらに、図２０において、ホウ素（Ｂ）を斜めイオン打込みする代わりに、砒素（Ａｓ）を、打込みエネルギーを概ね５０ｋｅＶとし、ドーズ量を概ね５．０×１０１１（ｃｍ−２）として該第２ゲート１０９をマスクにして、垂直に、自己整合的に打込むことで第１半導体領域１０２および第３半導体領域１０４の不純物濃度を低濃度化しても良い。
【００６８】
以上の工程を経て製造したメモリセルの、半導体領域の濃度分布の一例を図２３に示す。
【００６９】
第１半導体領域１０２および第２半導体領域１０３を、チャネル電流が流れる、半導体基板１００表面から概ね１０ｎｍまでと定義すると、
第１半導体領域１０２表面の不純物濃度は、概ね１．７×１０１７（ｃｍ−３）であり、平均濃度は、概ね２．５×１０１７（ｃｍ−３）である。
【００７０】
第２半導体領域１０３表面の不純物濃度は、概ね３．０×１０１７（ｃｍ−３）であり、平均濃度は、概ね６×１０１７（ｃｍ−３）である。
【００７１】
また、第３半導体領域１０４および第４半導体領域１０５を、ドレイン空乏層の伸長を抑えるために、拡散層より深部の、半導体基板１００表面から概ね１０〜１００ｎｍまでと定義すると、第３半導体領域１０４の不純物濃度は、概ね８．０×１０１７（ｃｍ−３）以上であり、平均濃度は、概ね１．５×１０１８（ｃｍ−３）である。
【００７２】
第４半導体領域１０５の不純物濃度は、概ね１．０×１０１８（ｃｍ−３）以上であり、平均濃度は、概ね２．０×１０１８（ｃｍ−３）である。
【００７３】
したがって、前記製造方法により、第１半導体領域１０２、第２半導体領域１０３、第３半導体領域１０４、第４半導体領域１０５の順に不純物平均濃度が高濃度となる半導体領域を形成することが可能となる。
【００７４】
このような半導体領域構造の前記課題１に対する効果を、メモリセルの中性しきい値の第１ゲート長依存性で示したものが図２４である。第１ゲートＭＯＳのしきい値が一定電位に保たれている範囲が、図１の構造（従来構造）のものと比べ０．３０μｍから０．１６μｍまで短くなっており、本構造により、第１ゲートＭＯＳのパンチスルー耐性が向上した。
【００７５】
次に書込み速度に関しては、書込みパルス印加時間に対する選択メモリセルのしきい値変化量で示した図２５を用いて説明する。
【００７６】
書込みのしきい値変化が２．９Ｖ増加した時間を書込み時間と定義すると、本構造と従来構造ともにメモリセル書込み時間は、概ね２．０μｓであることがわかり、本構造によりわずかではあるが書き込み時間が低減した。このように書込み速度を維持できることがわかる。
【００７７】
また、前記半導体領域構造の前記課題２に対する効果を説明する。図２の選択セルＡを書込む場合に、選択セルＡのチャネルに一定電流を流す第２ゲートＭＯＳしきい値の第２ゲート長依存性を図２６に示す。
【００７８】
本メモリセルにおいて、しきい値が一定電圧に保たれている範囲は従来構造と同様である。また、本構造のしきい値は、従来構造と比較して概ね１Ｖ低下している。
【００７９】
次に、本構造が素子分離特性に与える影響を、選択セルＡ書込み時に、非選択セルＢのチャネルに１０ｎＡの電流が流れる場合の第２ゲートＭＯＳしきい値の第２ゲート長依存性を示した図２７を用いて説明する。本構造において、しきい値が正電位となる第２ゲート長は、従来構造と同様である。したがって、本構造により、素子分離特性を劣化させずに第２ゲートＭＯＳのしきい値を低下させることができる。
【００８０】
図２８に、両構造におけるドレインディスターブ特性を示す。第２ゲート１０９下の半導体領域の不純物濃度を、第１ゲート１０８下の半導体領域より高濃度化した従来構造に対して、第２ゲート１０９下の第２半導体領域１０３の不純物濃度を、第１ゲート１０８下の第３半導体領域１０４より低濃度化した本構造は、寿命が概ね３倍増加しており、ドレインディスターブ耐性が向上している。
【００８１】
以上、詳細に説明したように、本実施の形態の半導体領域構造により、メモリセルの書込み速度および素子分離特性を維持しながら、第１ゲートＭＯＳの短チャネル化に伴うパンチスルーの抑制とドレインディスターブ耐性を向上させることができる。
【００８２】
（実施の形態２）
図２９に、本発明の実施の形態２である不揮発性半導体記憶装置（メモリセル）の要部断面図を示す。
【００８３】
実施の形態２と実施の形態１との違いは、第１ゲート２０８を第２ゲート２０９より先に形成する製造方法のみであり、各半導体領域の濃度関係は同じである。
【００８４】
図３０〜図３９は、本メモリセルの製造方法を示す基板の要部断面図である。
【００８５】
まず、半導体基板２００にｐ型ウェル２０１を形成した後、ホウ素（Ｂ）を、打込みエネルギーを概ね２５ｋｅＶとし、ドーズ量を概ね５．０×１０１２（ｃｍ−２）として打込むことにより、ウェル２０１中に第１半導体領域２０２および第３半導体領域２０４を形成する。次に、半導体基板２００上に第１ゲートと半導体基板を絶縁する第１絶縁膜２１１を形成する（図３０）。
【００８６】
次に、第１ゲート２０８となるポリシリコン膜、シリコン窒化膜２１６を堆積し（図３１）、リソグラフィーとドライエッチング技術によりパターニングする（図３２）。
【００８７】
その後、砒素（Ａｓ）或いはリン（Ｐ）を斜めインプラ法を用いて打込むことにより、ソース拡散層２０６およびドレイン拡散層２０７を形成する（図３３）。
【００８８】
次に、半導体基板表面側と基板の深部に、ホウ素（Ｂ）を打込みエネルギーを概ね２５ｋｅＶとし、ドーズ量を概ね５．０×１０１２（ｃｍ−２）として打込み、第２半導体領域２０３および第４半導体領域２０５を形成する（図３４）。この際、ホウ素の打ち込み角度は垂直である。
【００８９】
次に、第２ゲート２０９と半導体基板２００を絶縁する第４絶縁膜２１４を熱酸化法により形成する。このとき第１ゲート２０８と第２ゲート２０９を絶縁する第２絶縁膜２１２も同時に形成される。その後、第２ゲート２０９となるポリシリコン膜を堆積し、レジストを塗布した後、レジストとポリシリコン膜を等速でエッチングすることにより第１ゲート２０８の隙間に、第２ゲート２０９を形成する（図３５）。
【００９０】
次に、第２ゲート２０９と第３ゲート２１０を絶縁する第５絶縁膜２１５を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によりその上部を研磨することにより第２ゲート２０９上に、第５絶縁膜２１５を形成する（図３６）。
【００９１】
熱リン酸により、第１ゲート２０８上のシリコン窒化膜２１６を除去し（図３７）、その後、第１ゲートの一部となるポリシリコンを堆積させ自己整合的にエッチングする。これにより、第１ゲート２０８をＵ字型にでき、第１ゲート２０８に対する第３ゲート２１０の容量結合比を大とできる（図３８）。
【００９２】
次に、第３絶縁膜２１３と第３ゲート２１０となるポリシリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積し、リソグラフフィーおよびエッチング技術により第３ゲート２１０を形成する（図３９）。
【００９３】
その後、図には示していないが、メモリセルと配線の層間絶縁膜を形成した後、第２ゲート２０９、第３ゲート２１０、ウェル２０１、ソース拡散層２０６およびドレイン拡散層２０７と導通をとるためのコンタクト孔を形成する。続いて金属膜を堆積し、パターニングして配線として、メモリセルを完成する。
【００９４】
以上の工程を経て製造したメモリセルは、実施の形態１と同様にメモリセルの書込み速度および素子分離特性を維持しながら、第１ゲートＭＯＳの短チャネル化に伴うパンチスルーの抑制およびドレインディスターブ耐性を向上させることができる。
【００９５】
（実施の形態３）
図４０は、本発明の実施の形態３である不揮発性半導体記憶装置の一例を示した部分平面図であり、図４１〜図４３は、それぞれ図４０におけるＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’線断面図である。
【００９６】
実施の形態３は、実施の形態１と同じ半導体領域構造を、異なるメモリセルに適用した例である。
【００９７】
実施の形態３におけるメモリセルは、第１ゲート３０８（浮遊ゲート）、第２ゲート３０９（選択ゲート）の２つのゲートで構成されており、第１ゲートと半導体基板３００とは第１絶縁膜３１１により、第１ゲートと第２ゲートとは第２絶縁膜３１２により絶縁されている。
【００９８】
第２ゲート３０９はＸ方向に接続され、ワード線を形成する。ソース拡散層３０６およびドレイン拡散層３０７は、ワード線に垂直方向（Ｙ方向）に配置され、メモリセルのローカルデータ線として機能する。本実施の形態３であるメモリセルにおいても、実施の形態１、２であるメモリセルと同様に、隣接するメモリセルで拡散層を共用する仮想接地型である。
【００９９】
図４４〜図４９は、実施の形態３であるメモリセルの製造方法の一例を示した断面図である。
【０１００】
まず、半導体基板３００に第１導電型のウェル３０１を形成した後、ホウ素（Ｂ）を打込みエネルギーを概ね２５ｋｅＶとし、ドーズ量を概ね５．０×１０１２（ｃｍ−２）として打込むことにより、第１半導体領域中に第１導電型の第１半導体領域３０２、第３半導体領域３０４を形成する。次に、半導体基板３００上に第１ゲート３０８と半導体基板３００を絶縁する第１絶縁膜３１１を形成する（図４４）。
【０１０１】
次に、第１ゲート３０８となるポリシリコン膜を堆積し（図４５）、リソグラフィーとドライエッチング技術によりパターニングする（図４６）。
【０１０２】
その後、ホウ素（Ｂ）を打込みエネルギーを概ね２５ｋｅＶとし、ドーズ量を概ね５．０×１０１２（ｃｍ−２）として打込むことにより、第２半導体領域３０３と第４半導体領域３０５を形成する（図４７）。この際、ホウ素の打ち込み角度は、垂直である。
【０１０３】
次に第１ゲートをマスクとし、砒素（Ａｓ）或いはリン（Ｐ）を自己整合的に斜め打込みすることにより、ソース拡散層３０６およびドレイン拡散層３０７を形成する（図４８）。
【０１０４】
次に、第１ゲート３０８と第２ゲート３０９を絶縁する第２絶縁膜３１２、および第２ゲート３０９と半導体基板３００を絶縁する第４絶縁膜３１４を堆積した後、第２ゲート３０９となるポリシリコン膜を堆積してリソグラフィーとドライエッチング技術によりパターニングする（図４９）。
【０１０５】
その後、図には示していないが、メモリセルと配線の層間絶縁膜を形成した後、第２ゲート３０９、ウェル３０１、ソース拡散層３０６およびドレイン拡散層３０７と導通をとるためのコンタクト孔を形成する。続いて金属膜を堆積し、パターニングして配線として、メモリセルを完成する。
【０１０６】
以上の工程を経て製造したメモリセルは、実施の形態１と同様に、メモリセルの書込み速度および素子分離特性を維持しながら、第１ゲートＭＯＳの短チャネル化に伴うパンチスルーの抑制およびドレインディスターブ耐性を向上させることができる。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０９】
不揮発性半導体記憶装置のメモリセル書込み速度を損ねることなく、第１ゲートＭＯＳの短チャネル効果の抑制と、ドレインディスターブ耐性向上が両立でき、メモリセルの高信頼化および微細化が可能となる。
【図面の簡単な説明】
【図１】本発明の効果を説明するための不揮発性半導体記憶装置（メモリセル）の要部断面図である。
【図２】図１に示したメモリセルの書込み時の印加電圧条件である。
【図３】図１に示したメモリセルの読出し時の印加電圧条件である。
【図４】図１に示したメモリセルの消去時の印加電圧条件である。
【図５】本発明の効果を説明するための不揮発性半導体記憶装置（メモリセル）の要部断面図である。
【図６】実施の形態１である不揮発性半導体記憶装置（メモリセル）の部分平面図である。
【図７】図６におけるＡ−Ａ’断面図である。
【図８】図６におけるＢ−Ｂ’断面図である。
【図９】図６におけるＣ−Ｃ’断面図である。
【図１０】接合部の半導体領域不純物濃度と接合リーク電流が１０ｎＡとなる場合のドレイン電圧との関係を示すグラフである。
【図１１】第１ゲートへのホットエレクトロン注入効率と第１半導体領域の表面濃度とのの関係を示すグラフである。
【図１２】ドレインディスターブ寿命と第２ゲート印加電圧との関係を示すグラフである。
【図１３】第２半導体領域の表面濃度と第２ゲートＭＯＳのしきい値との関係を示すグラフである。
【図１４】第３半導体領域の平均濃度と非選択セルＣのソース―ドレイン間電流（１データ線に流れる電流）との関係を示したグラフである。
【図１５】第４半導体領域の平均濃度と１データ線に１０ｎＡの電流を流す際の第２ゲート印加電圧との関係を示した図である。
【図１６】実施の形態１である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図１７】実施の形態１である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図１８】実施の形態１である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図１９】実施の形態１である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図２０】実施の形態１である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図２１】実施の形態１である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図２２】実施の形態１である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図２３】実施の形態１のメモリセルの半導体領域部の不純物濃度プロファイルを示した図である。
【図２４】第１ゲートによって構成されるＭＯＳの中性しきい値とゲートのチャネル長との関係を示したグラフである。
【図２５】書込みパルス印加時間と選択されたメモリセルのしきい値変化量との関係を示したグラフである。
【図２６】第２ゲートＭＯＳのしきい値とゲートのチャネル長との関係を示したグラフである。
【図２７】第２ゲートＭＯＳのしきい値とゲートのチャネル長との関係を示したグラフである。
【図２８】非選択のメモリセルのしきい値変化量とドレインディスターブ寿命との関係を示したグラフである。
【図２９】実施の形態２である不揮発性半導体記憶装置（メモリセル）の要部断面図である。
【図３０】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図３１】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図３２】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図３３】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図３４】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図３５】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図３６】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図３７】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図３８】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図３９】実施の形態２である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図４０】実施の形態３である不揮発性半導体記憶装置（メモリセル）の部分平面図である。
【図４１】図４０におけるＡ−Ａ’断面図である。
【図４２】図４０におけるＢ−Ｂ’断面図である。
【図４３】図４０におけるＣ−Ｃ’断面図である。
【図４４】実施の形態３である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図４５】実施の形態３である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図４６】実施の形態３である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図４７】実施の形態３である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図４８】実施の形態３である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【図４９】実施の形態３である不揮発性半導体記憶装置の製造方法示す基板の要部断面図である。
【符号の説明】
１００、２００、３００、４００  半導体基板
１０１、２０１、３０１、４０１  ウェル
１０２、２０２、３０２、４０２  第１半導体領域
１０３、２０３、３０３、４０３  第２半導体領域
１０４、２０４、３０４  第３半導体領域
１０５、２０５、３０５  第４半導体領域
１０６、２０６、３０６、４０６  ソース拡散層
１０７、２０７、３０７、４０７  ドレイン拡散層
１０８、２０８、３０８、４０８  第１ゲート
１０９、２０９、３０９、４０９  第２ゲート
１１０、２１０、４１０  第３ゲート
１１１、２１１、３１１、４１１  第１絶縁膜
１１２、２１２、３１２、４１２  第２絶縁膜
１１３、２１３、４１３  第３絶縁膜
１１４、２１４、３１４、４１４  第４絶縁膜
１１５、２１５、４１５  第５絶縁膜
２１６  シリコン窒化膜
４１７  シリコン酸化膜
４１８  ダミーゲート
Ａ  選択セル
Ｂ  非選択セル
Ｃ  非選択セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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