(57)【要約】【課題】更なる微細化が可能な記憶素子を用いたメモリを搭載することにより、低コストなＩＣカードを提供する。【解決手段】ＩＣカードは、複数の記憶素子からなるデータメモリ部５０３を備えている。この記憶素子は、半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、半導体基板上、半導体基板内に設けられたウェル領域上又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された単一のゲート電極と、単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、単一のゲート電極下に配置されたチャネル領域と、チャネル領域の両側に配置された拡散層領域とを備えている。【選択図】　図１
2004056089.tif 000002
【特許請求の範囲】
【請求項１】
複数の記憶素子からなるデータメモリ部を備えたＩＣカードであって、
上記記憶素子は、
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板上、半導体基板内に設けられたウェル領域上又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、
上記単一のゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された拡散層領域とを備え、
上記メモリ機能体に保持された電荷の多寡若しくは分極ベクトルにより、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴とするＩＣカード。
【請求項２】
複数の記憶素子からなるデータメモリ部と、
論理演算部とを備えたＩＣカードであって、
上記記憶素子は、
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板上、半導体基板内に設けられたウェル領域上又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、
上記単一のゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された拡散層領域とを備え、
上記メモリ機能体に保持された電荷の多寡若しくは分極ベクトルにより、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴とするＩＣカード。
【請求項３】
複数の記憶素子からなるデータメモリ部と、
論理演算部と、
外部の機器との通信手段と、
外部から照射された電磁波を電力に変換する集電手段とを備えたＩＣカードであって、
上記記憶素子は、
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板上、半導体基板内に設けられたウェル領域上又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、
上記単一のゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された拡散層領域とを備え、
上記メモリ機能体に保持された電荷の多寡若しくは分極ベクトルにより、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴とするＩＣカード。
【請求項４】
請求項２又は３に記載のＩＣカードにおいて、
上記データメモリ部と上記論理演算部は１つのチップ上に形成されていることを特徴とするＩＣカード。
【請求項５】
請求項２乃至４の何れか１つに記載のＩＣカードにおいて、
上記論理演算部は、上記論理演算部の動作を規定するプログラムを記憶する記憶手段を備え、
上記記憶手段は外部から書き換え可能であり、
上記記憶手段は上記記憶素子を備えたことを特徴とするＩＣカード。
【請求項６】
請求項１乃至５の何れか１つに記載のＩＣカードにおいて、
上記記憶素子１つにつき２ビットの情報を記憶させることを特徴とするＩＣカード。
【請求項７】
請求項１乃至６の何れか１つに記載のＩＣカードにおいて、
上記メモリ機能体は、第１の絶縁体、第２の絶縁体および第３の絶縁体からなり、
上記メモリ機能体は、電荷を蓄積する機能を有する上記第１の絶縁体からなる膜が、上記第２の絶縁体と上記第３の絶縁体とに挟まれた構造を有し、
上記第１の絶縁体はシリコン窒化物であり、
上記第２及び第３の絶縁体はシリコン酸化物であることを特徴とするＩＣカード。
【請求項８】
請求項７に記載のＩＣカードにおいて、
上記チャネル領域上における上記第２の絶縁体からなる膜の厚さが、上記ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上であることを特徴とするＩＣカード。
【請求項９】
請求項７に記載のＩＣカードにおいて、
上記チャネル領域上における上記第２の絶縁体からなる膜の厚さが、上記ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下であることを特徴とするＩＣカード。
【請求項１０】
請求項７に記載のＩＣカードにおいて、
上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、上記ゲート絶縁膜の表面と略平行な表面を有する部分を含むことを特徴とするＩＣカード。
【請求項１１】
請求項１０に記載のＩＣカードにおいて、
上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、上記ゲート電極の側面と略並行に延びた部分を含むことを特徴とするＩＣカード。
【請求項１２】
請求項１乃至１１の何れか１つに記載のＩＣカードにおいて、
上記メモリ機能体の少なくとも一部が上記拡散層領域の一部にオーバーラップするように形成されてなることを特徴とするＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣカードに関する。より詳細には、電荷量又は分極の変化を電流量に変換する機能を有する電界効果トランジスタからなる記憶素子を備えたＩＣカードに関する。
【０００２】
【従来の技術】
従来技術であるＩＣカードの構成を図２４に示す。ＩＣカード９内には、ＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：超小型演算処理装置）部９０１、コネクト部９０２及びデータメモリ部９０３が内蔵されている。ＭＰＵ部９０１内には、演算部９０４、制御部９０５、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ：読み出し専用メモリ）９０６及びＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：ランダム・アクセス・メモリ）９０７があり、これらが１つのチップに形成されている。上記各部は、配線９０８（データバス、電源線等を含む）で接続されている。また、コネクト部２０２９０２と外部のリーダライタ９０９は、ＩＣカード９がリードライタ９０９に装着されたときに接続され、カードに電力が供給されるとともにデータの交換が行なわれる（例えば、特許文献１参照）。
【０００３】
データメモリ部９０３は、書換え可能な記憶素子からなり、一般的にはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ：電気的に消去可能な読み出し専用メモリ）が用いられることが多い。一方、ＲＯＭ９０６は一般的にマスクＲＯＭが用いられていることが多く、主としてＭＰＵを駆動するためのプログラムが格納されている。
【０００４】
【特許文献１】
特開昭６３−１２０３９１号公報
【０００５】
【発明が解決しようとする課題】
ＩＣカードは、キャッシュカード、クレジットカード、個人情報カード、プリペイドカードなど極めて多くの応用が可能であるが、より広範な普及のためのキーポイントの１つは、更なる低コスト化である。ＩＣカードを構成する部品のなかでも、メモリ部の低コスト化は重要な課題となっている。
【０００６】
本発明は上記課題に鑑みなされたものであり、更なる微細化が可能な記憶素子を用いたメモリを搭載することにより、低コストなＩＣカードを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、第１の発明のＩＣカードは、
複数の記憶素子からなるデータメモリ部を備えたＩＣカードであって、
上記記憶素子は、
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板上、半導体基板内に設けられたウェル領域上又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、
上記単一のゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された拡散層領域とを備え、
上記メモリ機能体に保持された電荷の多寡若しくは分極ベクトルにより、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴としている。
【０００８】
上記構成のＩＣカードによれば、上記データメモリ部を構成する上記記憶素子は、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、各メモリ機能体はゲート電極により分離されているので書き換え時の干渉が効果的に抑制される。また、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜圧を薄膜化して短チャネル効果を抑制することができる。したがって記憶素子の微細化が容易となる。
【０００９】
上記記憶素子は微細化が容易であり、複数の上記記憶素子からなる上記データメモリ部の面積を縮小することができる。それゆえ、上記データメモリ部のコストを削減することができる。したがって、上記データメモリ部を備えたＩＣカードのコストが削減される。
【００１０】
また、第２の発明のＩＣカードは、
複数の記憶素子を有するデータメモリ部と、
論理演算部とを備えたＩＣカードであって、
上記記憶素子は、
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板上、半導体基板内に設けられたウェル領域上又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、
上記単一のゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された拡散層領域とを備え、
上記メモリ機能体に保持された電荷の多寡若しくは分極ベクトルにより、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴とする。
【００１１】
上記構成のＩＣカードによってもまた、上記データメモリ部は複数の上記記憶素子からなるので、第１の発明と同様な作用効果を奏する。更には、上記第２の発明のＩＣカードは論理演算部を備えるので、ＩＣカードに、単なる記憶機能にとどまらず、様々な機能を与えることが可能となる。
【００１２】
また、第３の発明のＩＣカードは、
複数の記憶素子からなるデータメモリ部と、
論理演算部と、
外部の機器との通信手段と、
外部から照射された電磁波を電力に変換する集電手段とを備えたＩＣカードであって、
上記記憶素子は、
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板上、半導体基板内に設けられたウェル領域上又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、
上記単一のゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された拡散層領域とを備え、
上記メモリ機能体に保持された電荷の多寡若しくは分極ベクトルにより、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴としている。
【００１３】
上記構成のＩＣカードによってもまた、上記データメモリ部は複数の上記記憶素子からなるので、第１の発明と同様な作用効果を奏する。更には、上記第３の発明のＩＣカードは上記通信手段と上記集電手段とを備えているので、外部の機器と電気的に接続するための端子を備える必要がない。したがって、上記端子を通じた静電破壊を防止することができる。また、外部の機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、上記データメモリ部を構成する上記記憶素子は、比較的低い電源電圧で動作するので、上記集電手段の回路を小型化し、コストを削減することができる。
【００１４】
１実施の形態のＩＣカードは、上記データメモリ部と上記論理演算部は１つのチップ上に形成されていることを特徴としている。
【００１５】
上記実施の形態のＩＣカードによれば、上記データメモリ部と上記論理演算部は１つのチップ上に形成されているから、ＩＣカードに内蔵されるチップの数が減少してコストが削減される。更には、上記データメモリ部を構成する上記記憶素子を形成するプロセスと、上記論理演算部を構成する素子を形成するプロセスとは非常に似ているから、両素子の混載が特に容易である。したがって、上記論理演算部と上記データメモリ部を１つのチップ上に形成することによるコスト削減効果を特に大きくすることができる。
【００１６】
また、１実施の形態ＩＣカードは、上記論理演算部は、上記論理演算部の動作を規定するプログラムを記憶する記憶手段を備え、上記記憶手段は外部から書き換え可能であり、上記記憶手段は上記記憶素子を備えたことを特徴としている。
【００１７】
上記実施の形態のＩＣカードによれば、上記記憶手段は外部から書き換え可能であるから、必要に応じて上記プログラムを書き換えることにより、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易であるから、例えばマスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大を最小限にとどめることができる。更には、上記記憶素子を形成するプロセスと、上記論理演算部を構成する素子を形成するプロセスとは非常に似ているから、両素子の混載が容易で、コスト増を最小限に抑えることができる。
【００１８】
また、１実施の形態のＩＣカードは、上記記憶素子１つにつき２ビットの情報を記憶させることを特徴としている。
【００１９】
上記実施の形態によれば、上記記憶素子は１つにつき２ビットの情報を記憶することが可能であって、その能力を十分に発揮している。それゆえ、１ビット当りの素子面積は１／２となって、上記データメモリ部又は上記記憶手段の面積を更に小さくすることができる。したがって、ＩＣカードのコストは更に削減される。
【００２０】
また、１実施の形態のＩＣカードは、上記メモリ機能体は、第１の絶縁体、第２の絶縁体および第３の絶縁体からなり、上記メモリ機能体は、電荷を蓄積する機能を有する上記第１の絶縁体からなる膜が、上記第２の絶縁体と上記第３の絶縁体とに挟まれた構造を有し、上記第１の絶縁体はシリコン窒化物であり、上記第２及び第３の絶縁体はシリコン酸化物であることを特徴としている。
【００２１】
上記実施の形態ＩＣカードによれば、上記メモリ機能体は、第１の絶縁体、第２の絶縁体および第３の絶縁体からなり、電荷を蓄積する機能を有する上記第１の絶縁体からなる膜が、上記第２の絶縁体と上記第３の絶縁体とに挟まれた構造を有し、第１の絶縁体がシリコン窒化物であり、第２及び第３の絶縁体がシリコン酸化物であるので、ＩＣカードの動作速度を向上できると共に、信頼性を向上させることが可能となる。
【００２２】
また、１実施の形態のＩＣカードは、上記チャネル領域上における上記第２の絶縁体からなる膜の厚さが、上記ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上であることを特徴としている。
【００２３】
上記実施の形態ＩＣカードによれば、上記チャネル領域上における第２の絶縁体からなる膜の厚さが、ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上であるから、ＩＣカードの電源電圧を低減できる。又は、ＩＣカードの動作速度を向上させることができる。
【００２４】
また、１実施の形態のＩＣカードは、上記チャネル領域上における上記第２の絶縁体からなる膜の厚さが、上記ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下であることを特徴としている。
【００２５】
上記実施の形態ＩＣカードによれば、上記チャネル領域上における第２の絶縁体からなる膜の厚さが、ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下であるから、データメモリ部の記憶容量を大きくして機能を向上させることができる。又は、製造コストを削減することができる。
【００２６】
また、１実施の形態のＩＣカードは、上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、上記ゲート絶縁膜の表面と略平行な表面を有する部分を含むことを特徴としている。
【００２７】
上記実施の形態ＩＣカードによれば、上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、ゲート絶縁膜の表面と略平行な表面を有する部分を含むから、ＩＣカードの信頼性を向上させることができる。
【００２８】
また、１実施の形態のＩＣカードは、上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、上記ゲート電極の側面と略並行に延びた部分を含むことを特徴としている。
【００２９】
上記実施の形態ＩＣカードによれば、上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、ゲート電極の側面と略並行に延びた部分を含むから、ＩＣカードの動作速度を向上させることができる。
【００３０】
また、１実施の形態のＩＣカードは、上記メモリ機能体の少なくとも一部が上記拡散層領域の一部にオーバーラップするように形成されてなることを特徴としている。
【００３１】
上記実施の形態ＩＣカードによれば、上記メモリ機能体の少なくとも一部が拡散層領域の一部にオーバーラップするように形成されてなるから、ＩＣカードの動作速度を向上させることができる。
【００３２】
【発明の実施の形態】
まず、本発明のＩＣカードに用いられる記憶素子について、以下にその概略を説明する。
【００３３】
本発明の記憶素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置されたソース／ドレイン領域（拡散層領域）と、ゲート電極下に配置されたチャネル領域とから構成される。
【００３４】
この記憶素子は、１つのメモリ機能体に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する記憶素子として機能する。しかしながら、この記憶素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００３５】
本発明の記憶素子は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００３６】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板、を用いることができる。ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００３７】
この半導体基板上又は半導体層上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（シリコン局所酸化）膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３８】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００３９】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極は、実施の形態のなかで特に指定がない限り、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下には、チャネル領域が形成されるが、チャネル領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル領域が存在する場合には、そのチャネル領域は、ゲート絶縁膜又は後述するメモリ機能体で覆われていることが好ましい。
【００４０】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップする機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩ（大規模集積回路）プロセスではごく標準的に用いられる材料であるため、好ましい。
【００４１】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数の記憶素子を配列する場合、記憶素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、記憶素子の微細化が容易となる。
【００４２】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００４３】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００４４】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００４５】
つまり、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００４６】
メモリ機能体は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全てを覆うように形成されていてもよいし、一部を覆うように形成されてもよい。電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００４７】
メモリ機能体は、電荷を蓄積する第１の絶縁体からなる膜が、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのが好ましい。電荷を蓄積する第１の絶縁体が膜状であるから、電荷の注入により短い時間で第１の絶縁体内の電荷密度を上げ、また、電荷密度を均一にすることができる。電荷を蓄積する第１の絶縁体内の電荷分布が不均一であった場合、保持中に第１の絶縁体内を電荷が移動して記憶素子の信頼性が低下する恐れがある。また、電荷を蓄積する第１の絶縁体は、導電体部（ゲート電極、拡散層領域、半導体基板）とは他の絶縁膜で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、上記サンドウィッチ構造を有する場合、記憶素子の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。上記条件を満たすメモリ機能体としては、上記第１の絶縁体をシリコン窒化膜とし、第２及び第３の絶縁体をシリコン酸化膜とするのが特に好ましい。シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができる。また、シリコン酸化膜及びシリコン窒化膜は共にＬＳＩプロセスでごく標準的に用いられる材料であるため、好ましい。また、第１の絶縁体として、窒化シリコンのほかに、酸化ハフニウム、タンタルオキサイド、イットリウムオキサイドなどを用いることができる。更には、第２及び第３の絶縁体として、酸化シリコンのほかに、酸化アルミニウなどを用いることができる。なお、上記第２及び第３の絶縁体は、異なる物質であってもよいし同一の物質であってもよい。
【００４８】
メモリ機能体は、ゲート電極の両側に形成されており、また、半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。
【００４９】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００５０】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、記憶素子の微細化が容易となる。また、このような単純な配置を有する記憶素子は製造が容易であり、歩留まりを向上することができる。
【００５１】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする記憶素子の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００５２】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、の電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷蓄積領域の少なくとも一部が、拡散層領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明のＩＣカードを構成する記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。ソース・ドレイン間の駆動電流が著しく小さくなる。したがって、オフセット量はメモリ効果と駆動電流の双方が適切な値となるように決定すればよい。
【００５３】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、電荷保持膜の少なくとも一部を挟持するように配置することが好ましい。
【００５４】
本発明の記憶素子は、ゲート絶縁膜上に形成された単一のゲート電極、ソース領域、ドレイン領域及び半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行なう。具体的な動作原理及び動作電圧の例は、後述する。本発明の記憶素子をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【００５５】
本発明の記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に積層構造の記憶素子サイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、絶縁膜（第２の絶縁体）／電荷蓄積膜（第１の絶縁体）／絶縁膜（第２の絶縁体）の積層膜を形成し、適当な条件下でエッチバックしてこれらの膜を記憶素子サイドウォールスペーサ状に残す方法が挙げられる。このほか、所望のメモリ機能体の構造に応じて、適宜サイドウォール形成時の条件や堆積物を選択すればよい。
【００５６】
以下に、本発明のＩＣカードに用いられる記憶素子について、詳細な具体例を示す。
【００５７】
（実施の形態１）
この実施の形態１の記憶素子は、図５に示すように、メモリ機能体１６１、１６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される。例えば、ＯＮＯ（Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ）構造を有している。すなわち、第１の絶縁体からなる膜の一例としてのシリコン窒化膜１４２が、第２の絶縁体からなる膜の一例としてのシリコン酸化膜１４１と、第３の絶縁体からなる膜の一例としてのシリコン酸化膜１４３とに挟まれ、メモリ機能体１６１、１６２を構成している。ここで、シリコン窒化膜１４２は電荷を保持する機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜１４２中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【００５８】
また、メモリ機能体１６１、１６２における電荷を保持する領域（シリコン窒化膜１４２）は、拡散層領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散層領域１１２、１１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極と拡散層領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル領域となる。
【００５９】
メモリ機能体１６１、１６２における電荷を保持する領域１４２と拡散層領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【００６０】
図６は、図５の右側のメモリ機能体１６２周辺部の拡大図である。Ｗ１はゲート電極１１４と拡散層領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向の切断面におけるメモリ機能体１６２の幅を示しているが、メモリ機能体１６２のうちシリコン窒化膜１４２のゲート電極１１７と離れた側の端が、ゲート電極１１７から離れた側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。メモリ機能体１６２と拡散層領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、メモリ機能体１６２のうちシリコン窒化膜１４２が、拡散層領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００６１】
なお、図７に示すように、メモリ機能体１６２ａのうちシリコン窒化膜１４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００６２】
図８は、図６の構造において、メモリ機能体１６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流Ｉｄは、メモリ機能体１６２を消去状態（正孔が蓄積されている）とし、拡散層領域１１２、１１３をそれぞれソース領域、ドレイン領域として、デバイスシミュレーションにより求めた。
【００６３】
図８から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜１４２と拡散層領域１１３とがオーバーラップしない）では、ドレイン電流Ｉｄが急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２と拡散層領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップすることが好ましい。
【００６４】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散層領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【００６５】
メモリ機能体１６１に記憶された情報の読み出しは、上記デバイスシュミレーションと同様に、拡散層領域１１２をソース領域とし、拡散層領域１１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体１６１、１６２のうちの一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、２つのメモリ機能体１６１、１６２のうちの他方に近い領域に形成させるのが好ましい。これにより、例えば、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００６６】
一方、２つのメモリ機能体１６１、１６２の一方のみに情報を記憶させる場合、又は、２つのメモリ機能体１６１、１６２を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００６７】
なお、図５には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００６８】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と、絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００６９】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むこと、言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図９に示したように、メモリ機能体１６２の電荷保持膜１４２ｂが、ゲート絶縁膜１１４表面と略平行な面を有している。言い換えると、電荷保持膜１４２ｂは、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体１６２中に、ゲート絶縁膜１１４表面と略平行な電荷保持膜１４２ｂがあることにより、電荷保持膜１４２ｂに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜１４２ｂをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜１４２ｂ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００７０】
さらに、メモリ機能体１６２は、ゲート絶縁膜１１４の表面と略平行な電荷保持膜１４２ｂとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良い記憶素子を得ることができる。
【００７１】
なお、電荷保持膜１４２ｂの膜厚を制御すると共に、電荷保持膜１４２ｂ下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜１４２ｂ中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜１４２ｂ中に蓄えられる電荷までの距離を、電荷保持膜１４２ｂ下の絶縁膜の最小膜厚値から、電荷保持膜１４２ｂ下の絶縁膜の最大膜厚値と電荷保持膜１４２ｂの最大膜厚値との和までの間に制御することができる。これにより、電荷保持膜１４２ｂに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、記憶素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００７２】
（実施の形態２）
この実施の形態２は、メモリ機能体１６２の電荷保持膜１４２が、図１０に示すように、略均一な膜厚を有する。さらに、上記電荷保持膜１４２は、ゲート絶縁膜１１４の表面と略平行な表面を有する部分の一例としての第１部１８１と、ゲート電極１１７の側面と略平行に延びた部分の一例としての第２部１８２とを有している。
【００７３】
ゲート電極１１７に正電圧が印加された場合には、メモリ機能体１６２中での電気力線は矢印１８３のように、シリコン窒化膜１４２を、第１部１８１と第２部とで２回通過する。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、電荷保持膜１４２が第１部のみからなる場合よりも、電気力線１８３方向におけるメモリ機能体１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【００７４】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、電荷保持膜１４２が第２部１８２を含むことにより、書換え動作時にメモリ機能体１６２に注入される電荷が増加し、書換え速度が増大する。
【００７５】
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００７６】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００７７】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００７８】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、記憶素子の信頼性を向上させることができる。
【００７９】
さらに、上記実施の形態１と同様に、電荷保持膜１４２下の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００８０】
（実施の形態３）
この実施の形態３は、ゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化に関する。
【００８１】
図１１に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から、他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００８２】
まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、メモリ機能体１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００８３】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極１１７に電圧を印加したときのオフセット領域１７１の反転のしやすさがメモリ機能体１６１、１６２に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。
【００８４】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００８５】
（実施の形態４）
この実施の形態４の記憶素子は、図１２に示すように、上記実施の形態１における半導体基板をＳＯＩ（シリコン・オン・インシュレーター）基板とする以外は、上記実施の形態１の構成と実質的に同様の構成を有する。
【００８６】
この記憶素子は、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散層領域１１２、１１３が形成され、それ以外の領域はボディ領域（半導体層）１８７となっている。
【００８７】
この記憶素子によっても、上記実施の形態３の記憶素子と同様の作用効果を奏する。さらに、拡散層領域１１２、１１３とボディ領域１８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【００８８】
（実施の形態５）
この実施の形態５の記憶素子は、図１３に示すように、上記実施の形態１において、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
【００８９】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【００９０】
このように、Ｐ型高濃度領域１９１を設けることにより、ソース／ドレイン領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な記憶素子を得ることができる。
【００９１】
また、図１３において、ソース／ドレイン領域１１２、１１３近傍であってメモリ機能体１６１、１６２の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極１１７の直下にある場合に比べて著しく大きい。メモリ機能体１６１、１６２に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極１１７下のチャネル領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン領域１１２、１１３近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【００９２】
（実施の形態６）
この実施の形態６の記憶素子は、図１４に示すように、実施の形態１において、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）の厚さＴ１が、ゲート絶縁膜１１４の厚さＴ２よりも薄いこと以外は、実質的に同様の構成を有する。
【００９３】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、厚さＴ２よりも薄くすることが可能である。
【００９４】
本実施の形態６の記憶素子において、上述のように絶縁膜の厚さＴ１に対する設計の自由度が高いのは以下の理由による。本実施の形態６の記憶素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極１１７とチャネル領域又はウェル領域との間に働く高電界が直接作用せず、ゲート電極１１７から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜１１４に対する耐圧の要請にかかわらず、絶縁膜の厚さＴ１をゲート絶縁膜１１４の厚さＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、記憶素子の機能の最適化が阻害されるのである。
【００９５】
以上より明らかなように、本実施の形態６の記憶素子において電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていないことが、絶縁膜の厚さＴ１の自由度を高くする本質的な理由となっている。
【００９６】
絶縁膜の厚さＴ１を薄くすることにより、メモリ機能体１６１、１６２への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜１４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【００９７】
ところで、メモリ機能体１６１、１６２中での電気力線は、図１０の矢印１８４で示すように、シリコン窒化膜１４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。絶縁膜の厚さＴ１を薄くすることによりシリコン窒化膜１４２が図の下側に移動し、矢印１８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線１８４に沿ったメモリ機能体１６１、１６２中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【００９８】
以上より明らかなように、シリコン酸化膜１４１の厚さＴ１とゲート絶縁膜１１４の厚さＴ２とについて、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【００９９】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることが、より好ましい。
【０１００】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバーＬＳＩのような場合、液晶パネルＴＦＴ（薄膜トランジスタ）を駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、ゲート酸化膜を薄膜化することができない。上記液晶ドライバーＬＳＩに画像調整用として本発明の記憶素子を混載する場合、本発明の記憶素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できている（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１０１】
（実施の形態７）
この実施の形態７の記憶素子は、図１５に示すように、上記実施の形態１において、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）の厚さＴ１が、ゲート絶縁膜１１４の厚さＴ２よりも厚いこと以外は、実質的に同様の構成を有する。
【０１０２】
ゲート絶縁膜１１４の厚さＴ２には、素子の短チャネル効果防止の要請から上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請にかかわらず、ゲート絶縁膜１１４のＴ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜１１４の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して絶縁膜（シリコン酸化膜１４１）の厚さＴ１を最適に設計できるため、メモリ機能体１６１、１６２がスケーリングの障害にならないという効果を奏する。
【０１０３】
本実施の形態７の記憶素子において、上述のように絶縁膜の厚さＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜１１４に対する短チャネル効果防止の要請にかかわらず、絶縁膜の厚さＴ１をゲート絶縁膜１１４の厚さＴ２より厚くすることが可能になるのである。
【０１０４】
ゲート絶縁膜１１４のＴ１を厚くすることにより、メモリ機能体１６１、１６２に蓄積された電荷が散逸するのを防ぎ、素子の保持特性を改善することが可能となる。
【０１０５】
したがって、絶縁膜の厚さＴ１とゲート絶縁膜１１４の厚さＴ２とについて、Ｔ１＞Ｔ２とすることにより、素子の短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１０６】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１０７】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｃｈｎｏｌｏｇｙ　Ｒｏａｄｍａｐ　ｆｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ：国際半導体技術ロードマップ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。本発明の記憶素子では、上述したように絶縁膜の厚さＴ１とゲート絶縁膜１１４の厚さＴ２とを個別に設計できることにより、微細化が可能となる。例えば、本発明では、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しない記憶素子を実現した。ゲート絶縁膜１１４の厚さＴ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由はゲート電極１１７に対して、ソース／ドレイン領域１１２、１１３がオフセットしているためである。また、本発明の記憶素子は、ゲート電極１１７に対して、ソース／ドレイン領域１１２、１１３がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にしている。
【０１０８】
以上要約すると、メモリ機能体１６１、１６２の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域との間に働く高電界が直接作用せず、ゲート電極１１７から横方向に広がる比較的弱い電界が作用するだけである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリセルの実現が可能になるのである。
【０１０９】
（実施の形態８）
この実施の形態８は、記憶素子の動作方法に関する。
【０１１０】
まず、記憶素子の書込み動作原理を、図１６及び図１７を用いて説明する。図中、２０３はゲート絶縁膜、２０４はゲート電極、ＷＬはワード線、ＢＬ１は第１のビット線、ＢＬ２は第２のビット線を夫々示している。なお、ここでは、第１のメモリ機能体２３１ａ及び第２のメモリ機能体２３１ｂが電荷を保持する機能を有する場合について説明する。
【０１１１】
ここで、書込みとは、記憶素子がＮチャネル型である場合にはメモリ機能体２３１ａ、２３１ｂに電子を注入することを指すこととする。以後、記憶素子はＮチャネル型であるとして説明する。
【０１１２】
例えば第２のメモリ機能体２３１ｂに電子を注入する（書込む）ためには、図１６に示すように、第１の拡散層領域２０７ａ（Ｎ型の導電型を有する）をソース領域に、第２の拡散層領域２０７ｂ（Ｎ型の導電型を有する）をドレイン領域とする。例えば、第１の拡散層領域２０７ａ及びＰ型ウェル領域２０２に０Ｖ、第２の拡散層領域２０７ｂに＋５Ｖ、ゲート電極２０４に＋５Ｖを印加すればよい。このような電圧条件によれば、反転層２２６が、第１の拡散層領域２０７ａ（ソース領域）から伸びるが、第２の拡散層領域２０７ｂ（ドレイン領域）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散層領域２０７ｂ（ドレイン領域）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体２３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体２３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【０１１３】
このようにして、第２のメモリ機能体２３１ｂに電子を注入して、書込みを行なうことができる。
【０１１４】
一方、第１のメモリ機能体２３１ａに電子を注入する（書込む）ためには、図１７に示すように、第２の拡散層領域２０７ｂをソース領域に、第１の拡散層領域２０７ａをドレイン領域とする。例えば、第２の拡散層領域２０７ｂ及びＰ型ウェル領域２０２に０Ｖ、第１の拡散層領域２０７ａに＋５Ｖ、ゲート電極２０４に＋５Ｖを印加すればよい。このように、第２のメモリ機能体２３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体２３１ａに電子を注入して、書込みを行なうことができる。
【０１１５】
次に、上記記憶素子の消去動作原理を図１８、図１９及び図２０で説明する。
【０１１６】
第１のメモリ機能体２３１ａに記憶された情報を消去する第１の方法では、図１８に示すように、第１の拡散層領域２０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域２０２に０Ｖを印加して、第１の拡散層領域２０７ａとＰ型ウェル領域２０２とのＰＮ接合に逆方向バイアスをかけ、更にゲート電極２０４に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極２０４付近では、負電圧が印加されたゲート電極２０４の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域２０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極２０４方向に引きこまれる結果、第１のメモリ機能体２３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体２３１ａの消去が行なわれる。このとき第２の拡散層領域２０７ｂには０Ｖを印加すればよい。
【０１１７】
第２のメモリ機能体２３１ｂに記憶された情報を消去する場合は、上記において第１の拡散層領域２０７ａと第２の拡散層領域２０７ｂとの電位を入れ替えればよい。つまり、第１の拡散層領域２０７ａの印加電圧を０Ｖ、第２の拡散層領域２０７ｂの印加電圧を＋５Ｖにすればよい。
【０１１８】
第１のメモリ機能体２３１ａに記憶された情報を消去する第２の方法では、図１９に示すように、第１の拡散層領域２０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散層領域２０７ｂに０Ｖ、ゲート電極２０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域２０２に正電圧（例えば、＋０．８Ｖ）を印加すればよい。この際、Ｐ型ウェル領域２０２と第２の拡散層領域２０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域２０２に電子が注入される。注入された電子は、Ｐ型ウェル領域２０２と第１の拡散層領域２０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域２０２と第２の拡散層領域２０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域２０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極２０４方向に引きこまれる結果、第１のメモリ機能体２３１ａに正孔注入が行なわれる。
【０１１９】
この第２の方法によれば、Ｐ型ウェル領域２０２と第１の拡散層領域２０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散層領域２０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、拡散層領域２０７ａ、２０７ｂとゲート電極２０４とがオフセットしている場合は、負の電位が印加されたゲート電極２０４により上記ＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【０１２０】
なお、第１のメモリ機能体２３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散層領域２０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによる記憶素子の劣化を抑制することができる。
【０１２１】
第１、第２の消去方法の何れによっても、本発明の記憶素子は過消去が起きにくいという特徴を有している。過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。本発明の記憶素子においては、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくいのである。
【０１２２】
次に、上記記憶素子の読み出し動作原理を、図２０を用いて説明する。
【０１２３】
第１のメモリ機能体２３１ａに記憶された情報を読み出す場合、図２０に示すように、第１の拡散層領域２０７ａをソース領域に、第２の拡散層領域２０７ｂをドレイン領域とし、トランジスタを飽和領域動作させる。例えば、第１の拡散層領域２０７ａ及びＰ型ウェル領域２０２に０Ｖ、第２の拡散層領域２０７ｂに＋１．８Ｖ、ゲート電極２０４に＋２Ｖを印加すればよい。この際、第１のメモリ機能体２３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体２３１ａに電子が蓄積している場合は、第１のメモリ機能体２３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体２３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体２３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【０１２４】
第２のメモリ機能体２３１ｂに記憶された情報を読み出す場合、第２の拡散層領域２０７ｂをソース領域に、第１の拡散層領域２０７ａをドレイン領域とし、トランジスタを飽和領域動作させる。例えば、第２の拡散層領域２０７ｂ及びＰ型ウェル領域２０２に０Ｖ、第１の拡散層領域２０７ａに＋１．８Ｖ、ゲート電極２０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体２３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体２３１ｂに記憶された情報の読出しを行なうことができる。
【０１２５】
なお、ゲート電極２０４で覆われないチャネル領域が残されている場合、ゲート電極２０４で覆われないチャネル領域においては、メモリ機能体２３１ａ、２３１ｂの余剰電荷の有無によって反転層が消失又は形成される結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域の幅を決定することが好ましい。
【０１２６】
拡散層領域２０７ａ，２０７ｂがゲート電極２０４端に達している場合、つまり、拡散層領域２０７ａ，２０７ｂとゲート電極２０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散層領域２０７ａ、２０７ｂとゲート電極２０４とがオーバーラップしていないほうが好ましい。
【０１２７】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、記憶素子のゲート電極２０４にワード線ＷＬを、第１の拡散層領域２０７ａに第１のビット線ＢＬ１を、第２の拡散層領域２０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、記憶素子を配列することにより、メモリセルアレイを構成することができる。
【０１２８】
また、上記動作方法では、ソース領域とドレイン領域とを入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース領域とドレイン領域を固定して１ビットメモリとして動作させてもよい。この場合、ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【０１２９】
以上の説明から明らかなように、上記記憶素子によれば、メモリ機能体２３１ａ、２３１ｂはゲート絶縁膜２０３と独立して形成され、ゲート電極２０４の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体２３１ａ、２３１ｂはゲート電極２０４により分離されているので書換え時の干渉が効果的に抑制される。また、メモリ機能体２３１ａ、２３１ｂはゲート電極２０４で分離されているので、ゲート絶縁膜２０３を薄膜化して短チャネル効果を抑制することができる。したがって記憶素子の微細化が容易となる。
【０１３０】
（実施の形態９）
この実施の形態９は、記憶素子の書換えを行ったときの電気特性の変化に関する。
【０１３１】
図２１は、Ｎチャネル型記憶素子のメモリ機能体中の電荷量が変化したときにおけるドレイン電流Ｉｄ対ゲート電圧Ｖｇの特性（実測値）である。なお、図２１において、実線は消去状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示し、点線は書き込み状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示している。
【０１３２】
図２１から明らかなように、消去状態（図２１中において実線で示す状態）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧Ｖｇが比較的高い領域においても、消去状態と書込み状態とでのドレイン電流比が大きくなっている。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。このような特性は、ＥＥＰＲＯＭの場合（図２２）と大きく異なる。なお、図２２において、実線は消去状態におけるドレイン電流の対数Ｌｏｇ（Ｉｄ）とゲート電圧Ｖｇとの関係を示し、点線は書き込み状態におけるドレイン電流の対数Ｌｏｇ（Ｉｄ）とゲート電圧Ｖｇとの関係を示している。
【０１３３】
このような特性の出現は、ゲート電極と拡散層領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。記憶素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、図２１の書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。一方、記憶素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。なおかつ、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１３４】
以上のことから明らかなように、本発明の記憶素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１３５】
以下に、上記実施の形態１〜７に記載した記憶素子を備えたＩＣカードの実施例を記す。
【０１３６】
（実施の形態１０）
本実施の形態１０のＩＣカードを、図１及び図２を用いて説明する。図１は、ＩＣカードの構成を示す図である。図２は、ＩＣカードに用いられる記憶素子からなるセルをアレイ状にしたときの回路図の例を示している。
【０１３７】
図１中、１はＩＣカード、５０１はＭＰＵ部、５０２はコネクト部、５０３はデータメモリ部、５０４は演算部、５０５は制御部、５０６はＲＯＭ、５０７はＲＡＭ、５０８は配線、５０９はリーダライタである。本実施の形態１０のＩＣカードは、図２４に示した従来のＩＣカードと同様な構成を有しているので、説明は省略する。
【０１３８】
本実施の形態１０のＩＣカードが図２４の従来のＩＣカードとと異なるのは、データメモリ部５０３に、微細化が可能なゆえに製造コストを削減することが可能な記憶素子、つまり実施の形態１〜７に記載の記憶素子を用いていることである。
【０１３９】
上記記憶素子からなるデータメモリ部と、通常のロジックトランジスタからなる論理演算部とを１つのチップ上に混載する場合は、記憶素子と通常のロジックトランジスタとの混載プロセスが極めて容易なために、本発明のＩＣカードの製造コスト低減効果がさらに大きくなる。上記記憶素子と通常のロジックトランジスタとの混載プロセスの容易性を以下に説明する。
【０１４０】
この記憶素子は、通常のロジックトランジスタとは、ほぼ同様の工程を経て形成することができる。一例として、図５に示す記憶素子の形成手順を説明する。まず、公知の手順で、半導体基板１１１上にゲート絶縁膜１１４及びゲート電極１１７を形成する。続いて、半導体基板１１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【０１４１】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁に記憶素子サイドウォールスペーサ状に形成する。
【０１４２】
その後、ゲート電極１１７及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）１１２、１１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【０１４３】
上記手順からわかるように、記憶素子を形成するための手順は、通常の標準ロジックトランジスタ形成プロセスと非常に親和性の高いものとなっている。標準ロジック部を構成するトランジスタは、図２３に示す構造が一般的である。図２３に示すトランジスタ７は、半導体基板３１１、ゲート絶縁膜３１２、ゲート電極３１３、絶縁膜からなるサイドウォールスペーサ３１４、ソース領域３１７、ドレイン領域３１８、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ：浅いドレイン）領域３１９の構成要素からなっている。上記構成は、上記記憶素子の構成に近い。上記標準ロジック部を構成するトランジスタを上記記憶素子に変更するためには、例えば、上記サイドウォールスペーサ３１４にメモリ機能体としての機能を付加し、ＬＤＤ領域３１９を除去するだけでよい。より具体的には、サイドウォールスペーサ３１４を、例えば、図５のメモリ機能体１６１、１６２と同様な構造に変更すればよい。この際、シリコン酸化膜１４１、１４３、シリコン窒化膜１４２の膜厚構成比は記憶素子が適切な動作をするように選べばよい。上記標準ロジック部を構成するトランジスタ７の記憶素子サイドウォールスペーサ３１４の膜構成が図５のメモリ機能体１６１、１６２と同様な構造であったとしても、記憶素子サイドウォールスペーサ幅（すなわちシリコン酸化膜１４１、１４３とシリコン窒化膜１４２とのトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことがない。また、上記標準ロジック部を構成するトランジスタと上記記憶素子とを混載させるためには、更に、上記記憶素子部のみＬＤＤ構造を形成しない必要がある。ＬＤＤ構造を形成するためには、上記ゲート電極を形成した後であって上記メモリ機能体（記憶素子サイドウォールスペーサ）を形成する前に、ＬＤＤ形成のための不純物注入を行なえばよい。したがって、上記ＬＤＤ形成のための不純物注入を行なう際に、上記記憶素子部のみフォトレジストでマスクするだけで、上記記憶素子と上記標準ロジック部を構成するトランジスタとを容易に混載することが可能となる。更に、上記標準ロジック部を構成するトランジスタによってＳＲＡＭを構成すれば、不揮発性メモリ、ロジック回路、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）を容易に混載することができる。
【０１４４】
ところで、上記記憶素子部において上記標準ロジック部よりも高い電圧を印加する必要がある場合、高耐圧ウェル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを、標準ロジック形成用マスクに追加するだけでよい。ところで、従来のＩＣカードで多用されているＥＥＰＲＯＭは、その形成プロセスが標準ロジックプロセスと著しく異なる。それゆえ、ＥＥＰＲＯＭを不揮発性メモリとして用いてロジック回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、ロジック回路と不揮発性メモリとを混載したチップの歩留まりが向上し、コストが削減される。
【０１４５】
上記記憶素子によれば、メモリ機能体はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜圧を薄膜化して短チャネル効果を抑制することができる。したがって記憶素子の微細化が容易となる。
【０１４６】
図２は、上記記憶素子を配列して構成したメモリセルアレイの一例の回路図である。図２中、Ｗｍはｍ番目のワード線（したがって、Ｗ１は１番目のワード線）、Ｂ１ｎはｎ番目の第１ビット線、Ｂ２ｍはｍ番目の第２ビット線、Ｍｍｎはｍ番目のワード線（ｍ番目の第２ビット線）とｎ番目の第１ビット線に接続されたメモリセルをそれぞれあらわしている。メモリセルアレイの配列は上記の例に限らず、第１ビット線と第２ビット線を平行に配置したものや、第２ビット線を全て接続して共通ソース線としたものなどでもよい。
【０１４７】
上記記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカードのデータメモリ部５０３に用いれば、ＩＣカードのコストが削減される。
【０１４８】
なお、ＲＯＭ５０６を上記記憶素子で構成してもよい。このようにすれば、ＭＰＵ部５０１を駆動するためのプログラムが格納されているＲＯＭ５０６を外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０１４９】
本発明のＩＣカードに用いる記憶素子のメモリ機能体は、例えば、図５に示した記憶素子のように、電荷を蓄積する第１の絶縁体からなる膜が、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのが好ましい。このとき、上記第１の絶縁体とはシリコン窒化物であり、上記第２及び第３の絶縁膜とはシリコン酸化物である場合が特に好ましい。このようなメモリ機能体を有する記憶素子は、高速書換え、高信頼性、十分な保持特性を有している。したがって、このような記憶素子を本発明のＩＣカードに用いれば、ＩＣカードの動作速度を向上し、信頼性を向上させることが可能となる。
【０１５０】
また、本発明のＩＣカードに用いる記憶素子は、実施の形態６の記憶素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄く、０．８ｎｍ以上であることが好ましい。このような記憶素子は、書込み動作及び消去動作が低電圧で行なわれ、又は書込み動作及び消去動作が高速である。更には、記憶素子のメモリ効果が大きい。したがって、このような記憶素子を本発明のＩＣカードに用いれば、ＩＣカードの電源電圧を低くし、又は動作速度を向上させることが可能となる。
【０１５１】
また、本発明のＩＣカードに用いる記憶素子は、実施の形態７の記憶素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚く、２０ｎｍ以下であることが好ましい。このような記憶素子は、記憶素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、高集積化しても十分な記憶保持性能を得ることができる。したがって、このような記憶素子を本発明のＩＣカードに用いれば、データメモリ部の記憶容量を大きくして機能を向上させ、又は製造コストを削減することが可能となる。
【０１５２】
また、本発明のＩＣカードに用いる記憶素子は、実施の形態１に記述したように、メモリ機能体１６１、１６２における電荷を保持する領域（シリコン窒化膜１４２）は、拡散層領域１１２、１１３とそれぞれオーバーラップするのが好ましい。このような記憶素子は、読出し速度を十分に高速にすることができる。したがって、このような記憶素子を本発明のＩＣカードに用いれば、ＩＣカードの動作速度を向上させることが可能となる。
【０１５３】
また、本発明のＩＣカードに用いる記憶素子は、実施の形態１に記述したように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。このような記憶素子は、記憶素子のメモリ効果のばらつきを小さくすることができるので、読出し電流ばらつきを抑えることができる。更には、記憶保持中の記憶素子の特性変化を小さくすることができるので記憶保持特性が向上する。したがって、このような記憶素子を本発明のＩＣカードに用いれば、ＩＣカードの信頼性を向上させることができる。
【０１５４】
また、本発明のＩＣカードに用いる記憶素子は、実施の形態２に記述したように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含み、かつ、ゲート電極側面と略並行に延びた部分を含むことが好ましい。このような記憶素子は、書換え動作が高速である。したがって、このような記憶素子を本発明のＩＣカードに用いれば、ＩＣカードの動作速度を向上させることが可能となる。
【０１５５】
（実施の形態１１）
本実施の形態１１のＩＣカードを、図３を用いて説明する。
【０１５６】
図３のＩＣカード２の構成が、ＩＣカード１の構成と異なるのは、ＭＰＵ部５０１とデータメモリ部５０３が１つの半導体チップ上に形成され、データメモリ部を混載するＭＰＵ部５１０を構成している点である。
【０１５７】
実施の形態１で既述の通り、データメモリ部５０３を構成する記憶素子は、ＭＰＵ部５１０の論理回路部（演算部５０４及び制御部５０５）を構成する素子と形成プロセスが非常に似ているために、両素子を混載するのが非常に容易である。ＭＰＵ部５１０にデータメモリ部５０３を内蔵し、１つのチップ上に形成すれば、ＩＣカードのコストを大きく低減することができる。このとき、データメモリ部５０３に上記記憶素子を用いれば、例えばＥＥＰＲＯＭを用いた場合に比べて混載プロセスが著しく簡略化される。したがって、ＭＰＵ部とデータメモリ部を１つのチップ上に形成することによるコスト削減効果が特に大きくなるのである。
【０１５８】
なお、実施の形態１の場合と同様に、ＲＯＭ５０６を上記記憶素子で構成してもよい。このようにすれば、ＭＰＵ部５１０を駆動するためのプログラムが格納されているＲＯＭ５０６を外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０１５９】
（実施の形態１２）
本実施の形態１２のＩＣカードを、図４を用いて説明する。
【０１６０】
図４のＩＣカード３が、ＩＣカード２と異なるのは、非接触型であるという点である。そのため、制御部５０５はコネクト部ではなくＲＦインターフェース部５１１と接続されている。ＲＦインターフェース部５１１は、更に、アンテナ部５１２に接続されている。アンテナ部５１２は、外部機器との通信及び集電機能を有する。ＲＦインターフェース部５１１は、アンテナ部５１２から伝達した高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、ＲＦインターフェース部５１１及びアンテナ部５１２は、ＭＰＵ部５１０と１つのチップ上に混載されていてもよい。
【０１６１】
本実施の形態のＩＣカード３は非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部５０３を構成する記憶素子は、上記実施の形態８で詳しく述べたように、従来のＥＥＰＲＯＭ（約１２Ｖの電源電圧）に比べて低い電源電圧（約９Ｖ）で動作するので、ＲＦインターフェース部１１１の回路を小型化し、コストを削減することができる。
【０１６２】
【発明の効果】
以上より明らかなように、第１の発明のＩＣカードによれば、上記データメモリ部を構成する上記記憶素子は、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、各メモリ機能体はゲート電極により分離されているので書き換え時の干渉が効果的に抑制される。また、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜圧を薄膜化して短チャネル効果を抑制することができる。したがって記憶素子の微細化が容易となる。
【０１６３】
上記記憶素子は微細化が容易であり、複数の上記記憶素子からなる上記データメモリ部の面積を縮小することができる。それゆえ、上記データメモリ部のコストを削減することができる。したがって、上記データメモリ部を備えたＩＣカードのコストが削減される。
【０１６４】
また、第２の発明のＩＣカードによってもまた、上記データメモリ部は複数の上記記憶素子からなるので、第１の発明と同様な作用効果を奏する。更には、上記第２の発明のＩＣカードは論理演算部を備えるので、ＩＣカードに、単なる記憶機能にとどまらず、様々な機能を与えることが可能となる。
【０１６５】
また、第３の発明のＩＣカードによってもまた、上記データメモリ部は複数の上記記憶素子からなるので、第１の発明と同様な作用効果を奏する。更には、上記第３の発明のＩＣカードは上記通信手段と上記集電手段とを備えているので、外部の機器と電気的に接続するための端子を備える必要がない。したがって、上記端子を通じた静電破壊を防止することができる。また、外部の機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、上記データメモリ部を構成する上記記憶素子は、比較的低い電源電圧で動作するので、上記集電手段の回路を小型化し、コストを削減することができる。
【０１６６】
１実施の形態のＩＣカードによれば、上記データメモリ部と上記論理演算部は１つのチップ上に形成されているから、ＩＣカードに内蔵されるチップの数が減少してコストが削減される。更には、上記データメモリ部を構成する上記記憶素子を形成するプロセスと、上記論理演算部を構成する素子を形成するプロセスとは非常に似ているから、両素子の混載が特に容易である。したがって、上記論理演算部と上記データメモリ部を１つのチップ上に形成することによるコスト削減効果を特に大きくすることができる。
【０１６７】
また、１実施の形態のＩＣカードによれば、上記記憶手段は外部から書き換え可能であるから、必要に応じて上記プログラムを書き換えることにより、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易であるから、例えばマスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大を最小限にとどめることができる。更には、上記記憶素子を形成するプロセスと、上記論理演算部を構成する素子を形成するプロセスとは非常に似ているから、両素子の混載が容易で、コスト増を最小限に抑えることができる。
【０１６８】
また、１実施の形態のＩＣカードによれば、上記記憶素子は１つにつき２ビットの情報を記憶することが可能であって、その能力を十分に発揮している。それゆえ、１ビット当りの素子面積は１／２となって、上記データメモリ部又は上記記憶手段の面積を更に小さくすることができる。したがって、ＩＣカードのコストは更に削減される。
【０１６９】
また、１実施の形態ＩＣカードによれば、上記メモリ機能体は、第１の絶縁体、第２の絶縁体および第３の絶縁体からなり、電荷を蓄積する機能を有する上記第１の絶縁体からなる膜が、上記第２の絶縁体と上記第３の絶縁体とに挟まれた構造を有し、第１の絶縁体がシリコン窒化物であり、第２及び第３の絶縁体がシリコン酸化物であるので、ＩＣカードの動作速度を向上できると共に、信頼性を向上させることが可能となる。
【０１７０】
また、１実施の形態ＩＣカードによれば、上記チャネル領域上における第２の絶縁体からなる膜の厚さが、ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上であるから、ＩＣカードの電源電圧を低減できる、又は、ＩＣカードの動作速度を向上させることができる。
【０１７１】
また、１実施の形態ＩＣカードによれば、上記チャネル領域上における第２の絶縁体からなる膜の厚さが、ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下であるから、データメモリ部の記憶容量を大きくして機能を向上させることができる、又は、製造コストを削減することができる。
【０１７２】
また、１実施の形態ＩＣカードによれば、上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、ゲート絶縁膜の表面と略平行な表面を有する部分を含むから、ＩＣカードの信頼性を向上させることができる。
【０１７３】
また、１実施の形態ＩＣカードによれば、上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、ゲート電極の側面と略並行に延びた部分を含むから、ＩＣカードの動作速度を向上させることができる。
【０１７４】
また、１実施の形態ＩＣカードによれば、上記メモリ機能体の少なくとも一部が拡散層領域の一部にオーバーラップするように形成されてなるから、ＩＣカードの動作速度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１０のＩＣカードを示す構成図である。
【図２】本発明の実施の形態１０のＩＣカードの一部を構成する記憶素子を、セルアレイ状に配列した例を示す回路図である。
【図３】本発明の実施の形態１１のＩＣカードを示す構成図である。
【図４】本発明の実施の形態１２のＩＣカードを示す構成図である。
【図５】本発明の実施の形態１のメモリ素子の要部の概略断面図である。
【図６】図５の要部の拡大概略断面図である。
【図７】図５の変形の要部の拡大概略断面図である。
【図８】本発明の実施の形態１の記憶素子の電気特性を示すグラフである。
【図９】本発明の実施の形態１の記憶素子の変形の要部の概略断面図である。
【図１０】本発明の実施の形態２の記憶素子の要部の概略断面図である。
【図１１】本発明の実施の形態３の記憶素子の要部の概略断面図である。
【図１２】本発明の実施の形態４の記憶素子の要部の概略断面図である。
【図１３】本発明の実施の形態５の記憶素子の要部の概略断面図である。
【図１４】本発明の実施の形態６の記憶素子の要部の概略断面図である。
【図１５】本発明の実施の形態７の記憶素子の要部の概略断面図である。
【図１６】本発明の記憶素子の書込み動作を説明するための図である。
【図１７】本発明の記憶素子の書込み動作を説明するための図である。
【図１８】本発明の記憶素子の第１の消去動作を説明するための図である。
【図１９】本発明の記憶素子の第２の消去動作を説明するための図である。
【図２０】本発明の記憶素子の読出し動作を説明するための図である。
【図２１】本発明の記憶素子の電気特性を示すグラフである。
【図２２】従来技術であるＥＥＰＲＯＭの電気特性を示すグラフである。
【図２３】標準ロジック部を構成するトランジスタを示す概略断面図である。
【図２４】従来技術のＩＣカードを示す構成図である。
【符号の説明】
１，２，３　ＩＣカード
１１１　半導体基板
１１２，１１３　拡散層領域
１１４，２０３　ゲート絶縁膜
１１７，２０４　ゲート電極
１６１，１６２　メモリ機能体
１８７　ボディ領域
２０２　Ｐ型ウェル領域
２０７ａ　第１の拡散層領域
２０７ｂ　第２の拡散層領域
２３１ａ　第１のメモリ機能体
２３１ｂ　第２のメモリ機能体
５０３　データメモリ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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