(57)【要約】【課題】シリアル画像信号の転送に要する信号線の本数や入出力ピンの個数を減らす。【解決手段】インターフェース装置２６は、シリアル画像信号を転送する出力回路２７Ａと転送信号ＳＤを受信する受信回路２７Ｂとで構成される。出力回路２７Ａでは、画素クロック生成回路は画素クロック信号ＰＣＬＫを生成する。ビットクロック発生回路３０は、画素クロック信号ＰＣＬＫの周波数のＮ１／Ｎ２倍（Ｎ１，Ｎ２は正整数；Ｎ１はＮ２の整数倍）の周波数を持つビットクロック信号ＢＣＬＫを生成し並直列変換回路３２に供給する。並直列変換回路３２はＮ１（＝８）ビット幅のシリアル画像信号ＰＤをＮ２（＝２）ビット幅の転送信号ＳＤに変換する。受信回路２７Ｂでは、直並列変換回路４０が、ビットクロック信号ＢＣＬＫと画素クロック信号ＰＣＬＫを用いて転送信号ＳＤをＮ１ビット幅のシリアル画像信号ＰＤに変換する。【選択図】        図２
2004266745.tif 000002
【特許請求の範囲】
【請求項１】
シリアル画像信号を転送する出力回路と、該出力回路から転送された信号を受信する受信回路とで構成されるインターフェース装置であって、
前記シリアル画像信号は、所定のフォーマットに従い、１画素を構成する複数の色成分信号の中から各画素毎に１の色成分信号をサンプリングして生成された信号であり、
前記出力回路は、
前記シリアル画像信号の位相と同期する画素クロック信号を生成する画素クロック生成回路と、
前記画素クロック信号の周波数のＮ１／Ｎ２倍（Ｎ１，Ｎ２は正整数；Ｎ１はＮ２の整数倍）の周波数を持つビットクロック信号を生成するビットクロック生成回路と、
前記ビットクロック信号と同期してＮ１ビット幅の前記色成分信号をＮ２ビット幅の信号に変換して出力する並直列変換回路と、を備え、
前記受信回路は、
前記出力回路から転送された前記ビットクロック信号及び前記画素クロック信号を用いて、前記出力回路から転送された信号をＮ１ビット幅の色成分信号に変換する直並列変換回路を備える、ことを特徴とするインターフェース装置。
【請求項２】
請求項１記載のインターフェース装置において、垂直同期信号と水平同期信号との少なくとも一方の同期信号が、前記色成分信号の下位ビットに含められて前記出力回路から前記受信回路へ転送される、インターフェース装置。
【請求項３】
請求項１または請求項２記載のインターフェース装置において、
垂直同期信号のみが前記出力回路から前記受信回路へ転送され、
前記受信回路は、受信した前記垂直同期信号を用いて水平同期信号を生成するフレームカウンタを備える、インターフェース装置。
【請求項４】
所定のフォーマットに従い、１画素を構成する複数の色成分信号の中から各画素毎に１の色成分信号をサンプリングして生成されたシリアル画像信号を転送する出力回路であって、
前記シリアル画像信号の位相と同期する画素クロック信号を生成する画素クロック生成回路と、
前記画素クロック信号の周波数のＮ１／Ｎ２倍（Ｎ１，Ｎ２は正整数；Ｎ１はＮ２の整数倍）の周波数を持つビットクロック信号を生成するビットクロック生成回路と、
前記ビットクロック信号と同期してＮ１ビット幅の前記色成分信号をＮ２ビット幅の信号に変換して出力する並直列変換回路と、を備えることを特徴とする出力回路。
【請求項５】
請求項４記載の出力回路において、
前記Ｎ１／Ｎ２倍の周波数が互いに異なるように複数本の前記ビットクロック信号を生成する複数の前記ビットクロック生成回路と、
複数本の前記ビットクロック信号の中から何れかを選択して出力するクロック・セレクタと、
各々が複数本の前記ビットクロック信号とそれぞれ同期して、前記色成分信号を複数本の信号に変換して出力する複数の前記並直列変換回路と、
複数の前記並直列変換回路の出力信号の中から、前記クロック・セレクタで選択された前記ビットクロック信号と同期する当該直並列変換回路の出力信号を選択し転送信号として出力するデータ・セレクタと、を備える出力回路。
【請求項６】
請求項４または請求項５記載の出力回路において、垂直同期信号と水平同期信号との少なくとも一方の同期信号が、前記色成分信号の下位ビットに含められて転送される、出力回路。
【請求項７】
ビットクロック信号及び画素クロック信号とともに転送されたＮ２ビット幅（Ｎ２は正整数）の信号を受信する受信回路であって、
前記ビットクロック信号及び前記画素クロック信号を用いて、転送された前記Ｎ２ビット幅の信号をＮ１ビット幅（Ｎ１は正整数；Ｎ１はＮ２の整数倍）のシリアル画像信号に変換する直並列変換回路、を備え、
前記シリアル画像信号は、１画素を構成する複数の色成分信号の中から各画素毎に１の色成分信号をサンプリングして生成された信号であり、
前記ビットクロック信号は、前記シリアル画像信号の位相と同期する前記画素クロック信号の周波数のＮ１／Ｎ２倍の周波数を持つ信号である、
ことを特徴とする受信回路。
【請求項８】
画素クロック信号とともに転送されたＮ２ビット幅（Ｎ２は正整数）の信号を受信する受信回路であって、
前記画素クロック信号をＮ１／Ｎ２逓倍することでビットクロック信号を生成するＰＬＬ回路と、
前記ビットクロック信号及び前記画素クロック信号を用いて、転送された前記Ｎ２ビット幅の信号をＮ１ビット幅（Ｎ１は正整数；Ｎ１はＮ２の整数倍）のシリアル画像信号に変換する直並列変換回路と、を備え、
前記シリアル画像信号は、１画素を構成する複数の色成分信号の中から各画素毎に１の色成分信号をサンプリングして生成された信号であり、
前記画素クロック信号は前記シリアル画像信号の位相と同期している、ことを特徴とする受信回路。
【請求項９】
請求項７または請求項８記載の受信回路において、転送された垂直同期信号を用いて水平同期信号を生成するフレームカウンタを備える、受信回路。
【請求項１０】
請求項１〜請求項３の何れか１項に記載のインターフェース装置と、該インターフェース装置によって転送された請求項１記載のシリアル画像信号を表示する表示装置とを搭載したデジタルカメラ。
【請求項１１】
請求項４〜請求項６の何れか１項に記載の出力回路と、該出力回路によって転送された請求項４記載のシリアル画像信号を表示する表示装置とを搭載したデジタルカメラ。
【請求項１２】
請求項７〜請求項９の何れか１項に記載の受信回路と、該受信回路によって受信された請求項７記載のシリアル画像信号を表示する表示装置とを搭載したデジタルカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルカメラなどにおいてデータ転送に使用するインターフェース装置に関する。
【０００２】
【従来の技術】
デジタル・スチル・カメラやデジタル・ビデオ・カメラなどの撮像装置では、光学系を透過した光は、ＣＣＤセンサやＣＭＯＳセンサなどの撮像素子で検出され画像信号に光電変換される。その画像信号はデジタル信号にＡ／Ｄ変換された後に、画素補間、色空間変換、輪郭強調および解像度変換などの種々の画像処理を施される。その画像処理を受けた信号は、ＬＣＤ（液晶表示装置）や、接眼部に設けられるＥＶＦ（電子ビューファインダー）などの表示デバイスに転送され、映像表示される。若しくは、その画像処理を受けた信号は、所定のフォーマットに従って符号化された後に不揮発性メモリなどに書き込まれる。
【０００３】
撮像した画像をＥＶＦやＬＣＤなどの表示デバイスで表示する場合、画像信号は、表示デバイスの要求するフォーマットにエンコードされた後に転送され表示される。このため、当該画像信号をエンコードするエンコーダと表示デバイスとの間のデータの授受を実行するインターフェース回路が必要となる。このインターフェース回路は、エンコーダの出力信号を転送する出力回路と、この出力回路からの転送信号を受信して表示デバイスに出力する受信回路とで構成される。この種のインターフェース回路の関連技術は、例えば、特許文献１（特開２０００−２３２３７０号公報）に記載されている。なお、特許文献１は受信回路を「ＤＡ変換回路」として記載している。
【０００４】
【特許文献１】
特開２０００−２３２３７０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、前述のインターフェース回路において、データ転送に必要な信号線の本数が多いと、入出力ピンの個数も増大する。これにより、信号線が配設される基板の面積などが増大し、消費電力や回路規模が増大するという問題が起きる。
【０００６】
ところで、一般にフルカラー表示に対応した表示装置は、各画素毎に３原色などの複数色のカラーフィルタを有するが、デジタルカメラなどに装着される表示装置の中には、各画素毎に１色のカラーフィルタしか持たないものがある。図１３はこの種の表示装置のカラーフィルタの配列を模式的に示す図である。図１３中、Ｒ，Ｇ及びＢは、それぞれ、赤色フィルタ、緑色フィルタ及び青色フィルタを表す。この種の表示装置は各画素毎に３色成分を持つカラー画像信号をそのまま表示できないため、カラー画像信号のフォーマットを表示装置のカラーフィルタの配列に合わせて変換する必要がある。以下、そのフォーマットを変換した後の画像信号を「シリアル画像信号」と呼ぶ。
【０００７】
以上の状況に鑑みて本発明の目的は、データ転送に要する信号線の本数や入出力ピンの個数を減らすことが可能な、シリアル画像信号の転送に適したインターフェース装置並びにこのインターフェース装置を搭載したデジタルカメラを提供する点にある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、シリアル画像信号を転送する出力回路と、該出力回路から転送された信号を受信する受信回路とで構成されるインターフェース装置であって、前記シリアル画像信号は、所定のフォーマットに従い、１画素を構成する複数の色成分信号の中から各画素毎に１の色成分信号をサンプリングして生成された信号であり、前記出力回路は、前記シリアル画像信号の位相と同期する画素クロック信号を生成する画素クロック生成回路と、前記画素クロック信号の周波数のＮ１／Ｎ２倍（Ｎ１，Ｎ２は正整数；Ｎ１はＮ２の整数倍）の周波数を持つビットクロック信号を生成するビットクロック生成回路と、前記ビットクロック信号と同期してＮ１ビット幅の前記色成分信号をＮ２ビット幅の信号に変換して出力する並直列変換回路と、を備え、前記受信回路は、前記出力回路から転送された前記ビットクロック信号及び前記画素クロック信号を用いて、前記出力回路から転送された信号をＮ１ビット幅の色成分信号に変換する直並列変換回路を備える、ことを特徴としている。
【０００９】
第２の発明では、第１の発明のインターフェース装置において、垂直同期信号と水平同期信号との少なくとも一方の同期信号が、前記色成分信号の下位ビットに含められて前記出力回路から前記受信回路へ転送される。
【００１０】
第３の発明では、第１または第２の発明のインターフェース装置において、垂直同期信号のみが前記出力回路から前記受信回路へ転送され、前記受信回路は、受信した前記垂直同期信号を用いて水平同期信号を生成するフレームカウンタを備える。
【００１１】
第４の発明は、所定のフォーマットに従い、１画素を構成する複数の色成分信号の中から各画素毎に１の色成分信号をサンプリングして生成されたシリアル画像信号を転送する出力回路であって、前記シリアル画像信号の位相と同期する画素クロック信号を生成する画素クロック生成回路と、前記画素クロック信号の周波数のＮ１／Ｎ２倍（Ｎ１，Ｎ２は正整数；Ｎ１はＮ２の整数倍）の周波数を持つビットクロック信号を生成するビットクロック生成回路と、前記ビットクロック信号と同期してＮ１ビット幅の前記色成分信号をＮ２ビット幅の信号に変換して出力する並直列変換回路と、を備えることを特徴としている。
【００１２】
第５の発明は、第４の発明の出力回路において、前記Ｎ１／Ｎ２倍の周波数が互いに異なるように複数本の前記ビットクロック信号を生成する複数の前記ビットクロック生成回路と、複数本の前記ビットクロック信号の中から何れかを選択して出力するクロック・セレクタと、各々が複数本の前記ビットクロック信号とそれぞれ同期して、前記色成分信号を複数本の信号に変換して出力する複数の前記並直列変換回路と、複数の前記並直列変換回路の出力信号の中から、前記クロック・セレクタで選択された前記ビットクロック信号と同期する当該直並列変換回路の出力信号を選択し転送信号として出力するデータ・セレクタと、を備える。
【００１３】
第６の発明では、第４または第５の発明の出力回路において、垂直同期信号と水平同期信号との少なくとも一方の同期信号が、前記色成分信号の下位ビットに含められて転送される。
【００１４】
第７の発明は、ビットクロック信号及び画素クロック信号とともに転送されたＮ２ビット幅（Ｎ２は正整数）の信号を受信する受信回路であって、前記ビットクロック信号及び前記画素クロック信号を用いて、転送された前記Ｎ２ビット幅の信号をＮ１ビット幅（Ｎ１は正整数；Ｎ１はＮ２の整数倍）のシリアル画像信号に変換する直並列変換回路、を備えており、前記シリアル画像信号は、１画素を構成する複数の色成分信号の中から各画素毎に１の色成分信号をサンプリングして生成された信号であり、前記ビットクロック信号は、前記シリアル画像信号の位相と同期する前記画素クロック信号の周波数のＮ１／Ｎ２倍の周波数を持つ信号であることを特徴としている。
【００１５】
第８の発明は、画素クロック信号とともに転送されたＮ２ビット幅（Ｎ２は正整数）の信号を受信する受信回路であって、前記画素クロック信号をＮ１／Ｎ２逓倍することでビットクロック信号を生成するＰＬＬ回路と、前記ビットクロック信号及び前記画素クロック信号を用いて、転送された前記Ｎ２ビット幅の信号をＮ１ビット幅（Ｎ１は正整数；Ｎ１はＮ２の整数倍）のシリアル画像信号に変換する直並列変換回路と、を備えており、前記シリアル画像信号は、１画素を構成する複数の色成分信号の中から各画素毎に１の色成分信号をサンプリングして生成された信号であり、前記画素クロック信号は前記シリアル画像信号の位相と同期している、ことを特徴としている。
【００１６】
第９の発明は、第７または第８の発明の受信回路において、転送された垂直同期信号を用いて水平同期信号を生成するフレームカウンタを備える。
【００１７】
第１０の発明は、第１〜第３の発明の何れかのインターフェース装置と、該インターフェース装置によって転送された第１の発明で規定したシリアル画像信号を表示する表示装置とを搭載したデジタルカメラである。
【００１８】
第１１の発明は、第４〜第６の発明の何れかの出力回路と、該出力回路によって転送された第４の発明で規定したシリアル画像信号を表示する表示装置とを搭載したデジタルカメラである。
【００１９】
そして第１２の発明は、第７〜第９の発明の何れかの受信回路と、該受信回路によって受信された第７の発明で規定したシリアル画像信号を表示する表示装置とを搭載したデジタルカメラである。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２１】
＜デジタルカメラの構成＞
最初に、本発明の実施形態に係るインターフェース装置を組み込んだデジタルカメラの構成例を示した後、各実施形態に係るインターフェース装置を詳説する。
【００２２】
図１は、そのデジタルカメラ１の構成を概略的に示すブロック図である。このデジタルカメラ１は、レンズ群やプリズム、ＡＦ（オート・フォーカス；自動合焦）機能や自動露出調節機能などを有する光学機構１０を備えている。被写体からの反射光はこの光学機構１０を透過し、光学ＬＰＦ（ロー・パス・フィルタ）１１を通ってＣＣＤ撮像素子１２で受光される。
【００２３】
ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１７は、発振子１７Ａが供給する発振信号を逓倍または分周することでクロック信号を生成し、タイミング・ジェネレータ（ＴＧ）１６、出力回路２７ＡおよびＣＰＵ１８などへ供給する。タイミング・ジェネレータ１６は、ＰＬＬ回路１７から供給されるクロック信号を用いて、駆動回路１５やＲＰＵ（リアルタイム・プロセッシング・ユニット）１４に各種制御信号を供給している。
【００２４】
またＣＣＤ撮像素子１２は、駆動回路１５から駆動信号の供給を受けて動作し、入射光をアナログ信号に変換してアナログ信号処理回路１３に出力する。なお、ＣＣＤ撮像素子１２の代わりにＣＭＯＳ撮像素子を採用してもよい。アナログ信号処理回路１３は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ；自動利得制御）回路およびＡ／Ｄ変換回路を備えている。一般に、ＣＣＤ撮像素子１２は、通常黒レベルの基準レベルをもつ基準信号と、その基準信号を含む画像信号とを時分割で交互に出力する。ＣＤＳ回路は、画像信号中のノイズ成分を除去するために、その基準信号と画像信号とをサンプリングし、両信号の差分信号を取り出して出力する。またＡＧＣ回路は、ＣＤＳ回路から入力する差分信号の信号レベルを適正化した信号を出力し、またＡ／Ｄ変換回路は、ＡＧＣ回路からの入力信号をサンプリングし、所定の量子化ビット数で量子化したデジタル画像信号（原画像データ；Ｒａｗ  Ｉｍａｇｅ  Ｄａｔａ）を出力する。
【００２５】
ＲＰＵ１４は、タイミング・ジェネレータ１６から供給されるクロック信号と同期して動作する集積回路である。このＲＰＵ１４は、前記アナログ信号処理回路１３から入力する画像信号に対して、欠陥画素補正処理、シェーディング補正処理、画素補間処理、ガンマ補正処理、色空間変換処理、輪郭強調処理および解像度変換処理などの種々のデジタル画像処理をリアルタイムに実行する機能を有する。
【００２６】
前記ＲＰＵ１４から出力された画像信号は、バス９を介して主メモリ２１に転送されバッファリングされる。なお、バス９を介したデータ転送は、ＣＰＵ１８の代わりに、バス９と接続されたＤＭＡ（ダイレクト・メモリ・アクセス）コントローラ１９の制御で行われてもよい。ＣＰＵ１８は、ＰＬＬ回路１７から供給されるクロック信号と同期して動作し、主メモリ２１から画像信号を読み出して様々な画像処理を行う。またＣＰＵ１８は圧縮伸長処理部２０を起動することで、その画像信号をＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈｉｃ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ）方式やモーションＪＰＥＧ方式などで圧縮符号化した後、その圧縮データをインターフェース２２を介してメモリカード２３に書き出したり、外部インターフェース２４を介してパーソナル・コンピュータなどの外部機器に出力したりすることが可能である。
【００２７】
ＣＰＵ１８は、更に、ＲＰＵ１４から順次出力される画像データを、ファインダーとして機能するＬＣＤ２９で動画像表示させるように制御できる。すなわち、ＲＰＵ１４から、ＬＣＤ２９の解像度に合わせて解像度変換を施されて出力される画像データが、主メモリ２１でバッファリングされた後、バス９を介してディスプレイ・モジュール２５に順次転送される。ディスプレイ・モジュール２５は、画像データをフレーム単位またはサブフレーム単位でインターフェース装置２６に出力する。
【００２８】
インターフェース装置２６は、出力回路２７Ａと受信回路２７Ｂとで構成されている。出力回路２７Ａは、後に詳述するように、ディスプレイ・モジュール２５から入力するＮ１ビット幅の信号をＮ２ビット幅（Ｎ１，Ｎ２は正整数；Ｎ１はＮ２の整数倍）の転送信号に変換して受信回路２７Ｂへ送出し、また、受信回路２７Ｂは、受信した転送信号を元のＮ１ビット幅の信号に変換してＬＣＤ駆動回路２８に供給する。そしてＬＣＤ駆動回路２８は、入力するＮ１ビット幅の画像信号をＬＣＤ２９に書き込むように制御する。この結果、ＬＣＤ２９は、撮像された画像を静止画あるいは動画像として表示することになる。
【００２９】
一方、デジタルカメラ１のユーザーは、ＬＣＤ２９に表示された画像を視認しつつ、被写体のフレーミングや露出調整、シャッター速度の設定を行ったり、撮影するタイミングを決定したりすることができる。ユーザーが撮影する瞬間にレリーズボタン（図示せず）を押すと、ＣＰＵ１８はその状態を検知し、ＲＰＵ１４から高解像度の画像データが出力されるように制御する。ＲＰＵ１４から出力された高解像度の画像データは、上述の圧縮伸長処理部２０で圧縮符号化などを施された後、バス９を介してカード・インターフェース２２に転送され、メモリカード２３に書き込まれる。
【００３０】
以上の構成を有するデジタルカメラ１に搭載されたインターフェース装置２６について以下に詳説する。
【００３１】
＜第１の実施形態＞
図２は、本発明の第１の実施形態に係るインターフェース装置２６を概略的に示すブロック図である。出力回路２７Ａは、ビットクロック発生回路３０、画素クロック発生回路３１及び並直列変換回路３２を備えており、受信回路２７Ｂは直並列変換回路４０を備えて構成される。
【００３２】
本実施形態では、ＬＣＤ２９は、図１３に示した配列のカラーフィルタを有し、上記シリアル画像信号の表示に対応している。ディスプレイ・モジュール２５に転送される信号は、１画素毎にＲ，Ｇ，Ｂなどの複数の色成分信号を含むカラー画像信号であるから、ディスプレイ・モジュール２５は、ＬＣＤ２９のカラーフィルタ配列に合わせて、カラー画像信号の中から各画素毎に１の色成分信号をサンプリングしてシリアル画像信号を生成し、インターフェース装置２６に供給する。
【００３３】
このインターフェース装置２６には、ディスプレイ・モジュール２５から、８ビットのシリアル画像信号ＰＤと１ビットの垂直同期信号ＶＤと１ビットの水平同期信号ＨＤとが入力している。垂直同期信号ＶＤと水平同期信号ＨＤは、出力回路２７Ａから受信回路２７Ｂに転送される。
【００３４】
画素クロック発生回路３１は、ＰＬＬ回路１７から供給されるクロック信号（図示せず）を用いて、周波数１３．５ＭＨｚの画素クロック信号ＰＣＬＫを生成する。またビットクロック発生回路３０は、画素クロック信号ＰＣＬＫの周波数１３．５ＭＨｚの４倍の周波数５４．０ＭＨｚを持つビットクロック信号ＢＣＬＫを生成する。このビットクロック信号ＢＣＬＫは、出力回路２７Ａから受信回路２７Ｂに転送されるとともに並直列変換回路３２に供給される。図３のタイミングチャートに、画素クロック信号ＰＣＬＫとビットクロック信号ＢＣＬＫとの信号波形例を示す。
【００３５】
また並直列変換回路３２は、ビットクロック信号ＢＣＬＫと同期して、８ビット幅のシリアル画像信号ＰＤを２ビット幅の転送信号ＳＤに並直列変換して出力する。その転送信号ＳＤは、出力回路２７Ａから受信回路２７Ｂに転送される。ここで、画素クロック信号ＰＣＬＫとビットクロック信号ＢＣＬＫとの間の周波数の比率（＝５４．０ＭＨｚ／１３．５ＭＨｚ＝４）は、シリアル画像信号ＰＤと転送信号との間のビット幅の比率（＝８ビット幅／２ビット幅＝４）と一致するように調整される。
【００３６】
図３に示すように、シリアル画像信号ＰＤは、画素クロック信号ＰＣＬＫと同期する一連の色成分信号…，Ｐ０［７：０］，Ｐ１［７：０］，Ｐ２［７：０］，…で構成される。図３の例では、色成分信号Ｐ０［７：０］，Ｐ１［７：０］，Ｐ２［７：０］はそれぞれ、Ｂ（青色信号），Ｒ（赤色信号），Ｇ（緑色信号）である。なお、色成分信号Ｐｉ［７：０］（ｉは整数）は、８本の１ビット信号Ｐｉ［７］，Ｐｉ［６］，Ｐｉ［５］，…，Ｐｉ［０］を束ねたパラレル信号である。
【００３７】
並直列変換回路３２は、ビットクロック信号ＢＣＬＫと同期して入力した色成分信号Ｐｉ［７：０］を取り込み、これを２ビット幅の転送信号Ｐｉ［１：０］，Ｐｉ［３：２］，Ｐｉ［５：４］，Ｐｉ［７：６］へ直列に変換して順次出力する。図３の例では、周期Ｔ１における色成分信号Ｐ１［７：０］が、次の周期Ｔ２で２ビット幅の転送信号Ｐ１［１：０］，Ｐ１［３：２］，Ｐ１［５：４］，Ｐ１［７：６］に変換されている。
【００３８】
一方、受信回路２７Ｂでは、直並列変換回路４０は、出力回路２７Ａから転送されたビットクロック信号ＢＣＬＫと画素クロック信号ＰＣＬＫとを用いて、２ビット幅の転送信号ＳＤを取り込み、これを８ビット幅のシリアル画像信号ＰＤへパラレルに変換して出力する。
【００３９】
このようなインターフェース装置２６は、各画素毎にシリアルに配列した８ビット幅の色成分信号を、２ビット幅の転送信号に変換して転送するため、データ転送に要する信号線の本数や入出力ピンの個数を大幅に減らすことが可能になる。
【００４０】
図４は、直並列変換回路４０の構成例を概略的に示す図である。一般に、出力回路２７Ａから受信回路２７Ｂへクロックを転送する際、クロックが受信回路２７Ｂに到達するタイミングがずれて、ビットクロック信号ＢＣＬＫに対する転送信号ＳＤの位相がずれる場合がある。かかる場合、表示画像が劣化する。以下に説明するように図４の直並列変換回路４０は、ビットクロック信号ＢＣＬＫに対する転送信号ＳＤの位相のズレを補正する機能を有している。
【００４１】
図４の直並列変換回路４０は、シフトレジスタ５０，５３、セレクタ５１，５４及びＤラッチ５２，５５を備えて構成される。この直並列変換回路４０には、２ビット幅の転送信号ＳＤ、ビットクロック信号ＢＣＬＫ、画素クロック信号ＰＣＬＫ及び切換制御信号Ａｄ０，Ａｄ１が入力する。ここで、切換制御信号Ａｄ０，Ａｄ１はＣＰＵ１８から供給される。また転送信号ＳＤの上位１ビットは一方のシフトレジスタ５０に入力させられ、その下位１ビットは他方のシフトレジスタ５３に入力させられる。
【００４２】
シフトレジスタ５０は、７個のＤフリップ・フロップ５０Ａ〜５０Ｇを７段に直列接続して構成され、ビットクロック信号ＢＣＬＫの７周期分に相当する信号を並列に保持することができる。各段のＤフリップ・フロップの出力端子Ｑは、最終段を除いて、次段のＤフリップ・フロップの入力端子Ｄと接続される。シフトレジスタ５３も、同様に、７個のＤフリップ・フロップ５３Ａ〜５３Ｇを７段に直列接続して構成され、ビットクロック信号ＢＣＬＫの７周期分に相当する信号を並列に保持することができる。これらシフトレジスタ５０及びシフトレジスタ５３のＤフリップ・フロップは、ビットクロック信号ＢＣＬＫのパルスが入力する度に、保持している信号を次段に移動させる。
【００４３】
またセレクタ５１は、”０”，”１”，”２”，”３”の数字を付した４個の入力端子０〜４を有し、切換制御信号Ａｄ０，Ａｄ１の信号レベルに応じて４個の入力端子０〜４の中から何れかを選択し、選択した入力端子に入力する４ビット信号をＤラッチ５２に出力する。セレクタ５１の入力端子０には、第１段〜第４段のＤフリップ・フロップ５０Ａ〜５０Ｄの出力信号が結合して入力している。またセレクタ５１の入力端子１には、第２段〜第５段のＤフリップ・フロップ５０Ｂ〜５０Ｅの出力信号が結合して入力し、その入力端子２には、第３段〜第６段のＤフリップ・フロップ５０Ｃ〜５０Ｆの出力信号が結合して入力し、その入力端子３には、第４段〜第７段のＤフリップ・フロップ５０Ｄ〜５０Ｇの出力信号が結合して入力する。
【００４４】
またセレクタ５４も、”０”，”１”，”２”，”３”の数字を付した４個の入力端子０〜４を有し、切換制御信号Ａｄ０，Ａｄ１の信号レベルに応じて４個の入力端子０〜４の中から何れかを選択し、選択した入力端子に入力する４ビット信号をＤラッチ５５に出力する。セレクタ５４の入力端子０には、第１段〜第４段のＤフリップ・フロップ５３Ａ〜５３Ｄの出力信号が結合して入力し、セレクタ５４の入力端子１には、第２段〜第５段のＤフリップ・フロップ５３Ｂ〜５３Ｅの出力信号が結合して入力し、その入力端子２には、第３段〜第６段のＤフリップ・フロップ５３Ｃ〜５３Ｆの出力信号が結合して入力し、その入力端子３には、第４段〜第７段のＤフリップ・フロップ５３Ｄ〜５３Ｇの出力信号が結合して入力する。
【００４５】
そしてＤラッチ５２，５５はそれぞれ、画素クロック信号ＰＣＬＫのパルスが入力する度にセレクタ５１，５４から入力する４ビット信号をラッチして出力する。これらＤラッチ５２，５５の４ビットの出力信号は結合され、シリアル画像信号ＰＤとなって外部へ出力される。
【００４６】
このような構成の直並列変換回路４０では、切換制御信号Ａｄ０，Ａｄ１の信号レベルを設定することで、転送信号ＳＤを構成する各１ビット信号の位相を補正することができる。転送信号ＳＤの位相のズレは、デジタルカメラ１の設計段階や開発段階で予測されたり、回路検査時に検出されたりするため、その位相のズレを補正するように切換制御信号Ａｄ０，Ａｄ１が予め調整されることになる。
【００４７】
なお、上記第１の実施形態では、８ビット幅の色成分信号を２ビット幅の転送信号に変換したが、本発明ではこの限りでは無く、一般に、２以上の正整数Ｎ１，Ｎ２（Ｎ１はＮ２の整数倍）に対して、Ｎ１ビット幅の色成分信号をＮ２ビット幅の転送信号に変換して転送するようにインターフェース装置２６の構成を変更することは容易に可能である。かかる場合、上記ビットクロック発生回路３０の構成は、画素クロック信号ＰＣＬＫの周波数のＮ１／Ｎ２倍の周波数を持つビットクロック信号ＢＣＬＫを生成するように変更されればよい。
【００４８】
次に、上記第１の実施形態の変形例１について説明する。図５は、本変形例１に係るインターフェース装置２６の構成を概略的に示すブロック図である。このインターフェース装置２６は、図２に示したインターフェース装置２６と略同じ構成を有する。本変形例１では、水平同期信号ＨＤと垂直同期信号ＶＤとはそれぞれ、シリアル画像信号ＰＤの下位１ビット目と下位２ビット目とに含められている。また、受信回路２７Ｂにおいて直並列変換回路４０から出力されたシリアル画像信号ＰＤから水平同期信号ＨＤと垂直同期信号ＶＤとが抽出される。したがって、水平同期信号ＨＤと垂直同期信号ＶＤとを直接転送する場合と比べてさらに信号線の本数とピン数を削減することが可能になる。
【００４９】
次に、上記第１の実施形態の変形例２について説明する。図６は、本変形例２に係るインターフェース装置２６の構成を概略的に示すブロック図である。このインターフェース装置２６も、図２に示したインターフェース装置２６と略同じ構成を有するが、本変形例２では、受信回路２７Ｂは、出力回路２７Ａから転送された垂直同期信号ＶＤを用いて水平同期信号ＨＤを生成するフレームカウンタ４２を備えている。これにより、出力回路２７Ａから受信回路２７Ｂへ水平同期信号ＨＤを転送する必要が無くなることから、さらに信号線の本数と入出力ピンの個数を減らすことが可能になる。
【００５０】
次に、上記第１の実施形態の変形例３について説明する。図７は、本変形例３に係るインターフェース装置２６の構成を概略的に示すブロック図である。このインターフェース装置２６も、図２に示したインターフェース装置２６と略同じ構成を有する。本変形例３では、出力回路２７Ａにおいて垂直同期信号ＶＤがシリアル画像信号ＰＤの下位１ビットに含められて転送され、受信回路２７Ｂの直並列変換回路４０から出力されたシリアル画像信号ＰＤから垂直同期信号ＶＤが抽出される。また受信回路２７Ｂは、抽出された垂直同期信号ＶＤを用いて水平同期信号ＨＤを生成するフレームカウンタ４２を備えている。このような構成により、信号線の本数と入出力ピンの個数を極力減らすことが可能になる。
【００５１】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図８〜図１１は、第２の実施形態及びその変形例に係るインターフェース装置２６の構成を概略的に示すブロック図である。図８〜図１１において、図１に示す符号と同一符号の構成要素３０，３１，３２，４０は、上記第１の実施形態の構成要素と同じ機能を有するものとして、それらの詳細な説明を省略する。
【００５２】
図８の出力回路２７Ａは、ビットクロック発生回路３０、画素クロック発生回路３１及び並直列変換回路３２を備えており、受信回路２７Ｂは、直並列変換回路４０及びＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路４１を備えて構成される。ＰＬＬ回路４１は、入力信号をＮ１／Ｎ２逓倍する機能を有している。本実施形態では、ＰＬＬ回路４１は、出力回路２７Ａから転送された画素クロック信号ＰＣＬＫを４逓倍することでビットクロック信号ＢＣＬＫを生成し、直並列変換回路４０に供給する。よって、出力回路２７Ａから受信回路２７Ｂへビットクロック信号ＢＣＬＫを転送する必要が無くなるため、信号線の本数と入出力ピンの個数を減らすことが可能になる。その他の構成は、図１に示したインターフェース装置２６のそれと同じである。
【００５３】
次に、図９は、変形例１に係るインターフェース装置２６の構成を概略的に示すブロック図である。本変形例１では、水平同期信号ＨＤと垂直同期信号ＶＤとはそれぞれ、シリアル画像信号ＰＤの下位１ビット目と下位２ビット目とに含められている。また、受信回路２７Ｂにおいて直並列変換回路４０から出力されたシリアル画像信号ＰＤから水平同期信号ＨＤと垂直同期信号ＶＤとが抽出される。これにより、水平同期信号ＨＤと垂直同期信号ＶＤとを直接転送する場合と比べてさらに信号線の本数とピン数を削減することが可能になる。
【００５４】
次に、図１０は、変形例２に係るインターフェース装置２６の構成を概略的に示すブロック図である。本変形例２では、受信回路２７Ｂは、出力回路２７Ａから転送された垂直同期信号ＶＤを用いて水平同期信号ＨＤを生成するフレームカウンタ４２を備えている。これにより、出力回路２７Ａから受信回路２７Ｂへ水平同期信号ＨＤを転送する必要が無くなることから、さらに信号線の本数と入出力ピンの個数を減らすことが可能になる。
【００５５】
次に、図１１は、変形例３に係るインターフェース装置２６の構成を概略的に示すブロック図である。本変形例３では、出力回路２７Ａにおいて垂直同期信号ＶＤがシリアル画像信号ＰＤの下位１ビットに含められて転送され、受信回路２７Ｂの直並列変換回路４０から出力されたシリアル画像信号ＰＤから垂直同期信号ＶＤが抽出される。また受信回路２７Ｂは、抽出された垂直同期信号ＶＤを用いて水平同期信号ＨＤを生成するフレームカウンタ４２を備えている。このような構成により、信号線の本数と入出力ピンの個数を極力減らすことが可能になる。
【００５６】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図１２は、第３の実施形態に係るインターフェース装置２６の構成を概略的に示すブロック図である。出力回路２７Ａは、画素クロック発生回路６２、ビットクロック発生回路６０，６１、並直列変換回路６４，６５、クロック・セレクタ６３及びデータ・セレクタ６６を備えており、受信回路２７Ｂは直並列変換回路６７を備えて構成される。
【００５７】
このインターフェース装置２６には、ディスプレイ・モジュール２５（図１）から、８ビットのシリアル画像信号ＰＤと１ビットの垂直同期信号ＶＤと１ビットの水平同期信号ＨＤとが入力している。垂直同期信号ＶＤと水平同期信号ＨＤは、出力回路２７Ａから受信回路２７Ｂに転送される。
【００５８】
画素クロック発生回路６２は、ＰＬＬ回路１７から供給されるクロック信号（図示せず）を用いて、周波数１３．５ＭＨｚの画素クロック信号ＰＣＬＫを生成する。また出力回路２７Ａは、各々が互いに異なる周波数のクロックを生成する２種類のビットクロック発生回路６０，６１を備えている。一方のビットクロック発生回路６０は、画素クロック信号ＰＣＬＫの周波数１３．５ＭＨｚの４倍の周波数５４．０ＭＨｚを持つビットクロック信号ＢＣＬＫ１を生成して並直列変換回路６５とクロック・セレクタ６３とに供給しており、他方のビットクロック発生回路６１は、画素クロック信号ＰＣＬＫの周波数１３．５ＭＨｚの２倍の周波数２７ＭＨｚを持つビットクロック信号ＢＣＬＫ２を生成して並直列変換回路６４とクロック・セレクタ６３とに供給している。
【００５９】
クロック・セレクタ６３は、コントローラ（図示せず）から供給される選択制御信号により、２本のビットクロック信号ＢＣＬＫ１，ＢＣＬＫ２のうち何れか一方を選択して出力する。このクロック・セレクタ６３の出力信号が受信回路２７Ｂへ転送される。
【００６０】
また並直列変換回路６５は、ビットクロック信号ＢＣＬＫ１と同期して８ビット幅のシリアル画像信号ＰＤを２ビット信号に並直列変換してデータ・セレクタ６６に出力する。この並直列変換回路６５の動作は、図２に示した並直列変換回路３２のそれと同じである。ここで、画素クロック信号ＰＣＬＫとビットクロック信号ＢＣＬＫ１との間の周波数の比率（＝５４．０ＭＨｚ／１３．５ＭＨｚ＝４）は、シリアル画像信号ＰＤと並直列変換回路６５の出力信号との間のビット幅の比率（＝８ビット幅／２ビット幅＝４）と一致するように調整されている。
【００６１】
他方の並直列変換回路６４は、ビットクロック信号ＢＣＬＫ２と同期して８ビット幅のシリアル画像信号ＰＤを４ビット信号に並直列変換してデータ・セレクタ６６に出力する。ここで、画素クロック信号ＰＣＬＫとビットクロック信号ＢＣＬＫ２との間の周波数の比率（＝２７．０ＭＨｚ／１３．５ＭＨｚ＝２）は、シリアル画像信号ＰＤと並直列変換回路６４の出力信号との間のビット幅の比率（＝８ビット幅／４ビット幅＝２）と一致するように調整される。この並直列変換回路６４から出力された４ビット信号の上位２ビット信号は転送信号ＳＤ１として受信回路２７Ｂに転送され、当該４ビット信号の下位２ビット信号はデータ・セレクタ６６に出力される。
【００６２】
データ・セレクタ６６は、前記コントローラから供給される選択制御信号により、並直列変換回路６４から入力する２ビット信号と並直列変換回路６５の出力信号との何れかを選択し、転送信号ＳＤ２として出力する。このデータ・セレクタ６６は、クロック・セレクタ６３がビットクロック信号ＢＣＬＫ１を選択するとき、このビットクロック信号ＢＣＬＫ１と同期する並直列変換回路６５の出力信号を選択し、クロック・セレクタ６３がビットクロック信号ＢＣＬＫ２を選択するときは、このビットクロック信号ＢＣＬＫ２と同期する並直列変換回路６４の出力信号を選択するように制御されている。
【００６３】
図１２では、ビットクロック信号、画素クロック信号及び信号ＳＤ１，ＳＤ２を伝送させる４種類の信号線が使用されており、高速なデータ転送を達成する場合に適した構成例が示されている。クロック・セレクタ６３はビットクロック信号ＢＣＬＫ２を選択しており、直並列変換回路６７は、出力回路２７Ａから転送されたビットクロック信号ＢＣＬＫ２と画素クロック信号ＰＣＬＫとを用いて、転送信号ＳＤ１，ＳＤ２を取り込む。そして直並列変換回路６７は、入力するビットクロック信号ＢＣＬＫ２を用いて、２本の転送信号ＳＤ１，ＳＤ２を結合した４ビット信号を８ビット幅のシリアル画像信号ＰＤへパラレルに変換して出力する。この構成例は、ＬＣＤ２９の解像度が高い場合或いはフレームレートが高い場合に有効である。一方、ＬＣＤ２９の解像度が低い場合或いはフレームレートが低い場合には、クロック・セレクタ６３にビットクロック信号ＢＣＬＫ１を選択させ、信号ＳＤ２を転送させず、信号ＳＤ１のみを受信回路２７Ｂへ転送させればよい。かかる場合、より少ない本数の信号線を用いて画像信号を転送することが可能である。
【００６４】
このように第３の実施形態によれば、デジタルカメラ１のシステムに応じて、シリアル画像信号ＰＤを４ビット信号と２ビット信号との何れかに変換することができ、転送速度を２段階で切り換えられる。しかも、出力回路２７Ａと受信回路２７Ｂとの間で少ない本数の信号線でデータを転送することが可能である。
【００６５】
なお、本実施形態では、転送速度を２段階で切換可能な構成を示したが、本発明では、上記インターフェース装置２６の構成を、転送速度をＬ段階（Ｌは３以上の整数）で切換可能な構成へ容易に変更できる。かかる場合、出力回路２７Ａは、互いに異なる周波数を持つＬ本のビットクロック信号を生成するＬ個のビットクロック発生回路を備え、各ビットクロック信号と同期して動作するＬ個の並直列変換回路を備えることになる。またクロック・セレクタ６３は、Ｋ本のビットクロック信号の中から何れかを選択する機能を持つように変更され、データ・セレクタ６６は、Ｋ個の並直列変換回路の出力信号の中から何れかを選択する機能を持つように変更される。
【００６６】
また、本実施形態は、水平同期信号ＨＤと垂直同期信号ＶＤとを、出力回路２７Ａから受信回路２７Ｂへ直接転送する構成を採用した。この構成の代わりに本実施形態の変形例として、図５〜図７に示すように、水平同期信号ＨＤと垂直同期信号ＶＤとをシリアル画像信号ＰＤの下位ビットに含めて転送したり、受信回路２７Ｂが垂直同期信号ＶＤを用いて水平同期信号ＨＤを生成するフレームカウンタ４２を備えたりする構成を採用してもよい。
【００６７】
【発明の効果】
以上の如く、本発明に係るインターフェース装置によれば、Ｎ１ビット幅のシリアル画像信号をＮ２ビット幅の信号に変換して転送するため、点順次データの転送に要する信号線の本数や入出力ピンの個数を大幅に減らすことができる。したがって、小回路規模で低消費電力のインターフェース装置の実現が可能となる。
【００６８】
また本発明に係るインターフェース装置を搭載したデジタルカメラによれば、表示デバイスへのデータ転送に要する信号線の本数や入出力ピンの個数が減るため、コンパクトな回路構成を持つデジタルカメラが実現可能である。
【図面の簡単な説明】
【図１】本発明の実施形態に係るデジタルカメラの構成を概略的に示すブロック図である。
【図２】本発明の第１の実施形態に係るインターフェース装置を概略的に示すブロック図である。
【図３】インターフェース装置における各種信号の波形を示すタイミングチャートである。
【図４】直並列変換回路の構成例を概略的に示す図である。
【図５】第１の実施形態の変形例１に係るインターフェース装置の構成を概略的に示すブロック図である。
【図６】第１の実施形態の変形例２に係るインターフェース装置の構成を概略的に示すブロック図である。
【図７】第１の実施形態の変形例３に係るインターフェース装置の構成を概略的に示すブロック図である。
【図８】本発明の第２の実施形態に係るインターフェース装置の構成を概略的に示すブロック図である。
【図９】第２の実施形態の変形例１に係るインターフェース装置の構成を概略的に示すブロック図である。
【図１０】第２の実施形態の変形例２に係るインターフェース装置の構成を概略的に示すブロック図である。
【図１１】第２の実施形態の変形例３に係るインターフェース装置の構成を概略的に示すブロック図である。
【図１２】本発明の第３の実施形態に係るインターフェース装置の構成を概略的に示すブロック図である。
【図１３】シリアル画像信号を表示するカラー表示装置のカラーフィルタ配列を模式的に示す図である。
【符号の説明】
１  デジタルカメラ
２６  インターフェース装置
２７Ａ  出力回路
２７Ｂ  受信回路
３０，６０，６１  ビットクロック発生回路
３１，６２  画素クロック発生回路
３２，６４，６５  並直列変換回路
４０，６７  直並列変換回路
４１  ＰＬＬ回路
４２  フレームカウンタ
【図１】
2004266745.tif 000003
【図２】
2004266745.tif 000004
【図３】
2004266745.tif 000005
【図４】
2004266745.tif 000006
【図５】
2004266745.tif 000007
【図６】
2004266745.tif 000008
【図７】
2004266745.tif 000009
【図８】
2004266745.tif 000010
【図９】
2004266745.tif 000011
【図１０】
2004266745.tif 000012
【図１１】
2004266745.tif 000013
【図１２】
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【図１３】
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