(57)【要約】【課題】プローブの電源端子から流れる電流量を考慮する必要がなく、プローブの電源端子の針先を掃除する頻度を少なくしてスループットの向上が図れるようにすること。【解決手段】電源入力端子４にプローブの電源端子５を押し当てて動作電源を供給し、Ｐチャネルトランジスタ３−１〜３−ｎの各ゲート電極に個別にオン動作とオフ動作とを行わせる動作電圧を印加する。オープンドレイン端子２−１〜２−ｎのうち、オン動作をしているトランジスタに対応するオープンドレイン端子の出力レベルは、Ｈレベルであるので、Ｐチャネルトランジスタ１２−１〜１２−ｎのうち、該当するトランジスタはオフ動作状態である。その結果、外付け回路１１−１〜１１−ｎのうち、オン動作をしているトランジスタに対応する外付け回路が無効となり、試験用電源２２への電流路は形成されない。【選択図】　　　図１
2004069544.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置が備える複数のＰチャネルトランジスタのドレイン電極の信号を出力するオープンドレイン式出力端子と試験装置とを接続する各接続ラインと前記試験装置内の試験用電源との間を抵抗素子を含む回路を介して接続し、前記各出力端子の出力状態から対応する前記Ｐチャネルトランジスタのオン動作状態とオフ動作状態とを確認する場合において、
前記各接続ラインと前記各回路との間に、前記出力端子の出力レベルが、対応する前記Ｐチャネルトランジスタのオフ動作状態を示すとき、当該回路を対応する接続ラインに接続し、対応する前記Ｐチャネルトランジスタのオン動作状態を示すとき、当該回路と対応する接続ラインとの接続を断つ有効／無効切替回路を設け、前記Ｐチャネルトランジスタの動作状態を確認することを特徴とする出力端子の出力チェック方法。
【請求項２】
複数のオープンドレイン式出力端子を備える半導体集積回路装置において、
試験装置の試験用電源を接続する電源端子と、
抵抗素子を含む回路であって、一端が前記電源端子に接続され、前記複数の出力端子と１対１対応で設けられる回路と、
前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられ、出力端子への出力レベルが、対応する前記トランジスタのオフ動作状態を示すとき当該回路を対応する前記出力端子に接続し、対応する前記トランジスタのオン動作状態を示すとき当該回路と対応する前記出力端子との接続を断つ有効／無効切替回路と、
を備えたことを特徴とする半導体集積回路装置。
【請求項３】
複数のオープンドレイン式出力端子を備える半導体集積回路装置において、
試験装置の試験用電源を接続する電源端子と、
抵抗素子を含む回路であって、一端が前記電源端子に接続され、前記複数の出力端子と１対１対応で設けられる回路と、
前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられ、前記トランジスタの駆動信号が、当該トランジスタをオフ動作状態に駆動するものであるとき当該回路を対応する前記出力端子に接続し、当該トランジスタをオン動作状態に駆動するものであるとき当該回路と対応する前記出力端子との接続を断つ有効／無効切替回路と、
を備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、出力端子の出力チェック方法および半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
オープンドレイン式出力端子（以下、単に「オープンドレイン端子」という）を備える半導体集積回路装置（以下、単に「半導体集積回路」という）では、ウエハテストの項目としてオープンドレイン端子の出力レベル判定が行われる。以下、その概要を図５を参照して説明する。
【０００３】
図５は、従来のオープンドレイン端子の出力チェックを行う試験回路の構成例を示すブロック図である。図５において、半導体集積回路５０は、複数のオープンドレイン端子５１−１〜５１−ｎを備えている。オープンドレイン端子５１−１〜５１−ｎは、Ｐチャネルトランジスタ５２−１〜５２−ｎの対応するトランジスタのドレイン電極に直接接続されている。Ｐチャネルトランジスタ５２−１〜５２−ｎのソース電極は、共通に電源入力端子５３に接続されている。すなわち、オープンドレイン端子５１−１〜５１−ｎは、Ｐチャネルのオープンドレイン端子となっている。
【０００４】
オープンドレイン端子５１−１〜５１−ｎは、測定基板６０を介して試験装置７０の出力判定端子７１−１〜７１−ｎに接続されている。測定基板６０には、オープンドレイン端子５１−１〜５１−ｎと出力判定端子７１−１〜７１−ｎとの各接続ラインと試験装置７０内の試験用電源７２との間に、外付け回路６１−１〜６１−ｎが設けられている。この外付け回路６１−１〜６１−ｎは、抵抗素子６２と、順方向を定めるダイオード６３との直列回路で構成されている。すなわち、抵抗素子６２の一端は、オープンドレイン端子５１−１〜５１−ｎと出力判定端子７１−１〜７１−ｎとの各接続ラインに接続され、他端は、ダイオード６３のアノードに接続されている。ダイオード６３のカソードは、試験装置７０内の試験用電源７２へのラインに接続されている。
【０００５】
以上の構成において、Ｐチャネルのオープンドレイン端子出力チェックでは、電源入力端子５３にプローブの電源端子８０を押し当てて動作電源を供給し、Ｐチャネルトランジスタ５２−１〜５２−ｎの各ゲート電極に個別にオン動作とオフ動作とを行わせる動作電圧を印加し、オープンドレイン端子５１−１〜５１−ｎのうち、オフ動作をしているトランジスタに対応するオープンドレイン端子の出力レベルが低レベル（以下「Ｌレベル」という）であることを確認するＬ出力判定と、オン動作をしているトランジスタに対応するオープンドレイン端子の出力レベルが高レベル（以下「Ｈレベル」という）であることを確認するＨ出力判定とが行われる。
【０００６】
このとき、測定基板６０上の抵抗素子６２とダイオード６３の直列回路からなる外付け回路６１−１〜６１−ｎは、オフ動作をしているトランジスタの蓄積電荷を試験用電源７２側に放電させ、対応するオープンドレイン端子の出力レベルをＬレベルに引き込むために設けられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来のオープンドレイン端子の出力チェック方法では、オン動作をしているトランジスタを流れる電流が測定基板６０上の外付け回路６１−１〜６１−ｎを介して試験用電源７２に流れ込む経路が存在するので、Ｈ出力判定においてプローブの電源端子８０から流れ出す電流量は、オン動作を行うトランジスタの数に比例して増加し、相当に大きくなる。そのため、プローブの電源端子８０の針先酸化の問題が生じる。
【０００８】
その対策として、測定基板６０上の外付け回路６１−１〜６１−ｎの抵抗値を大きくして流れる電流量を抑制することが考えられるが、電流量を抑制すると、テスト時間内に蓄積電荷を閾値以下まで引き込むことが困難となり、高速テストができなくなる。
【０００９】
したがって、従来では、Ｈ出力判定においては、Ｐチャネルトランジスタ５２−１〜５２−ｎの各ゲート電極への動作電圧の印加パターンをプローブの電源端子８０から流れ出す電流量を考慮して設定する必要があり、煩雑である。また、プローブの電源端子８０の針先を掃除する必要があるので、連続テストが行えず、スループットの向上が図れない。なお、以上は、Ｐチャネルのオープンドレイン端子についてのテストであるが、Ｎチャネルのオープンドレイン端子についてのテストにも同様の問題がある。
【００１０】
この発明は、上記に鑑みてなされたもので、プローブの電源端子から流れる電流量を考慮する必要がなく、プローブの電源端子の針先を掃除する頻度を少なくしてスループットの向上が図れる出力端子の出力チェック方法および半導体集積回路装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかる出力端子の出力チェック方法は、半導体集積回路装置が備える複数のＰチャネルトランジスタのドレイン電極の信号を出力するオープンドレイン式出力端子と試験装置とを接続する各接続ラインと前記試験装置内の試験用電源との間を抵抗素子を含む回路を介して接続し、前記各出力端子の出力状態から対応する前記Ｐチャネルトランジスタのオン動作状態とオフ動作状態とを確認する場合において、前記各接続ラインと前記各回路との間に、前記出力端子の出力レベルが、対応する前記Ｐチャネルトランジスタのオフ動作状態を示すとき、当該回路を対応する接続ラインに接続し、対応する前記Ｐチャネルトランジスタのオン動作状態を示すとき、当該回路と対応する接続ラインとの接続を断つ有効／無効切替回路を設け、前記Ｐチャネルトランジスタの動作状態を確認することを特徴とする。
【００１２】
この発明によれば、半導体集積回路装置が備える複数のＰチャネルトランジスタのドレイン電極の信号を出力するオープンドレイン式出力端子と試験装置とを接続する各接続ラインと前記試験装置内の試験用電源との間を抵抗素子を含む回路を介して接続し、前記各出力端子の出力状態から対応する前記Ｐチャネルトランジスタのオン動作状態とオフ動作状態とを確認する場合において、前記各接続ラインと前記各回路との間に有効／無効切替回路を設けてＰチャネルトランジスタの動作状態を確認する。この有効／無効切替回路は、出力端子の出力レベルが対応するＰチャネルトランジスタのオフ動作状態を示すとき、当該回路を対応する接続ラインに接続する。その結果、オフ動作をしているＰチャネルトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、出力端子の出力レベルが対応するＰチャネルトランジスタのオン動作状態を示すとき、当該回路と対応する接続ラインとの接続を断つ。その結果、オン動作をしているＰチャネルトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。
【００１３】
つぎの発明にかかる半導体集積回路装置は、複数のオープンドレイン式出力端子を備える半導体集積回路装置において、試験装置の試験用電源を接続する電源端子と、抵抗素子を含む回路であって、一端が前記電源端子に接続され、前記複数の出力端子と１対１対応で設けられる回路と、前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられ、出力端子への出力レベルが、対応するトランジスタのオフ動作状態を示すとき当該回路を対応する出力端子に接続し、対応するトランジスタのオン動作状態を示すとき当該回路と対応する出力端子との接続を断つ有効／無効切替回路とを備えたことを特徴とする。
【００１４】
この発明によれば、複数のオープンドレイン式出力端子を備える半導体集積回路装置には、試験装置の試験用電源を接続する電源端子が設けられている。この電源端子には、抵抗素子を含む回路の一端が接続されている。前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられる有効／無効切替回路は、出力端子への出力レベルが対応するトランジスタのオフ動作状態を示すとき当該回路を対応する接続ラインに接続する。その結果、オフ動作をしているトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、出力端子への出力レベルが対応するトランジスタのオン動作状態を示すとき当該回路と対応する接続ラインとの接続を断つ。その結果、オン動作をしているトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。
【００１５】
つぎの発明にかかる半導体集積回路は、複数のオープンドレイン式出力端子を備える半導体集積回路装置において、試験装置の試験用電源を接続する電源端子と、抵抗素子を含む回路であって、一端が前記電源端子に接続され、前記複数の出力端子と１対１対応で設けられる回路と、前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられ、前記トランジスタの駆動信号が、当該トランジスタをオフ動作状態に駆動するものであるとき当該回路を対応する出力端子に接続し、当該トランジスタをオン動作状態に駆動するものであるとき当該回路と対応する出力端子との接続を断つ有効／無効切替回路とを備えたことを特徴とする。
【００１６】
この発明によれば、複数のオープンドレイン式出力端子を備える半導体集積回路装置には、試験装置の試験用電源を接続する電源端子が設けられている。この電源端子には、抵抗素子を含む回路の一端が接続されている。前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられる有効／無効切替回路は、前記トランジスタの駆動信号が当該トランジスタをオフ動作状態に駆動するものであるとき当該回路を対応する出力端子に接続する。その結果、オフ動作をしているトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、前記トランジスタの駆動信号が当該トランジスタをオン動作状態に駆動するものであるとき当該回路と対応する出力端子との接続を断つ。その結果、オン動作をしているトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。
【００１７】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる出力端子の出力チェック方法および半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１である出力端子の出力チェックを行う試験回路の構成を示すブロック図である。図１において、半導体集積回路１は、複数のオープンドレイン端子２−１〜２−ｎを備えている。オープンドレイン端子２−１〜２−ｎは、Ｐチャネルトランジスタ３−１〜３−ｎの対応するトランジスタのドレイン電極に直接接続されている。Ｐチャネルトランジスタ３−１〜３−ｎのソース電極は、共通に電源入力端子４に接続されている。すなわち、オープンドレイン端子２−１〜２−ｎは、Ｐチャネルのオープンドレイン端子となっている。
【００１９】
オープンドレイン端子２−１〜２−ｎは、測定基板１０を介して試験装置２０の出力判定端子２１−１〜２１−ｎに接続されている。測定基板１０には、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２０内の試験用電源２２との間に、外付け回路１１−１〜１１−ｎと、この外付け回路１１−１〜１１−ｎを有効／無効に設定するＰチャネルトランジスタ１２−１〜１２−ｎとが設けられている。
【００２０】
Ｐチャネルトランジスタ１２−１〜１２−ｎは、ゲート電極とソース電極とが共通にオープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの接続ラインに接続され、ドレイン電極が外付け回路１１−１〜１１−ｎに接続されている。
【００２１】
外付け回路１１−１〜１１−ｎは、抵抗素子１３と順方向を定めるダイオード１４との直列回路で構成されている。すなわち、抵抗素子１３の一端は、Ｐチャネルトランジスタ１２−１〜１２−ｎのドレイン電極に接続され、他端は、ダイオード１４のアノードに接続されている。ダイオード１４のカソードは、試験装置２０内の試験用電源２２へのラインに接続されている。
【００２２】
次に、以上のように構成されるオープンドレイン端子出力チェック機構の動作について説明する。Ｐチャネルのオープンドレイン端子出力チェックでは、電源入力端子４にプローブの電源端子５を押し当てて動作電源を供給し、Ｐチャネルトランジスタ３−１〜３−ｎの各ゲート電極に個別にオン動作とオフ動作とを行わせる動作電圧を印加し、オープンドレイン端子２−１〜２−ｎのうち、オフ動作をしているトランジスタに対応するオープンドレイン端子の出力レベルがＬレベルであることを確認するＬ出力判定と、オン動作をしているトランジスタに対応するオープンドレイン端子の出力レベルがＨレベルであることを確認するＨ出力判定とが行われる。
【００２３】
このとき、オープンドレイン端子２−１〜２−ｎのうち、オン動作をしているトランジスタに対応するオープンドレイン端子の出力レベルは、Ｈレベルであるので、Ｐチャネルトランジスタ１２−１〜１２−ｎのうち、該当するトランジスタはオフ動作状態である。
【００２４】
その結果、外付け回路１１−１〜１１−ｎのうち、半導体集積回路１においてオン動作をしているトランジスタに対応する外付け回路が無効となる。すなわち、オン動作をしているトランジスタに対応する外付け回路は、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２０内の試験用電源２２との間に電流路を形成しない。
【００２５】
一方、オープンドレイン端子２−１〜２−ｎのうち、オフ動作をしているトランジスタに対応するオープンドレイン端子の出力レベルは、Ｌレベルであるので、Ｐチャネルトランジスタ１２−１〜１２−ｎのうち、該当するトランジスタはオン動作状態となる。
【００２６】
その結果、外付け回路１１−１〜１１−ｎのうち、半導体集積回路１においてオフ動作をしているトランジスタに対応する外付け回路が有効となる。すなわち、オフ動作をしているトランジスタに対応する外付け回路がオープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２０内の試験用電源２２との間を接続し、オフ動作をしているトランジスタの蓄積電荷の引き抜きを行う電流路が形成される。
【００２７】
このように、実施の形態１によれば、Ｐチャネルのオープンドレイン端子の出力チェックにおいて、測定基板に搭載される外付け回路を、Ｌ出力判定では有効とし、Ｈ出力判定では無効に設定するＰチャネルトランジスタを設けたので、Ｈ出力判定では、プローブの電源端子から流れる電流量を考慮しないで行うことができる。
【００２８】
また、Ｈ出力判定では、外付け回路に流れ込む電流がなくなるので、プローブの電源端子の針先酸化の進行を遅くすることができる。その結果、掃除の頻度を少なくして連続テストの回数を増加することができ、スループットの向上が図れる。
【００２９】
さらに、Ｌ出力判定では、外付け回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定することができるので、テストの高速化が図れる。
【００３０】
実施の形態２．
図２は、この発明の実施の形態２である出力端子の出力チェックを行う試験回路の構成を示すブロック図である。なお、図２では、実施の形態１（図１）に示した構成と同一ないしは同等である構成には、同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００３１】
図２に示すように、実施の形態２では、実施の形態１（図１）に示した構成において、測定基板１０に代えて測定基板１５が設けられ、試験装置２０に代えて試験装置２５が設けられている。
【００３２】
測定基板１５は、測定基板１０に搭載されていた外付け回路１１−１〜１１−ｎとＰチャネルトランジスタ１２−１〜１２−ｎとが削除されている。
【００３３】
試験装置２５では、出力判定端子２１−１〜２１−ｎの各入力段に、測定基板１０に搭載されていた外付け回路１１−１〜１１−ｎとＰチャネルトランジスタ１２−１〜１２−ｎの組と同様構成の有効／無効切替付き外付け回路２６−１〜２６−ｎが設けられている。
【００３４】
すなわち、有効／無効切替付き外付け回路２６−１〜２６−ｎは、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２５内の試験用電源２２との間に設けられている。有効／無効切替付き外付け回路２６−１〜２６−ｎは、それぞれ、外付け回路を構成する抵抗素子２７およびダイオード２８と、その外付け回路を有効／無効に設定するＰチャネルトランジスタ２９とで構成されている。
【００３５】
この構成によれば、オープンドレイン端子２−１〜２−ｎのうち、オフ動作をしているトランジスタに対応するオープンドレイン端子の出力レベルは、Ｌレベルであるので、有効／無効切替付き外付け回路２６−１〜２６−ｎでは、対応する有効／無効切替付き外付け回路において、Ｐチャネルトランジスタ２９がオン動作を行い、抵抗素子２７とダイオード２８との直列回路からなる外付け回路が有効となる。つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２５内の試験用電源２２との間に電流路を形成し、半導体集積回路１においてオフ動作をしているトランジスタの蓄積電荷の引き抜きが行われる。
【００３６】
また、オープンドレイン端子２−１〜２−ｎのうち、オン動作をしているトランジスタに対応するオープンドレイン端子の出力レベルは、Ｈレベルであるので、有効／無効切替付き外付け回路２６−１〜２６−ｎでは、対応する有効／無効切替付き外付け回路において、Ｐチャネルトランジスタ２９がオフ動作を行い、抵抗素子２７とダイオード２８との直列回路からなる外付け回路が無効となり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２５内の試験用電源２２との間に電流路を形成しない。
【００３７】
したがって、実施の形態２によれば、実施の形態１と同様の効果が得られる。
加えて、試験装置２５に設けた有効／無効切替付き外付け回路２６−１〜２６−ｎの抵抗値等は、ユーザが既知となるので、半導体集積回路１のＰチャネルトランジスタ３−１〜３−ｎのテストパターンをユーザプログラムによって設定できるようになり、汎用性を持たせることが可能となる。
【００３８】
実施の形態３．
図３は、この発明の実施の形態３である半導体集積回路装置を用いて出力端子の出力チェックを行う試験回路の構成を示すブロック図である。なお、図３では、実施の形態１（図１）に示した構成と同一ないしは同等である構成には、同一の符号が付されている。ここでは、実施の形態３に関わる部分を中心に説明する。
【００３９】
図３に示すように、実施の形態３では、実施の形態１（図１）に示した構成において、半導体集積回路１に代えて半導体集積回路３０が設けられ、測定基板１０に代えて測定基板１５が設けられている。
【００４０】
測定基板１５は、測定基板１０に搭載されていた外付け回路１１−１〜１１−ｎとＰチャネルトランジスタ１２−１〜１２−ｎとが削除されている。
【００４１】
半導体集積回路３０には、試験装置２０内の試験用電源２２が接続される試験用電源端子３１が設けられる。そして、Ｐチャネルトランジスタ３−１〜３−ｎのドレイン電極からオープンドレイン端子２−１〜２−ｎに至るラインと試験用電源端子３１との間に、測定基板１０に搭載されていた外付け回路１１−１〜１１−ｎとＰチャネルトランジスタ１２−１〜１２−ｎの組と同様構成の有効／無効切替付き外付け回路３２−１〜３２−ｎが設けられている。
【００４２】
すなわち、有効／無効切替付き外付け回路３２−１〜３２−ｎは、それぞれ、外付け回路を構成する抵抗素子３３およびダイオード３４と、その外付け回路を有効／無効に設定するＰチャネルトランジスタ３５とで構成されている。
【００４３】
Ｐチャネルトランジスタ３５のゲート電極とソース電極とは、共通にＰチャネルトランジスタ３−１〜３−ｎのドレイン電極からオープンドレイン端子２−１〜２−ｎに至る対応するラインに接続され、ドレイン電極は、抵抗素子３３の一端に接続されている。抵抗素子３３の他端は、ダイオード３４のアノードに接続され、ダイオード３４のカソードは、試験用電源端子３１に接続されている。
【００４４】
この構成によれば、オープンドレイン端子２−１〜２−ｎのうち、オフ動作をするトランジスタに対応するオープンドレイン端子の出力レベルがＬレベルになると、有効／無効切替付き外付け回路３２−１〜３２−ｎでは、対応する有効／無効切替付き外付け回路において、Ｐチャネルトランジスタ３５がオン動作を行い、抵抗素子３３とダイオード３４との直列回路からなる外付け回路が有効となる。つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと試験用電源端子３１との間に電流路を形成し、半導体集積回路３０においてオフ動作をしているトランジスタの蓄積電荷の引き抜きが行われる。
【００４５】
また、オープンドレイン端子２−１〜２−ｎのうち、オン動作をするトランジスタに対応するオープンドレイン端子の出力レベルがＨレベルになると、有効／無効切替付き外付け回路３２−１〜３２−ｎでは、対応する有効／無効切替付き外付け回路において、Ｐチャネルトランジスタ３５がオフ動作を行い、抵抗素子３３とダイオード３４との直列回路からなる外付け回路が無効となる。つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと試験用電源端子３１との間に電流路を形成しない。
【００４６】
したがって、実施の形態３によれば、実施の形態１と同様の効果が得られる。また、ウエハテストにおいて、オン動作状態とオフ動作状態の確認を行う場合に、プローブの電源端子から流れる電流量を考慮しないで行うことができ、また、プローブの電源端子の針先を掃除する頻度を少なくして連続テストの回数を増加しスループットの向上が図れ、さらに、オフ動作状態の確認では、外付け回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定してテストの高速化が図れる半導体集積回路が得られる。
【００４７】
実施の形態４．
図４は、この発明の実施の形態４である半導体集積回路装置を用いて出力端子の出力チェックを行う試験回路の構成を示すブロック図である。なお、図４では、実施の形態３（図３）に示した構成と同一ないしは同等である構成には、同一の符号が付されている。ここでは、実施の形態４に関わる部分を中心に説明する。
【００４８】
図４に示すように、実施の形態４では、実施の形態３（図３）に示した構成において、半導体集積回路３０に代えて半導体集積回路４０が設けられている。半導体集積回路４０には、半導体集積回路３０に示した有効／無効切替付き外付け回路３２−１〜３２−ｎに代えて有効／無効切替付き外付け回路４１−１〜４１−ｎが設けられている。
【００４９】
すなわち、有効／無効切替付き外付け回路４１−１〜４１−ｎは、それぞれ、外付け回路を構成する抵抗素子３３およびダイオード３４と、その外付け回路を有効／無効に設定するＮチャネルトランジスタ４２とで構成されている。
【００５０】
Ｎチャネルトランジスタ４２のゲート電極は、Ｐチャネルトランジスタ３−１〜３−ｎのうち、対応するＰチャネルトランジスタのゲート電極に接続されている。ソース電極は、Ｐチャネルトランジスタ３−１〜３−ｎのドレイン電極からオープンドレイン端子２−１〜２−ｎに至る対応するラインに接続され、ドレイン電極は、抵抗素子３３の一端に接続されている。抵抗素子３３の他端は、ダイオード３４のアノードに接続され、ダイオード３４のカソードは、試験用電源端子３１に接続されている。
【００５１】
この構成によれば、Ｐチャネルトランジスタ３−１〜３−ｎにおいて、あるＰチャネルトランジスタがゲート電極にＬレベルの電圧が印加されオン動作を行うと、有効／無効切替付き外付け回路４１−１〜４１−ｎでは、対応する有効／無効切替付き外付け回路におけるＮチャネルトランジスタ４２はオフ動作を行い、抵抗素子３３とダイオード３４との直列回路からなる外付け回路が無効となる。
つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと試験用電源端子３１との間に電流路を形成しない。
【００５２】
また、Ｐチャネルトランジスタ３−１〜３−ｎにおいて、あるＰチャネルトランジスタがゲート電極にＨレベルの電圧が印加されオフ動作を行うと、有効／無効切替付き外付け回路４１−１〜４１−ｎでは、対応する有効／無効切替付き外付け回路におけるＮチャネルトランジスタ４２はオン動作を行い、抵抗素子３３とダイオード３４との直列回路からなる外付け回路が有効となる。つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと試験用電源端子３１との間に電流路を形成し、半導体集積回路４０においてオフ動作をしているトランジスタの蓄積電荷の引き抜きが行われる。
【００５３】
したがって、実施の形態４によれば、実施の形態３と同様の効果が得られる。
なお、各実施の形態では、Ｐチャネルのオープンドレイン端子を有する半導体集積回路について説明したが、この発明は、Ｎチャネルのオープンドレイン端子を有する半導体集積回路についても同様に適用できることは言うまでもない。
【００５４】
【発明の効果】
以上説明したように、この発明によれば、半導体集積回路装置が備える複数のＰチャネルトランジスタのドレイン電極の信号を出力するオープンドレイン式出力端子と試験装置とを接続する各接続ラインと前記試験装置内の試験用電源との間を抵抗素子を含む回路を介して接続し、前記各出力端子の出力状態から対応する前記Ｐチャネルトランジスタのオン動作状態とオフ動作状態とを確認する場合において、前記各接続ラインと前記各回路との間に有効／無効切替回路を設けてＰチャネルトランジスタの動作状態を確認する。この有効／無効切替回路は、出力端子の出力レベルが対応するＰチャネルトランジスタのオフ動作状態を示すとき、当該回路を対応する接続ラインに接続する。その結果、オフ動作をしているＰチャネルトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、出力端子の出力レベルが対応するＰチャネルトランジスタのオン動作状態を示すとき、当該回路と対応する接続ラインとの接続を断つ。その結果、オン動作をしているＰチャネルトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。したがって、オン動作状態の確認では、プローブの電源端子から流れる電流量を考慮しないで行うことができる。また、オン動作状態の確認では、抵抗素子を含む回路に流れ込む電流がなくなるので、プローブの電源端子の針先酸化の進行を遅くすることができる。その結果、掃除の頻度を少なくして連続テストの回数を増加することができ、スループットの向上が図れる。さらに、オフ動作状態の確認では、抵抗素子を含む回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定することができるので、テストの高速化が図れる。
【００５５】
つぎの発明によれば、複数のオープンドレイン式出力端子を備える半導体集積回路装置には、試験装置の試験用電源を接続する電源端子が設けられている。この電源端子には、抵抗素子を含む回路の一端が接続されている。前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられる有効／無効切替回路は、出力端子への出力レベルが対応するトランジスタのオフ動作状態を示すとき当該回路を対応する接続ラインに接続する。その結果、オフ動作をしているトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、出力端子への出力レベルが対応するトランジスタのオン動作状態を示すとき当該回路と対応する接続ラインとの接続を断つ。その結果、オン動作をしているトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。したがって、ウエハテストにおいて、オン動作状態とオフ動作状態の確認を行う場合に、プローブの電源端子から流れる電流量を考慮しないで行うことができ、また、プローブの電源端子の針先を掃除する頻度を少なくして連続テストの回数を増加しスループットの向上が図れ、さらに、オフ動作状態の確認では、抵抗素子を含む回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定してテストの高速化が図れる半導体集積回路装置が得られる。
【００５６】
つぎの発明によれば、複数のオープンドレイン式出力端子を備える半導体集積回路装置には、試験装置の試験用電源を接続する電源端子が設けられている。この電源端子には、抵抗素子を含む回路の一端が接続されている。前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられる有効／無効切替回路は、前記トランジスタの駆動信号が当該トランジスタをオフ動作状態に駆動するものであるとき当該回路を対応する出力端子に接続する。その結果、オフ動作をしているトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、前記トランジスタの駆動信号が当該トランジスタをオン動作状態に駆動するものであるとき当該回路と対応する出力端子との接続を断つ。その結果、オン動作をしているトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。したがって、ウエハテストにおいて、オン動作状態とオフ動作状態の確認を行う場合に、プローブの電源端子から流れる電流量を考慮しないで行うことができ、また、プローブの電源端子の針先を掃除する頻度を少なくして連続テストの回数を増加しスループットの向上が図れ、さらに、オフ動作状態の確認では、抵抗素子を含む回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定してテストの高速化が図れる半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である出力端子の出力チェックを行う試験回路の構成を示すブロック図である。
【図２】この発明の実施の形態２である出力端子の出力チェックを行う試験回路の構成を示すブロック図である。
【図３】この発明の実施の形態３である半導体集積回路装置を用いて出力端子の出力チェックを行う試験回路の構成を示すブロック図である。
【図４】この発明の実施の形態４である半導体集積回路装置を用いて出力端子の出力チェックを行う試験回路の構成を示すブロック図である。
【図５】従来のオープンドレイン端子の出力チェックを行う試験回路の構成例を示すブロック図である。
【符号の説明】
１，３０，４０　半導体集積回路、２−１〜２−ｎ　オープンドレイン端子（オープンドレイン式出力端子）、３−１〜３−ｎ　Ｐチャネルトランジスタ、４電源入力端子、５　プローブの電源端子、１０，１５　測定基板、１１−１〜１１−ｎ　外付け回路（抵抗素子を含む回路）、１２−１〜１２−ｎ，２９，３５　Ｐチャネルトランジスタ、１３，２７，３３　抵抗素子、１４，２８，３４ダイオード、２０，２５　試験装置、２１−１〜２１−ｎ　出力判定端子、２２　試験用電源、２６−１〜２６−ｎ，３２−１〜３２−ｎ，４１−１〜４１−ｎ　有効／無効切替付き外付け回路、４２　Ｎチャネルトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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