(57)【要約】【課題】ＮＢＴ劣化を根本的に抑止したＰ型ＭＩＳトランジスタおよびその製造方法を提供する。【解決手段】Ｐ型ＭＩＳトランジスタ１００は、半導体基板１０と、半導体基板１０の表面上に形成されたゲート絶縁膜４０と、ゲート絶縁膜４０上に形成されたゲート電極６０と、ボロンを含有し、ゲート電極６０の下のチャネル領域８０を挟むように半導体基板１０の表面に設けられたソース拡散層３１およびドレイン拡散層３２と、ゲート絶縁膜６０と半導体基板１０との間の界面近傍における活性化ボロン濃度および総ボロン濃度が、チャネル領域８０側にあるソース拡散層３１の端部近傍またはチャネル領域８０側にあるドレイン拡散層３２の端部近傍において同程度である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
ボロンを含有し、前記ゲート電極の下のチャネル領域を挟むように前記半導体基板の表面に設けられたソース拡散層およびドレイン拡散層とを備え、
前記ゲート絶縁膜と前記半導体基板との間の界面近傍における活性化ボロン濃度および総ボロン濃度が、前記チャネル領域側にある前記ソース拡散層の端部近傍または前記チャネル領域側にある前記ドレイン拡散層の端部近傍においてほぼ等しいことを特徴とするＭＩＳトランジスタ。
【請求項２】
前記半導体基板の表面近傍にある前記ゲート絶縁膜の一部分に設けられ、ボロンまたは水素の一方または両方の拡散を防止する第１の拡散防止膜とを備えたことを特徴とする請求項１に記載のＭＩＳトランジスタ。
【請求項３】
前記第１の拡散防止膜は、前記チャネル領域側にある前記ソース拡散層の端部近傍または前記チャネル領域側にある前記ドレイン拡散層の端部近傍を被覆することを特徴とする請求項２に記載のＭＩＳトランジスタ。
【請求項４】
前記第１の拡散防止膜は、前記ゲート電極の端部から横方向へ前記ソース拡散層または前記ドレイン拡散層の最大拡散領域上を被覆することを特徴とする請求項２に記載のＭＩＳトランジスタ。
【請求項５】
前記第１の拡散防止膜は窒化膜であることを特徴とする請求項２に記載のＭＩＳトランジスタ。
【請求項６】
前記半導体基板の裏面に水素の拡散を防止する第２の拡散防止膜をさらに備えたことを特徴とする請求項１または請求項２に記載のＭＩＳトランジスタ。
【請求項７】
半導体基板の表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にゲート電極を形成するステップと、
前記ゲート電極の両側にある前記半導体基板の表面にボロンを注入するステップと、
該ボロンを拡散しソース拡散層およびドレイン拡散層を形成するステップと、ボロンと水素との結合を切断する温度以上かつボロンの拡散が生じる温度未満の温度で熱処理をするステップとを具備するＭＩＳトランジスタの製造方法。
【請求項８】
半導体基板の表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にゲート電極を形成するステップと、
前記ゲート電極の両側にある前記半導体基板の表面にボロンを注入するステップと、
該ボロンを拡散しソース拡散層およびドレイン拡散層を形成するステップと、前記ソース拡散層の端部近傍または前記ドレイン拡散層の端部近傍に５メガボルト／センチメートル以上の電界を印加するステップとを具備するＭＩＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰ型ＭＩＳトランジスタおよびＰ型ＭＩＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】
Ｐ型ＭＩＳトランジスタは、仕様に適合した条件のもとで動作させている場合であっても、閾値が次第にシフトしてしまうことがある。この現象を引き起こす原因の１つにＮＢＴ（Negative Bias  Temperature）劣化がある。
【０００３】
ＮＢＴ劣化に対処するために、ゲート酸化膜とシリコン基板との間の界面近傍に重水素やフッ素などの元素を導入する公知技術がある(例えば、非特許文献１参照)。
【０００４】
また、シリコン窒化酸化膜から成るゲート絶縁膜の上部の窒素濃度を高くすることによって、ゲート電極中のボロンがゲート絶縁膜を突き抜けることを防止する公知技術がある (例えば、特許文献１参照) 。
【０００５】
【非特許文献１】
Chuan H. Liu等による“薄膜ゲート誘電体を有するｐＭＯＳＦＥＴのＮＢＴ劣化のメカニズムおよびプロセス依存性（Mechanism and Process Dependence of Negative Bias Temperature Instability (NBTI) for pMOSFETs with Ultrathin Gate Dielectrics）”,IEDM(International Electron Devices Meeting) 2001 , 01-861〜864,提供者：Electronic Devices Society of IEEE
【特許文献１】
特開２００２−２２２９４１
【０００６】
【発明が解決しようとする課題】
非特許文献１によれば、ゲート酸化膜とシリコン基板との間の界面近傍に重水素やフッ素等を導入することによって、ゲート酸化膜とシリコン基板との結合力を強くすることができる。これによりＮＢＴ劣化をある程度抑制することはできる。しかし、非特許文献１に記載された技術では、ＮＢＴ劣化を根本から解決することはできない。
【０００７】
特許文献１によれば、ゲート絶縁膜の下部における窒素濃度を低下させることによってデバイス特性の悪化を防止し、尚且つ、ゲート絶縁膜の上部の窒素濃度を高くすることによってゲート電極中のボロンがゲート絶縁膜を突き抜けることを防止する。しかし、特許文献１に記載された技術も、ＮＢＴ劣化を根本的に解決することはできない。
【０００８】
そこで、本発明の目的は、ＮＢＴ劣化を根本的に抑止したＰ型ＭＩＳトランジスタおよびその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明に従った実施の形態によるＭＩＳトランジスタは、半導体基板と、前記半導体基板の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、ボロンを含有し、前記ゲート電極の下のチャネル領域を挟むように前記半導体基板の表面に設けられたソース拡散層およびドレイン拡散層とを備え、前記ゲート絶縁膜と前記半導体基板との間の界面近傍における活性化ボロン濃度および総ボロン濃度が、前記チャネル領域側にある前記ソース拡散層の端部近傍または前記チャネル領域側にある前記ドレイン拡散層の端部近傍においてほぼ等しい。
【００１０】
本発明に従った実施の形態によるＭＩＳトランジスタの製造方法は、半導体基板の表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート電極を形成するステップと、前記ゲート電極の両側にある前記半導体基板の表面にボロンを注入するステップと、該ボロンを拡散しソース拡散層およびドレイン拡散層を形成するステップと、ボロンと水素との結合を切断する温度以上かつボロンの拡散が生じる温度未満の温度で熱処理をするステップとを具備する。
【００１１】
本発明に従った他の実施の形態によるＭＩＳトランジスタの製造方法は、半導体基板の表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート電極を形成するステップと、前記ゲート電極の両側にある前記半導体基板の表面にボロンを注入するステップと、該ボロンを拡散しソース拡散層およびドレイン拡散層を形成するステップと、前記ソース拡散層の端部近傍または前記ドレイン拡散層の端部近傍に５メガボルト／センチメートル以上の電界を印加するステップとを具備する。
【００１２】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。これらの実施の形態は本発明を限定するものではない。
【００１３】
本発明による実施の形態は、ボロンの不活性領域がソースの端部近傍またはドレインの端部近傍に生成することを防止し、それによって、ＮＢＴ劣化を根本的に抑制するものである。
【００１４】
（第１の実施の形態）
図１（Ａ）は、本発明に係る第１の実施の形態に従ったＰ型ＭＩＳトランジスタ１００の断面図である。Ｐ型ＭＩＳトランジスタ１００は、半導体基板１０、素子分離領域２０、ソース拡散層３１、ドレイン拡散層３２、ゲート絶縁膜４０、側壁７０およびゲート電極６０を備えている。
【００１５】
ソース拡散層３１とドレイン拡散層３２との間にチャネル領域８０が設けられている。ソース拡散層３１およびドレイン拡散層３２はボロン（Ｂ）を含むＰ型の拡散層である。ボロンの不活性領域５１および５２が、ソース拡散層３１およびドレイン拡散層３２のそれぞれの周囲に沿って存在する。図１（Ａ）では、不活性領域５１および５２を破線で示している。不活性領域は、ソース拡散層３１の端部またはドレイン拡散層３２の端部から不活性ボロンの最大拡散位置までの領域をいう。
【００１６】
半導体基板１０の導電型はＮ型またはＰ型のいずれでもよいが、チャネル領域８０の導電型がＮ型になるように、半導体基板１０には必要に応じてＮ型のウェル拡散層（図示せず）が設けられる。
【００１７】
また、半導体基板１０の裏面にシリコン窒化膜（図示せず）を設けてもよい。これにより、ゲート絶縁膜４０へ水素が拡散することを防止し得る。
【００１８】
図１（Ｂ）は、Ｐ型ＭＩＳトランジスタ１００のチャネル領域８０の側にあるソース拡散層３１の端部近傍またはドレイン拡散層３２の端部近傍におけるボロン濃度を示したグラフである。このグラフは、ゲート絶縁膜４０と半導体基板１０との間の界面近傍ｂにおける活性化ボロン濃度、水素−ボロン結合（水素化ホウ素（ＢｎＨｍ）濃度および総ボロン濃度を示す。界面近傍ｂは、半導体基板１０の表面近傍およびゲート絶縁膜４０の底面近傍の両方を含む。
【００１９】
水素−ボロン結合濃度は、イオン注入されたボロンのうち水素と結合して不活性化されたボロン濃度である。よって、活性化ボロン濃度および水素−ボロン結合濃度の和は総ボロン濃度にほぼ等しい。また、図１（Ｂ）に示すグラフの総ボロン濃度の曲線と活性化ボロン濃度の曲線との間の斜線領域Ｓ１は不活性ボロン濃度を示す。
【００２０】
図１（Ｂ）に示すグラフの横軸はソース拡散層３１またはドレイン拡散層３２の端部近傍における横方向の距離を示す。例えば、図１（Ａ）の界面近傍ｂにおけるソース拡散層３１の端部ｘ１は、図１（Ｂ）に示す横軸上の“ｘ１”に対応する。図１（Ａ）の界面近傍ｂにおける不活性領域５１の端部ｙ１は、図１（Ｂ）に示す横軸上の“ｙ１”に対応する。横方向は、シリコン基板１０の表面に対して水平方向である。
【００２１】
本実施の形態によれば、水素−ボロン結合濃度が非常に少なく、注入されたボロンのほとんどが活性化ボロンであるので、図１（Ａ）に示す不活性領域５１、５２および図１（Ｂ）に示す斜線領域Ｓ１が非常に小さい。即ち、総ボロン濃度および活性化ボロン濃度が同程度である。
【００２２】
具体的には、チャネル長Ｌが約６０ｎｍ、並びに、ソース拡散層３１およびドレイン拡散層３２の深さｘｊが約２０ｎｍであるＰ型ＭＩＳトランジスタの場合、端部ｘ１と端部ｙ１との間の距離は約２ｎｍである。
【００２３】
図２（Ａ）および図２（Ｂ）には、上述の第１の実施の形態と比較するために、従来のＰ型ＭＩＳトランジスタ１０１の断面図およびそのボロン濃度のグラフが図示されている。図２（Ａ）に示すボロンの不活性領域５３および５４は、図１（Ａ）に示す不活性領域５１および５２に比較して大きい。これは、従来のＭＩＳトランジスタ１０１の水素−ボロン結合濃度が第１の実施の形態のＭＩＳトランジスタ１００のそれよりも大きいことを意味する。
【００２４】
図２（Ｂ）に示すように、水素−ボロン結合濃度がソース拡散層３１またはドレイン拡散層３２の端部近傍において大きくなっているので、水素―斜線領域Ｓ０は、図１（Ｂ）に示す第１の実施の形態の斜線領域Ｓ１に比較して大きい。
【００２５】
具体的には、チャネル長Ｌが約６０ｎｍ、並びに、ソース拡散層３１およびドレイン拡散層３２の深さｘｊが約２０ｎｍであるＰ型ＭＩＳトランジスタの場合、端部ｘ０と端部ｙ０との間の距離は約１０ｎｍである。
【００２６】
尚、図２（Ａ）の界面近傍ｂにおけるソース拡散層３１の端部ｘ０は、図２（Ｂ）に示す横軸上の“ｘ０”に対応する。図２（Ａ）の界面近傍ｂにおける不活性領域５３の端部ｙ０は、図２（Ｂ）に示す横軸上の“ｙ０”に対応する。
【００２７】
このように、本発明に従った実施の形態において、従来よりも水素−ボロン結合濃度を低下させた理由およびその効果は次のとおりである。
【００２８】
水素―ボロン結合は、ソース拡散層およびドレイン拡散層中のボロンを活性化するための熱処理によって生成する。本発明の発明者は、この水素―ボロン結合がＮＢＴ劣化を引き起すことを発見した。
【００２９】
より詳細には、Ｐ型ＭＩＳトランジスタを動作させたときに、水素―ボロン結合が、チャネル領域を移動するホールと相互作用する。これにより、水素―ボロン結合が切断され、正電荷が発生する。この正電荷がＰ型ＭＩＳトランジスタの閾値をシフトさせ、その結果、ＮＢＴ劣化が生じる。
【００３０】
図３（Ａ）および図３（Ｂ）を参照することにより、ＮＢＴ劣化と水素―ボロン結合濃度との関係がさらに明確になる。図３（Ａ）は、従来のＰ型ＭＩＳトランジスタに電圧ストレスを作用させた結果を示すグラフである。図３（Ｂ）は、Ｎ型ＭＩＳトランジスタに電圧ストレスを作用させた結果を示すグラフである。これらのグラフの縦軸は、閾値の変化量ΔＶｔｈを示し、横軸は、ソース−ドレイン間およびソース−ゲート間に電圧を印加することによってＭＩＳトランジスタを動作させた時間（以下、ストレス時間という）を示す。
【００３１】
Ｐ型およびＮ型ＭＩＳトランジスタのゲート絶縁膜の厚さＴＯＸは約６.１１ｎｍであり、それらのチャネル幅Ｗは約２０μｍであり、それらのチャネル長Ｌは約０．５μｍである。Ｐ型およびＮ型ＭＩＳトランジスタの動作時のソース−ドレイン間電圧は−０．１Ｖである。Ｐ型およびＮ型ＭＩＳトランジスタの動作時にゲート絶縁膜に印加する電界Ｅｓｔは、−５．０ＭＶ／ｃｍ、−７．５ＭＶ／ｃｍおよび−９．０ＭＶ／ｃｍに変更させ、尚且つ、Ｐ型およびＮ型ＭＩＳトランジスタの動作時の環境温度Ｔｓｔは、室温(約２５℃)、７０℃および１４０℃に変更させている。図３（Ａ）および図３（Ｂ）は、このような条件のもとで実施した実験結果である。
【００３２】
図３（Ｂ）によれば、Ｎ型ＭＩＳトランジスタの閾値は、ストレス時間、電界Ｅｓｔおよび環境温度Ｔｓｔに依存せず、ほぼ一定である。一方で、図３（Ａ）によれば、Ｐ型ＭＩＳトランジスタの閾値は、ストレス時間、電界Ｅｓｔおよび環境温度Ｔｓｔに依存してシフトする。特に、電界Ｅｓｔの絶対値および環境温度Ｔｓｔが大きい条件のもとでＰ型ＭＩＳトランジスタを長時間動作させることによって、その閾値は大きく低下する。
【００３３】
このように、従来のＰ型ＭＩＳトランジスタは電圧ストレスによってＮＢＴ劣化を生じ、一方で、Ｎ型ＭＩＳトランジスタ電圧ストレスによってＮＢＴ劣化を生じない。これの理由は次のとおりである。Ｎ型ＭＩＳトランジスタのソースまたはドレイン拡散層には、Ｎ型不純物としてリン（Ｐ）または砒素（Ａｓ）が用いられるので、水素―ボロン結合が発生しない。一方で、Ｐ型ＭＩＳトランジスタのソースまたはドレイン拡散層には、Ｐ型不純物としてボロンが用いられるので、水素―ボロン結合がソース拡散層の端部またはドレイン拡散層の端部に発生する。従って、Ｐ型ＭＩＳトランジスタのみにＮＢＴ劣化が生じる。
【００３４】
この考察により、ＮＢＴ劣化を本質的に抑制するためには、Ｐ型ＭＩＳトランジスタの閾値に影響する領域における水素―ボロン結合濃度を低下させることが有効であることが明らかになった。即ち、図２（Ｂ）に示す斜線領域Ｓ０（不活性領域５３および５４）を小さくすることがＮＢＴ劣化の抑制に有効であることが明らかになった。
【００３５】
図１（Ａ）および図１（Ｂ）に示す第１の実施の形態によれば、ソース拡散層の端部近傍またはドレイン拡散層の端部近傍における斜線領域Ｓ０（不活性領域５１および５２）が従来よりも極めて小さい。よって、第１の実施の形態はＮＢＴ劣化を本質的に抑制することができる。尚、Ｐ型ＭＩＳトランジスタの閾値に影響する領域は、ゲート絶縁膜と半導体基板との間の界面近傍とチャネル領域側にあるソース拡散層の端部近傍またはチャネル領域側にあるドレイン拡散層の端部近傍とを含む。
【００３６】
次に、本実施の形態の製造方法について説明する。水素―ボロン結合濃度を低下させるためには、水素―ボロン結合自体の生成を防止する方法、または、一旦生じた水素―ボロン結合を予め切断する方法がある。
【００３７】
図４（Ａ）から図４（Ｃ）は、第１の実施の形態によるＰ型ＭＩＳトランジスタの第１の製造方法を工程順に示した素子断面図である。この製造方法は、一旦生じた水素―ボロン結合を予め切断する方法を採用する。
【００３８】
図４（Ａ）を参照し、まず、面方位が(１００) であり、比抵抗が約４から６Ω・ｃｍであるＮ型シリコン基板１０を準備する。ＲＩＥ等の反応性イオンエッチングによって、シリコン基板１０に素子分離用の溝を形成し、続いて、例えば、ＬＰ−ＴＥＯＳ膜を埋め込むことによって素子分離領域２０を形成する。
【００３９】
次に、酸化膜生成法により、シリコン基板１０の表面上に膜厚が約１ｎｍから約５００ｎｍのシリコン酸化膜を形成する。さらに、シリコン酸化膜上にポリシリコンを堆積する。ポリシリコンおよびシリコン酸化膜をパターニングすることによってゲート絶縁膜４０およびゲート電極６０が形成される。
【００４０】
本実施の形態において、ゲート絶縁膜４０は、シリコン酸化膜から成るが、シリコン酸化膜に代えてシリコン酸窒化膜を用いてもよい。この場合、酸化膜窒化法により、シリコン酸化膜をシリコン酸窒化膜に変質させてもよい。または、酸窒化膜生成法により、シリコン酸窒化膜をシリコン基板１０の表面上に直接堆積してもよい。尚、酸化膜生成法、酸化膜窒化法および酸窒化膜生成法の具体例は後述する。
【００４１】
図４（Ｂ）を参照し、次に、ボロンのイオン注入を行う。イオン注入の条件は、例えば、加速電圧が約１０ ｋｅＶであり、ドーズ量が１×１０１５ ｃｍ−2である。
【００４２】
さらに、ボロンを活性化させる熱処理（以下、ボロン活性化アニールという）を行うことで、ソース拡散層３１ａおよびドレイン拡散層３２ａが形成される。このボロン活性化アニールの工程において多くのボロン−水素結合が生じる。
【００４３】
図４（Ｃ）を参照し、次に、例えば、ＣＶＤ法によりシリコン窒化膜を堆積し、ＣＤＥ法により等方性エッチングを行うことによって、シリコン窒化膜から成る側壁層７０が形成される。
【００４４】
次に、再度、ボロンのイオン注入を行う。このときのイオン注入の条件は、加速電圧が約１０ｋｅＶ、ドーズ量が約１×１０１６ ｃｍ-2 である。次に、ボロン活性化アニールを行うことでＰ型のソース拡散層３１ｂおよびドレイン拡散層３２ｂが形成される。ソース拡散層３１ａおよびソース拡散層３１ｂはソース拡散層３１を構成し、ドレイン拡散層３２ａおよびドレイン拡散層３２はドレイン拡散層３２を構成する。
【００４５】
次に、ボロンと水素との結合を切断する温度以上かつボロンの拡散が生じる温度未満の温度で熱処理（以下、切断アニールという）を施す。より詳細には、約３００℃から約７００℃の温度の窒素雰囲気中において約３０分間熱処理する。この工程により、ソース拡散層３１ａおよびドレイン拡散層３２ａに影響を与えることなく、ボロン活性化アニール等によって生じた水素―ボロン結合を切断できる。切断アニールは、ボロン活性化アニールよりも後の工程であるので、水素−ボロン結合を再度生成させることがない。
【００４６】
切断アニールの後、中間絶縁膜、金属配線および保護膜（いずれも図示せず）等を形成し、本実施の形態によるＰ型ＭＩＳトランジスタが完成する。
【００４７】
尚、切断アニールの工程は、ボロン活性化アニールの工程の後、金属配線を形成する工程より前であればどの工程で行ってもよい。例えば、図５（Ｃ）に示すソース拡散層３１ｂおよびドレイン拡散層３２ｂの形成後であってもよい。また、切断アニールは、ボロン活性化アニールと同じ熱処理工程においてボロン活性化アニールに続いて連続して行ってもよい。金属の拡散を防止するために、金属配線を形成する直前に切断アニールを行うことが好ましい。
【００４８】
ソース拡散層３１およびドレイン拡散層３２の形状が図４（Ｃ）と図１（Ａ）との間で異なる。これは、図１（Ａ）に示す装置は本発明の評価のために簡素化されているためである。好ましくは、図４（Ｃ）に示すようなＬＤＤ（Lightly Diffused Drain）構造を備えた装置が形成される。
【００４９】
ゲート絶縁膜４０に用いられるシリコン酸化膜の形成後、シリコン基板１０の裏面にシリコン窒化膜（図示せず）をＣＶＤ法等により堆積してもよい。これにより、ゲート絶縁膜４０へ水素が拡散することを防止し得る。
【００５０】
次に、本実施の形態によるＰ型ＭＩＳトランジスタの第２の製造方法を説明する。尚、この第２の製造方法の図面は図４（Ａ）から図４（Ｃ）と同様であるので省略する。第２の製造方法は、一旦生じた水素―ボロン結合を予め切断する方法を採用する。第２の製造方法は、約５ＭＶ/ｃｍ2以上の電界をソース拡散層の端部近傍またはドレイン拡散層の端部近傍に、例えば、約３０分間印加する（以下、電界印加工程という）。第２の製造方法は、第１の製造方法における切断アニールに代えて、若しくは、これと共に、電界印加工程が施される点で異なる。それ以外の第２の製造方法の各工程は、第１の製造方法の各工程と同様でよい。この電界印加工程によって、水素―ボロン結合を切断することができる。
【００５１】
電界印加工程は、ボロン活性化アニールよりも後の工程である。それによって、水素−ボロン結合を再度生成させることがない。電界印加工程は、金属を拡散させることがないので、金属配線を形成後に行ってもよい。
【００５２】
図５（Ａ）から図５（Ｃ）は、第１の実施の形態によるＰ型ＭＩＳトランジスタの第３の製造方法を工程順に示した素子断面図である。第３の製造方法は、切断アニールおよび／または電界印加工程を用いる。
【００５３】
第３の製造方法は、ソース拡散層３１ａおよびドレイン拡散層３２ａを形成するときに、マスクとしてダミー絶縁膜４２を用いる点で第１および第２の製造方法と異なる。第３の製造方法の他の工程は、第１または第２の製造方法の工程と同じでよい。
【００５４】
図５（Ａ）を参照して、酸化膜生成法により、約１ｎｍから約５００ｎｍの厚さのダミー絶縁膜４２を形成する。ダミー絶縁膜４２をマスクとしてボロンをイオン注入し、ボロンの活性化アニールを行う。それにより、ソース拡散層３１ａおよびドレイン拡散層３２ａが形成される。ダミー絶縁膜４２は、シリコン酸化膜またはシリコン酸窒化膜でよい。ボロンのイオン注入および活性化アニールの条件は、第１または第２の製造方法におけるそれらの条件と同様である。
【００５５】
次に、ダミー絶縁膜４２をエッチングすることによって剥離する。
【００５６】
次に、図５（Ｂ）に示すように、再度、酸化膜生成法により、シリコン酸化膜を形成する。これをパターニングすることによってゲート絶縁膜４０が設けられる。さらに、ゲート電極６０が形成される。
【００５７】
第３の製造方法によれば、このようにボロンの活性化アニール後にゲート絶縁膜４０が形成される。よって、ソース拡散層３１ａの端部近傍およびドレイン拡散層３２ａの端部近傍におけるゲート絶縁膜４０中には、水素―ボロン結合がほぼ存在しない。
【００５８】
ここで、ゲート絶縁膜４０へ水素が拡散することを防止するために、シリコン基板１０の裏面にシリコン窒化膜等を堆積してもよい。
【００５９】
図５（Ｃ）に示すように、側壁７を形成後、ボロンをイオン注入し、これを活性化アニールする。それにより、Ｐ型のソース拡散層３１ｂおよびドレイン拡散層３２ｂが形成される。
【００６０】
その後、中間絶縁膜、金属配線および保護膜（いずれも図示せず）等を形成し、第１の実施の形態によるＰ型ＭＩＳトランジスタが完成する。
【００６１】
（第２の実施の形態）
図６（Ａ）は、本発明に係る第２の実施の形態に従ったＰ型ＭＩＳトランジスタ２００の断面図である。ＭＩＳトランジスタ２００は、ゲート絶縁膜４４の一部に拡散防止層９０を備えている点で第１の実施の形態と異なる。ＭＩＳトランジスタ２００の他の構成要素は、第１の実施の形態と同様である。
【００６２】
拡散防止層９０は、ゲート絶縁膜４４中の半導体基板１０の表面近傍に設けられ、尚且つ、ソース拡散層３１およびドレイン拡散層３２のチャネル領域側の端部近傍を被覆するように設けられている。拡散防止層９０は、例えば、シリコン窒化膜またはシリコン酸窒化膜から成る。
【００６３】
拡散防止層９０は、ボロンがソース拡散層３１またはドレイン拡散層３２からゲート絶縁膜４４へ拡散することを防止し、尚且つ、水素が外部からソース拡散層３１またはドレイン拡散層３２のチャネル領域側の端部近傍へ拡散することを防止する。これにより、拡散層３１および３２のチャネル領域側の端部近傍において、ボロン−水素結合が生成することを防止する。その結果、ＮＢＴ劣化を防止することができる。
【００６４】
一方で、ゲート絶縁膜の下部における窒素濃度が大きい場合には、ゲート絶縁膜とシリコン基板との間の界面の平坦性が劣化する。それによりデバイス特性が悪化しまうという問題がある（特許文献１参照）。
【００６５】
本実施の形態は、この問題に対処するために、拡散防止層９０をゲート絶縁膜４４の下部全体に設けることなく、拡散防止層９０をゲート絶縁膜４４の下部の一部分に設けている。特に、本実施の形態によれば、拡散防止層９０は、ＭＩＳトランジスタ２００の閾値に大きく影響する領域、即ち、ソース拡散層３１およびドレイン拡散層３２のチャネル領域側の端部近傍に設けられている。それによって、ゲート絶縁膜とシリコン基板との間の界面の平坦性を劣化させることなく、不活性領域の生成を抑制することができる。
【００６６】
尚、半導体基板１０の裏面にシリコン窒化膜（図示せず）を設けてもよい。これにより、ゲート絶縁膜４４へ水素が拡散することを防止し得る。
【００６７】
次に、ＭＩＳトランジスタ２００の製造方法を説明する。
【００６８】
図７（Ａ）から図７（Ｄ）は、第２の実施の形態によるＰ型ＭＩＳトランジスタの第１の製造方法を工程順に示した素子断面図である。この第１の製造方法は水素−ボロン結合自体の生成を防止する方法を採用している。
【００６９】
図７（Ａ）を参照して、図４（Ａ）に示した製造方法と同様に、Ｎ型シリコン基板１０を準備し、さらに、シリコン基板１０に素子分離領域２０、ゲート絶縁膜４４およびゲート電極６０を形成する。ゲート絶縁膜４４は、その下部、即ち、シリコン基板１０の近傍がシリコン酸化膜から成り、上部へ移行するに従って、即ち、ゲート電極６０へ近づくに従って窒素濃度が高くなるように形成されている。
【００７０】
図７（Ｂ）を参照して、次に、ゲート絶縁膜４４の下部を絶縁膜エッチング法によりエッチングする。絶縁膜エッチング法の具体的条件は後述する。このとき、ゲート絶縁膜４４の下部はシリコン酸化膜から成り、その上部へ移行するに従って窒素濃度が高くなっているので、ゲート絶縁膜４４の下部のみをエッチングすることができる。次に、酸化膜窒化法または酸窒化膜生成法を用いて、シリコン窒化膜またはシリコン酸窒化膜をエッチングされたゲート絶縁膜４４の下部に形成する。このように拡散防止層９０が形成される。
【００７１】
尚、拡散防止層９０の形成工程は、ボロン活性化アニールより前の時点であればいずれの工程で行ってもよい。また、絶縁膜への水素の拡散を防止するために、シリコン基板１０の裏面にシリコン窒化膜等を形成してもよい。
【００７２】
図７（Ｃ）を参照し、図４（Ｂ）に示した製造方法と同様に、ソース拡散層３１ａおよびドレイン拡散層３２ａが形成される。さらに、図７（Ｄ）を参照し、図４（Ｃ）に示した製造方法と同様に、ソース拡散層３１ｂおよびドレイン拡散層３２ｂが形成される。その後、中間絶縁膜、金属配線および保護膜（いずれも図示せず）等を形成することによって、ＭＩＳトランジスタ２００が完成する。
【００７３】
本実施の形態によれば、ゲート絶縁膜４４の下部がシリコン酸化膜から成り、その上部がシリコン窒化膜またはシリコン酸窒化膜から成る。従って、図６（Ａ）に示すように、拡散防止層９０はゲート絶縁膜４４の下部のみに形成される。しかし、ゲート絶縁膜４４は、シリコン酸化膜のみから形成されていてもよい。この場合には、図６（Ｂ）に示すように拡散防止層９０は、ゲート絶縁膜４４の膜厚とほぼ同じ膜厚でソース拡散層３１およびドレイン拡散層３２のチャネル領域側の端部近傍を被覆するように設けられる。図６（Ｂ）に示すＭＩＳトランジスタ２００’も図６（Ａ）に示した実施の形態と同様の効果を得ることができる。
【００７４】
図８（Ａ）から図８（Ｄ）は、第２の実施の形態によるＰ型ＭＩＳトランジスタの第２の製造方法を工程順に示した素子断面図である。この第２の製造方法も、水素−ボロン結合自体の生成を防止する方法を採用している。
【００７５】
図８（Ａ）を参照し、図４（Ａ）に示した製造方法と同様に、Ｎ型シリコン基板１０を準備し、さらに、シリコン基板１０に素子分離領域２０を形成する。
【００７６】
次に、酸窒化膜生成法により、シリコン窒化膜またはシリコン酸窒化膜をシリコン基板１０の表面上に形成する。シリコン窒化膜またはシリコン酸窒化膜の膜厚は、約１ｎｍから約５００ｎｍである。このシリコン窒化膜またはシリコン酸窒化膜をパターニングする。
【００７７】
図８（Ｂ）を参照し、酸化膜生成法によりシリコン酸化膜を堆積し、続いて、例えば、ＣＶＤ法などによってポリシリコン膜を堆積する。
【００７８】
次に、シリコン酸化膜およびポリシリコン膜をパターニングすることによって、ゲート電極６０およびゲート絶縁膜４４が形成される。さらに、ゲート電極６０およびゲート絶縁膜４４をマスクとしてシリコン窒化膜またはシリコン酸窒化膜をエッチングする。それによって、拡散防止層９０が形成される。
【００７９】
尚、ゲート絶縁膜４４は、酸化膜窒化法または酸窒化膜生成法によりシリコン酸窒化膜にしてもよい。
【００８０】
絶縁膜への水素の拡散を防止するために、シリコン基板１０の裏面にシリコン窒化膜等を堆積してもよい。
【００８１】
図８（Ｃ）を参照し、図７（Ｃ）および図７（Ｄ）に示した製造方法と同様に、ソース拡散層３１ａ、３１ｂおよびドレイン拡散層３２ａ、３２ｂが形成される。その後、中間絶縁膜、金属配線および保護膜（いずれも図示せず）等を形成することによって、ＭＩＳトランジスタ２００が完成する。
【００８２】
図８（Ａ）から図８（Ｄ）に示す製造方法において、拡散防止層９０およびゲート絶縁膜４４の膜厚を等しくすることによって、図６（Ｂ）に示すＭＩＳトランジスタ２００’が製造される。
【００８３】
ＭＩＳトランジスタ２００の第１および第２の製造方法の変形例として、これらの製造方法に切断アニールおよび／または電界印加工程を追加してもよい。例えば、図７（Ａ）から図７（Ｄ）に示す第１の製造方法において、ボロン活性化アニールから金属配線までのいずれかの時点で、切断アニールおよび／または電界印加工程を追加する。図８（Ａ）から図８（Ｃ）に示す第２の製造方法において、ボロン活性化アニールから金属配線までのいずれかの時点で、切断アニールおよび／または電界印加工程を追加する。
【００８４】
これらの変形例によれば、ボロン−水素結合の生成が抑制されるばかりでなく、ボロン−水素結合が生成された場合にこのボロン−水素結合を切断することができる。従って、ＭＩＳトランジスタ２００のＮＢＴ劣化をより確実に防止することができる。
【００８５】
以下、酸化膜生成法、窒化膜生成法、酸窒化膜生成法、酸化膜窒化法および絶縁膜エッチング法の具体例を示す。
【００８６】
酸化膜生成法の具体例は次のとおりである。
（１）酸素ガスを含む雰囲気中において、例えば、約９００ ℃ で加熱する（直接酸化法）。
（２）酸素ラジカル雰囲気中において、例えば、 室温（２５℃）から８００度で加熱する（ラジカル酸化法）。
（３）ＳｉＨｘＤｙＣｌｚＦ４−ｘ−ｙ−ｚ (x、y、zは、４−ｘ−ｙ−ｚが負にならないような０から４の任意の正の整数)、若しくは、Ｓｉ２ＨｘＤｙＣｌｚＦ６−ｘ−ｙ−ｚ (x、y、zは、６−ｘ−ｙ−ｚが負にならない０から６の任意の正の整数)と、Ｏ２、Ｏ３、ＮＯ、Ｎ２Ｏ若しくは酸素ラジカルとを反応させることによってシリコン酸化膜を生成する（ＣＶＤ法）。
【００８７】
窒化膜生成法または酸窒化膜生成法の具体例は次のとおりである。
（１）ＮＨｘＤｙＦ１−ｘ−ｙ (x、yは、１−ｘ−ｙが負にならないような０から３の任意の正の整数) の雰囲気中において、例えば、約９００℃に加熱する（直接窒化法）。
（２）窒素ラジカル雰囲気中において、例えば、室温（２５℃）から約８００℃に加熱する（ラジカル窒化法）。
（３）ＳｉＨｘＤｙＣｌｚＦ４−ｘ−ｙ−ｚ (ｘ、ｙ、ｚは、４−ｘ−ｙ−ｚが負にならないような０から４の任意の正の整数)若しくはＳｉ２ＨｘＤｙＣｌｚＦ６−ｘ−ｙ−ｚ (x、y、zは、６−ｘ−ｙ−ｚが負にならないような０から６の任意の正の整数)と、ＮＨｘＤｙＦ１−ｘ−ｙ (ｘ、ｙは、１−ｘ−ｙが負とならないような０から３の任意の正の整数)若しくは窒素ラジカルとを反応させることによって、シリコン窒化膜またはシリコン酸窒化膜を生成する（ＣＶＤ法）。
（４）ＳｉＨ４とＯ２またはＯラジカルと窒素ラジカルとを用いてシリコン窒化膜またはシリコン酸窒化膜を生成する（ＣＶＤ法）。
【００８８】
酸化膜窒化法の具体例は次のとおりである。
（１）シリコン酸化膜を、ＮＨｘＤｙＦ１−ｘ−ｙ (ｘ、ｙは、１−ｘ−ｙが負にならないような０から３の任意の正の整数) の雰囲気中において、例えば、約９００℃に加熱する（直接窒化法）。
（２）シリコン酸化膜を、窒素ラジカル雰囲気中において、例えば、室温（２５℃）から約８００℃に加熱する（ラジカル窒化法）。
（３）シリコン酸化膜をアンモニア、ＮＯ、Ｎ２Ｏ等で窒化する（窒化法）。
（４）ＳｉＨｘＤｙＣｌｚＦ４−ｘ−ｙ−ｚ (ｘ、ｙ、ｚは、４−ｘ−ｙ−ｚが負にならないような０から４の任意の正の整数)若しくはＳｉ２ＨｘＤｙＣｌｚＦ６−ｘ−ｙ−ｚ (ｘ、ｙ、ｚは、６−ｘ−ｙ−ｚが負にならないような０から６の任意の正の整数)と、ＮＨｘＤｙＦ１−ｘ−ｙ (ｘ、ｙは、１−ｘ−ｙが負にならないような０から３の任意の正の整数)若しくは窒素ラジカルとを反応させてシリコン酸窒化膜を生成する（ＣＶＤ法）。
（５）レーザーアブレーション法
（６）スパッタ法、反応性スパッタ法
（７）単原子層逐次堆積法（アトミック・レイヤー・デポジッション法）
【００８９】
絶縁膜エッチング法の具体例は次のとおりである。
（１）ＣＦ４、Ｆ２、ＣｎＦｍ等のガスから生じるフッ素ラジカルを用いたＲＩＥまたはＣＤＥ等のドライエッチング法。
（２）熱燐酸溶液によるウエットエッチング法
尚、シリコン酸化膜またはシリコン酸窒化膜をエッチングする場合には、フッ酸（ＨＦ）溶液を用いる。
ただし、水または酸素に晒すことが好ましくないＭＩＳトランジスタには、（１）のドライエッチング法を用いることが好ましい。
【００９０】
上述の実施の形態は、一般的なＰ型ＭＩＳトランジスタに関して記載したが、本発明は、ポケットインプランテーション構造を含むＭＩＳトランジスタ、ＦｉｎＦＥＴ、ダブルゲートトランジスタ等にも応用できる。
【００９１】
ゲート電極６０は金属であってもよい。
【００９２】
ゲート絶縁膜４０、４４は、シリコン酸化膜のほか、アルミナ等の高誘電体材料（ｈｉｇｈ−ｋ材料）であってもよい。シリコン酸化膜は、ハフニウム、ジルコニウム、ランタン、セレン等を含んでいてもよい。
【００９３】
拡散防止層９０は、水素とボロンのいずれかまたは両方の拡散を防止できる任の材料である。例えば、拡散防止層９０は、ハフニウム、ジルコニウム、ランタンまたはセレン等を含むシリコン窒化膜、若しくは、ハフニウム、ジルコニウム、ランタンまたはセレン等を含むシリコン酸窒化膜であってもよい。さらに、拡散防止層９０は、窒化アルミニウム、酸窒化アルミニウム等であってもよい。
一般に、シリコン基板１０へのストレスの観点やシリコン基板１０とゲート絶縁膜４０、４４との界面の平坦性の観点から、拡散防止層９０はゲート絶縁膜４０、４４により近い元素から成る材料であることが好ましい。但し、拡散防止層９０は、ゲート絶縁膜４０、４４よりも水素またはボロンの拡散を効果的に防止することができる材料である。
【００９４】
【発明の効果】
本発明に従ったＰ型ＭＩＳトランジスタによれば、ソース拡散層の端部近傍またはドレイン拡散層の端部近傍におけるボロン−水素結合濃度が低いので、ＮＢＴ劣化が防止される。よって、本発明に従ったＰ型ＭＩＳトランジスタは、長期間使用することに対する信頼性が高い。
【００９５】
本発明に従ったＰ型ＭＩＳトランジスタの製造方法によれば、ソース拡散層の端部近傍またはドレイン拡散層の端部近傍におけるボロン−水素結合濃度が低いＰ型ＭＩＳトランジスタを製造することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態の断面図およびそのボロン濃度を示したグラフ。
【図２】従来のＰ型ＭＩＳトランジスタの断面図およびそのボロン濃度を示したグラフ。
【図３】従来のＭＩＳトランジスタに電圧ストレスを作用させた結果を示すグラフ。
【図４】第１の実施の形態によるＰ型ＭＩＳトランジスタの第１の製造方法を工程順に示した素子断面図。
【図５】第１の実施の形態によるＰ型ＭＩＳトランジスタの第３の製造方法を工程順に示した素子断面図。
【図６】本発明に係る第２の実施の形態およびその変形例の断面図。
【図７】第２の実施の形態によるＰ型ＭＩＳトランジスタの第１の製造方法を工程順に示した素子断面図。
【図８】第２の実施の形態によるＰ型ＭＩＳトランジスタの第２の製造方法を工程順に示した素子断面図。
【符号の説明】
１００、２００  Ｐ型ＭＩＳトランジスタ
１０  半導体基板
２０  素子分離領域
３１  ソース拡散層
３２  ドレイン拡散層
４０、４４  ゲート絶縁膜
７０  側壁
６０  ゲート電極
８０  チャネル領域
９０  拡散防止層
５１、５２  不活性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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