(57)【要約】【課題】ポリシリコン・ゲートの垂直側壁を得るための、多結晶シリコン層のエッチング方法を提供することである。【解決手段】互いに異なるｎ型ゲート電極を有するＮＭＯＳおよびｐ型ゲート電極を有するＰＭＯＳデバイスを同一基板に有する半導体装置の製造方法において、ｎ型MOS領域及びｐ型MOS領域に不純物が注入された多結晶シリコン層のゲート電極を同一工程でドライエッチングにより加工するに際し、不純物濃度が濃い領域と薄い領域とで、ガス種のエッチング条件を変更してエッチング加工して除去し、所定パターンのゲート電極を形成する方法である。【選択図】      図１
2004266249.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なるｎ型ゲート電極を有するＮＭＯＳおよびｐ型ゲート電極を有するＰＭＯＳデバイスを同一基板に有する半導体装置の製造方法であって、
ｎ型MOS領域及びｐ型MOS領域に不純物が注入された多結晶シリコン層のゲート電極形成を同一工程でドライエッチング加工するに際し、不純物濃度が濃い領域を第１のエッチング条件でエッチング加工し、不純物濃度が薄い領域を第２のエッチング条件でエッチング加工して、所定パターンのゲート電極を形成するとともに、
前記第１のエッチング条件が、第２のエッチング条件よりもサイドエッチの入りにくい条件であることを特徴とする半導体装置の製造方法。
【請求項２】
互いに異なるｎ型ゲート電極を有するＮＭＯＳおよびｐ型ゲート電極を有するＰＭＯＳデバイスを同一基板に有する半導体装置の製造方法であって、
ｎ型MOS領域及びｐ型MOS領域に不純物が注入された多結晶シリコン層のゲート電極形成を同一工程でドライエッチング加工するに際し、前記不純物が注入された多結晶シリコン上に有機系反射防止膜及びフォトレジスト膜を成膜し、その後に前記多結晶シリコン層の不純物濃度が濃い領域を第１のエッチング条件でエッチング加工し、前記多結晶シリコン層の不純物濃度が薄い領域を第２のエッチング条件でエッチング加工して、所定パターンのゲート電極を形成するとともに、
前記第１のエッチング条件が、第２のエッチング条件よりもサイドエッチの入りにくい条件であることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１のエッチング条件でのエッチング加工において、主としてＣＦ系（CF4、CHF3、CH2F2のいずれか）のガスを用いて多結晶シリコンのドライエッチング加工を行うことを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２のエッチング条件でのエッチング加工において、主としてCl2/O2，HBr/O2，Cl2/HBr/O2，Cl2/HBr/CF４，Cl2/HBr/CF4/O２のいずれかのガスを用いて多結晶シリコン層のドライエッチング加工を行うことを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項５】
前記ＣＦ系ガスを用いてドライエッチングする条件は、ガス圧：３ｍT〜２０ｍT、ソースパワー：２００W〜６００W、バイアスパワー：２０W〜１５０W、CF系ガス混合比：７５％以上で多結晶シリコンの加工を行うことを特徴とする請求項３の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係るドライエッチング加工に関し、特に、ＣＭＯＳデバイスのゲート電極の形成に利用して有効なものに関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスにおいては、ｎ型ゲートには、Ｐ(リン)或いはＡｓ(砒素)を、Ｐ型ゲートには、Ｂ(ホウ素)或いはＢＦ２(二フッ化ホウ素)をイオンインプランテーションにより注入することが一般的に行われる。従来では、多結晶シリコンをドライエッチングでゲート電極を形成加工した後に、ＳＤ(不純物)注入においてｎ型ゲートにはＰ或いはＡｓを、Ｐ型ゲートにはＢ或いはＢＦ２を注入している。しかし、ＣＭＯＳデバイスの微細化及び高性能化に伴い、浅い接合領域とゲート電極空乏化対策を独立に行う必要がある。このため、ＳＤ領域への注入とゲート電極領域への注入をそれぞれ最適な条件で行うためには、ゲート電極を形成加工を行う前に、ｎ型領域にはＰ或いはＡｓを、Ｐ型領域にはＢ或いはＢＦ２を注入する必要がある。
【０００３】
例えば、ゲート電極を形成加工を行う前に不純物を注入する例として、図８(a) (b)に示すようにｎ型ゲート電極を有するＮＭＯＳおよびｐ型ゲート電極を有するＰＭＯＳトランジスタを同一基板に有する半導体装置の製造方法であって、ゲート電極層１４上にゲート電極パターンからなるゲート電極形成用のマスク層１５を形成する。そして、ゲート絶縁層１２を介して半導体基板１３上に形成されたゲート電極層１４のエッチング加工によって除去される各除去領域１４ｂに、各除去領域１４ｂの不純物組成を相互に等しくまたは近似させるように不純物 (Ａs及びＢＦ2)をイオン注入法によって導入し(図８(a))、その後に当該除去領域１４ｂをエッチング加工して除去し、所定パターンのゲート電極１４ａを形成する(図８(b))。従って、ゲート電極層１４のエッチング加工によって除去される除去領域に不純物をイオン注入法によって導入し、ゲート絶縁層１２の各除去領域１４ｂの不純物組成を相互に等しくまたは近似させることによって、各除去領域１４ｂの相互のエッチング速度が等しくまたは近接することになる。この結果、互いに異なる導電型の絶縁ゲート型電界効果トランジスタの各々のゲート電極をエッチング加工によって形成する際に、双方のゲート電極層のエッチング速度が等しくまたは近接し、いずれか一方のゲート絶縁膜１２上にゲート電極１４ａを構成する材料のエッチング残渣が生じたり、あるいはいずれか一方のゲート絶縁膜１２が破壊されたりする不具合が解消される半導体装置の製造方法が開示されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開平１１−１７０２４号公報(図５、図６)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
多結晶シリコンを用いたゲート加工では、ドライエッチング技術が用いられる。多結晶シリコンのゲート加工は、表面の自然酸化膜を除去するブレークスルーステップ、ゲート形状を決定するメインエッチングステップ及び基板へのダメージを低減しつつ、残渣を除去するためのオーバーエッチングステップに分けられる。
【０００６】
一般的に、ブレークスルーステップにおいては、塩素ガス及びＣＦ４ガスが用いられる。メインエッチングステップでは、塩素、臭化水素、酸素の混合ガスが用いられる。オーバーエッチングステップにおいては、臭化水素及び酸素の混合ガスが用いられる。注入されていない多結晶シリコンにおいては、上記条件を用いることにより、矩形性が高く、かつ基板へのダメージなくゲート加工が可能である。
【０００７】
しかし、エッチング前にｎ型にはＰあるいはＡｓ、Ｐ型にはＢを注入した場合、多結晶シリコン中ｎ型多結晶シリコンとｐ型多結晶シリコンにおいて、レート差が生じる。その為、ｎ型ゲートで形状を最適化した場合、ｐ型ゲートではアンダーエッチになりテーパー形状(図示省略)、ｐ型ゲートで形状を最適化した場合、図７に示すようにｎ型ゲートでは、基板やられやサイドエッチ９形状が生じる問題がある。
【０００８】
この問題が生じる理由は、不純物であるＰ及びＡｓを注入された多結晶シリコンでは、電子濃度が増加する。また、Ｂが注入された多結晶シリコンでは、正孔濃度が増加する（電子濃度が減少する）。多結晶シリコンエッチングにおけるエッチングレート及び反応性は、多結晶シコン中の電子濃度に依存している。その為、ｎ型多結晶シリコンのエッチングレート及び反応性は、ｐ型多結晶シリコンよりも高い。このエッチングレートと反応性の差により、形状差及び寸法差が生じる。
【０００９】
本発明の目的は、ｎ型ＭＯＳ領域とｐ型ＭＯＳ領域とで形状差が小さく、寸法差の少ないシリコン・ゲート電極を形成する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記課題を解決するために本願の半導体装置の製造方法の発明は、ｎ型MOS領域及びｐ型MOS領域に不純物が注入された多結晶シリコンのゲート電極を同一工程でドライエッチングにより加工するに際し、不純物濃度が濃い領域を第１のエッチング条件でエッチング加工し、不純物濃度が薄い領域を第２のエッチング条件でエッチング加工して、所定パターンのゲート電極を形成するとともに、前記第１のエッチング条件が、第２のエッチング条件よりもサイドエッチの入りにくい条件であることを要旨とする。また、ｎ型MOS領域及びｐ型MOS領域に不純物が注入された多結晶シリコン層のゲート電極形成を同一工程でドライエッチング加工するに際し、前記不純物が注入された多結晶シリコン上に有機系反射防止膜及びフォトレジスト膜を成膜し、その後に  前記多結晶シリコン層の不純物濃度が濃い領域を第１のエッチング条件でエッチング加工し、前記多結晶シリコン層の不純物濃度が薄い領域を第２のエッチング条件でエッチング加工して、所定パターンのゲート電極を形成するとともに、前記第１のエッチング条件が、第２のエッチング条件よりもサイドエッチの入りにくい条件であることを要旨とする。
【発明の効果】
【００１１】
前記した手段によれば、ｎ型MOS領域及びｐ型MOS領域に不純物が注入された多結晶シリコンのゲート電極を同一工程でドライエッチングにより加工するに際し、不純物濃度が濃い領域と薄い領域とでエッチング条件を変更して行うため、ｎ型ＭＯＳ領域とｐ型ＭＯＳ領域とで形状差が小さく、寸法差の少ないゲート電極の形状が可能になる（図４）。
【発明を実施するための最良の形態】
【００１２】
以下、本発明による本発明の実施の形態例について図面を参照して説明する。
【実施例１】
【００１３】
図１(a)(b)(c)(d)(e)は本発明の第１の実施例のＣＭＯＳデバイスのｎ+ およびｐ+ ポリシリコン・ゲートを同時にエッチングする一連の工程においての被加工物を示す断面図である。図２のグラフは注入種の濃度プロファイルを示す。図３は本発明におけるサイドエッチ抑制のメカニズムを示す。図４は本発明のＳＥＭ像からとったトレースであり、ポリシリコン・ゲートおよびその側壁のアウトラインを示す断面図である。図５のグラフはｎ型ＭＯＳとｐ型ＭＯＳの加工後の寸法差の累積確率分布を示す。図６は従来のｎ型多結晶シリコンのサイドエッチ発生のメカニズムを示す。
先ず、図１(a)(b)(c)(d)(e)を用いて本発明の第１の実施例である半導体装置の製造方法について説明する。
【００１４】
先ず、図１(a)に示すようにシリコンウェハ等の半導体基板１を準備し、半導体基板１上に、ゲート酸化膜２を形成する。ゲート酸化膜２は、例えば、ＳｉＯ2 を熱酸化法によって半導体基板１上に形成する。次いで、ゲート酸化膜２上には、例えば厚さ50nm〜200nmの多結晶シリコン層３をＣＶＤ法によって形成する。
【００１５】
その後、図1(b) に示すようにｎ型ゲートとして使用する領域のみ開口したフォトレジストパターン４ａをマスクとして、不純物であるＰあるいはＡｓを加速電圧１keV〜20keVの範囲、ドーズ量5E14atom/cm2〜1E16atom/cm2の範囲において、イオン注入技術により注入する。
【００１６】
その後、イオン注入のマスクに用いたフォトレジストパターン４ａを除去する。
【００１７】
ｎ型ゲートの場合と同様に、図１(c)に示すようにｐ型ゲートして使用する領域のみ開口したフォトレジストパターン４ｂをマスクとして、不純物であるＢあるいはＢＦ２を加速電圧１keV〜１０ｋｅＶの範囲、ドーズ量5E14atom/cm2〜1E16atom/cm2の範囲において、イオン注入技術により注入する。その後、イオン注入のマスクに用いてフォトレジストパターン４ｂを除去する。この時のｎ型MOS領域とｐ型MOS領域への不純物注入の順序はｐ型が先であっても問題はない。
【００１８】
図１(d)に示すようにｎ型MOS領域とｐ型MOS領域に不純物を注入後、ゲート電極を形成するためにリソグラフィ技術を用いて、フォトレジストパターン６cを形成する。
【００１９】
パターン形成時のリソグラフィ技術は、露光波長248nmのKrFレーザー、193nmのArFレーザーが用いられる。また、EBリソグラフィ技術を用いてパターンを形成しても問題はない。
【００２０】
KrFあるいはArFリソグラフィによりパターンを形成する場合、多結晶シリコン表面での光の反射による影響を低減させるために、一般的にｎ型MOS領域とｐ型MOS領域への不純物注入した多結晶シリコン層３上に反射防止膜５が形成される。反射防止膜５としてはCVD等により形成される無機系反射防止膜５ａ（たとえば、ＳｉＮ、ＳｉＯＮ、ＴｉＮ等）および、塗布系の有機系反射防止膜５ｂが使用される。
【００２１】
以下にソース側１３．５６ＭＨＺ、  バイアス側１３．５６ＭＨｚの電源を用いた場合のＩＣＰタイプのドライエッチング装置(図示省略)を用いて、有機系反射防止膜５bを使用した場合の加工例を示す。
【００２２】
有機系反射防止膜５bの加工及び多結晶シリコン層３の加工は同一のエッチングチャンバーを用い、連続に加工を行った。但し、反射防止膜５及び多結晶シリコン層３の加工を別のエッチング装置あるいは、非連続で加工を行っても問題なく加工可能である。有機系反射防止膜５bは、塩素/酸素、臭化水素/酸素、４フッ化炭素及び酸素の混合ガス等により、容易に加工可能である。
【００２３】
次に、図１(e)に示すような多結晶シリコン層３の加工を行う。この多結晶シリコン層３のエッチング工程は次の３つの工程により構成される。図２に注入種の濃度プロファイルを示す。図２から明らかなように、表面から５０nm程度までが注入種の濃度が高く、それよりも深い部分での注入種濃度は低くなり飽和する。本発明においては、図２のグラフに示すように１）注入種濃度の濃い部分（１×１０１８atom／ｃｍ３以上の部分、またはピーク濃度からの変化が３桁未満の部分、または濃度プロファイル曲線の変曲点までの部分）のエッチング工程（表面〜50nm程度）、２）注入種濃度の薄い部分（１×１０１８atom／ｃｍ３以下の部分、またはピーク濃度からの変化が３桁以上の部分、または濃度プロファイル曲線の変曲点を越えた部分）のエッチング工程(50nm程度〜多結晶シリコンの膜厚により変動)、３）残渣除去を目的とするエッチング工程(残渣除去工程なので、膜厚は設定不能)によりゲート加工を行う。
【００２４】
図６に示すように注入種濃度の濃い部分（特にｎ型MOS領域）において、一般的にゲート加工に用いられている塩素／酸素、臭化水素／酸素、塩素／臭化水素／酸素等の混合ガスを用いた場合、サイドエッチが観察される。エッチング時の異方性形状は、エッチングとデポジションとの競合反応により達成されるが、上記ガス系を用いた場合、側壁保護膜８’はエッチングガスとシリコンの反応生成物であるSiClx及びSiBrｘであり、エッチング初期においては、保護膜の形成スピードよりも、エッチングスピードが速いために、サイドエッチ９を生じる。
【００２５】
このため、エッチングガスにCF系を含むガス（例えば、CF4、CHF3、CH2F2等）を用いて、エッチングを行った場合、CF系ガスより供給されるCFｘが側壁保護膜８として作用するために、サイドエッチの生じやすいエッチング初期においても、側壁保護膜８が形成され、ｎ型MOS領域においても、サイドエッチなく、異方的にエッチングすることが可能である（図３）。例えば、実際の加工例は以下のような条件である。
【００２６】
条件１
圧力          ：１０ｍＴｏｒｒ
ソースパワー  ：４００W
バイアスパワー：１００W
使用ガス      ：CF4＝１００ｓｃｃｍ
エッチング量  ：５０ｎｍ程度
【００２７】
条件２
圧力          ：１０ｍＴｏｒ
ソースパワー  ：４００Ｗ
バイアスパワー：１００Ｗ
使用ガス      ：ＣＦ４／Ｈｅ＝１００／５０ｓｃｃｍ
エッチング量  ：５０ｎｍ程度
【００２８】
条件３
圧力          ：１０ｍＴｏｒｒ
ソースパワー  ：４００W
バイアスパワー：１００W
使用ガス      ：CF4／Ｈｅ＝１００／１００ｓｃｃｍ
エッチング量  ：５０ｎｍ程度
【００２９】
条件４
圧力          ：１０ｍＴｏｒｒ
ソースパワー  ：４００Ｗ
バイアスパワー：１００Ｗ
使用ガス      ：ＣＦ４／Ｈｅ＝５０／１００ｓｃｃｍ
エッチング量  ：５０ｎｍ程度―
【００３０】
条件５
圧力          ：１０ｍＴｏｒｒ
ソースパワー  ：４００W
バイアスパワー：１００W
使用ガス      ：CF4／Ｃｌ２＝１００／１０ｓｃｃｍ
エッチング量  ：５０ｎｍ程度
【００３１】
条件６
圧力          ：１０ｍＴｏｒｒ
ソースパワー  ：４００Ｗ
バイアスパワー：１００Ｗ
使用ガス      ：ＣＦ４／ＨＢｒ＝１００／１０ｓｃｃｍ
エッチング量  ：５０ｎｍ程度
【００３２】
条件７
圧力          ：１０ｍＴｏｒｒ
ソースパワー  ：４００W
バイアスパワー：１００W
使用ガス      ：CF4／Ｏ２＝１００／４ｓｃｃｍ
エッチング量  ：５０ｎｍ程度
【００３３】
上記７条件を典型的のガス系として示すが、Ｈｅの替わりにＡｒ（アルゴン）を使用しても問題なく加工可能である。また、ＣＦ４の替わりにＣＨＦ３あるいはＣＨ２Ｆ２を用いても加工可能である。上記条件では、ガス系以外のパラメータを固定しているが、圧力領域は、３ｍＴ〜２０ｍＴ、ソースパワーは２００Ｗ〜６００Ｗ、バイアスパワーは２０Ｗ〜１５０Ｗの範囲でサイドエッチなく加工可能である。
【００３４】
上記に示すような条件により、注入種の濃度の濃い領域をサイドエッチなく加工した後に、条件を切り替えて、注入種の濃度の薄い領域の加工を行う。エッチング条件を切り替える理由は、ＣＦ系を使用したエッチング条件は対フォトレジスト選択比が低く（Poly-Si：PR＝1:0.7〜2）、かつ対酸化膜選択比が低いためゲート酸化膜へのダメージが懸念されるためである。切り替えた後のエッチングでは、一般的に知られているCl2/O2，HBr/O2，Cl2/HBr/O2，Cl2/HBr/CF４，Cl2/HBr/CF4/O２等のガス系が用られる。これらの条件で、基板が露出する、あるいは基板が露出する直前まで（残膜〜30nm）エッチングを行う。
【００３５】
その後、薄く残った多結晶シリコン層１５は、高い（１０以上）対酸化膜選択比の得られるHBｒ/O2系を用いてゲート酸化膜が露出するまでエッチングを行う。
【００３６】
ゲート酸化膜が露出した後に、さらに対酸化膜選択比の高い（１００以上）エッチング条件に変更して、エッチングを行う。この時に用いるエッチングガスは、前の工程と同様にＨＢｒ／Ｏ２系である。但し、このときの圧力領域は、前の工程よりも高圧領域を用いる。
【００３７】
上記４工程からなるエッチング条件を用いることにより、ｎ型ＭＯＳ領域とｐ型ＭＯＳ領域で形状差がないゲート加工が可能である（図４）。また、上記エッチング条件を用いて、ゲート加工を行った場合のｎ型ゲート及びｐ型ゲートの加工後寸法差の累積確率分布を示す図５より、上記エッチング条件によりゲート加工を行うことにより、ｎ型ゲートとｐ型ゲートの寸法差が少ない加工が可能である。
【００３８】
第１の実施例では、多結晶シリコンの場合についての実施例を示したが、多結晶シリコンと多結晶シリコンゲルマニウムの積層構造においても同様な加工が可能である。また、多結晶ではなくアモルファスシリコン及びシリコンゲルマニウムにおいても同様な加工が可能である。
【００３９】
本実施例においては、ＩＣＰタイプのドライエッチング装置の実施例について述べたが、ＥＣＲタイプ、２周波ＲＩＥ、マグネトロンＲＩＥにおいても同様に、ＣＦ系のガスを用いることにより、同様な加工が可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施例のＣＭＯＳデバイスのｎ+ およびｐ+ ポリシリコン・ゲートを同時にエッチングする一連の工程においての被加工物を示す断面図である。
【図２】本発明の注入された不純物の濃度プロファイルである。
【図３】本発明のサイドエッチ抑制のメカニズムである。
【図４】本発明のＳＥＭ像からとったトレースであり、ポリシリコン・ゲートおよびその側壁のアウトラインを示す断面図である。
【図５】本発明のゲート加工後、ｎ型ゲート及びｐ型ゲートの加工後寸法の累積確率分布である。
【図６】従来例におけるサイドエッチ発生のメカニズムである。
【図７】従来の半導体装置の製造方法におけるゲート電極を示す断面図である。
【図８】従来の半導体装置の一部の製造工程を示す被加工物の断面図である。
【符号の説明】
【００４１】
１    半導体基板
２    ゲート酸化膜
３    多結晶シリコン層
４ａ  フォトレジストパターン
４ｂ  フォトレジストパターン
５    反射防止膜
６c   フォトレジストパターン
７    マスク
８    側壁保護膜(CFx)
８’  側壁保護膜(ＳiＣlx、ＳiＢrx)
９    サイドエッチ
【図１】
2004266249.tif 000003
【図２】
2004266249.tif 000004
【図３】
2004266249.tif 000005
【図４】
2004266249.tif 000006
【図５】
2004266249.tif 000007
【図６】
2004266249.tif 000008
【図７】
2004266249.tif 000009
【図８】
2004266249.tif 000010