(57)【要約】【課題】直流電圧の出力が可能で、入力信号への雑音としての回り込みが抑制でき、あるいは集積回路化しやすい高利得増幅回路を実現する。【解決手段】互いの信号極性が反転された正相の入力平衡信号ＩＮＮ及び逆相の入力平衡信号ＩＮＰが入力されると、これが入力増幅回路１０で増幅される。入力増幅回路１０から出力された正相の平衡信号Ｓ１０ｎ及び逆相の平衡信号Ｓ１０ｐは、電圧／電流変換回路２０によってその差分電圧が電流に変換され、この差分電流Ｓ２０が内部ノードＡへ出力される。内部ノードＡの電圧と、出力駆動回路４０内の積分型負帰還ループ６２からの積分結果電圧Ｓ６２とが、電圧加算回路３０で加算され、この加算電圧Ｓ３０が、固定のバイアス電圧Ｖｂと同一になるようにオペアンプ５０で制御され、出力端子５４から出力直流電圧の出力信号ＯＵＴが出力される。【選択図】　　　図１
2004056163.tif 000002
【特許請求の範囲】
【請求項１】
互いの信号極性が反転された第１及び第２の平衡信号が入力されると、この第１と第２の平衡信号の差分電圧を所定の変換係数で電流に変換して差分電流を内部ノードへ出力する電圧／電流変換回路と、
前記内部ノードの電圧と積分結果電圧とを加算してこの加算電圧を出力する電圧加算回路と、
所定のバイアス電圧及び前記加算電圧を入力し、出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路とを備え、
前記出力駆動回路は、
前記バイアス電圧が与えられる正極性入力端子、前記加算電圧が与えられる負極性入力端子、及び前記出力直流電圧を出力する前記出力端子を有する演算増幅器と、
前記演算増幅器の出力端子と前記内部ノードとの間に接続され、前記変換係数に対応する抵抗値を有する抵抗帰還型負帰還ループと、
前記演算増幅器の出力端子に接続され、この出力端子の電圧を積分して前記積分結果電圧を生成し、この積分結果電圧を帰還する積分型負帰還ループと、
前記積分型負帰還ループからの前記積分結果電圧と前記内部ノードの電圧とを加算して前記加算電圧を生成し、この加算電圧を前記演算増幅器の負極性入力端子に与える電圧加算回路と、
を備えたことを特徴とする増幅回路。
【請求項２】
互いの信号極性が反転された第１及び第２の入力平衡信号を増幅して第１及び第２の平衡信号を出力する電圧利得Ｇ１（但し、Ｇ１は正の整数）の入力増幅回路と、
前記第１及び第２の平衡信号が与えられると、この第１と第２の平衡信号の差分電圧を電圧／電流変換係数Ｇｍ（＝１／Ｒ、但し、Ｒは正の実数）で電流に変換して差分電流を内部ノードへ出力する電圧／電流変換回路と、
前記内部ノードの電圧と積分結果電圧とを加算してこの加算電圧を出力する電圧加算回路と、
所定のバイアス電圧及び前記加算電圧を入力し、出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路とを備え、
前記出力駆動回路は、
前記バイアス電圧が与えられる正極性入力端子、前記加算電圧が与えられる負極性入力端子、及び前記出力直流電圧を出力する前記出力端子を有する演算増幅器と、
前記演算増幅器の出力端子と前記内部ノードとの間に接続された抵抗値Ｒ２（＝Ｇ１×Ｒ）の抵抗帰還型負帰還ループと、
前記演算増幅器の出力端子に接続され、この出力端子の電圧を積分して前記積分結果電圧を生成し、この積分結果電圧を帰還する積分型負帰還ループと、
前記積分型負帰還ループからの前記積分結果電圧と前記内部ノードの電圧とを加算して前記加算電圧を生成し、この加算電圧を前記演算増幅器の負極性入力端子に与える電圧加算回路と、
を備えたことを特徴とする増幅回路。
【請求項３】
第１の電源供給端子から供給される第１の電源電圧により動作し、互いの信号極性が反転された第１及び第２の平衡信号が入力されると、この第１と第２の平衡信号の差分電圧を所定の変換係数で電流に変換して差分電流を内部ノードへ出力する電圧／電流変換回路と、
前記第１の電源供給端子と分離された第２の電源供給端子から供給される第２の電源電圧により動作し、前記内部ノードの出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路とを備え、
前記出力駆動回路は、
前記出力駆動回路の出力端子と前記内部ノードとの間に接続され、前記変換係数に対応する抵抗値を有する抵抗帰還型負帰還ループと、
前記出力駆動回路の出力端子に接続され、この出力端子の電圧を積分してこの積分結果電圧を帰還する積分型負帰還ループと、
前記第２の電源電圧により動作し、前記積分結果電圧と前記内部ノードの電圧とを加算してこの加算値と所定のバイアス電圧との差を増幅する差動増幅部と、
前記差動増幅部の出力を増幅して前記出力直流電圧を前記出力駆動回路の出力端子へ出力する出力増幅部と、
を備えたことを特徴とする増幅回路。
【請求項４】
互いの信号極性が反転された第１及び第２の入力平衡信号を増幅して第１及び第２の平衡信号を出力する電圧利得Ｇ１（但し、Ｇ１は正の整数）の入力増幅回路と、
第１の電源供給端子から供給される第１の電源電圧により動作し、前記第１及び第２の平衡信号が与えられると、この第１と第２の平衡信号の差分電圧を電圧／電流変換係数Ｇｍ（＝１／Ｒ、但し、Ｒは正の実数）で電流に変換してこの差分電流を内部ノードへ出力する電圧／電流変換回路と、
前記第１の電源供給端子と分離された第２の電源供給端子から供給される第２の電源電圧により動作し、前記内部ノードの出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路とを備え、
前記出力駆動回路は、
前記出力駆動回路の出力端子と前記内部ノードとの間に接続された抵抗値Ｒ２（＝Ｇ１×Ｒ）の抵抗帰還型負帰還ループと、
前記出力駆動回路の出力端子に接続され、この出力端子の電圧を積分してこの積分結果電圧を帰還する積分型負帰還ループと、
前記第２の電源電圧により動作し、前記積分結果電圧と前記内部ノードの電圧とを加算してこの加算値と所定のバイアス電圧との差を増幅する差動増幅部と、
前記差動増幅部の出力を増幅して前記出力直流電圧を前記出力駆動回路の出力端子へ出力する出力増幅部と、
を備えたことを特徴とする増幅回路。
【請求項５】
前記差動増幅部は、
前記積分結果電圧により導通制御される第１の差動トランジスタと、
前記第１の差動トランジスタに並列に接続され、前記内部ノードの電圧により導通制御される第２の差動トランジスタと、
前記バイアス電圧により導通状態が制御される第３の差動トランジスタとを有し、
前記第１及び第２の差動トランジスタにそれぞれ流れる電流を加算して、この加算した電流と前記第３の差動トランジスタに流れる電流との差に応じた電圧を増幅する構成にしたことを特徴とする請求項３又は４記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、数百ＫＨｚ〜数ＭＨｚ等の移動体通信（例えば、自動車電話、携帯電話、ＰＨＳ、ＭＣＡ、業務無線、防災無線等）の受信装置等に用いられる、いわゆる中間周波数増幅回路である高利得増幅回路等の増幅回路に関するものである。
【０００３】
【従来の技術】
【０００４】
例えば、無線通信システムでは、中間周波数帯を用いるスーパヘテロダイン方式が一般的であるが、到達無線信号は微小信号であるため周波数変換をする過程で到達信号を増幅させる必要があり、いわゆる中間周波数増幅回路である高利得増幅回路が必須である。この必要性は、中間周波数を用いないダイレクトコンバージョン方式でも同様である。
【０００５】
従来の一般的な高利得増幅回路の構成図を、図２〜図４に示す。
【０００６】
図２に示す高利得増幅回路では、互いの信号極性が反転された正極性の入力平衡信号ＩＮＰ及び逆相の入力平衡信号ＩＮＮを、ある電圧利得（例えば、１０倍）をそれぞれ有する複数個（例えば、２個）の増幅回路１，２の縦続接続（カスケード接続）にて所望の増幅率で増幅し、この増幅回路２の出力側のノードＡの電圧を、出力駆動回路３で駆動して出力信号ＯＵＴを出力するようになっている。出力駆動回路３は、演算増幅器（以下「オペアンプ」という。）３ａのボルテージフォロワ等で構成されている。
【０００７】
しかしながら、このような高利得増幅回路を、例えば集積回路にて実現しようとすると、図２中のノードＡの信号振幅が入力平衡信号ＩＮＰ，ＩＮＮの１００倍となるため、集積回路内部での配線間クロストークや電源及びバイアス供給配線等への回り込みにより、内部雑音として入力平衡信号ＩＮＰ，ＩＮＮに重畳されてしまうという問題がある。
【０００８】
又、図３に示す高利得増幅回路では、図２の出力駆動回路３に代えて、これと構成の異なる出力駆動回路４がノードＡに接続されている。出力駆動回路４は、例えば、オペアンプ４ａを有する負帰還増幅回路で構成され、このオペアンプ４ａの正極性入力端子がバイアス電圧Ｖｂを介して接地されている。オペアンプ４ａの負極性入力端子側のノードＢは、抵抗値Ｒの入力抵抗４ｂを介してノードＡに接続されている。オペアンプ４ａの出力端子と、この負極性入力端子側のノードＢとの間には、抵抗値Ｒの帰還抵抗４ｃが接続されている。
【０００９】
この図３の高利得増幅回路では、増幅回路２の出力側のノードＡの信号振幅が、入力抵抗４ｂで抑制され、ノードＢが仮想接地点となるため、信号振幅が小さい。
【００１０】
しかし、ノードＡの信号振幅は、図２と同様に、入力平衡信号ＩＮＰ，ＩＮＮの１００倍となるため、図２と同様の問題を有する。
【００１１】
この図３の問題を、図４の高利得増幅回路が解決している。図４の高利得増幅回路では、電圧利得が例えば１０倍の増幅回路１の出力側に、電圧／電流変換回路５が接続され、この電圧／電流変換回路５の出力側ノードＡに、出力駆動回路６が接続されている。出力駆動回路６は、オペアンプ６ａを有し、このオペアンプ６ａの正極性入力端子がバイアス電圧Ｖｂを介して接地されている。オペアンプ６ａの負極性入力端子側のノードＡは、帰還抵抗６ｂを介してオペアンプ６ａの出力端子に接続されている。
【００１２】
この図４の高利得増幅回路では、例えば、電圧／電流変換回路５の電圧／電流変換係数（トランスコンダクタンス）Ｇｍの値を１／Ｒとし、オペアンプ６ａ側の帰還抵抗６ｂの抵抗値を１０×Ｒとすれば、出力駆動回路６にて従来の増幅率を確保でき、かつノードＡが仮想接地点のため、信号振幅が小さく、入力平衡信号ＩＮＰ，ＩＮＮへの回り込みを抑制できる。
【００１３】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の図４の高利得増幅回路では、図３の問題を解決できるものの、次のような課題があった。
【００１５】
例えば、適用される無線装置等の使用から、高利得増幅回路の出力には、固定の出力直流電圧が要求される場合がある。ところが、図４の高利得増幅回路では、入力平衡信号ＩＮＰ，ＩＮＮに直流オフセットがある場合、この直流オフセットが、増幅回路１、電圧／電流変換回路５及び出力駆動回路６によってそのまま増幅されてしまい、無線通信システム等にて要求される直流電圧での出力が困難であるという課題があった。
【００１６】
本発明は、前記従来技術のもっていた課題を解決し、直流電圧での出力が可能であり、入力信号への雑音としての回り込みを抑制でき、あるいは集積回路化しやすい高利得増幅回路等の増幅回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
【００１８】
前記課題を解決するために、請求項１に係る発明では、高利得増幅回路等の増幅回路において、互いの信号極性が反転された第１及び第２の平衡信号が入力されると、この第１と第２の平衡信号の差分電圧を所定の変換係数で電流に変換して差分電流を内部ノードへ出力する電圧／電流変換回路と、前記内部ノードの電圧と積分結果電圧とを加算してこの加算電圧を出力する電圧加算回路と、所定のバイアス電圧及び前記加算電圧を入力し、出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路と、を備えている。
【００１９】
前記出力駆動回路は、前記バイアス電圧が与えられる正極性入力端子、前記加算電圧が与えられる負極性入力端子、及び前記出力直流電圧を出力する前記出力端子を有するオペアンプと、前記オペアンプの出力端子と前記内部ノードとの間に接続され、前記変換係数に対応する抵抗値を有する抵抗帰還型負帰還ループと、前記演算増幅器の出力端子に接続され、この出力端子の電圧を積分して前記積分結果電圧を生成し、この積分結果電圧を帰還する積分型負帰還ループと、前記積分型負帰還ループからの前記積分結果電圧と前記内部ノードの電圧とを加算して前記加算電圧を生成し、この加算電圧を前記オペアンプの負極性入力端子に与える電圧加算回路と、を備えている。
【００２０】
このような構成を採用したことにより、第１及び第２の平衡信号が入力されると、これが電圧／電流変換回路によって所定の変換係数で電流に変換され、差分電流が内部ノードへ出力される。内部ノードの電圧と、出力駆動回路内の積分型負帰還ループから与えられる積分結果電圧とが、電圧加算回路で加算される。この加算電圧は、オペアンプによってバイアス電圧と比較され、出力端子から出力直流電圧が出力される。
【００２１】
請求項２に係る発明では、高利得増幅回路等の増幅回路において、互いの信号極性が反転された第１及び第２の入力平衡信号を増幅して第１及び第２の平衡信号を出力する電圧利得Ｇ１（但し、Ｇ１は正の整数）の入力増幅回路と、前記第１及び第２の平衡信号が与えられると、この第１と第２の平衡信号の差分電圧を電圧／電流変換係数Ｇｍ（＝１／Ｒ、但し、Ｒは正の実数）で電流に変換して差分電流を内部ノードへ出力する電圧／電流変換回路と、前記内部ノードの電圧と積分結果電圧とを加算してこの加算電圧を出力する電圧加算回路と、所定のバイアス電圧及び前記加算電圧を入力し、出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路と、を備えている。
【００２２】
前記出力駆動回路は、前記バイアス電圧が与えられる正極性入力端子、前記加算電圧が与えられる負極性入力端子、及び前記出力直流電圧を出力する前記出力端子を有するオペアンプと、前記オペアンプの出力端子と前記内部ノードとの間に接続された抵抗値Ｒ２（＝Ｇ１×Ｒ）の抵抗帰還型負帰還ループと、前記オペアンプの出力端子に接続され、この出力端子の電圧を積分して前記積分結果電圧を生成し、この積分結果電圧を帰還する積分型負帰還ループと、前記積分型負帰還ループからの前記積分結果電圧と前記内部ノードの電圧とを加算して前記加算電圧を生成し、この加算電圧を前記オペアンプの負極性入力端子に与える電圧加算回路と、を備えている。
【００２３】
このような構成を採用したことにより、第１及び第２の入力平衡信号が入力されると、これが入力増幅回路で増幅され、この増幅された第１及び第２の平衡信号が、電圧／電流変換回路へ出力される。電圧／電流変換回路、電圧加算回路、及び出力駆動回路では、請求項１に係る発明とほぼ同様の作用を行う。
【００２４】
請求項３に係る発明では、高利得増幅回路等の増幅回路において、第１の電源供給端子から供給される第１の電源電圧により動作し、互いの信号極性が反転された第１及び第２の平衡信号が入力されると、この第１と第２の平衡信号の差分電圧を所定の変換係数で電流に変換して差分電流を内部ノードへ出力する電圧／電流変換回路と、前記第１の電源供給端子と分離された第２の電源供給端子から供給される第２の電源電圧により動作し、前記内部ノードの出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路と、を備えている。
【００２５】
前記出力駆動回路は、前記出力駆動回路の出力端子と前記内部ノードとの間に接続され、前記変換係数に対応する抵抗値を有する抵抗帰還型負帰還ループと、前記出力駆動回路の出力端子に接続され、この出力端子の電圧を積分してこの積分結果電圧を帰還する積分型負帰還ループと、前記第２の電源電圧により動作し、前記積分結果電圧と前記内部ノードの電圧とを加算してこの加算値と所定のバイアス電圧との差を増幅する差動増幅部と、前記差動増幅部の出力を増幅して前記出力直流電圧を前記出力駆動回路の出力端子へ出力する出力増幅部と、を備えている。
【００２６】
このような構成を採用したことにより、第１及び第２の平衡信号が入力されると、これが電圧／電流変換回路で電流に変換され、出力駆動回路に与えらえる。出力駆動回路では、差動増幅部により、積分型負帰還ループからの積分結果電圧と、内部ノードとの電圧が加算され、この加算された加算電圧と所定のバイアス電圧との差が増幅される。差動増幅部の出力は、出力増幅部で増幅され、出力直流電圧が出力端子から出力される。
【００２７】
請求項４に係る発明では、高利得増幅回路等の増幅回路において、互いの信号極性が反転された第１及び第２の入力平衡信号を増幅して第１及び第２の平衡信号を出力する電圧利得Ｇ１（但し、Ｇ１は正の整数）の入力増幅回路と、第１の電源供給端子から供給される第１の電源電圧により動作し、前記第１及び第２の平衡信号が与えられると、この第１と第２の平衡信号の差分電圧を電圧／電流変換係数Ｇｍ（＝１／Ｒ、但し、Ｒは正の実数）で電流に変換してこの差分電流を内部ノードへ出力する電圧／電流変換回路と、前記第１の電源供給端子と分離された第２の電源供給端子から供給される第２の電源電圧により動作し、前記内部ノードの出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路と、を備えている。
【００２８】
前記出力駆動回路は、前記出力駆動回路の出力端子と前記内部ノードとの間に接続された抵抗値Ｒ２（＝Ｇ１×Ｒ）の抵抗帰還型負帰還ループと、前記出力駆動回路の出力端子に接続され、この出力端子の電圧を積分してこの積分結果電圧を帰還する積分型負帰還ループと、前記第２の電源電圧により動作し、前記積分結果電圧と前記内部ノードの電圧とを加算してこの加算値と所定のバイアス電圧との差を増幅する差動増幅部と、前記差動増幅部の出力を増幅して前記出力直流電圧を前記出力駆動回路の出力端子へ出力する出力増幅部と、を備えている。
【００２９】
このような構成を採用したことにより、第１及び第２の入力平衡信号が与えらえると、これが入力増幅回路で増幅され、この増幅された第１及び第２の平衡信号が、電圧／電流変換回路に与えらえる。電圧／電流変換回路及び出力駆動回路では、請求項３に係る発明とほぼ同様に作用する。
【００３０】
請求項５に係る発明では、請求項３又は４の増幅回路において、前記差動増幅部は、前記積分結果電圧により導通制御される第１の差動トランジスタと、前記第１の差動トランジスタに並列に接続され、前記内部ノードの電圧により導通制御される第２の差動トランジスタと、前記バイアス電圧により導通状態が制御される第３の差動トランジスタとを有し、前記第１及び第２の差動トランジスタにそれぞれ流れる電流を加算して、この加算した電流と前記第３の差動トランジスタに流れる電流との差に応じた電圧を増幅する構成にしている。
【００３１】
このような構成を採用したことにより、差動増幅部において、第１及び第２の差動トランジスタに流れる電流が加算され、この加算された電流と、第３の差動トランジスタに流れる電流との差に応じた電圧が増幅される。
【００３２】
【発明の実施の形態】
【００３３】
［第１の実施形態］
【００３４】
（構成）
【００３５】
図１は、本発明の第１の実施形態を示す高利得増幅回路の構成図である。
【００３６】
この高利得増幅回路は、互いの信号極性が反転された第１の入力平衡信号（例えば、正相の入力平衡信号）ＩＮＮ及び第２の入力平衡信号（例えば、逆相の入力平衡信号）ＩＮＰを増幅して第１の平衡信号Ｓ１０ｎ及び第２の平衡信号Ｓ１０ｐを出力する入力増幅回路１０を有している。入力増幅回路１０は、電圧利得Ｇ１（例えば、１０倍）の差動増幅回路等で構成されている。入力増幅回路１０の正極性出力端子及び負極性出力端子は、電圧／電流変換回路２０の正極性入力端子及び負極性入力端子にそれぞれ接続されている。
【００３７】
電圧／電流変換回路２０は、入力増幅回路１０から第１の平衡信号Ｓ１０ｎ及び第２の平衡信号Ｓ１０ｐが与えられると、この平衡信号Ｓ１０ｎ及びＳ１０ｐの差分電圧を電圧／電流変換係数Ｇｍ（＝１／Ｒ、但し、Ｒは正の実数）で電流に変換して差分電流Ｓ２０を出力端子側の内部ノードＡへ出力する回路である。
【００３８】
電圧／電流変換回路２０の出力側ノードＡには、電圧加算回路３０を介して出力駆動回路４０が接続されている。電圧加算回路３０は、ノードＡの電圧と、出力駆動回路４０から与えられる積分結果電圧Ｓ６２とを加算して、この加算電圧Ｓ３０を出力駆動回路４０へ出力する回路である。
【００３９】
出力駆動回路４０は、所定のバイアス電圧Ｖｂ及び加算電圧Ｓ３０を入力し、出力を駆動して増幅された出力直流電圧の出力信号ＯＵＴを出力端子５４から出力する回路である。この出力駆動回路４０は、オペアンプ５０を有し、このオペアンプ５０の正極性入力端子が、バイアス電圧Ｖｂを介して接地され、負極性入力端子が、電圧加算回路３０の出力端子に接続されている。
【００４０】
オペアンプ５０の出力側の出力端子５４は、抵抗帰還型負帰還ループ６１を介してノードＡに接続され、このノードＡが電圧加算回路３０の一方の入力端子に接続されている。抵抗帰還型負帰還ループ６１は、抵抗値Ｒ２（＝Ｇ１×Ｒ）の抵抗６１ａで構成され、この抵抗６１ａの一方の端子がノードＡに接続され、他方の端子が出力端子５４に接続されている。
【００４１】
さらに、出力端子５４は、積分型負帰還ループ６２を介して、電圧加算回路３０の他方の入力端子に接続されている。積分型負帰還ループ６２は、出力端子５４の電圧を積分して積分結果電圧Ｓ６２を生成し、この積分結果電圧Ｓ６２を電圧加算回路３０の他方の入力端子に帰還する回路であり、抵抗値Ｒ３の抵抗６２ａ及び容量値Ｃ１のコンデンサ６２ｂからなる積分回路で構成されている。抵抗６２ａの一方の端子は、電圧加算回路３０の他方の入力端子に接続され、この抵抗６２ａの他方の端子が、出力端子５４に接続されている。抵抗６２ａの一方の端子は、コンデンサ６２ｂを介して接地されている。
【００４２】
（動作）
【００４３】
図５は図１の帰還ループの積分特性図、図６は図１の出力駆動回路４０の等価回路図、及び図７は図１の全体の伝達特性図である。
【００４４】
これらの図５〜図７を参照しつつ、図１の高利得増幅回路における前提条件（１）、出力駆動回路４０の負帰還ループの特性（２）、及び全系の回路動作（３）について説明する。
【００４５】
（１）　前提条件
【００４６】
この動作説明では、例えば、入力増幅回路１０の電圧利得Ｇ１を１０倍、電圧／電流変換回路２０の電圧／電流変換係数Ｇｍを１／Ｒ、抵抗６１ａの抵抗値を１０×Ｒし、Ｒは正の実数とする。又、適用される無線装置等の仕様から要求される出力直流電圧をＶｂとし、正相の入力平衡信号ＩＮＮ及び逆相の入力平衡信号ＩＮＰは、中間周波数を中心とする信号復調前（検波前）の交流信号とする。
【００４７】
（２）　出力駆動回路４０の負帰還ループの特性
【００４８】
抵抗６２ａ及びコンデンサ６２ｂを含む出力駆動回路４０の負帰還ループの特性について説明する。
【００４９】
出力駆動回路４０の出力信号ＯＵＴは、抵抗６２ａ及びコンデンサ６２ｂからなる積分回路によって積分され、オペアンプ５０の負極性入力端子に帰還される。ここで、抵抗６２ａ及びコンデンサ６２ｂにより構成される積分回路の周波数特性は、図５に示すように、遮断周波数Ｆｃ＝１／（２π×Ｒ３×Ｃ１）が、抵抗値Ｒ３の抵抗６２ａと容量値Ｃ１のコンデンサ６２ｂとの積にて決定される１次の高域遮断フィルタとなる。この積分結果電圧Ｓ６２は、電圧加算回路３０を介して、オペアンプ５０の正極性入力端子に接続されたバイアス電圧Ｖｂと比較される。オペアンプ５０は、積分結果電圧Ｓ６２がバイアス電圧Ｖｂより大きいと、出力電圧を低下させ、バイアス電圧Ｖｂより小さいと、出力電圧を上昇させるように動作する。
【００５０】
そのため、この積分型負帰還ループ６２を含む周波数特性は、図５の周波数特性を反転させた低域遮断フィルタとなり、出力端子５４の出力信号ＯＵＴである出力直流電圧はＶｂに安定する。なお、抵抗６２ａの抵抗値Ｒ３とコンデンサ６２ｂの容量値Ｃ１は、無線通信システム等によって要求される搬送波周波数を十分下回る遮断周波数となるよう設定されている。
【００５１】
（３）　全系の回路動作
【００５２】
次に、全系の回路動作について説明する。入力平衡信号ＩＮＮ及びＩＮＰは、互いの信号極性が反転である。まず最初に、入力平衡信号ＩＮＮ及びＩＮＰに直流的な差動間オフセットＶｏｆが無い場合（ａ）を考え、次に、入力平衡信号ＩＮＮ及びＩＮＰに直流的な差動間オフセットＶｏｆが有る場合（ｂ）を考える。
【００５３】
（ａ）オフセットＶｏｆが無い場合
【００５４】
与えられた入力平衡信号ＩＮＮ及びＩＮＰの交流振幅は、入力増幅回路１０により増幅されて電圧振幅が１０倍となり、後段の電圧／電流変換回路２０に入力される。電圧／電流変換回路２０は、入力された平衡信号Ｓ１０ｎ及びＳ１０ｐの差分電圧を変換係数Ｇｍ（＝１／Ｒ）で電流に変換し、この差分電流Ｓ２０をノードＡへ出力する。
【００５５】
ノードＡに接続された電圧加算回路３０は、電圧入力であるため、電圧／電流変換回路２０で変換された差分電流Ｓ２０は、すべて出力駆動回路４０内の抵抗６１ａに流れる。そのため、抵抗６１ａの抵抗値Ｒ２を１０×Ｒとした場合、この抵抗６１ａの両端には、入力平衡信号ＩＮＮとＩＮＰの電位差の１００倍の電位差が発生する。この過程を下記に式で示す。
【００５６】
入力増幅回路１０から出力される平衡信号Ｓ１０ｎ，Ｓ１０ｐは、入力平衡信号ＩＮＮ，ＩＮＰの信号振幅をＩＮＰａ，ＩＮＮａとすると、
１０×ＩＮＰａ
１０×ＩＮＮａ
となり、電圧／電流変換回路２０から出力される差分電流Ｓ２０は、
１０×（ＩＮＮａ−ＩＮＰａ）×Ｇｍ＝１０×（ＩＮＮａ−ＩＮＰａ）／Ｒとなる。抵抗値Ｒ２の抵抗６２ａの両端の電位差は、
（１０×Ｒ）×１０×（ＩＮＮａ−ＩＮＰａ）／Ｒ
＝１００×（ＩＮＮａ−ＩＮＰａ）
となる。ここで、電圧／電流変換回路２０と負帰還抵抗６１ａを含む出力駆動回路４０は、図６に示すように、抵抗帰還型反転増幅回路と等価である。
【００５７】
この抵抗帰還型反転増幅回路は、入力信号ＶｉｎをノードＡへ入力する抵抗値Ｒの入力抵抗６１を有し、このノードＡがオペアンプ５１の負極性入力端子に接続されると共に、帰還抵抗６１ａを介して該オペアンプ５０の出力端子に接続された構成になっている。
【００５８】
そのため、図１中のノードＡは、図６中のノードＡと同様に仮想接地点であり、この電圧は、オペアンプ５０の正極性入力端子に接続されたバイアス電圧Ｖｂに固定される。よって、帰還抵抗６１ａの両端に発生する電位差は、出力駆動回路４０の出力信号振幅となる。
【００５９】
（ｂ）オフセットＶｏｆが有る場合
【００６０】
次に、入力平衡信号ＩＮＮ及びＩＮＰに直流的な差動間オフセットＶｏｆが有る場合を考える。全回路は、線形動作するため、抵抗値Ｒ２の抵抗６１ａの両端の電位差は、
１００×（ＩＮＮａ−ＩＮＰａ）＋１００×Ｖｏｆ
となる。この式の第１項は交流成分であり、第２項は直流成分である。前述したように、抵抗６２ａ及びコンデンサ６２ｂを含む出力駆動回路４０は、遮断周波数を抵抗値Ｒ３及び容量値Ｃ１にて決定される低域遮断フィルタを構成しており、無線通信システム等にて要求される所望の搬送波周波数は通過するが、直流成分は除去される。従って、出力駆動回路４０の出力端子５４から出力される出力信号ＯＵＴは、
１００×（ＩＮＮａ−ＩＮＰａ）
のみとなる。この様子が図７に示されている。
【００６１】
（効果）
【００６２】
この第１の実施形態では、次の（ｉ）、（ｉｉ）のような効果がある。
【００６３】
（ｉ）出力駆動回路４０に抵抗帰還型負帰還ループ６１と積分型負帰還ループ６２を並列に設けたので、入力平衡信号ＩＮＮ及びＩＮＰに直流オフセットＶｏｆが存在しても、無線通信システム等にて要求される出力直流電圧にて出力が可能となる。
【００６４】
（ｉｉ）抵抗帰還型負帰還ループ６１を用いているため、出力駆動回路４０の入力端子側が仮想接地となり、入力平衡信号ＩＮＮ，ＩＮＰへの雑音としての回り込みを抑制する効果を損なうことが無い。
【００６５】
［第２の実施形態］
【００６６】
（構成）
【００６７】
図８は、本発明の第２の実施形態を示す高利得増幅回路の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６８】
この高利得増幅回路では、図１と同様の入力増幅回路１０及び電圧／電流変換回路２０を有し、この電圧／電流変換回路２０の出力側の内部ノードＡに、図１と構成の異なる出力駆動回路４０Ａが接続されている。出力駆動回路４０Ａは、図１の電圧加算回路３０を出力駆動回路４０内に内蔵させた回路構成になっている。
【００６９】
電圧／電流変換回路２０は、第１の電源供給端子である内部電源供給端子から供給される第１の電源電圧ＶＤＤにより動作し、入力増幅回路１０から第１及び第２の平衡信号Ｓ１０ｎ，Ｓ１０ｐが与えられると、この平衡信号をＳ１０ｎ及びＳ１０ｐの差分電圧を電圧／電流変換係数Ｇｍで電流に変換し、この差分電流Ｓ２０を内部ノードＡへ出力する回路である。
【００７０】
この電圧／電流変換回路２０は、入力段に、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）２１ａ，２１ｂ、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）２１ｃ，２１ｄ、抵抗値Ｒ１の抵抗２１ｄ、及び定電流源２１ａ，２１ｆからなる差動増幅回路を有している。電源電圧ＶＤＤの端子は、ＰＭＯＳ２１ａ，２１ｂのソース端子に接続され、この各ドレイン端子に、ＮＭＯＳ２１ｃ，２１ｄのドレイン端子が接続されている。ＮＭＯＳ２１ｄ，２１ｃのゲート端子は、それぞれ入力増幅回路１０の正極性出力端子及び負極性出力端子に接続されている。ＮＭＯＳ２１ｃ及び２１ｄの各ソース端子は、抵抗２１ｄを介して相互に接続されると共に、各定電流源２１ｅ，２１ｆの負極性端子に接続されている。これらの各定電流源２１ｅ，２１ｆの正極性端子は、接地されている。
【００７１】
ＰＭＯＳ２１ａ，２１ｂのゲート端子は、電圧／電流変換用の中間段及び出力段に接続されている。中間段は、ＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂを有し、これらが電源電圧ＶＤＤの端子と接地との間に直列に接続されている。ＰＭＯＳ２２ａのゲート端子は、ＰＭＯＳ２１ａのゲート端子及びドレイン端子に接続されている。ＮＭＯＳ２２ｂのドレイン端子は、ゲート端子に接続されている。出力段は、ＰＭＯ２３ａ及びＮＭＯＳ２３ｂを有し、これらが電源電圧ＶＤＤの端子と接地との間に直列に接続されている。ＮＭＯＳ２３ａのゲート端子は、ＰＭＯＳ２１ｂのゲート端子及びドレイン端子に接続されている。ＰＭＯＳ２３ａのドレイン端子は、内部ノードＡに接続され、このノードＡがＮＭＯＳ２３ｂのドレイン端子に接続されている。ＮＭＯＳ２３ｂのゲート端子は、ＮＭＯＳ２２ｂのゲート端子及びドレイン端子に接続され、該ＮＭＯＳ２３ｂのソース端子が接地されている。
【００７２】
出力駆動回路４０Ａは、電源電圧ＶＤＤの端子と分離された第２の電源供給端子である出力駆動回路用電源供給端子から供給される第２の電源電圧ＶＤＤｏｕｔ　により動作し、ノードＡの出力を駆動して増幅された出力直流電圧の出力信号ＯＵＴを出力端子５４から出力する回路である。
【００７３】
この出力駆動回路４０Ａは、例えば、前段差動増幅回路５１、次段増幅回路５２、及び出力段増幅回路５３より構成されている。前段差動増幅回路５１及び次段増幅回路５２は、積分型負帰還ループ６２により生成された積分結果電圧Ｓ６２と、内部ノードＡの電圧とを加算して、この加算電圧と所定のバイアス電圧Ｖｂとの差を増幅する差動増幅部を構成している。出力増幅部である出力段増幅回路５３は、差動増幅部の出力を増幅して出力直流電圧の出力信号Ｖｏｕｔ　を出力端子５４から出力する回路である。
【００７４】
前段差動増幅回路５１は、負荷用のＰＭＯＳ５１ａ，５１ｂ、第１の差動トランジスタ（例えば、ＮＭＯＳ）５１ｃ、第２の差動トランジスタ（例えば、ＮＭＯＳ）５１ｄ、第３の差動トランジスタ（例えば、ＮＭＯＳ）５１ｅ、及び定電流源５１ｆより構成されている。
【００７５】
ＰＭＯＳ５１ａ，５１ｂのソース端子は、電源電圧Ｖｏｕｔ　の端子に接続され、これらのＰＭＯＳ５１ａ及び５１ｂのゲート端子は、相互に接続されると共に、このゲート端子が、該ＰＭＯＳ５１ｂのドレイン端子に接続されている。各ＰＭＯＳ５１ａ，５１ｂのドレイン端子には、ＮＭＯＳ５１ｃ，５１ｅのドレイン端子がそれぞれ接続され、これらのソース端子が相互に接続されている。ＮＭＯＳ５１ｃには、ＮＭＯＳ５１ｄが並列に接続され、このＮＭＯＳ５１ｄのゲート端子が、内部ノードＡに接続されている。ＮＭＯＳ５１ｃ，５１ｄ，５１ｅのソース端子は、定電流源５１ｆの負極性端子に共通に接続され、この定電流源５１ｆの正極性端子が接地されている。ＮＭＯＳ５１ｅのゲート端子は、バイアス電圧Ｖｂを介して接地されている。ＮＭＯＳ５１ｃのゲート端子は、積分型負帰還ループ６２を介して、出力端子５４に接続されている。
【００７６】
積分型負帰還ループ６２は、抵抗値Ｒ３の抵抗６２ａと、容量値Ｃ１のコンデンサ６２ｂより構成されている。コンデンサ６２ｂの一方の端子は、ＮＭＯＳ５１ｃのゲート端子に接続され、他方の端子が接地されている。コンデンサ６２ｂの一方の端子は、抵抗６２ａを介して出力端子５４に接続されている。ＮＭＯＳ５１ｄのゲート端子は、内部ノードＡに接続されると共に、抵抗帰還型負帰還ループ６１を介して出力端子５４に接続されている。抵抗帰還型負帰還ループ６１は、抵抗値Ｒ２の抵抗６１ａにより構成されている。
【００７７】
前段差動増幅回路５１の出力側に接続された次段増幅回路５２は、ＰＭＯＳ５２ａ、ＰＭＯＳ５２ｂ、ＮＭＯＳ５２ｃ、及び定電流源５２ｄより構成され、これらが電源電圧Ｖｏｕｔ　の端子と接地との間に直列に接続されている。ＰＭＯＳ５２ａのゲート端子は、ＰＭＯＳ５１ａのドレイン端子及びＮＭＯＳ５１ｃ，５１ｄのドレイン端子に接続されている。ＰＭＯＳ５２ｂのゲート端子とドレイン端子は共通に接続され、このドレイン端子が、ＮＭＯＳ５２ｃのソース端子及びゲート端子に接続されている。
【００７８】
次段増幅回路５２の出力側に接続された出力段増幅回路５３は、ＰＭＯＳ５３ａ及びＮＭＯＳ５３ｂを有し、これらが電源電圧ＶＤＤｏｕｔ　の端子と接地との間に直列に接続されている。ＰＭＯＳ５３ａのゲート端子は、ＰＭＯＳ５２ｂのゲート端子及びドレイン端子に接続されている。ＰＭＯＳ５３ａのドレイン端子は、出力端子５４に接続されると共に、ＮＭＯＳ５３ｂのドレイン端子に接続されている。ＮＭＯＳ５３ｂのゲート端子は、ＮＭＯＳ５２ｃのドレイン端子及びゲート端子に接続され、このＮＭＯＳ５３ｂのソース端子が接地されている。
【００７９】
（動作）
【００８０】
図９は図８の帰還ループの積分特性図、図１０は図８の出力駆動回路４０Ａの等価回路図、及び図１１は図８の全体の伝達特性図である。
【００８１】
この図９〜図１１を参照しつつ、図８の高利得増幅回路の前提条件（１）、各出力駆動回路４０Ａの動作（２）、及び全系の回路動作（３）について説明する。
【００８２】
（１）　前提条件
【００８３】
図８の高利得増幅回路の前提条件としては、例えば、図１の動作説明と同様に、入力増幅回路１０の電圧利得Ｇ１を１０倍、帰還抵抗６１ａの抵抗値Ｒ２を、電圧／電流変換回路２０内の抵抗２１ｄの抵抗値Ｒ１の１０倍とする。又、適用される無線装置等の仕様から要求される出力直流電圧をＶｂとし、入力平衡信号ＩＮＮ，ＩＮＰは、中間周波数を中心とする信号復調前（検波前）の交流信号とする。
【００８４】
（２）　出力駆動回路４０Ａの動作
【００８５】
まず、抵抗値Ｒ３の抵抗６２ａ及び容量値Ｃ１のコンデンサ６２ｂからなる積分型負帰還ループ６２を含む、出力駆動回路４０Ａの動作について説明をする。
【００８６】
出力端子５４に発生する出力信号ＯＵＴは、積分型負帰還ループ６２の抵抗６２ａ及びコンデンサ６２ｂにより積分され、この積分結果電圧Ｓ６２が、ＮＭＯＳ５１ｃのゲート端子に帰還される。ＮＭＯＳ５１ｃは、ＮＭＯＳ５１ｅと差動増幅回路を構成し、バイアス電圧Ｖｂとの比較回路として動作する。
【００８７】
例えば、出力信号ＯＵＴの積分結果電圧Ｓ６２がバイアス電圧Ｖｂより高い場合、ＰＭＯＳ５２ａのゲート電圧が降下する。そのため、ＰＭＯＳ５２ａのドレイン・ソース間電流は増加するが、定電流源５２ｄは固定電流のため、ＰＭＯＳ５３ａのゲート電圧が上昇する。この結果、出力端子５４の電圧は降下する。
【００８８】
一方、出力信号ＯＵＴの積分結果電圧Ｓ６２がバイアス電圧Ｖｂより低い場合は、出力端子５４の電圧が上昇する。この動作は、負帰還動作であり、これを定常的に繰り返すことにより、出力端子５４の出力信号ＯＵＴである直流電圧は、バイアス電圧Ｖｂに固定される。
【００８９】
ここで、抵抗６２ａ及びコンデンサ６２ｂにより構成される積分回路の周波数特性は、図９に示されるように、遮断周波数Ｆｃが、抵抗値Ｒ３の抵抗６２ａと容量値Ｃ１のコンデンサ６２ｂとの積にて決定される１次の高域遮断フィルタとなる。この高域遮断特性が負帰還ループ内に挿入されているため、抵抗６２ａ及びコンデンサ６２ｂを含む出力駆動回路４０Ａとしては、低域遮断特性となる。そのため、抵抗６２ａの抵抗値Ｒ３とコンデンサ６２ｂの容量値Ｃ１の値は、適用される無線通信システム等に要求される搬送波周波数を十分下回る遮断周波数となるように設定する必要がある。
【００９０】
（３）　全系の回路動作
【００９１】
次に、全系の回路動作について説明する。入力平衡信号ＩＮＮ，ＩＮＰは、互いの信号極性が反転である。そこで、オフセットＶｏｆが無い場合（ａ）と、オフセットＶｏｆが有る場合（ｂ）について説明する。
【００９２】
（ａ）オフセットＶｏｆが無い場合
【００９３】
まず、入力平衡信号ＩＮＮ及びＩＮＰには、直流的な差動間オフセットＶｏｆが無い場合を考える。入力された入力平衡信号ＩＮＮ及びＩＮＰの交流振幅は、入力増幅回路１０により増幅されて電圧振幅が１０倍となり、後段の電圧／電流変換回路２０に入力される。電圧／電流変換回路２０の入力段は、ＮＭＯＳ２１ｃ，２１ｄのソース端子が、抵抗２１ｄを介して接続された差動増幅回路である。
【００９４】
ＮＭＯＳ２１ｃは、抵抗２１ｄ及び定電流源２１ｅ，２１ｆを負荷とするソースフォロワ回路であり、ＮＭＯＳ２１ｄも同様に、ソースフォロワ回路である。
【００９５】
例えば、ＮＭＯＳ２１ｃ及び２１ｄのトランジスタサイズが同一であり、ソースフォロワ回路の損失は無いと仮定すると、入力増幅回路１０から出力された平衡信号Ｓ１０ｎ及びＳ１０ｐの振幅の差分は、抵抗２１ｄの両端の電位差となる。そのため、抵抗２１ｄに流れる電流は、入力増幅回路１０から出力された平衡信号Ｓ１０ｎ及びＳ１０ｐの振幅の差分を電流変換したものとなり、その電圧／電流変換係数Ｇｍは１／Ｒとなる。ＰＭＯＳ２１ａと２２ａ、及びＰＭＯＳ２１ｂと２３ａは、それぞれカレントミラー回路であるため、ＮＭＯＳ２１ｃ及び２１ｄのそれぞれのドレイン・ソース間電流は、ＰＭＯＳ２２ａ及び２３ａのドレイン・ソース間電流と同一となる。
【００９６】
一方、ＮＭＯＳ２２ｂ及び２３ｂは、カレントミラー回路を構成しているため、ＰＭＯＳ２３ａのドレイン端子とＮＭＯＳ２３ｂのドレイン端子が接続されたノードＡには、結果として、抵抗２１ｄを流れる電流と同じ値の電流が、差分電流Ｓ２０として発生する。
【００９７】
例えば、入力増幅回路１０の正極性出力端子の電圧が高く、負極性出力端子の電圧が低い場合、ＮＭＯＳ２１ｄのソース端子の電圧が、ＮＭＯＳ２１ｃのソース端子の電圧より高くなる。そのため、ＮＭＯＳ２１ｄのドレイン・ソース間電流が、ＮＭＯＳ２１ｃのドレイン・ソース間電流より多くなる。その結果、ノードＡからは、抵抗２１ｄに流れる電流と同じ値の差分電流Ｓ２０を押し出す。逆に、入力増幅回路１０の正極性出力端子の電圧が低く、負極性出力端子の電圧が高い場合、ノードＡからは、抵抗２１ｄに流れる電流と同じ値の差分電流Ｓ２０を引き込むことになる。
【００９８】
電圧／電流変換回路２０の出力端子は、ノードＡを介して、出力駆動回路４０Ａ内のＮＭＯＳ５１ｄのゲート端子に接続されているため、この電圧／電流変換回路２０から出力される差分電流Ｓ２０は、すべて帰還抵抗６１ａに流れる。そのため、抵抗６１ａの抵抗値Ｒ２を１０×Ｒとした場合、この抵抗６１ａの両端には、入力平衡信号ＩＮＮ及びＩＮＰの電位差の１００倍の電位差が発生する。この過程を、下記に式で示す。
【００９９】
入力増幅回路１０の出力は、入力平衡信号ＩＮＰ，ＩＮＮの信号振幅をＩＮＰａ，ＩＮＮａとすると、
１０×ＩＮＰａ
１０×ＩＮＮａ
となる。電圧／電流変換回路２０から出力される差分電流Ｓ２０は、
１０×（ＩＮＮａ−ＩＮＰａ）／Ｒ
となる。抵抗６１ａの両端の電位差は、
（１０×Ｒ）×１０×（ＩＮＮａ−ＩＮＰａ）／Ｒ
＝１００×（ＩＮＮａ−ＩＮＰａ）
となる。ＮＭＯＳ５１ｄは、ＮＭＯＳ５１ｃと同様に、ＮＭＯＳ５１ｅと差動増幅回路を構成しており、バイアス電圧Ｖｂとの比較回路として動作する。そのため、ＮＭＯＳ５１ｄのゲート電圧がバイアス電圧Ｖｂより高くなると、出力端子５４の電圧は降下し、逆に、ＮＭＯＳ５１ｄのゲート電圧がバイアス電圧Ｖｂより低くなると、出力端子５４の電圧は上昇する。
【０１００】
従って、電圧／電流変換回路２０と、帰還抵抗６１ａを含む出力駆動回路４０Ａは、図１０に示すような抵抗帰還型反転増幅回路と等価である。
【０１０１】
この抵抗帰還型反転増幅回路は、図６と同一の構成である。そのため、図８中のノードＡは、図１０中のノードＡと同様に仮想接地点であり、この電圧はバイアス電圧Ｖｂに固定される。つまり、抵抗６１ａの両端に発生する電位差は、出力駆動回路４０Ａの出力信号ＯＵＴの振幅となる。
【０１０２】
（ｂ）オフセットＶｏｆが有る場合
【０１０３】
次に、入力平衡信号ＩＮＰ及びＩＮＮに直流的な差動間オフセットＶｏｆが有る場合を考える。全回路は線形動作をするため、抵抗６１ａの両端の電位差は、
１００×（ＩＮＮａ−ＩＮＰａ）＋１００×Ｖｏｆ
となる。この式の第１項は交流成分であり、第２項は直流成分である。ここで、前述したように、抵抗６２ａ及びコンデンサ６２ｂからなる積分回路を含む出力駆動回路６０Ａは、遮断周波数を抵抗値Ｒ３及び容量値Ｃ１にて決定される低域遮断フィルタを構成しており、無線通信システム等にて要求される所望の搬送波周波数は通過するが、直流成分は除去される。従って、出力端子５４から出力される出力信号ＯＵＴは、
１００×（ＩＮＮａ−ＩＮＰａ）
のみとなる。この様子が、図１１に示されている。
【０１０４】
（効果）
【０１０５】
この第２の実施形態では、次の（ｉ）〜（ｉｉｉ）のような効果がある。
【０１０６】
（ｉ）出力駆動回路４０Ａにおいて、積分型負帰還ループ６２と抵抗帰還型負帰還ループ６１とを並列に設けたので、第１の実施形態と同様に、入力平衡信号ＩＮＮ及びＩＮＰに直流オフセットＶｏｆが存在しても、無線通信システム等にて要求される直流電圧にて出力が可能となる。
【０１０７】
（ｉｉ）図１の電圧加算回路３０に相当する差動増幅回路５１の差動対トランジスタであるＮＭＯＳ５１ｃ及び５１ｄを並列に追加した構成としたので、回路を複雑にすることなく、容易に集積化をすることができる。
【０１０８】
（ｉｉｉ）抵抗帰還型負帰還ループ６１を用いているため、出力駆動回路４０Ａの入力端子側が仮想接地となり、信号振幅は小さく、さらに電源供給端子を、内部回路用の電源電圧ＶＤＤの端子と出力駆動回路用の電源電圧ＶＤＤｏｕｔ　の端子とに分離したため、電源電圧ＶＤＤｏｕｔ　側の電圧変動が電源電圧ＶＤＤ側より大きく、この電圧変動が入力平衡信号ＩＮＮ，ＩＮＰへの雑音としての回り込みを抑制する効果を損なうことがない。
【０１０９】
［利用形態］
【０１１０】
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（１）〜（３）のようなものがある。
【０１１１】
（１）図８では、トランジスタとしてＭＯＳトランジスタを用いた構成について説明したが、バイポーラトランジスタ等の他のトランジスタを用いても同様に実現できる。例えば、図８中のＮＭＯＳをＮＰＮ型トランジスタに置き換え、ＰＭＯＳをＰＮＰ型トランジスタに置き換えても、図８とほぼ同様の作用及び効果が得られる
【０１１２】
（２）図８の電圧／電流変換回路２０において、カレントミラー回路（ＰＭＯＳ２１ａと２２ａ、ＰＭＯＳ２１ｂと２３ａ、ＮＭＯＳ２２ｂと２３ｂ）のミラー比を、１：１にて説明したが、このミラー比を変更してもほぼ同様の作用及び効果が得られる。例えば、ミラー比を１：２とした場合、後段の帰還抵抗６１ａの抵抗値Ｒ２は、半分にすることが可能である。
【０１１３】
（３）信頼性を上げるために、図１に他の回路を付加したり、あるいは図８と同様の動作をさせるために、電圧／電流変換回路２０及び出力駆動回路６０Ａを他の回路構成に変更することも可能である。
【０１１４】
【発明の効果】
【０１１５】
以上詳細に説明したように、請求項１、２に係る発明によれば、無線通信システム内部等に適用される微小信号を増幅する増幅回路において、出力駆動回路内に積分型負帰還ループと抵抗帰還型負帰還ループとを並列に設け、所望の直流電圧を中心に、出力直流電圧を発生するようにしたので、第１及び第２の平衡信号あるいは第１及び第２の入力平衡信号に直流オフセットが存在しても、無線通信システム等にて要求される直流電圧にて出力が可能となる。しかも、抵抗帰還型負帰還ループを用いているので、出力駆動回路の入力端子側が仮想接地となり、第１及び第２の平衡信号あるいは第１及び第２の入力平衡信号への雑音としての回り込みを抑制する効果を損なうことはない。
【０１１６】
請求項３、４に係る発明によれば、出力駆動回路内に積分型負帰還ループと抵抗帰還型負帰還ループとを並列に設けたので、請求項１及び２に係る発明と同様に、第１及び第２の平衡信号あるいは第１及び第２の入力平衡信号に直流オフセットが存在しても、無線通信システム等にて要求される直流電圧にて出力が可能となる。さらに、抵抗帰還型負帰還ループを用いているため、請求項１及び２に係る発明と同様に、出力駆動回路の入力端子側が仮想接地となり、信号振幅が小さく、その上、第１の電源供給端子と第２の電源供給端子とを分離したので、第１及び第２の平衡信号、あるいは第１及び第２の入力平衡信号への雑音としての回り込みを抑制する効果を損なうことがない。
【０１１７】
請求項５に係る発明によれば、差動増幅部の第１及び第２の差動トランジスタを並列に接続したので、回路を複雑化することなく、容易に集積化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す高利得増幅回路の構成図である。
【図２】従来の高利得増幅回路の構成図である。
【図３】従来の高利得増幅回路の構成図である。
【図４】従来の高利得増幅回路の構成図である。
【図５】図１の帰還ループの積分特性図である。
【図６】図１の出力駆動回路の等価回路図である。
【図７】図１の全体の伝達特性図である。
【図８】本発明の第２の実施形態を示す高利得増幅回路の構成図である。
【図９】図８の帰還ループの積分特性図である。
【図１０】図８の出力駆動回路の等価回路図である。
【図１１】図８の全体の伝達特性図である。
【符号の説明】
１０　　入力増幅回路
２０　　電圧／電流変換回路
３０　　電圧加算回路
４０，４０Ａ　　出力駆動回路
５０　　オペアンプ
５１　　前段差動増幅回路
５１ｃ，５１ｄ，５１ｅ　　ＮＭＯＳ
５２　　次段増幅回路
５３　　出力段増幅回路
６１　　抵抗帰還型負帰還ループ
６２　　積分型負帰還ループ
【図１】
2004056163.tif 000003
【図２】
2004056163.tif 000004
【図３】
2004056163.tif 000005
【図４】
2004056163.tif 000006
【図５】
2004056163.tif 000007
【図６】
2004056163.tif 000008
【図７】
2004056163.tif 000009
【図８】
2004056163.tif 000010
【図９】
2004056163.tif 000011
【図１０】
2004056163.tif 000012
【図１１】
2004056163.tif 000013