(57)【要約】      （修正有）【課題】デジタル回路からアナログ回路への基板ノイズの伝播を効果的に遮蔽可能で、また、アナログ回路とデジタル回路の面積比率がいかなるものであっても効果的なノイズ遮蔽が可能な半導体集積回路を提供する。【解決手段】矩形状をなす半導体基板１１に、基板ノイズ源となるデジタル回路部１２と、基板ノイズからシールドされるべきアナログ回路部１３との間にガードバンド１４を両回路と距離を空けて配置し、両回路部間には基板ノイズを発生せず、かつ、基板ノイズを受けても特性に影響のない回路を配置するか何も配置しない緩衝地帯部１５を配置する。これにより、デジタル回路からアナログ回路への基板ノイズの伝播を効果的に遮蔽することができ、また、アナログ回路とデジタル回路の面積比率がいかなるものであっても効果的なノイズ遮蔽が可能である。【選択図】      図３
2004179255.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板に、基板ノイズ源となるデジタル回路部と基板ノイズからシールドされるべきアナログ回路部とが混載された半導体集積回路であって、
上記デジタル回路部とアナログ回路部との間にガードバンドが両回路と距離を空けて配置され、
両回路部間には基板ノイズの影響を抑止する緩衝地帯部が配置されている
半導体集積回路。
【請求項２】
上記緩衝地帯部は、基板ノイズを発生せずかつ基板ノイズを受けても特性に影響のない回路を配置するか何も配置しない緩衝地帯である
請求項１記載の半導体集積回路。
【請求項３】
上記ガードバンドは、上記アナログ回路部側に形成され、上記ガードバンドが独立のグランド接続を有し間隔をあけて多重に設けられている
請求項１記載の半導体集積回路。
【請求項４】
上記ガードバンドが基板コンタクトを環状に配置されている
請求項１記載の半導体集積回路。
【請求項５】
上記ガードバンドが基板コンタクトを環状に配置されている
請求項３記載の半導体集積回路。
【請求項６】
上記ガードバンドが、基板コンタクトを半導体基板の側壁とあわせて環を構成するように配置されている
請求項４記載の半導体集積回路。
【請求項７】
上記ガードバンドが、基板コンタクトを半導体基板の側壁とあわせて環を構成するように配置されている
請求項５記載の半導体集積回路。
【請求項８】
最内殻のガードバンドが内側にｎチャネルトランジスタのｐウェルと独立の電源接続をもつディープｎウェルのコンタクト列である
請求項３記載の半導体集積回路。
【請求項９】
上記ディープｎウェルの中には基板ノイズに最も敏感なアナログ回路が配置されている
請求項８記載の半導体集積回路。
【請求項１０】
上記アナログ回路部は、上記半導体基板のエッジ部に配置されている
請求項１記載の半導体集積回路。
【請求項１１】
上記アナログ回路部は、上記半導体基板の一コーナー部に配置されている
請求項１記載の半導体集積回路。
【請求項１２】
上記アナログ回路部は、上記半導体基板に略正方形状をなすように形成されている
請求項１０記載の半導体集積回路。
【請求項１３】
上記アナログ回路部は、上記半導体基板に略正方形状をなすように形成されている
請求項１１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一半導体基板にアナログ回路およびデジタル回路が混在した半導体集積回路に係る、特に、アナログ回路特性が基板電位の影響を受けやすいため、デジタル回路で発生する基板ノイズの影響をアナログ回路下の基板に与えないようにするためのノイズ制御技術に関するものである。
【０００２】
近年のＣＭＯＳプロセスの周波数特性向上に伴い、ＲＦ回路をＣＭＯＳプロセスで構成し、デジタル信号処理を含むシステムを１チップ上に実現するという要求が高まっている。
【０００３】
従来のノイズ制御技術として、トレンチ分離法、ガードリング法、トリプルウェル構造、集積回路上のパターン配置等の工夫がある。
それぞれ一つ一つとってみればある程度のノイズ低減に有効な技術であるが、ｎＶオーダーの微弱信号を受信する必要のあるＲＦフロントエンド部において、上記既存技術の単独使用では解決できない可能性がある。基板ノイズを抑圧し、良好な受信感度を実現するための効果的な技術が必要である。
【０００４】
従来、このノイズ制御技術として、パターン配置の工夫とガードリング法を用いて対策している半導体集積回路が提案されている（たとえば、特許文献１）。
【０００５】
【特許文献１】
特開２０００−１０１０２１号公報
【０００６】
【発明が解決しようとする課題】
ところが、特許文献１に記載の半導体集積回路には、以下のような不利益がある。
【０００７】
１．ガードバンド配置位置によるノイズ遮断効果の劣化
特許文献１の第２の実施例において、『専用のガードバンドを設けることで更に雑音を抑圧する』とのみ記述しているがノイズ源となるデジタル回路とガードバンドの相対位置が重要である。
【０００８】
図１は、ノイズ源とガードバンドの配置位置の違いによるノイズ減衰量をシミュレーションした結果を示す図である。
図１において、横軸は時間ｔ（単位はｎｓ）、縦軸はノイズ振幅ＮＡ（単位はｍＶ）をそれぞれ示している。
また、図１において、Ａで示す曲線がノイズ源から１００μｍ離した場合のノイズ減衰量を、Ｂで示す曲線がノイズ源から１０μｍ離した場合のノイズ減衰量をそれぞれ表している。
【０００９】
図１に示すように、ノイズ源から十μｍ離したところにガードバンドを配置した場合、ノイズ振幅が約１０ｍＶに対し、１００μｍ離したところにガードバンドを配置した場合、約２ｍＶまで減衰している。
デジタル回路とガードバンドがあまりにも隣接して配置されている場合、ガードバンドの電位をむしろ変動させることになる。
【００１０】
２．Ｎウェルの使い方が平面分離であることによるノイズ遮断効果の劣化
特許文献１において、ガードバンドの変形例としてｎウェルを横方向の平面的な分離に使用している。
しかしながら、このような使用法ではノイズ低減の効果は薄い。
【００１１】
図２は、ノイズ源から２００μｍ離した位置にｐ型のガードバンド、もしくはｎ型ウェル層によるガードバンドを配置したときのノイズ減衰量をシミュレーションした結果を示す図である。
図２において、横軸はノイズ源からの距離Ｄ（単位はμｍ）、縦軸はノイズＮ（単位はｄＢ）をそれぞれ示している。
また、図２において、Ａで示す曲線がｐ型のガードバンドを配置したときのノイズ減衰量を、Ｂで示す曲線がｎ型ウェル層によるガードバンドを配置したときのノイズ減衰量をそれぞれ表している。
【００１２】
ｎ型ガードバンドではノイズレベルが復帰してしまいノイズ減衰の効果が認められない。
また、このノイズ低減の効果の薄いｎ型ウェル層を『他の回路と独立した電源電位に固定』するとの記述があるが単にボンディングパッドの浪費にすぎない。
【００１３】
３．アナログ・デジタル回路配置の限定による適用範囲の制限
特許文献１では、ＩＣを２分割してアナログ回路とデジタル回路をそれぞれ上下に配置している。
デジタル回路がアナログ回路に比べ、極めて大規模になった場合、ＩＣチップ上におけるアナログ回路の配置位置について言及されていない。
【００１４】
本発明の目的は、デジタル回路からアナログ回路への基板ノイズの伝播を効果的に遮蔽可能で、また、アナログ回路とデジタル回路の面積比率がいかなるものであっても効果的なノイズ遮蔽が可能な半導体集積回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、同一半導体基板に、基板ノイズ源となるデジタル回路部と基板ノイズからシールドされるべきアナログ回路部とが混載された半導体集積回路であって、上記デジタル回路部とアナログ回路部との間にガードバンドが両回路と距離を空けて配置され、両回路部間には基板ノイズの影響を抑止する緩衝地帯部が配置されている。
【００１６】
好適には、上記緩衝地帯部は、基板ノイズを発生せずかつ基板ノイズを受けても特性に影響のない回路を配置するか何も配置しない緩衝地帯である。
【００１７】
好適には、上記ガードバンドは、上記アナログ回路部側に形成され、上記ガードバンドが独立のグランド接続を有し間隔をあけて多重に設けられている。
【００１８】
また、上記ガードバンドが基板コンタクトを環状に配置されている。
また、上記ガードバンドが、基板コンタクトを半導体基板の側壁とあわせて環を構成するように配置されている。
【００１９】
好適には、最内殻のガードバンドが内側にｎチャネルトランジスタのｐウェルと独立の電源接続をもつディープｎウェルのコンタクト列である。
好適には、上記ディープｎウェルの中には基板ノイズに最も敏感なアナログ回路が配置されている。
【００２０】
好適には、上記アナログ回路部は、上記半導体基板のエッジ部に配置されている。
【００２１】
また、好適には、上記アナログ回路部は、上記半導体基板の一コーナー部に配置されている。
【００２２】
また、上記アナログ回路部は、上記半導体基板に略正方形状をなすように形成されている。
【００２３】
本発明によれば、たとえばデジタル回路部とアナログ回路部側に形成されたガードバンドは距離を空けて配置される。
これは、デジタル回路とガードバンドが極めて隣接して配置されている場合、デジタル回路による電位変動がガードバンドに伝播され、むしろ接地電位を変動させることになる。また、ガードバンドを専用パッドで接地するとしても、ＩＣ外部では他のアナログ回路の接地と電気的に接続されるためガードバンドでの電位変動は好ましくないからである。
そして、距離を空けた領域に、基板電位を変動させうる配線および拡散層を全く置かない緩衝地帯部が設られている。
緩衝地帯には、ダミーパターンとしての素子および配線を含んだ領域、さらに電気的にダイナミックに変動しない直流（ＤＣ）的な素子および配線を含んだ領域も緩衝地帯として適用可能であり、基板ノイズ低減という観点からは有効である。
【００２４】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に関連付けて説明する。
【００２５】
図３は、本発明に係る半導体集積回路の一実施形態を示す図である。
【００２６】
本半導体集積回路１０は、図３に示すように、矩形状をなす半導体基板１１に、基板ノイズ源となるデジタル回路部（ＤＧＴ）１２と、基板ノイズからシールドされるべきアナログ回路部（ＡＮＬＧ）１３との間にガードバンド１４を両回路と距離を空けて配置し、両回路部間には基板ノイズを発生せず、かつ、基板ノイズを受けても特性に影響のない回路を配置するか何も配置しない緩衝地帯部１５としている。
なお、図３において、ＡＮＬ１は第１アナログ回路、ＡＮＬ２は第２アナログ回路をそれぞれ示している。
【００２７】
本実施形態においては、基板ノイズからシールドされるべきアナログ回路部１３を半導体基板１１の図中の左下のコーナー部に、たとえば正方形状にして配置している。
そして、デジタル回路部１２は、半導体基板１１の正方形状のアナログ回路部１３を切り欠いた略Ｌ字をなすように配置されている。
したがって、アナログ回路部１３においては、アナログ回路部１３の図中左側辺部１３Ｌと下側辺部１３Ｂが、半導体基板１１自体の辺部と共用した形態となっている。そして、アナログ回路部１３は、上側辺部１３Ｕと右側辺部１３Ｒとが、緩衝地帯部１５を介在させて、基板ノイズ源となるデジタル回路部１２の最小の２つの切り欠き辺部１２ａ，１２ｂとのみと対向する配置となっている。
【００２８】
また、本実施形態においては、アナログ回路部１３においては、ガードバンド１４が独立のグランド接続、すなわちＧＮＤ接続専用パッドＧＰ１３１，ＧＰ１３２に対する接続配線ＷＲ１３１，ＷＲ１３２を有し、間隔をあけて多重、本実施形態では２重に設けられている。
また、アナログ回路部１３においては、ガードバンド１４が基板コンタクトＣＮＴ１，ＣＮＴ２を半導体基板１１の側壁とあわせて環を構成するように配置されている。
なお、基板コンタクトを環状に配置して構成することも可能である。
【００２９】
さらに、アナログ回路部１３においては、最内殻のガードバンドが内側にｎチャネルトランジスタのｐウェルと独立の電源接続、すなわち電源接続専用パッドＰＰ１３１に対する接続配線ＷＲ１３３をもつディープｎウェルのコンタクト列であり、そのディープｎウェルｎ−ＷＬの中には基板ノイズに最も敏感なアナログ回路１３１が配置されている。
【００３０】
以下に、本実施形態に係る半導体集積回路１０におけるガードバンド１４および緩衝地帯部１５、アナログ回路部１３の配置形状、アナログ回路部１３の配置位置、ディープｎウェルｎ−ＷＬ中への基板ノイズに最も敏感なアナログ回路１３の配置等について、図面に関連付けてさらに詳細に説明する。
まず、ガードバンド配置位置および緩衝地帯について説明する。
【００３１】
ガードバンド配置位置および緩衝地帯
図１のシミュレーションで示すとおり、デジタル回路とガードバンドが極めて隣接して配置されている場合、デジタル回路による電位変動がガードバンドに伝播され、むしろ接地電位を変動させることになる。
ガードバンドを専用パッドで接地するとしても、ＩＣ外部では他のアナログ回路の接地と電気的に接続されるためガードバンドでの電位変動は好ましくない。上記のような観点からデジタル回路部１２とガードバンド１４−１は距離を空けて配置する。
本実施形態において、その距離は１００μｍ幅である。
そして、本実施形態においては、距離を空けた領域に、基板電位を変動させうる配線および拡散層を全く置かない緩衝地帯部１５を設けている。
ここでの緩衝地帯には、ダミーパターンとしての素子および配線を含んだ領域、さらに電気的にダイナミックに変動しない直流（ＤＣ）的な素子および配線を含んだ領域も緩衝地帯とする。
当然、この領域はデッドスペースとなるが、物理的にアナログ回路部１３とデジタル回路部１２の距離を離すことは基板ノイズ低減という観点からは有効である。
また、図１のシミュレーションから、ｐ型ガードバンドを配置した場合、およそ−１２ｄＢの減衰が期待できガードバンドとして有効である。
【００３２】
間隔をあけた多重のガードバンド配置
ガードバンドを多重に配置できる場合において、ガードバンドを隣接して配置するよりも間隔をあけて配置した方がシールドの効果は高い。このことを、図４〜６に関連付けて説明する。
【００３３】
図４は、基板コンタクトＣＮＴ１のガードバンド１４−１の間隔を５０μｍで４重に配置し、ノイズ源ＮＳから一方の側部のガードバンドまで１９００μｍ離れ、観測ポイントＳＰから他方の側部のガードバンドまで１９００μｍ離れている場合を示す図である。
図５は、基板コンタクトＣＮＴ１のガードバンド１４−１の間隔を５００μｍで４重に配置し、ノイズ源ＮＳから一方の側部のガードバンドまで１２００μｍ離れ、観測ポイントＳＰから他方の側部のガードバンドまで２９００μｍ離れている場合を示す図である。
図６は、ノイズ源と観測ポイントの間に図４および図５に示すようにガードバンドを配置し、ノイズの減衰量をシミュレーションした結果を示す図である。
図６においては、横軸はノイズ源からの距離Ｄ（単位はμｍ）、縦軸はノイズＮ（単位はｄＢ）をそれぞれ示している。
また、図６において、Ａで示す曲線がガードバンド間隔５０μｍのノイズ減衰量を、Ｂで示す曲線がガードバンド間隔５００μｍのノイズ減衰量をそれぞれ表している。
【００３４】
図６からわかるように、図４のように各ガードバンドをごく近傍に隣接して配置するよりも、図５のように間隔をあけて配置した方がノイズの減衰量は大きく効果的なシールドが得られる。
本シミュレーションでは約８ｄＢの差異が見られた。
【００３５】
次に、アナログ回路部１３の形状について、図７〜図９に関連付けて説明する。
図７は、アナログ回路部１３を長方形状に配置した場合のガードバンドの配置例を示す図であり、図８は、アナログ回路部１３を正方形状に配置した場合のガードバンドの配置例を示す図である。
【００３６】
図７および図８に示すように、ガードバンドの間隔を確保するためにはアナログ回路部１３の形状は長方形であるよりも正方形に近い方が好ましい。
図７および図８は占有面積は同じで、形状の違いによりガードバンドの配置具合が変わってくることを示している。
仮に２００μｍ間隔でガードバンドを配置するとする。
図７は最外周から２００μｍ内側に１つのみ。一方、図８の場合、２重にガードバンドを配置することができ、より効果的なシールドが得られる。
【００３７】
図９は、アナログ回路部１３の横の長さをａ、縦の長さをｂとし、同一面積中、等間隔でガードバンドを配置するという条件でａ／ｂによってノイズ減衰量がどの程度になるかをシミュレーションした結果を示す図である。
図９において、横軸がａ／ｂを、縦軸がノイズ減衰量ＮＡ（単位はｄＢ）をそれぞれ示している。
【００３８】
図９からわかるように、長方形の形状であるとガードバンドの領域が取りにくい（図７）ことからノイズの減衰量は少ないが、正方形に近い形状（ａ／ｂ≒１付近）ではガードバンドをより多く形成できる（図８）ことから、ノイズ減衰量が大きくなっている。
【００３９】
このように、ノイズ減衰量の観点からも、アナログ回路部１３の形状は長方形であるよりも正方形に近い方が好ましい。
【００４０】
さらに、デジタル回路に対してアナログ回路をどこに配置するかも重要なファクターである。
アナログ回路部１３の配置位置について、図１０〜図１５に関連付けて説明する。
ここでは、たとえば５００Ｋゲートを越えるような大規模なベースバンドデジタル回路に小規模な高周波アナログ回路をＩＣチップ上で配置する場合を考える。
【００４１】
図１０は、略正方形状をなすアナログ回路部１３が基板コーナーに配置され、その２方がデジタル回路部１２に囲まれた配置例を示す図である。
図１１は、略正方形状をなすアナログ回路部１３が基板の一エッジ部に配置され、その３方がデジタル回路部１２に囲まれた配置例を示す図である。
図１２は、略正方形状をなすアナログ回路部１３が基板中央部に配置され、その４方がデジタル回路部１２に囲まれた配置例を示す図である。
【００４２】
これらの配置例からも、図１０のように基板コーナーに配置した方が、図１１および図１２の配置例よりもデジタル回路部１２と接する面積が小さく基板ノイズの影響を受け難いと容易に推察される。
【００４３】
また、図１３は、アナログ回路部１３が図１０のように基板コーナーに配置された場合のノイズの伝播状態をシミュレーションした結果を示す図である。
同様に、図１４は、アナログ回路部１３が図１１のように基板の一エッジ部に配置された場合のノイズの伝播状態をシミュレーションした結果を示す図である。
図１５は、アナログ回路部１３が図１２のように基板中央部に配置された場合のノイズの伝播状態をシミュレーションした結果を示す図である。
図１３〜図１５において、符号ＮＡで示す領域がノイズが減少して領域を示す。
【００４４】
図１３〜図１５からわかるように、アナログ回路部１３が図１１のように基板の一エッジ部に配置された場合もノイズの遮断効果があるが、図１０のように基板コーナーに配置した方が、図１１および図１２の配置例よりもデジタル回路部１２と接する面積が小さく基板ノイズの影響を受け難く、最もノイズの遮断効果が高い。
【００４５】
次に、ディープｎウェルｎ−ＷＬ中への基板ノイズに最も敏感なアナログ回路１３の配置について、図１６に関連付けて説明する。
図１６において、ｐ−Ｓｕｂがｐ型基板、ｎ−ＤＷＬがディープｎウェル、ｎ−ＷＬ１，ｎ−ＷＬ２がｎウェル、ｐ−ＷＬがｐウェル、１１１，１１２がｎ型拡散層、ＮＴがｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタをそれぞれ示している。
【００４６】
アナログ回路中、最も基板ノイズの影響を受けたくない部分をディープｎウェルｎ−ＷＬで基板１１と分離することにより基板ノイズの影響を受けないようにする。
具体的には、図１６に示すように、図４のようにｎウェルｎ−ＷＬ１，ｎ−ＷＬ２でＮＭＯＳトランジスタを囲み、さらにディープｎウェルｎ−ＷＬを用いてｐ型基板１１と分離する。そして、専用パッドＰＰ１３１で電源に接続する。
【００４７】
ｎウェルは基板と接合容量で結合しており、かつｎウェルへの接続にはインピーダンスがあるから、ｎウェル近傍の基板ノイズを小さくしておかないとｎウェルによるノイズ遮蔽効果は十分でない。
したがって、ｎウェルに辿り着くまでに十分ノイズレベルを落としておく必要があり、結果として、本実施形態の特徴的な構成である、緩衝地帯部１５を設けて、ガードバンドを多重に配置することに帰着される。
【００４８】
なお、たとえば５００Ｋゲートを越えるような大規模なベースバンドデジタル回路に小規模な高周波アナログ回路をＩＣチップ上に配置する場合には、ミキサや低雑音増幅器等が最も敏感なアナログ回路としてディープｎウェルｎ−ＷＬで基板１１と分離することにより基板ノイズの影響を受けないようにする。
【００４９】
図１７は、５００Ｋゲートを越えるような大規模なベースバンドデジタル回路に小規模な高周波アナログ回路を含む無線システムの受信系フロントエンド部の構成例を示す回路図である。
【００５０】
この受信系フロントエンド部２００は、図１７に示すように、アンテナ２０１、ＳＡＷフィルタ２０２、整合回路（ＭＴＣ）２０３、低雑音増幅器（ＬＮＡ）２０４、第１の局部発振器としての第１のＶＣＯ２０５、第１のＰＬＬ２０６、第１のループフィルタ２０７、第２の局部発振器としての第２のＶＣＯ２０８、第２のＰＬＬ２０９、第２のループフィルタ２１０、ミキサ２１１〜２１４、バンドパスフィルタ（ＢＰＦ）２１５〜２１７、合成器２１８、および比較器２１９を有する。
【００５１】
これらの構成要素のうち、低雑音増幅器（ＬＮＡ）２０４やミキサ２１１〜２１４等が最も敏感なアナログ回路としてディープｎウェルｎ−ＷＬで基板１１と分離することにより基板ノイズの影響を受けないように配置される。
【００５２】
また、低雑音増幅器（ＬＮＡ）２０４、第１のＶＣＯ２０５、第１のＰＬＬ２０６、第２のＶＣＯ２０８、第２のＰＬＬ２０９、ミキサ２１１〜２１４、バンドパスフィルタ（ＢＰＦ）２１５〜２１７、合成器２１８、および比較器２１９が１チップに集積化されている。
そして、全段の高周波側のＲＦ部と後段の中間周波（ＩＦ）部とが縦続された構成を有する。
ＲＦ部は、低雑音増幅器２０４、第１のＶＣＯ２０５、第１のＰＬＬ２０６、第１のループフィルタ２０７、ミキサ２１１，２１２、バンドパスフィルタ２１５，２１６を含む。
また、ＩＦ部は、第２のＶＣＯ２０８、第２のＰＬＬ２０９、第２のループフィルタ２１０、ミキサ２１３，２１４、合成器２１８、バンドパスフィルタ２１１７、および比較器２１９を含む。
【００５３】
第１のＶＣＯ２０５は、水晶発振器による基準クロックＣＬＫに位相同期した第１のＰＬＬ２０６の出力を第１のループフィルタ２０７の出力信号に応じて、周波数１５７３ＭＨｚの第１の発振信号をミキサ２１１および２１２に供給する。
【００５４】
第２のＶＣＯ２０８は、水晶発振器による基準クロックＣＬＫに位相同期した第２のＰＬＬ２０９の出力を第２のループフィルタ２１０の出力信号に応じて、周波数３ＭＨｚの第２の発振信号をミキサ２１３および２１４に供給する。
【００５５】
この受信系フロントエンド部２００においては、たとえば周波数１５７５ＭＨｚの無線信号ＲＦがアンテナ２０１で受信され、ＳＡＷフィルタ２０２、整合回路２０３、さらに低雑音増幅器１０４を介してミキサ２１１，２１２に入力される。
そして、ミキサ２１１，２１２において、第１のＶＣＯ２０５による第１の発振信号とミキシングされ、バンドパスフィルタ２１５，２１６を通して２ＭＨｚの第１中間周波が抽出され、ミキサ２１３，２１４に入力される。
ミキサ２１３，２１４において、第２のＶＣＯ２０８による第２の発振信号とミキシングされた後、合成器２１８で合成され、バンドパスフィルタ２１７を通して１ＭＨｚの第２中間周波が得られる。
そして、バンドパスフィルタ２１７の出力に基づいて比較器２１９のデータが、図示しないベースバンド処理部に出力される。
【００５６】
以上説明したように、矩形状をなす半導体基板１１に、基板ノイズ源となるデジタル回路部１２と、基板ノイズからシールドされるべきアナログ回路部１３との間にガードバンド１４を両回路と距離を空けて配置し、両回路部間には基板ノイズを発生せず、かつ、基板ノイズを受けても特性に影響のない回路を配置するか何も配置しない緩衝地帯部１５とを設けたので、デジタル回路からアナログ回路への基板ノイズの伝播を効果的に遮蔽するすることができる。
また、アナログ回路とデジタル回路の面積比率がいかなるものであっても効果的なノイズ遮蔽が可能であるという利点がある。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、デジタル回路からアナログ回路への基板ノイズの伝播を効果的に遮蔽することができる。
また、アナログ回路とデジタル回路の面積比率がいかなるものであっても効果的なノイズ遮蔽が可能であるという利点がある。
【図面の簡単な説明】
【図１】ノイズ源とガードバンドの配置位置の違いによるノイズ減衰量をシミュレーションした結果を示す図である。
【図２】ノイズ源から２００μｍ離した位置にｐ型のガードバンド、もしくはｎ型ウェル層によるガードバンドを配置したときのノイズ減衰量をシミュレーションした結果を示す図である。
【図３】本発明に係る半導体集積回路の一実施形態を示す図である。
【図４】基板コンタクトのガードバンドの間隔を５０μｍで４重に配置し、ノイズ源ＮＳから一方の側部のガードバンドまで１９００μｍ離れ、観測ポイントＳＰから他方の側部のガードバンドまで１９００μｍ離れている場合を示す図である。
【図５】基板コンタクトのガードバンドの間隔を５００μｍで４重に配置し、ノイズ源ＮＳから一方の側部のガードバンドまで１２００μｍ離れ、観測ポイントＳＰから他方の側部のガードバンドまで２９００μｍ離れている場合を示す図である。
【図６】ノイズ源と観測ポイントの間に図４および図５に示すようにガードバンドを配置し、ノイズの減衰量をシミュレーションした結果を示す図である。
【図７】アナログ回路部を長方形状に配置した場合のガードバンドの配置例を示す図である。
【図８】アナログ回路部を正方形状に配置した場合のガードバンドの配置例を示す図である。
【図９】アナログ回路部の横の長さをａ、縦の長さをｂとし、同一面積中、等間隔でガードバンドを配置するという条件でａ／ｂによってノイズ減衰量がどの程度になるかをシミュレーションした結果を示す図である。
【図１０】略正方形状をなすアナログ回路部が基板中央部に配置され、その４方がデジタル回路部に囲まれた配置例を示す図である。
【図１１】略正方形状をなすアナログ回路部が基板の一エッジ部に配置され、その３方がデジタル回路部に囲まれた配置例を示す図である。
【図１２】略正方形状をなすアナログ回路部が基板コーナーに配置され、その２方がデジタル回路部に囲まれた配置例を示す図である。
【図１３】アナログ回路部が図１０のように基板コーナーに配置された場合のノイズの伝播状態をシミュレーションした結果を示す図である。
【図１４】アナログ回路部が図１１のように基板の一エッジ部に配置された場合のノイズの伝播状態をシミュレーションした結果を示す図である。
【図１５】アナログ回路部が図１２のように基板中央部に配置された場合のノイズの伝播状態をシミュレーションした結果を示す図である。
【図１６】ディープｎウェルｎ−中への基板ノイズに最も敏感なアナログ回路の配置する構成について説明するための図である。
【図１７】大規模なベースバンドデジタル回路に小規模な高周波アナログ回路を含む無線システムの受信系フロントエンド部の構成例を示す回路図である。
【符号の説明】
１０…半導体集積回路、１１…半導体基板、１２…デジタル回路部、１３…アナログ回路部、１４−１，１４−２…ガードバンド、１５…緩衝地帯部、２００…受信系フロントエンド部、２０１…アンテナ、２０２…ＳＡＷフィルタ、２０３…整合回路（ＭＴＣ）、２０４…低雑音増幅器（ＬＮＡ）、２０５…第１のＶＣＯ、２０６…第１のＰＬＬ、２０７…第１のループフィルタ、２０８…第２のＶＣＯ、２０９…第２のＰＬＬ、２１０…第２のロープフィルタ、２１１〜２１４…ミキサ、２１５〜２１７…バンドパスフィルタ（ＢＰＦ）、２１８…合成器、２１９…比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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