(57)【要約】【課題】耐圧性に優れた簡単な回路構成のトレラント入出力回路を提供する。【解決手段】フローティングＮウェルを有するプルアップ用の第１のＰ型ＭＯＳトランジスタＰ３と、そのドレインとパッドＰＡＤ間に直列に接続された第２のＰ型ＭＯＳトランジスタＰ１と、第１のＰ型ＭＯＳトランジスタＰ３のゲートとパッドＰＡＤ間に接続される第３のＰ型ＭＯＳトランジスタＰ２と、フローティングＮウェルとパッド間に接続される第４のＰ型ＭＯＳトランジスタＰ５と、電源ラインとフローティングＮウェル間に接続される第５のＰ型ＭＯＳトランジスタＰ４とをフローティングＮウェルに設け、パッドに電源ライン以上の外部電圧が入力されたときに、第２のＰ型ＭＯＳトランジスタＰ１のゲート電位及びＮウェル電位を該外部電圧にチャージして内部電源へのラッチアップを防止しながらも、ＥＳＤ対策の容易な半導体入出力回路を提供する。【選択図】  図１
2004179470.tif 000002
【特許請求の範囲】
【請求項１】
固定電位に接続されることなく任意の電位に制御されるフローティングＮウェルを有するとともに、第１の入出力制御ノードがゲートに接続され、電源ラインからの電圧をパッドに出力するプルアップ用の第１のＰ型ＭＯＳトランジスタを備えた半導体入出力回路であって、
第２の入出力制御ノードがゲートに接続され、前記第１のＰ型ＭＯＳトランジスタのドレインと前記パッド間に直列に接続される第２のＰ型ＭＯＳトランジスタと、
前記パッドに入力される外部入力電位が所定電圧より高いときに、前記フローティングＮウェルの電位を所定電位に切り替え制御する電圧制御回路を備え、
前記電圧制御回路は、前記電源ラインがゲートに接続され、前記第２の入出力制御ノードと前記パッド間に接続される第３のＰ型ＭＯＳトランジスタと、前記電源ラインがゲートに接続され、前記フローティングＮウェルと前記パッド間に接続される第４のＰ型ＭＯＳトランジスタと、前記第２の入出力制御ノードがゲートに接続され、前記電源ラインと前記フローティングＮウェル間に接続される第５のＰ型ＭＯＳトランジスタとで構成され、
前記第２から第５のＰ型ＭＯＳトランジスタは自身のＮウェルが前記フローティングＮウェルと同電位になるように構成されている半導体入出力回路。
【請求項２】
前記第１入出力制御ノードは出力信号と出力イネーブル信号の否定論理積回路の出力信号が入力され、前記第２入出力制御ノードは前記出力イネーブル信号の反転信号が入力される請求項１記載の半導体入出力回路。
【請求項３】
前記第２の出力制御ノードは、前記電源ラインにゲートが接続されたＮ型ＭＯＳトランジスタに接続されている請求項１又は２いずれかに記載された半導体入出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧の異なる複数の回路系のインターフェース、たとえば、入出力バス信号等のインターフェース回路等に用いられ、出力モード時に出力信号ラインからのデータにより電源ラインからの電圧をパッドに出力するプルアップ用の第１のＰ型ＭＯＳトランジスタを備えた半導体入出力回路に関し、パッドに入力される外部入力電位が電源ラインの電圧より高電位で入力されるトレラント入出力回路に関する。
【０００２】
【従来の技術】
半導体集積回路装置に用いるデータ入出力ドライバー回路は、出力モード時には半導体集積回路により処理された出力信号ラインからのデータを緩衝し、前記出力信号がパッドに接続された周辺回路を駆動するのに充分な電圧レベルを確保するため、データの第１論理に対応して供給される電源ラインの電圧Ｖｃｃレベルを出力するよう増幅するプルアップドライバーと、データの第２論理に対応して基底電圧Ｖｓｓレベルにミュートするよう増幅するプルダウンドライバーとを備えてなり、通常、前記プルアップドライバーはＰ型ＭＯＳトランジスタで構成され、前記プルダウンドライバーはＮ型ＭＯＳトランジスタで構成される。
【０００３】
前記Ｐ型ＭＯＳトランジスタは、プルアップドライバーとしてＮ型ＭＯＳトランジスタを用いた場合に必要とされる昇圧回路が不要となるため、回路構成が簡素化されるばかりでなく動作速度の向上と待機時の消費電力の低減化が図れるものの、入力モード時にパッドに入力される外部入力電位が電源ラインの電圧より高い場合には、前記Ｐ型ＭＯＳトランジスタのＮウェルに向かってリーク電流が流れラッチアップするという問題があったため、フローティングＮウェル回路を用いた対策回路が提案されていた。
【０００４】
以下に、フローティングＮウェル回路を詳述する。図７に示すフローティングＮウェル回路構造を採用しない従来の半導体入出力回路のパッドＰＡＤに電源ラインの電圧Ｖｃｃより高い外部電圧が入力された場合を、図７の断面図である図８（ａ）に基づいて説明する。尚、ここでは、電源ラインの電圧Ｖｃｃは、内部電源を３Ｖにダウンコンバートして生成されるものとし、パッド入力信号は５Ｖとして以下を記すものとし、図８（ａ）中に示すパッドＰＡＤは外部回路接続端子であり０から５Ｖの範囲での信号が外部システム系から供給されるものとする。
【０００５】
入力モードにおいて前記パッドＰＡＤに外部信号電位５Ｖが印加されると、Ｐ型ＭＯＳトランジスタのドレインとＮウェルが形成する寄生ダイオードを通してパッドＰＡＤ電位がＮウェル自身を５Ｖにチャージする。前記Ｎウェルは電源ライン（３Ｖ）に接続されているので前記パッドＰＡＤから内部電源にリーク電流が流れ込む。この寄生ダイオードを通したリーク電流の流入を回避するために、図８（ｂ）に示す様に、前記パッドＰＡＤ電位が電源ラインの電圧より高電位となった場合に、スイッチでＮウェルと電源ラインを切り離し、ウェル自身を電源ラインに対しフローティング状態とする回路構造をフローティングＮウェル回路という。
【０００６】
図８（ｃ）はスイッチ部を含めたフローティングＮウェルの断面図を示している。スイッチは、ゲートがパッドＰＡＤに、ソースが電源ラインＶｃｃに、ドレインがＮウェルのトップコンタクトになるＮ領域にそれぞれ接続されたＰ型ＭＯＳトランジスタで構成される。このＰ型ＭＯＳトランジスタのゲートはパッド電位であるため、パッド電位が０〜Ｖｃｃ（正確にはＶｃｃ−Ｖｔｈｐ、ここに、ＶｔｈｐはＰ型ＭＯＳトランジスタの閾値電圧であるが、以下説明の簡略化のためＶｔｈｐ＝０Ｖと想定する。）まではソース電位Ｖｃｃよりゲート電位が低い為オン状態となり、パッド電位がソース電位Ｖｃｃより高電位の範囲においてはゲート電位がソース電位Ｖｃｃより高電位となるためオフ状態となり、電源ラインとＮウェルとのスイッチの役割を果たしている。以上の様に、フローティングＮウェルと呼ばれるウェルを用いて寄生ダイオードから電源ラインへのリーク電流を抑えることができる。
【０００７】
上述したフローティングＮウェル回路を用いて外部接続系からのリーク電流を抑える半導体入出力回路として図６に示す回路が提案されている。同図に示すように、第１入出力制御ノードＰＣＴＬでゲートが制御され、出力信号ラインＡからの信号電位により電源ラインからの電圧ＶｃｃをパッドＰＡＤに出力するフローティングＮウェルを有するプルアップ用のＰ型ＭＯＳトランジスタＲＰ３と、第３入出力制御ノードＮＣＴＬでゲートが制御され、出力信号ラインＡからの信号電位により基底電圧Ｖｓｓにミュートするプルダウン用のＮ型ＭＯＳトランジスタＲＮ３とを、ゲートが電源ラインに接続されたＮ型ＭＯＳトランジスタＲＮ２を介して接続し、前記Ｐ型ＭＯＳトランジスタＲＰ３のドレインをパッドＰＡＤに接続している。前記Ｐ型ＭＯＳトランジスタＲＰ３のゲートには、入力ラインＡが接続された否定論理積（ＮＡＮＤ）回路からの信号を、ゲートがパッドＰＡＤに接続されたＰ型ＭＯＳトランジスタＲＰ１及びゲートが電源ラインに接続されたＮ型ＭＯＳトランジスタＲＮ１でなるトランスファーゲートを介して接続している。
【０００８】
前記Ｐ型ＭＯＳトランジスタＲＰ３のゲートには、ゲートが電源ライン（Ｖｃｃ）に接続されドレインがパッドＰＡＤに接続されたＰ型ＭＯＳトランジスタＲＰ２のソースが接続され、ゲートがパッドＰＡＤに接続されソースが電源ライン（Ｖｃｃ）に接続されたＰ型ＭＯＳトランジスタＲＰ４のドレイン及びＮウェルがフローティングＮウェル（図６中のＦＬＯＡＴと記載されている）に接続されている。
【０００９】
上述した従来の半導体入出力回路の動作を概説する。ただし、上述の通り正確には各トランジスタの閾値電圧や、ＰＮ接合のターンオン電圧等を考慮して解析することが必要となるのは言うまでもないことであるが、本明細書では後述する発明の実施の形態の欄も含め簡略化して説明する。パッドＰＡＤに外部信号が入力されるのは入力モードのときであり、出力イネーブル信号ＥＮが低レベルにセットされた状態である。パッドＰＡＤに入力される外部バス電位（以下、「パッド電位」という。）が０〜電源ライン電圧ＶｃｃまではＰ型ＭＯＳトランジスタＲＰ４のゲート電位が内部電源電圧Ｖｃｃより低電位レベルにあるためオン状態にあり、フローティングＮウェルはこのＰ型ＭＯＳトランジスタＲＰ４を通して電源ラインの電源Ｖｃｃにチャージされて安定的に動作する。パッド電位が電源ラインの電圧Ｖｃｃを越えるとＰ型ＭＯＳトランジスタＲＰ４のゲート電位が電源ラインより高電位になるのでＰ型ＭＯＳトランジスタＲＰ４はターンオフし、電源ラインとＮウェルは遮断されてフローティング状態になる。この時のＮウェルはＰ型ＭＯＳトランジスタＲＰ２／ＲＰ３のドレインから寄生ダイオードを通して外部バス電位にチャージされる。
【００１０】
Ｐ型ＭＯＳトランジスタＲＰ２は、パッド電位が０〜内部電源電圧Ｖｃｃまでの範囲においてはゲート電位が高電位にあるためオフ状態となる。ところがパッド電位が電源ラインより高電位になるとゲート電位がドレイン電位より低電位になるためにターンオンし、パッド電位（外部バス電位）が第１入出力制御ノードＰＣＴＬを介してＰ型ＭＯＳトランジスタＲＰ３のゲートに供給されるようになる。またフローティングＮウェルはパッド電位がＶｃｃ以上のときパッド電位にチャージされ、Ｐ型ＭＯＳトランジスタＲＰ３のドレイン・ゲート電位が同電位となりオフ状態が維持されるため電源ラインとは切り離される。
【００１１】
前記トランスファーゲートＲＰ１／ＲＮ１は、パッド電位が０〜Ｖｃｃまでの間は否定論理積（ＮＡＮＤ）回路の出力をＰ型ＭＯＳトランジスタＲＰ３のゲートに伝達する役割を果たし、パッド電位がＶｃｃ以上のときはパッド電位となったＰ型ＭＯＳトランジスタＲＰ３のゲートとＮＡＮＤ回路の出力側とを遮断する役割を果たす。Ｐ型ＭＯＳトランジスタＲＰ１は、上述のＰ型ＭＯＳトランジスタＲＰ３と同様にゲート電位とドレイン電位がパッド電位で同電位であるためオフ状態になり、Ｎ型ＭＯＳトランジスタＲＮ１は、ゲートがＶｃｃに接続されている為、第１入出力制御ノードＰＣＴＬがＶｃｃより高電位である場合においてもＮＡＮＤ回路の出力側に対して電源ラインの電圧Ｖｃｃにクリップする。ここでＮＡＮＤ回路の出力は入力モード時には高レベル（Ｖｃｃ）であるため、Ｎ型ＭＯＳトランジスタＲＮ１を通してリーク電流は発生しない。つまり、図６の回路においてパッドＰＡＤに電源ラインの電圧より高電位が入力された場合においても各々のトランジスタでリーク電流は発生しないのである（例えば、非特許文献１参照。）。
【００１２】
しかし、図６の回路においてパッドＰＡＤに入力される外部電圧が電源ラインより高電位な時のフローティングＮウェル電位は、図８（ａ）の断面図に示す様にパッドＰＡＤに接続するドレインＰ領域からＮウェル領域の寄生ダイオードを通して供給されるため、実際はパッドＰＡＤ電位より寄生ダイオードの閾値電圧（ＰＮ接合のターンオン電圧）だけ低くなり、Ｐ型ＭＯＳトランジスタＲＰ３は完全にオフ状態とはならず若干のリーク電流が発生する。
【００１３】
このＮウェル電位を改善し更にリーク電流の低減対策をした半導体入出力回路が図５に示す回路である。この回路は図６に示す回路に加えて、フローティングＮウェルとパッドＰＡＤとの間に、ゲートが電源ラインに接続されたＰ型ＭＯＳトランジスタＲＰ５を挿入して構成される。このＰ型ＭＯＳトランジスタＲＰ５を設ける事により寄生ダイオードの閾値電位の電位差が無くなり、パッドＰＡＤとフローティングＮウェルが同電位になる為、Ｐ型ＭＯＳトランジスタＲＰ３は完全にオフ状態となりリーク電流は更に減少するのである（例えば、特許文献１参照。）。以上説明した通り、入力モードにおいてパッドＰＡＤに電源ラインの電圧以上の外部電圧が印加されてもリークの無い半導体入出力回路が提供されている。
【００１４】
【非特許文献１】
「日経マイクロデバイス」１９９２年１０月号（第８３‐８８頁、第１図）
【特許文献１】
特開平８−８７１５号公報（第４‐５頁、第４図）
【００１５】
【発明が解決しようとする課題】
上述した従来の半導体入出力回路によれば、高電位外部入力を受けても電源ラインへのリークの無いトレラント回路を実現できるが、実際はＩＯインターフェースとしてＬＳＩに実装する上で静電気耐圧等の信頼性を確保しなければならない問題を有している。一般的に静電気等の放電現象により高電圧パルスノイズが入力されたとき一番初めに破壊されるのがゲート酸化膜である。ＬＳＩの微細化が進むに伴いゲート酸化膜厚も薄膜化が進み、ゲート酸化膜破壊の問題は極めて重要となっている。
【００１６】
ＥＳＤ対策の回路構成としては、シリコン基板への不純物拡散やポリシリコンにより構成される抵抗をゲート酸化膜前に接続して、高電圧パルスのピークを低減しゲート酸化膜の破壊を防止する技術があるが、この場合、必要な抵抗値を得るため相当な長さ、従って面積が必要とされるのでチップサイズの小型化の観点から好ましくなく、一般的にはトランジスタ回路を用いて構成される抵抗が使用され、その一例を図４に示す。図４は図５のパッドＰＡＤと直接接続されているＰ型ＭＯＳトランジスタＲＰ４とＲＰ１それぞれのゲートに、Ｐ型ＭＯＳトランジスタＲＰ６とＮ型ＭＯＳトランジスタＲＮ４、及び、Ｐ型ＭＯＳトランジスタＲＰ７とＮ型ＭＯＳトランジスタＲＮ５を介装して、それらトランジスタのドレインを介して外部入力電圧を入力するようにし、トランジスタのオン抵抗により耐圧を高めるよう工夫された回路である。
【００１７】
しかし、上述した従来回路ではトレラント性能及び静電気耐圧性能の優れたＩＯを実現するため、更に付加回路を追加しトランジスタ部品点数を増大させなければならず、このような付加回路を追加することにより静電気耐圧は向上するものの、回路面積の増大を伴うことになり、ＩＣチップの小型化の要請と低価格化の要請のいずれにも反するものになるという問題点があった。
【００１８】
本発明の目的は、従来の問題点に鑑み、上述した別途のＥＳＤ対策回路が必要となるＭＯＳトランジスタのゲートとパッドＰＡＤとの接続構造を採ることなく、最小のトランジスタ部品点数により性能劣化の無いトレラント回路を提供する点にある。
【００１９】
【課題を解決するための手段】
上述の目的を達成するため、本発明による半導体入出力回路の第一の特徴構成は、図１に示すように、固定電位に接続されることなく任意の電位に制御されるフローティングＮウェルＦＬＯＡＴを有するとともに、第１の入出力制御ノードＰＣＴＬがゲートに接続され、電源ラインからの電圧Ｖｃｃをパッドに出力するプルアップ用の第１のＰ型ＭＯＳトランジスタＰ３を備え、第２の入出力制御ノードＰＧＣがゲートに接続され、前記第１のＰ型ＭＯＳトランジスタＰ３のドレインと前記パッドＰＡＤ間に直列に接続される第２のＰ型ＭＯＳトランジスタＰ１と、前記パッドＰＡＤに入力される外部入力電位が所定電圧より高いときに、前記フローティングＮウェルの電位を所定電位に切り替え制御する電圧制御回路を備え、前記電圧制御回路は、前記電源ラインがゲートに接続され、前記第２の入出力制御ノードＰＧＣと前記パッド間に接続される第３のＰ型ＭＯＳトランジスタＰ２と、前記電源ラインがゲートに接続され、前記フローティングＮウェルと前記パッド間に接続される第４のＰ型ＭＯＳトランジスタＰ５と、前記第２の入出力制御ノードＰＧＣがゲートに接続され、前記電源ラインと前記フローティングＮウェル間に接続される第５のＰ型ＭＯＳトランジスタＰ４とで構成され、前記第２から第５のＰ型ＭＯＳトランジスタは自身のＮウェルが前記フローティングＮウェルと同電位になるように構成されている点にある。
【００２０】
同第二の特徴構成は、上述の第一の特徴構成に加えて、前記第１入出力制御ノードＰＣＴＬは出力信号Ａと出力イネーブル信号ＥＮの否定論理積回路の出力信号が入力され、前記第２入出力制御ノードＰＧＣは前記出力イネーブル信号ＥＮの反転信号が入力される点にある。
【００２１】
同第三の特徴構成は、上述の第一又は第二の特徴構成に加えて、前記第２出力制御ノードＰＧＣは、前記電源ラインにゲートが接続されたＮ型ＭＯＳトランジスタに接続されている点にある。
【００２２】
以下に作用を説明する。上述の第一の特徴構成によれば、出力イネーブル信号ＥＮが低レベルとなる入力モードにおいて、否定論理積（ＮＡＮＤ）回路の出力ラインと接続される第１入出力制御ノードＰＣＴＬは高レベルに、否定論理和（ＮＯＲ）回路の出力ラインが接続される第３入出力制御ノードＮＣＴＬは低レベルになり、第１のＰ型ＭＯＳトランジスタＰ３及びＮ型ＭＯＳトランジスタＮ３はいずれもターンオフする。電源ラインより高電位の外部入力がパッドＰＡＤに入力されると、ゲートに電源ラインの電圧Ｖｃｃが印加されている第３および第４のＰ型ＭＯＳトランジスタＰ２及びＰ５はいずれもターンオンして、第２入出力制御ノードＰＧＣ及びフローティングＮウェルがパッドＰＡＤ電位となり、このパッドＰＡＤ電位がゲートに印加された第５のＰ型ＭＯＳトランジスタＰ４はターンオフして電源ラインとは切り離される。この状態における各トランジスタの状態を見ると第２のＰ型ＭＯＳトランジスタＰ１のゲート電位とドレイン電位及びウェル電位は全てパッドＰＡＤ電位となり完全にオフ状態になっているので、第１のＰ型ＭＯＳトランジスタＰ３のドレインはパッドＰＡＤ電位と切り離され、第１のＰ型ＭＯＳトランジスタＰ３を通して電源ラインへのリークが発生することはない。
【００２３】
上述の第三の特徴構成によれば、このとき入出力制御ノードＥＮＢがＨつまり内部電源電圧Ｖｃｃで、ゲート制御ノードＰＧＣが内部電源電圧Ｖｃｃより高電位のパッドＰＡＤ電位になるが、ゲートが内部電源に接続されたＮ型ＭＯＳトランジスタＮ１により内部電源電圧Ｖｃｃにクリップされるため、入出力制御ノードＥＮＢに出力するバッファ（インバータ）回路に対するリークの発生を阻止することができる。
【００２４】
さらに、上述の図１に示す半導体入出力回路は、パッドＰＡＤに対して全てのＭＯＳトランジスタがドレイン接続されているため、絶縁膜保護を目的とするＥＳＤ対策として追加回路を設ける必要が無いのである。
【００２５】
【発明の実施の形態】
以下に本発明の実施の形態を説明する。半導体入出力回路は、図１に示すように、出力信号Ａ及び出力イネーブル信号ＥＮが入力される否定論理積（ＮＡＮＤ）回路と、その出力端子が第１入出力制御ノードＰＣＴＬを介してゲートに接続されたプルアップドライバーとしての第１のＰ型ＭＯＳトランジスタＰ３と、出力信号Ａ及び出力イネーブル信号ＥＮがインバータを介して反転された信号が入力される否定論理和（ＮＯＲ）回路と、その出力端子が第３入出力制御ノードＮＴＣＬを介してゲートに接続されたプルダウンドライバーとしてのＮ型ＭＯＳトランジスタＮ３を備えている。
【００２６】
前記第１のＰ型ＭＯＳトランジスタＰ３はフローティングＮウェル（図中、ＦＬＯＡＴと表記してある。）を有し、前記出力信号Ａからの信号電位により電源ラインの電圧Ｖｃｃ（本実施例では、３Ｖである）にプルアップしてパッドＰＡＤに出力するもので、更にそのドレインと前記パッドＰＡＤ間に直列接続される第２のＰ型ＭＯＳトランジスタＰ１を備えている。前記第２のＰ型ＭＯＳトランジスタＰ１のゲートには、前記出力イネーブル信号ＥＮを反転するインバータの出力端子である入出力制御ノードＥＮＢが、前記電源ラインにゲートが接続されたＮ型ＭＯＳトランジスタＮ１及び第２入出力制御ノードＰＧＣを介して接続されている。
【００２７】
前記Ｎ型ＭＯＳトランジスタＮ３のソースは基底電源Ｖｓｓに接続され、そのドレインは電源ラインにゲートが接続されたＮ型ＭＯＳトランジスタＮ２のソースに接続され、前記Ｎ型ＭＯＳトランジスタＮ２のドレインに前記パッドＰＡＤが接続されている。
【００２８】
上述の半導体入出力回路には、前記パッドＰＡＤを介して入力バッファに外部信号を入力する入力モード時に、前記パッドＰＡＤに印加される外部入力電圧に基づいて前記フローティングＮウェルの電位を所定の電位に切り替え制御する電圧制御回路を備えている。
【００２９】
前記電圧制御回路は、前記電源ラインにゲートが接続され、前記第２入出力制御ノードＰＧＣと前記パッドＰＡＤ間にソース及びドレインがそれぞれ接続される第３のＰ型ＭＯＳトランジスタＰ２と、前記電源ラインにゲートが接続され、前記フローティングＮウェルと前記パッドＰＡＤ間にソース及びドレインが接続される第４のＰ型ＭＯＳトランジスタＰ５と、前記第２入出力制御ノードＰＧＣにゲートが接続され、前記電源ラインと前記フローティングＮウェル間にソース及びドレインが接続される第５のＰ型ＭＯＳトランジスタＰ４とで構成される。ここで、前記第１から第５のＰ型ＭＯＳトランジスタは前記フローティングＮウェルに構成されるか、少なくとも、前記第２から第５のＰ型ＭＯＳトランジスタは自身のＮウェルが前記フローティングＮウェルと同電位になるように構成されている。
【００３０】
上述した半導体入出力回路は、出力信号Ａを前記パッドＰＡＤに出力する出力モード時には、出力イネーブル信号ＥＮが高レベルにセットされ、前記Ｎ型ＭＯＳトランジスタＮ１の出力、つまり前記第２入出力制御ノードＰＧＣはＬとなるので、前記第２のＰ型ＭＯＳトランジスタＰ１は常にオン状態を維持する。この時出力信号Ａが高レベルであれば、第１入出力制御ノードＰＣＴＬ及び第３入出力制御ノードＮＣＴＬは共に低レベルとなりパッドＰＡＤに高レベルが出力されて電源ラインの電圧Ｖｃｃが外部バスに供給され、出力信号Ａが低レベルであれば、第１入出力制御ノードＰＣＴＬ及び第３入出力制御ノードＮＣＴＬは共に高レベルとなりパッドＰＡＤに低レベルが出力されて基底電圧Ｖｓｓレベルに引き込む。
【００３１】
一方、入力モードにおいては、出力イネーブル信号ＥＮが低レベルにセットされ、否定論理積（ＮＡＮＤ）回路を通過した第１入出力制御ノードＰＣＴＬは高レベルにセットされて前記第１のＰ型ＭＯＳトランジスタＰ３はターンオフすると共に、インバータ及び否定論理和（ＮＯＲ）回路を通過した第３入出力制御ノードＮＣＴＬは低レベルにセットされて前記Ｎ型ＭＯＳトランジスタＮ３もターンオフする。
【００３２】
前記パッドＰＡＤを介して外部バスから電源ラインの電圧までの範囲の信号（０〜Ｖｃｃ（３Ｖ））が入力されるときを説明する。前記第２のＰ型ＭＯＳトランジスタＰ１は、そのゲートに前記イネーブル信号ＥＮの反転電位（高レベル）がＮ型ＭＯＳトランジスタＮ１を経て閾値電圧だけ低下した電圧（Ｖｃｃ−Ｖｔｈｎ（ＶｔｈｎはＮ型ＭＯＳトランジスタＮ１の閾値電圧））が供給されるので、電源ラインの電圧Ｖｃｃレベルまで完全に到達できないため完全なオフ状態には到らないが、前記第１のＰ型ＭＯＳトランジスタＰ３は完全にターンオフしている。前記Ｎ型ＭＯＳトランジスタＮ２は、そのゲートが電源ラインに接続されているので常時オンしているが、第３入出力制御ノードＮＣＴＬが低レベルであるので前記Ｎ型ＭＯＳトランジスタＮ３はターンオフしている。その結果、前記パッドＰＡＤはハイインピーダンス状態が維持される。
【００３３】
この時、前記第５のＰ型ＭＯＳトランジスタＰ４は、前記第２入出力制御ノードＰＧＣを介して印加されるゲート電位（Ｖｃｃ−Ｖｔｈ）がソース電位Ｖｃｃより低くオン状態となり、前記フローティングＮウェルは、前記第５のＰ型ＭＯＳトランジスタＰ４を通して電源ラインの電圧Ｖｃｃにチャージされるので、前記第１のＰ型ＭＯＳトランジスタＰ３は安定的に動作する。
【００３４】
前記パッドＰＡＤへの入力電圧が電源ラインの電圧Ｖｃｃ（３Ｖ）より高い場合においても、上述したと同様、前記第１のＰ型ＭＯＳトランジスタＰ３及び前記Ｎ型ＭＯＳトランジスタＮ３はオフ状態にあるが、この場合には、前記第３のＰ型ＭＯＳトランジスタＰ２及び第４のＰ型ＭＯＳトランジスタＰ５のゲート電位が電源ラインの電圧Ｖｃｃであるためターンオンして、前記第２入出力制御ノードＰＧＣ及びフローティングＮウェルがＰＡＤ電位にチャージされる。その結果、前記第５のＰ型ＭＯＳトランジスタＰ４はターンオフして、フローティングＮウェルは前記電源ラインとは切り離され、前記第２のＰ型ＭＯＳトランジスタＰ１のゲート電位とドレイン電位及びＮウェル電位は全てＰＡＤ電位となり完全にオフ状態となる。つまり、前記第１のＰ型ＭＯＳトランジスタＰ３のドレインは前記パッドＰＡＤと切り離されるので、前記第１のＰ型ＭＯＳトランジスタＰ３を通して電源ラインへのリークは発生しない。尚、前記第２から第５のＰ型ＭＯＳトランジスタは自身のＮウェルが前記フローティングＮウェルと同電位になるように構成されておればよく、必ずしも同一のＮウェルに構成されている必要はない。
【００３５】
しかも、このとき、前記第２入出力制御ノードＰＧＣの電位が前記入出力制御ノードＥＮＢの電位高レベル（＝Ｖｃｃ）より高いＰＡＤ電位になるので、前記Ｎ型ＭＯＳトランジスタＮ１によりＶｃｃ電位にクリップされて、前記インバータに対するリークも発生しない。
【００３６】
以上の様にしてＰＡＤ電位が電源ラインの電圧Ｖｃｃ以上の場合においてもリークしない状態を実現できるのであり、この回路はパッドＰＡＤに対して全てのトランジスタがドレイン接続されるため、ＥＳＤ対策に別途の追加回路を設ける必要が無い。
【００３７】
次に図４に示した従来例による半導体入出力回路と本発明による半導体入出力回路の動作スピード及び電源リーク電流のＳＰＩＣＥによる回路シミュレーション（過渡応答解析）結果を図２に示す。尚、従来回路と本発明の出力ドライバトランジスタ回路のサイズは同じである。図２は本発明回路と従来回路のＶｃｃ＝３．０Ｖにおける出力モード時のＰＡＤ遅延時間であり、図より明らかなように、従来回路と本発明の遅延時間は殆ど変わらない。これは、本発明における第１のＰ型ＭＯＳトランジスタＲＰ３がターンＯＮするときには、既に第２のＰ型ＭＯＳトランジスタＰ１がＯＮしているために信号伝播遅延がほとんど生じないことと、従来回路に備えたトランスファーゲートが存在しないことによるものである。
【００３８】
図３は本発明回路と従来回路の入力モード時におけるリーク電流に対するシミュレーション結果であり、横軸は入力ＰＡＤ電圧を、縦軸は内部電源リーク電流をそれぞれ表している。実線は本発明のリーク電流を、点線は従来回路におけるリーク電流をそれぞれ示しており、本発明におけるパッドＰＡＤから内部電源へのリーク電流は殆ど無いことを示すものである。これらシミュレーション結果から明らかなように本発明による半導体入出力回路は、性能上従来回路と同等であり、且つ従来回路より簡単な回路構成であることが解る。
【００３９】
【発明の効果】
上述の様に本発明による半導体入出力回路は、トレラント回路としてあらゆる入力レベルでリーク電流のない状態を維持しながらも、ＥＳＤ対策等も考慮した上で最も簡単な回路構成で回路を実現できるものであり、ＩＣチップの小型化の要請と低価格化の要請のいずれにも沿うことができ、より性能劣化の少ないトレラント回路を提供することができるようになった。
【図面の簡単な説明】
【図１】本発明による半導体入出力回路の回路図である。
【図２】ＳＰＩＣＥシミュレーションによる出力モードのＰＡＤ遅延グラフである。
【図３】ＳＰＩＣＥシミュレーションによるリーク電流グラフ（ＤＣ特性）である。
【図４】従来例によるＥＳＤ対策回路を備えた半導体入出力回路の回路図である。
【図５】従来例による半導体入出力回路の回路図である。
【図６】従来例による半導体入出力回路の回路図である。
【図７】従来例によるトレラントでない半導体入出力回路の回路図である。
【図８】（ａ）はトレラントでない回路の断面図、（ｂ）はトレラント回路のイメージ断面図、（ｃ）は従来回路図７の要部断面図である。
【符号の説明】
ＥＮＢ        入出力制御ノード
ＦＬＯＡＴ    フローティングＮウェル
ＰＡＤ        パッド
Ｎ１          Ｎ型ＭＯＳトランジスタ
Ｐ１          第２のＰ型ＭＯＳトランジスタ
Ｐ２          第３のＰ型ＭＯＳトランジスタ
Ｐ３          第１のＰ型ＭＯＳトランジスタ
Ｐ４          第５のＰ型ＭＯＳトランジスタ
Ｐ５          第４のＰ型ＭＯＳトランジスタ
ＰＧＣ        ゲート制御ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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