(57)【要約】【課題】同一の回路構成を有する複数の回路ブロックを備えた半導体集積回路装置において、動作テストを効率的に実行する。【解決手段】同一の回路構成を有する複数の回路ブロックＣＢ（１）〜ＣＢ（ｍ）の動作テスト時において、共通のテストパターンデータＴＰＤをセレクタ回路ＳＬＴ（１）〜ＳＬＴ（ｍ）を介して、回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々へ伝達する。【選択図】　　　　図１
2004069642.tif 000002
【特許請求の範囲】
【請求項１】
各々が同一の機能を有する複数の回路ブロックと、
動作テストに用いられるテストパターンデータを受けるためのデータ入力端子と、
前記動作テスト時に、前記データ入力端子へ入力された前記テストパターンデータを、前記複数の回路ブロックの各々へ伝達するための選択回路と、
前記複数の回路ブロックにそれぞれ対応して設けられ、前記動作テスト時に対応する回路ブロックからの前記テストパターンデータに応答した出力データを出力するための複数の第１のテスト出力端子とを備える、半導体集積回路装置。
【請求項２】
前記複数の回路ブロックのそれぞれからの前記出力データを入力とした所定の論理演算結果を出力する論理演算部と、
前記論理演算部からの前記論理演算結果を出力するための第２のテスト出力端子とをさらに備える、半導体集積回路装置。
【請求項３】
前記論理演算部は、
前記出力データ間の論理積演算結果を出力する第１の論理ゲートと、
前記出力データ間の論理和演算結果を出力する第２の論理ゲートとを含む、請求項２に記載の半導体集積回路装置。
【請求項４】
前記論理演算部は、
前記出力データ間の一致比較結果を出力する第１の論理ゲートと、
前記出力データ間の論理和演算結果あるいは論理積演算結果を出力する第２の論理ゲートとを含む、請求項２に記載の半導体集積回路装置。
【請求項５】
前記複数の回路ブロックの各々は、同一の回路構成を有する、請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、より特定的には、同一機能を有する複数の回路ブロックを備えた半導体集積回路装置での動作テストに関する。
【０００２】
【従来の技術】
近年の回路集積技術の進展に伴い、ＬＳＩ（大規模集積回路）に代表される、複数の回路ブロックを備えた半導体集積回路装置の開発が進められている。このような半導体集積回路装置の出荷前には、動作テストによって良品／不良品の選別を行なう必要があるが、半導体集積回路装置の大規模化に伴って、このような動作テストを低コストかつ効率的に実行する必要性が高まっている。具体的には、動作テストを実行するＬＳＩテスタのコスト上昇の防止および動作テスト時間の短縮が要求されている。
【０００３】
図６は、従来の半導体集積回路装置に対する動作テスト構成を説明するブロック図である。
【０００４】
図６を参照して、従来の半導体集積回路装置２００は、複数の回路ブロックＣＢ（１），ＣＢ（２），…，ＣＢ（ｍ）を備える。回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々は、複数のロジック回路から構成されている。たとえば、回路ブロックＣＢ（１）は、ロジック回路ＬＧ１ａ，ＬＧ１ｂ，ＬＧ１ｃから構成され、回路ブロックＣＢ（２）は、ロジック回路ＬＧ２ａ，ＬＧ２ｂ，ＬＧ２ｃから構成され、回路ブロックＣＢ（ｍ）は、ロジック回路ＬＧｍａ，ＬＧｍｂ，ＬＧｍｃから構成されている。以下においては、これらのロジック回路を総称して、単にロジック回路ＬＧとも称する。
【０００５】
回路ブロックＣＢ（１）〜ＣＢ（ｍ）にそれぞれ対応して、データ入力端子ＩＴ（１）〜ＩＴ（ｍ）およびデータ出力端子ＯＴ（１）〜ＯＴ（ｍ）が設けられる。通常動作時には、これらのデータ入力端子ＩＴ（１）〜ＩＴ（ｍ）に入力された入力データに対して、対応するロジック回路ＬＧによる所定の論理演算が順次施されて、得られた出力データがデータ出力端子ＯＴ（１）〜ＯＴ（ｍ）のそれぞれから出力される。
【０００６】
ロジック回路ＬＧの各々は、図示しないシステムクロックに応答して動作する。システムクロックは、通常動作時には、半導体集積回路装置２００の外部から供給される。あるいは、当該システムクロックを半導体集積回路装置２００の内部で自動的に生成する構成とすることもできる。一方、動作テスト時においては、半導体集積回路装置２００の動作をテストするためのＬＳＩテスタ３００から当該システムクロックが各ロジック回路ＬＧへ与えられる。
【０００７】
さらに、これらの回路ブロックに対して動作テストを実行するための構成として、スキャン入力端子ＳＩＴ（１）〜ＳＩＴ（ｍ）およびスキャン出力端子ＳＯＴ（１）〜ＳＯＴ（ｍ）が回路ブロックＣＢ（１）〜ＣＢ（ｍ）にそれぞれ対応して配置されている。
【０００８】
動作テスト時において、スキャン入力端子ＳＩＴ（１）〜ＳＩＴ（ｍ）には、回路ブロックＣＢ（１）〜ＣＢ（ｍ）での動作テストに用いられるテストパターンデータＴＰＤ（１）〜ＴＰＤ（ｍ）がそれぞれ入力される。
【０００９】
テストパターンデータＴＰＤ（１）〜ＴＰＤ（ｍ）は、ＬＳＩテスタ３００によって生成される。ＬＳＩテスタ３００は、テストパターン生成ツール３１０と、テストパターンメモリ３２０と、期待値メモリ３３０と、期待値評価ツール３４０とを含む。
【００１０】
テストパターン生成ツール３１０は、回路ブロックＣＢ（１）〜ＣＢ（ｍ）のそれぞれで動作テストを実行するためのテストパターンデータＴＰＤ（１）〜ＴＰＤ（ｍ）を、予め設定されたテストパターンに基いて自動的に生成する。テストパターン生成ツール３１０によって生成されたテストパターンデータＴＰＤ（１）〜ＴＰＤ（ｍ）はテストパターンメモリ３２０に一時的に記憶され、スキャン入力端子ＳＩＴ（１）〜ＳＩＴ（ｍ）を介して、回路ブロックＣＢ（１）〜ＣＢ（ｍ）に対してそれぞれ入力される。
【００１１】
テストパターン生成ツール３１０は、さらに、テストパターンデータＴＰＤ（１）〜ＴＰＤ（ｍ）に対応する期待値データ群ＥＸＤを生成する。期待値データ群ＥＸＤは、期待値メモリ３３０に伝達されて格納される。期待値メモリ３３０に格納された期待値データ群ＥＸＤは、必要に応じて、期待値評価ツール３４０へ伝達される。
【００１２】
次に、各回路ブロックでの動作テストについて、回路ブロックＣＢ（１）での動作を例に説明する。
【００１３】
スキャン入力端子ＳＩＴ（１）に入力されたテストパターンデータＴＰＤ（１）は、先頭のスキャンセルＳＣへ伝達される。動作テスト時に、各スキャンセルＳＣには、図示しないスキャンクロックがＬＳＩテスタ３００から入力される。スキャンセルＳＣは、当該スキャンクロックに応答して、与えられたテストパターンデータを、逐次、次のスキャンセルＳＣへシフトする。たとえば、先頭のスキャンセルＳＣは、スキャンクロックに応答して、スキャン入力端子ＳＩＴ（１）に入力されたデータを取込むとともに、それまでの保持データを次のスキャンセルへ伝達する。ＬＳＩテスタ３００からのスキャンクロックの供給は、テストパターンデータＴＰＤ（１）が、所定のテストパターンに従って、対応するスキャンセルＳＣへそれぞれ伝達されるまで実行される。
【００１４】
スキャンセルＳＣに対するテストパターンデータの設定が完了すると、各ロジック回路ＬＧに対して、ＬＳＩテスタ３００からシステムクロックが供給される。当該システムクロックの供給に応答して、各ロジック回路ＬＧは所定の論理演算動作を実行し、対応するスキャンセルＳＣに入力されたデータに基づいた演算処理を実行する。動作テストの対象となるロジック回路での演算処理が終了するタイミングで、ＬＳＩテスタはシステムクロックの供給を停止する。この段階で、各ロジック回路ＬＧでのテストパターンデータに対応する演算処理結果である出力データは、対応するスキャンセルＳＣへ出力されている。
【００１５】
ＬＳＩテスタ３００は、当該出力データをスキャン出力端子ＳＯＴ（１）から出力するために、スキャンセルＳＣの各々に対するスキャンクロックの供給を再開する。これに応答して、スキャン出力端子ＳＯＴ（１）からは、回路ブロックＣＢ（１）を構成するロジック回路群ＬＧ１ａ，ＬＧ１ｂ，ＬＧ１ｃからの出力データが、テスト出力データＴＤＯ（１）として順次出力される。
【００１６】
このように、順次出力されたテスト出力データＴＤＯ（１）は、ＬＳＩテスタ３００中の期待値評価ツール３４０へ伝達される。期待値評価ツール３４０は、期待値メモリ３３０に予め格納された期待値データ群ＥＸＤのうちの、テスト出力データＴＤＯ（１）に対応した期待値と、テスト出力データＴＤＯ（１）との比較によって、回路ブロックＣＢ（１）の動作が正常であるかどうか、すなわち故障の有無を評価する。
【００１７】
その他の回路ブロックＣＢ（２）〜ＣＢ（ｍ）においても、同様の動作テストが回路ブロックＣＢ（１）に対する動作テストと同様に実行可能である。これにより、回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々において、動作テストが並行に実行され、短時間で複数の回路ブロックの動作テストを完了することができる。
【００１８】
【発明が解決しようとする課題】
近年では、同一の回路構成および機能を有する複数の回路ブロックが、同一の半導体集積回路装置に搭載されるケースが多々見られるようになっている。たとえば、図６において、回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々が、同一の機能および回路構成を有するような構成が該当する。
【００１９】
しかしながら、図６に示した従来の半導体集積回路装置の構成では、各回路ブロックに対して独立にテストパターンデータＴＰＤ（１）〜ＴＰＤ（ｍ）を入力する構成となっているため、複数の回路ブロックがそれぞれ異なる機能を有する場合にも動作テストを並列に実行できる反面、回路ブロックの各々が同一の回路構成を有する場合には、動作テストが非効率化してしまう。
【００２０】
すなわち、回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々が同一の回路構成を有しており、共通のテストパターンデータの入力によって動作テストを実行可能な構成においても、ｍ個の回路ブロックのそれぞれに対応して、テストパターンデータＴＰＤ（１）〜ＴＰＤ（ｍ）を別個に発生させなければならない。したがって、ＬＳＩテスタ３００において、テストパターンメモリ３２０および期待値メモリ３３０が大型化してしまう。
【００２１】
この結果、同一の機能を有する複数の回路ブロックを備えた半導体集積回路装置の動作テストには、テストパターンメモリおよび期待値メモリが大容量である、比較的高価なＬＳＩテスタが必要となる。また、テストパターンデータおよび期待値群を生成するためのテストパターン生成ツール３１０の動作時間が長くなり、動作テストが低効率化してしまう。
【００２２】
この発明は、このような問題点を解決するためのものであって、この発明の目的は、同一の回路構成・機能を有する複数の回路ブロックを備えた半導体集積回路装置において、動作テストを効率化することである。
【００２３】
【課題を解決するための手段】
この発明に従う半導体集積回路装置は、各々が同一の機能を有する複数の回路ブロックと、動作テストに用いられるテストパターンデータを受けるためのデータ入力端子と、動作テスト時に、データ入力端子へ入力されたテストパターンデータを、複数の回路ブロックの各々へ伝達するための選択回路と、複数の回路ブロックにそれぞれ対応して設けられ、動作テスト時に対応する回路ブロックからのテストパターンデータに応答した出力データを出力するための複数の第１のテスト出力端子とを備える。
【００２４】
好ましくは、半導体集積回路装置は、複数の回路ブロックのそれぞれからの出力データを入力とした所定の論理演算結果を出力する論理演算部と、論理演算部からの論理演算結果を出力するための第２のテスト出力端子とをさらに備える。
【００２５】
さらに好ましくは、論理演算部は、出力データ間の論理積演算結果を出力する第１の論理ゲートと、出力データ間の論理和演算結果を出力する第２の論理ゲートとを含む。
【００２６】
あるいは、さらに好ましくは、論理演算部は、出力データ間の一致比較結果を出力する第１の論理ゲートと、出力データ間の論理和演算結果あるいは論理積演算結果を出力する第２の論理ゲートとを含む。
【００２７】
あるいは好ましくは、複数の回路ブロックの各々は、同一の回路構成を有する。
【００２８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００２９】
［実施の形態１］
図１は、本発明の実施の形態１に従う半導体集積回路装置の構成を示すブロック図である。
【００３０】
図１を参照して、実施の形態１に従う半導体集積回路装置１００は、図６に示した従来の半導体集積回路装置２００と比較して、共通データ入力端子１１０と、共通信号入力端子１２０と、セレクタ回路ＳＬＴ（１）〜ＳＬＴ（ｍ）をさらに備える点で異なる。その他の部分の構成は、従来の半導体集積回路装置２００と同様であるので、詳細な説明は繰り返さない。
【００３１】
セレクタＳＬＴ（１）〜ＳＬＴ（ｍ）は、回路ブロックＣＢ（１）〜ＣＢ（ｍ）にそれぞれ対応して設けられ、共通信号入力端子１２０に入力される切換制御信号ＣＳＷに応答して動作する。共通データ入力端子１１０には、回路ブロックＣＢ（１）〜ＣＢ（ｍ）で共通に用いられるテストパターンデータＴＰＤが入力される。
【００３２】
セレクタ回路ＳＬＴ（１）〜ＳＬＴ（ｍ）の各々は、スキャン入力端子ＳＩＴ（１）〜ＳＩＴ（ｍ）の対応する１つに入力されたテストパターンデータと、共通データ入力端子１１０に入力されたテストパターンデータＴＰＤとのいずれか一方を、切換制御信号ＣＳＷに応答して対応する回路ブロックへ伝達する。たとえば、セレクタ回路ＳＬＴ（１）は、切換制御信号ＣＳＷがハイレベルのときに共通データ入力端子１１０に入力されたテストパターンデータＴＰＤを回路ブロックＣＢ（１）へ伝達し、切換制御信号ＣＳＷがローレベルのときにスキャン入力端子ＳＩＴ（１）に入力されたテストパターンデータを回路ブロックＣＢ（１）に伝達する。以降のセレクタ回路ＳＬＴ（２）〜ＳＬＴ（ｍ）も、共通の切換制御信号ＣＳＷに応答して同様に動作する。
【００３３】
セレクタ回路ＳＬＴ（１）〜ＳＬＴ（ｍ）によって回路ブロックＣＢ（１）〜ＣＢ（ｍ）にそれぞれ伝達されたテストパターンデータは、図６に示した半導体集積回路装置２００と同様に、図示しないスキャンクロックに応答して動作するスキャンセルＳＣによって、所定のロジック回路ＬＧの入力データとして与えられる。
【００３４】
テスト対象となる回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々が同一の回路構成および機能を有するときには、切換制御信号ＣＳＷがハイレベルに設定されて、共通データ入力端子１１０に入力されたテストパターンデータＴＰＤが回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々へ供給される。
【００３５】
既に説明したように、所定のテストパターンに基づいてテストパターンデータが所定のスキャンセルまで到達すると、ロジック回路ＬＧに対して図示しないシステムクロックがＬＳＩテスタ３００から供給されて、各ロジック回路ＬＧは、所定の論理演算処理を実行する。
【００３６】
その後、図６で説明したのと同様の手順に従って、各ロジック回路ＬＧの出力データは、動作テスト結果を示すテスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）として、スキャン出力端子ＳＯＴ（１）〜ＳＯＴ（ｍ）からスキャンクロックに応答して順次出力される。
【００３７】
なお、システムクロックとスキャンクロックとを共通のクロックで構成することも可能である。この場合には、各スキャンセルＳＣおよび各ロジック回路ＬＧは、共通のクロックに応答して動作する。しかし、このような構成では、各ロジック回路ＬＧからの出力データが各スキャンセルＳＣへ出力されるタイミングにおいて、各スキャンセルＳＣにおいてデータを次のスキャンセルへ伝達する動作を禁止する必要がある。
【００３８】
回路ブロックＣＢ（１）〜ＣＢ（ｍ）のそれぞれで得られたテスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）はＬＳＩテスタ３００の期待値評価ツール３４０に伝達されて、期待値メモリ３３０に予め格納された期待値データＥＸＤと比較され、半導体集積回路装置１００の動作テスト結果が評価される。なお、同一の機能および回路構成を有する複数の回路ブロックに対して、共通のテストパターンデータを与えることにより、各回路ブロックからのテスト出力データの期待値は同一となる。
【００３９】
以上説明したように、実施の形態１に従う半導体集積回路装置の動作テストでは、同一の機能および回路構成を有する複数の回路ブロック間で、テストパターンデータＴＰＤおよび期待値データ群ＥＸＤの共通化が可能となる。したがって、ＬＳＩテスタ３００において、テストパターン生成ツール３１０でのデータ生成時間ならびに、テストパターンメモリ３２０および期待値メモリ３３０の記憶容量の低減を図ることができる。この結果、ＬＳＩテスタの低コスト化ならびに動作テスト時間の短縮が実現され、同一の回路構成・機能を有する複数の回路ブロックを備えた半導体集積回路装置の動作テストの効率化を図ることができる。
【００４０】
なお、回路ブロックＣＢ（１）〜ＣＢ（ｍ）のそれぞれに対応して、図６に示した従来の半導体集積回路装置２００と同様に、個別のスキャン入力端子ＳＩＴ（１）〜ＳＩＴ（ｍ）およびスキャン出力端子ＳＯＴ（１）〜ＳＯＴ（ｍ）が設けられているので、必要に応じて、一部の回路ブロックのみを対象とする動作テストも実行可能である。
【００４１】
［実施の形態２］
既に説明したように、本発明に従う動作テストによれば、同一の回路構成および機能を有する複数の回路ブロックからのテスト出力データの期待値は、各回路ブロックで同一となる。したがって、実施の形態２においては、このような特徴を利用して、テスト出力データの評価をより効率的に実行することが可能な構成について説明する。
【００４２】
図２は、実施の形態２に従う半導体集積回路装置の構成を示すブロック図である。
【００４３】
図２を参照して、実施の形態２に従う半導体集積回路装置１０１は、図１に示した実施の形態１に従う半導体集積回路装置１００と比較して、テスト出力端子１５１，１５２と、論理演算部１６０とをさらに備える点で異なる。その他の部分の構成は、実施の形態１に従う半導体集積回路装置１００と同様であるので、詳細な説明は繰り返さない。
【００４４】
論理演算部１６０は、回路ブロックＣＢ（１）〜ＣＢ（ｍ）からそれぞれ出力されるテスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）の論理積（ＡＮＤ）演算結果を出力する論理ゲート１７０と、テスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）の論理和（ＯＲ）演算結果を出力する論理ゲート１７２とを含む。
【００４５】
論理ゲート１７０および１７２の出力は、テスト出力データＴＤＯａおよびＴＤＯｂとして、テスト出力端子１５１および１５２からそれぞれ出力される。出力されたテスト出力データＴＤＯａおよびＴＤＯｂは、ＬＳＩテスタ３００の期待値評価ツール３４０に送られる。
【００４６】
半導体集積回路装置１０１においては、テスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）の各々の期待値が「１」であるときには、論理ゲート１７０の出力するテスト出力データＴＤＯａによって、故障の有無を検知できる。すなわち、回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々が正常に動作して、テスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）の各々が「１」であるときにテスト出力データＴＤＯａは「１」となるが、少なくとも１つの回路ブロックが故障している場合には、テスト出力データＴＤＯａが「０」となってしまう。
【００４７】
反対に、期待値が「０」であるときには、論理ゲート１７２の出力するテスト出力データＴＤＯｂによって、故障の有無を検知できる。すなわち、回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々が正常に動作して、テスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）の各々が「０」であるときにテスト出力データＴＤＯｂは「０」となるが、少なくとも１つの回路ブロックが故障している場合には、テスト出力データＴＤＯａが「１」となってしまう。
【００４８】
このような構成とすることにより、期待値データ群ＥＸＤについても、回路ブロックＣＢ（１）〜ＣＢ（ｍ）のそれぞれに対応するのではなく、テスト出力データＴＤＯａおよびＴＤＯｂに対応して生成すればよいので、テストパターン生成ツール３１０の動作時間、期待値メモリ３３０の容量および期待値評価ツール３４０の回路規模を縮小して、ＬＳＩテスタの低コスト化および動作テストの効率化をさらに図ることができる。
【００４９】
なお、テスト出力データＴＤＯａ，ＴＤＯｂに基づいて、少なくとも一部の回路ブロックに故障が存在したことが判明した場合には、回路ブロックにそれぞれに対応して設けられたスキャン出力端子ＳＯＴ（１）〜ＳＯＴ（ｍ）からのテスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）によって、故障が発生した回路ブロックを特定することができる。
【００５０】
［実施の形態２の変形例１］
図３は、実施の形態２の変形例１に従う半導体集積回路装置１０２の構成を示す回路図である。
【００５１】
図３を参照して、実施の形態２の変形例１に従う半導体集積回路装置１０２は、図２に示した実施の形態２に従う半導体集積回路装置１０１と比較して、論理演算部１６０に代えて論理演算部１６１を備える点が異なる。その他の部分の構成は、実施の形態２に従う半導体集積回路装置１０１と同様であるので、詳細な説明は繰り返さない。
【００５２】
論理演算部１６１は、論理ゲート１７２および論理ゲート１７５を含む。論理ゲート１７２は、図２に示したのと同様に、テスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）の論理和（ＯＲ）演算結果をテスト出力データＴＤＯｂとして出力する。論理ゲート１７５は、一致比較ゲートとして動作し、テスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）の排他的論理和演算結果をテスト出力データＴＤＯｃとして出力する。テスト出力データＴＤＯｂは、テスト出力端子１５２から出力され、テスト出力データＴＤＯｃは、テスト出力端子１５１から出力される。
【００５３】
したがって、テスト出力データＴＤＯｃは、回路ブロックＣＢ（１）〜ＣＢ（ｍ）のすべてが正常に動作した場合、または、すべてが故障している場合に「０」となる。さらに、テスト出力データＴＤＯｂによって、すべての回路ブロックが正常動作をしているか、または故障しているかのいずれであるかを判定することができる。すなわち、テスト出力データＴＤＯｃが「０」であり、かつ、テスト出力データＴＤＯｂと期待値データとが一致していれば、すべての回路ブロックが正常に動作している。
【００５４】
これに対して、テスト出力データＴＤＯｃが「１」であるときには、回路ブロックＣＢ（１）〜ＣＢ（ｍ）の一部に故障が発生していることが検出される。また、テスト出力データＴＤＯｃが「０」であっても、かつ、テスト出力データＴＤＯｂと期待値データとが一致していないときは、すべての回路ブロックが故障している。
【００５５】
このような構成としても、実施の形態２に示した半導体集積回路装置１０１と同様に、テストパターン生成ツール３１０の動作時間、期待値メモリ３３０の容量および期待値評価ツール３４０の回路規模を縮小して、ＬＳＩテスタの低コスト化および動作テストの効率化をさらに図ることができる。
【００５６】
［実施の形態２の変形例２］
図４は、実施の形態２の変形例２に従う半導体集積回路装置１０３の構成を示す回路図である。
【００５７】
図４を参照して、実施の形態２の変形例２に従う半導体集積回路装置１０３は、図２に示した実施の形態２に従う半導体集積回路装置１０１と比較して、論理演算部１６０に代えて論理演算部１６２を備える点で異なる。その他の部分の構成は、実施の形態２に従う半導体集積回路装置１０１と同様であるので、詳細な説明は繰り返さない。
【００５８】
論理演算部１６２は、論理ゲート１７０および論理ゲート１７５を含む。論理ゲート１７０は、図２に示したのと同様に、テスト出力データＴＤＯ（１）〜ＴＤＯ（ｍ）の論理積（ＡＮＤ）演算結果をテスト出力データＴＤＯａとして出力する。論理ゲート１７５は、図３で説明したのと同様に、一致比較ゲートとして動作して、テスト出力データＴＤＯｃを出力する。テスト出力データＴＤＯａは、テスト出力端子１５２から出力され、テスト出力データＴＤＯｃは、テスト出力端子１５１から出力される。
【００５９】
このような構成とすることにより、図３に示した半導体集積回路装置１０２と同様に、テスト出力データＴＤＯｃのレベル、ならびに、テスト出力データＴＤＯａと期待値データとの一致性によって、回路ブロックＣＢ（１）〜ＣＢ（ｍ）における故障の有無を検査することができる。したがって、実施の形態２に示した半導体集積回路装置１０１と同様に、テストパターン生成ツール３１０の動作時間、期待値メモリ３３０の容量および期待値評価ツール３４０の回路規模を縮小して、ＬＳＩテスタの低コスト化および動作テストの効率化をさらに図ることができる。
【００６０】
図５は、実施の形態２およびその変形例に従う半導体集積回路装置における論理演算部からのテスト出力データの評価について整理した図である。
【００６１】
図５を参照して、テスト出力データの期待値が「０」（ＥＸＤ＝０）である場合には、ＯＲゲート（論理ゲート１７２）の出力は、回路ブロックのすべてが正常動作しているときに「０」となり、少なくとも１つの回路ブロックに故障が発生しているときに「１」となる。同様に、テスト出力データの期待値が「１」（ＥＸＤ＝１）である場合には、ＡＮＤゲート（論理ゲート１７０）の出力は、回路ブロックのすべてが正常動作しているときに「１」となり、少なくとも１つの回路ブロックに故障が発生しているときに「０」となる。
【００６２】
したがって、実施の形態２に従う半導体集積回路装置１０１に示したように、ＡＮＤゲートおよびＯＲゲートの組み合わせによって、全ての回路ブロックが正常に動作しているか否か、すなわち故障が発生した回路ブロックが存在するか否かを検知することができる。
【００６３】
また、回路ブロックのすべてが正常動作しているときに、ＥＸ−ＯＲゲート（論理ゲート１７５）の出力は「０」となる。すなわち、ＥＸ−ＯＲゲート出力の期待値は、「０」である。したがって、、ＥＸ−ＯＲゲートの出力が「１」であれば、一部の回路ブロックに故障が発生していることが検知される。さらに、実施の形態２の変形例１および２に示した半導体集積回路装置のように、ＯＲゲートおよびＡＮＤゲートの一方を組み合わせることによって、全ての回路ブロックが正常に動作しているか否か、あるいは、故障しているかを判別することができる。
【００６４】
このように、図５からも、実施の形態２、その変形例１および変形例２にそれぞれ従う半導体集積回路装置１０１、１０２、１０３において、並列に動作テスト対象となった同一の回路構成を有する複数の回路ブロックからのテスト出力データ間の論理積、論理和、および一致比較演算結果の組合せによって、当該複数の回路ブロックが故障を含むか否かを効率的に試験可能であることが示される。
【００６５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６６】
【発明の効果】
請求項１および５に記載の半導体集積回路装置は、同一の機能および回路構成を有する複数の回路ブロック間で、テストパターンデータおよび当該テストパターンデータに応答したテスト結果の期待値データの共通化が可能となる。したがって、テストパターンデータおよび期待値データを生成するＬＳＩテスタにおいて、テストパターンデータおよび期待値データについて、生成時間ならびにメモリ領域の容量を削減することができる。この結果、ＬＳＩテスタの低コスト化ならびに動作テスト時間の短縮が実現され、同一の回路構成・機能を有する複数の回路ブロックを備えた半導体集積回路装置の動作テストの効率化を図ることができる。
【００６７】
請求項２から４に記載の半導体集積回路装置は、論理演算部によってテスト結果を圧縮できるので、複数の回路ブロックに故障が存在するか否かを判定するために必要な出力データ数を削減できる。したがって、ＬＳＩテスタで生成される期待値データ数を削減できるので、ＬＳＩテスタにおいて、期待値データの生成時間の短縮およびメモリ領域の容量削減を図ることができる。この結果、請求項１に従う半導体集積回路装置に比較して、ＬＳＩテスタの低コスト化および動作テストの効率化をさらに図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う半導体集積回路装置の構成を示すブロック図である。
【図２】実施の形態２に従う半導体集積回路装置の構成を示すブロック図である。
【図３】実施の形態２の変形例１に従う半導体集積回路装置の構成を示す回路図である。
【図４】実施の形態２の変形例２に従う半導体集積回路装置の構成を示す回路図である。
【図５】実施の形態２およびその変形例に従う半導体集積回路装置における論理演算部からのテスト出力データの評価について整理した図である。
【図６】従来の半導体集積回路装置に対する動作テスト構成を説明するブロック図である。
【符号の説明】
１００，１０１，１０２，１０３　半導体集積回路装置、１１０　共通データ入力端子、１２０　共通信号入力端子、１６０，１６１，１６２　論理演算部、１７０，１７２，１７５　論理ゲート、３００　ＬＳＩテスタ、３１０　テストパターン生成ツール、３２０　テストパターンメモリ、３３０　期待値メモリ、３４０　期待値評価ツール、ＣＢ（１）〜ＣＢ（ｍ）　回路ブロック、ＣＳＷ　切換制御信号、ＥＸＤ　期待値データ群、ＬＧ，ＬＧ１ａ，ＬＧ１ｂ，ＬＧ１ｃ，ＬＧ２ａ，ＬＧ２ｂ，ＬＧ２ｃ，ＬＧｍａ，ＬＧｍｂ，ＬＧｍｃ　ロジック回路、ＳＣ　スキャンセル、ＳＩＴ（１）〜ＳＩＴ（ｍ）　スキャン入力端子、ＳＬＴ（１）〜ＳＬＴ（ｍ）　セレクタ、ＳＯＴ（１）〜ＳＯＴ（ｍ）　スキャン出力端子、ＴＤＯ（１）〜ＴＤＯ（ｍ），ＴＤＯａ，ＴＤＯｂ，ＴＤＯｃ　テスト出力データ、ＴＰＤ　テストパターンデータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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