(57)【要約】      （修正有）【課題】パルス駆動方式の蛍光表示管駆動回路の信頼性を向上する。【解決手段】蛍光表示管のフィラメントをパルス駆動するための蛍光表示管駆動回路において、外部から受信するデータに基づき、前記フィラメントをパルス駆動するためのパルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定可能とするフィラメントパルス制御手段を備えることを特徴とする蛍光表示管駆動回路。【選択図】      図１
2004294727.tif 000002
【特許請求の範囲】
【請求項１】
蛍光表示管のフィラメントをパルス駆動するための蛍光表示管駆動回路において、
外部から受信するデータに基づき、前記フィラメントをパルス駆動するためのパルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定可能とするフィラメントパルス制御手段を備えることを特徴とする蛍光表示管駆動回路。
【請求項２】
前記外部から受信するデータは、前記パルス駆動信号のパルス幅を設定するためのパルス幅データを有し、
前記フィラメントパルス制御手段は、
前記受信したパルス幅データに対応したパルス幅を有する前記パルス駆動信号を生成することを特徴とする請求項１に記載の蛍光表示管駆動回路。
【請求項３】
前記外部から受信するデータは、前記パルス駆動信号のパルス周期を設定するためのパルス周期データを有し、
前記フィラメントパルス制御手段は、
前記受信したパルス周期データに対応したパルス周期を有する前記パルス駆動信号を生成することを特徴とする請求項１又は２に記載の蛍光表示管駆動回路。
【請求項４】
前記外部から受信するデータは、前記パルス駆動信号のパルス幅を設定するためのパルス幅データと、前記パルス駆動信号のパルス周期を設定するためのパルス周期データと、を有し、
前記フィラメントパルス制御手段は、
前記受信したパルス幅データに対応したパルス幅の期間、前記パルス駆動信号を一方のレベルとし、前記受信したパルス周期データに対応したパルス周期のうち、前記パルス幅以外の期間、前記パルス駆動信号を他方のレベルとすることにより、前記パルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定することを特徴とする請求項１に記載の蛍光表示管駆動回路。
【請求項５】
前記フィラメントパルス制御手段は、
前記パルス幅データと基準クロック信号に基づくカウント値とを比較する第１の比較手段と、
前記パルス周期データと基準クロック信号に基づくカウント値とを比較する第２の比較手段と、
基準クロック信号を所定分周して前記カウント値を生成するとともに、前記第１の比較手段又は前記第２の比較手段における比較結果が一致した場合に、前記カウント値がリセットされるカウンタ手段と、
前記第１の比較手段における比較結果が一致した場合に、前記パルス駆動信号を一方のレベルとし、前記第２の比較手段における比較結果が一致した場合に、前記パルス駆動信号を他方のレベルとする手段と、
を有することを特徴とする請求項４に記載の蛍光表示管駆動回路。
【請求項６】
前記蛍光表示管駆動回路は、半導体集積回路であり、前記パルス駆動信号に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を外部に接続可能とすることを特徴とする請求項１乃至５のいずれかに記載の蛍光表示管駆動回路。
【請求項７】
前記パルス駆動信号に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を有することを特徴とする請求項１乃至５のいずれかに記載の蛍光表示管駆動回路。
【請求項８】
前記蛍光表示管駆動回路は、半導体集積回路であり、前記スイッチング素子を外部に接続可能とすることを特徴とする請求項７に記載の蛍光表示管駆動回路。
【請求項９】
前記蛍光表示管駆動回路は、前記スイッチング素子を集積化した半導体集積回路であることを特徴とする請求項７に記載の蛍光表示管駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フィラメントのパルス駆動方式を用いた蛍光表示管駆動回路に関する。
【０００２】
【従来の技術】
蛍光表示管（Ｖａｃｕｕｍ  ｆｌｕｏｒｅｓｃｅｎｔ  Ｄｉｓｐｌａｙ、以下、ＶＦＤと称す）は、真空容器の中で、フィラメントと呼ばれる直熱形カソードに電圧を印加してフィラメントを発熱させることにより熱電子を放出させ、その熱電子をグリッドにて加速させてアノード（セグメント）上の蛍光体に衝突発光させることにより所望のパターンを表示する自発光型の表示デバイスのことである。ＶＦＤは、視認性、多色化、低動作電圧、信頼性（耐環境性）などの面において優れた特徴を有しており、自動車用、家電用、民生用など様々な用途・分野において利用されている。
【０００３】
また、ＶＦＤについては、フィラメントに電圧を印加する方式の一つとして、パルス駆動方式が提案されている。パルス駆動方式とは、フィラメントの通常の定格電圧と比べてかなり高い直流電圧をチョッピングしたパルス電圧（以下、フィラメントパルス電圧と称す）をフィラメントに印加する方式のことであり、輝度傾斜の小さな発光状態が得られるなどの特徴を有する。
【０００４】
図８は従来のパルス駆動方式を説明する図である。同図に示すように従来のパルス駆動方式では、外部発振器３０、又はフィラメント１１を駆動する素子を内蔵若しくは外部に接続したマイコンなどの外部コントローラ４０において、一定のデューティー比を有するフィラメントパルス電圧を、基準クロック信号（外部発振器３０の場合は発振クロック、外部コントローラ４０の場合はシステムクロック）に基づいて設定し、フィラメント１１に対して印加し続けることになる。
なお、上述した外部発振器３０や外部コントローラ４０などの、従来のパルス駆動方式を用いたＶＦＤ駆動回路としては、例えば、以下に示す特許文献１に開示された技術がある。
【０００５】
【特許文献１】
特開２００２−１０８２６３号公報
【０００６】
【発明が解決しようとする課題】
ところで、フィラメントパルス電圧は、従来のＶＦＤ駆動回路にて、一定のデューティー比にてフィラメントに印加されるように設定されつつも、フィラメントを駆動する素子のバラツキや温度特性、さらにはフィラメント電源電圧の変動などによって、デューティー比の変動を招くことになる。また、その変動によって、フィラメントパルス電圧の実効値が、その定格値に対して規定される許容範囲内（例えば、定格値±１０％程度）から外れてしまい、ＶＦＤ表示における輝度品位の低下や、フィラメントを劣化させて寿命を短くするといった問題が生じていた。
【０００７】
そこで、近年、ＶＦＤ駆動回路に対して更なる信頼性向上の要求が高まってきており、上述した問題に対処するために、フィラメントパルス電圧のデューティー比を、適宜なタイミングにて、きめ細かく調整する（分解能を向上させる）仕組みを備えることが要請されている。なお、従来のＶＦＤ駆動回路では、フィラメントパルス電圧を設定するための基準クロック信号の周波数を高く設定することによって、フィラメントパルス電圧のデューティー比調整に関する分解能を向上することができる。
【０００８】
しかしながら、従来のＶＦＤ駆動回路では、フィラメントパルス電圧のデューティー比調整に関する分解能を向上させるために、基準クロック信号の周波数をあまりにも高く設定すると、消費電力が大きくなるとともに、ラジオ等の装置に妨害を与えるノイズを発生する等の問題が生じることになる。その一方で、基準クロック信号の周波数を低く設定する（周期を長くする）と、フィラメントパルス電圧の周波数も同様に低くなる。そのために、フィラメントパルス電圧の周波数が可聴帯域内（一般的に２０ＫＨｚ以下となる）に入ってしまい、フィラメントより音ノイズを発生させるという問題が生じることになる。
本発明は、以上のような経緯に基づいてなされたものであり、パルス駆動方式の蛍光表示管駆動回路の信頼性を向上させることを目的とする。
【０００９】
【課題を解決するための手段】
前記課題を解決するための主たる本発明は、蛍光表示管のフィラメントをパルス駆動するための蛍光表示管駆動回路において、外部から受信するデータに基づき、前記フィラメントをパルス駆動するためのパルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定可能とするフィラメントパルス制御手段を備えることである。
【００１０】
本発明に係る蛍光表示管駆動回路は、上記のような特徴を有することによって、パルス駆動信号（すなわち、フィラメントパルス電圧）のデューティー比を、適宜なタイミングにて、きめ細かく調整することが可能となる。このことは、フィラメントパルス電圧のデューティー比の変動に起因した、蛍光表示管の輝度品位の低下やフィラメントの劣化などを抑制できるので、蛍光表示管駆動回路の信頼性を向上させることができる。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかにする。
【００１１】
【発明の実施の形態】
＝＝＝  開示の概要  ＝＝＝
以下の開示により、少なくとも次のことが明らかにされる。
蛍光表示管のフィラメントをパルス駆動するための蛍光表示管駆動回路において、外部から受信するデータに基づき、前記フィラメントをパルス駆動するためのパルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定可能とするフィラメントパルス制御手段を備えることを特徴とする蛍光表示管駆動回路。
【００１２】
このように、本発明に係る蛍光表示管駆動回路では、パルス駆動信号（すなわち、フィラメントパルス電圧）のデューティー比を、外部から受信するデータに基づき、適宜なタイミングにて、きめ細かく調整することが可能となる。このことは、フィラメントパルス電圧のデューティー比の変動に起因した、蛍光表示管の輝度品位の低下やフィラメントの劣化などを抑制できるので、蛍光表示管駆動回路の信頼性を向上させることができる。なお、本発明の他の好ましい態様を以下に記載する。
【００１３】
本発明の第２の態様について、前記外部から受信するデータは、前記パルス駆動信号のパルス幅を設定するためのパルス幅データを有し、前記フィラメントパルス制御手段は、前記受信したパルス幅データに対応したパルス幅を有する前記パルス駆動信号を生成する。
なお、上述したパルス幅データとは、例えば、後述の４ビットのシリアルデータＷｎ（Ｗ０〜Ｗ３）である。また、パルス駆動信号のデューティー比調整、特にパルス幅データの設定が所望の分解能を達成するように、上述したシリアルデータＷｎのビット数を適切な値に設定することが可能である。すなわち、本発明に係る蛍光表示管駆動回路は、外部から受信する上述したパルス幅データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス幅をきめ細かく設定することが可能である。
【００１４】
本発明の第３の態様について、前記外部から受信するデータは、前記パルス駆動信号のパルス周期を設定するためのパルス周期データを有し、前記フィラメントパルス制御手段は、前記受信したパルス周期データに対応したパルス周期を有する前記パルス駆動信号を生成する。
なお、上述したパルス周期データとは、例えば、後述の７ビットのシリアルデータＣｎ（Ｃ０〜Ｃ６）である。また、パルス駆動信号のデューティー比調整、特にパルス周期データの設定が所望の分解能を達成するように、上述したシリアルデータＣｎのビット数を適切な値に設定することが可能である。すなわち、本発明に係る蛍光表示管駆動回路において、外部から受信する上述したパルス周期データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス周期をきめ細かく設定することが可能である。
【００１５】
また、好ましくは、本発明に係る蛍光表示管駆動回路において、外部から受信する上述したパルス幅データ及びパルス周期データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス幅及びパルス周期をきめ細かく設定することが可能である。なお、このような本発明に係る蛍光表示管駆動回路の態様としては、以下の第４及び第５の態様となる。
【００１６】
本発明の第４の態様について、前記外部から受信するデータは、前記パルス駆動信号のパルス幅を設定するためのパルス幅データと、前記パルス駆動信号のパルス周期を設定するためのパルス周期データと、を有し、前記フィラメントパルス制御手段は、前記受信したパルス幅データに対応したパルス幅の期間、前記パルス駆動信号を一方のレベルとし、前記受信したパルス周期データに対応したパルス周期のうち、前記パルス幅以外の期間、前記パルス駆動信号を他方のレベルとすることにより、前記パルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定する。
【００１７】
本発明の第５の態様について、前記フィラメントパルス制御手段は、前記パルス幅データと基準クロック信号に基づくカウント値とを比較する第１の比較手段と、前記パルス周期データと基準クロック信号に基づくカウント値とを比較する第２の比較手段と、基準クロック信号を所定分周して前記カウント値を生成するとともに、前記第１の比較手段又は前記第２の比較手段における比較結果が一致した場合に、前記カウント値がリセットされるカウンタ手段と、前記第１の比較手段における比較結果が一致した場合に、前記パルス駆動信号を一方のレベルとし、前記第２の比較手段における比較結果が一致した場合に、前記パルス駆動信号を他方のレベルとする手段と、を有する。
【００１８】
本発明の第６の態様について、前記蛍光表示管駆動回路は、半導体集積回路であり、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を外部に接続可能とする。
なお、上述したスイッチング素子とは、例えば、Ｐｃｈ−ＭＯＳ型ＦＥＴやＮｃｈ−ＭＯＳ型ＦＥＴであり、本発明に係る蛍光表示管駆動回路は、このようなスイッチング素子を外部に接続可能とするインタフェース（後述のＦＰＣＯＮ端子）を備えるようにしてもよい。
【００１９】
本発明の第７の態様について、前記パルス駆動信号に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を有する。
【００２０】
このように、本発明では、本発明に係る蛍光表示管駆動回路を用いた様々なアプリケーション回路（例えば、蛍光表示管モジュール）に対して、上述したスイッチング素子を備えるようにしてもよい。好ましくは、前記蛍光表示管駆動回路は、半導体集積回路であり、前記スイッチング素子を外部に接続可能としてもよいし（本発明の第８の態様）、前記蛍光表示管駆動回路は、前記スイッチング素子を集積化した半導体集積回路としてもよい（本発明の第９の態様）。
【００２１】
＝＝＝  実施例  ＝＝＝
以下、本発明の実施の形態を図面に基づいて具体的に説明する。
【００２２】
＜システム構成＞
図１は、本発明に係る一実施形態であるパルス駆動方式のＶＦＤ駆動回路２０を含めたシステムの概略構成図である。以下では、同図に示すように、グリッド電極１２及びセグメント電極１３の駆動をダイナミック駆動方式とし、グリッド電極１２を駆動するためのグリッド駆動信号のデューティーサイクル（パルス幅／繰り返し周期）が”１／２”であり（すなわち、グリッド（桁数）が２桁）、”９０”セグメント出力に対応したＶＦＤ駆動回路２０に関して、本発明を実施した場合について説明する。なお、本発明に係るＶＦＤ駆動回路２０は、上述したグリッド数（２桁）及びセグメント数（９０セグメント）に限定されるものではなく、また、グリッド電極１２及びセグメント電極１３の駆動を、ダイナミック駆動方式又はスタティック駆動方式の少なくともいずれかを組み合わせた駆動方式としてもよい。例えば、スタティック駆動方式を採用した場合には、セグメント数分のセグメント電極１３と、一つのグリッド電極１２にて全ての桁表示を行う。この場合、一つのグリッド電極１２には、一定の電圧（グリッド電圧）が印加される。
【００２３】
なお、上述したダイナミック駆動方式及びスタティック駆動方式の概要としては、例えば、産業図書発行の「ディスプレイ技術シリーズ  蛍光表示管」１５４頁〜１５８頁に記載されている。
【００２４】
まず、ＶＦＤ駆動回路２０の周辺回路に関して、ＶＦＤ１０、外部発振器３０、外部コントローラ４０、スイッチング素子５０を順に説明する。
ＶＦＤ１０は、フィラメント１１、グリッド電極１２、セグメント（アノード）１３によって構成される。フィラメント１１は、ＶＦＤ駆動回路２０からスイッチング素子５０を介して、パルス駆動方式に基づきフィラメントパルス電圧が供給されることによって加熱され、熱電子を放出する。グリッド電極１２は、桁選択用の電極として作用し、フィラメント１１から放出された熱電子を加速もしくは遮断する。セグメント電極１３は、セグメント選択用の電極として作用する。なお、セグメント電極１３の表面上には、表示すべきパターンの形状にて蛍光体が塗布されており、グリッド１２にて加速された熱電子を、その蛍光体に衝突発光させることによって、所望のパターンが表示される。
【００２５】
また、ＶＦＤ１０では、グリッド１２電極からは各桁ごとに独立して別々にリード線が引き出される一方、セグメント電極１３からは各桁ごとに対応するセグメントどうしを共通に内部接続してリード線が引き出される。これらのグリッド電極１２及びセグメント電極１３から引き出されたリード線は、それぞれＶＦＤ駆動回路２０の対応する出力端子（グリッド出力端子はＧ１〜Ｇ２、セグメント出力端子はＳ１〜Ｓ４５）と接続される。
【００２６】
外部発振器３０は、抵抗Ｒや容量素子Ｃなどによって構成されるＲＣ発振手段であり、ＶＦＤ駆動回路２０の発振器用端子（ＯＳＣＩ端子、ＯＳＣＯ端子）と接続されることにより、ＲＣ発振回路を構成する。なお、外部発振器３０は、固有の発振周波数を有する水晶振動子やセラミック振動子などとし、自走発振手段としての水晶又はセラミック発振回路を構成するようにしてもよい。また、外部発振器３０は、他走発振用のクロック信号をＶＦＤ駆動回路２０に供給する他走発振手段としてもよい。
【００２７】
外部コントローラ４０は、ＶＦＤ駆動素子を含まないマイコンなどであり、シリアルデータ転送用のデータバスを介してＶＦＤ駆動回路２０と接続されており、所定のデータ転送フォーマットにて、ＶＦＤ１０を駆動するために必要な信号をＶＦＤ駆動回路２０に送信する。なお、外部コントローラ４０とＶＦＤ駆動回路２０との間のデータ転送としては、上述したシリアルデータ転送に限らず、パラレルデータ転送としてもよい。
【００２８】
スイッチング素子５０は、ＰｃｈのＭＯＳ型ＦＥＴであり、そのゲート端子が、後述するパルス駆動信号を出力するＶＦＤ駆動回路２０のＦＰＣＯＮ端子と接続されている。なお、スイッチング素子５０としては、例えば、ＮｃｈのＭＯＳ型ＦＥＴによる構成としてもよいし、ＮｃｈのＭＯＳ型ＦＥＴとＰｃｈのＭＯＳ型ＦＥＴを組み合わせた構成としてもよい。また、スイッチング素子５０は、ＶＦＤ駆動回路２０のＦＰＣＯＮ端子から供給されるパルス駆動信号に応じてオン／オフ（スイッチング）動作することによって、フィラメント電源電圧ＶＦＬから、ＶＦＤ１０のフィラメント１１に印加するフィラメントパルス電圧を生成する。
【００２９】
なお、図１に示されているＶＦＤ駆動回路２０の入力端子としてのＦＰＲ端子は、スイッチング素子５０の入出力特性に応じて、ＦＰＣＯＮ端子から出力されるパルス駆動信号の極性を設定するものであり、例えば、図１に示すように、スイッチング素子５０にＰｃｈ−ＭＯＳ型ＦＥＴを採用した場合には、ＦＰＲ端子に電源電圧ＶＤＤ（”Ｈ”固定）を接続する。また、スイッチング素子５０にＮｃｈ−ＭＯＳ型ＦＥＴを採用した場合には、ＦＰＲ端子を接地（”Ｌ”固定）する。
【００３０】
図２は、外部コントローラ４０とＶＦＤ駆動回路２０との間のデータ転送フォーマットについてのタイミングチャートである。同図に示すように、データ転送フォーマットとしては、グリッド電極Ｇ１に関するシーケンス（以下、Ｇ１シーケンスと称す）と、グリッド電極Ｇ２に関するシーケンス（以下、Ｇ２シーケンスと称す）と、を有する。なお、データ転送フォーマットとしては、前述したフォーマットに限定されるものではなく、例えば、Ｇ１シーケンス及びＧ２シーケンスを一回のシーケンスにて実行してもよい。
【００３１】
以下、Ｇ１シーケンス及びＧ２シーケンスについて概略的に説明する。
まず、Ｇ１シーケンスにおいて、外部コントローラ４０は、同期クロック信号ＣＬと併せてＶＦＤ駆動回路２０に付与されたバスアドレス（８ビット）をＶＦＤ駆動回路２０に送信する。ＶＦＤ駆動回路２０は、受信したバスアドレスが自身に付与されたバスアドレスか否かを識別する。そして、自身のバスアドレスであると識別すると、外部コントローラ４０から受信したバスアドレスに付帯して送信される制御命令（後述のコントロールデータなど）を、自身への制御命令として受け付ける。このように、バスアドレスとは、個々のＩＣに付与された固有のアドレスのことであり、外部コントローラ４０と複数のＩＣが同一のバスライン上に接続された実施形態において、外部コントローラ４０が、同一のバスライン上の複数のＩＣを制御するために用いられる。
【００３２】
つぎに、外部コントローラ４０は、チップイネーブル信号ＣＥをアサート（Ｈレベルとする）してＶＦＤ駆動回路２０をイネーブル（選択）状態とし、引き続いて、グリッド電極Ｇ１に関する４５ビットの表示データ（Ｄ１〜Ｄ４５）、ＶＦＤ駆動回路２０の各制御に用いられる１６ビットのコントロールデータ等を送信する。なお、１６ビットのコントロールデータは、輝度調整を行うためのディマー調整データ（ＤＭ０〜ＤＭ９）、グリッド識別子ＤＤ（例えば、グリッド電極Ｇ１の場合は”１”、グリッド電極Ｇ２の場合は”０”とする）等を有する。この後、外部コントローラ４０は、チップイネーブル信号ＣＥをネゲート（Ｌレベルとする）し、ＶＦＤ駆動回路２０をディゼーブル（非選択）状態にするとともに、同期クロック信号ＣＬの送信を停止し、Ｇ１シーケンスを完結する。
【００３３】
一方、Ｇ２シーケンスでは、上述したＧ１シーケンスと同様な手順にて、グリッド電極Ｇ２に関する４５ビットの表示データ（Ｄ４６〜Ｄ９０）が送信される。なお、Ｇ２シーケンスにおいて、ＶＦＤ駆動回路２０に送信されるコントロールデータとしては、後述する７ビットのパルス周期データＣｎ（Ｃ０〜Ｃ６）及び４ビットのパルス幅データＷｎ（Ｗ０〜Ｗ３）などを有する。
【００３４】
＜ＶＦＤ駆動回路＞
図３は、本発明に係るパルス駆動方式のＶＦＤ駆動回路２０のブロック図である。
ＶＦＤ駆動回路２０は、インタフェース部２０１、発振回路２０２、分周回路２０３、タイミング発生器２０４、シフトレジスタ２０５、コントロールレジスタ２０６、ラッチ回路２０７、マルチプレクサ２０８、セグメントドライバ２０９、グリッドドライバ２１０、ディマー制御手段２１１、フィラメントパルス制御手段２１２と、を有する。
【００３５】
インタフェース部２０１は、外部コントローラ４０との間において、図２に示したようなデータの送受信を行うインタフェース手段である。
発振回路２０２は、外部発振器３０が発振器用端子と接続されることによって、ＶＦＤ駆動回路２０に関する基準クロック信号を生成する。この基準クロック信号は、分周回路２０３によって所定の分周数に分周され、タイミング発生器２０４に供給される。なお、基準クロック信号（発振クロック）の周波数は、フィラメント１１にて音ノイズが発生しないように可聴帯域以上にするとともに、ＶＦＤ駆動回路２０の消費電力やラジオノイズなどの影響を鑑みて、所定の上限周波数以下となるように設定する。
【００３６】
タイミング発生器２０４は、分周回路２０３から供給された信号に基づいて、グリッド電極１２を駆動するための信号（以下、グリッド駆動信号と称す）のタイミング等を決定する信号（以下、基準信号Ａ）や、フィラメントパルス制御手段２１２において、後述するパルス駆動信号のタイミング等を決定する信号（以下、基準信号Ｂ）などを出力する。
【００３７】
シフトレジスタ２０５は、上述したＧ１又はＧ２シーケンスごとにインタフェース部２０１にて受信した、４５ビットの表示データ、１６ビットのコントロールデータ（ディマー調整データ、パルス幅データ、パルス周期データ、グリッド識別子ＤＤなどを含む）をパラレルデータに変換し、コントロールレジスタ２０６、ラッチ回路２０７、フィラメントパルス制御手段２１２などに供給する。
【００３８】
コントロールレジスタ２０６は、シフトレジスタ２０５から供給される３２ビット（１６ビット×２）のコントロールデータを格納する。なお、コントロールレジスタ２０６に格納されたコントロールデータについて、それに含まれるディマー調整データは、ディマー制御手段２１１に供給される。
ラッチ回路２０７は、シフトレジスタ２０５から供給された、グリッド電極Ｇ１に関しての４５ビットの表示データ及びグリッド電極Ｇ２に関しての４５ビットの表示データを保持する（すなわち、９０ビットの表示データを保持することになる）。
【００３９】
マルチプレクサ２０８は、グリッド電極Ｇ１〜Ｇ２それぞれを駆動するタイミングにて、ラッチ回路２０７にて保持されている９０ビットの表示データから、駆動する方のグリッド電極１２に関する４５ビットの表示データを選択し、セグメントドライバ２０９に供給する。
セグメントドライバ２０９は、マルチプレクサ２０８にて選択・供給された４５ビットの表示データに基づいて、セグメント電極Ｓ１〜Ｓ４５を駆動するための信号（以下、セグメント駆動信号と称す）を形成し、セグメント電極Ｓ１〜Ｓ４５に出力する。
グリッドドライバ２１０は、タイミング発生器２０４から供給される基準信号Ａに基づいて、グリッド駆動信号を形成し、グリッド電極Ｇ１〜Ｇ２に出力する。
【００４０】
ディマー制御手段２１１は、コントロールレジスタ２０６から供給される輝度調整用のディマー調整データに基づき、上述したセグメント駆動信号やグリッド駆動信号のデューティー比を調整する。
フィラメントパルス制御手段２１２は、タイミング発生器２０４から供給される基準信号Ｂに基づいて、フィラメント１１をパルス駆動するためのパルス駆動信号を形成し、ＦＰＣＯＮ端子を介してスイッチング素子５０に出力する。また、フィラメントパルス制御手段２１２は、ＦＰＲ端子から供給される信号に基づいて、パルス駆動信号の極性を設定する。例えば、ＦＰＲ端子を”Ｌ”固定とした場合、パルス駆動信号は、図４に示すような波形となる。
【００４１】
なお、本発明に係るＶＦＤ駆動回路２０では、フィラメントパルス制御手段２１２において、外部コントローラ４０から受信するパルス幅データ及びパルス周期データに基づいて、パルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定することができる。以下、本発明に係るフィラメントパルス制御手段２１２の一実施形態について説明する。
【００４２】
＜フィラメントパルス制御手段＞
まず、本発明に係るＶＦＤ駆動回路２０において、外部コントローラ４０から受信するパルス幅データ、パルス周期データの一実施形態を、それぞれ図５、図６を用いて説明する。
【００４３】
＝＝＝  パルス幅データ  ＝＝＝
図５は、本発明に係るパルス幅データの設定に関する対照表である。
同図に示すように、外部コントローラ４０から送信するパルス幅データは、例えば、Ｗ０をＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）とする４ビットのシリアルデータＷｎ（Ｗ０〜Ｗ３）となる。外部コントローラ４０は、この４ビットのシリアルデータＷｎ（Ｗ０〜Ｗ３）をパルス幅データとして、上述したＧ２シーケンスにて送信する１６ビットのコントロールデータに含めて、ＶＦＤ駆動回路２０に送信する。
【００４４】
一方、パルス幅データ（Ｗ０〜Ｗ３）は、パルス駆動信号のパルス幅の設定値と対応づけされており、ＶＦＤ駆動回路２０にてパルス幅の設定値にデコード化されることになる。なお、パルス幅の設定値は、例えば、ＶＦＤ駆動回路２０の発振回路２０２において生成される基準クロック信号の周期（１／ｆｏｓｃ（基準クロック信号の周波数））を基準とした値としてもよい。この場合、パルス駆動信号のパルス幅は、”パルス幅の設定値／ｆｏｓｃ”によって算定された値となる。
【００４５】
なお、同図によると、一設計手段として、パルス幅データ（Ｗ０〜Ｗ３）が”００００”となる場合にパルス幅の設定を禁止しているが、例えば、パルス幅データ（Ｗ０〜Ｗ３）が”００００”から、パルス幅の設定値を割り当てるようにしてもよい。
また、パルス幅データとしてのシリアルデータＷｎのビット数は、上述した４ビットに限らず、パルス駆動信号のパルス幅設定が所望の分解能となるように適切な値に設定されることになる。
【００４６】
このようにして、本発明に係るＶＦＤ駆動回路では、外部から受信するパルス幅データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス幅をきめ細かく設定することが可能となる。
【００４７】
＝＝＝  パルス周期データ  ＝＝＝
図６は、本発明に係るパルス周期データに関する対照表である。
同図に示すように、外部コントローラ４０からパルス周期データとして送信するデータとしては、例えば、Ｃ０をＬＳＢとする７ビットのシリアルデータ（Ｃ０〜Ｃ６）となる。なお、外部コントローラ４０は、この７ビットのシリアルデータ（Ｃ０〜Ｃ６）をパルス周期データとして、上述したＧ２シーケンスにて送信する１６ビットのコントロールデータに含めて、ＶＦＤ駆動回路２０に送信する。
【００４８】
一方、パルス周期データ（Ｃ０〜Ｃ６）は、パルス駆動信号のパルス周期の設定値と対応づけさせており、ＶＦＤ駆動回路２０にてパルス周期の設定値にデコード化されることになる。なお、パルス周期の設定値は、ＶＦＤ駆動回路２０の発振回路２０２において生成される基準クロック信号の周期（１／ｆｏｓｃ（基準クロック信号の周波数））を基準とした値としてもよい。この場合、パルス駆動信号のパルス周期は、”パルス周期の設定値／ｆｏｓｃ”によって算定された値となる。
【００４９】
なお、同図によると、一設計手段として、バイナリデータ（Ｃ０〜Ｃ６）が”００００”及び”１１１１”となる場合にパルス周期の設定を禁止するようにしているが、例えば、バイナリデータ（Ｃ０〜Ｃ６）が”００００”から、パルス周期の設定値を割り当てるようにしてもよい。
また、パルス周期データとしてのシリアルデータＣｎのビット数は、上述した７ビットに限らず、パルス駆動信号のパルス周期設定が、所望の分解能を達成するように適切な値に設定されることになる。
【００５０】
このようにして、本発明に係るＶＦＤ駆動回路では、外部から受信するパルス周期データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス周期をきめ細かく設定することが可能となる。
【００５１】
＝＝＝  回路構成  ＝＝＝
図７は、本発明に係る一実施形態としてのフィラメントパルス制御手段２１２の回路構成図である。なお、図７に示すフィラメントパルス制御手段２１２は、図５に示したパルス幅の設定と、図６に示したパルス周期の設定を実現するための一回路構成である。
【００５２】
フィラメントパルス制御手段２１２は、図７に示すように、第１の比較手段７１と、第２の比較手段７２と、カウンタ手段７３と、パルス駆動信号生成手段７７と、を有する。
【００５３】
第１の比較手段７１は、外部コントローラ４０から受信するパルス幅データ（Ｗ０〜Ｗ３）と、カウンタ手段７３の出力としての基準クロック信号に基づくカウント値（１Ｔ〜４Ｔ）と、を比較する手段であり、例えば、４つのＥｘ（Ｅｘｃｌｕｓｉｖｅ）ＮＯＲ素子と、１つのＡＮＤ素子によって構成される。すなわち、第１の比較手段７１は、それぞれのＥｘ−ＮＯＲ素子において、パルス幅データ（Ｗ０〜Ｗ３）とカウント値（１Ｔ〜４Ｔ）との間の対応するビット比較の結果が一致となる場合には、ＡＮＤ素子から”１”を出力する。また、いずれかのＥｘ−ＮＯＲ素子にて、ビット比較の結果が不一致となる場合には、ＡＮＤ素子の出力は”０”となる。
【００５４】
なお、図７によると、第１の比較手段７１は、上述した構成以外に、１つの３入力（負論理）ＡＮＤ素子を有する。このＡＮＤ素子は、回路規模を抑えるためにカウンタ手段７３を第２の比較手段７２と共用させた結果、カウント値（５Ｔ〜７Ｔ）に関する比較動作を無効とするためのものである。また、第１の比較手段７１は、上述した構成に限定されるものではなく、パルス幅データ（Ｗ０〜Ｗ３）とカウント値（１Ｔ〜４Ｔ）とを比較し、その結果を出力する（例えば、一致した場合に”１”を出力）ゲート回路でさえあればよく、また、パルス幅データのビット値に応じて、そのゲート回路の構成素子の個数等が変更されることになる。
【００５５】
第２の比較手段７２は、外部コントローラ４０から受信するパルス周期データ（Ｃ０〜Ｃ６）と、後述のカウンタ手段７３の出力としての基準クロック信号に基づくカウント値（１Ｔ〜７Ｔ）と、を比較する手段であり、例えば、７つのＥｘ（Ｅｘｃｌｕｓｉｖｅ）ＮＯＲ素子と、１つのＡＮＤ素子によって構成される。すなわち、第２の比較手段７２は、それぞれのＥｘ−ＮＯＲ素子において、パルス周期データ（Ｃ０〜Ｃ６）とカウント値（１Ｔ〜７Ｔ）との間の対応するビット比較が一致となる場合には、ＡＮＤ素子から”１”を出力する。また、いずれかのＥｘ−ＮＯＲ素子にて、ビット比較が不一致となる場合には、ＡＮＤ素子の出力は”０”となる。
【００５６】
なお、第２の比較手段７２は、上述した構成に限定されるものではなく、パルス幅データ（Ｃ０〜Ｃ６）とカウント値（１Ｔ〜７Ｔ）とを比較し、その結果を出力する（例えば、一致した場合に”１”を出力）ゲート回路でさえあればよく、また、パルス周期データのビット値に応じて、そのゲート回路の構成素子の個数等が変更されることになる。
【００５７】
カウンタ手段７３は、発振回路２０２にて生成された基準クロック信号を７分周して、カウント値（１Ｔ〜７Ｔ）を生成するとともに、第１の比較手段７１又は第２の比較手段７２におけるビット比較の結果が一致した場合に（例えば、第１の比較手段７１又は第２の比較手段７２におけるＡＮＤ素子の出力が”１”）、カウント値（１Ｔ〜７Ｔ）がリセットされる手段である。
【００５８】
上述したカウンタ手段７３としては、例えば、図７に示すように、７つのリセット端子付きＴフリップフロップを直列に接続した分周回路によって実現することができる。なお、カウンタ手段７３は、Ｔフリップフロップ以外に様々なフリップフロップ素子（例えば、ＤフリップフロップやＪＫフリップフロップなど）を用いたゲート回路にて構成可能であり、また、パルス幅又はパルス周期の少なくともいずれか一方の設定に関して必要とされる分解能に応じて、基準クロック信号の分周数が変更されるとともに、そのゲート回路の構成素子の個数等が変更されることになる。
【００５９】
パルス駆動信号生成手段７７は、第１の比較手段７１における各ビット比較の結果が全て一致した場合に、パルス駆動信号を一方のレベル（例えば、”０”）とし、第２の比較手段７２における各ビット比較の結果が全て一致した場合に、パルス駆動信号を他方のレベル（例えば、”１”）とする手段であり、例えば、図７に示すように、Ｄフリップフロップ７４、７５と、ＲＳフリップフロップ７６によって構成される。
【００６０】
＝＝＝  回路動作  ＝＝＝
以下、フィラメントパルス制御手段２１２の動作を、図４を用いて概略的に説明する。
まず、図４に示す時刻Ｔ０において、カウンタ手段７３は、自身の出力としてのカウンタ値（１Ｔ〜７Ｔ）の各ビットが”０”の状態（以下、リセット状態と称す）にあるものとする。カウンタ手段７３は、この状態から、１２８（２の７乗）進カウンタとして、基準クロック信号に基づいてカウンタ値（１Ｔ〜７Ｔ）を順次インクリメントする。
【００６１】
つぎに、図４に示す時刻Ｔ１では、第２の比較手段７２において、カウンタ手段７３の出力としてのカウント値（１Ｔ〜７Ｔ）と、外部コントローラ４０から受信するパルス周期データ（Ｃ０〜Ｃ６）とが一致し、Ｄフリップフロップ７４に対して”１”を出力する。そして、基準クロック信号の立ち上がりによって、Ｄフリップフロップ７４、ＲＳフリップフロップ７６にて、順次”１”がセットされるとともに、パルス駆動信号は、”０”レベルから”１”レベルに切り替わる。
なお、Ｄフリップフロップ７４にて”１”がセットされると、カウンタ手段７３のカウンタ値（１Ｔ〜７Ｔ）はリセット状態に遷移するとともに、カウンタ値（１Ｔ〜７Ｔ）のインクリメントが行われることになる。
【００６２】
つぎに、図４に示す時刻Ｔ２では、第１の比較手段７１において、カウンタ手段７３の出力としてのカウント値（１Ｔ〜４Ｔ）と、外部コントローラ４０から受信するパルス幅データ（Ｗ０〜Ｗ３）とが一致し、Ｄフリップフロップ７５に対して”１”を出力する。そして、基準クロック信号の立ち上がりによって、Ｄフリップフロップ７５に”１”がセットされるとともに、ＲＳフリップフロップ７６にて”０”がセットされるので、パルス駆動信号は、”１”レベルから”０”レベルに切り替わる。
【００６３】
このようにして、フィラメントパルス制御手段２１２は、パルス幅データに対応したパルス幅の期間、パルス駆動信号を一方のレベルとし、パルス周期データに対応したパルス周期のうち、前記パルス幅以外の期間、パルス駆動信号を他方のレベルとして、パルス駆動信号のパルス幅又はパルス周期の少なくともいずれかを設定することができる。
【００６４】
ところで、パルス駆動信号のパルス幅又はパルス周期のいずれか一方を設定する場合は、設定しない側のパルス幅データ又はパルス周期データを前の設定に用いたデータの内容に固定にするとともに、外部コントローラ４０から設定する側のパルス幅データ又はパルス周期データの更新データを受信し、その受信した更新データに基づいて、設定する側のパルス幅又はパルス周期の設定のみを更新するようにすればよい。この場合、ＶＦＤ駆動回路２０は、設定しない側のパルス幅データ又はパルス周期データを、前記更新データと併せて外部コントローラ４０から受信するようにしてもよいし、前の設定に用いたデータ内容を保持しておき、その保持しておいたデータを用いるようにしてもよい。
【００６５】
以上、本発明に係るＶＦＤ駆動回路は、パルス駆動信号（すなわち、フィラメントパルス電圧）のデューティー比を、外部コントローラから受信するデータ（パルス幅データ、パルス周期データ）に基づき、適宜なタイミングにて、きめ細かく調整することが可能となる。このことは、フィラメントパルス電圧のデューティー比の変動に起因した、ＶＦＤ１０表示における輝度品位の低下やフィラメント１１の劣化を抑制できるので、ＶＦＤ駆動回路の信頼性を向上させることができる。
【００６６】
また、パルス駆動信号を設定するための基準クロック信号の周波数が、所定の周波数帯域内（可聴帯域以上かつ所定の上限周波数以下）にあっても、本発明に係るＶＦＤ駆動回路は、パルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を、適宜なタイミングにて、きめ細かく設定することが容易なものとなる。
【００６７】
上記実施形態において、ＶＦＤ駆動回路２０を半導体集積回路とし、フィラメントパルス電圧を生成するスイッチング素子５０を外部に接続可能とするインタフェース（例えば、上述したＦＰＣＯＮ端子）を備えるようにしてもよい。
【００６８】
上記実施形態において、ＶＦＤ駆動回路２０を用いた様々なアプリケーション回路（例えば、蛍光表示管モジュール）に対して、スイッチング素子５０を備えるようにしてもよい。この場合、ＶＦＤ駆動回路２０は、半導体集積回路であり、スイッチング素子５０を外部に接続可能としてもよいし、スイッチング素子５０を集積化した半導体集積回路としてもよい。
【００６９】
【発明の効果】
本発明によれば、フィラメントのパルス駆動方式を用いた蛍光表示管駆動回路の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る一実施形態としての蛍光表示管駆動回路を含めたシステムの概略構成図である。
【図２】本発明に係る一実施形態としての外部コントローラと蛍光表示管駆動回路との間のデータ転送フォーマットについてのタイミングチャートである。
【図３】本発明に係る一実施形態としての蛍光表示管駆動回路のブロック図である。
【図４】パルス駆動信号の波形を説明する図である。
【図５】本発明に係るパルス幅データの設定に関する対照表である。
【図６】本発明に係るパルス周期データの設定に関する対照表である。
【図７】本発明に係る一実施形態としてのフィラメントパルス制御手段の回路構成図である。
【図８】従来のパルス駆動方式を説明する図である。
【符号の説明】
１０  ＶＦＤ
１１  フィラメント
１２  グリッド
１３  セグメント
２０  ＶＦＤ駆動回路
２０１  インタフェース部
２０２  発振回路
２０３  分周回路
２０４  タイミング発生器
２０５  シフトレジスタ
２０６  コントロールレジスタ
２０７  ラッチ回路
２０８  マルチプレクサ
２０９  セグメントドライバ
２１０  グリッドドライバ
２１１  ディマー制御手段
２１２  フィラメントパルス制御手段
３０  外部発振器
４０  外部コントローラ
５０  スイッチング素子
７１  第１の比較手段
７２  第２の比較手段
７３  カウンタ手段
７４  ７５  Ｄフリップフロップ
７６  ＲＳフリップフロップ
７７  パルス駆動信号生成手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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