(57)【要約】【課題】シリコン基板上のＳｉ１−ｘＧｅｘ層を用いた素子構造において、電流駆動能力の高いＭＩＳＦＥＴを含む半導体装置及びその製造方法を提供することにある。【解決手段】シリコン基板１０１上に、Ｓｉ１−ｘＧｅｘ層１０３を形成し、このＳｉ１−ｘＧｅｘ層１０３にＭＩＳＦＥＴを形成する。ソース層及びドレイン領域１０６，１０７の接合深さを、前記Ｓｉ１−ｘＧｅｘ層１０３とシリコン層とが接する面を越えないようにする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコンからなる表面領域を有する半導体基体と、
前記半導体基体上に形成されたシリコンとゲルマニウムからなる混晶半導体層と、
前記混晶半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の混晶半導体層を挟むと共に、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層に形成されたソース及びドレイン領域とを
有することを特徴とする絶縁ゲート型電界効果トランジスタを含む半導体装置。
【請求項２】
前記ソース及びドレイン領域より接合深さが浅く前記混晶半導体層に形成されたエクステンション領域を有することを特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置。
【請求項３】
前記混晶半導体層上にシリコン層が形成されていることを特徴とする請求項１又は請求項２に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置。
【請求項４】
前記混晶半導体層と、その上に形成された前記シリコン層の上に、更に、混晶半導体層とシリコン層が交互に積層化されていることを特徴とする請求項１乃至請求項３のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置。
【請求項５】
前記半導体基体と前記混晶半導体層の間に、シリコンからなるバッファー層を有することを特徴とする請求項１乃至４のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置。
【請求項６】
シリコンからなる表面領域を有する半導体基体に素子分離領域を形成し、この素子分離領域に囲まれる素子領域を形成する工程と、
前記素子領域上にシリコンとゲルマニウムからなる混晶半導体層を形成する工程と、
前記混晶半導体層上にゲート絶縁膜及びゲート電極を積層する工程と、
前記混晶半導体層において、前記ゲート絶縁膜下の混晶半導体領域を挟み、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層にソース及びドレイン領域を形成する工程とを
有することを特徴とする絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜上に前記ゲート電極を形成する工程と前記ソース及びドレイン領域を形成する工程の間に、前記混晶半導体層に前記ソース及びドレイン領域より接合深さが浅いエクステンション領域を形成する工程とを有することを特徴とする請求項６に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
【請求項８】
前記混晶半導体層を形成する工程に続いて、前記混晶半導体層上にシリコン層を形成する工程を有することを特徴とする請求項６又は請求項７に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
【請求項９】
前記混晶半導体層上に前記シリコン層を形成する工程に続いて、前記シリコン層上に、混晶半導体層と、シリコン層を、更に、交互に積層化する工程を有することを特徴とする請求項６乃至請求項８のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
【請求項１０】
前記素子分離領域を形成する工程と前記混晶半導体層を形成する工程の間に、シリコンからなるバッファー層を形成する工程を有することを特徴とする請求項６乃至９のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
【請求項１１】
前記エクステンション領域を形成する工程と、前記ソース及びドレイン領域を形成する工程との間に、
ソース及びドレイン領域を選択的に除去する工程と、
前記除去された領域に選択的に混晶半導体層を形成する工程とを
有することを特徴とする請求項６乃至１０のいずれか1項に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタを含む半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
シリコン基板を用いた集積回路の高性能化の要求に対し、その回路を構成する絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥＴと称する）の高速化が求められている。これまで、微細化技術によってＭＩＳＦＥＴのチャネル長を短くする方法が用いられてきた。更に、近年では、チャネル領域の電気伝導度を上げるため、シリコンとゲルマニウムからなる混晶半導体（以下、Ｓｉ１−ｘＧｅｘと称す）をシリコン基板に形成し、そのＳｉ１−ｘＧｅｘ層にＭＩＳＦＥＴを形成したものが知られている。
【０００３】
例えば、特許文献１には、シリコン基板上に選択エピタキシー法でＳｉ１−ｘＧｅｘ層とシリコン層を積層化し、その積層領域をＭＩＳＦＥＴとして用いる半導体装置とその製造方法が開示されている。Ｓｉ１−ｘＧｅｘ層とシリコン層を積層すると、▲１▼歪効果によるキャリア移動度の増大、▲２▼バンド構造の違いとバンド間の干渉に起因する量子井戸効果によるキャリア濃度の増大等が起るため、チャネル領域の電気伝導度をシリコン基板上に作成されたＭＩＳＦＥＴよりも大きくすることが可能になる。即ち、シリコン層を電気伝導に用いるＭＩＳＦＥＴにおいても、Ｓｉ１−ｘＧｅｘ層を電気伝導に用いるＭＩＳＦＥＴにおいても、上記の効果が得られる。また、特許文献２にはＳｉ１−ｘＧｅｘ層だけを用い、ＭＩＳＦＥＴチャネル領域の電気伝導度を大きくした半導体装置が示されている。
【０００４】
上述した特許文献１及び２に示されるＭＩＳＦＥＴのチャネル領域は、エピタキシー法で形成されたＳｉ１−ｘＧｅｘ層、若しくは、更にその上に形成されたシリコン層内に形成され、一方、ドレイン領域はＳｉ１−ｘＧｅｘ層、若しくは、更にその上に形成されたシリコン層のみならず、その下に存在するシリコン領域内にも形成されている。従って、ＭＩＳＦＥＴとしてチャネル領域を構成するＳｉ１−ｘＧｅｘ層から、ドレイン領域を構成するシリコン層へ通じる電流経路が存在する。
【０００５】
【特許文献１】
特開平１０−３２１７３３号公報（第１頁、図１）
【０００６】
【特許文献２】
特開２００１−１１９０２６号公報（第１頁、図１）
【０００７】
【発明が解決しようとする課題】
ＭＩＳＦＥＴの性能はチャネル領域の電気特性だけではなく、チャネルからドレイン側へ電流が流れる際のバリヤハイトの存在、ドレイン側電極における抵抗成分等の電気的特性にも大きく依存する。
【０００８】
上述した従来の半導体装置では、Ｓｉ１−ｘＧｅｘ層とシリコン層又はＳｉ１−ｘＧｅｘ層を用いることにより、ＭＩＳＦＥＴチャネル領域の電気伝導度を大きくすることが可能になっている。しかし、Ｓｉ１−ｘＧｅｘ層のチャネル領域から、ドレイン領域を構成するシリコン領域に至る電流経路をエネルギーバンド構造の視点からみると、図７（ａ）のエネルギーバンド構造の模式図に示すようになる。
【０００９】
即ち、チャネル領域の伝導帯はドレイン領域の伝導帯よりも低く、電子に対してポテンシャルバリヤになり、また、チャネル領域の価電子帯はドレイン領域の価電子帯よりも高く、正孔に対してポテンシャルバリヤになる。このため、ＭＩＳＦＥＴとしての電流駆動能力は阻害される。従って、チャネル領域の構造から、Ｓｉ１−ｘＧｅｘ層を用いてチャネルの電気伝導度を大きくできるが、ＭＩＳＦＥＴ全体としての性能を十分に上げることができない。
【００１０】
本発明はこのような事情に鑑みてなされたもので、その目的は、Ｓｉ１−ｘＧｅｘ層を用いた電流駆動能力の高いＭＩＳＦＥＴを含む半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の発明は、シリコンからなる表面領域を有する半導体基体と、前記半導体基体上に形成されたシリコンとゲルマニウムからなる混晶半導体層と、前記混晶半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜下の混晶半導体層を挟むと共に、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層に形成されたソース及びドレイン領域とを有することを特徴とする。
【００１２】
また、本発明の第２の発明は、シリコンからなる表面領域を有する半導体基体に素子分離領域を形成し、この素子分離領域に囲まれる素子領域を形成する工程と、前記素子領域上にシリコンとゲルマニウムからなる混晶半導体層を形成する工程と、前記混晶半導体層上にゲート絶縁膜及びゲート電極を積層する工程と、前記混晶半導体層において、前記ゲート絶縁膜下の混晶半導体領域を挟み、その接合深さが前記混晶半導体層を越えないように前記混晶半導体層にソース及びドレイン領域を形成する工程とを有することを特徴とする。
【００１３】
本発明によれば、ソース及びドレイン領域の接合深さは、シリコンとゲルマニウムから成る混晶半導体層を越えない。従って、チャネル領域とドレイン領域との間のエネルギーバンド構造において、チャネル領域とドレイン領域とのポテンシャルバリヤがなく、これにより、チャネル領域からドレイン領域へ電荷が流れる際の電気抵抗を有効に抑えることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１５】
（第１の実施の形態）
図１は本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。また、図１（ｃ）は本発明による半導体装置の第１の実施の形態を示している。
【００１６】
先ず、図１（ａ）に示すように、半導体基体としてＰ型のシリコン基板１０１を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域１０２を形成する。続いて、必要であれば、素子分離領域１０２に囲まれた表面領域に、Ｎ型の場合はＡｓ、Ｐ、ｓｂ等を、Ｐ型の場合はＢ、Ｇａ、Ｉｎ等を、不純物として拡散し、ウェル領域を形成しても良い。
【００１７】
次に、シリコン基板１０１のシリコンからなる表面領域を選択的にエッチングし、更に、図１（ｂ）に示すように、素子分離領域１０２以外のシリコン基板１０１の上に選択エピタキシー法によりＳｉ１−ｘＧｅｘ層１０３を形成する。具体的には、先ず、シリコン基板１０１の表面清浄化並びに素子分離領域１０２との段差の平坦化の観点から、シリコン基板１０１を９００〜１，１５０℃に加熱し、ＨＣｌを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板１０１を５５０〜７５０℃にし、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２とＧｅＨ４を含むガス中においてＳｉ１−ｘＧｅｘ層１０３を１００〜２００ｎｍ、シリコン基板１０１上に、選択的にエピタキシャル成長させる。Ｓｉ１−ｘＧｅｘ層１０３の組成比ｘは０．１０〜０．５０程度であり、所望の電気特性を考慮して決められる。
【００１８】
次に、チャネル制御のためイオン注入法により、不純物をシリコン基板１０１にドーピングする。例えば、ＮチャネルＭＩＳＦＥＴの場合はＢ、Ｇａ、Ｉｎ等のＰ型不純物を用い、ＰチャネルＭＩＳＦＥＴの場合はＡｓ、Ｐ、ｓｂ等のＮ型不純物を用い、ドーズ量として１Ｅ１２ｃｍ−２〜５Ｅ１３ｃｍ−２程度注入する。続いて、ゲート絶縁膜としてＣＶＤ法によりハフニウム酸化膜をシリコン基板１０１の全面に、例えば２０ｎｍ程度の膜厚で形成する。更に、上記ハフニウム酸化膜上に多結晶シリコン膜を例えば１００ｎｍ程度積層する。
【００１９】
次に、図１（ｃ）に示すように、リソグラフィ法、ドライエッチング法等を用い、上記の多結晶シリコン膜、及びハフニウム酸化膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極１０５、及びハフニウム酸化膜からなるゲート絶縁膜１０４を積層するように形成する。続いて、ゲート電極１０５、及びゲート絶縁膜１０４をマスクにして、イオン注入法を用いてシリコン基板１０１に自己整合的に不純物をドーピングし、ソース及びドレイン領域１０６、１０７を形成する。例えば、ＮチャネルＭＩＳＦＥＴの場合はＡｓ、Ｐ、Ｉｎ等のＮ型不純物を、ＰチャネルＭＩＳＦＥＴの場合はＢ、Ｇａ、ｓｂ等のＰ型不純物を用い、ドーズ量として１Ｅ１４ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入する。
【００２０】
更に、例えば、ＲＴＡやスパイクアニール法等を用い、数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、ソース及びドレイン領域１０６、１０７の接合深さがＳｉ１−ｘＧｅｘ層１０３と下地のシリコンとが接する面を越えないようにする。
【００２１】
次に、図示しないＳｉＯ2等の層間絶縁膜をシリコン基板１０１全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極１０５や、ソース及びドレイン領域１０６、１０７上にＷコンタクト、Ａｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板１０１全面を図示しない表面保護膜で覆い、パッド部を開口してＭＩＳＦＥＴを含む半導体装置を完成させる。
【００２２】
本実施の形態で述べた半導体装置においては、シリコンと比較し、電気伝導度の高いＳｉ１−ｘＧｅｘ層１０３がチャネル領域になるだけでなく、ソース及びドレイン領域１０６、１０７もＳｉ１−ｘＧｅｘ層１０３内に形成される。このため、チャネルとドレインのエネルギーバンド構造は図７（ａ）に示した従来例とは異なり、図７（ｂ）のようにポテンシャルバリヤがなくなる。即ち，チャネルからドレインへ電荷が流れる際の抵抗を抑え、ＭＩＳＦＥＴの動作を高速化できる。
【００２３】
（第２の実施の形態）
図２は本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図である。又、図２（ｃ）は本発明による半導体装置の第２の実施の形態を示している。本実施の形態は、Ｓｉ１−ｘＧｅｘ層上に、更にシリコン層を形成したＭＩＳＦＥＴの例を示す。
【００２４】
先ず、図２（ａ）に示すように、半導体基体としてＰ型のシリコン基板２０１を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域２０２を形成する。続いて、必要であれば、素子分離領域２０２に囲まれた表面領域に、Ｎ型の場合はＡｓ、Ｐ、ｓｂ等を、Ｐ型の場合はＢ、Ｇａ、Ｉｎ等を、不純物として拡散し、ウェル領域を形成しても良い。
【００２５】
次に、シリコン基板２０１のシリコンからなる表面領域を選択的にエッチングし、更に、図２（ｂ）に示すように、素子分離領域２０２以外のシリコン基板２０１上に選択エピタキシャル成長法によりＳｉ１−ｘＧｅｘ層２０３及びシリコン層２０４を形成する。具体的には、先ず、シリコン基板２０１の表面清浄化並びに素子分離領域２０２との段差の平坦化の観点から、シリコン基板２０１を９００〜１，１５０℃に加熱し、ＨＣｌを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板２０１を５５０〜７５０℃にし、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２とＧｅＨ４とを含むガスを中においてＳｉ１−ｘＧｅｘ層２０３を１００〜２００ｎｍ、シリコン基板２０１上に選択エピタキシャル成長させる。Ｓｉ１−ｘＧｅｘ層２０３の組成比ｘは０．１０〜０．５０程度であり、所望の電気特性を考慮して決められる。更に、シリコン基板２０１を７００〜８５０℃に加熱し、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２を含むガス中において、シリコン層２０４を２０〜４０ｎｍ、Ｓｉ１−ｘＧｅｘ層２０３上に選択エピタキシャル成長させる。
【００２６】
次に、熱酸化法によりシリコン層２０４の上にＳｉＯ2膜を、例えば１０ｎｍ程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板２０１にドーピングする。例えば、ＮチャネルＭＩＳＦＥＴの場合はＢ、Ｇａ、Ｉｎ等のＰ型不純物を用い、ＰチャネルＭＩＳＦＥＴの場合はＡｓ、Ｐ、ｓｂ等のＮ型不純物を用い、ドーズ量として１Ｅ１２ｃｍ−２〜５Ｅ１３ｃｍ−２程度注入する。更に、ＳｉＯ2膜上に多結晶シリコン膜を例えば１００ｎｍ程度積層する。
【００２７】
次に、図２（ｃ）に示すように、リソグラフィ法、ドライエッチング法等を用いて上記の多結晶シリコン膜、及びＳｉＯ2膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極２０６、及びＳｉＯ2膜からなるゲート絶縁膜２０５を積層するように形成する。続いて、ゲート電極２０６、及びゲート絶縁膜２０５をマスクにして、イオン注入法を用いてシリコン基板１０１に自己整合的に不純物をドーピングし、ソース及びドレイン領域２０７、２０８を形成する。例えば、ＮチャネルＭＩＳＦＥＴの場合はＡｓ，Ｐ、ｓｂ等のＮ型不純物を、ＰチャネルＭＩＳＦＥＴの場合はＢ，Ｇａ、Ｉｎ等のＰ型不純物を用い、ドーズ量として１Ｅ１４ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入する。
【００２８】
更に、例えば、ＲＴＡ、スパイクアニール法等を用い、数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、ソース及びドレイン領域２０７、２０８の接合深さがＳｉ１−ｘＧｅｘ層２０３と下地のシリコンとが接する面を越えないようにする。
【００２９】
その後、図示しないＳｉＯ2等の層間絶縁膜をシリコン基板２０１全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極２０６や、ソース及びドレイン領域２０７、２０８上にＷコンタクト、Ａｌ、Ｃｕ等の金属配線を形成する。更に、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板２０１全面を図示しない表面保護膜で覆い、パッド部を開口してＭＩＳＦＥＴを含む半導体装置を完成させる。
【００３０】
本実施の形態で述べた半導体装置においては、シリコン基板２０１の表面領域に形成したシリコン層２０４は歪効果、量子井戸効果等により電気伝導度が高くなり、Ｓｉ１−ｘＧｅｘ層２０３と共にチャネル領域として活用することができる。また、ソース及びドレイン領域２０７、２０８はＳｉ１−ｘＧｅｘ層２０３内に形成され、チャネルからドレインへ電荷が流れる際の抵抗を抑え、ＭＩＳＦＥＴの動作を高速化できる。
【００３１】
（第３の実施の形態）
図３は本発明による半導体製造装置の製造方法の第３の実施の形態を工程順に示す断面図である。又、図３（ｃ）は本発明による半導体装置の第３の実施の形態を示している。この第３の実施の形態は、ソース及びドレイン領域に隣接してエクステンション領域を設けると共に、ソース及びドレイン領域並びにゲート電極に金属シリサイドを張り付ける構造を採用し、微細化に適したＭＩＳＦＥＴに適用した例を示す。
【００３２】
先ず、図３（ａ）に示すように、半導体基体としてＰ型のシリコン基板３０１を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域３０２を形成する。続いて、必要であれば、素子分離領域３０２に囲まれた表面領域に、Ｎ型の場合はＡｓ、Ｐ、ｓｂ等を、Ｐ型の場合はＢ、Ｇａ、Ｉｎ等を、不純物として拡散し、ウェル領域を形成しても良い。
【００３３】
次に、シリコン基板３０１の表面清浄化並びに素子分離領域３０２との段差平坦化の観点から、シリコン基板３０１を９００〜１，１５０℃に加熱し、ＨＣｌを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板３０１を７００〜８５０℃に加熱しＳｉＨ４あるいはＳｉＨ２Ｃｌ２を含むガス中において、シリコンバッファー層３０３を１００〜２００ｎｍ、シリコン基板３０１上に選択エピタキシャル成長させる。シリコンバッファー層３０３を介在させることにより、シリコン基板３０１の表面付近に格子欠陥等が形成されている場合、これを取り除き、高品質のシリコンに変換出来る。
【００３４】
次に、シリコン基板３０１を５５０〜７５０℃にし、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２とＧｅＨ４とを含むガスを中においてＳｉ１−ｘＧｅｘ層３０４を１００〜２００ｎｍ、シリコンバッファー層３０３上に選択エピタキシャル成長させる。Ｓｉ１−ｘＧｅｘ層の組成比ｘは０．１０〜０．５０程度であり、所望の電気特性を考慮して決められる。さらに、シリコン基板３０１を７００〜８５０℃に加熱し、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２を含むガス中において、シリコン層３０５を２０〜４０ｎｍ、Ｓｉ１−ｘＧｅｘ層３０４上に選択エピタキシャル成長させる。
【００３５】
次に、熱酸化法によりシリコン層３０５の上にＳｉＯ2膜を、例えば１０ｎｍ程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板３０１にドーピングする。例えば、ＮチャネルＭＩＳＦＥＴの場合はＢ、Ｇａ、Ｉｎ等のＰ型不純物を用い、ＰチャネルＭＩＳＦＥＴの場合はＡｓ、Ｐ、ｓｂ等のＮ型不純物を用い、ドーズ量として１Ｅ１２ｃｍ−２〜５Ｅ１３ｃｍ−２程度注入する。更に、ＳｉＯ2膜上に多結晶シリコン膜を例えば１００ｎｍ程度積層する。
【００３６】
次に、図３（ｂ）に示すように、リソグラフィ法、ドライエッチング法等を用いて上記の多結晶シリコン膜、及びＳｉＯ2膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極３０７、及びＳｉＯ2膜からなるゲート絶縁膜３０６を積層するように形成する。続いて、ゲート電極３０７、及びゲート絶縁膜３０６をマスクにして、イオン注入法を用いてシリコン基板３０１に自己整合的に不純物をドーピングし、エクステンション領域３０８、３０９を形成する。例えば、ＮチャネルＭＩＳＦＥＴの場合はＡｓ，Ｐ、ｓｂ等のＮ型不純物を、ＰチャネルＭＩＳＦＥＴの場合はＢ，Ｇａ、Ｉｎ等のＰ型不純物を用い、ドーズ量として１Ｅ１４ｃｍ−２〜３Ｅ１５ｃｍ−２程度注入する。
【００３７】
その後、例えば、ＲＴＡ、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、エクステンション領域３０８、３０９の接合深さがＳｉ１−ｘＧｅｘ層３０４とシリコンバッファー層３０３が接する面を越えないようにする。
【００３８】
次に、シリコン基板３０１の全面にシリコン窒化膜等の絶縁膜をＣＶＤ法で堆積し、続いて、ドライエッチング法を用いて、エッチバックすることによりゲート電極３０７及びゲート絶縁膜３０６の側面に選択的に残存させ、側壁絶縁膜３１０を形成する。再度、イオン注入法により、例えば、ＮチャネルＭＩＳＦＥＴの場合はＡｓ，Ｐ、ｓｂ等のＮ型不純物を、ＰチャネルＭＩＳＦＥＴの場合はＢ，Ｇａ、Ｉｎ等のＰ型不純物を用い、ドーズ量として１Ｅ１４ｃｍ−２〜３Ｅ１５ｃｍ−２程度注入する。その後、例えば、ＲＴＡ、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化し、ソース及びドレイン領域３１１、３１２を形成する。
【００３９】
次に、スパッタ法でニッケルを例えば１０ｎｍ堆積し、その後、５００℃、３０秒の急速加熱を行う。ソース及びドレイン領域３１１、３１２並びにゲート電極３０７の上に形成されたニッケルはシリコンと反応し、ニッケルシリサイドを形成する。その後、絶縁膜上のニッケルも含めて、残存するニッケルを選択ウェットエッチングにより除去し、ソース及びドレイン領域３１１、３１２並びにゲート電極３０７の上にのみニッケルシリサイド層３１３、３１４、３１５を形成する。なお、この時、熱処理条件等によっては、ニッケルシリサイド層３１３、３１４、３１５の一部にゲルマニウムも含む場合もある。
【００４０】
ニッケルシリサイドとＳｉ１−ｘＧｅｘの接触抵抗は非常に低く、また、ニッケルシリサイドの抵抗も多結晶シリコンと比較して低い。従って、ニッケルシリサイドを電極として利用することにより、ＭＩＳＦＥＴの動作速度は向上する。なお、金属シリサイドとしては、はニッケルシリサイドにおいて顕著な効果が示されるが、これに限らず、ＭＩＳＦＥＴ全体のプロセス、所望の特性を考慮して、Ｗ、Ｃｏ、Ｔｉ、Ｔａ、Ｐｔ、Ｐｄ等の金属並びにそのシリサイドから選択しても良い。
【００４１】
その後、図示しないＳｉＯ2等の層間絶縁膜をシリコン基板３０１全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ニッケルシリサイド層３１３、３１４、３１５上にＷコンタクト、Ａｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板３０１全面を図示しない表面保護膜で覆い、パッド部を開口してＭＩＳＦＥＴを含む半導体装置を完成させる。
【００４２】
本実施の形態で述べた半導体装置においては、シリコン基板３０１の表面領域に形成したシリコン層３０５は歪効果、量子井戸効果等により電気伝導度が高くなり、Ｓｉ１−ｘＧｅｘ層３０４と共にチャネル領域として活用することができる。また、エクステンション領域３０８、３０９はＳｉ１−ｘＧｅｘ層３０４内に形成され、チャネルからドレインへ電荷が流れる際の抵抗を抑え、ＭＩＳＦＥＴの動作を高速化できる。
【００４３】
また、エクステンション領域により、ドレイン耐圧が向上し、ＭＩＳＦＥＴの微細化により適した構造になる。更に、金属シリサイドを電極として用いるため、電極の低抵抗化並びにＳｉ１−ｘＧｅｘ層との接触抵抗の低抵抗化が図れ、ＭＩＳＦＥＴの動作を高速化できる。
【００４４】
（第４の実施の形態）
図４は本発明による半導体製造装置の製造方法の第４の実施の形態を工程順に示す断面図である。又、図４（ｃ）は本発明による半導体装置の第４の実施の形態を示している。この第４の実施の形態は、Ｓｉ１−ｘＧｅｘ層とシリコン層を多層にすることにより、量子井戸効果等をより顕著にＭＩＳＦＥＴ特性向上に結びつける素子構造の例を示す。
【００４５】
先ず、図４（ａ）に示すように、半導体基体としてＰ型のシリコン基板４０１を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域４０２を形成する。続いて、必要であれば、素子分離領域４０２に囲まれた表面領域に、Ｎ型の場合はＡｓ、Ｐ、ｓｂ等を、Ｐ型の場合はＢ、Ｇａ、Ｉｎ等を、不純物として拡散し、ウェル領域を形成しても良い。
【００４６】
次に、シリコン基板４０１の表面清浄化並びに素子分離領域４０２との段差の平坦化の観点から、シリコン基板４０１を９００〜１，１５０℃に加熱し、ＨＣｌを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板４０１を７００〜８５０℃に加熱しＳｉＨ４あるいはＳｉＨ２Ｃｌ２を含むガス中において、シリコンバッファー層４０３を１００〜２００ｎｍ、シリコン基板４０１上に選択エピタキシャル成長させる。
【００４７】
次に、シリコン基板４０１を５５０〜７５０℃にし、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２とＧｅＨ４とを含むガス中において第1のＳｉ１−ｘＧｅｘ層４０４を３０〜５０ｎｍ、シリコンバッファー層４０３上に選択エピタキシャル成長させる。Ｓｉ１−ｘＧｅｘ層の組成比ｘは０．２５〜０．７５程度であり、所望の電気特性を考慮して決められる。さらに、シリコン基板４０１を７００〜８５０℃に加熱しＳｉＨ４あるいはＳｉＨ２Ｃｌ２を含むガス中において、第1のシリコン層４０５を３０〜５０ｎｍ、第1のＳｉ１−ｘＧｅｘ層４０４上に選択エピタキシャル成長させる。
【００４８】
次に、前記第1のＳｉ１−ｘＧｅｘ層の形成条件と同様にして第２のＳｉ１−ｘＧｅｘ層４０６を３０〜５０ｎｍ、第1のシリコン層４０５上に選択エピタキシャル成長させる。更に、前記第1のシリコン層の形成条件と同様にして第２のシリコン層４０７を１０〜２０ｎｍ、第２のＳｉ１−ｘＧｅｘ層４０６上に選択エピタキシャル成長させる。この時、所望の電気特性が得られるように、適宜、成長時に不純物ドーピングを施しても良い。
【００４９】
次に、熱酸化法により第２のシリコン層４０７の上にＳｉＯ2膜を、例えば１０ｎｍ程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板４０１にドーピングする。例えば、ＮチャネルＭＩＳＦＥＴの場合はＢ、Ｇａ、Ｉｎ等のＰ型不純物を用い、ＰチャネルＭＩＳＦＥＴの場合はＡｓ、Ｐ、ｓｂ等のＮ型不純物を用い、ドーズ量として１Ｅ１２ｃｍ−２〜５Ｅ１３ｃｍ−２程度注入する。更に、ＳｉＯ2膜上に多結晶シリコン膜を例えば１００ｎｍ程度積層する。
【００５０】
次に、図４（ｂ）に示すように、リソグラフィ法、ドライエッチング法等を用いて上記の多結晶シリコン膜、及びＳｉＯ2膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極４０９、及びＳｉＯ2膜からなるゲート絶縁膜４０８を積層するように形成する。続いて、ゲート電極４０９、及びゲート絶縁膜４０８をマスクにして、イオン注入法を用いてシリコン基板４０１に自己整合的に不純物をドーピングし、エクステンション領域４１０、４１１を形成する。例えば、ＮチャネルＭＩＳＦＥＴの場合はＡｓ，Ｐ等のＮ型不純物を、ＰチャネルＭＩＳＦＥＴの場合はＢ等のＰ型不純物を用い、ドーズ量として１Ｅ１４ｃｍ−２〜３Ｅ１５ｃｍ−２程度注入する。その後、例えば、ＲＴＡ、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、エクステンション領域４１０、４１１の接合深さが第１のＳｉ１−ｘＧｅｘ層４０４とシリコンバッファー層４０３が接する面を越えないようにする。
【００５１】
次に、シリコン基板４０１の全面にシリコン窒化膜等の絶縁膜をＣＶＤ法で堆積し、続いて、ドライエッチング法を用いて、エッチバックすることによりゲート電極４０９及びゲート絶縁膜４０８の側面に選択的に残存させ、側壁絶縁膜４１２を形成する。再度、イオン注入法により、例えば、ＮチャネルＭＩＳＦＥＴの場合はＡｓ，Ｐ等のＮ型不純物を、ＰチャネルＭＩＳＦＥＴの場合はＢ等のＰ型不純物を用い、ドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入する。その後、例えば、ＲＴＡ、スパイクアニール法等で数秒程度の急速加熱を施し、ドーピングした不純物を活性化し、ソース及びドレイン領域４１３、４１４を形成する。
【００５２】
次に、スパッタ法でニッケル膜を例えば１０ｎｍ堆積し、その後、５００℃、３０秒の急速加熱を行う。ソース及びドレイン領域４１３、４１４並びにゲート電極４０９の上に形成されたニッケルはシリコンと反応し、ニッケルシリサイドを形成する。その後、絶縁膜上のニッケルも含めて、残存するニッケルを選択ウェットエッチングにより除去し、ソース及びドレイン領域４１３、４１４並びにゲート電極４０９の上にのみニッケルシリサイド層４１５、４１６、４１７を形成する。なお、この時、熱処理条件等によっては、ニッケルシリサイド層４１５、４１６、４１７の一部にゲルマニウムも含む場合もある。
【００５３】
その後、図示してないＳｉＯ2等の層間絶縁膜をシリコン基板４０１全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ニッケルシリサイド層４１５、４１６、４１７にＷコンタクト、Ａｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板４０１全面を表面保護膜で覆い、パッド部を開口してＭＩＳＦＥＴを含む半導体装置を完成させる。
【００５４】
本実施の形態で述べた半導体装置においては、チャネルとドレインとのポテンシャルバリヤがなくなり、チャネルからドレインへ電荷が流れる際の抵抗を抑え、ＭＩＳＦＥＴの動作を高速化できるだけでなく、第1のシリコン層４０５に誘起されたキャリアを第２のＳｉ１−ｘＧｅｘ層４０６に閉じ込めて電気伝導に寄与させる等が可能になり、ＭＩＳＦＥＴのより一層の高速化が可能になる。
【００５５】
（第５の実施の形態）
図５は本発明による半導体製造装置の製造方法の第５の実施の形態を工程順に示す断面図である。又、図５（ｃ）は本発明による半導体装置の第５の実施の形態を示している。この第５の実施の形態は、ソース及びドレイン領域すべてをＳｉ１−ｘＧｅｘ層にすることにより、更に、ドレイン領域の低抵抗化を図ったＭＩＳＦＥＴの例を示す。
【００５６】
先ず、図５（ａ）に示すように、半導体基体としてＰ型のシリコン基板４０１を用意し、その表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に埋め込み、素子分離領域４０２を形成する。続いて、必要であれば、素子分離領域４０２に囲まれた表面領域に、Ｎ型の場合はＡｓ、Ｐ、ｓｂ等を、Ｐ型の場合はＢ、Ｇａ、Ｉｎ等を、不純物として拡散し、ウェル領域を形成しても良い。
【００５７】
次に、シリコン基板５０１の表面清浄化並びに素子分離領域５０２との段差の平坦化の観点から、シリコン基板５０１を９００〜１，１５０℃に加熱し、ＨＣｌを含むガスで表面に露出したシリコンをエッチングする。続いて、シリコン基板５０１を７００〜８５０℃に加熱しＳｉＨ４あるいはＳｉＨ２Ｃｌ２を含むガス中において、シリコンバッファー層５０３を１００〜２００ｎｍ、シリコン基板５０１上に、選択エピタキシャル成長させる。
【００５８】
次に、シリコン基板５０１を５５０〜７５０℃にし、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２とＧｅＨ４とを含むガスを中においてＳｉ１−ｘＧｅｘ層５０４を１００〜２００ｎｍ、シリコンバッファー層５０３上に選択エピタキシャル成長させる。Ｓｉ１−ｘＧｅｘ層の組成比ｘは０．２５〜０．７５程度であり、所望の電気特性を考慮して決められる。さらに、シリコン基板５０１を７００〜８５０℃に加熱し、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２を含むガス中において、シリコン層５０５を２０〜４０ｎｍ、Ｓｉ１−ｘＧｅｘ層５０４上に選択エピタキシャル成長させる。
【００５９】
次に、熱酸化法によりシリコン層５０５の上にＳｉＯ2膜を、例えば１５ｎｍ程度の膜厚で形成する。続いて、イオン注入法によりチャネル制御のための不純物をシリコン基板５０１にドーピングする。例えば、ＮチャネルＭＩＳＦＥＴの場合はＢ、Ｇａ、Ｉｎ等のＰ型不純物を用い、ＰチャネルＭＩＳＦＥＴの場合はＡｓ、Ｐ、ｓｂ等のＮ型不純物を用い、ドーズ量として１Ｅ１２ｃｍ−２〜５Ｅ１３ｃｍ−２程度注入する。更に、ＳｉＯ2膜上に多結晶シリコン膜を例えば２００ｎｍ程度積層する。続いて、シリコン窒化膜を例えば１００ｎｍ程度積層する。
【００６０】
次に、リソグラフィ法、ドライエッチング法等を用いて上記のシリコン窒化膜、多結晶シリコン膜、及びＳｉＯ2膜を選択的にパターニングし、エッチング用マスクのシリコン窒化膜５０８、多結晶シリコン膜からなるゲート電極５０７、及びＳｉＯ2膜からなるゲート絶縁膜５０６を積層するように形成する。続いて、シリコン窒化膜５０８、多結晶シリコン膜５０７、及びＳｉＯ2膜５０６をマスクにして、イオン注入法を用いてシリコン基板５０１に自己整合的に不純物をドーピングし、エクステンション領域５０９、５１０を形成する。例えば、ＮチャネルＭＩＳＦＥＴの場合はＡｓ，Ｐ等のＮ型不純物を、ＰチャネルＭＩＳＦＥＴの場合はＢ等のＰ型不純物を用い、ドーズ量として１Ｅ１４ｃｍ−２〜３Ｅ１５ｃｍ−２程度注入する。その後、例えば、ＲＴＡ、スパイクアニール法で数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、エクステンション領域５０９、５１０の接合深さがＳｉ１−ｘＧｅｘ層５０４とシリコンバッファー層５０３が接する面を越えないようにする。
【００６１】
次に、シリコン基板５０１の全面にシリコン窒化膜等の絶縁膜をＣＶＤ法で堆積し、続いて、ドライエッチング法を用いて、エッチバックすることによりゲート電極５０７及びゲート絶縁膜５０６の側面に選択的に残存させ、側壁絶縁膜５１１を形成する。次に図５（ｂ）のように、シリコン窒化膜５０８をマスクとして、ＨＣｌを含むガス雰囲気中でシリコン基板５０１を７００〜８５０℃に加熱し、シリコン基板５０１の上に露出したシリコン層５０５、Ｓｉ１−ｘＧｅｘ層５０４、及びシリコンバッファー層５０３の一部を除去する。
【００６２】
更に、図５（ｃ）のように、シリコン基板５０１を５５０〜７５０℃にし、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２とＧｅＨ４とを含むガスを中においてＳｉ１−ｘＧｅｘ層５１２、５１３をエッチングされた領域に選択的に埋め込む。Ｓｉ１−ｘＧｅｘ層の組成比はチャネル領域となるＳｉ１−ｘＧｅｘ層の組成と同様にする。次に、マスクとして使用した窒化膜を選択的に除去し、再度、イオン注入法により、例えば、ＮチャネルＭＩＳＦＥＴの場合はＡｓ，Ｐ等のＮ型不純物を、ＰチャネルＭＩＳＦＥＴの場合はＢ等のＰ型不純物を用い、ドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入する。その後、例えば、ＲＴＡ，スパイクアニール法等で数秒間の急速加熱を施し、ドーピングした不純物を活性化し、ソース及びドレイン領域５１４、５１５を形成する。
【００６３】
その後、図示してないＳｉＯ2等の層間絶縁膜をシリコン基板５０１全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極５０７や、ソース及びドレイン領域５１４、５１５上にＷコンタクト、Ａｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板５０１全面を図示しない表面保護膜で覆い、パッド部を開口してＭＩＳＦＥＴを含む半導体装置を完成させる。
【００６４】
本実施の形態で述べた半導体装置においては、チャネルとドレインとのポテンシャルバリヤがなくなり、チャネルからドレインへ電荷が流れる際の抵抗を抑え、ＭＩＳＦＥＴの動作を高速化できる。また、ドレイン側のＳｉ１−ｘＧｅｘ層をチャネルのＳｉ１−ｘＧｅｘ層よりも厚く形成でき、ドレイン層の接合深さの制御が容易になる。また、ドレインにおける金属あるいは金属シリサイドとのコンタクト抵抗も低く抑えることができる。
【００６５】
（第６の実施の形態）
図６は本発明による半導体製造装置の製造方法の第６の実施の形態を工程順に示す断面図である。又、図６（ｃ）は本発明による半導体装置の第６の実施の形態を示している。この第６の実施の形態は、ＳＯＩ構造基板上のＭＩＳＦＥＴの例を示す。
【００６６】
先ず、図６（ａ）に示すように、ＳｉＭＯＸ法（酸素イオン注入法）によって形成されたＳＯＩ基板６０１を用意する。ＳＯＩ基板６０１は、シリコン基板内部に酸素イオン注入した後、熱処理によって埋め込み酸化層を形成し、絶縁分離層６０２としたものである。絶縁分離層６０２に対してＳＯＩ基板６０１の酸素イオン注入を施した主面側が活性シリコン層６０３である。ＳＯＩ形成方法は上述のＳｉＭＯＸ法以外にも、張り合わせ法、ビームアニール法等を用いても良い。
【００６７】
次に、図６（ｂ）に示すように、ＳＯＩ基板６０１の活性シリコン層６０３の表面領域に選択酸化法あるいは浅いトレンチ素子分離法により酸化膜を選択的に形成し、素子分離領域６０４とする。続いて、必要であれば、素子分離領域４０２に囲まれた表面領域に、Ｎ型の場合はＡｓ、Ｐ、ｓｂ等を、Ｐ型の場合はＢ、Ｇａ、Ｉｎ等を、不純物として拡散し、ウェル領域を形成しても良い。
【００６８】
次に、シリコン活性層６０３の表面清浄化並びに素子分離領域６０４との段差ノ平坦化の観点から、ＳＯＩ基板６０１を９００〜１，１５０℃に加熱し、ＨＣｌを含むガスで表面に露出したシリコンをエッチングする。次に、ＳＯＩ基板６０１を７００〜８５０℃に加熱しＳｉＨ４あるいはＳｉＨ２Ｃｌ２を含むガス中において、シリコンバッファー層６０５を３０〜７０ｎｍ、活性シリコン層６０３上に選択エピタキシャル成長させる。
【００６９】
続いて、ＳＯＩ基板６０１を５５０〜７５０℃にし、ＳｉＨ４あるいはＳｉＨ２Ｃｌ２とＧｅＨ４を含むガス中においてＳｉ１−ｘＧｅｘ層６０６を１００〜２００ｎｍ、シリコンバッファー層６０５上に選択エピタキシャル成長させる。Ｓｉ１−ｘＧｅｘ層ノ組成比ｘは０．２５〜０．７５程度であり、所望の電気特性を考慮して決められる。
【００７０】
次に、イオン注入法によりチャネル制御のための不純物をＳＯＩ基板６０１にドーピングする。例えば、ＮチャネルＭＩＳＦＥＴの場合はＢ等のＰ型不純物を用い、ＰチャネルＭＩＳＦＥＴの場合はＡｓ、Ｐ等のＮ型不純物を用い、ドーズ量として１Ｅ１２ｃｍ−２〜５Ｅ１３ｃｍ−２程度注入する。続いて、ＣＶＤ法により、ハフニウム酸化膜をＳＯＩ基板６０１の全面に、２０ｎｍ程度の膜厚で形成する。更に、ハフニウム酸化膜上に多結晶シリコン膜を例えば１００ｎｍ程度積層する。
【００７１】
次に、図６（ｃ）に示すように、リソグラフィ法、ドライエッチング法等を用い、上記の多結晶シリコン膜、及びハフニウム酸化膜を選択的にパターニングし、多結晶シリコン膜からなるゲート電極６０８、及びハフニウム酸化膜からなるゲート絶縁膜６０７を積層するように形成する。続いて、ゲート電極６０８、及びゲート絶縁膜６０７をマスクにし、イオン注入法を用いてＳＯＩ基板６０１に自己整合的に不純物をドーピングし、ソース及びドレイン領域６０９、６１０を形成する。例えば、ＮチャネルＭＩＳＦＥＴの場合はＡｓ，Ｐ等のＮ型不純物を、ＰチャネルＭＩＳＦＥＴの場合はＢ等のＰ型不純物を用い、ドーズ量として１Ｅ１５ｃｍ−２〜３Ｅ１５ｃｍ−２程度注入する。
【００７２】
更に、例えば、ランプ加熱法等を用い、数秒程度の急速加熱を施し、ドーピングした不純物を活性化する。その後の工程における熱処理も含めて、ソース及びドレイン領域６９０、６１０の接合深さがＳｉ１−ｘＧｅｘ層と下地のシリコンとが接する面を越えないようにする。
【００７３】
その後、図示しないＳｉＯ2等の層間絶縁膜をＳＯＩ基板６０１全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極６０８や、ソース及びドレイン領域６０９、６１０上にＷコンタクト、Ａｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、ＳＯＩ基板６０１全面を図示しない表面保護膜で覆い、パッド部を開口してＭＩＳＦＥＴを含む半導体装置を完成させる。
【００７４】
本実施の形態で述べた半導体装置においては、チャネルとドレインとのポテンシャルバリヤがなくなり、チャネルからドレインへ電荷が流れる際の抵抗を抑え、ＭＩＳＦＥＴの動作を高速化できる。また、ＳＯＩ構造ではドレイン領域の寄生容量がシリコン基板と比べ小さくなるため、ＭＩＳＦＥＴの一層の高速化が得られる。
【００７５】
更に本発明は上述したような実施の形態に何ら限定されるものではなく、例えばゲート絶縁膜としてはハフニウム酸化膜、ＳｉＯ2以外にもＳｉＯｘＮｙ、ＳｉＮｘ、ＨｆＯｘＮｙ、ＡｌＯｘ、ＺｒＯｘ、ＺｒＯｘＮｙ等であっての良い。又、ゲート電極としては多結晶シリコン以外に多結晶シリコンと多結晶ゲルマニウムとの混晶、金属、金属シリサイド、であってもよい。また、ソース及びドレイン領域におけるゲート側壁、エクステンション領域、サリサイド等は必要に応じて選択すれば良く、その時、使用される材料、元素も実施の形態に限定されるものではない。その他、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【００７６】
【発明の効果】
以上詳述したように本発明の絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法によれば、Ｓｉ１−ｘＧｅｘ層を用いたＭＩＳＦＥＴにおいて、ソース及びドレイン領域をＳｉ１−ｘＧｅｘ層内に形成することによって、チャネルとドレインとの間のポテンシャルバリヤをなくし、チャネルとドレイン間の抵抗を低く抑えることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図２】本発明による半導体装置の製造方法の第２の実施の形態の工程順に示す断面図。
【図３】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図４】本発明による半導体装置の製造方法の第４の実施の形態を工程順に示す断面図。
【図５】本発明による半導体装置の製造方法の第５の実施の形態を工程順に示す断面図。
【図６】本発明による半導体装置の製造方法の第６の実施の形態を工程順に示す断面図。
【図７】従来及び本発明におけるＳｉ１−ｘＧｅｘ層を用いた半導体装置のチャネルとドレインとの接合部分のエネルギーバンド構造の模式図。
【符号の説明】
１０１、２０１、３０１、４０１、５０１  シリコン基板
１０２、２０２、３０２、４０２、５０２、６０４  素子分離領域
１０３、２０３、３０４、５０４、６０６  Ｓｉ１−ｘＧｅｘ層
１０４、２０５、３０６、４０８、５０６、６０７  ゲート絶縁膜
１０５、２０６、３０７、４０９、５０７、６０８  ゲート電極
１０６、１０７、２０７、２０８、３１１、３１２  ソース及びドレイン領域
４１３、４１４、５１４、５１５、６０９、６１０  ソース及びドレイン領域
２０４、３０５、５０５  シリコン層
３０３、３０３、４０３、５０３、６０５  シリコンバッファー層
３０８、３０９、４１０、４１１、５０９，５１０  エクステンション領域
３１０、４１２、５１１  側壁絶縁膜
３１３、３１４、３１５、４１５，４１６，４１７  ニッケルシリサイド層
４０４  第１のＳｉ１−ｘＧｅｘ層
４０５  第１のシリコン層
４０６  第２のＳｉ１−ｘＧｅｘ層
４０７  第２のシリコン層
５０８  シリコン窒化膜
５１２、５１３  ソース及びドレイン領域のＳｉ１−ｘＧｅｘ層
６０１  ＳＯＩ基板
６０２  絶縁分離層
６０３  シリコン活性層
【図１】
2004200335.tif 000003
【図２】
2004200335.tif 000004
【図３】
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【図４】
2004200335.tif 000006
【図５】
2004200335.tif 000007
【図６】
2004200335.tif 000008
【図７】
2004200335.tif 000009