(57)【要約】【課題】電極部分にボイドやクラックを形成することなく、電極と基板間の寄生容量を低減して製造可能な接合電界効果トランジスタなどを有する半導体装置の製造方法を提供する。【解決手段】半導体基板１０に犠牲膜２０を形成し、半導体基板２０に達する開口部２０ａを犠牲膜２０に形成する。次に、少なくとも開口部２０ａ内に、半導体基板１０に接するように第１導電膜３０（３０ａ）を形成する。次に、第１導電膜３０（３０ａ）の上層に、開口部２０ａの開口幅よりも大きな幅を有する第２導電膜３１を形成し、次に、犠牲膜２０を除去する。【選択図】    図５
2004200493.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に犠牲膜を形成する工程と、
前記半導体基板に達する開口部を前記犠牲膜に形成する工程と、
少なくとも前記開口部内に、前記半導体基板に接するように第１導電膜を形成する工程と、
前記第１導電膜の上層に、前記開口部の開口幅よりも大きな幅を有する第２導電膜を形成する工程と、
前記犠牲膜を除去する工程と
を有する半導体装置の製造方法。
【請求項２】
前記犠牲膜を形成する工程の前に、前記半導体基板の所定の領域に第１導電型の第１半導体領域を形成する工程をさらに有し、
前記開口部を形成する工程においては、前記第１半導体領域に達する開口部を形成し、
前記開口部を形成する工程の後、前記第１導電膜を形成する工程の前に、前記開口部内に露出した前記第１半導体領域の少なくとも一部の表層部分に、第２導電型の第２半導体領域を形成する工程をさらに有する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２導電膜を形成する工程が、前記第１導電膜の上層に、前記開口部の開口幅よりも大きな開口幅を有して前記第１導電膜を露出するように開口するレジスト膜を形成する工程と、前記レジスト膜の開口部内に第２導電膜を形成する工程と、前記レジスト膜を除去する工程とを含む
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１導電膜を形成する工程において、前記開口部内を埋め込んで全面に第１導電膜を形成し、
前記第２導電膜を形成する工程の後、前記犠牲膜を除去する工程の前に、エッチング処理により、少なくとも前記第２導電膜の形成領域を除く領域の前記第１導電膜を除去する工程をさらに有する
請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板に犠牲膜を形成する工程と、
前記半導体基板に達する開口部を前記犠牲膜に形成する工程と、
前記開口部の内側の側壁を被覆するサイドウォール絶縁膜を形成する工程と、
前記半導体基板に対して順テーパ状に開口する前記サイドウォール絶縁膜の内側に、前記半導体基板に接するように第１導電膜を形成する工程と、
前記第１導電膜をマスクとして、前記サイドウォール絶縁膜を残しながら、前記犠牲膜を除去する工程と、
前記第１導電膜の上層に、前記開口部の開口幅よりも大きな幅を有する第２導電膜を形成する工程と
を有する半導体装置の製造方法。
【請求項６】
前記犠牲膜を形成する工程の前に、前記半導体基板の所定の領域に第１導電型の第１半導体領域を形成する工程をさらに有し、
前記開口部を形成する工程においては、前記第１半導体領域に達する開口部を形成し、
前記サイドウォール絶縁膜を形成する工程の後、前記第１導電膜を形成する工程の前に、前記サイドウォール絶縁膜の内側に露出した前記第１半導体領域の少なくとも一部の表層部分に、第２導電型の第２半導体領域を形成する工程をさらに有する
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２導電膜を形成する工程が、
前記第１導電膜および前記サイドウォール絶縁膜を被覆して全面に第１レジスト膜を形成する工程と、
少なくとも前記第１導電膜の表面が露出するまで前記第１レジスト膜を全面に薄膜化する工程と、
前記第１レジスト膜の上層に、前記開口部の開口幅よりも大きな開口幅を有して前記第１導電膜を露出するように開口する第２レジスト膜を形成する工程と、
前記第２レジスト膜の開口部内に第２導電膜を形成する工程と、
前記第１レジスト膜および前記第２レジスト膜を除去する工程とを含む
請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にｐｎ接合電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置に用いられるトランジスタとしては、バイポーラトランジスタと電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に大別され、例えばｐｎ接合を有するｐｎ接合電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  ＦＥＴ）は広く用いられている電界効果トランジスタの１つである。
上記のＪＦＥＴにおいては、ゲート長の短縮とゲート抵抗の低減が高周波特性の向上のために効果的である。
【０００３】
上記のＪＦＥＴについて説明する。
図１５は従来例に係るＪＦＥＴのゲート電極近傍の模式断面図である。
ＧａＡｓ半導体基板１００のチャネル形成領域にＳｉなどのｎ型の導電性不純物がドープされたｎ型半導体領域１０１が形成されており、その上層に窒化シリコンなどからなる絶縁膜１２０が形成されている。
絶縁膜１２０にはゲート領域においてｎ型半導体領域１０１に達する開口部が形成されており、ゲート領域内においてｎ型半導体領域１０１の表層部分にＺｎなどのｐ型の導電性不純物がドープされたｐ型半導体領域１０２が形成されている。
また、絶縁膜１２０の開口部内にｐ型半導体領域１０２と接続するゲート電極１３０が形成されている。
また、不図示の領域において、ｐ型半導体領域１０２を挟むようにｎ型半導体領域１０１に接続するソース電極とドレイン電極が形成されている。
以上のようにしてＪＦＥＴが構成されている。
【０００４】
上記のＪＦＥＴは、例えば以下のような製造方法により形成される。
まず、ＧａＡｓ半導体基板１００の所定の領域にＳｉなどのｎ型の導電性不純物をイオン注入して、チャネル形成領域となるｎ型半導体領域１０１を形成する。次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより、その上層に窒化シリコンを堆積させ、絶縁膜１２０を形成する。
次に、フォトリソグラフィー工程によりゲート領域を開口するレジスト膜をパターニングし、ＲＩＥ（反応性イオンエッチング）などのエッチングを行い、絶縁膜１２０にｎ型半導体領域１０１に達する開口部をゲート領域に形成する。
次に、例えば熱拡散法により絶縁膜１２０の開口部からＺｎなどのｐ型の導電性不純物を拡散させ、ｎ型半導体領域１０１の表層部分にｐ型半導体領域１０２を形成する。
次に、例えばＴｉとＰｔの薄膜を介してＡｕなどの導電性材料を堆積し、パターニング加工して、絶縁膜１２０の開口部内にｐ型半導体領域１０２と接続するゲート電極１３０を形成する。
また、不図示の領域において、ｐ型半導体領域１０２を挟むようにｎ型半導体領域１０１に接続するソース電極とドレイン電極を形成する。
【０００５】
上記のようなＪＦＥＴの製造方法としては、例えば、特許文献１、特許文献２および特許文献３に記載の方法が知られている。
【０００６】
【特許文献１】
特開平８−２７４１１５号公報
【特許文献２】
特開２０００−１３３６５６号公報
【特許文献３】
特開２００１−１４４１０３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のＪＦＥＴのゲート電極の構造において、半導体装置の微細化や絶縁膜の相対的な厚膜化などの影響から、ゲート電極を形成するための開口部のアスペクト比（深さ／開口幅比）が高くなってきており、このために金属の埋め込み特性が悪化してボイドやクラックが発生してしまうことがある。この場合にはゲート電極の断面積が小さくなってゲート抵抗が高くなってしまうという問題があり、従来の製造方法ではＧａＡｓ化合物半導体のＪＦＥＴにおいて高周波特性を向上させるゲート長の短縮およびゲート抵抗の低減を両立することに限界があった。
【０００８】
また、ゲート電極には絶縁膜上に張り出している突出部Ｐが製造工程上形成されており、この突出部Ｐの下面が絶縁膜と接触しているため、ゲート電極の突出部Ｐと半導体基板との間に寄生容量が生じる。このため、高周波特性を向上させるためには、寄生容量を低減させる必要があった。
【０００９】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、電極部分にボイドやクラックを形成することなく、電極と基板間の寄生容量を低減して製造可能な接合電界効果トランジスタなどを有する半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上述の目的を達成するため、本発明の第１の半導体装置の製造方法は、半導体基板に犠牲膜を形成する工程と、前記半導体基板に達する開口部を前記犠牲膜に形成する工程と、少なくとも前記開口部内に、前記半導体基板に接するように第１導電膜を形成する工程と、前記第１導電膜の上層に、前記開口部の開口幅よりも大きな幅を有する第２導電膜を形成する工程と、前記犠牲膜を除去する工程とを有する。
【００１１】
上記の本発明の半導体装置の製造方法は、好適には、前記犠牲膜を形成する工程の前に、前記半導体基板の所定の領域に第１導電型の第１半導体領域を形成する工程をさらに有し、前記開口部を形成する工程においては、前記第１半導体領域に達する開口部を形成し、前記開口部を形成する工程の後、前記第１導電膜を形成する工程の前に、前記開口部内に露出した前記第１半導体領域の少なくとも一部の表層部分に、第２導電型の第２半導体領域を形成する工程をさらに有する。
【００１２】
上記の本発明の半導体装置の製造方法は、半導体基板に犠牲膜を形成し、半導体基板に達する開口部を犠牲膜に形成する。次に、少なくとも開口部内に、半導体基板に接するように第１導電膜を形成する。次に、第１導電膜の上層に、開口部の開口幅よりも大きな幅を有する第２導電膜を形成し、次に、犠牲膜を除去する。
【００１３】
また、上述の目的を達成するため、本発明の第２の半導体装置の製造方法は、半導体基板に犠牲膜を形成する工程と、前記半導体基板に達する開口部を前記犠牲膜に形成する工程と、前記開口部の内側の側壁を被覆するサイドウォール絶縁膜を形成する工程と、前記半導体基板に対して順テーパ状に開口する前記サイドウォール絶縁膜の内側に、前記半導体基板に接するように第１導電膜を形成する工程と、前記第１導電膜をマスクとして、前記サイドウォール絶縁膜を残しながら、前記犠牲膜を除去する工程と、前記第１導電膜の上層に、前記開口部の開口幅よりも大きな幅を有する第２導電膜を形成する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法は、好適には、前記犠牲膜を形成する工程の前に、前記半導体基板の所定の領域に第１導電型の第１半導体領域を形成する工程をさらに有し、前記開口部を形成する工程においては、前記第１半導体領域に達する開口部を形成し、前記サイドウォール絶縁膜を形成する工程の後、前記第１導電膜を形成する工程の前に、前記サイドウォール絶縁膜の内側に露出した前記第１半導体領域の少なくとも一部の表層部分に、第２導電型の第２半導体領域を形成する工程をさらに有する。
【００１５】
上記の本発明の半導体装置の製造方法は、半導体基板に犠牲膜を形成し、次に、半導体基板に達する開口部を犠牲膜に形成する。次に、開口部の内側の側壁を被覆するサイドウォール絶縁膜を形成する。次に、半導体基板に対して順テーパ状に開口するサイドウォール絶縁膜の内側に、半導体基板に接するように第１導電膜を形成する。次に、第１導電膜をマスクとして、サイドウォール絶縁膜を残しながら、犠牲膜を除去し、次に、第１導電膜の上層に、開口部の開口幅よりも大きな幅を有する第２導電膜を形成する。
【００１６】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００１７】
第１実施形態
図１は本実施形態に係るＪＦＥＴの模式断面図である。
ＧａＡｓ半導体基板１０のチャネル形成領域にＳｉなどのｎ型の導電性不純物がドープされたｎ型の第１半導体領域１１が形成されており、ゲート領域における第１半導体領域１１の表層部分にＺｎなどのｐ型の導電性不純物がドープされたｐ型の第２半導体領域１２が形成されている。
上記の第２半導体領域１２に接続するように、第１導電膜３０ａが形成されており、その上層に第２導電膜３１が形成されている。
上記のように、第１導電膜３０ａおよび第２導電膜３１からゲート電極が構成されており、第２半導体領域１２に接続する第１導電膜３０ａの底部の幅よりも上方の第２導電膜３１の部分の幅の方が大きくなっており、下方で細く、上方において突出した部分を有する構造となっている。
【００１８】
上記の第１導電膜３０ａおよび第２導電膜３１を被覆して、ＧａＡｓ半導体基板１０上に全面に窒化シリコンなどからなる第１絶縁膜２１が形成されており、ソース・ドレイン領域が開口されて第１ソース・ドレイン電極３２が形成されている。
さらに、上記の第１絶縁膜２１および第１ソース・ドレイン電極３２を被覆して全面に窒化シリコンなどからなる第２絶縁膜２２が形成されており、第１ソース・ドレイン電極３２に接続する部分が開口されて第２ソース・ドレイン電極３３が形成されている。
さらに、上記の第２絶縁膜２２および第２ソース・ドレイン電極３３を被覆して全面に窒化シリコンなどからなる第３絶縁膜２３が形成されており、第２ソース・ドレイン電極３３に接続する部分が開口されて第３ソース・ドレイン電極３４が形成されている。
上記のように、第１ソース・ドレイン電極３２、第２ソース・ドレイン電極３３および第３ソース・ドレイン電極３４からソース・ドレイン電極が構成されている。
【００１９】
ここで、第１導電膜３０ａおよび第２導電膜３１からなるゲート電極が上記のように下方で細く、上方において突出した部分を有する構造となっていることから、上記の第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３はゲート電極の細い下方の部分を完全に埋め込んでおらず、空隙Ｓが形成されている。
【００２０】
上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えばＧａＡｓ半導体基板１０上に第１レジスト膜Ｒ１を形成し、フォトリソグラフィー工程により、ＪＦＥＴのチャネル形成領域となるｎ型の第１半導体領域を開口ようにパターニングする。
次に、例えばＳｉなどのｎ型の導電性不純物をイオン注入し、ＧａＡｓ半導体基板１０の表層部分にｎ型の第１半導体領域１１を形成する。
【００２１】
次に、図２（ｂ）に示すように、例えば酸素ガスを用いたドライエッチング処理などにより第１レジスト膜Ｒ１を除去し、熱処理により第１半導体領域１１の不純物の拡散を行い、次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより窒化シリコンを堆積させて犠牲膜２０を形成する。犠牲膜２０は後工程において除去され、プロセスの途中においてのみ使用される。
【００２２】
次に、図２（ｃ）に示すように、例えば犠牲膜２０上に第２レジスト膜Ｒ２を形成し、フォトリソグラフィー工程により、ＪＦＥＴのゲート電極領域となる領域を開口するようにパターニングする。
次に、例えば四フッ化メタンガスなどを用いたＲＩＥ（反応性イオンエッチング）などのドライエッチング処理により、ゲート電極領域を開口して第１半導体領域１１に達する開口部２０ａを犠牲膜２０に形成する。開口部２０ａのアスペクト比は、例えば１程度以上の値となっている。
【００２３】
以降の工程においては、図２（ｃ）のゲート電極領域Ｘを拡大した図面を用いて説明する。
次に、図３（ａ）に示すように、犠牲膜２０の開口部２０ａ内に露出した第１半導体領域１１の少なくとも一部の表層部分に、Ｚｎなどのｐ型の導電性不純物を熱拡散し、ｐ型の第２半導体領域１２を形成する。
【００２４】
次に、図３（ｂ）に示すように、例えばスパッタリング法により、少なくとも開口部２０ａ内に、半導体基板１０に接するようにＴｉおよびＰｔを順に成膜し、さらにＡｕを堆積させて、第１導電膜３０を形成する。図面上Ｔｉ／Ｐｔ／Ａｕの境界は省略している。
【００２５】
次に、図３（ｃ）に示すように、第１導電膜３０の上層に第３レジスト膜Ｒ３を形成し、フォトリソグラフィー工程により、犠牲膜２０の開口部２０ａの開口幅よりも大きな開口幅を有してＪＦＥＴのゲート電極領域となる領域を含んで開口し、第１導電膜３０を露出するようにパターニングする。
【００２６】
次に、図４（ａ）に示すように、例えば金を含有する電解メッキ液に浸漬し、第１導電膜３０に通電して電解メッキ処理を施し、第３レジスト膜Ｒ３の開口部内に金を含有する導電体からなる第２導電膜を形成する。
【００２７】
次に、図４（ｂ）に示すように、例えば酸素ガスを用いたドライエッチング処理などにより第３レジスト膜Ｒ３を除去する。
【００２８】
次に、図５（ａ）に示すように、例えばイオンミリングなどのエッチング処理により、第２導電膜３１の下部の第１導電膜３０ａを残して、少なくとも第２導電膜３１の形成領域を除く領域の第１導電膜３０を除去する。このとき、第２導電膜３１もエッチングされるので、第２導電膜３１の堆積膜厚としては、第１導電膜３０をエッチングする際、エッチングされる第２導電膜の膜厚分を厚く堆積させておくことにより、所望の電極抵抗値を確保することができる。
【００２９】
次に、図５（ｂ）に示すように、フッ素ガスを用いたドライエッチングなどの等方性エッチング処理を行い、犠牲膜２０を除去する。
【００３０】
以降の工程においては、再び図１に相当する全領域を示す図面を用いて説明する。
次に、図６（ａ）に示すように、例えばＣＶＤ法により、第１導電膜３０ａおよび第２導電膜３１を被覆して、ＧａＡｓ半導体基板１０上に全面に窒化シリコンなどを堆積させて第１絶縁膜２１を形成する。
【００３１】
次に、図６（ｂ）に示すように、第４レジスト膜Ｒ４を形成し、フォトリソグラフィー工程によりソース・ドレイン領域を開口してパターニングする。
【００３２】
次に、図７（ａ）に示すように、例えばＲＩＥなどのエッチングを施して、ソース・ドレイン領域における第１絶縁膜２１を除去する。
【００３３】
次に、図７（ｂ）に示すように、例えばスパッタリング法によりＡｕ／Ｇｅ／Ｎｉの積層体を堆積させて第１ソース・ドレイン電極３２を形成する。このとき、第４レジスト膜Ｒ４上にもＡｕ／Ｇｅ／Ｎｉの積層体３２ａが形成される。
【００３４】
次に、図８（ａ）に示すように、リフトオフの手法により、第４レジスト膜Ｒ４を除去することで、第４レジスト膜Ｒ４上に形成されたＡｕ／Ｇｅ／Ｎｉの積層体３２ａを同時に除去する。
その後、熱処理を行って、第１ソース・ドレイン電極３２と第１半導体領域１１の接触部分を合金化させる。
【００３５】
次に、図８（ｂ）に示すように、例えばＣＶＤ法により、第１絶縁膜２１および第１ソース・ドレイン電極３２を被覆して、全面に窒化シリコンなどを堆積させて第２絶縁膜２２を形成し、第１ソース・ドレイン電極３２との接続する部分に開口部を形成する。
【００３６】
次に、図９（ａ）に示すように、例えばスパッタリング法によりＴｉ／Ｐｔ／Ａｕの積層体を堆積させ、第１ソース・ドレイン電極３２に接続する第２ソース・ドレイン電極３３を形成する。
【００３７】
次に、図９（ｂ）に示すように、例えばＣＶＤ法により、第２絶縁膜２２および第２ソース・ドレイン電極３３を被覆して、全面に窒化シリコンなどを堆積させて第３絶縁膜２３を形成し、第２ソース・ドレイン電極３３との接続する部分に開口部を形成する。
【００３８】
次に、例えばスパッタリング法によりＡｕを堆積させ、第２ソース・ドレイン電極３３に接続する第３ソース・ドレイン電極３４を形成する。
以上で、図１に示す半導体装置を製造することができる。
【００３９】
上記の本実施形態の半導体装置の製造方法によれば、ゲート電極を第１導電膜３０ａおよび第２導電膜３１から構成し、ボイドやクラックが生じやすい第１導電膜３０ａの上面を被覆するように第２導電膜３１を形成するので、ボイドやクラックの発生を抑制し、ゲート抵抗が高くなってしまう問題を防止できる。
【００４０】
また、第１導電膜３０ａおよび第２導電膜３１からなるゲート電極が上記のように下方で細く、上方において突出した部分を有する構造となっていることから、上記の第１絶縁膜２１〜第３絶縁膜２３を形成する際に、上記の第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３がゲート電極の細い下方の部分を完全に埋め込まない状態で形成されており、ここに空隙Ｓが形成される。
従って、ゲート電極と半導体基板の間の領域の誘電率が低く、寄生容量が低減される。
【００４１】
第２実施形態
図１０は本実施形態に係るＪＦＥＴの模式断面図である。
基本的に第１実施形態に係るＪＦＥＴと同様の構成であるが、ゲート電極の構造が異なっている。
ＧａＡｓ半導体基板１０のチャネル形成領域にＳｉなどのｎ型の導電性不純物がドープされたｎ型の第１半導体領域１１が形成されており、ゲート領域を囲むように内側が半導体基板１０に対して順テーパ状に開口するサイドウォール絶縁膜２５ａが形成されており、その内側のゲート領域における第１半導体領域１１の表層部分にＺｎなどのｐ型の導電性不純物がドープされたｐ型の第２半導体領域１２が形成されている。
半導体基板１０に対して順テーパ状に開口するサイドウォール絶縁膜２５ａの内側に、第２半導体領域１２に接続するように、第１導電膜３５ａが形成されており、その上層に第２導電膜３６が形成されている。
上記のように、第１導電膜３５ａおよび第２導電膜３６からゲート電極が構成されており、第２半導体領域１２に接続する第１導電膜３５ａとサイドウォール絶縁膜２５ａを合わせた部分の底部の幅よりも上方の第２導電膜３６の部分の幅の方が大きくなっており、ゲート電極とサイドウォール絶縁膜を合わせた形状が、下方で細く、上方において突出した部分を有する構造となっている。
【００４２】
上記のＪＦＥＴにおいては、第１実施形態と同様に、ゲート電極を被覆して第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３が形成されているが、ゲート電極とサイドウォール絶縁膜を合わせた形状が、上記のように下方で細く、上方において突出した部分を有する構造となっていることから、上記の第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３は上記の細い下方の部分を完全に埋め込んでおらず、空隙Ｓが形成されている。
その他の構成については、実質的に第１実施形態と同様である。
【００４３】
上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）〜図２（ｃ）に示す第１実施形態と同様の工程により、例えばＧａＡｓ半導体基板１０にｎ型の第１半導体領域１１を形成し、次に、例えばＣＶＤ法などにより窒化シリコンを堆積させて犠牲膜２４を形成し、ゲート電極とサイドウォール絶縁膜となる領域を開口して第１半導体領域１１に達する開口部２４ａを犠牲膜２４に形成して、図１１（ａ）に示す状態とする。
【００４４】
以降の工程においては、ゲート電極領域を拡大した図面を用いて説明する。
次に、図１１（ｂ）に示すように、例えばＣＶＤ法により、開口部２４ａの内側の側壁を被覆して全面に窒化シリコンを堆積させ、サイドウォール用絶縁膜２５を形成する。
【００４５】
次に、図１１（ｃ）に示すように、例えば四フッ化メタンガスを用いた異方性エッチングにより、開口部２４ａの内側の側壁部分を残してサイドウォール用絶縁膜２５をエッチバックし、サイドウォール絶縁膜２５ａを形成する。このとき、ＲＩＥ法を用いると好適である。
サイドウォール絶縁膜２５ａの内側は、半導体基板１０に対して順テーパ状に開口する開口部２５ｂとなっており、半導体基板１０の第１半導体領域１１を露出させる。開口部２５ｂの底部とサイドウォール絶縁膜２５ａの高さの比であるアスペクト比は、例えば１程度以上の値となっている。
【００４６】
次に、図１２（ａ）に示すように、サイドウォール絶縁膜２５ａの開口部２５ｂ内に露出した第１半導体領域１１の少なくとも一部の表層部分に、Ｚｎなどのｐ型の導電性不純物を熱拡散し、ｐ型の第２半導体領域１２を形成する。
【００４７】
次に、図１２（ｂ）に示すように、例えばスパッタリング法により、少なくともサイドウォール絶縁膜２５ａの開口部２５ｂ内に、半導体基板１０に接するようにＴｉおよびＰｔを順に成膜し、さらにＡｕを堆積させて、第１導電膜３５を形成する。図面上Ｔｉ／Ｐｔ／Ａｕの境界は省略している。
【００４８】
次に、図１２（ｃ）に示すように、例えばイオンミリング法により、犠牲膜２４が露出するまで第１導電膜３５を全面にエッチングする。これにより、半導体基板１０に対して順テーパ状に開口するサイドウォール絶縁膜２５ａの開口部２５ｂ内の第１導電膜３５ａが残される。
【００４９】
次に、図１３（ａ）に示すように、例えば四フッ化メタンガスなどを用いたＲＩＥなどの異方性ドライエッチングにより、第１導電膜３５ａをマスクとして、サイドウォール絶縁膜２５ａを残しながら、犠牲膜２４を除去する。第１導電膜３５ａをマスクとすることで、サイドウォール絶縁膜２５ａはエッチングされないで残る。
【００５０】
次に、図１３（ｂ）に示すように、第１導電膜３５ａおよびサイドウォール絶縁膜２５ａを被覆して全面に第１レジスト膜Ｒ５を形成する。
【００５１】
次に、図１３（ｃ）に示すように、例えば酸素ガスを用いたドライエッチング法により、少なくとも第１導電膜３５ａの表面が露出するまで、第１レジスト膜Ｒ５を全面に薄膜化する。
【００５２】
次に、図１４（ａ）に示すように、第１レジスト膜Ｒ５の上層に第２レジスト膜Ｒ６を形成し、フォトリソグラフィー工程により、犠牲膜２４に形成された開口部２４ａの開口幅よりも大きな開口幅を有して第１導電膜３５ａを露出する開口部を開口するようにパターニングする。
【００５３】
次に、図１４（ｂ）に示すように、例えば無電解メッキ処理により、第２レジスト膜の開口部内に、開口部の開口幅よりも大きな幅を有する第２導電膜を形成する。
【００５４】
次に、図４（ａ）に示すように、例えば金を含有する無電解メッキ液に浸漬して無電解メッキ処理を施し、第２レジスト膜Ｒ６の開口部内において第１導電膜３５ａに接続するように、金を含有する導電体からなる第２導電膜３６を形成する。
【００５５】
次に、図１４（ｃ）に示すように、例えば酸素ガスを用いたドライエッチング処理により、第１レジスト膜Ｒ５および第２レジスト膜Ｒ６を除去する。
以降の工程は、第１実施形態と同様にして、第１絶縁膜２１、第１ソース・ドレイン電極３２、第２絶縁膜２２、第２ソース・ドレイン電極３３、第３絶縁膜２３および第３ソース・ドレイン電極３４を形成する。
以上で、図１０に示す半導体装置を製造することができる。
【００５６】
上記の本実施形態の半導体装置の製造方法によれば、ボイドやクラックが生じやすい第１導電膜３５ａを製造する際に、犠牲膜２４の開口部２４ａ内にサイドウォール絶縁膜２５ａが形成されていて、その内側の開口部２５ｂが順テーパ状の開口部となるので、これを導電性材料で埋め込むときにボイドやクラックが生じにくい。
また、ゲート電極を第１導電膜３５ａおよび第２導電膜３６から構成し、ボイドやクラックが生じやすい第１導電膜３５ａの上面を被覆するように第２導電膜３６を形成するので、ボイドやクラックの発生を抑制し、ゲート抵抗が高くなってしまう問題を防止できる。
【００５７】
また、ゲート電極とサイドウォール絶縁膜を合わせた形状が、上記のように下方で細く、上方において突出した部分を有する構造となっていることから、上記の第１絶縁膜２１〜第３絶縁膜２３を形成する際に、上記の第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３がゲート電極の細い下方の部分を完全に埋め込まない状態で形成されており、ここに空隙Ｓが形成される。
従って、ゲート電極と半導体基板の間の領域の誘電率が低く、寄生容量が低減される。
また、本実施形態のＪＦＥＴのゲート電極では、下方で細く、上方において突出した部分を有するという不安定な構造のゲート電極の強度をサイドウォール絶縁膜により補強することができる。
【００５８】
本発明の半導体装置の製造方法は、上記の実施形態に限定されない。
例えば、犠牲膜を構成する材料としては、窒化シリコンなどの絶縁体に限定されず、ゲート電極や基板とエッチング選択比をとることができる材料であればよい。
この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５９】
【発明の効果】
本発明の半導体装置の製造方法によれば、電極部分にボイドやクラックを形成することなく、電極と基板間の寄生容量を低減して、接合電界効果トランジスタなどを有する半導体装置を製造することができる。
【図面の簡単な説明】
【図１】図１は第１実施形態にかかる半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０は第２実施形態にかかる半導体装置の断面図である。
【図１１】図１１（ａ）〜（ｃ）は第２実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は第２実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ａ）〜（ｃ）は第２実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）〜（ｃ）は第２実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５は従来例にかかる半導体装置の断面図である。
【符号の説明】
１０…半導体基板、１１…第１半導体領域、１２…第２半導体領域、２０…犠牲膜、２０ａ…開口部、２１…第１絶縁膜、２２…第２絶縁膜、２３…第３絶縁膜、２４…犠牲膜、２４ａ…開口部、２５…サイドウォール用絶縁膜、２５ａ…サイドウォール絶縁膜、２５ｂ…開口部、３０，３０ａ…第１導電膜、３１…第２導電膜、３２…第１ソース・ドレイン電極、３３…第２ソース・ドレイン電極、３４…第３ソース・ドレイン電極、３５，３５ａ…第１導電膜、３６…第２導電膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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