(57)【要約】【課題】通信環境に応じたイコライズ処理を回路規模を増大させずに実現するＡＤＳＬ変復調装置を提供する。【解決手段】積和演算器１０５と、入力データを格納するデータＲＡＭ１０４と、係数データを格納するデータレジスタファイル１０３と、演算器の制御コードを格納する制御コードキュー１０２と、制御コードに基づいて積和演算器１０５を制御する演算器制御部１０１を備える。積和演算器１０５への制御コードはホストＣＰＵ２００から提供され、イコライズ処理や変復調処理を実行する。ホストＣＰＵ２００は回線特性を測定して、それに最適なイコライズ処理を積和演算器１０５に実行させることによって、高品質な通信を実行できるＡＤＳＬ変復調装置が提供できる。【選択図】　図１
2004056594.tif 000002
【特許請求の範囲】
【請求項１】
外部の中央演算装置より供給される制御コードを格納する制御コード記憶部と、係数データを格納する係数データ記憶部と、処理すべきデータを格納するデータ記憶部と、積和演算を行う積和演算器と、前記演算器を制御する演算器制御部とを備え、
前記演算器制御部が、前記制御コード記憶部から供給される制御コードに応じて、前記係数データ記憶部に格納されている計数データと前記データ記憶部に格納されているデータとの演算を前記積和演算器に行わせることを特徴とするＡＤＳＬ変復調装置。
【請求項２】
カウンタをさらに備え、
前記制御コード記憶部が、前記中央装置より供給された制御コードのデコード結果に応じて、前記演算器制御部への当該制御コードの供給を、前記カウンタの値に従って繰り返し行う、請求項１に記載のＡＤＳＬ変復調装置。
【請求項３】
前記制御コード記憶部が、複数種類の信号処理プログラムを格納し、
中央演算装置の制御信号に応じて前記信号処理プログラムのいずれかを選択し、選択された信号処理プログラムの制御コードを前記演算器制御部へ供給する、請求項１に記載のＡＤＳＬ変復調装置。
【請求項４】
カウンタをさらに備え、
前記制御コード記憶部が、前記中央装置より供給された制御コードのデコード結果に応じて、前記演算器制御部への当該制御コードの供給を、前記カウンタの値に従って繰り返し行う、請求項３に記載のＡＤＳＬ変復調装置。
【請求項５】
前記制御コードをデコードする第１のデコーダと、前記係数データ記憶部に対するアクセス制御を行う第２のデコーダと、カウンタと、前記第１のデコーダでデコードされた制御コードを格納する演算器制御コード記憶部とをさらに備え、
前記第１のデコーダによる制御コードのデコード結果に応じて前記カウンタを動作させ、
前記演算器制御コード記憶部が、前記カウンタ出力と前記第１のデコーダによりデコードされた制御コードとに応じて、前記第２のデコーダへ制御コードを出力し、
前記第２のデコーダが、前記演算器制御コード記憶部から受け取った制御コードのデコード結果に応じて、前記係数データ記憶部とデータ記憶装置とに対するアクセスを行う、請求項１に記載のＡＤＳＬ変復調装置。
【請求項６】
中央演算装置と、ＡＤＳＬ変復調装置とを含むＡＤＳＬ変復調システムであって、
前記ＡＤＳＬ変復調装置は、前記中央演算装置より供給される制御コードを格納する制御コード記憶部と、係数データを格納する係数データ記憶部と、処理すべきデータを格納するデータ記憶部と、積和演算を行う積和演算器と、前記演算器を制御する演算器制御部とを備え、
前記演算器制御部が、前記制御コード記憶部から供給される制御コードに応じて、前記係数データ記憶部に格納されている計数データと前記データ記憶部に格納されているデータとの演算を前記積和演算器に行わせ、
前記中央演算装置が、複数種類のイコライズ処理プログラムから適切なプログラムを選択し、選択したプログラムの制御コードを前記ＡＤＳＬ変復調装置へ供給することを特徴とするＡＤＳＬ変復調システム。
【請求項７】
前記ＡＤＳＬ変復調装置において、カウンタがさらに設けられると共に、前記制御コード記憶部が、前記中央装置より供給された制御コードのデコード結果に応じて、前記演算器制御部への当該制御コードの供給を、前記カウンタの値に従って繰り返し行う、請求項６に記載のＡＤＳＬ変復調システム。
【請求項８】
前記ＡＤＳＬ変復調装置において、前記制御コード記憶部が、複数種類の信号処理プログラムを格納すると共に、前記中央演算装置の制御信号に応じて前記信号処理プログラムのいずれかを選択し、選択された信号処理プログラムの制御コードを前記演算器制御部へ供給する、請求項６に記載のＡＤＳＬ変復調システム。
【請求項９】
前記ＡＤＳＬ変復調装置において、カウンタがさらに設けられると共に、前記制御コード記憶部が、前記中央装置より供給された制御コードのデコード結果に応じて、前記演算器制御部への当該制御コードの供給を、前記カウンタの値に従って繰り返し行う、請求項８に記載のＡＤＳＬ変復調システム。
【請求項１０】
前記ＡＤＳＬ変復調装置において、前記制御コードをデコードする第１のデコーダと、前記係数データ記憶部に対するアクセス制御を行う第２のデコーダと、カウンタと、前記第１のデコーダでデコードされた制御コードを格納する演算器制御コード記憶部とがさらに設けられると共に、前記第１のデコーダによる制御コードのデコード結果に応じて前記カウンタを動作させ、前記演算器制御コード記憶部が、前記カウンタ出力と前記第１のデコーダによりデコードされた制御コードとに応じて、前記第２のデコーダへ制御コードを出力し、前記第２のデコーダが、前記演算器制御コード記憶部から受け取った制御コードのデコード結果に応じて、前記係数データ記憶部とデータ記憶装置とに対するアクセスを行う、請求項６に記載のＡＤＳＬ変復調システム。
【請求項１１】
前記中央演算装置により過去に選択されたイコライズ処理を記憶する選択履歴記憶部をさらに備え、
前記中央演算装置が、前記選択履歴記憶部の情報に基づき、イコライズ処理プログラムの選択を行う、請求項６〜１０のいずれか一項に記載のＡＤＳＬ変復調システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ集積回路に関するものであり、特に、ディジタル加入者線モデムの変復調ＬＳＩに関するものである
【０００２】
【従来の技術】
ＩＴＵ−Ｔ規格Ｇ．９９２．１及びＧ．９９２．２において規格化されている非対称ディジタル加入者線（ＡＤＳＬ）方式は、より対線であるメタリックの電話線を用いて、従来の約５０倍の能力を有するデジタルデータ通信サービスと、電話／ファクシミリによるサービスとを同時に提供できる技術である。
【０００３】
ＡＤＳＬでは、電話として使用されているメタリック線に、例えばＧ．９９２．１勧告の場合には約１ＭＨｚまでの高周波を使用することによって、高速なデータ転送を実現している。
【０００４】
ＡＤＳＬモデムにおける主な信号処理は、ＤＭＴ変復調の核となる高速フーリエ変換（ＦＦＴ）と高速逆フーリエ変換（ＩＦＦＴ）、また周波数フィルタやイコライザ、エコーキャンセラの核となるＦＩＲ、ＩＩＲフィルタ、周波数イコライザの核となる複素乗算、エネルギー計算やエラー量算出に使用される二乗累積和計算などがある。
【０００５】
【発明が解決しようとする課題】
上記のようなディジタル信号処理を汎用のディジタルシグナルプロセッサ（ＤＳＰ）で処理しようとした場合、信号処理のリアルタイム性の要求からオンチップ命令メモリ容量が大きくなり、コストアップにつながる。また、汎用信号処理に対応する命令制御が複雑となり、回路規模が増大する。
【０００６】
一方、ハードウェアロジックでは、信号処理内容が固定的に決定されてしまうため、信号処理の柔軟性に欠ける。そのため、モデム設置場所によって変化する周波数特性やノイズ特性などに対応することができず、通信品質の劣化を起こすことになる。これを防ぐ為に様々なディジタル信号処理の演算回路を実装していくと、回路の増大を引き起こし、コスト増につながる。
【０００７】
本発明は、上記の問題に鑑み、回路規模を増大させることなく柔軟な信号処理が可能なＡＤＳＬ変復調装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明のＡＤＳＬ変復調装置は、外部の中央演算装置より供給される制御コードを格納する制御コード記憶部と、係数データを格納する係数データ記憶部と、処理すべきデータを格納するデータ記憶部と、積和演算を行う積和演算器と、前記演算器を制御する演算器制御部とを備え、前記演算器制御部が、前記制御コード記憶部から供給される制御コードに応じて、前記係数データ記憶部に格納されている計数データと前記データ記憶部に格納されているデータとの演算を前記積和演算器に行わせることを特徴とする。
【０００９】
また、上記の目的を達成するために、本発明にかかるＡＤＳＬ変復調システムは、中央演算装置と、ＡＤＳＬ変復調装置とを含むＡＤＳＬ変復調システムであって、前記ＡＤＳＬ変復調装置は、前記中央演算装置より供給される制御コードを格納する制御コード記憶部と、係数データを格納する係数データ記憶部と、処理すべきデータを格納するデータ記憶部と、積和演算を行う積和演算器と、前記演算器を制御する演算器制御部とを備え、前記演算器制御部が、前記制御コード記憶部から供給される制御コードに応じて、前記係数データ記憶部に格納されている計数データと前記データ記憶部に格納されているデータとの演算を前記積和演算器に行わせ、前記中央演算装置が、複数種類のイコライズ処理プログラムから適切なプログラムを選択し、選択したプログラムの制御コードを前記ＡＤＳＬ変復調装置へ供給することを特徴とする。
【００１０】
【発明の実施の形態】
本発明のＡＤＳＬ変復調装置およびＡＤＳＬ変復調システムは、積和演算器を用いることにより、従来の構成のような制御コード発生器からの非リアルタイムな制御コード発生が不要になるため、制御コード発生器としての汎用ＤＳＰのような大規模オンチップメモリが不要となる。また、制御コードでは、条件分岐制御などの複雑な制御機構を持たないので、制御器の回路規模を小さくすることができる。また、ＡＤＳＬ変復調のＦＦＴ、ＩＦＦＴやフィルタ処理のＦＩＲ、ＩＩＲなど、複数種類の制御コードを容易することにより、イコライザやエコーキャンセラの処理を設置環境に合わせて変化させることができる。従って、回路規模を増大させることなく柔軟な信号処理が可能なＡＤＳＬ変復調装置およびＡＤＳＬ変復調システムを提供することが可能となる。
【００１１】
本発明のＡＤＳＬ変復調装置は、カウンタをさらに備え、前記制御コード記憶部が、前記中央装置より供給された制御コードのデコード結果に応じて、前記演算器制御部への当該制御コードの供給を、前記カウンタの値に従って繰り返し行うことが好ましい。この構成によれば、制御コード記憶部に格納されている特定の制御コードを、中央演算装置が設定した回数だけ繰り返して実行することが可能となり、処理効率が向上する点で有利である。
【００１２】
本発明のＡＤＳＬ変復調装置において、前記制御コード記憶部が、複数種類の信号処理プログラムを格納し、中央演算装置の制御信号に応じて前記信号処理プログラムのいずれかを選択し、選択された信号処理プログラムの制御コードを前記演算器制御部へ供給することが好ましい。この構成によれば、積和演算器における演算内容を変化させるたびにホストＣＰＵから制御コードを書きかえる必要がなくなるので、処理効率が向上する点で有利である。なお、この構成にカウンタをさらに設け、前記制御コード記憶部が、前記中央装置より供給された制御コードのデコード結果に応じて、前記演算器制御部への当該制御コードの供給を、前記カウンタの値に従って繰り返し行うように構成してもよい。
【００１３】
本発明のＡＤＳＬ変復調装置は、前記制御コードをデコードする第１のデコーダと、前記係数データ記憶部に対するアクセス制御を行う第２のデコーダと、カウンタと、前記第１のデコーダでデコードされた制御コードを格納する演算器制御コード記憶部とをさらに備え、前記第１のデコーダによる制御コードのデコード結果に応じて前記カウンタを動作させ、前記演算器制御コード記憶部が、前記カウンタ出力と前記第１のデコーダによりデコードされた制御コードとに応じて、前記第２のデコーダへ制御コードを出力し、前記第２のデコーダが、前記演算器制御コード記憶部から受け取った制御コードのデコード結果に応じて、前記係数データ記憶部とデータ記憶装置とに対するアクセスを行うことが好ましい。この構成によれば、アドレスや繰り返しの制御が複雑な処理を、中央演算装置に付加をかけることなく実行することができ、処理効率が向上する点で有利である。
【００１４】
本発明のＡＤＳＬ変復調システムは、ＡＤＳＬ変復調装置にカウンタがさらに設けられると共に、前記制御コード記憶部が、前記中央装置より供給された制御コードのデコード結果に応じて、前記演算器制御部への当該制御コードの供給を、前記カウンタの値に従って繰り返し行うことが好ましい。
【００１５】
本発明のＡＤＳＬ変復調システムは、ＡＤＳＬ変復調装置の制御コード記憶部が、複数種類の信号処理プログラムを格納すると共に、前記中央演算装置の制御信号に応じて前記信号処理プログラムのいずれかを選択し、選択された信号処理プログラムの制御コードを前記演算器制御部へ供給することが好ましい。
【００１６】
本発明のＡＤＳＬ変復調システムは、ＡＤＳＬ変復調装置にカウンタがさらに設けられると共に、前記制御コード記憶部が、前記中央装置より供給された制御コードのデコード結果に応じて、前記演算器制御部への当該制御コードの供給を、前記カウンタの値に従って繰り返し行うことが好ましい。
【００１７】
本発明のＡＤＳＬ変復調システムは、ＡＤＳＬ変復調装置に、前記制御コードをデコードする第１のデコーダと、前記係数データ記憶部に対するアクセス制御を行う第２のデコーダと、カウンタと、前記第１のデコーダでデコードされた制御コードを格納する演算器制御コード記憶部とがさらに設けられると共に、前記第１のデコーダによる制御コードのデコード結果に応じて前記カウンタを動作させ、前記演算器制御コード記憶部が、前記カウンタ出力と前記第１のデコーダによりデコードされた制御コードとに応じて、前記第２のデコーダへ制御コードを出力し、前記第２のデコーダが、前記演算器制御コード記憶部から受け取った制御コードのデコード結果に応じて、前記係数データ記憶部とデータ記憶装置とに対するアクセスを行うことが好ましい。
【００１８】
本発明のＡＤＳＬ変復調システムは、中央演算装置により過去に選択されたイコライズ処理を記憶する選択履歴記憶部をさらに備え、前記中央演算装置が、前記選択履歴記憶部の情報に基づき、イコライズ処理プログラムの選択を行うことが好ましい。
【００１９】
以下、図面を参照しながら、本発明の実施形態についてより詳細に説明する。
【００２０】
（第１の実施形態）
本発明の第１の実施形態にかかるＡＤＳＬ変復調システムの構成を、図１に示す。
【００２１】
図１に示すように、本実施形態のＡＤＳＬ変復調システムは、ＡＤＳＬモデム１００とコンピュータのホストＣＰＵ２００とによって構成される。ＡＤＳＬモデム１００は、積和演算器１０５、演算器制御部１０１、制御コードキュー１０２、データレジスタファイル１０３、およびデータＲＡＭ１０４を備える。
【００２２】
積和演算器１０５は、入力信号の組み合わせが可変であり、演算器制御部１０１によって制御される。その制御コードは、制御コードキュー１０２に格納されている。データレジスタファイル１０３には、それぞれのディジタル演算処理で使用される係数データが格納されている。データレジスタファイル１０３と、入力信号（送信データまたは受信データ）が格納されているデータＲＡＭ１０４とが、積和演算器１０５に接続されている。ホストＣＰＵ２００は、積和演算器１０５の制御コードを制御コードキュー１０２に書きこむ。ホストＣＰＵ２００は、制御コードキュー１０２に書きこむ制御コードによって、データレジスタファイル１０３に任意のデータを書きこむことも可能である。
【００２３】
以下、本実施形態のＡＤＳＬ変復調システムの動作について説明する。
【００２４】
ホストＣＰＵ２００は、積和演算器１０５に行わせる演算の制御コードを制御コードキュー１０２に書きこむ。制御コードキュー１０２に蓄積された制御コードは、演算器制御部１０１に送られる。演算器制御部１０１は、この制御コードを元にデータレジスタファイル１０３、データＲＡＭ１０４、そして積和演算器１０５に制御信号を送出することで、信号処理を行う。演算器制御部１０１は、データレジスタファイル１０３およびデータＲＡＭ１０４のアドレス制御も実行する。このアドレス制御として、一般にディジタル信号処理に用いられるアドレス演算（例えば高速フーリエ変換で用いられるリバースキャリー加算やモジュロアドレッシングなど）等を実行することが可能である。制御コードキュー１０２の制御コードが全て実行されて、かつホストＣＰＵ２００からの制御コードの供給が無い場合には、制御コードキュー１０２からホストＣＰＵ２００にエンプティ信号を送出し、積和演算器１０５はアイドル状態となる。
【００２５】
以上の動作により、本実施形態のＡＤＳＬ変復調システムでは、ＡＤＳＬで実行される様々な信号処理が実行される。
【００２６】
例えばフィルタ処理であれば、データレジスタファイル１０３にフィルタのタップ係数を設定し、データＲＡＭ１０４に蓄積される送信データもしくは受信データとの積和演算を実行することで、ＦＩＲフィルタが構成できる。エコーキャンセラの場合においては、データレジスタファイル１０３にキャンセルすべきデータ列を設定し、同様の積和演算で処理が可能である。
【００２７】
また、イコライザ処理で使用されるＩＩＲフィルタについても、同様に処理が実行できる。この時には、ＦＩＲフィルタ演算に比べてアドレス操作が複雑であるが、演算器制御部１０１で該当するアドレス操作を実行できるように設計を行う。
【００２８】
エネルギー計算やエラー量の累積加算を行う場合は、積和演算器１０５において、データＲＡＭ１０４に格納されているデータの２乗和を累積することによって処理が可能である。
【００２９】
高速フーリエ変換（ＦＦＴ）や高速逆フーリエ変換（ＩＦＦＴ）の場合は、若干複雑ではあるものの、データＲＡＭ１０４とデータレジスタファイル１０３の読み出しアドレスと、データＲＡＭ１０４への演算結果格納アドレスとを制御することによって、処理が可能である。
【００３０】
ＡＤＳＬでは、交換局とモデムが設置されている場所とを結ぶメタリック線の環境によって、必要となる演算の内容と処理量が変わってくるが、上記のように構成される積和演算器１０５をＡＤＳＬモデム１００が搭載することによって、ホストＣＰＵ２００が積和演算器１０５に実行させるフィルタやイコライズの処理量とその内容を制御することが可能となり、メタリック線の環境に応じた最適なディジタル演算処理が可能となる。
【００３１】
（第２の実施形態）
本発明の第２の実施形態にかかるＡＤＳＬ変復調システムの構成を、図２に示す。図２に示すように、本実施形態のＡＤＳＬ変復調システムは、ＡＤＳＬモデム１１０と、ホストＣＰＵ２００とを有する。ＡＤＳＬモデム１１０は、積和演算器１０５、演算器制御部１０１、制御コードキュー１０２、データレジスタファイル１０３、データＲＡＭ１０４、および、カウンタ１０６を備える。
【００３２】
すなわち、本実施形態のＡＤＳＬ変復調システムは、制御コードキュー１０２にダウンカウンタ１０６が接続された点において、第１の実施形態のＡＤＳＬ変復調システムと構成が異なっている。ダウンカウンタ１０６の値は、ホストＣＰＵ２００から設定できるようになっている。
【００３３】
以下、このＡＤＳＬ変復調システムの動作について説明する。
【００３４】
制御コードキュー１０２には、第１の実施形態と同様に、ホストＣＰＵ２００から制御コードが格納され、演算器制御部１０１に制御コードが送られる。制御コードキュー１０２では、制御コード内に設定されているビットに応じて、繰り返しを行わない設定になっている場合は該当制御コードを１回だけ演算器制御部１０１に送信し、繰り返しを行う設定になっている場合はダウンカウンタ１０５の値が０になるまで、同一のコードを演算器制御部１０１に送出する。
【００３５】
なお、ダウンカウンタ１０６に０が設定されている場合には、制御コードキュー１０２から演算器制御部１０１に制御コードが１回送られて、次に格納されている制御コードが実行される。ダウンカウンタにＮが設定されていた場合には、制御コードキュー１０２から演算器制御部１０１へ同一の制御コードが（Ｎ＋１）回送出され、繰り返し実行を行う。
【００３６】
以上の構成により、制御コードキュー１０２に格納されている特定の制御コードを、ホストＣＰＵ２００が設定した回数だけ繰り返して実行することが可能となる。このことは、フィルタ処理とエコーキャンセラに使用されるＦＩＲフィルタ演算や、エネルギー計算とエラー量算出に使用される２乗累積加算に有効である。上記の構成によって、ホストＣＰＵ２００が同一のコードを制御コードキュー１０２へ送出する手間を省くことが可能となり、処理の高効率化が図られる。
【００３７】
（第３の実施形態）
本発明の第３の実施形態にかかるＡＤＳＬ変復調システムの構成を、図３に示す。図３に示すように、本実施形態のＡＤＳＬ変復調システムは、ＡＤＳＬモデム１２０と、ホストＣＰＵ２００とを備えている。ＡＤＳＬモデム１２０は、積和演算器１０５、演算器制御部１０１、制御コードキュー１０２、データレジスタファイル１０３、および、データＲＡＭ１０４を有する。
【００３８】
本構成においては、制御コードキュー１２０として、複数個の制御コード格納装置１０２Ａ，１０２Ｂ，１０２Ｃが用意され、これらの装置のそれぞれに異なる信号処理プログラムが格納されている。例えば、図３において、制御コード格納装置１０２ＡにはＦＩＲフィルタの信号処理プログラムが、制御コード格納装置１０２ＢにはＩＩＲフィルタプログラムが、制御コード格納装置１０２Ｃには２乗累積加算プログラムが、それぞれ格納される。
【００３９】
以上のような複数の制御コードキュー１０２に対し、ホストＣＰＵ２００からそれぞれ起動の制御信号が送られる。この制御信号を受け取ることによって、制御コード格納装置１０２Ａ，１０２Ｂ，１０２Ｃのうち該当するいずれかから、制御コードが演算器制御部１０１に送出され、演算が実行される。
【００４０】
このことによって、複数のディジタル信号処理を積和演算器１０５に実行させる場合に、演算内容を変化させるたびにホストＣＰＵ２００から制御コードを書きかえることが不要となり、処理の効率化を図れる。
【００４１】
なお、本実施形態では、制御コードキュー１０２が３つの制御コード格納装置１０２Ａ，１０２Ｂ，１０２Ｃにより構成される例を説明したが、制御コードキュー１０２を構成する制御コード格納装置の数や、各装置に格納されるプログラムの種類は、上述の具体例にのみ限定されるものではない。
【００４２】
（第４の実施形態）
本発明の第４の実施形態にかかるＡＤＳＬ変復調システムは、図４に示すように、ＡＤＳＬモデム１３０とホストＣＰＵ２００とが接続された構成である。制御コード格納装置１０２Ａ〜１０２Ｃには、ダウンカウンタ１０６Ａ〜１０６Ｃがそれぞれ接続されている。制御コード格納装置１０２Ａ〜１０２Ｃの機能および動作は第３の実施形態において説明したとおりである。また、ダウンカウンタ１０６Ａ〜１０６Ｃの機能および動作は、第２の実施形態で説明したダウンカウンタ１０６と同様である。
【００４３】
なお、本実施形態でも、制御コードキュー１０２が３つの制御コード格納装置１０２Ａ，１０２Ｂ，１０２Ｃにより構成される例を説明したが、制御コードキュー１０２を構成する制御コード格納装置の数や、各装置に格納されるプログラムの種類は、上述の具体例にのみ限定されるものではない。
【００４４】
（第５の実施形態）
本発明の第５の実施形態にかかるＡＤＳＬ変復調システムの構成を、図５に示す。図５に示すように、本実施形態のＡＤＳＬ変復調システムは、ＡＤＳＬモデム１４０とホストＣＰＵ２００とが接続された構成である。ＡＤＳＬモデム１４０は、積和演算器１０５、演算器制御コードレジスタファイル１０８、制御コードキュー１０２、データレジスタファイル１０３、データＲＡＭ１０４、ダウンカウンタ１０６、第１デコーダ１０７、および、第２デコーダ１０９を備えている。
【００４５】
本構成においては、制御コードキュー１０２から、制御コードが第１デコーダ１０７へ送出される。第１デコーダ１０７は、デコード結果からダウンカウンタ１０６と演算器制御コードレジスタファイル１０８に制御信号を出力する。ダウンカウンタ１０６では、制御信号に基づいてカウンタを動作させ、演算器制御コードレジスタファイル１０８にカウンタ値を出力する。演算器制御コードレジスタファイル１０８では、第１デコーダ１０７のデコード結果とダウンカウンタ１０６のカウンタ値とを参照して、第２デコーダ１０９に演算器制御コードを出力する。第２デコーダ１０９はこの演算器制御コードに基づいて積和演算器１０５に制御コードを、データレジスタファイル１０３とデータＲＡＭ１０４とにアドレスを出力し、積和演算を実行する。
【００４６】
また、制御コードキュー１０２から送出された制御コードを第１デコーダ１０７がデコードした結果、データレジスタファイル１０３に値を書きこむことができる。
【００４７】
以下、本ＡＤＳＬ変復調システムの動作について説明する。
【００４８】
演算器制御コードレジスタファイル１０８には、積和演算器１０５で行うことができる演算コードをあらかじめ格納しておく。この演算コードにはデータレジスタファイル１０３およびデータＲＡＭ１０４のアクセスパターンも考慮して、アドレスポインタの修飾演算まで加えて登録しておく。
【００４９】
制御コードキュー１０２には、演算器制御コードレジスタファイル１０８に格納されている演算コードを読み出す順序を制御する制御コードを格納する。ここにはカウンタ１０６を起動させて、演算器制御コードレジスタファイル１０８から第２デコーダ１０９に出力される制御コードを繰り返して出力させる、などの制御コードも合わせて格納する。
【００５０】
これによって、アドレスや繰り返しの制御が複雑なＦＦＴやＩＦＦＴなどの処理を、ホストＣＰＵ２００に負荷をかけることなく実行することが可能となり、処理の高効率化を図れる。
【００５１】
（第６の実施形態）
本発明の第６の実施形態にかかるＡＤＳＬ変復調システムの構成を、図６に示す。図６に示すように、本実施形態のＡＤＳＬ変復調システムは、ＡＤＳＬモデム１００およびホストＣＰＵ２００の他に、記憶装置２０１を備えている点において、第１の実施形態にかかるＡＤＳＬ変復調システムと異なっている。記憶装置２０１は、ホストＣＰＵ２００の制御プログラムを格納し、ホストＣＰＵ２００からアクセスされる。ＡＤＳＬモデム１００は、第１の実施形態で説明したとおり、積和演算器１０５、演算器制御部１０１、制御コードキュー１０２、データレジスタファイル１０３、および、データＲＡＭ１０４を備えている。
【００５２】
また、記憶装置２０１には、第１の実施形態で説明したような、ＦＩＲ処理、ＩＩＲ処理、ＦＦＴ処理、イコライザ処理などの種々の信号処理を制御するための制御コードが複数格納されている。ホストＣＰＵ２００はＦＩＲフィルタ、ＩＩＲフィルタ、ＦＦＴなどのプログラムを制御プログラムの中に準備しておき、そのうち通信品質の最も高い演算処理を最終的に選択する。
【００５３】
処理の流れの一例をフローチャートとして、図７に示す。
【００５４】
ＡＤＳＬモデムのトレーニングが始まった段階で、回線特性の概略測定を実施する（ステップＳ１）。これから得られた結果を元にして、ホストＣＰＵ２００が、イコライズの最適コードを選択し、制御コードキュー１０２にロードする（ステップＳ２）。その後、詳細な回線測定を行って（ステップＳ３）、データレジスタファイルの値を決定し（ステップＳ４）、実際のデータ通信を実施する（ステップＳ５）。
【００５５】
以上のような動作を行うことによって、設置場所によって通信環境が異なるＡＤＳＬで、その場所に最適なイコライズ処理を可能とするＡＤＳＬ変復調システムが実現できる。
【００５６】
（第７の実施形態）
本発明の第７の実施形態にかかるＡＤＳＬ変復調システムの構成を、図８に示す。図６に示すように、本実施形態のＡＤＳＬ変復調システムは、ＡＤＳＬモデム１１０およびホストＣＰＵ２００の他に、記憶装置２０１を備えている点において、第２の実施形態にかかるＡＤＳＬ変復調システムと異なっている。記憶装置２０１は、ホストＣＰＵ２００の制御プログラムを格納し、ホストＣＰＵ２００からアクセスされる。ＡＤＳＬモデム１１０は、第２の実施形態で説明したとおり、積和演算器１０５、演算器制御部１０１、制御コードキュー１０２、データレジスタファイル１０３、データＲＡＭ１０４、および、ダウンカウンタ１０６を備えている。
【００５７】
（第８の実施形態）
本発明の第８の実施形態にかかるＡＤＳＬ変復調システムは、図９に示すように、第３の実施形態にかかる構成（図３参照）に、第６の実施形態にかかる記憶装置２０１（図６参照）を組み合わせた構成である。
【００５８】
（第９の実施形態）
本発明の第９の実施形態にかかるＡＤＳＬ変復調システムは、図１０に示すように、第４の実施形態にかかる構成（図４参照）に、第６の実施形態にかかる記憶装置２０１（図６参照）を組み合わせた構成である。
【００５９】
（第１０の実施形態）
本発明の第１０の実施形態にかかるＡＤＳＬ変復調システムは、図１１に示すように、第５の実施形態にかかる構成（図５参照）に、第６の実施形態にかかる記憶装置２０１（図６参照）を組み合わせた構成である。
【００６０】
（第１１の実施形態）
本発明の第１１の実施形態にかかるＡＤＳＬ変復調システムの構成を、図１２に示す。図１２に示すように、本実施形態のＡＤＳＬ変復調システムは、第１の実施形態で説明したＡＤＳＬモデム１００およびホストＣＰＵ２００の他に、記憶装置２０２，２０３を備えている。
【００６１】
記憶装置２０２は、ホストＣＰＵ２００に接続され、イコライズ用の制御コードが格納されている。また、ホストＣＰＵ２００には、過去に選択されたイコライズ用制御コードを記憶する記憶装置２０３も接続されている。記憶装置２０３に記憶されている情報を元にして、制御コードがホストＣＰＵ２００を通じてＡＤＳＬモデムの制御コードキュー１０２にロードされ、イコライズなどの処理が行われる。
【００６２】
ここで、本ＡＤＳＬ変復調システムの具体的な処理の例を図１３に示す。
【００６３】
モデム立ち上げ時に、まず前回のイコライズ結果を使用するかを判断する（ステップＳ１１）。このときに完全初期化を行うのは、モデムが設置されて間も無い状態か、前回の接続でエラー終了した場合（例えば通信のエラー量が多くなった為にリセットがかかった場合など）、もしくは、ユーザの任意の設定による場合がある。
【００６４】
もし、初期化が選択された場合には、図７のフローチャートと同様にしてステップＳ１２〜Ｓ１８の処理を行い、最終のイコライズ処理内容が記憶装置２０３に格納される。前回のイコライズ結果を復元する場合には、記憶装置２０３より前回の処理内容とパラメータを取り出して、データ通信を実行する。
【００６５】
ＡＤＳＬではモデムが一旦設置がされると、使用しているメタリック線の環境は大きく変わることが少ない。環境が大きく変わった場合にはそれまでのイコライズ処理では対応できない回線特性となる為に通信エラー量が増大し、エラー終了となる。この場合は、図１３のフローチャートに示した通り、最初から回線特性を測定しなおすので、新たな回線特性に応じたイコライズ処理を行うことができる。
【００６６】
以上のことから、以前の環境を保存することでイコライズの選択処理を省くことが可能となり、モデムの電源投入から通信開始までの時間を短縮することが可能となる。
【００６７】
（第１２の実施形態）
本発明の第１２の実施形態は、第６の実施形態にかかるＡＤＳＬ変復調システム（図６参照）に、第１１の実施形態にかかる記憶装置２０２，２０３を組み合わせた構成である。なお、図示は省略する。
【００６８】
（第１３の実施形態）
本発明の第１３の実施形態は、第７の実施形態にかかるＡＤＳＬ変復調システム（図８参照）に、第１１の実施形態にかかる記憶装置２０２，２０３を組み合わせた構成である。なお、図示は省略する。
【００６９】
（第１４の実施形態）
本発明の第１４の実施形態は、第８の実施形態にかかるＡＤＳＬ変復調システム（図９参照）に、第１１の実施形態にかかる記憶装置２０２，２０３を組み合わせた構成である。なお、図示は省略する。
【００７０】
（第１５の実施形態）
本発明の第１５の実施形態は、第９の実施形態にかかるＡＤＳＬ変復調システム（図１０参照）に、第１１の実施形態にかかる記憶装置２０２，２０３を組み合わせた構成である。なお、図示は省略する。
【００７１】
【発明の効果】
以上の実施例に示すような積和演算器部においては制御コード発生器からの非リアルタイムな制御コード発生が不要となるため、制御コード発生器として汎用ＤＳＰのような大規模オンチップメモリが不要となること、また、　制御コードでは条件分岐制御などの複雑な制御機構を持たないため、制御器の回路規模を小さくすることで、面積の削減を図ることができ、低コストな変復調ＬＳＩの提供が可能となる。また、イコライザやエコーキャンセラの処理を、設置されているモデムの環境に合わせて変化させることができるので、通信品質の向上に寄与することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示した図である。
【図２】本発明の第２の実施形態を示した図である。
【図３】本発明の第３の実施形態を示した図である。
【図４】本発明の第４の実施形態を示した図である。
【図５】本発明の第５の実施形態を示した図である。
【図６】本発明の第６の実施形態を示した図である。
【図７】本発明の第６の実施形態にかかるＡＤＳＬ変復調システムの処理の流れを説明するフローチャートである。
【図８】本発明の第７の実施形態を示した図である。
【図９】本発明の第８の実施形態を示した図である。
【図１０】本発明の第９の実施形態を示した図である。
【図１１】本発明の第１０の実施形態を示した図である。
【図１２】本発明の第１１の実施形態を示した図である。
【図１３】本発明の第１１の実施形態にかかるＡＤＳＬ変復調システムの処理の流れを説明するフローチャートである。
【符号の説明】
１００　ＡＤＳＬモデム
１０１　演算器制御部
１０２　制御コードキュー
１０３　データレジスタファイル
１０４　データＲＡＭ
１０５　積和演算器
１０６　ダウンカウンタ
１０７　第１デコーダ
１０８　演算器制御コードレジスタファイル
１０９　第２デコーダ
２００　ホストＣＰＵ
２０１　制御プログラム記憶装置
２０２，２０３　記憶装置
【図１】
2004056594.tif 000003
【図２】
2004056594.tif 000004
【図３】
2004056594.tif 000005
【図４】
2004056594.tif 000006
【図５】
2004056594.tif 000007
【図６】
2004056594.tif 000008
【図７】
2004056594.tif 000009
【図８】
2004056594.tif 000010
【図９】
2004056594.tif 000011
【図１０】
2004056594.tif 000012
【図１１】
2004056594.tif 000013
【図１２】
2004056594.tif 000014
【図１３】
2004056594.tif 000015