(57)【要約】【課題】誤って逆接続した場合の回路素子の破壊防止を保証すると同時に、ドライバ駆動能力を格段に向上させ、小型化、低コスト化を図ること。【解決手段】逆接続の検出機能と、逆接続であると判断した場合は該逆接続の状態を切り離す機能と、正常接続時には、駆動素子の駆動能力を一定値以上引き出せるように、通電時のオン抵抗および電圧降下を所定値以下の条件とする機能とを設けた。【選択図】        図１
2004153906.tif 000002
【特許請求の範囲】
【請求項１】
電源と信号処理装置との電気的接続に用いられる、プラス電源端子とマイナス電源端子との接続形態を判別して逆接続を防止する逆接続防止装置であって、
前記プラス電源端子に、正常接続であるプラス電圧が印加されているのか、若しくは、逆接続であるマイナス電圧が印加されているのかを検出する接続検出手段と、
前記検出結果が正常接続であると判断した場合は、該正常接続の状態をそのまま維持し、前記検出結果が逆接続であると判断した場合は、該逆接続の状態を切り離す接続制御手段と
を具えたことを特徴とする逆接続防止装置。
【請求項２】
前記信号処理装置は、モータを駆動制御するホールＩＣからなり、
前記モータの駆動能力が基準値に対して少なくとも１．５倍以上となり、かつ、前記ホールＩＣを含むドライバ集積化面積が基準値に対して約半分以下になるように、該通電時のオン抵抗および電圧降下を所定値以下に設定したことを特徴とする請求項１記載の逆接続防止装置。
【請求項３】
前記接続制御手段は、１個のスイッチからなり、
該スイッチは、
前記マイナス電源端子を基準として前記プラス電源端子にプラスの電圧が印加される正常接続の場合には、該正常接続の電位状態であることを検出して、前記信号処理回路のプラス電源端子を前記プラス電源端子に接続し、
前記マイナス電源端子を基準として前記プラス電源端子にマイナスの電圧が印加される逆接続の場合には、該逆接続の電位状態であることを検出して、前記プラス電源端子と前記信号処理回路のプラス電源端子との接続を切り離すことを特徴とする請求項１又は２記載の逆接続防止装置。
【請求項４】
前記スイッチは、独立したＮウェル内に形成されたＰＭＯＳトランジスタからなり、
前記正常接続時には、
前記ＰＭＯＳトランジスタのドレインを前記プラス電源端子に接続し、前記ＰＭＯＳトランジタスのソースを前記信号処理回路のプラス電源端子に接続し、前記ＰＭＯＳトランジスタのゲートを前記マイナス電源端子に接続することによって、前記信号処理回路のプラス電源端子を前記プラス電源端子に接続し、
前記逆接続時には、
前記ＰＭＯＳトランジスタのドレインを前記マイナス電源端子に接続し、前記ＰＭＯＳトランジスタのゲートを前記プラス電源端子に接続することによって、前記プラス電源端子と前記信号処理回路のプラス電源端子との接続を切り離すことを特徴とする請求項３記載の逆接続防止装置。
【請求項５】
前記接続制御手段は、第１のスイッチおよび第２のスイッチからなり、
前記第１のスイッチは、
前記マイナス電源端子を基準として前記プラス電源端子にプラスの電圧が印加される正常接続の場合には、該正常接続の電位状態であることを検出して、前記信号処理回路のプラス電源端子を前記プラス電源端子に接続し、
前記第２のスイッチは、
前記マイナス電源端子を基準として前記プラス電源端子にマイナスの電圧が印加される逆接続の場合には、該逆接続の電位状態であることを検出して、前記信号処理回路のプラス電源端子を前記マイナス電源端子に接続したことを特徴とする請求項１又は２記載の逆接続防止装置。
【請求項６】
前記第１のスイッチは、独立したＮウェル内に形成された第１のＰＭＯＳトランジスタからなり、
前記第２のスイッチは、独立したＮウェル内に形成された第２のＰＭＯＳトランジスタからなり、
前記正常接続時には、
前記第１のＰＭＯＳトランジスタのドレインを前記プラス電源端子に接続し、前記第１のＰＭＯＳトランジスタのソースを前記信号処理回路のプラス電源端子に接続し、前記第１のＰＭＯＳトランジスタのゲートを前記マイナス電源端子に接続することによって、前記信号処理回路のプラス電源端子を前記プラス電源端子に接続し、
前記逆接続時には、
前記第２のＰＭＯＳトランジスタのドレインを前記マイナス電源端子に接続し、前記第２のＰＭＯＳトランジスタのソースを前記信号処理回路のプラス電源端子に接続し、前記第２のＰＭＯＳトランジスタのゲートを前記プラス電源端子に接続することによって、前記信号処理回路のプラス電源端子を前記マイナス電源端子に接続したことを特徴とする請求項５記載の逆接続防止装置。
【請求項７】
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとを、共通のＰ基板上にＣＭＯＳ回路として構成すると共に、該ＣＭＯＳ回路と前記信号処理回路とを一体に集積して構成した場合において、
前記信号処理回路のプラス電源端子に接続されている、前記第１のＰＭＯＳトランジスタのバルクと前記第２のＰＭＯＳトランジスタのバルクとを互いに同電位を保つように接続することによって、前記逆接続時に前記第１のＰＭＯＳトランジスタのバルクから前記信号処理回路のプラス電源端子へ貫通電流が流れないようにしたことを特徴とする請求項６記載の逆接続防止装置。
【請求項８】
前記ＣＭＯＳ回路を構成する前記Ｐ基板上の一つのＮウェル内に、前記第１のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタとを同時に形成したことを特徴とする請求項７記載の逆接続防止装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ブラシレス２相ファンモータのモータドライバの電源での逆接続防止回路に適用できるものであり、電子機器のプラス電源とマイナス電源とを誤って逆接続した場合に過電流が流れないようにして素子の破壊を防止することが可能な逆接続防止装置に関する。
【０００２】
【従来の技術】
ファンモータは、電子機器の空冷装置として広く用いられている。その中でもブラシレス２相ファンモータは、年間５億台と非常に大きな市場規模を持っている。基本的には、ブラシレス２相ファンモータは、プラス電源とマイナス電源の２端子だけを持ち、電源を投入すれば、その電源電圧とファンモータのコイルなどによって決まる回転数で容易に回転するように設計されている。
【０００３】
図１０、図１１、図１２は、ブラシレス２相ファンモータの駆動制御回路３０の構成例を示す。図１２は、図１０および図１１のドライバ回路３をホールＩＣ１と同一チップに集積して構成したものである。
【０００４】
これら各駆動制御回路３０には、ホールＩＣ１、回転トルクを発生するためのコイル２ａ，２ｂを巻いた電磁石２、ドライバ回路３、ダイオードや抵抗等からなる逆接続防止回路４、静電保護回路（ＥＳＤ保護回路）５等が、必要に応じて備えられている。
【０００５】
ホールＩＣ１は、２相ファンモータ４０の回転子に取り付けられた永久磁石の磁場の極性を検出することによって回転子の位置を検出し、コイル２ａ，２ｂに通電するタイミングを発生する。
【０００６】
ドライバ回路３は、ホールＩＣ１の発生するタイミングに同期して２つのコイル２ａ，２ｂに交互に大電流を流すドライバ６，７や、抵抗８、コンデンサ９等からなる。
【０００７】
図１３は、上記２相ファンモータ４０に使用される信号処理回路としてのホールＩＣ１の代表的な構成例を示す。
【０００８】
ホールＩＣ１は、電圧レギュレータ回路１１と、ホールプレート１２と、信号処理部１３と、出力バッファ回路１４と、出力バッファ回路１４の極性を反転した出力バッファ回路１５とで構成される。
【０００９】
そして、ホールＩＣ１やドライバ回路３からなる駆動制御回路は、そのプラス電源端子２０が２相ファンモータ４０のプラス電源と接続され、そのマイナス電源端子２１が２相ファンモータ４０のマイナス電源と接続されることにより、通常の正常な回転を行う。
【００１０】
図１４は、上記２相ファンモータ４０の内部構成例を示す。
外側が一対の永久磁石ＮＳからなる回転子４１により構成され、内側が９０度の位相差をもつ界磁巻線からなる固定子４２により構成されている。固定子４２の界磁巻線が作る回転磁界により、回転子４１が回転する。
【００１１】
【特許文献１】
米国特許第  ６，３００，７３６号
【００１２】
【発明が解決しようとする課題】
上述した図１０〜図１２に示したように、２相ファンモータ４０は、プラス電源とマイナス電源の線しか無く、ユーザがそれらの線を取り違えてプラス電源端子２０とマイナス電源端子２１に逆接続してしまう場合がある。
【００１３】
駆動制御回路内に逆接保護回路４が無い場合、プラス電源とマイナス電源とを逆接続すると、ホールＩＣ１に過大な貫通電流が流れ、発熱によりホールＩＣ１が焼損し、モータが破壊する。
【００１４】
このとき、その貫通電流は、コイル２ａ，２ｂおよびドライバ６，７側にも流れるが、貫通電流の大きさは通常駆動時に流す電流値と同じくらいの値であり、焼損には至らない。
【００１５】
従って、誤って逆接続した場合のＩＣ保護を考えて、駆動制御回路内には逆接続防止回路４を必ず設けるように規格されており、従来回路のいずれにも何らかの逆接続防止回路を用いている。
【００１６】
図１０の従来回路で使用されている逆接続防止回路４は、プラス電源端子２０と２相ファンモータ４０のプラス電源との間にダイオードを接続して構成している。逆接続時には、そのダイオードが逆バイアスになり、貫通電流が発生しないので、モータは破壊しない。
【００１７】
図１１の従来回路で使用されている逆接続防止回路４は、プラス電源端子２０とホールＩＣ１のプラス電源との間にダイオードを接続して構成している。逆接続時には、そのダイオードが逆バイアスになりホールＩＣ１側の貫通電流を阻止し、モータは破壊しない。
【００１８】
一方、図１２の従来回路で使用されている逆接続防止回路４は、プラス電源端子２０とホールＩＣ１のプラス電源との間に抵抗を接続して構成している。逆接続時には、ＩＣ側の貫通電流は発生するがその抵抗によってＩＣが破壊しない程度に電流を制限することによってモータの破壊を防ぐことができる。
【００１９】
このような各種保護手段を設けることにより、逆接続防止回路４を容易に構成することは可能である。
【００２０】
しかしながら、ダイオードを用いる逆接続防止回路４は、通常動作時にダイオードの順方向電圧分の電圧降下として約０．７Ｖが発生し、モータの低電圧動作化に大きな不利益をもたらす。
【００２１】
特に、ノートパソコン、ゲーム機器、携帯端末など動作電圧３Ｖ保証を要求される分野では、ダイオード順方向電圧により０．７Ｖの電圧降下があると、ホールＩＣにかけられる電圧が２．３Ｖとなり、ホールＩＣを安定して動作させことができない。
【００２２】
また、ホールＩＣにつながるドライバのコントロール電圧も２．３Ｖとなり、コントロール電圧が下がることによってドライバのＯＮ抵抗値が大きくなってしまい、モータを駆動する所定の初期電流を満足するために大きなドライバを準備することになる。
【００２３】
特に、ＭＯＳトランジスタを用いたドライバの場合、ドライバの駆動能力は、（ドライバコントロール電圧−ＭＯＳしきい値電圧）の２乗に比例する。仮に、ＭＯＳしきい値電圧を１Ｖとする。ダイオード順方向電圧ドロップが０．７Ｖあり、コントロール電圧が２．３Ｖの場合、（ドライバコントロール電圧−ＭＯＳしきい値）の２乗は、
（２．３−１）×（２．３−１）＝１．６９（Ｖ）    …（１）
となる。
【００２４】
一方、ダイオード順方向電圧降下が無く、コントロール電圧が３Ｖの場合、（ドライバコントロール電圧−ＭＯＳしきい値）の２乗は、
（３−１）×（３−１）＝４（Ｖ）      …（２）
となる。
【００２５】
ダイオード順方向電圧降下がある場合と無い場合とで、ドライバの駆動能力が２倍以上違い、低電圧動作が求められる用途では、ダイオードを無くすことに大きな意味があることが分かる。
【００２６】
また、図１０のダイオード接続の場合、通常動作時大電流数アンペアをダイオードに流す必要があり、必然的に大きな電流容量のダイオードが必要であり、モータの小型化の障害となっている。
【００２７】
図１２のように、抵抗を接続する方法であっても、ホールＩＣ１の消費電流×抵抗値分の電圧降下が発生し、その電圧降下の大きさは、逆接続時の電流制限を考えると、抵抗値は数百オーム程度となり、ホールＩＣ１の消費電流は数ｍＡであるので、おおよそダイオード順方向電圧程度の電圧降下となり、ダイオードの場合と同じ議論となり、結果として、ドライバ駆動能力やモータの小型化の問題がある。
【００２８】
さらに、従来の逆接続防止回路は、個別の電子部品を取り付けているため、その電子部品の価格によるコスト上昇、組み立て時のコスト上昇といった不利益を伴う。特に、前述したようなファンモータは、年間５億台と非常に大きな市場規模があり、市場全体で大きな不利益となっている。
【００２９】
そこで、本発明の目的は、誤って逆接続した場合の回路素子の破壊を防止すると同時に、ドライバ駆動能力を格段に向上させ、小型化、低コスト化を図ることが可能な、逆接続防止装置を提供することにある。
【００３０】
【課題を解決するための手段】
本発明は、電源と信号処理装置との電気的接続に用いられる、プラス電源端子とマイナス電源端子との接続形態を判別して逆接続を防止する逆接続防止装置であって、前記プラス電源端子に、正常接続であるプラス電圧が印加されているのか、若しくは、逆接続であるマイナス電圧が印加されているのかを検出する接続検出手段と、前記検出結果が正常接続であると判断した場合は、該正常接続の状態をそのまま維持し、前記検出結果が逆接続であると判断した場合は、該逆接続の状態を切り離す接続制御手段とを具えることによって、逆接続防止装置を構成する。
【００３１】
ここで、前記信号処理装置は、モータを駆動制御するホールＩＣからなり、前記モータの駆動能力が基準値に対して少なくとも１．５倍以上となり、かつ、前記ホールＩＣを含むドライバ集積化面積が基準値に対して約半分以下になるように、該通電時のオン抵抗および電圧降下を所定値以下に設定してもよい。
【００３２】
前記接続制御手段は、１個のスイッチからなり、該スイッチは、前記マイナス電源端子を基準として前記プラス電源端子にプラスの電圧が印加される正常接続の場合には、該正常接続の電位状態であることを検出して、前記信号処理回路のプラス電源端子を前記プラス電源端子に接続し、前記マイナス電源端子を基準として前記プラス電源端子にマイナスの電圧が印加される逆接続の場合には、該逆接続の電位状態であることを検出して、前記プラス電源端子と前記信号処理回路のプラス電源端子との接続を切り離してもよい。
【００３３】
前記スイッチは、独立したＮウェル内に形成されたＰＭＯＳトランジスタからなり、前記正常接続時には、前記ＰＭＯＳトランジスタのドレインを前記プラス電源端子に接続し、前記ＰＭＯＳトランジタスのソースを前記信号処理回路のプラス電源端子に接続し、前記ＰＭＯＳトランジスタのゲートを前記マイナス電源端子に接続することによって、前記信号処理回路のプラス電源端子を前記プラス電源端子に接続し、前記逆接続時には、前記ＰＭＯＳトランジスタのドレインを前記マイナス電源端子に接続し、前記ＰＭＯＳトランジスタのゲートを前記プラス電源端子に接続することによって、前記プラス電源端子と前記信号処理回路のプラス電源端子との接続を切り離してもよい。
【００３４】
前記接続制御手段は、第１のスイッチおよび第２のスイッチからなり、前記第１のスイッチは、前記マイナス電源端子を基準として前記プラス電源端子にプラスの電圧が印加される正常接続の場合には、該正常接続の電位状態であることを検出して、前記信号処理回路のプラス電源端子を前記プラス電源端子に接続し、前記第２のスイッチは、前記マイナス電源端子を基準として前記プラス電源端子にマイナスの電圧が印加される逆接続の場合には、該逆接続の電位状態であることを検出して、前記信号処理回路のプラス電源端子を前記マイナス電源端子に接続してもよい。
【００３５】
前記第１のスイッチは、独立したＮウェル内に形成された第１のＰＭＯＳトランジスタからなり、前記第２のスイッチは、独立したＮウェル内に形成された第２のＰＭＯＳトランジスタからなり、前記正常接続時には、前記第１のＰＭＯＳトランジスタのドレインを前記プラス電源端子に接続し、前記第１のＰＭＯＳトランジスタのソースを前記信号処理回路のプラス電源端子に接続し、前記第１のＰＭＯＳトランジスタのゲートを前記マイナス電源端子に接続することによって、前記信号処理回路のプラス電源端子を前記プラス電源端子に接続し、前記逆接続時には、前記第２のＰＭＯＳトランジスタのドレインを前記マイナス電源端子に接続し、前記第２のＰＭＯＳトランジスタのソースを前記信号処理回路のプラス電源端子に接続し、前記第２のＰＭＯＳトランジスタのゲートを前記プラス電源端子に接続することによって、前記信号処理回路のプラス電源端子を前記マイナス電源端子に接続してもよい。
【００３６】
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとを、共通のＰ基板上にＣＭＯＳ回路として構成すると共に、該ＣＭＯＳ回路と前記信号処理回路とを一体に集積して構成した場合において、前記信号処理回路のプラス電源端子に接続されている、前記第１のＰＭＯＳトランジスタのバルクと前記第２のＰＭＯＳトランジスタのバルクとを互いに同電位を保つように接続することによって、前記逆接続時に前記第１のＰＭＯＳトランジスタのバルクから前記信号処理回路のプラス電源端子へ貫通電流が流れないようにしてもよい。
【００３７】
前記ＣＭＯＳ回路を構成する前記Ｐ基板上の一つのＮウェル内に、前記第１のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタとを同時に形成してもよい。
【００３８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
［第１の例］
本発明の第１の実施の形態を、図１〜図２に基づいて説明する。なお、図１０〜図１３の従来例と同一部分については、その説明を省略し、同一符号を付す。
【００３９】
（概要）
まず、本発明の概要について説明する。
本発明に係る逆接続防止装置は、接続検出機能と、接続制御機能と、通電時駆動条件設定機能とを備えることにより、駆動素子（例えば、ファンモータ）と信号処理装置（例えば、ホールＩＣを含むモータの駆動制御回路）とを電気的に接続するプラス電源端子（例えば、＋１２Ｖ）とマイナス電源端子（例えば、０Ｖ）との逆接続を防止するようにしたものである。
【００４０】
接続検出機能とは、プラス電源端子に、正常接続であるプラス電圧が印加されているのか、若しくは、逆接続であるマイナス電圧が印加されているのかを検出する機能をいう。
【００４１】
接続制御機能は、その検出結果が正常接続であると判断した場合は、該正常接続の状態をそのまま維持し、検出結果が逆接続であると判断した場合は、該逆接続の状態を切り離す機能をいう。
【００４２】
通電時駆動条件設定機能は、正常接続時に駆動電流が流れるに際して、駆動素子の駆動能力を一定値以上引き出せるように、該通電時の所定の電気的特性（例えば、オン抵抗および電圧降下）を所定の条件を満たすように設定する機能をいう。
従って、逆接続防止装置は、上記機能を備えたものによって構成されるものであり、以下、その具体例について説明する。
【００４３】
＜構成＞
図１は、本発明に係る逆接続防止装置を、ブラシレス２相ファンモータの駆動制御回路３０内に備えた場合の例である。
【００４４】
駆動制御回路３０には、逆接続防止装置１００と、ホールＩＣ１と、回転トルクを発生するためのコイル２ａ，２ｂを巻いた電磁石２と、ドライバ回路３と
、静電保護回路（ＥＳＤ保護回路）５とが備えられている。
【００４５】
図１において、逆接続防止装置１００は、独立したＮウェル内に形成されたＰＭＯＳトランジスタ１００（ここでは、エンハンスメント型を例に挙げる）によって構成される。
【００４６】
このＰＭＯＳトランジスタ１００において、ドレインＤは配線１１０を介して＋１２Ｖのプラス電源端子２０に接続され、ソースＳは配線（内部プラス電源ノード）１２０を介してホールＩＣ１のプラス電源端子ａに接続され、ゲートＧは配線１３０を介して０Ｖのマイナス電源端子ｂに接続されている。また、ＰＭＯＳトランジスタ１００のバルク１０５は、配線（内部プラス電源ノード）１２０を介して、信号処理回路としてのホールＩＣ１のプラス電源端子ａに接続されている。
【００４７】
図２は、図１の基板回路の断面構成を示したものである。ＰＭＯＳトランジスタ１００と、ホールＩＣ１とは、互いに独立した基板上に設けられている。
【００４８】
なお、濃度については、Ｎウェル領域が２．６×１０１６、Ｐウェル領域が６．１×１０１６の低濃度に設定されている。また、Ｎ＋、Ｐ＋領域は、共に、１．０×１０１９〜２．０×１０２０の高濃度に設定されている。
【００４９】
＜動作＞
逆接続防止装置１００の動作を、接続状態に応じて説明する。
（正常接続時）
まず、正常接続時について説明する。
通常、ブラシレス２相ファンモータの動作時、プラス電源端子２０に１２Ｖ、マイナス電源端子２１に０Ｖが印加されるとする。
【００５０】
この電圧状態の時、逆接続防止装置として使用しているＰＭＯＳトランジスタ１００は、ゲート電圧がソース電圧を基準にして低くなるためオン（ＯＮ）状態となり、ホールＩＣ１に動作電圧を供給する。ＰＭＯＳトランジスタ１００のオン（ＯＮ）抵抗値を１０オーム程度にすることは容易であり、そのときのＰＭＯＳトランジスタ１００での電圧降下を概算すると、ホールＩＣ１の消費電流×ＰＭＯＳトランジスタ１００のＯＮ抵抗値分に当たる電圧降下は、
１０Ω×２ｍＡ＝２０ｍＶ        …（３）
となる。
【００５１】
この（３）式の電圧降下値は、従来技術で述べた逆接続防止装置で使用されているダイオード順方向電圧０．７Ｖに比較して非常に小さな電圧降下値とすることができる。
【００５２】
（逆接続時）
次に、逆接続時について説明する。
プラス電源端子２０に０Ｖ、マイナス電源端子２１に＋１２Ｖを誤って印加した場合、逆接続防止装置として使用しているＰＭＯＳトランジスタ１００は、ゲート電圧がソース電圧を基準にして高くなるためオフ（ＯＦＦ）状態となり、ホールＩＣ１に貫通電流が流れないように阻止するため、モータ４０を破壊から保護することができる。
【００５３】
［第２の例］
次に、本発明の第２の実施の形態を、図３〜図５に基づいて説明する。なお、前述した第１の例と同一部分についてはその説明を省略し、同一符号を付す。
＜構成＞
図３は、逆接続防止装置を、ＣＭＯＳ回路２００によって構成した場合の例である。このＣＭＯＳ回路２００は、第１のＰＭＯＳトランジスタ２１０（ＰＭＯＳ１）と、第２のＰＭＯＳトランジスタ２２０（ＰＭＯＳ２）とによって構成される。
【００５４】
図４は、図３の逆接続防止装置２００とホールＩＣ１とを、同一Ｐ基板上にＣＭＯＳプロセスにより集積して一体に構成した集積回路２５０の例である。
【００５５】
図５は、図４のＣＭＯＳ回路の断面構成を示したものである。基板上に一体に構成されたＰＭＯＳトランジスタ２１０，２２０とホールＩＣ１の断面構造を示す。
【００５６】
図４および図５に示す、独立したＮウェル内に形成された第１のＰＭＯＳトランジスタ２１０（ＰＭＯＳ１）において、ドレインＤは配線１１０を介して＋１２Ｖのプラス電源端子２０に接続され、ソースＳは配線（内部プラス電源ノード）１２０に接続され、ゲートＧは配線１３１を介してマイナス電源端子ｂに接続され、バルク２０５は配線（内部プラス電源ノード）１２０を介してホールＩＣ１のプラス電源端子ａに接続されており、第１のスイッチを構成している。
【００５７】
独立したＮウェル内に形成された第２のＰＭＯＳトランジスタ２２０（ＰＭＯＳ２）において、ドレインＤは配線１３０を介してマイナス電源端子２１０に接続され、ソースＳは配線１２０（内部プラス電源ノード）を介してプラス電源端子ａに接続され、ゲートＧは配線１３２を介してプラス電源端子２０に接続され、バルク２０６は配線１２０（内部プラス電源ノード）を介してプラス電源端子ａに接続され、第２のスイッチを構成している。
【００５８】
このようにホールＩＣ１のプラス電源端子ａを内部プラス電源ノード１２０に接続し、ホールＩＣ１のマイナス電源端子ｂをマイナス電源端子２１に接続することで、逆接続防止装置２００とホールＩＣ１とを同一シリコン基板上に集積した新たなＩＣを構成している。
【００５９】
＜動作＞
次に、本装置の動作について説明する。
（正常接続時）
まず、正常接続時について説明する。
【００６０】
通常ブラシレス２相ファンモータ動作時、プラス電源端子２０に＋１２Ｖ、マイナス電源端子２１に０Ｖが印加されるとする。
【００６１】
その電圧状態の時、逆接続防止装置２００に使用している第１のＰＭＯＳトランジスタ２１０は、ゲート電圧がソース電圧を基準にして低くなるためＯＮ状態となり、一方、第２のＰＭＯＳトランジスタ２２０は、ゲート電圧がソース電圧を基準にして高くなるためＯＦＦ状態となり、ホールＩＣ１の動作電圧は第１のＰＭＯＳトランジスタ２１０を通して供給される。
【００６２】
第１のＰＭＯＳトランジスタ２１０のＯＮ抵抗値を１０オーム程度にすることは容易であり、そのときの第１のＰＭＯＳトランジスタ２１０での降下電圧を概算すると、ホールＩＣ１の消費電流×第１のＰＭＯＳトランジスタ２１０のＯＮ抵抗値分の電圧降下は、
１０×２ｍＡ＝２０ｍＶ      …（４）
となる。
【００６３】
従来の逆接続防止装置で使用されているダイオード順方向電圧０．７Ｖに比較して非常に小さな電圧降下とすることができる。
【００６４】
（逆接続時）
次に、逆接続時について説明する。
プラス電源端子２０に０Ｖ、マイナス電源端子２１に＋１２Ｖを誤って印加した場合、逆接続防止装置２００に使用している第１のＰＭＯＳトランジスタ２１０は、ゲート電圧がソース電圧を基準にして高くなるためＯＦＦ状態となるが、逆接続防止装置２００とホールＩＣ１とをＰ基板上にＣＭＯＳ回路として同時に集積化した場合、ＣＭＯＳ回路の構造上、第１のＰＭＯＳトランジスタ２１０だけでは実際には貫通電流が発生してしまう。
【００６５】
ここで、図５により逆接続防止装置２００の第１のＰＭＯＳトランジスタ２１０の断面を考察すると、第１のＰＭＯＳトランジスタ２１０のバルク２０５は、Ｐ基板上の独立したＮウェル上に形成され、そのＮウェル内にＰＭＯＳトランジスタが形成されている。
【００６６】
そのため、回路上に表記されていないが、Ｐ基板をコレクタＣ、ＮウェルをベースＢ、第１のＰＭＯＳトランジスタ２１０のドレインＤをエミッタＥとする縦型ＰＮＰ寄生バイポーラトランジスタ３００が存在している。
【００６７】
逆接続時、Ｐ基板が＋１２Ｖ、第１のＰＭＯＳトランジスタ２１０のドレインＤが０Ｖ、Ｎウェルが不定の電位となり、Ｎウェルは内部プラス電源ノード１２０に接続されているので、ホールＩＣ１の色々な回路を通して、Ｎウェルに電流が流れる。
【００６８】
そのＮウェルに流れる電流は、前述の縦型ＰＮＰ寄生バイポーラトランジスタ３００のベース電流となり、その縦型ＰＮＰ寄生バイポーラトランジスタ３００を通して貫通電流Ｉが流れる。
【００６９】
従って、縦型ＰＮＰ寄生バイポーラトランジスタ３００の貫通電流Ｉを無くすために、何らかの手段が必要である。
【００７０】
そこで、本発明では、独立したＮウェル内に形成された第２のＰＭＯＳトランジスタ２２０において、ドレインＤをマイナス電源端子２１に接続し、ソースＳを信号処理回路としてのホールＩＣ１のプラス電源端子ａに接続し、ゲートＧをプラス電源端子１１０に接続し、バルク２０６をホールＩＣ１のプラス電源端子ａに接続した構成、換言すれば、第１のＰＭＯＳトランジスタ２１０のバルク２０５と第２のＰＭＯＳトランジスタ２２０のバルク２０６とを互いに接続すると共に、ホールＩＣ１のプラス電源端子ａに接続することによって、バルク２０５とバルク２０６との電位差を無くして同電位に保つように構成する。
【００７１】
これにより、第１のＰＭＯＳトランジスタ２１０のＮウェル電位をＰ基板の電位と同じ電位になるように固定し、縦型ＰＮＰ寄生バイポーラトランジスタ３００がＯＮしないようにすることができる。
【００７２】
逆接続時、第２のＰＭＯＳトランジスタ２２０は、ゲート電圧がソース電圧を基準にして低くなるためＯＮ状態となり、第１のＰＭＯＳトランジスタ２１０のＮウェル、つまり、縦型ＰＮＰ寄生バイポーラトランジスタ３００のベース電位をＰ基板電位と同じ電位になるように固定し、縦型ＰＮＰ寄生バイポーラトランジスタがＯＮしないようにすることができる。
【００７３】
このように配線することにより、ホールＩＣ１に貫通電流Ｉが流れないように阻止し、モータを破壊から保護することができる。
【００７４】
また、以上述べてきたことは、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタを用いても構成できる。すなわち、プラス電源端子２０をマイナス電源端子２１に、信号処理回路としてのホールＩＣ１のプラス電源端子２０を信号処理回路としてのホールＩＣ１のマイナス電源端子２１に、マイナス電源端子２１をプラス電源端子２０に、Ｐ基板上のＣＭＯＳ回路をＮ基板上のＣＭＯＳ回路に入れ替えるだけで、同様な構成とすることができる。
【００７５】
［第３の例］
本発明の第３の実施の形態を、図６〜図９に基づいて説明する。なお、前述した各例と同一部分についてはその説明を省略し、同一符号を付す。
【００７６】
図６〜図８は、逆接続防止装置４００の変形例を示す。図６の例はＰＮＰトランジスタ４０１、図７の例はＰＮＰトランジスタと抵抗４０２、図８の例はリレー４０３とダイオード４０４により、それぞれ逆接続防止装置４００として構成されている。
【００７７】
図９は、本発明に係る逆接続防止装置の電気的特性を含む各種特性を、従来回路と比較したものである。
【００７８】
ここでは、図１の逆接続防止装置１００、図４の逆接続防止装置２００、図６および図７の逆接続防止装置４００を例に挙げ、ＯＮ抵抗５００、電圧降下５０１、ドライバ駆動能力（規格値）５０２、ドライバ面積５０３、ホールＩＣ１との集積化の有無５０４の各特性について比較検討した。
【００７９】
図９からわかるように、ＯＮ抵抗５００、電圧降下５０１の値は、従来回路に比べて格段に低く設定されている。
【００８０】
これにより、ドライバ駆動能力５０２は、従来回路に比べて、約１．７倍〜２．３倍の範囲に拡大できる。また、ドライバ面積５０３は、従来回路に比べて、約１／２以下に縮小することができる。
【００８１】
以上の比較内容からわかるように、ドライバ駆動能力５０２を格段に向上させて、ドライバ面積５０３の縮小化を図り、集積化した構成とすることができ、低電圧化への対応に最適な構成とすることができる。
【００８２】
（計算例）
ここで、計算例を挙げて比較する。
モータ電源電圧＝３Ｖ、ホールＩＣの消費電流＝２ｍＡとする。このとき、ドライバ（駆動制御回路）の駆動能力は、
ＩＤＳ＝Ｋ＊Ｗ／Ｌ＊（ＶＧＳ−ＶＴＨ）＊（  ＶＧＳ−ＶＴＨ）…（５）
ただし、ＩＤＳ：ＭＯＳに流れる電流、Ｋ：プロセスによって決まる定数、
Ｗ：ゲート幅、Ｌ：ゲート長、ＶＧＳ：ゲートソース間電圧、
ＶＴＨ：閾値
で与えられ、電圧の２乗に比例する。
ここで、計算の簡単化のため、Ｋ＝１、Ｗ＝１、Ｌ＝１、ＶＴＨ＝１とおく。
【００８３】
計算例として、ダイオードを用いた場合、０．７Ｖの電圧降下（ロス）があり、ドライバＭＯＳトランジスタのゲートに印加される最大電圧は、
2004153906.tif 000003
駆動能力は、（５）式から
１．６９＝（２．３−１）×（２．３−１）    …（６）
なお、図９中のドライバの駆動能力は、従来技術と発明の効果をわかりやすくするためのものであって、実際に流す電流値とは異なる。ただし、従来技術で１．６９Ａの能力があるのに対して、本発明では３．９２Ａの能力があると考えるための補助に用いることは可能である。
【００８４】
また、ドライバの駆動能力が向上する利点を生かす方策としては、
（ａ）３Ｖの仕様であれば、ドライバのサイズを小さくできる（放熱の面でパッケージは変えない）点、
（ｂ）ドライバの大きさを変えないでもっと大きなモータを駆動できる点、
（ｃ）ドライバの大きさを変えないで、かつ、モータの容量変えないで、小さなパッケージに収納可能な点、
などが挙げられる。
【００８５】
【発明の効果】
以上説明したように、本発明によれば、逆接続の検出機能と、逆接続であると判断した場合は該逆接続の状態を切り離す機能と、正常接続時には、駆動素子の駆動能力を一定値以上引き出せるように、通電時の所定の電気的特性（オン抵抗および電圧降下）を所定条件に設定する機能とを設けたので、誤って逆接続した場合の回路素子の破壊防止を保証すると同時に、ドライバ駆動能力を格段に向上させ、小型化、低コスト化を図ることが可能な逆接続防止装置を作製することができる。
【００８６】
また、本発明によれば、トランジスタ素子のバルク間を補償用配線により接続して同電位にして電位差を無くすようにしたので、縦型寄生トランジスタによる貫通電流を阻止することができ、Ｐ基板上にＣＭＯＳプロセスにより逆接続防止装置と信号処理回路とを一体にして集積回路を作製することが可能となり、これにより、個別部品による外付け逆接続防止装置を不要とし、一段と小型で低価格な装置を作製することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である、逆接続防止装置をＰＭＯＳトランジスタにより構成し、ブラシレス２相ファンモータの駆動制御回路内に備えた例を示す回路図である。
【図２】図１の基板回路の断面構成を示す断面図である。
【図３】本発明の第２の実施の形態である、逆接続防止装置をＣＭＯＳ回路により構成した例を示す回路図である。
【図４】図３の逆接続防止装置とホールＩＣとを、同一Ｐ基板上にＣＭＯＳプロセスにより集化して一体に構成した例を示す回路図である。
【図５】図４のＣＭＯＳ回路の断面構成を示す断面図である。
【図６】本発明の第３の実施の形態である、逆接続防止装置をＰＮＰトランジスタにより構成した例を示す回路図である。
【図７】本発明の第３の実施の形態である、逆接続防止装置をＰＮＰトランジスタと抵抗により構成した例を示す回路図である。
【図８】本発明の第３の実施の形態である、逆接続防止装置をリレーとダイオードにより構成した例を示す回路図である。
【図９】本発明の電気的特性を従来例と比較して示す説明図である。
【図１０】第１の従来例を示す回路図である。
【図１１】第２の従来例を示す回路図である。
【図１２】第３の従来例を示す回路図である。
【図１３】ホールＩＣの内部構成を示す回路図である。
【図１４】ブラシレス２相ファンモータの内部構成を示す構成図である。
【符号の説明】
１  ホールＩＣ
２  電磁石
２ａ，２ｂ  コイル
３  ドライバ回路
４  逆接続防止回路
５  静電保護回路
６，７  ドライバ（ＮＰＮトランジスタ）
６ａ，７ａ  ドライバ（ＮＭＯＳトランジスタ）
８  抵抗
９  コンデンサ
１１  電圧レギュレータ回路
１２  ホールプレート
１３  信号処理部
１４，１５  出力バッファ回路
２０  プラス電源端子（＋１２Ｖ）
２１  マイナス電源端子（０Ｖ）
３０  駆動制御回路
４０  ブラシレス２相ファンモータ
４１  回転子
４２  固定子
５０  電源
１００  逆接続防止装置（ＰＭＯＳトランジスタ）
１０５  バルク
１１０  配線
１２０  配線（内部プラス電源ノード）
１３０〜１３２  配線
２００  逆接続防止装置（ＣＭＯＳ回路）
２０５，２０６  バルク
２１０  第１のＰＭＯＳトランジスタ（ＰＭＯＳ１）
２２０  第２のＰＭＯＳトランジスタ（ＰＭＯＳ２）
２５０  集積回路
３００  縦型ＰＮＰ寄生バイポーラトランジスタ
４００  逆接続防止装置
４０１  ＰＮＰトランジスタ
４０２  抵抗
４０３  リレー
４０４  ダイオード
５００  ＯＮ抵抗
５０１  電圧降下
５０２  ドライバ駆動能力（規格値）
５０３  ドライバ面積
５０４  集積化の有無
ａ  ホールＩＣのプラス電源端子
ｂ  ホールＩＣのマイナス電源端子
ｃ  ホールＩＣの出力端子
ｄ  ホールＩＣの出力端子
【図１】
2004153906.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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