(57)【要約】【課題】半導体集積回路の設計工数を軽減するレイアウト方法を提供する。【解決手段】基準マクロ１５は、ＰＬＬ１６とクロックバッファ（請求項における分配用バッファ）１７，１８から構成され、前述した図１０，１１の従来例におけるデータ通信用マクロ３２、３３，３４の配線に対応した配線に変わる擬似配線２１，２２を有している。疑似配線２１，２２の形状は、基準マクロ１５の左右両側に配置するデータ通信用マクロ１の配置によって、そのチャンネルを配置してもそれぞれの信号遅延を合わせられる形状で配線されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
クロック分配用マクロブロックとして、直列配置される複数個の遅延調整用バッファおよびクロック転送用バッファと、複数個の前記遅延調整用バッファの最終段のバッファの入力端および残りのバッファの入出力端を短絡する内部接続用疑似配線とを有する半導体マクロを備えることを特徴とする半導体集積回路。
【請求項２】
前記内部接続用疑似配線は、複数個の前記クロック分配用マクロブロックを所定のクロック生成マクロブロックの左側および右側にそれぞれ隣接して配置する際に、ブロックを回転させることなく、前記左側のブロックにおける所望の実配線の向きを右側のブロックの向きと対称の向きにした配線形状にする手段として、各バッファの左右両側にこれらバッファ列と平行に配設した疑似配線と前記遅延調整用バッファの最終段以外の各バッファの入出力端とをそれぞれ短絡し、かつ前記疑似配線と前記クロック分配用マクロブロックの入力／出力端子とを短絡した配線形状を有する請求項１記載の半導体集積回路。
【請求項３】
前記クロック分配用マクロブロックは、１通信チャンネル分の送受信機と、前記送受信機に前記クロック信号を遅延調整して出力する複数個の前記遅延調整用バッファと、前記クロック信号を隣接する次段のマクロブロックに転送する前記クロック転送用バッファと、マスクデータ制作で形成される所望の実配線とは異なり設計段階の計算機上で適用される前記内部接続用疑似配線および転送用疑似配線とを含むデータ通信用マクロブロックである請求項１記載の半導体集積回路。
【請求項４】
前記内部接続用疑似配線および前記転送用疑似配線に代えてそれぞれが内部接続用実配線および転送用実配線を適用するとともに、ブロック全体がマスクデータ制作で使用される層とは異なり設計段階の計算機上で適用される疑似層で覆われる構造を有する請求項３記載の半導体集積回路。
【請求項５】
クロック信号を生成しクロック分配用マクロブロックに供給するクロック生成用マクロブロックとして、自ブロックの左右の一方側または両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファと、その分配用バッファに接続されるブロック内の接続配線と、前記クロック分配用マクロブロックの配置位置に対応させるとともに自ブロックに最も近い位置から最も遠い位置までの所定の配置位置に応じて、前記遅延調整用バッファを所定数バイパスして接続させるための遅延調整用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続させる転送用疑似配線とを有する半導体マクロを備えることを特徴とする半導体集積回路。
【請求項６】
前記遅延調整用疑似配線および前記転送用疑似配線は、複数個の前記クロック分配用マクロブロックを所定のクロック生成マクロブロックの左側および右側にそれぞれ隣接して配置する際に、所望の実配線を左右対称の配線形状とするために、それぞれが左右対称に配置した疑似配線形状を有する請求項５記載の半導体集積回路。
【請求項７】
クロック信号を生成しクロック分配用マクロブロックに供給するクロック生成用マクロブロックとして、自ブロックの左右の一方側または両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファと、その分配用バッファに接続されるブロック内の接続配線と、前記クロック分配用マクロブロックの配置位置に対応させるとともに自ブロックに近い位置から遠い位置までの所定の配置位置に応じて、前記遅延調整用バッファを所定数バイパスして前記分配用バッファ出力端に接続させる遅延調整用配線を後工程で算出するために設ける配線であって、前記クロック分配用マクロブロックのうち最終段のブロックの入力端と残りのバッファの入出力端を全て短絡する内部接続疑似配線から前記遅延調整用配線に対応する配線部分を除いたバイパス実配線算出用疑似配線と、前記転送用バッファの出力端を次段のクロック入力端に接続させる転送用疑似配線に対応する配線部分を除いた転送実配線算出用疑似配線とを有する半導体マクロ備えることを特徴とする半導体集積回路。
【請求項８】
前記バイパス実配線算出用疑似配線および前記転送実配線算出用疑似配線は、複数個の前記クロック分配用マクロブロックを所定のクロック生成マクロブロックの左側および右側にそれぞれ隣接して配置する際に、所望の実配線を左右対称の配線形状とするために、それぞれが左右対称に配置した疑似配線形状を有する請求項７記載の半導体集積回路。
【請求項９】
前記クロック生成用マクロブロックは、前記クロック信号を生成するＰＬＬブロックおよび生成されたクロック信号を出力する複数個の前記分配用バッファとを含む高速データ通信用の基準マクロブロックである請求項５または７記載の半導体集積回路。
【請求項１０】
前記クロック生成用マクロブロックは、クロック分配用マクロブロックに隣接して配置されるとともに、マスクデータ制作時には、前記クロック分配用マクロブロックの配置個数に応じて、対応する前記クロック分配用マクロブロック内の所望の実配線に変換される疑似配線として前記遅延調整用疑似配線と前記転送用疑似配線とを有する請求項５記載の半導体集積回路。
【請求項１１】
直列配置される複数個の遅延調整用バッファおよびクロック信号の転送用バッファと最終段となる前記遅延調整用バッファの入力端および残りのバッファの入出力端を短絡する内部接続用疑似配線とを有するクロック分配用マクロブロックと、自ブロックの左右の一方側または左右両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファとブロック内の接続配線と、自ブロックに最も近い位置から最も遠い位置までの所定の配置位置に応じて前記遅延調整用バッファを所定数バイパスする遅延調整用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続する転送用疑似配線とを有するクロック生成用マクロブロックとを備え、予め定める前記配線区間が互いに重なった区間の配線のみを、マスクデータ制作時に所望の実配線に置き換える配線手段を有する半導体マクロを備えることを特徴とする半導体集積回路。
【請求項１２】
前記遅延調整用疑似配線がバイパス実配線算出用疑似配線であり、前記転送用疑似配線が転送実配線算出用疑似配線である請求項１１記載の半導体集積回路。
【請求項１３】
入力したクロック信号を遅延させて内部回路に出力する直列接続された複数個の遅延調整用バッファおよび前記クロック信号の分配用バッファを含むクロック分配用マクロブロックと、自ブロックの両側に隣接する前記クロック分配用マクロブロックへ自ブロック内で生成した前記クロック信号をそれぞれ供給する複数個の分配用バッファを含むクロック生成用マクロブロックとを半導体チップ内に備え、前記クロック分配用マクロブロックは自ブロックの両側にブロック列と平行な配線であって、前記遅延調整用バッファのうち最終段の入力端と残りの全てのバッファの入出力端を相互に接続する内部接続用疑似配線を有し、前記クロック生成用マクロブロックは前記クロック分配用マクロブロック内の前記遅延調整用バッファを前記クロック分配用ブロックの配置位置に応じて１個または所望の個数だけ直列接続する手段として、前記遅延調整用疑似配線の予め定める区間と重なる区間に設けられる遅延調整用疑似配線および前記クロック転送用バッファの出力から隣接する次段の他の前記クロック分配用マクロブロックの前記遅延調整用疑似配線に接続するための転送用疑似配線とを有する半導体マクロを備えることを特徴とする半導体集積回路。
【請求項１４】
前記クロック生成用マクロブロックの左右の一方側または両側に前記クロック分配用マクロブロックを複数個互いに隣接状態で一列に並べて配置したとき、前記クロック生成用マクロブロックの有する前記遅延調整用疑似配線および前記転送用疑似配線と前記クロック分配用マクロブロックの有する前記内部接続用疑似配線とは予め定める配線区間が互いに重なる状態の疑似配線が形成されている請求項１１または１３記載の半導体集積回路。
【請求項１５】
前記内部接続用疑似配線が内部接続用実配線であり、前記遅延調整用疑似配線がバイパス実配線算出用疑似配線であり、予め定める配線区間が互いに重ならない区間の配線を所望の実配線とする請求項１３記載の半導体集積回路。
【請求項１６】
前記重なる状態の疑似配線は、互いに異なる層で形成される請求項１４記載の半導体集積回路。
【請求項１７】
前記重なる状態の疑似配線を計算機の演算により実配線にすることで、前記クロック生成用マクロブロックおよび前記クロック分配用マクロブロックを配置した後に前記クロック分配用マクロブロック内の回路が所望の接続を構成する請求項１４記載の半導体集積回路。
【請求項１８】
前記内部接続用実配線と前記バイパス実配線算出用疑似配線とが重なる区間の実配線を計算機の演算により削除することで、前記クロック生成用マクロブロックおよび前記クロック分配用マクロブロックを配置した後に前記クロック分配用マクロブロック内の回路が所望の接続を構成する請求項１４記載の半導体集積回路。
【請求項１９】
前記クロック生成用マクロブロックは、自ブロックに接続できる最大数の前記クロック分配用マクロブロックに見合う個数に対応した前記遅延調整用疑似配線と前記転送用疑似配線とを有する請求項１１または１３記載の半導体集積回路。
【請求項２０】
前記遅延調整用疑似配線が前記バイパス実配線算出用疑似配線であり、前記転送用疑似配線が転送実配線算出用疑似配線である請求項１１または１３記載の半導体集積回路。
【請求項２１】
前記クロック生成用マクロブロックおよび前記クロック分配用マクロブロックは、これらのブロックを所定位置に配置して重なる疑似配線を計算機の演算により実配線に変換する際、実配線に変換されずに残される余分の疑似配線が他のブロック領域にある配線に影響を与えない層で形成される前記内部接続用疑似配線と前記遅延調整用疑似配線と前記転送用疑似配線とを有する請求項１１または１３記載の半導体集積回路。
【請求項２２】
複数個の前記クロック分配用マクロブロックおよび少なくとも１個の前記クロック生成用マクロブロックが互いに隣接配置されたとき、前記クロック分配用マクロブロックおよび前記クロック生成用マクロブロックそれぞれの有する前記疑似配線のうち前記重なる区間の疑似配線のみが実配線に置き換わる構造を有する請求項１１記載の半導体集積回路。
【請求項２３】
前記バイパス用疑似配線は、前記分配用バッファの出力端に接続し隣接する前記クロック分配用マクロブロック内のクロック転送用バッファの入力側疑似配線および複数個の前記遅延調整用バッファのうち、前記信号入力端子に最も近い第１のバッファの入力側疑似配線にそれぞれ重なる疑似配線と、前記転送用バッファの出力側疑似配線からさらに隣接する他のクロック分配用マクロブロック内の転送用バッファの入力側疑似配線および複数個の前記遅延調整用バッファのうち、前記信号入力端子に２番目に近い第２のバッファの入力側疑似配線に重なる疑似配線と、前記転送用バッファの出力側疑似配線からさらにまた隣接する他のクロック分配用マクロブロック内の転送用バッファの入力側疑似配線および複数個の前記遅延調整用バッファのうち、前記信号入力端子に３番目に近い第３のバッファの入力側疑似配線に重なる疑似配線とからなる請求項１３記載の半導体集積回路。
【請求項２４】
１通信チャンネル分のデータ通信用マクロブロックである前記クロック分配用マクロブロックが複数個とデータ通信用の基準マクロブロックである前記クロック生成用マクロブロックとの組み合わせにより、前記クロック分配用マクロブロックは１種類のレイアウトデータで複数チャンネル分の高速シリアルデータ通信回路を構成する請求項１１または１３記載の半導体集積回路。
【請求項２５】
１種類のレイアウトデータをもつ前記クロック分配用マクロブロックが、前記クロック生成用マクロブロックの左右両側に配置されてそれぞれ複数チャンネル分の高速シリアルデータ通信回路を構成するとき、前記複数チャンネル分それぞれの前記クロック分配用マクロブロックは、配置位置に応じてそれぞれ異なる遅延保証が出来る遅延手段が内蔵されている請求項１１または１３記載の半導体集積回路。
【請求項２６】
クロック分配用マクロブロックとして、複数個の遅延調整用バッファおよびクロック転送用バッファを直列配置し、複数個の前記遅延調整用バッファの最終段に配置された前記遅延調整用バッファの入力端および残りのバッファの入出力端を、計算機の演算上の内部接続用疑似配線で短絡することを特徴とする半導体集積回路のレイアウト方法。
【請求項２７】
前記内部接続用疑似配線は、各バッファの左右両側から入出力間を短絡する配線形状で配置する請求項２６記載の半導体集積回路のレイアウト方法。
【請求項２８】
前記内部接続用疑似配線および前記転送用疑似配線に代えてそれぞれ内部接続用実配線および転送用実配線を用いて配線するとともに、ブロック全体をマスクデータ制作で使用される層とは異なり設計段階の計算機上で適用される疑似層で覆う請求項２６記載の半導体集積回路のレイアウト方法。
【請求項２９】
クロック信号を生成しクロック分配用マクロブロックに供給するクロック生成用マクロブロックとして、自ブロックの左右の一方側または両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファをブロック内部の下部領域に配置し、前記分配用バッファの出力端に接するブロック外部には、隣接する前記クロック分配用マクロブロックの、自ブロックに最も近い位置から最も遠い位置までの所定の配置位置にそれぞれ対応して、前記クロック分配用マクロブロック内で内部接続用疑似配線により直列接続された複数個の遅延調整用バッファおよびクロック転送用バッファのうち、前記遅延調整用バッファを所定数バイパスして接続させるための遅延調整用疑似配線と、前記クロック転送用バッファの出力端を次段のマクロブロックのクロック入力端に接続させる転送用疑似配線とを、それぞれ配置することを特徴とする半導体集積回路のレイアウト方法。
【請求項３０】
前記クロック生成用マクロブロックは、クロック分配用マクロブロックに隣接して配置し、マスクデータ制作時には、前記クロック分配用マクロブロックの配置個数に応じて、前記クロック分配用マクロブロックそれぞれの有する前記内部接続用疑似配線と重なる前記遅延調整用疑似配線および前記転送用疑似配線の所定部分を計算機の演算により実配線に変換する請求項２９記載の半導体集積回路のレイアウト方法。
【請求項３１】
前記実配線の生成は、前記計算機により、前記内部接続用疑似配線のデータと前記遅延調整用疑似配線のデータおよび前記転送用疑似配線のデータとの論理積により算出する請求項３０記載の半導体集積回路のレイアウト方法。
【請求項３２】
前記クロック生成用マクロブロックの左右の一方側または両側に前記クロック分配用マクロブロックを複数個互いに隣接状態で一列に並べて配置したとき、前記クロック生成用マクロブロックの有する遅延調整用疑似配線および転送用疑似配線と前記クロック分配用マクロブロックの有する内部接続用疑似配線とは予め定める配線区間が互いに重なる状態に疑似配線を形成する請求項２９または３０記載の半導体集積回路のレイアウト方法。
【請求項３３】
前記重なる状態の疑似配線を、互いに異なる層で形成する請求項３２記載の半導体集積回路のレイアウト方法。
【請求項３４】
前記クロック生成用マクロブロックおよび前記クロック分配用マクロブロックを所定位置に配置して重なる疑似配線を計算機の演算により実配線に変換する際、前記内部接続用疑似配線と前記遅延調整用疑似配線と前記転送用疑似配線とを、実配線に変換されずに残される余分の疑似配線が他のブロック領域にある配線に影響を与えない層で形成する請求項３２記載の半導体集積回路のレイアウト方法。
【請求項３５】
直列配置される複数個の遅延調整用バッファおよびクロック信号の転送用バッファと最終段となる前記遅延調整用バッファの入力端および残りのバッファの入出力端を短絡する内部接続用疑似配線とを有するクロック分配用マクロブロックと、自ブロックの左右の一方側または左右両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファとブロック内の接続配線と、自ブロックに最も近い位置から最も遠い位置までの所定の配置位置に応じて前記遅延調整用バッファを所定数バイパスする遅延調整用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続する転送用疑似配線とを有するクロック生成用マクロブロックとを備え、予め定める前記配線区間が互いに重なった区間の配線のみを、マスクデータ制作時に所望の実配線に置き換える配線手段を有し、半導体チップのレイアウト設計に用いる自動配置配線装置により、前記クロック生成用マクロブロックに前記分配用バッファを所定数逆方向状態に配置する処理ステップと、
前記遅延調整用バッファの入出力間を左右両側から第１層の前記内部接続疑似配線で短絡するとともに、前記内部接続疑似配線を隣接するマクロブロックと接続する入力端子および出力端子にも接続する処理ステップと、
前記クロック転送用バッファも前記遅延調整用バッファと同じ列に直列に配置し前記左右両側の前記内部接続用疑似配線および前記クロック転送用バッファの入力端は前記遅延調整用バッファと前記内部接続用疑似配線を共有し前記クロック転送用バッファの出力端の配線は単独で前記左右両側の前記内部接続用疑似配線と短絡する処理ステップと、
前記クロック分配用マクロブロックに、前記クロック生成用マクロブロックの配置数に対応させた、前記第１層とは異なる第２層による複数の前記遅延調整用疑似配線および前記転送用疑似配線をそれぞれ前記内部接続用疑似配線の対応する配線区間が重なる位置に形成する処理ステップと、
前記クロック分配用マクロブロックを前記クロック生成用マクロブロックの両側にそれぞれ複数個ずつ配置する処理ステップと、
配置後、所望の配線位置のみで前記第１層のクロック分配用マクロブロックおよび前記第２層のクロック生成用マクロブロックが重なる箇所を検出する処理ステップと、
検出した重なる疑似配線箇所を計算機で論理積演算させて抽出するとともに、抽出した箇所を疑似配線から実配線に変換する処理ステップとを備える半導体集積回路のレイアウト方法。
【請求項３６】
直列配置される複数個の遅延調整用バッファおよびクロック信号の転送用バッファと最終段となる前記遅延調整用バッファの入力端および残りのバッファの入出力端を短絡する内部接続用実配線とを有するクロック分配用マクロブロックと、自ブロックの左右の一方側または左右両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファとブロック内の接続配線と、自ブロックに最も近い位置から最も遠い位置までの所定の配置位置に応じて前記遅延調整用バッファを所定数バイパスするバイパス実配線算出用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続する転送実配線算出用疑似配線とを有するクロック生成用マクロブロックとを備え、予め定める前記配線区間が互いに重なった区間の配線のみを、マスクデータ制作時に所望の実配線に置き換える配線手段を有し、
半導体チップのレイアウト設計に用いる自動配置配線装置により、前記クロック生成用マクロブロックに前記分配用バッファを所定数逆方向状態に配置する処理ステップと、
前記遅延調整用バッファの入出力間を左右両側から第１層の内部接続用実配線で短絡するとともに、前記内部接続用実配線を隣接するマクロブロックと接続する入力端子および出力端子にも接続する処理ステップと、
前記クロック転送用バッファも前記遅延調整用バッファと同じ列に直列に配置し前記左右両側の前記内部接続用実配線および入力端は前記遅延調整バッファと前記内部接続用実配線を共有し出力端の配線は共有せずに前記左右両側の前記内部接続用実配線と短絡する処理ステップと、
前記クロック生成用マクロブロックに、前記クロック分配用マクロブロックの配置数に対応させるとともに、前記遅延調整用バッファを所定数バイパスして前記分配用バッファ出力端に接続させる遅延調整用配線を後工程で算出するために設ける配線であって、前記遅延調整用バッファのうち最終段のバッファの入力端と残りのバッファの入出力端を全て短絡する前記内部接続用実配線から前記遅延調整用配線に対応する配線部分を除いた前記バイパス実配線算出用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続させる転送用疑似配線に対応する配線部分を内部接続用実配線から除いた前記転送実配線算出用疑似配線とを、前記第１層とは異なる第２層によって、それぞれ前記内部接続用実配線の対応する配線区間が重なる位置に形成する処理ステップと、
前記クロック分配用マクロブロックを前記クロック生成用マクロブロックの両側にそれぞれ複数個ずつ配置する処理ステップと、
配置後、所望の配線位置のみで前記第１層のクロック分配用マクロブロックおよび前記第２層のクロック生成用マクロブロックが重なる箇所を検出する処理ステップと、
検出した重なる疑似配線箇所および実配線個所を計算機で論理演算させて所望の実配線を残し、不要の実配線を削除する処理ステップとを備える半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路およびそのレイアウト方法に係わり、特に高速シリアルデータ通信回路開発におけるデ−タ通信用マクロブロックの種類を１種類にして配置位置のミスを防止し、かつ複数種類を作成する必要もないので設計工数を軽減した半導体集積回路およびそのレイアウト方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するＬＳＩも大規模化してきており、家電製品分野、工業製品分野を問わずシステム全体に対して半導体装置が組み込まれる割合が急速に増大しているが、半導体装置が大規模化し、動作周波数が高速化するにつれ、半導体装置上に展開されたクロック間の位相のずれが顕著になり、回路動作上の問題となってきた。
【０００３】
上述した半導体装置の中には特定用途向けＩＣであるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  ＩＣ）または複合ＩＣであるＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）などでは、ある特定の目的のために種々の回路を構成する場合が多く、各種の機能ブロックが半導体マクロとして用意され、これら半導体チップ上に配置配線して所望のシステムを備える半導体装置を構成することが出来る。
【０００４】
例えば、半導体装置のデータ通信回路開発の分野においては、マクロの配置方法として、入力されたクロック信号の周波数をｎ倍して出力するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を内蔵したマクロブロック（以下、基準マクロと称す）の横へ、ＰＬＬで出力されたクロック信号が供給されるマクロブロック（以下、データ通信用マクロと称す）を隣接して配置する方法を取っている。
【０００５】
この方法の一例が特許第３２７１６０２号公報に記載されている。同公報記載の半導体集積回路装置およびその設計方法によれば、マクロブロックを隣接して配置することにより、マクロブロック間の接続を、全く配線を必要としないで接続するか、最小限の配線接続で実現できることが開示されている（特許文献１参照）。
【０００６】
しかし、近年、シリアルデータの情報交換装置は、多数のデータ通信用マクロを基準マクロの横へ配置させなければならない傾向にある。そのため、基準マクロからの信号を伝達する際に発生する信号遅延を如何にして補償できるかが問題になりつつある。
【０００７】
現状では、基準マクロの右、または左の片側にのみデータ通信用マクロを配置しているが、その片側配置の方法では、チャネル数が増加すると遅延を合わせる回路（バッファリング回路）規模が膨大になる。そのため、従来のシリアルデータの情報交換回路の配置例を示した図１０を参照すると、例えば右チャンネルの配置パターンと同じ配置パターンを反転させて左側に配置し、左右両側配置にすることが一般的である。
【０００８】
すなわち、基準マクロ３１は、ＰＬＬ３７と、クロックバッファ３５、３６から構成されている。
【０００９】
ＰＬＬ３７で生成されたクロック信号は、クロックバッファ３５、３６にそれぞれ入力され、右側に配置されたデータ通信用マクロ３２〜３４に対しては、それぞれの有する転送用バッファ３８〜４０を順次に介しながら分配出力される。
【００１０】
左側に配置されたデータ通信用マクロ３１′〜３３′に対しては、それぞれの有する転送用バッファ４５′〜４７′を順次に介しながらそれぞれ分配出力される。
【００１１】
基準マクロ３１の右隣りにはデータ通信用マクロ３２が配置されている。データ通信用マクロ３２の右隣りにはデータ通信用マクロ３３が配置され、データ通信用マクロ３３の右隣りにはデータ通信用マクロ３４が配置されている。
【００１２】
データ通信用マクロ３２はクロックバッファ３８、クロックバッファリング回路４１、送受信機４４、コネクタ９，１０，１１から構成されている。
【００１３】
基準マクロ３１のクロックバッファ３５から出力されたクロック信号が、クロックバッファ３８とクロックバッファリング回路４１へ入力され、クロックバッファリング回路４１を介して送受信機４４に入る。コネクタ９，１０，１１は送受信機４４と繋がり、データの送受信をしている。
【００１４】
データ通信用マクロ３３はデータ通信用マクロ３２と同様にクロックバッファ３９、クロックバッファリング回路４２、送受信機４４、コネクタ９，１０，１１から構成されている。
【００１５】
データ通信用マクロ３２のクロックバッファ３８から出力された信号がクロックバッファリング回路４２およびクロックバッファ３９に入力される。クロックバッファリング回路４２の出力は送受信機４４に入り、送受信機４４の出力はコネクタ９，１０，１１を介して出力される。クロックバッファ３９から出力されたクロック信号はデータ通信用マクロ３４へ出力される。コネクタの機能はデータ通信用マクロ３２と同じ機能である。
【００１６】
データ通信用マクロ３４はクロックバッファ４０、クロックバッファリング回路４３、送受信機４４、コネクタ９，１０，１１から構成されている。
【００１７】
データ通信用マクロ４３のクロックバッファ３９から出力されたクロック信号がクロックバッファ４０とクロックバッファリング回路４３へ入力される。クロックバッファリング回路４３から出力された信号は送受信機４４に入る。送受信機４４の出力はコネクタ９，１０，１１を介して出力される。
【００１８】
コネクタの機能はデータ通信用マクロ３２と同じ機能である。データ通信用マクロ３２、３３、３４は構成は同じであるが、異なる箇所はクロックバッファリング回路４１，４２，４３のクロックバッファの数がデータ通信用マクロを配置する位置によってそれぞれ異なる。
【００１９】
また、基準マクロ３１の左隣りにはデータ通信用マクロ３２，３３，３４を反転させたマクロ３２′、３３′、３４′を配置している。基準マクロ３１に最も近い方から順番に３２′、３３′、３４′と配置されている。
【００２０】
データ通信用マクロ３２′はクロックバッファ４５、クロックバッファリング回路４１、送受信機４４、コネクタ９，１０，１１から構成されている。
【００２１】
基準マクロ３１のクロックバッファ３６から出力されたクロック信号が、クロックバッファ４５とクロックバッファリング回路４１へ入力され、クロックバッファリング回路４１を介して送受信機４４に入る。コネクタ９，１０，１１は送受信機と繋がり、データの送受信をしている。
【００２２】
データ通信用マクロ３３′は、データ通信用マクロ３２′と同様にクロックバッファ４６、クロックバッファリング回路４２、送受信機４４、コネクタ９，１０，１１から構成されている。
【００２３】
データ通信用マクロ３２′のクロックバッファ４５４２から出力された信号がクロックバッファリング回路４２およびクロックバッファ４６に入力される。クロックバッファリング回路４２の出力は送受信機４４に入り、送受信機４４の出力はコネクタ９，１０，１１を介して出力される。クロックバッファ１７から出力されたクロック信号はデータ通信用マクロ３４′へ出力される。コネクタの機能はデータ通信用マクロ３２と同じ機能である。
【００２４】
データ通信用マクロ３４′は、クロックバッファ４７、クロックバッファリング回路４３、送受信機４４、コネクタ９，１０，１１から構成されている。
【００２５】
データ通信用マクロ３３′のクロックバッファ４６から出力されたクロック信号がクロックバッファ４７とクロックバッファリング回路４３へ入力される。クロックバッファリング回路４３から出力された信号は送受信機４４に入る。送受信機４４の出力はコネクタ９，１０，１１を介して出力される。
【００２６】
コネクタの機能はデータ通信用マクロ３２と同じ機能である。データ通信用マクロ３２′、３３′、３４′は構成は同じであるが、異なる箇所はクロックバッファリング回路４１，４２，４３のクロックバッファの数がデータ通信用マクロを配置する位置によってクロックバッファの個数がそれぞれ異なる。
【００２７】
前述したように、データ通信用マクロ３２′、３３′、３４′は右隣に配置されているデータ通信用マクロ３２、３３、３４を反転したマクロであるため、コネクタ９，１０，１１の順番は右に配置されているコネクタ９，１０，１１の逆順になっている。
【００２８】
この基準マクロ３１とデータ通信用マクロ３２，３３，３４，３２′、３３′、３４′を互いに隣接して配置するか、最小限の配線で配置することで各マクロを接続している回路がシリアルデータの情報交換回路である。
【００２９】
図１０において、遅延を合わせるためのバッファリング回路４１，４２，４３はそれぞれ異なっているため、データ通信用マクロ３２，３３，３４はそれぞれ個別に作成している。
【００３０】
このため２つの問題点がある。第１の問題点は、多チャネル化が進むと作成するデータ通信用マクロの数も増加し、マクロ開発時間が延びるためタイムリーに市場へ出荷することが困難になると言う問題である。
【００３１】
第２の問題点は、データ通信用マクロそれぞれが有する、スキューを合わせるためのバッファリング回路の個数の違いである。各マクロはこの個数が違うだけであり、しかも各マクロは同一の機能を持つマクロであるため酷似している。そのため、ユーザーがマクロを配置する際、位置を間違えて配置してしまう可能性を持っているという問題がある。
【００３２】
データ通信用マクロ３２，３３，３４のバッファ３８，３９，４０と、データ通信用マクロ３２′，３３′，３４′のバッファ４５，４６，４７とは、それぞれの配置方向が左右で決まっているので、基準マクロとデータ通信用マクロを辺１５ａと１５ｂで接続しなければならない。
【００３３】
基準マクロの左右にデータ通信用マクロを配置しようとすると右のデータ通信用マクロ３２，３３，３４を反転させて左側に配置する方法を取っているが、端子９，１０，１１は基準マクロの左右で端子の順番が異なっている。
【００３４】
この端子順をチップからコネクタの間で変更することは困難である。原因はここで取り上げているシリアルデータの情報交換装置が年々高速化しており、現状でもＧｂｐｓ帯のデータを送受信しているため、チップ上の端子順を接続先のコネクタとチップ間のパッケージを含めた接続配線部で入れ替えようとすると信号遅延が発生する原因となってしまう。
【００３５】
そのため、基準マクロの右側用もしくは左側用に作成したデータ通信用マクロは基準マクロの反対側に配置することはできない。従って、次に示す図１１のような構成にすることが考えられる。
【００３６】
図１１は図１０と同様のシリアルデータの情報交換装置である。図１１を参照すると、基準マクロ３１、データ通信用マクロ３２，３３，３４は図１０と同じ構成である。データ通信用マクロ３５，３６，３７は３２′，３３′，３４′と異なり、３２，３３，３４を反転させずにそれぞれを作成している。
【００３７】
これにより、データ通信用マクロ３５，３６，３７のコネクタ９，１０，１１は右側に配置されたデータ通信用マクロ３２，３３，３４と同じ順になっている。
【００３８】
しかし、各マクロは全て個別に作成しているので、開発時間が長くなるという問題がある。これを解決するためにマスクオプションという技術を利用する公知の技術がある。
【００３９】
上述したマスクオプションの一例を示した図１２を参照すると、データ通信用マクロ５０は、基準マクロから最も遠い位置に配置される場合に、基準マクロから最も近い位置のデータ通信用マクロとの遅延合わせができる数のクロックバッファリング回路５２とクロックバッファ５１が搭載されている。
【００４０】
クロックバッファ５１、クロックバッファリング回路５２の周辺の領域５６は、後に配線が引かれるため、後述する図１３の実配線５８と同じ層の配線を全く引かない構成にする。
【００４１】
ここでは、２点鎖線６１，６２で囲まれた部分がマスクオプションで変更される箇所を示している。
【００４２】
図１３はＰＬＬ３７とクロックバッファ３５，３６とを搭載した基準マクロ５７である。この基準マクロ５７の構成は図１０に示した基準マクロ３１と同じ構成となっている。
【００４３】
この基準マクロ５７には前述した図１２の領域５６と重なる位置に、図１２のクロックバッファ５１とクロックバッファリング回路５２とによって各配置位置の遅延を合わせる形状で実配線５８を配置する。
【００４４】
実配線５８は図１３に示すように、仮に左右両側とも３ｃｈ分の配線を持たせて置く。図１４は図１２で作成したデータ通信用マクロ５０を図１３で作成した左右３ｃｈ分の位置と重なる位置に各ｃｈを隣接して配置している。
【００４５】
図１５は図１３および図１４を並べて配置した図である。図１３の実配線５８は図１４の領域５６に置かれ、図１２のクロックバッファ５１とクロックバッファリング回路５２とをショート（短絡）する。
【００４６】
これにより、図１１で説明した回路構成と同じ構成になる。ここで、各クロックバッファリング回路５２で各ｃｈによってショートされなかったクロックバッファ５３，５４が存在してしまう。しかし、これは回路上、使用されないので残っていてもよい。
【００４７】
【特許文献１】
特許第３２７１６０２号公報（段落番号「００７６」〜「００７９」、図３）
【００４８】
【発明が解決しようとする課題】
上述したように従来の半導体装置におけるマクロブロックは、マスクオプションを利用することにより、基準マクロの左右両側のブロックを複数作成する問題は解決されるが、新たに次ような問題が発生する。
【００４９】
図１６は図１３と同じ構成で、基準マクロ５７と実配線５８を配置したものである。また、この基準マクロ５７と実配線５８との領域を領域５９とすると、図１７は図１２と同じ構成のデータ通信用マクロを左右に２ｃｈ分配置させたものである。
【００５０】
また、図１５では３ｃｈ分配置させていたが、図１７は左右２ｃｈ配置なので図１５で配置していた３ｃｈ目の部分を領域６０と定義する。
【００５１】
図１６、図１７を図１５で説明したような配置方法で作成したものが図１８である。図１８は、ＰＬＬなどを含んでいる基準マクロ５７の左右に２ｃｈ分のデータ通信用マクロ５０が配置されている。
【００５２】
図１６では左右３ｃｈの配線５８があるので、図１８では配線５８が左右３ｃｈ目に残るので、この配線５８が残っている領域６０が存在する。このため、領域６０では、この配線５８と全く関係の無い配線を引くことはできない。
【００５３】
また、この領域６０の面積を使用しないことも無駄である。これを回避するために、ユーザーの要求するチャネル数に合わせた配線５８を持つ基準マクロ５７をデータ通信用マクロの接続数に合わせて複数作成することも考えられるが、その組み合わせは多いため、これも開発時間が長くなる問題がある。
【００５４】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、デ−タ用マクロブロックの種類を１種類にして配置位置のミスを防止し、かつ複数種類を作成する必要もないので設計工数を軽減した半導体集積回路およびそのレイアウト方法を提供することにある。
【００５５】
【課題を解決するための手段】
本発明の半導体集積回路は、クロック分配用マクロブロックとして、直列配置される複数個の遅延調整用バッファおよびクロック転送用バッファと、複数個の前記遅延調整用バッファの最終段のバッファの入力端および残りのバッファの入出力端を短絡する内部接続用疑似配線とを有する半導体マクロを備えることを特徴とする。
【００５６】
また、前記内部接続用疑似配線は、複数個の前記クロック分配用マクロブロックを所定のクロック生成マクロブロックの左側および右側にそれぞれ隣接して配置する際に、ブロックを回転させることなく、前記左側のブロックにおける所望の実配線の向きを右側のブロックの向きと対称の向きにした配線形状にする手段として、各バッファの左右両側にこれらバッファ列と平行に配設した疑似配線と前記遅延調整用バッファの最終段以外の各バッファの入出力端とをそれぞれ短絡し、かつ前記疑似配線と前記クロック分配用マクロブロックの入力／出力端子とを短絡した配線形状を有することができる。
【００５７】
さらに、前記クロック分配用マクロブロックは、１通信チャンネル分の送受信機と、前記送受信機に前記クロック信号を遅延調整して出力する複数個の前記遅延調整用バッファと、前記クロック信号を隣接する次段のマクロブロックに転送する前記クロック転送用バッファと、マスクデータ制作で形成される所望の実配線とは異なり設計段階の計算機上で適用される前記内部接続用疑似配線および転送用疑似配線とを含むデータ通信用マクロブロックである。
【００５８】
さらにまた、前記内部接続用疑似配線および前記転送用疑似配線に代えてそれぞれが内部接続用実配線および転送用実配線を適用するとともに、ブロック全体がマスクデータ制作で使用される層とは異なり設計段階の計算機上で適用される疑似層で覆われる構造を有することもできる。
【００５９】
本発明の半導体集積回路の他の特徴は、クロック信号を生成しクロック分配用マクロブロックに供給するクロック生成用マクロブロックとして、自ブロックの左右の一方側または両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファと、その分配用バッファに接続されるブロック内の接続配線と、前記クロック分配用マクロブロックの配置位置に対応させるとともに自ブロックに最も近い位置から最も遠い位置までの所定の配置位置に応じて、前記遅延調整用バッファを所定数バイパスして接続させるための遅延調整用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続させる転送用疑似配線とを有するする半導体マクロを備えることにある。
【００６０】
また、前記遅延調整用疑似配線および前記転送用疑似配線は、複数個の前記クロック分配用マクロブロックを所定のクロック生成マクロブロックの左側および右側にそれぞれ隣接して配置する際に、所望の実配線を左右対称の配線形状とするために、それぞれが左右対称に配置した疑似配線形状を有する。
【００６１】
本発明の半導体集積回路のまた他の特徴は、クロック信号を生成しクロック分配用マクロブロックに供給するクロック生成用マクロブロックとして、自ブロックの左右の一方側または両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファと、その分配用バッファに接続されるブロック内の接続配線と、前記クロック分配用マクロブロックの配置位置に対応させるとともに自ブロックに近い位置から遠い位置までの所定の配置位置に応じて、前記遅延調整用バッファを所定数バイパスして前記分配用バッファ出力端に接続させる遅延調整用配線を後工程で算出するために設ける配線であって、前記クロック分配用マクロブロックのうち最終段のブロックの入力端と残りのバッファの入出力端を全て短絡する内部接続疑似配線から前記遅延調整用配線に対応する配線部分を除いたバイパス実配線算出用疑似配線と、前記転送用バッファの出力端を次段のクロック入力端に接続させる転送用疑似配線に対応する配線部分を除いた転送実配線算出用疑似配線とを有する半導体マクロ備えることにある。
【００６２】
また、前記バイパス実配線算出用疑似配線および前記転送実配線算出用疑似配線は、複数の前記クロック分配用マクロブロックを所定のクロック生成マクロブロックの左側および右側にそれぞれ隣接して配置する際に、所望の実配線を左右対称の配線形状とするために、それぞれが左右対称に配置した疑似配線形状を有する。
【００６３】
さらに、前記クロック生成用マクロブロックは、前記クロック信号を生成するＰＬＬブロックおよび生成されたクロック信号を出力する複数個の前記分配用バッファとを含む高速データ通信用の基準マクロブロックである。
【００６４】
さらにまた、前記クロック生成用マクロブロックは、クロック分配用マクロブロックに隣接して配置されるとともに、マスクデータ制作時には、前記クロック分配用マクロブロックの配置個数に応じて、対応する前記クロック分配用マクロブロック内の所望の実配線に変換される疑似配線として前記遅延調整用疑似配線と前記転送用疑似配線とを有する。
【００６５】
本発明の半導体集積回路は、直列配置される複数個の遅延調整用バッファおよびクロック信号の転送用バッファと最終段となる前記遅延調整用バッファの入力端および残りのバッファの入出力端を短絡する内部接続用疑似配線とを有するクロック分配用マクロブロックと、自ブロックの左右の一方側または左右両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファとブロック内の接続配線と、自ブロックに最も近い位置から最も遠い位置までの所定の配置位置に応じて前記遅延調整用バッファを所定数バイパスする遅延調整用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続する転送用疑似配線とを有するクロック生成用マクロブロックとを備え、予め定める前記配線区間が互いに重なった区間の配線のみを、マスクデータ制作時に所望の実配線に置き換える配線手段を有する半導体マクロを備えることを特徴とする。
【００６６】
また、前記遅延調整用疑似配線がバイパス実配線算出用疑似配線であり、前記転送用疑似配線が転送実配線算出用疑似配線である。
【００６７】
本発明の半導体集積回路他の特徴は、入力したクロック信号を遅延させて内部回路に出力する直列接続された複数個の遅延調整用バッファおよび前記クロック信号の分配用バッファを含むクロック分配用マクロブロックと、自ブロックの両側に隣接する前記クロック分配用マクロブロックへ自ブロック内で生成した前記クロック信号をそれぞれ供給する複数個の分配用バッファを含むクロック生成用マクロブロックとを半導体チップ内に備え、前記クロック分配用マクロブロックは自ブロックの両側にブロック列と平行な配線であって、前記遅延調整用バッファのうち最終段の入力端と残りの全てのバッファの入出力端を相互に接続する内部接続用疑似配線を有し、前記クロック生成用マクロブロックは前記クロック分配用マクロブロック内の前記遅延調整用バッファを前記クロック分配用ブロックの配置位置に応じて１個または所望の個数だけ直列接続する手段として、前記遅延調整用疑似配線の予め定める区間と重なる区間に設けられる遅延調整用疑似配線および前記クロック転送用バッファの出力から隣接する次段の他の前記クロック分配用マクロブロックの前記遅延調整用疑似配線に接続するための転送用疑似配線とを有する半導体マクロを備えることにある。
【００６８】
また、前記クロック生成用マクロブロックの左右の一方側または両側に前記クロック分配用マクロブロックを複数個互いに隣接状態で一列に並べて配置したとき、前記クロック生成用マクロブロックの有する前記遅延調整用疑似配線および前記転送用疑似配線と前記クロック分配用マクロブロックの有する前記内部接続用疑似配線とは予め定める配線区間が互いに重なる状態の疑似配線が形成されている。
【００６９】
さらに、前記内部接続用疑似配線が内部接続用実配線であり、前記遅延調整用疑似配線がバイパス実配線算出用疑似配線であり、予め定める配線区間が互いに重ならない区間の配線を所望の実配線である。
【００７０】
さらにまた、前記重なる状態の疑似配線は、互いに異なる層で形成される。
【００７１】
また、前記重なる状態の疑似配線を計算機の演算により実配線にすることで、前記クロック生成用マクロブロックおよび前記クロック分配用マクロブロックを配置した後に前記クロック分配用マクロブロック内の回路が所望の接続を構成する。
【００７２】
さらに、前記内部接続用実配線と前記バイパス実配線算出用疑似配線とが重なる区間の実配線を計算機の演算により削除することで、前記クロック生成用マクロブロックおよび前記クロック分配用マクロブロックを配置した後に前記クロック分配用マクロブロック内の回路が所望の接続を構成する。
【００７３】
さらにまた、前記クロック生成用マクロブロックは、自ブロックに接続できる最大数の前記クロック分配用マクロブロックに見合う個数に対応した前記遅延調整用疑似配線と前記転送用疑似配線とを有する。
【００７４】
また、前記遅延調整用疑似配線が前記バイパス実配線算出用疑似配線であり、前記転送用疑似配線が転送実配線算出用疑似配線である。
【００７５】
さらに、前記クロック生成用マクロブロックおよび前記クロック分配用マクロブロックは、これらのブロックを所定位置に配置して重なる疑似配線を計算機の演算により実配線に変換する際、実配線に変換されずに残される余分の疑似配線が他のブロック領域にある配線に影響を与えない層で形成される前記内部接続用疑似配線と前記遅延調整用疑似配線と前記転送用疑似配線とを有する。
【００７６】
さらにまた、複数個の前記クロック分配用マクロブロックおよび少なくとも１個の前記クロック生成用マクロブロックが互いに隣接配置されたとき、前記クロック分配用マクロブロックおよび前記クロック生成用マクロブロックそれぞれの有する前記疑似配線のうち前記重なる区間の疑似配線のみが実配線に置き換わる構造を有する。
【００７７】
また、前記バイパス用疑似配線は、前記分配用バッファの出力端に接続し隣接する前記クロック分配用マクロブロック内のクロック転送用バッファの入力側疑似配線および複数個の前記遅延調整用バッファのうち、前記信号入力端子に最も近い第１のバッファの入力側疑似配線にそれぞれ重なる疑似配線と、前記転送用バッファの出力側疑似配線からさらに隣接する他のクロック分配用マクロブロック内の転送用バッファの入力側疑似配線および複数個の前記遅延調整用バッファのうち、前記信号入力端子に２番目に近い第２のバッファの入力側疑似配線に重なる疑似配線と、前記転送用バッファの出力側疑似配線からさらにまた隣接する他のクロック分配用マクロブロック内の転送用バッファの入力側疑似配線および複数個の前記遅延調整用バッファのうち、前記信号入力端子に３番目に近い第３のバッファの入力側疑似配線に重なる疑似配線とからなる。
【００７８】
さらに、１通信チャンネル分のデータ通信用マクロブロックである前記クロック分配用マクロブロックが複数個とデータ通信用の基準マクロブロックである前記クロック生成用マクロブロックとの組み合わせにより、前記クロック分配用マクロブロックは１種類のレイアウトデータで複数チャンネル分の高速シリアルデータ通信回路を構成する。
【００７９】
さらにまた、１種類のレイアウトデータをもつ前記クロック分配用マクロブロックが、前記クロック生成用マクロブロックの左右両側に配置されてそれぞれ複数チャンネル分の高速シリアルデータ通信回路を構成するとき、前記複数チャンネル分それぞれの前記クロック分配用マクロブロックは、配置位置に応じてそれぞれ異なる遅延保証が出来る遅延手段が内蔵されている。
【００８０】
本発明の半導体集積回路のレイアウト方法は、クロック分配用マクロブロックとして、複数個の遅延調整用バッファおよびクロック転送用バッファを直列配置し、複数個の前記遅延調整用バッファの最終段に配置された前記遅延調整用バッファの入力端および残りのバッファの入出力端を、計算機の演算上の内部接続用疑似配線で短絡することを特徴とする。
【００８１】
また、前記内部接続用疑似配線は、各バッファの左右両側から入出力間を短絡する配線形状で配置することができる。
【００８２】
さらに、前記内部接続用疑似配線および前記転送用疑似配線に代えてそれぞれ内部接続用実配線および転送用実配線を用いて配線するとともに、ブロック全体をマスクデータ制作で使用される層とは異なり設計段階の計算機上で適用される疑似層で覆うこともできる。
【００８３】
本発明の半導体集積回路のレイアウト方法の他の特徴は、クロック信号を生成しクロック分配用マクロブロックに供給するクロック生成用マクロブロックとして、自ブロックの左右の一方側または両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファをブロック内部の下部領域に配置し、前記分配用バッファの出力端に接するブロック外部には、隣接する前記クロック分配用マクロブロックの、自ブロックに最も近い位置から最も遠い位置までの所定の配置位置にそれぞれ対応して、前記クロック分配用マクロブロック内で内部接続用疑似配線により直列接続された複数個の遅延調整用バッファおよびクロック転送用バッファのうち、前記遅延調整用バッファを所定数バイパスして接続させるための遅延調整用疑似配線と、前記クロック転送用バッファの出力端を次段のマクロブロックのクロック入力端に接続させる転送用疑似配線とを、それぞれ配置することにある。
【００８４】
また、前記クロック生成用マクロブロックは、クロック分配用マクロブロックに隣接して配置し、マスクデータ制作時には、前記クロック分配用マクロブロックの配置個数に応じて、前記クロック分配用マクロブロックそれぞれの有する前記内部接続用疑似配線と重なる前記遅延調整用疑似配線および前記転送用疑似配線の所定部分を計算機の演算により実配線に変換することができる。
【００８５】
さらに、前記実配線の生成は、前記計算機により、前記内部接続用疑似配線のデータと前記遅延調整用疑似配線のデータおよび前記転送用疑似配線のデータとの論理積により算出することもできる。
【００８６】
さらにまた、前記クロック生成用マクロブロックの左右の一方側または両側に前記クロック分配用マクロブロックを複数個互いに隣接状態で一列に並べて配置したとき、前記クロック生成用マクロブロックの有する遅延調整用疑似配線および転送用疑似配線と前記クロック分配用マクロブロックの有する内部接続用疑似配線とは予め定める配線区間が互いに重なる状態に疑似配線を形成してもよい。
【００８７】
また、前記重なる状態の疑似配線を、互いに異なる層で形成する。
【００８８】
さらに、前記クロック生成用マクロブロックおよび前記クロック分配用マクロブロックを所定位置に配置して重なる疑似配線を計算機の演算により実配線に変換する際、前記内部接続用疑似配線と前記遅延調整用疑似配線と前記転送用疑似配線とを、実配線に変換されずに残される余分の疑似配線が他のブロック領域にある配線に影響を与えない層で形成する。
【００８９】
本発明の半導体集積回路のレイアウト方法のさらに他の特徴は、直列配置される複数個の遅延調整用バッファおよびクロック信号の転送用バッファと最終段となる前記遅延調整用バッファの入力端および残りのバッファの入出力端を短絡する内部接続用疑似配線とを有するクロック分配用マクロブロックと、自ブロックの左右の一方側または左右両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファとブロック内の接続配線と、自ブロックに最も近い位置から最も遠い位置までの所定の配置位置に応じて前記遅延調整用バッファを所定数バイパスする遅延調整用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続する転送用疑似配線とを有するクロック生成用マクロブロックとを備え、予め定める前記配線区間が互いに重なった区間の配線のみを、マスクデータ制作時に所望の実配線に置き換える配線手段を有し、
半導体チップのレイアウト設計に用いる自動配置配線装置により、前記クロック生成用マクロブロックに前記分配用バッファを所定数逆方向状態に配置する処理ステップと、
前記遅延調整用バッファの入出力間を左右両側から第１層の前記内部接続疑似配線で短絡するとともに、前記内部接続疑似配線を隣接するマクロブロックと接続する入力端子および出力端子にも接続する処理ステップと、
前記クロック転送用バッファも前記遅延調整用バッファと同じ列に直列に配置し前記左右両側の前記内部接続用疑似配線および前記クロック転送用バッファの入力端は前記遅延調整用バッファと前記内部接続用疑似配線を共有し前記クロック転送用バッファの出力端の配線は単独で前記左右両側の前記内部接続用疑似配線と短絡する処理ステップと、
前記クロック分配用マクロブロックに、前記クロック生成用マクロブロックの配置数に対応させた、前記第１層とは異なる第２層による複数の前記遅延調整用疑似配線および前記転送用疑似配線をそれぞれ前記内部接続用疑似配線の対応する配線区間が重なる位置に形成する処理ステップと、
前記クロック分配用マクロブロックを前記クロック生成用マクロブロックの両側にそれぞれ複数個ずつ配置する処理ステップと、
配置後、所望の配線位置のみで前記第１層のクロック分配用マクロブロックおよび前記第２層のクロック生成用マクロブロックが重なる箇所を検出する処理ステップと、
検出した重なる疑似配線箇所を計算機で論理積演算させて抽出するとともに、抽出した箇所を疑似配線から実配線に変換する処理ステップとを備えることにある。
【００９０】
本発明の半導体集積回路のレイアウト方法のさらにまた他の特徴は、直列配置される複数個の遅延調整用バッファおよびクロック信号の転送用バッファと最終段となる前記遅延調整用バッファの入力端および残りのバッファの入出力端を短絡する内部接続用実配線とを有するクロック分配用マクロブロックと、自ブロックの左右の一方側または左右両側にそれぞれ隣接配置される複数個の前記クロック分配用マクロブロックに前記クロック信号を分配する複数個の分配用バッファとブロック内の接続配線と、自ブロックに最も近い位置から最も遠い位置までの所定の配置位置に応じて前記遅延調整用バッファを所定数バイパスするバイパス実配線算出用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続する転送実配線算出用疑似配線とを有するクロック生成用マクロブロックとを備え、予め定める前記配線区間が互いに重なった区間の配線のみを、マスクデータ制作時に所望の実配線に置き換える配線手段を有し、
半導体チップのレイアウト設計に用いる自動配置配線装置により、前記クロック生成用マクロブロックに前記分配用バッファを所定数逆方向状態に配置する処理ステップと、
前記遅延調整用バッファの入出力間を左右両側から第１層の内部接続用実配線で短絡するとともに、前記内部接続用実配線を隣接するマクロブロックと接続する入力端子および出力端子にも接続する処理ステップと、
前記クロック転送用バッファも前記遅延調整用バッファと同じ列に直列に配置し前記左右両側の前記内部接続用実配線および入力端は前記遅延調整バッファと前記内部接続用実配線を共有し出力端の配線は共有せずに前記左右両側の前記内部接続用実配線と短絡する処理ステップと、
前記クロック生成用マクロブロックに、前記クロック分配用マクロブロックの配置数に対応させるとともに、前記遅延調整用バッファを所定数バイパスして前記分配用バッファ出力端に接続させる遅延調整用配線を後工程で算出するために設ける配線であって、前記遅延調整用バッファのうち最終段のバッファの入力端と残りのバッファの入出力端を全て短絡する前記内部接続用実配線から前記遅延調整用配線に対応する配線部分を除いた前記バイパス実配線算出用疑似配線と、前記クロック転送用バッファの出力端を次段のクロック入力端に接続させる転送用疑似配線に対応する配線部分を内部接続用実配線から除いた前記転送実配線算出用疑似配線とを、前記第１層とは異なる第２層によって、それぞれ前記内部接続用実配線の対応する配線区間が重なる位置に形成する処理ステップと、
前記クロック分配用マクロブロックを前記クロック生成用マクロブロックの両側にそれぞれ複数個ずつ配置する処理ステップと、
配置後、所望の配線位置のみで前記第１層のクロック分配用マクロブロックおよび前記第２層のクロック生成用マクロブロックが重なる箇所を検出する処理ステップと、
検出した重なる疑似配線箇所および実配線個所を計算機で論理演算させて所望の実配線を残し、不要の実配線を削除する処理ステップとを備えることにある。
【００９１】
【発明の実施の形態】
半導体装置における高速シリアルデータ通信回路を構成する場合、従来は高速シリアルデータ通信回路のデータ通信用回路のレイアウトデータを構成するチャンネルｃｈ（以下、チャンネルと称す）数と同じ数だけ用意したレイアウトデータを用いることによって、高速シリアルデータ通信回路が構成されていた。
【００９２】
それに対し、本発明は１種類のデータ通信用回路のレイアウトデータだけで複数チャンネル分の高速シリアルデータ通信回路の構成にそれぞれ対応させることができるものである。
【００９３】
例えば、本発明の第１の実施の形態の特徴である疑似配線を有するデータ通信用マクロブロック（以下、データ通信用マクロと称す）の構成を示した図１と、疑似配線を有する基準マクロブロック（以下、基準マクロと称す）の構成を示した図２とを参照すると、データ通信用マクロ１は、送受信機２とクロックバッファ３，４，５と、クロック転送用バッファ６とから構成され、クロックバッファ間を接続するための内部接続用疑似配線１２，１３とクロック転送用バッファ６の出力端を隣接する他方のマクロに接続する疑似配線８とマクロ間を接続するための疑似配線１４を有している。
【００９４】
クロックバッファ間を接続するための内部接続用擬似配線１２、１３の形状は、基準マクロ１５に対し、近い位置に配置した場合と遠い位置に配置した場合に、その配置位置を考慮して、データ通信マクロ１の送受信回路２までのクロック遅延を合わせられる様な形状で内部接続用擬似配線１２と内部接続用疑似配線１３と入力／出力端子７ａ，７ｂとを配線接続しておく。
【００９５】
例えば、図１の場合には、後述する図２の基準マクロ１５の遅延調整用擬似配線２１，２２とデータ通信用マクロ１の内部接続用擬似配線８，１２，１３，１４が重なる位置に配線させている。
【００９６】
基準マクロ１５は、ＰＬＬ１６とクロックバッファ（請求項における分配用バッファ）１７，１８から構成され、前述した図１０，１１の従来例におけるデータ通信用マクロ３２、３３，３４の配線に対応した配線に変わる遅延調整用擬似配線２１，２２を有している。
【００９７】
遅延調整用疑似配線２１，２２の形状は、基準マクロ１５の左右両側に配置するデータ通信用マクロ１の配置によって、そのチャンネルを配置してもそれぞれの信号遅延を合わせられる形状で配線されている。
【００９８】
すなわち、自ブロックである基準マクロ１５の左右の一方側または両側にそれぞれ隣接配置される複数のデータ通信用マクロ１にＰＬＬ１６からのクロック信号を分配する複数個の分配用バッファ１７，１８と、その分配用バッファ１７，１８の出力端に接続されるブロックの接続端子１９，２０と、データ通信用マクロ１の配置位置に対応させるとともに基準マクロ１５に近い位置から遠い位置までの所定の配置位置に応じて、データ通信用マクロ１の遅延調整用バッファ３，４，５を所定数バイパスして接続させるための内部接続用疑似配線１２，１３と、転送用バッファ６の出力端を入力／出力端子７ｂ（次段のクロック入力端）に接続させる転送用疑似配線８とを備える。
【００９９】
上述したように、この２つのマクロ、基準マクロ１５およびデータ通信用マクロ１を作成しておき、これらの組み合わせで各マクロを後述する図４に示す状態に配置させた時に、擬似配線同士を演算して重なる疑似配線区間を実配線に変換させるだけで配置位置の遅延が考慮された、所望のクロックバッファの配線を得ることができるものである。ここでの変換とは、レイアウトデータからマスクデータに変換する際に、層合成されることで所望の実配線を求めることである。
【０１００】
以下、第１の実施の形態をさらに詳述する。本発明ではマスクデータ制作の上で、実際には使用しない疑似配線を使用している。本実施の形態例は左右両側に配置されるデータ通信用マクロ１は３チャンネル接続の例で説明する。
【０１０１】
図１を参照すると、このデータ通信用マクロ１にはクロックバッファ３，４，５とクロック転送用バッファ６が搭載されており、その形状は基準マクロ１５から最も近くのデータ通信用マクロと、最も遠いデータ通信用マクロの信号遅延を合わせることができる数のクロックバッファが並んで配置されている。
【０１０２】
例えば図１のように、送受信機２へ入力させるためのクロックバッファ３，４，５の３つを搭載させ、３つそれぞれのバッファには基準マクロ１５からどの位置に配置させても所望の遅延を合わせることが出来るように、それぞれのバッファに内部接続用疑似配線１２，１３を３つのバッファ全てと隣接するマクロからの入力されるための入力／出力端子７ａ，７ｂをショートさせる形状で配線させる。
【０１０３】
クロック転送用バッファ６は隣接して配置したデータ通信マクロへ送る信号の遅延を合わせるために配置して、内部接続用疑似配線１２，１３を入力／出力端子７ａ，７ｂとショートさせる形状で配線する。
【０１０４】
また、内部接続用疑似配線１２，１３はこのデータ通信用マクロ１が左右のどちらにでも配置できるように配線してある。すなわち、所定の基準位置に対して左右両方向にそれぞれ隣接配置されたとき、実配線を左右対称の配線形状にする手段として、各バッファの左（配線１２）右（配線１３）の両側から入出力間を短絡する配線形状を有する疑似配線とする。
【０１０５】
図２において、ＰＬＬ１６でクロック信号が生成される基準マクロ１５が存在する。そこへマスクデータ制作上使用しない遅延調整用疑似配線２１，２２をユーザーが指定するチャネル数分だけ持たせている。
【０１０６】
この遅延調整用疑似配線２１，２２と図１の内部接続用疑似配線１２，１３とはそれぞれが重なり合う位置に配線されている。この実施の形態例では仮に左右に各３チャンネル分持たせてある。
【０１０７】
この遅延調整用疑似配線２１，２２の形状はそれぞれのデータ通信用マクロ１の遅延調整に必要となるバッファの配線を形成する位置に配置されている。また、内部接続用疑似配線８，１２，１３と遅延調整用疑似配線２１，２２とはそれぞれ異なる層で配線しておく。
【０１０８】
図３は図１をユーザーが指定するチャネル数分のデータ通信用マクロ１を並べて配置した構成図である。図３を参照すると、例えば左３チャンネル、右２チャンネルを配置させている。
【０１０９】
図４はデータ通信用マクロ１と基準マクロ１５の配置後の構成を示す図である。図４を参照すると、基準マクロ１５の左右にデータ通信用マクロ１を配置させた時、所望の配線位置のみで内部接続用疑似配線１２と遅延調整用疑似配線２１、内部接続用疑似配線８と遅延調整用疑似配線２２が、それぞれ重なる。
【０１１０】
これを計算機で内部接続用疑似配線１２と遅延調整用疑似配線２１、内部接続用疑似配線８と遅延調整用疑似配線２２がそれぞれ重なった部分のみが実配線となるように計算機で次式の演算をさせることで、所望の実配線２３を得ることができる。
【０１１１】
実配線２３＝（疑似配線１２、１３）ＡＮＤ（疑似配線２１、２２）
の方法を実行後、データ通信用マクロが配置されずに余った遅延調整用疑似配線２１、２２およびデータ通信用マクロ１内で使用されなかった内部接続用疑似配線１２，１３は実配線には変換されないことも示している。
【０１１２】
この内部接続用疑似配線１２，１３，遅延調整用疑似配線２１，２２はマスク製作に影響がない層であるから、図４の配置における右辺のように、遅延調整用疑似配線２１，２２がマクロブロック領域外に存在しても、マクロ周囲に全く影響を与えず、自動配線がこの上に配線されても問題は発生しない。
【０１１３】
次に、上述した第１の実施の形態における半導体集積回路のレイアウト方法をフローチャートで示した図５を参照すると、まず、半導体チップのレイアウト設計に用いる自動配置配線装置により、処理ステップＳ１において、基準マクロ１５にクロックバッファ１７，１８を逆方向状態に配置する。
【０１１４】
処理ステップＳ２において、それぞれのバッファ３の入力端とバッファ４〜５の入出力間を左右両側から第１層の内部接続疑似配線１２，１３で短絡するとともに、内部疑似配線を隣接するマクロブロックと接続する入力／出力端子７ａ，７ｂにもそれぞれ接続する。
【０１１５】
処理ステップＳ３において、クロック転送用バッファ６もクロックバッファ３〜５と同一直線状に配置し、左右両側の内部接続用疑似配線１２，１３および入力出力端７ａ，７ｂはクロックバッファ３の入力端とクロックバッファ４〜５の入出力端と内部接続用疑似配線１２，１３を共有し、クロックバッファ６の出力端の配線は単独で左右両側の内部接続用疑似配線１２，１３，８と短絡する。
【０１１６】
処理ステップＳ４において、データ通信用マクロ１に、基準マクロ１５の配置数に対応させた、上述した第１層とは異なる第２層による複数の遅延調整用疑似配線および転送用疑似配線をそれぞれ内部疑似配線の対応する配線区間が重なる位置に形成する。
【０１１７】
処理ステップＳ５において、データ通信用マクロ１を基準マクロ１５の両側にそれぞれ複数個ずつ配置する。
【０１１８】
処理ステップＳ６において、データ通信用マクロ１の配置後、所望の配線位置のみで第１層のデータ通信用マクロおよび第２層の基準マクロ１５が重なる箇所を検出する。
【０１１９】
処理ステップＳ７において、検出した重なる疑似配線箇所（図４中の太実線）を計算機で論理積演算させて抽出するとともに、抽出した箇所を疑似配線から実配線に変換する。
【０１２０】
上述した第１の実施の形態における説明では、データ通信用マクロ１，基準マクロ１５として説明したが、それに限定されるものではなく、例えばデータ通信用マクロ１は送受信機を持たないクロック分配用マクロであり、基準マクロ１５はＰＬＬに限らずクロック生成手段を持つクロック生成用マクロであってもよい。
【０１２１】
以上説明した第１の実施の形態によれば、遅延調整用バッファリング回路が各チャンネルのデータ通信用マクロ１で異なっていても、先に述べた各配置位置に合わせたデータ通信用マクロ１を作成する必要がなくなった上、基準マクロ１５もデータ通信用マクロ１の組み合わせに合わせて複数作成する必要もなくなるため、工期が大幅に削減できる。
【０１２２】
また、データ通信用マクロ１は１種類となり、基準マクロに対する配置位置に関わらず同じデータ通信用マクロ１が配置されるため、ユーザーが基準マクロ１５の左右両側のデータ通信用マクロ１を間違えたり、配置位置を間違えて配置することもなくなる。
【０１２３】
さらに、疑似配線の組み合わせにより実配線を生成するため、余った配線は疑似配線えあり、これが他の領域へはみ出して残っていても、この配線によってその領域に配線同士のショートなどの悪影響を与えることがなくなる。
【０１２４】
次に本発明の第２の実施の形態を説明する。
【０１２５】
データ通信用マクロ２６に実配線を配設した構成図を示す図６を参照すると、データ通信用マクロ２６には、送受信機２、遅延調整用バッファ３，４，５とクロック転送用バッファ６が搭載されている。
【０１２６】
送受信機２へクロックを供給するための遅延調整用バッファ３，４，５を３つ搭載させ、３つそれぞれのバッファには基準マクロからどの位置に配置させても信号遅延が合わせられるように、それぞれのバッファに配線３０を３つのバッファ全てと隣のマクロからクロックを入力させるための入力／出力端子７ａ，７ｂをショートさせる形状で配線させる。
【０１２７】
つまり、遅延調整用バッファ３の入力端と遅延調整用バッファ４の出力端，遅延調整用バッファ４の入力端と遅延調整用バッファ５の入出力端は互いに１本の実配線を共有して両側の実配線２７，２８を介して入力／出力端７ａ、７ｂに接続され、クロック転送用バッファ６の入出力端はそれぞれ単独で両側の実配線２７，２８を介して入力／出力端７ａ、７ｂに接続される。
【０１２８】
クロック転送用バッファ６の入出力端がそれぞれ単独で両側の実配線に接続されるのは、クロック転送用バッファ６の出力端は遅延調整用バッファ５の入力に接続されることはなく出力端子７ｂに接続させるためである。
【０１２９】
クロック転送用バッファ６は隣のデータ通信マクロへ送る信号の遅延を合わせるために配置している。
【０１３０】
また、配線３０はこのデータ通信用マクロ２６が基準マクロ１５の左右のどちら側にでも配置できるように配線し、この配線は実配線とする。後に説明する演算を行う際、データ通信用マクロ２６の領域外の実配線を消去しない様に予め疑似層２９でデータ通信用マクロ２６を覆っておく。
【０１３１】
図７は疑似配線を配設した基準マクロ１５の構成図である。基準マクロ１５は前述した図２におけるデータ通信用マクロ２６に置かれた実配線３０のうち不要な部分と重なる位置に、最大チャネル数分のバイパス実配線算出用疑似配線２４（以下、疑似配線２４と称す）、転送実配線算出用疑似配線２５（以下、疑似配線２５と称す）を有している。
【０１３２】
ここでの疑似層２９および疑似配線２４はそれぞれ実際のマスクデータ制作に影響しない互いに異なる層である。
【０１３３】
図６および図７の構造を持ったマクロを並べて配置した構成を示した構成を示す図８を参照すると、基準マクロ１５と、データ通信用マクロ２６を並べて配置したとき、所望の配線以外の配線位置で疑似配線２４，２５と内部接続用実配線３０（以下、実配線３０と称す）が重なることが分かる。
【０１３４】
この所望の配線以外の配線をデータ通信用マクロ２６に被せた疑似層２９内のみで削除するように計算機で次式の演算をさせることで、所望の実配線２７，２８を得ることができる。
【０１３５】
実配線２７，２８＝（実配線３０）ＡＮＤ（疑似層２９）ＮＯＴ（疑似配線２４，２５）
すなわち、疑似層２９内の擬似配線２４，２５と重なる実配線３０を削除する。または、
実配線２７，２８＝（実配線３０）ＮＯＴ（疑似配線２４，２５）ＡＮＤ（疑似層２９）
でもよい。すなわち、疑似層２９内の擬似配線２４，２５と重なる実配線３０を削除する。
【０１３６】
次に、上述した第２の実施の形態における半導体集積回路のレイアウト方法をフローチャートで示した図９を参照すると、まず、半導体チップのレイアウト設計に用いる自動配置配線装置により、処理ステップＳ２１において、データ通信用マクロにクロックバッファ３，４，５を直列状態に配置する。
【０１３７】
処理ステップＳ２２において、それぞれのバッファ３の入力端，バッファ４，５の入出力間を左右両側から第１層の実配線３０（所望の実配線２７，２８が含まれる）で短絡するとともに、実配線３０を隣接するマクロブロックと接続する入力／出力端子７ａ，７ｂにも接続する。
【０１３８】
処理ステップＳ２３において、クロック転送用バッファ６もクロックバッファ３〜５と同じ直線上に配置し左右両側の実配線３０、および入力端は遅延調整用バッファ３，４，５と実配線を共有し、出力端の配線は単独で左右両側の実配線３０と短絡する。
【０１３９】
処理ステップＳ２４において、データ通信用マクロ２６に、基準マクロ１５の配置数に対応させるとともに、遅延調整用バッファ４〜５を所定数バイパスして遅延調整用バッファ３に接続させる遅延調整用配線を後工程で算出するために設ける配線であって、データ通信用マクロ２６の先頭のバッファ３以外の入出力端を全て短絡する実配線３０から所望の実配線２７，２８に対応する配線部分を除いたバイパス実配線算出用疑似配線２４と、転送用バッファ６の出力端を次段のクロック入力端７ａ，７ｂに接続させる転送用実配線２８に対応する配線部分を除いた転送実配線算出用疑似配線２５とを、第１層とは異なる第２層によって、それぞれ実配線３０の対応する配線区間が重なる位置に形成する。
【０１４０】
処理ステップＳ２５において、データ通信マクロ２６を基準マクロ１５の両側にそれぞれ複数個ずつ配置する。
【０１４１】
処理ステップＳ２６において、データ通信マクロ２６を配置後、所望の配線位置のみで第１層のデータ通信用マクロ２６および第２層の基準マクロ１５が重なる箇所を検出する。
【０１４２】
処理ステップＳ２７において、検出した重なる疑似配線箇所および実配線個所２７，２８を計算機で論理演算させて所望の実配線を残し、実配線３０とバイパス実配線算出用疑似配線２４，２５とが重なる部分、すなわち不要の実配線を削除する。
【０１４３】
上述した第２の実施の形態における説明でも、データ通信用マクロ２６，基準マクロ１５として説明したが、それに限定されるものではなく、例えばデータ通信用マクロ２６は送受信機を持たないクロック分配用マクロであり、基準マクロ１５はＰＬＬに限らずクロック生成手段を持つクロック生成用マクロであってもよい。
【０１４４】
以上説明した第２の実施の形態によれば、それぞれのデータ通信用マクロ２６が置かれる領域外に基準マクロ１５が持つ疑似配線２４，２５が存在するが、この実施の形態で説明したように、疑似層２９がここには存在しないので、本発明に無関係な配線が領域３１にある場合でもこの配線を消去することはない。
【０１４５】
さらに、疑似配線２４，２５はマスク製作に影響がない層なのでブロック周囲の領域に全く影響を与えず、自動配線がこの上に配線されても問題は発生しない。
【０１４６】
【発明の効果】
上述したように、本発明の半導体集積回路およびそのレイアウト方法は、基準マクロおよびデータ通信用マクロの２種類のマクロを作成しておくことで、各マクロを隣接して配置させた時に、擬似配線同士を演算して重なる疑似配線区間を実配線に変換させるか、擬似配線と実配線を演算して重なる実配線区間を削除して所望の実配線を残すことにより、配置位置の遅延を考慮された、所望のクロックバッファの配線を得ることができる。
【０１４７】
したがって、遅延調整用バッファリング回路が各チャンネルのデータ通信用マクロで異なっていても、各配置位置に合わせたデータ通信用マクロを作成する必要がなくなった上、基準マクロもデータ通信用マクロの組み合わせに合わせて複数作成する必要もなくなるため、工期が大幅に削減できる。
【０１４８】
また、データ通信用マクロは１種類となり、基準マクロに対する配置位置に関わらず同じデータ通信用マクロが配置されるため、ユーザーが基準マクロの左右両側のデータ通信用マクロを間違えたり、配置位置を間違えて配置することもなくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における疑似配線を有するデータ通信用マクロの構成図である。
【図２】本発明の第１の実施の形態における疑似配線を有する基準マクロの構成図である。
【図３】図１をユーザーが指定するチャネル数分のデータ通信用マクロを並べて配置した構成図である。
【図４】送受信マクロと基準マクロの配置後の構成を示す図である。
【図５】第１の実施の形態における半導体集積回路のレイアウト方法のフローチャートである。
【図６】データ通信用マクロ３０に実配線を配設した構成図である。
【図７】疑似配線を配設した基準マクロ１５の構成図である。
【図８】図６および図７の構造を持ったマクロを並べて配置した構成を示した構成ずである。
【図９】第２の実施の形態における半導体集積回路のレイアウト方法のフローチャートである。
【図１０】従来のシリアルデータの情報交換回路の配置例を示した図である。
【図１１】従来のシリアルデータの情報交換装置の他の例である。
【図１２】マスクオプションの一例を示した図である。
【図１３】基準マクロの左右両側とも３チャンネル分の配線を持たせた従来例の構成図である。
【図１４】図１２で作成したデータ通信用マクロを図１３で作成した基準マクロの左右３チャンネル分の位置と重なる位置に各チャンネルを隣接して配置した構成図である。
【図１５】図１３および図１４を並べて配置した図である。
【図１６】図１３と同じ構成で、基準マクロ５７と実配線５８を配置した図である。
【図１７】図１２と同じ構成のデータ通信用マクロを左右に２チャンネル分配置させた図である。
【図１８】ＰＬＬなどを含んでいる基準マクロの左右に２チャンネル分のデータ通信用マクロが配置された図である。
【符号の説明】
１，２６，３１，３２，３３，３４，３１′，３２′，３３′，３４′，５０データ通信用マクロ
２，４４    送受信機
３，４，５，５３，５４，５５    クロックバッファ
６，３８，３９，４０，４５，４６，４７，５１    クロック転送用バッファ
７ａ，７ｂ    入力／出力端子
９，１０，１１    コネクタ
１２，１３，１４    内部接続用疑似配線
１５    基準マクロ
１６，３７    ＰＬＬ
１７，１８，３５、３６    分配用バッファ
１９，２０    接続端子
２１，２２    遅延調整用疑似配線
２４，２５    疑似配線
２７，２８    実配線
２９    疑似層
５６    領域
４１，４２，４３，５２    バッファリング回路
【図１】
2004179279.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004179279.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2004179279.tif 000014
【図１３】
2004179279.tif 000015
【図１４】
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【図１５】
2004179279.tif 000017
【図１６】
2004179279.tif 000018
【図１７】
2004179279.tif 000019
【図１８】
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