(57)【要約】  【課題】多面の引張り歪ＳｉによるＭＯＳＦＥＴ（フィン型ＦＥＴ）デバイスを形成する方法を提供する。  【解決手段】該方法は、単結晶ＳｉＧｅ層の側壁表面に単結晶Ｓｉストリップを選択的なエピタキシャル成長させる工程を含み、前記ＳｉＧｅ層は支持基板（一般にＳｉ基板上の絶縁体）に接着され、かつ前記Ｓｉストリップもまた支持基板に接着される。前記ＳｉＧｅ側壁表面は、Ｓｉの緩和した格子定数より大きい格子定数を有し、それによってＳｉストリップは引張り歪状態にある。ＳｉＧｅ単結晶層を除去することによって、単結晶歪Ｓｉストリップは支持基板上にあり、多面ゲート・フィン型ＦＥＴの形成に適する多面Ｓｉストリップに変化する。該フィン型ＦＥＴデバイスを用いるプロセッサの形成もまた開示する。【選択図】  図９
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【特許請求の範囲】
【請求項１】
歪みのある第１の材料ストリップを形成する方法であって、
側壁表面に単結晶の第１の材料ストリップを選択的にエピタキシャル成長させる工程を含み、前記側壁表面は第１の単結晶層に属し、前記第１の単結晶層は支持基板に接着され、前記側壁表面は前記第１の材料の緩和した格子定数と異なる格子定数を有し、それによって前記第１の材料ストリップは歪み状態にある、方法。
【請求項２】
前記第１の単結晶層の前記格子定数は、前記第１の材料の前記緩和した格子定数より大きく選択され、それによって前記第１の材料ストリップは、引張り歪み状態にある、請求項１に記載の方法。
【請求項３】
前記第１の単結晶層の前記格子定数は、前記第１の材料の前記緩和した格子定数より小さく選択され、それによって前記第１の材料ストリップは、圧縮歪み状態にある、請求項１に記載の方法。
【請求項４】
前記第１の材料層にはＳｉベースの材料が選択される、請求項１に記載の方法。
【請求項５】
前記Ｓｉベースの材料層にはＳｉが選択される、請求項４に記載の方法。
【請求項６】
前記第１の単結晶層には緩和したＳｉＧｅ層が選択される、請求項１に記載の方法。
【請求項７】
前記支持基板は、Ｓｉ基板上にＳｉＯ２層を構成するように選択される、請求項１に記載の方法。
【請求項８】
前記支持基板は、Ｓｉ基板上に段階的なＳｉＧｅ層を構成するように選択される、請求項１に記載の方法。
【請求項９】
多面ゲートＭＯＳＦＥＴ（Ｆｉｎ型ＦＥＴ）を形成するのに適する多面引張り歪Ｓｉストリップを製造する方法であって、
側壁表面に単結晶の第１の材料ストリップを選択的にエピタキシャル成長させる工程を含み、前記側壁表面は第１の単結晶層に属し、前記第１の単結晶層は支持基板に接着され、前記単結晶Ｓｉストリップもまた支持基板に接着され、前記側壁表面はＳｉの緩和した格子定数より大きい格子定数を有し、それによって前記Ｓｉストリップは引張り歪み状態にあり、さらに
前記第１の単結晶層を除去する工程を含み、それによって前記単結晶Ｓｉストリップは、前記支持基板に接着されかつ前記多面ゲート・フィン型ＦＥＴの形成に適する前記多面Ｓｉストリップに変化する、方法。
【請求項１０】
前記第１の単結晶層には緩和したＳｉＧｅ層が選択される、請求項９に記載の方法。
【請求項１１】
前記支持基板は、Ｓｉ基板上にＳｉＯ２層を構成するように選択される、請求項９に記載の方法
【請求項１２】
前記支持基板は、Ｓｉ基板上に段階的なＳｉＧｅ層を構成するように選択される、請求項９に記載の方法。
【請求項１３】
前記第１の単結晶層を除去する工程は、選択的ウェット・エッチングによって行なわれる、請求項９に記載の方法。
【請求項１４】
前記第１の単結晶層を除去する工程は、選択的ドライ・エッチングによって行なわれる、請求項９に記載の方法。
【請求項１５】
引張り歪Ｓｉ多面−ゲートＭＯＳＦＥＴ（フィン型ＦＥＴ）デバイスを形成する方法であって、
a)単結晶の緩和したＳｉＧｅ層を準備する工程であって、前記ＳｉＧｅ層は少なくとも１つの側壁表面と、上表面と、下表面とを有し、前記下表面は支持基板に接着される工程と、
b)単結晶Ｓｉストリップを前記少なくとも１つのＳｉＧｅ側壁表面上に選択的にエピタキシャル成長させる工程であって、前記Ｓｉストリップは前記支持基板に接着され、それによって前記Ｓｉストリップが引張り歪み状態になる工程と、
c)前記ＳｉＧｅ層を除去する工程であって、前記単結晶Ｓｉストリップは前記支持基板に接着される多面Ｓｉストリップに変化する工程と、
d)前記多面Ｓｉストリップ上に前記フィン型ＦＥＴの処理工程を完了する工程と、
を含む方法。
【請求項１６】
前記支持基板は、Ｓｉ基板上にＳｉＯ２層を構成するように選択される、請求項１５に記載の方法。
【請求項１７】
前記支持基板は、Ｓｉ基板上に段階的なＳｉＧｅ層を構成するように選択される、請求項１５に記載の方法。
【請求項１８】
選択的なエピタキシャル成長工程の前に、前記ＳｉＧｅ層の前記上表面の上に犠牲カバー層を堆積する工程をさらに含む、請求項１５に記載の方法。
【請求項１９】
前記犠牲カバー層は絶縁層を構成するように選択される、請求項１８に記載の方法。
【請求項２０】
選択的エピタキシャル成長の工程に続いて、
a)前記Ｓｉストリップの露出した多面の上に第１のゲート絶縁体を成長させる工程と、
b)前記第１のゲート絶縁体と前記犠牲カバー層を覆って、第１のゲート材料を堆積する工程と、
c)平面になるように前記第１のゲート材料の上部を除去し、それによって前記犠牲カバー層を露出する工程と、
d)前記犠牲カバー層を剥離し、それによって前記ＳｉＧｅ層を露出する工程と、
をさらに含む、請求項１８に記載の方法。
【請求項２１】
前記第１のゲート絶縁体は、酸化シリコン、窒化シリコン、低誘電率（低ｋ）材料、高誘電率（高ｋ）材料、およびこれら材料の組み合わせからなるグループから選択される、請求項２０に記載の方法。
【請求項２２】
前記第１のゲート材料は、ポリシリコンを構成するように選択される、請求項２０に記載の方法。
【請求項２３】
前記第１のゲート材料は、金属を構成するように選択される、請求項２０に記載の方法。
【請求項２４】
前記ＳｉＧｅ層を除去する工程は、選択的ウェット・エッチングによって行なわれる、請求項１５に記載の方法。
【請求項２５】
前記ＳｉＧｅ層を除去する工程は、選択的ウェット・エッチングによって行なわれる、請求項１５に記載の方法。
【請求項２６】
前記フィン型ＦＥＴ処理を完成する工程は、
前記Ｓｉストリップの裏面上に第２のゲート絶縁体を成長させる工程であって、前記裏面は前記ＳｉＧｅ層を除去する工程において露出される工程と、
前記第２のゲート材料が前記第１のゲート材料に結合されるように、前記第２のゲート絶縁体を覆って、第２のゲート材料を堆積する工程と、
を含む、請求項２０に記載の方法。
【請求項２７】
前記第２のゲート絶縁体は、酸化シリコン、窒化シリコン、低ｋ材料、高ｋ材料、およびこれら材料の組み合わせからなるグループから選択される、請求項２６に記載の方法。
【請求項２８】
前記第２のゲート材料は、ポリシリコンを構成するように選択される、請求項２６に記載の方法。
【請求項２９】
前記第２のゲート材料は、金属を構成するように選択される、請求項２６に記載の方法。
【請求項３０】
プロセッサを形成する方法であって、
a)少なくとも１つのチップの表面上にロジック回路を形成する工程であって、
(1)複数の引張り歪Ｓｉ多面ゲートＭＯＳＦＥＴ（フィン型ＦＥＴ）デバイスを前記少なくとも１つのチップの表面上に形成する工程であって、
複数の単結晶の緩和したＳｉＧｅ層を準備する工程であって、前記ＳｉＧｅ層は少なくとも１つの側壁表面と、上表面と、下表面とを有し、前記下表面は支持基板に接着される工程と、
単結晶Ｓｉストリップを各々の前記少なくとも１つのＳｉＧｅ側壁表面上に選択的にエピタキシャル成長させる工程であって、各々の前記Ｓｉストリップは前記支持基板に接着され、それによって各々の前記Ｓｉストリップが引張り歪み状態になる工程と、
各々のＳｉＧｅ層を除去する工程であって、各々の前記単結晶Ｓｉストリップは前記支持基板に接着される多面Ｓｉストリップに変化する工程と、
各々の前記多面Ｓｉストリップ上に前記フィン型ＦＥＴの処理工程を完了する工程と、
を含む工程と、  
(2)前記フィン型ＦＥＴデバイスを少なくとも１つのチップの前記表面上の前記ロジック回路に相互接続する工程と、
を含む工程と、
b)前記ロジック回路を、前記プロセッサの特定の設計に従って、相互接続する工程と、
を含むプロセッサを形成する方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は支持基板（platform）上に歪シリコン・ストリップを形成する方法に関する。特に、本発明は絶縁体上の引張り歪Ｓｉストリップを用いる、多面（multifaceted）ゲートＭＯＳＦＥＴトランジスタを形成するための方法に関する。本発明はさらに歪シリコン層の多面ゲートＭＯＳＦＥＴ形成のための前記開示された方法を含むプロセッサの形成方法も教示する。
【背景技術】
【０００２】
今日の集積回路は膨大な数のデバイスを含む。より小さいデバイスは性能向上および信頼性改善には重要である。ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor；金属酸化膜半導体電界効果トランジスタ、歴史な内包的意味合いを有する、一般には絶縁ゲート電界効果トランジスタの名称）デバイスはサイズを縮小されているが、しかし当該技術はより複雑で、デバイス構造が変化し、デバイスの第一世代から次世代への期待される性能向上を維持するためには、新しい製造方法が必要である。この点で、もっとも進歩した半導体は、マイクロエレクトロニクスの主たる半導体材料であるシリコン（Ｓｉ）である。 
【０００３】
超（deeply）サブミクロン世代のデバイスにおいて性能改善を維持していくことは極めて難しい。デバイス性能を改善の軌道に乗せ続けるために、いくつかの手段が探究されている。中でも、引張り歪シリコンを基本的な半導体デバイス材料として使用することが挙げられる。歪シリコン層は一般的に緩和した（relaxed）段階的な（graded)ＳｉＧｅ（Ｇｅはゲルマニウムを表す）をベースとする層の上にＳｉエピタキシャル成長によって形成される。ＳｉＧｅベース層については、たとえばP.M. Mooneyの“Materials Science and Engineering Reports” R17, 105 (1996)、およびLeGouesらの米国特許第５６５９１８７号の“Low Defect Density/arbitrary Lattice Constant  Heteroepitaxial Layers”において議論されている。Ｓｉの引張り歪みには顕著な利点がある。たとえば、薄い（２０ｎｍ）歪シリコン層でキャップされた、緩和した（relaxed）Ｓｉ０．７Ｇｅ０．３からなるヘテロ構造は、バルクＳｉより８０％を超える電子と正孔の移動度を有する。高い移動度は、高速スイッチング速度、高いオン電流および低電力消費をもたらす。引張り歪Ｓｉ内に形成されたＭＯＳＦＥＴは通常のＭＯＳＦＥＴに比べてより高いキャリヤ移動度を示し、これはたとえばWelser, Jらの“NMOS and PMOS transistors fabricated in strained silicon/relaxed silicon-germanium structures”IEDM  Tech.  Dig.、ページ1000−1002（1992）で示されている。引張り歪Ｓｉ層の形成はまた、J. Chu らによる米国特許出願第１０／０７３５６２号（“Strained Si based layer made by UHV-CVD, and Devices Therein”）に教示されている。
【０００４】
歪Ｓｉ層は格子定数がシリコンの格子定数より大きい材料から構成される基板上のシリコン成長において誘導される２軸の引張張力から生じる。ゲルマニウムの格子定数はシリコンの格子定数よりも約４．２％大きく、さらにシリコン−ゲルマニウム合金（alloy）の格子定数は、そのゲルマニウム濃度に対して線形関係にある。結果として、５０原子百分率のゲルマニウムを含むＳｉＧｅ合金の格子定数はシリコンの格子定数より約２％大きい。該ＳｉＧｅ基板上のシリコンのエピタキシャル成長は、下に位置する、基本的に歪んでいないつまり“緩和した”ＳｉＧｅ基板を有する、引張り歪の状態のシリコン層をもたらす。
【０００５】
ＭＯＳＦＥＴへの応用のための歪Ｓｉチャネル構造の利点を実現する構造とプロセスについてはChuらによる米国特許第６０５９８９５に教示されている。該特許は、ＳｉＧｅ層上の歪Ｓｉチャネルを有するＣＭＯＳデバイスをすべて絶縁基板上に形成するための技術を開示している。通常、デバイスが形成される半導体層はＳｉなので、当該技術はＳＯＩ（シリコン・オン・インシュレータ）の用語を用い、さらに埋め込み絶縁層はＳｉＯ２であり、ＢＯＸ（埋め込み酸化物）の名称をもたらす。
【０００６】
しかしながら、超（deeply）サブミクロンＭＯＳＦＥＴデバイスの最高の性能を達成する可能性において未解決の問題もまだ多くある。ゲート長を短くすると、いわゆるショート・チャネル効果、とりわけ“ドレイン誘導バリヤ低下”（ＤＩＢＬ：drain induced barrier lowering）が微細化を阻む厳しい障害となる。これらの効果はデバイスにおいて、マルチ・ゲートの使用につながる基本的な構造変化を導入することによって緩和することができる。しかし、このアプローチは他の高性能技術、たとえば歪ＳｉとＳＯＩを適切に結合する場合にのみ、望ましい性能向上を生み出すことができ、さらに解決法の必要な問題が存在する。
【特許文献１】米国特許第５６５９１８７号
【特許文献２】米国特許第６０５９８９５号
【非特許文献１】P.M. Mooneyの“Materials Science and Engineering Reports” R17, 105 (1996)、
【非特許文献２】Welser, Jらの“NMOS and PMOS transistors fabricated in strained silicon/relaxed silicon-germanium structures,”IEDM  Tech.  Dig.、ページ1000−1002（1992）
【非特許文献３】H.-S. P. Wong らの“Device Design Considerations for Double-Gate, Ground-Plane, and Single-Gated Ultra-Thin SOI MOSFET's at the 25nm Channel Length Generation,”EDM Tech Dig.ページ407−410（1998）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、支持基板（support platform）上の歪材料ストリップが形成できる方法を教示することである。
【０００８】
本発明の目的は、またフィン型ＦＥＴ形成に適する該Ｓｉストリップを有する方法を教示することである。
【０００９】
さらなる本発明の目的は、歪Ｓｉでフィン型ＦＥＴを形成するための方法を教示することである。
【００１０】
さらに、本発明は、開示した方法によって形成される歪Ｓｉフィン型ＦＥＴを含むプロセッサを形成する方法を教示することである。
【課題を解決するための手段】
【００１１】
上述の問題の観点で、本発明は絶縁体上の引張り歪Ｓｉ内に多面の（multifaceted）つまりマルチ・ゲートＭＯＳＦＥＴデバイス（一般にはフィン型ＦＥＴ（FinFET)デバイスとして知られる）の形成方法を開示する。該デバイスは単純に一つの表面上を伝導する平面構造ではなく、二つ以上の面上、つまりデバイス・ボディの表面上の面を伝導する。多面のゲート・デバイスが通常の平面デバイスよりさらに縮小できる理由は、比較的複雑であるが、たとえばH.-S. P. Wong らの“Device Design Considerations for Double-Gate, Ground-Plane, and Single-Gated Ultra-Thin SOI MOSFET's at the 25nm Channel Length Generation,” IEDM Tech Dig.、ページ407−410（1998）のような技術文献にすでに述べられている。
【００１２】
歪ＳＯＩ構造を形成するために、歪誘導層を含まないが、代わりにたとえば絶縁層のような別の層の上に直接存在する歪Ｓｉを有する、歪Ｓｉフィン型ＦＥＴの顕著な利点は歪Ｓｉ構造で最もよく実現される。シリコン層内に歪みを維持するためには、ＳｉＧｅ層が常に存在しなければならないということが一般通例になっている。しかし、それは事実と違うことが、米国特許出願第０９／８２３８５５号（K. Rim の“Method of Forming Strained Silicon on Insulator and Structure Formed Thereby”）に開示さている。
【００１３】
本発明は多面の引張り歪ＳｉによるＭＯＳＦＥＴ（フィン型ＦＥＴ）デバイスを形成する方法である。該方法は、単結晶ＳｉＧｅ層の側壁表面に単結晶Ｓｉストリップを選択的なエピタキシャル成長させる工程を含み、前記ＳｉＧｅ層は支持基板（一般にＳｉ基板上の絶縁体）に接着され、かつ前記Ｓｉストリップもまた支持基板に接着される。前記ＳｉＧｅ側壁表面は、Ｓｉの緩和した格子定数より大きい格子定数を有し、それによってＳｉストリップは引張り歪状態にある。ＳｉＧｅ単結晶層を除去することによって、単結晶歪Ｓｉストリップは支持基板上にあり、多面ゲート・フィン型ＦＥＴの形成に適する多面Ｓｉストリップに変化する。該フィン型ＦＥＴデバイスを用いるプロセッサの形成もまた開示する。
【００１４】
本発明のこれらおよび別の特徴は以下の詳細な説明と図面から明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
図１乃至図２は結晶層の側壁表面上に成長した歪材料ストリップの概略断面図である。図１を参照すると、この方法は第１の単結晶層１１０から始まる。この第１の単結晶層１１０は支持基板１２０に接着されたその底面１１６を有する。第１の材料１００の単結晶ストリップは、第１の単結晶層の側壁表面１１５の上に選択的にエピタキシャル成長される。成長の間、単結晶の第１の材料ストリップ１００は界面１１７を介して支持基板に接着される、しかし第１の単結晶層１１０が配置されている限り、第１の材料ストリップ内で歪みを維持するために界面１１７を介するこの接着は必要ではない。層１９０は任意で、いわゆる犠牲カバー層であり、その役割は第１の単結晶層１１０上の第１の材料ストリップの成長を妨げることである。重要な点は、側壁表面１１５が緩和状態の第１の材料の格子定数と異なる格子定数を有することである。第１の材料ストリップ１００はエピタキシャル成長するので、側壁表面１１５の格子定数に強制的に適合させられる。側壁表面１１５が緩和状態の第１の材料の格子定数より大きな格子定数を有する場合、第１の材料ストリップは引張り歪みを受ける。側壁表面１１５が緩和状態の第１の材料の格子定数より小さい格子定数を有する場合、第１の材料ストリップは圧縮歪みを受ける。
【００１６】
本発明の１つの実施形態において、第１の材料はＳｉベースの材料である。注目すべき該Ｓｉベースの材料は、たとえばＳｉＧｅ合金で、たとえばＣのような少量の物質をさらに添加することも可能である。第１の材料の好適な実施形態はＳｉ自体である。
【００１７】
図２は第１の単結晶層１１０の除去に続く、引張り歪Ｓｉストリップ１００の概略図である。第１の単結晶層１１０なしで該多面Ｓｉストリップ１００を実現する場合、界面１１７での支持基板への接着が必要である。Ｓｉストリップはその界面１１７で支持基板への接着を通して歪み状態を維持する。この時点で、第１の単結晶層１１０の除去により、Ｓｉストリップ１００が、支持基板１２０へ接着され、かつ多面ゲートＭＯＳＦＥＴ（フィン型ＦＥＴ）の形成に適する多面Ｓｉストリップ１００に変化する。第１の単結晶層１１０の除去は半導体処理技術の知られた技術に従う。このような除去は通常選択エッチングで行われ、環境に依存してドライあるいはウェット技術が適用できる。図１と図２は概略的に示すのみである。処理技術の熟練者（当業者）であれば、たとえばＳｉストリップ１００の形状およびアスペクト比に対して、多くの変形ができることがわかるであろう。
【００１８】
本発明の好適な実施形態において、第１の単結晶層１１０は、Ｓｉストリップ１００内の引張り歪の度合いを決定するＧｅ濃度を有する、緩和した単結晶層ＳｉＧｅ層である。しかし、この第１の単結晶層１１０は適切な結晶構造と格子定数を有するいかなる材料でも可能であり、限定されるわけではないが、たとえばIII−Ｖ族化合物半導体がある。側壁表面１１５を適切に選択することによって、Ｓｉストリップ１００の多面の配向（orientation）はＭＯＳＦＥＴへの応用のために好適な結晶配向を有し、それは一般的に（１００）である。好適な実施形態において、支持基板１２０にはＳｉ基板上のＳｉＯ２層からなるものが選択される。いわゆる埋込み酸化物層（ＢＯＸ）の上に歪Ｓｉストリップ１００を有することは、フィン型ＦＥＴデバイスに関して、ＳＯＩ技術のすべての既知の利点を利用する。代替の実施形態において、支持基板はＳｉ基板上の段階的な（graded）ＳｉＧｅ層である。
【００１９】
図３乃至図９は、支持基板上の歪Ｓｉ多面デバイスを形成する好適な方法の概略断面図を示す。図３は第１の単結晶層または緩和したＳｉＧｅ層１１０の概略を示し、この層は少なくとも１つ（図に示すように実際には２つ）の側壁表面を有し、犠牲カバー層１９０の堆積が続く。この犠牲カバー層１９０は絶縁層、一般には酸化物または窒化物である。この歪Ｓｉ層１００は層１１０の側壁表面上に成長する。図１乃至図２に示すように、緩和したＳｉＧｅ層１１０と歪Ｓｉストリップ１００は支持基板１２０に接着される。ここでまた、支持基板は好ましくはＢＯＸ層、または段階的ＳｉＧｅ層である。
【００２０】
図４は、第１のゲート絶縁体３１０がＳｉストリップ１００の露出した多面の上に成長することを示す。当該処理技術で知られるように、該ゲート絶縁体は通常酸化シリコン、窒化シリコン、低誘電率（低ｋ）材料、高誘電率（高ｋ）材料、およびこれら材料の組み合わせからなるグループから選択される。図５は、第１のゲート絶縁体３１０、および犠牲カバー層１９０を覆って第１のゲート材料４２０を堆積することを示す。当該処理技術で知られるように、該ゲート材料は一般にポリシリコンを含むように選択されるか、あるいは金属、一般には耐熱性の、たとえばタングステン（Ｗ）を含みうる。  
【００２１】
第１のゲート材料の上部が操作５１０によって平面になるように除去される、次の工程が図６に概略的に示される。当該平坦化の除去は、化学機械的研磨（ＣＭＰ）、あるいはイオン・ミリングによって達成される。この工程は犠牲カバー層１９０を再び露出する。図７は犠牲カバー層１９０の剥離後の既知の選択エッチングによる方法を示す、それによりＳｉＧｅ層１１０が露出する。図８において、ＳｉＧｅ層１１０の除去後の方法を示し、それにより単結晶Ｓｉストリップ１００が支持基板１２０に接着される多面Ｓｉストリップに変化する。ＳｉＧｅ層１１０の除去は、図２と関係して説明されたものと同じ技術、すなわち選択エッチングによって行う。この実施形態において、ゲート絶縁層３１０およびゲート材料層４２０はＳｉＧｅ層１１０が除去された後、Ｓｉストリップ１００内に引張り歪状態を維持することに独特の役割を果たす。
【００２２】
図９は、処理の重要な部分が完了したフィン型ＦＥＴ（FinFET)デバイスの概略断面図を示す。これらは第２のゲート絶縁体８１０をＳｉストリップ１００の裏面の上に成長されることを含む。ここでこの裏面はＳｉＧｅ層を除去する工程で露出される。次の重要な工程は、第２のゲート材料８２０は第１のゲート材料４２０と結合するように、第２の絶縁体８１０を覆って第２のゲート材料８２０を堆積することである。このように、ゲート材料４２０と８２０は、２つの別々の工程で堆積されるが、単一の多面電気的単位（electrical unit）を形成する。第２のゲート絶縁層８１０と第２のゲート材料層８２０もＳｉストリップ１００内に引張り歪状態を維持する役割を果たす。再び、当該処理技術で知られるように、第２のゲート絶縁体８１０は通常酸化シリコン、窒化シリコン、低誘電率（低ｋ）材料、高誘電率（高ｋ）材料、およびこれら材料の組み合わせからなるグループから選択される。また、第２のゲート絶縁体８２０は一般にポリシリコンを含むように選択されるか、あるいは金属、一般には耐熱性の、たとえばタングステン（Ｗ）を含みうる。  
【００２３】
これらの工程の後に、多面Ｓｉストリップ上でフィン型ＦＥＴの処理を完成するための標準的なデバイス処理工程が続く。このような標準的なデバイス処理工程には、たとえばソースおよびドレインの形成がある。
【００２４】
図１０は、歪Ｓｉ多面デバイスを含む方法によって形成された高性能プロセッサの概略図を示す。該プロセッサは、一般にコンピュータの中央電子複合体（central electronic complex；CEC）内のデジタル・プロセッサである。あるいは、通信技術で用いられるような複合アナログ・デジタル（mixed analog digital)プロセッサでありうる。プロセッサ９１０は少なくとも１つのチップ９２０を含み、このチップはその表面にロジック回路９５０を有する。これらのロジック回路は、本発明による方法によって形成された、相互接続されたフィン型ＦＥＴデバイス９４０を含む。プロセッサはプロセッサのための特定設計に従って、ロジック回路を相互接続することによって完成する。
【００２５】
上記の教示の観点から、本発明には多くの修正と変形が可能であることは、当業者には明らかであろう。本発明の範囲は、特許請求の範囲に規定されている。
【図面の簡単な説明】
【００２６】
【図１】フィン型ＦＥＴ形成に適した、結晶層の側壁表面上に成長した歪材料ストリップの概略断面図である。
【図２】フィン型ＦＥＴ形成に適した、結晶層の側壁表面上に成長した歪材料ストリップの概略断面図である。
【図３】支持基板上に歪Ｓｉ多面デバイスを形成する好適な方法の概略断面図である。
【図４】支持基板上に歪Ｓｉ多面デバイスを形成する好適な方法の概略断面図である。
【図５】支持基板上に歪Ｓｉ多面デバイスを形成する好適な方法の概略断面図である。
【図６】支持基板上に歪Ｓｉ多面デバイスを形成する好適な方法の概略断面図である。
【図７】支持基板上に歪Ｓｉ多面デバイスを形成する好適な方法の概略断面図である。
【図８】支持基板上に歪Ｓｉ多面デバイスを形成する好適な方法の概略断面図である。
【図９】支持基板上に歪Ｓｉ多面デバイスを形成する好適な方法の概略断面図である。
【図１０】歪Ｓｉ多面デバイスを含む方法によって形成された高性能プロセッサの概略図を示す。
【符号の説明】
【００２７】
１００  第１の材料、歪Ｓｉストリップ
１１０  第１の単結晶層、ＳｉＧｅ層
１１５  側壁表面
１１６  底面
１１７  界面
１２０  支持基板
１９０  犠牲カバー層
３１０  ゲート絶縁層
４２０  第１のゲート材料
５１０  操作
８１０  第２のゲート絶縁体
８２０  第２のゲート材料
９１０  プロセッサ
９２０  チップ
９４０  フィン型ＦＥＴデバイス
９５０  ロジック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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