(57)【要約】【課題】この発明は、素子の増加および遅延を減少させたノイズの影響のないレベルシフト回路を提供することを目的とする。【解決手段】高電圧電源をソースに接続した二つのＰｃｈチャンネルＭＯＳトランジスタ５，６を含み、低電圧電源動作回路の出力信号を第一のＮｃｈＭＯＳトランジスタ３のゲートに接続し、第一のＮｃｈＭＯＳトランジスタのドレインを第二のＰｃｈＭＯＳトランジスタ６のゲートと第一のＰｃｈＭＯＳトランジスタ５のドレインに接続し、低電圧電源動作回路への入力信号を第二のＮｃｈＭＯＳトランジスタ４０のゲートに接続し、前記第二のＮｃｈＭＯＳトランジスタ４０のドレインを第一のＰｃｈＭＯＳトランジスタ５のゲートと第二のＰｃｈＭＯＳトランジスタ６のドレインに接続したレベルシフト回路であって、前記第二のＮｃｈＭＯＳトランジスタ４０の閾値電圧を低電圧電源のトランジスタの閾値電圧と同等に設定したことを特徴とする。【選択図】  図８
2004289329.tif 000002
【特許請求の範囲】
【請求項１】
高電圧電源をソースに接続した二つのＰチャンネルＭＯＳトランジスタを含み、低電圧電源動作回路の出力信号を第一のＮチャンネルＭＯＳトランジスタのゲートに接続し、前記第一のＮチャンネルＭＯＳトランジスタのドレインを第二のＰチャンネルＭＯＳトランジスタのゲートと第一のＰチャンネルＭＯＳトランジスタのドレインに接続し、低電圧電源動作回路への入力信号を第二のＮチャンネルＭＯＳトランジスタのゲートに接続し、前記第二のＮチャンネルＭＯＳトランジスタのドレインを第一のＰチャンネルＭＯＳトランジスタのゲートと第二のＰチャンネルＭＯＳトランジスタのドレインに接続したレベルシフト回路であって、前記第二のＮチャネルＭＯＳトランジスタの閾値電圧を低電圧電源のトランジスタの閾値電圧と同等に設定したことを特徴とするレベルシフト回路。
【請求項２】
第一のＮチャンネルＭＯＳトランジスタと第一のＰチャンネルＭＯＳトランジスタとの間、第二のＮチャンネルＭＯＳトランジスタと第二のＰチャンネルＭＯＳトランジスタとの間、にそれぞれ貫通電流抑止用Ｐチャンネルトランジスタを設けたことを特徴とする請求１に記載のレベルシフト回路。
【請求項３】
前記第二のＮチャネルＭＯＳトランジスタをゲートを低電圧電源を接続した高電圧電源用ＮチャネルＭＯＳトランジスタと、低電圧電源用ＮチャネルＭＯＳトランジスタとで構成したことを特徴とする請求項１または２に記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、回路の電源電圧に対し、高い電圧レベルでインターフェースを行う為に、回路の電源電圧およびそれより高い電源電圧を使用した多電源の回路におけるレベルシフト回路に関する。
【０００２】
【従来の技術】
一般的に、内部回路の電圧より高い電圧を外部に出力する為には、内部回路と外部出力との間にレベルシフト回路を設ける。また、内部で電源電圧が異なる場合も同様であり、電源電圧が異なる回路間にレベルシフト回路が設けられる。このようなレベルシフト回路は、例えば、特許文献１に記載されている。
【０００３】
ここで使用するレベルシフト回路について説明する。図１は、従来のレベルシフタ回路を示す回路図であり、入力ＩＮから低電圧電源動作インバータ２に信号が与えられる。低電圧電源インバータ２は、Ｎチャンネル（以下Ｎｃｈという）ＭＯＳトランジスタ２１、とＰチャンネル（以下Ｐｃｈという）ＭＯＳトランジスタ２２で構成され、このインバータ２の出力ＩＮＢが高電圧電源のＮｃｈＭＯＳトランジスタ３のゲートに与えられる。ＮｃｈＭＯＳトランジスタ３のドレインはＰｃｈＭＯＳトランジスタ５のドレインに接続され、ＰｃｈＭＯＳトランジスタ５のソースは高電圧電源に接続される。ＮｃｈＭＯＳトランジスタ３のソースは接地（ＧＮＤ）される。一方、ＮｃｈＭＯＳトランジスタ４のドレインはＰｃｈＭＯＳトランジスタ６のドレインに接続され、ＰｃｈＭＯＳトランジスタ６のソースは高電圧電源に接続される。ＮｃｈＭＯＳトランジスタ４のソースは接地（ＧＮＤ）される。
【０００４】
ＮｃｈＭＯＳトランジスタ３のドレインとＰｃｈＭＯＳトランジスタ５のドレインとが接続されたノードは出力ＯＵＴとなり、また、このノードとＰｃｈＭＯＳトランジスタ６のゲートが接続される。一方、ＮｃｈＭＯＳトランジスタ４のドレインとＰｃｈＭＯＳトランジスタ６のドレインが接続されたノードは出力ＯＵＴＢとなり、また、このノードとＰｃｈＭＯＳトランジスタ５のゲートが接続される。
【０００５】
以上のように構成されたレベルシフタ回路について、以下その動作について説明する。
【０００６】
低電圧電源動作回路からの入力信号端子ＩＮより高レベルから低レベルに変化する信号が入力したとき、低電圧電源動作インバータ２の出力信号は低レベルから高レベルへと変化する。そのとき、ＮｃｈＭＯＳトランジスタ４は、徐々にオン抵抗が上昇し、ＮｃｈＭＯＳトランジスタ４のソース・ドレイン間の電圧が上昇する。ほぼ同時に、低電圧電源動作インバータ２からの出力信号は低レベルから高レベルに変化し、ＮｃｈＭＯＳトランジスタ３が導通して徐々にオン抵抗が低くなり、ＮｃｈＭＯＳトランジスタ３のソース・ドレイン間電圧が低下する。
【０００７】
以上のようなＮｃｈＭＯＳトランジスタ３，４の動作により、ＰｃｈＭＯＳトランジスタ６のゲート電圧が低下し、ＰｃｈＭＯＳトランジスタ６のドレイン電圧が上昇する。これによりＰｃｈＭＯＳトランジスタ５のゲート電圧が上昇し、最終的に低電圧電源動作回路からの入力信号端子ＩＮの信号が低レベルになると、ＮｃｈＭＯＳトランジスタ３が完全に導通し、ＯＵＴの電圧は０Ｖとなる。ＮｃｈＭＯＳトランジスタ４が完全に非導通状態となって、ＯＵＴＢの電圧が高電圧電源と等しくなる。そのとき、ＰｃｈＭＯＳトランジスタ５が非導通となり、ＰｃｈＭＯＳトランジスタ６が導通する。
【０００８】
一方、低電圧電源動作回路からの入力信号端子ＩＮより、低レベルから高レベルに変化する信号が入力したとき、低電圧電源動作インバータ２の出力信号は高レベルから低レベルへと変化する。そのとき、ＮｃｈＭＯＳトランジスタ４は導通し、徐々にオン抵抗が低下することで、ＮｃｈＭＯＳトランジスタ４のソース・ドレイン間の電圧が低下する。ほぼ同時に低電圧電源動作インバータ２からの出力信号が高レベルから低レベルに変化し、ＮｃｈＭＯＳトランジスタ３は徐々にオン抵抗が上昇して、ＮｃｈＭＯＳトランジスタ３のソース・ドレイン間電圧が上昇する。
【０００９】
以上のようなＮｃｈＭＯＳトランジスタ３，４の動作により、ＰｃｈＭＯＳトランジスタ５のゲート電圧が低下して、ＰｃｈＭＯＳトランジスタ５のドレイン電圧が上昇する。これによりＰｃｈＭＯＳトランジスタ６のゲート電圧が上昇する。最終的に低電圧電源動作回路からの入力信号端子ＩＮの信号が高レベルになると、ＮｃｈＭＯＳトランジスタ３が完全に非導通となって、ＯＵＴの電圧が高電圧電源と等しくなる。また、ＮｃｈＭＯＳトランジスタ４が完全に導通し、ＯＵＴＢの電圧が０Ｖになる。そのとき、ＰｃｈＭＯＳトランジスタ５は導通し、ＰｃｈＭＯＳトランジスタ６は非導通である。
【００１０】
図２は、上記した図１のレベルシフト回路の貫通電流を少なくするすることを目的としたレベルシフト回路であり、高電圧電源側にＰｃｈＭＯＳトランジスタ７，８を設けたものである。その他の構成は図１に示すものと同じであり、同じ構成部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。このＰｃｈＭＯＳトランジスタ７，８により、貫通電流を抑制する。尚、基本動作自体は、図１に示すレベルシフト回路と同じである。
【００１１】
上記した図１及び図２のレベルシフト回路において、低電圧電源側に接続されるＮｃｈＭＯＳトランジスタ２１、ＰｃｈＭＯＳトランジスタ２２に対し、高電圧電源側に接続されるＮｃｈＭＯＳトランジスタ３，４、ＰｃｈＭＯＳトランジスタ５，６は高耐圧を目的としたトランジスタが使用され、低電圧電源用のトランジスタに比べその閾値（Ｖｔｈ）は高いものが用いられている。
【００１２】
図１に示すレベルシフト回路の場合、その動作は図３に示すようになる。ＩＮへの入力Ｈレベル信号は通常、ＮｃｈＭＯＳトランジスタ４の高いＶｔｈより高く、ＮｃｈＭＯＳトランジスタ４は問題なくオン（ＯＮ）することにより、ＯＵＴ，ＯＵＴＢより信号が出力される。
【００１３】
ただし、ノイズなどの影響により、ＩＮへの入力Ｈレベル信号が、図４示すように、ＮｃｈＭＯＳトランジスタ４のＶｔｈより低くなった場合、ＮｃｈＭＯＳトランジスタ４がオン（ＯＮ）しないため、正常に動作しない。
【００１４】
これらの問題を解決したレベルシフト回路を図５に示す。図５に示すように、図１に示す入力ＩＮとインバータ２との間に、ＮｃｈＭＯＳトランジスタ７２とＰｃｈＭＯＳトランジスタ７１からなる低電圧電源動作インバータ７を設けたものである。尚、その他の構成は図１に示すものと同じであり、同じ構成部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。
【００１５】
図５に示すレベルシフト回路の場合、その動作は図６に示すようになる。ＩＮへの入力信号はＶｔｈの低い低電圧電源用のトランジスタ７２への入力のみとなるため、ノイズなどの影響による誤動作を防止できる。
【００１６】
図７に、図５に示すレベルシフト回路を、チップ外部とインターフェースを行う出力セルに用いた場合を示す。高電圧電源の出力に出力セル８が接続されている。出力セル８は、例えば、ナンド８１、ノア８２、ＮｃｈＭＯＳトランジスタ８４，ＰｃｈＭＯＳトランジスタ８３で構成されている。
【００１７】
この図７に示す場合、出力セルの低電圧電源と出力セルに信号を供給するロジックの低電圧電源は別々に供給されることが多い為、出力回路への入力信号のＨレベルの低下が起こりやすい。
【００１８】
【特許文献１】
特許第３０７０３７３号（図２）
【００１９】
【発明が解決しようとする課題】
図５に示す回路ではＩＮからＯＵＴＢまでの経路が３段となり、これまでの図１に示す回路の１段に比べ、素子遅延が増加する。また、図５のＰＣｈＭＯＳトランジスタ７１，ＮｃｈＭＯＳトランジスタ７２の２つの素子の増加となる。
【００２０】
この発明は、上記した従来の問題点に鑑みなされたものにして、素子の増加および遅延を減少させたノイズの影響のないレベルシフト回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この発明は、高電圧電源をソースに接続した二つのＰｃｈＭＯＳトランジスタを含み、低電圧電源動作回路の出力信号を第一のＮｃｈＭＯＳトランジスタのゲートに接続し、前記第一のＮｃｈＭＯＳトランジスタのドレインを第二のＰｃｈＭＯＳトランジスタのゲートと第一のＰｃｈＭＯＳトランジスタのドレインに接続し、低電圧電源動作回路への入力信号を第二のＮｃｈＭＯＳトランジスタのゲートに接続し、前記第二のＮｃｈＭＯＳトランジスタのドレインを第一のＰｃｈＭＯＳトランジスタのゲートと第二のＰｃｈＭＯＳトランジスタのドレインに接続したレベルシフト回路であって、前記第二のＮｃｈＭＯＳトランジスタの閾値電圧を低電圧電源のトランジスタの閾値電圧と同等に設定したことを特徴とする。
【００２２】
上記した構成によれば、低電圧から高電圧へレベルシフトする回路において、入力信号のＨレベルが高電圧用トランジスタのＶｔｈより低くなっても、誤動作しない回路構成を素子数、素子遅延を減少して実現できる。
【００２３】
更に、前記第一のＮチャンネルＭＯＳトランジスタと第一のＰチャンネルＭＯＳトランジスタとの間、第二のＮチャンネルＭＯＳトランジスタと第二のＰチャンネルＭＯＳトランジスタとの間、にそれぞれ貫通電流抑止用Ｐチャンネルトランジスタを設けるように構成すると良い。
【００２４】
また、前記第二のＮｃｈＭＯＳトランジスタをゲートを低電圧電源を接続した高電圧電源用ＮｃｈＭＯＳトランジスタと、低電圧電源用ＮｃｈＭＯＳトランジスタとで構成することができる。
【００２５】
上記した構成によれば、製造工程の増加をせずに、高電圧用トランジスタのＶｔｈを減少させることができる。
【００２６】
【発明の実施の形態】
以下、この発明の実施形態を図面に基づいて説明する。図８は、この発明の第１の実施形態のレベルシフト回路を示す回路図である。尚、図１と同じ構成部分については、同じ符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００２７】
この発明は、低電圧電源側に与えられる入力信号が与えられる高電圧電源側のＮｃｈＭＯＳトランジスタ４０を低電圧電源側のＮｃｈＭＯＳトランジスタと同等の閾値（Ｖｔｈ）を有するＮｃｈＭＯＳトランジスタに構成したものである。閾値（Ｖｔｈ）の調整は、イオン注入などにより高電圧電源側のトランジスタのＮｃｈＭＯＳトランジスタ４０のみ、閾値（Ｖｔｈ）を低くする。他の構成は、図１に示すものと同じ構成にする。
【００２８】
このように、ＮｃｈＭＯＳトランジスタ４０のみ、閾値（Ｖｔｈ）を低電圧電源側ＭＯＳトランジスタ２１と同程度にする。
【００２９】
図９に図８に示すレベルシフト回路の動作を示す。図９に示すように、ノイズなどの影響により、ＩＮへの入力Ｈレベルが下がっても誤動作することはない。特に、チップ外へ信号を出力する出力セルでは特にノイズの問題が大きく、この実施形態のレベルシフト回路を使用することにより素子数、素子遅延を抑える効果は大きい。
【００３０】
図１０に、図２に示した貫通電流を抑制した回路にこの発明を適用した例を示す。図１０に示すように、、低電圧電源側に与えられる入力信号が与えられる高電圧電源側のＮｃｈＭＯＳトランジスタ４０を低電圧電源側のＮｃｈＭＯＳトランジスタと同等の閾値（Ｖｔｈ）を有するＮｃｈＭＯＳトランジスタに構成する。尚、この図１０に示す回路においても動作は同様である。
【００３１】
なお、高電圧用の低ＶｔｈのＮｃｈＭＯＳトランジスタを使用するためには、イオン注入など製造工程が増加する。同じ製造工程で低ＶｔｈのＮｃｈＭＯＳトランジスタを実現する素子構成を図１１に示す。
【００３２】
図１１に示すように、低ＶｔｈのＮｃｈＭＯＳトランジスタ４０として低電圧用ＮｃｈＭＯＳトランジスタ４２と低電圧電源にゲート接続された高電圧用ＮｃｈＭＯＳトランジスタ４１の構成で実現できる。この場合の素子の増加は、低電圧用ＮｃｈＭＯＳトランジスタ４２のみである。
【００３３】
【発明の効果】
以上、説明したように、この発明によれば、低電圧から高電圧へレベルシフトする回路において、入力信号のＨレベルが高電圧用トランジスタのＶｔｈより低くなっても、誤動作しない回路構成を素子数、素子遅延の増加を減少して実現できる。
【００３４】
また、ＮｃｈＭＯＳトランジスタをゲートを低電圧電源を接続した高電圧電源用ＮｃｈＭＯＳトランジスタと、低電圧電源用ＮｃｈＭＯＳトランジスタとで構成することがで、製造工程の増加をせずに、高電圧用トランジスタのＶｔｈを減少させることができる。
【図面の簡単な説明】
【図１】従来のレベルシフト回路を示す回路図である。
【図２】従来のレベルシフト回路を示す回路図である。
【図３】図１に示すレベルシフト回路の動作を説明する波形図である。
【図４】図１に示すレベルシフト回路においてノイズがあった場合の動作を説明する波形図である。
【図５】ノイズ対策を施した従来の従来のレベルシフト回路を示す回路図である。
【図６】図５に示すレベルシフト回路においてノイズがあった場合の動作を説明する波形図である。
【図７】レベルシフト回路を出力回路セルに用いた例を示す回路図である。
【図８】この発明の実施形態にかかるレベルシフト回路を示す回路図である。
【図９】図８に示すレベルシフト回路においてノイズがあった場合の動作を説明する波形図である。
【図１０】この発明の他の実施形態にかかるレベルシフト回路を示す回路図である。
【図１１】この発明に用いられるＮｃｈＭＯＳトランジスタの構成例を示す回路図である。
【符号の説明】
２  低電圧電源インバータ
２１  ＮｃｈＭＯＳトランジスタ（低電圧用）
２２  ＰｃｈＭＯＳトランジスタ（低電圧用）
３  ＮｃｈＭＯＳトランジスタ（高電圧用）
４０  ＮｃｈＭＯＳトランジスタ
５、６  ＰｃｈＭＯＳトランジスタ
【図１】
2004289329.tif 000003
【図２】
2004289329.tif 000004
【図３】
2004289329.tif 000005
【図４】
2004289329.tif 000006
【図５】
2004289329.tif 000007
【図６】
2004289329.tif 000008
【図７】
2004289329.tif 000009
【図８】
2004289329.tif 000010
【図９】
2004289329.tif 000011
【図１０】
2004289329.tif 000012
【図１１】
2004289329.tif 000013