(57)【要約】【課題】電源投入時、電源遮断時またはデータの読み書き時のいずれかの時に発生する不測の不安定電源電圧からメモリセル内の保持データを保護する機能と、データの読み書き時の消費電力を低減する機能とを備えた強誘電体装置を提供すること。【解決手段】電源投入時、電源遮断時またはデータの読み書き後のいずれかの時に動作するショート回路１２０を用いて、選択ワード電圧供給線１３０、非選択ワード電圧供給線１４０、選択ビット電圧供給線１５０および非選択ビット電圧供給線のすべてをショート、もしくは、非選択ワード電圧供給線１４０および非選択ビット電圧供給線１６０をショートさせる。【選択図】        図７
2004213804.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線および前記複数のビット線の各交点に位置された複数の強誘電体メモリセルと、
ワード電圧及びビット電圧を含む複数種の電圧を発生する電源回路と、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記電源回路から前記ワード線駆動部及び前記ビット線駆動部に前記複数種の電圧を供給する複数の電圧供給線と、
前記複数の電圧供給線のうち、前記ワード電圧の供給線及び前記ビット電圧の供給線同士をショートさせるショート回路と、
を有することを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記電源回路が発生する前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路をさらに有し、
前記複数の電圧供給線は、前記電圧選択回路および前記ワード線駆動部を接続する複数のワード電圧供給線と、前記電圧選択回路および前記ビット線駆動部を接続する複数のビット電圧供給線とを含み、
前記ショート回路は、前記複数のワード電圧供給線の少なくとも１本と、前記複数のビット電圧供給線の少なくとも１本とをショートさせることを特徴とする強誘電体記憶装置。
【請求項３】
請求項２において、
前記ワード電圧供給線は、選択ワード電圧供給線と非選択ワード電圧供給線とを含み、
前記ビット電圧供給線は、選択ビット電圧供給線と非選択ビット電圧供給線とを含むことを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記電圧選択回路は、前記電源回路の発生した前記複数種の電圧から前記強誘電体メモリセルへのアクセス動作に応じて選択した電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に出力することを特徴とする強誘電体記憶装置。
【請求項５】
請求項３または４おいて、
前記ショート回路は、電源投入時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることを特徴とする強誘電体記憶装置。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記ショート回路は、電源遮断時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることを特徴とする強誘電体記憶装置。
【請求項７】
請求項３乃至６いずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記“０”書き込みまたは前記“１”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることを特徴とする強誘電体記憶装置。
【請求項８】
請求項３乃至６のいずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記０”書き込み及び前記“１”書き込みの間に、前記選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせることを特徴とする強誘電体記憶装置。
【請求項９】
請求項１乃至４のいずれかにおいて、
前記ショート回路は、電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数のスイッチ回路を有することを特徴とする強誘電体記憶装置。
【請求項１０】
請求項１乃至４のいずれかにおいて、
前記ショート回路は、電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数のスイッチ回路を有することを特徴とする強誘電体記憶装置。
【請求項１１】
請求項１乃至４のいずれかにおいて、
前記ショート回路は、
電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第１のスイッチ回路と、
電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第２のスイッチ回路と、
を有し、
前記複数の第２のスイッチ回路の各一つは、前記複数の第１のスイッチ回路の各一つと並列接続されていることを特徴とする強誘電体記憶装置。
【請求項１２】
請求項１乃至４のいずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記“０”書き込みまたは前記“１”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数のスイッチ回路を有することを特徴とする強誘電体記憶装置。
【請求項１３】
請求項１乃至４のいずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、
電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第１のスイッチ回路と、
電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第２のスイッチ回路と、
前記“０”書き込みまたは前記“１”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第３のスイッチ回路と、
を有し、
前記複数の第１〜第３のスイッチ回路の各一つは、互いに並列接続されていることを特徴とする強誘電体記憶装置。
【請求項１４】
請求項３または４において、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記“０”書き込み及び前記“１”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせる第３のスイッチ回路を有することを特徴とする強誘電体記憶装置。
【請求項１５】
請求項３または４において、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、
電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第１のスイッチ回路と、
電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第２のスイッチ回路と、
前記“０”書き込み及び前記“１”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせる第３のスイッチ回路と、
を有し、
前記第３のスイッチ回路は、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線との間で、前記第１及び第２のスイッチ回路と並列接続されていることを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術】
強誘電体記憶装置として、各メモリセルにトランジスタおよび強誘電体キャパシタ一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各メモリセル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体記憶装置が知られている。
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
そこで、より大容量化に適した不揮発性記憶装置として、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置（特許文献１参照）がある。
【０００３】
【特許文献１】
特開平９−１１６１０７
【０００４】
【発明が解決しようとする課題】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置では、消費電力の低減、高速駆動化、電源投入時または電源遮断時の問題など、実用化する上で解決すべき課題が残っており、本発明はそれらを解決することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の強誘電体記憶装置は、互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線および前記複数のビット線の各交点に位置された複数の強誘電体メモリセルと、
ワード電圧及びビット電圧を含む複数種の電圧を発生する電源回路と、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記電源回路から前記ワード線駆動部及び前記ビット線駆動部に前記複数種の電圧を供給する複数の電圧供給線と、
前記複数の電圧供給線のうち、前記ワード電圧の供給線及び前記ビット電圧の供給線同士をショートさせるショート回路と、
を有することを特徴とする。
【０００６】
本発明によれば、ショート回路により、ワード電圧の供給線及びビット電圧の供給線同士をショートさせることで、結果として相交差するワード線及びビット線同士をショートさせることができる。よって、相交差するワード線及びビット線に接続された強誘電体メモリセルの両端電位差を０にすることができる。これにより、電源電圧の変動時にデータを保持でき、あるいはイコライズ動作が可能になる。
【０００７】
本発明では、前記電源回路が発生する前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路をさらに有することができる。この複数の電圧供給線は、前記電圧選択回路および前記ワード線駆動部を接続する複数のワード電圧供給線と、前記電圧選択回路および前記ビット線駆動部を接続する複数のビット電圧供給線とを含む。この場合、前記ショート回路は、前記複数のワード電圧供給線の少なくとも１本と、前記複数のビット電圧供給線の少なくとも１本とをショートさせればよい。
【０００８】
また、前記ワード電圧供給線は、選択ワード電圧供給線と非選択ワード電圧供給線とを含むことができ、前記ビット電圧供給線は、選択ビット電圧供給線と非選択ビット電圧供給線とを含むことができる。この場合、前記電圧選択回路は、前記電源回路の発生した前記複数種の電圧から前記強誘電体メモリセルへのアクセス動作に応じて選択した電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に出力する。
【０００９】
本発明では、前記ショート回路は、電源投入時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることができる。あるいは、前記ショート回路は、電源遮断時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることができる。これにより、電源電圧が不安定であっても、強誘電体メモリセルへの両端電位差を０にできるので、確実にデータを保持できる。
【００１０】
本発明では、前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行うことができる。この場合、前記ショート回路は、前記“０”書き込みまたは前記“１”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることができる。各書き込み動作後のイコライズ動作をショート回路により実現できる。あるいは、前記ショート回路は、前記０”書き込み及び前記“１”書き込みの間に、前記選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせることができる。こうすることで、非選択ワード電圧供給線および非選択ビット電圧供給線の間で電荷の移動が起こり、結果的にプリチャージ効果をなすのである。内部ショートによる電荷の移動であり、外部との充放電はないので消費電力低減に繋がるのである。
【００１１】
上述の４種類のショート動作は、単独で実施してもよいし、適宜組み合わせて実施しても良い。異なるタイミングでショート動作を実現するには、複数のショート用スイッチ回路を電圧供給線間に並列接続させ、各スイッチ回路を異なるタイミングで動作させればよい。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【００１３】
＜一般動作＞
強誘電体記憶装置（以下、ＦｅＲＡＭとも言う。）は、強誘電体のヒステレシス現象を利用した不揮発性記憶装置である。ヒステレシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関図を図２に示した。図２の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。また、強誘電体には、印加される電圧が負の時の分極状態と、印加される電圧が正の時の分極状態と、で２つの状態がある。
【００１４】
以上の性質をまとめると、強誘電体に印加する電圧値や、印加方向を制御して、強誘電体の２つの分極状態を電気信号における“０”と“１”に見立てることで、強誘電体を記憶装置の記憶媒体として利用できる、ということになる。
【００１５】
上記のことから、ＦｅＲＡＭは不揮発性を有する記憶装置として成り得るのである。
【００１６】
現在知られている強誘電体記憶装置には、上記の基本特性の利用を前提に、印加電圧の制御方法などについて様々な方式がある。
【００１７】
様々な方式の一つにクロスポイント型ＦｅＲＡＭがある。クロスポイント型ＦｅＲＡＭは、破壊読み出し型の記憶装置である。破壊読み出しとは、データの読み出し時に、保存されていた該データを破壊してしまう方式である。この方式は、かならず、データの再書き込み作業を必要とする。つまり、データ読み込みは、データを読み出す工程と、元々保持されていたデータを再書き込みする工程との２段工程で構成される。また、データ書き込みは、“０”データを書き込む工程と、“１”データを書き込む工程との２段工程で構成される。
【００１８】
以上のことから、記憶装置からのデータ読み出しおよびデータ書き込みには、それぞれ２工程ずつ存在する。ところが、基本的にクロスポイント型ＦｅＲＡＭでは、データを読み込む工程は、“０”データを書き込むことで行っている。
【００１９】
よって、本実施形態では、強誘電体キャパシタ（メモリセルとも称する）に“０”データを書き込む工程をリードと呼び、強誘電体キャパシタに“１”データを書き込む工程をライトと呼ぶ。また再書き込みをする工程をリライトと呼ぶ。リライトは、結局“０”または“１”を書き込むわけなので、リードもしくはライトのどちらかの動作になる。つまり、リードとライトの２つに大別できる。
【００２０】
また、リード後からライト直前までの期間およびリード後からリライト直前までの期間をスタンバイ状態と呼ぶ。つまりメモリセルに対してデータの読み書きを行わない期間である。このスタンバイ状態は、リード直前の状態も含む。
【００２１】
＜第１実施形態＞
（構成説明）
図１は本発明の第１実施形態に係る強誘電体記憶装置のブロック図である。
【００２２】
メモリセルアレイ７０は、複数の強誘電体キャパシタ３０がアレイ状に配置されている。具体的には、複数のワード線５０および複数のビット線６０の少なくとも各交点には強誘電体膜が配置されている。従ってワード線５０とビット線６０とが電極となり、両電極の間に強誘電体膜が位置することによって、ワード線５０とビット線６０との各交点に強誘電体キャパシタ３０が配置されることとなる。複数のワード線５０はワード線駆動部１０に接続され、複数のビット線６０はビット線駆動部２０に接続されている。
【００２３】
図１に示したメモリセルアレイ７０、ワード線駆動部１０およびビット線駆動部２０で構成されるＦｅＲＡＭは一般にクロスポイント型ＦｅＲＡＭと呼ばれている。クロスポイント型ＦｅＲＡＭは、各メモリセル３０にトランジスタ等を要しないため、高集積化、多層化が可能である。
【００２４】
ワード線駆動部１０には、選択ワード電圧供給線１３０および非選択ワード電圧供給線１４０が接続され、ビット線駆動部２０には、選択ビット電圧供給線１５０および非選択ビット電圧供給線１６０が接続されている。
【００２５】
強誘電体記憶装置を駆動するための電源として、複数種の電圧（Ｖｓ、２Ｖｓ／３、Ｖｓ／３、０）を発生する電源回路１００が設けられている。この複数種の電圧は、対象の強誘電体キャパシタ３０に対してリード、ライト、リライト等を行うためのものである。
【００２６】
電源回路１００は、電圧Ｖｓを出力する第１の電圧出力線１７０、電圧２Ｖｓ／３を出力する第２の電圧出力線１８０、電圧Ｖｓ／３を出力する第３の電圧出力線１９０および電圧０を出力する第４の電圧出力線２００を有する。電圧選択回路１１０は、電源回路１００より出力された複数の電圧の中から、選択ワード電圧供給線１３０、非選択ワード電圧供給線１４０、選択ビット電圧供給線１５０および非選択ビット電圧供給線１６０のそれぞれに随時対応する電圧を選択出力する。電圧選択回路１１０より選択出力された複数の電圧が、各電圧供給線１３０〜１６０によって、ワード線駆動部１０またはビット線駆動部２０に供給されることになる。
【００２７】
各電圧供給線１３０〜１６０の途中にショート回路１２０が設けられている。ショート回路１２０内では、各電圧供給線１３０〜１６０がすべてショートするように、各電圧供給線１３０〜１６０を相互に接続できる複数の場所に、複数のスイッチ回路８０が接続されている。各電圧供給線１３０〜１６０とスイッチ回路８０との接続組み合わせとして、複数の組み合わせが可能である。例えば、選択ワード電圧供給線１３０および非選択ワード電圧供給線１４０の間に１つ、選択ビット電圧供給線１５０および非選択ビット電圧供給線１６０の間に１つ、非選択ワード電圧供給線１４０および選択ビット電圧供給線１５０の間に１つ、スイッチ回路８０がそれぞれ接続されている。
【００２８】
（動作説明）
次に、図１に示す強誘電体記憶装置の動作について説明する。
【００２９】
基本的な動作は、メモリセルアレイ７０に配置されている複数の強誘電体キャパシタ３０に電圧を印加することである。メモリセルアレイ７０にはマトリックス状に強誘電体キャパシタ３０が配置されているので、通常のメモリと同様に、メモリセル３０を選択する工程を必要する。メモリセル３０を選択する工程としては、ワード線５０を選択した状態で、順次ビット線６０を選択する方法を用いている。つまり、ワード線駆動部１０によって選択されたワード線５０に対して、ビット線駆動部２０にて順次ビット線６０を選択しメモリセル３０にアクセスする。
【００３０】
以下に、メモリセル３０の１つが選択される過程を述べる。なお、同一のワード線５０に接続された複数のメモリセル３０を同時に選択することもできる。
【００３１】
ワード線５０が一本選択されたとき、ワード線駆動部１０は、選択ワード電圧供給線１３０から供給される電圧を一本のワード線５０に出力する。同時に残りの複数のワード線５０には、非選択ワード電圧供給線１４０から供給される電圧を出力する。ちなみに、本実施形態では、選択ワード電圧供給線１３０から供給される電圧を出力されたワード線５０を選択ワード線、非選択ワード電圧供給線１４０から供給される電圧を出力された複数のワード線５０を非選択ワード線と呼ぶ。ビット線駆動部２０は、選択ビット電圧供給線１５０から供給される電圧を一本のビット線６０に出力する。同時に残りの複数のビット線６０には、非選択ビット電圧供給線１６０から供給される電圧を出力する。ちなみに、本実施形態では、選択ビット電圧供給線１５０から供給される電圧を出力されたビット線６０を選択ビット線、非選択ビット電圧供給線１６０から供給される電圧を出力された複数のビット線６０を非選択ビット線と呼ぶ。
【００３２】
以上の過程を順次走査することで、すべてのメモリセル３０にアクセスできる。
【００３３】
メモリセル３０への印加電圧、つまり選択ワード線５０および選択ビット線６０との間の電圧差が、電圧選択回路１１０の選択された出力電圧によって変化する。この電圧差をうまく制御することで、メモリセル３０に対してリード、ライト等を行っている。
【００３４】
図３はリード時のワード線５０、ビット線６０およびメモリセル３０の電圧印加状態をわかりやすく示す図である。図３のメモリセル３０ａは選択されたメモリセル３０を表し、メモリセル３０ｂは選択されないメモリセル３０を表す。また、図３の符号ＳＢＬは選択ビット線を、符号ＵＳＢＬは非選択ビット線を、符号ＳＷＬは選択ワード線を、符号ＵＳＷＬは非選択ワード線を、それぞれ表す。このリード時に、電圧選択回路１１０から選択ビット線に電圧０が供給され、電圧選択回路１１０から非選択ビット線に電圧２Ｖｓ／３が供給され、電圧選択回路１１０から選択ワード線に電圧Ｖｓが供給され、電圧選択回路１１０から非選択ワード線に電圧Ｖｓ／３が供給される。つまり図３において、選択ワード線ＳＷは電圧Ｖｓに、非選択ワード線ＵＳＷＬは電圧Ｖｓ／３に、選択ビット線ＳＢＬは電圧０に、非選択ビット線ＵＳＢＬは電圧２Ｖｓ／３になる。すると、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬとの電圧差がＶｓになり、図２のヒステレシス曲線のＢ点またはＤ点からＡ点に移動して、メモリセル３０ａには“０”データ書き込みされる。
【００３５】
また、図４はライト時のワード線５０、ビット線６０およびメモリセル３０の電圧印加状態をわかりやすく示す図である。図４のメモリセル３０ａは選択されたメモリセル３０を表し、メモリセル３０ｂは選択されないメモリセル３０を表す。また、図４の符号ＳＢＬ、ＵＳＢＬ、ＳＷＬ、及びＵＳＷＬは、図３中の同一符号と同一の意味で用いる。このライト時に、電圧選択回路１１０から選択ワード線５０に電圧０が供給され、電圧選択回路１１０から非選択ワード線５０に電圧２Ｖｓ／３が供給され、電圧選択回路１１０から選択ビット線６０に電圧Ｖｓが供給され、電圧選択回路１１０から非選択ビット線６０に電圧Ｖｓ／３が供給される。つまり図４において、選択ワード線ＳＷＬは電圧０に、非選択ワード線ＵＳＷＬは電圧２Ｖｓ／３に、選択ビット線ＳＢＬは電圧Ｖｓに、非選択ビット線ＵＳＢＬは電圧Ｖｓ／３になる。すると、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬとの電圧差が−Ｖｓになり、図２のヒステレシス曲線Ｃ点を経て、メモリセル３０ａには“１”データ書き込みが実行される。
【００３６】
本実施形態は、上記の通常動作の他に、電源投入時および電源遮断時において電圧供給線１３０〜１６０をショートさせている。電源投入時および電源遮断時の電源電圧が不安定な状態にて、強誘電体記憶装置に保持されているデータを保護するショート回路１２０は、電源投入時から一定の期間および電源遮断時から一定期間動作する。
【００３７】
図５には、ショート回路１２０が具備するスイッチ回路８０の等価回路が示されている。スイッチ回路８０はスイッチ回路８１およびスイッチ回路８２を具備し、電源投入時と電源遮断時に動作するように設計されている。電源投入時は、スイッチ回路８０内のスイッチ回路８１が動作し、一定期間スイッチ回路８０が導通することでショート回路１２０が動作する。また、電源遮断時は、スイッチ回路８０内のスイッチ回路８２が動作し、一定期間スイッチ回路８０が導通することでショート回路１２０が動作する。スイッチ回路８１、８２は、例えばｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを有するトランスファーゲートにて構成されている。  図５の符号ｎ１はスイッチ回路８１におけるｎＭＯＳゲート端子接続点ｎ１を表し、符号ｎ２はスイッチ回路８１におけるｐＭＯＳゲート端子接続点ｎ２を表している。また、図５の符号ｎ３はスイッチ回路８２におけるｎＭＯＳゲート端子接続点ｎ３を表し、符号ｎ４はスイッチ回路８２におけるｐＭＯＳゲート端子接続点ｎ４を表している。
【００３８】
図６には、スイッチ回路８１、８２の各ゲート端子接続点ｎ１〜ｎ４に印加される電圧の変化と、電源投入時から遮断後の電源電圧Ｖｓ（Ｖｄｄ）の変化と、第１および第２のスイッチ回路８１、８２のオン・オフ状態とが示されている。
【００３９】
図６によると、スイッチ回路８０がオンの期間とは、スイッチ回路８１がオンになる電源投入時オン期間およびスイッチ回路８２がオンになる電源遮断時オン期間である。
【００４０】
スイッチ回路８１のオン状態は、下記の第１および第２の状態を満足しているときである。第１の状態とは、スイッチ回路８１が有するｎＭＯＳゲート端子接続点ｎ１の電圧が、スイッチ回路８１の有するｎＭＯＳトランジスタのゲート電圧閾値Ｖｔｈｎを越えている状態である。また、第２の状態とは、スイッチ回路８１が有するｐＭＯＳゲート端子接続点ｎ２の電圧と動作電圧Ｖｓとの電圧差がスイッチ回路８１の有するｐＭＯＳトランジスタのゲート電圧閾値Ｖｔｈｐの絶対値を越えている状態である。
【００４１】
また、スイッチ回路８２がオン状態になるのは、下記の第１および第２の状態を満足しているときである。第１の状態とは、スイッチ回路８２が有するｎＭＯＳゲート端子接続点ｎ３の電圧が、スイッチ回路８２の有するｎＭＯＳトランジスタのゲート電圧閾値Ｖｔｈｎを越えている状態である。また、第２の状態とは、スイッチ回路８２が有するｐＭＯＳゲート端子接続点ｎ４の電圧と動作電圧Ｖｓとの電圧差がスイッチ回路８２の有するｐＭＯＳトランジスタのゲート電圧閾値Ｖｔｈｐの絶対値を越えている状態である。
【００４２】
本実施形態において、図５のスイッチ回路図にあるスイッチ回路８０の構成部品は、電源電圧の不安定期間中で強誘電体記憶装置内の保持データに影響のおそれがある期間と、スイッチ回路８０のオン状態期間とが重なるように設計されている。なお、電源電圧の不安定期間とは、つまり電源投入後、電源電圧Ｖｄｄが動作電圧Ｖｓとして安定するまでの期間および、電源遮断後から電源電圧が完全に立ち下がる期間である。
【００４３】
よって、図６に示されている電源投入時オン期間および電源遮断時オン期間にスイッチ回路８０はオン状態となり、電源投入時および電源遮断時の強誘電体記憶装置内の保持データ保護が可能である。本実施例では、ショート回路の動作時間を設計段階で設定したが、電源電圧の立ち上がり、たち下がりを調べる回路を直接強誘電体記憶装置に搭載させてショート回路の動作時間をその都度自動的に決定するという方法も可能である。また、ショート回路の動作時間を設定するミリオーダータイマーをスイッチ回路８０に接続するという方法も可能である。
【００４４】
＜第２実施形態＞
（構成説明）
図７は、本発明の第２実施形態に係る強誘電体記憶装置のブロック図である。
【００４５】
本実施形態と第１実施形態との違いは、ショート回路１２０の構成である。第１実施形態のショート回路１２０に用いられていたスイッチ回路８０の代わりに、本実施形態ではショート回路１２０にスイッチ回路９０を設け、第１実施形態でのスイッチ回路８０の配置方法と同様に、本実施形態ではショート回路１２０にスイッチ回路９０を配置した。
【００４６】
図８には、スイッチ回路９０の等価回路が示されている。図８に示されているように、スイッチ回路９０は、スイッチ回路８１、スイッチ回路８２、スイッチ回路８３およびスイッチ回路８４から成る。
【００４７】
図９は、図７のワード・ビット線駆動部１０，２０内のスイッチ（図示せず）及び図８のスイッチ回路９０を動作制御する制御回路９２を示すブロック図であり、この制御回路９２は、選択ワード線、非選択ワード線、選択ビット線及び非選択ビット線と、電圧供給線１３０〜１６０との接続／非接続を切り換えるスイッチ（図示せず）を駆動する信号を送出する。また、制御回路９２は、第３のスイッチ回路８３および第４のスイッチ回路８４の駆動する信号を送出する。図９の制御回路９２に入力されるトリガ信号ｔｒｉｇとは、データ読み出しまたはデータ書き込みの度に発生する。ここで、本実施形態では、データ読み出しまたはデータ書き込みの指令が出されると、上述したようにリード（“０”書き込み）及びその後のライト（“１”書き込み）が実施される。
【００４８】
（動作説明）
次に図７における強誘電体記憶装置の動作を説明する。
【００４９】
強誘電体記憶装置の動作において、本実施形態が第１実施形態と異なる点は、リードまたはライトの各動作の後に必ず図８のスイッチ回路８３または８４がオン状態に動作することである。
【００５０】
図９の制御回路９２に設けられた遅延回路Ｄ１〜Ｄ８は、それぞれ所定時間だけ信号を遅らせるものである。遅延回路Ｄ１、Ｄ２およびＤ３はリード期間中の時間間隔を作り、また、遅延回路Ｄ５、Ｄ６およびＤ７はライト期間中の時間間隔を作る。遅延回路Ｄ４はリード後とライト前の間の時間間隔を表している。遅延回路Ｄ８は、第４のスイッチ回路８４の動作時間を作る。
【００５１】
図９によると、遅延回路Ｄ４での遅延期間にスイッチ回路８３がオン状態になるような信号が送出され、さらに遅延回路Ｄ８の遅延期間にスイッチ回路８４がオン状態になるような信号が送出される。つまり、図８に示すスイッチ回路８３、８４と、図９に示す制御回路９２により、リード後およびライトの後にそれぞれショート回路１２０が動作するのである。以下に図１０を用いてわかりやすく説明する。
【００５２】
図１０に、選択ワード線ＳＷＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＳＢＬ、スイッチ回路８３およびスイッチ回路８４についての電圧印加波形図を示した。図１０のＴ１〜Ｔ８は、図９の遅延回路Ｄ１〜Ｄ８にて設定される遅延時間をそれぞれ表す。図１０によると、スイッチ回路８３はＴ４時間だけ動作し、スイッチ回路８３はＴ８時間だけ動作する。つまり図９の遅延回路Ｄ４が作るＴ４時間の間および図９の遅延回路Ｄ８が作るＴ８の時間の間に、ショート回路１２０は動作するのである。
【００５３】
上記のスイッチ回路８３、８４が付加されたことで、電源投入時および電源遮断時のメモリセル３０保護だけでなく、リード後およびライト後のメモリセル３０を不測の電源電圧の乱れから保護できるのである。
【００５４】
＜第３実施形態＞
（構成説明）
図１１は、本発明の第３実施形態に係る強誘電体記憶装置のブロック図である。
【００５５】
本実施形態と第１実施形態との違いは、ショート回路１２０の構成である。第１実施形態のショート回路１２０に用いられていたスイッチ回路８０の代わりに、本実施形態ではショート回路１２０にスイッチ回路９５を設けた。さらに、本実施形態のスイッチ回路９５の配置方法が第１実施形態のスイッチ回路８０の配置方法と異なる。
【００５６】
第１実施形態ではスイッチ回路８０は、選択ワード電圧供給線１３０、非選択ワード電圧供給線１４０、選択ビット電圧供給線１５０および非選択ビット電圧供給線１６０がすべてショートするように配置されているが、本実施形態においては、非選択ワード電圧供給線１４０および非選択ビット電圧供給線１６０をショートするようにスイッチ回路９５が配置されている。
【００５７】
図１２にスイッチ回路９５の等価回路を示した。
【００５８】
（動作説明）
次に図１１における強誘電体記憶装置の動作について説明する。
【００５９】
本実施形態において、選択ワード電圧供給線１３０および非選択ワード電圧供給線１４０が接続されたワード線駆動部１０と、選択ビット電圧供給線１５０および非選択ビット電圧供給線１６０が接続されたビット線駆動部２０とによって、メモリセルアレイ７０内の強誘電体キャパシタ３０が駆動される方式は、第１実施形態と同様である。本実施形態のショート回路１２０の動作が、第１実施形態のショート回路１２０の動作と異なる。
【００６０】
図１３に、図１２のスイッチ９５等を制御する制御回路９６を示した。
【００６１】
この回路９６は、選択ワード線、非選択ワード線、選択ビット線、非選択ビット線および第３のスイッチ回路８３の駆動する信号を送出する。図１３の遅延回路Ｄ１〜Ｄ７は、それぞれ所定時間だけ信号を遅らせるものである。遅延回路Ｄ１、Ｄ２およびＤ３はリード期間中の時間間隔を作り、また、遅延回路Ｄ５、Ｄ６およびＤ７はライト期間中の時間間隔を作る。遅延回路Ｄ４はリードとライトの間の時間間隔を表している。
【００６２】
図１３の制御回路９６によると、リード後とライト前の間の期間、スイッチ回路９５がオン状態の動作をする。なお、リード後とライト前の間の期間は、遅延回路Ｄ４が作り出す時間間隔に相当する。つまり、リード後とライト前の間の期間に非選択ワード線および非選択ビット線をショートできるのである。
【００６３】
この効果をわかりやすく説明するために、図１４にワード線およびビット線電圧波形図とスイッチ回路９５の動作を示した。
【００６４】
スイッチ回路９５はｎＭＯＳトランジスタおよびｐＭＯＳトランジスタにて構成されているので、ｎＭＯＳゲート端子に電圧レベルＨｉが供給され、かつ、ｐＭＯＳゲート端子に電圧レベルＬｏｗが供給されたときにスイッチ回路９５はオン状態になる。
【００６５】
図１４の波形図において、符号ＳＷＮおよびＳＷＰはスイッチ回路９５のｎＭＯＳトランジスタおよびｐＭＯＳトランジスタに入力される波形を表しており、この波形中の矩形波の期間Ｔ４が、スイッチ回路９５のオン状態を表している。図１４は、各波形をタイミングチャートとして時間軸をそろえて図示してあるので、スイッチ回路９５のオン状態の時のワード線５０およびビット線６０の電圧状態が図１４から読みとれる。図１３にある遅延回路Ｄ１〜Ｄ７によって、スイッチ回路９５はリード後およびライト前の期間にオン状態で動作し、スイッチ回路９５がオン状態の期間に非選択ワード線および非選択ビット線をショートさせる。
【００６６】
図１４によると、非選択ワード線および非選択ビット線がショートしているとき、非選択ワード線および非選択ビット線は同電圧、つまり２Ｖｓ／３とＶｓ／３の中間の電圧をとり、その後、ライトに移行し非選択ワード線は２Ｖｓ／３電圧を供給され、非選択ビット線はＶｓ／３電圧を供給される。非選択ワード線は、リード時にＶｓ／３電圧をとり、ライト時に２Ｖｓ／３電圧をとる。つまり、リードからライトに移行する際に電荷の供給が必要である。また、非選択ビット線６０は、リード時に２Ｖｓ／３電圧をとり、ライト時にＶｓ／３電圧をとる。つまり、リードからライトに移行する際に電荷の放出が必要である。すなわち、非選択ワード線および非選択ビット線のショート回路１２０によるショート動作は、非選択ビット線におけるリードからライトに移行するときに放電する不必要な電荷を、非選択ワード線におけるリードからライトに移行するときの必要な電荷の一部として供給できるのである。
【００６７】
このように、リードからライトへ移行する際の非選択ワード線および非選択ビット線と外部電源との充放電において、一旦、ショート動作をすることで従来方式にある無駄な電力を本実施形態は節約できる。また、スイッチ回路９５によるショート動作は、リードからライトに移行する際の電圧変更に必要な所要時間を短縮できるプリチャージ効果もあわせて発揮する。
【００６８】
以上のことから、本実施形態は消費電力低減が可能なのである。
【００６９】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００７０】
例えば、電源投入時及び電源遮断時に全ての電圧供給線１３０〜１６０をショートさせる第１実施形態と、“０”書き込みと“１”書き込みの間で非選択ワード・ビット供給線１４０，１６０同士のみをショートさせる第３実施形態とを組み合わせても良い。この場合、図８に示すスイッチ８３，８４に代えて図１２に示すスイッチ９５を設ければよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る強誘電体記憶装置のブロック図である。
【図２】強誘電体のヒステレシス曲線を示した図である。
【図３】本発明の第１実施形態に係るリード時のメモリセルアレイを示した図である。
【図４】本発明の第１実施形態に係るライト時のメモリセルアレイを示した図である。
【図５】本発明の第１実施形態に係るスイッチ回路の等価回路図である。
【図６】本発明の第１実施形態に係るスイッチ回路の動作状態および電源電圧の電圧変化を表す図である。
【図７】本発明の第２実施形態に係る強誘電体記憶装置のブロック図である。
【図８】本発明の第２実施形態に係るスイッチ回路の等価回路図である。
【図９】本発明の第２実施形態に係るメモリセルの駆動に用いられる遅延回路の等価回路図である。
【図１０】本発明の第２実施形態に係るワード線、ビット線およびスイッチ回路についての印加電圧波形図である。
【図１１】本発明の第３実施形態に係る強誘電体記憶装置のブロック図である。
【図１２】本発明の第３実施形態に係るスイッチ回路の等価回路図である。
【図１３】本発明の第３実施形態に係るメモリセルの駆動に用いられる遅延回路の等価回路図である。
【図１４】本発明の第３実施形態に係るワード線、ビット線およびスイッチ回路についての印加電圧波形図である。
【符号の説明】
１０  ワード線駆動部、２０  ビット線駆動部、３０  強誘電体キャパシタ、
５０  ワード線、６０  ビット線、７０  メモリセルアレイ、
８０  スイッチ回路、８１  スイッチ回路（第１のスイッチ回路）、
８２  スイッチ回路（第２のスイッチ回路）、
８３  スイッチ回路（第３のスイッチ回路）、
８４  スイッチ回路（第３のスイッチ回路）、９０  スイッチ回路、
９５  スイッチ回路、９６  制御回路、１００  電源回路、
１１０  電圧選択回路、１２０  ショート回路、
１３０  選択ワード電圧供給線、１４０  非選択ワード電圧供給線
１５０  選択ビット電圧供給線、１６０  非選択ビット電圧供給線、
１７０  電圧出力線、１８０  電圧出力線、１９０  電圧出力線、
２００  電圧出力線、
【図１】
2004213804.tif 000003
【図２】
2004213804.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004213804.tif 000009
【図８】
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【図９】
2004213804.tif 000011
【図１０】
2004213804.tif 000012
【図１１】
2004213804.tif 000013
【図１２】
2004213804.tif 000014
【図１３】
2004213804.tif 000015
【図１４】
2004213804.tif 000016
【手続補正書】
【提出日】平成16年2月26日(2004.2.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線および前記複数のビット線の各交点に位置された複数の強誘電体メモリセルと、
ワード電圧及びビット電圧を含む複数種の電圧を発生する電源回路と、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記電源回路から前記ワード線駆動部及び前記ビット線駆動部に前記複数種の電圧を供給する複数の電圧供給線と、
前記複数の電圧供給線のうち、前記ワード電圧の供給線及び前記ビット電圧の供給線同士をショートさせるショート回路と、
を有することを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記電源回路が発生する前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路をさらに有し、
前記複数の電圧供給線は、前記電圧選択回路および前記ワード線駆動部を接続する複数のワード電圧供給線と、前記電圧選択回路および前記ビット線駆動部を接続する複数のビット電圧供給線とを含み、
前記ショート回路は、前記複数のワード電圧供給線の少なくとも１本と、前記複数のビット電圧供給線の少なくとも１本とをショートさせることを特徴とする強誘電体記憶装置。
【請求項３】
請求項２において、
前記ワード電圧供給線は、選択ワード電圧供給線と非選択ワード電圧供給線とを含み、
前記ビット電圧供給線は、選択ビット電圧供給線と非選択ビット電圧供給線とを含むことを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記電圧選択回路は、前記電源回路の発生した前記複数種の電圧から前記強誘電体メモリセルへのアクセス動作に応じて選択した電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に出力することを特徴とする強誘電体記憶装置。
【請求項５】
請求項３または４おいて、
前記ショート回路は、電源投入時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることを特徴とする強誘電体記憶装置。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記ショート回路は、電源遮断時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることを特徴とする強誘電体記憶装置。
【請求項７】
請求項３乃至６いずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記“０”書き込みまたは前記“１”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることを特徴とする強誘電体記憶装置。
【請求項８】
請求項３乃至６のいずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記０”書き込み及び前記“１”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせることを特徴とする強誘電体記憶装置。
【請求項９】
請求項１乃至４のいずれかにおいて、
前記ショート回路は、電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数のスイッチ回路を有することを特徴とする強誘電体記憶装置。
【請求項１０】
請求項１乃至４のいずれかにおいて、
前記ショート回路は、電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数のスイッチ回路を有することを特徴とする強誘電体記憶装置。
【請求項１１】
請求項１乃至４のいずれかにおいて、
前記ショート回路は、
電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第１のスイッチ回路と、
電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第２のスイッチ回路と、
を有し、
前記複数の第２のスイッチ回路の各一つは、前記複数の第１のスイッチ回路の各一つと並列接続されていることを特徴とする強誘電体記憶装置。
【請求項１２】
請求項１乃至４のいずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記“０”書き込みまたは前記“１”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数のスイッチ回路を有することを特徴とする強誘電体記憶装置。
【請求項１３】
請求項１乃至４のいずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、
電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第１のスイッチ回路と、
電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第２のスイッチ回路と、
前記“０”書き込みまたは前記“１”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第３のスイッチ回路と、
を有し、
前記複数の第１〜第３のスイッチ回路の各一つは、互いに並列接続されていることを特徴とする強誘電体記憶装置。
【請求項１４】
請求項３または４において、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記“０”書き込み及び前記“１”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせる第３のスイッチ回路を有することを特徴とする強誘電体記憶装置。
【請求項１５】
請求項３または４において、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、
電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第１のスイッチ回路と、
電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第２のスイッチ回路と、
前記“０”書き込み及び前記“１”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせる第３のスイッチ回路と、
を有し、
前記第３のスイッチ回路は、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線との間で、前記第１及び第２のスイッチ回路と並列接続されていることを特徴とする強誘電体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明では、前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“０”書き込み及び“１”書き込みの一方または双方が実施されることで行うことができる。この場合、前記ショート回路は、前記“０”書き込みまたは前記“１”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることができる。各書き込み動作後のイコライズ動作をショート回路により実現できる。あるいは、前記ショート回路は、前記０”書き込み及び前記“１”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせることができる。こうすることで、非選択ワード電圧供給線および非選択ビット電圧供給線の間で電荷の移動が起こり、結果的にプリチャージ効果をなすのである。内部ショートによる電荷の移動であり、外部との充放電はないので消費電力低減に繋がるのである。


【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2004213804.tif 000017