(57)【要約】【課題】ＢｉＣＭＯＳデバイスの製造方法において、ＣＭＯＳのゲート電極を形成するエッチングの際に、バイポーラ素子領域のエピタキシャル層がエッチングされ、バイポーラトランジスタの耐圧がばらつく問題があった。【解決手段】素子分離層を形成した半導体層上にゲート絶縁膜を形成した後、アンドープポリシリコン膜を堆積する。次に、ＮチャネルＭＯＳトランジスタ形成領域に燐をイオン注入してＮ型のポリシリコン膜を形成する。続いて、ＰチャネルＭＯＳトランジスタ形成領域およびバイポーラトランジスタ形成領域にボロンをイオン注入してＰ型のポリシリコン膜を形成する。次に、異方性ドライエッチングによりＭＯＳトランジスタ形成領域にゲート電極を形成すると同時にバイポーラトランジスタ形成領域のポリシリコン膜を除去する。【選択図】  図８
2004289080.tif 000002
【特許請求の範囲】
【請求項１】
ＢｉＣＭＯＳ型半導体集積回路装置の製造方法において、
第１導電型の半導体基板上に第２導電型の半導体層を形成する工程と、
前記半導体層に第１の素子領域と第２の素子領域と第３の素子領域とを設けるために素子分離層を形成する工程と、
前記半導体層の表面に絶縁膜を形成する工程と、
前記絶縁膜上にアンドープの半導体膜を形成する工程と、
前記第１の素子領域と前記第３の素子領域との上の前記半導体膜に第１導電型の不純物を導入する工程と、
前記第２の素子領域上の前記半導体膜に第２導電型の不純物を導入する工程と、
前記第２の素子領域と前記第３の素子領域との上の前記半導体膜をエッチングしてゲート電極を形成すると同時に、前記第１の素子領域上の前記半導体膜を除去する工程とを備え、
前記第１の素子領域にバイポーラトランジスタ、第２の素子領域に第２導電型のＭＯＳトランジスタ、第３の素子領域に第１導電型のＭＯＳトランジスタを各々形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、
前記第１導電型の不純物はボロン、前記第２導電型の不純物はリンまたはヒ素であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
ＢｉＣＭＯＳ型半導体集積回路装置の製造方法において、
第１導電型の半導体基板上に第２導電型の半導体層を形成する工程と、
前記半導体層に第１の素子領域と第２の素子領域と第３の素子領域とを設けるために素子分離層を形成する工程と、
前記半導体層の表面に第１の絶縁膜を形成する工程と、
前記第１の素子領域と前記第３の素子領域との上の前記第１の絶縁膜は残し、前記第２の素子領域上の該第１の絶縁膜は除去する工程と、
前記半導体層の表面に前記第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、
前記第１の絶縁膜と前記第２の絶縁膜との上に半導体膜を形成する工程と、
前記第２の素子領域と前記第３の素子領域との上の半導体膜をエッチングしてゲート電極を形成すると同時に、前記第１の素子領域上の半導体膜を除去する工程とを備え、
前記第１の素子領域にバイポーラトランジスタ、前記第２の素子領域に第１のＭＯＳ型素子、前記第３の素子領域に第２のＭＯＳ型素子を各々形成し、
前記第２のＭＯＳ型素子は、前記第１のＭＯＳ型素子よりもゲート耐圧が高いことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項３に記載の半導体集積回路装置の製造方法において、
前記半導体膜を形成する工程は、アンドープの半導体膜を堆積し、
前記第１の素子領域上の前記アンドープの半導体膜に第１導電型の不純物を導入する工程とをさらに備えたことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項４に記載の半導体集積回路装置の製造方法において、
前記第２の素子領域と前記第３の素子領域との上の前記アンドープの半導体膜に第２導電型の不純物を導入する工程とをさらに備えたことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項３〜５の何れか１項に記載の半導体集積回路装置の製造方法において、
前記第１のＭＯＳ型素子および前記第２のＭＯＳ型素子は、ＭＯＳトランジスタであることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特にバイポーラトランジスタとＣＭＯＳトランジスタとからなるＢｉＣＭＯＳ型半導体集積回路装置（以下、ＢｉＣＭＯＳデバイスと称す）の製造方法に関する。
【０００２】
【従来の技術】
ＢｉＣＭＯＳデバイスは、バイポーラの高速・高電流駆動能力とＣＭＯＳの低消費電力・高集積性とを併せ持つことから、高速・高集積を必要とする移動体通信等のシステムＬＳＩとして利用されている。
【０００３】
特に近年は、バイポーラトランジスタにＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＧｅＣ等のヘテロ接合構造を備えて１００ＧＨｚ程度の遮断周波数をもつヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと称す）と、ゲート長が０．２μｍ程度の低消費電力・高集積なＣＭＯＳトランジスタとを同一シリコン基板上に形成するＢｉＣＭＯＳデバイスが用いられている（例えば、特許文献１参照）。
【０００４】
上記のＢｉＣＭＯＳデバイスの製造方法について、図面を参照しながら説明する。図４１〜図６０は、従来の半導体集積回路装置の製造方法を示す工程断面図である。
【０００５】
まず、図４１に示すように（１００）面を主面とするＰ型シリコン基板１の上部にＮ型不純物をドープしながらシリコン単結晶層２をエピタキシャル成長させる。続いて、エピタキシャル層２の表面にフォトリソグラフィーを用いてＮ型のレトログレードウェルを形成する領域を開口したレジストをマスクに砒素のイオンを注入して、ＨＢＴ形成領域に深さ約１μｍのＮ型のレトログレードウェル３を形成する。
【０００６】
次に、図４２に示すように素子分離として、シリコン酸化膜が埋め込まれたシャロートレンチ４と、アンドープポリシリコン膜６およびこれを取り囲むシリコン酸化膜７により構成されるディープトレンチ５とを形成する。各トレンチ４、５の深さは、それぞれ０．３５μｍ、２μｍ程度である。
【０００７】
次に、Ｎ＋型コレクタ引き出し層形成領域を開口したレジストをマスクに、燐イオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。
【０００８】
次に、フォトリソグラフィーを用いてＮチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、ボロンのイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。続いてフォトリソグラフィーを用いてＰチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、燐のイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。続いて、温度が８５０℃程度で３０分程度の熱処理を行って、Ｎ＋型コレクタ引き出し層８、Ｐ型のウェル９およびＮ型のウェル１０を形成する。以上により、図４３のような形状を形成する。
【０００９】
次に、図４４に示すようにパイロジェニック酸化で９ｎｍ程度のゲート酸化膜１１を成長させた後、フォトリソグラフィーを用いて入出力回路用のＭＯＳトランジスタ領域にレジストを残し、続いてＢＨＦによるウエットエッチングをした後、酸素プラズマアッシングを用いてレジストを除去することで、入出力回路用のＭＯＳトランジスタ領域にゲート酸化膜１１を残し、図４５のような形状を形成する。ここで、入出力回路にかかる電圧は内部回路にかかる電圧より高く、入出力回路用のＭＯＳトランジスタは最大定格を高く設定する必要がある。
【００１０】
次に、図４６に示すようにＲＴＰ法で３ｎｍ程度のゲート酸窒化膜１２を成長させ、続いて２００ｎｍ程度のアンドープポリシリコン膜１３を減圧ＣＶＤ法で堆積させる。
【００１１】
次に、図４７に示すようにフォトリソグラフィーを用いてＮチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、ドーズ量が５×１０１５ｃｍ−２程度、加速エネルギーが１０〜１５ｋｅＶで燐をイオン注入した後、酸素プラズマアッシングを用いてレジストを除去し、Ｎ型のゲートポリシリコン膜１４を形成する。続いて、図４８に示すようにフォトリソグラフィーを用いてＰチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクにドーズ量が３×１０１５ｃｍ−２程度、加速エネルギーが５ｋｅＶでボロンをイオン注入した後、酸素プラズマアッシングを用いてレジストを除去し、Ｐ型のゲートポリシリコン膜１５を形成する。
【００１２】
次に、フォトリソグラフィーによりゲートポリシリコン電極を形成する領域にレジストを残し、このレジストをマスクにして前記ポリシリコン膜１３、１４および１５を異方性エッチングした後、レジストを除去し図４９に示すようにＮチャネルＭＯＳトランジスタのゲート電極１６およびＰチャネルＭＯＳトランジスタのゲート電極１７を形成する。ここで、ポリシリコン膜１３、１４および１５のエッチングはＨＢｒと塩素系の混合ガスを用いた。
【００１３】
次に、図５０に示すようにフォトリソグラフィーとイオン注入を用いて、ＮチャネルＭＯＳトランジスタにライトドープドドレイン層１８、１９を、ＰチャネルＭＯＳトランジスタにライトドープドドレイン層２０、２１を形成した後、１００ｎｍ程度の酸化膜２２を減圧ＣＶＤ法で堆積させる。
【００１４】
次に、図５１に示すように前記酸化膜２２を異方性エッチングし、ＭＯＳトランジスタのゲート電極側壁にサイドウォール２３を形成する。
【００１５】
次に、図５２に示すようにフォトリソグラフィーとイオン注入を用いて、ＮチャネルＭＯＳトランジスタのソース層およびドレイン層２４、２５を、ＰチャネルＭＯＳトランジスタのソース層およびドレイン層２６、２７を形成し、続いて例えば温度が１０００℃程度、時間が１０〜１５秒程度の熱処理をして前記ソース層およびドレイン層を活性化させる。
【００１６】
次に、図５３に示すように約５０ｎｍの酸化膜２８を減圧ＣＶＤ法で堆積させ、続いて約１００ｎｍのポリシリコン膜２９を減圧ＣＶＤ法で堆積させる。
【００１７】
次に、図５４に示すようにフォトリソグラフィーを用いてＨＢＴ形成領域を開口したレジストをマスクに前記ポリシリコン膜２９をエッチングした後、酸素プラズマアッシングを用いてレジストを除去し、続いて前記ポリシリコン膜をエッチングした領域の露出している前記酸化膜２８をＢＨＦにより除去し、ＨＢＴ形成領域のＮ型シリコン表面を露出させる。
【００１８】
次に、図５５に示すようにＵＨＶ−ＣＶＤ法によりＳｉ／Ｓｉ１−ＸＧｅＸ層３０（ａ）およびポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜３０（ｂ）を堆積する。この時、Ｓｉ／Ｓｉ１−ＸＧｅＸ層にはボロンが導入されてＰ型になっている。
【００１９】
次に、図５６に示すように膜厚が約３０ｎｍの酸化膜３１を減圧ＣＶＤ法により堆積した後、フォトリソグラフィーを用いてＨＢＴのエミッタ領域を開口したレジストをマスクに前記酸化膜３１をＢＨＦによりエッチングして除去し、続いて酸素プラズマアッシングを用いてレジストを除去する。
【００２０】
次に、図５７に示すように膜厚が３００ｎｍ程度で濃度が１〜５×１０２０ｃｍ−３程度のＮ＋型ポリシリコン膜３２を減圧ＣＶＤ法により堆積する。続いて、フォトリソグラフィーにより所定の領域を開口したレジストをマスクにして前記ポリシリコン膜３２を異方性エッチングし、続いて前記酸化膜３１をエッチングした後に酸素プラズマアッシングを用いてレジストを除去し、ＨＢＴのエミッタポリシリコン電極３３を形成する。この時、ＭＯＳトランジスタ領域の前記ポリシリコン膜３２および前記酸化膜３１はエッチングにより除去される。
【００２１】
次に、図５８に示すように、フォトリソグラフィーにより所定の領域を開口したレジストをマスクにして前記ポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜３０（ｂ）をエッチングしてパターニングし、ＨＢＴの外部ベース電極３４を形成する。この時ＭＯＳトランジスタ領域の前記ポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜３０（ｂ）および前記ポリシリコン膜２９はエッチングにより除去される。
【００２２】
次に、図５９に示すように、厚さが約３０〜１００ｎｍ程度の酸化膜を減圧ＣＶＤ法により堆積した後、温度が９００℃程度、時間が１０〜１５秒程度の熱処理をして前記エミッタポリシリコン電極３３からエミッタ層３５をベース中に拡散させる。続いて、前記酸化膜を異方性エッチングし、ＨＢＴのエミッタポリシリコン電極側壁にサイドウォール３６を形成する。この時、ＨＢＴのエミッタポリシリコン電極３３表面、外部ベース電極３４表面、Ｎ＋型コレクタ引き出し層８表面、ＭＯＳトランジスタのソースドレイン２４、２５、２６、２７表面およびゲートポリシリコン電極１６、１７表面は、シリコン表面が露出している状態である。
【００２３】
次に、Ｃｏをスパッタリングし、アニールをした後に、Ｃｏ未反応層を除去し、続いてアニールを実施することによりＣｏシリサイド層３７を形成する。続いて、層間絶縁膜３８を堆積した後に、前記層間絶縁膜３８を貫通してＨＢＴのエミッタポリシリコン電極３３、外部ベース電極３４、Ｎ＋型コレクタ引き出し層８、ＭＯＳトランジスタのソースドレイン２４、２５、２６、２７およびゲートポリシリコン電極１６、１７上の各前記Ｃｏシリサイド層３７に到達する接続孔を形成する。そして、各接続孔内にＷ膜を埋め込んでＷプラグ３９を形成した後に、アルミニウム合金膜をスパッタリングし、所定の領域を開口したレジストをマスクにしてパターニングし、各Ｗプラグ３９に接続され、層間絶縁膜３８の上に延びる金属配線４０を形成し、図６０に示すようなＢｉＣＭＯＳデバイスが形成される。５１はＮＰＮトランジスタ、５２は内部回路用のＣＭＯＳトランジスタ、５３は入出力回路用のＣＭＯＳトランジスタを構成している。
【００２４】
【特許文献１】
特開２０００−３３２０２５号公報
【００２５】
【発明が解決しようとする課題】
しかしながら、上記に述べた従来のＢｉＣＭＯＳデバイスの製造方法では、ＭＯＳトランジスタの微細化、低電圧化に伴ってＭＯＳトランジスタのゲート絶縁膜の薄膜化が進み、ＭＯＳトランジスタのゲートポリシリコン電極を形成するエッチング時に、ＨＢＴの活性領域となるＮ型エピタキシャル層がエッチングされないようにエッチングストッパ膜として作用するゲート絶縁膜が３ｎｍと薄くなっているため、オーバーエッチングレートの変動によりＨＢＴの活性領域である前記Ｎ型エピタキシャル層がエッチングされ、ＨＢＴのコレクタ−エミッタ間耐圧がばらつくという第１の問題があった。
【００２６】
また、従来のＢｉＣＭＯＳデバイスの製造方法では、ゲートポリシリコン電極を寸法精度よく加工するためのＨＢｒと塩素系の混合ガスを用いたエッチングでは、ポリシリコン膜のエッチングレートはＮ型ポリシリコン膜が最も早く、次にアンドープポリシリコン膜、最後にＰ型ポリシリコン膜が最も遅いという特徴があり、所定の領域のＰ型ポリシリコン膜をエッチング除去するためには、Ｎ型ポリシリコン膜、アンドープポリシリコン膜が形成されている領域のオーバーエッチングはＰ型ポリシリコン膜が形成されている領域の約２〜３倍になる。Ｐ型ポリシリコン膜のオーバーエッチ量を３０％に設定すると、ＨＢＴ形成領域上のアンドープポリシリコン膜が堆積されている領域のオーバーエッチ量は６０〜９０％になり、従ってポリシリコンに対するＳｉＯ２の選択比は４０〜６０以上必要となる点から、エッチングレート、選択比の変動によりストッパに使っているゲート酸化膜がエッチングされてなくなり、ＨＢＴの活性領域である前記Ｎ型エピタキシャル層がエッチングされ、ＨＢＴのコレクタ−エミッタ間耐圧がばらつくという第２の問題があった。
【００２７】
本発明は上記の課題を鑑みてなされたものであり、ＢｉＣＭＯＳデバイスの製造方法において、ＣＭＯＳのゲート電極を形成するエッチングの際に、バイポーラ素子領域のエピタキシャル層がエッチングされるのを抑えて、電気特性が安定化したバイポーラトランジスタとＭＯＳトランジスタを同一基板上に形成することを目的とする。
【００２８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体集積回路装置の製造方法は、ＢｉＣＭＯＳ型半導体集積回路装置の製造方法において、第１導電型の半導体基板上に第２導電型の半導体層を形成する工程と、半導体層に第１の素子領域と第２の素子領域と第３の素子領域とを設けるために素子分離層を形成する工程と、半導体層の表面に絶縁膜を形成する工程と、絶縁膜上にアンドープの半導体膜を形成する工程と、第１の素子領域と第３の素子領域との上の半導体膜に第１導電型の不純物を導入する工程と、第２の素子領域上の半導体膜に第２導電型の不純物を導入する工程と、第２の素子領域と第３の素子領域との上の半導体膜をエッチングしてゲート電極を形成すると同時に、第１の素子領域上の半導体膜を除去する工程とを備え、第１の素子領域にバイポーラトランジスタ、第２の素子領域に第２導電型のＭＯＳトランジスタ、第３の素子領域に第１導電型のＭＯＳトランジスタを各々形成することを特徴とする。
【００２９】
この構成によれば、ＭＯＳトランジスタのゲート電極を形成するために堆積した半導体膜において、バイポーラ素子領域の半導体膜はＰ型になる。このため、半導体膜をエッチングしてゲート電極を形成すると同時にバイポーラ素子領域の半導体膜を除去する際に、Ｐ型の半導体膜のエッチングレートはアンドープまたはＮ型の半導体膜に比べて遅くなるので、バイポーラ素子領域のエッチングストッパ膜となる下地の絶縁膜がエッチングガスに曝される時間が短くなり、絶縁膜のエッチング量を減らすことができる。従って、半導体膜のエッチングにおける対ＳｉＯ２選択比の低下などのエッチング変動により、バイポーラトランジスタの活性領域として動作するＮ型エピタキシャル層がエッチングされるのを抑え、電気特性の安定化を図ることができるので、安定したバイポーラトランジスタとＭＯＳトランジスタを同一基板上に形成することができる。
【００３０】
上記の半導体集積回路装置の製造方法において、第１導電型の不純物はボロン、第２導電型の不純物はリンまたはヒ素であることが好ましい。
【００３１】
また、本発明の半導体集積回路装置の製造方法は、ＢｉＣＭＯＳ型半導体集積回路装置の製造方法において、第１導電型の半導体基板上に第２導電型の半導体層を形成する工程と、半導体層に第１の素子領域と第２の素子領域と第３の素子領域とを設けるために素子分離層を形成する工程と、半導体層の表面に第１の絶縁膜を形成する工程と、第１の素子領域と第３の素子領域との上の第１の絶縁膜は残し、第２の素子領域上の該第１の絶縁膜は除去する工程と、半導体層の表面に第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、第１の絶縁膜と第２の絶縁膜との上に半導体膜を形成する工程と、第２の素子領域と第３の素子領域との上の半導体膜をエッチングしてゲート電極を形成すると同時に、第１の素子領域上の半導体膜を除去する工程とを備え、第１の素子領域にバイポーラトランジスタ、第２の素子領域に第１のＭＯＳ型素子、第３の素子領域に第２のＭＯＳ型素子を各々形成し、第２のＭＯＳ型素子は、第１のＭＯＳ型素子よりもゲート耐圧が高いことを特徴とする。
【００３２】
この構成によれば、バイポーラ素子領域のエッチングストッパ膜として作用する第２の絶縁膜は、第１のＭＯＳ型素子よりゲート耐圧の高い第２のＭＯＳ型素子のゲート絶縁膜と共用して厚く形成される。このため、ＭＯＳ型素子のゲート電極を形成するために半導体膜をエッチングすると同時にバイポーラ素子領域の半導体膜を除去する際に、第２の絶縁膜はオーバーエッチングに曝されても確実に残すことができる。従って、バイポーラトランジスタの活性領域として動作するＮ型エピタキシャル層がエッチングされるのを抑え、電気特性の安定化を図ることができるので、安定したバイポーラトランジスタとＭＯＳ型素子を同一基板上に形成することができる。
【００３３】
上記の半導体集積回路装置の製造方法において、半導体膜を形成する工程は、アンドープの半導体膜を堆積し、第１の素子領域上のアンドープの半導体膜に第１導電型の不純物を導入する工程とをさらに備えたことが好ましい。
【００３４】
上記の半導体集積回路装置の製造方法において、第２の素子領域と第３の素子領域との上のアンドープの半導体膜に第２導電型の不純物を導入する工程とをさらに備えたことが好ましい。
【００３５】
上記の半導体集積回路装置の製造方法において、第１のＭＯＳ型素子および第２のＭＯＳ型素子はＭＯＳトランジスタであることが好ましい。
【００３６】
【発明の実施の形態】
（第１の実施形態）
以下、図面を参照しながら、本発明の第１の実施形態について詳細に説明する。図１〜図２０は、第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図である。
【００３７】
まず、図１に示すように（００１）面を主面とするＰ型シリコン基板１０１の上部にＮ型不純物をドープしながらシリコン単結晶層１０２をエピタキシャル成長させる。続いて、エピタキシャル層１０２の表面にフォトリソグラフィーを用いてＮ型のレトログレードウェルを形成する領域を開口したレジストをマスクに、砒素のイオンを注入して、ＨＢＴ形成領域に深さ約１μｍのＮ型のレトログレードウェル１０３を形成する。
【００３８】
次に、図２に示すように素子分離として、シリコン酸化膜が埋め込まれたシャロートレンチ１０４と、アンドープポリシリコン膜１０６およびこれを取り囲むシリコン酸化膜１０７により構成されるディープトレンチ１０５とを形成する。各トレンチ１０４、１０５の深さは、それぞれ０．３５μｍ、２μｍ程度である。
【００３９】
次に、Ｎ＋型コレクタ引き出し層形成領域を開口したレジストをマスクに、燐イオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。
【００４０】
次に、フォトリソグラフィーを用いてＮチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、ボロンのイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。続いてフォトリソグラフィーを用いてＰチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、燐のイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。続いて、温度が８５０℃程度で３０分程度の熱処理を行って、Ｎ＋型コレクタ引き出し層１０８、Ｐ型のウェル１０９およびＮ型のウェル１１０を形成する。以上により、図３のような形状を形成する。
【００４１】
次に、図４に示すようにパイロジェニック酸化で９ｎｍ程度のゲート酸化膜１１１を成長させた後、フォトリソグラフィーを用いて入出力回路用のＭＯＳトランジスタ領域にレジストを残し、続いてＢＨＦによるウエットエッチングをした後、酸素プラズマアッシングを用いてレジストを除去することで、入出力回路用のＭＯＳトランジスタ領域にゲート酸化膜１１１を残し、図５のような形状を形成する。ここで、入出力回路にかかる電圧は内部回路にかかる電圧より高く、入出力回路用のＭＯＳトランジスタは最大定格を高く設定する必要がある。
【００４２】
次に、図６に示すようにＲＴＰ法で３ｎｍ程度のゲート酸窒化膜１１２を成長させ、続いて２００ｎｍ程度のアンドープポリシリコン膜１１３を減圧ＣＶＤ法で堆積させる。
【００４３】
次に、図７に示すようにフォトリソグラフィーを用いてＮチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、ドーズ量が５×１０１５ｃｍ−２程度、加速エネルギーが１０〜１５ｋｅＶで燐をイオン注入した後、酸素プラズマアッシングを用いてレジストを除去し、Ｎ型のゲートポリシリコン膜１１４を形成する。続いて、図８に示すようにフォトリソグラフィーを用いてＰチャネルＭＯＳトランジスタ形成領域を開口すると同時にＨＢＴ形成領域を開口したレジストをマスクにドーズ量が３×１０１５ｃｍ−２程度、加速エネルギーが５ｋｅＶでボロンをイオン注入した後、酸素プラズマアッシングを用いてレジストを除去し、Ｐ型のポリシリコン膜１１５を形成する。
【００４４】
次に、フォトリソグラフィーによりゲートポリシリコン電極を形成する領域にレジストを残し、このレジストをマスクにして前記ポリシリコン膜１１３、１１４および１１５を異方性エッチングした後、レジストを除去し図９に示すようにＮチャネルＭＯＳトランジスタのゲート電極１１６およびＰチャネルＭＯＳトランジスタのゲート電極１１７を形成する。ここで、ポリシリコン膜１１３、１１４および１１５のエッチングはＨＢｒと塩素系の混合ガスを用いた。
【００４５】
この時、ＨＢＴ形成領域のポリシリコン膜１１５はＰ型に注入されていることにより、ＨＢＴ形成領域のポリシリコン膜１１５をエッチングして除去する際のポリシリコン膜のエッチングレートは、ポリシリコン膜がアンドープまたはＮ型注入されている場合に比べて１／２〜１／３に遅くできているため、バイポーラ領域上の前記ポリシリコン膜１１５を除去する際のストッパ膜となる下地絶縁膜１１２が、前記ポリシリコン膜１１５のエッチングガスに曝される時間が短くなり、前記下地絶縁膜１１２のエッチング量を減らすことができる。従って、前記ポリシリコン膜１１５のエッチングにおける対ＳｉＯ２選択比（ポリシリコンに対するＳｉＯ２の選択比）の低下などのエッチング変動により、バイポーラトランジスタの活性領域として動作するＮ型エピタキシャル層１０２がエッチングされるのを抑え、ＨＢＴの電気特性の安定化を図ることができる。
【００４６】
次に、図１０に示すようにフォトリソグラフィーとイオン注入を用いて、ＮチャネルＭＯＳトランジスタにライトドープドドレイン層１１８、１１９を、ＰチャネルＭＯＳトランジスタにライトドープドドレイン層１２０、１２１を形成した後、１００ｎｍ程度の酸化膜１２２を減圧ＣＶＤ法で堆積させる。
【００４７】
次に、図１１に示すように前記酸化膜１２２を異方性エッチングし、ＭＯＳトランジスタのゲート電極側壁にサイドウォール１２３を形成する。
【００４８】
次に、図１２に示すようにフォトリソグラフィーとイオン注入を用いて、ＮチャネルＭＯＳトランジスタのソース層およびドレイン層１２４、１２５を、ＰチャネルＭＯＳトランジスタのソース層およびドレイン層１２６、１２７を形成し、続いて例えば温度が１０００℃程度、時間が１０〜１５秒程度の熱処理をして前記ソース層およびドレイン層を活性化させる。
【００４９】
次に、図１３に示すように約５０ｎｍの酸化膜１２８を減圧ＣＶＤ法で堆積させ、続いて約１００ｎｍのポリシリコン膜１２９を減圧ＣＶＤ法で堆積させる。
【００５０】
次に、図１４に示すようにフォトリソグラフィーを用いてＨＢＴ形成領域を開口したレジストをマスクに前記ポリシリコン膜１２９をエッチングした後、酸素プラズマアッシングを用いてレジストを除去し、続いて前記ポリシリコン膜をエッチングした領域の露出している前記酸化膜１２８をＢＨＦにより除去し、ＨＢＴ形成領域のＮ型シリコン表面を露出させる。
【００５１】
次に、図１５に示すようにＵＨＶ−ＣＶＤ法によりＳｉ／Ｓｉ１−ＸＧｅＸ層１３０（ａ）およびポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜１３０（ｂ）を堆積する。この時、Ｓｉ１−ＸＧｅＸ層にはボロンが導入されてＰ型になっている。
【００５２】
次に、図１６に示すように膜厚が約３０ｎｍの酸化膜１３１を減圧ＣＶＤ法により堆積した後、フォトリソグラフィーを用いてＨＢＴのエミッタ領域を開口したレジストをマスクに前記酸化膜１３１をＢＨＦによりエッチングして除去し、続いて酸素プラズマアッシングを用いてレジストを除去する。
【００５３】
次に、図１７に示すように膜厚が３００ｎｍ程度で濃度が１〜５×１０２０ｃｍ−３程度のＮ＋型ポリシリコン膜１３２を減圧ＣＶＤ法により堆積する。続いて、フォトリソグラフィーにより所定の領域を開口したレジストをマスクにして前記ポリシリコン膜１３２を異方性エッチングし、続いて前記酸化膜１３１をエッチングした後に酸素プラズマアッシングを用いてレジストを除去し、ＨＢＴのエミッタポリシリコン電極１３３を形成する。この時ＭＯＳトランジスタ領域の前記ポリシリコン膜１３２および前記酸化膜１３１はエッチングにより除去される。
【００５４】
次に、図１８に示すように、フォトリソグラフィーにより所定の領域を開口したレジストをマスクにして前記ポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜１３０（ｂ）をエッチングしてパターニングし、ＨＢＴの外部ベース電極１３４を形成する。この時ＭＯＳトランジスタ領域の前記ポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜１３０（ｂ）および前記ポリシリコン膜１２９はエッチングにより除去される。
【００５５】
次に、図１９に示すように、厚さが約３０〜１００ｎｍ程度の酸化膜を減圧ＣＶＤ法により堆積した後、温度が９００℃程度、時間が１０〜１５秒程度の熱処理をして前記エミッタポリシリコン電極１３３からエミッタ層１３５をベース中に拡散させる。続いて、前記酸化膜を異方性エッチングし、ＨＢＴのエミッタポリシリコン電極側壁にサイドウォール１３６を形成する。この時、ＨＢＴのエミッタポリシリコン電極１３３表面、外部ベース電極１３４表面、Ｎ＋型コレクタ引き出し層１０８表面、ＭＯＳトランジスタのソースドレイン１２４、１２５、１２６、１２７表面およびゲートポリシリコン電極１１６、１１７表面は、シリコン表面が露出している状態である。
【００５６】
次に、Ｃｏをスパッタリングし、アニールをした後に、Ｃｏ未反応層を除去し、続いてアニールを実施することによりＣｏシリサイド層１３７を形成する。続いて、層間絶縁膜１３８を堆積した後に、前記層間絶縁膜１３８を貫通してＨＢＴのエミッタポリシリコン電極１３３、外部ベース電極１３４、Ｎ＋型コレクタ引き出し層１０８、ＭＯＳトランジスタのソースドレイン１２４、１２５、１２６、１２７およびゲートポリシリコン電極１１６、１１７上の各前記Ｃｏシリサイド層１３７に到達する接続孔を形成する。そして、各接続孔内にＷ膜を埋め込んでＷプラグ１３９を形成した後に、アルミニウム合金膜をスパッタリングし、所定の領域を開口したレジストをマスクにしてパターニングし、各Ｗプラグ１３９に接続され、層間絶縁膜１３８の上に延びる金属配線１４０を形成し、図２０に示すようなＢｉＣＭＯＳデバイスが形成される。１５１はＮＰＮトランジスタ、１５２は内部回路用のＣＭＯＳトランジスタ、１５３は入出力回路用のＣＭＯＳトランジスタを構成している。
【００５７】
以上の様な製造方法によると、ＨＢＴ形成領域のポリシリコン膜１１５はＰ型に形成されていることにより、ＨＢＴ形成領域のポリシリコン膜１１５をエッチングして除去する際のポリシリコン膜のエッチングレートは、ポリシリコン膜がアンドープまたはＮ型に形成されている場合に比べて１／２〜１／３に遅くできているため、バイポーラ領域上の前記ポリシリコン膜１１５を除去する際のエッチングストッパ膜となる下地絶縁膜１１２が、前記ポリシリコン膜１１５のエッチングガスに曝される時間が短くなり、前記下地絶縁膜１１２のエッチング量を減らすことができる。従って、前記ポリシリコン膜１１５のエッチングにおける対ＳｉＯ２選択比の低下などのエッチング変動により、バイポーラトランジスタの活性領域として動作するＮ型エピタキシャル層１０２がエッチングされるのを抑え、ＨＢＴの電気特性の安定化を図ることができるので、安定したバイポーラトランジスタとＭＯＳトランジスタを同一基板上に形成することができる。
【００５８】
更に、ＨＢＴ形成領域のポリシリコン膜１１５は、ＰチャネルＭＯＳトランジスタのＰ型ゲート電極を形成するために使うマスクおよびイオン注入工程を使って一度に形成できており、マスク枚数を増やすことなく安定したバイポーラトランジスタとＭＯＳトランジスタを同一基板上に形成することができる。
【００５９】
（第２の実施形態）
以下、図面を参照しながら、本発明の第２の実施形態について詳細に説明する。図２１〜図４０は、第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図である。
【００６０】
まず、図２１に示すように（００１）面を主面とするＰ型シリコン基板２０１の上部にＮ型不純物をドープしながらシリコン単結晶層２０２をエピタキシャル成長させる。続いて、エピタキシャル層２０２の表面にフォトリソグラフィーを用いてＮ型のレトログレードウェルを形成する領域を開口したレジストをマスクに、砒素のイオンを注入して、ＨＢＴ形成領域に深さ約１μｍのＮ型のレトログレードウェル２０３を形成する。
【００６１】
次に、図２２に示すように素子分離として、シリコン酸化膜が埋め込まれたシャロートレンチ２０４と、アンドープポリシリコン膜２０６およびこれを取り囲むシリコン酸化膜２０７により構成されるディープトレンチ２０５とを形成する。各トレンチ２０４、２０５の深さは、それぞれ０．３５μｍ、２μｍ程度である。
【００６２】
次に、Ｎ＋型コレクタ引き出し層形成領域を開口したレジストをマスクに、燐イオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。
【００６３】
次に、フォトリソグラフィーを用いてＮチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、ボロンのイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。続いてフォトリソグラフィーを用いてＰチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、燐のイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。続いて、温度が８５０℃程度で３０分程度の熱処理を行って、Ｎ＋型コレクタ引き出し層２０８、Ｐ型のウェル２０９およびＮ型のウェル２１０を形成する。以上により、図２３のような形状を形成する。
【００６４】
次に、図２４に示すようにパイロジェニック酸化で９ｎｍ程度のゲート酸化膜２１１を成長させた後、フォトリソグラフィーを用いて入出力回路用のＭＯＳトランジスタ領域にレジストを残すと同時にＨＢＴ形成領域にレジストを残し、続いてＢＨＦによるウエットエッチングをした後、酸素プラズマアッシングを用いてレジストを除去することで、入出力回路用のＭＯＳトランジスタ領域およびＨＢＴ形成領域にゲート酸化膜２１１を残し、図２５のような形状を形成する。ここで、入出力回路にかかる電圧は内部回路にかかる電圧より高く、入出力回路用のＭＯＳトランジスタは最大定格を高く設定する必要がある。
【００６５】
次に、図２６に示すようにＲＴＰ法で３ｎｍ程度のゲート酸窒化膜２１２を成長させ、続いて２００ｎｍ程度のアンドープポリシリコン膜２１３を減圧ＣＶＤ法で堆積させる。
【００６６】
次に、図２７に示すようにフォトリソグラフィーを用いてＮチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、ドーズ量が５×１０１５ｃｍ−２程度、加速エネルギーが１０〜１５ｋｅＶで燐をイオン注入した後、酸素プラズマアッシングを用いてレジストを除去し、Ｎ型のゲートポリシリコン膜２１４を形成する。続いて、図２８に示すようにフォトリソグラフィーを用いてＰチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクにドーズ量が３×１０１５ｃｍ−２程度、加速エネルギーが５ｋｅＶでボロンをイオン注入した後、酸素プラズマアッシングを用いてレジストを除去し、Ｐ型のポリシリコン膜２１５を形成する。ここで、更にＨＢＴの特性の安定化を図るために、前記のフォトリソグラフィーを用いてＰチャネルＭＯＳトランジスタ形成領域にレジストを開口する際に、同時にＨＢＴ形成領域にレジストを開口しＨＢＴ形成領域のポリシリコン膜をＰ型化してもよい。
【００６７】
次に、フォトリソグラフィーによりゲートポリシリコン電極を形成する領域にレジストを残し、このレジストをマスクにして前記ポリシリコン膜２１３、２１４および２１５を異方性エッチングした後、レジストを除去し図２９に示すようにＮチャネルＭＯＳトランジスタのゲート電極２１６およびＰチャネルＭＯＳトランジスタのゲート電極２１７を形成する。ここで、ポリシリコン膜２１３、２１４および２１５のエッチングはＨＢｒと塩素系の混合ガスを用いた。
【００６８】
この時、ＭＯＳトランジスタのゲート電極として使用するポリシリコン膜をエッチングしてＭＯＳトランジスタのゲート電極２１６、２１７を形成し、同時にＨＢＴ形成領域のポリシリコン膜２１３を除去するエッチングの際、ＨＢＴ形成領域のエッチングストッパ膜として作用する絶縁膜２１１は、内部回路用のＭＯＳトランジスタ２５２より耐圧の高い入出力回路用のＭＯＳトランジスタ２５３のゲート絶縁膜と共用して厚く形成できているため、ＨＢＴの活性領域として動作するＮ型エピタキシャル層がエッチングされるのを抑え、特性の安定化を図ることができるので、安定したＨＢＴとＭＯＳトランジスタを同一基板上に形成することができる。加えて、図２８のＨＢＴ形成領域のポリシリコン膜２１３をＰ型化してポリシリコン膜２１５にしておけば、本発明の第１の実施形態で述べたような理由から、更にＨＢＴの電気特性の安定化を図ることができる。
【００６９】
次に、図３０に示すようにフォトリソグラフィーとイオン注入を用いて、ＮチャネルＭＯＳトランジスタにライトドープドドレイン層２１８、２１９を、ＰチャネルＭＯＳトランジスタにライトドープドドレイン層２２０、２２１を形成した後、１００ｎｍ程度の酸化膜２２２を減圧ＣＶＤ法で堆積させる。
【００７０】
次に、図３１に示すように前記酸化膜２２２を異方性エッチングし、ＭＯＳトランジスタのゲート電極側壁にサイドウォール２２３を形成する。
【００７１】
次に、図３２に示すようにフォトリソグラフィーとイオン注入を用いて、ＮチャネルＭＯＳトランジスタのソース層およびドレイン層２２４、２２５を、ＰチャネルＭＯＳトランジスタのソース層およびドレイン層２２６、２２７を形成し、続いて例えば温度が１０００℃程度、時間が１０〜１５秒程度の熱処理をして前記ソース層およびドレイン層を活性化させる。
【００７２】
次に、図３３に示すように約５０ｎｍの酸化膜２２８を減圧ＣＶＤ法で堆積させ、続いて約１００ｎｍのポリシリコン膜２２９を減圧ＣＶＤ法で堆積させる。
【００７３】
次に、図３４に示すようにフォトリソグラフィーを用いてＨＢＴ形成領域を開口したレジストをマスクに前記ポリシリコン膜２２９をエッチングした後、酸素プラズマアッシングを用いてレジストを除去し、続いて前記ポリシリコン膜をエッチングした領域の露出している前記酸化膜２２８をＢＨＦにより除去し、ＨＢＴ形成領域のＮ型シリコン表面を露出させる。
【００７４】
次に、図３５に示すようにＵＨＶ−ＣＶＤ法によりＳｉ／Ｓｉ１−ＸＧｅＸ層２３０（ａ）およびポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜２３０（ｂ）を堆積する。この時、Ｓｉ１−ＸＧｅＸ層にはボロンが導入されてＰ型になっている。
【００７５】
次に、図３６に示すように膜厚が約３０ｎｍの酸化膜２３１を減圧ＣＶＤ法により堆積した後、フォトリソグラフィーを用いてＨＢＴのエミッタ領域を開口したレジストをマスクに前記酸化膜２３１をＢＨＦによりエッチングして除去し、続いて酸素プラズマアッシングを用いてレジストを除去する。
【００７６】
次に、図３７に示すように膜厚が３００ｎｍ程度で濃度が１〜５×１０２０ｃｍ−３程度のＮ＋型ポリシリコン膜２３２を減圧ＣＶＤ法により堆積する。続いて、フォトリソグラフィーにより所定の領域を開口したレジストをマスクにして前記ポリシリコン膜２３２を異方性エッチングし、続いて前記酸化膜２３１をエッチングした後に酸素プラズマアッシングを用いてレジストを除去し、ＨＢＴのエミッタポリシリコン電極２３３を形成する。この時ＭＯＳトランジスタ領域の前記ポリシリコン膜２３２および前記酸化膜２３１はエッチングにより除去される。
【００７７】
次に、図３８に示すように、フォトリソグラフィーにより所定の領域を開口したレジストをマスクにして前記ポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜２３０（ｂ）をエッチングしてパターニングし、ＨＢＴの外部ベース電極２３４を形成する。この時ＭＯＳトランジスタ領域の前記ポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜２３０（ｂ）および前記ポリシリコン膜２２９はエッチングにより除去される。
【００７８】
次に、図３９に示すように、厚さが約３０〜１００ｎｍ程度の酸化膜を減圧ＣＶＤ法により堆積した後、温度が９００℃程度、時間が１０〜１５秒程度の熱処理をして前記エミッタポリシリコン電極２３３からエミッタ層２３５をベース中に拡散させる。続いて、前記酸化膜を異方性エッチングし、ＨＢＴのエミッタポリシリコン電極側壁にサイドウォール２３６を形成する。この時、ＨＢＴのエミッタポリシリコン電極２３３表面、外部ベース電極２３４表面、Ｎ＋型コレクタ引き出し層２０８表面、ＭＯＳトランジスタのソースドレイン２２４、２２５、２２６、２２７表面およびゲートポリシリコン電極２１６、２１７表面は、シリコン表面が露出している状態である。
【００７９】
次に、Ｃｏをスパッタリングし、アニールをした後に、Ｃｏ未反応層を除去し、続いてアニールを実施することによりＣｏシリサイド層２３７を形成する。続いて、層間絶縁膜２３８を堆積した後に、前記層間絶縁膜２３８を貫通してＨＢＴのエミッタポリシリコン電極２３３、外部ベース電極２３４、Ｎ＋型コレクタ引き出し層２０８、ＭＯＳトランジスタのソースドレイン２２４、２２５、２２６、２２７およびゲートポリシリコン電極２１６、２１７上の各前記Ｃｏシリサイド層２３７に到達する接続孔を形成する。そして、各接続孔内にＷ膜を埋め込んでＷプラグ２３９を形成した後に、アルミニウム合金膜をスパッタリングし、所定の領域を開口したレジストをマスクにしてパターニングし、各Ｗプラグ２３９に接続され、層間絶縁膜２３８の上に延びる金属配線２４０を形成し、図４０に示すようなＢｉＣＭＯＳデバイスが形成される。２５１はＮＰＮトランジスタ、２５２は内部回路用のＣＭＯＳトランジスタ、２５３は入出力回路用のＣＭＯＳトランジスタを構成している。
【００８０】
以上の様な製造方法によると、ＨＢＴ形成領域のポリシリコン膜２１３または前記ポリシリコン膜をＰ型化した場合にはポリシリコン膜２１５をエッチングして除去する際、エッチングストッパ膜として作用する絶縁膜２１１は、内部回路用のＭＯＳトランジスタ２５２より耐圧の高い入出力回路用のＭＯＳトランジスタ２５３のゲート絶縁膜と共用して厚く形成できているため、ＨＢＴの活性領域として動作するＮ型エピタキシャル層がエッチングされるのを抑え、ＨＢＴの電気特性の安定化を図ることができるので、安定したＨＢＴとＭＯＳトランジスタを同一基板上に形成することができる。
【００８１】
更に、ＨＢＴ形成領域のポリシリコン膜２１３をＰ型化してポリシリコン膜２１５にしておく場合には、本発明の第１の実施形態で述べたような理由から、更にＨＢＴの特性の安定化を図ることができる。
【００８２】
尚、本実施形態ではＭＯＳ型素子にＭＯＳトランジスタを用いて説明したが、これに代えてＭＯＳ型バリキャップなどのＭＯＳ型容量素子を用いた場合にも本発明の効果は得られる。
【００８３】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置の製造方法によれば、ＨＢＴ形成領域上の半導体膜を除去する際に、ＨＢＴの活性領域として動作するエピタキシャル層がエッチングされるのを抑え、ＨＢＴの電気特性の安定化を図ることができる。更に、マスク枚数を増やすことなく安定したＨＢＴとＭＯＳトランジスタを同一基板上に形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図４】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図５】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図６】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図７】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図８】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図９】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１０】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１１】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１２】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１３】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１４】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１５】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１６】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１７】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１８】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図１９】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２０】本発明の第１の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２１】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２２】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２３】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２４】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２５】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２６】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２７】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２８】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図２９】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３０】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３１】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３２】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３３】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３４】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３５】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３６】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３７】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３８】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図３９】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図４０】本発明の第２の実施形態の半導体集積回路装置の製造方法を示す工程断面図
【図４１】従来の半導体集積回路装置の製造方法を示す工程断面図
【図４２】従来の半導体集積回路装置の製造方法を示す工程断面図
【図４３】従来の半導体集積回路装置の製造方法を示す工程断面図
【図４４】従来の半導体集積回路装置の製造方法を示す工程断面図
【図４５】従来の半導体集積回路装置の製造方法を示す工程断面図
【図４６】従来の半導体集積回路装置の製造方法を示す工程断面図
【図４７】従来の半導体集積回路装置の製造方法を示す工程断面図
【図４８】従来の半導体集積回路装置の製造方法を示す工程断面図
【図４９】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５０】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５１】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５２】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５３】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５４】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５５】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５６】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５７】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５８】従来の半導体集積回路装置の製造方法を示す工程断面図
【図５９】従来の半導体集積回路装置の製造方法を示す工程断面図
【図６０】従来の半導体集積回路装置の製造方法を示す工程断面図
【符号の説明】
１、１０１、２０１  Ｐ型シリコン基板
２、１０２、２０２  シリコン単結晶層
３、１０３、２０３  レトログレードウェル
４、１０４、２０４  シャロートレンチ
５、１０５、２０５  ディープトレンチ
６、１０６、２０６  アンドープポリシリコン膜
７、１０７、２０７  シリコン酸化膜
８、１０８、２０８  Ｎ＋型コレクタ引き出し層
９、１０９、２０９  Ｐ型ウェル
１０、１１０、２１０  Ｎ型ウェル
１１、１１１、２１１  ゲート酸化膜
１２、１１２、２１２  ゲート酸窒化膜
１３、１１３、２１３  アンドープポリシリコン膜
１４、１１４、２１４  Ｎ型ポリシリコン膜
１５、１１５、２１５  Ｐ型ポリシリコン膜
１６、１１６、２１６  ＮチャネルＭＯＳトランジスタのゲート電極
１７、１１７、２１７  ＰチャネルＭＯＳトランジスタのゲート電極
１８、１１８、２１８  ＮチャネルＭＯＳトランジスタのライトドープドドレイン層
１９、１１９、２１９  ＮチャネルＭＯＳトランジスタのライトドープドドレイン層
２０、１２０、２２０  ＰチャネルＭＯＳトランジスタのライトドープドドレイン層
２１、１２１、２２１  ＰチャネルＭＯＳトランジスタのライトドープドドレイン層
２２、１２２、２２２  酸化膜
２３、１２３、２２３  サイドウォール
２４、２５、１２４、１２５、２２４、２２５  ＮチャネルＭＯＳトランジスタのソース層およびドレイン層
２６、２７、１２６、１２７、２２６、２２７  ＰチャネルＭＯＳトランジスタのソース層およびドレイン層
２８、１２８、２２８  酸化膜
２９、１２９、２２９  ポリシリコン膜
３０（ａ）、１３０（ａ）、２３０（ａ）  Ｓｉ／Ｓｉ１−ＸＧｅＸ層
３０（ｂ）、１３０（ｂ）、２３０（ｂ）  ポリＳｉ／ポリＳｉ１−ＸＧｅＸ膜
３１、１３１、２３１  酸化膜
３２、１３２、２３２  Ｎ＋型ポリシリコン膜
３３、１３３、２３３  エミッタポリシリコン電極
３４、１３４、２３４  外部ベース電極
３５、１３５、２３５  エミッタ層
３６、１３６、２３６  サイドウォール
３７、１３７、２３７  Ｃｏシリサイド層
３８、１３８、２３８  層間絶縁膜
３９、１３９、２３９  Ｗプラグ
４０、１４０、２４０  アルミニウム金属配線
５１、１５１、２５１  ＮＰＮトランジスタ
５２、１５２、２５２  内部回路用のＣＭＯＳトランジスタ
５３、１５３、２５３  入出力回路用のＣＭＯＳトランジスタ
【図１】
2004289080.tif 000003
【図２】
2004289080.tif 000004
【図３】
2004289080.tif 000005
【図４】
2004289080.tif 000006
【図５】
2004289080.tif 000007
【図６】
2004289080.tif 000008
【図７】
2004289080.tif 000009
【図８】
2004289080.tif 000010
【図９】
2004289080.tif 000011
【図１０】
2004289080.tif 000012
【図１１】
2004289080.tif 000013
【図１２】
2004289080.tif 000014
【図１３】
2004289080.tif 000015
【図１４】
2004289080.tif 000016
【図１５】
2004289080.tif 000017
【図１６】
2004289080.tif 000018
【図１７】
2004289080.tif 000019
【図１８】
2004289080.tif 000020
【図１９】
2004289080.tif 000021
【図２０】
2004289080.tif 000022
【図２１】
2004289080.tif 000023
【図２２】
2004289080.tif 000024
【図２３】
2004289080.tif 000025
【図２４】
2004289080.tif 000026
【図２５】
2004289080.tif 000027
【図２６】
2004289080.tif 000028
【図２７】
2004289080.tif 000029
【図２８】
2004289080.tif 000030
【図２９】
2004289080.tif 000031
【図３０】
2004289080.tif 000032
【図３１】
2004289080.tif 000033
【図３２】
2004289080.tif 000034
【図３３】
2004289080.tif 000035
【図３４】
2004289080.tif 000036
【図３５】
2004289080.tif 000037
【図３６】
2004289080.tif 000038
【図３７】
2004289080.tif 000039
【図３８】
2004289080.tif 000040
【図３９】
2004289080.tif 000041
【図４０】
2004289080.tif 000042
【図４１】
2004289080.tif 000043
【図４２】
2004289080.tif 000044
【図４３】
2004289080.tif 000045
【図４４】
2004289080.tif 000046
【図４５】
2004289080.tif 000047
【図４６】
2004289080.tif 000048
【図４７】
2004289080.tif 000049
【図４８】
2004289080.tif 000050
【図４９】
2004289080.tif 000051
【図５０】
2004289080.tif 000052
【図５１】
2004289080.tif 000053
【図５２】
2004289080.tif 000054
【図５３】
2004289080.tif 000055
【図５４】
2004289080.tif 000056
【図５５】
2004289080.tif 000057
【図５６】
2004289080.tif 000058
【図５７】
2004289080.tif 000059
【図５８】
2004289080.tif 000060
【図５９】
2004289080.tif 000061
【図６０】
2004289080.tif 000062