(57)【要約】      （修正有）【課題】多様化するＦＥＣフレーム構成にも柔軟に対応するデータの速度変換処理を可能とする光信号伝送システムにおけるフレーム信号の送信及び受信側装置を提供する。【解決手段】書込み及び読出しが同時に可能の速度変換用メモリと、書込みアドレスを出力するライト制御部と、読出しアドレスを出力するリード制御部と、速度変換用メモリから読出される主信号データにヘッダと、誤り訂正符号を付加してフレーム信号を生成するフレーム生成部と、書込みアドレスと読出しアドレスを比較し、速度変換用メモリの残量を求め、フレーム生成部で生成されるフレーム信号に対するスタッフ動作の要否を判定するスタッフ判定回路と、更に、自走発振器を有し、フレーム生成部は、スタッフ判定回路の判定出力に従って、フレーム信号のヘッダにスタッフ動作の有無情報を挿入し、リード制御部は、自走発振器から出力されるクロックに対応して読出しアドレスを出力する。【選択図】図２
2004289326.tif 000002
【特許請求の範囲】
【請求項１】
光信号伝送システムにおけるフレーム信号の送信側装置において、
書き込み及び読み出しが同時に可能の速度変換用メモリと、
前記速度変換用メモリに主信号データを書き込むための書き込みアドレスを出力するライト制御部と、
前記速度変換用メモリから前記主信号データを読み出すための読み出しアドレスを出力するリード制御部と、
前記速度変換用メモリから読み出される前記主信号データにヘッダと、誤り訂正符号を付加してフレーム信号を生成するフレーム生成部と、
前記ライト制御部及びリード制御部から出力される書き込みアドレスと読み出しアドレスを比較し、前記速度変換用メモリの残量を求め、前記フレーム生成部で生成されるフレーム信号に対するスタッフ動作の要否を判定するスタッフ判定回路と、
更に、自走発振器を有し、
前記フレーム生成部は、前記スタッフ判定回路の判定出力に従って、前記フレーム信号のヘッダにスタッフ動作の有無情報を挿入し、前記リード制御部は、前記自走発振器から出力されるクロックに対応して前記読み出しアドレスを出力する
ことを特徴とするフレーム信号の送信側装置。
【請求項２】
請求項１において、
前記スタッフ判定回路は、前記速度変換用メモリの最大容量と最多残量推移値との間に＋方向閾値を設け、前記速度変換用メモリの０容量と最小残量推移位置との間に−方向閾値を設け、前記速度変換用メモリの残量が、前記＋方向閾値を越えた時にスタッフを増加するように制御し、更に前記−方向閾値以下の時にスタッフを減少するように制御することを特徴とするフレーム信号の送信側装置。
【請求項３】
請求項２において、
更に、前記スタッフ判定回路は、前記速度変換用メモリの最大容量と前記＋方向閾との間に＋アラーム閾値を設け、前記速度変換用メモリの０容量と前記−方向閾との間に−アラーム閾値を設け、前記速度変換用メモリの残量が、前記＋方向アラーム閾値を越えた時及び、前記−方向アラーム閾値以下の時にアラームを出力することを特徴とするフレーム信号の送信側装置。
【請求項４】
請求項３において、
前記スタッフ判定回路が、アラームを出力する時は、前記フレーム生成部において、前記フレーム信号のヘッダにスタッフ動作の有無情報の挿入を行なわないようにしたことを特徴とするフレーム信号の送信側装置。
【請求項５】
光信号伝送システムにおけるフレーム信号の受信側装置において、
書き込み及び読み出しが同時に可能の速度変換用メモリと、
前記速度変換用メモリにフレーム信号を書き込むための書き込みクロックを出力するライト制御部と、
前記速度変換用メモリからフレーム信号を読み出すための読み出しクロックを出力するリード制御部と、
前記ライト制御部及びリード制御部から出力される書き込みクロックと読み出しクロックの位相差を求める位相比較器と、
前記位相比較器の出力に応じて発振周波数を変更制御される発振器を有し、
前記リード制御部は、前記発振器の発振出力に対応する周波数のクロックを出力することを特徴とするフレーム信号の受信側装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光信号伝送システムにおけるフレーム信号の速度変換処理を行なう送信側及び受信側装置に関する。特に、低速フレーム信号に、受信側で誤り訂正を可能とするチェックビットを付加して高速フレーム信号を構成する際のフレーム信号の速度変換処理方法に関する。
【０００２】
【従来の技術】
近年、光信号伝送システムにおいて、誤り訂正機能（ＦＥＣ：Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）の向上が図られるなか、多様化する誤り訂正機能を付加したフレーム（以下ＦＥＣフレームという）  構成に柔軟に対応し、かつ入力側のクロックに従属同期することなくデータの速度変換処理を可能とするクロック乗せ換え方式（スタッフ制御方式）が求められている。
【０００３】
速度変換処理の方法として、ＦＥＣフレームを構成する際に入力側クロック周波数へ出力側のクロック周波数を同期させる方式（以下、従属同期という）がある（例えば、特許文献１参照）。
【０００４】
図１は従来のクロック乗せ換え方式を採用する光信号伝送システムであって、前記特許文献１に記載の構成と類似の概念構成を示す図である。かかる図１により以下にクロック乗せ換え方式の動作を説明する。
【０００５】
図１において、受信される光信号は、図示しない光／電気変換器において電気信号に変換され、ＳＤＨ信号（ＳＤＨ  Ｆｒａｍｅ  ：ＳＤＨフレーム）とラインクロック信号（ＳＤＨ  Ｌｉｎｅ  ＣＬＫ）が得られる。
【０００６】
ＳＤＨ信号は、ラインクロック信号に同期してＳＤＨ終端回路１に入力し、そこでＳＤＨフレーム同期検出、オーバヘッド（ＯＨ）終端等の処理が行われる。ＳＤＨ終端回路１の出力は、ラインクロック信号により速度変換メモリ２に書き込まれる。
【０００７】
一方、光信号伝送システム内にクロック発振器３を有し、クロック発振器３から出力される読み出しクロック信号により速度変換メモリ２からＳＤＨ信号が読み出される。このとき、ラインクロック信号より読み出しクロック信号が高速であれば、低速／高速の速度変換が行なわれることになる。
【０００８】
更に、読み出しクロック信号をラインクロック信号に同期させるために、ラインクロック信号を１／ｎ分周器４により１／ｎに分周し、読み出しクロック信号を１／ｍ分周器４により１／ｍに分周し、これらの位相差を位相比較器６により求める。
【０００９】
次いで、位相比較器６の位相差出力をクロック発振器３に入力する。クロック発振器３は、出力周波数に対し、入力される位相差の大きさに対応する周波数シフトを行なう。これにより、ラインクロック信号に従属同期された読み出しクロック信号により、速度変換されたＳＤＨ信号が速度変換メモリ２から読み出される。
【００１０】
速度変換メモリ２から読み出されたＳＤＨ信号は、更に、ＦＥＣフレーム生成部７に入力し、ここで、オーバヘッドＯＨ及び誤り訂正用チェックビットＥＣＣが付加されたＦＥＣフレームに構成され出力される。このＦＥＣフレームは、更に図示しない電気／光変換器により光信号に変換されて、次段の光信号伝送システムに向けて送り出される。
【００１１】
【特許文献１】
特開平５−３７４８２号公報
【００１２】
【発明が解決しようとする課題】
このような従属同期においては、光入力信号の異常により以下のような障害の発生が指摘される。
【００１３】
第１に、光入力信号のレベル劣化により、光／電気変換器においてクロック抽出が良好に行えず、抽出クロック周波数が大きくずれる問題が発生する。この問題を防ぐために、光入力信号断の検出やＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）／ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）のフレーム同期外れを検出し、装置内の自走クロックに乗せかえるという処理により対応が行なわれる。
【００１４】
しかし、フレーム同期外れに対する警報検出までの期間は、回線から抽出した周波数ずれが発生しているクロックに依存した動作が行なわれることになる。これにより、装置内のクロック乗せ換え回路において、クロック同期外れを発生し、装置出力の伝送速度が不安定となり、受信側ではクロック抽出異常を発生し、主信号エラー発生やフレーム同期外れを誘発する恐れが存在していた。
【００１５】
また、クロック同期外れにより、速度変換用のメモリが制御不可の状態になるために、光信号復旧時にメモリや制御回路の初期化を行なう必要があった。このことは、光信号復旧から装置の正常動作までの時間が、毎回装置の初期立上げ時と同等の時間を必要とするために、光入力信号異常が短い時間の場合は、回線断時間の延伸を引き起こしていた。
【００１６】
したがって、本発明の目的は、今後多様化するＦＥＣフレーム構成にも柔軟に対応することが可能となり、また入力側クロック信号に従属同期する（影響を受ける）ことなくデータの速度変換処理を可能とする光信号伝送システムにおけるフレーム信号の送信及び受信側装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記の課題を達成する本発明に従うフレーム信号の送信側装置の第１の態様は、光信号伝送システムにおけるフレーム信号の送信側装置において、書き込み及び読み出しが同時に可能の速度変換用メモリと、前記速度変換用メモリに主信号データを書き込むための書き込みアドレスを出力するライト制御部と、前記速度変換用メモリから前記主信号データを読み出すための読み出しアドレスを出力するリード制御部と、前記速度変換用メモリから読み出される前記主信号データにヘッダと、誤り訂正符号を付加してフレーム信号を生成するフレーム生成部と、前記ライト制御部及びリード制御部から出力される書き込みアドレスと読み出しアドレスを比較し、前記速度変換用メモリの残量を求め、前記フレーム生成部で生成されるフレーム信号に対するスタッフ動作の要否を判定するスタッフ判定回路と、更に、自走発振器を有し、前記フレーム生成部は、前記スタッフ判定回路の判定出力に従って、前記フレーム信号のヘッダにスタッフ動作の有無情報を挿入し、前記リード制御部は、前記自走発振器から出力されるクロックに対応して前記読み出しアドレスを出力することを特徴とする。
【００１８】
更に、上記の課題を達成する本発明に従うフレーム信号の送信側装置の第２の態様は、第１の態様において、前記スタッフ判定回路は、前記速度変換用メモリの最大容量と最多残量推移値との間に＋方向閾値を設け、前記速度変換用メモリの０容量と最小残量推移位置との間に−方向閾値を設け、前記速度変換用メモリの残量が、前記＋方向閾値を越えた時にスタッフを増加するように制御し、更に前記−方向閾値以下の時にスタッフを減少するように制御することを特徴とするフレーム信号の送信側装置。
【００１９】
上記の課題を達成する本発明に従うフレーム信号の送信側装置の第３の態様は、第２の態様において、更に、前記スタッフ判定回路は、前記速度変換用メモリの最大容量と前記＋方向閾との間に＋アラーム閾値を設け、前記速度変換用メモリの０容量と前記−方向閾との間に−アラーム閾値を設け、前記速度変換用メモリの残量が、前記＋方向アラーム閾値を越えた時及び、前記−方向アラーム閾値以下の時にアラームを出力することを特徴とする。
【００２０】
上記の課題を達成する本発明に従うフレーム信号の送信側装置の第４の態様は、第３の態様において、前記スタッフ判定回路が、アラームを出力する時は、前記フレーム生成部において、前記フレーム信号のヘッダにスタッフ動作の有無情報の挿入を行なわないようにしたことを特徴とする。
【００２１】
更に、上記の課題を達成する本発明に従うフレーム信号の送信側装置の第５の態様は、第１の態様において、初期状態において、前記ライト制御部における書き込みアドレスを前記速度変換用メモリの最大容量の半分の位置に対応するアドレスとし、前記リード制御部における読み出しアドレスを前記速度変換用メモリの容量０の位置に対応するアドレスとすることを特徴とする。
【００２２】
また、上記の課題を達成する本発明に従うフレーム信号の送信側装置の第６の態様は、第１の態様において、更に、ランダムパターン生成器と、書き込みアドレス監視部を有し、初期状態において、前記書き込みアドレス監視部により前記速度変換用メモリの全アドレスが主信号データの書き込みを完了したことを検出するまで、前記ランダムパターン生成器により生成されるランダムパターンを前記主信号データに変えて出力することを特徴とする。
【００２３】
上記の課題を達成する本発明に従うフレーム信号の送信側装置の第７の態様は、第６の態様において、更に、入力側回線のアラーム状態復旧の監視部を有し、前記監視部によりアラーム状態復旧したことを検出した時は、前記書き込みアドレス監視部により前記速度変換用メモリの全アドレスが主信号データの書き込みを完了したことを検出するまで、前記ランダムパターン生成器により生成されるランダムパターンを前記主信号データに変えて出力することを特徴とする。
【００２４】
上記の課題を達成する本発明に従うフレーム信号の受信側装置の第１の態様は、光信号伝送システムにおけるフレーム信号の受信側装置において、書き込み及び読み出しが同時に可能の速度変換用メモリと、前記速度変換用メモリにフレーム信号を書き込むための書き込みクロックを出力するライト制御部と、前記速度変換用メモリからフレーム信号を読み出すための読み出しクロックを出力するリード制御部と、前記ライト制御部及びリード制御部から出力される書き込みクロックと読み出しクロックの位相差を求める位相比較器と、前記位相比較器の出力に応じて発振周波数を変更制御される発振器を有し、前記リード制御部は、前記発振器の発振出力に対応する周波数のクロックを出力することを特徴とする。
【００２５】
更に、上記の課題を達成する本発明に従うフレーム信号の受信側装置の第２の態様は、第１の受信側装置の態様において、更に、ランダムパターン生成器と、書き込みアドレス監視部を有し、初期状態において、前記書き込みアドレス監視部により前記速度変換用メモリの全アドレスが主信号データの書き込みを完了したことを検出するまで、前記ランダムパターン生成器により生成されるランダムパターンを前記主信号データに変えて出力することを特徴とする。
【００２６】
また、上記の課題を達成する本発明に従うフレーム信号の受信側装置の第３の態様は、第２の受信側装置の態様において、更に、入力側回線のアラーム状態復旧の監視部を有し、前記監視部によりアラーム状態復旧したことを検出した時は、前記書き込みアドレス監視部により前記速度変換用メモリの全アドレスが主信号データの書き込みを完了したことを検出するまで、前記ランダムパターン生成器により生成されるランダムパターンを前記主信号データに変えて出力することを特徴とする。
【００２７】
本発明の特徴は、以下に図面に従い発明される発明の実施の形態例から更に明らかになる。
【００２８】
【発明の実施の形態例】
以下に本発明の実施の形態例を図面に従い説明する。なお、以下に説明する実施の形態例は、本発明の理解のために示されるものであって、本発明の適用がこれに限定されるものではない。
【００２９】
図２は、本発明に従う伝送フレームの速度変換処理方法を適用する光信号伝送システムの構成例ブロック図であり、図２ＡはＦＥＣフレーム送信局側構成を、図２ＢはＦＥＣフレーム受信局側構成を示す図である。ＦＥＣフレーム送信局とＦＥＣフレーム受信局との間は、図示しない光伝送路で接続されている。
【００３０】
図示しないＳＤＨ網に入力側が繋がる図２Ａの送信局において、ＳＤＨ信号は、シリアル／パラレル変換回路２１により処理可能な速度までデータ速度が低減され、ＳＤＨ終端部２２に入力される。ＳＤＨ終端部２２では、ＳＤＨ信号のＳＤＨフレーム同期信号を検出し、オーバヘッド終端を行なう。
【００３１】
ＳＤＨ終端部２２の出力は、ＳＤＨフレームからＦＥＣフレームへの速度変換を行なうＦＩＦＯメモリ２３に入力し、ライト制御部２４の書き込み制御によりＦＩＦＯメモリ２３に格納される。
【００３２】
ここで、図２の実施例では、送信局側（図２Ａ）及び受信局側（図２Ｂ）における速度変換を行なうメモリとして、ＦＩＦＯメモリ２３（３５）を用いているが、要件として書き込み、読み出しが同時に可能なメモリであれば、これに限定されるものではない。以下の実施例においても同様である。
【００３３】
ＦＩＦＯメモリ２３に格納されたＳＤＨフレームは、リード制御部２５により読み出され、ＦＥＣフレーム生成部２６に入力される。ＦＩＦＯ残量算出部２７によりＦＩＦＯメモリ２３へのライト制御部２４からのライトアドレスとリード制御部２５からのリードアドレスの位相差によりＦＩＦＯメモリ２３の残量が検知される。
【００３４】
スタッフ判定部２８は、ＦＩＦＯ残量算出部２７により検知されるＦＩＦＯメモリ２３の残量によりスタッフ動作の要否を判定する。ＦＩＦＯメモリ２３から読み出され、ＦＥＣフレーム生成部２６に入力されたＳＤＨフレームは、ここで主信号データが多重化される。
【００３５】
またスタッフ動作の結果がＦＥＣオーバヘッドに挿入され、ＦＥＣフレームが生成される。生成されたＦＥＣフレーム出力側クロック源（ＯＳＣ）２９からのクロックに従って、パラレル／シリアル変換回路３０によりシリアル信号に変換されて出力される。
【００３６】
上記のように、ＦＥＣフレーム送信側において、速度変換用ＦＩＦＯメモリ２３の残量をＦＩＦＯ残量算出部２７により監視し、スタッフ判定部２８によりリード制御部２５を介して出力レートを調整している。
【００３７】
これにより出力側クロックが入力クロックに追従してしまう問題を回避することが可能である。
【００３８】
ここで、ＦＥＣフレーム生成部２６で生成されるＦＥＣフレームについて説明する。図３は、ＦＥＣフレームの構成例であり、図３Ａは、ＦＥＣフレーム生成部２６で生成されるＦＥＣフレームの構成が、パラレル／シリアル変換回路３０によりシリアル信号に変換されたフレーム構成を示している。ＳＤＨデータ（９．９５Ｇｂｐｓ）Ｉに対して誤り訂正チェックビットＩＩ及び、ＦＥＣオーバヘッド（ＯＨ）ＩＩＩを付加し、１２．０２Ｇｂｐｓのシリアルデータがパラレル／シリアル変換回路３０が出力される。
【００３９】
パラレル／シリアル変換回路３０の出力は、光信号に変換され、光伝送路を通して受信局側に送信される。
【００４０】
図２Ｂに示す受信局において、受信される光信号は電気信号に変換された後に、シリアル／パラレル変換器３１によりパラレル信号に変換され、以降の処理をし易くする。実施例として、図３Ａに示した１２．０２Ｇｂｐｓのシリアルデータが、図３Ｂに示すようにパラレル変換されて、９３．９２ＭＨｚまで速度が低減される。
【００４１】
このように、シリアル／パラレル変換器３１により速度が低減されたＦＥＣフレームは、ＦＥＣフレーム終端部３２に入力される。ここで、ＦＥＣフレームの同期検出、ＦＥＣオーバヘッド終端及び主信号の分離等が行なわれる。
【００４２】
スタッフ検出部３３において、受信ＦＥＣフレームのＦＥＣオーバヘッドからＦＥＣフレーム送信側でのスタッフ動作の有無を検出する。スタッフ検出部３３によるスタッフ動作の有無検出結果に対応して、ライト制御部３４によるＦＩＦＯメモリ３５への受信ＦＥＣフレームの書き込み回数の増減が制御される。
【００４３】
位相比較器３６によりＦＩＦＯメモリ３５の入力クロックと送信側クロックとの位相比較（周波数）を行う。
【００４４】
出力側クロック発振器電圧制御発信器３７は、電圧制御発振器で構成され、ＦＥＣフレームの受信局側における出力側クロック源となる。位相比較器３６の位相差出力に対応するクロック周波数の増減を行なってリード制御部３８の読み出しクロックを制御する。
【００４５】
ＦＩＦＯメモリ３５から出力されるＦＥＣフレームは、次いで、ＳＤＨフレーム生成部３９によりＳＤＨフレーム同期検出を行ない、オーバヘッドＯＨが挿入され、ＳＤＨフレームが生成される。ＳＤＨフレーム生成部３９により生成されたＳＤＨフレームは、パラレル／シリアル変換器４０によりシリアル信号に変換され、接続されるＳＤＨ網に送り出される。
【００４６】
［ＦＥＣフレーム送信側動作］
次に図２ＡのＦＥＣフレームの生成、送信を行う送信局側構成の具体的実施例を図４に示し、その動作を段階に分けて説明する。
【００４７】
図４は、図２Ａの主要部構成のみを対応して示しており、図２ＡにおけるＦＩＦＯメモリ２３として、デュアルポート（ＤＰ）−ＲＡＭを用いている。更に、図４においては、図２ＡにおけるＦＩＦＯ残量算出部２７とスタッフ判定部２８は、スタッフ判定回路２７０として一体で示されている。
【００４８】
一方、図２ＡにおけるＦＥＣフレーム生成部２６を、図４においてはＦＥＣフレーム生成回路２６１とＦＥＣオーバヘッド挿入回路２６２で構成している。
【００４９】
また、図４において、ｉＣＬＫ７８Ｍは、ＳＤＨ回線クロックを分周した７７．７６ＭＨｚクロックである。ｏＣＬＫ９４Ｍは、ＦＥＣフレーム送信側クロックを分周した９３．９２ＭＨｚクロックである。
【００５０】
（１）ＦＩＦＯメモリ２３のリード／ライト制御
ＳＤＨ終端部２２における終端処理後の主信号データを、ＦＩＦＯメモリ２３を用いてＦＥＣフレームに多重する。ここでＦＩＦＯメモリ２３の容量は、ＦＥＣ×１フレーム分の主信号データ量（＝１８４８ｗｏｒｄ／１２８ｂｉｔ）を有している。
【００５１】
主信号データ１２８ビットをｉＣＬＫ７８Ｍクロックにより速度変換用ＦＩＦＯメモリ２３に書き込み、ＦＥＣフレーム生成回路２６１からのデータ挿入タイミング信号に従いｏＣＬＫ９４Ｍクロックに基づきリード制御部２５によりＦＩＦＯメモリ２３からデータの読み出しを行なう。
【００５２】
ここで、図５は、主信号多重位置（スタッフ領域）を示す図である。スタッフ判定回路２７０からスタッフ領域増加（＋）要求が入力された場合は、主信号データ多重位置（スタッフ領域）示す図５Ｂに現されるように、スタッフ（＋）領域ａのタイミングでＦＩＦＯメモリ２３の読み出し（リード）動作を追加する。反対に、スタッフ領域減少（−）要求が入力された場合は、図５Ｃに示されるように、スタッフ（−）領域ｂのタイミングでＦＩＦＯメモリ２３のリード動作を停止する。なお、図５Ａは、スタッフ無しの場合を示している。
【００５３】
（２）スタッフ判定
共にアドレスカウンタであって、１８４８（ｄ）カウンタで構成されるライト制御部２４及びリード制御部２５から、ＦＩＦＯメモリ２３の書き込み（ライト）アドレスおよび読み出し（リード）アドレスが出力される。スタッフ判定回路２７０は、ライト制御部２４及びリード制御部２５から出力されるライトアドレスおよびリードアドレスによりＦＩＦＯメモリ２３のメモリ残量を監視する。
【００５４】
ＦＩＦＯメモリ２３がオーバーフローしそうな場合はスタッフ（＋）要求を、アンダーフローしそうな場合はスタッフ（−）要求をそれぞれリード制御部２５及び、ＦＥＣオーバヘッド（ＯＨ）挿入回路２６２へスタッフ動作の有無を出力する。
【００５５】
初期状態ではＦＩＦＯメモリ２３はアンダーフローとなるため、スタッフ（−）要求が頻繁に発生するが、スタッフ動作を繰り返すことでＦＩＦＯメモリ２３に対するリード／ライトアドレス（残量）は最適な位置に遷移し、自然に出力データレートも安定する。
【００５６】
なお、ＦＥＣフレーム送信側速度変換用ＦＩＦＯメモリ２３の書き込み／読み出し制御において、ライト制御部２４の及びリード制御部２５のアドレスカウンタの初期値をそれぞれ’９２４’（ｄ）および’０’（ｄ）とすることで、初期状態時に頻繁に発生するスタッフ動作を回避することが可能となり、データの出力レートを瞬時に安定させることができる。
【００５７】
（３）ＦＥＣフレーム生成
図５に示した主信号データ領域のタイミング信号をリード制御部２５へ出力する。このタイミング信号に同期してリード制御部２５に与えられるＦＩＦＯメモリ２３のアドレスから読み出される主信号データは、そのまま多重されＦＥＣオーバヘッド挿入回路２６２へ送られる。
【００５８】
（４）ＦＥＣオーバヘッド挿入
スタッフ判定回路２７０からのスタッフ動作有無の情報を図５に示すＦＥＣフレームのオーバヘッド領域（ＦＥＣ  ＯＨ）に挿入し、対向の受信局側へ通知する。また、その他のＦＥＣフレーム同期検出用オーバヘッド等の挿入も行なわれるが、本発明と直接関係しないのでその詳細は記述しない。
【００５９】
［ＦＥＣフレーム受信側動作］
次いで、図２ＢのＦＥＣフレームの受信を行う受信局側構成の具体的実施例を図６に示し、その動作を段階に分けて説明する。
【００６０】
図６において、図２Ｂの構成と比較すると、図２ＢにおけるＦＥＣフレーム終端部３２は、ＦＥＣフレーム同期検出部３２０、ＦＥＣオーバヘッド抽出部３２１、フレーム変換用メモリ３２３を有している。
【００６１】
また、図６において、ｉＣＬＫ９４Ｍは、ＦＥＣフレームの受信（回線）クロックを分周した９３．９２ＭＨｚクロックである。ｏＣＬＫ７８Ｍは、ＳＤＨフレーム送信側クロック（ＶＣＸＯ）を分周した７７．７６ＭＨｚクロックである。
【００６２】
（１）ＦＥＣフレーム同期検出およびデータ誤り訂正
受信されたＦＥＣフレーム内の同期検出用オーバヘッドをＦＥＣフレーム同期検出部３２０で検出し、ＦＥＣフレームの同期を確立する。またＦＥＣフレーム同期検出部３２０により同期確立後、更に各種チェックビットを用いて主信号データの誤り訂正を行なう。誤り訂正の手段・方法については本発明と直接関係しないのでその詳細は記述しない。
【００６３】
誤り訂正後のデータフォーマットを図７に示す。この誤り訂正後のフレームから得られるＦＥＣオーバヘッドタイミング信号及び主信号データタイミング信号をそれぞれＦＥＣオーバヘッド抽出部３２１およびフレーム変換用メモリ３２３のライト制御部３２４へ出力する。
【００６４】
（２）ＦＥＣオーバヘッド抽出
フレーム同期検出部３２０から与えられるＦＥＣオーバヘッドタイミング信号によりスタッフ情報を抽出し、ＦＥＣフレーム送信側におけるスタッフ動作の有無を検出する。
【００６５】
このスタッフ動作の有無検出結果は、フレーム変換用メモリ３２３のライト制御部３２４および平滑化処理部３２５へ出力される。
【００６６】
（３）主信号データの平滑化
平滑化処理部３２５では、図７に示したデータフォーマットに示す主信号データ即ち、ＳＤＨ信号を平均７８Ｍｂｐｓのデータに平滑化する。かかる平滑化処理は、スタッフ動作に対して送信側のクロックを追従させるためのものである。
【００６７】
主信号データの平滑化にはフレーム変換用メモリ３２３（実施例として５１２ｗｏｒｄｓ／１２８ｂｉｔｓの容量を有する  ）を用いる。図８は、平滑化を説明する図である。
【００６８】
図８に示すように、ライト制御部３２４は、ＦＥＣフレーム同期検出部３２０からの主信号データタイミング信号▲１▼及びＦＥＣオーバヘッド抽出部３２１からのスタッフ情報を基に、主信号データ▲２▼を１２８ｂｉｔ単位でフレーム変換用メモリ３２３に書き込む。この際、主信号データタイミング信号▲１▼は、スタッフ（＋）／（−）動作に応じて±１クロックＣＬＫ分前後する。
【００６９】
スタッフ（＋）を検出する時は、図７に示すスタッフ（＋）データａもフレーム変換用メモリ３２３に書き込み、スタッフ（−）検出時は、スタッフ（−）データｂの書き込みは行なわない。
【００７０】
一方、フレーム変換用メモリ３２３の読み出しは、リード制御部３２６により出力される。図８に示すリードイネーブル信号▲３▼により行なう。このとき、リードイネーブル信号▲３▼は、平均７８Ｍｂｐｓの周期を有し（以降Ａｖｅ７８Ｍ信号という）、従って、主信号データは、均等に分散されたリードデータ▲４▼として読み出されることになる。
【００７１】
上記のフレーム変換用メモリ３２３に対する書き込み及び、読み出し制御により、図９に示すようにフレーム変換用メモリ３２３の残量が推移する。図９において、Ｔ１の期間は書き込みと読み出しが行なわれ、Ｔ２の期間は読み出しのみが行なわれる。
【００７２】
（４）速度変換用ＦＩＦＯメモリのリード／ライト処理
平滑化後の主信号データをＦＩＦＯメモリ３５を用いて７７．７６ＭｂｐｓのＳＤＨフレームに速度変換する。ここでＦＩＦＯメモリ３５の容量として、実施例としてＦＥＣ×１フレーム分の主信号データ量（＝１８４８ｗｏｒｄｓ／１２８ｂｉｔｓ）を用いることとする。
【００７３】
Ａｖｅ７８Ｍ信号によりフレーム変換用メモリ３２３から読み出した主信号データ１２８ｂｉｔをそのまま、ｉＣＬＫ９４Ｍクロックに基づきライト制御部３４によりＦＩＦＯメモリ３５に書き込む。一方、ｏＣＬＫ７８Ｍクロックに基づきリード制御部３８によりＦＩＦＯメモリ３５を読み出し制御する。
【００７４】
ライトアドレスカウンタ３４１およびリードアドレスカウンタ３８１は共に１８４８（ｄ）カウンタで構成する。ライトアドレスカウンタ３４１およびリードアドレスカウンタ３８１のライト／リードアドレスが共に’０’（ｄ）の時に、入力側クロックと出力側クロックの位相比較用パルスを生成し、位相比較器３６に出力する。
【００７５】
（５）位相比較制御
位相比較器３６は、ライト制御部３４及びリード制御部３５からの位相比較用パルスをそれぞれ１／２分周して入力し、入力側クロックと出力側クロックの位相比較をおこなう。図１０は、位相比較器３６における位相比較のタイムチャートを示す図である。
【００７６】
位相比較用パルスは、ＦＩＦＯメモリ３５のライト／リードアドレスから生成されている。このため、スタッフ動作の有無によってその周期が異なってくる。
【００７７】
ここで、受信側クロック源であるＶＣＸＯ３７では、この位相比較結果がデューティ（Ｄｕｔｙ）５０％になるよう周波数調整が行なわれる。
【００７８】
初期状態では、ライトアドレスカウンタ３４１およびリードアドレスカウンタ３８１のカウンタ値がほぼ等しい位置にいることから、位相比較結果のＤｕｔｙは崩れているが、ＶＣＸＯ３７で周波数調整が随時行なわれていることで、そのＤｕｔｙは自然に最適化される。
【００７９】
その後出力側のクロック周波数が安定することになる。またスタッフ動作時も同様に、位相比較結果のＤｕｔｙが変動することによりＶＣＸＯ３７の周波数制御が働き、それにより出力側クロックがスタッフ動作へ追従することになる。
【００８０】
図１１は、上記図４の送信局側構成におけるスタッフ判定処理部２７０の実施例構成を示す図である。特徴として、スタッフ判定閾値を設けている。
【００８１】
すなわち、ＦＩＦＯライトアドレスとＦＩＦＯリードアドレスからＦＩＦＯメモリ２３の残量を算出する残量残出回路２７１、スタッフ（＋）設定閾値２７２、スタッフ（−）設定閾値２７３、更に残量残出回路２７１で算出された残量とスタッフ（＋）設定閾値２７２、スタッフ（−）設定閾値２７３とをそれぞれ比較する比較回路２７４，２７５を有して構成される。この構成により、＋設定閾値を上回った場合にスタッフ（＋）要求を、−設定閾値を下回った場合にスタッフ（−）要求を出力する。
【００８２】
図１２は、図１１のスタッフ判定処理部２７０の動作によって得られる、ＦＩＦＯ残量推移とスタッフ閾値との関係を示す図である。
【００８３】
スタッフ＋設定閾値をＦＩＦＯメモリ２３の最多推移値▲１▼から１８４８ｗｏｒｄ（ＦＩＦＯメモリ２３の物理量）の間に設定し、またスタッフ（−）設定閾値を０ｗｏｒｄからＦＩＦＯメモリ２３の最少推移値▲２▼の間に設定する。これにより、局所的な入力データ量の変動に対しても対応が可能となる。
【００８４】
図１３は更に別のスタッフ判定処理部２７０の実施例構成を示す図である。特徴として、更にスタッフ（＋）アラーム閾値２７６とスタッフ（−）アラーム閾値２７７を設け、比較回路２７８、２７９によりスタッフ（＋）アラーム閾値２７６とスタッフ（−）アラーム閾値２７７をＦＩＦＯ残量と比較するようにしている。
【００８５】
比較の結果、ＦＩＦＯ残量がスタッフ（＋）アラーム閾値２７６を超えた場合にスタッフ（＋）アラームを、下回った場合にスタッフ（−）アラームを出力する。これにより、入力側の局所的なデータ変動を察知することが可能である。
【００８６】
この場合、通常オーバヘッドに書き込まれるスタッフ動作を行なった旨の情報（通知）をオーバヘッドに含めないようにする。これにより、受信側での反応を阻止してハンドシュータを行なわせないようにすることができる。
【００８７】
図１４は、図１３のスタッフ判定処理部２７０の動作によって得られる、ＦＩＦＯ残量推移とスタッフ閾値との関係を示す図である。
【００８８】
スタッフ（＋）アラーム閾値２７６をスタッフ（＋）閾値▲１▼から１８４８ｗｏｒｄの問に設定し、またスタッフ（−）アラーム閾値２７７をＯ  ｗｏｒｄからスタッフ（−）閾値▲２▼の間に設定することで、実際の入力データ変動量が予め予想した変動に対し、より大きい変動量であることを察知可能となる。
【００８９】
ここで、上記の図１３の実施例構成を用いて、受信側での反応を阻止してハンドシュータを行なわせないようにすることの効果を、図１５を参照して説明する。
図１３の構成において、スタッフアラーム検出時は、頻繁にスタッフ動作が発生する。このような入力側異常状態によるスタッフ発生時は、対向側へ通知するスタッフ情報（ＦＥＣオーバヘッド）を停止することで、ＦＥＣフレーム受信側が送信側のスタッフ動作に追従することを回避できる。
【００９０】
図１５において、入力側の異常によりスタッフ動作を繰り返す（Ａ）ことで、ＦＥＣフレーム送信側の出力データレートが異常状態となる。このとき、スタッフアラームが検出される（Ｂ）。但し、そのスタッフ情報の通知をインヒビットする（Ｃ）。これにより、ＦＥＣフレーム受信側ではスタッフ情報の検出が行なわれず（Ｄ）、データのデスタッフ動作は実施されない。そのため、ＦＥＣフレーム受信側における出力クロック源であるＶＣＸＯは、ＦＥＣフレーム送信側の影響を受けることなく安定な状態となる（Ｅ）。
【００９１】
かかる処理を行なう場合、ＦＥＣフレーム受信側ではデータのデスタッフ動作を行なわないデータ欠落が生じるが、それ以前にＦＥＣフレーム送信側において、既に入力異常によるデータ欠落が発生しているために問題とはならない。
【００９２】
ここで、ＦＥＣフレーム送信側速度変換用ＦＩＦＯのリード／ライト制御において、入力回線アラーム（クロック断など）発生時には、ライトアドレスカウンタおよびリードアドレスカウンタの最適な位置関係が崩れることになる。
【００９３】
通常はこの状態に陥っても、回線アラーム復旧後にスタッフ動作を繰り返すことで自然に最適化される。
【００９４】
しかし、その最適化までには多大な時間を必要とし、勿論その間はデータの出力レートも不安定な状態となる。従って、回線アラーム復旧時にＦＩＦＯメモリ２３に対するライトアドレスカウンタおよびリードアドレスカウンタを初期化し、またその初期値を、図１２に示したと同様にそれぞれ’９２４’（ｄ）および’Ｏ’  （ｄ）にしておくことでデータの出力レートを瞬時に安定させることが可能となる。
【００９５】
ここで、ＳＤＨ網として独立同期以外に従属同期とすることが要求されるシステムが存在する。かかるシステムの要求に対し、図１６は、独立同期と従属同期を並存させるＦＥＣフレーム送信側の実施例ブロック図である。図１６中、ＦＩＦＯメモリ２３、ライト制御部２４、リード制御部２５、スタッフ判定部２７０、ＦＥＣフレーム生成部２６１及びＦＥＣオーバヘッド挿入部２６２は、図４において説明したと同様であるために説明を省略する。
【００９６】
図１６において、セレクタ（ＳＥＬ１）３００は、速度変換用ＦＩＦＯメモリ２３のライトクロックを切り換える。通常は、受信ＳＤＨフレームから得られるｉＣＬＫ７８Ｍを選択し、回線アラーム発生時は自局内の自走基準クロック発振器（０ＳＣ）３０１からのクロック周波数７７．７８ＭＨｚに切り換える。
【００９７】
デコーダ（ＤＥＣ’１５８’（ｄ））３０２は、ライト制御部２４からのＦＩＦＯメモリ２３のライトアドレス（＝’１５８’（ｄ））の検出を行なう。デコーダ（ＤＥＣ’０’（ｄ））３０３は、リード制御部２５からのＦＩＦＯメモリ２３のリードアドレス（＝’Ｏ’（ｄ））の検出を行なう。
【００９８】
第１の位相比較器３０４は、ＦＩＦＯメモリ２３のデコーダ３０２，３０３からのライトアドレス（＝’１５８’（ｄ））及びリードアドレス（＝’Ｏ’（ｄ））に基づき、入力側クロックと送信側クロックとの位相比較をおこなう。
【００９９】
第１の分周回路（１／ｘ）３０５は、自走基準クロック発振器３０１からのクロック７７．７８ＭＨｚを１／ｘに分周する。また、第２の分周回路（１／ｙ）３０６は、出力側クロック源（ＶＣＸＯ）３０７からのクロックを第３の分周回路（１／ｎ）３０８で１／ｎ分周したクロックを更に１／ｙ分周する。
【０１００】
第２の位相比較器３０９は、第１の分周回路３０５と第２の分周回路３０６の出力クロックを位相比較する。第２のセレクタ（ＳＥＬ２）３１０は、第１の位相比較器３０４及び第２の位相比較器３０９の比較結果を選択し、出力側クロック源（ＶＣＸＯ）３０７へ出力する。出力側クロック源（ＶＣＸＯ）３０７は、第２のセレクタ（ＳＥＬ２）３１０から入力する位相比較結果を基に周波数制御を行なう。
【０１０１】
更に、図１６において、ｉＣＬＫ７８Ｍは、ＳＤＨ回線クロックを分周した７７．７６ＭＨｚクロックであり、ｏＣＬＫ９４Ｍは送信側クロック源（ＶＣＸ０）３０７の出力を１／ｎ分周した９３．９２ＭＨｚクロックである。
【０１０２】
出力側クロック源（ＶＣＸＯ）３０７として、電圧制御発振器を用い、速度変換部においては、図４におけるＦＥＣフレーム受信側構成と同様に、ＦＩＦＯメモリによる速度変換回路並びに、位相比較制御回路を設けることにより、容易に独立同期と並存して従属同期方式も実現することが可能である。
【０１０３】
以下に、図１６の実施例動作の詳細を説明する。
【０１０４】
（１）スタッフ動作による速度変換処理
この実施例においてもスタッフ動作により、データの速度変換を行なう。但し、ここでは出力側クロック源３０７に電圧制御発振器（ＶＣＸＯ）を用い、第２の位相比較器３０９において、装置内の自走クロック発振器（ＯＳＣ）３０１の１／ｘ分周クロックとｏＣＬＫ９４Ｍクロックの１／ｙ分周クロックとの位相比較を行い、第２のセレクタ３１０を通して出力側クロック源３０７へ出力する。出力側クロック源３０７では、この第２の位相比較器３０９の比較結果を基に、周波数制御が行なわれる。
【０１０５】
（２）従属同期動作
スタッフ方式と同様に、ｉＣＬＫ７８Ｍクロックにより主信号データを速度変換用ＦＩＦＯメモリ２３に書き込み、ｏＣＬＫ９４ＭクロックによりＦＩＦＯメモリ２３よりの読み出しを制御する。
【０１０６】
但し、ＦＩＦＯメモリ２３への書き込み制御におけるライトクロックに関しては、回線アラーム検出の際、第１のセレクタ３００により、自走発振器（ＯＳＣ）３０１への切り換えを行なう。
【０１０７】
また、第１のセレクタ３００でのクロック切り換え有無に関係なく、ＦＩＦＯメモリ２３リード／ライトアドレスがそれぞれ‘０’（ｄ）及び’１５８’（ｄ）の場合に、入力側クロックと出力側クロックの位相比較用パルスを生成し、第１の位相比較器３０４に出力する。
【０１０８】
第１の位相比較器３０４では、先に説明した、ＦＥＣフレーム受信側の動作［（５）位相比較制御］で説明したと同様の比較制御をおこない、その結果を、第２のセレクタ３１０を通して出力側クロック源３０７に出力する。従って、出力側クロック源３０７では第１の位相比較器３０４の比較結果を基に周波数制御が行なわれる。
【０１０９】
ここで、上記したように、この実施例において、ＦＩＦＯメモリ２３のリード／ライトアドレスをそれぞれ‘０’（ｄ）及び’１５８’（ｄ）としているように、位相比較用パルスの生成条件が、先に図４の実施例に関し説明したＦＥＣフレーム受信側の動作［（４）速度変換用ＦＩＦＯメモリのリード／ライト処理］と異なる理由は以下の通りである。
【０１１０】
即ち、速度変換用ＦＩＦＯメモリ２３のリード／ライト処理の最適な位相関係は、図１７に示す位相比較制御用パルスのタイミングの如くであり、１フレーム分の書き込みが完了した時点で、当該データの半分のデータ読出しが完了するタイミングとなる関係を有している。
【０１１１】
ここで、ライト側およびリード側の位相比較用パルスは、双方の位相が最も余裕のある位置に生成すれば良い。その生成タイミングは、ライトアドレスが’１５８’（ｄ）及び、リードアドレスが’Ｏ’（ｄ）の位置となる。位相が最も余裕のある位置とは、双方の移送比較用パルス間にＦＥＣ×１フレーム２３．７６５４μｓの半分１１．８８２７μｓの位相がある位置である。
【０１１２】
図１７において、先の図６に示した実施例における受信側と同様に、リード／ライトアドレスがそれぞれ’０’（ｄ）の位置に位相比較用パルスを生成した場合には、双方の間にｏＣＬＫ９４Ｍ×３８４クロック分の片寄りが生じてしまう。従って、その片寄り分を補正した位置、すなわち片寄り分をｉＣＬＫ７８Ｍクロックに換算し、それを１／２した値（＝１５９（ｄ））だけライト側の位相比較用パルスを遅らせた位置が最も位相余裕のある位置となる。
【０１１３】
ここで、ＦＥＣフレーム送信側および受信側における初期状態において、速度変換用ＦＩＦＯメモリ２３（送信側）、３５（受信側）の読み出し（リード）動作を行なう際、正常な主信号データの書き込み（ライト）が完了していないアドレス領域を読み出すことにより、送出データに同符号を発生させてしまう場合がある。同符号データを送出した場合、その受信側においてはＬＯＳ（Ｌｏｓｓ  Ｏｆ  Ｓｉｇｎａｌ）などのアラームが発生することになる。
【０１１４】
図１８は、かかる問題を解決する実施例動作の概要を説明する図である。図１８において、ライトアドレス監視部３１１は、速度変換用ＦＩＦＯメモリ２３（３５）の全アドレスに正常な主信号データが書き込まれたことを監視する。ランダムパターン発生部３１２は、同符号データとならないランダムデータを生成する。セレクタ（ＳＥＬ）部３１３はランダムパターン生成部３１２よりのデータ又は、ＦＩＦＯメモリ２３（３５）の読み出しデータの何れかを選択し、送出する機能ブロックである。
【０１１５】
速度変換用ＦＩＦＯメモリ２３（３５）の全アドレスに対し、正常な主信号データの書き込みが完了しない期間は、ランダムパターン生成部３１２からのデータをセレクタ（ＳＥＬ）部３１３で選択し送出する。
【０１１６】
ライト動作が完了した時点で、セレクタ（ＳＥＬ）部３１３で選択し送出するデータをＦＩＦＯメモリ２３（３５）からの読み出しデータに切り換える。かかる制御を行なうことにより、初期状態時における同符号データの送出を予防することが可能となる。
【０１１７】
更に、ＦＥＣフレーム送信側および受信側において、入力側の回線アラームが発生した際、速度変換用ＦＩＦＯメモリ２３（３５）に同符号のデータが書き込まれる場合がある。そのため、アラーム復旧時、正常な主信号データがＦＩＦＯメモリ２３（３５）の全アドレスに書き込みが完了するまでの間に読み取り動作を行なった場合には、アラーム時に書き込まれた同符号データがそのまま送出されてしまうことになる。
【０１１８】
図１９は、かかる不都合を解消する実施例動作の概要を説明する図である。図１８の実施例構成に対し、更に回線アラーム検出／解除部３１４を有している。回線アラーム検出／解除部３１４は、入力側回線のアラーム検出・解除をおこなう機能ブロックである。
【０１１９】
図１９において、ライトアドレス監視部３１１は、回線アラーム検出／解除部３１４によって検知される回線アラームの復旧後に、速度変換用ＦＩＦＯメモリ２３（３５）の全アドレスに正常な主信号データが書き込まれたことを監視する。
【０１２０】
ランダムパターン発生部３１２は同符号データとならないランダムデータを生成し、セレクタ部３１３はランダムパターン生成部３１２よりのデータ又は、ＦＩＦＯメモリ２３（３５）からの読み出しデータの何れかを選択し、送出する。
【０１２１】
回線アラーム検出／解除部３１４によって検知される回線アラームの復旧後、速度変換用ＦＩＦＯメモリ２３（３５）の全アドレスに対し、正常な主信号データのライトが完了しない期間は、ランダムパターン生成部３１２からのデータを選択し送出する。ライト動作が完了した時点で、ＦＩＦＯメモリ２３（３５）からの読み出しデータに切り換える。
【０１２２】
このような制御を行なうことにより、回線アラーム復旧後における同符号データの送出を予防することが可能となる。
【０１２３】
（付記１）
光信号伝送システムにおけるフレーム信号の送信側装置において、
書き込み及び読み出しが同時に可能の速度変換用メモリと、
前記速度変換用メモリに主信号データを書き込むための書き込みアドレスを出力するライト制御部と、
前記速度変換用メモリから前記主信号データを読み出すための読み出しアドレスを出力するリード制御部と、
前記速度変換用メモリから読み出される前記主信号データにヘッダと、誤り訂正符号を付加してフレーム信号を生成するフレーム生成部と、
前記ライト制御部及びリード制御部から出力される書き込みアドレスと読み出しアドレスを比較し、前記速度変換用メモリの残量を求め、前記フレーム生成部で生成されるフレーム信号に対するスタッフ動作の要否を判定するスタッフ判定回路と、
更に、自走発振器を有し、
前記フレーム生成部は、前記スタッフ判定回路の判定出力に従って、前記フレーム信号のヘッダにスタッフ動作の有無情報を挿入し、前記リード制御部は、前記自走発振器から出力されるクロックに対応して前記読み出しアドレスを出力する
ことを特徴とするフレーム信号の送信側装置。
【０１２４】
（付記２）付記１において、
前記スタッフ判定回路は、前記速度変換用メモリの最大容量と最多残量推移値との間に＋方向閾値を設け、前記速度変換用メモリの０容量と最小残量推移位置との間に−方向閾値を設け、前記速度変換用メモリの残量が、前記＋方向閾値を越えた時にスタッフを増加するように制御し、更に前記−方向閾値以下の時にスタッフを減少するように制御することを特徴とするフレーム信号の送信側装置。
【０１２５】
（付記３）付記２において、
更に、前記スタッフ判定回路は、前記速度変換用メモリの最大容量と前記＋方向閾との間に＋アラーム閾値を設け、前記速度変換用メモリの０容量と前記−方向閾との間に−アラーム閾値を設け、前記速度変換用メモリの残量が、前記＋方向アラーム閾値を越えた時及び、前記−方向アラーム閾値以下の時にアラームを出力することを特徴とするフレーム信号の送信側装置。
【０１２６】
（付記４）付記３において、
前記スタッフ判定回路が、アラームを出力する時は、前記フレーム生成部において、前記フレーム信号のヘッダにスタッフ動作の有無情報の挿入を行なわないようにしたことを特徴とするフレーム信号の送信側装置。
【０１２７】
（付記５）付記１において、
初期状態において、前記ライト制御部における書き込みアドレスを前記速度変換用メモリの最大容量の半分の位置に対応するアドレスとし、前記リード制御部における読み出しアドレスを前記速度変換用メモリの容量０の位置に対応するアドレスとすることを特徴とするフレーム信号の送信側装置。
【０１２８】
（付記６）付記１において、
更に、ランダムパターン生成器と、書き込みアドレス監視部を有し、
初期状態において、前記書き込みアドレス監視部により前記速度変換用メモリの全アドレスが主信号データの書き込みを完了したことを検出するまで、前記ランダムパターン生成器により生成されるランダムパターンを前記主信号データに変えて出力することを特徴とするフレーム信号の送信側装置。
【０１２９】
（付記７）付記６において、
更に、入力側回線のアラーム状態復旧の監視部を有し、
前記監視部によりアラーム状態復旧したことを検出した時は、前記書き込みアドレス監視部により前記速度変換用メモリの全アドレスが主信号データの書き込みを完了したことを検出するまで、前記ランダムパターン生成器により生成されるランダムパターンを前記主信号データに変えて出力することを特徴とするフレーム信号の送信側装置。
【０１３０】
（付記８）
光信号伝送システムにおけるフレーム信号の受信側装置において、
書き込み及び読み出しが同時に可能の速度変換用メモリと、
前記速度変換用メモリにフレーム信号を書き込むための書き込みクロックを出力するライト制御部と、
前記速度変換用メモリからフレーム信号を読み出すための読み出しクロックを出力するリード制御部と、
前記ライト制御部及びリード制御部から出力される書き込みクロックと読み出しクロックの位相差を求める位相比較器と、
前記位相比較器の出力に応じて発振周波数を変更制御される発振器を有し、
前記リード制御部は、前記発振器の発振出力に対応する周波数のクロックを出力することを特徴とするフレーム信号の受信側装置。
【０１３１】
（付記９）付記１において、
更に、ランダムパターン生成器と、書き込みアドレス監視部を有し、
初期状態において、前記書き込みアドレス監視部により前記速度変換用メモリの全アドレスが主信号データの書き込みを完了したことを検出するまで、前記ランダムパターン生成器により生成されるランダムパターンを前記主信号データに変えて出力することを特徴とするフレーム信号の受信側装置。
【０１３２】
（付記１０）付記９において、
更に、入力側回線のアラーム状態復旧の監視部を有し、
前記監視部によりアラーム状態復旧したことを検出した時は、前記書き込みアドレス監視部により前記速度変換用メモリの全アドレスが主信号データの書き込みを完了したことを検出するまで、前記ランダムパターン生成器により生成されるランダムパターンを前記主信号データに変えて出力することを特徴とするフレーム信号の受信側装置。
【０１３３】
【発明の効果】
以上、図面に従い説明した様に、本発明によれば、今後多様化するＦＥＣフレーム構成にも柔軟に対応することが可能となり、また入力側クロックに従属同期する（影響を受ける）ことなくデータの速度変換処理が可能となる。
【図面の簡単な説明】
【図１】従来のクロック乗せ換え方式を採用する光信号伝送システムの構成例を示す図である。
【図２】本発明に従う伝送フレームの速度変換処理方法を適用する光伝送システムの構成例ブロック図である。
【図３】ＦＥＣフレームの構成例である。
【図４】図２の送信局側構成の実施例主要部を示す図である。
【図５】主信号データ多重位置（スタッフ領域）を示す図である。
【図６】ＦＥＣフレームの受信を行なう受信局側構成の具体的実施例を示す図である。
【図７】誤り訂正後のデータフォーマットを示す図である。
【図８】平滑化処理部３２５による平滑化を示す図である。
【図９】フレーム変換用メモリ３２３の残量が推移を示す図である。
【図１０】位相比較結果タイムチャートを示す図である。
【図１１】スタッフ判定処理部の実施例ブロック図である。
【図１２】図１１のスタッフ判定処理部の制御に基づくＦＩＦＯメモリ残量推移及び、スタッフ閾値を説明する図である。
【図１３】スタッフ判定処理部の別の実施例ブロック図である。
【図１４】図１３のスタッフ判定処理部の制御に基づくＦＩＦＯメモリ残量推移、スタッフ閾値及びスタッファラーム閾値を説明する図である。
【図１５】図１３の実施例動作を説明する図である。
【図１６】独立同期と従属同期を並存させるＦＥＣフレーム送信側の実施例ブロック図である。
【図１７】図１６の実施例における位相比較制御用パルスのタイミングを説明する図である。
【図１８】初期状態において、送出データに同符号を発生させる問題を解決する実施例ブロック図である。
【図１９】アラーム復旧時において、送出データに同符号を発生させる問題を解決するための実施例ブロック図である。
【符号の説明】
２３，３５  速度変換用メモリ（ＦＩＦＯメモリ）
２２  ＳＤＨ終端部
２４、３４  ライト制御部
２５、３８  リード制御部
２６  ＦＥＣフレーム生成部
２７  ＦＩＦＯ残量算出部
３２  ＦＥＣフレーム終端部
３９  ＳＤＨフレーム生成部
３６  クロック位相比較器
【図１】
2004289326.tif 000003
【図２】
2004289326.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004289326.tif 000009
【図８】
2004289326.tif 000010
【図９】
2004289326.tif 000011
【図１０】
2004289326.tif 000012
【図１１】
2004289326.tif 000013
【図１２】
2004289326.tif 000014
【図１３】
2004289326.tif 000015
【図１４】
2004289326.tif 000016
【図１５】
2004289326.tif 000017
【図１６】
2004289326.tif 000018
【図１７】
2004289326.tif 000019
【図１８】
2004289326.tif 000020
【図１９】
2004289326.tif 000021
【手続補正書】
【提出日】平成15年3月20日(2003.3.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正の内容】
【０１３１】
（付記９）付記８において、
更に、ランダムパターン生成器と、書き込みアドレス監視部を有し、
初期状態において、前記書き込みアドレス監視部により前記速度変換用メモリの全アドレスが主信号データの書き込みを完了したことを検出するまで、前記ランダムパターン生成器により生成されるランダムパターンを前記主信号データに変えて出力することを特徴とするフレーム信号の受信側装置。