(57)【要約】【課題】温度変化が大きい場合でも、半導体チップと基板との接続部に応力が生じないようにする。【解決手段】半導体チップＣと基板Ｂとの間に二層以上の介在層Ｋ１  〜Ｋｎ  を設け、各介在層を複数の独立した端子部材で構成する。各介在層Ｋ１  〜Ｋｎ  内の各端子部材を、基板面の基準点Ｐ０  から放射状に延びる各線Ｓ上に配置し、各線Ｓ毎に、複数の端子部材ｔ１  〜ｔｎ  で半導体チップＣと基板Ｂとを接続する。各線Ｓ毎の、接続位置ＰＣ  ，ＰＢ  ，ＰＴ１〜ＰＴ（ｎ−１）と、各端子部材ｔ１  〜ｔｎ  の材質（線膨張係数α１  〜αｎ  ）を、下記の（１）式および（２）式を同時に満たすように決める。【数１３】2004179536.tif 000015【数１４】2004179536.tif 000016【選択図】      図１
2004179536.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと基板との接続に関する設計方法であって、
半導体チップと基板との間に一層以上の介在層を設け、各介在層を複数の独立した端子部材で構成し、
各介在層内の各端子部材を、基板面の基準点から放射状に延びる各線上に配置し、前記各線毎に端子部材で半導体チップと基板とを接続し、
前記各線毎の、端子部材と半導体チップとの接続位置、端子部材と基板との接続位置、および隣り合う介在層間での端子部材の接続位置、並びに各端子部材の材質を、温度変化に伴って半導体チップと基板との接続部に生じる応力がキャンセルされるように決めることを特徴とする半導体装置の設計方法。
【請求項２】
半導体チップと基板との接続に関する設計方法であって、
半導体チップと基板との間に二層以上であるｎ層の介在層を設け、各介在層を複数の独立した端子部材で構成し、
各介在層内の各端子部材を、基板面の基準点から放射状に延びる各線上に配置し、前記各線毎に複数の端子部材で半導体チップと基板とを接続し、
前記各線毎の、端子部材と半導体チップとの接続位置ＰＣ  、端子部材と基板との接続位置ＰＢ  、および隣り合う介在層間での端子部材の接続位置、並びに各端子部材の材質を、
或る温度での、前記基準点から前記位置ＰＣ  までの前記各線に沿った半導体チップの長さをＬＣ  、
前記温度と同じ温度での、前記基準点から前記位置ＰＢ  までの前記各線に沿った基板の長さをＬＢ  、
前記温度と同じ温度での、各端子部材の二つの接続位置間の前記各線に沿った長さをＬ１  〜Ｌｎ  、
半導体チップの線膨張係数をαＣ  、基板の線膨張係数をαＢ  、各端子部材の線膨張係数をα１  〜αｎ  とした時に、
下記の（１）式および（２）式を同時に満たすように決めることを特徴とする半導体装置の設計方法。
【数１】
2004179536.tif 000012
【数２】
2004179536.tif 000013
【請求項３】
半導体チップと基板との接続に関する設計方法であって、
半導体チップと基板との間に一層の介在層を設け、この介在層を複数の独立した端子部材で構成し、
各端子部材を、基板面の基準点から放射状に延びる各線上に配置し、前記各線毎に端子部材で半導体チップと基板とを接続し、
前記各線毎の、端子部材と半導体チップとの接続位置ＰＣ  および端子部材と基板との接続位置ＰＢ  、並びに端子部材の材質を、
或る温度での、前記基準点から前記位置ＰＣ  までの前記各線に沿った半導体チップの長さをＬＣ  、
前記温度と同じ温度での、前記基準点から前記位置ＰＢ  までの前記各線に沿った基板の長さをＬＢ  、
半導体チップの線膨張係数をαＣ  、基板の線膨張係数をαＢ  、端子部材の線膨張係数をα１  とした時に、
下記の（３）式を満たすように決めることを特徴とする半導体装置の設計方法。
【数３】
2004179536.tif 000014
【請求項４】
半導体チップと基板との間に一層以上の介在層を有し、各介在層は複数の独立した端子部材で構成され、
各介在層内の各端子部材は、基板面の基準点から放射状に延びる各線上に配置され、前記各線毎に端子部材で半導体チップと基板とが接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の設計方法およびこの方法で得られる半導体装置に関する。
【０００２】
【従来の技術】
半導体チップを回路基板に接続する従来の方法としては、図１２に示すようなフェースダウンボンディング法がある。
この方法では、半導体チップＣを構成する主材料（通常、シリコン単結晶）と回路基板Ｂを構成する材料（例えば、ガラス繊維強化エポキシ樹脂）との線膨張係数の差により、温度変化に伴って半導体チップＣと回路基板Ｂとの接続部１００に応力が生じて、製品の信頼性および寿命を損なう恐れがある。また、ＩＣパッケージを作製する際に、半導体チップをプラスチック製のインターポーザに接続する場合にも同様の問題がある。
【０００３】
このような問題を解決するために、従来より、例えば、半導体チップと回路基板またはインターポーザとの間に応力緩和部材を配置する等の対策が行われている。
なお、特許文献１には、半導体チップが接続されたインターポーザを二層重ねて、これらの層間に設けた半田ボールで両者を接続したスタックモジーュルとして、前記半田ボールのクラックを防止するために、前記半田ボールを基板周縁部の一方に設け、他方に応力吸収部材を設けることが記載されている。
【０００４】
【特許文献１】
特開２０００−１６４７９５号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、半導体チップと回路基板またはインターポーザとの間に応力緩和部材を配置する方法では、温度変化が大きい場合に十分な効果が得られないという課題がある。
本発明は、このような従来技術の課題を解決するためになされたものであり、半導体チップと基板との接続に関する設計方法であって、温度変化が大きい場合でも、半導体チップと基板との接続部に応力が生じないようにできる方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を解決するために、本発明は、半導体チップと基板との接続に関する設計方法であって、半導体チップと基板との間に一層以上の介在層を設け、各介在層を複数の独立した端子部材で構成し、各介在層内の各端子部材を、基板面の基準点から放射状に延びる各線上に配置し、前記各線毎に端子部材で半導体チップと基板とを接続し、前記各線毎の、端子部材と半導体チップとの接続位置、端子部材と基板との接続位置、および隣り合う介在層間での端子部材の接続位置、並びに各端子部材の材質を、温度変化に伴って半導体チップと基板との接続部に生じる応力がキャンセルされるように決めることを特徴とする半導体装置の設計方法を提供する。この方法を本発明の第１の設計方法と称する。
【０００７】
この方法によれば、端子部材の材質（線膨張係数）だけでなく、端子部材と半導体チップとの接続位置、端子部材と基板との接続位置、および隣り合う介在層間での端子部材の接続位置（これは介在層が二層以上の場合のみ）をパラメータとすることによって、温度変化に伴って半導体チップと基板との接続部に生じる応力が０となる設計が可能になる。これにより、温度変化が大きい場合でも、半導体チップと基板との接続部に応力が生じないようにすることができる。
【０００８】
本発明はまた、半導体チップと基板との接続に関する設計方法であって、以下の点を特徴とする半導体装置の設計方法を提供する。この方法を本発明の第２の設計方法と称する。この特徴を図１を用いて説明する。
▲１▼半導体チップＣと基板Ｂとの間に二層以上であるｎ層（図１ではｎ＝３の例を示す）の介在層Ｋ１  〜Ｋｎ  を設け、各介在層を複数の独立した端子部材で構成する。
▲２▼各介在層Ｋ１  〜Ｋｎ  内の各端子部材を、基板面の基準点Ｐ０  から放射状に延びる各線Ｓ上に配置し、各線Ｓ毎に、複数の（介在層数と同じ数の）端子部材ｔ１  〜ｔｎ  で半導体チップＣと基板Ｂとを接続する。なお、図１（ｂ）での各線Ｓの設定は一例であり、図１（ａ）の右半分は、図１（ｂ）の線Ｓ１  に沿った断面を示す。
▲３▼各線Ｓ毎の、端子部材ｔ１  と半導体チップＣとの接続位置ＰＣ  、端子部材ｔｎ  と基板Ｂとの接続位置ＰＢ  、および隣り合う介在層間（Ｋ１  −Ｋ２  ，Ｋ２  −Ｋ３  ，‥‥Ｋ（ｎ−１）  −Ｋｎ  ）での端子部材ｔ１  〜ｔｎ  の接続位置ＰＴ１〜ＰＴ（ｎ−１）、並びに各端子部材ｔ１  〜ｔｎ  の材質を、下記の（１）式および（２）式を同時に満たすように決める。
【０００９】
【数４】
2004179536.tif 000003
【００１０】
【数５】
2004179536.tif 000004
【００１１】
（１）式および（２）式において、ＬＣ  は、或る温度（任意の温度、例えば、組み立て時の温度）での、基準点Ｐ０  から位置ＰＣ  までの各線Ｓに沿った半導体チップの長さである。ＬＢ  は、前記温度と同じ温度での、基準点Ｐ０  から位置ＰＢ  までの各線Ｓに沿った基板の長さである。Ｌ１  〜Ｌｎ  は、前記温度と同じ温度での、各端子部材の二つの接続位置間の各線Ｓに沿った長さである。αＣ  は半導体チップＣの線膨張係数である。αＢ  は基板Ｂの線膨張係数である。α１  〜αｎ  は、各端子部材ｔ１  〜ｔｎ  の線膨張係数である。各線膨張係数としては、例えば、想定される温度変化の範囲内での平均線膨張係数を使用する。
【００１２】
ここで、温度ｔ（半導体チップの長さがＬＣ  である場合の温度との差がΔｔである温度）での、基準点Ｐ０  から位置ＰＣ  までの各線Ｓに沿った半導体チップの長さをＬＣ  （ｔ）、温度ｔでの、各端子部材の二つの接続位置間の各線Ｓに沿った長さをＬ１  （ｔ）〜Ｌｎ  （ｔ）とすると、温度ｔでの、基板Ｂ上に接続された端子部材ｔ１  〜ｔｎ  および半導体チップＣの、基準点Ｐ０  から位置ＰＢ  までの線Ｓに沿った接続長（端子部材および半導体チップの合計接続長）ＬＴ  （ｔ）は、下記の（４）式で表される。なお、この（４）式では、図１で基準点Ｐ０  から離れる側を「＋」側と設定している。
【００１３】
また、（４）式は下記の（４’）式のように変形される。
また、温度ｔでの、基準点Ｐ０  から位置ＰＢ  までの各線Ｓに沿った基板の長さ（基板Ｂの接続長）ＬＢ  （ｔ）は、下記の（５）式で表される。
【００１４】
【数６】
2004179536.tif 000005
【００１５】
【数７】
2004179536.tif 000006
【００１６】
【数８】
2004179536.tif 000007
【００１７】
そして、下記の（６）式を満たすことによりＬＴ  （ｔ）＝ＬＢ  （ｔ）となり、温度が変化しても、基板の接続長が端子部材および半導体チップの合計接続長と同じになる。
【００１８】
【数９】
2004179536.tif 000008
【００１９】
そして、前記（１）式および（２）式を同時に満たすことにより、上記（６）式が満たされる。
したがって、上記（１）式および（２）式を満たすことにより、温度が変化しても、基板の接続長が端子部材および半導体チップの合計接続長と同じになるため、半導体チップと基板との接続部に応力が生じない（端子部材によって応力が吸収される）。すなわち、この方法は、本発明の第１の設計方法において、温度変化に伴って半導体チップと基板との接続部に生じる応力が０となる設計方法に相当する。
【００２０】
本発明はまた、半導体チップと基板との接続に関する設計方法であって、半導体チップと基板との間に一層の介在層を設け、この介在層を複数の独立した端子部材で構成し、各端子部材を、基板面の基準点から放射状に延びる各線上に配置し、前記各線毎に端子部材で半導体チップと基板とを接続し、前記各線毎の、端子部材と半導体チップとの接続位置ＰＣ  および端子部材と基板との接続位置ＰＢ  、並びに端子部材の材質を、前記基準点から前記位置ＰＣ  までの前記各線に沿った半導体チップの或る温度での長さをＬＣ  、前記基準点から前記位置ＰＢ  までの前記各線に沿った基板の前記温度と同じ温度での長さをＬＢ  、半導体チップの線膨張係数をαＣ  、基板の線膨張係数をαＢ  、端子部材の線膨張係数をα１  とした時に、下記の（３）式を満たすように決めることを特徴とする半導体装置の設計方法を提供する。この方法を本発明の第３の設計方法と称する。
【００２１】
【数１０】
2004179536.tif 000009
【００２２】
この方法は、前記第２の設計方法でｎ＝１とした半導体装置の設計方法に相当する。すなわち、図１で、ＰＴ１＝ＰＢ  （すなわち、ＬＢ  ＝ＬＣ  ＋Ｌ１  ）である場合に相当する。また、上記（３）式は、端子部材の二つの接続位置間の各線Ｓに沿った前記温度と同じ温度での長さＬ１  ＝ＬＢ  −ＬＣ  （前記（１）式にｎ＝１を代入して得られる）を、前記（２）式にｎ＝１と共に代入して得られる式である。
【００２３】
第３の設計方法では、第２の設計方法よりもパラメータが減るため設計の自由度は低くなるが、接続位置ＰＢ  ，ＰＣ  のいずれかが決められていない場合には有効である。接続位置ＰＢ  ，ＰＣ  の両方が決められている場合には、端子部材の材質の選定のみとなる。
本発明はまた、本発明の設計方法により得られた半導体装置であって、半導体チップと基板との間に一層以上の介在層を有し、各介在層は複数の独立した端子部材で構成され、各介在層内の各端子部材は、基板面の基準点から放射状に延びる各線上に配置され、前記各線毎に端子部材で半導体チップと基板とが接続されていることを特徴とする半導体装置を提供する。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
本発明の設計方法の一実施形態を、図２に示すフローチャートと前述の図１とを用いて説明する。
ここでは、半導体チップの中心と基板の中心（基準点Ｐ０  ）を合わせて設置することを前提にしている。これにより、半導体チップＣと端子部材ｔ１  との接続位置ＰＣ  が決まっているため、温度Ｔ（任意の温度）での、基準点Ｐ０  から位置ＰＣ  までの線Ｓに沿った長さＬＣ  は定数として与えられる。また、半導体チップＣの線膨張係数αＣ  および基板Ｂの線膨張係数αＢ  も定数として与えられる。
【００２５】
この方法では、先ず、基板の配線レイアウト等の制約により、基板Ｂと端子部材ｔ１  との接続位置ＰＢ  が決まっている場合には、介在層を２層に設定し（ステップＳ１→ステップＳ２）、決まっていない場合には介在層を１層に設定する（ステップＳ１→ステップＳ３）。
介在層を１層に設定した場合には、次に、端子部材の材質（線膨張係数α１  ）を設定する（ステップＳ３→ステップＳ４）。次に、前記（３）式に、ステップＳ４で設定した端子部材の線膨張係数α１  と、定数として与えられた、半導体チップＣの線膨張係数αＣ  、基板Ｂの線膨張係数αＢ  、および前記長さＬＣ  とを代入して、温度Ｔと同じ温度での基準点Ｐ０  から前記位置ＰＢ  までの長さＬＢ  を算出する（ステップＳ５）。
【００２６】
次に、この算出値ＬＢ  から、組み立て時の端子部材ｔ１  と基板Ｂとの接続位置ＰＢ  を決める（ステップＳ６）。すなわち、温度Ｔが組み立て時の温度と異なる場合には、長さＬＢ  を組み立て時の温度での長さに換算して接続位置ＰＢ  を決める。
介在層を２層に設定した場合で、端子部材ｔ１  の材質を先に決める場合（ステップＳ２→ステップＳ１１→ステップＳ１２）には、ステップＳ１２で端子部材ｔ１  ，ｔ２  の線膨張係数α１  ，α２  を設定する。
【００２７】
次に、ステップ１３で、前記（１）式でｎ＝２とした下記の（１’）式および前記（２）式でｎ＝２とした下記の（２’）式に、ステップＳ１２で設定した線膨張係数α１  ，α２  と、定数として与えられた、半導体チップＣの線膨張係数αＣ  、基板Ｂの線膨張係数αＢ  、前記長さＬＣ  、および前記長さＬＢ  とを代入して、温度Ｔと同じ温度での長さＬ１  （第１の介在層Ｋ１の端子部材ｔ１  の二つの接続位置ＰＣ  −ＰＴ１間の長さ）と長さＬ２  （第２の介在層Ｋ２の端子部材ｔ２  の二つの接続位置ＰＴ１−ＰＢ  間の長さ）を算出する。
【００２８】
次に、この算出結果から、ステップＳ１４で、組み立て時の、第２の介在層Ｋ２の端子部材ｔ２  と基板Ｂとの接続位置ＰＢ  と、隣り合う介在層Ｋ１，Ｋ２間での端子部材ｔ１  ，ｔ２  の接続位置ＰＴ１を決める。すなわち、温度Ｔが組み立て時の温度と異なる場合には、長さＬ１  ，Ｌ２  を組み立て時の温度での長さに換算して接続位置ＰＢ  ，ＰＴ１を決める。
【００２９】
【数１１】
2004179536.tif 000010
【００３０】
【数１２】
2004179536.tif 000011
【００３１】
介在層を２層に設定した場合で、端子部材の材質を先に決めない場合（ステップＳ２→ステップＳ１１→ステップＳ１５）には、ステップＳ１５で、組み立て時の、端子部材ｔ１  と端子部材ｔ２  の接続位置ＰＴ１、端子部材ｔ２  と基板との接続位置ＰＢ  を設定して、各端子部材ｔ１  ，ｔ２  の二つの接続位置間の長さＬ１  ，Ｌ２  を決める。
【００３２】
次に、ステップ１６で、前記（１’）式および前記（２’）式に、ステップＳ１５で決めた長さＬ１  ，Ｌ２  と、定数として与えられた前記長さＬＣ  およびＬＢ  とを代入して、各端子部材ｔ１  ，ｔ２  の線膨張係数α１  ，α２  を算出する。
次に、この算出結果から、ステップＳ１７で、各端子部材ｔ１  ，ｔ２  の材質を決める。
【００３３】
本発明の設計方法のシュミレーションの一例について説明する。
この例では、図３に示すように、半導体チップＣと基板Ｂとの間に二層の介在層Ｋ１  ，Ｋ２  を設け、基板面の基準点Ｐ０  から放射状に延びる或る線（基準線）上で、端子部材ｔ１  と半導体チップＣとの接続位置ＰＣ  を、端子部材ｔ２  と基板Ｂとの接続位置ＰＢ  に一致するように設定している（図３の右側部分）。そして、温度０℃での、基準点Ｐ０  から各位置ＰＢ  ，ＰＣ  までの基準線に沿った長さＬＢ  ，ＬＣ  を３．０に設定している。すなわち、長さＬＢ  ＝ＬＣ  ＝３．０が定数として与えられる。
【００３４】
また、第１の介在層Ｋ１  をなす端子部材ｔ１  （半導体チップＣ側の端子部材）の材質を、線膨張係数α１  ＝２．３７×１０−５である銅とし、第２の介在層Ｋ２  をなす端子部材ｔ２  （基板Ｂ側の端子部材）の材質を、線膨張係数α２  ＝０．６２×１０−５であるアルミニウムとした。なお、半導体チップＣの線膨張係数αＣ  は４．２０×１０−６であり、基板Ｂの線膨張係数αＢ  は１．５０×１０−５である。すなわち、各線膨張係数α１  ，α２  ，αＣ  ，αＢ  も定数として与えられる。
【００３５】
これらの定数を前記（１’）式および前記（２’）に代入することにより、０℃での、各端子部材ｔ１  ，ｔ２  の二つの接続位置間の基準線に沿った長さＬ１  ，Ｌ２  が、Ｌ１  ＝４．３２，Ｌ２  ＝−４．３２として算出される。なお、Ｌ２  が「−」の値で算出されるのは、前記（１）式および前記（２）式が、図１で基準点Ｐ０  から離れる側を「＋」側と設定して得られた式であることに起因する。
【００３６】
ここで、半導体チップＣの長さＬＣ  および基板Ｂの長さＬＢ  の温度との関係を図４（ａ）に、各端子部材ｔ１  ，ｔ２  の前記長さＬ１  ，Ｌ２  と温度との関係を図４（ｂ）に、ＬＣ  とＬ１  とＬ２  （Ｌ２  は「−」の値）との総和を図４（ｃ）に示す。
図４（ａ）に示すように、線膨張係数の違いにより、半導体チップＣの長さＬＣ  および基板Ｂの長さＬＢ  の差は、温度が基準温度から離れるに従って大きくなるが、０℃温度でＬ１  ＝｜Ｌ２  ｜＝４．３２となるように端子部材ｔ１  ，ｔ２  間の接続位置ＰＴ１を設定することにより、図４（ｃ）に示すように、温度に関係なく、ＬＣ  とＬ１  とＬ２  との総和（基板Ｂ上に接続された端子部材ｔ１  ，ｔ２  および半導体チップＣの、基準点Ｐ０  から位置ＰＢ  までの基準線に沿った接続長）が、ＬＢ  （基板Ｂの基準点Ｐ０  から位置ＰＢ  までの基準線に沿った長さ）と一致する。そのため、半導体チップＣと基板Ｂとの接続部に応力が生じない（端子部材によって応力が吸収される）。
【００３７】
本発明の設計方法により設計して得られる半導体装置の実施形態について、図５乃至８を用いて説明する。
図５は、この実施形態のＩＣパッケージ（半導体装置）を示す概略構成図であり、図６はその平面図である。
このＩＣパッケージ１は、インターポーザ（基板）２と、ベアチップ（半導体チップ）３と、第１の端子部材４と、第２の端子部材５と、封止樹脂部６と、半田ボール７とで構成されている。図７は、このＩＣパッケージ１の製造工程で、第１の端子部材４を設ける前の状態を示す平面図である。
【００３８】
このＩＣパッケージ１では、ベアチップ３とインターポーザ２との間に二層の介在層を設け、各介在層を複数の独立した端子部材（すなわち、第１の端子部材４と第２の端子部材５）で構成している。
ベアチップ３は正方形の周縁部に等間隔で１２個の端子３１を有する。これに合わせて、インターポーザ２の面の中心点（基準点）Ｐ０  から放射状に延び、ベアチップ３の各端子３１を通る１２本の線Ｓが設定されている。そして、ベアチップ３の１２個の端子３１のうち、正方形の角部に配置された端子３１ａと、それ以外の端子３１ｂとでは、各端子位置までの基準点Ｐ０  から線Ｓに沿った長さが異なる。また、インターポーザ２の端子位置２１は、基準点Ｐ０  を中心とした円Ｅ上に配置されている。
【００３９】
第１の端子部材４および第２の端子部材５はそれぞれ、各線Ｓ上に配置され、各線Ｓ毎に第１の端子部材４および第２の端子部材５により、ベアチップ３の端子３１とインターポーザ２の端子位置２１が接続されている。
ここで、インターポーザ２の端子位置２１とベアチップ３の端子位置３１は前述のように設定されているため、前記（１’）式および（２’）式に、ＬＢ  およびＬＣ  としては定数が代入される。また、第１の端子部材４および第２の端子部材５として使用する互いに線膨張係数が異なる材料を決める。これらの線膨張係数α１  ，α２  （≠α１  ）とＬＢ  およびＬＣ  を前記（１’）式および（２’）式に代入することによって、各線Ｓ毎にＬ１  およびＬ２  を算出する。この算出値から、各線Ｓ毎に、第１の端子部材４と第２の端子部材５との接続位置４５を決める。
【００４０】
このＩＣパッケージ１の製造方法としては、例えば以下の方法が挙げられる。先ず、図８（ａ）に示すように、キャリアテープ８に剥離可能な接着層９を形成し、その上に第２の端子部材５を形成する金属層１５を設ける。この金属層１５をフォトリソグラフィ工程およびエッチング工程によりパターニングして、図７に示すパターンで１２個の第２の端子部材５からなるパターン５０を同一平面内に形成する。図８（ｂ）は、この状態を示す。
【００４１】
次に、インターポーザ２の上にベアチップ３を載せて、インターポーザ２の中心（基準点Ｐ０  ）にベアチップ３の中心を合わせる。次に、図８（ｃ）に示すように、このインターポーザ２の上に、図８（ｂ）の状態のキャリアテープ８をパターン５０側を下に向けて載せ、密着させた後、キャリアテープ８を剥がす。これにより、インターポーザ２の上に第２の端子部材５からなるパターン５０が転写される。その後、超音波圧着法によりインターポーザ２の端子位置２１を圧着する。
【００４２】
これにより、図８（ｄ）に示すように、インターポーザ２の上に第２の端子部材５からなるパターン５０とベアチップ３が配置され、端子位置２１でインターポーザ２と第２の端子部材５とが接続される（図７の状態）。
次に、前記と同様にして、図６に示す第１の端子部材４からなるパターン４０をキャリアテープ８上に接着層９を介して形成する。次に、図８（ｅ）に示すように、図８（ｄ）の状態のインターポーザ２の上に、パターン４０側を下に向けてキャリアテープ８を載せて密着させ、キャリアテープ８を剥がしてパターン４０を転写する。その後、超音波圧着法により接続位置４５および端子位置３１を圧着することにより、第１の端子部材４と第２の端子部材５とを接続すると同時にベアチップ３と第１の端子部材４とを接続する。。
【００４３】
次に、低応力の保護樹脂をインターポーザ２の上面に塗布して、ベアチップ３、第１の端子部材４、および第２の端子部材５を覆う封止樹脂部６を形成する。次に、インターポーザ２の裏面に半田ボール７を形成する。
なお、図８（ｃ）と図８（ｅ）の下側部分および図８（ｄ）は、図７のＡ−Ａ線断面図に相当する。図５は、図７のＢ−Ｂ線端面図に相当する。
【００４４】
図５のＩＣパッケージ１は、半導体チップ３をインターポーザ２の上に直接載せた構造であるが、図９に示すように、半導体チップ３を第１の端子部材４の上に載せた構造としてもよい。
図９のＩＣパッケージ１の製造方法の一例を図１０を用いて説明する。
先ず、前記と同じ方法で、第２の端子部材５からなるパターン５０を剥離可能な接着層９を介してキャリアテープ８上に形成する。図１０（ａ）に示すように、この状態のキャリアテープ８を、パターン５０側を下に向けてインターポーザ２の上に載せて密着させた後、キャリアテープ８を剥がす。これにより、インターポーザ２の上に第２の端子部材５からなるパターン５０が転写される。
【００４５】
次に、超音波圧着法によりインターポーザ２の端子位置２１を圧着する。これにより、図１０（ｂ）に示すように、インターポーザ２の上に第２の端子部材５からなるパターン５０が配置され、端子位置２１でインターポーザ２と第２の端子部材５とが接続される
次に、前記と同様にして、図６に示す第１の端子部材４からなるパターン４０をキャリアテープ８上に接着層９を介して形成する。次に、図１０（ｃ）に示すように、図１０（ｂ）の状態のインターポーザ２の上に、パターン４０側を下に向けてキャリアテープ８を載せて密着させ、キャリアテープ８を剥がしてパターン４０を転写する。その後、超音波圧着法により接続位置４５を圧着して、第１の端子部材４と第２の端子部材５とを接続する。
【００４６】
次に、図１０（ｃ）の状態のインターポーザ２の上に、ベアチップ３を接続する。すなわち、端子３１側をインターポーザ２側に向けてベアチップ３を置き、第１の端子部材４のベアチップ３との接続位置３４とベアチップ３の端子３１とを超音波圧着法により接続する。
次に、低応力の保護樹脂をインターポーザ２の上面に塗布して、ベアチップ３、第１の端子部材４、および第２の端子部材５を覆う封止樹脂部６を形成する。次に、インターポーザ２の裏面に半田ボール７を形成する。
【００４７】
図５のＩＣパッケージと図９のＩＣパッケージを比較すると、図５の方が図９よりもＩＣパッケージの製造工程を少なくできるとともに、ＩＣパッケージの厚さを薄くできる。
なお、図１１は、インターポーザ２、ベアチップ３、第１の端子部材４、第２の端子部材５の配置の前記実施形態とは異なる例を示す平面図である。この例では、インターポーザ２の端子位置２１が、基準点Ｐ０  を中心とした正方形Ｆ上に配置され、第１の端子部材４と第２の端子部材５との接続位置４５が基準点Ｐ０  を中心とした正方形Ｆより大きな正方形Ｇ上に配置されている。
【００４８】
また、前記実施形態では、インターポーザ２を基板としたＩＣパッケージについて説明してあるが、本発明の設計方法はこれに限定されず、ＩＣパッケージ以外の半導体装置に対しても適用できる。すなわち、本発明の設計方法は、ベアチップをパッケージ化しないで、直接プリント基板に接続する際の設計方法としても好適である。
【図面の簡単な説明】
【図１】本発明の設計方法を説明する図。
【図２】本発明の設計方法の一実施形態を示すフローチャート。
【図３】本発明の設計方法のシュミレーションの一例を示す図。
【図４】本発明の設計方法のシュミレーション結果を示すグラフ。
【図５】ＩＣパッケージの実施形態を示す端面図。
【図６】ＩＣパッケージの実施形態を示す平面図。
【図７】図６のＩＣパッケージの製造過程を示す平面図。
【図８】図６のＩＣパッケージの製造方法を説明する断面図。
【図９】ＩＣパッケージの実施形態を示す端面図。
【図１０】図９のＩＣパッケージの製造方法を説明する断面図。
【図１１】ＩＣパッケージの各部材の配置例を示す平面図。
【図１２】半導体チップを回路基板に接続する従来の方法を示す図。
【符号の説明】
１…ＩＣパッケージ１、  ２…インターポーザ（基板）、  ３…ベアチップ（半導体チップ）、  ４…第１の端子部材、  ５…第２の端子部材、  ６…封止樹脂部、  ７…半田ボール、  ３１…ベアチップの端子、  ４５…第１の端子部材と第２の端子部材との接続位置、  Ｃ…半導体チップ、  Ｂ…基板、  Ｋ１  〜Ｋｎ  …介在層、  Ｐ０  …基準点、  Ｓ…基準点から放射状に延びる線、  ｔ１  〜ｔｎ  …端子部材、  ＰＣ  …端子部材と半導体チップとの接続位置、  ＰＢ  …端子部材と基板との接続位置、  ＰＴ１〜ＰＴ（ｎ−１）…隣り合う介在層間での端子部材の接続位置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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