(57)【要約】【課題】クロックの増減も検出できるクロック監視装置を提供する。【解決手段】アナログ値をＰＤＭ（Ｐｕｌｓｅ　ｄｅｎｓｉｔｙ　ｍｏｄｕｌａｔｉｏｎ）変換する外部装置とこの外部装置から供給されるサンプリングクロックとＰＤＭデータを信号処理し多ビットのデジタル値にアナログ値を変換する回路のクロックを監視するクロック監視装置において、監視対象となるクロックの変化を検出するクロック変化検出部１と、クロック変化検出毎に時間計測するタイマ部２と、電源投入時の誤動作を防止する初期条件出力部３と、タイマ部の出力からクロックの増減を検出するエラー検出部４と、エラー検出信号を保持するエラー出力部５と、を具備したものである。【選択図】　　　図１
2004056292.tif 000002
【特許請求の範囲】
【請求項１】
アナログ値をＰＤＭ（Ｐｕｌｓｅ　ｄｅｎｓｉｔｙ　ｍｏｄｕｌａｔｉｏｎ）変換する外部装置とこの外部装置から供給されるサンプリングクロックとＰＤＭデータを信号処理し多ビットのデジタル値にアナログ値を変換する回路のクロックを監視するクロック監視装置において、
監視対象となるクロックの変化を検出するクロック変化検出部と、前記クロック変化検出毎に時間計測するタイマ部と、電源投入時の誤動作を防止する初期条件出力部と、前記タイマ部の出力からクロックの増減を検出するエラー検出部と、前記エラー検出信号を保持するエラー出力部と、を具備したことを特徴とするクロック監視装置。
【請求項２】
前記エラー検出部は、予め決められたビット数のビットタイマー出力より前記クロックのクロックの増減、停止等の異常を検出してエラー検出信号を出力することを特徴とする請求項１記載のクロック監視装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ値をＰＤＭ変換する外部装置と、この外部装置から供給されるサンプリングクロックと、ＰＤＭデータを信号処理して多ビットのディジタル値にアナログ値を変換する装置において、サンプリングクロックとＰＤＭデータを伝送する伝送路における接触不良や外来ノイズによりサンプリングクロックが増減するのを監視し、アナログデータの変換誤差を抑えることを目的としたクロック監視装置に関する。
【０００２】
【従来の技術】
従来のクロック装置を図５〜図７に示す。
図５は従来のクロック装置のブロック図であり、３１は監視対象となるクロックの変化を検出するクロック変化検出部、３２はアップカウンタタイマ、３４はタイマ出力のオーバフローを検出するエラー検出部、３５はエラー検出信号を保持し、保持データを出力するエラー出力部である。
つぎに、図５を用いてクロック装置の動作について説明する。
先ず、電源が印加されると回路を所望の信号出力の状態にするリセット信号１３が入力され、各回路３１、３２、３５は初期状態になる。シンテムクロック１２はシステムの起動クロックである。クロック入力１１が監視すべきクロックでシステムクロックよりも低い周波数である。
クロック１１がクロック変化検出部３１に入力すると、内部の直列接続された２つの記憶素子（図示していない）を通過する。この２つの記憶素子はシステムクロック１２単位でクロック入力信号を記憶するため、クロック入力１１の変化がある度にシステムクロック１サイクル分のパルスをクロック変化検出出力１５として出力する。
タイマー部３２はアップカウンタでシステムクロック１２で常にアップカウントしている。そこにクロック変化検出出力１５が入力されるとタイマ値を”０”にする。
エラー検出部３４はタイマ部３２から出力されるタイマ出力２１をエラー検出部３４へ入力しタイマ出力２１が全て”Ｈ”の場合に、エラー検出出力４１を出力する。
エラー出力部３５はエラー検出出力４１を保持し、この保持された信号をエラー出力５１として出力する。
図６は図５に示した各回路の信号のタイムチャートであり、クロック入力１１が点線で示すように停止してしまった時、エラー検出部３４はタイマ部３２から出力されるタイマ出力２１が全て”Ｈ”となった時点（図６ではタイマ出力２１の７番目出力が”Ｈ”となった時点）で、エラー検出信号４１のオンを出力し、エラー検出部３５はエラー出力５１オンの状態を示している。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、外部装置から供給されるサンプリングクロックは伝送路の劣化による接触不良で発生するクロックの消失や、外来ノイズによるクロックの増加でクロックの増減が発生しているが、従来の技術の場合は断線などによるクロックの停止しか検出できない。
例えば、図７には、クロック入力１１が増加（検出エッジが増加）した例を示している。このようにクロック入力１１のエッジが増加した場合、エッジの変化の検出はできるが、この検出によりロードされるタイマーがエラー検出値（オーバーフロー）に達しないために、クロックの増減までは検出できない。
従って、このクロックを基準に、信号処理したデータは誤差を含んでしまうという問題があった。
そこで、本発明は、クロックの増減を検出して、このクロックを基準に信号処理して得られるデータに誤差が含まれることを検出し、誤差を抑える処理を可能にするクロック監視装置を提供することを目的としている。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、アナログ値をＰＤＭ変換する外部装置とこの外部装置から供給されるサンプリングクロックとＰＤＭデータを信号処理し多ビットのデジタル値にアナログ値を変換する回路のクロックを監視するクロック監視装置において、監視対象となるクロックの変化を検出するクロック変化検出部と、前記クロック変化検出毎に時間計測するタイマ部と、電源投入時の誤動作を防止する初期条件出力部と、前記タイマ部の出力からクロックの増減を検出するエラー検出部と、前記エラー検出信号を保持するエラー出力部と、を具備したことを特徴としている。
また、請求項２に記載の発明は、前記エラー検出部は、予め決められたビット数のビット・タイマー出力より前記クロックの増減、停止等の異常を検出してエラー検出信号を出力することを特徴としている。
このクロック監視装置では、クロック入力の異常を検出する場合、例えば、ビットタイマ出力のビットを３ビットとして、３ビット・タイマ出力を用いるとすれば、３ビット＝２３　通りの状態を検出することが可能となり、その中で、”１１１”はクロック入力の停止状態を、”０１０”、…、はクロック周波数の増加の状態を示すというように、詳細な状態を検出できるので、従来のクロックの停止状態しか検出できない場合と比較して、クロックの増減による異常状態なども正確に検出できる。
【０００５】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照して説明する。
図１は本発明の実施の形態に係るクロック監視装置のブロック図、図２は図１に示すクロック監視装置の回路図、図３および図４は信号のタイムチャートである。
図１において、１はクロック入力１１を入力してシステムクロック１２の１サイクル分のパルスを出力するクロック変化検出部、２は３ｂｉｔタイマによる３ビットのタイマ値を出力するタイマ部、３は初期条件出力部、４は３ビットのタイマ出力を判断してエラー検出信号を出力するエラー検出部、５はエラー出力部である。
【０００６】
つぎに、図１のクロック監視装置の動作について説明する。
電源印加後、クロック変化検出部１を所望の値に初期化する。これと同時に入力されたリセット信号１３とエラークリア信号１４は論理素子１９を通過して、タイマ部２と初期条件出力部３とエラー出力部５とを所望の値に初期化する。
この場合、クロック入力１１が監視すべきクロックで、システムクロック１２よりも低い周波数である。
次に、図２のクロック監視装置の回路図を参照すると、先ず、クロック入力１１がクロック変化検出部１に入力されると、直列接続された２つの記憶素子１６、１７を通過する。この２つの記憶素子１６、１７は論理素子１８へ接続されている。
この記憶素子１６、１７はシステムクロック１２単位でクロック入力１１を記憶するため、論理素子１８の出力はクロック入力１１の変化がある度にシステムクロック１サイクル分のパルスをクロック変化検出出力ＴＲＧとして出力する。この状態は、図３のタイムチャートに記憶素子１６の信号波形ＤＶＭＣＬＫｄ、記憶素子１７の波形ＤＶＭＣＬＫｄｄ、論理素子１８の出力波形ＴＲＧをシステムクロック１２の１サイクル分、カウン値も同間隔として示している。
次に、タイマ部２はアップカウンタでシステムクロック１２で常にアップカウントしている。そこにクロック変化検出出力ＴＲＧが入力されると、図３のカウント値のようにタイマ値を”０”にしてカウントする。
エラー検出部４は論理素子ＡＮＤで構成し、タイマ部２から出力されるタイマ出力を、この論理素子に入力する。
なお、図３は通常状態時のタイムチャートで、図４には異常時のタイムチャートを示している。
今、クロック変化検出出力ＴＲＧと、３ビット・タイマ出力を、”０００”、”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”、”１１１”、等として、その中で、”０００”、”００１”、”０１０”、”１１１”をエラー状態、”０１１”、”１００”、”１０１”、”１１０”を正常とすれば、エラー検出部４は、３ビットタイマ出力が”０００”、”００１”、”０１０”、”１１１”、である時はエラー検出出力を出力する。
エラー出力部５はエラー検出部４からのエラー検出出力を保持して、この保持する信号をエラー出力ＥＲとして出力する。
また、図３に示すような正常動作では、クロック変化検出出力ＴＲＧが発生した時、タイマ出力”０１１”、”１００”、”１０１”、”１１０”のいずれかが出力される。この場合はエラー検出部４は、正常と判定して、エラー検出出力としては”Ｌ”が出力される。従って、エラー出力部５は正常と出力する。
【０００７】
また、図４にはクロック入力１１の周波数が増加した時のエラー検出のタイムチャートを示すが、図４に示すように、今クロック入力１１の周波数が増加したとすると、エッジの変化を検出するクロック変化検出出力が出力される間隔が短くなるため、クロック変化検出出力ＴＲＧとタイマ出力のビット値が”０１０”となるので、エラー検出出力を出力して、エラー出力部５からエラー出力ＥＲが出力される。
また、従来の場合と同様にクロックが停止した場合はタイマ出力は”１１１”となり、エラー検出部４でエラーと判定され、エラー出力部５からエラー出力ＥＲが出力されることになる。
なお、ここまでは、タイマ出力としては３ビットのタイマ出力として説明したが、３ビットに限定するものではなく、状況に応じてビット数は任意に増減して設定することができる。例えば、４ビット、…、などと増せば、検出周波数範囲が広がり、アナログデータの変換精度は向上する。
【０００８】
【発明の効果】
以上説明したように、本発明によれば、クロック変化検出出力でロードされるタイマの出力から任意の時間を検出するため、ノイズの重畳によるクロックエッジの増加や、伝送路の劣化による接触不良で発生するクロックの消失も検出することが可能になるという効果がある。
また、従来と同様クロック伝送路の断線も検出できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るクロック監視装置のブロック図である。
【図２】図１に示すクロック監視装置の回路図である。
【図３】通常状態時の信号のタイムチャートである。
【図４】異常時の信号のタイムチャートである。
【図５】従来のクロック装置のブロック図である。
【図６】図５に示した各回路の信号のタイムチャートである。
【図７】クロック入力が増加した例を示すタイムチャートである。
【符号の説明】
１　クロック変化検出部
２　タイマ部
３　初期条件出力部
４　エラー検出部
５　エラー出力部
【図１】
2004056292.tif 000003
【図２】
2004056292.tif 000004
【図３】
2004056292.tif 000005
【図４】
2004056292.tif 000006
【図５】
2004056292.tif 000007
【図６】
2004056292.tif 000008
【図７】
2004056292.tif 000009