(57)【要約】【課題】データとクロック信号が複数段のフリップフロップ回路を順次伝達していく順序回路において、データが各フリップフロップ回路を伝達していくのと同時にクロック信号を当該フリップフロップ回路に伝達させることを可能にするクロック発生回路を提供する。【解決手段】クロック信号を出力端子からフリップフロップ回路へ出力する出力手段と、第１の端子の信号の変化に応じて、前記フリップフロップ回路の前段のフリップフロップ回路におけるデータの有無を検出するデータ検出手段と、第２の端子の信号の変化に応じて、前記出力手段を活性化し前記クロック信号を出力する第１の動作と、前記出力手段を非活性化し前記クロック信号を出力しない第２の動作とのいずれかを選択する活性化手段とをクロック発生回路に設ける。【選択図】  図１
2004248009.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、出力端子と、第１の端子と、第２の端子とを有するクロック発生回路であって、
クロック信号を前記出力端子からフリップフロップ回路のクロック端子へ出力する出力手段と、
前記第１の端子の信号の変化に応じて、前記フリップフロップ回路の前段のフリップフロップ回路におけるデータの有無を検出するデータ検出手段と、
前記第２の端子の信号の変化に応じて、前記出力手段を活性化し前記クロック信号を出力する第１の動作と、前記出力手段を非活性化し前記クロック信号を出力しない第２の動作とのいずれかを選択する活性化手段と
を備えることを特徴とするクロック発生回路。
【請求項２】
前記入力端子に接続させた第１の入力と、第２の論理回路の出力に接続させた第２の入力と、前記第１の端子に接続させた出力とを有する第１の論理回路を含むことを特徴とする請求項１記載のクロック発生回路。
【請求項３】
前記第１の端子に接続させた第１の入力と、前記出力端子に接続させた第２の入力と、初期クロック入力端子に接続させた第３の入力と、第１の論理回路の入力に接続させた出力とを有する第２の論理回路を含むことを特徴とする請求項１記載のクロック発生回路。
【請求項４】
前記第２の端子に接続させた第１の入力と、前記出力端子に接続させた第２の入力と、第４の論理回路の入力に接続させた出力とを有する第３の論理回路を含むことを特徴とする請求項１記載のクロック発生回路。
【請求項５】
第３の論理回路の出力と接続させた第１の入力と、前記第１の端子に接続させた第２の入力と、前記入力端子に接続させた第３の入力と、初期クロック入力端子に接続させた第４の入力と、前記出力端子に接続させた出力とを有する第４の論理回路を含むことを特徴とする請求項１記載のクロック発生回路。
【請求項６】
分岐点において２以上の系列に分岐されるように接続された複数段のフリップフロップ回路と、各フリップフロップ回路にそれぞれ接続されるクロック発生回路とを含む半導体集積回路であって、
各クロック発生回路が少なくとも、第１の端子と第２の端子とを有し、前記分岐点の上流側に接続されるクロック発生回路の前記第２の端子と、前記分岐点の下流側に接続される２以上のクロック発生回路の各第１の端子とが単一の論理回路を介して接続されることを特徴とする半導体集積回路。
【請求項７】
２以上の系列が合流点において１つの系列に統合されるように接続された複数段のフリップフロップ回路と、各フリップフロップ回路にそれぞれ接続されるクロック発生回路とを含む半導体集積回路であって、
各クロック発生回路が少なくとも、第１の端子と第２の端子とを有し、前記合流点の上流側に接続される２以上のクロック発生回路の各第１の端子と、前記合流点の下流側に接続されるクロック発生回路の前記第１の端子とが第１の論理回路及び第２の論理回路を介して接続され、かつ、前記合流点の上流側に接続される前記２以上のクロック発生回路の各第２の端子と、前記合流点の下流側に接続されるクロック発生回路の前記第１の端子とが前記第２の論理回路を介して接続されることを特徴とする半導体集積回路。
【請求項８】
前記複数段のフリップフロップ回路のうち、初段のフリップフロップ回路に伝達されるデータの変化を検出するデータ遷移検出回路を備え、前記データ遷移検出回路の出力を、前記初段のフリップフロップ回路に接続されるクロック発生回路の入力と接続させることを特徴とする請求項６又は７記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データとクロック信号が複数段のフリップフロップ回路を介して順次伝達していく半導体集積回路等の順序回路に用いられるクロック発生回路、及び該クロック発生回路を用いた半導体集積回路に関するものである。
【０００２】
【従来の技術】
１、０のデジタルデータが複数段のフリップフロップ回路を通して順次送られる半導体集積回路等の順序回路においては、データの伝達と共にクロック信号も伝達していく必要がある。しかし、従来の回路構成では、複数段のフリップフロップ回路中の当該フリップフロップ回路におけるデータ保持の有無とは無関係に、クロック信号が常に一定の振幅を繰り返しながら、該当フリップフロップ回路のクロック（ＣＫ）端子に入力される。
【０００３】
本発明に関連する従来の技術として、特開平１０−１７８３３５号公報には、パルス駆動型フリップフロップ回路において、クロック駆動回路と、クロック駆動回路の出力に基づきパルス信号を生成するパルス信号生成回路を設けた構成が示されている。
【０００４】
【特許文献１】
特開平１０−１７８３３５号公報
【０００５】
【発明が解決しようとする課題】
上述したように、半導体集積回路等の従来の順序回路においては、データの有無に関わらず、クロック信号が常に一定の振幅を繰り返しながら、該当のフリップフロップ回路のクロック（ＣＫ）端子に入力される。特開平１０−１７８３３５号公報記載のフリップフロップ回路においても、共通のクロック信号を最終段のクロック駆動回路に供給して、データの有無とは無関係に、最終段のフリップフロップ回路より初段のフリップフロップ回路へ向けて共通のクロック信号が順次伝達される。
【０００６】
このため、従来の順序回路においては、データが伝達されていないときにも、クロック信号が常に一定の振幅を繰り返しながら伝達しており、消費電力の増大やノイズ発生の問題が生じてしまう。
【０００７】
本発明は、上記の点に鑑みてなされたものであり、データとクロック信号が複数段のフリップフロップ回路を順次伝達していく順序回路において、データが各フリップフロップ回路を伝達していくのと同時にクロック信号を当該フリップフロップ回路に伝達させることが可能なクロック生成回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、入力端子と、出力端子と、第１の端子と、第２の端子とを有するクロック発生回路であって、クロック信号を前記出力端子からフリップフロップ回路のクロック端子へ出力する出力手段と、前記第１の端子の信号の変化に応じて、前記フリップフロップ回路の前段のフリップフロップ回路におけるデータの有無を検出するデータ検出手段と、  前記第２の端子の信号の変化に応じて、前記出力手段を活性化し前記クロック信号を出力する第１の動作と、前記出力手段を非活性化し前記クロック信号を出力しない第２の動作とのいずれかを選択する活性化手段とを備えることを特徴とする。
【０００９】
本発明のクロック発生回路によれば、前段のフリップフロップ回路にデータがあり、次段のフリップフロップ回路にデータがないときのみ、クロック信号を次段のフリップフロップ回路に伝達させることができる。各フリップフロップ回路のクロック端子へのクロック信号伝達の動作回数や、各フリップフロップ回路間の無駄なデータ伝達の回数が格段に減り、消費電力の削減やノイズ発生の阻止を図ることができる。
【００１０】
また、上記課題を解決するため、請求項６に記載した発明は、分岐点において２以上の系列に分岐されるように接続された複数段のフリップフロップ回路と、各フリップフロップ回路にそれぞれ接続されるクロック発生回路とを含む半導体集積回路であって、各クロック発生回路が少なくとも、第１の端子と第２の端子とを有し、前記分岐点の上流側に接続されるクロック発生回路の前記第２の端子と、前記分岐点の下流側に接続される２以上のクロック発生回路の各第１の端子とが単一の論理回路を介して接続されることを特徴とする。
【００１１】
また、上記課題を解決するため、請求項７に記載した発明は、２以上の系列が合流点において１つの系列に統合されるように接続された複数段のフリップフロップ回路と、各フリップフロップ回路にそれぞれ接続されるクロック発生回路とを含む半導体集積回路であって、各クロック発生回路が少なくとも、第１の端子と第２の端子とを有し、前記合流点の上流側に接続される２以上のクロック発生回路の各第１の端子と、前記合流点の下流側に接続されるクロック発生回路の前記第１の端子とが第１の論理回路及び第２の論理回路を介して接続され、かつ、前記合流点の上流側に接続される前記２以上のクロック発生回路の各第２の端子と、前記合流点の下流側に接続されるクロック発生回路の前記第１の端子とが前記第２の論理回路を介して接続されることを特徴とする。
【００１２】
本発明のクロック発生回路をＬＳＩ等の半導体集積回路全体又は一部に適用することにより、各フリップフロップ回路のクロック端子へのクロック信号伝達の動作回数や、各フリップフロップ回路間の無駄なデータ伝達の回数が格段に減り、消費電力の削減やノイズ発生の阻止を図ることができる。また、本発明のクロック発生回路を適用することにより、複数段のフリップフロップ回路が分岐点において２以上の系列に分岐されるように接続された場合や、２以上の系列が合流点において１つの系列に統合されるように接続された場合にも、各フリップフロップ回路に接続されるクロック発生回路同士を単純な論理回路を用いて容易に接続することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００１４】
図１は、本発明の第１の実施形態としてのクロック発生回路の構成を示す。
【００１５】
図１において、黒丸は交差する配線同士がはんだ等の接合方法により結線されていることを示し、その他の配線同士の交点においては接合されてないものとする。図１に示したクロック発生回路１０は、第１ＮＡＮＤ回路１２と、第２ＮＡＮＤ回路１４と、第３ＮＡＮＤ回路１６と、第４ＮＡＮＤ回路１８とを含む。このクロック発生回路１０には、入力端子ＩＮと、データ検出端子ＦＬと、活性化端子ＥＮと、出力端子ＯＵＴと、初期クロック入力端子ＣＬとが設けてある。
【００１６】
第１ＮＡＮＤ回路１２は、入力端子ＩＮに接続させた第１の入力と、第２ＮＡＮＤ回路１４の出力に接続させた第２の入力と、データ検出端子ＦＬに接続させた出力とを備える。
【００１７】
第２ＮＡＮＤ回路１４は、データ検出端子ＦＬ（第１ＮＡＮＤ回路１２の出力）に接続させた第１の入力と、出力端子ＯＵＴに接続させた第２の入力と、初期クロック入力端子ＣＬに接続させた第３の入力とを備える。第２ＮＡＮＤ回路１４の出力は第１ＮＡＮＤ回路１２の第２の入力に接続してある。
【００１８】
第３ＮＡＮＤ回路１６は、活性化端子ＥＮに接続させた第１の入力と、出力端子ＯＵＴに接続させた第２の入力と、第４ＮＡＮＤ回路１８の第１の入力に接続させた出力とを備える。
【００１９】
第４ＮＡＮＤ回路１８は、第３ＮＡＮＤ回路１６の出力に接続させた第１の入力と、データ検出端子ＦＬに接続させた第２の入力と、入力端子ＩＮに接続させた第３の入力と、初期クロック入力端子ＣＬに接続させた第４の入力と、出力端子ＯＵＴに接続させた出力とを備える。
【００２０】
クロック発生回路１０は、複数段のフリップフロップ回路の各々に対応して設けられる。クロック発生回路１０は、その出力端子ＯＵＴからのクロック信号を、次段のフリップフロップ回路（図示なし）のクロック端子（ＣＫ）に出力するよう接続される。このクロック発生回路１０の出力端子ＯＵＴは、次段のフリップフロップ回路のクロック端子（ＣＫ）と接続される。また、出力端子ＯＵＴは、次段のクロック発生回路１０の入力端子ＩＮにも接続される。このクロック発生回路１０の出力端子ＯＵＴに伝達される信号の初期値は１である。
【００２１】
クロック発生回路１０の入力端子ＩＮは、複数段のクロック発生回路１０を連続して接続する場合、前段のクロック発生回路１０の出力端子ＯＵＴと接続される。入力端子ＩＮに伝達される信号の初期値は１である。このクロック発生回路１０を複数段のうちの初段のクロック発生回路として接続する場合、その入力端子ＩＮは開放端となる。この場合、初段のクロック発生回路１０の初期クロック入力端子ＣＬには、データ遷移検出回路（後述する）等の出力が接続される。
【００２２】
データ検出端子ＦＬは、複数段のクロック発生回路１０を連続して接続する場合、前段のクロック発生回路１０の活性化端子ＥＮと接続される。このクロック発生回路１０を複数段のうちの初段のクロック発生回路として接続する場合、そのデータ検出端子ＦＬは開放端となる。データ検出端子ＦＬに伝達されるデータ検出信号は、当該フリップフロップ回路におけるデータの有無を示している。当該フリップフロップ回路にデータが無い場合、データ検出端子ＦＬのデータ検出信号は０であり、当該フリップフロップ回路にデータがある場合、データ検出端子ＦＬのデータ検出信号は１である。このデータ検出信号の初期値は０である。
【００２３】
活性化端子ＥＮは、複数段のクロック発生回路１０を連続して接続する場合、次段のクロック発生回路１０のデータ検出端子ＦＬと接続される。活性化端子ＥＮに伝達される活性化信号は、次段のクロック発生回路１０のデータ検出端子ＦＬからの信号と同一であり、この活性化信号は次段のフリップフロップ回路におけるデータの有無を示している。この活性化端子ＥＮの信号に応じて、当該フリップフロップ回路から次段のフリップフロップ回路へのデータ伝達を促がすか、あるいは当該フリップフロップ回路のデータを保持するかが判定される。すなわち、クロック発生回路１０においては、この活性化端子ＥＮの信号に応じて、出力端子からのクロック信号を次段のフリップフロップ回路のクロック端子（ＣＫ）に出力する第１の動作と、あるいはクロック信号を次段のフリップフロップ回路に出力しないで当該フリップフロップ回路のデータを保持する第２の動作のいずれかが選択される。この活性化信号ＥＮが０のとき、クロック発生回路１０は第１の動作を選択し、活性化信号ＥＮが１のとき、クロック発生回路１０は第２の動作を選択する。なお、この活性化端子ＥＮの信号の初期値は０である。
【００２４】
また、初期クロック入力端子ＣＬは、第２ＮＡＮＤ回路１４の第３の入力と、第４ＮＡＮＤ回路１８の第４の入力とに接続させてある。
【００２５】
以上のように、本実施形態のクロック発生回路１０においては、データ検出端子ＦＬの信号の変化に応じて、当該フリップフロップ回路におけるデータの有無が検出されると同時に、活性化端子ＥＮの信号の変化に応じて、出力端子ＯＵＴからのクロック信号を次段のフリップフロップ回路に出力する第１の動作と、あるいは出力しない第２の動作とのいずれかが選択される。
【００２６】
したがって、本実施形態のクロック発生回路１０は、当該フリップフロップ回路にデータがあり、次段のフリップフロップ回路にデータがない場合にのみ、出力端子ＯＵＴからクロック信号を次段のフリップフロップ回路のクロック端子に出力する第１の動作を行うように構成されている。一方、当該フリップフロップ回路にデータがあり、次段のフリップフロップ回路にもデータがある場合、本実施形態のクロック発生回路１０は、出力端子ＯＵＴからクロック信号を次段のフリップフロップ回路のクロック端子に出力しない第２の動作を行い、当該フリップフロップ回路のデータが保持されるように構成されている。
【００２７】
このクロック発生回路１０をＬＳＩ等の半導体集積回路に適用することにより、データとクロック信号が複数段のフリップフロップ回路を順次伝達していく順序回路において、データの伝達と同時にクロック信号を当該フリップフロップ回路に伝達させることができる。このため、各フリップフロップ回路のクロック端子へのクロック信号伝達の動作回数や、各フリップフロップ回路間の無駄なデータ伝達の回数が格段に減り、消費電力の削減やノイズ発生の阻止を図ることができる。
【００２８】
図２は、複数個のクロック発生回路１０で構成される系列と複数個のフリップフロップ回路２０で構成される列を組合わせた本発明の第２の実施形態に係る半導体集積回路の構成を示す。
【００２９】
説明の便宜上、図２において、各クロック発生回路１０における、初期クロック入力端子ＣＬと、第２ＮＡＮＤ回路１４の第３の入力と、第４ＮＡＮＤ回路１８の第４の入力は省略してある。
【００３０】
図２に示した半導体集積回路において、複数段のフリップフロップ回路２０が連続して接続してあり、各フリップフロップ回路２０のクロック端子（ＣＫ）にそれぞれ図１のクロック発生回路１０が接続してある。各クロック発生回路１０から入力するクロック信号に従って、４ビットのデータが複数段のフリップフロップ回路２０を介して順次伝達される。クロック信号の入力に応じて各フリップフロップ回路２０はそれぞれ、入力端子（Ｄ０−Ｄ３）で受取ったデータを出力端子（Ｑ０−Ｑ３）から次段のフリップフロップ回路２０の入力端子に順次送出する。
【００３１】
図２の構成において、複数段のフリップフロップ回路２０を介したデータ伝達が早すぎる場合に、隣り合う２つのクロック発生回路１０の一方の活性化端子ＥＮと他方のデータ検出端子ＦＬとを接続する配線上に遅延バッファ１５を挿入することでデータ伝達の速度を適宜に調整することができる。
【００３２】
図３は、図１のクロック発生回路で構成される系列を複数列に分岐させるための構成を示す。
【００３３】
図３に示した半導体集積回路においては、複数段のフリップフロップ回路（図示省略）が分岐点において２つの異なる系列に分岐されるように接続されている。各フリップフロップ回路のクロック端子ＣＫにそれぞれ、図１のクロック発生回路１０の出力端子ＯＵＴが接続される。分岐点の上流側に接続されるクロック発生回路１０−１の活性化端子ＥＮと、分岐点の下流側に接続される２つのクロック発生回路１０ａ−２と１０ｂ−２の各データ検出端子ＦＬとがＯＲ回路２２を介して接続されている。
【００３４】
図３の構成において、分岐点の下流側に接続される２つのクロック発生回路１０ａ−２と１０ｂ−２のデータ検出端子ＦＬの信号が共に０（次段のフリップフロップ回路にデータがない場合）であるときに、ＯＲ回路２２は、分岐点の上流側に接続されるクロック発生回路１０−１の活性化端子ＥＮに０を示す活性化信号を伝達する。活性化端子ＥＮで受取った信号（＝０）によって、上流側のクロック発生回路１０−１は、下流側のクロック発生回路１０ａ−２と１０ｂ−２にデータがないことを検出する。同時に、上流側のクロック発生回路１０−１は、当該フリップフロップ回路から次段へデータ伝達を促すため、出力端子ＯＵＴからのクロック信号を次段のフリップフロップ回路に出力する第１の動作を行う。
【００３５】
図４は、図１のクロック発生回路で構成される複数列を単一列に統合させるための構成を示す。
【００３６】
図４に示した半導体集積回路においては、２つの系列のフリップフロップ回路（図示省略）が合流点において１つの系列に統合されるように接続されている。各フリップフロップ回路のクロック端子ＣＫにそれぞれ、図１のクロック発生回路１０の出力端子ＯＵＴが接続される。合流点の上流側に接続される２つのクロック発生回路１０−１と１０−２のデータ検出端子ＦＬ１とＦＬ２はそれぞれ、ＮＡＮＤ回路２４とＯＲ回路２６を介して、合流点の下流側に接続されるクロック発生回路１０−３のデータ検出端子ＦＬ３と接続される。さらに、合流点の上流側に接続されるクロック発生回路１０−１と１０−２の活性化端子ＥＮ１とＥＮ２はそれぞれ、ＯＲ回路２６を介して、合流点の下流側に接続されるクロック発生回路１０−３のデータ検出端子ＦＬ３と接続される。この場合、クロック発生回路１０−１と１０−２の活性化端子ＥＮ１とＥＮ２同士が結合されることになる。
【００３７】
図４の構成において、２つの系列のデータの伝達が合流点で揃ったときに、はじめて下流側のフリップフロップ回路にデータを渡したい場合がある。図４に示したように、複数個のクロック発生回路１０を接続することにより、このようなデータ伝達を実現できる。
【００３８】
図４の構成において、下流側のクロック発生回路１０−３のデータ検出端子ＦＬ３の信号が０（当該フリップフロップ回路にデータがない場合）を示し、かつ、上流側の２つのクロック発生回路１０−１と１０−２のデータ検出端子ＦＬ１とＦＬ２の信号が共に１（当該フリップフロップ回路にデータがある場合）を示す場合にのみ、クロック発生回路１０−１と１０−２は、当該フリップフロップ回路から次段へデータ伝達を促すため、出力端子ＯＵＴからのクロック信号を次段のフリップフロップ回路に出力する第１の動作を行う。同時に、クロック信号も上流側のクロック発生回路から下流側のクロック発生回路１０−３に伝達される。
【００３９】
図１０は、図４のクロック発生回路の各ＦＬ端子及び各ＥＮ端子における状態変化を説明するための図である。図１０に示したように、ＦＬ１＝１、ＦＬ２＝１、かつ、ＦＬ３＝０のときのみ、ＥＮ１＝０、ＥＮ２＝０となり、このとき、上流側のクロック発生回路１０−１と１０−２は同時にクロック信号を次段のフリップフロップ回路に出力する第１の動作を行う。上記以外の状態においては、全てＥＮ１＝１、ＥＮ２＝１となり、上流側のクロック発生回路１０−１と１０−２はクロック信号を次段のフリップフロップ回路に出力しない第２の動作を行う。したがって、図４の構成によれば、２つの系列のデータの伝達が合流点で揃ったときに、はじめて次段のフリップフロップ回路２０へのクロック出力とデータ伝達を行うことができる。
【００４０】
図５は、図１のクロック発生回路を適用した本発明の第３の実施形態に係る半導体集積回路の構成を示す。
【００４１】
図５に示した半導体集積回路は、組合せ回路５０と５２によって出力される２つの系統のデータを、加算器等の演算器５４を用いて演算し、その演算結果を、一旦レジスタ５６に保持してからＲＡＭ５８に記憶し、記憶された演算結果を任意のタイミングでＲＡＭ５８から読み出せるように構成されている。また、ＲＡＭ５８に記憶されたデータを組合せ回路５０にフィードバックし、組合せ回路５０のその出力と、組合せ回路５３の出力との間で演算を実行させる。
【００４２】
図５に示した構成においては、複数段のフリップフロップ回路２０が、２つの系列が合流点において１つの系列に統合される接続されており、各フリップフロップ回路２０のクロック端子（ＣＫ）にそれぞれ図１のクロック発生回路１０が接続されている。
【００４３】
組合せ回路５２側の系列のデータラインの初段には、データ遷移検出回路（ＤＴＤ；Ｄａｔａ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｏｒ）３０が設けてある（図６参照）。データ遷移検出回路３０は、上記データラインに接続させた入力と、初段のクロック発生回路１０の入力端子ＩＮ及び初段のフリップフロップ回路２０のクロック端子ＣＫに接続させた出力とを有する。
【００４４】
データ遷移検出回路３０は、初段のフリップフロップ回路２０に入力するデータの変化を検出して、初段のクロック発生回路１０のＩＮ端子に１−＞０−＞１の１サイクルのクロック信号を送出する。その後は、次段以降のフリップフロップ回路２０のデータの有無に応じて、各フリップフロップ回路２０に接続してあるクロック発生回路１０が、クロック信号の伝達・保持の選択的動作（第１の動作あるいは第２の動作）を実行する。合流点の前後におけるクロック発生回路１０の動作は、図４で説明した動作と基本的に同じである。
【００４５】
上述したように、図１のクロック発生回路１０を適用した半導体集積回路においては、次段のフリップフロップ回路２０にデータがある場合には、クロック信号を保持し、データがない場合にはクロック信号を伝達する。従来のクロック伝達方式と異なり、データ伝達を行う時のみ、クロック信号が発生する仕組みが機能する。
【００４６】
図６は、図５の半導体集積回路におけるデータ遷移検出回路（ＤＴＤ）の構成を示す。また、図７は、図６のデータ遷移検出回路３０における第１エッジ検出器３１及び第２エッジ検出器３２の構成を示す。
【００４７】
図６のデータ遷移検出回路は、データラインの各ビット線に接続させたデータ遷移検出回路３０と、各データ遷移検出回路３０の出力に接続させたＡＮＤ回路４０とを含む。ＡＮＤ回路４０の出力は、クロック発生回路１０（図示なし）の入力端子ＩＮ及びフリップフロップ回路２０のクロック端子ＣＫに接続される。データラインの各ビット線毎に設けられたデータ遷移検出回路３０は、第１エッジ検出器（ＥＤ１）３１と、第２エッジ検出器（ＥＤ２）３２と、ＡＮＤ回路３４とを含む。
【００４８】
図６のデータ遷移検出回路においては、データラインの１本以上のビット線で変化があると、第１エッジ検出器３１または第２エッジ検出器３２がその変化を検出してパルスを発生させ、そのパルスはクロック信号として当該フリップフロップ回路２０に入力される。同時に、そのパルスは初段のクロック発生回路１０（図示なし）の入力端子ＩＮにも入力される。
【００４９】
図７の（Ａ）に示したように、エッジ検出器３１は、データラインのビット線に接続させたインバータ３１１と、データラインのビット線及びインバータ３１１の出力に接続させたＮＡＮＤ回路３１２とを含む。このエッジ検出器３１は、ビット線のデータの変化（０（ＬＯＷ）−＞１（ＨＩＧＨ））に応じて、所定の周期ｔのパルスを出力する。
【００５０】
図７の（Ｂ）に示したように、エッジ検出器３２は、データラインのビット線に接続させたインバータ３２１と、データラインのビット線及びインバータ３２１の出力に接続させたＯＲ回路３２２とを含む。このエッジ検出器３２は、ビット線のデータの変化（１（ＨＩＧＨ）−＞０（ＬＯＷ））に応じて、所定の周期ｔのパルスを出力する。
【００５１】
図８は、図１のクロック発生回路を適用した本発明の第４の実施形態に係る半導体集積回路の構成を示す。図９は、図８の半導体集積回路におけるデータ読み出し回路６０の構成を示す。
【００５２】
図８の半導体集積回路の各回路要素は、データ読み出し回路６０を除き、図５の構成における対応の回路要素と基本的に同一であるので、その説明は省略する。
【００５３】
図９に示したデータ読み出し回路６０は、ＯＲ回路６２と、ＮＡＮＤ回路６４とを含む。ＮＡＮＤ回路６４は、最終段のクロック発生回路１０のデータ検出端子ＦＬに接続させた入力と、外部からの読み出し信号ＲＤＸが伝達される入力とを有する。ＯＲ回路６２は、ＮＡＮＤ回路６４の出力に接続させた入力と、外部からのクロック信号ＣＬＯＣＫが伝達される入力とを有する。ＯＲ回路６２の出力は、最終段のクロック発生回路１０の活性化端子ＥＮに接続させる。
【００５４】
外部から入力される読み出し信号ＲＤＸは、“１”のときメモリのデータ読み出しを実行する指示であり、“０”のときメモリのデータ読み出しを行わない指示である。また、上述したように、クロック発生回路１０のデータ検出端子ＦＬの信号は、“０”のとき当該フリップフロップ回路２０にデータがないことを示し、“１”のとき当該フリップフロップ回路２０にデータがあることを示す。
【００５５】
図９のデータ読み出し回路６０は、読み出し信号ＲＤＸ及びデータ検出端子ＦＬの信号が共に“１”のとき、クロック信号ＣＬＯＣＫと同期して、クロック発生回路１０の活性化端子ＥＮの信号を１（ＨＩＧＨ）−＞０（ＬＯＷ）−＞１（ＨＩＧＨ）と変化させ、クロック発生回路１０の出力端子ＯＵＴからデータ読み出しを促すクロック信号を当該フリップフロップ回路２０に送出させ、メモリのデータ読み出しが実行される。
【００５６】
また、図９のデータ読み出し回路６０は、読み出し信号ＲＤＸとデータ検出端子ＦＬの信号の少なくとも一方が“０”の時は、クロック発生回路１０の活性化端子ＥＮの信号を“１”に設定するため、メモリのデータ読み出しが行なわれない。
【００５７】
したがって、上記実施形態の半導体集積回路においては、本発明のクロック発生回路１０を半導体集積回路全体又は一部に適用することにより、各フリップフロップ回路２０のクロック端子へのクロック信号伝達の動作回数や、各フリップフロップ回路間の無駄なデータ伝達の回数が格段に減り、消費電力の削減やノイズ発生の阻止を図ることができる。
【００５８】
（付記１）
入力端子と、出力端子と、第１の端子と、第２の端子とを有するクロック発生回路であって、クロック信号を前記出力端子からフリップフロップ回路のクロック端子へ出力する出力手段と、前記第１の端子の信号の変化に応じて、前記フリップフロップ回路の前段のフリップフロップ回路におけるデータの有無を検出するデータ検出手段と、前記第２の端子の信号の変化に応じて、前記出力手段を活性化し前記クロック信号を出力する第１の動作と、前記出力手段を非活性化し前記クロック信号を出力しない第２の動作とのいずれかを選択する活性化手段とを備えることを特徴とするクロック発生回路。
【００５９】
（付記２）
前記入力端子に接続させた第１の入力と、第２の論理回路の出力に接続させた第２の入力と、前記第１の端子に接続させた出力とを有する第１の論理回路を含むことを特徴とする付記１記載のクロック発生回路。
【００６０】
（付記３）
前記第１の端子に接続させた第１の入力と、前記出力端子に接続させた第２の入力と、初期クロック入力端子に接続させた第３の入力と、第１の論理回路の入力に接続させた出力とを有する第２の論理回路を含むことを特徴とする付記１記載のクロック発生回路。
【００６１】
（付記４）
前記第２の端子に接続させた第１の入力と、前記出力端子に接続させた第２の入力と、第４の論理回路の入力に接続させた出力とを有する第３の論理回路を含むことを特徴とする付記１記載のクロック発生回路。
【００６２】
（付記５）
第３の論理回路の出力と接続させた第１の入力と、前記第１の端子に接続させた第２の入力と、前記入力端子に接続させた第３の入力と、初期クロック入力端子に接続させた第４の入力と、前記出力端子に接続させた出力とを有する第４の論理回路を含むことを特徴とする付記１記載のクロック発生回路。
【００６３】
（付記６）
分岐点において２以上の系列に分岐されるように接続された複数段のフリップフロップ回路と、各フリップフロップ回路にそれぞれ接続されるクロック発生回路とを含む半導体集積回路であって、各クロック発生回路が少なくとも、第１の端子と第２の端子とを有し、前記分岐点の上流側に接続されるクロック発生回路の前記第２の端子と、前記分岐点の下流側に接続される２以上のクロック発生回路の各第１の端子とが単一の論理回路を介して接続されることを特徴とする半導体集積回路。
【００６４】
（付記７）
２以上の系列が合流点において１つの系列に統合されるように接続された複数段のフリップフロップ回路と、各フリップフロップ回路にそれぞれ接続されるクロック発生回路とを含む半導体集積回路であって、各クロック発生回路が少なくとも、第１の端子と第２の端子とを有し、前記合流点の上流側に接続される２以上のクロック発生回路の各第１の端子と、前記合流点の下流側に接続されるクロック発生回路の前記第１の端子とが第１の論理回路及び第２の論理回路を介して接続され、かつ、前記合流点の上流側に接続される前記２以上のクロック発生回路の各第２の端子と、前記合流点の下流側に接続されるクロック発生回路の前記第１の端子とが前記第２の論理回路を介して接続されることを特徴とする半導体集積回路。
【００６５】
（付記８）
前記複数段のフリップフロップ回路のうち、初段のフリップフロップ回路に伝達されるデータの変化を検出するデータ遷移検出回路を備え、前記データ遷移検出回路の出力を、前記初段のフリップフロップ回路に接続されるクロック発生回路の入力と接続させることを特徴とする付記６又は７記載の半導体集積回路。
【００６６】
（付記９）
前記出力手段と、前記データ検出手段と、前記活性化手段は、４個のＮＡＮＤ回路を接続させて形成したことを特徴とする付記１記載のクロック発生回路。
【００６７】
（付記１０）
前記論理回路は、前記分岐点の下流側に接続される２以上のクロック発生回路の各第１の端子と接続させた２以上の入力と、前記分岐点の上流側に接続されるクロック発生回路の前記第２の端子に接続させた出力とを有するＯＲ回路を用いて形成したことを特徴とする付記６記載の半導体集積回路。
【００６８】
（付記１１）
前記第１の論理回路はＮＡＮＤ回路を用いて形成し、前記第２の論理回路はＯＲ回路を用いて形成したことを特徴とする付記７記載の半導体集積回路。
【００６９】
（付記１２）
各クロック発生回路は、入力端子と、出力端子と、前記第１の端子と、前記第２の端子と、クロック信号を前記出力端子から対応するフリップフロップ回路のクロック端子へ出力する出力手段と、前記第１の端子の信号の変化に応じて、前記フリップフロップ回路の前段のフリップフロップ回路におけるデータの有無を検出するデータ検出手段と、前記第２の端子の信号の変化に応じて、前記出力手段を活性化し前記クロック信号を出力する第１の動作と、前記出力手段を非活性化し前記クロック信号を出力しない第２の動作とのいずれかを選択する活性化手段とを備えることを特徴とする付記６又は７記載の半導体集積回路。
【００７０】
【発明の効果】
以上説明したように、本発明のクロック発生回路によれば、前段のフリップフロップ回路にデータがあり、次段のフリップフロップ回路にデータがないときのみ、クロック信号を次段のフリップフロップ回路に伝達させることができる。本発明のクロック発生回路をＬＳＩ等の半導体集積回路全体又は一部に適用することにより、各フリップフロップ回路のクロック端子へのクロック信号伝達の動作回数や、各フリップフロップ回路間の無駄なデータ伝達の回数が格段に減り、消費電力の削減やノイズ発生の阻止を図ることができる。
【００７１】
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロック発生回路の構成を示す回路図である。
【図２】図１のクロック発生回路で構成される列とフリップフロップ回路で構成される列を組合わせた本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。
【図３】図１のクロック発生回路で構成される列を複数列に分岐させるための構成を示す図である。
【図４】図１のクロック発生回路で構成される複数列を単一列に統合させるための構成を示す図である。
【図５】図１のクロック発生回路を適用した本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図６】図５の半導体集積回路におけるデータ遷移検出回路の構成を示すブロック図である。
【図７】図６のデータ遷移検出回路における第１エッジ検出器及び第２エッジ検出器を示すブロック図である。
【図８】図１のクロック発生回路を適用した本発明の第４の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図９】図８の半導体集積回路におけるデータ読み出し回路の構成を示す図である。
【図１０】図４のクロック発生回路の各ＦＬ端子及び各ＥＮ端子における状態変化を説明するための図である。
【符号の説明】
１０  クロック発生回路
１２  第１ＮＡＮＤ回路
１４  第２ＮＡＮＤ回路
１６  第３ＮＡＮＤ回路
１８  第４ＮＡＮＤ回路
２０  フリップフロップ回路（ＦＦ）
２２  ＯＲ回路
２４  ＮＡＮＤ回路
２６  ＯＲ回路
３０  データ遷移検出回路
３１  第１エッジ検出器（ＥＤ１）
３２  第２エッジ検出器（ＥＤ２）
３４  ＡＮＤ回路
４０  ＡＮＤ回路
５０  組合せ回路
５２  組合せ回路
５４  論理回路
５６  レジスタ
５８  ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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