(57)【要約】【課題】プラズマ照射によってゲート電極がダメージを受けることを防止する。【解決手段】シリコン基板１００の上にゲート酸化膜６ａ、６ｂを介してゲート電極７ａ、７ｂを形成し、ゲート電極７ａ、７ｂを含むシリコン基板１００の上に層間絶縁膜８を形成すると共に、層間絶縁膜８の上にゲート電極７ａ、７ｂと電気的に接続されるゲート配線１０ａ、１０ｂと、このゲート配線とは電気的に分離された金属膜９ａ、９ｂとを形成する。このように、ゲート電極７ａ、７ｂの上を覆うように金属膜９ａ、９ｂを配置すれば、プラズマ照射を伴う金属配線の形成工程、パッシベーション膜の形成工程およびエッチング工程を行ったとしても、プラズマ照射によりゲート電極７ａ、７ｂがダメージを受けることを防止することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板（１００）と、
前記半導体基板の上にゲート絶縁膜（６ａ、６ｂ）を介して形成されたゲート電極（７ａ、７ｂ）と、
前記ゲート電極を含む前記半導体基板の上に形成された第１層間絶縁膜（８）と、
前記第１層間絶縁膜の上に形成された金属膜（９、９ａ、９ｂ）とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１層間絶縁膜の上に形成され、前記ゲート電極と電気的に接続されるゲート配線（１０ａ、１０ｂ）を有し、
前記金属膜は、前記ゲート配線とは電気的に分離されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１層間絶縁膜（８）の上に形成された１層目配線と、
前記第１層間絶縁膜を覆うように形成された第２層間絶縁膜と、
前記第２層間絶縁膜の表面に形成された２層目配線とを有し、
前記金属膜は前記１層目配線として形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極としての第１ゲート電極（７ａ）および第２ゲート電極（７ｂ）が備えられ、前記第１ゲート電極を含む第１トランジスタと前記第２ゲート電極を含む第２トランジスタとを有してなり、
前記ゲート配線のうち前記第１ゲート電極に接続される第１ゲート配線（１０ａ）は、前記第１層間絶縁膜の表面に形成され、
前記ゲート配線のうち前記第２ゲート電極に接続される第２ゲート配線（１０ｂ）は、前記第２層間絶縁膜の表面に形成され、
前記金属膜は、前記第１ゲート配線と共に、前記第１層間絶縁膜の表面に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板（１００）上にゲート絶縁膜（６ａ、６ｂ）を介してゲート電極（７ａ、７ｂ）が形成されてなる半導体装置の製造方法において、
前記ゲート電極を含む前記半導体基板の上に第１層間絶縁膜（８）を形成する工程と、
前記第１層間絶縁膜の上において、前記ゲート電極上を覆うように金属膜（９、９ａ、９ｂ）を形成する工程とを含み、
前記金属膜を形成した後に、前記金属膜によって前記ゲート電極を覆ったままの状態でプラズマ照射を伴う金属配線の形成工程、パッシベーション膜の形成工程およびエッチング工程の少なくとも１つを行うことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１層間絶縁膜（８）の表面に１層目配線を形成する工程と、
前記１層目配線を含み、前記第１層間絶縁膜を覆うように第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜の表面に２層目配線を形成する工程とを有し、
前記１層目配線を形成する工程において、前記金属膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極として、第１ゲート電極（７ａ）および第２ゲート電極（７ｂ）を形成する工程と、
前記ゲート配線のうち前記第１ゲート電極に接続される第１ゲート配線（１０ａ）を前記第１層間絶縁膜の表面に形成する工程と、
前記ゲート配線のうち前記第２ゲート電極に接続される第２ゲート配線（１０ｂ）を前記第２層間絶縁膜の表面に形成する工程とを有し、
前記金属膜は、前記第１ゲート配線と共に、前記１層目配線を形成する工程において形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極を有する半導体装置およびその製造方法に関するものであり、例えば、ＭＯＳＦＥＴに適用して好適である。
【０００２】
【従来の技術】
従来、ＭＯＳＦＥＴを組み合わせたペアトランジスタの製造において、配線形成工程の際にゲート電極にチャージングダメージが与えられないように、ゲート電極とＰ型拡散層を金属膜により接続させる構造が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−５０６９６号公報
【０００４】
【特許文献２】
特開平９−８１４６号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記した従来の構造では、図７に示されるようにゲート電極Ｊ１を形成した後の配線形成工程中において配線から荷電粒子が入ることによるゲート酸化膜Ｊ２へのチャージングダメージについては有効であるものの、配線形成工程以降の層間絶縁膜やパッシベーション膜形成、およびエッチング時におけるプラズマ照射によりプラズマがゲート電極Ｊ１に直接入射されて生じるダメージに対しては効果がない。
【０００６】
本発明は上記点に鑑みて、プラズマ照射によってゲート電極がダメージを受けることを防止することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１又は請求項５に記載の発明では、半導体基板（１００）の上にゲート絶縁膜（６ａ、６ｂ）を介してゲート電極（７ａ、７ｂ）を形成し、ゲート電極を含む半導体基板の上に第１層間絶縁膜（８）を形成すると共に、第１層間絶縁膜の上にゲート電極と電気的に接続されるゲート配線（１０ａ、１０ｂ）とこのゲート配線とは電気的に分離された金属膜（９、９ａ、９ｂ）とを形成することを特徴としている。
【０００８】
このように、ゲート電極の上を覆うように金属膜を配置すれば、プラズマ照射を伴う金属配線の形成工程、パッシベーション膜の形成工程およびエッチング工程を行ったとしても、プラズマ照射によりゲート電極がダメージを受けることを防止することができる。
【０００９】
この場合、請求項２又は請求項６に示すように、第１層間絶縁膜（８）の上に形成される１層目配線として金属膜を形成すれば、それ以降に行われるプラズマ照射を伴う処理すべてにおいて、上記効果を得ることができる。
【００１０】
例えば、金属膜は、請求項３又は請求項７に示されるように、第１ゲート配線と共に、第１層間絶縁膜の表面に形成される。このようにすれば、金属膜形成のためのみに新たな工程を追加することなく、金属膜を形成することができる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１２】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態を適用した半導体装置の断面図を示し、図２に半導体装置のレイアウト図を示す。なお、図１に示す断面図は、図２におけるＩ−Ｉ矢視断面に相当している。以下、これらの図に基づいて、本実施形態における半導体装置の構造および製造方法についての説明を行う。
【００１３】
図１に示すように、半導体基板としてのシリコン基板１００には、ペアトランジスタを構成する２つのＭＯＳトランジスタ（第１、第２トランジスタ）１、２が形成されている。ＭＯＳトランジスタ１の形成領域（以下、領域Ａという）とＭＯＳトランジスタ２の形成領域（以下、領域Ｂという）は、シリコン基板１００の表面に形成されたＬＯＣＯＳ酸化膜３によって素子分離されている。
【００１４】
領域Ａには、シリコン基板１００の表層部において、互いに離間するように配置されたソース領域４ａとドレイン領域５ａとが備えられ、領域Ｂには、シリコン基板１００の表層部において、互いに離間するように配置されたソース領域４ｂとドレイン領域５ｂとが備えられている。そして、領域Ａおよび領域Ｂのそれぞれにおいて、シリコン基板１００の表面にはゲート酸化膜（ゲート絶縁膜）６ａ、６ｂが形成され、これらゲート酸化膜６ａ、６ｂの表面のうち、各ソース領域４ａ、４ｂと各ドレイン領域５ａ、５ｂとの間に形成されるチャネル領域と対向する位置には、ゲート電極７ａ、７ｂが備えられている。
【００１５】
また、ゲート電極７ａ、７ｂを含むシリコン基板１００の表面全域に層間絶縁膜（第１層間絶縁膜）８が形成されている。この層間絶縁膜８の表面には金属膜９ａ、９ｂおよびゲート配線１０ａ、１０ｂが備えられている。
【００１６】
ゲート電極７ａはゲート配線１０ａに電気的に接続されている。これらゲート電極７ａとゲート配線１０ａが本発明における第１ゲート電極、第１ゲート配線に相当する。また、ゲート電極７ｂはゲート配線１０ｂに電気的に接続されている。これらゲート電極７ｂとゲート配線１０ｂが本発明における第１ゲート電極、第１ゲート配線に相当する。
【００１７】
各ゲート電極７ａ、７ｂは、金属膜９ａ、９ｂによって覆われている。そして、金属膜９ａ、９ｂおよびゲート配線１０ａ、１０ｂを含むシリコン基板１００の表面全面を覆うように形成された層間絶縁膜（第２層間絶縁膜）やこの層間絶縁膜に備えられるコンタクトホールを介してソース領域４ａ、４ｂもしくはドレイン領域５ａ、５ｂ等と電気的に接続される配線層、パッシベーション膜や保護膜等を含む表面層１１が備えられて、ペアトランジスタを有する半導体装置が構成されている。
【００１８】
このような半導体装置は、図２に示されるように、金属膜９ａ、９ｂが、少なくともゲート電極７ａ、７ｂのうちチャネル形成に寄与する部分、つまりゲート電極７ａ、７ｂのうち各ソース領域４ａ、４ｂと各ドレイン領域５ａ、５ｂとの間に形成されるチャネル領域と対向する部分を覆うようなレイアウト構成となっている。なお、金属膜９ａ、９ｂは、図１の断面とは別断面において互いに接続され、シリコン基板１００の表層部に形成されたＧＮＤ電位や他の電位への電位固定用の拡散領域１２に電気的に接続されている。
【００１９】
このように構成された半導体装置の製造方法について説明する。ただし、本発明の特徴部分以外については、従来からあるＭＯＳトランジスタの製造工程と同様の製造プロセスを用いるため、それらの部分については簡略して説明する。
【００２０】
まず、シリコン基板１００の表面に周知のＬＯＣＯＳ酸化工程によりＬＯＣＯＳ酸化膜３を形成する。続いて、シリコン基板１００の表面の犠牲酸化工程等を必要に応じて行ったのち、ゲート酸化工程にてシリコン基板１００の表面にゲート酸化膜６ａ、６ｂを形成する。
【００２１】
次に、不純物がドープされたポリシリコンなどからなるゲート電極７ａ、７ｂをフォトリソグラフィ処理にてパターニングする。そして、熱酸化処理等を行い、ゲート電極７ａ、７ｂおよびＬＯＣＯＳ酸化膜３をマスクとしたイオン注入により、ソース領域４ａ、４ｂおよびドレイン領域５ａ、５ｂを形成する。
【００２２】
続いて、ゲート電極７ａ、７ｂを含むシリコン基板１００の表面を覆うように層間絶縁膜８を形成する。そして、層間絶縁膜８に図示しないコンタクトホールを形成したのち、金属層を成膜し、この金属層をパターニングして金属膜９ａ、９ｂおよびゲート配線１０ａ、１０ｂを共に形成する。この後、必要に応じて層間絶縁膜形成工程や配線形成工程を経た後、パッシベーション膜や保護膜を形成することで表面層１１を形成する。
【００２３】
以上のような製造工程においては、ゲート電極７ａ、７ｂを形成した後で、層間絶縁膜８やパッシベーション膜を形成したり、配線形成工程等におけるエッチングを行ったりするため、プラズマ照射が行われる。しかしながら、上述したように、ゲート電極７ａ、７ｂの上に金属膜９ａ、９ｂを配置することでゲート電極７ａ、７ｂを覆っているため、プラズマ照射を行っても金属膜９ａ、９ｂによってプラズマが遮られ、プラズマがゲート電極７ａ、７ｂに直接照射されることを防止できる。このため、プラズマ照射によってゲート電極７ａ、７ｂがダメージを受けることを防止することができる。
【００２４】
なお、金属膜９ａ、９ｂをゲート配線１０ａ、１０ｂと同時に形成していることから、金属膜９ａ、９ｂを形成するためのみに新たな工程を追加することなく、半導体装置を製造することができる。
【００２５】
（第２実施形態）
図３に、本発明の第２実施形態にかかる半導体装置のレイアウト構成を示す。本実施形態における半導体装置の構造は、基本的に第１実施形態と同様であるが、金属膜９ａ、９ｂが電気的に分離されていることが第１実施形態と異なる。図３に示されるように、金属膜９ａと金属膜９ｂとは接続されておらず、金属膜９ａは拡散領域１２ａに接続され、金属膜９ｂは拡散層１２ｂに接続されている。各拡散領域１２ａ、１２ｂはシリコン基板１００の表層部に形成され、ＧＮＤ電位や他の電位に固定される。
【００２６】
このように、各ＭＯＳトランジスタ１、２のゲート電極７ａ、７ｂの上に形成される金属膜９ａ、９ｂを電気的に分離した構成とすることも可能である。
【００２７】
（第３実施形態）
図４に、本発明の第３実施形態にかかる半導体装置のレイアウト構成を示す。本実施形態における半導体装置の構造も、基本的には第１実施形態と同様であるが、本実施形態では複数のペアトランジスタを備えた構成となっており、各ペアトランジスタのゲート電極７ａ、７ｂへの電圧印加を別々に行えるように、ゲート配線１０ａ、１０ｂを２層配線構造としている。すなわち、１層目配線として、各ペアトランジスタのＭＯＳトランジスタ１に接続されるゲート配線１０ａを配置し、図示しない層間絶縁膜（第２層間絶縁膜）を介して形成される２層目配線として、各ペアトランジスタのＭＯＳトランジスタ２に接続されるゲート配線１０ｂを配置した構成としている。
【００２８】
そして、金属膜９ａ、９ｂは各ペアトランジスタの両ＭＯＳトランジスタ１、２に備えられるゲート電極７ａ、７ｂの上を覆うように形成されている。各金属膜９ａ、９ｂは互いに電気的に接続され、シリコン基板１００の表層部に形成された拡散領域１２に電気的に接続されている。このような金属膜９ａ、９ｂは、１層目配線として、ゲート配線１０ａと同時に形成される。
【００２９】
このように多層配線構造を採用するような半導体装置においても、第１実施形態に示したようなゲート電極７ａ、７ｂを覆うように金属膜９ａ、９ｂを形成することで、プラズマ照射によってゲート電極７ａ、７ｂがダメージを受けることを防止することができる。
【００３０】
また、本実施形態のように多層配線構造を採用する場合には、１層目配線を形成する際に金属膜９ａ、９ｂを形成するのが好ましい。このようにすれば、１層目配線を形成した後に実施される全てのプラズマ照射に対して、ゲート電極７ａ、７ｂがダメージを受けることを防止することができる。
【００３１】
（第４実施形態）
図５に、本発明の第４実施形態にかかる半導体装置のレイアウト構成を示す。本実施形態における半導体装置の構造は、基本的に第１実施形態と同様であるが、金属膜９ａ、９ｂが電気的に分離され、それぞれ拡散領域１２ａ、１２ｂに接続されていることと、各ゲート電極７ａ、７ｂがアルミニウムなどで構成された配線１３ａ、１３ｂを介して拡散領域１２ｃ、１２ｄに接続されていることが第１実施形態と異なる。各拡散領域１２ａ〜１２ｄｂはシリコン基板１００の表層部に形成され、ＧＮＤ電位や他の電位に固定される。
【００３２】
このような構成においても、第１実施形態に示したようにゲート電極７ａ、７ｂを覆うように金属膜９ａ、９ｂを形成することで、プラズマ照射によってゲート電極７ａ、７ｂがダメージを受けることを防止することができる。
【００３３】
また、本実施形態においては、多層配線構造となり、配線１３ａ、１３ｂが１層目配線、金属膜９ａ、９ｂが２層目配線として構成されることになる。このような場合、金属膜９ａ、９ｂが２層目配線となることから、第３実施形態のように１層目配線形成工程と２層目配線形成工程との間に実施される層間絶縁膜形成工程やコンタクトホール形成工程におけるプラズマ照射によるダメージを防止できないが、少なくとも２層目配線形成工程後においてはプラズマ照射によるダメージを防止することができる。
【００３４】
なお、ここでは各金属膜９ａ、９ｂを電気的に分離した構成を示しているが、第１実施形態のように電気的に接続した構成とすることも可能である。
【００３５】
（第５実施形態）
図６に、本発明の第５実施形態にかかる半導体装置のレイアウト構成を示す。本実施形態における半導体装置の構造は、基本的に第１実施形態と同様であるが、金属膜９がペアトランジスタを構成する両ＭＯＳトランジスタ１、２の全域、つまり、ゲート電極７ａ、７ｂだけでなくソース領域４ａ、４ｂやドレイン領域５ａ、５ｂも覆うように形成されていることが第１実施形態と異なる。
【００３６】
このような構成では、第１実施形態と同様の効果を得ることができると共に、ソース領域４ａ、４ｂおよびドレイン領域５ａ、５ｂさらにはシリコン基板１００とゲート酸化膜６ａ、６ｂの界面についてもプラズマ照射によるダメージを防止することができる。
【００３７】
（他の実施形態）
上記第３実施形態では、第１実施形態に示した構造に対して、多層配線構造を採用する場合について説明したが、第２、第４、第５実施形態に示した構造に対して適用することも可能である。
【００３８】
また、上記各実施形態では、金属膜９、９ａ、９ｂを拡散領域１２、１２ａ、１２ｂに電気的に接続することでシリコン基板１００と同電位となるような設定としているが、かならずしもシリコン基板１００と同電位としなくても良い。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置のレイアウト構成を示す図である。
【図３】本発明の第２実施形態における半導体装置のレイアウト構成を示す図である。
【図４】本発明の第３実施形態における半導体装置のレイアウト構成を示す図である。
【図５】本発明の第４実施形態における半導体装置のレイアウト構成を示す図である。
【図６】本発明の第５実施形態における半導体装置のレイアウト構成を示す図である。
【図７】従来の半導体装置の製造工程中におけるプラズマ照射によるダメージを説明するための図である。
【符号の説明】
１、２…ＭＯＳトランジスタ、４ａ、４ｂ…ソース領域、５ａ、５ｂ…ドレイン領域、７ａ、７ｂ…ゲート電極、８…層間絶縁膜、９、９ａ、９ｂ…金属膜、１０ａ、１０ｂ…ゲート配線、１１…表面層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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