(57)【要約】【課題】非リフレッシュ期間に消費電力の大きい回路を停止させることで、リフレッシュ期間と非リフレッシュ期間との平均消費電力を大幅に低減できる表示装置を提供する。【解決手段】アクティブマトリクスパネル１の画面を走査するリフレッシュ期間とリフレッシュ期間との間に、全走査信号線を非走査状態とする非リフレッシュ期間を設け、この非リフレッシュ期間に、上記アクティブマトリクスパネル１を駆動するための信号線駆動回路２、走査線駆動回路３、アナログ回路５等の駆動回路の駆動を停止させる休止制御回路９と、データ信号を上記アクティブマトリクスパネル１内のデータ信号線に取り込むために使用されるクロック信号を生成するＤＣＫ−ＰＬＬ回路６とを備える。上記休止制御回路９は、上記非リフレッシュ期間に、上記駆動回路の他に、上記ＤＣＫ−ＰＬＬ回路６の駆動を停止させる。【選択図】　図１
2004078124.tif 000002
【特許請求の範囲】
【請求項１】
画素がマトリクス状に配置された表示部の画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置において、
上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、上記表示部を駆動するための駆動回路の駆動を停止させる駆動制御回路と、
データ信号を上記データ信号線に取り込むために使用されるクロック信号を生成するクロック信号生成回路とを備え、
上記駆動制御回路は、上記休止期間に、上記駆動回路の他に、上記クロック信号生成回路の駆動を停止させることを特徴とする表示装置。
【請求項２】
上記駆動回路の上記表示部への駆動信号の出力タイミングに使用される出力タイミングクロックを生成する出力タイミングクロック生成回路が設けられ、
上記クロック信号生成回路は、上記出力タイミングクロック生成回路にて生成された出力タイミングクロックに基づいて、上記クロック信号を生成すると共に、
上記駆動制御回路は、上記休止期間に、上記出力タイミングクロック生成回路の駆動を停止させることを特徴とする請求項１記載の表示装置。
【請求項３】
上記駆動回路の走査スタートタイミングに使用されるスタートタイミングクロックを生成するスタートタイミングクロック生成回路が設けられ、
上記出力タイミングクロック生成回路は、上記スタートタイミングクロック生成回路にて生成されたスタートタイミングクロックに基づいて、出力タイミングクロックを生成すると共に、
上記駆動制御回路は、上記休止期間に、上記スタートタイミングクロック生成回路の駆動を停止させることを特徴とする請求項２記載の表示装置。
【請求項４】
上記クロック信号生成回路は、自身がクロック信号を発振するクロック信号発振回路であることを特徴とする請求項１記載の表示装置。
【請求項５】
上記画素に、液晶表示素子が使用されていることを特徴とする請求項１記載の表示装置。
【請求項６】
画素がマトリクス状に配置された画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置の駆動方法において、
上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、データ信号を上記データ信号線に取り込むためのクロック信号を生成するクロック信号生成回路の駆動を停止させることを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素がマトリクス状に配置された表示部の画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置およびその駆動方法に関する。
【０００２】
【従来の技術】
従来、アクティブマトリクス型の表示装置は、例えば図１０に示すように、マトリクス状に配された画素を有するアクティブマトリクスパネル１０１と、該アクティブマトリクスパネル１０１内のデータ信号線（図示せず）を駆動する信号線駆動回路１０２と、該アクティブマトリクスパネル１０１内の走査線（図示せず）を駆動する走査線駆動回路１０３と、上記信号線駆動回路１０２に転送するデジタル映像信号を格納するフレームメモリ１０４と、上記信号線駆動回路１０２にてデジタル映像信号をアナログ信号に変換するための信号（レベル電圧）を生成するアナログ回路１０５とを備えている。
【０００３】
上記表示装置は、さらに、ドットクロック発振回路（ＤＣＫ発振回路）１０６、Ｈカウンタ１０７、Ｖカウンタ１０８を備えている。
【０００４】
上記ＤＣＫ発振回路１０６は、フレームメモリ１０４に格納されたデジタル映像信号を信号線駆動回路１０２にフレーム単位で転送させるためのドットクロックを発振する回路である。このＤＣＫ発振回路１０６から発振されたドットクロックは、信号線駆動回路１０２に供給され、映像信号のサンプリングクロックとして使用される。
【０００５】
また、上記ＤＣＫ発振回路１０６から発振されたドットクロックは、Ｈカウンタ１０７にも供給される。該Ｈカウンタ１０７は、供給されたドットクロックに基づいて水平同期系信号を生成し、信号線駆動回路１０２及び走査線駆動回路１０３に供給するようになっている。
【０００６】
上記水平同期系信号は、信号線駆動回路１０２において、映像信号のアクティブマトリクスパネル１０１への出力タイミング信号として使用され、走査線駆動回路１０３において、走査信号のアクティブマトリクスパネル１０１への出力タイミング信号として使用される。
【０００７】
また、上記Ｈカウンタ１０７で生成された水平同期系信号は、Ｖカウンタ１０８に供給される。このＶカウンタ１０８では、上記水平同期系信号から垂直同期系信号生成し、走査線駆動回路１０３に供給し、走査線の走査スタートのタイミングを制御するタイミング信号として使用される。
【０００８】
上記構成の表示装置において、ＤＣＫ発振回路１０６にて発振されるドットクロック（ＤＣＫ）と、Ｈカウンタ１０７にて生成される水平同期系信号（Ｈｓｙｎｃ）と、Ｖカウンタ１０８にて生成される垂直同期系信号（Ｖｓｙｎｃ）との信号波形は、図１１に示すようになる。
【０００９】
なお、ＤＣＫは、他の信号（Ｈｓｙｎｃ、Ｖｓｙｎｃ）に比べて高速であるので、図１１に示す波形図では、周期が詰まった状態（黒塗り）の状態で示している。
【００１０】
上記構成の表示装置は、図１４（ａ）に示すようなタイミングでアクティブマトリクスパネル１０１内の走査信号線を駆動している。つまり、走査信号線Ｇ（０），Ｇ（１），Ｇ（２），Ｇ（３），…と順次、オン電圧を印加して各走査信号線に接続されたＴＦＴをオンさせて表示を行う。ここで、何れかの走査線がオンしている期間を走査期間と称する。また、走査期間と走査期間との間には、帰線期間が存在する。
【００１１】
ところで、アクティブマトリクスパネル１０１がホールド型表示素子として、例えばＴＦＴ液晶パネルである場合、図１４（ｂ）に示すように、走査期間と走査期間との間に液晶が電荷を保持している期間を設けることができる。この期間では、液晶は電荷を保持した状態であり、該液晶に電圧を印加する必要がない状態であるので、アクティブマトリクスパネル１０１を駆動するための駆動系回路を停止させることができる。したがって、この期間を休止期間と称する。
【００１２】
上記のような駆動方法を実現する表示装置としては、例えば図１２に示すように、駆動系回路としての、信号線駆動回路１０２、走査線駆動回路１０３、アナログ回路１０５の動作を停止させる休止制御回路１０９を設けた表示装置が考えられる。
【００１３】
上記休止制御回路１０９は、Ｖカウンタ１０８で生成される垂直同期系信号から、図１３に示すようなスキャン信号（Ｓｃａｎ信号）を生成し、このＳｃａｎ信号を信号線駆動回路１０２、走査線駆動回路１０３、アナログ回路１０５に供給する。
【００１４】
上記Ｓｃａｎ信号は、走査期間はハイレベルとなり、休止期間はローレベルとなる２値の信号である。したがって、信号線駆動回路１０２、走査線駆動回路１０３、アナログ回路１０５は、供給されたＳｃａｎ信号がハイレベルのとき作動し、ローレベルのとき停止するようにすれば、休止期間における消費電力を低減できる。このような技術は、特開２００１−３１２２５３号公報に開示されている。
【００１５】
ここで、図１４（ａ）に示す表示装置の駆動方法と、図１４（ｂ）に示す表示装置の駆動方法との消費電力について、図１５（ａ）（ｂ）を参照しながら以下に説明する。
【００１６】
図１５（ａ）は、図１４（ａ）に示す表示装置の駆動方法における消費電力を示し、図１５（ｂ）は、図１４（ｂ）に示す表示装置の駆動方法における消費電力を示している。
【００１７】
図１４（ａ）に示す表示装置の駆動方法では、表示装置内の回路が常に動作していることになるので、図１５（ａ）に示すように、１フレーム期間の消費電力がそのまま表示装置の平均消費電力となる。この場合、１フレーム期間で消費する電力を１０ｍＷとする。
【００１８】
これに対して、図１４（ｂ）に示す表示装置の駆動方法では、表示装置内の回路のうち、信号線駆動回路１０２、走査線駆動回路１０３、アナログ回路１０５が非リフレッシュ期間（休止期間）に停止するように制御されているので、図１５（ｂ）に示すように、リフレッシュ期間（走査期間）の消費電力が高く、非リフレッシュ期間の消費電力が低くなり、表示装置の平均消費電力を下げることがきる。
【００１９】
【発明が解決しようとする課題】
ところで、図１２に示す表示装置では、走査フレームと非走査フレームとを決定するのに必要な信号（水平同期系信号、垂直同期系信号）をＤＣＫ発振回路１０６からのドットクロックに基づいて生成するようになっているので、非リフレッシュ期間であっても、上記ＤＣＫ発振回路１０６は駆動している。
【００２０】
しかも、上記ＤＣＫ発振回路１０６は、リフレッシュ期間において使用される書き込みタイミング等の決めるタイミングクロック等の高速なクロックを生成するのに使用されているため、消費電力が大きい。
【００２１】
したがって、図１４（ｂ）に示す表示装置の駆動方法を採用することにより、休止期間の消費電力を下げて、平均消費電力を低減するようにしているが、他の駆動系回路（信号線駆動回路１０２、走査線駆動回路１０３、アナログ回路１０５）よりも高速で駆動するＤＣＫ発振回路１０６が非リフレッシュ期間に駆動しているので、非リフレッシュ期間での大幅な消費電力の低減を図ることができないという問題が生じる。
【００２２】
例えば、ＤＣＫ発振回路１０６が５００ｋＨｚで動作している場合、図１６に示すグラフから、消費電力は約２ｍＷとなる。つまり、図１５（ｂ）に示す非リフレッシュ期間の平均消費電力を２ｍＷと近似できる。
【００２３】
ここで、リフレッシュ期間の消費電力を１０ｍＷとし、リフレッシュ期間と非リフレッシュ期間の比率が１：９とした場合、平均消費電力は、（１０ｍＷ×１＋２ｍＷ×９）／１０＝２．８ｍＷとなる。
【００２４】
上記非リフレッシュ期間の比率を上げれば、平均消費電力を下げることができが、非リフレッシュ期間の消費電力の２ｍＷに限りなく近づくだけで、これ以上の消費電力の低減を図ることができない、つまり、非リフレッシュ期間において動作する回路で消費される電力よりも消費電力を低減できないという問題が生じる。
【００２５】
本発明は、上記の問題点に鑑みなされたものであって、その目的は、非リフレッシュ期間に消費電力の大きい回路を停止させることで、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を大幅に低減できる表示装置およびその駆動方法を提供することにある。
【００２６】
【課題を解決するための手段】
上記の課題を解決するために、本発明の表示装置は、画素がマトリクス状に配置された表示部の画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置において、上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、上記表示部を駆動するための駆動回路の駆動を停止させる駆動制御回路と、データ信号を上記データ信号線に取り込むために使用されるクロック信号を生成するクロック信号生成回路とを備え、上記駆動制御回路は、上記休止期間に、上記駆動回路の他に、上記クロック信号生成回路の駆動を停止させることを特徴としている。
【００２７】
一般に、データ信号をデータ信号線に取り込むために使用されるクロック信号は、書き込みタイミング等の決めるタイミングクロック等の高速なクロックであり、走査フレームと非走査フレームを決めるための信号（水平同期信号や垂直同期信号）よりも、高速であるので、このクロック信号を生成するためのクロック信号生成回路の消費電力は、走査フレームと非走査フレームを決めるの信号を生成する信号生成回路の消費電力に比べて大きくなる。
【００２８】
したがって、上記構成のように、駆動制御回路によって、画面を走査する走査期間（リフレッシュ期間）と走査期間（リフレッシュ期間）との間に設けられた休止期間（非リフレッシュ期間）に、データ信号をデータ信号線に取り込むために使用されるクロック信号を生成する消費電力の大きいクロック信号生成回路の駆動を停止させることで、休止期間での消費電力を大幅に低減させることが可能となる。
【００２９】
これにより、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を大幅に低減させることができるので、表示装置の消費電力の低減を図ることができる。
【００３０】
上記駆動回路の上記表示部への駆動信号の出力タイミングに使用される出力タイミングクロックを生成する出力タイミングクロック生成回路が設けられ、上記クロック信号生成回路は、上記出力タイミングクロック生成回路にて生成された出力タイミングクロックに基づいて、上記クロック信号を生成すると共に、上記駆動制御回路は、上記休止期間に、上記出力タイミングクロック生成回路の駆動を停止させるようにしてもよい。
【００３１】
上記出力タイミングクロック生成回路にて生成される出力タイミングクロックは、駆動信号の出力タイミングに使用される他、クロック信号生成回路にてクロック信号を生成するのに使用される。つまり、上記出力タイミングクロックは、走査期間に生成する必要があるが、休止期間に生成する必要がない。
【００３２】
したがって、上記構成のように、休止期間に、出力タイミングクロック生成回路の駆動を停止させることで、消費電力を低減させることができる。
【００３３】
また、上記駆動回路の走査スタートタイミングに使用されるスタートタイミングクロックを生成するスタートタイミングクロック生成回路が設けられ、上記出力タイミングクロック生成回路は、上記スタートタイミングクロック生成回路にて生成されたスタートタイミングクロックに基づいて、出力タイミングクロックを生成すると共に、上記駆動制御回路は、上記休止期間に、上記スタートタイミングクロック生成回路の駆動を停止させるようにしてもよい。
【００３４】
上記スタートタイミングクロック生成回路にて生成されるスタートタイミングクロックは、駆動回路の走査スタートタイミングに使用される他、出力タイミングクロック生成回路にて出力タイミングクロックを生成するのに使用される。つまり、上記スタートタイミングクロックは、走査期間に生成する必要があるが、休止期間に生成する必要がない。
【００３５】
したがって、上記構成のように、休止期間に、スタートタイミングクロック生成回路の駆動を停止させることで、消費電力を低減させることができる。
【００３６】
上記クロック信号生成回路は、自身がクロック信号を発振するクロック信号発振回路であってもよい。
【００３７】
通常、上記のクロック信号生成回路は、走査期間に駆動し、休止期間に休止するように制御されているので、駆動・停止が頻繁に行なわれることになる。このような場合に、データ信号をデータ信号線に取り込むために使用されるクロック信号に比べて低速のクロック（駆動回路の表示部への駆動信号の出力タイミングに使用される出力タイミングク等）に基づいて、上記クロック信号を生成するようにするには、クロック信号生成回路の設計が難しく、また、設計できたとしてもクロック信号生成回路の動作が不安定になる虞がある。
【００３８】
しかしながら、上述のように、クロック信号生成回路にて生成されるクロック信号を、外部からのクロックに基づいて生成しないようにすれば、他のクロック信号生成回路とは独立して設けることができるので、クロック信号生成回路は、クロック信号の周波数を上げるだけの設計でよくなり、設計を簡単にし、しかも、動作を不安定にさせることもない。
【００３９】
したがって、表示装置を安定して動作させることが可能となる。
【００４０】
また、走査期間と休止期間とにおける平均消費電力を低減させるには、休止期間をできるだけ長くすればよい。これを実現する一例として、画素に、液晶表示素子を使用することが考えられる。
【００４１】
この場合、画素に液晶表示素子を使用することで、休止期間を長くすることが可能となるので、走査期間と休止期間とにおける平均消費電力を低減することが可能となる。
【００４２】
このように、画素を液晶表示素子とした場合、携帯電話等の携帯端末に用いられる液晶表示装置に上述した表示装置を用いれば、該表示装置の消費電力を大幅に低減することができるので、例えば、休止期間を携帯電話の待機時とすれば、待機時の消費電力を大幅に低減させることができる。これにより、携帯電話等の携帯端末における待機時間を長くすることが可能となる。
【００４３】
本発明の表示装置の駆動方法は、上記の課題を解決するために、画素がマトリクス状に配置された画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置の駆動方法において、上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、データ信号を上記データ信号線に取り込むためのクロック信号を生成するクロック信号生成回路の駆動を停止させることを特徴としている。
【００４４】
上記の構成によれば、消費電力の大きいクロック信号生成回路を休止期間に停止させることで、走査期間（リフレッシュ期間）と休止期間（非リフレッシュ期間）とにおける平均消費電力を大幅に低減することができる。
【００４５】
【発明の実施の形態】
〔実施の形態１〕
本発明の一実施の形態について説明すれば、以下の通りである。ここでは、表示装置として、画素がマトリクス状に配置されてなる画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行うアクティブマトリクス型の表示装置を使用し、駆動方法としては、上記画面を走査する走査期間の間に、全走査信号線を非走査状態とする休止期間を設けた休止駆動方法を適用した例について説明する。
【００４６】
本実施の形態にかかる表示装置は、図１に示すように、マトリクス状に配された液晶表示素子からなる画素を有するアクティブマトリクスパネル１と、該アクティブマトリクスパネル１内のデータ信号線（図示せず）を駆動する信号線駆動回路２と、該アクティブマトリクスパネル１内の走査線（図示せず）を駆動する走査線駆動回路３と、上記信号線駆動回路２に転送するデジタル映像信号を格納するフレームメモリ４と、上記信号線駆動回路２にてデジタル映像信号をアナログ信号に変換するための信号（レベル電圧）を生成するアナログ回路５とを備えている。
【００４７】
上記信号線駆動回路２、走査線駆動回路３、アナログ回路５は、表示部であるアクティブマトリクスパネル１を駆動するための駆動回路である。
【００４８】
上記表示装置は、さらに、ドットクロック発振回路としてのＤＣＫ−ＰＬＬ回路（クロック信号生成回路）６、水平同期発振回路（出力タイミングクロック生成回路）７、Ｖカウンタ（スタートタイミングクロック生成回路）８、休止制御回路（駆動制御回路）９を備えている。
【００４９】
上記ＤＣＫ−ＰＬＬ回路６は、上記水平同期発振回路７から供給される水平同期系信号により内部のＰＬＬ回路にて高速化されたドットクロック（クロック信号）を上記信号線駆動回路２およびフレームメモリ４に転送するようになっている。
【００５０】
フレームメモリ４に転送されたドットクロックは、該フレームメモリ４に格納されたデジタル映像信号を信号線駆動回路２にフレーム単位で転送させるためのタイミングクロックとして使用され、信号線駆動回路２に転送されたドットクロックは、フレームメモリ４から転送された映像信号をデータ信号線に取り込むためのサンプリングクロックとして使用される。
【００５１】
上記水平同期発振回路７は、自ら発振し水平同期系信号を生成するようになっており、生成した水平同期系信号（出力タイミングクロック）を、上述のように、ＤＣＫ−ＰＬＬ回路６に供給する他、信号線駆動回路２と走査線駆動回路３とに供給するようになっている。
【００５２】
上記水平同期発振回路７からの水平同期系信号は、上記信号線駆動回路２において、映像信号のアクティブマトリクスパネル１への出力タイミング信号として使用され、上記走査線駆動回路３において、走査信号のアクティブマトリクスパネル１への出力タイミング信号として使用される。
【００５３】
また、上記水平同期発振回路７からの水平同期系信号は、Ｖカウンタ８に供給される。このＶカウンタ８では、上記水平同期系信号から垂直同期系信号（スタートタイミングクロック）を生成し、走査線駆動回路３に供給し、走査線の走査スタートのタイミングを制御するタイミング信号として使用される。なお、上記Ｖカウンタ８にて生成された垂直同期系信号は、休止制御回路９にも供給される。
【００５４】
上記休止制御回路９は、信号線駆動回路２、走査線駆動回路３、アナログ回路５からなる駆動回路と、これら駆動回路の駆動タイミングのためのドットクロックを生成するＤＣＫ−ＰＬＬ回路６との駆動停止を制御する駆動制御回路である。
【００５５】
ここで、休止制御回路９は、垂直同期系信号から、走査期間（リフレッシュ期間）がハイレベルとなり、非走査期間（非リフレッシュ期間）がローレベルとなる駆動制御信号を生成し、信号線駆動回路２、走査線駆動回路３、アナログ回路５の駆動回路と、上記ＤＣＫ−ＰＬＬ回路６との駆動停止の制御を行うようになっている。
【００５６】
つまり、信号線駆動回路２、走査線駆動回路３、アナログ回路５の駆動回路と、ＤＣＫ−ＰＬＬ回路６とは、駆動制御信号がハイレベルのとき駆動し、駆動制御信号がローレベルのとき停止するように制御されることになる。
【００５７】
したがって、上記構成の表示装置によれば、図２に示すように、ＤＣＫ−ＰＬＬ回路６で生成されるドットクロックＤＣＫは、休止制御回路９で生成される駆動制御信号Ｓｃａｎがハイレベルのときのみ生成される。図２は、ＤＣＫ−ＰＬＬ回路６にて生成されるドットクロックＤＣＫの波形（図では高速なので各波が繋がっているように記載している）と、信号線駆動回路２に供給される水平同期系信号から得られる水平同期信号Ｈｓｙｎｃの波形と、走査線駆動回路３に供給される垂直同期系信号から得られる垂直同期信号Ｖｓｙｎｃの波形と、休止制御回路９で生成される駆動制御信号の波形とを示している。
【００５８】
図２に示すように、非走査期間である非リフレッシュ期間では、消費電力の高い高速駆動のＤＣＫ−ＰＬＬ回路６を停止させることができるので、走査期間と非走査期間とにおける平均消費電力を大幅に低減できる。
【００５９】
続いて、上記構成の表示装置の消費電力と従来の休止駆動方法にて駆動される表示装置（図１２に示す表示装置）の消費電力との比較について、図３（ａ）（ｂ）を参照しながら以下に説明する。図３（ａ）は、従来の表示装置の消費電力を示す図であり、図３（ｂ）は、上記構成の表示装置の消費電力を示す図である。
【００６０】
ここで、走査期間と走査期間との間には、走査期間の９倍の期間の非走査期間が設けられ、走査期間（リフレッシュ期間）では、１０ｍＷの電力が消費されるものとする。また、ＤＣＫ−ＰＬＬ回路６とＤＣＫ発振回路１０６とは、共に発振周波数を５００Ｈｚとし、その消費電力を図１６から約２ｍＷとする。
【００６１】
従来の休止駆動方法にて駆動される表示装置では、図１２に示すように、ＤＣＫ発振回路１０６は、Ｈカウンタ１０７、Ｖカウンタ１０８にドットクロックを供給しているので、非走査期間（非リフレッシュ期間）であっても駆動し続ける必要がある。それゆえ、図３（ａ）に示すように、非リフレッシュ期間の平均消費電力が２ｍＷに近似され、リフレッシュ期間と非リフレッシュ期間の平均消費電力は、（１０ｍＷ×１＋２ｍＷ×９）／（１＋９）＝２．８ｍＷとなる。
【００６２】
この場合、非リフレッシュ期間を長くしても、ＤＣＫ発振回路１０６の消費電力である２ｍＷに限りなく近づくだけであり、平均消費電力は２ｍＷよりも小さくすることはできない。
【００６３】
これに対して、本実施の形態にかかる表示装置では、図１に示すように、ＤＣＫ−ＰＬＬ回路６は、フレームメモリ４、信号線駆動回路２にのみドットクロックを供給するようになっており、水平同期系信号と垂直同期系信号とを生成する回路（水平同期発振回路７、Ｖカウンタ８）に対してドットクロックを供給していない。
【００６４】
従って、図１に示す表示装置では、非リフレッシュ期間において消費電力の大きなＤＣＫ−ＰＬＬ回路６によるドットクロックの発振を停止させるようになっているので、従来の表示装置に比べて、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を大幅に低減できる。
【００６５】
非リフレッシュ期間において、ＤＣＫ−ＰＬＬ回路６が停止した場合、他の回路等で消費される電力が約０．５ｍＷとなる。この場合、リフレッシュ期間と非リフレッシュ期間の平均消費電力は、（１０ｍＷ×１＋０．５ｍＷ×９）／（１＋９）≒１．５ｍＷとなる。この場合には、非リフレッシュ期間の割合を多くすれば、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を０．５ｍＷに限りなく近づけることができる。
【００６６】
このように、非リフレッシュ期間における消費電力を抑えることにより、例えば、図１に示す表示装置を携帯電話に適用した場合に、待機時間を長くすることができる。つまり、非リフレッシュ期間を携帯電話における待機時とすれば、待機時の電力を低減できるので、待機時間を長くすることができる。例えば、携帯電話においては、待機時の電力として、０．５ｍＷ以下にすることが望まれているが、本願では、０．５ｍＷ以下にすることが可能となる。しかも、上述のように、非リフレッシュ期間の割合を多くすれば、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を０．５ｍＷ以下に近づけることが可能となるので、携帯電話の待機時の消費電力と通話時の消費電力とを合わせて平均化した消費電力を大幅に低減でき、この結果、携帯電話のバッテリーの充電回数を減らすことができる。
【００６７】
本実施の形態のように、ドットクロックを発振する高速の回路（消費電力大の回路）と、水平同期系信号および垂直同期系信号を発振する低速の回路（消費電力小の回路）とを考えた場合、ドットクロックの必要のない非走査期間（非リフレッシュ期間）では消費電力の大きい高速の回路を停止させるようにすれば、リフレッシュ期間と非リフレッシュ期間の平均消費電力を低減させることができるので、図１に示す構成の表示装置に限定されず、以下の各実施の形態に示す構成の表示装置であってもよい。
【００６８】
〔実施の形態２〕
本発明の他の実施の形態について説明すれば、以下の通りである。なお、本実施の形態においても、前記実施の形態１と同様に、休止駆動法を適用したアクティブマトリクス型の表示装置について説明する。従って、前記実施の形態１の表示装置と同じ機能を有する部材には、同一符号を付記し、その説明は省略する。
【００６９】
本実施の形態にかかる表示装置は、前記実施の形態１の図１に示す表示装置の水平同期発振回路７とＶカウンタ８の代わりにそれぞれ、図４に示すように、中速ＰＬＬ回路（出力タイミングクロック生成回路）１０と垂直同期発振回路（スタートタイミングクロック生成回路）１１を有した構成となっている。
【００７０】
上記垂直同期発振回路１１は、自ら発振し、垂直同期系信号（スタートタイミングクロック）を生成する回路であり、生成した垂直同期系信号を、走査線駆動回路３、休止制御回路９、中速ＰＬＬ回路１０に供給するようになっている。上記走査線駆動回路３、休止制御回路９は、前記実施の形態１と同じであるので詳細な説明は省略する。
【００７１】
上記中速ＰＬＬ回路１０は、ＤＣＫ−ＰＬＬ回路６内のＰＬＬ回路よりも低速のＰＬＬ回路であり、垂直同期発振回路１１からの垂直同期系信号から水平同期系信号（出力タイミングクロック）を生成するようになっている。この水平同期系信号は、信号線駆動回路２およびＤＣＫ−ＰＬＬ回路６に転送される。
【００７２】
上記水平同期系信号は、上記信号線駆動回路２においては、水平同期信号Ｈｓｙｎｃとして使用され、上記ＤＣＫ−ＰＬＬ回路６においては、内部のＰＬＬ回路にて高速化されてドットクロックとなる。
【００７３】
ここで、図４に示す表示装置において、休止制御回路９は、信号線駆動回路２、走査線駆動回路３、アナログ回路５の駆動系回路とＤＣＫ−ＰＬＬ回路６の他に、中速ＰＬＬ回路１０の駆動停止も制御するようになっている。
【００７４】
上記休止制御回路９は、垂直同期発振回路１１からの垂直同期系信号に基づいて、駆動制御信号Ｓｃａｎを生成するようになっている。上記の駆動系回路とＤＣＫ−ＰＬＬ回路６と中速ＰＬＬ回路１０とは、駆動制御信号Ｓｃａｎがハイレベルのとき駆動状態となり、ローレベルのとき停止状態となるように制御される。
【００７５】
従って、上記構成の表示装置では、図５に示すように、駆動制御信号Ｓｃａｎがハイレベルのときには、ドットクロックＤＣＫと水平同期信号Ｈｓｙｎｃとが発振され、駆動制御信号Ｓｃａｎがローレベルのときには、ドットクロックＤＣＫと水平同期信号Ｈｓｙｎｃとが発振されない、つまりＤＣＫ−ＰＬＬ回路６と中速ＰＬＬ回路１０が駆動停止状態となる。
【００７６】
これにより、駆動制御信号Ｓｃａｎがローレベルのとき、すなわち非リフレッシュ期間には、駆動系回路、ＤＣＫ−ＰＬＬ回路６の他に、水平同期系信号を発振する中速ＰＬＬ回路１０を駆動停止状態とさせることができるので、前記実施の形態１に比べて、非リフレッシュ期間における消費電力をさらに低減させることが可能となる。
【００７７】
〔実施の形態３〕
本発明のさらに他の実施の形態について説明すれば、以下の通りである。なお、本実施の形態においても、前記実施の形態２と同様に、休止駆動法を適用したアクティブマトリクス型の表示装置について説明する。従って、前記実施の形態２の表示装置と同じ機能を有する部材には、同一符号を付記し、その説明は省略する。
【００７８】
本実施の形態にかかる表示装置は、前記実施の形態２の図４に示す表示装置の休止制御回路９と垂直同期発振回路１１の代わりにそれぞれ、図６に示すように、休止周期発振回路（駆動制御回路）１２と低速ＰＬＬ回路（スタートタイミングクロック生成回路）１３を有した構成となっている。
【００７９】
上記休止周期発振回路１２は、自ら発振し、駆動制御信号Ｓｃａｎを生成し、生成した駆動制御信号Ｓｃａｎを駆動系回路である信号線駆動回路２、走査線駆動回路３、アナログ回路５に供給すると共に、ＤＣＫ−ＰＬＬ回路６、中速ＰＬＬ回路１０、低速ＰＬＬ回路１３に供給する。ここで、駆動系回路、ＤＣＫ−ＰＬＬ回路６、中速ＰＬＬ回路１０は、前記実施の形態２と同様に、駆動制御信号Ｓｃａｎが供給されることで、駆動停止が制御される。
【００８０】
上記低速ＰＬＬ回路１３は、上記中速ＰＬＬ回路１０よりも低速なＰＬＬ回路であり、供給される駆動制御信号Ｓｃａｎから垂直同期系信号（スタートタイミングクロック）を生成するようになっている。
【００８１】
上記低速ＰＬＬ回路１３にて生成された垂直同期系信号は、走査線駆動回路３と中速ＰＬＬ回路１０に供給される。上記垂直同期系信号は、走査線駆動回路３において、垂直同期信号Ｖｓｙｎｃとして使用され、中速ＰＬＬ回路１０において、水平同期系信号を生成するために使用される。
【００８２】
ここで、図６に示す表示装置において、休止周期発振回路１２は、信号線駆動回路２、走査線駆動回路３、アナログ回路５の駆動系回路とＤＣＫ−ＰＬＬ回路６、中速ＰＬＬ回路１０の他に、低速ＰＬＬ回路１３の駆動停止も制御するようになっている。
【００８３】
上記駆動系回路、ＤＣＫ−ＰＬＬ回路６、中速ＰＬＬ回路１０、低速ＰＬＬ回路１３は、休止周期発振回路１２から発振される駆動制御信号Ｓｃａｎが、ハイレベルのとき駆動状態となり、ローレベルのとき停止状態となるように制御される。
【００８４】
従って、上記構成の表示装置では、図７に示すように、駆動制御信号Ｓｃａｎがハイレベルのときには、ドットクロックＤＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃが発振され、駆動制御信号Ｓｃａｎがローレベルのときには、ドットクロックＤＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃが発振されない、つまりＤＣＫ−ＰＬＬ回路６、中速ＰＬＬ回路１０、休止周期発振回路１２が駆動停止状態となる。
【００８５】
これにより、駆動制御信号Ｓｃａｎがローレベルのとき、すなわち非リフレッシュ期間には、駆動系回路、ＤＣＫ−ＰＬＬ回路６、中速ＰＬＬ回路１０の他に、垂直同期系信号を発振する低速ＰＬＬ回路１３を駆動停止状態とさせることができるので、前記実施の形態２に比べて、非リフレッシュ期間における消費電力をさらに低減させることが可能となる。
【００８６】
前記の各実施の形態では、何れもＤＣＫ−ＰＬＬ回路６において、ＰＬＬ回路にて低速のクロックを高速のドットクロックに変換するようになっている。このような場合、機器によっては、高頻度に動作、停止を繰り返すため、ＰＬＬ回路の設計が難しくなったり、あるいは設計できたとしても動作が不安定になったりといった問題が生じる虞がある。そこで、これら不具合を解消する表示装置について、以下の実施の形態４において説明する。
【００８７】
〔実施の形態４〕
本発明のさらに他の実施の形態について説明すれば、以下の通りである。なお、本実施の形態においても、前記実施の形態１と同様に、休止駆動法を適用したアクティブマトリクス型の表示装置について説明する。従って、前記実施の形態１の表示装置と同じ機能を有する部材には、同一符号を付記し、その説明は省略する。
【００８８】
本実施の形態にかかる表示装置は、前記実施の形態１の図１に示す表示装置のＤＣＫ−ＰＬＬ回路６と水平同期発振回路７の代わりにそれぞれ、図８に示すように、ＤＣＫ発振回路（クロック信号生成回路）１４と水平周期発振回路（出力タイミングクロック生成回路）１５を有した構成となっている。
【００８９】
上記ＤＣＫ発振回路１４は、図１に示すＤＣＫ−ＰＬＬ回路６からＰＬＬ回路を除いた回路であり、自ら発振して、ドットクロックを生成するようになっている。従って、高速駆動系のＤＣＫ発振回路１４は、外部からの信号を供給するようになっておらず、独立した回路となっている。
【００９０】
また、上記水平周期発振回路１５は、図１に示す水平同期発振回路７とは異なり、自ら発振して、水平同期系信号（出力タイミングクロック）を生成するようになっている。この水平同期系信号は、信号線駆動回路２、走査線駆動回路３の他に、Ｖカウンタ８にも供給されるようになっている。
【００９１】
上記Ｖカウンタ８では、供給された水平同期系信号から垂直同期系信号を生成し、走査線駆動回路３および休止制御回路９に供給するようになっている。
【００９２】
上記垂直同期系信号は、上記走査線駆動回路３において、走査スタートのタイミングを制御するのに使用され、休止制御回路９において、駆動制御信号Ｓｃａｎを生成するのに使用される。
【００９３】
ここで、図８に示す表示装置において、休止制御回路９は、垂直同期系信号から、走査期間（リフレッシュ期間）がハイレベルとなり、非走査期間（非リフレッシュ期間）がローレベルとなる駆動制御信号を生成し、信号線駆動回路２、走査線駆動回路３、アナログ回路５の駆動系回路と、上記ＤＣＫ発振回路１４との駆動停止の制御を行うようになっている。
【００９４】
つまり、信号線駆動回路２、走査線駆動回路３、アナログ回路５の駆動系回路と、ＤＣＫ発振回路１４は、駆動制御信号がハイレベルのとき駆動し、駆動制御信号がローレベルのとき停止するように制御されることになる。
【００９５】
従って、上記構成の表示装置によれば、図９に示すように、ＤＣＫ発振回路１４で生成されるドットクロックＤＣＫは、休止制御回路９で生成される駆動制御信号Ｓｃａｎがハイレベルのときのみ生成される。
【００９６】
図９に示すように、非走査期間である非リフレッシュ期間では、消費電力の高いＤＣＫ発振回路１４を停止させることができるので、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を大幅に低減できる。
【００９７】
しかも、ＤＣＫ発振回路１４は、自ら発振して、ドットクロックを生成するようになっているので、低速なクロックを高速なクロックに変換するためのＰＬＬ回路を必要としない。これにより、ＤＣＫ発振回路１４の設計を簡単化し、しかも、クロックの速度変換に伴う不安定さを無くすことができるので、簡素な構成で安定化されたＤＣＫ発振回路１４を提供することが可能となる。
【００９８】
従って、図８に示す表示装置によれば、消費電力の低減化と装置の安定化の両立を図ることができる。
【００９９】
以上の実施の形態１ないし４においては、アクティブマトリクスパネル１について特に限定していないが、本発明は、アモルファスシリコン、ポリシリコン、ＣＧＳなどのアクティブマトリクスパネルを使用することが可能である。
【０１００】
アモルファスシリコンを用いたアクティブマトリクスパネルでは、は１水平ラインごとにパネルに映像信号を書き込む線順次駆動が行なわれるのに対して、ポリシリコンやＣＧＳを用いたアクティブマトリクスパネルでは、ドット毎に映像信号を書き込む点順次駆動が行なわれる場合がある。
【０１０１】
この場合、ドットクロック以外にも点順次用のタイミングクロックも高速クロックの部類に入るので、点順次用のタイミングクロックを生成する回路も、ＤＣＫ−ＰＬＬ回路６等と同様に高速系回路に属する。このため、休止期間に、この点順次用のタイミングクロックを生成する回路も停止させる必要がある。
【０１０２】
また、アクティブマトリクスパネル１の画素走査方法についても、特に限定していないが、本発明は、線順次走査駆動、点順次走査駆動等の画素走査方法を使用することが可能である。
【０１０３】
さらに、上記の各実施の形態では、アクティブマトリクスパネル１を構成する画素として、液晶表示素子について説明したが、これに限定されるものではなく、例えば、アクティブマトリクスパネル１を構成する画素として、液晶表示素子の他に、印加された電圧を保持するホールド型の表示素子であれば、何れも、本願発明を適用することができる。
【０１０４】
また、本発明は、アクティブマトリクス型の表示装置全般に有効な技術であるので、本発明の表示装置は、液晶に限らず、例えば、有機ＥＬやその他のアクティブマトリクス型の表示装置であっても適用可能である。
【０１０５】
【発明の効果】
以上のように、本発明の表示装置は、画素がマトリクス状に配置された表示部の画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置において、上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、上記表示部を駆動するための駆動回路の駆動を停止させる駆動制御回路と、データ信号を上記データ信号線に取り込むために使用されるクロック信号を生成するクロック信号生成回路とを備え、上記駆動制御回路は、上記休止期間に、上記駆動回路の他に、上記クロック信号生成回路の駆動を停止させる構成である。
【０１０６】
それゆえ、駆動制御回路によって、画面を走査する走査期間（リフレッシュ期間）と走査期間（リフレッシュ期間）との間に設けられた休止期間（非リフレッシュ期間）に、データ信号をデータ信号線に取り込むために使用されるクロック信号を生成するクロック信号生成回路の駆動を停止させることで、休止期間での消費電力を大幅に低減させることが可能となる。
【０１０７】
これにより、走査期間と休止期間とにおける平均消費電力を大幅に低減させることができるので、表示装置の消費電力の低減を図ることができるという効果を奏する。
【０１０８】
上記駆動回路の上記表示部への駆動信号の出力タイミングに使用される出力タイミングクロックを生成する出力タイミングクロック生成回路が設けられ、上記クロック信号生成回路は、上記出力タイミングクロック生成回路にて生成された出力タイミングクロックに基づいて、上記クロック信号を生成すると共に、上記駆動制御回路は、上記休止期間に、上記出力タイミングクロック生成回路の駆動を停止させるようにしてもよい。
【０１０９】
上記出力タイミングクロック生成回路にて生成される出力タイミングクロックは、駆動信号の出力タイミングに使用される他、クロック信号生成回路にてクロック信号を生成するのに使用される。つまり、上記出力タイミングクロックは、走査期間には生成する必要があるが、休止期間には生成する必要がない。
【０１１０】
したがって、上記構成のように、休止期間に、出力タイミングクロック生成回路の駆動を停止させることで、消費電力を低減させることができるという効果を奏する。
【０１１１】
また、上記駆動回路の走査スタートタイミングに使用されるスタートタイミングクロックを生成するスタートタイミングクロック生成回路が設けられ、上記出力タイミングクロック生成回路は、上記スタートタイミングクロック生成回路にて生成されたスタートタイミングクロックに基づいて、出力タイミングクロックを生成すると共に、上記駆動制御回路は、上記休止期間に、上記スタートタイミングクロック生成回路の駆動を停止させるようにしてもよい。
【０１１２】
上記スタートタイミングクロック生成回路にて生成されるスタートタイミングクロックは、駆動回路の走査スタートタイミングに使用される他、出力タイミングクロック生成回路にて出力タイミングクロックを生成するのに使用される。つまり、上記スタートタイミングクロックは、走査期間には生成する必要があるが、休止期間には生成する必要がない。
【０１１３】
したがって、上記構成のように、休止期間に、スタートタイミングクロック生成回路の駆動を停止させることで、消費電力を低減させることができるという効果を奏する。
【０１１４】
上記クロック信号生成回路は、自身がクロック信号を発振するクロック信号発振回路であってもよい。
【０１１５】
それゆえ、クロック信号生成回路にて生成されるクロック信号は、外部からのクロックに基づいて生成されないので、他のクロック信号生成回路とは独立して設けることができる。このように、クロック信号生成回路を独立して設ければ、該クロック信号生成回路は、クロック信号の周波数を上げるだけの設計でよいので、設計は簡単になり、しかも、動作が不安定になることもない。したがって、表示装置を安定して動作させることが可能となるという効果を奏する。
【０１１６】
また、走査期間と休止期間とにおける平均消費電力を低減させるには、休止期間をできるだけ長くすればよい。これを実現する一例として、画素に、液晶表示素子を使用することが考えられる。
【０１１７】
この場合、画素に液晶表示素子を使用することで、休止期間を長くすることが可能となるので、走査期間と休止期間とにおける平均消費電力を低減することが可能となる。
【０１１８】
このように、画素を液晶表示素子とした場合、携帯電話等の携帯端末に用いられる表示装置に液晶表示装置の消費電力を大幅に低減することができるので、例えば、休止期間を携帯電話の待機時とすれば、待機時の消費電力を大幅に低減させることができる。これにより、携帯電話等の携帯端末における待機時間を長くすることが可能となるという効果を奏する。
【０１１９】
本発明の表示装置の駆動方法は、上記の課題を解決するために、画素がマトリクス状に配置された画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置の駆動方法において、上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、データ信号を上記データ信号線に取り込むためのクロック信号を生成するクロック信号生成回路の駆動を停止させる構成である。
【０１２０】
それゆえ、消費電力の大きいクロック信号生成回路を休止期間に停止させることで、走査期間と休止期間とにおける平均消費電力を大幅に低減することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかる表示装置のブロック図である。
【図２】図１に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図３】（ａ）は従来の休止駆動法を適用した表示装置の消費電力を示す図であり、（ｂ）は図１に示す表示装置の消費電力を示す図である。
【図４】本発明の他の実施の形態にかかる表示装置のブロック図である。
【図５】図４に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図６】本発明のさらに他の実施の形態にかかる表示装置のブロック図である。
【図７】図６に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図８】本発明のさらに他の実施の形態にかかる表示装置のブロック図である。
【図９】図８に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図１０】一般的な表示装置のブロック図である。
【図１１】図１０に示す表示装置のドットクロックと水平同期信号、垂直同期信号の波形図である。
【図１２】他の一般的な表示装置のブロック図である。
【図１３】図１２に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図１４】（ａ）は、図１０に示す表示装置の駆動波形図であり、（ｂ）は、図１２に示す表示装置の駆動波形図である。
【図１５】（ａ）は、図１０に示す表示装置の消費電力を示す図であり、（ｂ）は、図１２に示す表示装置の消費電力を示す図である。
【図１６】発振周波数と消費電力との関係を示すグラフである。
【符号の説明】
１　アクティブマトリクスパネル（表示部）
２　信号線駆動回路（駆動回路）
３　走査線駆動回路（駆動回路）
４　フレームメモリ
５　アナログ回路（駆動回路）
６　ＤＣＫ−ＰＬＬ回路（クロック信号生成回路）
７　水平同期発振回路（出力タイミングクロック生成回路）
８　Ｖカウンタ（スタートタイミングクロック生成回路）
９　休止制御回路（駆動制御回路）
１０　中速ＰＬＬ回路（出力タイミングクロック生成回路）
１１　垂直同期発振回路（スタートタイミングクロック生成回路）
１２　休止周期発振回路（駆動制御回路）
１３　低速ＰＬＬ回路（スタートタイミングクロック生成回路）
１４　ＤＣＫ発振回路（クロック信号生成回路）
１５　水平周期発振回路（出力タイミングクロック生成回路）
ＤＣＫ　ドットクロック
Ｈｓｙｎｃ　水平同期信号
Ｓｃａｎ　　駆動制御信号
Ｖｓｙｎｃ　垂直同期信号
【図１】
2004078124.tif 000003
【図２】
2004078124.tif 000004
【図３】
2004078124.tif 000005
【図４】
2004078124.tif 000006
【図５】
2004078124.tif 000007
【図６】
2004078124.tif 000008
【図７】
2004078124.tif 000009
【図８】
2004078124.tif 000010
【図９】
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【図１０】
2004078124.tif 000012
【図１１】
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【図１２】
2004078124.tif 000014
【図１３】
2004078124.tif 000015
【図１４】
2004078124.tif 000016
【図１５】
2004078124.tif 000017
【図１６】
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