(57)【要約】【課題】銅系の導電材料からなる埋め込み配線を有する半導体集積回路装置における埋め込み配線のエレクトロマイグレーション耐性を向上させる。【解決手段】埋め込み配線１５の主導電層となるＣｕ膜を形成するＣｕ結晶粒のうち、結晶面が（１１１）配向となっているＣｕ結晶粒の占有率が約３５％以下となり、結晶面が（１００）配向となっているＣｕ結晶粒の占有率が約２０％以上となり、配線溝１４の幅が約４μｍ以上の場合にＣｕ結晶粒の平均結晶粒径が約２μｍ以上となるようにＣｕ膜を形成する。【選択図】    図３
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【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された絶縁膜に形成された溝部と、前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有する半導体集積回路装置であって、前記導電性膜を形成する結晶のうち、前記配線の表面において結晶面が（１１１）となる第１配向結晶の前記配線中での占有率が５０％以下であることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、単層もしくは複数層の配線層を有し、同一の前記配線層内にて前記配線が１本以上形成され、そのうちの少なくとも１本の前記配線は幅が４μｍ以上であり、前記幅が４μｍ以上の前記配線においては前記導電性膜を形成する前記結晶の平均結晶粒径が２μｍ以上であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記導電性膜を形成する結晶のうち、前記配線の表面において前記結晶面が（１００）となる第２配向結晶の前記配線中での占有率が２０％以上であることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、前記導電性膜を形成する結晶のうち、前記配線の表面において前記結晶面が（１１１）となる前記第１配向結晶の前記配線中での占有率が３５％以下であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、前記導電性膜を形成する結晶のうち、前記配線の表面において前記結晶面が（１１１）となる前記第１配向結晶の前記配線中での占有率が３５％以下であることを特徴とする半導体集積回路装置。
【請求項６】
半導体基板の主面上に形成された絶縁膜に形成された溝部と、前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有する半導体集積回路装置であって、前記導電性膜を形成する結晶のうち、前記配線の表面において結晶面が（１１１）となるものを第１配向結晶とするとき、前記結晶面が（１００）となる第２配向結晶の前記配線中での占有率が２０％以上であることを特徴とする半導体集積回路装置。
【請求項７】
半導体基板の主面上に形成された絶縁膜に形成された溝部と、前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有する半導体集積回路装置であって、単層もしくは複数層の配線層を有し、同一の前記配線層内にて前記配線が１本以上形成され、そのうちの少なくとも１本の前記配線は幅が４μｍ以上であり、前記幅が４μｍ以上の前記配線においては前記導電性膜を形成する前記結晶の平均結晶粒径が２μｍ以上であることを特徴とする半導体集積回路装置。
【請求項８】
半導体基板の主面上に形成された絶縁膜に形成された溝部と、前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有する半導体集積回路装置であって、前記導電性膜を形成する結晶のうち、前記配線の表面において結晶面が（１１１）となる第１配向結晶の前記配線中での占有率が３５％以下であり、前記配線の表面において前記結晶面が（１００）となる第２配向結晶の前記配線中での占有率が２０％以上であることを特徴とする半導体集積回路装置。
【請求項９】
半導体基板の主面上に形成された絶縁膜に形成された溝部と、前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有する半導体集積回路装置であって、前記配線の表面において結晶面が（１００）となる第２配向結晶の前記配線中での占有率が、前記配線の表面において前記結晶面が（１１１）となる第１配向結晶の前記配線中での占有率以上であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、絶縁膜に形成した配線形成用の溝部内を埋め込む導電性膜が銅膜である半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路の配線形成方法として、ダマシン（Ｄａｍａｓｃｅｎｅ）法と呼ばれるプロセスがある。この方法は、絶縁膜に配線溝または接続孔を形成した後、半導体基板の主面に配線形成用またはプラグ形成用の導電性膜を堆積し、さらに、その配線溝または接続孔以外の領域の導電性膜を化学機械的研磨法（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって除去することにより、配線溝内に埋込配線、または接続孔内にプラグを形成する方法である。この方法の場合は、特に、微細なエッチング加工が困難な銅系の導電材料（Ｃｕ（銅）または銅合金）からなる埋め込み配線の形成方法として適している。
【０００３】
また、ダマシン法の応用としてデュアルダマシン（Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ）法がある。この方法は、絶縁膜に配線形成用の溝および下層配線との接続を行なうための接続孔を形成した後、半導体基板の主面に配線形成用の導電性膜を堆積し、さらに、その溝以外の領域の導電性膜をＣＭＰによって除去することにより、配線形成用の溝内に埋め込み配線を形成し、かつ、接続孔内にプラグを形成する方法である。この方法の場合は、特に、多層配線構造を有する半導体集積回路において、工程数の削減が可能であり、配線コストの低減が可能である。
【０００４】
上記のような銅系の導電材料からなる埋め込み配線を有する半導体集積回路装置において、その銅系の導電材料の結晶面の（１１１）配向性を高めることにより、埋め込み配線のエレクトロマイグレーション耐性を向上させる技術がある（たとえば、特許文献１参照）。その一方で、銅系の導電材料の結晶面の（１１１）配向性よりも結晶面（１００）配向性を高めた方がより埋め込み配線のエレクトロマイグレーション耐性を向上できる可能性についても指摘されている（たとえば、非特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−１８３０６４号公報（第４−５頁、第１図）
【０００６】
【非特許文献１】
Ｊ．  Ｋｏｉｋｅ，  Ｍ．  Ｗａｄａ，  Ｍ．  Ｓａｎａｄａ，  Ｋ．  Ｍａｒｕｙａｍａ，  ”Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ”，  ２００２，  ｖｏｌ．８１，  ｎｏ．６，  ｐ．１０１７−１０１９
【０００７】
【発明が解決しようとする課題】
本発明者らは、銅系の導電材料からなる埋め込み配線を有する半導体集積回路装置において、埋め込み配線のエレクトロマイグレーション耐性を向上させる技術について検討している。その中で、本発明者らは、以下のような課題を見出した。
【０００８】
本発明者らは、埋め込み配線を形成している銅系の導電材料の結晶面の（１１１）配向性と埋め込み配線のエレクトロマイグレーション特性の関係について実験により調べた。その結果、埋め込み配線を形成している銅系の導電材料の結晶面の（１１１）配向性を高めても、必ずしもエレクトロマイグレーション耐性を向上させることができないことを見出した。すなわち、銅系の導電材料からなる埋め込み配線のエレクトロマイグレーション耐性を向上させるためには、埋め込み配線を形成している銅系の導電材料の結晶面の（１１１）配向性を高める以外の手段を見出さなければならない課題が存在する。
【０００９】
本発明の目的は、銅系の導電材料からなる埋め込み配線を有する半導体集積回路装置において、埋め込み配線のエレクトロマイグレーション耐性を向上させることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、
（ａ）半導体基板の主面上に形成された絶縁膜に形成された溝部と、
（ｂ）前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有するものであり、前記導電性膜を形成する結晶のうち、前記配線の表面において結晶面が（１１１）となる第１配向結晶の前記配線中での占有率が５０％以下であるものである。
【００１３】
また、本発明は、
（ａ）半導体基板の主面上に形成された絶縁膜に形成された溝部と、
（ｂ）前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有するものであり、前記導電性膜を形成する結晶のうち、前記配線の表面において結晶面が（１１１）となるものを第１配向結晶とするとき、前記結晶面が（１００）となる第２配向結晶の前記配線中での占有率が２０％以上であるものである。
【００１４】
また、本発明は、
（ａ）半導体基板の主面上に形成された絶縁膜に形成された溝部と、
（ｂ）前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有するものであり、単層もしくは複数層の配線層を有し、同一の前記配線層内にて前記配線が１本以上形成され、そのうちの少なくとも１本の前記配線は幅が４μｍ以上であり、前記幅が４μｍ以上の前記配線においては前記導電性膜を形成する前記結晶の平均結晶粒径が２μｍ以上であるものである。
【００１５】
また、本発明は、
（ａ）半導体基板の主面上に形成された絶縁膜に形成された溝部と、
（ｂ）前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有するものであり、前記導電性膜を形成する結晶のうち、前記配線の表面において結晶面が（１１１）となる第１配向結晶の前記配線中での占有率が３５％以下であり、前記配線の表面において前記結晶面が（１００）となる第２配向結晶の前記配線中での占有率が２０％以上であるものである。
【００１６】
また、本発明は、
（ａ）半導体基板の主面上に形成された絶縁膜に形成された溝部と、
（ｂ）前記溝部内に銅を主成分とする導電性膜を埋め込むことで形成された配線とを有するものであり、前記配線の表面において結晶面が（１００）となる第２配向結晶の前記配線中での占有率が、前記配線の表面において前記結晶面が（１１１）となる第１配向結晶の前記配線中での占有率以上であるものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態を説明するための図においては、図をわかりやすくするために断面図でない場合でもハッチングを付す場合がある。
【００１８】
本実施の形態の半導体集積回路装置は、たとえばＣＭＯＳロジックＬＳＩである。このＣＭＯＳロジックＬＳＩの製造方法について、図１〜図１９に従って説明する。
【００１９】
まず、図１に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いでこの酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００２０】
続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００２１】
続いて、ＣＶＤ法にて半導体基板１上に酸化シリコン膜を堆積した後、この酸化シリコン膜の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いた化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法でその酸化シリコン膜を研磨して溝の内部に残すことにより、表面が平坦化された素子分離溝２を形成する。
【００２２】
続いて、熱リン酸を用いたウェットエッチングで半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にＢ（ホウ素）をイオン注入してｐ型ウェル３を形成する。次いで、半導体基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域にＰ（リン）をイオン注入してｎ型ウェル４を形成する。
【００２３】
続いて、半導体基板１を熱処理することによって、ｐ型ウェル３およびｎ型ウェル４の表面にゲート酸化膜５を形成した後、ゲート酸化膜５の上部にゲート電極６を形成する。ゲート電極６は、たとえばＰをドープした低抵抗多結晶シリコン膜、ＷＮ（窒化タングステン）膜、およびＷ（タングステン）膜をこの順で積層した３層の導電性膜によって構成する。
【００２４】
次いで、ｐ型ウェル３にＰまたはＡｓ（ヒ素）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）７を形成し、ｎ型ウェル４にＢをイオン注入することによってｐ型半導体領域（ソース、ドレイン）８を形成する。ここまでの工程によって、ｐ型ウェル３にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル４にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００２５】
続いて、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に酸化シリコンからなる層間絶縁膜９を形成する。
【００２６】
次に、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクにして層間絶縁膜９をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）７およびｐ型半導体領域（ソース、ドレイン）８の上部にコンタクトホール１０を形成する。続いて、コンタクトホール１０内を含む半導体基板１上に、スパッタリング法により、たとえば窒化チタン膜を堆積した後、さらにＣＶＤ法により、たとえばＷ（タングステン）膜を堆積し、コンタクトホール１０をそのＷ膜で埋め込む。その後、コンタクトホール１０以外の絶縁膜９上の窒化チタン膜およびＷ膜を、たとえばＣＭＰ法により除去し、プラグ１１を形成する。
【００２７】
続いて、半導体基板１上に、たとえばＣＶＤ法で窒化シリコン膜を堆積することにより、エッチングストッパ膜１２を形成する。エッチングストッパ膜１２は、その上層の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。本実施の形態では、このエッチングストッパ膜１２として窒化シリコン膜を用いることを例示するが、窒化シリコン膜の代わりにプラズマＣＶＤ法で堆積したＳｉＣ（炭化シリコン）膜またはＳｉＣ膜の成分中にＮ（窒素）を所定量含むＳｉＣＮ（炭窒化シリコン）膜を用いてもよい。ＳｉＣ膜およびＳｉＣＮ膜は、窒化シリコン膜より相対的に比誘電率が低いので、エッチングストッパ膜１２としてＳｉＣ膜またはＳｉＣＮ膜を用いることにより、本実施の形態のＣＭＯＳロジックＬＳＩにおける配線遅延を改善することができる。
【００２８】
次に、たとえばエッチングストッパ膜１２の表面にＣＶＤ法で酸化シリコン膜を堆積し、膜厚が約２００ｎｍの層間絶縁膜１３を堆積する。この層間絶縁膜１３を形成する際に、酸化シリコンにＦ（フッ素）を添加しても良い。Ｆを添加することにより、層間絶縁膜１３の誘電率を下げることができるので、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００２９】
続いて、エッチングストッパ膜１２および層間絶縁膜１３を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、埋め込み配線形成用の配線溝１４を形成する。本実施の形態においては、エッチングストッパ膜１２および層間絶縁膜１３には複数の配線溝１４を形成し、そのうちの少なくとも１本の幅を４μｍ以上とすることを例示する。なお、形成する回路によっては配線溝１４を１本のみとしてもよく、その場合には、配線溝１４の幅を４μｍ以上とすることを例示する。
【００３０】
次いで、配線溝１４の底部に露出したプラグ１１の表面の反応層を除去するために、Ａｒ（アルゴン）雰囲気中にてスパッタエッチングによる半導体基板１の表面処理を行う。
【００３１】
続いて、半導体基板１の全面に、バリア導体膜１５Ａとなる、たとえば窒化タンタル膜を、タンタルターゲットをアルゴン／窒素混合雰囲気中にて反応性スパッタリングを行なうことで堆積する。この窒化タンタル膜の堆積は、この後の工程において堆積するＣｕ（銅）膜の密着性の向上およびＣｕの拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。なお、本実施の形態においては、バリア導体膜１５Ａとして窒化タンタル膜を例示するが、タンタル等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜等であってもよい。バリア導体膜１５Ａがタンタルまたは窒化タンタルの場合には、窒化チタンを用いた場合よりＣｕ膜との密着性がよい。また、バリア導体膜１５Ａが窒化チタン膜の場合、この後の工程であるＣｕ膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。このようなスパッタエッチングにより、窒化チタン膜の表面に吸着した水、酸素分子等を除去し、Ｃｕ膜の接着性を改善することができる。この技術は、特に、窒化チタン膜の堆積後、真空破壊して表面を大気に曝し、Ｃｕ膜を堆積する場合に効果が大きい。なお、この技術は窒化チタン膜に限られず、窒化タンタル膜においても、効果の差こそあるが有効である。
【００３２】
続いて、バリア導体膜１５Ａが堆積された半導体基板１の全面に、シード膜となる、たとえばＣｕ膜またはＣｕ合金膜を堆積する。このシード膜をＣｕ合金膜とする場合には、その合金中にＣｕを８０重量パーセント程度以上含むようにする。シード膜は、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法によって堆積し、その膜厚は、配線溝１４の内部を除いたバリア導体膜１５Ａの表面において１００ｎｍ〜２００ｎｍ程度、好ましくは１５０ｎｍ程度となるようにする。本実施の形態においては、シード膜の堆積にイオン化スパッタリング法を用いる場合を例示するが、長距離スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよく、ＣＶＤ成膜ユニットがバリア導体膜１５Ａの形成室と結合していれば高真空状態を維持できるので、堆積したバリア導体膜１５Ａの表面が酸化してしまうことを防ぐことができる。
【００３３】
次に、シード膜が堆積された半導体基板１の全面に、Ｃｕ膜を配線溝１４を埋め込むように堆積し、このＣｕ膜と上記したシード膜とを合わせて導電性膜１５Ｂとする。この配線溝１４を埋め込むＣｕ膜は、たとえば電解めっき法にて形成し、めっき液としては、たとえばＨ２ＳＯ４（硫酸）に１０％のＣｕＳＯ４（硫酸銅）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。配線溝１４を埋め込むＣｕ膜の形成に電解めっき法を用いた場合、そのＣｕ膜の成長速度を電気的に制御できるので、配線溝１４の内部におけるそのＣｕ膜のカバレージを向上することができる。なお、本実施の形態においては、配線溝１４を埋め込むＣｕ膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電圧印加を必要としないので、電圧印加に起因する半導体基板１のダメージを、電解めっき法を用いた場合よりも低減することができる。
【００３４】
続いて、アニール処理によってＣｕ膜の歪みを緩和させることにより、良質なＣｕ膜を得ることができる。
【００３５】
次に、図３に示すように、層間絶縁膜１３上の余分なバリア導体膜１５Ａおよび導電性膜１５Ｂを除去し、配線溝１４内にバリア導体膜１５Ａおよび導電性膜１５Ｂを残すことにより、埋め込み配線１５を形成する。バリア導体膜１５Ａおよび導電性膜１５Ｂの除去は、ＣＭＰ法を用いた研磨により行う。
【００３６】
ここで、本発明者らは、埋め込み配線１５におけるＣｕ結晶粒の平均結晶粒径と許容電流密度（エレクトロマイグレーション特性）との関係について実験により調べた。図４は、その結果を示すものである。なお、本実施の形態におけるＣｕ結晶粒の平均結晶粒径とは、上記ＣＭＰ法による研磨によって埋め込み配線１５を形成した後において、埋め込み配線１５の表面に現れたＣｕ結晶粒の上面を同面積の円に見立てた場合の、その円の直径に相当するものである。評価は、ＥＢＳＤ（Ｅｌｅｃｔｒｏｎ  Ｂａｃｋ  Ｓｃａｔｔｅｒｉｎｇ  Ｄｉｆｆｒａｃｔｉｏｎ  Ｐａｔｔｅｒｎ）法を用い、埋め込み配線１５のうち、配線幅が約５μｍの領域で表面の結晶粒界および結晶配向性を調べた。また、本実施の形態においては、双晶を結晶の粒界とみなさずに平均結晶粒径を計測している。すなわち、Ｃｕ結晶粒が双晶となっている場合には、双晶を形成する結晶の境界面を粒界とは見なしていない。たとえば、（１１１）配向の結晶と双晶を形成し（１１１）配向結晶と等価となる（５１１）配向結晶は（１１１）配向結晶と見なし、（１００）配向結晶と双晶を形成し（１００）配向結晶と等価となる（２２１）配向結晶は（１００）配向結晶と見なしている。
【００３７】
本実施の形態の半導体集積回路装置においては、埋め込み配線１５の許容電流密度が１ＭＡ／ｃｍ２より小さくなった場合には、埋め込み配線１５が断線（開放）故障を起こしやすくなっていると見なしている。図４に示すように、実験からは、埋め込み配線１５を形成するＣｕ結晶粒の平均結晶粒径が、配線幅が約５μｍの領域で約２μｍ以上である場合に埋め込み配線１５の許容電流密度が１ＭＡ／ｃｍ２以上となり、Ｃｕ結晶粒の平均結晶粒径が約２μｍ未満である場合に比べて埋め込み配線１５の許容電流密度が大幅に向上した。すなわち、Ｃｕ結晶粒の平均結晶粒径を約２μｍ以上とすることにより、Ｃｕ結晶粒の平均結晶粒径が約２μｍ未満である場合に比べて埋め込み配線１５のエレクトロマイグレーション特性を大幅に向上できるので、埋め込み配線１５の断線（開放）故障を効果的に防ぐことができることがわかった。
【００３８】
埋め込み配線１５のエレクトロマイグレーションによる断線（開放）故障は、結合の弱いＣｕ結晶粒の粒界にて物質移動が始まり、空隙に成長することに起因するものである。また、Ｃｕ結晶粒の結晶粒径が小さくなるほど埋め込み配線１５全体ではＣｕ結晶粒の結晶粒界の面積が大きくなることから、Ｃｕ結晶粒の粒界ではエレクトロマイグレーションによる空隙が生じやすくなると考えられる。そのため、上記図４に示した実験結果のように、埋め込み配線１５を形成するＣｕ結晶粒を約２μｍ以上と大きくすることにより、埋め込み配線１５のエレクトロマイグレーション特性（耐性）を向上することが可能となる。
【００３９】
また、本発明者らは、埋め込み配線１５において結晶面が（１１１）配向となっているＣｕ結晶粒（第１配向結晶）の占有率と平均結晶粒径との関係を実験により調べた。図５は、その結果を示すものである。
【００４０】
ＣｕはＦＣＣ（Ｆａｃｅ−Ｃｅｎｔｅｒｅｄ  Ｃｕｂｉｃ；面心立方格子）金属であり、ＦＣＣ金属は最稠密面（１１１）が最も安定となる。また、Ｃｕ結晶粒の結晶面の（１１１）配向性が高くなることにより、隣り合ったＣｕ結晶粒の方位のずれが小さくなり、結晶欠陥が少なくなるため、エレクトロマイグレーションによるＣｕ原子の結晶粒界拡散が抑制される。そのため、Ｃｕ結晶粒の結晶面の（１１１）配向性を高めることにより、埋め込み配線１５のエレクトロマイグレーション耐性が向上すると考えられていた。その一方で、上記図４に示したように、埋め込み配線１５を形成するＣｕ結晶粒を大きくすることにより、埋め込み配線１５のエレクトロマイグレーション特性（耐性）を向上できるという結果が出ている。そこで、埋め込み配線１５において結晶面が（１１１）配向となっているＣｕ結晶粒の占有率と平均結晶粒径との関係を表したのが図５に示す実験結果である。
【００４１】
上記図４からは、Ｃｕ結晶粒の平均結晶粒径を約２μｍ以上とすることによって埋め込み配線１５の断線（開放）故障を防ぐことができるという結果が得られた。ここで、図５に示すように、本実施の形態では、埋め込み配線１５において結晶面が（１１１）配向となっているＣｕ結晶粒の占有率を約５０％以下とすることによって、Ｃｕ結晶粒の平均結晶粒径を約２μｍ以上とすることができる。これは、前述したように、Ｃｕは最稠密面（１１１）が最も安定となることから、結晶面が（１１１）配向となっているＣｕ結晶粒は、たとえば熱処理を施した場合でも結晶粒の成長が促進され難く、結晶面が（１１１）配向となっているＣｕ結晶粒の占有率が増加するに従ってＣｕ結晶粒の平均結晶粒径が小さくなることに起因するものである。すなわち、埋め込み配線１５において結晶面が（１１１）配向となっているＣｕ結晶粒の占有率を約５０％以下とすることによって、埋め込み配線１５のエレクトロマイグレーション特性（耐性）を向上することが可能となる。なお、上記したように、本実施の形態においては、双晶を結晶の粒界と見なしていないので、結晶面が（１１１）配向となっているＣｕ結晶粒の占有率は、結晶面が（１１１）配向となっている結晶および結晶面が（１１１）配向である結晶と等価となる結晶面が（５１１）配向の結晶の和と定義する。
【００４２】
また、本発明者らは、埋め込み配線１５において（１００）配向となっているＣｕ結晶粒（第２配向結晶）の占有率と平均結晶粒径との関係を実験により調べた。図６は、その結果を示すものである。
【００４３】
図６に示すように、本実施の形態では、埋め込み配線１５において（１００）配向となっているＣｕ結晶粒の占有率を約２０％以上とすることによって、Ｃｕ結晶粒の平均結晶粒径を約２μｍ以上とすることができる。すなわち、埋め込み配線１５において（１００）配向となっているＣｕ結晶粒の占有率を約２０％以上とすることによって、埋め込み配線１５のエレクトロマイグレーション特性（耐性）を向上することが可能となる。なお、上記したように、本実施の形態においては、双晶を結晶の粒界と見なしていないので、（１００）配向となっているＣｕ結晶粒の占有率は、（１００）配向結晶および（１００）配向結晶と等価となる（２２１）配向結晶の和と定義する。以下、（１００）配向となっているＣｕ結晶粒の占有率を約２０％以上とすることでＣｕ結晶粒の平均結晶粒径を約２μｍ以上とすることができる理由について説明する。
【００４４】
（１００）配向となっているＣｕ結晶粒は、たとえば結晶面が（１１１）配向となっているＣｕ結晶粒および（１１０）配向となっているＣｕ結晶粒に比べて二軸弾性定数が小さい。そのため、導電性膜１５Ｂ（図２参照）の堆積後の熱処理によってＣｕ結晶の平面歪みを減少させるために最も好都合な（１００）配向となっているＣｕ結晶粒が優先的に成長する。また、上記図４を用いて説明したように、埋め込み配線１５を形成するＣｕ結晶粒を大きくすることにより、埋め込み配線１５のエレクトロマイグレーション特性（耐性）を向上できる。すなわち、埋め込み配線１５において（１００）配向となっているＣｕ結晶粒の占有率が大きくなるということは、粒径の大きなＣｕ結晶粒の占有率が大きくなるということになる。その結果、（１００）配向となっているＣｕ結晶粒の占有率を約２０％以上とすることによって、Ｃｕ結晶粒の平均結晶粒径を約２μｍ以上とすることが可能となる。
【００４５】
また、本発明者らは、埋め込み配線１５において結晶面が（１１１）配向となっているＣｕ結晶粒の占有率と許容電流密度（エレクトロマイグレーション特性）との関係について実験により調べた。図７は、その結果を示すものである。
【００４６】
前記したように、本実施の形態の半導体集積回路装置においては、埋め込み配線１５の許容電流密度が１ＭＡ／ｃｍ２より小さくなった場合には、埋め込み配線１５が断線（開放）故障を起こしていると見なしてる。図７に示すように、実験からは、埋め込み配線１５において結晶面が（１１１）配向となっているＣｕ結晶粒の占有率を約３５％以下とした場合に埋め込み配線１５の許容電流密度を１ＭＡ／ｃｍ２以上にできることがわかった。すなわち、結晶面が（１１１）配向となっているＣｕ結晶粒の占有率を約３５％以下とすることにより、埋め込み配線１５の断線（開放）故障を防ぐことができる。
【００４７】
上記図５を用いて説明したように、埋め込み配線１５において結晶面が（１１１）配向となっているＣｕ結晶粒の占有率が増加するに従って、Ｃｕ結晶粒の平均結晶粒径は小さくなる。また、図４を用いて説明したように、Ｃｕ結晶粒の平均結晶粒径が小さくなるに従って、埋め込み配線１５の許容電流密度（エレクトロマイグレーション特性）も低くなる。また、導電性膜１５Ｂ（図２参照）の堆積後の熱処理によって、導電性膜１５ＢであるＣｕ膜には熱歪みが生じる。熱歪みの原因となる熱膨張係数は、立方晶であるＣｕ結晶では等方的な値であることから、熱歪み量はＣｕ膜のどの部分においても同じ値となる。一方、Ｃｕは弾性異方性が高い金属であることから、導電性膜１５Ｂ（図２参照）の堆積後の熱処理によって、結晶面が（１１１）配向のＣｕ結晶には、異なる方位において異なる熱応力が生じる。そのため、双晶を形成する結晶面が（１１１）配向のＣｕ結晶と結晶面が（５１１）配向のＣｕ結晶との間の双晶界面には、双晶界面の両側の熱応力差によってせん断応力の集中が生じる。このせん断応力の集中により、その双晶界面は、エレクトロマイグレーション特性（耐性）の低下の原因となる空隙発生の核となってしまう。そこで、上記図７に示した実験結果のように、埋め込み配線１５において結晶面が（１１１）配向となっているＣｕ結晶粒の占有率を約３５％以下とすることにより、埋め込み配線１５のエレクトロマイグレーション特性（耐性）を向上することが可能となる。
【００４８】
また、本発明者らは、埋め込み配線１５において結晶面が（１００）配向となっているＣｕ結晶粒の占有率と許容電流密度（エレクトロマイグレーション特性）との関係について実験により調べた。図８は、その結果を示すものである。
【００４９】
図８に示すように、実験からは、埋め込み配線１５において結晶面が（１１１）配向となっているＣｕ結晶粒の占有率を約２０％以上とした場合に埋め込み配線１５の許容電流密度を１ＭＡ／ｃｍ２以上にできることがわかった。前記したように、本実施の形態の半導体集積回路装置においては、埋め込み配線１５の許容電流密度が１ＭＡ／ｃｍ２より小さくなった場合には、埋め込み配線１５が断線（開放）故障を起こしていると見なすので、結晶面が（１００）配向となっているＣｕ結晶粒の占有率を約２０％以上とすることにより、埋め込み配線１５の断線（開放）故障を防ぐことが可能となる。
【００５０】
上記図６を用いて説明したように、埋め込み配線１５において結晶面が（１００）配向となっているＣｕ結晶粒の占有率が増加するに従って、Ｃｕ結晶粒の平均結晶粒径は大きくなる。また、図４を用いて説明したように、Ｃｕ結晶粒の平均結晶粒径が大きくなるに従って、埋め込み配線１５の許容電流密度（エレクトロマイグレーション特性）も高くなる。また、前述したように、（１００）配向となっているＣｕ結晶粒は、結晶面が（１１１）配向となっているＣｕ結晶粒および（１１０）配向となっているＣｕ結晶粒に比べて二軸弾性定数が小さいので、導電性膜１５Ｂ（図２参照）の堆積後の熱処理によって導電性膜１５ＢであるＣｕ膜に熱歪みが生じても、双晶を形成する結晶面が（１００）配向のＣｕ結晶と結晶面が（２２１）配向のＣｕ結晶との間の双晶界面には、双晶界面の両側の熱応力差に起因するせん断応力が生じ難くなっている。そのため、その双晶界面がエレクトロマイグレーション特性（耐性）の低下の原因となる空隙発生の核となってしまうことを防ぐことができる。そこで、上記図８に示した実験結果のように、埋め込み配線１５において結晶面が（１００）配向となっているＣｕ結晶粒の占有率を約２０％以上とすることにより、埋め込み配線１５のエレクトロマイグレーション特性（耐性）を向上することが可能となる。
【００５１】
ここで、図９は、上記図４〜図８を用いて説明したような条件を満たすＣｕ結晶粒から形成された埋め込み配線１５のサンプルＡ〜Ｃと、その条件を満たしていない埋め込み配線１５のサンプルＤ〜Ｆとのそれぞれについて、Ｃｕ結晶粒の平均結晶粒径、結晶面が（１１１）配向となっているＣｕ結晶粒の占有率、結晶面が（１００）配向となっているＣｕ結晶粒の占有率および許容電流密度（エレクトロマイグレーション特性（耐性））を実験によって求めた結果を示したものである。なお、図９では、双晶を形成する結晶の境界面を粒界と見なした場合の結果についても示している。
【００５２】
図９に示すように、上記図４〜図８を用いて説明したような条件を満たすＣｕ結晶粒から形成された埋め込み配線１５のサンプルＡ〜Ｃについては、許容電流密度が１ＭＡ／ｃｍ２以上となり、エレクトロマイグレーション特性（耐性））が向上したことによって断線（開放）故障を起こし難くなっていることがわかった。一方、その条件を満たしていない埋め込み配線１５のサンプルＤ〜Ｆについては、許容電流密度が１ＭＡ／ｃｍ２未満となり、エレクトロマイグレーション特性（耐性））が低下したことによって断線（開放）故障を起こしやすくなっていることがわかった。すなわち、図４〜図８を用いて説明したような条件を満たすＣｕ結晶粒で埋め込み配線１５を形成することにより、埋め込み配線１５のエレクトロマイグレーション特性（耐性））を向上することが可能となる。
【００５３】
本実施の形態では、上記図４〜図８を用いて説明したようなＣｕ結晶粒を有する埋め込み配線１５を形成するために、以下のような条件で上記バリア導体膜１５Ａ（図２参照）、導電性膜１５Ｂを形成するシード膜およびＣｕ膜を成膜することを例示できる。
【００５４】
すなわち、バリア導体膜１５Ａは、スパッタリング法にて１０ｎｍ程度の窒化タンタル膜および１５ｎｍ程度のＴａ（タンタル膜）を順次連続的に堆積することで形成する。続いて、イオン化スパッタリング法にて１５０ｎｍ程度のＣｕ膜を堆積することでシード膜を形成し、次いで電解めっき法にて膜厚１μｍ程度のＣｕ膜を堆積することによって導電性膜１５Ｂを形成した後にアニール処理を実施するものである。
【００５５】
上記埋め込み配線１５を形成した後、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板１の表面に付着した研磨砥粒および銅を除去する。
【００５６】
次に、図１０に示すように、埋め込み配線１５および層間絶縁膜１３上に窒化シリコン膜を堆積してエッチングストッパ膜１６を形成する。この窒化シリコン膜の堆積には、たとえばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。前記エッチングストッパ膜１２（図２参照）と同様に、エッチングストッパ膜１６としてＳｉＣ膜またはＳｉＣＮ膜を用いてもよい。エッチングストッパ膜１６は、後の工程において、エッチングを行なう際のエッチングストッパ層として機能させることができる。また、エッチングストッパ膜１６は、埋め込み配線１５の導電性膜１５ＢをなすＣｕの拡散を抑制する機能も有し、バリア導体膜１５Ａ（図３参照）とともに層間絶縁膜９、１３および後でエッチングストッパ膜１６上に形成する絶縁膜への銅の拡散を防止してそれらの絶縁性を保持する。
【００５７】
次に、エッチングストッパ膜１６の表面に、膜厚が約１００ｎｍの絶縁膜（第１絶縁膜）１７を堆積する。この絶縁膜１７として、フッ素を添加したＣＶＤ酸化膜などの低誘電率膜（ＳｉＯＦ膜）を例示することができる。この低誘電率膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善することができる。
【００５８】
続いて、上記絶縁膜１７の表面に膜厚１００ｎｍ程度の酸化シリコン膜を堆積することにより、キャップ絶縁膜１８を形成する。
【００５９】
次に、キャップ絶縁膜１８の表面に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約２５ｎｍのエッチングストッパ膜１９を形成する。前記エッチングストッパ膜１２、１６と同様に、エッチングストッパ膜１９としてＳｉＣ膜またはＳｉＣＮ膜を用いてもよい。このエッチングストッパ膜１９は、後の工程においてエッチングストッパ膜１９上に絶縁膜を形成し、その絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。
【００６０】
次に、エッチングストッパ膜１９の表面に、たとえばＣＶＤ法にてフッ素を添加した酸化シリコン（ＳｉＯＦ）膜を堆積し、膜厚が約１００ｎｍの絶縁膜２０を形成する。続いて、その絶縁膜２０の表面に膜厚１２５ｎｍ程度の酸化シリコン膜を堆積することにより、キャップ絶縁膜２１を形成する。次いで、キャップ絶縁膜２１の表面に、たとえばプラズマＣＶＤ法にて膜厚が約５０ｎｍの窒化シリコン膜を堆積することにより、エッチングストッパ膜２２を形成する。前記エッチングストッパ膜１２、１６、１９と同様に、エッチングストッパ膜２２としてＳｉＣ膜またはＳｉＣＮ膜を用いてもよい。
【００６１】
次に、エッチングストッパ膜２２の表面に膜厚１２０ｎｍ程度の反射防止膜２３を形成する。続いて、その反射防止膜２３の表面に、たとえばポリヒドロキシスチレンと酸発生剤からなり、膜厚が４８０ｎｍ程度のフォトレジスト膜２４を形成する。次いで、そのフォトレジスト膜２４に対して加熱処理、露光処理および現像処理を施すことにより、フォトレジスト膜２４をパターニングする。このフォトレジスト膜２４のパターンは、たとえば平面帯状または長方形状の配線溝を形成するためのマスクパターンであって、配線溝形成領域が露出され、それ以外の領域が覆われるように形成されている。
【００６２】
次に、上記フォトレジスト膜２４をマスクとし、反射防止膜２３およびエッチングストッパ膜２２を順次エッチングする。
【００６３】
次に、アッシング法により上記フォトレジスト膜２４および反射防止膜２３を除去した後、図１１に示すように、半導体基板１上に膜厚１２０ｎｍ程度の反射防止膜２５を形成する。この反射防止膜２５は、エッチングストッパ膜２２間の溝内を埋め込むように形成される。
【００６４】
続いて、その反射防止膜２５の表面に、ポリヒドロキシスチレンと酸発生剤からなる膜厚が４８０ｎｍ程度のフォトレジスト膜２６を形成する。次いで、そのフォトレジスト膜２６に対して加熱処理、露光処理および現像処理を施すことにより、フォトレジスト膜２６をパターニングする。
【００６５】
次に、図１２に示すように、パターニングされたフォトレジスト膜２６をマスクとして反射防止膜２５をエッチングする。この時、オーバーエッチングにより反射防止膜２５の下部のキャップ絶縁膜２１を所定量エッチングしてもよい。続いて、フォトレジスト膜２６をマスクとしてキャップ絶縁膜２１および絶縁膜２０をエッチングする。続いて、フォトレジスト膜２６をマスクとしてエッチングストッパ膜１９をエッチングする。続いて、フォトレジスト膜２６をマスクとし、上記キャップ絶縁膜２１および絶縁膜２０をエッチングした際のエッチング条件と同様のエッチング条件にてキャップ絶縁膜１８および絶縁膜１７をエッチングすることにより、開孔部２７を形成する。
【００６６】
次に、アッシング法により上記フォトレジスト膜２６および反射防止膜２５を除去した後、図１３に示すように、エッチングストッパ膜２２をマスクとしてキャップ絶縁膜２１および絶縁膜２０をドライエッチングすることにより、開口部を形成する。
【００６７】
次に、キャップ絶縁膜２１上のエッチングストッパ膜２２、上記開口部の底部のエッチングストッパ膜１９および開孔部２７の底部のエッチングストッパ膜１６をドライエッチング法により除去する。これにより、接続孔２９および配線溝３０を形成することができる。
【００６８】
次に、図１４に示すように、バリア導体膜１５Ａを堆積した工程と同様の工程により、バリア導体膜３１Ａを堆積する。このバリア導体膜３１Ａとしては、たとえば窒化タンタル膜を用いることができる。なお、本実施の形態においてはバリア導体膜３１Ａとして窒化タンタル膜を例示するが、タンタル等の金属膜、窒化チタン膜あるいは金属膜と窒化膜との積層膜等であってもよい。また、バリア導体膜３１Ａが窒化チタン膜の場合、この後の工程であるＣｕ膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。
【００６９】
続いて、バリア導体膜３１Ａが堆積された半導体基板１の全面に、シード膜となる、たとえばＣｕ膜またはＣｕ合金膜を堆積する。このシード膜をＣｕ合金膜とする場合には、その合金中にＣｕを約８０重量パーセント程度以上含むようにする。シード膜は、長距離スパッタリング法によって堆積することを例示できる。本実施の形態においては、シード膜の堆積に長距離スパッタリング法を用いる場合を例示するが、Ｃｕスパッタリング原子をイオン化することで、スパッタリングの指向性を高めるイオン化スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよい。
【００７０】
次に、シード膜が堆積された半導体基板１の全面に、たとえばＣｕ膜からなる導電性膜を接続孔２９および配線溝３０を埋め込むように堆積し、この導電性膜と上記したシード膜とを合わせて導電性膜３１Ｂとする。この接続孔２９および配線溝３０を埋め込む導電性膜は、たとえば電解めっき法にて形成することができる。続いて、アニール処理によってその導電性膜３１Ｂの歪みを除去し安定化させる。
【００７１】
次に、絶縁膜２１上の余分なバリア導体膜３１Ａおよび導電性膜３１Ｂを除去し、接続孔２９および配線溝３０内にバリア導体膜３１Ａおよび導電性膜３１Ｂを残すことで、埋め込み配線３１を形成する。バリア導体膜３１Ａおよび導電性膜３１Ｂの除去は、ＣＭＰ法を用いた研磨により行うことを例示できる。この埋め込み配線３１を形成する。
【００７２】
本実施の形態においては、埋め込み配線３１を形成するバリア導体膜３１Ａ、導電性膜３１Ｂを形成するシード膜およびＣｕ膜についても、上記埋め込み配線１５（図３参照）を形成するバリア導体膜１５Ａ、導電性膜１５Ｂを形成するシード膜およびＣｕ膜と同様の成膜条件およびアニール条件で形成する。それにより、埋め込み配線１５と同様に、埋め込み配線３１についてもエレクトロマイグレーション特性（耐性）を向上することができる。
【００７３】
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板１の表面に付着した研磨砥粒および銅を除去し、本実施の形態１の半導体集積回路装置を製造する。
【００７４】
なお、図１０〜図１４を用いて説明した工程と同様の工程を繰り返すことにより、埋め込み配線３１の上部にさらに多層に配線を形成してもよい。
【００７５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）銅系の導電材料からなる埋め込み配線において、結晶面が（１１１）配向となっているＣｕ結晶粒の占有率を低減し、結晶面が（１００）配向となっているＣｕ結晶粒の占有率を増加することによってＣｕ結晶粒の平均結晶粒径を大きくできるので、埋め込み配線のエレクトロマイグレーション耐性を向上できる。
（２）銅系の導電材料からなる埋め込み配線を有する半導体集積回路装置において、結晶面が（１１１）配向となっているＣｕ結晶粒の占有率を低減し、結晶面が（１００）配向となっているＣｕ結晶粒の占有率を増加することによって、Ｃｕ結晶粒の双晶界面にせん断応力が生じ難くすることができるので、埋め込み配線のエレクトロマイグレーション耐性を向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置が有する配線において、配線を形成する銅結晶の平均結晶粒径と配線の許容電流密度との関係を示す説明図である。
【図５】本発明の一実施の形態である半導体集積回路装置が有する配線における結晶面が（１１１）配向となっている銅結晶の占有率と銅結晶の平均結晶粒径との関係を示す説明図である。
【図６】本発明の一実施の形態である半導体集積回路装置が有する配線における結晶面が（１００）配向となっている銅結晶の占有率と銅結晶の平均結晶粒径との関係を示す説明図である。
【図７】本発明の一実施の形態である半導体集積回路装置が有する配線における結晶面が（１１１）配向となっている銅結晶の占有率と配線の許容電流密度との関係を示す説明図である。
【図８】本発明の一実施の形態である半導体集積回路装置が有する配線における結晶面が（１００）配向となっている銅結晶の占有率と配線の許容電流密度との関係を示す説明図である。
【図９】本発明の一実施の形態である半導体集積回路装置が有する配線におけるＣｕ結晶粒の平均結晶粒径、結晶面が（１１１）配向となっているＣｕ結晶粒の占有率、結晶面が（１００）配向となっているＣｕ結晶粒の占有率および許容電流密度についての関係を示す説明図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離溝
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート酸化膜
６  ゲート電極
７  ｎ型半導体領域（ソース、ドレイン）
８  ｐ型半導体領域（ソース、ドレイン）
９  層間絶縁膜
１０  コンタクトホール
１１  プラグ
１２  エッチングストッパ膜
１３  層間絶縁膜
１４  配線溝
１５  埋め込み配線
１５Ａ  バリア導体膜
１５Ｂ  導電性膜
１６  エッチングストッパ膜
１７  絶縁膜
１８  キャップ絶縁膜
１９  エッチングストッパ膜
２０  絶縁膜
２１  キャップ絶縁膜
２２  エッチングストッパ膜
２３  反射防止膜
２４  フォトレジスト膜
２５  反射防止膜
２６  フォトレジスト膜
２７  開孔部
２９  接続孔
３０  配線溝
３１  埋め込み配線
３１Ａ  バリア導体膜
３１Ｂ  導電性膜
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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