(57)【要約】【課題】基準信号を切りの良い周波数（例えば１０ＭＨｚ）とした場合にも、端数の生じない出力周波数を得られる位相同期ループ回路を提供する。【解決手段】第１の電圧制御発振器の出力を第１の分数分周器にて分周して、基準周波数と比較した偏差をローパスフィルタを介して、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、前記第１のＰＬＬ段の出力を分周して、第２のＰＬＬ段の基準周波数信号として入力する第２の分数分周器とを備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出す分数分周器を用いた位相同期ループ回路。【選択図】　図１
2004056409.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧制御発振器の出力を第１の分数分周器にて分周して、基準周波数と比較した偏差をローパスフィルタを介して、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、
前記第１のＰＬＬ段の出力を分周して、第２のＰＬＬ段の基準周波数信号として
入力する第２の分数分周器と、
を備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出すことを特徴とする分数分周器を用いた位相同期ループ回路。
【請求項２】
前記第２のＰＬＬ段は、第２の電圧制御発振器の出力を分周器にて分周して、基準周波数と比較した偏差をローパスフィルタを介して、前記第２の電圧制御発振器の出力周波数を制御する構成であることを特徴とする請求項１に記載の分数分周器を用いた位相同期ループ回路。
【請求項３】
第１の電圧制御発振器の出力をＤＤＳを介して、基準周波数と比較した偏差に応じて、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、
前記第１のＰＬＬ段の出力を基準周波数信号とし、第２の電圧制御発振器の出力を分数分周器にて分周した出力と比較した偏差に応じて、前記第２の電圧制御発振器の出力周波数を制御する第２のＰＬＬ段と、
を備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出すことを特徴とする分数分周器を用いた位相同期ループ回路。
【請求項４】
第１の電圧制御発振器の出力を第１の分数分周器にて分周して、基準周波数と比較した偏差に応じて、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、
前記第１のＰＬＬ段の出力を基準周波数信号とし、第２の電圧制御発振器の出力をＤＤＳを介した出力と比較した偏差に応じて、前記第２の電圧制御発振器の出力周波数を制御する第２のＰＬＬ段と、
を備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出すことを特徴とする分数分周器を用いた位相同期ループ回路。
【請求項５】
前記第１のＰＬＬ段の位相比較器の前段にバンドパスフィルタを挿入したことを特徴とする請求項１〜４のいずれか１項に記載の位相同期ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相同期ループ（ＰＬＬ）回路に関し、特に比較周波数よりも細かいステップの周波数設定が可能な、分数分周器を用いた位相同期ループ回路に関する。
【０００２】
【従来の技術】
この種の位相同期ループ回路としては、図５に記載のものが知られている。
図５において、基準周波数１は、位相比較器（ＦＰＤ）２において、電圧制御発振器４の出力を分数分周器５によって分周した信号とを位相比較して得られた偏差信号をフィルタ（ＦＩＬ）を介して前記電圧制御発振器４の出力周波数を制御する構成となっている。
【０００３】
次に、分数分周回器を使用した位相同期ループの動作原理を図７〜図１０を用いて説明する。
図７では、電圧制御発振器２７の出力が可変分周器２１で分周され、その出力は位相比較器２４にて基準信号２５と位相比較され、その出力がＬＰＦ２６を通して電圧制御発振器２７の周波数制御入力３４に接続されるＰＬＬ（位相同期ループ）回路を構成している。
【０００４】
図８は可変分周器２１とその出力信号Ｆ１をカウントするカウンタ３６とその値によって可変分周器２１の分周比を切り換える切換制御器３５を示している。　平均分周数Ｎ＋Ｌ／Ａを得る場合、例えば、入力信号を可変分周器２１の可変分周Ｎにて分周し、信号ライン２９に出力したＦ１を、カウンタ３６で（Ａ−Ｌ）までカウントし、その後可変分周器２１を（Ｎ＋１）分周に切り換えて、その出力Ｆ１をＡまでカウントする。
【０００５】
そして、Ａまでカウントしたら再び可変分周器２１をＮ分周に切り換える。
即ち、図９の様にＮ分周を（Ａ−Ｌ）回、（Ｎ＋１）分周をＬ回連続して使用するため、この繰り返しを周期Ｔとした基本周波数及びその高調波成分が信号ライン２９に発生する。
この成分の内、位相比較器２４、及びＬＰＦ２６（ＰＬＬループフィルタ）を通過する成分が電圧制御発振器２１に変調を与え、出力周波数Ｆ０の近傍に不要周波数成分を発生させる。（図１０参照）
また、Ｎ＋Ｌ／Ａ分周を得るための別の方法として、分周値を平均した結果がＮ＋Ｌ／Ａとなる様に分周値を切換えても良い。
【０００６】
この繰り返し周期Ｔの周波数が低い場合、その不要周波数成分の影響を軽減するためには、ＬＰＦのカットオフ周波数を低く設定する必要がある。
そうすると、ＰＬＬのループ応答が遅くなり、周波数の安定するまでのロックアップ時間が長くなってしまうという欠点がある。
【０００７】
【発明が解決しようとする課題】
図５の位相同期ループ回路では、分数分周の分母の値が、２のべき乗となる分数分周回路又は、分数分周器内蔵のＩＣを使用したＰＬＬ回路では、基準周波数を２のべき乗で割った値の整数倍の出力周波数が得られる。
【０００８】
しかし、図５に示す位相同期ループ回路では、基準周波数を２のべき乗の値ではなく、例えば５ＭＨｚや１０ＭＨｚ等の切りの良い値にすると、所望出力周波数に対して、特定の周波数以外は端数が出てしまう。
【０００９】
図５の場合で、出力周波数Ｆｏｕｔは、
Ｆｏｕｔ＝Ｆｒｅｆ・（Ｍ＋Ａ／Ｂ）　　となり、Ｂ＝２ｂ　　の場合には、
Ｆｏｕｔ＝Ｆｒｅｆ・（Ｍ＋Ａ／２ｂ）
であるから、Ｆｏｕｔの最小設定単位がＦｒｅｆ／２ｂ　　となる。（上式において、Ｆｏｕｔ、Ｆｒｅｆ以外は０以上の整数である。）
したがって、図５において、例えば、Ｆｒｅｆ＝１０ＭＨｚ、ｂ＝１８の場合には、Ｆｏｕｔの最小設定単位は、３８、１４６、・・・・Ｈｚ　となり、出力周波数Ｆｏｕｔは、特定周波数の場合以外に端数が生じる。
【００１０】
外部基準信号入力付きの高周波信号発生器などの基準周波数は、１０ＭＨｚが一般的であるが、図６のように高周波信号発生器を同じ１０ＭＨｚで同期させようとする場合において、一方の高周波発生器ー１を図５に示す如き従来の分数分周器を用いたＰＬＬ回路によるシンセサイザを構成し、他方の高周波発生器ー２を普通のＰＬＬ回路によるシンセサイザー（図１の第２のＰＬＬ段）で構成すると、同じ周波数設定にも関わらず、端数の分だけ周波数ずれを生じて、同期が取れないことになる。
【００１１】
本発明の課題
（目的）は、分数分周の分母の値が、２のべき乗となる分数分周回路又は、分数分周器内蔵のＩＣを使用した位相同期ループ回路で、基準周波数が２のべき乗ではなく、切りの良い周波数（例えば１０ＭＨｚ）とした場合にも、端数の生じない出力周波数を得られる位相同期ループ回路を提供することにある。また、分数分周、ＤＤＳを用いる場合に、設定値によって生じる不要信号（スプリアス）を除去できる位相同期ループ回路を提供することにある。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、第１の電圧制御発振器の出力を第１の分数分周器にて分周して、基準周波数と比較した偏差をローパスフィルタを介して、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、前記第１のＰＬＬ段の出力を分周して、第２のＰＬＬ段の基準周波数信号として入力する第２の分数分周器とを備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出す構成とする。（請求項１）
【００１３】
また、前記第２のＰＬＬ段は、第２の電圧制御発振器の出力を分周器にて分周して、基準周波数と比較した偏差をローパスフィルタを介して、前記第２の電圧制御発振器の出力周波数を制御する構成とする。（請求項２）
【００１４】
また、第１の電圧制御発振器の出力をＤＤＳを介して、基準周波数と比較した偏差に応じて、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、前記第１のＰＬＬ段の出力を基準周波数信号とし、第２の電圧制御発振器の出力を分数分周器にて分周した出力と比較した偏差に応じて、前記第２の電圧制御発振器の出力周波数を制御する第２のＰＬＬ段とを備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出す構成とする。（請求項３）
【００１５】
また、第１の電圧制御発振器の出力を第１の分数分周器にて分周して、基準周波数と比較した偏差に応じて、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、前記第１のＰＬＬ段の出力を基準周波数信号とし、第２の電圧制御発振器の出力をＤＤＳを介した出力と比較した偏差に応じて、前記第２の電圧制御発振器の出力周波数を制御する第２のＰＬＬ段とを備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出す構成とする。（請求項４）
また、請求項１〜４のいずれか１項における前記第１のＰＬＬ段の位相比較器の前段にバンドパスフィルタを挿入した構成とする。（請求項５）
【００１６】
【発明の実施の形態】
本発明の位相同期ループ回路を図１、図２及び図３を用いて説明する。
図１は、本発明の位相同期ループ回路の第１の構成例を示すブロック図である。
図１において、基準周波数（Ｆｒｅｆ）１は、第１の位相比較器（ＦＰＤ）２において、第１の電圧制御発振器（ＶＣＯ）４の出力Ｆ１を、第１の分数分周器５で分周した信号をバンドパスフィルタ（ＢＰＦ）６（このバンドパスフィルタ６は必ずしもなくとも良い）を介して位相比較して得られた偏差信号を第１のフィルタ（ＦＩＬ）３を介して前記第１の電圧制御発振器４の出力周波数を制御する第１のＰＬＬ段で、この部分はバンドパスフィルタの部分以外は図５の構成と同様である。
【００１７】
そして、前記第１の電圧制御発振器４の出力Ｆ１を、第２の分数分周器７で分周して、後述の第２のＰＬＬ段の基準周波数として入力する。
第２のＰＬＬ段は、前記第１の電圧制御発振器４の出力Ｆ１を第２の分数分周器７で分周した基準周波数は、第２の位相比較器（ＦＰＤ）８において、第２の電圧制御発振器（ＶＣＯ）１０の出力を、分周器１１で分周した信号とを位相比較して得られた偏差信号を第２のフィルタ（ＦＩＬ）９を介して前記第２の電圧制御発振器１０の出力周波数Ｆｏｕｔを制御する構成である。
【００１８】
図１の場合には、出力周波数Ｆｏｕｔは、
2004056409.tif 000003
【００１９】
即ち、（Ｎ・２ｄ＋Ｃ）＝１０ｅ　　となるようにＮ，ｄ，Ｃを選ぶことができる。
（ｅは正の整数）
例えば、Ｆｒｅｆ＝１０ＭＨｚ、ｂ＝ｄ＝１８の時、Ｎ＝３８、Ｃ＝３８５２８とすれば、（Ｎ・２ｄ＋Ｃ）＝１０７　　となるので、
2004056409.tif 000004
となり、最小設定単位は、”Ｋ”Ｈｚとすることができる。
即ち、設定周波数に対して、端数はでない。
なお、図中の、バンドパスフィルタ６は、分数分周器５で発生する不要信号成分（スプリアス）を除去するのに有効であるが、必ずしも必須の構成ではなく、無くても良い。
【００２０】
図２は、本発明の位相同期ループ回路の第２の構成例を示すブロック図である。
図２において、基準周波数（Ｆｒｅｆ）１は、第１の位相比較器（ＦＰＤ）２において、第１の電圧制御発振器（ＶＣＯ）４の出力Ｆ２を、後述のＤＤＳ１２で分周した信号をバンドパスフィルタ（ＢＰＦ）６（このバンドパスフィルタ６は必ずしもなくとも良い）を介して位相比較して得られた偏差信号を第１のフィルタ（ＦＩＬ）３を介して前記第１の電圧制御発振器４の出力周波数を制御する第１のＰＬＬ段で、この部分はバンドパスフィルタ及び分数分周器５に代えてＤＤＳが使用されている部分以外は図５の構成と同様である。
【００２１】
ここで、前記ＤＤＳ（Ｄｉｒｅｃｔ−Ｄｉｇｉｔａｌ−Ｓｙｎｔｈｅｓｉｚｅｒ）は、図４に示す如く、入力クロックＦｉに対して、Ｆｏ＝Ｇ／２ｈ・Ｆｉ　　の周波数出力を得ることができる。
この時、Ｇは最小値１〜最大値２ｈ　−１　を取り得る。（上式にて、Ｆｉ、Ｆｏ以外は、０以上の整数である。）
【００２２】
そして、前記第１の電圧制御発振器４の出力Ｆ２を、後述の第２のＰＬＬ段の基準周波数として入力する。
第２のＰＬＬ段では、前記第１の電圧制御発振器４の出力Ｆ２である基準周波数は、第２の位相比較器（ＦＰＤ）８において、第２の電圧制御発振器（ＶＣＯ）１０の出力を、第１の分数分周器５で分周した信号とを位相比較して得られた偏差信号を第２のフィルタ（ＦＩＬ）９を介して前記第２の電圧制御発振器１０の出力周波数Ｆｏｕｔを制御する構成である。
【００２３】
図２の場合には、出力周波数Ｆｏｕｔは、
2004056409.tif 000005
即ち、２（ｈーｂ）　／Ｇ＝１０ｅ　　となるようにｈ，ｂ，Ｇを選ぶことができる。（ｅは正の整数）
【００２４】
例えば、Ｆｒｅｆ＝１０ＭＨｚ、ｂ＝１８、ｈ＝３２の時、Ｇ＝２１４×１０５とすれば、２（ｈーｂ）　／Ｇ　　＝１０−５　　となるので、
2004056409.tif 000006
となり、最小設定単位は、１００Ｈｚとすることができる。
即ち、設定周波数に対して、端数はでない。
なお、図中の、バンドパスフィルタ６は、分数分周器５で発生する不要信号成分（スプリアス）を除去するのに有効であるが、必ずしも必須の構成ではなく、無くても良い。
【００２５】
図３は、本発明の位相同期ループ回路の第３の構成例を示すブロック図である。
図３において、基準周波数（Ｆｒｅｆ）１は、第１の位相比較器（ＦＰＤ）２において、第１の電圧制御発振器（ＶＣＯ）４の出力Ｆ１を、第１の分数分周器５で分周した信号をバンドパスフィルタ（ＢＰＦ）６（このバンドパスフィルタ６は必ずしもなくとも良い）を介して位相比較して得られた偏差信号を第１のフィルタ（ＦＩＬ）３を介して前記第１の電圧制御発振器４の出力周波数を制御する第１のＰＬＬ段で、この部分はバンドパスフィルタの部分以外は図５の構成と同様である。
【００２６】
そして、前記第１の電圧制御発振器４の出力Ｆ３を、後述の第２のＰＬＬ段の基準周波数として入力する。
第２のＰＬＬ段は、図２の第１のＰＬＬ段と実質的に同じで、前記第１の電圧制御発振器４の出力Ｆ３を第２の位相比較器（ＦＰＤ）８において、第２の電圧制御発振器（ＶＣＯ）１０の出力を、ＤＤＳ１２で分周した信号とを位相比較して得られた偏差信号を第２のフィルタ（ＦＩＬ）９を介して前記第２の電圧制御発振器１０の出力周波数Ｆｏｕｔを制御する構成である。
【００２７】
図３の場合には、出力周波数Ｆｏｕｔは、
2004056409.tif 000007
即ち、２（ｈ−ｂ）　／Ｇ　＝１０ｅ　となるようにｈ，ｂ，Ｇを選ぶことができる。（ｅは正の整数）
【００２８】
例えば、Ｆｒｅｆ＝１０ＭＨｚ、ｂ＝１８、ｈ＝３２の時、Ｇ＝２１４×１０５とすれば、　２（ｈ−ｂ）　／Ｇ　＝１０５トなるので、
2004056409.tif 000008
となり、最小設定単位は、１００Ｈｚとすることができる。
即ち、設定周波数に対して、端数はでない。
なお、図中の、バンドパスフィルタ６は、分数分周器５で発生する不要信号成分（スプリアス）を除去するのに有効であるが、必ずしも必須の構成ではなく、無くても良い。
【００２９】
【発明の効果】
請求項１に記載の発明では、第１の電圧制御発振器の出力を第１の分数分周器にて分周して、基準周波数と比較した偏差をローパスフィルタを介して、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、前記第１のＰＬＬ段の出力を分周して、第２のＰＬＬ段の基準周波数信号として入力する第２の分数分周器とを備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出す構成とすることによって、切りの良い周波数（例えば１０ＭＨｚ）とした場合にも、端数の生じない出力周波数を得られる位相同期ループ回路が得られる。
【００３０】
また、請求項２に記載の発明では、前記第２のＰＬＬ段は、第２の電圧制御発振器の出力を分周器にて分周して、基準周波数と比較した偏差をローパスフィルタを介して、前記第２の電圧制御発振器の出力周波数を制御する通常のＰＬＬ段に適用できる。
【００３１】
また、請求項３に記載の発明では、第１の電圧制御発振器の出力をＤＤＳを介して、基準周波数と比較した偏差に応じて、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、前記第１のＰＬＬ段の出力を基準周波数信号とし、第２の電圧制御発振器の出力を分数分周器にて分周した出力と比較した偏差に応じて、前記第２の電圧制御発振器の出力周波数を制御する第２のＰＬＬ段とを備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出す、請求項１とは別の構成によっても、切りの良い周波数（例えば１０ＭＨｚ）とした場合にも、端数の生じない出力周波数を得られる位相同期ループ回路が得られる。
【００３２】
また、請求項４に記載の発明では、第１の電圧制御発振器の出力を第１の分数分周器にて分周して、基準周波数と比較した偏差に応じて、前記第１の電圧制御発振器の出力周波数を制御する第１のＰＬＬ段と、前記第１のＰＬＬ段の出力を基準周波数信号とし、第２の電圧制御発振器の出力をＤＤＳを介した出力と比較した偏差に応じて、前記第２の電圧制御発振器の出力周波数を制御する第２のＰＬＬ段とを備え前記第２のＰＬＬ段の第２の電圧制御発振器からの出力信号を取出す、求項１及び２とは別の構成によっても、切りの良い周波数（例えば１０ＭＨｚ）とした場合にも、端数の生じない出力周波数を得られる位相同期ループ回路が得られる。
【００３３】
また、請求項５に記載の発明では、前記第１のＰＬＬ段の位相比較器の前段にバンドパスフィルタを挿入することによって、分数分周器で発生する不要信号成分（スプリアス）を除去するのに有効である。
【図面の簡単な説明】
【図１】本発明の位相同期ループ回路の第１の構成例を示すブロック図である。
【図２】本発明の位相同期ループ回路の第２の構成例を示すブロック図である。
【図３】本発明の位相同期ループ回路の第３の構成例を示すブロック図である。
【図４】ＤＤＳ（Ｄｉｒｅｃｔ−Ｄｉｇｉｔａｌ−Ｓｙｎｔｈｅｓｉｚｅｒ）の構成例を示すブロック図である。
【図５】従来の位相同期ループ回路の構成を示すブロック図である。
【図６】位相同期ループを用いた高周波信号発生器を同期させる構成例である。
【図７】分数分周器を用いた位相同期ループ回路の動作原理を説明するための構成を示すブロック図である。
【図８】分数分周器を用いた位相同期ループ回路の動作原理を説明するための詳細な構成を示すブロック図である。
【図９】分数分周器の動作原理を説明するための図である。
【図１０】出力周波数Ｆｏｕｔの近傍に不要周波数成分の発生を示す図である。
【符号の説明】
１　　　　　基準周波数（Ｆｒｅｆ）
２，８　　　位相比較器（ＦＰＤ）
３，９　　　フィルタ（ＦＩＬ）
４，１０　　電圧制御発振器（ＶＣＯ）
５、７　　　分数分周器
６　　　　　バンドパスフィルタ（ＢＰＦ）
１１　　　　分周器
１２　　　　ＤＤＳ（Ｄｉｒｅｃｔ−Ｄｉｇｉｔａｌ−Ｓｙｎｔｈｅｓｉｚｅｒ）
【図１】
2004056409.tif 000009
【図２】
2004056409.tif 000010
【図３】
2004056409.tif 000011
【図４】
2004056409.tif 000012
【図５】
2004056409.tif 000013
【図６】
2004056409.tif 000014
【図７】
2004056409.tif 000015
【図８】
2004056409.tif 000016
【図９】
2004056409.tif 000017
【図１０】
2004056409.tif 000018