(57)【要約】【課題】従来型ＤＲＡＭのインターフェース回路において、シンクロナスＤＲＡＭに対するアクセスも可能とする。【解決手段】タイミング発生部１７において、シンクロナスＤＲＡＭに対するアクティブコマンドやリードコマンド、ライトコマンドのタイミング制御を行い、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ信号を発生するともに、サンプル／ホールド制御信号を生成し、アービタ部１６において、タイミング発生部１７より生成したサンプル／ホールド制御信号に応じて１アクセスサイクル毎にアクセス調停を行い、複数のアクセス系統を構成する周辺回路のアドレスカウンタおよびデータバスの制御を行う。【選択図】　　　　図１
2004070880.tif 000002
【特許請求の範囲】
【請求項１】
複数のアクセス系統を有し、メモリを駆動するメモリインターフェース回路であって、
前記複数のアクセス系統の調停を行うアービタと、前記アービタによる調停の可能期間および不能期間を設定するサンプル／ホールド制御部とによって構成されたアービタ部と、
前回のアクセス時と次回のアクセス時とで行アドレスの一致を検出する行アドレス一致検出回路と、前回のアクセス時と次回のアクセス時とでリードライトの切り替わりを検出するリードライト切り換わり検出回路と、前回のアクセス時の動作モードを記憶する前状態記憶回路と、前記行アドレス一致検出回路、前記リードライト切り換わり検出回路および前記前状態記憶回路の出力をデコードして次回のアクセス時の動作モードを設定する所定の数値を生成するデコーダと、前記デコーダから出力される数値を初期値としてシステムクロックをカウントするタイミング発生カウンタとから構成され、前記タイミング発生カウンタのカウント値に応じて前記メモリへのアクセスタイミングを発生させるとともに、調停の可能タイミング／不可能タイミングを示すサンプル／ホールド制御信号を発生するタイミング発生部とを備え、
前記タイミング発生部において、前回のアクセス時の動作モード、行アドレス一致検出結果およびリードライト切り換わり検出結果に基づき次回の動作モードを決定してアクセスタイミング信号およびデータバス制御信号を生成するとともに、サンプル／ホールド制御信号を生成し、前記アービタ部において、前記タイミング発生部より生成したサンプル／ホールド制御信号に応じてアクセス調停を行い、前記複数のアクセス系統を構成する周辺回路のアドレスカウンタおよびデータバスの制御を行うようにしたことを特徴とするメモリインターフェース回路。
【請求項２】
前記アドレスカウンタを含む前記周辺回路に与える周辺回路クロックを前記システムクロックの分周クロックとし、前記サンプル／ホールド制御信号における調停を可能とするサンプル期間中において前記システムクロックの分周クロック毎にサンプル動作とホールド動作を行い、アクセス調停のタイムスロットを前記システムクロックの分周周期に設定したことを特徴とする請求項１記載のメモリインターフェース回路。
【請求項３】
前記タイミング発生部において、アクセス要求に対しカウント値をセットし、アクティブコマンドとリードコマンドまたはライトコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする請求項１記載のメモリインターフェース回路。
【請求項４】
前記タイミング発生部において、行一致検出をすることによりカウント値をセットし、リードコマンドまたはライトコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする請求項１記載のメモリインターフェース回路。
【請求項５】
前記タイミング発生部において、アクセス中に行不一致もしくはリード／ライト切り換わりを検出すること、リフレッシュ要求を検出すること、アクセス要求なしを検出することで、プリチャージコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする請求項１記載のメモリインターフェース回路。
【請求項６】
前記タイミング発生部において、リフレッシュ要求に対しカウント値をセットし、リフレッシュコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする請求項１記載のメモリインターフェース回路。
【請求項７】
メモリ供給クロック生成部を設け、前記タイミング発生部において、ＮＯＰ状態を示すカウント値をデコードすることによりマスク信号を生成し、前記メモリ供給クロックを停止することを特徴とする請求項１記載のメモリインターフェース回路。
【請求項８】
前記タイミング発生部において、ＮＯＰ状態への移行を示すカウント値をデコードすることで、パワーダウン制御のＣＫＥ信号をディスイネーブルとすることを特徴とする請求項１記載のメモリインターフェース回路。
【請求項９】
前記タイミング発生部において、ＮＯＰ状態からの復帰を示すカウント値をデコードすることで、パワーダウン解除制御のＣＫＥ信号をイネーブルとすることを特徴とする請求項１記載のメモリインターフェース回路。
【請求項１０】
前記タイミング発生部において、リードコマンドからのデータリードタイミングに合わせ、バス制御信号をリードと設定することを特徴とする請求項１記載のメモリインターフェース回路。
【請求項１１】
前記タイミング発生部において、オールプリチャージ要求に対しカウント値をセットし、オールプリチャージコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする請求項１記載のメモリインターフェース回路。
【請求項１２】
前記タイミング発生部において、モードレジスタ設定要求に対しカウント値をセットし、モードレジスタ設定コマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする請求項１記載のメモリインターフェース回路。
【請求項１３】
前記タイミング発生部において、セルフリフレッシュ要求に対しカウント値をセットし、セルフリフレッシュコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成し、前記前状態記憶回路においてセルフリフレッシュモード状態を記憶することを特徴とする請求項１記載のメモリインターフェース回路。
【請求項１４】
前記タイミング発生部において、セルフリフレッシュ解除要求に対しカウント値をセットし、セルフリフレッシュ解除コマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成し、前記前状態記憶回路においてセルフリフレッシュモード状態の記憶を解除することを特徴とする請求項１記載のメモリインターフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に使われる、音声や画像データの蓄積に用いられるＤＲＡＭ等の汎用メモリに対するインターフェース回路に関するものである。
【０００２】
【従来の技術】
図７は、特願２００１−０４３７４２に記載されたＤＲＡＭインターフェース回路である。図７において、７１は汎用のＤＲＡＭであり、アドレスバス、データバスのほかに、ＲＡＳ（ロウアドレス・ストローブ）、ＣＡＳ（カラムアドレス・ストローブ）、ＷＥ（ライトイネーブル）等を端子としてもつ。
【０００３】
７２はＤＲＡＭ７１にアクセスする時のタイミングを生成するＤＲＡＭインターフェース回路で、複数のアクセス系統に対応した周辺回路も合わせて図示している。
【０００４】
ＤＲＡＭインターフェース回路７２では、複数のアクセス系統（アクセス１〜アクセス３）１３〜１５を持ち、複数のアクセス系統１３〜１５において、それぞれ、ＦＩＦＯバッファおよびアドレスカウンタを持っている。複数のアクセス系統１３〜１５は、アクセス系統１３の優先度が最も高く（優先度「高」）、つぎがアクセス系統１４で（優先度「中」）、優先度が最も低いのがアクセス系統１５である（優先度「低」）。
【０００５】
１６はアービタ部であり、複数のアクセス要求が同時に発生した場合に調停を行う。具体的には、複数のアクセス系統１３〜１５の各アクセス要求の調停を行うアービタ１６１と、アービタ１６１による調停の可能期間および不能期間を設定するサンプル／ホールド（Ｓ／Ｈ）制御部１６２とによって構成されている。
【０００６】
７７はタイミング発生部であり、タイミング発生カウンタ７７５を持ち、状態の遷移に応じてＲＡＳ、ＣＡＳ等のアクセスタイミング信号を発生させる。
【０００７】
まず、タイミング発生部７７について、以下その具体的な構成および動作を説明する。
【０００８】
タイミング発生部７７において、１７１は行アドレス一致検出回路であり、前回のアクセス動作時の行アドレスを保持するラッチ回路１７１Ａと、ラッチ回路１７１Ａに保持された前回のアクセス動作時の行アドレスと次回のアクセス動作（前回のアクセス動作の次に行われるアクセス動作）時の行アドレスとを比較する比較回路１７１Ｂとで構成される。そして、前回のアクセス時と次回のアクセス時とで行アドレスの一致を検出する。
【０００９】
１７２はリードライト切り換わり検出回路であり、前回のアクセス動作時におけるリードライト信号を保持するラッチ回路１７２Ａと、ラッチ回路１７２Ａに保持された前回のアクセス動作時におけるリードライト信号と次回のリードライト信号とを比較する比較回路（排他的論理和回路）１７２Ｂとで構成される。そして、前回のアクセス時と次回のアクセス時とでリードライトの切り替わりを検出する。
【００１０】
１７３は前回のアクセス時における動作モード（通常モード、ページモード、リフレッシュモード、ＮＯＰモード）を記憶する前状態記憶回路である。
【００１１】
７７４は、行アドレス一致検出回路１７１、リードライト切り換わり検出回路１７２および前状態記憶回路１７３の出力をデコードして、次回のアクセス時における動作モードを設定するための数値を生成するデコーダである。
【００１２】
７７５はタイミング発生カウンタであり、デコーダ７７４の出力値を初期値としてＤＲＡＭクロックをカウントし、カウント値に応じてＤＲＡＭ７１へのアクセスタイミング（ＲＡＳ、ＣＡＳなど）を発生させるとともに、調停の可能タイミング／不可能タイミングを示すサンプル／ホールド制御信号ＳＨＣ（Ｈ期間：サンプル期間、Ｌ期間：ホールド期間）を発生する。
【００１３】
７７６はタイミング発生カウンタ７７５の出力信号に従ってＲＡＳ／ＣＡＳアドレスを切り換えてＤＲＡＭ７１へ与えるＲＡＳ／ＣＡＳアドレス切換回路である。
【００１４】
タイミング発生カウンタ７７５は、ＤＲＡＭ７１のＣＡＳ幅等の規定を満たすＤＲＡＭインターフェース回路７２のクロック（ＤＲＡＭクロック）にて動作する。そして、タイミング発生カウンタ７７５の値より、ＲＡＳ、ＣＡＳの“Ｈ”，“Ｌ”が決定される。このタイミング発生カウンタ７７５はＤＲＡＭクロック毎にインクリメントされ、規定の値に達すると、通常アクセスやページアクセスの完了を推定し、アクティブになっているアクセス系統に対し、データのラッチ等を行う。
【００１５】
図８には、通常モード、ページモード、リフレッシュモード、ＮＯＰモードの４つのモードがある。図に示したように、前回のアクセス時の動作モードが通常モードである場合において、行アドレスが不一致またはリードライトが切り換わったときには、次回のアクセス時の動作モードが通常動作モードになる。前回のアクセス時の動作モードが通常モードである場合において、行アドレスが一致した場合には、次回のアクセス時の動作モードがページモードになる。前回のアクセス時の動作モードが通常モードである場合において、リフレッシュ要求があった場合には、次回のアクセス時の動作モードがリフレッシュモードになる。前回のアクセス時の動作モードが通常モードである場合において、アクセス要求がない場合には、次回のアクセス時の動作モードはＮＯＰモードとなる。
【００１６】
前回のアクセス時の動作モードがページモードである場合において、行アドレスが一致した場合には、次回のアクセス時の動作モードがページモードになる。前回のアクセス時の動作モードがページモードである場合において、行アドレスが不一致またはリードライトが切り換わったときには、所定のＷＡＩＴ期間の後、次回のアクセス時の動作モードが通常動作モードになる。前回のアクセス時の動作モードがページモードである場合において、リフレッシュ要求があった場合には、所定のＷＡＩＴ期間の後、次回のアクセス時の動作モードがリフレッシュモードになる。前回のアクセス時の動作モードがページモードである場合において、アクセス要求がない場合には、所定のＷＡＩＴ期間の後、次回のアクセス時の動作モードはＮＯＰモードとなる。
【００１７】
前回のアクセス時の動作モードがリフレッシュモードである場合において、アクセス要求がある場合には、次回のアクセス時の動作モードが通常モードとなる。前回のアクセス時の動作モードがリフレッシュモードである場合において、アクセス要求がない場合には、次回のアクセス時の動作モードがＮＯＰモードとなる。前回のアクセス時の動作モードがリフレッシュモードである場合において、リフレッシュ要求があった場合には、次回のアクセス時の動作モードがリフレッシュモードになる。
【００１８】
前回のアクセス時の動作モードがＮＯＰモードである場合において、アクセス要求がある場合には、次回のアクセス時の動作モードが通常モードとなる。前回のアクセス時の動作モードがＮＯＰモードである場合において、リフレッシュ要求があった場合には、次回のアクセス時の動作モードがリフレッシュモードになる。
【００１９】
この状態遷移に関して説明すると、まず前状態記憶回路１７３において、デコーダ７７４によりデコードされた前状態（前回のアクセス時の動作モード）が通常モードかページモード、リフレッシュモード、またはＮＯＰ（アクセスなし）のいずれであるかを各動作モードに対応したデコード値として記憶する。これに、次回のアクセスに関する情報として、リードライト切り換わり検出回路１７２による切り換わり検出信号や、アクセス要求、リフレッシュ要求、さらに、リフレッシュでないリードライトアクセス時には、行一致検出回路１７１によって前回のＲＡＳアドレス（行アドレス）をラッチした値と次回のＲＡＳアドレス（行アドレス）とを比較し、作られた一致検出信号を用いて次のアクセスタイミング、すなわちタイミング発生カウンタ７７５へのデコード値が決定される。
【００２０】
例として、通常→ページ→ページ→通常→ＮＯＰと遷移した時のタイミング発生カウンタ７７５の動作を図９に示す。図９には、タイミング発生カウンタ７７５のカウント値およびデコード値のロードタイミングと、ＲＡＳ信号、ＣＡＳ信号、アドレスバスの状態、ＷＥ信号、行アドレス一致検出信号、サンプル／ホールド（Ｓ／Ｈ）制御信号と、動作モードの変化とが示されている。
【００２１】
図９では、タイミング発生カウンタ７７５は、３２進カウンタになっており、通常モードに設定する場合には、デコード値として“３”がロードされ、ページモードに設定する場合には、“１２”がロードされ、ＮＯＰモードに設定する場合には、“２９”に設定される。また、例えばＷＡＩＴ期間（ＤＲＡＭクロックの２クロック分）を経て通常モードに設定する場合には、“１”に設定される。
【００２２】
以上を簡単に説明すると、通常モードから、行アドレス一致検出信号によってページモードへと遷移し、行の不一致を検出した後、再び通常モードに戻る。アクセスが終了すると、ＮＯＰ状態へ遷移する。また、リフレッシュ要求がある場合には、リフレッシュ動作へ移行する。
【００２３】
つぎに、サンプル／ホールド制御について説明する。上で説明した１アクセスサイクルというのは、ＤＲＡＭ７１上の１つのアドレスを指定して、リードもしくはライトする１回の動作のことであるが、ＤＲＡＭアクセスにも通常モード、ページモードやリフレッシュモードがあり、またそれぞれの状態の遷移も異なり、これらは毎アクセスごとに決定される。
【００２４】
これに対し、比較的アクセスに時間のかかる通常モードのアクセス中に次のアクセスの許可を受け取っても、アドレスカウンタのアドレス値をタイミング発生部７７で受け取ることができない。これを考慮して、図９に示すように、許可されたアクセスに対し、タイミング発生部７７で受け付けることが可能な期間をサンプル／ホールド制御信号ＳＨＣとしてタイミング発生カウンタ７７５のデコード値から出力し、後に説明するアービタ部１６のサンプル／ホールド制御回路１６２において、サンプル／ホールド制御信号ＳＨＣに従って、図９のタイミングでアドレスインクリメント、バス選択信号等を作ること、つまり、複数のアクセス系統１３〜１５を構成する周辺回路のアドレスカウンタおよびデータバスの制御を行うことにより、１アクセスサイクルごとのアービタ１６１へのフィードバックを可能としている。
【００２５】
以上の構成にした結果、複数のアクセスが混在するＤＲＡＭインターフェース回路において、低優先のアクセスが占有し、高優先のアクセス系統が待たされるようなことが減少し、もしくはなくなり、結果的に各アクセス系統のＦＩＦＯバッファの段数を減らすことができ、回路の大幅な削減が試みられる。また、アクセス系統の追加の際も、ＤＲＡＭインターフェース回路の基本回路構成を変えることなく、比較的容易に追加することが可能である。
【００２６】
図１０は、図７中のアービタ部１６の詳細なブロック図を示している。図１０において、１６１はアービタであり、各アクセス要求を受け付けるＲ−Ｓ回路（アクセス系統アクセス要求受付回路）１６１１〜１６１３と、割り込み優先処理をする割込優先処理回路１６１４とで構成される。
【００２７】
１６２はサンプル／ホールド制御回路であり、各アクセス系統のサンプル／ホールド制御回路１６２１〜１６２３にて構成される。
【００２８】
つぎに、アービタ１６１の動作について、図１１を参照しつつ説明する。アクセス要求を受け付ける各アクセス系のＲ−Ｓ回路１６１１〜１６１３においては、アクセス要求が入るとセットされ、アクセスの処理が受け付けられ、終了するとリセットされる。このアクセス系統がＲ−Ｓ回路１６１１〜１６１３がアクティブになったことを受け、割り込み優先処理回路１６１４にてアクセスの調停が行われる。
【００２９】
この際、アクセス１許可、アクセス２許可、アクセス３許可が各サンプル／ホールド回路１６２１〜１６２３からタイミング発生部７７へ伝達されることによって、アクセス１，アクセス２、アクセス３の処理が始まる。また、アクセス１，アクセス２、アクセス３の処理が終了すると、タイミング発生部７７からＲ−Ｓ回路１６１１〜１６１３にそれぞれリセット信号が与えられる。
【００３０】
また、アクセス２許可、アクセス３許可が取り消されると、それが、各サンプル／ホールド回路１６２２，１６２３からタイミング発生部７７へ伝達されることによって、アクセス２，アクセス３の処理が中断する。それらの取り消しが解除され、それが各サンプル／ホールド回路１６２２，１６２３からタイミング発生部７７へ伝達されると、アクセス２，アクセス３の処理が再開される。
【００３１】
例として、アクセス１、アクセス２、アクセス３という順に優先順位をつけられている系統に対して、図１１のタイミング波形図を用いて説明する。
【００３２】
まず、アクセス３の要求の指令に対し、Ｒ−Ｓ回路１６１３がアクティブになり、割り込み優先処理回路１６１４はマスク信号３によって上位アクセスが無いことを確認し、アクセス３許可信号を出力することによって、アクセス３の処理が始まる。そして、タイミング発生部１７の動作に基づき１回もしくは複数回のアクセスをした後、要求されたアクセスの処理を全て完了したことをもって、Ｒ−Ｓ回路１６１３がリセットされる。
【００３３】
ところが、アクセス３が許可になっている時、高優先であるアクセス１の要求がきた場合、Ｒ−Ｓ回路１６１１がアクティブになり、マスク信号３がアクティブとなり、アクセス３の許可が取り消されてアクセス３の処理は中断され、代わりにアクセス１が許可され、アクセス１の処理が始まる。
【００３４】
やがて、アクセス１の処理が終了すると、Ｒ−Ｓ回路１６１１がリセットされ、アクセス１の許可が取り消される。このとき、マスク信号３が非アクティブとなり、アクセス３が許可され、待機中のアクセス３の処理が再開される。
【００３５】
やがてこの後、さらにアクセス２の要求が入ると、アクセス１の要求が入った場合と同様にして優先度の高いアクセス２の割り込みが優先され、アクセス３の処理は再び中断される。そして、アクセス２の処理が完了した後、アクセス３の処理が再開される。
【００３６】
以上のような優先度に対する調停のタイミングは、先ほど説明したタイミング発生部７７より生成されたサンプル／ホールド制御信号ＳＨＣによって１アクセスサイクルごとに行われ、複数のアクセスが発生した場合、優先度の高いものから順次処理をしていくしくみとなっている。
【００３７】
このような構成により、アクセス頻度やＦＩＦＯバッファの段数を考慮した、柔軟なＤＲＡＭインターフェース回路を実現できる。
【００３８】
図１２は、特願２００１−０４３７４２に記載されたＤＲＡＭインターフェース回路のもう一つの例を示している。以下、このＤＲＡＭインターフェース回路について説明する。全体のブロック図を図１２に示すが、図７におけるＤＲＡＭインターフェース回路の構成とほぼ同じであり、その一連の動作もほぼ同じものである。違いは、アービタ部１６にサンプル／ホールド信号生成回路１６３を内蔵したことである。アービタ部１６の構成は図１３に示したものである。
【００３９】
図１２における、周辺回路のクロックは、ＤＲＡＭ（インターフェース）クロックを２分周した信号であり、これをＤフリップフロップ１６３１においてＤＲＡＭインターフェースクロックで打ち抜くことにより同期させており、例えばサンプル／ホールド制御回路１６２１（サンプル／ホールド制御回路１６２２，１６２３についても同様）において、ＤＲＡＭインターフェースクロックの２回に１回は必ずホールドとさせるものである。
【００４０】
そして、上述したように、タイミング発生部１７より生成される、サンプル／ホールド制御信号ＳＨＣによって、１アクセスサイクル毎のアービタへのフィードバックを可能としている。
【００４１】
これに加え、図１２における特願２００１−０４３７４２記載のＤＲＡＭインターフェース回路においては、タイミング発生部１７における、通常モードやページモードなどの各タイミング発生期間（タイムスロット）をＤＲＡＭインターフェースクロックの偶数周期分とし、サンプル／ホールド制御信号ＳＨＣが“サンプルモード”で、ＤＲＡＭインターフェース回路のクロックの２回に１回のタイミングのときのみ、アクセスを受付けることにより、ＤＲＡＭインターフェース回路内のタイムスロットが全て偶数タイミングになることを特徴としている。すなわち、サンプル／ホールド制御信号における調停を可能とするサンプル期間中において、ＤＲＡＭクロックの１クロック毎にサンプル動作とホールド動作とを交互に行い、アクセス調停のタイムスロットをＤＲＡＭクロックの偶数周期に設定している。
【００４２】
これにより、ＤＲＡＭ７１の仕様を満たす高速なクロックをＤＲＡＭインターフェース回路のみのクロックとし、アドレスカウンタを含む周辺回路のクロックの周波数をＤＲＡＭインターフェース回路の周波数のクロックの半分にしても、ページモードの１サイクル基準を考慮したＤＲＡＭとの送受信が可能な設計ができる。また、サンプル／ホールド制御信号ＳＨＣの生成タイミングを変化させることで、２分周に限らず、整数分周の関係を作ることが可能である。
【００４３】
この結果、周辺回路のクロックの周波数を低くできるので、消費電流を低減させ、しかも、全体的なＤＲＡＭアクセス回数（処理能力）をほとんど落とさないまま、マージンのある設計を可能としている。
【００４４】
【発明が解決しようとする課題】
ここで特願２００１−０４３７４２におけるＤＲＡＭインターフェース回路においては、高速ページモード付きＤＲＡＭやＥＤＯモード付きＤＲＡＭを主眼においたタイミングを生成することを特徴としていた。
【００４５】
しかしながら、メモリ用途の多様化に伴い、さまざまな汎用メモリが登場し、多品種化されたメモリデバイスの選定もスピード、コスト、消費電力などの基準から選ばれるようになっている。特に、主流かつ安価なものを選定する場合は、汎用メモリのコントローラはそれらに対応していなければならない。
【００４６】
クロック同期式であるＳＤＲＡＭを例に挙げると、そのアクセス方法はアドレスマルチプレクス方式という点を除き、リード／ライトおよびリフレッシュ動作のタイミングが従来型ＤＲＡＭと大きく異なる。よって従来型ＤＲＡＭのみをコントロールするインターフェース回路では、ＳＤＲＡＭへのアクセスが不可能であった。
【００４７】
従来型ＤＲＡＭから高速動作を目的として発展させたＳＤＲＡＭであるが、従来型ＤＲＡＭと等価の速度でアクセスすれば充分な機器に対しては、回路構成を大幅に修正することなく、従来構成を基本としてＳＤＲＡＭへのアクセスも実現できたほうが回路規模削減等の利点がある。
【００４８】
本発明は、上記課題を解決するもので、特願２００１−０４３７４２におけるＤＲＡＭインターフェース回路とほぼ同じ構成にて、ＳＤＲＡＭへのタイミング信号を生成し、同等のアクセスを実現するメモリインターフェース回路を提供することを目的とする。
【００４９】
また、一つのメモリインターフェース回路を共用して複数種のメモリに対するアクセスが可能となりメモリデバイス選択の幅を増やすことができるメモリインターフェース回路を提供することを目的とする。
【００５０】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１記載のメモリインターフェース回路は、特願２００１−０４３７４２記載のＤＲＡＭインターフェース回路の構成において、つまり、複数のアクセス系統の調停を行うアービタと、アービタによる調停の可能期間および不能期間を設定するサンプル／ホールド制御部とによって構成されたアービタ部と、
前回のアクセス時と次回のアクセス時とで行アドレスの一致を検出する行アドレス一致検出回路と、前回のアクセス時と次回のアクセス時とでリードライトの切り替わりを検出するリードライト切り換わり検出回路と、前回のアクセス時の動作モードを記憶する前状態記憶回路と、行アドレス一致検出回路、リードライト切り換わり検出回路および前状態記憶回路の出力をデコードして次回のアクセス時の動作モードを設定する所定の数値を生成するデコーダと、デコーダから出力される数値を初期値としてシステムクロックをカウントするタイミング発生カウンタとから構成され、タイミング発生カウンタのカウント値に応じてメモリへのアクセスタイミングを発生させるとともに、調停の可能タイミング／不可能タイミングを示すサンプル／ホールド制御信号を発生するタイミング発生部とを備えた構成において、タイミング発生部とアービタ部とを以下のように構成している。
【００５１】
すなわち、タイミング発生部においてＳＤＲＡＭへのアクセスタイミングを生成するとともに、データバスの制御も行うようにしている。具体的には、タイミング発生部において、前回のアクセス時の動作モード、行アドレス一致検出結果およびリードライト切り換わり検出結果に基づき次回の動作モードを決定してアクセスタイミング信号およびデータバス制御信号を生成するとともに、サンプル／ホールド制御信号を生成する。
【００５２】
また、アービタ部において、タイミング発生部より生成したサンプル／ホールド制御信号に応じてアクセス調停を行い、複数のアクセス系統を構成する周辺回路のアドレスカウンタおよびデータバスの制御を行うようにしている。
【００５３】
この構成によれば、ＤＲＡＭ用のメモリインターフェース回路を共用してアービタ部や複数のアクセス系統をもつ周辺回路の構成を変えずにＳＤＲＡＭへのアクセスも可能となる。つまり、一つのメモリインターフェース回路を共用して複数種のメモリに対するアクセスが可能となり、メモリデバイス選択の幅が増える。
【００５４】
また、本発明の請求項２記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、アドレスカウンタを含む周辺回路に与える周辺回路クロックをシステムクロックの分周クロックとし、サンプル／ホールド制御信号における調停を可能とするサンプル期間中においてシステムクロックの分周クロック毎にサンプル動作とホールド動作を行い、アクセス調停のタイムスロットをシステムクロックの分周周期に設定したことを特徴とする。
【００５５】
この構成によれば、請求項１と同様に、アービタ部や複数のアクセス系統をもつ周辺回路の構成を変えずにＳＤＲＡＭへのアクセスも可能となる。
【００５６】
本発明の請求項３記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、リードアクセスもしくはライトアクセスの要求に対して、タイミング発生カウンタのカウント値をセットし、アクティブコマンドとリードコマンドまたはライトコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする。また、本発明の請求項５記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、リードアクセスもしくはライトアクセス中に行不一致もしくはリード／ライト切り換わりを検出すること、リフレッシュ要求を検出すること、アクセス要求なしを検出することで、プリチャージコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする。
【００５７】
これら請求項３と請求項５の構成によれば、従来型ＤＲＡＭのノーマルアクセスがＳＤＲＡＭにおいても可能となる。
【００５８】
本発明の請求項６記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、タイミング発生部で、リフレッシュ要求に対しカウント値をセットし、リフレッシュコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする。
【００５９】
この構成によれば、リフレッシュ要求に対して、タイミング発生部においてアクセス信号を生成することで特殊なコマンド発行に対しても基本回路構成にタイミングを付加する形で実現できる。
【００６０】
本発明の請求項１１記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、タイミング発生部で、オールプリチャージ要求に対しカウント値をセットし、オールプリチャージコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする。
【００６１】
この構成によれば、オールプリチャージ要求に対して、タイミング発生部においてアクセス信号を生成することで特殊なコマンド発行に対しても基本回路構成にタイミングを付加する形で実現できる。
【００６２】
本発明の請求項１２記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、タイミング発生部で、モードレジスタ設定要求に対しカウント値をセットし、モードレジスタ設定コマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする。
【００６３】
この構成によれば、モードレジスタセットのそれぞれ要求に対して、タイミング発生部においてアクセス信号を生成することで特殊なコマンド発行に対しても基本回路構成にタイミングを付加する形で実現できる。
【００６４】
本発明の請求項４記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、タイミング発生部で行一致検出をすることによりカウント値をセットし、リードコマンドまたはライトコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする。
【００６５】
この構成によれば、従来型ＤＲＡＭのページアクセスと同じ高速アクセスがＳＤＲＡＭにおいても可能となる。
【００６６】
本発明の請求項７記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、メモリ供給クロック生成部を設け、タイミング発生部において、ＮＯＰ状態を示すカウント値をデコードすることによりマスク信号を生成し、メモリ供給クロックを停止することを特徴とする。
【００６７】
この構成によれば、ＳＤＲＡＭに供給するクロックが常に動作しているところを、ＮＯＰ時に停止することができ、消費電力を抑える効果がある。
【００６８】
本発明の請求項８記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、タイミング発生部で、ＮＯＰ状態への移行を示すカウント値をデコードすることで、パワーダウン制御のＣＫＥ信号をディスイネーブルとすることを特徴とする。また、本発明の請求項９記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、タイミング発生部で、ＮＯＰ状態からの復帰を示すカウント値をデコードすることで、パワーダウン解除制御のＣＫＥ信号を生成することを特徴とする。
【００６９】
これら請求項８と請求項９の構成によれば、ＳＤＲＡＭのパワーダウンモード制御を容易に行うことができ、消費電力を抑える効果もある。
【００７０】
本発明の請求項１０記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、タイミング発生部で、リードコマンドからのデータリードタイミングに合わせ、バス制御信号をリード（入力）と設定することを特徴とする。
【００７１】
従来型のＤＲＡＭであればＷＥ信号がそのまま使用できたのに対し、ＳＤＲＡＭでは別途バスの入出力を切り換えるタイミングを必要としたが、この構成によれば、そのバス制御信号をタイミング発生部にて容易に生成することができる。
【００７２】
本発明の請求項１３記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、タイミング発生部で、セルフリフレッシュ要求に対しカウント値をセットし、セルフリフレッシュコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成し、前状態記憶回路においてセルフリフレッシュモード状態を記憶する。また、本発明の請求項１４記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、タイミング発生部で、セルフリフレッシュ解除要求に対しカウント値をセットし、セルフリフレッシュ解除コマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成し、前状態記憶回路においてセルフリフレッシュモード状態を解除する。
【００７３】
これら請求項１３と請求項１４の構成によれば、セルフリフレッシュ要求と前状態とによりタイミングを生成できることで、他のアクセスと同様なアクセス要求方法にてＳＤＲＡＭのセルフリフレッシュモードを実現することができる。
【００７４】
【発明の実施の形態】
［第１の実施の形態］
つぎに、本発明によるメモリインターフェース回路の第１の実施の形態について説明する。
【００７５】
図１は本発明によるメモリインターフェース回路の一例を示すブロック図である。図１において、１１はＳＤＲＡＭであり、アドレスバス、データバスのほかに、ＣＬＫ（クロック）、ＲＡＳ（ロウアドレス・ストローブ）、ＣＡＳ（カラムアドレス・ストローブ）、ＷＥ（ライトイネーブル）、ＣＫＥ（クロックイネーブル）、ＣＳ（チップセレクト）等を端子としてもつ。
【００７６】
１２はＳＤＲＡＭ１１にアクセスする時のタイミングを生成するメモリインターフェース回路で、複数のアクセス系統に対応した周辺回路も合わせて図示している。ここで、１３〜１５は複数のアクセス系統（アドレスカウンタを含む）、１６はアービタ部でこれらは従来のものと同じである。
【００７７】
１７はタイミング生成部である。１７１は行アドレス一致検出回路、１７２はリードライト切り換わり検出回路、１７３は前状態記憶回路で、これらも従来のものと同じである。
【００７８】
１７４は行アドレス一致検出回路１７１、リードライト切り換わり検出回路１７２および前状態記憶回路１７３の出力をデコードして、次回のアクセス時における動作モードを設定するための数値を生成するデコーダであるが、ここでデコードするカウント値は必ずしも従来型ＤＲＡＭに対するカウント値と一致するとは限らない。
【００７９】
１７５はタイミング発生カウンタであり、デコーダ１７４の出力値を初期値としてシステムクロックをカウントし、カウント値に応じてＳＤＲＡＭ１１へのアクセスタイミング（ＲＡＳ、ＣＡＳなど）を発生させるとともに、調停の可能タイミング／不可能タイミングを示すサンプル／ホールド制御信号ＳＨＣ（Ｈ期間：サンプル期間、Ｌ期間：ホールド期間）を発生する。また、アドレス切換回路１７６のタイミングや、データバスの入出力を制御するバス制御信号も生成する。
【００８０】
図２はデコーダ１７４とタイミング発生カウンタ１７５の動作を示す状態遷移図である。図２には、ＡＣＴＶ（アクティブコマンド）モード、ＲＥＡＤ／ＷＲＩＴＥ（リードコマンド／ライトコマンド）モード、リフレッシュモード、ＰＲＥ（プリチャージコマンド）モード、ＮＯＰモードの５つのモードとＷＡＩＴ期間とがある。
【００８１】
図２に示したように、リードアクセスまたはライトアクセスの要求があると、ＡＣＴＶコマンドを発行し、ＲＡＳアドレス（行アドレス）を選択する。つぎに自動的にＲＥＡＤ／ＷＲＩＴＥコマンドを発行し、ＣＡＳアドレス（列アドレス）を選択する。この時、次のアクセスがない場合、リフレッシュ要求の場合、アクセス要求だがリード／ライトが切り換わる、もしくは行アドレスが不一致な場合にはプリチャージコマンドを発行し、それぞれ次回の動作モードであるＮＯＰモード、リフレッシュモード、ＡＣＴＶモードへと移行する。
【００８２】
ＲＥＡＤ／ＷＲＩＴＥの時に次回のアクセス要求がリード／ライトの切り換わりがなく、行アドレスも一致したら、再びＲＥＡＤ／ＷＲＩＴＥコマンドを発行する。
【００８３】
例として、ライト→ライト（ページ）→ライト（ページ）→リード→ＮＯＰと遷移したときのタイミング発生カウンタ１７５の動作を図３に示す。図３には動作モードの変化とタイミング発生カウンタ１７５のカウント値およびＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、ＣＬＫ信号、アドレスバスの状態、データバスの状態、バス制御信号、行アドレス一致検出信号、サンプル／ホールド（Ｓ／Ｈ）制御信号とが示されている。
【００８４】
図３では、タイミング発生カウンタ１７５は、１６進カウンタになっており、ＮＯＰ状態を示すカウント値“１０”からのアクセス要求によりカウンタが動き始める。ＷＡＩＴ期間を経てカウント値“０”でＡＣＴＶコマンド、カウント値“２”でＷＲＩＴＥコマンドを発行する。この時、リードアクセスかライトアクセスを判別し、ＷＥ信号の“Ｈ”か“Ｌ”を決定する。
【００８５】
次に、同じ行アドレスに対するライトアクセスであることからカウンタがそのまま進みカウント値“４”で再びＷＲＩＴＥコマンドを発行する。同じく行アドレスに対するライトアクセスの要求に対し、カウンタを“４”に戻し再度ＷＲＩＴＥコマンドを発行する。
【００８６】
この後、リードアクセス要求が入ることで、リードライト切り換わり検出がなされカウンタ値を“６”としＰＲＥコマンドを発行する。ＰＲＥが終わるとカウント値“０”としてＡＣＴＶコマンド、カウント値“２”でＲＥＡＤコマンドを発行する。この時、次回のアクセス要求がないことでカウント値を“６”としＰＲＥコマンドを発行し、そのままカウントアップされＷＡＩＴ期間を経てＮＯＰ状態を示すカウント値“１０”にてカウント動作を停止する。
【００８７】
このように状態の遷移に伴いデコーダ１７４よりデコードされたカウント値を適時ロードし、タイミング発生カウンタ１７５のカウント値をもとにＳＤＲＡＭにアクセスするためのＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ信号を生成している。また、アドレス切換回路１７６のＲＡＳ、ＣＡＳ切換タイミングもカウンタ値より行っている。そして、データバスは出力時には、選択されたアクセスのデータを出力し、入力タイミングでは、タイミング発生カウンタ１７５のカウント値をもとにバス制御信号を入力とし、バスの衝突のないタイミングで入出力の切り換えを行っている。さらに、１回のリードアクセスやライトアクセスに必要なクロック数を考慮し、サンプル／ホールド制御信号を生成することで、１アクセスサイクルごとにアービタ部１６によるアクセス調停を行うことを可能とする。
【００８８】
リフレッシュ動作に関しては、リードアクセスやライトアクセスの動作とは異なり、タイミング発生部１７においてリフレッシュ要求を受け付けることで、１回のリフレッシュコマンドを発生する。このことから図３に示すように、リードアクセスやライトアクセスとは区別した状態遷移をする。
【００８９】
他にもＳＤＲＡＭに対する、オールバンクプリチャージコマンドやモードレジスタ設定コマンドを発行するタイミングを発生させるために、タイミング発生部１７においてオールバンクプリチャージ要求やモードレジスタ設定要求を受け付けることで、タイミング発生カウンタ１７５にてそれぞれのコマンドを発行するためのＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ信号のタイミングを発生する。モードレジスタ設定コマンドの時は、アドレス切換回路１７６にて必要なモード設定値に切り換えてアドレス出力する。特に図示はしないが、状態の遷移はリフレッシュ動作と同様に独立に存在させることで実現できる。
【００９０】
以上のように、複雑なアクセスが混在するメモリインターフェース回路において、特願２００１−０４３７４２記載のＤＲＡＭインターフェース回路の構成において、タイミング発生部１２においてＳＤＲＡＭ１１へのアクセスタイミングを生成するとともに、データバスの制御も行うことを特徴とする。これにより、アービタ部１６や複数のアクセス系統１３〜１５をもつ周辺回路の構成を変えずにＳＤＲＡＭ１１へのアクセスも可能となる。
【００９１】
［第２の実施の形態］
つぎに、本発明の第２の実施の形態におけるメモリインターフェース回路について説明する。第２の実施の形態におけるメモリインターフェース回路の全体のブロック図を図４に示すが、図１における第１の実施の形態のメモリインターフェース回路の構成とほぼ同じであり、その一連の動作もほぼ同じものである。違いはタイミング発生カウンタ１７５において、メモリ供給クロックのマスク信号を生成し、ゲート回路１７７にてシステムクロックをマスク信号でゲートしたクロックをＳＤＲＡＭ１１へと供給している点である。
【００９２】
図４のメモリインターフェース回路における動作を図５に示す。タイミング発生カウンタ１７５の動作および、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ信号、アドレス、データの動作については図３のものと同等である。ここで、マスク信号はタイミング発生カウンタ１７５のカウント値“１０”をデコードして生成されたものであり、“Ｈ”であることが、ＮＯＰ状態であることを示す。ＣＬＫ信号はゲート回路１７７にてシステムクロックをマスク信号でゲートしたクロックとなっており、ＮＯＰ状態の時に停止している。
【００９３】
ＳＤＲＡＭ１１の場合、アクセス時にＣＬＫ信号によってコマンドの受け付け、アドレス、データのラッチ、出力のタイミングの同期をとっている。しかしながら、ＮＯＰ状態、つまりメモリに対するアクセスがない時には、ＣＬＫ信号の役割はなく、一定周期で動作していること自体が動作電流の消費に繋がってしまうことが一つのデメリットとなる。
【００９４】
本発明におけるメモリインターフェース回路では、システムクロックをＳＤＲＡＭに供給するクロックとして使用するので、自在に変化させることが可能である。そこで、タイミング発生カウンタ１７５において、ＮＯＰ状態を示すカウント値をデコードしたものをマスク信号として、システムクロックをマスクすれば、ＮＯＰ時のＣＬＫ信号を停止することが可能となる。
【００９５】
これによって、システム全体の消費電力を抑えることができる効果がもたらされる。
【００９６】
［第３の実施の形態］
つぎに、本発明の第３の実施の形態におけるメモリインターフェース回路について説明する。第３の実施の形態におけるメモリインターフェース回路では、第１および第２の実施の形態の回路構成におけるタイミング発生カウンタ１７５において生成するＣＫＥ信号について詳しく述べる。
【００９７】
ＳＤＲＡＭ１１のＣＫＥ信号とは、ＣＬＫ信号のイネーブル信号であり、ＣＫＥ信号がイネーブルかつＣＬＫ信号が入力された時に、コマンド受付動作やデータ、アドレスのラッチ、データ出力を行うことができる。ＣＫＥ信号がディスイネーブル時には、ＣＬＫ信号の入力は無視され、これらの動作は行われない。ＣＫＥ信号はそれ以外に、パワーダウン制御の時にも使用する信号である。アクセスをしない時にＣＫＥ信号をディスイネーブルとすることが、ＳＤＲＡＭのパワーダウンモードとなり不要な回路を停止させ消費電力を低減することができる仕組みになっている。
【００９８】
図６は本発明の実施の形態３におけるメモリインターフェース回路の動作タイミングを示したものである。タイミング発生カウンタ１７５の動作および、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ信号、アドレス、データの動作、そしてマスク信号、ＣＬＫ信号については図４のものと同等である。ここで、タイミング発生カウンタ１７５において、ＮＯＰ状態への移行を示すカウント値（図６では“８”）をデコードし、ＣＫＥ信号をディスイネーブルとしている。また、ＮＯＰ状態からの復帰を示すカウント値（図６では“１３”）をデコードし、ＣＫＥ信号をイネーブルとしている。それぞれＣＫＥが“Ｈ→Ｌ”のときＣＬＫ信号が入るとパワーダウンエントリとなり、ＣＫＥが“Ｌ→Ｈ”のときＣＬＫ信号が入るとパワーダウン解除となる。
【００９９】
以上より、タイミング発生カウンタ１７５よりＮＯＰ状態への移行、ＮＯＰ状態からの復帰を示すカウント値をデコードし、ＣＫＥ信号を生成することでＳＤＲＡＭのパワーダウンモード制御を容易に行うことができ、消費電力を抑える効果が得られる。
【０１００】
［第４の実施の形態］
つぎに、本発明の第４の実施の形態におけるメモリインターフェース回路について説明する。第４の実施の形態におけるメモリインターフェース回路では、構成は第１、第２および第３の実施の形態と同じものとし、セルフリフレッシュ動作を行うためのタイミング発生部１７の動作の特徴を説明する。
【０１０１】
セルフリフレッシュモードはＳＤＲＡＭ１１の内部でリフレッシュサイクルを行うもので、外部からのリフレッシュアクセスを必要としないモードである。タイミング発生部１７においてセルフリフレッシュ要求を受け付けると、タイミング発生カウンタ１７５のカウント値をもとにセルフリフレッシュコマンドを発行するためのＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＫＥ信号を生成する。この時、前状態保持回路１７３にてセルフリフレッシュモードに入ったことを記憶しておく。この後、セルフリフレッシュ解除要求を受け付けることで、セルフリフレッシュを解除するためのＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＫＥ信号を生成する。前状態保持回路１７３にてセルフリフレッシュモードを記憶しておくのは、セルフリフレッシュ解除要求以外の要求を受け付けることができないためである。
【０１０２】
このようにして、セルフリフレッシュ動作に関しても、タイミング発生部１７において、他のアクセスと同様に実現することが可能となり、システム動作としてのセルフリフレッシュモードを使用することができる。
【０１０３】
なお、上記の実施の実施の形態は、図７から図１１に示した先行技術をもとに発明されたものであるが、図１２および図１３に示した先行技術に対しても、図１から図６にかけて説明した発明を適用することが可能である。
【０１０４】
【発明の効果】
以上説明したように、本発明の請求項１記載および請求項２記載のメモリインターフェース回路においては、特願２００１−０４３７４２記載のＤＲＡＭインターフェース回路の構成において、タイミング発生部においてＳＤＲＡＭへのアクセスタイミングを生成するとともに、データバスの制御も行うことで、アービタ部や複数のアクセス系統をもつ周辺回路の構成を変えずにＳＤＲＡＭへのアクセスも可能とし、一つのメモリインターフェース回路を共用して複数種のメモリに対するアクセスが可能となり、メモリデバイス選択の幅を増やすことができる。
【０１０５】
また、本発明の請求項３記載のメモリインターフェース回路においては、リードアクセスもしくはライトアクセスの要求に対して、タイミング発生カウンタのカウント値をセットし、アクティブコマンドとリードコマンドまたはライトコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴し、本発明の請求項５記載のメモリインターフェース回路においては、リードアクセスもしくはライトアクセス中に行不一致やリード／ライト切り換わり検出、リフレッシュ要求、アクセス要求なしを検出することで、プリチャージコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することを特徴とする。これらにより、従来型ＤＲＡＭのノーマルアクセスがＳＤＲＡＭにおいても可能とする。
【０１０６】
また、本発明の請求項６、１１、１２記載の内容においては、リフレッシュやオールプリチャージ、モードレジスタセットのそれぞれ要求に対して、タイミング発生部においてアクセス信号を生成することで特殊なコマンド発行に対しても基本回路構成にタイミングを付加する形で実現できる。
【０１０７】
さらに、本発明の請求項４記載のメモリインターフェース回路は、行一致検出をすることによりカウント値をセットし、リードコマンドまたはライトコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成することで、従来型ＤＲＡＭのページアクセスと同じ高速アクセスがＳＤＲＡＭにおいても可能とする。
【０１０８】
また、本発明の請求項７記載のメモリインターフェース回路は、請求項１記載のメモリインターフェース回路において、メモリ供給クロック生成部を設け、タイミング発生部において、ＮＯＰ状態を示すカウント値をデコードすることによりマスク信号を生成し、メモリ供給クロックを停止することを特徴とし、これにより、ＳＤＲＡＭに供給するクロックが常に動作しているところをＮＯＰ時に停止することができ、消費電力を抑える効果がある。
【０１０９】
さらに本発明の請求項８、９記載のメモリインターフェース回路は、タイミング発生部において、ＮＯＰ状態への移行、ＮＯＰ状態からの復帰を示すカウント値をデコードし、ＣＫＥ信号を生成することを特徴とし、これにより、ＳＤＲＡＭのパワーダウンモード制御を容易に行うことができ、消費電力を抑える効果も得られる。
【０１１０】
また、本発明の請求項１０記載のメモリインターフェース回路は、タイミング発生部において、リードコマンドからのデータリードタイミングに合わせ、バス制御信号をリード（入力）とすることを特徴とすることで、バス制御信号をタイミング発生部にて容易に生成することができる。
【０１１１】
さらに本発明の請求項１３記載のメモリインターフェース回路は、タイミング発生部において、セルフリフレッシュ要求に対しカウント値をセットし、セルフリフレッシュコマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成し、前状態記憶回路においてセルフリフレッシュモード状態を記憶し、本発明の請求項１４記載のメモリインターフェース回路において、タイミング発生部において、セルフリフレッシュ解除要求に対しカウント値をセットし、セルフリフレッシュ解除コマンドを発行するためのＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を生成し、前状態記憶回路においてセルフリフレッシュモード状態を解除することを特徴とした。これらにより、セルフリフレッシュ要求と前状態によりタイミングを生成できることで、他のアクセスと同様なアクセス要求方法にてＳＤＲＡＭのセルフリフレッシュモードを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるメモリインターフェース回路の一例の構成を示すブロック図である。
【図２】図１のタイミング発生部における状態の遷移図である。
【図３】図１のタイミング発生部におけるタイミング発生カウンタの動作を示すタイミングチャートである。
【図４】本発明の第２の実施の形態にかかるメモリインターフェース回路の一例の構成を示すブロック図である。
【図５】本発明の第２の実施の形態にかかるメモリ供給クロックのマスク動作の一例を示すタイミング図である。
【図６】本発明の第３の実施の形態にかかるＣＫＥ信号によるパワーダウン制御の一例を示すタイミング図である。
【図７】特願２００１−０４３７４２記載のＤＲＡＭインターフェース回路の構成を示すブロック図である。
【図８】図７のタイミング発生部における状態の遷移図である。
【図９】図７のタイミング発生部におけるタイミング発生カウンタの動作を示すタイミングチャートである。
【図１０】図７のアービタ部の詳細なブロック図である。
【図１１】図１０のアービタの動作波形を示すタイミングチャートである。
【図１２】特願２００１−０４３７４２記載のＤＲＡＭインターフェース回路のもう一つの例の構成を示すブロック図である。
【図１３】図１２のアービタ部の詳細なブロック図である。
【符号の説明】
１１　ＳＤＲＡＭ
１２　メモリインターフェース回路
１３，１４，１５　アクセス系統（アドレスカウンタを含む）
１６　アービタ部
１６１　アービタ
１６１１〜１６１３　Ｒ−Ｓ回路（アクセス系アクセス要求受付回路）
１６１４　割り込み優先処理回路
１６２　サンプル／ホールド制御回路
１６２１〜１６２３　各アクセス系のサンプル／ホールド制御回路
１７　タイミング発生部
１７１　　行アドレス一致検出回路
１７２　　リードライト切り換わり検出回路
１７３　　前状態記憶回路
１７４，７７４　　デコーダ
１７５，７７５　　タイミング発生カウンタ
１７６　　アドレス切換回路
１７７　ゲート回路
７１　汎用のＤＲＡＭ
７７６　ＲＡＳ／ＣＡＳアドレス切り換え回路
【図１】
2004070880.tif 000003
【図２】
2004070880.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2004070880.tif 000008
【図７】
2004070880.tif 000009
【図８】
2004070880.tif 000010
【図９】
2004070880.tif 000011
【図１０】
2004070880.tif 000012
【図１１】
2004070880.tif 000013
【図１２】
2004070880.tif 000014
【図１３】
2004070880.tif 000015