(57)【要約】【課題】再生クロック信号の周波数が高くなっても正しいデータを後段のデジタル信号処理回路へ供給できるクロック再生用ＰＬＬ回路を提供する。【解決手段】再生クロック信号ＣＬＯＣＫの立ち上がりエッジで位相誤差信号を生成する位相比較器３を用いてクロック再生ループを構成し、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに同期してデータラッチ動作を行う同期化回路８をデジタル信号処理回路の前段に設ける。テストデータ信号ＴＤＡＴＡを用いて同期化回路８の２入力間の位相オフセットを検出し、当該位相オフセットに応じて位相比較器３と、駆動回路４と、発振回路６と、同期化回路８とのうち少なくとも１つの動作を制御回路９が制御することにより、同期化回路８の入力において十分なセットアップ時間及びホールド時間を確保する。【選択図】        図１
2004266699.tif 000002
【特許請求の範囲】
【請求項１】
データを表す信号からクロック信号を再生するためのクロック再生用ＰＬＬ回路であって、
テストモードにおけるテストデータ信号を供給するためのテスト信号源と、
通常モードにおける入力データ信号と前記テストデータ信号とのうちいずれかをデータ信号として選択するためのセレクタと、
再生クロック信号の立ち上がりエッジと立ち下がりエッジとのうち一方を第１のクロックエッジ、他方を第２のクロックエッジとするとき、前記データ信号のエッジと前記再生クロック信号の第１のクロックエッジとの位相を比較して位相誤差信号を生成するための位相比較器と、
前記位相誤差信号から制御電圧を生成するための駆動回路と、
前記制御電圧に応じた周波数を持つ信号を前記再生クロック信号として生成するための発振回路と、
前記データ信号と前記再生クロック信号とを入力として受け取り、かつ前記再生クロック信号の第２のクロックエッジに同期するように前記データ信号をラッチして、同期化データ信号と、該同期化データ信号を取り込むべきタイミングを表す同期化クロック信号とを出力するための同期化回路と、
前記入力データ信号から再生されるべきクロック信号の周期をＴとするとき、前記テストモードにおける前記同期化回路の入力において、前記再生クロック信号の第２のクロックエッジに対する前記テストデータ信号のセットアップ時間及びホールド時間として各々最低限前記周期Ｔの半分が確保されるように、前記テストデータ信号のエッジと前記再生クロック信号の第１のクロックエッジとの間の位相オフセットに応じて前記位相比較器と、前記駆動回路と、前記発振回路と、前記同期化回路とのうち少なくとも１つを制御する調整信号を見出し、かつ該見出した調整信号を前記通常モードにおいて保持するための制御回路とを備えたことを特徴とするクロック再生用ＰＬＬ回路。
【請求項２】
請求項１記載のクロック再生用ＰＬＬ回路において、
前記テスト信号源は、ｊ、ｋをそれぞれ整数とするとき、ハイレベル期間（ｊ＋０．５）Ｔと、ローレベル期間（ｋ＋０．５）Ｔとを有する信号を前記テストデータ信号として供給する機能を有し、
前記制御回路は、前記テストデータ信号に対する前記同期化データ信号が、ハイレベル期間（ｊ＋１）Ｔと、ローレベル期間ｋＴとを有する状態から、ハイレベル期間ｊＴと、ローレベル期間（ｋ＋１）Ｔとを有する状態へ遷移した時点の前記調整信号を保持する機能を有することを特徴とするクロック再生用ＰＬＬ回路。
【請求項３】
請求項１記載のクロック再生用ＰＬＬ回路において、
前記位相比較器は、前記通常モードでは前記入力データ信号の立ち上がり及び立ち下がりの両エッジで、前記テストモードでは前記テストデータ信号の一方のエッジのみでそれぞれ位相比較を行うことを特徴とするクロック再生用ＰＬＬ回路。
【請求項４】
請求項１記載のクロック再生用ＰＬＬ回路において、
前記制御回路は、前記位相比較器を構成する回路の一入力の遅延を調整するための信号を前記調整信号として供給する機能を有することを特徴とするクロック再生用ＰＬＬ回路。
【請求項５】
請求項１記載のクロック再生用ＰＬＬ回路において、
前記制御回路は、前記駆動回路を構成するチャージポンプが有する一電流源の電流値を調整するための信号を前記調整信号として供給する機能を有することを特徴とするクロック再生用ＰＬＬ回路。
【請求項６】
請求項１記載のクロック再生用ＰＬＬ回路において、
前記制御回路は、前記発振回路を構成する電圧制御型発振器の出力信号のデューティを調整するための信号を前記調整信号として供給する機能を有することを特徴とするクロック再生用ＰＬＬ回路。
【請求項７】
請求項１記載のクロック再生用ＰＬＬ回路において、
前記制御回路は、前記同期化回路を構成するＤフリップフロップの一入力の遅延を調整するための信号を前記調整信号として供給する機能を有することを特徴とするクロック再生用ＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを表す信号からクロック信号を再生するためのクロック再生用ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）回路に関するものである。
【０００２】
【従来の技術】
一般にＰＬＬ回路は、位相比較器と、チャージポンプを有する駆動回路と、電圧制御型発振器（ＶＣＯ：ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ）を有する発振回路とをループ状に結合してなるものである。
【０００３】
クロック再生用の従来のＰＬＬ回路において、ロック時のデータ信号と再生クロック信号との間の位相オフセット、つまり位相比較器の２入力間の位相オフセットをループ内の情報に基づいて減少させる技術が知られている（特許文献１参照）。
【０００４】
【特許文献１】
特開平６−１０４７４５号公報
【０００５】
【発明が解決しようとする課題】
ＰＬＬ回路からデータ信号と再生クロック信号とをデジタル信号処理回路へ伝送する場合には、デジタル信号処理回路の前段にＤフリップフロップ等の同期化回路を設ける必要がある。
【０００６】
ところが、ＰＬＬ回路から同期化回路に至る伝送経路上でデータ信号と再生クロック信号との間にスキュー（時間的な「ずれ」）が生じると、位相比較器の２入力間に位相オフセットがなくても、同期化回路の２入力間に位相オフセットが生じてしまう。その結果、同期化回路において必要なセットアップ時間、ホールド時間のうちいずれかが確保されず、データのミスラッチが生じる可能性がある。特に、再生クロック信号の周波数が高い場合には、ミスラッチの発生確率が高くなる。
【０００７】
本発明の目的は、再生クロック信号の周波数が高くなっても正しいデータを後段のデジタル信号処理回路へ供給することができるクロック再生用ＰＬＬ回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、同期化回路の２入力間の位相オフセットに応じて位相比較器と、駆動回路と、発振回路と、同期化回路とのうち少なくとも１つの動作を制御することにより、同期化回路において十分なセットアップ時間及びホールド時間を確保することとしたものである。
【０００９】
具体的に説明すると、本発明に係るクロック再生用ＰＬＬ回路は、テストモードにおけるテストデータ信号を供給するためのテスト信号源と、通常モードにおける入力データ信号と前記テストデータ信号とのうちいずれかをデータ信号として選択するためのセレクタと、再生クロック信号の立ち上がりエッジと立ち下がりエッジとのうち一方を第１のクロックエッジ、他方を第２のクロックエッジとするとき、前記データ信号のエッジと前記再生クロック信号の第１のクロックエッジとの位相を比較して位相誤差信号を生成するための位相比較器と、前記位相誤差信号から制御電圧を生成するための駆動回路と、前記制御電圧に応じた周波数を持つ信号を前記再生クロック信号として生成するための発振回路と、前記データ信号と前記再生クロック信号とを入力として受け取り、かつ前記再生クロック信号の第２のクロックエッジに同期するように前記データ信号をラッチして、同期化データ信号と、該同期化データ信号を取り込むべきタイミングを表す同期化クロック信号とを出力するための同期化回路と、前記入力データ信号から再生されるべきクロック信号の周期をＴとするとき、前記テストモードにおける前記同期化回路の入力において、前記再生クロック信号の第２のクロックエッジに対する前記テストデータ信号のセットアップ時間及びホールド時間として各々最低限前記周期Ｔの半分が確保されるように、前記テストデータ信号のエッジと前記再生クロック信号の第１のクロックエッジとの間の位相オフセットに応じて前記位相比較器と、前記駆動回路と、前記発振回路と、前記同期化回路とのうち少なくとも１つを制御する調整信号を見出し、かつ該見出した調整信号を前記通常モードにおいて保持するための制御回路とを備えた構成を採用したものである。
【００１０】
前記テスト信号源は、ｊ、ｋをそれぞれ整数とするとき、ハイレベル期間（ｊ＋０．５）Ｔと、ローレベル期間（ｋ＋０．５）Ｔとを有する信号を前記テストデータ信号として供給する機能を有するものとする。前記制御回路は、前記テストデータ信号に対する前記同期化データ信号が、ハイレベル期間（ｊ＋１）Ｔと、ローレベル期間ｋＴとを有する状態から、ハイレベル期間ｊＴと、ローレベル期間（ｋ＋１）Ｔとを有する状態へ遷移した時点の前記調整信号を保持する機能を有する。
【００１１】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳しく説明する。
【００１２】
図１は、本発明に係るクロック再生用ＰＬＬ回路の構成例を示している。図１に示すクロック再生用ＰＬＬ回路は、テスト信号源１と、セレクタ２と、位相比較器３と、駆動回路４と、ループフィルタ５と、発振回路６と、分周器７と、同期化回路８と、制御回路９とを備えている。ＩＤＡＴＡは入力データ信号、ＴＤＡＴＡはテストデータ信号、ＤＡＴＡはデータ信号、ＵＰＩ／ＤＮＩはループ内位相誤差信号、ＣＮＴＶは制御電圧、ＡＣＬＯＣＫは逓倍クロック信号、ＣＬＯＣＫは再生クロック信号、ＵＰＯ／ＤＮＯはループ外位相誤差信号、ＡＤＪは調整信号、ＳＤＡＴＡは同期化データ信号、ＳＣＬＯＣＫは同期化クロック信号である。
【００１３】
テスト信号源１は、テストモードにおいてテストデータ信号ＴＤＡＴＡを供給するものである。このテスト信号源１は、テストデータ信号ＴＤＡＴＡの周波数及びデューティを任意に設定できる機能を有し、通常モードにおいて入力データ信号ＩＤＡＴＡから再生されるべきクロック信号の周期をＴとするとき、例えばハイレベル期間４．５Ｔと、ローレベル期間３．５Ｔとを有する信号をテストデータ信号ＴＤＡＴＡとして供給する。セレクタ２は、入力データ信号ＩＤＡＴＡと、テスト信号源１からのテストデータ信号ＴＤＡＴＡとのうちいずれかをデータ信号ＤＡＴＡとして選択する。
【００１４】
位相比較器３は、通常モードではデータ信号ＤＡＴＡ（＝ＩＤＡＴＡ）の立ち上がり及び立ち下がりの両エッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相を比較し、テストモードではデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジのみと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相を比較して、ループ内位相誤差信号ＵＰＩ／ＤＮＩを生成する。駆動回路４は、ループ内位相誤差信号ＵＰＩ／ＤＮＩからチャージポンプにより制御電圧ＣＮＴＶを生成する。ループフィルタ５は、制御電圧ＣＮＴＶをコンデンサにより平滑化する。発振回路６は、平滑化された制御電圧ＣＮＴＶに応じた周波数を持つ信号を、ＶＣＯにより逓倍クロック信号ＡＣＬＯＣＫとして生成する。分周器７は、逓倍クロック信号ＡＣＬＯＣＫを分周して得た信号を再生クロック信号ＣＬＯＣＫとして位相比較器３へフィードバックする。
【００１５】
同期化回路８は、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）と再生クロック信号ＣＬＯＣＫとを入力として受け取り、かつ再生クロック信号ＣＬＯＣＫの立ち下がりエッジに同期するように当該データ信号ＤＡＴＡを例えばＤフリップフロップでラッチして、同期化データ信号ＳＤＡＴＡと、この同期化データ信号ＳＤＡＴＡを取り込むべきタイミングを表す同期化クロック信号ＳＣＬＯＣＫとを次段のデジタル信号処理回路へ出力するものである。この同期化回路８は、更にテストモードにおける入力、すなわちテストデータ信号ＴＤＡＴＡと再生クロック信号ＣＬＯＣＫとについて、テストデータ信号ＴＤＡＴＡの立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの間の位相オフセットを表すループ外位相誤差信号ＵＰＯ／ＤＮＯを供給する機能をも有する。
【００１６】
制御回路９は、テストモードにおけるロック時の同期化回路８の入力において、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されるように、同期化回路８から供給されたループ外位相誤差信号ＵＰＯ／ＤＮＯに応じて位相比較器３と、駆動回路４と、発振回路６と、同期化回路８とのうち少なくとも１つを制御する調整信号ＡＤＪを見出し、かつ該見出した調整信号ＡＤＪを通常モードにおいて保持する機能を有するものである。具体的には、上記テストデータ信号ＴＤＡＴＡに対する同期化データ信号ＳＤＡＴＡがハイレベル期間５Ｔと、ローレベル期間３Ｔとを有する状態（５Ｔ／３Ｔ状態という。）から、ハイレベル期間４Ｔと、ローレベル期間４Ｔとを有する状態（４Ｔ／４Ｔ状態という。）へ遷移した時点の調整信号ＡＤＪを保持する機能を、制御回路９は有する。
【００１７】
図２、図３及び図４を用いて、テストモードにおける図１中の制御回路９の動作を説明する。制御回路９は、テストデータ信号ＴＤＡＴＡの立ち上がりエッジに対する再生クロック信号ＣＬＯＣＫの立ち上がりエッジの位相を、進み方向に順次ずらすように制御する。図２〜図４では、これらの立ち上がりエッジが白い三角形で表されている。黒い三角形は、再生クロック信号ＣＬＯＣＫの立ち下がりエッジ、すなわち同期化回路８のラッチタイミングを表している。
【００１８】
図２は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでいる状態を示している。この状態は同期化データ信号ＳＤＡＴＡの５Ｔ／３Ｔ状態であって、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間がＴ／２より短くなっている。
【００１９】
図３は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡと同相である状態を示している。この状態は同期化データ信号ＳＤＡＴＡの４Ｔ／４Ｔ状態であって、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されている。したがって、この状態でテストデータ信号ＴＤＡＴＡに代えて入力データ信号ＩＤＡＴＡが供給された場合、同期化回路８におけるミスラッチの発生確率が最も低くなる。
【００２０】
図４は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより遅れている状態を示している。この状態は同期化データ信号ＳＤＡＴＡの４Ｔ／４Ｔ状態であって、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのホールド時間がＴ／２より短くなっている。
【００２１】
したがって、制御回路９は上記テストデータ信号ＴＤＡＴＡに対する同期化データ信号ＳＤＡＴＡが５Ｔ／３Ｔ状態から４Ｔ／４Ｔ状態へと遷移した時点の調整信号ＡＤＪを見出し、かつ該見出した調整信号ＡＤＪを通常モードにおいて保持するのである。これにより、同期化回路８におけるミスラッチの発生確率が低減される。再生クロック信号ＣＬＯＣＫのジッタの影響で同期化データ信号ＳＤＡＴＡが５Ｔ／３Ｔ状態と４Ｔ／４Ｔ状態との間を往復する場合には、当該往復の際の調整信号ＡＤＪの幅の中心点を採用すればよい。
【００２２】
なお、上記と同様に同期化回路８が再生クロック信号ＣＬＯＣＫの立ち下がりエッジに同期してデータ信号ＤＡＴＡをラッチする限り、テストモードにおけるループ内位相誤差信号ＵＰＩ／ＤＮＩ及びループ外位相誤差信号ＵＰＯ／ＤＮＯの各々の生成にあたり、テストデータ信号ＴＤＡＴＡの立ち下がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相を比較することとしてもよい。
【００２３】
また、同期化回路８が再生クロック信号ＣＬＯＣＫの立ち上がりエッジに同期してデータ信号ＤＡＴＡをラッチする場合には、テストモードにおけるループ内位相誤差信号ＵＰＩ／ＤＮＩ及びループ外位相誤差信号ＵＰＯ／ＤＮＯの各々の生成にあたり、テストデータ信号ＴＤＡＴＡの立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち下がりエッジとの位相比較、又はテストデータ信号ＴＤＡＴＡの立ち下がりエッジと再生クロック信号ＣＬＯＣＫの立ち下がりエッジとの位相比較のいずれをも採用可能である。
【００２４】
以下、図１中の位相比較器３、駆動回路４、発振回路６、同期化回路８の各々における調整信号ＡＤＪの使用例を説明する。
【００２５】
図５は、図１中の位相比較器３の内部構成例を示している。図５において、１０は位相比較回路、１１は遅延バッファ、１２は遅延回路、ＤＤＡＴＡは遅延データ信号、ＤＣＬＯＣＫは遅延クロック信号である。遅延バッファ１１は、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）を固定の遅延時間ｔｄ１だけ遅延させた遅延データ信号ＤＤＡＴＡを位相比較回路１０へ供給する。遅延回路１２は、再生クロック信号ＣＬＯＣＫを可変の遅延時間ｔｄ２だけ遅延させた遅延クロック信号ＤＣＬＯＣＫを位相比較回路１０へ供給する。調整信号ＡＤＪは、この遅延時間ｔｄ２を調整するための信号として使用される。位相比較回路１０は、遅延データ信号ＤＤＡＴＡの立ち上がりエッジと遅延クロック信号ＤＣＬＯＣＫの立ち上がりエッジとの位相を比較するための第１の比較回路と、遅延データ信号ＤＤＡＴＡの立ち下がりエッジと遅延クロック信号ＤＣＬＯＣＫの立ち上がりエッジとの位相を比較するための第２の比較回路とを実装したものであり、通常モードでは第１及び第２の比較回路の双方が動作し、テストモードでは両比較回路のうちの一方のみが動作して、駆動回路４へループ内位相誤差信号ＵＰＩ／ＤＮＩを供給するように構成されている。
【００２６】
図６は、図５中の遅延回路１２の内部構成例を示している。図６において、２０〜２５は各々遅延バッファ、２６は調整信号ＡＤＪにより開閉が制御されるスイッチ列であって、再生クロック信号ＣＬＯＣＫの伝播経路上のバッファ数を変更することで遅延時間ｔｄ２を数１００ｐｓオーダーで調整できるようになっている。
【００２７】
図７を用いて、テストモードにおける図５の位相比較器３の動作を説明する。
図５中の位相比較回路１０は、遅延データ信号ＤＤＡＴＡと遅延クロック信号ＤＣＬＯＣＫとが同じタイミングで立ち上がるようにＰＬＬ制御する。したがって、一方の遅延時間ｔｄ１を固定したまま他方の遅延時間ｔｄ２を変化させると、位相比較器３の入力におけるデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係が変化する。つまり、調整信号ＡＤＪにより、同期化回路８の入力におけるデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係を調整することができる。なお、図５中の遅延バッファ１１と遅延回路１２との位置を交換した構成でもよい。
【００２８】
位相比較器３において調整信号ＡＤＪを使用しない場合には、図５中の遅延バッファ１１及び遅延回路１２の配設を省略して、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）及び再生クロック信号ＣＬＯＣＫを位相比較回路１０に直接入力する。この場合に位相比較回路１０を構成する上記第１及び第２の比較回路のうちの一方の動作をテストモードで停止させる理由は、図２〜図４から明らかであろう。
【００２９】
図８は、図１中の駆動回路（チャージポンプ）４の内部構成例を示している。
図８において、３０は吐き出し側電流源、３１は吸い込み側電流源、３２及び３３は第１、第２のスイッチである。吐き出し側電流源３０は、第１のスイッチ３２が閉じたときに制御電圧ＣＮＴＶの信号線へ電流Ｉｐ（固定値）を吐き出す。
吸い込み側電流源３１は、第２のスイッチ３３が閉じたときに制御電圧ＣＮＴＶの信号線から電流Ｉｎ（可変値）を吸い込む。調整信号ＡＤＪは、この電流Ｉｎの値を調整するための信号として使用される。ループ内位相誤差信号ＵＰＩ／ＤＮＩのうちアップ信号ＵＰＩは第１のスイッチ３２の開閉を、ダウン信号ＤＮＩは第２のスイッチ３３の開閉をそれぞれ制御する信号である。
【００３０】
図９、図１０及び図１１を用いて、テストモードにおける図８の駆動回路４の動作を説明する。図９〜図１１では、アップ信号ＵＰＩのパルス幅をｔｐ、ダウン信号ＤＮＩのパルス幅をｔｎとしている。
【００３１】
図９は、位相比較器３の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡと同相である状態を示している。図９に示すようにＩｐ＝Ｉｎならばｔｐ＝ｔｎとなり、位相比較器３の入力においてテストデータ信号ＴＤＡＴＡと再生クロック信号ＣＬＯＣＫとが同じタイミングで立ち上がるようにＰＬＬ制御が実行される。
【００３２】
図１０は、位相比較器３の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでいる状態を示している。図１０に示すようにＩｐ＞Ｉｎならばｔｐ＜ｔｎとなり、位相比較器３の入力において再生クロック信号ＣＬＯＣＫの立ち上がりエッジがテストデータ信号ＴＤＡＴＡの立ち上がりエッジより進み位相を有することとなる。
【００３３】
図１１は、位相比較器３の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより遅れている状態を示している。図１１に示すようにＩｐ＜Ｉｎならばｔｐ＞ｔｎとなり、位相比較器３の入力において再生クロック信号ＣＬＯＣＫの立ち上がりエッジがテストデータ信号ＴＤＡＴＡの立ち上がりエッジより遅れ位相を有することとなる。
【００３４】
以上のとおり、一方の電流値Ｉｐを固定したまま他方の電流値Ｉｎを変化させると、位相比較器３の入力におけるデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係が変化する。つまり、調整信号ＡＤＪにより、同期化回路８の入力におけるデータ信号ＤＡＴＡ（＝ＴＤＡＴＡ）の立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係を調整することができる。
【００３５】
なお、吐き出し側電流Ｉｐを可変値とし、吸い込み側電流Ｉｎを固定値としてもよい。また、電流Ｉｐ及びＩｎの双方を可変値とすることも可能である。駆動回路４において調整信号ＡＤＪを使用しない場合には、電流Ｉｐ及びＩｎの双方を固定値とすればよい。
【００３６】
図１２は、図１中の発振回路６の内部構成例を示している。図１２において、４０はＶＣＯ、４１はデューティ調整回路である。ＶＣＯ４０は、制御電圧ＣＮＴＶに応じた周波数を持つ信号を生成する。デューティ調整回路４１は、ＶＣＯ４０により生成された信号のデューティをパルス幅変調により調整し、その結果を逓倍クロック信号ＡＣＬＯＣＫとして供給する。調整信号ＡＤＪは、このパルス幅変調においてデューティを調整するための信号として使用される。
【００３７】
図１３、図１４及び図１５を用いて、テストモードにおける図１２の発振回路６の動作を説明する。この場合の制御回路９は、テストデータ信号ＴＤＡＴＡの立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係を調整するのではなく、再生クロック信号ＣＬＯＣＫのデューティが次第に増大するように制御する。
【００３８】
図１３は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでおり、かつ再生クロック信号ＣＬＯＣＫのデューティが１２．５％である状態を示している。この状態では、同期化データ信号ＳＤＡＴＡのハイレベル期間が４Ｔであり、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのホールド時間がＴ／２より短くなっている。
【００３９】
図１４は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでおり、かつ再生クロック信号ＣＬＯＣＫのデューティが５０％である状態を示している。この状態では、同期化データ信号ＳＤＡＴＡのハイレベル期間が５Ｔであり、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間がＴ／２より短くなっている。
【００４０】
図１５は、同期化回路８の入力において再生クロック信号ＣＬＯＣＫがテストデータ信号ＴＤＡＴＡより進んでおり、かつ再生クロック信号ＣＬＯＣＫのデューティが８７．５％である状態を示している。この状態では、同期化データ信号ＳＤＡＴＡのハイレベル期間が４Ｔであり、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されている。したがって、この状態でテストデータ信号ＴＤＡＴＡに代えて入力データ信号ＩＤＡＴＡが供給された場合、同期化回路８におけるミスラッチの発生確率が最も低くなる。
【００４１】
制御回路９は、上記テストデータ信号ＴＤＡＴＡに対する同期化データ信号ＳＤＡＴＡが５Ｔ／３Ｔ状態から４Ｔ／４Ｔ状態へと遷移した時点の調整信号ＡＤＪを見出し、かつ該見出した調整信号ＡＤＪを通常モードにおいて保持すればよい。これにより、同期化回路８におけるミスラッチの発生確率が低減される。
【００４２】
発振回路６において調整信号ＡＤＪを使用しない場合には、図１２中のデューティ調整回路４１の配設を省略し、ＶＣＯ４０が逓倍クロック信号ＡＣＬＯＣＫを供給するようにすればよい。
【００４３】
図１６は、図１中の同期化回路８の内部構成例を示している。図１６において、５０はＤフリップフロップ、５１は遅延バッファ、５２は遅延回路、５３はインバータ、５４は位相オフセット検出回路、ＦＤＡＴＡは正転データ信号、ＦＣＬＯＣＫは反転クロック信号である。遅延バッファ５１は、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）を固定の遅延時間だけ遅延させた正転データ信号ＦＤＡＴＡをＤフリップフロップ５０のデータ入力端子Ｄへ供給する。遅延回路５２は、再生クロック信号ＣＬＯＣＫを可変の遅延時間だけ遅延させた信号をインバータ５３の入力端子へ供給する。調整信号ＡＤＪは、遅延回路５２の遅延時間を調整するための信号として使用される。インバータ５３は、遅延回路５２の出力を反転させた反転クロック信号ＦＣＬＯＣＫをＤフリップフロップ５０のクロック入力端子ＣＫへ供給する。Ｄフリップフロップ５０は、反転クロック信号ＦＣＬＯＣＫの立ち上がりエッジに同期して正転データ信号ＦＤＡＴＡをラッチする。Ｄフリップフロップ５０のＱ出力が同期化データ信号ＳＤＡＴＡであり、遅延回路５２の出力が同期化クロック信号ＳＣＬＯＣＫである。位相オフセット検出回路５４は、テストモードにおいて正転データ信号ＦＤＡＴＡの立ち上がりエッジと同期化クロック信号ＳＣＬＯＣＫの立ち上がりエッジとの間の位相オフセットを表すループ外位相誤差信号ＵＰＯ／ＤＮＯを制御回路９へ供給する。
【００４４】
図１６の同期化回路８によれば、遅延バッファ５１の遅延時間を固定したまま遅延回路５２の遅延時間を調整信号ＡＤＪにより変化させることで、同期化回路８の入力におけるデータ信号ＤＡＴＡの立ち上がりエッジと再生クロック信号ＣＬＯＣＫの立ち上がりエッジとの位相関係を調整することができる。なお、図１６中の遅延バッファ５１と遅延回路５２との位置を交換した構成でもよい。
【００４５】
同期化回路８において調整信号ＡＤＪを使用しない場合には、図１６中の遅延バッファ５１及び遅延回路５２の配設を省略し、データ信号ＤＡＴＡ（＝ＩＤＡＴＡ又はＴＤＡＴＡ）をＤフリップフロップ５０のデータ入力端子Ｄへ、再生クロック信号ＣＬＯＣＫをインバータ５３の入力端子へそれぞれ直接入力する。
【００４６】
最後に、図１７を用いて図１中の制御回路９の内部構成例を説明する。図１７において、６０はアップダウンカウンタ、６１はデコード回路である。アップダウンカウンタ６０は、アップ入力端子ＵＰと、ダウン入力端子ＤＯＷＮと、クロック入力端子ＣＬＫとを有し、ループ外位相誤差信号ＵＰＯ／ＤＮＯのうちアップ信号ＵＰＯがアップ入力端子ＵＰに、ダウン信号ＤＮＯがダウン入力端子ＤＯＷＮに、固定クロック信号がクロック入力端子ＣＬＫにそれぞれ入力される。このアップダウンカウンタ６０は、アップ信号ＵＰＯがハイレベルを示す期間に固定クロック信号をアップカウントし、ダウン信号ＤＮＯがハイレベルを示す期間に固定クロック信号をダウンカウントするものである。デコード回路６１は、アップダウンカウンタ６０のカウント値をデコードし、その結果を調整信号ＡＤＪとして供給する。
【００４７】
同期化回路８からのアップ信号ＵＰＯとダウン信号ＤＮＯとの各々のハイレベル期間の長さに差がある間は、アップダウンカウンタ６０のカウント値が上昇又は下降する。デコード回路６１は、このカウント値が変動しなくなる調整信号ＡＤＪを見出し、かつ該見出した調整信号ＡＤＪを保持するのである。その結果、同期化回路８の入力において再生クロック信号ＣＬＯＣＫの立ち下がりエッジに対するテストデータ信号ＴＤＡＴＡのセットアップ時間及びホールド時間として各々最低限Ｔ／２が確保されることとなる。
【００４８】
【発明の効果】
以上説明してきたとおり、本発明によれば、同期化回路の２入力間の位相オフセットに応じて位相比較器と、駆動回路と、発振回路と、同期化回路とのうち少なくとも１つの動作を制御することにより、同期化回路において十分なセットアップ時間及びホールド時間を確保することとしたので、再生クロック信号の周波数が高くなっても正しいデータを後段のデジタル信号処理回路へ供給することができるクロック再生用ＰＬＬ回路を提供できる。
【図面の簡単な説明】
【図１】本発明に係るクロック再生用ＰＬＬ回路の構成例を示すブロック図である。
【図２】テストモードにおける図１中の制御回路の動作を説明するためのタイミングチャート図であって、同期化回路の入力において再生クロック信号がテストデータ信号より進んでいる状態を示す。
【図３】図２と同様の図であって、同期化回路の入力において再生クロック信号がテストデータ信号と同相である状態を示す。
【図４】図２と同様の図であって、同期化回路の入力において再生クロック信号がテストデータ信号より遅れている状態を示す。
【図５】図１中の位相比較器の内部構成例を示すブロック図である。
【図６】図５中の遅延回路の内部構成例を示す回路図である。
【図７】テストモードにおける図５の位相比較器の動作を説明するためのタイミングチャート図である。
【図８】図１中の駆動回路の内部構成例を示すブロック図である。
【図９】テストモードにおける図８の駆動回路の動作を説明するためのタイミングチャート図であって、位相比較器の入力において再生クロック信号がテストデータ信号と同相である状態を示す。
【図１０】図９と同様の図であって、位相比較器の入力において再生クロック信号がテストデータ信号より進んでいる状態を示す。
【図１１】図９と同様の図であって、位相比較器の入力において再生クロック信号がテストデータ信号より遅れている状態を示す。
【図１２】図１中の発振回路の内部構成例を示すブロック図である。
【図１３】テストモードにおける図１２の発振回路の動作を説明するためのタイミングチャート図であって、同期化回路の入力において再生クロック信号のデューティが１２．５％である状態を示す。
【図１４】図１３と同様の図であって、同期化回路の入力において再生クロック信号のデューティが５０％である状態を示す。
【図１５】図１３と同様の図であって、同期化回路の入力において再生クロック信号のデューティが８７．５％である状態を示す。
【図１６】図１中の同期化回路の内部構成例を示すブロック図である。
【図１７】図１中の制御回路の内部構成例を示すブロック図である。
【符号の説明】
１  テスト信号源
２  セレクタ
３  位相比較器
４  駆動回路
５  ループフィルタ
６  発振回路
７  分周器
８  同期化回路
９  制御回路
１０  位相比較回路
１１  遅延バッファ
１２  遅延回路
２０〜２５  遅延バッファ
２６  スイッチ列
３０  吐き出し側電流源
３１  吸い込み側電流源
３２，３３  スイッチ
４０  電圧制御型発振器（ＶＣＯ）
４１  デューティ調整回路
５０  Ｄフリップフロップ
５１  遅延バッファ
５２  遅延回路
５３  インバータ
５４  位相オフセット検出回路
６０  アップダウンカウンタ
６１  デコード回路
ＡＣＬＯＣＫ  逓倍クロック信号
ＡＤＪ  調整信号
ＣＬＯＣＫ  再生クロック信号
ＣＮＴＶ  制御電圧
ＤＡＴＡ  データ信号
ＩＤＡＴＡ  入力データ信号
ＳＣＬＯＣＫ  同期化クロック信号
ＳＤＡＴＡ  同期化データ信号
ＴＤＡＴＡ  テストデータ信号
ＵＰＩ，ＤＮＩ  ループ内位相誤差信号
ＵＰＯ，ＤＮＯ  ループ外位相誤差信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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