(57)【要約】【課題】静電耐圧が高いオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴを提供する。【解決手段】Ｎウェル１１からなるドレイン領域内に、高濃度Ｐ型不純物拡散層１２と高濃度Ｐ型不純物拡散層１２を挟む二つの高濃度Ｎ型不純物拡散層１３、１４とを設け、高濃度Ｐ型不純物拡散層１２と二つの高濃度Ｎ型不純物拡散層１３、１４とがドレイン電極１５に接続されるオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴ。【選択図】      図１
2004200601.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型半導体層からなるドレイン領域内に、Ｐ型不純物拡散層と該Ｐ型不純物拡散層を挟む二つの高濃度Ｎ型不純物拡散層とを設け、前記Ｐ型不純物拡散層と前記二つの高濃度Ｎ型不純物拡散層とがドレイン電極に接続されることを特徴とするオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴ。
【請求項２】
請求項１に記載のオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴのドレインを出力端子に接続する出力回路を有する半導体集積回路装置。
【請求項３】
オープンドレイン用Ｎチャネル型ＭＯＳＦＥＴのドレイン領域とソース領域との外周部の平面形状が、略円形又は四辺以上の略正多角形であり、ゲートが網状に配置されている請求項２に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オープンドレイン用ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の構造及びこれを用いた半導体集積回路装置に関するものであり、特にオープンドレイン用ＭＯＳＦＥＴの耐圧の向上に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の出力回路として従来から図４に示すオープンドレイン方式出力回路が広く使用されている。入力端子１０１はオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴ（以下、「ＮＭＯＳ」と称す）１０２のゲートに接続される。ＮＭＯＳ１０２のドレインは出力端子１０３に接続され、そのソースはグランドに接続される。そして、出力回路の入力端子１０１は、例えば半導体集積回路装置内のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）ロジック回路から出力される信号を入力する。
【０００３】
図４のオープンドレイン方式出力回路では、入力端子１０１にハイレベルの信号が与えられた場合はＮＭＯＳ１０２がオンになって出力端子１０３がローレベルになるが、入力端子１０１にローレベルの信号が与えられた場合はＮＭＯＳ１０２がオフになるため出力端子１０３が電気的に浮いた状態（ハイインピーダンス）になる。なお、ドレインに寄生のダイオードＤｉが形成される。
【０００４】
【特許文献１】
特許第３２０４１６８号公報  （第２頁）
【０００５】
【発明が解決しようとする課題】
ところで、不動作時（ＮＭＯＳ１０２がオフのとき）に何らかの原因により異常な静電気が出力端子１０３に印加されることがある。図４のオープンドレイン方式出力回路では、負の静電気は寄生ダイオードＤｉにより逃がされるが、正の静電気を逃がすルートがないため、ＮＭＯＳ１０２のゲート及びドレイン−ソース間の耐圧を越える静電気が出力端子１０３に印加されるとＮＭＯＳ１０２のドレイン−ゲート間又はドレイン−ソース間が破壊されやすかった。
【０００６】
ＮＭＯＳ１０２に用いている従来構造のＮＭＯＳの模式的断面図を図５に示す。従来構造のＮＭＯＳは、シリコン基板等のＰ型半導体基板１において、フィールド酸化膜（ＬＯＣＯＳ）２ａと２ｂとの間の素子形成領域に形成される。
【０００７】
Ｐ型半導体基板１に高濃度Ｎ型不純物拡散領域（ソース領域３ａ、３ｂ及びドレイン領域４）が形成される。また、フィールド酸化膜とソース領域との間に高濃度Ｐ型不純物拡散領域５ａ、５ｂが形成される。また、ソース領域とドレイン領域との間のドレイン領域４に接した一部に低濃度Ｎ型不純物拡散領域６ａ、６ｂが形成され、低濃度Ｎ型不純物拡散領域６ａ上にＬＯＣＯＳ７ａが形成され、低濃度Ｎ型不純物拡散領域６ｂ上にＬＯＣＯＳ７ｂが形成される。そして、ソース領域と低濃度Ｎ型不純物拡散領域との間のチャネル領域上にゲート絶縁膜８ａ、８ｂが形成され、ゲート絶縁膜上にポリシリコン膜等のゲート電極９ａ、９ｂが形成される。そして、ドレイン領域４にドレイン引き出し電極Ｄが接続され、ゲート電極９ａ、９ｂにゲート引き出し電極Ｇが接続され、ソース領域３ａ、３ｂにソース引き出し電極Ｓが接続され、高濃度Ｐ型不純物拡散領域５ａ、５ｂのバックゲート引き出し電極ＢＧが接続される。また、低濃度領域（Ｎ-、Ｐ−ｓｕｂ）にそれぞれ寄生抵抗成分Ｒ１’、Ｒ２’が形成される。なお、ドレイン及びソースの高濃度領域の寄生抵抗成分は寄生抵抗成分Ｒ１’に比べて小さいので、図示を省略する。
【０００８】
ソース引き出し電極Ｓとバックゲート引き出し電極ＢＧとを同一電位にした場合における従来構造のＭＯＳＦＥＴの等価回路を図６に示す。なお、図６において図５と同一の部分には同一の符号を付す。ドレイン引き出し電極Ｄが、寄生抵抗Ｒ１’を介して、ＭＯＳＦＥＴ１６のドレイン及びＮＰＮ型寄生トランジスタＱ１のコレクタに接続される。寄生トランジスタＱ１のベースが、寄生抵抗Ｒ２’の一端に接続される。そして、ＭＯＳＦＥＴ１６のソース、寄生トランジスタＱ１のエミッタ、及び寄生抵抗Ｒ２’の他端が、ソース引き出し電極Ｓとバックゲート引き出し電極ＢＧとに接続される。
【０００９】
図５に示す従来構造のＮＭＯＳは、ドレイン引き出し電極Ｄに正の静電気が印加されてもＮＭＯＳ１６及び寄生トランジスタＱ１がオフのままであるので（図６参照）、静電気の逃げるルートがない。このため、従来構造のＮＭＯＳでは、静電耐圧がＭＩＬ規格による測定で＋３００〜＋６００Ｖ、ＥＩＡＪ規格による測定で＋１５０〜＋２５０Ｖ程度しかない場合もあり、静電耐圧が十分ではなかった。
【００１０】
なお、特許文献１ではトランジスタのオン耐圧低下を抑えることができる半導体集積回路に関する発明が開示されており、オープンドレイン用ＭＯＳＦＥＴの静電耐圧に関する開示はない。
【００１１】
本発明は、上記の問題点に鑑み、静電耐圧が高いオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴ及びこれを用いた半導体集積回路装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴにおいては、Ｎ型半導体層からなるドレイン領域内に、Ｐ型不純物拡散層と該Ｐ型不純物拡散層を挟む二つの高濃度Ｎ型不純物拡散層とを設け、前記Ｐ型不純物拡散層と前記二つの高濃度Ｎ型不純物拡散層とがドレイン電極に接続されるようにする。
【００１３】
また、本発明に係る半導体集積回路装置においては、上記構成のオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴのドレインを出力端子に接続する出力回路を有する構成とする。さらに、上記構成のオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴのドレイン領域とソース領域との外周部の平面形状を、略円形又は四辺以上の略正多角形にし、ゲートを網状に配置してもよい。
【００１４】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴの構成を図１に示す。なお、図１において図５と同一の部分には同一の符号を付す。
【００１５】
本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴは、シリコン基板等のＰ型半導体基板１において、フィールド酸化膜２ａと２ｂとの間の素子形成領域に形成される。なお、Ｐ型半導体基板をＰウェルに置換しても構わない。
【００１６】
Ｐ型半導体基板１にＮ型ウェル１１と高濃度Ｎ型不純物拡散領域であるソース領域３ａ、３ｂとが形成される。また、フィールド酸化膜とソース領域との間に高濃度Ｐ型不純物拡散領域５ａ、５ｂが形成される。また、Ｎウェル１１に高濃度Ｐ型不純物拡散領域１２と、高濃度Ｐ型不純物拡散領域１２を挟む二つの高濃度Ｎ型不純物拡散領域１３、１４とが形成される。高濃度Ｎ型不純物拡散領域１３、１４の一部領域及び高濃度Ｐ型不純物拡散領域１２の領域上にドレイン電極１５が形成される。そして、Ｎウェル１１内の高濃度Ｎ型不純物拡散領域に隣接する低濃度Ｎ型不純物拡散領域６ａ、６ｂがＮウェル１１及びＰ−ｓｕｂ領域に渡って形成される。低濃度Ｎ型不純物拡散領域６ａ上にＬＯＣＯＳ７ａが形成され、低濃度Ｎ型不純物拡散領域６ｂ上にＬＯＣＯＳ７ｂが形成される。そして、ソース領域と低濃度Ｎ型不純物拡散領域との間のチャネル領域上にゲート絶縁膜８ａ、８ｂが形成され、ゲート絶縁膜上にアルミ膜やポリシリコン膜等のゲート電極９ａ、９ｂが形成される。そして、ドレイン電極１４にドレイン引き出し電極Ｄが接続され、ゲート電極９ａ、９ｂにゲート引き出し電極Ｇが接続され、ソース領域３ａ、３ｂにソース引き出し電極Ｓが接続され、高濃度Ｐ型不純物拡散領域５ａ、５ｂのバックゲート引き出し電極ＢＧが接続される。また、低濃度領域（Ｎ−ｗｅｌｌ、Ｐ−ｓｕｂ）にそれぞれ寄生抵抗成分Ｒ１，Ｒ２が形成される。
【００１７】
ソース引き出し電極Ｓとバックゲート引き出し電極ＢＧとを同一電位にした場合における本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴの等価回路を図２に示す。なお、図２において図６と同一の部分には同一の符号を付す。
ドレイン引き出し電極Ｄが、寄生抵抗Ｒ１を介して、ＭＯＳＦＥＴ１６のドレイン、寄生トランジスタＱ１のコレクタ、及びＰＮＰ型寄生トランジスタＱ２のベースに接続される。また、ドレイン引き出し電極Ｄと寄生抵抗Ｒ１との接続ノードに寄生トランジスタＱ２のエミッタに接続される。寄生トランジスタＱ１のベースが、寄生抵抗Ｒ２の一端に接続される。また、寄生トランジスタＱ１のベースと寄生抵抗Ｒ２との接続ノードに寄生トランジスタＱ２のコレクタが接続される。そして、ＭＯＳＦＥＴ１６のソース、寄生トランジスタＱ１のエミッタ、及び寄生抵抗Ｒ２の他端が、ソース引き出し電極Ｓとバックゲート引き出し電極ＢＧとに接続される。
【００１８】
図１に示す本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴは、ドレイン引き出し電極Ｄに正の静電気が印加されて、ドレイン引き出し電極Ｄ−ソース引き出し電極Ｓ間の電位差が大きくなっている場合のみ、寄生トランジスタＱ２がオンになって、寄生トランジスタＱ２に電流が流れ、静電気を逃がす経路がつくられる。このため、本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴでは、静電耐圧がＭＩＬ規格による測定で±４０００Ｖ、ＥＩＡＪ規格による測定で±４００Ｖ程度になり、図５の従来構造のＭＯＳＦＥＴとは異なり十分な静電耐圧を得ることができる。
【００１９】
オープンドレイン方式出力回路（例えば図４に示す出力回路）を有する半導体集積回路装置において、図１のオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴを用いるとよい。これにより、オープンドレイン用ＭＯＳＦＥＴの静電耐圧が向上するので、半導体集積回路装置の信頼性が向上する。
【００２０】
図１のオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴはドレイン面積が大きくなるので、図１のオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴを用いたオープンドレイン方式出力回路を複数備える半導体集積回路装置では、オープンドレイン用Ｎチャネル型ＭＯＳＦＥＴのレイアウトを面積効率の低い図３（ａ）に示す概略平面図のレイアウトよりも、面積効率が高い図３（ｂ）に示す概略平面図のレイアウトにすることが望ましい。図３（ｂ）に示す概略平面図のレイアウトを採用することで、半導体集積回路装置の小型化・低コスト化を図ることができる。なお、図３において、２０はドレイン配線、２１はＬＯＣＯＳ、２２はドレイン、２３はコンタクト、２４は高濃度Ｐ型拡散領域、２５は高濃度Ｎ型拡散領域、２６は高濃度Ｐ型拡散領域、２７はソース・バックゲート配線、２８はゲート配線を示している。図３（ａ）のレイアウトでは、ソース・コンタクト−ゲート間よりゲート−ドレイン間の距離を大きくしている。また、図３（ａ）のレイアウトでは、ドレインの高濃度Ｐ型拡散領域と高濃度Ｎ型拡散領域とを交互に配置している。また、図３（ａ）のレイアウトでは、バックゲートを最外周に配置している。一方、図３（ｂ）のレイアウトでは、ドレインとソースをくし歯状に配置している。また、図３（ｂ）のレイアウトでは、ドレインの形状（略正方形）とソースの形状（略正六角形）とが互いに異なるようにしている。このように異なる形状にすることで、より面積効率を高くすることができる。また、図３（ｂ）のレイアウトでは、バックゲートをトランジスタ内に均一に配置している。また、図３（ｂ）のレイアウトでは、ゲートを網状に配置している（ドレイン及びソースが網目部分に該当する）。
【００２１】
【発明の効果】
上記で説明した通り、本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴは、Ｎ型半導体層からなるドレイン領域内に、Ｐ型不純物拡散層と該Ｐ型不純物拡散層を挟む二つの高濃度Ｎ型不純物拡散層とを設け、前記Ｐ型不純物拡散層と前記二つの高濃度Ｎ型不純物拡散層とがドレイン電極に接続される構成としている。このような構成にすることにより、ドレイン−ソース間の電位差が大きくなっている場合のみオンになってドレインに印加される静電気を逃がす経路を形成する寄生トランジスタが生じるので、静電耐圧が向上する。
【００２２】
また本発明によると、半導体集積回路装置が上記構成のオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴのドレインを出力端子に接続する出力回路を有するので、オープンドレイン用ＭＯＳＦＥＴが静電破壊され難い半導体集積回路装置を実現することができる。これにより、半導体集積回路装置の信頼性が向上する。
【００２３】
また本発明によると、オープンドレイン用ＭＯＳＦＥＴのドレイン領域とソース領域との外周部の平面形状を略円形又は四辺以上の略正多角形にし、ゲートを網状に配置するので、面積効率を高めることができる。これにより、半導体集積回路装置の小型化・低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴの構成を示す図である。
【図２】図１の本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴの等価回路を示す
【図３】オープンドレイン用ＭＯＳＦＥＴのレイアウトを示す図である。
【図４】オープンドレイン方式出力回路の構成を示す図である。
【図５】従来構造のＭＯＳＦＥＴの模式的断面図を示す図である。
【図６】図５の従来構造のＭＯＳＦＥＴの等価回路を示す図である。
【符号の説明】
１１  Ｎウェル
１２  高濃度Ｐ型不純物拡散領域
１３、１４  高濃度Ｎ型不純物拡散領域
１５  ドレイン電極
Ｑ２  寄生トランジスタ
【図１】
2004200601.tif 000003
【図２】
2004200601.tif 000004
【図３】
2004200601.tif 000005
【図４】
2004200601.tif 000006
【図５】
2004200601.tif 000007
【図６】
2004200601.tif 000008
【手続補正書】
【提出日】平成15年12月1日(2003.12.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
図５に示す従来構造のＮＭＯＳは、ドレイン引き出し電極Ｄに正の静電気が印加されてもＮＭＯＳ１６及び寄生トランジスタＱ１がオフのままであるので（図６参照）、静電気の逃げるルートがない。このため、従来構造のＮＭＯＳでは、静電耐圧がＨＢＭ（Human Body Model）条件による測定で＋３００〜＋６００Ｖ、ＭＭ（Machine Model）条件による測定で＋１５０〜＋２５０Ｖ程度しかない場合もあり、静電耐圧が十分ではなかった。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
図１に示す本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴは、ドレイン引き出し電極Ｄに正の静電気が印加されて、ドレイン引き出し電極Ｄ−ソース引き出し電極Ｓ間の電位差が大きくなっている場合のみ、寄生トランジスタＱ２がオンになって、寄生トランジスタＱ２に電流が流れ、静電気を逃がす経路がつくられる。このため、本発明に係るオープンドレイン用Ｎチャネル型ＭＯＳＦＥＴでは、静電耐圧がＨＢＭ条件による測定で±４０００Ｖ、ＭＭ条件による測定で±４００Ｖ程度になり、図５の従来構造のＭＯＳＦＥＴとは異なり十分な静電耐圧を得ることができる。


【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2004200601.tif 000009