(57)【要約】【課題】チョッパ型コンパレータが動作していないとき、貫通電流の発生を防いで消費電流を抑制する。【解決手段】入力段のインバータ１及び出力段のインバータ２に当該インバータ１，２を構成するインバータ回路の接続・遮断を制御するＮＭＯＳトランジスタＭ３，Ｍ６を備え、チョッパ型コンパレータが動作を行わない期間は、ＮＭＯＳトランジスタＭ３，Ｍ６のゲートへ入力されるＰＳ信号に基づいて各インバータ１，２に構成された回路の接地を遮断させる。【選択図】        図１
2004153444.tif 000002
【特許請求の範囲】
【請求項１】
単数あるいは複数の入力段の論理ゲートと出力段の論理ゲートとを備えたチョッパ型コンパレータにおいて、
前記入力段の論理ゲート及び出力段の論理ゲートにインバータ回路を構成すると共に当該インバータ回路の接続・遮断を制御するトランジスタを備え、
前記トランジスタに前記入力段の論理ゲート及び出力段の論理ゲートの動作を制御する動作信号を入力し、当該動作信号に基づいて動作を行わない期間は前記入力段の論理ゲート及び出力段の論理ゲートに構成したインバータ回路が遮断されるように構成したことを特徴とするチョッパ型コンパレータ。
【請求項２】
論理ゲートとしてＰチャネルトランジスタとＮチャネルトランジスタとを直列接続させたインバータを用い、当該インバータの回路接続・遮断を制御するトランジスタを前記インバータの回路に直列接続したことを特徴とする請求項１記載のチョッパ型コンパレータ。
【請求項３】
論理ゲートとして並列接続された二つのＰチャネルトランジスタ及び直列接続された二つのＮチャネルトランジスタを備えたＮＡＮＤゲートを用い、
前記ＮＡＮＤゲートにおいて一対のＰチャネルトランジスタとＮチャネルトランジスタとを用いてインバータ回路を構成し余剰のトランジスタに動作信号を入力して前記インバータ回路の接続・遮断を行うように構成したことを特徴とする請求項１記載のチョッパ型コンパレータ。
【請求項４】
ＮＡＮＤゲートにおいて余剰のＰチャネルトランジスタ及びＮチャネルトランジスタのゲートへ動作信号を入力し、当該動作信号に基づいて前記Ｎチャネルトランジスタが前記ＮＡＮＤゲートに構成したインバータ回路を遮断したとき前記Ｐチャネルトランジスタが前記ＮＡＮＤゲートの出力部へ電源電圧を印加するように構成したことを特徴とする請求項３記載のチョッパ型コンパレータ。
【請求項５】
論理ゲートとして直列接続された二つのＰチャネルトランジスタ及び並列接続された二つのＮチャネルトランジスタを備えたＮＯＲゲートを用い、
前記ＮＯＲゲートにおいて一対のＰチャネルトランジスタとＮチャネルトランジスタとを用いてインバータ回路を構成し余剰のトランジスタに動作信号を入力して前記インバータ回路の接続・遮断を行うように構成したことを特徴とする請求項１記載のチョッパ型コンパレータ。
【請求項６】
ＮＯＲゲートにおいて余剰のＰチャネルトランジスタ及びＮチャネルトランジスタのゲートへ動作信号を入力し、当該動作信号に基づいて前記Ｐチャネルトランジスタが前記ＮＯＲゲートに構成したインバータ回路を遮断したとき前記Ｎチャネルトランジスタが前記ＮＯＲゲートの出力部を接地するように構成したことを特徴とする請求項５記載のチョッパ型コンパレータ。
【請求項７】
スイッチによって入出力部を短絡するように構成した単数あるいは複数の入力段の論理ゲートと出力段の論理ゲートとを備えたチョッパ型コンパレータにおいて、
前記入力段の論理ゲート及び出力段の論理ゲートにインバータ回路を構成すると共に当該インバータ回路の接続・遮断を制御するトランジスタを備え、
前記入力段の論理ゲートに備えられたトランジスタへ動作信号を入力すると共に前記出力段の論理ゲートに備えられたトランジスタへ制御信号を入力し、
前記動作信号に基づいて動作を行わない期間は前記入力段の論理ゲートに構成したインバータ回路が遮断され、
また動作を行う期間において前記スイッチが導通され前記入力段の論理ゲートの入出力部が短絡されたとき前記制御信号に基づいて前記出力段の論理ゲートに構成したインバータ回路が遮断されるように構成したことを特徴とするチョッパ型コンパレータ。
【請求項８】
論理ゲートとしてＰチャネルトランジスタとＮチャネルトランジスタとを直列接続させたインバータを用い、当該インバータの回路接続・遮断を制御するトランジスタを前記インバータの回路に直列接続したことを特徴とする請求項７記載のチョッパ型コンパレータ。
【請求項９】
論理ゲートとして並列接続された二つのＰチャネルトランジスタ及び直列接続された二つのＮチャネルトランジスタを備えたＮＡＮＤゲートを用い、
前記ＮＡＮＤゲートにおいて一対のＰチャネルトランジスタとＮチャネルトランジスタとを用いてインバータ回路を構成し、
入力段の論理ゲートに用いたＮＡＮＤゲートの余剰のトランジスタに動作信号を入力して前記入力段のＮＡＮＤゲートに構成したインバータ回路の接続・遮断を行い、
出力段の論理ゲートに用いたＮＡＮＤゲートの余剰のトランジスタに制御信号を入力して前記出力段のＮＡＮＤゲートに構成したインバータ回路の接続・遮断を行うように構成したことを特徴とする請求項７記載のチョッパ型コンパレータ。
【請求項１０】
入力段のＮＡＮＤゲートにおいて余剰のＰチャネルトランジスタ及びＮチャネルトランジスタのゲートへ動作信号を入力し、当該動作信号に基づいて前記Ｎチャネルトランジスタが前記入力段のＮＡＮＤゲートに構成したインバータ回路を遮断したとき前記Ｐチャネルトランジスタが前記入力段のＮＡＮＤゲートの出力部へ電源電圧を印加し、
出力段のＮＡＮＤゲートにおいて余剰のＰチャネルトランジスタ及びＮチャネルトランジスタのゲートへ制御信号を入力し、当該制御信号に基づいて前記Ｎチャネルトランジスタが前記出力段のＮＡＮＤゲートに構成したインバータ回路を遮断したとき前記Ｐチャネルトランジスタが前記出力段のＮＡＮＤゲートの出力部に電源電圧を印加するように構成したことを特徴とする請求項９記載のチョッパ型コンパレータ。
【請求項１１】
論理ゲートとして直列接続された二つのＰチャネルトランジスタ及び並列接続された二つのＮチャネルトランジスタを備えたＮＯＲゲートを用い、
前記ＮＯＲゲートにおいて一対のＰチャネルトランジスタとＮチャネルトランジスタとを用いてインバータ回路を構成し、
入力段の論理ゲートに用いたＮＯＲゲートの余剰のトランジスタに動作信号を入力して前記入力段のＮＯＲゲートに構成したインバータ回路の接続・遮断を行い、
出力段の論理ゲートのＮＯＲゲートの余剰のトランジスタに制御信号を入力して前記出力段のＮＯＲゲートに構成したインバータ回路の接続・遮断を行うように構成したことを特徴とする請求項７記載のチョッパ型コンパレータ。
【請求項１２】
入力段及び出力段の各ＮＯＲゲートにおいて余剰のＰチャネルトランジスタを用いて当該ＮＯＲゲートに構成されたインバータ回路の接続・遮断を行い、前記ＮＯＲゲートにおいて余剰のＮチャネルトランジスタを用いて当該ＮＯＲゲートの出力部を接地させるように構成し、
入力段のＮＯＲゲートにおいて余剰のＰチャネルトランジスタ及びＮチャネルトランジスタのゲートへ動作信号を入力し、当該動作信号に基づいて前記Ｐチャネルトランジスタが前記入力段のＮＯＲゲートに構成したインバータ回路を遮断したとき前記Ｎチャネルトランジスタが前記入力段のＮＯＲゲートの出力部を接地し、
出力段のＮＯＲゲートにおいて余剰のＰチャネルトランジスタ及びＮチャネルトランジスタのゲートへ制御信号を入力し、当該制御信号に基づいて前記Ｐチャネルトランジスタが前記出力段のＮＯＲゲートに構成したインバータ回路を遮断したとき前記Ｎチャネルトランジスタが前記出力段のＮＯＲゲートの出力部を接地するように構成したことを特徴とする請求項１１記載のチョッパ型コンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は複数の論理ゲートによって構成され、適宜入力された電圧と参照電圧とを比較し、その比較結果を出力するチョッパ型コンパレータに関するものである。
【０００２】
【従来の技術】
従来のチョッパ型コンパレータは、入力されるアナログ入力電圧と基準入力電圧とを切り替えるスイッチと、このスイッチとコンデンサを介して接続される第一のインバータアンプと、第１のインバータアンプの出力を直接入力する第２のインバータアンプによって構成されている。また、特許文献１に開示された発明のように、第２のインバータアンプにクロック信号でゲートを制御するＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを備え、第１のインバータアンプがクロック信号に基づいて入出力間を短絡している間、第２のインバータアンプが動作しないように構成されているものがある。
【０００３】
次に、動作について説明する。
第１のインバータアンプは、クロック信号に基づいてスイッチを制御し、第１のインバータアンプの入力部と出力部とを短絡させる。このスイッチが導通されている間、第１のインバータアンプの入力部に接続されているコンデンサにはアナログ入力電圧が入力される。第１のインバータアンプの入出力部を短絡しているスイッチを開放すると、この時入力されているアナログ入力電圧と第１のインバータアンプの閾値電圧との電位差がコンデンサに保持される。
【０００４】
次に、コンデンサに基準電圧を印加させ、コンデンサを介して入力されたアナログ入力電圧と基準電圧との差を第１のインバータアンプにおいて比較させる。第１のインバータアンプは、これらの電圧の差が自らに設定された閾値電圧より高いか否かによって所定の電圧を出力する。アナログ入力電圧が基準電圧より高い場合には、例えば“ハイレベル”を示す電圧を出力し、また、アナログ入力電圧が基準電圧より低い場合には“ローレベル”を示す電圧を出力する。また、第２のインバータアンプは、第１のインバータアンプの反転出力を行う。
【０００５】
このような比較動作において、第１のインバータアンプの入出力が短絡されているとき、第２のインバータアンプに貫通電流が流れないように、当該第２のインバータアンプに回路を遮断するＮＭＯＳトランジスタを備えている。このＮＭＯＳトランジスタは、第１のインバータアンプの入出力を短絡スイッチを制御するクロックに同期して第２のインバータアンプの回路の遮断・接続を行う。
【０００６】
【特許文献１】
特開平４−１４３１２号公報（第２〜３頁、第１図〜第６図）
【０００７】
【発明が解決しようとする課題】
従来のチョッパ型コンパレータは以上のように構成されているので、第１のインバータアンプの入力、即ち入力段の論理ゲートの入力部と容量素子との間がフローティングノードとなることから、入力電圧と参照電圧の比較動作を行っていないときに貫通電流が当該入力段の論理ゲートに流れる場合がある。また、入力段の論理ゲートに構成されたインバータ回路がオート・ゼロ状態とされているとき、また入力電圧と参照電圧の比較動作を行っていないときに、第２のインバータアンプ、即ち出力段の論理ゲートに構成されたインバータ回路の閾値電圧と同等な電圧が当該出力段の論理ゲートの入力部に印加されると、出力段の論理ゲートに構成されたインバータ回路に貫通電流が流れ、無用な消費電流が増大するという課題があった。
【０００８】
この発明は、上記のような課題を解決するためになされたもので、チョッパ型コンパレータが入力電圧と参照電圧とを比較していないとき、当該チョッパ型コンパレータを構成する論理ゲートに貫通電流が流れないようにして、消費電流を抑制するチョッパ型コンパレータを得ることを目的とする。
【０００９】
またさらに、入力段の論理ゲートに構成されたインバータ回路をオート・ゼロ状態としているとき、出力段の論理ゲートに構成されたインバータ回路に貫通電流が流れないようにして効率よく消費電流を抑制するチョッパ型コンパレータを得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るチョッパ型コンパレータは、入力段の論理ゲート及び出力段の論理ゲートにインバータ回路を構成すると共に当該インバータ回路の接続・遮断を制御するトランジスタを備え、トランジスタに入力段の論理ゲート及び出力段の論理ゲートの動作を制御する動作信号を入力し、動作信号に基づいて動作を行わない期間は入力段の論理ゲート及び出力段の論理ゲートに構成したインバータ回路が遮断されるように構成したものである。
【００１１】
この発明に係るチョッパ型コンパレータは、入力段の論理ゲート及び出力段の論理ゲートにインバータ回路を構成すると共に当該インバータ回路の接続・遮断を制御するトランジスタを備え、入力段の論理ゲートに備えられたトランジスタへ動作信号を入力すると共に出力段の論理ゲートに備えられたトランジスタへ制御信号を入力し、動作信号に基づいて動作を行わない期間は入力段の論理ゲートに構成したインバータ回路が遮断され、また動作を行う期間においてスイッチが導通されて入力段の論理ゲートの入出力部が短絡されたとき制御信号に基づいて出力段の論理ゲートに構成したインバータ回路が遮断されるように構成したものである。
【００１２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１〜図４は、この発明の実施の形態１によるチョッパ型コンパレータの回路構成を示す説明図である。図１，図２に例示した実施の形態１によるチョッパ型コンパレータは、複数の論理ゲートによって構成され、例えば入力段のインバータ１と出力段のインバータ２とを備えたものである。図１，図２において、入力段のインバータ１には、例えばソースに電源電圧Ｖｄｄが供給され“ハイレベル”を表す電圧を駆動出力するＰチャネルＭＯＳ型（以下、ＰＭＯＳと記載する）トランジスタＭ１と、ソースが接地され“ローレベル”を表す電圧を駆動出力するＮチャネルＭＯＳ型（以下、ＮＭＯＳと記載する）トランジスタＭ２とを直列接続したインバータ回路が構成され、ＮＭＯＳトランジスタＭ２のソースあるいはドレインの回路接続を接続・遮断するＮＭＯＳトランジスタＭ３が当該インバータ回路に直列接続されている。
【００１３】
インバータ１の入力部には、入力電圧Ｖｉｎの入力・遮断を制御するスイッチＳＷ２と参照電圧Ｖｒｅｆの入力・遮断を制御するスイッチＳＷ３が容量素子３を介して接続される。また、フローティングノードとなる容量素子３が接続されたインバータ１の入力部と出力部とを短絡するスイッチＳＷ１が備えられている。インバータ１の出力部はインバータ２の入力部へ接続されている。
【００１４】
出力段のインバータ２には、例えばソースに電源電圧Ｖｄｄが供給されるＰＭＯＳトランジスタＭ４と、ソースが接地されるＮＭＯＳトランジスタＭ５とを直列接続したインバータ回路が構成され、ＮＭＯＳトランジスタＭ５のソースあるいはドレインの回路を接続・遮断するＮＭＯＳトランジスタＭ６が当該インバータ回路に直列接続されている。
【００１５】
図３，図４に例示した実施の形態１によるチョッパ型コンパレータは、入力前段のインバータ１１と入力後段のインバータ１２と出力段のインバータ２の三段のインバータ回路によって構成されたものである。図３，図４において、入力前段のインバータ１１には、ソースに電源電圧Ｖｄｄが供給され“ハイレベル”を表す電圧を駆動出力させるＰＭＯＳトランジスタＭ１１と、ソースが接地され“ローレベル”を表す電圧を駆動出力させるＮＭＯＳトランジスタＭ１２とを直列接続したインバータ回路が構成され、ＮＭＯＳトランジスタＭ１２のソースあるいはドレインの回路接続を接続・遮断するＮＭＯＳトランジスタＭ１３が当該インバータ回路に直列接続されている。
【００１６】
入力前段のインバータ１１の入力部には、図１，図２に示したものと同様に入力電圧Ｖｉｎの入力・遮断を制御するスイッチＳＷ２と参照電圧Ｖｒｅｆの入力・遮断を制御するスイッチＳＷ３が容量素子１３を介して接続される。また、フローティングノードとなる容量素子１３が接続されたインバータ１１の入力部と容量素子１４が接続されたインバータ１１の出力部とを短絡するスイッチＳＷ１１が備えられている。入力前段のインバータ１１の出力部と入力後段のインバータ１２の入力部は容量素子１４を介して接続されている。
【００１７】
入力後段のインバータ１２には、ソースに電源電圧Ｖｄｄが供給され“ハイレベル”を表す電圧を駆動出力させるＰＭＯＳトランジスタＭ１４と、ソースが接地され“ローレベル”を表す電圧を駆動出力させるＮＭＯＳトランジスタＭ１５とを直列接続したインバータ回路が構成され、ＮＭＯＳトランジスタＭ１５のソースあるいはドレインの回路を接続・遮断するＮＭＯＳトランジスタＭ１６が当該インバータ回路に直列接続されている。また、フローティングノードとなる容量素子１４が接続されたインバータ１２の入力部とインバータ２が接続された出力部とを短絡するスイッチＳＷ１２が備えられている。なお、前述の説明からわかるように、インバータ１２の出力部にはインバータ２の入力部が接続されている。図３に示したインバータ２は図１に示したものと同様に構成され、図４に示したインバータ２は図２に示したものと同様に構成されたものなので、ここでは説明を省略する。
【００１８】
図１，図２に示した入力段のインバータ１と出力段のインバータ２は、同様なサイズ・レイアウトで構成され、同様な値の閾値電圧が設定されたものである。また図３，図４に示した入力後段のインバータ１２と出力段のインバータ２は、同様なサイズ・レイアウトで構成され、同様な値の閾値電圧が設定されたものである。
【００１９】
図１に例示した入力段のインバータ１は、ＮＭＯＳトランジスタＭ３を介してＮＭＯＳトランジスタＭ２のソースが接地されるように構成したものである。出力段のインバータ２は、ＮＭＯＳトランジスタＭ６を介してＮＭＯＳトランジスタＭ５のソースが接地されるように構成したものである。ＮＭＯＳトランジスタＭ３，Ｍ６のゲートにはインバータ１，２の動作を制御するＰＳ信号（動作信号）が入力される。
【００２０】
図２に例示した入力段のインバータ１は、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２との間にＮＭＯＳトランジスタＭ３を挿入したもので、ＮＭＯＳトランジスタＭ３を介してＮＭＯＳトランジスタＭ２のドレインがインバータ１の出力部へ接続されるように構成したものである。出力段のインバータ２は、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５との間にＮＭＯＳトランジスタＭ６を挿入したもので、ＮＭＯＳトランジスタＭ６を介してＮＭＯＳトランジスタＭ５のドレインがインバータ２の出力部へ接続されるように構成したものである。ＮＭＯＳトランジスタＭ３，Ｍ６のゲートにはインバータ１，２の動作を制御するＰＳ信号が入力される。
【００２１】
図３に例示した入力前段のインバータ１１は、ＮＭＯＳトランジスタＭ１３を介してＮＭＯＳトランジスタＭ１２のソースが接地されるように構成したものである。入力後段のインバータ１２は、ＮＭＯＳトランジスタＭ１６を介してＮＭＯＳトランジスタＭ１５のソースが接地されるように構成したものである。なお、図３に示した出力段のインバータ２は、図１に示したインバータ２と同様な回路で、また図３のインバータ１２と同様なサイズ・レイアウトで構成されたものなので、その説明を省略する。図３に示したＮＭＯＳトランジスタＭ１３，Ｍ１６，Ｍ６のゲートにはインバータ１１，１２，２の動作を制御するＰＳ信号が入力される。
【００２２】
図４に例示した入力前段のインバータ１１は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２との間にＮＭＯＳトランジスタＭ１３を挿入したもので、ＮＭＯＳトランジスタＭ１３を介してＮＭＯＳトランジスタＭ１２のドレインがインバータ１１の出力部へ接続されるように構成したものである。入力後段のインバータ１２は、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５との間にＮＭＯＳトランジスタＭ１６を挿入したもので、ＮＭＯＳトランジスタＭ１６を介してＮＭＯＳトランジスタＭ１５のドレインがインバータ１２の出力部へ接続されるように構成したものである。なお、図４に示した出力段のインバータ２は図２に示したインバータ２と同様な回路で、また図４のインバータ１２と同様なサイズ・レイアウトで構成されたものなので、その説明を省略する。ＮＭＯＳトランジスタＭ１３，Ｍ１６，Ｍ６のゲートにはインバータ１１，１２，２の動作を制御するＰＳ信号が入力される。
【００２３】
次に、動作について説明する。
図５は、実施の形態１によるチョッパ型コンパレータの動作を示すタイミングチャートである。図５のタイミングチャートを用いて図１〜図４に示したチョッパ型コンパレータの動作を説明する。なお、図１，図２のチョッパ型コンパレータは同様な動作を行うものなので、初めに図１に示したものについて説明する。
【００２４】
ＮＭＯＳトランジスタＭ３，Ｍ６のゲートに入力されているＰＳ信号が動作期間を表す“ハイレベル”の間はＮＭＯＳトランジスタＭ３，Ｍ６のソース・ドレイン間が導通状態になり、ＮＭＯＳトランジスタＭ２，Ｍ５のソースが接地され、入力段のインバータ１及び出力段のインバータ２が動作可能になる。なお、図２に示したチョッパ型インバータ回路の動作は、ＰＳ信号が動作期間を表す“ハイレベル”のとき、ＮＭＯＳトランジスタＭ３，Ｍ６のソース・ドレイン間が導通状態となり、ＮＭＯＳトランジスタＭ２のドレインがＰＭＯＳトランジスタＭ１のドレインに接続され、ＮＭＯＳトランジスタＭ５のドレインがＰＭＯＳトランジスタＭ４のドレインに接続されて各インバータ１，２が動作可能になる。
【００２５】
スイッチＳＷ１，ＳＷ２を導通させると、入力電圧Ｖｉｎが容量素子３へ印加されると共に、インバータ１は入力部と出力部が短絡されてオート・ゼロ状態となる。インバータ１のオート・ゼロ状態は、スイッチＳＷ１が導通状態とされている間、即ち図５に示すオート・ゼロ期間において維持され、この間に入力電圧Ｖｉｎが容量素子３に印加され続ける。スイッチＳＷ２が導通状態とされている間にスイッチＳＷ１を開放させ、インバータ１のオート・ゼロ状態を終了させると、このスイッチＳＷ１が開放されたとき容量素子３に印加されていた入力電圧Ｖｉｎと、オート・ゼロ状態においてインバータ１の入力部に生じていた電圧との電位差、即ち入力電圧Ｖｉｎとインバータ１の閾値電圧との電位差が容量素子３に保持される。
【００２６】
ここで、オート・ゼロ期間が終了されたとき、容量素子３に印加されていた入力電圧Ｖｉｎをサンプリング電圧ＳＶ１あるいはサンプリング電圧ＳＶ２とする。スイッチＳＷ１を開放させ、サンプリング電圧ＳＶ１とインバータ１の閾値電圧との電位差を容量素子３に保持させた後、スイッチＳＷ２を開放させて入力電圧Ｖｉｎを遮断し、スイッチＳＷ３を導通させて容量素子３に参照電圧Ｖｒｅｆを印加して図５に示した比較期間を開始させる。
【００２７】
例えば、図５に示したようにサンプリング電圧ＳＶ１が参照電圧Ｖｒｅｆより高い場合には、スイッチＳＷ３が接続されている側の容量素子３の電極に印加される電圧が低下するので、これに伴ってインバータ１の入力部に接続されている側の容量素子３の電極も電圧が低下して、インバータ１の入力部に閾値電圧より低い電圧が印加される。閾値電圧より低い電圧がインバータ１を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のゲートに入力され、インバータ１から“ローレベル”を表す電圧が出力される。インバータ１から“ローレベル”を表す電圧を入力したインバータ２は、インバータ２において“ハイレベル”を表す電圧を出力する。
【００２８】
また、例えば図５に示したようにサンプリング電圧ＳＶ２が参照電圧Ｖｒｅｆより低い場合には、スイッチＳＷ３が接続されている側の容量素子３の電極に印加されている電圧が上昇するので、これに伴ってインバータ１の入力部に接続されている側の容量素子３の電極も電圧が上昇して、インバータ１の入力部に閾値電圧より高い電圧が印加される。閾値電圧より高い電圧がインバータ１を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のゲートに入力され、インバータ１から“ハイレベル”を表す電圧が出力される。インバータ１から“ハイレベル”を表す電圧を入力したインバータ２は、インバータ２において“ローレベル”を表す電圧を出力する。
【００２９】
インバータ１，２は、図５に示すようにＰＳ信号が動作期間を表す、例えば電源電圧Ｖｄｄと同等な電圧レベル（以下、“ハイレベル”と記載する）の間に適宜開閉されるスイッチＳＷ１，ＳＷ２，ＳＷ３によってオート・ゼロ期間及び比較期間が所定の間隔で繰り返され、オート・ゼロ期間が終了する瞬間の入力電圧Ｖｉｎをサンプリングして参照電圧Ｖｒｅｆと比較し、コンパレータとして所定の電圧を出力する。動作期間以外では例えば接地と同等な電圧レベル（以下、“ローレベル”と記載する）のＰＳ信号が入力され、ＮＭＯＳトランジスタＭ３，Ｍ６のソース・ドレイン間が遮断されてインバータ１，２が動作不可能になると共に、インバータ１は電源電圧Ｖｄｄが供給されているＰＭＯＳトランジスタＭ１からＮＭＯＳトランジスタＭ２，Ｍ３を介して接地へ貫通電流が流れない状態になり、またインバータ２も電源電圧Ｖｄｄが供給されているＰＭＯＳトランジスタＭ４からＮＭＯＳトランジスタＭ５，Ｍ６を介して接地へ貫通電流が流れない状態になる。
【００３０】
また、前述のように図１または図２に示すインバータ１とインバータ２は同様なサイズ・レイアウトで構成された回路なので、インバータ１から出力された電圧を直接インバータ２へ入力しても、インバータ２は精度よく閾値電圧に基づいた“ハイレベル”あるいは“ローレベル”を表す電圧を出力することができる。またインバータ１とインバータ２を同様なサイズ・レイアウトで構成すると、同一のＰＳ信号を用いて当該インバータ１及びインバータ２の動作を制御することができる。
【００３１】
次に、図３，図４に示すチョッパ型コンパレータの動作を説明する。図３に示したものと図４に示したものは基本的な動作が同様なので、図３に示したものについて図５のタイミングチャートを用いて説明する。なお、図３，図４に示したインバータ１１及び容量素子１３等は、図１，図２に示したインバータ１及び容量素子３と同じように動作して同様な作用効果が得られるものなので、ここではその動作説明を省略し、図３，図４に示したチョッパ型コンパレータの特徴となる動作について説明する。
【００３２】
スイッチＳＷ２を導通させると共に、スイッチＳＷ１１とスイッチＳＷ１２とを導通させ、入力前段のインバータ１１と入力後段のインバータ１２とをオート・ゼロ状態にさせる。図５に示したオート・ゼロ期間にインバータ１１及びインバータ１２のそれぞれ入出力部に生じる電圧、即ちインバータ１１に設定されている閾値電圧とインバータ１２に設定されている閾値電圧が容量素子１４に印加される。スイッチＳＷ１１，ＳＷ１２を開放させ、オート・ゼロ期間を終了させると容量素子１３には、例えばサンプリング電圧ＳＶ１あるいはサンプリング電圧ＳＶ２とインバータ１１の閾値電圧の電位差が保持され、容量素子１４にはインバータ１１の閾値電圧とインバータ１２の閾値電圧との電位差が保持される。
【００３３】
スイッチＳＷ２を開放させ、スイッチＳＷ３を導通させると容量素子１３には参照電圧Ｖｒｅｆが印加され、インバータ１１から“ハイレベル”あるいは“ローレベル”を表す電圧が出力される。容量素子１４にはインバータ１１において“ハイレベル”あるいは“ローレベル”を表す電圧が印加される。インバータ１１が“ハイレベル”を表す電圧を出力した場合には、インバータ１２の閾値電圧より高い電圧が容量素子１４を介してインバータ１２の入力部へ入力される。インバータ１１が“ローレベル”を表す電圧を出力した場合には、インバータ１２の閾値電圧より低い電圧が容量素子１４を介してインバータ１２の入力部へ入力される。
【００３４】
インバータ１２は、自らに設定された閾値電圧より高い電圧が入力されると、インバータ１２において“ローレベル”を表す電圧を出力する。また自らに設定された閾値電圧より低い電圧が入力部へ入力されると、インバータ１２において“ハイレベル”を表す電圧を出力する。
【００３５】
前述のように、入力後段のインバータ１２と同様なサイズ・レイアウトで構成された出力段のインバータ２は、インバータ１２から出力された電圧を直接入力する。インバータ１２とインバータ２は互いに閾値電圧が同様なことから、インバータ２はインバータ１２から出力された“ハイレベル”あるいは“ローレベル”を表す電圧を反転して出力する。
【００３６】
図３，図４に示したチョッパ型コンパレータは、ＰＳ信号が動作期間を表す“ハイレベル”になっている間は、ＮＭＯＳトランジスタＭ１３，Ｍ１６，Ｍ６のソース・ドレイン間が導通状態になって各インバータ１１，１２，２が動作可能になる。また、ＰＳ信号が“ローレベル”になるとＮＭＯＳトランジスタＭ１３，Ｍ１６，Ｍ６のソース・ドレイン間が遮断され、各インバータ１１，１２，２が動作不可能になると共に、インバータ１１は電源電圧Ｖｄｄが供給されているＰＭＯＳトランジスタＭ１１からＮＭＯＳトランジスタＭ１２，Ｍ１３を介して接地へ貫通電流が流れない状態になり、またインバータ１２も電源電圧Ｖｄｄが供給されているＰＭＯＳトランジスタＭ１４からＮＭＯＳトランジスタＭ１５，Ｍ１６を介して接地へ貫通電流が流れない状態になる。なお、前述の図１に示したインバータ２の動作説明と同様に、図３，図４に示した出力段のインバータ２も入力されるＰＳ信号が“ハイレベル”あるいは“ローレベル”を示すことによって動作可能あるいは不可能になり、電源電圧Ｖｄｄが供給されているＰＭＯＳトランジスタＭ４からＮＭＯＳトランジスタＭ５，Ｍ６を介して接地へ貫通電流が流れない状態になる。
【００３７】
また、図１，図２のインバータ１または図３，図４のインバータ１１，１２の入力部が、例えばＮＭＯＳトランジスタを介して接地するように構成し、動作期間は前記ＮＭＯＳトランジスタのゲートに“ローレベル”のＰＳ信号を入力させ、動作期間以外では前記ＮＭＯＳトランジスタのゲートに“ハイレベル”のＰＳ信号を入力させた場合も同様な作用効果が得られる。またさらに、インバータ１またはインバータ１１，１２の入力部にＰＭＯＳトランジスタを介して電源電圧Ｖｄｄが供給されるように構成し、動作期間中は前記ＰＭＯＳトランジスタのゲートに“ハイレベル”のＰＳ信号を入力させ、動作期間以外では前記ＰＭＯＳトランジスタのゲートに“ローレベル”のＰＳ信号を入力させるように動作させた場合も同様な作用効果が得られる。このような構成に比べて図１〜図４に示した構成は、インバータ１，１１，１２の入力部に生じる寄生容量の増加が抑制され、チョッパ型コンパレータの比較精度を向上させることができる。
【００３８】
また、図１〜図４に例示した各チョッパ型コンパレータは比較的駆動電力の大きなＮＭＯＳトランジスタを直列に接続させて構成したので、応答速度を速くすることができる。特に、図１及び図３に示したチョッパ型コンパレータは、各トランジスタ等のレイアウトを適切に回路構成すると、インバータ１，２、またインバータ１１，１２，２において生じる入出力の遅延時間を縮小することができ、速い応答が要求される用途に適している。
【００３９】
以上のように、実施の形態１によれば、チョッパ型コンパレータを構成する全てのインバータ回路をＰＳ信号によって制御し、動作期間以外は当該全インバータ回路が遮断されるようにしたので、比較動作を行わない期間にインバータの入力部へ閾値電圧と同等な電圧が入力されたとき、当該インバータに流れる貫通電流を防いでチョッパ型コンパレータの消費電流を抑制することができるという効果がある。
【００４０】
また、ＰＳ信号の制御によって動作期間以外は図１，図２のインバータ１と直接接続されたインバータ２に、あるいは図３，図４のインバータ１２と直接接続されたインバータ２に貫通電流が流れないようにしたので、入力段のインバータ１と出力段のインバータ２とを、また入力後段のインバータ１２と出力段のインバータ２とを同様なサイズ・レイアウトで構成して閾値電圧を同等に設定したときでも動作期間以外では貫通電流の発生を防ぐことができ、チョッパ型コンパレータの入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとの比較精度を向上させながら消費電流を抑制することができるという効果がある。
【００４１】
実施の形態２．
図６〜図９は、この発明の実施の形態２によるチョッパ型コンパレータの回路構成を示す説明図である。図１〜図４に示したものと同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図６，図７に例示した実施の形態２によるチョッパ型コンパレータは、複数の論理ゲートによって構成され、例えば入力段のインバータ２１と出力段のインバータ２２とを備えたものである。図６，図７において、入力段のインバータ２１には、図１，図２に示した入力段のインバータ１に備えられたＮＭＯＳトランジスタＭ３に代えて、ＰＭＯＳトランジスタＭ１のソースあるいはドレインの回路接続を導通・開放するＰＭＯＳトランジスタＭ２０を備えている。インバータ２１の入力部には、図１，図２のインバータ１と同様に容量素子３を介してスイッチＳＷ２，ＳＷ３が接続され、またインバータ２１の入力部と出力部とを短絡するスイッチＳＷ１が備えられている。
【００４２】
出力段のインバータ２２には、図１，図２に示した出力段のインバータ２に備えられたＮＭＯＳトランジスタＭ６に代えて、ＰＭＯＳトランジスタＭ４のソースあるいはドレインの回路接続を接続・遮断するＰＭＯＳトランジスタＭ２１が当該インバータ回路に直列接続されている。
【００４３】
図６，図７に例示した実施の形態２によるチョッパ型コンパレータは、入力前段のインバータ２３と入力後段のインバータ２４と出力段のインバータ２２の三段のインバータ回路によって構成されたものである。図６，図７において、入力前段のインバータ２３には、図３，図４に示した入力前段のインバータ１１に備えられたＮＭＯＳトランジスタＭ１３に代えて、ＰＭＯＳトランジスタＭ１１のソースあるいはドレインの回路接続を接続・遮断するＰＭＯＳトランジスタＭ２２が当該インバータ回路に直列接続されている。インバータ２３の入力部には、図３，図４のインバータ１１と同様に容量素子１３を介してスイッチＳＷ２，ＳＷ３が接続され、またインバータ２３の入力部と出力部を短絡するスイッチＳＷ１１が備えられている。
【００４４】
入力後段のインバータ２４には、図３，図４に示した入力後段のインバータ１２に備えられたＮＭＯＳトランジスタＭ１６に代えて、ＰＭＯＳトランジスタＭ１４のソースあるいはドレインの回路接続を接続・遮断するＰＭＯＳトランジスタＭ２３が当該インバータ回路に直列接続されている。インバータ２４の入力部には、図３，図４のインバータ１２と同様に容量素子１４を介して入力前段のインバータ２３の出力部が接続され、またインバータ２４の入力部と出力部とを短絡するスイッチＳＷ１２が備えられている。
【００４５】
なお、前述の説明からわかるように、入力後段のインバータ２４の出力部は出力段のインバータ２２の入力部と直接接続されている。図８に示したインバータ２２は図６に示したものと同様に構成され、図９に示したインバータ２２は図７に示したものと同様に構成されたものなので、ここでは説明を省略する。
【００４６】
図６，図７に示した入力段のインバータ２１と出力段のインバータ２２は、同様なサイズ・レイアウトで構成され、同様な値の閾値電圧が設定されたものである。また図８，図９に示した入力後段のインバータ２４と出力段のインバータ２２は、同様なサイズ・レイアウトで構成され、同様な値の閾値電圧が設定されたものである。
【００４７】
図６に例示した入力段のインバータ２１は、ＰＭＯＳトランジスタＭ２０を介してＰＭＯＳトランジスタＭ１のソースに電源電圧Ｖｄｄが供給されるように構成したものである。出力段のインバータ２２は、ＰＭＯＳトランジスタＭ２１を介してＰＭＯＳトランジスタＭ４のソースに電源電圧Ｖｄｄが供給されるように構成したものである。ＰＭＯＳトランジスタＭ２０，Ｍ２１のゲートにはインバータ２１，２２の動作を制御するＰＳ信号が入力される。
【００４８】
図７に例示したインバータ２１は、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２との間にＰＭＯＳトランジスタＭ２０を挿入したもので、ＰＭＯＳトランジスタＭ２０を介してＰＭＯＳトランジスタＭ１のドレインがインバータ２１の出力部へ接続されるように構成したものである。出力段のインバータ２２は、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５との間にＰＭＯＳトランジスタＭ２１を挿入したもので、ＰＭＯＳトランジスタＭ２１を介してＰＭＯＳトランジスタＭ４のドレインがインバータ２２の出力部へ接続されるように構成したものである。ＰＭＯＳトランジスタＭ２０，Ｍ２１のゲートにはインバータ２１，２２の動作を制御するＰＳ信号が入力される。
【００４９】
図８に例示した入力前段のインバータ２３は、ＰＭＯＳトランジスタＭ２２を介してＰＭＯＳトランジスタＭ１１のソースに電源電圧Ｖｄｄが供給されるように構成したものである。入力後段のインバータ２４は、ＰＭＯＳトランジスタＭ２３を介してＮＭＯＳトランジスタＭ１４のソースに電源電圧Ｖｄｄが供給されるように構成したものである。なお、図８に示した出力段のインバータ２２は、図６に示したインバータ２２と同様な回路で、また図８のインバータ２４と同様なサイズ・レイアウトで構成されたものなので、その説明を省略する。ＰＭＯＳトランジスタＭ２２，Ｍ２３，Ｍ２１のゲートにはインバータ２３，２４，２２の動作を制御するＰＳ信号が入力される。
【００５０】
図９に例示した入力前段のインバータ２３は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２との間にＰＭＯＳトランジスタＭ２２を挿入したもので、ＰＭＯＳトランジスタＭ２２を介してＰＭＯＳトランジスタＭ１１のドレインがインバータ２３の出力部へ接続されるように構成したものである。入力後段のインバータ２４は、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５との間にＰＭＯＳトランジスタＭ２３を挿入したもので、ＰＭＯＳトランジスタＭ２３を介してＰＭＯＳトランジスタＭ１４のドレインがインバータ２４の出力部へ接続されるように構成したものである。なお、図９に示す出力段のインバータ２２は、図７に示したインバータ２２と同様な回路で、また図９のインバータ２４と同様なサイズ・レイアウトで構成されたものなので、その説明を省略する。ＰＭＯＳトランジスタＭ２２，Ｍ２３，Ｍ２１のゲートにはインバータ２３，２４，２２の動作を制御するＰＳ信号が入力される。
【００５１】
次に、動作について説明する。
図１０は、実施の形態２によるチョッパ型コンパレータの動作を示すタイミングチャートである。図６〜図９に示すチョッパ型コンパレータの動作を、図１０を用いて説明する。図５に示したタイミングチャートでは、ＰＳ信号が“ハイレベル”を表す間が動作期間であったが、図１０に示したＰＳ信号は“ローレベル”を表す間が動作期間である。即ち、図６〜図９に示した実施の形態２によるチョッパ型コンパレータは、“ローレベル”のＰＳ信号が入力されているとき動作可能となるもので、この動作期間内に含まれるオート・ゼロ期間や比較期間に行われる各動作は図１〜図４に示したチョッパ型コンパレータと同様である。ここでは図１〜図４に示したチョッパ型コンパレータと同様な動作の説明を省略し、実施の形態２によるチョッパ型コンパレータの特徴となる動作を説明する。
【００５２】
図６に示したＰＭＯＳトランジスタＭ２０，Ｍ２１は、図１０に示したように、“ローレベル”を表すＰＳ信号がゲートに入力されるとソース・ドレイン間が導通状態になり、ＰＭＯＳトランジスタＭ２０はＰＭＯＳトランジスタＭ１に電源電圧Ｖｄｄを供給し、また、ＰＭＯＳトランジスタＭ２１はＰＭＯＳトランジスタＭ４に電源電圧Ｖｄｄを供給する。動作期間が終了してＰＳ信号が“ハイレベル”になり、このＰＳ信号がＰＭＯＳトランジスタＭ２０，Ｍ２１のゲートへ入力されると、ＰＭＯＳトランジスタＭ２０，Ｍ２１のソース・ドレイン間が遮断状態になり、インバータ２１，２２は動作不可能になる。
【００５３】
図８に示したＰＭＯＳトランジスタＭ２２，Ｍ２３，Ｍ２１も、“ローレベル”のＰＳ信号がゲートに入力されるとソース・ドレイン間が導通状態になり、ＰＭＯＳトランジスタＭ２２はＰＭＯＳトランジスタＭ１１へ、ＰＭＯＳトランジスタＭ２３はＰＭＯＳトランジスタＭ１４へ、ＰＭＯＳトランジスタＭ２１はＰＭＯＳトランジスタＭ４へそれぞれ電源電圧Ｖｄｄを供給する。ＰＳ信号が“ハイレベル”になると、ＰＭＯＳトランジスタＭ２２，Ｍ２３，Ｍ２１のソース・ドレイン間が遮断状態になり、インバータ２３，２４，２２が動作不可能になる。
【００５４】
図７に示したＰＭＯＳトランジスタＭ２０，Ｍ２１は、“ローレベル”のＰＳ信号がゲートへ入力されるとソース・ドレイン間が導通状態になり、例えばＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とを直列接続して構成させたインバータ２１の回路において、ＰＭＯＳトランジスタＭ１がインバータ２１の出力部へ接続され、また、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５とを直列接続して構成させたインバータ２２の回路においてＰＭＯＳトランジスタＭ４がインバータ２２の出力部へ接続される。ＰＳ信号が“ハイレベル”になると、ＰＭＯＳトランジスタＭ２０，Ｍ２１のソース・ドレイン間が遮断状態になり、インバータ２１，２２が動作不可能になる。
【００５５】
図９に示したＰＭＯＳトランジスタＭ２２，Ｍ２３，Ｍ２１も、“ローレベル”のＰＳ信号がゲートへ入力されるとソース・ドレイン間が導通状態になり、ＰＭＯＳトランジスタＭ２２はＰＭＯＳトランジスタＭ１１をインバータ２３の出力部へ接続し、ＰＭＯＳトランジスタＭ２３はＰＭＯＳトランジスタＭ１４をインバータ２４の出力部へ接続し、ＰＭＯＳトランジスタＭ２１はＰＭＯＳトランジスタＭ４をインバータ２２の出力部へ接続する。ＰＳ信号が“ハイレベル”になると、ＰＭＯＳトランジスタＭ２２，Ｍ２３，Ｍ２１のソース・ドレイン間が遮断状態になり、インバータ２３，２４，２２が動作不可能になる。
【００５６】
図６，図７に示した入力段のインバータ２１と出力段のインバータ２２とを、また図８，図９に示した入力後段のインバータ２４と出力段のインバータ２２とを同様なサイズ・レイアウトで構成することによって、図６，図７のインバータ２１とインバータ２２の閾値電圧が、また図８，図９のインバータ２４とインバータ２２の閾値電圧が同様な値になることから、正確な比較結果を出力することができると共に、同一のＰＳ信号を用いて複数のインバータの動作期間を制御することができる。
【００５７】
また、図６〜図９に例示した各チョッパ型コンパレータは比較的駆動電力が小さなＰＭＯＳトランジスタを直列に接続させて構成したので、動作時の消費電流を抑制することができ、特に図６，図８に示したチョッパ型コンパレータは各トランジスタ等のレイアウトを適切に回路構成すると、図６のインバータ２１，２２、また図８のインバータ２３，２４，２２において生じる入出力の遅延時間を縮小することができ、消費電流を抑えながら速い応答速度が要求される用途に適している。
【００５８】
以上のように、実施の形態２によれば、ＰＳ信号が動作期間以外を示すときはチョッパ型コンパレータを構成する全インバータ回路が遮断されるようにしたので、比較動作を行わない期間にインバータの入力部へ閾値電圧と同等な電圧が入力されたとき、当該インバータに流れる貫通電流を防いでチョッパ型コンパレータの消費電流を抑制することができるという効果がある。
【００５９】
また、ＰＳ信号の制御によって動作期間以外は図６，図７のインバータ２１と直接接続されたインバータ２２に、あるいは図８，図９のインバータ２４と直接接続されたインバータ２２に貫通電流が流れないようにしたので、入力段のインバータ２１と出力段のインバータ２２とを、また入力後段のインバータ２４と出力段のインバータ２２とを同様なサイズ・レイアウトで構成して閾値電圧を同等に設定したときでも動作期間以外では貫通電流の発生を防ぐことができ、チョッパ型コンパレータの入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとの比較精度を向上させると共に消費電流を抑制することができるという効果がある。
【００６０】
また、図６，図７に示したＰＭＯＳトランジスタＭ２０，Ｍ２１、また図８，図９に示したＰＭＯＳトランジスタＭ２２，Ｍ２３，Ｍ２１によって、電源電圧Ｖｄｄが供給されるＰＭＯＳトランジスタＭ１，Ｍ４，Ｍ１１，Ｍ１４のソースあるいはドレインの回路接続を接続・遮断するように構成したので、各インバータ２１，２２，２３，２４の閾値電圧を低い値に設定することができ、さらに各インバータ２１，２３，２４をオート・ゼロ状態とする、例えばＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタのみで構成したスイッチＳＷ１，ＳＷ１１，ＳＷ１２の導通・開放動作を抵抗が小さい電圧領域で行うことができ、これらスイッチＳＷ１，ＳＷ１１，ＳＷ１２のサイズ・レイアウトを小さくすることができるという効果がある。
【００６１】
実施の形態３．
図１１〜図１４は、この発明の実施の形態３によるチョッパ型コンパレータの回路構成を示す説明図である。図１〜図４または図６〜図９に示したチョッパ型コンパレータと同一あるいは相当する部分に同じ符号を付し、その説明を省略する。
【００６２】
実施の形態３によるチョッパ型コンパレータは、当該チョッパ型コンパレータを構成する論理ゲートとしてＮＡＮＤゲートを用いたものである。図１１，図１２において、ＮＡＮＤゲート３１は図１，図２に示したインバータ１に相当し、ＮＡＮＤゲート３２はインバータ２に相当するものである。図１３，図１４において、ＮＡＮＤゲート３３は図３，図４に示したインバータ１１に相当し、ＮＡＮＤゲート３４はインバータ１２に相当するものである。
【００６３】
図１１〜図１４に示したＮＡＮＤゲート３１〜３４は、並列接続された二つのＰＭＯＳトランジスタＭ３１，Ｍ３２と、直列接続された二つのＮＭＯＳトランジスタＭ３３，Ｍ３４から成る。並列接続されたＰＭＯＳトランジスタＭ３１，Ｍ３２には電源電圧Ｖｄｄが供給され、ＮＭＯＳトランジスタＭ３３に直列接続されたＮＭＯＳトランジスタＭ３４は接地されている。ＰＭＯＳトランジスタＭ３１，Ｍ３２とＮＭＯＳトランジスタＭ３３とを接続させた部分が各ＮＡＮＤゲート３１〜３４の出力部である。
【００６４】
図１１のＮＡＮＤゲート３１は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３３のゲートを容量素子３の一端へ接続して、直列接続されたＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３３によってインバータ回路を構成し、またＰＭＯＳトランジスタＭ３２のゲート及びＮＭＯＳトランジスタＭ３４のゲートへＰＳ信号が入力されるように構成したものである。図１１のＮＡＮＤゲート３２は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３３のゲートを入力段のＮＡＮＤゲート３１の出力部へ接続して、直列接続されたＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３３によってインバータ回路を構成し、またＰＭＯＳトランジスタＭ３２のゲート及びＮＭＯＳトランジスタＭ３４のゲートへＰＳ信号が入力されるように構成したものである。
【００６５】
図１２のＮＡＮＤゲート３１は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３４のゲートを容量素子３の一端へ接続して、直列接続されたＰＭＯＳトランジスタＭ３１とＰＭＯＳトランジスタＭ３４によってインバータ回路を構成し、またＰＭＯＳトランジスタＭ３２のゲート及びＮＭＯＳトランジスタＭ３３のゲートへＰＳ信号が入力されるように構成したものである。図１２のＮＡＮＤゲート３２は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３４のゲートを入力段のＮＡＮＤゲート３１の出力部へ接続して、直列接続されたＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３４によってインバータ回路を構成し、またＰＭＯＳトランジスタＭ３２のゲート及びＮＭＯＳトランジスタＭ３３のゲートへＰＳ信号が入力されるように構成したものである。
【００６６】
図１３のＮＡＮＤゲート３３は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３３のゲートを容量素子１３の一端へ接続して、直列接続されたＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３３によってインバータ回路を構成し、またＰＭＯＳトランジスタＭ３２のゲート及びＮＭＯＳトランジスタＭ３４のゲートへＰＳ信号が入力されるように構成したものである。図１３のＮＡＮＤゲート３４は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３３のゲートを容量素子１４の一端へ接続したもので、その他は図１３のＮＡＮＤゲート３３と同様に構成したものである。図１３のＮＡＮＤゲート３２は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３３のゲートを入力後段のＮＡＮＤゲート３４の出力部へ接続したもので、その他は図１１のＮＡＮＤゲート３２と同様に構成したものである。
【００６７】
図１４のＮＡＮＤゲート３３は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３４のゲートを容量素子１３の一端へ接続して、直列接続されたＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３４によってインバータ回路を構成し、またＰＭＯＳトランジスタＭ３２のゲート及びＮＭＯＳトランジスタＭ３３のゲートへＰＳ信号が入力されるように構成したものである。図１４のＮＡＮＤゲート３４は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３４のゲートを容量素子１４の一端へ接続したもので、その他は図１４のＮＡＮＤゲート３３と同様に構成したものである。図１４のＮＡＮＤゲート３２は、ＰＭＯＳトランジスタＭ３１のゲート及びＮＭＯＳトランジスタＭ３４のゲートを入力後段のＮＡＮＤゲート３４の出力部へ接続したもので、その他は図１２のＮＡＮＤゲート３２と同様に構成したものである。
【００６８】
また、図１１，図１２に示した入力段のＮＡＮＤゲート３１と出力段のＮＡＮＤゲート３２とを同様なサイズ・レイアウトで構成して各ＮＡＮＤゲート３１，３２に構成されるインバータ回路の閾値電圧を同様な値に設定し、同じく図１３，図１４に示した入力後段のＮＡＮＤゲート３４と出力段のＮＡＮＤゲート３２とを同様なサイズ・レイアウトで構成して各ＮＡＮＤゲート３４，３２に構成されるインバータ回路の閾値電圧を同様な値に設定する。
【００６９】
次に、動作について説明する。
図１１，図１２に示したチョッパ型コンパレータは図１，図２に示したものと同様に動作するもので、図１３，図１４に示したチョッパ型コンパレータは図３，図４に示したものと同様に動作するものである。即ち、図１１〜図１４に例示したチョッパ型コンパレータは、図５のタイミングチャートに示した各スイッチＳＷ１，ＳＷ１１，ＳＷ１２，ＳＷ２，ＳＷ３によって制御されるオート・ゼロ期間や比較期間において、実施の形態１によるチョッパ型コンパレータと同様に動作する。ここでは図５を用いて説明した図１〜図４に示したチョッパ型コンパレータと同様な動作について説明を省略し、図１１〜図１４に示したチョッパ型コンパレータの特徴となる動作を説明する。
【００７０】
図１１〜図１４に示した各ＮＡＮＤゲート３１〜３４は、動作期間を表す“ハイレベル”のＰＳ信号が入力されると、図１１，図１３に示したものではＰＭＯＳトランジスタＭ３２が遮断状態になり、ＮＭＯＳトランジスタＭ３４が導通状態になる。また図１２，図１４に示したものではＰＭＯＳトランジスタＭ３２が遮断状態になり、ＮＭＯＳトランジスタＭ３３が導通状態になる。すると図１１，図１３に示した各ＮＡＮＤゲート３１〜３４においてＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３３を直列接続させたインバータ回路が構成され、また図１２，図１４に示した各ＮＡＮＤゲート３１〜３４においてＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３４を直列接続させたインバータ回路が構成される。このように、各ＮＡＮＤゲート３１〜３４に構成されたインバータ回路は、実施の形態１で説明した各インバータ１，２，１１，１２と同様に動作し、それぞれのインバータ回路に設定された閾値電圧に基づいて“ハイレベル”を表す電圧、あるいは“ローレベル”を表す電圧を出力する。
【００７１】
また、動作期間ではないときを表す“ローレベル”のＰＳ信号が入力されると、図１１，図１３に示したものではＰＭＯＳトランジスタＭ３２が導通状態になり、ＮＭＯＳトランジスタＭ３４が遮断状態になる。また図１２，図１４に示したものではＰＭＯＳトランジスタＭ３２が導通状態になり、ＮＭＯＳトランジスタＭ３３が遮断状態になる。すると、前述のインバータ回路は接地等の回路接続が断たれて動作不可能になると共に、当該インバータ回路を構成するＰＭＯＳトランジスタＭ３１のソース・ドレイン間がＰＭＯＳトランジスタＭ３２によって短絡される。即ち、導通状態に成ったＰＭＯＳトランジスタＭ３２によってＮＡＮＤゲート３１〜３４の出力部に電源電圧Ｖｄｄが供給される。
【００７２】
図１１〜図１４に示した各ＮＡＮＤゲート３１〜３４は、“ローレベル”のＰＳ信号が入力されたとき、電源電圧Ｖｄｄと同等な“ハイレベル”を表す電圧を出力する。即ち、実施の形態３によるチョッパ型コンパレータは、動作期間以外のときに“ハイレベル”を表す電圧で出力部がクランプされる。また、ＰＳ信号が“ローレベル”のときには、図１１，図１３に示したものではＮＭＯＳトランジスタＭ３３の接地が断たれ、図１２，図１４に示したものではＮＭＯＳトランジスタＭ３４とＰＭＯＳトランジスタＭ３１との回路接続が断たれることから、各ＮＡＮＤゲート３１〜３４に構成されたインバータ回路は電源電圧Ｖｄｄが供給される部位から接地へ流れる貫通電流を防ぐことができる。
【００７３】
なお、図１１〜図１４に例示したチョッパ型コンパレータは、当該チョッパ型コンパレータを構成する全ての論理ゲートにＮＡＮＤゲートを使用しているが、実施の形態３によるチョッパ型コンパレータは同様な作用効果が得られるインバータ回路が構成された論理ゲートと図１１〜図１４に示したいずれかのＮＡＮＤゲートとを組み合わせて構成してもよく、全ての論理ゲートにＮＡＮＤゲートを用いた構成に限定されない。また特に、図１１及び図１３に示したチョッパ型コンパレータは、各トランジスタ等のレイアウトを適切に回路構成すると、インバータ３１，３２、またインバータ３３，３４，３２において生じる入出力の遅延時間を縮小することができ、速い応答が要求される用途に適している。
【００７４】
以上のように、実施の形態３によれば、各ＮＡＮＤゲート３１〜３４を構成する一対のＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３３とを、あるいはＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３４とを用いてインバータ回路を構成させ、余剰のＮＭＯＳトランジスタＭ３４あるいはＮＭＯＳトランジスタＭ３３を用いて動作期間中はインバータ回路が動作するように制御し、動作期間以外ではインバータ回路が遮断され、ＰＭＯＳトランジスタＭ３２を用いてインバータ回路の出力電圧を“ハイレベル”にクランプするように構成したので、動作期間以外ではＮＡＮＤゲート３１〜３４に構成されたインバータ回路に貫通電流が流れないようにすることができ、チョッパ型コンパレータの消費電流を抑制することができるという効果がある。
【００７５】
また、図１１，図１２に示す入力段のインバータ３１と出力段のインバータ３２とを同様に構成して閾値電圧を同等に設定したとき、ＰＳ信号の制御によって動作期間以外ではインバータ３１と直接接続されたインバータ３２に貫通電流が流れないようにすることができ、また図１３，図１４に示す入力後段のインバータ３４と出力段のインバータ３２とを同様なサイズ・レイアウトで構成して閾値電圧を同等に設定したときも、ＰＳ信号の制御によって動作期間以外ではインバータ３４と直接接続されたインバータ３２に貫通電流が流れないようにすることができ、チョッパ型コンパレータの入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとの比較精度を向上させると共に消費電流を抑制することができるという効果がある。
【００７６】
また、図１１，図１２に示したＮＡＮＤゲート３１、また図１３，図１４に示したＮＡＮＤゲート３４にインバータ回路を構成させ、ＰＳ信号が動作期間以外を示しているとき、ＮＡＮＤゲート３１、またＮＡＮＤゲート３４の出力部が“ハイレベル”にクランプされるようにしたので、出力段の論理ゲートとして図１１〜図１４に示したＮＡＮＤゲート３２に代えて、一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列接続させたインバータを備えたときでも、動作期間以外は出力段のインバータに“ハイレベル”を表す電圧が入力されるため、当該出力段のインバータの出力を安定させることができ、また当該出力段のインバータに貫通電流が流れることを防ぐことができるという効果がある。
【００７７】
また、論理ゲートとしてＮＡＮＤゲートを使用したので、比較的駆動能力の小さいＰＭＯＳトランジスタが並列接続され、また駆動能力が大きいＮＭＯＳトランジスタが直列接続されていることから当該チョッパ型コンパレータの入出力間の遅延時間が短くなり、速い応答速度が得られるという効果がある。
【００７８】
実施の形態４．
図１５〜図１８は、この発明の実施の形態４によるチョッパ型コンパレータの回路構成を示す説明図である。図１〜図４，図６〜図９，図１１〜図１４に示したチョッパ型コンパレータと同様あるいは相当する部分に同じ符号を付し、その説明を省略する。
【００７９】
実施の形態４によるチョッパ型コンパレータは、当該チョッパ型コンパレータを構成する論理ゲートとしてＮＯＲゲートを用いたものである。入力段のＮＯＲゲート４１は図６，図７に示したインバータ２１に相当するもので、出力段のＮＯＲゲート４２はインバータ２２に相当するものである。入力前段のＮＯＲゲート４３は図８，図９に示したインバータ２３に相当するもので、入力後段のＮＯＲゲート４４はインバータ２４に相当するものである。
【００８０】
図１５〜図１８に示したＮＯＲゲート４１〜４４は、いずれも直列接続された二つのＰＭＯＳトランジスタＭ４１，Ｍ４２と、並列接続された二つのＮＭＯＳトランジスタＭ４３，Ｍ４４からなる。ＰＭＯＳトランジスタＭ４２と直列接続されたＰＭＯＳトランジスタＭ４１には電源電圧Ｖｄｄが供給され、並列接続されたＮＭＯＳトランジスタＭ４３，Ｍ４４は接地されている。ＰＭＯＳトランジスタＭ４２とＮＭＯＳトランジスタＭ４３，Ｍ４４とを接続させた部分が各ＮＯＲゲート４１〜４４の出力部である。
【００８１】
図１５に示したＮＯＲゲート４１は、ＰＭＯＳトランジスタＭ４２のゲート及びＮＭＯＳトランジスタＭ４４のゲートを容量素子３の一端へ接続し、ＰＭＯＳトランジスタＭ４１のゲート及びＮＭＯＳトランジスタＭ４３のゲートへＰＳ信号が入力されるように構成したものである。ＮＯＲゲート４２は、ＰＭＯＳトランジスタＭ４１のゲート及びＮＭＯＳトランジスタＭ４２のゲートをＮＯＲゲート４１の出力部へ接続し、ＰＭＯＳトランジスタＭ４１のゲート及びＮＭＯＳトランジスタＭ４３のゲートへＰＳ信号が入力されるように構成したものである。
【００８２】
図１６に示したＮＯＲゲート４１は、ＰＭＯＳトランジスタＭ４１のゲート及びＮＭＯＳトランジスタＭ４４のゲートを容量素子３の一端へ接続し、ＰＭＯＳトランジスタＭ４２のゲート及びＮＭＯＳトランジスタＭ４３のゲートへＰＳ信号が入力されるように構成したものである。ＮＯＲゲート４２は、ＰＭＯＳトランジスタＭ４１のゲート及びＮＭＯＳトランジスタＭ４４のゲートをＮＯＲゲート４１の出力部へ接続し、ＰＭＯＳトランジスタＭ４２のゲート及びＮＭＯＳトランジスタＭ４３のゲートへＰＳ信号が入力されるように構成したものである。
【００８３】
図１７に示したＮＯＲゲート４３は、ＰＭＯＳトランジスタＭ４２のゲート及びＮＭＯＳトランジスタＭ４４のゲートを容量素子１３の一端へ接続し、ＰＭＯＳトランジスタＭ４１のゲート及びＮＭＯＳトランジスタＭ４３のゲートへＰＳ信号が入力されるように構成したものである。ＮＯＲゲート４４は、ＰＭＯＳトランジスタＭ４２のゲート及びＮＭＯＳトランジスタＭ４４のゲートを容量素子１４の一端へ接続したもので、その他はＮＯＲゲート４３と同様に構成したものである。図１７に示したＮＯＲゲート４２は、ＰＭＯＳトランジスタＭ４２のゲート及びＮＭＯＳトランジスタＭ４４のゲートを入力後段のＮＯＲゲート４４の出力部へ接続したもので、その他は図１５に示したＮＯＲゲート４１と同様に構成したものである。
【００８４】
図１８に示したＮＯＲゲート４３は、ＰＭＯＳトランジスタＭ４１のゲート及びＮＭＯＳトランジスタＭ４４のゲートを容量素子１３の一端へ接続し、ＰＭＯＳトランジスタＭ４２のゲート及びＮＭＯＳトランジスタＭ４３のゲートへＰＳ信号が入力されるように構成したものである。ＮＯＲゲート４４は、ＰＭＯＳトランジスタＭ４１のゲート及びＮＭＯＳトランジスタＭ４４のゲートを容量素子１４の一端へ接続したもので、その他はＮＯＲゲート４３と同様に構成したものである。図１８に示したＮＯＲゲート４２は、ＰＭＯＳトランジスタＭ４１のゲート及びＮＭＯＳトランジスタＭ４４のゲートを入力後段のＮＯＲゲート４４の出力部へ接続したもので、その他は図１６に示したＮＯＲゲート４２と同様に構成したものである。
【００８５】
また、図１５，図１６に示した入力段のＮＯＲゲート４１と出力段のＮＯＲゲート４２とを同様なサイズ・レイアウトで構成して、各ＮＯＲゲート４１，４２に構成されるインバータ回路の閾値電圧が同様な値となるように設定し、同じく図１７，図１８に示した入力後段のＮＯＲゲート４４と出力段のＮＯＲゲート４２とを同様なサイズ・レイアウトで構成して、各ＮＯＲゲート４４，４２に構成されるインバータ回路の閾値電圧が同様な値となるように設定する。
【００８６】
次に、動作について説明する。
図１５，図１６に示したチョッパ型コンパレータは図６，図７に示したものと同様に動作し、図１７，図１８に示したチョッパ型コンパレータは図８，図９に示したものと同様に動作する。即ち、図１５〜図１８に例示したチョッパ型コンパレータは、図１０のタイミングチャートに示した動作期間内のオート・ゼロ期間や比較期間において、実施の形態２によるチョッパ型コンパレータと同様に各スイッチＳＷ１，ＳＷ１１，ＳＷ１２，ＳＷ２，ＳＷ３が導通・開放される。ここでは図６〜図９に示したチョッパ型コンパレータと同様な動作説明を省略し、図１５〜図１８に示したチョッパ型コンパレータの特徴となる動作を説明する。
【００８７】
図１５〜図１８に示した各ＮＯＲゲート４１〜４４は、動作期間を示す“ローレベル”のＰＳ信号が入力されると、図１５，図１７に示したものではＰＭＯＳトランジスタＭ４１が導通状態になり、ＮＭＯＳトランジスタＭ４３が遮断状態になる。また図１６，図１８に示したものではＰＭＯＳトランジスタＭ４２が導通状態になり、ＮＭＯＳトランジスタＭ４３が遮断状態になる。
【００８８】
すると、図１５，図１７に示した各ＮＯＲゲート４１〜４４において、ＰＭＯＳトランジスタＭ４２とＮＭＯＳトランジスタＭ４４とを直列接続させたインバータ回路が構成される。また図１６，図１８に示した各ＮＯＲゲート４１〜４４において、ＰＭＯＳトランジスタＭ４１とＮＭＯＳトランジスタＭ４４とを直列接続させたインバータ回路が構成される。各ＮＯＲゲート４１〜４４に構成されたインバータ回路は、実施の形態２で説明した各インバータ２１〜２４と同様に動作し、それぞれ設定された閾値電圧に基づいて“ハイレベル”を表す電圧、あるいは“ローレベル”を表す電圧を出力する。
【００８９】
また、図１５〜図１８に示した各ＮＯＲゲート４１〜４４は、動作期間以外を示す“ハイレベル”のＰＳ信号が入力されると、図１５，図１７に示したものではＰＭＯＳトランジスタＭ４１が遮断状態になり、ＮＭＯＳトランジスタＭ４３が導通状態になる。また図１６，図１８に示したものではＰＭＯＳトランジスタＭ４２が遮断状態になり、ＮＭＯＳトランジスタＭ４３が導通状態になる。
【００９０】
すると、図１５，図１７に示したＮＯＲゲート４１〜４４のインバータ回路は、ＰＭＯＳトランジスタＭ４２へ供給される電源電圧Ｖｄｄが断たれて動作不可能になると共に、当該インバータ回路を構成するＮＭＯＳトランジスタＭ４４のソース・ドレイン間がＮＭＯＳトランジスタＭ４３によって短絡される。即ち、導通状態になったＮＭＯＳトランジスタＭ４３を介してＮＯＲゲート４１〜４４の出力部が接地される。また、図１６，図１８に示したＮＯＲゲート４１〜４４のインバータ回路は、ＰＭＯＳトランジスタＭ４１とＮＭＯＳトランジスタＭ４４との接続が断たれて動作不可能になり、ＮＭＯＳトランジスタＭ４４のソース・ドレイン間がＮＭＯＳトランジスタＭ４３によって短絡され、ＮＯＲゲート４１〜４４の出力部が接地される。
【００９１】
図１５〜図１８に示した各ＮＯＲゲート４１〜４４は、動作期間以外を示す“ハイレベル”のＰＳ信号が入力されると、ＧＮＤレベルと同等な“ローレベル”を表す電圧を出力する。即ち、実施の形態４によるチョッパ型コンパレータは、動作期間以外では、出力部が“ローレベル”にクランプされる。また、動作期間以外では、前述のように図１５，図１７に示したものはＰＭＯＳトランジスタＭ４２への電源電圧Ｖｄｄの供給が断たれ、図１６，図１８に示したものはＰＭＯＳトランジスタＭ４１と当該ＮＯＲゲートの出力部との接続が断たれることから、各ＮＯＲゲート４１〜４４に構成されたインバータ回路には貫通電流が流れない。
【００９２】
図１５〜図１８に例示した各チョッパ型コンパレータは比較的駆動電力が小さなＰＭＯＳトランジスタが直列に接続されているＮＯＲゲートを用いて構成したので、動作時の消費電流を抑制することができ、特に図１５，図１７に示したチョッパ型コンパレータは各トランジスタ等のレイアウトを適切に回路構成すると、図１５のインバータ４１，４２、また図１７のインバータ４３，４４，４２において生じる入出力の遅延時間を縮小することができ、消費電流を抑えながら速い応答速度が要求される用途に適している。
【００９３】
なお、図１５〜図１８に例示したチョッパ型コンパレータは、当該チョッパ型コンパレータを構成する論理ゲートにＮＯＲゲートを使用しているが、実施の形態４によるチョッパ型コンパレータは、全ての論理ゲートにＮＯＲゲートを用いる構成に限定されない。
【００９４】
以上のように、実施の形態４によれば、各ＮＯＲゲート４１〜４４を構成する一対のＰＭＯＳトランジスタＭ４２とＮＭＯＳトランジスタＭ４４とを、あるいはＰＭＯＳトランジスタＭ４１とＮＭＯＳトランジスタＭ４４とを用いてインバータ回路を構成させ、他のＰＭＯＳトランジスタＭ４１あるいはＰＭＯＳトランジスタＭ４２を用いて動作期間中はインバータ回路に電源電圧Ｖｄｄが供給されるように制御し、動作期間以外でインバータ回路への電源電圧Ｖｄｄの供給が遮断されたときに他のＮＭＯＳトランジスタＭ４３を用いてインバータ回路の出力を“ローレベル”にクランプするように構成したので、動作期間以外ではＮＯＲゲート４１〜４４に構成されたインバータ回路に貫通電流が流れないようにすることができ、チョッパ型コンパレータの消費電流を抑制することができるという効果がある。
【００９５】
また、図１５，図１６に示す入力段のＮＯＲゲート４１と出力段のＮＯＲゲート４２とを、また図１７，図１８に示す入力後段のＮＯＲゲート４４と出力段のＮＯＲゲート４２とを同様なサイズ・レイアウトで構成して閾値電圧が同様な値となるように設定したとき、ＰＳ信号の制御により動作期間以外ではＮＯＲゲート４１と直接接続されたＮＯＲゲート４２のインバータ回路に、またＮＯＲゲート４４と直接接続されたＮＯＲゲート４２のインバータ回路に貫通電流が流れないようにすることができ、チョッパ型コンパレータの入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとの比較精度を向上させると共に消費電流を抑制することができるという効果がある。
【００９６】
また、図１５，図１６に示した入力段のＮＯＲゲート４１、また図１７，図１８に示した入力後段のＮＯＲゲート４４を用いてインバータ回路を構成させ、ＮＯＲゲート４１，４４へ入力されたＰＳ信号が動作期間以外を示しているとき、ＮＯＲゲート４１，４４の出力部が“ローレベル”にクランプされるようにしたので、出力段の論理ゲートとして図１５〜図１８に示したＮＯＲゲート４２に代えて、一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列接続させたインバータを備えたときでも、動作期間以外では出力段のインバータに“ローレベル”を表す電圧が入力され、当該出力段のインバータの出力を安定させることができ、また出力段のインバータに流れる貫通電流を防ぐことができるという効果がある。
【００９７】
また、論理ゲートとしてＰＭＯＳトランジスタＭ４１とＰＭＯＳトランジスタＭ４２が直列接続されているＮＯＲゲートを使用したので、図１５〜図１８に示したＰＭＯＳトランジスタＭ４１を用いてインバータ回路を構成するＰＭＯＳトランジスタＭ４２へ供給される電源電圧Ｖｄｄを導通・開放するように構成することができ、このことから各ＮＯＲゲートに構成されたインバータ回路の閾値電圧を低い値に設定することが可能になり、例えばＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタのみで構成されたスイッチＳＷ１，ＳＷ１１，ＳＷ１２の導通・開放動作を抵抗が小さい電圧領域で行わせることが可能になって、これらスイッチＳＷ１，ＳＷ１１，ＳＷ１２のサイズ・レイアウトを小さくすることができるという効果がある。
【００９８】
実施の形態５．
図１９〜図２２は、この発明の実施の形態５によるチョッパ型コンパレータの回路構成を示す説明図である。図１〜図４に示したものと同様あるいは相当する部分に同じ符号を付し、その説明を省略する。
【００９９】
実施の形態５によるチョッパ型コンパレータは、ＣＮＴ信号を用いて出力段の論理ゲートの動作を制御するもので、ここでは出力段の論理ゲートとして例えばインバータ２を用いたものを説明する。なお、図１〜図４に示したものと同様に構成された部分の説明を省略し、実施の形態５によるチョッパ型コンパレータの特徴となる部分の構成を説明する。
【０１００】
図１９に示したインバータ２は、図１のインバータ２のＮＭＯＳトランジスタＭ６のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。また、図２０に示したインバータ２は、図２のインバータ２のＮＭＯＳトランジスタＭ６のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。同様に、図２１のインバータ２は図３のインバータ２のＮＭＯＳトランジスタＭ６のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したもので、図２２のインバータ２は図４のインバータ２のＮＭＯＳトランジスタＭ６のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。
【０１０１】
図２１，図２２において、インバータ５０は、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２とを直列に接続したもので、ＰＭＯＳトランジスタＭ５１及びＮＭＯＳトランジスタＭ５２のゲートは容量素子１３の一端及びスイッチＳＷ１１の一端に接続され、この部分がインバータ５０の入力部を成す。ＰＭＯＳトランジスタＭ５１及びＮＭＯＳトランジスタＭ５２のドレインはスイッチＳＷ１１の他端に接続され、この部分がインバータ５０の出力部を成す。ＰＭＯＳトランジスタＭ５１のソースには電源電圧Ｖｄｄが供給され、またＮＭＯＳトランジスタＭ５２のソースが接地されてインバータ回路が構成されている。
【０１０２】
また、図１９，図２０に示した入力段のインバータ１及び出力段のインバータ２に設定される閾値電圧が同様な値となるように当該インバータ１，２を同様なサイズ・レイアウトで構成し、また図２１，図２２に示した入力後段のインバータ１２及び出力段のインバータ２に設定される閾値電圧が同様な値となるように当該インバータ１２，２を同様なサイズ・レイアウトで構成する。
【０１０３】
次に、動作について説明する。
図２３は、実施の形態５によるチョッパ型コンパレータの動作を示すタイミングチャートである。図１９，図２０に示したチョッパ型コンパレータは図１，図２に示したものと同様に動作し、図２１，図２２に示したチョッパ型コンパレータは図３，図４に示したものと同様に動作する。即ち、図１９〜図２２に例示したチョッパ型コンパレータは、図２３のタイミングチャートに示した動作期間内のオート・ゼロ期間や比較期間において、実施の形態１によるチョッパ型コンパレータと同様に各スイッチＳＷ１，ＳＷ１１，ＳＷ１２，ＳＷ２，ＳＷ３が導通・開放される。ここでは図１〜図４のチョッパ型コンパレータと同様な動作について説明を省略し、図２３のタイミングチャートを用いて図１９〜図２２のチョッパ型コンパレータの特徴となる動作を説明する。
【０１０４】
図１９〜図２２に示したチョッパ型コンパレータは、スイッチＳＷ２が導通されているとき出力段のインバータ２に生じる貫通電流をＣＮＴ信号の制御に基づいて防ぐものである。即ち、スイッチＳＷ１あるいはスイッチＳＷ１１，ＳＷ１２が導通状態になっているオート・ゼロ期間が含まれ、入力電圧Ｖｉｎが容量素子３あるいは容量素子１３に印加されているとき、入力段のインバータ１あるいは入力後段のインバータ１２から出力段のインバータ２へ閾値電圧と同等な電圧が入力されても、当該インバータ２は電源電圧Ｖｄｄから接地へ流れる貫通電流が遮断されるように動作する。
【０１０５】
図２３に示したＣＮＴ信号は、オート・ゼロ期間において出力段のインバータ２を動作不可能とし、また比較期間において動作可能とするものである。
【０１０６】
図１９に示したチョッパ型コンパレータは、入力段のインバータ１を構成するＮＭＯＳトランジスタＭ３のゲートにＰＳ信号が入力され、出力段のインバータ２を構成するＮＭＯＳトランジスタＭ６のゲートにＣＮＴ信号が入力される。図２３に例示したＣＮＴ信号は、ＰＳ信号が“ハイレベル”の動作期間において、“ハイレベル”と“ローレベル”とを所定の間隔で繰り返すもので、例えばスイッチＳＷ２が導通状態のとき“ローレベル”を示し、開放状態のとき“ハイレベル”を示す。なお、ＣＮＴ信号は、ＰＳ信号が“ローレベル”となる動作期間以外では、例えば“ローレベル”を維持する。
【０１０７】
図１９に示したチョッパ型コンパレータは、入力段のインバータ１のＮＭＯＳトランジスタＭ３のゲートに“ハイレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子３へ印加され、またインバータ１がオート・ゼロ状態となるようにスイッチＳＷ１が導通されてオート・ゼロ期間が開始されたとき、インバータ２のＮＭＯＳトランジスタＭ６のゲートに“ローレベル”のＣＮＴ信号が入力され、当該ＮＭＯＳトランジスタＭ６のソース・ドレイン間が遮断状態になる。即ち、ＮＭＯＳトランジスタＭ５の接地が断たれ、当該インバータ２が動作不可能になる。
【０１０８】
スイッチＳＷ１が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が導通され、“ハイレベル”のＣＮＴ信号がＮＭＯＳトランジスタＭ６のゲートへ入力される。このようにされると、ＮＭＯＳトランジスタＭ６が導通状態になってインバータ２のＮＭＯＳトランジスタＭ５が接地され、当該インバータ２が動作可能になる。このように、インバータ２が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１０９】
図２０に示したチョッパ型コンパレータは、入力段のインバータ１のＮＭＯＳトランジスタＭ３のゲートに“ハイレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子３へ印加され、またインバータ１がオート・ゼロ状態となるようにスイッチＳＷ１が導通されてオート・ゼロ期間が開始されたとき、インバータ２のＮＭＯＳトランジスタＭ６のゲートへ“ローレベル”のＣＮＴ信号が入力され、ＮＭＯＳトランジスタＭ６のソース・ドレイン間が遮断状態になる。即ち、インバータ２の出力部とＮＭＯＳトランジスタＭ５の接続が断たれ、当該インバータ２が動作不可能になる。
【０１１０】
スイッチＳＷ１が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、“ハイレベル”のＣＮＴ信号がＮＭＯＳトランジスタＭ６のゲートへ入力される。このようにされると、ＮＭＯＳトランジスタＭ６が導通状態になってＮＭＯＳトランジスタＭ５とインバータ２の出力部が接続され、当該インバータ２が動作可能になる。このように、インバータ２が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１１１】
図２１に示したチョッパ型コンパレータは、入力後段のインバータ１２のＮＭＯＳトランジスタＭ１６のゲートへ“ハイレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子１３へ印加され、また入力前段のインバータ５０及び入力後段のインバータ１２がオート・ゼロ状態となるようにスイッチＳＷ１１，ＳＷ１２が導通されてオート・ゼロ期間が開始されたとき、インバータ２のＮＭＯＳトランジスタＭ６のゲートへ“ローレベル”のＣＮＴ信号が入力され、ＮＭＯＳトランジスタＭ６のソース・ドレイン間が遮断状態になる。即ち、ＮＭＯＳトランジスタＭ５の接地が断たれ、当該インバータ２が動作不可能になる。
【０１１２】
スイッチＳＷ１１，ＳＷ１２が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、ＮＭＯＳトランジスタＭ６のゲートへ“ハイレベル”のＣＮＴ信号が入力される。このようにされると、ＮＭＯＳトランジスタＭ６が導通状態になってＮＭＯＳトランジスタＭ５が接地されて当該インバータ２が動作可能になる。このように、インバータ２が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１１３】
図２２に示したチョッパ型コンパレータは、入力後段のインバータ１２のＮＭＯＳトランジスタＭ１６のゲートへ“ハイレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子１３へ印加され、また入力前段のインバータ５０及び入力後段のインバータ１２がオート・ゼロ状態となるようにスイッチＳＷ１１，ＳＷ１２が導通されてオート・ゼロ期間が開始されたとき、インバータ２のＮＭＯＳトランジスタＭ６のゲートへ“ローレベル”のＣＮＴ信号が入力され、ＮＭＯＳトランジスタＭ６のソース・ドレイン間が遮断状態になる。即ち、インバータ２の出力部とＮＭＯＳトランジスタＭ５の接続が断たれ、当該インバータ２が動作不可能になる。
【０１１４】
スイッチＳＷ１１，ＳＷ１２が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、インバータ２のＮＭＯＳトランジスタＭ６のゲートへ“ハイレベル”のＣＮＴ信号が入力される。このようにされると、ＮＭＯＳトランジスタＭ６が導通状態になってＮＭＯＳトランジスタＭ５とインバータ２の出力部が接続され、当該インバータ２が動作可能になる。このように、インバータ２が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１１５】
また、図１９，図２０に示すインバータ１とインバータ２を同様なサイズ・レイアウトで構成することにより、インバータ１から出力された電圧を直接インバータ２へ入力しても、インバータ２は精度よく閾値電圧に基づいた“ハイレベル”あるいは“ローレベル”を表す電圧を出力することができる。同様に、図２１，図２２に示すインバータ１２とインバータ２を同様なサイズ・レイアウトで構成することにより、インバータ１２から出力された電圧を直接インバータ２へ入力しても、インバータ２は精度よく閾値電圧に基づいた“ハイレベル”あるいは“ローレベル”を表す電圧を出力することができる。
【０１１６】
また、図１９〜図２２に例示した各チョッパ型コンパレータは比較的駆動電力の大きなＮＭＯＳトランジスタを直列に接続させて構成したので、応答速度を速くすることができる。特に、図１９及び図２１に示したチョッパ型コンパレータは、各トランジスタ等のレイアウトを適切に回路構成すると、インバータ１，２、またインバータ１２，２において生じる入出力の遅延時間を縮小することができ、速い応答が要求される用途に適している。
【０１１７】
以上のように、実施の形態５によれば、入力段のインバータ１または入力後段のインバータ１２へＰＳ信号を入力して、動作期間以外はインバータ１あるいはインバータ１２が動作不可能となるようにし、また出力段のインバータ２にＣＮＴ信号を入力してオート・ゼロ期間はインバータ２が動作不可能となるようにしたので、入力段のインバータ１と出力段のインバータ２の閾値電圧が、あるいは入力後段のインバータ１２と出力段のインバータ２の閾値電圧が同様な値となるように構成したとき、インバータ１あるいはインバータ１２がオート・ゼロ状態となってインバータ２の入力部に閾値電圧と同等な電圧が入力された場合でも、オート・ゼロ期間中に出力段のインバータ２に貫通電流が流れないようにすることができ、また動作期間以外に各インバータに貫通電流が流れないようにすることができ、各インバータの閾値電圧を同様に設定して入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの比較精度を向上させると共にチョッパ型コンパレータの消費電流を抑制することができるという効果がある。
【０１１８】
また、比較的駆動能力の大きなＮＭＯＳトランジスタを直列に接続してインバータ２を構成しているのでチョッパ型コンパレータの応答速度を速くすることができるという効果がある。
【０１１９】
実施の形態６．
図２４〜図２７は、この発明の実施の形態６によるチョッパ型コンパレータの回路構成を示す説明図である。図６〜図９及び図２１，図２２に示したチョッパ型コンパレータと同様あるいは相当する部分に同じ符号を付し、その説明を省略する。
【０１２０】
実施の形態６によるチョッパ型コンパレータは、ＣＮＴ信号を用いて出力段の論理ゲートの動作を制御するもので、出力段の論理ゲートとして例えばインバータ２２を用いたものを説明する。
【０１２１】
図２４に示したインバータ２２は、図６のインバータ２２のＰＭＯＳトランジスタＭ２１のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。図２５に示したインバータ２２は、図７のインバータ２２のＰＭＯＳトランジスタＭ２１のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。図２６に示したインバータ２２は、図８の入力前段のインバータ２３に代えて入力前段のインバータ５０を備え、図８の出力段のインバータ２２のＰＭＯＳトランジスタＭ２１のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。図２７に示したインバータ２２は、図９の入力前段のインバータ２３に代えて入力前段のインバータ５０を備え、図９の出力段のインバータ２２のＰＭＯＳトランジスタＭ２１のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。
【０１２２】
また、図２４，図２５に示した入力段のインバータ２１及び出力段のインバータ２２に設定される閾値電圧が同様な値となるように当該インバータ２１，２２を同様なサイズ・レイアウトで構成し、また図２６，図２７に示した入力後段のインバータ２４及び出力段のインバータ２２に設定される閾値電圧が同様な値となるように当該インバータ２４，２２を同様なサイズ・レイアウトで構成する。
【０１２３】
次に、動作について説明する。
図２８は、この実施の形態６によるチョッパ型コンパレータの動作を示すタイミングチャートである。図２４，図２５に示したチョッパ型コンパレータは図６，図７に示したものと同様に動作し、図２６，図２７に示したチョッパ型コンパレータは図８，図９に示したものと同様に動作する。即ち、図２４〜図２７に例示したチョッパ型コンパレータは、図２８のタイミングチャートに示した動作期間内のオート・ゼロ期間や比較期間において、実施の形態２よるにチョッパ型コンパレータと同様に各スイッチＳＷ１，ＳＷ１１，ＳＷ１２，ＳＷ２，ＳＷ３が導通・開放される。ここでは図６〜図９のチョッパ型コンパレータと同様な動作について説明を省略し、図２８のタイミングチャートを用いて図２４〜図２７のチョッパ型コンパレータの特徴となる動作を説明する。
【０１２４】
図２４〜図２７に示したＰＳ信号及びＣＮＴ信号は、オート・ゼロ期間において出力段のインバータ２２の動作を不可能とし、また比較期間において動作可能とするもので、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子３、あるいは容量素子１３に印加されているとき、出力段のインバータ２２へ入力されて貫通電流の発生を防ぐものである。即ち、スイッチＳＷ１あるいはスイッチＳＷ１１，ＳＷ１２が導通状態になっているオート・ゼロ期間を含み、入力電圧Ｖｉｎが容量素子３あるいは容量素子１３に印加されているとき、入力段のインバータ２１あるいは入力後段のインバータ２４から出力段のインバータ２２へ閾値電圧と同等な電圧が入力されても、当該インバータ２２は電源電圧Ｖｄｄの供給部位から接地へ流れる貫通電流が遮断されるように動作する。
【０１２５】
図２８に例示したＣＮＴ信号は、ＰＳ信号が動作期間を示す“ローレベル”のとき、“ハイレベル”と“ローレベル”とを所定の間隔で繰り返すものである。このＣＮＴ信号は、例えばスイッチＳＷ２が導通状態のとき“ハイレベル”を示し、スイッチＳＷ２が開放状態のとき“ローレベル”を示す。なお、ＰＳ信号が動作期間以外を示す“ハイレベル”のとき、ＣＮＴ信号は例えば“ハイレベル”を維持する。
【０１２６】
図２４に示したチョッパ型コンパレータは、入力段のインバータ２１のＰＭＯＳトランジスタＭ２０のゲートに“ローレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子３へ印加され、またインバータ２１がオート・ゼロ状態となるようにスイッチＳＷ１が導通されてオート・ゼロ期間が開始されたとき、インバータ２２のＰＭＯＳトランジスタＭ２１のゲートへ“ハイレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ２１のソース・ドレイン間が遮断状態になる。即ち、ＰＭＯＳトランジスタＭ４へ供給される電源電圧Ｖｄｄが断たれ、当該インバータ２２が動作不可能になる。
【０１２７】
スイッチＳＷ１が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、“ローレベル”のＣＮＴ信号がＰＭＯＳトランジスタＭ２１のゲートへ入力される。このようにされると、ＰＭＯＳトランジスタＭ２１が導通状態になってＰＭＯＳトランジスタＭ４に電源電圧Ｖｄｄが供給され、当該インバータ２２が動作可能になる。このように、インバータ２２が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１２８】
図２５に示したチョッパ型コンパレータは、入力段のインバータ２１のＰＭＯＳトランジスタＭ２０のゲートに“ローレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子３へ印加され、またインバータ２１がオート・ゼロ状態となるようにスイッチＳＷ１が導通されてオート・ゼロ期間が開始されたとき、インバータ２２のＰＭＯＳトランジスタＭ２１のゲートに“ハイレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ２１のソース・ドレイン間が遮断状態になる。即ち、インバータ２２の出力部とＰＭＯＳトランジスタＭ４の接続が断たれ、インバータ２２が動作不可能になる。
【０１２９】
スイッチＳＷ１が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、ＰＭＯＳトランジスタＭ２１のゲートへ“ローレベル”のＣＮＴ信号が入力される。このようにされると、ＰＭＯＳトランジスタＭ２１が導通状態になってＰＭＯＳトランジスタＭ４とインバータ２２の出力部が接続され、当該インバータ２２が動作可能になる。このように、インバータ２２が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１３０】
図２６に示したチョッパ型コンパレータは、入力後段のインバータ２４のＰＭＯＳトランジスタＭ２３のゲートに“ローレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子１３へ印加され、また入力前段のインバータ５０及び入力後段のインバータ２４がオート・ゼロ状態となるようにスイッチＳＷ１１，ＳＷ１２が導通されてオート・ゼロ期間が開始されたとき、出力段のインバータ２２のＰＭＯＳトランジスタＭ２１のゲートに“ハイレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ２１のソース・ドレイン間が遮断状態になる。即ち、インバータ２２のＰＭＯＳトランジスタＭ４へ供給される電源電圧Ｖｄｄが断たれ、インバータ２２が動作不可能になる。
【０１３１】
スイッチＳＷ１１，ＳＷ１２が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、ＰＭＯＳトランジスタＭ２１のゲートへ“ローレベル”のＣＮＴ信号が入力される。このようにされると、ＰＭＯＳトランジスタＭ２１が導通状態になり、インバータ２２のＰＭＯＳトランジスタＭ４に電源電圧Ｖｄｄが供給されて当該インバータ２２が動作可能になる。このように、インバータ２２が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１３２】
図２７に示したチョッパ型コンパレータは、入力後段のインバータ２４のＰＭＯＳトランジスタＭ２３のゲートに“ローレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子１３へ印加され、また入力前段のインバータ５０及び入力後段のインバータ２４がオート・ゼロ状態となるようにスイッチＳＷ１１，ＳＷ１２が導通されてオート・ゼロ期間が開始されたとき、インバータ２２のＰＭＯＳトランジスタＭ２１のゲートに“ハイレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ２１のソース・ドレイン間が遮断状態になる。即ち、インバータ２２の出力部とＰＭＯＳトランジスタＭ４の接続が断たれる。
【０１３３】
スイッチＳＷ１１，ＳＷ１２が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、インバータ２２のＰＭＯＳトランジスタＭ２１のゲートへ“ローレベル”のＣＮＴ信号が入力される。このようにすると、ＰＭＯＳトランジスタＭ２１が導通状態になってＰＭＯＳトランジスタＭ４とインバータ２２の出力部が接続され、当該インバータ２２が動作可能になる。このように、インバータ２２が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１３４】
なお、特に図２４及び図２６に示したチョッパ型コンパレータは、各トランジスタ等のレイアウトを適切に回路構成すると、インバータ２１，２２、またインバータ２４，２２において生じる入出力の遅延時間を縮小することができ、速い応答が要求される用途に適している。
【０１３５】
以上のように、実施の形態６によれば、入力段のインバータ２１または入力後段のインバータ２４へＰＳ信号を入力して、動作期間以外はインバータ２１あるいはインバータ２４が動作不可能となるようにし、また出力段のインバータ２２へＣＮＴ信号を入力してオート・ゼロ期間はインバータ２２が動作不可能となるようにしたので、入力段のインバータ２１と出力段のインバータ２２の閾値電圧が、あるいは入力後段のインバータ２４と出力段のインバータ２２の閾値電圧が同様な値となるように構成したとき、インバータ２１あるいはインバータ２４がオート・ゼロ状態となってインバータ２２の入力部に閾値電圧と同等な電圧が入力された場合でも、動作期間中のオート・ゼロ期間において出力段のインバータ２２に貫通電流が流れないようにすることができ、また動作期間以外に各インバータに貫通電流が流れないようにすることができるようになり消費電流を抑制することができるという効果がある。
【０１３６】
また、直接接続されるインバータ２１とインバータ２２、またインバータ２４とインバータ２２の閾値電圧を同様に設定して入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの比較精度を向上させると共にチョッパ型コンパレータの消費電流を抑制することができるという効果がある。
【０１３７】
また、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２，ＰＭＯＳトランジスタＭ４とＰＭＯＳトランジスタＭ２１，ＰＭＯＳトランジスタＭ１４とＰＭＯＳトランジスタＭ２３とを直列接続して各インバータ２１，２２，２４を構成するＰＭＯＳトランジスタＭ１，Ｍ４，Ｍ１４の回路接続を接続・遮断するように構成したので、各インバータの閾値電圧を低い値に設定することが可能になり、例えばＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタのみで構成されたスイッチＳＷ１，ＳＷ１１，ＳＷ１２の導通・開放動作を抵抗が小さい電圧領域で行わせることが可能になって、これらスイッチＳＷ１，ＳＷ１１，ＳＷ１２のサイズ・レイアウトを小さくすることができるという効果がある。
【０１３８】
実施の形態７．
図２９〜図３２は、この発明の実施の形態７によるチョッパ型コンパレータの回路構成を示す説明図である。図１１〜図１４及び図２１，図２２に示したチョッパ型コンパレータと同様あるいは相当する部分に同じ符号を付し、その説明を省略する。
【０１３９】
実施の形態７によるチョッパ型コンパレータは、ＣＮＴ信号を用いて出力段の論理ゲートを制御するもので、出力段の論理ゲートとして例えばＮＡＮＤゲート３２を用いたものを説明する。
【０１４０】
図２９のＮＡＮＤゲート３２は、図１１のＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３４のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。また図３０のＮＡＮＤゲート３２は、図１２のＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３３のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。
【０１４１】
図３１のＮＡＮＤゲート３３は、入力部に図１３の入力前段のＮＡＮＤゲート３３に代えて入力前段のインバータ５０が接続され、図１３の出力段のＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３４のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。また図３２のＮＡＮＤゲート３２は、入力部に図１４の入力前段のＮＡＮＤゲート３３に代えて入力前段のインバータ５０が接続され、図１４の出力段のＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３３のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。
【０１４２】
また、図２９，図３０に示した入力段のＮＡＮＤゲート３１及び出力段のＮＡＮＤゲート３２に設定される閾値電圧が同様な値となるように、当該ＮＡＮＤゲート３１，３２を同様なサイズ・レイアウトで構成し、また図３１，図３２に示した入力後段のＮＡＮＤゲート３４及び出力段のＮＡＮＤゲート３２に設定される閾値電圧が同様な値となるように当該ＮＡＮＤゲート３４，３２を同様なサイズ・レイアウトで構成する。
【０１４３】
次に、動作について説明する。
図２９，図３０に示したチョッパ型コンパレータは図１９，図２０に示したものと同様に動作するもので、図３１，図３２に示したチョッパ型コンパレータは図２１，図２２に示したものと同様に動作するものである。即ち、図２９〜図３２に例示したチョッパ型コンパレータは、図２３のタイミングチャートに示した動作期間内のオート・ゼロ期間や比較期間において、実施の形態５によるチョッパ型コンパレータと同様に各スイッチＳＷ１，ＳＷ１１，ＳＷ１２，ＳＷ２，ＳＷ３が導通・開放される。ここでは図１９〜図２２に示したチョッパ型コンパレータと同様な動作について説明を省略し、図２９〜図３２に示したチョッパ型コンパレータの特徴となる動作を説明する。
【０１４４】
図２９〜図３２に示したチョッパ型コンパレータは、図２３に示したＰＳ信号及びＣＮＴ信号が入力され、このＣＮＴ信号に基づいてオート・ゼロ期間において出力段のＮＡＮＤゲート３２を動作不可能とし、また比較期間において動作可能とするもので、スイッチＳＷ２が導通されているとき、出力段のＮＡＮＤゲート３２を動作不可能にしてＮＡＮＤゲート３２に生じる貫通電流を防ぐものである。
【０１４５】
図２９に示したチョッパ型コンパレータは、入力段のＮＡＮＤゲート３１のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３４のゲートに“ハイレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子３へ印加され、またＮＡＮＤゲート３１のインバータ回路がオート・ゼロ状態となるようにスイッチＳＷ１が導通されてオート・ゼロ期間が開始されたとき、ＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３４のゲートに“ローレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ３２のソース・ドレイン間が短絡状態になり、またＮＭＯＳトランジスタＭ３４のソース・ドレイン間が遮断状態になる。即ち、ＰＭＯＳトランジスタＭ３１のソース・ドレイン間が短絡され、またＮＭＯＳトランジスタＭ３３の接地が断たれ、ＮＡＮＤゲート３２の出力部にＰＭＯＳトランジスタＭ３２を介して電源電圧Ｖｄｄが供給された状態で当該ＮＡＮＤゲート３２のインバータ回路が動作不可能になる。
【０１４６】
スイッチＳＷ１が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、ＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３４のゲートへ“ハイレベル”のＣＮＴ信号が入力される。このようにされると、ＰＭＯＳトランジスタＭ３２が遮断状態になってＰＭＯＳトランジスタＭ３１のソース・ドレイン間の短絡及びＮＡＮＤゲート３２の出力部と電源電圧Ｖｄｄとの接続が開放され、またＮＭＯＳトランジスタＭ３４が導通状態になってＮＭＯＳトランジスタＭ３３が接地され、当該ＮＡＮＤゲート３２のインバータ回路が動作可能になる。このように、ＮＡＮＤゲート３２のインバータ回路が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１４７】
図３０に示したチョッパ型コンパレータは、入力段のインバータ３１のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３３のゲートに“ハイレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子３へ印加され、またＮＡＮＤゲート３１のインバータ回路がオート・ゼロ状態となるようにスイッチＳＷ１が導通されてオート・ゼロ期間が開始されたとき、ＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３３のゲートに“ローレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ３２のソース・ドレイン間が導通状態になり、またＮＭＯＳトランジスタＭ３３のソース・ドレイン間が遮断状態になる。即ち、ＰＭＯＳトランジスタＭ３１のソース・ドレイン間が短絡され、またＮＡＮＤゲート３２の出力部とＮＭＯＳトランジスタＭ３４の接続が断たれ、ＮＡＮＤゲート３２の出力部にＰＭＯＳトランジスタＭ３２を介して電源電圧Ｖｄｄが供給された状態で当該ＮＡＮＤゲート３２のインバータ回路が動作不可能になる。
【０１４８】
スイッチＳＷ１が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、ＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３３のゲートへ“ハイレベル”のＣＮＴ信号が入力される。このようにされると、ＰＭＯＳトランジスタＭ３２が遮断状態になってＰＭＯＳトランジスタＭ３１の短絡及びＮＡＮＤゲート３２の出力部と電源電圧Ｖｄｄとの接続が開放され、またＮＭＯＳトランジスタＭ３３が導通状態になってＮＭＯＳトランジスタＭ３４とＮＡＮＤゲート３２の出力部が接続され、当該ＮＡＮＤゲート３２のインバータ回路が動作可能になる。このように、ＮＡＮＤゲート３２のインバータ回路が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１４９】
図３１に示したチョッパ型コンパレータは、入力後段のＮＡＮＤゲート３４のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３４のゲートに“ハイレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子１３へ印加され、また入力前段のインバータ５０及び入力後段のＮＡＮＤゲート３４のインバータ回路がオート・ゼロ状態となるようにスイッチＳＷ１１，ＳＷ１２が導通されてオート・ゼロ期間が開始されたとき、出力段のＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３４のゲートへ“ローレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ３２のソース・ドレイン間が導通状態になり、またＮＭＯＳトランジスタＭ３４のソース・ドレイン間が遮断状態になる。即ち、ＰＭＯＳトランジスタＭ３１のソース・ドレイン間が短絡され、またＮＭＯＳトランジスタＭ３３の接地が断たれ、ＮＡＮＤゲート３２の出力部にＰＭＯＳトランジスタＭ３２を介して電源電圧Ｖｄｄが供給された状態で当該ＮＡＮＤゲート３２のインバータ回路が動作不可能になる。
【０１５０】
スイッチＳＷ１１，ＳＷ１２が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、ＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３４のゲートへ“ハイレベル”のＣＮＴ信号が入力される。このようにされると、ＰＭＯＳトランジスタＭ３２が遮断状態になってＰＭＯＳトランジスタＭ３１のソース・ドレイン間の短絡及びＮＡＮＤゲート３２の出力部と電源電圧Ｖｄｄとの接続が開放され、またＮＭＯＳトランジスタＭ３４が導通状態になってＮＭＯＳトランジスタＭ３３が接地され、当該ＮＡＮＤゲート３２のインバータ回路が動作可能になる。このように、ＮＡＮＤゲート３２のインバータ回路が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１５１】
図３２に示したチョッパ型コンパレータは、入力後段のＮＡＮＤゲート３４のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３３のゲートに“ハイレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子１３へ印加され、また入力前段のインバータ５０及び入力後段のＮＡＮＤゲート３４のインバータ回路がオート・ゼロ状態となるようにスイッチＳＷ１１，ＳＷ１２が導通されてオート・ゼロ期間が開始されたとき、ＮＡＮＤゲート３２のＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３３のゲートに“ローレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ３２のソース・ドレイン間が導通状態になり、またＮＭＯＳトランジスタＭ３３のソース・ドレイン間が遮断状態になる。即ち、ＰＭＯＳトランジスタＭ３１のソース・ドレイン間が短絡され、またＮＡＮＤゲート３２のインバータ回路の出力部とＮＭＯＳトランジスタＭ３４との接続が断たれ、ＮＡＮＤゲート３２の出力部へＰＭＯＳトランジスタＭ３２を介して電源電圧Ｖｄｄが供給された状態で当該ＮＡＮＤゲート３２のインバータ回路が動作不可能になる。
【０１５２】
スイッチＳＷ１１，ＳＷ１２が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、ＰＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３３のゲートへ“ハイレベル”のＣＮＴ信号が入力される。このようにされると、ＰＭＯＳトランジスタＭ３２が遮断状態になってＰＭＯＳトランジスタＭ３１のソース・ドレイン間の短絡及びＮＡＮＤゲート３２の出力部と電源電圧Ｖｄｄとの接続が開放され、またＮＭＯＳトランジスタＭ３３のソース・ドレイン間が導通状態になってＮＭＯＳトランジスタＭ３４とＮＡＮＤゲート３２の出力部が接続されて当該ＮＡＮＤゲート３２のインバータ回路が動作可能になる。このように、ＮＡＮＤゲート３２のインバータ回路が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１５３】
なお、特に図２９及び図３１に示したチョッパ型コンパレータは、各トランジスタ等のレイアウトを適切に回路構成すると、インバータ３１，３２、またインバータ３４，３２において生じる入出力の遅延時間を縮小することができ、速い応答が要求される用途に適している。
【０１５４】
以上のように、実施の形態７によれば、入力段のＮＡＮＤゲート３１または入力後段のＮＡＮＤゲート３４へＰＳ信号を入力して、動作期間以外はＮＡＮＤゲート３１のインバータ回路あるいはＮＡＮＤゲート回路３４のインバータ回路が動作不可能となるようにし、また出力段のＮＡＮＤゲート３２へＣＮＴ信号を入力してオート・ゼロ期間はＮＡＮＤゲート３２のインバータ回路が動作不可能となるようにしたので、入力段のＮＡＮＤゲート３１のインバータ回路と出力段のＮＡＮＤゲート３２のインバータ回路の閾値電圧が、また入力後段のＮＡＮＤゲート３４のインバータ回路と出力段のＮＡＮＤゲート３２のインバータ回路の閾値電圧が同様な値となるように構成したとき、入力段のＮＡＮＤゲート３１のインバータ回路、また入力後段のＮＡＮＤゲート３４のインバータ回路がオート・ゼロ状態となって、出力段のＮＡＮＤゲート３２のインバータ回路の入力部に閾値電圧と同等な電圧が入力された場合でも、オート・ゼロ期間中に出力段のＮＡＮＤゲート３２のインバータ回路に貫通電流が流れないようにすることができ、また動作期間以外に各ＮＡＮＤゲートのインバータ回路に貫通電流が流れないようにすることができることから消費電流を抑制することができるという効果がある。
【０１５５】
また、入力段のＮＡＮＤゲート３１のインバータ２１と出力段のＮＡＮＤゲート３２のインバータ回路の閾値電圧を同様に設定し、また入力後段のＮＡＮＤゲート３４のインバータ回路と出力段のＮＡＮＤゲート３２のインバータ回路の閾値電圧を同様に設定して入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの比較精度を向上させながらチョッパ型コンパレータの消費電流を抑制することができるという効果がある。
【０１５６】
また、論理ゲートとしてＮＡＮＤゲートを使用したので、比較的駆動能力の小さいＰＭＯＳトランジスタが並列接続され、また駆動能力が大きいＮＭＯＳトランジスタが直列接続されていることから当該チョッパ型コンパレータの入出力間の遅延時間が短くなり、速い応答速度が得られるという効果がある。
【０１５７】
実施の形態８．
図３３〜図３６は、この発明の実施の形態８によるチョッパ型コンパレータの回路構成を示す説明図である。図１５〜図１８及び図２１，図２２に示したチョッパ型コンパレータと同様あるいは相当する部分に同じ符号を付し、その説明を省略する。
【０１５８】
実施の形態８によるチョッパ型コンパレータは、ＣＮＴ信号を用いて出力段の論理ゲートを制御するもので、出力段の論理ゲートとして例えばＮＯＲゲート４２を用いたものを説明する。
【０１５９】
図３３のＮＯＲゲート４２は、図１５のＮＯＲゲート４２のＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４３のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。また図３４のＮＯＲゲート４２は、図１６のＮＯＲゲート４２のＰＭＯＳトランジスタＭ４２及びＮＭＯＳトランジスタＭ４３のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。
【０１６０】
図３５のＮＯＲゲート４２は、入力部に図１７の入力前段のＮＡＮＤゲート４３に代えて入力前段のインバータ５０が接続され、図１７の出力段のＮＯＲゲート４２のＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４３のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。また図３６のＮＯＲゲート４２は、入力部に図１８の入力前段のＮＯＲゲート４３に代えて入力前段のインバータ５０が接続され、図１８の出力段のＮＯＲゲート４２のＰＭＯＳトランジスタＭ４２及びＮＭＯＳトランジスタＭ４３のゲートへ入力されているＰＳ信号をＣＮＴ信号に変更して構成したものである。
【０１６１】
また、図３３，図３４に示した入力段のＮＯＲゲート４１及び出力段のＮＯＲゲート４２に設定される閾値電圧が同様な値となるように、当該ＮＯＲゲート４１，４２を同様なサイズ・レイアウトで構成し、また図３５，図３６に示した入力後段のＮＯＲゲート４４及び出力段のＮＯＲゲート４２に設定される閾値電圧が同様な値となるように当該ＮＯＲゲート４４，４２を同様なサイズ・レイアウトで構成する。
【０１６２】
次に、動作について説明する。
図３３，図３４に示したチョッパ型コンパレータは図２４，図２５に示したものと同様に動作するもので、図３５，図３６に示したチョッパ型コンパレータは図２６，図２７に示したものと同様に動作するものである。即ち、図３３〜図３６に例示したチョッパ型コンパレータは、図２８のタイミングチャートに示した動作期間内のオート・ゼロ期間や比較期間において、実施の形態６によるチョッパ型コンパレータと同様に各スイッチＳＷ１，ＳＷ１１，ＳＷ１２，ＳＷ２，ＳＷ３が導通・開放される。ここでは図２４〜図２７に示したチョッパ型コンパレータと同様な動作について説明を省略し、図３３〜図３６に示したチョッパ型コンパレータの特徴となる動作を説明する。
【０１６３】
図３３〜図３６に示したチョッパ型コンパレータは、図２８に示したＰＳ信号及びＣＮＴ信号が入力され、このＣＮＴ信号はオート・ゼロ期間において出力段のＮＯＲゲート４２を動作不可能とし、また比較期間において動作可能とするもので、スイッチＳＷ２が導通されているとき、出力段のＮＯＲゲート４２に生じる貫通電流を防ぐように動作する。
【０１６４】
図３３に示したチョッパ型コンパレータは、入力段のＮＯＲゲート４１のＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４３のゲートに“ローレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子３へ印加され、またＮＯＲゲート４１のインバータ回路がオート・ゼロ状態となるようにスイッチＳＷ１が導通されてオート・ゼロ期間が開始されたとき、ＮＯＲゲート４２のＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４３のゲートに“ハイレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ４１のソース・ドレイン間が遮断状態になり、またＮＭＯＳトランジスタＭ４３のソース・ドレイン間が導通状態になる。即ち、ＰＭＯＳトランジスタＭ４２へ供給される電源電圧Ｖｄｄが断たれ、またＮＭＯＳトランジスタＭ４４のソース・ドレイン間が短絡されて、ＮＯＲゲート４２の出力部が接地された状態で当該ＮＯＲゲート４２のインバータ回路が動作不可能になる。
【０１６５】
スイッチＳＷ１が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、ＮＯＲゲート４２のＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４３のゲートに“ローレベル”のＣＮＴ信号が入力される。このようにされると、ＰＭＯＳトランジスタＭ４１が導通状態になってＰＭＯＳトランジスタＭ４２へ電源電圧Ｖｄｄが供給され、またＮＭＯＳトランジスタＭ４３が遮断状態になってＮＭＯＳトランジスタＭ４４のソース・ドレイン間の短絡及びＮＯＲゲート４２の出力部の接地が開放され、当該ＮＯＲゲート４２のインバータ回路が動作可能になる。このように、ＮＯＲゲート４２のインバータ回路が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１６６】
図３４に示したチョッパ型コンパレータは、入力段のインバータ４１のＰＭＯＳトランジスタＭ４２及びＮＭＯＳトランジスタＭ４３のゲートに“ローレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子３へ印加され、またＮＯＲゲート４１のインバータ回路がオート・ゼロ状態となるようにスイッチＳＷ１が導通されてオート・ゼロ期間が開始されたとき、ＮＯＲゲート４２のＰＭＯＳトランジスタＭ４２及びＮＭＯＳトランジスタＭ４３のゲートに“ハイレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ４２のソース・ドレイン間が遮断状態になり、またＮＭＯＳトランジスタＭ４３のソース・ドレイン間が導通状態になる。即ち、ＮＯＲゲート４２の出力部とＰＭＯＳトランジスタＭ４１の接続が断たれ、またＮＭＯＳトランジスタＭ４４のソース・ドレイン間が短絡され、ＮＯＲゲート４２の出力部が接地された状態で当該ＮＯＲゲート４２のインバータ回路が動作不可能になる。
【０１６７】
スイッチＳＷ１が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、“ローレベル”のＣＮＴ信号がＮＯＲゲート４２のＰＭＯＳトランジスタＭ４２及びＮＭＯＳトランジスタＭ４３のゲートへ入力される。このようにされると、ＰＭＯＳトランジスタＭ４２が導通状態になってＰＭＯＳトランジスタＭ４１とＮＯＲゲート４２の出力部が接続され、またＮＭＯＳトランジスタＭ４３が遮断状態になってＮＭＯＳトランジスタＭ４４のソース・ドレイン間の短絡及びＮＯＲゲート４２の出力部の接地が開放され、当該ＮＯＲゲート４２のインバータ回路が動作可能になる。このように、ＮＯＲゲート４２のインバータ回路が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１６８】
図３５に示したチョッパ型コンパレータは、入力後段のＮＯＲゲート４４のＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４３のゲートに“ローレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子１３へ印加され、また入力前段のインバータ５０及び入力後段のＮＯＲゲート４４のインバータ回路がオート・ゼロ状態となるようにスイッチＳＷ１１，ＳＷ１２が導通されてオート・ゼロ期間が開始されたとき、出力段のＮＯＲゲート４２のＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４３のゲートへ“ハイレベル”のＣＮＴ信号が入力され、当該ＰＭＯＳトランジスタＭ４１のソース・ドレイン間が遮断状態になり、またＮＭＯＳトランジスタＭ４３のソース・ドレイン間が導通状態になる。即ち、ＮＯＲゲート４２のＰＭＯＳトランジスタＭ４１へ供給される電源電圧Ｖｄｄが断たれ、またＮＭＯＳトランジスタＭ４４のソース・ドレイン間が短絡され、ＮＯＲゲート４２の出力部が接地された状態で当該ＮＯＲゲート４２のインバータ回路が動作不可能になる。
【０１６９】
スイッチＳＷ１１，ＳＷ１２が開放されてオート・ゼロ期間が終了すると、スイッチＳＷ２が開放され、ＮＯＲゲート４２のＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４３のゲートへ“ローレベル”のＣＮＴ信号が入力される。このようにされると、ＰＭＯＳトランジスタＭ４１が導通状態になってＰＭＯＳトランジスタＭ４２へ電源電圧Ｖｄｄが供給され、またＮＭＯＳトランジスタＭ４３が遮断状態になってＮＭＯＳトランジスタＭ４４のソース・ドレイン間の短絡及びＮＯＲゲート４２の出力部の接地が開放され、当該ＮＯＲゲート４２のインバータ回路が動作可能になる。このように、ＮＯＲゲート４２のインバータ回路が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１７０】
図３６に示したチョッパ型コンパレータは、入力後段のＮＯＲゲート４４のＰＭＯＳトランジスタＭ４２及びＮＭＯＳトランジスタＭ４３のゲートに“ローレベル”のＰＳ信号が入力されている動作期間において、スイッチＳＷ２が導通されて入力電圧Ｖｉｎが容量素子１３へ印加され、また入力前段のインバータ５０及び入力後段のＮＯＲゲート４４のインバータ回路がオート・ゼロ状態となるようにスイッチＳＷ１１，ＳＷ１２が導通されてオート・ゼロ期間が開始されたとき、ＮＯＲゲート４２のＰＭＯＳトランジスタＭ４２及びＮＭＯＳトランジスタＭ４３のゲートへ“ハイレベル”のＣＮＴ信号が入力され、ＰＭＯＳトランジスタＭ４２のソース・ドレイン間が遮断状態になり、またＮＭＯＳトランジスタＭ４３のソース・ドレイン間が導通状態になる。即ち、ＮＯＲゲート４２の出力部とＰＭＯＳトランジスタＭ４１の接続が断たれ、またＮＭＯＳトランジスタＭ４４のソース・ドレイン間が短絡され、ＮＯＲゲート４２の出力部が接地された状態で当該ＮＯＲゲート４２のインバータ回路が動作不可能になる。
【０１７１】
スイッチＳＷ１１，ＳＷ１２が開放されてオート・ゼロ期間が終了し、またスイッチＳＷ２が開放され、ＮＯＲゲート４２のＰＭＯＳトランジスタＭ４２及びＮＭＯＳトランジスタＭ４３のゲートへ“ローレベル”のＣＮＴ信号が入力される。このようにされると、ＰＭＯＳトランジスタＭ４２が導通状態になってＰＭＯＳトランジスタＭ４１とＮＯＲゲート４２の出力部が接続され、またＮＭＯＳトランジスタＭ４３が遮断状態になってＮＭＯＳトランジスタＭ４４のソース・ドレイン間の短絡及びＮＯＲゲート４２の出力部の接地が開放され、当該ＮＯＲゲート４２のインバータ回路が動作可能になる。このように、ＮＯＲゲート４２のインバータ回路が動作可能になった状態でスイッチＳＷ３が導通され、比較期間が開始される。
【０１７２】
なお、特に図３３及び図３５に示したチョッパ型コンパレータは、各トランジスタ等のレイアウトを適切に回路構成すると、インバータ４１，４２、またインバータ４４，４２において生じる入出力の遅延時間を縮小することができ、速い応答が要求される用途に適している。
【０１７３】
以上のように、実施の形態８によれば、入力段のＮＯＲゲートのインバータ回路と出力段のＮＯＲゲートのインバータ回路の閾値電圧が同様な値となるように構成したことによって、オート・ゼロ状態の入力段のＮＯＲゲートのインバータ回路から閾値電圧と同等な電圧が出力段のＮＯＲゲートのインバータ回路の入力部に入力されたとき、ＣＮＴ信号によって出力段のＮＯＲゲートのインバータ回路を動作不可能にして貫通電流が流れないようにすることができ、チョッパ型コンパレータの消費電流を抑制することができるという効果がある。
【０１７４】
また、図３３，図３４に示す入力段のＮＯＲゲート４１と出力段のＮＯＲゲート４２とを、また図３５，図３６に示す入力後段のＮＯＲゲート４４と出力段のＮＯＲゲート４２とを同様なサイズ・レイアウトで構成して閾値電圧が同様な値となるように設定したとき、ＰＳ信号の制御により動作期間以外ではＮＯＲゲート４１と直接接続されたＮＯＲゲート４２のインバータ回路に、またＮＯＲゲート４４に直接接続されたＮＯＲゲート４２のインバータ回路に貫通電流が流れないようにすることができ、チョッパ型コンパレータの入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとの比較精度を向上させると共に消費電流を抑制することができるという効果がある。
【０１７５】
また、論理ゲートとしてＰＭＯＳトランジスタＭ４１とＰＭＯＳトランジスタＭ４２が直列接続されているＮＯＲゲートを使用したので、図３３〜図３６に示したＰＭＯＳトランジスタＭ４１を用いてインバータ回路を構成するＰＭＯＳトランジスタＭ４２へ供給される電源電圧Ｖｄｄを導通・開放するように構成することができ、このことから各ＮＯＲゲートに構成されたインバータ回路の閾値電圧を低い値に設定することが可能になり、例えばＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタのみで構成されたスイッチＳＷ１，ＳＷ１１，ＳＷ１２の導通・開放動作を抵抗が小さい電圧領域で行わせることが可能になって、これらスイッチＳＷ１，ＳＷ１１，ＳＷ１２のサイズ・レイアウトを小さくすることができるという効果がある。
【０１７６】
【発明の効果】
以上のように、この発明によれば、動作していない期間はインバータ回路を遮断して貫通電流の発生を防ぐことによって消費電流を削減することができるという効果がある。
【０１７７】
この発明によれば、動作していない期間及び動作している期間のうち入力段の論理ゲートの入出力部が短絡されたとき、インバータ回路を遮断して貫通電流の発生を防ぐことによって消費電流を削減することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるチョッパ型コンパレータの回路構成を示す説明図である。
【図２】この発明の実施の形態１によるチョッパ型コンパレータの回路構成を示す説明図である。
【図３】この発明の実施の形態１によるチョッパ型コンパレータの回路構成を示す説明図である。
【図４】この発明の実施の形態１によるチョッパ型コンパレータの回路構成を示す説明図である。
【図５】実施の形態１によるチョッパ型コンパレータの動作を示すタイミングチャートである。
【図６】この発明の実施の形態２によるチョッパ型コンパレータの回路構成を示す説明図である。
【図７】この発明の実施の形態２によるチョッパ型コンパレータの回路構成を示す説明図である。
【図８】この発明の実施の形態２によるチョッパ型コンパレータの回路構成を示す説明図である。
【図９】この発明の実施の形態２によるチョッパ型コンパレータの回路構成を示す説明図である。
【図１０】実施の形態２によるチョッパ型コンパレータの動作を示すタイミングチャートである。
【図１１】この発明の実施の形態３によるチョッパ型コンパレータの回路構成を示す説明図である。
【図１２】この発明の実施の形態３によるチョッパ型コンパレータの回路構成を示す説明図である。
【図１３】この発明の実施の形態３によるチョッパ型コンパレータの回路構成を示す説明図である。
【図１４】この発明の実施の形態３によるチョッパ型コンパレータの回路構成を示す説明図である。
【図１５】この発明の実施の形態４によるチョッパ型コンパレータの回路構成を示す説明図である。
【図１６】この発明の実施の形態４によるチョッパ型コンパレータの回路構成を示す説明図である。
【図１７】この発明の実施の形態４によるチョッパ型コンパレータの回路構成を示す説明図である。
【図１８】この発明の実施の形態４によるチョッパ型コンパレータの回路構成を示す説明図である。
【図１９】この発明の実施の形態５によるチョッパ型コンパレータの回路構成を示す説明図である。
【図２０】この発明の実施の形態５によるチョッパ型コンパレータの回路構成を示す説明図である。
【図２１】この発明の実施の形態５によるチョッパ型コンパレータの回路構成を示す説明図である。
【図２２】この発明の実施の形態５によるチョッパ型コンパレータの回路構成を示す説明図である。
【図２３】実施の形態５によるチョッパ型コンパレータの動作を示すタイミングチャートである。
【図２４】この発明の実施の形態６によるチョッパ型コンパレータの回路構成を示す説明図である。
【図２５】この発明の実施の形態６によるチョッパ型コンパレータの回路構成を示す説明図である。
【図２６】この発明の実施の形態６によるチョッパ型コンパレータの回路構成を示す説明図である。
【図２７】この発明の実施の形態６によるチョッパ型コンパレータの回路構成を示す説明図である。
【図２８】実施の形態６によるチョッパ型コンパレータの動作を示すタイミングチャートである。
【図２９】この発明の実施の形態７によるチョッパ型コンパレータの回路構成を示す説明図である。
【図３０】この発明の実施の形態７によるチョッパ型コンパレータの回路構成を示す説明図である。
【図３１】この発明の実施の形態７によるチョッパ型コンパレータの回路構成を示す説明図である。
【図３２】この発明の実施の形態７によるチョッパ型コンパレータの回路構成を示す説明図である。
【図３３】この発明の実施の形態８によるチョッパ型コンパレータの回路構成を示す説明図である。
【図３４】この発明の実施の形態８によるチョッパ型コンパレータの回路構成を示す説明図である。
【図３５】この発明の実施の形態８によるチョッパ型コンパレータの回路構成を示す説明図である。
【図３６】この発明の実施の形態８によるチョッパ型コンパレータの回路構成を示す説明図である。
【符号の説明】
１，２，１１，１２，２１〜２４，５０  インバータ、３，１３，１４  容量素子、３１〜３４  ＮＡＮＤゲート、４１〜４４  ＮＯＲゲート、ＳＷ１〜ＳＷ３，ＳＷ１１，ＳＷ１２  スイッチ、Ｍ２，Ｍ３，Ｍ５，Ｍ６，Ｍ１２，Ｍ１３，Ｍ１５，Ｍ１６，Ｍ３３，Ｍ３４，Ｍ４３，Ｍ４４，Ｍ５２  ＮＭＯＳトランジスタ、Ｍ１，Ｍ４，Ｍ１１，Ｍ１４，Ｍ２０〜Ｍ２３，Ｍ３１，Ｍ３２，Ｍ４１，Ｍ４２，Ｍ５１  ＰＭＯＳトランジスタ。
【図１】
2004153444.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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