(57)【要約】      （修正有）【課題】プログラムされるメモリーセルの個数に関係なくソースラインで均一な電圧降下を発生することができるフラッシュメモリー装置及びこの装置のプログラム方法を提供する。【解決手段】ｎ×ｉ×２ｍ個のメモリーセルを備えたメモリーセルアレイ、及び２ｍ本のワードラインの各々に連結されたゲートとｍ本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する２ｍ個のトランジスタを備えたダミーアレイを備えて、プログラム時にｎ個の入力データに応答してソースラインからビットラインに流れるバイアス電流とソースラインから少なくとも一つのダミービットラインに流れるバイアス電流とを合計した電流が、メモリーセルアレイのｎ個のメモリーセルがプログラムされる時にソースラインからｎ本のビットラインに流れるバイアス電流と同一にすることを特徴とする。【選択図】図２
2004213879.tif 000002
【特許請求の範囲】
【請求項１】
ソースラインと、
ｎビットデータワードを出力するために動作するデータ入力回路と、
ｎビットデータワードのコンプリメント(complement)を出力するために動作するダミーデータ入力回路と、
前記ソースラインに連結され、前記ｎビットデータワードに応答して前記ソースラインから電流を流れさせるために動作するｎ個のメモリーセルを備えるメモリーセルアレイと、
前記ソースラインに連結され、前記ｎビットデータワードのコンプリメントに応答して前記ソースラインから電流を流れさせるために動作するｎ個のダミーメモリーセルを備えるダミーメモリーセルアレイとを備え、
前記ソースラインから電流を流れさせるメモリーセルとダミーメモリーセルの総数がｎ個になるように構成されたことを特徴とする集積回路メモリー装置。
【請求項２】
前記ｎ個のメモリーセルと前記ｎ個のダミーメモリーセルの各々がスプリットゲートフラッシュメモリーセルであることを特徴とする請求項１に記載の集積回路メモリー装置。
【請求項３】
前記ｎ個のメモリーセルと前記ｎ個のダミーメモリーセルは、
各ソース端子によって前記ソースラインに共通に連結されていることを特徴とする請求項１に記載の集積回路メモリー装置。
【請求項４】
前記ｎ個のメモリーセルは、ｎ個のドレイン端子を通して前記ｎビットデータワードに各々連結され、前記ｎ個のダミーメモリーセルは、ｎ個のダミードレイン端子を通して前記ｎビットデータワードのコンプリメントに連結されていることを特徴とする請求項１に記載の集積回路メモリー装置。
【請求項５】
ソースラインと、
前記ソースラインに連結され、前記ｎビットデータワードに応答して前記ソースラインから電流を流れさせために動作するｎ個のメモリーセルを備えるメモリーセルアレイと、
前記ｎビットデータワードに応答して前記ソースラインから電流を流れさせために動作するダミーメモリーセル回路とを備え、
プログラム動作期間に、前記メモリーセルアレイと前記ダミーメモリーセル回路から流れる総電流が前記ｎ個のメモリーセルのうちの一つによって流れる電流のｎ倍であることを特徴とする集積回路メモリー装置。
【請求項６】
前記ｎ個のメモリーセルの各々がスプリットゲートフラッシュメモリーセルであることを特徴とする請求項５に記載の集積回路メモリー装置。
【請求項７】
前記ｎ個のメモリーセルは、各ソース端子によって前記ソースラインに共通に連結されていることを特徴とする請求項５に記載の集積回路メモリー装置。
【請求項８】
前記装置は、
前記ｎビットデータワードに応答してｎ個の出力電圧を発生するデータ入力回路をさらに備え、
前記ｎ個のメモリーセルがｎ個のドレイン端子を通してｎ個の出力電圧を受けることを特徴とする請求項５に記載の集積回路メモリー装置。
【請求項９】
前記ダミーメモリーセル回路が、
前記ｎビットデータワードに応答してダミービットラインに出力電圧を発生する電流追加回路と、
前記ダミービットライン上の出力電圧に応答して前記ソースラインから電流を流れさせために動作するダミーメモリーセルとを備えることを特徴とする請求項５に記載の集積回路メモリー装置。
【請求項１０】
ソースラインと、
前記ソースラインに連結され、ｎビットデータワードに応答して前記ソースラインから電流を流れさせためのｎ個のメモリーセルを備えるメモリーセルアレイと、
前記ソースラインに連結され、ｎビットデータワードに応答して前記ソースラインから電流を流すために動作するｎ／ｙ個のダミーメモリーセルを備えるダミーメモリーセル回路とを備え、
前記ｎ／ｙ個のダミーメモリーセルの各々から流れる各々の電流の大きさが、ほぼ０から前記ｎメモリーセルの一つによって流れる電流のｙ倍までの範囲であることを特徴とする集積回路メモリー装置。
【請求項１１】
前記ｎ個のメモリーセルの各々と前記ｎ／ｙ個のダミーメモリーセルの各々は、スプリットゲートメモリーセルであることを特徴とする請求項１０に記載の集積回路メモリー装置。
【請求項１２】
前記ｎメモリーセルは、
各ソース端子によって前記ソースラインに共通に連結されていることを特徴とする請求項１０に記載の集積回路メモリー装置。
【請求項１３】
前記ｎビットデータワードに応答してｎ出力電圧を発生するデータ入力回路をさらに備え、
前記ｎ個のメモリーセルが各ｎドレイン端子を通して前記ｎビットデータワードを受けるることを特徴とする請求項１０に記載の集積回路メモリー装置。
【請求項１４】
前記ダミーメモリーセル回路は、
前記ｎビットデータワードに応答して少なくとも一つのダミービットラインに出力電圧を発生する入力回路と、
前記出力電圧に応答して前記ソースラインから前記少なくとも一つのダミービットラインに電流を流れさせるために動作する少なくとも一つのダミーメモリーセルを備えるダミーメモリーセルアレイとを備えることを特徴とする請求項１０に記載の集積回路メモリー装置。
【請求項１５】
ｎ個のメモリーセルを備えるメモリーセルアレイがソースラインから電流を流れさせるように前記メモリーセルアレイにｎプログラミング電圧を印加する段階と、
ダミーメモリーセル回路が前記ソースラインから電流を流すために前記ダミーメモリーセル回路に少なくとも一つのプログラミング電圧を印加する段階とを含み、
プログラム動作期間に、前記メモリーセルアレイと前記ダミーメモリーセルアレイによって流れる総電流が前記ｎ個のメモリーセルの一つによって流れる電流のｎ倍であることを特徴とする集積回路メモリー装置を動作する方法。
【請求項１６】
ｎビットデータワードに応答して前記ｎ個のプログラミング電圧を発生する段階と、
前記ｎビットデータワードに応答して前記少なくとも一つのプログラミング電圧を発生する段階とをさらに備えることを特徴とする請求項１５に記載の集積回路メモリー装置を動作する方法。
【請求項１７】
ｎ本からなるグループの各々がｉ本のビットラインで構成されたｎ×ｉ本のビットラインの各々に連結されたドレインと２ｍ本のワードライン各々に連結されたゲートとｍ本のソースラインの各々に連結されたソースを有するｎ×ｉ×２ｍ個のメモリーセルを備えたメモリーセルアレイと、
前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する少なくとも２ｍ個のトランジスタを備えたダミーアレイとを備え、
プログラム時にｎ個の入力データに応答して前記ソースラインから前記ビットラインに流れるバイアス電流と前記ソースラインから前記少なくとも一つのダミービットラインに流れるバイアス電流とを合せた電流が、前記メモリーセルアレイのｎ個のメモリーセルがプログラムされる時に前記ソースラインから前記ｎ本のビットラインに流れるバイアス電流と同一にするように構成されたことを特徴とするフラッシュメモリー装置。
【請求項１８】
ｎ本からなるグループの各々がｉ本のビットラインで構成されたｎ×ｉ本のビットラインの各々に連結されたドレインと２ｍ本のワードラインの各々に連結されたゲートとｍ本のソースラインの各々に連結されたソースを有するｎ×ｉ×２ｍ個のメモリーセルを備えたメモリーセルアレイと、
プログラム時にｎ個の入力データに応答して前記メモリーセルアレイの選択されたソースラインから選択されたビットラインにバイアス電流を流すプログラム回路と、
前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する少なくとも２ｍ個のトランジスタを備えたダミーアレイと、
プログラム時に前記ｎ個の入力データに応答して前記ダミーアレイの前記選択されたソースラインから前記少なくとも一つのダミービットラインにバイアス電流を流すダミープログラム回路とを備えることを特徴とするフラッシュメモリー装置。
【請求項１９】
プログラム時に前記選択されたソースラインから前記選択されたビットラインに流れるバイアス電流と前記選択されたソースラインから前記少なくとも一つのダミービットラインに流れるバイアス電流とを合せた電流が、前記メモリーセルアレイのｎ個のメモリーセルがプログラムされる時に前記選択されたソースラインから前記ｎ本のビットラインに流れるバイアス電流と同一であることを特徴とする請求項１８に記載のフラッシュメモリー装置。
【請求項２０】
前記ｎ×ｉ×２ｍ個のメモリーセルの各々は、
スプリットゲートフラッシュメモリーセルであることを特徴とする請求項１８に記載のフラッシュメモリー装置。
【請求項２１】
前記ダミーアレイは、
ｎ本のダミービットラインの各々に連結されたドレインと前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結れたソースを有するｎ×２ｍ個のダミーメモリーセルを備えることを特徴とする請求項１８に記載のフラッシュメモリー装置。
【請求項２２】
前記ｎ×２ｍ個のダミーメモリーセルの各々は、
スプリットゲートフラッシュメモリーセルであることを特徴とする請求項２１に記載のフラッシュメモリー装置。
【請求項２３】
前記ダミープログラム回路は、前記ｎ個の入力データに応答して前記ｎ本のダミービットラインの各々にデータを入力するｎ個のデータ入力回路を備え、
前記ｎ個のデータ入力回路の各々は、
電源電圧が印加されるソースと前記入力データが印加されるゲートと前記ダミービットラインに連結されたドレインを有する第１プルアップトランジスタと、
前記ダミービットラインに連結されたドレインと前記入力データが印加されるゲートを有する第１プルダウントランジスタと、
前記第１プルダウントランジスタのソースに連結されたドレインと接地電圧が印加されるソースを有し、プログラム時に発生するバイアス電圧に応答して前記バイアス電流を流れさせるバイアス電流発生トランジスタと、
消去、リード、及びスタンバイ時に発生する制御信号に応答して前記ダミービットラインを接地電圧レベルにリセットするリセットトランジスタとを備えることを特徴とする請求項２１に記載のフラッシュメモリー装置。
【請求項２４】
前記ダミーアレイは、
ｎ／ｙ本のダミービットラインの各々に連結されたドレインと前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結れたソースを有するｎ／ｙ×２ｍ個のダミーメモリーセルを備えることを特徴とする請求項１８に記載のフラッシュメモリー装置。
【請求項２５】
前記ｎ／ｙ×２ｍ個のダミーメモリーセルの各々は、
スプリットゲートフラッシュメモリーセルであることを特徴とする請求項２４に記載のフラッシュメモリー装置。
【請求項２６】
前記ダミープログラム回路は、前記ｎ個の入力データの所定個数ずつの入力データに応答して前記ｎ／ｙ本のダミービットラインの各々にデータを入力するｎ／ｙ個のグループのデータ入力回路を備え、
前記ｎ／ｙ個のグループのデータ入力回路の各々は、
前記所定個数の入力データを論理和を演算する論理和ゲートと、
電源電圧が印加されるソースと前記論理和ゲートの出力信号が印加されるゲートと前記ダミービットラインに連結されたドレインを有する第１プルアップトランジスタと、
前記ダミービットラインに連結されたドレインと前記所定個数の入力データが各々印加されるゲートを有する所定個数の第１プルダウントランジスタと、
前記所定個数の第１プルダウントランジスタのそれぞれのソースに連結されたドレインと接地電圧が印加されるソースを有し、プログラム時に発生するバイアス電圧に応答して前記バイアス電流を流す所定個数のバイアス電流発生トランジスタと、
消去、リード、及びスタンバイ時に発生する制御信号に応答して前記ダミービットラインを接地電圧レベルにリセットするリセットトランジスタとを備えることを特徴とする請求項２４に記載のフラッシュメモリー装置。
【請求項２７】
前記ダミーアレイは、
一つのダミービットラインに連結されたドレインと前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースを有する２ｍ個のトランジスタを備えることを特徴とする請求項１８に記載のフラッシュメモリー装置。
【請求項２８】
前記２ｍ個のトランジスタの各々は、ＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタそれぞれのゲートオキサイド厚さが厚いことを特徴とする請求項２７に記載のフラッシュメモリー装置。
【請求項２９】
前記ダミープログラム回路は、
前記ダミービットラインに連結されたソースと前記ｎ個の入力データを組み合わせた信号が印加されるゲートを有するプルアップトランジスタと、
前記プルアップトランジスタのドレインに連結されたドレインと前記ｎ個の入力データが各々印加されるゲートを有するｎ個のプルダウントランジスタと、
前記ｎ個のプルダウントランジスタのそれぞれのソースに連結されたドレインとプログラム時に発生するバイアス電圧が印加されるゲートと接地電圧が印加されるソースを有するｎ個のバイアス電流発生トランジスタと、
消去、リード、及びスタンバイ時に発生する制御信号に応答して前記ダミービットラインを接地電圧レベルにリセットするリセットトランジスタとを備えることを特徴とする請求項２７に記載のフラッシュメモリー装置。
【請求項３０】
ｎ本からなるグループの各々がｉ本のビットラインで構成されたｎ×ｉ本のビットラインの各々に連結されたドレインと２ｍ本のワードラインの各々に連結されたゲートとｍ本のソースラインの各々に連結されたソースを有するｎ×ｉ×２ｍ個のメモリーセルを備えたメモリーセルアレイのプログラム方法において、
前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する少なくとも２ｍ個のトランジスタを構成して、
プログラム時にｎ個の入力データに応答して前記メモリーセルアレイの選択されたソースラインからｎ−ｘ（ｘは０からｎまでの整数）本の選択されたビットラインにバイアス電流を流して、
プログラム時に前記ｎ個の入力データに応答して前記選択されたソースラインから少なくとも一つのダミービットラインに流れるバイアス電流が、前記メモリーセルアレイのｘ個のメモリーセルがプログラムされる時に前記選択されたソースラインから前記ｘ本の選択されたビットラインに流れるバイアス電流と同一の大きさで流れるようにすることを特徴とするフラッシュメモリー装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリー装置に係り、特にプログラム、消去、及びリード作動が可能なフラッシュメモリー装置及びこの装置のプログラム方法に関する。
【背景技術】
【０００２】
一般的なフラッシュメモリー装置は、メモリーセルが連結する形態によってＮＯＲ型フラッシュメモリー装置とＮＡＮＤ型フラッシュメモリー装置とに区分される。そして、ＮＯＲ型フラッシュメモリー装置は、メモリーセルの構造によってスタックゲートＮＯＲ型フラッシュメモリー装置とスプリットゲートＮＯＲ型フラッシュメモリー装置とに区分される。
【０００３】
従来のスプリットゲートＮＯＲ型フラッシュメモリー装置は、一つのソースラインに複数個のスプリットゲートメモリーセルのソースが共通に連結して構成されるためにプログラム動作時にプログラムされるメモリーセルの個数によってソースラインの電圧降下が変わる。したがって、プログラムされるメモリーセルのプログラム電圧が変わるという問題がある。
【０００４】
図１は、従来のスプリットゲートＮＯＲ型フラッシュメモリー装置の一例の構成を示すブロック図であって、メモリーセルアレイ１０、ローデコーダー１２、ワードラインドライバー１４、ソースデコーダー１６、ソースラインドライバー１８、コラムデコーダー＆多重化装置２０、及びデータ入力回路２２で構成されている。
【０００５】
図１では、ｉ本のビットラインを便宜上一つのビットラインで示しており、ｉ本のビットラインの各々は同一の構成を有する。
【０００６】
図１において、メモリーセルアレイ１０は、ｎ本からなるグループの各々がｉ本のビットラインで構成されたｎ×ｉ本のビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉと２ｍ本のワードラインＷＬ１〜ＷＬ２ｍとｍ本のソースラインＳＬ１〜ＳＬｍとの間に連結された２ｍ×ｎ×ｉ個のスプリットゲートメモリーセルを備えて構成されている。そして、上下に隣接する２個ずつのメモリーセルのソースはソースラインに共通に連結され、ドレインは同一ビットラインに連結され、ゲートはそれぞれのワードラインに連結されている。
【０００７】
図１に示したブロックそれぞれの機能を説明すれば次の通りである。
【０００８】
メモリーセルアレイ１０は、データの消去時には、ワードラインＷＬ１〜ＷＬ２ｍに高電圧ＶＰＰが印加され、ソースラインＳＬ１〜ＳＬｍ及びビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉに接地電圧が印加されて消去される。そして、データのプログラム時には、ソースラインＳＬ１〜ＳＬｍのうちから選択されたソースラインに高電圧ＶＰＰが印加され、選択されていないソースラインに接地電圧が印加されてワードラインＷＬ１〜ＷＬ２ｍのうちから選択されたワードラインに所定電圧が印加され、選択されていないワードラインに接地電圧が印加されて、ビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉに所定電圧が印加されると該当するメモリーセルがプログラムされて、一方、電源電圧が印加されると該当するメモリーセルがプログラムされない。リード時には、ソースラインＳＬ１〜ＳＬｍに接地電圧が印加され、ワードラインＷＬ１〜ＷＬ２ｍのうちから選択されたワードラインに電源電圧が印加され、選択されていないワードラインに接地電圧が印加され、ビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉのうちから選択されたビットラインに所定電圧が印加され、選択されていないビットラインに接地電圧が印加されると該当するメモリーセルからデータがリードされる。スタンバイ時には、ソースラインＳＬ１〜ＳＬｍ、ワードラインＷＬ１〜ＷＬ２ｍ、及びビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉに接地電圧レベルが印加される。
【０００９】
ローデコーダー１２は、ｘビットのローアドレスＲＡ１〜ＲＡｘをデコーディングしてワードライン選択信号Ｗ１〜Ｗ２ｍを発生する。ワードラインドライバー１４は、ワードライン選択信号Ｗ１〜Ｗ２ｍに応答して、消去時にはワードラインＷＬ１〜ＷＬ２ｍに高電圧を印加し、プログラム時には選択されたワードラインに所定電圧を印加するとともに選択されていないワードラインに接地電圧を印加し、リード時には選択されたワードラインに電源電圧を印加するとともに選択されていないワードラインに接地電圧を印加し、スタンバイ時にはワードラインＷＬ１〜ＷＬ２ｍに接地電圧を印加する。
【００１０】
ソースデコーダー１６は、ローアドレスＲＡ１〜ＲＡｘのうち最下位１ビットを除外したローアドレスＲＡ１〜ＲＡ（ｘ−１）をデコーディングしてｍ本のソースライン選択信号Ｓ１〜Ｓｍを発生する。ソースラインドライバー１８は、ｍ本のソースライン選択信号Ｓ１〜Ｓｍに応答してソースラインＳＬ１〜ＳＬｍを駆動する。消去時にはソースラインＳＬ１〜ＳＬｍに接地電圧を印加し、プログラム時にはソースラインＳＬ１〜ＳＬｍのうちから選択されたソースラインに高電圧を印加するとともに選択されていないソースラインに接地電圧を印加し、リード時及びスタンバイ時にはソースラインＳＬ１〜ＳＬｍに接地電圧を印加する。
【００１１】
コラムデコーダー＆多重化装置２０は、ｙビットのコラムアドレスＣＡ１〜ＣＡｙをデコーディングしてｉ個のコラム選択信号を発生し、ｎ本のデータ入出力ラインＩＯ１〜ＩＯｎから伝送されるデータをｉ個のコラム選択信号に応答して選択されたｎ本のビットラインに伝送する。すなわち、コラムデコーダー＆多重化装置２２は、ｎ本からなるグループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉそれぞれについてｉ本のビットラインのうち１本のビットラインを選択して、これによりｎ本のデータ入出力ラインＩＯ１〜ＩＯｎから伝送されるデータをｎ本のビットラインに伝送する。コラムデコーダー＆多重化装置２２は、消去時にはｎ本からなるグループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉに接地電圧を印加して、プログラム時にはｎ本からなるグループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉそれぞれのｉ本のビットラインのうちから選択された１本のビットラインに所定電圧及び／または電源電圧を印加して、リード時にはｎ本グループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉそれぞれについてｉ本のビットラインのうちから選択された１本のビットラインに所定電圧及び／または接地電圧を印加して、スタンバイ時にはｎ本からなるグループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉに接地電圧を印加する。
【００１２】
プログラム命令時において、データ入力回路２２は、入力データが"ハイ"レベルならば電源電圧レベルを該当するデータ入出力ラインに伝送して、入力データが"ロー"レベルならばバイアス電圧ＶＢＩＡＳに応答する所定電圧を該当するデータ入出力ラインに伝送する。
【００１３】
上述したような機能を実行する図１に示したフラッシュメモリー装置の消去及びプログラム動作を説明すれば次の通りである。
【００１４】
消去命令が印加されると、ワードラインドライバー１４はワードラインＷＬ１〜ＷＬ２ｍに高電圧ＶＰＰを印加して、ソースラインドライバー１８はソースラインＳＬ１〜ＳＬｍに接地電圧レベルの信号を印加して、コラムデコーダー＆多重化装置２０はｎ本からなるグループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉに接地電圧レベルの信号を印加する。これにより、メモリーセルアレイ１０内のメモリーセルに対する消去動作が実行される。
【００１５】
プログラム命令が印加されて、"ロー"レベルの入力データＤＩＮ１と"ハイ"レベルの入力データＤＩＮ２〜ＤＩＮｎが入力されて、"００．．０"のローアドレスＲＡ１〜ＲＡｘとコラムアドレスＣＡ１〜ＣＡｙが入力される場合を仮定してプログラム時の動作を説明すれば次の通りである。
【００１６】
ローデコーダー１２は、ローアドレスＲＡ１〜ＲＡｘをデコーディングしてワードライン選択信号Ｗ１をイネーブルする。ソースデコーダー１６は、ローアドレスＲＡ１〜ＲＡ（ｘ−１）をデコーディングしてソースライン選択信号Ｓ１をイネーブルする。データ入力回路２２は、"ロー"レベルの入力データＤＩＮ１と"ハイ"レベルの入力データＤＩＮ２〜ＤＩＮｎを駆動してデータ入出力ラインＩＯ１〜ＩＯｎに所定電圧または電源電圧を伝送する。ワードラインドライバー１４は、ワードライン選択信号Ｗ１に応答してワードラインＷＬ１に所定電圧（約１Ｖ程度の電圧）を印加して、残りのワードラインＷＬ２〜ＷＬ２ｍに接地電圧レベルを印加する。ソースラインドライバー１８は、ソースラインＳＬ１に高電圧ＶＰＰを印加して、残りのソースラインＳＬ２〜ＳＬｍに接地電圧レベルを印加する。コラムデコーダー＆多重化装置２０は、コラムアドレスＣＡ１〜ＣＡｙをデコーディングしてｎ本からなるグループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉの一番目のｎ本のビットラインＢＬ１１〜ＢＬｎ１を選択してデータ入出力ラインＩＯ１〜ＩＯｎの信号に応答してビットラインＢＬ１１に所定電圧（約０．４〜０．５Ｖの電圧）を印加して、ビットラインＢＬ２１〜ＢＬｎ１に電源電圧レベルを印加する。したがって、ｎ本のビットラインＢＬ１１〜ＢＬｎ１とワードラインＷＬ１との間に連結されたメモリーセルがプログラムされる。すなわち、ビットラインＢＬ１１とワードラインＷＬ１との間に連結されたメモリーセルは、ソースラインＳＬ１からビットラインＢＬ１１に電流が流れてプログラムされて、ビットラインＢＬ２１〜ＢＬｎ１とワードラインＷＬ１との間に連結された残りのメモリーセルは、ソースラインＳＬ１からビットラインＢＬ２１〜ＢＬｎ１に電流が流れないのでプログラムされない。
【００１７】
このような動作を実行することによりメモリーセルアレイのメモリーセルをプログラムすることができる。この時、一つのメモリーセルだけプログラムされるためにソースラインＳＬ１で発生する電圧降下は大きくない。
【００１８】
反面、すべて"ロー"レベルである入力データＤＩＮ１〜ＤＩＮｎが印加される場合にはソースラインＳＬ１に連結されたｎ個のメモリーセルがすべてプログラムされるためにソースラインＳＬ１からビットラインＢＬ１１、ＢＬ２１、．．．、ＢＬｎ１への電流が流れてソースラインＳＬ１での電圧降下が大きくなる。
【００１９】
すなわち、図１に示した従来のフラッシュメモリー装置は、プログラムされるメモリーセルの個数が増加するによってソースラインで発生する電圧降下が大きくなる。したがって、ソースラインで発生される電圧降下が変化によってプログラムされるメモリーセルのプログラム電圧が変わるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、プログラムされるメモリーセルの個数に関係なくソースラインで均一な電圧降下を発生することができるフラッシュメモリー装置を提供することにある。
【００２１】
本発明の他の目的は、前記目的を達成するためのフラッシュメモリー装置のプログラム方法を提供することにある。
【課題を解決するための手段】
【００２２】
前記目的を達成するための本発明のフラッシュメモリー装置は、ｎ本からなるグループの各々がｉ本のビットラインで構成されたｎ×ｉ本のビットラインの各々に連結されたドレインと２ｍ本のワードラインの各々に連結されたゲートとｍ本のソースラインの各々に連結されたソースを有するｎ×ｉ×２ｍ個のメモリーセルを備えたメモリーセルアレイ、及び、前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する少なくとも２ｍ個のトランジスタを備えたダミーアレイとを備え、プログラム時にｎ個の入力データに応答して前記ソースラインから前記ビットラインに流れるバイアス電流と前記ソースラインから前記少なくとも一つのダミービットラインに流れるバイアス電流とを合せた電流が、前記メモリーセルアレイのｎ個のメモリーセルがプログラムされる時に前記ソースラインから前記ｎ本のビットラインに流れるバイアス電流と同一にすることを特徴とする。
【００２３】
前記目的を達成するための本発明の他のフラッシュメモリー装置は、ｎ本からなるグループの各々がｉ本のビットラインで構成されたｎ×ｉ本のビットラインの各々に連結されたドレインと２ｍ本のワードラインの各々に連結されたゲートとｍ本のソースラインの各々に連結されたソースを有するｎ×ｉ×２ｍ個のメモリーセルを備えたメモリーセルアレイ、プログラム時にｎ個の入力データに応答して前記メモリーセルアレイの選択されたソースラインから選択されたビットラインにバイアス電流を流すプログラム回路、前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する少なくとも２ｍ個のトランジスタを備えたダミーアレイ、及び、プログラム時に前記ｎ個の入力データに応答して前記ダミーアレイの前記選択されたソースラインから前記少なくとも一つのダミービットラインにバイアス電流を流すダミープログラム回路を備えることを特徴とする。
【００２４】
本発明の望ましい実施形態によれば、前記ダミーアレイは、ｎ本のダミービットラインの各々に連結されたドレインと前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースを有するｎ×２ｍ個のダミーメモリーセルを備えたダミーメモリーセルアレイとして構成されうる。或いは、前記ダミーアレイは、ｎ／ｙ本のダミービットラインの各々に連結されたドレインと前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースを有するｎ／ｙ×２ｍ個のダミーメモリーセルを備えたダミーメモリーセルアレイとして構成されうる。或いは、前記ダミーアレイは、一つのダミービットラインに連結されたドレインと前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースを有する２ｍ個のトランジスタを備えたトランジスタアレイとして構成されうる。
【００２５】
前記他の目的を達成するための本発明のフラッシュメモリー装置のプログラム方法は、ｎ本からなるグループの各々がｉ本のビットラインで構成されたｎ×ｉ本のビットラインの各々に連結されたドレインと２ｍ本のワードラインの各々に連結されたゲートとｍ本のソースラインの各々に連結されたソースを有するｎ×ｉ×２ｍ個のメモリーセルを備えたメモリーセルアレイのプログラム方法において、前記２ｍ本のワードラインの各々に連結されたゲートと前記ｍ本のソースラインの各々に連結されたソースと少なくとも一つのダミービットラインに連結されたドレインを有する少なくとも２ｍ個のトランジスタを構成して、プログラム時にｎ個の入力データに応答して前記メモリーセルアレイの選択されたソースラインからｎ−ｘ（ｘは０からｎまでの整数）本の選択されたビットラインにバイアス電流を流して、プログラム時に前記ｎ個の入力データに応答して前記選択されたソースラインから少なくとも一つのダミービットラインに流れるバイアス電流を、前記メモリーセルアレイのｘ個のメモリーセルがプログラムされる時に前記選択されたソースラインから前記ｘ本の選択されたビットラインに流れるバイアス電流と同一の大きさで流すことを特徴とする。
【発明の効果】
【００２６】
したがって、本発明のフラッシュメモリー装置及びこの装置のプログラム方法によれば、入力データに関係がなくソースラインからビットラインに流れる電流が同一になるように制御することによってソースラインの電圧降下が同一になる。これにより、プログラムされるセルのプログラム電圧が同一になる。
【発明を実施するための最良の形態】
【００２７】
以下、添付した図面を参考にしながら本発明のフラッシュメモリー装置及びこの装置のプログラム方法を説明する。
【００２８】
図２は、本発明のスプリットゲートＮＯＲ型フラッシュメモリー装置の一実施形態の構成を示すブロック図であって、図１に示したブロック図にダミーメモリーセルアレイ３０、及びダミーデータ入力回路３２を追加して構成されている。
【００２９】
図２において、ダミーメモリーセルアレイ３０は、ｎ本のダミービットラインＤＢＬ１〜ＤＢＬｎと２ｍ本のワードラインＷＬ１〜ＷＬ２ｍとｍ本のソースラインＳＬ１〜ＳＬｍ間に連結された２ｍ×ｎ個のスプリットゲートダミーメモリーセルを備えて構成されている。そして、上下に隣接する２個ずつのメモリーセルのソースはソースラインに共通に連結され、ドレインは同一ビットラインに連結され、ゲートはそれぞれのワードラインに連結されている。
【００３０】
図２に示したブロックそれぞれの機能を説明すれば次の通りである。
【００３１】
図２に示したブロックのうち図１に示したブロックと同一のブロックの機能は、図１のブロックの機能説明を参考にすれば良いので、ここでは追加されるブロックの機能だけを説明する。
【００３２】
ダミーメモリーセルアレイ３０は、消去、プログラム、及びスタンバイ時に、ソースラインＳＬ１〜ＳＬｍとワードラインＷＬ１〜ＷＬ２ｍに対して、メモリーセルアレイ１０に印加される電圧と同一のレベルの電圧が印加される。そして、消去、リード及びスタンバイ時には、ダミービットラインＤＢＬ１〜ＤＢＬｎに接地電圧レベルの電圧が印加され、プログラム時には、ダミービットラインＤＢＬ１〜ＤＢＬｎに所定電圧が印加されることにより該当するメモリーセルがプログラムされて、電源電圧が印加されることにより該当するメモリーセルがプログラムされなくなる。ダミーデータ入力回路３２は、消去、リード及びスタンバイ時には、ダミービットラインＤＢＬ１〜ＤＢＬｎに接地電圧レベルの電圧を印加し、プログラム時には、入力データが"ロー"レベルならば、入力データＤＩＮ１〜ＤＩＮｎを反転して電源電圧レベルを該当するダミービットラインに印加して該当するソースラインから該当するダミービットラインに電流が流れないようにして、入力データが"ハイ"レベルならば、バイアス電圧ＶＢＩＡＳに応答する所定電圧を該当するダミービットラインに印加して該当するソースラインから該当するダミービットラインにバイアス電流を流す。したがって、ダミービットラインＤＢＬ１〜ＤＢＬｎに印加される電圧は、ｎ本からなるグループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉに印加される電圧と相補的なレベルになる。すなわち、ビットラインＢＬ１１〜ＢＬ１ｉのうちから選択された一つのビットラインに印加される電圧が所定電圧ならばダミービットラインＤＢＬ１に印加される電圧は電源電圧レベルになる。
【００３３】
上述したような機能を有する図２に示したフラッシュメモリー装置の消去及びプログラム動作を説明すれば次の通りである。
【００３４】
消去命令が印加されると、ワードラインドライバー１４はワードラインＷＬ１〜ＷＬ２ｍに高電圧ＶＰＰを印加し、ソースラインドライバー１８はソースラインＳＬ１〜ＳＬｍに接地電圧レベルの信号を印加し、コラムデコーダー＆多重化装置２０とダミーデータ入力回路３２はｎ本からなるグループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉとダミービットラインＤＢＬ１〜ＤＢＬｎに接地電圧レベルの信号を印加する。これにより、メモリーセルアレイ１０内のメモリーセル及びダミーメモリーセルアレイ３０内のダミーメモリーセルに対する消去動作が実行される。
【００３５】
プログラム命令が印加されて、"ロー"レベルの入力データＤＩＮ１と"ハイ"レベルの入力データＤＩＮ２〜ＤＩＮｎが入力されて、"００．．０"のローアドレスＲＡ１〜ＲＡｘとコラムアドレスＣＡ１〜ＣＡｙが入力される場合を仮定してプログラム時の動作を説明すれば次の通りである。
【００３６】
ローデコーダー１２は、ローアドレスＲＡ１〜ＲＡｘをデコーディングしてワードライン選択信号Ｗ１をイネーブルする。ソースデコーダー１６は、ローアドレスＲＡ１〜ＲＡ（ｘ−１）をデコーディングしてソースライン選択信号Ｓ１をイネーブルする。データ入力回路２２は、"ロー"レベルの入力データＤＩＮ１と"ハイ"レベルの入力データＤＩＮ２〜ＤＩＮｎを駆動してデータ入出力ラインＩＯ１〜ＩＯｎに所定電圧または電源電圧を伝送する。ワードラインドライバー１４は、ワードライン選択信号Ｗ１に応答してワードラインＷＬ１に所定電圧（約１Ｖ程度の電圧）を印加して、残りのワードラインＷＬ２〜ＷＬ２ｍに接地電圧レベルを印加する。
【００３７】
ソースラインドライバー１８は、ソースラインＳＬ１に高電圧ＶＰＰを印加して、残りのソースラインＳＬ２〜ＳＬｍに接地電圧レベルを印加する。コラムデコーダー＆多重化装置２０は、コラムアドレスＣＡ１〜ＣＡｙをデコーディングしてｎ本からなるグループのビットラインＢＬ１１〜ＢＬ１ｉないしＢＬｎ１〜ＢＬｎｉの一番目のｎ本のビットラインＢＬ１１〜ＢＬｎ１を選択し、データ入出力ラインＩＯ１〜ＩＯｎの信号に応答して、ビットラインＢＬ１１に所定電圧（約０．４〜０．５Ｖの電圧）を印加するとともにビットラインＢＬ２１〜ＢＬｎ１に電源電圧レベルを印加する。したがって、ビットラインＢＬ１１とワードラインＷＬ１との間に連結されたメモリーセルはソースラインＳＬ１からビットラインＢＬ１１に電流が流れてプログラムされて、ビットラインＢＬ２１〜ＢＬｎ１とワードラインＷＬ１との間に連結された残りのメモリーセルはソースラインＳＬ１からビットラインＢＬ２１〜ＢＬｎ１に電流が流れないのでプログラムされない。
【００３８】
ダミーデータ入力回路３２は、入力データＤＩＮ１〜ＤＩＮｎを反転してダミービットラインＤＢＬ１〜ＤＢＬｎに伝送する。すなわち、ダミービットラインＤＢＬ１に電源電圧レベルを印加するとともにダミービットラインＤＢＬ２〜ＤＢＬｎに所定電圧（約０．４〜０．５Ｖ）を印加する。したがって、ダミービットラインＤＢＬ１とワードラインＷＬ１との間に連結されたダミーメモリーセルは、ソースラインＳＬ１からダミービットラインＤＢＬ１に電流が流れないのでプログラムされず、ダミービットラインＤＢＬ２〜ＤＢＬｎとワードラインＷＬ１との間に連結されたダミーメモリーセルは、ソースラインＳＬ１からダミービットラインＤＢＬ２〜ＤＢＬｎにバイアス電流が流れてプログラムされる。
【００３９】
この時、一つのソースラインから一つのビットラインに流れる電流と一つのソースラインから一つのダミービットラインに流れる電流は同一である。スプリットゲートＮＯＲ型フラッシュメモリーセルは、その特性上、浮遊ゲートにソース電圧が７０％〜８０％程度誘起されるので、セルがプログラムされたとしても、プログラム電流は遮断できず持続的に流れることができる。したがって、ダミーメモリーセルがプログラムされても、ダミービットラインに所定電圧を印加するとダミーメモリーセルのソースからドレイン方向へ電流が流れる。
【００４０】
図２に示した本発明のフラッシュメモリー装置は、一つの共通ソースラインと共通ワードラインに連結されたメモリーセルアレイ１０内のメモリーセルの個数がｎ×ｉ個であって、ダミーメモリーセルアレイ３０内のダミーメモリーセルの個数がｎ個の場合に、メモリーセルアレイ１０内のプログラムされるメモリーセルの個数とダミーメモリーセルアレイ３０内のプログラムされるダミーメモリーセルの個数を合せた個数が全部でｎ個になるように動作する。
【００４１】
すなわち、メモリーセルアレイ１０内のプログラムされるメモリーセルの個数が１個である場合にダミーメモリーセルアレイ３０内のプログラムされるダミーメモリーセルの個数が（ｎ−１）個になって、メモリーセルアレイ１０内のプログラムされるメモリーセルの個数が（ｎ−２）個の場合にはダミーメモリーセルアレイ３０内のプログラムされるダミーメモリーセルの個数が２個になる。
【００４２】
したがって、本発明のフラッシュメモリー装置は、プログラム時に、入力データに関係なく、プログラムされるメモリーセルの個数が同一であって、ソースラインからビットラインに流れる電流が同一になる。これにより、ソースラインで発生する電圧降下が同一になって、プログラムされるメモリーセルの電圧が同一になる。
【００４３】
図３は、図２に示したデータ入力回路の実施例の回路図であって、インバータＩＮＶ１、ＰＭＯＳトランジスタＰ１、及びＮＭＯＳトランジスタＮ１、Ｎ２で構成されている。
【００４４】
図３に示したデータ入力回路は、一つの入力データＤＩＮを受けて一つの信号ｄｉｎを発生する回路構成を示したものであり、実際には、これをｎ個含んで構成される。
【００４５】
図３に示した回路の作動を説明すれば次の通りである。プログラム時にバイアス電圧ＶＢＩＡＳが印加されるとＮＭＯＳトランジスタＮ２がオンされる。入力データＤＩＮが"ハイ"レベルならば、インバータＩＮＶ１は"ハイ"レベルの信号を反転させて"ロー"レベルの信号を発生する。そうすれば、ＰＭＯＳトランジスタＰ１がオンされて電源電圧レベルの信号ｄｉｎを発生する。反面、入力データＤＩＮが"ロー"レベルならば、インバータＩＮＶ１は"ロー"レベルの信号を反転させて"ハイ"レベルの信号を発生する。そうすれば、ＮＭＯＳトランジスタN１がオンされて所定電圧の信号ｄｉｎを発生する。これにより、ソースラインからビットラインにバイアス電流が流れる。すなわち、データ入力回路は、プログラム時に入力データＤＩＮが"ハイ"レベルならば電源電圧レベルの信号ｄｉｎを発生して、入力データＤＩＮが"ロー"レベルならば所定電圧の信号ｄｉｎを発生する。
【００４６】
図４は、図２に示したダミーデータ入力回路の一構成例の回路図であって、ダミーデータ入力回路は、ＰＭＯＳトランジスタＰ２、及びＮＭＯＳトランジスタＮ３〜Ｎ５で構成されている。図４に示したダミーデータ入力回路は、一つの入力データＤＩＮを入力して一つの信号ｄｉｎを発生する回路構成を示したものであり、実際には、これをｎ個含んで構成される。
【００４７】
図４に示した回路の作動を説明すれば次の通りである。消去、リード及びスタンバイ時に"ハイ"レベルの制御信号ＣＯＮが印加されるとＮＭＯＳトランジスタＮ５がオンされて接地電圧レベルの信号ｄｄｉｎを発生する。そして、プログラム時にバイアス電圧ＶＢＩＡＳが印加されるとＮＭＯＳトランジスタＮ４がオンされる。
【００４８】
入力データＤＩＮが"ハイ"レベルならば、ＮＭＯＳトランジスタＮ３がオンされて所定電圧の信号ｄｄｉｎを発生する。これにより、ソースラインからダミービットラインにバイアス電流が流れる。この時、流れるバイアス電流はソースラインからビットラインに流れるバイアス電流と同一の大きさの電流になる。反面、入力データＤＩＮが"ロー"レベルならば、ＰＭＯＳトランジスタＰ２がオンされて電源電圧レベルの信号ｄｄｉｎを発生する。
【００４９】
すなわち、ダミーデータ入力回路は、プログラム時に入力データＤＩＮが"ハイ"レベルならば所定電圧の信号ｄｉｎを発生して、入力データＤＩＮが"ロー"レベルならば電源電圧レベルの信号ｄｉｎを発生する。
【００５０】
上述したようにデータ入力回路とダミーデータ入力回路は、入力データＤＩＮを入力して相異なる状態の信号を発生する。
【００５１】
以上のように、本発明の実施形態のフラッシュメモリー装置は、メモリーセルアレイのワードライン及びソースラインと同一の数のワードライン及びソースラインとデータ入出力ラインの個数だけのダミービットラインの間にダミーメモリーセルを備えたダミーメモリーセルアレイを備えて構成されている。したがって、プログラム時にメモリーセルアレイにプログラムされるメモリーセルの個数とダミーメモリーセルアレイにプログラムされるダミーメモリーセルの個数を合計した個数、すなわち、一つのソースラインに連結されてプログラムされるセルの個数が入力データに関係なく常にデータ入出力ラインの個数になるようにすることによってソースラインからビットライン及びダミービットラインに流れる電流が常に同一になる。したがって、ソースラインで発生する電圧降下が同一になってプログラムされるメモリーセルのプログラム電圧が同一になる。
【００５２】
ところが、図２に示した実施形態のフラッシュメモリー装置は、データ入出力ラインの個数が増加すればダミーメモリーセルアレイ内のダミーメモリーセルの個数が増加することによってレイアウト面積が増加するという短所がある。
【００５３】
図５は、本発明のスプリットゲートＮＯＲ型フラッシュメモリー装置の他の実施形態の構成を示すブロック図であって、図１に示したブロック図にダミーメモリーセルアレイ４０及びダミーデータ入力回路４２を追加して構成されている。
【００５４】
図５において、ダミーメモリーセルアレイ４０は、ｎ／３本のダミービットラインＤＢＬ１〜ＤＢＬｎ／３と２ｍ本のワードラインＷＬ１〜ＷＬ２ｍとｍ本のソースラインＳＬ１〜ＳＬｍの間に連結された２ｍ×ｎ／３個のスプリットゲートダミーメモリーセルを備えて構成されている。そして、上下に隣接する２個ずつのメモリーセルのソースはソースラインに共通に連結され、ドレインは同一ビットラインに連結され、ゲートはそれぞれの該ワードラインに連結されている。
【００５５】
図５に示したブロックそれぞれの機能を説明すれば次の通りである。図５に示したブロックのうち図２に示したブロックと同一なブロックの機能は、図１のブロックの機能説明を参考にすれば良いので、ここでは追加されるブロックの機能だけ説明する。
【００５６】
ダミーメモリーセルアレイ４０は、図２に示したダミーメモリーセルアレイ３０と同一の動作を実行する。ダミーデータ入力回路４２は、消去、リード及びスタンバイ時にはダミービットラインＤＢＬ１〜ＤＢＬｎ／３に接地電圧レベルの電圧を印加し、プログラム時には３個ずつの入力データＤＩＮ１〜３と、ＤＩＮ４〜６と、．．．と、ＤＩＮ（ｎ−２）〜ＤＩＮｎとを反転させて３個の入力データがすべて"ロー"レベルならば電源電圧レベルを該当するダミービットラインに印加し、３個の入力データのうち少なくとも一つの入力データが"ハイ"レベルならば所定電圧を該当するダミービットラインに印加する。この時、３個の入力データのうち"ハイ"レベルである入力データの数によって該当するダミービットラインに流れる電流は変わるようになる。
【００５７】
図６は、図５に示したダミーデータ入力回路の一構成例の回路図であって、ダミーデータ入力回路は、ＯＲゲートＯＲ、ＰＭＯＳトランジスタＰ３、及びＮＭＯＳトランジスタＮ６〜Ｎ１２で構成されている。
【００５８】
図６に示したデータ入力回路は、３個の入力データＤＩＮ１〜ＤＩＮｎを受けて一つの信号ｄｄｉｎ１を発生する回路構成を示したものであり、実際には、これをｎ／３個含んで構成される。
【００５９】
図６に示した回路の作動を説明すれば次の通りである。消去、リード、及びスタンバイ時に"ハイ"レベルの制御信号ＣＯＮが印加されるとＮＭＯＳトランジスタＮ１２がオンされて接地電圧レベルの信号ｄｄｉｎ１を発生する。そして、プログラム時にバイアス電圧ＶＢＩＡＳが印加されるとＮＭＯＳトランジスタＮ７、Ｎ９、Ｎ１１がオンされる。
【００６０】
入力データＤＩＮ１〜ＤＩＮ３がすべて"ロー"レベルならば、ＯＲゲートＯＲが"ロー"レベルの信号を発生する。これにより、ＰＭＯＳトランジスタＰ３がオンされて電源電圧レベルの信号ｄｄｉｎ１を発生する。
【００６１】
入力データＤＩＮ１〜ＤＩＮ３の各々が"ハイ"レベル、"ロー"レベル、"ロー"レベルならば、ＯＲゲートＯＲが"ハイ"レベルの信号を発生する。これにより、ＮＭＯＳトランジスタＮ６がオンされて、ＰＭＯＳトランジスタＰ３がオフされて所定電圧の信号ｄｄｉｎ１を発生する。そうすれば、ソースラインからダミービットラインにバイアス電流が流れる。この時に流れるバイアス電流は、ソースラインから一つのビットラインに流れるバイアス電流と大きさが同一である。
【００６２】
入力データＤＩＮ１〜ＤＩＮ３の各々が"ハイ"レベル、"ハイ"レベル、"ロー"レベルならば、ＯＲゲートＯＲが"ハイ"レベルの信号を発生する。これにより、ＮＭＯＳトランジスタＮ６、Ｎ８がオンされて、ＰＭＯＳトランジスタＰ３がオフされて所定電圧の信号ｄｄｉｎ１を発生する。そうすれば、ソースラインからダミービットラインにバイアス電流が流れて、この時に流れるバイアス電流は、ソースラインから２本のビットラインに流れるバイアス電流と大きさが同一である。
【００６３】
入力データＤＩＮ１〜ＤＩＮ３がすべて"ハイ"レベルならば、ＯＲゲートＯＲが"ハイ"レベルの信号を発生する。これにより、ＮＭＯＳトランジスタＮ６、Ｎ８、Ｎ１０がすべてオンされて、ＰＭＯＳトランジスタＰ３がオフされて所定電圧の信号ｄｄｉｎ１を発生する。そうすれば、ソースラインからダミービットラインにバイアス電流が流れて、この時に流れるバイアス電流は、ソースラインから３本のビットラインに流れるバイアス電流と大きさが同一である。
【００６４】
図６に示したダミーデータ入力回路は、３個ずつの入力データによって一つのダミービットラインを通じて流れる電流の大きさを調節するものである。
【００６５】
したがって、図５に示した本発明の他の実施形態のフラッシュメモリー装置は、データ入出力ラインの数が多くなってもデータ入出力ラインの数だけのダミービットラインを備えなくても良いためにダミーメモリーセルアレイのレイアウト面積増加によるレイアウト面積増加を減らすことができる。
【００６６】
上述した実施形態では、３個ずつの入力データによって一つのダミービットラインを通じて流れる電流の大きさを調節するが、２個または４個以上を単位として、入力データによって一つのダミービットラインを通じて流れる電流を調節するように構成することも可能である。
【００６７】
図７は、本発明のスプリットゲートＮＯＲ型フラッシュメモリー装置の更に他の実施形態の構成を示すブロック図であって、図１に示したブロック図にＮＭＯＳトランジスタアレイ５０、及び電流加算回路５２を追加して構成されている。
【００６８】
図７において、ＮＭＯＳトランジスタアレイ５０は、ダミービットラインＤＢＬと２ｍ本のワードラインＷＬ１〜ＷＬ２ｍとｍ本のソースラインＳＬ１〜ＳＬｍの間に連結された２ｍ個のＮＭＯＳトランジスタを備えて構成されている。そして、上下に隣接する２個ずつのＮＭＯＳトランジスタのソースはソースラインに共通に連結され、ドレインはダミービットラインに連結され、ゲートはそれぞれの該当するワードラインに連結されている。ＮＭＯＳトランジスタアレイのＮＭＯＳトランジスタは、ゲートオキサイド厚さが厚く設計されて高電圧に耐えることができる。
【００６９】
図７に示したブロックそれぞれの機能を説明すれば次の通りである。図７に示したブロックのうち図１に示したブロックと同一のブロックの機能は、図１のブロックの機能と同一である。
【００７０】
ＮＭＯＳトランジスタアレイ５０は、消去、プログラム、及びスタンバイ時にソースラインＳＬ１〜ＳＬｍとワードラインＷＬ１〜ＷＬ２ｍにメモリーセルアレイ１０に印加される電圧と同一のレベルの電圧が印加される。そして、消去、リード及びスタンバイ時にはダミービットラインＤＢＬに接地電圧レベルの電圧が印加されて、プログラム時にはダミービットラインＤＢＬに所定電圧または電源電圧が印加される。電流加算回路５２は、入力データＤＩＮ１〜ＤＩＮｎに応答してダミービットラインＤＢＬに流れる電流を制御する。すなわち、メモリーセルアレイ１０の一つのソースラインに連結されたｎ個のメモリーセルが同時にプログラムされる時の電流をｎ×Ｉとして、メモリーセルアレイ１０の１個のメモリーセルがプログラムされて一つのソースラインからビットラインに流れる電流がＩとすると、電流加算回路５２は、入力データＤＩＮ１〜ＤＩＮｎに応答して一つのソースラインからダミービットラインＤＢＬ１に流れる電流が（ｎ−１）×Ｉになるように制御する。
【００７１】
図８は、図７に示した電流加算回路の一構成例の回路図であって、電流加算回路は、ＰＭＯＳトランジスタＰ６、ＮＭＯＳトランジスタＮ１３−１〜Ｎ１３−ｎ、Ｎ１４−１〜Ｎ１４−ｎ、Ｎ１５、及び論理合計回路（論理和）６０で構成されている。
【００７２】
図８に示した回路の作動を説明すれば次の通りである。消去、リード及びスタンバイ時に"ハイ"レベルの制御信号ＣＯＮが発生すればＮＭＯＳトランジスタＮ１５がオンされて接地電圧レベルの信号ｏｕｔを発生する。
【００７３】
そして、プログラム時にバイアス電圧ＶＢＩＡＳが印加されるとＮＭＯＳトランジスタＮ１４−１〜Ｎ１４−ｎがオンされる。
【００７４】
入力データＤＩＮ１〜ＤＩＮｎがすべて"ロー"レベルならば、論理合計回路６０は"ロー"レベルの信号を発生する。ＰＭＯＳトランジスタＰ６は"ロー"レベルの信号に応答してオンされて電源電圧レベルの信号ｏｕｔを発生する。
【００７５】
入力データＤＩＮ１が"ハイ"レベルであって、残りの入力データＤＩＮ２〜ＤＩＮｎがすべて"ロー"レベルならば、論理合計回路６０は"ハイ"レベルの信号を発生して、これによりＰＭＯＳトランジスタＰ６はオフされる。そして、ＮＭＯＳトランジスタＮ１３−１がオンされてＮＭＯＳトランジスタＮ１３−２〜Ｎ１３−ｎがオフされて所定電圧の信号ｏｕｔを発生する。これにより、ソースラインからダミービットラインにバイアス電流が流れる。ソースラインから一つのビットラインに流れるバイアス電流をＩとすると、この時にソースラインからダミービットラインに流れるバイアス電流はＩになる。
【００７６】
入力データＤＩＮ１〜ＤＩＮ（ｎ−１）が"ハイ"レベルであって、入力データＤＩＮｎが"ロー"レベルならば、論理合計回路６０は"ハイ"レベルの信号を発生して、ＰＭＯＳトランジスタＰ６はオフされる。そして、ＮＭＯＳトランジスタＮ１３−１〜Ｎ１３−（ｎ−１）がオンされてＮＭＯＳトランジスタＮ１３−ｎがオフされて所定電圧の信号ｏｕｔを発生する。これにより、ソースラインからダミービットラインにバイアス電流が流れる。ソースラインから一つのビットラインに流れるバイアス電流をＩとすると、この時にソースラインからダミービットラインに流れるバイアス電流は（ｎ−１）Ｉになる。
【００７７】
ソースラインから一つのビットラインに流れるバイアス電流がＩとすると、入力データＤＩＮ１〜ＤＩＮｎがすべて"ハイ"レベルならば、ソースラインからダミービットラインに流れるバイアス電流はｎ×Ｉになる。
【００７８】
図７に示した本発明の更に他の実施形態のフラッシュメモリー装置は、一つのダミービットラインに連結されたＮＭＯＳトランジスタアレイ及び電流加算回路を利用してプログラム時にメモリーセルアレイの一つのソースラインからビットライン及びダミービットラインに流れる電流が入力データに関係がなく同一になるように制御することによってソースラインの電圧降下が同一になる。これにより、プログラムされるメモリーセルのプログラム電圧が同一になる。
【００７９】
特に、図７に示した本発明の一実施形態のフラッシュメモリー装置は、一つのダミービットラインに連結されたＮＭＯＳトランジスタアレイを用いることによって図２及び図５に示したフラッシュメモリー装置に比べてレイアウト面積増加を減らすことができる。
【００８０】
上述した実施形態では、スプリットゲートＮＯＲ型フラッシュメモリー装置を利用して説明したが、メモリーセルがスプリットゲートフラッシュメモリーセルでない場合にも本発明のプログラム方法が適用されることができる。
【００８１】
以上、本発明の望ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できる。
【図面の簡単な説明】
【００８２】
【図１】従来のスプリットゲートＮＯＲ型フラッシュメモリー装置の一例の構成を示すブロック図である。
【図２】本発明のスプリットゲートＮＯＲ型フラッシュメモリー装置の一実施形態の構成を示すブロック図である。
【図３】図２に示したデータ入力回路の一構成例の回路図である。
【図４】図２に示したダミーデータ入力回路の一構成例の回路図である。
【図５】本発明のスプリットゲートＮＯＲ型フラッシュメモリー装置の他の実施形態の構成を示すブロック図である。
【図６】図５に示したダミーデータ入力回路の一構成例の回路図である。
【図７】本発明のスプリットゲートノア型フラッシュメモリー装置の更に他の実施形態の構成を示すブロック図である。
【図８】図７に示した電流加算回路の一構成例の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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