(57)【要約】【課題】製造工程や回路構成の複雑化を招くことなくスプリアスの発生を低減することができる水晶発振器および半導体装置を提供すること。【解決手段】水晶振動子５２が外付けされた発振器３０は、発振開始時の所定時間の間とその後で、ＦＥＴ３１に流す電流値を切り替えるためにスタート回路３６とタイマ回路３９とを備えている。この発振器３０には、ソース接地回路等で構成された負荷回路４０が接続されており、負荷回路４０に流れ込む電流値が抑制される。また、発振器３０と負荷回路４０を含む１チップ部品１０全体がＣＭＯＳプロセス等で形成されている。【選択図】        図２
2004153433.tif 000002
【特許請求の範囲】
【請求項１】
水晶振動子を含んで構成される共振回路と、
前記共振回路の共振周波数の信号を増幅する増幅器と、
前記増幅器に供給される電流あるいは電圧を可変することにより、起動時の所定時間が経過したときに発振パワーを減少させる制御回路と、
を備えることを特徴とする水晶発振器。
【請求項２】
請求項１において、
前記制御回路は、起動時の所定時間を計測するタイマ回路と、前記タイマ回路によって計測された所定時間が経過したときに前記発振パワーの切り替えを行うスイッチとを有することを特徴とする水晶発振器。
【請求項３】
請求項１または２において、
前記制御回路は、前記増幅器に供給する電流を、起動時の所定時間第１の電流値に設定し、所定時間が経過したときに前記第１の電流値よりも小さな第２の電流値に設定する電流供給回路を有することを特徴とする水晶発振器。
【請求項４】
請求項１または２において、
前記制御回路は、前記増幅器に供給する電圧を、起動時の所定時間第１の電圧値に設定し、所定時間が経過したときに前記第１の電圧値よりも低い第２の電圧値に設定する電源回路を有することを特徴とする水晶発振器。
【請求項５】
請求項１または２において、
前記制御回路は、
前記増幅器に供給する電流を、起動時の第１の時間が経過するまで第１の電流値に設定し、前記第１の時間が経過したときに前記第１の電流値よりも小さな第２の電流値に設定する電流供給回路と、
前記増幅器に供給する電圧を、起動時の前記第１の時間よりも長い第２の時間が経過するまで第１の電圧値に設定し、前記第２の時間が経過したときに前記第１の電圧値よりも低い第２の電圧値に設定する電源回路と、
を有することを特徴とする水晶発振器。
【請求項６】
請求項１〜５のいずれかの水晶発振器とその出力端に接続された負荷回路とを有し、前記水晶振動子以外の構成部品がＭＯＳプロセスあるいはＣＭＯＳプロセスを用いて半導体基板上に形成されていることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記負荷回路は、前記水晶発振器の出力信号がゲートに入力されるＦＥＴを有することを特徴とする半導体装置。
【請求項８】
請求項７において、
前記負荷回路は、前記ＦＥＴを含むソース接地回路を有することを特徴とする半導体装置。
【請求項９】
請求項７において、
前記負荷回路は、前記ＦＥＴを含むソースホロワ回路を有することを特徴とする半導体装置。
【請求項１０】
請求項７において、
前記負荷回路は、前記ＦＥＴを含むインバータ回路を有することを特徴とする半導体装置。
【請求項１１】
請求項７〜１０のいずれかにおいて、
前記水晶発振器の出力端と前記ＦＥＴのゲートとが直結されているときに、前記ＦＥＴのゲートには、前記出力端以外の配線が接続されていないことを特徴とする半導体装置。
【請求項１２】
請求項７〜１０のいずれかにおいて、
前記水晶発振器の出力端と前記ＦＥＴのゲートが直流除去用のコンデンサを介して接続されているときに、前記ＦＥＴのゲートには、このゲートにバイアス電圧を印加するバイアス回路が別のＦＥＴを介して接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、水晶振動子が接続された水晶発振器および半導体装置に関する。
【０００２】
【従来の技術】
スーパーへテロダイン方式を採用した一般の受信機は、アンテナを介して受信した変調波信号を高周波増幅し、所定の周波数を有する中間周波信号に変換した後に復調処理を行っている。
【０００３】
特に、最近では、受信周波数の設定や各種の表示制御等をデジタル処理によって行う受信機が多くなっており、このようなデジタル処理においては精度の高いクロック信号やＰＬＬ回路用の基準周波数信号を生成するために水晶振動子を用いた発振器が用いられている。
【０００４】
水晶振動子が外付けされる水晶発振器では、主にそれらを接続する接続線から受信機のアンテナや高周波増幅回路や混合回路に、水晶振動子の固有振動周波数の基本成分あるいは高調波成分のノイズが回り込んでスプリアスが生じやすい。特に、最近では各種のアナログ回路を含むほとんどの部品を半導体基板上に形成して１チップ部品とすることにより小型化やコスト低減を図る手法が一般的になりつつあるが、この場合であっても水晶振動子は必ず外付け部品となるため、１チップ部品と水晶振動子とを接続するプリント配線部分が必ず存在する。このため、この配線部分から受信機のアンテナ側に水晶振動子の固有振動周波数の基本成分や高調波成分のノイズが回り込んでスプリアスが発生し、感度の抑圧や受信品質の劣化を招くことになる。
【０００５】
このような水晶発振器から放出されるノイズは水晶発振器の発振パワーが大きいほど多いため、水晶発振器の発振パワーを小さくすればその分だけこのノイズも小さくなり、受信機のスプリアスも低減することができる。水晶発振器の発振パワーを小さくする従来技術としては、閾値電圧が異なる複数のＭＯＳ・ＦＥＴがあらかじめ備わった水晶発振器を用い、検査工程において最適なＭＯＳ・ＦＥＴを選択することにより、低消費電力化を図る手法が知られている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平１０−２１３６８６号公報（第８−１４頁、図１−図８）
【０００７】
【発明が解決しようとする課題】
ところで、上述した特許文献１に開示された水晶発振器では、複数の閾値電圧を有するＭＯＳ・ＦＥＴを不純物の打ち込み濃度を制御して製造する必要があり、しかも、検査工程において選択されないＭＯＳ・ＦＥＴは無駄になることから、製造工程や回路構成が複雑になるという問題がある。
【０００８】
本発明は、このような点に鑑みて創作されたものであり、その目的は、製造工程や回路構成の複雑化を招くことなくスプリアスの発生を低減することができる水晶発振器および半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、本発明の水晶発振器は、水晶振動子を含んで構成される共振回路と、共振回路の共振周波数の信号を増幅する増幅器と、増幅器に供給される電流あるいは電圧を可変することにより、起動時の所定時間が経過したときに発振パワーを減少させる制御回路とを備えている。一般に、水晶発振器において発振を開始するために必要なパワーと、一旦発振が開始した後に発振を継続するために必要なパワーとを比較すると、発振を継続するために必要なパワーの方が小さい。このため、本実施形態では、起動直後の所定時間だけ増幅器に供給する電流あるいは電圧を大きくし、その後小さくすることにより、通常の動作時における水晶発振器の発振パワーを低減しており、この水晶発振器が含まれる装置において発生するスプリアスを低減することができる。しかも、増幅器に供給する電流値や電圧値を切り替えるだけであるため、製造工程や回路構成の複雑化を最小限に抑えることができる。
【００１０】
また、上述した制御回路は、起動時の所定時間を計測するタイマ回路と、タイマ回路によって計測された所定時間が経過したときに発振パワーの切り替えを行うスイッチとを有することが望ましい。これにより、電流値や電圧値を所定のタイミングで切り替えることが容易となる。
【００１１】
また、上述した制御回路は、増幅器に供給する電流を、起動時の所定時間第１の電流値に設定し、所定時間が経過したときに第１の電流値よりも小さな第２の電流値に設定する電流供給回路を有することが望ましい。これにより、増幅器に供給する電流を２段階に切り替えることが容易となる。
【００１２】
また、上述した制御回路は、増幅器に供給する電圧を、起動時の所定時間第１の電圧値に設定し、所定時間が経過したときに第１の電圧値よりも低い第２の電圧値に設定する電源回路を有することが望ましい。これにより、増幅器に供給する電圧を２段階に切り替えることが容易となる。
【００１３】
また、上述した制御回路は、増幅器に供給する電流を、起動時の第１の時間が経過するまで第１の電流値に設定し、第１の時間が経過したときに第１の電流値よりも小さな第２の電流値に設定する電流供給回路と、増幅器に供給する電圧を、起動時の第１の時間よりも長い第２の時間が経過するまで第１の電圧値に設定し、第２の時間が経過したときに第１の電圧値よりも低い第２の電圧値に設定する電源回路とを有することが望ましい。これにより、発振の維持が可能な最小の電流値、電圧値を実現することが可能になり、この水晶発振器が含まれる装置において発生するスプリアスをさらに低減することができる。
【００１４】
本発明の半導体装置は、上述した水晶発振器とその出力端に接続された負荷回路とを有し、水晶振動子以外の構成部品がＭＯＳプロセスあるいはＣＭＯＳプロセスを用いて半導体基板上に形成されている。これにより、さらに水晶発振器の消費電力を低減することが可能になり、発振パワーの低減に伴うスプリアスの低減が可能になる。
【００１５】
また、上述した負荷回路は、水晶発振器の出力信号がゲートに入力されるＦＥＴを有することが望ましい。具体的には、この負荷回路は、ＦＥＴを含むソース接地回路、ソースホロワ回路あるいはインバータ回路を有することが望ましい。これにより、負荷回路の入力インピーダンスを高くすることができるため、水晶発振器から負荷回路に流れ込む電流を低減することが可能になる。したがって、起動後の所定時間が経過したときに流れる第２の電流値をさらに低減することが可能になる。
【００１６】
また、上述した水晶発振器の出力端とＦＥＴのゲートとが直結されているときに、ＦＥＴのゲートには、出力端以外の配線が接続されていないことが望ましい。あるいは、上述した水晶発振器の出力端とＦＥＴのゲートが直流除去用のコンデンサを介して接続されているときに、ＦＥＴのゲートには、このゲートにバイアス電圧を印加するバイアス回路が別のＦＥＴを介して接続されていることが望ましい。これにより、負荷回路の入力インピーダンスをさらに高くすることが可能になり、水晶発振器の発振パワーをさらに下げることができる。
【００１７】
【発明の実施の形態】
以下、本発明を適用した一実施形態の受信機について詳細に説明する。
図１は、本実施形態の受信機の構成を示す図である。図１に示す受信機は、１チップ部品１０として形成された高周波増幅回路２１、混合回路２２、局部発振器２３、中間周波フィルタ２４、２６、中間周波増幅器２５、ＰＬＬ回路２７、発振器３０、負荷回路４０を含んで構成されている。
【００１８】
なお、１チップ部品１０にはその他の回路、例えば受信機の種類に応じた検波回路等を含めるようにしてもよい。また、本実施形態では、発振器３０において発生するノイズを低減することを主目的としているため、１チップ部品１０内に発振器３０と負荷回路４０とが含まれていれば十分であり、図１に示した１チップ部品１０内のその他の構成については、１チップ部品１０の外部に接続するようにしてもよい。
【００１９】
アンテナ５０によって受信した変調波信号を高周波増幅回路２１によって増幅した後、局部発振器２３から出力される局部発振信号を混合することにより、高周波信号から中間周波信号への変換を行う。中間周波フィルタ２４、２６は、中間周波増幅回路２５の前段および後段に設けられており、入力される中間周波信号から所定の帯域成分のみを抽出する。中間周波増幅回路２５は、中間周波フィルタ２４、２６を通過する一部の中間周波信号を増幅する。
【００２０】
発振器３０は、パッド５４に接続された外付け部品としての水晶振動子５２を共振回路の一部として用いており、この水晶振動子５２の固有振動周波数ｆ０（実際にはこれより若干高い共振周波数ｆｒ）で発振動作を行う。負荷回路４０は、発振器３０の負荷となる回路であり、例えば、発振器３０の出力信号の電圧レベルを調整して後段の回路に向けて出力するドライバ回路がこれに相当する。
【００２１】
ＰＬＬ回路２７は、局部発振器２３とともに周波数シンセサイザを構成しており、発振器３０から出力され負荷回路４０を介して入力される信号を基準信号として用いることにより、この基準信号のＮ倍の周波数で局部発振器２３を発振させる制御を行う。このＮの値は、制御部（図示せず）によって任意に変更可能であり、Ｎの値を切り替えることにより局部発振器２３の発振周波数の切り替えが行われる。
【００２２】
上述した本実施形態の１チップ部品１０は、ＣＭＯＳプロセスやＭＯＳプロセスを用いて半導体基板上に一体形成されている。
図２は、発振器３０の具体的な構成例を示す回路図である。図２に示すように、発振器３０は、外付けされた水晶振動子５２を共振回路の一部に用いて所定の発振動作を行うクラップ発振回路であり、ＦＥＴ３１、抵抗３２、コンデンサ３３、３４、定電流源３５を含んで構成されている。水晶振動子５２とコンデンサ３３、３４とによってＬＣの並列共振回路が形成されており、これらの各素子の素子定数によって決まる共振周波数の信号をＦＥＴ３１（増幅器）で増幅することにより、この共振周波数で発振動作が行われる。
【００２３】
ところで、発振器３０は、発振が停止している初期状態においては、発振を開始するためにある程度大きな電流をＦＥＴ３１に流す必要がある。また、発振器３０は、所定周波数で一旦発振を始めるとその後は発振しやすくなるため、ＦＥＴ３１に流す電流を少なくしても発振状態を維持することができる。
【００２４】
本実施形態では、発振開始時の所定時間の間とその後で、ＦＥＴ３１に流す電流値を切り替えるためにスタート回路３６とタイマ回路３９が設けられている。スタート回路３６は、直列接続された定電流源３７とスイッチ３８とを有しており、これらの直列回路が定電流源３５に並列に接続されている。タイマ回路３９は、受信機に電源が投入された直後の所定時間だけ出力をハイレベルに維持する。上述したスイッチ３８は、タイマ回路３９の出力がハイレベルの間だけオン状態に制御される。
【００２５】
したがって、受信機に電源が投入された直後の所定時間だけタイマ回路３９の出力がハイレベルになって、スタート回路３６内のスイッチ３８がオン状態になる。このとき、２つの定電流源３５、３７がともにＦＥＴ３１のソース側に接続されるため、これら２つの定電流源３５、３７によって大きな電流がＦＥＴ３１に供給され、発振器３０による発振動作が開始される。
【００２６】
一方、受信機に電源が投入されてから所定時間が経過するとタイマ回路３９の出力がローレベルになって、スタート回路３６内のスイッチ３８がオフ状態になる。このとき、ＦＥＴ３１に対する電源供給は、それまでと異なり定電流源３５のみによって行われるため、ＦＥＴ３１に流れる電流は少なくなる。
【００２７】
上述した定電流源３５、スタート回路３６、タイマ回路３９が制御回路、電流供給回路に対応する。
このように、本実施形態の受信機に用いられる発振器３０では、受信機に電源を投入した際に２つの定電流源３５、３７が接続されて大きな電流がＦＥＴ３１に供給されるため、発振器３０が発振動作を開始することができる。また、電源投入から所定時間が経過すると、一方の定電流源３７が接続されたスイッチ３８がオフ状態になるため、他方の定電流源３５のみがＦＥＴ３１に接続された状態になり、発振器３０において流れる電流が少なくなる。
【００２８】
ところで、発振器３０の発振に必要な電流を少なくすればするほどパッド５４およびこのパッド５４に接続された配線を介して１チップ部品１０の外部に放出されるノイズが少なくなるため、このノイズによって発生するスプリアスも低減することができる。一般に、発振器３０の発振に必要な最小の電流は、負荷回路４０に流れ込む電流も考慮して決定する必要があり、この負荷回路４０に流れ込む電流が大きいと発振器３０のＦＥＴ３１に供給する電流も大きくなってしまう。
【００２９】
そこで、本実施形態では、負荷回路４０の入力段をＭＯＳ型のＦＥＴで構成して入力インピーダンスを高くすることにより、発振器３０から負荷回路４０に流れ込む電流値を最小にしている。なお、実際には負荷回路４０を含む１チップ部品１０の全体がＭＯＳプロセスあるいはＣＭＯＳプロセスによって形成されており、コストダウンや消費電力の低減が図られている。
【００３０】
図３〜図７は、負荷回路４０としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
図３には、ＦＥＴ１００と抵抗１０１からなるソース接地回路を入力回路として用いた負荷回路４０の構成が示されている。発振器３０の出力信号がＦＥＴ１００のゲートに直接入力されており、この入力信号と逆相の信号がＦＥＴ１００のドレインから出力される。
【００３１】
図４には、ＦＥＴ１１０と抵抗１１１からなるソースホロワ回路を入力回路として用いた負荷回路４０の構成が示されている。発振器３０の出力信号がＦＥＴ１１０のゲートに直接入力されており、この入力信号と同相信号がＦＥＴ１１０のソースから出力される。
【００３２】
図５には、インバータ回路を入力回路として用いた負荷回路４０の構成が示されている。ｐ型のＦＥＴ１２０とｎ型のＦＥＴ１２１とを組み合わせることによりインバータ回路が形成されており、発振器３０から出力される信号の直流成分がコンデンサ１２５によって除去され、交流成分（振幅成分）のみがインバータ回路に入力される。また、通常インバータ回路を増幅器として用いる場合には、ＦＥＴ１２０、１２１の各ゲートを抵抗を介して出力端に接続してゲートのバイアス電圧をほぼＶＤＤ／２に維持するが、このようなバイアス用の抵抗を用いるとインバータ回路の入力インピーダンスが低くなってしまうため好ましくない。このため、本実施形態では、ＦＥＴ１２２、１２３によって別のインバータ回路を構成し、このインバータ回路の入出力端を接続してバイアス電圧を生成している。このバイアス電圧は、ゲートが接地されたｐ型のＦＥＴ１２４を介してＦＥＴ１２０、１２１の各ゲートに印加されている。このように、別のインバータ回路を用いてバイアス電圧を生成し、このバイアス電圧をＦＥＴ１２４を介して供給することにより、ＦＥＴ１２０、１２１によって構成されるインバータ回路において入出力間に接続される抵抗が不要になるため、ＦＥＴ１２０、１２１によって構成されるインバータ回路の入力インピーダンスを高く設定することが可能になり、発振器３０から流れ込む電流値を最小にすることができる。
【００３３】
図６には、差動増幅器を入力回路として用いた負荷回路４０の構成が示されている。ＦＥＴ１３０、１３１、抵抗１３２、１３３、定電流源１３９によって差動増幅器が構成されており、一方のＦＥＴ１３０のゲートにコンデンサ１３７を介して発振器３０の出力信号が入力される。２つの抵抗１３５、１３６は、バイアス電圧を生成するためのものであり、このバイアス電圧がＦＥＴ１３４のソース・ドレイン間を介して一方のＦＥＴ１３０のゲートに印加されるとともに、ＦＥＴ１３１のゲートに直接印加されている。一般にＦＥＴ１３０のゲートに所定のバイアス電圧を印加するために、抵抗によって構成されるバイアス回路が用いられるが、ＦＥＴ１３０のゲートに抵抗を直接接続すると、ＦＥＴ１３０を入力段として用いた負荷回路４０の入力インピーダンスが低くなってしまう。ところが、このような抵抗を直接接続するのではなくＦＥＴ１３４を介してＦＥＴ１３０のゲートにバイアス電圧を印加することにより、直接接続された抵抗を用いた場合に比べて、負荷回路４０の入力インピーダンスを高くすることができる。
【００３４】
図７には、差動増幅器を入力回路として用いた他の負荷回路４０の構成が示されている。ＦＥＴ１４０、１４１、抵抗１４２、１４３、定電流源１４９によって差動増幅器が構成されており、一方のＦＥＴ１４０のゲートに発振器３０の出力信号が直接入力される。また、ＦＥＴ１４４、定電流源１４５、抵抗１４６は、他方のＦＥＴ１４１に印加するバイアス電圧を生成するバイアス回路であり、発振器３０内のＦＥＴ３１、抵抗３２、定電流源３５と等価な構成を有している。したがって、このバイアス回路によって、発振器３０の出力信号の直流成分と同じバイアス電圧が生成される。これにより、ＦＥＴ１４０、１４１、抵抗１４２、１４３、定電流源１４９によって構成される差動増幅器では、発振器３０の出力信号に含まれる交流成分のみを増幅することができる。
【００３５】
このように、本実施形態の発振器３０では、起動直後の所定時間だけＦＥＴ３１に供給する電流を増加させ、その後減少させることにより、通常の動作時における発振器３０の発振パワーを低減しており、この発振器３０が含まれる受信機において発生するスプリアスを低減することができる。しかも、スタート回路３６を用いてＦＥＴ３１に供給する電流値を切り替えるだけであるため、製造工程や回路構成の複雑化を最小限に抑えることができる。
【００３６】
なお、本明細書では、発振動作を開始・維持するパワーを「発振パワー」と称している。一般に、この発振パワーは発振器３０に流れる電流に比例する。例えば、本実施形態では、発振器３０の出力端（ＦＥＴ３１のソース）から負荷回路４０にかかる電圧をＶ１、負荷回路４０の入力抵抗をＲ１としたときに、発振パワーはＶ１２／Ｒ１で計算される。また、上述したように、本実施形態では、高い入力インピーダンスを有する負荷回路４０が用いられているため、ＦＥＴ３１のソースに現れる電圧をＶ２、ＦＥＴ３１のソース抵抗をＲ２とすると、この発振パワーはＶ２２／Ｒ２で計算することもできる。
【００３７】
また、本実施形態では、受信機に電源が投入された直後の所定時間を計測するタイマ回路３９を用いて、所定時間経過後にスイッチ３８をオフ状態にすることで、発振器３０の発振パワーを小さくしている。このように、タイマ回路３９を用いることにより、電流値を所定のタイミングで切り替えることが容易となる。特に、この切り替え動作によって、ＦＥＴ３１に供給する電流値を２段階に切り替えることが容易となる。
【００３８】
また、本実施形態では、水晶振動子５２以外の発振器３０や負荷回路４０を含む１チップ部品１０がＭＯＳプロセスあるいはＣＭＯＳプロセスを用いて半導体基板上に一体形成されており、バイポーラトランジスタ等を用いる場合に比べて消費電力を低減することが可能であり、発振パワーの低減に伴うスプリアスのさらなる低減が可能になる。
【００３９】
また、負荷回路４０は、発振器３０の出力信号がゲートに入力されるＦＥＴを有している。具体的には、負荷回路４０は、ＦＥＴを含むソース接地回路、ソースホロワ回路あるいはインバータ回路を有しており、これにより、負荷回路４０の入力インピーダンスを高くすることができるため、発振器３０から負荷回路４０に流れ込む電流を低減することが可能になる。したがって、起動後の所定時間が経過したときに発振器３０内のＦＥＴ３１に流れる２の電流値をさらに低減することが可能になる。
【００４０】
また、図３、図４、図７に示す例では、負荷回路４０に含まれる入力段のＦＥＴのゲートが発振器３０の出力端と直結されているときに、この入力段のＦＥＴのゲートには、発振器３０の出力端以外の配線が接続されていない。このため、負荷回路４０の入力インピーダンスをさらに高くすることが可能になり、発振器３０の発振パワーをさらに下げることができる。
【００４１】
また、図５、図６に示す例では、負荷回路４０に含まれる入力段のＦＥＴのゲートが直流除去用のコンデンサを介して発振器３０の出力端に接続されているときに、このＦＥＴのゲートには、このゲートにバイアス電圧を印加するバイアス回路が別のＦＥＴを介して接続されている。一般には、ＦＥＴのゲートにバイアス電圧を供給する場合には抵抗が用いられることが多いが、このように抵抗を介してバイアス電圧を供給する代わりにＦＥＴを介してバイアス電圧を供給することにより、負荷回路４０の入力インピーダンスをさらに高くすることが可能になり、発振器の発３０振パワーをさらに下げることができる。
【００４２】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、発振器３０の後段に接続されたＰＬＬ回路２７とは別に負荷回路４０を設けたが、この負荷回路４０をＰＬＬ回路２７に含ませてもよい。この場合には、ＰＬＬ回路２７に含まれる入力回路を図３〜図７に示した構成によって実現すればよい。
【００４３】
また、上述した実施形態では、水晶振動子５２が接続された発振器３０によって、ＰＬＬ回路２７の動作に必要な基準信号を生成するようにしたが、他の用途に用いるようにしてもよい。例えば、発振器３０を用いて、プロセッサ（図示せず）の動作に必要なクロック信号を生成するようにしてもよい。
【００４４】
また、上述した実施形態では、スタート回路３６内のスイッチ３８のオン／オフ状態をタイマ回路３９の出力に応じて切り替えるようにしたが、マイクロコンピュータやその他のロジック回路から指示を出して切り替えるようにしてもよい。
【００４５】
また、上述した実施形態では、２つの定電流源３５、３７を用いてＦＥＴ３１に供給する電流値を切り替えるようにしたが、これらを２つの抵抗に置き換えるとともに、起動後の所定時間が経過したときに、ＦＥＴ３１のソースに接続された抵抗の抵抗値を高くしてＦＥＴ３１に流れる電流値を少なくしてもよい。
【００４６】
また、定電流源３５によって供給する電流よりも定電流源３７によって供給される電流の方が少なくなるように設定するとともに、起動時には定電流源３５による電流供給のみが有効に、その後は定電流源３７による電流供給のみが有効になるように排他制御を行うようにしてもよい。
【００４７】
また、上述した２つの定電流源３５、３７は完全に独立して設けるのではなく、一部を共通にして構成してもよい。図８は、発振器３０の変形例の部分的構成を示す図であり、定電流源３５とスタート回路３６の機能を備える電流供給回路２００の構成が示されている。電流供給回路２００は、定電流Ｉ１を生成するＦＥＴ２０１、２０３、２０４、電流源２０２と、ＦＥＴ２０３、２０４とともに第１のカレントミラー回路を構成するＦＥＴ２０５と、ＦＥＴ２０３、２０４とともに第２のカレントミラー回路を構成するＦＥＴ２０６と、第２のカレントミラー回路の動作をオン／オフするスイッチ２０７、２０８、インバータ回路２０９とを含んで構成されている。
【００４８】
ＦＥＴ２０４、２０５、２０６は、ゲート長（チャネル長）がＬ、それぞれのゲート幅（チャネル幅）がＷ１、Ｗ２、Ｗ３に設定されている。起動時には、一方のスイッチ２０７が選択的にオンになるため、ＦＥＴ２０６のゲートがＦＥＴ２０４のゲートと同電位となり、第２のカレントミラー回路による電流供給動作が有効になる。その結果、起動時には第１および第２のカレントミラー回路の両方によってＦＥＴ３１に大きな電流が供給される。第１のカレントミラー回路によって供給される電流Ｉ２は（Ｗ２／Ｗ１）Ｉ１、第２のカレントミラー回路によって供給される電流Ｉ３は（Ｗ３／Ｗ１）Ｉ１なので、これらを加算した合成電流Ｉ２’（＝（（Ｗ２＋Ｗ３）／Ｗ１）Ｉ１）がＦＥＴ３１に供給される。また、起動後の所定時間が経過すると、他方のスイッチ２０８が選択的にオンになるため、ＦＥＴ２０６のゲートが接地され、第２のカレントミラー回路による電流供給動作が無効になる。その結果、起動後の所定時間が経過すると、第１のカレントミラー回路のみによってＦＥＴ３１に小さな電流Ｉ２（＝（Ｗ２／Ｗ１）Ｉ１）が供給される。
【００４９】
また、上述した実施形態では、起動時と所定時間経過後とでＦＥＴ３１に供給する電流値を可変したが、ＦＥＴ３１の動作電圧の切り替えを行うようにしてもよい。
図９は、発振器の変形例を示す図である。図９に示す発振器３０Ａは、図２に示した発振器３０に対して、ＦＥＴ３１の動作電圧（ドレイン電圧）を生成する電源回路３００を追加した点が主に異なっている。この電源回路３００は、定電圧源３０１、ＦＥＴ３０２、スイッチ３０３を含んで構成されている。ＦＥＴ３０２のゲートおよびドレインは、ともに定電圧源３０１のプラス端子に接続されている。また、スイッチ３０３は、タイマ回路３９Ａの出力に応じて接続状態が切り替えられており、タイマ回路３９Ａの出力がハイレベルのときにはＦＥＴ３０２のゲートに現れる電圧がＦＥＴ３１のドレインおよび抵抗３２の一方端に印加され、この出力がローレベルのときにはＦＥＴ３０２のソースに現れる電圧がＦＥＴ３１のドレインおよび抵抗３２の一方端に印加される。
【００５０】
タイマ回路３９Ａは、２つの出力端子を有しており、一方の出力端子から出力される信号によってスタート回路３６内のスイッチ３８の接続状態が切り替えられ、他方の出力端子から出力される信号によって電源回路３００内のスイッチ３０３の接続状態が切り替えられる。起動時には、２つの出力端子から出力される信号はともにハイレベルであり、スイッチ３８がオンされるとともにスイッチ３０３がＦＥＴ３０２のゲート側に接続されている。したがって、ＦＥＴ３１には２つの定電流源３５、３７を用いて大きな電流が供給されるとともに、電源回路３００によって定電圧源３０１の出力電圧がそのままＦＥＴ３１のドレインに印加される。次に、起動後の所定時間が経過すると、タイマ回路３９Ａの一方の出力端子から出力される信号のみがローレベルに変化し、スイッチ３８がオフ状態になってＦＥＴ３１に供給される電流が少なくなる。さらに、所定時間が経過すると、タイマ回路３９Ａの他方の出力端子から出力される信号もローレベルに変化し、スイッチ３０３の接続がＦＥＴ３０２のソース側に切り替えられてＦＥＴ３１のドレインに印加される電圧が低くなる。
【００５１】
このように、起動後の所定時間が経過した後に発振器３０Ａの動作電圧を発振が停止しない程度（図９に示した例ではＦＥＴ３０２の閾値電圧分）低下させることにより、発振器３０Ａの発振出力の振幅を小さくして発振器３０Ａの発振パワーをさらに低減することが可能になり、発振器３０Ａが含まれる受信機において発生するスプリアスをさらに低減することができる。
【００５２】
また、タイマ回路３９Ａを用い手動作電圧を切り替えることにより、動作電圧を所定のタイミングで切り替えることが容易となる。特に、この切り替え動作によって、ＦＥＴ３１に印加する動作電圧を２段階に切り替えることが容易となる。
【００５３】
なお、図９に示す構成では、発振器３０Ａ内にスタート回路３６と電源回路３００の両方を備えることにより、起動後にＦＥＴ３１に供給する電流を少なくするとともに動作電圧を低下させたが、電源回路３００のみを備えて動作電圧を低下させる制御のみを行ってもよい。
【００５４】
【発明の効果】
上述したように、本発明によれば、起動直後の所定時間だけ増幅器に供給する電流あるいは電圧を大きくし、その後小さくすることにより、通常の動作時における水晶発振器の発振パワーを低減しており、この水晶発振器が含まれる装置において発生するスプリアスを低減することができる。しかも、増幅器に供給する電流値や電圧値を切り替えるだけであるため、製造工程や回路構成の複雑化を最小限に抑えることができる。
【図面の簡単な説明】
【図１】一実施形態の受信機の構成を示す図である。
【図２】発振器の具体的な構成例を示す回路図である。
【図３】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図４】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図５】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図６】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図７】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図８】発振器の変形例の部分的構成を示す図である。
【図９】発振器の変形例を示す図である。
【符号の説明】
１０  １チップ部品
２１  高周波増幅回路
２２  混合回路
２３  局部発振器
２４、２６  中間周波フィルタ
２５  中間周波増幅回路
２７  ＰＬＬ回路
３０、３０Ａ  発振器
３１、２０１、２０３、２０４、２０５、２０６、３０２  ＦＥＴ
３２  抵抗
３３、３４  コンデンサ
３５、３７  定電流源
３６  スタート回路
３８、２０７、２０８、３０３  スイッチ
３９、３９Ａ  タイマ回路
４０  負荷回路
５０  アンテナ
５２  水晶振動子
５４  パッド
２００  電流供給回路
２０９  インバータ回路
３００  電源回路
３０１  定電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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