(57)【要約】【課題】液晶駆動回路の高機能化ならびに出力端子の増加に対しても、さらなる試験時間の短縮を実現し、試験の高速化、さらには低コスト化を図ることができる液晶駆動回路を有する半導体装置の試験技術を提供する。【解決手段】携帯用カラーＴＦＴ液晶ドライバなどの液晶駆動回路を有する半導体装置であって、表示コントローラ１１と表示データＲＡＭ１２からなるディジタル機能部と、階調電圧生成回路１４と階調電圧選択回路１５からなるアナログ機能部とを機能的に分割し、ディジタル機能部の出力を液晶駆動回路の外部に出力し、あるいは液晶駆動回路の外部から階調電圧選択回路１５の制御をディジタル機能部と独立に制御し、またディジタル機能部の試験をアナログ機能部と独立して行う。さらに、階調電圧生成回路１４の出力電圧を２値電圧に切り替え、各階調電圧を異なる２値の電圧に選択的に設定して階調出力試験を実現する。【選択図】        図２
2004301513.tif 000002
【特許請求の範囲】
【請求項１】
液晶駆動回路を有する半導体装置であって、
前記液晶駆動回路は、ディジタル機能部と、アナログ機能部と、前記ディジタル機能部と前記アナログ機能部とを機能的に分割し、前記ディジタル機能部の試験結果の出力を前記アナログ機能部を介さずに前記液晶駆動回路の外部に出力する第１端子とを有することを特徴とする半導体装置。
【請求項２】
液晶駆動回路を有する半導体装置であって、
前記液晶駆動回路は、ディジタル機能部と、アナログ機能部と、前記ディジタル機能部と前記アナログ機能部とを機能的に分割し、前記アナログ機能部の試験を前記ディジタル機能部と独立に行うために前記液晶駆動回路の外部から制御する第２端子とを有することを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記ディジタル機能部は、表示コントローラと表示データＲＡＭとを含み、
前記アナログ機能部は、階調電圧生成回路と階調電圧選択回路とを含み、
前記表示データＲＡＭの出力を保持する保持手段を有し、
前記保持手段に保持されたデータを前記第１端子を介して前記液晶駆動回路の外部に読み出し、前記保持手段に前記第２端子を介して前記液晶駆動回路の外部から所定のデータを設定することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１端子および／または前記第２端子は、通常動作時に使用する端子と共有して用いることを特徴とする半導体装置。
【請求項５】
液晶駆動回路を有する半導体装置であって、
前記液晶駆動回路は、少なくとも表示コントローラを含むディジタル機能部と、階調電圧生成回路と階調電圧選択回路とを含むアナログ機能部と、前記階調電圧生成回路の出力を所定の２値電圧値に切り替える切り替え手段とを有することを特徴とする半導体装置。
【請求項６】
ディジタル機能部と、アナログ機能部とを含む液晶駆動回路を有する半導体装置の試験方法であって、
前記ディジタル機能部と前記アナログ機能部とを機能的に分割し、前記ディジタル機能部の試験結果の出力を前記アナログ機能部を介さずに第１端子を介して前記液晶駆動回路の外部に出力することを特徴とする半導体装置の試験方法。
【請求項７】
ディジタル機能部と、アナログ機能部とを含む液晶駆動回路を有する半導体装置の試験方法であって、
前記ディジタル機能部と前記アナログ機能部とを機能的に分割し、前記アナログ機能部の試験を前記ディジタル機能部と独立に行うために第２端子を介して前記液晶駆動回路の外部から制御することを特徴とする半導体装置の試験方法。
【請求項８】
請求項６または７記載の半導体装置の試験方法において、
前記ディジタル機能部と前記アナログ機能部とを独立に制御し、前記ディジタル機能部の試験と前記アナログ機能部の試験とを並列して行うことを特徴とする半導体装置の試験方法。
【請求項９】
請求項８記載の半導体装置の試験方法において、
前記ディジタル機能部の試験は、表示機能試験であり、
前記アナログ機能部の試験は、階調出力試験であることを特徴とする半導体装置の試験方法。
【請求項１０】
表示コントローラと表示データＲＡＭとを含むディジタル機能部と、階調電圧生成回路と階調電圧選択回路とを含むアナログ機能部とを含む液晶駆動回路を有する半導体装置の試験方法であって、
前記階調電圧生成回路の出力を切り替え手段により所定の２値電圧値に切り替え、各階調電圧を異なる２値の電圧値に選択的に設定して、前記液晶駆動回路の出力電圧を２値電圧化して階調出力試験を行うことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶駆動回路を有する半導体装置およびその試験方法に関し、特に記憶部に取り込んだデータに基づいて多数の外部端子のそれぞれに所定レベルの電圧を選択して出力する液晶駆動回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討した技術として、一般的な携帯用カラーＴＦＴ液晶ドライバなどの液晶駆動回路に関しては、たとえば図１１に示すような構成のものが考えられる。この液晶駆動回路は、外部インタフェースを介して表示データＲＡＭ１２に書き込まれたデータを液晶表示データの１ライン毎にラインバッファ３１で保持し、階調電圧選択回路３３内の各スイッチ回路３４において階調電圧生成回路３２で生成した所定のレベルである階調電圧を、ラインバッファ３１で保持した液晶表示データに基づいて選択して各出力端子に出力する。そして、この液晶駆動回路が出力した階調電圧に応じて、液晶パネルの各画素が保持容量に充電されることで、液晶パネルでは各画素の輝度が制御される。
【０００３】
この液晶駆動回路の試験時には、テスタ３５から外部インタフェースを介して液晶駆動回路に任意の試験パターンを印加し、表示データＲＡＭ１２へのデータ書き込み、表示コントローラ１１の制御などを実行することで、階調電圧選択回路３３内の各スイッチ回路３４から出力端子に任意の階調電圧を出力させ、これをテスタ３５で測定して試験を行うようになっている。
【０００４】
上記説明したように、液晶駆動回路は、表示コントローラと表示データＲＡＭとで構成されるディジタル機能部と、階調電圧生成回路と階調電圧選択回路とで構成されるアナログ機能部とが一体となって動作する。従って、液晶駆動回路のディジタル機能試験を実施する場合、出力端子から出力される所定レベルの階調電圧を測定する必要がある。液晶駆動回路は、低消費電力化のために階調電圧出力の駆動能力を上げることが困難であり、階調電圧測定時間の高速化が実現できず、一方で高機能化に応じて試験項目が増大するために試験時間が増加し、低コスト化が困難であるという課題を有している。
【０００５】
また、上記の液晶駆動回路においては、たとえば図１２に示すような階調電圧生成回路３２、階調電圧選択回路３３（スイッチ回路３４）の構成のものが考えられる。この階調電圧生成回路３２においては、階調生成電圧Ｖ０を基準として、これを任意の比率でｎ分圧することで、任意のｎ階調の階調電圧を生成する。そして、階調電圧選択回路３３内に配置した各スイッチ回路３４において、ラインバッファに保持した階調設定データに応じて任意の階調電圧を選択して出力が行われる。
【０００６】
この液晶駆動回路において、出力端子における階調電圧の試験を行う場合、ラインバッファに設定した階調設定データにより各出力端子の出力電圧を所定の階調電圧値に設定し、各出力端子毎にＡＤコンバータなどで電圧測定を行って、これを全ての階調電圧について測定して試験を行っている。従って、上述した階調出力電圧の駆動能力の制限により試験時間の高速化が困難であり、液晶パネルの高精細化に対応した液晶駆動回路の出力端子数または階調段階数の増加に対して試験時間が増加し、低コスト化が困難であるという課題を有している。
【０００７】
これらの課題を解決するため、たとえば特許文献１などで示されるような試験の高速化を図る技術が提案されている。この技術は、液晶駆動回路が、表示データＲＡＭを介してラインバッファなどの記憶回路に液晶表示データを保持して階調試験を行うと同時に、ラインバッファへの書き込みを停止して表示データＲＡＭの試験を行う構成とすることで、試験時間の短縮を図っている。
【０００８】
【特許文献１】
特開２００２−１９７８９９号公報
【０００９】
【発明が解決しようとする課題】
ところで、前記特許文献１の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。すなわち、前記特許文献１には、試験の高速化を図る技術が提案されているが、液晶駆動回路の高機能化ならびに出力端子の増加に対応して液晶駆動回路の低コスト化を図るためには、さらなる試験時間の短縮を実現する必要がある。また、この特許文献１には、表示データＲＡＭ単体の機能試験と、ラインバッファに取り込んだデータを利用した電気特性試験とを並列して実行することが可能であるが、機能的な分割および試験項目などが具体的に開示されていない。
【００１０】
そこで、本発明の目的は、液晶駆動回路を機能的に分割し、それぞれ独立に制御して試験を可能とすることで、液晶駆動回路の高機能化ならびに出力端子の増加に対しても、さらなる試験時間の短縮を実現し、試験の高速化、さらには低コスト化を図ることができる液晶駆動回路を有する半導体装置の試験技術を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ディジタル機能部およびアナログ機能部に加えて、ディジタル機能部の試験結果を外部に出力する第１端子を有し、ディジタル機能部とアナログ機能部とを機能的に分割し、ディジタル機能部の出力を液晶駆動回路の外部に出力するものである。あるいは、アナログ機能部の試験を外部から制御する第２端子を有し、液晶駆動回路の外部から階調電圧選択回路の制御をディジタル機能部と独立に制御するものである。また、ディジタル機能部の試験をアナログ機能部と独立して行うものである。これにより、ディジタル機能部の試験をアナログ機能部と独立して、高速な機能試験を実現可能とするものである。
【００１２】
また、本発明は、アナログ機能部に含まれる階調電圧生成回路の出力を所定の２値電圧値に切り替える切り替え手段を有し、階調電圧生成回路の出力電圧を２値電圧に切り替えて、各階調電圧を異なる２値の電圧に選択的に設定するものである。これにより、液晶駆動回路の出力電圧を２値電圧化して、高速な階調出力試験を実現可能とするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
まず、図１により、本発明の一実施の形態の液晶駆動回路を有する半導体装置の構成および動作の一例を説明する。図１は本実施の形態の液晶駆動回路を有する半導体装置の構成図を示す。
【００１５】
本実施の形態の液晶駆動回路を有する半導体装置は、たとえば携帯用カラーＴＦＴ液晶ドライバなどに適用され、液晶パネルにゲート信号を印加するゲートドライバ１と、液晶パネルに階調出力電圧を印加するソースドライバ２と、液晶パネルの駆動電圧を発生する液晶駆動電圧発生回路３などを含む液晶表示コントローラ４として構成され、この液晶表示コントローラ４が１個の半導体装置として形成される。なお、後述するＭＰＵも含めて１個の半導体装置として構成することも可能である。
【００１６】
この液晶表示コントローラ４は、ＴＦＴがマトリクス状に配置された液晶パネル５に接続され、この液晶パネル５に対して、任意の表示ラインを選択するゲート信号をゲートドライバ１から印加し、この選択した表示ラインの各画素に対してソースドライバ２から階調出力電圧を印加することで、目標とする画素の保持容量に充電を行って各画素の輝度が制御されるようになっている。
【００１７】
また、液晶表示コントローラ４は、ＭＰＵ６に接続され、このＭＰＵ６により各動作の演算・処理が制御されるようになっている。
【００１８】
次に、図２により、本実施の形態の液晶駆動回路の構成および動作の一例を説明する。図２は本実施の形態の液晶駆動回路の構成図を示す。
【００１９】
本実施の形態の液晶駆動回路は、たとえば前記図１に示したソースドライバ１に適用される。このソースドライバ１を含む液晶表示コントローラ４は、外部インタフェースを介したデータの書き込みおよび読み出しを制御する表示コントローラ１１と、書き込みまたは読み出しのデータを記憶する表示データＲＡＭ１２と、この表示データＲＡＭ１２に書き込まれたデータを保持するシフトレジスタ（保持手段）１３と、所定のレベルの階調電圧を生成する階調電圧生成回路１４と、この階調電圧生成回路１４で生成された所定の階調電圧を選択する階調電圧選択回路１５などから構成され、階調電圧選択回路１５には複数のスイッチ回路１６が含まれる。この液晶表示コントローラ４では、表示コントローラ１１と表示データＲＡＭ１２からディジタル機能部が構成され、階調電圧生成回路１４と階調電圧選択回路１５からアナログ機能部が構成される。
【００２０】
この液晶表示コントローラ４は、通常動作時において、表示コントローラ１１が外部インタフェースを介してＭＰＵ６に接続され、さらに階調電圧選択回路１５から出力端子を介して液晶パネル５に接続されている。また、イネーブル（Ｅｎａｂｌｅ）端子、データ入力（ＤａｔａＩｎ）端子、シフトクロック（ＳＣＬＫ）端子は外部において接地電位に接続され、データ出力（ＤａｔａＯｕｔ）端子は外部において開放状態にある。また、内部では、Ｅｎａｂｌｅ端子とＤａｔａＩｎ端子、Ｅｎａｂｌｅ端子とＳＣＬＫ端子からのそれぞれの信号が論理ゲートを介してシフトレジスタ１３に入力され、またＥｎａｂｌｅ端子からの信号と表示コントローラ１１からのラッチクロックが論理ゲートを介してシフトレジスタ１３にＬｏａｄ入力として入力され、またシフトレジスタ１３からＳｅｒｉａｌＯｕｔ出力としてＤａｔａＯｕｔ端子から出力される。
【００２１】
通常動作時は、この接続状態において、Ｅｎａｂｌｅ端子を介してシフトレジスタ１３のＬｏａｄ入力を有効、およびＤａｔａＩｎ端子、ＳＣＬＫ端子の入力が無効な状態となっており、表示データＲＡＭ１２の出力を表示コントローラ１１が出力するラッチクロックでシフトレジスタ１３に保持し、このシフトレジスタ１３の出力に応じて階調電圧選択回路１５を制御して所定の階調電圧を出力端子に出力し、従来回路（図１１）と同等な動作を行う。
【００２２】
また、この液晶表示コントローラ４において、ディジタル機能部、アナログ機能の試験時は、表示コントローラ１１への外部インタフェース、階調電圧選択回路１５からの出力端子、Ｅｎａｂｌｅ端子（第２端子）、ＤａｔａＩｎ端子（第２端子）、ＳＣＬＫ端子（第２端子）、ＤａｔａＯｕｔ端子（第１端子）がそれぞれテスタに接続され、このテスタからの信号により各種試験が行われる。ここでは、ディジタル機能部、アナログ機能部の試験時の動作概要のみを説明し、各種試験項目についての詳細は後述する。
【００２３】
ディジタル機能部の試験時においては、通常動作時と同じ状態でシフトレジスタ１３に表示データＲＡＭ１２の出力を保持させた後に、Ｅｎａｂｌｅ端子を介してシフトレジスタ１３のＬｏａｄ入力を無効、ＤａｔａＩｎ端子、ＳＣＬＫ端子の入力を有効な状態に設定し、ＳＣＬＫ端子からシフトクロックを入力してＤａｔａＯｕｔ端子を介してシフトレジスタ１３で保持された表示データＲＡＭ１２の出力を順次外部に読み出して、期待値と比較判定を行う。
【００２４】
一方、アナログ機能部の試験時には、Ｅｎａｂｌｅ端子を介してシフトレジスタ１３のＬｏａｄ入力を無効、ＤａｔａＩｎ端子、ＳＣＬＫ端子の入力を有効な状態に設定し、ＳＣＬＫ端子から入力するシフトクロックに同期させた所定のデータをＤａｔａＩｎ端子に入力してシフトレジスタ１３に設定することで、階調電圧選択回路１５の機能試験をディジタル機能部と独立して実施することができる。
【００２５】
次に、図３により、本実施の形態において、シフトレジスタをＮ分割した場合の液晶駆動回路の構成および動作の一例を説明する。図３はシフトレジスタをＮ分割した場合の液晶駆動回路の構成図を示す。
【００２６】
図３に示すように、この液晶表示コントローラ４ａは、出力端子をＮ分割し、これに伴いシフトレジスタ１３、階調電圧選択回路１５もＮ分割し、Ｎ個のシフトレジスタ１３ａ〜１３ｎに対してＮ本（０〜ｎ）のＤａｔａＩｎ端子およびＤａｔａＯｕｔ端子を配設することで、シフトレジスタ１３ａ〜１３ｎからの保持データ読み出し時間およびシフトレジスタ１３ａ〜１３ｎへのデータ設定時間を、前記図２に示した液晶表示コントローラ４に対してＮ分の１の時間で実現することができる。
【００２７】
また、図２および図３に示した液晶表示コントローラ４および４ａにおいて、ＤａｔａＩｎ端子、ＤａｔａＯｕｔ端子、ＳＣＬＫ端子などの端子は液晶駆動回路の通常動作時には使用しない端子であることから、試験実施の有無に応じて外部インタフェースの端子と切り替えて使用することが可能であり、従来回路（図１１）で用いていた端子との共用化が可能となる。また、液晶表示コントローラの内部において、入出力切替回路を用いることで、ＤａｔａＩｎ端子とＤａｔａＯｕｔ端子とを共用化できることは言うまでもない。
【００２８】
次に、図４により、本実施の形態において、シフトレジスタを２段構成にした場合の液晶駆動回路の構成および動作の一例を説明する。図４はシフトレジスタを２段構成にした場合の液晶駆動回路の構成図を示す。
【００２９】
図４に示すように、この液晶表示コントローラ４ｂは、表示データＲＡＭ１２の出力データを保持するシフトレジスタ（１）１３と、階調電圧選択回路１５を制御するシフトレジスタ（２）１７とを配設することで、表示コントローラ１１から表示データＲＡＭ１２を介した表示機能試験と、階調電圧生成回路１４と階調電圧選択回路１５を含む階調出力試験とを並列して実行し、試験時間の短縮を図ることができる。
【００３０】
すなわち、表示機能試験において、シフトレジスタ（１）１３に任意の表示データＲＡＭ１２の出力データを保持し、ＳＣＬＫ（１）端子を介してシフトクロックをテスタから印加することで、ＤａｔａＯｕｔ（１）端子を介して期待値と比較判定を行う。また、これと同時に、テスタからＤａｔａＩｎ（２）端子を介して階調設定データをシフトレジスタ（２）１７に設定し、出力端子を介してテスタで期待値と比較判定を行う。
【００３１】
なお、通常動作時は、シフトレジスタ（１）１３およびシフトレジスタ（２）１７とも、同一のラッチクロックをＬｏａｄ入力することで、表示データＲＡＭ１２の任意のデータをシフトレジスタ（２）１７に保持して表示動作を行うことができる。
【００３２】
ここでは、並列試験実現の原理を述べたものであり、たとえばＤａｔａＩｎ（１）端子とＤａｔａＩｎ（２）端子は同一の入力端子から選択的に入力できる構成としてもよく、またＤａｔａＯｕｔ（１）端子とＤａｔａＯｕｔ（２）端子も同一の出力端子に選択的に出力可能な構成としてもよい。また、これらの信号は通常動作時には使用しないため、試験実施の有無に応じて外部インタフェースの端子と切り替えて使用することが可能であり、従来回路（図１１）で用いていた端子と共用化が可能であることは言うまでもない。
【００３３】
次に、図５および図６により、本実施の形態において、液晶駆動回路を構成する階調電圧生成回路および階調電圧選択回路の構成および動作の一例を説明する。それぞれ、図５は階調電圧生成回路および階調電圧選択回路の回路図、図６は各信号と階調出力との関係の説明図を示す。
【００３４】
図５に示すように、階調電圧生成回路１４は、階調生成電圧Ｖ０を任意の比率でｎ分圧する分圧抵抗Ｒと、この分圧抵抗Ｒによる各分圧電圧を増幅する複数のオペアンプＯＡ１〜ＯＡ８と、各オペアンプＯＡ１〜ＯＡ８の出力電圧と試験用電圧ＶＨ／ＶＬとを切り替える複数のスイッチ（切り替え手段）ＳＡ１〜ＳＡ８と、各スイッチＳＡ１〜ＳＡ８で切り替えられた電圧を増幅する複数のオペアンプＯＡ１１〜ＯＡ１８と、各スイッチＳＡ１〜ＳＡ８の切り替えを制御するデコーダ回路（切り替え手段）２１などを含み、この階調電圧生成回路１４の出力を所定のＶＨまたはＶＬの２値電圧値に切り替えられる構成となっている。
【００３５】
また、階調電圧選択回路１５は、各ラインに対応した複数のスイッチ回路１６などから構成され、各スイッチ回路１６には階調電圧生成回路１４の出力をＯＮ／ＯＦＦする複数のスイッチＳＯ１〜ＳＯ８と、各スイッチＳＯ１〜ＳＯ８のＯＮ／ＯＦＦを制御するデコーダ回路２２などが含まれている。各スイッチＳＯ１〜ＳＯ８には、入力側に階調電圧生成回路１４からの各出力がそれぞれ入力され、共通に接続された出力側から階調電圧が出力される。
【００３６】
この階調電圧生成回路１４、階調電圧選択回路１５において、階調電圧生成回路１４のデコーダ回路２１にはイネーブル信号、極性反転信号および電圧選択信号が入力され、スイッチ制御信号（１）を出力して各スイッチＳＡ１〜ＳＡ８の切り替えを制御し、またスイッチ回路１６のデコーダ回路２２には階調設定データが入力され、スイッチ制御信号（２）を出力して各スイッチＳＯ１〜ＳＯ８のＯＮ／ＯＦＦを制御するように動作し、階調設定データ、イネーブル信号、極性反転信号および電圧選択信号の各信号の設定に対する階調電圧生成回路１４の出力、さらに階調電圧選択回路１５の各スイッチ回路１６からの階調出力の関係は図６に示すようになる。
【００３７】
図６において、イネーブル信号が“０”のときは通常動作状態であり、この状態では階調電圧生成回路１４の出力Ｖ１〜Ｖ８はそのまま８階調の階調電圧として出力される。一方、イネーブル信号が“１”のときは試験状態であり、この状態で極性反転信号が“０”の場合に電圧選択信号を階調設定データと同じに設定することで、階調出力は全てＶＨの高い電圧レベルになり、また極性反転信号が“１”で電圧選択信号を階調設定データと同じに設定した場合は、逆に階調出力は全てＶＬの低い電圧レベルとなる。
【００３８】
このように、本実施の形態における液晶駆動回路では、階調電圧生成回路１４の出力をＶＨまたはＶＬの２値電圧値に切り替えられる構成とし、シフトレジスタ１３に設定された階調設定データに応じて、階調電圧選択回路１５内の選択状態にあるスイッチと非選択状態にあるスイッチとに供給する階調電圧を、一方がＶＨであれば他方はＶＬであるような異なる電圧レベルとなるように制御して、外部のテスタにより全出力端子を同時に期待値電圧との比較を行って、階調出力試験の高速化を実現することができる。
【００３９】
すなわち、本実施の形態では、前述した従来回路（図１２）の階調出力試験を、階調電圧選択回路１５内のスイッチ回路１６を構成するスイッチＳＯ１〜ＳＯ８のオープンまたはショート不良などの機能試験に置き換えて実行することで、階調出力試験の高速化を実現することが可能となっている。
【００４０】
なお、階調電圧生成回路１４においては、オペアンプＯＡ１１〜ＯＡ１８からなる出力バッファ回路を設けなくてもよく、また試験用電圧ＶＨおよびＶＬは、階調生成電圧Ｖ０からｎ分圧した何れかの階調電圧を用いてもよいことは言うまでもない。
【００４１】
次に、図７により、本実施の形態において、階調電圧生成回路内のスイッチ回路をトーナメント形で形成した場合の構成および動作の一例を説明する。図７（ａ），（ｂ）は階調電圧生成回路内のスイッチ回路をトーナメント形で形成した場合の回路図と試験時の電圧値の説明図を示す。
【００４２】
階調電圧選択回路内のスイッチ回路１６ａが、トーナメント形で形成される場合は、１段目には８個のスイッチＳＯ１１〜ＳＯ１８、２段目には４個のスイッチＳＯ２１〜ＳＯ２４、３段目には２個のスイッチＳＯ３１，ＳＯ３２をそれぞれ設け、１段目のスイッチを階調設定データＤ０で制御し、同様に２段目をＤ１、３段目をＤ２でそれぞれ制御して、階調電圧を出力するように構成される。
【００４３】
このスイッチ回路１６ａ内においては、２組の２：１選択肢の出力が次段の２：１選択肢の入力において互いに異なる２値の電圧レベル（ＶＨまたはＶＬ）となるように階調電圧生成回路１４の出力電圧を２値電圧値として出力することにより、各スイッチのＯＮまたはＯＦＦの状態に関係なく、階調電圧生成回路１４の出力電圧は互いに異なる電圧を設定すればよく、階調電圧生成回路１４内に配設した２値電圧切り替え回路の簡略化を図ることができる。
【００４４】
たとえば、図７（ｂ）に示すように、試験時において、階調設定データ“０００”の場合は、階調電圧生成回路の出力電圧が順にＶＨ，ＶＬ，ＶＬ，ＶＨ，ＶＬ，ＶＨ，ＶＨ，ＶＬに設定すれば、１段目のスイッチＳＯ１１〜ＳＯ１８の出力電圧は順にＶＨ，ＶＬ，ＶＬ，ＶＨ、２段目のスイッチＳＯ２１〜ＳＯ２４の出力電圧は順にＶＨ，ＶＬ、３段目のスイッチＳＯ３１，ＳＯ３２の出力電圧はＶＨになり、最終的にスイッチ回路１６ａの出力電圧をＶＨとして出力することができる。
【００４５】
次に、図８〜図１０により、本実施の形態の液晶駆動回路を有する半導体装置のテストフローの一例を説明する。それぞれ、図８は個別試験項目を高速化する場合、図９は試験項目を並列化する場合、図１０は試験項目を並列化する別の場合のテストフロー図を示す。
【００４６】
液晶駆動回路を有する半導体装置は、製造工程において、電圧、電流、抵抗値などを測定して評価するＤＣ試験、外部インタフェース試験、表示データＲＡＭに対して外部インタフェースを介した任意データの書き込みおよび読み出しによるＲＡＭ試験、階調出力試験、液晶駆動回路全体としての表示機能試験などの各試験を実施して良品・不良品の選別を行う。
【００４７】
たとえば、本実施の形態においては、図８に示すように、個別試験項目のＤＣ試験（ステップＳ１）、外部インタフェース試験（ステップＳ２）、ＲＡＭ試験（ステップＳ３）、階調出力試験（ステップＳ４）、表示機能試験（ステップＳ５）を順に試験する場合は、前記図２〜図４で示した方式を用いることで、ステップＳ５の表示機能試験を高速化することができ、また前記図５〜図７に示した方式を用いることで、ステップＳ４の階調出力試験の高速化を実現できる。
【００４８】
また、図９に示すように、前記図２〜図４で示した方式を用いて、外部インタフェースと独立してシフトレジスタ１３を制御することにより、外部インタフェース試験（ステップＳ２）およびＲＡＭ試験（ステップＳ３）と、階調出力試験（ステップＳ４）とを互いに独立に実行することが可能であり、試験の並列処理による高速化が実現できる。
【００４９】
また、図１０に示すように、前記図４の方式を用いることで、液晶駆動回路内部のディジタル機能部とアナログ機能部とを分離して試験することが可能となり、外部インタフェース試験（ステップＳ２）、ＲＡＭ試験（ステップＳ３）および表示機能試験（ステップＳ５）と、階調出力試験（ステップＳ４）とを並列に試験することが可能となり、試験の高速化が実現可能となる。
【００５０】
従って、本実施の形態の液晶駆動回路を有する半導体装置によれば、以下のような効果を得ることができる。
【００５１】
（１）液晶駆動回路のディジタル機能部とアナログ機能部とを機能的に分割することにより、ディジタル機能部の試験をアナログ機能部と独立して行うことができるので、ディジタル機能部の高速な機能試験を実現することができる。
【００５２】
（２）階調電圧生成回路１４の出力電圧を２値電圧に切り替えることにより、液晶駆動回路の出力電圧を２値電圧化することができるので、高速な階調出力試験を実現することができる。
【００５３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、液晶駆動回路のディジタル機能部とアナログ機能部とを機能的に分割することで、ディジタル機能部の高速機能試験が実現可能となり、試験時間の短縮による液晶駆動回路の低コスト化を実現することができる。
【００５５】
また、本発明によれば、階調出力試験を階調電圧選択回路のスイッチ試験に置き換えることで、階調出力試験の高速化が実現可能となり、試験時間の短縮による液晶駆動回路の低コスト化を実現することができる。
【００５６】
この結果、本発明によれば、液晶駆動回路の高機能化ならびに出力端子の増加に対しても、さらなる試験時間の短縮を実現し、この液晶駆動回路を有する半導体装置の試験技術としても、試験の高速化、さらには低コスト化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の液晶駆動回路を有する半導体装置を示す構成図である。
【図２】本発明の一実施の形態において、液晶駆動回路を示す構成図である。
【図３】本発明の一実施の形態において、シフトレジスタをＮ分割した場合の液晶駆動回路を示す構成図である。
【図４】本発明の一実施の形態において、シフトレジスタを２段構成にした場合の液晶駆動回路を示す構成図である。
【図５】本発明の一実施の形態において、階調電圧生成回路および階調電圧選択回路を示す回路図である。
【図６】本発明の一実施の形態において、階調電圧生成回路および階調電圧選択回路の各信号と階調出力との関係を示す説明図である。
【図７】（ａ），（ｂ）は本発明の一実施の形態において、階調電圧生成回路内のスイッチ回路をトーナメント形で形成した場合を示す回路図と試験時の電圧値を示す説明図である。
【図８】本発明の一実施の形態において、個別試験項目を高速化する場合を示すテストフロー図である。
【図９】本発明の一実施の形態において、試験項目を並列化する場合を示すテストフロー図である。
【図１０】本発明の一実施の形態において、試験項目を並列化する別の場合を示すテストフロー図である。
【図１１】本発明の前提として検討した従来技術の液晶駆動回路を示す構成図である。
【図１２】本発明の前提として検討した従来技術の階調電圧生成回路および階調電圧選択回路を示す回路図である。
【符号の説明】
１  ゲートドライバ
２  ソースドライバ
３  液晶駆動電圧発生回路
４，４ａ，４ｂ  液晶表示コントローラ
５  液晶パネル
６  ＭＰＵ
１１  表示コントローラ
１２  表示データＲＡＭ
１３，１３ａ〜１３ｎ，１７  シフトレジスタ
１４，３２  階調電圧生成回路
１５，１５ａ〜１５ｎ，３３  階調電圧選択回路
１６，１６ａ，３４  スイッチ回路
２１，２２  デコーダ回路
３１  ラインバッファ
３５  テスタ
【図１】
2004301513.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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