(57)【要約】【課題】垂直シフトレジスタで撮像部が構成されたフレーム転送方式の固体撮像素子においてＡＧＰ動作可能とし暗電流を低減する。【解決手段】転送電極１４−１の下のチャネル領域１０の幅を、転送電極１４−２、１４−３の下よりも狭くする。転送電極１４−１下に形成された狭チャネル部１６は狭チャネル効果により広チャネル部１８よりチャネル電位が浅くなる。そのため、ＡＧＰ動作によって転送電極１４の各相に印加する電圧をオフ状態としてピンニング状態とした場合に、狭チャネル部１６の電位がバリアとなって、広チャネル部１８にポテンシャル井戸が形成され、入射光に応じて発生する情報電荷を転送電極１４−２、１４−３の下に蓄積することができる。【選択図】        図１
2004179231.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主面に所定の間隔を隔てて所定の方向に延在して配置される複数のチャネル領域と、
前記半導体基板上に前記複数のチャネル領域と交差する方向に延在して互いに平行に配列される複数の転送電極と、を備え、
前記複数のチャネル領域は、適数本毎の転送電極のうちの少なくとも１つの転送電極下の領域で他の転送電極下の領域よりもチャネル幅が狭いことを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
前記複数の転送電極は、前記適数本毎に前記複数のチャネル領域のそれぞれに受光画素の１つを定義することを特徴とする固体撮像素子。
【請求項３】
半導体基板の表面領域に一導電型の第１半導体領域を形成する第１の工程と、
前記第１の半導体領域の表面側に逆導電型の第２半導体領域を形成する第２の工程と、
前記半導体基板上に第１の方向に延在して複数の転送電極を形成する第３の工程と、
前記複数の転送電極上に、前記第１の方向と交差する第２の方向に延在して互いに平行に配列され、適数本毎の転送電極のうち少なくとも１つの転送電極を覆う領域で他の転送電極を覆う領域よりも幅が狭く設定される複数のレジストパターンを形成する第４の工程と、
前記複数のレジストパターンをマスクとして、前記複数の転送電極を通して前記半導体基板に不純物を注入し、前記第２半導体領域に複数の分離領域を形成する第５の工程と、
を有することを特徴とする固体撮像素子の製造方法。
【請求項４】
請求項３に記載の固体撮像素子の製造方法において、
前記第４の工程は、前記複数の転送電極の配列を位置決めの基準として前記複数のレジストパターンを形成することを特徴とする固体撮像素子の製造方法。
【請求項５】
半導体基板の表面領域に一導電型の半導体領域を形成する第１の工程と、
前記半導体基板上にレジストパターンを形成し、このレジストパターンをマスクとして前記半導体基板に逆導電型の不純物を注入して前記半導体領域に複数の分離領域を形成する第２の工程と、
前記複数の分離領域にドレイン領域を形成する第３の工程と、
前記半導体基板上に複数の転送電極を形成する第４の工程と、を有し、
前記レジストパターンが前記適数本毎の転送電極のうち少なくとも１つの転送電極下の領域で他の転送電極下の領域よりも幅が狭く設定されることを特徴とする固体撮像素子の製造方法。
【請求項６】
適数本毎に受光画素を定義する複数の転送電極が半導体基板上に互いに平行に配列され、前記適数本毎の転送電極のうちの少なくとも１つの転送電極下の領域で他の転送電極下の領域よりもチャネル幅の狭い複数のチャネル領域を有する固体撮像素子の駆動方法において、
実質的に同一の電位を前記複数の転送電極のそれぞれに与えて露光を行い、前記複数のチャネル領域のチャネル幅の広い領域に入射光に応じた情報電荷を蓄積する蓄積ステップと、
周期的に電位が変動するクロックパルスを前記複数の転送電極に与えて、前記手複数のチャネル領域に蓄積された情報電荷を転送する転送ステップと、を有することを特徴とする固体撮像素子の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤシフトレジスタにて受光して情報電荷を発生する固体撮像素子に関し、特にその暗電流の低減に関する。
【０００２】
【従来の技術】
フレーム転送方式のＣＣＤ固体撮像素子では、撮像部で生成された情報電荷が高速に蓄積部に転送され、その後、蓄積部から１行ずつ水平転送部に読み出され、ＣＣＤ出力として出力部から取り出される。撮像部及び蓄積部はそれぞれ、垂直方向に延在して互いに平行に配置された複数のチャネル領域と、水平方向に延在して互いに平行に配置された複数の転送電極とを含んで構成された複数の垂直シフトレジスタからなる。
【０００３】
この撮像部にて露光期間に情報電荷を蓄積する際に、全ての転送電極へ印加するクロックパルスを立ち上げてオフ状態とするＡＧＰ（Ａｌｌ  Ｇａｔｅ  Ｐｉｎｎｉｎｇ）という技術が知られている。ＡＧＰではゲートに負電圧を印加することにより、チャネル領域の基板表面側にホールが集まりピンニング（ｐｉｎｎｉｎｇ）状態となる。このホールにより、チャネル領域と基板表面に形成されたゲート酸化膜との界面に生じる界面順位が満たされるので、露光期間中に生じる暗電流が減少する。
【０００４】
ここで、全ての転送電極をオフ状態としつつも、チャネル領域には各画素に対応して情報電荷を蓄積し得るポテンシャル井戸が形成されなければ、光によって発生した情報電荷が画素を越えて拡散し、ブルーミングを生じてしまう。
【０００５】
従来は、転送電極を２層のポリシリコンを用いて形成し、４相駆動される垂直シフトレジスタからなる撮像部においてＡＧＰが採用されていた。この構成では、例えば、１層目のポリシリコンで形成された転送電極（１ｐｏｌｙゲート電極）の間に２層目のポリシリコンで形成された転送電極（２ｐｏｌｙゲート電極）が配置される。ここで１ｐｏｌｙゲート電極を形成した後、２ｐｏｌｙゲート電極の形成位置に不純物が導入される。これによりＡＧＰ動作時において、１ｐｏｌｙゲート電極下と２ｐｏｌｙゲート電極下とでチャネル電位に差を設けることができる。例えば、Ｎ型不純物で形成されたチャネル領域のうち２ｐｏｌｙゲート電極の形成位置にＰ型不純物を導入してＮ型不純物濃度を低下させた場合には、２ｐｏｌｙゲート電極下のチャネル電位が浅くなり、これがバリアとなって、１ｐｏｌｙゲート電極下に情報電荷を蓄積させることができる。
【０００６】
【発明が解決しようとする課題】
垂直シフトレジスタは３相駆動によっても構成することができ、この場合、１画素当たりの転送電極数が４相駆動よりも少ない分、画素の高密度化に有利といった利点がある。この３相駆動の垂直シフトレジスタを用いてフレーム転送方式のＣＣＤ固体撮像素子の撮像部を構成する場合には、上述の４相駆動の場合のような一部転送電極下への不純物の導入により、ＡＧＰ動作時において各画素に対応してポテンシャル井戸を形成することが難しいという問題があった。つまり、３相駆動では１画素に対応付けられる３つの転送電極は１層のポリシリコンで形成されるので、その一部転送電極下に不純物を導入することが難しい。また３相駆動のシフトレジスタにおいて、２層のポリシリコンを用いて交互に転送電極を構成すると、隣接する２画素にて電極構成が異なってしまう。このように従来の一部転送電極下への不純物導入により、ＡＧＰ動作可能なシフトレジスタを構成する方法は、駆動方式や転送電極の構成方法により適用が容易でない場合があるという問題があった。
【０００７】
本発明は上記問題点を解決するためになされたもので、駆動方式や転送電極の構成方法にかかわらず、ＡＧＰ動作可能なシフトレジスタを容易に構成することを可能とすることを目的とし、特に３相駆動のシフトレジスタで撮像部が構成されるＣＣＤ固体撮像素子において、ＡＧＰによる暗電流低減を可能とすることを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するための本発明は、半導体基板の一主面に所定の間隔を隔てて所定の方向に延在して配置される複数のチャネル領域と、前記半導体基板上に前記複数のチャネル領域と交差する方向に延在して互いに平行に配列される複数の転送電極とを備え、前記複数のチャネル領域は、適数本毎の転送電極のうちの少なくとも１つの転送電極下の領域で他の転送電極下の領域よりもチャネル幅が狭いことを特徴とする固体撮像素子である。
【０００９】
本発明によれば、チャネル領域の一部のチャネル幅が他の部分より狭く形成される。チャネル幅の狭い部分では、狭チャネル効果により、チャネル幅が広い部分よりチャネル電位が浅くなる。これによりＡＧＰ動作において、狭チャネル部がバリアとなり、狭チャネル部の間の広チャネル部がポテンシャル井戸を形成し、ここに情報電荷を蓄積することができる。ここで、隣接する狭チャネル部に挟まれた広チャネル部に入射した光は１つの情報電荷を生じるので、狭チャネル部が画素境界に対応することとなる。
【００１０】
本発明の他の好適な態様は、前記複数の転送電極は、前記適数本毎に前記複数のチャネル領域のそれぞれに受光画素の１つを定義することを特徴とする固体撮像素子である。
【００１１】
上記課題を解決するための本発明は、半導体基板の表面領域に一導電型の第１半導体領域を形成する第１の工程と、前記第１の半導体領域の表面側に逆導電型の第２半導体領域を形成する第２の工程と、前記半導体基板上に第１の方向に延在して複数の転送電極を形成する第３の工程と、前記複数の転送電極上に、前記第１の方向と交差する第２の方向に延在して互いに平行に配列され、適数本毎の転送電極のうち少なくとも１つの転送電極を覆う領域で他の転送電極を覆う領域よりも幅が狭く設定される複数のレジストパターンを形成する第４の工程と、前記複数のレジストパターンをマスクとして、前記複数の転送電極を通して前記半導体基板に不純物を注入し、前記第２半導体領域に複数の分離領域を形成する第５の工程とを有することを特徴とする固体撮像素子の製造方法である。
【００１２】
また、上記製造方法において、前記第４の工程は、前記複数の転送電極の配列を位置決めの基準として前記複数のレジストパターンを形成することが好適である。
【００１３】
また、本発明の別の態様は、半導体基板の表面領域に一導電型の半導体領域を形成する第１の工程と、前記半導体基板上にレジストパターンを形成し、このレジストパターンをマスクとして前記半導体基板に逆導電型の不純物を注入して前記半導体領域に複数の分離領域を形成する第２の工程と、前記複数の分離領域にドレイン領域を形成する第３の工程と、前記半導体基板上に複数の転送電極を形成する第４の工程とを有し、前記レジストパターンが前記適数本毎の転送電極のうち少なくとも１つの転送電極下の領域で他の転送電極下の領域よりも幅が狭く設定されることを特徴とする固体撮像素子の製造方法である。
【００１４】
チャネル領域の画定は、チャネル領域に導入される不純物の導入領域を規定することによって行うこともできるし、チャネル領域の外側に設けられる分離領域に導入される不純物の導入領域を規定することによって行うこともできる。それら不純物を導入して狭チャネル部を形成した後、転送電極を形成する場合には、狭チャネル部の位置は一般に直接視認することができず、転送電極を精度良く狭チャネル部に重ねることが難しい。本発明の製造方法によれば、基板上に形成された転送電極は視認が容易であるため、転送電極を形成した後、これを基準にして不純物導入のマスクを目合わせする。そして、不純物を転送電極を通過させてその下の基板に導入する。これにより、転送電極の下に狭チャネル部を精度良く配置させることができる。
【００１５】
上記課題を解決するための本発明の別の態様は、適数本毎に受光画素を定義する複数の転送電極が半導体基板上に互いに平行に配列され、前記適数本毎の転送電極のうちの少なくとも１つの転送電極下の領域で他の転送電極下の領域よりもチャネル幅の狭い複数のチャネル領域を有する固体撮像素子の駆動方法において、実質的に同一の電位を前記複数の転送電極のそれぞれに与えて露光を行い、前記複数のチャネル領域のチャネル幅の広い領域に入射光に応じた情報電荷を蓄積する蓄積ステップと、周期的に電位が変動するクロックパルスを前記複数の転送電極に与えて、前記手複数のチャネル領域に蓄積された情報電荷を転送する転送ステップと、を有することを特徴とする。
【００１６】
本発明によれば、ＡＧＰ動作が行われ、狭チャネル部間の広チャネル部が形成するポテンシャル井戸に情報電荷が蓄積され、暗電流を抑制した撮像が行われる。
【００１７】
【発明の実施の形態】
［実施形態１］
本発明の実施形態を説明するにあたり、先ずは、フレーム転送方式のＣＣＤ固体撮像素子について図面を参照して説明する。図７は、フレーム転送方式のＣＣＤ固体撮像素子の概略の構成図である。フレーム転送方式のＣＣＤ固体撮像素子は、撮像部２ｉ、蓄積部２ｓ、水平転送部２ｈ及び出力部２ｄを有する。撮像部２ｉは、垂直方向に延在し、互いに平行に配列された複数のシフトレジスタからなり、各シフトレジスタの各ビットがフォトダイオードとして機能し受光画素を構成する。蓄積部２ｓは、撮像部２ｉのシフトレジスタに連続する遮光された複数のシフトレジスタからなり、各シフトレジスタの各ビットが蓄積画素を構成する。水平転送部２ｈは、水平方向に延在する単一のシフトレジスタからなり、各ビットに蓄積部２ｓのシフトレジスタの出力が接続される。出力部２ｄは、水平転送部２ｈから転送出力される電荷を一時的に蓄積する容量及びその容量に蓄積された電荷を排出するリセットトランジスタを含む。これにより、撮像部２ｉの各受光画素に蓄積される情報電荷は、各画素毎に独立して蓄積部２ｓの蓄積画素へ転送された後、１行ずつ蓄積部２ｓから水平転送部２ｈへ転送され、さらに、１画素単位で水平転送部２ｈから出力部２ｄへ転送される。そして、出力部２ｄで１画素毎の電荷量が電圧値に変換され、その電圧値の変化がＣＣＤ出力として外部回路へ供給される。
【００１８】
撮像部２ｉ及び蓄積部２ｓそれぞれを構成する複数の垂直シフトレジスタのチャネル領域同士は分離領域で隔てられる。
【００１９】
図１は、本発明の実施形態に係るフレーム転送方式のＣＣＤ固体撮像素子の撮像部２ｉの一部を示す模式的な平面図である。垂直シフトレジスタのチャネル領域１０間を分離するために分離領域１２が設けられる。分離領域１２は、チャネル領域１０にＰ型不純物を高濃度にイオン注入することによって形成される。この分離領域１２は隣接するチャネル領域１０の間にポテンシャル障壁を形成し、各チャネル領域１０を電気的に分離する。
【００２０】
本素子は、例えば、３相駆動であり、クロックパルスφ１，φ２，φ３がそれぞれ印加される転送電極１４−１〜１４−３が上述のチャネル領域１０、分離領域１２の上に、それらが延在する方向とは交差する向きに配置される。３相駆動の場合、３本の転送電極１４−１〜１４−３で各チャネル領域１０の１画素を定義する。
【００２１】
本ＣＣＤ固体撮像素子の大きな構造上の特徴は、チャネル領域１０に一部、幅が狭い部分が形成される点にある。図１では、チャネル領域１０のうち転送電極１４−１で被われる部分がチャネル幅の狭い狭チャネル部１６とされ、残りの部分が広チャネル部１８となる。転送電極１４−１の下では他の部分より分離領域１２が幅広に形成され、チャネル領域１０へせり出す。そのせり出した分、チャネル領域１０の幅が狭められ、狭チャネル部１６が形成される。狭チャネル部１６は、狭チャネル効果が生じ得る程度の幅に設定され、例えば、広チャネル部１８の幅が、約５μｍであったとき、２〜３μｍ程度の幅に設定される。ここで、狭チャネル効果とは、チャネル領域において、ある一部の領域のチャネル幅を他の領域よりも狭くすることにより、チャネル領域中のポテンシャルに勾配が生ずる現象のことである。したがって、転送電極１４へ一様に同じ条件の電圧を印加したとしても、狭チャネル部１６では、狭チャネル効果により、広チャネル部１８よりもポテンシャルが浅くなる。狭チャネル部１６は、ＣＣＤ固体撮像素子が３相駆動の場合、１画素を構成する３本の転送電極１４−１〜１４−３のうちの転送電極１４−１の下のみに形成される。尚、この狭チャネル部１６は、撮像部２ｉの垂直シフトレジスタの各画素毎に設けられる。
【００２２】
図２は、本素子の撮像部２ｉの形成を説明するプロセスフロー図であり、図１のＸ−Ｘ断面を示している。Ｎ型のシリコン半導体基板２０（Ｎｓｕｂ）にはＰ型不純物２２がイオン注入、拡散される（図２（ａ））。その後、基板２０の表面にＮ型不純物が注入、拡散される。これにより、基板２０の表面領域には、後から注入、拡散されたＮ型不純物からなるＮ型拡散層であるＮウェル（ＮＷ）２４が形成される。また、Ｎ型不純物より先に行われるＰ型不純物のイオン注入、拡散により、ＮＷ２４と基板本来のＮ型不純物層２６（Ｎｓｕｂ）との間にはＰ型拡散層であるＰウェル（ＰＷ）２８が形成される（図２（ｂ））。
【００２３】
基板の表面上にはゲート酸化膜３０を介してポリシリコン層が被着形成され、これをパターニングして転送電極１４が形成される（図２（ｃ））。本素子では３相のクロックに対応する転送電極１４−１〜１４−３は全て１層のポリシリコンから形成される。この転送電極１４が形成された基板上にレジストを塗布し露光して、レジストパターン３２を形成する。このレジストパターン３２は、分離領域１２を形成するＰ型不純物のイオン注入に対するマスクとなり、後続のプロセスによって、このマスクで被われた領域に対応してチャネル領域１０が形成される。ここで、レジストパターン３２の幅を電荷転送方向に関する位置に応じて変えることにより、狭チャネル部１６、広チャネル部１８が区別して形成される。すなわち、レジストパターン３２は広チャネル部１８に対応する部分では、側壁３４で規定される広い幅を有し、狭チャネル部１６に対応する部分では、側壁３４’で規定される狭い幅を有する（図２（ｄ））。
【００２４】
レジストパターン３２をマスクとして、Ｐ型不純物をイオン注入する。イオン注入は、レジストパターン３２によって阻止され、一方、転送電極１４及びゲート酸化膜３０を通過して基板内の所定の深さ不純物が到達するようなエネルギーで行われる。このイオン注入によって、基板の表面にＰ型不純物領域３６，３６’が形成される（図２（ｅ））。Ｐ型不純物領域３６の境界は基本的にレジストパターン３２の側壁３４の下に位置している。一方、Ｐ型不純物領域３６’の境界は基本的にレジストパターン３２の側壁３４’の下に位置している。Ｐ型不純物領域３６，３６’はそれぞれ、レジストパターン３２を除去した後、熱処理を行うことによって拡散されて、分離領域１２であるＰ＋層３８，３８’を形成する（図２（ｆ））。なお、拡散により、Ｐ型不純物領域３６，３６’は深さ方向に押し込まれると共に、水平方向にも広がる。そのため、拡散後における隣接するＰ＋層３８の間隔がチャネル領域１０の広チャネル部１８の目標幅となり、また拡散後における隣接するＰ＋層３８’の間隔が狭チャネル部１６の目標幅となるように、レジストパターン３２の寸法が設計される。Ｐ＋層３８，３８’に挟まれたＮＷ４０がチャネル領域１０となる。
【００２５】
上述のプロセスでは、レジストパターン３２を形成するパターニングの目合わせは、基板上に形成された転送電極１４を直接基準として行うことができるので、精度良く狭チャネル部１６を転送電極１４−１の位置に合わせて形成することができる。
【００２６】
また上述の構成は、Ｎ型基板２０にＰＷ２８、ＮＷ２４を形成することにより、その基板深さ方向にＮＰＮ構造を有する。この構造により、基板表面の不要な電荷を基板深部に排出する縦型オーバーフロードレイン（ＶＯＤ）が実現される。
【００２７】
次に本素子の撮像部２ｉの撮像及び電荷転送動作の駆動方法について説明する。図３は、撮像部２ｉを構成する垂直シフトレジスタでの電位分布図である。図３には時刻ｔ０〜ｔ７での電荷転送チャネルに沿った電位変化が表されている。各電位分布図では縦軸が電位を表し、下に向かって正電位が増す。また図４は、図３の動作に対応したクロックパルスφ１〜φ３のタイミング図である。
【００２８】
撮像では、φ１〜φ３が全てオフ電圧とされ、転送電極１４−１〜１４−３のいずれの下のチャネル領域１０もピンニング状態とされる。そのためチャネル領域１０のポテンシャルは全体として浅くなる。しかし、転送電極１４−１の下のチャネル領域１０は狭チャネル部１６であり、ここには狭チャネル効果によって、転送電極１４−２，１４−３の下の広チャネル部１８よりもさらに浅いポテンシャル（バリア電位５０）が形成される。そのため、転送電極１４−２，１４−３の下の広チャネル部１８は、印加されるφ２，φ３がオフ電圧であっても浅いポテンシャル井戸５２を形成する。図４の時刻ｔ０の図は撮像開始時点での電位分布図を表し、その後の時刻ｔ１では、入射した光によって各画素に発生した情報電荷５４がポテンシャル井戸５２に蓄積され、ＡＧＰ動作での撮像が行われる。
【００２９】
撮像が終了すると、ポテンシャル井戸５２に蓄積された情報電荷５４が蓄積部２ｓへ向けて垂直転送される。時刻ｔ２において、φ２がオン電圧とされ、転送電極１４−２の下に深いポテンシャル井戸６０が形成されると、浅いポテンシャル井戸５２に蓄積されていた情報電荷５４は転送電極１４−２の下に集められる。φ２をオン電圧に維持したままφ３がオン電圧にされ（時刻ｔ３）、次にφ２がオフ電圧にされると、情報電荷６２は転送電極１４−３の下に移動する（時刻ｔ４）。続いて、φ３をオン電圧に維持したままφ１がオン電圧にされ（時刻ｔ５）、次にφ３がオフ電圧にされると、情報電荷は転送電極１４−１の下に移動する（時刻ｔ６）。さらに続いて、φ１をオン電圧に維持したままφ２がオン電圧にされ（時刻ｔ７）、次にφ１がオフ電圧にされると、電位分布は時刻ｔ２の状態となり、情報電荷は転送電極１４−２の下に移動する。このように時刻ｔ２からの一連の動作により、情報電荷６２は１画素分、移動する。この動作を繰り返すことにより、情報電荷は蓄積部２ｓに垂直転送される。
【００３０】
尚、本実施形態の駆動方法においては、暗電流の抑制、消費電力の低減化という側面から、情報電荷を広チャネル部１８に蓄積する際に、クロックパルスφ１〜φ３をオフ電圧としたが、これに限られるものではなく、転送電極１４−１〜１４−３に対して実質的に同一の電圧を与えるようにすれば良い。また、クロックパルス１４−１〜１４−３を全くの同一の電圧にすることが好ましいが、広チャネル部１８に蓄積領域を形成することができる程度であれば、各クロックパルスの電圧に差があっても良い。
【００３１】
［実施形態２］
撮像部２ｉから不要な情報電荷を排出するためにオーバーフロードレイン構造が設けられる。オーバーフロードレイン構造には、縦型オーバーフロードレイン（ＶＯＤ）と横型オーバーフロードレイン（ＬＯＤ）とがあり、上記第１の実施形態はＶＯＤ構造を採用する。これに対し、以下に述べる第２の実施形態はＬＯＤ構造を採用するフレーム転送方式のＣＣＤ固体撮像素子である。フレーム転送方式のＣＣＤ固体撮像素子の概略の構成図は図１と同じであり、これを援用する。また、第１の実施形態と同じ構成要素には、第１の実施形態と同一の符号を付す。
【００３２】
図５は、本発明の実施形態に係るフレーム転送方式のＣＣＤ固体撮像素子の撮像部２ｉの一部を示す模式的な平面図である。垂直シフトレジスタのチャネル領域１０間を分離するために分離領域１２が設けられる。ＬＯＤ構造は、この分離領域１２に作り込まれる。分離領域１２内にドレイン領域７０が設けられる。このドレイン領域７０は、分離領域１２内であって、チャネル領域１０と一定の距離を置いた領域にＮ型不純物を高濃度にイオン注入することによって形成される。その結果、ドレイン領域７０の両脇にはチャネル領域１２に沿って分離領域７２が残り、この分離領域７２はチャネル領域１０とドレイン領域７０との間にポテンシャル障壁を形成する。
【００３３】
転送電極１４−１の下に狭チャネル部１６を形成するために、分離領域７２は転送電極１４−１の下ではチャネル領域１０へせり出す。一方、分離領域７２はチャネル領域１０の境界に沿って一定幅に形成される。そのため、ドレイン領域７０の幅は狭チャネル部１６にて広くなる。分離領域７２は、ドレイン領域７０に正電圧を印加し逆バイアス状態として空乏化することができる。
【００３４】
オーバーフロードレインの動作では、ドレイン領域７０に印加する正電圧を上げることによって、分離領域１０２が形成するポテンシャル障壁を引き下げ、チャネル領域１０のポテンシャル井戸に蓄積されていた過剰分の情報電荷を、ポテンシャル障壁を越えてドレイン７０に排出する。これにより過剰電荷が周辺画素に漏れ出すブルーミングを抑制することができる。
【００３５】
図６は、本素子の撮像部２ｉの形成を説明するプロセスフロー図であり、垂直シフトレジスタの電荷転送方向に直交する断面を、ＬＯＤが形成される分離領域を中心に置いて示している。Ｐ型半導体基板８０（Ｐｓｕｂ）に絶縁膜８２を積層した後、さらにポリシリコン膜、窒化シリコン膜を積層する。その後、ポリシリコン膜及び窒化シリコン膜をパターニングして、ポリシリコン８４及び窒化シリコン８６が積層されたマスク８８を形成する。このマスク８８は後述するいくつかのイオン注入工程において利用される。マスク８８は一定幅で、図５に示すチャネル領域１０と分離領域１２との境界に沿って一方の側壁９２が位置するように形成される。そのため、図６における一対のマスク８８の相互間隔は、狭チャネル部１６では広く、広チャネル部１８では狭くなる。マスク８８の側壁９２は分離領域１２を形成するＰ型不純物のイオン注入の領域を規定し、他方の側壁９０はチャネル領域１０を形成するＮ型不純物のイオン注入の領域を規定する（図６（ａ））。
【００３６】
マスク８８が形成された半導体基板８０上にレジストを塗布し露光して、レジストパターン９４を形成する。このレジストパターン９４は、分離領域５２が形成される基板領域（互いに対向する側壁９２間）を覆う。これらマスク８８及びレジストパターン９４をマスクとして、Ｎ型不純物をイオン注入し、Ｎ型不純物領域９６を形成する（図６（ｂ））。Ｎ型不純物領域９６の境界は基本的にマスク８８の側壁９０の下に位置している。Ｎ型不純物領域９６は、レジストパターン９４を除去した後、熱処理を行うことによって拡散されて、チャネル領域１０であるＮＷ９８を形成する（図６（ｃ））。拡散により、Ｎ型不純物領域９６は深さ方向に押し込まれると共に、水平方向にも広がり、マスク８８の側壁９２の下にエッジが位置するようにＮＷ９８が形成される。
【００３７】
次に、ＮＷ９８が形成された半導体基板８０上にレジストを塗布し露光して、レジストパターン１００を形成する。このレジストパターン１００は、ＮＷ９８が形成された領域（互いに対向する側壁９０間）を覆う。このレジストパターン１００とマスク８８とをマスクとして、Ｐ型不純物をイオン注入し、分離領域１２に相当するＰ＋拡散層１０２を形成する（図６（ｄ））。上述のようにマスク８８の間隔が狭チャネル部１６、広チャネル部１８で異なることから、Ｐ−拡散層１０２の幅は、狭チャネル部１６では広く、広チャネル部１８では狭くなる。
【００３８】
Ｐ＋拡散層１０２の幅方向の中央部分には、ドレイン領域７０を形成するためのＮ型不純物がイオン注入され、そのイオン注入がされなかった部分が分離領域７２となる。分離領域７２の幅は微細であり、この微細な幅をマスクするために、マスク８８の両脇にサイドウォール１０４が形成される（図６（ｅ））。このサイドウォール１０４は、レジストパターン１００を除去した後、半導体基板８０上に酸化膜を積層し、この酸化膜に等方性エッチング処理を施して形成される。このサイドウォール１０４の厚みが分離領域７２の幅を規定する。
【００３９】
このようにサイドウォール１０４を形成した後、再び、半導体基板８０上にレジストを塗布し露光してレジストパターン１０６を形成する。このレジストパターン１０６は、ＮＷ９８が形成された領域を覆う。このレジストパターン１０６、マスク８８、及びサイドウォール１０４をマスクとして、Ｎ型不純物をイオン注入し、分離領域１２に相当するの中央部分にドレイン領域７０に相当するＮ＋拡散層１０８を形成する（図６（ｆ））。また、Ｐ−拡散層１０２のうちサイドウォール１０４によりマスクされＮ型不純物が注入されずに残ったＰ−拡散層１１０が分離領域７２となる。
【００４０】
レジストパターン１０６、窒化シリコン８６、及びポリシリコン８４を順次、除去した後（図７（ｇ））、転送電極１４の形成が行われる。
【００４１】
上述の本素子の製造方法では、転送電極１４の形成に先だってイオン注入が行われ、チャネル領域１０の形状、すなわち狭チャネル部１６及び広チャネル部１８の基板上での配置が定まる。本素子でも、転送電極１４−１が狭チャネル部１６を被うように配置されるが、上述のプロセスでは、先に形成された狭チャネル部に合わせて転送電極１４−１を形成する必要がある。ここで、図６（ｇ）の状態では、狭チャネル部の位置は一般に直接視認することができないので、狭チャネル部１６と転送電極１４との位置合わせは間接目合わせにて行われる。すなわち、基板上に転送電極１４の形成工程においても残るようなアラインメントマークを形成し、これを基準にマスク８８を形成してイオン注入を行い、また転送電極１４のパターニングも同一のアラインメントマークを用いて行う。
【００４２】
本素子も、上記第１の実施形態にて図３，図４を用いて説明したのと同様に、ＡＧＰ動作で撮像を行い、得られた情報電荷を蓄積部２ｓへ垂直転送することができる。
【００４３】
【発明の効果】
本発明の固体撮像素子、その製造方法及びその駆動方法によれば、駆動方式や転送電極の構成方法にかかわらず、ＡＧＰ動作可能なシフトレジスタを容易に構成することができ、ＡＧＰ動作により暗電流を低減することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るフレーム転送方式のＣＣＤ固体撮像素子の撮像部の一部を示す模式的な平面図である。
【図２】第１の実施形態に係るＣＣＤ固体撮像素子の撮像部の形成を説明するプロセスフロー図である。
【図３】本発明の実施形態に係るＣＣＤ固体撮像素子の撮像部における撮像及び垂直転送動作を説明するための垂直シフトレジスタでの電位分布図である。
【図４】図３の動作に対応したクロックパルスφ１〜φ３のタイミング図である。
【図５】第２の実施形態に係るフレーム転送方式のＣＣＤ固体撮像素子の撮像部の一部を示す模式的な平面図である。
【図６】第２の実施形態に係るＣＣＤ固体撮像素子の撮像部の形成を説明するプロセスフロー図である。
【図７】フレーム転送方式のＣＣＤ固体撮像素子の概略の構成図である。
【符号の説明】
１０  チャネル領域、１２  分離領域、１４  転送電極、１６  狭チャネル部、１８  広チャネル部、７０  ドレイン領域、７２  分離領域。
【図１】
2004179231.tif 000003
【図２】
2004179231.tif 000004
【図３】
2004179231.tif 000005
【図４】
2004179231.tif 000006
【図５】
2004179231.tif 000007
【図６】
2004179231.tif 000008
【図７】
2004179231.tif 000009