(57)【要約】　　　（修正有）【課題】ＦＩＲフィルタが急峻な遮断周波数特性を必要とする場合であっても小さな回路規模で実現することが可能となるディジタルフィルタのハードウェア構成の提供。【解決手段】フィルタ次数分の遅延回路によって遅延された入力信号とフィルタのインパルス応答特性をあらわす、次数分のフィルタ係数との乗算処理をシフト及び加算処理で近似する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ディジタルフィルタのハードウェア構成として、フィルタ係数とフィルタの次数で遅延された入力信号との乗算処理において、乗算回路をシフト演算と加算処理を用いて構成したことを特徴とする回路構成。
【発明の詳細な説明】
【０００１】
【発明に属する技術分野】
本発明は、ディジタルフィルタのハードウェア構成において、フィルタ係数とフィルタの次数で遅延された入力信号との間で乗算処理を行うフィルタ回路の構成に関するものである。
【０００２】
【従来の技術】
従来、ディジタルフィルタのハードウェア構成では、フィルタ次数分の遅延回路と、遅延回路によって遅延された入力信号とフィルタのインパルス応答特性をあらわす、次数分のフィルタ係数との乗算処理を行う乗算器、次数分求められた乗算結果を累算する為の加算器によって構成されていた。そのため、特にＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタにおいて急峻な遮断周波数特性を得るには、次数を大幅に上げる必要があり、多くの遅延器や乗算器が必要となっていた。図１に従来技術におけるＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタのブロック図を示す。入力された信号は、フィルタの次数分だけ遅延させる遅延器１−１を通る。遅延器１−１を通った信号はフィルタのインパルス応答特性をあらわす、次数分のフィルタ係数１−３と乗算処理される。乗算結果は累算器１−４によって累算され、これがフィルタ出力となる。乗算器の数はフィルタの次数で決定される為、ＦＩＲフィルタにおいて急峻な遮断周波数特性を得ようとすると、フィルタの次数を増やす必要があり、回路規模が大きくなっていた。
【０００３】
【発明が解決しようとする課題】
ディジタルフィルタのハードウェア構成では、特にＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタにおいて急峻な遮断周波数特性を必要とする場合、高い次数が必要となる為、遅延器及び乗算器の増加、また乗算器の数は回路規模と大きく関わる為回路面積の増大などの課題があった。本発明において解決しようとする課題は、フィルタの次数分の遅延回路によって遅延された入力信号とフィルタのインパルス応答特性をあらわす、次数分のフィルタ係数との乗算処理を行う乗算器をシフト及び加算処理で近似することで、小さな回路規模による構成について明らかにすることである。
【０００４】
【課題を解決するための手段】
本発明では、ディジタルフィルタのハードウェア構成において、フィルタ次数分の遅延回路によって遅延された入力信号とフィルタのインパルス応答特性をあらわす次数分のフィルタ係数との乗算処理を行う乗算器を、シフト及び加算処理とすることにより回路規模の小規模化を可能とする。図２に本発明におけるＦＩＲフィルタのブロック図を示す。但し、この図はあくまで本発明における回路の構成方法を説明する為の例であることを理解されたい。入力された信号は遅延器２−１によって遅延され、各フィルタ係数２−３と乗算処理され、累算器２−４により累算されフィルタ出力を得る。このとき、各フィルタ係数に注目すると、フィルタ係数ｂ０＝０．２８１２５，ｂ１＝０．１５６２５，ｂ２＝０．１２５は、２の補数で表記した場合、ｂ０＝００１００１，ｂ１＝０００１０１，ｂ２＝０００１００（ビットは最も左側がＭＳＢ：［５］、最も右側がＬＳＢ：［０］、ここでは２の補数を用いている為ＭＳＢは符号ビット、［４］が０．５、…［３］が０．２５、・・・［０］が０．０３１２５に対応する。また、［］はビット番号を示す。）となる為、入力信号のビット幅を無視するとすれば、６ビット乗算器が３つ必要ということになる。しかし、本発明においては係数乗算及び累算の処理を次のように行う。まず、各フィルタ係数２−３をみると、ｂ０とｂ１の［０］が共に”１”、ｂ１とｂ２の［２］が共に”１”である為、まずｄ０とｄ１の加算を加算器２−５によって、ｄ１とｄ２の加算を加算器２−６によって行う。次に加算器２−５と加算器２−６の結果を見ると、加算器２−５の結果は［０］つまり０．０３１２５倍の項、加算器２−６の結果は［２］０．１２５倍の項に関する結果である為、加算器２−６の結果をシフト処理２−８により２ビットシフトつまり下位側に２ビッド”０”を挿入し、加算器２−５の結果と同じく０．０３１２５倍の項に関する結果に変換し、加算器２−１０により加算処理を行う。また、ｄ０の［３］の”１”に関しては、他の係数もしくは計算結果の中に［３］つまり０．２５倍の項をあらわすものもしくは近いものが無かった為、計算の順序を後に回している。これはシフト処理２−７により３ビットシフトつまり下位側に３ビッド”０”を挿入し加算器２−１０の結果と同じく０．０３１２５倍の項に関する結果に変換してから、加算器２−９により加算処理を行いその結果をフィルタ出力として得ている。このように、各係数について同じビット桁に”１”が立っているもの同士の被乗算項を優先して加算し、同じビット桁でないものは、例えばビット桁の大きい側の項の下位に”０”を挿入して、同じビット桁の形にして加算することで乗算処理が実現可能となる。この方法では、各係数のビット桁が”１”であるもののみを演算しようとする為、「×ゼロ」のような無駄な計算を行わないので、回路規模も大きく削減可能となる。
【０００５】
【発明の実施の形態】
本発明は、ＯＦＤＭ変調方式を用いた無線ＬＡＮ通信装置の送受信器のベースバンド回路部に適用される。本発明のＯＦＤＭ変調方式を用いた無線ＬＡＮのベースバンドディジタルフィルタを送信器及び受信器で用いる場合、送信フィルタとしては、周波数有効利用もしくは各通信規格に準拠した帯域制限が可能でかつ、ベースバンド回路で生成した送信信号の情報が劣化しない程度のフィルタ次数および演算のビット幅が必要となる。また、受信フィルタとしては、隣接チャネルなどの干渉成分を十分除去可能でかつ、受信信号の情報を劣化させない程度のフィルタ次数および演算のビット幅が必要となる。
【０００６】
【実施例】
図３に、本発明によるＯＦＤＭ変調方式を用いた無線ＬＡＮ通信装置用ベースバンド受信フィルタのブロック図を示す。フィルタ次数は４１、フィルタ係数のビット幅は２の補数で１０ビット、フィルタの入力信号は１１ビットとなっている。入力された信号は、遅延器３−１によってフィルタ次数分遅延される。ここでは遅延器３−１によって遅延された入力信号をちょうど半分の位置で折り返し、並列加算器３−２によって加算処理を行っているが、これは本フィルタ回路のフィルタ係数３−６がタップの中心から見て対象の関係にある為、先に並列加算器３−２で加算することで、フィルタ係数３−６との乗算処理を約半分カットできる為である。次に、並列加算器３−２によって加算された信号は対応するフィル
タ係数３−６と乗算されるが、ここでは
【課題を解決するための手段】の項で示した方法によって乗算処理をシフト及び加算に置き換えている。また、累算については２の補数を使っている為、正のフィルタ係数については累算部（正）３−３、負のフィルタ係数については累算部（負）３−４によって累算される。各累算結果は減算器３−５によって累算部（正）３−３と累算部（負）３−４との減算結果として所望のフィルタ出力値を得る。
【０００７】
【発明の効果】
無線ＬＡＮ通信装置用ベースバンド受信フィルタのハードウェア構成について、フィルタ次数分の遅延回路によって遅延された入力信号とフィルタのインパルス応答特性をあらわす、次数分のフィルタ係数との乗算処理を乗算回路から、シフト及び加算処理に置き換えることにより、ＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタで次数を増やしても比較的小さな回路規模で実
現可能となった。効果の度合いはフィルタ係数にもよるが、
【実施例】で例示したフィルタ回路においては、係数乗算処理を乗算器で構成した場合と比較して約３０％まで回路規模を削減可能であった。また、回路規模の縮小により消費電力の低下も可能である。
【０００８】
【図面の簡単な説明】
【図１】従来技術におけるＦＩＲフィルタのブロック図
【図２】本発明におけるＦＩＲフィルタのブロック図
【図３】本発明によるＯＦＤＭ変調方式を用いた無線ＬＡＮ通信装置用ベースバンド受信フィルタブロック図
【符号の説明】
１−１：遅延器、１−２：乗算器、１−３：フィルタ係数、１−４：累算器
２−１：遅延器、２−２：乗算器、２−３：フィルタ係数、２−４：累算器、２−５，６，９，１０：加算器、２−７，８：シフト処理
３−１：累算器、３−２：並列加算器、３−３：累算部（正）、３−４：累算部（負）、３−５：減算器、３−６：フィルタ係数
【図１】
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【図２】
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【図３】
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