(57)【要約】【課題】ＳＴＩ形成時、フィールドパターンによりＣＶＤ酸化膜の研磨レートが変化する為、最適なＣＶＤ酸化膜の膜厚とＣＭＰ研磨量がパターンごとに異なることにより、膜厚バラツキを最小化することが困難であった。【解決手段】半導体のＳＴＩ形成工程でフィールドパターンを形成する際のレジストパターン情報、後工程のシリコンエッチ時の深さデータをパターン効果を計算する制御部に取り込み、最適な素子分離酸化膜厚と最適なＣＭＰ研磨量を計算し最適条件で素子分離酸化膜成長とＣＭＰ研磨を行うことにより素子分離部のＣＶＤ酸化膜厚のバラツキを最小限にする。【選択図】      図３
2004200580.tif 000002
【特許請求の範囲】
【請求項１】
シャロートレンチアイソレーション形成工程において、素子分離パターンの単位面積当たりのパターン面積率と素子分離部に形成されているトレンチの深さのデータを保持する機能と、フィールドパターンのパターン面積率によるＣＶＤ酸化膜と窒化膜の研磨レートの相関データを保持する機能と、前記の２つの機能より、チップ内の素子分離部のＣＶＤ酸化膜の残膜のバラツキが最小となるＣＶＤ酸化膜の成長膜厚とＣＭＰの研磨量を自動で計算する機能と、を有することを特徴とする半導体製造装置。
【請求項２】
前記自動で計算する機能は、最適な素子分離酸化膜の成長膜厚及びＣＭＰでの研磨量を計算し、最適素子分離膜厚と最適ＣＭＰ研磨量を送信する制御部とを備えることを特徴とする請求項１記載の半導体製造装置。
【請求項３】
被研磨ウェーハの単位面積当たりのフィールドパターンの面積率を計算する機能を備えることを特徴とする請求項１乃至２記載の半導体製造装置。
【請求項４】
フィールドパターンの面積率が最大の部分と最小の部分の面積率を算出し、その算出された面積率のＣＶＤ酸化膜と窒化膜の研磨レートを算出し、フィールドパターン上のＣＶＤ酸化膜の初期値とＣＭＰ研磨時の残膜傾向をシミュレートし、研磨後のチップ内のバラツキが最小になる最適ポイントを算出する、その算出した値を製品の次工程である素子分離酸化膜厚成長、ＣＭＰ工程に送信し、素子分離酸化膜成長工程と、ＣＭＰ工程で最適条件にて加工されることを特徴とする半導体製造装置の制御方法。
【請求項５】
シリコンエッチ深さデータをもとに、最適素子分離酸化膜厚とその次工程の最適研磨量を算出し、フィードフォワード制御を行うことを特徴とする半導体製造装置の制御方法。
【請求項６】
半導体ウェーハにフィールドレジストパターン形成工程でフォトレジストのパターンをウェーハ上に形成し、次にフィールドシリコンエッチ工程でフィールドのパターンでシリコンをエッチングする、エッチング後に測定されたシリコンエッチ深さデータはパターン効果を計算する制御部に転送する、半導体ウェーハがフィールドシリコンエッチ工程から素子分離酸化膜成長工程に進む間に、パターン効果を計算する制御部シリコンエッチ深さデータをもとに、最適素子分離酸化膜厚とその次工程の最適研磨量を算出する、素子分離酸化膜成長工程にきた半導体ウェーハは送信された最適素子分離酸化膜厚で成長して、その後、ＣＭＰ研磨工程で最適研磨量の条件で研磨を行い、ＣＭＰ後膜厚確認工程で半導体ウェーハの出来上がりの膜厚確認を行うことを特徴とする請求項５記載の半導体製造装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体のＣＭＰ研磨の制御方法に関し、特にＳＴＩ形成工程において、ＳＴＩ素子分離用のＣＶＤ酸化膜厚のバラツキを最小限とするＳＴＩ素子分離用ＣＶＤ酸化膜及び、ＣＭＰ研磨の制御方法に関する。
【０００２】
【従来の技術】
本発明は半導体の素子分離技術において使用されているシャロートレンチアイソレーション工程において、素子分離酸化膜の成長、及びＣＭＰでの研磨を行う事により形成するシャロートレンチアイソレーション（以下ＳＴＩと記す）の素子分離部の製造方法に関している。半導体の素子分離技術として使用されているＳＴＩ形成工程では、フィールドパターン（素子分離パターン）の形成を行った後のＣＶＤ装置による素子分離用酸化膜の膜厚設定、及びＣＭＰ装置による研磨条件の設定により、素子分離膜として残るＣＶＤ酸化膜の面内ばらつき、チップ内ばらつきが大きく変化する。この原因はフィールドパターンの大きさによってＣＭＰでのＣＶＤ酸化膜の研磨レートが異なる為である。この研磨レートの傾向は、フィールドパターンの残し面積部分、即ちパターン段差で凸部分が多いほど研磨レートが小さく、残し面積部分が小さいほど研磨レートが大きい。
【０００３】
この素子の分離膜として残るＣＶＤ酸化膜の膜厚がばらつくと素子の平坦性が悪化し、後工程でのフォトリソグラフィー工程でのパターン形成の際の寸法バラツキ、またはポリシリのエッチング残りを引き起こす。
【０００４】
従来の技術ではＣＭＰ研磨後のＣＶＤ酸化膜の膜厚バラツキを最小とするＣＶＤ酸化膜の成長条件とＣＭＰ研磨条件の最適化は非常に困難であり、最適な条件を決定するに当たっては、図６に示しているように半導体ウェーハ３０がフィールドレジストパターン形成工程３１とフィールドシリコンエッチ工程３２経た後、素子分離酸化膜成長工程３３およびＣＭＰ研磨工程３４において条件を振り断面形状確認工程３５において、１実験水準あたり２０点程度の断面ＳＥＭ観察が必要であり、しかも半導体装置ごと、フィールドパターンごとに最適化の為の実験を実施する必要があった。
【０００５】
【特許文献１】
特開平２−２６０８号公報（９頁、第１図）
【特許文献２】
特開平１０−２３３３７４号公報（２３頁、図７）
【特許文献３】
特開平１１−７４２３５号公報（６頁、図２）
【０００６】
【発明が解決しようとする課題】上述した従来のシャロートレンチアイソレーション形成の制御方法においては、ＳＴＩ形成において、最終的に素子分離膜となるＣＭＰ研磨後の膜厚バラツキを最小にする最適条件を設定することが困難であることである。その理由は、フィールドパターンの大きさによりＣＶＤ酸化膜の研磨レートが変化する為、最適なＣＶＤ酸化膜の膜厚とＣＭＰ研磨量が半導体ごとすなわちパターンごとに異なることによる。フィールドパターンの残し面積部分が多いほど研磨レートが小さく、残し面積部分が小さいほど研磨レートが大きくなる。
【０００７】
この素子分離膜の膜厚バラツキが大きい場合は、後工程のフォトリソグラフィー工程の寸法バラツキ、またはポリシリ残り等の不良の原因となる。したがって、本発明の目的は、半導体の素子分離技術において使用されているＳＴＩ形成工程において、フィールドの面積率と形状等のフィールドパターンの情報と、トレンチの深さ等の情報を取り込み、最適化した条件で、素子分離酸化膜の成長及び、ＣＭＰでの研磨を行う事によりＳＴＩの素子分離部のＣＶＤ酸化膜厚のバラツキを最小限とする事を目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体製造装置は、シャロートレンチアイソレーション形成工程において、素子分離パターンの単位面積当たりのパターン面積率と素子分離部に形成されているトレンチの深さのデータを保持する機能と、フィールドパターンのパターン面積率によるＣＶＤ酸化膜と窒化膜の研磨レートの相関データを保持する機能と、前記の２つの機能より、チップ内の素子分離部のＣＶＤ酸化膜の残膜のバラツキが最小となるＣＶＤ酸化膜の成長膜厚とＣＭＰの研磨量を自動で計算する機能と、を有することを特徴とする。また、前記自動で計算する機能は、最適な素子分離酸化膜の成長膜厚及びＣＭＰでの研磨量を計算し、最適素子分離膜厚と最適ＣＭＰ研磨量を送信する制御部とを備えている。また、被研磨ウェーハの単位面積当たりのフィールドパターンの面積率を計算する機能を備えている。また、フィールドパターンの面積率が最大の部分と最小の部分の面積率を算出し、その算出された面積率のＣＶＤ酸化膜と窒化膜の研磨レートを算出し、フィールドパターン上のＣＶＤ酸化膜の初期値とＣＭＰ研磨時の残膜傾向をシミュレートし、研磨後のチップ内のバラツキが最小になる最適ポイントを算出する、その算出した値を製品の次工程である素子分離酸化膜厚成長、ＣＭＰ工程に送信し、素子分離酸化膜成長工程と、ＣＭＰ工程で最適条件にて加工されることを特徴とする。
【０００９】
さらに、本発明の半導体製造装置の制御方法は、シリコンエッチ深さデータをもとに、最適素子分離酸化膜厚とその次工程の最適研磨量を算出し、フィードフォワード制御を行うことを特徴とする。また、半導体ウェーハにフィールドレジストパターン形成工程でフォトレジストのパターンをウェーハ上に形成し、次にフィールドシリコンエッチ工程でフィールドのパターンでシリコンをエッチングする、エッチング後に測定されたシリコンエッチ深さデータはパターン効果を計算する制御部に転送する、半導体ウェーハがフィールドシリコンエッチ工程から素子分離酸化膜成長工程に進む間に、パターン効果を計算する制御部シリコンエッチ深さデータをもとに、最適素子分離酸化膜厚とその次工程の最適研磨量を算出する、素子分離酸化膜成長工程にきた半導体ウェーハは送信された最適素子分離酸化膜厚で成長して、その後、ＣＭＰ研磨工程で最適研磨量の条件で研磨を行い、ＣＭＰ後膜厚確認工程で半導体ウェーハの出来上がりの膜厚確認を行うことを特徴とする。
【００１０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１、２、３、４を参照すると、本発明の実施の形態は前工程から流れてきた半導体ウェーハ９にフィールドレジストパターン形成工程１０でフォトレジストのパターンをウェーハ上に形成する。この形成したフィールドレジストパターン情報１５はパターン効果を計算する制御部１７に転送される。半導体ウェーハは次工程でフィールドシリコンエッチ工程１１でフィールドパターンでシリコンをエッチングする。エッチング後に測定されたシリコンエッチ深さデータ１６はパターン効果を計算する制御部１７に転送される。
【００１１】
半導体ウェーハ９がフィールドシリコンエッチ工程１１から素子分離酸化膜成長工程１２に進む間に、パターン効果を計算する制御部１７で入力されたフィールドレジストパターン情報１５、シリコンエッチ深さデータ１６をもとに、最適素子分離酸化膜厚１８とその次工程の最適研磨量１９を算出する。この最適値の算出方法を、図２、図３に示す。図２に示すように、縦軸にフィールドパターン上の残膜（酸化膜と窒化膜を足した値）、横軸にＣＭＰの研磨量をとった場合に、フィールドパターン上の残膜は、フィールドパターンの面積率により、面積率が大きい部分を大面積部７は上側の線の推移を示し、面積率が小さい部分以降小面積部８は下側の線の推移を示す。この上側の線と、下側の線の間隔がチップ内バラツキとなる。図１に示すようにシリコンサブストレート５上に形成された、熱酸化膜４、窒化膜３、素子分離酸化膜２、を含む構造のＣＭＰ研磨面１が、フィールドパターンの面積率により傾向が変わるのはパターン効果と、ＣＶＤ酸化膜と窒化膜の研磨レートの差によるものである。大面積部分７と小面積部８でどちらも酸化膜を研磨している状況では図１に示すパターン効果のみが働く為、フィールドパターン上の残膜の差が広がり、チップ内バラツキが悪化する。しかし、小面積部８が窒化膜３に到達すると、最表面が窒化膜３の研磨に変わる為、大面積部７の酸化膜２と小面積部の窒化膜３が同時に進行する。この際、小面積部８の窒化膜の研磨レートが大面積部の酸化膜の研磨レートより小さくなる為、チップ内のバラツキが徐々に少なくなり、大面積部分７が窒化膜３を露出したポイントが最適ポイント６であり、研磨による面内バラツキが最小になる。このポイントを算出する為に必要なパラメータは、ウェーハの単位面積当たりのフィールドの面積率と、その面積率の際のＣＶＤ酸化膜研磨レート、窒化膜レート、さらに研磨をした際のスタート地点となるＣＶＤ酸化膜厚の厚さが必要なパラメータとなる。
【００１２】
これは、あらかじめ面積率、トレンチ深さ、ＣＶＤ酸化膜厚を振ったサンプルで確認可能である。素子分離酸化膜成長工程１２にきた半導体ウェーハ９、は送信された最適素子分離酸化膜厚１８で成長する。その後、ＣＭＰ研磨工程１３、で最適研磨量１９の条件で研磨を行う。ＣＭＰ研磨工程、１３を終了した後、断面形状確認工程１４で半導体ウェーハ９の出来上がりの形状確認を行う。このように、フィールドレジストパターン情報１５シリコンエッチ深さデータ１６をもとに、最適素子分離酸化膜厚１８とその次工程の最適研磨量１９を算出し、フィードフォワード制御を行うことにより、断面形状確認工程１４での素子分離部のＣＶＤ酸化膜厚のバラツキを最小限にすることができる。
【００１３】
次に、ＣＶＤ酸化膜厚とＣＭＰ研磨量を算出するフローを説明する。図３に示すようにステップａでチップを単位面積ごとに区切り、それぞれの部分のフィールド面積を算出する。ステップｂでチップ内の最大と最小の面積率の部分を算出する。ステップｃでシリコンエッチ深さデータを取り込み、その状態でＣＶＤ酸化膜の初期値を任意に設定し、面積率最大の研磨レートを入力してＣＭＰ研磨時残膜の推移をシミュレートする。ステップｄで最適ポイントを確認し、その際のチップ内バラツキを確認する。ステップｅで再度任意のＣＶＤ酸化膜厚の初期値を設定し、面積率最小の研磨レート、面積率最大の研磨レートを入力してＣＭＰ研磨時の残膜の推移をシミュレートする。ステップｆで最適ポイントのチップ内バラツキが前のシミュレーション時の値と比較し、最小であるか判断する。ステップｃでチップ内バラツキが最小か否か判断する。ステップｈで最適ポイントの膜厚バラツキが最小になったＣＶＤ酸化膜厚と、ＣＭＰ研磨量を算出する。
【００１４】
次に、本発明の他の実施の形態について図面を参照して詳細に説明する。図５を参照すると、本発明の実施の形態は前工程から流れてきた半導体ウェーハ２０にフィールドレジストパターン形成工程２１でフォトレジストのパターンをウェーハ上に形成し、次工程でフィールドシリコンエッチ工程２２でフィールドのパターンでシリコンをエッチングする。エッチング後に測定されたシリコンエッチ深さデータ２６はパターン効果を計算する制御部２７に転送される。半導体ウェーハ９がフィールドシリコンエッチ工程２７から素子分離酸化膜成長工程２８に進む間に、パターン効果を計算する制御部３２シリコンエッチ深さデータ２６をもとに、最適素子分離酸化膜厚２８とその次工程の最適研磨量２９を算出する。素子分離酸化膜成長工程２３にきた半導体ウェーハ２０は送信された最適素子分離酸化膜厚２８で成長する。その後、ＣＭＰ研磨工程２４で最適研磨量２９の条件で研磨を行う。ＣＭＰ研磨工程２４を終了した後、ＣＭＰ後膜厚確認工程２５で半導体ウェーハ２０の出来上がりの膜厚確認を行う。
【００１５】
このように、シリコンエッチ深さデータ２６をもとに、最適素子分離酸化膜厚２８とその次工程の最適研磨量２９を算出し、フィードフォワード制御を行うことにより、ＣＭＰ後膜厚確認工程２５での膜厚ばらつきを大幅に削減することができる。
【００１６】
【発明の効果】
以上説明したように、本発明の第１の効果は、フィールドのレジストパターン情報と、シリコンエッチ時のエッチング深さデータを取り込み、最適な素子分離酸化膜厚と、ＣＭＰの最適研磨量を算出し、最適条件で素子分離酸化膜成長とＣＭＰを行うことにより、ＳＴＩの素子分離部のＣＶＤ酸化膜厚のバラツキを最小限にできる為、条件出しの際の断面形状確認の工数を最小限にする事ができる。その理由は、条件振りが必要である素子分離酸化膜厚の膜厚の条件振りと、ＣＭＰの研磨量条件振りを行う必要が無くなるからである。
【００１７】
第２の効果は、シリコンエッチ時のエッチング深さデータを取り込み、最適な素子分離酸化膜厚と、ＣＭＰの最適研磨量を算出し、最適条件で素子分離酸化膜成長とＣＭＰを行うことにより、素子分離酸化膜厚のＣＭＰ後の膜厚ばらつきを最小限に抑えることができる。その理由は、シリコンエッチ時のエッチング深さデータを取り込み、最適な素子分離酸化膜厚と、ＣＭＰの最適研磨量を算出し、最適条件で素子分離酸化膜成長とＣＭＰを行うことにより、シリコンエッチ時のばらつきをフィードフォワード制御で後工程の素子分離酸化膜成長工程及びＣＭＰ工程で最小限にすることができるという効果があるからである。
【図面の簡単な説明】
【図１】ＣＭＰ工程におけるチップ内ばらつきのパターン効果を説明する為の図である。
【図２】フィールドパターン上の残膜（ＣＶＤ酸化膜と窒化膜の和）の傾向を説明する為の図である。
【図３】最適ＣＶＤ酸化膜厚、ＣＭＰ研磨量の算出方法を説明する為の図である。
【図４】本発明のＳＴＩ条件出し時の最適素子分離酸化膜厚、最適ＣＭＰ研磨量の制御方法を説明する為の図である。。
【図５】本発明の他の実施形態である量産プロセスにおけるＳＴＩ形成時の最適素子分離酸化膜厚、最適ＣＭＰ研磨量の制御方法を説明する為の図である。
【図６】従来のＳＴＩ条件出し時の最適素子分離酸化膜厚、最適ＣＭＰ研磨量の確認方法を説明する為の図である。
【符号の説明】
１    ＣＭＰ研磨面
２    素子分離酸化膜
３    窒化膜
４    熱酸化膜
５    シリコンサブストレート
６    最適ポイント
７    大面積部残膜
８    小面積部残膜
９    半導体ウェーハ
１０    フィールドレジストパターン形成工程
１１    フィールドシリコンエッチ工程
１２    素子分離酸化膜成長工程
１３    ＣＭＰ研磨工程
１４    断面形状確認工程
１５    フィールドレジストパターン情報（面積率、パターン形状等）
１６    シリコンエッチ深さデータ
１７    パターン効果を計算する制御部
１８    最適素子分離酸化膜厚
１９    最適研磨量
２０    半導体ウェーハ
２１    フィールドレジストパターン形成工程
２２    フィールドシリコンエッチ工程
２３    素子分離酸化膜成長工程
２４    ＣＭＰ研磨工程
２５    ＣＭＰ後膜厚確認工程
２６    シリコンエッチ深さデータ
２７    パターン効果を計算する制御部
２８    最適素子分離酸化膜厚
２９    最適研磨量
３０    半導体ウェーハ
３１    フィールドレジストパターン形成工程
３２    フィールドシリコンエッチ工程
３３    素子分離酸化膜成長工程
３４    ＣＭＰ研磨工程
３５    断面形状確認工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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