(57)【要約】【課題】シリアルデータをパラレルデータに変換して記憶する機能を有し、書込み／読出しのサイクルを短くしても安定に動作する半導体集積回路を提供する。【解決手段】この半導体集積回路は、クロック信号と共に入力されるシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路１９と、シリアル／パラレル変換回路によって変換されたパラレルデータを記憶するメモリ２１と、クロック信号をカウントすることにより、メモリにおける書込み時間を設定するために用いられる書込みパルスを発生する書込みパルス発生回路３０とを具備する。【選択図】　図１
2004069961.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号と共に入力されるシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路と、
前記シリアル／パラレル変換回路によって変換されたパラレルデータを記憶するメモリと、
クロック信号をカウントすることにより、前記メモリにおける書込み時間を設定するために用いられる書込みパルスを発生する書込みパルス発生回路と、
を具備する半導体集積回路。
【請求項２】
前記シリアル／パラレル変換回路から出力されるパラレルデータをラッチして前記メモリに供給するラッチ回路をさらに具備する請求項１記載の半導体集積回路。
【請求項３】
前記シリアル／パラレル変換回路がシフトレジスタを含む、請求項１又は２記載の半導体集積回路。
【請求項４】
前記書込みパルス発生回路が、
クロック信号をカウントするカウンタと、
前記カウンタのカウント値と第１の所定の値との一致を検出する第１の一致検出回路と、
前記カウンタのカウント値と第２の所定の値との一致を検出する第２の一致検出回路と、
前記第１の一致検出回路において一致検出されてから前記第２の一致検出回路において一致検出されるまでの間に出力レベルを第１のレベルとし、前記第２の一致検出回路において一致検出されてから前記第１の一致検出回路において一致検出されるまでの間に出力レベルを第２のレベルとすることにより、前記書込みパルスを発生する順序回路と、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータをパラレルデータに変換して記憶する半導体集積回路に関し、特に、ＲＡＭ（ランダムアクセスメモリ）を内蔵してＬＣＤ（液晶表示装置）を駆動するＬＣＤドライバ等の半導体集積回路に関する。
【０００２】
【従来の技術】
ＬＣＤのセグメント方向に分割された多数の領域を駆動するＬＣＤドライバにおいては、インターフェースを介して入力されるシリアルデータをパラレルデータに変換して内蔵のＲＡＭに書込み、ＲＡＭに記憶されているデータを読み出して駆動信号を生成するタイプのものがある。このような従来のＬＣＤドライバを図４に示す。
【０００３】
図４に示すように、ＬＣＤドライバ１００は、クロック信号ＣＬＫと共に入力されるシリアルデータ（ＤＡＴＡ）をパラレルデータに変換するシフトレジスタ１０９と、パラレルデータをラッチするラッチ回路１１０と、ラッチされたデータを記憶するＲＡＭ１１１とを含んでいる。
【０００４】
また、ＬＣＤドライバ１００は、クロック信号ＣＬＫをカウントして出力端子Ｑ９から９カウント毎にパルスを出力するカウンタ１０１と、カウンタ１０１から出力されるパルス信号Ｓ１に同期してパルス信号Ｓ２を出力するフリップフロップＦＦ１と、パルス信号Ｓ２を遅延させてパルス信号Ｓ３を出力するディレイ回路１０２と、パルス信号Ｓ３に同期してパルス信号Ｓ４を出力するフリップフロップＦＦ２と、パルス信号Ｓ４を遅延させてパルス信号Ｓ５を出力するディレイ回路１０３と、バッファ回路１０４と、２つのＮＯＲ回路１０５及び１０６と、２つのインバータ１０７及び１０８と、ＲＡＭ１１１の書込み／読出しを制御するコマンド発生回路１１２とを含んでいる。
【０００５】
図５に、図４に示すＬＣＤドライバの各部における動作を示す。リセット状態が解除されて反転リセット信号（ＲＥＳＥＴバー）がハイレベルになった後、図５に示すように、クロック信号ＣＬＫに同期して、１ビットのデータ／コマンド識別子Ｄ／Ｃ及び８ビットのデータＤ７〜Ｄ０が順にシフトレジスタ１０９に入力され、シフトレジスタ１０９内のフリップフロップに合計９ビットの信号が保持される。その間に、カウンタ１０１は、クロック信号ＣＬＫに含まれている９個のパルスをカウントして、出力端子Ｑ９からパルス信号Ｓ１を出力する。
【０００６】
フリップフロップＦＦ１は、パルス信号Ｓ１の立上がりエッジに同期して、パルス信号Ｓ２をハイレベルにする。ディレイ回路１０２は、パルス信号Ｓ２を所定の時間だけ遅延させ、パルス信号Ｓ３を出力する。パルス信号Ｓ３は、ＮＯＲ回路１０５によって反転される。ここで、反転されたパルス信号Ｓ３がフリップフロップＦＦ１のリセット端子Ｒに入力されるので、フリップフロップＦＦ１がリセットされ、パルス信号Ｓ２がローレベルに戻る。その結果、フリップフロップＦＦ１は、ディレイ回路１０２の遅延時間と等しい幅のパルスを含むパルス信号Ｓ２を出力することになる。パルス信号Ｓ３のパルス幅も、パルス信号Ｓ２のパルス幅と同一になる。
【０００７】
ラッチ回路１１０は、シフトレジスタ１０９からパラレルデータとして出力された１ビットのデータ／コマンド識別子Ｄ／Ｃ及び８ビットのデータＤ７〜Ｄ０を、パルス信号Ｓ３の立下りエッジに同期してラッチする。ディレイ回路１０２によってパルス信号Ｓ２を遅延することによりパルス信号Ｓ３を生成しているので、シフトレジスタ１０９から確実に信号が出力された後に、これらの信号がラッチ回路１１０によってラッチされる。
【０００８】
フリップフロップＦＦ２は、パルス信号Ｓ３の立上がりエッジに同期して、パルス信号Ｓ４をハイレベルにする。ディレイ回路１０３は、パルス信号Ｓ４を所定の時間だけ遅延させ、パルス信号Ｓ５を出力する。パルス信号Ｓ５は、ＮＯＲ回路１０６によって反転される。ここで、反転されたパルス信号Ｓ５がフリップフロップＦＦ２のリセット端子Ｒに入力されるので、フリップフロップＦＦ２がリセットされ、パルス信号Ｓ４がローレベルに戻る。その結果、フリップフロップＦＦ２は、ディレイ回路１０３の遅延時間と等しい幅のパルスを含むパルス信号Ｓ４を出力することになる。パルス信号Ｓ５のパルス幅も、パルス信号Ｓ４のパルス幅と同一になる。
【０００９】
ＲＡＭ１１１は、バッファ回路１０４からパルス信号Ｓ５を入力すると共に、ラッチ回路１１０からデータＤ７〜Ｄ０を入力する。また、コマンド発生回路１１２は、バッファ回路１０４からパルス信号Ｓ５を入力すると共に、ラッチ回路１１０からデータ／コマンド識別子Ｄ／Ｃ及びデータＤ７〜Ｄ０を入力する。データ／コマンド識別子Ｄ／Ｃがコマンドを表している場合には、コマンド発生回路１１２は、データＤ７〜Ｄ０として送られて来たコマンド及びパルス信号Ｓ５に従って、ＲＡＭ１１１の書込み／読出しのタイミングを決定したり、アドレスの指定を行う。一方、データ／コマンド識別子Ｄ／Ｃがデータを表している場合には、ＲＡＭ１１１は、コマンド発生回路１１２の書込みタイミングで、データＤ７〜Ｄ０を指定されたアドレスに書き込む。ここで、ＲＡＭ１１１におけるデータ書込み時間を表すパルス信号Ｓ５のパルス幅は、ディレイ回路１０３の遅延時間によって決定される。
【００１０】
このように、従来の半導体集積回路においては、ＲＡＭにおけるデータ書込み時間をディレイ回路の遅延時間によって決定しているため、ＲＡＭを交換した場合にディレイ回路の調整が必要になる場合もあり、書込み／読出しのサイクルを短くすることが困難であるという問題があった。
【００１１】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、シリアルデータをパラレルデータに変換して記憶する機能を有し、書込み／読出しのサイクルを短くしても安定に動作する半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、クロック信号と共に入力されるシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路と、シリアル／パラレル変換回路によって変換されたパラレルデータを記憶するメモリと、クロック信号をカウントすることにより、メモリにおける書込み時間を設定するために用いられる書込みパルスを発生する書込みパルス発生回路とを具備する。
【００１３】
この半導体集積回路は、シリアル／パラレル変換回路から出力されるパラレルデータをラッチしてメモリに供給するラッチ回路をさらに具備するようにしても良い。また、シリアル／パラレル変換回路が、シフトレジスタを含むようにしても良い。
【００１４】
さらに、書込みパルス発生回路が、クロック信号をカウントするカウンタと、カウンタのカウント値と第１の所定の値との一致を検出する第１の一致検出回路と、カウンタのカウント値と第２の所定の値との一致を検出する第２の一致検出回路と、第１の一致検出回路において一致検出されてから第２の一致検出回路において一致検出されるまでの間に出力レベルを第１のレベルとし、第２の一致検出回路において一致検出されてから第１の一致検出回路において一致検出されるまでの間に出力レベルを第２のレベルとすることにより、書込みパルスを発生する順序回路とを含むようにしても良い。
【００１５】
このように構成した本発明によれば、シリアルデータと共に入力されるクロック信号をカウントすることにより、メモリにおける書込み時間を設定するために用いられる書込みパルスを発生するので、書込み／読出しのサイクルを短くしても安定に動作する半導体集積回路を提供することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１に、本発明の第１の実施形態に係る半導体集積回路の構成を示す。本実施形態は、ＬＣＤのセグメント方向に分割された多数の領域を駆動するＬＣＤドライバに本発明を適用したものである。
【００１７】
図１に示すように、半導体集積回路１０は、クロック信号ＣＬＫと共に入力されるシリアルデータ（ＤＡＴＡ）をパラレルデータに変換するシフトレジスタ１９と、パラレルデータをラッチするラッチ回路２０と、ラッチされたデータを記憶するＲＡＭ２１とを含んでいる。
【００１８】
また、半導体集積回路１０は、クロック信号ＣＬＫに含まれているパルスをカウントするカウンタ１１と、カウンタ１１から出力されるパルス信号Ｓ９に同期してパルス信号Ｓ３を出力するフリップフロップＦＦ１と、パルス信号Ｓ３を遅延させてパルス信号Ｓ４を出力するディレイ回路１２と、パルス信号Ｓ４に同期してパルス信号Ｓ５を出力するフリップフロップＦＦ２と、パルス信号Ｓ５を遅延させてパルス信号Ｓ６を出力するディレイ回路１３と、ＲＡＭの書込み時間を制御するためにパルス信号Ｓ７を発生する書込みパルス発生回路３０と、入力されるシリアルデータ（ＤＡＴＡ）に含まれているデータ／コマンド識別子Ｄ／Ｃを保持するフリップフロップＦＦ３及びＦＦ４と、バッファ回路１４と、２つのＮＯＲ回路１５及び１６と、２つのインバータ１７及び１８と、ＲＡＭ２１の書込み／読出しを制御するコマンド発生回路２２とを含んでいる。
【００１９】
図２に、図１に示す半導体集積回路の各部における動作を示す。リセット状態が解除されて反転リセット信号（ＲＥＳＥＴバー）がハイレベルになった後、図２に示すように、クロック信号ＣＬＫに同期して、８ビットのデータＤ７〜Ｄ０が順にシフトレジスタ１９に入力され、シフトレジスタ１９内のフリップフロップに保持される。その間に、カウンタ１１は、クロック信号ＣＬＫに含まれているパルスをカウントして、第１番目のパルスに対応してパルス信号Ｓ１を出力し、第２番目のパルスに対応してパルス信号Ｓ２を出力し、第９番目のパルスに対応してパルス信号Ｓ９を出力する。
【００２０】
フリップフロップＦＦ１は、パルス信号Ｓ９の立上がりエッジに同期して、パルス信号Ｓ３をハイレベルにする。ディレイ回路１２は、パルス信号Ｓ３を所定の時間だけ遅延させ、パルス信号Ｓ４を出力する。パルス信号Ｓ４は、ＮＯＲ回路１５によって反転される。ここで、反転されたパルス信号Ｓ４がフリップフロップＦＦ１のリセット端子Ｒに入力されるので、フリップフロップＦＦ１がリセットされ、パルス信号Ｓ４がローレベルに戻る。その結果、フリップフロップＦＦ１は、ディレイ回路１２の遅延時間と等しい幅のパルスを含むパルス信号Ｓ３を出力することになる。パルス信号Ｓ４のパルス幅も、パルス信号Ｓ３のパルス幅と同一になる。
【００２１】
フリップフロップＦＦ３は、カウンタ１１の出力端子Ｑ１から出力されるパルス信号Ｓ１に同期して、データ／コマンド識別子Ｄ／Ｃを保持する。さらに、フリップフロップＦＦ４は、カウンタ１１の出力端子Ｑ２から出力されるパルス信号Ｓ２に同期して、フリップフロップＦＦ３の出力信号を保持し、データ／コマンド識別信号Ａ０として出力する。
【００２２】
ラッチ回路２０は、フリップフロップＦＦ４から出力された１ビットのデータ／コマンド識別信号Ａ０と、シフトレジスタ１９から出力された８ビットのデータＤ７〜Ｄ０とを、パルス信号Ｓ４の立下りエッジに同期してラッチする。ディレイ回路１２によってパルス信号Ｓ３を遅延することによりパルス信号Ｓ４を生成しているので、フリップフロップＦＦ４及びシフトレジスタ１９から確実に信号が出力された後に、これらの信号がラッチ回路２０によってラッチされる。
【００２３】
フリップフロップＦＦ２は、パルス信号Ｓ４の立上がりエッジに同期して、パルス信号Ｓ５をハイレベルにする。ディレイ回路１３は、パルス信号Ｓ５を所定の時間だけ遅延させ、パルス信号Ｓ６を出力する。パルス信号Ｓ６は、ＮＯＲ回路１６によって反転される。ここで、反転されたパルス信号Ｓ６がフリップフロップＦＦ２のリセット端子Ｒに入力されるので、フリップフロップＦＦ２がリセットされ、パルス信号Ｓ５がローレベルに戻る。その結果、フリップフロップＦＦ２は、ディレイ回路１３の遅延時間と等しい幅のパルスを含むパルス信号Ｓ５を出力することになる。パルス信号Ｓ６のパルス幅も、パルス信号Ｓ５のパルス幅と同一になる。パルス信号Ｓ６は、コマンド発生回路２２においてコマンドを実行するために使用される。
【００２４】
一方、書込みパルス発生回路３０は、クロック信号ＣＬＫの第９番目のパルスの立上がりエッジから第５番目のパルスの立上がりエッジまでの間でハイレベルとなるデータ書込み用のパルス信号Ｓ７を出力する。
【００２５】
ＲＡＭ２１は、書込みパルス発生回路３０からパルス信号（書込みパルス）Ｓ７を入力し、ラッチ回路２０からデータＤ７〜Ｄ０を入力する。また、コマンド発生回路２２は、バッファ回路１４からパルス信号Ｓ６を入力し、ラッチ回路２０からデータ／コマンド識別信号Ａ０及びデータＤ７〜Ｄ０を入力する。データ／コマンド識別信号Ａ０がコマンドを表している場合には、コマンド発生回路２２は、データＤ７〜Ｄ０として送られて来たコマンドに従って、ＲＡＭ２１の書込み／読出しのタイミングを決定したり、アドレスの指定を行う。一方、データ／コマンド識別信号Ａ０がデータを表している場合には、ＲＡＭ２１は、データＤ７〜Ｄ０を指定されたアドレスに書き込む。
【００２６】
ここで、ＲＡＭ２１におけるデータ書込み時間を表すパルス信号Ｓ７のパルス幅は、書込みパルス発生回路３０によってクロック信号ＣＬＫに含まれているパルスをカウントすることにより決定される。パルス信号Ｓ７のパルス幅を広くとることにより、書込み／読出しのサイクルを短くして高速動作を行っても確実にデータを書き込むことができる。
【００２７】
次に、図１に示す書込みパルス発生回路について詳しく説明する。図３に、書込みパルス発生回路の構成を示す。図３に示すように、書込みパルス発生回路３０は、クロック信号ＣＬＫに含まれているパルスをカウントするカウンタ３１と、カウンタ３１から出力される４ビットのカウント値と予め設定された第１の値（５＝“０１０１”）との一致を検出する一致検出回路３２と、一致検出回路３２の出力信号を反転するインバータ３４と、カウンタ３１から出力される４ビットのカウント値と予め設定されている第２の値（９＝“１００１”）との一致を検出する一致検出回路３３と、一致検出回路３２及び３３の出力信号に基づいて負論理の書込みパルスを出力するフリップフロップＦＦ５と、フリップフロップＦＦ５から出力される負論理の書込みパルスを反転するインバータ３５とによって構成される。
【００２８】
リセット状態が解除されて反転リセット信号がハイレベルになった後、フリップフロップＦＦ５の出力信号はローレベルとなっている。一致検出回路３２は、クロック信号ＣＬＫに含まれている第５番目のパルスをカウンタ３１がカウントしたときに、カウンタ３１のカウント値と第１の値（５）との一致を検出し、パルスを出力する。これにより、フリップフロップＦＦ５の出力信号がハイレベルに設定され、インバータ３５からは、ローレベルの信号が出力される。
【００２９】
次に、一致検出回路３３は、クロック信号ＣＬＫに含まれている第９番目のパルスをカウンタ３１がカウントしたときに、カウンタ３１のカウント値と第２の値（９）との一致を検出し、パルスを出力する。フリップフロップＦＦ５の出力信号は、一致検出回路３３から出力されるパルスに同期してローレベルとなり、インバータ３５からは、ハイレベルの信号が出力される。
【００３０】
以上のことから、書込みパルス発生回路３０は、カウント値が９及び１〜４の間はハイレベルの信号を出力し、カウント値が５〜８の間はローレベルの信号を出力する。なお、本発明においては、カウント値が５及び９の場合に書込みパルス発生回路３０の出力レベルが変化するようにしたが、他のカウント値において出力レベルが変化するようにしても良い。
【００３１】
【発明の効果】
以上述べたように、本発明によれば、シリアルデータと共に入力されるクロック信号をカウントすることにより、メモリにおける書込み時間を設定するために用いられる書込みパルスを発生するので、書込み／読出しのサイクルを短くしても安定に動作する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。
【図２】図１に示す半導体集積回路の各部における動作を示すタイミングチャートである。
【図３】図１に示す書込みパルス発生回路の構成を示す図である。
【図４】従来のＬＣＤドライバの構成を示す図である。
【図５】図４に示すＬＣＤドライバの各部における動作を示すタイミングチャートである。
【符号の説明】
１０　半導体集積回路
１１、３１　カウンタ
１２、１３　ディレイ回路
１４　バッファ
１５、１６　ＮＯＲ回路
１７、１８、３４、３５　インバータ
１９　シフトレジスタ
２０　ラッチ回路
２１　ＲＡＭ
２２　コマンド発生回路
３０　書込みパルス発生回路
３２、３３　一致検出回路
ＦＦ１〜ＦＦ５　フリップフロップ
【図１】
2004069961.tif 000003
【図２】
2004069961.tif 000004
【図３】
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【図４】
2004069961.tif 000006
【図５】
2004069961.tif 000007