(57)【要約】【課題】  縦横比が小さい陰刻パターン内に、キャパシタ下部電極を対称的な半シリンダ型で形成することによって、電極の表面を増加させると同時に、薄膜化限界とエッチングマージンを確保することができる集積回路素子及びその製造方法を提供する。【解決手段】  はじめに集積回路基板上に層間絶縁膜を形成し、層間絶縁膜内に複数の埋没コンタクトを形成し、層間絶縁膜上に酸化膜を形成し、複数の埋没コンタクトを露出させる陰刻パターンを酸化膜内に形成し、陰刻パターンの一つの開口部内に複数の埋没コンタクトと各々電気的にコンタクトする複数の下部電極を形成する。【選択図】    図３
2004266282.tif 000002
【特許請求の範囲】
【請求項１】
集積回路基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜内に複数の埋没コンタクトを形成する段階と、
前記層間絶縁膜上に酸化膜を形成する段階と、
前記複数の埋没コンタクトを露出させる陰刻パターンを前記酸化膜内に形成する段階と、
前記陰刻パターンの一つの開口部内に前記複数の埋没コンタクトと各々電気的にコンタクトする複数の下部電極を形成する段階と、
を含むことを特徴とする集積回路素子の製造方法。
【請求項２】
前記複数の下部電極は、前記陰刻パターン内で対称的に形成されることを特徴とする請求項１に記載の集積回路素子の製造方法。
【請求項３】
前記複数の下部電極は、複数の半シリンダ型電極であることを特徴とする請求項１に記載の集積回路素子の製造方法。
【請求項４】
集積回路素子は強誘電体メモリ素子を形成し、前記複数の下部電極は複数のキャパシタを形成することを特徴とする請求項１に記載の集積回路素子の製造方法。
【請求項５】
前記複数のキャパシタを形成する段階は、
前記陰刻パターン内に下部電極金属膜を形成する段階と、
前記下部電極金属膜上に強誘電体膜を形成する段階と、
前記強誘電体膜上に上部電極金属膜を形成する段階と、
前記下部電極金属膜、前記強誘電体膜及び前記上部電極金属膜をパターニングして前記複数のキャパシタを形成する段階と、
を含むことを特徴とする請求項４に記載の集積回路素子の製造方法。
【請求項６】
前記複数のキャパシタを形成する段階は、
前記陰刻パターン内に下部電極金属膜を形成する段階と、
前記下部電極金属膜をパターニングして前記複数の下部電極を形成する段階と、
前記複数の下部電極上に強誘電体膜を形成する段階と、
前記強誘電膜上に上部電極を形成する段階と、
を含むことを特徴とする請求項４に記載の集積回路素子の製造方法。
【請求項７】
前記集積回路基板上にトランジスタを形成した後に、前記層間絶縁膜を形成し、前記複数の埋没コンタクトは前記トランジスタと一対一で電気的にコンタクトすることを特徴とする請求項４に記載の集積回路素子の製造方法。
【請求項８】
前記陰刻パターンを形成する段階では、前記酸化膜の一部を除去し、前記層間絶縁膜の一部と前記埋没コンタクトの上面とを露出させることを特徴とする請求項１に記載の集積回路素子の製造方法。
【請求項９】
前記陰刻パターンを形成する段階は、前記埋没コンタクトの内側面の一部と上面とを露出させる多段陰刻パターンを形成する段階を含み、
前記複数の下部電極を形成する段階では、前記露出した各埋没コンタクトの内側面及び上面と電気的にコンタクトする複数の多段下部電極を形成することを特徴とする請求項１に記載の集積回路素子の製造方法。
【請求項１０】
前記多段陰刻パターンを形成する段階は、
前記酸化膜の一部を除去し、前記埋没コンタクトの上面を露出させる段階と、
前記埋没コンタクト間の層間絶縁膜の一部を除去し、前記埋没コンタクトの内側面の一部を露出させる段階と、
を含むことを特徴とする請求項９に記載の集積回路素子の製造方法。
【請求項１１】
集積回路素子は強誘電体メモリ素子を形成し、前記複数の下部電極は複数のキャパシタを形成することを特徴とする請求項１０に記載の集積回路素子の製造方法。
【請求項１２】
前記複数のキャパシタを形成する段階は、
前記陰刻パターン内に下部電極金属膜を形成する段階と、
前記下部電極金属膜上に強誘電体膜を形成する段階と、
前記強誘電体膜上に上部電極金属膜を形成する段階と、
前記下部電極金属膜、前記強誘電体膜及び前記上部電極膜をパターニングして前記複数のキャパシタを形成する段階と、
を含むことを特徴とする請求項１１に記載の集積回路素子の製造方法。
【請求項１３】
前記複数のキャパシタを形成する段階は、
前記陰刻パターン内に下部電極金属膜を形成する段階と、
前記下部電極金属膜をパターニングし、前記複数の下部電極を形成する段階と、
前記複数の下部電極上に強誘電体膜を形成する段階と、
前記強誘電体膜上に上部電極を形成する段階と、
を含むことを特徴とする請求項１１に記載の集積回路素子の製造方法。
【請求項１４】
前記集積回路基板上にトランジスタを形成した以後に、前記層間絶縁膜を形成し、前記複数の埋没コンタクトは前記トランジスタと一対一で電気的にコンタクトすることを特徴とする請求項１１に記載の集積回路素子の製造方法。
【請求項１５】
前記層間絶縁膜を形成する段階と前記複数の埋没コンタクトを形成する段階とは、
前記トランジスタを含む前記集積回路基板上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜内に前記トランジスタと電気的にコンタクトするビットラインダイレクトコンタクトを形成する段階と、
前記第１層間絶縁膜上に前記ビットラインダイレクトコンタクトと電気的にコンタクトするビットラインを形成する段階と、
前記ビットラインを含む前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
前記第１層間絶縁膜及び前記第２層間絶縁膜の内部に前記トランジスタと電気的にコンタクトする埋没コンタクトを形成する段階と、
を含むことを特徴とする請求項１４に記載の集積回路素子の製造方法。
【請求項１６】
前記複数の下部電極は、前記陰刻パターン内で対称的な複数の半シリンダ型電極であることを特徴とする請求項１５に記載の集積回路素子の製造方法。
【請求項１７】
集積回路基板と、
前記集積回路基板上に形成され、複数の埋没コンタクトが内部に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された酸化膜と、
前記埋没コンタクト上の酸化膜内に形成された陰刻パターンと、
前記陰刻パターンの一つの開口部内に形成され、前記埋没コンタクトと各々電気的にコンタクトする複数の下部電極と、
を備えることを特徴とする集積回路素子。
【請求項１８】
前記下部電極は、前記陰刻パターン内に対称的に配列された半シリンダ型の下部電極であることを特徴とする請求項１７に記載の集積回路素子。
【請求項１９】
強誘電体メモリ素子を形成し、前記下部電極はキャパシタの下部電極であり、前記キャパシタは前記下部電極上に形成された強誘電体膜と前記強誘電体膜上に形成された上部電極とを有することを特徴とする請求項１７に記載の集積回路素子。
【請求項２０】
前記下部電極のうち少なくとも一つは、
前記埋没コンタクトの上面とコンタクトする水平電極部と、
前記水平電極部から伸長し、前記陰刻パターンの側面上に形成される垂直電極部と、
を有することを特徴とする請求項１９に記載の集積回路素子。
【請求項２１】
前記集積回路基板に形成され、前記埋没コンタクトと電気的に各々コンタクトする複数のトランジスタをさらに備えることを特徴とする請求項１９に記載の集積回路素子。
【請求項２２】
前記陰刻パターンは、前記埋没コンタクトの内側面の一部と上面とに沿って延長した多段陰刻パターンであることを特徴とする請求項１９に記載の集積回路素子。
【請求項２３】
前記下部電極のうち少なくとも一つは、
前記埋没コンタクトの内側面の一部に沿って延長した第１垂直電極部と、
前記第１垂直電極部から延長し、前記埋没コンタクトの上面に沿って延長した水平電極部と、
前記水平電極部から延長し、前記酸化膜内の多段陰刻パターンの側面に沿って延長した第２垂直電極部と、
を有することを特徴とする請求項２２に記載の集積回路素子。
【請求項２４】
前記下部電極のうちいずれか一つは、
前記第１垂直電極部から内側に延長し、前記埋没コンタクトの外側の層間絶縁膜の表面より低い層間絶縁膜の表面に沿って延長した第２水平電極部をさらに有することを特徴とする請求項２３に記載の集積回路素子。
【請求項２５】
前記キャパシタは、前記陰刻パターン内で対称的に配列された半シリンダ型キャパシタであることを特徴とする請求項２２に記載の集積回路素子。
【請求項２６】
埋没コンタクトを含む層間絶縁膜上に酸化膜を形成する段階と、
少なくとも二つの埋没コンタクトの上面を露出させる陰刻パターンを形成する段階と、
前記陰刻パターン内に前記少なくとも二つの埋没コンタクトの上面と各々コンタクトする少なくとも二つの下部電極を形成する段階と、
前記少なくとも二つの下部電極上に強誘電体膜及び上部電極を形成する段階と、
を含むことを特徴とする強誘電体メモリ素子の製造方法。
【請求項２７】
少なくとも二つの埋没コンタクトを含む層間絶縁膜上に酸化膜を形成する段階と、
前記少なくとも二つの埋没コンタクトを露出させる陰刻パターンを形成する段階と、
前記陰刻パターン内に前記少なくとも二つの埋没コンタクトの上面とコンタクトする下部電極金属膜を形成する段階と、
前記陰刻パターン内に強誘電体物質膜及び上部電極金属膜を順次に形成する段階と、
前記上部電極金属膜、前記強誘電体物質膜及び前記下部電極金属膜をパターニングし、前記少なくとも二つの埋没コンタクトのうちいずれか一つとコンタクトする下部電極を有する半シリンダ型キャパシタを前記陰刻パターン内に形成する段階と、
を含むことを特徴とする強誘電体メモリ素子の製造方法。
【請求項２８】
少なくとも二つの埋没コンタクトを含む層間絶縁膜上に酸化膜を形成する段階と、
前記少なくとも二つの埋没コンタクトの側面の一部と上面とを露出させる二段陰刻パターンを形成する段階と、
前記二段陰刻パターン内に前記少なくとも二つの埋没コンタクトの側面及び上面とコンタクトする少なくとも二つの下部電極を形成する段階と、
前記下部電極上に強誘電体膜及び上部電極を順次に形成する段階と、
を含むことを特徴とする強誘電体メモリ素子の製造方法。
【請求項２９】
少なくとも二つの埋没コンタクトを含む層間絶縁膜上に酸化膜を形成する段階と、
前記少なくとも二つの埋没コンタクトを露出させる二段陰刻パターンを形成する段階と、
前記二段陰刻パターン内に前記少なくとも二つの埋没コンタクトの側面及び上面とコンタクトする下部電極金属膜を形成する段階と、
前記二段陰刻パターン内、ならびに前記酸化膜の上面上に強誘電体物質膜及び上部電極金属膜を順次に形成する段階と、
前記上部電極金属膜、前記強誘電体物質膜及び前記下部電極金属膜をパターニングし、前記少なくとも二つの埋没コンタクトのうちいずれか一つとコンタクトする下部電極と、強誘電体膜と、上部電極とを有するキャパシタを形成する段階と、
を含むことを特徴とする強誘電体メモリ素子の製造方法。
【請求項３０】
少なくとも二つの埋没コンタクトを有する層間絶縁膜と、
前記層間絶縁膜上に形成された酸化膜と、
前記少なくとも二つの埋没コンタクトの上面を露出させる陰刻パターンと、
前記陰刻パターン内に形成され、前記少なくとも二つの埋没コンタクトと各々コンタクトする少なくとも二つの下部電極と、
前記下部電極上に順次に形成された強誘電体膜及び上部電極と、
を備えることを特徴とする強誘電体メモリ素子。
【請求項３１】
少なくとも二つの埋没コンタクトを有する層間絶縁膜と、
前記層間絶縁膜上に形成された酸化膜と、
前記少なくとも二つの埋没コンタクトの側面の一部と上面とを露出させる二段陰刻パターンと、
前記二段陰刻パターン内に形成され、前記少なくとも二つの埋没コンタクトと各々コンタクトする少なくとも二つの下部電極と、
前記下部電極上に順次に形成された強誘電体膜及び上部電極と、
を備えることを特徴とする強誘電体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路素子及びその製造方法に関するものであり、より詳細には、強誘電体メモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
よく知られているように、強誘電体は任意の温度領域で外部電場（Ａｐｐｌｉｅｄ  Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ）がなくても自発的な分極（Ｓｐｏｎｔａｎｅｏｕｓ  Ｐｏｌａｒｉｚａｔｉｏｎ）特性を有する。また、強誘電体は一定の方向に分極した状態で逆方向の電場が印加されると、分極が逆方向に反転する特性を有している。したがって、強誘電体電場の大きさと方向に従って、一定の履歴現象（Ｈｙｓｔｅｒｅｓｉｓ）を示す。履歴現象を有する強誘電体を誘電膜として利用して、情報を書き込んで読み出すメモリ素子を強誘電体メモリ（ＦＲＡＭ；Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子といい、電源が切れても貯蔵された情報が続いて残っている不揮発性特性を有する。このような強誘電体メモリ素子は非特許文献１、非特許文献２などに既に開示されている。
【０００３】
一般的な強誘電体メモリ素子のキャパシタはイリジウムや白金のような貴金属類及びその酸化物を上下電極として利用し、主に、平たい下部電極上にゾル−ゲル方式、スパッタリング、ＣＶＤ方式などで形成された強誘電体薄膜が形成された平面的構造を有する。他の半導体メモリ素子のように、高集積化傾向に従って強誘電体メモリ素子のセル面積が小さくなり、キャパシタ割り当て面積が徐々に縮小している。したがって、縮小した面積にも係わらず、適切なキャパシタ容量を確保するために、キャパシタを平面構造ではなく、円筒型やシリンダ型のような立体的な構造で形成する必要がある。
【０００４】
円筒型キャパシタ構造については特許文献１に開示されており、シリンダ型キャパシタ構造に関しては、特許文献２に開示されている。このような立体的構造を有するキャパシタは既存の平面構造を有するキャパシタが有しているキャパシタ割り当て面積限界問題点を補完し、強誘電膜の薄膜化及び上下電極物質の薄膜化の限界を克服することができると思われている。
【０００５】
図１は、従来の技術による円筒型キャパシタを有する強誘電体メモリ素子を示した断面図である。
図１を参照すると、従来の技術による強誘電体メモリ素子は素子分離膜２の間の基板１上にゲート電極を含むトランジスタ３が形成されており、トランジスタ３のソース５ａと電気的に導通するビットライン１３が第１層間絶縁膜９上に形成されており、トランジスタ３のドレイン５ｂと電気的に導通する円筒型キャパシタ２５が第２層間絶縁膜１５上に形成されている構造である。
【０００６】
キャパシタ２５は貴金属類の下部電極１９と上部電極２３との間に強誘電膜２１が挿入され介在している構造をなす。そして、ビットライン１３はダイレクトコンタクト１１を通じてソース５ａと電気的に導通し、キャパシタ２５の下部電極１９の埋没コンタクト１７を通じてドレイン５ｂと電気的に導通する。一方、ダイレクトコンタクト１１は第１コンタクトパッド７ａを通じてソース５ａと電気的に導通し、埋没コンタクト１７は第２コンタクトパッド７ｂを通じてドレイン５ｂと電気的に導通する。
【０００７】
ここで、キャパシタ２５を製造するためには、貴金属類物質の蒸着とパターニングで下部電極１９を形成する段階と、下部電極１９と第２層間絶縁膜１５上に強誘電体の蒸着で強誘電膜２１を形成する段階とを順次に実施する。これによって、強誘電膜２１の形成時、強誘電体のエッチングを避けることができ、エッチングによる強誘電特性の劣化を防止し、下部電極１９の面積増大によってキャパシタの容量が増加する長所がある。
【０００８】
しかし、図１に示したように、キャパシタ２５の下部電極１９を形成するためには、貴金属物質を厚く蒸着する過程と、厚く蒸着した貴金属類物質を下部電極にパターニングするためのエッチング工程とが必要である。したがって、貴金属物質を厚く蒸着することによって工程費用が上昇する問題点がある。また、厚く蒸着した貴金属類物質をパターニングすることが工程上、容易ではない問題点もある。
【０００９】
図２は、従来の技術によるシリンダ型キャパシタを有する強誘電体メモリ素子を示した断面図である。
図２を参照すると、この従来の技術による強誘電体メモリ素子はキャパシタ２５'を第３層間絶縁膜１８'上にシリンダ構造で形成している。それ以外は、図１の構造と同一であるので、詳細な説明は省略する。上述のように、キャパシタ２５'をシリンダ型で形成すると、電極表面積がさらに拡大するので、それだけキャパシタ容量が増加する長所がある。
【００１０】
しかし、図２に示したように、シリンダ型キャパシタ２５'を実現することにおいて、下部電極１９'を形成する前に第３層間絶縁膜１８'を一部除去して、先ずホール２０'を形成しなければならない。この時に、ホール２０'の縦横比が大きければ、下部電極１９'の物質のステップカバレッジ特性によってはシリンダ型のキャパシタ２５'の形成が難しい可能性がある。また、狭いホール２０'内にシリンダ型キャパシタ２５'を形成するためには、下部電極１９'と強誘電膜２１'と上部電極２３'の薄膜化が求められる工程上の問題点がある。
あわせて、図１及び図２に示した従来の強誘電体メモリ素子においては、上部電極が下部電極に対して誤整列する現象が誘発される可能性があるという問題点がある。
【００１１】
【特許文献１】米国特許第６，２６８，２６０号
【特許文献２】米国特許第６，２３８，９６３号
【非特許文献１】“Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｃａｐａｃｉｔｏｒ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  ＣＭＯＳ（Ｍｏａｚｚａｍｉ  ｅｔ  ａｌ．），１９９４  ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＬ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ（Ｔａｔｓｕｍｉ  Ｓｕｍｉ  ｅｔ  ａｌ．），ｐｐ５５〜５６”
【非特許文献２】“１９９４  ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ｐ．２６８”
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述の問題点を解決するために案出したものであって、本発明の目的は、縦横比が小さい陰刻パターン内に、キャパシタ下部電極を互いに向き合っている対称的な半シリンダ型で形成することによって、電極の表面を増加させると同時に、薄膜化限界とエッチングマージンを確保することができる集積回路素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明による集積回路素子の製造方法において、層間絶縁膜は集積回路基板上に形成される。複数個の埋没コンタクトは前記層間絶縁膜上に形成され、酸化膜は前記層間絶縁膜上に形成される。陰刻パターンは前記酸化膜内に形成されて、前記複数個の埋没コンタクトを露出させる。複数個の下部電極は前記陰刻パターン内の一つの開口部内に形成される。前記下部電極は前記埋没コンタクトと電気的にコンタクトする。前記下部電極は前記陰刻パターン内で対称的に形成することができ、半シリンダ型電極であり得る。前記集積回路素子は強誘電体メモリ素子であり得る。前記複数個の下部電極は複数個のキャパシタを形成する。
【００１４】
複数個のキャパシタを形成するには、前記陰刻パターン内に下部電極金属膜を形成し、前記下部電極金属膜上に強誘電体膜を形成し、前記強誘電体膜上に上部電極金属膜を形成し、前記下部電極金属膜と前記強誘電体膜と上部電極金属膜とをパターニングして、複数個のキャパシタを形成する。また他の手段として、複数個のキャパシタを形成するには、前記陰刻パターン内に下部電極金属膜を形成し、前記下部電極金属膜をパターニングして、複数個の下部電極を形成し、前記複数個の下部電極上に強誘電体膜を形成し、前記強誘電体膜上に上部電極を形成する。
【００１５】
また、前記集積回路基板上にトランジスタを形成した以後に、層間絶縁膜を形成することができる。複数個の埋没コンタクト各々は前記トランジスタ各々と電気的にコンタクトすることができる。陰刻パターンを形成する段階は、酸化膜の一部を除去して前記層間絶縁膜の一部と前記埋没コンタクトの上面を露出させる段階を含む。
【００１６】
また他の手段として、陰刻パターンを形成する段階は、前記埋没コンタクトの内側面の一部と上面とを露出させる多段陰刻パターンを形成する段階を含む。複数個の下部電極を形成する段階は、前記露出した各埋没コンタクトの内側面及び上面と電気的にコンタクトする複数個の多段下部電極を形成する段階を含む。前記多段陰刻パターンを形成するか、または陰刻パターンの内面を過度エッチングする段階は、前記酸化膜の一部を除去して前記埋没コンタクトの上面を露出させ、前記埋没コンタクト間の層間絶縁膜の一部を除去して前記埋没コンタクトの内側面の一部を露出させる段階を含む。
【００１７】
なお、前記集積回路素子は強誘電体メモリ素子を形成し、前記複数個の下部電極は複数個のキャパシタを形成する。複数個のキャパシタを形成するには、前記陰刻パターン内に下部電極金属膜を形成し、前記下部電極金属膜上に強誘電体膜を形成し、前記強誘電体膜上に上部電極金属膜を形成し、前記下部電極金属膜と前記強誘電体膜と前記上部電極膜をパターニングして、前記複数個のキャパシタを形成する。他の手段として、複数個のキャパシタを形成するには、前記陰刻パターン内に下部電極金属膜を形成し、前記下部電極金属膜をパターニングして、前記複数個の下部電極を形成し、前記複数個の下部電極上に強誘電体膜を形成し、前記強誘電体膜上に上部電極を形成する。
【００１８】
また、前記集積回路基板上にトランジスタを形成した後に、前記層間絶縁膜を形成し、複数個の埋没コンタクト各々は前記トランジスタ各々と電気的にコンタクトさせる。前記層間絶縁膜、ならびに前記複数個の埋没コンタクトを形成するには、前記トランジスタを含む前記集積回路基板上に第１層間絶縁膜を形成し、前記第１層間絶縁膜内に前記トランジスタと電気的にコンタクトするビットラインダイレクトコンタクトを形成し、前記第１層間絶縁膜上に前記ビットラインダイレクトコンタクトと電気的にコンタクトするビットラインを形成し、前記ビットラインを含む前記第１層間絶縁膜上に第２層間絶縁膜を形成し、前記第１層間絶縁膜と前記第２層間絶縁膜の内部に前記トランジスタと電気的にコンタクトする埋没コンタクトを形成する。前記複数個の下部電極は前記陰刻パターン内で対称的な複数個の半シリンダ型電極であり得る。
【００１９】
本発明による集積回路素子は集積回路基板と、前記集積回路基板上に形成され、複数個の埋没コンタクトがその内部に形成された層間絶縁膜と、前記層間絶縁膜上に形成された酸化膜と、前記埋没コンタクト上の酸化膜内に形成された陰刻パターンと、前記陰刻パターンの一つの開口部内に形成され、前記埋没コンタクト各々と電気的にコンタクトする複数個の下部電極とを備える。前記下部電極は前記陰刻パターン内に対称的に配列された半シリンダ型下部電極であり得る。
【００２０】
前記集積回路素子は強誘電体メモリ素子であり、前記下部電極はキャパシタの下部電極であり、前記キャパシタは前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する。前記下部電極は埋没コンタクトの上面とコンタクトする水平電極部と、前記水平電極部から伸長して前記陰刻パターンの側面上に形成される垂直電極部とを有する。複数個のトランジスタが前記集積回路に形成され、前記埋没コンタクトは前記トランジスタ各々と電気的にコンタクトすることができる。
【００２１】
また、前記陰刻パターンは前記埋没コンタクトの内側面の一部と上面とに沿って延長した二段陰刻パターンである。前記下部電極は前記埋没コンタクトの内側面の一部に沿って延長した第１垂直電極部と、前記第１垂直電極部から延長し、前記埋没コンタクトの上面に沿って延長した水平電極部と、前記水平電極部から延長し、前記酸化膜内の多段陰刻パターンの側面に沿って延長した第２垂直電極部とを有する。前記下部電極は前記第１垂直電極部から内側に延長し、前記埋没コンタクトの外側の層間絶縁膜の表面より低い層間絶縁膜の表面に沿って延長した第２水平電極部をさらに有する。前記キャパシタは前記陰刻パターン内で対称的に配列された半シリンダ型キャパシタであり得る。
【００２２】
本発明による強誘電体メモリ素子の製造方法は、埋没コンタクトを含む層間絶縁膜上に酸化膜を形成する段階を含む。少なくとも二つの埋没コンタクトの上面を露出させる陰刻パターンが形成され、前記陰刻パターン内に前記少なくとも二つの埋没コンタクトの上面と各々コンタクトする少なくとも二つの下部電極が形成される。前記少なくとも二つの下部電極上に強誘電体膜と上部電極が形成される。
【００２３】
本発明による強誘電体メモリ素子の製造方法は、少なくとも二つの埋没コンタクトを含む層間絶縁膜上に酸化膜を形成する段階を含む。前記少なくとも二つの埋没コンタクトを露出させる陰刻パターンが形成される。前記陰刻パターン内に前記少なくとも二つの埋没コンタクトの上面とコンタクトする下部電極金属膜が形成される。前記陰刻パターン内に強誘電体物質膜と上部電極金属膜が順次に形成される。前記上部電極金属膜と前記強誘電体物質膜と前記下部電極金属膜がパターニングされて、前記陰刻パターン内に前記少なくとも二つの埋没コンタクトのうちいずれか一つとコンタクトする下部電極を有する半シリンダ型キャパシタが形成される。
【００２４】
本発明による強誘電体メモリ素子の製造方法は、少なくとも二つの埋没コンタクトを含む層間絶縁膜上に酸化膜を形成する段階と、前記少なくと二つの埋没コンタクトの側面の一部と上面とを露出させる二段陰刻パターンを形成する段階とを含む。前記二段陰刻パターン内に前記少なくとも二つの埋没コンタクトの側面及び上面とコンタクトする少なくとも二つの下部電極が形成され、前記下部電極上に強誘電体膜と上部電極が順次に形成される。
【００２５】
本発明による強誘電体メモリ素子の製造方法は、少なくとも二つの埋没コンタクトを含む層間絶縁膜上に酸化膜を形成する段階と、前記少なくとも二つの埋没コンタクトを露出させる多段陰刻パターン、例えば、二段陰刻パターンを形成する段階とを含む。前記二段陰刻パターン内に前記少なくとも二つの埋没コンタクトの側面及び上面とコンタクトする下部電極金属膜が形成される。前記二段陰刻パターン内と前記酸化膜の上面上とに強誘電体物質膜と上部電極金属膜が順次に形成される。前記上部電極金属膜と前記強誘電体物質膜と前記下部電極金属膜がパターニングされて、前記少なくとも二つの埋没コンタクトのうちいずれか一つとコンタクトする下部電極と、強誘電体膜と、上部電極とを有するキャパシタが形成される。
【００２６】
本発明による強誘電体メモリ素子は、少なくとも二つの埋没コンタクトを有する層間絶縁膜と、前記層間絶縁膜上に形成された酸化膜とを備える。陰刻パターンは前記少なくとも二つの埋没コンタクトの上面を露出させる。少なくとも二つの下部電極は前記陰刻パターン内に形成され、前記少なくとも二つの埋没コンタクトと各々コンタクトする。強誘電体膜と上部電極は前記下部電極上に順次に形成される。
【００２７】
本発明による強誘電体メモリ素子は、少なくとも二つの埋没コンタクトを有する層間絶縁膜と、前記層間絶縁膜上に形成された酸化膜とを備える。二段陰刻パターンは前記少なくとも二つの埋没コンタクトの側面の一部と上面とを露出させる。少なくとも二つの下部電極は前記二段陰刻パターン内に形成され、前記少なくとも二つの埋没コンタクトと各々コンタクトする。強誘電体膜と上部電極が前記下部電極上に順次に形成される。
【００２８】
本発明によると、キャパシタを三次元的構造で形成して、従来の平面積キャパシタに比べて電極表面積の増加によるキャパシタ容量の増大効果が得られ、下部電極を縦横比が小さい陰刻パターンの内面に対称的な形成で形成することによって、縦横比の減少によるキャパシタの上下部電極及び強誘電膜の薄膜化の限界と、エッチング工程の工程マージンとが確保される効果がある。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施例を添付の図面を参照して詳細に説明する。
本発明はここで説明される実施例に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底し、完全になるように、そして、当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、膜及び領域の厚さは明確性のために誇張されたものである。また、膜が他の膜、または基板“上”にあると言及される場合に、それは他の膜、または基板上に直接形成することができるもの、またはそれらの間に第３の膜が介在することもできるものである。明細書の全体にわたって同一の図面符号は同一の構成要素を示す。
【００３０】
図３は、本発明の第一実施例による半シリンダ型キャパシタを有する強誘電体メモリ素子を示した断面図であり、図４から図１７は図３に示した第一実施例による半シリンダ型キャパシタを有する強誘電体メモリ素子の製造方法を示した工程断面図である。
図１８は、本発明による第二実施例による半シリンダ型キャパシタを有する強誘電体メモリ素子を示した断面図であり、図１９から図３２は図１８に示した第二実施例による半シリンダ型キャパシタを有する強誘電体メモリ素子の製造方法を示した断面図である。
【００３１】
本発明の第一実施例による半シリンダ型キャパシタを有する強誘電体メモリ素子は、図３に示したように、トランジスタ１１４が形成された集積回路（半導体）基板１００と、基板１００上に形成された層間絶縁膜（第１層間絶縁膜）１１６ｂと、基板１００と電気的に導通するビットライン１２０と、埋没コンタクト（ｂｕｒｉｅｄ  ｃｏｎｔａｃｔ）１２６が形成されている層間絶縁膜（第２層間絶縁膜）１２２ａと、第２層間絶縁膜１２２ａ上に形成されている酸化膜１２８ａと、少なくとも二つの埋没コンタクト１２６の上面を酸化膜１２８ａから開放させる陰刻パターン１３０と、開放された少なくとも二つの埋没コンタクト１２６の上面各々と接触し、陰刻パターン１３０内に対称的に形成されている少なくとも二つの下部電極１３２ｂと、少なくとも二つの下部電極１３２ｂの上面各々に順次に形成されている強誘電膜１３４ａ及び上部電極１３６ａとを備えて構成される。
【００３２】
半導体基板１００は素子分離膜１０２により活性領域が規定され、活性領域上にはトランジスタ１１４が位置する。トランジスタ１１４はゲート絶縁膜１０４とゲート電極１０６とハードマスク１０８が順次に積層された構造として、その両側面にはゲートスペーサ１１０が形成されている。また、トランジスタ１１４は基板１００に対する所定のイオン注入を通じて形成されたソース１１２ａとドレイン１１２ｂを含んで構成される。一方、トランジスタ１１４は必要によって、本実施例と異なって構成できることはもちろでんである。
【００３３】
ビットライン１２０は第１層間絶縁膜１１６ｂを貫通して形成されたダイレクトコンタクト１１９を通じて基板１００、具体的にはソース１１２ａと電気的に導通する。一方、ダイレクトコンタクト１１９はソース１１２ａ上に形成されたコンタクトパッド１１５ａを通じてソース１１２ａと電気的に導通することができる。
【００３４】
埋没コンタクトは下部電極１３２ｂと基板１００、具体的に下部電極１３２ｂとドレイン１１２ｂを電気的に導通させる手段として、第１層間絶縁膜１１６ｂと第２層間絶縁膜１２２ａを貫通して形成されている。埋没コンタクト１２６はドレイン１１２ｂ上に形成されたコンタクトパッド１１５ｂを通じてドレイン１１２ｂと電気的に導通することができる。
【００３５】
下部電極１３２ｂと強誘電膜１３４ａと上部電極１３６ａは順次に積層されてキャパシタ１３８をなす。下部電極１３２ｂと上部電極１３６ａは白金とイリジウムのような貴金属類物質からなっており、強誘電体１３４ａはＰＺＴ（Ｌｅａｄ Ｚｉｒｃｏｎｉｕｍ  Ｔｉｔａｎａｔｅ）、ＳＢＴ（Ｓｔｒｏｎｔｉｕｍ  Ｂａｒｉｕｍ  Ｔａｎｔａｌｕｍ）、ＳＢＴＮ（Ｓｔｒｏｎｔｉｕｍ  Ｂａｒｉｕｍ  Ｔａｎｔａｌｕｍ  Ｎｉｔｒｉｄｅ）、ＳＢＴＴ（Ｓｔｒｏｎｔｉｕｍ  Ｂａｒｉｕｍ  Ｔａｎｔａｌｉｕｍ  Ｔｉｔａｎａｔｅ）などのような強誘電体からなっている。
【００３６】
ここで、下部電極１３２ｂは陰刻パターン１３０内で互いに対称的に形成されている。下部電極１３２ｂの具体的な形態は次のように埋没コンタクト１２６の上面と接触する水平電極部１３２ｂ１と、水平電極部１３２ｂ１から延長して、陰刻パターン１３０の側壁をなす酸化膜１２８ａに形成された垂直電極部１３２ｂ２とからなっている。すなわち、下部電極１３２ｂは足がない椅子形のような‘Ｌ’字形態で、陰刻パターン１３０内で対称に互いに向き合っている形状をなす。
【００３７】
そして、各々の下部電極１３２ｂ上には強誘電体１３４ａと上部電極１３６ａが順次に積層されており、陰刻パターン１３０内には少なくとも二つのキャパシタ１３８が互いに対称に形成されている。したがって、全体的には、陰刻パターン１３０内に少なくとも二つの半シリンダ型キャパシタ１３８が互いに対称に形成されている。
このように、キャパシタ１３８は半シリンダ型をなすので、平面的形態に比べて電極表面が増加する。キャパシタの容量は電極表面に比例するので、結果的に、キャパシタの容量が増加する。
【００３８】
また、キャパシタ１３８をなす下部電極１３２ｂと強誘電膜１３４ａと上部電極１３６ａは少なくとも二つの埋没コンタクト１２６を酸化膜１２８ａから開放させる縦横比が小さい陰刻パターン１３０内に形成されている。したがって、本実施例は縦横比の大きい陰刻パターン内での蒸着及びパターニング時の工程上の難しさを避けることができる構造である。
【００３９】
以下、第一実施例による半シリンダ型キャパシタを有する強誘電メモリ素子の製造方法を図４から図１３を参照して説明する。
本実施例による半シリンダ型キャパシタを有する強誘電体メモリ素子の製造方法は、図４に示したように、先ず、シリコン（Ｓｉ）のような半導体元素で構成された集積回路（半導体）基板１００を準備した後に、トレンチ形成法などで素子分離膜１０２を形成して活性領域を定義する。
【００４０】
その次に、素子分離膜１０２により定義された基板１００の活性領域上にワードラインとしてトランジスタ１１４を形成する。トランジスタ１１４はゲート絶縁膜１０４とゲート電極１０６とハードマスク１０８とゲートスペーサ１１０とソース１１２ａとドレイン１１２ｂとを形成して定義する。トランジスタ１１４は上述の構成要素以外にＬＤＤや二重ゲートスペーサのような他の構成要素をさらに形成することができ、またハードマスク１０８を形成しないなど本実施例のトランジスタ１１４とは相異な構造で実現することができる。一方、トランジスタ１１４の間の基板１００上にコンタクトパッド１１５ａ、１１５ｂをさらに形成することができる。
【００４１】
次に、トランジスタ１１４が形成された基板１００上に層間絶縁膜（以下、第１層間絶縁膜）１１６を形成する。第１層間絶縁膜１１６は通常の化学気相蒸着法（ＣＶＤ）などを利用して、シリコン酸化膜のような絶縁性物質をトランジスタ１１４が完全に被覆されるようにする厚さで蒸着して形成する。
【００４２】
次に、図５に示したように、ソース１１２ａ上に形成されたコンタクトパッド１１５ａが露出するように、異方性エッチングなどで第１層間絶縁膜１１６を一部除去する。これによって、一部エッチングされた第１層間絶縁膜１１６ａを貫通する第１コンタクトホール１１８を形成し、第１コンタクトホール１１８を伝導体として埋め立ててダイレクトコンタクト（ｄｉｒｅｃｔ  ｃｏｎｔａｃｔ）１１９を形成する。
その次に、伝導体の蒸着とパターニングなどで、ダイレクトコンタクト１１９と接触して強誘電体メモリ素子のデータライン機能をするビットライン１２０を第１層間絶縁膜１１６ａ上に形成する。
【００４３】
続いて、ビットライン１２０が形成されている第１層間絶縁膜１１６ａ上にまた他の層間絶縁膜（以下、第２層間絶縁膜）１２２を形成する。第２層間絶縁膜１２２の形成も第１層間絶縁膜１１６の形成の場合のように通常の化学気相蒸着法（ＣＶＤ）などを利用してシリコン酸化膜などをビットライン１２０が完全に被覆されるようにする厚さで蒸着して形成する。
【００４４】
次に、図６に示したように、プラズマ乾式のような異方性エッチングを利用して、ドレイン１１２ｂ上に形成されたコンタクトパッド１１５ｂが露出するように、第２層間絶縁膜１２２と第１層間絶縁膜１１６ａを選択的に除去する。その結果、選択的にその一部が除去された第２層間絶縁膜１２２ａと第１層間絶縁膜１１６ｂを貫通する第２コンタクトホール１２４が形成される。その次に、ポリシリコンやタングステンのような金属などの伝導性物質として第２コンタクト１２４を埋め立てて、ドレイン１１２ｂ上に形成されたコンタクトパッド１１５ｂを通じて基板１００、具体的に、ドレイン１１２ｂと電気的に導通する埋没コンタクト１２６を形成する。
【００４５】
その次に、図７に示したように、埋没コンタクト１２６が形成された第２層間絶縁膜１２２ａ上に酸化膜１２８を形成する。例えば、通常の化学気相蒸着法（ＣＶＤ）などで二酸化シリコンのような酸化物を蒸着させて酸化膜１２８を形成する。
【００４６】
次に、図８に示したように、第２層間絶縁膜１２２ａの上面の一部と少なくとも二つの埋没コンタクト１２６の上面とが露出するように酸化膜１２８を一部エッチングする。これによって、少なくとも二つの埋没コンタクト１２６の上面を開放させる陰刻パターン１３０を形成する。この時に、陰刻パターン１３０は開放された層間絶縁膜１２２ａの上面と少なくとも二つの埋没コンタクト１２６の上面とで底をなし、一部エッチングされた酸化膜１２８ａで側壁をなす、縦横比が小さい陰刻の平たい円盤形に形成される。
【００４７】
その次に、開放された少なくとも二つの埋没コンタクト１２６各々と接触する少なくとも二つのキャパシタ（図１３の１３８、または図１７の１３８参照）を陰刻パターン１３０内に形成する。これには図９から図１３に示したような一番目の方法である先分離工程と図１４から図１７に示したような二番目の方法である後分離工程とを選択的に適用することができる。
先分離工程または後分離工程とは、一つの下部電極金属膜を二つの下部電極に分離する工程を強誘電膜と上部電極形成のための蒸着及びパターニング工程の以前に行なうか、その後に行なうかに従って任意的に命名した工程である。
【００４８】
キャパシタを形成する一番目の方法である先分離工程を図９から図１３を参照して説明する。
キャパシタを形成する一番目の方法である先分離工程は、図９に示したように、先ず、酸化膜１２８ａの上面と陰刻パターン１３０の内面とに白金やイリジウムのような貴金属類物質を蒸着して下部電極金属膜１３２を形成する。
【００４９】
その次に、図１０に示したように、酸化膜１２８ａの上面に形成された下部電極金属膜１３２を化学機械的研磨（ＣＭＰ）などを利用して選択的に除去する。これによって、陰刻パターン１３０の内面にのみ下部電極金属膜１３２ａを残留させる。この時の下部電極金属膜１３２ａは少なくとも二つの埋没コンタクト１２６の上面全部と接触するようになる。
【００５０】
次に、図１１に示したように、下部電極金属膜１３２ａの中央部をエッチング工程で除去して、少なくとも二つの埋没コンタクト１２６各々と接触する少なくとも二つの下部電極１３２ｂを形成する。すなわち、少なくとも二つの埋没コンタクト１２６全部と接触していた下部電極金属膜１３２ａを各々一つの埋没コンタクト１２６と接触する下部電極１３２ｂ二つに分離形成する。
【００５１】
この時に形成される下部電極１３２ｂは埋没コンタクト１２６の上面と接触する水平電極部１３２ｂ１と、水平電極部１３２ｂ１から延長して、陰刻パターン１３０の側壁をなす酸化膜１２８ａに形成された垂直電極部１３２ｂ２とからなっている。すなわち、下部電極１３２ｂは足がない椅子形のような‘Ｌ’字形態に形成される。これを平面的に示した図１２を参照すると、埋没コンタクト１２６と接触する下部電極１３２ｂは陰刻パターン１３０内で対称的に互いに向き合っている形状をなす。
【００５２】
その次に、図１３に示したように、先分離された少なくとも二つの下部電極１３２ｂの上面各々に蒸着とパターニング工程を通じて強誘電膜１３４ａと上部電極１３６ａを順次に形成する。これによって、全体的には、陰刻パターン１３０内に少なくとも二つの半シリンダ型キャパシタ１３８を互いに対称に形成する。強誘電膜１３４ａとしては、ＰＺＴ、ＳＢＴ、ＳＢＴＮ、ＳＢＴＴなどのような強誘電体を蒸着して形成し、上部電極１３６ａは白金やイリジウムのような貴金属類物質を蒸着して形成する。
【００５３】
この時のキャパシタ１３８の形成のための蒸着及びパターニング工程は縦横比が小さい陰刻パターン１３０内でなされる。したがって、縦横比が大きい陰刻パターン内での蒸着及びパターニング工程よりは非常に容易にキャパシタ形成工程を実施することができる。
キャパシタを形成する二番目の方法である後分離工程を図１４から図１７を参照して説明する。
キャパシタを形成する二番目の方法である後分離工程は、図１４に示したように、先ず、酸化膜１２８ａの上面と陰刻パターン１３０の内面とに白金とイリジウムのような貴金属類物質を蒸着して下部電極金属膜１３２を形成する。
【００５４】
その次に、図１５に示したように、酸化膜１２８ａの上面に形成された下部電極金属膜１３２を化学機械的研磨（ＣＭＰ）などを利用して選択的に除去する。これによって、陰刻パターン１３０の内面にのみ下部電極金属膜１３２ａを残留させる。この時の下部電極金属膜１３２ａは少なくとも二つの埋没コンタクト１２６の上面全部と接触するようになる。
【００５５】
次に、図１６に示したように、下部電極金属膜１３２ａが形成された陰刻パターン１３０の内面と酸化膜１２８ａの上面とに強誘電体物質膜１３４と上部電極金属膜１３６を順次に形成する。強誘電体物質膜１３４は、ＰＺＴ、ＳＢＴ、ＳＢＴＮ、ＳＢＴＴなどのような強誘電体を蒸着して形成し、上部電極金属膜１３６は白金やイリジウムのような貴金属類物質を蒸着して形成する。この時の蒸着工程は、縦横比が小さい陰刻パターン１３０内でなされるので、縦横比が大きい陰刻パターン内での蒸着工程よりは非常に容易に実施することができる。
【００５６】
次に、図１７に示したように、上部電極金属膜１３６と強誘電体物質膜１３４と下部電極金属膜１３４をパターニングする。これによって、少なくとも二つの埋没コンタクト１２６の上面各々と接触する下部電極１３２ｂを少なくとも二つに後分離して形成し、少なくとも二つの下部電極１３２ｂ上に順次に積層された強誘電膜１３４ａと上部電極１３６ａからなる少なくとも二つのキャパシタ１３８を陰刻パターン１３０内に形成する。その結果、全体的には、陰刻パターン１３０内に少なくとも二つの半シリンダ型キャパシタ１３８が互いに対称に形成される。後分離された下部電極１３２ｂは陰刻パターン１０内で対称に互いに向き合っている形状をなし、これは図１２に示したことと同一である。
一方、この時のパターニング工程は、縦横比が小さい陰刻パターン１３０内でなされる。したがって、縦横比が大きい陰刻パターン内でのパターニング工程より非常に容易にパターニング工程を実施することができる。
【００５７】
本発明の第二実施例による半シリンダ型キャパシタを有する強誘電体メモリ素子は、図１８に示したように、トランジスタ２１４が形成された集積回路（半導体）基板２００と、基板２００上に形成された層間絶縁膜（第１層間絶縁膜）２１６ｂと、基板２００と電気的に導通するビットライン２２０と、埋没コンタクト２２６が形成されている層間絶縁膜（以下、第２層間絶縁膜）２２２ａと、第２層間絶縁膜２２２ａ上に形成されている酸化膜２２８ａと、少なくとも二つの埋没コンタクト２２６の側面の一部と上面とを酸化膜２２８ａから開放させる二段陰刻パターン２３０ａと、開放された少なくとも二つの埋没コンタクト２２６の側面の一部と上面各々と接触して、二段陰刻パターン２３０ａ内に対称的に形成されている少なくとも二つの下部電極２３２ｂと、少なくとも二つの下部電極２３２ｂの上面各々に順次に形成されている強誘電膜２３４ａ及び上部電極２３６ａとを備えて構成される。
【００５８】
半導体基板２００は素子分離膜２０２により活性領域が規定され、活性領域上にはトランジスタ２１４が位置する。トランジスタ２１４はゲート絶縁膜２０４とゲート電極２０６とハードマスク２０８が順次に積層された構造としてその両側面にはゲートスペーサ２１０が形成されている。また、トランジスタ２１４は基板２００に対する所定のイオン注入を通じて形成されたソース２１２ａとドレイン２１２ｂを含んで構成される。一方、トランジスタ２１４は必要によって、本実施例と異なって構成することができることはもちろんである。
【００５９】
ビットライン２２０は第１層間絶縁膜２１６ｂを貫通して形成されたダイレクトコンタクト２１９を通じて基板２００、具体的には、ソース２１２ａと電気的に導通する。一方、ダイレクトコンタクト２１９はソース２１２ａ上に形成されたコンタクトパッド２１５ａを通じてソース２１２ａと電気的に導通することができる。
【００６０】
埋没コンタクト２２６は下部電極２３２ｂと基板２００、具体的に、下部電極２３２ｂとドレイン２１２ｂを電気的に導通させる手段として、第１層間絶縁膜２１６ｂと第２層間絶縁膜２２２ａを貫通して形成されている。埋没コンタクト２２６はドレイン２１２ｂ上に形成されたコンタクトパッド２１５ｂを通じてドレイン２１２ｂと電気的に導通することができる。そして、埋没コンタクト２２６の間の第２層間絶縁膜２２２ｂは埋没コンタクト２２６の外側に形成されている第２層間絶縁膜２２２ａより表面が低い。
【００６１】
下部電極２３２ｂと強誘電膜２３４ａと上部電極２３６ａは順次に積層されてキャパシタ２３８をなす。下部電極２３２ｂと上部電極２３６ａは白金やイリジウムのような貴金属類物質からなっており、強誘電膜２３４ａはＰＺＴ、ＳＢＴ、ＳＢＴＮ、ＳＢＴＴなどのような強誘電体からなっている。
【００６２】
ここで、下部電極２３２ｂは二段陰刻パターン２３０ａ内で互いに対称に形成されている。下部電極２３２ｂの具体的な形態は、次のように埋没コンタクト２２６の側面の一部と接触する第１垂直電極部２３２ｂ１と、第１垂直電極部２３２ｂ１から延長して埋没コンタクト２２６の上面と接触する水平電極部２３２ｂ２と、水平電極部２３２ｂ２から延長して二段陰刻パターン２３０ａの側壁に形成されている第２垂直電極部２３２ｂ３とを含んでなされている。すなわち、下部電極２３２ｂは直角に曲がる曲がり部が少なくとも二箇所ある二重屈折形をなし、二段陰刻パターン２３０ａ内で対称に互いに向き合っている形状をなす。また、二重屈折形の下部電極２３２ｂは二段印刻パターン２３０ａの側壁に形成された第２垂直電極部２３２ｂ２以外に埋没コンタクト２２６の側面の一部にも第１垂直電極部２３２ｂ１を含むので、電極表面積がそれだけ拡大している。
【００６３】
そして、各下部電極２３２ｂ上には、強誘電膜２３４ａと上部電極２３６ａが順次積層されており、二段陰刻パターン２３０ａ内には少なくとも二つのキャパシタ２３８が互いに対称に形成されている。したがって、全体的には、二段陰刻パターン２３０ａ内に少なくとも二つの半シリンダ型キャパシタ２３８が互いに対称に形成されている。
【００６４】
このように、キャパシタ２３８は半シリンダ型をなすので、平面積形態に比べて電極表面積が増加するようになる。キャパシタの容量は電極表面積に比例するので、結果的に、キャパシタの容量が増加する。
また、キャパシタ２３８をなす下部電極２３２と強誘電膜２３４ａと上部電極２３６ａは少なくとも二つの埋没コンタクト２２６を酸化膜２２８から開放させる、縦横比が小さい二段陰刻パターン２３０ａ内に形成されている。したがって、本実施例は、縦横比が大きい陰刻パターン内での蒸着及びパターニング工程の難しさを避けることができる構造である。
【００６５】
以下、第二実施例による半シリンダ型キャパシタを有する強誘電体メモリ素子の製造方法を図１９から図３２を参照して説明する。
本実施例による半シリンダ型キャパシタを有する強誘電体メモリ素子の製造方法は、図１９に示したように、先ず、シリコン（Ｓｉ）のような集積回路（半導体）元素で構成された半導体基板２００を準備した後に、トレンチ形成法などで素子分離膜２０２を形成して活性領域を定義する。
【００６６】
その次に、素子分離膜２０２により定義された基板２００の活性領域上にワードラインとしてトランジスタ２１４を形成する。トランジスタ２１４はゲート絶縁膜２０４とゲート電極２０６とハードマスク２０８とゲートスペーサ２１０とソース２１２ａとドレイン２１２ｂとを形成して定義する。トランジスタ２１４は上述の構成要素以外に、ＬＤＤや二重ゲートスペーサのような他の構成要素をさらに形成することができ、またハードマスク２０８を形成しないなどの本実施例のトランジスタ２１４とは相異な構造で実現することができる。一方、トランジスタ２１４の間の基板２００上にコンタクトパッド２１５ａ、２１５ｂをさらに形成することができる。
【００６７】
次に、トランジスタ２１４が形成された基板２００上に層間絶縁膜（以下、第１層間絶縁膜）２１６を形成する。第１層間絶縁膜２１６は通常の化学気相蒸着法（ＣＶＤ）などを利用してシリコン酸化膜のような絶縁性物質をトランジスタ２１４が完全に被覆されるようにする厚さで蒸着して形成する。
【００６８】
次に、図２０に示したように、ソース２１２ａ上に形成されたコンタクトパッド２１５ａが露出するように、異方性エッチングなどで第１層間絶縁膜２１６を一部除去する。これによって、一部エッチングされた第１層間絶縁膜２１６ａを貫通する第１コンタクトホール２１８を形成し、第１コンタクトホール２１８を伝導体として埋め立ててダイレクトコンタクト２１９を形成する。
その次に、伝導体蒸着とパターニングなどで、ダイレクトコンタクト２１９と接触して強誘電体メモリ素子のデータライン機能をするビットライン２２０を第１層間絶縁膜２１６ａ上に形成する。
【００６９】
続いて、ビットライン２２０が形成されている第１層間絶縁膜２１６ａ上にまた他の層間絶縁膜（以下、第２層間絶縁膜）２２２を形成する。第２層間絶縁膜２２２の形成も第１層間絶縁膜２１６の形成の場合と同一に、通常の化学気相蒸着法（ＣＶＤ）などを利用してシリコン酸化膜などをビットライン２２０が完全に被覆されるようにする厚さで蒸着して形成する。
【００７０】
次に、図２１に示したように、プラズマ乾式のような異方性エッチングを利用して、ドレイン２１２ｂ上に形成されたコンタクトパッド２１５ｂが露出するように、第２層間絶縁膜２２２と第１層間絶縁膜２１６ａを選択的に除去する。その結果、選択的にその一部が除去された第２層間絶縁膜１２２ａと第１層間絶縁膜２１６ｂとを貫通する第２コンタクトホール２２４が形成される。その次に、ポリシリコンやタングステンのような金属などの伝導性物質として、第２コンタクトホール２２４を埋め立てて、ドレイン２１２ｂ上に形成されたコンタクトパッド２１５ｂを通じて基板２００、具体的にドレイン２１２ｂと電気的に導通する埋没コンタクト２２６を形成する。
【００７１】
その次に、図２２に示したように、埋没コンタクト２２６が形成された第２層間絶縁膜２２２ａ上に酸化膜２２８を形成する。例えば、通常の化学気相蒸着法（ＣＶＤ）などで二酸化シリコンのような酸化物を蒸着させて酸化膜２２８を形成する。
【００７２】
次に、図２３に示したように、第２層間絶縁膜２２２ａの上面の一部と少なくとも二つの埋没コンタクト２２６の上面とが露出するように、酸化膜２２８を一部エッチングする。これによって、少なくとも二つの埋没コンタクト２２６の上面を開放させる陰刻パターン２３０を形成する。この時に、陰刻パターン２３０は開放された層間絶縁膜２２２ａの上面と少なくとも二つの埋没コンタクト２２６の上面とで底をなし、一部エッチングされた酸化膜２２８ａで側壁をなす、縦横比が小さい陰刻の平たい円盤形に形成される。
【００７３】
次に、図２４に示したように、少なくとも二つの埋没コンタクト２２６の側面の一部が開放するように開放された層間絶縁膜２２２ａの上面の一部をさらにエッチングして、少なくとも二つの埋没コンタクト２２６の間の第２層間絶縁膜２２２ｂの表面を、埋没コンタクト２２６の外側に形成された第２層間絶縁膜２２２ａの表面より低くする。これによって、酸化膜２２８ａの間の第１幅Ｗ１の一部が、開放された埋没コンタクト２２６の間の第２幅Ｗ２より広い形態を有する二段陰刻パターン２３０ａを形成する。
【００７４】
その次に、開放された少なくとも二つの埋没コンタクト２２６各々と接触する少なくとも二つのキャパシタ（図２８の２３８、または図３２の２３８参照）を二段陰刻パターン２３０ａ内に形成する。これには、図２５から図２８に示したような一番目の方法である先分離工程と、図２９から図３２に示したような二番目の方法である後分離工程とを選択的に適用することができる。
先分離工程または後分離工程とは、一つの下部電極金属膜を二つの下部電極に分離する工程を強誘電膜と上部電極形成のための蒸着及びパターニング工程の以前に行なうか、その後に行なうかに従って命名したものである。
【００７５】
キャパシタを形成する一番目の方法である先分離工程を図２５から図２８を参照して説明する。
キャパシタを形成する一番目の方法である先分離工程は、図２５に示したように、先ず、酸化膜２２８ａの上面と陰刻パターン２３０ａの内面とに白金とイリジウムのような貴金属類物質を蒸着して下部電極金属膜２３２を形成する。
【００７６】
その次に、図２６に示したように、酸化膜２２８ａの上面に蒸着した下部電極金属膜２３２を化学機械的研磨（ＣＭＰ）などを利用して選択的に除去する。これによって、二段陰刻パターン２３０ａの内面にのみ下部電極金属膜２３２ａを残留させる。この時の下部電極金属膜２３２ａは開放された少なくとも二つの埋没コンタクト２２６の側面及び上面全部と接触するようになる。
【００７７】
次に、図２７に示したように、下部電極金属膜２３２ａの中央部をエッチング工程で除去して、少なくとも二つの埋没コンタクト２２６各々と接触する少なくとも二つの下部電極２３２ｂを形成する。すなわち、少なくとも二つの埋没コンタクト２２６全部と接触していた下部電極金属膜２３２ａを各々一つずつの埋没コンタクト２２６と接触する少なくとも二つの下部電極２３２ｂに分離形成する。
【００７８】
この時に形成される下部電極２３２ｂは開放された埋没コンタクト２２６の側面と接触する第１垂直電極部２３２ｂ１と、第１垂直電極部２３２ｂ１から延長して、開放された埋没コンタクト２２６の上面と接触する水平電極部２３２ｂ２と、水平電極部２３２ｂ２から延長して、二段陰刻パターン２３０ａの側壁をなす酸化膜２２８ａに形成された第２垂直電極部２３２ｂ３とからなっている。すなわち、下部電極２３２ｂは直角で曲がる曲がり部が少なくとも二箇所ある二重屈折形をなし、二段陰刻パターン２３０ａ内で対称に互いに向き合っている形状をなす。また、二重屈折形の下部電極２３２ｂは二段陰刻パターン２３０ａの側壁に形成された第２垂直電極部２３２ｂ２以外に、埋没コンタクト２２６の側面の一部に第１垂直電極部２３２ｂ１を含むので、電極表面積が拡大する。
【００７９】
その次に、図２８に示したように、先分離された少なくとも二つの下部電極２３２ｂの上面各々に蒸着及びパターニング工程を通じて強誘電膜２３４ａと上部電極２３６ａを順次に形成する。これによって、全体的には、二段陰刻パターン２３０ａ内に少なくとも二つの半シリンダ型キャパシタ２３８が互いに対称に形成される。強誘電膜２３４ａでは、ＰＺＴ、ＳＢＴ、ＳＢＴＮ、ＳＢＴＴなどのような強誘電体を蒸着して形成し、上部電極２３６ａは白金やイリジウムのような貴金属類物質を蒸着して形成する。
【００８０】
この時のキャパシタ２３８の形成のための蒸着及びパターニング工程は、縦横比が小さい二段陰刻パターン２３０ａ内でなされる。したがって、縦横比が大きい陰刻パターン内での蒸着及びパターニング工程よりは非常に容易にキャパシタ形成工程を実施することができる。
【００８１】
キャパシタを形成する二番目の方法である後分離工程を図２９から図３２を参照して説明する。
キャパシタを形成する二番目の方法である後分離工程は、図２９に示したように、先ず、酸化膜２２８ａの上面と二段陰刻パターン２３０ａの内面とに白金とイリジウムのような貴金属類物質を蒸着して下部電極金属膜２３２を形成する。
【００８２】
その次に、図３０に示したように、酸化膜２２８ａの上面に形成された下部電極金属膜２３２を化学機械的研磨（ＣＭＰ）などを利用して選択的に除去する。これによって、二段陰刻パターン２３０ａの内面にのみ下部電極金属膜２３２ａを残留させる。この時の下部電極金属膜２３２ａは少なくとも二つの埋没コンタクト２２６全部と接触するようになる。
【００８３】
次に、図３１に示したように、下部電極金属膜２３２ａが形成された二段陰刻パターン２３０ａの内面と酸化膜２２８ａの上面とに強誘電体物質膜２３４と上部電極金属膜２３６を順次に形成する。強誘電体物質膜１３４はＰＺＴ、ＳＢＴ、ＳＢＴＮ、ＳＢＴＴなどのような強誘電体を蒸着して形成し、上部電極金属膜２３６は白金やイリジウムのような貴金属類物質を蒸着して形成する。この時の蒸着工程は縦横比が小さい二段陰刻パターン２３０ａでなされるので、縦横比が大きい陰刻パターン内での蒸着工程よりは非常に容易に実施することができる。
【００８４】
次に、図３２に示したように、上部電極金属膜２３６と強誘電体物質膜２３４と下部電極金属膜２３４をパターニングする。これによって、開放された埋没コンタクト２２６の側面と上面と接触する下部電極２３２ｂを後分離して、少なくとも二つ形成し、少なくとも二つの下部電極２３２ｂ上に順次に積層した強誘電膜２３４ａと上部電極２３６ａからなる少なくとも二つのキャパシタ２３８を二段陰刻パターン２３０ａ内に形成する。その結果、全体的には、二段陰刻パターン２３０ａ内に少なくとも二つの半シリンダ型キャパシタ２３８が互いに対称に形成される。後分離された下部電極２３２ｂは二段陰刻パターン２３０ａ内で対称に互いに向き合っている形状をなす。
一方、この時のパターニング工程は縦横比が小さい二段陰刻パターン２３０ａ内でなされる。したがって、縦横比が大きい陰刻パターン内でのパターニング工程よりは非常に容易にパターニング工程を実施することができる。
【図面の簡単な説明】
【００８５】
【図１】従来の技術による円筒型キャパシタを有する強誘電体メモリ素子を示す断面図である。
【図２】従来の技術によるシリンダ型キャパシタを有する強誘電体メモリ素子を示す断面図である。
【図３】本発明の第一実施例による強誘電体メモリ素子を示す断面図である。
【図４】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図５】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図６】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図７】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図８】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図９】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図１０】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図１１】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図１２】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図１３】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図１４】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図１５】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図１６】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図１７】本発明の第一実施例による強誘電体メモリ素子の製造方法を示す工程別断面図である。
【図１８】本発明の第二実施例による強誘電体メモリ素子を示す断面図である。
【図１９】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２０】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２１】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２２】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２３】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２４】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２５】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２６】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２７】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２８】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図２９】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図３０】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図３１】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【図３２】本発明の第二実施例による強誘電体メモリ素子の製造方法を示す断面図である。
【符号の説明】
【００８６】
１００  半導体基板、１０２  素子分離膜、１０４  ゲート絶縁膜、１０６  ゲート電極、１０８  ハードマスク、１１０  ゲートスペーサ、１１２ａ  ソース、１１２ｂ  ドレイン、１１４  トランジスタ、１１５ａ  コンタクトパッド、１１５ｂ  コンタクトパッド、１１６  第１層間絶縁膜、１１８  第１コンタクトホール、１１９  ダイレクトコンタクト、１２０  ビットライン、１２２  第２層間絶縁膜、１２４  第２コンタクトホール、１２６  埋没コンタクト、１２８  酸化膜、１３０  陰刻パターン、１３２  下部電極金属膜、１３２ａ  下部電極金属膜、１３２ｂ  下部電極、１３４  強誘電体物質膜、１３４ａ  強誘電膜、１３６  上部電極金属膜、１３６ａ  上部電極、１３８  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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