(57)【要約】【課題】トレンチ・キャパシタ蓄積セル内で埋込みストラップと埋込みプレートの間の寄生トランジスタを大幅に低減し、または除去し、それにより埋込みプレートと埋込みストラップの間のリークを大幅に減少させること。【解決手段】メモリ・セルが、上部および下部を有するトレンチ・シリコン層と、トレンチ・シリコン層の下部に隣接して配置された埋込みプレートとを含むトレンチ・キャパシタと、ゲート部分と、ドレイン部分と、ソース部分と、ソース部分およびドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイであって、埋込みストラップがトレンチ・シリコン層の上部と結合されているＦＥＴアレイと、トレンチ・シリコン層の上部の周りで、埋込みストラップと埋込みプレートの間に配置されたカラーであって、埋込みストラップと埋込みプレートの間の電界を低減するように動作可能な凹角ベンド部を含むカラーとを含む。【選択図】図２
2004153250.tif 000002
【特許請求の範囲】
【請求項１】
ａ）上部および下部を有するトレンチ・シリコン層と、前記トレンチ・シリコン層の下部に隣接して配設された埋込みプレートとを含むトレンチ・キャパシタと、
ｂ）ゲート部分と、ドレイン部分と、ソース部分と、前記ソース部分および前記ドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイであって、前記埋込みストラップが前記トレンチ・シリコン層の上部と結合しているＦＥＴアレイと、
ｃ）前記トレンチ・シリコン層の上部の周りで、前記埋込みストラップと前記埋込みプレートの間に配設されたカラーであって、前記埋込みストラップと前記埋込みプレートの間の電界を低減するように動作可能な凹角ベンド部を含むカラーと
を備えるメモリ・セル。
【請求項２】
前記カラーの前記凹角ベンド部が、かなり鋭い先端部を含む請求項１に記載のメモリ・セル。
【請求項３】
前記カラーの前記凹角ベンド部が約２００〜３００ｎｍの長さである請求項１に記載のメモリ・セル。
【請求項４】
前記カラーが酸化物から形成されている請求項１に記載のメモリ・セル。
【請求項５】
前記ＦＥＴアレイが、垂直向き構造および水平向き構造の一方である請求項１に記載のメモリ・セル。
【請求項６】
メモリ・セルを形成する方法であって、
ａ）上部および下部を有するトレンチを基板にエッチングする工程と、
ｂ）前記トレンチの下部に近接して基板内にドーパントを拡散して、埋込みプレートを形成する工程と、
ｃ）実質的に前記埋込みプレートの上部の領域でトレンチをエッチングして、トレンチの側壁に凹角ベンド部を形成する工程と、
ｄ）前記トレンチの側壁に、前記凹角ベンド部と、前記トレンチの上部の少なくとも一部とを含むカラーを形成する工程と
を含む方法。
【請求項７】
凹角ベンド部を形成する前記工程が、酸化物の消耗が約６０オングストローム未満になるようにＮＨ４ＯＨ／ＨＦエッチングをくり返し使用することを含む請求項６に記載の方法。
【請求項８】
前記カラーの前記凹角ベンド部が、かなり鋭い先端部を含む請求項６に記載の方法。
【請求項９】
前記カラーが酸化物から形成されている請求項８に記載の方法。
【請求項１０】
ａ）前記埋込みプレートを形成する前に、下縁部まで達する前記トレンチの上部に、犠牲カラーを形成する工程と、
ｂ）前記埋込みプレートを形成した後に、前記埋込みプレートに近接し、前記トレンチの上縁部まで達する酸化物を前記トレンチ内に形成する工程と、
ｃ）前記酸化物の上縁部よりも下のレベルまで、前記トレンチをレジストで充填する工程と、
ｄ）酸化物の前記レジストから前記上縁部に達する部分をトレンチから除去して、トレンチの側壁の露出部を形成する工程と
を含む請求項６に記載の方法。
【請求項１１】
前記側壁の露出部が約２００〜３００ｎｍの長さである請求項１０に記載の方法。
【請求項１２】
前記犠牲カラーが、窒化物およびポリシリコンの一方から形成されている請求項１０に記載の方法。
【請求項１３】
トレンチの側壁に凹角ベンド部を形成する前記工程が、前記酸化物と前記犠牲カラーの間の側壁の露出領域で前記トレンチをエッチングすることを含む請求項１０に記載の方法。
【請求項１４】
ａ）上部および下部を有するシリコン層を用いてトレンチの少なくとも一部を充填することによってトレンチ・キャパシタを形成する工程と、
ｂ）ゲート部分と、ドレイン部分と、ソース部分と、ソース部分およびドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイを形成する工程と
を含み、
ｃ）前記埋込みストラップが、前記トレンチ・シリコン層の上部と接合され、前記カラーが、前記埋込みストラップと前記埋込みプレートの間にあり、それにより前記カラーの凹角ベンド部が、前記埋込みストラップと前記埋込みプレートの間の電界を低減するように動作可能である
請求項１０に記載の方法。
【請求項１５】
前記トレンチ・キャパシタの前記シリコン層がポリシリコンから形成されている請求項１４に記載の方法。
【請求項１６】
メモリ・セルを形成する方法であって、
ａ）上部および下部を有するトレンチを基板にエッチングする工程と、
ｂ）下縁部まで達する前記トレンチの上部に、犠牲カラーを形成する工程と、
ｃ）前記トレンチの下部に近接して基板内にドーパントを拡散して、埋込みプレートを形成する工程と、
ｄ）前記埋込みプレートに近接し、トレンチの上縁部まで達する酸化物を前記トレンチ内に形成する工程と、
ｅ）前記酸化物の上縁部よりも下のレベルまで、前記トレンチをレジストで充填する工程と、
ｆ）酸化物の前記レジストから前記上縁部に達する部分を前記トレンチから除去する工程と、
ｇ）前記トレンチから前記レジストを除去する工程と、
ｈ）犠牲カラーの下縁部と前記酸化物との間の領域でトレンチをエッチングして、前記トレンチの側壁に凹角ベンド部を形成する工程と、
ｉ）トレンチの側壁に、前記凹角ベンド部と、前記トレンチの上部の少なくとも一部とを含むカラーを形成する工程と、
ｊ）上部および下部を有するシリコン層でトレンチの少なくとも一部分を充填する工程と、
ｋ）ゲート部分と、ドレイン部分と、ソース部分と、ソース部分およびドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイを形成する工程と
を含み、
ｌ）前記埋込みストラップが、前記トレンチ・シリコン層の上部と接合され、前記カラーが、前記埋込みストラップと前記埋込みプレートの間にあり、それにより前記カラーの凹角ベンド部が、前記埋込みストラップと前記埋込みプレートの間の電界を低減するように動作可能である方法。
【請求項１７】
凹角ベンド部を形成する前記工程が、酸化物の消耗が約６０オングストローム未満になるようにＮＨ４ＯＨ／ＨＦエッチングをくり返し使用することを含む請求項１６に記載の方法。
【請求項１８】
前記カラーの前記凹角ベンド部が、かなり鋭い先端部を含む請求項１６に記載の方法。
【請求項１９】
前記カラーの前記凹角ベンド部が約２００〜３００ｎｍの長さである請求項１６に記載の方法。
【請求項２０】
前記カラーが酸化物から形成されている請求項１６に記載の方法。
【請求項２１】
前記犠牲カラーが、窒化物およびポリシリコンの一方から形成されている請求項１６に記載の方法。
【請求項２２】
前記トレンチ・キャパシタの前記シリコン層がポリシリコンから形成されている請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ・キャパシタと、ＦＥＴアレイと、カラーとを含むメモリ・セル、およびその形成方法に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などのメモリ・アレイは、各メモリ・セルが１ビットの情報を記憶するメモリ・セル構造を採用している。典型的な記憶セルは、シングル・トランジスタ・アレイ、例えば電界効果トランジスタ（ＦＥＴ）と、ＦＥＴのソースおよびドレインの一方と接地（アース端子）に結合されたキャパシタとを含む。ＦＥＴのゲートがワード線に接続され、ＦＥＴのドレインおよびソースの他方がビット線に接続される。
【０００３】
従来のメモリ・セルの物理的なレイアウトは多くの形態を取ることができるが、一般的な構成は、トレンチ・キャパシタと、垂直配向ＦＥＴとを含む。メモリ・セル１０のそのような従来構造の一例が図１に例示されている。メモリ・セル１０は、トレンチ・キャパシタ１４と、垂直配向ＦＥＴ１６とを含む。トレンチ・キャパシタ１４は、ポリシリコン層１８と、層１８の下部にある埋込みプレート２０とを含む。ＦＥＴ１６は、ゲート部分２２と、ソース部分２４と、ドレイン部分２６と、チャネル２８とを含む。ドレイン部分２６は、トレンチ・キャパシタ１４のポリシリコン層１８の上部に結合された埋込みストラップを含むことができる。カラー３０が、ポリシリコン層１８の上部の周りに配置される。
【０００４】
図１のメモリ・セル１０の構造は、いわゆるトレンチ・キャパシタ設計で広く使用されているが、重大な欠点を有する。特に、寄生トランジスタは、メモリ・セル１０において埋込みストラップ２６と埋込みプレート２０の間で固有のものである。この寄生トランジスタは、埋込みストラップ２６と埋込みプレート２０の間に大きな電界を生じ、これはまた、埋込みプレート２０から埋込みストラップ２６へのトレンチに沿った望ましくないリークを生じる。残念ながら、これは、トレンチ・キャパシタ１４に蓄積された電荷を大幅に減少させることを含め、メモリ・セル１０の蓄電能力に望ましくない影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
トレンチ・キャパシタ蓄積セル内で埋込みストラップと埋込みプレートの間の寄生トランジスタを大幅に低減し、または除去し、それにより埋込みプレートと埋込みストラップの間のリークを大幅に減少させる、新規のメモリ・セル構造、およびその形成方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の１つまたは複数の態様によれば、メモリ・セルは、上部および下部を有するトレンチ・シリコン層と、トレンチ・シリコン層の下部に隣接して配設された埋込みプレートとを含むトレンチ・キャパシタと、ゲート部分と、ドレイン部分と、ソース部分と、ソース部分およびドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイであって、埋込みストラップがトレンチ・シリコン層の上部と結合しているＦＥＴアレイと、トレンチ・シリコン層の上部の周りで、埋込みストラップと埋込みプレートの間に配設されたカラーであって、埋込みストラップと埋込みプレートの間の電界を低減するように動作可能な凹角ベンド部を含むカラーとを含む。
【０００７】
好ましくは、カラーの凹角ベンド部が、かなり鋭い先端部を含む。さらに、カラーの凹角ベンド部が約２００〜３００ｎｍの長さであることが好ましい。カラーが酸化物から形成されていることが好ましい。
【０００８】
ＦＥＴアレイは、垂直向きでも、水平向きであってもよいことに留意されたい。
【０００９】
本発明の１つまたは複数のさらなる態様によれば、メモリ・セルを形成する方法は、上部および下部を有するトレンチを基板にエッチングする工程と、トレンチの下部に近接して基板内にドーパントを拡散して、埋込みプレートを形成する工程と、実質的に埋込みプレートの上部の領域でトレンチをエッチングして、トレンチの側壁に凹角ベンド部を形成する工程と、トレンチの側壁に、凹角ベンド部と、トレンチの上部の少なくとも一部とを含むカラーを形成する工程とを含む。
【００１０】
凹角ベンド部を形成する工程は、酸化物の消耗が約６０オングストローム未満になるようにＮＨ４ＯＨ／ＨＦエッチングをくり返し使用することが好ましい。カラーの凹角ベンド部が、かなり鋭い先端部を含むことが好ましい。
【００１１】
この方法はさらに、埋込みプレートを形成する前に、トレンチの上部に、下縁部まで延びる犠牲カラーを形成する工程と、埋込みプレートを形成した後に、埋込みプレートに近接し、トレンチの上縁部まで達する酸化物をトレンチ内に形成する工程と、酸化物の上縁部よりも下のレベルまで、トレンチをレジストで充填する工程と、酸化物のレジストから上縁部に達する部分をトレンチから除去して、トレンチの側壁の露出部を形成する工程とを含むことができる。
【００１２】
側壁の露出部が約２００〜３００ｎｍの長さであることが好ましい。犠牲カラーは、窒化物およびポリシリコンの一方から形成することができる。好ましくは、トレンチの側壁に凹角ベンド部を形成する工程は、酸化物と犠牲カラーの間の側壁の露出領域でトレンチをエッチングすることを含む。
【００１３】
この方法はさらに、上部および下部を有するシリコン層を用いてトレンチの少なくとも一部を充填することによってトレンチ・キャパシタを形成する工程と、ゲート部分と、ドレイン部分と、ソース部分と、ソース部分およびドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイを形成する工程とを含み、埋込みストラップが、トレンチ・シリコン層の上部と結合し、カラーが、埋込みストラップと埋込みプレートの間にあり、それによりカラーの凹角ベンド部が、埋込みストラップと埋込みプレートの間の電界を低減するように動作可能である。トレンチ・キャパシタのシリコン層は、ポリシリコンから形成することができる。
【００１４】
本発明の１つまたは複数のさらなる態様によれば、メモリ・セルを形成する方法は、上部および下部を有するトレンチを基板にエッチングする工程と、トレンチの上部に、下縁部まで達する犠牲カラーを形成する工程と、トレンチの下部に近接して基板内にドーパントを拡散して、埋込みプレートを形成する工程と、埋込みプレートに近接し、トレンチの上縁部まで達する酸化物をトレンチ内に形成する工程と、酸化物の上縁部よりも下のレベルまで、トレンチをレジストで充填する工程と、酸化物のレジストから上縁部に達する部分をトレンチから除去する工程と、トレンチからレジストを除去する工程と、犠牲カラーの下縁部と酸化物との間の領域でトレンチをエッチングして、トレンチの側壁に凹角ベンド部を形成する工程と、トレンチの側壁に、凹角ベンド部と、トレンチの上部の少なくとも一部とを含むカラーを形成する工程と、上部および下部を有するシリコン層でトレンチの少なくとも一部分を充填する工程と、ゲート部分と、ドレイン部分と、ソース部分と、ソース部分およびドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイを形成する工程とを含み、埋込みストラップが、トレンチ・シリコン層の上部と結合し、カラーが、埋込みストラップと埋込みプレートの間にあり、それによりカラーの凹角ベンド部が、埋込みストラップと埋込みプレートの間の電界を低減するように動作可能である。
【００１５】
他の側面、特徴、利点などは、添付図面に関連して本明細書における説明を読めば当業者には明らかになろう。
【発明を実施するための最良の形態】
【００１６】
本発明を例示するために、好ましい形態を図面に示すが、本発明が、図示する明確な構成および／もしくは手段に限定されないことを理解されたい。
【００１７】
図面を参照すると、同じ参照番号が同じ要素を示しており、図２に、本発明の１つまたは複数の態様によるメモリ・セル１００の断面図が示されている。メモリ・セル１００は、垂直向きで配置されたトレンチ・キャパシタ１０４とＦＥＴアレイ１０６とを含む。トレンチ・キャパシタ１０４は、上部および下部を有するトレンチ・シリコン層１０８を含む。トレンチ・シリコン層１０８は、ポリシリコン材料から形成されることが好ましい。トレンチ・キャパシタ１０４は、好ましくは、さらに、トレンチ・シリコン層１０８の下部の周りに配設された埋込みプレート１１０を含む。
【００１８】
ＦＥＴアレイ１０６は、好ましくは、ゲート部分１１２と、ソース部分１１４と、ドレイン部分１１６と、チャネル１１８とを含む。ドレイン部分１１６が、トレンチ・シリコン層１０８の上部と連絡する埋込みストラップを含むことが好ましい。本明細書では、例として、限定を加えないものとして、垂直向きのＦＥＴアレイ１０６を例示して説明することに留意されたい。実際、本明細書で以下に述べるように、プレーナ型の（水平向きの）ＦＥＴアレイも、本発明の精神および範囲を逸脱することなく採用することができる。さらに、説明のために片側埋込みストラップを示しているが、任意の知られている埋込みストラップ構造を、本発明を逸脱することなく採用することができる。
【００１９】
メモリ・セル１００は、好ましくは、さらに、少なくともトレンチ・シリコン層１０８の上部の周りで、埋込みストラップ１１６と埋込みプレート１１０の間に配設されたカラー１２０を含む。カラー１２０は、埋込みストラップ１１６と埋込みプレート１１０の間の電界を低減するように動作可能な凹角ベンド部１２０Ａを含むことが好ましい。カラー１２０の凹角ベンド部１２０Ａは、トレンチ・シリコン層１０８の側壁から放射状につき出たかなり鋭い先端部を含むことが好ましい。凹角ベンド部１２０Ａが約２００〜３００ｎｍの全長（経路長ではなく）を有することが最も好ましい。本明細書で使用する際、凹角ベンド部１２０Ａの全長は、好ましくは、図面で見て上から下に実質的に直線で測定される。凹角ベンド部１２０Ａの経路長は、好ましくは、上から下にベンドの経路に沿って測定される。これらの定義を用いると、凹角ベンド部１２０Ａの経路長は、その全長よりも長い。カラー１２０は、二酸化シリコンなどの酸化物から形成されることが好ましい。
【００２０】
図３を参照すると、凹角ベンド部１２０Ａを含むカラー１２０を、ボトルエッチング・トレンチ・キャパシタ１０４Ａを有する代替メモリ・セル構造１０２で採用することができる。埋込みストラップ１１６と埋込みプレート１１０Ａの間の電界が低減されるように、凹角ベンド部１２０Ａが、埋込みストラップ１１６と埋込みプレート１１０Ａの間に配設されることが好ましい。
【００２１】
好都合なことに、本発明によれば、カラー１２０の凹角ベンド部１２０Ａは、埋込みストラップ１１６と埋込みプレート１１０の間の電界を低減し、それにより、埋込みストラップ１１６と埋込みプレート１１０の間の寄生トランジスタを低減する、および／もしくは除去することができる。さらに、埋込みプレート１１０から埋込みストラップ１１６へのリークが大幅に減少し、それによりトレンチ・キャパシタ１０４の蓄電特性が改善される。カラー１２０の厚さを大幅に低減することができ、したがって、より大きな開口部およびそれに対応してより大きなトレンチ・シリコン層１０８が可能になり、その結果、より低い直列抵抗が得られるというさらなる利点が得られる。
【００２２】
次に、図４〜図１４を参照して、本発明によるメモリ・セル１００（または１０２）を形成する方法を説明する。より具体的には、図４を参照すると、トレンチ２００が、Ｐ型シリコン基板のような基板１０２にエッチングされる。犠牲カラー２０２をトレンチ２００の上部に形成することが好ましく、この犠牲カラー２０２は、好ましくは、下縁部２０２Ａまで達する。犠牲カラー２０２は、例えば窒化物を形成することによって、またはポリシリコン材料を利用するなど既知の技法の任意のものを利用して、形成することができる。
【００２３】
トレンチ２００の下部に近接して基板１０２内にドーパントを拡散することによって、埋込みプレート１１０を形成することが好ましい。例えば、Ｎ型ドーパントをＰ型基板１０２内に拡散して、埋込みプレート１１０を形成することができる（ボトルエッチング・トレンチ・キャパシタ１０４Ａが望まれる場合、基板１０２内にドーパントを拡散する前にボトルエッチング・プロセスが行われることに留意されたい）。
【００２４】
図５を参照すると、埋込みプレート１１０に近接してトレンチ２００内に酸化物２０４を形成することが好ましい。酸化物２０４は、乾式急速熱酸化（ＲＴＯ）プロセスなど既知の技法の任意のものを利用して形成することができる。酸化物２０４は、約６０オングストロームの厚さであることが好ましい。例示されるように、酸化物２０４は、トレンチ２００の上縁部２０５まで達することが好ましい。酸化物２０４の上縁部２０４Ａが、犠牲カラー２０２の下縁部２０２Ａまで達することが最も好ましい。
【００２５】
図６を参照すると、トレンチ２００を、酸化物２０４の上縁部２０４Ａより下のレベルまでレジスト２０６で充填することが好ましい。これは、レジスト２０６でトレンチ２００全体を充填し、次いで所望のレベルまでレジスト２０６をくぼませるなど、既知の技法の任意のものを利用して達成することができる。レジスト２０６のレベルが酸化物２０４の上縁部２０４Ａよりも約２００〜３００ｎｍ下であることが最も好ましい。別の観点からみると、レジスト２０６のレベルは、犠牲カラー２０２の下縁部２０２Ａよりも２００〜３００ｎｍ下であることが好ましい。
【００２６】
図７を参照すると、トレンチ２００から酸化物２０４の一部を除去することが好ましい。より具体的には、レジスト２０６から酸化物２０４の上縁部２０４Ａに（または犠牲カラー２０２の下縁部２０２Ａに）達する酸化物２０４の部分を除去することが好ましい。
【００２７】
図８で最も良く示されるように、既知の技法の任意のものを利用してトレンチ２０２からレジスト２０６を除去することが好ましい。その後、酸化物２０４が除去された領域で、すなわち、犠牲カラー２０２の下縁部２０２Ａと酸化物２０４の間の領域でトレンチ２００をエッチングすることが好ましい（図９）。好ましくは、このエッチング・プロセスは、トレンチ２００の側壁に凹角ベンド部２００Ａを生成する。適切なエッチング・プロセスの任意のものを採用することができるが、ＮＨ４ＯＨ／ＨＦプロセスを利用するシリコンを標的とするエッチングを数回くり返すことが好ましい。好都合なことに、これは、酸化物２０４の消耗が約６０オングストローム未満になるようにトレンチ２００をエッチングして、凹角ベンド部２００Ａを形成する。
【００２８】
図１０を参照すると、例えばＨＦ／ＥＧプロセスを利用して犠牲カラー２０２を除去することが好ましい。
【００２９】
図１１を参照すると、（例えば埋込みプレート１１０に近接して）少なくともトレンチ２００の下部で、再酸化プロセスが行われる。シリコン層２０８を、トレンチ２００内で、凹角ベンド部２００Ａよりも低いレベルまで形成することが好ましい。既知の技法の任意のものを利用してこの結果を達成することができるが、トレンチ２００を完全に充填し、次いで所望のレベルまでシリコン層２０８のレベルをくぼませることによってシリコン層２０８を形成することが好ましい。適切なシリコン材料の任意のものを採用することができるが、砒素ドープ・ポリシリコン材料が好ましい。次いで、ポリシリコンのくぼみの充填シーケンスを行うことができる。次に、トレンチ２００の側壁にカラー１２０を形成することが好ましく、このカラー１２０は、凹角ベンド部２００Ａ（図１０）、およびトレンチ２００の上部の少なくとも一部をカバーすることが好ましい。
【００３０】
図１２〜図１４で最も良く示されるように、カラー１２０をエッチングすることが好ましく、トレンチ・キャパシタ１０４の上に垂直向きでトランジスタ・アレイ１０６を配設することが好ましい。上述したように、カラー１２０の凹角ベンド部１２０Ａを、埋込みストラップ１１６と埋込みプレート１１０の間に配設すると有利である。
【００３１】
上述したように、ＦＥＴアレイ１０６は、プレーナ（水平）向きなど他の向きで配設することもできる。図１５で最も良く示されるように、ＦＥＴアレイは、シリコン層２０８の上に、埋込みストラップ１１６に隣接して配設された上部酸化物１５０を含むことができる。ゲート酸化物１５２が酸化物１５０の上に配設され、ゲート１５４は、ゲート酸化物１５２の上に配設され、好ましくはポリｎ型ドープ材料から形成される。ソース１５６（またはドレイン）が、埋込みストラップと対向して配設され、プレーナ型ＦＥＴアレイの主要部を完成させる。
【００３２】
本明細書で、特定の実施形態を参照しながら本発明を説明してきたが、これらの実施形態が、単に本発明の原理および適用例を例示するにすぎないことを理解されたい。したがって、例示した実施形態にいくつかの修正を加えることができ、当該特許請求の範囲によって定義される本発明の精神および範囲から逸脱することなく他の構成を考案することができることを理解されたい。
【００３３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３４】
（１）ａ）上部および下部を有するトレンチ・シリコン層と、前記トレンチ・シリコン層の下部に隣接して配設された埋込みプレートとを含むトレンチ・キャパシタと、
ｂ）ゲート部分と、ドレイン部分と、ソース部分と、前記ソース部分および前記ドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイであって、前記埋込みストラップが前記トレンチ・シリコン層の上部と結合しているＦＥＴアレイと、
ｃ）前記トレンチ・シリコン層の上部の周りで、前記埋込みストラップと前記埋込みプレートの間に配設されたカラーであって、前記埋込みストラップと前記埋込みプレートの間の電界を低減するように動作可能な凹角ベンド部を含むカラーと
を備えるメモリ・セル。
（２）前記カラーの前記凹角ベンド部が、かなり鋭い先端部を含む上記（１）に記載のメモリ・セル。
（３）前記カラーの前記凹角ベンド部が約２００〜３００ｎｍの長さである上記（１）に記載のメモリ・セル。
（４）前記カラーが酸化物から形成されている上記（１）に記載のメモリ・セル。
（５）前記ＦＥＴアレイが、垂直向き構造および水平向き構造の一方である上記（１）に記載のメモリ・セル。
（６）メモリ・セルを形成する方法であって、
ａ）上部および下部を有するトレンチを基板にエッチングする工程と、
ｂ）前記トレンチの下部に近接して基板内にドーパントを拡散して、埋込みプレートを形成する工程と、
ｃ）実質的に前記埋込みプレートの上部の領域でトレンチをエッチングして、トレンチの側壁に凹角ベンド部を形成する工程と、
ｄ）前記トレンチの側壁に、前記凹角ベンド部と、前記トレンチの上部の少なくとも一部とを含むカラーを形成する工程と
を含む方法。
（７）凹角ベンド部を形成する前記工程が、酸化物の消耗が約６０オングストローム未満になるようにＮＨ４ＯＨ／ＨＦエッチングをくり返し使用することを含む上記（６）に記載の方法。
（８）前記カラーの前記凹角ベンド部が、かなり鋭い先端部を含む上記（６）に記載の方法。
（９）前記カラーが酸化物から形成されている上記（８）に記載の方法。
（１０）
ａ）前記埋込みプレートを形成する前に、下縁部まで達する前記トレンチの上部に、犠牲カラーを形成する工程と、
ｂ）前記埋込みプレートを形成した後に、前記埋込みプレートに近接し、前記トレンチの上縁部まで達する酸化物を前記トレンチ内に形成する工程と、
ｃ）前記酸化物の上縁部よりも下のレベルまで、前記トレンチをレジストで充填する工程と、
ｄ）酸化物の前記レジストから前記上縁部に達する部分をトレンチから除去して、トレンチの側壁の露出部を形成する工程と
を含む上記（６）に記載の方法。
（１１）前記側壁の露出部が約２００〜３００ｎｍの長さである上記（１０）に記載の方法。
（１２）前記犠牲カラーが、窒化物およびポリシリコンの一方から形成されている上記（１０）に記載の方法。
（１３）トレンチの側壁に凹角ベンド部を形成する前記工程が、前記酸化物と前記犠牲カラーの間の側壁の露出領域で前記トレンチをエッチングすることを含む上記（１０）に記載の方法。
（１４）さらに、
ａ）上部および下部を有するシリコン層を用いてトレンチの少なくとも一部を充填することによってトレンチ・キャパシタを形成する工程と、
ｂ）ゲート部分と、ドレイン部分と、ソース部分と、ソース部分およびドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイを形成する工程と
を含み、
ｃ）前記埋込みストラップが、前記トレンチ・シリコン層の上部と接合され、前記カラーが、前記埋込みストラップと前記埋込みプレートの間にあり、それにより前記カラーの凹角ベンド部が、前記埋込みストラップと前記埋込みプレートの間の電界を低減するように動作可能である
上記（１０）に記載の方法。
（１５）前記トレンチ・キャパシタの前記シリコン層がポリシリコンから形成されている上記（１４）に記載の方法。
（１６）メモリ・セルを形成する方法であって、
ａ）上部および下部を有するトレンチを基板にエッチングする工程と、
ｂ）下縁部まで達する前記トレンチの上部に、犠牲カラーを形成する工程と、
ｃ）前記トレンチの下部に近接して基板内にドーパントを拡散して、埋込みプレートを形成する工程と、
ｄ）前記埋込みプレートに近接し、トレンチの上縁部まで達する酸化物を前記トレンチ内に形成する工程と、
ｅ）前記酸化物の上縁部よりも下のレベルまで、前記トレンチをレジストで充填する工程と、
ｆ）酸化物の前記レジストから前記上縁部に達する部分を前記トレンチから除去する工程と、
ｇ）前記トレンチから前記レジストを除去する工程と、
ｈ）犠牲カラーの下縁部と前記酸化物との間の領域でトレンチをエッチングして、前記トレンチの側壁に凹角ベンド部を形成する工程と、
ｉ）トレンチの側壁に、前記凹角ベンド部と、前記トレンチの上部の少なくとも一部とを含むカラーを形成する工程と、
ｊ）上部および下部を有するシリコン層でトレンチの少なくとも一部分を充填する工程と、
ｋ）ゲート部分と、ドレイン部分と、ソース部分と、ソース部分およびドレイン部分の一方に結合された埋込みストラップとを有するＦＥＴアレイを形成する工程と
を含み、
ｌ）前記埋込みストラップが、前記トレンチ・シリコン層の上部と接合され、前記カラーが、前記埋込みストラップと前記埋込みプレートの間にあり、それにより前記カラーの凹角ベンド部が、前記埋込みストラップと前記埋込みプレートの間の電界を低減するように動作可能である方法。
（１７）凹角ベンド部を形成する前記工程が、酸化物の消耗が約６０オングストローム未満になるようにＮＨ４ＯＨ／ＨＦエッチングをくり返し使用することを含む上記（１６）に記載の方法。
（１８）前記カラーの前記凹角ベンド部が、かなり鋭い先端部を含む上記（１６）に記載の方法。
（１９）前記カラーの前記凹角ベンド部が約２００〜３００ｎｍの長さである上記（１６）に記載の方法。
（２０）前記カラーが酸化物から形成されている上記（１６）に記載の方法。
（２１）前記犠牲カラーが、窒化物およびポリシリコンの一方から形成されている上記（１６）に記載の方法。
（２２）前記トレンチ・キャパシタの前記シリコン層がポリシリコンから形成されている上記（１６）に記載の方法。
【図面の簡単な説明】
【００３５】
【図１】従来技術によるメモリ・セルの概略断面図である。
【図２】本発明の１つまたは複数の態様によるメモリ・セルの概略断面図である。
【図３】本発明の１つまたは複数の態様を採用するメモリ・セルの代替構成の概略断面図である。
【図４】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図５】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図６】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図７】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図８】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図９】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図１０】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図１１】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図１２】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図１３】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図１４】本発明の１つまたは複数の態様によるメモリ・セルを作成するプロセスを例示する概略断面図である。
【図１５】本発明の１つまたは複数の態様を採用するメモリ・セルのさらなる代替構成の概略断面図である。
【符号の説明】
【００３６】
１０  メモリ・セル
１４  トレンチ・キャパシタ
１６  垂直配向ＦＥＴ
１８  ポリシリコン層
２０  埋込みプレート
２２  ゲート部分
２４  ソース部分
２６  ドレイン部分
２８  チャネル
１００  メモリ・セル
１０２  基板
１０４  トレンチ・キャパシタ
１０６  ＦＥＴアレイ
１０８  トレンチ・シリコン層
１１０  埋込みプレート
１１２  ゲート部分
１１４  ソース部分
１１６  埋込みストラップ（ドレイン部分）
１１８  チャネル
１２０  カラー
１２０Ａ  凹角ベンド部
１５０  酸化物
１５２  ゲート酸化物
１５４  ゲート
１５６  ソース（ドレイン）
２００Ａ  凹角ベンド部
２００  トレンチ
２０２  犠牲カラー
２０４  酸化物
２０６  レジスト
２０８  シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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