(57)【要約】【課題】設計によって所望の論理回路を構築できる汎用モジュールから、所望の駆動能力を有するインバータを形成できる半導体装置を提供する。【解決手段】ロジックモジュール１００は、端子Ｔ５から入力した選択信号に応じて、第１のトランスファゲート１０４、又は、第２のトランスファゲート１０５の何れか一方をオンにして、端子Ｔ６から出力する信号を決定する２入力１出力のマルチプレクサとして構成される。端子Ｔ７は、第１及び第２のトランスファゲート１０４、１０５の選択を制御するためのインバータ１０３の出力に接続され、設計によって、端子Ｔ５から入力された信号を反転して出力する出力端子として利用できる。【選択図】　　図１
2004112653.tif 000002
【特許請求の範囲】
【請求項１】
内部配線を設計することで所望のユーザ論理回路が形成される半導体装置であって、第１の端子と第２の端子との間に接続された第１トランスファゲートと、第３の端子と前記第２の端子との間に接続された第２トランスファゲートと、第４の端子に入力が接続された第１インバータとを備え、前記第１及び第２トランスファゲートは、前記第１インバータの入力及び出力によって一方がオフ、他方がオフとなる論理モジュールを備える半導体装置において、
前記第１インバータの出力に接続された第５の端子を備えることを特徴とする半導体装置。
【請求項２】
前記第１の端子と前記第１トランスファゲートとの間、及び、前記第３の端子と第２トランスファゲートとの間の少なくとも一方に第２インバータが挿入される、請求項１に記載の半導体装置。
【請求項３】
前記第２インバータの出力が第６の端子に接続される、請求項２に記載の半導体装置。
【請求項４】
前記第１のインバータと、前記第１トランスファゲートに接続された第２のインバータと、前記第２トランスファゲートに接続された第２のインバータとが、それぞれ異なる電流駆動能力を有する、請求項３に記載の半導体装置。
【請求項５】
内部配線を設計することで所望のユーザ論理回路が形成される半導体装置であって、
第１の端子に入力が第２の端子に出力がそれぞれ接続された第１インバータと、第３の端子に入力が第４の端子に出力がそれぞれ接続された第２インバータと、第５の端子に入力が接続された第３インバータと、前記第５の端子のロウレベルによってオンとなり、前記第２の端子と第６の端子との間に接続される第１トランスファゲートと、前記第５の端子のハイレベルによってオンとなり、前記第４の端子と前記第６の端子との間に接続される第２トランスファゲートとを有する論理モジュールを備える半導体装置において、
前記第３インバータの出力に接続された第７の端子を備えることを特徴とする半導体装置。
【請求項６】
設計によって、前記第２の端子と前記第１インバータとを接続する第１ノードと前記第１トランスファゲートとが選択的に接続又は切断可能であり、前記第４の端子と前記第２インバータとを接続する第２ノードと前記第２トランスファゲートとが選択的に接続又は切断可能である、請求項５に記載の半導体装置。
【請求項７】
前記第１、第２及び第３のインバータがそれぞれ異なる電流駆動能力を有する、請求項５又は６に記載の半導体装置。
【請求項８】
前記論理モジュールが、前記第３のインバータをインバータ素子とし、前記第５の端子を入力とし前記第７の端子を出力とするインバータ回路を形成する、請求項６又は７に記載の半導体装置。
【請求項９】
前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ非接続としてあり、
前記論理モジュールが、前記第１の端子を第１入力とし前記第２の端子を第１出力とする第１のインバータ素子と、前記第３の端子を第２入力とし前記第４の端子を第２出力とする第２のインバータ素子と、前記第５の端子を第３入力とし前記第７の端子を第３出力とする第３のインバータ素子とを有するインバータ回路を形成する、請求項６又は７に記載の半導体装置。
【請求項１０】
前記第２の端子と前記第３の端子とを接続し、前記第４の端子と前記第５の端子とを接続し、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ非接続としてあり、前記論理モジュールが、前記第１の端子を入力とし前記第７の端子を出力とする、３つのインバータが縦続接続されたインバータ回路を形成する、請求項６又は７に記載の半導体装置。
【請求項１１】
前記第２の端子と前記第３の端子とを接続し、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ非接続としてあり、
前記論理モジュールが、前記第１の端子を第１入力とし前記第４の端子を第１出力とする、２つのインバータが縦続接続されたバッファ回路と、前記第５の端子を第２入力とし前記第７の端子を第２出力とするインバータ回路とを形成する、請求項６又は７に記載の半導体装置。
【請求項１２】
前記第４の端子と前記第５の端子とを接続し、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ非接続としてあり、
前記論理モジュールが、前記第１の端子を入力とし前記第２の端子を出力とするインバータ回路と、前記第３の端子を入力とし前記第５の端子を出力とする、２つのインバータが縦続接続されたバッファ回路とを形成する、請求項６又は７に記載の半導体装置。
【請求項１３】
前記第１の端子を論理「０」に設定し、前記第２、第４及び第７の端子を無接続とし、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとををそれぞれ接続してあり、
前記論理モジュールが、前記第３及び第５の端子を入力とし前記第６の端子を出力とするＮＡＮＤ回路を形成する、請求項５から７の何れかに記載の半導体装置。
【請求項１４】
前記第３の端子を論理「１」に設定し、前記第２、第４及び第７の端子を無接続とし、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ接続してあり、
前記論理モジュールが、前記第１及び第５の端子を入力とし前記第６の端子を出力とするＮＯＲ回路を形成する、請求項５から７の何れかに記載の半導体装置。
【請求項１５】
前記第２の端子と前記第３の端子とを接続し、前記第４及び第７の端子を無接続とし、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ接続してあり、
前記論理モジュールが、前記第１及び第５の端子を入力とし前記第６の端子を出力とするＥｘＮＯＲ回路を形成する、請求項５から７の何れかに記載の半導体装置。
【請求項１６】
前記第１の端子と前記第４の端子とを接続し、前記第２及び第７の端子を無接続とし、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ接続してあり、
前記論理モジュールが、前記第３及び第５の端子を入力とし前記第６の端子を出力とするＥｘＯＲ回路を形成する、請求項５から７の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、更に詳しくは、ＦＰＧＡ（ｆｉｅｌｄ　ｐｒｏｇｒａｍｍａｂｌｅｇａｔｅ　ａｒｒａｙ）などのプログラマブルデバイスやマスタスライス方式のデバイスとして構成される半導体装置に関する。
【０００２】
【従来の技術】
ユーザが所望のユーザ論路回路を実現できるＦＰＧＡ等のプログラマブルデバイスが知られている。プログラマブルデバイスには汎用的なロジックモジュールやロジックセルが搭載され、ユーザは、そのロジックモジュールやロジックセルの配線の接続や切断をプログラミングすることで、所望のユーザ論理回路を構築する。例えば、汎用ロジックモジュールは２入力−１出力のマルチプレクサやインバータなどの基本的な回路ユニットで構成され、汎用ロジックセルは複数種類の汎用ロジックモジュールの集合体として構成される。汎用ロジックモジュールやロジックセルを使用したプログラマブルデバイスが、例えば特許文献１や特許文献２に記載されている。
【０００３】
【特許文献１】
特開２００２−１９８８０１号公報
【特許文献２】
特開平９−１６２７２４号公報
【０００４】
図７は、特許文献１に記載された従来の汎用ロジックセルの具体的回路構成を示している。ロジックセル２００は、それぞれが２入力−１出力のマルチプレクサとして構成される２つのロジックモジュールＸ（２１０、２２０）、それぞれがインバータとして構成される２つのロジックモジュールＹ（２３０、２４０）、及び、別の２入力−１出力のマルチプレクサとして構成されるロジックモジュールＺ（２５０）を備える。ロジックセル２００は、Ｔ１〜Ｔ２０までの計２０個の端子を有し、ユーザは、各端子の接続を任意に設定（プログラミング）して、所望のユーザ論理回路を構築する。
【０００５】
ロジックモジュールＸ（２１０、２２０）では、モジュールを単独で使用して、多様なユーザ論理回路が構築できる。例えば、モジュールＸ（２１０）において、端子Ｔ１をＬレベル（０）に固定し、端子Ｔ２及びＴ４をオープンにし、端子Ｔ３から一方の入力Ａを、端子Ｔ５から他方の入力Ｂを入力し、端子Ｔ６から出力を取り出すように構成すれば、モジュール単独で２入力ＮＡＮＤ回路が構築できる。この他にも、モジュールＸ（２１０）単独で、２入力ＮＯＲ回路や、２入力Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路、２入力Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ回路を構築することができる。
【０００６】
また、ロジックモジュールＸ（２１０）では、端子Ｔ５をＬレベル（０）に固定し、端子Ｔ２〜Ｔ４をオープンにすることで、端子Ｔ１を入力端子、端子Ｔ６を出力端子とするインバータ回路が構築できる。しかし、この場合、入力信号がトランスファゲート１０４を介して出力されるため、トランスファゲート１０４を通過する際に信号遅延が発生する。このため、ロジックセル２００には、高い電流駆動能力を有するインバータ回路として構成されるモジュールＹ（２３０、２４０）が別に用意され、通常、ユーザ論理回路内にインバータ回路が必要なときには、ロジックモジュールＹ（２３０、２４０）が使用される。
【０００７】
【発明が解決しようとする課題】
ところで、ユーザ論理回路内に必要なインバータ回路が多数ある場合には、プログラマブルデバイスに含まれるモジュールＹの数を増やして、構築できるインバータ回路の数を確保する必要がある。この場合、例えばあらかじめロジックセル２００内に多数のロジックモジュールＹを配置することで対応できる。しかし、ロジックセル２００内でモジュールＸ、Ｙ、Ｚの構成比（同じロジックセルに含まれる各モジュールの数の比）が適切に設定されないと、ユーザ論理回路を構築した際に、未使用となる余剰モジュールが多くなり、実現するユーザ論理の回路規模に比して、ロジックセルの占有面積（回路規模）が無駄に大きくなるという問題が発生する。
【０００８】
ユーザ論理回路内に遅延回路が必要な場合には、ロジックモジュールＹ同士を配線接続して遅延回路を構築することができる。この場合、モジュール間を接続する配線の配線長が増大し、配線による遅延が無視できなくなるため、構築する遅延回路の遅延時間を所望の時間にコントロールすることが困難になるという問題が発生する。また、モジュールＹは単一のモジュールとして構成されるため、プログラマブルデバイスでは、構築できるインバータ回路の駆動能力は１種類となって遅延時間の設定の幅が狭くなるという問題があった。
【０００９】
本発明は、上記問題点を解消し、回路規模を増大させることなく、同じロジックモジュールやそのロジックモジュールを含むロジックセルを用いて構築するユーザ論理回路の幅を更に広めることができる半導体装置を提供することを目的とする。
【００１０】
また、本発明は、遅延回路の構築に際して遅延時間の設計の幅を広めることができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の視点の半導体装置は、内部配線を設計することで所望のユーザ論理回路が形成される半導体装置であって、第１の端子と第２の端子との間に接続された第１トランスファゲートと、第３の端子と前記第２の端子との間に接続された第２トランスファゲートと、第４の端子に入力が接続された第１インバータとを備え、前記第１及び第２トランスファゲートは、前記第１インバータの入力及び出力によって一方がオフ、他方がオフとなる論理モジュールを備える半導体装置において、前記第１インバータの出力に接続された第５の端子を備えることを特徴とする。
【００１２】
本発明の第１の視点の半導体装置では、通常、第４の端子を選択信号入力端子として使用し、選択信号に応じて第１及び第３の端子から入力された信号のうちの一方を第２の端子から出力するマルチプレクサとして構成されるモジュールにおいて、第４の端子に接続された第１インバータの出力が、第５の端子に接続される。従来のマルチプレクサ回路では、第４の端子の入力を「０」又は「１」に固定し、第１又は第３の端子から入力した信号を、第１又は第２のトランスファゲートを介して、第２の端子から出力することで、インバータ回路が得られた。本発明における論理モジュールは、通常はトランスファゲートの選択を行なう信号が入力される第４の端子を信号入力端子とし、第５の端子を信号出力端子として使用するインバータ回路として形成できる。
【００１３】
上記インバータ回路は、入力信号がトランスファゲートを介さずに出力されるため、電流駆動能力が従来に比して高くできる。つまり、マルチプレクサ機能を有するモジュール単独で電流駆動能力が高いインバータ回路を構築できるため、インバータ回路を構築するための別のモジュールを設ける必要がなく、半導体装置に含まれるモジュール構成を簡素にすることができ、半導体装置の高密度化が可能となる。また、モジュールの汎用性が高まり、構築する回路構成の選択の幅が増加し、回路の多様化を図ることができる。
【００１４】
本発明の半導体装置では、前記第１の端子と前記第１トランスファゲートとの間、及び、前記第２の端子と第２トランスファゲートとの間の少なくとも一方に第２インバータを挿入することができる。この場合、モジュールをマルチプレクサとしてみると、選択信号によって第２インバータが挿入された端子が選択されると、第２の端子から、入力信号の反転信号を出力することができる。
【００１５】
本発明の第１の視点の半導体装置では、前記第２インバータの出力を第６の端子に接続することができる。この場合、トランスファゲートは、第１又は第３の端子と第２インバータを介して接続され、第６の端子と直接に接続されることになる。このため、モジュールをマルチプレクサとしてみると、信号入力端子として使用する端子に応じて、第２の端子から、入力信号の反転及び非反転の信号を選択的に出力することができる。第１の端子と第１のトランスファゲートとの間、及び、第３の端子と第２のトランスファゲートとの間の双方に第２インバータを挿入したときには、いずれか一方、又は、双方の第２インバータの出力に、第６の端子を接続することができる。
【００１６】
本発明の第１の視点の半導体装置では、前記第１のインバータと、前記第１トランスファゲートに接続された第２のインバータと、前記第２トランスファゲートに接続された第２のインバータとを、それぞれ異なる電流駆動能力に設定することができる。例えば、第２インバータの電流駆動能力を高く設定すれば、第４の端子を信号入力端子とし、第５の端子を信号出力端子とするインバータ回路の電流駆動能力を高くすることができる。
【００１７】
本発明の第２の視点の半導体装置は、内部配線を設計することで所望のユーザ論理回路が形成される半導体装置であって、第１の端子に入力が第２の端子に出力がそれぞれ接続された第１インバータと、第３の端子に入力が第４の端子に出力がそれぞれ接続された第２インバータと、第５の端子に入力が接続された第３インバータと、前記第５の端子のロウレベルによってオンとなり、前記第２の端子と第６の端子との間に接続される第１トランスファゲートと、前記第５の端子のハイレベルによってオンとなり、前記第４の端子と前記第６の端子との間に接続される第２トランスファゲートとを有する論理モジュールを備える半導体装置において、前記第５のインバータの出力に接続された第７の端子を備えることを特徴とする。
【００１８】
本発明の第２の視点の半導体装置では、通常は第５の端子を選択信号入力端子として使用し、選択信号に応じて第１又は第２、及び、第３又は第４の端子から入力された信号のうちの一方を第２の端子から出力する、反転又は非反転のマルチプレクサとして構成される論理モジュールにおいて、第６の端子に接続された第３インバータの出力が、第７の端子に接続される。この構成により、通常は選択信号が入力される第５の端子を、信号入力端子として使用し、第７の端子を信号出力端子として使用することで、入力信号がトランスファゲートを介さずに出力されるインバータ回路を構築することができる。このように、マルチプレクサ機能を有するモジュール単独で電流駆動能力が高いインバータ回路を構築できるため、インバータ回路を構築するための別の論理モジュールを設ける必要がなくなる。このため、半導体装置に含まれるモジュール構成を簡素にするができ、半導体装置の高密度化が可能となる。
【００１９】
本発明の第２の視点の半導体装置では、設計によって、前記第２の端子と前記第１インバータとを接続する第１ノードと前記第１トランスファゲートとが選択的に接続又は切断可能であり、前記第４の端子と前記第２インバータとを接続する第２ノードと前記第２トランスファゲートとを選択的に接続又は切断可能に構成することが好ましい。この場合、第１又は第２ノードにおいて、トランスファゲート側と端子側との接続を切り離すと、モジュール単独で、第１の端子を信号入力端子とし、第２の端子を信号出力端子とするインバータ回路や、第３の端子を信号入力端子とし、第４の端子を信号出力端子とするインバータ回路を構築することができる。このため、モジュール単独で、最大３つのインバータ回路を構築することができる。
【００２０】
本発明の第２の視点の半導体装置では、前記第１、第２及び第３のインバータがそれぞれ異なる電流駆動能力を有することが好ましい。この場合、モジュールを使用してインバータ回路を構築する際に、入力信号のデータラインに求められる信号遅延時間特性に応じて、使用する端子、つまり、使用するインバータを選択することもできる。また、インバータ回路を、遅延回路として使用する場合には、複数の遅延時間が実現できる。
【００２１】
本発明の第２の視点の半導体装置では、前記論理モジュールを、前記第３のインバータをインバータ素子とし、前記第５の端子を入力とし前記第７の端子を出力とするインバータ回路として形成することができる。この場合、モジュール内に一つのインバータ回路が形成できる。
【００２２】
本発明の第２の視点の半導体装置では、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ非接続とし、前記論理モジュールを、前記第１の端子を第１入力とし前記第２の端子を第１出力とする第１のインバータ素子と、前記第３の端子を第２入力とし前記第４の端子を第２出力とする第２のインバータ素子と、前記第５の端子を第３入力とし前記第７の端子を第３出力とする第３のインバータ素子とを有するインバータ回路として形成することができる。この場合、モジュール内に、３つのインバータ回路を構築することができる。
【００２３】
本発明の第２の視点の半導体装置では、前記第２の端子と前記第３の端子とを接続し、前記第４の端子と前記第５の端子とを接続し、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ非接続とし、前記論理モジュールを、前記第１の端子を入力とし前記第７の端子を出力とする、３つのインバータが縦続接続されたインバータ回路として形成することができる。例えば、このインバータ回路は、遅延回路として使用することができる。第１、第２及び第３インバータの電流駆動能力をそれぞれ異なる値とした場合には、遅延時間の設定の幅が広まる。
【００２４】
本発明の第２の視点の半導体装置では、前記第２の端子と前記第３の端子とを接続し、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ非接続とし、前記論理モジュールを、前記第１の端子を第１入力とし前記第４の端子を第１出力とする、２つのインバータが縦続接続されたバッファ回路と、また、前記第５の端子を第２入力とし前記第７の端子を第２出力とするインバータ回路とを含む論理回路として形成することができる。
【００２５】
本発明の第２の視点の半導体装置では、前記第４の端子と前記第５の端子とを接続し、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ非接続とし、前記論理モジュールを、前記第１の端子を入力とし前記第２の端子を出力とするインバータ回路と、前記第３の端子を入力とし前記第５の端子を出力とする、２つのインバータが縦続接続されたバッファ回路とを含む論理回路として形成することができる。
【００２６】
本発明の第２の視点の半導体装置では、前記第１の端子を論理「０」に設定し、前記第２、第４及び第７の端子を無接続とし、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ接続し、前記論理モジュールを、前記第３及び第５の端子を入力とし前記第６の端子を出力とするＮＡＮＤ回路として形成することができる。
【００２７】
本発明の第２の視点の半導体装置では、前記第３の端子を論理「１」に設定し、前記第２、第４及び第７の端子を無接続とし、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ接続し、前記論理モジュールを、前記第１及び第５の端子を入力とし前記第６の端子を出力とするＮＯＲ回路として形成することができる。
【００２８】
本発明の第２の視点の半導体装置では、前記第２の端子と前記第３の端子とを接続し、前記第４及び第７の端子を無接続とし、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ接続し、前記論理モジュールを、前記第１及び第５の端子を入力とし前記第６の端子を出力とするＥｘＮＯＲ回路として形成することができる。
【００２９】
本発明の第２の視点の半導体装置では、前記第１の端子と前記第４の端子とを接続し、前記第２及び第７の端子を無接続とし、前記第１ノード及び第２ノードと前記第１トランスファゲート及び第２トランスファゲートとをそれぞれ接続し、前記論理モジュールを、前記第３及び第５の端子を入力とし前記第６の端子を出力とするＥｘＯＲ回路として形成することができる。
【００３０】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例の汎用ロジックモジュールの回路構成を示している。ロジックモジュール１００は、ノードＮ１、Ｎ２が階層的に切り離し可能に構成される点、及び、端子Ｔ７が追加されている点で、図７に示す従来のロジックモジュールＸ（２１０、２２０）と相違する。
【００３１】
ロジックモジュール１００は、３つのインバータ１０１〜１０３と、２つのトランスファゲート１０４、１０５と、７つの出力端子Ｔ１〜Ｔ７とを備える。汎用ロジックモジュール内のノードＮ１及びＮ２では、端子Ｔ１〜Ｔ４側と、トランスファゲート１０４、１０５側との接続又は非接続を、それぞれ選択可能に構成される。各インバータ１０１〜１０３は、例えば、Ｃ−ＭＯＳトランジスタからなるインバータ回路として構成され、入力信号を反転して出力する。
【００３２】
各トランスファゲート１０４、１０５は、ソース及びドレインが共通接続されたＰ−ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタで構成される。第１のトランスファゲート１０４では、Ｐ−ＭＯＳトランジスタのゲートが端子Ｔ５に直接に接続され、Ｎ−ＭＯＳトランジスタのゲートがインバータ１０３を介して端子Ｔ５に接続される。第２のトランスファゲート１０５では、Ｐ−ＭＯＳトランジスタのゲートがインバータ１０３を介して端子Ｔ５に接続され、Ｎ−ＭＯＳトランジスタのゲートが直接に端子Ｔ５に接続される。また、第１のトランスファゲート１０４のソースドレインパスは、端子Ｔ１及びＴ２と端子Ｔ６との間に挿入され、第２のトランスファゲートのソースドレインパスは、端子Ｔ３及びＴ４と端子Ｔ６との間に挿入される。
【００３３】
上記構成により、第１及び第２のトランスファゲート１０４、１０５には、相補信号がゲート制御信号として入力されており、何れか一方のトランスファゲートのみがオンとなる。例えば、端子Ｔ５からＬレベル「０」の信号を入力するとき、第１のトランスファゲート１０４のみがオンとなり、第２のトランスファゲート１０５はオフとなる。ロジックモジュール１００は、例えば、端子Ｔ１及びＴ３を入力端子として、又は、端子Ｔ２及びＴ４を入力信号端子として使用し、端子Ｔ５を選択信号端子として使用することで、入力信号の反転信号の一方、又は、入力信号の一方を端子Ｔ６から出力するマルチプレクサとして機能する。なお、本実施形態例の構成において、端子Ｔ１とＴ２の何れかを除き、端子Ｔ３とＴ４の何れかを除いたモジュールとすることができる。この場合、反転タイプ又は非反転タイプの何れかのマルチプレクサが構成できる。
【００３４】
本実施形態例のロジックモジュール１００では、図７に示す従来のモジュールＸ（２１０）と同様に、端子Ｔ１をＬレベル（０）に固定し、端子Ｔ２、Ｔ４、及びＴ７をオープンにし、端子Ｔ３から一方の入力Ａを、端子Ｔ５から他方の入力Ｂを入力し、端子Ｔ６から出力を取り出すように構成すれば、モジュール単独で２入力ＮＡＮＤ回路が構築できる。また、端子Ｔ３をＨレベル（１）に固定し、端子Ｔ２、Ｔ４、及びＴ７をオープンにし、端子Ｔ１から一方の入力Ａを、端子Ｔ５から他方の入力Ｂを入力し、端子Ｔ６から出力を取り出すように構成すれば、モジュール単独で２入力ＮＯＲ回路が構築できる。
【００３５】
ロジックモジュール１００では、端子Ｔ１及びＴ４間を配線で接続して、端子Ｔ２及びＴ７をオープンにし、端子Ｔ３から一方の入力Ａを、端子Ｔ５から他方の入力Ｂを入力し、端子Ｔ６から出力を取り出すように構成すれば、モジュール単独で２入力Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路が構築できる。更に、端子Ｔ２及びＴ３間を配線で接続して、端子Ｔ４及びＴ７をオープンにし、端子Ｔ１から一方の入力Ａを、端子Ｔ５から他方の入力Ｂを入力し、端子Ｔ６から出力を取り出すように構成すれば、モジュール単独で２入力Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ回路が構築できる。また、これらに加えて、以下の実施例に示すようなユーザ論理回路が、ロジックモジュール１００単独で実現する。
【００３６】
実施例１
図２（ａ）、（ｂ）は、上記ロジックモジュール１００単独で、ユーザ論理回路としてインバータ回路を１つ構築した例を示している。ロジックモジュール１００では、同図（ａ）に示すように、端子Ｔ１及びＴ３をＨレベル又はＬレベルに固定し、端子Ｔ２、Ｔ４、及びＴ６をオープンにして、端子Ｔ５に入力信号Ｃを入力し、端子Ｔ７からを出力信号Ｑを出力するとするインバータ回路が構築される（同図（ｂ））。
【００３７】
本実施例では、端子Ｔ５から端子Ｔ７に至る信号経路にトランスファゲートが存在しないため、構築されたインバータ回路の電流駆動能力は、ロジックモジュール１００内の第３のインバータ１０３の電流駆動能力で決まる。このため、従来のロジックモジュールＸ（２１０，２２０）で構築できるインバータ回路に比べて、電流駆動能力が高くすることができ、信号遅延時間が減少してインバータ回路の高速化を図ることができる。
【００３８】
実施例２
図３（ａ）、（ｂ）は、上記ロジックモジュール１００単独で、ユーザ論理回路としてインバータ回路を３つ構築した例を示している。本実施例では、同図（ａ）に示すように、ノードＮ１及びＮ２において、端子Ｔ１〜Ｔ４側とトランスファゲート１０４及び１０５側との接続がそれぞれ切り離される。ロジックモジュール１００では、端子Ｔ６をオープンにして、端子Ｔ１に入力信号Ａを入力し端子Ｔ２から出力信号Ｑ１を出力する第１のインバータ回路、端子Ｔ３に入力信号Ｂを入力し端子Ｔ４から出力信号Ｑ２を出力する第２のインバータ回路、及び、端子Ｔ５に入力信号Ｃを入力し端子Ｔ７から出力信号Ｑ３を出力する第３のインバータ回路を含む３つのインバータ回路が構築される（同図（ｂ））。
【００３９】
本実施例では、ノードＮ１及びＮ２を切り離すことで、ロジックモジュール１００単独で、最大で３つのインバータ回路が構築できるため、インバータ回路を効率的に構築でき、ユーザ論理回路の高密度化が可能になる。また、ロジックモジュール１００では信号経路にトランスファゲートが挿入されないため、構築された各インバータ回路の電流駆動能力は、それぞれ第１〜第３のインバータ１０１〜１０３の電流駆動能力で決定される。各インバータ１０１〜１０３の電流駆動能力を、それぞれ異なる値に設定すれば、構築されるインバータ回路の特性の幅が広くなり、要求される入力信号の伝達速度に応じて使用するインバータ回路を選択することもできる。
【００４０】
実施例３
図４〜図６は、実施例２のように構築した３つのインバータ回路の別の使用例を示している。本実施例では、実施例２のように構築した３つのインバータ回路のうち、少なくとも２つを直列に接続する。図４の例では、端子Ｔ２−Ｔ３間、及び、端子Ｔ４−Ｔ５間が配線で接続されている。このように接続することで、ロジックモジュール１００の第１〜第３のインバータ１０１〜１０３が直列に接続され、端子Ｔ１に入力信号Ａを入力し端子Ｔ７から出力信号Ｑ３を出力するインバータ回路が構築される。また、端子Ｔ２−Ｔ３間、及び、端子Ｔ４−Ｔ５間の何れか一方を配線で接続すると、図５又は図６に示すように、ロジックモジュール１００の第１〜第３のインバータ１０１〜１０３のうちの２つインバータが直列に接続されたバッファ回路が構築できる。
【００４１】
本実施例では、同じモジュール内で構築するインバータ回路のうち、少なくとも２つを直列に接続する。接続されたインバータ回路は、例えば、遅延回路として使用することができる。このとき、各インバータ１０１〜１０３の電流駆動能力を複数種類用意しておけば、直列に接続するインバータ回路の組み合わせによって、実現する遅延時間を異なる時間に設定することができる。このため、１つのロジックモジュール１００を使用して構築する遅延回路の遅延時間の設定の幅が広まる。
【００４２】
以上、実施例で示したように、図１に示すロジックモジュール１００では、ユーザ論理回路として、入力信号がトランスファゲート１０４、１０５を通過しないインバータ回路を構築することができる。このインバータ回路は、トランスファゲート１０４、１０５を通過しないため、遅延時間が短く、高速動作が可能になる。ロジックモジュール１００単独で高速動作が可能なインバータ回路が構築できるため、ロジックモジュール１００を含むロジックセルでは、図７に示すロジックモジュールＹ（２３０、２４０）のようなインバータ回路用のモジュールを必ずしも必要としない。このため、ロジックセルに含まれるロジックモジュールの種類を削減することができ、各モジュールの配置構成が簡易になって、ロジックセルの高密度化が図れる。
【００４３】
また、ノードＮ１及びＮ２において、端子Ｔ１〜Ｔ４側と、トランスファゲート１０４、１０５側とを切り離し可能であるため、ユーザ論理回路として、ロジックモジュール１００単独で、駆動能力を下げることなく最大３つのインバータ回路を構築することができる。ロジックモジュール１００内の第１〜第３のインバータ１０１〜１０３の電流駆動能力を全て同じ値に設定しないことで、入力する信号に求められる伝達特性に応じて使用するインバータ回路を選択することもでき、回路構成の選択の幅が広がる。また、ユーザ論理回路として遅延回路を構成する際には、遅延時間の設定の幅が広くなる。
【００４４】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の汎用ロジックモジュール及びロジックセルは、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した汎用ロジックモジュール及びロジックセルも、本発明の範囲に含まれる。例えば、上記したロジックモジュール１００単独で実現するユーザ論理回路は一例であって、モジュール内の各要素の接続を適切に行なうことで、他のユーザ論理回路を構築することもできる。
【００４５】
【発明の効果】
以上説明したように、本発明の半導体装置では、モジュール単独で電流駆動能力が高いインバータ回路を構築することができるため、インバータ回路を構築するための別のロジックモジュールを削減することができ、回路規模の増大を避けることができる。また、ロジックモジュールの汎用性が高まるため、同じロジックモジュールやそのロジックモジュールを含むロジックセルを用いて構築するユーザ論理回路の幅を更に広めることもできる。モジュール単独で複数のインバータ回路を構築した場合には、ロジックモジュール内のインバータの電流駆動能力を異なる能力に設定すれば、インバータ回路を遅延回路に使用した際の遅延時間設定の幅を広めることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態例のロジックモジュールの回路構成を示す回路図。
【図２】ロジックモジュール単独で、ユーザ論理回路としてインバータ回路を１つ構築した例であり、（ａ）はロジックモジュール１００の接続状態を示す回路図、（ｂ）はその等価回路図。
【図３】ロジックモジュール１００単独で、ユーザ論理回路としてインバータ回路を３つ構築した例であり、（ａ）はロジックモジュール１００の接続状態を示す回路図、（ｂ）はその等価回路図。
【図４】ロジックモジュール１００単独で、ユーザ論理回路としてインバータ回路を１つ構築した別の例であり、（ａ）はロジックモジュール１００の接続状態を示す回路図、（ｂ）はその等価回路図。
【図５】ロジックモジュール１００単独で、ユーザ論理回路として１つのインバータ回路と、２つのインバータが縦続に接続されたバッファ回路とを構築した例であり、（ａ）はロジックモジュール１００の接続状態を示す回路図、（ｂ）はその等価回路図。
【図６】ロジックモジュール１００単独で、ユーザ論理回路として１つのインバータ回路と、２つのインバータが縦続に接続されたバッファ回路とを構築した別の例であり、（ａ）はロジックモジュール１００の接続状態を示す回路図、（ｂ）はその等価回路図。
【図７】特従来の汎用ロジックセルの具体的回路構成を示す回路ブロック図。
【符号の説明】
１００：ロジックモジュール
１０１、１０２、１０３：インバータ
１０４、１０５：トランスファゲート
２００：ロジックセル
２１０、２２０：モジュールＸ
２３０、２４０：モジュールＹ
２５０：モジュールＺ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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