(57)【要約】【課題】当該装置の具える分解能以上の細かさで出力タイミングを測定する。【解決手段】所定のクロックタイミングにおける被試験デバイスの出力電圧をクロックタイミングと共に記憶し、所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する。第１のクロックタイミングにおける被試験デバイスの出力電圧が基準電圧を超えておらず、かつ、第１のクロックタイミングに後続する第２のクロックタイミングにおける被試験デバイスの出力電圧が基準電圧を超えた場合には、記憶された第１及び第２のクロックタイミングと該クロックタイミングにおける出力電圧と基準電圧とに基づき時間誤差を求め、第２のクロックタイミングを補正する。こうすることで、従来ではなし得なかったＩＣ試験装置において予め決められているクロックタイミングに対応した分解能以上の細かさで被試験デバイスの出力タイミングを測定することができる。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する第１ステップと、
前記クロックタイミングと該クロックタイミングにおける被試験デバイスの出力電圧とを記憶する第２ステップと、
前記第１ステップの比較に基づき、第１のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えておらず、かつ、前記第１のクロックタイミングに後続する第２のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えた場合において、前記記憶した第１及び第２のクロックタイミング及び該クロックタイミングにおける被試験デバイスの出力電圧と前記基準電圧とに基づいて時間誤差を求める第３ステップと、
前記求めた時間誤差に基づき前記第２のクロックタイミングを補正し、該補正した第２のクロックタイミングを出力タイミングとする第４ステップと
を具えてなり、
所定のクロックタイミングに対応する分解能以下で被試験デバイスの出力タイミングを測定可能としたことを特徴とするＩＣ試験方法。
【請求項２】
前記第３ステップは、第２のクロックタイミングから第１のクロックタイミングを減算した値を、前記第２のクロックタイミングにおける被試験デバイスの出力電圧から前記第１のクロックタイミングにおける被試験デバイスの出力電圧を減算した値で除算し、さらに前記第２のクロックタイミングにおける被試験デバイスの出力電圧から前記基準電圧を減算した値を乗算することにより時間誤差を求め、
前記第４ステップは、、前記記憶した第２のクロックタイミングから前記時間誤差を減算することにより補正を行うことを特徴とする請求項１に記載のＩＣ試験方法。
【請求項３】
所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する比較手段と、
前記クロックタイミングと該クロックタイミングにおける被試験デバイスの出力電圧とを記憶する記憶手段と、
前記比較手段の比較に基づき、第１のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えておらず、かつ、前記第１のクロックタイミングに後続する第２のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えた場合において、前記記憶した第１及び第２のクロックタイミング及び該クロックタイミングにおける被試験デバイスの出力電圧と前記基準電圧とに基づいて時間誤差を求める算出手段と、
前記求めた時間誤差に基づき前記第２のクロックタイミングを補正し、該補正した第２のクロックタイミングを出力タイミングとする補正手段と
を具えてなり、
所定のクロックタイミングに対応する分解能以下で被試験デバイスの出力タイミングを測定可能としたことを特徴とするＩＣ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣデバイス（半導体集積回路）の電気的特性を検査するＩＣ試験方法及びその試験方法を用いたＩＣ試験装置に係り、特にＩＣデバイスの出力タイミング測定の際に当該装置の分解能以上の細かさで出力タイミングを測定することのできるようにしたＩＣ試験方法及びその試験方法を用いたＩＣ試験装置に関する。
【０００２】
【従来の技術】
性能や品質の保証されたＩＣデバイスを最終製品として出荷するためには、製造部門、検査部門の各工程でＩＣデバイスの全部又は一部を抜き取り、その電気的特性を検査する必要がある。ＩＣ試験装置は、このようなＩＣデバイスの電気的特性を検査する装置である。ＩＣ試験装置は、試験対象のＩＣデバイス、つまり被試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）に対して所定の試験用パターンデータを与え、それによる被試験デバイスからの出力データを読み取り、被試験デバイスの基本的動作及び機能に問題がないかどうかを被試験デバイスの出力データを解析することによって、電気的特性を検査している。ＩＣ試験装置におけるファンクション試験は被試験デバイスの入力端子にパターン発生手段から所定の試験用パターンデータを与え、それによる被試験デバイスからの出力データを読み取り、被試験デバイスの基本的動作及び機能に問題がないかどうかを検査するものである。すなわち、ファンクション試験は、アドレス、データ、書き込みイネーブル信号、チップセレクト信号などの被試験デバイスへの各入力信号の入力タイミングや振幅などの入力条件などを変化させて、その入力条件に応じた出力タイミングや出力振幅などを試験するものである。
【０００３】
一般的に、ＩＣ試験装置では使用する動作クロックの周波数（クロックタイミングに相当する）等によって予め測定分解能が決まっているものであり、特に被試験デバイスの出力タイミングを該測定分解能以上の細かさで測定することは不可能である。よって、分解能の低い（性能の低い）ＩＣ試験装置を用いてそれよりも動作周波数などが高い高性能な被試験デバイスの出力タイミングの測定を行った場合には、出力タイミング測定値に誤差を生じることとなる。この出力タイミング測定値に生ずる誤差は、当該ＩＣ試験装置の分解能と検査対象のＩＣデバイス（被試験デバイス）との性能の差が大きければ大きいほど大きい差となって現れる。このように、低分解能の試験装置でそれよりも高性能の被試験デバイスの出力タイミングの測定を行った場合に出力タイミング測定値に生じる誤差について、図４を用いて説明する。ただし、ここでは出力タイミング測定値に生じる誤差の大きさを比較するために、便宜的に被試験デバイスの出力（出力電圧）Ａ〜Ｃを３つ示した。この図４において、縦軸は被試験デバイスの出力電圧を表し、横軸は時刻（クロックタイミング）を表す。
【０００４】
ＩＣデバイスの出力タイミング測定においては、被試験デバイスの出力電圧が所定の大きさの電圧値に設定された基準電圧（図４では判定レベルＶ）を超えた時刻を出力タイミング（測定値）Ｔとするのが一般的である。この被試験デバイスの出力電圧と判定レベルＶとの比較は、所定の時間間隔毎に繰り替えすクロックタイミング毎に行われる。この図４に示した例では、１分解能と表示した時間間隔のクロックタイミング毎に被試験デバイスの出力電圧と判定レベルＶとの比較が行われる。時刻ｔ０のクロックタイミングにおいて被試験デバイスの出力Ａ〜Ｃは全て判定レベルＶ以下であることから、この場合を「Ｆ：フェイル」とする。時刻ｔ１までの各クロックタイミングにおいても同様の状態であることから、この場合についても「Ｆ：フェイル」とする。時刻ｔ２のクロックタイミングにおいて被試験デバイスの出力Ａ〜Ｃは全て判定レベルＶ以上となることから、この場合を「Ｐ：パス」としてこのときのクロックタイミングである時刻ｔ２を被試験デバイスの出力タイミング測定値Ｔとする。すなわち、被試験デバイスの出力タイミング測定値を被試験デバイスの出力電圧Ａ〜Ｃと判定レベルＶとの比較により測定した場合には、図４に示したように出力タイミング測定値Ｔはいずれの被試験デバイス出力Ａ〜Ｃの場合においても時刻ｔ２となる。しかし、この図４から理解できるように、実際に被試験デバイスの出力Ａ〜Ｃが判定レベルＶ以上となる時刻はそれぞれ時刻ｔＡ、時刻ｔＢ、時刻ｔＣである。すなわち、被試験デバイスにおける出力タイミング測定値は、出力Ａの場合について「時刻ｔ２−時刻ｔＡ」、出力Ｂの場合について「時刻ｔ２−時刻ｔＢ」、出力Ｃの場合について「時刻ｔ２−時刻ｔＣ」だけの誤差をそれぞれ持つ。図４の場合、こうした測定誤差は出力Ａの「時刻ｔ２−時刻ｔＡ」が最大である。このように、ＩＣ試験装置において出力タイミングの測定を行った場合には常に１分解能の時間範囲内での測定誤差が含まれることになる。また、この誤差は当該ＩＣ試験装置の分解能と被試験デバイスとの性能の差が大きいほど大きな誤差となって現れるものである。
【０００５】
【発明が解決しようとする課題】
上述したように、従来のＩＣ試験装置は当該被試験デバイスの出力タイミング測定値を該試験装置の具える測定分解能以上の細かさで得ることが不可能、つまりより正確な出力タイミング測定値を得ることはできないものであった。したがって、従来のＩＣ試験装置においては使用する動作クロックの周波数等によって測定分解能が予め決まっているものであることから、ユーザは検査対象とするＩＣデバイスの動作周波数などの性能に応じて該ＩＣデバイスを検査することが可能である所定の細かさの測定分解能を具えたＩＣ試験装置を用意しなければ出力タイミングを高精度に測定することができない、という問題点があった。また、最近ではＩＣデバイスの高密度化や高速化などといった開発サイクルが非常に短くなってきており、ユーザはこうした開発サイクルスピードにあわせて新たに各ＩＣデバイスの出力タイミング測定をより細かい測定分解能で行うことが可能なＩＣ試験装置を用意しなければならないが、各ＩＣデバイスに対応した出力タイミングの測定を行うことが可能なＩＣ試験装置をそれぞれ用意するにはユーザにとって莫大な手間と費用がかかるので都合が悪い。
【０００６】
この発明は上述の点に鑑みてなされたもので、ＩＣ試験装置において予め決められている分解能以上の細かさでＩＣデバイスの出力タイミングを測定することが簡単にできるようにしたＩＣ試験方法及びその試験方法を用いたＩＣ試験装置を提供しようとするものである。
【０００７】
【課題を解決するための手段】
この発明に係るＩＣ試験方法は、所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する第１ステップと、前記クロックタイミングと該クロックタイミングにおける被試験デバイスの出力電圧とを記憶する第２ステップと、前記第１ステップの比較に基づき、第１のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えておらず、かつ、前記第１のクロックタイミングに後続する第２のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えた場合において、前記記憶した第１及び第２のクロックタイミング及び該クロックタイミングにおける被試験デバイスの出力電圧と前記基準電圧とに基づいて時間誤差を求める第３ステップと、前記求めた時間誤差に基づき前記第２のクロックタイミングを補正し、該補正した第２のクロックタイミングを出力タイミングとする第４ステップとを具えてなり、所定のクロックタイミングに対応する分解能以下で被試験デバイスの出力タイミングを測定可能としたことを特徴とするものである。
【０００８】
この発明によれば、記憶した第１及び第２のクロックタイミングと該クロックタイミングにおける各出力電圧とに基づいて時間誤差を求め、前記求めた時間誤差に基づき補正した第２のクロックタイミングを出力タイミングとするようにしたことから、ＩＣ試験装置において予め決められている所定のクロックタイミングに対応する分解能以上の細かさで被試験デバイスの出力タイミングを測定することができる。すなわち、所定のクロックタイミングにおける被試験デバイスの出力電圧を前記クロックタイミングと共に記憶しておき、所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する。この比較において、第１のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えておらず、かつ、前記第１のクロックタイミングに後続する第２のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えた場合には、記憶された第１及び第２のクロックタイミングと該クロックタイミングにおける出力電圧と前記基準電圧とに基づき時間誤差を求め、該求めた時間誤差に基づいて前記記憶した第２のクロックタイミングを補正して出力タイミングとする。こうすることで、従来では所定のクロックタイミング毎でのみしか測定することのできなかった出力タイミングを、時間誤差を求めてそれを反映させるといった簡単な方法により、従来ではなし得なかったＩＣ試験装置において予め決められているクロックタイミングに対応した分解能以上の細かさで被試験デバイスの出力タイミングを測定することができるようになる。
【０００９】
本発明は、方法の発明として構成し、実施することができるのみならず、装置の発明として構成し実施することができる。また、本発明は、コンピュータまたはＤＳＰ等のプロセッサのプログラムの形態で実施することができるし、そのようなプログラムを記憶した記憶媒体の形態で実施することもできる。
【００１０】
【発明の実施の形態】
以下、添付図面を参照しながらこの発明を詳細に説明する。
【００１１】
図１は、本発明に係るＩＣ試験方法を適用したＩＣ試験装置の機能的構成の一実施例を示した機能ブロック図である。図１において、ＩＣ試験装置Ｘは、制御部２、記憶部４を有する測定部３、表示部５とにより概略構成される装置本体部１、被試験デバイス（ＤＵＴ）を搭載するデバイス搭載部７、コンパレータロジック回路（ＣＭＰ）８、フォーマッタ（ＦＭＴ）９とにより概略構成されるテストヘッド部６とからなる。勿論、ここに示された以外にもＩＣ試験装置Ｘはその他の機能ブロックを含むものであるが、ここでは説明を理解しやすくするために図示を省略した。ここに示したＩＣ試験装置Ｘはコンピュータを用いて構成されており、そこにおいて、出力タイミングの測定はコンピュータがこの発明に係るＩＣ試験方法を実現する所定の制御プログラム（ソフトウエアプログラム）を実行することにより実施される。勿論、このＩＣ試験処理はコンピュータソフトウエアの形態に限らず、ＤＳＰ（ディジタル・シグナル・プロセッサ）によって処理されるマイクロプログラムの形態でも実施可能であり、また、この種のプログラムの形態に限らず、ディスクリート回路又は集積回路若しくは大規模集積回路等を含んで構成された専用ハードウエア装置の形態で実施してもよい。
【００１２】
制御部２は当該ＩＣ試験装置Ｘ全体の制御、運用及び管理を行うものであり、この実施例においてはデバイス搭載部７に搭載された被試験デバイス（ＤＵＴ）の出力タイミングの測定を少なくとも実行する。制御部２はデバイス搭載部７に搭載された被試験デバイスに対して印加値（例えば、アドレスデータ、試験パターンデータ、書き込みイネーブル信号、チップセレクト信号など）や、基準電圧とする電圧値などの判定基準情報（判定値とも呼ぶ）等の信号を送信し、これに応じて被試験デバイスから得られた出力データ（例えば、出力電圧や出力タイミング測定値、パス／フェイルデータなど）を記憶部４から読み出して解析することによって、当該被試験デバイスの出力タイミングを正確に測定する。すなわち、被試験デバイスの出力タイミングの測定を行う際に、制御部２では測定部３からの補正情報に基づき所定の補正処理を行うことによって、当該ＩＣ試験装置Ｘで使用する動作クロックの周波数等によって予め決められる測定分解能以上の細かさで出力タイミングの測定を行うことが可能となっている。こうした処理についての詳細な説明は後述することから、ここでの説明を省略する。なお、制御部２は上記のような出力タイミングの測定を行う他にも、各種試験内容にあわせて用意された試験用パターンデータなどを被試験デバイスに対して送信し、これに応じて得られた被試験デバイスからの各種出力データを解析することによって、被試験デバイスの各種試験を実行することが可能であることは言うまでもない。このように、制御部２は記憶部４に記憶された試験結果を示すデータを読み出して、それらを解析し、被試験デバイスの良否を試験することができるようになっている。
【００１３】
測定部３は所定のＩＣ試験プログラム（図示せず）に基づいて制御部２により制御され、制御部２から送信された印加値や判定基準情報などの所定の試験条件下でデバイス搭載部７に搭載されている被試験デバイス（ＤＵＴ）の特性を試験し、その試験結果、つまり被試験デバイスからの出力データを記憶部４に記憶する。また、出力タイミングの測定の際にコンパレータロジック回路（ＣＭＰ）８からパスデータを受け取った場合には、測定部３は制御部２に対して補正情報を送信する。補正情報とは、所定のクロックタイミングと該クロックタイミングにおける出力電圧である（詳しくは後述する）。上述したように、制御部２では測定部３から送信された該補正情報に基づいて所定の補正処理を行う。表示部５は、制御部２から入力される表示制御信号に基づいて、１回の被試験デバイスの出力タイミングの測定が終了する度に測定結果として出力タイミングを表示する。
【００１４】
テストヘッド部６におけるフォーマッタ（ＦＭＴ）９は、制御部２から送信された印加値、つまりアドレスデータや試験パターンデータなどに基づいて実波形をもつアドレス信号や試験パターン信号などの波形生成を行い、被試験デバイスの試験に必要であるこれらの信号を被試験デバイスに対して入力するためのものである。コンパレータロジック回路（ＣＭＰ）８は、被試験デバイスから出力された信号（例えば出力電圧）と制御部２から出力された判定基準情報（例えば基準電圧）とを比較する。このコンパレータロジック回路（ＣＭＰ）８により比較された結果に従って、比較結果などの各種データ（出力タイミング測定値、パスデータ又はフェイルデータなど）を記憶部４に記憶しておき、制御部２では記憶部４に記憶されたこれらのデータをもとにして不良解析などを行う。出力タイミング測定時において、コンパレータロジック回路（ＣＭＰ）８は、被試験デバイスから出力された出力電圧と制御部２から送信された基準電圧（判定レベル）とを比較し、フェイルと判定した場合にはそのときのクロックタイミングと被試験デバイスの出力電圧とを記憶部４に記憶するよう前記各値を測定値として測定部３に送信し、パスと判定した場合にはそのときのクロックタイミング（従来の出力タイミングに相当する）と被試験デバイスの出力電圧とをフェイルと判定した場合に記憶したものとは別に記憶部４に記憶するよう前記各値を測定値として測定部３に送信する。上記したように、測定部３ではコンパレータロジック回路（ＣＭＰ）８からパスデータを受け取ると、記憶されたこれらの情報を補正情報として制御部２に送信する。
【００１５】
図１に示したＩＣ試験装置Ｘでは、出力タイミング測定時において検出された従来の出力タイミングに相当するクロックタイミングの補正を行うことで、当該ＩＣ試験装置Ｘに予め具わっている分解能以上の精度で出力タイミングを測定することができるようになっている。そこで、こうした出力タイミング測定処理について、図２を用いて説明する。図２は、図１に示す制御部２で実行する「出力タイミング測定処理」の一実施例を示すフローチャートである。
【００１６】
ステップＳ１では、印加値や判定基準情報などを測定部３に対して出力する。ステップＳ２では、補正情報を測定部３から受け取ったか否かを判定する。ここで測定部３から受け取る補正情報とは、被試験デバイスの出力電圧が判定レベルの電圧を超えた時における被試験デバイスの出力電圧Ｖ２とそのクロックタイミングｔ２（つまり、コンパレータロジック回路８でパスと判定した時に記憶された出力電圧と従来の出力タイミングに相当するクロックタイミング）、被試験デバイスの出力電圧が判定レベルの電圧を超えた時の１分解能前のクロックタイミングにおける被試験デバイスの出力電圧Ｖ１とそのクロックタイミングｔ１である（つまり、コンパレータロジック回路８でパスと判定される１つ前のフェイル判定時に記憶された出力電圧とクロックタイミング）。こうした補正情報を受け取ったと判定した場合には（ステップＳ２のＹＥＳ）、当該補正情報に基づいて誤差を算出する（ステップＳ３）。この誤差の算出は次に示す数１により行われる。
【数１】
誤差（ｄｔ）＝（ｔ２−ｔ１）×［（Ｖ２−Ｖ）／（Ｖ２−Ｖ１）］
（ここで、Ｖは判定レベル電圧）
ステップＳ４では、上記算出した誤差（ｄｔ）に基づき従来の出力タイミングを次に示す数２を用いて補正することにより、新たな出力タイミングを算出する。
【数２】
出力タイミング（Ｔ）＝ｔ２−ｄｔ
このように、従来の出力タイミングに相当するクロックタイミングを前記算出した誤差を用いて補正することによって、当該ＩＣ試験装置Ｘで使用する動作クロックの周波数等で予め決まっている分解能よりも細かな時間での出力タイミングを測定することができるようになる。
【００１７】
上記したような出力タイミング測定処理による出力タイミングの測定に従うと、当該ＩＣ試験装置で測定可能な分解能よりも細かい時間での測定が可能となる。これについて図３を用いて説明する。図３は、該出力タイミング測定処理の実行時に行われる出力タイミングの補正について説明するための概念図である。
【００１８】
ＩＣデバイスの出力タイミング測定では、分解能に応じた時間間隔毎に行われる被試験デバイスからの出力電圧と判定レベルとの比較により出力タイミングを測定する。この図３に示した実施例では、各クロックタイミング毎、つまり時刻ｔ０、時刻ｔ１、時刻ｔ２毎に被試験デバイスからの出力電圧と判定レベルとの比較が行われる。時刻ｔ０及び時刻ｔ１のクロックタイミングにおいて被試験デバイスの出力は判定レベルＶ以下であることから「Ｆ：フェイル」と判定され、このときの最新のクロックタイミングである「時刻ｔ１」と最新の出力電圧である「電圧Ｖ１」とが測定値として測定部３に記憶される。時刻ｔ２のクロックタイミングにおいて被試験デバイスの出力は判定レベルＶ以上となることから「Ｐ：パス」と判定され、このときのクロックタイミングである「時刻ｔ２」と出力電圧である「電圧Ｖ２」とが測定値として測定部３に記憶される。また、「Ｐ：パス」と判定された場合には、測定部３から制御部２に対して補正情報が送られて上記「出力タイミング測定処理」に基づき誤差が求められることに従い、従来の出力タイミングの補正が行われる。上述した数１に従い誤差ｄｔを算出すると、その誤差ｄｔは図３に示す時間幅を持つ。したがって、従来の出力タイミングとされていた時刻ｔ２のクロックタイミングから算出した誤差ｄｔ分を減算する（数２参照）ことにより、従来求められなかった真の出力タイミングＴが求まる。すなわち、この図３から理解できるように、真の出力タイミングＴは該ＩＣ試験装置のおける分解能（例えば、時刻ｔ２と時刻ｔ１との時間幅で表すことができる）以下の細かさの出力タイミングである。このように、ＩＣ試験装置において出力タイミングの試験を行った場合には常に１分解能の時刻範囲内の測定誤差が含まれるが、この測定誤差を求めて出力タイミングを補正するようにした。これにより、ＩＣ試験装置が予め具えている分解能よりも細かな精度で、つまり高精度に出力タイミングを測定することができるようになる。
【００１９】
【発明の効果】
この発明によれば、出力タイミングの試験を行った場合に生ずる１分解能の時刻範囲内の測定誤差を求めて出力タイミングを補正するようにしたことにより、ＩＣデバイスの出力タイミングをＩＣ試験装置において予め決められている分解能以上の精度で測定することが簡単にできるようになる、という優れた効果を得る。
【図面の簡単な説明】
【図１】本発明に係るＩＣ試験方法を適用したＩＣ試験装置の機能的構成の一実施例を示した機能ブロック図である。
【図２】制御部で実行する「出力タイミング測定処理」の一実施例を示すフローチャートである。
【図３】出力タイミングの補正について説明するための概念図である。
【図４】出力タイミング測定時において測定値に生じる誤差について説明するための概念図である。
【符号の説明】
Ｘ…ＩＣ試験装置、１…装置本体部、２…制御部、３…測定部、４…記憶部、５…表示部、６…テストヘッド部、７…デバイス搭載部、８…コンパレータロジック回路（ＣＭＰ）、９…フォーマッタ（ＦＭＴ）
【図１】
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【図２】
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【図３】
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【図４】
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