(57)【要約】【課題】有機ＥＬ装置等の電気光学装置において、開口率を高めつつ、順次点灯同時消去法を行う。【解決手段】電気光学装置は、基板上の周辺領域に、各画素のスイッチングトランジスタをオン状態とする第１のオン信号を発生する第１走査線駆動回路と、スイッチングトランジスタをオン状態とする第２のオン信号を、第１のオン信号から独立に発生する第２走査線駆動回路と、第１及び第２のオン信号を選択的に走査線に対して走査信号として供給する走査信号制御回路と、データ線駆動回路とを備える。データ線駆動回路は、第１のオン信号が走査線に供給されたときには、ドライビングトランジスタの導通又は非導通を選択するデータ信号をデータ線に対して供給し、第２のオン信号が走査線に供給されたときには、ドライビングトランジスタを非導通とするリセット信号をデータ線に対して供給する。【選択図】      図１
2004294672.tif 000002
【特許請求の範囲】
【請求項１】
走査線及びデータ線と、該走査線及びデータ線に対応するマトリクス状の各画素領域に配置された電気光学素子と、該電気光学素子を駆動するドライビングトランジスタ及び該ドライビングトランジスタを制御するスイッチングトランジスタと、前記スイッチングトランジスタをオン状態とする第１のオン信号を発生する第１走査線駆動回路と、前記スイッチングトランジスタをオン状態とする第２のオン信号を前記第１のオン信号から独立に発生する第２走査線駆動回路と、前記第１のオン信号及び前記第２のオン信号を選択的に前記走査線に対して走査信号として供給する走査信号制御回路と、前記第１のオン信号が前記走査線に供給されたときに前記ドライビングトランジスタの導通又は非導通を選択するデータ信号を前記データ線に対して供給すると共に前記第２のオン信号が前記走査線に供給されたときに前記ドライビングトランジスタを非導通とするリセット信号を前記データ線に対して供給するデータ線駆動回路と、
を備えたことを特徴とする電気光学装置。
【請求項２】
前記各画素領域に前記電気光学素子に対する保持容量を更に備えたことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
画像表示領域の周囲に位置する周辺領域に、クロック信号の供給を制御するパスゲートを含むクロック制御回路を更に備えており、
前記第１及び第２走査線駆動回路は夫々、転送信号を出力するシフトレジスタを含み、
前記クロック制御回路は、前記シフトレジスタの動作している部位に対してクロック信号を供給し、前記シフトレジスタの動作していない部位に対してハイレベル又はローレベルの信号を適宜供給することを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記第１及び第２走査線駆動回路は、前記周辺領域において、前記走査信号制御回路と前記クロック制御回路との間に配置されており、
前記走査信号制御回路は、前記第１及び第２走査線駆動回路と比較して、前記周辺領域内で前記画像表示領域に近い側に配置されていることを特徴とする請求項３に記載の電気光学装置。
【請求項５】
前記周辺領域において、前記走査信号制御回路と前記画像表示領域との間に、前記走査信号制御手段と前記走査線との間に介在するバッファー回路を更に備えたことを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記電気光学素子は、有機ＥＬ素子を含むことを特徴とする請求項１から５のいずれか一項に記載の電気光学装置。
【請求項７】
走査線及びデータ線と、該走査線及びデータ線に対応するマトリクス状の各画素領域に配置された電気光学素子と、該電気光学素子を駆動するドライビングトランジスタ及び該ドライビングトランジスタを制御するスイッチングトランジスタと、前記スイッチングトランジスタをオン状態とする第１のオン信号を発生する第１走査線駆動回路と、前記スイッチングトランジスタをオン状態とする第２のオン信号を前記第１のオン信号から独立に発生する第２走査線駆動回路と、前記第１のオン信号及び前記第２のオン信号を選択的に前記走査線に対して走査信号として供給する走査信号制御回路と、前記第１のオン信号が前記走査線に供給されたときに前記ドライビングトランジスタの導通又は非導通を選択するデータ信号を前記データ線に対して供給すると共に前記第２のオン信号が前記走査線に供給されたときに前記ドライビングトランジスタを非導通とするリセット信号を前記データ線に対して供給するデータ線駆動回路とを備えた電気光学装置の駆動方法であって、
前記データ線駆動回路によって、前記第１のオン信号に対応して前記データ信号を前記データ線に供給する書き込み工程と、
前記データ線駆動回路によって、前記第２のオン信号に対応して前記リセット信号を前記データ線に供給するリセット工程とを含み、
前記書き込み工程を行う第１の走査期間と前記リセット工程を行う第２の走査期間とは、時間軸上で互いに干渉しないように設定されていることを特徴とする電気光学装置の駆動方法。
【請求項８】
請求項１から６のいずれか一項に記載の電気光学装置を具備してなることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば有機ＥＬ装置等の電気光学装置及びその駆動方法並びにそれを備えた例えば携帯電話等の電子機器の技術分野に属する。
【０００２】
【背景技術】
近年電気光学装置としての表示装置は有機ＥＬ素子を用いた電気光学装置が注目されている。この種の電気光学装置において有機ＥＬ素子の中間調を制御する駆動方式の一つとしてデジタル方式がある。このデジタル方式の一つとして時分割階調方式があり、その時分割階調方式としては同時点灯法と順次点灯同時消去法とが知られている。従来前記順次点灯同時消去法を実現する電気光学装置として、例えば図２０に示す構成をとっている装置がある。
【０００３】
図２０に示すように、電気光学装置１００は、データ書き込みのときに走査を行う書き込み用走査線駆動回路１４０、データリセットのときに走査を行うリセット用走査線駆動回路１４１、データ線駆動回路１４２、書き込み用走査線１１０〜１１４、リセット用走査線１１５〜１１９、データ線１２０〜１２５、及び画素１３０〜１３２を備えて構成されている。書き込み用走査線駆動回路１４０と、リセット用走査線駆動回路１４１と、データ線駆動回路１４２と、画素１３０〜１３２を構成する画素回路とは夫々、薄膜トランジスタを含んでなる。
【０００４】
図２１は、図２０に示した電気光学装置の画素の内部構造を示した回路図である。図２１に示すように、各画素では、Ｎチャンネルトランジスタから成る書き込み用スイッチングトランジスタ１６０のゲートに走査線１５０が接続されており、ドレインにデータ線１５１が接続されており、ソースに保持容量１６１の負極とＰチャンネルトランジスタから成るドライビングトランジスタ１６２のゲートと消去用スイッチングトランジスタ１６４のソースが接続される。保持容量１６１の正極には有機ＥＬ素子駆動用電源線１５２が接続される。又ドライビングトランジスタ１６２のソースに有機ＥＬ素子駆動用電源線１５２が接続されており、ドレインに有機ＥＬ素子１６３のアノードが接続される。又消去用スイッチングトランジスタ１６４のゲートに消去用走査線１５３が接続され、ドレインに有機ＥＬ素子駆動用電源線１５２が接続される。
【０００５】
その動作時には、書き込み用スイッチングトランジスタ１６０は、走査線１５０に供給されたオン信号に応じてドライビングトランジスタ１６２のゲート及び保持容量１６１の負極とデータ線１５１を導通させる。すると、ドライビングトランジスタ１６２は、データ線１５１から供給されたデータ信号に応じて有機ＥＬ素子駆動用電源線１５２と有機ＥＬ素子１６３のアノードを導通または非導通とする。消去用スイッチングトランジスタ１６４は、消去用走査線１５３に供給されたオン信号に応じてドライビングトランジスタ１６２のゲート及び保持容量１６１の負極と有機ＥＬ素子駆動用電源線１５２とを導通させ、ドライビングトランジスタ１６２のゲート及び保持容量１６１の負極に蓄積された負電荷を抜き取り、有機ＥＬ素子駆動用電源線１５２と有機ＥＬ素子１６３のアノードを非導通とする（特許文献１参照）。
【０００６】
【特許文献１】
特開２００１−３４３９３３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、このような従来の順次点灯同時消去法を実現する電気光学装置では、書き込み用走査線に加えてリセット用走査線が必要となり、更にリセット用走査線に対してもスイッチングトランジスタが必要となる。このため、各画素の開口率（即ち、各画素において、その全領域に対する実際に表示に寄与する光が出射する領域の比率）が下がるという問題点がある。
【０００８】
他方、走査線駆動回路を構成するシフトレジスタの全部位にクロックを供給した場合、クロックの負荷が増大し高速動作させることができない。このため、画素数や階調数を下げることで走査線駆動回路に要求される動作速度を下げなればならないという問題点がある。
【０００９】
更に従来の順次点灯同時消去法を実現する電気光学装置を実施する際にその回路ブロックの配置が最適でない場合、各回路ブロック間の配線長が長くなることやレイアウト上の困難が生じるという問題点がある。
【００１０】
そこで本発明は上述の諸事情に鑑みなされたものであり、その課題とする所は高い開口率を有しつつ順次点灯同時消去法を実現する電気光学装置及びその駆動方法並びにそれを具備する各種電子機器を提供することにある。
【００１１】
又本発明は、画素数や階調数を下げる必要が無く、高速動作する走査線駆動回路を備えた電気光学装置及びその駆動方法並びにそれを具備する各種電子機器を提供することも課題とする。
【００１２】
更に本発明は、回路ブロックが適切に配置された電気光学装置及びその駆動方法並びにそれを具備する各種電子機器を提供することも課題とする。
【００１３】
【課題を解決するための手段】
本発明の電気光学装置は上記課題を解決するために、走査線及びデータ線と、該走査線及びデータ線に対応するマトリクス状の各画素領域に配置された電気光学素子と、該電気光学素子を駆動するドライビングトランジスタ及び該ドライビングトランジスタを制御するスイッチングトランジスタと、前記スイッチングトランジスタをオン状態とする第１のオン信号を発生する第１走査線駆動回路と、前記スイッチングトランジスタをオン状態とする第２のオン信号を前記第１のオン信号から独立に発生する第２走査線駆動回路と、前記第１のオン信号及び前記第２のオン信号を選択的に前記走査線に対して走査信号として供給する走査信号制御回路と、前記第１のオン信号が前記走査線に供給されたときに前記ドライビングトランジスタの導通又は非導通を選択するデータ信号を前記データ線に対して供給すると共に前記第２のオン信号が前記走査線に供給されたときに前記ドライビングトランジスタを非導通とするリセット信号を前記データ線に対して供給するデータ線駆動回路とを備える。
【００１４】
本発明の電気光学装置によれば、その動作時には、走査線に対して、第１走査線駆動回路で発生される第１のオン信号及び第２走査線駆動回路で発生される第２のオン信号が、走査信号制御回路によって、選択的に走査信号として供給される。これと並行して、データ線に対して、第１のオン信号が走査線に供給されたときには、データ線駆動回路によって、データ信号が供給される。或いは、データ線に対して、第２のオン信号が走査線に供給されたときには、データ線駆動回路によって、リセット信号が供給される。
【００１５】
そして、各画素において、このようなデータ信号の供給により、ドライビングトランジスタは導通又は非導通とされ、リセット信号の供給により、ドライビングトランジスタは非導通とされる。そして、走査信号としての第１又は第２のオン信号の供給により、スイッチングトランジスタは、オン状態又はオフ状態とされる。
【００１６】
以上の結果、第１のオン信号に対応してデータ信号をデータ線に供給する、即ち、書き込み動作を行う第１の走査期間と、第２のオン信号に対応してリセット信号をデータ線に供給する、即ちリセット動作を行う第２の走査期間とを、時間軸上で干渉しないように設定可能となるので、各画素にスイッチングトランジスタを１つ備えれば、上述の書き込み動作及びリセット動作の両方を問題なく実行できる。この際、リセット専用のトランジスタやリセット専用の配線が不要となる。従って、画像表示領域内における或いは各画素領域における、このような専用配線や専用トランジスタの負存在によって、各画素の開口率を高められる。これらの結果、高い開口率を有しつつ順次点灯同時消去法を実現できる。
【００１７】
更に、このような第１及び第２走査線駆動回路は、基板上における周辺領域に、適切に配置可能である。
【００１８】
本発明の電気光学装置の一態様では、前記各画素領域に前記電気光学素子に対する保持容量を更に備える。
【００１９】
この態様によれば、各画素領域に備えられた保持容量によって、ドライビングトランジスタによる電気光学素子の駆動電圧の保持特性を向上できる。よって、より高品位の画像表示が可能となる。
【００２０】
本発明の電気光学装置の他の態様では、画像表示領域の周囲に位置する周辺領域に、クロック信号の供給を制御するパスゲートを含むクロック制御回路を更に備えており、前記第１及び第２走査線駆動回路は夫々、転送信号を出力するシフトレジスタを含み、前記クロック制御回路は、前記シフトレジスタの動作している部位に対してクロック信号を供給し、前記シフトレジスタの動作していない部位に対してハイレベル又はローレベルの信号を適宜供給する。
【００２１】
この態様によれば、クロック制御回路に係るパスゲート（或いは、トランスミッションゲート）の制御下で、第１及び第２走査線駆動回路を構成するシフトレジスタ内の転送信号を伝播している部位に対してクロック信号が供給される。更に、シフトレジスタ内のその他の部位に対してハイレベル又はローレベルの信号が適宜供給される。従って、クロックの負荷を低減し、走査線駆動回路の高速動作を実現し、画素数や階調数を下げる必要をなくすことができる。
【００２２】
この態様では、前記第１及び第２走査線駆動回路は、前記周辺領域において、前記走査信号制御回路と前記クロック制御回路との間に配置されており、前記走査信号制御回路は、前記第１及び第２走査線駆動回路と比較して、前記周辺領域内で前記画像表示領域に近い側に配置されているように構成してもよい。
【００２３】
このように構成すれば、周辺領域における、第１及び第２走査線駆動回路、走査信号制御回路、並びにクロック制御回路を相互接続する配線や、これらの回路に対する入出力配線についての配線引き回し量を相対的に小さく抑えることが可能となる（図１６等参照）。従って、周辺領域における各ブロック間の配線長を最短にしてかつレイアウト上の困難を回避することも可能となる。
【００２４】
この場合更に、前記周辺領域において、前記走査信号制御回路と前記画像表示領域との間に、前記走査信号制御手段と前記走査線との間に介在するバッファー回路を更に備えてもよい。
【００２５】
このように構成すれば、バッファー回路の入出力配線も含めて、周辺領域における各ブロック間の配線長を最短にしてかつレイアウト上の困難を回避することも可能となる。また、バッファー回路の採用により、各回路の仕様或いは設計自由度も飛躍的に高まると共に、比較的容易に高品位の画像表示を行うことが可能となる。
【００２６】
本発明の電気光学装置の他の態様では、前記電気光学素子は、有機ＥＬ素子を含む。なお、本発明でいう「電気光学装置」とは、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子などが挙げられる。
【００２７】
この態様によれば、順次点灯同時消去法を採用しつつ、各画素の開口率が高められており、明るい有機ＥＬ表示装置を実現できる。
【００２８】
本発明の電気光学装置の駆動方法によれば、走査線及びデータ線と、該走査線及びデータ線に対応するマトリクス状の各画素領域に配置された電気光学素子と、該電気光学素子を駆動するドライビングトランジスタ及び該ドライビングトランジスタを制御するスイッチングトランジスタと、前記スイッチングトランジスタをオン状態とする第１のオン信号を発生する第１走査線駆動回路と、前記スイッチングトランジスタをオン状態とする第２のオン信号を前記第１のオン信号から独立に発生する第２走査線駆動回路と、前記第１のオン信号及び前記第２のオン信号を選択的に前記走査線に対して走査信号として供給する走査信号制御回路と、前記第１のオン信号が前記走査線に供給されたときに前記ドライビングトランジスタの導通又は非導通を選択するデータ信号を前記データ線に対して供給すると共に前記第２のオン信号が前記走査線に供給されたときに前記ドライビングトランジスタを非導通とするリセット信号を前記データ線に対して供給するデータ線駆動回路とを備えた電気光学装置の駆動方法であって、前記データ線駆動回路によって、前記第１のオン信号に対応して前記データ信号を前記データ線に供給する書き込み工程と、前記データ線駆動回路によって、前記第２のオン信号に対応して前記リセット信号を前記データ線に供給するリセット工程とを含み、前記書き込み工程を行う第１の走査期間と前記リセット工程を行う第２の走査期間とは、時間軸上で互いに干渉しないように設定されている。
【００２９】
本発明の電気光学装置の駆動方法によれば、第１のオン信号に対応してデータ信号をデータ線に供給する書き込み工程を行う第１の走査期間と、第２のオン信号に対応してリセット信号をデータ線に供給するリセット工程を行う第２の走査期間とは、時間軸上で干渉しないように設定されている。従って、各画素にスイッチングトランジスタを１つ備えれば、上述の書き込み動作及びリセット動作の両方を問題なく実行できる。従って、画像表示領域内における或いは各画素領域における、このような専用配線や専用トランジスタの負存在によって、各画素の開口率を高められる。これらの結果、高い開口率を有しつつ順次点灯同時消去法を実現できる。
【００３０】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置（但し、その各種態様も含む）を具備してなる。
【００３１】
本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、明るく高品位の画像表示が可能な、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置を実現することも可能である。
【００３２】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づき説明する。
【００３４】
図１は本発明の電気光学装置を示すブロック図であり、図２は図１に示す電気光学装置の画素の内部構造を示す回路図である。
【００３５】
図１に示したように、電気光学装置２００は、走査線２１０〜２１４の駆動用に、クロック制御回路２４０、第２走査線駆動回路２４１、第１走査線駆動回路２４２、走査信号制御回路２４３及びバッファー２４４を備える。そして、これらの回路は、図１で画像表示領域の左側に位置する周辺領域に、素子基板の縁側からこの順に配置されている。また、電気光学装置２００は、データ線２２０〜２２５の駆動用に、図１で画像表示領域の下側に位置する周辺領域に配置されたデータ線駆動回路２４５を備える。このように本実施形態では、第１走査線駆動回路２４２と第２走査線駆動回路２４１とは、走査信号制御回路２４３とクロック制御回路２４０との間に配置されており、走査信号制御回路２４３は、画素部に近い側、即ち、画素部に隣接配置されたバッファー２４４の隣に配置されている。そして、走査線２１０〜２１４とデータ線２２０〜２２５との交点に対応して各画素がマトリクス状に配置されている。
【００３６】
図２において、Ｎチャンネルトランジスタから成るスイッチングトランジスタ２６０のゲートに走査線２５０が接続されており、ドレインにデータ線２５１が接続されており、ソースに保持容量２６１の負極とＰチャンネルトランジスタから成るドライビングトランジスタ２６２のゲートが接続される。保持容量２６１の正極には有機ＥＬ素子駆動用電源線２５２が接続される。又ドライビングトランジスタ２６２のソースに有機ＥＬ素子駆動用電源線２５２が接続されており、ドレインに有機ＥＬ素子２６３のアノードが接続される。
【００３７】
スイッチングトランジスタ２６０は、走査線２５０に供給されたオン信号に応じて、ドライビングトランジスタ２６２のゲート及び保持容量２６１の負極と、データ線２５１とを導通させる。又ドライビングトランジスタ２６２は、データ線２５１から供給されたデータ信号に応じて有機ＥＬ素子駆動用電源線２５２と有機ＥＬ素子２６３のアノードとを導通または非導通とする。
【００３８】
本実施形態の電気光学装置においては、１フレームをＮ分割し、その分割されたサブフレームをＳＦ１〜ＳＦＮ（但し、Ｎは２以上の自然数）とする。ここでは図３に示すようにＮ＝６として説明を行う。各サブフレームＳＦ１〜ＳＦ６はそれぞれ発光時間（発光期間）ＴＬ１〜ＴＬ６から成り、本実施形態の順次点灯同時消去法では、これらを以下のように設定している。
【００３９】
３２ＴＬ１＝１６ＴＬ２＝８ＴＬ３＝４ＴＬ４＝２ＴＬ５＝ＴＬ６
つまり各発光時間ＴＬ１〜ＴＬ６は、
ＴＬ１：ＴＬ２：ＴＬ３：ＴＬ４：ＴＬ５：ＴＬ６
＝１：２：４：８：１６：３２
となる時間比を設定している。
【００４０】
そして「７」の輝度階調を得る場合には第１〜第３サブフレームＳＦ１〜ＳＦ３の時にドライビングトランジスタを導通させて有機ＥＬ素子を発光させ、第４〜第６サブフレームＳＦ４〜ＳＦ６の時にドライビングトランジスタを非導通させて有機ＥＬ素子の発光を停止する。又「３２」の輝度階調を得る場合には第６サブフレームＳＦ６の時にドライビングトランジスタを導通させて有機ＥＬ素子を発光させ、第１〜第５サブフレームＳＦ１〜ＳＦ５の時にドライビングトランジスタを非導通させて有機ＥＬ素子の発光を停止する。更に「４４」の輝度階調を得る場合には第３、第４及び第６サブフレームＳＦ３、ＳＦ４、ＳＦ６の時にドライビングトランジスタを導通させて有機ＥＬ素子を発光させ、第１、第２及び第５サブフレームＳＦ１、ＳＦ２、ＳＦ５の時にドライビングトランジスタを非導通させて有機ＥＬ素子の発光を停止する。このようにして１フレーム毎に各サブフレームＳＦ１〜ＳＦ６を適宜選択することで中間調を得ることができる。
【００４１】
サブフレームＳＦ１の発光期間の制御は、書き込みステップを行うための第１の走査期間に走査線に順番にオン信号が供給されると同時にデータ線駆動回路からデータ信号をデータ線に供給し、ドライビングトランジスタをデータ信号に応じて導通または非導通させ、発光時間ＴＬ１後、リセットステップのための第２の走査期間に走査線に順番にオン信号が供給されると同時にデータ線駆動回路からリセット信号をデータ線に供給し、ドライビングトランジスタを非導通させる。
【００４２】
サブフレームＳＦ２の発光期間の制御は、第１の走査期間に走査線に順番にオン信号が供給されると同時にデータ線駆動回路からデータ信号をデータ線に供給し、ドライビングトランジスタをデータ信号に応じて導通または非導通させ、発光時間ＴＬ２後、第２の走査期間に走査線に順番にオン信号が供給されると同時にデータ線駆動回路からリセット信号をデータ線に供給し、ドライビングトランジスタを非導通させる。
【００４３】
またサブフレームＳＦ３の発光期間の制御は、第１の走査期間に走査線に順番にオン信号が供給されると同時にデータ線駆動回路からデータ信号をデータ線に供給し、ドライビングトランジスタをデータ信号に応じて導通または非導通させ、発光時間ＴＬ３後、第２の走査期間に走査線に順番にオン信号が供給されると同時にデータ線駆動回路からリセット信号をデータ線に供給し、ドライビングトランジスタを非導通させる。
【００４４】
更にサブフレームＳＦ４の発光期間の制御は、第１の走査期間に走査線に順番にオン信号が供給されると同時にデータ線駆動回路からデータ信号をデータ線に供給し、ドライビングトランジスタをデータ信号に応じて導通または非導通させ、発光時間ＴＬ４後、第２の走査期間に走査線に順番にオン信号が供給されると同時にデータ線駆動回路からリセット信号をデータ線に供給し、ドライビングトランジスタを非導通させる。ただし図３に示した実施形態ではサブフレームＳＦ１〜ＳＦ４においてリセットステップを用いて発光期間の制御を行っているが、リセットステップを用いて発光期間の制御を行うサブフレームの組み合わせはこの限りではない。
【００４５】
図４は、図２に示した電気光学装置の各部の印加波形を示した図である。
【００４６】
図４において、信号波形２０００は第１走査線駆動回路から出力される走査信号の波形であり、この信号は、走査信号制御回路に入力される。走査信号制御回路に入力された信号波形２０００を有する走査信号は、第１走査信号制御信号と第２走査信号制御信号とに応じて制御されて、走査線２１０へ出力される。信号波形２００１は、第１走査線駆動回路から出力される走査信号の波形であり、この信号は、走査信号制御回路に入力される。走査信号制御回路に入力された信号波形２００１を有する走査信号は、第１走査信号制御信号と第２走査信号制御信号とに応じて制御されて、走査線２１１へ出力される。信号波形２００２は、第１走査線駆動回路から出力される走査信号の波形であり、この信号は、走査信号制御回路に入力される。走査信号制御回路に入力された信号波形２００２を有する走査信号は、第１走査信号制御信号と第２走査信号制御信号とに応じて制御されて、走査線２１２へ出力される。
【００４７】
信号波形２０１０は、第２走査線駆動回路から出力される走査信号の波形であり、この信号は、走査信号制御回路に入力される。走査信号制御回路に入力された信号波形２０１０を有する走査信号は、第１走査信号制御信号と第２走査信号制御信号とに応じて制御されて、走査線２１０へ出力される。信号波形２０１１は、第２走査線駆動回路から出力される走査信号であり、この信号は、走査信号制御回路に入力される。走査信号制御回路に入力された信号波形２０１１を有する走査信号は、第１走査信号制御信号と第２走査信号制御信号とに応じて制御されて、走査線２１１へ出力される。信号波形２０１２は、第２走査線駆動回路から出力される走査信号の波形であり、この信号は、走査信号制御回路に入力される。走査信号制御回路に入力された信号波形２０１２を有する走査信号は、第１走査信号制御信号と第２走査信号制御信号とに応じて制御されて、走査線２１２へ出力される。
【００４８】
信号波形２０２０は、第１走査信号制御信号の波形であり、信号波形２０２１は、第２走査信号制御信号の波形である。第１走査信号制御信号がローレベルで且つ第２走査信号制御信号がハイレベルの場合、第１走査線駆動回路から出力された走査信号が走査線へと供給されて走査線に接続されたスイッチングトランジスタのオン信号となる。他方、第１走査信号制御がハイレベルで且つ第２走査信号制御信号がローレベルの場合、第２走査線駆動回路から出力された走査信号が走査線へと供給されて走査線に接続されたスイッチングトランジスタのオン信号となる。
【００４９】
信号波形２０３０は、走査線２１０に供給されるオン信号とオフ信号との波形であり、信号波形２０３１は、走査線２１１に供給されるオン信号とオフ信号との波形であり、信号波形２０３２は、走査線２１２に供給されるオン信号とオフ信号との波形である。信号波形２０４０は、データ線２２０に供給されるデータ信号とリセット信号との波形であり、信号波形２０４１は、データ線２２１に供給されるデータ信号とリセット信号との波形であり、信号波形２０４２は、データ線２２２に供給されるデータ信号とリセット信号との波形である。
【００５０】
図４において、時間（期間）ｔ０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７、ｔ８〜ｔ９、ｔ１０〜ｔ１１、・・・は、データの書き込み工程の期間であり、この期間が第１の走査期間である。これらの期間では、信号波形２０２０を有する第１走査信号制御信号はローレベルであり且つ信号波形２０２１を有する第２走査信号制御信号はハイレベルである。第１走査線駆動回路から出力された信号波形２０００〜２００２を有する走査信号が、走査信号制御回路により、走査線２１０〜２１２へ供給され、走査線２１０〜２１２に接続されたスイッチングトランジスタに対して、信号波形２０３０〜２０３２を有するオン信号となる。この時、データ線２２０〜２２２へはデータ信号が出力され、データ線２２３〜２２５についても同様に制御される。
【００５１】
従って、時間ｔ０〜ｔ１の期間では、走査線２１０にオン信号が供給されているので走査線２１０に接続された全画素のスイッチングトランジスタが全てオン状態となり、データ信号がデータ線を介して走査線２１０に接続された全画素のドライビングトランジスタへと供給される。よって、有機ＥＬ素子のアノードと有機ＥＬ素子駆動用電源の導通または非導通が選択され、有機ＥＬ素子が発光または発光を停止する。
【００５２】
時間ｔ２〜ｔ３の期間では、走査線２１１にオン信号が供給されているので走査線２１１に接続された全画素のスイッチングトランジスタが全てオン状態となり、データ信号がデータ線を介して走査線２１１に接続された全画素のドライビングトランジスタへと供給される。よって、有機ＥＬ素子のアノードと有機ＥＬ素子駆動用電源の導通または非導通が選択され、有機ＥＬ素子が発光または発光を停止する。
【００５３】
時間ｔ４〜ｔ５の期間では、走査線２１２にオン信号が供給されているので走査線２１２に接続された全画素のスイッチングトランジスタが全てオン状態となり、データ信号がデータ線を介して走査線２１２に接続された全画素のドライビングトランジスタへと供給される。よって、有機ＥＬ素子のアノードと有機ＥＬ素子駆動用電源の導通または非導通が選択され、有機ＥＬ素子が発光または発光を停止する。以下同様にして走査線２１３〜２１４に接続された画素も制御される。
【００５４】
他方、時間ｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６、ｔ７〜ｔ８、ｔ９〜ｔ１０、ｔ１１〜ｔ１２、・・・は、データのリセット工程の期間であり、この期間が第２の走査期間である。これらの期間では、信号波形２０２０を有する第１走査信号制御信号はハイレベルであり且つ信号波形２０２１を有する第２走査信号制御信号はローレベルである。第２走査線駆動回路から出力された信号波形２０１０〜２０１２を有する走査信号が走査信号制御回路により走査線２１０〜２１２へ供給され、走査線２１０〜２１２に接続されたスイッチングトランジスタに対して、信号波形２０３０〜２０３２を有するオン信号となる。この時、データ線２２０〜２２２へはリセット信号が出力され、データ線２２３〜２２５についても同様に制御される。
【００５５】
従って、時間ｔ５〜ｔ６の期間では、走査線２１０にオン信号が供給されているので走査線２１０に接続された全画素のスイッチングトランジスタが全てオン状態となり、リセット信号がデータ線を介して走査線２１０に接続された全画素のドライビングトランジスタへと供給される。よって、有機ＥＬ素子のアノードと有機ＥＬ素子駆動用電源の非導通が選択され、有機ＥＬ素子が発光を停止する。
【００５６】
時間ｔ７〜ｔ８の期間では、走査線２１１にオン信号が供給されているので走査線２１１に接続されたスイッチングトランジスタが全てオン状態となり、リセット信号がデータ線を介して走査線２１１に接続された全画素のドライビングトランジスタへと供給される。よって、有機ＥＬ素子のアノードと有機ＥＬ素子駆動用電源の非導通が選択され、有機ＥＬ素子が発光を停止する。
【００５７】
時間ｔ９〜ｔ１０の期間では、走査線２１２にオン信号が供給されているので走査線２１２に接続されたスイッチングトランジスタが全てオン状態となり、リセット信号がデータ線を介して走査線２１２に接続された全画素のドライビングトランジスタへと供給される。よって、有機ＥＬ素子のアノードと有機ＥＬ素子駆動用電源の非導通が選択され、有機ＥＬ素子が発光を停止する。以下同様にして走査線２１３〜２１４に接続された画素も制御される。
【００５８】
上述の様に第１の走査期間たる時間ｔ２ｎ〜ｔ２ｎ＋１（ｎ＝０，１，２，・・・）には、オン信号を走査線に供給し、第２の走査期間たる時間ｔ２ｎ＋１〜ｔ２ｎ＋２（ｎ＝０，１，２，・・・）には、オン信号を走査線に供給する。このため２つの走査期間は互いに干渉することはない。
【００５９】
走査線２１０に第１の走査期間にオン信号が供給される時間と第２の走査期間にオン信号が供給される時間ｔ０〜ｔ５をＴＬ１（図３参照）に設定すると、走査線２１０に接続された画素の発光期間はＴＬ１に制御される。又走査線２１１が第１の走査期間にオン信号が供給される時間と第２の走査期間にオン信号が供給される時間の間隔ｔ２〜ｔ７をＴＬ１に設定すると、走査線２１１に接続された画素の発光期間はＴＬ１に制御される。更に走査線２１２が第１の走査期間にオン信号が供給される時間と第２の走査期間にオン信号が供給される時間の間隔ｔ４〜ｔ９をＴＬ１に設定すると、走査線２１２に接続された画素の発光期間はＴＬ１に制御される。以下走査線２１３〜２１４に接続された画素についても同様である。従ってサブフレームＳＦ１では第１の走査期間と第２の走査期間の間隔をＴＬ１とし、サブフレームＳＦ２では第１の走査期間と第２の走査期間の間隔をＴＬ２（図３参照）とし、サブフレームＳＦ３では第１の走査期間と第２の走査期間の間隔をＴＬ３（図３参照）とし、サブフレームＳＦ４では第１の走査期間と第２の走査期間の間隔をＴＬ４（図３参照）とすることで画素の発光期間を制御する。
【００６０】
図５は第１走査線駆動回路及び第２走査線駆動回路の一実施形態を示した回路図である。
【００６１】
図５において、走査線駆動回路には、入力配線として、スタートパルス信号入力４００及びクロック入力４１０〜４１４が接続されており、出力配線として、クロック制御信号出力４２０〜４２４及び走査信号出力４３０〜４３３が接続されており、これらの入出力配線から各信号が入出力される。スタートパルス信号入力４００には外部からスタートパルス信号を入力し、クロック入力４１０〜４１４には後に詳述するクロック制御回路のクロック出力６２０〜６２４を接続する。クロック制御信号出力４２０〜４２４には後に詳述するクロック制御回路のクロック制御信号入力６１０〜６１４を接続し、走査信号出力４３０〜４３３には後に詳述する走査信号制御回路の走査信号入力５１０〜５１３に接続する。
【００６２】
図６は、図５に示した走査線駆動回路の一実施形態の動作を示したタイミングチャート図である。
【００６３】
図６において、信号波形４５０は、スタートパルス信号入力４００に入力されるスタートパルス信号の波形である。信号波形４６０〜４６２は夫々、クロック制御信号出力４２０〜４２２から出力されるクロック制御信号の波形である。信号波形４７０〜４７２は夫々、クロック入力４１０〜４１２に入力されるクロックの波形である。
【００６４】
信号波形４６０〜４６２を有するクロック制御信号がハイレベルの期間後に詳述するクロック制御回路から、信号波形４７０〜４７２を有するクロックが供給される。クロック制御信号がクロックの立ち上がりエッジまたは立ち下がりエッジに対して遅延するのは、クロックの立ち上がりエッジまたは立ち下がりエッジにシフトレジスタを構成するクロックドインバーターの出力が変化し、ＮＡＮＤ回路にクロックドインバーターの出力が入力され、クロック制御信号が変化するためである。したがって本実施形態では、走査線駆動回路を構成するシフトレジスタのうち走査信号を伝播している部位にのみクロックが供給されることになる。信号波形４８０及び４８１は夫々、走査信号出力４３０及び４３１に出力される走査信号の波形である。
【００６５】
図７は走査信号制御回路の一実施形態を示した回路図である。
【００６６】
図７において、走査信号制御回路には、入力配線として、第１走査線駆動回路から発生する走査信号を入力する第１走査信号入力５１０〜５１３、第２走査線駆動回路から発生する走査信号を入力する第２走査信号入力５２０〜５２３、第１走査信号制御信号入力５００、及び第２走査信号制御信号入力５０１が接続されており、出力配線として、走査信号出力５３０〜５３３が接続されており、これらの入出力配線から各信号が入出力される。走査信号制御回路は、走査信号出力制御部５４０、第１走査信号入力制御部５４１、及び第２走査信号入力制御部５４２を備えて構成されている。第１走査信号入力５１０〜５１３には先に詳述した第１走査線駆動回路の走査信号出力４３０〜４３３を接続する。第２走査信号入力５２０〜５２３には先に詳述した第２走査線駆動回路の走査信号出力４３０〜４３３を接続する。第１走査信号制御信号入力５００には外部から第１走査信号制御信号を入力し、第２走査信号制御信号入力５０１には外部から第２走査信号制御信号を入力する。走査信号出力５３０〜５３３は走査線に接続する。
【００６７】
図８は、図７に示した走査信号制御回路の一実施形態の動作を示したタイミングチャート図である。
【００６８】
図８において、信号波形５５０は、第１走査信号入力５１０に入力される第１走査信号の波形であり、信号波形５５１は、第２走査信号入力５２０に入力される第２走査信号の波形であり、信号波形５６０は、第１走査信号制御信号入力に入力される第１走査信号制御信号の波形であり、信号波形５６１は、第２走査信号制御信号入力に入力される第２走査信号制御信号の波形であり、信号波形５７０は、走査信号出力５３０に出力される走査信号の波形である。
【００６９】
データ線駆動回路は、第１走査信号制御信号と第２走査信号制御信号とに同期している。走査信号制御回路は、第１走査信号制御信号がローレベルで且つ第２走査信号制御信号がハイレベルの時に、第１走査線駆動回路から発生した第１走査信号を走査信号出力に出力する。この時データ線駆動回路はデータ信号をデータ線に出力する。
【００７０】
走査信号制御回路は、第１走査信号制御信号がハイレベルで且つ第２走査信号制御信号がローレベルの時に、第２走査線駆動回路から発生した第２走査信号を走査信号出力に出力する。この時データ線駆動回路はリセット信号をデータ線に出力する。
【００７１】
図９は、クロック制御回路の一実施形態を示した回路図である。
【００７２】
図９において、クロック制御回路には、入力配線として、クロック入力６００、クロック制御信号入力６１０〜６１４が接続されており、出力配線として、クロック出力６２０〜６２４が接続されており、これらの入出力配線から各信号が入出力される。クロック入力６００には外部からクロックを供給し、クロック制御信号６１０〜６１４に前に詳述した走査線駆動回路のクロック制御信号出力４２０〜４２４を接続し、クロック出力６２０〜６２４を走査線駆動回路のクロック入力４１０〜４１４に接続する。
【００７３】
図１０は、図９に示したクロック制御回路の一実施形態の動作を示したタイミングチャート図である。
【００７４】
図１０において、信号波形６５０は、クロック入力６００に入力されるクロックの波形であり、信号波形６６０は、クロック制御信号入力に入力されるクロック制御信号の波形であり、信号波形６６１は、クロック制御信号入力６１１に入力されるクロック制御信号の波形である。信号波形６７０は、クロック出力６２０に出力されるクロックの波形であり、信号波形６７１は、クロック出力６２１に出力されるクロックの波形である。
【００７５】
クロック制御信号６１０がハイレベルの期間、クロック入力６００に入力されているクロックがクロック出力６２０に出力され、クロック制御信号６１０がローレベルの期間、ローレベルがクロック出力６２０に出力される。クロック制御信号６１１がハイレベルの期間、クロック入力６００に入力されているクロックがクロック出力６２１に出力され、クロック制御信号６１１がローレベルの期間ハイレベルがクロック出力６２１に出力される。同様にしてクロック出力６２２〜６２４も制御される。
【００７６】
図１１は、本実施形態に係る素子基板上における各種周辺回路のブロック配置の一例を示す、図式的な平面図である。
【００７７】
図１１に示した如きブロック配置を採用した場合、画素部７０５の左側を占める周辺領域において、走査信号制御回路７０３−バッファー７０４間の配線長が長くなってしまう。一般的に配線長が長くなるにつれ配線容量が増大するため、配線長が長くなるにつれて高速動作に支障が出てくる。また配線が交差している部分があり、配線層を変更しなければならないといったレイアウト上の支障も生じる。走査信号制御回路７０３−バッファー７０４間の配線を、第２走査信号駆動回路７００、第１走査信号駆動回路７０１、クロック制御回路７０１中を通した場合、例えばこれらの回路の下層側又は上層側を通して配線した場合も、配線長が長くなり、配線層を変更してレイアウトしなければならないといった問題は避けられない。
【００７８】
図１２は、本実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【００７９】
図１２に示した如きブロック配置を採用した場合、画素部７１５の左側を占める周辺領域において、走査信号制御回路７１３−バッファー７１４間、第２走査信号駆動回路７１０−走査信号制御回路７１３、及び第１走査信号駆動回路７１２−走査信号制御回路７１３間の配線長が長くなってしまう。また配線が交差している部分があり、配線層を変更しなければならないといったレイアウト上の支障も生じる。第２走査信号駆動回路７１０−走査信号制御回路７１３間の配線をクロック制御回路７１１中を通した場合、第１走査信号駆動回路７１２−走査信号制御回路７１３間の配線を第２走査信号駆動回路及びクロック制御回路中を通した場合、若しくは、走査信号制御回路７１３−バッファー７１４間の配線をクロック制御回路７１１、第２走査信号駆動回路７１０及び第１走査信号駆動回路７１２中を通した場合も、配線長が長くなってしまい、配線層を変更してレイアウトしなければならないといった問題は避けられない。
【００８０】
図１３は、本実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【００８１】
図１３に示した如きブロック配置を採用した場合、画素部７２５の左側を占める周辺領域において、クロック制御回路７２１−第２走査信号駆動回路７２０間、クロック制御回路７２１−第１走査信号駆動回路間、及び走査信号制御回路７２３−バッファー７２４間の配線長が長くなってしまう。また配線が交差している部分があり、配線層を変更しなければならないといったレイアウト上の支障も生じる。クロック制御回路７２１−第２走査信号駆動回路７２０間の配線を走査信号制御回路７２３、第１走査信号駆動回路７２２中を通した場合、クロック制御回路７２１−第１走査信号駆動回路７２２間の配線を走査信号制御回路中を通した場合、若しくは、走査信号制御回路７２３−バッファー７２４間の配線をクロック制御回路７２１中を通した場合も、配線長が長くなってしまい、配線層を変更してレイアウトしなければならないといった問題は避けられない。
【００８２】
図１４は、本実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【００８３】
図１４に示した如きブロック配置を採用した場合、画素部７３５の左側を占める周辺領域において、クロック制御回路７３１−第２走査信号駆動回路７３０間、クロック制御回路７３１−第１走査信号駆動回路間、及び走査信号制御回路７３３−バッファー７３４間の配線長が長くなってしまう。また配線が交差している部分があり、配線層を変更しなければならないといったレイアウト上の支障も生じる。クロック制御回路７３１−第２走査信号駆動回路７３０間の配線を走査信号制御回路７３３中を通した場合、クロック制御回路７３１−第１走査信号駆動回路７３２間の配線を走査信号制御回路７３３、第２走査信号駆動回路７３０中を通した場合、若しくは、走査信号制御回路７３３−バッファー７３３間の配線を第２走査信号駆動回路７３０、第１走査信号駆動回路７３２中を通した場合も、配線長が長くなってしまい、配線層を変更してレイアウトしなければならないといった問題は避けられない。
【００８４】
図１５は、本実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【００８５】
図１５に示した如きブロック配置を採用した場合、画素部７４５の左側を占める周辺領域において、第２走査信号駆動回路７４０−走査信号制御回路７４３間、及び第１走査信号駆動回路７４１−走査信号制御回路７４３間の配線長が長くなってしまう。また配線が交差している部分があり、配線層を変更しなければならないといったレイアウト上の支障も生じる。第２走査信号駆動回路７４０−走査信号制御回路７４３間の配線を第１走査信号駆動回路７４２及びクロック制御回路７４１中を通した場合、若しくは、第１走査信号駆動回路７４２−走査信号制御回路７４３間の配線をクロック制御回路７４１中を通した場合も、配線長が長くなってしまい、配線層を変更してレイアウトしなければならないといった問題は避けられない。
【００８６】
図１６は、本実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【００８７】
図１６に示した如きブロック配置を採用した場合、画素部７５５の左側を占める周辺領域において、走査線の駆動用に、クロック制御回路７５１、第２走査線駆動回路７５０、第１走査線駆動回路７５２、走査信号制御回路７５３及びバッファー７５４が、画素部７５５から遠い側から、この順に配置されている。従って、この場合には、上述した図１１〜図１５のブロック配置を採用した場合と比較し、配線長は最も短く、配線が交差している部分もないため高速動作やレイアウト上の支障が生じることはない。したがって本発明を実施する際には、図１６のブロック配置を採用することが望ましい。
【００８８】
尚、図１１〜図１５に示した本実施形態に係る各種ブロック配置例を採用した場合であっても、図２０に示した従来技術と比較すれば、リセット用走査線等が不要であるなどの非常に有利な効果が得られる。
【００８９】
（電子機器）
次に、上述した実施形態に係る電気光学装置を電子機器に用いた例について図１７から図１９を参照して説明する。
【００９０】
先ず、上述した電気光学装置を、モバイル型コンピュータの表示部に適用した例について説明する。図１７は、この構成を示す斜視図である。図１７において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示部として用いられる表示装置１００５とを備えている。
【００９１】
次に、上述した電気光学装置を、携帯電話の表示部に適用した例について説明する。図１８は、この構成を示す斜視図である。図１８において、携帯電話１２５０は、複数の操作ボタン１２５２のほか、受話口、送話口とともに、上述した電気光学装置を表示装置１００５として備えるものである。
【００９２】
次に、上述した電気光学装置を、ファインダに用いたデジタルスチルカメラについて説明する。図１９は、この構成を背面から示す斜視図である。デジタルスチルカメラ１３００におけるケース１３０２の背面には、上述した電気光学装置が表示装置１００５として設けられ、ケース１３０２の前面に設けられたＣＣＤ１３０４による撮像信号に基づいて、表示を行うようになっている。即ち、表示装置１００５は、被写体を表示するファインダとして機能することになる。
【００９３】
なお、電子機器としては、これらの他、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーションシステム、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等が挙げられる。
【００９４】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及びその駆動方法並びにそれを備えた電子機器もまた、本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すブロック図である。
【図２】実施形態に係る画素を示す回路図である。
【図３】実施形態に係る順次点灯同時消去法を説明する概念図である。
【図４】実施形態に係る順次点灯同時消去法を示すタイミングチャート図である。
【図５】実施形態に係る走査信号駆動回路の一例を示す回路図である。
【図６】実施形態に係る走査信号駆動回路の動作を示すタイミングチャート図である。
【図７】実施形態に係る走査信号制御回路の一例を示す回路図である。
【図８】実施形態に係る走査信号制御回路の動作を示すタイミングチャート図である。
【図９】実施形態に係るクロック制御回路の一例を示す回路図である。
【図１０】実施形態に係るクロック制御回路の動作を示すタイミングチャート図である。
【図１１】実施形態に係る素子基板上における各種周辺回路のブロック配置の一例を示す、図式的な平面図である。
【図１２】実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【図１３】実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【図１４】実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【図１５】実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【図１６】実施形態に係る素子基板上における各種周辺回路のブロック配置の他の一例を示す、図式的な平面図である。
【図１７】実施形態に係る電気光学装置を適用した電子機器の一例たるモバイル型コンピュータを示す斜視図である。
【図１８】実施形態に係る電気光学装置を適用した電子機器の他の例たる携帯電話を示す斜視図である。
【図１９】実施形態に係る電気光学装置を適用した電子機器の他の例たるデジタルスチルカメラの構成を示す斜視図である。
【図２０】従来例に係る電気光学装置を示すブロック図である。
【図２１】図２０の電気光学装置に係る画素を示す回路図である。
【符号の説明】
２００  電気光学装置、２４０  クロック制御回路、２４１  第２走査線駆動回路、２４２  第１走査線駆動回路、２４３  走査信号制御回路、２４４  バッファー、２４５データ線駆動回路、２５０  走査線、２５１  データ線、２５２  有機ＥＬ素子駆動用電源線、２６０  スイッチングトランジスタ、２６２  ドライビングトランジスタ、２６３  有機ＥＬ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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