(57)【要約】【課題】トランジスタ数を抑制した簡素なクロック制御回路により、信号伝送回路の消費電力を低減することが可能な構成のフリップフロップ回路を提供する。【解決手段】本発明に係る半導体集積回路装置は、トランジスタ数を抑制した簡素なクロック制御回路により、信号伝送回路の入力信号が出力信号と同一論理値の場合は内部クロック信号を一定値に保持して信号伝送回路の動作を抑制し、信号伝送回路の入力信号が出力信号と異なる論理値の場合は内部クロック信号を通常のクロック信号として信号伝送回路を動作させるフリップフロップ回路である。【選択図】　図１
2004056667.tif 000002
【特許請求の範囲】
【請求項１】
第一の内部クロック信号の論理値に応じて信号を通過させる又は保持する第一のラッチ回路と、
前記第一のラッチ回路に縦続接続され、前記第一のラッチ回路と逆の動作特性により第二の内部クロック信号の論理値に応じて信号を保持する又は通過させる第二のラッチ回路と、
前記第一のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第一の比較回路と、
前記第二のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第二の比較回路と、
前記第一の比較回路による比較の結果、前記第一のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は所定のクロック信号を前記第一の内部クロック信号として出力する第一のクロック制御回路と、
前記第二の比較回路による比較の結果、前記第二のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は前記所定のクロック信号を前記第二の内部クロック信号として出力する第二のクロック制御回路と、
を備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記第一のラッチ回路は、前記第一の内部クロック信号が第一の信号レベルである間は信号を通過させ、前記第一の内部クロック信号が第二の信号レベルである間は信号を保持するラッチ回路であり、前記第二のラッチ回路は、前記第二の内部クロック信号が第二の信号レベルである間は信号を通過させ、前記第二の内部クロック信号が第一の信号レベルである間は信号を保持するラッチ回路であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第一の比較回路はＥＸ−ＮＯＲ論理回路、前記第二の比較回路はＥＸ−ＯＲ論理回路、前記第一のクロック制御回路はＯＲ論理回路、前記第二のクロック制御回路はＡＮＤ論理回路であることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第一の比較回路はＥＸ−ＯＲ論理回路、前記第二の比較回路はＥＸ−ＮＯＲ論理回路、前記第一のクロック制御回路はＯＲ論理回路、前記第二のクロック制御回路はＡＮＤ論理回路であることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
Ｄ入力に入力ノードが接続され、所定のノードＸに出力ノードが接続され、クロック入力ノードに入力される第一の内部クロック信号が第一の信号レベルである間は信号を通過させ、第一の内部クロック信号が第二の信号レベルである間は信号を保持する第一のラッチ回路と、
前記ノードＸに入力ノードが接続され、Ｑ出力に出力ノードが接続され、クロック入力ノードに入力される第二の内部クロック信号が第二の信号レベルである間は信号を通過させ、第二の内部クロック信号が第一の信号レベルである間は信号を保持する第二のラッチ回路と、
前記Ｄ入力が一方側入力に入力され、前記ノードＸに他方側入力が接続された第一の比較回路と、
前記第一の比較回路の出力ノードが一方側入力に接続され、所定のクロック信号が他方側入力に入力され、前記第一の内部クロック信号を出力する第一のクロック制御回路と、
前記ノードＸに一方側入力が接続され、前記Ｑ出力が他方側入力に入力される第二の比較回路と、
前記第二の比較回路の出力ノードが一方側入力に接続され、前記所定のクロック信号が他方側入力に入力され、前記第二の内部クロック信号を出力する第二のクロック制御回路と、
を備えていることを特徴とする半導体集積回路装置。
【請求項６】
前記第一のラッチ回路は、前記Ｄ入力に入力ノードが接続された第一のインバータと、前記第一のインバータの出力ノードに縦続接続された第一のトランスミッションゲートと、前記第一のトランスミッションゲートの出力ノードに縦続接続され、前記ノードＸに出力ノードが接続された第二のインバータと、前記第二のインバータに相互接続された第一のクロックドインバータとを備えており、
前記第二のラッチ回路は、前記ノードＸに入力ノードが接続された第三のインバータと、前記第三のインバータの出力ノードに縦続接続された第二のトランスミッションゲートと、前記第二のトランスミッションゲートの出力ノードに縦続接続された第四のインバータと、前記第四のインバータに相互接続された第二のクロックドインバータとを備えていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記第一の比較回路は、
相互に並列接続された一対の第一のＮチャネルＭＯＳトランジスタ及び第一のＰチャネルＭＯＳトランジスタであって、前記第一のＮチャネルＭＯＳトランジスタのドレイン及び前記第一のＰチャネルＭＯＳトランジスタのソースが前記第一のトランスミッションゲートの出力ノードに接続され、前記第一のＮチャネルＭＯＳトランジスタのゲートが前記第一のインバータの出力ノードに接続され、前記第一のＰチャネルＭＯＳトランジスタのゲートが前記Ｄ入力に接続された一対の前記第一のＮチャネルＭＯＳトランジスタ及び前記第一のＰチャネルＭＯＳトランジスタと、
相互に並列接続された一対の第二のＮチャネルＭＯＳトランジスタ及び第二のＰチャネルＭＯＳトランジスタであって、前記第二のＮチャネルＭＯＳトランジスタのドレイン及び前記第二のＰチャネルＭＯＳトランジスタのソースが前記ノードＸに接続され、前記第二のＮチャネルＭＯＳトランジスタのゲートが前記Ｄ入力に接続され、前記第二のＰチャネルＭＯＳトランジスタのゲートが前記第一のインバータの出力ノードに接続された一対の前記第二のＮチャネルＭＯＳトランジスタ及び前記第二のＰチャネルＭＯＳトランジスタとを備えており、
前記第二の比較回路は、
相互に並列接続された一対の第三のＮチャネルＭＯＳトランジスタ及び第三のＰチャネルＭＯＳトランジスタであって、前記第三のＮチャネルＭＯＳトランジスタのドレイン及び前記第三のＰチャネルＭＯＳトランジスタのソースが前記第二のトランスミッションゲートの出力ノードに接続され、前記第三のＮチャネルＭＯＳトランジスタのゲートが前記第三のインバータの入力ノードに接続され、前記第三のＰチャネルＭＯＳトランジスタのゲートが前記第三のインバータの出力ノードに接続された一対の前記第三のＮチャネルＭＯＳトランジスタ及び前記第三のＰチャネルＭＯＳトランジスタと、
相互に並列接続された一対の第四のＮチャネルＭＯＳトランジスタ及び第四のＰチャネルＭＯＳトランジスタであって、前記第四のＮチャネルＭＯＳトランジスタのドレイン及び前記第四のＰチャネルＭＯＳトランジスタのソースが前記第四のインバータの出力ノードに接続され、前記第四のＮチャネルＭＯＳトランジスタのゲートが前記第三のインバータの出力ノードに接続され、前記第四のＰチャネルＭＯＳトランジスタのゲートが前記第三のインバータの入力ノードに接続された一対の第四のＮチャネルＭＯＳトランジスタ及び第四のＰチャネルＭＯＳトランジスタとを備えていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記第一のクロック制御回路は、
前記クロック信号が一方側入力に入力され、前記第一のＮチャネルＭＯＳトランジスタのソース及び前記第一のＰチャネルＭＯＳトランジスタのドレイン並びに前記第二のＮチャネルＭＯＳトランジスタのソース及び前記第二のＰチャネルＭＯＳトランジスタのドレインが他方側入力に接続されたＮＯＲ論理回路と、
前記ＮＯＲ論理回路の出力ノードに縦続接続された第五のインバータとを備え、
前記第二のクロック制御回路は、
前記クロック信号が一方側入力に入力され、前記第三のＮチャネルＭＯＳトランジスタのソース及び前記第三のＰチャネルＭＯＳトランジスタのドレイン並びに前記第四のＮチャネルＭＯＳトランジスタのソース及び前記第四のＰチャネルＭＯＳトランジスタのドレインが他方側入力に接続されたＮＡＮＤ論理回路と、
前記ＮＡＮＤ論理回路の出力ノードに縦続接続された第六のインバータとを備え、
前記第五のインバータの出力ノードから前記第一の内部クロック信号を前記第一のトランスミッションゲートのＮチャネルＭＯＳトランジスタ及び前記第一のクロックドインバータのＰチャネルＭＯＳトランジスタに供給し、前記ＮＯＲ論理回路の出力ノードから前記第一の内部クロック信号の論理反転信号である第一の反転内部クロック信号を前記第一のクロックドインバータのＮチャネルＭＯＳトランジスタ及び前記第一のトランスミッションゲートのＰチャネルＭＯＳトランジスタに供給し、前記第六のインバータの出力ノードから前記第二の内部クロック信号を前記第二のトランスミッションゲートのＮチャネルＭＯＳトランジスタ及び前記第二のクロックドインバータのＰチャネルＭＯＳトランジスタに供給し、前記ＮＡＮＤ論理回路の出力ノードから前記第二の内部クロック信号の論理反転信号である第二の反転内部クロック信号を前記第二のクロックドインバータのＮチャネルＭＯＳトランジスタ及び前記第二のトランスミッションゲートのＰチャネルＭＯＳトランジスタに供給することを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記第二のラッチ回路はさらに、前記第二のトランスミッションゲートの出力ノードに縦続接続され、出力ノードが前記Ｑ出力に接続された第七のインバータを備えていることを特徴とする請求項６に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に係り、特にフリップフロップ回路に関する。
【０００２】
【従来の技術】
図７は、従来のフリップフロップ回路の回路図である。図７（ａ）が、フリップフロップ回路の信号伝送回路であり、図７（ｂ）が、フリップフロップ回路のクロック供給回路である。
【０００３】
フリップフロップ回路の信号伝送回路は、Ｄ入力に入力ノードが接続された第一のクロックドインバータＩＮＶ２１と、第一のクロックドインバータＩＮＶ２１の出力ノードに縦続接続された第二のインバータＩＮＶ２２と、第二のインバータＩＮＶ２２に相互接続された第三のクロックドインバータＩＮＶ２３と、第二のインバータＩＮＶ２２の出力ノードに縦続接続されたトランスミッションゲートＴＧ２１と、トランスミッションゲートＴＧ２１の出力ノードに縦続接続された第四のインバータＩＮＶ２４と、第四のインバータＩＮＶ２４に相互接続された第五のクロックドインバータＩＮＶ２５と、第四のインバータＩＮＶ２４の出力ノードに縦続接続され、出力ノードがＱ出力に接続された第六のインバータＩＮＶ２６とを備えている。
【０００４】
フリップフロップ回路のクロック供給回路は、クロック信号ＣＬＫの供給ノードに入力ノードが接続された第七のインバータＩＮＶ２７と、第七のインバータＩＮＶ２７の出力ノードに縦続接続された第八のインバータＩＮＶ２８とを備え、第八のインバータＩＮＶ２８の出力ノードから内部クロック信号ＣＫＩを供給し、第七のインバータＩＮＶ２７の出力ノードから反転内部クロック信号ＣＫＩＢを供給する。
【０００５】
内部クロック信号ＣＫＩは、第三のクロックドインバータＩＮＶ２３及びトランスミッションゲートＴＧ２１のＮチャネルＭＯＳトランジスタ並びに第一のクロックドインバータＩＮＶ２１及び第五のクロックドインバータＩＮＶ２５のＰチャネルＭＯＳトランジスタに供給され、反転内部クロック信号ＣＫＩＢは、第一のクロックドインバータＩＮＶ２１及び第五のクロックドインバータＩＮＶ２５のＮチャネルＭＯＳトランジスタ並びに第三のクロックドインバータＩＮＶ２３及びトランスミッションゲートＴＧ２１のＰチャネルＭＯＳトランジスタに供給される。尚、図７においては、簡単のため、ＮチャネルＭＯＳトランジスタ側に供給される内部クロック信号及び反転内部クロック信号のみ示している。
【０００６】
クロック信号ＣＬＫがＬ（Ｌｏｗ）レベルのとき、内部クロック信号ＣＫＩはＬレベル、反転内部クロック信号ＣＫＩＢはＨ（Ｈｉｇｈ）レベルになり、クロック信号ＣＬＫがＨレベルのとき、内部クロック信号ＣＫＩはＨレベル、反転内部クロック信号ＣＫＩＢはＬレベルになる。
【０００７】
Ｄ入力から入力された入力信号は、クロック信号ＣＬＫがＬレベルのとき、即ち、反転内部クロック信号ＣＫＩＢがＨレベルのとき、第一のクロックドインバータＩＮＶ２１を通過して第二のインバータＩＮＶ２２に入力されるが、このとき内部クロック信号ＣＫＩがＬレベルなので、トランスミッションゲートＴＧ２１及び第三のクロックドインバータＩＮＶ２３は閉じており、入力信号はここで阻止される。
【０００８】
クロック信号ＣＬＫがＬレベルからＨレベルに切り替わると、第一のクロックドインバータＩＮＶ２１が閉じる一方、トランスミッションゲートＴＧ２１及び第三のクロックドインバータＩＮＶ２３は開いた状態となる。従って、クロック信号ＣＬＫが切り替わる瞬間にＤ入力から入力されていた入力信号は、第二のインバータＩＮＶ２２及び第三のクロックドインバータＩＮＶ２３によりラッチされると共に、トランスミッションゲートＴＧ２１、第四のインバータＩＮＶ２４、第六のインバータＩＮＶ２６を通過してＱ出力から出力信号として出力される。
【０００９】
そして、次にクロック信号ＣＬＫがＨレベルからＬレベルに切り替わると、トランスミッションゲートＴＧ２１が閉じる一方、第五のクロックドインバータＩＮＶ２５が開いた状態となる。従って、クロック信号ＣＬＫが切り替わる瞬間にトランスミッションゲートＴＧ２１を通過してきていた入力信号は、第四のインバータＩＮＶ２４及び第五のクロックドインバータＩＮＶ２５にラッチされ、第六のインバータＩＮＶ２６を通過してＱ出力から出力信号として出力される。この状態は、その後、トランスミッションゲートＴＧ２１が開いて、異なったレベルの入力信号が入力されてくるまで継続する。
【００１０】
【発明が解決しようとする課題】
ところで、大規模集積回路（ＬＳＩ）の中でもフリップフロップ回路は、消費電力が大きいことが知られている。
【００１１】
図７に示した従来のフリップフロップ回路は、クロック信号ＣＬＫに基づく動作に応じて多数のノードが充放電され、電力を消費する。例えば、図７に示したフリップフロップ回路では、全トランジスタ数が２４個であるのに対して、１２個のトランジスタが充放電される。その結果として、Ｄ入力から入力される入力信号のレベルが変化しない場合であっても、変化した場合の４０％程度の電力を消費している。
【００１２】
濱田らは、特許出願　特願平１０−２４０７１３号において、図８に示す低消費電力フリップフロップ回路を開示している。
【００１３】
図８は、先に開示された低消費電力フリップフロップ回路の回路図である。
【００１４】
この低消費電力フリップフロップ回路には、Ｄ入力に入力ノードが接続された第一のインバータＩＮＶ４１と、第一のインバータＩＮＶ４１の出力ノードに縦続接続されたトランスミッションゲートＴＧ３１と、トランスミッションゲートＴＧ３１の出力ノードに縦続接続された第二のインバータＩＮＶ４２と、第二のインバータＩＮＶ４２に相互接続された第三のクロックドインバータＩＮＶ４３と、トランスミッションゲートＴＧ３１の出力ノードに縦続接続され、出力ノードがＱ出力に接続された第四のインバータＩＮＶ４４とが備えられている。以上の第一乃至第三のインバータＩＮＶ４１−４３及びトランスミッションゲートＴＧ３１によりラッチ回路が信号伝送回路として構成されている。尚、Ｑ出力は、第二のインバータＩＮＶ４２の出力ノードから取り出してもよいが、Ｑ出力の安定供給のために第四のインバータＩＮＶ４４によりＱ出力を取り出している。
【００１５】
また、この低消費電力フリップフロップ回路には、相互に並列接続された一対の第一のＮチャネルＭＯＳトランジスタＮＭ２１及び第一のＰチャネルＭＯＳトランジスタＰＭ２１であって、第一のＮチャネルＭＯＳトランジスタＮＭ２１のドレイン及び第一のＰチャネルＭＯＳトランジスタＰＭ２１のソースがトランスミッションゲートＴＧ３１の出力ノードに接続され、第一のＮチャネルＭＯＳトランジスタＮＭ２１のゲートが第一のインバータＩＮＶ４１の出力ノードに接続され、第一のＰチャネルＭＯＳトランジスタＰＭ２１のゲートがＤ入力に接続された一対の第一のＮチャネルＭＯＳトランジスタＮＭ２１及び第一のＰチャネルＭＯＳトランジスタＰＭ２１と、相互に並列接続された一対の第二のＮチャネルＭＯＳトランジスタＮＭ２２及び第二のＰチャネルＭＯＳトランジスタＰＭ２２であって、第二のＮチャネルＭＯＳトランジスタＮＭ２２のドレイン及び第二のＰチャネルＭＯＳトランジスタＰＭ２２のソースが第二のインバータＩＮＶ４２の出力ノードに接続され、第二のＮチャネルＭＯＳトランジスタＮＭ２２のゲートがＤ入力に接続され、第二のＰチャネルＭＯＳトランジスタＰＭ２２のゲートが第一のインバータＩＮＶ４１の出力ノードに接続された一対の第二のＮチャネルＭＯＳトランジスタＮＭ２２及び第二のＰチャネルＭＯＳトランジスタＰＭ２２とが備えられている。以上の一対の第一のＮチャネルＭＯＳトランジスタＮＭ２１及び第一のＰチャネルＭＯＳトランジスタＰＭ２１及び一対の第二のＮチャネルＭＯＳトランジスタＮＭ２２及び第二のＰチャネルＭＯＳトランジスタＰＭ２２により、Ｄ入力とＱ出力との排他的否定論理和を論理演算するＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ３を構成している。
【００１６】
さらに、この低消費電力フリップフロップ回路には、クロック信号ＣＬＫが一方側入力に入力される２入力ＡＮＤ論理回路ＡＮＤ２１と、第一のＮチャネルＭＯＳトランジスタＮＭ２１のソース及び第一のＰチャネルＭＯＳトランジスタＰＭ２１のドレイン並びに第二のＮチャネルＭＯＳトランジスタＮＭ２２のソース及び第二のＰチャネルＭＯＳトランジスタＰＭ２２のドレインが一方側入力に接続され、ＡＮＤ論理回路ＡＮＤ２１の出力ノードが他方側入力に接続された２入力ＮＯＲ論理回路ＮＯＲ２１と、クロック信号ＣＬＫが一方側入力に入力され、ＮＯＲ論理回路ＮＯＲ２１の出力ノードが他方側入力に接続された２入力ＮＡＮＤ論理回路ＮＡＮＤ２１と、ＮＯＲ論理回路ＮＯＲ２１の出力ノードが入力ノードに接続され、ＡＮＤ論理回路ＡＮＤ２１の他方側入力に出力ノードが接続された第五のインバータＩＮＶ４５と、ＮＡＮＤ論理回路ＮＡＮＤ２１の出力ノードに縦続接続された第六のインバータＩＮＶ４６とが、クロック制御回路ＣＬＫ−ＣＴＲＬ３として備えられており、第六のインバータＩＮＶ４６の出力ノードから内部クロック信号ＣＫＩが供給され、ＮＡＮＤ論理回路ＮＡＮＤ２１の出力ノードから反転内部クロック信号ＣＫＩＢが供給される。
【００１７】
内部クロック信号ＣＫＩは、トランスミッションゲートＴＧ３１のＮチャネルＭＯＳトランジスタ及び第三のクロックドインバータＩＮＶ４３のＰチャネルＭＯＳトランジスタに供給され、反転内部クロック信号ＣＫＩＢは、第三のクロックドインバータＩＮＶ４３のＮチャネルＭＯＳトランジスタ及びトランスミッションゲートＴＧ３１のＰチャネルＭＯＳトランジスタに供給される。尚、図８においては、簡単のため、ＮチャネルＭＯＳトランジスタ側に供給される内部クロック信号及び反転内部クロック信号のみ示している。
【００１８】
図８に示す低消費電力フリップフロップ回路は、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ３においてＤ入力とＱ出力とを比較して、その比較結果に応じた論理信号によりクロック制御回路ＣＬＫ−ＣＴＲＬ３を制御する。そして、Ｄ入力がＱ出力と異なる場合にのみ、クロック信号ＣＬＫから生成した内部クロック信号ＣＫＩ及び反転内部クロック信号ＣＫＩＢを信号伝送回路に供給することにより、消費電力を低減している。
【００１９】
しかし、図８に示す低消費電力フリップフロップ回路は、信号伝送回路を一つのラッチ回路により構成し、全トランジスタ数を抑制しているものの、クロック制御回路ＣＬＫ−ＣＴＲＬ３のトランジスタ数が多いという欠点があった。
【００２０】
本発明は、上記問題点に鑑みてなされたもので、その目的は、トランジスタ数を抑制した簡素なクロック制御回路により、信号伝送回路の消費電力を低減することが可能な構成のフリップフロップ回路を提供することである。
【００２１】
【課題を解決するための手段】
本発明に係る半導体集積回路装置によれば、第一の内部クロック信号の論理値に応じて信号を通過させる又は保持する第一のラッチ回路と、前記第一のラッチ回路に縦続接続され、前記第一のラッチ回路と逆の動作特性により第二の内部クロック信号の論理値に応じて信号を保持する又は通過させる第二のラッチ回路と、前記第一のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第一の比較回路と、前記第二のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第二の比較回路と、前記第一の比較回路による比較の結果、前記第一のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は所定のクロック信号を前記第一の内部クロック信号として出力する第一のクロック制御回路と、前記第二の比較回路による比較の結果、前記第二のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は前記所定のクロック信号を前記第二の内部クロック信号として出力する第二のクロック制御回路と、を備えていることを特徴とする。
【００２２】
本発明の具体的構成に係る半導体集積回路装置によれば、Ｄ入力に入力ノードが接続され、所定のノードＸに出力ノードが接続され、クロック入力ノードに入力される第一の内部クロック信号が第一の信号レベルである間は信号を通過させ、第一の内部クロック信号が第二の信号レベルである間は信号を保持する第一のラッチ回路と、前記ノードＸに入力ノードが接続され、Ｑ出力に出力ノードが接続され、クロック入力ノードに入力される第二の内部クロック信号が第二の信号レベルである間は信号を通過させ、第二の内部クロック信号が第一の信号レベルである間は信号を保持する第二のラッチ回路と、前記Ｄ入力が一方側入力に入力され、前記ノードＸに他方側入力が接続された第一の比較回路と、前記第一の比較回路の出力ノードが一方側入力に接続され、所定のクロック信号が他方側入力に入力され、前記第一の内部クロック信号を出力する第一のクロック制御回路と、前記ノードＸに一方側入力が接続され、前記Ｑ出力が他方側入力に入力される第二の比較回路と、前記第二の比較回路の出力ノードが一方側入力に接続され、前記所定のクロック信号が他方側入力に入力され、前記第二の内部クロック信号を出力する第二のクロック制御回路と、を備えていることを特徴とする。
【００２３】
【発明の実施の形態】
本発明に係る半導体集積回路装置は、トランジスタ数を抑制した簡素なクロック制御回路により、信号伝送回路の入力信号が出力信号と同一論理値の場合は内部クロック信号を一定値に保持して信号伝送回路の動作を抑制し、信号伝送回路の入力信号が出力信号と異なる論理値の場合は内部クロック信号を通常のクロック信号として信号伝送回路を動作させて、低消費電力を実現したフリップフロップ回路である。
【００２４】
以下、本発明に係る半導体集積回路装置の実施の形態について、図面を参照しながら説明する。
【００２５】
図１は、本発明の第一の実施の形態に係るフリップフロップ回路のブロック図である。
【００２６】
本発明の第一の実施の形態に係るフリップフロップ回路は、Ｄ入力に入力ノードが接続され、所定のノードＸに出力ノードが接続され、クロック入力ノードに入力される第一の内部クロック信号がＬレベル（第一の信号レベル）である間は信号を通過させ、第一の内部クロック信号がＨレベル（第二の信号レベル）である間は信号を保持する第一のラッチ回路ＬＴＬ１と、ノードＸに入力ノードが接続され、Ｑ出力に出力ノードが接続され、クロック入力ノードに入力される第二の内部クロック信号がＨレベルである間は信号を通過させ、第二の内部クロック信号がＬレベルである間は信号を保持する第二のラッチ回路ＨＴＬ１と、Ｄ入力が一方側入力に入力され、ノードＸに他方側入力が接続された２入力ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ１（第一の比較回路）と、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ１の出力ノードＣＬが一方側入力に接続され、所定のクロック信号ＣＫが他方側入力に入力され、第一の内部クロック信号を出力する２入力ＯＲ論理回路ＯＲ１（第一のクロック制御回路）と、ノードＸに一方側入力が接続され、Ｑ出力が他方側入力に入力される２入力ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ１（第二の比較回路）と、ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ１の出力ノードＣＨが一方側入力に接続され、クロック信号ＣＫが他方側入力に入力され、第二の内部クロック信号を出力する２入力ＡＮＤ論理回路ＡＮＤ１（第二のクロック制御回路）とを備えている。
【００２７】
図２は、本発明の第一の実施の形態に係るフリップフロップ回路の動作タイミングチャートである。
【００２８】
図１及び図２を参照して、本発明の第一の実施の形態に係るフリップフロップ回路の動作について説明する。
【００２９】
Ｄ入力とノードＸとが同一の論理値を取るとき、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ１の出力ノードＣＬはＨレベルとなり、第一のラッチ回路ＬＴＬ１に入力される第一の内部クロック信号は常にＨレベルとなる。また、そのときノードＸとＱ出力とは同一の論理値を取り、ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ１の出力ノードＣＨはＬレベルとなるので、第二のラッチ回路ＨＴＬ１に入力される第二の内部クロック信号は常にＬレベルとなる。従って、第一のラッチ回路ＬＴＬ１、第二のラッチ回路ＨＴＬ１にそれぞれ供給される第一、第二の内部クロック信号はいずれも、各ラッチ回路のクロック入力ノードにそれぞれ接続されているＯＲ論理回路ＯＲ１、ＡＮＤ論理回路ＡＮＤ１において阻止されることとなる。
【００３０】
一方、Ｄ入力とノードＸとが異なる論理値を取るとき、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ１の出力ノードＣＬはＬレベルとなり、第一のラッチ回路ＬＴＬ１に入力される第一の内部クロック信号は、クロック信号ＣＫと同一のものとなる。クロック信号ＣＫがＬレベルになると、ノードＸがＤ入力と同一の論理値となり、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ１の出力ノードＣＬはＨレベルとなる。すると、今度はノードＸとＱ出力とが異なる論理値となり、ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ１の出力ＣＨはＨレベルとなるので、第二のラッチ回路ＨＴＬ１に入力される内部クロック信号は、クロック信号ＣＫと同一のものとなる。そこで、クロック信号ＣＫがＨレベルになると、ノードＸとＱ出力とが同一の論理値となり、Ｄ入力がクロック信号ＣＫの立ち上がりに同期してＱ出力から出力されることになる。
【００３１】
以上のように、本発明の第一の実施の形態に係るフリップフロップ回路の構成においては、通常のＤ型フリップフロップの動作を行いつつ、Ｄ入力とＱ出力とが同一の論理値を取るときは、フリップフロップを構成する各ラッチ回路の手前で内部クロック信号を阻止することにより、不要な回路動作を排除し、消費電力の低減を図ることができる。
【００３２】
図３は、本発明の第一の実施の形態に係るフリップフロップ回路の具体例の回路図である。
【００３３】
図３に示す本発明の第一の実施の形態に係るフリップフロップ回路の具体例は、図１に示す本発明の第一の実施の形態に係るフリップフロップ回路の基本構成に従って、第一のラッチ回路ＬＴＬ１と、第二のラッチ回路ＨＴＬ１と、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ１と、ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ１と、クロック制御回路ＣＬＫ−ＣＴＲＬ１とを備えている。
【００３４】
第一のラッチ回路ＬＴＬ１は、Ｄ入力に入力ノードが接続された第一のインバータＩＮＶ１と、第一のインバータＩＮＶ１の出力ノードに縦続接続された第一のトランスミッションゲートＴＧ１と、第一のトランスミッションゲートＴＧ１の出力ノードに縦続接続され、ノードＸに出力ノードが接続された第二のインバータＩＮＶ２と、第二のインバータＩＮＶ２に相互接続された第一のクロックドインバータＩＮＶ３とを備えている。
【００３５】
第二のラッチ回路ＨＴＬ１は、ノードＸに入力ノードが接続された第三のインバータＩＮＶ４と、第三のインバータＩＮＶ４の出力ノードに縦続接続された第二のトランスミッションゲートＴＧ２と、第二のトランスミッションゲートＴＧ２の出力ノードに縦続接続された第四のインバータＩＮＶ５と、第四のインバータＩＮＶ５に相互接続された第二のクロックドインバータＩＮＶ６と、第二のトランスミッションゲートＴＧ２の出力ノードに縦続接続され、出力ノードがＱ出力に接続された第七のインバータＩＮＶ７とを備えている。Ｑ出力は、第四のインバータＩＮＶ５の出力ノードから取り出してもよいが、Ｑ出力の安定供給のために第七のインバータＩＮＶ７によりＱ出力を取り出している。尚、第四のインバータＩＮＶ５の出力ノードからＱ出力を取り出す場合は、第七のインバータＩＮＶ７は不要である。
【００３６】
ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ１は、相互に並列接続された一対の第一のＮチャネルＭＯＳトランジスタＮＭ１及び第一のＰチャネルＭＯＳトランジスタＰＭ１であって、第一のＮチャネルＭＯＳトランジスタＮＭ１のドレイン及び第一のＰチャネルＭＯＳトランジスタＰＭ１のソースが第一のトランスミッションゲートＴＧ１の出力ノードに接続され、第一のＮチャネルＭＯＳトランジスタＮＭ１のゲートが第一のインバータＩＮＶ１の出力ノードに接続され、第一のＰチャネルＭＯＳトランジスタＰＭ１のゲートがＤ入力に接続された一対の第一のＮチャネルＭＯＳトランジスタＮＭ１及び第一のＰチャネルＭＯＳトランジスタＰＭ１と、相互に並列接続された一対の第二のＮチャネルＭＯＳトランジスタＮＭ２及び第二のＰチャネルＭＯＳトランジスタＰＭ２であって、第二のＮチャネルＭＯＳトランジスタＮＭ２のドレイン及び第二のＰチャネルＭＯＳトランジスタＰＭ２のソースがノードＸ即ち第二のインバータＩＮＶ２の出力ノードに接続され、第二のＮチャネルＭＯＳトランジスタＮＭ２のゲートがＤ入力に接続され、第二のＰチャネルＭＯＳトランジスタＰＭ２のゲートが第一のインバータＩＮＶ１の出力ノードに接続された一対の第二のＮチャネルＭＯＳトランジスタＮＭ２及び第二のＰチャネルＭＯＳトランジスタＰＭ２とを備えている。ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ１は、Ｄ入力とノードＸとの排他的否定論理和を論理演算する。
【００３７】
ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ１は、相互に並列接続された一対の第三のＮチャネルＭＯＳトランジスタＮＭ３及び第三のＰチャネルＭＯＳトランジスタＰＭ３であって、第三のＮチャネルＭＯＳトランジスタＮＭ３のドレイン及び第三のＰチャネルＭＯＳトランジスタＰＭ３のソースが第二のトランスミッションゲートＴＧ２の出力ノードに接続され、第三のＮチャネルＭＯＳトランジスタＮＭ３のゲートが第三のインバータＩＮＶ４の入力ノードに接続され、第三のＰチャネルＭＯＳトランジスタＰＭ３のゲートが第三のインバータＩＮＶ４の出力ノードに接続された一対の第三のＮチャネルＭＯＳトランジスタＮＭ３及び第三のＰチャネルＭＯＳトランジスタＰＭ３と、相互に並列接続された一対の第四のＮチャネルＭＯＳトランジスタＮＭ４及び第四のＰチャネルＭＯＳトランジスタＰＭ４であって、第四のＮチャネルＭＯＳトランジスタＮＭ４のドレイン及び第四のＰチャネルＭＯＳトランジスタＰＭ４のソースがＱ出力又は第四のインバータＩＮＶ５の出力ノードに接続され、第四のＮチャネルＭＯＳトランジスタＮＭ４のゲートが第三のインバータＩＮＶ４の出力ノードに接続され、第四のＰチャネルＭＯＳトランジスタＰＭ４のゲートが第三のインバータＩＮＶ４の入力ノードに接続された一対の第四のＮチャネルＭＯＳトランジスタＮＭ４及び第四のＰチャネルＭＯＳトランジスタＰＭ４とを備えている。ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ１は、ノードＸとＱ出力との排他的論理和を論理演算する。
【００３８】
クロック制御回路ＣＬＫ−ＣＴＲＬ１は、クロック信号ＣＫが一方側入力に入力され、第一のＮチャネルＭＯＳトランジスタＮＭ１のソース及び第一のＰチャネルＭＯＳトランジスタＰＭ１のドレイン並びに第二のＮチャネルＭＯＳトランジスタＮＭ２のソース及び第二のＰチャネルＭＯＳトランジスタＰＭ２のドレインが他方側入力に接続されたＮＯＲ論理回路ＮＯＲ１と、ＮＯＲ論理回路ＮＯＲ１の出力ノードに縦続接続された第五のインバータＩＮＶ８と、クロック信号ＣＫが一方側入力に入力され、第三のＮチャネルＭＯＳトランジスタＮＭ３のソース及び第三のＰチャネルＭＯＳトランジスタＰＭ３のドレイン並びに第四のＮチャネルＭＯＳトランジスタＮＭ４のソース及び第四のＰチャネルＭＯＳトランジスタＰＭ４のドレインが他方側入力に接続されたＮＡＮＤ論理回路ＮＡＮＤ１と、ＮＡＮＤ論理回路ＮＡＮＤ１の出力ノードに縦続接続された第六のインバータＩＮＶ９とを備え、第五のインバータＩＮＶ８の出力ノードから第一の内部クロック信号ＣＬＩを供給し、ＮＯＲ論理回路ＮＯＲ１の出力ノードから第一の反転内部クロック信号ＣＬＩＢを供給し、第六のインバータＩＮＶ９の出力ノードから第二の内部クロック信号ＣＨＩを供給し、ＮＡＮＤ論理回路ＮＡＮＤ１の出力ノードから第二の反転内部クロック信号ＣＨＩＢを供給する。第一の内部クロック信号ＣＬＩは第一のトランスミッションゲートＴＧ１のＮチャネルＭＯＳトランジスタ及び第一のクロックドインバータＩＮＶ３のＰチャネルＭＯＳトランジスタに供給され、第一の反転内部クロック信号ＣＬＩＢは第一のクロックドインバータＩＮＶ３のＮチャネルＭＯＳトランジスタ及び第一のトランスミッションゲートＴＧ１のＰチャネルＭＯＳトランジスタに供給され、第二の内部クロック信号ＣＨＩは第二のトランスミッションゲートＴＧ２のＮチャネルＭＯＳトランジスタ及び第二のクロックドインバータＩＮＶ６のＰチャネルＭＯＳトランジスタに供給され、第二の反転内部クロック信号ＣＨＩＢは第二のクロックドインバータＩＮＶ６のＮチャネルＭＯＳトランジスタ及び第二のトランスミッションゲートＴＧ２のＰチャネルＭＯＳトランジスタに供給される。尚、図３においては、簡単のため、ＮチャネルＭＯＳトランジスタ側に供給される内部クロック信号及び反転内部クロック信号のみ示している。
【００３９】
図３に示す本発明の第一の実施の形態に係るフリップフロップ回路の具体的動作は、図１に示す本発明の第一の実施の形態に係るフリップフロップ回路の基本動作に従って全く同様に行われる。尚、図３に示す本発明の第一の実施の形態に係るフリップフロップ回路は、具体的回路構成の一例であるので、同様の機能を確保しつつ、その構成を変更することができる。
【００４０】
図４は、本発明の第二の実施の形態に係るフリップフロップ回路のブロック図である。
【００４１】
本発明の第二の実施の形態に係るフリップフロップ回路は、Ｄ入力に入力ノードが接続され、所定のノードＸに出力ノードが接続され、クロック入力ノードに入力される第一の内部クロック信号がＨレベル（第一の信号レベル）である間は信号を通過させ、第一の内部クロック信号がＬレベル（第二の信号レベル）である間は信号を保持する第一のラッチ回路ＨＴＬ２と、ノードＸに入力ノードが接続され、Ｑ出力に出力ノードが接続され、クロック入力ノードに入力される第二の内部クロック信号がＬレベルである間は信号を通過させ、第二の内部クロック信号がＨレベルである間は信号を保持する第二のラッチ回路ＬＴＬ２と、Ｄ入力が一方側入力に入力され、ノードＸに他方側入力が接続された２入力ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ２（第一の比較回路）と、ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ２の出力ノードＣＨが一方側入力に接続され、所定のクロック信号ＣＫが他方側入力に入力され、第一の内部クロック信号を出力する２入力ＯＲ論理回路ＯＲ２（第一のクロック制御回路）と、ノードＸに一方側入力が接続され、Ｑ出力が他方側入力に入力される２入力ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ２（第二の比較回路）と、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ２の出力ノードＣＬが一方側入力に接続され、クロック信号ＣＫが他方側入力に入力され、第二の内部クロック信号を出力する２入力ＡＮＤ論理回路ＡＮＤ２（第二のクロック制御回路）とを備えている。
【００４２】
図５は、本発明の第二の実施の形態に係るフリップフロップ回路の動作タイミングチャートである。
【００４３】
図４及び図５を参照して、本発明の第二の実施の形態に係るフリップフロップ回路の動作について説明する。
【００４４】
Ｄ入力とノードＸとが同一の論理値を取るとき、ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ２の出力ノードＣＨはＬレベルとなり、第一のラッチ回路ＨＴＬ２に入力される第一の内部クロック信号は常にＬレベルとなる。また、そのときノードＸとＱ出力とは同一の論理値を取り、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ２の出力ノードＣＬはＨレベルとなるので、第二のラッチ回路ＬＴＬ２に入力される第二の内部クロック信号は常にＨレベルとなる。従って、第一のラッチ回路ＨＴＬ２、第二のラッチ回路ＬＴＬ２にそれぞれ供給される第一、第二の内部クロック信号はいずれも、各ラッチ回路のクロック入力ノードにそれぞれ接続されているＯＲ論理回路ＯＲ２、ＡＮＤ論理回路ＡＮＤ２において阻止されることとなる。
【００４５】
一方、Ｄ入力とノードＸとが異なる論理値を取るとき、ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ２の出力ＣＨはＨレベルとなり、第一のラッチ回路ＨＴＬ２に入力される第一の内部クロック信号は、クロック信号ＣＫと同一のものとなる。クロック信号ＣＫがＨレベルになると、ノードＸがＤ入力と同一の論理値となり、ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ２の出力ＣＨはＬレベルとなる。すると、今度はノードＸとＱ出力とが異なる論理値となり、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ２の出力ＣＬはＬレベルとなるので、第二のラッチ回路ＬＴＬ２に入力される内部クロック信号は、クロック信号ＣＫと同一のものとなる。そこで、クロック信号ＣＫがＬレベルになると、ノードＸとＱ出力とが同一の論理値となり、Ｄ入力がクロック信号ＣＫの立ち下がりに同期してＱ出力から出力されることになる。
【００４６】
以上のように、本発明の第二の実施の形態に係るフリップフロップ回路の構成においても、第一の実施の形態と同様に、通常のＤ型フリップフロップの動作を行いつつ、Ｄ入力とＱ出力とが同一の論理値を取るときは、フリップフロップを構成する各ラッチ回路の手前で内部クロック信号を阻止することにより、不要な回路動作を排除し、消費電力の低減を図ることができる。
【００４７】
図６は、本発明の第二の実施の形態に係るフリップフロップ回路の具体例の回路図である。
【００４８】
図６に示す本発明の第二の実施の形態に係るフリップフロップ回路の具体例は、図４に示す本発明の第二の実施の形態に係るフリップフロップ回路の基本構成に従って、第一のラッチ回路ＨＴＬ２と、第二のラッチ回路ＬＴＬ２と、ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ２と、ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ２と、クロック制御回路ＣＬＫ−ＣＴＲＬ２とを備えている。
【００４９】
第一のラッチ回路ＨＴＬ２は、Ｄ入力に入力ノードが接続された第一のインバータＩＮＶ１１と、第一のインバータＩＮＶ１１の出力ノードに縦続接続された第一のトランスミッションゲートＴＧ１１と、第一のトランスミッションゲートＴＧ１１の出力ノードに縦続接続され、ノードＸに出力ノードが接続された第二のインバータＩＮＶ１２と、第二のインバータＩＮＶ１２に相互接続された第一のクロックドインバータＩＮＶ１３とを備えている。
【００５０】
第二のラッチ回路ＬＴＬ２は、ノードＸに入力ノードが接続された第三のインバータＩＮＶ１４と、第三のインバータＩＮＶ１４の出力ノードに縦続接続された第二のトランスミッションゲートＴＧ１２と、第二のトランスミッションゲートＴＧ１２の出力ノードに縦続接続された第四のインバータＩＮＶ１５と、第四のインバータＩＮＶ１５に相互接続された第二のクロックドインバータＩＮＶ１６と、第二のトランスミッションゲートＴＧ１２の出力ノードに縦続接続され、出力ノードがＱ出力に接続された第七のインバータＩＮＶ１７とを備えている。Ｑ出力は、第四のインバータＩＮＶ１５の出力ノードから取り出してもよいが、Ｑ出力の安定供給のために第七のインバータＩＮＶ１７によりＱ出力を取り出している。尚、第四のインバータＩＮＶ１５の出力ノードからＱ出力を取り出す場合は、第七のインバータＩＮＶ１７は不要である。
【００５１】
ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ２は、相互に並列接続された一対の第一のＮチャネルＭＯＳトランジスタＮＭ１１及び第一のＰチャネルＭＯＳトランジスタＰＭ１１であって、第一のＮチャネルＭＯＳトランジスタＮＭ１１のドレイン及び第一のＰチャネルＭＯＳトランジスタＰＭ１１のソースが第一のトランスミッションゲートＴＧ１１の出力ノードに接続され、第一のＮチャネルＭＯＳトランジスタＮＭ１１のゲートが第一のインバータＩＮＶ１１の出力ノードに接続され、第一のＰチャネルＭＯＳトランジスタＰＭ１１のゲートがＤ入力に接続された一対の第一のＮチャネルＭＯＳトランジスタＮＭ１１及び第一のＰチャネルＭＯＳトランジスタＰＭ１１と、相互に並列接続された一対の第二のＮチャネルＭＯＳトランジスタＮＭ１２及び第二のＰチャネルＭＯＳトランジスタＰＭ１２であって、第二のＮチャネルＭＯＳトランジスタＮＭ１２のドレイン及び第二のＰチャネルＭＯＳトランジスタＰＭ１２のソースがノードＸ即ち第二のインバータＩＮＶ１２の出力ノードに接続され、第二のＮチャネルＭＯＳトランジスタＮＭ１２のゲートがＤ入力に接続され、第二のＰチャネルＭＯＳトランジスタＰＭ１２のゲートが第一のインバータＩＮＶ１１の出力ノードに接続された一対の第二のＮチャネルＭＯＳトランジスタＮＭ１２及び第二のＰチャネルＭＯＳトランジスタＰＭ１２とを備えている。ＥＸ−ＯＲ論理回路ＥＸ−ＯＲ２は、Ｄ入力とノードＸとの排他的論理和を論理演算する。
【００５２】
ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ２は、相互に並列接続された一対の第三のＮチャネルＭＯＳトランジスタＮＭ１３及び第三のＰチャネルＭＯＳトランジスタＰＭ１３であって、第三のＮチャネルＭＯＳトランジスタＮＭ１３のドレイン及び第三のＰチャネルＭＯＳトランジスタＰＭ１３のソースが第二のトランスミッションゲートＴＧ１２の出力ノードに接続され、第三のＮチャネルＭＯＳトランジスタＮＭ１３のゲートが第三のインバータＩＮＶ４の入力ノードに接続され、第三のＰチャネルＭＯＳトランジスタＰＭ１３のゲートが第三のインバータＩＮＶ４の出力ノードに接続された一対の第三のＮチャネルＭＯＳトランジスタＮＭ１３及び第三のＰチャネルＭＯＳトランジスタＰＭ１３と、相互に並列接続された一対の第四のＮチャネルＭＯＳトランジスタＮＭ１４及び第四のＰチャネルＭＯＳトランジスタＰＭ１４であって、第四のＮチャネルＭＯＳトランジスタＮＭ１４のドレイン及び第四のＰチャネルＭＯＳトランジスタＰＭ１４のソースがＱ出力又は第四のインバータＩＮＶ１５の出力ノードに接続され、第四のＮチャネルＭＯＳトランジスタＮＭ１４のゲートが第三のインバータＩＮＶ４の出力ノードに接続され、第四のＰチャネルＭＯＳトランジスタＰＭ１４のゲートが第三のインバータＩＮＶ１４の入力ノードに接続された一対の第四のＮチャネルＭＯＳトランジスタＮＭ１４及び第四のＰチャネルＭＯＳトランジスタＰＭ１４とを備えている。ＥＸ−ＮＯＲ論理回路ＥＸ−ＮＯＲ２は、ノードＸとＱ出力との排他的否定論理和を論理演算する。
【００５３】
クロック制御回路ＣＬＫ−ＣＴＲＬ２は、クロック信号ＣＫが一方側入力に入力され、第一のＮチャネルＭＯＳトランジスタＮＭ１１のソース及び第一のＰチャネルＭＯＳトランジスタＰＭ１１のドレイン並びに第二のＮチャネルＭＯＳトランジスタＮＭ１２のソース及び第二のＰチャネルＭＯＳトランジスタＰＭ１２のドレインが他方側入力に接続されたＮＯＲ論理回路ＮＯＲ１１と、ＮＯＲ論理回路ＮＯＲ１１の出力ノードに縦続接続された第五のインバータＩＮＶ１８と、クロック信号ＣＫが一方側入力に入力され、第三のＮチャネルＭＯＳトランジスタＮＭ１３のソース及び第三のＰチャネルＭＯＳトランジスタＰＭ１３のドレイン並びに第四のＮチャネルＭＯＳトランジスタＮＭ１４のソース及び第四のＰチャネルＭＯＳトランジスタＰＭ１４のドレインが他方側入力に接続されたＮＡＮＤ論理回路ＮＡＮＤ１１と、ＮＡＮＤ論理回路ＮＡＮＤ１１の出力ノードに縦続接続された第六のインバータＩＮＶ１９とを備え、第五のインバータＩＮＶ１８の出力ノードから第一の内部クロック信号ＣＨＩを供給し、ＮＯＲ論理回路ＮＯＲ１１の出力ノードから第一の反転内部クロック信号ＣＨＩＢを供給し、第六のインバータＩＮＶ１９の出力ノードから第二の内部クロック信号ＣＬＩを供給し、ＮＡＮＤ論理回路ＮＡＮＤ１１の出力ノードから第二の反転内部クロック信号ＣＬＩＢを供給する。第一の内部クロック信号ＣＨＩは第一のトランスミッションゲートＴＧ１１のＮチャネルＭＯＳトランジスタ及び第一のクロックドインバータＩＮＶ１３のＰチャネルＭＯＳトランジスタに供給され、第一の反転内部クロック信号ＣＨＩＢは第一のクロックドインバータＩＮＶ１３のＮチャネルＭＯＳトランジスタ及び第一のトランスミッションゲートＴＧ１１のＰチャネルＭＯＳトランジスタに供給され、第二の内部クロック信号ＣＬＩは第二のトランスミッションゲートＴＧ１２のＮチャネルＭＯＳトランジスタ及び第二のクロックドインバータＩＮＶ１６のＰチャネルＭＯＳトランジスタに供給され、第二の反転内部クロック信号ＣＬＩＢは第二のクロックドインバータＩＮＶ１６のＮチャネルＭＯＳトランジスタ及び第二のトランスミッションゲートＴＧ１２のＰチャネルＭＯＳトランジスタに供給される。尚、図６においては、簡単のため、ＮチャネルＭＯＳトランジスタ側に供給される内部クロック信号及び反転内部クロック信号のみ示している。
【００５４】
図６に示す本発明の第二の実施の形態に係るフリップフロップ回路の具体的動作は、図４に示す本発明の第二の実施の形態に係るフリップフロップ回路の基本動作に従って全く同様に行われる。尚、図６に示す本発明の第二の実施の形態に係るフリップフロップ回路は、具体的回路構成の一例であるので、同様の機能を確保しつつ、その構成を変更することができる。
【００５５】
【発明の効果】
本発明に係る半導体集積回路装置によれば、トランジスタ数を抑制した簡素なクロック制御回路により、信号伝送回路の入力信号が出力信号と同一論理値の場合は内部クロック信号を一定値に保持して信号伝送回路の動作を抑制し、信号伝送回路の入力信号が出力信号と異なる論理値の場合は内部クロック信号を通常のクロック信号として信号伝送回路を動作させて、信号伝送回路の消費電力を低減することが可能な構成のフリップフロップ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に係るフリップフロップ回路のブロック図である。
【図２】本発明の第一の実施の形態に係るフリップフロップ回路の動作タイミングチャートである。
【図３】本発明の第一の実施の形態に係るフリップフロップ回路の具体例の回路図である。
【図４】本発明の第二の実施の形態に係るフリップフロップ回路のブロック図である。
【図５】本発明の第二の実施の形態に係るフリップフロップ回路の動作タイミングチャートである。
【図６】本発明の第二の実施の形態に係るフリップフロップ回路の具体例の回路図である。
【図７】従来のフリップフロップ回路の回路図である。
【図８】先に開示された低消費電力フリップフロップ回路の回路図である。
【符号の説明】
ＬＴＬ　ラッチ回路
ＨＴＬ　ラッチ回路
ＥＸ−ＯＲ　ＥＸ−ＯＲ論理回路
ＥＸ−ＮＯＲ　ＥＸ−ＮＯＲ論理回路
ＯＲ　ＯＲ論理回路
ＡＮＤ　ＡＮＤ論理回路
ＮＯＲ　ＮＯＲ論理回路
ＮＡＮＤ　ＮＡＮＤ論理回路
ＩＮＶ　インバータ又はクロックドインバータ
ＴＧ　トランスミッションゲート
ＮＭ　ＮチャネルＭＯＳトランジスタ
ＰＭ　ＰチャネルＭＯＳトランジスタ
【図１】
2004056667.tif 000003
【図２】
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【図３】
2004056667.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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