(57)【要約】【課題】　映像信号とサンプリング信号とのタイミングの最適化を図り、高品位の画像表示を実現することが可能な画像表示装置を提供する。【解決手段】　画像表示装置１のデータ信号線駆動回路３を各映像信号出力ブロックＳＤi （ｉ＝ｘ，１，２，…，ｎ，ｙ）で構成し、対応するデータ信号線が無いダミー回路としての映像信号出力ブロックＳＤy から２つの検出信号ＭＯＮ１・ＭＯＮ２を出力する。検出信号ＭＯＮ１・ＭＯＮ２は検出信号出力回路から外部配線を介してタイミング回路５に出力される。タイミング回路５内の遅延量検出回路５ａは上記検出信号ＭＯＮ１・ＭＯＮ２間の遅延量をモニターする。タイミング回路５内の位相調整回路５ｂは、この遅延量を基にクロック信号ＣＫＳの供給タイミングを算出してずらし、クロック信号ＣＫＳ、すなわち、映像信号ＤＡＴのサンプリング信号と、映像信号ＤＡＴとのタイミング（位相差）を最適化する。【選択図】　図１
2004094271.tif 000002
【特許請求の範囲】
【請求項１】
　書き込まれた映像信号を画像として表示する複数の画素をマトリクス状に配置してなる画素アレイと、上記映像信号を上記画素アレイに伝搬する複数のデータ信号線と、上記データ信号線の少なくとも１つに接続されるとともに上記映像信号をサンプリングして上記データ信号線に供給する複数の映像信号出力ブロックからなるデータ信号線駆動回路と、上記映像信号を上記データ信号線に供給するタイミングの制御を行うタイミング信号を上記データ信号線駆動回路に供給するタイミング回路とを有する画像表示装置において、
　上記データ信号線駆動回路内に供給された上記タイミング信号に基づいた信号を２箇所からそれぞれ検出信号として出力する検出信号出力回路と、上記検出信号間の時間差に基づいて上記検出信号出力回路内の遅延量を検出する遅延量検出回路と、上記遅延量に基づいて上記タイミング信号と上記映像信号との位相差を調整する位相調整回路とをさらに有し、
　上記データ信号線駆動回路が上記画素と同一基板上に形成されており、
　上記検出信号出力回路が上記データ信号線駆動回路と同一基板上に形成されており、
　遅延量検出回路と位相調整回路が上記基板の外部に形成されており、
　上記各検出信号が、検出信号出力回路から、検出信号出力回路から位相調整回路までの配線遅延の影響を相殺するための２本の外部配線を介して遅延量検出回路に出力されることを特徴とする画像表示装置。
【請求項２】
　上記検出信号出力回路は、上記映像信号出力ブロックと回路構成が同等で上記データ信号線に接続されないダミー回路であることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
　上記検出信号出力回路と上記遅延量検出回路との間に上記検出信号を増幅するバッファ回路をさらに有することを特徴とする請求項１または２に記載の画像表示装置。
【請求項４】
　上記位相調整回路が調整する上記位相差に相当する時間は、検出した上記遅延量の１次関数として求めた値に設定されることを特徴とする請求項１ないし３のいずれかに記載の画像表示装置。
【請求項５】
　上記位相調整回路が調整する上記位相差に相当する時間は、一定時間間隔を置いた離散値であり、検出した上記遅延量の１次関数として求めた値以上の大きさに設定されることを特徴とする請求項１ないし３のいずれかに記載の画像表示装置。
【請求項６】
　上記検出信号出力回路の出力端子には電気的衝撃から保護する保護回路が備えられていることを特徴とする請求項１ないし５のいずれかに記載の画像表示装置。
【請求項７】
　少なくとも上記データ信号線駆動回路を構成する能動素子が多結晶シリコン薄膜トランジスタであることを特徴とする請求項１ないし６のいずれかに記載の画像表示装置。
【請求項８】
　上記多結晶シリコン薄膜トランジスタが、ガラス基板上に６００℃以下のプロセスで形成されていることを特徴とする請求項７に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、液晶表示装置に代表される画像表示装置に関するものであり、特に映像信号をデータ信号線に出力するデータ信号線駆動回路の内部遅延を検出して、映像信号とタイミング信号との位相差の最適化を図ることにより、良好な画像表示を実現する構成に関するものである。
【背景技術】
【０００２】
　従来の画像表示装置の１つとしてアクティブ・マトリクス駆動方式の液晶表示装置が知られている。図１５に液晶表示装置５１のブロック図を示す。液晶表示装置５１は、画素アレイ（ＡＲＹ）５２、データ信号線駆動回路（ＳＤ）５３、および走査信号線駆動回路（ＧＤ）５４から構成される。また、多数のデータ信号線ＳＬi （ｉ＝１，２，…，ｎ）と多数の走査信号線ＧＬj （ｊ＝１，２，…，ｍ）とが互いに交差した状態で画素アレイ５２に接続されており、隣接する２つのデータ信号線ＳＬi・ＳＬi+1 と隣接する２つの走査信号線ＧＬj ・ＧＬj+1 とで包囲された部分に画素（ＰＩＸ）５２ａが設けられ、これら画素５２ａ…が全体としてマトリクス状に配置されている。
【０００３】
　データ信号線駆動回路５３には、外部からクロック信号ＣＫＳ、スタート信号ＳＰＳ、および映像信号ＤＡＴが入力される。データ信号線駆動回路５３は、このクロック信号ＣＫＳなどのタイミング信号に同期して、入力された映像信号ＤＡＴをサンプリングし、必要に応じて増幅して各データ信号線ＳＬi に書き込む働きをする。走査信号線駆動回路５４には、外部からクロック信号ＣＫＧ、スタート信号ＳＰＧ、および同期信号ＧＰＳが入力される。走査信号線駆動回路５４は、このクロック信号ＣＫＧなどのタイミング信号に同期して、走査信号線ＧＬjを順次選択し、画素５２ａ…内にあるスイッチング素子の開閉を制御することにより、各データ信号線ＳＬi に書き込まれた映像信号（データ）ＤＡＴを各画素５２ａに書き込むとともに各画素５２ａに保持させる働きをする。
【０００４】
　各画素５２ａは、図１６示すように、スイッチング素子である電界効果トランジスタＳＷと、画素容量とから構成される。画素容量は、液晶容量ＣＬおよび必要に応じて付加される補助容量ＣＳからなる。同図では、電界効果トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬi と画素容量の一方の電極とが接続されている。また、電界効果トランジスタＳＷのゲートは走査信号線ＧＬjに接続され、画素容量の他方の電極が全画素５２ａ…に共通の共通電極線に接続されている。このような構成において、各液晶容量ＣＬに電圧が印加されることにより液晶の透過率または反射率が変調されて画像表示が行われる。
【０００５】
　次に、映像信号ＤＡＴをデータ信号線ＳＬi に書き込む方式について述べる。データ信号線ＳＬi の駆動方式としては、点順次駆動方式と線順次駆動方式とがある。ここでは点順次駆動方式についてのみ述べる。
【０００６】
　図１７にデータ信号線駆動回路５３、図１８にその変形例であるデータ信号線駆動回路５３’の構成例を示す。点順次駆動方式では、両図に示すように、ラッチＬＡＴi （ｉ＝ｘ，１，２，…，ｎ，ｙ）の各段からゲートブロックＢiまたはゲートブロックＢi ’（ｉ＝ｘ，１，２，…，ｎ，ｙ）を経て出力されるパルスに同期させてアナログスイッチＡＳi（ｉ＝ｘ，１，２，…，ｎ，ｙ）を開閉することにより、映像信号線に入力された映像信号ＤＡＴをｉ＝１，２，…，ｎのそれぞれに対応するデータ信号線ＳＬiに書き込む。ラッチＬＡＴi はシフトレジスタ回路、ゲートブロックＢi またはゲートブロックＢi’はバッファ回路、アナログスイッチＡＳi はサンプリング回路の機能を有している。
【０００７】
　ここで、図１７の構成では、ラッチＬＡＴi から出力された信号Ｎi （ｉ＝ｘ，１，２，…，ｎ，ｙ）から直接サンプリング信号Ｓi ・／Ｓi（／は位相反転したことを表す）を生成しているのに対し、図１８の構成では、隣接する２つのラッチＬＡＴi ・ＬＡＴi+1の出力信号Ｎi ・Ｎi+1 の重なりパルスからサンプリング信号Ｓi ・／Ｓiを生成している。ただし、ｘ＋１＝１、ｎ＋１＝ｙ、ｙ＋１＝ｚとする（以下同様）。いずれの構成においても、サンプリング信号Ｓi ・／Ｓiの立ち下がり（終端）のタイミングにおける映像信号ＤＡＴがデータ信号線ＳＬi に書き込まれる。
【０００８】
　この映像信号ＤＡＴのデータ信号線ＳＬi への書き込みを図１９のタイミングチャートを用いて以下に説明する。まずデータ信号線駆動回路５３・５３’にスタート信号ＳＰＳが供給されると、各ラッチＬＡＴiへクロック信号ＣＫＳが順次供給され始める。各ラッチＬＡＴi は、同図に示すように、供給されたクロック信号ＣＫＳに対応する信号Ｎiを出力する。各信号Ｎi は、ゲートブロックＢi またはゲートブロックＢi ’を通して、対応するサンプリング信号Ｓi・／Ｓi としてアナログスイッチＡＳi に供給される（／Ｓi は図示していない）。
【０００９】
　ここで、データＤi （ｉ＝１，２，…，ｎ）からなる映像信号ＤＡＴをアナログスイッチＡＳi に供給する。このとき、サンプリング信号Ｓi・／Ｓi の立ち下がりのタイミングでデータＤi がサンプリングされるので、例えば、同図でサンプリング信号Ｓ1が供給されるアナログスイッチＡＳ1 において、データＤ1 が供給されている間にサンプリング信号Ｓ1が立ち下がるようなタイミングで映像信号ＤＡＴの供給を行う。このようにしてサンプリングされたデータＤi はデータ信号線ＳＬiに書き込まれることになる。
【００１０】
　ところで近年、液晶表示装置の小型化や高解像度化、実装コストの低減などのために、表示を司る画素アレイとその駆動回路とを同一基板上に一体形成する技術が注目を集めている。このような駆動回路一体型の液晶表示装置では、現在広く用いられている透過型液晶表示装置を構成する場合、その基板に透明基板を使う必要があるので、石英基板上やガラス基板上に構成することができる多結晶シリコン薄膜トランジスタを能動素子として用いることが多い。
【００１１】
　前述したように、液晶表示装置５１で代表される従来の画像表示装置、特に駆動回路を一体形成した画像表示装置においては、そのデータ信号線駆動回路は図１７または図１８に示すような構成をとっているが、これらのデータ信号線駆動回路５３・５３’内では有限の信号遅延が発生する。すなわち、図１９に示すように、データ信号線駆動回路５３・５３’に入力されるクロック信号ＣＫＳと、映像信号ＤＡＴをデータ信号線ＳＬi に書き込むタイミングとなるサンプリング信号Ｓi ・／Ｓiとの時間差ｔ３は無視できない値となる。この時間差ｔ３は、データ信号線駆動回路５３・５３’を構成するトランジスタの特性（移動度やしきい値電圧など）やサイズなどによって決まる。
【００１２】
　ここで、外部から与えられるクロック信号ＣＫＳや映像信号ＤＡＴは、予めこの時間差ｔ３を見込んだタイミングで供給される。例えば、図１９に示すように、映像信号ＤＡＴのデータＤ1 がデータＤ2 に切り替わる直前にサンプリング信号Ｓ1が立ち下がるように設定されている。（ｔ３≦ｔ４）。ところが、製造プロセスのばらつきなどのために、トランジスタの特性に差が生ずると、遅延時間にもばらつきが発生する。
【００１３】
　このとき、図２０に示すように、映像信号ＤＡＴがデータＤ1 からデータＤ2 に切り替わった後にサンプリング信号Ｓ1 が立ち下がる（ｔ３＞ｔ５）と、データ信号線ＳＬ1にデータＤ2 が混入するので、本来のデータＤ1 とは異なるデータＤ2 が画素５２ａに供給されることになり、ゴーストや映像の滲みの原因となる。また、図２１に示すように、サンプリング信号Ｓ1が立ち下がってからずっと後に映像信号ＤＡＴがデータＤ1 からデータＤ2 に切り替わる（ｔ３≪ｔ６）と、データＤ1をデータ信号線ＳＬ1 に書き込むための時間が不足するため、本来のデータＤ1 を完全に書き込むことができず、映像の滲みなどを引き起こすことになる。すなわち、高品位の画像表示を行うためには、サンプリング信号Ｓi・／Ｓi の立ち下がりのタイミングがデータＤi の供給時間中の適切な範囲内に収まっている必要がある。
【００１４】
　特開平５−４６１１８号公報には、このような表示画像の位置ずれを防ぐために、サンプリング信号と表示データとの両者を検出して同期信号（クロック信号）と表示データ（映像信号）とのタイミングを設定することが開示されている。
【特許文献１】特開平５−４６１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
　しかし、これは表示データに対応するサンプリング信号があるか否かを検出して、サンプリング信号の周期単位で両信号のタイミングを調整するものであるため、精度の高い調整を行うには限界があるという問題を含む。
【００１６】
　本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、映像信号とサンプリング信号とのタイミングの最適化を図り、高品位の画像表示を実現することが可能な画像表示装置を提供することにある。
【課題を解決するための手段】
【００１７】
　請求項１に係る発明の画像表示装置は、上記課題を解決するために、書き込まれた映像信号を画像として表示する複数の画素をマトリクス状に配置してなる画素アレイと、上記映像信号を上記画素アレイに伝搬する複数のデータ信号線と、上記データ信号線の少なくとも１つに接続されるとともに上記映像信号をサンプリングして上記データ信号線に供給する複数の映像信号出力ブロックからなるデータ信号線駆動回路と、上記映像信号を上記データ信号線に供給するタイミングの制御を行うタイミング信号を上記データ信号線駆動回路に供給するタイミング回路とを有する画像表示装置において、上記データ信号線駆動回路内に供給された上記タイミング信号に基づいた信号を２箇所からそれぞれ検出信号として出力する検出信号出力回路と、上記検出信号間の時間差に基づいて上記検出信号出力回路内の遅延量を検出する遅延量検出回路と、上記遅延量に基づいて上記タイミング信号と上記映像信号との位相差を調整する位相調整回路とをさらに有し、上記データ信号線駆動回路が上記画素と同一基板上に形成されており、上記検出信号出力回路が上記データ信号線駆動回路と同一基板上に形成されており、遅延量検出回路と位相調整回路が上記基板の外部に形成されており、上記各検出信号が、検出信号出力回路から、検出信号出力回路から位相調整回路までの配線遅延の影響を相殺するための２本の外部配線を介して遅延量検出回路に出力されることを特徴としている。
【００１８】
　上記の発明によれば、検出信号出力回路内の所定の２箇所から出力される検出信号の位相差は、データ信号線駆動回路に供給されたクロック信号などの映像信号用タイミング信号のデータ信号線駆動回路内において伝搬する際の遅延時間に起因している。従って、これらの検出信号間の遅延量を遅延量検出回路によって検出すれば、サンプリング信号と映像信号との位相差、すなわちタイミング信号と映像信号との位相差を求めることができる。そして、位相調整回路はこの位相差を好ましい値に調整する。
【００１９】
　このように、２つの検出信号間の遅延量を常時モニターし、これを基にタイミング信号と映像信号とをデータ信号線駆動回路に供給するタイミングを調整するので、供給初期の遅延量のばらつきだけでなく、動作中の遅延量の変動にもリアルタイムに追従する。このため、例えば、データ信号線駆動回路を構成するトランジスタの初期特性のばらつきだけでなく、その経時変化に対しても対応することができる。ところで、この遅延量のモニターおよびタイミングの調整は常時行ってもよいが、経時変化が特に大きくない場合には、一定時間ごとまたは電源投入時のみに行うようにしてもよい。
【００２０】
　また、２つの検出信号間の遅延量、すなわち時間差を用いているので、検出信号出力回路から位相調整回路までの配線遅延の影響は相殺される。従って、検出信号出力回路と位相調整回路とを接続する配線の負荷（抵抗および容量）が配線によって変わる場合や、その正確な値が不明である場合にも問題なく対応することができる。
【００２１】
　この結果、映像信号をサンプリング信号でデータ信号線に正確に書き込むことが可能となり、高品位な画像表示を実現することができる。
【００２２】
　上記の発明によれば、画像表示を行うための画素と、画素を駆動するためのデータ信号線駆動回路とを同一基板上に同一工程で製造することができるので、製造コストや実装コストの低減と、実装良品率の向上を図ることができる。
【００２３】
　請求項２に係る発明の画像表示装置は、上記課題を解決するために、請求項１に記載の画像表示装置において、上記検出信号出力回路は、上記映像信号出力ブロックと回路構成が同等で上記データ信号線に接続されないダミー回路であることを特徴としている。
【００２４】
　検出信号出力回路が検出信号を外部へ出力する場合、データ信号線駆動回路内の信号検出部分に容量負荷が新たに付加されるため、サンプリング信号などが微妙に変化することがある。その場合、データ信号線への映像信号の書き込みタイミングがずれ、画像表示に不具合を発生させる虞がある。
【００２５】
　上記の発明によれば、映像信号出力ブロックと回路構成が同等でデータ信号線に接続されない、すなわち、映像信号出力ブロックと同じ信号形態をとりながら画像表示と無関係なダミー回路から検出信号を取り出すので、検出に際して画像表示に影響を与えることがない。
【００２６】
　請求項３に係る発明の画像表示装置は、上記課題を解決するために、請求項１または２に記載の画像表示装置において、上記検出信号出力回路と上記遅延量検出回路との間に上記検出信号を増幅するバッファ回路をさらに有することを特徴としている。
【００２７】
　検出信号をそのまま遅延量検出回路に入力させようとすると、検出信号出力回路から遅延量検出回路までの配線負荷などの影響で検出信号に波形なまりが生じ、正確な遅延量を検出することができなくなる虞がある。
【００２８】
　上記の発明によれば、検出信号をバッファ回路を介して遅延量検出回路に入力させるので、例えばバッファ回路の初段のゲート回路の入力容量を小さくすることにより、信号検出箇所の負荷の増大を影響のないレベルにまで低減させることができるとともに、バッファ回路の最終段の駆動能力を大きくすることにより、
遅延量検出回路までの配線負荷などの影響が現れないようにすることができる。
【００２９】
　請求項４に係る発明の画像表示装置は、上記課題を解決するために、請求項１ないし３のいずれかに記載の画像表示装置において、上記位相調整回路が調整する上記位相差に相当する時間は、検出した上記遅延量の１次関数として求めた値に設定されることを特徴としている。
【００３０】
　前述したように、２つの検出信号の一方をシフトレジスタ回路の出力信号、あるいはシフトレジスタ回路からゲート回路１段だけ通過した後の信号とし、他方をサンプリング信号（バッファ回路の出力信号）とした場合、この２つの検出信号間の遅延量（位相差）は、タイミング信号（クロック信号）に対するサンプリング信号の遅延量とは異なる値となる。具体的には、前述のように、シフトレジスタ回路内やゲート回路内での信号の遅延量（信号伝搬時間）だけ短い値となっている。
【００３１】
　上記の発明によれば、位相調整回路は、タイミング信号に対するサンプリング信号の遅延量を、２つの検出信号間の遅延量の１次関数として求めた値に設定する。シフトレジスタ回路内や初段のゲート回路内での信号の遅延量（信号伝搬時間）も、構成するトランジスタの特性のばらつきや経時変化によって変動するが、同一のデータ信号線駆動回路内では、このような特性のばらつきや経時変化に大きな差はないので、２つの検出信号間の遅延量（バッファ回路などの内部での遅延量）から推定することができる。例えば、バッファ回路内での遅延量が３０％増大した場合、シフトレジスタ回路などの内部での遅延量も約３０％増大すると考えても問題ない。
【００３２】
　一方、位相調整回路（多くの場合、タイミング回路に内蔵されている）から出力される信号と、これを基に生成されるクロック信号などのタイミング信号や映像信号との間にもそれぞれの信号生成に関係する遅延量が存在する。これらの信号生成を司る回路は、一般に外部ＩＣで構成されており、データ信号線駆動回路とは異なるトランジスタで構成されているので、その遅延量はほぼ一定の値をとる。
【００３３】
　この結果、タイミング信号に対するサンプリング信号の遅延量の最適値は、２つの検出信号間の遅延量に比例する部分と、比例しない一定部分とからなると近似することができる。すなわち、タイミング信号と映像信号との位相差を最適値にするための調整時間を、２つの検出信号間の遅延量を変数とする１次関数として近似することができる。これにより、調整する位相差を極めて単純な回路で算出することができるとともに、このような回路構成を含む位相調整回路を容易に実現することができる。
【００３４】
　請求項５に係る発明の画像表示装置は、上記課題を解決するために、請求項１ないし３のいずれかに記載の画像表示装置において、上記位相調整回路が調整する上記位相差に相当する時間は、一定時間間隔を置いた離散値であり、検出した上記遅延量の１次関数として求めた値以上の大きさに設定されることを特徴としている。
【００３５】
　タイミング信号を生成する回路を初め全ての回路は、そのシステムでの最高の周波数のタイミング信号である原クロック信号を基に、これを分周したクロック信号で駆動されている。従って、位相調整回路が調整する時間も、この原クロック信号の１周期（またはパルス幅）を単位とすることが望ましい。これよりも短い時間間隔で調整しようとする場合には、新たにより高周波の信号を容易しなければならない。
【００３６】
　上記の発明によれば、位相調整回路が調整する位相差に相当する時間は、例えばこのような原クロック信号を用いて、その１周期（またはパルス幅）単位で変化させることにより一定時間間隔を置いた離散値に設定される。この原クロック信号の周波数は、データ信号線駆動回路のクロック周波数よりも数倍大きいので、原クロック信号の時間（周期）間隔での位相調整でも問題はない。さらに、サンプリング信号の立ち下がりが映像信号の切り替わりよりも後になることを避けるために、上記離散値は２つの検出信号間の遅延量の１次関数として求めた値以上に設定される。
【００３７】
　この結果、新たに高周波のクロック信号を追加することなく充分な精度でタイミング信号と映像信号との位相調整を行うことができ、高品位の画像表示を実現することができる。
【００３８】
　請求項６に係る発明の画像表示装置は、上記課題を解決するために、請求項１ないし５のいずれかに記載の画像表示装置において、上記検出信号出力回路の出力端子には電気的衝撃から保護する保護回路が備えられていることを特徴としている。
【００３９】
　画像表示装置の製造工程中や搬送時における静電気の発生や、使用時における過大電圧の入力などの電気的衝撃に対処するために、回路の入力端子には保護回路を付加する場合が多い。
【００４０】
　上記の発明によれば、検出信号出力回路の出力端子に保護回路が備えられている。一般に画像表示装置には出力端子が存在しないのに対して、本発明の画像表示装置においては、遅延量検出の対象となる検出信号を外部に出力するための出力端子が必要である。この出力端子についても保護回路を付加することが、製造工程中や搬送時における静電気の発生や、使用時における過大電圧の入力などへの有効な対策となる。この保護回路については、必ずしも入力端子の保護回路と同一のものである必要はなく、保護性能や出力インピーダンスなどを考慮し、出力端子用として最適な構成のものを用いればよい。
【００４１】
　この結果、出力端子からの静電気破壊や過大入力による破壊を抑制することができ、画像表示装置の良品率の大幅な向上を図ることができる。
【００４２】
　請求項７に係る発明の画像表示装置は、請求項１ないし６のいずれかに記載の画像表示装置において、少なくとも上記データ信号線駆動回路を構成する能動素子が多結晶シリコン薄膜トランジスタであることを特徴としている。
【００４３】
　上記の発明によれば、多結晶シリコン薄膜トランジスタを用いて能動素子を形成することにより、例えば従来のアクティブマトリクス液晶表示装置に用いられていた非晶質シリコン薄膜トランジスタと比較して極めて駆動力の高い特性が得られるので、画素およびデータ信号線駆動回路を容易に同一基板上に形成することができる。
【００４４】
　請求項８に係る発明の画像表示装置は、請求項７に記載の画像表示装置において、上記多結晶シリコン薄膜トランジスタが、ガラス基板上に６００℃以下のプロセスで形成されていることを特徴としている。
【００４５】
　上記の発明によれば、６００℃以下のプロセス温度で多結晶シリコン薄膜トランジスタを形成するので、歪み点温度が低いものの、安価で大型化が容易なガラスを基板として用いることができ、大型の画像表示装置を低コストで製造することができる。
【発明の効果】
【００４６】
　請求項１に係る発明の画像表示装置は、以上のように、書き込まれた映像信号を画像として表示する複数の画素をマトリクス状に配置してなる画素アレイと、上記映像信号を上記画素アレイに伝搬する複数のデータ信号線と、上記データ信号線の少なくとも１つに接続されるとともに上記映像信号をサンプリングして上記データ信号線に供給する複数の映像信号出力ブロックからなるデータ信号線駆動回路と、上記映像信号を上記データ信号線に供給するタイミングの制御を行うタイミング信号を上記データ信号線駆動回路に供給するタイミング回路とを有する画像表示装置において、上記データ信号線駆動回路内に供給された上記タイミング信号に基づいた信号を２箇所からそれぞれ検出信号として出力する検出信号出力回路と、上記検出信号間の時間差に基づいて上記検出信号出力回路内の遅延量を検出する遅延量検出回路と、上記遅延量に基づいて上記タイミング信号と上記映像信号との位相差を調整する位相調整回路とをさらに有し、上記データ信号線駆動回路が上記画素と同一基板上に形成されており、上記検出信号出力回路が上記データ信号線駆動回路と同一基板上に形成されており、遅延量検出回路と位相調整回路が上記基板の外部に形成されており、上記各検出信号が、検出信号出力回路から、検出信号出力回路から位相調整回路までの配線遅延の影響を相殺するための２本の外部配線を介して遅延量検出回路に出力される構成である。
【００４７】
　それゆえ、２つの検出信号間の遅延量を常時モニターし、これを基にタイミング信号と映像信号とをデータ信号線駆動回路に供給するタイミングを調整するので、供給初期の遅延量のばらつきだけでなく、動作中の遅延量の変動にもリアルタイムに追従する。このため、例えば、データ信号線駆動回路を構成するトランジスタの初期特性のばらつきだけでなく、その経時変化に対しても対応することができる。ところで、この遅延量のモニターおよびタイミングの調整は常時行ってもよいが、経時変化が特に大きくない場合には、一定時間ごとまたは電源投入時のみに行うようにしてもよい。
【００４８】
　また、２つの検出信号間の遅延量、すなわち時間差を用いているので、検出信号出力回路から位相調整回路までの配線遅延の影響は相殺される。従って、検出信号出力回路と位相調整回路とを接続する配線の負荷（抵抗および容量）が配線によって変わる場合や、その正確な値が不明である場合にも問題なく対応することができる。
【００４９】
　この結果、映像信号をサンプリング信号でデータ信号線に正確に書き込むことが可能となり、高品位な画像表示を実現することができるという効果を奏する。
【００５０】
　それゆえ、画像表示を行うための画素と、画素を駆動するためのデータ信号線駆動回路とを同一基板上に同一工程で製造することができるので、製造コストや実装コストの低減と、実装良品率の向上を図ることができるという効果を奏する。
【００５１】
　請求項２に係る発明の画像表示装置は、以上のように、請求項１に記載の画像表示装置において、上記検出信号出力回路は、上記映像信号出力ブロックと回路構成が同等で上記データ信号線に接続されないダミー回路である構成である。
【００５２】
　それゆえ、映像信号出力ブロックと回路構成が同等でデータ信号線に接続されない、すなわち、映像信号出力ブロックと同じ信号形態をとりながら画像表示と無関係なダミー回路から検出信号を取り出すので、検出に際して画像表示に影響を与えることがないという効果を奏する。
【００５３】
　請求項３に係る発明の画像表示装置は、以上のように、請求項１または２に記載の画像表示装置において、上記検出信号出力回路と上記遅延量検出
回路との間に上記検出信号を増幅するバッファ回路をさらに有する構成である。
【００５４】
　それゆえ、検出信号をバッファ回路を介して遅延量検出回路に入力させるので、例えばバッファ回路の初段のゲート回路の入力容量を小さくすることにより、信号検出箇所の負荷の増大を影響のないレベルにまで低減させることができるとともに、バッファ回路の最終段の駆動能力を大きくすることにより、遅延量検出回路までの配線負荷などの影響が現れないようにすることができる。
【００５５】
　この結果、映像信号をサンプリング信号でデータ信号線に正確に書き込むこと
が可能となり、高品位な画像表示を実現することができるという効果を奏する。
【００５６】
　請求項４に係る発明の画像表示装置は、以上のように、請求項１ないし３のいずれかに記載の画像表示装置において、上記位相調整回路が調整する上記位相差に相当する時間は、検出した上記遅延量の１次関数として求めた値に設定される構成である。
【００５７】
　それゆえ、タイミング信号に対するサンプリング信号の遅延量の最適値は、２つの検出信号間の遅延量に比例する部分と、比例しない一定部分とからなると近似することができる。すなわち、タイミング信号と映像信号との位相差を最適値にするための調整時間を、２つの検出信号間の遅延量を変数とする１次関数として近似することができる。これにより、調整する位相差を極めて単純な回路で算出することができるとともに、このような回路構成を含む位相調整回路を容易に実現することができるという効果を奏する。
【００５８】
　請求項５に係る発明の画像表示装置は、以上のように、請求項１ないし３のいずれかに記載の画像表示装置において、上記位相調整回路が調整する上記位相差に相当する時間は、一定時間間隔を置いた離散値であり、検出した上記遅延量の１次関数として求めた値以上の大きさに設定される構成である。
【００５９】
　それゆえ、位相調整回路が調整する位相差に相当する時間は、原クロック信号を用いて、その１周期（またはパルス幅）単位で変化させることにより一定時間間隔を置いた離散値に設定される。この原クロック信号の周波数は、データ信号線駆動回路のクロック周波数よりも数倍大きいので、原クロック信号の時間（周期）間隔での位相調整でも問題はない。さらに、サンプリング信号の立ち下がりが映像信号の切り替わりよりも後になることを避けるために、上記離散値は２つの検出信号間の遅延量の１次関数として求めた値以上に設定される。
【００６０】
　この結果、新たに高周波のクロック信号を追加することなく充分な精度でタイミング信号と映像信号との位相調整を行うことができ、高品位の画像表示を実現することができるという効果を奏する。
【００６１】
　請求項６に係る発明の画像表示装置は、以上のように、請求項１ないし５のいずれかに記載の画像表示装置において、上記検出信号出力回路の出力端子には電気的衝撃から保護する保護回路が備えられている構成である。
【００６２】
　それゆえ、画像表示装置の製造工程中や搬送時における静電気の発生や、使用時における過大電圧の入力などへの有効な対策となる。
【００６３】
　この結果、出力端子からの静電気破壊や過大入力による破壊を抑制することができ、画像表示装置の良品率の大幅な向上を図ることができるという効果を奏する。
【００６４】
　請求項７に係る発明の画像表示装置は、以上のように、請求項１ないし６のいずれかに記載の画像表示装置において、少なくとも上記データ信号線駆動回路を構成する能動素子が多結晶シリコン薄膜トランジスタである構成である。
【００６５】
　それゆえ、多結晶シリコン薄膜トランジスタを用いて能動素子を形成することにより、例えば従来のアクティブマトリクス液晶表示装置に用いられていた非晶質シリコン薄膜トランジスタと比較して極めて駆動力の高い特性が得られるので、画素およびデータ信号線駆動回路を容易に同一基板上に形成することができるという効果を奏する。
【００６６】
　請求項８に係る発明の画像表示装置は、以上のように、請求項７に記載の画像表示装置において、上記多結晶シリコン薄膜トランジスタが、ガラス基板上に６００℃以下のプロセスで形成されている構成である。
【００６７】
　それゆえ、６００℃以下のプロセス温度で多結晶シリコン薄膜トランジスタを形成するので、歪み点温度が低いものの、安価で大型化が容易なガラスを基板として用いることができ、大型の画像表示装置を低コストで製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００６８】
　　〔実施の形態１〕
　本発明の画像表示装置の実施の一形態について図１ないし図１０に基づいて説明すれば、以下の通りである。
【００６９】
　図２に、本実施の形態の画像表示装置１の概念的なブロック図を示す。画像表示装置１は、画素アレイ（ＡＲＹ）２、データ信号線駆動回路（ＳＤ）３、走査信号線駆動回路（ＧＤ）４、タイミング回路（ＣＴＲＬ）５、および映像信号処理回路（ＶＩＤ）６から構成される。
【００７０】
　画素アレイ２には、互いに交差した多数のデータ信号線ＳＬi （ｉ＝１，２，…，ｎ）と多数の走査信号線ＧＬj （ｊ＝１，２，…，ｍ）とが接続されており、隣接する２つのデータ信号線ＳＬi・ＳＬi+1 と隣接する２つの走査信号線ＧＬj ・ＧＬj+1 とで包囲された部分に画素（ＰＩＸ）２ａが設けられ、これら画素２ａ…は全体としてマトリクス状に配置されている。
【００７１】
　データ信号線駆動回路３は、後述するクロック信号ＣＫＳなどのタイミング信号に同期して、入力された映像信号ＤＡＴをサンプリングし、必要に応じて増幅して各データ信号線ＳＬi に書き込む働きをする。走査信号線駆動回路４は、クロック信号ＣＫＧなどのタイミング信号に同期して、走査信号線ＧＬjを順次選択し、画素内にあるスイッチング素子の開閉を制御することにより、各データ信号線ＳＬi に書き込まれた映像信号ＤＡＴとしてのデータＤiを各画素２ａに書
き込むとともに各画素２ａに保持させる働きをする。
【００７２】
　また、データ信号線駆動回路３から、その内部遅延量を検出する２つの検出信号ＭＯＮ１・ＭＯＮ２が、タイミング回路５に入力されている。タイミング回路５内では、遅延量検出回路（ＤＭＣ）５ａがこれら検出信号ＭＯＮ１・ＭＯＮ２間の遅延量を検出し、これを基に、位相調整回路（ＰＣＣ）５ｂがクロック信号ＣＫＳと映像信号ＤＡＴとの最適な出力タイミング（位相差）を算出して調整する。
【００７３】
　タイミング回路５は、このように調整したクロック信号ＣＫＳおよびスタート信号ＳＰＳをタイミング信号としてデータ信号線駆動回路３に、また、クロック信号ＣＫＧ、スタート信号ＳＰＧ、および同期信号ＧＰＳをタイミング信号として走査信号線駆動回路４に供給する一方、映像信号制御信号ＴＩＭをタイミング信号として映像信号処理回路６に供給している。映像信号処理回路６は、映像信号制御信号ＴＩＭに基づいて映像信号ＤＡＴをデータ信号線駆動回路３に供給している。
【００７４】
　図１は、図２の画像表示装置１のデータ信号線駆動回路３の部分をより詳細に示したブロック図である。ただし画素アレイ２内の画素２ａ…は省略してある。図１においては、図２のデータ信号線駆動回路３を映像信号出力ブロックＳＤi （ｉ＝ｘ，１，２，…，ｎ，ｙ）ごとに分割して描いてある。各映像信号出力ブロックＳＤiは等価な回路で構成されており、このうち映像信号出力ブロックＳＤi （ｉ＝１，２，…，ｎ）はそれぞれ１本のデータ信号線ＳＬiに接続されている。なお、場合によって複数のデータ信号線に接続されていてもよい。
【００７５】
　また、映像信号出力ブロックＳＤi （ｉ＝ｘ，ｙ）は、対応するデータ信号線が無いダミー回路である。そして、このダミー回路の一方（同図では映像信号出力ブロックＳＤy）は、検出信号出力回路として検出信号ＭＯＮ１・ＭＯＮ２をタイミング回路５に向けて出力する。このような構成とすることにより、後述するように、検出信号ＭＯＮ１・ＭＯＮ２の出力に起因した、データ信号線駆動回路３内における信号伝搬特性の擾乱を防止することができる。
【００７６】
　図３、図４および図６は、図１に示すデータ信号線駆動回路３の映像信号出力ブロックＳＤi をより詳細に示した回路図である。また、図５のデータ信号線駆動回路３’はデータ信号線駆動回路３の変形例である。図３、図４、および図６において、映像信号出力ブロックＳＤiは、ラッチＬＡＴi （ｉ＝ｘ，１，２，…，ｎ，ｙ）、ゲートブロックＢi （ｉ＝ｘ，１，２，…，ｎ，ｙ）、およびアナログスイッチＡＳi（ｉ＝ｘ，１，２，…，ｎ，ｙ）から構成される。この場合、ラッチＬＡＴi はシフトレジスタ回路、ゲートブロックＢi はバッファ回路、アナログスイッチＡＳiはサンプリング回路の機能を有している。
【００７７】
　ラッチＬＡＴiは、ゲートブロックＢi を介してアナログスイッチＡＳi に接続されており、クロック信号ＣＫＳとスタート信号ＳＰＳとが入力されるとそれに基づいた信号Ｎi（ｉ＝ｘ，１，２，…，ｎ，ｙ）をゲートブロックＢi に出力する。ゲートブロックＢi は、ラッチＬＡＴiからの信号Ｎi を取り込んで保持・増幅するとともに、必要に応じて反転信号を生成し、サンプリング信号Ｓi ・／Ｓi（ｉ＝ｘ，１，２，…，ｎ，ｙ）としてアナログスイッチＡＳi に出力するものであり、ゲート回路としての数段のインバータＧ１〜Ｇ４で構成される。サンプリング信号Ｓiは信号Ｎi をインバータＧ１・Ｇ２で２回位相反転した信号であり、サンプリング信号／Ｓi は信号ＮiインバータＧ１・Ｇ３・Ｇ４で３回位相反転した信号であるから、結局、サンプリング信号／Ｓi はサンプリング信号Ｓi を１回位相反転した信号となる。
【００７８】
　アナログスイッチＡＳi は、ゲートにＨｉｇｈレベルの信号が入力されたときにソース・ドレイン間がＯＮ状態となる電界効果トランジスタＡＳａと、ゲートにＬｏｗレベルの信号が入力されたときにソース・ドレイン間がＯＮ状態となる電界効果トランジスタＡＳｂとが並列に接続された構成となっている。すなわち、電界効果トランジスタＡＳａ・ＡＳｂはともに、サンプリング信号Ｓiが立ち上がったとき（すなわちサンプリング信号／Ｓi が立ち下がったとき）にチャンネルが導通し、サンプリング信号Ｓiが立ち下がったとき（すなわちサンプリング信号／Ｓi が立ち上がったとき）にチャンネルが遮断されるような極性となっている。
【００７９】
　このような構成のアナログスイッチＡＳi は、ラッチＬＡＴi からの信号Ｎi がゲートブロックＢi を経て生成されるサンプリング信号Ｓi・／Ｓi によって映像信号ＤＡＴとしてのデータＤi を、データ信号線ＳＬi に書き込む役割を果たしている。ここで、ラッチＬＡＴi１段につきデータ信号線ＳＬi １本が対応しているが、これに限ることはなく、複数のデータ信号線が対応する構成としてもよい。その場合、映像信号ＤＡＴが送られる映像信号線を必要に応じて増加させるとよい。
【００８０】
　また、図５のデータ信号線駆動回路３’は、シフトレジスタ回路のラッチＬＡＴy に隣接させてラッチＬＡＴz を配し、前述のゲートブロックＢi の代わりにゲートブロックＢi’を配した構成としている。ゲートブロックＢi ’は、初段のゲート回路にＮＡＮＤ回路Ｇ５を設け、ラッチＬＡＴi からの信号Ｎiと、ラッチＬＡＴi+1 からの信号Ｎi+1 との論理積否定をとって後段のインバータＧ２およびインバータＧ３・Ｇ４へ向けて出力する。アナログスイッチＡＳiの構成および機能は前述と同様である。
【００８１】
　図３、図４、図６のデータ信号線駆動回路３、および図５のデータ信号線駆動回路３’のいずれにおいても、２つの検出信号ＭＯＮ１・ＭＯＮ２は、対応するデータ信号線の無い映像信号出力ブロックＳＤx または映像信号出力ブロックＳＤy から取り出している。このように映像信号出力ブロックＳＤx・ＳＤy から検出信号ＭＯＮ１・ＭＯＮ２を外部に出力すると、信号検出部分に容量負荷が新たに付加されることによってサンプリング信号Ｓx・Ｓy が影響を受けるが、画像表示には無関係であるため都合がよい。なお、図３ないし図５では２つの検出信号ＭＯＮ１・ＭＯＮ２を最終段に位置する映像信号出力ブロックＳＤyから取り出しているのに対し、図６では初段に位置する映像信号出力ブロックＳＤx から取り出している。検出信号ＭＯＮ１・ＭＯＮ２は、いずれから取り出しても構わないが、遅延量検出回路５ａへの接続が容易な位置から取り出すのが好ましい。
【００８２】
　ここで、図３では、検出信号ＭＯＮ１はラッチＬＡＴy からの信号Ｎy であり、検出信号ＭＯＮ２はサンプリング信号Ｓy である。図６では、検出信号ＭＯＮ１はラッチＬＡＴxからの信号Ｎx であり、検出信号ＭＯＮ２はサンプリング信号Ｓx である。また、図４および図５では、検出信号ＭＯＮ１はラッチＬＡＴyからゲート回路１段（図４ではインバータＧ１、図５ではＮＡＮＤ回路Ｇ５）を経た信号であり、検出信号ＭＯＮ２はサンプリング信号Ｓy である。
【００８３】
　本来、位相調整回路５ｂは、クロック信号ＣＫＳと映像信号ＤＡＴとのタイミングを最適化するものであるから、データ信号線駆動回路３・３’内のある位置でのクロック信号ＣＫＳと、それに対応する映像信号ＤＡＴを取り込むためのサンプリング信号Ｓx ・Ｓy との時間差を用いることが理想的である。しかし、クロック信号ＣＫＳは非常に短い周期のパルスとして供給されるため、どのパルスのエッジが所定の映像信号ＤＡＴに対応するかを判断するには複雑な回路が必要になる。
【００８４】
　そこで、前述のように、検出信号ＭＯＮ１として、ラッチＬＡＴx からの信号Ｎx 、あるいはラッチＬＡＴy からの信号Ｎy を用い、検出信号ＭＯＮ２として、サンプリング信号Ｓx・Ｓy を用いる。これらの信号は、それぞれ１水平期間当たり１回だけ出力されるパルスであって、互いに必ず対応するものであるから、極めて単純な回路構成の遅延量検出回路５ａで遅延量を検出することができる。ここで、例えば、ラッチＬＡＴx・ＬＡＴy からの信号Ｎx ・Ｎy は、クロック信号ＣＫＳより幾分遅れて出力されるが、その差はラッチＬＡＴx・ＬＡＴy 内での遅延時間分のみで、他の回路（ゲートブロックＢx ・Ｂy など）を通したときの遅延量に比べて小さいため、検出した遅延量をクロック信号ＣＫＳとサンプリング信号Ｓx・Ｓy との間の位相差に換算するのは容易である。
【００８５】
　また、一般に、シフトレジスタ回路を構成するトランジスタはサイズが小さく、その駆動能力も小さいため、信号検出に伴う容量負荷増大の影響を受けやすい。従って、検出信号ＭＯＮ１・ＭＯＮ２間の遅延量に対する検出精度を損なう可能性がある。このため、駆動能力がある程度大きいゲート回路を通過した後の信号を検出するのが望ましい。
【００８６】
　そこで、前述のように、検出信号ＭＯＮ１をラッチＬＡＴy からゲート回路１段を経た信号とし、検出信号ＭＯＮ２をサンプリング信号Ｓy とすると、遅延量の検出精度の問題を回避することができる。また、この場合にも極めて単純な回路構成の遅延量検出回路５a で遅延量を検出することができる。ただし、この構成では検出信号ＭＯＮ１がラッチＬＡＴy および初段のゲート回路であるインバータＧ１あるいはＮＡＮＤ回路Ｇ５内における遅延時間分だけ遅れているので、その分を補正することになる。しかし、この補正についても前述の場合と同様であるので、検出した遅延量をクロック信号ＣＫＳとサンプリング信号Ｓyとの間の位相差に換算するのは容易である。
【００８７】
　次に、図３に示す構成のデータ信号線駆動回路３の映像信号出力ブロックＳＤy と遅延量検出回路５ａとの間に、２つの検出信号ＭＯＮ１・ＭＯＮ２をそれぞれ増幅して出力するためのバッファ回路７・７を追加した例を図７に示す。検出信号ＭＯＮ１・ＭＯＮ２をそのまま遅延量検出回路５ａに入力させようとすると、映像信号出力ブロックＳＤyから遅延量検出回路５ａまでの配線負荷などの影響で検出信号に波形なまりが生じ、正確な遅延量を検出することができなくなる虞がある。
【００８８】
　上述の構成によれば、検出信号ＭＯＮ１・ＭＯＮ２をそれぞれバッファ回路７を介して遅延量検出回路５ａに入力させるので、例えばバッファ回路７の初段のゲート回路７ａをサイズの小さなトランジスタで構成して入力容量を小さくすることにより、信号検出箇所の負荷の増大による信号伝搬特性の擾乱を最小限に抑えることができる。また、バッファ回路７の最終段のゲート回路７ｂをサイズの大きなトランジスタで構成して駆動能力を大きくする（出力インピーダンスを小さくする）ことにより、遅延量検出回路５ａまでの信号の歪みを抑え、検出信号ＭＯＮ１・ＭＯＮ２の時間的検出精度を向上させることができる。このような構成における各信号波形の例を図８に示す。
【００８９】
　図８において、ラッチＬＡＴy から出力される信号Ｎy とサンプリング信号Ｓy との遅延量ｔ１は、その間のゲートブロックＢy内での遅延量に相当するが、データ信号線駆動回路３内でこれを構成するトランジスタの特性がほぼ均一であると仮定した場合、各映像信号出力ブロックＳＤiでこの遅延量ｔ１はほぼ同一である。また、検出信号ＭＯＮ１は信号Ｎy に対して、検出信号ＭＯＮ２はサンプリング信号Ｓyに対して、それぞれバッファ回路７内での遅延量ｔ０だけ遅れて遅延量検出回路５ａに出力される。従って、検出信号ＭＯＮ１・ＭＯＮ２間の遅延量は信号Ｎyとサンプリング信号Ｓy との遅延量ｔ１に等しい。
【００９０】
　これに対し、遅延量検出回路５ａは検出信号ＭＯＮ１・ＭＯＮ２間の遅延量ｔ１を検出し、これに基づいて位相調整回路５ｂがサンプリング信号Ｓi と映像信号ＤＡＴの各データＤi とのタイミングを調整して最適化する。検出した遅延量ｔ１に基づけば、映像信号ＤＡＴの各データＤiは、それぞれに対応するクロック信号ＣＫＳに対して遅延量ｔ２だけ遅れるようにすればよいことが分かる。従って、同図の場合、サンプリング信号Ｓiが映像信号ＤＡＴの各データＤi の供給時間内の所定の位置にて立ち下がるようにするために、クロック信号ＣＫＳを破線で示した状態から実線で示した状態へシフトさせることにより位相差としての遅延量ｔ２を設定してタイミングの最適化を行っている。
【００９１】
　次に、遅延量ｔ１から遅延量ｔ２を求める方法について説明する。ラッチＬＡＴi 内や初段のゲート回路であるインバータＧ１内での信号の遅延量は、これらの回路を構成するトランジスタの特性のばらつきや経時変化によって変動するが、同一のデータ信号線駆動回路３内では、このような特性のばらつきや経時変化に大きな差はないので、２つの検出信号ＭＯＮ１・ＭＯＮ２間の遅延量ｔ１から推定することができる。例えば、ゲートブロックＢi内での遅延量が３０％増大した場合、ラッチＬＡＴi などの内部での遅延量も約３０％増大すると考えても問題ない。
【００９２】
　一方、位相調整回路５ｂから出力される信号と、これを基に生成されるクロック信号ＣＫＳと映像信号ＤＡＴの各データＤi との間にもそれぞれの信号生成に関係する遅延量が存在する。これらの信号生成を司る回路は、一般に外部ＩＣで構成されており、データ信号線駆動回路３とは異なるトランジスタで構成されているので、その遅延量はほぼ一定の値をとる。
【００９３】
　この結果、クロック信号ＣＫＳに対するサンプリング信号Ｓi の遅延量の最適値は、２つの検出信号ＭＯＮ１・ＭＯＮ２間の遅延量ｔ１に比例する部分と、比例しない一定部分とからなると近似することができる。すなわち、クロック信号ＣＫＳと映像信号ＤＡＴの各データＤiとの位相差を最適値にするための調整時間を、図９に示すように、２つの検出信号ＭＯＮ１・ＭＯＮ２間の遅延量ｔ１を変数とする１次関数（ｔ２＝Ａ・ｔ１＋Ｂ）として近似することができる。ここで、ＡおよびＢは定数であり、実験から経験的に求めるか、シミュレーションにより算出することができる。これにより、調整する位相差を極めて単純な回路で算出することができるとともに、このような回路構成を含む位相調整回路５ｂを容易に実現することができる。
【００９４】
　ところで、クロック信号ＣＫＳと映像信号ＤＡＴの各データＤi との間の遅延量ｔ２は、位相調整回路５ｂを備えるタイミング回路５で制御するため、どのような値でも自由にとることができる訳ではなく、タイミング回路５の動作周波数によって制限される。つまり、タイミング信号を生成する回路を初め全ての回路は、そのシステムでの最高の周波数の原クロック信号を基に、これを分周したクロック信号で駆動されているので、位相調整回路５ｂが調整する時間もこの原クロック信号の１周期（またはパルス幅）を単位とするのが限界である。これよりも短い時間間隔で調整しようとする場合には、より高周波の信号を新たに容易しなければならない。
【００９５】
　このため、位相調整回路５ｂが調整する遅延量ｔ２は、このような原クロック信号を用いて、その１周期（またはパルス幅）単位で変化させることにより、図１０に示すような一定時間間隔Ｔを置いた離散値に設定される。この原クロック信号の周波数は、データ信号線駆動回路３のクロック周波数よりも数倍大きいので、原クロック信号の時間（周期）間隔での位相調整でも問題はない。さらに、サンプリング信号Ｓi の立ち下がりが映像信号ＤＡＴの各データＤi の切り替わりよりも後になることを避けるために、上記離散値は２つの検出信号ＭＯＮ１・ＭＯＮ２間の遅延量ｔ１の１次関数として求めた値（Ａ・ｔ１＋Ｂ）以上の値に設定される。
【００９６】
　これにより、新たに高周波のクロック信号を追加することなく充分な精度でクロック信号ＣＫＳと映像信号ＤＡＴの各データＤi との位相調整を行うことができ、高品位の画像表示を実現することができる。
【００９７】
　以上述べたように、本発明の画像表示装置によれば、２つの検出信号間の遅延量を常時モニターし、これを基に映像用タイミング信号と映像信号とをデータ信号線駆動回路に供給するタイミングを調整するので、供給初期の遅延量のばらつきだけでなく、動作中の遅延量の変動にもリアルタイムに追従する。このため、例えば、データ信号線駆動回路を構成するトランジスタの初期特性のばらつきだけでなく、その経時変化に対しても対応することができる。ところで、この遅延量のモニターおよびタイミングの調整は常時行ってもよいが、経時変化が特に大きくない場合には、一定時間ごとまたは電源投入時のみに行うようにしてもよい。
【００９８】
　また、２つの検出信号間の遅延量、すなわち時間差を用いているので、検出信号出力回路から位相調整回路までの配線遅延の影響は相殺される。従って、検出信号出力回路と位相調整回路とを接続する配線の負荷（抵抗および容量）が配線によって変わる場合や、その正確な値が不明である場合にも問題なく対応することができる。この結果、映像信号をサンプリング信号でデータ信号線に正確に書き込むことが可能となり、高品位な画像表示を実現することができる。
【００９９】
　　〔実施の形態２〕
　本発明の画像表示装置の他の実施の形態について図１１ないし図１４を用いて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１の図面に示した構成要素と同一の機能を有する構成要素については、同一の符号を付し、その説明を省略する。
【０１００】
　図１１に本実施の形態の画像表示装置１１のブロック図を示す。画像表示装置１１は、多数の画素（ＰＩＸ）２ａ…からなる画素アレイ（ＡＲＹ）２、データ信号線駆動回路（ＳＤ）３、走査信号線駆動回路（ＧＤ）４、タイミング回路（ＣＴＲＬ）５、および外部電源回路（ＶＧＥＮ）１２から構成される。このうち、画素アレイ２、データ信号線駆動回路３、および走査信号線駆動回路４は、ドライバモノリシック構造とするために同一基板ＳＵＢ上に構成されており、実施の形態１で述べたタイミング回路５からの各信号と、外部電源回路１２からの駆動電源とによって駆動されている。
【０１０１】
　外部電源回路１２は、高電位側の電源電圧ＶＳＨと低電位側の電源電圧ＶＳＬとをデータ信号線駆動回路３に出力するとともに、高電位側の電源電圧ＶＧＨと低電位側の電源電圧ＶＧＬとを走査信号線駆動回路４に出力するようになっている。また、基板ＳＵＢの共通電極に共通電位ＣＯＭを出力するようになっている。そして、検出信号ＭＯＮ１・ＭＯＮ２がデータ信号線駆動回路３からタイミング回路５に入力されている。なお、図示しないが、タイミング回路５内には実施の形態１と同様に遅延量検出回路および位相調整回路が設けられている。
【０１０２】
　このような構成の画像表示装置１１において、検出信号ＭＯＮ１・ＭＯＮ２は、基板ＳＵＢ上のデータ信号線駆動回路３内の図示しない検出信号出力回路から外部配線を介して基板ＳＵＢ外部のタイミング回路５に出力されるので、信号波形の歪みなどが顕著になる可能性がある。従って、実施の形態１と同様に、検出信号ＭＯＮ１・ＭＯＮ２をバッファ回路により増幅してタイミング回路５に出力することが望ましい。
【０１０３】
　また、データ信号線駆動回路３を、場合によっては走査線信号駆動回路４とともに画素アレイ２（すなわち画素２ａ…）と同一基板ＳＵＢ上にモノリシックに形成することにより、これらを別々に構成して実装するよりも駆動回路の製造コストや実装コストの低減および信頼性の向上を図ることができる。
【０１０４】
　ここで、基板ＳＵＢ上にデータ信号線駆動回路３が配置され、基板ＳＵＢ外部にタイミング回路５が配置されているので、データ信号線駆動回路３の内部遅延をモニターするための検出信号ＭＯＮ１・ＭＯＮ２は、出力端子を介して出力されることになる。一般に、画像表示装置の製造工程中や搬送時における静電気の発生や、使用時における過大電圧の入力などの電気的衝撃に対処するために、回路の入力端子には保護回路を付加する場合が多い。
【０１０５】
　通常の画像表示装置には出力端子が存在しないのに対して、本実施の形態の画像表示装置１１においては、上述のように、検出信号ＭＯＮ１・ＭＯＮ２を外部に出力するための出力端子が必要である。そこで、図１２に示すように、タイミング回路５から出力される各信号の入力端子とともに、検出信号ＭＯＮ１・ＭＯＮ２の出力端子にも保護回路（ＰＲＴ）１３を設けることとする。このように、出力端子についても保護回路１３を付加することが、製造工程中や搬送時におけ
る静電気の発生や、使用時における過大電圧の入力などへの有効な対策となる。
【０１０６】
　この保護回路１３については、必ずしも入力端子の保護回路１３と同一のものである必要はなく、保護性能や出力インピーダンスなどを考慮し、出力端子用として最適な構成のものを用いればよい。この結果、出力端子からの静電気破壊や過大入力による破壊を抑制することができ、画像表示装置１１の良品率の大幅な向上を図ることができる。
【０１０７】
　次に、図１３および図１４（ａ）〜（ｋ）を用いて、画像表示装置１１を構成する能動素子としての多結晶シリコン薄膜トランジスタ２１について述べる。多結晶シリコン薄膜トランジスタ２１は、例えば従来のアクティブマトリクス液晶表示装置に用いられていた非晶質シリコン薄膜トランジスタと比較して極めて駆動力の高い特性が得られる。図１３に、多結晶シリコン薄膜トランジスタ２１の構造断面図を示す。
【０１０８】
　多結晶シリコン薄膜トランジスタ２１は、絶縁性基板２２上にシリコン酸化膜２３を介して多結晶シリコン薄膜からなる活性層２４、ソース領域２５、およびドレイン領域２６が形成され、さらにその上にシリコン酸化膜からなるゲート絶縁膜２７、ゲート電極２８、シリコン酸化膜からなる層間絶縁膜２９、ソース電極およびドレイン電極としての金属配線３０が形成されたものである。すなわち、上記多結晶シリコン薄膜トランジスタ２１は、絶縁性基板２２上の多結晶シリコン薄膜を活性層２４とする順スタガー（トップゲート）構造のものであるが、これに限るものではなく、逆スタガー構造などの他の構造であってもよい。
【０１０９】
　このような多結晶シリコン薄膜トランジスタ２１を用いることによって、実用的な駆動能力を有するデータ信号線駆動回路３および走査信号線駆動回路４を画素アレイ２と同一基板ＳＵＢ上にほぼ同一の工程で製造することができる。
【０１１０】
　また、一般に、多結晶シリコン薄膜トランジスタは、単結晶シリコントランジスタ（ＭＯＳトランジスタ）と比較して、特性のばらつきが大きく、特性の経時変化量も大きい。従って、クロック信号ＣＫＳと映像信号ＤＡＴとのタイミングを固定したとすると、製造した全ての画像表示装置に対して良好な画像表示を保証するのは困難な場合がある。画像表示装置の数年以上にわたる使用期間中においてはなおさらである。このため、実施の形態１で述べたように、トランジスタの特性のばらつきや経時変化に対して自動的にリアルタイムで位相調整を行うことが極めて効果的である。
【０１１１】
　次に、図１４（ａ）〜（ｋ）を用い、画像表示装置１１を構成する多結晶シリコン薄膜トランジスタ２１を６００℃以下で形成するときの製造プロセスについて説明する。ただし、便宜上、ｐチャンネル型とｎチャンネル型との両方を同時に製造するプロセスとし、シリコン酸化膜２３の形成については省略することとする。同図において、各分図は各工程における素子の断面図を示す。
【０１１２】
　まず同図（ａ）に示すようなガラス基板などの絶縁性基板２２上に、同図（ｂ）に示すように非晶質シリコン薄膜３１を堆積する。次いで、この非晶質シリコン薄膜３１に同図（ｃ）に示すようにエキシマレーザを照射し、多結晶シリコン薄膜３２を形成する。そして、同図（ｄ）に示すように、この多結晶シリコン薄膜３２を所望の形状にパターニングして、後に活性層２４となる部分を含んだ多結晶シリコン薄膜アイランド３３を形成し、その上に同図（ｅ）に示すようにシリコン酸化膜からなるゲート絶縁膜２７を形成する。さらに、同図（ｆ）に示すように、活性層２４の上方にあたるゲート絶縁膜２７上にアルミニウムなどからなるゲート電極２８を形成する。
【０１１３】
　次に、同図（ｇ）に示すように、ゲート絶縁膜２７を介して多結晶シリコン薄膜アイランド３３内の所定の位置に燐イオン（Ｐ+ ）を注入してｎ型のソース領域２５およびドレイン領域２６を形成する。また、同図（ｈ）に示すように、同様に、ゲート絶縁膜２７を介して多結晶シリコン薄膜アイランド３３内の所定の位置に硼素イオン（Ｂ+）を注入してｐ型のソース領域２５’およびドレイン領域２６’を形成する。これらイオン注入工程において、注入しない領域には予めフォトレジストなどからなるマスク３４を形成しておく。
【０１１４】
　その後、同図（ｉ）に示すように、シリコン酸化膜または窒化シリコンなどからなる層間絶縁膜２９を堆積し、同図（ｊ）に示すように、ソース領域２５およびドレイン領域２６の上方にあたる層間絶縁膜２９にコンタクトホール３５…を開口した後、同図（ｋ）に示すようにコンタクトホール３５…を覆って金属配線３０を形成すると多結晶シリコン薄膜トランジスタ２１が完成する。上述の一連の製造工程において、プロセスの最高温度はゲート絶縁膜２７形成時の６００℃であるので、絶縁性基板２２には例えば米国コーニング社製の１７３７ガラスなどの高耐熱性ガラスを使用することができる。
【０１１５】
　なお、液晶表示装置においては、この後に、さらに別の層間絶縁膜を介して透明電極（透過型液晶表示装置の場合）や反射電極（反射型液晶表示装置の場合）を形成することになる。
【０１１６】
　上述したように、図１４（ａ）〜（ｋ）に示すような製造工程で多結晶シリコン薄膜トランジスタ２１を６００℃以下で形成することにより、安価で大面積のガラス基板を用いることができるようになるので、画像表示装置１１の低価格化と大面積化とを図ることができる。
【０１１７】
　以上、本発明の実施の形態について幾つかを示したが、本発明は個々の実施の形態に限定されることなく、上記実施の形態を組み合わせたものについても同様に当てはまるものである。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施の一形態における画像表示装置の構成を示すブロック図である。
【図２】図１の画像表示装置の映像信号出力ブロックを１つにまとめて画像表示装置の構成を示すブロック図である。
【図３】図１の画像表示装置の映像信号出力ブロックをより詳細に示す回路図の一例である。
【図４】図１の画像表示装置の映像信号出力ブロックをより詳細に示す回路図の他の例である。
【図５】図１の画像表示装置の映像信号出力ブロックをより詳細に示す回路図のさらに他の例である。
【図６】図１の画像表示装置の映像信号出力ブロックをより詳細に示す回路図のさらに他の例である。
【図７】図３の映像信号出力ブロックの検出信号出力側にバッファ回路を設けた回路図である。
【図８】図７の回路を有した画像表示装置における各信号のタイミングを示すタイミングチャートである。
【図９】図８のタイミングチャートにおけるｔ１とｔ２との関係を示すグラフである。
【図１０】図８のタイミングチャートにおけるｔ１とｔ２との関係を示す他のグラフである。
【図１１】本発明の他の実施の形態における画像表示装置の構成を示すブロック図である。
【図１２】図１１の画像表示装置に保護回路を設けた画像表示装置の構成を示すブロック図である。
【図１３】図１１または図１２の画像表示装置に用いられる多結晶シリコン薄膜トランジスタの構造を示す断面図である。
【図１４】（ａ）ないし（ｋ）は、図１３の多結晶シリコン薄膜トランジスタを製造する過程を示す説明図である。
【図１５】従来の画像表示装置の構成を示すブロック図である。
【図１６】図１５の画像表示装置における画素の構成を示す回路図である。
【図１７】図１５の画像表示装置におけるデータ信号線駆動回路の構成を示す回路図である。
【図１８】図１７のデータ信号線駆動回路の変形例の構成を示す回路図である。
【図１９】図１７または図１８の回路を有した画像表示装置における各信号のタイミングを示すタイミングチャートの一例である。
【図２０】図１７または図１８の回路を有した画像表示装置における各信号のタイミングを示すタイミングチャートの他の例である。
【図２１】図１７または図１８の回路を有した画像表示装置における各信号のタイミングを示すタイミングチャートのさらに他の例である。
【符号の説明】
【０１１９】
　１　　　　画像表示装置
　２　　　　画素アレイ
　２ａ　　　画素
　３　　　　データ信号線駆動回路
　４　　　　走査信号線駆動回路
　５　　　　タイミング回路
　５ａ　　　遅延量検出回路
　５ｂ　　　位相調整回路
　６　　　　映像信号処理回路
　７　　　　バッファ回路
　７ａ　　　ゲート回路
　７ｂ　　　ゲート回路
　１１　　　画像表示装置
　１２　　　外部電源回路
　１３　　　保護回路
　２１　　　多結晶シリコン薄膜トランジスタ（能動素子）
　２２　　　絶縁性基板
　２３　　　シリコン酸化膜
　２４　　　活性層
　２５　　　ソース領域
　２５’　　ソース領域
　２６　　　ドレイン領域
　２６’　　ドレイン領域
　２７　　　ゲート絶縁膜
　２８　　　ゲート電極
　２９　　　層間絶縁膜
　３０　　　金属配線
　３１　　　非晶質シリコン薄膜
　３２　　　多結晶シリコン薄膜
　ＡＳａ　　電界効果トランジスタ
　ＡＳｂ　　電界効果トランジスタ
　ＡＳi （ｉ＝ｘ，１，２，…，ｎ，ｙ）
　　　　　　アナログスイッチ（サンプリング回路）
　Ｂi （ｉ＝ｘ，１，２，…，ｎ，ｙ）
　　　　　　ゲートブロック（バッファ回路）
　Ｂi ’（ｉ＝ｘ，１，２，…，ｎ，ｙ）
　　　　　　ゲートブロック（バッファ回路）
　ＣＫＧ　　クロック信号（タイミング信号）
　ＣＫＳ　　クロック信号（タイミング信号）
　ＤＡＴ　　映像信号
　Ｄi （ｉ＝ｘ，１，２，…，ｎ，ｙ）
　　　　　　データ
　Ｇ１　　　インバータ（ゲート回路）
　Ｇ２　　　インバータ（ゲート回路）
　Ｇ３　　　インバータ（ゲート回路）
　Ｇ４　　　インバータ（ゲート回路）
　Ｇ５　　　ＮＡＮＤ回路（ゲート回路）
　ＧＬj （ｊ＝１，２，…，ｍ）
　　　　　　走査信号線
　ＧＰＳ　　同期信号
　ＬＡＴi （ｉ＝ｘ，１，２，…，ｎ，ｙ，ｚ）
　　　　　　ラッチ（シフトレジスタ回路）
　ＭＯＮ１　検出信号
　ＭＯＮ２　検出信号
　Ｎi 　　　信号
　Ｓi （ｉ＝ｘ，１，２，…，ｎ，ｙ）
　　　　　　サンプリング信号
　／Ｓi （ｉ＝ｘ，１，２，…，ｎ，ｙ）
　　　　　　サンプリング信号
　ＳＤi （ｉ＝ｘ，１，２，…，ｎ，ｙ）
　　　　　　映像信号出力ブロック
　ＳＬi （ｉ＝１，２，…，ｎ）
　　　　　　データ信号線
　ＳＰＧ　　スタート信号（タイミング信号）
　ＳＰＳ　　スタート信号（タイミング信号）
　ＳＵＢ　　基板
　ｔ１　　　遅延量
　ｔ２　　　遅延量（位相差）
　ＴＩＭ　　映像信号制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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