(57)【要約】【課題】よりコンパクトであり、あまり電力を消費しない強誘電体メモリ・セルを提供すること。【解決手段】よりコンパクトであり、あまり電力を消費しない強誘電体メモリ・セルは、トランジスタのゲートに接続されたワード線を含む。強誘電体コンデンサは、そのトランジスタのドレインに接続された第１のプレートを有する。ビット線は、そのトランジスタのソースに接続されて、ワード線に垂直に走る。プレート線は、強誘電体コンデンサの第２のプレートを形成する。そのプレート線は、ビット線に平行に走る。【選択図】  図１
2004200637.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体メモリ・セルであって、
トランジスタのゲートに接続されたワード線と、
前記トランジスタのドレインに接続された第１のプレートを有する強誘電体コンデンサと、
前記トランジスタのソースに接続され、前記ワード線に垂直に走るビット線と、
前記強誘電体コンデンサの第２のプレートを形成するプレート線であって、前記ビット線に平行に走るプレート線と、
を備える強誘電体メモリ・セル。
【請求項２】
請求項１に記載のメモリ・セルにおいて、該メモリ・セルはさらに、
前記ビット線に平行に走る前記強誘電体コンデンサから電気的に絶縁された相補ビット線を、
備えるメモリ・セル。
【請求項３】
請求項２に記載のメモリ・セルにおいて、前記相補ビット線と前記ビット線が、同じ物理レベルにある、メモリ・セル。
【請求項４】
請求項１に記載のメモリ・セルにおいて、前記ビット線が、前記プレート線の上にない、メモリ・セル。
【請求項５】
請求項２に記載のメモリ・セルにおいて、前記相補ビット線が、前記プレート線の上にある、メモリ・セル。
【請求項６】
請求項１に記載のメモリ・セルにおいて、前記ビット線が、第１のコンタクト、金属層、および第２のコンタクトを介して、前記トランジスタの前記ソースに接続されている、メモリ・セル。
【請求項７】
請求項１に記載のメモリ・セルにおいて、前記強誘電体コンデンサの前記第２のプレートが、前記プレート線によって形成されている、メモリ・セル。
【請求項８】
請求項１に記載のメモリ・セルにおいて、該メモリ・セルの「Ｘ」ピッチが、「Ｙ」ピッチよりも広い、メモリ・セル。
【請求項９】
強誘電体メモリ・セルであって、
第１のトランジスタの第１のゲートと第２のトランジスタの第２のゲートとに接続されたワード線と、
前記第１のトランジスタの第１のドレインに接続された第１の上部電極を有する第１の強誘電体コンデンサと、
前記第２のトランジスタの第２のドレインに接続された第２の上部電極を有する第２の強誘電体コンデンサと、
前記第１のトランジスタの第１の底部電極と前記第２のトランジスタの第２の底部電極とに接続されたプレート線と、
を備える強誘電体メモリ・セル。
【請求項１０】
請求項９に記載のメモリ・セルにおいて、前記プレート線が、前記ワード線に垂直である、メモリ・セル。
【請求項１１】
請求項９に記載のメモリ・セルにおいて、該メモリ・セルさらに、
前記第１のトランジスタの第１のソースに接続された第１のビット線と、
前記第２のトランジスタの第２のソースに接続された第２のビット線と、
を備えるメモリ・セル。
【請求項１２】
請求項１１に記載のメモリ・セルにおいて、該メモリ・セルさらに、
前記第１のビット線に平行に走る第１の相補ビット線と、
前記第２のビット線に平行に走る第２の相補ビット線と、
を備えるメモリ・セル。
【請求項１３】
請求項１２に記載のメモリ・セルにおいて、前記第１の相補ビット線と前記第２の相補ビット線とが、前記プレート線の中心線に関して、対称に配置されている、メモリ・セル。
【請求項１４】
請求項９に記載のメモリ・セルにおいて、前記第１の上部電極と前記第２の上部電極とが、前記プレート線の中心線に関して、対称に配置されている、メモリ・セル。
【請求項１５】
請求項１３に記載のメモリ・セルにおいて、前記第１の上部電極が、前記第１の相補ビット線の中心線に関して、対称に配置されている、メモリ・セル。
【請求項１６】
強誘電体メモリ・セルであって、
第１のビット線と、
前記第１のビット線に接続された第１のソースを有する第１のトランジスタであって、前記第１のビット線の中心線のもとで対称に配置されている第１のトランジスタと、
前記第１のトランジスタの第１のドレインに接続された上部電極を有する強誘電体コンデンサと、
前記強誘電体コンデンサの底部電極を形成するプレート線であって、前記第１のビット線に平行に走るプレート線と、
中心線を有する第１の相補ビット線であって、前記上部電極と前記底部電極とが、第１の相補ビット線の前記中心線のもとで対称に配置されている、第１の相補ビット線と、
を備える強誘電体メモリ・セル。
【請求項１７】
請求項１６に記載のメモリ・セルにおいて、該メモリ・セルはさらに、
第２のトランジスタおよび第２の強誘電体コンデンサであって、前記第１のトランジスタおよび前記強誘電体コンデンサの鏡像である第２のトランジスタおよび第２の強誘電体コンデンサを
備えるメモリ・セル。
【請求項１８】
請求項１７に記載のメモリ・セルにおいて、該メモリ・セルはさらに、
前記第１のトランジスタの第１のゲートと前記第２のトランジスタの第２のゲートとに接続されたワード線を、
備えるメモリ・セル。
【請求項１９】
請求項１８に記載のメモリ・セルにおいて、該メモリ・セルはさらに、
前記第１の相補ビット線の鏡像である第２の相補ビット線を、
備えるメモリ・セル。
【請求項２０】
請求項１９に記載のメモリ・セルにおいて、該メモリ・セルにおいて、前記鏡像が、前記プレート線の縁部と一致する仮想線を有する、メモリ・セル。
【請求項２１】
強誘電体メモリ・コアであって、
第１の標準メモリ・セル・アレイと、
前記第１の標準メモリ・セル・アレイと隣り合う第２の標準メモリ・セル・アレイと、
前記第１の標準メモリ・セル・アレイと前記第２の標準メモリ・セル・アレイとの間のワード線デコーダおよびドライバと、
前記第１の標準メモリ・セル・アレイの外縁部にあるセンス増幅器と、
を備える強誘電体メモリ・コア。
【請求項２２】
請求項２１に記載の強誘電体メモリ・コアにおいて、該メモリ・コアはさらに、
前記第１の標準メモリ・セル・アレイと前記第２の標準メモリ・セル・アレイとの間のプレート線デコーダおよびドライバを、
備える強誘電体メモリ・コア。
【請求項２３】
請求項２１に記載の強誘電体メモリ・コアにおいて、該メモリ・コアはさらに、
前記第１の標準メモリ・セル・アレイと前記第２の標準メモリ・セル・アレイとの間の参照ワード線デコーダおよびドライバを、
備える強誘電体メモリ・コア。
【請求項２４】
請求項２１に記載の強誘電体メモリ・コアにおいて、前記標準メモリ・セル・アレイが、複数の基本メモリ・セル・アレイを備える、強誘電体メモリ・コア。
【請求項２５】
請求項２４に記載の強誘電体メモリ・コアにおいて、前記基本メモリ・セル・アレイが、サブ基本メモリ・セル・アレイの対の間に参照セルを有するサブ基本メモリ・セル・アレイの対を備える、強誘電体メモリ・コア。
【請求項２６】
請求項２５に記載の強誘電体メモリ・コアにおいて、該メモリ・コアはさらに、
前記参照セルの近傍にビット線ツイストを、
備える強誘電体メモリ・コア。
【請求項２７】
請求項２４に記載の強誘電体メモリ・コアにおいて、単一の共通プレート線が、前記複数の基本メモリ・セル・アレイの１つに関連付けられている、強誘電体メモリ・コア。
【請求項２８】
請求項２７に記載の強誘電体メモリ・コアにおいて、前記単一の共通プレート線が、前記参照セルに関するプレート線でもある、強誘電体メモリ・コア。
【請求項２９】
請求項２１に記載の強誘電体メモリ・コアにおいて、前記第１の対の標準メモリ・セル・アレイの１つの標準メモリ・セル・アレイが、複数のメモリ・セルを有し、前記複数のメモリ・セルのそれぞれが、単一の強誘電体コンデンサを有する、強誘電体メモリ・コア。
【請求項３０】
請求項２９に記載の強誘電体メモリ・コアにおいて、前記複数のメモリ・セルのそれぞれが、単一のトランジスタを有する、強誘電体メモリ・コア。
【請求項３１】
請求項２８に記載の強誘電体メモリ・コアにおいて、前記複数のメモリ・セルのそれぞれが、ワード線に垂直に走るビット線を有する、強誘電体メモリ・コア。
【請求項３２】
メモリ・コアであって、
第１の標準メモリ・セル・アレイと、
第１の鏡像線に沿って前記第１の標準メモリ・セル・アレイの鏡像になっている第２の標準メモリ・セル・アレイと、
前記第１の標準メモリと前記第２の標準メモリとの間にあるワード線デコーダと、
を備えるメモリ・コア。
【請求項３３】
請求項３２に記載のメモリ・コアにおいて、該メモリ・コアはさらに、
第２の鏡像線に沿って前記第１の標準メモリの鏡像になっている第３の標準メモリ・セル・アレイと、
前記第１の標準メモリ・セル・アレイと前記第３の標準メモリ・セル・アレイの間の列選択回路と、
を備えるメモリ・コア。
【請求項３４】
請求項３３に記載のメモリ・コアにおいて、前記第１の標準メモリ・セル・アレイが、複数の１強誘電体コンデンサ１トランジスタ・メモリ・セルを備える、メモリ・コア。
【請求項３５】
請求項３２に記載のメモリ・コアにおいて、該メモリ・コアはさらに、
前記第１の標準メモリ・セル・アレイと前記第２の標準メモリ・セル・アレイとの間にプレート線ドライバを、
備えるメモリ・コア。
【請求項３６】
請求項３２に記載のメモリ・コアにおいて、該メモリ・コアはさらに、
前記第１の標準メモリ・セル・アレイと前記第２の標準メモリ・セル・アレイとの間に参照セルデコーダを、
備えるメモリ・コア。
【請求項３７】
請求項３２に記載のメモリ・コアにおいて、前記標準メモリ・セル・アレイが、単一の共通プレート線を有する基本メモリ・セル・アレイを備える、メモリ・コア。
【請求項３８】
請求項３７に記載のメモリ・コアにおいて、前記基本メモリ・セル・アレイが、基本メモリ鏡像線に沿って参照セルを有する、メモリ・コア。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、半導体メモリの分野に関し、より詳細には、強誘電体メモリ・セル、および強誘電体メモリ・セル・アレイの構造的な配置に関する。
【０００２】
【発明の背景】
半導体メモリのサイズの縮小は、メモリ設計者にとって、不断の目標となっている。サイズは、コストと電力の要件に直接寄与するため、サイズが小さければ、それだけコストがかからず、電力が少なくてすむ。強誘電体メモリの現在の構成は、設計および構造において、従来のＤＲＡＭメモリと同様である。強誘電体メモリ・セルは、強誘電体コンデンサを使用して、ＤＲＡＭ内で使用される酸化物コンデンサと同様に、情報を格納する。重要な相違点は、強誘電体コンデンサに関するデータまたは情報が、物理的なメモリ・セルでの双極子の向きの中に含まれることである。この双極子向きは、電場が除去された後も残り、その結果、強誘電体デバイスの不揮発性の特性をもたらす。セルの書込みおよび読取り／復元中に、強誘電体デバイスの電極間に電場を印加することにより、この向きを制御する。印加される電圧の極性の変化は、そのメモリ・セルに格納されているデータの状態を変える。この極性変化または反転を達成するには、デバイスの電極の１つに正または負の電圧を印加し、それとともに他の電極を接地で保つことが必要である。あるいは、どちらかの電極に正の電圧を印加し、それとともに反対の電極を接地で保つことができる。これを達成する１つの方法は、セルごとに両方の電極へのアクセスする、または強誘電体コンデンサの電極の１つを共有するセルのグループを経由してアクセスすることである。初期のＤＲＡＭと同様に、当初の強誘電体メモリは、２Ｔ２Ｃと呼ばれる、情報の各ビットを格納するための２つのトランジスタ（２Ｔ）および２つのコンデンサ（２Ｃ）を利用した。強誘電体デバイスの安定性が改善されるにつれて、強誘電体メモリは、１Ｔ１Ｃと呼ばれる、情報の各ビットを格納するための単一のトランジスタ（１Ｔ）およびコンデンサ（１Ｃ）を利用してきた。単一のトランジスタおよび単一のコンデンサを使用してデータを格納するとき、「１」または「０」のデータ状態を決定するために、メモリ・セルとともに、参照セルが使用される。強誘電体デバイスの両端子にアクセスするという要件が、プレート線としばしば呼ばれる、セル内での追加の接続をもたらした。単一トランジスタ単一コンデンサ強誘電体メモリ・セルは、ビット線、ワード線、およびプレート線を利用する。ＤＲＡＭもプレート線を有するが、一般的な先進ＤＲＡＭは、アレイ全体にわたってまたはサブアレイの非常に大きな部分にわたって、このプレート線を共有する。また、ＤＲＡＭの場合、共通プレート線を、固定された電位に、一般的にはＶＣＣ／２、すなわち電源電圧を２で割った値に保つことができる。強誘電体メモリの場合、データを読み取って復元する、またはデータを強誘電体セルに書き込むために、プレート線を、正の供給電圧に、また、接地に、ドライブしなければならない。プレート線をドライブし、強誘電体メモリ・セルの両電極へのアクセスを有するという要件は、強誘電体メモリが高密度を達成せず、それゆえＤＲＡＭメモリのより低いコストを達成しない主要な理由であった。
【０００３】
強誘電体メモリで使用される共通のプレート線は、大きな容量負荷を示して、メモリ操作中にドライブする場合があり、したがって、個々のプレート線に接続されるセルのサイズまたは数を、注意深く選択して、特定のメモリ設計に関する性質要件、電力要件、および電流過渡要件のバランスを取らなければならない。今日まで、ほとんどの手法が、ワード線ベースで、またはワード線の対あたり１つのプレート線で、プレートを共有している。この手法は、ワード線をドライブするのに必要な回路と同じピッチまたは物理的方向で、プレート線をドライブする回路を必要とする。ここで、この物理構造は、メモリ・セルの縦横比を設定する。しばしばワード・プレート・パラレルと呼ばれる、プレート線がワード線に平行な手法において、「Ｙ」ピッチまたは行ピッチが広く、ビットまたは列またはＸピッチが狭い。追加されるプレート線も、周辺ドライバ回路の複雑さ、特にメモリ・アレイ・プレート線をドライブするのに必要な回路の複雑さを高める。一般的に、プレート線に関するドライバは、メモリ・アレイ領域の大部分を占め、あまり効率の良くない、より大きなメモリ・コアに寄与し、さらに、コストおよび設計の複雑さを高める。
【０００４】
強誘電体メモリ・セルに関するこの縦横比は、一般的なｘ−ｙピッチまたは縦横関係が逆になっている従来のＤＲＡＭの縦横比と逆である。ＤＲＡＭの場合、Ｘまたはビット・ピッチが広く、Ｙまたはワード・ピッチが狭い。これは、ＤＲＡＭ内の一般的な感知回路が、相互結合されてバランスを取られたラッチであるという利点を有する。ＤＲＡＭ縦横比は、センス増幅器レイアウトに関するより大きな空間を可能にし、全体の回路マージンを改善する。一般的な行ドライバまたはワード・ドライバを、ＤＲＡＭの狭いＹピッチで、より簡単に引くことができる。したがって、ＤＲＡＭメモリ・セルのサイズに匹敵するような、かつコストの削減をもたらすような、よりコンパクトな強誘電体メモリ・セルだけではなく、個々のプレート線またはプレート・ワイヤに必要な余剰スペーシングがメモリ・セルの全体のｘ−ｙピッチまたは縦横比を損なわない、強誘電体メモリ・セルも求められている。さらに、より大きなＸまたは列ピッチを有するセル・レイアウトは、センス増幅器レイアウトに利用可能な空間を増大し、それにより、高マージン感知機構に関して実証済みのＤＲＡＭ手法の設計と同様の設計をもたらす。
【０００５】
ほとんどの従来型の大きなメモリは、個々のメモリ・セル・データの感知に関して、アレイ構成において、折返しビット線手法を利用する。この構成は、ビット線を対として使用し、真の補完データがビット線の各対の上にある。１トランジスタ１コンデンサ・メモリにおいて、ビット線対の１つの線が、セル情報を含み、対のもう一方のビット線が、参照セル情報を含む。一般的に、ビット線のデータ状態は、相互結合ラッチ・センス増幅器によって感知される。一般に、感知に利用可能な信号レベルは、非常に小さく、信頼可能な操作に関して、高感度増幅器を必要とする。これらの非常に小さな信号は、様々なノイズ源からのノイズを受けやすい。１つのノイズ源は、ビット線ワイヤの物理的近接およびレイアウトによって生成される様々なフリンジ電界を通る１つのビット線から別のビット線への容量結合である。強誘電体メモリ・セルの一般的な操作において、プレート線は、感知前に強誘電体メモリ・セルを読み取るように、パルス化される。このプレート線の動きは、ビット線とプレート線との容量結合から生じる、メモリ内の相当な量のノイズを、生み出す場合がある。ワード・ビット線パラレル手法において、プレート線がビット線に垂直に走り、一般に、ノイズは、コモンモードで、または均等に、各ビット線対に結合される。プレート線がビット線に平行なメモリ・セル・レイアウトにおいて、かなりの量の差分ノイズ結合が、プレート線と個々のビット線対との間で生成される。
【０００６】
「１」または「０」に関するデータ状態を求めるために参照セルがメモリ・セルに関連して使用される１トランジスタ１コンデンサ・メモリ・セルにおいて、１つまたは複数の参照セルは、メモリ・アレイの一端に配置されている。また、一般的には、１トランジスタ１コンデンサにおいて、ビット線は、アレイ内の様々な点でツイストされて、ビット線導体の近傍で生じる累積容量結合が、中和される。これらのビット・ツイストは、そのツイストに対処するために、複数の行参照を必要とする。一般的なメモリ・アレイにおいて、列方向で通常は４つのビット線セグメントまたはサブセクションが存在する。これにより、ビット・ツイストに対処し、ビット線間のノイズ結合を打ち消す。この構成は、ビット線サブセクションそれぞれに関して、４つの参照行を必要とする。これら４つの参照行は、通常、アレイの一端に物理的に配置され、グループ化されている。この物理的な離隔は、メモリ・セルと参照セルとの間で共通プレート線を共有することを困難にし、また、感知に関してより複雑なタイミングを必要とする。
【０００７】
さらに、このタイプのメモリに関連する電力は、全体のセル・サイズに直接関連し、特に、強誘電体メモリにおいて、その電力は、必要なプレート・ドライバのサイズおよび数にも関連する。メモリ・セルが小さくなり、プレート・ドライバの数が少なくなり、かつ小さくなるとそれだけ、メモリの全体の電力消費は、少なくなる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、メモリ・セル・サイズの縮小を達成する解決策であって、より広いビット・ピッチ即ちＸピッチとより狭いＹピッチ即ち行ピッチとの達成に適合性があるようにメモリ・セルの縦横比を変えて、センス増幅器領域およびワード・ドライバのレイアウトを改善する解決策を提供することである。また、メモリ・セルと参照セルとの間で共通のプレート線を共有して、感知マージンを損なうことなく、感知のタイミングおよび操作の複雑性を低減する分散参照機構であって、プレート・ドライバ回路に関連する全体のレイアウト領域を最小限に抑える分散参照機構を提供する。さらに、バランスを取られたメモリ・セル・レイアウトを提供して、ビット線に平行なプレート線によって生み出される潜在的なノイズ・アンバランスをなくす解決策を提供することである。
【０００９】
【課題を解決するための手段】
よりコンパクトであり、ビット線に平行になるようにプレート線を向けている強誘電体メモリ・セルは、トランジスタのゲートに接続されたワード線を含む。強誘電体コンデンサは、そのトランジスタのドレインに接続された第１のプレートを有する。ビット線は、そのトランジスタのソースに接続され、ワード線に垂直に走る。プレート線は、強誘電体コンデンサの第２のプレートを形成する。そのプレート線は、ビット線に平行に走る。一実施形態において、プレート線は、２つのメモリ・セルによって共有される。これは、メモリ・セルのサイズを大幅に縮小する。
【００１０】
【発明の実施の形態】
（図面の詳細な説明）
図１は、本発明の一実施形態による、複数の強誘電体メモリ・セルのレイアウト２０である。特に、図１は、本発明の一実施形態による、４つのメモリ・セルのレイアウトを示す。図５の概略線図に対応する図１のレイアウトは、相互接続を提供するのに必要な複数の層であって、図５の概略線図に例示されるトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４および強誘電体コンデンサＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４を形成するのに必要な複数の層からなる。太線の四角形で輪郭を描かれているトランジスタＭ１、Ｍ２、Ｍ３、およびＭ４は、太い点線で示されているアクティブ領域層２２と、密度の濃い斜線パターンで示されているポリシリコン層２４との共通部分に形成されている。強誘電体コンデンサは、細い点線で示されている底部電極層２６と、ドットパターンで示されている上部電極層２８との共通部分に画定される。トランジスタＭ１およびＭ３とトランジスタＭ２およびＭ４との共通ソース領域は、水平線パターンで示されているコンタクト３０によって、密度の薄い斜線パターンで示されている第１の金属３４に、接続される。Ｘ印で示してあるバイア３６は、第１の金属３４を、一点鎖線で示されている第２の金属３８に接続する。４つの第２の金属ワイヤ３８は、それぞれ、図５の対応する概略線図にも示されている、ビット線接続ＢＬＭ、ＢＬＢＭ、ＢＬＮ、およびＢＬＢＮである。トランジスタＭ１、Ｍ２、Ｍ３、およびＭ４のそれぞれのドレインは、コンタクト３０によって第１の金属層３４に、個別に、接続されている。ここで、第１の金属層３４は、強誘電体コンデンサの上部電極コンタクト３２を介して、上部電極２８に接続される。各トランジスタは、そのドレイン領域に接続された、個別の強誘電体コンデンサを有する。例えば、トランジスタＭ１は、コンタクト３０、第１の金属３４、上部電極コンタクト３２を介して、強誘電体コンデンサＣＦ１の上部電極層に接続される。同様に、他のトランジスタも、図５に線図で示されるように、それらの対応する強誘電体コンデンサに接続される。図１のレイアウト図において、ＣＦ１、ＣＦ２、ＣＦ３、およびＣＦ４と符号を付された４つの強誘電体コンデンサ２８は、ＰＬＭと符号を付された共通の底部電極２６を共有する。この共通底部電極は、ビット線ＢＬＭ、ＢＬＢＭ、ＢＬＮ、およびＢＬＢＮに、平行に走る。ビット線３８は、一般的なメモリ・アレイ内において、対としてグループ化される。各ビット線対ＢＬＭ、ＢＬＢＭおよびＢＬＮ、ＢＬＢＮは、第２の金属３８の対の一部分を有し、上部電極２８の上方を走り、上部電極２８の上に中心を取られている。
【００１１】
図２は、本発明の一実施形態による、図１の複数の強誘電体メモリ・セルの線Ａ−Ａに沿って取られた断面４０である。断面は、上部電極層２８と強誘電体材料２７と底部電極２６とによって形成される強誘電体コンデンサを、通るものである。この断面は、底部電極２６が、２つの強誘電体コンデンサによって共有されることを明白に示している。なお、２つのメモリ・セルが、中心線４２に関して互いの鏡像になっていることに留意されたい。共通底部電極２６またはプレート線は、上部電極２８と、第１の金属３４と、各ビット線対の各第２の金属３８の１つのワイヤとの下に、中心線４２に関して各鏡像セル上で等しい量だけある。各ビット線対ＢＬＭ、ＢＬＢＭおよびＢＬＮ、ＢＬＢＮからの１つの第２の金属３８は、中心線４４に沿って、個々のメモリ・セルの上部電極２８の上に、中心を取られている。第２の金属ビット線３８と上部電極プレート２８とのこの中心合わせ、および、底部電極２６の対称的な配置は、強誘電体セル内の様々な接続要素間でのバランスの取れたコンデンサ結合を可能にする。
【００１２】
図３は、本発明の一実施形態による、複数の強誘電体メモリ・セルのレイアウト５０である。図３は、図１と同様であり、同じ参照番号が、同様の部分を示すために使用されている。この実施形態において、底部電極２６および強誘電体材料２７が、２つのコンデンサによって共有されていない。
【００１３】
図４は、本発明の一実施形態による、図３の複数の強誘電体メモリ・セルの線Ｂ−Ｂに沿って取られた断面６０である。断面は、２つの個別のプレート線ＰＬＭおよびＰＬＮを明白に示す。
【００１４】
図５は、本発明の一実施形態による、図１の複数の強誘電体メモリ・セルの概略線図７０である。概略線図７０は、ビット線に平行に走る共有プレート線を利用する４つのメモリ・セルを表す。メモリ・セル７０は、４つのトランジスタ（第１のトランジスタ；第２のトランジスタ；第３のトランジスタ；第４のトランジスタ）Ｍ１、Ｍ２、Ｍ３、およびＭ４と、４つのコンデンサ（第１の強誘電体コンデンサ、第２の強誘電体コンデンサ、第３の強誘電体コンデンサ、第４の強誘電体コンデンサ）ＣＦ１、ＣＦ２、ＣＦ３、およびＣＦ４とを有する。ワード線ＷＬＥは、トランジスタＭ１およびＭ２のゲートの対（第１のゲート、第２のゲート）５１、５２に、接続されている。第２のワード線ＷＬＯは、トランジスタＭ３およびＭ４のゲートの第２の対（第３のゲート、第４のゲート）５３、５４に、接続されている。第１のビット線ＢＬＭは、トランジスタＭ１のソース６１およびトランジスタＭ３のソース６３に接続され、共通プレート線ＰＬＭに平行に、かつワード線ＷＬＥおよびＷＬＯに垂直に走る。第１の相補ビット線ＢＬＢＭは、共通の共有プレート線ＰＬＭに平行に走る。第２のビット線ＢＬＮは、トランジスタＭ２のソース６２およびトランジスタＭ４のソース６４に接続される。第２の相補ビット線ＢＬＢＮも、共通の共有プレート線ＰＬＭに平行に走る。なお、ビット線ＢＬＭ、ＢＬＢＭ、ＢＬＮ、およびＢＬＢＭが、同じ物理層にあることに留意されたい（図２参照）。第１のトランジスタＭ１のドレイン７１は、第１のコンデンサＣＦ１の第１の上部電極８１に、接続されている。同様に、Ｍ２のドレイン７２は、第２のコンデンサＣＦ２の第２の上部電極８２に接続されており、Ｍ３のドレイン７３は、ＣＦ３の上部電極８３に接続されており、Ｍ４のドレイン７４は、ＣＦ４の上部電極８４に接続されている。プレート線ＰＬＭは、コンデンサＣＦ１、ＣＦ２、ＣＦ３、およびＣＦ４のそれぞれの底部電極（第１の底部電極９１、第２の底部電極９２、第３の底部電極９３、および第４の底部電極９４）に、接続されている。一実施形態において、プレート線ＰＬＭと、底部電極９１、９２、９３、および９４とは、図２に示されるように、同じ物理構造２６によって形成される。第１の相補ビット線ＢＬＢＭは、プレート線ＰＬＭに平行に走る。第２のビット線ＢＬＮも、プレート線ＰＬＭに平行に走り、第２のビット線ＢＬＮは、図２に示される中心線（仮想線）４２に関して、第１の相補ビット線ＢＬＢＭの鏡像になっている。なお、プレート線ＰＬＭが、ワード線ＷＬＥおよびＷＬＯに垂直であることに留意されたい。図２を参照すると、ビット線対ＢＬＭ、ＢＬＢＭおよびＢＬＮ、ＢＬＢＮは、図２に示される中心線（仮想線）４２に関して、対称に配置されていることも明らかである。さらに、このとき、上部電極２８（図２および図４）が、プレート線２６の中心線４６に関して、各側に対称に配置されていることが明らかである。最後に、図１を参照すると、上部電極は、図５のビット線ＢＬＢＭおよびＢＬＮ（図２の３８）の中心線４４に関して、対称に配置されている。メモリ・セルの対称性は、線間のキャパシタンスおよびクロストークを一様にする。プレート線を共有することによって、メモリ・セル・サイズは、従来のメモリ・セル構造に比べて大幅に縮小される。約３８％の縮小が、示されている。また、図１、図２、図３、図４、図５、および図６の実施形態は、メモリ・セル間でより狭いスペーシングを可能にするプレート線に垂直なワード線を有することによって、セル・サイズを縮小する。さらに、このメモリ・セル構成ではＸピッチまたは列ピッチが、より広くなっているので、センス増幅器回路レイアウトは、より効率的であり、容量結合に関してより簡単にバランスを取られる。この改善されたバランスは、不適当に組合わされたセンス増幅器に関連するノイズを低減し、その結果、より良いセンス増幅器マージンをもたらす。
【００１５】
図６は、本発明の一実施形態による、図３の複数の強誘電体メモリ・セルの概略線図８０である。メモリ・セル８０は、トランジスタＭ１のゲート５１に接続されたワード線ＷＬＥを有する。強誘電体コンデンサＣＦ１は、トランジスタＭ１のドレイン７１に接続された第１のプレート８１を有する。ビット線ＢＬＭは、トランジスタＭ１のソース６１に接続されている。そのビット線ＢＬＭは、ワード線ＷＬＥおよびＷＬＯに、垂直に走る。プレート線ＰＬＭは、強誘電体コンデンサＣＦ１の第２のプレート９１に接続されている。そのプレート線ＰＬＭは、ビット線ＢＬＭに平行に走る。相補ビット線ＢＬＢＭは、ビット線ＢＬＭに平行に走る。なお、ビット線ＢＬＭおよび相補ビット線ＢＬＢＭが、同じ物理層にあることに留意されたい（図４参照）。ビット線ＢＬＭは、プレート線ＰＬＭの上にないが、相補ビット線ＢＬＢＭは、特定の断面に応じて、プレート線ＰＬＭ、上部電極２８、および／または中間金属１  ３４の上にある（図１、図２および図３、図４参照）。同様に、第２のトランジスタＭ３および強誘電体コンデンサＣＦ３は、ビット線ＢＬＭおよびプレート線ＰＬＭに接続されている。第２の相補ビット線ＢＬＢＮは、トランジスタＭ２のドレイン６２およびトランジスタＭ４のドレイン６４に、接続されている。第２のプレート線ＰＬＮは、強誘電体コンデンサＣＦ２のプレート９２に接続されている。第２のプレート線ＰＬＮは、強誘電体コンデンサＣＦ４のプレート９４にも接続されている。強誘電体コンデンサＣＦ２のプレート９２は、プレート線ＰＬＮによって形成されている。強誘電体コンデンサＣＦ４のプレート９４も、プレート線ＰＬＮによって形成されている。一実施形態において、ビット線ＢＬＭは、第１のコンタクトおよび金属層を介して中間金属層に接続され、第２のコンタクトを介してトランジスタＭ１およびＭ３のソースに接続される。なお、相補ビット線ＢＬＢＭは、中心線４４を有し（図４参照）、上部電極８１（２８）と底部電極ＰＬＭ（２６）が、中心線４４のもとで、対称に配置されていることに留意されたい。これは、位置合わせ不良の場合でさえ、均一な結合およびフリンジ電界を可能にする。
【００１６】
図７は、本発明の一実施形態による、メモリ・コア１４０のブロック図である。メモリ・コア１４０は、第１の方向に延在する標準メモリ・セル・アレイ１４２、１４４の第１の対を、含む。標準メモリ・セル・アレイ１４２、１４６の第２の対は、第２の方向に延在する。ワード線、参照ワード線、およびプレート線デコーダおよびドライバ１４８は、標準メモリ・セル・アレイ１４２、１４４の第１の対の間にある。センス増幅器１５０のアレイは、標準メモリ・セル・アレイ１４２の上に位置している。他のセンス増幅器アレイ１５０も同様に、他の標準メモリ・アレイの外縁部に位置している。列およびＩ／Ｏ回路１５２は、標準メモリ・セル・アレイ１４２、１４６の第２の対の間に位置している。
【００１７】
図８は、本発明の一実施形態による、メモリ・コア１６０のブロック図である。メモリ・コア１６０は、複数の標準メモリ・セル・アレイ１４２を有する。この実施形態において、標準メモリ・セル・アレイは、５１２×１２８メモリ・セルとして示されているが、本発明は、特定のサイズの標準メモリ・セル・アレイに限定されない。標準メモリ・セル・アレイ１４２は、４つの標準メモリ・セル・アレイの４つのグループ１６２、１６４、１６６、１６８に、グループ化される。列選択および入出力（Ｉ／Ｏ）データ１７０は、グループ１６２、１６４、１６６、１６８のそれぞれにおいて、垂直方向で、メモリ・セル・アレイの対の間に配置される（ここで、垂直方向は、図面での書き方に関するものであり、他の意図はない）。ワードデコーダ／ドライバ、参照デコーダ／ドライバ、およびプレート・ドライバ１７２は、標準メモリ・セル・アレイのあらゆる対の間に配置されている。センス増幅器および絶縁ゲート１７４は、標準メモリ・セル・アレイのグループ１６２、１６４、１６６、１６８のそれぞれの上／下に、配置されている（ここで、上／下方向は、図面での書き方に関するものであり、他の意図はない）。センス増幅器ドライバおよび制御論理１７６は、センス増幅器および絶縁ゲート１７４の間に配置されている。
【００１８】
図９は、本発明の一実施形態による、メモリ・コア１８０の一部の図である。この図は、２つの標準メモリ・セル・アレイ１４２を示す。標準メモリ・セル・アレイは、複数のサブメモリ・セル・アレイ１８２によって形成される。サブメモリ・セル・アレイは、複数の基本メモリ・セル・アレイ１９０によって形成される。基本メモリ・セル・アレイは、メモリ・セルの３２×３２ブロックとして示されているが、本発明は、このサイズの基本メモリ・セル・アレイに限定されない。
【００１９】
図１０は、本発明の一実施形態による、基本メモリ・セル・アレイ１９０内のサブビット・ツイストの概略線図である。この図は、一列にスタックされた４つの基本メモリ・セル・アレイ１９０を示す。図面の左側は、メモリ・セルの３つの列に関するビット・ツイスト位置を示す。ここで、第１のビット線（ＢＬＭ）２０２および第１の相補ビット線（ＢＬＢＭ）２０４は、基本メモリ・セル・アレイ１９０の中央で、ビット・ツイスト２００を有する。サブビット・ツイスト２００は、第１のビット線２０２と第２のビット線２０６との間で、特定の断面に応じて、プレート線２６、上部電極２８、および／または中間金属１  ３４への結合を等しくする（図１、図２および図３、図４参照）。これは、全てのビット線に関して当てはまる。
【００２０】
図１１は、本発明の一実施形態による、基本メモリ・セル・アレイ１９０の一部のより詳細な概略線図である。基本メモリ・セル・アレイ１９０は、１６×３２メモリ・セル（他のサイズも可能）に関する２つの部分（サブ基本メモリ・セル・アレイ）２２２、２２４を有する。サブ基本メモリ・セル・アレイ２２２に示されるように、そのサブ基本アレイは、３２本のビット線対２３４、２３６、２３８、２４０、．．．２９４、２９６と、１６本のワード線２９８、３００、．．．３２６、３２８と、参照セル２２６の１行とからなる。２つのサブ基本メモリ・セル・アレイは、斜線で示されている共通プレート線３７０を共有する。このセルは、図１、図２、および図５に概略的に示した共有プレート線を例示している。図３、図４、および図６に示される個別のプレート線を含む他の構成も可能である。２つのサブ基本メモリ・セル・アレイは、中央で、プレート線およびビット・ツイスト２００を共有する。この構成は、サブビット・ツイストと共通プレート線の接続３７０のために、２つの参照行２２６と２２８との間の共有空間を利用する。なお、参照セルが、メモリ・コアの基本構造の一部であり、その構造と別個のものではないことに留意されたい。これは、プレート・パルスタイミング、パルス形状、および電圧レベルが、参照セルとメモリ・セルとに関して、同じであることを意味する。共有される参照セルおよびメモリ・セル・プレート線は、全てのプレートをノイズ・コモン・モードに関連させる。最後に、共有プレート線は、感知前に参照ワード線およびメモリ・セルワード線をオフに切り換える必要をなくし、したがって、従来技術のデバイスに比べて全体の性能を改善し、論理の複雑さを減らす。
【００２１】
４つのワイヤ２３０は、各基本メモリ・ブロックに関して作成することができるプレート・クロック接続ｐｌ０、ｐｌ１、ｐｌ２、およびｐｌ３の実例である（図１３参照）。なお、ビット・ツイスト２００の位置が、基本メモリ・セルの部分２２２と２２４との間にあることに留意されたい。一実施形態において、基本メモリ・セル・アレイは、複数の１強誘電体コンデンサ１トランジスタ・メモリ・セルを含む。別の実施形態において、基本メモリ・セル・アレイは、複数の２強誘電体コンデンサ２トランジスタ・メモリ・セルを含む。別の実施形態において、コンデンサは、強誘電体コンデンサではない。別の実施形態において、制御論理は、メモリ・セルを、１コンデンサ１トランジスタから２コンデンサ２トランジスタのメモリ・セルに、切り換えることができ、逆を行うこともできる。２コンデンサ２トランジスタ・メモリ・セルが選択されるとき、メモリの量は、半分に低減される。
【００２２】
図１２は、本発明の一実施形態による、標準メモリ・アレイ１４２内の主要なビット・ツイストのより詳細な概略線図である。図は、１６個のサブメモリ・セル・アレイ１８２に分割された標準メモリ・アレイを示す。２つのビット線対が、示されており、ビット線対ＢＬＭおよびＢＬＢＭに関して、標準メモリ・セル・アレイ１４２の列の４分の１点および２分の１点で、ビット線対ＢＬＮおよびＢＬＢＮに関して、アレイの２分の１点で、ビット・ツイストは、サブメモリ・セル・アレイ１８２間で交差する。ビット・ツイストのこの交差パターンは、全てのビット線について当てはまる。
【００２３】
図１３は、本発明の一実施形態による、複数のプレート・ドライバの概略図である。この例において、プレート・ドライバ３８０の１つとその接続３８２とが、２つの標準メモリ・セル・アレイ１４２からなるメモリ・セル・アレイ１８０の一部に関して、示されている。なお、単一の共通プレート線が、基本メモリ・セル・アレイ１９０に関連付けられていることに留意されたい。この単一の共通プレート線は、図１１から明らかなように、（１つまたは複数の）参照セルに関するプレート線でもある。
【００２４】
図１４は、本発明の一実施形態による、複数の強誘電体参照メモリ・セルの概略線図９０である。特に、図１４は、２つの強誘電体参照メモリ・セルを示す。参照メモリ・セル９０は、第１の参照セル・トランジスタＭＲＦ１のゲート５１に接続された参照ワード線ＲＥＦＷＬを有する。ビット線ＢＬＭは、トランジスタＭ１のソース６１に接続されている。そのビット線ＢＬＭは、参照ワード線ＲＥＦＷＬおよびＲＥＦＰＣに、垂直に走る。強誘電体コンデンサＣＲＦ１は、第１の参照トランジスタＭＲＦ１のドレイン７１に接続された第１のプレート８１を有する。プレート線ＰＬＭは、強誘電体コンデンサＣＦ１の第２のプレート９１に接続されている。そのプレート線ＰＬＭは、ビット線ＢＬＭに、平行に走る。第２の制御ワイヤＲＥＦＰＣは、第１の参照セルのトランジスタＭＲＦ３のゲート５３に接続されている。一実施形態において、トランジスタＭ３のソース６３は、接地電位に、接続されている。別の実施形態において、トランジスタＭ３のソース６３は、電源ＶＣＣに、接続されている。別の実施形態において、トランジスタＭＲＦ３のソース６３は、可変電圧源に、接続されている。相補ビット線ＢＬＢＭは、ビット線ＢＬＭに平行に走る。参照ワード線ＲＥＦＷＬは、第２の参照セル・トランジスタＭ２のゲート５２に接続されている。ビット線ＢＬＢＮは、トランジスタＭ２のソース６２に接続されている。ビット線ＢＬＢＮは、参照ワード線ＲＥＦＷＬおよびＲＥＦＰＣに、垂直に走る。強誘電体コンデンサＣＲＦ２は、第２の参照トランジスタＭＲＦ２のドレイン７２に接続された第１のプレート８２を有する。プレート線ＰＬＭは、強誘電体コンデンサＣＲＦ２の第２のプレート９２に接続されている。第２の制御ワイヤＲＥＦＰＣは、第２の参照セルのトランジスタＭＲＦ４のゲート５４に、接続されている。一実施形態において、トランジスタＭＲＦ４のソース６４は、接地電位に接続されている。別の実施形態において、トランジスタＭＲＦ４のソース６４は、電源ＶＣＣに接続されている。別の実施形態において、トランジスタＭＲＦ４のソース６４は、可変電圧源に接続されている。相補ビット線ＢＬＮは、ビット線ＢＬＢＮに平行に走る。本発明の一実施形態において、プレート線ＰＬＭは、コンデンサＣＲＦ１とＣＲＦ２のプレート９１と９２に共有される。別の実施形態において、図６のメモリ・セルの個別プレート線と類似する、ＣＲＦ１のコンデンサ・プレート９１およびＣＲＦ２のコンデンサ・プレート９２に関する個別プレート線ＰＬＭおよびＰＬＮが存在する。参照メモリ・セル９０は、図１、図２、図３、および図４のメモリ・セルに類似する空間配置および断面レイアウトを有する。また、参照メモリを、共有プレート線（図１、図２、および図５参照）または個別プレート線対ビット線対（図２、図３、および図６参照）を用いて、構成することができる。なお、ビット線ＢＬＭおよび相補ビット線ＢＬＢＭは、通常のメモリ・セルと同じ物理層にあることに留意されたい（図２および図４参照）。ビット線ＢＬＭは、プレート線ＰＬＭの上になく、しかし相補ビット線ＢＬＢＭは、特定の断面に応じて、プレート線ＰＬＭ、上部電極２８、および／または中間金属１３４の上にある（図１、図２および図３、図４参照）。ビット線ＢＬＢＮは、プレート線ＰＬＭの上になく、しかし相補ビット線ＢＬＮは、特定の断面に応じて、プレート線ＰＬＭ、上部電極２８、および／または中間金属１  ３４の上にある（図１、図２および図３、図４参照）。
【００２５】
図１５は、本発明の一実施形態による、基本メモリ・セル・アレイのメモリ・セル、参照メモリ・セル、およびサブビット・ツイストを示す、メモリ・コアの２つの列の一部の概略図である。これに対応する基本メモリ・セル・アレイ１９０の空間配置構成は、図１１に示されている。図１５の概略図は、電気接続が、どのように図１１の物理図に関係しているかを示す。図１５に示される参照行の間でのビット線のねじれにより、各ビット線に関するビット線空間配置が、各基本メモリ・セル・アレイ内でバランスを取ることができるようにする。図１１および図１５は、図１、図２、図３、および図４に示されるメモリ・セルの断面図および上面図とともに、バランスを取られたビット線対を作成するための電気概略図と物理的空間配置との関係を示す。
【００２６】
図１６は、本発明の一実施形態による、ワード線ドライバおよびデコーダ回路の概略線図である。回路は、デバイスＭ１２〜Ｍ１７と２つのＣＭＯＳインバータ回路ＩＮＶ１およびＩＮＶ２とからなるデコーダ・セクションと、デバイスＭ０〜Ｍ１１からなるドライバ・セクションとの２つのセクションに分割される。
【００２７】
図１７は、本発明の一実施形態による、参照ワード線ドライバおよび参照ワード線事前充電ドライバ回路の概略線図である。図１７の参照ワード線ドライバおよび参照事前充電ドライバの概略線図は、ワード線ドライバの図に、物理的にも電気的にも一致する。
【００２８】
図１８は、本発明の一実施形態による、プレート線ドライバ回路の概略線図である。図１８のプレート線ドライバの概略線図は、ワード線ドライバの図に、物理的にも電気的にも一致する。
【００２９】
図１９は、図１６、図１７、図１８、および図２０に対応するワード線、参照ワード線、およびプレート線ドライバ回路の位置を示す基本メモリ・セル・アレイの詳細なブロック図である。図１９のこのブロック図は、各ドライバが、すなわち、ワード線ドライバ、参照ワード線ドライバ、参照事前充電ドライバ、およびプレート・ドライバが、物理的に関係している様子を示す。回路要素の共通の構造により、各ドライバは、アレイ間の物理空間内で、回路要素が、クロックの接続、アドレスワイヤおよび電源接続を共有することができるようにする。これは、通常はプレート・ドライバ回路に伴うオーバーヘッドを低減し、より効率の良いメモリレイアウトを可能にする。
【００３０】
図２０は、参照ワード線、参照事前充電、およびプレート線に関するデコード回路とドライバ回路の組合せを示す詳細な概略線図である。図２０は、参照ワード線ドライバ、参照事前充電ドライバ、およびプレート・ドライバが、図１６のワード線ドライバおよびデコーダと同じ電気および空間配置形態に従うように、一体に接続されている様子を示す。図２０は、図１６のワード線デコーダと同様の２つのセクション、即ち、デコーダ・セクションとドライバ・セクションからなる。デバイスＭ１２〜Ｍ１７と、インバータＩＮＶ１およびＩＮＶ２とが、デコーダ・セクションを形成し、ｒｅｆｗｌｄｒｖおよびｐｌｔｄｒｖとして符号を付されたブロックが、ドライバ・セクションである。ブロックｒｅｆｗｌｄｒｖは、参照ワード線および参照事前充電線に関するドライバ回路を含み、図１７に、より詳細に示されている。ブロックｐｌｔｄｒｖは、プレート線に関するドライバ回路を含み、図１８に、より詳細に示されている。
【００３１】
図２１は、基本メモリ・セル・アレイと、ワード線ドライバおよびデコーダと、参照セルドライバおよびデコーダと、参照事前充電ドライバおよびデコーダと、プレート線ドライバおよびデコーダとを操作するのに必要なクロック間のタイミング関係を示す図である。
【００３２】
（基本メモリ・セル・アレイの操作の詳細な説明）
基本メモリ・セル・アレイを形成するために利用される図５の１Ｔ／１Ｃメモリ・セルおよび図１４の参照セルの電気的な動作を、図２１のタイミング図によって説明する。また、基本メモリ・セル・アレイにアクセスするために使用される図１６のワード線デコーダおよびドライバと、図２０の参照ワード線、参照事前充電線、およびプレート線ドライバおよびデコーダとの電気的な動作を、図２１のタイミングによって説明する。様々な相対的な時点が、１〜１５の番号を付された点線垂直線によって示されている。番号は、メモリ操作サイクル内での相対的な増加時間を示す。図上の矢印は、各タイミング・パルスの信号依存を示す。
【００３３】
図２１のタイミング図を参照すると、時間「１」で、ｒｅｆｐｃｃｌｋｌ／ｒｅｆｐｃｃｌｋｒおよびｗｌｂｏｏｔと符号を付された信号を除いて、全ての信号が、接地に初期化されている。ｒｅｆｐｃｃｌｋｌ／ｒｅｆｐｃｃｌｋｒおよびｗｌｂｏｏｔと符号を付された信号は、高い電源レベルＶＣＣに、初期化される。図５および図１４は、ＢＬＭ、ＢＬＢＭ、ＢＬＮ、およびＢＬＢＮと符号を付された代表的なビット線を示す。基本メモリ・セル・アレイ内の全てのビット線が、適切な事前充電または初期化回路によって、接地に初期化されている。
【００３４】
タイミング図からの信号ＲＤＰＣＢは、図１６、図１７、図１８、および図２０のデコーダおよびドライバを初期化する。信号ＲＤＰＣＢは、図１６のワード線デコーダ内のＰチャネル・デバイスＭ１７、および図２０でやはりＭ１７と符号を付された同様のＰチャネル・デバイスのゲートに接続される。これらのＰチャネル・デバイスは、図１６および図２０でＭ１２およびＭ１３と符号を付されたデバイスとともに、図１６、図１７、図１８、および図２０で「ｇａｔｅｂ」と表記されている信号をＶＣＣ電源レベルに初期化し、また、図１６、図１７、図１８、および図２０の「ｇａｔｅ」と表記されている信号を接地レベルに初期化する。図１６および図２０のａｘ、ａｙ、およびａｚと符号を付されたアドレス信号は、外部バッファ・アドレス信号から供給され、また、はじめは接地にセットされている。図１６の「ｇａｔｅｂ」と表記されている制御信号は、ワード線ドライバのＭ４、Ｍ５、Ｍ６、およびＭ７のゲートを高レベルに活性化し、ワード線ｗｌｌｏ、ｗｌｌｅ、ｗｌｒｏ、およびｗｌｒｅを接地に事前充電する。図１６で「ｇａｔｅ」と表記されている制御信号は、それぞれＭ８、Ｍ９、Ｍ１０、Ｍ１１を介して、トランジスタＭ０、Ｍ１、Ｍ２、およびＭ３に接続され、デバイスＭ０、Ｍ１、Ｍ２、およびＭ３を「オフ」状態に保つ。同様に、図１７で、「ｇａｔｅｂ」と表記されている信号も、Ｍ４およびＭ６のゲートを高レベルに初期化し、参照ワード線ｒｅｆｗｌｌおよびｒｅｆｗｌｒを接地に事前充電する。図１７で「ｇａｔｅ」と表記されている信号は、デバイスＭ８、Ｍ９、Ｍ１０、Ｍ１１を介して、トランジスタＭ０、Ｍ１、Ｍ２、およびＭ３に接続され、デバイスＭ０、Ｍ１、Ｍ２、およびＭ３を「オフ」状態に保つ。さらに、図１７の制御信号「ｇａｔｅ」は、Ｐチャネル・デバイスＭ５およびＭ７にも接続され、参照事前充電線ｒｅｆｐｃｌｌおよびｒｅｆｐｃｌｒをＶＣＣ電源レベルに事前充電する。なお、図１７の参照ワード線ドライバ概略図において、デバイスＭ５およびＭ７は、Ｐチャネル・デバイスであり、図１６において、これらのデバイスが、Ｎチャネルであることに留意されたい。図１６のワード線ドライバ回路と図１７の参照ワード線ドライバ回路との間のこのデバイス極性反転は、回路が同じ空間配置形態を簡単に共有できるようにし、しかしワード線および参照事前充電線に関する初期化信号の極性を反転する。図１８のプレート線に関するドライバ回路は、図１６のワード線ドライバ部分に関して使用されるのと同じ回路である。図１７の制御信号「ｇａｔｅ」および「ｇａｔｅｂ」は、図１６の信号と同じように動作し、プレート線信号ｐｌｍｌ、ｐｌｎｌ、ｐｌｍｒ、およびｐｌｎｒを接地に初期化する。
【００３５】
メモリ・セル（図５）に関する初期状態は、図１６、図１７、図１８、および図２０のワード線、参照ワード線、およびプレート線回路によって決定される。図５のメモリ・セルに関して、ワード線ｗｌｅおよびｗｌｏは、オフまたは接地状態にあり、プレート線ｐｌｍは、オフ状態にあり、前述したビット線ＢＬＭ、ＢＬＢＭ、ＢＬＮ、およびＢＬＢＮも、接地状態にある。図５は、４つのメモリ・セルを示す。各メモリ・セルの内部ノードは、トランジスタと強誘電体コンデンサとの共有接続である。例えば、メモリ・セルの１つに関して、内部ノードは、Ｍ３とＣＦ３との共有接続であり、第２の内部ノードは、Ｍ１およびＣＦ１によって共有される接続であり、以下同様である。全てのメモリ・セルに関する内部ノードの初期状態は、接地である。
【００３６】
図１４に関する参照セルにおいて、参照事前充電線ｒｅｆｐｃは、電源レベルＶＣＣレベルにあり、参照ワード線ｒｅｆｗｌは、接地レベルにある。参照セルのビット線ＢＬＭ、ＢＬＢＭ、ＢＬＮ、およびＢＬＢＮ、ならびにプレート線ｐｌｍは、図１５に示されるアレイ相互接続の一部分によって示されるメモリ・セルと同じビット線およびプレート線である。図１４は、２つの内部ノードを有する２つの参照セルを示す。第１の内部ノードは、Ｍ１、Ｍ３、およびＣＦ１の間での共通な点と定義され、第２の内部ノードは、デバイスＭ２、Ｍ４、およびＣＦ２の間での共通な接続と定義される。内部ノードはどちらも、電源レベルＶＣＣからＮチャネル・デバイスしきい値を引いた値、すなわちＶＣＣ−Ｖｔｎに初期化される。ここで、Ｖｔｎは、Ｎチャネルしきい値である。これらの条件下で、図１４の強誘電体デバイスＣＦ１およびＣＦ２は、内部ノードからプレート線ｐｌｍへ、正負方向で、極性を与えられる。
【００３７】
時間Ｔ２で、信号ＲＤＰＣＢは、接地から電源レベルにドライブされ、ワード線、参照ワード線、プレート線に関するデコーダのそれぞれは、図１６および図２０での相互結合インバータＩＮＶ１およびＩＮＶ２を介して、初期状態にラッチされる。時間Ｔ３で、アドレス信号のシーケンスは、メモリ・アレイに供給される。このアドレス・シーケンスは、ただ１つのワード線のデコーダ（図１６）および１つの参照ワード線プレート線のデコーダ（図２０）を、一意に選択する。選択されるデコーダに関して、全てのアドレスａｘ、ａｙ、およびａｚを、ハイ状態にしなければならない。信号「ｇａｔｅｂ」および「ｇａｔｅ」に関する論理状態は、切り換えられ、「ｇａｔｅｂ」が接地にドライブされ、「ｇａｔｅ」が電源レベルにドライブされる。図１６において、「ｇａｔｅ」信号の活性化は、それぞれトランジスタＭ８、Ｍ９、Ｍ１０、およびＭ１１を介して、デバイスＭ０、Ｍ１、Ｍ２、およびＭ３をイネーブルし、ワード線クロックｗｌｃｌｋ１ｌ、ｗｌｃｌｋ２ｌ、ｗｌｃｌｋ１ｒ、ｗｌｃｌｋ２ｒを、それぞれワード線ｗｌｌｏ、ｗｌｌｅ、ｗｌｒｏ、およびｗｌｒｅに接続する。同様に、参照クロックｒｅｆｗｌｃｌｋｌおよびｒｅｆｗｌｃｌｋｒは、参照ワード線ｒｅｆｗｌｌおよびｒｅｆｉｌｌに接続され、参照事前充電クロックｒｅｆｐｃｃｌｋｌおよびｒｅｆｐｃｃｌｋｒは、参照事前充電線ｒｅｆｐｃｌおよびｒｅｆｐｃｒに接続され、プレート・クロックｐｌｃｌｋｍｌ、ｐｌｃｌｋｎｌ、ｐｌｃｌｋｍｒ、およびｐｌｃｌｋｎｒは、当該のプレート線ｐｌｍｌ、ｐｌｎｌ、ｐｌｍｒ、およびｐｌｎｒに接続される。時間Ｔ４とＴ５の間で、図１６、図１７、図１８、および図２０の信号ｗｌｂｏｏｔは、電源レベルを超えて上昇して、デバイスＭ０、Ｍ１、Ｍ２、およびＭ３のゲートが、フル供給電圧に初期化されることを保証され、低電圧操作マージンが改善される。時間Ｔ６で、参照事前充電クロックｒｅｆｐｃｃｌｋｌおよびｒｅｆｐｃｃｌｋｒは、電源レベルから接地に、ドライブされる。これはまた、図１７のデバイスＭ１およびＭ３を介して、参照事前充電線ｒｅｆｐｃｌｌおよびｒｅｆｐｃｌｒを接地にセットし、内部参照セルノードを絶縁する。
【００３８】
Ｔ７の前の時間に、ビット線を初期化するために使用される事前充電回路は、非活性化され、ビット線は、接地レベルで浮動している。
【００３９】
時間Ｔ７で、４つのワード線クロックの１つと、参照ワード線クロックの１つとは、活性化されて、電源レベル、または、ブーストされた電源レベル（電源レベルよりも高いレベル）のどちらかに、ドライブされる。ブーストは、ワード線クロックと参照ワード線クロックとの両方に関して、時間Ｔ８で示されている。高い電圧レベルは、強誘電体材料のマージン要件およびメモリの特定の設計要件によって、決定される。図１５は、基本メモリ・セル・アレイ内に、２セットの参照ワード線が存在することを示す。図１５を参照すると、ワード線ｗｌｏ＜ｍ＞またはｗｌｅ＜ｍ＞が、基本メモリ・セル・アレイの下半分で選択される場合、上半分の参照ワード線ｒｅｆｗｌｂが、選択される。ワード線ｗｌｏ＜ｎ＞またはｗｌｅ＜ｎ＞が、基本メモリ・セル・アレイの上半分で選択される場合、下半分の参照ワード線ｒｅｆｗｌａが、選択される。基本メモリ・セル内のサブビット・ツイストの一方の側にあるメモリ・セルと、基本メモリ・セル・アレイ内のサブビット・ツイストの他方の側にある参照ワード線とのこの選択は、それぞれ、メモリ・セルを、ビット線ＢＬＭまたはＢＬＢＮに接続し、参照セルを、反対のビット線ＢＬＢＭまたはＢＬＮに接続する。基本メモリ・セル・アレイにおいて、１つの参照ワード線は、基本メモリ・セル・アレイの各半分で、１６本のワード線に共有される。
【００４０】
時間Ｔ９で、単一のプレート・クロックは、選択されて、ハイレベルに、ドライブされる。図１３に示されるように、メモリ・アレイ内に、複数のプレート・クロックが存在する。プレート線ドライバは、図２０に示される参照ワード線と同じデコーディングを共有する。参照ワード線プレート線デコーダ（図２０）を選択するために使用されるアドレッシングは、特定のワード線を選択するために使用されるアドレスのサブセットである。したがって、ワード線の選択は、図１３に示される特定の基本メモリ・セル・アレイ内で、どの参照ワード線が活性化されるかを制御する。参照ワード線プレート線デコーダ内部に、複数のプレート・クロックが存在する。図１３は、アレイ１４２の左半分および右半分にある４つのプレート・クロックの一例を示している。４つのプレート・クロックの１つの選択はさらに、どの列グループ１９０が読み取られる又は書き込まれるかによって、決定される。図１３に示される例において、ワード線、参照ワード線、および参照事前充電線は、５１２×２５６アレイの各側での４つのブロック全てに、共通である。したがって、プレート線クロック選択は、アレイのどの部分が、読み取られる又は書き込まれるかを決定する。この例において、３２本のワード線と２つの参照ワード線と共通プレート・クロックとからなる単一の基本メモリ・セル・アレイが、活性化される。図１３のブロック１８２によって示される列方向での非活性化プレート・ブロックに関して、ビット線事前充電回路は、アクティブに保たれ、これらの列ブロック内のビット線は、接地の事前充電レベルに保たれる。
【００４１】
プレート・クロックは、電源レベルまたはブースト・レベルのどちらかに、ドライブされ、時間Ｔ１０で、強誘電体材料の要件およびメモリのマージン要件によって決定されて、電源レベルを超える。ワード線、参照ワード線、およびプレート線ドライバ回路の独自の共通構造は、ワード線クロック、参照ワード線クロック、およびプレート線クロックに関するクロックレベルを、共通のブートス・トラッピングまたは高電圧回路によって電源よりも高いレベルに、簡単にドライブすることができる。これは、クロック経路内の全てのデバイスが、Ｎチャネルであるためである。
【００４２】
この共通構造のさらなる利点は、クロック信号を、ワード線、参照ワード線、およびプレート線ドライバ回路それぞれに関するドライバの対の間で共有することができるようにし、物理的にコンパクトであり効率の良いレイアウトを作成して、メモリの全体サイズを縮小する。
【００４３】
図５を参照すると、ワード線が時間Ｔ７で活性化されると、メモリ・セルは、どのワード線が選択されたかに応じて、デバイスＭ１もしくはＭ２またはデバイスＭ３もしくはＭ３を介して、ビット線に接続される。図５は、４つのメモリ・セルと、２対のビット線とを示す。ワード線ｗｌｅが活性化される場合、強誘電体コンデンサＣＦ１は、ＢＬＭに接続され、強誘電体コンデンサＣＦ２は、ＢＬＢＮに接続される。また、時間Ｔ７で、参照線も、活性化される。活性化されたメモリ・セルが、基本メモリの下半分にある場合（図１５の２２２、ｗｌｅ＜ｍ＞）、基本メモリ・セルの上側参照ワード線（図１５のブロック２２８のｒｅｆｗｌｂ）は、活性化される。参照ワード線ｒｅｆｗｌｂ（図１５）の活性化は、ＣＲＦ１をＢＬＢＭに接続し、また、ＣＲＦ２をＢＬＮに接続する。図１４は、それぞれデバイスＭ１およびＭ２を介してビット線ＢＬＭおよびＢＬＢＭに接続された参照セルＣＲＦ１およびＣＲＦ２のコンデンサを示し、しかし図１５に示される基本メモリ・セル・アレイのビット・ツイストは、参照セルのワイヤＢＬＭとＢＬＢＭを逆にし、ＢＬＢＮとＢＬＮを逆にする。したがって、ビット線対ＢＬＭおよびＢＬＢＭは、ビット線ＢＬＭに接続されたメモリ・セルと、ビット線ＢＬＢＭに接続された参照メモリ・セルとを有し、ビット線対ＢＬＮおよびＢＬＢＮは、ビット線ＢＬＢＮに接続されたメモリ・セルと、ビット線ＢＬＮに接続された参照メモリ・セルとを有する。
【００４４】
メモリ・セルは、接地の初期状態を有し、また、全てのビット線初期状態が、接地であったため、メモリ・セルに接続されたビット線に、電圧の変化は生じない。しかし、参照セルは、ＶＣＣ−Ｖｔｎの初期状態を有していたため、参照ワード線が活性化されるとき、強誘電体コンデンサＣＲＦ１およびＣＲＦ２に蓄積された電荷は、当該のビット線で共有される。参照セルに接続されたビット線で発生する電圧の量は、参照コンデンサのサイズと、ビット線キャパシタンスの値と、参照セルの初期電圧レベルとに依存する。ビット線への参照セルの接続は、ビット線による強誘電体コンデンサの電荷の共有をもたらし、総電圧生成は、ビット線キャパシタンスと、それに相当する強誘電体キャパシタンスとの比によって求められる。この電荷共有は、強誘電体極性の切換えをもたらさない。これは、強誘電体コンデンサ両端間の電圧が、強誘電体セルの内部ノードからプレート線への正から負を保つためである。したがって、線形または非切換え電荷のみが、参照セルに接続されたビット線によって共有される。
【００４５】
時間Ｔ９で、プレート線は、活性化されて、高レベルの電源レベル、または電源レベルを上回るブースト・レベルにドライブされる。プレート線が上昇し始めると、プレート線での電圧は、メモリ・セルの内部ノードでの電圧を超える。この電圧が、強誘電体メモリ・セルの保持電圧または切換え電圧を超えるとき、強誘電体メモリ・セルの極性状態は、読み取られる。「１」極性データ状態が、強誘電体メモリ・セルに格納された場合、スイッチングは、行われ、大量の電荷は、ビット線に移動されて、ビット線に電圧をもたらす。「０」極性データ状態が、強誘電体メモリ・セル内に格納された場合、スイッチングは行われず、少量の電荷が、ビット線に移動される。
【００４６】
メモリ・セルおよび参照メモリ・セルに関するプレート線は、基本メモリ・セル・アレイに関して図５、図１１、図１４に示されるのと同様に共有される。プレート線が時間Ｔ９で上昇し、メモリ・セルの極性状態がビット線に転送されるとき、参照セルも、強誘電体コンデンサＣＲＦ１およびＣＲＦ２を介して参照メモリ・セルに接続されたビット線に、電荷を移動する。参照セル内の強誘電体コンデンサの初期状態は、内部ノードからプレート線へ正から負であった。プレート線が時間Ｔ９で上昇するとき、プレート線電圧は、参照メモリ・セルの内部ノードの電圧を超える。これは、活性化された全ての参照メモリ・セルでの極性反転をもたらし、切り換えられた電荷は、参照メモリ・セルから、参照メモリ・セルに接続されたビット線に移動される。したがって、参照メモリ・セルに接続されたビット線上で得られる電圧は、線形の非切換え電荷と切換え電荷との合成である。ビット線に移動される電荷の値は参照ワード線に接続し、結果として得られるビット線電圧は、参照セルのサイズ、参照ワード線活性化前の参照セルの初期電圧状態、ビット線キャパシタンスと参照セル等価キャパシタンスとの比、およびプレート線に印加される電圧によって、決定される。これらの値は、結果として得られる電圧を、メモリ・セルの「１」データ状態と「０」データ状態の間に位置付けるように、調節される。参照セルに関する線形の非切換え項と切換え項とのこの合成は、参照セルの初期状態電圧およびプレートパルスの値の調節可能性とともに、非常に安定した参照レベルを生み出す。参照セル間でのプレート線の共有は、さらなる安定のために、ノイズの低減と、コモンモード操作と、各基本メモリ・セル・アレイ内での参照セルの分散局所化とを可能にする。さらに、参照セル内でＮチャネル・デバイスのみを利用することにより、メモリ・セルの物理レイアウトのサイズおよび複雑さを低減する。
【００４７】
時間Ｔ１１で、ビット線対に接続された適切なラッチまたはセンス増幅器は、活性化され、メモリ・セルから読み取られる情報は、フル論理レベルに増幅される。
【００４８】
時間Ｔ１２で、プレート線が電源を上回るレベルまでドライブされた場合、プレート電圧は、電源レベルまで低減される。時間Ｔ１３で、参照ワード線は、接地にリセットされて、参照セルをビット線から絶縁する。時間Ｔ１４で、プレート線は、接地にリセットされて、強誘電体メモリデータの復元操作を完了する。時間Ｔ１５で、参照メモリ・セルは、ＶＣＣ−Ｖｔｎに再初期化される。
【００４９】
時間Ｔ１６で、センス増幅器は、ディスエーブルされ、ビット線は、接地に再初期化されて、メモリ・セルの内部ノードを、接地にリセットする。時間Ｔ１７で、ワード線クロックおよびワード線は、接地にリセットされ、時間Ｔ１８およびＴ１９で、残りの信号ａｘ、ａｙ、およびａｚ、ならびにＲＤＰＣＢは、接地にリセットされ、デコーダおよびドライバを、元の状態に再初期化する。
【００５０】
次いで、全てのノードは、時間Ｔ１の開始状態になり、メモリ読取りサイクルは、完了している。サイクルが、書込みサイクルである場合、時間Ｔ１１でのデータのラッチ後で、かつ、時間Ｔ１４でプレート線が接地にドライブされる前に、新たなデータは、適切な列選択およびドライバ回路によって、ビット線上に書き込まれる。
【００５１】
以上により、以下の特徴を有するメモリ・コアおよびメモリ・コア構造が説明された。強誘電体メモリ・セルは、従来の設計よりも空間を必要としない。強誘電体メモリ・セルは、ビット線に平行に走る共通のプレート線を有する。強誘電体メモリ構造は、ローカル・サブアレイ内で参照セルをアレイセルと組み合わせ、また、参照セルとメモリ・セルとの両方に関する共通のプレート線を利用する。強誘電体メモリ・セル構造は、ワード線デコーダ・ドライバ、ならびに参照ワード線デコーダおよびドライバと同じ物理空間内に、プレート線デコーダおよびドライバを組み合わせる。強誘電体メモリ構造は、ワード線、参照ワード線、およびプレート線デコーダおよびドライバ回路に関する同様の回路構成を使用する。さらに、これらの改善および修正は、従来の設計よりも小さい電力を使用する強誘電体メモリを生み出す。なお、本発明を強誘電体メモリに関して説明してきたが、構造特徴のいくつかが他のタイプのメモリに適用可能であることに留意されたい。例えば、１トランジスタ１コンデンサ構成と２トランジスタ２コンデンサ構成とを切り換えることができる。
【００５２】
本発明を、本発明の特定の実施形態に関して説明してきたが、前述の説明の観点から、多くの変更、修正、および変形は、当業者に明らかであることは明白である。例えば、図面に示されるメモリ・コアのサイズは、例示目的のみのものであり、取り得るメモリ・サイズを限定する意図はない。さらに、メモリ・コアの構造は、多くのメモリ・システムに適用可能であり、強誘電体メモリに限定されない。したがって、頭記の特許請求の範囲で全てのそのような変更、修正、および変形を包含することが意図されている。
【図面の簡単な説明】
【図１】本発明の一実施形態による複数の強誘電体メモリ・セルのレイアウトである。
【図２】本発明の一実施形態による図１の複数の強誘電体メモリ・セルの線Ａ−Ａに沿って取られた断面図である。
【図３】本発明の一実施形態による複数の強誘電体メモリ・セルのレイアウトである。
【図４】本発明の一実施形態による図３の複数の強誘電体メモリ・セルの線Ｂ−Ｂに沿って取られた断面図である。
【図５】本発明の一実施形態による図１の複数の強誘電体メモリ・セルの概略線図である。
【図６】本発明の一実施形態による図３の複数の強誘電体メモリ・セルの概略線図である。
【図７】本発明の一実施形態によるメモリ・コアのブロック図である。
【図８】本発明の一実施形態によるメモリ・コアのブロック図である。
【図９】本発明の一実施形態によるメモリ・コアの一部のブロック図である。
【図１０】本発明の一実施形態によるメモリ・コア内のサブビット・ツイストの概略線図である。
【図１１】本発明の一実施形態によるメモリ・コアのサブビット・ツイストおよびプレート線の一部のより詳細な空間配置図である。
【図１２】本発明の一実施形態によるメモリ・コア内のビット・ツイストの概略線図である。
【図１３】本発明の一実施形態による複数のプレート・ドライバおよびプレート・ワイヤの概略図である。
【図１４】本発明の一実施形態による複数の参照セルの概略線図である。
【図１５】本発明の一実施形態によるメモリ・セル、参照メモリ・セル、およびサブビット・ツイストを示す２列のメモリ・コアの一部の概略図である。
【図１６】本発明の一実施形態によるワード線デコーダおよびドライバの概略線図である。
【図１７】本発明の一実施形態による参照ワード線ドライバの一部の概略線図である。
【図１８】本発明の一実施形態によるプレート・ドライバの一部の概略線図である。
【図１９】本発明の一実施形態によるワード線、プレート線、および参照ワード線ドライバおよびデコーダの配置を示すメモリ・コアの一部のブロック図である。
【図２０】本発明の一実施形態による参照ワード線ドライバブロックおよびプレート線ドライバブロックを含む参照ワード線およびプレート線デコーダの概略線図である。
【図２１】メモリ・セル、参照メモリ・セル、ならびにワード線、参照ワード線、およびプレート線ドライバおよびデコーダの操作に関する電気信号およびそのタイミング関係を示すタイミング図である。
【符号の説明】
２２  アクティブ領域層
２４  ポリシリコン層
２６  底部電極層
２７  強誘電体材料
２８  上部電極層
３０  コンタクト
３４、３８  金属
３６  バイア
７０  メモリ・セル
７１、７２、７３、７４  ドレイン
９１、９２、９３、９４  底部電極
ＢＬＭ、ＢＬＢＭ、ＢＬＮ、ＢＬＢＮ  ビット線接続
ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４  強誘電体コンデンサ
Ｍ１、Ｍ２、Ｍ３、Ｍ４  トランジスタ
ＰＬＭ、ＰＬＮ  プレート線
ＷＬＥ、ＷＬＯ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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