(57)【要約】【課題】前段回路の入力データと後段回路の出力データが一致するか否かをビット数に関わらず、判別することができる安定性検出装置を提供する。【解決手段】ＩＣ６３の入出力間を通電可能な閉回路にするとともに、このＩＣ６３を直流負荷として含み且つこの直流負荷と所定値の抵抗１とが直列に接続されている直流電子回路と、抵抗１の両端の電圧変動を検出するコンパレータ４とを備えて安定性検出装置を構成する。閉回路は、ＩＣ６３の入出力間のデジタルデータが一致するときには電流が流れず、不一致のときには当該入出力間の電位差に起因して電流が流れるように構成されており、直流電子回路は、閉回路に電流が流れるときには抵抗１に流れる負荷電流が変化するように構成されている。【選択図】  図１
2004289312.tif 000002
【特許請求の範囲】
【請求項１】
デジタル電子部品に入力されたデジタル入力データに対してそのデジタル電子部品から出力されるデジタル出力データの電圧レベルが変動する可能性がある場合のデジタル入出力データの安定性を検出する方法であって、
前記デジタル電子部品を、直流電流が流れるアナログ電子回路の負荷の一つに含め、前記デジタル電子部品のデジタル入力データの電圧レベルとデジタル出力データの電圧レベルとが不一致のときにその電位差に起因して流れる直流電流によって前記アナログ電子回路全体の直流電流を変化させ、所定の検出回路で、前記直流電流の変化を検出することにより、当該デジタル電子部品におけるデジタル入出力データの安定度を表すデータを出力することを特徴とする、
デジタルデータの安定性検出方法。
【請求項２】
前記デジタル電子部品のデジタル出力データを一時的に保持しておき、前記安定度を表すデータが所定時間継続して出力された時点で、前記保持されているデジタル出力データを後段回路へ出力することを特徴とする、
請求項１記載の安定性検出方法。
【請求項３】
デジタル電子部品に入力されたデジタル入力データに対してそのデジタル電子部品から出力されるデジタル出力データの電圧レベルが変動する可能性がある場合のデジタル入出力データの安定性を検出する装置であって、
前記デジタル電子部品を負荷の一つとして含むアナログ電子回路と、
前記アナログ電子回路に直流電流を流すための電源と、
このアナログ電子回路に流れる電流の変化を検出する検出回路とを有し、
前記アナログ電子回路は、前記デジタル入力データと前記デジタル出力データとが一致するときに比べて両データが不一致のときに生じる電位差に起因して当該回路内を流れる直流電流が変化するものであり、
前記検出回路は、前記電流の変化を検出したときに当該デジタル電子部品におけるデジタル入出力データの安定度を表すデータを出力するものである、
デジタルデータの安定性検出装置。
【請求項４】
前記デジタル電子部品は、それぞれｎ個（ｎは２以上の自然数）のデータ入力端とデータ出力端とを有する多段縦列接続された複数のＩＣのうちの一つ又はいくつかで構成されており、
前記デジタル入力データ及び前記デジタル出力データは、それぞれ前記デジタル電子部品の前段のＩＣと当該デジタル電子部品の後段のＩＣとの間で受け渡されるｎ個のデジタルデータの集合からなるパラレルデータであり、
前記デジタル電子部品を構成するＩＣのｎ個のデータ入力端とそれに対応するデータ出力端との間にはそれぞれ抵抗体が挿入接続された通電回路が形成されており、
前記電流の変化は、前記ｎ個のデジタルデータの少なくとも一つが前記デジタル電子部品を構成するＩＣのデータ入出力端間で不一致になることに起因して前記アナログ電子回路に電流が流れることにより生じるものである、
請求項３記載の安定性検出装置。
【請求項５】
前記検出回路は、前記ｎ個のデジタルデータのすべてが前記デジタル電子部品を構成するＩＣのデータ入出力端間で一致するときには第１論理値データを出力し、少なくとも一つのデジタルデータが前記デジタル電子部品を構成するＩＣのデータ入出力端間で不一致のときには第記第１論理値データとは論理値が異なる第２論理値データを出力する回路を含んで構成される、
請求項４記載の安定性検出装置。
【請求項６】
前記検出回路は、前記デジタル出力データの出力タイミングに同期して前記第１論理値データ又は前記第２論理値データを出力することにより、当該デジタル出力データが安定したデジタルデータかどうかを後段回路において識別できるように構成されている、
請求項５記載の安定性検出装置。
【請求項７】
前記デジタル出力データを一時的に保持するデータ保持回路と、
前記第１論理値データが連続して所定回数出力されたときに前記データ保持回路に保持されているデジタル出力データを後段回路に出力させる継続性検出回路と、をさらに有することを特徴とする、
請求項６記載の安定性検出装置。
【請求項８】
ｎビットのパラレルデータを出力するサムホィールスイッチ（６０）と前記パラレルデータをその入力データとして取り込む後段回路との間に介在し、前記サムホィールスイッチ（６０）から前記後段回路に向かうパラレルデータの安定性を検出する装置であって、
前記サムホィールスイッチ（６０）から出力されたパラレルデータを自己のｎ個のデータ入力端に取り込む第１のＩＣ（６２）と、この第１のＩＣ（６２）のｎ個のデータ出力端から出力されたパラレルデータを自己のｎ個のデータ入力端に取り込む第２のＩＣ（６３）と、この第２のＩＣ（６３）のｎ個のデータ出力端から出力されたパラレルデータを自己のｎ個のデータ入力端に取り込むとともに取り込んだパラレルデータを所定のタイミングで前記後段回路へ出力する第３のＩＣ（６４）とが縦列接続されており、
前記第２のＩＣ（６３）のｎ個のデータ入力端の各々と各データ入力端に対応して設けられているデータ出力端の各々との間には、それぞれデータ一致時は直流電流が流れずデータ不一致時はその電位差に起因して直流電流が流れる通電回路が形成されており、
前記第１のＩＣ（６２）及び前記通電回路が形成された前記第２のＩＣ（６３）は、電源（Ｅ２）及び所定値の抵抗体（１）と共に、直流電流が流れるアナログ電子回路を構成しており、
このアナログ電子回路は、前記第２のＩＣ（６３）に形成されている通電回路のいずれにも電流が流れない場合に比べて、いずれかの通電回路に電流が流れた場合には、前記抵抗体（１）に流れる直流電流の値を変化させるものであり、
前記抵抗体（１）の両端には、前記直流電流が変化しないときには第１論理値データを出力し、前記直流電流が変化したときには前記第１論理値データとは論理レベルが異なる第２論理値データを出力するコンパレータ（４）が接続されており、
前記第１論理値データ又は前記第２論理値データにより、前記後段回路が、前記第３のＩＣ（６４）から出力されるパラレルデータが安定しているかどうかを識別可能にする、
デジタルデータの安定性検出装置。
【請求項９】
前記コンパレータ（４）は、前記第３のＩＣ（６４）からのパラレルデータの出力タイミングに同期して前記第１論理値データ又は前記第２論理値データを出力するように構成されている、
請求項８記載の安定性検出装置。
【請求項１０】
前記コンパレータ（４）から出力される前記第１論理値データを連続して所定回数検出したときに前記第３のデジタル電子部品からパラレルデータを前記後段回路へ出力させる継続性検出回路、をさらに有することを特徴とする、
請求項８記載の安定性検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたデジタルデータと出力されるデジタルデータとが不一致になる可能性があるデジタル電子部品の入出力間のデータの安定性を検出する技術に係り、より詳しくは、瞬間的にその電圧レベルが変動する可能性があるデジタルデータが、電圧レベルが安定している正確なデータかどうかを識別可能にする方法及び装置に関する。
【０００２】
【従来の技術】
設定された数値を複数の接点の作動によって連続したデジタルデータとして後段回路に出力するサムホィールスイッチが、従来より電子機器の定数設定等の部品として広く用いられている。
サムホィールスイッチでは、設定された数値（以下、「設定値」とする）を変更する際に、複数の接点が同時に変化せず、また個々の接点でチャタリングが発生しやすいことから、設定値に対応するデジタルデータ（以下、「設定値データ」とする）は、設定値の変更の際に安定したデータとはならず、変更直後は常に変化して不安定となる。そのため、サムホィールスイッチから設定値データを取り込む後段回路では、これらの影響を抑えて設定値データを正確に取り込むための工夫を講ずる必要がある。
【０００３】
サムホィールスイッチから設定値データを正確に取り込むための手法として、最も単純な手法は、設定値データが安定する一定時間を待って設定値データを取り込むようにすることである。しかし、このような手法のみでは、設定値データを取り込むまでに時間がかかる上に、設定値データが安定したかどうかが判らず、実用性に乏しいという問題がある。
そこで、設定時データの取り込みを迅速且つ正確に行うために、マイクロコンピュータ等の処理装置を搭載した電子機器のように、ソフトウェアによる処理によって、設定値データを取り込むべきか否かの判別を行うようにしたものがある。例えば、サムホィールスイッチから所定のクロックサイクルで連続して送られる設定値データに変化が無くなった状態を判別し、これによって設定値データとして取り込むのである。設定値を変更した際には、上記のような理由で設定値データが安定せずに変化するが、設定値データに変化が無くなって安定したことを判別して設定値データを取り込むようにすれば、設定されたとおりの設定値データを安定して得ることができる。
【０００４】
しかし、コスト上昇の防止、小型軽量化等の要請により、電子機器に上記のような処理装置を搭載することができない場合もある。この場合は、上述した設定値データを取り込むべきか否か、つまり設定値データが安定したかどうかの判別機能をハードウェアで実現する必要がある。このような機能を持つ回路を、本明細書では、「デジタルデータの安定性検出装置」と呼ぶ。
図４は、この種の従来の安定性検出装置の構成図であり、サムホィールスイッチが設定値を８ビットの設定値データとして出力する場合の例を示している。
図示のように構成される安定性検出装置は、所定のクロックサイクルで連続して取り込んだ設定値データが一致するか否かを検出する機能を備えている。
この安定性検出装置は、サムホィールスイッチ６０と後段回路との間に介在する回路であって、終端抵抗６１、第１のＩＣ６２、第２のＩＣ６３、第３のＩＣ６４、第１のマグニチュードコンパレータ６５、第２のマグニチュードコンパレータ６６、２入力１出力型の否定論理積回路（以下、「ＮＡＮＤ」と略す）５７、及び出力端子７０を有している。第１のＩＣ６２は、例えば設定値データのようなデジタルデータを一定時間ラッチして出力するラッチ回路、あるいは、デジタルデータをバッファリングするかそのまま出力するバッファ回路である。第２のＩＣ６３及び第３のＩＣ６４は、例えば設定値データのようなデジタルデータを一定時間ラッチして出力するラッチ回路である。サムホィールスイッチ６０は、常時、設定値データを第１のＩＣ６２に送るようになっている。
【０００５】
第２のＩＣ６３及び第３のＩＣ６４は、それぞれ８つの入力端子及び８つの出力端子を有し、それぞれ８ビットの設定値データを１つ保持することができるようになっている。第１のＩＣ６２と第２のＩＣ６３には、サムホィールスイッチ６０から送られる設定値データが保持されており、第２のＩＣ６３には第１のＩＣ６２に保持される設定値データの１周期前の設定値データが保持されている。
第２のＩＣ６３及び第３のＩＣ６４には、ラッチイネーブル端子（ＬＥ）が設けられており、ＬＥに入力されるクロックパルス（イネーブル信号：図示省略）により動作タイミングが制御されて、第２のＩＣ６３は第１のＩＣ６２から設定値データをパラレルに取り込み、さらに、第３のＩＣ６４は第２のＩＣ６３から設定値データをパラレルに取り込むようになっている。
【０００６】
第１のマグニチュードコンパレータ６５及び第２のマグニチュードコンパレータ６６は、それぞれ８つの入力端子を有しており、それぞれ第１のＩＣ６２及び第２のＩＣ６３から４ビットずつ設定値データを取り込み、第１のＩＣ６２から取り込んだ設定値データと、第２のＩＣ６３から取り込んだ設定値データとを比較する回路である。比較の結果、第１のＩＣ６２から取り込んだ設定値データと、第２のＩＣ６３から取り込んだ設定値データとがすべて一致すれば、出力端子Ｙから有為な論理値データ（例えば論理１データ）が出力される。一部でも一致しなければ、出力端子Ｙから非有為な論理値データ（例えば論理０データ）が出力される。
サムホィールスイッチ６０で設定された設定値データは、電源Ｅ１に接続された終端抵抗６１などによりすべての入力線がプル・アップされ、第１のＩＣ６２に入力される。
【０００７】
第１のＩＣ６２の入力端子（Ｄｉ）に入力された設定値データは、その出力端子Ｑ１〜Ｑ８から第２のＩＣ６３に入力され、同様に、第２のＩＣ６３から出力された設定値データは、第３のＩＣ６４に入力される。
上述した一致性が判定される４ビットずつの設定値データのうち、第１のＩＣ６２からは、４つの出力端子（Ｑ１〜Ｑ４）が第１のマグニチュードコンパレータ６５の４つの入力端子（Ｂ１〜Ｂ４）に入力され、他の４つの出力端子（Ｑ５〜Ｑ８）が第２のマグニチュードコンパレータ６６の４つの入力端子（Ｂ１〜Ｂ４）に入力されるようになっている。また、第２のＩＣ６３からは、４つの出力端子（Ｑ１〜Ｑ４）が第１のマグニチュードコンパレータ６５の４つの入力端子（Ａ１〜Ａ４）に入力され、他の４つの出力端子（Ｑ５〜Ｑ８）が第２のマグニチュードコンパレータ６６の４つの入力端子（Ａ１〜Ａ４）に入力されるようになっている。
【０００８】
第１のマグニチュードコンパレータ６５は、設定値データの１ビット目から４ビット目までのデータが一致しているか否かを判別し、第２のマグニチュードコンパレータ６６は、設定値データの５ビット目から８ビット目までのデータが一致しているか否かを判別する。
【０００９】
第１のマグニチュードコンパレータ６５及び第２のマグニチュードコンパレータ６６の出力端子Ｙから出力された論理値データは、それぞれＮＡＮＤ回路５７を経て、出力端子７０から出力される。
【００１０】
このＮＡＮＤ回路５７から出力される論理値データの論理値により、第１のＩＣ６２から出力される設定値データと第２のＩＣ６３から出力される設定値データとが一致するか否かを判別することができる。設定値データが一致することが確認された場合には、この設定値データが新しい設定値データＤｏｕｔとして第３のＩＣ６４から後段回路等へ出力される。
【００１１】
【発明が解決しようとする課題】
上述した従来の安定性検出装置では、サムホィールスイッチ６０から出力される設定値データのビット数が多くなるにつれて、多くの回路、特にマグニチュードコンパレータ６５，６６を必要とし、第１のＩＣ６２及び第２のＩＣ６３の出力線とマグニチュードコンパレータ６５，６６とを接続する接続線の本数も多くなる。そのために、回路構成が複雑となり、部品点数やプリント基板の面積が拡大するという問題点がある。
例えば、設定値データが１６ビットで表される場合には、上記のマグニチュードコンパレータ６５，６６が２個から４個に増加する。
さらにこの４ビットのマグニチュードコンパレータの出力データの論理積を出力する論理積（以下、「ＡＮＤ」と略す）回路又はＮＡＮＤ回路も必要となり、その分の接続線の本数も必要となる。
【００１２】
本発明は、上述した問題点を解決するために、デジタルデータのサイズ（ビット数等）に関わらず、デジタルデータの安定性を検出する機能を備えた、従来よりも簡易な構成のデジタルデータの安定性検出方法及び安定性検出装置を提供することを、主たる課題とする。
本発明の他の課題は、サムホィールスイッチ等から出力される設定値データを正しく後段回路に入力する安定性検出装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明のデジタルデータの安定性検出方法は、デジタル電子部品に入力されたデジタル入力データに対してそのデジタル電子部品から出力されるデジタル出力データの電圧レベルが変動する可能性がある場合のデジタル入出力データの安定性を検出する方法であって、前記デジタル電子部品を、直流電流が流れるアナログ電子回路の負荷の一つに含め、前記デジタル電子部品のデジタル入力データの電圧レベルとデジタル出力データの電圧レベルとが不一致のときにその電位差に起因して流れる直流電流によって前記アナログ電子回路全体の直流電流を変化させ、所定の検出回路で、前記直流電流の変化を検出することにより、当該デジタル電子部品におけるデジタル入出力データの安定度を表すデータを出力することを特徴とする方法である。
このような安定性検出方法では、デジタル電子部品をアナログ電子回路の負荷の一つとすることで、デジタルデータの大きさに関わらず、電流の変化によってデジタル入出力データの安定性を検出することができる。
【００１４】
この方法において、実際に電圧レベルが変動したときの弊害を防止する観点からは、前記デジタル電子部品のデジタル出力データを一時的に保持しておき、前記安定度を表すデータが所定時間継続して出力された時点で、前記保持されているデジタル出力データを後段回路へ出力するようにすることが望ましい。
【００１５】
本発明のデジタルデータの安定性検出装置は、デジタル電子部品に入力されたデジタル入力データに対してそのデジタル電子部品から出力されるデジタル出力データの電圧レベルが変動する可能性がある場合のデジタル入出力データの安定性を検出する装置であって、前記デジタル電子部品を負荷の一つとして含むアナログ電子回路と、前記アナログ電子回路に直流電流を流すための電源と、このアナログ電子回路に流れる電流の変化を検出する検出回路とを有し、前記アナログ電子回路は、前記デジタル入力データと前記デジタル出力データとが一致するときに比べて両データが不一致のときに生じる電位差に起因して当該回路内を流れる直流電流が変化するものであり、前記検出回路は、前記電流の変化を検出したときに当該デジタル電子部品におけるデジタル入出力データの安定度を表すデータを出力するものである。
このように構成される安定性検出装置では、デジタル入出力データの一致／不一致を直流電流の変化の有無によって判別することができるので、そのサイズに関わらずにデジタル入出力データの安定性を検出する機能を備えた簡易な構成の安定性検出装置を実現することができる。
【００１６】
本発明を具体化した態様の一つは、前記デジタル電子部品は、それぞれｎ個（ｎは２以上の自然数）のデータ入力端とデータ出力端とを有する多段縦列接続された複数のＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）のうちの一つ又はいくつかで構成されており、前記デジタル入力データ及び前記デジタル出力データは、それぞれ前記デジタル電子部品の前段のＩＣと当該デジタル電子部品の後段のＩＣとの間で受け渡されるｎ個のデジタルデータの集合からなるパラレルデータであり、前記デジタル電子部品を構成するＩＣのｎ個のデータ入力端とそれに対応するデータ出力端との間にはそれぞれ抵抗体が挿入接続された通電回路が形成されている。前記電流の変化は、前記ｎ個のデジタルデータの少なくとも一つが前記デジタル電子部品を構成するＩＣのデータ入出力端間で不一致になることに起因して前記アナログ電子回路に電流が流れることにより生じるものである。
【００１７】
デジタル入出力データが上記のようなパラレルデータの場合、前記検出回路は、例えば、前記ｎ個のデジタルデータのすべてが前記デジタル電子部品を構成するＩＣのデータ入出力端間で一致するときには第１論理値データを出力し、少なくとも一つのデジタルデータが前記デジタル電子部品を構成するＩＣのデータ入出力端間で不一致のときには第記第１論理値データとは論理値が異なる第２論理値データを出力する回路を含んで構成される。また、前記検出回路は、前記デジタル出力データの出力タイミングに同期して前記第１論理値データ又は前記第２論理値データを出力することにより、当該デジタル出力データが安定したデジタルデータかどうかを後段回路において識別できるように構成される。
【００１８】
デジタルデータの値が小刻みに変動するチャタリングを防止する観点からは、前記デジタル出力データを一時的に保持するデータ保持回路と、前記第１論理値データが連続して所定回数出力されたときに前記データ保持回路に保持されているデジタル出力データを後段回路に出力させる継続性検出回路と、をさらに備えて安定性検出装置を構成する。
【００１９】
本発明の他の構成の安定性検出装置は、ｎビットのパラレルデータを出力するサムホィールスイッチ（６０）と前記パラレルデータをその入力データとして取り込む後段回路との間に介在し、前記サムホィールスイッチ（６０）から前記後段回路に向かうパラレルデータの安定性を検出する装置であって、前記サムホィールスイッチ（６０）から出力されたパラレルデータを自己のｎ個のデータ入力端に取り込む第１のＩＣ（６２）と、この第１のＩＣ（６２）のｎ個のデータ出力端から出力されたパラレルデータを自己のｎ個のデータ入力端に取り込む第２のＩＣ（６３）と、この第２のＩＣ（６３）のｎ個のデータ出力端から出力されたパラレルデータを自己のｎ個のデータ入力端に取り込むとともに取り込んだパラレルデータを所定のタイミングで前記後段回路へ出力する第３のＩＣ（６４）とが縦列接続されており、前記第２のＩＣ（６３）のｎ個のデータ入力端の各々と各データ入力端に対応して設けられているデータ出力端の各々との間には、それぞれデータ一致時は直流電流が流れずデータ不一致時はその電位差に起因して直流電流が流れる通電回路が形成されており、前記第１のＩＣ（６２）及び前記通電回路が形成された前記第２のＩＣ（６３）は、電源（Ｅ２）及び所定値の抵抗体（１）と共に、直流電流が流れるアナログ電子回路を構成しており、このアナログ電子回路は、前記第２のＩＣ（６３）に形成されている通電回路のいずれにも電流が流れない場合に比べて、いずれかの通電回路に電流が流れたとき場合には、前記抵抗体（１）に流れる直流電流の値を変化させるものであり、前記抵抗体（１）の両端には、前記直流電流が変化しないときには第１論理値データを出力し、前記直流電流が変化したときには前記第１論理値データとは論理レベルが異なる第２論理値データを出力するコンパレータ（４）が接続されており、前記第１論理値データ又は前記第２論理値データにより、前記後段回路が、前記第３のＩＣ（６４）から出力されるパラレルデータが安定しているかどうかを識別可能にするように構成されたものである。
このように構成される安定性検出装置では、サムホィールスイッチから出力されるデータ（パラレルデータ）が変動したことを電流の変化によって検出することができるので、従来のようにマグニチュードコンパレータやＮＡＮＤ回路等を設ける必要が無くなり、簡易な構成の安定性検出装置を実現することができる。
【００２０】
このような安定性検出装置においても、好ましくは、前記コンパレータ（４）が、前記第３のＩＣ（６４）からのパラレルデータの出力タイミングに同期して前記第１論理値データ又は前記第２論理値データを出力するように構成する。
また、チャタリングを防止する観点からは、前記コンパレータ（４）から出力される前記第１論理値データを連続して所定回数検出したときに前記第３のデジタル電子部品からパラレルデータを前記後段回路へ出力させる継続性検出回路、をさらに備えて安定性検出装置を構成する。
【００２１】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る安定性検出装置の構成図であり、図４に示す従来型回路と同一の構成要素については、同一符号を付してある。
この安定性検出装置では、それぞれデジタル電子部品の一例となる第１のＩＣ６２、第２のＩＣ６３及び第３のＩＣ６４のグランドラインにそれぞれ接地線を設けるとともに、第１のＩＣ６２及び第２のＩＣ６３にそれぞれ直流電源を供給してこれらのＩＣ６２、６３を直流負荷として扱う。
【００２２】
電源Ｅ１と第１のＩＣ６２との間に終端抵抗６１が設けられる点、第１のＩＣ６２の入力端子（Ｄｉ）にサムホィールスイッチ６０から設定値データが入力される点は、図４に示した従来型回路と同じである。
この実施形態の安定性検出装置では、第１のＩＣ６２の８つの出力端子（Ｑ１〜Ｑ８）から出力される８ビットの設定値データが、第２のＩＣ６３の８つの入力端子（Ｄ１〜Ｄ８）にパラレルに入力される（パラレルデータ）。また、第２のＩＣ６３の８つの出力端子（Ｑ１〜Ｑ８）から出力される８ビットの設定値データが、第３のＩＣ６４の８つの入力端子（Ｄ１〜Ｄ８）にパラレルに入力される。第１のＩＣ６２の８つの出力端子（Ｑ１〜Ｑ８）と第２のＩＣ６３の８つの出力端子（Ｑ１〜Ｑ８）との間には抵抗５〜１２を含む通電回路が形成されている。通電回路は、第１のＩＣ６２の出力各ビットと第２のＩＣ６３の出力各ビットの設定値データが異なる値となって電位差が生じたときに電流が流れるようにする回路である。
この通電回路に電流が流れたことをアナログ的に検出する変動検出回路を設けた点が、図４に示した従来型回路と異なっている。
【００２３】
変動検出回路は、電源Ｅ２と第１及び第２のＩＣ６２，６３の電源ラインの間に、第１及び第２のＩＣ６２，６３を含むアナログ電子回路に流れる電流及びその変化を検出するための終端抵抗１と、電源Ｅ３によって動作する２入力１出力型のコンパレータ４を主要要素として含む。
コンパレータ４の正入力端（＋）には、電源Ｅ２からの直流電圧を分流抵抗２及び分圧抵抗３により所定値に調整した基準信号（電圧）が入力される。コンパレータ４の負入力端（−）には、電源Ｅ２からの直流電圧が終端抵抗１の抵抗分だけ電圧降下した比較対象信号（電圧）が入力される。この負入力端（−）には、第１のＩＣ６２及び第２のＩＣ６３の電源ラインが接続されている。
【００２４】
基準信号の電圧値は、例えば、第１のＩＣ６２から出力される８ビットの設定値データと第２のＩＣ６３から出力される８ビットの設定値データとがすべて一致するときの比較対象信号の電圧値よりも低く、設定値データが１つでも異なるときの比較対象信号の電圧値よりも高い値に設定する。終端抵抗１、分流抵抗２及び分圧抵抗３の値は、上記の値になるように選定される。
基準信号と比較対象信号の電圧値を上記のように設定することにより、上記の通電回路に電流が流れない場合にはコンパレータ４から変動なしを表す信号（例えば論理０データ）が出力され、通電回路に電流が流れた場合にはコンパレータ４から変動有りを表す信号（例えば論理１データ）が出力される。
コンパレータ４の出力は、出力端子５０に出力される。出力端子５０には、終端抵抗１３を介して電源Ｅ４が接続されている。
【００２５】
上記のように構成される安定性検出装置の動作は、以下のようになる。
第１のＩＣ６２から出力される８ビットの設定値データと第２のＩＣ６３から出力される８ビットの設定値データとが各ビットにおいてすべて一致する場合には、第２のＩＣ６３の入出力間の電位差が略０になり、通電回路に電流が流れない。そのため、終端抵抗１を流れる電流（以下、「負荷電流」とする）は、殆ど変化しないので、コンパレータ４は論理０データを出力する。
【００２６】
これに対し、第１のＩＣ６２から出力される設定値データと第２のＩＣ６３から出力される設定値データの全部又は一部が不一致の場合、例えば、設定値データの１ビット目が異なる場合、第２のＩＣ６３の入出力間に電位差が生じ、抵抗５を含む通電回路に電流が流れる。抵抗５を流れる電流は、終端抵抗１を流れる負荷電流にも影響を与え（電流増加）、その結果、終端抵抗１の両端の電圧が変化するので、コンパレータ４からは論理１データが出力される。
本実施形態の安定性検出装置では、このコンパレータ４からの出力信号の論理値により、第２のＩＣ６３におけるラッチ前後の設定値データが一致するか否かを判別する。一致することが判別された場合には、第３のＩＣ６４から出力されるデータをサムホィールスイッチ６０の新しい設定値データＤｏｕｔとして採用することができる。
【００２７】
なお、設定値データが、第１のＩＣ６２の出力端子（Ｑ１〜Ｑ８）から第３のＩＣ６４に出力されるタイミングと、第１のＩＣ６２の出力端子（Ｑ１〜Ｑ８）から第２のＩＣ６３に出力されるタイミングとを同じにすると、第３のＩＣ６４からのデータ出力タイミングと、コンパレータ４からの論理０データ又は論理１データの出力タイミングとを同期させることができる。つまり、第３のＩＣ６４から出力されるデータが正しい設定値データかどうかを、その時点でコンパレータ４から出力される論理データの論理値（論理０データ／論理１データ）によって直ちに判別することができる。
コンパレータ４の出力を、出力端子５０のほか、第３のＩＣ６４にも伝達し、論理０データのときだけ第３のＩＣ６４から設定値データが出力されるようにして、常に正しい設定値データだけを出力させるようにすることもできる。
【００２８】
このように、本実施形態では、マグニチュードコンパレータを使用しない簡易なアナログ的な電子回路によって、第１のＩＣ６２が保持する設定値データと第２のＩＣ６３が保持する設定値データとが一致するか否かを判別することができる。そのために、部品点数、プリント基板の面積を縮減することができ、製造コストを低減させ、小型化にも貢献できるようになる。
【００２９】
なお、本実施形態では、サムホィールスイッチ６０で８ビットで表される設定値データの設定を行う場合の例を示したが、設定値データが１６ビット、２４ビットと増えた場合でも、ビット毎の通電回路を形成するための抵抗の数は増えるものの、負荷電流が増加したか否かを判別するための部分はそのまま使用できるので、出力ビット数が様々なサムホィールスイッチにも容易に対応することができる。
また、本実施形態では、第２のＩＣ６３及び第３のＩＣ６４のＬＥ端子には、同じイネーブル信号が入力されるようにしているが、それぞれ異なるイネーブル信号が入力されるようにしてもよい。次に説明する第２実施形態は、第２のＩＣ６３のＬＥ端子と第３のＩＣ６４のＬＥ端子とに異なるイネーブル信号が入力される場合の例である。
【００３０】
＜第２実施形態＞
図２は、本発明の第２実施形態に係る安定性検出装置の構成図であり、図３は、この安定性検出装置の動作タイミングを示した図である。
第２実施形態による安定性検出装置は、第１のＩＣ６２が保持する設定値データと第２のＩＣが保持する設定値データとが所定の期間一致したときに、この設定値を新たに設定された設定値として第３のＩＣ６４から後段回路に出力するものである。
第１実施形態と同一機能の構成要素については、同一符号を付してある。
【００３１】
この安定性検出装置において、図２の上段部分、すなわち第１のＩＣ６２が保持する設定値データと第２のＩＣ６３が保持する設定値データとが一致するか否かを判別するための変動検出回路の構成については、第１実施形態と同一となる。
付加されているのは、図２の下段部分である。下段部分は、２つの設定値データが所定の期間一致するかどうかを判別する継続性検出回路の部分である。
第２のＩＣ６３のＯＥ（Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ）端子には、図３に示されるように、有為となる値が周期的に繰り返されるタイマ信号Ａが入力されている。このタイマ信号Ａが有為な期間Ｔ１、Ｔ２、・・・だけ、第２のＩＣ６３から設定値データが出力される。
第１実施形態で説明したように、第１のＩＣ６２が保持する設定値データと第２のＩＣ６３が保持する設定値データとが異なる場合には、終端抵抗１に流れる負荷電流が変動するので、コンパレータ４からは変動有りを表す論理１データが出力端子５０に出力され、両設定値データが一致する場合にはコンパレータ４から変動なしを表す論理０データが出力端子５０に出力される。
【００３２】
本実施形態は、出力端子５０から論理０データが複数回連続して出力された時点をサムホィールスイッチ６０に設定された設定値が確定した時点であるとして、第３のＩＣ６４が第２のＩＣ６３からの設定値データをサムホィールスイッチ６０に設定された設定値として後段回路に出力する構成になっている。
そのために、図２の下段部分に示されるように、タイマ信号Ａを出力するタイマ３０、反転回路（以下、「ＮＯＴ」と略す）３１が接続されており、ＣＲ時定数で定まるパルス信号を出力する２つの単安定マルチバイブレータ（以下、「ＯＭＶ」と略す）３３、３４、ＮＡＮＤ回路３５、ＮＯＴ回路３６、ＮＡＮＤ回路３７、カウンタ３８、ＮＡＮＤ回路３９、ＯＭＶ４０、入力端子５１、出力端子５２、をさらに設けて安定性検出装置を構成している。
【００３３】
タイマ３０から出力されるタイマ信号Ａは、第２のＩＣ６３のＯＥ端子に入力されるとともに、ＮＯＴ回路３１及び第１のＯＭＶ（図では、ＯＭＶ１）３３にも入力される。ＮＯＴ回路３１に入力されたタイマ信号Ａは、その論理値が反転された信号Ｅとなって第２のＩＣ６３のＬＥ端子に入力される。
第１のＯＭＶ３３の出力信号は第２のＯＭＶ（図では、ＯＭＶ２）３４に入力される。第２のＯＭＶ３４から出力されるパルス信号Ｂは、図３に示すように、タイマ信号Ａよりもパルス幅が狭く、タイマ信号Ａの立ち下がるタイミングよりも遅延した信号となるようにＣＲ時定数が設定されており、これがＮＡＮＤ回路３９、３５、３７に入力されるようになっている。
【００３４】
図２下部に示される入力端子５１からは、コンパレータ４からの出力信号（論理０データ／論理１データ）Ｄが出力端子５０を介して入力される。この出力信号Ｄは、ＮＯＴ回路３６及びＮＡＮＤ回路３５に入力される。
ＮＡＮＤ回路３５は、パルス信号Ｂと出力信号ＤとのＮＡＮＤ条件を判定し、その結果を表す出力信号を、クリア信号Ｆとして、カウンタ３８のＣＬＲ（クリア）端子に入力する。ＮＡＮＤ回路３７は、パルス信号Ｂと出力信号Ｄの反転信号とのＮＡＮＤ条件を判定し、その結果を表す信号をクロック信号Ｇとして、カウンタ３８のＣＬＫ（クロック）端子に入力する。カウンタ３８の出力端子Ｑ０には信号Ｈが出力され、出力端子Ｑ１からは信号Ｉが出力される。ＮＡＮＤ回路３９は、パルス信号Ｂとカウンタ３８の出力信号ＩとのＮＡＮＤ条件を判定し、その結果を表す信号Ｊを第３のＩＣ６４のＬＥ端子と、ＯＭＶ４０に入力する。
【００３５】
図２のように構成される安定性検出装置の動作は、以下のようになる。
ここでは、第２のＩＣ６３及び第３のＩＣ６４が共にラッチ回路であるものとし、時系列に変化する各部の信号波形及び入出力タイミングを示した図３をも参照して安定性検出装置の動作を説明する。
図２において、サムホィールスイッチ６０からの設定値データ（Ｓｎ）は、第１のＩＣ６２のデータ端子（Ｄｉ）に入力され、さらにその出力が第２のＩＣ６３のデータ端子（Ｄ１〜Ｄ８）に入力される。設定値データ（Ｓｎ）のｎは、時間を示す番号である。即ちＳｎは、タイマ３０からｎ番目に出力される多ビットデータの総称である。
第２のＩＣ６３に入力された設定値データ（Ｓｎ）は、タイマ信号Ａの立ち上がり時点（イネーブル信号Ｅでは図３の矢線ように立ち下がり時点）で第２のＩＣ６３にラッチされる。ラッチされた設定値データ（Ｓｎ）は、次にタイマ信号Ａが論理０（”Ｌ”）となっている期間、つまり第２のＩＣ６３のＯＥが論理０（”Ｌ”）になっている期間だけ、第２のＩＣ６３から出力される。この期間には、第１のＩＣ６２の出力は、サムホィールスイッチ６０から入力された新しい設定値データ（Ｓｎ＋１＝ｎ＋１番目の多ビットデータ）になっているので、通電回路を通じて、第２のＩＣ６３から出力された古い設定値データ（Ｓｎ）と比較される。
即ち、古い設定値データ（Ｓｎ）と新しい設定値データ（Ｓｎ＋１）の全ビットが一致していれば、上述のように通電回路には電流が流れず、一方、両設定値データのいずれか異なっていれば電流が流れる。通電回路に電流が流れないとき、終端抵抗１の負荷電流の変動がないので終端抵抗１の両端の電圧変動も小さく、コンパレータ４から出力されるデータからは、論理０データが出力される。一方、通電回路に電流が流れると、この電流が終端抵抗１の両端の電圧変動が大きくなるので、コンパレータ４からは論理１データが出力される。
【００３６】
図３の例では、タイマ信号Ａが出力されるＴ１、Ｔ２、Ｔ５の各時点で、第１のＩＣ６２が保持する新しい設定値データと第２のＩＣ６３が保持する古い設定値データとが、それぞれ３ビット、２ビット、３ビット相違し、Ｔ３及びＴ４の時点においては、２つの設定値データの各ビットがすべて一致している。この場合、コンパレータ４から出力される信号Ｄは、２つの設定値データが１ビットでも異なるＴ１，Ｔ２，Ｔ５の時点では、論理１データとなるが、すべてのビットが一致するＴ３，Ｔ４の時点では、論理０データとなっている。
【００３７】
タイマ信号Ａは、ＯＭＶ１、ＯＭＶ２により狭いパルスに変換されて、各ＮＡＮＤ回路３５、３７、３９に入力される。コンパレータ４の出力信号Ｄが論理０データのとき、ＮＡＮＤ回路３７のゲートが開き、カウンタ３８にクロック信号Ｇが入力される。一方、コンパレータ４の出力信号Ｄが論理１データのとき、ＮＡＮＤ回路３５のゲートが開き、カウンタ３８にクリア信号Ｆが入力される。
カウンタ３８は、連続したクロック信号の数をカウントし、その出力が一定値になった時点で、ＮＡＮＤ回路３９のゲートが開き、信号Ｊを第３のＩＣ６４のＬＥ端子に出力する。これにより、第３のＩＣ６４にラッチされている、サムホィールスイッチ６０の新しい設定値データＤｏｕｔが後段回路に出力される。
【００３８】
この実施形態では、第１のＩＣ６２から出力される設定値データと、第２のＩＣ６３から出力される設定値データとが２回連続してすべて一致したときに、カウンタ３８から有為な論理値の信号Ｊが出力され、それが第３のＩＣ６４のＬＥ端子に入力される。これと同時に、第２のＩＣ６３から出力された設定値データが第３のＩＣ６４に取り込まれ、この設定値データが第３のＩＣ６４から出力される。また、これと同期して、出力端子５２から、サムホィールスイッチ６０の設定値が変化したことを示す信号（ストローブ信号）が出力される。
信号Ｊが出力されるタイミング、すなわち、設定値データが連続して一致する回数は、この実施形態の安定性検出装置の用途に応じて任意に設定できるが、本例のようにサムホィールスイッチ６０において発生するチャタリングを防止する用途では、そのチャタリングが収束される時間分のクロックサイクル数とする。この回数の設定は、カウンタ３８の設定を変えることにより変更することができる。
【００３９】
第２実施形態の構成によれば、サムホィールスイッチ６０の数値設定を変化させる際に発生するチャタリングを除き、正しい数値データを後段回路に入力すると同時に、数値設定が変化したことを示すストロープ信号も出力することができるようになる。
【００４０】
以上、サムホィールスイッチと後段回路との間に介在する安定性検出装置の例を、複数の実施形態により説明したが、本発明は、入力されたデジタルデータと出力されるデジタルデータとが不一致になる可能性があるデジタル電子部品における入出力間のデジタルデータの安定性を、アナログの電子回路において（負荷電流の変化によって）検出する点に主眼があるので、デジタルデータの入力元は必ずしもサムホィールスイッチに限定されるものではない。また、デジタル電子部品も必ずしも複数存在しなければならないものではなく、１つのみであってもよい。
【００４１】
【発明の効果】
以上の説明から明らかなように、本発明によれば、デジタルデータのサイズに関わらず、そのデジタルデータが安定しているか否かの判別をすることができるという特有の効果が得られる。また、上記の判別をアナログ回路により実現することができるので、デジタル電子部品の点数、プリント基板の面積を縮減することができ、製造コストを低減させ、小型化にも貢献できるようになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるデジタルデータの安定性検出装置の構成図。
【図２】本発明の第２実施形態によるデジタルデータの安定性検出装置の構成図。
【図３】本発明の第２実施形態によるデジタルデータの安定性検出装置の動作タイミングを示した図。
【図４】従来のデジタルデータの安定性検出装置の構成図。
【符号の説明】
１，２，３，５−１２，１３，６１  抵抗
６０  サムホィールスイッチ
６２，６３，６４  ＩＣ
６５，６６  マグニチュードコンパレータ
４  コンパレータ
５０，５２，７０  出力端子
３０  タイマ
３１，３６  ＮＯＴ回路
３５，３７，３９，５７  ＮＡＮＤ回路
３３，３４，４０  単安定マルチバイブレータ（ＯＭＶ）
３８  カウンタ
５１  入力端子
【図１】
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【図２】
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【図３】
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【図４】
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