(57)【要約】【課題】回路規模が縮小し、且つ、消費電流を削減する。【解決手段】差信号（Ｖｐ＝Ｖ１−Ｖ２）を生成する第１の引き算回路１と、差信号（Ｖｎ＝−（Ｖ１−Ｖ２））を生成する第２の引き算回路２と、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、ドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記差信号（Ｖｐ），（Ｖｎ）がゲートに入力され、ドレインを出力部とする第１の差動対１１と、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２と同一の導電型のＭＯＳトランジスタＭｎ，Ｍ（ｎ＋１）により構成され、上記第１の差動対１１に並列接続された少なくとも１つの差動対１２を備える二乗特性補償回路３２からなり、上記第１の差動対１２に並列接続された少なくとも１つの差動対１２により上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償する。【選択図】　　　　図５
2004094822.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路と、
上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路と、
同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第１の引き算回路により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを出力部とする第１の差動対と、
上記第１の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第１の差動対に並列接続された少なくとも１つの差動対により、上記第１の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路と
を備えることを特徴とする掛け算器。
【請求項２】
上記二乗曲線補償回路は、上記第１の差動対に並列接続された少なくとも１つの差動対を構成するＭＯＳトランジスタに与えるゲートバイアス電圧を変えることにより、上記ドレイン電流の二乗特性の補償特性を調整可能としたことを特徴とする請求項１記載の掛け算器。
【請求項３】
第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路と、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第１の引き算回路により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを第１の出力部とする第１の差動対と、上記第１の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第１の差動対に並列接続された少なくとも１つの差動対により、上記第１の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路を備える第１の掛け算器と、
上記第１の信号（Ｖ１）と上記第２の信号（Ｖ２）の反転信号（−Ｖ２）との差信号（Ｖ１＋Ｖ２）を生成する第３の引き算回路と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号（Ｖ２）との差信号（−Ｖ１−Ｖ２）を生成する第４の引き算回路と、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第３の引き算回路により生成された差信号（Ｖ１＋Ｖ２）と上記第４の引き算回路により生成された差信号（−Ｖ１−Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを第２の出力部とする第２の差動対と、上記第２の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第２の差動対に並列接続された少なくとも１つの差動対を備え、上記第２の差動対に並列接続された少なくとも１つの差動対により上記第２の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路を備える第２の掛け算器とからなり、
上記第１及び第２の掛け算器の第１及び第２の出力部から差動掛け算出力信号を出力することを特徴とする掛け算器。
【請求項４】
上記各二乗曲線補償回路は、上記第１の差動対に並列接続された少なくとも１つの差動対を構成するＭＯＳトランジスタに与えるゲートバイアス電圧を変えることにより、上記第１の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性の補償特性を調整可能とするとともに、上記第２の差動対に並列接続された少なくとも１つの差動対を構成するＭＯＳトランジスタに与えるゲートバイアス電圧を変えることにより、上記第２の差動対を構成しているＭＯＳトランジスタの上記ドレイン電流の二乗特性の補償特性を調整可能としたことを特徴とする請求項３記載の掛け算器。
【請求項５】
同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、
上記対をなすＭＯＳトランジスタのゲートに被レベル検出信号（Ｖ１）とその反転信号（−Ｖ１）が入力され、上記対をなすＭＯＳトランジスタのドレインを出力部とする第１の差動対と、
上記第１の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第１の差動対に並列接続された少なくとも１つの差動対を備え、上記第１の差動対に並列接続された少なくとも１つの差動対により上記第１の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路と
を備えることを特徴とするレベル検波回路。
【請求項６】
上記二乗曲線補償回路は、上記第１の差動対に並列接続された少なくとも１つの差動対を構成するＭＯＳトランジスタに与えるゲートバイアス電圧により上記ドレイン電流の二乗特性の補償特性を調整可能としたことを特徴とする請求項５記載のレベル検波回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一の導電型のＭＯＳトランジスタにより構成された差動対からなる掛け算器及びレベル検波回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを用いた掛け算器としては、例えば図１０に示すように、差動対をなすＭＯＳトランジスタ１１１Ａ，１１１Ｂを用いた電圧・電流（Ｖ−Ｉ）変換器１１０と、上記ＭＯＳトランジスタ１１１Ａのドレインに各ソースが共通接続された差動対を構成するＭＯＳトランジスタ１２１Ａ，１２１Ｂ及び上記ＭＯＳトランジスタ１１１Ｂのドレインに各ソースが共通接続された差動対を構成するＭＯＳトランジスタ１２２Ａ，１２２Ｂからなるスイッチング部１２０にて構成されたＧｉｌｂｅｒｔミキサ１００がある。上記各差動対を構成する各一方のＭＯＳトランジスタ１２１Ａ，１２２Ａのドレインは、負荷抵抗１３０Ａを介して電源に接続され、また、上記各差動対を構成する各他方のＭＯＳトランジスタ１２１Ｂ，１２２Ｂのドレインは、負荷抵抗１３０Ｂを介して電源に接続されている。
【０００３】
このＧｉｌｂｅｒｔミキサ１００では、第１の入力信号（Ｓ１）を電流に変換するＶ・Ｉ変換器１２０が必要であり、この変換された信号電流をスイッチング部１２０で第２の信号（Ｓ２）によりスイッチングすることで掛け算出力を得るものである。このＧｉｌｂｅｒｔミキサ１００においては、電流に変換された信号がそのまま掛け算出力に電流の形で出力され、電圧として取り出すために負荷抵抗１３１Ａ，１３１Ｂを用いて電流・電圧変換される。
【０００４】
このような構成のＧｉｌｂｅｒｔミキサ１００は、入力及び出力ダイナミック特性が優れている掛け算器として知られている。
【０００５】
【発明が解決しようとする課題】
ところで、上記Ｇｉｌｂｅｒｔミキサ１００では、その構造上、次のような問題点がある。
【０００６】
先ず、ミキシング動作を行うためにＭＯＳトランジスタが２段重ねになっているために、そのどちらのＭＯＳトランジスタにも必要最低限なバイアス状態を与えねばならないことである。この場合、上下双方のＭＯＳトランジスタを飽和領域で動作させようとすると、低電圧動作に不向きである。また、片方（通常、下側のＭＯＳトランジスタ１１１Ａ，１１１Ｂ）を三極管領域で動作させることも考えられるが、この場合ミキサとしての変換利得の低下と混変調特性の悪化が生ずる。
【０００７】
次に低電圧化の技術として、一般にＧｉｌｂｅｒｔミキサ１００の下側のＭＯＳトランジスタ１１１Ａ，１１１Ｂによる差動対をオンチップインダクタを用いて使用周波数においてハイインピーダンスに見せる方法がある。この場合、コイルによる電圧降下はゼロとなるためその分バイアス的に助かることとなり電源電圧を低くすることが可能である。しかしながらオンチップインダクタは非常に小さい値であるため、これがチョークコイルとして用いることのできる範囲が周波数的に限られることになる。通常１ＧＨｚ以下の周波数帯域においてこの方式は使えない。以上のように２段重ね構造をもつミキサ回路は低電圧に不向きである。
【０００８】
また、ミキサの性能はその変換利得以外に混変調特性がある。混変調特性は使用される素子の３次歪成分により生ずるものでこれが低いほどミキサとしての性能が良いことになるが、従来これは使用素子が決まるとほぼ一義的に決定され、あとはバイアス電圧やＭＯＳトランジスタのサイズ設定及び要求される仕様に依存する。結局、ミキサの設計は自由度が少なく設計者のノウハウに頼らざるを得ないものである。
【０００９】
以上の点から、高周波システムにおいて重要なブロックであるミキサは低消費電力化が難しく、性能のコントロールが非常に困難である。
【００１０】
本発明は、上述の如き従来の問題点に鑑み、回路規模が縮小でき、且つ、消費電流の削減ができる掛け算器及びレベル検波回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る掛け算器は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路と、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第１の引き算回路により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを出力部とする第１の差動対と、上記第１の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第１の差動対に並列接続された少なくとも１つの差動対を備え、上記第１の差動対に並列接続された少なくとも１つの差動対により上記第１の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路を備えることを特徴とする。
【００１２】
また、本発明に係る掛け算器は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路と、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第１の引き算回路により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを第１の出力部とする第１の差動対と、上記第１の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第１の差動対に並列接続された少なくとも１つの差動対を備え、上記第１の差動対に並列接続された少なくとも１つの差動対により上記第１の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路を備える第１の掛け算器と、上記第１の信号（Ｖ１）と上記第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第３の引き算回路と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第４の引き算回路と、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第３の引き算回路により生成された差信号（Ｖ１−Ｖ２）と上記第４の引き算回路により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを第２の出力部とする第２の差動対と、上記第２の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第２の差動対に並列接続された少なくとも１つの差動対を備え、上記第２の差動対に並列接続された少なくとも１つの差動対により上記第２の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路を備える第２の掛け算器とからなり、上記第１及び第２の掛け算器の第１及び第２の出力部から差動掛け算出力信号を出力することを特徴とする。
【００１３】
さらに、本発明に係るレベル検波回路は、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記対をなすＭＯＳトランジスタのゲートに被レベル検出信号（Ｖ１）とその反転信号（−Ｖ１）が入力され、上記対をなすＭＯＳトランジスタのドレインを出力部とする第１の差動対と、上記第１の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第１の差動対に並列接続された少なくとも１つの差動対を備え、上記第１の差動対に並列接続された少なくとも１つの差動対により上記第１の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路を備えることを特徴とする。
【００１４】
上記各二乗曲線補償回路は、上記差動対に並列接続された少なくとも１つの差動対を構成するＭＯＳトランジスタに与えるゲートバイアス電圧を変えることにより、上記差動対を構成しているＭＯＳトランジスタの上記ドレイン電流の二乗特性の補償特性を調整可能とすることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１６】
本発明に係る掛け算器の基本構成を図１に示す。
【００１７】
この図１に示す掛け算器１０は、ＭＯＳトランジスタの飽和領域における二乗特性を用いて、入力された２信号Ｖ１，Ｖ２の掛け算を作り出すものである。その基本構成は、２組の引き算回路１，２と１組のＭＯＳトランジスタ差動対１１からなる。この掛け算器１０では、便宜上、Ｎ−ＭＯＳトランジスタＭ１，Ｍ２にて差動対１１が構成されている。
【００１８】
ＭＯＳトランジスタＭ１，Ｍ２のゲートには、それぞれコンデンサＣによるＨＰＦを介して直流カットされた第１の引き算回路１の出力信号（Ｖｐ＝Ｖ１−Ｖ２）と第２の引き算回路２の出力信号（Ｖｎ＝−（Ｖ１−Ｖ２）＝−Ｖｐ）とが供給されるとともに、それぞれ抵抗Ｒｇ１を介して同一バイアス電圧Ｖｇ１が印加されている。また、そのソースは接地されドレイン同士は短絡されて、負荷抵抗ＲＬを介して電源Ｖｄｄに接続されている。さらに、すべてのＮ−ＭＯＳトランジスタのｇｍ（相互コンダクタンス）を同一にするためにそのＭＯＳトランジスタＭ１，Ｍ２のサイズは一致している。
【００１９】
すなわち、この掛け算器１０は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖｐ＝Ｖ１−Ｖ２）を生成する第１の引き算回路１と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（Ｖｎ＝−（Ｖ１−Ｖ２））を生成する第２の引き算回路２と、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第１の引き算回路１により生成された差信号（Ｖｐ）と上記第２の引き算回路２により生成された差信号（Ｖｎ）が上記対をなすＭＯＳトランジスタＭ１，Ｍ２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインを出力部とする第１の差動対１１とからなる。
【００２０】
この掛け算器１０において、上記第１及び第２の引き算回路１，２の出力信号Ｖｐ，Ｖｎから得られる出力信号Ｖｏｕｔは、次の式１にて示される。
【００２１】
【数１】
2004094822.tif 000003
【００２２】
式１において、第１項は直流成分であり、第２項が交流出力成分である。
【００２３】
目的は交流成分であるため以後は第２項についてのみ表記し、入力信号Ｖ１，Ｖ２を次の式２で定義すると、上記式１の第２項は次の式３で表される。
【００２４】
【数２】
2004094822.tif 000004
【００２５】
【数３】
2004094822.tif 000005
【００２６】
式３の第２項に示されるようにミキサの出力は周波数変換された成分であるところのアップコンバート成分とダウンコンバート成分が見られる。さらにダウンコンバートのみに限定するために出力をローパスフィルタに通し信号の高域成分を除去すると、出力信号Ｖｏｕｔは、次の式４のようになる。
【００２７】
【数４】
2004094822.tif 000006
【００２８】
ここで、図１に示した掛け算器１０の重要構成要素として引き算回路１，２がある。引き算回路の構成は様々にあるが一例を図２に示す。
【００２９】
この図２に示した引き算回路３は、電源Ｖｄｄと接地間に直列に接続された２つのＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂからなる。
【００３０】
この引き算回路３は、ＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂのサイズ比を同一に保ち、さらにバックゲートを自分自身のソースに落とすことによってゲート電位に無関係にゲート・ソース間電圧を一定に設定できることを用いているものである。図２より上下のＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂのドレイン電流が等しいことを用いて出力信号Ｖｐを求めると、出力信号Ｖｐは次の式５のようになる。
【００３１】
【数５】
2004094822.tif 000007
【００３２】
式５において、（Ｖｇ１−Ｖｇ２）は出力のバイアスを示し、（Ｖｉｎ１−Ｖｉｎ２）は入力された２信号の引き算結果になっていることがわかる。
【００３３】
以上のように、この掛け算器１０は、ミキサとして動作する。
【００３４】
ここで、上記式３及び式４に示される掛け算動作の原理はＭＯＳトランジスタのドレイン電流がそのゲート・ソース間電圧Ｖｇｓに対して二乗則に従っているという前提をもって成り立っている。しかしながら実際のドレイン電流はＶｇｓの増加に伴い二乗則からずれてゆく。このずれを補償し、より完全なドレイン電流の二乗則を実現するために、本発明では、図３に示す掛け算器２０のように、ＭＯＳトランジスタ差動対を複数個並列に接続して、ＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償する。
【００３５】
すなわち、図３に示す掛け算器２０は、図１に示した掛け算器１０におけるＭＯＳトランジスタＭ１，Ｍ２による第１の差動対１１を基本において、全くそれと同一な回路構成をしたＭＯＳトランジスタＭ３，Ｍ４による差動対１２を上記差動対１１に並列接続してなる二乗曲線補償回路３１を備える。
【００３６】
上記二乗曲線補償回路３１は、上記第１の差動対１１に並列接続された差動対１２を構成するＭＯＳトランジスタＭ３，Ｍ４に与えるゲートバイアス電圧ＶＢ２を変えることにより、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性の補償特性を調整可能とすることができる。
【００３７】
図３に示した掛け算器２０では、便宜上、２個の差動対１１，１２としたが、上記第１の差動対１１に並列接続する差動対の個数は幾つであっても良い。全ての差動対は同一回路構成であり、同一のカットオフ周波数を持つＨＰＦによりそれぞれのゲートにバイアスが印加されている。ただし、各々の差動対のゲートバイアスは微妙な電位差をもって設定されている。ここでは、第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のゲートバイアスをＶＢ１、また、差動対１２を構成しているＭＯＳトランジスタＭ３，Ｍ４のゲートバイアスをＶＢ２とする。今、全てのＭＯＳトランジスタＭＯＳが同一の構成を持つとした場合の第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２と差動対１２を構成しているＭＯＳトランジスタＭ３，Ｍ４のゲート電圧に対するドレイン電流を図４に示す。Ｖｇｓ＝ＶａはＶＢ１＞ＶＢ２である場合にそのバイアス電位の差に当たる。この２組のＭＯＳトランジスタ差動対１１，１２のドレイン電流を足し算すると図４に示すように二乗曲線に近づくことがわかる。したがって、このＭＯＳトランジスタ差動対をさらに数個並列に置くと同時に適切なゲートバイアスを選ぶことにより理想的な二乗特性が得られることがわかる。
【００３８】
このようにして並列接続したｍ個のＭＯＳトランジスタ差動対１１，１２，・・・１ｍを構成する（ｎ＋１）個のＭＯＳトランジスタＭ１，Ｍ２・・・Ｍ（ｎ＋１）を備える掛け算器３０の構成を図５に示す。
【００３９】
すなわち、この掛け算器３０は、第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２と同一の導電型のＭＯＳトランジスタＭ３，Ｍ４・・・Ｍ（ｎ＋１）による差動対１２・・・１ｍを上記第１の差動対１１に並列接続してなる二乗曲線補償回路３２を備え、この二乗曲線補償回路３２により上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性が理想二乗曲線となるように補償する。
【００４０】
以上、理想二乗曲線を持つ掛け算器３０は、全てのＭＯＳトランジスタは同一導電型で構成されるため便宜上Ｎ−ＭＯＳトランジスタを用いて図５にその構成を示したが、全く同様にしてＰ−ＭＯＳトランジスタのみで構成できることは自明である。
【００４１】
このように、本発明に係る掛け算器３０は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖｐ＝Ｖ１−Ｖ２）を生成する第１の引き算回路１と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（Ｖｎ＝−（Ｖ１−Ｖ２））を生成する第２の引き算回路２と、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第１の引き算回路１により生成された差信号（Ｖｐ）と上記第２の引き算回路２により生成された差信号（Ｖｎ）が上記対をなすＭＯＳトランジスタＭ１，Ｍ２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインを出力部とする第１の差動対１１と、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２と同一の導電型のＭＯＳトランジスタＭｎ，Ｍ（ｎ＋１）により構成され、上記第１の差動対１１に並列接続された少なくとも１つの差動対１２を備える二乗特性補償回路３２からなり、上記第１の差動対１２に並列接続された少なくとも１つの差動対１２により上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償するようになっている。
【００４２】
このような構成の本発明に係る掛け算器は、そのドレイン電流の二乗特性を確保するコア部分となるＭＯＳトランジスタ差動対部が一段構成であり、従来のような２段以上の積み上げがないため、電源電圧Ｖｄｄをその分低くする事が可能である。また、二乗曲線の補償特性がその各ゲートバイアス電圧の調整により可能なため、設計上の自由度が大きく、必要な性能の確保が容易であり、また、必要以上の性能の排除が可能なため消費電力を削減することができる。
【００４３】
次に、差動掛け算出力信号を出力する本発明に係る掛け算器の基本構成を図６に示す。
【００４４】
一般にアナログ信号処理において他の回路からの信号電流の漏れは回路の性能を維持する上で最も配慮せねばならない事象であり、集積回路においてはさらに厳密にそれが要求される。また、最近のアナログ−デジタル混在回路においてそれはさらに顕著に現れるためその対策は十分配慮せねばならない。
【００４５】
図６に示す掛け算器４０は、その信号の漏れを削減するために図１に示した掛け算器１０の出力を差動信号として取り出すようにしたものである。
【００４６】
この掛け算器４０は、基本的に４組の引き算回路１，２，５，６と２組のＭＯＳトランジスタ差動対１１，２１からなる。この掛け算器４０では、便宜上、Ｎ−ＭＯＳトランジスタＭ１，Ｍ２，Ｍ１１，Ｍ２２にて各差動対１１，２１が構成されている。
【００４７】
第１の差動対１１を構成するＭＯＳトランジスタＭ１，Ｍ２のゲートには、それぞれコンデンサＣによるＨＰＦを介して直流カットされた第１の引き算回路１の出力信号（Ｖｐ＝Ｖ１−Ｖ２）と第２の引き算回路２の出力信号（Ｖｎ＝−（Ｖ１−Ｖ２）＝−Ｖｐ）とが供給されるとともに、それぞれ抵抗Ｒｇ１を介して同一バイアス電圧Ｖｇ１が印加されている。また、そのソースは接地されドレイン同士は短絡されて、負荷抵抗ＲＬを介して電源Ｖｄｄに接続されている。さらに、すべてのＮ−ＭＯＳトランジスタのｇｍ（相互コンダクタンス）を同一にするためにそのＭＯＳトランジスタＭ１，Ｍ２のサイズは一致している。
【００４８】
また、第２の差動対２１を構成するＭＯＳトランジスタＭ１１，Ｍ２２のゲートには、それぞれコンデンサＣによるＨＰＦを介して直流カットされた第３の引き算回路５の出力信号（Ｖｐｐ＝Ｖ１＋Ｖ２）と第４の引き算回路６の出力信号（Ｖｎｎ＝−（Ｖ１＋Ｖ２）＝−Ｖｐｐ）とが供給されるとともに、それぞれ抵抗Ｒｇ１を介して同一バイアス電圧Ｖｇ１が印加されている。また、そのソースは接地されドレイン同士は短絡されて、負荷抵抗ＲＬを介して電源Ｖｄｄに接続されている。さらに、すべてのＮ−ＭＯＳトランジスタのｇｍ（相互コンダクタンス）を同一にするためにそのＭＯＳトランジスタＭ１１，Ｍ２２のサイズは一致している。
【００４９】
この掛け算器４０は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路１と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路２と、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第１の引き算回路１により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路２により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタＭ１，Ｍ２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインを第１の出力部とする差動対１１を備える第１の掛け算器４１と、上記第１の信号（Ｖ１）と上記第２の信号（Ｖ２）の反転信号（−Ｖ２）との差信号（Ｖｐｐ＝Ｖ１＋Ｖ２）を生成する第３の引き算回路５と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号（Ｖ２）との差信号（Ｖｎｎ＝−（Ｖ１＋Ｖ２）＝−Ｖｐｐ）を生成する第４の引き算回路６と、同一導電型の１対のＭＯＳトランジスタＭ１１，Ｍ２２により構成され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第３の引き算回路５により生成された差信号（Ｖｐｐ）と上記第４の引き算回路６により生成された差信号（Ｖｎｎ）が上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のドレインを第２の出力部とする差動対２１を備える第２の掛け算器４２からなり、上記第１及び第２の掛け算器４１，４２の第１及び第２の出力部から差動掛け算出力信号を出力する。
【００５０】
このような構成の掛け算器４０において、上記第１及び第２の引き算回路１，２の出力信号Ｖｐ，Ｖｎから得られる出力信号Ｖｏｕｔ１は、上述の式４にて示される。
【００５１】
また、上記第３及び第４の引き算回路５，６の出力信号Ｖｐｐ，Ｖｎｎから得られる出力信号Ｖｏｕｔ２は、次の式６にて示される。
【００５２】
【数６】
2004094822.tif 000008
【００５３】
この式６において、第１項は直流成分であり、第２項が交流出力成分である。目的は交流成分であるため以後は第２項についてのみ表記し、入力信号Ｖ１、Ｖ２を次の式７にて定義すると、式６の第２項は次の式８で表される。
【００５４】
【数７】
2004094822.tif 000009
【００５５】
【数８】
2004094822.tif 000010
【００５６】
この式８の第２項に示されるようにミキサの出力部には周波数変換された成分であるところのアップコンバート成分とダウンコンバート成分が見られる。さらにダウンコンバートのみに限定するために出力をＬＰＦに通し信号の高域成分を除去すると、出力信号Ｖｏｕｔ２は、次の式９のようになる。
【００５７】
【数９】
2004094822.tif 000011
【００５８】
ここで、図６に示した掛け算器４０における第１乃至第４の引き算回路１，２，５，６は、上述の図２に示した引き算回路３と同様な構成のものが用いれ、その動作は上述の式５にて示される。
【００５９】
ここで、式４と式９とにおいてその第１項は全く同じであり、この掛け算出力の直流成分を示している。さらに第２項に着目すると、これは周波数が低域にコンバートされると同時に互いに正負の反転信号になっていることがわかる。つまり、掛け算出力結果は式４と式９において同一の直流成分を持ち、互いに反転した交流成分を呈していることがわかる。つまり、出力ＶｏｕｔとＶｏｕｔ２との関係は、その交流成分のみを持って考えると次の関係式１０にて示されることとなる。
【００６０】
【数１０】
2004094822.tif 000012
【００６１】
この式１０に示すように、この掛け算器４０は差動出力を呈するミキサとして動作する。
【００６２】
ここで、上記式１０に示される掛け算動作の原理はＭＯＳトランジスタのドレイン電流がそのゲート・ソース間電圧Ｖｇｓに対して二乗則に従っているという前提をもって成り立っている。実際のドレイン電流はＶｇｓの増加に伴い二乗則からずれてゆくので、このずれを補償し、より完全なドレイン電流の二乗則を実現するために、本発明では、図７に示す掛け算器５０のように、第１の差動対１１に（ｎ＋１）個のＭＯＳトランジスタＭ３，Ｍ４・・・Ｍ（ｎ＋１）で構成される（ｍ−１）個のＭＯＳトランジスタ差動対１２，・・・１ｍを並列接続してなる第１の二乗特性補償回路３３により、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償し、また、第２の差動対２１に（ｎ＋１）個のＭＯＳトランジスタＭ３３，Ｍ４４・・・Ｍ（ｎ＋１）で構成される（ｍ−１）個のＭＯＳトランジスタ差動対２２，・・・２ｍを並列接続してなる第２の二乗特性補償回路３４により、上記第２の差動対２１を構成しているＭＯＳトランジスタＭ３，Ｍ４のドレイン電流の二乗特性を補償するようにしている。
【００６３】
すなわち、本発明に係る掛け算器５０は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路１と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路２と、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第１の引き算回路１により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路２により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタＭ１，Ｍ２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインを第１の出力部とする第１の差動対１１を備え、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２と同一の導電型のＭＯＳトランジスタＭｎ，Ｍ（ｎ＋１）により構成され、上記第１の差動対１１に並列接続された少なくとも１つの差動対１ｍを備え、上記第１の差動対１１に並列接続された少なくとも１つの差動対１ｍにより上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償する第１の二乗特性補償回路３３を備える第１の掛け算器５１と、上記第１の信号（Ｖ１）と上記第２の信号（Ｖ２）の反転信号（−Ｖ２）との差信号（Ｖｐｐ＝Ｖ１＋Ｖ２）を生成する第３の引き算回路５と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号（Ｖ２）との差信号（Ｖｎｎ＝−（Ｖ１＋Ｖ２）＝−Ｖｐｐ）を生成する第４の引き算回路６と、同一導電型の１対のＭＯＳトランジスタＭ１１，Ｍ２２により構成され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第３の引き算回路５により生成された差信号（Ｖｐｐ）と上記第４の引き算回路６により生成された差信号（Ｖｎｎ）が上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のドレインを第２の出力部とする差動対２１を備え、上記第２の差動対２１を構成しているＭＯＳトランジスタＭ１１，Ｍ２２と同一の導電型のＭＯＳトランジスタＭｎ，Ｍ（ｎ＋１）により構成され、上記第２の差動対２１に並列接続された少なくとも１つの差動対２ｍを備え、上記第２の差動対２１に並列接続された少なくとも１つの差動対２ｍにより上記第２の差動対２１を構成しているＭＯＳトランジスタＭ１１，Ｍ２２のドレイン電流の二乗特性を補償する第２の二乗特性補償回路３４を備える第２の掛け算器５２からなり、上記第１及び第２の掛け算器５１，５２の第１及び第２の出力部から差動掛け算出力信号を出力する。
【００６４】
以上、理想二乗曲線を持ち、差動出力を呈する掛け算器５０は、全てのＭＯＳトランジスタは同一の導電型で構成されるため便宜上Ｎ−ＭＯＳトランジスタを用いてその構成を示したが、全く同様にしてＰ−ＭＯＳトランジスタのみで構成できることは自明である。また、この掛け算器５０は、その出力が差動であるため、不要輻射や信号電流の漏れがなく他の回路への悪影響を阻止する能力が大きく、アナログ・デジタル混在回路に好適である。
【００６５】
次に、本発明に係るレベル検波器回路の基本構成を図８に示す。
【００６６】
このレベル検波器回路６０は、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインが共通接続された負荷Ｚを介して電源Ｖｄｄに接続され、上記対をなすＭＯＳトランジスタのゲートＭ１，Ｍ２に被レベル検出信号（Ｖｉｎ）とその反転信号（−Ｖｉｎ）がバイアス電圧Ｖｇに重畳されて入力され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインを出力部とする第１の差動対６１からなる。
【００６７】
このレベル検波器回路６０において、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインと負荷Ｚの接続点に得られる出力Ｖｏｕｔは、次の式１１にて示される。
【００６８】
【数１１】
2004094822.tif 000013
【００６９】
この式１１の第１項はバイアス成分であり第２項が交流成分であるから、以下第２項成分について説明する。今、被レベル検波信号Ｖｉｎが次の式１２にて表されるとすると、交流成分出力Ｖｏｕｔは、次の式１３のようになる。
【００７０】
【数１２】
2004094822.tif 000014
【００７１】
【数１３】
2004094822.tif 000015
【００７２】
ここで、負荷Ｚは、レベル検波のためには一般に低域通過フィルタが用いられる。したがって、負荷Ｚの遮断周波数をωＣとしてその伝達関数をＴ（ｓ）＝　ωＣ／（ｓ＋ωＣ）として出力をもとめるとき、負荷Ｚの遮断周波数ωＣが被レベル検波信号周波数ωｉｎに比して十分低いとすると実際の出力信号Ｖｏｕｔは次の式１４のようになり、被レベル検波信号Ｖｉｎの振幅レベルの二乗に比例した出力が得られる。
【００７３】
【数１４】
2004094822.tif 000016
【００７４】
この式１４に示すように、このレベル検波器回路６０はレベル検波器として動作する。
【００７５】
このレベル検波器回路６０では、式１４に示すように検波出力は入力信号Ｖｉｎの振幅レベルの二乗に比例するが、その二乗曲線を補償することにより、そのダイナミックレンジを拡大でき、低電圧においても良好なレベル検波出力を供給することができる。
【００７６】
本発明では、図９に示すレベル検波器回路７０のように、第１の差動対１１に（ｎ＋１）個のＭＯＳトランジスタＭ３，Ｍ４・・・Ｍ（ｎ＋１）で構成される（ｍ−１）個のＭＯＳトランジスタ差動対１２，・・・１ｍを並列接続してなる二乗特性補償回路３５を設け、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償することにより、そのダイナミックレンジを拡大する。
【００７７】
ここで、上記第１の差動対１１を構成するＭＯＳトランジスタＭ１，Ｍ２のゲートには、それぞれコンデンサＣによるＨＰＦを介して直流カットされた差動入力信号Ｖｉｎ，−Ｖｉｎが供給されるとともに、それぞれ抵抗Ｒｇ１を介して同一バイアス電圧ＶＢ１が印加されている。また、そのソースは接地されドレイン同士は短絡されて、負荷抵抗ＲＬを介して電源Ｖｄｄに接続されている。さらに、すべてのＮ−ＭＯＳトランジスタのｇｍ（相互コンダクタンス）を同一にするためにそのＭＯＳトランジスタＭ１，Ｍ２のサイズは一致している。
【００７８】
また、上記第１の差動対１１に並列接続される各ＭＯＳトランジスタ差動対１２，・・・１ｍを構成する（ｎ＋１）個のＭＯＳトランジスタＭ３，Ｍ４・・・Ｍ（ｎ＋１）は、対をなすＭＯＳトランジスタのベースにそれぞれコンデンサＣによるＨＰＦを介して直流カットされた差動入力信号Ｖｉｎ，−Ｖｉｎが供給されるとともに、それぞれ抵抗Ｒｇ１を介して同一バイアス電圧ＶＢ２〜ＶＢｎが印加されている。また、ソースは接地されドレイン同士は短絡されて、負荷Ｚを介して電源Ｖｄｄに接続されている。さらに、すべてのＮ−ＭＯＳトランジスタのｇｍ（相互コンダクタンス）を同一にするために対をなすＭＯＳトランジスタのサイズは一致している。
【００７９】
以上、理想二乗曲線を持つレベル検波器回路７０は、全てのＭＯＳトランジスタは同一導電型で構成されるため便宜上Ｎ−ＭＯＳトランジスタを用いて図９にその構成を示したが、全く同様にしてＰ−ＭＯＳトランジスタのみで構成できることは自明である。
【００８０】
【発明の効果】
以上説明したように、本発明に係る掛け算器では、すべて同一の導電型のＭＯＳトランジスタで構成できるため出力ＤＣバイアスや変換利得のバラツキ要素が少ない回路となるため、それらを補償する回路が不要になり回路規模が縮小でき、消費電流の削減ができる。また、掛け算動作がＭＯＳトランジスタ差動対一段で構成されるため電源電圧を低くすることが可能であり従来に比して低消費電力化が容易である。また、掛け算に用いられる２信号が引き算回路通過後に二乗則を用いた差動増幅回路に入力されるので、入力信号の１次成分がキャンセルされてなくなり、入力側から出力側へのスルー成分がない。また、二乗曲線補償回路により、低電圧での良好な混変調特性を設定できる。これにより消費電力を格段に下げることができる。さらに、すべての使用されるＭＯＳトランジスタ素子は同一の導電型で構成され、主にソース接地回路であるため周波数特性が良好であり、周波数のアップコンバート、ダウンコンバート双方に良好な性能を示すことができる。
【００８１】
本発明に係るレベル検波回路では、少ない素子でレベル検波が可能であり、二乗曲線補償回路により低電圧化が可能となるため消費電力が大幅に削減できる。
【図面の簡単な説明】
【図１】本発明に係る掛け算器の基本構成を示す回路構成図である。
【図２】上記掛け算器に備えられる引き算回路の構成例を示す回路構成図である。
【図３】本発明に係る掛け算器の構成例を示す回路構成図である。
【図４】上記掛け算器の第１の差動対を構成しているＭＯＳトランジスタと上記第１の差動対に並列接続された差動対を構成しているＭＯＳトランジスタのゲート電圧に対するドレイン電流を示す特性図である。
【図５】本発明に係る掛け算器の他の構成例を示す回路構成図である。
【図６】本発明に係る差動掛け算出力信号を出力する掛け算器の基本構成を示す回路構成図である。
【図７】本発明に係る差動掛け算出力信号を出力する掛け算器の構成例を示す回路構成図である。
【図８】本発明に係るレベル検波器回路の基本構成を示す回路構成図である。
【図９】本発明に係るレベル検波器回路の構成例を示す回路構成図である。
【図１０】ＭＯＳトランジスタを用いた掛け算器として従来より知られているＧｉｌｂｅｒｔミキサを示す回路構成図である。
【符号の説明】
１，２，３，５，６　引き算回路、１０，２０，３０，４０，４１，４２，５０，５１，５２　掛け算器、１１，１２，・・・１ｍ，２１，２２，・・・２ｍ差動対、３１，３２，３３，３４，３５　二乗曲線補償回路、６０，７０　レベル検波器回路、Ｍ１，Ｍ２・・・Ｍ（ｎ＋１），Ｍ３Ａ，Ｍ３Ｂ，Ｍ１１，Ｍ２２　ＭＯＳトランジスタ、Ｃ　コンデンサ、Ｒｇ１　抵抗、ＲＬ　負荷抵抗、Ｖｄｄ　電源、Ｚ　負荷
【図１】
2004094822.tif 000017
【図２】
2004094822.tif 000018
【図３】
2004094822.tif 000019
【図４】
2004094822.tif 000020
【図５】
2004094822.tif 000021
【図６】
2004094822.tif 000022
【図７】
2004094822.tif 000023
【図８】
2004094822.tif 000024
【図９】
2004094822.tif 000025
【図１０】
2004094822.tif 000026