(57)【要約】【課題】有線による情報収集システムの欠点を克服し、なおかつマルチパスなどの無線方式に伴う、ノイズによる誤りを訂正する機能を有する走査時間の短い無線データ収集システムを提供すること。【解決手段】各子局が、選択された信号のバイナリなデータを１ビットごとに所定の疑似ランダムなビット系列信号に符号化し、子局に割り当てられた所定のタイムスロットに無線通信のために変調して親局に送信データとして送信し、親局は２つ以上の受信チャネルを持ち、その各々が送信データを順次受信して、それぞれビット系列信号に復調し、所定のビット系列との相関度を計ってデータ信号とエラー情報信号を出力し、親局はこれから合成データ信号と合成エラー情報信号を作成した後、各子局の選択された信号を復号する。【選択図】図３
2004289767.tif 000002
【特許請求の範囲】
【請求項１】
親局が複数の子局から該子局で選択された信号を収集するために、親局がスタート信号を送信し、該子局が該スタート信号に同期してそれぞれに割当てられたタイムスロットに順次親局に該選択された信号を送信する無線データ収集システムであって、各子局は送信する信号を疑似ランダムなビット系列信号に符号化する手段を有して、該ビット系列信号を子局に割り当てられた所定のタイムスロットに無線通信のために変調して親局に送信し、親局は少なくとも２つ以上の受信チャネルを持ち、それぞれの受信チャネルが該変調されたビット系列信号を順次受信して、それぞれを前記疑似ランダムなビット系列信号に復調し、それと所定のビット系列信号との相関値からデータ信号とエラー情報信号を出力し、更にこれら該データ信号と該エラー情報信号に基づいて、次の条件で合成データ信号と合成エラー情報信号を出力して各子局の該選択された信号を復号することを特徴とする無線データ収集システム。
１．合成データ信号は各受信チャネルのデータ信号の論理和とする。
２．各受信チャネルのエラー情報信号が全てエラーとなっている場合は、合成エラー情報信号をエラーにする。
【請求項２】
親局が複数の子局から該子局で選択された信号を収集するために、親局がスタート信号を送信し、該子局が該スタート信号に同期してそれぞれに割当てられたタイムスロットに順次親局に該選択された信号を送信する無線データ収集システムであって、親局は該スタート信号とは別に各子局を初期状態に戻すリセット信号を必要に応じて各子局に送信し、該スタート信号と該リセット信号とは互いに１の補数の関係になっている疑似ランダムなビット系列信号に符合化されることを特徴とする無線データ収集システム。
【請求項３】
親局が複数の子局から該子局で選択された信号を収集するために、親局がスタート信号を送信し、該子局が該スタート信号に同期してそれぞれに割当てられたタイムスロットに順次親局に該選択された信号を送信する無線データ収集システムであって、各子局は送信する信号を１ビットごとに１または０に対応する疑似ランダムなビット系列信号で、互いに１の補数の関係に符合化されることを特徴とする無線データ収集システム。
【請求項４】
親局は該スタート信号とは別に各子局を初期状態に戻すリセット信号を必要に応じて各子局に送信し、該スタート信号と該リセット信号とは互いに１の補数の関係になっている疑似ランダムなビット系列信号に符合化されることを特徴とする請求項１の無線データ収集システム。
【請求項５】
各子局は送信する信号を１ビットごとに１または０に対応する疑似ランダムなビット系列信号で、互いに１の補数の関係に符合化されることを特徴とする請求項１の無線データ収集システム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、複数の人々から、特定の質問に対する各人の答、意見、その他について、複数の回答選択肢から選択した結果を、無線技術によって収集するための無線データ収集システムに関する。
【０００２】
【従来の技術】
従来、質疑応答形式で数十人から１００人程度の人々の意見、考えを同時に収集する情報収集システムが視聴者参加型テレビ番組等で使われ、双方向のコミュニケーション手段として利用されている。しかし、これは通常は有線であるため、先端に押しボタンスイッチが付いた長さの異なるケーブルを参加人数分だけ会場に事前に配置する必要があるなど手間がかかり、また有線のために場所を移動できない制約があった。
【０００３】
上記の情報システムを無線化するためには、通常の無線ＬＡＮ技術を利用することが考えられるが、この場合には信号の受発信は各子局の個別ＩＤをそのたびに確認してから行うコネクション方式となるため、親局が子局全部の信号を受信するには数秒以上の時間がかかることになる。しかし、複数の人々が親局に対して何らかの回答を行う場合には、人ごとにボタンを押して回答するタイミングが異なり、また人によっては回答すべき選択肢を考え直してボタンを２度、３度と押すので、これらを許容するためには一回の走査時間をできるだけ短くして、走査を繰り返す必要がある。従って、本発明の目的のためには、子局一つ一つごとに外来雑音やマルチパス等に起因する信号の誤りを訂正するよりは、全体の再送（ＡＲＱ：Ａｕｔｏｍａｔｉｃ  Ｒｅｐｅａｔ  Ｒｅｑｕｅｓｔ）による確認が有効となり、このためにも１回の走査時間をできるだけ短くすることが必須となる。
【０００４】
速い走査時間を実現した無線データ収集システムの例として、米国特許５，０９３，７８６号公報がある。この技術は、親局が子局のＩＤ番号をある搬送周波数で子局に送ると同時に、子局からは別の搬送周波数で回答すべきデータを親局に送信して全体のレスポンス時間を向上させるもので、実際に商品化されている。しかし、この技術では、ＩＤ信号やクロック信号が外乱ノイズの影響を受ける可能性が大きく、耐ノイズ性は低いので伝達距離も伝送速度もあまり大きくできない。
【０００５】
レスポンス時間を上げる別の提案として、親局が全体の同期をとるフレーム同期信号（スタート信号）を発し、複数の子局がこれを同時に受けて、一定の時間が経過した後、各子局に割り当てられたタイムスロット毎に順次送信データを送信する発明が米国特許第４，２９０，１４１号明細書、特開平２−１００７５８号公報、特開２０００−２２４１４９号公報、特願２００２−０６２８６９等に示されている。特に、特開２０００−２２４１４９号公報や特願２００２−０６２８６９では、時分割方式と元の信号を拡散させるスペクトラム拡散通信方式を組み合わせて、親局と子局とは最初のフレーム同期信号をとった後は、ＰＬＬなどで同期用のクロック信号を敢えて発生させることなく、同期がずれる前までに親局が全子局から必要な信号を取り込むことによって、全体のレスポンス時間を短縮すると共に、無線技術で特に考慮すべき耐ノイズ性対策を施している。
【０００６】
【発明が解決しようとする課題】
しかし、スペクトラム拡散方式を利用しても、各子局はそれぞれ異なる位置にある別々の通信装置であるため、親局が安定的にそれらの子局から信号を受けるためには、やはり複数のアンテナを切り替えるダイバーシティ方式を採用する必要がある。２つ以上の受信チャネルを装備する空間ダイバーシティはマルチパスフェージングに対して通常行われる手段であるが、スペクトラム拡散された信号は一般的な狭帯域変調信号と比較して広帯域で信号レベルも低いため、単純に信号レベルだけで比較すると、同じ周波数帯でスペクトラム拡散されていない狭帯域信号が存在した場合、その狭帯域信号が入力するアンテナを誤って選択してしまうという問題があった。本発明では複数の受信チャネルの信号レベルの比較でなく、受信された信号の相関値が所定の閾値より大きい側を選択するので、より信頼性の高いダイバーシティ方式とすることができる。
また、従来の発明ではスペクトラム拡散通信で必要となる相関値の計算に、予め相関値を計算した表を書き込んだＲＯＭを利用していた。しかし、この場合、スペクトラム拡散の拡散度合いが大きい場合には、容量の大きなＲＯＭを使用しなければならない欠点があった。本発明では、この問題を回避する方法も提案する。
【０００７】
【課題を解決するための手段】
すなわち本発明は、親局が複数の子局から該子局で選択された信号を収集するために、親局がスタート信号を送信し、該子局が該スタート信号に同期してそれぞれに割当てられたタイムスロットに順次親局に該選択された信号を送信する無線データ収集システムであって、各子局は送信する信号を疑似ランダムなビット系列信号に符号化する手段を有して、該ビット系列信号を子局に割り当てられた所定のタイムスロットに無線通信のために変調して親局に送信し、親局は少なくとも２つ以上の受信チャネルを持ち、それぞれの受信チャネルが該変調されたビット系列信号を順次受信して、それぞれを前記疑似ランダムなビット系列信号に復調し、それと所定のビット系列信号との相関値からデータ信号とエラー情報信号を出力し、更にこれら該データ信号と該エラー情報信号に基づいて、次の条件で合成データ信号と合成エラー情報信号を出力して各子局の該選択された信号を復号することを特徴とする無線データ収集システムを提供するものである。
１．合成データ信号は各受信チャネルのデータ信号の論理和とする。
２．各受信チャネルのエラー情報信号が全てエラーとなっている場合は、合成エラー情報信号をエラーにする。
また、本発明は、親局と子局間で疑似ランダムなビット系列信号を送受信する場合に、２種類の疑似ランダムなビット系列信号を、０と１とが反対になった、すなわち１の補数関係になったものを採用することによって、スペクトラム拡散で相関値を計算するハードウェアを簡略化することができる手段を提供する。
【０００８】
【発明の実施の形態】
本発明では、親局が発信するスタート信号で全体の同期をとる時分割方式を用いる。親局が子局に送るスタート信号は、外乱やマルチパスにより生じるノイズの影響を低減させるために疑似ランダムなビット系列信号に符合化し、子局側でこの信号との相関度を調べてスタート信号を認識する。また同様に、耐ノイズ性を高める目的で、子局は送信すべき選択された信号をワード単位ごとまたは１ビット単位ごとに疑似ランダムなビット系列信号に符合化して送信データとして親局に送信し、親局はこれを受信して、マッチトフィルタで相関度を計測することによりワード単位または１ビット単位で元の信号に変換する。ここで、子局が送信する信号とは、子局を持つ者が親局にメッセージとして回答する元もとのデータを意味する。例えば、子局が親局に１〜１００までの数値をメッセージとして送付する場合は７ビットの数値データとなるが、ワード単位で送付する場合は、１００パターンの異なる疑似ランダムなビット系列に変換することになる（特開２０００−２２４１４９号公報の方法）。ただし、この場合は符号化効率は高いが、親局が受信した１００種類の疑似ランダムなビット系列の相関をとるためには、それだけのマッチトフィルタを収容する大きな変換表が必要になる欠点がある。これを解決する方法として、符号化効率は落ちるが１と０の２つの疑似ランダムなビット系列だけ用いて１ビット単位で送付することもできる（特願２００２−０６２８６９の方法）。また、これらの折衷案として、ＢＣＤ（２進化１０進コード）の考え方と同様に０〜９までの種類の疑似ランダムなビット系列を決めて、そのマッチトフィルタを収容する中間的な大きさの変換表を使用することもできる。本発明はこれらいずれの方式にも適用できるが、以下の実施例では、１ビット単位で送付する方法で説明する。この場合、マッチトフィルタは１と０に対応するＲＯＭの変換表を作成して利用することもできるが、１と０に対応する疑似ランダムなビット系列との相関値を計算する二つのエクスクルーシブＮＯＲ回路を使用すればＲＯＭは不要となる。さらにこの場合に１と０とに対応する疑似ランダムなビット系列のパターンを、ちょうどその１と０が反対になっている、すなわち両者が１の補数の関係となるパターンを選択することによって、エクスクルーシブＮＯＲ回路を一つにすることが出来る。
そして、親局または子局が相手側の疑似ランダムなビット系列を受信して所定のビット系列との相関値を計算し、その相関値がある閾値を越えて充分大きい場合、またはある別の閾値以下で充分小さい場合は、正しく復号されたデータ信号として後続の回路に出力し、それ以外の場合で相関値が前記２つの閾値の間にある場合には、エラー情報信号をエラー（データを１）にして後続の回路に出力する。
【０００９】
本発明では、親局の各受信チャネルは受信アンテナ、ＡＧＣ（自動利得制御）付高周波増幅器、一次検波器および前記の相関値検出器を持ち、データ信号とエラー情報信号を出力するので、これらを合成して合成データ信号と合成エラー情報信号を作って、信号処理を行うパソコン等に送信する。
なお、スペクトラム拡散方式では、信号をデジタル的に拡散する前に一次変調を行うが、本発明で採用する変調方式としては、ＡＭ変調、ＦＳＫ変調、ＰＳＫ（ＤＰＳＫ、ＱＰＳＫ）変調などを用いることができる。
【００１０】
子局がそれぞれに割り当てられた時間を計測して、タイムスロットを見い出す手段としては、本発明の用途では伝送する情報量が比較的少ないので、水晶発振器のクロック信号をそれぞれに割り当てられた数だけカウントすることによっている。すなわち、水晶発振器は親局と各子局がそれぞれ独立に持つので、一旦、子局が親局と同期を合わせたとしても、時間的経過にしたがって位相がずれて行くことになるが、温度制御付の水晶発振器では、容易に数ｐｐｍ（数１０−６）程度の精度が得られるので、実施例で説明する様に、親局側が子局の送信データをサンプリングするタイミングを調整すれば、位相が完全にずれてしまう前に、全子局から必要な情報を収集することができる。
【００１１】
子局がバイナリなデータを１ビットごとに所定の疑似ランダムなビット系列信号に符合化する手段としては、入力が０または１によって、予めそれに対応するビット系列信号をパラレルに出力するセレクタを用い、それをシフトレジスタにロードした後、速いチップ周波数でシリアルにシフトして、後段の変調器に出力することによる。
【００１２】
【実施例】
図１は本発明を説明するための実施例の概略図である。この実施例は、複数の回答者にそれぞれ配る子局１、その子局１から無線通信によってデータを収集する親局２、および親局２の収集データを受けて内蔵されたアプリケーション・ソフトが演算処理し、その結果を表示するパソコンに代表されるコンピュータ機器（以下ではパソコンと呼ぶ）３から構成されている。なお、実施例では親局２からパソコンにデータを収集した結果を送信しているが、親局自身の内部でその処理を行うこともできるし、送信する先をパソコンでなく、特定のＴＶゲーム機器などの様に専用機にしてもよい。また、実際に本発明によるシステムを利用する場合には、パソコン３は外部のＰＤＰ等の大画面ディスプレイと接続されることが多くなると予想される。
【００１３】
子局１は回答者（使用者）が回答を選択するための０〜９までの選択押しボタン１５１、送信押しボタン１５２および表示装置１５３が付いた携帯電話器または無線ＬＡＮカードの様な形態の端末機であり、複数の回答者に配るためにはカード型にして出来るだけ小型軽量にすることが望ましい。なお、本実施例においては、０〜１００までの選択ができる様に０〜９までの選択押しボタン１５１が設けてあるが、選択肢の数に応じてこれらを少なくして、選択押しボタンを押すと同時にデータが送信される様にして送信ボタンを省いてもよい。子局１のアンテナ１５４は図２で受信アンテナ１０２と送信アンテナ１２２を兼用したものになっている。
【００１４】
子局１の数は回答者の数だけ必要であるが、それらは電子回路としてはほぼ同一であり、一部のカウンタのプリセット値がそれぞれの子局１によって異なるだけである。親局２はパソコン３と接続されるが、最近ではほとんどの携帯型パソコンがＰＣカード用スロット３０１を備えており、またＰＣＭＣＩＡに標準化されているので、親局２もこれを利用してパソコン３に物理的、回路的に接続する形態とすることが望ましい。なお、親局２はパソコン３に組み込まれた各種アプリケーション・プログラムに従って、後述するスタート信号やリセット信号を子局１に送信し、子局１から収集したデータをパソコン３に受け渡す。以下に図の回路図でこれら子局１、親局２の実施例の機能の説明を行うが、これら回路図は、論理を説明することを目的としており、発明とは直接関係ない部分の詳細説明は簡略化ないし省略してある。
【００１５】
図２は、子局１のブロック図である。子局１は大きく分けて、送受信アンテナ、一次検波器などのアナログ受信回路、ベースバンド・デジタル信号処理回路、変調器や増幅器などのアナログ送信回路および電源などから構成されているが、本発明で本質的な部分は、ベースバンド・デジタル信号処理回路である。本実施例では、スペクトラム拡散方式の利用を前提として、搬送波に２．４ＧＨｚ帯の周波数を用いる。水晶発振器１０１は温度補償が付いた発振器（ＴＣＸＯ）であり、発振するクロック周波数は１０ＭＨｚで、その精度は親局２の水晶発振器２０１の発振周波数に対し、±４ｐｐｍ（４×１０−６）の精度のものとし、これが親局２と情報交換のための同期をとる手段となる。
【００１６】
水晶発振器１０１のクロックはシステム・クロックとなり、スペクトラム拡散方式で言うチップレートは、この１０ＭＨｚのクロックを１０進カウンタ１０９で１０分周した１ＭＨｚとする。なお、図面では簡略化のためにカウンタのクロック等を非同期式回路で示しているが、回路全体は基本的に同期式回路とすることが望ましい。
【００１７】
まず、子局１を持つ回答者は、このシステムを利用するアプリケーションに従って、０から９までの選択押しボタン１５１を押して、表示装置１５３で確認しながら何らかの評点あるいは選択肢を意味を有する０〜１００までの数値を入力する。図２では数値として“３７”を例示している。ここで表示装置１５３は、例えば液晶ディスプレイやＬＥＤ等で構成する。回答者は上記の数字を入力した後、送信ボタン１５２によって、その数値データを親局２に送信するが、親局２から情報を収集するためのスタート信号が来るまでは、“待ち”の状態になり、表示装置１５３の“待ち”を表示する。スタート信号１０６が来て、子局１から親局２にデータが送信された時は、表示装置１５３の“待ち”の表示が消え、“済み”の表示がオンとなる。すなわち、この表示によって子局１から親局２へのデータ送信が終わったことを示す。ただし、“済み”の表示は親局２からリセット信号が来るまでは表示され続けるが、これはアプリケーション・ソフトが親局２を介して情報収集のための走査を何回か繰り返すために、リセット信号を送らずスタート信号だけその回数だけ送信する場合が多いと考えられるからである（例えば、アプリケーションソフトは３回の連続した情報収集で全子局１のそれぞれが前回と同じ回答となって安定するまで待つ等。）。
【００１８】
数値を入力するための選択ボタン操作回路１１３は詳細説明を省くが、これは従来技術のロジック回路によって容易に構成できる。選択ボタン操作回路１１３は、表示装置１５３に選択された数値を表示するとともに、その数値のデジタル信号７ビット（０〜１００までの数値を示す。）をパラレル・シリアル変換器１１４に出力する。ここで、子局１が“待ち”または“済み”の状態にある場合は、表示装置１５３に示された数値の７ビットの信号がパラレル・シリアル変換器１１４に入力され、この後説明する手順で親局２に送信される。パラレル・シリアル変換器１１４の最上位ビット（ＭＳＢ）は時間的に最初に親局２に届く信号であるが、これは親局２の各受信チャネルのＡＧＣ（自動利得制御）付増幅器のＡＧＣを稼働させる目的で常に１にしておくため電源Ｖｃｃに接続する。こうして、パラレル・シリアル変換器１１４に入力される８ビットが、それぞれの子局１が親局２に送信するデータとなる。パラレル・シリアル変換器１１４のロード端子は、親局のスタート信号１０６が来てカウンタ群１０９、１１０、１１１、１１２がカウントを開始し、Ｎ進カウンタ１１２のリップルキャリーが１になるまではアクティブになっているので、上記８ビットは入力クロックによってパラレル・シリアル変換器１１４にロードはされるが、シフトされることはない。しかし、Ｎ進カウンタ１１２のキャリーが１になった後は、入力された８ビットのデータが順番にシフトされ、セレクタ１１９のセレクトＳ端子に入力されて行く。セレクタ１１９は、例えば送信すべきパラレル・シリアル変換器１１４の８ビットのデータのそれぞれが１か０かに応じて２種類の２０ビットの疑似ランダムなビット系列に切り替える。このビット信号系列は全く独立したパターンを選択できるが、親局で相関度を計数するハードウェアが簡単になる様に１と０が逆になった、すなわち１の補数関係にあるビット系列を選択する。たとえば、１のデータを表すランダムなビット系列信号を００１００１１０１０１１１１０１１０１０とすると０のデータを表すビット系列信号を１１０１１００１０１００００１００１０１とする。したがって、パラレル・シリアル変換器１１４内の１ビットがシフトされてＳ端子に入力されることに同期して、それらの２０ビット系列がパラレル・シリアル変換器１２０にロードされて、その後に１ビットずつ、１０進カウンタ１０９から入力される１ＭＨｚのクロックにより変調器１２１および高周波増幅器１２２を通って送信アンテナ１２３から親局２に送信される。
【００１９】
本実施例のシステムでは、前に説明した通り、パラレル・シリアル変換器１１４およびパラレル・シリアル変換器１２０は、親局２からスタート信号が来る前までは、送信準備が完了して、待機状態になっていることが前提となっている。そこで、もし子局１の回答者が送信ボタン１５２を押さない状態で、すなわち“待ち”の状態以前に親局２からのスタート信号が来た場合には、選択ボタン操作回路１１３から１１１１１１１のパターンがパラレル・シリアル変換器１１４に入力される様にしておけば、これは所定の数値である０〜１００を越している１２７を意味しているので、パソコン２にあるアプリケーション・ソフトは、子局１の回答者が送信押しボタン１５２を未だ押してないことを知ることができ、通常は、もう一度繰り返して走査するために再びスタート信号を送ることになる。
【００２０】
ここで、各子局１には、親局２からスタート信号とリセット信号の２種類がビットレート５ＭＨｚで送信されて来る。これらの信号はアンテナ１０２で受信され、ＡＧＣ付増幅器１０３１により増幅され、一次検波器１０３で一次検波されてデジタル信号となる。そしてこの信号は、３９ビットのシリアル・パラレル変換器１０４に、水晶発振器１０１から来る１０ＭＨｚのクロックで常時サンプリング入力されて待ち受けされる。
本実施例では、スタート信号とリセット信号は、前述の子局１のデータ０と１の符合化の場合と同様に、それぞれ１の補数関係になっている２０ビットの疑似ランダムなビット系列信号に拡散符号化されている。例えば、スタート信号を００１００１１０１０１１１１０１１０１０とし、リセット信号を１１０１１００１０１００００１００１０１とする。さらに、実際にはこの疑似ランダムなビット系列信号の前には、０１０１０１……の０と１とが交互に入れ替わったビット系列を４０ビットをプレアンブル信号として挿入する。これらのビット系列信号は親局から５ＭＨｚのビットレート（各ビット２００ｎｓ）で送信されるので、ＡＧＣ付増幅器１０３１のＡＧＣはその利得を設定するのに４０×０．２μ＝８μｓを得ることができる。
【００２１】
シリアル・パラレル変換器１０４の３９ビットのパラレル出力は１ビットおきに２０ビットがエクスクルーシブＮＯＲ回路１２４に入力される。エクスクルーシブＮＯＲ回路１２４はスタート信号またはリセット信号を検出するために、それらの所定ビット系列信号との相関値を計数するマッチトフィルタ機能を持つものである。すなわち、スタート信号００１００１１０１０１１１１０１１０１０がエクスクルーシブＮＯＲ回路１２４に予め入力されているので、これとシリアル・パラレル変換器１０４から来る前記２０ビットを比較して各対応ビットが一致しているか否かを判定することができる。なお、このエクスクルーシブＮＯＲ回路１２４は、エクスクルーシブＮＯＲゲートを単純に集めて構成する。ここで、各対応ビットの一致数は全く一致しない場合の０から、全てのビットが一致する場合の２０の間になる。全く一致しない場合は相関値がスタート信号と最も低いことになるが、本実施例ではスタート信号とリセット信号が１の補数の関係にあるので、それはリセット信号であることを意味している。また全てのビットが一致する場合は、それが当然スタート信号であることを意味している。実際にはマルチパス、その他の多少のノイズの影響を取り除くため、スタート信号を捕捉するための上位の閾値Ｔｈとリセット信号を捕捉するための下位の閾値Ｔｄを予め決めておき、一致するビットの数がＴｈより大きい場合がスタート信号、Ｔｄより小さい場合がリセット信号であると認識することにする。また、一致するビット数がＴｄとＴｈの間はスタート信号ともリセット信号とも相関が低く、無信号あるいはノイズとして無視する。例えばＴｄを５、Ｔｈを１５とする。これは通常のロジック回路を用いた比較回路１０５で実現でき、前記スタート信号とリセット信号は後段の制御回路１０８に入力され、子局１のカウンタ群を動作あるいは停止させるトリガーとする。
【００２２】
シリアル・パラレル変換器１０４に入力されるサンプリング・クロックは、常に発振器１０１から供給されている。親局２からは、５ＭＨｚのチップレートの疑似ランダムなビット系列信号が送信されて来るので、１０ＭＨｚのサンプリングによれば、大きなノイズがない場合は必ずスタート信号とリセット信号を捕捉することができ、その遅れは１００ｎｓ以内におさまる。なお、親局２から来るスタート信号とリセット信号のチップレートは５ＭＨｚで、子局１が親局２に送信するデータのチップレートは１０ＭＨｚであるため、ある子局１が送信する信号を他の子局１が誤って親局２のスタート信号またはリセット信号として受信することはない（その場合は０や１が連続して疑似ランダム信号とはならない。）。したがって、本実施例では、子局１と親局２が送受信に同じ搬送周波数を用いることができる。
【００２３】
スタート信号１０６が制御回路１０８に入力されると制御回路１０８は、１０進カウンタ１０９、２０進カウンタ１１０、８進カウンタ１１１、Ｎ進カウンタ１１２のイネーブル端子Ｅを介して、それまでカウント値０でとどまっていたそれぞれのカウントを開始させる。
１０進カウンタ１０９は、水晶発振器１０１の１０ＭＨｚの周波数を１／１０に分周して１ＭＨｚのチップレートを生成すると同時にその１０分周されたクロックを２０進カウンタ１１０に入力する（実際にはロジック回路は前述した様に同期回路方式で作成する。）。
スタート信号１０６によって、各カウンタ１０９〜１１２がカウントを開始し、まず１０進カウンタ１０９から１０分周された１ＭＨｚのクロックがパラレル・シリアル変換器１２０に入力されると、最初のうちはパラレル・シリアル変換器１２０のロード端子が１のままなので、セレクタ１１９に接続されているデータは内部にロードされるだけであり、変調器１２１には順次送られることはない。各カウンタ１０９〜１１２のカウントが続いて、Ｎ進カウンタ１１２のカウンタからリップル・キャリーが出力されると、パラレル・シリアル変換器１２０のロード端子は０になるので、その後はパラレル・シリアル変換器１２０にロードされたデータは順次１ＭＨｚのクロックで変調器１２１に送られ、更に高周波増幅器１２２を介して送信アンテナ１２３から親局２に送信される。そして、その後カウントが続いて２０進カウンタ１１０が桁上がりすると、パラレル・シリアル変換器１１４の８ビットのデータが１ビット右にシフトされ、その最上位ビットはセレクタ１１９のＳ端子に入力される。この動作は８進カウンタ１１１が桁上がりするまで繰り返され、これによって元もとのパラレル・シリアル変換器１１４の全８ビットがパラレル・シリアル変換器１２０で符合化拡散されて親局２に送信される。そして８進カウンタが最後に桁上がりすると同時にＮ進カウンタ１１２のリップルキャリーが０に戻り各カウンタ１０９〜１１２はリセットないしプリセットされる。Ｎ進カウンタ１１２のＮは子局１のそれぞれによって異なるが、子局１の番号に１を加えた整数であり、最大値は子局の総数プラス１である。なお、Ｎ進カウンタ１１２のリップルキャリー（ＲＣ）の出力が１の間が、子局１が親局２にデータを発信している割り当て時間、すなわちタイムスロットになり、これが変調器１２１のゲートに接続されている。Ｎ進カウンタ１１２のプリセット入力用ロード端子にはディップ・スイッチを接続しておき、Ｎ数を変えられる様にしておくことが子局１を量産する観点からは好ましい。また、このディップ・スイッチの代わりにＥＥＰＲＯＭまたはＦＲＡＭの様な不揮発性メモリを接続し、電気的にプリセット数を決められる様にすることがより望ましい。
【００２４】
この様にして、各子局１は、自己に割り当てられたタイムスロットを計測して待ち、そのタイムスロット内で８ビット×２０チップ＝１６０チップを親局２に送信する。図４に以上のタイムチャートを示す。
図３は親局２のブロック図を示すものである。親局２はこのシステムを利用するアプリケーション・ソフトが入ったパソコン３に接続され、パソコン３とはデータバスによりデータを送受信し、リセット信号やライト信号を受信する。また、パソコン３の割り込みラインへ、子局１のデータを１子局分だけ受信するごとに、パソコン３に読み取るタイミングを知らせるための割り込み信号を送る。図３では、これらのＩ／Ｏ信号の送受信は制御回路２２２で行うことを示すが、詳細は省略してある。
なお、本実施例では、親局２は子局１ごとのデータを逐次パソコン３に送るが、親局２内にメモリを設置し、全体の子局１のデータを蓄積してから、ＤＭＡでまとめて、パソコン３に送ったり、それをパソコン３の外部メモリとしてパソコンから読み出す様にすることも当然可能である。
親局２も子局１と同様な発振周波数が１０ＭＨｚの水晶発振器２０１を持っており、これが親局２のシステム・クロックになる。
パソコン３は、アプリケーション・ソフトを利用するに当たって、まずリセット信号を親局２に送り親局２を初期状態にする。次にアプリケーション・ソフトの内容に従って、親局２が各子局１から情報を収集する場合は、０と１が交互に２０ビット続くプレアンブル信号をデータバスに乗せ、パソコンＩ／Ｏ信号から制御回路２２２を介したライト信号によってラッチ回路２０６に書き込む。ラッチ回路２０６の出力はパラレル・シリアル変換器２０７に接続されてるが、パラレル・シリアル変換器２０７には水晶発振器２０１の１０ＭＨｚのクロックを２分周した５ＭＨｚのサンプリング・クロックが入力されているため、この０と１が交互に続くプレアンブル信号がまず変調器２２０と増幅器２１２を通って送信アンテナ２２１から各子局１に出力される。このプリアンブル信号は、子局１のＡＧＣ増幅器のＡＧＣを働かせるためのもので、本発明ではプリアンブル信号自体に親局２と子局１の同期を合わせる目的はない。
プリアンブル信号は全体で４０ビットとするため、パソコン３は上記のプリアンブル信号を２回連続して親局２に送信する。これによって各子局１は４０×２００ｎｓ＝８μｓの間にＡＧＣ付増幅器のＡＧＣを設定する。そして、パソコン３はプリアンブル信号を送信した後、親局２にスタート信号に対応する疑似ランダムな２０ビットのビット系列信号（子局１で説明したもの）をプリアンブル信号と同様に送付する。
【００２５】
前述した様に、各子局１は親局２とチップレートの１／１０（１００ｎｓ）以下の誤差で親局２と同期を合わせることができるが、親局２と子局１の同期はそれぞれの独立した水晶発振器１０１および２０１の精度に頼っているので、スタート信号を同期させた後は、通常は時間とともに次第に位相がずれて行く。
本発明では、高精度の水晶発振器を用いてスタート信号でチップレートの１／１０以内で同期をとった後は、クロックの位相がある程度ずれても親局２と子局１は情報交換ができることを利用している。
図５はこれを説明するタイムチャートである。図５では、５０１が親局２が各子局１のデータを取り込む１ＭＨｚのチップ周波数であるとすると、このスタート信号を同期捕捉した子局１のチップ周波数は、もし親局の水晶発振器２０１と子局の水晶発振器１０１の発振周波数が完全に一致しているとすれば、時間経過後も５０２に示すものになる。この場合の位相ずれは、前述した通り０〜１／１０チップのままである。しかし、実際にはスタート信号から時間が経過すると次第にこの位相差に、発振周波数のずれによる位相ずれが重なって来る。子局１の発振周波数の位相が親局２の発振周波数から遅れて行く場合が５０３であり、逆に進んで行く場合は５０４の様に示される。子局１は数多くあるので、親局２が子局１からのデータを受信する場合のサンプリングのタイミングではこれを調整する必要がある。図５を見て理解できる様に、理屈の上では、チップの位相は０．５チップまでずれてもサンプリングできることになるが、サンプリングではサンプリング前のセットリングタイムとサンプリング後のホールドタイムを入れる必要があるので、位相差の許容量を例えば０．２チップまでとして、親局２が子局１の信号を受信するサンプリングは、０．４〜０．７チップ分遅くすることにする。なお、親局２と子局１の電子回路での遅延により大きな位相差が発生する場合は、これを加算して調整する。
制御回路２２２は、こうしてパラレル・シリアル変換器２０７がスタート信号を送信し終えた時点から、上記に説明した最適な時間だけ遅延してから、親局２のカウンタ群である１０進カウンタ２０９、２０進カウンタ２１０、８進カウンタ２１１のイネーブル端子Ｅを１にすることによって、カウントを稼働させる。これによって、１０進カウンタ２０９は、１／１０に分周した１ＭＨｚのクロックを後述するシリアルパラレル変換器２２８１、２２８２に出力する。
【００２６】
本実施例では、親局２はダイバーシティ受信方式として、２つの受信チャネルを持っている。各受信チャネルは、それぞれ独立した受信アンテナ２０２１、２０２２、ＡＧＣ付増幅器２０８１、２０８２、一次検波器２２７１、２２７２、シリアル・パラレル変換器２２８１、２２８２、エクスクルーシブＮＯＲ回路２２３１、２２３２、比較回路２２６１、２２６２を持っている。これらの受信チャネルは動作としては、二つとも同様なので以下では、受信チャネル１について説明する。
子局１から送られて来た信号は受信アンテナ２０２１で受けられるが、それはＡＧＣ付増幅器２０８１、一次検波器２２７１でデジタル信号に変換されて２０ビットのシリアル・パラレル変換器２２８１のシリアル入力端子に接続される。したがって、子局１から送られる信号は前記の１ＭＨｚのクロックでサンプリングされることになり、これがシリアルパラレル変換器２２８１の中をシフトして行く。シリアル・パラレル変換器２２８１は常にその２０ビットのパラレル信号をエクスクルーシブＮＯＲ回路２２３１に出力しており、エクスクルーシブＮＯＲ回路２２３１にはデータ１に対応する２０ビットの疑似ランダムなビット系列信号も接続されている。エクスクルーシブＮＯＲ回路２２３１は、エクスクルーシブＮＯＲゲートから構成されたもので、両者の信号の一致・不一致をビット単位で調べるものである。これによって、子局１から送信されて来た符合化された疑似ランダムなビット系列信号と一致の程度、すなわち相関度合いを知ることができる。本実施例の場合は、疑似ランダムなビット系列信号の長さは２０ビットであるため、エクスクルーシブＮＯＲ回路２２３１の出力値Ｓは０〜２０の範囲になる。一致数が２０の場合は、子局１からの送信信号は１であることを示し、一致数が０の場合は、０に対応する疑似ランダムなビット系列信号が１に対応する疑似ランダムなビット系列信号の１の補数になっているので、子局１からの送信信号は０であることを示している。ここでは、子局１でスタート信号を捕捉する場合と同様の考え方で、多少のノイズの影響を許容するため、１の信号を検出するための上位の閾値Ｔｈと、０の信号を検出するための下位の閾値Ｔｄとを予め決めておき、一致するビットの数ＳがＴｈより大きい場合が１の信号、Ｔｄより小さい場合が０の信号であると認識することにする。また、一致するビットの数がＴｄとＴｈの間は１の信号とも０の信号とも相関度が低く、エラーとして受信不能と認識することにする。図３の比較回路２２６１は、この切り分けを行うものであって、通常のロジック回路で構成することができる。上記でエラーとして受信不能である場合には、比較回路２３６１からエラー情報信号が１として出力される。一方、上記で正しく検出された１、０の信号はＡＮＤゲート２３０１によって、エラーの場合は値を０に修正されデータ信号として出力される。
【００２７】
受信チャネル２についても、受信チャネル１と同様にデータ信号とエラー情報信号が出力される。ＯＲゲート２３１は受信チャネル１のデータ信号と受信チャネル２のデータ信号の論理和をとって合成データ信号とするものである。これによって、受信チャネル１か受信チャネル２のいずれかが子局１から正しく受信できればそれを使用することができるダイバーシティ機能が発揮できる。一方、受信チャネル１も受信チャネル２もエラーになった場合には、回路的に合成データ信号は０となるが、それが本来の正しい０の信号でないことを示すために、エラー情報信号をＡＮＤ回路２３３で合成して合成エラー信号を作成する。なお、本実施例では念のために、受信チャネル１と受信チャネル２の双方が０または１を正しく受信したことになっても、それらの信号が一致しない場合もエラーを意味するため、エクスクルーシブＯＲゲート２３２が１になった場合も合成エラー信号が１になる様に構成している。そして、合成データ信号と合成エラー情報信号は、それぞれシリアル・パラレル変換器２２５とシリアル・パラレル変換器２２４のシリアル入力端子に接続される。
【００２８】
２０進カウンタ２１０は、１０進カウンタ２０９のクロックを１／２０に分周したクロックを作る。このクロックは、シリアル・パラレル変換器２２５とシリアル・パラレル変換器２２４に入力され、合成情報信号と合成エラー情報信号とが次々とそれらに取り込まれていく。
そして、２０進カウンタ２１０が８クロックをシリアル・パラレル変換器２２５、２２４に送るたびに、８進カウンタのリップルキャリーが出力されるので、その信号をラッチ＆バッファ２４０に入力することによって、シリアル・パラレル変換器２２５の８ビットの合成データ信号と、シリアル・パラレル変換器２２４の８ビットの合成エラー情報信号が１６ビットのラッチ＆バッファ２４０に取り込まれる。また、図示はしないがこのタイミングで制御回路２２２からパソコン３に割込信号が送付され、パソコン３は、リード信号をラッチ＆バッファ２４０に送って、その合成データ信号と合成エラー情報信号のそれぞれをデータバスに乗せてこれらを読みとる。なお、シリアル・パラレル変換器２２５の合成データ信号の最上位ビットおよびシリアル・パラレル変換器２２４の合成エラー情報信号の最上位ビットは、ＡＧＣ付増幅器２０８１、２０８２のＡＧＣ用の信号なので、パソコン３はこれらを無視することにする。
【００２９】
親局２には、図４の回路図では省略してあるが、図１に示す表示ランプ２３０を子局１を持つ回答者のほぼ全員が見られるところに装着することが望ましい。これは回答者が子局１を用いて親局に回答をしつつある時に、新規な回答、または選択し直した回答の頻度の収束程度が全員に認識される方が都合がよいことが多いからである。また、その意味では表示用ＬＥＤでなく、または表示用ＬＥＤとともに新規な回答が親局に入るたびに“ピッ”と鳴る音響装置を装着してもよい。
【００３０】
ここで、本実施例のシステムにおいて、１つの親局２が一度に幾つの子局１のデータを収集することができるかを考えてみる。
本実施例では、子局１のチップ周波数の位相ずれは、０．２チップまでとした
ので、±４ｐｐｍの精度の水晶発振器では、１０６チップを送ると４チップ分ずれることを意味しているので、０．２チップずれる時までには、１０６×０．２／４＝５×１０４チップを送れる。一方、各子局１が送るチップ数は８×２０
＝１６０なので、５×１０４／１６０＝３１２．５となり、約３００人の回答者のデータを収集することができる。また、その１走査に要する時間は、チップ周波数が１ＭＨｚなので、５×１０４×１０−６＝５×１０−２＝０．０５秒と、人間の感覚ではほぼ瞬時となり、パソコンのアプリケーション・ソフトがそのデータを解析する処理時間を加えたとしても、走査を繰り返すことによる時間が少なくて済む。
【００３１】
【発明の効果】
本発明による無線データ収集システムは、ダイバーシティ機能を有す親局により、多数の回答者の意見などをほぼ瞬時に、ノイズを排除して信頼性高く集約することができ、各種教育、マーケティング調査、意志決定のための電子投票、多人数参加型のゲームなどに用いるツールとして有用である。特に本発明ではベースバンド・デジタル信号処理回路は、通常のカウンタ、シフトレジスタ、論理回路から構成されるので、容易にＡＳＩＣ化が図れ、無線ＬＡＮカードと同等な大きさにすることが可能である。
また、アプリケーションによっては、回答した順番や時刻を競う場合も考えられるが、本発明によれば、子局を走査して情報を収集する時間を十分短かくすることが出来るので、何回か連続して走査を繰り返して行うことにより、アプリケーション側のソフトで誰が早く回答したのか等の情報も容易に取り込むことができる。
本発明にかかる無線データ収集システムは全体の走査時間が短いので、ＴＶゲームのコントローラの無線化にも応用できる。特に人数が数１０人以下の場合であれば、レスポンス時間を１０ｍｓ以下にすることが可能なので、サッカーゲームなどを大画面を見ながら１１人対１１人でプレイする等のアプリケーション・ソフト開発が可能になる。
【００３２】
【図面の簡単な説明】
【図１】システム全体を説明する図である。
【図２】子局の実施例を説明するブロック図である。
【図３】親局の実施例を説明するブロック図である。
【図４】実施例のシステムのタイムチャートである。
【図５】親局が子局の信号をサンプリングするタイミングを説明する図である。
【符号の説明】
１：子局
１０１：水晶発振器
１０６：スタート信号
１０７：リセット信号
１０３１：ＡＧＣ付増幅器
１１９：セレクタ
１２０：パラレル・シリアル変換器
１２４：エクスクルーシブＮＯＲ回路
１５３：表示装置
２：親局
２０１：水晶発振器
２０８１：ＡＧＣ付増幅器
２２３１：エクスクルーシブＮＯＲ回路
２２６１：比較回路
２４０：ラッチ＆バッファ回路
３：パソコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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