(57)【要約】【課題】セキュリティが必要なデータに対する不正なアクセスによるデータ漏洩を防止する。【解決手段】記憶部の所定の記憶領域に記憶されるデータの出力制限をする出力制限部４と、外部制御装置１０から出力されるコントロール信号、アドレス信号、データ信号を入力する入力部と、入力されるコントロール信号、アドレス信号、データ信号のうち、アドレス信号及びデータ信号を含む、２種類以上の信号の組み合わせで決まるｎ（ｎは、２以上の整数）個の鍵を所定の順番で認証する認証部５と、認証部５によってｎ個の鍵が所定の順番で全て認証されたことに応じて、出力制限部４の出力制限を解除する出力制限解除部５とを備えることで実現する。【選択図】　図１
2004094753.tif 000002
【特許請求の範囲】
【請求項１】
記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、
外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力手段と、
上記入力手段によって入力される上記コントロール信号、上記アドレス信号、上記データ信号のうち、上記アドレス信号及び上記データ信号を含む、２種類以上の信号の組み合わせで決まるｎ（ｎは、２以上の整数）個の鍵を所定の順番で認証する認証手段と、
上記認証手段によってｎ個の鍵が所定の順番で全て認証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを備えること
を特徴とするデータ出力制限装置。
【請求項２】
記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、
外部制御装置から出力されるアドレス信号、データ信号を入力する入力手段と、
上記入力手段によって入力される上記アドレス信号のうち、相異なるｎ個（ｎは、２以上の整数）のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定手段と、
上記ｎ個のアドレス認証判定手段によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力手段によって入力される上記データ信号のうち、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定手段と、
上記ｎ個のデータ認証判定手段による認証判定が実行されるごとに、上記ｎ個のデータ認証判定手段のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択手段と、
上記認証判定結果選択手段によって選択された上記認証判定結果を検証する認証判定結果検証手段と、
上記認証判定結果検証手段によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、
上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御手段と、
上記認証判定結果選択手段でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証手段によって検証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを備えること
を特徴とするデータ出力制限装置。
【請求項３】
上記ｎ個のデータ認証判定手段は、上記ｎ個のアドレス認証判定手段によって、上記アドレス信号が認証されなかった場合、上記入力手段によって入力される上記データ信号の認証判定を実行せず、
上記制御手段は、上記ｎ個のデータ認証判定手段で認証判定が実行されなかったことに応じて、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、前回と同じ認証判定結果が選択されるように制御すること
を特徴とする請求項２記載のデータ出力制限装置。
【請求項４】
上記制御手段は、上記出力制限解除手段によって、上記記憶手段の所定の記憶領域に記憶される上記データの出力制限が解除された場合、上記所定の順番の先頭から認証判定結果が選択されるよう上記認証判定結果選択手段を制御し、
上記出力制限解除手段は、上記認証判定結果選択手段で選択された上記認証判定結果が、上記データ信号の認証を示していないことを上記認証判定結果検証手段によって検証されたことに応じて、解除した上記出力制限手段による上記データの出力制限を回復させること
を特徴とする請求項２記載のデータ出力制限装置。
【請求項５】
記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、
外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力手段と、
上記入力手段によって入力される上記コントロール信号のうち、相異なるｎ（ｎは、２以上の整数）個のアドレス信号、相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のコントロール信号を、それぞれ認証判定するｎ個のコントロール信号認証判定手段と、
上記入力手段によって入力される上記アドレス信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定手段と、
上記ｎ個のコントロール信号認証判定手段によって、上記相異なるｎ個のコントロール信号がそれぞれ認証判定され、
さらに、上記ｎ個のアドレス認証判定手段によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力手段によって入力される上記データ信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定手段と、
上記ｎ個のデータ認証判定手段による認証判定が実行されるごとに、上記ｎ個のデータ認証判定手段のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択手段と、
上記認証判定結果選択手段によって選択された上記認証判定結果を検証する認証判定結果検証手段と、
上記認証判定結果検証手段によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、
上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御手段と、
上記認証判定結果選択手段でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証手段によって検証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを備えること
を特徴とするデータ出力制限装置。
【請求項６】
上記ｎ個のデータ認証判定手段は、上記ｎ個のアドレス認証判定手段によって、上記アドレス信号が認証されなかった場合、上記入力手段によって入力される上記データ信号の認証判定を実行せず、
上記制御手段は、上記ｎ個のデータ認証判定手段で認証判定が実行されなかったことに応じて、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、前回と同じ認証判定結果が選択されるように制御すること
を特徴とする請求項５記載のデータ出力制限装置。
【請求項７】
上記制御手段は、上記出力制限解除手段によって、上記記憶手段の所定の記憶領域に記憶される上記データの出力制限が解除された場合、上記所定の順番の先頭から認証判定結果が選択されるよう上記認証判定結果選択手段を制御し、
上記出力制限解除手段は、上記認証判定結果選択手段で選択された上記認証判定結果が、上記データ信号の認証を示していないことを上記認証判定結果検証手段によって検証されたことに応じて、解除した上記出力制限手段による上記データの出力制限を回復させること
を特徴とする請求項５記載のデータ出力制限装置。
【請求項８】
記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、
外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力手段と、
上記入力手段によって入力される上記コントロール信号、上記アドレス信号、上記データ信号のうち、上記アドレス信号及び上記データ信号を含む、２種類以上の信号の組み合わせで決まるｎ（ｎは、２以上の整数）個の鍵を所定の順番で認証する認証手段と、
上記認証手段によってｎ個の鍵が所定の順番で全て認証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを集積化してなること
を特徴とする回路素子。
【請求項９】
記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、
外部制御装置から出力されるアドレス信号、データ信号を入力する入力手段と、
上記入力手段によって入力される上記アドレス信号のうち、相異なるｎ個（ｎは、２以上の整数）のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定手段と、
上記ｎ個のアドレス認証判定手段によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力手段によって入力される上記データ信号のうち、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定手段と、
上記ｎ個のデータ認証判定手段による認証判定が実行されるごとに、上記ｎ個のデータ認証判定手段のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択手段と、
上記認証判定結果選択手段によって選択された上記認証判定結果を検証する認証判定結果検証手段と、
上記認証判定結果検証手段によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、
上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御手段と、
上記認証判定結果選択手段でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証手段によって検証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを集積化してなること
を特徴とする回路素子。
【請求項１０】
上記ｎ個のデータ認証判定手段は、上記ｎ個のアドレス認証判定手段によって、上記アドレス信号が認証されなかった場合、上記入力手段によって入力される上記データ信号の認証判定を実行せず、
上記制御手段は、上記ｎ個のデータ認証判定手段で認証判定が実行されなかったことに応じて、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、前回と同じ認証判定結果が選択されるように制御すること
を特徴とする請求項９記載の回路素子。
【請求項１１】
上記制御手段は、上記出力制限解除手段によって、上記記憶手段の所定の記憶領域に記憶される上記データの出力制限が解除された場合、上記所定の順番の先頭から認証判定結果が選択されるよう上記認証判定結果選択手段を制御し、
上記出力制限解除手段は、上記認証判定結果選択手段で選択された上記認証判定結果が、上記データ信号の認証を示していないことを上記認証判定結果検証手段によって検証されたことに応じて、解除した上記出力制限手段による上記データの出力制限を回復させること
を特徴とする請求項９記載の回路素子。
【請求項１２】
記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、
外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力手段と、
上記入力手段によって入力される上記コントロール信号のうち、相異なるｎ（ｎは、２以上の整数）個のアドレス信号、相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のコントロール信号を、それぞれ認証判定するｎ個のコントロール信号認証判定手段と、
上記入力手段によって入力される上記アドレス信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定手段と、
上記ｎ個のコントロール信号認証判定手段によって、上記相異なるｎ個のコントロール信号がそれぞれ認証判定され、
さらに、上記ｎ個のアドレス認証判定手段によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力手段によって入力される上記データ信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定手段と、
上記ｎ個のデータ認証判定手段による認証判定が実行されるごとに、上記ｎ個のデータ認証判定手段のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択手段と、
上記認証判定結果選択手段によって選択された上記認証判定結果を検証する認証判定結果検証手段と、
上記認証判定結果検証手段によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、
上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御手段と、
上記認証判定結果選択手段でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証手段によって検証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを集積化してなること
を特徴とする回路素子。
【請求項１３】
上記ｎ個のデータ認証判定手段は、上記ｎ個のアドレス認証判定手段によって、上記アドレス信号が認証されなかった場合、上記入力手段によって入力される上記データ信号の認証判定を実行せず、
上記制御手段は、上記ｎ個のデータ認証判定手段で認証判定が実行されなかったことに応じて、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、前回と同じ認証判定結果が選択されるように制御すること
を特徴とする請求項１２記載の回路素子。
【請求項１４】
上記制御手段は、上記出力制限解除手段によって、上記記憶手段の所定の記憶領域に記憶される上記データの出力制限が解除された場合、上記所定の順番の先頭から認証判定結果が選択されるよう上記認証判定結果選択手段を制御し、
上記出力制限解除手段は、上記認証判定結果選択手段で選択された上記認証判定結果が、上記データ信号の認証を示していないことを上記認証判定結果検証手段によって検証されたことに応じて、解除した上記出力制限手段による上記データの出力制限を回復させること
を特徴とする請求項１２記載の回路素子。
【請求項１５】
記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限工程と、
外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力工程と、
上記入力工程によって入力される上記コントロール信号、上記アドレス信号、上記データ信号のうち、上記アドレス信号及び上記データ信号を含む、２種類以上の信号の組み合わせで決まるｎ（ｎは、２以上の整数）個の鍵を所定の順番で認証する認証工程と、
上記認証工程によってｎ個の鍵が所定の順番で全て認証されたことに応じて、上記出力制限工程の出力制限を解除する出力制限解除工程とを備えること
を特徴とするデータ出力制限方法。
【請求項１６】
記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限工程と、
外部制御装置から出力されるアドレス信号、データ信号を入力する入力工程と、
上記入力工程によって入力される上記アドレス信号のうち、相異なるｎ個（ｎは、２以上の整数）のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定工程と、
上記ｎ個のアドレス認証判定工程によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力工程によって入力される上記データ信号のうち、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定工程と、
上記ｎ個のデータ認証判定工程による認証判定が実行されるごとに、上記ｎ個のデータ認証判定工程のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択工程と、
上記認証判定結果選択工程によって選択された上記認証判定結果を検証する認証判定結果検証工程と、
上記認証判定結果検証工程によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、
上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御工程と、
上記認証判定結果選択工程でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証工程によって検証されたことに応じて、上記出力制限工程の出力制限を解除する出力制限解除工程とを備えること
を特徴とするデータ出力制限方法。
【請求項１７】
上記ｎ個のデータ認証判定工程は、上記ｎ個のアドレス認証判定工程によって、上記アドレス信号が認証されなかった場合、上記入力工程によって入力される上記データ信号の認証判定を実行せず、
上記制御工程は、上記ｎ個のデータ認証判定工程で認証判定が実行されなかったことに応じて、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、前回と同じ認証判定結果が選択されるように制御すること
を特徴とする請求項１６記載のデータ出力制限方法。
【請求項１８】
上記制御工程は、上記出力制限解除工程によって、上記記憶手段の所定の記憶領域に記憶される上記データの出力制限が解除された場合、上記所定の順番の先頭から認証判定結果が選択されるよう上記認証判定結果選択工程を制御し、
上記出力制限解除工程は、上記認証判定結果選択工程で選択された上記認証判定結果が、上記データ信号の認証を示していないことを上記認証判定結果検証工程によって検証されたことに応じて、上記出力制限工程で解除した上記データの出力制限を回復させること
を特徴とする請求項１６記載のデータ出力制限方法。
【請求項１９】
記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限工程と、
外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力工程と、
上記入力工程によって入力される上記コントロール信号のうち、相異なるｎ（ｎは、２以上の整数）個のアドレス信号、相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のコントロール信号を、それぞれ認証判定するｎ個のコントロール信号認証判定工程と、
上記入力工程によって入力される上記アドレス信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定工程と、
上記ｎ個のコントロール信号認証判定工程によって、上記相異なるｎ個のコントロール信号がそれぞれ認証判定され、
さらに、上記ｎ個のアドレス認証判定工程によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力工程によって入力される上記データ信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定工程と、
上記ｎ個のデータ認証判定工程による認証判定が実行されるごとに、上記ｎ個のデータ認証判定工程のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択工程と、
上記認証判定結果選択工程によって選択された上記認証判定結果を検証する認証判定結果検証工程と、
上記認証判定結果検証工程によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、
上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御工程と、
上記認証判定結果選択工程でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証工程によって検証されたことに応じて、上記出力制限工程の出力制限を解除する出力制限解除工程とを備えること
を特徴とするデータ出力制限方法。
【請求項２０】
上記ｎ個のデータ認証判定工程は、上記ｎ個のアドレス認証判定工程によって、上記アドレス信号が認証されなかった場合、上記入力工程によって入力される上記データ信号の認証判定を実行せず、
上記制御工程は、上記ｎ個のデータ認証判定工程で認証判定が実行されなかったことに応じて、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、前回と同じ認証判定結果が選択されるように制御すること
を特徴とする請求項１９記載のデータ出力制限方法。
【請求項２１】
上記制御工程は、上記出力制限解除工程によって、上記記憶手段の所定の記憶領域に記憶される上記データの出力制限が解除された場合、上記所定の順番の先頭から認証判定結果が選択されるよう上記認証判定結果選択工程を制御し、
上記出力制限解除工程は、上記認証判定結果選択工程で選択された上記認証判定結果が、上記データ信号の認証を示していないことを上記認証判定結果検証工程によって検証されたことに応じて、上記出力制限工程で解除した上記データの出力制限を回復させること
を特徴とする請求項１９記載のデータ出力制限方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ）に関するものであり、当該ＬＳＩ内部に格納されているデータを保護するデータ出力制限装置、回路素子及びデータ出力制限方法に関する。
【０００２】
【従来の技術】
なんらかのセキュリティが必要なデジタルデータを扱うＬＳＩ回路を搭載した装置がある。例えば、著作権を保護する目的などから暗号化されたデジタルコンテンツを扱う装置では、暗号を解くためのＬＳＩ回路などが搭載されている。上記のようなＬＳＩ回路では、認証処理や暗号解読処理を実行するため、当該ＬＳＩ回路内に備えられるメモリや、レジスタに格納されるデータが、外部装置からの不当なアクセスによって簡単に読み出されることがないようにする必要がある。
【０００３】
そこで、上記のようなＬＳＩ回路では、メモリや、レジスタの所定の記憶領域に格納されたデータが外部装置からのアクセスによって自由に読み出すことができないように、データの出力を制限する出力制限回路が備えられている。
【０００４】
このように、セキュリティが必要なデジタルデータを扱うＬＳＩ回路は、外部装置からの不当なアクセスによるデータ漏洩を防止するために、上述した出力制限回路などを備えることで容易にデータの参照ができない設計とすることが要求される。
【０００５】
【発明が解決しようとする課題】
ところで、ＬＳＩ回路の開発においては、操作性のよい無料開発ツールがネットワークを介して提供されたり、デバイスが安価になったことで開発環境が著しく整ってきたＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍ　Ｇａｔｅ　Ａｒｒａｙ）が使用されることが多くなっている。ＬＳＩ回路の開発段階においては、設計からデバッグ処理までは、ＦＰＧＡが使用され、ＦＰＧＡでの設計に基づいて製品としてのＬＳＩ回路が作製されることになる。
【０００６】
ＦＰＧＡを用いた開発段階で実施されるデバッグ処理では、設計した回路が正しく機能しているかどうかを検証するために回路中のメモリや、レジスタ内に格納されたデータを外部装置から参照する必要がある。
【０００７】
したがって、デバッグ処理時に、メモリや、レジスタの所定の記憶領域に格納されたデータの出力を制限する出力制限回路が機能していると、検証したいデータを取得するのに非常に労力がかかるためデバッグ処理の効率が悪くなってしまうといった問題があった。
【０００８】
そこで、上記出力制限回路の出力制限を解除する解除回路を用意し、デバッグ時には解除回路により出力制限を解除してメモリや、レジスタ内のデータ検証を実行できるような設計とすることで、デバッグ処理の効率が低下することを防止するようにしていた。
【０００９】
一方、製品としてのＬＳＩ回路では、上述したようなデータ漏洩の観点から設計すれば、上記出力制限回路の出力制限を解除する解除回路を排除するほうがよい。
【００１０】
しかし、デバッグ処理を実行した設計から、僅かであっても回路構成を変更することは、新たなバグの出現を生じてしまう可能性があるため、製品としてのＬＳＩ回路を作製する場合においても、デバッグ処理を実行した回路設計と同じく解除回路を付加したままとし、さらに、外部からの不正なアクセスを防止するため、上記解除回路を所定の鍵データによる認証処理によって動作するような設計としていた。
【００１１】
ところが、上述したような解除回路では、外部から供給されるデータと、自身が保持する鍵データとの比較といった非常に単純な構成の認証処理しか実行していないため、外部装置からのクラックによって解除回路にアクセスされ、データの出力制限が簡単に解除されてしまう可能性があるため、データ漏洩を防止する機能を果たしていないといった問題がある。
【００１２】
そこで、本発明は上述したような問題を解決するために案出されたものであり、メモリやレジスタに格納されたセキュリティが必要なデータに対する不正なアクセスによるデータ漏洩を防止するデータ出力制限装置、回路素子及びデータ出力制限方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上述の目的を達成するために、本発明に係るデータ出力制限装置は、記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力手段と、上記入力手段によって入力される上記コントロール信号、上記アドレス信号、上記データ信号のうち、上記アドレス信号及び上記データ信号を含む、２種類以上の信号の組み合わせで決まるｎ（ｎは、２以上の整数）個の鍵を所定の順番で認証する認証手段と、上記認証手段によってｎ個の鍵が所定の順番で全て認証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを備えることを特徴とする。
【００１４】
上述の目的を達成するために、本発明に係るデータ出力制限装置は、記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、外部制御装置から出力されるアドレス信号、データ信号を入力する入力手段と、上記入力手段によって入力される上記アドレス信号のうち、相異なるｎ個（ｎは、２以上の整数）のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定手段と、上記ｎ個のアドレス認証判定手段によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力手段によって入力される上記データ信号のうち、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定手段と、上記ｎ個のデータ認証判定手段による認証判定が実行されるごとに、上記ｎ個のデータ認証判定手段のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択手段と、上記認証判定結果選択手段によって選択された上記認証判定結果を検証する認証判定結果検証手段と、上記認証判定結果検証手段によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御手段と、上記認証判定結果選択手段でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証手段によって検証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを備えることを特徴とする。
【００１５】
上述の目的を達成するために、本発明に係るデータ出力制限装置は、記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力手段と、上記入力手段によって入力される上記コントロール信号のうち、相異なるｎ（ｎは、２以上の整数）個のアドレス信号、相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のコントロール信号を、それぞれ認証判定するｎ個のコントロール信号認証判定手段と、上記入力手段によって入力される上記アドレス信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定手段と、上記ｎ個のコントロール信号認証判定手段によって、上記相異なるｎ個のコントロール信号がそれぞれ認証判定され、さらに、上記ｎ個のアドレス認証判定手段によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力手段によって入力される上記データ信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定手段と、上記ｎ個のデータ認証判定手段による認証判定が実行されるごとに、上記ｎ個のデータ認証判定手段のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択手段と、上記認証判定結果選択手段によって選択された上記認証判定結果を検証する認証判定結果検証手段と、上記認証判定結果検証手段によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御手段と、上記認証判定結果選択手段でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証手段によって検証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを備えることを特徴とする。
【００１６】
上述の目的を達成するために、本発明に係る回路素子は、記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力手段と、上記入力手段によって入力される上記コントロール信号、上記アドレス信号、上記データ信号のうち、上記アドレス信号及び上記データ信号を含む、２種類以上の信号の組み合わせで決まるｎ（ｎは、２以上の整数）個の鍵を所定の順番で認証する認証手段と、上記認証手段によってｎ個の鍵が所定の順番で全て認証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを集積化してなることを特徴とする。
【００１７】
上述の目的を達成するために、本発明に係る回路素子は、記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、外部制御装置から出力されるアドレス信号、データ信号を入力する入力手段と、上記入力手段によって入力される上記アドレス信号のうち、相異なるｎ個（ｎは、２以上の整数）のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定手段と、上記ｎ個のアドレス認証判定手段によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力手段によって入力される上記データ信号のうち、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定手段と、上記ｎ個のデータ認証判定手段による認証判定が実行されるごとに、上記ｎ個のデータ認証判定手段のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択手段と、上記認証判定結果選択手段によって選択された上記認証判定結果を検証する認証判定結果検証手段と、上記認証判定結果検証手段によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御手段と、上記認証判定結果選択手段でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証手段によって検証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを集積化してなることを特徴とする。
【００１８】
上述の目的を達成するために、本発明に係る回路素子は、記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限手段と、外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力手段と、上記入力手段によって入力される上記コントロール信号のうち、相異なるｎ（ｎは、２以上の整数）個のアドレス信号、相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のコントロール信号を、それぞれ認証判定するｎ個のコントロール信号認証判定手段と、上記入力手段によって入力される上記アドレス信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定手段と、上記ｎ個のコントロール信号認証判定手段によって、上記相異なるｎ個のコントロール信号がそれぞれ認証判定され、さらに、上記ｎ個のアドレス認証判定手段によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力手段によって入力される上記データ信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定手段と、上記ｎ個のデータ認証判定手段による認証判定が実行されるごとに、上記ｎ個のデータ認証判定手段のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択手段と、上記認証判定結果選択手段によって選択された上記認証判定結果を検証する認証判定結果検証手段と、上記認証判定結果検証手段によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択手段による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御手段と、上記認証判定結果選択手段でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証手段によって検証されたことに応じて、上記出力制限手段の出力制限を解除する出力制限解除手段とを集積化してなることを特徴とする。
【００１９】
上述の目的を達成するために、本発明に係るデータ出力制限方法は、記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限工程と、外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力工程と、上記入力工程によって入力される上記コントロール信号、上記アドレス信号、上記データ信号のうち、上記アドレス信号及び上記データ信号を含む、２種類以上の信号の組み合わせで決まるｎ（ｎは、２以上の整数）個の鍵を所定の順番で認証する認証工程と、上記認証工程によってｎ個の鍵が所定の順番で全て認証されたことに応じて、上記出力制限工程の出力制限を解除する出力制限解除工程とを備えることを特徴とする。
【００２０】
上述の目的を達成するために、本発明に係るデータ出力制限方法は、記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限工程と、外部制御装置から出力されるアドレス信号、データ信号を入力する入力工程と、上記入力工程によって入力される上記アドレス信号のうち、相異なるｎ個（ｎは、２以上の整数）のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定工程と、上記ｎ個のアドレス認証判定工程によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力工程によって入力される上記データ信号のうち、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定工程と、上記ｎ個のデータ認証判定工程による認証判定が実行されるごとに、上記ｎ個のデータ認証判定工程のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択工程と、上記認証判定結果選択工程によって選択された上記認証判定結果を検証する認証判定結果検証工程と、上記認証判定結果検証工程によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御工程と、上記認証判定結果選択工程でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証工程によって検証されたことに応じて、上記出力制限工程の出力制限を解除する出力制限解除工程とを備えることを特徴とする。
【００２１】
上述の目的を達成するために、本発明に係るデータ出力制限方法は、記憶手段の所定の記憶領域に記憶されるデータの出力制限をする出力制限工程と、外部制御装置から出力されるコントロール信号、アドレス信号、データ信号を入力する入力工程と、上記入力工程によって入力される上記コントロール信号のうち、相異なるｎ（ｎは、２以上の整数）個のアドレス信号、相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のコントロール信号を、それぞれ認証判定するｎ個のコントロール信号認証判定工程と、上記入力工程によって入力される上記アドレス信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のデータ信号との組み合わせにより、ｎ個の鍵を形成する相異なるｎ個のアドレス信号を、それぞれ認証判定するｎ個のアドレス認証判定工程と、上記ｎ個のコントロール信号認証判定工程によって、上記相異なるｎ個のコントロール信号がそれぞれ認証判定され、さらに、上記ｎ個のアドレス認証判定工程によって上記相異なるｎ個のアドレス信号がそれぞれ認証判定された場合に、上記入力工程によって入力される上記データ信号のうち、上記相異なるｎ個のコントロール信号、上記相異なるｎ個のアドレス信号とで、上記ｎ個の鍵を形成する上記相異なるｎ個のデータ信号を、それぞれ認証判定するｎ個のデータ認証判定工程と、上記ｎ個のデータ認証判定工程による認証判定が実行されるごとに、上記ｎ個のデータ認証判定工程のｎ個の認証判定結果から所定の順番に基づいて認証判定結果を１つだけ選択する認証判定結果選択工程と、上記認証判定結果選択工程によって選択された上記認証判定結果を検証する認証判定結果検証工程と、上記認証判定結果検証工程によって、検証された上記認証判定結果が、上記データ信号が認証されたことを示した場合、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、上記所定の順番に基づいて認証判定結果が選択されるよう制御し、上記認証判定結果が、上記データ信号が認証されなかったことを示した場合、次回、上記認証判定結果選択工程による上記認証判定結果の選択において、上記所定の順番の先頭となる認証判定結果が選択されるよう制御する制御工程と、上記認証判定結果選択工程でｎ番目に選択された認証判定結果が、上記データ信号の認証を示していることを上記認証判定結果検証工程によって検証されたことに応じて、上記出力制限工程の出力制限を解除する出力制限解除工程とを備えることを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明に係るデータ出力制限装置、回路素子及びデータ出力制限方法の実施の形態を図面を参照にして詳細に説明する。
【００２３】
まず、図１に示した本発明を適用した、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ）回路１の構成について説明をする。
【００２４】
ＬＳＩ回路１は、なんらかのセキュリティが必要なデジタルデータを扱うＬＳＩ回路であり、セキュリティが必要な装置（以下、セキュリティ装置とも呼ぶ）、例えば、著作権保護が要求されるデジタルコンテンツを扱う装置などに搭載される。図１に示すようにＬＳＩ回路１には、セキュリティ装置を統括的に制御する外部ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１０が接続されている。
【００２５】
ところで、ＬＳＩ回路１は、設計からデバッグ処理までの開発段階においては、操作性のよいソフトウエアである開発ツールを用いた設計が可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍ　Ｇａｔｅ　Ａｒｒａｙ）によって実現されている。ＦＰＧＡにおいてデバッグ処理まで行われた後、同じ設計でＬＳＩ化されることで製品としてのＬＳＩ回路１が作製されることになる。
【００２６】
ＬＳＩ回路１は、内部バス２に接続された内部デバイス３と、データ出力制限回路４と、解除回路５とを備えている。
【００２７】
内部バス２は、それぞれ分離させて図示しないが、ＬＳＩ回路１内のアドレスバス、データバス、制御信号バスであり、内部デバイス３、解除回路５の間でアドレス信号、データ信号、制御信号などを伝送する伝送経路である。
【００２８】
また、内部バス２は、図示しない入出力インターフェースを介して、外部ＣＰＵ１０のアドレスバス、データバス、制御信号バスと接続され、外部ＣＰＵ１０とアドレス信号、データ信号、制御信号のやり取りをする。
【００２９】
内部デバイス３は、セキュリティが必要なデジタルデータ、プログラムなどが格納されるレジスタやメモリを備えたデバイスである。
【００３０】
例えば、内部デバイス３は、図示しないが、暗号解読処理を実行する暗号解読処理デバイスなどである。暗号解読処理デバイスは、例えば、ＤＥＳ（Ｄａｔａ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ）アルゴリズムを適用した暗号解読用のデバイスである。暗号解読処理デバイスは、暗号解読処理に使用し、暗号解読後のデータが格納されるレジスタや、暗号処理を実行する前段で実行される機器認証処理時の認証データが格納されるレジスタなどを備えている。
【００３１】
また、内部デバイス３が備えるメモリには、当該内部デバイス３のうちの１つである暗号解読処理デバイスによって暗号が解かれたデジタルコンテンツなどが格納される。
【００３２】
データ出力制限回路４は、内部デバイス３が備えるレジスタやメモリに記憶されているデータ、プログラムなどの出力を制限し、セキュリティが必要なデータやプログラムを保護する。また、データ出力制限回路４は、解除回路５から後述するデータ出力制限解除信号が供給された場合には、出力制限をしていたデータやプログラムの出力制限を解除する。
【００３３】
データ出力制限回路４は、例えば、要求されたデータやプログラムの出力を拒否したり、要求されたデータやプログラムの一部、又は、全てを所定の符号でマスクしたり、指定されたアドレスに格納されたデータと全く関係のないダミーデータなどを出力することで出力制限をする。
【００３４】
なお、データ出力制限回路４は、外部ＣＰＵ１０の基本動作に関わるデータなどを出力制限の対象とはしない。
【００３５】
解除回路５は、所定の複数個の鍵による認証処理を実行し、上記所定の複数個の鍵を認証した場合、データ出力制限回路４のデータ出力制限機能を解除させるデータ出力制限解除信号を生成し、データ出力制限回路４へ供給する。解除回路５の認証処理では、鍵として、外部ＣＰＵ１０からアドレスバスを介して供給されるアドレス信号と、データバスを介して供給されるデータ信号との組み合わせが使用される。
【００３６】
アドレス信号は、メモリやレジスタに格納されているデータの番地を指定したり、メモリやレジスタに格納する番地を指定する信号であり、データそのものであるデータ信号と共にＬＳＩ回路１と、外部ＣＰＵ１０とのやり取りにおいて、特別な定義なしに一般的に使用される信号である。
【００３７】
図２に示すように、解除回路５は、アドレス判定器２１と、データ判定器２２と、セレクター２３と、セレクト信号発生器２４と、比較器２５とを備えている。
【００３８】
アドレス判定器２１は、外部ＣＰＵ１０から供給されるアドレス信号の判定処理をするｎ個のアドレス判定器２１１　，２１２　，２１３　・・・２１ｎ−２，２１ｎ−１，２１ｎ（ｎは、２以上の整数）から構成されている。
【００３９】
ｎ個の各アドレス判定器２１は、それぞれ、外部ＣＰＵ１０から供給されるアドレス信号を判定するための鍵アドレスを格納した鍵レジスタ２１Ｒを備えている。
【００４０】
ｎ個のアドレス判定器２１１　，２１２　，２１３　・・・２１ｎ−２，２１ｎ−１，２１ｎがそれぞれ備える鍵レジスタ２１Ｒは、鍵レジスタ２１Ｒ１　，２１Ｒ２　，２１Ｒ３　・・・２１Ｒｎ−２，２１Ｒｎ−１，２１Ｒｎである。
【００４１】
各アドレス判定器２１は、外部ＣＰＵ１０からアドレスバスを介してアドレス信号が供給されると、各々が備える鍵レジスタ２１Ｒに格納されている鍵アドレスを読み出し、供給されたアドレス信号と、読み出した鍵アドレスとを比較して、供給されたアドレス信号が鍵アドレスに一致するかどうか判定をする。
【００４２】
アドレス判定器２１は、供給されたアドレス信号が、鍵アドレスと一致した場合、外部ＣＰＵ１０から、アドレス信号とともに供給されるデータ信号のデータ判定器２２による判定処理を許可するＥＮ（ＥＮＡＢＬＥ）信号を、データ判定器２２に出力する。
【００４３】
データ判定器２２は、外部ＣＰＵ１０から供給されるデータ信号の判定処理をする、上述したアドレス判定器と同数のｎ個のデータ判定器２２１，２２２　，２２３　・・・２２ｎ−２，２２ｎ−１，２２ｎ（ｎは、２以上の整数）から構成されており、それぞれ、アドレス判定器２１１　，２１２　，２１３　・・・２１ｎ−２，２１ｎ−１，２１ｎの後段に設置されるｎ個の各データ判定器２２は、それぞれ外部ＣＰＵ１０から供給されるデータ信号を判定するための鍵データを格納した鍵レジスタ２２Ｒを備えている。
【００４４】
ｎ個のデータ判定器２２１，２２２　，２２３　・・・２２ｎ−２，２２ｎ−１，２２ｎがそれぞれ備える鍵レジスタ２２Ｒは、２２Ｒ１　，２２Ｒ２　，２２Ｒ３　・・・２２Ｒｎ−２，２２Ｒｎ−１，２２Ｒｎ　である。
【００４５】
各データ判定器２２は、外部ＣＰＵ１０からデータバスを介してデータ信号が供給され、前段の各アドレス判定器２１からＥＮ信号が出力されている場合、それぞれが備える鍵レジスタ２２Ｒに格納されている鍵データを読み出し、供給されたデータ信号と、読み出した鍵データとを比較して、供給されたデータ信号が鍵データに一致するかどうか判定をする。
【００４６】
データ判定器２２は、外部ＣＰＵ１０から供給されるデータ信号が、鍵データと一致した場合、一致したことを示すＯＫ信号を後段のセレクター２３に出力し、一致しなかった場合、一致しなかったことを示すＮＧ信号を後段のセレクター２３に出力する。
【００４７】
また、各データ判定器２２は、前段のアドレス判定器２１からＥＮ信号が出力されなかった場合、外部ＣＰＵ１０から供給されるデータ信号の判定処理を実行せず、判定処理を実行しないことを示すＮＯＰ（Ｎｏ　Ｏｐｅｒａｔｉｏｎ）信号を後段のセレクター２３に出力する。
【００４８】
アドレス信号の判定処理、データ信号の判定処理は、解除回路５に備えられたアドレス判定器２１、データ判定器２２の全てで実行される。
【００４９】
セレクター２３は、後段のセレクト信号発生器２４から出力されるセレクト信号に基づいて、どのデータ判定器２２から出力されるＯＫ信号、ＮＯＰ信号、又はＮＧ信号を後段のセレクト信号発生器２４に出力するかを選択する。
【００５０】
各アドレス判定器２１、各データ判定器２２では、アドレス信号、データ信号が外部ＣＰＵ１０から供給されると、それぞれについて、上述したような判定処理を実行する。つまり、アドレス信号、データ信号がアドレス判定器２１、データ判定器２２に供給される度に、セレクター２３には、各データ判定器２２からＯＫ信号、ＮＯＰ信号、又はＮＧ信号のいずれかが出力されることになる。
【００５１】
セレクター２３は、後段のセレクト信号発生器２４から出力されるセレクト信号に基づいて、どのデータ判定器２２から出力されたＯＫ信号、ＮＯＰ信号、又はＮＧ信号を選択するかを決定する。セレクター２３で選択されたＯＫ信号、ＮＯＰ信号、又はＮＧ信号は、セレクト信号発生器２４に出力される。
【００５２】
セレクト信号発生器２４は、セレクター２３から出力されるＯＫ信号、ＮＯＰ信号、又はＮＧ信号に基づいて、セレクト信号を生成し、セレクター２３及び比較器２５に出力する。
【００５３】
セレクト信号は、アドレス判定器２１、データ判定器２２を構成するアドレス判定器２１ｎ、データ判定器２２ｎからいずれか１つをそれぞれ特定するための信号であり、例えば、アドレス判定器２１１、データ判定器２２１は、セレクト信号”１”で特定される。以下、それぞれアドレス判定器２１、データ判定器２２に与えられた添字と同じ値のセレクト信号によって、アドレス判定器２１ｎ、データ判定器２２ｎは特定される。したがって、セレクト信号は、アドレス判定器２１と、データ判定器２２とがｎ個あった場合、それに対応して”１”〜”ｎ”まで生成されることになる。
【００５４】
セレクト信号発生器２４は、セレクター２３からＯＫ信号が出力された場合は、現在のセレクト信号の値を１だけインクリメント（ＵＰ）し、ＮＯＰ信号が出力された場合は、現在のセレクト信号の値を維持（ＨＯＬＤ）し、ＮＧ信号が出力された場合は、現在のセレクト信号の値をリセット（ＲＥＳＥＴ）して１に戻し、セレクター２３及び比較器２５にそれぞれ出力する。
【００５５】
また、セレクター２３から出力されたＮＧ信号は、各アドレス判定器２１、各データ判定器２２に供給され、それぞれが実行している判定処理動作をリセット（ＲＥＳＥＴ）する。
【００５６】
比較器２５は、セレクト信号発生器２４から出力されるセレクト信号が、セレクト信号の最大値であるｎを１だけインクリメントした値であるｎ＋１と等しくなった場合に、データ出力制限解除信号を生成し、データ出力制限回路４へ出力する。
【００５７】
セレクト信号発生器２４からセレクト値としてｎ＋１が出力されるということは、アドレス判定器２１１及びデータ判定器２２１〜アドレス判定器２１ｎ及びデータ判定器２２ｎまでの判定処理が全て実行されたことを示している。したがって、比較器２５は、すべての判定処理が実行されたことに応じて、データ出力制限解除信号を生成し、データ出力制限回路４へと出力する。
【００５８】
具体的には、比較器２５から”０”という信号が出力された場合は、データ出力制限回路４のデータ出力制限機能は解除されず、”１”という信号が出力された場合は、データ出力制限機能が解除される。この比較器２５からデータ出力制限回路４に出力される信号をＳＥＣＵＲ信号とすると、ＳＥＣＵＲ信号として”１”が出力された場合、データ出力制限解除信号が出力されたことになる。
【００５９】
次に、図３に示すフローチャートを用いて、解除回路５の動作について説明をする。
【００６０】
なお、図３に示すフローチャートにおける、アドレス判定器２１、データ判定器２２は、セレクト信号発生器２４から出力されセレクター２３にセットされるセレクト信号”ｎ”によって特定されるアドレス判定器２１ｎ、データ判定器２２ｎを示すこととするため、セレクター２３における判定処理結果をセレクト信号に基づいて選択する工程は省略をする。
【００６１】
まず、ステップＳ１において、解除回路５は初期化される。解除回路５の初期化処理においては、セレクト信号発生器２４からセレクター２３に対して、アドレス判定器２１１、データ判定器２２１を指定するセレクト信号”１”が出力されるとともに、比較器２５からデータ出力制限回路４に対して、ＳＥＣＵＲ信号”０”が出力される。
【００６２】
解除回路５は、初期化されると、外部ＣＰＵ１０から供給されるアドレス信号、データ信号の待機状態となる。
【００６３】
ステップＳ２において、アドレス判定器２１は、外部ＣＰＵ１０からアドレスバスを介して供給されるアドレス信号と、当該アドレス判定器２１が備える鍵レジスタ２１Ｒに格納されている鍵アドレスとを比較し、一致するかどうか判定をする。アドレス信号と、鍵アドレスとが一致した場合、アドレス判定器２１は、後段のデータ判定器２２にＥＮ信号を出力する。
【００６４】
アドレス信号と、鍵アドレスとが一致した場合は、工程をステップＳ４へと進め、一致しなかった場合、工程をステップＳ３へと進める。
【００６５】
ステップＳ３において、データ判定器２２は、前段のアドレス判定器２１からＥＮ信号が供給されなかったことに応じて、外部ＣＰＵ１０からデータバスを介して供給されるデータの判定処理を実行せず、上記判定処理が実行されなかったことを示すＮＯＰ信号をセレクター２３に出力する。
【００６６】
セレクター２３に出力されたＮＯＰ信号は、セレクト信号発生器２４に出力される。セレクト信号発生器２４は、ＮＯＰ信号を受け取ったことに応じて、セレクト信号の値を現在のまま維持し（ＨＯＬＤ）、セレクター２３及び比較器２５へと出力する。
【００６７】
ステップＳ３の工程が終了するとステップＳ２へと戻り、再び、外部ＣＰＵ１０から供給されるアドレス信号、データ信号の待機状態となる。
【００６８】
ステップＳ４において、データ判定器２２は、前段のアドレス判定器２１からＥＮ信号が供給されたことに応じて、外部ＣＰＵ１０からのデータバスを介して供給されるデータ信号の判定処理を実行する。
【００６９】
データ判定器２２は、外部ＣＰＵ１０から供給されたデータ信号と、当該データ判定器２２が備える鍵レジスタ２２Ｒに格納されている鍵データとを比較し、一致するかどうか判定をする。データ信号と、鍵データとが一致した場合、データ判定器２２は、後段のセレクター２３にＯＫ信号を出力し、一致しなかった場合、ＮＧ信号を出力する。セレクター２３に出力されたＯＫ信号、又は、ＮＧ信号は、セレクト信号発生器２４に出力される。
【００７０】
データ信号と、鍵データとが一致せず、ＮＧ信号が、セレクト信号発生器２４に出力された場合、工程はステップＳ１へと戻り、セレクト信号の値は”１”に初期化される。
【００７１】
データ信号と、鍵データとが一致し、ＯＫ信号がセレクト信号発生器２４に出力された場合、工程はステップＳ５へと進む。
【００７２】
ステップＳ５において、セレクト信号発生器２４は、ＯＫ信号を受け取ったことに応じて、セレクト信号の値を１だけインクリメントし、セレクター２３及び比較器２５へと出力する。
【００７３】
値が１だけインクリメントされてセレクター２３に出力されたセレクト信号は、セレクター２３にセットされ、続く判定処理においてセレクト信号発生器２４に判定処理結果を出力するデータ判定器２２が特定される。
【００７４】
ステップＳ６において、比較器２５は、セレクト信号発生器２４から出力されるセレクト信号が、ｎ＋１であるかどうかを判定する。
【００７５】
セレクト信号がｎ＋１となった場合、解除回路５が備えるｎ個のアドレス判定器２１、ｎ個のデータ判定器２２の判定処理が全て終了したことになるため工程をステップＳ７へと進める。
【００７６】
セレクト信号がｎ＋１となっていない場合、解除回路５が備えるｎ個のアドレス判定器２１、ｎ個のデータ判定器２２の判定処理が全て終了していないため、工程をステップＳ２へと戻し、アドレス信号、データ信号の待機状態となる。
【００７７】
ステップＳ７において、比較器２５は、ｎ個のアドレス判定器２１、ｎ個のデータ判定器２２における判定処理が全て終了したことに応じて、データ出力制限解除信号であるＳＥＣＵＲＥ信号”１”をデータ出力制限回路４に出力する。
【００７８】
続いて、図４に示すタイミングチャートを用いて、外部ＣＰＵ１０から供給されるアドレス信号、データ信号に基づいて、データ出力制限回路４のデータ出力制限を解除する解除回路５の具体的な動作について説明をする。
【００７９】
上述したような構成のＬＳＩ回路１の解除回路５は、アドレス信号と、データ信号との組み合わせによって決まる鍵を複数個、所定の順番で認証することで、データ出力制限回路４のデータ出力制限機能を解除している。
【００８０】
図４に示すタイミングチャートでは、解除回路５には、所定の値のアドレス信号、データ信号の組み合わせが連続的に供給されており、ｔ４１として示した時刻で、アドレス信号Ａ１、データ信号Ｄ１が供給され、ｔ４２として示した時刻で、アドレス信号Ａ１、データ信号Ｄ２が供給され、ｔ４３として示した時刻で、アドレス信号Ａ２、データ信号Ｄ２が供給され、ｔ４４として示した時刻で、アドレス信号Ａ１、データ信号Ｄ３が供給され、ｔ４５として示した時刻で、アドレス信号Ａｎ、データ信号Ｄｎが供給されることとする。
【００８１】
特に、データ出力制限回路４のデータ出力制限を解除するための鍵となるアドレス信号と、データ信号との組み合わせを、（アドレス信号，データ信号）＝（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ３，Ｄ３）・・・（Ａｎ−１，Ｄｎ−１），（Ａｎ，Ｄｎ）とし、（Ａ１，Ｄ１）→（Ａ２，Ｄ２）→（Ａ３，Ｄ３）→・・・→（Ａｎ−１，Ｄｎ−１）→（Ａｎ，Ｄｎ）の順番で認証処理された場合のみ、出力制限が解除される。
【００８２】
図４に示すタイミングチャートを用いた説明では、時刻をｔとし、ｔ＜ｔ４１、ｔ＝ｔ４１、ｔ＝ｔ４２、ｔ＞ｔ４２且つｔ＜ｔ４３、ｔ＝ｔ４３、ｔ＞ｔ４３且つｔ＜ｔ４４、ｔ＝４４　、ｔ＞ｔ４４且つｔ＜ｔ４５、ｔ＝ｔ４５の時間領域における解除回路５の動作について説明をする。
【００８３】
（４−１）　ｔ＜ｔ４１
解除回路５は、セレクト信号発生器２４からセレクト信号”１”が出力され、比較器２５からＳＥＣＵＲ信号”０”が出力されている初期状態にある。
【００８４】
（４−２）　ｔ＝ｔ４１
アドレス信号Ａ１が、各アドレス判定器２１に供給され、データ信号Ｄ１が、各データ判定器２２に供給される。
【００８５】
アドレス信号Ａ１は、アドレス判定器２１１が備える鍵レジスタ２１Ｒ１に格納されている鍵アドレスに一致するので、アドレス判定器２１１からＥＮ１信号の値が”１”となって後段のデータ判定器２２１に出力される。
【００８６】
アドレス判定器２１１以外のアドレス判定器２１２〜２１ｎでは、アドレスバスを介して供給されたアドレス信号Ａ１が、鍵レジスタ２１Ｒ２〜２１Ｒｎにそれぞれ格納されている鍵アドレスと一致しないため、ＥＮ２〜ＥＮｎ信号は”０”となる。
【００８７】
この時、各データ判定器２２には、データ信号Ｄ１がそれぞれ供給されているが、ＥＮ１信号が供給されたデータ判定器２２１だけが判定処理を実行する。データ信号Ｄ１は、データ判定器２２１が備える鍵レジスタ２２Ｒ１に格納されている鍵データに一致するので、ＯＫ１信号が”１”となって後段のセレクター２３に出力される。ＮＯＰ１信号は”０”となる。
【００８８】
データ判定器２２１以外のデータ判定器２２２〜２２ｎは、アドレス判定器２１２〜２１ｎから出力されるＥＮ２〜ＥＮｎ信号が”０”であり、判定処理を実行しないため、ＮＯＰ２〜ＮＯＰｎ信号”１”を後段のセレクー２３に出力する。
【００８９】
セレクター２３は、セレクト信号発生器２４から出力されるセレクト信号が”１”であるため、当該セレクター２３の出力としてデータ判定器２２１から出力されたＯＫ１信号を選択しＵＰ信号として、セレクト信号発生器２４に出力する。
【００９０】
セレクト信号発生器２４では、セレクター２３からＵＰ信号が出力されたことに応じて、セレクト値を”１”から”２”へ１だけインクリメントして、セレクター２３と、比較器２５に出力をする。
【００９１】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【００９２】
このように、アドレス信号Ａ１と、データ信号Ｄ１とが解除回路５に供給されアドレス判定器２１１　、データ判定器２２１でそれぞれ判定されることで、解除回路５における認証処理が開始されることになる。
【００９３】
（４−３）　ｔ＝ｔ４２
アドレス信号Ａ１が、各アドレス判定器２１に供給され、データ信号Ｄ２が、各データ判定器２２に供給される。
【００９４】
アドレス信号Ａ１は、アドレス判定器２１１が備える鍵レジスタ２１Ｒ１に格納されている鍵アドレスに一致するので、アドレス判定器２１１からＥＮ１信号の値が”１”となって後段のデータ判定器２２１に出力される。
【００９５】
アドレス判定器２１１　以外のアドレス判定器２１２〜２１ｎでは、アドレスバスを介して供給されたアドレス信号Ａ１が、鍵レジスタ２１Ｒ２〜２１Ｒｎにそれぞれ格納されている鍵アドレスと一致しないため、ＥＮ２〜ＥＮｎ信号は”０”となる。
【００９６】
この時、各データ判定器２２には、データ信号Ｄ２がそれぞれ供給されているが、ＥＮ１信号が供給されたデータ判定器２２１だけが判定処理を実行する。データ信号Ｄ２は、データ判定器２２１が備える鍵レジスタ２２Ｒ１に格納されている鍵データに一致しないので、ＮＧ１信号が”１”となって後段のセレクター２３に出力される。ＮＯＰ１信号は”０”となる。
【００９７】
データ判定器２２１以外のデータ判定器２２２〜２２ｎは、アドレス判定器２１２〜２１ｎから出力されるＥＮ２〜ＥＮｎ信号が”０”であり、判定処理を実行しないため、ＮＯＰ２〜ＮＯＰｎ信号”１”を後段のセレクー２３に出力する。
【００９８】
セレクター２３は、セレクト信号発生器２４から出力されるセレクト信号が”２”であるため、当該セレクター２３の出力としてデータ判定器２２２から出力されたＮＯＰ２信号を選択しＮＯＰ信号として、セレクト信号発生器２４に出力する。
【００９９】
セレクト信号発生器２４では、セレクター２３からＮＯＰ信号が出力されたことに応じて、セレクト値を”２”のまま維持し、セレクター２３と、比較器２５に出力をする。
【０１００】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０１０１】
（４−４）　ｔ＞ｔ４２且つｔ＜ｔ４３
各アドレス判定器２１が保持する鍵レジスタ２１Ｒに格納されている鍵アドレスと一致するアドレス信号が外部ＣＰＵ１０から供給されない状態である。
【０１０２】
そのため、アドレス判定器２１からＥＮ信号が出力されず、データ判定器２２は、判定処理を実行しない。したがって、セレクター２３からセレクト信号発生器２４にはＮＯＰ信号が出力され、セレクト信号発生器２４から出力されるセレクト値は”２”を維持したままとなる。
【０１０３】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０１０４】
（４−５）　ｔ＝ｔ４３
アドレス信号Ａ２が、各アドレス判定器２１に供給され、データ信号Ｄ２が、各データ判定器２２に供給される。
【０１０５】
アドレス信号Ａ２は、アドレス判定器２１２が備える鍵レジスタ２１Ｒ２に格納されている鍵アドレスに一致するので、アドレス判定器２１２からＥＮ２信号の値が”１”となって後段のデータ判定器２２２に出力される。
【０１０６】
アドレス判定器２１２以外のアドレス判定器２１１，２１３〜２１ｎでは、アドレスバスを介して供給されたアドレス信号Ａ２が、鍵レジスタ２１Ｒ１，２１Ｒ３〜２１Ｒｎにそれぞれ格納されている鍵アドレスと一致しないため、ＥＮ１，ＥＮ３〜ＥＮｎ信号は”０”となる。
【０１０７】
この時、各データ判定器２２には、データ信号Ｄ２がそれぞれ供給されているが、ＥＮ２信号が供給されたデータ判定器２２２だけが判定処理を実行する。データ信号Ｄ２は、データ判定器２２２が備える鍵レジスタ２２Ｒ２に格納されている鍵データに一致するので、ＯＫ２信号が”１”となって後段のセレクター２３に出力される。ＮＯＰ２信号は”０”となる。
【０１０８】
データ判定器２２２以外のデータ判定器２２１，２２３〜２２ｎは、アドレス判定器２１ｎ，２１３〜２１ｎから出力されるＥＮ１，ＥＮ３〜ＥＮｎ信号が”０”であり、判定処理を実行しないため、ＮＯＰ１，ＮＯＰ３〜ＮＯＰｎ信号”１”を後段のセレクー２３に出力する。
【０１０９】
セレクター２３は、セレクト信号発生器２４から出力されるセレクト信号が”２”であるため、当該セレクター２３の出力としてデータ判定器２２２から出力されたＯＫ２信号を選択しＵＰ信号として、セレクト信号発生器２４に出力する。
【０１１０】
セレクト信号発生器２４では、セレクター２３からＵＰ信号が出力されたことに応じて、セレクト値を”２”から”３”へ１だけインクリメントして、セレクター２３と、比較器２５に出力をする。
【０１１１】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０１１２】
（４−６）　ｔ＞ｔ４３且つｔ＜ｔ４４
各アドレス判定器２１が保持する鍵レジスタ２１Ｒに格納されている鍵アドレスと一致するアドレス信号が外部ＣＰＵ１０から供給されない状態である。
【０１１３】
そのため、アドレス判定器２１からＥＮ信号が出力されず、データ判定器２２は、判定処理を実行しない。したがって、セレクター２３からセレクト信号発生器２４にはＮＯＰ信号が出力され、セレクト信号発生器２４から出力されるセレクト値は”３”を維持したままとなる。
【０１１４】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０１１５】
（４−７）　ｔ＝ｔ４４
アドレス信号Ａ１が、各アドレス判定器２１に供給され、データ信号Ｄ３が、各データ判定器２２に供給される。
【０１１６】
アドレス信号Ａ１は、アドレス判定器２１１が備える鍵レジスタ２１Ｒ１に格納されている鍵アドレスに一致するので、アドレス判定器２１１からＥＮ１信号の値が”１”となって後段のデータ判定器２２１に出力される。
【０１１７】
アドレス判定器２１１　以外のアドレス判定器２１２〜２１ｎでは、アドレスバスを介して供給されたアドレス信号Ａ１が、鍵レジスタ２１Ｒ２〜２１Ｒｎにそれぞれ格納されている鍵アドレスと一致しないため、ＥＮ２〜ＥＮｎ信号は”０”となる。
【０１１８】
この時、各データ判定器２２には、データ信号Ｄ３がそれぞれ供給されているが、ＥＮ１信号が供給されたデータ判定器２２１だけが判定処理を実行する。データ信号Ｄ３は、データ判定器２２１が備える鍵レジスタ２２Ｒ１に格納されている鍵データに一致しないので、ＮＧ１信号が”１”となって後段のセレクター２３に出力される。ＮＯＰ１信号は”０”となる。
【０１１９】
データ判定器２２１以外のデータ判定器２２２〜２２ｎは、アドレス判定器２１２〜２１ｎから出力されるＥＮ２〜ＥＮｎ信号が”０”であり、判定処理を実行しないため、ＮＯＰ２〜ＮＯＰｎ信号”１”を後段のセレクー２３に出力する。
【０１２０】
セレクター２３は、セレクト信号発生器２４から出力されるセレクト信号が”３”であるため、当該セレクター２３の出力としてデータ判定器２２３から出力されたＮＯＰ３信号を選択しＮＯＰ信号として、セレクト信号発生器２４に出力する。
【０１２１】
セレクト信号発生器２４では、セレクター２３からＮＯＰ信号が出力されたことに応じて、セレクト値を”３”のまま維持し、セレクター２３と、比較器２５に出力をする。
【０１２２】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０１２３】
（４−８）　ｔ＞ｔ４４，ｔ＜ｔ４５
外部ＣＰＵ１０からアドレス信号Ａ３，データ信号Ｄ３〜アドレス信号Ａｎ−１，データ信号Ｄｎ−１が供給され、アドレス判定器２１、データ判定器２２で判定処理され、セレクト信号発生器２４から、セレクター２３及び比較器２５に出力されるセレクト値が”ｎ”までカウントアップされる。
【０１２４】
セレクト信号発生器２４から出力されるセレクト値を”ｎ”までカウントアップさせるには、外部ＣＰＵ１０からアドレス信号、データ信号が（アドレス信号，データ信号）＝（Ａ３，Ｄ３），（Ａ４，Ｄ４）・・・（Ａｎ−１，Ｄｎ−１）という順番で供給される必要があるが、連続的に供給される必要はなく、上述した（４−４），（４−６）で示したように鍵を構成しないアドレス信号、データ信号が間に供給されてもよい。
【０１２５】
例えば、アドレス信号と、データ信号との組み合わせで決まるデータ出力制限回路４のデータ出力制限機能を解除する複数個の鍵が、（アドレス信号，データ信号）＝（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ３，Ｄ３），（Ａ４，Ｄ４）という４個の鍵であり、（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ３，Ｄ３），（Ａ４，Ｄ４）の順番で鍵を認証することでデータ出力制限回路４の出力制限が解除されるとすると、上記４つの鍵を用いて、解除回路５によるデータ出力制限回路４の出力制限を解除する場合、上記４つの各鍵は、（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ３，Ｄ３），（Ａ４，Ｄ４）という順番が守られて解除回路５に送信されればよいため、各鍵の間に、鍵とはならないアドレス信号と、データ信号との組み合わせ、例えば（Ａ１，Ｄ４）や、（Ａ２，Ｄ７）などが送信されても解除動作には全く影響しないことになる。
【０１２６】
つまり、データ出力制限回路４のデータ出力制限を解除させるために解除回路５に送信する複数個の鍵は、鍵とはならないアドレス信号と、データ信号との組み合わせを用いることで無限に複雑な構成とすることができる。
【０１２７】
例えば、外部ＣＰＵ１０は、鍵となるアドレス信号、データ信号の４個の組み合わせ（Ａ１，Ｄ１），（Ａ２，Ｄ２）　，（Ａ３，Ｄ３），（Ａ４，Ｄ４）のそれぞれの間に（Ａ１，Ｄ２），（Ａ４，Ｄ１），（Ａ１，Ｄ３），（Ａ２，Ｄ２）を挿入した（Ａ１，Ｄ１），（Ａ１，Ｄ２），（Ａ２，Ｄ２），（Ａ４，Ｄ１），（Ａ３，Ｄ３），（Ａ１，Ｄ３），（Ａ４，Ｄ４），（Ａ２，Ｄ２）という順で、解除回路５にアクセスするようにしてもよい。
【０１２８】
また、外部ＣＰＵ１０は、上述した鍵となるアドレス信号、データ信号の４個の組み合わせ（Ａ１，Ｄ１），（Ａ２，Ｄ２）　，（Ａ３，Ｄ３），（Ａ４，Ｄ４）を含んだアドレス信号と、データ信号との組み合わせ（Ａ３，Ｄ１），（Ａ１，Ｄ２），（Ａ４，Ｄ３），（Ａ１，Ｄ１），（Ａ２，Ｄ３），（Ａ３，Ｄ４），（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ１，Ｄ４），（Ａ４，Ｄ４），（Ａ３，Ｄ３），（Ａ３，Ｄ１），（Ａ２，Ｄ２），（Ａ１，Ｄ３），（Ａ４，Ｄ４），（Ａ３，Ｄ３）を上記順番で解除回路５に供給してアクセスすることも可能である。
【０１２９】
上述した（Ａ３，Ｄ１），（Ａ１，Ｄ２），（Ａ４，Ｄ３），（Ａ１，Ｄ１），（Ａ２，Ｄ３），（Ａ３，Ｄ４），（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ１，Ｄ４），（Ａ４，Ｄ４），（Ａ３，Ｄ３），（Ａ３，Ｄ１），（Ａ２，Ｄ２），（Ａ１，Ｄ３），（Ａ４，Ｄ４），（Ａ３，Ｄ３）を解除回路５に供給すると、図５のタイミングチャートに示すように、当該解除回路５では、セレクター２３からＲＥＳＥＴ信号（ＮＧ信号）が出力され、セレクト信号発生器２４から出力されるセレクト信号が”１”にリセットされるリセット動作を含んだ認証処理動作をする。このように解除回路５にリセット動作をさせるアドレス信号と、データ信号との複数個の組み合わせをリセットパターンと呼ぶ。リセットパターンは、鍵となるアドレス信号と、データ信号との組み合わせが何度も出現したりするため、より複雑な鍵構成とすることができる。
【０１３０】
図５のタイミングチャートで示すように、解除回路５には、時刻ｔ５１の時に、（Ａ１，Ｄ１）が外部ＣＰＵ１０から供給される。時刻ｔ５１では、セレクト信号発生器２４からセレクター２３に出力されるセレクト信号が”１”であることから、アドレス判定器２１１、データ判定器２２１による認証処理によって、セレクター２３からセレクト信号発生器２４にＯＫ信号が出力される。ＯＫ信号が出力されたことに応じて、セレクト信号発生器２４は、セレクト信号として”１”からカウントアップさせた”２”をセレクター２３及び比較器２５に出力する。
【０１３１】
しかし、時刻ｔ５２において、外部ＣＰＵ１０から（Ａ２，Ｄ３）が供給されると、アドレス判定器２１２では、アドレスＡ２が認証されるが、データ判定器２２２では、鍵レジスタ２２Ｒ２に格納されている鍵データとデータ信号Ｄ３とが一致しないため認証されない。
【０１３２】
したがって、セレクター２３からセレクト信号発生器２４には、ＲＥＳＥＴ信号であるＮＧ信号が出力されるため、セレクト信号発生器２４から、セレクター２３及び比較器２５に出力されるセレクト信号の値は、”２”から”１”にリセットされてしまう。したがって、データ出力制限回路４のデータ出力制限を解除するには、アドレス判定器２１１，データ判定機２２１による判定処理から、もう一度、実行する必要がある。
【０１３３】
この後、図５に示すタイミングチャートでは、時刻ｔ５３で（Ａ１，Ｄ１）、時刻ｔ５４で（Ａ２，Ｄ２）、時刻ｔ５５で（Ａ３，Ｄ３）、時刻ｔ５６で（Ａ４，Ｄ４）が外部ＣＰＵ１０から供給されることで、アドレス判定器２１、データ判定器２３での全ての処理が実行され認証される。解除回路５は、全ての認証処理が終了したことに応じて、データ出力制限解除信号であるセキュア信号”１”をデータ出力制限回路４に出力する。
【０１３４】
再び、図４に示すタイミングチャートに戻り説明を続ける。
【０１３５】
（４−９）　ｔ＝ｔ４５
アドレス信号Ａｎが、各アドレス判定器２１に供給され、データ信号Ｄｎが、各データ判定器２２に供給される。
【０１３６】
アドレス信号Ａｎは、アドレス判定器２１ｎが備える鍵レジスタ２１Ｒｎに格納されている鍵アドレスに一致するので、アドレス判定器２１ｎからＥＮｎ信号の値が”１”となって後段のデータ判定器２２ｎに出力される。
【０１３７】
アドレス判定器２１ｎ　以外のアドレス判定器２１１〜２１ｎ−１では、アドレスバスを介して供給されたアドレス信号Ａｎが、鍵レジスタ２１Ｒ１〜２１Ｒｎ−１にそれぞれ格納されている鍵アドレスと一致しないため、ＥＮ１〜ＥＮｎ−１信号は”０”となる。
【０１３８】
この時、各データ判定器２２には、データ信号Ｄｎがそれぞれ供給されているが、ＥＮｎ信号が供給されたデータ判定器２２ｎだけが判定処理を実行する。データ信号Ｄｎは、データ判定器２２ｎが備える鍵レジスタ２２Ｒｎに格納されている鍵データに一致するので、ＯＫｎ信号が”１”となって後段のセレクター２３に出力される。ＮＯＰｎ信号は”０”となる。
【０１３９】
データ判定器２２ｎ以外のデータ判定器２２１〜２２ｎ−１は、アドレス判定器２１１〜２１ｎ−１から出力されるＥＮ１〜ＥＮｎ−１信号が”０”であり、判定処理を実行しないため、ＮＯＰ１〜ＮＯＰｎ−１信号”１”を後段のセレクター２３に出力する。
【０１４０】
セレクター２３は、セレクト信号発生器２４から出力されるセレクト信号が”ｎ”であるため、当該セレクター２３の出力としてデータ判定器２２ｎから出力されたＯＫｎ信号を選択しＵＰ信号として、セレクト信号発生器２４に出力する。
【０１４１】
セレクト信号発生器２４では、セレクター２３からＵＰ信号が出力されたことに応じて、セレクト値を”ｎ”から”ｎ＋１”へ１だけインクリメントして、セレクター２３と、比較器２５に出力をする。
【０１４２】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となったことに応じて、ＳＥＣＵＲＥ信号”１”をデータ出力制限回路４に出力する。
【０１４３】
上述したように、解除回路５は、外部ＣＰＵ１０から供給される所定の値のアドレス信号と、データ信号との組み合わせによって決まる複数個の鍵の認証処理を所定の順番で実行しない限り、データ出力制限回路４による内部デバイス３が備えるメモリやレジスタ内のデータ、プログラムの出力制限を解除することができない。
【０１４４】
つまり、解除回路５の解除処理では、データ信号だけでなく、アドレス信号をも鍵の要素として加え、アドレス信号を判定するアドレス判定器２１、データ信号を判定するデータ判定回路２２を多段構成とし、セレクター２３、セレクト信号発生器２４によって解除する鍵の順番を規定することで、任意のアドレス信号と、データ信号との組み合わせを、鍵となるアドレス信号と、データ信号との複数個の組み合わせの中に挿入したり、上述したリセットパターンを活用することなどができるため、どの、アドレス信号と、データ信号との組み合わせが鍵であるのか、また、どの順番で解除回路５に上記複数個の鍵が送信されるとデータ出力制限回路４のデータ出力制限機能が解除されるのかを特定することが非常に困難となるため、クラックによる不当なアクセスを防止することができる。
【０１４５】
また、ＬＳＩ回路１が備える解除回路５は、所定のアドレス信号と、データ信号との組み合わせによる複数個の鍵を、所定の順番で認証処理することで、データ出力制限回路４による内部デバイス３のデータ出力制限を解除することができるが、さらに、解除したデータ出力制限回路４の出力制限機能を再び回復させ、内部デバイス３にデータ出力制限をかけることができる。
【０１４６】
データ出力制限回路４のデータ出力制限機能を再び回復させるためには、上述した複数個の鍵の認証が終了した後、解除回路５のセレクター２３に設定するセレクト信号を”１”にリセットする必要がある。
【０１４７】
例えば、セレクター２３にセットされるセレクト信号が”１”にリセットされた場合、（Ａ１，Ｄ２）というようなセレクター２３にＮＧ１信号が出力されるようなアドレス信号と、データ信号との組み合わせを解除回路５に供給することで、セレクト信号発生器２４にもＲＥＳＥＴ信号であるＮＧ信号が供給されることになる。
【０１４８】
セレクト信号発生器２４は、ＲＥＳＥＴ信号を受け取ると、この時点まで”ｎ＋１”としてセレクター２３及び比較器２５に出力しているセレクト信号を”１”にリセットし、セレクター２３及び比較器２５に出力する。
【０１４９】
比較器２５は、セレクト信号発生器２４から出力されたセレクト信号”１”と、ｎ＋１とを比較し、一致しなかったことに応じて、ＳＥＣＵＲ信号を”１”から”０”として、データ出力制限回路４に出力する。
【０１５０】
データ出力制限回路４は、解除回路５の比較器２５からＳＥＣＵＲ信号”０”が出力されたことに応じて、解除されているデータ出力制限機能を再び回復させる。
【０１５１】
このように、解除回路５では、データ出力制限回路４のデータ出力制限が解除された後に、セレクター２３に設定されるセレクト信号の値をリセットして”１”とすることで、データ判定器２２からＮＧ信号を出力させるアドレス信号と、データ信号との組み合わせが入力された場合に、データ出力制限回路４のデータ出力制限機能を再び回復させることができる。
【０１５２】
したがって、データ出力制限回路４のデータ出力制限機能の解除処理、解除されたデータ出力制限機能の回復処理を、供給するアドレス信号と、データ信号の組み合わせを換えることで自由に制御することができる。
【０１５３】
例えば、（Ａｎ，［Ｄｍ］）が、アドレスＡｎを指定することにより、データＤｍが読み出されたことを示しているとし、内部デバイス３が備えるメモリ又はレジスタのアドレス、アドレスＡ７，Ａ８，Ａ９には、データＤ７，Ｄ８，Ｄ９がそれぞれ格納されているとする。
【０１５４】
また、アドレス信号と、データ信号との組み合わせで決まるデータ出力制限回路４のデータ出力制限機能を解除する複数個の鍵が、（アドレス信号，データ信号）＝（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ３，Ｄ３），（Ａ４，Ｄ４）という４個の鍵であり、（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ３，Ｄ３），（Ａ４，Ｄ４）の順番で鍵を認証することで、データ出力制限回路４のデータ出力制限が解除されるとする。
【０１５５】
このとき、ＬＳＩ回路１には、外部ＣＰＵ１０から、ＬＳＩ回路１の解除回路５に対して、図６に示した（１）データ出力制限を解除するアドレス信号と、データ信号との組み合わせ、（２）データ出力制限をするアドレス信号と、データ信号との組み合わせ、（３）データ出力制限を解除するアドレス信号と、データ信号との組み合わせ、（４）データ出力制限をするアドレス信号と、データ信号との組み合わせが（１）〜（４）まで連続的に（Ａ１，Ｄ１），（Ａ１，Ｄ２），（Ａ２，Ｄ２），（Ａ４，Ｄ１），（Ａ８，［Ｄ６］），（Ａ３，Ｄ３），（Ａ１，Ｄ３），（Ａ４，Ｄ４）（Ａ２，Ｄ２），（Ａ８，［Ｄ８］），（Ａ１，Ｄ２）（Ａ９，［Ｄ１］），（Ａ７，［Ｄ９］），（Ａ２，Ｄ２），（Ａ４，［Ｄ２］），（Ａ１，Ｄ２），（Ａ１，Ｄ１），（Ａ１，Ｄ３），（Ａ４，Ｄ４），（Ａ２，Ｄ２），（Ａ７，［Ｄ１］），（Ａ３，Ｄ３），（Ａ１，Ｄ３），（Ａ４，Ｄ４）（Ａ２，［Ｄ５］），（Ａ７，［Ｄ７］），（Ａ２，［Ｄ９］），（Ａ９，［Ｄ９］），（Ａ３，Ｄ１），（Ａ１，Ｄ４）というように供給されるとする。
【０１５６】
まず、解除回路５は、データ出力制限回路４のデータ出力制限を解除する鍵となる（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ３，Ｄ３），（Ａ４，Ｄ４）を、この順番で含んだ（Ａ１，Ｄ１），（Ａ１，Ｄ２），（Ａ２，Ｄ２），（Ａ４，Ｄ１），（Ａ８，［Ｄ６］），（Ａ３，Ｄ３），（Ａ１，Ｄ３），（Ａ４，Ｄ４）が外部ＣＰＵ１０から供給されたことに応じて、認証処理を実行し、データ出力制限回路４のデータ出力制限機能を解除する。データ出力制限回路４のデータ出力制限が解除されると、セレクター２３のセレクト信号が”１”にリセットされる。
【０１５７】
なお、（Ａ４，Ｄ４）が外部ＣＰＵ１０から解除回路５に供給されるまで、データ出力制限回路４は、データ出力制限中であるため、アドレスＡ８を指定した読み出し要求には、データ出力制限回路４よりダミーデータとしてＤ６が返されている。
【０１５８】
続いて、解除回路５には、外部ＣＰＵ１０から（Ａ２，Ｄ２），（Ａ８，［Ｄ８］），（Ａ１，Ｄ２）が供給される。ここでは、データ出力制限回路４のデータ出力制限機能が解除されているため、アドレスＡ８を指定したデータ読み出し要求に対しては内部デバイス３からデータＤ８が読み出されて、返される。
【０１５９】
また、外部ＣＰＵ１０から（Ａ１，Ｄ２）が供給されると、アドレス判定器２１１でアドレスＡ１が認証処理され、データ判定器２２１においてデータＤ２が認証処理されずにＮＧ１信号がセレクター２３に出力される。
【０１６０】
セレクター２３は、セレクト信号が”１”にリセットされていることから、データ判定器２２１から出力されたＮＧ１信号をセレクト信号発生器２４に出力し、セレクト信号発生器２４は、今まで出力していたセレクト信号をリセットしてセレクト信号”１”をセレクター２３及び比較器２５に出力する。
【０１６１】
比較器２５は、セレクト信号”１”と、ｎ＝４から求まるｎ＋１＝４＋１＝”５”とを比較し、一致しないことに応じて、データ出力制限回路４に、ＳＥＣＵＲ信号の値として”０”を出力し、解除されているデータ出力制限機能を回復させる。
【０１６２】
さらに、続いて、解除回路５は、データ出力制限回路４のデータ出力制限を解除する鍵となる（Ａ１，Ｄ１），（Ａ２，Ｄ２），（Ａ３，Ｄ３），（Ａ４，Ｄ４）を、この順番で含んだ（Ａ９，［Ｄ１］），（Ａ７，［Ｄ９］），（Ａ２，Ｄ２），（Ａ４，［Ｄ２］），（Ａ１，Ｄ２），（Ａ１，Ｄ１），（Ａ１，Ｄ３），（Ａ４，Ｄ４），（Ａ２，Ｄ２），（Ａ７，［Ｄ１］），（Ａ３，Ｄ３），（Ａ１，Ｄ３），（Ａ４，Ｄ４）が外部ＣＰＵ１０から供給されたことに応じて、認証処理を実行し、データ出力制限回路４のデータ出力制限機能を解除する。データ出力制限回路４のデータ出力制限機能が解除されると、セレクター２３のセレクト信号が”１”にリセットされる。
【０１６３】
なお、（Ａ４，Ｄ４）が外部ＣＰＵ１０から解除回路５に供給されるまで、データ出力制限回路４は、データ出力制限中であるため、アドレスＡ９，Ａ７，Ａ４，Ａ７を指定した読み出し要求には、データ出力制限回路４よりダミーデータとしてそれぞれデータＤ１，Ｄ９，Ｄ２，Ｄ１が返されている。
【０１６４】
続いて、解除回路５には、外部ＣＰＵ１０から（Ａ２，［Ｄ５］），（Ａ７，［Ｄ７］），（Ａ２，［Ｄ９］），（Ａ９，［Ｄ９］），（Ａ３，Ｄ１），（Ａ１，Ｄ４）が供給される。
【０１６５】
ここでは、データ出力制限回路４のデータ出力制限機能が解除されているため、アドレスＡ７，Ａ９を指定したデータ読み出し要求に対しては、内部デバイス３からデータＤ７，Ｄ９がそれぞれ読み出されて、返される。一方、内部デバイス３のメモリ、又はレジスタを指定するアドレスではないアドレスＡ２を指定した２個のデータ読み出し要求に対しては、ダミーデータとしてそれぞれデータＤ５，Ｄ９を返している。
【０１６６】
また、外部ＣＰＵ１０から（Ａ１，Ｄ４）が供給されると、アドレス判定器２１１でアドレスＡ１が認証処理され、データ判定器２２１において、データＤ４が認証処理されずにＮＧ１信号がセレクター２３に出力される。
【０１６７】
これに応じて、セレクター２３は、セレクト信号が”１”にリセットされていることから、データ判定器２２１から出力されたＮＧ１信号をセレクト信号発生器２４に出力する。セレクト信号発生器２４は、今まで出力していたセレクト信号をリセットしてセレクト信号”１”をセレクター２３及び比較器２５に出力する。
【０１６８】
比較器２５は、セレクト信号”１”と、ｎ＝４から求まるｎ＋１＝４＋１＝”５”とを比較し、一致しないことに応じて、データ出力制限回路４に、ＳＥＣＵＲ信号の値として”０”を出力し、解除されているデータ出力制限機能を回復させる。
【０１６９】
以上のようなアドレス信号と、データ信号との組み合わせを、外部ＣＰＵ１０からＬＳＩ回路１に供給することで、ＬＳＩ回路１の解除回路５は、データ出力制限回路４のデータ出力制限機能を”解除”→”回復”→”解除”→”回復”→・・・というように自由にＯＮ、ＯＦＦすることができる。
【０１７０】
上述したように、解除回路５によるデータ出力制限回路４のデータ出力制限機能の解除処理、データ出力制限機能の回復処理は、通常のデータ読み出し処理や、データ書き込み処理などの際に一般的に使用されるアドレス信号と、データ信号との組み合わせを供給することによって実行されているため、外部からのクラックによって、アドレス信号と、データ信号との組み合わせを取得したとしても、データ出力制限回路４のデータ出力制限機能が解除されている状態なのか、データ出力制限機能が回復し、データ出力制限がなされている状態なのかということを知ることはできない。
【０１７１】
したがって、データ出力制限機能を解除する解除処理と、解除したデータ出力制限機能の回復処理とを交互に実行し、データ出力制限の解除状態を分散して出現させ、内部デバイス３から読み出したいデータを、例えば、最初の解除によって（Ａ８，［Ｄ８］）を取得し、２度目の解除で（Ａ７，［Ｄ７］），（Ａ９，［Ｄ９］）を取得するというように、要求するデータを集中して取得することを避けるとともに、データ出力制限回路４がデータ出力制限中であっても、データの読み出し要求を実行し、指定されたアドレスとは関係がなく、全く意味のないダミーデータを取得することで、実際に内部デバイス３から読み出されたデータがどのデータであるのか特定されることを回避することができる。
【０１７２】
これは、例えば、解除回路５を備えたＬＳＩ回路１を搭載したセキュリティ装置が、ネットワーク網などに接続され、内部デバイス３に格納されたデータや、プログラムを上記ネットワーク網を介して読み出した場合などにおいて特に有効であり、読み出されたデータをネットワーク網を介してクラックされた場合であっても、有用な情報を含んだデータを特定することが困難であるため、不正なアクセスによって取得したデータの不正利用を防止することができる。
【０１７３】
また、本発明を適用したＬＳＩ回路１は、アドレス信号と、データ信号とをデータ出力制限回路４のデータ出力制限機能を解除する鍵として使用する解除回路５を備えていたが、解除回路５に換えて、アドレス信号、データ信号に加え、コントロール信号も鍵の構成要素として使用する図７に示す解除回路５’を備えていてもよい。
【０１７４】
図７に示す解除回路５’は、解除回路５のアドレス判定器２１に換えて、アドレス判定器３１を使用している。
【０１７５】
アドレス判定器３１は、外部ＣＰＵ１０から供給されるコントロール信号、アドレス信号の判定処理をするｎ個のアドレス判定器３１１　，３１２　，３１３　・・・３１ｎ−２，３１ｎ−１，３１ｎ（ｎは、２以上の整数）から構成されている。
【０１７６】
ｎ個の各アドレス判定器３１は、それぞれ、外部ＣＰＵ１０から供給されるコントロール信号を判定するための鍵コントロール信号と、アドレス信号を判定するための鍵アドレスとを格納した鍵レジスタ３１Ｒを備えている。
【０１７７】
ｎ個のアドレス判定器３１１　，３１２　，３１３　・・・３１ｎ−２，３１ｎ−１，３１ｎがそれぞれ備える鍵レジスタ３１Ｒは、鍵レジスタ３１Ｒ１　，３１Ｒ２　，３１Ｒ３　・・・３１Ｒｎ−２，３１Ｒｎ−１，３１Ｒｎである。
【０１７８】
各アドレス判定器３１は、外部ＣＰＵ１０から制御信号バスを介してコントロール信号が供給されると、各々が備える鍵レジスタ３１Ｒに格納されている鍵コントロール信号を読み出し、供給されたコントロール信号と、読み出した鍵コントロール信号とを比較して、供給されたコントロール信号が鍵コントロール信号に一致するかどうかを判定する。
【０１７９】
さらに、各アドレス判定器３１は、外部ＣＰＵ１０からアドレスバスを介してアドレス信号が供給されると、各々が備える鍵レジスタ３１Ｒに格納されている鍵アドレスを読み出し、供給されたアドレス信号と、読み出した鍵アドレスとを比較して、供給されたアドレス信号が鍵アドレスに一致するかどうか判定をする。
【０１８０】
アドレス判定器３１は、供給されたコントロール信号が、鍵コントロール信号と一致し、且つ、供給されたアドレス信号が、鍵アドレスと一致した場合、外部ＣＰＵ１０から、コントロール信号、アドレス信号とともに供給されるデータ信号のデータ判定器２２による判定処理を許可するＥＮ（ＥＮＡＢＬＥ）信号を、データ判定器２２に出力する。
【０１８１】
図７に示した解除回路５’は、図２を用いて説明をした解除回路５のアドレス判定器２１に換えて、アドレス判定器３１を使用した以外は、解除回路５と同様の構成であるため、アドレス判定器３１以外の各機能部の説明は省略をする。
【０１８２】
解除回路５’は、アドレス判定器３１によって、コントロール信号も鍵の構成要素として判定処理することで、鍵の認証が難しくなるため、解除回路５に較べてさらにセキュリティレベルを高くすることができる。
【０１８３】
次に、図８に示すフローチャートを用いて、解除回路５’の動作について説明をする。
【０１８４】
なお、図８に示すフローチャートにおける、アドレス判定器３１、データ判定器２２は、セレクト信号発生器２４から出力されセレクター２３にセットされるセレクト信号”ｎ”によって特定されるアドレス判定器３１ｎ、データ判定器２２ｎを示すこととするため、セレクター２３における判定処理結果をセレクト信号に基づいて選択する工程は省略をする。
【０１８５】
まず、ステップＳ１１において、解除回路５’は初期化される。解除回路５’の初期化処理においては、セレクト信号発生器２４からセレクター２３に対して、アドレス判定器３１１、データ判定器２２１を指定するセレクト信号”１”が出力されるとともに、比較器２５からデータ出力制限回路４に対して、ＳＥＣＵＲ信号”０”が出力される。
【０１８６】
解除回路５’は、初期化されると、外部ＣＰＵ１０から供給されるコントロール信号、アドレス信号、データ信号の待機状態となる。
【０１８７】
ステップＳ１２において、アドレス判定器３１は、外部ＣＰＵ１０から制御信号バスを介して供給されるコントロール信号と、当該アドレス判定器３１が備える鍵レジスタ３１Ｒに格納されている鍵コントロール信号とを比較し、一致するかどうか判定をする。
【０１８８】
コントロール信号と、鍵コントロール信号とが一致した場合、工程をステップＳ１４へと進め、アドレス判定器３１は、アドレス信号の判定を行う。
【０１８９】
コントロール信号と、鍵コントロール信号とが一致しなかった場合、アドレス判定器３１は、ＥＮ信号として”０”を出力し、工程をステップＳ１３へと進める。
【０１９０】
ステップＳ１３において、データ判定器２２は、前段のアドレス判定器３１からＥＮ信号が供給されなかったことに応じて、外部ＣＰＵ１０からデータバスを介して供給されるデータの判定処理を実行せず、上記判定処理が実行されなかったことを示すＮＯＰ信号をセレクター２３に出力する。
【０１９１】
セレクター２３に出力されたＮＯＰ信号は、セレクト信号発生器２４に出力される。セレクト信号発生器２４は、ＮＯＰ信号を受け取ったことに応じて、セレクト信号の値を現在のまま維持し（ＨＯＬＤ）、セレクター２３及び比較器２５へと出力する。
【０１９２】
ステップＳ１３の工程が終了すると、ステップＳ１２へと戻り、再び、外部ＣＰＵ１０から供給されるコントロール信号、アドレス信号、データ信号の待機状態となる。
【０１９３】
ステップＳ１４において、アドレス判定器３１は、外部ＣＰＵ１０からアドレスバスを介して供給されるアドレス信号と、当該アドレス判定器３１が備える鍵レジスタ３１Ｒに格納されている鍵アドレスとを比較し、一致するかどうか判定をする。アドレス信号と、鍵アドレスとが一致した場合、アドレス判定器３１は、後段のデータ判定器２２にＥＮ信号を出力する。
【０１９４】
アドレス信号と、鍵アドレスとが一致した場合は、工程をステップＳ１５へと進め、一致しなかった場合、工程をステップＳ１３へと戻す。
【０１９５】
ステップＳ１５において、データ判定器２２は、前段のアドレス判定器３１からＥＮ信号が供給されたことに応じて、外部ＣＰＵ１０からのデータバスを介して供給されるデータ信号の判定処理を実行する。
【０１９６】
データ判定器２２は、外部ＣＰＵ１０から供給されたデータ信号と、当該データ判定器２２が備える鍵レジスタ２２Ｒに格納されている鍵データとを比較し、一致するかどうか判定をする。データ信号と、鍵データとが一致した場合、データ判定器２２は、後段のセレクター２３にＯＫ信号を出力し、一致しなかった場合、ＮＧ信号を出力する。セレクター２３に出力されたＯＫ信号、又は、ＮＧ信号は、セレクト信号発生器２４に出力される。
【０１９７】
データ信号と、鍵データとが一致せず、ＮＧ信号が、セレクト信号発生器２４に出力された場合、工程はステップＳ１１へと戻り、セレクト信号の値は”１”に初期化される。
【０１９８】
データ信号と、鍵データとが一致し、ＯＫ信号がセレクト信号発生器２４に出力された場合、工程はステップＳ１６へと進む。
【０１９９】
ステップＳ１６において、セレクト信号発生器２４は、ＯＫ信号を受け取ったことに応じて、セレクト信号の値を１だけインクリメントし、セレクター２３及び比較器２５へと出力する。
【０２００】
値が１だけインクリメントされてセレクター２３に出力されたセレクト信号は、セレクター２３にセットされ、続く判定処理においてセレクト信号発生器２４に判定処理結果を出力するアドレス判定器３１と、データ判定器２２とが特定される。
【０２０１】
ステップＳ１７において、比較器２５は、セレクト信号発生器２４から出力されるセレクト信号が、ｎ＋１であるかどうかを判定する。
【０２０２】
セレクト信号がｎ＋１となった場合、解除回路５’が備えるｎ個のアドレス判定器３１、ｎ個のデータ判定器２２の判定処理が全て終了したことになるため工程をステップＳ１８へと進める。
【０２０３】
セレクト信号がｎ＋１となっていない場合、解除回路５’が備えるｎ個のアドレス判定器３１、ｎ個のデータ判定器２２の判定処理が全て終了していないため、工程をステップＳ１２へと戻し、コントロール信号、アドレス信号、データ信号の待機状態となる。
【０２０４】
ステップＳ１８において、比較器２５は、ｎ個のアドレス判定器３１、ｎ個のデータ判定器２２における判定処理が全て終了したことに応じて、データ出力制限解除信号であるＳＥＣＵＲＥ信号”１”をデータ出力制限回路４に出力する。
【０２０５】
続いて、図４に示すタイミングチャートを用いて、外部ＣＰＵ１０から供給されるコントロール信号、アドレス信号、データ信号に基づいて、データ出力制限回路４のデータ出力制限を解除する解除回路５’の具体的な動作について説明をする。
【０２０６】
上述したような構成のＬＳＩ回路１の解除回路５’は、コントロール信号と、アドレス信号と、データ信号との組み合わせによって決まる鍵を複数個、所定の順番で認証することで、データ出力制限回路４のデータ出力制限機能を解除している。
【０２０７】
図９のタイミングチャートでは、解除回路５’には、所定の値のコントロール信号、アドレス信号、データ信号の組み合わせが連続的に供給され、ｔ９１として示した時刻で、コントロール信号Ｃ１、アドレス信号Ａ１、データ信号Ｄ１が供給され、ｔ９２として示した時刻で、コントロール信号Ｃ２、アドレス信号Ａ１、データ信号Ｄ２が供給され、ｔ９３として示した時刻で、コントロール信号Ｃ２、アドレス信号Ａ２、データ信号Ｄ２が供給され、ｔ９４として示した時刻で、コントロール信号Ｃ１、アドレス信号Ａ１、データ信号Ｄ３が供給され、ｔ９５として示した時刻で、コントロール信号Ｃｎ、アドレス信号Ａｎ、データ信号Ｄｎが供給されることとする。
【０２０８】
特に、データ出力制限回路４のデータ出力制限を解除するための鍵となるコントロール信号と、アドレス信号と、データ信号との組み合わせを、（コントロール信号，アドレス信号，データ信号）＝（Ｃ１，Ａ１，Ｄ１），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ３，Ｄ３）・・・（Ｃｎ−１，Ａｎ−１，Ｄｎ−１），（Ｃｎ，Ａｎ，Ｄｎ）とし、（Ｃ１，Ａ１，Ｄ１）→（Ｃ２，Ａ２，Ｄ２）→（Ｃ３，Ａ３，Ｄ３）→・・・→（Ｃｎ−１，Ａｎ−１，Ｄｎ−１）→（Ｃｎ，Ａｎ，Ｄｎ）の順番で認証処理された場合のみ、出力制限が解除される。
【０２０９】
図９に示すタイミングチャートを用いた説明では、時刻をｔとし、ｔ＜ｔ９１、ｔ＝ｔ９１、ｔ＝ｔ９２、ｔ＞ｔ９２且つｔ＜ｔ９３、ｔ＝ｔ９３、ｔ＞ｔ９３且つｔ＜ｔ９４、ｔ＝９４、ｔ＞ｔ９４且つｔ＜ｔ９５、ｔ＝ｔ９５の時間領域における解除回路５’の動作について説明をする。
【０２１０】
（９−１）　ｔ＜ｔ９１
解除回路５’は、セレクト信号発生器２４からセレクト信号”１”が出力され、比較器２５からＳＥＣＵＲ信号”０”が出力されている初期状態にある。
【０２１１】
（９−２）　ｔ＝ｔ９１
コントロール信号Ｃ１、アドレス信号Ａ１が、各アドレス判定器３１に供給され、データ信号Ｄ１が、各データ判定器２２に供給される。
【０２１２】
コントロール信号Ｃ１、アドレス信号Ａ１は、アドレス判定器３１１が備える鍵レジスタ３１Ｒ１に格納されている鍵コントロール信号、鍵アドレスにそれぞれ一致するので、アドレス判定器３１１からＥＮ１信号の値が”１”となって後段のデータ判定器２２１に出力される。
【０２１３】
アドレス判定器３１１以外のアドレス判定器３１２〜３１ｎでは、供給されたコントロール信号Ｃ１、アドレス信号Ａ１が、鍵レジスタ３１Ｒ２〜３１Ｒｎにそれぞれ格納されている鍵コントロール信号、鍵アドレスと一致しないため、ＥＮ２〜ＥＮｎ信号は”０”となる。
【０２１４】
この時、各データ判定器２２には、データ信号Ｄ１がそれぞれ供給されているが、ＥＮ１信号が供給されたデータ判定器２２１だけが判定処理を実行する。データ信号Ｄ１は、データ判定器２２１が備える鍵レジスタ２２Ｒ１に格納されている鍵データに一致するので、ＯＫ１信号が”１”となって後段のセレクター２３に出力される。ＮＯＰ１信号は”０”となる。
【０２１５】
データ判定器２２１以外のデータ判定器２２２〜２２ｎは、アドレス判定器３１２〜２１ｎから出力されるＥＮ２〜ＥＮｎ信号が”０”であり、判定処理を実行しないため、ＮＯＰ２〜ＮＯＰｎ信号”１”を後段のセレクー２３に出力する。
【０２１６】
セレクター２３は、セレクト信号発生器２４から出力されるセレクト信号が”１”であるため、当該セレクター２３の出力としてデータ判定器２２１から出力されたＯＫ１信号を選択しＵＰ信号として、セレクト信号発生器２４に出力する。
【０２１７】
セレクト信号発生器２４では、セレクター２３からＵＰ信号が出力されたことに応じて、セレクト値を”１”から”２”へ１だけインクリメントして、セレクター２３と、比較器２５に出力をする。
【０２１８】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０２１９】
このように、コントロール信号Ｃ１と、アドレス信号Ａ１と、データ信号Ｄ１とが解除回路５’に供給されアドレス判定器３１１　、データ判定器２２１でそれぞれ判定されることで、解除回路５’における認証処理が開始されることになる。
【０２２０】
（９−３）　ｔ＝ｔ９２
コントロール信号Ｃ２、アドレス信号Ａ１が、各アドレス判定器３１に供給され、データ信号Ｄ２が、各データ判定器２２に供給される。
【０２２１】
各アドレス判定器３１に供給されるコントロール信号Ｃ２と、アドレス信号Ａ１とを同時に格納している鍵レジスタ３１Ｒが存在しないことから、どのアドレス判定器３１からもＥＮ信号が出力されず、データ判定器２２は、判定処理を実行しない。したがって、セレクター２３からセレクト信号発生器２４にはＮＯＰ信号が出力され、セレクト信号発生器２４から出力されるセレクト値は”２”を維持したままとなる。
【０２２２】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０２２３】
（９−４）　ｔ＞ｔ９２且つｔ＜ｔ９３
各アドレス判定器３１が保持する鍵レジスタ３１Ｒに格納されている鍵コントロール信号、鍵アドレスと一致するコントロール信号、アドレス信号が外部ＣＰＵ１０から供給されない状態である。
【０２２４】
そのため、アドレス判定器３１からＥＮ信号が出力されず、データ判定器２２は、判定処理を実行しない。したがって、セレクター２３からセレクト信号発生器２４にはＮＯＰ信号が出力され、セレクト信号発生器２４から出力されるセレクト値は”２”を維持したままとなる。
【０２２５】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０２２６】
（９−５）　ｔ＝ｔ９３
コントロール信号Ｃ２、アドレス信号Ａ２が、各アドレス判定器３１に供給され、データ信号Ｄ２が、各データ判定器２２に供給される。
【０２２７】
コントロール信号Ｃ２、アドレス信号Ａ２は、アドレス判定器３１２が備える鍵レジスタ３１Ｒ２に格納されている鍵コントロール信号、鍵アドレスにそれぞれ一致するので、アドレス判定器３１２からＥＮ２信号の値が”１”となって後段のデータ判定器２２２に出力される。
【０２２８】
アドレス判定器３１２以外のアドレス判定器３１１，３１３〜３１ｎでは、供給されたコントロール信号Ｃ２、アドレス信号Ａ２が、鍵レジスタ３１Ｒ１，３１Ｒ３〜３１Ｒｎにそれぞれ格納されている鍵コントロール信号、鍵アドレスと一致しないため、ＥＮ１，ＥＮ３〜ＥＮｎ信号は”０”となる。
【０２２９】
この時、各データ判定器２２には、データ信号Ｄ２がそれぞれ供給されているが、ＥＮ２信号が供給されたデータ判定器２２２だけが判定処理を実行する。データ信号Ｄ２は、データ判定器２２２が備える鍵レジスタ２２Ｒ２に格納されている鍵データに一致するので、ＯＫ２信号が”１”となって後段のセレクター２３に出力される。ＮＯＰ２信号は”０”となる。
【０２３０】
データ判定器２２２以外のデータ判定器２２１，２２３〜２２ｎは、アドレス判定器３１ｎ，３１３〜３１ｎから出力されるＥＮ１，ＥＮ３〜ＥＮｎ信号が”０”であり、判定処理を実行しないため、ＮＯＰ１，ＮＯＰ３〜ＮＯＰｎ信号”１”を後段のセレクー２３に出力する。
【０２３１】
セレクター２３は、セレクト信号発生器２４から出力されるセレクト信号が”２”であるため、当該セレクター２３の出力としてデータ判定器２２２から出力されたＯＫ２信号を選択しＵＰ信号として、セレクト信号発生器２４に出力する。
【０２３２】
セレクト信号発生器２４では、セレクター２３からＵＰ信号が出力されたことに応じて、セレクト値を”２”から”３”へ１だけインクリメントして、セレクター２３と、比較器２５に出力をする。
【０２３３】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０２３４】
（９−６）　ｔ＞ｔ９３且つｔ＜ｔ９４
各アドレス判定器３１が保持する鍵レジスタ３１Ｒに格納されている鍵コントロール信号、鍵アドレスと一致するコントロール信号、アドレス信号が外部ＣＰＵ１０から供給されない状態である。
【０２３５】
そのため、アドレス判定器３１からＥＮ信号が出力されず、データ判定器２２は、判定処理を実行しない。したがって、セレクター２３からセレクト信号発生器２４にはＮＯＰ信号が出力され、セレクト信号発生器２４から出力されるセレクト値は”３”を維持したままとなる。
【０２３６】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０２３７】
（９−７）　ｔ＝ｔ９４
コントロール信号Ｃ１、アドレス信号Ａ１が、各アドレス判定器３１に供給され、データ信号Ｄ３が、各データ判定器２２に供給される。
【０２３８】
コントロール信号Ｃ１、アドレス信号Ａ１は、アドレス判定器３１１が備える鍵レジスタ３１Ｒ１に格納されている鍵コントロール信号、鍵アドレスにそれぞれ一致するので、アドレス判定器３１１からＥＮ１信号の値が”１”となって後段のデータ判定器２２１に出力される。
【０２３９】
アドレス判定器３１１　以外のアドレス判定器３１２〜３１ｎでは、供給されたコントロール信号Ｃ１、アドレス信号Ａ１が、鍵レジスタ３１Ｒ２〜３１Ｒｎにそれぞれ格納されている鍵コントロール信号、鍵アドレスと一致しないため、ＥＮ２〜ＥＮｎ信号は”０”となる。
【０２４０】
この時、各データ判定器２２には、データ信号Ｄ３がそれぞれ供給されているが、ＥＮ１信号が供給されたデータ判定器２２１だけが判定処理を実行する。データ信号Ｄ３は、データ判定器２２１が備える鍵レジスタ２２Ｒ１に格納されている鍵データに一致しないので、ＮＧ１信号が”１”となって後段のセレクター２３に出力される。ＮＯＰ１信号は”０”となる。
【０２４１】
データ判定器２２１以外のデータ判定器２２２〜２２ｎは、アドレス判定器３１２〜３１ｎから出力されるＥＮ２〜ＥＮｎ信号が”０”であり、判定処理を実行しないため、ＮＯＰ２〜ＮＯＰｎ信号”１”を後段のセレクー２３に出力する。
【０２４２】
セレクター２３は、セレクト信号発生器２４から出力されるセレクト信号が”３”であるため、当該セレクター２３の出力としてデータ判定器２２３から出力されたＮＯＰ３信号を選択しＮＯＰ信号として、セレクト信号発生器２４に出力する。
【０２４３】
セレクト信号発生器２４では、セレクター２３からＮＯＰ信号が出力されたことに応じて、セレクト値を”３”のまま維持し、セレクター２３と、比較器２５に出力をする。
【０２４４】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となっていないため、ＳＥＣＵＲＥ信号”０”をデータ出力制限回路４に出力する。
【０２４５】
（９−８）　ｔ＞ｔ９４且つｔ＜ｔ９５
外部ＣＰＵ１０からコントロール信号Ｃ３，アドレス信号Ａ３，データ信号Ｄ３〜コントロール信号Ｃｎ−１，アドレス信号Ａｎ−１，データ信号Ｄｎ−１が供給され、アドレス判定器３１、データ判定器２２で判定処理され、セレクト信号発生器２４から、セレクター２３及び比較器２５に出力されるセレクト値が”ｎ”までカウントアップされる。
【０２４６】
セレクト信号発生器２４から出力されるセレクト値を”ｎ”までカウントアップさせるには、外部ＣＰＵ１０からコントロール信号、アドレス信号、データ信号が（コントロール信号，アドレス信号，データ信号）＝（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ４，Ｄ４）・・・（Ｃｎ−１，Ａｎ−１，Ｄｎ−１）という順番で供給される必要があるが、連続的に供給される必要はなく、上述した（９−４），（９−６）で示したように鍵を構成しないコントロール信号、アドレス信号、データ信号が間に供給されてもよい。
【０２４７】
例えば、コントロール信号と、アドレス信号と、データ信号との組み合わせで決まるデータ出力制限回路４のデータ出力制限機能を解除する複数個の鍵が、（コントロール信号，アドレス信号，データ信号）＝（Ｃ１，Ａ１，Ｄ１），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ４，Ｄ４）という４個の鍵であり、（Ｃ１，Ａ１，Ｄ１），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ４，Ｄ４）の順番で鍵を認証することでデータ出力制限回路４の出力制限が解除されるとすると、上記４つの鍵を用いて、解除回路５’によるデータ出力制限回路４の出力制限を解除する場合、上記４つの各鍵は、（Ｃ１，Ａ１，Ｄ１），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ４，Ｄ４）という順番が守られて解除回路５’に送信されればよいため、各鍵の間に、鍵とはならないコントロール信号と、アドレス信号と、データ信号との組み合わせ、例えば（Ｃ１，Ａ２，Ｄ４）や、（Ｃ２，Ａ３，Ｄ７）などが送信されても解除動作には全く影響しないことになる。
【０２４８】
つまり、データ出力制限回路４のデータ出力制限機能を解除させるために解除回路５に送信する複数個の鍵は、鍵とはならないコントロール信号と、アドレス信号と、データ信号との組み合わせを用いることで無限に複雑な構成とすることができる。
【０２４９】
例えば、外部ＣＰＵ１０は、鍵となるアドレス信号、データ信号の４個の組み合わせ（Ｃ１，Ａ１，Ｄ１），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ４，Ｄ４）のそれぞれの間に（Ｃ１，Ａ３，Ｄ２），（Ｃ３，Ａ４，Ｄ１），（Ｃ４，Ａ１，Ｄ３），（Ｃ３，Ａ２，Ｄ２）を挿入した（Ｃ１，Ａ１，Ｄ１），（Ｃ１，Ａ３，Ｄ２），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ４，Ｄ１），（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ１，Ｄ３），（Ｃ４，Ａ４，Ｄ４），（Ｃ３，Ａ２，Ｄ２）という順で、解除回路５’にアクセスするようにしてもよい。
【０２５０】
また、解除回路５’においても、図５のタイミングチャートを用いて説明したリセットパターンを含んだ複数個のコントロール信号と、アドレス信号と、データ信号との組み合わせを供給するようにしてもよい。
【０２５１】
複数個の鍵を構成するコントロール信号と、アドレス信号と、データ信号との組み合わせにリセットパターンを含ませることで、セレクト信号発生器２４から出力されるセレクト信号が”１”にリセットされるリセット動作を含んだ認証処理を解除回路５’に実行させることができる。したがって、鍵となるコントロール信号と、アドレス信号と、データ信号との組み合わせが何度も出現したりするため、より複雑な鍵構成とすることができる。
【０２５２】
（９−９）　ｔ＝ｔ９５
コントロール信号Ｃｎ、アドレス信号Ａｎが、各アドレス判定器３１に供給され、データ信号Ｄｎが、各データ判定器２２に供給される。
【０２５３】
コントロール信号Ｃｎ、アドレス信号Ａｎは、アドレス判定器３１ｎが備える鍵レジスタ３１Ｒｎに格納されている鍵コントロール信号、鍵アドレスにそれぞれ一致するので、アドレス判定器３１ｎからＥＮｎ信号の値が”１”となって後段のデータ判定器２２ｎに出力される。
【０２５４】
アドレス判定器３１ｎ　以外のアドレス判定器３１１〜３１ｎ−１では、供給されたコントロール信号Ｃｎ、アドレス信号Ａｎが、鍵レジスタ３１Ｒ１〜３１Ｒｎ−１にそれぞれ格納されている鍵コントロール信号、鍵アドレスと一致しないため、ＥＮ１〜ＥＮｎ−１信号は”０”となる。
【０２５５】
この時、各データ判定器２２には、データ信号Ｄｎがそれぞれ供給されているが、ＥＮｎ信号が供給されたデータ判定器２２ｎだけが判定処理を実行する。データ信号Ｄｎは、データ判定器２２ｎが備える鍵レジスタ２２Ｒｎに格納されている鍵データに一致するので、ＯＫｎ信号が”１”となって後段のセレクター２３に出力される。ＮＯＰｎ信号は”０”となる。
【０２５６】
データ判定器２２ｎ以外のデータ判定器２２１〜２２ｎ−１は、アドレス判定器３１１〜３１ｎ−１から出力されるＥＮ１〜ＥＮｎ−１信号が”０”であり、判定処理を実行しないため、ＮＯＰ１〜ＮＯＰｎ−１信号”１”を後段のセレクター２３に出力する。
【０２５７】
セレクター２３は、セレクト信号発生器２４から出力されるセレクト信号が”ｎ”であるため、当該セレクター２３の出力としてデータ判定器２２ｎから出力されたＯＫｎ信号を選択しＵＰ信号として、セレクト信号発生器２４に出力する。
【０２５８】
セレクト信号発生器２４では、セレクター２３からＵＰ信号が出力されたことに応じて、セレクト値を”ｎ”から”ｎ＋１”へ１だけインクリメントして、セレクター２３と、比較器２５に出力をする。
【０２５９】
比較器２５では、セレクト信号発生器２４から出力されるセレクト信号がｎ＋１となったことに応じて、ＳＥＣＵＲＥ信号”１”をデータ出力制限回路４に出力する。
【０２６０】
上述したように、解除回路５’は、外部ＣＰＵ１０から供給される所定の値のコントロール信号と、アドレス信号と、データ信号との組み合わせによって決まる複数個の鍵の認証処理を所定の順番で実行しない限り、データ出力制限回路４による内部デバイス３が備えるメモリやレジスタ内のデータ、プログラムの出力制限を解除することができない。
【０２６１】
つまり、解除回路５’の解除処理では、データ信号、アドレス信号だけでなく、コントロール信号をも鍵の要素として加え、コントロール信号、アドレス信号を判定するアドレス判定器３１、データ信号を判定するデータ判定器２２を多段構成とし、セレクター２３、セレクト信号発生器２４によって解除する鍵の順番を規定することで、任意のコントロール信号と、アドレス信号と、データ信号との組み合わせを、鍵となるコントロール信号と、アドレス信号と、データ信号との複数個の組み合わせの中に挿入したり、上述したリセットパターンを活用することなどができるため、どの、コントロール信号と、アドレス信号と、データ信号との組み合わせが鍵であるのか、また、どの順番で解除回路５’に上記複数個の鍵が送信されるとデータ出力制限回路４のデータ出力制限機能が解除されるのかを特定することが非常に困難となるため、クラックによる不当なアクセスを防止することができる。
【０２６２】
また、ＬＳＩ回路１が備える解除回路５’は、所定のコントロール信号と、アドレス信号と、データ信号との組み合わせによる複数個の鍵を、所定の順番で認証処理することで、データ出力制限回路４による内部デバイス３のデータ出力制限を解除することができるが、さらに、解除回路５と同様に、解除したデータ出力制限回路４の出力制限機能を再び回復させ、内部デバイス３にデータ出力制限をかけることができる。
【０２６３】
データ出力制限回路４のデータ出力制限機能を再び回復させるためには、上述した複数個の鍵の認証が終了した後、解除回路５’のセレクター２３に設定するセレクト信号を”１”にリセットする必要がある。
【０２６４】
例えば、セレクター２３にセットされるセレクト信号が”１”にリセットされた場合、（Ｃ１，Ａ１，Ｄ２）というようなセレクター２３にＮＧ１信号を出力するようなコントロール信号と、アドレス信号と、データ信号との組み合わせを解除回路５’に供給することで、セレクト信号発生器２４にもＲＥＳＥＴ信号であるＮＧ信号が供給されることになる。
【０２６５】
セレクト信号発生器２４は、ＲＥＳＥＴ信号を受け取ると、この時点まで”ｎ＋１”としてセレクター２３及び比較器２５に出力しているセレクト信号を”１”にリセットし、セレクター２３及び比較器２５に出力する。
【０２６６】
比較器２５は、セレクト信号発生器２４から出力されたセレクト信号”１”と、ｎ＋１とを比較し、一致しなかったことに応じて、ＳＥＣＵＲ信号を”１”から”０”として、データ出力制限回路４に出力する。
【０２６７】
データ出力制限回路４は、解除回路５’の比較器２５からＳＥＣＵＲ信号”０”が出力されたことに応じて、解除されているデータ出力制限機能を再び回復させる。
【０２６８】
このように、解除回路５’では、データ出力制限回路４のデータ出力制限が解除された後に、セレクター２３に設定されるセレクト信号の値をリセットして”１”とすることで、データ判定器２２からＮＧ信号を出力させるコントロール信号と、アドレス信号と、データ信号との組み合わせが入力された場合に、データ出力制限回路４のデータ出力制限機能を再び回復させることができる。
【０２６９】
したがって、データ出力制限回路４のデータ出力制限機能の解除処理、解除されたデータ出力制限機能の回復処理を、供給するコントロール信号と、アドレス信号と、データ信号の組み合わせを換えることで自由に制御することができる。
【０２７０】
例えば、（Ｃｒ，Ａｎ，［Ｄｍ］）が、コントロール信号Ｃｒの命令（ｒｅａｄ命令）によって、アドレスＡｎを指定することにより、データＤｍが読み出されたことを示しているとし、内部デバイス３が備えるメモリ又はレジスタのアドレス、アドレスＡ７，Ａ８，Ａ９には、データＤ７，Ｄ８，Ｄ９がそれぞれ格納されているとする。
【０２７１】
また、アドレス信号と、データ信号との組み合わせで決まるデータ出力制限回路４のデータ出力制限機能を解除する複数個の鍵が、（アドレス信号，データ信号）＝（Ｃ１，Ａ１，Ｄ１），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ４，Ｄ４）という４個の鍵であり、（Ｃ１，Ａ１，Ｄ１），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ４，Ｄ４）の順番で鍵を認証することで、データ出力制限回路４のデータ出力制限が解除されるとする。
【０２７２】
このとき、ＬＳＩ回路１には、外部ＣＰＵ１０から、ＬＳＩ回路１の解除回路５’に対して、図１０に示した（１）データ出力制限を解除するコントロール信号と、アドレス信号と、データ信号との組み合わせ、（２）データ出力制限をするコントロール信号と、アドレス信号と、データ信号との組み合わせ、（３）データ出力制限を解除するコントロール信号と、アドレス信号と、データ信号との組み合わせ、（４）データ出力制限をするコントロール信号と、アドレス信号と、データ信号との組み合わせが（１）〜（４）まで連続的に（Ｃ１，Ａ１，Ｄ１），（Ｃ３，Ａ１，Ｄ２），（Ｃ２，Ａ２，Ｄ２），（Ｃ４，Ａ４，Ｄ１），（Ｃｒ，Ａ８，［Ｄ６］），（Ｃ３，Ａ３，Ｄ３），（Ｃ２，Ａ１，Ｄ３），（Ｃ４，Ａ４，Ｄ４），（Ｃ２，Ａ２，Ｄ２），（Ｃｒ，Ａ８，［Ｄ８］），（Ｃ１，Ａ１，Ｄ２），（Ｃｒ，Ａ９，［Ｄ１］），（Ｃｒ，Ａ７，［Ｄ９］），（Ｃ２，Ａ２，Ｄ２），（Ｃｒ，Ａ４，［Ｄ２］），（Ｃ３，Ａ１，Ｄ２），（Ｃ１，Ａ１，Ｄ１），（Ｃ４，Ａ１，Ｄ３），（Ｃ１，Ａ４，Ｄ４），（Ｃ４，Ａ２，Ｄ２），（Ｃｒ，Ａ７，［Ｄ１］），（Ｃ３，Ａ３，Ｄ３），（Ｃｒ，Ａ１，Ｄ３），（Ｃ４，Ａ４，Ｄ４），（Ｃｒ，Ａ２，［Ｄ５］），（Ｃｒ，Ａ７，［Ｄ７］），（Ｃｒ，Ａ２，［Ｄ９］），（Ｃｒ，Ａ９，［Ｄ９］），（Ｃ２，Ａ３，Ｄ１），（Ｃ１，Ａ１，Ｄ４）というように供給されるとする。
【０２７３】
まず、解除回路５’は、データ出力制限回路４のデータ出力制限を解除する鍵となる（Ｃ１，Ａ１，Ｄ１），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ４，Ｄ４）を、この順番で含んだ（Ｃ１，Ａ１，Ｄ１），（Ｃ３，Ａ１，Ｄ２），（Ｃ２，Ａ２，Ｄ２），（Ｃ４，Ａ４，Ｄ１），（Ｃｒ，Ａ８，［Ｄ６］），（Ｃ３，Ａ３，Ｄ３），（Ｃ２，Ａ１，Ｄ３），（Ｃ４，Ａ４，Ｄ４）が外部ＣＰＵ１０から供給されたことに応じて、認証処理を実行し、データ出力制限回路４のデータ出力制限機能を解除する。データ出力制限回路４のデータ出力制限が解除されると、セレクター２３のセレクト信号が”１”にリセットされる。
【０２７４】
なお、（Ｃ４，Ａ４，Ｄ４）が外部ＣＰＵ１０から解除回路５’に供給されるまで、データ出力制限回路４は、データ出力制限中であるため、アドレスＡ８を指定した読み出し要求には、データ出力制限回路４よりダミーデータとしてＤ６が返されている。
【０２７５】
続いて、解除回路５’には、外部ＣＰＵ１０から（Ｃ２，Ａ２，Ｄ２），（Ｃｒ，Ａ８，［Ｄ８］），（Ｃ１，Ａ１，Ｄ２）が供給される。ここでは、データ出力制限回路４のデータ出力制限機能が解除されているため、アドレスＡ８を指定したデータ読み出し要求に対しては内部デバイス３からデータＤ８が読み出されて、返される。
【０２７６】
また、外部ＣＰＵ１０から（Ｃ１，Ａ１，Ｄ２）が供給されると、アドレス判定器３１１でコントロール信号Ｃ１と、アドレスＡ１が認証処理され、データ判定器２２１においてデータＤ２が認証処理されずにＮＧ１信号がセレクター２３に出力される。
【０２７７】
また、セレクター２３は、セレクト信号が”１”にリセットされていることから、データ判定器２２１から出力されたＮＧ１信号をセレクト信号発生器２４に出力し、セレクト信号発生器２４は、今まで出力していたセレクト信号をリセットしてセレクト信号”１”をセレクター２３及び比較器２５に出力する。
【０２７８】
比較器２５は、セレクト信号”１”と、ｎ＝４から求まるｎ＋１＝４＋１＝”５”とを比較し、一致しないことに応じて、データ出力制限回路４に、ＳＥＣＵＲ信号の値として”０”を出力し、解除されているデータ出力制限機能を回復させる。
【０２７９】
さらに、続いて、解除回路５’は、データ出力制限回路４のデータ出力制限を解除する鍵となる（Ｃ１，Ａ１，Ｄ１），（Ｃ２，Ａ２，Ｄ２），（Ｃ３，Ａ３，Ｄ３），（Ｃ４，Ａ４，Ｄ４）を、この順番で含んだ（Ｃｒ，Ａ９，［Ｄ１］），（Ｃｒ，Ａ７，［Ｄ９］），（Ｃ２，Ａ２，Ｄ２），（Ｃｒ，Ａ４，［Ｄ２］），（Ｃ３，Ａ１，Ｄ２），（Ｃ１，Ａ１，Ｄ１），（Ｃ４，Ａ１，Ｄ３），（Ｃ１，Ａ４，Ｄ４），（Ｃ４，Ａ２，Ｄ２），（Ｃｒ，Ａ７，［Ｄ１］），（Ｃ３，Ａ３，Ｄ３），（Ｃ２，Ａ１，Ｄ３），（Ｃ４，Ａ４，Ｄ４）が外部ＣＰＵ１０から供給されたことに応じて、認証処理を実行し、データ出力制限回路４のデータ出力制限機能を解除する。データ出力制限回路４のデータ出力制限機能が解除されると、セレクター２３のセレクト信号が”１”にリセットされる。
【０２８０】
なお、（Ｃ４，Ａ４，Ｄ４）が外部ＣＰＵ１０から解除回路５’に供給されるまで、データ出力制限回路４は、データ出力制限中であるため、アドレスＡ９，Ａ７，Ａ４，Ａ７を指定した読み出し要求には、データ出力制限回路４よりダミーデータとしてそれぞれデータＤ１，Ｄ９，Ｄ２，Ｄ１が返されている。
【０２８１】
続いて、解除回路５’には、外部ＣＰＵ１０から（Ｃｒ，Ａ２，［Ｄ５］），（Ｃｒ，Ａ７，［Ｄ７］），（Ｃｒ，Ａ２，［Ｄ９］），（Ｃｒ，Ａ９，［Ｄ９］），（Ｃ２，Ａ３，Ｄ１），（Ｃ１，Ａ１，Ｄ４）が供給される。
【０２８２】
ここでは、データ出力制限回路４のデータ出力制限機能が解除されているため、アドレスＡ７，Ａ９を指定したデータ読み出し要求に対しては、内部デバイス３からデータＤ７，Ｄ９がそれぞれ読み出されて、返される。一方、内部デバイス３のメモリ、又はレジスタを指定するアドレスではないアドレスＡ２を指定した２個のデータ読み出し要求に対しては、ダミーデータとしてそれぞれデータＤ５，Ｄ９を返している。
【０２８３】
また、外部ＣＰＵ１０から（Ｃ１，Ａ１，Ｄ４）が供給されると、アドレス判定器３１１でコントロール信号と、アドレスＡ１とが認証処理され、データ判定器２２１において、データＤ４が認証処理されずにＮＧ１信号がセレクター２３に出力される。
【０２８４】
また、セレクター２３は、セレクト信号が”１”にリセットされていることから、データ判定器２２１から出力されたＮＧ１信号をセレクト信号発生器２４に出力する。セレクト信号発生器２４は、今まで出力していたセレクト信号をリセットしてセレクト信号”１”をセレクター２３及び比較器２５に出力する。
【０２８５】
比較器２５は、セレクト信号”１”と、ｎ＝４から求まるｎ＋１＝４＋１＝”５”とを比較し、一致しないことに応じて、データ出力制限回路４に、ＳＥＣＵＲ信号の値として”０”を出力し、解除されているデータ出力制限機能を回復させる。
【０２８６】
以上のようなコントロール信号と、アドレス信号と、データ信号との組み合わせを、外部ＣＰＵ１０からＬＳＩ回路１に供給することで、ＬＳＩ回路１の解除回路５’は、データ出力制限回路４のデータ出力制限機能を”解除”→”回復”→”解除”→”回復”→・・・というように自由にＯＮ、ＯＦＦすることができる。
【０２８７】
上述したように、解除回路５’によるデータ出力制限回路４のデータ出力制限機能の解除処理、データ出力制限機能の回復処理は、通常のデータ読み出し処理や、データ書き込み処理などの際に一般的に使用されるコントロール信号と、アドレス信号と、データ信号との組み合わせを供給することによって実行されているため、外部からのクラックによってコントロール信号と、アドレス信号と、データ信号との組み合わせを取得したとしても、データ出力制限回路４のデータ出力制限機能が解除されている状態なのか、データ出力制限機能が回復し、データ出力制限がなされている状態なのかということを知ることはできない。
【０２８８】
したがって、データ出力制限機能を解除する解除処理と、解除したデータ出力制限機能の回復処理とを交互に実行し、データ出力制限の解除状態を分散して出現させ、内部デバイス３から読み出したいデータを、例えば、最初の解除によって（Ｃｒ，Ａ８，［Ｄ８］）を取得し、２度目の解除で（Ｃｒ，Ａ７，［Ｄ７］），（Ｃｒ，Ａ９，［Ｄ９］）を取得するというように、要求するデータを集中して取得することを避けるとともに、データ出力制限回路４がデータ出力制限中であっても、データの読み出し要求を実行し、指定されたアドレスとは関係がなく、全く意味のないダミーデータを取得することで、実際に内部デバイス３から読み出されたデータがどのデータであるのか特定されることを回避することができる。
【０２８９】
これは、例えば、解除回路５’を備えたＬＳＩ回路１を搭載したセキュリティ装置が、ネットワーク網などに接続され、内部デバイス３に格納されたデータや、プログラムを上記ネットワーク網を介して読み出した場合などにおいて、特に有効であり、読み出されたデータをネットワーク網を介してクラックされた場合であっても、有用な情報を含んだデータを特定することが困難であるため、不正なアクセスによって取得したデータの不正利用を防止することができる。
【０２９０】
【発明の効果】
以上の説明からも明らかなように、本発明のデータ出力制限装置、回路素子は、外部制御装置から供給されるコントロール信号、アドレス信号、データ信号のうち、上記アドレス信号及び上記データ信号を含む、２種類以上の信号の組み合わせで決まるｎ（ｎは、２以上の整数）個の鍵を所定の順番で認証することで、記憶手段の所定の記憶領域に記憶されるデータの出力制限を解除するため、データ信号のみを使用した鍵による認証よりも高いセキュリティとすることができる。
【０２９１】
また、本発明のデータ出力制限装置、回路素子は、外部制御装置から入力したアドレス信号、データ信号の組み合わせのうち、ｎ個の鍵を形成する相異なるｎ個のアドレス信号、ｎ個のデータ信号を、ｎ個のアドレス認証判定手段、ｎ個のデータ認証判定手段でそれぞれ認証判定し、所定の順番に基づいて認証判定結果を選択して検証し、検証結果に基づいて、選択する認証判定結果の上記所定の順番を進めるよう制御することで、鍵以外のアドレス信号と、データ信号との組み合わせを任意に供給した場合でも解除動作に影響がないため、鍵となるアドレス信号と、データ信号との組み合わせ及び上記所定の順番が特定されることを回避できるため、非常に高いセキュリティを保つことを可能とする。
【０２９２】
さらにまた、アドレス信号と、データ信号との組み合わせからなるｎ個の鍵の構成要素としてコントロール信号も構成要素に付加することで、さらに高いセキュリティとすることが可能となる。
【０２９３】
また、本発明のデータ出力制限装置、回路素子は、出力制限解除手段によって、データの出力制限が解除された後に、制御手段によって、所定の順番の先頭から認証判定結果が選択されるよう認証判定結果選択手段が制御され、認証判定結果選択手段で選択された認証判定結果が、データ信号の認証を示していないと検証されたことに応じて、解除した上記記憶手段の所定の記憶領域に記憶されているデータの出力制限を再び回復することができるため、出力制限の解除と、出力制限とを自由に実行することができる。
【０２９４】
したがって、上記記憶手段の所定の記憶領域に記憶されているデータを要求する場合に、データ出力制限の解除状態を分散して出現させ、出力制限機能が解除されていない場合にもデータの取得要求をし、上記所望のデータを集中して取得することを避けることで、どのデータが実際に上記記憶手段の所定の記憶領域から読み出されたデータであるのかを特定されることを回避できるため、不正なアクセスによって盗み見られた場合でも、読み出したデータを保護することを可能とする。
【０２９５】
以上の説明からも明らかなように、本発明のデータ出力制限方法は、外部制御装置から供給されるコントロール信号、アドレス信号、データ信号のうち、上記アドレス信号及び上記データ信号を含む、２種類以上の信号の組み合わせで決まるｎ（ｎは、２以上の整数）個の鍵を所定の順番で認証することで、記憶手段の所定の記憶領域に記憶されるデータの出力制限を解除するため、データ信号のみを使用した鍵による認証よりも高いセキュリティとすることができる。
【０２９６】
また、本発明のデータ出力制限方法は、外部制御装置から入力したアドレス信号、データ信号の組み合わせのうち、ｎ個の鍵を形成する相異なるｎ個のアドレス信号、ｎ個のデータ信号を、ｎ個のアドレス認証判定工程、ｎ個のデータ認証判定工程でそれぞれ認証判定し、所定の順番に基づいて認証判定結果を選択して検証し、検証結果に基づいて、選択する認証判定結果の上記所定の順番を進めるよう制御することで、鍵以外のアドレス信号と、データ信号との組み合わせを任意に供給した場合でも解除動作に影響がないため、鍵となるアドレス信号と、データ信号との組み合わせ及び上記所定の順番が特定されることを回避できるため、非常に高いセキュリティを保つことを可能とする。
【０２９７】
さらにまた、アドレス信号と、データ信号との組み合わせからなるｎ個の鍵の構成要素としてコントロール信号も構成要素に付加することで、さらに高いセキュリティとすることが可能となる。
【０２９８】
また、本発明のデータ出力制限方法は、出力制限解除工程によって、データの出力制限が解除された後に、制御工程によって、所定の順番の先頭から認証判定結果が選択されるよう認証判定結果選択工程が制御され、認証判定結果選択工程で選択された認証判定結果が、データ信号の認証を示していないと検証されたことに応じて、解除した上記記憶手段の所定の記憶領域に記憶されているデータの出力制限を再び回復することができるため、出力制限の解除と、出力制限とを自由に実行することができる。
【０２９９】
したがって、上記記憶手段の所定の記憶領域に記憶されているデータを要求する場合に、データ出力制限の解除状態を分散して出現させ、出力制限機能が解除されていない場合にもデータの取得要求をし、上記所望のデータを集中して取得することを避けることで、どのデータが実際に上記記憶手段の所定の記憶領域から読み出されたデータであるのかを特定されることを回避できるため、不正なアクセスによって盗み見られた場合でも、読み出したデータを保護することを可能とする。
【図面の簡単な説明】
【図１】本発明の実施の形態として示すＬＳＩ回路の要部構成を説明するための図である。
【図２】同ＬＳＩ回路において、解除回路の構成について説明するための図である。
【図３】同ＬＳＩ回路において、解除回路によるデータ出力制限を解除する際の動作について説明するためのフローチャートである。
【図４】同ＬＳＩ回路において、解除回路によるデータ出力制限を解除する際の具体的な動作について説明するためのタイミングチャートである。
【図５】同ＬＳＩ回路において、リセットパターンを含むアドレス信号と、データ信号との組み合わせが供給された場合について説明するためのタイミングチャートである。
【図６】同ＬＳＩ回路の解除回路に、データ出力制限機能を解除する場合に供給されるアドレス信号と、データ信号との組み合わせと、解除されたデータ出力制限機能を回復する場合に供給されるアドレス信号と、データ信号との組み合わせを示した図である。
【図７】同ＬＳＩ回路において、解除回路の別な構成について説明するための図である。
【図８】同ＬＳＩ回路において、上記別な構成である解除回路によるデータ出力制限を解除する際の動作について説明するためのフローチャートである。
【図９】同ＬＳＩ回路において、上記別な構成である解除回路によるデータ出力制限を解除する際の具体的な動作について説明するためのタイミングチャートである。
【図１０】同ＬＳＩ回路の上記別な構成である解除回路に、データ出力制限機能を解除する場合に供給されるコントロール信号と、アドレス信号と、データ信号との組み合わせと、解除されたデータ出力制限機能を回復する場合に供給されるコントロール信号と、アドレス信号と、データ信号との組み合わせを示した図である。
【符号の説明】
１　ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ）回路、２　内部バス、３　内部デバイス、４　データ出力制限回路、５，５’　解除回路、１０　外部ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、２１，３１　アドレス判定器、２２　データ判定器、２３　セレクター、２４　セレクト信号発生器、２５　比較器
【図１】
2004094753.tif 000003
【図２】
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【図３】
2004094753.tif 000005
【図４】
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【図５】
2004094753.tif 000007
【図６】
2004094753.tif 000008
【図７】
2004094753.tif 000009
【図８】
2004094753.tif 000010
【図９】
2004094753.tif 000011
【図１０】
2004094753.tif 000012