(57)【要約】【課題】ＰＷＭ信号に基づいて出力制御を行なう電源装置において微細な制御幅での制御を可能とした電源装置構成を提供する。【解決手段】パルス幅変調信号（ＰＷＭ信号）に基づいて出力制御を実行する電源装置において、デジタル値に基づいて設定されるデューテイの設定間隔にとらわれることなく、さらに細かい制御幅での設定が可能な電気信号を生成して、この生成電気信号をコントロール信号とした出力制御を実行する。第１の基準電圧をＰＷＭ信号に基づいて第２の基準電圧に変換し、第２の基準電圧をさらにＰＷＭ信号に基づいて変換し、第３の基準電圧を生成し、第３の基準電圧を出力制御用コントロール信号とした出力制御を行なう。【選択図】　図１
2004056854.tif 000002
【特許請求の範囲】
【請求項１】
入力電力が供給される１次巻線と、電力が出力される２次巻線とを持つトランスと、前記トランスの２次側出力を検出する検出回路と、前記検出回路の検出値に基づく前記トランスの１次巻線側の制御により前記トランスの２次側出力制御を行なう出力制御回路とを有する電源装置であり、
前記出力制御回路は、
デジタルデータに基づいて設定されたデューテイ値を有するパルス幅変調信号（ＰＷＭ）を入力し、該入力パルス幅変調信号に基づいて第１基準電圧（Ｖｒｅｆ１）の変換処理を実行し、該変換処理により生成した変換電気信号に基づいて、前記トランスの１次巻線側の制御を実行するとともに、前記変換電気信号を、前記デューテイ値の設定可能数より多くの設定可能値を持つ電気信号として生成する制御回路を有することを特徴とする電源装置。
【請求項２】
前記出力制御回路は、
前記第１基準電圧（Ｖｒｅｆ１）に基づく変換値としての第２基準電圧（Ｖｒｅｆ２）を生成する第１制御回路と、
前記第２基準電圧（Ｖｒｅｆ２）に基づく変換値としての第３基準電圧（Ｖｒｅｆ３）を生成する第２制御回路とを有し、
前記第３基準電圧（Ｖｒｅｆ３）を前記トランスの１次巻線側の制御を実行するための変換電気信号として適用する構成であることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記第１制御回路は、前記第１基準電圧（Ｖｒｅｆ１）を、第１パルス幅変調信号（ＰＷＭ１）に基づく積分処理により第２基準電圧（Ｖｒｅｆ２）を生成する構成であり、
前記第２制御回路は、前記第２基準電圧（Ｖｒｅｆ２）を、第２パルス幅変調信号（ＰＷＭ２）に基づく積分処理により第３基準電圧（Ｖｒｅｆ３）を生成する構成であることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記第１パルス幅変調信号（ＰＷＭ１）は、
前記トランスの２次側出力の目標値に基づいてデューテイ値を変更設定したパルス幅変調信号であり、前記トランスの２次側出力の目標値が高い場合は、相対的に高い第２基準電圧（Ｖｒｅｆ２）を生成するデューテイ値として設定し、前記トランスの２次側出力の目標値が低い場合は、相対的に低い第２基準電圧（Ｖｒｅｆ２）を生成するデューテイ値として設定したパルス幅変調信号であることを特徴とする請求項３に記載の電源装置。
【請求項５】
前記第２パルス幅変調信号（ＰＷＭ２）は、前記トランスの２次側出力の検出値に基づく前記検出回路からの入力値と、前記トランスの２次側出力の目標値に基づいて設定されたデューテイ値を持つパルス幅変調信号であることを特徴とする請求項３に記載の電源装置。
【請求項６】
前記第１パルス幅変調信号（ＰＷＭ１）は、前記第２パルス幅変調信号（ＰＷＭ２）に比較して高い周波数を持つパルス幅変調信号であり、
前記出力制御回路は、
前記第１パルス幅変調信号（ＰＷＭ１）と前記第２パルス幅変調信号（ＰＷＭ２）の合成信号として生成される第３パルス幅変調信号（ＰＷＭ３）に基づく前記第１基準電圧（Ｖｒｅｆ１）の積分値として前記第３基準電圧（Ｖｒｅｆ３）を生成する構成であることを特徴とする請求項３に記載の電源装置。
【請求項７】
前記第１パルス幅変調信号（ＰＷＭ１）は、複数の異なるデューテイ値を設定可能なパルス幅変調信号であることを特徴とする請求項６に記載の電源装置。
【請求項８】
前記第１制御回路は、スイッチ手段を有し、該スイッチ手段の設定により、前記第１基準電圧（Ｖｒｅｆ１）に基づく変換値として異なる値を持つ第２基準電圧（Ｖｒｅｆ２）を生成する構成を有し、
前記第２制御回路は、前記第２基準電圧（Ｖｒｅｆ２）を、第２パルス幅変調信号（ＰＷＭ２）に基づいて変換し、第３基準電圧（Ｖｒｅｆ３）を生成する構成であることを特徴とする請求項２に記載の電源装置。
【請求項９】
前記スイッチ手段は、
前記トランスの２次側出力の目標値が高い場合は、相対的に高い第２基準電圧（Ｖｒｅｆ２）を生成する設定とし、前記トランスの２次側出力の目標値が低い場合は、相対的に低い第２基準電圧（Ｖｒｅｆ２）を生成する設定としたことを特徴とする請求項８に記載の電源装置。
【請求項１０】
前記出力制御回路は、
前記第１基準電圧（Ｖｒｅｆ１）に基づく変換値としての第３基準電圧（Ｖｒｅｆ３）を生成する第２制御回路と、
前記第３基準電圧（Ｖｒｅｆ３）に基づき、流れる電流を調整する電流調整回路とを有し、
前記第３基準電圧（Ｖｒｅｆ３）を前記トランスの１次巻線側の制御を実行するための変換電気信号として適用する構成であることを特徴とする請求項１に記載の電源装置。
【請求項１１】
前記電流調整回路は、スイッチ手段を有し、該スイッチ手段の設定により、前記第３基準電圧（Ｖｒｅｆ３）に基づく異なる電流値を生成する構成を有することを特徴とする請求項１０に記載の電源装置。
【請求項１２】
前記出力制御回路は、アナログ制御を実行する出力制御回路であり、
前記第１基準電圧（Ｖｒｅｆ１）に基づく変換値としての第２基準電圧（Ｖｒｅｆ２）を生成する第１制御回路と、
前記第２基準電圧（Ｖｒｅｆ２）に基づく変換値としての第３基準電圧（Ｖｒｅｆ３）を生成する第２制御回路とを有し、
前記第３基準電圧（Ｖｒｅｆ３）に基づく電気信号と、前記トランスの２次側出力の検出値に基づく電気信号との差分信号により、前記トランスの１次巻線側の制御を実行する構成を有することを特徴とする請求項１に記載の電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源装置、特にプリンタ、複写機等に適用可能な電源装置に関する。さらに詳細には、プリンタ、複写機等の帯電装置、転写装置、現像装置等に適用可能な電源装置であり、状態値検出に基づいたフィードバック制御を行なう電源装置において、設定電位の高精度制御を実現した電源装置に関する。
【０００２】
【従来の技術】
プリンタ、複写機等の画像形成装置は、感光体ドラムを帯電装置にて一様に帯電し、露光装置にて静電潜像を形成し、トナー像を現像装置で形成し、転写装置でトナー像を用紙に転写した後、出力する。
【０００３】
図１０は、画像形成装置の感光体回りの構成を示す図である。感光体８０１は、図示しないモータにより駆動されて回転する。この感光体８０１の周囲には、帯電器８０２が備えられ、帯電器８０２により感光体８０１が一様に帯電された後、例えばラスター出力スキャン（ＲＯＳ）において像を出力する。ＲＯＳが実行する機能は、一連の変調されたスキャン・ラインをもって感光体表面を連続的にスキャンすることにより、感光性の表面上に出力イメージ・コピーを露光することである。感光体８０１上に形成された静電潜像は、現像器８０３により現像され、感光体８０１上に形成されたトナー像は、転写器８０４により用紙（ペーパー）上に転写される。用紙への転写後、剥離（デタック）装置で用紙を感光体から剥離し、ヒューザー装置において用紙（ペーパ）にトナーを定着して、画像を出力する。
【０００４】
上記構成において、帯電器８０２は感光体８０１に接触しており、帯電器用高圧電源８１２により帯電用バイアスが印加され、感光体８０１を一様に帯電する。また、現像器８０３装置を構成する現像ロール８０８は、感光体８０１に近接して配置され、帯電したトナーをその表面に担持して回転し、そのトナーを感光体８０１に向き合う現像位置に運ぶ。また、現像ロール８０８には、現像器用高圧電源８１３から、現像バイアスが印加される。この現像バイアスの印加により現像ロールの表面に担持されたトナーが感光体８０１に飛翔し、感光体８０１上にトナー像が形成される。
【０００５】
また、転写器８０４は、感光体８０１に接触した状態に配置されて回転し、転写用高圧電源８１４により転写バイアスが印加され、感光体８０１と転写器８０４との間に挿入された用紙上にトナー像を転写させる。これら、帯電器用高圧電源８１２、現像器用高圧電源８１３、および転写器用高圧電源８１４は、制御回路により出力が制御される。
【０００６】
昨今のプリンター・複写機等は市場での高機能／高画質を売りとする高性能型と、必要最小限の機能で安さを売りとする廉価型とおおよそ二分される。高性能型機の場合、高画質を達成するために高圧電源に求められることは、感光体周りの帯電器、現像器等への高圧出力を精度良く印加する必要がある。精度とは印加タイミング精度、設定電位精度等があり、特に画質に直接かかわる帯電器用、現像器用、転写器用の高圧電源の回路設計には設定電位をいかに良く設計するかが問われる。
【０００７】
近年のＣＰＵ性能の向上に伴い、高圧出力をソフトウエアで制御する高圧電源が提案されている。制御方法は、高圧出力の状態量を検出回路で検出し、検出値をＣＰＵ等のＡ／Ｄ変換機構によりデジタル変換し、プログラムにより制御するべき目標値との差異を判断する。その結果により、高圧電源の出力を増減させるＰＷＭ信号のデューティ（Ｄｕｔｙ）値を変化させ、目標値に近づける制御を実行する。このようなデジタル制御方式では、ソフトウエアで高圧電源が制御可能なため、従来必要だったオペアンプ（ＯＰＡｍｐ）等のアナログ制御回路が必要なくなり、制御回路のコストダウン、実装スペースの縮小が達成される。
【０００８】
一般的なデジタル制御方式の高圧電源構成を示すブロック図を図１１に示す。図１１に示すように、高圧電源８２０は出力負荷８４０に対して、転写、帯電など、負荷に応じた所定の出力を行なう。デジタル制御は、プログラムで高圧電源８２０を制御する方式であり、高圧電源８２０の出力タイミング、出力値情報は、制御手段（ＭＣＵ：マシンコントロールユニット）８３０から出力される制御信号により制御される。制御手段（ＭＣＵ）８３０から出力される制御信号は、高圧電源８２０の検出回路８２４の検知結果に基づいて制御されたデューテイ値を持つＰＷＭ信号である。
【０００９】
高圧電源８２０は、昇圧トランス８２１、トランスの１次側印加電圧を周期的にスイッチングするスイッチング回路８２２、トランスの２次側で所望の出力波形を生成する整流回路８２３と出力状態量を検出する検出手段８２４、検出手段による検出結果から出力目標値に制御信号を送信する制御手段８３０によって構成される。直流電源（２４Ｖ）８２５の生成した直流電圧はトランスの１次側に印加される。
【００１０】
高圧電源の出力は、制御手段８３０のＣＰＵ８３１を利用したプログラミングによるデジタル制御によりコントロールされる。ＣＰＵ８３１による制御は、検出手段８２４により検出された状態量をＡ／Ｄ変換器８３３によりデジタル変換を行ない、高圧電源が制御すべき目標値とを比較し、その比較結果に応じてパルス発振器８３２によってスイッチング手段に与えるＰＷＭ信号のデューテイ（Ｄｕｔｙ）値を制御するものである。スイッチング手段８２２は、パルス幅信号に基づいて入力電圧をスイッチングして出力制御を実行する。直流電源（５Ｖ）８３５は、制御手段８３０に印加され、制御手段８３０では、これを基準値として各制御を行っている。
【００１１】
デジタル制御方式の電源回路制御のステップは以下のようにまとめられる。
（１）出力電圧を検出回路にてＡ／Ｄ変換器に入力できる電圧に変換（高圧を低圧に変換、また−出力ならば＋出力に変換）し、または出力電流を検出回路にてＡ／Ｄ変換器に入力できる電圧に変換（電流量を＋電圧に変換）し、
（２）、（１）の値をＡ／Ｄ変換器にて必要なビット（ｂｉｔ）数のデジタル（Ｄｉｇｉｔａｌ）値に変換し、
（３）演算器にて予め設定されている目標値と（２）で得られたモニター値を予め決められた演算式で比較・演算を実施し、パルス幅変調（ＰＷＭ）信号のデューティ（Ｄｕｔｙ）値を設定する値を算出する。
（４）パルス発振器にて、（３）で得られた設定値に従ったデューティ（Ｄｕｔｙ）値を持つ　パルス幅変調（ＰＷＭ）信号を作成する。
（５）（４）で生成されたＰＷＭ信号にてスイッチ素子をＯＮ／ＯＦＦし、昇圧トランスの２次側にＯＮ／ＯＦＦのデューティ（Ｄｕｔｙ）に従った出力を発生する。
（６）（５）で発生した出力を検出し、（１）に戻る。
上記（１）〜（６）を繰り返しモニター値が目標値に一致するようにデューティ（Ｄｕｔｙ）の増減の制御を行なうことで出力の制御を行なう。
【００１２】
上述のデジタル制御において、制御手段（ＭＣＵ）８３０が出力する制御信号としてのＰＷＭ信号と、ＰＷＭ信号を入力する高圧電源８２０が負荷に対して出力する出力値（高圧出力値）との対応関係の一例を図１２に示す。
【００１３】
図１２に示すように、ＰＷＭ信号のデューティ値＝８０％のときは、高圧出力値＝５ｋＶであり、デューティ値＝６４％のときは、高圧出力値＝４ｋＶであり、以下、デューティ値を低下させるに従って、高圧出力値が低下し、ＰＷＭ信号のデューティ値＝０のときは、高圧出力値＝０Ｖとなる。このようにＰＷＭ信号のデューティ値を変化させることにより、出力値を変化させることができる。
【００１４】
一方、高圧発生用スイッチング電源回路として、所謂アナログ制御方式の高圧発生回路における制御について図１３を参照して説明する。アナログ制御とは、アナログＩＣによる制御回路で高圧電源を制御する方式である。高圧電源８５０の出力タイミング、出力値情報は、制御信号としてのＰＷＭ信号（Ｏｎ／Ｏｆｆ信号）、またはアナログ信号としてのアナログ電圧値等であり、やはり、制御手段（ＭＣＵ：マシンコントロールユニット）８６０から出力される。高圧電源８５０は出力負荷８７０に対して、転写、帯電など、負荷に応じた所定の出力を行なう。
【００１５】
高圧電源８５０は、昇圧トランス８５１、トランスの１次側印加電圧を周期的にスイッチングするスイッチング回路８５２、トランスの２次側で所望の出力波形を生成する整流回路８５３と出力状態量を検出する検出手段８５４、検出手段による検出結果からスイッチング回路８５２に制御信号を送信する制御回路８５５、さらに、制御手段（ＭＣＵ）８６０からの入力制御信号としてのＰＷＭ信号をアナログ変換して制御回路８５５に出力するＤ／Ａ変換器８５６、入力ＰＷＭ信号のデューテイに基づいてオン／オフ判定して制御回路に判定結果を出力するＯＮ／ＯＦＦ判定回路８５７を有する。なお、制御手段（ＭＣＵ）８６０からの入力制御信号がアナログ電圧値である場合は、Ｄ／Ａ変換器８５６を省略可能である。
【００１６】
アナログ制御方式の電源回路は次のように出力の制御を行なう。
（１）出力電圧を検出回路にて制御回路８５５内のＲｅｇ．ＩＣ（レギュレータＩＣ）やエラーアンプに入力できる電圧に変換（高圧を低圧に変換、また−出力ならば＋出力に変換）し、また、出力電流を検出回路８５４にて制御回路内のＲｅｇ．ＩＣやエラーアンプにに入力できる電圧に変換（電流量を＋電圧に変換）し、制御回路８５５に入力する。
【００１７】
（２）制御手段（ＭＣＵ）８６０等のコントローラから制御信号としてのＰＷＭ信号（Ｏｎ／Ｏｆｆ信号）、またはアナログ信号としてのアナログ電圧値信号を入力し、ＰＷＭ信号のデューテイ（Ｄｕｔｙ）またはアナログ電圧値に基づいてＯＮ／ＯＦＦ判定回路８５７にてＯＮ／ＯＦＦの判定を制御回路８５５に入力し、また制御信号としてのＰＷＭ信号（Ｏｎ／Ｏｆｆ信号）、またはアナログ信号としてのアナログ電圧値信号に基づいて目標値（アナログ値）を生成し、制御回路８５５内のＲｅｇ．ＩＣやエラーアンプに入力する。
【００１８】
（３）制御回路８５５にて（２）で得られた目標値と（１）で得られた検出値が一致するように制御し、その結果に応じた制御信号をスイッチング回路８５２に出力する。
【００１９】
（４）スイッチング回路８５２では（３）で出力された制御信号にてスイッチ素子をＯＮ／ＯＦＦし、昇圧トランス８５１の２次側にＯＮ／ＯＦＦのデューテイ（Ｄｕｔｙ）に従った出力を発生する。
【００２０】
（５）（４）で発生した出力を検出回路８５４で検出し、検出値に対応する出力値（Ｍｏｎ）を制御回路８５５に入力して、（１）に戻る。
【００２１】
上記（１）〜（５）を繰り返し検出値が目標値に一致するように制御回路８５５にて出力の制御を行なう。
【００２２】
上述のアナログ制御において、制御手段（ＭＣＵ）８６０が出力する制御信号としてのＰＷＭ信号のデューテイ（Ｄｕｔｙ）またはアナログ電圧値と、制御信号を入力する高圧電源８５０が負荷に対して出力する出力値（高圧出力値）との対応関係の一例を図１４に示す。
【００２３】
図１４（ａ）は、制御信号としてアナログ信号（電圧値）を用いた場合の例であり、アナログ信号（電圧値）＝５Ｖのとき、高圧出力値＝５ｋＶであり、アナログ信号（電圧値）＝４Ｖのときは、高圧出力値＝４ｋＶであり、以下、アナログ信号（電圧値）を低下させるに従って、高圧出力値が低下し、アナログ信号（電圧値）＝０Ｖのときは、高圧出力値＝０Ｖとなる。このようにアナログ信号（電圧値）を変化させることにより、出力値を変化させることができる。
【００２４】
図１４（ｂ）は、制御信号としてＰＷＭ信号を用いた場合の例であり、ＰＷＭ信号のデューティ値＝１００％のときは、高圧出力値＝５ｋＶであり、デューティ値＝８０％のときは、高圧出力値＝４ｋＶであり、以下、デューティ値を低下させるに従って、高圧出力値が低下し、ＰＷＭ信号のデューティ値＝０のときは、高圧出力値＝０となる。このようにＰＷＭ信号のデューティ値を変化させることにより、出力値を変化させることができる。
【００２５】
上述したように、高圧電源の出力値の制御は、デジタル制御、アナログ制御において、それぞれ制御手段（ＭＣＵ）から出力される制御信号によって制御することが可能である。しかし、上述した制御構成においては、以下に説明するように、高精度な出力値制御が困難になるという問題がある。
【００２６】
例えば、ＰＷＭ信号のデューテイ値による制御を行なうデジタル制御方式では、制御手段（ＭＣＵ）からの信号は、高圧電源からのフィードバックされるモニタ値に基づいてデューテイ値を制御したＰＷＭ信号を生成して高圧電源に出力される。
【００２７】
しかし、制御手段（ＭＣＵ）において生成できるＰＷＭ信号は、制御手段（ＭＣＵ）の持つデジタル回路の能力により決定される特定のデューテイ値を持つＰＷＭ信号となる。例えば１０ビット（ｂｉｔ）信号によって処理を実行するデジタル回路では、デューテイ（Ｄｕｔｙ）値は、２１０＝１０２４種類であり、ＭＩＮ〜ＭＡＸのデューテイ値を１０２４通りのみ生成可能となるにすぎない。つまり、生成できるＰＷＭ信号のデューテイ値は飛び値となってしまう。
【００２８】
このようなデューテイ値の設定による出力値の制御処理において、デューテイ値設定の際の最小単位である１ビット（ｂｉｔ）変更によってデューテイ値を更新した場合の出力値の変化について、図１５を参照して説明する。
【００２９】
図１５は、デューテイ値０〜８０％の範囲で設定し、高圧出力を０〜５ｋＶの間で制御するデジタル制御方式の例である。デューテイ値０〜１００を１０ビットでそれぞれ設定すると、デューテイ値：０を設定ビット［００００００００００］（０）とし、デューテイ値：１００％を設定ビット［１１１１１１１１１１］（１０２３）としたとき、デューテイ値：０で高圧出力＝０Ｖ、デューテイ値：８０％で高圧出力＝５ｋＶであるので、１ビットあたりの出力変化値は、
（５ｋＶ／８０％）／１０２３
＝（５０００／０．８）／１０２３
≒６．１Ｖ／ｂｉｔ
となる。
【００３０】
これを高圧出力値に対する変化率として算出すると、図１５の右端のエントリに示す値となる。すなわち、ＰＷＭデューテイ＝８０％，出力＝５ｋＶのとき、変化率は、０．１２％／ｂｉｔ、ＰＷＭデューテイ＝６４％，出力＝４ｋＶのとき、変化率は、０．１５％／ｂｉｔ、ＰＷＭデューテイ＝４８％，出力＝３ｋＶのとき、変化率は、０．２０％／ｂｉｔ、ＰＷＭデューテイ＝３２％，出力＝２ｋＶのとき、変化率は、０．３１％／ｂｉｔ、ＰＷＭデューテイ＝１６％，出力＝１ｋＶのとき、変化率は、０．６１％／ｂｉｔである。このように、デューテイ値が低下し、高圧出力が低下するに従って、１ビット当たりの変化による高圧出力の変化率が高まることになる。
【００３１】
これは出力が大きい、例えば５ｋＶ近辺を出力目標値として制御する場合は、より細かな制御が可能となるが、低出力値、例えば１ｋＶ近辺を出力目標値として制御する場合は、粗い制御しかできないということである。さらに低い目標出力、例えば数１００Ｖの目標出力を設定した場合には、１ビットの変化により１％以上の変化率となり、目標値に対して極めて粗い制御しか実行できないことになる。
【００３２】
次に、アナログ制御の場合について説明する。アナログ制御の場合は、先に図１３を参照して説明したように、制御手段（ＭＣＵ）８６０が出力する制御信号としてのＰＷＭ信号のデューテイ（Ｄｕｔｙ）またはアナログ電圧値によって制御が行なわれる。
【００３３】
アナログ制御においても、デューテイ（Ｄｕｔｙ）またはアナログ電圧値を設定するためには、制御手段（ＭＣＵ）内のＣＰＵの生成するデジタル信号が適用され、結果として、上述のデジタル制御と同様、制御手段（ＭＣＵ）８６０が出力する制御信号としてのＰＷＭ信号は、制御手段（ＭＣＵ）の持つデジタル回路の能力により決定される特定のデューテイ値を持つＰＷＭ信号となり、また、制御信号としてのアナログ電圧値も、特定の飛び飛びの値を持つ電圧値のみが生成可能となる。
【００３４】
例えば１０ビット（ｂｉｔ）信号によって処理を実行するデジタル回路では、設定できる値は、２１０＝１０２４種類であり、デューテイ値については、ＭＩＮ〜ＭＡＸのデューテイ値を１０２４通りのみ生成可能となり、電圧値についても１０２４通りのみ生成可能となるにすぎない。
【００３５】
このように１０ビット、すなわち２１０＝１０２４の信号を生成可能なデジタル回路を持つ制御手段（ＭＣＵ）を適用した出力値制御処理において、制御信号としての理想値と、高圧出力の理想値、および実際の制御信号出力値と、高圧出力値の対応を図１６を参照して説明する。
【００３６】
図１６（ａ）は、制御信号としてアナログ電圧値を適用した場合の例である。左から、制御信号としてのアナログ電圧信号理想値と、高圧出力の理想値、実際の制御信号として出力されるのアナログ電圧信号値と、その結果設定される高圧出力値、さらに１ビット（ｂｉｔ）変化による出力値の変化（Ｖ／ｂｉｔ）を示す。
【００３７】
アナログ電圧信号理想値を０〜５Ｖの範囲で設定し、高圧出力の理想値を０〜５ｋＶに制御しようとした場合、実際に１０ビット、すなわち２１０＝１０２４の信号により生成可能なアナログ信号（設定値）は、図に示すように、理想値からずれを持つことになる。これは、前述のように０〜５Ｖの範囲を１０２３等分した信号のみが生成可能となるからである。例えば理想値＝４Ｖに対して、実際に生成される制御信号としてのアナログ電圧値は３．９９８Ｖとなる。この場合、高圧出力値の理想値は４ｋＶであるが、実際の制御信号としてのアナログ電圧値は３．９９８Ｖであるので、設定される高圧出力値は３．９９８ｋＶとなる。
【００３８】
制御信号は、０〜５Ｖの範囲において、１０２４通りの値を設定可能であるのみであり、その時に設定される高圧出力値は０〜５ｋＶの範囲の１０２４通りとなる。すなわち、１ビットの変更により、５０００／１０２３≒４．９Ｖ／ｂｉｔの変化がもたらされる。
【００３９】
図１６（ｂ）は、制御信号としてＰＷＭ信号を適用した場合の例である。左から、制御信号としてのＰＷＭ信号理想値と、高圧出力の理想値、実際の制御信号として出力されるのＰＷＭ信号値と、その結果設定される高圧出力値、さらに１ビット（ｂｉｔ）変化による出力値の変化（Ｖ／ｂｉｔ）を示す。
【００４０】
ＰＷＭ信号理想値を０〜１００％のデューテイ値の範囲で設定し、高圧出力の理想値を０〜５ｋＶに制御しようとした場合、実際に１０ビット、すなわち２１０＝１０２４の信号により生成可能なＰＷＭ信号のデューテイ値（設定値）は、図に示すように、理想値からずれを持つことになる。これは、前述のように０〜１００％の範囲を１０２３等分した信号のみが生成可能となるからである。例えば理想デューテイ値＝８０％に対して、実際に生成される制御信号としてのＰＷＭデューテイ値は７９．９６％となる。この場合、高圧出力値の理想値は４ｋＶであるが、実際の制御信号としてのＰＷＭデューテイ値は７９．９６％であるので、その値によって制御される結果として設定される高圧出力値は３．９９８ｋＶとなる。
【００４１】
制御信号としてのＰＷＭデューテイ値は、０〜１００％の範囲において、１０２４通りの値を設定可能であるのみであり、その時に設定される高圧出力値は０〜５ｋＶの範囲の１０２４通りとなる。すなわち、１ビットの変更により、５０００／１０２３≒４．９Ｖ／ｂｉｔの変化がもたらされる。
【００４２】
このように、アナログ制御においても出力が大きい、例えば５ｋＶ近辺を出力目標値として制御する場合は、より細かな制御が可能となるが、低出力値、例えば１ｋＶ近辺を出力目標値として制御する場合は、粗い制御しかできないということである。さらに低い目標出力、例えば数１００Ｖの目標出力を設定した場合には、１ビットの変化により１％以上の変化率となり、目標値に対して極めて粗い制御しか実行できないことになる。
【００４３】
このように、飛び飛びの値しか設定値として生成できない制御信号生成回路を用いた制御においては、高精度な出力制御が困難になるという問題がある。
【００４４】
このような問題に対応する構成を開示した従来技術として、例えば、特開平１０−９１２５８号がある。本特許公開公報には、所定の出力値に対し、ＰＷＭデューテイ値をＡ％とＢ％を切り替えて、分解能以下の値を擬似的に生成して、制御精度を向上させた構成が示されている。しかし、本構成では、高精度な制御を行なおうとした場合、２つのデューティの高速にかつ正確に切り替える必要があり、その制御のための付加回路が必要となったり、制御プログラムが複雑となるという問題がある。
【００４５】
また、特開２０００−５１１７５８号には、ＰＷＭデューテイ値をＡ％とＢ％を切り替えて、分解能以下の値を擬似的に生成して、制御精度を向上させるとともに、デューテイ値のＡ％とＢ％を連続的に切り替える切替手段を構成してそれぞれの出力の平均値を出力デューテイ値として制御を行なう構成が示されている。しかし、本構成においても、高精度な制御を行なおうとする場合には、２つのデューティの高速にかつ正確に切り替えるための付加回路が必要となったり、制御プログラムが複雑となるという問題がある。
【００４６】
【発明が解決しようとする課題】
本発明は、上述の従来技術の問題点に鑑みてなされたものであり、高圧電源において高精度な細かな制御幅での制御信号出力を可能として、出力目標値が低い場合であっても、高精度な制御を可能とした電源装置を提供することを目的とする。
【００４７】
従来の高圧電源における出力制御方法においては、上述したようにデューテイを設定するためのコントロール値がデジタル値のため、分解能に制約が発生する。例えば、デジタル制御において１０ビット値で制御すると、前述の例ではビットあたりの分解能は６．１Ｖ／ｂｉｔ、アナログ制御で４．９Ｖ／ｂｉｔとなり、特に小さい出力目標値の設定される画質関連部品における出力制御において、出力値が不安定になるという問題がある。
【００４８】
とくに、バイアス転写ロール（ＢＴＲ）や接触帯電器（ＢＣＲ）などのデバイスでの負荷は出力値の制御範囲が広いため、低パワー時の昇圧コントロール値が小さいところでの分解能の不足という問題が顕著となる。昇圧コントロール値の信号の分解能をアップさせると前述した問題は解決するが、制御手段のＣＰＵ側のパフォーマンスを上げなければならず、コストアップとなる。また制御手段のＣＰＵ側のパフォーマンスを上げたとしても昇圧コントロール値のＰＷＭ信号は、小さいＰＷＭデューテイ（例えば０．０１％）ではクロックの受け渡し部の応答デレイで波形がなまってしまい、小さいＰＷＭデューテイに適応した制御が困難となる。また、このような微少信号レベルでの制御信号は、ノイズレベルと同等になるおそれがあり、ノイズによる誤出力の問題も発生する。
【００４９】
本発明は、このような問題点に鑑みてなされたものであり、コストを上げることなく、低出力時の分解能を高出力時と同等の高分解能とし、高精度な制御を可能とした電源装置を提供することを目的とする。
【００５０】
【課題を解決するための手段】
本発明の第１の側面は、入力電力が供給される１次巻線と、電力が出力される２次巻線とを持つトランスと、前記トランスの２次側出力を検出する検出回路と、前記検出回路の検出値に基づく前記トランスの１次巻線側の制御により前記トランスの２次側出力制御を行なう出力制御回路とを有する電源装置であり、前記出力制御回路は、デジタルデータに基づいて設定されたデューテイ値を有するパルス幅変調信号（ＰＷＭ）を入力し、該入力パルス幅変調信号に基づいて第１基準電圧（Ｖｒｅｆ１）の変換処理を実行し、該変換処理により生成した変換電気信号に基づいて、前記トランスの１次巻線側の制御を実行するとともに、前記変換電気信号を、前記デューテイ値の設定可能数より多くの設定可能値を持つ電気信号として生成する制御回路を有することを特徴とする電源装置にある。
【００５１】
本構成により、出力制御信号として用いられるパルス幅変調信号（ＰＷＭ）に設定可能なデューテイ値の間隔に依存した制御のみならず、さらに微細な間隔での出力制御が可能となり、特に出力目標値が低出力に設定した場合の高精度な制御が可能となる。
【００５２】
さらに、本発明の電源装置の一実施態様において、前記出力制御回路は、前記第１基準電圧（Ｖｒｅｆ１）に基づく変換値としての第２基準電圧（Ｖｒｅｆ２）を生成する第１制御回路と、前記第２基準電圧（Ｖｒｅｆ２）に基づく変換値としての第３基準電圧（Ｖｒｅｆ３）を生成する第２制御回路とを有し、前記第３基準電圧（Ｖｒｅｆ３）を前記トランスの１次巻線側の制御を実行するための変換電気信号として適用する構成であることを特徴とする。
【００５３】
本構成により、電源に対する入力値としての第１基準電圧（Ｖｒｅｆ１）を変換して、より細かい設定を可能とした第３基準電圧（Ｖｒｅｆ３）をトランスの１次巻線側の制御を実行するための変換電気信号として適用可能となり、より高精度な出力制御が実現される。
【００５４】
さらに、本発明の電源装置の一実施態様において、前記第１制御回路は、前記第１基準電圧（Ｖｒｅｆ１）を、第１パルス幅変調信号（ＰＷＭ１）に基づく積分処理により第２基準電圧（Ｖｒｅｆ２）を生成する構成であり、前記第２制御回路は、前記第２基準電圧（Ｖｒｅｆ２）を、第２パルス幅変調信号（ＰＷＭ２）に基づく積分処理により第３基準電圧（Ｖｒｅｆ３）を生成する構成であることを特徴とする。
【００５５】
本構成により、複数のパルス幅変調信号を組み合わせることで、単一のパルス幅変調信号のみで生成可能な信号値以外の信号値の生成が可能となり、この生成手法により生成した第３基準電圧（Ｖｒｅｆ３）を出力制御用の電気信号として適用することで、高精度な出力制御が実現される。
【００５６】
さらに、本発明の電源装置の一実施態様において、前記第１パルス幅変調信号（ＰＷＭ１）は、前記トランスの２次側出力の目標値に基づいてデューテイ値を変更設定したパルス幅変調信号であり、前記トランスの２次側出力の目標値が高い場合は、相対的に高い第２基準電圧（Ｖｒｅｆ２）を生成するデューテイ値として設定し、前記トランスの２次側出力の目標値が低い場合は、相対的に低い第２基準電圧（Ｖｒｅｆ２）を生成するデューテイ値として設定したパルス幅変調信号であることを特徴とする。
【００５７】
本構成により、出力目標値が低い場合においても、制御幅を狭く設定した出力制御が可能となり、高精度な出力制御が実現される。
【００５８】
さらに、本発明の電源装置の一実施態様において、前記第２パルス幅変調信号（ＰＷＭ２）は、前記トランスの２次側出力の検出値に基づく前記検出回路からの入力値と、前記トランスの２次側出力の目標値に基づいて設定されたデューテイ値を持つパルス幅変調信号であることを特徴とする。
【００５９】
本構成により、検出値に基づくフィードバック制御をパルス幅変調信号に基づいて行なう場合においても、単一のパルス幅変調信号のみで生成可能な信号値以外の信号値の生成が可能となり、この生成手法により生成した第３基準電圧（Ｖｒｅｆ３）を出力制御用の電気信号として適用することで、高精度な出力制御が実現される。
【００６０】
さらに、本発明の電源装置の一実施態様において、前記第１パルス幅変調信号（ＰＷＭ１）は、前記第２パルス幅変調信号（ＰＷＭ２）に比較して高い周波数を持つパルス幅変調信号であり、前記出力制御回路は、前記第１パルス幅変調信号（ＰＷＭ１）と前記第２パルス幅変調信号（ＰＷＭ２）の合成信号として生成される第３パルス幅変調信号（ＰＷＭ３）に基づく前記第１基準電圧（Ｖｒｅｆ１）の積分値として前記第３基準電圧（Ｖｒｅｆ３）を生成する構成であることを特徴とする。
【００６１】
本構成により、高い周波数を持つパルス幅変調信号と低い周波数を持つパルス幅変調信号との合成により多様なデューテイを持つパルス幅変調信号を生成することが可能となり、設定された多様なデューテイを持つ第３のパルス幅変調信号（ＰＷＭ３）に基づいて、第１基準電圧（Ｖｒｅｆ１）の積分値として第３基準電圧（Ｖｒｅｆ３）を生成して、第３基準電圧（Ｖｒｅｆ３）を出力制御用の電気信号として適用することで、高精度な出力制御が実現される。
【００６２】
さらに、本発明の電源装置の一実施態様において、前記第１パルス幅変調信号（ＰＷＭ１）は、複数の異なるデューテイ値を設定可能なパルス幅変調信号であることを特徴とする。
【００６３】
本構成により、比較的高い周波数信号としての第１パルス幅変調信号（ＰＷＭ１）に対して設定可能な複数のデューテイから任意に選択したデューテイを持つ第１パルス幅変調信号（ＰＷＭ１）と第２パルス幅変調信号（ＰＷＭ２）とを組み合わせることで、さらに多くの種類のデューテイを持つ第３のパルス幅変調信号（ＰＷＭ３）の生成が可能となり、さらに高精度な出力制御が可能となる。
【００６４】
さらに、本発明の電源装置の一実施態様において、前記第１制御回路は、スイッチ手段を有し、該スイッチ手段の設定により、前記第１基準電圧（Ｖｒｅｆ１）に基づく変換値として異なる値を持つ第２基準電圧（Ｖｒｅｆ２）を生成する構成を有し、前記第２制御回路は、前記第２基準電圧（Ｖｒｅｆ２）を、第２パルス幅変調信号（ＰＷＭ２）に基づいて変換し、第３基準電圧（Ｖｒｅｆ３）を生成する構成であることを特徴とする。
【００６５】
本構成により、スイッチを持つ簡易な構成で、異なる値を持つ第２基準電圧（Ｖｒｅｆ２）を生成することが可能となり、回路構成を複雑にすることなく、高精度な出力制御を可能とした電源装置が実現される。
【００６６】
さらに、本発明の電源装置の一実施態様において、前記スイッチ手段は、前記トランスの２次側出力の目標値が高い場合は、相対的に高い第２基準電圧（Ｖｒｅｆ２）を生成する設定とし、前記トランスの２次側出力の目標値が低い場合は、相対的に低い第２基準電圧（Ｖｒｅｆ２）を生成する設定としたことを特徴とする。
【００６７】
本構成により、出力目標値が低い場合においても、制御幅を狭く設定した出力制御が可能となり、高精度な出力制御が実現される。
【００６８】
さらに、本発明の電源装置の一実施態様において、前記出力制御回路は、前記第１基準電圧（Ｖｒｅｆ１）に基づく変換値としての第３基準電圧（Ｖｒｅｆ３）を生成する第２制御回路と、前記第３基準電圧（Ｖｒｅｆ３）に基づき、流れる電流を調整する電流調整回路とを有し、前記第３基準電圧（Ｖｒｅｆ３）を前記トランスの１次巻線側の制御を実行するための変換電気信号として適用する構成であることを特徴とする。
【００６９】
本構成により、第３基準電圧に対して、さらに複数種類の制御が可能となり、さらに高精度な出力制御が実現される。
【００７０】
さらに、本発明の電源装置の一実施態様において、前記電流調整回路は、スイッチ手段を有し、該スイッチ手段の設定により、前記第３基準電圧（Ｖｒｅｆ３）に基づく異なる電流値を生成する構成を有することを特徴とする。
【００７１】
本構成により、スイッチを持つ簡易な構成で、複数種類の制御が可能となり、回路構成を複雑にすることなく、高精度な出力制御を可能とした電源装置が実現される。
【００７２】
さらに、本発明の電源装置の一実施態様において、前記出力制御回路は、アナログ制御を実行する出力制御回路であり、前記第１基準電圧（Ｖｒｅｆ１）に基づく変換値としての第２基準電圧（Ｖｒｅｆ２）を生成する第１制御回路と、前記第２基準電圧（Ｖｒｅｆ２）に基づく変換値としての第３基準電圧（Ｖｒｅｆ３）を生成する第２制御回路とを有し、前記第３基準電圧（Ｖｒｅｆ３）に基づく電気信号と、前記トランスの２次側出力の検出値に基づく電気信号との差分信号により、前記トランスの１次巻線側の制御を実行する構成を有することを特徴とする。
【００７３】
本構成により、アナログ型の出力制御回路においても、出力制御信号として用いられるパルス幅変調信号（ＰＷＭ）に設定可能なデューテイ値の間隔に依存した制御のみならず、さらに微細な間隔での出力制御が可能となり、特に出力目標値が低出力に設定した場合の高精度な制御が可能となる。
【００７４】
【発明の実施の形態】
以下、本発明の電源装置についての複数の実施例について、図面を参照しながら説明する。
【００７５】
（実施例１）
本発明の第１実施例の電源装置回路構成を図１に示す。図１に示すように、本実施例の電源装置は、高圧電源（ＨＶＰＳ）１２０と、高圧電源１２０からのモニタ値を入力して制御信号を出力する制御手段（ＭＣＵ）１１０とによって構成され、高圧電源（ＨＶＰＳ）１２０は、トランス１次側に設けられた出力制御回路１２１、トランス１２２、整流平滑回路１２３、出力検出回路１２４を有する。
【００７６】
出力検出回路１２４は、オペアンプ１７１を有し、オペアンプ１７１の反転入力は、自身の出力端に接続されており、オペアンプ１７１の非反転入力端は、検出側の一端が接地された抵抗１４６の他端と整流平滑回路１２３の負荷側出力に接続された抵抗１４４間に接続されている。また、オペアンプ１７１の出力は抵抗１４７を介して制御手段（ＭＣＵ）１１０に接続され、検出値（Ｍｏｎ）を出力する。検出出力値は、制御手段（ＭＣＵ）においてＡ／Ｄ変換され、デジタル値に基づいてＣＰＵ１１１がＰＷＭ信号：ＰＷＭ２を制御信号として高圧電源１２０側の出力制御回路１２１に出力する。なお、ＣＰＵ１１１が出力するＰＷＭ信号：ＰＷＭ１は、負荷に対する出力（Ｖｏｕｔ）に応じて予め設定されるデューテイ値を持つＰＷＭ信号であり、やはりデジタル値に基づいてＣＰＵ１１１が生成する。ＰＷＭ信号の設定の具体例については後述する。
【００７７】
整流平滑回路１２３は、トランス１２２の２次側（負荷側）に接続されたダイオード１７２、コンデンサ１７３を備えており、トランス１２２によって昇圧された交番電流をダイオード１７２およびコンデンサ１７３の組み合わせにより整流し平滑し、抵抗１４５を介して出力（Ｖｏｕｔ）を負荷側に提供する。
【００７８】
出力制御回路１２１は、従来のスイッチング回路とは異なり、より高精度にトランスの２次側出力の出力値制御を可能とした構成を持つ。以下、出力制御回路１２１の構成および動作について詳細に説明する。
【００７９】
出力制御回路１２１に対して、第１基準電圧（Ｖｒｅｆ１）が所定電圧（例えば５Ｖ）供給源としての低圧電源から供給される。出力制御回路１２１に入力される第１基準電圧（例えば５Ｖ）は、制御手段１１０のＣＰＵ１１１から出力される第１のＰＷＭ信号（ＰＷＭ１）によって制御されるトランジスタＱ１，１５１を含む第１制御回路１８１の動作に従って、後段の抵抗１３４、コンデンサ１６１からなる積分回路部の抵抗１３４とコンデンサ１６１間の電位が設定される。すなわち、第１基準電圧（Ｖｒｅｆ１）に対して、制御手段１１０のＣＰＵ１１１から出力される第１のＰＷＭ信号（ＰＷＭ１）に基づく積分処理を実行して新たな電位値を生成する。この調整電位を第２基準電圧（Ｖｒｅｆ２）とする。
【００８０】
第１制御回路１８１は、トランジスタＱ１，１５１を含み、トランジスタＱ１，１５１のコレクタは第１基準電圧（Ｖｒｅｆ１）の入力部から抵抗１３１を介した回路部に接続され、エミッタは接地されている。ベースは抵抗１３２に接続されるとともに、一方が接地された抵抗１３３の他端に接続され、抵抗１３２の他端は、反転回路１９１を介して制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第１のＰＷＭ信号（ＰＷＭ１）の入力部として構成されている。
【００８１】
第１のＰＷＭ信号（ＰＷＭ１）がローレベルであるときに、反転回路１９１によりハイレベルになる。その結果、トランジスタＱ１，１５１がオンとなり、第１のＰＷＭ信号（ＰＷＭ１）がハイレベルであるときに反転回路１９１により、ローレベルとなる。その結果、トランジスタＱ１，１５１がオフとされる。従って、トランジスタＱ１，１５１は第１のＰＷＭ信号（ＰＷＭ１）のデューティに応じた期間でオン／オフの状態を交互に繰り返す。この第１のＰＷＭ信号（ＰＷＭ１）のデューティに応じて第２基準電圧の値が設定される。
【００８２】
例えば第１基準電圧（Ｖｒｅｆ１）＝５Ｖとして、第１制御回路１８１に入力する第１のＰＷＭ信号（ＰＷＭ１）のデューテイを２５％とすると、第２基準電圧（Ｖｒｅｆ２）は５Ｖ×０．２５＝１．２５Ｖとして設定される。このように、第１制御回路１８１に入力する第１のＰＷＭ信号（ＰＷＭ１）のデューテイを変更することにより、第２基準電圧（Ｖｒｅｆ２）は、第１基準電圧（Ｖｒｅｆ１）の０〜１００％の間で設定可能となり、第１基準電圧（Ｖｒｅｆ１）＝５Ｖとした場合、第２基準電圧（Ｖｒｅｆ２）は、０〜５Ｖの間で設定可能となる。例えば１０ビット制御によるデューティ値設定の場合、０〜５Ｖの間で２１０＝１０２４種類の第２基準電圧（Ｖｒｅｆ２）値の設定が可能となる。
【００８３】
ここで、第１のＰＷＭ信号（ＰＷＭ１）のデューテイは、例えば、負荷に対する出力目標値が高い場合、例えば出力目標値＝２ｋＶ以上の場合は、デューティを高く設定し、第２基準電圧（Ｖｒｅｆ２）を高めに設定する。一方、負荷に対する出力目標値が低い場合は、例えば出力目標値＝２ｋＶ未満の場合は、デューティを低く設定し、第２基準電圧（Ｖｒｅｆ２）を低めに設定するといった処理を行なう。これらの具体例については、後述する。なお、第１のＰＷＭ信号（ＰＷＭ１）のデューテイは、出力目標値に基づいて予め設定される値であり、出力検出回路１２４から制御手段１１０に入力されるモニタ値（Ｍｏｎ）に従って逐次更新される値ではない。
【００８４】
一方、制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）は、出力検出回路１２４から制御手段１１０に入力されるモニタ値（Ｍｏｎ）のＡ／Ｄ変換結果とプログラムでの設定値（出力目標値に相当）とを比較し、デューテイ（Ｄｕｔｙ）値をコントロールしたＰＷＭ信号として第２制御回路１８２に出力される。
【００８５】
第２制御回路１８２は、トランジスタＱ２，１５２を含み、トランジスタＱ２，１５２のコレクタは第２基準電圧（Ｖｒｅｆ２）の設定部から抵抗１３５を介した回路部に接続され、エミッタは接地されている。ベースは抵抗１３７に接続されるとともに、一方が接地された抵抗１３８の他端に接続され、抵抗１３７の他端は反転回路１９２を介して制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）の入力部として構成されている。
【００８６】
制御手段１１０のＣＰＵ１１１から出力される第２のＰＷＭ信号（ＰＷＭ２）によって制御されるトランジスタＱ２，１５２を含む第２制御回路１８２の動作に従って、後段の積分回路部の抵抗１３６、コンデンサ１６２間の電位が設定される。すなわち、第２基準電圧（Ｖｒｅｆ２）に対して、制御手段１１０のＣＰＵ１１１から出力される第２のＰＷＭ信号（ＰＷＭ２）に基づく積分処理を実行して新たな電位値を生成する。この調整電位を第３基準電圧（Ｖｒｅｆ３）とする。
【００８７】
例えば第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖとし、第２制御回路１８２に入力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイを５０％とすると、第３基準電圧（Ｖｒｅｆ３）は１．２５Ｖ×０．５＝０．６２５Ｖとして設定される。
【００８８】
第２制御回路１８２に入力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイを変更することにより、第３基準電圧（Ｖｒｅｆ３）は、第２基準電圧（Ｖｒｅｆ２）の０〜１００％の間で設定可能となり、第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖとした場合、第３基準電圧（Ｖｒｅｆ３）は、０〜１．２５Ｖの間で設定可能となる。例えば１０ビット制御によるデューティ値設定の場合、０〜１．２５Ｖの間で２１０＝１０２４種類の第３基準電圧（Ｖｒｅｆ３）値の設定が可能となる。
【００８９】
このように、第３基準電圧（Ｖｒｅｆ３）は、第２基準電圧（Ｖｒｅｆ２）を低く設定すれば、その低設定の第２基準電圧（Ｖｒｅｆ２）をＭＡＸ値としてＭＡＸ〜０の範囲で、所定のビット値によって設定される種類（例えば１０２４種類）の第３基準電圧（Ｖｒｅｆ３）値を設定することが可能となる。
【００９０】
例えば第２基準電圧（Ｖｒｅｆ２）を５Ｖとしたときは、第３基準電圧（Ｖｒｅｆ３）の値は０〜５Ｖの範囲で１０２４種類、例えば第２基準電圧（Ｖｒｅｆ２）を１Ｖとしたときは、第３基準電圧（Ｖｒｅｆ３）の値は０〜１Ｖの範囲で１０２４種類を設定することが可能となる。従って、第２基準電圧（Ｖｒｅｆ２）を低く設定して、第２のＰＷＭ信号（ＰＷＭ２）のデューティ調整を行なうことで、第３基準電圧（Ｖｒｅｆ３）値を、より小さな変化幅で制御することが可能となる。この具体例については、後述する。
【００９１】
第３基準電圧（Ｖｒｅｆ３）は、抵抗１３９を介してトランスの補助保持巻線に接続される。
【００９２】
第３制御回路１８４のトランジスタＱ４，１５４のベースは、トランスの補助巻線１９３に接続されている。トランジスタＱ４，１５４のコレクタは、トランスの一次巻線に接続され、エミッタは接地されている。
【００９３】
第３基準電圧（Ｖｒｅｆ３）の電位を上げ下げすることにより、第３制御回路１８４のトランジスタＱ４，１５４のベース電流量が制御され、その結果として、トランジスタＱ４，１５４のコレクタ、エミッタ間の電流値が制御され、この制御によりトランス１２２の１次側の電圧が制御され、最終的にトランス１２２の２次側の電圧が制御される。
【００９４】
すなわち、トランス１２２の２次側の出力制御は、以下のように実行されることになる。
【００９５】
ＰＷＭ２のデューテイ（Ｄｕｔｙ）値が大→第３基準電圧（Ｖｒｅｆ３）が大→第３制御回路１８４のトランジスタＱ４，１５４のベース電流が大→トランス１次側電流量が大→トランス２次側出力が大となる。
【００９６】
このように、制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイ（Ｄｕｔｙ）値を大きくすることにより、トランス１２２の２次側出力を大きくすることができる。
【００９７】
また、逆にＰＷＭ２のデューテイ（Ｄｕｔｙ）値が小→第３基準電圧（Ｖｒｅｆ３）が小→第３制御回路１８４のトランジスタＱ４，１５４のベース電流量が小→トランス１次側電流量が小→トランス２次側出力が小となる。
【００９８】
このように、制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイ（Ｄｕｔｙ）値を小さくすることにより、トランス１２２の２次側出力を小さくすることができる。
【００９９】
ここで、第１のＰＷＭ信号（ＰＷＭ１）を２５％として設定し、第２のＰＷＭ信号（ＰＷＭ２）を出力検出回路１２４から制御手段１１０に入力されるモニタ値（Ｍｏｎ）のＡ／Ｄ変換結果とプログラムでの設定値（出力目標値に相当）とを比較し、デューテイ（Ｄｕｔｙ）値をコントロールしたＰＷＭ信号として設定し、デューティ値を制御するデジタル信号を１０ビット信号とした場合の１ビット当たりのトランス１２２の２次側出力値の制御幅について説明する。
【０１００】
第２のＰＷＭ信号（ＰＷＭ２）は反転回路１９２を介し、第２制御回路１８２のトランジスタＱ２，１５２のベースに出力される。このベース入力値は、出力検出回路１２４からの出力モニタ値と出力目標値に基づいて設定されたデューテイを持つＰＷＭ信号である。例えば、１０ビット制御の場合は、２１０＝１０２４通りの異なるデューテイ値のいずれかに設定されたＰＷＭ信号となる。
【０１０１】
この２１０＝１０２４通りの異なるデューテイ値により、第２基準電圧（Ｖｒｅｆ２）から第３基準電圧（Ｖｒｅｆ３）の電位値が決定される。第２基準電圧（Ｖｒｅｆ２）は、前述したように、第１基準電圧（Ｖｒｅｆ１）＝５Ｖとしたとき、第１制御回路１８１に入力する第１のＰＷＭ信号（ＰＷＭ１）のデューテイを２５％とすると、第２基準電圧（Ｖｒｅｆ２）は５Ｖ×０．２５＝１．２５Ｖとして設定される。
【０１０２】
この第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖの値について、２１０＝１０２４通りの異なるデューテイ値が設定された第２のＰＷＭ信号（ＰＷＭ２）により、第２制御回路１８２のトランジスタＱ２，１５２のオン／オフ制御がなされ、そのデューテイ値に基づいて、０〜１．２５Ｖの第３基準電圧（Ｖｒｅｆ３）が生成されることになる。
【０１０３】
例えば、トランス１２２側の目標出力を１．２５ｋＶとして設定し、第２のＰＷＭ信号（ＰＷＭ２）のデューティ値＝８０％を第３基準電圧（Ｖｒｅｆ３）＝１．２５Ｖに相当させ、デューティ値＝０を第３基準電圧（Ｖｒｅｆ３）＝０Ｖに相当させた制御を行なえば、トランスの補助巻線１９３を介し、第３制御回路１８４のトランジスタＱ４，１５４のベースに印加される第３基準電圧（Ｖｒｅｆ３）の値は、０〜１．２５Ｖの範囲で、０．８×１０２４≒８２０通りの電位値に制御可能となり、その結果として、トランス１２２側の出力値も０〜１．２５ｋＶの範囲で、８２０通りに制御可能となる。すなわち１ビットあたり１．２５ｋＶ／８２０＝１．５２Ｖとなる。
【０１０４】
これは、出力値１．２５ｋＶに対して１ビット当たりの変化率として算出すると、
１．５２／１２５０≒０．００１２
≒０．１２％となる。
【０１０５】
図２を参照して、本実施例を適用して１０ビット値信号により第２のＰＷＭ信号（ＰＷＭ２）のデューティ値を設定した場合の効果について説明する。
【０１０６】
図２（ａ）は、従来のＰＷＭ信号値に基づいて直接スイッチング回路を制御してトランスの１次側の制御を行なった場合の例である。左端から、「ＰＷＭ信号デューテイ値」、「高圧出力値」、「１ビット当たりの出力変化」、「１ビット当たりの出力変化率」を示している。
【０１０７】
デューテイ値０〜８０％の範囲で高圧出力を０〜５ｋＶの間で制御した場合、デューテイ値：０で高圧出力＝０Ｖ、デューテイ値：８０％で高圧出力＝５ｋＶであるので、１ビットあたりの出力変化値は、（５ｋＶ／８０％）／１０２３≒６．１Ｖ／ｂｉｔとなる。
【０１０８】
高圧出力値に対する変化率は、右端のエントリに示すように、ＰＷＭデューテイ＝８０％，出力＝５ｋＶのとき、変化率＝０．１２％／ｂｉｔ、ＰＷＭデューテイ＝６４％，出力＝４ｋＶのとき、変化率＝０．１５％／ｂｉｔ、ＰＷＭデューテイ＝４８％，出力＝３ｋＶのとき、変化率＝０．２０％／ｂｉｔ、ＰＷＭデューテイ＝３２％，出力＝２ｋＶのとき、変化率＝０．３１％／ｂｉｔ、ＰＷＭデューテイ＝１６％，出力＝１ｋＶのとき、変化率＝０．６１％／ｂｉｔとなる。このように、デューテイ値が低下し、高圧出力値が低下するに従って、１ビット当たりの変化による高圧出力の変化率が高まることになる。
【０１０９】
一方、図２（ｂ）は、上述した本発明の実施例１の構成を適用して制御を行なった場合の例である。高圧出力値が１．５〜５ｋＶでは、ＰＷＭ１信号のデューテイを高デューテイとして、第２基準電圧（Ｖｒｅｆ２）＝５Ｖに設定し、高圧出力値が１．５ｋＶ以下では、ＰＷＭ１信号のデューテイを低デューテイとして、第２基準電圧（Ｖｒｅｆ２）＝１．５Ｖに設定して、ＰＷＭ２信号のデューティを変化させて、高圧出力値の制御を実行した。
【０１１０】
高圧出力値に対する変化率は、右端のエントリに示すように、ＰＷＭ２デューテイ＝８０％，出力＝５ｋＶのとき、変化率＝０．１２％／ｂｉｔ、ＰＷＭ２デューテイ＝６４％，出力＝４ｋＶのとき、変化率＝０．１５％／ｂｉｔ、ＰＷＭ２デューテイ＝４８％，出力＝３ｋＶのとき、変化率＝０．２０％／ｂｉｔ、ＰＷＭ２デューテイ＝３２％，出力＝２ｋＶのとき、変化率＝０．３１％／ｂｉｔとなり、ここまでは、上述の（ａ）と同様である。
【０１１１】
以下、高圧出力値＝１．５ｋＶ以下では、ＰＷＭ１信号のデューテイを低下させて、第２基準電圧（Ｖｒｅｆ２）＝１．５Ｖに設定して制御を行なった。この場合、ＰＷＭ２デューテイ＝９６％，出力＝１．５ｋＶのとき、変化率＝０．１０％／ｂｉｔ、ＰＷＭ２デューテイ＝６４％，出力＝１．０ｋＶのとき、変化率＝０．１５％／ｂｉｔとなる。このように、比較的低い値の高圧出力を設定した場合であっても、第２基準電圧（Ｖｒｅｆ２）を低く設定して制御を実行することにより、１ビット当たりの出力変化率を低下させることが可能となり、高精度な制御が可能となる。
【０１１２】
（実施例２）
次に、本発明の第２実施例の電源装置回路構成および処理について、図３を参照して説明する。なお、図３において、先に説明した実施例１に対応する図１に示すと同様の構成部品については、同一番号を付してある。図３に示すように、第２実施例の電源装置は、高圧電源（ＨＶＰＳ）１２０と、高圧電源１２０からのモニタ値を入力して制御信号を出力する制御手段（ＭＣＵ）１１０とによって構成され、高圧電源（ＨＶＰＳ）１２０は、トランス１次側に設けられた出力制御回路２０１、トランス１２２、整流平滑回路１２３、出力検出回路１２４を有する。
【０１１３】
出力検出回路１２４は、オペアンプ１７１を有し、オペアンプ１７１の反転入力は、自身の出力端に接続されており、オペアンプ１７１の非反転入力端は、検出側の一端が接地された抵抗１４６の他端と整流平滑回路１２３の負荷側出力に接続された抵抗１４４間に接続されている。また、オペアンプ１７１の出力は抵抗１４７を介して制御手段（ＭＣＵ）１１０に接続され、検出値（Ｍｏｎ）を出力する。出力値は、制御手段（ＭＣＵ）においてＡ／Ｄ変換され、デジタル値に基づいてＣＰＵ１１１がＰＷＭ信号ＰＷＭ２を制御信号として高圧電源１２０側の出力制御回路２０１に出力する。
【０１１４】
整流平滑回路１２３は、トランス１２２の２次側（負荷側）に接続されたダイオード１７２、コンデンサ１７３を備えており、トランス１２２によって昇圧された交番電流をダイオード１７２およびコンデンサ１７３の組み合わせにより整流し平滑し、抵抗１４５を介して出力（Ｖｏｕｔ）を負荷側に提供する。
【０１１５】
出力制御回路２０１は、従来のスイッチング回路とは異なり、より高精度にトランスの２次側出力の出力値制御を可能とした構成を持つ。以下、出力制御回路２０１の構成および動作について詳細に説明する。
【０１１６】
第２実施例における出力制御回路２０１と、前述の実施例１の出力制御回路１２１とは、第１制御回路２１０の構成が異なる。他の第２、３制御回路の構成は実施例１と同様の構成である。
【０１１７】
出力制御回路２０１に対して、第１基準電圧（Ｖｒｅｆ１）が所定電圧（例えば５Ｖ）供給源としての低圧電源から供給される。出力制御回路２０１に入力される第１基準電圧（例えば５Ｖ）は、制御手段１１０のＣＰＵ１１１から出力される選択（Ｓｅｌｅｃｔ）信号によって操作されるスイッチ２１１を含む第１制御回路２１０の動作に従って、後段の抵抗１３５前段の電位が設定される。この調整電位を第２基準電圧（Ｖｒｅｆ２）とする。
【０１１８】
第１制御回路２１０は、スイッチ２１１を含み、スイッチ２１１は、制御手段１１０のＣＰＵ１１１から出力される選択（Ｓｅｌｅｃｔ）信号によって制御される。
【０１１９】
スイッチ２１１が（ａ）側に接続された場合は、制御手段１１０のＣＰＵ１１１から出力される第１基準電圧（Ｖｒｅｆ１）が直接、抵抗１３５の前段に出力され、これが、第２基準電圧（Ｖｒｅｆ２）となる。また、スイッチ２１１が（ｂ）側に接続された場合は、基準電圧（Ｖｒｅｆ１）レベルと接地レベル間に直列接続された抵抗２１２，２１３の間の電圧値が、抵抗１３５の前段に出力され、これが、第２基準電圧（Ｖｒｅｆ２）となる。
【０１２０】
従って、スイッチ２１１が（ａ）側に接続された場合は、第２基準電圧（Ｖｒｅｆ２）＝第１基準電圧（Ｖｒｅｆ１）として設定され、スイッチ２１１が（ｂ）側に接続された場合は、第２基準電圧（Ｖｒｅｆ２）は、抵抗２１２，２１３の抵抗値に応じた値として設定される。例えば抵抗２１２，２１３が同じ抵抗値を持つ場合は、第２基準電圧（Ｖｒｅｆ２）＝（第１基準電圧（Ｖｒｅｆ１））×０．５として設定される。
【０１２１】
例えば第１基準電圧（Ｖｒｅｆ１）＝５Ｖとした場合、スイッチ２１１が（ａ）側に接続された場合は、第２基準電圧（Ｖｒｅｆ２）＝５Ｖとして設定され、スイッチ２１１が（ｂ）側に接続された場合は、第２基準電圧（Ｖｒｅｆ２）は、抵抗２１２，２１３の抵抗値に応じた値として設定されることになり、例えば抵抗２１２，２１３が同じ抵抗値を持つ場合は、第２基準電圧（Ｖｒｅｆ２）＝２．５Ｖとして設定される。抵抗２１２，２１３が３：１の抵抗値比率を持つ場合は、第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖとして設定される。
【０１２２】
ここで、スイッチ２１１は、例えば、負荷に対する出力目標値が高い場合、例えば出力目標値＝２ｋＶ以上の場合は、（ａ）側に接続し、第２基準電圧（Ｖｒｅｆ２）を第１基準電圧（Ｖｒｅｆ１）と等しく設定する。一方、負荷に対する出力目標値が低い場合は、例えば出力目標値＝２ｋＶ未満の場合は、スイッチ２１１を（ｂ）側に接続し、第２基準電圧（Ｖｒｅｆ２）を、第１基準電圧（Ｖｒｅｆ１）より低下させた値として設定するといった処理を行なう。第２〜第３制御回路の構成、動作は、先に図１を参照して説明した実施例１と同様である。
【０１２３】
この実施例２においても、第２制御回路１８２に入力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイを変更することにより、第３基準電圧（Ｖｒｅｆ３）は、第２基準電圧（Ｖｒｅｆ２）の０〜１００％の間で設定可能となり、第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖとした場合、第３基準電圧（Ｖｒｅｆ３）は、０〜１．２５Ｖの間で設定可能となる。例えば１０ビット制御によるデューティ値設定の場合、０〜１．２５Ｖの間で２１０＝１０２４種類の第３基準電圧（Ｖｒｅｆ３）値の設定が可能となる。
【０１２４】
このように、第３基準電圧（Ｖｒｅｆ３）は、第２基準電圧（Ｖｒｅｆ２）を低く設定すれば、その低設定の第２基準電圧（Ｖｒｅｆ２）をＭＡＸ値としてＭＡＸ〜０の範囲で、所定のビット値によって設定される種類（例えば１０２４種類）の第３基準電圧（Ｖｒｅｆ３）値を設定することが可能となる。
【０１２５】
例えば第２基準電圧（Ｖｒｅｆ２）を５Ｖとしたときは、第３基準電圧（Ｖｒｅｆ３）値は０〜５Ｖの範囲で１０２４種類、例えば第２基準電圧（Ｖｒｅｆ２）を１Ｖとしたときは、第３基準電圧（Ｖｒｅｆ３）値は０〜１Ｖの範囲で１０２４種類を設定することが可能となる。従って、第２基準電圧（Ｖｒｅｆ２）を低く設定して、第２のＰＷＭ信号（ＰＷＭ２）のデューティ調整を行なうことで、第３基準電圧（Ｖｒｅｆ３）の値を、より小さな変化幅で制御することが可能となる。
【０１２６】
第２のＰＷＭ信号（ＰＷＭ２）を出力検出回路１２４から制御手段１１０に入力されるモニタ値（Ｍｏｎ）のＡ／Ｄ変換結果とプログラムでの設定値（出力目標値に相当）とを比較し、デューテイ（Ｄｕｔｙ）値をコントロールしたＰＷＭ信号として設定し、デューティ値を制御するデジタル信号を１０ビット信号とした場合の１ビット当たりのトランス１２２の２次側出力値の制御幅について説明する。
【０１２７】
第２のＰＷＭ信号（ＰＷＭ２）は反転回路１９２を介し、第２制御回路１８２のトランジスタＱ２，１５２のベースに出力される。このベース入力値は、出力検出回路１２４からの出力モニタ値と出力目標値に基づいて設定されたデューテイを持つＰＷＭ信号である。例えば、１０ビット制御の場合は、２１０＝１０２４通りの異なるデューテイ値のいずれかに設定されたＰＷＭ信号となる。
【０１２８】
この２１０＝１０２４通りの異なるデューテイ値により、第２基準電圧（Ｖｒｅｆ２）から第３基準電圧（Ｖｒｅｆ３）の電位値が決定される。第２基準電圧（Ｖｒｅｆ２）は、前述したように、第１基準電圧（Ｖｒｅｆ１）＝５Ｖとしたとき、第１制御回路２１０に入力する選択信号（Ｓｅｌｅｃｔ）を（ｂ）側に設定すると、第２基準電圧（Ｖｒｅｆ２）は、抵抗２１２，２１３に応じて低下した電位値に設定される。例えば抵抗２１２，２１３の抵抗値比率を３：１とすると、５Ｖ×０．２５＝１．２５Ｖとして設定される。
【０１２９】
この第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖの値について、２１０＝１０２４通りの異なるデューテイ値が設定された第２のＰＷＭ信号（ＰＷＭ２）により、第２制御回路１８２のトランジスタＱ２，１５２のオン／オフ制御がなされ、そのデューテイ値に基づいて、０〜１．２５Ｖの第３基準電圧（Ｖｒｅｆ３）が生成されることになる。
【０１３０】
例えば、トランス１２２側の目標出力を１．２５ｋＶとして設定し、第２のＰＷＭ信号（ＰＷＭ２）のデューティ値＝８０％を第３基準電圧（Ｖｒｅｆ３）＝１．２５Ｖに相当させ、デューティ値＝０を第３基準電圧（Ｖｒｅｆ３）＝０Ｖに相当させた制御を行なえば、トランスの補助巻線１９３を介し、第３制御回路１８４のトランジスタＱ４，１５４のベースに印加される第３基準電圧（Ｖｒｅｆ３）の値は、０〜１．２５Ｖの範囲で、０．８×１０２４≒８２０通りの電位値に制御可能となり、その結果として、トランス１２２側の出力値も０〜１．２５ｋＶの範囲で、８２０通りに制御可能となる。すなわち１ビットあたり１．２５ｋＶ／８２０＝１．５２Ｖとなる。
【０１３１】
これは、出力値１．２５ｋＶに対して１ビット当たりの変化率として算出すると、
１．５２／１２５０≒０．００１２
≒０．１２％となる。
【０１３２】
図４を参照して、本実施例を適用して１０ビット値信号により第２のＰＷＭ信号（ＰＷＭ２）のデューティ値を設定した場合の効果について説明する。
【０１３３】
図４（ａ）は、従来のＰＷＭ信号値に基づいて直接スイッチング回路を制御してトランスの１次側の制御を行なった場合の例であり、実施例１において説明した図２（ａ）同様であり、左端から、「ＰＷＭ信号デューテイ値」、「高圧出力値」、「１ビット当たりの出力変化」、「１ビット当たりの出力変化率」を示している。
【０１３４】
デューテイ値０〜８０％の範囲で高圧出力を０〜５ｋＶの間で制御した場合、デューテイ値：０で高圧出力＝０Ｖ、デューテイ値：８０％で高圧出力＝５ｋＶであるので、１ビットあたりの出力変化値は、（５ｋＶ／８０％）／１０２３≒６．１Ｖ／ｂｉｔとなる。デューテイ値が低下し、高圧出力値が低下するに従って、１ビット当たりの変化による高圧出力の変化率が高まってしまうという問題がある。
【０１３５】
一方、図４（ｂ）は、上述した本発明の実施例２の構成を適用して制御を行なった場合の例である。高圧出力値が１．５〜５ｋＶでは、スイッチ２１１を（ａ）側として、第２基準電圧（Ｖｒｅｆ２）＝第１基準電圧（Ｖｒｅｆ１）、すなわち５Ｖに設定し、高圧出力値が１．５ｋＶ以下では、スイッチ２１１を（ｂ）側として、第２基準電圧（Ｖｒｅｆ２）＝１．５Ｖに設定して、ＰＷＭ２信号のデューティを変化させて、高圧出力値の制御を実行した。
【０１３６】
高圧出力値に対する変化率は、右端のエントリに示すように、ＰＷＭ２デューテイ＝８０％，出力＝５ｋＶのとき、変化率＝０．１２％／ｂｉｔ、ＰＷＭ２デューテイ＝６４％，出力＝４ｋＶのとき、変化率＝０．１５％／ｂｉｔ、ＰＷＭ２デューテイ＝４８％，出力＝３ｋＶのとき、変化率＝０．２０％／ｂｉｔ、ＰＷＭ２デューテイ＝３２％，出力＝２ｋＶのとき、変化率＝０．３１％／ｂｉｔとなり、ここまでは、（ａ）改善前と同様である。
【０１３７】
以下、高圧出力値＝１．５ｋＶ以下では、第２基準電圧（Ｖｒｅｆ２）＝１．５Ｖに設定して制御を行なった。この場合、ＰＷＭ２デューテイ＝９６％，出力＝１．５ｋＶのとき、変化率＝０．１０％／ｂｉｔ、ＰＷＭ２デューテイ＝６４％，出力＝１．０ｋＶのとき、変化率＝０．１５％／ｂｉｔとなる。このように、比較的低い値の高圧出力を設定した場合であっても、第２基準電圧（Ｖｒｅｆ２）を低く設定して制御を実行することにより、１ビット当たりの出力変化率を低下させることが可能となり、高精度な制御が可能となる。
【０１３８】
なお、上述した実施例では、スイッチ２１１を（ａ），（ｂ）２つのポイント間で切り替えて２種類の第２基準電圧（Ｖｒｅｆ２）を設定する構成を説明したが、さらに、第１制御回路２１０の抵抗２１２，２１３以外の抵抗を設ける等により、３以上の異なる第２基準電圧（Ｖｒｅｆ２）を設定する構成としてもよい。本構成により、さらに高精度な調整を実現することができる。
【０１３９】
（実施例３）
次に、本発明の第３実施例の電源装置回路構成および処理について、図５を参照して説明する。なお、図５において、先に説明した実施例１に対応する図１に示すと同様の構成部品については、同一番号を付してある。図５に示すように、第３実施例の電源装置は、高圧電源（ＨＶＰＳ）１２０と、高圧電源１２０からのモニタ値を入力して制御信号を出力する制御手段（ＭＣＵ）１１０とによって構成され、高圧電源（ＨＶＰＳ）１２０は、トランス１次側に設けられた出力制御回路３０１、トランス１２２、整流平滑回路１２３、出力検出回路１２４を有する。
【０１４０】
出力検出回路１２４は、オペアンプ１７１を有し、オペアンプ１７１の反転入力は、自身の出力端に接続されており、オペアンプ１７１の非反転入力端は、検出側の一端が接地された抵抗１４６の他端と整流平滑回路１２３の負荷側出力に接続された抵抗１４４間に接続されている。また、オペアンプ１７１の出力は抵抗１４７を介して制御手段（ＭＣＵ）１１０に接続され、検出値（Ｍｏｎ）を出力する。出力値は、制御手段（ＭＣＵ）においてＡ／Ｄ変換され、デジタル値に基づいてＣＰＵ１１１がＰＷＭ信号：ＰＷＭ２を制御信号として高圧電源１２０側の出力制御回路３０１に出力する。
【０１４１】
整流平滑回路１２３は、トランス１２２の２次側（負荷側）に接続されたダイオード１７２、コンデンサ１７３を備えており、トランス１２２によって昇圧された交番電流をダイオード１７２およびコンデンサ１７３の組み合わせにより整流し平滑し、抵抗１４５を介して出力（Ｖｏｕｔ）を負荷側に提供する。
【０１４２】
出力制御回路３０１は、従来のスイッチング回路とは異なり、より高精度にトランスの２次側出力の出力値制御を可能とした構成を持つ。以下、出力制御回路３０１の構成および動作について詳細に説明する。
【０１４３】
第３実施例における出力制御回路３０１と、前述の実施例１の出力制御回路１２１との差異の第１点は、第１制御回路を削除して、第１基準電圧（Ｖｒｅｆ１）から第２基準電圧（Ｖｒｅｆ２）への変換処理を行なわない構成とした点である。第１基準電圧（Ｖｒｅｆ１）を出力検出回路１２４からのモニタ（Ｍｏｎ）値と出力目標値に応じてデューテイが設定されるＰＷＭ信号（ＰＷＭ２）によってスイッチング動作を行なう第２制御回路１８２の動作により、直接、第３基準電圧（Ｖｒｅｆ３）を生成する。
【０１４４】
さらに、前述の実施例１の出力制御回路１２１との差異の第２点は、第３基準電圧（Ｖｒｅｆ３）の生成ポイントと、トランスの補助巻線１９３との間に抵抗３２２，抵抗３２３を並列に接続し、さらに、抵抗３２２側に制御手段１１０のＣＰＵ１１１から出力される選択（Ｓｅｌｅｃｔ）信号によって操作されるスイッチ３２１から構成される電流調整回路３２０を設けた点である。電流調整回路３２０はスイッチ３２１のオン／オフにより、電流調整回路３２０に流れる電流の調整を行ない、トランジスタＱ４，１５４のベースに供給する。以下、第３実施例の出力制御回路の動作について説明する。
【０１４５】
出力制御回路３０１に対して、第１基準電圧（Ｖｒｅｆ１）が所定電圧（例えば５Ｖ）供給源としての低圧電源から供給される。一方、制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）は、出力検出回路１２４から制御手段１１０に入力されるモニタ値（Ｍｏｎ）のＡ／Ｄ変換結果とプログラムでの設定値（出力目標値に相当）とを比較し、デューテイ（Ｄｕｔｙ）値をコントロールしたＰＷＭ信号として第２制御回路１８２に出力される。
【０１４６】
第２制御回路１８２は、トランジスタＱ２，１５２を含み、トランジスタＱ２，１５２のコレクタは第１基準電圧（Ｖｒｅｆ１）の設定部から抵抗１３５を介した回路部に接続され、エミッタは接地されている。ベースは抵抗１３７に接続されるとともに、一方が接地された抵抗１３８の他端に接続され、抵抗１３７の他端は、反転回路１９２を介して制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）の入力部として構成されている。
【０１４７】
制御手段１１０のＣＰＵ１１１から出力される第２のＰＷＭ信号（ＰＷＭ２）によって制御されるトランジスタＱ２，１５２を含む第２制御回路１８２の動作に従って、後段の積分回路部の抵抗１３６、コンデンサ１６２間の電位が設定される。すなわち、第１基準電圧（Ｖｒｅｆ１）に対して、制御手段１１０のＣＰＵ１１１から出力される第２のＰＷＭ信号（ＰＷＭ２）に基づく積分処理を実行して第３基準電圧（Ｖｒｅｆ３）を生成する。
【０１４８】
例えば第１基準電圧（Ｖｒｅｆ１）＝５Ｖとし、第２制御回路１８２に入力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイを８０％とすると、第３基準電圧（Ｖｒｅｆ３）は５Ｖ×０．８＝４．０Ｖとして設定される。
【０１４９】
第２制御回路１８２に入力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイを変更することにより、第３基準電圧（Ｖｒｅｆ３）は、第１基準電圧（Ｖｒｅｆ１）の０〜１００％の間で設定可能となり、第１基準電圧（Ｖｒｅｆ１）＝５Ｖとした場合、第３基準電圧（Ｖｒｅｆ３）は、０〜５Ｖの間で設定可能となる。例えば１０ビット制御によるデューティ値設定の場合、０〜５Ｖの間で２１０＝１０２４種類の第３基準電圧（Ｖｒｅｆ３）の値の設定が可能となる。
【０１５０】
第３基準電圧（Ｖｒｅｆ３）は、電流調整回路３２０において、電流調整が実行され、トランジスタＱ４，１５４のベースに供給される。
【０１５１】
電流調整回路３２０は、並列接続された抵抗３２２，３２３と、抵抗３２２側に直列接続されたスイッチ３２１から構成される。スイッチ３２１は、制御手段１１０のＣＰＵ１１１から出力される選択（Ｓｅｌｅｃｔ）信号によって操作される。
【０１５２】
スイッチ３２１がオンとなった場合は、並列に接続された抵抗３２２と抵抗３２３が共に接続状態となり、比較的大きい電流値に設定することができる。一方、スイッチ３２１をオフとすることにより、抵抗３２３のみが接続状態となり、前記電流値に対し、小さい電流値に設定することができる。すなわち、
スイッチＯＮ：高電流値
スイッチＯＦＦ：低電流値
の２通りの電流を補助巻線１９３を介し、第３制御回路１８４のトランジスタＱ４，１５４に供給可能となる。
【０１５３】
ここで、抵抗３２２の抵抗が比較的小さな抵抗値で抵抗３２３が比較的大きな抵抗値を有する構成とした場合、スイッチ３２１のオフ時には、大きな抵抗値を有する抵抗３２３によって比較的小さい電流値がトランスの補助巻線１９３を介し、第３制御回路１８４のトランジスタＱ４，１５４に供給され、スイッチ３２１のオン時には、小さな抵抗値を有する抵抗３２２が接続され前記電流値に対し、大きい電流値がトランスの補助巻線１９３を介し、第３制御回路１８４のトランジスタＱ４，１５４に供給される。
【０１５４】
例えば第１基準電圧（Ｖｒｅｆ１）＝５Ｖとして、制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイを８０％とした場合、第３基準電圧（Ｖｒｅｆ３）＝４．０Ｖとなる。このとき、電流調整回路３２０を構成する抵抗３２２および抵抗３２３の値の設定により、スイッチ３２１のオン／オフに従って、電流調整回路３２０に流れる電流値を２通り設定し、トランスの補助巻線１９３を介して、第３制御回路１８４のトランジスタＱ４，１５４に供給することが可能となる。
【０１５５】
この実施例３においても、第２制御回路１８２に入力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイを変更することにより、第３基準電圧（Ｖｒｅｆ３）は、第１基準電圧（Ｖｒｅｆ１）の０〜１００％の間で設定可能となり、第１基準電圧（Ｖｒｅｆ１）＝５Ｖとした場合、第３基準電圧（Ｖｒｅｆ３）は、０〜５Ｖの間で設定可能となる。例えば１０ビット制御によるデューティ値設定の場合、０〜５Ｖの間で２１０＝１０２４種類の第３基準電圧（Ｖｒｅｆ３）の値の設定が可能となる。
【０１５６】
第３基準電圧（Ｖｒｅｆ３）は、さらに、電流調整回路３２０により調整可能であり、上述の第２のＰＷＭ信号（ＰＷＭ２）のデューテイ制御により設定した第３基準電圧（Ｖｒｅｆ３）について、さらに２つの異なる電流値を設定できる電流調整回路３２０から、トランスの補助巻線１９３を介し、異なる電流値を第３制御回路１８４のトランジスタＱ４，１５４に供給することが可能となる。
【０１５７】
第３基準電圧（Ｖｒｅｆ３）の電位を上げ下げすることにより、第３制御回路１８４のトランジスタＱ４，１５４のベース電流量が制御され、その結果として、トランジスタＱ４，１５４のコレクタ、エミッタ間の電流値が制御され、この制御によりトランス１２２の１次側の電圧が制御され、最終的にトランス１２２の２次側の電圧が制御される。
【０１５８】
すなわち、トランス１２２の２次側の出力制御は、以下のように実行されることになる。
【０１５９】
ＰＷＭ２のデューテイ（Ｄｕｔｙ）値が大→第３基準電圧（Ｖｒｅｆ３）が大→第３制御回路１８４のトランジスタＱ４，１５４のベース電流量が大→トランス１次側電流量が大→トランス２次側出力が大となる。このように、制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイ（Ｄｕｔｙ）値を大きくすることにより、トランス１２２の２次側出力を大きくすることができる。
【０１６０】
この際、第３制御回路１８４のトランジスタＱ４，１５４のベース電流はスイッチ３２１のオン／オフにより、２つの値を設定することが可能となり、さらに細かな制御が可能となる。
【０１６１】
また、逆にＰＷＭ２のデューテイ（Ｄｕｔｙ）値が小→第３基準電圧（Ｖｒｅｆ３）が小→第３制御回路１８４のトランジスタＱ４，１５４のベース電流量が小→トランス１次側電流量が小→トランス２次側出力が小となる。
【０１６２】
この場合も、第３制御回路１８４のトランジスタＱ４，１５４のベース電流はスイッチ３２１のオン／オフにより、２つの値を設定することが可能となり、さらに細かな制御が可能となる。
【０１６３】
このように、比較的低い値の高圧出力を設定した場合であっても、電流調整回路３２０のスイッチ動作により、複数の制御が可能となり、この結果として、ＰＷＭ信号：ＰＷＭ２のデューテイ設定時の１ビット当たりの出力変化率を低下させることが可能となり、高精度な制御が可能となる。
【０１６４】
なお、上述した実施例では、電流調整回路３２０のスイッチ３２１をオン／オフ、２つのポイント間で切り替えて２種類の電流値を設定する構成を説明したが、さらに、電流調整回路３２０の抵抗配列を変更する等により、３以上の異なる電流値を設定する構成としてもよい。本構成により、さらに高精度な調整を実現することができる。
【０１６５】
（第４実施例）
次に、本発明の第４実施例の電源装置回路構成および処理について、図６を参照して説明する。なお、図６において、先に説明した実施例１に対応する図１に示すと同様の構成部品については、同一番号を付してある。図６に示すように、第４実施例の電源装置は、高圧電源（ＨＶＰＳ）１２０と、高圧電源１２０からのモニタ値を入力して制御信号を出力する制御手段（ＭＣＵ）１１０とによって構成され、高圧電源（ＨＶＰＳ）１２０は、トランス１次側に設けられた出力制御回路４０１、トランス１２２、整流平滑回路１２３、出力検出回路１２４を有する。
【０１６６】
出力検出回路１２４は、オペアンプ１７１を有し、オペアンプ１７１の反転入力は、自身の出力端に接続されており、オペアンプ１７１の非反転入力端は、検出側の一端が接地された抵抗１４６の他端と整流平滑回路１２３の負荷側出力に接続された抵抗１４４間に接続されている。また、オペアンプ１７１の出力は抵抗１４７を介して制御手段（ＭＣＵ）１１０に接続され、検出値（Ｍｏｎ）を出力する。出力値は、制御手段（ＭＣＵ）においてＡ／Ｄ変換され、デジタル値に基づいてＣＰＵ１１１がＰＷＭ信号ＰＷＭ２を制御信号として高圧電源１２０側の出力制御回路４０１に出力する。
【０１６７】
整流平滑回路１２３は、トランス１２２の２次側（負荷側）に接続されたダイオード１７２、コンデンサ１７３を備えており、トランス１２２によって昇圧された交番電流をダイオード１７２およびコンデンサ１７３の組み合わせにより整流し平滑し、抵抗１４５を介して出力（Ｖｏｕｔ）を負荷側に提供する。
【０１６８】
出力制御回路４０１は、従来のスイッチング回路とは異なり、より高精度にトランスの２次側出力の出力値制御を可能とした構成を持つ。以下、出力制御回路２０１の構成および動作について詳細に説明する。
【０１６９】
第４実施例における出力制御回路４０１と、前述の実施例１の出力制御回路１８１との差異の第１点は、実施例１において、第１制御回路１８１の後段に接続した抵抗１３４とコンデンサ１６１による積分回路を排除している点である。第２点は、制御手段（ＭＣＵ）のＣＰＵ１１１の出力するＰＷＭ信号：ＰＷＭ１をＰＷＭ２に比較して高周波による設定とし、かつ複数の異なるデューテイを持つＰＷＭ信号：ＰＷＭ１（１）〜ＰＷＭ１（ｎ）から選択して高圧電源１２０に出力する構成とした点である。他の第２、３制御回路の構成は実施例１と同様の構成である。
【０１７０】
出力制御回路４０１に対して、第１基準電圧（Ｖｒｅｆ１）が所定電圧（例えば５Ｖ）供給源としての低圧電源から供給される。出力制御回路４０１に入力される第１基準電圧（例えば５Ｖ）は、制御手段１１０のＣＰＵ１１１から出力される第１のＰＷＭ信号（ＰＷＭ１）によって制御されるトランジスタＱ１，１５１を含む第１制御回路１８１の動作に従って、トランジスタＱ１，１５１のコレクタ部には、第１基準電圧（Ｖｒｅｆ１）をＶｈｉｇｈとし、ＰＷＭ１信号に同期したＰＷＭ信号が生成される。
【０１７１】
また、出力検出回路１２４から制御手段１１０に入力されるモニタ値（Ｍｏｎ）のＡ／Ｄ変換結果とプログラムでの設定値（出力目標値に相当）との比較結果に基づいてデューテイ（Ｄｕｔｙ）値をコントロールしたＰＷＭ信号：ＰＷＭ２が第２制御回路１８２に出力される。
【０１７２】
第２制御回路１８２は、トランジスタＱ２，１５２を含み、トランジスタＱ２，１５２のコレクタは抵抗１３５に接続され、エミッタは接地されている。ベースは抵抗１３７に接続されるとともに、一方が接地された抵抗１３８の他端に接続され、抵抗１３７の他端は、反転回路９１２を介して制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）の入力部として構成されている。
【０１７３】
制御手段１１０のＣＰＵ１１１から出力される第２のＰＷＭ信号（ＰＷＭ２）によって制御されるトランジスタＱ２，１５２を含む第２制御回路１８２の動作に従って、トランジスタＱ２，１５２のコレクタ部には、第３のＰＷＭ信号：ＰＷＭ３が生成される。
【０１７４】
本実施例においては、第１のＰＷＭ信号（ＰＷＭ１）は、第２のＰＷＭ信号（ＰＷＭ２）に比較して高速周波数であり、また、デューテイを複数のデューテイ、例えば０％、２５％、５０％、７５％、１００％の５種類から設定可能な構成である。
【０１７５】
第１のＰＷＭ信号（ＰＷＭ１）と、第２のＰＷＭ信号（ＰＷＭ２）、さらに、第３のＰＷＭ信号（ＰＷＭ３）の対応について、図７を参照して説明する。
【０１７６】
図７（ａ）は、デューティを５０％とし、比較的高い周波数を持つ第１のＰＷＭ信号（ＰＷＭ１）であり、（ｂ）は、デューティが１０％に設定された、比較的低い周波数を持つ第２のＰＷＭ信号（ＰＷＭ２）であり、（ｃ）は、ＰＷＭ１とＰＷＭ２の合成信号として生成される第３のＰＷＭ信号（ＰＷＭ３）である。
【０１７７】
図７（ｂ）に示す第２のＰＷＭ信号（ＰＷＭ２）は、出力検出回路１２４から制御手段１１０に入力されるモニタ値（Ｍｏｎ）のＡ／Ｄ変換結果とプログラムでの設定値（出力目標値に相当）との比較結果に基づいてデューテイ（Ｄｕｔｙ）値がコントロールされて生成されるＰＷＭ信号である。
【０１７８】
図７（ａ）に示す第１のＰＷＭ信号（ＰＷＭ１）は、例えば負荷に対する出力（Ｖｏｕｔ）目標値に応じて、複数の設定可能なデューテイ、例えば０％、２５％、５０％、７５％、１００％のいずれかのデューテイに設定したデューティを持ち、ＰＷＭ２より高い周波数を持つＰＷＭ信号である。
【０１７９】
図７（ｃ）に示す第３のＰＷＭ信号（ＰＷＭ３）は、第１のＰＷＭ信号（ＰＷＭ１）と、第２のＰＷＭ信号（ＰＷＭ２）に基づいて生成される信号であり、図６に示すように、第２制御回路のトランジスタＱ２，１５２のコレクタ部に生成される信号である。第３のＰＷＭ信号（ＰＷＭ３）のデューテイは、［第１のＰＷＭ信号（ＰＷＭ１）のデューテイ］×［第２のＰＷＭ信号（ＰＷＭ２）のデューテイ］となる。
【０１８０】
例えば図７に示す例では、［第１のＰＷＭ信号（ＰＷＭ１）のデューテイ］＝５０％、［第２のＰＷＭ信号（ＰＷＭ２）のデューテイ］＝１０％であるので、［第３のＰＷＭ信号（ＰＷＭ３）のデューテイ］＝０．５×０．１＝０．０５＝５％となる。
【０１８１】
図６の抵抗１３９の前段部に設定される第３基準電圧（Ｖｒｅｆ３）は、第１基準電圧（Ｖｒｅｆ１）に対して、図７（ｃ）に示す第３のＰＷＭ信号（ＰＷＭ３）によって制御された値となる。すなわち、第１基準電圧（Ｖｒｅｆ１）に対して、制御手段１１０のＣＰＵ１１１から出力される第１のＰＷＭ信号（ＰＷＭ１）と、第２のＰＷＭ信号（ＰＷＭ２）の合成信号としての第３のＰＷＭ信号（ＰＷＭ３）に基づく積分処理を実行して第３基準電圧（Ｖｒｅｆ３）を生成する。
【０１８２】
例えば第１基準電圧（Ｖｒｅｆ１）が５Ｖであるとき、図７に示す例では、［第３のＰＷＭ信号（ＰＷＭ３）のデューテイ］＝５％であるので、５Ｖ×５％＝０．２５Ｖとなる。前述したように、第１のＰＷＭ信号（ＰＷＭ１）のデューテイは、複数種類（例えば０，２５，５０，７５，１００％）の設定が可能であるので、第１のＰＷＭ信号（ＰＷＭ１）のデューテイを変更することにより、１つの第２のＰＷＭ信号（ＰＷＭ２）のデューテイに対して複数（上記の例では）５種類の第３のＰＷＭ信号（ＰＷＭ３）のデューテイが設定可能となり、その結果、５種類の第３基準電圧（Ｖｒｅｆ３）のが設定可能となる。
【０１８３】
例えば１０ビット制御によるデューティ値設定の場合、１０２４×５＝５１２０通りの第３基準電圧（Ｖｒｅｆ３）を生成してトランジスタＱ４，１５４のベースに供給することが可能となる。
【０１８４】
第３基準電圧（Ｖｒｅｆ３）の電位を上げ下げすることにより、第３制御回路１８４のトランジスタＱ４，１５４のベース電流量が制御され、その結果として、トランジスタＱ４，１５４のコレクタ、エミッタ間の電流値が制御され、この制御によりトランス１２２の１次側の電圧が制御され、最終的にトランス１２２の２次側の電圧が制御される。
【０１８５】
このように、本実施例によれば、高い周波数を持ち、複数のデューテイを設定可能な第１のＰＷＭ信号（ＰＷＭ１）と、モニタ値に基づいて設定されるデューテイを持つ第２のＰＷＭ信号（ＰＷＭ２）に基づいて第３のＰＷＭ信号（ＰＷＭ３）を生成し、第３のＰＷＭ信号（ＰＷＭ３）に基づいて、第３制御回路１８４のトランジスタＱ４，１５４のベースに供給する第３基準電圧（Ｖｒｅｆ３）を設定する構成としたので、結果として、ＰＷＭ信号：ＰＷＭ２のデューテイ設定時の１ビット当たりの出力変化率を低下させることが可能となり、高精度な制御が可能となる。
【０１８６】
なお、上述した実施例では、第１のＰＷＭ信号（ＰＷＭ１）の設定デューテイを５種類として説明したが、さらに多数のデューテイ設定構成とすることが可能である。例えば１０ビット制御によるデューティ値設定の場合、最大２１０＝１０２４種類のデューテイ設定が可能であり、第２のＰＷＭ信号（ＰＷＭ２）の設定デューテイが１０２４通りとすると、理論上は、１０２４×１０２４の異なるデューテイを持つ第３のＰＷＭ信号（ＰＷＭ３）が設定可能となり、第１基準電圧（Ｖｒｅｆ１）に基づいて、１０２４×１０２４通りの第３基準電圧（Ｖｒｅｆ３）を設定してトランジスタＱ４，１５４のベースに供給することが可能となる。
【０１８７】
（実施例５）
上述した実施例１〜４は、デジタル制御方式の例を示したが、実施例５として、アナログ制御方式の高圧発生回路における構成例について図８を参照して説明する。なお、図８において、先に説明した実施例１に対応する図１に示すと同様の構成部品については、同一番号を付してある。図８に示すように、本実施例の電源装置は、高圧電源（ＨＶＰＳ）１２０と、高圧電源１２０からのモニタ値を入力して制御信号を出力する制御手段（ＭＣＵ）１１０とによって構成され、高圧電源（ＨＶＰＳ）１２０は、トランス１次側に設けられた出力制御回路５０１、トランス１２２、整流平滑回路１２３、出力検出回路５１０を有する。
【０１８８】
出力検出回路５１０は、オペアンプ５１３を有し、オペアンプ５１３の一方の入力は、第１制御回路１８１、および第２制御回路１８２の動作によって電位が調整される第３基準電圧（Ｖｒｅｆ３）を抵抗５１１を介して入力するとともに、コンデンサ５１２を介して自身の出力端に接続されており、オペアンプ１７１の他方の入力端は、抵抗５２１を介し、検出側の一端が接地された抵抗１４６の他端と整流平滑回路１２３の負荷側出力に接続された抵抗１４４間に接続され、検出値（Ｍｏｎ）を入力している。オペアンプ５１３は、検出値（Ｍｏｎ）を第３基準電圧（Ｖｒｅｆ３）と同一となるように調整する。
【０１８９】
整流平滑回路１２３は、トランス１２２の２次側（負荷側）に接続されたダイオード１７２、コンデンサ１７３を備えており、トランス１２２によって昇圧された交番電流をダイオード１７２およびコンデンサ１７３の組み合わせにより整流し平滑し、抵抗１４５を介して出力（Ｖｏｕｔ）を負荷側に提供する。
【０１９０】
出力制御回路５０１は、従来のスイッチング回路とは異なり、より高精度にトランスの２次側出力の出力値制御を可能とした構成を持つ。以下、出力制御回路５０１の構成および動作について詳細に説明する。
【０１９１】
出力制御回路５０１に対して、第１基準電圧（Ｖｒｅｆ１）が所定電圧（例えば５Ｖ）供給源としての低圧電源から供給される。出力制御回路５０１に入力される第１基準電圧（例えば５Ｖ）は、制御手段１１０のＣＰＵ１１１から出力される第１のＰＷＭ信号（ＰＷＭ１）によって制御されるトランジスタＱ１，１５１を含む第１制御回路１８１の動作に従って、後段の抵抗１３４、コンデンサ１６１からなる積分回路部の抵抗１３４とコンデンサ１６１間の電位が設定される。すなわち、第１基準電圧（Ｖｒｅｆ１）に対して、制御手段１１０のＣＰＵ１１１から出力される第１のＰＷＭ信号（ＰＷＭ１）に基づく積分処理を実行して新たな電位値を生成する。この調整電位を第２基準電圧（Ｖｒｅｆ２）とする。
【０１９２】
第１制御回路１８１は、トランジスタＱ１，１５１を含み、トランジスタＱ１，１５１のコレクタは第１基準電圧（Ｖｒｅｆ１）の入力部から抵抗１３１を介した回路部に接続され、エミッタは接地されている。ベースは抵抗１３２に接続されるとともに、一方が接地された抵抗１３３の他端に接続され、抵抗１３２の他端は反転回路１９１を介して制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第１のＰＷＭ信号（ＰＷＭ１）の入力部として構成されている。
【０１９３】
第１のＰＷＭ信号（ＰＷＭ１）がローレベルであるときに、反転回路１９１により、ハイレベルとなり、その結果、トランジスタＱ１，１５１がオンとなり、第１のＰＷＭ信号（ＰＷＭ１）がハイレベルであるときに反転回路１９１により、ローレベルとなり、その結果、トランジスタＱ１，１５１がオフとされる。従って、トランジスタＱ１，１５１は第１のＰＷＭ信号（ＰＷＭ１）のデューティに応じた期間でオン／オフの状態を交互に繰り返す。この第１のＰＷＭ信号（ＰＷＭ１）のデューティに応じて第２基準電圧の値が設定される。
【０１９４】
例えば第１基準電圧（Ｖｒｅｆ１）＝５Ｖとして、第１制御回路１８１に入力する第１のＰＷＭ信号（ＰＷＭ１）のデューテイを２５％とすると、第２基準電圧（Ｖｒｅｆ２）は５Ｖ×０．２５＝１．２５Ｖとして設定される。このように、第１制御回路１８１に入力する第１のＰＷＭ信号（ＰＷＭ１）のデューテイを変更することにより、第２基準電圧（Ｖｒｅｆ２）は、第１基準電圧（Ｖｒｅｆ１）の０〜１００％の間で設定可能となり、第１基準電圧（Ｖｒｅｆ１）＝５Ｖとした場合、第２基準電圧（Ｖｒｅｆ２）は、０〜５Ｖの間で設定可能となる。例えば１０ビット制御によるデューティ値設定の場合、０〜５Ｖの間で２１０＝１０２４種類の第２基準電圧（Ｖｒｅｆ２）値の設定が可能となる。
【０１９５】
ここで、第１のＰＷＭ信号（ＰＷＭ１）のデューテイは、例えば、負荷に対する出力目標値が高い場合、例えば出力目標値＝１．２５ｋＶ以上の場合は、デューティを高く設定し、第２基準電圧（Ｖｒｅｆ２）を高めに設定する。一方、負荷に対する出力目標値が低い場合は、例えば出力目標値＝１．２５ｋＶ未満の場合は、デューティを低く設定し、第２基準電圧（Ｖｒｅｆ２）を低めに設定するといった処理を行なう。これらの具体例については、後述する。
【０１９６】
一方、制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）は、インバータ５３１を介して第２制御回路１８２に出力される。
【０１９７】
第２制御回路１８２は、トランジスタＱ２，１５２を含み、トランジスタＱ２，１５２のコレクタは第２基準電圧（Ｖｒｅｆ２）の設定部から抵抗１３５を介した回路部に接続され、エミッタは接地されている。ベースは抵抗１３７を介して制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）の反転信号入力部として構成されているとともに、一方が接地された抵抗１３８の他端に接続されている。
【０１９８】
制御手段１１０のＣＰＵ１１１から出力される第２のＰＷＭ信号（ＰＷＭ２）によって制御されるトランジスタＱ２，１５２を含む第２制御回路１８２の動作に従って、後段の積分回路部の抵抗１３６、コンデンサ１６２間の電位が設定される。この調整電位を第３基準電圧（Ｖｒｅｆ３）とする。すなわち、第２基準電圧（Ｖｒｅｆ２）に対して、制御手段１１０のＣＰＵ１１１から出力される第２のＰＷＭ信号（ＰＷＭ２）に基づく積分処理を実行して新たな電位値を生成する。この調整電位を第３基準電圧（Ｖｒｅｆ３）とする。
【０１９９】
例えば第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖとし、第２制御回路１８２に入力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイを５０％とすると、第３基準電圧（Ｖｒｅｆ３）は１．２５Ｖ×０．５＝０．６２５Ｖとして設定される。
【０２００】
第２制御回路１８２に入力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイを変更することにより、第３基準電圧（Ｖｒｅｆ３）は、第２基準電圧（Ｖｒｅｆ２）の０〜１００％の間で設定可能となり、第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖとした場合、第３基準電圧（Ｖｒｅｆ３）は、０〜１．２５Ｖの間で設定可能となる。例えば１０ビット制御によるデューティ値設定の場合、０〜１．２５Ｖの間で２１０＝１０２４種類の第３基準電圧（Ｖｒｅｆ３）値の設定が可能となる。
【０２０１】
このように、第３基準電圧（Ｖｒｅｆ３）は、第２基準電圧（Ｖｒｅｆ２）を低く設定すれば、その低設定の第２基準電圧（Ｖｒｅｆ２）をＭＡＸ値としてＭＡＸ〜０の範囲で、所定のビット値によって設定される種類（例えば１０２４種類）の第３基準電圧（Ｖｒｅｆ３）の値を設定することが可能となる。
【０２０２】
例えば第２基準電圧（Ｖｒｅｆ２）を５Ｖとしたときは、第３基準電圧（Ｖｒｅｆ３）の値は０〜５Ｖの範囲で１０２４種類、例えば第２基準電圧（Ｖｒｅｆ２）を１Ｖとしたときは、第３基準電圧（Ｖｒｅｆ３）の値は０〜１Ｖの範囲で１０２４種類を設定することが可能となる。従って、第２基準電圧（Ｖｒｅｆ２）を低く設定して、第２のＰＷＭ信号（ＰＷＭ２）のデューティ調整を行なうことで、第３基準電圧（Ｖｒｅｆ３）の値を、より小さな変化幅で制御することが可能となる。この具体例については、後述する。
【０２０３】
第３基準電圧（Ｖｒｅｆ３）は、出力検出回路５１０のオペアンプ５１３に抵抗５１１を介して入力され、オペアンプの他方の入力である検出値（Ｍｏｎ）との差分に基づく出力が抵抗１３９に入力される。
【０２０４】
第３制御回路１８４のトランジスタＱ４，１５４のベースは、トランスの補助巻線１９３に接続されている。トランジスタＱ４，１５４のコレクタは、トランスの一次巻線に接続され、エミッタは接地されている。
【０２０５】
第３基準電圧（Ｖｒｅｆ３）の電位を上げ下げすることにより、第３制御回路１８４のトランジスタＱ４，１５４のベース電流量が制御され、その結果として、トランジスタＱ４，１５４のコレクタ、エミッタ間の電流値が制御され、この制御によりトランス１２２の１次側の電圧が制御され、最終的にトランス１２２の２次側の電圧が制御される。
【０２０６】
すなわち、トランス１２２の２次側の出力制御は、以下のように実行されることになる。
【０２０７】
ＰＷＭ２のデューテイ（Ｄｕｔｙ）値が大→第３基準電圧（Ｖｒｅｆ３）が大→オペアンプの出力電位が大→第３制御回路１８４のトランジスタＱ４，１５４のベース電流量が大→トランス１次側電流量が大→トランス２次側出力が大となる。
【０２０８】
このように、制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイ（Ｄｕｔｙ）値を大きくすることにより、トランス１２２の２次側出力を大きくすることができる。
【０２０９】
また、逆にＰＷＭ２のデューテイ（Ｄｕｔｙ）値が小→第３基準電圧（Ｖｒｅｆ３）が小→オペアンプの出力電位が小→第３制御回路１８４のトランジスタＱ４，１５４のベース電流量が小→トランス１次側電流量が小→トランス２次側出力が小となる。
【０２１０】
このように、制御手段（ＭＣＵ）１１０のＣＰＵ１１１の出力する第２のＰＷＭ信号（ＰＷＭ２）のデューテイ（Ｄｕｔｙ）値を小さくすることにより、トランス１２２の２次側出力を小さくすることができる。
【０２１１】
ここで、第１のＰＷＭ信号（ＰＷＭ１）を２５％として設定し、第２のＰＷＭ信号（ＰＷＭ２）を出力目標値に相当するデューテイ（Ｄｕｔｙ）値として設定し、デューティ値を制御するデジタル信号を１０ビット信号とした場合の１ビット当たりのトランス１２２の２次側出力値の制御幅について説明する。
【０２１２】
第２のＰＷＭ信号（ＰＷＭ２）は、第２制御回路１８２のトランジスタＱ２，１５２のベースに出力される。このベース入力値は、出力目標値に相当するデューテイを持つＰＷＭ信号である。例えば、１０ビット制御の場合は、２１０＝１０２４通りの異なるデューテイ値のいずれかに設定されたＰＷＭ信号となる。
【０２１３】
この２１０＝１０２４通りの異なるデューテイ値により、第２基準電圧（Ｖｒｅｆ２）から第３基準電圧（Ｖｒｅｆ３）の電位値が決定される。第２基準電圧（Ｖｒｅｆ２）は、前述したように、第１基準電圧（Ｖｒｅｆ１）＝５Ｖとしたとき、第１制御回路１８１に入力する第１のＰＷＭ信号（ＰＷＭ１）のデューテイを２５％とすると、第２基準電圧（Ｖｒｅｆ２）は５Ｖ×０．２５＝１．２５Ｖとして設定される。
【０２１４】
この第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖの値について、２１０＝１０２４通りの異なるデューテイ値が設定された第２のＰＷＭ信号（ＰＷＭ２）により、第２制御回路１８２のトランジスタＱ２，１５２のオン／オフ制御がなされ、そのデューテイ値に基づいて、０〜１．２５Ｖの第３基準電圧（Ｖｒｅｆ３）が生成されることになる。
【０２１５】
例えば、トランス１２２側の目標出力を１．２５ｋＶとして設定し、第２のＰＷＭ信号（ＰＷＭ２）のデューティ値＝１００％を第３基準電圧（Ｖｒｅｆ３）＝１．２５Ｖに相当させ、デューティ値＝０を第３基準電圧（Ｖｒｅｆ３）＝０Ｖに相当させた制御を行なえば、第３基準電圧（Ｖｒｅｆ３）の値は、０〜１．２５Ｖの範囲で、１０２４通りの電位値に制御可能となり、その結果として、トランス１２２側の出力値も０〜１．２５ｋＶの範囲で、１０２４通りに制御可能となる。すなわち１ビットあたり１．２５ｋＶ／１０２４＝１．２２Ｖとなる。
【０２１６】
これは、出力値１．２５ｋＶに対して１ビット当たりの変化率として算出すると、
１．２２／１２５０≒０．０００９８
≒０．０９８％となる。
【０２１７】
図９を参照して、本実施例を適用して１０ビット値信号により第２のＰＷＭ信号（ＰＷＭ２）のデューティ値を設定した場合の効果について説明する。
【０２１８】
図９（ａ）は、従来のＰＷＭ信号値に基づいて直接スイッチング回路を制御してトランスの１次側の制御を行なった場合の例である。左端から、「ＰＷＭ信号理想値」、「高圧出力値（理想値）」、「ＰＷＭ信号（設定値）」、「高圧出力値（理設定）」、「１ビット当たりの出力変化」、「１ビット当たりの出力変化率」を示している。
【０２１９】
ＰＷＭ信号理想値を０〜１００％のデューテイ値の範囲で設定し、高圧出力の理想値を０〜５ｋＶに制御しようとした場合、実際に１０ビット、すなわち２１０＝１０２４の信号により生成可能なＰＷＭ信号のデューテイ値（設定値）は、図に示すように、理想値からずれを持つことになる。これは、前述のように０〜１００％の範囲を１０２３等分した信号のみが生成可能となるからである。例えば理想デューテイ値＝８０％に対して、実際に生成される制御信号としてのＰＷＭデューテイ値は７９．９６％となる。この場合、高圧出力値の理想値は４ｋＶであるが、実際の制御信号としてのＰＷＭデューテイ値は７９．９６％であるので、その値にむよって制御される結果として設定される高圧出力値は３．９９８ｋＶとなる。
【０２２０】
制御信号としてのＰＷＭデューテイ値は、０〜１００％の範囲において、１０２４通りの値を設定可能であるのみであり、その時に設定される高圧出力値は０〜５ｋＶの範囲の１０２４通りとなる。すなわち、１ビットの変更により、５０００／１０２３≒４．９Ｖ／ｂｉｔの変化がもたらされる。
【０２２１】
このように、アナログ制御においても出力が大きい、例えば５ｋＶ近辺を出力目標値として制御する場合は、より細かな制御が可能となるが、低出力値、例えば１ｋＶ近辺を出力目標値として制御する場合は、粗い制御しかできないということである。さらに低い目標出力、例えば数１００Ｖの目標出力を設定した場合には、１ビットの変化により１％以上の変化率となり、目標値に対して極めて粗い制御しか実行できないことになる。
【０２２２】
一方、図９（ｂ）は、上述した本発明の実施例５の構成を適用して制御を行なった場合の例である。高圧出力値が１．２５〜５ｋＶでは、ＰＷＭ１信号のデューテイを高デューテイとして、第２基準電圧（Ｖｒｅｆ２）＝５Ｖに設定し、高圧出力値が１．２５Ｖ以下では、ＰＷＭ１信号のデューテイを低デューテイとして、第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖに設定して、ＰＷＭ２信号のデューティを変化させて、高圧出力値の制御を実行した。
【０２２３】
高圧出力値に対する変化率は、右端のエントリに示すように、ＰＷＭ２デューテイ＝１００％，出力＝５ｋＶのとき、変化率＝０．０９８％／ｂｉｔ、ＰＷＭ２デューテイ＝７９．９６％，出力＝３．９９８ｋＶのとき、変化率＝０１２５％／ｂｉｔ、ＰＷＭ２デューテイ＝６０．０２％，出力＝３．００１ｋＶのとき、変化率＝０．１６３％／ｂｉｔ、ＰＷＭ２デューテイ＝３９．９８％，出力＝１．９９９ｋＶのとき、変化率＝０．２４５％／ｂｉｔとなり、ここまでは、上述の（ａ）と同様である。
【０２２４】
以下、高圧出力値＝１．２５ｋＶ以下では、ＰＷＭ１信号のデューテイを低下させて、第２基準電圧（Ｖｒｅｆ２）＝１．２５Ｖに設定して制御を行なった。この場合、ＰＷＭ２デューテイ＝１００％，出力＝１．２５ｋＶのとき、変化率＝０．０９８％／ｂｉｔ、ＰＷＭ２デューテイ＝７９．９６％，出力＝１ｋＶのとき、変化率＝０．１２２％／ｂｉｔとなる。このように、比較的低い値の高圧出力を設定した場合であっても、第２基準電圧（Ｖｒｅｆ２）を低く設定して制御を実行することにより、１ビット当たりの出力変化率を低下させることが可能となり、高精度な制御が可能となる。
【０２２５】
なお、本実施例５は、実施例１に対応するアナログ制御の例であるが、その他のデジタル制御方式の実施例としての実施例２乃至実施例４に対応したアナログ制御構成も可能である。また、デジタル制御方式において、実施例１乃至実施例４の各構成を任意に組み合わせた構成による制御方式としてもよい。アナログ制御方式においても、実施例１乃至実施例４の各構成に対応するアナログ制御方式を任意に組み合わせた構成による制御方式としてもよい。
【０２２６】
また、上述した実施例における電源回路構成は、第３基準電圧（Ｖｒｅｆ３）に基づいて、トランジスタのベース電流を制御する自励方式の構成例について、他励方式の電源装置においても、本発明の構成は適用可能である。他励方式の電源装置においては、例えば外部のＰＷＭ発生器の比較レベルを第３基準電圧（Ｖｒｅｆ３）に基づいて制御する構成とすればよい。
【０２２７】
なお、上述した実施例においては、負荷側に対する出力が低出力時に出力制御幅をより細かい設定とした構成例を示したが、負荷側出力の出力値に関わらず、制御幅を細かく設定したい任意の出力領域に対応させて、コントロール信号の制御幅を細かい設定とするように規準電圧を変更設定する構成が可能である。例えば負荷側出力が正（＋）または負（−）のいずれの領域で制御する場合にも本発明の構成は、適用可能である。
【０２２８】
さらに、上述の実施例においては、第１基準電圧を外部の電源装置により供給される構成例を説明したが、第１基準電圧をの電位を高圧電源内で生成する構成としてもよい。
【０２２９】
以上、特定の実施例を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施例の修正や代用を成し得ることは自明である。すなわち、例示という形態で本発明を開示してきたのであり、限定的に解釈されるべきではない。本発明の要旨を判断するためには、冒頭に記載した特許請求の範囲の欄を参酌すべきである。
【０２３０】
【発明の効果】
以上、説明したように本発明の電源装置によれば、パルス幅変調信号（ＰＷＭ信号）に基づいて出力制御を実行する電源装置において、デジタル値に基づいて設定されるデューテイの設定間隔にとらわれることなく、さらに細かい制御幅での設定が可能な電気信号を生成して、生成電気信号をコントロール信号とした出力制御を実行する構成としたので、高精度な出力制御を実現することが可能となる。
【０２３１】
さらに、本発明の構成によれば、出力目標値に応じて、制御信号としてのデューテイ設定用のビット値に対応する出力変化率を変更する構成としたので、特に出力目標値が低レベルである場合に、１ビットあたりの出力変化率を低下させることが可能となり、微細な制御幅での高精度な出力制御が可能となる。
【０２３２】
さらに、本発明の構成によれば、パルス幅変調信号（ＰＷＭ信号）を生成するデジタル回路を有する制御手段（ＭＣＵ）側のデジタル回路素子の性能を向上させることなく、微細な制御幅での高精度制御が可能となり、コストをアップさせることなく性能を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の電源装置の第１実施例構成を示すブロック図である。
【図２】本発明の電源装置の第１実施例における効果を説明する図である。
【図３】本発明の電源装置の第２実施例構成を示すブロック図である。
【図４】本発明の電源装置の第２実施例における効果を説明する図である。
【図５】本発明の電源装置の第３実施例構成を示すブロック図である。
【図６】本発明の電源装置の第４実施例構成を示すブロック図である。
【図７】本発明の電源装置の第４実施例におけるＰＷＭ信号設定例を示す図である。
【図８】本発明の電源装置の第５実施例構成を示すブロック図である。
【図９】本発明の電源装置の第５実施例における効果を説明する図である。
【図１０】画像形成装置の感光体回りの構成を示す図である。
【図１１】画像形成装置の高圧電源におけるデジタル制御回路構成を示す図である。
【図１２】デジタル制御高圧電源におけるＰＷＭ信号デューテイ値と高圧出力値との対応を説明する図である。
【図１３】画像形成装置の高圧電源におけるアナログ制御回路構成を示す図である。
【図１４】アナログ制御高圧電源におけるＰＷＭ信号デューテイ値と高圧出力値との対応を説明する図である。
【図１５】デジタル制御高圧電源におけるＰＷＭ信号デューテイ値と高圧出力値とデューテイ設定ビット、１ビットあたりの出力変化の対応を説明する図である。
【図１６】アナログ制御高圧電源におけるＰＷＭ信号デューテイ値と高圧出力値とデューテイ設定ビット、１ビットあたりの出力変化の対応を説明する図である。
【符号の説明】
１１０　制御手段（ＭＣＵ）、１１１　ＣＰＵ、
１２０　高圧電源、１２１　出力制御回路、
１２２　トランス、１２３　整流平滑回路、
１２４　出力検出回路、１８１、１８２、１８４　制御回路、
１９１，１９２　反転回路、１９３　補助巻線、
２０１　出力制御回路、２１０　制御回路
３０１　出力制御回路、
３２０　電流調整回路、４０１　出力制御回路、
５０１　出力制御回路、
８０１　感光体、８０２　帯電器、８０３　現像器、
８０４　転写器、８０８　現像ロール、
８１２　帯電器用高圧電源、８１３　現像器用高圧電源、
８１４　転写器用高圧電源、
８２０　高圧電源、８２１　トランス、
８２２　スイッチ回路、８２３　整流回路、
８２４　検出回路、８２５　直流電源、
８３０　制御手段（ＭＣＵ）、８３１　ＣＰＵ、
８３２　パルス発振器、８３３　Ａ／Ｄ変換器、
８３５　直流電源、８４０　出力負荷、
８５０　高圧電源、８５１　トランス、
８５２　スイッチ回路、８５３　整流回路、
８５４　検出回路　８５５　制御回路、
８５６　Ｄ／Ａ変換器、８５７　ＯＮ／ＯＦＦ判定回路、
８６０　制御手段（ＭＣＵ）、８７０　出力負荷、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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