(57)【要約】【課題】オフセット電圧をキャンセルする。【解決手段】補正用端子ＶＢＸＡ，ＶＢＡは、ＭＯＳのトランジスタＭ１，Ｍ２のバックゲートと接続されている。補正用端子ＶＢＸＡ，ＶＢＡには、入力換算オフセット電圧をキャンセルするための電圧が入力される。すなわち、差動回路を構成するトランジスタＭ１，Ｍ２のバックゲートに電圧を供給して、オフセット電圧をキャンセルする。【選択図】        図１
2004200867.tif 000002
【特許請求の範囲】
【請求項１】
入力段としてＭＯＳトランジスタにより構成された差動回路を有する演算増幅器において、
前記ＭＯＳトランジスタのバックゲートに電圧を供給して、前記演算増幅器の入力換算オフセット電圧をキャンセルする電圧供給手段を具備することを特徴とする演算増幅器。
【請求項２】
前記電圧を保持する電圧保持手段と、
前記差動回路の入力が短絡された状態における出力電圧に応じて、前記入力換算オフセット電圧がキャンセルされるように前記電圧を充放電する充放電手段と、
をさらに具備することを特徴とする請求項１記載の演算増幅器。
【請求項３】
入力段としてＭＯＳトランジスタにより構成された差動回路を有する演算増幅器に生じるオフセット電圧をキャンセルするオフセット電圧調整システムにおいて、
前記演算増幅器には、前記ＭＯＳトランジスタのバックゲートに電圧を供給して、前記演算増幅器の入力換算オフセット電圧をキャンセルする電圧供給手段が設けられ、
前記電圧を保持する電圧保持手段と、前記差動回路の入力が短絡された状態における出力電圧に応じて、前記入力換算オフセット電圧がキャンセルされるように前記電圧を充放電する充放電手段と、を含むオフセット調整回路
を具備することを特徴とするオフセット電圧調整システム。
【請求項４】
入力段としてＭＯＳトランジスタにより構成された差動回路を有する演算増幅器の製造方法において、
前記差動回路の入力を短絡した状態における出力電圧に応じて、前記演算増幅器の入力換算オフセット電圧をキャンセルするように前記ＭＯＳトランジスタのバックゲートに供給する電圧を調整するステップを有する
ことを特徴とする演算増幅器の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は演算増幅器、オフセット電圧調整システム、及び演算増幅器の製造方法に関し、特に入力段に差動回路を有する演算増幅器、オフセット電圧をキャンセルするオフセット電圧調整システム、及びオフセット電圧をキャンセルした入力段に差動回路を有する演算増幅器の製造方法に関する。
【０００２】
【従来の技術】
演算増幅器は、入力電圧を短絡したとき、出力電圧は中点電位にならなければならない。しかし、実際は、回路素子のばらつき等により、出力オフセット電圧が発生してしまう。この出力オフセット電圧は、等価的に、入力に微小な電圧が入力されているとみなせる。この電圧を入力換算オフセット電圧という。
【０００３】
従来のオフセットキャンセル技術には、入力換算オフセット電圧そのものを発生させて充電し、充電した電圧を入力端子に入力して入力換算オフセット電圧を打ち消し、オフセット電圧をキャンセルするものがある（例えば、特許文献１参照）。
【０００４】
図６は、入力換算オフセット電圧をキャンセルするコンデンサを具備した演算増幅器を説明する原理図である。図に示すように、演算増幅器Ｚ１１の反転入力には、入力換算オフセット電圧をキャンセルするための補正用のコンデンサＣ４が接続されている。コンデンサＣ４には、入力換算オフセット電圧をキャンセルする電圧が充電されており、この電圧を入力端子に入力して、オフセット電圧をキャンセルしている。
【０００５】
図６において、反転入力端子ＸＡＩＮに入力される電圧を入力電圧Ｖｘａｉｎ、正相入力端子ＡＩＮに入力される電圧を入力電圧Ｖａｉｎ、コンデンサＣ４間の電圧をコンデンサ電圧Ｖｃ、演算増幅器Ｚ１１の反転入力に入力されている電圧を反転入力電圧Ｖｉｎｍ、及び演算増幅器Ｚ１１の反転入力、正相入力の電圧の差を差動入力電圧Ｖｉａｍｐとすると、
【０００６】
【数１】
Ｖｉａｍｐ＝Ｖａｉｎ−Ｖｉｎｍ……（１ａ）
Ｖｉｎｍ＝Ｖｘａｉｎ−Ｖｃ……（１ｂ）
の関係がある。式（１ｂ）を式（１ａ）に代入すると、
【０００７】
【数２】
Ｖｉａｍｐ＝Ｖａｉｎ−Ｖｘａｉｎ＋Ｖｃ……（２）
となる。ここで、コンデンサＣ４のコンデンサ電圧Ｖｃに電圧変動があると、式（２）より、演算増幅器Ｚ１１の差動入力電圧Ｖｉａｍｐが変動し、出力電圧が変動する。すなわち、演算増幅器Ｚ１１の出力電圧は、コンデンサＣ４の影響を受ける。
【０００８】
また、従来の演算増幅器には、オフセット電圧を抑えるため、差動増幅回路を構成するＭＯＳトランジスタのサイズを物理的に大きくしたものがある。ＭＯＳトランジスタ特性のばらつきを抑えるには、サイズを大きくするのが有効である。
【０００９】
ＭＯＳトランジスタのしきい電圧のばらつきΔＶｔは、統計的不純物原子数の揺らぎを主要因とする、以下の式（３）に示す関係があることが知られている。
【００１０】
【数３】
2004200867.tif 000003
【００１１】
式（３）に示すように、ＭＯＳチャネル長Ｌ、ＭＯＳチャネル幅Ｗを大きくすることによって、しきい電圧のばらつきΔＶｔは、小さくなる。
【００１２】
【特許文献１】
特開平６−１２５２２８号公報（第２頁−第３頁、第１図−第３図）
【００１３】
【発明が解決しようとする課題】
しかし、オフセット電圧をキャンセルするための補正用のコンデンサを演算増幅器の入力に設けると、コンデンサの電圧変動が直接増幅され、大きな出力変動となって出力されるという問題点があった。
【００１４】
また、オフセット電圧の変動を抑えるため、入力段の差動増幅回路のＭＯＳトランジスタサイズを大きくすると、回路面積が増大し、高周波増幅特性が低下するという問題点があった。
【００１５】
本発明はこのような点に鑑みてなされたものであり、出力電圧の変動を抑制し、小さな回路面積で、良好な高周波増幅特性を維持したままオフセット電圧をキャンセルできる演算増幅器、オフセット電圧調整システム及び演算増幅器の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明では上記課題を解決するために、入力段としてＭＯＳトランジスタにより構成された差動回路を有する演算増幅器において、前記ＭＯＳトランジスタのバックゲートに電圧を供給して、前記演算増幅器の入力換算オフセット電圧をキャンセルする電圧供給手段を具備することを特徴とする演算増幅器が提供される。
【００１７】
このような演算増幅器によれば、ＭＯＳトランジスタのバックゲートに電圧を供給して、演算増幅器の入力換算オフセット電圧をキャンセルする。よって、入力にコンデンサ等を接続することなくオフセット電圧がキャンセルされるので、出力電圧の変動を抑制し、また、小さな回路面積で、良好な高周波増幅特性を持たせることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の演算増幅器の回路図である。図に示すように、演算増幅器Ｚ１は、ＰＭＯＳトランジスタであるトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６，Ｍ８，Ｍ９、ＮＭＯＳトランジスタであるトランジスタＭ３，Ｍ４，Ｍ７，Ｍ１０、及びコンデンサＣ１を有している。また、演算増幅器Ｚ１は、例えば、１つの半導体で構成されてパッケージに納められ、信号の入出力を行うための反転入力端子ＸＡＩＮ、正相入力端子ＡＩＮ、補正用端子ＶＢＸＡ，ＶＢＡ、及び出力端子ＡＯＵＴを有している。
【００１９】
トランジスタＭ１のゲートは、反転入力端子ＸＡＩＮと接続されている。トランジスタＭ１のバックゲートは、補正用端子ＶＢＸＡと接続されている。トランジスタＭ１のソースは、トランジスタＭ６のドレインと接続されている。トランジスタＭ１のドレインは、トランジスタＭ３のドレインと接続されている。
【００２０】
トランジスタＭ２のゲートは、正相入力端子ＡＩＮと接続されている。トランジスタＭ２のバックゲートは、補正用端子ＶＢＡと接続されている。トランジスタＭ２のソースは、トランジスタＭ６のドレインと接続されている。トランジスタＭ２のドレインは、トランジスタＭ４のドレインと接続されている。
【００２１】
補正用端子ＶＢＸＡ，ＶＢＡは、電圧が入力され、トランジスタＭ１，Ｍ２のバックゲートに供給する。
トランジスタＭ３のゲートは、トランジスタＭ４のゲートと接続されている。トランジスタＭ３，Ｍ４のゲートは、トランジスタＭ１のドレイン及びトランジスタＭ７のゲートと接続されている。トランジスタＭ３のバックゲートは、ソースと接続され、接地電圧ＡＶＳに接続されている。トランジスタＭ３のドレインは、ゲート及びトランジスタＭ１のドレインと接続されている。トランジスタＭ４のバックゲートは、ソースと接続され、接地電圧ＡＶＳに接続されている。トランジスタＭ４のドレインは、トランジスタＭ２のドレインと接続されている。
【００２２】
トランジスタＭ１〜Ｍ４は、差動回路を構成し、反転入力端子ＸＡＩＮに入力される入力信号Ｖｘａｉｎと正相入力端子ＡＩＮに入力される入力信号Ｖａｉｎの差をノードＮ１に出力する。
【００２３】
トランジスタＭ５のゲートは、トランジスタＭ６のゲートと接続されている。トランジスタＭ５，Ｍ６のゲートには、バイアスｂｉａｓが入力される。トランジスタＭ５のバックゲートは、ソースと接続され、電源電圧ＡＶＤに接続されている。トランジスタＭ６のバックゲートは、ソースと接続され、電源電圧ＡＶＤに接続されている。トランジスタＭ５，Ｍ６は、バイアスｂｉａｓによって決まる電流をトランジスタＭ１，Ｍ２に供給する。
【００２４】
トランジスタＭ７のゲートは、トランジスタＭ３，Ｍ４のゲートと接続されている。トランジスタＭ７のバックゲートは、ソースと接続され、接地電圧ＡＶＳと接続されている。トランジスタＭ７のドレインは、トランジスタＭ８のゲートと接続されている。
【００２５】
トランジスタＭ８のゲートは、トランジスタＭ９のゲートと接続されている。トランジスタＭ８，Ｍ９のゲートは、トランジスタＭ７のドレインと接続されている。トランジスタＭ８のバックゲートは、ソースと接続され、電源電圧ＡＶＤに接続されている。トランジスタＭ８のドレインは、ゲートと接続されている。トランジスタＭ９のバックゲートは、ソースと接続され、電源電圧ＡＶＤと接続されている。トランジスタＭ９のドレインは、トランジスタＭ１０のドレインと接続されている。
【００２６】
トランジスタＭ１０のゲートは、トランジスタＭ２，Ｍ４のドレインと接続されている。トランジスタＭ１０のバックゲートは、ソースと接続され、接地電圧ＡＶＳに接続されている。トランジスタＭ１０のドレインは、トランジスタＭ９のドレインと接続され、出力端子ＡＯＵＴと接続されている。
【００２７】
トランジスタＭ７，Ｍ８は、トランジスタＭ９を動作させるためのバイアスを供給する。トランジスタＭ１０は、ノードＮ１に出力されている入力信号Ｖｘａｉｎ，Ｖａｉｎの差を増幅して、出力端子ＡＯＵＴに出力電圧Ｖｏｕｔを出力する。
【００２８】
コンデンサＣ１は、トランジスタＭ１０のゲートドレイン間に接続されている。コンデンサＣ１は、発振防止用のコンデンサである。
演算増幅器のオフセット電圧（又は入力換算オフセット電圧）が生じる大きな要因は、差動回路の入力信号を受けるＭＯＳトランジスタのしきい電圧のばらつきにある。ところで、ＭＯＳトランジスタは、バックゲート電圧（ＭＯＳトランジスタが形成される基板の基板電圧）によって、しきい電圧が可変する。そこで、差動回路を構成する、入力信号が入力されるＭＯＳトランジスタのバックゲート電圧を可変することによって、入力換算オフセット電圧をキャンセルすることができる。
【００２９】
図１に示す演算増幅器Ｚ１では、補正用端子ＶＢＸＡは、トランジスタＭ１のバックゲートと接続され、補正用端子ＶＢＡは、トランジスタＭ２のバックゲートと接続されている。よって、トランジスタＭ１，Ｍ２のバックゲートに、入力換算オフセット電圧をキャンセルするための電圧を補正用端子ＶＢＸＡ，ＶＢＡから供給して、トランジスタＭ１，Ｍ２のしきい電圧のばらつきを補正し、入力換算オフセット電圧をキャンセルすることができる。
【００３０】
次に、バックゲート電圧の変動に対するＭＯＳトランジスタのしきい電圧の変動量について説明する。
ＮＭＯＳトランジスタのバックゲート電圧（負の基板電圧）としきい電圧ＶTNとの関係、バックゲート電圧としきい電圧変動量ΔＶTNとの関係は、以下の式（４ａ），（４ｂ）で示される。
【００３１】
【数４】
2004200867.tif 000004
【００３２】
ＰＭＯＳトランジスタのバックゲート電圧（負の基板電圧）としきい電圧ＶTPとの関係、バックゲート電圧としきい電圧変動量ΔＶTPとの関係は、以下の式（５ａ），（５ｂ）で示される。
【００３３】
【数５】
2004200867.tif 000005
【００３４】
式（４ｂ），（５ｂ）に示すように、トランジスタのしきい電圧変動量ΔＶTN，ΔＶTPは、バックゲート電圧（負の基板電圧ＶBS）の平方根に比例する。
すなわち、図１に示す演算増幅器Ｚ１において、補正用端子ＶＢＸＡ，ＶＢＡに入力される電圧変動による出力電圧Ｖｏｕｔの変動量は、補正用端子ＶＢＸＡ，ＶＢＡに入力される電圧変動の平方根に比例するので低く抑えられる。
【００３５】
このように、補正用端子ＶＢＸＡ，ＶＢＡより、入力換算オフセット電圧をキャンセルするための電圧を受け、トランジスタＭ１，Ｍ２のバックゲートに供給し、バックゲートの電圧によって、入力換算オフセット電圧をキャンセルするようにした。
【００３６】
また、従来技術で示したように、反転入力端子ＸＡＩＮ、正相入力端子ＡＩＮにコンデンサ等を接続しないで、入力換算オフセット電圧をキャンセルするので、両端子の入力インピーダンスは同じであり、高周波の差動信号増幅に適用することが可能である。
【００３７】
さらに、トランジスタＭ１，Ｍ２のサイズを大きくすることなく、入力換算オフセット電圧をキャンセルするので、回路面積を小さくでき、良好な高周波増幅特性を実現することができる。
【００３８】
なお、上記説明では、差動回路のトランジスタＭ１，Ｍ２をＰＭＯＳとしているが、もちろんＮＭＯＳトランジスタの差動回路であってもオフセット電圧をキャンセルすることができる。
【００３９】
図２は、図１の演算増幅器の使用例を示す図である。図２に示す演算増幅器Ｚ１の補正用端子ＶＢＡ、ＶＢＸＡは、図１で示した演算増幅器の補正用端子ＶＢＡ，ＶＢＸＡに対応している。また、図２の反転入力端子−、正相入力端子＋、及び出力端子ＡＯＵＴは、図１の反転入力端子ＸＡＩＮ、正相入力端子ＡＩＮ、及び出力端子ＡＯＵＴに対応している。
【００４０】
図２に示すように、一定の電圧を出力する基準電圧源１１を補正用端子ＶＢＡ，ＶＢＸＡに接続し、図１で示したトランジスタＭ１，Ｍ２のバックゲートに電圧を供給するようにする。また、可変可能な一定の電圧を出力する補正用可変電圧源１２を、基準電圧源１１と補正用端子ＶＢＸＡとの間に接続する。
【００４１】
図２に示す演算増幅器Ｚ１が、出力端子ＡＯＵＴに出力オフセット電圧を出力する場合、入力換算オフセット電圧をキャンセルするように、補正用可変電圧源１２によって、補正用端子ＶＢＸＡに供給する電圧を可変する。このようにして、オフセット電圧をキャンセルする。
【００４２】
なお、補正用可変電圧源１２を基準電圧源１１と補正用端子ＶＢＡとの間に接続して、入力換算オフセット電圧をキャンセルするようにしてもよい。また、補正用可変電圧源１２を基準電圧源１１と補正用端子ＶＢＸＡとの間、基準電圧源１１と補正用端子ＶＢＡとの間に接続して、入力換算オフセット電圧をキャンセルするようにしてもよい。
【００４３】
次に、演算増幅器Ｚ１のオフセット電圧を自動調整するオフセット調整回路について説明する。
図３は、オフセット調整回路を備えた演算増幅器の回路図を示す図である。図３に示すように、オフセット調整回路は、バッファ回路Ｚ２、インバータ回路Ｚ３，Ｚ６，Ｚ８、フリップ−フロップ（ＦＦ）回路Ｚ４，Ｚ５、ＯＲ回路Ｚ７、ＡＮＤ回路Ｚ９，Ｚ１０、トランジスタＭ１１〜Ｍ１４、定電流源Ｉ１，Ｉ２、コンデンサＣ２，Ｃ３を有している。
【００４４】
オフセット調整回路は、演算増幅器Ｚ１の反転入力端子−、正相入力端子＋を短絡したときの、出力端子ＡＯＵＴから出力される出力電圧をモニタする。そして、出力オフセット電圧が発生していれば、補正用端子ＶＢＡ，ＶＢＸＡに供給されている電圧を可変し、電源電圧ＡＶＤとその接地電圧の中点（以下、中点電圧）となるようにする。
【００４５】
オフセット調整回路のバッファ回路Ｚ２には、演算増幅器Ｚ１の出力電圧が入力される。バッファ回路Ｚ２は、入力された出力電圧をＦＦ回路Ｚ４の端子ＣＫ、インバータ回路Ｚ３、及びＡＮＤ回路Ｚ９に出力する。
【００４６】
インバータ回路Ｚ３は、バッファ回路Ｚ２から出力される信号を反転し、ＦＦ回路Ｚ５の端子ＣＫ、ＡＮＤ回路Ｚ１０に出力する。
すなわち、ＡＮＤ回路Ｚ９、ＦＦ回路Ｚ４には、演算増幅器Ｚ１から出力された出力電圧が、同相のまま出力される。ＡＮＤ回路Ｚ１０、ＦＦ回路Ｚ５には、インバータ回路Ｚ３によって反転された出力電圧が出力される。
【００４７】
ＦＦ回路Ｚ４，５は、端子ＣＫに入力される信号の状態遷移によって、端子Ｄに入力されている電源電圧ＶＤＤ（Ｈ状態）を、端子Ｑに出力する。ＦＦ回路Ｚ４は、演算増幅器Ｚ１の出力電圧が、Ｌ状態（オフセット電圧が負極側に振りきれている状態）からＨ状態（中点電圧）に遷移するとＨ状態の信号を端子Ｑに出力する。ＦＦ回路５は、演算増幅器Ｚ１の出力電圧が、Ｈ状態（オフセット電圧が正極側に振りきれている状態）からＬ状態（中点電圧）に遷移するとＨ状態の信号を端子Ｑに出力する。ＦＦ回路Ｚ４，Ｚ５の端子Ｑから出力される信号は、ＯＲ回路Ｚ７に出力される。
【００４８】
ＦＦ回路Ｚ４，Ｚ５の端子ＣＬには、補正開始信号ｓｔｒが入力される。補正開始信号ｓｔｒは、外部の制御装置、例えばＣＰＵから出力される。ＦＦ回路Ｚ４，Ｚ５は、Ｌ状態の補正開始信号ｓｔｒが入力されると、リセットされ、端子ＱからＬ状態の信号を出力する。
【００４９】
インバータ回路Ｚ６は、補正開始信号ｓｔｒを反転し、ＯＲ回路Ｚ７に出力する。
ＯＲ回路Ｚ７は、入力される信号のＯＲ演算を行い、インバータ回路Ｚ８に出力する。インバータ回路Ｚ８は、入力された信号を反転して、ＡＮＤ回路Ｚ９，Ｚ１０に出力する。
【００５０】
すなわち、演算増幅器Ｚ１の出力電圧が、Ｌ状態（オフセット電圧が負極側に振りきれている状態）からＨ状態（中点電圧）、又はＨ状態（オフセット電圧が正極側に振りきれている状態）からＬ状態（中点電圧）に遷移すると、ＦＦ回路Ｚ４、又はＦＦ回路Ｚ５は、Ｈ状態の信号を出力する。ＡＮＤ回路Ｚ９，Ｚ１０は、ＯＲ回路Ｚ７、インバータ回路Ｚ８より、Ｌ状態の信号が入力される。
【００５１】
ＡＮＤ回路Ｚ９は、バッファ回路Ｚ２から出力される信号と、インバータ回路Ｚ８から出力される信号のＡＮＤ演算を行う。ＡＮＤ回路Ｚ１０は、バッファ回路Ｚ２から出力される信号をインバータ回路Ｚ３によって反転された信号と、インバータ回路Ｚ８から出力される信号のＡＮＤ演算を行う。
【００５２】
すなわち、ＡＮＤ回路Ｚ９は、ＦＦ回路Ｚ４が、演算増幅器Ｚ１の出力電圧のＬ状態からＨ状態への遷移を検出するとＬ状態の信号を出力する。ＡＮＤ回路Ｚ１０は、ＦＦ回路Ｚ５が、Ｈ状態からＬ状態への遷移を検出するとＬ状態の信号を出力する。
【００５３】
トランジスタＭ１１，Ｍ１２は、ＮＭＯＳのトランジスタである。トランジスタＭ１１，Ｍ１２のゲートは、ＡＮＤ回路Ｚ９，Ｚ１０の出力と接続されている。ドレインは、コンデンサＣ２，Ｃ３と接続されている。ソースは、定電流源Ｉ１，Ｉ２と接続されている。定電流源Ｉ１，Ｉ２は、一定の電流を流す電流源である。
【００５４】
コンデンサＣ２の一端は、トランジスタＭ１３のドレインと接続され、演算増幅器Ｚ１の補正用端子ＶＢＡと接続されている。コンデンサＣ３の一端は、トランジスタＭ１４のドレインと接続され、演算増幅器Ｚ１の補正用端子ＶＢＸＡと接続されている。
【００５５】
すなわち、ＡＮＤ回路Ｚ９，Ｚ１０からＨ状態の信号が出力されると、トランジスタＭ１１，Ｍ１２はオンする。コンデンサＣ２，Ｃ３の演算増幅器Ｚ１の補正用端子ＶＢＸＡ，ＶＢＡと接続されている極板の電荷は、定電流源Ｉ１，Ｉ２によって放電され、演算増幅器Ｚ１の補正用端子ＶＢＸＡ，ＶＢＡの電圧は低下する。
【００５６】
トランジスタＭ１３，Ｍ１４は、ＰＭＯＳのトランジスタである。トランジスタＭ１３，Ｍ１４のソースは、電源電圧ＡＶＤが入力されている。ゲートは、補正開始信号ｓｔｒが入力されている。トランジスタＭ１３，Ｍ１４は、Ｌ状態の補正開始信号ｓｔｒが入力されると、コンデンサＣ２，Ｃ３の両極板の電圧を電源電圧ＡＶＤの等電位にする。
【００５７】
以下、オフセット調整回路の動作について説明する。
演算増幅器Ｚ１の反転入力端子−、正相入力端子＋は、短絡され同電位の電圧が入力されているにもかかわらず、負極側に振りきれた出力オフセット電圧（Ｌ状態）の状態であるとする。
【００５８】
まず、ＣＰＵ等の制御装置からＬ状態の補正開始信号ｓｔｒを出力する。トランジスタＭ１３，Ｍ１４はオンし、コンデンサＣ２，Ｃ３の両極板は、電源電圧ＡＶＤに充電される。
【００５９】
また、ＦＦ回路Ｚ４，Ｚ５の端子Ｑからは、Ｌ状態の信号が出力され、インバータ回路Ｚ６からは、Ｈ状態の信号が出力される。インバータ回路Ｚ８からは、Ｌ状態の信号が出力され、ＡＮＤ回路Ｚ９，Ｚ１０は、Ｌ状態の信号を出力する。よって、トランジスタＭ１１，Ｍ１２は、オフ状態であり、コンデンサＣ２，Ｃ３の電荷を放電しない。
【００６０】
Ｈ状態の補正開始信号ｓｔｒが出力されると、インバータ回路Ｚ８からは、Ｈ状態の信号が出力される。よって、ＡＮＤ回路Ｚ９，Ｚ１０の一端には、Ｈ状態の信号が入力される。
【００６１】
ＡＮＤ回路Ｚ９の他端には、バッファ回路Ｚ２を介して、Ｌ状態の出力オフセット電圧が入力される。ＡＮＤ回路Ｚ１０の他端には、インバータ回路Ｚ３により反転されたＨ状態の出力オフセット電圧が入力される。
【００６２】
これにより、ＡＮＤ回路Ｚ９は、Ｌ状態の信号を出力し、ＡＮＤ回路Ｚ１０は、Ｈ状態の信号を出力する。従って、トランジスタＭ１２はオンし、コンデンサＣ３の電荷は定電流源Ｉ２によって放電される。コンデンサＣ３の電圧は、電源電圧ＡＶＤから下がり、演算増幅器Ｚ１のＶＢＸＡに供給される電圧は低下していく。
【００６３】
ここで、演算増幅器Ｚ１が負側のオフセット電圧を出力しているということは、図１で示したトランジスタＭ１に、正の入力換算オフセット電圧が生じていることになる（又は、トランジスタＭ２に、負の入力換算オフセット電圧が生じていることになる。後述詳細）。よって、トランジスタＭ１のソース−ゲート間の電位差は、入力換算オフセット電圧分、減少しているとみなせる。そこで、トランジスタＭ１のソース−ゲート間の電位差を、トランジスタＭ２のソース−ドレイン間の電位差と同等にする効果を得るためには、トランジスタＭ１の基板電圧、すなわち、バックゲート電圧を下げることにより可能となる。これにより、オフセット電圧がキャンセルされることとなる。
【００６４】
また、ＰＭＯＳのトランジスタにおいては、バックゲート電圧を下げることは、正の基板電圧を印加することであり、式（５ｂ）の負の基板電圧ＶBSには、マイナスの数値が入る。これにより、しきい電圧変動量ΔＶTPは、正の値となり、式（５ａ）に示すマイナスのしきい電圧ＶTPの絶対値は減少し、しきい電圧ＶTPが下がることになる。これにより、トランジスタＭ１の電流が増加し、負側に振り切れた出力オフセット電圧がキャンセルされていくこととなる。
【００６５】
コンデンサＣ３の放電が進み、演算増幅器Ｚ１の出力端子ＡＯＵＴの出力電圧が中点電圧になると、ＦＦ回路Ｚ４の端子ＣＫには、Ｌ状態からＨ状態に遷移した信号が入力されることとなり、ＦＦ回路Ｚ４の端子Ｑからは、Ｈ状態の信号が出力される。ＡＮＤ回路Ｚ１０は、Ｌ状態の信号をトランジスタＭ１２に出力し、トランジスタＭ１２は、オフ状態となる。
【００６６】
これにより、コンデンサＣ３の放電が止まり、演算増幅器Ｚ１は、オフセット電圧がキャンセルされる。
このようにして、演算増幅器Ｚ１のオフセット電圧を自動調整することができる。
【００６７】
なお、図１で示したトランジスタＭ２に、負の入力換算オフセット電圧が生じ、演算増幅器Ｚ１が負側の出力オフセット電圧を出力していると考えることもできる。すなわち、上記の説明とは逆となり、コンデンサＣ２を充電して補正用端子ＶＢＡの電圧を上昇させることにより、演算増幅器Ｚ１の負側のオフセット電圧をキャンセルすることも可能である。
【００６８】
図４は、演算増幅器の反転入力端子に擬似オフセット電圧を入力し、補正を行ったときの補正用端子の電圧変化シミュレーションの結果を示した図である。図５は、図４の補正用端子の電圧変化の拡大図である。
【００６９】
図４，５には、図３の演算増幅器Ｚ１の反転入力端子−に正の擬似オフセット電圧を入力した場合の、補正用端子ＶＢＸＡ，ＶＢＡ（トランジスタＭ１，Ｍ２の基板電圧）の電圧の変化のシミュレーション結果が示されている。また、図５に示す波形Ａ１は、図４のＯＲ回路Ｚ７から出力される信号波形を示す。
【００７０】
演算増幅器Ｚ１の反転入力端子−に正の擬似オフセット電圧が入力された場合、オフセット調整回路は、補正用端子ＶＢＡの電圧を一定にしたまま、上記の動作説明と同様にして、補正用端子ＶＢＸＡの電圧を下げていく。
【００７１】
ＯＲ回路Ｚ７は、演算増幅器Ｚ１の出力電圧が中点電圧となったところで（ｔ＝５８．０μｓｅｃ）、波形Ａ１に示すように、Ｈ状態の信号を出力する。これにより、図６の拡大図に示すように、ｔ＝５８．０μｓｅｃで補正用端子ＶＢＸＡの電圧低下が止まり、その電圧で固定される。
【００７２】
このように、補正用端子ＶＢＸＡの電圧は変化し、演算増幅器Ｚ１の出力電圧が中点電圧となったところで、電圧の変化はとまり、オフセット電圧がキャンセルされる。
【００７３】
なお、上記説明において、演算増幅器Ｚ１の出力端子ＡＯＵＴの出力電圧が、負側に振れていた場合について説明したが、正側に振れていた場合も同様にして、オフセット電圧をキャンセルすることができる。この場合、トランジスタＭ１１がオンし、コンデンサＣ２の電荷が放電され、演算増幅器Ｚ１の補正用端子ＶＢＡ、すなわち、トランジスタＭ２のバックゲートの電圧が低下する。オフセット電圧が中点電圧になると、ＦＦ回路Ｚ５からＨ状態の信号が出力され、トランジスタＭ１１はオフし、中点電圧が維持される。
【００７４】
また、オフセット調整回路は、演算増幅器Ｚ１と別回路とし、外付けできるように構成してもよく、また、１つの半導体基板上に構成するようにしてもよい。
【００７５】
【発明の効果】
以上説明したように本発明では、ＭＯＳトランジスタのバックゲートに電圧を供給して、演算増幅器の入力換算オフセット電圧をキャンセルするようにしたので、出力電圧の変動を抑制し、小さな回路面積で、良好な高周波増幅特性を維持してオフセット電圧をキャンセルすることができる。
【図面の簡単な説明】
【図１】本発明の演算増幅器の回路図である。
【図２】図１の演算増幅器の使用例を示す図である。
【図３】オフセット調整回路を備えた演算増幅器の回路図を示す図である。
【図４】演算増幅器の反転入力端子に擬似オフセット電圧を入力し、補正を行ったときの補正用端子の電圧変化シミュレーションの結果を示した図である。
【図５】図４の補正用端子の電圧変化の拡大図である。
【図６】入力換算オフセット電圧をキャンセルするコンデンサを具備した演算増幅器を説明する原理図である。
【符号の説明】
Ｚ１……演算増幅器、ＶＢＸＡ，ＶＢＡ……補正用端子、ＸＡＩＮ……反転入力端子、ＡＩＮ……正相入力端子、ＡＯＵＴ……出力端子、Ｍ１〜Ｍ１４……トランジスタ、Ｃ１〜Ｃ３……コンデンサ、Ｚ２……バッファ回路、Ｚ３，Ｚ６，Ｚ８……インバータ回路、Ｚ４，Ｚ５……ＦＦ回路、Ｚ７……ＯＲ回路、Ｚ９，Ｚ１０……ＡＮＤ回路、Ｉ１，Ｉ２……定電流源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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