(57)【要約】【課題】メモリアレイのアドレス空間外のアドレス値にアクセスした場合の予期せぬデータの読み出し又は書き込みを防止する。【解決手段】揮発性のＳＲＡＭ１において、その内部にマトリックス状に配置された複数のメモリセルを多数有するメモリアレイ２に、ワード線３を介してロウデコーダ４が接続され、データ線６を介してデータ制御部５が接続されている。アドレス線７はリミッタ回路８を介してロウデコーダ４と接続され、制御線９は制御部５とリミッタ回路８とを接続する。ワード線３数を越えるアドレス値の指定があった場合に、リミッタ回路８が制御線８を介して、不図示なＯＶＥＲ出力線から「１」を出力し、データ制御部５のメモリアレイ２内のメモリセルへのアクセスを禁止する。【選択図】　　図１
2004094994.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線及び複数のワード線で接続された複数のメモリセルを有するメモリアレイと、
前記データ線を介して、前記メモリアレイと接続され、データを交互に読み書きすることを制御するデータ制御部と、
前記ワード線を介して、前記メモリアレイと接続され、前記複数のワード線の中から任意の１つを選択するデコーダと、
前記メモリアレイ内のメモリセルのアドレスを特定するためにアドレスデータが入力されるアドレス線と、
前記アドレス線から入力されたアドレスデータのアドレス値を制限するリミッタ回路と、を備え、
前記リミッタ回路は、前記アドレスデータが所定アドレス値を超えたときに前記アドレス値に固定すると共に、前記データ制御部の動作を停止するための停止信号を前記データ制御部に出力することを特徴とする半導体記憶装置。
【請求項２】
前記アドレス線に対応する数よりも前記ワード線の数が少ないことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記リミッタ回路は、前記アドレス線に前記メモリアレイのアドレス値を越えるアドレスデータが入力された場合、前記制御線を介して前記制御部に動作を停止する命令をすることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
複数のデータ線及び複数のワード線で相互に接続された複数のメモリセルを有するメモリアレイと、
前記データ線を介して、前記メモリアレイと接続され、データを交互に読み書きすることを制御するデータ制御部と、
前記ワード線を介して、前記メモリアレイと接続され、前記複数のワード線の中から任意の１つを選択するデコーダと、
前記メモリアレイ内のメモリセルのアドレスを特定するためのアドレスデータを発生するアドレスカウンタと、
前記アドレスカウンタから入力されるアドレス値を制限するためのリミッタ回路と、を備え、
前記リミッタ回路は、前記アドレスデータが所定アドレス値を超えたときに前記アドレス値に固定し、前記データ制御部及び前記アドレスカウンタの動作を停止するための停止信号を出力することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、半導体記憶装置の機能は向上し、様々なニーズに対応したメモリＩＣが開発されている。通常、半導体記憶装置は、情報（データ）を記憶し電源が入っているときだけ記憶し続ける揮発性メモリと、電源が切れても記憶を失わない不揮発性メモリとに、大きく分けられる。
【０００３】
また、当該揮発性メモリとして、ＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）とＳＲＡＭ（ｓｔａｔｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）が挙げられる。前者は、データを一度読み出すと情報が失われる破壊読出しであるがため、再度同じデータを書き込みしなければならず、また、一定間隔でデータを書き込むリフレッシュ動作（記憶保持動作）を必要とする。一方、後者は電源が入った状態では、リフレッシュ動作が不必要で、随時書き込みが可能なメモリであり、高速動作が可能である。当該ＳＲＡＭは、液晶表示や画像データを記憶する際の一時記憶装置として利用される。
【０００４】
図５は、従来のＳＲＡＭ１０１を示したブロック図である。
【０００５】
メモリアレイ１０２は、マトリックス状に配置された複数のメモリセル１０３、複数のワード線１０４、及び複数のデータ線１０５から成り、当該メモリセル１０３はワード線１０４及びデータ線１０５によって接続されている。
【０００６】
ロウデコーダ１０７は、例えば８ビットのアドレス線１０６から入力されるアドレスデータに応じて、メモリアレイ１０２内にある複数のワード線１０４から１つを選択する。
【０００７】
データ制御部１０８は、メモリアレイ１０２内にある複数のデータ線１０５と接続されて、データ入力線１０９から入力されたデータをロウデコーダ１０７によって選択されたロウアドレスに書き込み、又は読み出しを行い、データ出力線１１０から出力する機能を有する。
【０００８】
即ち、データ制御部１０８は、リード／ライト制御線１１１に入力されるリード／ライト制御信号に応じて、書き込み時（ライト時）にはデータ入力線１０９から入力されたデータをメモリセル１０３に書き込む。また、読み込み時（リード時）には、メモリセル１０３に予め書き込まれたデータを読み込み、データ出力線１１０に出力する。
【０００９】
つまり、メモリセル１０３にアクセスする際に、アドレスをＸビットで制御するロウデコーダ１０７を用いることで、最大２のＸ乗本のワード線１０４を利用でき、それに応じた数のメモリセル１０３にアクセス可能である。
【００１０】
【特許文献１】
特開平０７−２１１０８０
【００１１】
【発明が解決しようとする課題】
しかし、アクセス可能なワード線の数に対して、実際にメモリセル１０３と接続されたワード線１０４の数が少ない場合（例えばワード線１０４が２の階乗とならない場合やアドレスを制御するビット数が必要最小よりも大きい場合等）は、アドレスのデコーダ値によっては、メモリセル１０３には実際に存在しないアドレスを指定することがある。これにより、アドレス空間外のアドレスにアクセスして、予期せぬデータを読み書きする結果となる。
【００１２】
例えば、アドレス線１０６が８ビットである場合に、ワード線１０４が２８（２５６）本まで利用できるのに対して、実際は当該ワード線１０４が１３１本しか存在しない場合などである。この際に、アドレス値が１３２以上の数値を指定した場合、存在しないアドレス値にアクセスして、全く予想しないデータを読み書きすることが十分考えられる。
【００１３】
また、アドレス線１０６とロウデコーダ１０７との間にカウンタ（不図示）を設置する場合もある。しかし、何らかの理由によりカウンタに非常に大きい数値（例えば、当該カウンタ値の許容値を超える値）が入力されると、その後当該カウンタがリセットされ、カウンタ表示が「０」に戻るという不都合もあった。この場合、アドレスの０番地からまたアクセスを開始し、予期せぬ動作を生じる可能性があった。
【００１４】
本発明は上記課題に鑑み、メモリのアドレス空間外のアドレス値にアクセスした場合に、制御信号を生成してメモリのアクセスを制御するものである。
【００１５】
【課題を解決するための手段】
本発明の請求項１は、複数のデータ線及び複数のワード線で接続された複数のメモリセルを有するメモリアレイと、前記データ線を介して、前記メモリアレイと接続され、データを交互に読み書きすることを制御するデータ制御部と、前記ワード線を介して、前記メモリアレイと接続され、前記複数のワード線の中から任意の１つを選択するデコーダと、前記メモリアレイ内のメモリセルのアドレスを特定するためにアドレスデータが入力されるアドレス線と、前記アドレス線から入力されたアドレスデータのアドレス値を制限するリミッタ回路と、を備え、前記リミッタ回路は、前記アドレスデータが所定アドレス値を超えたときに前記アドレス値に固定すると共に、前記データ制御部の動作を停止するための停止信号を前記データ制御部に出力することを特徴とする半導体記憶装置を提供する。
【００１６】
本発明の請求項２は、前記アドレス線に対応する数よりも前記ワード線の数が少ないことを特徴とする請求項１記載の半導体記憶装置を提供する。
【００１７】
本発明の請求項３は、前記リミッタ回路は、前記アドレス線に前記メモリアレイのアドレス値を越えるアドレスデータが入力された場合、前記制御線を介して前記制御部に動作を停止する命令をすることを特徴とする請求項２記載の半導体記憶装置を提供する。
【００１８】
本発明の請求項４は、複数のデータ線及び複数のワード線で相互に接続された複数のメモリセルを有するメモリアレイと、前記データ線を介して、前記メモリアレイと接続され、データを交互に読み書きすることを制御するデータ制御部と、前記ワード線を介して、前記メモリアレイと接続され、前記複数のワード線の中から任意の１つを選択するデコーダと、前記メモリアレイ内のメモリセルのアドレスを特定するためのアドレスデータを発生するアドレスカウンタと、前記アドレスカウンタから入力されるアドレス値を制限するためのリミッタ回路と、を備え、前記リミッタ回路は、前記アドレスデータが所定アドレス値を超えたときに前記アドレス値に固定し、前記データ制御部及び前記アドレスカウンタの動作を停止するための停止信号を出力することを特徴とする半導体記憶装置を提供する。
【００１９】
【発明の実施の形態】
図１は本発明の第１の実施形態を示すＳＲＡＭ１のブロック図である。メモリアレイ２は、その内部にマトリックス状に配置されたメモリセル（不図示）を多数有する。当該メモリセルは、上述した従来例（図５）と同様に、ワード線３及びデータ線４に接続されている。
【００２０】
ロウデコーダ４は、当該ワード線３を介してメモリアレイ２と接続され、複数のワード線４から１つを選択する機能を有する。データ制御部５は、当該データ線４を介してメモリアレイ２と接続され、データの入出力を制御する機能を有する。当該データ制御部５に接続されたリード／ライト制御線、データ入力線、データ出力線は従来例（図５）と同様であるため、その図示及び説明は省略する。
【００２１】
アドレス線７に入力されるアドレスデータはリミッタ回路８を通して、ロウデコーダ４に供給される。当該リミッタ回路８は、このアドレスデータが所定アドレス値を超えると、そのアドレスデータを所定アドレス値に制限するものである。また、当該リミッタ回路８は、制御線９によってデータ制御部５と接続される。この制御線９を利用して、リミッタ回路８からデータ制御部５を制御する。
【００２２】
アドレス線７から所定アドレス値を越えるアドレスデータが入力された（例えば、従来の課題で示したようにアドレス線７が８ビットの場合であってワード線１０４が実際１３１本しかない場合、アドレス値１３２を指定する）場合、リミッタ回路８が「ＯＶＥＲ」の信号を出し、制御線９を介してデータ制御部５にデータの読み書きの停止信号を出す。
【００２３】
また、本実施形態では、メモリアレイ２のアドレス値を最大１３１番地まで利用できるものを例として挙げた。つまり、本実施形態では、アドレス値が１３２番地以上は存在しないにも拘らず、アドレス線７は８ビットであるため、当該アドレス値を２８＝２５６（アドレスが０番地から２５５番地）まで指定する可能性が含まれる。
【００２４】
図１では、アドレス線７が０番目―７番目までの８ビットの例を開示した。本発明では、アドレス線７の本数に特に制限はない。
【００２５】
以下、リミッタ回路８の構成について、図２を参照にながら説明する。
【００２６】
図２は、リミッタ回路８の構成を示す回路図である。当該リミッタ回路８はＸビットのアドレス入力ＩＮに対し、Ｘビットのアドレス出力ＯＵＴ及びＯＶＥＲ出力を得るものである。
【００２７】
同図では、例として８ビットの入力（８本のアドレス線７）について開示する。当該リミッタ回路８は、複数の論理回路を有する入力段２１と、当該入力段２１と接続されたオーバーフロー判定回路２２と、当該オーバーフロー判定回路２２と接続された出力段２３及びＯＶＥＲ出力線とから構成される。
【００２８】
入力段２１は、８ビットのアドレス線７（ＩＮ０−ＩＮ７）からなる。当該入力段２１のうち、ＩＮ２−ＩＮ７に接続された６線に入力側インバータ２４（以下、各素子をインバータ２４２−２４７とする）が接続される。当該入力段２１内部の各インバータ２４２−２４７の出力は、後述するオーバーフロー判定回路２２に入力される。ここで、インバータ２４２−２４７は、入力データに対して正負を反転させる演算機能を有するものである。このとき、ＩＮ０は、インバータを配置せず、その各出力は出力段２３の後述するＯＲ回路２５０への１入力として接続される。また、ＩＮ１も同様にＯＲ回路２５１への１入力として接続される。
【００２９】
以下、オーバーフロー判定回路２２について述べる。当該オーバーフロー判定回路２２は３つの論理回路から構成され、それぞれ入力側からＡＮＤ回路２８、ＮＡＮＤ回路２９、正負入力回路３０と接続される。
【００３０】
ＡＮＤ回路２８は、インバータ２４６、２４５から２入力され、それらを論理積として演算し、１出力する回路である。
【００３１】
ＮＡＮＤ回路２９は、当該ＡＮＤ回路２８からの１出力とインバータ２４２−２４４からの３出力とを反転入力して、それら４入力を論理和として演算し、１出力する回路である。
【００３２】
正負入力回路３０は、インバータ２４７からの１出力を反転したものと当該ＮＡＮＤ回路２９からの１出力とを入力して、それら２入力を論理積として演算して１出力する回路である。当該正負入力回路３０の１出力は、ＯＶＥＲ出力線及び出力段２３へと接続される。
【００３３】
次に、出力段２３について述べる。当該出力段２３は、２つのＯＲ回路を含むＯＲ回路２５、５つのＮＯＲ回路を含むＮＯＲ回路２６、出力側インバータ２７から成る。つまり、当該出力段２３には、合計７つの回路を配置し、出力側インバータ２７を除く６つの回路のそれぞれには、上述した正負入力回路３０からの出力を１入力とする構成を有する。
【００３４】
ＯＲ回路２５は、ＯＲ回路２５０とＯＲ回路２５１から成る。当該ＯＲ回路２５０は、正負入力回路３０からの出力とＩＮ０からの出力を入力して、それら２入力を論理和として演算して、ＯＵＴ０へ１出力する回路である。ＯＲ回路２５１も同様に、正負入力回路３０とＩＮ１とを入力して、論理和として演算して、ＯＵＴ１へ１出力する回路である。
【００３５】
ＮＯＲ回路２６は、５つのＮＯＲ回路２６２−２６６から構成される。当該ＮＯＲ回路２６２−２６６のそれぞれは、上述したインバータ２４２−２４６からの１出力を、それぞれ反転して１入力する。同時に、当該ＮＯＲ回路２６２−２６６のそれぞれは、正負入力回路３０からの出力を反転して１入力としている。つまり、ＮＯＲ回路２６２−２６６は上記２入力を反転させて、論理積として演算して、ＯＵＴ２−６へ１出力する回路である。
【００３６】
出力側インバータ２７は、ＩＮ７からの出力のみを１入力して、その入力を反転出力して、ＯＵＴ７へ出力する回路である。
【００３７】
以上をまとめると、リミッタ回路８がアドレス線７から入力されたアドレス値が正常範囲内（所定アドレス値未満）にあると認識したときは、ＯＵＴ０−ＯＵＴ７はデータ線６を経由して、当該データ制御部５にＯＶＥＲ出力線から「０」なる信号を送り、不図示なデータ出力線を経由して正常なリード／ライトを行う。しかし、アドレス値が異常な値（所定アドレス値以上の値）を指定した場合は、リミッタ回路８が制御線９を介してデータ制御部５にリード／ライト停止命令を行う。
【００３８】
次に図２に示すリミッタ回路８に適正なアドレス値を入力した場合、及び異常なアドレス値を入力した場合の動作について述べる。尚、本発明では、ＩＮ０及びＯＵＴ０が２進数の最小の位となるように回路構成している。
【００３９】
▲１▼以下、適正なアドレス値を入力した場合について述べる。
【００４０】
図２の８ビットアドレス線に１０進数の「１２７」と「１３１」を入力した場合を考える。つまり、１０進数の「１２７」は２進数（８ビット）の「０１１１１１１１」であるから、ＩＮ０〜ＩＮ６のすべてに「１」を、ＩＮ７に「０」を入力することを意味する。また、１０進数の「１３１」は２進数（８ビット）の「１０００００１１」であるから、ＩＮ０、ＩＮ１、ＩＮ７に「１」を、ＩＮ２〜ＩＮ６に「０」を入力することを意味する。
【００４１】
１）１０進数の「１２７」、つまり２進数の「０１１１１１１１」をデータ入力した場合について、以下述べる。
【００４２】
ＩＮ０〜ＩＮ６のすべてに「１」を、ＩＮ７に「０」を入力する。これにより、入力段２１内のＩＮ０、ＩＮ１はＯＲ回路２５０、ＯＲ回路２５１にそれぞれ１入力される。また、ＩＮ２〜ＩＮ６は「１」の入力に対して、反転した「０」を１出力して、オーバーフロー判定回路２２に入力する。ＩＮ７は「０」の入力に対して、反転した「１」を１出力して、正負入力回路３０に反転した「０」を１入力する。加えて、出力側インバータ２７に反転した「０」を１入力する。
【００４３】
次に、オーバーフロー判定回路２２について述べる。
【００４４】
ＡＮＤ回路２８は、入力側インバータ２４６及び入力側インバータ２４５から出力された「０」を２入力に対して、演算（論理積）をして「０」を１出力する。ＮＡＮＤ回路２９は、当該ＡＮＤ回路２８から出力された「０」と、入力側インバータ２４２−２４５のそれぞれから出力された「０」と、を反転入力して演算（論理和）して、「１」を１出力する。
【００４５】
正負入力回路３０は、入力側インバータ２４７から出力された「１」を反転した「０」と、ＮＡＮＤ回路２９から出力された「１」と、を演算（論理積）して、「０」を１出力する。当該正負入力回路３０からの出力「０」は、そのままＯＶＥＲ出力線への出力「０」となる。
【００４６】
また、当該出力「０」は、ＯＲ回路２５０、２５１に１入力され、同時にＮＯＲ回路２６２−２６６に反転した「１」として、それぞれ１入力される。
【００４７】
次に、出力段２３について述べる。
【００４８】
ＯＲ回路２５のＯＲ回路２５０は、ＩＮ０からの出力「１」と、正負入力回路３０からの出力「０」と、を演算（論理和）して、「１」をＯＵＴ０へ出力する。ＯＲ回路２５１も同様にして、ＯＵＴ１に「１」を出力する。
【００４９】
ＮＯＲ回路２６のＮＯＲ回路２６２は、入力側インバータ２４２の出力「０」を反転した「１」と、当該正負入力回路３０からの出力「０」を反転した「１」と、を演算（論理積）して、「１」をＯＵＴ２へ出力する。ＮＯＲ回路２６３−２６６も同様にして、ＯＵＴ２−６に「１」を出力する。
【００５０】
出力側インバータ２７は、入力側インバータ２４７の出力「１」反転した「０」をそのままＯＵＴ７へ出力する。
【００５１】
以上より、１０進数の「１２７」、つまり２進数の「０１１１１１１１」をデータ入力したとき、ＯＶＥＲ出力線への出力は「０」となり、ＯＵＴ０−７への出力は「０１１１１１１１」となる。
【００５２】
２）１０進数の「１３１」、つまり２進数の「１０００００１１」をデータ入力した場合について、以下述べる。
【００５３】
リミッタ回路８内部の動作については、上記１）で記載したものと同様であるため、説明は省略する。
【００５４】
つまり、ＩＮ０、ＩＮ１に「１」を、ＩＮ２−６に「０」を、ＩＮ７に「１」を入力する。この結果、ＯＶＥＲ出力線へは「０」が出力され、ＯＵＴ０−７への出力は、入力と同様に「１０００００１１」となる。
【００５５】
以上より、アドレス線７に適したアドレス値が入力されるとき、つまり、図１で上述したワード線３がアドレス線７に対して少ないときは、２進数の入力データに対して、同じ２進数のデータが出力され、かつＯＶＥＲ出力線へは「０」が出力されるように回路構成されている。
【００５６】
換言すれば、ＯＶＥＲ出力線から「０」が出力された場合、リミッタ回路のＯＵＴから出力される２進数は、「００００００００」−「１０００００１１」までのいずれかの数である。
【００５７】
▲２▼次に、不適正なアドレス値を入力した場合について述べる。
【００５８】
図２の８ビットアドレス線に１０進数の「１３２」を入力した場合を考える。つまり、１０進数の「１３２」は２進数（８ビット）の「１００００１００」であるから、ＩＮ２及びＩＮ７に「１」を、それ以外のＩＮ０，１、３−６に「０」を入力する。
【００５９】
これにより、入力段２１内のＩＮ０、ＩＮ１はＯＲ回路２５０、ＯＲ回路２５１に「１」がそれぞれ１入力される。
【００６０】
また、ＩＮ２は「１」の入力に対して、反転した「０」を１出力して、ＩＮ３〜ＩＮ６は「０」の入力に対して、反転した「１」を１出力して、オーバーフロー判定回路２２にそれぞれ入力する。ＩＮ７は「１」の入力に対して、反転した「０」を１出力して、正負入力回路３０に反転した「１」を１入力する。加えて、出力側インバータ２７に反転した「１」を１入力する。
【００６１】
次に、オーバーフロー判定回路２２について述べる。
【００６２】
ＡＮＤ回路２８は、入力側インバータ２４６及び入力側インバータ２４５から出力された「１」を２に対して、演算（論理積）をして「１」を１出力する。
【００６３】
ＮＡＮＤ回路２９は、当該ＡＮＤ回路２８から出力された「１」と、入力側インバータ２４２から「０」と、入力側インバータ２４３−２４４のそれぞれから「１」とが入力される。そして、これらのデータを反転した「０」、「１」、「０」、「０」の４入力を演算（論理和）して、「１」を１出力する。
【００６４】
正負入力回路３０は、入力側インバータ２４７から出力された「０」を反転した「１」と、ＮＡＮＤ回路２９から出力された「１」と、を演算（論理積）して、「１」を１出力する。当該正負入力回路３０からの出力「１」は、そのままＯＶＥＲ出力線への出力「１」となる。
【００６５】
また、当該出力「１」は、ＯＲ回路２５０、２５１に１入力され、同時にＮＯＲ回路２６２−２６６に反転した「０」として、それぞれ１入力される。
【００６６】
次に、出力段２３について述べる。
【００６７】
ＯＲ回路２５のＯＲ回路２５０は、ＩＮ０からの出力「０」と、正負入力回路３０からの出力「１」と、を演算（論理和）して、「１」をＯＵＴ０へ出力する。ＯＲ回路２５１も同様にして、ＯＵＴ１に「１」を出力する。
【００６８】
ＮＯＲ回路２６のＮＯＲ回路２６２は、入力側インバータ２４２の出力「０」を反転した「１」と、当該正負入力回路３０からの出力「１」を反転した「０」と、を演算（論理積）して、「０」をＯＵＴ２へ出力する。ＮＯＲ回路２６３は、入力側インバータ２４３の出力「１」を反転した「０」と、当該正負入力回路３０からの出力「１」を反転した「０」と、を演算（論理積）して、「０」をＯＵＴ３へ出力する。ＮＯＲ回路２６４−２６６も同様にして、ＯＵＴ４−６に「０」を出力する。
【００６９】
出力側インバータ２７は、入力側インバータ２４７の出力「０」を反転した「１」をそのままＯＵＴ７へ出力する。
【００７０】
従って、１０進数の「１３２」、つまり２進数の「１００００１００」をデータ入力したとき、ＯＶＥＲ出力線への出力は「１」となり、ＯＵＴ０−７への出力は「１０００００１１」となる。
【００７１】
つまり、１０進数の「１３２」以上を入力すると、ＯＶＥＲ出力線への出力は「１」となり、ＯＵＴ０−７への出力は常に「１０００００１１」に固定された値が出力される。
【００７２】
図３は、アドレス７に入力可能なデータとその出力データとの関係を示した真理値である。つまり、図２に示すリミッタ回路８の入力段２１のＩＮ０−ＩＮ７に１０進数の「０」から「２５５」を入力、その結果、出力段２３のＯＵＴ０−ＯＵＴ７の出力及びＯＶＥＲ出力線への出力結果（「０」又は「１」）が一覧されたものである。
【００７３】
上述したように、入力が１０進数の「０」から「１３１」まではＯＶＥＲ出力線への出力結果は「０」となり、その出力結果（ＩＮ０−ＩＮ７）も入力と同じ数値となる正常な動作をする。しかし、入力が「１３２」以上となる場合は、ＯＶＥＲ出力線への出力結果を「１」、出力結果はすべて１０進数の「１３１」と同じ数値（「１０００００１１」）となる。
【００７４】
以上より、本実施形態ではメモリアレイ２内のワード線３が、アドレス線７に対応する数より少ない場合に、当該アドレス線７から許容以上のアドレス値を指す命令が出されたとしても、出力を一定（上記の場合は、「１０００００１１」となるよう）に固定し、同時にＯＶＥＲ出力線への出力を常に「１」となるようにリミッタ回路８を構成している。これにより、当該ＯＶＥＲ出力線が「１」を出力することで、データ制御部５がメモリアレイ２への書き込み又は読み出しを禁止するように命令する。
【００７５】
図４は、本発明の第２の実施形態を示すＳＲＡＭ１のブロック図である。図１の第１の実施形態との相違点は、リミッタ回路８とアドレス線４０との間に、アドレスカウンタ４１を介したことにある。また、制御線４２がデータ制御部５、リミッタ回路８、アドレスカウンタ４１と接続されていることにある。
【００７６】
本実施形態の特徴は、アドレスカウンタ４１をアドレス線４０とロウデコーダ４との間に接続したことにある。
【００７７】
アドレスカウンタ４１は、１本のアドレス線４０から入力されるデータをインクリメント（＋１ずつ計数）する。制御線４２は、制御部５からリミッタ回路８への命令を出し、アドレスカウンタ４１を制御するためのものである。
【００７８】
本実施形態の作用を示す。上述した第１の実施形態に見られるように、入力データがメモリアレイ２内のワード線３の数を越える所定アドレス値を指定した場合、リミッタ回路８のＯＶＥＲ出力線が「１」を出力する。当該ＯＶＥＲ出力線から「１」が出力されることを認識して、制御部５へ異常なる入力がされたことを伝達し、当該制御部５は制御線４２を介して、アドレスカウンタ４１へインクリメントの停止命令を出す。
【００７９】
以上より、アドレス線４０からワード線３の数を越えるアドレス値が指定されても、アドレスカウンタ４１が停止し、リセットされること、及びデータ制御部５がメモリアレイ２への書き込み又は読み出しを禁止するように命令する。
【００８０】
尚、本発明はＳＲＡＭに限らず、ＤＲＡＭやフラッシュメモリ等のすべてのメモリ回路に適用することができる。
【００８１】
【発明の効果】
以上より、本発明ではメモリアレイのアドレス空間外のアドレス値にアクセスした場合に、制御信号を生成してデータ制御部への予期せぬアクセスを制御することができる。
【００８２】
加えて、カウンタが配置された場合であっても同様に制御信号を生成して、当該カウンタを停止させ、且つデータ制御部への予期せぬアクセスを制御することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るブロック図である。
【図２】本発明のリミッタ回路の回路図である。
【図３】本発明のリミッタ回路の真理値表である。
【図４】本発明の第２の実施形態に係るブロック図である。
【図５】従来の揮発性メモリのブロック図である。
【符号の説明】
１…ＳＲＡＭ、
２…メモリアレイ、
３…ワード線、
４…デコーダ、
５…データ制御部、
６…データ線、
７、４０…アドレス線、
８…リミッタ回路、
９、４２…制御線、
２１…出力段、
２２…オーバーフロー判定回路、
２３…出力段、
２４、２４２〜２４７…入力側インバータ、
２５、２５１、２５２…ＯＲ回路、
２６、２６２〜２６６…ＮＯＲ回路、
２７…出力側インバータ、
２８…ＡＮＤ回路、
２９…ＮＡＮＤ回路、
３０…正負入力回路、
４１…カウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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