(57)【要約】      （修正有）【課題】  ガイドリングの変形を通じて半導体基板のベベル部位に加わるアタックを防ぐ高密度プラズマ酸化膜蒸着装備を提供する。【解決手段】  半導体基板１２４のトレンチ内に高密度プラズマ酸化膜を埋設する高密度プラズマ酸化膜蒸着装備に関する。チェンバー１２６内、半導体基板１２４を保護するガイドリング１００を変形し、半導体基板１２４とガイドリング１００との間の離隔距離を多元化したり、また、ＨＤＰ酸化膜蒸着前にトレンチに蒸着されるライナー用窒化膜を所定の厚みにしてＨＤＰ蒸着過程でできるプラズマイオンのアタックを最小化する。これにより、半導体基板１２４のベベル部位のライナー用窒化膜に対する剥がし現象を防止する。【選択図】  図１２
2004153278.tif 000002
【特許請求の範囲】
【請求項１】
高密度プラズマ酸化膜蒸着装備において、
半導体基板がローディングされるチャックと、前記チャックの上部に離隔されて設置された上部電極と、前記チャックを囲むガイドリングとを備え、
前記ガイドリングは、
前記チャックの側壁を囲む第１リングと、
前記第１リングの一端の領域から上部に向けて突出し、前記第１リングの上面部と垂直である内側壁を有する第２リングと、
前記第２リングの前記内側壁の所定領域から前記第１リングの内側壁に向けて延長された少なくとも三つの突出部とを有し、
前記第２リングの内径は前記第１リングの内径より大きく、前記突出部の内側壁と接する円の直径は前記第１リングの内径より大きいことを特徴とする高密度プラズマ酸化膜蒸着装備。
【請求項２】
前記チャックは、静電気チャックであることを特徴とする請求項１記載の高密度プラズマ酸化膜蒸着装備。
【請求項３】
前記上部電極に接続された第１電源と、前記静電気チャックに接続された第２電源とをさらに備えることを特徴とする請求項２記載の高密度プラズマ酸化膜蒸着装備。
【請求項４】
前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨzの範囲内で選択され、
前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨzの範囲内で選択されることを特徴とする請求項３記載の高密度プラズマ酸化膜蒸着装備。
【請求項５】
前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨzの範囲内で選択され、
前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨzの範囲内で選択されることを特徴とする請求項３記載の高密度プラズマ酸化膜蒸着装備。
【請求項６】
前記チャック、前記上部電極及び前記ガイドリングが設置される空間を内部に有するチェンバーをさらに備えることを特徴とする請求項１記載の高密度プラズマ酸化膜蒸着装備。
【請求項７】
前記第２リングの内径と前記半導体基板の直径との差異値は１．７５mmより大きいことを特徴とする請求項１記載の高密度プラズマ酸化膜蒸着装備。
【請求項８】
前記第１リング及び前記第２リングは、同じ中心点を有することを特徴とする請求項１記載の高密度プラズマ酸化膜蒸着装備。
【請求項９】
前記突出部は、前記第１リング及び前記第２リングの中心点に対して、互いに隣り合う突出部間の角度が同一であるように配置されることを特徴とする請求項１記載の高密度プラズマ酸化膜蒸着装備。
【請求項１０】
高密度プラズマ酸化膜蒸着装備において、
半導体基板がローディングされるチャックと、前記チャックの上部に離隔されて設置された上部電極と、前記チャックを囲むガイドリングとを備え、
前記ガイドリングは、
前記チャックの側壁を囲む第１リングと、
前記第１リングの一端の領域から上部に向けて突出した第２リングと、
前記第２リングの上面から上部に向けて突出し、前記第２リングの垂直である内側壁と連結された傾いた内側壁を有する第３リングとを有し、
前記第３リングは前記ガイドリングの所定領域で前記第２リングの上部面を露出させ、前記傾いた内側壁によって囲まれたホールの上部直径は前記傾いた内側壁によって囲まれたホールの下部直径より大きく、前記第２リングの垂直である内側壁の直径は前記第１リングの内側壁の直径より大きいことを特徴とする高密度プラズマ酸化膜蒸着装備。
【請求項１１】
前記チャックは、静電気チャックであることを特徴とする請求項１０記載の高密度プラズマ酸化膜蒸着装備。
【請求項１２】
前記上部電極に接続された第１電源と、前記静電気チャックに接続された第２電源とをさらに備えることを特徴とする請求項１０記載の高密度プラズマ酸化膜蒸着装備。
【請求項１３】
前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨzの範囲内で選択され、
前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択されることを特徴とする請求項１２記載の高密度プラズマ酸化膜蒸着装備。
【請求項１４】
前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択され、
前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨｚの範囲内で選択されることを特徴とする請求項１２記載の高密度プラズマ酸化膜蒸着装備。
【請求項１５】
前記チャック、前記上部電極及び前記ガイドリングが設置される空間を内部に有するチェンバーをさらに備えることを特徴とする請求項１０記載の高密度プラズマ酸化膜蒸着装備。
【請求項１６】
前記第２リングの内径と前記半導体基板の直径との差異値は０．２５mm以下であることを特徴とする請求項１０記載の高密度プラズマ酸化膜蒸着装備。
【請求項１７】
前記傾いた内側壁は、前記第２リングの上部面と鈍角をなすことを特徴とする請求項１０記載の高密度プラズマ酸化膜蒸着装備。
【請求項１８】
前記第３リングは、半導体基板を前記ガイドリングに安着させるための誘導手段であることを特徴とする請求項１０記載の高密度プラズマ酸化膜蒸着装備。
【請求項１９】
チェンバーと、前記チェンバーの内部に装着されたチャックと、前記チャックの上部に設置された上部電極と、前記チャックに設けられたガイドリングとを備える高密度プラズマ酸化膜蒸着装備を利用した半導体素子の製造方法において、
半導体基板を準備し、
チャック上に前記半導体基板をローディングし、
前記チェンバーの内部に工程ガスを注入し、
ＲＦ周波数と同じバイアス電源でありそれぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択される第１電源を前記上部電極に印加し、
ＲＦ周波数と同じバイアス電源でありそれぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨｚの範囲内で選択される第２電源を下部電極に印加し、
前記第１電源及び前記第２電源で前記工程ガスをプラズマイオンにし、前記半導体基板上に酸化膜を蒸着することを特徴とする半導体素子の製造方法。
【請求項２０】
前記半導体基板の準備は、
前記半導体基板にパッド酸化膜及びアクティブ窒化膜を順次蒸着する段階と、
前記アクティブ窒化膜を利用して活性領域及び非活性領域を区分する段階と、
前記アクティブ窒化膜をマスクにして、前記非活性領域にある前記パッド酸化膜及び前記半導体基板を順に食刻しトレンチを形成する段階と、
前記アクティブ窒化膜及びトレンチ内に絶縁膜を形成する段階と、
前記絶縁膜をマスクにして、前記半導体基板のべベル部分及び下部にある前記アクティブ窒化膜を除去する段階と、
前記半導体基板及び前記絶縁膜にライナ用窒化膜を蒸着する段階と、
を含むことを特徴とする請求項１９記載の半導体素子の製造方法。
【請求項２１】
チェンバーと、前記チェンバーの内部に装着されたチャックと、前記チャックの上部に設置された上部電極と、前記チャックに設けられたガイドリングとを備える高密度プラズマ酸化膜蒸着装備を利用した半導体素子の製造方法において、
半導体基板に順にパッド酸化膜及びアクティブ窒化膜を蒸着する第１段階と、
前記アクティブ窒化膜を利用して活性領域及びと非活性領域を区分する第２段階と、
前記アクティブ窒化膜をマスクにして、前記非活性領域にあるパッド絶縁膜及び前記半導体基板を順に食刻しトレンチを形成する第３段階と、
前記アクティブ窒化膜及びトレンチ内に絶縁膜を形成する第４段階と、
前記絶縁膜をマスクにして、前記半導体基板のベベル部分及び下部にある前記アクティブ窒化膜を除去する第５段階と、
前記半導体基板及び前記絶縁膜にライナ用窒化膜を所定の厚みで蒸着する第６段階と、
前記第１段階から前記第６段階により準備された前記半導体基板を前記チャックにローディングする第７段階と、
前記チェンバーの内部に工程ガスを注入する第８段階と、
前記上部電極に第１電源を印加する第９段階と、
前記チャックに第２電源を印加する第１０段階と、
前記第１電源及び第２電源で前記工程ガスをプラズマにし、半導体基板上に酸化膜を蒸着する第１１段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２２】
前記所定の厚みは、２５〜４０Åの範囲で選択されることを特徴とする請求項２１記載の半導体素子の製造方法。
【請求項２３】
前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨｚの範囲内で選択されるようにし、
前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択されるようにすることを特徴とする請求項２１記載の半導体素子の製造方法。
【請求項２４】
前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択されるようにし、
前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨｚの範囲内で選択されるようにすることを特徴とする請求項２１記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造装備及びこれを利用する半導体の製造方法に関する。特にガイドリングを有する高密度プラズマ（ＨＩＧＨ  ＤＥＮＳＩＴＹ  ＰＬＡＳＭＡ；ＨＤＰ、以下「高密度プラズマ」を「ＨＤＰ」という）酸化膜蒸着装備及びこれを利用した半導体素子の製造方法（ＨＩＧＨ  ＤＥＮＳＩＴＹ  ＰＬＡＳＭＡ  ＯＸＩＤＥ  ＤＥＰＯＳＩＴＩＯＮ  ＡＰＰＡＲＡＴＵＳ  ＨＡＶＩＧ  Ａ  ＧＵＩＤＥ  ＲＩＮＧ  ＡＮＤ  Ａ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥ  ＭＡＮＵＦＡＣＴＵＲＩＮＧ  ＭＥＴＨＯＤ  ＵＳＩＮＧ  ＴＨＥ  ＳＡＭＥ）に関する。
【背景技術】
【０００２】
一般的に、半導体素子の製造工程は、半導体基板上に絶縁膜、半導体膜、導電膜のような物質膜を蒸着する工程を含み、前記物質膜は化学気相蒸着装備などを使用して形成される。
特に、前記半導体素子は、集積度が増加するにつれてトレンチ素子分離工程のような技術を広く使用しているが、前記トレンチ素子分離工程の核心技術は、半導体基板の所定領域を食刻して狭くて深いトレンチ領域を形成することと、前記トレンチ領域を優れた段差塗布性を有する絶縁膜で満たすこととを含む。
【０００３】
最近、前記トレンチ領域のようなリセス（ＲＥＣＥＳＳ）領域を満たす絶縁膜として高密度プラズマ（ＨＤＰ）酸化膜が広く使用されているが、前記ＨＤＰ酸化膜を形成する工程は、蒸着工程と食刻工程を互いに繰り返し実施することによって成り立つ。
その結果、前記ＨＤＰ酸化膜は、前記トレンチ領域をボイドなしで満たし、前記半導体素子間を優れた特性で絶縁させる。
【０００４】
通常の高密度プラズマ酸化膜蒸着装備（ＣＯＮＶＥＮＴＩＯＮＡＬ  ＨＤＰ  ＯＸＩＤＥ  ＤＥＰＯＳＩＴＩＯＮ  ＡＰＰＡＲＡＴＵＳ）は、チェンバー（ＣＨＡＭＢＥＲ）、前記チェンバー内に設置された静電気チャック、前記静電気チャックを囲むガイドリング（ＧＵＩＤＥ  ＲＩＮＧ）、ならびに前記静電気チャックの上部に位置する上部電極を含む。
【０００５】
前記静電気チャック上には、半導体基板がローディング（ＬＯＡＤＩＮＧ）されて１３．５ＭＨｚのＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）を有する電源が印加され、前記上部電極には、２ＭＨｚのＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）を有する電源が印加される。
これにより、前記チェンバー内にシラン（ＳｉＨ?）ガス及び酸素ガスのような工程ガスが注入されると、前記チェンバーは前記上部電極の電源で前記静電気チャックの上にプラズマ（ＰＬＡＳＭＡ）を形成して前記半導体基板に酸化膜を形成する。
【０００６】
前述したＨＤＰ酸化膜蒸着装備としては、次のものが公知である。
例えば、半導体製造装備は、チェンバー内に静電気チャック、カソード電極（ＣＡＴＨＯＤ  ＥＬＥＣＴＲＯＤＥ）、ガイドリング及び保護リング（ＰＲＯＴＥＣＴＩＶＥ  ＲＩＮＧ）を備える（特許文献１参照）。
前記静電気チャックは下部に前記カソード電極を置いて接触しており、前記カソード電極は周辺に設けられた環形形態の前記ガイドリングの下面の一部分と接触し、前記ガイドリングは前記一部分の上面に設置された前記保護リングと接触する。
【０００７】
また、前記静電気チャックは半導体基板が置かれる部材であり、前記カソード電極はＲＦ電源が印加されて前記チェンバーで形成されたプラズマを前記半導体基板に流入させる部材である。
そして、前記ガイドリングは、前記一部分が前記半導体基板の下部に置かれ、残りの部分は、半導体基板の厚みより大きく形成されて前記半導体基板を保護する部材である。前記保護リングは、前記ガイドリングを形成する前記一部分の上面を前記プラズマイオンがアタック（ＡＴＴＡＣＫ）するのを防ぐための部材である。
【０００８】
前記ガイドリングと前記保護リングが前記半導体基板と所定の間隔で離れているために、前記プラズマイオンは、前記半導体基板だけでなく前記所定の間隔の空間にも流入する。
前記アタックは、前記カソード電極に印加された電源のキャパシター的な作用で、前記ガイドリングと前記保護リングに前記カソード電極と異なる電荷を誘導させて、前記所定の間隔の空間にできたプラズマ放電により発生するものである。
【０００９】
特許文献１によると、前記ガイドリングと前記保護リングが前記半導体基板と所定の間隔をなすために前記プラズマ放電を避けられない。
以下、添付された図面を参照して上述の従来技術とはまた違う高密度プラズマ酸化膜蒸着装備に関するガイドリングを説明することにする。
図１は、従来技術による高密度プラズマ（ＨＩＧＨ  ＤＥＮＳＩＴＹ  ＰＬＡＳＭＡ；ＨＤＰ）酸化膜蒸着装備のガイドリング（ＧＵＩＤＥ  ＲＩＮＧ）と静電気チャックを示す平面図であり、図２は、図１のガイドリングの一部分を拡大した斜視図である。
【００１０】
図１及び図２を参照すると、従来のガイドリング５は、第１リング１２と、前記第１リング１２の一端の領域から上部に向けて突出した第２リング１０とを含む。
前記第１リング１２は、第１内径１６及び第１外径２０を有し、前記第２リング１０は、第２内径１８と前記第１外径２０により形成される。
前記第２内径１８は、前記第１内径１６より大きい形態を有する。
また、前記ガイドリング５の一部分Ｐ１の拡大図である図２に示すように、前記ガイドリング５は、前記第２内径１８を定め前記第１リング１２と垂直である内側壁を有する。
前記第１リング１２に囲まれている領域に静電気チャック１４が距離をおいて位置しており、前記静電気チャック１４の上部面は、前記第１リング１２の上部面よりすこし高く位置させる。
【００１１】
前記第２内径１８は半導体基板（図示せず）の直径より大きく形成して半導体基板が前記静電気チャック１４上に安全に置かれるようにし、前記第２リング１０は、静電気チャック１４から前記半導体基板が離脱しないようにする役割を有する。
図３は、図１のガイドリングと静電気チャックを備えたチェンバー（ＣＨＡＭＢＥＲ）であって、半導体基板上にプラズマが形成されたチャンバーを示す模式図である。
図３を参照すると、前記静電気チャック１４上部に上部電極２２が位置する。
前記静電気チャック１４、第１ガイドリング１２と第２ガイドリング１０で形成されたガイドリング５、ならびに前記上部電極２２は、密閉されたチャンバー２８内に装着される。
【００１２】
前記上部電極２２は、第１電源Ｖ１に接触させ、前記静電気チャック１４は、第２電源Ｖ２に接触させる。
前記第１電源Ｖ１は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１．８〜２．２ＭＨｚの範囲内で選択される。前記静電気チャック１４に印加された第２電源Ｖ２は、ＲＦ周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ
）及び１３．３７〜１３．６４ＭＨｚの範囲内で選択される。
これにより、前記チェンバー２８にシラン（ＳｉＨ４）ガス及び酸素（Ｏ２）ガスのような工程ガスの注入し、前記第１電源Ｖ１及び第２電源Ｖ２を印加すると、前記上部電極２２及び前記半導体基板２６間にはプラズマ（ＰＬＡＳＭＡ）２４が形成されて、前記半導体基板２６の上部面には酸化膜のような物質膜（図示せず）が蒸着される。
【００１３】
一方、通常的に前記第２リング１０の内径、つまり第２内径１８は、前記半導体基板２６の直径より大きく形成されるため、前記半導体基板２６と前記第２リング１０間には所定間隔Ｗ１が存在する。
前記所定間隔Ｗ１は通常的に１．７５mmの値を有し、前記半導体基板２６に向かうプラズマイオンは、前記半導体基板２６の上部面だけでなく前記所定の間隔Ｗ１を有する空間である寄生放電領域（ＰＲＡＳＩＴＩＣ  ＤＩＳＣＨＡＲＧＥ  ＲＥＧＩＯＮ）にも流入する。
従って、前記寄生放電領域に流入した前記プラズマイオンは、半導体基板２６の一側面を形成するべベル（ＢＥＶＥＬ）部位Ａ１にアタック（ＡＴＴＡＣＫ）を与える。
【００１４】
図４は、従来技術の高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜を蒸着する前の半導体基板を示す断面図である。
図４を参照すると、前記ＨＤＰ酸化膜蒸着前に前記半導体基板２６は、半導体基板２６の下部４４を除外し、ベベル部位の一部領域と前記半導体基板２６の上部４０とにアクティブ窒化膜４６と絶縁膜４８が順次に蒸着される。また、前記アクティブ窒化膜４６及び絶縁膜４８を含む半導体基板２６の全面は窒化膜ライナー５０によって被覆される。
【００１５】
前記半導体基板２６は、全面に形成されるパッド酸化膜が省略された状態であり、また、前記半導体基板２６は、前記アクティブ窒化膜４６を通じて区分された活性／非活性領域の前記非活性領域に形成されたトレンチが省略された状態である。
そして、前記絶縁膜４８は、前記半導体基板２６の下部４４にあった前記アクティブ窒化膜４６を除去するために蒸着された膜である。
前記ＨＤＰ酸化膜の蒸着は、前記ライナー用窒化膜５０が蒸着された後に進行され、前記半導体基板２６の前記べべル部位は、図３のプラズマイオンを構成する酸素（Ｏ）イオンによりアタックを受ける。
前記アタックは、図３に示す前記半導体基板２６と前記第２リング１０との間の所定の間隔Ｗ１を有する寄生放電領域で発生する。
従って、前記アタックは、前記ベベル部位の所定領域５２に発生して前記半導体基板２６の一側面に沿って生じる。
【００１６】
図５は、図４の半導体基板のＨＤＰ酸化膜蒸着後のベベル（ＢＥＶＥＬ）部位の拡大写真を示す図である。
図５に示すのは、酸素イオンアタックを受けたベベル部位の所定領域５２を拡大したものである。チェックポイント５４、５６では、前記ライナー用窒化膜５０が前記酸素（Ｏ）イオンと反応してふくれ上がり周りの色と違った色を局部的に見せたり、局部的に前記ライナー用窒化膜５０が剥がれ落ちた形態を見せた。
【００１７】
前記アタックの発生は、図３の所定間隔Ｗ１の寄生放電領域で、第２電源Ｖ２に同調された酸素イオンが運動量を有し前記ベベル部位にぶつかるためである。
つまり、前記アタックの根本的な発生原因は、図３の前記チェンバー２８に固定的に印加された前記第１／第２電源Ｖ１、Ｖ２と図１のガイドリング５の形態に起因し、特に前記第２電源Ｖ２は前記ガイドリング５にカップリングされた電荷を誘導してプラズマ放電を引き起こす。
【００１８】
前記プラズマ放電は、プラズマを構成する酸素イオンが前記第２電源Ｖ２のＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）に同調されて周期的に図３のベベル部位Ａ１にアタックを与える。
従って、前記アタックは、前記第２電源Ｖ２の周波数が変更される前に前記プラズマ放電の流れ線にのる酸素イオンの平均自由行路（ＭＥＡＮ  ＦＲＥＥ  ＰＡＴＨ）が図３の寄生放電領域の所定間隔Ｗ１より大きい場合に発生し得る。
【００１９】
そして、前記剥がれたライナー用窒化膜は、前記ＨＤＰ酸化膜蒸着工程中に図３の半導体基板２６上部に上がって半導体素子パターン（図示せず）間にブリッジ（ＢＲＩＤＧＥ）を誘発し、前記半導体素子間を接続させるコンタクト（ＣＯＮＴＡＣＴ）形成を妨害する。
図６は、従来技術によるトレンチ内にライナー用窒化膜が蒸着された半導体基板を示す断面図である。
【００２０】
図６を参照すると、前記ＨＤＰ酸化膜蒸着前に前記半導体基板６６は、半導体基板６６の下部７２を除外し、ベベル部位の一部分領域と前記半導体基板６６の上部６４とにアクティブ窒化膜６２と絶縁膜６０が順次に蒸着される。また、前記アクティブ窒化膜６２及び前記絶縁膜６０を含む半導体基板６６の全面は窒化膜ライナー７０により被覆される。
つまり、前記半導体基板の蒸着された状態は、図４と同じで、ただ、前記半導体基板６６は、前記ライナー用窒化膜７０の厚みＴ１が４５、５０、５５Åで蒸着されるようにした。
前記ＨＤＰ酸化膜蒸着装備のチェンバーでは、図２のガイドリング５を利用して図３の固定された前記第１電源Ｖ１と第２電源Ｖ２を印加し、プラズマイオンが前記半導体基板６６のベベル部位の所定領域６８にアタックを与え剥がれ現象が発生するかをチェックした。
【００２１】
図７、図８及び図９は、図６の半導体基板に高密度プラズマ（ＨＤＰ）酸化膜が蒸着された半導体基板のベベル部位の写真を示す図である。
図７、図８及び図９を参照する。前記図７は、図６のライナー用窒化膜７０の厚みＴ１が４５Åで図６の半導体基板６６に蒸着された場合である。前記図８は、前記ライナー用窒化膜７０の厚みＴ１が５０Åで半導体基板６６に蒸着された場合である。前記図９は、前記ライナー用窒化膜７０の厚みが５５Åで半導体基板６６に蒸着された場合である。図７、図８及び図９は、前記半導体基板６６のベベル部位の所定領域６８の写真を示す図である。
【００２２】
下記の表１は、図３のＨＤＰ酸化膜蒸着装備で、前記ＨＤＰ酸化膜蒸着条件を固定させた状況で前記半導体基板６６に蒸着された前記ライナー用窒化膜７０の厚みＴ１と剥がれ現象の相関関係を示す表である。
【００２３】
【表１】
2004153278.tif 000003
【００２４】
前記図７、図８及び図９の写真のように、前記半導体基板６６のベベル部位の状況は、すべて同じく酸素イオンのアタックで前記ライナー用窒化膜７０がふくれ上がり、ひどい場合として前記ライナー用窒化膜７０が剥がれ落ちた形態をチェックポイント７４、７６、７８で示した。
前記ＨＤＰ酸化膜蒸着条件下で、前記ライナー用窒化膜７０の厚みは、図３の寄生放電領域にできたプラズマイオンのアタックを最小化できるバッファー（ＢＵＦＦＥＲ）膜の役割を充分に果たせなかった。
従って、図１または図２のガイドリング５と、図３の固定された第１電源と第２電源の利用は、前記半導体基板６６に蒸着される前記ライナー用窒化膜７０に対する最適化された図６の厚みＴ１を必要とする。
前述したように従来技術によると、前記ＨＤＰ酸化膜蒸着工程は、蒸着工程後に半導体基板のベベル部位にアタックを与え、前記アタックは半導体素子の収率減少を招く。
【００２５】
【特許文献１】米国特許第６，２８４，０９３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２６】
本発明が解決しようとする技術的課題は、ガイドリングの変形を通じて半導体基板のベベル部位に加わるアタックを防ぐ高密度プラズマ酸化膜蒸着装備を提供することにある。
本発明が解決しようとする他の技術的課題は、ガイドリングによって囲まれた静電気チャックと前記静電気チャックの上に位置する上部電極とに加わる電源を最適化させることにより、半導体基板のベベル部位に加わるアタックを防ぐことのできる高密度プラズマ蒸着装備を利用した半導体素子の製造方法を提供することにある。
【００２７】
本発明が解決しようとするもう一つの他の技術的課題は、半導体基板に形成されるライナー用窒化膜の厚みを最適化させることによって、前記ライナー窒化膜に高密度プラズマ酸化膜を形成する過程で、前記半導体基板のベベル部位に加わるアタックを最小化させることのできる高密度プラズマ蒸着装備を利用した半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２８】
前記技術的な課題を具現するために、本発明の第１の高密度プラズマ酸化膜蒸着装備は、半導体基板がローディングされるチャックと、前記チャックの上部に離隔されて設置された上部電極と、前記チャックを囲むガイドリングとを備え、前記ガイドリングは、前記チャックの側壁を囲む第１リングと、前記第１リングの一端の領域から上部に向けて突出し、前記第１リングの上面部と垂直である内側壁を有する第２リングと、前記第２リングの前記内側壁の所定領域から前記第１リングの内側壁に向けて延長された少なくとも三つの突出部とを有し、前記第２リングの内径は前記第１リングの内径より大きく、前記突出部の内側壁と接する円の直径は前記第１リングの内径より大きいことを特徴とする。
【００２９】
前記チャックは、静電気チャックであることが望ましい。
高密度プラズマ酸化膜蒸着装備は、前記上部電極に接続された第１電源と、前記静電気チャックに接続された第２電源とを備えることが望ましい。
前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨzの範囲内で選択され、前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨzの範囲内で選択されることが望ましい。
また、前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨzの範囲内で選択され、前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨzの範囲内で選択されることが望ましい。
【００３０】
高密度プラズマ酸化膜蒸着装備は、前記チャック、前記上部電極及び前記ガイドリングが設置される空間を内部に有するチェンバーをさらに備えることが望ましい。
そして、前記第２リングの内径と前記半導体基板の直径との差異値は１．７５mmより大きいことが望ましい。
前記第１リング及び前記第２リングは、同じ中心点を有することが望ましい。
前記突出部は、前記第１リング及び前記第２リングの中心点に対して、互いに隣り合う突出部間の角度が同一であるように配置されることが望ましい。
本発明の第２の高密度プラズマ酸化膜蒸着装備は、半導体基板がローディングされるチャックと、前記チャックの上部に離隔されて設置された上部電極と、前記チャックを囲むガイドリングとを備え、前記ガイドリングは、前記チャックの側壁を囲む第１リングと、前記第１リングの一端の領域から上部に向けて突出した第２リングと、前記第２リングの上面から上部に向けて突出し、前記第２リングの垂直である内側壁と連結された傾いた内側壁を有する第３リングとを有し、前記第３リングは前記ガイドリングの所定領域で前記第２リングの上部面を露出させ、前記傾いた内側壁によって囲まれたホールの上部直径は前記傾いた内側壁によって囲まれたホールの下部直径より大きく、前記第２リングの垂直である内側壁の直径は前記第１リングの内側壁の直径より大きいことを特徴とする。
【００３１】
前記チャックは、静電気チャックであることが望ましい。
高密度プラズマ酸化膜蒸着装備は、前記上部電極に接続された第１電源と、前記静電気チャックに接続された第２電源とを備えることが望ましい。
前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨzの範囲内で選択され、前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択されることが望ましい。
また、前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択され、前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨｚの範囲内で選択されることが望ましい。
【００３２】
高密度プラズマ酸化膜蒸着装備は、前記チャック、前記上部電極及び前記ガイドリングが設置される空間を内部に有するチェンバーをさらに備えることが望ましい。
前記第２リングの内径と前記半導体基板の直径との差異値は０．２５mm以下であることが望ましい。
前記傾いた内側壁は、前記第２リングの上部面と鈍角をなすことが望ましい。
前記第３リングは、半導体基板を前記ガイドリングに安着させるための誘導手段である。
本発明の第１の半導体素子の製造方法は、チェンバーと、前記チェンバーの内部に装着されたチャックと、前記チャックの上部に設置された上部電極と、前記チャックに設けられたガイドリングとを備える高密度プラズマ酸化膜蒸着装備を利用した半導体素子の製造方法において、まず半導体基板を準備し、チャック上に前記半導体基板をローディングし、前記チェンバーの内部に工程ガスを注入し、ＲＦ周波数と同じバイアス電源でありそれぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択される第１電源を前記上部電極に印加し、ＲＦ周波数と同じバイアス電源でありそれぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨｚの範囲内で選択される第２電源を前記下部電極に印加し、前記第１電源及び前記第２電源で前記工程ガスをプラズマイオンにし、前記半導体基板上に酸化膜を蒸着することを特徴とする。
【００３３】
また、前記半導体基板の準備は、前記半導体基板にパッド酸化膜及びアクティブ窒化膜を順次蒸着する段階と、前記アクティブ窒化膜を利用して活性領域及び非活性領域を区分する段階と、前記アクティブ窒化膜をマスクにして、前記非活性領域にある前記パッド酸化膜及び前記半導体基板を順に食刻しトレンチを形成する段階と、前記アクティブ窒化膜及びトレンチ内に絶縁膜を形成する段階と、前記絶縁膜をマスクにして、前記半導体基板のべベル部分及び下部にある前記アクティブ窒化膜を除去する段階と、前記半導体基板及び前記絶縁膜にライナ用窒化膜を蒸着する段階とを含むことが望ましい。
【００３４】
本発明の第２の半導体素子の製造方法は、チェンバーと、前記チェンバーの内部に装着されたチャックと、前記チャックの上部に設置された上部電極と、前記チャックに設けられたガイドリングとを備える高密度プラズマ酸化膜蒸着装備を利用した半導体素子の製造方法において、半導体基板に順にパッド酸化膜及びアクティブ窒化膜を蒸着する第１段階と、前記アクティブ窒化膜を利用して活性領域及びと非活性領域を区分する第２段階と、前記アクティブ窒化膜をマスクにして、前記非活性領域にある前記パッド絶縁膜及び前記半導体基板を順に食刻しトレンチを形成する第３段階と、前記アクティブ窒化膜及びトレンチ内に絶縁膜を形成する第４段階と、前記絶縁膜をマスクにして、前記半導体基板のベベル部分及び下部にある前記アクティブ窒化膜を除去する第５段階と、前記半導体基板及び前記絶縁膜にライナ用窒化膜を所定の厚みで蒸着する第６段階と、前記第１段階から前記第６段階により準備された前記半導体基板を前記チャックにローディングする第７段階と、前記チェンバーの内部に工程ガスを注入する第８段階と、前記上部電極に第１電源を印加する第９段階と、前記チャックに第２電源を印加する第１０段階と、前記第１電源及び第２電源で前記工程ガスをプラズマにし、半導体基板上に酸化膜を蒸着する第１１段階とを含むことを特徴とする。
【００３５】
前記所定の厚みは、２５〜４０Åの範囲で選択されることが望ましい。
前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨｚの範囲内で選択されるようにし、前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択されるようにすることが望ましい。
また前記第１電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１３．３７〜１３．６４ＭＨｚの範囲内で選択されるようにし、前記第２電源は、ＲＦ周波数と同じバイアス電源であり、それぞれ２０００〜３０００ワット及び１．８〜２．２ＭＨｚの範囲内で選択されるようにすることが望ましい。
【発明を実施するための最良の形態】
【００３６】
以下、添付された図面を参照して本発明の実施例を詳しく説明する。
図１０は、本発明の第１実施例による高密度プラズマ酸化膜蒸着装備において、所定個数の突出部が形成されたガイドリングを示す平面図である。
図１０を参照すると、ガイドリング１００は、静電気チャック１０８を囲む第１リング１０４と、前記第１リング１０４の一端の領域に形成された第２リング１０２とで構成されている。前記第１リング１０４は、第１内径１１４と第１外径１１６を有し、前記第２リング１０２は、第２内径１１０と第１リング１０４の第１外径１１６で形成された第２外径とを有する。
【００３７】
また、前記第２リング１０２は、前記第１リング１０４の前記第１内径１１４を定める内周部に向かうように形成された少なくとも３個以上の突出部１０６を有するようにし、前記第１内径１１４が前記第２内径１１０より小さく形成されるようにする。
そして、前記突出部１０６に接する円の直径１１２は、前記第１内径１１４より大きく、第２内径１１０より少なく形成されるようにし、前記静電気チャック１０８は、半導体基板（図示せず）が置かれる部材である。
前記第１リング１０４及び第２リング１０２は同一である中心点を有するようにし、前記突出部は前記第１リング１０４及び第２リング１０２の中心点に対して互いに隣り合う前記突出部１０６の間の角度が同一であるように配置されることが望ましい。
【００３８】
図１１は、図１０のガイドリングの一部分を拡大した斜視図である。
図１１は、図１０のガイドリング１００の一定部分Ｐ２を拡大した斜視図である。前記ガイドリング１００は前記静電気チャック１０８の側壁を囲む第１リング１０４、前記第１リング１０４の一端の領域から上部に向けて突出し、前記第１リング１０４の上面部と垂直をなす内側壁を有する第２リング１０２と、前記第２リング１０２の前記内側壁の所定領域から前記第１リング１０４の内側壁に向けて延長された突出部１０６とで構成される。
また、前記ガイドリング１００の前記第２リング１０２の第２内径１１０は、前記第１リング１０４の第１内径１１４より大きく、前記突出部１０６の内側壁と接する円の直径１１２は、前記第１リング１０４の第１内径１１４より大きく形成するようにする。
【００３９】
図１２は、図１０のガイドリングと静電気チャックを備えたチェンバーにおいて、半導体基板上にプラズマが形成されたチェンバーを示す模式図である。
図１２は、前記チェンバー１２６内に注入された工程ガス（図示せず）が上部電極１２０と静電気チャック１０８にそれぞれ印加された第１／第２電源Ｖ３、Ｖ４により、前記半導体基板１２４の上でプラズマ１２２にされた状態を示す。
前記第１電源Ｖ３は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１．８〜２．２ＭＨｚの範囲内で選択され、前記第２電源Ｖ４は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１３．３７〜１３．６４ＭＨｚの範囲内で選択されることが望ましい。
【００４０】
また、前記第１電源Ｖ３は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１３．３７〜１３．６４ＭＨｚの範囲内で選択され、前記第２電源Ｖ４は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１．８〜２．２ＭＨｚの範囲内で選択されることが望ましい。
【００４１】
下記で図１０と対応する部分は、図１０の符号を使用することで誤解がないようにする。
前記ガイドリング１００は、図１０に示すように第１リング１０４と、第１リング１０４の一端の領域に形成された第２リング１０２とを有するようにする。図１１に示すように前記第２リング１０２は、第１リング１０４の上面と垂直な内側壁から前記静電気チャック１０８を囲んでいる第１リング１０４の内側壁に向かう突出部１０６を有するようにする。
また、前記ガイドリング１００は、前記突出部１０６の形成により静電気チャック１０８に置かれた半導体基板１２４と前記第２リング１０２間に二元化された所定間隔Ｗ２、Ｗ３を形成させる。
つまり、前記ガイドリングは、前記半導体基板１２４と前記突出部１０６と接する円１１２との間の距離Ｗ２として１．７５mmの値を有し、前記半導体基板１２４と前記第２リング１０２の第２内径１１０との間の距離Ｗ３として６．７５mmの値を有するようにする。
【００４２】
前記所定間隔Ｗ２は、図３の所定間隔Ｗ１での酸素（Ｏ）イオンのアタックを考慮して前記ガイドリング１００に形成された大きさである。
そして、前記ガイドリング１００は、前記第１リング１０４の上部面が前記半導体基板１２４の下部から離隔されるように形成され、前記第１リング１０４の第１内径１１４が前記半導体基板１２４と重なるようにする。
【００４３】
前記ガイドリング１００の役割は、第１リング１０４及び第２リング１０２で階段形態を形成し、前記階段形態が、前記プラズマ１２２が前記ガイドリング１００を離れないようにする物理的なレジデンスタイム効果（ＲＥＳＩＤＥＮＣＥ  ＴＩＭＥ  ＥＦＦＥＣＴ）を与え、工程遂行能力を向上させることにある。
前記静電気チャック１０８は、前記ガイドリング１００と水平に離隔されて形成され、前記ガイドリング１００よりすこし高く垂直に形成して前記半導体基板１２４の安着／脱着を容易にする。
【００４４】
前記第１／第２電源Ｖ３、Ｖ４は、前記チェンバー１２６に注入されたＳｉＨ?とＯ?でできた工程ガス（図示せず）をプラズマ１２２の状態にして、前記半導体基板１２４にシリコン（Ｓｉ）と酸素（Ｏ）のイオンでできたプラズマイオンが流入するようにする。
勿論、前記プラスマイオンは、前記半導体基板１２４だけでなく、前記ガイドリング１００と前記半導体基板１２４間の二元化された所定間隔Ｗ２、Ｗ３の寄生放電領域にも流入する。
【００４５】
前記寄生放電領域への前記プラズマイオンの流入は、前記第２電源Ｖ４が印加された前記静電気チャック１０８から、前記ガイドリング１００にカップリング（ＣＯＵＰＬＩＮＧ）されたキャパシター電荷（図示せず）によって誘導される。前記キャパシター電荷は、半導体基板１２４のエッジ（ＥＤＧＥ）での前記プラズマ１２２の不連続性により、前記半導体基板１２４のエッジと中心とで互いに異なる前記プラズマ１２２の工程実施レート（ＲＡＴＥ）が発生するのを防ぐのに影響を及ぼす。
【００４６】
しかし、前記プラズマイオンの中の酸素（Ｏ）イオンは、二元化された所定間隔Ｗ２、Ｗ３の前記寄生放電領域に流入して前記半導体基板１２４のベベル部位Ａ２にぶつかるが、前記所定間隔Ｗ３は、前記第２電源Ｖ４の周波数が変更される前に前記酸素イオンの平均自由行路（ＭＥＡＮ  ＦＲＥＥ  ＰＡＴＨ）が前記寄生放電領域の所定間隔Ｗ３より小さい場合を考慮して形成される。
前記の考慮は、前記酸素イオンが前記静電気チャック１０８に印加された第２電源Ｖ４の周波数（ＦＲＥＱＵＥＮＣＹ）に同調されて前記二元化された所定間隔Ｗ２、Ｗ３の寄生放電領域内を動くからである。
【００４７】
図１３は、図１０のガイドリングを有する高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜が蒸着された半導体基板のベベル（ＢＥＶＥＬ）部位の写真を示す図である。
図１３を参照すると、前記ＨＤＰ酸化膜蒸着前の図１２の半導体基板１０９の表面状態は、図４の半導体基板２６の表面状態と同一である。前記高密度プラズマ酸化膜蒸着装備は、図１２に示すようにガイドリング１００と半導体基板１２４間に所定間隔Ｗ２，Ｗ３を二元化された大きさで有するため前記ＨＤＰ酸化膜蒸着で図４のライナー用窒化膜５０の剥がれ現象を減少させた。
【００４８】
前記の理由として、プラズマイオン中の酸素イオンは、平均自由行路（ＭＥＡＮ  ＦＲＥＥ  ＰＡＴＨ）が前記寄生放電領域の所定間隔Ｗ３より小さいため最大運動量を有し、前記半導体基板１２４のベベル部位Ａ２にぶつかる確率が従来技術に比べて少なくなり前記剥がれ現象が現れなかった。
しかし、前記ガイドリング１００は、図１２に示す前記半導体基板１２４と前記突出部１０６と接する円１１２との間の距離Ｗ２を１．７５mmで形成したため、チェックポイント１３０、１３３で前記ライナー用窒化膜に酸素イオンのアタックによるホール（ＨＯＬＥ）または傷を形成させた。
【００４９】
従って、本発明の第１実施例は、図１０または図１１のガイドリング１００の利用と図１２の電源Ｖ３、Ｖ４を利用すると、図１２の半導体基板１２４のベベル部位Ａ２での前記剥がれ現象が従来技術に比べて少なくなる。
【００５０】
本発明の第１実施例による前記ガイドリングを装着した高密度プラズマ蒸着装備の動作は次のようになる。
図１２を参照すると、前記高密度プラズマ酸化膜蒸着装備は、半導体基板１２４を前記ガイドリング１００に安着させ、ＳｉＨ４とＯ２でできた工程ガス（図示せず）をチェンバー１２６に注入し、上部電極１２０と静電気チャック１０８に第１／第２電源Ｖ３、Ｖ４順次にを印加して前記半導体基板１２４にプラズマイオンを形成させる。
【００５１】
前記プラズマイオンは、前記静電気チャック１０８に印加された第２電源Ｖ４で前記半導体基板１２４に誘導されて、ＨＤＰ酸化膜を前記半導体基板１２４に蒸着させる。
前記蒸着が完了した後に、前記高密度プラズマ蒸着装備は、前記チェンバー１２６内に印加された電源を静電気チャック１０８と上部電極１２０から順次にオフ（ＯＦＦ）して、前記工程ガスの注入を中断し、前記ガイドリング１００から前記半導体基板１２４を分離させ、前記高密度プラズマ酸化膜蒸着装備から前記半導体基板１２４を出す。
【００５２】
図１４は、本発明の第２実施例による高密度プラズマ酸化膜蒸着装備において、ガイドリングを示す平面図である。
図１４を参照すると、前記ガイドリング１４０は、前記静電気チャック１４８の側壁を囲む第１リング１４４、前記第１リング１４４の一端の領域に形成された第２リング１４２、ならびに前記第２リング１４２の所定領域に同じ幅で形成されて前記第２リング１４２を露出させる第３リング１４６を備える。前記第１リング１４４は、第１内径１５４と第１外径１５６を有し、前記第２リング１４２は、第２内径１５２と第２外径１５６を有し、前記第３リング１４６は、第３／４内径１５２、１５０と第３外径１５６で構成される。
【００５３】
前記第１リング１４４、第２リング１４２及び第３リング１４６は、それぞれの外径を同じ直径で形成し、前記第１内径１５４、第第２内径１５２及び第４内径１５０は、アラビア数字の順次に大きくなる直径を有するようにする。
また、前記第２内径１５２と第３内径は、第２リング１４２に第３リング１４６が同じ幅で形成されるために同一な直径を有するように形成する。前記第３リング１４６で露出した前記第２リング１４２の幅は、前記ガイドリング１４０内／外部に半導体基板（図示せず）を移動させるハンドラー（ＨＡＮＤＬＥＲ；図示せず）の出入り領域である。
前記第３リング１４６は、前記半導体基板が前記ガイドリング１４０に正確に安着されるように誘導する役割をする。
【００５４】
図１５は、図１４のガイドリングの一部分を拡大した斜視図である。
図１５は、図１４のガイドリング１４０の一定部分Ｐ３を拡大した斜視図である。前記ガイドリング１４０は、前記静電気チャック１４８の側壁を囲む第１リング１４４、前記第１リング１４４の一端の領域から上部に向けて突出された第２リング１４２、ならびに前記第２リング１４２の上部面で上部に向けて突出して前記第２リング１４２の垂直な内側壁と連結され傾いた内側壁を有する第３リング１４６で構成される。
【００５５】
前記傾いた内側壁は、前記第２リング１４２の上部面と鈍角をなすようにすることが望ましい。
また、前記ガイドリング１４０で前記第３リング１４６は、前記第２リング１４２の所定の領域で前記第２リング１４２の上部面を露出するようにし、前記傾いた内側壁によって囲まれたホールの上部直径１５０は、前記傾いた内側壁によって囲まれたホールの下部直径１５２より大きくし、前記第２リング１４２に垂直である内側壁の直径は、前記第１リング１４４の内側壁の直径より大きく形成されるようにする。
【００５６】
前記第１リング１４４、第２リング１４２及び第３リング１４６は、同じ第１外径１５６を有するように形成し、前記第２リング１４２は、前記第１リング１４４の上部面から所定の高さＨ２で上部に向けるようにし、前記第３リング１４６は、前記第２リング１４２の上部面から所定の高さＨ３で上部に向けるようにする。
【００５７】
図１６は、ガイドリングと静電気チャックを備えたチェンバーにおいて、半導体基板上にプラズマが形成されたチェンバーを示す模式図である。
図１６は、前記チェンバー１６６内に注入された工程ガス（図示せず）が、上部電極１６０と静電気チャック１４８への第１／第２電源Ｖ５、Ｖ６の印加により、前記半導体基板１６４の上にプラズマ１６２にされた状態を示す。
【００５８】
前記第１電源Ｖ５は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１．８〜２．２ＭＨｚの範囲内で選択され、前記第２電源Ｖ６は、ＲＦ周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１３．３７〜１３．６４ＭＨｚの範囲内で選択されることが望ましい。
また、前記第１電源Ｖ５は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１３．３７〜１３．６４ＭＨｚの範囲内で選択され、前記第２電源Ｖ６は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１．８〜２．２ＭＨｚの範囲内で選択されることが望ましい。
【００５９】
下記で図１４と対応する部分は、図１４の符号を使用して誤解がないようにする。
前記ガイドリング１４０は、図１４に示すように第１リング１４４と、第１リング１４４の端の領域に形成された第２リング１４２と、前記第２リング１４２の所定領域で同じ幅で形成されて前記第２リング１４２を露出させる第３リング１４６とで構成されるようにする。
【００６０】
また、前記ガイドリング１４０は、図１５に示すように第１リング１４４の上部面と垂直で、ある所定の高さＨ２の内側壁を形成した前記第２リング１４２と、前記第２リング１４２の前記垂直である内側壁と連結され傾いた内側壁を形成する前記第３リング１４６とで構成されるようにする。
前記第２リング１４２の所定の高さＨ２は、従来技術と同一で、ある所定の高さを維持するようにする。
【００６１】
そして、前記ガイドリング１４０で、前記第１リング１４４の第１内径１５４を定める内周部は、半導体基板１６４の下部と離隔されて一定の間隔で重なるようにし、前記第２リング１４２の第２内径１５２を定める内周部と半導体基板１６４との間の距離は所定間隔Ｗ４である０．２５mmの値になるようにし、第３リング１４６の第４内径１５０を定める内周部は、前記第２リング１４２の上部面から所定の高さＨ３になるように形成する。
【００６２】
前記第１／第２電源Ｖ５、Ｖ６は、前記チェンバー１６６に注入されたＳｉＨ４とＯ２でできた工程ガス図示せず）をプラズマ１６０の状態にして前記半導体基板１６４にシリコン（Ｓｉ）と酸素（Ｏ）のイオンでできたプラズマイオンが流入するようにする。
勿論、前記プラズマイオンは、前記半導体基板１６４だけでなく、前記ガイドリング１４０と前記半導体基板１２４間の所定間隔Ｗ４の寄生放電領域にも流入する。
【００６３】
前記プラズマイオン中の酸素（Ｏ）イオンは、前記所定間隔Ｗ４の前記寄生放電領域に流入して前記半導体基板１６４のベベル部位Ａ３にぶつかるが、前記寄生放電領域は図３と比べて非常に狭いために前記酸素イオンが前記第２電源Ｖ６の最大周波数に同調されにくい状況をつくる。
つまり、前記最大周波数に到達すれば最大運動量を有することができるが、前記酸素イオンは、前記最大周波数に至る前に前記半導体基板１６４に吸収されて前記ベベル部位Ａ３のアタック（ＡＴＴＡＣＫ）を最小化させる。
【００６４】
図１７は、図１４のガイドリングを有する高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜が蒸着された半導体基板のベベル（ＢＥＶＥＬ）部位の写真を示す図である。
図１７を参照すると、前記ＨＤＰ酸化膜蒸着前に図１６の半導体基板１６４の表面状態は、図３の半導体基板２６の表面状態と同一である。前記高密度プラズマ酸化膜蒸着装備は、図１６に示すようにガイドリング１４０の利用で寄生放電領域の所定間隔Ｗ４が図３及び図１２の所定間隔Ｗ１、Ｗ２、Ｗ３より非常に小さいため、前記半導体基板１６４のベベル部位Ａ３にライナー用窒化膜の剥がれ現象が現れなかった。
【００６５】
酸素イオンが前記寄生放電領域に発生したプラズマ放電の電荷の流れ線にのり、図１６の静電気チャック１４８に印加された第２電源Ｖ６の周波数に同調されるが、前記ライナー用窒化膜の剥がれ現象は前記寄生放電領域の所定間隔Ｗ４が非常に狭く前記酸素イオンの最大周波数に至るための時間的余裕がないためチェックポイント１６８で発生しなかった。
従って、本発明の第２実施例は、図１４から図１６のガイドリング１４０と図１６の電源Ｖ５、Ｖ６を利用することにより、図１６の半導体基板１６４のベベル部位Ａ３に従来技術と比べて前記剥がれ現象が全く現れなかった。
結論的に、図１３と図１７のチェックポイント１３０、１３３、１６８は、ガイドリング１００、１４０の形態を変更して半導体基板１２４、１６４と前記ガイドリング１００、１４０の第２リング１０２、１４２との間の所定間隔を０．２５mm以下の大きさにすると、前記酸素イオンによる前記半導体基板１２４、１６４のベベル部位Ａ２、Ａ３でのライナー用窒化膜の剥がれ現象を防ぐことのできる可能性を提示する。
【００６６】
本発明の第２実施例による前記ガイドリング１４０を装着した高密度プラズマ酸化膜蒸着装備の動作は、次のようになる。
図１６を参照すると、前記高密度プラズマ酸化膜蒸着装備は、半導体基板１６４を前記ガイドリング１４０に安着させ、ＳｉＨ４とＯ２でできた工程ガス（図示せず）をチェンバー１６６に注入し、上部電極１６０と静電気チャック１４８に順次に第１／第２ＲＦ電源Ｖ５、Ｖ６を印加させて前記半導体基板１６４の上にプラズマイオンを形成させる。
【００６７】
前記プラズマイオンは、前記静電気チャック１４８に印加された前記第２電源Ｖ６で前記半導体基板１６４に誘導されて、ＨＤＰ酸化膜を前記半導体基板１６４に蒸着させる。
前記蒸着が完了した後、前記高密度プラズマ蒸着装備は、前記チェンバー１６６内の印加された電源を順次に静電気チャック１４８と上部電極１６０からオフ（ＯＦＦ）し、前記工程ガスの注入を中断して、前記ガイドリング１４０から前記半導体基板１６４を分離させ、前記高密度プラズマ酸化膜蒸着装備から前記半導体基板１６４を出す。
【００６８】
図１８は、本発明の第３実施例による高密度プラズマ酸化膜蒸着装備のチェンバーに蒸着された構成要素と印加された電源についての概略的な断面図である。
図１８を参照すると、前記高密度プラズマ酸化膜蒸着装備のチェンバー１７３は、半導体基板１７６が置かれた静電気チャック１７９と、従来技術による図２のガイドリング５（図示せず）と、上部電極１７０とを備える。
【００６９】
また、前記上部電極１７０に印加された第１電源Ｖ７は、ＲＦ周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１３．３７〜１３．６４ＭＨｚの範囲内で選択され、前記静電気チャック１７９に印加された第２電源Ｖ８は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１．８〜２．２ＭＨｚの範囲内で選択されることが望ましい。
【００７０】
前記チェンバー１７３は、ＨＤＰ酸化膜蒸着工程条件として図３のチェンバー２８と同一である状況を有するようにしたうえ、前記ガイドリング５と前記半導体基板１７６間の寄生放電領域の所定間隔は１．７５mmの大きさにした。
ただ、前記同一な状況中で、図３と違った条件は前記上部電極１７０と前記静電気チャック１７９に印加された第１／第２電源Ｖ７、Ｖ８の大きさが入れ替わったものである。
【００７１】
前記違った条件は、図１２、図１６で述べた酸素イオンを同調させる前記第１／第２電源Ｖ３、Ｖ４、Ｖ５、Ｖ６の周波数と寄生放電領域の所定間隔Ｗ２、Ｗ３、Ｗ４の相関関係を考慮したものである。
前記周波数１．８〜２．２ＭＨｚの範囲の前記第２電源Ｖ８は、前記寄生放電領域の前記所定間隔を１．７５mmで固定させた時、前記酸素イオンが前記寄生放電領域を動かす間に最大周波数に同調されて最大運動量を得るのが図３の状況より困難であるということに着眼したものである。
つまり、前記酸素イオンは、与えられた時間及び前記放電領域で、前記周波数１３．３７〜１３．６４ＭＨｚの範囲より周波数１．８〜２．２ＭＨｚの範囲で得られる最大運動量の大きさが相対的に小さい。
【００７２】
図１９は、図１８のチェンバーでＨＤＰ酸化膜が蒸着された半導体基板のベベル部位の写真を示す図である。
図１９を参照すると、前記ＨＤＰ酸化膜蒸着前、前記半導体基板１７６の表面状態は図４の半導体基板２６の状態と同一であり、前記ＨＤＰ酸化膜蒸着後に前記半導体基板１７６の前記ベベル部位は、チェックポイント１８２でライナー用窒化膜の剥がれ現象がないということを知らせた。
つまり、図１８の第２電源Ｖ８は、従来技術である図３の寄生放電領域で、酸素イオンが最大運動量を有する確率を減らして図３のベベル部位Ａ１に前記ライナー用窒化膜の剥がれ現象を最小化させた。
【００７３】
従って、本発明の第３実施例は、図１または図２のガイドリング５の利用と図３の第１／第２電源Ｖ３、Ｖ４の印加方法とを変更すると、図１８に示すように半導体基板１７６のベベル部位に従来技術と比べて前記剥がれ現象が全く現れない。
また、本発明の第３実施例は、図１０のガイドリング１００、または図１４のガイドリング１４０の利用と図３の第１／第２電源Ｖ３、Ｖ４の印加方法とを変更しても、図１８に示すように半導体基板１７６のベベル部位に従来技術と比べて前記剥がれ現象が全く現れないということが予想できる。
【００７４】
前記ＨＤＰ酸化膜蒸着前の前記半導体基板１７６の準備は、前記半導体基板１７６に順次にパッド酸化膜とアクティブ窒化膜（図示せず）を蒸着する段階と、前記アクティブ窒化膜を利用して活性領域と非活性領域（図示せず）を区分する段階と、前記アクティブ窒化膜をマスクにして非活性領域にある前記パッド絶縁膜と半導体基板１７６を順次に食刻してトレンチ（ＴＲＥＮＣＨ；図示せず）を形成する段階と、前記アクティブ窒化膜と前記トレンチ内で絶縁膜（図示せず）を形成する段階と、前記絶縁膜をマスクにして前記半導体基板１７６のベベル部位と下部にある前記アクティブ窒化膜を除去する段階と、前記半導体基板１７６と前記絶縁膜にライナー用窒化膜（図示せず）が蒸着される段階とを含むことが望ましい。
【００７５】
本発明の第３実施例において、図１、または図２のガイドリング５を装着した高密度プラズマ酸化膜蒸着装備の動作は、次のようになる。
図１８を参照すると、前記高密度プラズマ酸化膜蒸着装備は、半導体基板１７６を前記ガイドリング５に安着させ、ＳｉＨ４とＯ２でできた工程ガス（図示せず）をチェンバー１７３に注入し、順次に上部電極１７０と静電気チャック１７９に第１／第２ＲＦ電源Ｖ７、Ｖ８を印加して、前記半導体基板１７６上にプラズマ（図示せず）イオンを形成させる。
【００７６】
前記プラズマイオンは、前記静電気チャック１７９に印加された前記第２電源Ｖ８で前記半導体基板１７６に誘導されてＨＤＰ酸化膜を前記半導体基板１７６に蒸着させる。
前記蒸着が完了した後に、前記高密度プラズマ蒸着装備は、前記チェンバー１７３内の印加された電源を順次に静電気チャック１７９と上部電極１７０からオフ（ＯＦＦ）して、前記工程ガスの注入を中断し、前記ガイドリング５で前記半導体基板１７６を分離させて前記高密度プラズマ酸化膜蒸着装備から前記半導体基板１７６を出す。
【００７７】
図２０は、本発明の第４実施例による高密度プラズマ酸化膜蒸着装備においてＨＤＰ酸化膜を蒸着する前にアクティブ窒化膜と絶縁膜が蒸着された半導体基板を示す断面図である。
図２０に示すように、アクティブ窒化膜１９３を含む半導体基板１９６は、上部とベベル（ＢＥＶＥＬ）部位の一部分とに絶縁膜１９０を被覆させた。
前記被覆は、前記半導体基板１９６に順次にパッド酸化膜（図示せず）とアクティブ窒化膜１９３を蒸着する段階と、前記アクティブ窒化膜１９３を利用して活性領域と非活性領域（図示せず）を区分する段階と、前記アクティブ窒化膜１９３をマスクにして非活性領域にあるパッド絶縁膜と半導体基板１９６を順次に食刻してトレンチ（図示せず）を形成する段階とを含む。
【００７８】
また、前記トレンチ形成後に、前記被覆は、前記アクティブ窒化膜１９３と前記トレンチ内に絶縁膜１９０を形成する段階と、前記絶縁膜１９０をマスクにして前記半導体基板１９６のベベル部位と下部にある前記アクティブ窒化膜１９３を除去する段階とをさらに含む。
前記アクティブ窒化膜１９３は、低圧化学気相蒸着（ＬＰＣＶＤ）方式のチューブ（ＴＵＢＥ、図示せず）での進行で前記半導体基板１９６の全表面に蒸着され、前記絶縁膜１９０は、プラズマ（ＰＬＡＳＭＡ）を利用した蒸着方式で前記半導体基板１９６の上部と前記半導体基板１９６のベベル部位の所定領域にのみ蒸着された。
【００７９】
図２１は、図２０のアクティブ窒化膜が食刻された半導体基板を示す断面図である。
図２１を参照すると、前記半導体基板１９６は、下部に隣接したベベル部位と下部で図２０のアクティブ窒化膜１９３が食刻されて、前記半導体基板１９６の残り部分は食刻されたアクティブ窒化膜１９３−１と食刻された絶縁膜１９０−１とで被覆されている。
前記食刻は、後続工程（図示せず）で蒸着されたＨＤＰ酸化膜を硬化させるために前記半導体基板１９６に熱（ＨＥＡＴ）を加える時に、前記食刻されたアクティブ窒化膜１９３−１と前記半導体基板１９６との間の物理的なストレス（ＳＴＲＥＳＳ）で前記半導体基板１９６が曲がるのを防ぐために実施されたものである。
【００８０】
図２２は、図２１の半導体基板にライナー用窒化膜が蒸着された状態を示す断面図である。
図２２を参照すると、図２１の半導体基板１９６に低圧化学気相蒸着（ＬＰＣＶＤ）方式のチューブ（図示せず）を利用して前記ライナー用窒化膜１９９が所定の厚みＴ２で蒸着される。
前記蒸着は、選択された３枚の半導体基板１９６に実施され、前記３枚の半導体基板１９６は、それぞれ前記ライナー用窒化膜１９９が３０／３６／３８Åの厚みＴ２で蒸着された。
前記三つのグループの蒸着は、ＨＤＰ酸化膜蒸着後に前記半導体基板１９６のベベル部位での剥がれ現象に対する最適化された厚みを確認するためのものである。
【００８１】
図２３は、図２２の半導体基板にＨＤＰ酸化膜が蒸着された状態を示す断面図である。
図２３に示すように、前記ＨＤＰ酸化膜蒸着は、従来技術による高密度プラズマ酸化膜蒸着装備内に図２のガイドリング５を装着して実施した結果であり、この時、図２２の半導体基板１９６のベベル部位は、チェックポイント２００で前記ＨＤＰ酸化膜蒸着後にライナー用窒化膜１９９の剥がれ現象を現さなかった。
【００８２】
前記高密度プラズマ酸化膜蒸着装備内の上部電極図示せず）に印加される第１電源は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ（及び１．８〜２．２ＭＨｚの範囲内で選択され、静電気チャック（図示せず）に印加される前記第２電源Ｖ６は、ＲＦ周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１３．３７〜１３．６４ＭＨｚの範囲内で選択された。
【００８３】
また、第１電源は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１３．３７〜１３．６４ＭＨｚの範囲内で選択され、前記第２電源Ｖ６は、ＲＦ（ＲＡＤＩＯ  ＦＲＥＱＵＥＮＣＹ）周波数と同じバイアス（ＢＩＡＳ）電源で、それぞれ２０００〜３０００ワット（Ｗａｔｔ）及び１．８〜２．２ＭＨｚの範囲内で選択されるようにすることも望ましい。
【００８４】
前記ＨＤＰ酸化膜蒸着は、順次に前記半導体基板１９６を前記静電気チャックにローディング（ＬＯＡＤＩＮＧ）する段階と、前記チェンバー内に工程ガス（図示せず）を注入する段階と、前記上部電極に前記第１電源を印加する段階と、前記チャックに前記第２電源を印加する段階と、前記第１電源と第２電源で前記工程ガスをプラズマ（ＰＬＡＳＭＡ）化して前記プラズマのイオンを前記半導体基板上に蒸着する段階とを含む。
【００８５】
前記半導体基板１９６は、三つの厚み３０／３６／３８Åでそれぞれ蒸着されたが、前記半導体基板１９６のベベル部位は、それぞれのチェックポイント２００で前記剥がれ現象が現れなかった。
前記剥がれ現象がないのは、前記ガイドリング５と前記半導体基板１９６間の放電領域にあるほとんどの酸素イオンが前記ライナー用窒化膜１９６と反応せず、前記ライナー用窒化膜１９６を越えて前記半導体基板１９６に吸収されるためである。
従って、本発明の第４実施例は、図１または図２のガイドリング５と図３の電源Ｖ１、Ｖ２を利用しても、図２２の半導体基板１９６のベベル部位に従来技術と比べて前記剥がれ現象が全く現れない。
結論的に、前記ライナー用窒化膜１９９は、前記ライナー用窒化膜の蒸着に対する工程分散で１０％を考慮して、２５〜４０Å範囲の厚みで蒸着されることが望ましい。
【００８６】
前述のように、本発明は、前記ＨＤＰ酸化膜蒸着時に半導体基板のベベル部位でライナー用窒化膜の剥がれ現象を防ぐものであり、前記剥がれ現象は従来技術の前記ガイドリングに対する形態の変更と、従来技術の半導体製造装備のチェンバーに固定された第１／第２ＲＦ電源の印加方法の変更と、前記半導体基板に蒸着されるライナー用窒化膜の厚みを従来技術に比べて薄く蒸着することとを通じて防ぐことができる。
前述したように、本発明は、半導体基板とオーバーラップされるガイドリング形態の変更と、半導体製造装備のチェンバーに印加されるＲＦ電源の印加方法の変更と、ＨＤＰ酸化膜蒸着前の前記半導体基板にあるライナー用窒化膜の厚みの調節とを通じて、前記ＨＤＰ酸化膜蒸着過程で酸素イオンによる前記半導体基板のベベル部位での前記ライナー用窒化膜の剥がれ現象を防ぐことができる。
【図面の簡単な説明】
【００８７】
【図１】従来技術による高密度プラズマ（ＨＩＧＨ  ＤＥＮＳＩＴＹ  ＰＬＡＳＭＡ；ＨＤＰ）酸化膜蒸着装備のガイドリング（ＧＵＩＤＥ  ＲＩＮＧ）と静電気チャックを示す平面図である。
【図２】従来技術による高密度プラズマ酸化膜蒸着装備ガイドリングの一部分を拡大した斜視図である。
【図３】従来技術による高密度プラズマ酸化膜蒸着装備を示す模式図である。
【図４】従来技術の高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜を蒸着する前の半導体基板を示す断面図である。
【図５】従来技術の高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜を蒸着した後の半導体基板のベベル（ＢＥＶＥＬ）部位を拡大した写真を示す図である。
【図６】従来技術によるトレンチ内にライナー用窒化膜が蒸着された半導体基板を示す断面図である。
【図７】従来技術の高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜を蒸着した後の半導体基板のベベル（ＢＥＶＥＬ）部位を拡大した写真を示す図である。
【図８】従来技術の高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜を蒸着した後の半導体基板のベベル（ＢＥＶＥＬ）部位を拡大した写真を示す図である。
【図９】従来技術の高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜を蒸着した後の半導体基板のベベル（ＢＥＶＥＬ）部位を拡大した写真を示す図である。
【図１０】本発明の第１実施例による高密度プラズマ酸化膜蒸着装備において、所定個数の突出部が形成されたガイドリングを示す平面図である。
【図１１】本発明の第１実施例による高密度プラズマ酸化膜蒸着装備のガイドリングの一部分を拡大した斜視図である。
【図１２】本発明の第１実施例による高密度プラズマ酸化膜蒸着装備を示す模式図である。
【図１３】本発明の第１実施例による高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜が蒸着された半導体基板のベベル（ＢＥＶＥＬ）部位の写真を示す図である。
【図１４】本発明の第２実施例による高密度プラズマ酸化膜蒸着装備において、ガイドリングを示す平面図である。
【図１５】本発明の第２実施例による高密度プラズマ酸化膜蒸着装備のガイドリングの一部分を拡大した斜視図である。
【図１６】本発明の第２実施例による高密度プラズマ酸化膜蒸着装備を示す模式図である。
【図１７】本発明の第２実施例による高密度プラズマ酸化膜蒸着装備を利用してＨＤＰ酸化膜が蒸着された半導体基板のベベル（ＢＥＶＥＬ）部位の写真を示す図である。
【図１８】本発明の第３実施例による高密度プラズマ酸化膜蒸着装備を示す模式図である。
【図１９】本発明の第３実施例による高密度プラズマ酸化膜蒸着装備によりＨＤＰ酸化膜が蒸着された半導体基板のベベル部位の写真を示す図である。
【図２０】本発明の第４実施例による高密度プラズマ酸化膜蒸着装備によりＨＤＰ酸化膜を蒸着する前の半導体基板を示す断面図である。
【図２１】本発明の第４実施例による高密度プラズマ酸化膜蒸着装備によりＨＤＰ酸化膜を蒸着する前の半導体基板においてアクティブ窒化膜が食刻された状態を示す断面図である。
【図２２】本発明の第４実施例による高密度プラズマ酸化膜蒸着装備によりＨＤＰ酸化膜を蒸着する前の半導体基板においてライナー用窒化膜が蒸着された状態を示す断面図である。
【図２３】本発明の第４実施例による高密度プラズマ酸化膜蒸着装備によって半導体基板にＨＤＰ酸化膜が蒸着された状態の写真を示す図である。
【符号の説明】
【００８８】
１００  ガイドリング、１０２  第２リング、１０４  第１リング、１０６  突出部、１０８  静電気チャック、１０９  半導体基板、１０９−１  半導体基板、１１０  第２内径、１１２  接円、１１４  第１内径、１２０  上部電極、１４０  ガイドリング、１４２  第２リング、１４４  第１リング、１４６  第３リング、１４８  静電気チャック、１４９  半導体基板、１４９−１  半導体基板、１５０  第４内径、１５２  第２内径、１５４  第１内径、１６０  上部電極、１７０  上部電極、１７６  半導体基板、１７９  静電気チャック、１９６  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図２０】
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【図２１】
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【図２２】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１３】
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【図１７】
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【図１９】
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【図２３】
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