(57)【要約】【課題】本発明は、磁気抵抗ラム（Magnetoresistive random access memory；ＭＲＡＭ）及びその製造方法に関するもので、特に磁気抵抗ラムのセル構造を改善して工程を単純化させ、メモリ速度を高めることができる技術を開示する。【解決手段】このような本発明は、基板をセルの接地端に用いてセルとビットラインとを連結する垂直構造電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）を使い、すべてのセルが繋がれるようにすることで、各セル間のアイソレーション（isolation）のためのＭＴＪセルマスク工程が省略されるので、メモリ素子の速度を高めることができＭＲＡＭの高集積度を達成することができるようにする。【選択図】図５
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【特許請求の範囲】
【請求項１】
垂直構造電界効果トランジスタを備える磁気抵抗ラムにおいて、
前記垂直構造電界効果トランジスタは絶縁基板の上部にチャンネル柱とドレインが順次に形成され、前記チャンネル柱が形成されていない絶縁基板の上部にはソース領域が形成され、前記チャンネルの周りにゲート機能をするリードワードラインが形成され、
前記ドレイン領域の上部にコンタクトライン、ＭＴＪセル、ビットライン、及びライトワードラインを順次に積層形成し、
前記ＭＴＪセルのパターンを形成するための別途のマスク工程を必要とせずに、自己整合方式によって前記ＭＴＪセルのパターンを形成することを特徴とする磁気抵抗ラム。
【請求項２】
前記自己整合方式は、前記ビットラインと前記リードワードラインマスクを利用して前記ＭＴＪセルを格子形に整合させることを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項３】
前記ソース領域と前記ドレイン領域は、イオン注入を通じて形成され、前記チャンネル柱はシリコンで形成することを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項４】
前記リードワードラインはポリシリコンを蒸着することを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項５】
前記ＭＴＪセルは、前記コンタクトラインの上部に反磁性体薄膜、固定層強磁性体薄膜、絶縁層、及び自由層強磁性体薄膜順に積層されて形成されることを特徴とする請求項１に記載の磁気抵抗ラム。
【請求項６】
絶縁基板の上部にチャンネル柱とドレインを順次に形成し、前記チャンネル柱が形成されていない絶縁基板の上部にはソース領域を形成し、前記チャンネルの周りにゲート機能をするリードワードラインを形成して垂直構造電界効果トランジスタを形成する第１工程と；
前記垂直構造電界効果トランジスタの上部にＭＴＪセルとビットラインを形成し、前記ビットラインと前記リードワードラインマスクとを利用して前記ＭＴＪセルを格子形に整合させる自己整合方式により前記ＭＴＪセルをパターニングする第２工程と；
前記ビットラインの上部に前記ビットラインと直角方向にライトワードラインをパターニングしてエッチングする第３工程と；
を含むことを特徴とする磁気抵抗ラムの製造方法。
【請求項７】
前記第１工程は、前記ドレイン領域と前記ソース領域の全面にゲート酸化膜を形成した後、前記リードワードラインを蒸着して平坦化作業を行う工程と；
前記リードワードラインの上部に第１層間絶縁膜を蒸着した後、前記第１層間絶縁膜の上部に複数個のコンタクトホールを形成する工程と；
前記複数個のコンタクトホールが埋め込まれるようにコンタクトラインを全面蒸着する工程と；
を含むことを特徴とする請求項６に記載の磁気抵抗ラムの製造方法。
【請求項８】
前記ソース領域と前記ドレイン領域はイオン注入を通じて形成され、前記チャンネル柱はシリコンで形成されることを特徴とする請求項６に記載の磁気抵抗ラムの製造方法。
【請求項９】
前記リードワードラインは、ポリシリコンで構成されることを特徴とする請求項６に記載の磁気抵抗ラムの製造方法。
【請求項１０】
前記ＭＴＪセルはコンタクトラインの上部に反磁性体薄膜、固定層強磁性体薄膜、絶縁層、及び自由層強磁性体薄膜順に積層して形成されることを特徴とする請求項６に記載の磁気抵抗ラムの製造方法。
【請求項１１】
前記ビットラインは、メタルラインを全面に蒸着して形成されることを特徴とする請求項６に記載の磁気抵抗ラムの製造方法。
【請求項１２】
前記第２工程は、コンタクトラインの上部に前記ＭＴＪセルを全面に形成し、前記ＭＴＪセルの上部に第１フォトレジストをパターニングする工程と；
前記第１フォトレジストを利用して前記リードワードラインまでエッチングして前記リードワードラインの側面まで露出させる工程と；
第２層間絶縁膜を全面に蒸着し、平坦化作業を行った後、前記ビットラインを全面蒸着する工程と；
前記ビットラインの上部に前記リードワードラインと直角方向に第２フォトレジストをパターニングする工程と；
前記パターニングされた第２フォトレジストを利用して前記コンタクトラインまでエッチングして前記コンタクトラインを露出させる工程と；
を含むことを特徴とする請求項６に記載の磁気抵抗ラムの製造方法。
【請求項１３】
前記第３工程の前に、前記ビットラインの上部に第３層間絶縁膜を全面蒸着する工程を更に含むことを特徴とする請求項６に記載の磁気抵抗ラムの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗ラム（Magneto resistive random access memory；ＭＲＡＭ）及びその製造方法に関するもので、磁気抵抗ラムのセル構造を改善して工程を単純化させ、メモリ速度を向上させることができる技術に関するものである。
【背景技術】
【０００２】
現在大部分の半導体メモリメーカーは、次世代記憶素子の一つとして強磁性体物質を利用した磁気抵抗ラムの開発に積極参加している。
磁気抵抗ラムとは、強磁性薄膜を多層に形成して各薄膜層の磁化方向による電流変化を感知することでデータをリード、ライトすることができる記憶素子であり、磁性薄膜固有の特性によって高速、低電力及び高集積が可能であるだけでなく、フラッシュメモリと共に非揮発性メモリ動作が可能な素子である。これに対する研究は現在初期段階にあり、主に多層磁性薄膜の形成に集中されていて、単位セル構造及び周辺感知回路などに対する研究はまだ不備な実情である。
【０００３】
図１はこのような従来の磁気抵抗ラムでデータが格納される多層磁性薄膜構造であり、ＭＴＪ（Magnetic Tunnel Junction、磁気トンネル接合）セルの断面図をあらわす。
一般的にＭＴＪセル５は反磁性体（anti-ferroelectric）薄膜１、固定層強磁性体薄膜２、トンネリング電流が流れる薄い絶縁層３及び自由層強磁性体薄膜４から形成される。
ここで、固定層強磁性体薄膜２は、磁化方向が片側方向に固定されており、反磁性体薄膜１は、固定層強磁性体薄膜２の磁化方向が変わらないように固定する役目をする。一方、自由層強磁性体薄膜４は外部磁場によって磁化方向が変わる。
このようなＭＴＪセル５に垂直方向に電流が流れる場合、絶縁層３を通じたトンネリング電流が発生することになる。この時、固定層強磁性体薄膜２と自由層強磁性体薄膜４の磁化方向が一致すればトンネリング電流は大きく、逆に固定層強磁性体薄膜２と自由層強磁性体薄膜４の磁化方向が逆の場合には小さなトンネリング電流が流れる。
【０００４】
このような現象をトンネル磁気抵抗（Tunneling Magnetoresistance；ＴＭＲ）効果といい、このトンネリング電流の大きさを感知することで自由層強磁性体薄膜４の磁化方向を把握することができ、これによってリード（read）時にセルに格納されたデータを読み取ることができる。
ライト（write）時には、ライトワードラインに印加される電圧のレベルによる電流の極性によって自由層強磁性体薄膜４の磁化方向が決まり、これによってＭＴＪセル５は”０”または”１”のデータを格納する。
【０００５】
図２は、水平構造電界効果トランジスタ（Field Effect Transistor）を利用して磁気抵抗ラムのセルを実現した実施例をあらわす。
磁気抵抗ラムの単位セルは、一つの水平構造電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）９と、ＭＴＪセル５と、リードワードライン６と、ライトワードライン８と、ビットライン７とからなる。
リードワードライン６は電界効果トランジスタ９を制御してデータのリード時に使われる。ライトワードライン８は、電流の印加によって外部磁場を形成し、その外部磁場を利用してＭＴＪセル５内の自由層強磁性体薄膜の磁化方向を変化させてデータを格納できるようにする。ビットライン７は、ＭＴＪセル５に垂直方向に電流を印加して自由層強磁性体薄膜の磁化方向が分かるようにする。
【０００６】
このような構成を有する従来の磁気抵抗ラムは、リード時にリードワードライン６に電圧を加えて電界効果トランジスタ９を動作させてビットライン７に電流を印加した後、ＭＴＪセル５に流れる電流の大きさを感知する。
また、ライト（write）時には電界効果トランジスタ９をオフ状態に維持しながら、ライトワードライン８とビットライン７に電流を印加させることにより発生する外部磁場によって、ＭＴＪセル５自由層の磁化方向を変化させる。
ここで、ビットライン７とライトワードライン８に同時に電流を印加させる理由としては、二つの金属線が垂直に交差する地点で磁場が最も大きく発生し、これにより多数のセル配列の中からいずれか一つのセルを選択することができるからである。
【０００７】
図３は、図２の従来の磁気抵抗ラムセルに対応する磁気抵抗ラムの断面図である。
水平構造トランジスタ９のソース１０の上部に接地線１２が形成され、ゲートの上部にリードワードライン６が形成され、ドレイン１１の上部には導電層１３、コンタクトプラグ１４、導電層１５及びコンタクトプラグ１６が順次に形成される。そして、ライトワードライン８の上部に連結層１７が形成され、連結層１７の上部にＭＴＪセル５とビットライン７がスタック（stack）型に形成される。
【０００８】
ＭＲＡＭの具現時の最大の問題点は、一つのＭＴＪセル５が形成される下部構造が数nmの大きさに表面の粗さが制御されなければならないということであるが、従来の図３のような構造のＭＲＡＭはＭＴＪセル５の下部にライトワードライン８と連結層１７などがあって、数nmの大きさに表面の粗さを制御しにくいという問題点がある。
【０００９】
また、従来のＭＲＡＭは、単位セル当り二つのワードラインと一つのビットラインの他に、接地のためのグラウンド配線まで合計4個の金属配線が備えられ、これによる表面抵抗が大きくなるので、この抵抗を制御することが非常に重要なポイントである。
このようなトランジスタの外部抵抗はトランジスタの大きさが小さければ小さいほど制御しにくく、ＭＴＪセルの抵抗とかみ合ってセル動作に大きい影響を及ぼすことになり、水平構造のトランジスタのショートチャンネル効果（short channel effect）と抵抗の変化はＭＲＡＭの数百ギガ級程度の高密度集積度を落とすという問題点がある。
【特許文献１】米国特許第６１７５５１５号明細書
【特許文献２】米国特許出願公開第２００３／００６７８００号明細書
【特許文献３】特開平０５−２２６６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は前記のような問題点を解決するために創出されたもので、本発明の目的は垂直構造トランジスタを利用してＭＲＡＭを具現することにより、トランジスタのショートチャンネル効果（short channel effect）及び抵抗の変化を最小化して高集積ＭＲＡＭを具現することにある。
【００１１】
また、本発明の他の目的は、別途のマスク工程なしに自己整合方式を利用してＭＴＪセルを形成することで工程を単純化し、高集積ＭＲＡＭを具現することにある。
【課題を解決するための手段】
【００１２】
前記の目的を果たすための本発明の一特徴によれば、垂直構造電界効果トランジスタを備える磁気抵抗ラムにおいて、
前記垂直構造電界効果トランジスタは、絶縁基板の上部にチャンネル柱とドレインが順次に形成され、前記チャンネル柱が形成されていない絶縁基板の上部にはソース領域が形成され、前記チャンネルの周りにゲート機能をするリードワードラインが形成されている構成を備え、前記ドレイン領域の上部にコンタクトライン、ＭＴＪセル、ビットライン、及びライトワードラインを順次に形成して、前記ＭＴＪセルのパターンを形成するための別途のマスク工程を必要とせずに、自己整合方式によって前記ＭＴＪセルのパターンを形成することを特徴とする。
【００１３】
また、本発明は、絶縁基板の上部にチャンネル柱とドレインを順次に形成し、前記チャンネル柱が形成されていない絶縁基板の上部にはソース領域を形成し、前記チャンネルの周りにゲート機能をするリードワードラインを形成して垂直構造電界効果トランジスタを形成する第１工程と、前記垂直構造電界効果トランジスタの上部にＭＴＪセルとビットラインを形成し、前記ビットラインと前記リードワードラインマスクを利用して前記ＭＴＪセルを格子形に整合させる自己整合方式で前記ＭＴＪセルをパターニングする第２工程と、前記ビットラインの上部に前記ビットラインと直角方向にライトワードラインをパターニングしてエッチングする第３工程とを含むことを特徴とする。
【発明の効果】
【００１４】
本発明は次のような効果を提供する。
第一、垂直構造トランジスタを利用してＭＴＪセル下部の表面の粗さを制御し易いという効果がある。
第二、各ＭＴＪセルの接地を基板表面にしてすべてのセルが繋がれるようにすることで、各セル間のアイソレーション（isolation）のための別途の工程を行うことなく、自己整合方式を利用してＭＴＪセル３０を形成して工程を単純化させることにより、工程費用及び消耗時間を減らすことができるという効果がある。
第三、メモリ速度を高めてＭＲＡＭの高集積度を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
図４は本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの構造をあらわす。
本発明の磁気抵抗ラムは、垂直構造電界効果トランジスタ（Field Effect Transistor）２９と、ＭＴＪセル３０と、リードワードライン３１と、ライトワードライン３２と、ビットライン３３とからなる。
リードワードライン３１は、データのリード時に使われ、垂直構造電界効果トランジスタ２９を制御する。ライトワードライン３２は、電流の印加によって外部磁場を形成してＭＴＪセル３０内の自由層強磁性体薄膜の磁化方向の変化に従ってデータを格納するようにする。ビットライン３３はＭＴＪセル３０に垂直方向に電流を印加して自由層強磁性体薄膜の磁化方向が分かるようにする。
【００１６】
図５は図４と対応する本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの断面図である。
本発明は、絶縁基板３４の上部にソース３５、チャンネル５０及びドレイン３６が積層された構造で形成され、チャンネル５０を中心として両方に酸化膜３８を通じて分離するリードワードライン３１がそれぞれ形成される。
そして、ドレイン３６の上部にドレインコンタクトライン３７が形成され、コンタクトライン３７の上部にＭＴＪセル３０が積層される。また、ＭＴＪセル３０の上部にはビットライン３３が形成され、ビットライン３３の上部にライトワードライン３２が形成される。
【００１７】
このように垂直構造電界効果トランジスタ２９を使う本発明は、ＭＴＪセル３０の下部の構造が簡単で表面粗さの制御が容易であり、工程を単純化することで磁気抵抗ラムの高速化、高密度化を実現することができる。
一方、図６〜図１９は、本発明による磁気抵抗ラムの製造方法をあらわす。
まず、図６の過程では絶縁基板３４の上部にチャンネルになる円筒状のシリコン（Ｓｉ）柱５０をマスキングして垂直構造チャンネルを形成する。
図７の過程ではＮ+イオン注入を通じてソース３５とドレイン３６を形成する。
【００１８】
図８の過程では図７の過程で形成されたソース３５とドレイン３６の上部全面と円筒状のシリコン（Ｓｉ）柱５０側壁にゲート酸化膜（oxide）３８を蒸着することで垂直構造電界効果トランジスタを形成する。
図９の過程では図８の過程で形成された垂直構造電界効果トランジスタの上部全面にポリシリコン（poli silicon）から構成されたリードワードライン３１を蒸着した後、平坦化作業を行う。
【００１９】
図１０の過程では前記リードワードライン３１の上部全面に層間絶縁膜３９を蒸着する。
図１１の過程では、後に形成される上部のＭＴＪセルと垂直構造電界効果トランジスタのドレイン３５との電気的連結のために層間絶縁膜３９の上部にコンタクトホール５１を形成する。
図１２の過程ではポリシリコンコンタクト物質を前記層間絶縁膜３９の全面に蒸着してコンタクトライン３７を形成することで、コンタクトホール５１を通じて上部のＭＴＪセルと垂直構造電界効果トランジスタのドレイン３５が繋がれるようにする。
図１３の過程では図１２の過程で形成されたコンタクトライン３７の上部に４層の薄膜層となっているＭＴＪセル３０を順次に蒸着する。
【００２０】
図１４の過程ではリードワードライン３１マスクを利用してフォトレジスト（photo resist）４０をパターニングする。
図１５の過程では図１４の過程でパターニングされたフォトレジスト４０を利用してＭＴＪセル３０とリードワードライン３１までエッチングしてゲートが形成され、このゲートと同様の模様にＭＴＪセル３０薄膜がパターニングされる。
【００２１】
図１６の過程では図１５の過程でパターニングされたＭＴＪセル３０の上部に層間絶縁膜４１を全面に蒸着して平坦化作業を行う。
図１７の過程では図１６の過程で形成された層間絶縁膜４１の上部にビットライン３３を成すメタルライン（metal line）を全面に蒸着する。この時、層間絶縁膜４１はビットライン３３を蒸着する際、ビットライン３３と垂直構造電界効果トランジスタとが繋がれないようにする。その後、リードワードライン３１と直角方向で上部にビットライン３３マスクを利用してフォトレジスト４２をパターニングする。
【００２２】
図１８の過程では図１７の過程でパターニングされたフォトレジスト４２を利用してＭＴＪセル３０とコンタクトライン３７までエッチングして、ＭＴＪセル３０とコンタクトライン３７は格子形を有する。この過程を通じて線状のＭＴＪセル３０の薄膜層が直角方向のビットライン３３マスクを通じて格子形のＭＴＪセル３０に自動的に変わることになる。即ち、別途のＭＴＪセルマスクなしに前述のような方式、即ち自己整合方式によってＭＴＪセル３０形成が可能となる。
【００２３】
図１９の過程では図１８の過程でパターニングされたビットライン３３の上部に層間絶縁膜４３を全面に蒸着し、平坦化作業を行った後、層間絶縁膜４３の上部にライトワードライン３２を全面蒸着する。その後、ライトワードライン３２をビットライン３３と直角方向にパターニングしてエッチングする。この時、層間絶縁膜４３はライトワードライン３２を蒸着する際、ビットライン３３とライトワードライン３２が繋がらないようにする。
【産業上の利用可能性】
【００２４】
以上で説明したように、本発明は次のような効果を提供する。
第一、垂直構造トランジスタを利用してＭＴＪセル下部の表面の粗さを制御し易いという効果がある。
【００２５】
第二、各ＭＴＪセルの接地を基板表面にしてすべてのセルが繋がれるようにすることで、各セル間のアイソレーション（isolation）のための別途の工程を行うことなく自己整合方式を利用してＭＴＪセル３０を形成して工程を単純化させることにより、工程費用及び消耗時間を減らすことができるという効果がある。
第三、メモリ速度を高めて、ＭＲＡＭの高集積度を向上させることができるという効果がある。
【図面の簡単な説明】
【００２６】
【図１】従来のＭＴＪセルの断面図。
【図２】従来の水平構造電界効果トランジスタを利用した磁気抵抗ラムの模式図。
【図３】従来の水平構造電界効果トランジスタを利用した磁気抵抗ラムの断面図。
【図４】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの模式図。
【図５】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの断面図。
【図６】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図７】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図８】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図９】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１０】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１１】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１２】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１３】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１４】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１５】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１６】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１７】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１８】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【図１９】本発明による垂直構造電界効果トランジスタを利用した磁気抵抗ラムの製造方法をあらわす工程図。
【符号の説明】
【００２７】
２９  垂直構造電界効果トランジスタ
３０  ＭＴＪセル
３１  リードワードライン
３２  ライトワードライン
３３  ビットライン
３４  絶縁基板
３５  ソース
３６  ドレイン
３７  コンタクトライン
５０  シリコン（Ｓｉ）柱
【図１】
2004266254.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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