(57)【要約】【課題】レイアウト変更及びこれに伴う回路の特性検証・評価に要する労力を低減することができる半導体集積回路を提供する。【解決手段】内部に配置した回路構成要素の機能や性能の変更に伴ってレイアウト変更される可変部分と、当該可変部分内の回路構成要素の変更に伴ってレイアウト変更されず、閉回路としたときの信号伝達に関する特性が既知であるＣＰＵコア２や周辺機能部３などから構成される回路を配置した固定部分とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
内部に配置した回路構成要素の変更に伴ってレイアウト変更される可変領域と、
上記可変領域内の回路構成要素の変更に伴ってレイアウト変更されず、閉回路としたときの信号伝達に関する特性が既知の回路を配置した固定領域と
を備えた半導体集積回路。
【請求項２】
新たに付加する回路構成要素を可変領域内に配置したことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
可変領域側に配置された回路構成要素と固定領域内の回路構成要素との間を電気的に接続する配線を、上記回路構成要素間を結ぶ直線経路に沿って配置したことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
レイアウト変更によって可変領域側に回路構成要素が配置されない空き領域が生じた場合、当該空き領域だけ拡大した配置領域を充たすように上記可変領域内の回路構成要素を配置することを特徴とする請求項１記載の半導体集積回路。
【請求項５】
可変領域と固定領域との間に介在する配線にノイズ防止用のパスコンデンサを設けたことを特徴とする請求項１記載の半導体集積回路。
【請求項６】
新たに付加する回路構成要素を可変領域及び固定領域とは別個に配置したことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路内の回路構成要素の変更に伴うレイアウト変更を容易に行うことができる半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、マイクロコンピュータ（以下、マイコンと略す）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などの半導体集積回路のチップレイアウトでは、チップ面積をできるだけ小さくすることで、チップコストを最小化することが最優先の課題であった。具体的には、チップを構成するＣＰＵ、ＲＯＭ、ＲＡＭ、タイマ、及びＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）などの集積回路、パッドセルなどのサブモジュールの配置方法（フロアプラン）も、インタフェース信号のタイミング制約を満たすという条件下でチップ面積を最小化するという観点から最適化されるのが一般的である。
【０００３】
また、ＲＯＭ／ＲＡＭを内蔵したワンチップマイコンでは、一般的にＲＯＭ／ＲＡＭサイズや付随する周辺回路のバリエーションによって、複数の品種シリーズ展開を行うことが多い。これらワンチップマイコンにおいても、チップ面積を最小化する観点でレイアウトが実行されている。
【０００４】
上述したようなチップ面積の最小化のみを考慮した半導体集積回路のレイアウト変更では、回路構成要素の機能や性能に変更がある度に回路全体のレイアウトを変更しなければならない。このため、回路構成要素の変更などに伴ったレイアウト変更に多大な労力を必要とするという不具合があった。
【０００５】
このような不具合を解消する技術として、機能的に変更されることが少ない比較的固定した回路と、機能的に追加変更されやすい回路をチップ内で縦又は横方向に分離したレイアウトを行うものが提案されている（特許文献１参照）。
【０００６】
【特許文献１】
特開昭６１−１９０９６９号公報
【０００７】
【発明が解決しようとする課題】
従来では、半導体集積回路の回路構成要素を変更する場合、チップ面積が最小化されるようにレイアウト全体を変更しなければならない上に、回路全体の特性評価をやり直さなければならないという課題があった。これにより、回路構成要素の変更に係るチップレイアウト設計やその特性の検証・評価に多大の開発人工を要していた。
【０００８】
また、特許文献１に開示された発明では、機能的に変更されることが少ない比較的固定した回路と、機能的に追加変更されやすい回路を分離してレイアウトするもので、回路特性の検証・評価を意図したレイアウト設計が行われない。このため、レイアウト変更後の回路全体の特性検証・評価をやり直さなければならない可能性があり、回路構成要素の変更における労力の低減を図ることができない場合がある。
【０００９】
この発明は上記のような課題を解決するためになされたもので、半導体集積回路内の変更が予定された回路構成要素を配置する領域を可変部分とし、閉回路としたときの信号伝達に関する特性が既知の回路を配置した領域を固定部分として、上記回路構成要素の変更に伴うレイアウト変更を可変部分についてのみ実行することで、レイアウト変更及びこれに伴う回路の特性検証・評価に要する労力を低減することができる半導体集積回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体集積回路は、内部に配置した回路構成要素の変更に伴ってレイアウト変更される可変領域と、可変領域内の回路構成要素の変更に伴ってレイアウト変更されず、閉回路としたときの信号伝達に関する特性が既知の回路を配置した固定領域とを備えるものである。
【００１１】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路の構成を概略的に示す図である。実施の形態１による半導体集積回路１は、大まかにＣＰＵコア２及び周辺機能部３が配置された固定部分（固定領域）と、ＲＡＭ４及びＲＯＭ５が配置された可変部分（可変領域）とから構成される。また、上述した内部回路の周囲には、これらに電源電位を供給する電源配線６及び接地電位を供給する接地配線７が配置されている。さらに、その周囲には、上述した内部回路と外部とを電気的に接続するためのターミナル端子であるパッド８が配置されており、それぞれに過電流などから内部回路を保護するためのパッド保護回路９が設けられている。ＲＡＭ４及びＲＯＭ５の記憶容量は、例えばそれぞれ１０ＫＢ及び６４ＫＢとする。
【００１２】
本発明は、特許文献１で開示された「機能的に変更されることが少ない比較的固定した回路と機能的に追加変更されやすい回路をチップ内で縦又は横方向に分離したレイアウトを行う」という技術で不可避的に発生するであろうレイアウト変更後の内部回路の特性検証・評価に要する多大な労力を低減するものである。
【００１３】
具体的には、半導体集積回路１内の機能や性能の変更が予定された回路構成要素（実施の形態１では、ＲＡＭ４及びＲＯＭ５に相当する）を配置する領域を可変部分とする。また、閉回路としたときの信号伝達に関する特性が可変部分のレイアウト変更に伴って変化しない回路を配置する領域を固定部分とする。このように構成することで、レイアウト変更後において固定部分内の回路についてその特性を検証・評価する必要がないことから、特性検証・評価に要する労力を低減することができる。
【００１４】
この固定部分に配置すべき回路構成要素としては、ＣＰＵコア２を構成する演算処理回路やレジスタなどの記憶回路が挙げられる。また、周辺機能部３を構成する回路構成要素としては、内部バスと各回路構成要素との間の信号伝達を中継するバスインタフェース部、ＣＰＵコア２で処理すべき命令の割り込み制御を実施する割り込み制御部、タイマ、及びシリアル信号のＩ／Ｏインタフェースなどが挙げられる。
【００１５】
これらの回路構成要素は、閉じた回路での信号伝達に関する特性が可変部分に配置された回路構成要素の変更によって変化しない回路を構成することできる。これにより、当該固定部分に配置した回路について信号伝達に関するタイミング検証・評価などを実行しておくことで当該タイミング特性が既知となり、レイアウト変更時に固定部分のタイミング検証を省略することができる。
【００１６】
また、可変部分には、上述したように機能や性能の変更が予定された回路構成要素が配置される。具体的に説明すると、半導体集積回路１をＲＡＭ４及びＲＯＭ５を内蔵したワンチップ汎用マイコンで具現化した場合、ＲＡＭ４やＲＯＭ５の記憶容量を変更することでその品種展開を図ることができる。このようなＲＡＭ４やＲＯＭ５が可変部分に配置される回路構成要素となる。
【００１７】
図２は図１中の半導体集積回路についてＲＡＭ及びＲＯＭの変更に伴うレイアウト変更を実行した結果を概略的に示す図である。図２（ａ）は、ＲＡＭ４及びＲＯＭ５の記憶容量をそれぞれ２倍したＲＡＭ４ａ及びＲＯＭ５ａに置き換えた場合を示しており、図２（ｂ）は、ＲＡＭ４及びＲＯＭ５から、記憶容量がそれぞれ３２ＫＢ及び２５６ＫＢであるＲＡＭ４ｂ及びＲＯＭ５ｂに置き換えた場合を示している。図２（ａ）、（ｂ）に示すように、固定部分についてはレイアウト変更が一切行われない。
【００１８】
つまり、図１中のレイアウトから、図２（ａ）、（ｂ）に示すように可変部分についてのみ縦方向（紙面上方向）に延ばしたレイアウトに変更される。このとき、パッド８やパッド保護回路９の相対的な配置関係は変わらず、縦方向に一括して移動・配置される。また、電源配線６や接地配線７は、レイアウトが縦方向に延長されて図２（ａ）において電源配線６ａ及び接地配線７ａとなり、図２（ｂ）において電源配線６ｂ及び接地配線７ｂとなる。
【００１９】
レイアウト変更後の半導体集積回路１においては、ＲＡＭ４ａ及びＲＯＭ５ａやＲＡＭ４ｂ及びＲＯＭ５ｂの動作のタイミング検証に加え、可変部分側に配置されたパッド８と固定部分側の回路構成要素との間が電気的に接続される場合、当該電気接続配線上の信号伝達に関するタイミング検証が実行される。
【００２０】
以上のように、この実施の形態１によれば、半導体集積回路１内の機能や性能の変更（品種展開）が予定される回路構成要素（例えば、ＲＡＭ４及びＲＯＭ５）を配置する領域を可変部分とし、閉回路としたときの信号伝達に関する特性が既知であるＣＰＵコア２や周辺機能部３から構成される回路を配置した領域を固定部分とし、ＲＡＭ４及びＲＯＭ５の品種展開に伴うレイアウト変更を可変部分についてのみ実行する。これにより、固定部分のレイアウト設計及びレイアウト検証を省略できる上に、固定部分に配置された回路の信号伝達に関するタイミング検証などを省略することができ、レイアウト変更及びこれに伴う回路の特性検証・評価に要する労力を低減することができる。また、製造後のチップ全体の特性評価においても固定部分の特性評価を省略することができる。
【００２１】
なお、上記実施の形態１では、固定部分としてＣＰＵコア２や周辺機能部３を単に１つにまとめて配置する旨を説明したが、可変部分に配置された回路構成要素の変更に伴うレイアウト変更後の１チップの面積を予め規定しておき、可変部分のレイアウト変更後の面積に応じて固定部分の面積を設定するようにしてもよい。
【００２２】
可変部分にＲＡＭ４及びＲＯＭ５を配置したワンチップ汎用マイコンを例に挙げると、チップ上に配置した際の面積がほぼ等しい、記憶容量がそれぞれ３１ＫＢ及び３８４ＫＢであるＲＡＭ４及びＲＯＭ５の組み合わせと、記憶容量がそれぞれ３１ＫＢ及び５１２ＫＢの組み合わせとでは、同一面積の固定部分を設ける。この他に、チップ上に配置した際の面積がほぼ等しい、記憶容量がそれぞれ１０ＫＢ及び１２８ＫＢであるＲＡＭ４及びＲＯＭ５の組み合わせと、記憶容量がそれぞれ４ＫＢ及び６４ＫＢの組み合わせとでは、同一面積の固定部分を設けるようにする。
【００２３】
また、図３は図１中の半導体集積回路についてＲＡＭ及びＲＯＭの変更に伴って付加周辺機能部を追加した結果を概略的に示す図である。図中の半導体集積回路１Ａは、図１中のＲＡＭ４及びＲＯＭ５から記憶容量がそれぞれ２０ＫＢ及び１９２ＫＢであるＲＡＭ４ｃ及びＲＯＭ５ｃに置き換えたものである。図２に示した例と同様に、可変部分についてのみ縦方向に延ばしたレイアウトに変更され、電源配線６や接地配線７が縦方向に延長されて電源配線６ｃ及び接地配線７ｃとなる。
【００２４】
図３の例では、レイアウト変更後の可変部分に生じた空き領域に付加周辺機能部（新たに付加する回路構成要素）１０を配置している。付加周辺機能部１０としては、例えばＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）による通信機能を有するＣＡＮ回路（主に、車載ＬＡＮなどに利用される）が挙げられる。本発明に係る半導体集積回路では、新たに付加すべき機能を提供する回路を可変部分に配置する回路構成要素とする。このように構成することで、付加周辺機能部１０を含めた可変部分についてのレイアウト設計、レイアウト検証、及び、その信号伝達に関するタイミング検証を実行するだけでよく、レイアウト変更及びこれに伴う回路の特性検証・評価に要する労力を低減することができる。
【００２５】
実施の形態２．
図４はこの発明の実施の形態２による半導体集積回路の構成を概略的に示す図であり、図１中の半導体集積回路を図２（ｂ）の構成にレイアウト変更した場合を示している。なお、図２と同一構成要素には同一符号を付して重複する説明を省略する。この実施の形態２は、図４に示すように、レイアウト変更後のＲＡＭ４ｂや可変部分側に配置されたパッド８と固定部分内のＣＰＵコア２や周辺機能部３とを電気的に接続する配線を、半導体集積回路１Ｂのチップ中央に付近に位置するＲＯＭ５ｂを縦断する経路で設けたものである。
【００２６】
具体的には、例えばＲＯＭ５ｂ内のメモリセルを拡散パターンやポリシリコンパターンなどのマスタレイヤと、１，２層アルミ配線などでレイアウトした場合、さらにこれらの上層に３層アルミ配線を設けて、ＲＡＭ４ｂや可変部分側に配置されたパッド８と固定部分内のＣＰＵコア２や周辺機能部３との間を電気的に接続する。
【００２７】
このとき、可変領域側に配置された回路構成要素と固定領域内の回路構成要素との間を電気的に接続する３層アルミ配線を、上記回路構成要素間を結ぶ直線経路に沿って配置することで、これら回路構成要素間の電気的接続を最短の配線経路にて実現することができる。これにより、当該配線上の信号伝達に関するタイミング検証を省略若しくは簡略化させることができる。
【００２８】
実施の形態３．
図５はこの発明の実施の形態３による半導体集積回路の構成を概略的に示す図である。なお、図２と同一構成要素には同一符号を付して重複する説明を省略する。図の例は、上記実施の形態１と同様にして図１中の半導体集積回路１から図２（ｂ）の構成にレイアウト変更した場合を示しているが、レイアウト変更により可変部分と固定部分との間に生じたスペースを有効利用するレイアウト設計上の工夫を施す点で異なる。
【００２９】
次に概要について説明する。
上記実施の形態１と同様にして図１中の半導体集積回路１を可変部分についてのみ縦方向（紙面上方向）に延ばしたレイアウトに変更すると、パッド８やパッド保護回路９の相対的な配置関係は変わらず、縦方向に一括して移動・配置される。また、電源配線６や接地配線７も縦方向に延長されることとなる。このとき、図５中の細線で囲んだ部分には、パッド８やこれに伴って設けられるパッド保護回路９が配置されない。
【００３０】
つまり、当該部分では、パッド８やパッド保護回路９が配置されていた分だけチップ面積が遊んだ状態になっている。そこで、本実施の形態では、当該空き領域の近傍に位置する可変部分内の回路構成要素を、空き領域を含めて拡大させた配置領域に再レイアウトするものである。図示の例では、電源配線６ｄ及び接地配線７ｄをチップの外周側に屈曲させて拡がった分の配置領域内に収まるようにＲＯＭ５ｄがレイアウトされる。
【００３１】
このようにすることで、レイアウト変更により可変部分と固定部分との間に生じたレイアウトスペースを有効利用することができる。
【００３２】
また、上記実施の形態において、レイアウト変更後の可変部分と固定部分との間に位置する電源配線６ｄ及び接地配線７ｄに、図６に示すようなパスコンデンサ１２を配置してもよい。これにより、電源配線６ｄ及び接地配線７ｄにおけるノイズ発生を防止することができる。
【００３３】
さらに、上記実施の形態において、可変部分に配置したＲＡＭ及びＲＯＭでは記憶容量が不十分な場合や、可変部分に配置したＲＡＭ及びＲＯＭを記憶容量が大きいものに変更するとレイアウト変更後のチップ形状が極度に扁平になってしまう場合、図７に示すように、可変部分内に配置せずに、チップ外周部のパッド８より外側の領域に拡張メモリ（新たに付加する回路構成要素）１３を配置する。また、可変部分内に付加周辺機能部を追加することができない場合にも同様にして、チップ外周部のパッド８より外側の領域に付加周辺機能部（新たに付加する回路構成要素）を配置する。
【００３４】
この場合、可変部分内の回路構成要素の変更に伴うレイアウト変更後に、可変部分内の回路に加えて、チップ外周部のパッド８より外側の領域に配置した回路についてのレイアウト設計、レイアウト検証、タイミング検証及びチップ製造後の特性評価のみを行えばよい。このように、チップ外周部のパッド８より外側の領域に付加周辺機能部を配置することで、レイアウト変更後のチップ形状の扁平化を抑制しつつ、新たな機能の追加や性能の変更を実行することができる。
【００３５】
【発明の効果】
以上のように、この発明によれば、内部に配置した回路構成要素の変更に伴ってレイアウト変更される可変領域と、可変領域内の回路構成要素の変更に伴ってレイアウト変更されず、閉回路としたときの信号伝達に関する特性が既知である回路を配置した固定領域とを備えるので、固定部分のレイアウト設計及びレイアウト検証を省略できる上に、固定部分に配置された回路の信号伝達に関するタイミング検証などを省略することができ、レイアウト変更及びこれに伴う回路の特性検証・評価に要する労力を低減することができるという効果がある。また、製造後の半導体集積回路全体の特性評価においても固定部分の特性評価を省略することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路装置の構成を概略的に示す図である。
【図２】図１中の半導体集積回路についてＲＡＭ及びＲＯＭの変更に伴うレイアウト変更を実行した結果を概略的に示す図である。
【図３】図１中の半導体集積回路についてＲＡＭ及びＲＯＭの変更に伴って付加周辺機能部を追加した結果を概略的に示す図である。
【図４】この発明の実施の形態２による半導体集積回路の構成を概略的に示す図である。
【図５】この発明の実施の形態３による半導体集積回路の構成を概略的に示す図である。
【図６】電源配線及び接地配線にノイズ防止用のパスコンデンサを配置した例を示す図である。
【図７】パッドの外側領域に拡張メモリを配置した例を示す図である。
【符号の説明】
１，１Ａ，１Ｂ  半導体集積回路、２  ＣＰＵコア、３  周辺機能部、４，４ａ，４ｂ，４ｃ  ＲＡＭ、５，５ａ，５ｂ，５ｃ，５ｄ  ＲＯＭ、６，６ａ，６ｂ，６ｃ，６ｄ  電源配線、７，７ａ，７ｂ，７ｃ，７ｄ  接地配線、８  パッド、９  パッド保護回路、１０  付加周辺機能部（回路構成要素）、１１  配線、１２  パスコンデンサ、１３  拡張メモリ（回路構成要素）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004153138.tif 000008
【図７】
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