(57)【要約】【課題】隣接するキャパシタ素子の電極同士の接触を防止して、品質、電気的性能、および信頼性を向上できるキャパシタ素子を備えた半導体装置を提供する。【解決手段】素子分離領域４を形成したｐ型シリコン基板３上にＭＯＳトランジスタ１２を形成した後、基板３上に第１〜第３の層間絶縁膜１３〜１５およびエッチングストッパー膜１６を積層する。各膜１３〜１６膜内にｎ＋型ポリＳｉ膜１７およびタングステン膜１８を埋め込んでコンタクトプラグ３４を形成する。膜１６上に第１〜第３のサポート絶縁膜２２〜２４を積層した後、各膜２２〜２４をエッチングしてＳＮ電極形成用ホール２８を形成する。ホール２８内にスペーサ膜１９を設けた後、膜１９上にＳＮ電極２１ａ、キャパシタ絶縁膜２５、およびＰＬ電極２１ｂを積層する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板上に選択的に設けられたスタック型キャパシタ構造を有する複数個のキャパシタ素子と、
これら各キャパシタ素子の下端部のうち、少なくとも隣接する前記各キャパシタ素子と対向する側に設けられて、隣接する前記各キャパシタ素子の電極同士の間隔を広げる複数個の離間部材と、
を具備することを特徴とする半導体装置。
【請求項２】
前記各キャパシタ素子は、それらのアスペクト比が４以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板上において、隣接する前記各キャパシタ素子の電極間にマスク部材が設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記基板上において、隣接する前記各キャパシタ素子の上端部にマスク部材が設けられていることを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置。
【請求項５】
前記基板上には、前記各キャパシタ素子と電気的に接続されてメモリセルを構成するトランジスタが前記各キャパシタ素子と同数個設けられているとともに、前記各離間部材は、前記各トランジスタと前記各キャパシタ素子とを電気的に接続する前記各キャパシタ素子と同数個のコンタクトプラグにそれぞれ独立に直接接触して設けられたバリアメタル膜であることを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置。
【請求項６】
前記基板上には、前記各キャパシタ素子と電気的に接続されてメモリセルを構成するトランジスタが少なくとも１個設けられているとともに、前記各離間部材は、前記トランジスタと前記各キャパシタ素子とを電気的に接続する少なくとも１個のコンタクトプラグにそれぞれ独立に間接的に接触して設けられたバリアメタル膜であることを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置。
【請求項７】
前記各離間部材は、その一部が金属の窒化物からなることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記各キャパシタ素子は、強誘電体からなるキャパシタ誘電体膜を有していることを特徴とする請求項１〜７のうちのいずれかに記載の半導体装置。
【請求項９】
スタック型キャパシタ構造を有する複数個のキャパシタ素子が設けられる位置において、少なくとも隣接する前記各キャパシタ素子の電極同士が対向する領域に前記電極同士の間隔を広げる離間部材を前記各キャパシタ素子と同数個基板上に設ける工程と、
前記各離間部材の上に前記各キャパシタ素子の下部電極を設ける工程と、
前記各下部電極の露出表面を覆うようにキャパシタ誘電体膜を前記基板上に設ける工程と、
前記各下部電極と対をなして前記各下部電極との間に前記キャパシタ誘電体膜を挟むように、前記キャパシタ素子の上部電極を前記キャパシタ誘電体膜の露出表面上に設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記各キャパシタ素子を、その高さが幅の４倍以上の大きさとなるように形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記キャパシタ素子の上部電極を設けた後、少なくとも隣接する前記各キャパシタ素子の上部電極間にマスク部材を設ける工程を含むことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記キャパシタ素子の上部電極を設けた後、少なくとも隣接する前記各キャパシタ素子の上端部にマスク部材を設ける工程を含むことを特徴とする請求項９〜１１のうちのいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記マスク部材を、このマスク部材を構成元素の飛来方向が前記基板に対して垂直方向に異方性を有する成膜方法を用いて設けることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記各離間部材の一部を、金属の窒化物を用いて形成することを特徴とする請求項９〜１３のうちのいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記各キャパシタ誘電体膜を、強誘電体を用いて形成することを特徴とする請求項９〜１４のうちのいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＤＲＡＭやＦｅＲＡＭなどの半導体装置中のキャパシタ素子の電気的性能の向上を図る技術に係り、特にキャパシタの電極付近の構造の改良を図った半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、最小加工寸法の微細化とともにメモリセル面積の微細化は進む一方である。それにつれて、メモリセルにおけるキャパシタ面積は非常に小さくなってきている。メモリセル面積が小さくなるとキャパシタ容量（蓄積容量；Ｃｓ）も小さくなってしまうが、キャパシタ容量はセンス感度やソフトエラー等の点からそれほど小さくできない。これを解決するために、キャパシタ素子を３次元的、すなわち立体的に形成して、小さなセル面積でもキャパシタ表面積をできるだけ大きくする。これにより、キャパシタ容量を稼ぐ方法が検討されている。また、キャパシタ絶縁膜に、誘電率の高い絶縁膜、いわゆるｈｉｇｈ  ε膜を用いることにより、キャパシタ容量を稼ぐ方法が検討されている。さらに、これら両者を組み合わせることにより、キャパシタ容量を稼ぐ方法が検討されている。
【０００３】
例えば、０．１３μｍ程度のデザインルールの世代になると、通常、ある程度複雑な３次元形状をした蓄積電極（ＳＮ；Ｓｔｏｒａｇｅ  Ｎｏｄｅ  電極）と、高誘電体材料からなるキャパシタ絶縁膜とを組み合わせる。これにより、必要な蓄積容量を確保する。具体的には、１ＧビットＤＲＡＭ世代相当になると、キャパシタ素子は、いわゆるＣｙｌｉｎｄｅｒ型（シリンダ型）、Ｃｏｎｃａｖｅ型（凹型）、Ｃｏｎｖｅｘ型（凸型）、あるいはＰｅｄｅｓｔａｌ型（箱型）などと呼ばれる様々な立体形状に形成される。また、誘電率の高い絶縁材料の代表的なものとして、（Ｂａ，Ｓｒ）ＴｉＯ３やＴａ２Ｏ５がある。これらの高誘電体をＤＲＡＭのキャパシタ絶縁膜として用いる場合、ＳＮ電極には、Ｒｕ膜、またはＲｕＯ２膜およびＲｕ膜からなる積層膜（Ｒｕ積層膜）を用いることが検討されている。これらの膜は、キャパシタ絶縁膜の成膜工程の途中で酸化されても金属導電性を示す。なお、ＲｕＯ２膜は導電性を示す。
【０００４】
ここで、０．１３μｍ以下のデザインルールで作成されるＤＲＡＭのメモリセル付近の構造および形成方法について、図１５を参照しつつ具体例を挙げて簡潔に説明する。図１５に示されるＤＲＡＭ１０１は、シリンダ型スタック構造を有するキャパシタ素子１０２を備えている。このキャパシタ素子１０２は、ＳＮ電極１２２がＲｕ積層膜を用いて形成されている。以下、キャパシタ素子付近の形成方法について説明する。
【０００５】
先ず、ｐ−タイプＳｉ基板１０３に素子分離領域１０４を形成した後、基板１０３上にゲート絶縁膜１０５を設ける。続けて、絶縁膜１０５上に、例えばポリＳｉ膜１０６およびＷＳｉ２膜１０７を連続して設け、ポリサイド構造を有するゲート電極１０８を形成する。このゲート電極１０８は、ワード線となる。続けて、電極１０８上にゲートキャップ膜１０９を設けた後、ゲート側壁膜１１０およびｎ−拡散層１１１を形成する。これにより、ＭＯＳトランジスタ１１２を形成する。
【０００６】
次に、基板１０３上に層間絶縁膜１１３を堆積させて平坦化した後、図示しないビット線を形成する。続けて、絶縁膜１１３上にさらに３層の層間絶縁膜１１４，１１５，１１６を連続して堆積させた後、最上層の層間絶縁膜１１６の表面を平坦化する。この後、層間絶縁膜１１３，１１４，１１５，１１６をエッチングして、図示しないＣＮコンタクトホールを開孔する。そして、このホール内に、先ずｎ＋多結晶シリコン膜１１７を埋め込み、次にタングステン（Ｗ）などのプラグ材料１１８を埋め込む。
【０００７】
次に、層間絶縁膜１１６上にＳＮ電極サポート用の積層絶縁膜１１９，１２０，１２１を連続して堆積させた後、図示しないＳＮ電極形成用絶縁膜を堆積させる。続けて、通常の光リソグラフィ法およびＲＩＥ法を用いて図示しないＳＮ電極形成用ホールを開口する。そして、ＳＮ電極用の積層膜としてＲｕ膜１２２を積層成膜した後、ＣＭＰ処理でＳＮ電極１２２を加工する。続けて、ＳＮ電極形成用絶縁膜をウェットエッチング法にてエッチバックした後、キャパシタ絶縁膜１２３およびプレート電極（ＰＬ電極）１２４を連続して堆積させて形成する。この後、光リソグラフィ法およびＲＩＥ法を用いてＰＬ電極１２４を加工する。
【０００８】
以上説明した工程により、Ｒｕ積層膜を用いてＳＮ電極１２２を形成した、シリンダ型スタック構造を有するキャパシタ素子１０２を得る。
【０００９】
【発明が解決しようとする課題】
前述したメモリセル構造を、０．１３μｍ以下のデザインルールで作成されるＤＲＡＭに適用する場合、隣接するキャパシタ素子１０２のセル−セル間の距離が短くなる。これにより、例えば各キャパシタ素子１０２のＰＬ電極１２４同士が接触し易くなる。この接触は、後の熱工程において、接触部分における結晶粒（グレイン）の成長を引き起こす要因となる。そして、この粒成長は、図１６に示すように、ＰＬ電極、キャパシタ絶縁膜、およびＳＮ電極からなるキャパシタ素子の、それぞれの界面における膜剥がれを引き起こす二次的な要因となる。キャパシタ素子の各界面において膜剥がれが起きると、主として次に述べるような２つの問題が生じる。
【００１０】
第１に、キャパシタ絶縁膜に流れるリーク電流が、電界集中によって増大してしまう。第２に、セル面積が減少することにより、ＤＲＡＭの適正な動作に必要な静電容量が得られず、信頼性が著しく減少する。
【００１１】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、デザインルールの大きさに拘らず、隣接するキャパシタ素子の電極同士が接触しないように、電極同士の接触を防止できるキャパシタ構造を採用することにより、品質、電気的性能、および信頼性の向上を図り得るキャパシタ素子を備えた半導体装置を提供することにある。それとともに、そのような半導体装置を製造できる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置は、基板上に選択的に設けられたスタック型キャパシタ構造を有する複数個のキャパシタ素子と、これら各キャパシタ素子の下端部のうち、少なくとも隣接する前記各キャパシタ素子と対向する側に設けられて、隣接する前記各キャパシタ素子の電極同士の間隔を広げる複数個の離間部材と、を具備することを特徴とするものである。
【００１３】
この半導体装置においては、基板上に選択的に設けられたスタック型キャパシタ構造を有する複数個のキャパシタ素子の下端部のうち、少なくとも隣接する前記各キャパシタ素子と対向する側に、隣接する各キャパシタ素子の電極同士の間隔を広げる離間部材が設けられている。これにより、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止できるキャパシタ構造を実現できる。
【００１４】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、スタック型キャパシタ構造を有する複数個のキャパシタ素子が設けられる位置において、少なくとも隣接する前記各キャパシタ素子の電極同士が対向する領域に前記電極同士の間隔を広げる離間部材を前記各キャパシタ素子と同数個基板上に設ける工程と、前記各離間部材の上に前記各キャパシタ素子の下部電極を設ける工程と、前記各下部電極の露出表面を覆うようにキャパシタ誘電体膜を前記基板上に設ける工程と、前記各下部電極と対をなして前記各下部電極との間に前記キャパシタ誘電体膜を挟むように、前記キャパシタ素子の上部電極を前記キャパシタ誘電体膜の露出表面上に設ける工程と、を含むことを特徴とするものである。
【００１５】
この半導体装置の製造方法においては、スタック型キャパシタ構造を有する複数個のキャパシタ素子が設けられる位置において、少なくとも隣接する各キャパシタ素子の電極同士が対向する領域に電極同士の間隔を広げる離間部材を前記各キャパシタ素子と同数個基板上に設ける。そして、これら各離間部材の上に、各キャパシタ素子の下部電極を設ける。これにより、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止することができる。
【００１６】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１７】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図８を参照しつつ説明する。図１は、第１実施形態に係る半導体装置としてのＤＲＡＭのメモリセル付近の概略構成を示す断面図である。図２〜図４は、図１のＤＲＡＭのメモリセル付近の製造方法を示す工程断面図である。図５は、図１のＤＲＡＭのメモリセルの寸法を示す図である。図６は、図１のＤＲＡＭのメモリセル付近の表面および内部状態を示すＳＥＭの写真である。図７は、図１のＤＲＡＭのキャパシタと従来の技術に係るＤＲＡＭのキャパシタとの電気的特性の差をグラフにして示す図である。図８は、第１実施形態に係る半導体装置としてのＤＲＡＭのメモリセル付近の他の概略構成を示す断面図である。
【００１８】
先ず、図１を参照しつつ、第１実施形態に係る半導体装置としてのＤＲＡＭ１が備えるメモリセル２付近の概略構成について説明する。本実施形態において、メモリセル２の一部を構成するキャパシタ素子（キャパシタセル）２０は、いわゆるＣｙｌｉｎｄｅｒ型（シリンダ型）スタック構造に形成されている。また、本実施形態においては、ＤＲＡＭ１が備える複数個のメモリセル２のうち、隣接する２個のメモリセル２、およびそれらの周辺について説明および図示する。
【００１９】
図１に示すように、ｐ型シリコン基板３にトレンチ型の素子分離領域４が形成されている。基板３上には、２箇所にゲート絶縁膜５が設けられている。それら各ゲート絶縁膜５上には、ワード線となるゲート電極６がそれぞれ設けられている。各ゲート電極６は、例えばポリＳｉ膜７およびＷＳｉ２膜８からなるポリサイド構造を有している。各ゲート電極６上には、ゲートキャップ膜９が設けられている。また、各ゲート絶縁膜５、各ゲート電極６、および各ゲートキャップ膜９の両側部には、シリコン窒化膜からなるゲート側壁膜１０がそれぞれ設けられている。さらに、基板３には、ソース・ドレイン拡散層（ｎ−拡散層）１１が３箇所に形成されている。これらにより、２個のＭＯＳトランジスタ１２が形成されている。
【００２０】
ＭＯＳトランジスタ１２が形成された基板３上には、第１層間絶縁膜１３、第２層間絶縁膜１４、および第３層間絶縁膜１５が３層に積層されて設けられている。そして、最上層の第３層間絶縁膜１５上には、エッチングストッパー膜１６が設けられている。これら第１〜第３の層間絶縁膜１３，１４，１５、およびエッチングストッパー膜１６の内部には、ｎ＋多結晶シリコン膜１７およびタングステン膜（Ｗ膜）１８が埋め込まれている。これら両膜１７，１８は、第１〜第３の層間絶縁膜１３，１４，１５、およびエッチングストッパー膜１６を貫通して開孔された図示しない２つのコンタクトホール内に埋め込まれている。ｎ＋多結晶シリコン膜１７およびタングステン膜１８は、コンタクトプラグ３４を構成する。ｎ＋多結晶シリコン膜１７は、ソース・ドレイン拡散層１１に接続されている。
【００２１】
また、エッチングストッパー膜１６上には、離間部材としてのスペーサ膜１９が各タングステン膜１８の上面に直接接触して設けられている。各スペーサ膜１９は、例えばＴｉＮなどの導電体から形成されている。各スペーサ膜１９は、隣接する２個のキャパシタ素子２０の電極２１同士が接触しないように、電極２１同士の間隔を所定の大きさに保持できる位置に設けられている。同様に、各スペーサ膜１９は、それらの膜厚が、隣接する２個のキャパシタ素子２０の電極２１同士が接触しない大きさに設定されている。
【００２２】
各スペーサ膜１９の上には、キャパシタ素子２０が備える２個の電極２１のうち、Ｃｙｌｉｎｄｅｒ型（シリンダ型）に形成された下部電極としての蓄積電極（ＳＮ；Ｓｔｏｒａｇｅ  Ｎｏｄｅ  電極）２１ａがそれぞれ設けられている。各ＳＮ電極２１ａは、例えばＲｕ膜から形成されている。それとともに、エッチングストッパー膜１６上において、各スペーサ膜１９の周囲には、第１サポート絶縁膜２２、第２サポート絶縁膜２３、および第３サポート絶縁膜２４が、３層に積層されて設けられている。各ＳＮ電極２１ａは、各スペーサ膜１９を介して、第１〜第３のサポート絶縁膜２２，２３，２４により支持されて直立している。また、最上層の第３サポート絶縁膜２４は、各ＳＮ電極２１ａを形成する際のウェットエッチングに対するストッパー膜としての役割も果たす。
【００２３】
各ＳＮ電極２１ａ上には、例えばＴａ２Ｏ５膜からなるキャパシタ絶縁膜（キャパシタ誘電体膜）２５が形成されている。また、キャパシタ誘電体膜２５の上には、各ＳＮ電極２１ａと対をなすように、キャパシタ素子２０が備える２個の電極２１のうち、上部電極としてのプレート電極（ＰＬ；Ｐｌａｔｅ  電極）２１ｂが形成されている。各ＰＬ電極２１ｂは、例えばＲｕ膜から形成されている。本実施形態のキャパシタ素子２０は、図１に示すように、シリンダ型スタック構造とされている。各ＰＬ電極２１ｂの周囲には、マスク部材としてのＰＬ電極加工用マスク膜２６が設けられている。
【００２４】
次に、図１〜図５を参照しつつ、以上説明したＤＲＡＭ１の製造方法について説明する。
【００２５】
先ず、図２（ａ）に示すように、不純物濃度５×１０１５ｃｍ−３程度のｐ型シリコン基板３の（１  ０  ０）面に、図示しないウェルを形成する。この際、ｎチャンネルトランジスタ領域にはｐウェルを形成し、ｐチャンネルトランジスタ領域にはｎウェルを形成する。
【００２６】
次に、深さが約０．２μｍのトレンチ型の素子分離領域４を基板３に形成する。素子分離領域４は、例えば反応性イオンエッチング法（ＲＩＥ法）を用いて基板３に図示しない溝（トレンチ）を掘り、このトレンチ内に絶縁膜を埋め込むことにより形成される。
【００２７】
次に、膜厚が約６ｎｍのゲート絶縁膜５を基板３上に形成する。続けて、このゲート絶縁膜５上にワード線となるゲート電極６を形成する。本実施形態では、ゲート電極６における抵抗を小さくするために、ゲート電極６をいわゆるポリサイド構造とする。具体的には、ゲート電極６として、ポリＳｉ膜７およびＷＳｉ２膜８を積層した多層膜を採用する。先ず、ポリＳｉ膜７をゲート絶縁膜５上に約５０ｎｍ設け、次に、ＷＳｉ２膜８をポリＳｉ膜７上に約５０ｎｍ設ける。続けて、ＷＳｉ２膜８上に、例えばＳｉ３Ｎ４膜などのシリコン窒化膜からなるゲートキャップ膜９を形成する。このゲートキャップ膜９は、後工程における自己整合工程の際のゲート電極６へのエッチングストッパー膜として機能する。続けて、ゲートキャップ膜９上に図示しないレジストパターンを形成し、このレジストパターンをマスクとして用いてゲートキャップ膜９を加工する。そして、加工されたゲートキャップ膜９をマスクとして用いて、ポリＳｉ膜７およびＷＳｉ２膜８を加工する。これにより、ゲート電極６を形成する。
【００２８】
次に、ゲート電極６が形成された基板３に対して熱酸化処理を施し、いわゆる後酸化膜を形成する。なお、この後酸化膜の図示は省略する。本実施形態においては、例えば約１０５０℃の酸素雰囲気下で約５秒のＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄｉｚａｔｉｏｎ）による熱酸化処理を基板３に対して施す。これにより、ゲート電極６、および後の工程で形成される低濃度の不純物拡散層（ソース・ドレイン拡散層、ｎ−拡散層）１１の耐圧能力を向上させる。
【００２９】
次に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成するために、膜厚が約２０ｎｍのシリコン窒化膜を基板３上に成膜する。この後、ＲＩＥ法を用いた全面エッチングにより、ゲート側壁膜１０を形成する。続けて、イオン注入法により、ソース・ドレイン拡散層となるｎ−拡散層１１を基板３の表面領域に形成する。この際、ゲートキャップ膜９上に形成したレジストパターン、ゲートキャップ膜９、ゲート側壁膜１０、ならびにポリＳｉ膜７およびＷＳｉ２膜８からなるゲート電極６をマスクとして用いる。以上説明した工程により、ＭＯＳトランジスタ１２を基板３上に形成する。
【００３０】
次に、例えばＢＰＳＧ膜（Ｂｏｒｏｎ−ｄｏｐｅｄ  Ｐｈｏｓｐｈｏｒ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ膜）からなる第１の層間絶縁膜１３を、ＭＯＳトランジスタ１２が形成された基板３の上に全面的に設ける。具体的には、ＣＶＤ法によりＢＰＳＧ膜１３を基板３上に約５００ｎｍ堆積させる。この後、第１層間絶縁膜１３に、例えばＣＭＰ（Ｃｈｅｍｉｃａｌａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ケミカル・メカニカル・ポリッシング）法を施す。これにより、第１層間絶縁膜１３の露出表面（上面）を研磨して平坦化する。この際、ゲートキャップ膜９上の第１層間絶縁膜１３の膜厚が約１００ｎｍになるまで研磨する。これにより、所望の膜厚を有する第１層間絶縁膜１３を基板３上に形成する。
【００３１】
次に、ｎ−型不純物拡散層（ｎ−拡散層）１１の上方の第１層間絶縁膜１３をエッチングして、ｎ−拡散層１１と図示しないビット線およびＳＮ電極２１ａとのコンタクトを取るための図示しない第１のコンタクトホールを設ける。この第１コンタクトホールは、その下端開口がｎ−拡散層１１の上面（表面）に達するように、第１層間絶縁膜１３をその厚さ方向に貫通して設けられる。これにより、ｎ−型不純物拡散層１１の表面は、第１コンタクトホール内に露出される。また、本実施形態においては、いわゆる高選択比ＲＩＥ法を用いて自己整合的に第１コンタクトホールを開孔する。本実施形態の高選択比ＲＩＥ法は、第１層間絶縁膜１３に用いたＢＰＳＧ膜と、ゲートキャップ膜９に用いたシリコン窒化膜との間で、エッチングレートが１０倍以上異なるように設定されたＲＩＥ法を指す。具体的には、ＢＰＳＧ膜１３のエッチングレートが、Ｓｉ３Ｎ４膜９のエッチングレートに比べて１０倍以上速くなるように設定されたＲＩＥ法を指す。
【００３２】
第１層間絶縁膜１３中に第１コンタクトホールを開孔した後、この第１コンタクトホール内をｎ＋型のポリＳｉ膜（ｎ＋多結晶シリコン膜）１７を用いて略完全に埋め込む。これにより、ポリＳｉ膜１７の下端面はｎ−拡散層１１の露出表面（上面）と接触する。この後、例えばＣＭＰ法を用いて第１コンタクトホールの外部に付着したポリＳｉ膜１７を研磨して除去し、第１コンタクトホール内にのみポリＳｉ膜１７を残存させる。それとともに、第１コンタクトホール内に埋め込んだポリＳｉ膜１７の上端面（露出表面）を研磨して平坦化する。
【００３３】
次に、第１層間絶縁膜１３の露出表面上に全面的に、第２の層間絶縁膜１４および第３の層間絶縁膜１５を、例えばＣＶＤ法を用いて約１５０ｎｍ連続して堆積させる。そして、第２層間絶縁膜１４および第３層間絶縁膜１５中に、図示しないビット線などをポリＳｉ膜１７に達するように形成する。この後、ポリＳｉ膜１７と電気的に接続される図示しないビット線を、第２層間絶縁膜１４および第３層間絶縁膜１５を介して埋め込み形成する。続けて、第３層間絶縁膜１５の露出表面（上面）上に全面的に、例えばシリコン窒化膜からなるエッチングストッパー膜１６を、例えばＣＶＤ法を用いて約５０ｎｍ堆積させる。この後、エッチングストッパー膜１６の露出表面（上面）を、例えばＣＭＰ法を用いて研磨して平坦化する。
【００３４】
次に、ポリＳｉ膜１７の上方のエッチングストッパー膜１６、第３層間絶縁膜１５、および第２層間絶縁膜１４を、上側から順番にＲＩＥ法等を用いてエッチングして、図示しない第２のコンタクトホールを設ける。この第２のコンタクトホールは、その下端開口が第１コンタクトホール内に埋め込まれたポリＳｉ膜１７の上端面に達するように、各膜１６，１５，１４をそれらの厚さ方向に貫通して設けられる。これにより、ポリＳｉ膜１７の表面（上端面）は、第２コンタクトホール内に露出される。続けて、この第２コンタクトホール内をプラグ材料としてのタングステン（Ｗ）膜１８を用いて略完全に埋め込むように、エッチングストッパー膜１６の露出表面上に全面的に、ＣＶＤ法などを用いてタングステン膜１８を堆積させる。これにより、第２コンタクトホール内はタングステン膜１８により略完全に埋め込まれる。この際、タングステン膜１８の下端面はポリＳｉ膜１７の上端面（露出表面）と接触する。
【００３５】
この後、例えばＣＭＰ法を用いてエッチングストッパー膜１６上のタングステン膜１８を研磨して除去し、第２コンタクトホール内にのみタングステン膜１８を残存させる。それとともに、第２コンタクトホール内に埋め込んだタングステン膜１８の上端面（露出表面）を研磨して平坦化する。このタングステン膜１８は、第１コンタクトホール内に埋め込まれたポリＳｉ膜１７とともに、メモリセル２のコンタクトプラグ３４として機能する。
【００３６】
次に、エッチングストッパー膜１６の露出表面上に全面的に、例えばＣＶＤ法を用いて、第１のサポート絶縁膜２２、第２のサポート絶縁膜２３、および第３のサポート絶縁膜２４を連続して堆積させる。これら各サポート絶縁膜２２，２３，２４は、後に設けられるキャパシタ素子２０のＳＮ電極２１ａを支持（サポート）する。第１サポート絶縁膜２２は、例えばＳｉＮ膜により形成される。また、第２サポート絶縁膜２３は、例えばＴＥＯＳ膜などのＳｉＯ２膜により形成される。また、第３サポート絶縁膜２４は、例えばＳｉＮ膜により形成される。続けて、第３サポート絶縁膜２４の露出表面上に全面的に、ＳＮ電極２１ａを形成するためのＳＮ電極形成用絶縁膜２７を、例えばＣＶＤ法を用いて堆積させる。
【００３７】
次に、図２（ｂ）に示すように、タングステン膜１８の上方のＳＮ電極形成用絶縁膜２７および第１〜第３のサポート絶縁膜２２，２３，２４を、上側から順番にＲＩＥ法等を用いてエッチングする。これにより、それら各膜２７，２４，２３，２２の内部にＳＮ電極２１ａを形成するためのＳＮ電極形成用ホール２８を設ける。このＳＮ電極形成用ホール２８は、その下端開口が第２コンタクトホール内に埋め込まれたタングステン膜１８の上端面に達するように、各膜２７，２４，２３，２２をそれらの厚さ方向に貫通して設けられる。これにより、タングステン膜１８の表面（上端面）は、ＳＮ電極形成用ホール２８内に露出される。
【００３８】
次に、図３（ａ）に示すように、ＳＮ電極形成用ホール２８の内側およびＳＮ電極形成用絶縁膜２７の上面に、例えばＣＶＤ法を用いてＴｉＮ膜２９を堆積させる。この際、ＴｉＮ膜２９は、第２コンタクトホール内に埋め込まれたタングステン膜１８の露出表面を覆うように堆積される。このＴｉＮ膜２９は、後の加工工程において、隣接するキャパシタ素子２０の電極２１同士が接触しないように、電極２１同士の間隔を広げるための離間部材としてのスペーサ膜１９に加工される。したがって、このＴｉＮ膜２９は、隣接するキャパシタ素子２０の電極２１同士が接触しない程度に、電極２１同士の間隔を広げて保持できる膜厚に形成される。
【００３９】
次に、図３（ｂ）に示すように、例えばスパッタリング法やＣＶＤ法などを用いて、ＴｉＮ膜２９の露出表面を覆うように、第１のＲｕ膜３０をその膜厚が約３０ｎｍになるまで堆積させる。この第１のＲｕ膜３０は、後の加工工程により、キャパシタ素子２０のＳＮ電極２１ａとなる。続けて、同じくスパッタリング法やＣＶＤ法などを用いて、例えばレジスト膜からなるＣＭＰ犠牲膜３１によりＳＮ電極形成用ホール２８の内部を埋め込む。この後、例えばＣＭＰ法を用いて、ＳＮ電極形成用ホール２８の外部に付着しているＴｉＮ膜２９、第１のＲｕ膜３０、およびＣＭＰ犠牲膜３１を研磨して除去する。これにより、ＴｉＮ膜２９、第１のＲｕ膜３０、およびＣＭＰ犠牲膜３１をＳＮ電極形成用ホール２８の内部にのみ残存させる。
【００４０】
次に、図４（ａ）に示すように、希ＨＦ水溶液を用いたウェットエッチング法により、ＳＮ電極形成用絶縁膜２７を除去する。これにより、第１のＲｕ膜３０をシリンダ形状に加工し、シリンダ形状を有するＳＮ電極２１ａを得る。それとともに、ＴｉＮ膜２９を第１〜第３のサポート絶縁膜２２，２３，２４の内部にのみ残存させる。これにより、ＴｉＮ膜をＳＮ電極２１ａの下端部の外側表面を覆うように加工し、スペーサ膜１９を得る。このスペーサ膜１９は、各キャパシタ素子２０の下端部のうち、少なくとも隣接するキャパシタ素子２０と対向する側に設けられることが好ましい。これにより、隣接する各キャパシタ素子２０の電極２１同士の間隔を、スペーサ膜１９の膜厚分広げることができる。前述したように、本実施形態においては、隣接する各キャパシタ素子２０のＳＮ電極２１ａの下端部の外側表面を覆うようにスペーサ膜１９を形成する。これにより、後述するＰＬ電極２１ｂ同士の間隔をスペーサ膜１９の膜厚分広げて、ＰＬ電極２１ｂ同士の接触を防ぐことができる。
【００４１】
また、このＴｉＮ膜からなるスペーサ膜１９は、コンタクトプラグ３４の一部を構成するタングステン膜１８とＲｕ膜からなるＳＮ電極２１ａとの間に挟まれた構造となっている。これにより、スペーサ膜１９は、通常のバリアメタル膜としても機能する。続けて、ＳＮ電極２１ａおよび第３サポート絶縁膜２４の露出表面を覆うように、例えばＣＶＤ法を用いてＴａ２Ｏ５膜３２を、その膜厚が約１０ｎｍ〜１５ｎｍとなるように堆積させる。このＴａ２Ｏ５膜３２は、キャパシタ絶縁膜（キャパシタ誘電体膜）２５となる。
【００４２】
次に、図４（ｂ）に示すように、例えばスパッタリング法やＣＶＤ法などを用いて、Ｔａ２Ｏ５膜３２の露出表面を覆うように第２のＲｕ膜３３を堆積させる。この第２のＲｕ膜３３は、キャパシタ素子２０のＰＬ電極２１ｂとなる。この際、隣接するキャパシタ素子２０のＰＬ電極２１ｂ同士が接触しないように、Ｒｕ膜３３を、その膜厚が例えば約２０ｎｍ〜３０ｎｍとなるように堆積させる。
【００４３】
次に、図１に示すように、例えばＣＶＤ法を用いて、ＰＬ電極２１ｂの露出表面を覆うようにマスク部材としてのＰＬ電極加工用マスク膜２６を設ける。この際、隣接するキャパシタ素子２０のＰＬ電極２１ｂ同士の間を略完全に埋めるように、マスク膜２６を堆積させる。このマスク膜２６は、例えばＴＥＯＳ膜などの絶縁膜から形成される。このマスク２６膜により、隣接するＰＬ電極２１ｂ同士の接触を防ぐことができる。
【００４４】
この後、例えば光リソグラフィ法、あるいはＲＩＥ法などを用いてＰＬ電極２１ｂを加工する。これにより、シリンダ型スタック構造を有する２個のキャパシタ素子２０を得る。ひいては、これら各キャパシタ素子２０および前述した２個のＭＯＳトランジスタ１２などから構成されるメモリセル２を得る。続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の性能および品質を有するＤＲＡＭ１を得る。ただし、それら各工程の詳細な説明は省略する。
【００４５】
以上説明したように、この第１実施形態によれば、ＴｉＮ膜からなるスペーサ膜１９が、隣接する各キャパシタ素子２０のＳＮ電極２１ａの下端部の外側表面を覆うように設けられている。各スペーサ膜１９は、隣接するキャパシタ素子２０のＰＬ電極２１ｂ同士が接触しない程度に、ＰＬ電極２１ｂ同士の間隔を広げて保持できる膜厚に形成されている。これにより、隣接するＰＬ電極２１ｂ同士の接触を防ぐことができる。また、各スペーサ膜１９により、隣接するＰＬ電極２１ｂ同士の間を広げて、この空間をＴＥＯＳ膜からなるマスク膜２６を用いて略完全に埋め込む。これにより、例えば隣接する各ＰＬ電極２１ｂが熱変形した場合でも、ＰＬ電極２１ｂ同士の接触を防ぐことができる。
【００４６】
通常、ＰＬ電極２１ｂ同士が接触すると、熱工程中に接触部分（接合部分）において結晶粒（グレイン）の成長が起こり、各キャパシタ素子２０を構成している各膜２１ａ，２１ｂ，２５が互いに物理的に引っ張り合う現象が起きる。この際に生じる応力により、キャパシタ絶縁膜２５とＳＮ電極２１ａおよびＰＬ電極２１ｂとの間の界面において膜剥がれが起きる。ところが、本実施形態においては、前述したように、スペーサ膜１９により、隣接するＰＬ電極２１ｂ同士の間隔は、たとえＰＬ電極２１ｂが熱変形した場合でもＰＬ電極２１ｂ同士が互いに接触しない程度に広げられている。それとともに、各ＰＬ電極２１ｂの間は、ＴＥＯＳ膜からなるマスク膜２６により略完全に埋め込まれている。
【００４７】
この結果、キャパシタ素子２０の側壁部における結晶粒（グレイン）の成長を抑制したり、あるいは無くしたりすることができる。特に、キャパシタ素子２０のＰＬ電極２１ｂ、キャパシタ誘電体膜２５、およびＳＮ電極２１ａのそれぞれの界面において、結晶粒の成長を抑制したり、あるいは無くしたりすることができる。ひいては、キャパシタ素子２０の各界面における結晶粒の成長に伴う膜収縮を抑制したり、あるいは無くしたりすることができる。これにより、図６に示すように、キャパシタ素子２０の各界面における膜剥がれを殆ど無くすことが可能となる。
【００４８】
図７に、本発明者らが調べた、従来技術に係るＤＲＡＭが備えるキャパシタ素子に流れるリーク電流の特性、および本実施形態に係るＤＲＡＭ１が備えるキャパシタ素子２０に流れるリーク電流の特性を、それぞれグラフを用いて示す。従来技術のキャパシタ素子に流れるリーク電流の特性を、図７中破線グラフで示す。また、本実施形態のキャパシタ素子２０に流れるリーク電流の特性を、図７中実線グラフで示す。この図７から明らかなように、膜剥がれを生じ易い従来技術のＤＲＡＭに比べて、本実施形態のＤＲＡＭ１では、そのキャパシタ素子２０に流れるリーク電流の量が大幅に低減されている。すなわち、従来技術に係るＤＲＡＭに比べて、本実施形態に係るＤＲＡＭ１では、そのキャパシタ素子２０のリーク電流特性が大幅に向上されている。本発明者らが行った実験によれば、ＤＲＡＭ１のキャパシタ素子２０に流れるリーク電流の量は、ＤＲＡＭ１の適正な作動を妨げない程度の量であることが分かった。また、キャパシタ素子２０の各界面において、結晶粒は、たとえ発生してもキャパシタ素子２０の電気的性能を損なわない程度の大きさに抑制されていたことが分かった。
【００４９】
また、キャパシタ素子２０の各界面における膜剥がれを殆ど無くすことができるので、セル面積の減少を殆ど無くすことができる。これにより、ＤＲＡＭ１の適正な作動に必要な静電容量を安定して得ることができ、ＤＲＡＭ１の信頼性を向上できる。これにより、ＤＲＡＭ１は、その電気的性能を安定して発揮して、適正な状態で作動できる。このように、本実施形態に係るＤＲＡＭ１は、デザインルールの大きさに拘らず、キャパシタ素子２０の電極２１同士の接触を防止できるキャパシタ構造が採用されているので、その品質、電気的性能、および信頼性が向上されている。
【００５０】
また、本実施形態においては、スペーサ膜１９の膜厚を制御することにより、隣接するＰＬ電極２１ｂ同士の間隔を所望の大きさに広げて保持できる。これも本実施形態の特徴の一つである。
【００５１】
また、本実施形態を適用可能なキャパシタ素子２０の構造は、前述したシリンダ型スタック構造には限られない。例えば、図８に示すような、いわゆるＰｅｄｅｓｔａｌ型（箱型）と称されるスタック構造を有するキャパシタ素子４３に適用しても構わない。このキャパシタ素子４３では、これが備える２個の電極４４のうち、下部電極としてのＳＮ電極４４ａが箱型の立体形状に形成されている。そして、この箱型のＳＮ電極４４ａの表面を覆うように、キャパシタ誘電体膜４５および上部電極としてのＰＬ電極４４ｂが設けられている。メモリセル４２は、第１実施形態と同様に、キャパシタ素子４３やＭＯＳトランジスタ１２などから構成されている。このような箱型スタック構造を有するキャパシタ素子４３を備えるＤＲＡＭ４１においても、前述したＤＲＡＭ１と同様の効果を得ることができる。
【００５２】
さらに、本実施形態の効果は、キャパシタ素子２０（４３）を図５（ａ），（ｂ）に示すように設けた場合に顕著に現れる。具体的に説明すると、図５（ａ）に示すように、例えば隣接する４個のキャパシタ素子２０（４３）のそれぞれの中心Ｃ同士の距離について、より短い（近い）方をｘとする。それとともに、より長い（遠い）方をｙとする。そして、各キャパシタ素子２０（４３）を、ｘ＜０．２５μｍ，ｙ＜０．５５μｍとなる位置に設ける。また、図５（ｂ）に示すように、各キャパシタ素子２０（４３）の高さ（深さ）をＬ、上端部の幅（径）をＷ１、そして下端部の幅（径）をＷ２とする。そして、各キャパシタ素子２０（４３）を、Ｌ＞１μｍ，Ｗ１＜０．２５μｍ，Ｗ２＜０．１５μｍとなるように形成する。この場合、各キャパシタ素子２０（４３）のアスペクト比は４以上となる。
【００５３】
このように、隣接する４個のキャパシタ素子２０（４３）を、それらの間が極めて密な状態となる位置に設けるとともに、各キャパシタ素子２０（４３）を高アスペクト比の形状に形成する。この場合、従来技術では、ＰＬ電極２１ｂ（４４ｂ）同士の接触を防止するマスク部材を、各キャパシタ素子２０（４３）同士の間に十分に埋め込み難い。このため、各キャパシタ素子２０（４３）のＰＬ電極２１ｂ（４４ｂ）同士が熱変形して接触し易い。これに対して、本実施形態では、各キャパシタ素子２０（４３）の下端部にスペーサ膜１９が設けられているので、ＰＬ電極２１ｂ（４４ｂ）同士の間隔を広げることができる。それとともに、ＰＬ電極２１ｂ（４４ｂ）同士の接触を防止するマスク部材を、各キャパシタ素子２０（４３）同士の間に十分に埋め込むことができる。したがって、本実施形態によれば、半導体装置のデザインルールが微細になるにつれて、またキャパシタ素子のアスペクト比が高くなるにつれて、その効果が大きくなる。
【００５４】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図９および図１０を参照しつつ説明する。図９は、第２実施形態に係る半導体装置としてのＤＲＡＭのメモリセル付近の概略構成を示す断面図である。図１０は、第２実施形態に係る半導体装置としてのＤＲＡＭのメモリセル付近の他の概略構成を示す断面図である。なお、図１と同一部分は同一符号を付してその詳しい説明を省略する。
【００５５】
本実施形態においては、図９に示すように、ＤＲＡＭ５１が備えるキャパシタ素子（キャパシタセル）２０の電極２１の上端部およびその周辺にのみＰＬ電極加工用マスク膜５２を設ける。キャパシタ素子２０のＰＬ電極２１ｂを加工する際に、ハードマスクとして堆積させるマスク膜５２の形成材料の膜応力が非常に大きい場合、もしくは温度変化に対するマスク膜５２の形成材料の膜応力の変化が非常に大きい場合に本実施形態は有効である。
【００５６】
本実施形態のＤＲＡＭ５１は、ＰＬ電極２１ｂまでは前述した第１実施形態と同じ方法および同じ材料によって製造される。したがって、ＰＬ電極２１ｂを形成するまでの工程、および装置構成についての説明は省略する。
【００５７】
ＰＬ電極２１ｂを形成した後、図９に示すように、ＰＬ電極２１ｂの上端部およびその周辺のみを覆うように、マスク部材としてのＰＬ電極加工用マスク膜５２を設ける。この際、マスク膜５２を構成する各種の元素や粒子の飛来方向が、基板３に対して垂直方向に異方性を有するような成膜方法を用いることが好ましい。このような成膜方法としては、例えばスパッタリング法、プラズマＣＶＤ法、あるいは光ＣＶＤ法などがある。また、マスク膜５２の形成材料としてはＴｉＮ、Ｗ、ＴａＮ、ＳｉＮなどが好ましい。
【００５８】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、通常のＣＶＤ法などを用いて、ハードマスク（Ｈａｒｄ  Ｍａｓｋ）をＰＬ電極２１ｂ上に堆積させようとすると、ＰＬ電極２１ｂの側壁部にもハードマスクが堆積する。具体的には、ＰＬ電極２１ｂの中間部や下端部にもハードマスクが堆積する。ハードマスクを形成する材料が、例えばＴｉＮ膜などの膜応力（ストレス）やその変化が高い金属膜であると、その応力などが原因となってＰＬ電極２１ｂの側壁部において膜剥がれが起きる。ところが、本実施形態においては、例えばＰＶＤ法などの異方性の高い成膜方法を用いて、ＰＬ電極２１ｂの上端部およびその周辺にのみハードマスクであるＰＬ電極加工用マスク膜５２を堆積させる。これにより、ＰＬ電極２１ｂの側壁部に掛かるストレスを殆ど無くすことができる。
【００５９】
この結果、ＰＬ電極２１ｂの側壁部において、キャパシタ素子２０のＰＬ電極２１ｂ、キャパシタ誘電体膜２５、およびＳＮ電極２１ａのそれぞれの界面におけるストレスによる膜剥がれを殆ど無くすことが可能となる。また、キャパシタ素子２０の側壁部に高ストレス膜が存在しないため、キャパシタ素子２０を形成した後の熱工程においても、キャパシタ素子２０の各界面におけるストレスによる膜剥がれが殆ど生じない。
【００６０】
また、マスク膜５２の一部は、隣接するＰＬ電極２１ｂ同士の間にも、各ＰＬ電極２１ｂに挟まれるように設けられる。そして、この隣接するＰＬ電極２１ｂ同士の間に挟まれたマスク膜５２が、前述したスペーサ膜１９と同様の働きをする。すなわち、隣接するＰＬ電極２１ｂ同士の間に挟まれたマスク膜５２は、各ＰＬ電極２１ｂ同士が接触しないように、ＰＬ電極２１ｂ同士の間隔を広げるスペーサ（離間部材）として機能する。これにより、キャパシタ素子２０を形成した後の熱工程において、隣接するＰＬ電極２１ｂ間における結晶粒の成長や、これに伴う膜収縮をより良好に抑制できる。したがって、キャパシタ素子２０の各界面における膜剥がれを略完全に防止することができる。
【００６１】
これらの結果、キャパシタ素子２０のリーク電流特性の劣化や静電容量の減少等をより良好に抑制できる。このように、本実施形態に係るＤＲＡＭ５１は、デザインルールの大きさに拘らず、キャパシタ素子２０の電極２１同士がより接触し難いキャパシタ構造が採用されているので、その品質、電気的性能、および信頼性がより向上されている。
【００６２】
また、本実施形態を適用可能なキャパシタ素子２０の構造は、前述したシリンダ型スタック構造には限られない。例えば、図１０に示すような、箱型スタック構造を有するキャパシタ素子４３に適用しても構わない。ＰＬ電極加工用マスク膜５２は、キャパシタ素子４３のＰＬ電極４４ｂの上端部およびその周辺のみを覆うように設けられている。このような箱型スタック構造を有するキャパシタ素子４３を備えるＤＲＡＭ６１においても、前述したＤＲＡＭ５１と同様の効果を得ることができる。
【００６３】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図１１〜図１４を参照しつつ説明する。図１１は、第３実施形態に係る半導体装置としてのＦｅＲＡＭのメモリセル付近の概略構成を示す断面図である。図１２〜図１４は、図１１のＦｅＲＡＭのメモリセル付近の製造方法を示す工程断面図である。なお、図１と同一部分は同一符号を付してその詳しい説明を省略する。
【００６４】
先ず、図１１を参照しつつ、第３実施形態に係る半導体装置としてのＦｅＲＡＭ７１が備えるメモリセル７２付近の概略構成について説明する。本実施形態において、メモリセル７２の一部を構成するキャパシタ素子（キャパシタセル）８５は、いわゆるＰｅｄｅｓｔａｌ型（箱型）スタック構造に形成されている。また、本実施形態においては、ＦｅＲＡＭ７１が備える複数個のキャパシタ素子８５のうち、隣接する２個のキャパシタ素子８５、およびそれらの周辺について説明および図示する。
【００６５】
図１１に示すように、ｐ型シリコン基板３にトレンチ型の素子分離領域４が形成されている。基板３上には、ゲート絶縁膜５が設けられている。このゲート絶縁膜５上には、ワード線となるゲート電極６が設けられている。このゲート電極６は、例えばポリＳｉ膜７およびＷＳｉ２膜８からなるポリサイド構造を有している。ゲート電極６上には、ゲートキャップ膜９が設けられている。また、ゲート絶縁膜５、ゲート電極６、およびゲートキャップ膜９の両側部には、シリコン窒化膜からなるゲート側壁膜１０が設けられている。さらに、基板３には、ソース・ドレイン拡散層（ｎ−拡散層）１１が形成されている。これらにより、ＭＯＳトランジスタ１２が形成されている。
【００６６】
ＭＯＳトランジスタ１２が形成された基板３上には、第１層間絶縁膜１７３が設けられている。この第１層間絶縁膜７３の内部には、ｎ＋多結晶シリコン膜７４が埋め込まれている。ｎ＋多結晶シリコン膜７４は、第１層間絶縁膜７３を貫通して開孔された図示しない２つのコンタクトホール内に埋め込まれる。また、コンタクトホール内において、ｎ＋多結晶シリコン膜７４の周りには、図示しない拡散防止層としてＴｉＮ膜およびＴｉ膜のＴｉ積層膜が形成される。ｎ＋多結晶シリコン膜７４は、ソース・ドレイン拡散層１１の上面に拡散防止層を介して間接的に接触して形成されている。
【００６７】
ｎ＋多結晶シリコン膜７４が埋め込まれた第１層間絶縁膜７３の上には、第２の層間絶縁膜７５が堆積されている。この第２層間絶縁膜７５の内部には、コンタクトプラグ７７としてのタングステン（Ｗ）膜７６が埋め込まれている。タングステン膜７６は、第２層間絶縁膜７５中にパターニングされて、第２層間絶縁膜７５を貫通して開孔された図示しないコンタクトホール内に埋め込まれる。また、コンタクトホール内において、タングステン膜７６の周りには、図示しない拡散防止層としてＴｉＮ膜およびＴｉ膜のＴｉ積層膜が形成される。タングステン膜７６は、第１層間絶縁膜７３内に埋め込まれているｎ＋多結晶シリコン膜７４の上面に拡散防止層を介して間接的に接触して形成されている。タングステン膜７６は、ｎ＋多結晶シリコン膜７４とともにコンタクトプラグ７７を構成する。さらに、第２層間絶縁膜７５中には、図示しない他のコンタクトプラグやビット線コンタクトプラグに接続されるコンタクトプラグ、およびビット線などが形成されている。
【００６８】
タングステン膜７６が埋め込まれた第２層間絶縁膜７５の上には、第３の層間絶縁膜７８および第４の層間絶縁膜７９が積層されて設けられている。そして、これら第３および第４の層間絶縁膜７８，７９の内部には、Ｉｒ膜８０およびＩｒＯ２膜８１からなるバリアメタル積層膜８２が形成されている。このバリアメタル積層膜８２は、第２層間絶縁膜７５中に埋め込まれているタングステン膜７６の上面に直接接触して形成されている。すなわち、バリアメタル積層膜８２は、第１および第２の層間絶縁膜７３，７５中に形成されているコンタクトプラグ７７の上面に直接接触して形成されている。
【００６９】
バリアメタル積層膜８２が形成された第４層間絶縁膜７９の上には、後述するキャパシタ素子８５の第１の下部電極８６ａを支持するためのサポート絶縁膜８３が設けられている。このサポート絶縁膜８３の内部には、離間部材（スペーサ膜）となる第１の密着層８４が２箇所に形成されている。これら各第１密着層８４は、第３および第４の層間絶縁膜７８，７９中に形成されているバリアメタル積層膜８２のＩｒＯ２膜８１の上面に直接接触して設けられている。各第１密着層８４は、例えばＴｉＮ膜やＴｉ膜、あるいはこれらの積層膜などから形成されている。各第１密着層８４は、隣接する２個のキャパシタ素子８５を覆うように設けられる第２の密着層８９同士が接触しないように、第２密着層８９同士の間隔を所定の大きさに保持できる位置に設けられている。同様に、各第１密着層８４は、それらの膜厚が、第２密着層８９同士が接触しない大きさに設定されている。
【００７０】
各第１密着層８４の上には、キャパシタ素子８５が備える４個の電極８６のうち、Ｐｅｄｅｓｔａｌ型（箱型）に形成された第１の下部電極としての第１ＳＮ電極８６ａがそれぞれ設けられている。各第１ＳＮ電極８６ａは、例えばＰｔ膜から形成されている。また、各第１ＳＮ電極８６ａは、各第１密着層８４を介して、サポート絶縁膜８３により支持されて直立している。
【００７１】
各第１ＳＮ電極８６ａ上には、例えばＴｉ膜からなるシード層８７が設けられている。そして、シード層８７の上には、各第１ＳＮ電極８６ａと対をなすように、第２の下部電極としての第２ＳＮ電極８６ｂが設けられている。第２ＳＮ電極８６ｂは、例えばＳｒＲｕＯ３膜（ＳＲＯ膜）から形成されている。第２ＳＮ電極８６ｂの上には、例えばＰｂＺｎＯ３膜からなるキャパシタ絶縁膜（キャパシタ誘電体膜）８８が設けられている。そして、キャパシタ絶縁膜８８の上には、第１および第２のＳＮ電極８６ａ，８６ｂと対をなすように、第１の上部電極としての第１ＰＬ電極８６ｃおよび第２の上部電極としての第２ＰＬ電極８６ｄが設けられている。第１ＰＬ電極８６ｃおよび第２ＰＬ電極８６ｄは、互いに独立している２個の第１ＳＮ電極８６ａに対応して、２個ずつ設けられている。各第１ＰＬ電極８６ｃは、例えばＳｒＲｕＯ３膜から形成されている。また、各第２ＰＬ電極８６ｄは、例えばＰｔ膜から形成されている。本実施形態のキャパシタ素子８５は、図１１に示すように、箱型スタック構造とされている。
【００７２】
各第２ＰＬ電極８６ｄの表面上には、これらを覆うように第２密着層８９が設けられている。各第２密着層８９は、例えばＡｌ２Ｏ３膜から形成されている。また、各第２密着層８９の上には、第１および第２のＰＬ電極８６ｃ，８６ｄを加工する際に用いるマスク部材としてのＰＬ電極加工用マスク膜９０が設けられている。このマスク膜９０は、例えばＴＥＯＳ膜から形成されている。さらに、ＰＬ電極加工用マスク膜９０の上には、加工済みのキャパシタ素子８５全体を覆うように、拡散防止膜９１および第５の層間絶縁膜９２が連続して設けられている。拡散防止膜９１は、例えばＡｌ２Ｏ３膜から形成されている。また、第５の層間絶縁膜９２は、例えばＴＥＯＳ膜から形成されている。
【００７３】
次に、図１１〜図１４を参照しつつ、以上説明したＦｅＲＡＭ７１の製造方法について説明する。
【００７４】
先ず、図１２（ａ）に示すように、不純物濃度５×１０１５ｃｍ−３程度のｐ型シリコン基板３の（１  ０  ０）面に、図示しないウェルを形成する。この際、ｎチャンネルトランジスタ領域にはｐウェルを形成し、ｐチャンネルトランジスタ領域にはｎウェルを形成する。
【００７５】
次に、深さが約０．２μｍのトレンチ型の素子分離領域４を基板３に形成する。素子分離領域４は、例えばＲＩＥ法を用いて基板３に図示しない溝（トレンチ）を掘り、このトレンチ内に絶縁膜を埋め込むことにより形成される。
【００７６】
次に、膜厚が約６ｎｍのゲート絶縁膜５を基板３の露出表面上に形成する。続けて、このゲート絶縁膜５上にワード線となるゲート電極６を形成する。本実施形態では、ゲート電極６における抵抗を小さくするために、ゲート電極６をいわゆるポリサイド構造とする。具体的には、ゲート電極６として、ポリＳｉ膜７およびＷＳｉ２膜８を積層した多層膜を採用する。先ず、ポリＳｉ膜７をゲート絶縁膜５上に約５０ｎｍ設け、次に、ＷＳｉ２膜８をポリＳｉ膜７上に約５０ｎｍ設ける。続けて、ＷＳｉ２膜８上に、例えばＳｉ３Ｎ４膜などのシリコン窒化膜からなるゲートキャップ膜９を形成する。このゲートキャップ膜９は、後工程における自己整合工程の際のゲート電極６へのエッチングストッパー膜として機能する。続けて、ゲートキャップ膜９上に図示しないレジストパターンを形成し、このレジストパターンをマスクとして用いてゲートキャップ膜９を加工する。そして、加工されたゲートキャップ膜９をマスクとして用いて、ポリＳｉ膜７およびＷＳｉ２膜８を加工する。これにより、ゲート電極６を形成する。
【００７７】
次に、ゲート電極６が形成された基板３に対して熱酸化処理を施し、いわゆる後酸化膜を形成する。なお、この後酸化膜の図示は省略する。本実施形態においては、例えば約１０５０℃の酸素雰囲気下で約５秒のＲＴＯによる熱酸化処理を基板３に対して施す。これにより、ゲート電極６、および後の工程で形成される低濃度の不純物拡散層（ソース・ドレイン拡散層、ｎ−拡散層）１１の耐圧能力を向上させる。
【００７８】
次に、ＬＤＤ構造を形成するために、膜厚が約２０ｎｍのシリコン窒化膜を基板３上に成膜する。この後、ＲＩＥ法を用いた全面エッチングにより、ゲート側壁膜１０を形成する。続けて、イオン注入法により、ソース・ドレイン拡散層となるｎ−拡散層１１を基板３の表面領域に形成する。この際、ゲートキャップ膜９上に形成したレジストパターン、ゲートキャップ膜９、ゲート側壁膜１０、ならびにポリＳｉ膜７およびＷＳｉ２膜８からなるゲート電極６をマスクとして用いる。以上説明した工程により、ＭＯＳトランジスタ１２を基板３上に形成する。
【００７９】
次に、例えばＢＰＳＧ膜からなる第１の層間絶縁膜７３を、ＭＯＳトランジスタ１２が形成された基板３の上に全面的に設ける。具体的には、ＣＶＤ法によりＢＰＳＧ膜７３を基板３上に約５００ｎｍ堆積させる。この後、第１層間絶縁膜７３に、例えばＣＭＰ法を施す。これにより、第１層間絶縁膜７３の露出表面（上面）を研磨して平坦化する。この際、ゲートキャップ膜９上の第１層間絶縁膜７３の膜厚が約１００ｎｍになるまで研磨する。これにより、所望の膜厚を有する第１層間絶縁膜７３を基板３上に形成する。
【００８０】
次に、ｎ−型不純物拡散層（ｎ−拡散層）１１の上方の第１層間絶縁膜１３をエッチングして、ｎ−拡散層１１と図示しないビット線、ならびにｎ−拡散層１１と第１および第２のＳＮ電極８６ａ，８６ｂとのコンタクトを取るための図示しない第１のコンタクトホールを設ける。この第１コンタクトホールは、その下端開口がｎ−拡散層１１の上面（表面）に達するように、第１層間絶縁膜７３をその厚さ方向に貫通して設けられる。これにより、ｎ−型不純物拡散層１１の表面は、第１コンタクトホール内に露出される。また、本実施形態においては、いわゆる高選択比ＲＩＥ法を用いて自己整合的に第１コンタクトホールを開孔する。本実施形態の高選択比ＲＩＥ法は、第１層間絶縁膜７３に用いたＢＰＳＧ膜と、ゲートキャップ膜９に用いたシリコン窒化膜との間で、エッチングレートが１０倍以上異なるように設定されたＲＩＥ法を指す。具体的には、ＢＰＳＧ膜７３のエッチングレートが、Ｓｉ３Ｎ４膜９のエッチングレートに比べて１０倍以上速くなるように設定されたＲＩＥ法を指す。
【００８１】
第１層間絶縁膜７３中に第１コンタクトホールを開孔した後、この第１コンタクトホール内をｎ＋型のポリＳｉ膜（ｎ＋多結晶シリコン膜）７４を用いて略完全に埋め込む。また、コンタクトホール内において、ｎ＋多結晶シリコン膜７４の周りには、図示しない拡散防止層としてＴｉＮ膜およびＴｉ膜のＴｉ積層膜が形成される。ポリＳｉ膜７４の下端面は、ｎ−拡散層１１の露出表面（上面）に拡散防止層を介して間接的に接触する。この後、例えばＣＭＰ法を用いて第１コンタクトホールの外部に付着したポリＳｉ膜７４などを研磨して除去し、第１コンタクトホール内にのみポリＳｉ膜７４を残存させる。それとともに、第１コンタクトホール内に埋め込んだポリＳｉ膜７４の上端面（露出表面）を研磨して平坦化する。このポリＳｉ膜７４は、コンタクトプラグ７７の一部を構成する。
【００８２】
次に、第１層間絶縁膜７３の露出表面上に全面的に、第２の層間絶縁膜７５を、例えばＣＶＤ法を用いて約１５０ｎｍ堆積させる。続けて、第２層間絶縁膜７５をパターニング加工して、コンタクトプラグ７７の一部であるポリＳｉ膜７４の上端面を露出させる図示しない第２のコンタクトホールを形成する。それとともに、第２層間絶縁膜７５をパターニング加工して、ポリＳｉ膜７４と電気的に接続される図示しないビット線などを形成する。続けて、この第２コンタクトホール内をプラグ材料としてのタングステン膜７６を用いて略完全に埋め込むように、第２層間絶縁膜７５の露出表面上に全面的に、ＣＶＤ法などを用いてタングステン膜７６を堆積させる。これにより、第２コンタクトホール内はタングステン膜７６により略完全に埋め込まれる。また、コンタクトホール内において、タングステン膜７６の周りには、図示しない拡散防止層としてＴｉＮ膜およびＴｉ膜のＴｉ積層膜が形成される。タングステン膜１８の下端面は、ポリＳｉ膜１７の上端面（露出表面）に拡散防止層を介して間接的に接触する。
【００８３】
この後、例えばＣＭＰ法を用いて第２層間絶縁膜７５上のタングステン膜７６などを研磨して除去し、第２コンタクトホール内にのみタングステン膜７６を残存させる。それとともに、第２コンタクトホール内に埋め込んだタングステン膜７６の上端面（露出表面）を研磨して平坦化する。このタングステン膜７６は、第１コンタクトホール内に埋め込まれたポリＳｉ膜７４とともに、メモリセル７２のコンタクトプラグ７７として機能する。
【００８４】
次に、第２層間絶縁膜７５の露出表面上に、例えばＣＶＤ法を用いて、ＳｉＮ膜からなる第３の層間絶縁膜７８およびＴＥＯＳ膜からなる第４の層間絶縁膜７９を連続して積層させる。続けて、タングステン膜７６の上方の第３および第４の層間絶縁膜７８，７９を、例えばエッチングなどにより除去して、タングステン膜７６の上端面および第２層間絶縁膜７５の上面の一部を露出させる。すなわち、タングステン膜７６の上方の第３および第４の層間絶縁膜７８，７９に、これらを貫通する図示しない穴を形成する。この際、第３層間絶縁膜７８は、第２層間絶縁膜７５中に形成されたビット線などキャップ膜としても機能する。この後、第３および第４の層間絶縁膜７８，７９に形成された穴の内部に、例えばＣＶＤ法を用いてＩｒ膜８０およびＩｒＯ２膜８１を連続して堆積させる。これにより、Ｉｒ膜８０およびＩｒＯ２膜８１からなるバリアメタル積層膜８２を穴の内部に埋め込む。この際、タングステン膜７６のおよび第２層間絶縁膜７５の露出表面は、Ｉｒ膜８０に接触して覆われる。
【００８５】
この後、例えばＣＭＰ法を用いて第４層間絶縁膜７９の上に付着しているＩｒ膜８０およびＩｒＯ２膜８１を研磨して除去する。それとともに、第４層間絶縁膜７９、ならびにＩｒ膜８０およびＩｒＯ２膜８１の上端面（露出表面）を研磨して平坦化する。バリアメタル積層膜８２は、拡散防止膜としても機能する。
【００８６】
次に、図１２（ｂ）に示すように、第４層間絶縁膜７９およびバリアメタル積層膜８２の露出表面上に、例えばＣＶＤ法を用いて、ＳｉＮ膜からなるサポート絶縁膜８３および第１ＳＮ電極形成用絶縁膜９３を連続して積層させる。この後、バリアメタル積層膜８２の上方の各絶縁膜８３，９３を、例えばＲＩＥ法を用いて除去して、第１ＳＮ電極８６ａを形成するための第１ＳＮ電極形成用ホール９４を２個隣接して形成する。これらのホール９４は、各絶縁膜８３，９３を貫通して形成される。これにより、バリアメタル積層膜８２は、その上端面の一部がホール９４内に露出される。また、サポート絶縁膜８３は、後工程において第１ＳＮ電極形成用絶縁膜９３を除去する際に、エッチングストッパー膜として機能する。
【００８７】
次に、図１３（ａ）に示すように、各電極形成用ホール９４の内側および第１ＳＮ電極形成用絶縁膜９３の上面に、例えばＣＶＤ法を用いて第１の密着層８４を堆積させる。この際、第１密着層８４は、バリアメタル積層膜８２の露出表面を覆うように堆積される。また、第１密着層８４は、例えばＴｉＮ膜やＴｉ膜、あるいはこれらの積層膜などから形成される。この第１密着層８４は、後の加工工程において隣接する２個のキャパシタ素子８５を覆うように設けられる第２の密着層８９同士が接触しないように、第２密着層８９同士の間隔を広げるための離間部材としてのスペーサ膜８４に加工される。実質的には、第１密着層８４は、隣接するキャパシタ素子８５の第２ＰＬ電極８６ｄ同士が接触しないように、第２ＰＬ電極８６ｄ同士の間隔を広げるためのスペーサ膜８４に加工される。したがって、この第１密着層８４は、隣接するキャパシタ素子８５の第２ＰＬ電極８６ｄ同士が接触しない程度に、第２ＰＬ電極８６ｄ同士の間隔を広げて保持できる膜厚に形成される。
【００８８】
次に、例えばＣＶＤ法、スパッタリング法、あるいはメッキ法などを用いて、第１密着層８４の露出表面を覆いつつ、各第１ＳＮ電極形成用ホール９４の内側を埋め込むように、第１のＰｔ膜８６ａを堆積させる。この第１Ｐｔ膜８６ａは、後の加工工程により、キャパシタ素子２０の第１ＳＮ電極８６ａとなる。続けて、例えばＣＭＰ法を用いてホール９４の外部に付着している第１密着層８４および第１Ｐｔ膜８６ａを研磨して除去する。これにより、第１密着層８４および第１Ｐｔ膜８６ａをホール９４の内部にのみ残存させる。それとともに、第１密着層８４および第１Ｐｔ膜８６ａの上端面（露出表面）を研磨して平坦化する。
【００８９】
次に、図１３（ｂ）に示すように、サポート絶縁膜８３をエッチングストッパー膜として機能させつつ、サポート絶縁膜８３よりも上方の第１ＳＮ電極形成用絶縁膜９３および第１密着層８４をウェットエッチング法により選択的に除去する。これにより、第１Ｐｔ膜をＰｅｄｅｓｔａｌ型（箱型）の第１ＳＮ電極８６ａとして形成する。それとともに、第１密着層をサポート絶縁膜８３内にのみ残存させる。これにより、第１密着層を、各第１ＳＮ電極８６ａの下端部の外側表面を覆う２個のスペーサ膜８４として形成する。各スペーサ膜８４は、ＴｉＮ膜やＴｉ膜、あるいはこれらの積層膜などから形成されている。それとともに、バリアメタル積層膜８２とＰｔ膜からなる第１ＳＮ電極８６ａとの間に挟まれた構造となっている。これにより、スペーサ膜８４は、通常のバリアメタル膜としても機能する。
【００９０】
続けて、第１ＳＮ電極８６ａおよびサポート絶縁膜８３の露出表面上に、スパッタリング法やＣＶＤ法などを用いて、例えばＴｉ膜８７、第１のＳｒＲｕＯ３膜（ＳＲＯ膜）８６ｂ、ＰｂＺｎＯ３膜８８、第２のＳｒＲｕＯ３膜８６ｃ、第２のＰｔ膜８６ｄ、およびＡｌ２Ｏ３膜８９を順番に連続して堆積させる。この際、隣接する各第１ＳＮ電極８６ａ上に設けられるＡｌ２Ｏ３膜８９は、後の加工工程において切断されて熱工程を経た後、切り離されたＡｌ２Ｏ３膜８９が互いに接触しない状態に形成されることが重要である。本実施形態においては、前述したように、各第１ＳＮ電極８６ａの下端部にスペーサ膜８４が設けられている。これにより、切り離されたＡｌ２Ｏ３膜８９同士が、例えば熱変形などによって互いに接触するおそれはない。
【００９１】
Ｔｉ膜はシード膜８７となる。第１のＳｒＲｕＯ３膜は第２ＳＮ電極８６ｂとなる。ＰｂＺｎＯ３膜は強誘電体キャパシタ絶縁膜８８となる。第２のＳｒＲｕＯ３膜は第１ＰＬ電極８６ｃとなる。そして、第２のＰｔ膜は、第２ＰＬ電極８６ｄとなる。キャパシタ素子８５の電極８６は、第１ＳＮ電極８６ａ、第２ＳＮ電極８６ｂ、第１ＰＬ電極８６ｃ、および第２ＰＬ電極８６ｄから構成される。キャパシタ素子８５は、それら４個の電極８６ａ〜８６ｄ、シード膜８７、および強誘電体キャパシタ絶縁膜８８から構成される。また、Ａｌ２Ｏ３膜は第２の密着層８９となる。
【００９２】
次に、図１４に示すように、例えばＣＶＤ法を用いて、第２の密着層８９の露出表面を覆うようにマスク部材としてのＰＬ電極加工用マスク膜９０を設ける。このマスク膜９０は、例えばＴＥＯＳ膜を堆積させて形成する。続けて、例えば光リソグラフィ法を用いてマスク膜９０をパターニングした後、ＲＩＥ法を用いて第１および第２のＰＬ電極８６ｃ，８６ｄを加工する。それとともに、隣接する各キャパシタ素子８５の間の強誘電体キャパシタ絶縁膜８８、第１ＰＬ電極８６ｃ、第２ＰＬ電極８６ｄ、第２の密着層８９、およびマスク膜９０を、例えばエッチング法などを用いて切断する。併せて、シード膜８７、第２ＳＮ電極８６ｂ、強誘電体キャパシタ絶縁膜８８、第１ＰＬ電極８６ｃ、第２ＰＬ電極８６ｄ、第２の密着層８９、およびマスク膜９０の不要な部分を、サポート絶縁膜８３の上から選択的に除去する。これにより、箱型スタック構造を有する２個のキャパシタ素子８５を得る。ひいては、これら各キャパシタ素子８５および前述したＭＯＳトランジスタ１２などから構成されるメモリセル７２を得る。
【００９３】
次に、図１に示すように、加工済みの各キャパシタ素子８５を全体的に覆うように、マスク膜９０の上に拡散防止膜９１を設ける。この拡散防止膜９１は、例えばＣＶＤ法を用いてＡｌ２Ｏ３膜をマスク膜９０の上に堆積させて形成する。続けて、拡散防止膜９１の上に第５の層間絶縁膜９２を設ける。この第５層間絶縁膜９２は、例えばＣＶＤ法を用いてＴＥＯＳ膜を拡散防止膜９１の上に堆積させて形成する。この後、図示しない他の絶縁膜および配線などを形成することにより、所望の性能および品質を有するＦｅＲＡＭ７１を得る。ただし、それら各工程の詳細な説明は省略する。
【００９４】
以上説明したように、この第３実施形態によれば、ＦｅＲＡＭにおいても、第１および第２実施形態のＤＲＡＭと同様の効果を得ることができる。
【００９５】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第３の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００９６】
例えば、第１および第２実施形態のＤＲＡＭにおいて、キャパシタ絶縁膜（キャパシタ誘電体膜）は、前述したＴａ２Ｏ５膜には限られない。例えば、（Ｂａ，Ｓｒ）ＴｉＯ３膜、ＢａＴｉＯ３膜、あるいはＳｒＴｉＯ３膜などを用いてもよい。また、ペロブスカイト型結晶構造を有する高誘電体膜（強誘電体膜）を用いてもよい。あるいは、ＰｂＴｉＯ３やＰｂ（Ｚｎ，Ｔｉ）Ｏ３などの強誘電体などから形成される絶縁膜を適用してもよい。
【００９７】
また、ＳＮ電極の形成材料は、前述したＲｕには限られない。ＳＮ電極の形成材料として、例えばＲｕＯｘ、Ｉｒ、ＩｒＯｘなどの金属や導電体酸化物を適用してもよい。
【００９８】
また、スペーサ膜の形成材料は、前述したＴｉＮには限られない。スペーサ膜の形成材料として、例えば、ＴａＮやＷＮｘ等を用いてもよい。
【００９９】
同様に、第３実施形態のＦｅＲＡＭにおいて、キャパシタ絶縁膜は、前述したＰｂＺｎＯ３膜には限られない。例えばＳｒＢｉ２Ｔａ２Ｏ９膜、Ｂｉ４Ｔｉ３Ｏ１２膜、ＰｂＴｉＯ３膜、あるいはＢａＴｉＯ３膜などを用いてもよい。
【０１００】
また、第１ＳＮ電極、第２ＳＮ電極、第１ＰＬ電極、および第２ＰＬ電極のそれぞれ形成材料は、前述したＰｔやＰｂＺｎＯ３には限られない。各電極の形成材料として、例えばＲｕ、ＲｕＯｘ、Ｉｒ、ＩｒＯｘなどの金属や導電体酸化物を適用してもよい。
【０１０１】
また、第１密着層（スペーサ膜）の形成材料は、前述したＴｉＮには限られない。第１密着層の形成材料として、例えばＴａＮやＷＮｘ等を用いてもよい。
【０１０２】
さらに、本発明は、前述したＣｙｌｉｎｄｅｒ型（シリンダ型）やＰｅｄｅｓｔａｌ型（箱型）のスタック構造を有するキャパシタ素子備える半導体装置以外に適用しても構わないのはもちろんである。本発明は、例えば、Ｃｏｎｖｅｘ型（凸型）のスタック構造を有するキャパシタ素子を備える半導体装置にも十分適用可能である。この場合においても、前述した第１〜第３の各実施形態と同様の効果を得ることができる。
【０１０３】
【発明の効果】
本発明に係る半導体装置によれば、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止できるキャパシタ構造を採用している。したがって、本発明に係る半導体装置は品質、電気的性能、および信頼性の向上を図り得るキャパシタ素子を備えた半導体装置である。
【０１０４】
また、本発明に係る半導体装置の製造方法によれば、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止できる。したがって、本発明に係る半導体装置の製造方法は品質、電気的性能、および信頼性の向上を図り得るキャパシタ素子を備えた半導体装置を製造できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置としてのＤＲＡＭのメモリセル付近の概略構成を示す断面図。
【図２】図１のＤＲＡＭのメモリセル付近の製造方法を示す工程断面図。
【図３】図１のＤＲＡＭのメモリセル付近の製造方法を示す工程断面図。
【図４】図１のＤＲＡＭのメモリセル付近の製造方法を示す工程断面図。
【図５】図１のＤＲＡＭのメモリセルの寸法を示す図。
【図６】図１のＤＲＡＭのメモリセル付近の表面および内部状態を示すＳＥＭの写真。
【図７】図１のＤＲＡＭのキャパシタと従来の技術に係るＤＲＡＭのキャパシタとの電気的特性の差をグラフにして示す図。
【図８】第１実施形態に係る半導体装置としてのＤＲＡＭのメモリセル付近の他の概略構成を示す断面図。
【図９】第２実施形態に係る半導体装置としてのＤＲＡＭのメモリセル付近の概略構成を示す断面図。
【図１０】第２実施形態に係る半導体装置としてのＤＲＡＭのメモリセル付近の他の概略構成を示す断面図。
【図１１】第３実施形態に係る半導体装置としてのＦｅＲＡＭのメモリセル付近の概略構成を示す断面図。
【図１２】図１１のＦｅＲＡＭのメモリセル付近の製造方法を示す工程断面図。
【図１３】図１１のＦｅＲＡＭのメモリセル付近の製造方法を示す工程断面図。
【図１４】図１１のＦｅＲＡＭのメモリセル付近の製造方法を示す工程断面図。
【図１５】従来の技術に係る半導体装置としてのＤＲＡＭのメモリセル付近の概略構成を示す断面図。
【図１６】従来の技術に係るＤＲＡＭのメモリセル付近の表面および内部状態を示すＳＥＭの写真。
【符号の説明】
１，４１，５１…ＤＲＡＭ（半導体装置）
２，４２，７２…メモリセル
３…ｐ型シリコン基板（基板）
１２…ＭＯＳトランジスタ
１７，７４…ポリＳｉ膜（ｎ＋多結晶シリコン膜、コンタクトプラグ）
１８，７６…タングステン膜（コンタクトプラグ）
１９…スペーサ膜（バリアメタル膜、離間部材）
２０，４３，８５…キャパシタ素子
２１，４４，８６…キャパシタ電極
２１ａ，４４ａ…ＳＮ電極（キャパシタ用下部電極）
２１ｂ，４４ｂ…ＰＬ電極（キャパシタ用上部電極）
２５，４５，８８…キャパシタ絶縁体膜（キャパシタ誘電体膜）
２６，９０…ＰＬ電極加工用マスク膜（マスク部材）
３４，７７…コンタクトプラグ
５２…ＰＬ電極加工用マスク膜（ハードマスク、マスク部材）
７１…ＦｅＲＡＭ（半導体装置）
８４…第１密着層（スペーサ膜、バリアメタル膜、離間部材）
８６ａ…第１ＳＮ電極（第１キャパシタ用下部電極）
８６ｂ…第２ＳＮ電極（第２キャパシタ用下部電極）
８６ｃ…第１ＰＬ電極（第１キャパシタ用上部電極）
８６ｄ…第２ＰＬ電極（第２キャパシタ用上部電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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