(57)【要約】【課題】  セルサイズを低減し、チップ製造の歩留まりを向上させる、コモンビット／コモンソースＲ−ＲＡＭを提供すること。【解決手段】  本発明による、コモンビット／コモンソース線高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型Ｒ−ＲＡＭアレイ（４００）は、ゲート、ソースおよびドレインを有する第２のトランジスタ（Ｔ２）と、ゲート、ソースおよびドレインを有する第３のトランジスタ（Ｔ３）と、コモンビット線（Ｂ２，３）と、第２のトランジスタ（Ｔ３）のドレインとコモンビット線（Ｂ２，３）との間に位置する第２のメモリ抵抗体（４１２）と、第３のトランジスタ（Ｔ３）のドレインとコモンビット線（Ｂ２，３）との間に位置する第３のメモリ抵抗体（４１４）とを備える。【選択図】  図４
2004179619.tif 000002
【特許請求の範囲】
【請求項１】
コモンビット／コモンソース線高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型Ｒ−ＲＡＭアレイであって、
ゲート、ソースおよびドレインを有する第２のトランジスタと、
ゲート、ソースおよびドレインを有する第３のトランジスタと、
コモンビット線と、
該第２のトランジスタのドレインと該コモンビット線との間に位置する第２のメモリ抵抗体と、
該第３のトランジスタのドレインと該コモンビット線との間に位置する第３のメモリ抵抗体と
を備える、Ｒ−ＲＡＭアレイ。
【請求項２】
ゲート、ソースおよびドレインを有する第４のトランジスタと、
前記第３のトランジスタおよび該第４のトランジスタのソースに接続されているコモンソース線と
をさらに備える、請求項１に記載のＲ−ＲＡＭアレイ。
【請求項３】
前記第２、第３および第４のトランジスタのゲートに接続されているコモンワード線をさらに備える、請求項２に記載のＲ−ＲＡＭアレイ。
【請求項４】
ｎが偶数であるＲ−ＲＡＭアレイであって、該Ｒ−ＲＡＭアレイは、
ゲート、ソースおよびドレインを有する、前記第２、第３および第４のトランジスタを含むｎ個の連続するトランジスタのロウであって、該トランジスタのロウは、（ｎ−２）個の内部トランジスタを含む、ロウと、
前記第２および第３のメモリ抵抗体を含むｎ個のメモリ抵抗体であって、各々が、該ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、
をさらに備え、前記ワード線は、該ｎ個のトランジスタの各々のゲートに接続され、
（（ｎ／２）−１）本のコモンビット線であって、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている、コモンビット線と、
（ｎ／２）本のコモンソース線であって、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている、コモンソース線と
をさらに備える、請求項３に記載のＲ−ＲＡＭアレイ。
【請求項５】
対応するメモリ抵抗体を介して、第１のトランジスタ（ｎ＝１）に動作可能に接続されている、第１の外部ビット線（Ｂ１）と、
対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続されている、第２の外部ビット線（Ｂｎ）と
をさらに備える、請求項４に記載のＲ−ＲＡＭアレイ。
【請求項６】
ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのｍ個のロウであって、各トランジスタのロウは、（ｎ−２）個の内部トランジスタを含む、ロウと、
該ｍ個のロウのそれぞれについてのｎ個のメモリ抵抗体であって、各メモリ抵抗体は、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、
ｍ本のワード線であって、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている、ワード線と
をさらに備え、前記（（ｎ／２）−１）本のコモンビット線は、それぞれ、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続され、
前記（ｎ／２）本のコモンソース線は、それぞれ、各ロウ内で、隣接するトランジスタソースの対応する対に接続されている、請求項５に記載のＲ−ＲＡＭアレイ。
【請求項７】
前記第１の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、前記第１のトランジスタに動作可能に接続され、
前記第２の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続されている、請求項６に記載のＲ−ＲＡＭアレイ。
【請求項８】
ｎが奇数であるＲ−ＲＡＭアレイであって、該Ｒ−ＲＡＭアレイは、
ゲート、ソースおよびドレインを有する、前記第２、第３および第４のトランジスタを含むｎ個の連続するトランジスタのロウであって、該トランジスタのロウは、（ｎ−１）個の内部トランジスタを含む、ロウと、
前記第２および第３のメモリ抵抗体を含むｎ個のメモリ抵抗体であって、各メモリ抵抗体が、該ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と
をさらに備え、前記ワード線は、該ｎ個のトランジスタの各々のゲートに接続され、
（（ｎ−１）／２）本のコモンビット線であって、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている、コモンビット線と、
（（ｎ−１）／２）本のコモンソース線であって、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている、コモンソース線と
をさらに備える、請求項３に記載のＲ−ＲＡＭアレイ。
【請求項９】
対応するメモリ抵抗体を介して、前記第１の（ｎ＝１）トランジスタに動作可能に接続されている、第１の外部ビット線（Ｂ１）と、
ｎ番目のトランジスタのソースに接続されている、第１の外部ソース線（Ｓｎ）と
をさらに備える、請求項８に記載のＲ−ＲＡＭアレイ。
【請求項１０】
ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのｍ個のロウであって、各トランジスタのロウは、（ｎ−１）個の内部トランジスタを含む、ロウと、
該ｍ個のロウのそれぞれについてのｎ個のメモリ抵抗体であって、各メモリ抵抗体は、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、
ｍ本のワード線であって、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている、ワード線と
をさらに備え、
前記（（ｎ−１）／２）本のコモンビット線は、それぞれ、各ロウ内にて、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続され、
前記（（ｎ−１）／２）本のコモンソース線は、それぞれ、各ロウ内で、隣接するトランジスタソースの対応する対に接続されている、請求項９に記載のＲ−ＲＡＭアレイ。
【請求項１１】
前記第１の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、前記第１のトランジスタに動作可能に接続され、
前記第１の外部ソース線は、各ロウ内で、ｎ番目のトランジスタのソースに接続されている、請求項１０に記載のＲ−ＲＡＭアレイ。
【請求項１２】
前記第２および第３のメモリ抵抗体は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）およびＹ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）のような巨大磁気抵抗（ＣＭＲ）膜ならびに高温超伝導体（ＨＴＳＣ）材料からなる群から選択された材料から製造される、請求項１に記載のＲ−ＲＡＭアレイ。
【請求項１３】
コモンビット／コモンソース線高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型Ｒ−ＲＡＭアレイであって、
第１のレベルにおいて形成されたドレインおよびソースと、上に重なるレベルにおいて形成されたゲートとを有する第２のトランジスタと、
該第１のレベルにおいて形成されたドレインおよびソースと、上に重なるレベルにおいて形成されたゲートとを有する第３のトランジスタと、
該第１のレベルにおいて該第２および第３のトランジスタのドレインの間に挟まれるように形成され、かつ、該第１のレベルの上に重なる第２のレベルにおいて形成された絶縁体と、
該第２のレベルにおいて形成され、該第２のトランジスタのドレインに接続された第２のメモリ抵抗体と、
該第２のレベルにおいて形成され、該第３のトランジスタのドレインに接続された第３のメモリ抵抗体と、
該第２および第３のメモリ抵抗体に接続されているコモンビット線と、
を備える、Ｒ−ＲＡＭアレイ。
【請求項１４】
前記第２のメモリ抵抗体は、前記第２のトランジスタのドレインの上に重なり、
前記第３のメモリ抵抗体は、前記第３のトランジスタのドレインの上に重なる、請求項１３に記載のＲ−ＲＡＭアレイ。
【請求項１５】
第１のレベルにおいて形成されたドレインおよびソースと、上に重なるレベルにおいて形成されたゲートとを有する第４のトランジスタと、
前記第３のトランジスタおよび該第４のトランジスタのソースに接続されているコモンソース線と
をさらに備える、請求項１４に記載のＲ−ＲＡＭアレイ。
【請求項１６】
前記コモンソース線は、前記第３および第４のトランジスタのソースの上に重なる第２のレベルにおいて形成される、請求項１５に記載のＲ−ＲＡＭアレイ。
【請求項１７】
前記コモンソース線は、前記第２のレベルの上に重なる第３のレベルにおいても形成される、請求項１６に記載のＲ−ＲＡＭアレイ。
【請求項１８】
前記コモンソース線は、Ａｌ、Ｔｉ、ＡｌＳｉおよびＣｕからなる群から選択された金属材料である、請求項１７に記載のＲ−ＲＡＭアレイ。
【請求項１９】
前記コモンビット線は、Ａｌ、Ｔｉ、ＡｌＳｉおよびＣｕからなる群から選択された金属材料である、請求項１８に記載のＲ−ＲＡＭアレイ。
【請求項２０】
前記コモンビット線およびコモンソース線は、共通のレベルにおいて形成される、請求項１９に記載のＲ−ＲＡＭアレイ。
【請求項２１】
前記第１のレベルの上に重なるレベルにおいて形成され、前記第２、第３および第４のトランジスタのゲートに接続されたコモンワード線をさらに備える、請求項１７に記載のＲ−ＲＡＭアレイ。
【請求項２２】
ｎが偶数であるＲ−ＲＡＭアレイであって、該Ｒ−ＲＡＭアレイは、
ゲート、ソースおよびドレインを有する、前記第２、第３および第４のトランジスタを含むｎ個の連続するトランジスタのロウであって、該トランジスタのロウは、（ｎ−２）個の内部トランジスタを含む、ロウと、
前記第２および第３のメモリ抵抗体を含むｎ個のメモリ抵抗体であって、各々が、該ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、
をさらに備え、前記ワード線は、該ｎ個のトランジスタの各々のゲートに接続され、
（（ｎ／２）−１）本のコモンビット線であって、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている、コモンビット線と、
（ｎ／２）本のコモンソース線であって、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている、コモンソース線と
をさらに備える、請求項２１に記載のＲ−ＲＡＭアレイ。
【請求項２３】
対応するメモリ抵抗体を介して、第１のトランジスタ（ｎ＝１）に動作可能に接続されている、第１の外部ビット線（Ｂ１）と、
対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続されている、第２の外部ビット線（Ｂｎ）と
をさらに備える、請求項２２に記載のＲ−ＲＡＭアレイ。
【請求項２４】
ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのｍ個のロウであって、各トランジスタのロウは、（ｎ−２）個の内部トランジスタを含む、ロウと、
該ｍ個のロウのそれぞれについてのｎ個のメモリ抵抗体であって、各メモリ抵抗体は、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、
ｍ本のワード線であって、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている、ワード線と
をさらに備え、前記（（ｎ／２）−１）本のコモンビット線は、それぞれ、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続され、
前記（ｎ／２）本のコモンソース線は、それぞれ、各ロウ内で、隣接するトランジスタソースの対応する対に接続されている、請求項２３に記載のＲ−ＲＡＭアレイ。
【請求項２５】
前記第１の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、前記第１のトランジスタに動作可能に接続され、
前記第２の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続されている、請求項２４に記載のＲ−ＲＡＭアレイ。
【請求項２６】
ｎが奇数であるＲ−ＲＡＭアレイであって、該Ｒ−ＲＡＭアレイは、
ゲート、ソースおよびドレインを有する、前記第２、第３および第４のトランジスタを含むｎ個の連続するトランジスタのロウであって、該トランジスタのロウは、（ｎ−１）個の内部トランジスタを含む、ロウと、
前記第２および第３のメモリ抵抗体を含むｎ個のメモリ抵抗体であって、各メモリ抵抗体が、該ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と
をさらに備え、前記ワード線は、該ｎ個のトランジスタの各々のゲートに接続され、
（（ｎ−１）／２）本のコモンビット線であって、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている、コモンビット線と、
（（ｎ−１）／２）本のコモンソース線であって、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている、コモンソース線と
をさらに備える、請求項２１に記載のＲ−ＲＡＭアレイ。
【請求項２７】
対応するメモリ抵抗体を介して、前記第１の（ｎ＝１）トランジスタに動作可能に接続された第１の外部ビット線（Ｂ１）と、
ｎ番目のトランジスタのソースに接続された第１の外部ソース線（Ｓｎ）と
をさらに備える、請求２６に記載のＲ−ＲＡＭアレイ。
【請求項２８】
ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのｍ個のロウであって、各トランジスタのロウは、（ｎ−１）個の内部トランジスタを含む、ロウと、
該ｍ個のロウのそれぞれについてのｎ個のメモリ抵抗体であって、各メモリ抵抗体は、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、
ｍ本のワード線であって、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている、ワード線と
をさらに備え、前記（（ｎ−１）／２）本のコモンビット線は、それぞれ、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続され、
前記（（ｎ−１）／２）本のコモンソース線は、それぞれ、各ロウ内で、隣接するトランジスタソースの対応する対に接続されている、請求項２７に記載のＲ−ＲＡＭアレイ。
【請求項２９】
前記第１の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、前記第１のトランジスタに動作可能に接続され、
前記第１の外部ソース線は、各ロウ内で、ｎ番目のトランジスタのソースに接続されている、請求項２８に記載のＲ−ＲＡＭアレイ。
【請求項３０】
前記コモンビット線は、前記第２のレベルの上に重なる第３のレベルにおいて形成される、請求項１４に記載のＲ−ＲＡＭアレイ。
【請求項３１】
前記メモリ抵抗体は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）およびＹ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）のような巨大磁気抵抗（ＣＭＲ）膜ならびに高温超伝導体（ＨＴＳＣ）材料からなる群から選択された材料から製造される、請求項１３に記載のＲ−ＲＡＭアレイ。
【請求項３２】
コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイにおいてメモリを消去する方法であって、
基準電圧を全てのソース線に印加する工程と、
プログラミング電圧（Ｖｐ）を全てのワード線に印加する工程と、
プログラミングパルス電圧を全てのビット線に印加する工程と、
印加された電圧に応答して、該Ｒ−ＲＡＭアレイのメモリ内容を消去する工程と
を包含する、方法。
【請求項３３】
前記基準電圧を全てのソース線に印加する工程は、該基準電圧がグラウンドであることを含み、
前記プログラミング電圧（Ｖｐ）を全てのワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、
前記プログラミングパルス電圧を全てのビット線に印加する工程は、パルス幅が１〜１０００ナノ秒（ｎｓ）の範囲内にあり、パルス振幅が−３〜−６ボルトの間の範囲内にあることを含む、請求項３２に記載の方法。
【請求項３４】
前記基準電圧を全てのソース線に印加する工程は、該基準電圧がグラウンドであることを含み、
前記プログラミング電圧（Ｖｐ）を全てのワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、
前記プログラミングパルス電圧を全てのビット線に印加する工程は、パルス幅が１マイクロ秒よりも長く、パルス振幅が２〜６ボルトの範囲内にあることを含む、請求項３２に記載の方法。
【請求項３５】
コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイに書き込む方法であって、
基準電圧を選択されたソース線Ｓ（ｎ−１，ｎ）に印加する工程と、
プログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程と、
プログラミング電圧（Ｖｐ）を選択されたワード線Ｗｍに印加する工程と、
該基準電圧を全ての選択されていないワード線に印加する工程と、
選択されていないソース線およびビット線を浮遊させる工程と、
ビットＢｎｍを印加された電圧に応答して高抵抗メモリ状態に設定する工程と
を包含する、方法。
【請求項３６】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、
前記プログラミング電圧（Ｖｐ）を選択されたワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、
前記プログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程は、該パルス電圧が、１〜３００ナノ秒（ｎｓ）の範囲内のパルス幅であり、３〜６ボルトの範囲内の振幅であることを含む、請求項３５に記載の方法。
【請求項３７】
コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイに書き込む方法であって、
基準電圧を選択されたソース線Ｓ（ｎ，ｎ＋１）に印加する工程と、
プログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程と、
プログラミング電圧（Ｖｐ）を選択されたワード線Ｗｍに印加する工程と、
該基準電圧を全ての選択されていないワード線に印加する工程と、
選択されていないソース線およびビット線を浮遊させる工程と、
ビットＢｎｍを印加された電圧に応答して高抵抗メモリ状態に設定する工程と
を包含する、方法。
【請求項３８】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、
前記プログラミング電圧（Ｖｐ）を選択されたワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、
前記プログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程は、該パルス電圧が、１〜３００ナノ秒（ｎｓ）の範囲内のパルス幅であり、３〜６ボルトの範囲内の振幅であることを含む、請求項３７に記載の方法。
【請求項３９】
コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイをリセットする方法であって、
基準電圧を選択されたソース線Ｓ（ｎ，ｎ＋１）に印加する工程と、
プログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程と、
プログラミング電圧（Ｖｐ）を選択されたワード線Ｗｍに印加する工程と、
該基準電圧を全ての選択されていないワード線に印加する工程と、
選択されていないソース線およびビット線を浮遊させる工程と、
ビットＢｎｍを印加された電圧に応答して低抵抗メモリ状態に設定する工程と
を包含する、方法。
【請求項４０】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、
前記プログラミング電圧（Ｖｐ）を選択されたワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、
前記プログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程は、該パルス電圧が、１００ｎｓより長いパルス幅であり、２〜６ボルトの範囲内の振幅であることを含む、請求項３９に記載の方法。
【請求項４１】
コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイをリセットする方法であって、
基準電圧を選択されたソース線Ｓ（ｎ−１，ｎ）に印加する工程と、
プログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程と、
プログラミング電圧（Ｖｐ）を選択されたワード線Ｗｍに印加する工程と、
該基準電圧を全ての選択されていないワード線に印加する工程と、
選択されていないソース線およびビット線を浮遊させる工程と、
ビットＢｎｍを印加された電圧に応答して低抵抗メモリ状態に設定する工程と
を包含する、方法。
【請求項４２】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、
前記プログラミング電圧（Ｖｐ）を選択されたワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、
前記プログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程は、該パルス電圧が、１００ｎｓより長いパルス幅であり、２〜６ボルトの範囲内の振幅であることを含む、請求項４１に記載の方法。
【請求項４３】
コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイを読み出す方法であって、
基準電圧を選択されたソース線Ｓ（ｎ，ｎ＋１）に印加する工程と、
読み出しパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程と、
読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加する工程と、
該基準電圧を全ての選択されていないワード線に印加する工程と、
選択されていないソース線およびビット線を浮遊させる工程と、
ビットＢｎｍを印加された電圧に応答して読み出す工程と
を包含する、方法。
【請求項４４】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、
前記読み出しパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程は、読み出しパルスが、１〜１００ナノ秒（ｎｓ）の範囲内のパルス幅であり、０．１〜１．５ボルトの範囲内の振幅であることを含み、
前記読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加する工程は、Ｖｒが１〜３ボルトの範囲内にあることを含む、請求項４３に記載の方法。
【請求項４５】
コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイを読み出す方法であって、
基準電圧を選択されたソース線Ｓ（ｎ−１，ｎ）に印加する工程と、
読み出しパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程と、
読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加する工程と、
該基準電圧を全ての選択されていないワード線に印加する工程と、
選択されていないソース線およびビット線を浮遊させる工程と、
ビットＢｎｍを印加された電圧に応答して読み出す工程と
を包含する、方法。
【請求項４６】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、
前記読み出しパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程は、読み出しパルスが、１〜１００ナノ秒（ｎｓ）の範囲内のパルス幅であり、０．１〜１．５ボルトの範囲内の振幅であることを含み、
前記読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加する工程は、Ｖｒが１〜３ボルトの範囲内にあることを含む、請求項４５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、集積回路（ＩＣ）製造、より具体的には、コモンソースおよびコモンビット線を用いてアレイセル密度を高める、Ｒ−ＲＡＭメモリに関する。
【背景技術】
【０００２】
メモリアレイの密度は、相互接続線の解像度およびトランジスタ形状によって制限される。Ｒ−ＲＡＭメモリアレイは、一般的には、特定のトランジスタを読み出し、書き込み、リセットする、ワード線、ビット線、ソース線、またはこれらの線と均等な線を必要とする。従って、トランジスタがより精細な解像度のプロセスによってより小さく製造されることができる場合でも、アレイのサイズは、多くの相互接続線によって制限される。相互接続の線幅は、同様にプロセスの解像度に制限される。
【０００３】
非特許文献１は、において、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）底部電極にＰｒ０．７Ｃａ０．３ＭｎＯ３のような磁気抵抗薄膜を用いた電気パルス可逆性抵抗体を発見したことを明らかにしている。開示されている抵抗体のこの電気パルス可逆特性は、大規模不揮発性メモリアレイ製造において適用される。
【０００４】
図１は、共有のソース線を有するＲ−ＲＡＭメモリアレイ（従来技術）の模式図である。図１の回路は、電気パルス可逆特性を有する抵抗体を用いることに留意されたい。隣接するビットトランジスタのソースは、コモンソース線に接続されて、セル面積が低減される。共有されないソース（基準）線と並置されるようにコモンソース線を用いることによって、密度がある程度高められる。
【非特許文献１】リュー、ウー、イグナーティエフ（Ｌｉｕ、ＷｕおよびＩｇｎａｔｉｅｖ）、「エレクトロニック  パルス  インデュースド  リバーシブル  レジスタンス  チェンジ  エフェクト  イン  マグネットレジスティブ  フィルム（Ｅｌｅｃｔｒｉｃ−Ｐｕｌｓｅ−Ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ）」アプライド  フィジクス  レター（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ）、２０００年５月８日、第７６巻、第１９号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図２は、図１のコモンソースメモリアレイ（従来技術）の部分断面図である。ゲート線の幅、コンタクトホール、シャロートレンチアイソレーション（ＳＴＩ）および金属線が全て最小の形状サイズである場合、コモンソース相互接続のため、金属線を走らせることが可能である。しかし、長い金属線のピッチ（線の幅に２本の線間の間隔を加えたもの）は、最小の形状サイズの２倍よりも長い。従って、金属線がさらなる（上に重なる）金属レベルにおいて形成される場合でも、セルサイズを増大することなしに、各ソースに接触する金属線を実現することは不可能である。
【０００６】
相互接続線の数を低減することによって、Ｒ−ＲＡＭメモリアレイの密度を高めることができれば有用である。
【０００７】
高密度Ｒ−ＲＡＭメモリアレイの相互接続線が、アレイの応答時間および効率を向上させるため、金属から製造されることができれば有用である。
【課題を解決するための手段】
【０００８】
本発明によるコモンビット／コモンソース線高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する第２のトランジスタと、ゲート、ソースおよびドレインを有する第３のトランジスタと、コモンビット線と、該第２のトランジスタのドレインと該コモンビット線との間に位置する第２のメモリ抵抗体と、該第３のトランジスタのドレインと該コモンビット線との間に位置する第３のメモリ抵抗体とを備える。
【０００９】
前記Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する第４のトランジスタと、前記第３のトランジスタおよび該第４のトランジスタのソースに接続されているコモンソース線とをさらに備えてもよい。
【００１０】
前記Ｒ−ＲＡＭアレイは、前記第２、第３および第４のトランジスタのゲートに接続されているコモンワード線をさらに備えてもよい。
【００１１】
前記Ｒ−ＲＡＭアレイは、ｎが偶数であるＲ−ＲＡＭアレイであって、該Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する、前記第２、第３および第４のトランジスタを含むｎ個の連続するトランジスタのロウであって、該トランジスタのロウは、（ｎ−２）個の内部トランジスタを含む、ロウと、前記第２および第３のメモリ抵抗体を含むｎ個のメモリ抵抗体であって、各々が、該ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、をさらに備え、前記ワード線は、該ｎ個のトランジスタの各々のゲートに接続され、（（ｎ／２）−１）本のコモンビット線であって、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている、コモンビット線と、（ｎ／２）本のコモンソース線であって、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている、コモンソース線とをさらに備えてもよい。
【００１２】
前記Ｒ−ＲＡＭアレイは、対応するメモリ抵抗体を介して、第１のトランジスタ（ｎ＝１）に動作可能に接続されている、第１の外部ビット線（Ｂ１）と、対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続されている、第２の外部ビット線（Ｂｎ）とをさらに備えてもよい。
【００１３】
前記Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのｍ個のロウであって、各トランジスタのロウは、（ｎ−２）個の内部トランジスタを含む、ロウと、該ｍ個のロウのそれぞれについてのｎ個のメモリ抵抗体であって、各メモリ抵抗体は、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、ｍ本のワード線であって、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている、ワード線とをさらに備え、前記（（ｎ／２）−１）本のコモンビット線は、それぞれ、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続され、前記（ｎ／２）本のコモンソース線は、それぞれ、各ロウ内で、隣接するトランジスタソースの対応する対に接続されていてもよい。
【００１４】
前記第１の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、前記第１のトランジスタに動作可能に接続され、前記第２の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続されていてもよい。
【００１５】
前記Ｒ−ＲＡＭアレイは、ｎが奇数であるＲ−ＲＡＭアレイであって、該Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する、前記第２、第３および第４のトランジスタを含むｎ個の連続するトランジスタのロウであって、該トランジスタのロウは、（ｎ−１）個の内部トランジスタを含む、ロウと、前記第２および第３のメモリ抵抗体を含むｎ個のメモリ抵抗体であって、各メモリ抵抗体が、該ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体とをさらに備え、前記ワード線は、該ｎ個のトランジスタの各々のゲートに接続され、（（ｎ−１）／２）本のコモンビット線であって、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている、コモンビット線と、（（ｎ−１）／２）本のコモンソース線であって、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている、コモンソース線とをさらに備えてもよい。
【００１６】
前記Ｒ−ＲＡＭアレイは、対応するメモリ抵抗体を介して、前記第１の（ｎ＝１）トランジスタに動作可能に接続されている、第１の外部ビット線（Ｂ１）と、ｎ番目のトランジスタのソースに接続されている、第１の外部ソース線（Ｓｎ）とをさらに備えてもよい。
【００１７】
前記Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのｍ個のロウであって、各トランジスタのロウは、（ｎ−１）個の内部トランジスタを含む、ロウと、該ｍ個のロウのそれぞれについてのｎ個のメモリ抵抗体であって、各メモリ抵抗体は、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、ｍ本のワード線であって、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている、ワード線とをさらに備え、前記（（ｎ−１）／２）本のコモンビット線は、それぞれ、各ロウ内にて、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続され、前記（（ｎ−１）／２）本のコモンソース線は、それぞれ、各ロウ内で、隣接するトランジスタソースの対応する対に接続されていてもよい。
【００１８】
前記第１の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、前記第１のトランジスタに動作可能に接続され、前記第１の外部ソース線は、各ロウ内で、ｎ番目のトランジスタのソースに接続されていてもよい。
【００１９】
前記第２および第３のメモリ抵抗体は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）およびＹ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）のような巨大磁気抵抗（ＣＭＲ）膜ならびに高温超伝導体（ＨＴＳＣ）材料からなる群から選択された材料から製造されていてもよい。
【００２０】
本発明によるコモンビット／コモンソース線高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型Ｒ−ＲＡＭアレイは、第１のレベルにおいて形成されたドレインおよびソースと、上に重なるレベルにおいて形成されたゲートとを有する第２のトランジスタと、該第１のレベルにおいて形成されたドレインおよびソースと、上に重なるレベルにおいて形成されたゲートとを有する第３のトランジスタと、該第１のレベルにおいて該第２および第３のトランジスタのドレインの間に挟まれるように形成され、かつ、該第１のレベルの上に重なる第２のレベルにおいて形成された絶縁体と、該第２のレベルにおいて形成され、該第２のトランジスタのドレインに接続された第２のメモリ抵抗体と、該第２のレベルにおいて形成され、該第３のトランジスタのドレインに接続された第３のメモリ抵抗体と、該第２および第３のメモリ抵抗体に接続されているコモンビット線と、を備える。
【００２１】
前記第２のメモリ抵抗体は、前記第２のトランジスタのドレインの上に重なり、前記第３のメモリ抵抗体は、前記第３のトランジスタのドレインの上に重なっていてもよい。
【００２２】
前記Ｒ−ＲＡＭアレイは、第１のレベルにおいて形成されたドレインおよびソースと、上に重なるレベルにおいて形成されたゲートとを有する第４のトランジスタと、前記第３のトランジスタおよび該第４のトランジスタのソースに接続されているコモンソース線とをさらに備えてもよい。
【００２３】
前記コモンソース線は、前記第３および第４のトランジスタのソースの上に重なる第２のレベルにおいて形成されてもよい。
【００２４】
前記コモンソース線は、前記第２のレベルの上に重なる第３のレベルにおいても形成されてもよい。
【００２５】
前記コモンソース線は、Ａｌ、Ｔｉ、ＡｌＳｉおよびＣｕからなる群から選択された金属材料であってもよい。
【００２６】
前記コモンビット線は、Ａｌ、Ｔｉ、ＡｌＳｉおよびＣｕからなる群から選択された金属材料であってもよい。
【００２７】
前記コモンビット線およびコモンソース線は、共通のレベルにおいて形成されてもよい。
【００２８】
前記Ｒ−ＲＡＭアレイは、前記第１のレベルの上に重なるレベルにおいて形成され、前記第２、第３および第４のトランジスタのゲートに接続されたコモンワード線をさらに備えてもよい。
【００２９】
前記Ｒ−ＲＡＭアレイは、ｎが偶数であるＲ−ＲＡＭアレイであって、該Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する、前記第２、第３および第４のトランジスタを含むｎ個の連続するトランジスタのロウであって、該トランジスタのロウは、（ｎ−２）個の内部トランジスタを含む、ロウと、前記第２および第３のメモリ抵抗体を含むｎ個のメモリ抵抗体であって、各々が、該ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、をさらに備え、前記ワード線は、該ｎ個のトランジスタの各々のゲートに接続され、（（ｎ／２）−１）本のコモンビット線であって、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている、コモンビット線と、（ｎ／２）本のコモンソース線であって、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている、コモンソース線とをさらに備えてもよい。
【００３０】
前記Ｒ−ＲＡＭアレイは、対応するメモリ抵抗体を介して、第１のトランジスタ（ｎ＝１）に動作可能に接続されている、第１の外部ビット線（Ｂ１）と、対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続されている、第２の外部ビット線（Ｂｎ）とをさらに備えてもよい。
【００３１】
前記Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのｍ個のロウであって、各トランジスタのロウは、（ｎ−２）個の内部トランジスタを含む、ロウと、該ｍ個のロウのそれぞれについてのｎ個のメモリ抵抗体であって、各メモリ抵抗体は、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、ｍ本のワード線であって、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている、ワード線とをさらに備え、前記（（ｎ／２）−１）本のコモンビット線は、それぞれ、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続され、前記（ｎ／２）本のコモンソース線は、それぞれ、各ロウ内で、隣接するトランジスタソースの対応する対に接続されていてもよい。
【００３２】
前記第１の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、前記第１のトランジスタに動作可能に接続され、前記第２の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続されていてもよい。
【００３３】
前記Ｒ−ＲＡＭアレイは、ｎが奇数であるＲ−ＲＡＭアレイであって、該Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する、前記第２、第３および第４のトランジスタを含むｎ個の連続するトランジスタのロウであって、該トランジスタのロウは、（ｎ−１）個の内部トランジスタを含む、ロウと、前記第２および第３のメモリ抵抗体を含むｎ個のメモリ抵抗体であって、各メモリ抵抗体が、該ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体とをさらに備え、前記ワード線は、該ｎ個のトランジスタの各々のゲートに接続され、（（ｎ−１）／２）本のコモンビット線であって、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている、コモンビット線と、（（ｎ−１）／２）本のコモンソース線であって、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている、コモンソース線とをさらに備えてもよい。
【００３４】
前記Ｒ−ＲＡＭアレイは、対応するメモリ抵抗体を介して、前記第１の（ｎ＝１）トランジスタに動作可能に接続された第１の外部ビット線（Ｂ１）と、ｎ番目のトランジスタのソースに接続された第１の外部ソース線（Ｓｎ）とをさらに備えてもよい。
【００３５】
前記Ｒ−ＲＡＭアレイは、ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのｍ個のロウであって、各トランジスタのロウは、（ｎ−１）個の内部トランジスタを含む、ロウと、該ｍ個のロウのそれぞれについてのｎ個のメモリ抵抗体であって、各メモリ抵抗体は、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている、メモリ抵抗体と、ｍ本のワード線であって、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている、ワード線とをさらに備え、前記（（ｎ−１）／２）本のコモンビット線は、それぞれ、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続され、前記（（ｎ−１）／２）本のコモンソース線は、それぞれ、各ロウ内で、隣接するトランジスタソースの対応する対に接続されていてもよい。
【００３６】
前記第１の外部ビット線は、各ロウ内で、対応するメモリ抵抗体を介して、前記第１のトランジスタに動作可能に接続され、前記第１の外部ソース線は、各ロウ内で、ｎ番目のトランジスタのソースに接続されていてもよい。
【００３７】
前記コモンビット線は、前記第２のレベルの上に重なる第３のレベルにおいて形成されていてもよい。
【００３８】
前記メモリ抵抗体は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）およびＹ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）のような巨大磁気抵抗（ＣＭＲ）膜ならびに高温超伝導体（ＨＴＳＣ）材料からなる群から選択された材料から製造されてもよい。
【００３９】
本発明による、コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイにおいてメモリを消去する方法は、基準電圧を全てのソース線に印加する工程と、プログラミング電圧（Ｖｐ）を全てのワード線に印加する工程と、プログラミングパルス電圧を全てのビット線に印加する工程と、印加された電圧に応答して、該Ｒ−ＲＡＭアレイのメモリ内容を消去する工程とを包含する。
【００４０】
前記基準電圧を全てのソース線に印加する工程は、該基準電圧がグラウンドであることを含み、前記プログラミング電圧（Ｖｐ）を全てのワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、前記プログラミングパルス電圧を全てのビット線に印加する工程は、パルス幅が１〜１０００ナノ秒（ｎｓ）の範囲内にあり、パルス振幅が−３〜−６ボルトの間の範囲内にあることを含んでもよい。
【００４１】
前記基準電圧を全てのソース線に印加する工程は、該基準電圧がグラウンドであることを含み、前記プログラミング電圧（Ｖｐ）を全てのワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、前記プログラミングパルス電圧を全てのビット線に印加する工程は、パルス幅が１マイクロ秒よりも長く、パルス振幅が２〜６ボルトの範囲内にあることを含んでもよい。
【００４２】
本発明による、コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイに書き込む方法は、基準電圧を選択されたソース線Ｓ（ｎ−１，ｎ）に印加する工程と、プログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程と、プログラミング電圧（Ｖｐ）を選択されたワード線Ｗｍに印加する工程と、該基準電圧を全ての選択されていないワード線に印加する工程と、選択されていないソース線およびビット線を浮遊させる工程と、ビットＢｎｍを印加された電圧に応答して高抵抗メモリ状態に設定する工程とを包含する。
【００４３】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、前記プログラミング電圧（Ｖｐ）を選択されたワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、前記プログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程は、該パルス電圧が、１〜３００ナノ秒（ｎｓ）の範囲内のパルス幅であり、３〜６ボルトの範囲内の振幅であることを含んでもよい。
【００４４】
本発明によるコモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイに書き込む方法は、基準電圧を選択されたソース線Ｓ（ｎ，ｎ＋１）に印加する工程と、プログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程と、プログラミング電圧（Ｖｐ）を選択されたワード線Ｗｍに印加する工程と、該基準電圧を全ての選択されていないワード線に印加する工程と、選択されていないソース線およびビット線を浮遊させる工程と、ビットＢｎｍを印加された電圧に応答して高抵抗メモリ状態に設定する工程とを包含する。
【００４５】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、前記プログラミング電圧（Ｖｐ）を選択されたワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、前記プログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程は、該パルス電圧が、１〜３００ナノ秒（ｎｓ）の範囲内のパルス幅であり、３〜６ボルトの範囲内の振幅であることを含んでもよい。
【００４６】
本発明による、コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイをリセットする方法は、基準電圧を選択されたソース線Ｓ（ｎ，ｎ＋１）に印加する工程と、プログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程と、プログラミング電圧（Ｖｐ）を選択されたワード線Ｗｍに印加する工程と、該基準電圧を全ての選択されていないワード線に印加する工程と、選択されていないソース線およびビット線を浮遊させる工程と、ビットＢｎｍを印加された電圧に応答して低抵抗メモリ状態に設定する工程とを包含する。
【００４７】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、前記プログラミング電圧（Ｖｐ）を選択されたワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、前記プログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程は、該パルス電圧が、１００ｎｓより長いパルス幅であり、２〜６ボルトの範囲内の振幅であることを含んでもよい。
【００４８】
本発明によるコモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイをリセットする方法は、基準電圧を選択されたソース線Ｓ（ｎ−１，ｎ）に印加する工程と、プログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程と、プログラミング電圧（Ｖｐ）を選択されたワード線Ｗｍに印加する工程と、該基準電圧を全ての選択されていないワード線に印加する工程と、選択されていないソース線およびビット線を浮遊させる工程と、ビットＢｎｍを印加された電圧に応答して低抵抗メモリ状態に設定する工程とを包含する。
【００４９】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、前記プログラミング電圧（Ｖｐ）を選択されたワード線に印加する工程は、該Ｖｐが２〜６ボルトの範囲内にあることを含み、前記プログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程は、該パルス電圧が、１００ｎｓより長いパルス幅であり、２〜６ボルトの範囲内の振幅であることを含んでもよい。
【００５０】
本発明による、コモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイを読み出す方法は、基準電圧を選択されたソース線Ｓ（ｎ，ｎ＋１）に印加する工程と、読み出しパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程と、読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加する工程と、該基準電圧を全ての選択されていないワード線に印加する工程と、選択されていないソース線およびビット線を浮遊させる工程と、ビットＢｎｍを印加された電圧に応答して読み出す工程とを包含する。
【００５１】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、前記読み出しパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加する工程は、読み出しパルスが、１〜１００ナノ秒（ｎｓ）の範囲内のパルス幅であり、０．１〜１．５ボルトの範囲内の振幅であることを含み、前記読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加する工程は、Ｖｒが１〜３ボルトの範囲内にあることを含んでもよい。
【００５２】
本発明によるコモンビット／コモンソース線を有する高密度１トランジスタ／１抵抗体（１Ｔ１Ｒ）型ｎ×ｍＲ−ＲＡＭアレイを読み出す方法は、基準電圧を選択されたソース線Ｓ（ｎ−１，ｎ）に印加する工程と、読み出しパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程と、読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加する工程と、該基準電圧を全ての選択されていないワード線に印加する工程と、選択されていないソース線およびビット線を浮遊させる工程と、ビットＢｎｍを印加された電圧に応答して読み出す工程とを包含する。
【００５３】
前記基準電圧を印加する工程は、該基準電圧がグラウンドであることを含み、前記読み出しパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加する工程は、読み出しパルスが、１〜１００ナノ秒（ｎｓ）の範囲内のパルス幅であり、０．１〜１．５ボルトの範囲内の振幅であることを含み、前記読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加する工程は、Ｖｒが１〜３ボルトの範囲内にあることを含んでもよい。
【００５４】
本発明は、セルサイズを低減し、チップ製造の歩留まりを向上させる、コモンビット／コモンソースＲ−ＲＡＭ構成を記載する。この構成は、ビット線の総数が、非共有（非共通）ビット線構成の約半分になるので、隣接するビット線が不足するという問題がなくなる。
【００５５】
従って、コモンビット／コモンソース線高密度１Ｔ１Ｒ（１トランジスタ／１抵抗体）Ｒ−ＲＡＭアレイが提供される。Ｒ−ＲＡＭアレイは、第１のメモリ抵抗体によって、共有されないビット線にドレインが接続された第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを含む。第１、第２、第３および第４のトランジスタのゲートは、コモンワード線に接続される。Ｒ−ＲＡＭアレイは、少なくとも１本のコモンビット線を含む。第２のメモリ抵抗体が、第２のトランジスタのドレインとコモンビット線との間に位置する。同様に、第３のメモリ抵抗体が、第３のトランジスタのドレインとコモンビット線との間に位置する。いくつかの局面において、コモンソース線は、第３および第４のトランジスタのソースに接続される。
【００５６】
より具体的には、Ｒ−ＲＡＭアレイは、ｎ個の連続するトランジスタのｍ個のロウを含む。ｎが偶数である場合は、（ｎ−２）個の内部トランジスタを有する。Ｒ−ＲＡＭアレイは、ｎ個のメモリ抵抗体を含み、各々が、ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている。アレイは、ｍ本のワード線を含み、各ワード線は、対応するロウのｎ個のトランジスタの各々のゲートに接続される。Ｒ−ＲＡＭアレイは、（（ｎ／２）−１）本のコモンビット線を含み、各コモンビット線は、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている。（ｎ／２）本のコモンソース線があり、各コモンソース線は、各ロウ内で、隣接するトランジスタソースの対応する対に接続されている。
【００５７】
上記のＲ−ＲＡＭアレイおよびＲ−ＲＡＭアレイを読み出し、書き込み、リセットするための関連する方法のさらなる詳細は、以下に記載される。
【発明の効果】
【００５８】
本発明によれば、コモンビット／コモンソース線高密度１Ｔ１Ｒ（１トランジスタ／１抵抗体）型Ｒ−ＲＡＭアレイ、およびこのアレイを操作する方法が提供される。Ｒ−ＲＡＭアレイは、第１のメモリ抵抗体によって、非共有ビット線に接続されているドレインを有する第１のトランジスタを含む。第１、第２、第３および第４のトランジスタのゲートは、連続的にコモンワード線に接続されている。Ｒ−ＲＡＭアレイは、少なくとも１本のコモンビット線を含む。第２のメモリ抵抗体は、第２のトランジスタのドレインとコモンビット線との間に位置する。同様に、第３のメモリ抵抗体は、第３のトランジスタのドレインとコモンビット線との間に位置する。コモンソース線は、第３および第４のトランジスタのソースに接続されている。Ｒ−ＲＡＭアレイは、ｎ個の連続するトランジスタのｍ個のロウを含む。
【００５９】
したがって、セルサイズを低減し、チップ製造の歩留まりを向上させる、コモンビット／コモンソースＲ−ＲＡＭを提供することができる。
【発明を実施するための最良の形態】
【００６０】
図３は、本発明によるコモンビット／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイの模式図であり、１つのロウを示している。ここで１本のワード線、例えば、ワード線Ｗ１に焦点を当てると（ｍ＝１）、Ｒ−ＲＡＭアレイ４００は、第１のトランジスタ４０２（Ｔ１）、第２のトランジスタ４０４（Ｔ２）、第３のトランジスタ４０６（Ｔ３）および第４のトランジスタ４０８（Ｔ４）を含む。各トランジスタは、ソース、ドレインおよびゲートを有する。Ｒ−ＲＡＭアレイ４００は、少なくとも１本のコモンビット線、例えば、ビットＢ２，３を含む。また、Ｒ−ＲＡＭアレイ４００は、少なくとも１本の共有されていないビット線、例えば、ビット線Ｂ１を含む。
【００６１】
第１のメモリ抵抗体４１０は、第１のトランジスタ４０２（Ｔ１）のドレインとビット線Ｂ１との間に位置する。第２のメモリ抵抗体４１２は、第２のトランジスタ４０４（Ｔ２）のドレインとコモンビット線Ｂ２，３との間に位置する。第３のメモリ抵抗体４１４は、第３のトランジスタ４０６（Ｔ３）のドレインと、コモンビット線Ｂ２，３との間に位置する。図に示すように、ゲートがワード線Ｗ１に接続されている６個のトランジスタがある（ｎ＝６）。コモンビット線Ｂ４，５は、それぞれのメモリ抵抗体を介して、トランジスタＴ４およびＴ５のドレインに動作可能に接続され、共有されていないビット線Ｂ６は、メモリ抵抗体を介して、トランジスタＴ６のドレインに動作可能に接続されている。本明細書中で用いられる「動作可能に接続されている」という表現は、間接的に接続されていること、または、１つ以上の間に入る要素を介して接続されていることを意味する。図４のアレイは、例示に過ぎず、値ｎは、いずれの特定の値にも限定されないことに留意されたい。
【００６２】
コモンソース線Ｓ３，４は、第３のトランジスタ４０６（Ｔ３）および第４のトランジスタ４０８（Ｔ４）のソースに接続されている。図に示すように、コモンソース線Ｓ１，２は、第１のトランジスタ４０２（Ｔ１）および第２のトランジスタ４０４（Ｔ２）のソースに接続されている。コモンソース線Ｓ５，６は、トランジスタＴ５およびＴ６のソースに接続されている。
【００６３】
図示するＲ−ＲＡＭアレイ４００は、ｎが偶数の場合を例示する。ＲＡＭアレイ４００は、ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのロウを含む。「ロウ」は、同じワード線に接続されているトランジスタのセットであると考えられる。各ロウは、（ｎ−２）個の内部トランジスタを含む。図示するように、内部トランジスタは、Ｔ２、Ｔ３、Ｔ４およびＴ５である。（ｎ）個のメモリ抵抗体が含まれ、各メモリ抵抗体は、ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている。すなわち、第１のメモリ抵抗体４１０は、第１のトランジスタ４０２（Ｔ１）のドレインに接続され、ｎ番目のメモリ抵抗体はｎ番目のトランジスタのドレインに接続されている。上述したように、ワード線、この場合においては、Ｗ１は、ｎ個のトランジスタの各々のゲートに接続されている。
【００６４】
Ｒ−ＲＡＭアレイ４００は、（（ｎ／２）−１）本のコモンビット線を含む。各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている。例えば、ビット線Ｂ２，３は、第２のメモリ抵抗体４１２を介して第２のトランジスタ４０４（Ｔ２）に接続され、第３のメモリ抵抗体４１４を介して第３のトランジスタ４０６（Ｔ３）に接続されている。
【００６５】
Ｒ−ＲＡＭアレイ４００は、（ｎ／２）本のコモンソース線を含む。各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている。例えば、ソース線Ｓ１，２は、第１のトランジスタ４０２（Ｔ１）および第２のトランジスタ４０４（Ｔ２）のソースに接続されている。
【００６６】
第１の外部ビット線（Ｂ１）は、対応するメモリ抵抗体を介して、第１のトランジスタ（ｎ＝１）に接続されている。図示するように、ビット線Ｂ１は、第１のメモリ抵抗体４１０を介して第１のトランジスタ４０２（Ｔ１）に接続されている。第２の外部ビット線（Ｂｎ）は、対応するメモリ抵抗体を介してｎ番目のトランジスタに動作可能に接続されている。図に示すように、第２の外部ビット線は、Ｂ６である。
【００６７】
図４は、本発明によるコモンビット／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイの模式図である。単一のロウについて一般的な法則を展開してきたので（図３）、ここで、アレイ全体について考察することができることに留意されたい。Ｒ−ＲＡＭアレイ４００は、ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタのｍ個のロウを含む。上記の通り、各トランジスタのロウは、（ｎ−２）個の内部トランジスタを含む。図４に示すように、ｍは、４に等しい、例示的な値である。しかし、本発明は、ｍのいずれの特定の値に限定されない。ここまでは、説明は、ワード線Ｗ１に焦点が当てられてきた（ｍ＝１）。ｍ個のロウの各々について、ｎ個のメモリ抵抗体があり、各メモリ抵抗体は、各ロウ内のｎ個トランジスタのドレインのうちの対応するドレインに接続されている。あるいは、各トランジスタは、そのドレインに接続された対応するメモリ抵抗体を有する。ｍ本のワード線があり、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている。別の言い方でいうと、ワード線は、ロウ内の全てのトランジスタのゲートに接続されている。
【００６８】
（（ｎ／２）−１）本のコモンビット線は、各々、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている。例えば、ビット線Ｂ２，３は、各ロウ内のＴ２およびＴ３のドレインに動作可能に接続されている。（ｎ／２）本のコモンソース線は、各々、各ロウ内で、隣接するトランジスタソースの対応する対に接続されている。例えば、ソース線Ｓ１，２は、各ロウ内で、Ｔ１およびＴ２のソースに接続されている。
【００６９】
第１の外部ビット線（Ｂ１）は、各ロウ内で、対応するメモリ抵抗体を介して、第１のトランジスタに動作可能に接続されている。同様に、第２の外部ビット線（Ｂｎ）は、各ロウ内で、対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続されている。
【００７０】
図５は、ｎが奇数である場合の本発明によるＲ−ＲＡＭアレイの模式図である。図示するように、ｎは５に等しいが、また、本発明は、ｎのいずれの特定の値にも限定されない。任意のロウ、例えば、Ｗ１に関連付けられたロウは、ゲート、ソースおよびドレインを有する、ｎ個の連続するトランジスタを含み、（ｎ−１）個の内部トランジスタを含む。この場合、内部トランジスタは、Ｔ２からＴｎである。ｎが奇数である場合、内部トランジスタは、コモンビット線に動作可能に接続されているトランジスタであると定義される。ｎ個のメモリ抵抗体があり、各々は、ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている。上記の通り、（例えば）ワード線Ｗ１は、第１のロウ内のｎ個のトランジスタの各々のゲートに接続されている。（（ｎ−１）／２）本のコモンビット線があるが、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている。また、（（ｎ−１）／２）本のコモンソース線があり、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている。
【００７１】
第１の外部ビット線（Ｂ１）は、対応するメモリ抵抗体を介して、第１（ｎ＝１）のトランジスタに動作可能に接続されている。第１の外部ソース線（Ｓｎ）は、ｎ番目のトランジスタのソースに接続されている。
【００７２】
アレイを全体として考えると、ゲート、ソースおよびドレインを有するｎ個の連続するトランジスタのｍ個のロウがあり、各トランジスタのロウは、（ｎ−１）個の内部トランジスタを含む。ｍ個のロウの各々について、ｎ個のメモリ抵抗体がある。各メモリ抵抗体は、各ロウ内で、ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている。ｍ本のワード線があり、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている。（（ｎ−１）／２）本のコモンビット線は、各々、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている。（（ｎ−１）／２）本のコモンソース線は、各々、各ロウ内で、隣接するトランジスタソースの対応する対に接続されている。
【００７３】
第１の外部ビット線（Ｂ１）は、各ロウ内で、対応するメモリ抵抗体を介して、第１のトランジスタに動作可能に接続されている。第１の外部ソース線（Ｓｎ）は、各ロウ内で、ｎ番目のトランジスタのソースに接続されている。
【００７４】
図６は、図３および図４の本発明によるコモンビット／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイの部分断面図である。図６は、図３および図４に関連して考慮され、例えば、Ｗ１と関連付けられたアレイ構造の断面を表す。ドレイン６００、ソース６０２およびゲート６０４を有する、第１のトランジスタ４０２が示されている。第２のトランジスタ４０４は、ドレイン６０６、ソース６０２およびゲート６１０を有する。第３のトランジスタ４０６は、ドレイン６１２、ソース６１４およびゲート６１６を有する。第４のトランジスタ４０８は、ドレイン６１８、ソース６１４およびゲート６２０を有する。ソースおよびドレインの各々は、第１のレベルにあり、ゲートは、上に重なるレベルにおいて形成される。
【００７５】
内部トランジスタの１つの対に焦点を当てると、絶縁体６３０が、第１のレベルにおいて、第２のトランジスタドレイン６０６と第３のトランジスタドレイン６１２との間にはさまれるように形成され、かつ、第１のレベルの上に重なる第２のレベルにおいて形成される。図示されるいくつかの局面において、絶縁体６３０は、別個のプロセスで形成される層状の絶縁体である。第２のメモリ抵抗体４１２は、第２のレベルにおいて形成され、第２のトランジスタ４０４のドレイン６０６に接続されている。第３のメモリ抵抗体４１４は、第２のレベルにおいて形成され、第３のトランジスタ４０６のドレイン６１２に接続されている。コモンビット線６３２（Ｂ２，３）は、第２および第３のメモリ抵抗体４１２／４１４に接続されている。メモリ抵抗体４１２／４１４は、巨大磁気抵抗（ＣＭＲ）膜、例えば、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）またはＹ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）あるいは高温超伝導体（ＨＴＳＣ）材料から形成され得る。
【００７６】
図示するように、第２のメモリ抵抗体４１２は、第２のトランジスタ４０４のドレイン６０６の上に重なり、第３のメモリ抵抗体４１４は、第３のトランジスタ４０６のドレイン６１２の上に重なる。他の構成も可能であるが、図示されているような直接上に重なる構成が、セル密度を高める。
【００７７】
コモンソース線６３４（Ｓ３，４）は、第３のトランジスタ４０６および第４のトランジスタ４０８のソース６１４に接続されている。図示するいくつかの局面において、隣接するトランジスタは、実際には、コモンソースを共有する。すなわち、隣接するトランジスタのソースは、単一の共有されるソースである。いくつかの局面において、コモンソース線６３４は、第３および第４のトランジスタのソース６１４の上に重なる第２のレベルにおいて形成される。示される他の局面において、コモンソース線６３４はまた、第２のレベルの上に重なる第３のレベルにおいて形成される。別の言い方でいうと、第２の層においてバイアが形成されて、ソースを、第３のレベルのコモンソース線に接続する。
【００７８】
コモンビットおよびコモンソース線は、共通のレベルにおいて形成され得る。図示されるように、コモンビット線６３２およびコモンソース線６３４は、第３のレベルにおいて形成される。本発明のコモンビット線の概念によって生じるビット線の総数の低減によって、金属線はシリサイドやドーピングされたシリコンのような材料から作られる非金属のビット線およびソース線よりも本質的に幅が広いにも関わらず、ソース線およびビット線のいずれか、または両方を金属から製造することが可能になる。例えば、コモンソースおよびコモンビット線は、金属材料、例えば、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、シリコンドープアルミニウム（ＡｌＳｉ）、または銅（Ｃｕ）から製造され得る。しかし、本発明の相互接続線は、いずれの特定のタイプの金属にも限定されない。
【００７９】
コモンワード線は、第１のレベルの上に重なるレベルにおいて形成され、第１のトランジスタ４０２のゲート６０４、第２のトランジスタ４０４のゲート６１０、第３のトランジスタ４０６のゲート６１６、第４のトランジスタ４０８のゲート６２０（および共通のロウ内の他のトランジスタの全てのゲート）に接続されている。このコモンワード線は、図６においては見えないが、アレイの異なる断面が提示される場合には見ることができる。
【００８０】
１本のコモンビット線６３２およびコモンビット線６３２に関連付けられたトランジスタおよびメモリ抵抗体構造は、上記で詳細に説明されてきた。同様に、１本のコモンソース線６３４およびコモンソース線６３４に関連付けられたトランジスタ構造が説明されてきた。これらの記載は、概して、本発明によるＲ−ＲＡＭアレイの他のコモンビット線およびコモンソース線構造を説明する。これらの構造の冗長な説明は、簡略化のため、省略される。
【００８１】
より一般的には、ゲート、ソースおよびドレインを有するｎ個の連続するトランジスタのロウは、（ｎ−２）個の内部トランジスタを含む。内部トランジスタは、トランジスタ４０４、４０６、４０８および６５０である。（ｎ）個のメモリ抵抗体が含まれ、各々は、ｎ個のトランジスタのドレインのうちの対応するドレインに接続されている。図示されるように、メモリ抵抗体４１０は、ドレイン６００に接続され、メモリ抵抗体４１２はドレイン６０６に接続され、メモリ抵抗体４１４はドレイン６１２に接続され、メモリ抵抗体６５２はトランジスタ４０８のドレイン６１８に接続され、メモリ抵抗体６５４はトランジスタ６５０のドレイン６５６に接続され、メモリ抵抗体６５８はトランジスタ６６２のドレイン６６０に接続されている。
【００８２】
Ｒ−ＲＡＭアレイは、（（ｎ／２）−１）本のコモンビット線を含み、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている。図示されているのは、コモンビット線６３２および６６４である。（ｎ／２）本のコモンソース線があり、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている。図示されているのは、コモンソース線６３４、６６６および６６８である。第１の外部ビット線６７０（Ｂ１）は、対応する（第１の）メモリ抵抗体４１０を介して、第１のトランジスタ４０２に動作可能に接続されている。第２の外部ビット線６７２は、対応する（ｎ番目の）メモリ抵抗体６５８を介して、ｎ番目のトランジスタ６６２に動作可能に接続されている。
【００８３】
図４に関連して考慮すると、Ｒ−ＲＡＭアレイ４００は、各ロウが図６において実際に記載したロウと同一である、ｎ個の連続するトランジスタのｍ個のロウを含み得ることが推測され得る。Ｒ−ＲＡＭアレイ４００は、ｍ個のロウの各々について、ｎ個のメモリ抵抗体を含み得、各々は、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている。Ｒ−ＲＡＭアレイは、ｍ本のワード線を含み、各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている。（（ｎ／２）−１）本のコモンビット線は、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている。（ｎ／２）本のコモンソース線は、各ロウ内で、隣接するトランジスタソースの対応する対に接続される。第１の外部ビット線６７０は、各ロウ内で、対応するメモリ抵抗体を介して、第１のトランジスタに動作可能に接続されている。同様に、第２の外部ビット線６７２は、各ロウ内で、対応するメモリ抵抗体を介して、ｎ番目のトランジスタに動作可能に接続され得る。
【００８４】
図７は、図５の本発明によるコモンビット線／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイの部分断面図である。図６に関する説明の多くが、図７にも同様にあてはまる。図６と異なる点は、ｎが奇数なので、図７のロウは、トランジスタ６６２を含まないことである。従って、メモリ抵抗体６５８および第２の外部ビット線６７２は、図７に含まれない。
【００８５】
ｎが奇数である場合、ｎ個の連続するトランジスタのロウは、（ｎ−１）個の内部トランジスタを含み、内部トランジスタは上述したように規定される通りである。すなわち、トランジスタ４０４、４０６、４０８および６５０は、内部トランジスタである。（（ｎ−１）／２）本のコモンビット線があり、各コモンビット線は、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている。図示されているのは、コモンビット線６３２および６６４である。（（ｎ−１）／２）本のコモンソース線があり、各コモンソース線は、隣接するトランジスタソースの対応する対に接続されている。図示されているのは、コモンソース線６３４および６６６である。
【００８６】
第１の外部ビット線６７０（Ｂ１）は、対応する（第１の）メモリ抵抗体４１０を介して、第１（ｎ＝１）のトランジスタ４０２に動作可能に接続されている。第１の外部ソース線７００（Ｓ５）は、ｎ番目のトランジスタ６５０のソースに接続されている。
【００８７】
図５に関連して考慮すると、Ｒ−ＲＡＭアレイ４００は、各トランジスタのロウが（ｎ−１）個の内部トランジスタを含む、ｎ個の連続するトランジスタのｍ個のロウを含み得ることが推定され得る。Ｒ−ＲＡＭアレイ４００は、ｍ個のロウの各々につき、ｎ個のメモリ抵抗体を含み得、ｎ個のメモリ抵抗体の各々が、各ロウ内のｎ個のトランジスタのドレインのうちの対応するドレインに接続されている。Ｒ−ＲＡＭアレイは、ｍ本のワード線を含み得る。各ワード線は、対応するロウ内のｎ個のトランジスタの各々のゲートに接続されている。（（ｎ−１）／２）本のコモンビット線は、各ロウ内で、対応するメモリ抵抗体を介して、隣接する内部トランジスタの対応する対に動作可能に接続されている。（（ｎ−１）／２）本のコモンソース線は、各ロウ内で、隣接するトランジスタソースの対応する対に接続されている。第１の外部ビット線６７０は、各ロウ内で、対応するメモリ抵抗体を介して、第１のトランジスタに動作可能に接続されている。第１の外部ソース線７００は、各ロウ内で、ｎ番目のトランジスタのソースに接続されている。
【００８８】
（機能的な説明）
図４または図５に戻ると、図は、ワード線に沿ったビットセルを示している。隣接するビットは、コモンビット線を共有する。例えば、ビット線Ｂ４，５は、ビット４および５の共有ビット線である。ビット１および２はＳ１，２のコモンソース線を共有する。従って、所与のアレイにおけるビット線の実際の数は、図１に示すアレイのビット線の数の約半分である。さらに、コモンソース線は、ビット線と平行に走る、抵抗が低い金属線であり得る。この金属のコモンソース線は、従来のコモンソース線構成においては、メモリサイズを３０％超えて増大させることなしに利用することができなかったオプションである。
【００８９】
図６および図７に戻ると、本発明のコモンビット線／コモンソース線構造によって、金属線をビット線と平行に走らせて各ビットトランジスタソースに接続するために十分な空間が作り出されていることが示されている。コモンソース金属線は、コモンビット線と同じ金属レベルにあってもよいし、異なる金属レベルにあってもよい。
【００９０】
図８は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイにおいてメモリを消去するための本発明による方法を示すフローチャートである。この方法（および以下に記載の方法）は、明瞭にするため、数字が付けられた一連の工程として表されているが、明確に記載されていない限り、付けられた数字から順序が推測されるべきではない。これらの工程のうちの一部は、とばされたり、並行して行われたり、一連の厳密な順序を維持する必要なしに行われたりしてもよいことが理解されるべきである。この方法は、工程８００において開始される。工程８０２において、基準電圧が全てのソース線に印加される。工程８０４において、プログラミング電圧（Ｖｐ）が全てのワード線に印加される。工程８０６において、プログラミングパルス電圧が全てのビット線に印加される。工程８０８において、Ｒ−ＲＡＭアレイのメモリ内容が、印加された電圧に応答して、消去される。
【００９１】
いくつかの局面において、工程８０２において基準電圧を全てのソース線に印加することは、基準電圧がグラウンドであることを含む。工程８０４において全てのワード線にプログラミング電圧（Ｖｐ）を印加することは、Ｖｐが２〜６ボルトの範囲内にあることを含む。工程８０６においてプログラミングパルス電圧を全てのビット線に印加することは、パルス幅が１〜１０００ナノ秒（ｎｓ）の範囲内にあり、パルス振幅が−３〜−６ボルトの間の範囲内にあることを含む。あるいは、工程８０６においてプログラミングパルス電圧を全てのビット線に印加することは、パルス幅が１マイクロ秒よりも長く、パルス振幅が２〜６ボルトの範囲内にあることを含む。
【００９２】
図９は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイに書き込むための本発明による方法を示すフローチャートである。この方法は、工程９００において開始される。工程９０２において、基準電圧が選択されたソース線Ｓ（ｎ−１，ｎ）に印加される。工程９０４において、プログラミングパルス電圧が選択されたビット線Ｂ（ｎ，ｎ＋１）に印加される。工程９０６において、プログラミング電圧（Ｖｐ）が選択されたワード線Ｗｍに印加される。工程９０８において、基準電圧が全ての選択されていないワード線に印加される。工程９１０において、選択されていないソース線およびビット線が浮遊される。工程９１２において、ビットＢｎｍが印加された電圧に応答して高抵抗メモリ状態に設定される。
【００９３】
いくつかの局面において、工程９０２および９０８において基準電圧を印加することは、基準電圧がグラウンドであることを含む。工程９０６においてプログラミング電圧（Ｖｐ）を選択されたワード線に印加することは、Ｖｐが２〜６ボルトの範囲内にあることを含む。工程９０４においてプログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加することは、パルス電圧が、１〜３００ナノ秒（ｎｓ）の範囲内のパルス幅であり、３〜６ボルトの範囲内の振幅であることを含む。
【００９４】
図１０は、高抵抗メモリ状態を書き込むための、図９の方法とは別の方法を示すフローチャートである。この方法は、工程１０００において開始される。工程１００２において、基準電圧が選択されたソース線Ｓ（ｎ，ｎ＋１）に印加される。工程１００４において、プログラミングパルス電圧が選択されたビット線Ｂ（ｎ−１，ｎ）に印加される。工程１００６において、プログラミング電圧（Ｖｐ）が選択されたワード線Ｗｍに印加される。工程１００８において、基準電圧が全ての選択されていないワード線に印加される。工程１０１０において、選択されていないソース線およびビット線が浮遊される。工程１０１２において、ビットＢｎｍが印加された電圧に応答して高抵抗メモリ状態に設定される。
【００９５】
いくつかの局面において、工程１００２および１００８において基準電圧を印加することは、基準電圧がグラウンドであることを含む。工程１００６においてプログラミング電圧（Ｖｐ）を選択されたワード線に印加することは、Ｖｐが２〜６ボルトの範囲内にあることを含む。工程１００４においてプログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加することは、パルス電圧が、１〜３００ナノ秒（ｎｓ）の範囲内のパルス幅であり、３〜６ボルトの範囲内の振幅であることを含む。
【００９６】
図１１は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイをリセットするための本発明による方法を示すフローチャートである。この方法は、工程１１００において開始される。工程１１０２において、基準電圧が選択されたソース線Ｓ（ｎ，ｎ＋１）に印加される。工程１１０４において、プログラミングパルス電圧が選択されたビット線Ｂ（ｎ−１，ｎ）に印加される。工程１１０６において、プログラミング電圧（Ｖｐ）が選択されたワード線Ｗｍに印加される。工程１１０８において、基準電圧が全ての選択されていないワード線に印加される。工程１１１０において、選択されていないソース線およびビット線が浮遊される。工程１１１２において、ビットＢｎｍが印加された電圧に応答して低抵抗メモリ状態に設定される。
【００９７】
いくつかの局面において、工程１１０２および１１０８において基準電圧を印加することは、基準電圧がグラウンドであることを含む。工程１１０６においてプログラミング電圧（Ｖｐ）を選択されたワード線に印加することは、Ｖｐが２〜６ボルトの範囲内にあることを含む。工程１１０４においてプログラミングパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加することは、パルス電圧が、１００ナノ秒（ｎｓ）より長いパルス幅であり、２〜６ボルトの範囲内の振幅であることを含む。
【００９８】
図１２は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイをリセットするための、図１１の方法とは別の方法を示すフローチャートである。この方法は、工程１２００において開始される。工程１２０２において、基準電圧が選択されたソース線Ｓ（ｎ−１，ｎ）に印加される。工程１２０４において、プログラミングパルス電圧が選択されたビット線Ｂ（ｎ，ｎ＋１）に印加される。工程１２０６において、プログラミング電圧（Ｖｐ）が選択されたワード線Ｗｍに印加される。工程１２０８において、基準電圧が全ての選択されていないワード線に印加される。工程１２１０において、選択されていないソース線およびビット線が浮遊される。工程１２１２において、ビットＢｎｍが印加された電圧に応答して低抵抗メモリ状態に設定される。
【００９９】
いくつかの局面において、工程１２０２および１２０８において基準電圧を印加することは、基準電圧がグラウンドであることを含む。工程１２０６においてプログラミング電圧（Ｖｐ）を選択されたワード線に印加することは、Ｖｐが２〜６ボルトの範囲内にあることを含む。工程１２０４においてプログラミングパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加することは、パルス電圧が、１００ｎｓより長いパルス幅であり、２〜６ボルトの範囲内の振幅であることを含む。
【０１００】
図１３は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイを読み出すための本発明による方法を示すフローチャートである。この方法は、工程１３００において開始される。工程１３０２において、基準電圧が選択されたソース線Ｓ（ｎ，ｎ＋１）に印加される。工程１３０４において、読み出しパルス電圧が選択されたビット線Ｂ（ｎ−１，ｎ）に印加される。工程１３０６において、読み出し電圧（Ｖｒ）が選択されたワード線Ｗｍに印加される。工程１３０８において、基準電圧が全ての選択されていないワード線に印加される。工程１３１０において、選択されていないソース線およびビット線が浮遊される。工程１３１２において、ビットＢｎｍが印加された電圧に応答して読み出される。
【０１０１】
いくつかの局面において、工程１３０２および１３０８において基準電圧を印加することは、基準電圧がグラウンドであることを含む。工程１３０４において読み出しパルス電圧を選択されたビット線Ｂ（ｎ−１，ｎ）に印加することは、読み出しパルスが、１〜１００ナノ秒（ｎｓ）の範囲内のパルス幅であり、０．１〜１．５ボルトの範囲内の振幅であることを含む。工程１３０６において、読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加することは、Ｖｒが１〜３ボルトの範囲内にあることを含む。
【０１０２】
図１４は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイを読み出すための別の方法を示すフローチャートである。この方法は、工程１４００において開始される。工程１４０２において、基準電圧が選択されたソース線Ｓ（ｎ−１，ｎ）に印加される。工程１４０４において、読み出しパルス電圧が選択されたビット線Ｂ（ｎ，ｎ＋１）に印加される。工程１４０６において、読み出し電圧（Ｖｒ）が選択されたワード線Ｗｍに印加される。工程１４０８において、基準電圧が全ての選択されていないワード線に印加される。工程１４１０において、選択されていないソース線およびビット線が浮遊される。工程１４１２において、ビットＢｎｍが印加された電圧に応答して読み出される。
【０１０３】
いくつかの局面において、工程１４０２および１４０８において基準電圧を印加することは、基準電圧がグラウンドであることを含む。工程１４０４において読み出しパルス電圧を選択されたビット線Ｂ（ｎ，ｎ＋１）に印加することは、読み出しパルスが、１〜１００ナノ秒（ｎｓ）の範囲内のパルス幅であり、０．１〜１．５ボルトの範囲内の振幅であることを含む。工程１４０６において、読み出し電圧（Ｖｒ）を選択されたワード線Ｗｍに印加することは、Ｖｒが１〜３ボルトの範囲内にあることを含む。
【０１０４】
コモンビット／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイおよび上記のアレイを操作する方法が提供されてきた。Ｒ−ＲＡＭアレイの特定の例は、値ｎが５または６、値ｍが４であるとして示されてきた。しかし、本発明は、ｎまたはｍのいずれの特定の値にも限定されない。同様に、特定の電圧の値は、例示のために、操作方法において提示されてきた。あるいは、本発明によるＲ−ＲＡＭアレイは、動作電圧の間の開示された関係を維持することによって、異なる絶対電圧で動作し得る。本発明の他の変形例および実施形態は、当業者に想到される。
【図面の簡単な説明】
【０１０５】
【図１】図１は、共有のソース線を有するＲ−ＲＡＭメモリアレイ（従来技術）の模式図である。
【図２】図２は、図１のコモンソースメモリアレイ（従来技術）の部分断面図である。
【図３】図３は、本発明によるコモンビット／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイの模式図であり、１つのロウを示している。
【図４】図４は、本発明によるコモンビット／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイの模式図である。
【図５】図５は、ｎが奇数である場合の本発明によるＲ−ＲＡＭアレイの模式図である。
【図６】図６は、図３および図４の本発明によるコモンビット／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイの部分断面図である。
【図７】図７は、図５の本発明によるコモンビット線／コモンソース線高密度１Ｔ１Ｒ型Ｒ−ＲＡＭアレイの部分断面図である。
【図８】図８は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイにおいてメモリを消去するための本発明による方法を示すフローチャートである。
【図９】図９は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイに書き込むための本発明による方法を示すフローチャートである。
【図１０】図１０は、高抵抗メモリ状態を書き込むための、図９の方法とは別の方法を示すフローチャートである。
【図１１】図１１は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイをリセットするための本発明による方法を示すフローチャートである。
【図１２】図１２は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイをリセットするための、図１１の方法とは別の方法を示すフローチャートである。
【図１３】図１３は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイを読み出すための本発明による方法を示すフローチャートである。
【図１４】図１４は、コモンビット／コモンソース線を有する高密度１Ｔ１Ｒ型ｎ×ｍＲ−ＲＡＭアレイを読み出すための別の方法を示すフローチャートである。
【符号の説明】
【０１０６】
４００  Ｒ−ＲＡＭアレイ
Ｔ２  第２のトランジスタ
Ｔ３  第３のトランジスタ
Ｂ２，３  コモンビット線
４１２  第２のメモリ抵抗体
４１４  第３のメモリ抵抗体
【図１】
2004179619.tif 000003
【図２】
2004179619.tif 000004
【図３】
2004179619.tif 000005
【図４】
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【図５】
2004179619.tif 000007
【図６】
2004179619.tif 000008
【図７】
2004179619.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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