(57)【要約】【課題】より単純な構成で高サンプリングレートを実現するアナログ・ディジタル変換システムを提供する。【解決手段】アナログ・ディジタル変換システム(100)は、ディジタル出力(122)を有するアナログ・ディジタル変換器(102)、データ入力(130)及びデータ出力(132)を有するメモリ(106)、出力ポート(110)、アナログ・ディジタル変換器のディジタル出力からメモリのデータ入力まで延びる入力データバス(104)、及び、メモリのデータ出力から出力ポートまで延びる出力データバス(108)を備える。アナログ・ディジタル変換器は、あるサンプリングレートでディジタルサンプルを生成するように構成される。入力データバスは、ＡＤＣのサンプリングレートで動作するよう構成される。メモリのデータ出力(132)、出力データバス(108)及び出力ポート(108)の少なくとも１つが、そのサンプリングレートよりも遅い最大レートで動作するよう構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログ・ディジタル変換システム（１００）であって、
あるサンプリング・レートでディジタル・サンプルを生成するように構成された、ディジタル出力（１２２）を有するアナログ・ディジタル変換器（１０２）と、
データ入力（１３０）及びデータ出力（１３２）を有するメモリ（１０６）と、
出力ポート（１１０）と、
前記アナログ・ディジタル変換器の前記ディジタル出力から前記メモリの前記データ入力まで延び、前記サンプリング・レートで動作するように構成された入力データ・バス（１０４）と、
前記メモリの前記データ出力から前記出力ポートまで延びる出力データ・バス（１０８）
を備え、
前記メモリの前記データ出力（１３２）、前記出力データ・バス（１０８）、及び、前記出力ポート（１１０）の少なくとも１つが、前記サンプリング・レートより低い最大速度で動作するように構成されることからなる、アナログ・ディジタル変換システム。
【請求項２】
前記メモリ（２０６）がメモリ・モジュール（例えば、２０６−１）を備え、該メモリ・モジュールの各々が、データ入力（２３０）及びデータ出力（２３２）を有し、
前記入力データ・バス（３０４）が、前記アナログ・ディジタル変換器の前記ディジタル出力から前記メモリ・モジュールのそれぞれの前記データ入力まで延びることからなる、請求項１に記載のアナログ・ディジタル変換システム。
【請求項３】
前記入力データ・バスが、
前記アナログ・ディジタル変換器の前記ディジタル出力から延びる少なくとも１つのＡＤＣサブバス（３７０）と、
前記少なくとも１つのＡＤＣサブバスから前記メモリ・モジュールのうちのいくつかのメモリ・モジュールの前記データ入力に接続する入力サブバス（例えば、３０４−１）
を備えることからなる、請求項２に記載のアナログ・ディジタル変換システム。
【請求項４】
前記出力データ・バス（２０８）が、前記メモリ・モジュールのうちのいくつかのメモリ・モジュールの前記データ出力から延びる出力サブバス（例えば、２０８−１）を備える、請求項２に記載のアナログ・ディジタル変換システム。
【請求項５】
前記出力サブバスが、それぞれ、前記出力ポート（２１０）まで延びることからなる、、請求項４に記載のアナログ・ディジタル変換システム。
【請求項６】
前記出力データ・バス（２０８）が、前記出力ポート（２１０）まで延びる少なくとも１つの出力ポート・サブバス（２５６）をさらに備え、
前記出力サブバスの１つが、少なくとも１つの前記出力ポート・サブバスに接続することからなる、請求項４に記載のアナログ・ディジタル変換システム。
【請求項７】
前記出力データ・バス（２０８）が、さらに、
前記出力ポートまで延びる少なくとも１つの出力ポート・サブバス（２５６）と、
前記少なくとも１つの出力ポート・サブバスと前記出力サブバスとの間に配置されたデータ・セレクタ
を備える、請求項４に記載のアナログ・ディジタル変換システム。
【請求項８】
前記アナログ・ディジタル変換器（２０２）が、アナログ・ディジタル変換器モジュール（例えば、２０２−１）を備え、該アナログ・ディジタル変換器モジュールの各々が、ディジタル出力（２２２）を有し、
前記入力データ・バス（２０４）が、前記アナログ・ディジタル変換器モジュールのディジタル出力から前記メモリ・モジュールの前記データ入力まで延びることからなる、請求項２に記載のアナログ・ディジタル変換システム。
【請求項９】
前記入力データ・バス（２０４）が、前記アナログ・ディジタル変換器モジュールのディジタル出力から前記メモリ・モジュールの前記データ入力まで延びる入力サブバス（例えば、２０４−１）を備える、請求項８に記載のアナログ・ディジタル変換システム。
【請求項１０】
前記メモリ・モジュール（例えば、４０６−１）の数が、前記アナログ・ディジタル変換器モジュールよりも少なく、
前記入力データ・バス（４０４）が、
前記ＡＤＣモジュールの前記ディジタル出力から延びるＡＤＣサブバス（例えば、４７０−１）と、
前記メモリ・モジュールの前記データ入力まで延びる入力サブバス（例えば、４０４−１）
を備え、
前記ＡＤＣサブバスの２つ以上が、前記入力サブバスのそれぞれに結合され、前記入力サブバスの幅（例えば、２ｍ）が、それに結合される前記ＡＤＣサブバスの幅（ｍ）の合計に等しいことからなる、請求項８に記載のアナログ・ディジタル変換システム。
【請求項１１】
前記出力データ・バス（２０８）が、前記メモリ・モジュールの前記出力から前記出力ポート（２１０）まで延びることからなる、請求項８に記載のアナログ・ディジタル変換システム。
【請求項１２】
前記アナログ・ディジタル変換器（２０２）がアナログ・ディジタル変換器モジュール（例えば、２０２−１）を備え、該アナログ・ディジタル変換器モジュールの各々がディジタル出力（２２２）を有し、
前記入力データ・バス（２０４）が、前記アナログ・ディジタル変換器モジュールの前記ディジタル出力から前記メモリ（２０６）まで延びることからなる、請求項１に記載のアナログ・ディジタル変換システム。
【請求項１３】
前記メモリ（２０６）がメモリ・モジュール（例えば、２０６−１）を備え、該メモリ・モジュールの各々が、データ入力（２３０）及びデータ出力（２３２）を有し、
前記出力データ・バス（２０８）が、前記メモリ・モジュールの前記出力から前記出力ポート（２１０）まで延びることからなる、請求項１に記載のアナログ・ディジタル変換システム。
【請求項１４】
前記サンプリング・レートで前記アナログ・ディジタル変換器から前記ディジタル・サンプルを受け取るように接続され、かつ、ディジタル・サンプルが前記メモリに伝送される速度を低下させるように構成されたサンプル・プロセッサ（６１２）を前記入力データ・バスが備える、請求項１に記載のアナログ・ディジタル変換システム
【請求項１５】
アナログ入力信号をディジタル的にサンプリングする方法であって、
メモリを設けるステップ（７０２）と、
あるサンプリング・レートで、前記アナログ入力信号をディジタル的にサンプリングして、ディジタル・サンプルを生成するステップ（７０４）と、
前記サンプリング・レートで前記メモリに前記ディジタル・サンプルを記憶するステップ（７０６）と、
前記サンプリング・レートより低い速度で、前記メモリから前記ディジタル・サンプルを読み出すステップ（７０８）
を含む、方法。
【請求項１６】
メモリを設ける前記ステップ（７０２）において、メモリ・モジュールから構成されるメモリを設ける、請求項１５に記載の方法。
【請求項１７】
前記ディジタル・サンプルを記憶するステップ（７０６）が、記憶する前に、前記メモリ・モジュール間に前記ディジタル・サンプルを分配するステップを含む、請求項１６に記載の方法。
【請求項１８】
アナログ入力信号をディジタル的にサンプリングする前記ステップ（７０４）が、サンプル・ストリームの形態で前記ディジタル・サンプルを出力するステップを含み、前記サンプル・ストリームの速度が、全体として、前記サンプリング・レートに等しく、
前記ディジタル・サンプルを記憶するステップ（７０６）が、前記メモリ・モジュールのそれぞれに、前記サンプル・ストリームのそれぞれにおける（またはサンプル・ストリームの形態で）ディジタル・サンプルを記憶するステップを含むことからなる、請求項１６に記載の方法。
【請求項１９】
アナログ入力信号をディジタル的にサンプリングするステップ（７０４）が、サンプル・ストリームの形態で前記ディジタルサンプルを出力するステップを含み、前記サンプル・ストリームの速度が、全体として、前記サンプリング・レートに等しく、
前記ディジタル・サンプルを記憶するステップ（７０６）が、前記メモリ・モジュールのそれぞれに、前記サンプル・ストリームのうちの複数のストリームにおける（またはサンプル・ストリームの形態で）前記ディジタル・サンプルを記憶するステップを含むことからなる、請求項１６に記載の方法。
【請求項２０】
メモリから前記ディジタル・サンプルを読み出す前記ステップ（７０８）が、前記メモリ・モジュールの１つから複数の前記ディジタル・サンプルを読み出した後で、別のメモリ・モジュールから前記ディジタル・サンプルを読み出すステップを含むことからなる、請求項１６に記載の方法。
【請求項２１】
メモリから前記ディジタル・サンプルを読み出す前記ステップ（７０８）が、前記メモリ・モジュールの少なくとも２つから前記ディジタル・サンプルを並列に読み出すステップを含むことからなる、請求項１６に記載の方法。
【請求項２２】
メモリから前記ディジタル・サンプルを読み出す前記ステップ（７０８）が、前記メモリから前記ディジタル・サンプルを、それらが記憶された順に読み出すステップを含むことからなる、請求項１６に記載の方法。
【請求項２３】
ディジタル・サンプルが前記メモリに伝送される速度を前記サンプリング・レートに対して低下させるステップ（７１０）をさらに含み、
メモリに前記ディジタル・サンプルを記憶する前記ステップ（７０８）において、前記ディジタル・サンプルが、前記低下された速度で前記メモリに記憶されることからなる、請求項１６に記載の方法。
【請求項２４】
ディジタル・サンプルが前記メモリに伝送される速度を低下させる前記ステップ（７１０）が、前記ディジタル・サンプリングによって生成されたディジタル・サンプルの全てではなく、前記ディジタル・サンプリングによって生成されたディジタル・サンプルのうちから選択されたサンプルを前記メモリに伝送するステップを含むことからなる、請求項２３に記載の方法。
【請求項２５】
ディジタル・サンプルが前記メモリに伝送される速度を低下させる前記ステップ（７１０）が、
前記ディジタル・サンプリングによって生成された前記ディジタル・サンプルの中からディジタル・サンプルの計算を実施するステップと、
前記ディジタル・サンプリングによって生成された前記ディジタル・サンプルの全てではなく、前記計算されたディジタル・サンプルを前記メモリに伝送するステップ
を含むことからなる、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・ディジタル変換器（ＡＤＣ）、特に、メモリを備えるアナログ・ディジタル変換システムに関する。
【背景技術】
【０００２】
高速アナログ・ディジタル変換器（ＡＤＣ）は、極めて高いサンプリング・レートで動作して、ディジタル・サンプルを生成する。例えば、高速変換システムで用いられる８ビット、１０ＧＳａ／秒のＡＤＣは、８０ギガビット／秒のデータ転送速度（データレート。本明細書では、速度をレートとも記載する）でディジタル・サンプルを生成する。従来のＡＤＣは、一般に、ディジタル・サンプルの生成速度で、すなわち、上記例の場合、８０ギガビット／秒のデータ転送速度でディジタル・サンプルを出力する。こうした高データ転送速度でディジタル・サンプルを出力するために、従来のＡＤＣは、一般に、バス幅の広い出力バス、高速出力バス、または、バス幅が広くて、かつ、高速の出力バスを利用して、必要なデータ転送速度を達成する。バス幅の広い出力バスを備えたＡＤＣは、ピン数の多いパッケージを必要とする。これによって、パッケージのコスト、及び、パッケージに適応するようにプリント回路を設計する上での複雑さが大幅に増すことになる。高速データ・バスを備えたＡＤＣの場合、データ信号がＡＤＣチップからプリント回路基板に送られる際における、データ信号の完全性が確保されるように、慎重に設計する必要がある。これには、かなりの注意と努力を払って、パッケージ、及び、パッケージが取り付けられるプリント回路基板を設計することが必要になる。
【０００３】
超高速データ・バスの設計に対する一般的なアプローチは、ＡＤＣが組み込まれる集積回路（チップ）の出力をできるだけ高速になるように設計することである。達成可能な最高出力速度は、チップの製作に用いられる処理テクノロジ、及び、カスタム・パッケージ及び特殊プリント回路基板設計の利用可能性などの要因によって影響される。最高出力速度が決まると、必要とされる出力データ転送速度の実現に必要なだけの数の出力が利用される。これによって、チップが多数の出力を備え、パッケージが、相応して多数のピンを備える設計が必要になる。この結果、プリント回路基板の広い領域を占有する大面積のパッケージに収容される大面積のチップ設計が生じることになる。多数の最高速度出力によって、全電力消費も増大し、それに応じた多量の熱をパッケージから除去する必要が生じることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明の目的は、高サンプリング・レートでアナログ入力信号のサンプリングを実施することが可能である一方で、上述の欠点のないアナログ・ディジタル変換システムを提供することにある。
【課題を解決するための手段】
【０００５】
本発明によれば、ディジタル出力を有するアナログ・ディジタル変換器、データ入力及びデータ出力を有するメモリ、出力ポート、アナログ・ディジタル変換器のディジタル出力からメモリのデータ入力まで延びる入力データ・バス、及び、そのメモリのデータ出力から出力ポートまで延びる出力データ・バスを備える、アナログ・ディジタル変換システムが得られる。アナログ・ディジタル変換器は、あるサンプリング・レートでディジタル・サンプルを生成するように構成される。入力データ・バスは、ＡＤＣのサンプリング・レートで動作するように構成される。メモリのデータ出力、出力データ・バス、及び、出力ポートの少なくとも１つが、サンプリング・レートより低い最高速度で動作するように構成される。
【０００６】
本発明によれば、ディジタル方式でアナログ入力信号のサンプリングを行う方法も得られる。この方法では、メモリが設けられ、あるサンプリング・レートで、アナログ入力信号のディジタル方式によるサンプリングを行って、ディジタル・サンプルを生成し、ディジタル・サンプルが、そのサンプリング・レートでメモリに記憶される。ディジタル・サンプルは、そのサンプリング・レートより低い速度で、メモリから読み取られる。
【０００７】
本発明によれば、極めて高いサンプリング・レートでアナログ入力信号をサンプリングすることができ、この場合、結果生じるディジタル・サンプルを同じ高速度（高レート）で出力する必要がない。ディジタル・サンプルをメモリから読み取る速度でディジタル・サンプルを出力することが可能な構成は、サンプリング・レートでディジタル・サンプルを出力する構成に比べて、大幅に単純にでき、コストを下げることができる。
【発明の効果】
【０００８】
本発明によれば、より単純な構成で高サンプリングレートを実現するアナログ・ディジタル変換システムが提供される。
【実施例】
【０００９】
本発明によれば、同じチップ上に集積化されたアナログ・ディジタル変換器（ＡＤＣ）とメモリを含む、アナログ・ディジタル変換システムが得られる。ＡＤＣによってサポートされる最高サンプリング・レートで動作するチップ・レベルの入力データ・バスが、ＡＤＣからメモリまで延びる。サンプリング・レートより低い速度で動作する出力データ・バスが、メモリの出力から出力ポートまで延びる。出力ポートには、一般に、チップとパッケージ間の相互接続、及び、パッケージとプリント回路との間の相互接続が含まれる。ＡＤＣは、それのサンプリング・レートでディジタル・サンプルを生成する。入力データ・バスは、ＡＤＣのサンプリング・レートで動作して、ＡＤＣによって生成されたディジタル・サンプルをメモリに伝送する。メモリは、サンプリング・レートでディジタル・サンプルを記憶する。メモリに記憶されたディジタル・サンプルは、サンプリング・レートより低い速度で、メモリから読み取られる。出力データ・バスは、メモリからディジタル・サンプルを読み取る速度で、メモリから読み取られたディジタル・サンプルを出力ポートに伝送する。この速度は、サンプリング・レートより低いので、超高速出力回路を用いる必要がなく、出力データ・バスは、バス幅が広くなくても、高速でなくても、または、バス幅が広くなく、かつ、高速でなくてもかまわないし、データ信号の完全性に優れた、高データ転送速度の出力を行うように出力ポートを構成する必要がない。サンプリングレートより低い速度でメモリからディジタル・サンプルを読み取ることによって、出力ポートより下流の回路要素によるディジタル・サンプルの受信及び処理もまた容易に実施できるようになる。こうした回路要素は、一般に、アナログ・ディジタル変換システムより低い速度で動作する。
【００１０】
図１は、本発明によるアナログ・ディジタル変換システムの第１の実施態様１００のブロック図である。アナログ・ディジタル変換システム１００は、アナログ・ディジタル変換器１０２、入力データ・バス１０４、メモリ１０６、出力データ・バス１０８、及び、出力ポート１１０から構成されている。アナログ・ディジタル変換器、入力データ・バス、メモリ、出力データ・バス、及び、出力ポートの一部によって、少なくともチップ１１２の一部が構成されている。アナログ・ディジタル変換器は、アナログ入力１２０、ディジタル出力１２２、及び、クロック入力１２４を備えている。メモリは、データ入力１３０、データ出力１３２、書き込みクロック入力１３４、読み取り（または読み出し。以下同じ）クロック入力１３６、書き込み許可（またはライトイネーブル。以下同じ）入力１３８、及び、読み取り許可（またはリードイネーブル。以下同じ）入力１４０を備えている。
【００１１】
マスタ・クロック信号ＭＣが、ＡＤＣ１０２のクロック入力１２４及びメモリ１０６の書き込みクロック入力１３４に接続される。直接接続が示されているが、マスタ・クロック信号は、適正な周波数の１つ以上のクロック信号をＡＤＣに供給する適正なクロック発生器（不図示）を介して、クロック入力１２４に接続することが可能である。ＡＤＣのサンプリング・レートは、マスタ・クロック信号の周波数によって決まるが、必ずしも、マスタ・クロック信号の周波数に等しいとは限らない。同様に、マスタ・クロック信号は、適正な周波数の１つ以上のクロック信号をメモリに供給する適正なクロック発生器（不図示）を介して、書き込みクロック入力１３４に接続することが可能である。代替的には、ＡＤＣによって、メモリにクロック信号を供給することも可能である。
【００１２】
当該技術分野では、アナログ・ディジタル変換器１０２として用いるのに適した多種多様なタイプのアナログ・ディジタル変換器が周知のところである。従って、ＡＤＣ１０２については、これ以上の説明を控えることにする。以下では、図５を参照しながら、特定の例の１つについて述べることにする。
【００１３】
入力データ・バス１０４は、ｍの導体（個別には示されていない）から構成され、ＡＤＣ１０２のディジタル出力１２２からメモリ１０６のデータ入力１３０まで延びている。入力データ・バスを構成する導体は、長さが短く、チップ１１２の表面を横切って、直接、ＡＤＣのディジタル出力からメモリのデータ入力まで延びている。従って、入力データ・バスは、ＡＤＣによってサポートされる最高のサンプリング・レートで動作することが可能である。
【００１４】
当該技術分野では、メモリ１０６として用いるのに適した多種多様なタイプのメモリ素子が周知のところである。例えば、メモリ１０６として、従来のランダム・アクセス・メモリ（ＲＡＭ）素子を用いることが可能である。ＲＡＭのタイプが異なれば、得られる性能特性も異なる。例えば、スタティックＲＡＭ（ＳＲＡＭ）の場合は、速度が増し、ダイナミックＲＡＭ（ＤＲＡＭ）の場合は、密度が高くなり、フラッシュＲＡＭの場合は、不揮発性になる。代替的には、メモリ１０６として、非ランダム・アクセス・メモリ素子を用いることも可能である。例えば、メモリ１０６として、シフト・レジスタ、先入れ・先出し（ＦＩＦＯ）メモリ、後入れ・先出し（ＬＩＦＯ）メモリのようなメモリ素子、または、他のタイプの非ランダム・アクセス・メモリ素子を用いることが可能である。やはり、非ランダム・アクセス・メモリ素子のタイプが異なれば、得られる性能特性も異なる。
【００１５】
メモリ１０６のサイズによって、記憶することが可能なディジタル・サンプルの数が決まる。用途によっては、多数のディジタル・サンプルを記憶する能力は有利になる。例えば、持続時間の長い事象のサンプリングが可能になるし、または、より精密な時間分解能が得られるように、サンプリング・レートを高めることが可能になる。
【００１６】
さまざまなサイズのメモリを組み込んだアナログ・ディジタル変換システムを具現化するチップを容易に製作することができるように、メモリ１０６は、モジューラ構造にすることが可能である。
【００１７】
メモリ１０６のデータ入力１３０は、入力データ・バス１０４に接続されている。データ出力１３２は、出力データ・バス１０８に接続されている。書き込みクロック入力１３４は、書き込みクロック信号ＷＣを受信するように接続されている。読み取りクロック入力１３６は、読み取りクロック信号ＲＣを受信するように接続されている。書き込み許可入力１３８は、書き込み許可信号ＷＥを受信するように接続されている。読み取り許可入力１４０は、読み取り許可信号ＲＥを受信するように接続されている。
【００１８】
メモリ１０６がランダム・アクセス・メモリ素子から構成される実施態様の場合、メモリには、さらに、アドレス発生器（不図示）も含まれる。書き込み許可信号ＷＥがアサートされると、アドレス発生器は、書き込みクロック信号ＷＣに応答して作動し、データ入力１３０で受信したディジタル・サンプルが記憶される記憶場所（メモリ位置）のアドレスを生成する。読み取り許可信号ＲＥがアサートされると、アドレス発生器は、読み取りクロック信号ＲＣに応答して作動し、データ出力１３２に送られるディジタル・サンプルが読み取られる記憶場所（メモリ位置）のアドレスを生成する。適合するアドレス発生器は、当該技術分野においては周知のところであり、従って、ここでは説明を控えることにする。
【００１９】
メモリ１０６として用いられるメモリ素子が単一クロック入力を備える実施態様には、書き込み許可信号ＷＥ及び読み取り許可信号ＲＥに応答して作動し、書き込みクロック及び読み取りクロックの適合する一方を単一クロック入力に供給するゲート回路要素（不図示）が含まれる。代替的には、読み取り許可信号によって、その出力が単一クロック入力に接続されているクロック分割回路を起動することが可能である。
【００２０】
出力・データ・バス１０８は、ｎの導体から構成されており（個別には示されていない）、メモリ１０６のデータ出力１３２から出力ポート１１０まで延びている。図示の例では、入力データ・バスと出力データ・バスの導体数が等しい。他の例では、これらのバスの導体数が異なる場合もある。例えば、メモリからＱのサンプルを並列に読み取る実施態様の場合、出力データ・バスのバス幅は、入力データ・バスのＱ倍にすることが可能である。ＡＤＣによって、Ｍのディジタル・サンプルがメモリに並列に伝送されるが、ディジタル・サンプルが、メモリから１つずつ読み取られる実施態様の場合、出力データ・バスのバス幅は、入力データ・バスの１／Ｍになる。
【００２１】
ＡＤＣ１０２のサンプリング・レートより低い速度でメモリ１０６からディジタル・サンプルを読み取ることによって、メモリのデータ出力１３２、出力データ・バス１０８、及び、出力ポート１１０の少なくとも１つについて、幅を狭めるよう構成し、かつ、ＡＤＣのサンプリング・レートより低い最高速度で動作させるか、あるいは、そのいずれかを実施することが可能になる。例えば、データ出力に、比較的低速の出力回路を組み込むことが可能である。低速出力回路によって、例えば、チップ１１２のチップ面積を縮小し、電力消費を低減することが可能になる。出力データ・バス１０８は、比較的長く、細い導体から構成することが可能である。長くて、細い導体によって、例えば、チップ１１２のレイアウトをより都合のよいものにすることが可能になり、チップ面積を縮小することが可能になる。出力ポート１１０には、チップ１１２の表面に配置されたボンディング・パッド（不図示）、チップが取り付けられるパッケージのピン（不図示）、及び、ボンディング・パッドからピンのそれぞれにまで延びる、ボンディング・ワイヤのような相互接続が含まれている。ピンという用語は、本明細書では、ピン、及び、パッケージ化集積回路とプリント回路基板との間において、電気的接続、及び、一般には、さらに、機械的接続をもたらす他の構造を包含する総称として用いられている。
【００２２】
上述した例は、許容し得るデータ信号の完全性を保って、メモリ１０６によって出力されるディジタル・サンプルをパッケージ・ピンに送ることが可能な最高速度に対して、共同で、あるいは、個別に制限を課すことになる。従って、読み取りクロック信号ＲＣの周波数は、ディジタル・サンプルがメモリから読み取られ、出力データ・バス１０８によって出力ポート１１０に送られる速度が、上述の最高速度以下になるように設定される。最高速度は、ＡＤＣ１０２のサンプリング・レート未満である。
【００２３】
さらに、チップ１１２が取り付けられたパッケージは、プリント回路基板（不図示）に取り付けることが可能であり、このプリント回路基板には、さらに、アナログ・ディジタル変換システム１００によって出力されるディジタル・サンプルを受信する下流の回路が取り付けられている。こうした下流の回路がディジタル・サンプルを受信することが可能な最高速度は、ディジタル・サンプルが上述の最高データ転送速度より低いデータ転送速度でメモリから読み取られることを必要とする可能性がある。
【００２４】
次に、アナログ・ディジタル変換システム１００の動作について述べることにする。アナログ・ディジタル変換器１０２は、アナログ入力１２０を介してアナログ入力信号を受信する。アナログ・ディジタル変換器は、クロック入力１２４を介して受信したマスタ・クロック信号ＭＣに応答して作動し、マスタ・クロック信号によって決まるサンプリング・レートでアナログ入力信号のディジタル・サンプルを生成する。アナログ・ディジタル変換器は、ディジタル出力１２２からディジタル・サンプルを出力する。
【００２５】
入力データ・バス１０４は、ディジタル・サンプルをメモリ１０６のデータ入力１３０に伝送する。メモリは、書き込みクロック入力１３４を介して書き込みクロック信号ＷＣを受信し、読み取りクロック入力１３６を介して読み取りクロック信号ＲＣを受信する。書き込み許可信号ＷＥが有効（イネーブル）になると、メモリは、書き込みクロック信号ＷＣに応答して作動し、データ入力１３０で受信したディジタル・サンプルを記憶する。例えば、メモリは、それのデータ入力で連続して受信したディジタル・サンプルのいくつかを連続するアドレスを有する記憶場所（メモリ位置）に記憶することが可能である。
【００２６】
書き込み許可信号Ｗがアサートされている間、入力データ・バス１０４を介して受信したディジタル・サンプルのメモリ１０６への記憶は継続される。ある動作モードの場合、メモリのサンプル容量未満の所望の数のサンプルがメモリに記憶されると、または、メモリが満杯になると、ディジタル・サンプルの記憶が停止される。もう１つの動作モードでは、メモリが満杯になると、受信したディジタル・サンプルによって、メモリに記憶されているディジタル・サンプルのうち最古のものが上書きされる。この動作モードの場合、メモリには、常に、Ｊの最新の受信ディジタル・サンプルが記憶されている。ここで、Ｊはメモリのサンプル容量である。この動作モードでは、サンプリングされる事象の発生前に、書き込み許可信号ＷＥをアサートすることが可能になる。次に、こうした事象の発生を検出して、その事象が完了すると、書き込み許可信号ＷＥのアサートを終了する（ディアサートする）ことが可能になる。事象の持続時間が、メモリのサンプル容量に等しい数のディジタル・サンプルを生成するのに必要な時間より短い場合には、書き込み許可信号のディアサート時に、事象を表わす１組のディジタル・サンプルがメモリ内に記憶されたままになる。
【００２７】
ある事象を表わすディジタル・サンプルがメモリ１０６に記憶されていて、書き込み許可信号ＷＥがディアサートされると、読み取り許可信号ＲＥがアサートされる。次に、メモリ１０６は、読み取りクロック信号ＲＣに応答して作動し、それに記憶されているディジタル・サンプルをディジタル出力１３２から出力する。出力データ・バス１０８によって、ディジタル・サンプルがデータ出力１３２から出力ポート１１０に送られる。ディジタル・サンプルが、メモリ１０６から、従って、出力ポート１１０から出力される速度は、読み取りクロックＲＣの周波数によって決まり、ＡＤＣ１０２のサンプリング・レートより低い。ディジタル・サンプルがメモリから読み取られる最高速度は、上述のメモリのデータ出力の構成、出力データ・バス１０８の構成、及び、出力ポート１１０の構成といった要素によって決まる。ディジタル・サンプルの読み取り速度は、やはり上述の、下流回路要素のデータ転送速度要件に適合するように、さらに低下させることが可能である。
【００２８】
ディジタル・サンプルは、メモリ１０６へのディジタル・サンプルの記憶順に、メモリから読み取ることが可能である。これによって、ディジタル・サンプルが表わす事象の解析に必要な下流処理（または以降の処理）が最小限に抑えられる。代替的には、サンプルを異なる順に読み取ることも可能である。例えば、ディジタル・サンプルを異なる順に読み取ると、メモリにとってより好都合である場合もあり、また、下流の回路要素によって、ディジタル・サンプルをより好適に順序付けし直すことも可能である。
【００２９】
約１０ＧＳａ／ｓ以上のサンプリング・レートで動作するアナログ・ディジタル変換器には、一般に、複数のアナログ・ディジタル変換器モジュールが含まれている。アナログ・ディジタル変換器が、Ｍのアナログ・ディジタル変換モジュールから構成される実施態様の場合、各アナログ・ディジタル変換器モジュールのサンプリング・レートは、ＡＤＣ全体のサンプリング・レートの１／Ｍになる。本発明は、メモリに各ＡＤＣモジュールに対応するメモリ・モジュールが含まれている、このＡＤＣアーキテクチャに対する適用が容易である。メモリ・モジュールは、ＡＤＣモジュールによって生成されるディジタル・サンプルを記憶する。次に、全体として、メモリに記憶されているディジタル・サンプルが、ＡＤＣのサンプリング・レートより低い速度で読み取られる。メモリから読み取られたディジタル・サンプルは、出力データ・バス及び出力ポートを介して、アナログ・ディジタル変換システムから出力される。
【００３０】
図２は、アナログ・ディジタル変換器２０２が、Ｍのアナログ・ディジタル変換器モジュール２０２−１〜２０２−Ｍから構成され、入力データ・バス２０４が、Ｍの入力サブバス２０４−１〜２０４−Ｍから構成され、メモリ２０６が、Ｍのメモリ・モジュール２０６−１〜２０６−Ｍから構成され、出力データ・バス２０８が、Ｍの出力サブバス２０８−１〜２０８−Ｍと、出力ポート・サブバス２５６から構成される、本発明によるアナログ・ディジタル変換システムの第２の実施態様２００のブロック図である。図２には、図面を単純化するため、アナログ・ディジタル変換器２０２−１、２０２−２、２０２−３、及び、２０２−Ｍ、入力サブバス２０４−１、２０４−２、２０４−３、及び、２０４−Ｍ、メモリ・モジュール２０６−１、２０６−２、２０６−３、及び、２０６−Ｍ、及び、出力サブバス２０８−１、２０８−２、２０８−３、及び、２０８−Ｍだけしか示されていない。
【００３１】
アナログ・ディジタル変換システム２００は、さらに、出力ポート２１０と、多相クロック発生器２５０から構成されている。アナログ・ディジタル変換器、入力データ・バス、メモリ、出力データ・バス、多相クロック発生器、及び、出力ポートの一部によって、少なくとも、チップ２１２の一部が構成される。
【００３２】
アナログ・ディジタル変換（ＡＤＣ）器モジュール２０２−１は、アナログ入力２２０、ディジタル出力２２２、及び、クロック入力２２４を備えている。アナログ・ディジタル変換器モジュール２０２−２〜２０２−Ｍは、同様に構成されているので、個別の説明は控えることにする。アナログ・ディジタル変換器モジュール２０２−２、２０２−３、及び、２０２−Ｍのアナログ入力、ディジタル出力、及び、クロック入力を示す参照番号は、図面を単純化するため、図２から省略されている。ＡＤＣモジュール２０２−１〜２０２−Ｍのアナログ入力２２０は、アナログ入力１２０と並列に接続されている。
【００３３】
メモリ・モジュール２０６−１は、データ入力２３０、データ出力２３２、書き込みクロック入力２３４、読み取りクロック入力２３６、書き込み許可入力２３８、及び、読み取り許可入力２４０を備えている。メモリ・モジュール２０６−２〜２０６−Ｍは、同様に構成されているので、個別の説明は控えることにする。メモリ・モジュール２０６−２、２０６−３、及び、２０６−Ｍのデータ入力、データ出力、書き込みクロック入力、読み取りクロック入力、書き込み許可入力、及び、読み取り許可入力を示す参照番号は、図面を単純化するため、図２から省略されている。
【００３４】
多相クロック発生器２５０は、クロック入力２５２、及び、Ｍのクロック出力２５４−１〜２５４−Ｍを備えているが、図面を単純化するため、クロック出力は、２５４−１、２５４−２、２５４−３、及び、２５４−Ｍだけしか示されていない。マスタ・クロック信号ＭＣは、クロック入力２５２に接続されている。クロック出力２５４−１〜２５４−Ｍは、それぞれ、ＡＤＣモジュール２０２−１〜２０２−Ｍのクロック入力２２４、及び、それぞれ、メモリ・モジュール２０６−１〜２０６−Ｍの書き込みクロック入力２３４に接続されている。多相クロック発生器は、互いに２π／Ｍラジアンだけ異なるＭの位相を有する多相クロック信号を発生する。各位相の周波数は、ＡＤＣのサンプリング周波数の１／Ｍである。多相クロック発生器は、クロック出力２５４−１〜２５４−Ｍから多相クロック信号を出力する。
【００３５】
ディジタル・サンプルが、それらが記憶された時間順に、メモリ２０６から読み取られる実施態様の場合、読み取りクロック信号ＲＣは、多相クロック信号発生器２５０によって生じる多相クロック信号に類似しているが、それより遅い多相クロック信号である。こうした多相読み取り読み取りクロック信号は、さらに、多相クロック信号発生器のクロック出力２５４−１〜２５４−Ｍを、それぞれ、メモリ・モジュール２０６−１〜２０６−Ｍの読み取りクロック入力２３６に接続することによって供給することが可能である。マスタ・クロック信号ＭＣが、メモリ２０６からのディジタル・サンプルの読み取り中に、読み取り許可信号ＲＥによって使用可能になる（イネーブルにされる）クロック信号分割器（不図示）を介して、多相クロック信号発生器に供給される。クロック信号分割器によって、マスタ・クロック信号の周波数が分割され、この結果、多相クロック発生器によって、低速の多相クロック信号がメモリ・モジュールに供給されることになる。
【００３６】
もう１つの実施態様の場合、ディジタル・サンプルのうち複数のサンプルが、メモリ・モジュールの１つから読み取られ、その後、ディジタル・サンプルが、別のメモリ・モジュールから読み取られる。ディジタル・サンプルのうちから読み取られる複数のサンプルは、メモリ・モジュールに記憶されているディジタル・サンプルの部分集合から全ての範囲（全集合）におよびうる。この実施態様の場合、読み取りクロック信号ＲＣは、さらに、適合するクロック信号分割器（不図示）を介して、メモリ・モジュール２０６−１〜２０６−Ｍの読み取りクロック入力２３６にマスタ・クロック信号ＭＣを供給することによって生じさせることが可能な単相信号である。クロック信号分割器は、周波数が、書き込みクロック入力２３４に供給される多相クロック信号の周波数のＭ倍より低い読み取りクロック信号ＲＣを発生する。
【００３７】
当該技術分野では、アナログ・ディジタル変換器モジュール２０２−１〜２０２−Ｍとして用いるのに適した多種多様なタイプのアナログ・ディジタル変換器モジュールが周知のところである。従って、ＡＤＣモジュールに関するこれ以上の詳細な説明は控えることにする。
【００３８】
入力サブバス２０４−１〜２０４−Ｍは、それぞれ、ｍの導体（個別には示されていない）から構成されており、それぞれ、ＡＤＣモジュール２０２−１〜２０２−Ｍのディジタル出力２２２から、それぞれ、メモリ・モジュール２０６−１〜２０６−Ｍのデータ入力２３０まで延びている。入力サブバスを構成する導体は、長さが短く、ＡＤＣモジュール２０２−１〜２０２−Ｍのディジタル出力２２２から、それぞれ、メモリ・モジュール２０６−１〜２０６−Ｍのデータ入力２３０まで、直接、チップ２１２の表面を横切って延びている。従って、入力サブバスは、ＡＤＣモジュールによってサポートされる最高のサンプリング・レートで、動作可能である。
【００３９】
当該技術分野では、メモリ・モジュール２０６−１〜２０６−Ｍとして用いるのに適した多種多様なタイプのメモリ素子が周知のところである。代替物及び代替物から選択する場合の考慮事項は、メモリ１０６に関して上述したものとほぼ同じである。
【００４０】
メモリ・モジュール２０６−１〜２０６−Ｍに、あるタイプのランダム・アクセス・メモリが含まれる実施態様の場合、メモリ・モジュールには、さらに、アドレス発生器（不図示）が含まれる。書き込み許可信号ＷＥがアサートされると、アドレス発生器は、書き込みクロック信号ＷＣに応答して作動し、データ入力２３０で受信したディジタル・サンプルを記憶する記憶場所（メモリ位置）のアドレスを生成する。読み取り許可信号ＲＥがアサートされると、アドレス発生器は、読み取りクロック信号ＲＣに応答して作動し、データ出力２３２に送られることになるディジタル・サンプルが読み取られる記憶場所（メモリ位置）のアドレスを生成する。適合するアドレス発生器は当該技術分野では周知であるので、ここでは説明はしない。代替的には、メモリ２０６に、単一アドレス発生器を含めることも可能である。アドレス発生器によって生じたアドレスは、アドレス分配バス（不図示）を介して、メモリ・モジュール２０６−１〜２０６−Ｍに分配される。
【００４１】
メモリ・モジュール２０６−１〜２０６−Ｍとして用いられるメモリ素子が、単一クロック入力を備える実施態様には、書き込み許可信号ＷＥ及び読み取り許可信号ＲＥに応答して作動し、書き込みクロック及び読み取りクロックの適合する一方を単一クロック入力に供給するゲート回路要素（不図示）が含まれている。代替的には、読み取り許可信号によって、その入力がマスタ・クロック信号ＭＣを受信し、その出力がメモリ・モジュールの単一クロック入力に接続される、クロック分割回路を起動することが可能である。
【００４２】
出力サブバス２０８−１〜２０８−Ｍは、それぞれ、ｎの導体（個別には示されていない）から構成され、メモリ・モジュール２０６−１〜２０６−Ｍのデータ出力２３２から、それぞれ、出力ポート２１０まで延びている。図示の例の場合、入力サブバスのそれぞれ、及び、出力サブバスのそれぞれは、等しい数の導体を備えている。他の例では、上述のように、これらのバスの導体数が異なる場合もある。
【００４３】
図示の例の場合、出力データ・バス２０８は、さらに、出力ポート２１０まで延びる出力ポート・サブバス２５６から構成されている。出力サブバス２０８−１〜２０８−Ｍは、出力ポート・サブバスへと接続（またはファンイン）している。メモリ・モジュール２０６−１〜２０６−Ｍの読み取り許可入力２３８を読み取り許可入力２６０に接続する読み取り許可バス２５８は、Ｍビット幅のバスであり、これを介して、メモリ・モジュールのそれぞれが、個別の読み取り許可信号を受信する。この実施態様の場合、メモリ・モジュール２０６−１〜２０６−Ｍのデータ出力２３２は、トライステート構成である、すなわち、データ出力は、メモリ・モジュールの読み取り許可信号がアサートされる場合を除いて、ＯＦＦ状態（オフ状態）にある。ディジタル・サンプルがメモリ２０６から読み取られる場合には、ディジタル・サンプルが読み取られているメモリ・モジュールのデータ出力を除く、全てのメモリ・モジュールのデータ出力がＯＦＦ状態にされる。
【００４４】
代替実施態様の場合、メモリ・モジュール２０６−１〜２０６−Ｍのデータ出力２３２は、従来の２状態構成を有しており、読み取り許可バス２６０は、１ビット幅のバスである。読み取り許可バスによって、メモリ・モジュールの読み取り許可入力２４０は、読み取り許可入力２６０と並列に接続されている。Ｍ入力データ・セレクタ（不図示）が、出力サブバス２０８−１〜２０８−Ｍと出力ポート・サブバス２５６の間に挿入されている。読み取り許可信号のアサートによって、全てのメモリ・モジュールが、ディジタル・サンプルを並列に読み取るよう設定される。出力サブバスによって、ディジタル・サンプルがデータ・セレクタに送られる。データ・セレクタの現在アクティブな入力に接続されたメモリ・モジュールから読み取られたディジタル・サンプルだけが、データ・セレクタによって出力され、出力ポート・サブバスを介して、出力ポート２１０に送られる。
【００４５】
もう１つの実施態様の場合、出力データバス２０８は、２つ以上の出力ポート・サブバス（不図示）を含む。各組が出力サブバス２０８−１〜２０８−Ｍの少なくとも２つからなる出力サブバスの組が、出力ポート・サブバスのそれぞれに集束する（または、出力ポート・サブバスのそれぞれに送られる）。各出力ポート・サブバスは、出力ポート２１０まで延びている。Ｍ／Ｐの出力ポート・サブバスが設けられた例の場合、Ｐの出力サブバスが、各出力ポート・サブバスへ集束し、出力ポート２１０に含まれるピン数は、上述の実施態様のＭ／Ｐ倍である。この実施態様の場合、上述のどの動作モードにおいても、メモリ・モジュール２０６−１〜２０６−Ｍからディジタル・サンプルを読み取ることが可能である。さらに、ディジタル・サンプルは、出力ポート・サブバスのそれぞれに接続されたメモリ・モジュールから並列に読み取ることが可能である。
【００４６】
もう１つの実施態様の場合、出力データ・バス２０８には、出力ポート・サブバス２５６がなく、出力サブバス２０８−１〜２０８−Ｍは、メモリ・モジュール２０６−１〜２０６−Ｍのデータ出力２３２から、それぞれ、出力ポート２１０まで直接延びている。この実施態様の場合、出力ポート２１０に含まれるピン数は、単一出力ポート・サブバスが出力ポートまで延びる実施態様のＭ倍である。この実施態様の場合、上述のどの動作モードにおいても、メモリ・モジュールからディジタル・サンプルを読み取ることが可能であり、さらに、全てのメモリ・モジュールから並列に読み取ることが可能である。
【００４７】
メモリ・モジュール２０６−１〜２０６−Ｍのデータ出力２３２、出力データ・バス２０８を構成する出力サブバス２０８−１〜２０８−Ｍ及び出力ポート・サブバス２５６、及び、出力ポート２１０の１つ以上は、上述のものと同様に、ＡＤＣ２０２のサンプリング・レートより低い最高速度で動作するように構成されている。ディジタル・サンプルは、メモリ２０６から読み取られ、許容し得るデータ信号の完全性を有して、出力ポートの一部を形成する出力ピンに送ることが可能な最高速度以下の速度で、出力ポート２１０に送られる。ディジタル・サンプルがメモリから読み取られ、出力ポートに送られる速度は、やはり上述のように、下流の回路が課す速度制限によってさらに低下する可能性がある。
【００４８】
次に、アナログ・ディジタル変換システム（または、アナログ・ディジタル変換器システム）２００の動作について述べることにする。アナログ・ディジタル変換器モジュール２０２−１〜２０２−Ｍのそれぞれが、そのアナログ入力２２０を介してアナログ入力信号を受信する。各アナログ・ディジタル変換器モジュールは、クロック入力２２４を介して受信した多相クロック信号のある位相に応答して作動し、ＡＤＣ２０２全体のサンプリング・レートの１／Ｍのサンプリング・レートでアナログ入力信号のディジタル・サンプルを生成する。アナログ・ディジタル変換器モジュールに供給される多相クロック信号の位相は、２π／Ｍラジアンだけ異なっている。従って、隣接する多相クロック信号の位相を受信するアナログ・ディジタル変換モジュールのいくつかによって生成されるディジタル・サンプルは、位相差に対応する時間だけ時間的に差がある。アナログ・ディジタル変換モジュールは、それぞれ、そのディジタル出力２２２からディジタル・サンプルを出力する。
【００４９】
入力サブバス２０４−１〜２０４−Ｍは、それぞれ、ＡＤＣモジュール２０２−１〜２０２−Ｍによって生成されたディジタル・サンプルを、それぞれ、メモリ・モジュール・２０６−１〜２０６−Ｍのデータ入力２３０に伝送する。各メモリ・モジュール２０６−１〜２０６−Ｍは、さらに、書き込みクロック入力２３４を介して、多相クロック発生器２５０によって生じるある位相の多相クロック信号を受信する。メモリ・モジュールは、さらに、その読み取りクロック入力２３６を介して、読み取りクロック信号ＲＣを受信する。書き込み許可信号ＷＥが有効（イネーブル）になると、メモリ・モジュールは、多相クロック信号に応答して作動し、そのデータ入力２３０で受信したディジタル・サンプルを記憶する。例えば、各メモリ・モジュールは、そのデータ入力で連続して受信するディジタル・サンプルのいくつかを、連続したアドレスを有する記憶場所（メモリ位置）に記憶することが可能である。
【００５０】
入力サブバス２０４−１〜２０４−Ｍを介して受信したディジタル・サンプルの、メモリ・モジュール２０６−１〜２０６−Ｍへの記憶は、それぞれ、書き込み許可信号ＷＥがアサートされている間継続される。上述のように、動作モードの１つでは、ディジタル・サンプルの記憶は、メモリのサンプル容量未満の所望の数のサンプルがメモリ２０６に記憶されるか、または、メモリが満杯になると、停止され、もう１つの動作モードでは、各メモリ・モジュールは、Ｊの最新の受信ディジタル・サンプルを連続して記憶する。ここで、Ｊは、メモリ・モジュールのサンプル容量である。
【００５１】
ディジタル・サンプルがメモリ２０６に記憶され、書き込み許可信号ＷＥがディアサートされると、メモリからディジタル・サンプルを読み取ることが可能になる。動作モードの１つでは、ディジタル・サンプルは、それらが記憶された時間順に、メモリ・モジュールから読み取られる。この動作モードの場合、読み取りクロック信号ＲＣは、多相クロック信号発生器２５０によって生じる多相クロック信号に類似しているが、それより遅い多相クロック信号である。もう１つの動作モードでは、メモリ・モジュールの１つから複数のディジタル・サンプルが読み取られた後、別のメモリ・モジュールからディジタル・サンプルが読み取られる。この場合、必要があれば、アナログ・ディジタル変換システム２００の下流の回路要素（不図示）によって、ディジタル・サンプルの時間順が復元される。読み取られた複数のディジタル・サンプルは、メモリ・モジュールに記憶されているディジタル・サンプルの部分集合から全ての範囲（全集合）にまでおよびうる。
【００５２】
動作モードに関係なく、メモリ・モジュール２０６−１〜２０６−Ｍは、読み取り許可信号ＲＥ及び読み取りクロック信号ＲＣに応答して作動し、データ出力２３２からそれに記憶されているディジタル・サンプルを出力する。出力サブバス２０８−１〜２０８−Ｍ及び出力ポート・サブバス２５６によって、それぞれ、メモリ・モジュール２０６−１〜２０６−Ｍのデータ出力２３２から出力ポート２１０にディジタル・サンプルが送られる。ディジタル・サンプルがメモリ・モジュールから出力される速度は、読み取りクロック信号ＲＣの周波数によって決まる。出力ポート２１０においてディジタル・サンプルを受信する速度は、ＡＤＣ２０２のサンプリング・レートより低い。メモリ２０６からディジタル・サンプルが読み取られる最高データ転送速度を決定する要因については、上述のところである。メモリ２０６からディジタル・サンプルが読み取られるデータ転送速度は、やはり上述のように、下流の回路要素のデータ転送速度要件に応じて、さらに、低下させることが可能である。
【００５３】
本発明によるアナログ・ディジタル変換システムでは、メモリ・モジュールの数が、ＡＤＣまたはＡＤＣモジュールの数と異なる場合もある。次に、図３及び４を参照して、メモリ・モジュールの数がＡＤＣまたはＡＤＣモジュールの数を超えるか、または、それより少ない、アナログ・ディジタル変換システムの例について述べることにする。
【００５４】
図３は、単一アナログ・ディジタル変換器によって生成されるディジタル・サンプルがＭのメモリ・モジュール（Ｍ≧２）に記憶される、本発明によるアナログ・ディジタル変換システムの第３の実施態様３００のブロック図である。この構成によれば、メモリ・モジュールのそれぞれが、ＡＤＣによって生成されるディジタル・サンプルのサブセットを記憶することが可能になり、従って、ＡＤＣの出力データ転送速度の１／Ｍで動作することが可能になる。これによって、より低速のメモリ素子をメモリ・モジュールとして用いることが可能になる。
【００５５】
アナログ・ディジタル変換システム３００において、入力データ・バス３０４は、ＡＤＣサブバス３７０と、Ｍの入力サブバス３０４−１〜３０４−Ｍから構成され、メモリ２０６は、Ｍのメモリ・モジュール２０６−１〜２０６−Ｍから構成され、出力データ・バス２０８は、Ｍの出力サブバス２０８−１〜２０８−Ｍと、出力ポート・サブバス２５６から構成されている。図面を単純化するため、図３には、入力サブバス３０４−１、３０４−２、３０４−３、及び、３０４−Ｍ、メモリ・モジュール２０６−１、２０６−２、２０６−３、及び、２０６−Ｍ、及び、出力サブバス２０８−１、２０８−２、２０８−３、及び、２０８−Ｍだけしか示されていない。
【００５６】
アナログ・ディジタル変換システム３００は、さらに、アナログ・ディジタル変換器１０２、出力ポート２１０、及び、多相クロック発生器３５０から構成されている。アナログ・ディジタル変換器、入力データ・バス、メモリ、出力データ・バス、多相クロック発生器、及び、出力ポートの一部によって、チップ３１２の少なくとも一部が構成される。図１及び２に関連して上述のアナログ・ディジタル変換システムの構成要素に対応するアナログ・ディジタル変換システム３００の構成要素は、同じ参照番号を用いて示されており、ここでも詳細な説明は控えることにする。
【００５７】
入力データ・バス３０４の場合、ＡＤＣサブバス３７０は、アナログ・ディジタル変換器１０２のディジタル出力１２２から延び、Ｍの入力サブバス３０４−１〜３０４−Ｍへと接続（またはファンアウト（fan out））している。入力サブバス３０４−１〜３０４−Ｍは、それぞれ、ＡＤＣサブバス３７０からメモリ・モジュール２０６−１〜２０６−Ｍのデータ入力２３０まで延びている。
【００５８】
多相クロック発生器３５０は、クロック入力３５２と、Ｍのクロック出力３５４−１〜３５４−Ｍを備えているが、図面を単純化するため、クロック出力は、３５４−１、３５４−２、３５３−３、及び、３５４−Ｍだけしか示されていない。マスタ・クロック信号ＭＣが、クロック入力３５２及びＡＤＣ１０２のクロック入力１２４に接続されている。クロック出力３５４−１〜３５４−Ｍは、それぞれ、メモリ・モジュール２０６−１〜２０６−Ｍの書き込みクロック入力２３４に接続されている。多相クロック発生器は、互いに２π／Ｍラジアンだけ異なるＭの位相を有する多相クロック信号を発生する。各位相の周波数は、ＡＤＣのサンプリング周波数の１／Ｍである。多相クロック発生器は、クロック出力３５４−１〜３５４−Ｍから多相クロック信号を出力する。
【００５９】
図２に関連して上述したのと同様に、メモリ・モジュール２０６−１〜２０６−Ｍは、さらに、メモリ２０６からディジタル・サンプルが読み取られる動作モードに従って、単相クロック信号または多相クロック信号とすることが可能な読み取りクロック信号ＲＣを受信する。
【００６０】
ＡＤＣサブバス３７０及び入力サブバス３０４−１〜３０４−Ｍは、それぞれ、ｍの導体（個別には示されていない）から構成されている。ＡＤＣサブバスは、ＡＤＣ１０２のディジタル出力１２２から延びており、それぞれ、メモリ・モジュール２０６−１〜２０６−Ｍのデータ入力２３０まで延びる入力サブバス３０４−１〜３０４−Ｍへと接続（またはファンアウト）している。ＡＤＣサブバス及び入力サブバスを構成する導体は、長さが短く、ＡＤＣ１０２のディジタル出力１２２からメモリ・モジュール２０６−１〜２０６−Ｍのデータ入力２３０まで、チップ３１２の表面を横切って直接延びている。従って、ＡＤＣサブバス及び入力サブバスは、ＡＤＣモジュールによってサポートされる最高サンプリング・レートで動作することが可能である。
【００６１】
当該技術分野では、メモリ・モジュール２０６−１〜２０６−Ｍとして用いるのに適した多種多様なタイプのメモリ素子が周知のところである。代替物及び代替物の中から選択する場合の考慮事項は、図１のメモリ１０６に関連して上述のものとほぼ同じである。ＡＤＣ１０２のある特定のサンプリング・レートの場合は、メモリ２０６には、メモリ１０６より低速のメモリ素子を組み込むことが可能である。
【００６２】
次に、アナログ・ディジタル変換システム３００の動作について述べることにする。アナログ・ディジタル変換器１０２は、アナログ入力１２０を介してアナログ入力信号を受信する。アナログ・ディジタル変換器は、クロック入力１２４を介して受信したマスタ・クロック信号ＭＣに応答して作動し、マスタ・クロック信号の周波数によって決まるサンプリング・レートで、アナログ入力信号のディジタル・サンプルを生成する。アナログ・ディジタル変換器は、ディジタル出力１２２からディジタル・サンプルを出力する。
【００６３】
ＡＤＣサブバス３７０及び入力サブバス３０４−１〜３０４−Ｍは、ＡＤＣ１０２によって生成されたディジタルサンプルを、それぞれ、メモリ・モジュール２０６−１〜２０６−Ｍのデータ入力２３０に伝送する。メモリ・モジュール２０６−１〜２０６−Ｍは、さらに、その書き込みクロック入力２３４を介して、多相クロック発生器３５０によって発生した多相クロック信号を受信する。隣接する多相クロックの位相は、ＡＤＣ１０２のサンプリング周期に等しい時間だけ、時間的に差がある。メモリ・モジュールは、さらに、その読み取りクロック入力２３６を介して、読み取りクロック信号ＲＣを受信する。書き込み許可信号ＷＥが有効（イネーブル）になると、メモリ・モジュール２０６−１〜２０６−Ｍの書き込みクロック入力２３４に供給される多相クロック信号によって、ＡＤＣが連続して生成するＭのディジタル・サンプルのそれぞれが、メモリ・モジュールのそれぞれに記憶されることになる。例えば、ディジタル・サンプルの１番目、Ｍ＋１番目、２Ｍ＋１番目、．．．は、メモリ・モジュール２０６−１に記憶され、一方、ディジタルサンプルの２番目、Ｍ＋２番目、２Ｍ＋２番目、．．．は、メモリ・モジュール２０６−２に記憶される。例えば、各メモリは、書き込みクロック入力２３４で受信したクロック信号と符合して（例えば同期して）順次記憶されるディジタル・サンプルのいくつかを連続したアドレスを有する記憶場所（メモリ位置）に記憶することができる。
【００６４】
入力サブバス３０４−１〜３０４−Ｍを介して受信したディジタル・サンプルのメモリ・モジュール２０６−１〜２０６−Ｍへのそれぞれの記憶は、書き込み許可信号ＷＥがアサートされている間継続される。上述のように、ある動作モードの場合、ディジタル・サンプルの記憶は、メモリのサンプル容量より少ない、所望の数のサンプルがメモリ２０６に記憶されるか、または、メモリが満杯になると停止し、もう１つの動作モードでは、各メモリ・モジュールが、Ｊの最新の受信ディジタル・サンプルを記憶する。ここで、Ｊは、メモリ・モジュールのサンプル容量である。
【００６５】
ディジタル・サンプルがメモリ・モジュール２０６−１〜２０６−Ｍに記憶され、書き込み許可信号ＷＥがディアサートされると、ディジタル・サンプルは、図２に関連して上述したのと同様のやり方で、メモリ・モジュールから読み取られる。ディジタル・サンプルがメモリ・モジュールから読み取られ、出力ポートに送られる速度は、読み取りクロックＲＣの周波数によって決まる。この速度は、ＡＤＣ１０２のサンプリング・レート、及び、メモリ２０６が入力データ・バス２０４を介してディジタル・サンプルを受信した速度より低い。メモリ２０６からサンプルが読み取られる最高データ転送速度は、上述の要因によって決まる。
【００６６】
図４は、アナログ・ディジタル変換器２０２を構成するアナログ・ディジタル変換器モジュールが、それぞれ、ｍビットのディジタル・サンプルを生成し、メモリ４０６を構成するメモリ・モジュールが、２ｍビット・ワードとして対をなすディジタル・サンプルを記憶する、本発明によるアナログ・ディジタル変換システムの第４の実施態様４００のブロック図である。メモリ・モジュールは、アナログ・ディジタル変換器モジュールより数が少ない。
【００６７】
アナログ・ディジタル変換システム４００において、アナログ・ディジタル変換器２０２は、Ｍのアナログ・ディジタル変換器モジュール２０２−１〜２０２−Ｍから構成され、入力データ・バス４０４は、ＭのＡＤＣサブバス４７０−１〜４７０−Ｍと、Ｍ／２の入力サブバス４０４−１〜４０４−Ｍ／２から構成され、メモリ４０６は、Ｍ／２のメモリ・モジュール４０６−１〜４０６−Ｍ／２から構成され、出力データ・バス４０８は、Ｍ／２の出力サブバス４０８−１〜４０８−Ｍ／２と、出力ポート・サブバス４５６から構成されている。図面を単純化するため、図４には、アナログ・ディジタル変換器モジュール２０２−１、２０２−２、２０２−３、２０２−４、２０２−（Ｍ−１）及び、２０２−Ｍ、ＡＤＣサブバス４７０−１、４７０−２、４７０−３、４７０−４、４７０−（Ｍ−１）、及び、４７０−Ｍ、メモリ・モジュール４０６−１、４０６−２、及び、４０６−Ｍ／２、及び、出力サブバス４０８−１、４０８−２、及び、４０８−Ｍ／２だけしか示されていない。
【００６８】
アナログ・ディジタル変換システム４００は、さらに、出力ポート４１０と多相クロック発生器２５０から構成されている。アナログ・ディジタル変換器、入力データ・バス、メモリ、出力データ・バス、多相クロック発生器、及び、出力ポートの一部によって、チップ４１２の少なくとも一部が構成されている。図１及び２に関連して上述のアナログ・ディジタル変換システムの構成要素に対応するアナログ・ディジタル変換システム４００の構成要素は、同じ参照番号を用いて示されており、やはり、詳細な説明は控えることにする。
【００６９】
メモリ・モジュール４０６−１は、データ入力４３０、データ出力４３２、書き込みクロック入力４３４、読み取りクロック入力４３６、書き込み許可入力４３８、及び、読み取り許可入力４４０を備えている。メモリ・モジュール４０６−２〜４０６−Ｍ／２は、同様に構成されており、個別の説明は控えることにする。メモリ・モジュール４０６−２〜４０６−Ｍ／２のデータ入力、データ出力、書き込みクロック入力、読み取りクロック入力、書き込み許可入力、及び、読み取り許可入力を示す参照番号は、図面を単純化するため、図４から省略されている。
【００７０】
図面を単純化するため、クロック出力２５４−１、２５４−２、２５４−３、２５４−４、２５４−（Ｍ−１）、及び、２５４−Ｍだけしか示されていない、多相クロック発生器２５０のクロック出力２５４−１〜２５４−Ｍは、それぞれ、ＡＤＣモジュール２０２−１〜２０２−Ｍのクロック入力２２４に接続されている。クロック出力２５４−１〜２５４−Ｍのうち奇数番号のものは、さらに、それぞれ、メモリ・モジュール４０６−１〜４０６−Ｍ／２の書き込みクロック入力４３４に接続されている。代替的には、メモリ・モジュールのそれぞれに接続されたＡＤＣの１つによって、メモリ・モジュールに書き込みクロック信号を供給することが可能である。
【００７１】
図２に関連して上述したのと同様のやり方で、メモリ・モジュール４０６−１〜４０６−Ｍ／２は、さらに、読み取りクロック信号ＲＣを受信する。読み取りクロック信号は、上述のように、ディジタル・サンプルがメモリ４０６から読み取られる動作モードに従って、単相クロック信号または多相クロック信号になる。
【００７２】
ＡＤＣサブバス４７０−１〜４７０−Ｍは、それぞれ、ｍの導体（個別には示されていない）から構成されており、それぞれ、ＡＤＣモジュール２０２−１〜２０２−Ｍのディジタル出力２２２から延びている。ＡＤＣサブバス４７０−１〜４７０−Ｍの対をなす隣接サブバスが、それぞれ、結合して、それぞれ、メモリ・モジュール４０６−１〜４０６−Ｍ／２のデータ入力４３０まで延びる入力サブバス４０４−１〜４０４−Ｍ／２になる。例えば、ＡＤＣサブバスのうち対をなす隣接サブバス４７０−１及び４７０−２、４７０−３及び４７０−４、４７０−（Ｍ−１）及び４７０−Ｍが結合して、それぞれ、入力・サブバス４０４−１、４０４−２、及び、４０４−Ｍ／２になる。この図示の例の場合、入力サブバスは、それぞれ、幅がＡＤＣサブバスの２倍である、すなわち、入力サブバスは、２ｍの導体から構成されている。一般に、入力サブバスの幅は、ＡＤＣサブバスのｘ倍になる。ここで、ｘは、結合して、各入力サブバスになるＡＤＣサブバスの数である。
【００７３】
ＡＤＣサブバス４７０−１〜４７０−Ｍ及び入力サブバス４０４−１〜４０４−Ｍ／２を構成する導体は、長さが短く、それぞれ、ＡＤＣモジュール２０２−１〜２０２−Ｍのディジタル出力２２２から、それぞれ、メモリ・モジュール４０６−１〜４０６−Ｍ／２のデータ入力４３０まで、チップ４１２の表面を横切って直接延びている。従って、ＡＤＣサブバス及び入力サブバスは、ＡＤＣモジュールによってサポートされる最高サンプリング・レートで動作可能である。
【００７４】
当該技術分野では、メモリ・モジュール４０６−１〜４０６−Ｍ／２として用いるのに適した多種多様なタイプのメモリ素子が周知のところである。代替物及び代替物から選択する場合の考慮事項については、メモリ２０６に関連して上述したのとほぼ同じである。
【００７５】
メモリ・モジュール４０６−１〜４０６−Ｍ／２の読み取り許可入力４３８を読み取り許可入力４６０に接続する読み取り許可バス４５８は、Ｍ／２ビット幅のバスであり、これを介して、メモリ・モジュールのそれぞれが、個別の読み取り許可信号を受信する。この実施態様の場合、メモリ・モジュール４０６−１〜４０６−Ｍ／２のデータ出力４３２は、上述のようにトライステート構成を有する。
【００７６】
出力データ・バス４０８は、出力サブバス４０８−１〜４０８−Ｍ／２と、出力ポート・サブバス４５６から構成されている。出力サブバス及び出力ポート・サブバスは、それぞれ、２ｍの導体（個別には示されていない）から構成されている。出力サブバス４０８−１〜４０８−Ｍ／２は、それぞれ、メモリ・モジュール４０６−１〜４０６−Ｍ／２のデータ出力４３２から延びており、出力ポート・サブバス４５６に接続（またはファンイン）している。出力データ・バス４０８は、出力データ・バス２０８に関連して上述したものと同様の代替構成を有することが可能である。
【００７７】
メモリ・モジュール４０６−１〜４０６−Ｍ／２のデータ出力４３２、出力データ・バス４０８を構成する出力サブバス４０８−１〜４０８−Ｍ／２及び出力ポート・サブバス４５６、及び、出力ポート４１０の１つ以上が、上述のものと同様に、ＡＤＣ２０２のサンプリング・レートより低い最高速度で動作するように構成されている。ディジタル・サンプルは、メモリ４０６から読み取られ、許容し得るデータ信号の完全性を有して出力ポートの一部を形成する出力ピンに送られることが可能な最高速度以下の速度で、出力ポート４１０に送られる。ディジタル・サンプルがメモリから読み取られ、出力ポートに送られる速度は、やはり上述のように、下流の回路が課す速度制限によってさらに低下する可能性がある。
【００７８】
次に、アナログ・ディジタル変換システム４００の動作について述べることにする。アナログ・ディジタル変換器モジュール２０２−１〜２０２−Ｍが、それぞれ、そのアナログ入力２２０を介してアナログ入力信号を受信する。各アナログ・ディジタル変換器モジュールは、クロック入力２２４を介して受信したある位相の多相クロック信号に応答して作動し、ＡＤＣ２０２全体のサンプリング・レートの１／Ｍのサンプリング・レートで、アナログ入力信号のディジタル・サンプルを生成する。アナログ・ディジタル変換モジュールに供給される多相クロック信号の位相は２π／Ｍラジアンだけ異なっている。従って、隣接する多相クロック信号の位相を受信するアナログ・ディジタル変換器モジュールのいくつかによって生成されたディジタル・サンプルは、位相差に対応する時間だけ時間的に差がある。各アナログ・ディジタル変換器モジュールは、そのディジタル出力２２２からディジタル・サンプルを出力する。
【００７９】
ＡＤＣサブバス４７０−１〜４７０−Ｍは、それぞれ、ＡＤＣモジュール２０２−１〜２０２−Ｍによって生成されるｍビットのディジタル・サンプルを受信する。隣接対をなすＡＤＣサブバスは、結合して、それぞれ、２ｍビットのサンプル対をメモリ・モジュール４０６−１〜４０６−Ｍ／２の２ｍビット・データ入力４３０に伝送する入力サブバス４０４−１〜４０４−Ｍ／２を形成している。メモリ・モジュール４０６−１〜４０６−Ｍ／２のそれぞれは、さらに、その書き込みクロック入力４３４を介して多相クロック発生器２５０から位相の異なる多相クロック信号を受信する。メモリ・モジュールは、さらに、その読み取りクロック入力４３６を介して読み取りクロック信号ＲＣを受信する。
【００８０】
書き込み許可信号ＷＥが有効（イネーブル）になると、メモリ・モジュール４０６−１〜４０６−Ｍ／２は、書き込みクロック信号ＷＣのそれぞれの位相に応答して作動し、データ入力４３０に生じるディジタル・サンプル対をメモリ・モジュールに書き込む。例えば、各メモリ・モジュールは、連続したアドレスを有する記憶場所（メモリ位置）に、そのデータ入力で連続して受信したディジタル・サンプル対を記憶することが可能である。
【００８１】
入力サブバス４０４−１〜４０４−Ｍ／２を介して受信したディジタル・サンプル対の、メモリ・モジュール４０６−１〜４０６−Ｍ／２へのそれぞれの記憶は、書き込み許可信号ＷＥがアサートされている間継続される。上述のものと同様に、動作モードの１つでは、ディジタル・サンプル対の記憶は、メモリのサンプル対容量より少ない、所望の数のサンプル対がメモリ４０６に記憶されるか、または、メモリが満杯になると、停止され、もう１つの動作モードでは、各メモリ・モジュールは、Ｋの最新の受信ディジタル・サンプル対を連続して記憶する。ここで、Ｋはメモリ・モジュールのサンプル対容量である。
【００８２】
ディジタル・サンプル対がメモリ４０６に記憶され、書き込み許可信号ＷＥがディアサートされると、メモリからディジタル・サンプル対を読み取ることが可能になる。動作モードの１つでは、ディジタル・サンプル対は、単一ディジタル・サンプルの読み取りに関して上述のものと同様に、それらが記憶された時間順に、メモリから読み取られる。もう１つの動作モードでは、単一ディジタル・サンプルの読み取りに関して上述のものと同様に、メモリ・モジュールの１つから複数のディジタル・サンプル対が読み取られた後、別のメモリ・モジュールからディジタル・サンプル対が読み取られる。読み取られた複数のディジタル・サンプル対は、メモリ・モジュールに記憶されているディジタル・サンプル対の部分集合から全てにまで及ぶ可能性がある。後者の場合、必要があれば、アナログ・ディジタル変換システム４００の下流の回路要素（不図示）によって、ディジタル・サンプルの時間順を復元することが可能である。
【００８３】
動作モードに関係なく、メモリ・モジュール４０６−１〜４０６−Ｍ／２は、読み取り許可信号ＲＥ及び読み取りクロック信号ＲＣに応答して作動し、そのデータ出力４３２からそれに記憶されているディジタル・サンプル対を出力する。出力サブバス４０８−１〜４０８−Ｍ／２及び出力ポート・サブバス４５６によって、それぞれ、メモリ・モジュール４０６−１〜４０６−Ｍ／２のデータ出力４３２から出力ポート４１０にディジタル・サンプルが送られる。ディジタル・サンプル対がメモリ・モジュールから出力されるデータ転送速度は、読み取りクロックＲＣの周波数によって決まる。ディジタル・サンプル対が出力ポート４１０に送られる速度は、ディジタル・サンプル対が入力データ・バス４０４を介してメモリ４０６に伝送された速度より低い。メモリからディジタル・サンプルが読み取られ、出力ポートへ送られる最高データ転送速度は、上述のように、メモリ・モジュールのデータ出力の構成、出力サブバス及び出力ポート・サブバスの構成、及び、出力ポートの構成といった要因によって決まる。メモリ４０６からディジタル・サンプルが読み取られるデータ転送速度は、やはり上述のように、下流の回路要素のデータ転送速度要件に応じて、さらに、低下させることが可能である。
【００８４】
上述の例の場合、それぞれ、対をなすＡＤＣモジュール２０２−１〜２０２−Ｍから延びるＡＤＣサブバス４７０−１〜４７０−Ｍが結合して、それぞれ、メモリ・モジュール４０６−１〜４０６−Ｍ／２のそれぞれのデータ入力まで延びる、倍幅の各入力サブバス４０４−１〜４０４−Ｍ／２をなしている。より一般的には、ＡＤＣ２０２は、Ｍ＝Ｐ×ＱのＡＤＣモジュール２０２−１〜２０２−Ｍから構成することが可能であり、ＱのＡＤＣモジュールの組から延びるＡＤＣサブバスが結合して、メモリ・モジュールの１つのデータ入力まで延びる入力サブバスのそれぞれをなすことが可能である。この場合、Ｐの入力サブバスとＰのメモリ・モジュールが設けられており、入力サブバスの幅は、ＡＤＣサブバスの幅のＱ倍になる。
【００８５】
図５は、本発明によるアナログ・ディジタル変換システムの第５の実施態様５００の一例のブロック図である。第５の実施態様は、システムを具現化するチップが取り付けられるパッケージの１６のピンが出力ポートに割り当てられる、２０ＧＳａ／ｓのアナログ・ディジタル変換システムの実際例である。１６のピンが利用可能であるため、出力ポートは、２つのディジタル・サンプルを並列に同時に出力することが可能である。後述する、それぞれのモジュール及びサブバスの数、それぞれのサブバスの幅、出力ピンの数、及び、周波数は、単なる例示のためのものであって、第５の実施態様は、例示のものとは異なる値になるように構成することが可能である。
【００８６】
アナログ・ディジタル変換システム５００の場合、アナログ・ディジタル変換器５０２は、８０（Ｍ＝８０）のアナログ・ディジタル変換器モジュール５０２−１．．．５０２−８０から構成され、入力データ・バス５０４は、８０のＡＤＣサブバス５７０−１．．．５７０−８０と、８つ（Ｍ／１０）の入力サブバス５０４−１．．．５０４−８から構成され、メモリ５０６は、８つ（Ｍ／１０）のメモリ・モジュール５０６−１．．．５０６−８から構成され、出力データ・バス５０８は、８つの出力サブバス５０８−１．．．５０８−８、出力バッファ５８０、及び、２つの出力ポート・サブバス５５６−１及び５５６−２から構成されている。図面を単純化するため、図５には、アナログ・ディジタル変換器モジュール５０２−１、５０２−２、５０２−１０、５０２−１１、５０２−１２、５０２−２０、５０２−７１、５０２−７２、及び、５０２−８０、ＡＤＣサブバス５７０−１、５７０−２、５０７−１０、５７０−１１、５７０−１２、５７０−２０、５７０−７１、５７０−７２、及び、５７０−８０、入力サブバス５０４−１、５０４−２、及び、５０４−８、メモリ・モジュール５０６−１、５０６−２、及び、５０６−８、及び、出力サブバス５０８−１、５０８−２、及び、５０８−８だけしか示されていない。
【００８７】
アナログ・ディジタル変換システム５００は、さらに、出力ポート５１０、多相クロック発生器５５０、及び、クロック分割器５９０から構成されている。アナログ・ディジタル変換器５０２、入力データ・バス５０４、メモリ５０６、出力データ・バス５０８、多相クロック発生器、クロック分割器、及び、出力ポートの一部によって、チップ５１２の少なくとも一部が構成されている。図１、２、及び、４に関連して上述のアナログ・ディジタル変換システムの構成要素に対応するアナログ・ディジタル変換システム５００の構成要素は、同じ参照番号を用いて示されており、ここでも、詳細な説明は控えることにする。
【００８８】
アナログ・ディジタル変換器（ＡＤＣ）モジュール５０２−１は、アナログ入力５２０、ディジタル出力５２２、及び、クロック入力５２４を備えている。アナログ・ディジタル変換器モジュール５０２−２〜５０２−８０は、同様の構成が施されており、個別の説明は控えることにする。図５に示す残りのアナログ・ディジタル変換器モジュールのアナログ入力、ディジタル出力、及び、クロック入力を示す参照番号は、図面の単純化のため、省略されている。多相クロック信号発生器５５０からＡＤＣモジュールのクロック入力５２４への接続も、図面の単純化のため省略されている。しかし、図示のＡＤＣモジュールに接続された多相クロック信号の位相は示されている。ＡＤＣモジュール５０２−１〜５０２−８０のアナログ入力５２０は、アナログ入力１２０と並列に接続されている。
【００８９】
メモリ・モジュール５０６−１は、データ入力５３０、データ出力５３２、書き込みクロック入力５３４、読み取りクロック入力５３６、書き込み許可入力５３８、及び、読み取り許可入力５４０を備えている。メモリ・モジュール５０６−２〜５０６−８は、同様の構成が施されており、個別の説明は控えることにする。メモリ・モジュール５０６−２及び５０６−８のデータ入力、データ出力、書き込みクロック入力、読み取りクロック入力、書き込み許可入力、及び、読み取り許可入力を示す参照番号は、図面を単純化するため、図５から省略されている。ＡＤＣモジュールからメモリ・モジュール５０６−１、５０６−２、及び、５０６−８のクロック入力５３４への書き込みクロック信号の接続も、図面の単純化のため、省略されている。
【００９０】
多相クロック発生器５５０は、クロック入力５５２と、８０の多相クロック出力５３４を備えている。クロック入力５５２には、２５０ＭＨｚのマスタ・クロック信号ＭＣが接続される。多相クロック出力は、ＡＤＣモジュール５０２−１〜５０２−８０のクロック入力５２４に接続されている。多相クロック発生器は、互いに２π／８０ラジアンだけ異なる８０の位相φ１〜φ８０を有する多相クロック信号を発生する。ＡＤＣのサンプリング周波数は、多相クロック信号の位相の周波数の８０倍、すなわち、２５０×８０＝２０ＧＨｚである。多相クロック発生器は、クロック出力５５４から多相クロック信号を出力する。
【００９１】
メモリ・モジュール５０６−１、５０６−２、．．．、５０６−８は、それぞれ、その書き込みクロック入力５３４において、ＡＤＣモジュール５０２−１、５０２−１１、．．．、５０２−７１から２５０ＭＨｚの書き込みクロック信号ＷＣを受信し、さらに、その読み取りクロック入力５３６において、クロック分割器５８２の出力から読み取りクロック信号ＲＣを受信する。読み取りクロック信号ＲＣは、さらに後述するように、ディジタル・サンプルがメモリ・モジュールから並列に読み取られる際は、単相クロック信号である。
【００９２】
ＡＤＣサブバス５７０−１〜５７０−８０は、それぞれ、８つの導体（個別には示されていない）から構成され、それぞれ、ＡＤＣモジュール５０２−１〜５０２−８０のディジタル出力５２２から延びている。各組がＡＤＣサブバス５７０−１〜５７０−８０の１０の隣接サブバスからなる、複数組のＡＤＣサブバスが、それぞれ、結合して、それぞれ、メモリ・モジュール５０６−１〜５０６−８のデータ入力５３０まで延びる、入力サブバス５０４−１〜５０４−８のそれぞれを形成している。例えば、ＡＤＣサブバスの組をなす１０の隣接サブバス５７０−１〜５７０−１０、５７０−１１〜５７０−２０、及び、５７０−７１〜５７０−８０が結合して、それぞれ、入力サブバス５０４−１、５０４−２、及び、５０４−８を形成している。図示の例の場合、入力サブバスのバス幅は、それぞれ、ＡＤＣサブバスの１０倍である、すなわち、入力サブバスは、それぞれ、８０の導体から構成されている。
【００９３】
ＡＤＣサブバス５７０−１〜５７０−８０、及び、入力サブバス５０４−１〜５０４−８を構成する導体は、長さが短く、それぞれ、ＡＤＣモジュール５０２−１〜５０２−８０のディジタル出力５２２から、それぞれ、メモリ・モジュール５０６−１〜５０６−８のデータ入力５３０まで、チップ５１２の表面を横切って直接延びている。従って、ＡＤＣサブバス及び入力サブバスは、ＡＤＣモジュールによってサポートされる最高のサンプリング・レートで動作することが可能である。
【００９４】
当該技術分野では、メモリ・モジュール５０６−１〜５０６−８として用いるのに適した多種多様なタイプのメモリ素子が周知のところである。代替物及び代替物を選択する場合の考慮事項については、メモリ１０６に関連して上述のところとほぼ同じである。
【００９５】
メモリ・モジュール５０６−１〜５０６−８の読み取り許可入力５３８を読み取り許可入力５６０に接続する読み取り許可バス５５８は、１ビット幅のバスであり、これを介して、メモリ・モジュールが共通読み取り許可信号を受信する。この実施態様の場合、メモリ・モジュール５０６−１〜５０６−８のデータ出力５３２は、上述のように、２状態構成を有している。
【００９６】
出力データ・バス５０８は、出力サブバス５０８−１〜５０８−８、出力バッファ５８０、及び、２つの出力ポート・サブバス５５６−１及び５５６−２から構成されている。出力サブバスは、それぞれ、８０の導体（個別には示されていない）から構成されている。出力サブバス５０８−１〜５０８−８は、それぞれ、メモリ・モジュール５０６−１〜５０６−８のデータ出力５３２から、出力バッファのデータ入力５８２まで延びている。出力ポート・サブバス５５６−１及び５５６−２は、データ・バッファのデータ出力５８４から出力ポート５１０まで延びている。
【００９７】
出力バッファ５８０は、さらに、そのクロック入力５８６においてマスタ・クロック信号ＭＣを受信する。マスタ・クロック信号は、さらに、クロック分割器５９０のクロック入力５９２に接続される。クロック分割器のクロック出力５９４は、メモリ・モジュール５０６−１〜５０６−８の読み取りクロック入力５３６に並列に接続される。出力バッファは、そのサンプル入力で並列に受信する組をなす８０のディジタル・サンプルを、ディジタルサンプル対に再構成するように構成されている。出力バッファは、組をなす８０のディジタル・サンプルを受信する速度の４０倍の速度で、ディジタル・サンプル対をそのサンプル出力から出力する。出力バッファは、説明したばかりの単純な再構成及び速度変換よりも複雑なサンプル処理を実施するように構成することも可能である。
【００９８】
クロック分割器５９０は、マスタ・クロック信号ＭＣを４０で分割して、読み取りクロックＲＣを生成するよう構成されている。マスタ・クロック信号ＭＣは、周波数が２５０ＭＨｚであり、従って、読み取りクロックの周波数は、６．２５ＭＨｚである。
【００９９】
メモリ・モジュール５０６−１〜５０６−８のデータ出力５３２、出力データ・バス５０８を構成する出力サブバス５０８−１〜５０８−８と、出力ポート・サブバス５５６−１及び５５６−２、及び、出力ポート５１０の１つ以上が、上述のものと同様に、ＡＤＣ５０２のサンプリング・レートより低い最大速度で動作するように構成されている。ディジタル・サンプルは、メモリ５０６から読み取られ、許容し得るデータ信号の完全性を保って、出力ポートの一部を形成する出力ピンに送られることが可能な最高速度以下の速度で、出力ポート５１０に送られる。ディジタル・サンプルがメモリから読み取られ、出力ポートに送られる速度は、やはり上述のように、下流の回路が課す速度制限によってさらに低下する可能性がある。図示の例の場合、８ビットのディジタル・サンプルが、２５０ＭＳａ／ｓの速度でメモリ５０６から読み取られる。データ出力５３２及び出力サブバス５０８−１〜５０８−８は、共同して、２５０ＭＳａ／ｓの速度でディジタル・サンプルを出力バッファ５８０に送り、出力ポート・サブバス５５６−１及び５５６−２は、共同して、２５０ＭＳａ／ｓの速度でディジタル・サンプルを出力ポートに送る。ディジタル・サンプルがメモリ５０６から読み取られ、出力ポートに送られる速度は、ＡＤＣ５０２の２０ＧＳａ／ｓのサンプリング・レートよりかなり低い（１／８０）。
【０１００】
次に、アナログ・ディジタル変換システム５００の動作について述べることにする。アナログ・ディジタル変換器モジュール５０２−１〜５０２−８０は、それぞれ、そのアナログ入力５２０を介してアナログ入力信号を受信する。各アナログ・ディジタル変換器モジュールは、クロック入力５２４を介して受信した多相クロック信号の位相に応答して作動し、ＡＤＣ５０２の２０ＧＳａ／ｓのサンプリング・レートの１／８０のサンプリング・レートで、アナログ入力信号のディジタル・サンプルを生成する。アナログ・ディジタル変換器モジュールに供給される多相クロック信号の位相は、２π／８０ラジアンだけ異なっている。隣接する多相クロック信号の位相を受信するアナログ・ディジタル変換器モジュールによって生成されるディジタル・サンプルは、時間的に５０ピコ秒の差がある。各アナログ・ディジタル変換器モジュールは、そのディジタル出力５２２からディジタル・サンプルを出力する。
【０１０１】
ＡＤＣサブバス５７０−１〜５７０−８０は、それぞれ、ＡＤＣモジュール５０２−１〜５０２−８０によって生成される８ビットのディジタル・サンプルを受信する。各組が１０の隣接するＡＤＣサブバスからなる複数組のサブバスが結合して、入力サブバス５０４−１〜５０４−８を形成している。各入力サブバスは、メモリ・モジュール５０６−１〜５０６−８のそれぞれの８０ビット・データ入力５３０に、組をなす１０のディジタル・サンプル（８０ビット）を伝送する。メモリ・モジュール５０６−１〜５０６−８のそれぞれの書き込みクロック入力５３４は、それに接続されたＡＤＣモジュールの１つから書き込みクロック信号ＷＣを受信する。メモリ・モジュールは、さらに、その読み取りクロック入力５３６を介して、読み取りクロック信号ＲＣを受信する。
【０１０２】
書き込み許可信号ＷＥが有効（イネーブル）になると、メモリ・モジュール５０６−１〜５０６−８のそれぞれは、そのそれぞれの書き込みクロック信号ＷＣに応答して作動し、そのデータ入力５３０に生じる組をなす１０のディジタル・サンプルをメモリ・モジュールに書き込む。例えば、各メモリ・モジュールは、そのデータ入力において連続して受信した組をなす１０のディジタル・サンプルを、連続したアドレスを有する記憶場所（メモリ位置）に記憶することが可能である。
【０１０３】
メモリ・モジュール５０６−１〜５０６−８への入力サブバス５０４−１〜５０４−８を介して受信した組をなす１０のディジタル・サンプルの記憶は、それぞれ、書き込み許可信号ＷＥがアサートされている間継続される。上述のように、動作モードの１つでは、組をなすディジタル・サンプルの記憶は、メモリのサンプル組容量（記憶可能なサンプルの組の容量）より少ない、所望の組数のサンプルがメモリ５０６に記憶されるか、または、メモリが満杯になると、停止される。もう１つの実施態様では、各メモリ・モジュールは、各組が１０のディジタル・サンプルからなる、Ｌ組の最新の受信ディジタル・サンプルを連続して記憶する。ここで、Ｌはメモリ・モジュールのサンプル組容量である。
【０１０４】
組をなすディジタル・サンプルがメモリ５０６に記憶され、書き込み許可信号ＷＥがディアサートされると、メモリから組をなす１０のディジタル・サンプルを読み取ることが可能になる。組をなす１０のディジタル・サンプルは、それらが記憶された時間順にメモリ・モジュール５０６−１〜５０６−８のそれぞれから読み取られる。ディジタル・サンプルは、メモリ・モジュールの全てから同時に読み取られる。
【０１０５】
メモリ・モジュール５０６−１〜５０６−８は、読み取り許可信号ＲＥ及び読み取りクロック信号に応答して作動し、そのデータ出力５３２から、それに記憶されている組をなす１０のディジタル・サンプルを出力する。出力サブバス５０８−１〜５０８−８は、組をなす１０のディジタル・サンプルを出力バッファ５８０に並列に送る。６．２５ＭＨｚの読み取りクロック信号の各周期毎に、サブバスは、全体として、８００のディジタル・サンプルを出力バッファのデータ入力５８２に送る。
【０１０６】
出力バッファ５８０は、２５０ＭＨｚのマスタ・クロック信号ＭＣに応答して作動し、そのデータ入力５８２で並列に受信したディジタル・サンプルを、時間順に、並列対をなすディジタル・サンプルに再構成する。出力バッファは、そのデータ出力５８４から各対をなすディジタル・サンプルを出力する。ディジタル・サンプル対が出力される速度は、１２５ＭＨｚである。従って、個々のディジタル・サンプルは、２５０ＭＨｚの速度で出力ポートに送られる。
【０１０７】
出力ポート・サブバス５５６−１及び５５６−２は、出力バッファ５８０のデータ出力５８６から出力ポート５１０にディジタル・サンプル対を送る。ディジタル・サンプルが出力ポートに送られるデータ転送速度は、ＡＤＣ５０２のサンプリング・レートよりもかなり低い。ディジタル・サンプルの各ストリームが出力ポートに送られる速度は、１２５ＭＨｚ、すなわち、出力ポートの一部を構成するパッケージ・ピンから、信号の完全性が高いディジタル信号を容易に伝送することが可能な速度である。この速度は、さまざまななタイプの下流回路要素のデータ転送要件にも適合する。
【０１０８】
上述のアナログ・ディジタル変換システム５００の場合、メモリ・モジュール５０６−１〜５０６−８のそれぞれが、１２５キロバイトのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）から構成される例では、最大持続時間が約５０マイクロ秒の事象が記憶されることになる。これは、多くの用途において十分であるが、メモリ・モジュールとして用いられるメモリ素子のサイズ及び／または数を増大させるという犠牲を払うことなく、より最大持続時間の長い事象を記憶することが望ましい場合もある。こうした持続時間の長い事象は、上述のアナログ・ディジタル変換システムの最高サンプリング・レートによって得られる極めて高い時間的分解能を必要としない可能性がある。アナログ・ディジタル変換システムは、一般に、特定のサンプリング・レートで動作するように設計されており、サンプリング・レートを可変にするのは、些細なことではない。
【０１０９】
図６は、より持続時間の長い事象を捕捉するオプションを可能にする、本発明によるアナログ・ディジタル変換システムの第６の実施態様６００に関するブロック図である。図示のアナログ・ディジタル変換システム６００の例は、図１に示すアナログ・ディジタル変換システム１００に基づくものである。図２〜５に示すアナログ・ディジタル変換システムの実施態様にも同様の修正が可能であることは明らかであろう。図１に関連して上述のアナログ・ディジタル変換システムの構成要素に対応するアナログ・ディジタル変換システム６００の構成要素は、同じ参照番号を用いて示されており、ここでの説明は控えることにする。
【０１１０】
アナログ・ディジタル変換システム６００の場合、入力データ・バス６０４は、ＡＤＣサブバス６７０、サンプル・プロセッサ６１２、及び、入力サブバス６０４−１から構成されている。サンプル・プロセッサは、サンプル入力６１４、サンプル出力６１６、クロック入力６１８、クロック出力６２６、及び、制御入力６２８を備えている。ＡＤＣ１０２、サンプル・プロセッサ６１２を含む入力データ・バス６０４、メモリ１０６、出力データ・バス１０８、及び、出力ポート１１０の一部によって、チップ６１２の少なくとも一部が構成されている。
【０１１１】
ＡＤＣサブバス６７０は、ＡＤＣ１０２のディジタル出力１２２からサンプル・プロセッサ６１２のサンプル入力６１４まで延びており、ｍの導体から構成されている。入力サブバス６０４−１は、サンプル・プロセッサのサンプル出力６１６からメモリ１０６のデータ入力１３０まで延びており、ｐの導体から構成されている。一般に、ｐ＝ｍである。しかし、サンプル・プロセッサは、さらに、各組がｑのｍビット・ディジタル・サンプルからなる複数組のディジタル・サンプルを組み合わせて、メモリに出力される、ｐビットディジタル・サンプルのそれぞれの組にするよう動作可能である。この場合、ｐ＝ｑｍである。
【０１１２】
マスタ・クロック信号ＭＣは、さらに、サンプル・プロセッサ６１２のクロック入力６１８に接続されている。クロック出力６２６は、メモリ１０６の書き込みクロック入力１３４に接続されている。制御入力６２８は、制御信号ＣＴＲＬを受信するように接続されている。
【０１１３】
ＡＤＣサブバス６７０及び入力サブバス６０４−１を構成する導体は、長さが短く、ＡＤＣ１０２のディジタル出力１２２からサンプル・プロセッサ６１２のサンプル入力６１４まで、及び、サンプル・プロセッサのサンプル出力６１６からメモリ１０６のデータ入力１３０まで、チップ６１２の表面を横切って直接延びている。サンプル・プロセッサは、ＡＤＣによってサポートされる最高サンプリング・レートで動作するように構成されている。従って、ＡＤＣサブバス、サンプル・プロセッサ、及び、入力サブバスは、全て、ＡＤＣによってサポートされる最高サンプリング・レートで動作可能である。
【０１１４】
サンプル・プロセッサ６１２は、ＡＤＣ１０２から受信するディジタル・サンプルを処理して、ディジタル・サンプルがメモリ１０６に伝送される速度を低下させることによって、メモリに記憶することが可能な事象の最大持続時間が延長されるようにする。サンプル・プロセッサは、いくつかの異なるやり方で、ディジタル・サンプルがメモリに伝送される速度を低下させることが可能である。サンプル・プロセッサは、制御信号ＣＴＲＬによって、ＡＤＣ１０２のサンプリング・レートに等しい速度でメモリにディジタル・サンプルを伝送する第１の状態と、低下した速度でメモリにディジタル・サンプルを伝送する第２の状態との間でスイッチ（すなわち、切り換え）できるように構成されている。サンプル・プロセッサは、さらに、制御信号によって、それぞれに異なる低下速度で、メモリにディジタル・サンプルを伝送する状態にスイッチできるように構成することも可能である。最後に、サンプル・プロセッサは、さらに、制御信号によって、ディジタル・サンプルを所与の低下速度でメモリに伝送する前に、それぞれに異なるやり方で、ＡＤＣから受信したディジタル・サンプルに処理を加える状態にスイッチできるように構成することも可能である。
【０１１５】
図示の例の場合、サンプル・プロセッサ６１２は、さらに、クロック出力６２６を介して、メモリ１０６に書き込みクロック信号ＷＣを供給するように構成されている。書き込みクロック信号は、サンプル・プロセッサがメモリにディジタル・サンプルを伝送する速度に対応する周波数を有している。メモリ１０６の構造に応じて書き込みクロック信号を、単相クロック信号または多相クロック信号とすることが可能である。
【０１１６】
サンプル・プロセッサ６１２の第１の動作例では、アナログ・ディジタル変換システム６００は、その最大時間分解能を有し、サンプル・プロセッサは、ＡＤＣサブバス６７０を介してＡＤＣ１０２から受信する全てのディジタル・サンプルを、入力サブバス６０４−１を介して、メモリ１０６に伝送する。
【０１１７】
サンプル・プロセッサ６１２の第２の動作例では、サンプル・プロセッサは、ＡＤＣ１０２から受信するディジタル・サンプルのうち選択されたものだけをメモリに伝送することによって、メモリ１０６に記憶することが可能な事象の最大持続時間を延長する。例えば、サンプル・プロセッサは、ＡＤＣから受信したディジタル・サンプルを交互にメモリに伝送することによって、メモリに記憶することが可能な事象の最大持続時間を２倍にすることが可能である。最大持続時間は、サンプル・プロセッサが、ＡＤＣから受信するディジタル・サンプルの３つに１つ、４つに１つ等だけしかメモリに伝送しないことによって、３倍、４倍等にすることが可能である。代替的には、サンプル・プロセッサは、ＡＤＣから受信するｓのディジタル・サンプル毎に、ｒのサンプルだけしかメモリに伝送しないことによって、ある部分量だけ最大持続時間を延長することが可能である。ここで、１＜ｒ＜ｓである。
【０１１８】
サンプル・プロセッサ６１２の第３の動作例では、サンプル・プロセッサは、ＡＤＣ１０２から受信するＳのディジタル・サンプルからなる各ブロック毎に、ディジタル・サンプルに算術演算を施すことによって、メモリ１０６に記憶することが可能な事象の最大持続時間を延長する。算術演算によって、ブロックをなすディジタル・サンプルの中間値、平均値、ＲＭＳ値、中央値、最大値、最小値、または、別の値といった、１つ以上のディジタル・サンプルの計算が行われる（すなわち、１つ以上の計算されたディジタル・サンプルを求める）。サンプル・プロセッサは、次に、ブロックをなすディジタル・サンプルの全てではなく、計算されたディジタル・サンプルのうちの１つ、選択されたいくつか、または、全てをメモリに伝送する。
【０１１９】
上述の第３の例では、メモリ１０６に記憶することが可能な事象の最大持続時間の延長は、各ブロックをなすディジタル・サンプル数Ｓによって決まり、また、逆に、ブロックをなす全てのディジタル・サンプルではなく、メモリに伝送されるディジタル・サンプル数によって決まる。ブロックをなす全てのディジタル・サンプルではなく、メモリに伝送するために計算されたディジタル・サンプルの選択は、部分的には、ディジタル・サンプルを用いて実施されることになる測定によって決まる。アナログ入力信号の最大値及び最小値が測定されることになる例の場合、ブロックをなすディジタル・サンプルの全てではなく、ブロックをなすディジタル・サンプルの最大値及び最小値を有するディジタル・サンプルがそれぞれ計算され、メモリに伝送される。
【０１２０】
アナログ・ディジタル変換システム６００の実際の実施態様において、サンプル・プロセッサ６１２は、ディジタル信号プロセッサを利用して実施された。サンプル・プロセッサは、ＡＤＣ１０２のサンプリング・レートで動作可能な他のタイプのプログラマブル（プログラム可能な）または非プログラマブル回路で実施することが可能である。
【０１２１】
図７Ａは、アナログ入力信号をディジタル方式でサンプリングするための本発明による方法の第１の実施態様７００を例示したフローチャートである。
【０１２２】
ブロック７０２では、メモリが設けられる。
【０１２３】
ブロック７０４では、あるサンプリング・レートで、アナログ入力信号のディジタル方式によるサンプリングを実施して、ディジタル・サンプルが生成される。
【０１２４】
ブロック７０６では、ディジタル・サンプルが、そのサンプリング・レートでメモリに記憶される。
【０１２５】
ブロック７０８では、ディジタル・サンプルが、そのサンプリング・レートより低い速度でメモリから読み取られる。
【０１２６】
図７Ｂ〜７Ｈは、本発明による方法のさらなる実施態様を例示したフローチャートである。このさらなる実施態様は、図７Ａに示す第１の実施態様の変形である。
【０１２７】
図７Ｂには、この方法の第２の実施態様７１０が示されている。ブロック７０２では、メモリがメモリ・モジュールから構成される。ブロック７０６では、ディジタル・サンプルをメモリ・モジュール間に分配してから、記憶される。これによって、上記サンプリング・レートより低い速度で動作するメモリ素子をひとまとめに使用して、上記サンプリング・レートで生成されたディジタル・サンプルを記憶することが可能になる。
【０１２８】
図７Ｃには、この方法の第３の実施態様７２０が示されている。ブロック７０２では、メモリが、メモリ・モジュールから構成される。ブロック７０４では、ディジタル・サンプルが、全体としての速度が上記サンプリング・レートに等しい、サンプル・ストリームの形態で出力される。次に、ブロック７０６では、サンプル・ストリームのそれぞれにおけるディジタル・サンプルが、メモリ・モジュールのそれぞれに記憶される。
【０１２９】
図７Ｄには、この方法の第４の実施態様７３０が示されている。ブロック７０２では、メモリが、メモリ・モジュールから構成される。ブロック７０４では、ディジタル・サンプルが、全体としての速度が前記サンプリング・レートに等しい、サンプル・ストリームをなすように出力される。次に、ブロック７０６では、例えば、２つ以上といった、複数のサンプル・ストリームをなすディジタル・サンプルが、メモリ・モジュールのそれぞれに記憶される。
【０１３０】
図７Ｅには、この方法の第５の実施態様７４０が示されている。ブロック７０８では、ディジタル・サンプルが、それらがメモリに記憶された順に、メモリから読み取られる。
【０１３１】
図７Ｆには、この方法の第６の実施態様７５０が示されている。ブロック７０２では、メモリが、メモリ・モジュールから構成される。ブロック７０８では、メモリ・モジュールの１つから複数のディジタル・サンプルの読み取りが済んでから、別のメモリ・モジュールからディジタル・サンプルの読み取りが行われる。複数のディジタル・サンプルの読み取りは、メモリ・モジュールに記憶されているディジタル・サンプルの部分集合から、メモリ・モジュールに記憶されているディジタル・サンプルの全てにまで及ぶ可能性がある。
【０１３２】
図７Ｇには、この方法の第７の実施態様７６０が示されている。ブロック７０２では、メモリが、メモリ・モジュールから構成される。ブロック７０８では、ディジタル・サンプルが、メモリ・モジュールの少なくとも２つから並列に読み取られる。
【０１３３】
図７Ｈには、この方法の第８の実施態様７７０が示されている。ブロック７１０では、メモリへのディジタル・サンプルの伝送速度が、サンプリング・レートに対して低下させられる。次に、ブロック７０６では、ディジタル・サンプルが、低下された速度でメモリに記憶される。メモリへのディジタル・サンプルの伝送速度は、ディジタル・サンプリングによって生成されたディジタル・サンプルの全てではなく、ディジタル・サンプリングによって生成されたディジタル・サンプルのうちから選択されたものをメモリに伝送することによって低下させることが可能である。さらに、または、代替的に、メモリへのディジタルサンプルの伝送速度は、ディジタル・サンプリングによって生成されたディジタル・サンプルからディジタル・サンプルの計算を実施し（すなわち、ディジタル・サンプルから計算によってディジタル・サンプルを求め）、ディジタル・サンプリングによって生成されたディジタル・サンプルの全てではなく、計算されたディジタル・サンプルをメモリに送ることによって低下させることが可能である。
【０１３４】
本発明によるアナログ・ディジタル変換システム(100)は、ディジタル出力(122)を有するアナログ・ディジタル変換器(102)、データ入力(130)及びデータ出力(132)を有するメモリ(106)、出力ポート(110)、アナログ・ディジタル変換器のディジタル出力からメモリのデータ入力まで延びる入力データバス(104)、及び、メモリのデータ出力から出力ポートまで延びる出力データバス(108)を備える。アナログ・ディジタル変換器は、あるサンプリングレートでディジタルサンプルを生成するように構成される。入力データバスは、ＡＤＣのサンプリングレートで動作するよう構成される。メモリのデータ出力(132)、出力データバス(108)及び出力ポート(108)の少なくとも１つが、そのサンプリングレートよりも遅い最大レートで動作するよう構成される。
【０１３５】
この開示では、本発明の例示的な実施態様を詳細に説明したが、本発明は、説明した実施態様そのものに限定されるものではなく、特許請求の範囲によって画定される本発明の範囲内においてさまざまな変更を施すことが可能である。
【図面の簡単な説明】
【０１３６】
【図１】本発明によるアナログ・ディジタル変換システムの第１の実施態様に関するブロック図である。
【図２】本発明によるアナログ・ディジタル変換システムの第２の実施態様に関するブロック図である。
【図３】本発明によるアナログ・ディジタル変換システムの第３の実施態様に関するブロック図である。
【図４】本発明によるアナログ・ディジタル変換システムの第４の実施態様に関するブロック図である。
【図５】本発明によるアナログ・ディジタル変換システムの第５の実施態様に関するブロック図である。
【図６】本発明によるアナログ・ディジタル変換システムの第６の実施態様に関するブロック図である。
【図７Ａ】アナログ入力信号をディジタル方式でサンプリングするための本発明による方法の第１の実施態様を例示したフローチャートである。
【図７Ｂ】図７Ａに例示した方法の変形である別の実施態様を例示したフローチャートである。
【図７Ｃ】図７Ａに例示した方法の変形である別の実施態様を例示したフローチャートである。
【図７Ｄ】図７Ａに例示した方法の変形である別の実施態様を例示したフローチャートである。
【図７Ｅ】図７Ａに例示した方法の変形である別の実施態様を例示したフローチャートである。
【図７Ｆ】図７Ａに例示した方法の変形である別の実施態様を例示したフローチャートである。
【図７Ｇ】図７Ａに例示した方法の変形である別の実施態様を例示したフローチャートである。
【図７Ｈ】図７Ａに例示した方法の変形である別の実施態様を例示したフローチャートである。
【符号の説明】
【０１３７】
１００  アナログ・ディジタル変換システム
１０２  アナログ・ディジタル変換器
１０６  メモリ
１０８  出力データ・バス
１１０  出力ポート
１２２  アナログ・ディジタル変換器のディジタル出力
１３０  メモリのデータ入力
１３２  メモリのデータ出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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