(57)【要約】【課題】水分や水素がゲート電極や抵抗素子の側面から侵入するのを防止する。【解決手段】ＮＭＯＳ形成領域のシリコン基板２上にゲート酸化膜１２を介して多結晶シリコンからなるゲート電極１４が形成されている。ゲート電極１４の側面にシリコン酸化膜１６を介してシリコン窒化膜１８が形成されている。シリコン窒化膜１８上にゲート電極１４の形成領域を囲むように酸化膜サイドウォール２０が形成されている。フィールド酸化膜４上に多結晶シリコンからなる抵抗素子２２が形成されている。抵抗素子２２は抵抗体領域２４と高濃度領域２６，２６により構成されている。抵抗素子２２の側面にシリコン酸化膜２８を介してシリコン窒化膜３０が形成されている。シリコン窒化膜３０上に抵抗素子２２の形成領域を囲むように酸化膜サイドウォール３２が形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
多結晶シリコンからなるゲート電極をもつＭＯＳトランジスタと多結晶シリコンからなる抵抗素子を備えた半導体装置において、
前記ゲート電極及び前記抵抗素子の側面にシリコン窒化膜を備えていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極及び前記抵抗素子の側面に前記シリコン窒化膜を介して酸化膜サイドウォールが形成されている請求項１に記載の半導体装置。
【請求項３】
前記シリコン窒化膜は、前記ゲート電極と前記抵抗素子の側面にシリコン酸化膜を介して形成されている請求項１又は２の半導体装置。
【請求項４】
前記ゲート電極及び前記抵抗素子において、多結晶シリコンに替えてシリコンゲルマニウムを用いている請求項１、２又は３のいずれかに記載の半導体装置。
【請求項５】
検出すべき電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分圧抵抗からの分圧電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路を備えたアナログ回路を備えた半導体装置において、
前記分圧抵抗を構成する抵抗素子として請求項１から４のいずれかに記載の抵抗素子を備え、
前記基準電圧発生回路もしくは前記比較回路又はその両方において回路を構成するＭＯＳトランジスタとして請求項１から４のいずれかに記載のＭＯＳトランジスタを備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、特に多結晶シリコン又はシリコンゲルマニウムからなるゲート電極を備えたＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと多結晶シリコン又はシリコンゲルマニウムからなる抵抗素子が混載された半導体装置に関するものである。
このような半導体装置は例えばアナログＩＣ（集積回路）に適用される。本明細書において、Ｎチャネル型ＭＯＳトランジスタをＮＭＯＳと称し、Ｐチャネル型ＭＯＳトランジスタをＰＭＯＳと称す。
【０００２】
【従来の技術】
近年、アナログＩＣに要求される特性はますます高まっており、さらなる高精度化もその一つである。アナログＩＣの高精度化に求められる要素はしきい値や抵抗値などの安定性や制御性である。中でも経時変化も含めたトランジスタ特性や抵抗値の安定化が高精度化には重要な要素となる。
【０００３】
半導体装置の微細化に伴って多層配線構造が採用されているが、配線層に起因する段差を緩和するための層間膜や最終保護膜に使用されるプラズマ窒化膜に多くの水分や水素が含まれている。また、プラズマ窒化膜の成膜時には多くの水分や水素が存在する。これらの水分や水素が製造工程中の熱処理や信頼性試験中に下層のＭＯＳトランジスタ、特にゲート酸化膜に達すると、ＮＭＯＳにおいてホットキャリア耐性の劣化が顕著になる。
また、アナログＩＣにおいては、抵抗値調整用のトリミング窓など、最終保護膜が形成されていない領域が存在することも多く、外界からの水分の侵入が容易なことが多い。
【０００４】
従来、水分や水素の進入防止のためにゲートトランジスタ近辺をシリコン窒化膜で被うことが提案されている。例えば特許文献１では、ゲート電極上のシリコン酸化膜の上をプラズマ窒化膜で被うことで水分や水素を防ぎ、ホットキャリア耐性の向上を図っている。
【０００５】
また、特許文献２では、ＭＯＳトランジスタ上をシリコン窒化膜で被うことによって起こる弊害の解決策が提案されている。そこでは、ＮＭＯＳに対してはシリコン窒化膜で被うことでホットキャリア耐性が改善されるが、ＰＭＯＳに対してはゲート電極とシリコン窒化膜との間に存在する水素が後工程の熱処理でも外方拡散されず、スロートラップによりＰＭＯＳのしきい値がシフトすることを見出している。この問題を解決すべく、ＰＭＯＳ上のシリコン窒化膜の薄膜化又は除去を提案している。
【０００６】
また、アナログＩＣにおいては、ＭＯＳトランジスタなどの素子と同一基板上に抵抗素子を搭載するプロセスが望まれるが、この抵抗素子は一般にゲート電極と同じ多結晶シリコンで形成されている。
【０００７】
図１２に従来の抵抗素子のシート抵抗（縦軸）と幅寸法（横軸）の関係を示す。
多結晶シリコンからなる抵抗素子では、多結晶シリコンにリンやボロンなどの不純物をドーピングして所定の抵抗値を得るが、不純物濃度が低い場合はダングリングボンド（未結合手）が多く、後工程で進入する水素の影響で抵抗値が大きく変動する。水素は多結晶シリコン膜の上面方向からだけでなく両側面方向からも抵抗素子に侵入するため、図１２に示すように、不純物が同じ濃度でドーピングされていても抵抗素子の幅寸法によってシート抵抗が一様でないという不具合があった。
【０００８】
上記の不具合の解決策として、例えば特許文献３に示されるように多結晶シリコンからなる抵抗素子の上層にバイアスＥＣＲ−ＣＶＤ法（高周波電界を印加する化学気相成長法）により形成されたシリコン酸化膜を備えることにより抵抗素子における水素原子の濃度を高め、ダングリングボンドの減少を行なうことが提案されている。しかし、上述のように、水素濃度の増加はトランジスタ部においてＮＭＯＳの特性変動をもたらす。
【０００９】
また、近年ゲート電極材料や抵抗素子にシリコンゲルマニウムが用いられているが、シリコンゲルマニウムは多結晶シリコンに比べて酸化速度が速く、トランジスタ形成に必要な後工程での熱酸化処理によってトランジスタ特性や抵抗値を決める要素の一つである素子の寸法が所定値にならないという問題があった。
【００１０】
【特許文献１】
特許第３１１３９５７号公報
【特許文献２】
特開２０００−１８３１８２号公報
【特許文献３】
特開平９−１２１０２４号公報
【００１１】
【発明が解決しようとする課題】
上述のように、半導体装置の製造工程中に含まれたり、経時変化により侵入したりする水分や水素は、アナログＩＣで多用される抵抗素子を混載した半導体装置の特性変動を引き起こす。
また、例えば特許文献１に記載されているようなトランジスタをシリコン窒化膜で被う方法はＮＭＯＳと高抵抗素子対しては有効であるが、上述のようにＰＭＯＳに対してはスロートラップの原因となる。
【００１２】
本発明者はこれらの特性変動のもとになる水分や水素がゲート電極や抵抗素子の側面から侵入することを見出した。
そこで本発明は、水分や水素がゲート電極や抵抗素子の側面から侵入するのを防止することができる半導体装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明にかかる半導体装置は、多結晶シリコンからなるゲート電極をもつＭＯＳトランジスタと多結晶シリコンからなる抵抗素子を備えた半導体装置であって、上記ゲート電極と上記抵抗素子の側面にシリコン窒化膜を備えているものである。
【００１４】
本発明の半導体装置では、ＭＯＳトランジスタのゲート電極は側面がシリコン窒化膜により被われているので水分や水素の侵入を防止することができる。これにより、経時変化も含めて高精度なトランジスタ特性を得ることができる。
さらに、抵抗素子は側面がシリコン窒化膜により被われているので、抵抗素子に側面から水素が侵入するのを防止することができ、抵抗素子の側面から侵入する水素によって起こるシート抵抗の幅寸法依存を解消できる。これにより、抵抗素子の抵抗値の安定化を図ることができる。
【００１５】
【発明の実施の形態】
本発明の半導体装置において、上記ゲート電極と上記抵抗素子の側面に上記シリコン窒化膜を介して酸化膜サイドウォールが形成されていることが好ましい。酸化膜サイドウォールは、例えばＭＯＳトランジスタのＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を形成する際に用いられ、一般にシリコン酸化膜の堆積及びエッチバックにより形成される。ゲート電極及び抵抗素子の上面及び側面を覆うようにシリコン窒化膜を形成し、さらにその上にシリコン酸化膜を形成した後、シリコン酸化膜をエッチバックして酸化膜サイドウォールを形成する。その際、エッチングガスとしてシリコン酸化膜とシリコン窒化膜の選択比が低いエッチングガスを用いることにより、ゲート電極及び抵抗素子の側面のシリコン窒化膜を残して上面のシリコン窒化膜を選択的に除去してゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。また、シリコン酸化膜をエッチバックする際にシリコン酸化膜とシリコン窒化膜の選択比が高いエッチングガスを用いた場合は、酸化膜サイドウォールを形成した後、ゲート電極及び抵抗素子の側面のシリコン窒化膜が酸化膜サイドウォールで覆われている状態でシリコン窒化膜を選択的に除去することにより、ゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。
【００１６】
さらに、上記シリコン窒化膜は、上記ゲート電極と上記抵抗素子の側面にシリコン酸化膜を介して形成されていることが好ましい。その結果、ゲート電極及び抵抗素子の材料とシリコン窒化膜の熱収縮率の差に起因する応力による不具合を防止することができる。
【００１７】
また、上記ゲート電極及び上記抵抗素子において、多結晶シリコンに替えてシリコンゲルマニウムを用いてもよい。従来、シリコンゲルマニウムを用いたゲート電極や抵抗素子においては、その酸化速度が速く、所定の寸法を得られないという問題があったが、この態様におけるゲート電極及び抵抗素子は、ＭＯＳトランジスタ形成に必要な酸化処理を行なっても、シリコン窒化膜で被われているのでゲート電極及び抵抗素子の酸化を防止することができ、所定の寸法を得ることができる。
【００１８】
多結晶シリコンに替えてシリコンゲルマニウムを用いた場合でも、ゲート電極及び抵抗素子において側面から水分や水素の侵入を防止することができるので、ＭＯＳトランジスタにおいて経時変化も含めて高精度なトランジスタ特性を得ることができ、抵抗素子においてシート抵抗の幅寸法依存を解消して抵抗素子の抵抗値の安定化を図ることができる。
【００１９】
本発明が適用される半導体装置として、検出すべき電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分圧抵抗からの分圧電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路を備えたアナログ回路を備えた半導体装置を挙げることができる。そのアナログ回路において、上記分圧抵抗を構成する抵抗素子として本発明の半導体装置を構成する抵抗素子を備え、上記基準電圧発生回路もしくは上記比較回路又はその両方において回路を構成するＭＯＳトランジスタとして本発明の半導体装置を構成するＭＯＳトランジスタを備えていることが好ましい。
本発明の半導体装置を構成する抵抗素子では抵抗素子の抵抗値の安定化を図ることができるので、分圧抵抗の出力の精度を向上させることができる。
さらに、本発明の半導体装置を構成するＭＯＳトランジスタでは高精度なトランジスタ特性を得ることができるので、基準電圧発生回路及び比較回路の出力の精度を向上させることができる。
【００２０】
【実施例】
図１は、一実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
Ｐ型のシリコン基板２の表面に素子分離のためのフィールド酸化膜４が例えば３００〜１０００ｎｍ（ナノメートル）、ここでは８００ｎｍの膜厚に形成されている。フィールド酸化膜４の下にＰ型のチャネルストッパー領域６が形成されている。
【００２１】
フィールド酸化膜４で囲まれたＮＭＯＳ形成領域のシリコン基板２の表面側に２つのＮ型低濃度拡散領域８，８が間隔をもって形成されている。Ｎ型低濃度拡散領域８，８の間の領域はＮＭＯＳのチャネル領域となる。Ｎ型低濃度拡散領域８のチャネル領域とは反対側の領域にＮ型高濃度拡散領域１０が形成されている。Ｎ型低濃度拡散領域８及びＮ型高濃度領域１０はＬＤＤ構造のＮＭＯＳのソース及びドレインを構成する。ソース及びドレインにおいてＮ型低濃度拡散領域８は電解を緩和する作用をもつ。
【００２２】
ＮＭＯＳのチャネル領域となる領域のシリコン基板２上に、ゲート酸化膜１２を介して、多結晶シリコンからなるゲート電極１４が形成されている。ゲート酸化膜１２の膜厚は例えば１０〜８０ｎｍ、ここでは１５ｎｍである。また、ゲート電極１４の膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。
【００２３】
ゲート電極１４の側面にシリコン酸化膜１６を介してシリコン窒化膜１８が形成されている。シリコン酸化膜１６は、ＮＭＯＳ形成領域ではゲート電極１４の側面に形成されたシリコン酸化膜１６に連続してＮ型低濃度拡散領域８上にも形成されている。シリコン窒化膜１８は、ゲート電極１４の側面に形成されたシリコン窒化膜１８に連続して、ゲート電極１４の形成領域を囲むようにＮ型低濃度拡散領域８上のシリコン酸化膜１６上、及びフィールド酸化膜４上にも形成されている。シリコン酸化膜１６の膜厚は例えば５〜３０ｎｍ、ここでは１０ｎｍである。また、シリコン窒化膜１８の膜厚は例えば１０〜５０ｎｍ、ここでは２０ｎｍである。
シリコン窒化膜１８上に、ゲート電極１４の形成領域を囲むように酸化膜サイドウォール２０が形成されている。
【００２４】
フィールド酸化膜４上に、多結晶シリコンからなる抵抗素子２２が形成されている。抵抗素子２２は、所望の抵抗値を得るために例えばリンやボロンなどのＰ型又はＮ型の不純物が導入されている抵抗体領域２４と、抵抗体領域２４の両端に形成され、例えばヒ素が高濃度に導入されたオーミック接続を取るための高濃度領域２６，２６により構成されている。抵抗体領域２４及び高濃度領域２６を構成する多結晶シリコンの膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。
【００２５】
抵抗素子２２の側面にシリコン酸化膜２８を介してシリコン窒化膜３０が形成されている。シリコン窒化膜３０は、抵抗素子２２の側面に形成されたシリコン窒化膜３０に連続して、抵抗素子２２の形成領域を囲むようにフィールド酸化膜４上にも形成されている。例えば、シリコン酸化膜２８の膜厚は５〜３０ｎｍ、ここでは１０ｎｍであり、シリコン窒化膜３０の膜厚は１０〜５０ｎｍ、ここでは２０ｎｍである。
シリコン窒化膜３０上に、抵抗素子２２の形成領域を囲むように酸化膜サイドウォール３２が形成されている。
【００２６】
フィールド酸化膜４上、ゲート電極１４上、酸化膜サイドウォール２０，３２上、抵抗素子２２上を含むシリコン基板２上全面に、例えば膜厚が８００ｎｍのシリコン酸化膜からなる第１層間絶縁層３４（（Ａ）での図示は省略）が形成されている。
【００２７】
第１層間絶縁層３４に、Ｎ型高濃度拡散領域１０、ゲート電極１４及び高濃度領域２６に対応してコンタクトホール３６（（Ａ）での図示は省略）が形成されている。コンタクトホール３６内に、例えばタングステンなどの導電材料３８が埋め込まれている。
第１層間絶縁層３４の所定の領域上及びコンタクトホール３６上に例えばアルミニウムなどからなる第１金属配線層４０（（Ａ）での図示は省略）が形成されている。
【００２８】
第１層間絶縁層３４上及び第１金属配線層４０上に第２層間絶縁層４２が形成されている。第２層間絶縁層４２には、第１金属配線層４０と電気的接続を取るためのスルーホール（図示は省略）が形成されており、スルーホール内には導電材料が埋め込まれている。
第２層間絶縁層４２上に例えばアルミニウムなどからなる第２金属配線層４４（（Ａ）での図示は省略）が形成されている。第２層間絶縁層４２上及び第２金属配線層４２上に最終保護膜４６（（Ａ）での図示は省略）が形成されている。
【００２９】
この実施例では、ＮＭＯＳのゲート電極１４は側面がシリコン窒化膜１８により被われている。これにより、ゲート酸化膜１２やチャネル領域への水分や水素の侵入を防止することができる。
図２に、ゲート電極の側面にシリコン窒化膜を備えているＮＭＯＳ（本発明）と、ゲート電極の側面にシリコン窒化膜を備えていないＮＭＯＳ（従来例）について、しきい値電圧の経時変化を測定した結果を示す。縦軸はしきい値電圧の変化量（Ｖ（ボルト））を示し、横軸は信頼性試験時間（時間）を示す。
【００３０】
従来例のＮＭＯＳでは時間経過と共にしきい値電圧が大きくなっている。これに対し、本発明のＮＭＯＳは時間が経過してもしきい値電圧はほとんど変化していないのが分かる。このように、本発明の半導体装置によれば、ＮＭＯＳにおいて、経時変化も含めて高精度なトランジスタ特性を得ることができる。
【００３１】
さらに、この実施例では、抵抗体領域２４と高濃度領域２６からなる抵抗素子２２は側面がシリコン窒化膜３０により被われているので、抵抗素子２２に側面から水素が侵入するのを防止することができる。
図３に、側面にシリコン窒化膜を備えている抵抗素子（本発明）と、側面にシリコン窒化膜を備えていない抵抗素子（従来例）について、抵抗体領域のシート抵抗と幅寸法の関係を示す。縦軸はシート抵抗（Ω／□）を示し、横軸は抵抗体領域の幅寸法（μｍ（マイクロメートル））を示す。
【００３２】
従来例の抵抗素子では、抵抗体領域に両側面方向から水素が侵入するため、抵抗体領域の幅方向において抵抗体領域として有効な領域が小さくなり、抵抗体領域の幅寸法が小さくなるほど抵抗値が下がる傾向が見られる。これに対し、本発明の抵抗素子では、シリコン窒化膜により抵抗体領域への側面方向からの水素の侵入を防止することができるので、異なる幅寸法においてほぼ同じシート抵抗を得ることができる。このように、本発明の半導体装置によれば、抵抗素子において、抵抗素子の側面から侵入する水素によって起こるシート抵抗の幅寸法依存を解消でき、抵抗素子の抵抗値の安定化を図ることができる。
【００３３】
図４及び図５は、図１に示した実施例の製造方法の例を示す工程断面図である。図４及び図５の各断面図は図１のＡ−Ａ’位置に対応している。
【００３４】
（１）Ｐ型のシリコン基板２にＰ型のチャネルストッパー領域６を形成した後、通常のＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法によりフィールド酸化膜４を８００ｎｍの膜厚に形成する。フィールド酸化膜４で囲まれたＮＭＯＳ形成領域のシリコン基板２の表面にゲート酸化膜１２を形成する。例えばＣＶＤ法によりシリコン基板２上全面に多結晶シリコン膜を３５０ｎｍの膜厚に形成する。イオン注入法、写真製版技術及びエッチング技術を用いて、ゲート酸化膜１２上に多結晶シリコンからなるゲート電極１４を形成し、フィールド酸化膜４上に抵抗素子用パターン２２ａを形成する。抵抗素子用パターン２２ａには所望の抵抗値を得ることができる程度に不純物が導入されている（図４（ａ）参照）。
【００３５】
（２）例えば９００℃、２時間の条件でドライ酸化処理を行なって、シリコン基板２、ゲート電極１４及び抵抗素子用パターン２２ａの表面にシリコン酸化膜４８を１０ｎｍの膜厚に形成する。写真製版技術により、抵抗素子用パターン２２ａの抵抗体領域形成領域を覆うようにレジストパターン５０を形成する。イオン注入法により、フィールド酸化膜４、ゲート電極１４及びレジストパターン５０をマスクにして、例えばリンを加速エネルギーは６０ｋｅＶ、ドーズ量は２×１０１３／ｃｍ２の条件で注入する（図４（ｂ）参照）。
【００３６】
（３）レジストパターン５０を除去する。例えばＣＶＤ法により、シリコン基板２上全面にシリコン窒化膜５２を２０ｎｍの膜厚に形成する。シリコン窒化膜５２を形成するためのＣＶＤ法としては、プラズマＣＶＤ法や、ジクロロシランガスとアンモニアを８００℃程度で反応させたＬＰＣＶＤ（減圧ＣＶＤ）法などを挙げることができる。シリコン窒化膜５２を形成した後、工程（２）で注入したリン活性化させるに例えば９００℃、２０分程度の条件で熱処理を加え、ＮＭＯＳ形成領域のシリコン基板２の表面にＮ型低濃度拡散領域８を形成する。この熱処理により、抵抗素子用パターン２２ａの両端に高濃度領域２６が形成され、抵抗素子用パターン２２ａから抵抗体領域２４の両端に高濃度領域２６をもつ抵抗素子２２が形成される（図４（ｃ）参照）。
【００３７】
（４）例えばＬＰＣＶＤ法により、シリコン基板２上全面にシリコン酸化膜５４を１００〜３００ｎｍの膜厚に形成する（図５（ｄ）参照）。
【００３８】
（５）シリコン酸化膜５４をエッチバックして、ゲート電極１４の側面に酸化膜サイドウォール２０を形成し、抵抗素子２２の側面に酸化膜サイドウォール３２を形成する。このエッチバック処理は、平行平板プラズマエッチャーにて、例えばＣＨＦ３とＣＦ４の混合ガスを用いて、圧力１．８Ｔｏｒｒ（トル）、３００Ｗ（ワット）の条件で２分間のエッチングを行なう。
【００３９】
このエッチバック条件において、シリコン酸化膜５４とシリコン窒化膜５２の選択比は１〜２程度であり、シリコン窒化膜５２の膜厚が薄いため、ゲート電極１４及び抵抗素子２２の上面に形成されたシリコン窒化膜５２は除去され、ゲート電極１４の側面及び酸化膜サイドウォール２０下の領域にシリコン窒化膜５２（シリコン窒化膜１８）が残り、抵抗素子２２の側面及び酸化膜サイドウォール３２下の領域にシリコン窒化膜５２（シリコン窒化膜３０）が残るので、ゲート電極１４及び抵抗素子２２の側面にシリコン窒化膜１８及び３０を容易に形成することができる。
【００４０】
また、エッチバック処理時にゲート電極１４及び抵抗素子２２の上面のシリコン酸化膜４８も除去され、ゲート電極１４の側面及び酸化膜サイドウォール２０下の領域にシリコン酸化膜４８（シリコン酸化膜１６）が残り、抵抗素子２２の側面及び酸化膜サイドウォール３２下の領域にシリコン酸化膜４８（シリコン酸化膜２８）が残る。
【００４１】
写真製版技術により、抵抗素子２２の抵抗体領域２４を覆うようにレジストパターン５６を形成する。イオン注入法により、フィールド酸化膜４、ゲート電極１４及びレジストパターン５０をマスクにして、例えばヒ素を加速エネルギーは５０ｋｅＶ、ドーズ量は５×１０１５／ｃｍ２の条件で注入する（図５（ｅ）参照）。
【００４２】
（６）レジストパターン５６を除去する。例えばＣＶＤ法により、シリコン基板２上全面に下層側が４００ｎｍのノンドープのシリコン酸化膜、上層側がリンもしくはボロン又はその両方を含む４００ｎｍのシリコン酸化膜からなる第１層間絶縁層３４を形成し、８００℃程度の熱処理を施して表面を平坦化する。写真製版技術及びエッチング技術により、第１層間絶縁層３４の所定の領域にコンタクトホール３６を形成する。コンタクトホール３６内に例えばタングステンなどの導電材料３８を埋め込んだ後、第１層間絶縁層３４上の所定の領域及び導電材料３８上に第１金属配線層４０を形成する。第１金属配線層４０による段差部を軽減するため、ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜やシリコン酸化膜を形成した後、平坦化のためのエッチバック処理を行ない、第１層間絶縁層３４上及び第１金属配線層４０上に第２層間絶縁層４２を形成する。第２層間絶縁層４２の所定の領域にスルーホール（図示は省略）を形成した後、第２層間絶縁層４２上及びスルーホール内に第２金属配線層４４を形成する。その後、最終保護膜４６を形成する（図１参照）。
【００４３】
この製造方法では、酸化膜サイドウォール２０を形成するためのエッチバック時にゲート電極１４及び抵抗素子２２の上面のシリコン窒化膜５２を除去しているが、エッチバック処理においてシリコン酸化膜とシリコン窒化膜の選択比が高いエッチングガスを用いた場合は、酸化膜サイドウォールを形成した後、ゲート電極及び抵抗素子の側面のシリコン窒化膜が酸化膜サイドウォールで覆われている状態でシリコン窒化膜を選択的に除去することにより、ゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。
【００４４】
上記の実施例ではＮＭＯＳと抵抗素子を備えた半導体装置を示しているが、本発明の半導体装置はＣＭＯＳ（相補型ＭＯＳ）と抵抗素子を備えたものにも適用することができる。また、本発明の半導体装置はＰＭＯＳと抵抗素子を備えた半導体装置に適用することもできる。
【００４５】
図６にＣＭＯＳと抵抗素子を備えた実施例の断面図を示す。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐ型のシリコン基板２の表面に素子分離のためのフィールド酸化膜４が形成されている。フィールド酸化膜４の下にＰ型のチャネルストッパー領域６が形成されている。
【００４６】
フィールド酸化膜４で囲まれたＰＭＯＳ形成領域に対応してシリコン基板２の表面側にＮウエル６２が形成されている。Ｎウエル６２の表面側に２つのＰ型低濃度拡散領域５８，５８が間隔をもって形成されている。Ｐ型低濃度拡散領域５８，５８の間の領域はＰＭＯＳのチャネル領域となる。
【００４７】
Ｎウエル６２内にはＰ型低濃度拡散領域５８のチャネル領域とは反対側の領域にＰ型高濃度拡散領域６０も形成されている。Ｐ型低濃度拡散領域５８及びＰ型高濃度領域６０はＬＤＤ構造のＰＭＯＳのソース及びドレインを構成する。ソース及びドレインにおいてＰ型低濃度拡散領域５８は電解を緩和する作用をもつ。
【００４８】
ＰＭＯＳのチャネル領域となる領域のシリコン基板２上に、ゲート酸化膜１２を介して、多結晶シリコンからなるゲート電極６４が形成されている。ゲート電極６４の膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。ゲート電極６４にはＰ型の不純物が導入されている。
【００４９】
ゲート電極６４の側面にシリコン酸化膜１６を介してシリコン窒化膜１８が形成されている。シリコン酸化膜１６は、ＰＭＯＳ形成領域ではゲート電極６４の側面に形成されたシリコン酸化膜１６に連続してＰ型低濃度拡散領域５８上にも形成されている。シリコン窒化膜１８は、ゲート電極６４の側面に形成されたシリコン窒化膜１８に連続して、ゲート電極６４の形成領域を囲むようにＰ型低濃度拡散領域５８上のシリコン酸化膜１６上にも形成されている。
シリコン窒化膜１８上に、ゲート電極６４の形成領域を囲むように酸化膜サイドウォール２０が形成されている。
【００５０】
ＮＭＯＳ形成領域のシリコン基板２の表面側に２つのＮ型低濃度拡散領域８，８が間隔をもって形成され、Ｎ型低濃度拡散領域８のチャネル領域とは反対側の領域にＮ型高濃度拡散領域１０が形成されている。ＮＭＯＳのチャネル領域となる領域のシリコン基板２上に、ゲート酸化膜１２を介して、多結晶シリコンからなるゲート電極１４が形成されている。
【００５１】
ゲート電極１４の側面にシリコン酸化膜１６を介してシリコン窒化膜１８が形成されている。シリコン窒化膜１８上に、ゲート電極１４の形成領域を囲むように酸化膜サイドウォール２０が形成されている。
【００５２】
フィールド酸化膜４上に、多結晶シリコンからなり、抵抗体領域２４と抵抗体領域２４の両端側に高濃度領域２６，２６を備えた抵抗素子２２が形成されている。抵抗素子２２の側面にシリコン酸化膜２８を介してシリコン窒化膜３０が形成されている。シリコン窒化膜３０上に、抵抗素子２２の形成領域を囲むように酸化膜サイドウォール３２が形成されている。
図６では図示は省略しているが、ＰＭＯＳ、ＮＭＯＳ及び抵抗素子２２の上層には、層間絶縁層や配線、最終保護膜などが形成されている。
【００５３】
この実施例では、ＮＭＯＳ及び抵抗素子において図１に示した実施例と同じ効果を得ることができる。さらに、ＰＭＯＳにおいて、ゲート電極６４の上面にはシリコン窒化膜は形成されていないので、ＰＭＯＳ上をシリコン窒化膜で被うことにより発生するスロートラップによるしきい値のシフトを生じさせることはない。また、ＰＭＯＳのゲート電極６４近傍のシリコン酸化膜１６、シリコン窒化膜１８及び酸化膜サイドウォール２０の構造は、ＮＭＯＳのゲート電極１４近傍のシリコン酸化膜１６、シリコン窒化膜１８及び酸化膜サイドウォール２０と同時に形成することができるので、製造工程の増加を招くことはない。
【００５４】
上記の実施例ではＭＯＳトランジスタのゲート電極及び抵抗素子の材料として多結晶シリコンを用いているが、本発明はこれに限定されるものではなく、多結晶シリコンに替えてシリコンゲルマニウムを用いることもできる。
【００５５】
図７は、ＭＯＳトランジスタのゲート電極及び抵抗素子の材料としてシリコンゲルマニウムを用いた一実施例の概略構成を示す断面図である。平面図は図１（Ａ）と同様である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００５６】
シリコン基板２の表面に素子分離のためのフィールド酸化膜４が形成されている。フィールド酸化膜４の下にＰ型のチャネルストッパー領域６が形成されている。
フィールド酸化膜４で囲まれたＮＭＯＳ形成領域のシリコン基板２の表面側に２つのＮ型低濃度拡散領域８，８が間隔をもって形成され、Ｎ型低濃度拡散領域８のチャネル領域とは反対側の領域にＮ型高濃度拡散領域１０が形成されている。
【００５７】
ＮＭＯＳのチャネル領域となる領域のシリコン基板２上に、ゲート酸化膜１２を介して、シリコンゲルマニウムからなるゲート電極６６が形成されている。ゲート電極６６の膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。
【００５８】
ゲート電極６６の側面及びＮ型低濃度拡散領域８上に、シリコン酸化膜１６を介してシリコン窒化膜１８が形成されている。シリコン窒化膜１８上に、ゲート電極６６の形成領域を囲むように酸化膜サイドウォール２０が形成されている。
【００５９】
フィールド酸化膜４上に、シリコンゲルマニウムからなる抵抗素子６８が形成されている。抵抗素子６８は、所望の抵抗値を得るために例えばリンやボロンなどのＰ型又はＮ型の不純物が導入されている抵抗体領域７０と、抵抗体領域７０の両端に形成され、例えばヒ素が高濃度に導入されたオーミック接続を取るための高濃度領域７２，７２により構成されている。抵抗体領域７０及び高濃度領域７２を構成するシリコンゲルマニウムの膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。
【００６０】
抵抗素子６８の側面にシリコン酸化膜２８を介してシリコン窒化膜３０が形成されている。シリコン窒化膜３０は抵抗素子６８の形成領域を囲むようにフィールド酸化膜４上にも形成されている。シリコン窒化膜３０上に、抵抗素子６８の形成領域を囲むように酸化膜サイドウォール３２が形成されている。
【００６１】
フィールド酸化膜４上、ゲート電極６６上、酸化膜サイドウォール２０，３２上、抵抗素子６８上を含むシリコン基板２上全面に第１層間絶縁層３４が形成されている。第１層間絶縁層３４にはコンタクトホール３６が形成されており、コンタクトホール３６内に導電材料３８が埋め込まれている。第１層間絶縁層３４の所定の領域上及びコンタクトホール３６上に第１金属配線層４０が形成されている。第１層間絶縁層３４上及び第１金属配線層４０上に第２層間絶縁層４２が形成されている。第２層間絶縁層４２にはスルーホール（図示は省略）が形成されており、スルーホール内には導電材料が埋め込まれている。第２層間絶縁層４２上に第２金属配線層４４が形成されている。第２層間絶縁層４２上及び第２金属配線層４２上に最終保護膜４６が形成されている。
【００６２】
この実施例では、ＮＭＯＳのゲート電極６６は側面がシリコン窒化膜１８により被われている。これにより、図１に示した実施例のＮＭＯＳと同様に、ゲート酸化膜１２やチャネル領域への水分や水素の侵入を防止することができ、経時変化も含めて高精度なトランジスタ特性を得ることができる。
【００６３】
さらに、この実施例では、抵抗体領域７０と高濃度領域７２からなる抵抗素子６８は側面がシリコン窒化膜３０により被われているので、抵抗素子６８に側面から水素が侵入するのを防止することができる。これにより、図１に示した実施例の抵抗素子と同様に、シリコン窒化膜３０により抵抗体領域７０への側面方向からの水素の侵入を防止することができるので、異なる幅寸法においてほぼ同じシート抵抗を得ることができ、抵抗素子の側面から侵入する水素によって起こるシート抵抗の幅寸法依存を解消でき、抵抗素子の抵抗値の安定化を図ることができる。
【００６４】
図８及び図９は、図７に示した実施例の製造方法の例を示す工程断面図である。
（１）図４（ａ）を参照して説明した上記工程（１）と同様にして、Ｐ型のシリコン基板２にＰ型のチャネルストッパー領域６、フィールド酸化膜４及びゲート酸化膜１２を形成する。例えばＣＶＤ法によりシリコン基板２上全面にシリコンゲルマニウム膜を３５０ｎｍの膜厚に形成する。イオン注入法、写真製版技術及びエッチング技術を用いて、ゲート酸化膜１２上にシリコンゲルマニウムからなるゲート電極６６を形成し、フィールド酸化膜４上に抵抗素子用パターン６８ａを形成する。抵抗素子用パターン６８ａには所望の抵抗値を得ることができる程度に不純物が導入されている（図８（ａ）参照）。
【００６５】
（２）例えば９００℃、２時間の条件でドライ酸化処理を行なって、シリコン基板２、ゲート電極６６及び抵抗素子用パターン６８ａの表面にシリコン酸化膜４８を１０ｎｍの膜厚に形成する。例えばＣＶＤ法により、シリコン基板２上全面にシリコン窒化膜５２を２０ｎｍの膜厚に形成する（図８（ｂ）参照）。このＣＶＤ法としては、プラズマＣＶＤ法や、ジクロロシランガスとアンモニアを８００℃程度で反応させたＬＰＣＶＤ（減圧ＣＶＤ）法などを挙げることができる。
【００６６】
（３）写真製版技術により、抵抗素子用パターン６８ａの抵抗体領域形成領域を覆うようにレジストパターン５０を形成する。イオン注入法により、フィールド酸化膜４、ゲート電極６６及びレジストパターン５０をマスクにして、例えばリンを加速エネルギーは６０ｋｅＶ、ドーズ量は５×１０１３／ｃｍ２の条件で注入する（図８（ｃ）参照）。
【００６７】
（４）レジストパターン５０を除去する。工程（３）で注入したリン活性化させるに例えば９５０℃、１時間の条件で熱処理を加え、ＮＭＯＳ形成領域のシリコン基板２の表面にＮ型低濃度拡散領域８を形成する。この熱処理により、抵抗素子用パターン６８ａの両端に高濃度領域７２が形成され、抵抗素子用パターン６８ａから抵抗体領域７０の両端に高濃度領域７２をもつ抵抗素子６８が形成される。この熱処理において、ゲート電極６６及び抵抗素子用パターン６８ａはシリコン窒化膜５２により覆われているので、ゲート電極６６及び抵抗素子用パターン６８ａの表面の酸化を防止することができる。
【００６８】
写真製版技術により、抵抗素子６８の抵抗体領域７０と、ＮＭＯＳのゲート電極６６及びその近傍の領域を覆うようにレジストパターン７４を形成する。イオン注入法により、フィールド酸化膜４及びレジストパターン７４をマスクにして、例えばリンを加速エネルギーは６０ｋｅＶ、ドーズ量は６×１０１５／ｃｍ２の条件で注入する（図９（ｄ）参照）。
【００６９】
（５）レジストパターン７４を除去する。例えば酸素雰囲気中、９００℃の条件で２０分間程度の熱処理を加える。この熱処理により、ＮＭＯＳ形成領域に注入されたリンが活性化してＮ型高濃度拡散層１０が形成され、抵抗素子６８の高濃度領域７２に注入されたリンが活性化される。この熱処理において、ゲート電極６６及び抵抗素子用パターン６８ａはシリコン窒化膜５２により覆われているので、ゲート電極６６及び抵抗素子用パターン６８ａの表面の酸化を防止することができる。
例えばＬＰＣＶＤ法により、シリコン基板２上全面にシリコン酸化膜５４を１００〜３００ｎｍの膜厚に形成する（図９（ｅ）参照）。
【００７０】
（６）図５（ｅ）を参照して説明した上記工程（５）と同様にして、シリコン酸化膜５４をエッチバックして、ゲート電極６６の側面に酸化膜サイドウォール２０を形成し、抵抗素子６８の側面に酸化膜サイドウォール３２を形成する。
【００７１】
このエッチバック処理により、ゲート電極６６及び抵抗素子６８の上面に形成されたシリコン窒化膜５２は除去され、ゲート電極６６の側面及び酸化膜サイドウォール２０下の領域にシリコン窒化膜５２（シリコン窒化膜１８）が残り、抵抗素子６８の側面及び酸化膜サイドウォール３２下の領域にシリコン窒化膜５２（シリコン窒化膜３０）が残るので、ゲート電極６６及び抵抗素子６８の側面にシリコン窒化膜１８及び３０を容易に形成することができる。
【００７２】
また、エッチバック処理時にゲート電極６６及び抵抗素子６８の上面のシリコン酸化膜４８も除去され、ゲート電極６６の側面及び酸化膜サイドウォール２０下の領域にシリコン酸化膜４８（シリコン酸化膜１６）が残り、抵抗素子６８の側面及び酸化膜サイドウォール３２下の領域にシリコン酸化膜４８（シリコン酸化膜２８）が残る（図９（ｆ）参照）。
【００７３】
（７）図１を参照して説明した上記工程（６）と同様にして、第１層間絶縁層３４、コンタクトホール３６、導電材料３８、第１金属配線層４０、第２層間絶縁層４２、第２金属配線層４４及び最終保護膜４６を形成する（図７参照）。
【００７４】
この製造方法では、酸化膜サイドウォール２０を形成するためのエッチバック時にゲート電極６６及び抵抗素子６８の上面のシリコン窒化膜５２を除去しているが、エッチバック処理においてシリコン酸化膜とシリコン窒化膜の選択比が高いエッチングガスを用いた場合は、酸化膜サイドウォールを形成した後、ゲート電極及び抵抗素子の側面のシリコン窒化膜が酸化膜サイドウォールで覆われている状態でシリコン窒化膜を選択的に除去することにより、ゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。
【００７５】
図７から図９に示した実施例ではＮＭＯＳと抵抗素子を備えた半導体装置を示しているが、ゲート電極及び抵抗素子の材料としてシリコンゲルマニウムを用いた本発明の半導体装置は、図６に示した実施例と同様にしてＣＭＯＳ（相補型ＭＯＳ）と抵抗素子を備えたものにも適用することができる。また、本発明の半導体装置はＰＭＯＳと抵抗素子を備えた半導体装置に適用することもできる。
【００７６】
図１０は、本発明の半導体装置を構成するＭＯＳトランジスタ及び抵抗素子を適用した定電圧発生回路（アナログ回路）を備えた半導体装置の一実施例を示す回路図である。
直流電源７６からの電源を負荷７８に安定して供給すべく、定電圧発生回路８０が設けられている。定電圧発生回路８０は、直流電源７６が接続される入力端子（Ｖｂａｔ）８２、基準電圧発生回路（Ｖｒｅｆ）８４、演算増幅器８６、出力ドライバを構成するＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）８８、分圧抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）９０を備えている。
【００７７】
定電圧発生回路８０の演算増幅器８６では、出力端子がＰＭＯＳ８２のゲート電極に接続され、反転入力端子に基準電圧発生回路８４から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分圧した電圧が印加され、抵抗Ｒ１，Ｒ２の分圧電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００７８】
定電圧発生回路８０において、本発明の半導体装置を構成する抵抗素子は抵抗Ｒ１，Ｒ２を構成する抵抗回路に適用されている。本発明の半導体装置を構成する抵抗素子によれば抵抗素子の抵抗値の安定化を図ることができるので、分圧抵抗の出力の精度を向上させることができる。
【００７９】
さらに、定電圧発生回路８０において、本発明の半導体装置を構成するＭＯＳトランジスタは基準電圧発生回路８４、演算増幅回路８６及びＰＭＯＳ８８を構成するＭＯＳトランジスタに適用されている。本発明の半導体装置を構成するＭＯＳトランジスタによれば高精度なトランジスタ特性を得ることができるので、基準電圧発生回路８４、演算増幅回路８６及びＰＭＯＳ８８の出力の精度を向上させることができる。
【００８０】
図１１は、本発明の半導体装置を構成するＭＯＳトランジスタ及び抵抗素子を適用した電圧検出回路（アナログ回路）を備えた半導体装置の一実施例を示す回路図である。
８６は演算増幅器で、その反転入力端子に基準電圧発生回路８４が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）９４から入力される測定するべき端子の電圧が分圧抵抗Ｒ１とＲ２によって分圧されて演算増幅器８６の非反転入力端子に入力される。演算増幅器８６の出力は出力端子９６を介して外部に出力される。
【００８１】
電圧検出回路９２では、測定するべき端子の電圧が高く、分圧抵抗Ｒ１とＲ２により分圧された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器８６の出力がＨレベルを維持し、測定するべき端子の電圧が降下してきて分圧抵抗Ｒ１とＲ２により分圧された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器８６の出力がＬレベルになる。
【００８２】
電圧検出回路９２において、本発明の半導体装置を構成する抵抗素子は抵抗Ｒ１，Ｒ２を構成する抵抗回路に適用されている。本発明の半導体装置を構成する抵抗素子によれば抵抗素子の抵抗値の安定化を図ることができるので、分圧抵抗の出力の精度を向上させることができる。
【００８３】
さらに、電圧検出回路９２において、本発明の半導体装置を構成するＭＯＳトランジスタは基準電圧発生回路８４及び演算増幅回路８６を構成するＭＯＳトランジスタに適用されている。本発明の半導体装置を構成するＭＯＳトランジスタによれば高精度なトランジスタ特性を得ることができるので、基準電圧発生回路８４及び演算増幅回路８６の出力の精度を向上させることができる。
【００８４】
図１０及び図１１では、本発明の半導体装置を、定電圧発生回路を備えた半導体装置と電圧検出回路を備えた半導体装置に適用しているが、本発明はこれに限定されるものではなく、他のアナログ回路を備えた半導体装置にも適用することができる。また、アナログ回路を備えた半導体装置に限らず、多結晶シリコン又はシリコンゲルマニウムからなるゲート電極を備えたＭＯＳトランジスタと多結晶シリコン又はシリコンゲルマニウムからなる抵抗素子が混載された半導体装置であれば適用することができる。
【００８５】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００８６】
【発明の効果】
請求項１に記載された半導体装置では、多結晶シリコンからなるゲート電極をもつＭＯＳトランジスタと多結晶シリコンからなる抵抗素子を備えた半導体装置において、ゲート電極と抵抗素子の側面にシリコン窒化膜を備えているようにしたので、ＭＯＳトランジスタへの水分や水素の侵入を防止することができ、経時変化も含めて高精度なトランジスタ特性を得ることができる。さらに、抵抗素子に側面から水素が侵入するのを防止することができ、抵抗素子の側面から侵入する水素によって起こるシート抵抗の幅寸法依存を解消でき、抵抗素子の抵抗値の安定化を図ることができる。
【００８７】
請求項２に記載された半導体装置では、ゲート電極と抵抗素子の側面にシリコン窒化膜を介して酸化膜サイドウォールが形成されているようにしたので、酸化膜サイドウォールの形成と同時に又は酸化膜サイドウォールの形成後に、ゲート電極及び抵抗素子の上面のシリコン窒化膜のみを選択的に除去することができ、ゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。
【００８８】
請求項３に記載された半導体装置では、シリコン窒化膜は、ゲート電極と抵抗素子の側面にシリコン酸化膜を介して形成されているようにしたので、ゲート電極及び抵抗素子の材料とシリコン窒化膜の熱収縮率の差に起因する応力による不具合を防止することができる。
【００８９】
請求項４に記載された半導体装置では、ゲート電極及び抵抗素子において、多結晶シリコンに替えてシリコンゲルマニウムを用いているが、この場合でも、ゲート電極及び抵抗素子において側面から水分や水素の侵入を防止することができるので、ＭＯＳトランジスタにおいて経時変化も含めて高精度なトランジスタ特性を得ることができ、抵抗素子においてシート抵抗の幅寸法依存を解消して抵抗素子の抵抗値の安定化を図ることができる。さらに、ゲート電極及び抵抗素子をシリコン窒化膜で被っている状態でＭＯＳトランジスタ形成に必要な酸化処理を行なうことができるので、ゲート電極及び抵抗素子の酸化を防止することができ、所定の寸法を得ることができる。
【００９０】
請求項５に記載された半導体装置では、本発明の半導体装置を検出すべき電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧発生回路と、分圧抵抗からの分圧電圧と基準電圧発生回路からの基準電圧を比較するための比較回路を備えたアナログ回路に適用するようにしたので、分圧抵抗の出力の精度を向上させることができ、基準電圧発生回路及び比較回路の出力の精度を向上させることができる。
【図面の簡単な説明】
【図１】一実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】ゲート電極の側面にシリコン窒化膜を備えているＮＭＯＳ（本発明）と、ゲート電極の側面にシリコン窒化膜を備えていないＮＭＯＳ（従来例）について、しきい値電圧の経時変化を測定した結果を示す図である。
【図３】側面にシリコン窒化膜を備えている抵抗素子（本発明）と、側面にシリコン窒化膜を備えていない抵抗素子（従来例）について、抵抗体領域のシート抵抗と幅寸法の関係を示す図である。
【図４】図１に示した実施例の製造方法の例の前半部分を示す工程断面図である。
【図５】図１に示した実施例の製造方法の例の後半部分を示す工程断面図である
【図６】ＣＭＯＳと抵抗素子を備えた実施例を示す断面図である。
【図７】ＭＯＳトランジスタのゲート電極及び抵抗素子の材料としてシリコンゲルマニウムを用いた一実施例の概略構成を示す断面図である。
【図８】同実施例の製造方法の例の前半部分を示す工程断面図である。
【図９】同実施例の製造方法の例の後半部分を示す工程断面図である。
【図１０】本発明の半導体装置を構成するＭＯＳトランジスタ及び抵抗素子を適用した定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１１】本発明の半導体装置を構成するＭＯＳトランジスタ及び抵抗素子を適用した電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１２】従来の抵抗素子のシート抵抗（縦軸）と幅寸法（横軸）の関係を示す図である。
【符号の説明】
２      シリコン基板
４      フィールド酸化膜
６      チャネルストッパー領域
８      Ｎ型低濃度拡散領域
１０      Ｎ型高濃度拡散領域
１２      ゲート酸化膜
１４      ゲート電極
１６，２８    シリコン酸化膜
１８，３０    シリコン窒化膜
２０，３２    酸化膜サイドウォール
２２      抵抗素子
２４      抵抗体領域
２６      高濃度領域
３４      第１層間絶縁層
３６      コンタクトホール
３８      導電材料
４０      第１金属配線層
４２      第２層間絶縁層
４４      第２金属配線層
４６      最終保護膜
【図１】
2004179490.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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