(57)【要約】【課題】高い周波数のクロックを生成することなく、省電力化や回路動作の安定性を図ることができるクロック位相制御装置及びＰＬＬ回路を提供する。【解決手段】本実施の形態に係る位相誤差検出回路１２のデータ選択回路７は、再生クロックでサンプルされた再生データのピークレベルをホールドするピークホールド回路１７、ボトムレベルをホールドするボトムホールド回路１８、第１及び第２の閾値を用いて３値判定を行う３値判別回路２２、及びピークレベルとボトムレベル間で再生データのゼロクロス点を識別するゼロクロス識別回路２４を備え、ピークレベル、ゼロクロス点、ボトムレベル、ゼロクロス点、ピークレベルの順で出現するとき、又は、ボトムレベル、ゼロクロス点、ピークレベル、ゼロクロス点、ボトムレベルの順で出現するとき、再生データの周波数成分を取り出し位相誤差を検出する。【選択図】  図６
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【特許請求の範囲】
【請求項１】
再生データに同期したクロックを生成する際の、該クロックの位相誤差を検出するクロック位相制御装置であって、
再生クロックでサンプルされた再生データと前記再生クロックとの極性に関連するパターンを判別し、該判別結果により、前記再生データと前記再生クロックの間の位相誤差を検出する位相制御手段
を備えることを特徴とするクロック位相制御装置。
【請求項２】
前記位相制御手段は、前記パターンが所定範囲において一致したとき、前記再生データと前記再生クロックの間の位相誤差を検出することを特徴とする請求項１記載のクロック位相制御装置。
【請求項３】
再生データに同期したクロックを生成する際の、該クロックの位相誤差を検出するクロック位相制御装置であって、
再生クロックでサンプルされた再生データのピークレベルをホールドするピークホールド手段と、
前記再生クロックでサンプルされた再生データのボトムレベルをホールドするボトムホールド手段と、
前記ピークレベルと前記ボトムレベル間で、前記再生データの極性が反転するゼロクロス点を識別するゼロクロス識別手段と、
前記ピークレベル、前記ボトムレベル、及び又は前記ゼロクロス点の出現パターンに基づいて前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出する誤差検出手段と
を備えることを特徴とするクロック位相制御装置。
【請求項４】
さらに、再生クロックを出力するクロック発振出力手段を備え、
前記誤差検出手段は、
前記パターンに基づいて取り出した再生データと前記クロック発振出力手段からの再生クロックの間の位相誤差を検出し、該位相誤差が少なくなるように前記クロック発振出力手段の発振出力を制御することを特徴とする請求項３記載のクロック位相制御装置。
【請求項５】
前記再生クロックと前記再生データのサンプリングクロックとは、同一の周波数であることを特徴とする請求項３記載のクロック位相制御装置。
【請求項６】
前記ゼロクロス識別手段は、
前記ピークレベルと前記ボトムレベル間で、前記ゼロクロス点が唯一存在するパターンを識別することを特徴とする請求項３記載のクロック位相制御装置。
【請求項７】
前記誤差検出手段は、
前記ゼロクロス点が唯一存在するパターンのとき、前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出することを特徴とする請求項３又は６に記載のクロック位相制御装置。
【請求項８】
前記誤差検出手段は、
前記ピークレベル、前記ボトムレベル、及び前記ゼロクロス点が、
ピークレベル、ゼロクロス点、ボトムレベル、ゼロクロス点、ピークレベルの順で出現するとき、又は、
ボトムレベル、ゼロクロス点、ピークレベル、ゼロクロス点、ボトムレベルの順で出現するとき、前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出することを特徴とする請求項３記載のクロック位相制御装置。
【請求項９】
前記誤差検出手段は、
前記ピークレベル、前記ボトムレベル、及び前記ゼロクロス点が、
ピークレベル、ボトムレベル、ピークレベル、ボトムレベル、ピークレベルの順で出現し、ゼロクロス点が検出されないとき、前記再生データの周波数成分を取り出さないことを特徴とする請求項３記載のクロック位相制御装置。
【請求項１０】
前記誤差検出手段は、
前記ピークレベル、前記ボトムレベル、及び前記ゼロクロス点が、
ピークレベル、複数のゼロクロス点、ボトムレベルの順で出現するとき、又は、
ボトムレベル、複数のゼロクロス点、ピークレベルの順で出現するとき、前記再生データの周波数成分を取り出さないことを特徴とする請求項３記載のクロック位相制御装置。
【請求項１１】
さらに、第１及び第２の閾値を用いて３値判定を行う３値判定手段を備え、
前記ゼロクロス識別手段は、
前記３値判定手段による判定結果により、前記ピークレベルと前記ボトムレベル間で、前記ゼロクロス点を識別することを特徴とする請求項３又は６に記載のクロック位相制御装置。
【請求項１２】
記録媒体にデジタル信号を記録するデジタル記録再生装置において、前記記録媒体に記録されているデジタルデータを再生するためのクロックを供給することを特徴とする請求項１乃至１１のいずれか一項に記載のクロック位相制御装置。
【請求項１３】
クロックの位相誤差を検出する位相誤差検出回路と、フィルタ回路と、クロックを出力する電圧制御発振器とを備え、前記電圧制御発振器からの再生クロックでサンプルされた再生データと前記再生クロックの間の位相誤差を検出し、該位相誤差が少なくなるように前記電圧制御発振器の発振出力を制御するＰＬＬ回路において、
前記位相誤差検出回路は、
前記再生クロックでサンプルされた再生データのピークレベルをホールドするピークホールド手段と、
前記再生クロックでサンプルされた再生データのボトムレベルをホールドするボトムホールド手段と、
前記ピークレベルと前記ボトムレベル間で、前記再生データの極性が反転するゼロクロス点を識別するゼロクロス識別手段と、
前記ピークレベル、前記ボトムレベル、及び又は前記ゼロクロス点の出現パターンに基づいて前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出する誤差検出手段と
を備えることを特徴とするＰＬＬ回路。
【請求項１４】
前記再生クロックと前記再生データのサンプリングクロックとは、同一の周波数であることを特徴とする請求項１３記載のＰＬＬ回路。
【請求項１５】
前記ゼロクロス識別手段は、
前記ピークレベルと前記ボトムレベル間で、前記ゼロクロス点が唯一存在するパターンを識別し、
前記誤差検出手段は、
前記ゼロクロス点が唯一存在するパターンのとき、前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出することを特徴とする請求項１３記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記録媒体に記録されているデジタルデータを読み出すためのクロックを生成するクロック位相制御装置及びＰＬＬ回路に関する。
【０００２】
【従来の技術】
近年、光ディスクや磁気ディスク、磁気テープなどの記録媒体にデジタル信号を記録する装置が増えている。こうした装置においてデジタルデータを再生するためには、記録データに同期したクロックを生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が必要となる。
【０００３】
ＰＬＬ回路としては、アナログ回路を用いる方法とデジタル回路を用いる方法があるがアナログ回路を用いる場合には、回路の温度ドリフトなどによる性能の変動などが顕著となる。そのため、近年ではデジタル回路で行う方法を用いることが多くなってきている。
【０００４】
デジタル方式のＰＬＬは、通常、再生クロックの１０倍以上の高いクロックを発生させ、互いに位相を少しづつずらし、それらの中から再生データに適したクロックを選択して用いる。この方法を行うためには、再生クロックに比べて周波数が１桁高いクロックを供給しなければならない。
また、再生クロックの数倍のクロックを用いた回路では特許文献１のような回路が提案されている。図１２、図１３がこの方式のブロック図である。
【０００５】
図１２は、従来のクロック位相制御装置の構成を示すブロック図、図１３は、このクロック位相制御装置の閾値生成回路の構成を示すブロック図である。また、図１４は、このクロック位相制御装置のエッジ検出の動作説明のための波形図である。
【０００６】
図１２において、クロック位相制御装置は、Ａ／Ｄ変換回路８０、閾値生成回路８１、３値判定回路８２、エッジ検出回路８３、誤差検出回路８４、ＬＰＦ８５、周期測定回路８６、加算器８７、及び発振器８８を備えて構成される。
【０００７】
また。図１３において、閾値生成回路８１は、平均回路８９，９２，９３，９８，９９，１００、正サンプル回路９０、負サンプル回路９１、Ｌｈ以上選別回路９４、Ｌｈ未満選別回路９５、Ｌｌ以上選別回路９６、Ｌｌ未満選別回路９７、１／２回路１０１，１０２、及び加算器１０３，１０４，１０５を備えて構成される。
【０００８】
再生データは、Ａ／Ｄ変換回路８０でデジタル信号に変換された後、閾値生成回路８１内の平均回路８９（図１３）により平均化され、平均値Ｌｃを求める。そして、平均値Ｌｃより高いデータは、正サンプル選別回路９０が選択し、Ｌｃより低いデータは負サンプル選別回路９１が選択して、それぞれ後段の回路に出力する。正サンプル選別回路９０の出力データは、さらに平均回路９２で平均化され、閾値Ｌｃに対して高いデータの平均値Ｌｈを求める。また、正サンプル選別回路９０出力が平均値Ｌｈより高いレベルのデータは、Ｌｈ以上選別回路９４が選別し、平均値Ｌｈより低いレベルのデータはＬｈ未満選別回路９５で選別する。同様に、負サンプル選別回路９１の出力データは、平均回路９３で平均化され、閾値Ｌｃに対して低いデータの平均値Ｌｌを求める。そして、平均値Ｌｌより高いレベルのデータをＬｌ以上選別回路９６で選別し、Ｌｌより低いレベルのデータをＬｌ未満選別回路９７で選別する。以上により４段階に分別する。
【０００９】
そして、Ｌｈ以上選別回路９４の出力とＬｌ未満選別回路９７の出力は、そのまま平均回路９８と平均回路１００で平均化し、平均回路９８はＳｌを平均回路１００はＳｓを生成する。Ｌｈ未満選別回路９５出力とＬｌ以上選別回路９６出力は加算した後、平均回路９９で平均化しＳｍを生成する。
【００１０】
これら３つのデータより、再生データを「１」、「０」、「−１」の３つに判別する閾値ＴＨｈとＴＨｌを生成する。そのため、ＳｌとＳｍも加算し、そのレベルを１／２回路１０１により、その中間値を求めてＴＨｈを生成する。このＴＨｈは「０」と「１」とを選別する閾値である。また、ＳｓとＳｍは加算し、そのレベルを１／２回路１０２によりその中間値を求めてＴＨｌを生成する。このＴＨｌは「０」と「−１」とを選別する閾値である。
【００１１】
この閾値ＴＨｈとＴＨｌを用いて、３値判定回路８２では、Ａ／Ｄ変換回路８０からの信号を「１」，「０」，「−１」に分ける。そして、その判別結果に基づき、エッジ検出８３では、「１」→「０」（図１４（Ａ）），「−１」→「０」（図１４（Ｂ）），「０」→「１」（図１４（Ｃ）），「０」→「−１」（図１４（Ｄ））の変化点（エッジ）を求める。そして、誤差検出回路８４では再生クロックの２倍以上の周波数を持つクロックにて、その変化の中間点のレベルを検出する。
【００１２】
この中間点のレベルは、本来、正符号の閾値、または負符号の閾値と一致するものであるが、位相がずれることにより誤差が発生し、ＤＣレベルが検出される。このＤＣレベルを位相誤差と呼ぶ。この位相誤差をＬＰＦ８５を通して低域周波数のレベルだけを抽出し、これと周期測定回路８６から出力される基準クロックと発振器８８との周波数誤差信号とを加算回路８７にて加算して、発振器８８の周波数制御信号電圧として印加される。
【００１３】
すなわち、周期測定回路８６では再生クロックの周期を基準チャネルクロックに基づいて測定しており、例えばＰＬＬロックレンジから外れているか否かを検出している。そして、再生クロックが所定の周波数レンジから外れたような場合には、それに応じて基準となる発振周波数を出力する。さらにこのＰＬＬ回路は、動作モード（再生／早送りなどの各種モード）に応じて所定の基準周波数を中心として適正にコントロールされる。
以上のようにして発振器８８から出力されるクロックの位相を制御している。
【００１４】
【特許文献１】
特開平９−２４７１３７号公報（図１）
【００１５】
【発明が解決しようとする課題】
しかしながら、このような従来のクロック位相制御装置にあっては、以下のような問題点があった。
【００１６】
すなわち、再生クロック周波数の数倍のサンプリングクロックが必要となるため高速な回路処理が不可欠であり、回路における信号処理の遅延も極力減少させて動作不良の原因とならないようにする必要があった。
【００１７】
また、特許文献１記載のような方式では、サンプルクロックは少なくても２倍以上の周波数にしなければ、閾値をクロスする点のレベルを検出できず、再生クロックとサンプリングクロックを同じにすることはできなかった。
【００１８】
上記いずれの装置においても、信号処理回路を高い周波数で動作させれば、消費電力が増大したり、内部回路が信号の遅延に十分注意することが必要であった。また、高速な信号処理回路に使用する部品の価格が高いという問題があった。
【００１９】
本発明は、このような課題に鑑みてなされたものであって、高い周波数のクロックを生成することなく、省電力化や回路動作の安定性を図ることができるクロック位相制御装置及びＰＬＬ回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明のクロック位相制御装置は、再生データに同期したクロックを生成する際の、該クロックの位相誤差を検出するクロック位相制御装置であって、再生クロックでサンプルされた再生データと前記再生クロックとの極性に関連するパターンを判別し、該判別結果により、前記再生データと前記再生クロックの間の位相誤差を検出する位相制御手段を備えることを特徴としている。
前記位相制御手段は、前記パターンが所定範囲において一致したとき、前記再生データと前記再生クロックの間の位相誤差を検出することがより好ましい。
【００２１】
本発明のクロック位相制御装置は、再生データに同期したクロックを生成する際の、該クロックの位相誤差を検出するクロック位相制御装置であって、再生クロックでサンプルされた再生データのピークレベルをホールドするピークホールド手段と、前記再生クロックでサンプルされた再生データのボトムレベルをホールドするボトムホールド手段と、前記ピークレベルと前記ボトムレベル間で、前記再生データの極性が反転するゼロクロス点を識別するゼロクロス識別手段と、前記ピークレベル、前記ボトムレベル、及び又は前記ゼロクロス点の出現パターンに基づいて前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出する誤差検出手段とを備えることを特徴としている。
【００２２】
さらに、再生クロックを出力するクロック発振出力手段を備え、前記誤差検出手段は、前記パターンに基づいて取り出した再生データと前記クロック発振出力手段からの再生クロックの間の位相誤差を検出し、該位相誤差が少なくなるように前記クロック発振出力手段の発振出力を制御することがより好ましい。
【００２３】
前記再生クロックと前記再生データのサンプリングクロックとは、同一の周波数であってもよい。
前記ゼロクロス識別手段は、前記ピークレベルと前記ボトムレベル間で、前記ゼロクロス点が唯一存在するパターンを識別するものであってもよい。
【００２４】
前記誤差検出手段は、前記ゼロクロス点が唯一存在するパターンのとき、前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出することがより好ましい。
【００２５】
また、より好ましい具体的な態様として、前記誤差検出手段は、前記ピークレベル、前記ボトムレベル、及び前記ゼロクロス点が、ピークレベル、ゼロクロス点、ボトムレベル、ゼロクロス点、ピークレベルの順で出現するとき、又は、ボトムレベル、ゼロクロス点、ピークレベル、ゼロクロス点、ボトムレベルの順で出現するとき、前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出するものである。
【００２６】
また、より好ましい具体的な態様として、前記誤差検出手段は、前記ピークレベル、前記ボトムレベル、及び前記ゼロクロス点が、ピークレベル、ボトムレベル、ピークレベル、ボトムレベル、ピークレベルの順で出現し、ゼロクロス点が検出されないとき、前記再生データの周波数成分を取り出さないものである。
【００２７】
また、より好ましい具体的な態様として、前記誤差検出手段は、前記ピークレベル、前記ボトムレベル、及び前記ゼロクロス点が、ピークレベル、複数のゼロクロス点、ボトムレベルの順で出現するとき、又は、ボトムレベル、複数のゼロクロス点、ピークレベルの順で出現するとき、前記再生データの周波数成分を取り出さないものである。
【００２８】
さらに、第１及び第２の閾値を用いて３値判定を行う３値判定手段を備え、前記ゼロクロス識別手段は、前記３値判定手段による判定結果により、前記ピークレベルと前記ボトムレベル間で、前記ゼロクロス点を識別することがより好ましい。
【００２９】
また、記録媒体にデジタル信号を記録するデジタル記録再生装置において、前記記録媒体に記録されているデジタルデータを再生するためのクロックを供給するものであってもよい。
【００３０】
本発明のＰＬＬ回路は、クロックの位相誤差を検出する位相誤差検出回路と、フィルタ回路と、クロックを出力する電圧制御発振器とを備え、前記電圧制御発振器からの再生クロックでサンプルされた再生データと前記再生クロックの間の位相誤差を検出し、該位相誤差が少なくなるように前記電圧制御発振器の発振出力を制御するＰＬＬ回路において、前記位相誤差検出回路は、前記再生クロックでサンプルされた再生データのピークレベルをホールドするピークホールド手段と、前記再生クロックでサンプルされた再生データのボトムレベルをホールドするボトムホールド手段と、前記ピークレベルと前記ボトムレベル間で、前記再生データの極性が反転するゼロクロス点を識別するゼロクロス識別手段と、前記ピークレベル、前記ボトムレベル、及び又は前記ゼロクロス点の出現パターンに基づいて前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出する誤差検出手段とを備えることを特徴としている。
前記再生クロックと前記再生データのサンプリングクロックとは、同一の周波数であってもよい。
【００３１】
また、前記ゼロクロス識別手段は、前記ピークレベルと前記ボトムレベル間で、前記ゼロクロス点が唯一存在するパターンを識別し、前記誤差検出手段は、前記ゼロクロス点が唯一存在するパターンのとき、前記再生データの周波数成分を取り出し、該取り出した再生データと前記再生クロックの間の位相誤差を検出することがより好ましい。
【００３２】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適なクロック位相制御装置及びＰＬＬ回路の実施の形態について詳細に説明する。
本発明の基本的な考え方について説明する。
【００３３】
本発明は、再生クロックと同じサンプリングクロックで閾値を求めるためにピークホールド回路、ボトムホールド回路を用い、この閾値に基づき、ピーク、ゼロクロス、ボトム、ゼロクロスの順となる信号、又は、ボトム、ゼロクロス、ピーク、ゼロクロスの順となる信号成分のみを抽出している。
【００３４】
そして、この特定の周波数成分の信号を用いて周波数誤差、位相誤差を求めている。また、キャプチャーレンジを拡げるために、周波数誤差による引き込みと位相誤差による引き込みとの切替を行う。さらにサンプリング周波数をクロック周波数まで下げるためクロック信号と再生信号との極性判別を行っている。
【００３５】
図１は、上記基本的な考え方に基づく本発明の実施の形態のクロック位相制御装置及びＰＬＬ回路の構成を示す図である。図１に示すクロック位相制御装置を、ＤＶＣ（デジタル・ビデオ・カセットテープレコーダ）に使用した場合の例である。
【００３６】
図１において、１はテープ（記録媒体）、２はテープ１に記録されているデジタルデータを再生する磁気ヘッド、３は再生データを信号処理に適した振幅レベルまで増幅するヘッドアンプ、４はテープ１に記録・再生が行われた過程で失なわれた高域成分を補うプリ・イコライザである。
プリ・イコライザ４の出力は、位相誤差検出回路１２（位相制御手段，誤差検出手段）に入力される。
【００３７】
位相誤差検出回路１２は、Ａ／Ｄ変換回路５、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ：自動利得制御）回路６、データ選択回路７、位相比較回路（ＰＤ：ｐｈａｓｅ  ｄｅｔｅｃｔｏｒ）８、Ｄ／Ａ変換回路９、周波数比較回路１０、及びＤ／Ａ変換回路１１を備えて構成される。
【００３８】
位相誤差検出回路１２の出力は、位相系のループフィルタ１３（フィルタ回路）に出力されるデータと周波数系のループフィルタ１４（フィルタ回路）に出力されるデータとの２系統がある。
【００３９】
これを位相比較回路８より出力される切替信号（Ｓｐｈ）により、Ｍｉｘ回路１５でそれぞれの誤差成分を混合してＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）１６（クロック発振出力手段）のクロック周波数制御電圧とする。ＶＣＯ１６の出力は、クロック信号として各デジタル回路に入力される。これらは全体としてＰＬＬ回路を構成している。このＰＬＬ回路は、ＶＣＯ１６からの再生クロックでサンプルされた再生データとＶＣＯ１６からの再生クロックの間の位相誤差を検出し、該位相誤差が少なくなるようにＶＣＯ１６の発振出力を制御する。
【００４０】
図２は、上記データ選択回路７の構成を示すブロック図である。
図２において、データ選択回路７は、再生クロックでサンプルされた再生データのピークレベルをホールドするピークホールド回路１７（ピークホールド手段）、平均化のためのＬＰＦ回路１９，２８，２９、再生クロックでサンプルされた再生データのボトムレベルをホールドするボトムホールド回路１８（ボトムホールド手段）、第１及び第２の閾値を生成するための１／２回路２０，２１、第１及び第２の閾値を用いて３値判定を行う３値判別回路２２（３値判定手段）、複数のＤ−ＦＦ回路からなる遅延回路２３、及びピークレベルとボトムレベル間で再生データの極性が反転するゼロクロス点を識別するゼロクロス識別回路２４（ゼロクロス識別手段）を備えて構成される。
【００４１】
また、データ選択回路７は、ゼロクロス識別回路２４の出力を基に、後段の
位相比較回路８及び周波数比較回路１０と共に、ピークレベル、ボトムレベル、及び又はゼロクロス点の出現パターンに基づいて再生データの、ある定められた範囲の波数成分を取り出す機能を有する。
【００４２】
図３は、上記３値判別回路２２及びゼロクロス識別回路２４の構成を示す回路図である。
図３において、３値判別回路２２は、ＡＧＣ回路６の出力と１／２回路２０のレベルＬｈとを比較する比較回路３０と、ＡＧＣ回路６の出力と１／２回路２１のレベルＬｌとを比較する比較回路３１とから構成される。
【００４３】
また、ゼロクロス識別回路２４は、Ｄ−ＦＦ回路３２〜３５，４３〜４６と、インバータ回路３６〜４０，４７〜５１と、ＡＮＤ回路４１，４２，５２〜５５とから構成される。
【００４４】
図４は、上記データ選択回路７、位相比較回路８及び周波数比較回路１０の構成を示すブロック図である。
図４において、データ選択回路７の遅延回路２３は、Ｄ−ＦＦ回路６０〜６２から構成される。
【００４５】
位相比較回路８は、極性反転回路６３、マルチプレクサ６４，６６，６８、Ｄ−ＦＦ回路６５，６７、及び比較回路７７から構成される。
周波数比較回路１０は、極性反転回路６９，７３、引き算回路７０、マルチプレクサ７１，７４，７６、Ｄ−ＦＦ回路７２，７５、積分回路７８及びホールド回路７９から構成される。
以下、上述のように構成されたクロック位相制御装置の動作を説明する。まず、位相誤差検出回路１２の動作について説明する。
【００４６】
図１に示すように、位相誤差検出回路１２では、ＶＣＯ１６から供給されるクロックのタイミングでＡ／Ｄ変換回路５からの、再生データをアナログ信号からデジタル信号に変換する。そして、次のＡＧＣ回路６により、再生データのレベル変動を抑圧して、一定レベルの信号に保つ。このＡＧＣ回路６によるレベル変動を取り除く目的は、位相比較回路８で生成する位相誤差信号にレベル変動が発生した場合、その変動が位相がずれたことによるものなのか、それとも再生データのレベル変動であるかを判別するためのものである。
【００４７】
信号レベルの検出は、次段のデータ選択回路７においてピークレベル検出及びボトムレベル検出することにより行う。
ＡＧＣ回路６の出力は、データ選択回路７に入力される。
【００４８】
データ選択回路７は、図２に示すように、ピークホールド回路１７、平均化のためのＬＰＦ回路１９、ボトムホールド回路１８、１／２回路２０，２１、３値判別回路２２、遅延回路２３、及びゼロクロス識別回路２４から構成されている。
【００４９】
ＡＧＣ回路６からの信号は、５つに分れ、それぞれ、ピークホールド回路１７、ボトムホールド回路１８、ＬＰＦ回路１９、３値判別回路２２、遅延回路２３に入力される。
【００５０】
図５は、上記データ選択回路７におけるピークホールド、ボトムホールドの動作を説明する波形図である。
ピークホールド回路１７は、ＡＧＣ回路６からの再生データのピークレベルをホールドする。これは、図５に示すようにデジタル信号では、サンプリング点においてしか再生データの振幅レベルを知ることができない。したがって、サンプリング点の再生データとクロックとの位相がずれていた場合、正しくそのピークを検出することができない。そのために再生データとクロックとで位相が合っていない状態でも最大のレベルを検出するために、ピークホールドを行って、ピークレベル（Ｌｐ）を検出している。そして、ＨＳＷ（ヘッドスイッチングパルス）により、１トラック毎にそのピークレベルを更新していく。
【００５１】
同様にして、ボトムホールド回路１８では、ＡＧＣ回路６からの再生データのボトムレベル（Ｌｂ）をホールドする。
ＬＰＦ回路１９では、ＡＧＣ回路６からのデータから高周波成分を除去し、再生データの平均値（Ｌｃ）を得る。
【００５２】
１／２回路２０では、ピークレベルＬｐと平均レベルＬｃとの１／２のレベルＬｈを算出し、３値判別回路２２へ出力する。このレベルは「１」レベルと「０」レベルを判別する閾値（第１の閾値）となる。
【００５３】
同様に、１／２回路２１では、ボトムレベルＬｂと平均レベルＬｃとの１／２のレベルＬｌを算出する。このレベルが「０」レベルと「−１」レベルとを判別する閾値（第２の閾値）である。
【００５４】
図６は、上記データ選択回路７におけるサンプリングの動作を説明する波形図である。
上記により得られた閾値Ｌｈ、Ｌｌを用いて、３値判別回路２２では、図６（ａ），（ｂ）に示すように再生レベルを［−１］、［０］、［１］に分けてデータ検出を行っている。
【００５５】
３値判別回路２２は、図３に示すように、比較回路３０と比較回路３１とから構成されている。ＡＧＣ回路６からのデータは比較回路３０において１／２回路２０から出力された“Ｌｈ”レベルとサンプリングされた振幅レベルを比較し、“Ｌｈ”より高い場合には、ゼロクロス識別回路２４へ“１”を出力する。
【００５６】
また、比較回路３１では１／２回路２１から出力された“Ｌｌ”レベルと振幅レベルが比較され、“Ｌｌ”より低い場合には、ゼロクロス識別回路２４へ“１”の信号を出力する。
【００５７】
ゼロクロス識別回路２４は、Ｄ−ＦＦ回路３２〜３５，４３〜４６と、インバータ回路３６〜４０，４７〜５１と、ＡＮＤ回路４１，４２，５２〜５５とから構成されている。
【００５８】
ゼロクロス識別回路２４に再生データのサンプリング点が図６（ａ）の丸印に示されたような場合、比較回路３０出力はＤ−ＦＦ回路３２〜３５により、１クロック分づつ遅れるため、Ｄ−ＦＦ回路３５出力は“１”、Ｄ−ＦＦ回路３４出力は“０”、Ｄ−ＦＦ回路３３出力は“０”、Ｄ−ＦＦ回路３２出力は“０”、比較回路３０出力は“１”となる。
【００５９】
そして、Ｄ−ＦＦ回路３２〜３４の出力をインバータ回路３７〜３９で反転し、比較回路３０の出力とＤ−ＦＦ回路３５の出力をＡＮＤ回路４１へ入力するとＡＮＤ回路４１の入力はすべて“１”となりＡＮＤ回路４１の出力が“１”となる。
【００６０】
同様に、比較回路３１から出力されたデータはＤ−ＦＦ回路４３〜４６により、１クロック分づつ遅れるためＤ−ＦＦ回路４６出力は“０”、Ｄ−ＦＦ回路４５出力は“０”、Ｄ−ＦＦ回路４４出力は“１”、Ｄ−ＦＦ回路４３出力は“０”、比較回路３１出力は“０”となる。
【００６１】
そして、比較回路３１，Ｄ−ＦＦ回路４３，４４，４５，４６の出力をインバータ回路４７，４８，５０，５１で反転し、Ｄ−ＦＦ回路４４の出力をＡＮＤ回路５３へ入力すると、ＡＮＤ回路５３の入力はすべて“１”となりＡＮＤ回路５２の出力が“１”となる。
【００６２】
ＡＮＤ回路４１，５３の出力が共に“１”となるのでＡＮＤ回路５４出力が”１”となる。すなわち、ＡＮＤ回路５４出力は、比較回路３０が“１，０，０，０，１”，比較回路３１が“０，０，１，０，０”、言い換えればＡＧＣ回路６が“１，０，−１，０，１”の場合にのみ、出力が“１”となる。このＡＮＤ回路５４の出力信号名を“Ｓｈ”とする。
【００６３】
同様にして、ＡＮＤ回路４２の出力が“１”となるのは比較回路３０の出力が“０，０，１，０，０”の時であり、ＡＮＤ回路５２の出力が“１”となるのは“１，０，０，０，１”の時である。
【００６４】
したがって、ＡＮＤ回路５５の出力が“１”となるのはＡＧＣ回路６の出力が“−１，０，１，０，−１”の時である。この場合、図６（ｂ）に示す波形となる。このＡＮＤ回路５５の出力信号名を“Ｓｌ”とする。
また、ＡＧＣ回路６の出力は、図４に示すように遅延回路２３に入力される。
【００６５】
遅延回路２３は、８ビットのバスデータをそれぞれ１クロック分ずつ遅らせている。そして、Ｄ−ＦＦ回路６２の出力は、位相比較回路８に、Ｄ−ＦＦ回路６０とＤ−ＦＦ回路６２の出力は、周波数比較回路１０に入力される。
【００６６】
位相比較回路８では、遅延回路２３の出力はマルチプレクサ６４と極性反転６３に入力される。これは、図６（ａ）に示すような波形のゼロクロス点（Ａ）と図６（ｂ）に示すような波形のゼロクロス点（Ｂ）において、ゼロクロス点（Ａ）はそのまま位相誤差信号とするが、ゼロクロス点（Ｂ）では反転するためである。
【００６７】
図７及び図８は、上記位相比較回路８の動作説明のための波形図である。また、図９及び図１０は、上記周波数比較回路１０の動作説明のための波形図であり、図１１は、上記周波数比較回路１０の周波数（速度）誤差検出説明のための
波形図である。
【００６８】
図７及び図８に示すように、ゼロクロス点と呼ぶピークでもボトムでも無い点は、“０”レベルは挟んで、プラス／マイナスの両方にサンプリング点が発生する。そこで、図６（ｂ）のＢ点（ピークの次にくるゼロクロス点）だけを反転すると、図７に示すようになり、極性は一方向だけとなる。
これにより、位相ズレの方向と振幅ズレの方向が１対１に対応し、位相ズレとして検出することができる。
【００６９】
図４に戻って、マルチプレクサ６４は、ゼロクロス識別回路２４のＡＮＤ回路５４からの信号（Ｓｈ）により、入力信号は切替られ、“１”の状態の場合には、遅延回路２３からのデータがマルチプレクサ６４から出力され、それ以外の場合はＤ−ＦＦ回路６５によりホールドされた以前のデータが選択される。
極性反転回路６３に入力された信号は、符号を変えられマルチプレクサ６６に入力される。
【００７０】
マルチプレクサ６６は、ゼロクロス識別回路２４のＡＮＤ回路５５からの信号（Ｓｌ）により入力信号が切替られ、“１”の状態の場合には、極性反転６３からのデータがマルチプレクサ６６から出力され、それ以外の場合はＤ−ＦＦ回路６７によりホールドされた以前のデータが選択される。
【００７１】
このようにして得られたデータに対し、マルチプレクサ６８ではマルチプレクサ６４からの［１，０，−１，０，１］のデータと、マルチプレクサ６６からの［−１，０，１，０，−１］のデータを切り替えてＤ／Ａ変換回路９へ出力する。
【００７２】
この他、マルチプレクサ６８の出力は比較回路７７に入力され、ある定められた値（Ｌｐｈ）と比較され、位相誤差の振幅がそのレベル以下であるか否かの判別がされ、マルチプレクサ６８の出力が（Ｌｐｈ）より小さい場合に“１”となる。この信号は、ホールド回路７９で周波数誤差ループだけでＰＬＬ回路ループを閉じるのか、周波数誤差ループと位相誤差ループでＰＬＬ回路ループを閉じるのか切替を行うためのものである。
【００７３】
図４において、遅延回路２３のＤ−ＦＦ回路６０，６２からの出力は、周波数比較回路１０に入力される。Ｄ−ＦＦ回路６０からのデータは、極性反転回路６９で極性反転され、その後、引き算回路７０に入力される。Ｄ−ＦＦ回路６２からのデータはそのまま引き算回路７０に入力され、極性反転回路６９からの信号とのレベル差が検出される。
【００７４】
周波数比較回路１０では、ＶＣＯ１６が生成するクロック４１．８５ＭＨｚの１／４の周波数１０．４６ＭＨｚの再生データの成分のみを抽出して使用している。
【００７５】
１０．４６ＭＨｚ成分のデータを４１．８５ＭＨｚのクロックでサンプリングした場合には、図７に示すように、
ピーク→ゼロクロス点→ボトム→ゼロクロス点→ピーク
又は、
ボトム→ゼロクロス点→ピーク→ゼロクロス点→ボトム
となる。
【００７６】
これに対し、２１．９３ＭＨｚ成分の場合は、図９に示すように、
ピーク→ボトム→ピーク→ボトム→ピーク
となり、ゼロクロス点が検出されない。また、５．２３ＭＨｚの場合には、図１０に示すように、
ピーク→ゼロクロス点→ゼロクロス点→ボトム
ボトム→ゼロクロス点→ゼロクロス点→ピーク
となり、ゼロクロス点が複数発生する。したがって、ゼロクロス識別回路２４において、ゼロクロス点を正しく１回だけ検出できれば、１０．４６ＭＨｚの周波数成分のみを抽出することができる。
【００７７】
こうして抽出された１０．４６ＭＨｚの周波数成分の信号に対して、２クロック前のデータとの差分を取ると、図１１のように、周波数がずれていると一定の傾きとなる。
【００７８】
位相差に対して決められた時間（２クロック）ずれたデータとの差分を取ることは、位相誤差を微分することであり、周波数誤差成分を得ることができる。引き算回路７０の出力は、その後マルチプレクサ７１と極性反転回路７３に入力される。
【００７９】
これは、位相誤差場合と同様、図６（ａ）に示すような波形のゼロクロス点（Ａ）と図６（ｂ）に示すような波形のゼロクロス点（Ｂ）とにおいて、ゼロクロス点（Ａ）はそのまま位相誤差信号としていたが、ゼロクロス点（Ｂ）では反転しなければ極性が合わないためである。
【００８０】
図４に戻って、マルチプレクサ７１では、ゼロクロス識別回路２４のＡＮＤ回路５４からの信号（Ｓｈ）により、入力信号は切替られ、“１”の状態の場合には、引き算回路７０からのデータがマルチプレクサ７１から出力され、それ以外の場合はＤ−ＦＦ回路７２によりホールドされた１クロック前のデータが選択される。
引き算回路７０から出力され、極性反転回路７３に入力された信号は、マルチプレクサ７４に入力される。
【００８１】
マルチプレクサ７４では、ゼロクロス識別回路２４のＡＮＤ回路５５からの信号（Ｓｌ）により入力信号が切替られ、“１”の状態の場合には、極性反転回路７３からのデータがマルチプレクサ７４から出力され、それ以外の場合はＤ−ＦＦ回路７５によりホールドされた以前のデータが選択される。
【００８２】
このようにして得られたデータに対し、マルチプレクサ７６ではマルチプレクサ７１からの［１，０，−１，０，１］のデータと、マルチプレクサ７４からの［−１，０，１，０，−１］のデータを切り替えて出力する。そして、積分回路７８で積分され、次のホールド回路７９では、比較回路７７の出力“Ｓｐｈ”により、Ｓｐｈが“１”の場合には、積分回路７８出力をホールドし、Ｄ／Ａ変換回路１１へ出力する。すなわち、周波数比較回路１０出力は一定として、位相比較回路８出力だけでＰＬＬ回路ループをなす。Ｓｐｈが“０”の場合には、積分回路７８出力をＤ／Ａ変換回路１１へ出力する。すなわち、周波数比較回路１０出力と位相比較回路８出力とでＰＬＬ回路ループをなす。
【００８３】
以上説明したように、本実施の形態に係るＰＬＬ回路は、位相誤差検出回路１２、ループフィルタ１３，１４、及びＶＣＯ１６を備え、位相誤差検出回路１２は、Ａ／Ｄ変換回路５、ＡＧＣ回路６、データ選択回路７、位相比較回路８、Ｄ／Ａ変換回路９、周波数比較回路１０、及びＤ／Ａ変換回路１１を備え、さらに、データ選択回路７は、再生クロックでサンプルされた再生データのピークレベルをホールドするピークホールド回路１７、ボトムレベルをホールドするボトムホールド回路１８、第１及び第２の閾値を用いて３値判定を行う３値判別回路２２、及びピークレベルとボトムレベル間で再生データのゼロクロス点を識別するゼロクロス識別回路２４を備え、ピークレベルとボトムレベル間で、ゼロクロス点が唯一存在するパターン、例えば、ピークレベル、ゼロクロス点、ボトムレベル、ゼロクロス点、ピークレベルの順で出現するとき、又は、ボトムレベル、ゼロクロス点、ピークレベル、ゼロクロス点、ボトムレベルの順で出現するとき、再生データの周波数成分を取り出し、該取り出した再生データと再生クロックの間の位相誤差を検出するようにしているので、再生クロックとサンプリングクロックを同一の周波数とすることができ、これまでのような高い周波数のクロックを生成せずに済むため、省電力化や回路動作の安定性を図ることができる。
【００８４】
特に、デジタルＰＬＬ回路としては、ＶＣＯ１６からの再生クロックをサンプリングクロックとして用いる際、再生クロックとサンプリングクロックを同一の周波数とすることができるため、従来の高いクロック（再生クロックの１０倍以上の高いクロック）を用いるデジタルＰＬＬ回路に比べて勿論のこと、特許文献１記載のＰＬＬ回路（再生クロックの２倍以上の高いクロックを用いる）と比較しても明らかなように高い周波数のクロックを生成せずに済むので、格段に優れた省電力化や回路動作の安定性、コスト低減を図ることができる。
また、非常に簡単な回路構成で実現可能であるため、デジタルＰＬＬ回路に搭載する位相誤差検出回路として実施が容易かつ汎用的に適用できる。
【００８５】
なお、上記実施の形態に係るクロック位相制御装置及びＰＬＬ回路では、コンピュータやＡＶ機器などに用いられるデジタル記録再生装置において記録媒体に記録されているデジタルデータを読み出すためのクロック生成に適用した例であるが、入力信号に同期した再生クロックを供給するものであればどのような装置に用いてもよく、例えば無線及び有線の送受信機、中継器、ＴＶ等の同期信号発生回路に適用できる。特に、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ：符号分割多元接続）、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）等の同一時刻に広帯域の周波数帯城を使用して通信を行う無線通信装置に用いられる装置に適用して好適である。
【００８６】
また、上記実施の形態では、クロック位相制御装置の名称を用いているが、これは説明の便宜上であり、例えば位相誤差検出回路、デジタルＰＬＬ回路等でもよく、また、デジタル記録再生装置等の一部に組み込まれたものであってもよい。
【００８７】
また、本実施の形態では、ＤＶＣのテープに記録されているデジタルデータを再生する例について説明したが、記録再生装置の種類や記録方法等は限定されず、全ての装置に適用可能である。例えば、記録装置として、ＨＤＤのほかＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）やＣＤ−Ｒ／ＲＷ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）に記録するものでもよい。特に、データ転送速度やランダム・アクセス性能が高く、高速アクセスが可能なＨＤＤを記録媒体に用いれば、長時間記録した番組の中から所望の番組を瞬時に検索し、直ぐに利用することが可能になる。また、光磁気ディスク等ＨＤＤ以外の記録装置を用いてもよく、同様の効果を得ることができる。
【００８８】
また、上記実施の形態の各波形図に示すクロックの周波数成分やサンプリングタイミング、ピークレベル，ゼロクロス点，ボトムレベルの極性に関するパターンは一例であり、これらパラメータの種類やパターンの組合せ、フィルタの段数（次数）等は任意である。
さらに、上記クロック位相制御装置及びＰＬＬ回路を構成する位相比較回路、フィルタ回路、ＶＣＯ等の種類、数などは上述した実施の形態に限られない。
【００８９】
【発明の効果】
以上、詳述したように、本発明によれば、再生クロックとサンプリングクロックを同一の周波数とすることができ、高い周波数のクロックを生成せずに済むため、省電力化や回路動作の安定性を図ることができる。
【００９０】
したがって、コンピュータやＡＶ機器などに用いられるデジタル記録再生装置において記録媒体に記録されているデジタルデータを読み出すために、クロック生成を必要とするＰＬＬ回路に適用して好適である。
【図面の簡単な説明】
【図１】本発明の実施の形態のクロック位相制御装置及びＰＬＬ回路の構成を示す図である。
【図２】本実施の形態のクロック位相制御装置のデータ選択回路の構成を示すブロック図である。
【図３】本実施の形態のクロック位相制御装置の３値判別回路及びゼロクロス識別回路の構成を示す回路図である。
【図４】本実施の形態のクロック位相制御装置のデータ選択回路、位相比較回路及び周波数比較回路の構成を示すブロック図である。
【図５】本実施の形態のクロック位相制御装置のデータ選択回路におけるピークホールド、ボトムホールドの動作を説明する波形図である。
【図６】本実施の形態のクロック位相制御装置のデータ選択回路におけるサンプリングの動作を説明する波形図である。
【図７】本実施の形態のクロック位相制御装置の位相比較回路の動作説明のための波形図である。
【図８】本実施の形態のクロック位相制御装置の位相比較回路の動作説明のための波形図である。
【図９】本実施の形態のクロック位相制御装置の周波数比較回路の動作説明のための波形図である。
【図１０】本実施の形態のクロック位相制御装置の周波数比較回路の動作説明のための波形図である。
【図１１】本実施の形態のクロック位相制御装置の周波数比較回路の周波数（速度）誤差検出説明のための波形図である。
【図１２】従来のクロック位相制御装置の構成を示すブロック図である。
【図１３】従来のクロック位相制御装置の閾値生成回路の構成を示すブロック図である。
【図１４】従来のクロック位相制御装置のエッジ検出の動作説明のための波形図である。
【符号の説明】
１  テープ（記録媒体）
５  Ａ／Ｄ変換回路
６  ＡＧＣ回路
７  データ選択回路
８  位相比較回路（ＰＤｒ）
９，１１  Ｄ／Ａ変換回路
１０  周波数比較回路
１２  位相誤差検出回路（位相制御手段，誤差検出手段）
１３，１４  ループフィルタ（フィルタ回路）
１５  Ｍｉｘ回路
１６  ＶＣＯ（クロック発振出力手段）
１７  ピークホールド回路（ピークホールド手段）
１８  ボトムホールド回路（ボトムホールド手段）
１９，２８，２９  ＬＰＦ回路
２０，２１  １／２回路
２２  ３値判別回路（３値判定手段）
２３  遅延回路
２４  ゼロクロス識別回路（ゼロクロス識別手段）
３０，３１，７７  比較回路
３２〜３５，４３〜４６，６０〜６２，６５，６７，７２，７５  Ｄ−ＦＦ回路
３６〜４０，４７〜５１  インバータ回路
４１，４２，５２〜５５  ＡＮＤ回路
６３，６９，７３  極性反転回路
６４，６６，６８，７１，７４，７６  マルチプレクサ
７０  引き算回路
７８  積分回路
７９  ホールド回路
【図１】
2004153396.tif 000003
【図２】
2004153396.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004153396.tif 000010
【図９】
2004153396.tif 000011
【図１０】
2004153396.tif 000012
【図１１】
2004153396.tif 000013
【図１２】
2004153396.tif 000014
【図１３】
2004153396.tif 000015
【図１４】
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