(57)【要約】【課題】アナログ信号の値を比較的簡易な回路でかつ短時間で、所定の値と比較する。【解決手段】第１のパルス信号を生成する第１の発振回路（１１Ａ）と、アナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路（ＶＣＯ１２）と、第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し前記第１の発振回路からの第１のパルス信号のパルス幅と前記第２の発振回路からの第２のパルス信号のパルス幅とを比較するパルス幅比較回路１３とを備えたことを特徴とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１のパルス信号を生成する第１の発振回路と、
アナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し、
前記第１の発振回路からの第１のパルス信号のパルス幅と前記第２の発振回路からの第２のパルス信号のパルス幅とを比較するパルス幅比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項２】
前記パルス幅比較回路は、
前記第１の発振回路からの前記第１のパルス信号の所定回数目のオン期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオン期間とを比較し、
前記第１の発振回路からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオフ期間とを比較し、または、
前記第１の発振回路からの前記第１のパルス信号の周期と前記第２の発振回路からの前記第２のパルス信号の周期とを比較する、
ことを特徴とする請求項１に記載のアナログ信号比較器。
【請求項３】
外部クロック、前記第１の発振回路または前記第２の発振回路が生成するクロック、または前記パルス幅比較回路から生成されるクロックにより同期駆動することを特徴とする請求項１または２に記載のアナログ信号比較器。
【請求項４】
前記第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することを特徴とする請求項１から３の何れかに記載のアナログ信号比較器。
【請求項５】
前記パルス幅比較回路は、前記第１の発振回路からの第１のパルス信号のパルス幅と前記第２の発振回路からの第２のパルス信号のパルス幅との比較結果に基づき、前記第１の発振回路に入力されるアナログ信号と、前記第２の発振回路に入力されるアナログ信号との差を算出することを特徴とする請求項４に記載のアナログ信号比較器。
【請求項６】
第１のパルス信号を生成する第１の発振回路と、
アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号を入力する第１のシフトレジスタと、
前記第２の発振回路からの第２のパルス信号を入力する第２のシフトレジスタと、
前記第１および第２のシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１の発振回路が生成する第１のパルス信号の個数と、第２の発振回路が生成する第２のパルス信号の個数とを比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項７】
第１のパルス信号を生成する第１の発振回路と、
アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号を入力する第１のカウンタと、
前記第２の発振回路からの第２のパルス信号を入力する第２のカウンタと、
前記第１および第２のカウンタの値を比較することで、第１の発振回路からのパルス個数と、第２の発振回路からのパルス個数とを比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項８】
外部クロック、または前記パルス個数比較回路から生成されるクロックにより同期駆動することを特徴とする請求項６または７に記載のアナログ信号比較器。
【請求項９】
前記第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することを特徴とする請求項６から８の何れかに記載のアナログ信号比較器。
【請求項１０】
前記第１の発振回路および前記第２の発振回路が、電圧制御発振器または電流制御発振器であることを特徴とする請求項９に記載のアナログ信号比較器。
【請求項１１】
基準パルス信号を生成する基準パルス発生器と、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、
前記基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｍの発振回路からのパルス信号のパルス幅とを比較する第１〜第ｍのパルス幅比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項１２】
前記第１〜第ｍのパルス幅比較回路は、
前記基準パルス発生器からの前記パルス信号の所定回数目のオン期間と当該パルス幅比較回路の発振回路からの前記パルス信号の前記所定回数目のオン期間とを比較し、
前記基準パルス発生器からの前記パルス信号の所定回数目のオフ期間と当該パルス幅比較回路の発振回路からの前記パルス信号の前記所定回数目のオフ期間とを比較し、または、
前記基準パルス発生器からの前記パルス信号の周期と当該パルス幅比較回路の発振回路からの前記パルス信号の周期とを比較することを特徴とする請求項１１に記載のアナログ信号比較器。
【請求項１３】
基準パルス信号を生成する基準パルス発生器と、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と
前記基準パルス発生器からのパルス信号を入力する基準シフトレジスタと、
前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのシフトレジスタと、
前記基準シフトレジスタおよび前記第１〜第ｍのシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項１４】
基準パルス信号を生成する基準パルス発生器と、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と
前記基準パルス発生器からのパルス信号を入力する基準カウンタと、
前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのカウンタと、
前記基準カウンタおよび前記第１〜第ｍのカウンタの値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項１５】
外部クロック、前記基準パルス発生器または前記第１から第ｍの発振回路が生成するクロック、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動することを特徴とする請求項１１から１４の何れかに記載のアナログ信号比較器。
【請求項１６】
前記基準パルス発生器は、アナログ信号を入力し当該アナログ信号を前記基準パルス信号に変換して出力することを特徴とする請求項１１から１５の何れかに記載のアナログ信号比較器。
【請求項１７】
前記基準パルス発生器および前記第１〜第ｍの発振回路が、電圧制御発振器または電流制御発振器であることを特徴とする請求項１１から１６の何れかに記載のアナログ信号比較器。
【請求項１８】
前記基準パルス発生器と前記第１〜第ｍの発振回路とが、外部クロックにより同期駆動し、または前記基準パルス発生器が生成するクロックにより同期駆動することを特徴とする請求項１１から１７の何れかに記載のアナログ信号比較器。
【請求項１９】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、
アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路と、
前記波形生成回路からの前記基準信号と、前記積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と前記積分回路からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項２０】
外部クロック、前記波形生成回路または前記積分回路、または前記比較回路から生成されるクロックにより同期駆動することを特徴とする請求項１９に記載のアナログ信号比較器。
【請求項２１】
前記波形生成回路は、アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することを特徴とする請求項１９または２０に記載のアナログ信号比較器。
【請求項２２】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、
共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の積分回路と、
前記波形生成回路からの前記基準信号と、前記第１〜第ｍの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｍの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｍの比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項２３】
外部クロック、前記波形生成回路、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動することを特徴とする請求項２２に記載のアナログ信号比較器。
【請求項２４】
前記波形生成回路は、アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することを特徴とする請求項２２または２３に記載のアナログ信号比較器。
【請求項２５】
第１〜第ｋのパルス信号を出力する第１〜第ｋの発振回路と、
前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力し、これら第１〜第ｋのパルス信号のパルス幅とを比較するパルス幅比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項２６】
前記パルス幅比較回路は、
前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の所定回数目のオン期間同士を比較し、
前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の所定回数目のオフ期間同士を比較し、または、
前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の周期同士を比較する、
ことを特徴とする請求項２５に記載のアナログ信号比較器。
【請求項２７】
第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、
前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのシフトレジスタと、
前記第１〜第ｋのシフトレジスタの、それぞれの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１〜第ｋの発振回路が生成する第１〜第ｋのパルス信号の個数同士を比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項２８】
第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、
前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのカウンタと、
前記第１〜第ｋのカウンタの値を相互に比較することで、第１〜第ｋの発振回路からのパルス個数同士を比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項２９】
前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することを特徴とする請求項２５から２８の何れかに記載のアナログ信号比較器。
【請求項３０】
基準パルス信号を生成する基準パルス発生器、および、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｉの発振回路からのパルス信号のパルス幅とを比較する第１〜第ｉのパルス幅比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたことを特徴とするアナログ信号比較器。
【請求項３１】
前記第１〜第ｊ（ｊは２以上の整数）の検出ユニットにおける前記第１〜第ｉのパルス幅比較回路は、それぞれ、
前記第１〜第ｉの発振回路からの前記第１〜第ｉのパルス信号の所定回数目のオン期間同士を比較し、
前記第１〜第ｉの発振回路からの前記第１〜第ｉのパルス信号の所定回数目のオフ期間同士を比較し、または、
前記第１〜第ｉの発振回路からの前記第１〜第ｉのパルス信号の周期同士を比較する、
ことを特徴とする請求項３０に記載のアナログ信号比較器。
【請求項３２】
基準パルス信号を生成する基準パルス発生器、および、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本シフトレジスタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのシフトレジスタと、前記基本シフトレジスタの値と、前記第１〜第ｉのシフトレジスタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたことを特徴とするアナログ信号比較器。
【請求項３３】
基準パルス信号を生成する基準パルス発生器、および、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本カウンタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのカウンタと、前記基本カウンタの値と、前記第１〜第ｉのカウンタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたことを特徴とするアナログ信号比較器。
【請求項３４】
前記基準パルス発生器が、アナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することを特徴とする請求項３０から３３の何れかに記載のアナログ信号比較器。
【請求項３５】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、
それぞれアナログ信号を入力してアナログ積分信号を出力する第１〜第ｉの積分回路と、
前記第１〜第ｉの積分回路からのアナログ積分信号とを入力し、各積分値が所定値に達するまでの時間同士を比較する比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項３６】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路、および、
共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の積分回路と、前記波形生成回路からの前記基準信号と、前記第１〜第ｉの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｉの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｉの比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたことを特徴とするアナログ信号比較器。
【請求項３７】
前記波形生成回路が、アナログ信号を入力し当該アナログ信号を前記基準信号に変換して出力することを特徴とする請求項３５または３６に記載のアナログ信号比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器に関する。
【０００２】
【従来の技術】
図２９（Ａ）に、信号レベルの検出に使用される従来のアナログ式の比較器２００を示す。この比較器８は、一方の入力端子（−）に基準信号Ｖ１がセットされ、他方の入力端子（＋）にアナログ電圧Ｖ２が入力され、出力端子から比較結果としての電圧Ｖｏ（＋１５〔Ｖ〕または−１５〔Ｖ〕）が出力される。
【０００３】
図２９（Ａ）の比較器２００では、
Ｖ２＜Ｖ１のとき、Ｖｏ＝−１５〔Ｖ〕
Ｖ２＝Ｖ１のとき、Ｖｏ＝０〔Ｖ〕
Ｖ２＞Ｖ１のとき、Ｖｏ＝＋１５〔Ｖ〕
となる。
【０００４】
ところが、図２９（Ｂ）に示すように、Ｖｏの出力が変化するときには、高速のものでも数十ｎｓ〜数百ｎｓの時間遅れＴｄが生じる。この時間遅れは、数十ＭＨｚオーダのデジタル信号の１周期に相当する。このため、図２９（Ａ）に示した比較器２００は、数百ＭＨｚ〜数ＧＨｚオーダのデジタル信号の信号レベル比較には不向きである。
【０００５】
図３０に、信号レベルの検出に使用される従来のデジタル式の比較器３００を示す。この比較器３００は、Ａ／Ｄ変換器３０１（図３０では４ビット）と、設定値（基準電圧Ｖ１）をセットできるデジタル値比較部３０２とからなる。Ａ／Ｄ変換器３０１は被測定アナログ信号Ｖ２を入力し、これを４ビットデータとしてデジタル値比較部３０２に出力する。
【０００６】
デジタル値比較部３０２は、予めセットされている基準電圧Ｖ１のデジタル値と、Ａ／Ｄ変換器３０１から入力されたデジタル値とを比較して、被測定アナログ信号Ｖ２が基準電圧Ｖ１よりも大きいか否か、すなわちＶ２＜Ｖ１、Ｖ２＝Ｖ１、Ｖ２＞Ｖ１を判断することができる。
【０００７】
【発明が解決しようとする課題】
ところで、図３０の比較器３０２でも、被測定アナログ信号Ｖ２の入力から、比較結果を得るまでに、ある時間が必要となり、せいぜい数十ＭＨｚのオーダのデジタル信号の信号レベル比較しかできない。
【０００８】
本発明の目的は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器を提供することにある。
【０００９】
【課題を解決するための手段】
第１発明のアナログ信号比較器は、第１のパルス信号を生成する第１の発振回路と、アナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し、前記第１の発振回路からの第１のパルス信号のパルス幅と前記第２の発振回路からの第２のパルス信号のパルス幅とを比較するパルス幅比較回路とを備えたことを特徴とする。
【００１０】
第１発明のアナログ信号比較器では、前記パルス幅比較回路は、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオン期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオン期間とを比較し、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオフ期間とを比較し、または、前記第１の発振回路からの前記第１のパルス信号の周期と前記第２の発振回路からの前記第２のパルス信号の周期とを比較するようにできる。
【００１１】
第１発明のアナログ信号比較器では、外部クロック、前記第１の発振回路または前記第２の発振回路が生成するクロック、または前記パルス個数比較回路から生成されるクロックにより同期駆動するように構成できる。
【００１２】
また、第１発明のアナログ信号比較器では、第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することができる。
【００１３】
さらに、第１発明のアナログ信号比較器では、前記パルス幅比較回路は、前記第１の発振回路からの第１のパルス信号のパルス幅と前記第２の発振回路からの第２のパルス信号のパルス幅との比較結果に基づき、前記第１の発振回路に入力されるアナログ信号と、前記第２の発振回路に入力されるアナログ信号との差を算出するように構成できる。
【００１４】
第２発明のアナログ信号比較器は、第１のパルス信号を生成する第１の発振回路と、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号を入力する第１のシフトレジスタと、前記第２の発振回路からの第２のパルス信号を入力する第２のシフトレジスタと、前記第１および第２のシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１の発振回路が生成する第１のパルス信号の個数と、第２の発振回路が生成する第２のパルス信号の個数とを比較するパルス個数比較回路とを備えたことを特徴とする。
【００１５】
第３発明のアナログ信号比較器は、第１のパルス信号を生成する第１の発振回路と、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号を入力する第１のカウンタと、前記第２の発振回路からの第２のパルス信号を入力する第２のカウンタと、前記第１および第２のカウンタの値を比較することで、第１の発振回路からのパルス個数と、第２の発振回路からのパルス個数とを比較するパルス個数比較回路とを備えたことを特徴とする。
【００１６】
第２，第３発明のアナログ信号比較器では、外部クロック、または前記パルス個数比較回路から生成されるクロックにより同期駆動するように構成できる。
【００１７】
第２，第３発明のアナログ信号比較器では、前記第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することができる。この場合、前記第１の発振回路および前記第２の発振回路を、電圧制御発振器または電流制御発振器とすることができる。
【００１８】
第４発明のアナログ信号比較器の第１態様は、基準パルス信号を生成する基準パルス発生器と、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｍの発振回路からのパルス信号のパルス幅とを比較する第１〜第ｍのパルス幅比較回路とを備えたことを特徴とする。
【００１９】
第４発明のアナログ信号比較器の第２態様は、基準パルス信号を生成する基準パルス発生器と、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号を入力する基準シフトレジスタと、前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのシフトレジスタと、前記基準シフトレジスタおよび前記第１〜第ｍのシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路とを備えたことを特徴とする。
【００２０】
第４発明のアナログ信号比較器の第２態様は、基準パルス信号を生成する基準パルス発生器と、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号を入力する基準カウンタと、前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのカウンタと、前記基準カウンタおよび前記第１〜第ｍのカウンタの値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路とを備えたことを特徴とする。
【００２１】
第４発明のアナログ信号比較器では、外部クロック、前記基準パルス発生器または前記発振回路が生成するクロック、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動するように構成できる。
【００２２】
第４発明のアナログ信号比較器では、前記基準パルス発生器は、アナログ信号を入力し当該アナログ信号を前記基準パルス信号に変換して出力するように構成できる。
【００２３】
第４発明のアナログ信号比較器では、前記基準パルス発生器および前記第１〜第ｍの発振回路を、電圧制御発振器または電流制御発振器とすることができる。第４発明のアナログ信号比較器では、前記基準パルス発生器と前記第１〜第ｍの発振回路とが、外部クロックにより同期駆動し、または前記基準パルス発生器が生成するクロックにより同期駆動することができる。
【００２４】
第４発明のアナログ信号比較器の第１態様では、前記第１〜第ｍのパルス幅比較回路は、前記基準パルス発生器からの前記パルス信号の所定回数目のオン期間と当該パルス幅比較回路の発振回路からの前記パルス信号の前記所定回数目のオン期間とを比較し、前記基準パルス発生器からの前記パルス信号の所定回数目のオフ期間と当該パルス幅比較回路の発振回路からの前記パルス信号の前記所定回数目のオフ期間とを比較し、または、前記基準パルス発生器からの前記パルス信号の周期と当該パルス幅比較回路の発振回路からの前記パルス信号の周期とを比較するように構成できる。
【００２５】
第５発明のアナログ信号比較器の第１態様は、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路と、前記波形生成回路からの前記基準信号と、前記積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と前記積分回路からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路とを備えたことを特徴とする。
【００２６】
第５発明のアナログ信号比較器では、外部クロック、前記波形生成回路または前記積分回路、または前記比較回路から生成されるクロックにより同期駆動することができる。
第５発明のアナログ信号比較器では、前記波形生成回路は、アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することができる。
【００２７】
第５発明のアナログ信号比較器の第２態様は、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の積分回路と、前記波形生成回路からの前記基準信号と、前記第１〜第ｍの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｍの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｍの比較回路とを備えたことを特徴とする。
【００２８】
第５発明のアナログ信号比較器の第２態様では、外部クロック、前記波形生成回路、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動するように構成することができる。
【００２９】
第５発明のアナログ信号比較器の第２態様では、前記波形生成回路は、アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力するようにできる。
【００３０】
第６発明のアナログ信号比較器は、第１〜第ｋのパルス信号を出力する第１〜第ｋの発振回路と、前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力し、これら第１〜第ｋのパルス信号のパルス幅とを比較するパルス幅比較回路とを備えたことを特徴とする。
【００３１】
第６発明のアナログ信号比較器では、前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することができる。
【００３２】
第６発明のアナログ信号比較器では、前記パルス幅比較回路は、前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の所定回数目のオン期間同士を比較し、前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の所定回数目のオフ期間同士を比較し、または、前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の周期同士を比較することができる。
【００３３】
第７発明のアナログ信号比較器は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのシフトレジスタと、前記第１〜第ｋのシフトレジスタの、それぞれの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１〜第ｋの発振回路が生成する第１〜第ｋのパルス信号の個数同士を比較するパルス個数比較回路とを備えたことを特徴とする。
【００３４】
第７発明のアナログ信号比較器では、前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することができる。
【００３５】
第８発明のアナログ信号比較器は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのカウンタと、前記第１〜第ｋのカウンタの値を相互に比較することで、第１〜第ｋの発振回路からのパルス個数同士を比較するパルス個数比較回路とを備えたことを特徴とする。
【００３６】
第８発明のアナログ信号比較器では、前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することができる。
【００３７】
第９発明のアナログ信号比較器の第１態様は、基準パルス信号を生成する基準パルス発生器、および、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｉの発振回路からのパルス信号のパルス幅とを比較する第１〜第ｉのパルス幅比較回路と、第１〜第ｉのパルス幅比較回路の出力信号を入力して処理する信号処理回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００３８】
第９発明のアナログ信号比較器の第２態様は、基準パルス信号を生成する基準パルス発生器、および、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本シフトレジスタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのシフトレジスタと、前記基本シフトレジスタの値と、前記第１〜第ｉのシフトレジスタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００３９】
第９発明のアナログ信号比較器の第３態様は、基準パルス信号を生成する基準パルス発生器、および、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本カウンタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのカウンタと、前記基本カウンタの値と、前記第１〜第ｉのカウンタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００４０】
第９発明のアナログ信号比較器では、前記基準パルス発生器が、アナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成することができる。
【００４１】
第１０発明のアナログ信号比較器の第１態様は、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、それぞれアナログ信号を入力してアナログ積分信号を出力する第１〜第ｋの積分回路と、前記第１〜第ｋの積分回路からのアナログ積分信号とを入力し、各積分値が所定値に達するまでの時間同士を比較する比較回路とを備えたことを特徴とする。
【００４２】
第１０発明のアナログ信号比較器の第２態様は、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路、および、共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の積分回路と、前記波形生成回路からの前記基準信号と、前記第１〜第ｉの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｉの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｉの比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００４３】
第１０発明のアナログ信号比較器では、前記波形生成回路が、アナログ信号を入力し当該アナログ信号を前記基準信号に変換して出力するように構成できる。
【００４４】
【発明の実施の形態】
図１（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【００４５】
図１（Ａ）において、アナログ信号比較器１Ａは、発振器（第１発明における第１の発振回路）１１Ａと、ＶＣＯ１２（第１発明における第２の発振回路）と、パルス幅比較回路１３とからなる。
【００４６】
発振器１１Ａは、パルス信号Ｐｆ１（第１発明における第１のパルス信号：基準信号Ｓ１に相当する）を生成し、ＶＣＯ１２は比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（第１発明における第２のパルス信号）に変換する。
【００４７】
図１（Ａ）では、発振器１１Ａ，ＶＣＯ１２およびパルス幅比較回路１３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器１１Ａ，ＶＣＯ１２およびパルス幅比較回路１３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器１１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ１２はパルス信号Ｐｆ２を生成する。
【００４８】
パルス幅比較回路１３は、発振器１１Ａからのパルス信号Ｐｆ１と、ＶＣＯ１２からのパルス信号Ｐｆ２とを入力しこれらのパルス幅を、クロックＣＬＣＫ２（図１（Ａ）には示していない）に同期するタイミングで比較している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックである。
【００４９】
パルス幅比較回路１３は、パルス信号Ｐｆ１の１回目のオン期間と、パルス信号Ｐｆ２の１回目のオン期間とを比較する。なお、パルス幅比較回路１３は、パルス信号Ｐｆ１の１回目のオフ期間と、パルス信号Ｐｆ２の１回目のオフ期間とを比較してもよい。また、パルス信号Ｐｆ１とＰｆ２の１回目（あるいは２，３回目）の周期同士（周期幅同士）を比較してもよい。あるいはさらに、パルス信号Ｐｆ１，Ｐｆ２の、各２回目，３回目のオン期間同士、オフ期間同士あるいは周期同士を比較するようにしてもよい。
【００５０】
パルス幅比較回路１３は、図２（Ａ），（Ｂ）に示されるように、パルス信号Ｐｆ２のオン期間がパルス信号Ｐｆ１のオン期間よりも大きいときは出力端子Ｘ１から「１」を出力し（出力端子Ｘ２を「０」に維持する）、小さいときは出力端子Ｘ２から「１」を出力する（出力端子Ｘ１を「０」に維持する）。なお、パルス信号Ｐｆ２のオン期間がパルス信号Ｐｆ１のオン期間と等しいときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００５１】
図１（Ｂ）は、図１（Ａ）の発振器１１Ａに代えて、ＶＣＯ１１Ｂを用いたアナログ信号比較器１Ｂを示すブロック図である。図１（Ｂ）において、ＶＣＯ１１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス幅比較回路１３に出力することができる。図１（Ｂ）におけるパルス幅比較回路１３の出力端子Ｘ１，Ｘ２からの出力は、図１（Ａ）のパルス幅比較回路１３の出力と同様である。
【００５２】
なお、図１（Ａ）のアナログ信号比較器１Ａでは、発振器１１Ａ，ＶＣＯ１２，パルス幅比較回路１３を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば発振器１１ＡからのクロックによりＶＣＯ１２，パルス幅比較回路１３を駆動するようにしてもよいし、ＶＣＯ１２からのクロックにより発振器１１Ａ，パルス幅比較回路１３を駆動するようにしてもよいし、さらにパルス幅比較回路１３が生成する所定のクロックにより発振器１１Ａ，ＶＣＯ１２を駆動するようにしてもよい。同様に、図１（Ｂ）のアナログ信号比較器１Ｂでは、ＶＣＯ１１Ｂ，ＶＣＯ１２，パルス幅比較回路１３を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ１１ＢからのクロックによりＶＣＯ１２，パルス幅比較回路１３を駆動するようにしてもよいし、ＶＣＯ１２からのクロックによりＶＣＯ１１Ｂ，パルス幅比較回路１３を駆動するようにしてもよいし、さらにパルス幅比較回路１３が生成する所定のクロックによりＶＣＯ１１Ｂ，ＶＣＯ１２を駆動するようにしてもよい。
【００５３】
図３（Ａ）に、発振器１１ＣからのクロックによりＶＣＯ１２，パルス幅比較回路１３を駆動するアナログ信号比較器１Ｃを示し、図３（Ｂ）に、ＶＣＯ１１ＤからのクロックによりＶＣＯ１２，パルス幅比較回路１３を駆動するアナログ信号比較器１Ｄを示す。
【００５４】
図１（Ａ）のアナログ信号比較器１Ａでは、図２（Ａ）に示したように、パルス信号Ｐｆ１のオン期間が終了したときに端子Ｘ１から「１」を出力し、パルス信号Ｐｆ２のオン期間が終了したときに端子Ｘ１の出力を「０」に戻すようにしたが、端子Ｘ１の出力を「０」に戻すタイミングは図２（Ａ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ１の出力を「１」に維持するようにできる。同様に、図１（Ｂ）のアナログ信号比較器１Ｂでは、図２（Ｂ）に示したように、パルス信号Ｐｆ２のオン期間が終了したときに端子Ｘ２から「１」を出力し、パルス信号Ｐｆ１のオン期間が終了したときに端子Ｘ２の出力を「０」に戻すようにしたが、端子Ｘ２の出力を「０」に戻すタイミングは図２（Ｂ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ２の出力を「１」に維持するようにできる。
【００５５】
また、図１（Ａ），（Ｂ）では図２（Ａ），（Ｂ）に示したように、パルス幅比較回路１３の出力端子から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００５６】
図４（Ａ），（Ｂ）により、第１発明の応用例を説明する。パルス幅比較回路１３は、図４（Ａ）に示すようにパルス信号Ｐｆ１とパルス信号Ｐｆ２とを入力し、図４（Ｂ）に示すようにパルス信号Ｐｆ１の立下りと、パルス信号Ｐｆ２の立下りとの差を、クロックＣＬＣＫ２により計算している。図４（Ｂ）ではパルス信号Ｐｆ１の立上がりから立下りまでのクロックＣＬＣＫ２の個数をＮａで、パルス信号Ｐｆ２の立上がりから立下りまでのクロックＣＬＣＫ２の個数をＮｂで示し、クロックＣＬＣＫ２の周期をδｔで表してある。
【００５７】
図５（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
図５（Ａ）において、アナログ信号比較器２Ａは、発振器（第２発明における第１の発振回路）２１Ａと、ＶＣＯ２２（第２発明における第２の発振回路）と、パルス個数比較回路２３と、２つのシフトレジスタ２４１，２４２とからなる。
【００５８】
発振器２１Ａは、パルス信号Ｐｆ１（第２発明における第１のパルス信号：基準信号Ｓ１に相当する）を生成し、ＶＣＯ２２は比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（第２発明における第２のパルス信号）に変換する。
【００５９】
図５（Ａ）では、発振器２１Ａ，ＶＣＯ２２およびパルス個数比較回路２３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器２１Ａ，ＶＣＯ２２およびパルス個数比較回路２３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器２１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ２２はパルス信号Ｐｆ２を生成する。
【００６０】
パルス個数比較回路２３は、シフトレジスタ２４１の最終ビットと、シフトレジスタ２４１の最終ビットを、クロックＣＬＣＫ２（図５（Ａ）には示していない）に同期するタイミングで検出している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックであるが、図５（Ａ）には示していない。
シフトレジスタ２４１，２４２は、発振器２１Ａからのパルス信号Ｐｆ１と、ＶＣＯ２２からのパルス信号Ｐｆ２とを入力し、それぞれパルス個数を記憶している。
【００６１】
発振器２１ＡおよびＶＣＯ２２は、シフトレジスタ２４１，２４２のビット数が小さいときには、最初のパルス信号Ｐｆ１とＰｆ２とを同期して生成する（後述する図８（Ａ），（Ｂ）では同期している場合を示す）が、シフトレジスタ２４１，２４２のビット数が多いときには、最初のパルス信号Ｐｆ１とＰｆ２とを同期して生成しなくてもよい。なお、シフトレジスタ２４１，２４２は、最低２ビットとすることができる。
【００６２】
図７（図５（Ｂ）のシフトレジスタの詳細説明図）に示すように、パルス個数比較回路２３は、シフトレジスタ２４１，２４２の各ビットの値を検出している。図７では、シフトレジスタ２４１，２４２の全ビットを検出しているが、一部のビットを検出するようにしてもよい。
【００６３】
各最終ビットの値のみを検出することで、パルスＰｆ１，Ｐｆ２の個数を比較することができる。たとえば、シフトレジスタ２４１，２４２の複数ビットを検出することで、Ｓ１とＳ２との差を検出することができる。具体的には、シフトレジスタ２４１の６ビット目が０、５ビット目が１であり、シフトレジスタ２４２の３ビット目が０、２ビット目が１であるときは、Ｓ２はＳ１の概ね２／５であることがわかる。
【００６４】
また、シフトレジスタ２４１，２４２の所定ビット（１つまたは複数）の値を利用して、あるいはパルス個数比較回路２３が生成する信号（たとえば端子Ｘ１，Ｘ２の出力）を利用してシフトレジスタ２４１，２４２の状態を保持する等の操作ができる。図７には、パルス個数比較回路２３が生成する出力を利用して、ゲートＧ１，Ｇ２をオフし、これによりシフトレジスタ２４１，２４２の状態を保持する回路が示されている。
【００６５】
また、図示はしないが、パルス個数比較回路２３は、シフトレジスタ２４１の連続する２ビットと、シフトレジスタ２４２の連続する２ビット同士を比較し、「１，１」，「０，０」または「０，０」，「１，１」の組合せがあるときに、端子Ｘ１，Ｘ２から「１」，「０」または「０」，「１」を出力するようにもできる。
【００６６】
パルス個数比較回路２３は、図８（Ａ），（Ｂ）に示されるようにＳ１がＳ２よりも大きいときは、パルス信号Ｐｆ１がパルス信号Ｐｆ２よりも先に、シフトレジスタ２４１の最終ビットを「１」にセットする。このとき、端子Ｘ１から「１」を出力し（端子Ｘ２の出力を「０」に維持する）、Ｓ１がＳ２より小さいときは、パルス信号ｐｆ２がｐｆ１よりも先にシフトレジスタ２４２の最終ビットを「１」にセットする。このとき、端子Ｘ２から「１」を出力する。なお、パルス信号Ｐｆ２とパルス信号Ｐｆ１とが同時に各シフトレジスタの最終ビットを１にセットしたときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００６７】
図５（Ｂ）は、図５（Ａ）の発振器２１Ａに代えて、ＶＣＯ２１Ｂを用いたアナログ信号比較器を示すブロック図である。図５（Ｂ）において、ＶＣＯ２１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス個数比較回路２３に出力することができる。図５（Ｂ）におけるパルス個数比較回路２３の出力Ｘ１，Ｘ２は、図５（Ａ）のパルス個数比較回路２３の出力と同様である。
【００６８】
なお、図５（Ａ）のアナログ信号比較器２Ａでは、発振器２１Ａ、ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばパルス個数比較回路２３が生成するクロックにより発振器２１Ａ、ＶＣＯ２２、シフトレジスタ２４１，２４２を駆動するようにしてもよいし、シフトレジスタ２４１，２４２の適宜のビットから生成したクロックにより発振器２１Ａ、ＶＣＯ２２、パルス個数比較回路２３を駆動するようにしてもよい（シフトレジスタ２４１，２４２の双方または一方があふれたときのタイミングにより、発振器２１Ａ，ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を駆動するようにしてもよい）。同様に、図５（Ｂ）のアナログ信号比較器２Ｂでは、ＶＣＯ２１Ｂ、ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば、パルス個数比較回路２３が生成するクロックによりＶＣＯ２１Ｂ、ＶＣＯ２２、シフトレジスタ２４１，２４２を駆動するようにしてもよいし、シフトレジスタ２４１，２４２の適宜のビットから生成したクロックによりＶＣＯ２１Ｂ、ＶＣＯ２２、パルス個数比較回路２３を駆動するようにしてもよい（シフトレジスタ２４１，２４２の双方または一方があふれたときのタイミングにより、ＶＣＯ２１Ｂ，ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を駆動するようにしてもよい）。
【００６９】
図６（Ａ）に、パルス個数比較回路２３の出力により、発振器２１Ｃ，ＶＣＯ２２，パルス幅比較回路２３を駆動するアナログ信号比較器２Ｃを示し、図６（Ｂ）に、パルス個数比較回路２３が生成するクロックにより、ＶＣＯ２１Ｄ，ＶＣＯ２２，パルス幅比較回路２３を駆動するアナログ信号比較器２Ｄを示す。これらの回路では、パルス個数比較回路２３の２つの出力端子Ｘ１，Ｘ２の何れかが「１」となったときに、この「１」の立上がりを駆動信号としている。
【００７０】
図５（Ａ）のアナログ信号比較器２Ａでは、図８（Ａ）に示したように、パルス信号Ｐｆ１のパルス数が所定数（ここでは６）に達したときに端子Ｘ１から「１」を出力し、パルス信号Ｐｆ２のパルス数が当該所定数に達したときに端子Ｘ１を「０」に戻すようにしたが、端子Ｘ１を「０」に戻すタイミングは図８（Ａ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ１の出力を「１」に維持するようにできる。同様に、図５（Ｂ）のアナログ信号比較器２Ｂでは、図８（Ｂ）に示したように、パルス信号Ｐｆ２のパルス数が所定数（ここでは６）に達したときに端子Ｘ２から「１」を出力し、パルス信号Ｐｆ１のパルス数が当該所定数に達したときに端子Ｘ２の出力を「０」に戻すようにしたが、端子Ｘ２の出力を「０」に戻すタイミングは図８（Ｂ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ２の出力を「１」に維持するようにできる。また、図５（Ａ），（Ｂ）では、パルス個数比較回路２３の出力端子から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００７１】
図９（Ａ），（Ｂ）により、第２発明の応用例を説明する。図９（Ａ）では第１のシフトレジスタ２４１のビットをａ０〜ａｎ−１で示し、第２のシフトレジスタ２４２のビットをｂ０〜ｂｎ−１で示してある。
【００７２】
図９（Ｂ）では、第１のシフトレジスタ２４１がａ０〜ａ７、第２のシフトレジスタ２４２がｂ０〜ｂ７であり、ａ０〜ａ６＝１，ａ７＝０、ｂ０〜ｂ２＝１，ｂ３〜ｂ７＝０の場合を示している。この場合、Ｓ２＝（３／７）×Ｓ１として表すことができる。また、Ｓ１とＳ２との差分（７−３）＝４として表すこともできる。
【００７３】
さらに、たとえば第２のシフトレジスタ２４２の値を、そのまま第１のシフトレジスタ２４１の値と比較せずに、第２のシフトレジスタ２４２の値に１を加えたものと第１のシフトレジスタ２４１の値とを比較することで、Ｓ２に（１／８）Ｓ２のバイアスを加えたものとＳ１とを比較したと同様の効果を得ることができる。
【００７４】
図１０（Ａ），（Ｂ）は、第３発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図１０（Ａ）において、アナログ信号比較器３Ａは、発振器（第３発明における第１の発振回路）３１Ａと、ＶＣＯ３２（第３発明における第２の発振回路）と、パルス個数比較回路３３と、２つのカウンタ３４１，３４２とからなる。
【００７５】
発振器３１Ａは、パルス信号Ｐｆ１（第２発明における第１のパルス信号：基準信号Ｓ１に相当する）を生成し、ＶＣＯ３２は比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（第３発明における第２のパルス信号）に変換する。
【００７６】
図１０（Ａ）では、発振器３１Ａ，ＶＣＯ３２およびパルス個数比較回路３３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器３１Ａ，ＶＣＯ３２およびパルス個数比較回路３３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器３１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ３２はパルス信号Ｐｆ２を生成する。
【００７７】
カウンタ３４１，３４２は、発振器３１Ａからのパルス信号Ｐｆ１と、ＶＣＯ３２からのパルス信号Ｐｆ２とを入力し、それぞれパルス個数を記憶し、パルス個数比較回路３３は、カウンタ３４１の値（パルス信号Ｐｆ１の個数）と、カウンタ３４２の値（パルス信号Ｐｆ２の個数）とを、クロックＣＬＣＫ２（図１０（Ａ）には示していない）に同期するタイミングで比較している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックであるが、図１０（Ａ）には示していない。図１０（Ａ）では、パルス個数比較回路３３は、カウンタ３４１，３４２の各カウント値をチェックし、何れかのカウント値が所定のカウント値ＭＡＸに達したときに、どちらのカウンタが当該値に達したかに応じて、端子Ｘ１，Ｘ２から「０」や「１」を出力する。
【００７８】
発振器３１ＡおよびＶＣＯ３２は、前記所定のカウント値ＭＡＸが小さいときには同期駆動され、前記所定のカウント値ＭＡＸが大きいときには非同期駆動されるようようにしてもよい。
【００７９】
すなわち、発振器３１ＡおよびＶＣＯ３２は、前記所定のカウント値ＭＡＸが小さいときには、最初のパルス信号Ｐｆ１とパルス信号Ｐｆ２とを同期して生成し（後述する図１２（Ａ），（Ｂ）では同期している場合を示す）、前記所定のカウント値ＭＡＸが大きいときには、最初のパルス信号Ｐｆ１とＰｆ２とを非同期で生成するようにできる。
【００８０】
パルス個数比較回路３３は、図１２（Ａ），（Ｂ）に示されるように、カウンタ３４１がカウンタ３４２よりも先に所定のカウント値ＭＡＸに達したときは、出力端子Ｘ１から「１」を出力し（端子Ｘ２の出力を「０」に維持する）、カウンタ３４２がカウンタ３４１よりも先に所定のカウント値ＭＡＸに達したときは、端子Ｘ２から「１」を出力する（端子Ｘ２の出力を「０」に維持する）。
【００８１】
図１２（Ａ）では、カウンタ３４１が所定のカウント値ＭＡＸに達し端子Ｘ１の出力が「１」となった後に、カウンタ３４２が所定のカウント値ＭＡＸに達し、これにより出力端子Ｘ１が「０」となる場合を示している。同様に、図１２（Ｂ）では、カウンタ３４２が所定のカウント値ＭＡＸに達し出力端子Ｘ２が「１」となった後に、カウンタ３４１が所定のカウント値ＭＡＸに達し、これにより出力端子Ｘ２が「０」となる場合を示している。
【００８２】
また、図示はしないが、パルス個数比較回路３３は、カウンタ３４１のカウント値とカウンタ３４２のカウント値とを比較し、その差が２または−２となったときに、出力端子Ｘ１，Ｘ２から「１」，「０」または「０」，「１」を出力するようにもできる。
【００８３】
なお、カウンタ３４１，３４２とが同時に前記カウント値ＭＡＸに達したときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００８４】
図１０（Ｂ）は、図１０（Ａ）の発振器３１Ａに代えて、ＶＣＯ３１Ｂを用いたアナログ信号比較器を示すブロック図である。図１０（Ｂ）において、ＶＣＯ３１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス個数比較回路３３に出力することができる。図１０（Ｂ）におけるパルス個数比較回路３３の出力Ｘ１，Ｘ２は、図１０（Ａ）のパルス個数比較回路３３の出力と同様である。
【００８５】
なお、図１０（Ａ）のアナログ信号比較器３Ａでは、発振器３１Ａ、ＶＣＯ３２、パルス個数比較回路３３、シフトレジスタ３４１，３４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばパルス個数比較回路３３が生成するクロックにより発振器３１Ａ、ＶＣＯ３２、カウンタ３４１，３４２を駆動するようにしてもよいし、カウンタ３４１，３４２から生成したクロックにより発振器３１Ａ、ＶＣＯ３２、パルス個数比較回路３３を駆動するようにしてもよい（カウンタ３４１，３４２の双方または一方があふれたときのタイミングにより、発振器３１Ａ，ＶＣＯ３２、パルス個数比較回路３３、カウンタ３４１，３４２を駆動するようにしてもよい）。同様に、図１０（Ｂ）のアナログ信号比較器３Ｂでは、ＶＣＯ３１Ｂ、ＶＣＯ３２、パルス個数比較回路３３、シフトレジスタ３４１，３４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばパルス個数比較回路３３が生成するクロックによりＶＣＯ３１Ｂ、ＶＣＯ３２、カウンタ３４１，３４２を駆動するようにしてもよいし、カウンタ３４１，３４２から生成したクロックによりＶＣＯ３１Ｂ、ＶＣＯ３２、パルス個数比較回路３３を駆動するようにしてもよい（カウンタ３４１，３４２の双方または一方があふれたときのタイミングにより、ＶＣＯ３１Ｂ，ＶＣＯ３２、パルス個数比較回路３３、カウンタ３４１，３４２を駆動するようにしてもよい）。
【００８６】
図１１（Ａ）に、パルス個数比較回路３３の出力により、発振器３１Ｃ，ＶＣＯ３２，パルス幅比較回路３３を駆動するアナログ信号比較器３Ｃを示し、図１１（Ｂ）に、パルス個数比較回路３３が生成するクロックにより、ＶＣＯ３１Ｄ，ＶＣＯ３２，パルス幅比較回路３３を駆動するアナログ信号比較器３Ｄを示す。これらの回路では、パルス個数比較回路３３の２つの出力端子Ｘ１，Ｘ２の何れかが「１」となったときに、この「１」の立上がりを駆動信号としている。
【００８７】
図１０（Ａ）のアナログ信号比較器３Ａでは、図１２（Ａ）に示したように、パルス信号Ｐｆ１のパルス数が所定数（ここでは６）に達したときに出力端子Ｘ１から「１」を出力し、パルス信号Ｐｆ２のパルス数が当該所定数に達したときに出力端子Ｘ１を「０」に戻すようにしたが、出力端子Ｘ１を「０」に戻すタイミングは図１０（Ａ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで出力端子Ｘ１の出力を「１」に維持するようにできる。同様に、図１０（Ｂ）のアナログ信号比較器３Ｂでは、図１２（Ｂ）に示したように、パルス信号Ｐｆ２のパルス数が所定数（ここでは６）に達したときに出力端子Ｘ２から「１」を出力し、パルス信号Ｐｆ１のパルス数が当該所定数に達したときに出力端子Ｘ２を「０」に戻すようにしたが、出力端子Ｘ２を「０」に戻すタイミングは図１２（Ｂ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで出力端子Ｘ２の出力を「１」に維持するようにできる。
【００８８】
また、図１０（Ａ），（Ｂ）では、パルス個数比較回路３３の出力端子から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００８９】
図１３（Ａ）〜（Ｃ）により、第２発明の応用例を説明する。図１３（Ａ）では、第１のカウンタ３４１をｐ０〜ｐｎ−１で示し、第２のカウンタ３４２をｑ０〜ｑｎ−１で示してある。第２のカウンタ３４２の値を左にｘビットシフトすることで、その値を２のｘ乗することができ、また第２のカウンタ３４２の値を右にｙビットシフトすることで、その値を２の−ｙ乗することができる。図１３（Ｂ）では、第２のカウンタ３４２の値を左に１ビットシフトすることで、その値を２乗した場合を示し、図１３（Ｃ）では第２のカウンタ３４２の値を右に１ビットシフトすることで、その値を（１／２）乗した場合を示している。第１のカウンタ３４１と、第２のカウンタ３４２との差を演算した値を所定のレジスタに格納し、これをさらに右または左にｚビットシフトすることでさらにこの値を２のｚ乗（または−ｚ乗）することもできる。
【００９０】
図１４は、第４発明のアナログ信号比較器の実施形態を示す機能ブロック図である。第４発明のアナログ信号比較器では、複数点についての比較を行うことができる。
【００９１】
図１４において、アナログ信号比較器４Ａは、発振器（第４発明における基準パルス発生器）４１Ａと、ｍ個のＶＣＯ４２（ｓ）（ｓ＝１，２，・・・，ｍ：以下同様）（第４発明における第１〜第ｍの発振回路）と、ｍ個のパルス幅比較回路４３（ｓ）（第４発明における第１〜第ｍのパルス幅比較回路）とからなる。
【００９２】
発振器４１Ａは、基準パルス信号Ｐｆ１を生成している。また、ＶＣＯ４２（ｓ）は、共通の比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（ｓ）に変換する。ＶＣＯ４２（ｓ）の動作レンジは、図１５に示すように段階的に異なっている。
【００９３】
たとえば、ｍが８（ＶＣＯが８個）、基準信号Ｓ１が１６Ｖである場合に、
ＶＣＯ４２（１）の動作レンジ：０〜２Ｖ
ＶＣＯ４２（２）の動作レンジ：２〜４Ｖ
・・・
ＶＣＯ４２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００９４】
図１４（Ａ）では、発振器４１Ａ，ＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器４１Ａ，ＶＣＯ４２（ｓ）およびパルス幅比較回路３３（ｓ）はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器４１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ３２はパルス信号Ｐｆ２を生成する。
【００９５】
パルス幅比較回路４３（ｓ）は、発振器４１Ａからのパルス信号Ｐｆ１と、ＶＣＯ１２からのパルス信号Ｐｆ２とを入力しこれらのパルス幅を、クロックＣＬＣＫ２（図１４（Ａ）には示していない）に同期するタイミングで比較している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックである。
【００９６】
パルス幅比較回路４３（ｓ）は、図１（Ａ）で説明したパルス幅比較回路１３と同様に動作する。したがって、パルス幅比較回路４３（ｓ）の出力Ｘ１，Ｘ２をチェックすることで、アナログ信号Ｓ２がどの範囲にあるかを知ることができる。これにより、動作範囲が狭いＶＣＯを使用して、動作範囲が広いアナログ信号の比較を行うことができる。
【００９７】
図１４（Ｂ）は、図１４（Ａ）の発振器４１Ａに代えて、ＶＣＯ４１Ｂを用いたアナログ信号比較器を示すブロック図である。図１４（Ｂ）において、ＶＣＯ４１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス幅比較回路４３（ｓ）に出力することができる。図１４（Ｂ）におけるパルス幅比較回路４３（ｓ）の出力Ｘ１，Ｘ２は、図１４（Ａ）のパルス幅比較回路４３（ｓ）の出力と同様である。
【００９８】
なお、図１４（Ａ）のアナログ信号比較器４Ａでは、発振器４１Ａ，ＶＣＯ１２（ｓ），パルス幅比較回路４３（ｓ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば発振器４１ＡからのクロックによりＶＣＯ４２（ｓ），パルス幅比較回路４３を駆動するようにしてもよい。同様に、図１４（Ｂ）のアナログ信号比較器４Ｂでは、ＶＣＯ４１Ｂ，ＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ４１ＢからのクロックによりＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）を駆動するようにしてもよい。
【００９９】
図１６（Ａ）に、発振器４１ＣからのクロックによりＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）を駆動するアナログ信号比較器４Ｃを示し、図１６（Ｂ）に、ＶＣＯ４１ＤからのクロックによりＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）を駆動するアナログ信号比較器４Ｄを示す。
【０１００】
また、図１４（Ａ），（Ｂ）、図１６（Ａ），（Ｂ）では、パルス幅比較回路４３（ｓ）は、基準パルス信号Ｐｆ１とパルス信号Ｐｆ２とのパルス幅の比較を行うことで、アナログ信号の比較を行った。もちろん、図示はしないが、図５〜図８において説明したシフトレジスタを用いてパルス個数を比較することもできるし、図１０〜図１２において説明したカウンタを用いてパルス個数を比較することもできる。
【０１０１】
図１７は、第５発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図１７において、アナログ信号比較器５Ａは、基準信号を生成する波形生成回路（第５発明における波形生成回路）５１Ａと、積分回路５２（第５発明における積分回路）と、比較回路５３とからなる。
【０１０２】
波形生成回路５１Ａは、所定勾配で立ち上がる三角波を生成し、積分回路５２は比較するべきアナログ信号Ｓ２を入力し、これを積分する。
図１７では、波形生成回路５１Ａ，積分回路５２および比較回路５３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、波形生成回路５１Ａ，積分回路５２および比較回路５３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、波形生成回路５１Ａは所定信号を生成し積分回路５２は積分を開始する。
【０１０３】
比較回路５３は、波形生成回路５１Ａからの信号と、積分回路５２からの信号を入力しこれらの値を、クロックＣＬＣＫ２（図１７（Ａ）には示していない）に同期するタイミングで、所定のしきい値と比較している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックである。
【０１０４】
すなわち、波形生成回路５１Ａの出力ＯＵＴ（１）と積分回路５２の出力ＯＵＴ（２）は、同時に上昇を開始する。比較回路５３は、クロックＣＬＣＫ１の立下りによりリセットされるともに、波形生成回路５１Ａの出力ＯＵＴ（１）と、積分回路５２の出力ＯＵＴ（２）とを入力し、これらの信号が所定のしきい値Ｖｓに達するまでの時間を比較する。
【０１０５】
比較回路５３は、図１８（Ａ），（Ｂ）に示されるように、ＯＵＴ（１）がＯＵＴ（２）（二点鎖線で示す）よりも所定値Ｓｓに早く達したときは、出力端子Ｘ１から「１」を出力し（出力端子Ｘ２を「０」に維持する）、遅く達したときは出力端子Ｘ２から「１」を出力する（出力端子Ｘ１を「０」に維持する）。なお、ＯＵＴ（１）とＯＵＴ（２）とが同時に所定値Ｓｓに達したときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【０１０６】
なお、図１７のアナログ信号比較器５Ａでは、波形生成回路５１Ａ、積分回路５２、比較回路５３を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば波形生成回路５１Ａからのクロックにより積分回路５２、比較回路５３を駆動するようにしてもよい。
【０１０７】
図１９に、発振器５１Ｂからのクロックにより積分回路５２，比較回路５３を駆動するアナログ信号比較器５Ｂを示す。
また、図１７，図１９では、比較回路５３から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【０１０８】
図２０は、第５発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。この実施形態のアナログ信号比較器５Ｃは、複数点についての比較を行うことができる。
【０１０９】
図２０において、アナログ信号比較器５Ｃは、図１７に示したと同じ波形生成回路５１と、ｍ個の積分回路５２（ｓ）（ｓ＝１，２，・・・，ｍ：以下同様）（第５発明における第１〜第ｍの積分回路）と、ｍ個の比較回路５３（ｓ）（第５発明における第１〜第ｍの比較回路）とからなる。
【０１１０】
また、積分回路５２（ｓ）は、共通の比較するべきアナログ信号Ｓ２を入力し、これをそれぞれ積分して出力する。積分回路５２（ｓ）の動作レンジは、図２１（Ａ）に示すように段階的に異なっている。たとえば、ｍが８（積分回路が８個）、波形生成回路５１のレンジが１６Ｖである場合に、
積分回路５２（１）の動作レンジ：０〜２Ｖ
積分回路５２（２）の動作レンジ：２〜４Ｖ
・・・
積分回路５２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【０１１１】
図２１（Ｂ）に、積分回路５２（ｓ）の具体例を示す。ここでは積分回路５２（１）について説明する。積分回路５２（１）は、ＲＣ回路５２１とスライス回路５２２とからなり、スライス回路５２２は、入力抵抗ｒと、ダイオードＤａと直流電源Ｅａ１とが逆極性で接続された回路と、ダイオードＤｂと直流電源Ｅｂ１とが逆極性で接続された回路とからなり、
Ｅａ１＞Ｓ２＞Ｅｂ１
のときに積分回路５２（１）に電流が流れ込む。なお、図２１（Ｂ）ではリセット時にコンデンサＣの充電電荷を放電させるためのスイッチ（Ｔｒ）が設けられている。
【０１１２】
また、波形生成回路５１Ｃ，積分回路５２（ｓ），比較回路５３（ｓ）には、クロックＣＬＣＫ１が入力されている。これらは、クロックＣＬＣＫ１によりリセットされる。
【０１１３】
比較回路５３（ｓ）は、図１７で説明した比較回路５３と同様に動作する。したがって、比較回路５３（ｓ）の端子Ｘ１，Ｘ２の出力をチェックすることで、アナログ信号Ｓ２がどの範囲にあるかを知ることができる。これにより、動作範囲が狭い積分回路を使用して、動作範囲が広いアナログ信号の比較を行うことができる。
【０１１４】
なお、図２０のアナログ信号比較器５Ｃでは、波形生成回路５１Ｃ、積分回路５２（ｓ）、比較回路５３（ｓ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば波形生成回路５１Ｃからのクロックにより積分回路５２（ｓ）、比較回路５３（ｓ）を駆動するようにしてもよい。
【０１１５】
図２２に、発振器５１Ｄからのクロックにより積分回路５２，比較回路５３を駆動するアナログ信号比較器５Ｄを示す。
【０１１６】
また、図２０，図２２では、比較回路５３（ｓ）から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【０１１７】
図２３は、第６発明のアナログ信号比較器の実施形態を示す機能ブロック図である。アナログ信号比較器６は、第１〜第ｋのパルス信号を出力する第１〜第ｋの発振回路６１，６２／１，６２／２，・・・，６２／ｋ−１と、第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力し、これら第１〜第ｋのパルス信号のパルス幅とを比較するパルス幅比較回路６３とを備えている。この場合、第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成できる。パルス幅比較回路６３は、第１〜第ｋの発振回路６３からの第１〜第ｋのパルス信号の所定回数目のオン期間同士を比較し、第１〜第ｋの発振回路６３からの第１〜第ｋのパルス信号の所定回数目のオフ期間同士を比較し、または、第１〜第ｋの発振回路６３からの第１〜第ｋのパルス信号の周期同士を比較することができる。パルス幅比較回路６３は、第１〜第ｋの発振回路からの出力を利用して種々の処理を行うことができる。たとえば、パルス幅比較回路６３は、入ってくる信号全ての相互関係を出力することができるし、１つの入力信号に対する他の入力信号の関係を出力するようにもできる。また、入力信号相互間には、＞，＜，＝，≦，≧，≪，≫，≠の関係が発生するので，出力信号の組合せは相当数考えられる。
【０１１８】
図２４は、第７発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図２４において、アナログ信号比較器７は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路７１、７２／１，７２／２，・・・，７２／ｋ−１と、第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのシフトレジスタ７４／１，７４／２，・・・，７４／ｋと、第１〜第ｋのシフトレジスタの、それぞれの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、第１〜第ｋの発振回路が生成する第１〜第ｋのパルス信号の個数同士を比較するパルス個数比較回路７３とを備えている。ここで、第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成できる。パルス個数比較回路７３は、第１〜第ｋの発振回路からの出力を利用して、第６発明のときと同様に種々の処理を行うことができる。
【０１１９】
図２５は、第８発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図２５において、アナログ信号比較器８は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路８１、８２／１，８２／２，・・・，８２／ｋ−１と、第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのカウンタ８４／１，８４／２，・・・，８４／ｋと、第１〜第ｋのカウンタの値を相互に比較することで、第１〜第ｋの発振回路からのパルス個数同士を比較するパルス個数比較回路８３とを備えている。ここで、第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成できる。パルス個数比較回路８３は、第６発明のときと同様に第１〜第ｋの発振回路からの出力を利用して種々の処理を行うことができる。
【０１２０】
図２６は、第９発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図２６において、アナログ信号比較器９Ａは、基準パルス信号を生成する基準パルス発生器９１Ａと、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｉの発振回路からのパルス信号のパルス幅とを比較する第１〜第ｉのパルス幅比較回路と、第１〜第ｉのパルス幅比較回路（ｉ個のパルス幅比較回路）とからなる、第１〜第ｊの検出ユニット９５Ａ／１，９５Ａ／２，・・・，９５Ａ／ｊとを備えることができる。また、解析回路９３Ａは、各検出ユニットからの検出信号を入力し、所定の解析処理を行うことができる。ここで、基準パルス発生器および発振回路が、アナログ信号を入力し当該アナログ信号をパルス信号に変換するように構成できる。解析回路９３Ａは、第６発明のときと同様に第１〜第ｊの検出ユニットからの出力を利用して種々の処理を行うことができる。
【０１２１】
図２７は、第９発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。図２７において、アナログ信号比較器９Ｂは、基準パルス信号を生成する基準パルス発生器９１Ｂと、アナログ信号Ｓ２，Ｓ３，・・・，Ｓｉ＋１を入力し当該アナログ信号をパルス信号に変換して出力する第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｉの発振回路からのパルス信号のパルス幅とを比較する第１〜第ｉのパルス幅比較回路（ｉ個のパルス幅比較回路）とからなる第１〜第ｊの検出ユニット９５Ｂ／１，９５Ｂ／２，・・・，９５Ｂ／ｊとを備えることができる。また、解析回路９３Ｂは、検出ユニットからの検出信号を入力し、所定の解析処理を行うことができる。ここで、基準パルス発生器および発振回路が、アナログ信号を入力し当該アナログ信号をパルス信号に変換するように構成できる。解析回路９３Ｂは、第６発明のときと同様に第１〜第ｊの検出ユニットからの出力を利用して種々の処理を行うことができる。
【０１２２】
なお、第９発明のアナログ信号比較器では、図示はしないが、上記した第１〜第ｉのパルス幅比較回路に代えて、第１〜第ｉのパルス個数比較回路を採用することができる。この場合、第１〜第ｉのパルス個数比較回路は、シフトレジスタ、カウンタにより各ＶＣＯからのパルス個数を検出してこれを比較することができる。
【０１２３】
図２８は、第１０発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図２８において、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路１０１と、それぞれアナログ信号を入力してアナログ積分信号を出力する第１〜第ｋの積分回路１０２／１，１０２／２，・・・，１０２／ｋと、第１〜第ｋの積分回路からのアナログ積分信号とを入力し、各積分値が所定値に達するまでの時間同士を比較する比較回路１０３とを備えることができる。ここで、波形生成回路１０１が、アナログ信号を入力し当該アナログ信号を基準信号に変換して出力するように構成できる。比較回路１０３は、第６発明のときと同様に各積分回路からの信号を入力して種々の処理を行うことができる。
【０１２４】
また、図示はしないが、第１０発明では、アナログ信号比較器を、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路、および、第１〜第ｊ（ｊは２以上の整数）の検出ユニットから構成することができる。ここで、第１〜第ｊの検出ユニットは、共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の積分回路と、前記波形生成回路からの前記基準信号と、前記第１〜第ｉの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｉの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｉの比較回路とから構成できる。
【０１２５】
以上の実施形態では、アナログ信号が電圧の場合を説明したが、アナログ信号が電流であるときも、本発明が適用できる。この場合、ＶＣＯに代えて、電流制御発振器が用いられる。
【０１２６】
【発明の効果】
本発明によれば、アナログ信号の比較を簡易な回路で、かつ短時間で行うことができる。また、本発明のアナログ信号比較器は、１つのＩＣチップ上に形成することもできる。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の動作説明図である。
【図３】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図４】（Ａ），（Ｂ）は、第１発明の応用例を示す説明図である。
【図５】（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図６】（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図７】図５（Ｂ）のシフトレジスタの詳細説明図である。
【図８】（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の動作説明図である。
【図９】（Ａ），（Ｂ）は、第２発明の応用例を示す説明図である。
【図１０】（Ａ），（Ｂ）は、第３発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図１１】（Ａ），（Ｂ）は、第３発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図１２】（Ａ），（Ｂ）は、第３発明のアナログ信号比較器の動作説明図である。
【図１３】（Ａ），（Ｂ）は、第３発明の応用例を示す説明図である。
【図１４】（Ａ），（Ｂ）は、第４発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図１５】第４発明の各ＶＣＯの動作レンジの説明図である
【図１６】（Ａ），（Ｂ）は、第４発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図１７】（Ａ），（Ｂ）は、第５発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図１８】（Ａ），（Ｂ）は、第５発明のアナログ信号比較器の動作説明図である。
【図１９】第５発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図２０】第５発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図２１】（Ａ）は第５発明の各積分回路の動作レンジの説明図であり、（Ｂ）は第５発明の積分回路の詳細説明図である。
【図２２】第５発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図２３】第６発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２４】第７発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２５】第８発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２６】第９発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２７】第９発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図２８】第１０発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２９】（Ａ）は従来のアナログ式比較器を示す図、（Ｂ）はその動作を示す説明図である。
【図３０】従来のデジタル式比較器を示す機能ブロック図である。
【符号の説明】
１Ａ，１Ｂ，１Ｃ，１Ｄ，２Ａ，２Ｂ，２Ｃ，２Ｄ，３Ａ，３Ｂ，３Ｃ，３Ｄ，４Ａ，４Ｂ，４Ｃ，４Ｄ，５Ａ，５Ｂ，５Ｃ，５Ｄ  アナログ信号比較器
１１Ａ，１１Ｃ，２１Ａ，２１Ｃ，３１Ａ，３１Ｃ，４１Ａ，４１Ｃ  発振器
１１Ｂ，１１Ｄ，１２，２１Ｂ，２１Ｄ，２２，３１Ｂ，３１Ｄ，３２，４１Ｂ，４１Ｄ，４２（ｓ）  ＶＣＯ
１３，４３（ｓ）  パルス幅比較回路
２３，３３  パルス個数比較回路
５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ  波形生成回路
５２，５２（ｓ）  積分回路
５３，５３（ｓ）  比較回路
２４１，２４２  シフトレジスタ
３４１，３４２  カウンタ
【図１】
2004266659.tif 000003
【図２】
2004266659.tif 000004
【図３】
2004266659.tif 000005
【図４】
2004266659.tif 000006
【図５】
2004266659.tif 000007
【図６】
2004266659.tif 000008
【図７】
2004266659.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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