(57)【要約】【課題】リアルタイム動作で、ワード線選択回路のテストを行うこと。【解決手段】メモリセルアレイ１００と、各ワード線がメモリセルアレイ１００の各ワード線に夫々接続され、ワード線番号が記憶される第１のテスト用メモリセルアレイ２００と、各ビット線がメモリセルアレイ１００のビット線に夫々接続され、テストモードのときに第１のテスト用メモリセルアレイ２００から読み出されたワード線番号を外部に出力するプログラムが格納されている第２のテスト用メモリセルアレイ３００と、テストモードのときには第２のテスト用メモリセルアレイ３００に記憶されたプログラムおよび第１のテスト用メモリセルアレイ２００に記憶されたワード線番号をデータバスに出力するデータ出力回路５０とを備える。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリックス状に配置され、各メモリセルがワード線およびビット線に接続されるメモリセルアレイと、前記メモリセルアレイに格納されたプログラムを実行するためのプログラム実行装置と、前記プログラム実行装置からのアドレス信号に基づいて前記メモリセルアレイのワード線を選択するワード線選択回路と、前記アドレス信号に基づいて前記メモリセルアレイからビット線に出力されるデータをデータバスに出力するデータ出力回路とを備えるデータ処理装置において、
各ワード線が前記メモリセルアレイの各ワード線に夫々接続され、各ワード線に接続される複数のメモリセルに当該ワード線のワード線番号が記憶される第１のテスト用メモリセルアレイと、
各ビット線が前記メモリセルアレイのビット線に夫々接続され、テストモードのときに前記第１のテスト用メモリセルアレイから読み出されたワード線番号をデータ処理装置の外部に出力するプログラムが格納されている第２のテスト用メモリセルアレイと、
を備え、
前記データ出力回路は、テストモードでないときは、前記メモリセルアレイに記憶されたプログラムをデータバスに出力し、テストモードのときには前記第２のテスト用メモリセルアレイに記憶されたプログラムおよび前記第１のテスト用メモリセルアレイに記憶されたワード線番号をデータバスに出力する切り替え手段を
備えることを特徴とするデータ処理装置。
【請求項２】
前記第３のテスト用メモリセルアレイには、前記ワード線選択回路によって選択可能な複数のワード線の全てが選択されるプログラムが格納されていることを特徴とする請求項１に記載のデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、特に１チップマイクロコンピュータのようにプログラムを格納するためのメモリとプログラムを実行するためのＣＰＵが同一チップ上に混在するようなデータ処理装置に関し、特にメモリの行デコード（ワード線選択）制御を検査することが可能なデータ処理装置に関するものである。
【０００２】
【従来の技術】
プログラムを格納するためのメモリとプログラムを実行するためのＣＰＵが同一チップ上に混在するような１チップマイクロコンピュータにおいては、メモリに記憶されたプログラムは次のようにして読み出され、ＣＰＵによって実行される。
【０００３】
まず、ＣＰＵがメモリ内部のワード線選択回路とビット線選択回路に対しアドレスを発行する。ワード線選択回路では、複数（例えば１２８本）のワード線の中から入力されたアドレスに対応する１本のワード線を選択する。メモリセルアレイでは、選択されたワード線に接続された所定個数のメモリセルに記憶されたデータが各ビット線に出力する。メモリの出力側に配される複数の（例えば１６個）ビット線選択回路では、接続された複数の（例えば４本）のビット線から、１本のビット線に出力されたデータを入力されたアドレスに対応して選択するようにそれぞれが動作する。この結果、複数のビット線選択回路から出力されたデータが、複数ビット（例えば１６ビット）のデータバス上に出力される。そして、ＣＰＵはデータバスよりプログラムデータを読み出し、読み出したプログラムデータに対応する命令を実行する。
【０００４】
このような動作が繰り返されることにより、１チップマイクロコンピュータにおいては、メモリに記憶されたプログラムが読み出されてＣＰＵによって所要のデータ処理が実行される。
【０００５】
【発明が解決しようとする課題】
このように１チップマイクロコンピュータにおいては、メモリの内部回路としてのワード線選択回路がＣＰＵから与えられたアドレスに従って１本のワード線を正しく選択することにより、メモリに格納されたプログラムを正しく実行することができる。
【０００６】
しかしながら、ワード線選択回路に故障があって、例えば１番目のワード線が選択されるべきところが２５６番目のワード線が選択されるような故障があった場合には、プログラムを正しく実行することができない。
【０００７】
そこで、従来においては、このような故障個所を特定するために、通常
（１）プログラムを実行させて実行内容を解析する方法（第一の方法）
（２）ＣＰＵを停止させてメモリの記憶内容を読み出すような特別のテストモードを設け、メモリに書き込まれたプログラムデータが正しいかどうかを判断する方法（第二の方法）
のいずれかの方法が取られていた。
【０００８】
しかしながら、第一の方法を用いた場合には、もしプログラム自体にバグがある場合には、データ処理が正しく実行されない原因がワード線選択回路の故障にあるのか、プログラムのバグにあるのかを識別することが困難である。また、プロゲラムの内容はデータ処理の内容によって千差万別であるが、正しい解析を行うにはテスト担当者は実行結果が正しいかどうかを判断するためにプログラムの内容を全て理解しなければならず、解析に時間がかかるという問題点も生ずる。
【０００９】
第二の方法を用いた場合には、プログラムが実際に実行される実時間でプログラムを読み出すことができないので、ある特定の実行速度以上でないと発生しないような故障の場合、これを検出できないという問題点がある。
【００１０】
また、この種のメモリのテスト装置として、特許文献１がある。この特許文献１においては、ビット線の先端もしくはワード線の先端に、テスト用メモリセルを追加し、互いに隣接するテスト用メモリセル間で、相反するレベルのデータを設定保持させるようにして、隣接するビット線間もしくはワード線間のショートなどの不良を容易に検出するようにしている。
【００１１】
この特許文献１の発明では、ビット線（もしくはワード線）の断線、ショートなどの故障は識別することはできるが、ワード線を選択するワード線選択回路に故障があるか否かを判別することはできない。
【００１２】
【特許文献１】
特開平４−３２８４００号公報
【００１３】
この発明は上記に鑑みてなされたもので、ワード線選択回路に故障がある場合に、メモリに格納されたプログラムの内容に関係なく故障個所の特定をデータ処理のプログラム速度を保ったまま実行することができるデータ処理装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるデータ処理装置は、複数のメモリセルがマトリックス状に配置され、各メモリセルがワード線およびビット線に接続されるメモリセルアレイと、前記メモリセルアレイに格納されたプログラムを実行するためのプログラム実行装置と、前記プログラム実行装置からのアドレス信号に基づいて前記メモリセルアレイのワード線を選択するワード線選択回路と、前記アドレス信号に基づいて前記メモリセルアレイからビット線に出力されるデータをデータバスに出力するデータ出力回路とを備えるデータ処理装置において、各ワード線が前記メモリセルアレイの各ワード線に夫々接続され、各ワード線に接続される複数のメモリセルに当該ワード線のワード線番号が記憶される第１のテスト用メモリセルアレイと、各ビット線が前記メモリセルアレイのビット線に夫々接続され、テストモードのときに前記第１のテスト用メモリセルアレイから読み出されたワード線番号をデータ処理装置の外部に出力するプログラムが格納されている第２のテスト用メモリセルアレイとを備え、前記データ出力回路は、テストモードでないときは、前記メモリセルアレイに記憶されたプログラムをデータバスに出力し、テストモードのときには前記第２のテスト用メモリセルアレイに記憶されたプログラムおよび前記第１のテスト用メモリセルアレイに記憶されたワード線番号をデータバスに出力する切り替え手段を備えることを特徴とする。
【００１５】
この発明によれば、メモリセルアレイの各ワード線をアクセスする度に、アクセスしたワード線のワード線番号を外部に出力するようにしたので、これをモニタして各ワード線番号の有無を判定するようにすれば、データ処理のプログラムの実行速度は保ったまま、データ処理でアクセスされる可能性のあるメモリセルアレイの各ワード線が実際にアクティブ状態になったか否かを判定することができる。すなわち、ワード線選択回路に故障があったときには、故障個所に対応するワード線番号（行番号）の欠落によって容易に故障個所の特定が可能になる。
【００１６】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるデータ処理装置の好適な実施の形態を詳細に説明する。
【００１７】
図１は、データ処理装置としての１チップマイクロコンピュータの概念的構成を示すものである。このデータ処理装置は、データ処理を実行するためのプログラムなどの電子データが格納されているＲＯＭ，ＲＡＭなどを有するメモリユニット１と、プログラムを実行するＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）２と、データを外部機器との間で入出力する外部ポートＥＸＴなどを有する入出力インターフェース（Ｉ／Ｆ）３とを有している。メモリユニット１とＣＰＵ２との間はアドレスバス２０およびデータバス３０で接続され、メモリユニット１と入出力Ｉ／Ｆ３との間はデータバス（この場合は１６ビット）３０で接続されている。
【００１８】
図２は、メモリユニット１の内部構成を示すブロック図である。メモリユニット１は、所要のデータ処理を実行するためのプログラムが格納された１２８×６４個のメモリセルＭＳからなるメモリセルアレイ１００と、ワード線番号（行番号）データが格納されている１２８×８個のメモリセルＭＳからなる第１のテスト用メモリセルアレイ２００と、テストモードでのデータ処理をＣＰＵ２に実行させるためのテスト用プログラムが格納された１×６４個のメモリセルＭＳからなる第２のテスト用メモリセルアレイ３００と、アドレスバス２０を介して入力されるアドレス信号に基づきワード線ＷＬを択一選択するワード線選択回路４０と、アドレス信号およびテストモード信号ＴＥＳＴに基づきメモリセルアレイから読み出されたデータをデータバス３０上に出力するデータ出力回路５０とを備えている。
【００１９】
メモリセルアレイ１００は、マトリクス配置された複数（１２８×６４）のメモリセルＭＳを有している。したがって、このメモリセルアレイ１００は、１２８本のワード線ＷＬ（行）と６４本のビット線ＢＬ（列）を備えている。各メモリセルＭＳは、記憶ノードＮＤを有し、そのワード線ＷＬは行毎に共通に接続され、ビット線ＢＬは列毎に共通に接続されている。各メモリセルＭＳでは、ワード線ＷＬが選択されると記憶ノードＮＤの記憶データがビット線ＢＬに出力される。
【００２０】
メモリセルアレイ１００の各ワード線は第１のテスト用メモリセルアレイ２００の各ワード線と共通に接続されており、さらにメモリセルアレイ１００のビット線は第２のテスト用メモリセルアレイ３００のビット線と共通に接続されている。
【００２１】
第１のテスト用メモリセルアレイ２００には、１番目のワード線が選択されたときには８ビットの出力ビットラインに１番のワード線番号を示すワード線番号データが出力され、２番目のワード線が選択されたときには８ビットの出力ビットラインに２番のワード線番号を示すワード線番号データが出力され、…１２８番目のワード線が選択されたときには８ビットの出力ビットラインに１２８番のワード線番号を示すワード線番号データが出力されるように、ワード線番号データが予め格納されている。
【００２２】
第２のテスト用メモリセルアレイ３００には、テストモードの際に、ＣＰＵ２に、第１のテスト用メモリセルアレイ２００から読み出されたワード線番号をデータ処理装置の外部に出力する処理を実行させるためのテスト用プログラム（ニーモニックコード）が格納されている。第２のテスト用メモリセルアレイ３００は、このメモリセルアレイ３００のワード線信号であって、テストモード動作であることを示すテストモード信号ＴＥＳＴが入力されると、記憶されたテスト用プログラムを出力する。図３は、第２のテスト用メモリセルアレイ３００に記憶されるテスト用プログラムの一例を示すものである。
【００２３】
図３では、後述するビット線選択回路６０，７０において選択されたビット線とＣＰＵ２のデータバス３０に出力されるプログラムデータの関係がニーモニックコードで示されている。
【００２４】
すなわち、第２のテスト用メモリセルアレイ３００には、ビット線１が選択されると、「ｍｏｖ  ｘｘＨ  Ｒ０」に対応するニーモニックコードが出力され、ビット線２が選択されると、「ｍｏｖ  Ｒ０  ＥＸＴ」に対応するニーモニックコードが出力され、ビット線３が選択されると、「ａｄｄ  ８  Ａ０」に対応するニーモニックコードが出力され、ビット線４が選択されると、「ｊｍｐ  ０［Ａ０］」に対応するニーモニックコードが出力されるように、テスト用プログラムが格納されている。
【００２５】
「ｍｏｖ  ｘｘＨ  Ｒ０」は、データレジスタＲ０に即値ｘｘＨ（ワード線番号）を転送する命令であり、「ｍｏｖ  Ｒ０  ＥＸＴ」はデータレジスタＲ０の内容（ワード線番号）を入出力Ｉ／Ｆ３の外部ポートＥＸＴに転送する命令であり、「ａｄｄ  ８  Ａ０」はアドレスレジスタＡ０に８を加算する命令であり、「ｊｍｐ  ０［Ａ０］」はアドレスレジスタＡ０に格納されたアドレスにジャンプする命令である。
【００２６】
ワード線選択回路４０は、アドレスバス２０を介して入力されたアドレス信号に基づいて、メモリセルアレイ１００および第１のテスト用メモリセルアレイ２００に接続される１２８本のワード線ＷＬの中の１本のワード線ＷＬを選択する。
【００２７】
データ出力回路５０は、テストモード信号ＴＥＳＴがＬｏｗレベルのときには、メモリセルアレイ１００および第２のテスト用メモリセルアレイ３００に接続される６４本のビット線ＢＬの中から１６本のビット線を選択してデータを１６ビットのデータバス３０に出力するよう動作する。しかし、テストモード信号ＴＥＳＴがＨｉｇｈレベルのときには、後述するように、上記とは異なる動作を実行する。
【００２８】
データ出力回路５０には、メモリセルアレイ１００に接続される４本のビット線から１本のビット線を選択する８個のビット線選択回路６０と、メモリセルアレイ１００に接続される４本のビット線に第２のテスト用メモリセルアレイ３００に接続されたビット線の中の１本のビット線を加えた合計５本のビット線から１本のビット線を選択する８個のビット線選択回路７０とが備えられている。
【００２９】
図４は、ビット線選択回路６０の内部構成を示すものである。ビット線選択回路６０は、４個のＮＭＯＳ型のトランジスタ６１〜６４を有し、各トランジスタ６１〜６４のゲート端子には、アドレス信号をデコードしたビット線選択信号Ｓ１〜Ｓ４が入力されている。したがって、例えばビット線選択信号Ｓ１にＨｉｇｈレベル（ＶＤＤレベル）の信号が供給されたときには、ビット線１の信号がデータバスに出力される。このような構成のビット線選択回路６０が８個用意されている。
【００３０】
図５は、ビット線選択回路７０の内部構成を示すものである。ビット線選択回路７０は、５個のＮＭＯＳ型のトランジスタ７１〜７５と、２個のアンド回路７６，７７と、１個のインバータ７８とを備えている。アンド回路７６には、ビット線選択信号Ｓ１とテストモード信号ＴＥＳＴの反転信号が入力され、アンド回路７７には、ビット線選択信号Ｓ１とテストモード信号ＴＥＳＴが入力されているので、テストモード信号ＴＥＳＴがＬｏｗレベルであってかつビット線選択信号Ｓ１がＨｉｇｈレベルの時には、データバスにビット線１の信号が出力され、一方、テストモード信号ＴＥＳＴがＨｉｇｈレベルであってかつビット線選択信号Ｓ１がＨｉｇｈレベルの時には、ビット線１の信号の代わりに第２のテスト用メモリセルアレイ３００のビット線に接続されたテスト用ビット線の信号が出力される。ビット線２〜４に関しては、ビット線選択信号Ｓ２〜Ｓ４にＨｉｇｈレベル（ＶＤＤレベル）の信号が夫々供給されたときに、各ビット線２〜４の信号がデータバスに出力される。
【００３１】
以上のような構成をとるデータ処理装置の動作について説明する。まず、テストモード信号ＴＥＳＴがＬｏｗのときの動作について説明する。
【００３２】
ＣＰＵ２は、プログラムを読むためにメモリユニット１にアドレスを発行する。メモリユニット１内部では、アドレスバス２０から得られたアドレスがワード線選択回路４０とデータ出力回路５０のビット線選択回路６０，７０に入力される。ワード線選択回路４０では、１２８本のワード線ＷＬの中から１本のワード線が選択される。メモリセルアレイ１００では、選択されたワード線ＷＬに接続された６４個のメモリセルＭＳに記憶されたプログラムデータが６４本のビット線ＢＬに出力される。なお、第１のテスト用メモリセルアレイ２００からも選択された１本のワード線に接続された８個のメモリセルＭＳから８ビットのデータ（ワード線番号）がビット線に出力されるが、この場合はテストモード信号ＴＥＳＴがＬｏｗであるので、第１のテスト用メモリセルアレイ２００から出力されたワード線番号は、ビット線選択回路７０で選択されない。
【００３３】
データ出力回路５０内のビット線選択回路６０，７０では、夫々、接続された４本のビット線１〜４のうちの１本のビット線に出力されたプログラムデータが選択される。したがって、データ出力回路５０からは、１６個のビット線選択回路６０，７０から出力されたプログラムデータが１６ビットのデータバス３０に出力される。ＣＰＵ２では、１６ビットのデータバス３０よりプログラムデータを読み出して、プログラムデータに対応する命令が実行される。
【００３４】
このような動作が繰り返されることにより、データ処理装置では、メモリセルアレイ１００に記憶されたプログラムがＣＰＵ２に読み出されて所定のデータ処理が実行されていく。
【００３５】
次に、データ処理装置におけるテストモードの際の動作について説明する。テストモードの際には、テストモード信号ＴＥＳＴをＨｉｇｈレベルにする。テストモードの際には、ＣＰＵ２は、最初に、１２８本のワード線ＷＬの中の１番目のワード線（ＷＬ（ＮＯ．１））を選択し、かつビット線１を選択するアドレス信号をメモリユニット１に発行する。この結果、ワード線選択回路４０では、入力されたアドレス信号に従って１２８本のワード線の中の１番目のワード線（ＷＬ（ＮＯ．１））を選択する。
【００３６】
メモリセルアレイ１００からは、選択された１番目のワード線（ＷＬ（ＮＯ．１））に接続された６４個のメモリセルＭＳに記憶されたプロゲラムデータが各ビット線に出力される。また、第１のテスト用メモリセルアレイ２００からは、選択された１番目のワード線（ＷＬ（ＮＯ．１））に接続された８個のメモリセルＭＳに記憶されたワード線番号“１”が８ビットのビット線ＢＬに出力される。
【００３７】
このとき、テストモード信号ＴＥＳＴはＨｉｇｈレベルとなっているので、第２のテスト用メモリセルアレイ３００からもテスト用プログラムが６４本のビット線に出力される。
【００３８】
第２のテスト用メモリセルアレイ３００は、メモリセルアレイ１００の出力側に設けられ、またテストモード信号ＴＥＳＴをＨｉｇｈレベルのときには、メモリセルアレイ１００から出力を殺して第２のテスト用メモリセルアレイ３００の出力を優先させる適宜の電気的措置がとられている。
【００３９】
したがって、テストモードのときには、データ出力回路５０には、第２のテスト用メモリセルアレイ３００からの６４ビットのテスト用プログラムと、第１のテスト用メモリセルアレイ２００からの８ビットのワード線番号（この場合は“１”）が入力される。
【００４０】
データ出力回路５０では、入力されたアドレス信号をデコードしてビット線選択信号Ｓ１をＨｉｇｈレベルにする。また、テストモード信号ＴＥＳＴがＨｉｇｈレベルとなっているので、ビット線選択回路６０およびビット線選択回路７０においては、ビット線１およびテスト用ビット線から入力されるニーモニックコード“ｍｏｖ  ｘｘＨ，ＲＯ”の命令がデータバス３０に出力される。但し、このとき第１のテスト用メモリセルアレイ３００からテスト用ビット線を介して入力されるワード線番号は、“１（＝ｘｘ）”なので、データバス３０に出力されるのは“ｍｏｖ  ０１Ｈ，ＲＯ”となる。この命令がＣＰＵ２によって実行されることにより、ワード線番号“０１”がデータレジスタＲ０に格納される。
【００４１】
つぎに、ＣＰＵ２から１２８本のワード線ＷＬの中の１番目のワード線（ＷＬ（ＮＯ．１））を選択し、かつビット線２を選択するためのアドレス信号をメモリユニット１に発行する。
【００４２】
これにより、前記と同様にして、第２のテスト用メモリセルアレイ３００からビット線２を介してデータ出力回路５０に入力されるニーモニックコード“ｍｏｖ  ＲＯ，ＥＸＴ”の命令がデータ出力回路５０からデータバス３０に出力される。この結果、ＣＰＵ２はデータレジスタＲ０に格納されたワード線番号（この場合は“１”）を入出力Ｉ／Ｆ３の外部ポートＥＸＴに転送する。このワード線番号を外部機器でチェックすることにより、ワード線選択回路４０が１番目のワード線を正しくアクセスしたことを確認することができる。
【００４３】
つぎに、ＣＰＵ２から１２８本のワード線ＷＬの中の１番目のワード線（ＷＬ（ＮＯ．１））を選択し、かつビット線３を選択するためのアドレス信号をメモリユニット１に発行する。
【００４４】
これにより、前記と同様にして、第２のテスト用メモリセルアレイ３００からビット線３を介して入力されるニーモニックコード“ａｄｄ  ８，Ａ０”の命令がデータ出力回路５０からデータバス３０に出力される。アドレスレジスタＡ０は初期値として“０”が設定されているので、この命令が実行されることによりアドレスレジスタＡ０は“８”となる。
【００４５】
つぎに、ＣＰＵ２から１２８本のワード線ＷＬの中の１番目のワード線（ＷＬ（ＮＯ．１））を選択し、かつビット線４を選択するためのアドレス信号をメモリユニット１に発行する。
【００４６】
これにより、前記と同様にして、第２のテスト用メモリセルアレイ３００からビット線４を介して入力されるニーモニックコード“ｊｕｍｐ  ０［Ａ０］”の命令がデータ出力回路５０からデータバス３０に出力される。この命令が実行されることにより、ＣＰＵ２はメモリセルアレイ１００のアドレス“８”に記憶されたプログラムを実行しようとする。アドレス“８”に記憶された命令は、１２８本のワード線の中の２番目のワード線に格納されたプログラムであるので、この命令によって、ＣＰＵ２は、つぎに、１２８本のワード線ＷＬの中の２番目のワード線（ＷＬ（ＮＯ．２））を選択し、かつビット線１を選択するアドレス信号をメモリユニット１に発行する。
【００４７】
以上のような動作を繰り返すことにより、１２８本のワード線が１番目から１２８番目までアクセスされ、アクセスされる都度にワード線番号１〜１２８が入出力Ｉ／Ｆ３の外部ポートＥＸＴに転送されることになる。
【００４８】
このように実施の形態においては、プログラム実行装置でデータ処理と同等の速度で命令実行を行いつつ外部にワード線番号が出力されるので、これをモニタして各ワード線番号の有無を判定するようにすれば、データ処理のプログラムの実行速度は保ったまま、データ処理でアクセスされる可能性のあるメモリセルアレイの各ワード線が実際にアクティブ状態になったか否かを判定することができる。したがって、ワード線選択回路に故障があったときには故障個所の行番号の欠落によって容易に故障個所の特定が可能になる。
【００４９】
また、上記の実施の形態においては、第２のテスト用メモリセルアレイ３００に記憶するプログラムに、つぎのアドレスにジャンプするための命令を備えさせ、ワード線選択回路４０によって選択可能な複数のワード線の全てが選択されるようにしたので、ワード線アクセスのテストを高速化することができる。
【００５０】
なお、上記の実施の形態においては、二種類のビット線選択回路（ビット線選択回路６０，７０）を用いたが、一種類のビット線選択回路６０のみを用いてもよい。この場合には、第１のテスト用メモリセルアレイ２００を省略し、かつビット線選択回路７０でテストモード時にテスト用ビット線に入れ替えられるビット線１に接続されている第２のテスト用メモリセルアレイ３００のメモリセルには、プログラミングは行わない（＝メモリセルは配置しない）ようにする。
【００５１】
このようにすると、テストモード時にはワード線の番号ではなくメモリセルアレイ１００の内容そのものが外部に出力される。テストモード時には、ワード線がＮＯ．１〜ＮＯ．１２８まで順番にアクセスされていくので、外部にも各ワード線に接続されたメモリセルアレイ１００の内容が順次出力される。したがって、これを外部でモニタして、ある特定のデータが特定の順番で出力されることをチェックすればワード線のチェックが可能となる。また、この手法では、テストをする人が確認しなければいけない部分は、各ワード線のビット３の位置にプログラミングされているデータだけですむ。このような構成では、データ処理のプログラムの実行速度は保ったまま、データ処理でアクセスされる可能性のあるメモリセルアレイ１００のプログラムデータを読み出すことができる。そのため、プログラムデータが記憶されているかどうかをメモリセル単位でテストすることが可能になる。
【００５２】
【発明の効果】
以上説明したように、この発明によれば、プログラム実行装置でデータ処理と同等の速度で命令実行を行いつつ外部にワード線番号が出力されるので、これをモニタして各ワード線番号の有無を判定するようにすれば、データ処理のプログラムの実行速度は保ったまま、データ処理でアクセスされる可能性のあるメモリセルアレイの各ワード線が実際にアクティブ状態になったか否かを判定することができる。したがって、ワード線選択回路に故障があったときには故障個所の行番号の欠落によって容易に故障個所の特定が可能になる。
【図面の簡単な説明】
【図１】この発明にかかるデータ処理装置の概念的構成を示すブロック図である。
【図２】この発明にかかるデータ処理装置のメモリユニットの内部構成を示すブロック図である。
【図３】第２のテスト用メモリセルユニットに記憶されるテスト用プログラムの一例を示す図である。
【図４】データ出力回路に内蔵されるビット線選択回路の内部構成を示す回路図である。
【図５】データ出力回路に内蔵される他のビット線選択回路の内部構成を示す回路図である。
【符号の説明】
１  メモリユニット、２  ＣＰＵ、３  入出力Ｉ／Ｆ、２０  アドレスバス、３０  データバス、４０  ワード線選択回路、５０  データ出力回路、６０，７０  ビット線選択回路、６１〜６４，７１〜７４  トランジスタ、１００  メモリセルアレイ、２００  第１のテスト用メモリセルアレイ、３００  第２のテスト用メモリセルアレイ。
【図１】
2004213800.tif 000003
【図２】
2004213800.tif 000004
【図３】
2004213800.tif 000005
【図４】
2004213800.tif 000006
【図５】
2004213800.tif 000007