(57)【要約】      （修正有）【課題】不良ビットラインだけでなく、不良ワードラインまでリペアすることができる、ワードラインリペアが可能なフラッシュメモリ素子の提供。【解決手段】Ｉ／Ｏブロック単位で区分されたメインセルアレイと、ワードラインの数がＩ／Ｏブロックを構成する列の数と一致し、ワードラインに連結されたセルの数がＩ／Ｏブロックの数と一致するリダンダンシセルアレイと、メインセルアレイの不良ワードライン情報及び不良ワードラインを代理するリペアブロックに対する連結情報を格納するＣＡＭセルアレイと、不良ワードライン情報に応じて、不良ワードラインに印加されるワードライン電圧をリダンダンシセルアレイに伝達するワードライン電圧スイッチング部と、メインセルアレイの列選択信号に基づいてＩ／Ｏブロックの列に対応するリペアブロックのワードラインを選択し、選択されたワードラインにワードライン電圧を印加するワードライン選択手段とを含んでなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
多数のセルがＩ／Ｏブロック単位で区分されたメインセルアレイと、
ワードラインの数が前記Ｉ／Ｏブロックを構成する列の数と一致し、前記ワードラインに連結されたセルの数が前記Ｉ／Ｏブロックの数と一致するリペアブロックからなるリダンダンシセルアレイと、
前記メインセルアレイの不良ワードライン情報、及び前記不良ワードラインを代理するリペアブロックに対する連結情報を含んだ情報を格納するＣＡＭセルアレイと、
前記不良ワードライン情報に応じて、前記不良ワードラインに印加されるワードライン電圧を前記リダンダンシセルアレイに伝達するワードライン電圧スイッチング部と、
前記連結情報に応じてイネーブルされ、前記メインセルアレイの列選択信号に基づいて前記Ｉ／Ｏブロックの列に対応する前記リペアブロックのワードラインを選択し、選択されたワードラインに前記ワードライン電圧を印加するワードライン選択手段とを含んでなり、
前記不良ワードラインを経由して格納されるデータを、Ｉ／Ｏブロック単位で前記リペアブロックの該当列を経由して順次格納して、前記不良ワードラインをリペアする
ことを特徴とするフラッシュメモリ素子のワードラインリペア回路。
【請求項２】
請求項１に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記Ｉ／Ｏブロックは１６個である
ことを特徴とする回路。
【請求項３】
請求項１又は２に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記Ｉ／Ｏブロックは１０２４本のワードラインと６４本の列からなり、
前記リペアブロックは６４本のワードラインと１６本の列からなる
ことを特徴とする回路。
【請求項４】
請求項１に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記ワードライン電圧スイッチング部は、
ワードライン電圧供給端子と前記メインセルアレイのワードラインとの間にそれぞれ接続され、前記ＣＡＭセルアレイの不良ワードライン信号に応じて動作する第１スイッチング手段と、
前記不良ワードライン信号を反転させるインバータと、
前記インバータから生成された不良ワードライン反転信号に応じてワードライン電圧を前記ワードライン選択手段に伝達する第２スイッチング手段とを含む
ことを特徴とする回路。
【請求項５】
請求項４に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記第１スイッチング手段及び第２スイッチング手段は電界効果トランジスタである
ことを特徴とする回路。
【請求項６】
請求項１に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記ワードライン選択手段は前記リペアブロックごとに備えられている
ことを特徴とする回路。
【請求項７】
請求項１又は６に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記ワードライン選択手段は、
前記ＣＡＭセルアレイに格納された前記連結情報に応じて発生したイネーブル信号により駆動され、前記ワードライン電圧をスイッチングする第１スイッチング手段と、
前記第１スイッチング手段及び前記リペアブロックのワードラインとの間にそれぞれ接続され、前記メインセルアレイの列選択信号に基づいて該当列に対応する前記リペアブロックのワードラインに前記ワードライン電圧をスイッチングする多数のスイッチング手段とを含む
ことを特徴とする回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ワードラインリペアが可能なフラッシュメモリ素子に係り、特に、ビットラインリダンダンシセルアレイを用いてメインセルアレイの不良ワードラインをリペアすることのできる、ワードラインリペアが可能なフラッシュメモリ素子に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリセルアレイにおいて、欠陥などの理由により不良が発生すると、不良セルを余分のセルで代替して収率の低下を防止する。このために、フラッシュメモリ素子には、メインセルアレイの他にもビットラインリダンダンシセル(Bit Line Redundancy Cell)アレイが備えられている。リダンダンシセルは、殆どビットライン方向への不良又は単一セルの不良をリペア（修復）する場合にのみ使用される。したがって、従来では、ワードライン方向に不良が発生すると、特別なリペア方法がなくて、一つのチップがそのまま不良処理される。
【０００３】
一方、ワードライン方向に不良が発生した場合、これをリペアするためには、メインセルアレイにおいて一つのワードラインに連結されたセルの個数と同一の個数が連結されたワードラインリダンダンシセルアレイを備えなければならない。この場合には、ワードラインリダンダンシセルアレイの幅がメインセルアレイの幅と同一でなければならないので、大面積を占めるうえ、素子を集積化し難いという問題点が発生する。また、セクタ内でワードライン方向に不良が発生したセルをリペアした場合、セクタ消去の際に不良が発生したワードラインのセルが続いて消去されることにより、過消去されてビットラインの漏洩電流を発生させ、その結果、同一のウェル領域に形成された全てのセルを使用することができなくなる。
【０００４】
特に、フラッシュＥＥＰＲＯＭのセクタアレイ内でワードラインをリペアする従来の技術では、ワードラインをリペアするために、ワードラインとＰウェルに同一のバイアスを印加するが、この場合にもワードライン対ワードライン(word line to word line)方式でリペアが行われるので、不良セルによる漏洩電流を遮断するためには、ワードラインリダンダンシセルアレイのウェル領域とメインセルアレイのウェル領域とを分離しなければならず、チップサイズも増加するという欠点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、この発明は、かかる問題点を解決するためのもので、その目的は、Ｘ／Ｙアドレスを組み合わせてビットラインリペア用リダンダンシセルで不良発生のワードラインをリペアすることにより、ビットライン方向のリペア及びワードライン方向のリペアを可能にしてメモリ素子の製造収率の低下を防止し、メモリ素子の信頼性を向上させることのできる、ワードラインリペアが可能なフラッシュメモリ素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、この発明の実施例に係るワードラインリペアが可能なフラッシュメモリ素子は、多数のセルがＩ／Ｏブロック単位で区分されたメインセルアレイと、ワードラインの数がＩ／Ｏブロックを構成する列の数と一致し、ワードラインに連結されたセルの数がＩ／Ｏブロックの数と一致するリペアブロックからなるリダンダンシ(redundancy)セルアレイと、メインセルアレイの不良ワードライン情報、及び不良ワードラインを代理するリペアブロックに対する連結情報を含んだ情報を格納するＣＡＭ(Content Addressable Memory)セルアレイと、不良ワードライン情報に応じて、不良ワードラインに印加されるワードライン電圧をリダンダンシセルアレイに伝達するワードライン電圧スイッチング部と、連結情報に応じてイネーブルされ、メインセルアレイの列選択信号に基づいてＩ／Ｏブロックの列に対応するリペアブロックのワードラインを選択し、選択されたワードラインにワードライン電圧を印加するワードライン選択手段とを含んでなり、不良ワードラインを経由して格納されるデータをＩ／Ｏブロック単位でリペアブロックの該当列を経由して順次格納して不良ワードラインをリペアするよう構成される。
【０００７】
前記において、Ｉ／Ｏブロックは１６個である。この際、Ｉ／Ｏブロックは１０２４本のワードラインと６４本の列からなり、リペアブロックは６４本のワードラインと１６本の列からなることが可能である。
【０００８】
一方、ワードライン電圧スイッチング部は、ワードライン電圧供給端子とメインセルアレイのワードラインとの間にそれぞれ接続され、ＣＡＭセルアレイの不良ワードライン信号に応じて動作する第１スイッチング手段と、不良ワードライン信号を反転させるインバータと、インバータから生成された不良ワードライン反転信号に応じてワードライン電圧をワードライン選択手段に伝達する第２スイッチング手段とを含む。この際、第１スイッチング手段及び第２スイッチング手段は、電界効果トランジスタで実現することが可能である。
【０００９】
ワードライン選択手段は、リペアブロックごとに備えられるが、前記ワードライン選択手段は、ＣＡＭセルアレイに格納された連結情報に応じて発生したイネーブル信号により駆動され、ワードライン電圧をスイッチングする第１スイッチング手段と、第１スイッチング手段とリペアブロックのワードラインとの間にそれぞれ接続され、メインセルアレイの列選択信号に基づいて該当列に対応するリペアブロックのワードラインにワードライン電圧をスイッチングする多数のスイッチング手段とを含む。
【発明の効果】
【００１０】
この発明は、不良ビットラインだけでなく、不良ワードラインまでリペアすることができるので、収率の低下を防止し、素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面に基づいてこの発明の好適な実施例を説明する。ただし、この発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は、この発明の開示を完全にし、当技術分野で通常の知識を有する者にこの発明の範疇を知らせるために提供されるものである。なお、図面上において、同一の符号は同一の要素を示す。
【００１２】
図１は、この発明の実施例に係るフラッシュメモリ素子のワードラインリペア回路の構成及び動作を説明するためのブロック図である。図２は、図１に示したメインセルアレイの構成を説明するための回路図である。図３は、図１に示したリダンダンシセルアレイの構成を説明するための回路図である。
【００１３】
図１を参照すると、ワードラインリペア回路は、メインセルアレイ１１０、リダンダンシセルアレイ１２０、ＣＡＭセルアレイ１３０、ワードライン電圧スイッチング部１４０、ワードライン選択手段１５０ａ〜１５０ｐ、Ｘデコーダ１６０及びＹデコーダ１７０を含む。
【００１４】
前記において、メインセルアレイ１１０は、多数のセルからなり、図２に示したように、多数のセルがＩ／ＯブロックＤ０〜Ｄ１５単位で区分される。すなわち、同一のＩ／Ｏブロックに含まれたセルは、同一のＩ／Ｏ端子に連結される。ここで、この発明の理解を助けるために、一本のワードラインには１０２４個のセルが連結され、Ｉ／Ｏブロックごとにワードラインに６４個のセルが連結された場合を例として説明する。これにより、Ｉ／Ｏブロックには、６４本の列が存在する。
【００１５】
リダンダンシセルアレイ１２０は、多数のセルからなり、多数のセルは、多数のリペアブロックに区分される。リダンダンシセルアレイ１２０は、メインセルアレイ１１０の不良ワードラインをリペアするためのもので、メインセルアレイ１１０の不良ビットラインを代替するためのビットラインリダンダンシセルアレイ（図示せず）は、別途に備えられる。ここで、この発明の理解を助けるために、リダンダンシセルアレイ１２０に１６個のリペアブロックＲＢ００〜ＲＢ１５が備えられる場合を例として説明する。一方、図３に示すように、リペアブロックＲＢ００〜ＲＢ１５は、ワードラインの数がメインセルアレイ１１０のＩ／Ｏブロックを構成する列の数（６４個）と一致し、それぞれのワードラインＲＷＬ００〜ＲＷＬ６３に連結されたセルの数がＩ／Ｏブロックの数（１６個）と一致するように区分される。これにより、それぞれのリペアブロックＲＢ００〜ＲＢ１５は、１０２４個のセルからなり、これはメインセルアレイ１１０のワードラインに連結されたセルの個数と一致する。このようなリペアブロックにおいて、第１Ｉ／Ｏ端子Ｉ／Ｏ０に連結されたセル（図面では、３つのみを表示する：Ａ’、Ｂ’及びＣ’）には、不良ワードラインの第１Ｉ／ＯブロックＤ０に格納されるデータが格納される。すなわち、リペアブロックは、第１Ｉ／ＯブロックＤ０に格納されるデータを第１列Ｉ／Ｏ０に格納する。この際、メインセルアレイ１１０の第１Ｉ／ＯブロックＤ０には、６４個のセル（図面では３つのみを表示する：Ａ、Ｂ及びＣ）が連結されており、リダンダンシセルアレイ１２０の第１列Ｉ／Ｏ０にも６４個のセル（図面では３つのみを表示する：Ａ’、Ｂ’及びＣ’）が連結されているので、横方向のデータを列方向に格納するのに何の問題も発生しない。このような方式で、メインセルアレイ１１０の第１〜第６３セル（Ａ、Ｂ及びＣ）に格納されるデータは、リダンダンシセルアレイ１２０の第１〜第６４セル（Ａ’、Ｂ’及びＣ’）に格納され、最後には第９６０〜第１０２４セル（Ｇ、Ｈ及びＩ）に格納されるデータは、リダンダンシセルアレイ１２０の第９６０〜第１０２３セル（Ｇ’、Ｈ’及びＩ’）に格納される。これにより、メインセルアレイ１１０に発生した一本の不良ワードラインは、一つのリペアブロックで代替される。
【００１６】
ＣＡＭセルアレイ１３０には、メインセルアレイ１１０に発生した不良ワードラインに対するアドレスのような情報、及び不良ワードラインを代理するリダンダンシセルアレイ１２０のリペアブロックに対する連結情報を含んだ各種の情報が格納される。特に、ＣＡＭセルアレイ１３０は、不良ワードラインに対する情報をワードライン電圧スイッチング部１４０に提供する。また、ＣＡＭセルアレイ１３０は、不良ワードラインがリダンダンシセルアレイ１２０のどのリペアブロック（図３のＲＢ００〜ＲＢ１５のいずれか一つ）で代替されたかに対する情報に応じて、多数のワードライン選択手段１５０ａ〜１５０ｐのうち該当リペアブロックに連結されたワードライン選択手段１５０をイネーブルさせるためのイネーブル信号ＲＢＥｎ００〜ＲＢＥｎ１５をワードライン選択手段１５０ａ〜１５０ｐに印加する。
【００１７】
ワードライン電圧スイッチング部１４０は、Ｘデコーダ１６０からメインセルアレイ１１０のワードライン選択信号が発生すると、ＣＡＭセルアレイ１３０に格納された不良ワードラインに対する情報と比較して、メインセルアレイ１１０の不良ワードラインにワードライン電圧が印加されることを遮断し、ワードライン電圧をリダンダンシセルアレイ１２０に伝達する。
【００１８】
次に、図４を参照してワードライン電圧スイッチング１４０の構成をより詳細に説明する。図４は、図１のワードライン電圧選択部を説明するための回路図である。
【００１９】
図４を参照すると、ワードライン電圧スイッチング部１４０は、第１及び第２スイッチング手段Ｓ３０１及びＳ３０２とインバータＩ３０１で実現することが可能である。ここで、第１スイッチング手段（便宜上、図面では一つのみを示す）Ｓ３０１は、ワードライン電圧供給端子とメインセルアレイ（図１の１１０）のワードラインとの間にそれぞれ接続され、ＣＡＭセルアレイ（図１の１３０）の不良ワードライン信号に応じてワードライン電圧ＶWLをメインセルアレイ１１０のワードラインにスイッチングする。インバータＩ３０１は、ＣＡＭセルアレイ１３０から発生した不良ワードライン信号を反転させて不良ワードライン反転信号を生成する。第２スイッチング手段（便宜上、図面では一つのみを示す）Ｓ３０２は、インバータＩ３０１からの不良ワードライン反転信号に応じてワードライン電圧ＶWLをワードライン選択手段１５０ａ〜１５０ｐに伝達する。
【００２０】
ワードライン選択手段１５０ａ〜１５０ｐは、ＣＡＭセルアレイ１３０から発生したイネーブル信号ＲＢＥｎ００〜ＲＢＥｎ１５に応じてイネーブルされ、Ｙデコーダ１７０から発生した列選択信号Ｙ００〜Ｙ６３に基づいてＩ／Ｏブロックの列に対応するリペアブロックのワードライン（ＲＷＬ０００〜ＲＷＬ６３のいずれか１本）を選択し、選択されたワードラインにワードライン電圧を印加する。より具体的に例を挙げて説明すると、次のとおりである。列選択信号Ｙ００によって一番目の列が選択されると、イネーブル信号ＲＢＥｎ００に基づいてイネーブルされたワードライン選択手段１５０ａは、一番目のワードラインＲＷＬ００を選択し、リペアブロックＲＢ００の一番目の第１ワードラインＲＷＬ００にワードライン電圧を印加する。このようにワードライン選択手段１５０ａ〜１５０ｐは、列選択信号をワードライン選択信号に変換させる動作を行う。
【００２１】
次に、図５を参照してワードライン選択手段の構成をより詳細に説明する。図５は、図１に示したワードライン選択手段を説明するための回路図である。
【００２２】
図５を参照すると、ワードライン選択手段（図１の１５０ａ〜１５０ｐ）は、第１スイッチング手段Ｓ５００と多数のスイッチング手段Ｓ５０１〜Ｓ５６４で実現することが可能である。
【００２３】
前記において、第１スイッチング手段Ｓ５００は、ＣＡＭセルアレイ（図１の１３０）に格納された連結情報に応じて発生したイネーブル信号（例えば、ＲＢＥｎ００）によって駆動され、ワードライン選択手段（図１の１５０）から伝達されたワードライン電圧ＶWLをスイッチングする。
【００２４】
多数のスイッチング手段Ｓ５０１〜Ｓ５６４は、第１スイッチング手段Ｓ５００とリペアブロックのワードラインＲＷＬ００〜ＲＷＬ６３との間にそれぞれ接続され、メインセルアレイ（図１の１１０）の列選択信号Ｙ００〜Ｙ６３に基づいて、該当列に対応するリペアブロックのワードラインにワードライン電圧ＶWLをスイッチングする。
【００２５】
前記の構成により、この発明のフラッシュメモリ素子のワードラインリペア回路は、不良ワードラインを経由して格納されるデータをＩ／Ｏブロック単位でリペアブロックの該当列を経由して順次格納して不良ワードラインをリペアする。
【００２６】
以下、図１〜図５を参照して、メインセルアレイ１１０の二番目のワードラインに誤りが発生した状態で、これをリダンダンシセルアレイ１２０の一番目のリペアブロックＲＢ００で代替する場合を例として、この発明のフラッシュメモリ素子のワードラインリペア回路の動作を、より詳細に説明する。
【００２７】
まず、メインセルアレイ１１０の二番目のワードラインに誤りが発生すると、二番目のワードラインのアドレスに対する情報と、不良ワードラインをリダンダンシセルアレイ１２０のどのリペアブロックで代替するかに対する情報をＣＡＭセルアレイ１３０に格納する。ここで、例えば、二番目のワードラインをリダンダンシセルアレイ１２０の一番目のリペアブロックＲＢ００で代替する。
【００２８】
一方、ＣＡＭセルアレイ１３０に格納された不良ワードラインに対する情報に基づき、図４に示すように、ワードライン電圧スイッチング部１４０では、メインセルアレイ１１０の二番目のワードラインに接続された第１スイッチング手段（図４のＳ３０１）がオフ状態になり、第２スイッチング手段Ｓ３０２がオン状態になる。したがって、プログラム動作又は、読出動作の際、ワードライン電圧ＶWLは、ワードライン電圧スイッチング部１４０によってメインセルアレイ１１０の二番目のワードラインに伝達されず、リダンダンシセルアレイ１２０に連結されたワードライン選択手段１５０ａ〜１５０ｐに伝達される。
【００２９】
この状態でプログラム又は読出動作の際に不良ワードラインである二番目のワードラインが選択されると、ＣＡＭセルアレイ１３０に格納された不良ワードラインの取替情報に応じて、第１イネーブル信号ＲＢＥｎ００が第１ワードライン選択手段１５０ａに印加される。
【００３０】
図１及び図５に示すように、第１イネーブル信号ＲＢＥｎ００によって第１ワードライン選択手段１５０ａの第１スイッチング手段Ｓ５００がオン状態になることにより、第１ワードライン選択手段１５０ａがイネーブルされ、ワードライン電圧ＶWLは、第２〜第６５スイッチング手段Ｓ５０１〜Ｓ５６４でスイッチングされる。この際、メインセルアレイ１１０に印加されるＹデコーダ１７０の列選択信号Ｙ００〜Ｙ６３も第１ワードライン選択手段１５０ａにも印加される。一方、第２〜第１６ワードライン選択手段１５０ｂ〜１５０ｐにも列選択信号Ｙ００〜Ｙ６３が印加されるが、第１イネーブル信号ＲＢＥｎ００によって第１ワードライン選択手段１５０ａのみがイネーブルされるため、第２〜第１６ワードライン選択手段１５０ｂ〜１５０ｐは動作しない。
【００３１】
第１ワードライン選択手段１５０ａがイネーブルされた状態で、列選択信号Ｙ００によってメインセルアレイ１１０の第１Ｉ／Ｏブロック（図２のＤ０）の一番目のセル（図２のＡ）が選択されると、列選択信号Ｙ００によって第１ワードライン選択手段１５０ａの第２スイッチング手段（図５のＳ５０１）がオン状態になって、第１ワードラインＲＷＬ００が選択され、第１スイッチング手段Ｓ５００から伝達されたワードライン電圧ＶWLが第１リペアブロックＲＢ００の第１ワードラインＲＷＬ００にスイッチングされる。
【００３２】
第１ワードラインＲＷＬ００には１６個のセル（図３では、３つのみを示す；Ａ’、Ｄ’及びＧ’）が連結されているが、第１セルＡ’のみがメインセルアレイ１１０の第１Ｉ／Ｏブロック（図２のＤ０）の一番目のセル（図２のＡ）と同一の第１Ｉ／Ｏ端子Ｉ／Ｏ０に連結されている。したがって、第１ワードラインＲＷＬ００の第１セルＡ’のみがメインセルアレイ１１０の第１Ｉ／Ｏブロック（図２のＤ０）の一番目のセル（図２のＡ）と同一のプログラム又は読出動作を行い、他のセルは動作しない。
【００３３】
このような動作で、メインセルアレイ１１０の第１Ｉ／Ｏブロック（図２のＤ０）の一番目のセル（図２のＡ）に格納されるデータがリダンダンシセルアレイ１２０の第１リペアブロックＲＢ００の第１セルＡ’に格納され、読出の際にもメインセルアレイ１１０の第１Ｉ／Ｏブロック（図２のＤ０）の一番目のセル（図２のＡ）の代わりに、リダンダンシセルアレイ１２０の第１リペアブロックＲＢ００の第１セルＡ’に格納されたデータが読み出される。
【００３４】
また、前記の動作を繰り返し行うことにより、メインセルアレイ１１０の第２ワードラインの第１Ｉ／Ｏブロックに含まれた１６個のセル（図２では、３つのみを示す；Ａ，Ｂ及びＣ）に格納されるデータは、リダンダンシセルアレイ１２０の第１リペアブロックＲＢ００の第１Ｉ／Ｏ端子Ｉ／Ｏ０に連結された１６個のセル（図３では、３つのみを示す：Ａ’、Ｂ’及びＣ’）に格納されて読み出される。
【００３５】
メインセルアレイ１１０の第２ワードラインの第８Ｉ／Ｏブロックに含まれた１６個のセル（図２では３つのみを示す；Ｄ、Ｅ及びＦ）に格納されるデータは、リダンダンシセルアレイ１２０の第１リペアブロックＲＢ００の第８Ｉ／Ｏ端子Ｉ／Ｏ７に連結された１６個のセル（図３では、３つのみを示す；Ｄ’、Ｅ’及びＦ’）に格納されて読み出される。
【００３６】
メインセルアレイ１１０の第２ワードラインの第１６Ｉ／Ｏブロックに含まれた１６個のセル（図２では、３つのみを示す；Ｇ、Ｈ及びＩ）に格納されるデータは、リダンダンシセルアレイ１２０の第１リペアブロックＲＢ００の第１６Ｉ／Ｏ端子Ｉ／Ｏ１５に連結された１６個のセル（図３では、３つのみを示す：Ｇ’、Ｈ’及びＩ’）に格納されて読み出される。
【００３７】
前記の動作により、誤りが発生したワードラインをリダンダンシセルアレイ１２０の第１リペアブロックＲＢ００で代替することにより、ワードラインのリペアが可能になる。
【図面の簡単な説明】
【００３８】
【図１】この発明の実施例に係るフラッシュメモリ素子のワードラインリペア回路の構成及び動作を説明するためのブロック図である。
【図２】図１に示したメインセルアレイの構成を説明するための回路図である。
【図３】図１に示したリダンダンシセルアレイの構成を説明するための回路図である。
【図４】図１に示したワードライン電圧選択部を説明するための回路図である。
【図５】図１に示したワードライン選択手段を説明するための回路図である。
【符号の説明】
【００３９】
１１０  メインセルアレイ
１２０  リダンダンシセルアレイ
１３０  ＣＡＭセルアレイ
１４０  ワードライン電圧スイッチング部
１５０ａ〜１５０ｎ  ワードライン選択手段
１６０  Ｘデコーダ
１７０  Ｙデコーダ
【図１】
2004213872.tif 000003
【図２】
2004213872.tif 000004
【図３】
2004213872.tif 000005
【図４】
2004213872.tif 000006
【図５】
2004213872.tif 000007