(57)【要約】【課題】書き込み用ビット線とＭＴＪ素子を接続することにより、ビット線電流を低減し低消費電力化が可能な磁気ランダムアクセスメモリを提供する。【解決手段】磁気抵抗素子から構成されたメモリセルＭＣ１の一端に接続された副ビット線ＳＢＬ１と、副ビット線にトランジスタＳＧ１を介して接続された主ビット線ＭＢＬ１と、主ビット線にトランジスタＣＧ１を介して接続されたセンスアンプ１２と、メモリセルＭＣ１の他端に接続され、第１の方向に配設された配線Ｌ１と、配線Ｌ１の一端にトランジスタＷＳ１を介して接続された動作回路１４と、配線Ｌ１の他端に接続された動作回路１３と、メモリセルＭＣ１と配線Ｌ１との交点上を通り、第１の方向と直交する第２の方向に配置されたワード線ＷＷＬ１とを具備し、読み出し動作時には、配線Ｌ１は読み出し用のワード線として働き、書き込み動作時には、配線Ｌ１は書き込み用のビット線として働く。【選択図】    図３
2004213771.tif 000002
【特許請求の範囲】
【請求項１】
磁気により電気抵抗値が変化する磁気抵抗素子から構成されたメモリセルと、
前記メモリセルの一端に接続された副ビット線と、
前記副ビット線に第１の選択回路を介して接続された主ビット線と、
前記主ビット線に第２の選択回路を介して接続されたセンスアンプと、
前記メモリセルの他端に接続され、第１の方向に配設された配線と、
前記配線の一端に第３の選択回路を介して接続された第１の動作回路と、
前記配線の他端に接続された第２の動作回路と、
前記メモリセルと前記配線とが接続された交点上を通り、前記第１の方向と直交する第２の方向に配置されたワード線とを具備し、
前記メモリセルからデータを読み出す読み出し動作時には、前記第１の動作回路はワード線ドライバとして働いて前記配線は読み出し用のワード線となり、
前記メモリセルへデータを書き込む書き込み動作時には、前記第１及び第２の動作回路はビット線ドライバ及びビット線シンカー回路のいずれかとして働いて前記配線は書き込み用のビット線となることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
磁気により電気抵抗値が変化する磁気抵抗素子から構成された複数のメモリセルと、
前記複数のメモリセルのうちの第１のメモリセルの一端に接続された第１の副ビット線と、
前記第１の副ビット線に第１の選択回路を介して接続された第１の主ビット線と、
前記第１の主ビット線に第２の選択回路を介して接続されたセンスアンプと、前記複数のメモリセルのうちの第２のメモリセルの一端に接続された第２の副ビット線と、
前記第２の副ビット線に第３の選択回路を介して接続された第２の主ビット線と、
前記第２の主ビット線と前記センスアンプとの間に接続された第４の選択回路と、
前記第１及び第２のメモリセルの他端に接続され、第１の方向に配設された配線と、
前記配線の一端に第５の選択回路を介して接続された第１の動作回路と、
前記配線の他端に接続された第２の動作回路と、
前記第１のメモリセルと前記配線とが接続された交点上を通り、前記第１の方向と直交する第２の方向に配置された第１のワード線と、
前記第２のメモリセルと前記配線とが接続された交点上を通り、前記第１の方向と直交する前記第２の方向に配置された第２のワード線とを具備し、
前記第１及び第２のメモリセルからデータを読み出す読み出し動作時には、前記第１の動作回路はワード線ドライバとして働いて前記配線は読み出し用のワード線となり、
前記第１及び第２のメモリセルへデータを書き込む書き込み動作時には、前記第１及び第２の動作回路はビット線ドライバ及びビット線シンカー回路のいずれかとして働いて、前記配線は書き込み用のビット線となることを特徴とする磁気ランダムアクセスメモリ。
【請求項３】
磁気により電気抵抗値が変化する磁気抵抗素子から構成された複数のメモリセルと、
前記複数のメモリセルのうちの第１のメモリセルの一端に接続された第１の副ビット線と、
前記第１の副ビット線に第１の選択回路を介して接続された第１の主ビット線と、
前記第１の主ビット線に第２の選択回路を介して接続されたセンスアンプと、前記複数のメモリセルのうちの第２のメモリセルの一端に接続された第２の副ビット線と、
前記第２の副ビット線に第３の選択回路を介して接続された第２の主ビット線と、
前記第２の主ビット線と前記センスアンプとの間に接続された第４の選択回路と、
前記第１のメモリセルの他端に接続され、第１の方向に配設された第１の配線と、
前記第１の配線の一端に第５の選択回路を介して接続された第１の動作回路と、
前記第１の配線の他端に接続された第２の動作回路と、
前記第２のメモリセルの他端に接続され、前記第１の方向に配設された第２の配線と、
前記第２の配線の一端に第６の選択回路を介して接続された第３の動作回路と、
前記第２の配線の他端に接続された第４の動作回路と、
前記第１のメモリセルと前記第１の配線とが接続された交点上、及び前記第２のメモリセルと前記第２の配線とが接続された交点上を通り、前記第１の方向と直交する第２の方向に配置されたワード線とを具備し、
前記第１及び第２のメモリセルからデータを読み出す読み出し動作時には、前記第１及び第３の動作回路はワード線ドライバとして働いて前記第１及び第２の配線は読み出し用のワード線となり、
前記第１のメモリセルへデータを書き込む書き込み動作時には、前記第１及び第２の動作回路はビット線ドライバ及びビット線シンカー回路のいずれかとして働いて前記第１の配線は書き込み用のビット線となり、
前記第２のメモリセルへデータを書き込む書き込み動作時には、前記第３及び第４の動作回路はビット線ドライバ及びビット線シンカー回路のいずれかとして働いて前記第２の配線は書き込み用のビット線となり、前記第２の配線には前記第１の配線に流れる電流と逆方向の電流が流れることを特徴とする磁気ランダムアクセスメモリ。
【請求項４】
前記メモリセルの他端に接続された前記配線には、前記書き込み動作時に、書き込むべきデータに従って異なる２方向の電流を流すことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記第１及び第２のメモリセルに相補なるデータを書き込む際に、２回の書き込みサイクルにて書き込みを行うことを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
【請求項６】
前記２回の書き込みサイクルにおいて、１回目の書き込みサイクルでは、前記第１のワード線に第３の方向に電流を流し、かつ前記配線に第４の方向に電流を流すことにより前記第１のメモリセルにデータの書き込みを行い、
２回目の書き込みサイクルでは、前記第２のワード線に前記第３の方向に電流を流し、かつ前記配線に前記第４の方向と逆方向の電流を流すことにより前記第２のメモリセルにデータの書き込みを行うことを特徴とする請求項５に記載の磁気ランダムアクセスメモリ。
【請求項７】
前記ワード線を共有し、かつ前記第１及び第２の副ビット線にそれぞれ接続された前記第１及び第２のメモリセルが同時に選択され、前記読み出し動作あるいは書き込み動作が行われることを特徴とする請求項３に記載の磁気ランダムアクセスメモリ。
【請求項８】
前記第１及び第３の選択回路はＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのゲートにはそれぞれ同一信号が供給されることを特徴とする請求項２または３に記載の磁気ランダムアクセスメモリ。
【請求項９】
前記第１及び第２のメモリセルに相補なるデータを書き込む際に、１回の書き込みサイクルにて書き込みを行うことを特徴とする請求項３または７に記載の磁気ランダムアクセスメモリ。
【請求項１０】
前記１回の書き込みサイクルでは、前記第１の配線に第３の方向に電流を流し、前記第２の配線に前記第３の方向と逆方向の電流を流し、かつ前記ワード線に電流を流すことにより、前記第１及び第２のメモリセルにデータの書き込みを行うことを特徴とする請求項９に記載の磁気ランダムアクセスメモリ。
【請求項１１】
前記磁気ランダムアクセスメモリが形成された半導体回路において、前記第１の選択回路が前記第１または４のメモリセルの下方に配置されていることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項１２】
前記磁気ランダムアクセスメモリが形成された半導体回路において、前記副ビット線には複数の前記メモリセルが接続されており、これら複数のメモリセルが配置された領域は、前記副ビット線と前記主ビット線との間に接続された前記選択回路が配置された領域と異なることを特徴とする請求項３に記載の磁気ランダムアクセスメモリ。
【請求項１３】
前記磁気ランダムアクセスメモリが形成された半導体回路において、前記主ビット線が配置されるピッチに対し、前記副ビット線に接続された複数のメモリセルが配置されるピッチが同一で、前記副ビット線と前記主ビット線との間に設けられた前記選択回路が配置されるピッチが２倍となっていることを特徴とする請求項１２に記載の磁気ランダムアクセスメモリ。
【請求項１４】
前記磁気抵抗素子は、ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子であることを特徴とする請求項１乃至１３のいずれか１つに記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、磁気抵抗（Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）効果を利用して“１”または“０”情報の記憶を行う磁気ランダムアクセスメモリに関するものである。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、磁気抵抗効果を利用して“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスである。近年、このＭＲＡＭは、不揮発性、高集積性、高信頼性、低消費電力性、及び高速動作を兼ね備えたユニバーサルなメモリデバイスの候補のひとつとして位置付けられ、各社で開発が始まっている。
【０００３】
前記磁気抵抗効果には、主にＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）と、ＴＭＲ（Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）の二つの効果が知られている。このうちＧＭＲ効果を示す素子は、二つの強磁性層に挟まれた導体の抵抗が上下の強磁性層のスピンの向きにより変化する効果を利用したものである。しかしながら、磁気抵抗値の変化の割合を示す、ＭＲ比は１０％程度と低いために、記憶情報の読み出し信号が小さい。このため、読み出しマージンの確保がＭＲＡＭ実現の最大の難点であり、実用性としては不十分と考えられていた。
【０００４】
一方、ＴＭＲ効果を示す素子の１例としては、２枚の強磁性層とこれら強磁性層である金属に挟まれた絶縁膜からなる積層構造を持ち、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子がある。ＭＴＪ素子は、上下の強磁性層のスピンの向きが互いに平行な場合には、トンネル絶縁膜を介した２枚の磁性層間のトンネル確率が最大となり、その結果、トンネル絶縁膜の抵抗値が最小となる。一方、スピンの向きが互いに反平行な場合には、同トンネル確率が最小となることで、トンネル絶縁膜の抵抗値が最大となる。
【０００５】
このような２つのスピン状態を実現するために、通常上記２枚の磁性体膜のうち何れか一方は、その磁化の向きが固定されており、外部磁化の影響を受けないように設定されている。一般的に、この層はピン層と呼ばれている。他方の磁性体膜は、印加される磁界の向きにより、磁化の向きがピン層と平行あるいは反平行になるようにプログラム可能となっている。こちらは、一般的にフリー層と呼ばれており、情報を蓄える役割を担っている。ＭＴＪ素子の場合、抵抗変化率としてのＭＲ比は、現在では５０％を超えるものも得られており、ＭＲＡＭ開発の主流になりつつある。
【０００６】
ＭＴＪ素子を用いたＭＲＡＭの書き込みは、前記フリー層の磁化の向きを反転させるために、それぞれのメモリセルに対して直交に通過しているビット線およびワード線に一定以上の電流を流し、これが発生する合成磁界の大きさによりフリー層の磁化の向きを制御することで行われる。
【０００７】
一方、読み出しに関しては、選択されたビットに相当するＭＴＪ素子の２枚の磁性体膜間に電圧を印加し、これを流れる電流から抵抗値を読み取ることや、定電流を選択したＭＴＪ素子に流し、これにより発生する２枚の磁性体膜間の電圧を読み出すことなどにより可能となる。
【０００８】
このようなＭＴＪ素子を用いたＭＲＡＭの一例としては、１ビットのデータを２つのＭＯＳトランジスタと２つのＭＴＪ素子で構成したものが報告されている（例えば、非特許文献１参照）。しかし、この文献におけるＭＲＡＭでは、前述したように１ビットのデータを２つのＭＯＳトランジスタと２つのＭＴＪ素子で構成しているため、メモリの大容量化を行うことが困難である。
【０００９】
これに対して、ＭＴＪ素子を用いたＭＲＡＭの他の例として、図１３に示したように、複数のメモリセルＭＣ１〜ＭＣ４に対して選択ＭＯＳトランジスタＳＧ１を共有化させることでセル面積の縮小が可能であり、高集積化に寄与する手法が提案されている（例えば、特許文献１参照）。
【００１０】
この提案のセル断面は、例えば図１４に示すような構造となる。半導体基板１０１上には、選択ＭＯＳトランジスタＳＧ１のゲート配線ＲＳＷ１、選択ＭＯＳトランジスタＳＧ１の拡散層１０２に接続された選択線ＳＬ１が配置されている。さらに、選択線ＳＬ１の上方には、書き込み用ビット線ＷＢＬ１、副ビット線ＳＢＬ１が配置される。副ビット線ＳＢＬ１上には、メモリセルＭＣ１〜ＭＣ４を構成するＭＴＪ素子ＭＴＪ１〜ＭＴＪ４が配置されている。
【００１１】
【非特許文献１】
「Ａ  １０ｎｓ  Ｒｅａｄ  ａｎｄ  Ｗｒｉｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  ｕｓｉｎｇ  ａ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ａｎｄ  ＦＥＴ  Ｓｗｉｔｃｈ  ｉｎ  ｅａｃｈ  Ｃｅｌｌ」、ＩＳＳＣＣ２０００のＤｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ、ｐ．１２８
【００１２】
【特許文献１】
特願２００１−３９０５１８号
【００１３】
【発明が解決しようとする課題】
図１４に示した構造を持つＭＲＡＭでは、書き込み用ビット線ＷＢＬ１が、ＭＴＪ素子と物理的に分離された配線となっている。書き込み用ビット線ＷＢＬ１は、ＭＴＪ素子のフリー層の向きを決定するために２方向の異なる磁場を発生させる役割を持つため、書き込み用ビット線ＷＢＬ１とＭＴＪ素子とが物理的に分離されていると、情報記憶の鍵となるＭＴＪ素子に印加される容易軸方向の書き込み磁場の低下が懸念される。したがって、その対策としてビット線電流を大きくする必要が生じ、消費電流の増大に繋がるという問題点がある。
【００１４】
そこでこの発明は、前記課題に鑑みてなされたものであり、書き込み用ビット線とＭＴＪ素子を接続することにより、ビット線電流を低減し低消費電力化が可能な磁気ランダムアクセスメモリを提供することを目的とする。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る磁気ランダムアクセスメモリは、磁気により電気抵抗値が変化する磁気抵抗素子から構成されたメモリセルと、前記メモリセルの一端に接続された副ビット線と、前記副ビット線に第１の選択回路を介して接続された主ビット線と、前記主ビット線に第２の選択回路を介して接続されたセンスアンプと、前記メモリセルの他端に接続され、第１の方向に配設された配線と、前記配線の一端に第３の選択回路を介して接続された第１の動作回路と、前記配線の他端に接続された第２の動作回路と、前記メモリセルと前記配線とが接続された交点上を通り、前記第１の方向と直交する第２の方向に配置されたワード線とを具備し、前記メモリセルからデータを読み出す読み出し動作時には、前記第１の動作回路はワード線ドライバとして働いて前記配線は読み出し用のワード線となり、前記メモリセルへデータを書き込む書き込み動作時には、前記第１及び第２の動作回路はビット線ドライバ及びビット線シンカー回路のいずれかとして働いて前記配線は書き込み用のビット線となることを特徴とする。
【００１６】
【発明の実施の形態】
この発明の実施の形態を説明する前に、参考例としての磁気ランダムアクセスメモリ（ＭＲＡＭ）について説明する。
【００１７】
このＭＲＡＭは、セル情報の読み出し信号を確保するために、図１３に示した構成を変更して、図１に示すように、ビット線に階層構造を導入し、主ビット線ＭＢＬ１と副ビット線ＳＢＬ１との間に選択ＭＯＳトランジスタＳＧ１を配置したものである。これにより、複数に分割された副ビット線のうちの少なくとも１つ以上を、選択的に主ビット線に接続することが可能である。この結果、センスアンプから見た時のビット線に接続された選択セルの数を大幅に低減させることができる。
【００１８】
従来のクロスポイント型メモリセルでは、メモリセルに対する選択性の無さから、センスアンプに非選択のメモリセル群から誤差信号が流れるという問題が生じる。この対策として、図１に示したＭＲＡＭは、実効的なビット線に接続されるメモリセル数を減少させることによって誤差信号の低減効果を狙ったものである。
【００１９】
図１に示したＭＲＡＭにおけるセル断面構造の一例を図２に示す。
【００２０】
この図２に示すセル断面では、図１４に記載したセル断面に比べ、ビット線とワード線を入れ替えたことから、図１４におけるＭＴＪ素子上層の読み出し用ビット線（ＲＢＬ１〜ＲＢＬ４）と書き込み用ワード線（ＷＷＬ１〜ＷＷＬ４とを兼ねた配線が、図２では読み出し及び書き込み用ワード線ＷＬ１〜ＷＬ４へ変更されている。さらに、図１４における選択ＭＯＳトランジスタの一方のノードであるソース線ＳＬ１が、図２では読み出し専用ビット線ＭＢＬ１へ変更されたものとなる。
【００２１】
しかし、図２に示した構造を持つＭＲＡＭにおいても、前述したように、書き込み用ビット線ＷＢＬ１が、ＭＴＪ素子と物理的に分離された配線となっている。書き込み用ビット線ＷＢＬ１は、ＭＴＪ素子のフリー層の向きを決定するために２方向の異なる磁場を発生させる役割を持つため、書き込み用ビット線ＷＢＬ１とＭＴＪ素子とが物理的に分離されていると、情報記憶の鍵となるＭＴＪ素子に印加される容易軸方向の書き込み磁場の低下が懸念される。したがって、その対策としてビット線電流を大きくする必要が生じ、消費電流の増大に繋がるという問題点がある。
【００２２】
以下に、前記参考例のＭＲＡＭにおける問題点を解決した、この発明の実施の形態について説明する。説明に際し、全図にわたり共通する部分には共通する参照符号を付す。
【００２３】
この発明の実施の形態の磁気ランダムアクセスメモリは、磁気抵抗（Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）効果を利用して“１”または“０”情報の記憶を行う素子構造を単体メモリセルとして具備している。さらに、この単体メモリセルを複数個マトリクス状に集積・配置させ、その周辺部にデコーダ回路及びセンス回路などの制御回路群を付与することで、任意のビットへのランダムアクセスによる読み出し動作あるいは書き込み動作が可能である。
【００２４】
以下の実施の形態では、クロスポイント型メモリセルを、分割した複数のビット線に配置したメモリアレイにおいて、書き込み用ビット線とＭＴＪ素子との結線を可能とする方式と、加えてこの場合の最適な主ビット線と副ビット線との間の結線方式に関して述べる。なお、ＭＴＪ素子から構成されるクロスポイント型メモリセルを例として記述するが、これに限るわけではなく、その他の磁気にて電気抵抗値を制御可能な磁気抵抗素子に適用することもできる。
【００２５】
［第１の実施の形態］
まず、この発明の第１の実施の形態のＭＲＡＭについて説明する。
【００２６】
図３は、第１の実施の形態のＭＲＡＭの構成を示す回路図である。
【００２７】
図３に示すように、ＭＴＪ素子から構成されるクロスポイント型のメモリセルＭＣ１、ＭＣ２、…、ＭＣ４は、それらの一端が共通ノードである副ビット線ＳＢＬ１に接続されている。この副ビット線ＳＢＬ１は、選択ＭＯＳトランジスタＳＧ１をスイッチとして主ビット線ＭＢＬ１に接続される。選択ＭＯＳトランジスタＳＧ１のゲートには信号線ＳＳ１が接続され、この信号線ＳＳ１はロウデコーダ１１に接続されている。主ビット線ＭＢＬ１の一端は、カラムゲート回路ＣＧ１を介してセンスアンプ（Ｓ／Ａ）１２に接続されている。
【００２８】
前記メモリセルＭＣ１、ＭＣ２、…、ＭＣ４の他端には、それぞれ配線Ｌ１、Ｌ２、…、Ｌ４が接続されている。配線Ｌ１〜Ｌ４の一端には、書き込み用ビット線ドライバ／シンカー回路１３が接続される。配線Ｌ１、Ｌ２、…、Ｌ４の他端は、それぞれワード線選択トランジスタＷＳ１、ＷＳ２、…、ＷＳ４を介して、書き込み用ビット線ドライバ／シンカー回路及び読み出し用ワード線ドライバ回路１４に接続されている。さらに、ワード線選択トランジスタＷＳ１〜ＷＳ４のゲートは、ロウデコーダ１１に接続されている。
【００２９】
前記カラムゲート回路ＣＧ１のゲートには信号線ＳＣ１が接続され、この信号線ＳＣ１はカラムデコーダ及びカラム選択線（ＣＳＬ：Ｃｏｌｕｍｎ  Ｓｅｌｅｃｔ  Ｌｉｎｅ）ドライバ回路１５に接続されている。さらに、主ビット線ＭＢＬ１には、バイアス回路１６が接続されている。
【００３０】
また、ＭＴＪ素子から構成されるクロスポイント型のメモリセルＭＣ５、ＭＣ６、…、ＭＣ８は、それらの一端が共通ノードである副ビット線ＳＢＬ２に接続されている。この副ビット線ＳＢＬ２は、選択ＭＯＳトランジスタＳＧ２をスイッチとして主ビット線ＭＢＬ２に接続される。選択ＭＯＳトランジスタＳＧ２のゲートには、信号線ＳＳ１が接続されている。主ビット線ＭＢＬ２の一端は、カラムゲート回路ＣＧ２を介してセンスアンプ（Ｓ／Ａ）１２に接続されている。さらに、前記メモリセルＭＣ５〜ＭＣ８の他端には、それぞれ前記配線Ｌ１〜Ｌ４が接続されている。
【００３１】
前記カラムゲート回路ＣＧ２のゲートには、カラムデコーダ及びカラム選択線ドライバ回路１５が接続される。さらに、主ビット線ＭＢＬ２には、バイアス回路１７が接続されている。
【００３２】
同様に、ＭＴＪ素子から構成されるクロスポイント型のメモリセルＭＣ９、ＭＣ１０、…、ＭＣ１２は、それらの一端が共通ノードである副ビット線ＳＢＬ３に接続されている。この副ビット線ＳＢＬ３は、選択ＭＯＳトランジスタＳＧ３をスイッチとして前記主ビット線ＭＢＬ１に接続される。選択ＭＯＳトランジスタＳＧ３のゲートには信号線ＳＳ２が接続され、この信号線ＳＳ２はロウデコーダ１８に接続されている。
【００３３】
前記メモリセルＭＣ９、ＭＣ１０、…、ＭＣ１２の他端には、それぞれ配線Ｌ５、Ｌ６、…、Ｌ８が接続されている。配線Ｌ５〜Ｌ８の一端には、書き込み用ビット線ドライバ／シンカー回路１９が接続される。配線Ｌ５、Ｌ６、…、Ｌ８の他端は、それぞれワード線選択トランジスタＷＳ５、ＷＳ６、…、ＷＳ８を介して、書き込み用ビット線ドライバ／シンカー回路及びリード用ワード線ドライバ回路２０に接続されている。さらに、ワード線選択トランジスタＷＳ５〜ＷＳ８のゲートは、ロウデコーダ１８に接続されている。
【００３４】
また同様に、ＭＴＪ素子から構成されるクロスポイント型のメモリセルＭＣ１３、ＭＣ１４、…、ＭＣ１６は、それらの一端が共通ノードである副ビット線ＳＢＬ４に接続されている。この副ビット線ＳＢＬ４は、選択ＭＯＳトランジスタＳＧ４をスイッチとして主ビット線ＭＢＬ２に接続されている。選択ＭＯＳトランジスタＳＧ４のゲートには、信号線ＳＳ２が接続されている。前記メモリセルＭＣ１３〜ＭＣ１６の他端には、それぞれ前記配線Ｌ５〜Ｌ８が接続されている。
【００３５】
また、前記メモリセルＭＣ１〜ＭＣ４、及びＭＣ９〜ＭＣ１２の下方には、書き込み用ワード線ＷＷＬ１が配置されている。この書き込み用ワード線ＷＷＬ１の一端には書き込み用ワード線ドライバ回路２１が接続され、書き込み用ワード線ＷＷＬ１の他端には書き込み用ワード線シンカー回路２２が接続されている。さらに、前記メモリセルＭＣ５〜ＭＣ８、及びＭＣ１３〜ＭＣ１６の下方には、書き込み用ワード線ＷＷＬ２が配置されている。この書き込み用ワード線ＷＷＬ２の一端には書き込み用ワード線ドライバ回路２１が接続され、書き込み用ワード線ＷＷＬ２の他端には書き込み用ワード線シンカー回路２２が接続されている。
【００３６】
図３には、例として１６ビット分のメモリセルＭＣ１〜ＭＣ１６を示したが、実際のＭＲＡＭにおいては、２次元的に適宜、メモリセルが集積・配置された構成をとる。また、分割された副ビット線ＳＢＬ１〜ＳＢＬ４のそれぞれには、４ビットのメモリセルが接続された例を示しているが、８ビットのメモリセルやその他のビット数のメモリセルを接続してもよく、これも適宜、変更可能である。
【００３７】
次に、図３を用いて前記第１の実施の形態のＭＲＡＭにおける読み出し時の動作を述べる。
【００３８】
ここでは、メモリセルＭＣ１に記憶された情報を読み出すものとする。まず、ロウデコーダ１１により、選択的に配線Ｌ１が低電圧レベルに設定される。さらに、ロウデコーダ１１により信号線ＳＳ１に“Ｈ”が印加され、副ビット線ＳＢＬ１と主ビット線ＭＢＬ１との間の選択ＭＯＳトランジスタＳＧ１がオンされる。
【００３９】
また、カラムデコーダ及びカラム選択線ドライバ回路１５により信号線ＳＣ１に“Ｈ”が印加され、主ビット線ＭＢＬ１とセンスアンプ１２との間のカラムゲート回路ＣＧ１がオンされる。
【００４０】
こうして、副ビット線ＳＢＬ１と主ビット線ＭＢＬ１との間の選択ＭＯＳトランジスタＳＧ１を介して、主ビット線ＭＢＬ１から配線Ｌ１（読み出し用ワード線ＲＷＬ１）へ選択的に電流を流す。これにより、選択したメモリセルＭＣ１に記憶されている情報を、主ビット線ＭＢＬ１からセンスアンプ１２に読み出す。さらに、センスアンプ１２に読み出された情報は、センスアンプ１２により検知及び増幅されて出力される。以上のように、読み出し時においては、配線Ｌ１は読み出し用ワード線ＲＷＬとして機能する。
【００４１】
次に、図４を用いて前記第１の実施の形態のＭＲＡＭにおける書き込み時の動作を説明する。図４は、前記第１の実施の形態のＭＲＡＭの書き込み時の動作を示す回路図である。
【００４２】
ここでは、メモリセルＭＣ１に書き込みを行う場合を述べる。書き込みの場合、主ビット線ＭＢＬ１は使用しないため、ロウデコーダ１１により信号線ＳＳ１に“Ｌ”が印加され、主ビット線ＭＢＬ１と副ビット線ＳＢＬ１との間の選択ＭＯＳトランジスタＳＧ１は非導通状態に制御される。
【００４３】
この状態で、主ビット線ＭＢＬ１と同一方向に配置された書き込み用ワード線ＷＷＬ１に電流を流すことにより、図面上でロウデコーダ１１とビット線ドライバ／シンカー回路１３とを結ぶ方向、すなわち書き込み用ワード線ＷＷＬ１に直交する方向に磁場を発生させる。書き込み用ワード線ＷＷＬ１に電流を流すために、ワード線ＷＷＬ１の一端には、書き込み用ワード線ドライバ回路２１が配置され、他端には書き込み用ワード線シンカー回路２２が配置されている。本実施の形態では、ワード線ドライバ回路２１からワード線シンカー回路２２に向かって電流を流す。
【００４４】
さらに、２軸での書き込みを行うために、メモリセルＭＣ１を挟んで副ビット線ＳＢＬ１の反対側に配置された配線Ｌ１にも電流を流し、図面上でワード線ドライバ回路２１とワード線シンカー回路２２とを結ぶ方向、すなわち書き込み用ワード線ＷＷＬ１と平行な方向に磁場を発生させる。書き込むべき情報に応じて、配線Ｌ１を流れる電流の向きにより、メモリセルＭＣ１を構成するＭＴＪ素子内のフリー層の磁区の向きを制御し、ＭＴＪ素子の抵抗値を変化させる必要がある。このため、書き込み用ビット線ドライバ／シンカー回路１３と書き込み用ビット線ドライバ／シンカー回路１４との間で、双方向に配線Ｌ１に電流が流せるように、配線Ｌ１の一端及び他端にはそれぞれビット線ドライバ／シンカー回路１３及びビット線ドライバ／シンカー回路１４配置されている。以上により、配線Ｌ１は、書き込み時には書き込む情報を決定する書き込み用ビット線ＷＢＬ１として機能する。
【００４５】
前記第１の実施の形態のＭＲＡＭにおけるメモリセル部の断面構造を図５に示す。図５に示すように、半導体基板３１内には選択ＭＯＳトランジスタＳＧ１のソース・ドレイン拡散層３２Ａ、３２Ｂ、３２Ｃが離隔して形成されている。拡散層３２Ｂ上には、絶縁膜３３内に埋め込まれたコンタクトプラグ３４が形成されており、コンタクトプラグ３４上には副ビット線ＳＢＬ１が形成されている。
【００４６】
前記副ビット線ＳＢＬ１上には、下からピン層、絶縁膜、フリー層の順で積層されたＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４が形成されている。さらに、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ４上の各々には、配線Ｌ１〜Ｌ４がそれぞれ形成されている。
【００４７】
前記拡散層３２Ａと拡散層３２Ｂとの間、及び拡散層３２Ｂと拡散層３２Ｃとの間には、選択ＭＯＳトランジスタＳＧ１のゲート（信号線ＳＳ１）が形成されている。そして、これら拡散層３２Ａ、３２Ｂ、３２Ｃ、及び信号線ＳＳ１を含む選択ＭＯＳトランジスタＳＧ１が構成されている。
【００４８】
前記拡散層３２Ａ、３２Ｃ上には、コンタクトプラグ３５が形成されている。これらコンタクトプラグ３５上には、主ビット線ＭＢＬ１が形成されている。さらに、主ビット線ＭＢＬ１の上方には、絶縁膜３３を介して書き込み用ワード線ＷＷＬ１が形成されている。
【００４９】
図５に示した断面構造において、書き込み用ワード線ＷＷＬ１はＭＴＪ素子ＭＴＪ１〜ＭＴＪ４内のフリー層の困難軸方向の磁場を発生する配線である。また、配線Ｌ１は、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ４内のフリー層の容易軸方向の磁場を発生する配線であり、読み出し用ワード線ＲＷＬ１または書き込み用ビット線ＷＢＬ１として機能する。すなわち、配線Ｌ１は、読み出し時にメモリセルを選択するワード線として働き、書き込み時に書き込むべき情報を制御するビット線として働く。同様に、配線Ｌ２〜Ｌ４は、それぞれ読み出し用ワード線ＲＷＬ２または書き込み用ビット線ＷＢＬ２、読み出し用ワード線ＲＷＬ３または書き込み用ビット線ＷＢＬ３、読み出し用ワード線ＲＷＬ４または書き込み用ビット線ＷＢＬ４として機能する。
【００５０】
以上説明したように第１の実施の形態では、ＭＴＪ素子を挟んで副ビット線（分割ビット線）と反対側に配置された配線を、読み出し時にはワード線として機能させ、書き込み時にはビット線として機能させる。これにより、従来のＭＲＡＭでは実現できなかった、ＭＴＪ素子のフリー層の向きを決定するために２方向の異なる磁場を発生させる必要のある書き込み用ビット線ＷＢＬ１が、メモリセルＭＣ１内のＭＴＪ素子ＭＴＪ１と物理的に接続した構成を取ることが可能となる。これにより、情報記憶の鍵となる、ＭＴＪ素子に印加される容易軸方向の書き込み磁場の低下を回避できる。
【００５１】
［第２の実施の形態］
次に、この発明の第２の実施の形態のＭＲＡＭについて説明する。
【００５２】
図６は、第２の実施の形態のＭＲＡＭの構成を示す回路図である。図３に示した前記第１の実施の形態と第２の実施の形態との違いは、第１の実施の形態は１つのメモリセルで１ビットの情報を記憶するのに対し、第２の実施の形態は２つのメモリセルで１ビットの情報を記憶する（いわゆる２ビット／セル）構成を有する点である。前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に、異なる構成部分のみを説明する。
【００５３】
図６に示すように、カラムゲート回路ＣＧ１、ＣＧ２のゲートには、信号線ＳＣ１が共通に接続されている。その他の回路構成は、前記第１の実施の形態と同様である。
【００５４】
この第２の実施の形態のＭＲＡＭの動作は以下のようになる。
【００５５】
読み出し時には、信号線ＳＳ１及び信号線ＳＣ１を高電圧レベルに駆動し、選択ＭＯＳトランジスタＳＧ１、ＳＧ２、及びカラムゲート回路ＣＧ１、ＣＧ２をオンする。さらに、ロウデコーダ１１によりワード線選択トランジスタＷＳ１をオンする。そして、読み出し用ワード線ドライバ回路１４により、読み出し用ワード線ＲＷＬ１（配線Ｌ１）を低電圧レベルへ駆動する。これにより、相補データが書き込まれた２ビット分のメモリセルＭＣ１、ＭＣ５に記憶されたデータを、副ビット線ＳＢＬ１と副ビット線ＳＢＬ２を経由して主ビット線対（ＭＢＬ１／ＭＢＬ２）へ読み出す。
【００５６】
主ビット線対に読み出されたデータは、カラムゲート回路ＣＧ１、ＣＧ２を介して相補データのままセンスアンプ（Ｓ／Ａ）１２へ転送される。さらに、転送された相補データは、センスアンプ１２により検知及び増幅され、例えばチップ外に読み出される。
【００５７】
一方、書き込み時には、図７（ａ）、図７（ｂ）に示すように、２度の書き込み動作が必要となる。これは、一本の書き込み用ビット線ＷＢＬ１に接続された選択すべき２ビットのメモリセルＭＣ１、ＭＣ２に相補データを書き込む必要からであり、書き込み用ビット線ＷＢＬ１に向きの異なる電流を流す必要があることに起因する。
【００５８】
図７（ａ）に示す第１の書き込みサイクルでは、ビット線ドライバ／シンカー回路１４からビット線ドライバ／シンカー回路１３の方向へ書き込み用ビット線ＷＢＬ１に電流を流し、かつ書き込み用ワード線ＷＷＬ１にも電流を流す。これにより、メモリセルＭＣ１への書き込み（２軸書き込み）を完了させる。
【００５９】
その後、図７（ｂ）に示す第２の書き込みサイクルでは、書き込み用ビット線ＷＢＬ１に流す電流の向きを切り替え、ビット線ドライバ／シンカー回路１３からビット線ドライバ／シンカー回路１４の方向へ電流を流し、かつ書き込み用ワード線ＷＷＬ１に電流を流す代わりに、書き込み用ワード線ＷＷＬ２に電流を流す。これにより、メモリセルＭＣ２への書き込みを完了させる。このように、２回の書き込みサイクルで、メモリセルＭＣ１、ＭＣ２へ相補データの書き込みを行う。
【００６０】
以上説明したように第２の実施の形態では、２つのメモリセルで１ビットのデータを記憶する、２セル／ビット構成とした場合でも、ＭＴＪ素子を挟んで副ビット線（分割ビット線）と反対側に配置された配線を、読み出し時にはワード線として機能させ、書き込み時にはビット線として機能させる。これにより、従来のＭＲＡＭでは実現できなかった、ＭＴＪ素子のフリー層の向きを決定するために２方向の異なる磁場を発生させる必要のある書き込み用ビット線ＷＢＬ１が、メモリセルＭＣ１内のＭＴＪ素子ＭＴＪ１と物理的に接続した構成を取ることが可能となる。これにより、情報記憶の鍵となる、ＭＴＪ素子に印加される容易軸方向の書き込み磁場の低下を回避できる。
【００６１】
［第３の実施の形態］
次に、この発明の第３の実施の形態のＭＲＡＭについて説明する。
【００６２】
図８は、第３の実施の形態のＭＲＡＭの構成を示す回路図である。前記第２の実施の形態では、相補データの書き込みに２回の書き込みサイクルが必要であったが、この第３の実施の形態では１回の書き込みサイクルで相補データの書き込みを完了させることが可能である。
【００６３】
前述した第２の実施の形態では、信号線ＳＳ１が選択ＭＯＳトランジスタＳＧ１、ＳＧ２のゲートに接続されていたが、この第３の実施の形態では信号線ＳＳ１が選択ＭＯＳトランジスタＳＧ１及びＳＧ３のゲートに接続されている。さらに、前記第２の実施の形態では、選択ＭＯＳトランジスタＳＧ３の電流通路の一端が主ビット線ＭＢＬ１に接続され、選択ＭＯＳトランジスタＳＧ４の電流通路の一端が主ビット線ＭＢＬ２に接続されていたが、この第３の実施の形態では選択ＭＯＳトランジスタＳＧ３の電流通路の一端が主ビット線ＭＢＬ２に接続され、選択ＭＯＳトランジスタＳＧ４の電流通路の一端が主ビット線ＭＢＬ１に接続されている。前記第２の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に、異なる構成部分のみを説明する。
【００６４】
図８を用いて第３の実施の形態のＭＲＡＭにおける読み出し時の動作について説明する。ここでは、メモリセルＭＣ１、ＭＣ９に記憶された情報を読み出すものとする。
【００６５】
まず、選択すべきメモリセルＭＣ１、ＭＣ９をそれぞれ含んだ副ビット線ＳＢＬ１、ＳＢＬ３を主ビット線ＭＢＬ１、ＭＢＬ２に選択的に接続するため、信号線ＳＳ１を高電圧レベルに駆動し、選択ＭＯＳトランジスタＳＧ１、ＳＧ３をオンする。また、信号線ＳＣ１を高電圧レベルに駆動し、カラムゲート回路ＣＧ１、ＣＧ２をオンする。さらに、ロウデコーダ１１によりワード線選択トランジスタＷＳ１をオンし、またロウデコーダ１８によりワード線選択トランジスタＷＳ５をオンする。そして、アクセスすべきメモリセルＭＣ１、ＭＣ５をそれぞれ含む２本の読み出し用ワード線ＲＷＬ１（配線Ｌ１）、ＲＷＬ５（配線Ｌ５）を低電圧レベルに設定する。
【００６６】
これにより、同一の書き込み用ワード線ＷＷＬ１上に配置された２つのメモリセルＭＣ１、ＭＣ５に記憶された情報が、それぞれ副ビット線ＳＢＬ１、ＳＢＬ３を介して、主ビット線対ＭＢＬ１、ＭＢＬ２へ読み出される。このとき、前述したように、副ビット線ＳＢＬ１を主ビット線ＭＢＬ１へ接続し、副ビット線ＳＢＬ３を主ビット線ＭＢＬ２へ接続することにより、主ビット線対ＭＢＬ１／ＭＢＬ２において２ビット分のメモリセルデータが衝突するのを回避している。
【００６７】
その後、第２の実施の形態と同様に、主ビット線対に読み出されたデータは、相補データのままセンスアンプ（Ｓ／Ａ）へ転送される。さらに、転送された相補データは、センスアンプ１２により検知及び増幅され、例えばチップ外に読み出される。
【００６８】
次に、図９を用いて前記第３の実施の形態のＭＲＡＭにおける書き込み時の動作を説明する。図９は、前記第３の実施の形態のＭＲＡＭの書き込み時の動作を示す回路図である。
【００６９】
ここでは、メモリセルＭＣ１、ＭＣ５に相補データの書き込みを行う場合を述べる。図９に示すように、選択すべきメモリセルＭＣ１、ＭＣ５の書き込み用ビット線ＷＢＬ１、ＷＢＬ５は独立に分割され、書き込み用ワード線ＷＷＬ１は共通の配線となっている。
【００７０】
そこで、例えば、書き込み用ワード線ドライバ回路２１から書き込み用ワード線シンカー回路２２へ向かって、書き込み用ワード線ＷＷＬ１に電流を流す。これと同時に、書き込み用ビット線ＷＢＬ１に、ビット線ドライバ／シンカー回路１４からビット線ドライバ／シンカー回路１３へ向かって電流を流し、また書き込み用ビット線ＷＢＬ５に、ビット線ドライバ／シンカー回路１９からビット線ドライバ／シンカー回路２０へ向かって電流を流す。これにより、メモリセルＭＣ１、ＭＣ５への２ビット分の相補データの書き込みを、１回の書き込みサイクルで完了させることができる。
【００７１】
この第３の実施の形態では、このように共通な書き込み用ワード線ＷＷＬと、独立した書き込み用ビット線ＷＢＬ１、ＷＢＬ５との交点に配置される２ビットのメモリセルを、相補データを記憶するメモリセルの組としてアドレスを割り付けることにより、１回の書き込み動作で２つのメモリセルへ相補データを書き込むことが可能になる。
【００７２】
次に、前記第３の実施の形態のＭＲＡＭにおけるメモリセル部のレイアウトを図１０、図１１に示す。図１０はＭＴＪ素子ＭＴＪ１〜ＭＴＪ１６を含むメモリセルＭＣ１〜ＭＣ１６を主として示した平面図であり、図１１は選択ＭＯＳトランジスタＳＧ１〜ＳＧ４を主として示した平面図である。
【００７３】
図１０に示すように、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ１６が２次元的に集積して配置されている。さらに、４ビット分のＭＴＪ素子ＭＴＪ１〜ＭＴＪ４に対して共通配線である副ビット線ＳＢＬ１が配置される。同様に、ＭＴＪ素子ＭＴＪ５〜ＭＴＪ８に対して共通配線である副ビット線ＳＢＬ２が配置され、ＭＴＪ素子ＭＴＪ９〜ＭＴＪ１２に対して共通配線である副ビット線ＳＢＬ３が配置され、さらにＭＴＪ素子ＭＴＪ１３〜ＭＴＪ１６に対して共通配線である副ビット線ＳＢＬ４が配置されている。
【００７４】
ＭＴＪ素子ＭＴＪ１、ＭＴＪ５上には、これらに接続された配線Ｌ１が配置されている。同様に、ＭＴＪ素子ＭＴＪ２、ＭＴＪ６上には配線Ｌ２が配置され、ＭＴＪ素子ＭＴＪ３、ＭＴＪ７上には配線Ｌ３が配置され、ＭＴＪ素子ＭＴＪ４、ＭＴＪ８上には配線Ｌ４が配置されている。さらに、ＭＴＪ素子ＭＴＪ９、ＭＴＪ１３上には配線Ｌ５が配置され、ＭＴＪ素子ＭＴＪ１０、ＭＴＪ１４上には配線Ｌ６、ＭＴＪ素子ＭＴＪ１１、ＭＴＪ１５上には配線Ｌ７、ＭＴＪ素子ＭＴＪ１２、ＭＴＪ１６上には配線Ｌ８がそれぞれ配置されている。これら配線Ｌ１〜Ｌ８は、読み出し時には読み出し用ワード線として機能し、書き込み時には書き込み用ビット線として機能する。
【００７５】
さらに、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ４、ＭＴＪ９〜ＭＴＪ１２の下方には、副ビット線ＳＢＬ１、ＳＢＬ３と並行して書き込み用ワード線ＷＷＬ１が配置される。ＭＴＪ素子ＭＴＪ５〜ＭＴＪ８、ＭＴＪ１３〜ＭＴＪ１６の下方には、副ビット線ＳＢＬ２、ＳＢＬ４と並行して書き込み用ワード線ＷＷＬ２が配置されている。
【００７６】
また、副ビット線ＳＢＬ１は、配線Ｌ１と配線Ｌ２との間に配置されたコンタクトプラグＣＰ１を介して、図１１に示す選択ＭＯＳトランジスタＳＧ１のソース・ドレイン拡散層３２Ｂに接続される。副ビット線ＳＢＬ２は、配線Ｌ３と配線Ｌ４との間に配置されたコンタクトプラグＣＰ２を介して、選択ＭＯＳトランジスタＳＧ２のソース・ドレイン拡散層３２Ｂに接続される。副ビット線ＳＢＬ３は、配線Ｌ５と配線Ｌ６との間に配置されたコンタクトプラグＣＰ３を介して、選択ＭＯＳトランジスタＳＧ３のソース・ドレイン拡散層３２Ｂに接続される。さらに、副ビット線ＳＢＬ４は、配線Ｌ７と配線Ｌ８との間に配置されたコンタクトプラグＣＰ４を介して、選択ＭＯＳトランジスタＳＧ４のソース・ドレイン拡散層３２Ｂに接続される。
【００７７】
選択ＭＯＳトランジスタＳＧ１〜ＳＧ４の各々の領域には、拡散層３２Ａ、３２Ｃが拡散層３２Ｂと離隔して配置されている。選択ＭＯＳトランジスタＳＧ１、ＳＧ３の拡散層３２Ａと拡散層３２Ｂとの間、及び拡散層３２Ｂと拡散層３２Ｃとの間には、ゲートである信号線ＳＳ１が配置されている。さらに、選択ＭＯＳトランジスタＳＧ２、ＳＧ４の拡散層３２Ａと拡散層３２Ｂとの間、及び拡散層３２Ｂと拡散層３２Ｃとの間には、ゲートである信号線ＳＳ５が配置されている。
【００７８】
主ビット線ＭＢＬ１は、コンタクトプラグＣＰ５を介して選択ＭＯＳトランジスタＳＧ１、ＳＧ４の拡散層３２Ａ、３２Ｃに接続される。さらに、主ビット線ＭＢＬ２は、コンタクトプラグＣＰ５を介して選択ＭＯＳトランジスタＳＧ２及びＳＧ３の拡散層３２Ａ、３２Ｃに接続されている。
【００７９】
ここで、同一の副ビット線に接続された４ビット分のＭＴＪ素子を配置する領域と、選択ＭＯＳトランジスタを配置する領域とを、図１０、１１に示したように同一にしないことにより、選択ＭＯＳトランジスタと主ビット線との結線の自由度を広げることができる。その結果、主ビット線対のいずれの配線に対しても、選択ＭＯＳトランジスタの拡散層の他端部を結線することが可能となり、新規な配線層を導入することなく、副ビット線から主ビット線への結線を、図１０、図１１に示したように交差させることが可能となる。
【００８０】
さらに、選択ＭＯＳトランジスタのゲート配線である、２つの信号線ＳＳ１、ＳＳ５を交互に割り振ることで、図１０、図１１に示した結線状態を実現できる。
【００８１】
次に、前記第３の実施の形態のＭＲＡＭにおけるメモリセル部の断面構造を図１２に示す。
【００８２】
図１２に示すように、半導体基板３１内には選択ＭＯＳトランジスタＳＧ１、ＳＧ５のソース・ドレイン拡散層３２Ａ、３２Ｂ、３２Ｃが離隔して形成されている。拡散層３２Ｂ上には、絶縁膜３３内に埋め込まれたコンタクトプラグＣＰ１、ＣＰ２が形成されている。コンタクトプラグＣＰ１上には、副ビット線ＳＢＬ１が形成されている。
【００８３】
前記副ビット線ＳＢＬ１上には、下からピン層、絶縁膜、フリー層の順で積層されたＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４が形成されている。さらに、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ４上の各々には、配線Ｌ１〜Ｌ４がそれぞれ形成されている。
【００８４】
前記拡散層３２Ａと拡散層３２Ｂとの間、及び拡散層３２Ｂと拡散層３２Ｃとの間のチャネル領域上には、選択ＭＯＳトランジスタＳＧ１のゲート（信号線ＳＳ１）、または選択ＭＯＳトランジスタＳＧ２のゲート（信号線ＳＳ５）が形成されている。そして、これら拡散層３２Ａ、３２Ｂ、３２Ｃ、信号線ＳＳ１を含む選択ＭＯＳトランジスタＳＧ１が構成され、拡散層３２Ａ、３２Ｂ、３２Ｃ、信号線ＳＳ５を含む選択ＭＯＳトランジスタＳＧ２が構成されている。
【００８５】
前記拡散層３２Ａ、３２Ｃ上には、コンタクトプラグＣＰ５が形成されている。これらコンタクトプラグＣＰ５上には、主ビット線ＭＢＬ１または図示しないＭＢＬ５が形成されている。さらに、主ビット線ＭＢＬ１の上方には、絶縁膜３３を介して書き込み用ワード線ＷＷＬ１が形成されている。
【００８６】
以上説明したように第３の実施の形態では、前記第２の実施の形態と同様に、２つのメモリセルで１ビットのデータを記憶する、２セル／ビット構成とした場合において、ＭＴＪ素子を挟んで副ビット線（分割ビット線）と反対側に配置された配線を、読み出し時にはワード線として機能させ、書き込み時にはビット線として機能させる。これにより、従来のＭＲＡＭでは実現できなかった、ＭＴＪ素子のフリー層の向きを決定するために２方向の異なる磁場を発生させる必要のある書き込み用ビット線ＷＢＬ１が、メモリセルＭＣ１内のＭＴＪ素子ＭＴＪ１と物理的に接続した構成を取ることが可能となる。これにより、情報記憶の鍵となる、ＭＴＪ素子に印加される容易軸方向の書き込み磁場の低下を回避できる。さらに、２セル／ビット構成時の相補データの書き込みを１回の書き込みサイクルで完了させることにより、書き込み動作を高速化することができる。
【００８７】
本発明の実施の形態によれば、クロスポイント型メモリセルを用い、また副ビット線（分割ビット線）構造を採用した磁気ランダムアクセスメモリにおいて、前記メモリセルの一端は副ビット線に接続され、メモリセルの他端は複数の分離独立された配線層へ接続される。この配線層は、メモリセルの読み出し時には読み出し用ワード線として働き、一方メモリセルへに書き込み時には書き込み用ビット線として働くように構成されている。これにより、ＭＴＪ素子のフリー層の向きを決定するために２方向の異なる磁場を発生させる必要のある書き込み用ビット線が、ＭＴＪ素子と物理的に接続された構成を取ることが可能となる。この結果、情報記憶の鍵となるＭＴＪ素子に印加される容易軸方向の書き込み磁場の低下を回避でき、低消費電力なＭＲＡＭを実現できる。
【００８８】
さらに、２つのメモリセルで１ビットのデータを記憶する、２セル／ビット構成とした場合、主ビット線対へ接続される少なくとも２つ以上の副ビット線単位が、同一の書き込み用ワード線上に配置されるように構成する。これにより、書き込み電流が低減でき、かつ１ビット情報に対応する２つのメモリセルへの同時書き込みが実現できる。以上により、低消費電力でかつ高速書き込み動作が可能な磁気ランダムアクセスメモリを実現できる。
【００８９】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００９０】
【発明の効果】
以上述べたようにこの発明によれば、書き込み用ビット線とＭＴＪ素子を接続することにより、ビット線電流を低減し低消費電力化が可能な磁気ランダムアクセスメモリを提供することが可能である。
【図面の簡単な説明】
【図１】参考例の磁気ランダムアクセスメモリ（ＭＲＡＭ）の等価回路図である。
【図２】前記参考例の磁気ランダムアクセスメモリにおけるメモリセル部の断面図である。
【図３】この発明の第１の実施の形態の磁気ランダムアクセスメモリの読み出し時における信号の流れを示す回路図である。
【図４】前記第１の実施の形態の磁気ランダムアクセスメモリの書き込み時における信号の流れを示す回路図である。
【図５】前記第１の実施の形態の磁気ランダムアクセスメモリにおけるメモリセル部の断面図である。
【図６】この発明の第２の実施の形態の磁気ランダムアクセスメモリの読み出し時における信号の流れを示す回路図である。
【図７】前記第２の実施の形態の磁気ランダムアクセスメモリの書き込み時における信号の流れを示す回路図である。
【図８】この発明の第３の実施の形態の磁気ランダムアクセスメモリの読み出し時における信号の流れを示す回路図である。
【図９】前記第３の実施の形態の磁気ランダムアクセスメモリの書き込み時における信号の流れを示す回路図である。
【図１０】前記第３の実施の形態の磁気ランダムアクセスメモリにおけるメモリセル部のＭＴＪ素子を主として示すレイアウト図である。
【図１１】前記第３の実施の形態の磁気ランダムアクセスメモリにおけるメモリセル部の選択ＭＯＳトランジスタを主として示すレイアウト図である。
【図１２】前記第３の実施の形態の磁気ランダムアクセスメモリにおけるメモリセル部の断面図である。
【図１３】従来のクロスポイント型メモリセルと選択ＭＯＳトランジスタを内蔵した磁気ランダムアクセスメモリの等価回路図である。
【図１４】従来の前記磁気ランダムアクセスメモリにおけるメモリセル部の断面図である。
【符号の説明】
１１…ロウデコーダ、１２…センスアンプ（Ｓ／Ａ）、１３…書き込み用ビット線ドライバ／シンカー回路、１４…書き込み用ビット線ドライバ／シンカー回路及び読み出し用ワード線ドライバ回路、１５…カラムデコーダ及びカラム選択線（ＣＳＬ）ドライバ回路、１６…バイアス回路、１７…バイアス回路、１８…ロウデコーダ、１９…書き込み用ビット線ドライバ／シンカー回路、２０…書き込み用ビット線ドライバ／シンカー回路及びリード用ワード線ドライバ回路、２１…書き込み用ワード線ドライバ回路、２２…書き込み用ワード線シンカー回路、ＭＢＬ１、ＭＢＬ２…主ビット線、ＭＣ１、ＭＣ２、…、ＭＣ１６…メモリセル、ＲＷＬ１…読み出し用ワード線、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４…副ビット線、ＷＢＬ１…書き込み用ビット線、ＷＷＬ１、ＷＷＬ２…書き込み用ワード線。
【図１】
2004213771.tif 000003
【図２】
2004213771.tif 000004
【図３】
2004213771.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004213771.tif 000009
【図８】
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【図９】
2004213771.tif 000011
【図１０】
2004213771.tif 000012
【図１１】
2004213771.tif 000013
【図１２】
2004213771.tif 000014
【図１３】
2004213771.tif 000015
【図１４】
2004213771.tif 000016
【手続補正書】
【提出日】平成15年5月7日(2003.5.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
磁気により電気抵抗値が変化する磁気抵抗素子から構成されたメモリセルと、
前記メモリセルの一端に接続された副ビット線と、
前記副ビット線に第１の選択回路を介して接続された主ビット線と、
前記主ビット線に第２の選択回路を介して接続されたセンスアンプと、
前記メモリセルの他端に接続され、第１の方向に配設された配線と、
前記配線の一端に第３の選択回路を介して接続された第１の動作回路と、
前記配線の他端に接続された第２の動作回路と、
前記メモリセルと前記配線とが接続された交点上を通り、前記第１の方向と直交する第２の方向に配置されたワード線とを具備し、
前記メモリセルからデータを読み出す読み出し動作時には、前記第１の動作回路はワード線ドライバとして働いて前記配線は読み出し用のワード線となり、
前記メモリセルへデータを書き込む書き込み動作時には、前記第１の動作回路はビット線ドライバまたはビット線シンカーのいずれか一方として働き、前記第２の動作回路は前記ビット線ドライバまたはビット線シンカーの残りの他方として働いて、前記配線は書き込み用のビット線となることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記メモリセルの他端に接続された前記配線には、前記書き込み動作時に、書き込むべきデータに従って異なる２方向の電流を流すことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記磁気ランダムアクセスメモリが形成された半導体回路において、前記第１の選択回路が前記メモリセルの下方に配置されていることを特徴とする請求項１または２に記載の磁気ランダムアクセスメモリ。
【請求項４】
磁気により電気抵抗値が変化する磁気抵抗素子から構成された複数のメモリセルと、
前記複数のメモリセルのうちの第１のメモリセルの一端に接続された第１の副ビット線と、
前記第１の副ビット線に第１の選択回路を介して接続された第１の主ビット線と、
前記第１の主ビット線に第２の選択回路を介して接続されたセンスアンプと、前記複数のメモリセルのうちの第２のメモリセルの一端に接続された第２の副ビット線と、
前記第２の副ビット線に第３の選択回路を介して接続された第２の主ビット線と、
前記第２の主ビット線と前記センスアンプとの間に接続された第４の選択回路と、
前記第１及び第２のメモリセルの他端に接続され、第１の方向に配設された配線と、
前記配線の一端に第５の選択回路を介して接続された第１の動作回路と、
前記配線の他端に接続された第２の動作回路と、
前記第１のメモリセルと前記配線とが接続された交点上を通り、前記第１の方向と直交する第２の方向に配置された第１のワード線と、
前記第２のメモリセルと前記配線とが接続された交点上を通り、前記第１の方向と直交する前記第２の方向に配置された第２のワード線とを具備し、
前記第１及び第２のメモリセルからデータを読み出す読み出し動作時には、前記第１の動作回路はワード線ドライバとして働いて前記配線は読み出し用のワード線となり、
前記第１及び第２のメモリセルへデータを書き込む書き込み動作時には、前記第１の動作回路はビット線ドライバまたはビット線シンカーのいずれか一方として働き、前記第２の動作回路は前記ビット線ドライバまたはビット線シンカーの残りの他方として働いて、前記配線は書き込み用のビット線となることを特徴とする磁気ランダムアクセスメモリ。
【請求項５】
前記第１及び第２のメモリセルに相補なるデータを書き込む際に、２回の書き込みサイクルにて書き込みを行うことを特徴とする請求項４に記載の磁気ランダムアクセスメモリ。
【請求項６】
前記２回の書き込みサイクルにおいて、１回目の書き込みサイクルでは、前記第１のワード線に第３の方向に電流を流し、かつ前記配線に第４の方向に電流を流すことにより前記第１のメモリセルにデータの書き込みを行い、
２回目の書き込みサイクルでは、前記第２のワード線に前記第３の方向に電流を流し、かつ前記配線に前記第４の方向と逆方向の電流を流すことにより前記第２のメモリセルにデータの書き込みを行うことを特徴とする請求項５に記載の磁気ランダムアクセスメモリ。
【請求項７】
磁気により電気抵抗値が変化する磁気抵抗素子から構成された複数のメモリセルと、
前記複数のメモリセルのうちの第１のメモリセルの一端に接続された第１の副ビット線と、
前記第１の副ビット線に第１の選択回路を介して接続された第１の主ビット線と、
前記第１の主ビット線に第２の選択回路を介して接続されたセンスアンプと、前記複数のメモリセルのうちの第２のメモリセルの一端に接続された第２の副ビット線と、
前記第２の副ビット線に第３の選択回路を介して接続された第２の主ビット線と、
前記第２の主ビット線と前記センスアンプとの間に接続された第４の選択回路と、
前記第１のメモリセルの他端に接続され、第１の方向に配設された第１の配線と、
前記第１の配線の一端に第５の選択回路を介して接続された第１の動作回路と、
前記第１の配線の他端に接続された第２の動作回路と、
前記第２のメモリセルの他端に接続され、前記第１の方向に配設された第２の配線と、
前記第２の配線の一端に第６の選択回路を介して接続された第３の動作回路；前記第２の配線の他端に接続された第４の動作回路と、
前記第１のメモリセルと前記第１の配線とが接続された交点上、及び前記第２のメモリセルと前記第２の配線とが接続された交点上を通り、前記第１の方向と直交する第２の方向に配置されたワード線とを具備し、
前記第１及び第２のメモリセルからデータを読み出す読み出し動作時には、前記第１及び第３の動作回路はワード線ドライバとして働いて前記第１及び第２の配線は読み出し用のワード線となり、
前記第１のメモリセルへデータを書き込む書き込み動作時には、前記第１の動作回路はビット線ドライバまたはビット線シンカーのいずれか一方として働き、前記第２の動作回路は前記ビット線ドライバまたはビット線シンカーの残りの他方として働いて、前記第１の配線は書き込み用のビット線となり、
前記第２のメモリセルへデータを書き込む書き込み動作時には、前記第１の動作回路がビット線ドライバとして働いているとき、前記第３の動作回路はビット線シンカーとして、前記第４の動作回路はビット線ドライバとして働き、前記第１の動作回路がビット線シンカーとして働いているとき、前記第３の動作回路はビット線ドライバとして、前記第４の動作回路はビット線シンカーとして働いて、前記第２の配線は書き込み用のビット線となることを特徴とする磁気ランダムアクセスメモリ。
【請求項８】
前記第２の配線には前記第１の配線に流れる電流と逆方向の電流が流れることを特徴とする請求項７に記載の磁気ランダムアクセスメモリ。
【請求項９】
前記ワード線を共有し、かつ前記第１及び第２の副ビット線にそれぞれ接続された前記第１及び第２のメモリセルが同時に選択され、前記読み出し動作あるいは書き込み動作が行われることを特徴とする請求項７または８に記載の磁気ランダムアクセスメモリ。
【請求項１０】
前記第１及び第３の選択回路はＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのゲートにはそれぞれ同一信号が供給されることを特徴とする請求項４乃至９のいずれか１つに記載の磁気ランダムアクセスメモリ。
【請求項１１】
前記第１及び第２のメモリセルに相補なるデータを書き込む際に、１回の書き込みサイクルにて書き込みを行うことを特徴とする請求項７乃至１０のいずれか１つに記載の磁気ランダムアクセスメモリ。
【請求項１２】
前記１回の書き込みサイクルでは、前記第１の配線に第３の方向に電流を流し、前記第２の配線に前記第３の方向と逆方向の電流を流し、かつ前記ワード線に電流を流すことにより、前記第１及び第２のメモリセルにデータの書き込みを行うことを特徴とする請求項１１に記載の磁気ランダムアクセスメモリ。
【請求項１３】
前記磁気ランダムアクセスメモリが形成された半導体回路において、前記副ビット線には複数の前記メモリセルが接続されており、これら複数のメモリセルが配置された領域は、前記副ビット線と前記主ビット線との間に接続された前記選択回路が配置された領域と異なることを特徴とする請求項７乃至１２のいずれか１つに記載の磁気ランダムアクセスメモリ。
【請求項１４】
前記磁気ランダムアクセスメモリが形成された半導体回路において、前記主ビット線が配置されるピッチに対し、前記副ビット線に接続された複数のメモリセルが配置されるピッチが同一で、前記副ビット線と前記主ビット線との間に設けられた前記選択回路が配置されるピッチが２倍となっていることを特徴とする請求項１３に記載の磁気ランダムアクセスメモリ。
【請求項１５】
前記磁気抵抗素子は、ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子を含むことを特徴とする請求項１乃至１４のいずれか１つに記載の磁気ランダムアクセスメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る磁気ランダムアクセスメモリは、磁気により電気抵抗値が変化する磁気抵抗素子から構成されたメモリセルと、前記メモリセルの一端に接続された副ビット線と、前記副ビット線に第１の選択回路を介して接続された主ビット線と、前記主ビット線に第２の選択回路を介して接続されたセンスアンプと、前記メモリセルの他端に接続され、第１の方向に配設された配線と、前記配線の一端に第３の選択回路を介して接続された第１の動作回路と、前記配線の他端に接続された第２の動作回路と、前記メモリセルと前記配線とが接続された交点上を通り、前記第１の方向と直交する第２の方向に配置されたワード線とを具備し、前記メモリセルからデータを読み出す読み出し動作時には、前記第１の動作回路はワード線ドライバとして働いて前記配線は読み出し用のワード線となり、前記メモリセルへデータを書き込む書き込み動作時には、前記第１の動作回路はビット線ドライバまたはビット線シンカーのいずれか一方として働き、前記第２の動作回路は前記ビット線ドライバまたはビット線シンカーの残りの他方として働いて、前記配線は書き込み用のビット線となることを特徴とする。