(57)【要約】【課題】シグマ−デルタデジタル／アナログ変換器（ＤＡＣ）内で利用してデジタル信号を広範な信号範囲にわたって高い線形性で対応するアナログ信号に変換することができる改良型シグマ−デルタ変調技術を得る。【解決手段】シグマ−デルタＤＡＣは可変量子化器および量子化器コントローラを含むシグマ−デルタ変調器、および内部ＤＡＣを含んでいる。シグマ−デルタ変調器はデジタル入力信号を第１の数ｐの量子化レベルに適応的に量子化する。次に、量子化器コントローラはｐ量子化レベルをデジタル入力信号の振幅に相関させて、第２の数ｑの量子化レベルを発生するように可変量子化器を制御する。内部ＤＡＣは、次に、可変量子化器からｑ量子化レベルを一時に一群のｐレベルずつ受信し、そこからデジタル入力信号に対応するアナログ出力信号を作り出す。【選択図】図２
2004248288.tif 000002
【特許請求の範囲】
【請求項１】
適応シグマ−デルタ変調器であって、
振幅を有するデジタル入力信号を受信するように構成された入力段と、
入力段に接続される量子化器であって、デジタル入力信号を第１の予め定められた数ｐの量子化レベルに量子化するように構成され、各量子化レベルは関連する大きさを有する量子化器と、
デジタル入力信号の振幅を監視し、かつ量子化器を制御して入力信号振幅に基づいてｐ量子化レベルの一つ以上に関連する大きさを選択的に調節して、第２の予め定められた数ｑの量子化レベルを含みデジタル入力信号を表す量子化されたデジタル信号を発生するように構成された量子化器コントローラと、
を含む適応シグマ−デルタ変調器。
【請求項２】
シグマ−デルタ変調を実施する方法であって、
振幅を有するデジタル入力信号を受信するステップと、
デジタル入力信号を第１の予め定められた数ｐの量子化レベルに量子化するステップであって、各量子化レベルが関連する大きさを有するステップと、
デジタル入力信号の振幅を監視するステップと、
入力信号振幅に基づいてｐ量子化レベルの一つ以上に関連する大きさを選択的に調節して、第２の予め定められた数ｑの量子化レベルを含みデジタル入力信号を表す量子化されたデジタル信号を発生するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は一般的に信号処理に関し、特にシグマ−デルタ変調を実施する改善されたシステムおよび方法に関する。
【背景技術】
【０００２】
デジタル／アナログ変換器（ＤＡＣ）等の信号処理装置で利用することができるシグマ−デルタ変調器が知られている。たとえば、従来のシグマ−デルタＤＡＣは典型的にシグマ−デルタコア回路および量子化器を含むデジタルシグマ−デルタ変調器、および内部ＤＡＣを含んでいる。正規動作モードにおいて、シグマ−デルタコア回路はデジタル入力信号を受信してその出力を量子化器に与え、それはその出力を直接内部ＤＡＣに与えかつ帰還経路を介してシグマ−デルタコアに与える。シグマ−デルタ変調器はデジタル入力信号を予め定められた数の量子化レベルに量子化する。より詳細には、シグマ−デルタコア回路は量子化器の出力をデジタル入力信号から減じ、その前の入力とその前の出力との和の表示を出力する。次に、量子化器はシグマ−デルタコア回路により与えられる出力に基づいて適切な量子化レベルを発生する。最後に、内部ＤＡＣは量子化器から量子化レベルを受信し、そこからデジタル入力信号に対応するアナログ出力信号を作り出す。
【０００３】
従来のシグマ−デルタＤＡＣは１ビットシグマ−デルタＤＡＣまたは多ビットシグマ−デルタＤＡＣとして構成することができる。典型的な１ビット構成では、デジタル入力信号は１ビット量子化器により２進系列に変換され、２進系列は１ビット内部ＤＡＣによりアナログ出力信号に変換される。典型的な多ビット構成では、デジタル入力信号は多ビット量子化器により３つ以上の量子化レベルに量子化されてデジタル系列を発生し、それは次に多ビット内部ＤＡＣによりアナログ出力信号に変換される。
【０００４】
従来の１ビットシグマ−デルタＤＡＣは１ビット内部ＤＡＣの固有の線形性により典型的に非常に線形性ではあるが、１ビットシグマ−デルタＤＡＣにはその信号範囲が制限されるという欠点がある。対照的に、従来の多ビットシグマ−デルタＤＡＣはより広範な信号範囲を有する。しかしながら、多ビットシグマ−デルタＤＡＣ内に含まれる多ビット内部ＤＡＣの非線形性により信号歪みおよびノイズが増大することがある。そういう理由で、多ビットＤＡＣの線形性を改善するために適切なトリム校正およびダイナミック素子整合技術が頻繁に利用される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、デジタル／アナログ変換器内で利用することができしかも前記した従来技術の欠点を回避する改良型シグマ−デルタ変調技術を有することが望ましい。
【課題を解決するための手段】
【０００６】
本発明に従って、改良型シグマ−デルタ変調技術が提供され、それはデジタル／アナログ変換器（ＤＡＣ）内で利用されて広範な信号範囲にわたり高い線形性でデジタル入力信号を対応するアナログ出力信号に変換することができる。ここに開示されるシグマ−デルタ変調技術は、デジタル入力信号を低減された数の量子化レベルに適応的に量子化し、量子化レベルの大きさをデジタル入力信号の振幅に相関させることによりこのような利点を達成する。次に、量子化レベルをＤＡＣに与えてデジタル入力信号に対応するアナログ出力信号を作り出すことができる。
【０００７】
一実施例では、シグマ−デルタ変調技術はデジタルシグマ−デルタ変調器および内部ＤＡＣを含むシグマ−デルタＤＡＣ内で利用される。シグマ−デルタ変調器はシグマ−デルタコア回路、可変量子化器、および量子化器コントローラを含んでいる。シグマ−デルタコア回路はデジタル入力信号を受信してその出力を可変量子化器に与え、それは次にその出力を内部ＤＡＣに与えさらに帰還経路を介してシグマ−デルタコアに与える。シグマ−デルタ変調器はデジタル入力信号を予め定められた数の量子化レベルに適応的に量子化する。
【０００８】
好ましい実施例では、シグマ−デルタ変調器はデジタル入力信号を２または３量子化レベルに適応的に量子化するように構成される。量子化器コントローラは２−３量子化レベルをデジタル入力信号の振幅に相関させるように可変量子化器を制御する。そのために、量子化器コントローラはデジタル入力信号を受信し、デジタル入力信号の振幅を監視し、かつ入力信号振幅に基づいて量子化レベルの大きさを調節するように可変量子化器を制御する。デジタル入力信号の振幅が増大（減少）するにつれ、２−３量子化レベルの大きさは適切に増大（減少）される。次に、内部ＤＡＣは可変量子化器から全ての量子化レベルを２または３レベルの連続群として受信し、そこからデジタル入力信号に対応するアナログ出力信号を作り出す。内部ＤＡＣは量子化レベルの各群で非常に線形性となるように構成されるが、レベル群に低減された線形性を与えることができる。
【０００９】
デジタル入力信号を２または３量子化レベルに適応的に量子化し、２−３量子化レベルの大きさをデジタル入力信号の振幅に相関させ、得られる量子化レベルの全てを一時に２−３レベルの一群ずつ内部ＤＡＣに連続的に与えて対応する出力信号を作り出すことにより、広範な信号範囲にわたり高い線形性でデジタル／アナログ変換を達成することができる。
【００１０】
本発明の他の特徴、機能、および側面は下記の実施例から明白である。
【実施例】
【００１１】
２００３年２月１３日に出願された米国仮特許出願第６０／４４７，１６０号  ＶＡＲＩＡＢＬＥ，  ＡＤＡＰＴＩＶＥ  ＱＵＡＮＴＩＺＡＴＩＯＮ  ＩＮ  ＳＩＧＭＡ−ＤＥＬＴＡ  ＭＯＤＵＬＡＴＯＲＳ  が本開示の一部としてここに組み入れられている。
【００１２】
改良型シグマ−デルタ変調技術が開示され、それはデジタル／アナログ変換器（ＤＡＣ）内で利用されて広範な信号範囲にわたり高い線形性でデジタル入力信号を対応するアナログ出力信号に変換することができる。ここに開示されたシグマ−デルタ変調技術はデジタル入力信号を低減された数“ｐ”の量子化レベルに適応的に量子化し、量子化レベルの大きさをデジタル入力信号の振幅に相関させることを含んでいる。次に、得られる全ての量子化レベルをそれぞれｐレベルの連続群として内部ＤＡＣに与えて対応するアナログ出力信号を作り出すことができる。
【００１３】
図１は従来のシグマ−デルタＤＡＣ１００を示し、それは入力段１０２（ここではシグマ−デルタコア回路と呼ばれる）および量子化器１０４を含むデジタルシグマ−デルタ変調器１０１、および内部ＤＡＣ１０６を含んでいる。図１に示すように、シグマ−デルタコア回路１０２は線１０８を介してデジタル入力信号を受信し、その出力を線１１０を介して量子化器１０４に与える。量子化器１０４はその出力を線１１４を介して直接内部ＤＡＣ１０６に与え、かつ帰還経路１１２を介してシグマ−デルタコア１０２に与える。
【００１４】
シグマ−デルタ変調器１０１はデジタル入力信号を複数の量子化レベルに量子化するように構成される。特に、シグマ−デルタコア回路１０２は量子化器１０４の出力をデジタル入力信号から減じて、その前の入力とその前の出力との和の表示を出力する。量子化器１０４はシグマ−デルタコア１０２により与えられる出力に基づいて適切な量子化レベルを発生する。次に、内部ＤＡＣ１０６は量子化器１０４から量子化レベルを受信し、そこからデジタル入力信号に対応するアナログ出力信号を発生し、それを線１１６を介して供給する。
【００１５】
図１の従来のシグマ−デルタＤＡＣ１００は１ビットシグマ−デルタＤＡＣまたは多ビットシグマ−デルタＤＡＣとして構成することができる。たとえば、１ビット構成では、信号範囲−ａ≦ｘ（ｎ）≦＋ａを有するデジタル入力信号ｘ（ｎ）はシグマ−デルタ変調器１０１により２進系列ｙ（ｎ）∈±ａ（すなわち、２つの量子化レベル）に変換することができる。２進系列は、次に、内部ＤＡＣ１０６によりアナログ出力信号に変換される。従来の１ビットシグマ−デルタＤＡＣでは、量子化器１０４は典型的にデジタル入力信号ｘ（ｎ）を２進系列ｙ（ｎ）の２つの量子化レベル±ａに量子化する１ビット量子化器であり、内部ＤＡＣ１０６は典型的に１ビットＤＡＣである。従来の多ビットシグマ−デルタＤＡＣでは、量子化器１０４はデジタル入力信号ｘ（ｎ）を３つ以上の量子化レベルに量子化してデジタル系列を発生する多ビット量子化器として構成される。さらに、内部ＤＡＣ１０６はデジタル系列を対応するアナログ出力信号に変換する多ビットＤＡＣとして構成される。
【００１６】
前記した従来の１ビットシグマ−デルタＤＡＣは典型的に高い線形性でデジタル／アナログ信号変換を実施するが、１ビットデジタル／アナログ信号変換は一般的に限定された信号範囲を与える。さらに、前記した従来の多ビットシグマ−デルタＤＡＣは典型的により広範な信号範囲を与えるが、多ビットデジタル／アナログ信号変換はしばしば非線形である。
【００１７】
図２は本発明に従ったシグマ−デルタデジタル／アナログ変換器（ＤＡＣ）２００の実施例を示す。シグマ−デルタＤＡＣ２００は広範な信号範囲にわたって高い線形性でデジタル／アナログ信号変換を実施する。実施例では、シグマ−デルタＤＡＣ２００はデジタルシグマ−デルタ変調器２１０および内部ＤＡＣ２０６を含んでいる。シグマ−デルタ変調器２０１は入力段２０２（ここでは、シグマ−デルタコア回路と呼ばれる）、可変量子化器２０４、および量子化器コントローラ２１８を含んでいる。図２に示すように、シグマ−デルタコア回路２０２は線２０８を介してデジタル入力信号を受信し、線２１０を介して中間デジタル出力信号を可変量子化器２０４に与える。可変量子化器２０４はその出力を線２１４を介して直接内部ＤＡＣ２０６に与え、かつ帰還経路２１２を介してシグマ−デルタコア２０２に与える。量子化器コントローラ２１８は線２２２を介してデジタル入力信号を受信する。好ましい実施例では、量子化器コントローラ２１８は、さらに、線２２０を介してシグマ−デルタコア回路２０２内に含まれる一つ以上の積分器（図示せず）の状態を受信する。量子化器コントローラ２１８は、次に、線２２４を介してその制御出力を可変量子化器２０４に与える。シグマ−デルタコア回路２０２および可変量子化器２０４と共に量子化器コントローラ２１８の動作について次に説明する。
【００１８】
ここに開示された実施例では、シグマ−デルタＤＡＣ２００はデジタル入力信号を予め定められた数“ｑ”の量子化レベルに適応的に量子化して、デジタル入力信号を対応するアナログ出力信号に変換する。特に、可変量子化器２０４は予め定められた数“ｐ”（ｐ≦ｑ）のｑ量子化レベルを、一時にｐレベルの一群づつ、内部ＤＡＣ２０６に連続的に与える。さらに、量子化器コントローラ２１８はデジタル入力信号の振幅に基づいて量子化器によりどの量子化レベルがＤＡＣに与えられるかを適応的に選択する。実施例では、可変量子化器２０４により内部ＤＡＣ２０６に与えられる量子化レベルの各群は低減された数ｐの量子化レベル、たとえば、２または３レベルを含み、内部ＤＡＣ２０６はｑ量子化レベルの全てを変換してアナログ出力信号を発生するように構成される。さらに、内部ＤＡＣ２０６に与えられてアナログ出力信号を発生する量子化レベルの総数ｑは各連続群内のレベルの低減された数ｐを超えることができるため、増大された信号範囲を達成することができる。したがって、シグマ−デルタＤＡＣ２００は広範な信号範囲にわたって高い線形性で所望のデジタル／アナログ信号変換を実施することができる。内部ＤＡＣ２０６はｐ量子化レベルの各群内で高い線形性となるように構成されるが、レベルの群間に低減された線形性を与えられることに注目されたい。
【００１９】
特に、量子化器コントローラ２１８は可変量子化器２０４を制御して予め定められた数ｐの量子化レベルの大きさをデジタル入力信号の振幅に相関させるように構成される。そのために、量子化器コントローラ２１８は線２２２を介してデジタル入力信号を受信し、デジタル入力信号の振幅を監視し、かつ可変量子化器２０４を制御してｐ量子化レベルの大きさを入力信号振幅に基づいて調節する。
【００２０】
ここに開示された実施例は下記の例を参照してより一層理解することができる。第１の例では、シグマ−デルタ変調器２１０（図２参照）はデジタル入力信号をｐ＝２量子化レベル−Ｌ，＋Ｌに量子化するように構成され、Ｌは離散集合｛１，２，３，４｝内の値しかとらない変数である。このようなシグマ−デルタ変調器しか含まないシグマ−デルタＤＡＣはここでは４次シグマ−デルタＤＡＣと呼ばれる。変数Ｌは予め定められた数の値“ｌ”を有する任意適切な離散集合内の値をとることができることを理解しなければならない。この第１の例では、ｌ＝４である。量子化器コントローラ２１８はデジタル入力信号の振幅の増大（減少）を検出し、一つ以上の制御信号を可変量子化器２０４に加えてＬの値を入力信号振幅の検出された変化に基づいて適切に調節する、すなわち、増大（減少）するように構成される。したがって、可変量子化器２０４は量子化器コントローラ２１８により制御されて、合計、
【００２１】
（数１）
ｑ＝２＊（１）＝２＊（４）                                      （１）
すなわち、ｑ＝８  の異なる量子化レベル、すなわち、
【００２２】
（数２）
−４，−３，−２，−１，＋１，＋２，＋３，＋４，              （２）
をデジタル入力信号の振幅に基づき発生し、対応するアナログ出力信号を後に発生するために、量子化レベルを内部ＤＡＣ２０６にｐ＝２の群、たとえば、
【００２３】
（数３）
−４，＋４；−３，＋３；−２，＋２；または−１，＋１，        （３）
として連続的に与える。
【００２４】
第２の例では、シグマ−デルタ変調器２０１（図２参照）はデジタル入力信号をｐ＝３量子化レベル−Ｌ，０，および＋Ｌに量子化するように構成され、Ｌは離散集合｛１，２，３，４｝内の値しかとらない変数である。第１の例と同様に、ｌ＝４であり、量子化器コントローラ２１８はデジタル入力信号の振幅の増大（減少）を検出し、一つ以上の制御信号を可変量子化器２０４に加えてＬの値を入力信号振幅の検出された変化に基づいて適切に調節する、すなわち、増加（減少）するように構成される。したがって、可変量子化器２０４は量子化器コントローラ２１８に制御されて合計、
【００２５】
（数４）
ｑ＝２＊（１）＋１＝２＊（４）＋１                              （４）
すなわち、ｑ＝９  の異なる量子化レベル、すなわち、
【００２６】
（数５）
−４，−３，−２，−１，＋１，＋２，＋３，＋４，              （５）
をデジタル入力信号の振幅に基づき発生し、対応するアナログ出力信号を後に発生するために、量子化レベルを内部ＤＡＣ２０６にｐ＝３  の群、たとえば、
【００２７】
（数６）
−４，０，＋４；−３，０，＋３；−２，０，＋２；または−１，０，＋１，
（６）
として連続的に与える。
【００２８】
図３は前記した４次シグマ−デルタＤＡＣ  （ｐ＝３）  のように構成されたシグマ−デルタＤＡＣ２００（図２参照）内に含まれる可変量子化器２０４の伝達関数を示す。図３に示すように、ｐ＝３  出力レベル−Ｌ，０，および＋Ｌは可変量子化器２０４により内部ＤＡＣ２０６に与えられ、Ｌ∈｛１，２，３，４｝  である。４次シグマ−デルタＤＡＣの安定性を維持するために、可変量子化器２０４はその利得がＬの値に無関係に一定となるように構成される。さらに、Ｌの値は比較的頻繁には切り替えられないように量子化器コントローラ２１８が可変量子化器２０４を制御する場合には、異なるＬ値間に生じる任意のＤＡＣエラーは典型的に利得エラーとして現れ、それは音声およびオーディオ等の応用では許容できる。このようなＤＡＣエラーは通常帯域外量子化ノイズを通過域内に相互変調し戻すことはない。
【００２９】
図４はＳＮ比（ＳＮＲ）対前記したシグマ−デルタＤＡＣ  ２００（ｐ＝３）の４次構成に対するデジタル入力信号を示す。特に、図４はＳＮＲ対各Ｌ値１，２，３，および４に対する入力信号レベルを示す。図４に示すように、ＳＮＲはＬ＝１に対して最も高くＬ＝２，３，および４に対して連続的に低くなる。ここに開示した例では、たとえ得られるＳＮＲはより低くても、Ｌの値は通常入力信号レベルが増大すると増大して潜在的な過負荷状態を回避する。そのため、量子化器コントローラ２１８はデジタル入力信号のレベルを監視し、可変量子化器２０４を制御してＬの値を大きなデジタル入力信号に対して必要な時に増大する。
【００３０】
前記したように、量子化器コントローラ２１８は一般的に可変量子化器２０４を制御して入力信号レベルが低減するときにＬの値を低減する。量子化器コントローラ２１８はシグマ−デルタＤＡＣ２００（図２参照）の安定性を維持するのに十分低い速度でＬ値を低減するように構成されることに注目されたい。Ｌの値が早すぎる速度で低減されると、たとえ入力信号レベルがシグマ−デルタ変調器２０１により確実に処理することができる最大信号レベル以下であっても、変調器２０１は少なくとも一時的に不安定となることがある。それは、あらかじめより高いＬの値によりシグマ−デルタコア回路２０２は内部積分器レベルがＬの新しい最低値で通常観察されるものよりも大きい程度まで摂動されるためである。さらに、シグマ−デルタコア回路２０２内の積分器の“モメンタム”のため、新しいより低いＬ値によるより低い帰還レベルは過負荷を防止するのに不十分となることがある。このような不安定状態を回避するために、量子化器コントローラ２１８はシグマ−デルタコアの積分器のレベルを線２２０を介して監視する。積分器レベルに基づいて、量子化器コントローラ２１８は、次に、（１）後の適切な時間までＬの値の低減を延期するか、または（２）入力信号レベルにより指示されるようにＬ値を低減し、過負荷状態が切迫している場合には、一時的に高いＬの値に戻る。このような不安定性は一般的にＬの値が増大する時は生じない。
【００３１】
一般的にＬの値を変えるとシグマ−デルタＤＡＣ２００（図２参照）内のＬの切替量は典型的に減少することに注目されたい。さらに、Ｌ値の連続的変化間の間隔が、たとえば、ミリ秒または数十ミリ秒程度であれば、そこから生じる任意の可聴アーチファクトは恐らく最小となる。
【００３２】
ここに開示されたシグマ−デルタＤＡＣの動作方法が図５を参照して説明される。ステップ５０２に示すように、デジタル入力信号がシグマ−デルタコア回路により受信される。次に、ステップ５０４に示すように、デジタル入力信号の振幅がシグマ−デルタ変調器内に含まれる量子化器コントローラにより監視される。次に、ステップ５０６に示すように、デジタル入力信号はシグマ−デルタ変調器内に含まれる可変量子化器を使用して第１の予め定められた数ｐの量子化レベルに適応的に量子化される。次に、ステップ５０８に示すように、ｐ量子化レベルの大きさが量子化器コントローラを介してデジタル入力信号の振幅に基づいて調節されて、第２の予め定められた数ｑの量子化レベルを発生する。最後に、ステップ５１０に示すように、ｑ量子化レベルはｐレベルの連続群としてシグマ−デルタＤＡＣ内に含まれる内部ＤＡＣに与えられてデジタル入力信号に対応するアナログ出力信号を作り出す。
【００３３】
ここに開示されたシグマ−デルタＤＡＣによりデジタル／アナログ信号変換は線形性を犠牲にすることなく広範な信号範囲にわたって実施することができる。さらに、前記したデジタル／アナログ信号変換技術は帯域外量子化ノイズが通過域内に相互変調し戻されることを防止するため、信号歪みおよびノイズが低減される。さらに、ここに開示されたシグマ−デルタＤＡＣは内部ＤＡＣ機能の線形性を改善するために複雑な技術を使用する必要がないため、従来のシグマ−デルタＤＡＣのそれよりも単純なインプリメンテーションを有する。
【００３４】
シグマ−デルタＤＡＣの信号範囲を広げかつ線形性を高めるための前記した技術は出力パルスの幅を調節してＬの異なる値を達成するように作動するＤＡＣ、または任意他の適切なタイプのＤＡＣでも利用できることを理解しなければならない。ここに記述された技術は任意の適切なタイプのアナログ／デジタル変換器（ＡＤＣ）等の他の任意適切な信号処理装置でも利用できる。
【００３５】
さらに、当業者ならば、ここに開示された発明概念を逸脱することなく前記したシグマ−デルタ変調器内の可変適応量子化の修正および変更を行えることが理解される。したがって、本発明は添付特許請求の範囲の範囲および精神によってのみ制限されると考えなければならない。
【００３６】
以上の説明に関して更に以下の項を開示する。
（１）．適応シグマ−デルタ変調器であって、振幅を有するデジタル入力信号を受信するように構成された入力段と、入力段に接続される量子化器であって、デジタル入力信号を第１の予め定められた数ｐの量子化レベルに量子化するように構成され、各量子化レベルは関連する大きさを有する量子化器と、デジタル入力信号の振幅を監視し、かつ量子化器を制御して入力信号振幅に基づいてｐ量子化レベルの一つ以上に関連する大きさを選択的に調節して、第２の予め定められた数ｑの量子化レベルを含みデジタル入力信号を表す量子化されたデジタル信号を発生するように構成された量子化器コントローラとを含む適応シグマ−デルタ変調器。
【００３７】
（２）．（１）記載の変調器であって、量子化器はデジタル／アナログ変換器（ＤＡＣ）に量子化されたデジタル信号を与えるように構成され、ＤＡＣは量子化されたデジタル信号をデジタル入力信号に対応するアナログ信号に変換するように構成される変調器。
【００３８】
（３）．（２）記載の変調器であって、量子化器は量子化レベルの連続群として量子化されたデジタル信号をＤＡＣに与えるように構成され、各群はｐレベルを含む変調器。
【００３９】
（４）．（２）記載の変調器であって、各量子化レベルに関連する大きさは第３の予め定められた数ｌの大きさ値，ｐ＝２，を有する離散集合から選択され、ＤＡＣはｑ＝２＊ｌ量子化レベルまでを変換するように構成される変調器。
【００４０】
（５）．（２）記載の変調器であって、各量子化レベルに関連する大きさは第３の予め定められた数ｌの大きさ値，ｐ＝３，を有する離散集合から選択され、ＤＡＣはｑ＝（２＊ｌ）＋１量子化レベルまでを変換するように構成される変調器。
【００４１】
（６）．（１）記載の変調器であって、量子化器はその利得が各量子化レベルの大きさに無関係に一定となるように構成される変調器。
【００４２】
（７）．（１）記載の変調器であって、量子化器コントローラはシグマ−デルタ入力段内に含まれる一つ以上の積分器に関連するレベルを監視し、かつ積分器レベルに基づいて一つ以上の量子化レベルに関連する大きさを選択的に調節するように量子化器を制御するように構成される変調器。
【００４３】
（８）．シグマ−デルタ変調を実施する方法であって、振幅を有するデジタル入力信号を受信するステップと、デジタル入力信号を第１の予め定められた数ｐの量子化レベルに量子化するステップであって、各量子化レベルが関連する大きさを有するステップと、デジタル入力信号の振幅を監視するステップと、入力信号振幅に基づいてｐ量子化レベルの一つ以上に関連する大きさを選択的に調節して、第２の予め定められた数ｑの量子化レベルを含みデジタル入力信号を表す量子化されたデジタル信号を発生するステップと、を含む方法。
【００４４】
（９）．（８）記載の方法であって、さらに、量子化されたデジタル信号をデジタル入力信号に対応するアナログ信号に変換するステップを含む方法。
【００４５】
（１０）．（９）記載の方法であって、変換ステップは量子化レベルの連続群として量子化されたデジタル信号をデジタル／アナログ変換器（ＤＡＣ）に与えるステップを含み、各群はｐレベルを含む方法。
【００４６】
（１１）．（９）記載の方法であって、各量子化レベルに関連する大きさは第３の予め定められた数ｌの大きさ値，ｐ＝２，を有する離散集合から選択され、変換ステップはｑ＝２＊ｌ量子化レベルまでをアナログ信号に変換するステップを含む方法。
【００４７】
（１２）．（９）記載の方法であって、各量子化レベルに関連する大きさは第３の予め定められた数ｌの大きさ値，ｐ＝３，を有する離散集合から選択され、変換ステップはｑ＝（２＊ｌ）＋１量子化レベルまでをアナログ信号に変換するステップを含む方法。
【００４８】
（１３）．（８）記載の方法であって、さらに、量子化器によりデジタル入力信号を予め定められた数ｐの量子化レベルに量子化するステップを含み、量子化器は各量子化レベルの大きさに無関係に一定である関連する利得を有する方法。
【００４９】
（１４）．（８）記載の方法であって、受信ステップは一つ以上の積分器を含む入力段によりデジタル入力信号を受信するステップを含み、さらに、積分器に関連するレベルを監視するステップを含み、調節ステップは積分器レベルに基づいてｐ量子化レベルの一つ以上に関連する大きさを選択的に調節するステップを含む方法。
【００５０】
（１５）．シグマ−デルタデジタル／アナログ変換器（ＤＡＣ）内で利用してデジタル信号を広範な信号範囲にわたって高い線形性で対応するアナログ信号に変換することができる改良型シグマ−デルタ変調技術。シグマ−デルタＤＡＣは可変量子化器および量子化器コントローラを含むシグマ−デルタ変調器、および内部ＤＡＣを含んでいる。シグマ−デルタ変調器はデジタル入力信号を第１の数ｐの量子化レベルに適応的に量子化する。次に、量子化器コントローラはｐ量子化レベルをデジタル入力信号の振幅に相関させて、第２の数ｑの量子化レベルを発生するように可変量子化器を制御する。内部ＤＡＣは、次に、可変量子化器からｑ量子化レベルを一時に一群のｐレベルずつ受信し、そこからデジタル入力信号に対応するアナログ出力信号を作り出す。
【００５１】
関連出願の相互参照
本出願は２００３年２月１３日に出願された米国仮特許出願第６０／４４７，１６０号  ＶＡＲＩＡＢＬＥ，  ＡＤＡＰＴＩＶＥ  ＱＵＡＮＴＩＺＡＴＩＯＮ  ＩＮ  ＳＩＧＭＡ−ＤＥＬＴＡ  ＭＯＤＵＬＡＴＯＲＳ  の優先権を請求する。
【図面の簡単な説明】
【００５２】
【図１】従来のシグマ−デルタデジタル／アナログ変換器のブロック図である。
【図２】本発明に従ったシグマ−デルタデジタル／アナログ変換器のブロック図である。
【図３】図２のシグマ−デルタデジタル／アナログ変換器内に含まれる可変量子化器の伝達関数を示す線図である。
【図４】ＳＮ比対図２のシグマ−デルタデジタル／アナログ変換器の４次構成に対する入力振幅を示す線図である。
【図５】図２のシグマ−デルタデジタル／アナログ変換器の動作方法のフロー図である。
【符号の説明】
【００５３】
１００，２００  シグマ−デルタＤＡＣ
１０１，２０１  デジタルシグマ−デルタ変調器
１０２，２０２  入力段
１０４  量子化器
１０６，２０６  内部ＤＡＣ
１０８，１１０，１１４，１１６，２０８，２１０，２１４，２１６，２２０，２２２，２２４  線
１１２，２１２  帰還経路
２０４  可変量子化器
２１８  量子化器コントローラ
【図１】
2004248288.tif 000003
【図２】
2004248288.tif 000004
【図３】
2004248288.tif 000005
【図４】
2004248288.tif 000006
【図５】
2004248288.tif 000007