(57)【要約】【課題】  ＳＯＮＯＳセルが採用されたＮＯＲ型のフラッシュメモリ素子の動作方法を提供する。【解決手段】  チャンネルホット電子注入を利用して素子を選択的にプログラムし、ファウラー・ノルドハイム・トンネリング及びホットホールの注入によって素子をイレースする動作方法である。プログラム時に選択されたワードラインに約８ないし１２Ｖを印加し、選択されたビットラインに約３ないし６Ｖを印加する。イレース時にはワードラインを接地し、基板に約１３ないし１８Ｖを印加したり、選択されたワードラインに約−８Ｖを印加し、基板に約６Ｖを印加し、ビットライン及びソースラインをフローティング状態とする。【選択図】      図４
2004179626.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成され、間にチャンネルを形成するドレイン及びソース、前記チャンネル上に形成されたゲート、前記ゲート及び前記基板間の界面に形成された酸化物層、窒化物層及び酸化物層の多重誘電層とを含むＳＯＮＯＳ型メモリセルがＮＯＲ形態に配列されて構成されたフラッシュメモリ素子を動作させる方法であって、
前記メモリセルのうち選択されたメモリセルの前記チャンネルから前記酸化物層及び窒化物層の界面または前記窒化物層にホット電子注入が誘起されて電子が前記酸化物層及び窒化物層の界面または前記窒化物層に捕獲されてスレッショルド電圧が増加するように前記選択されたメモリセルに電圧を印加してプログラムし、
前記基板には正の電圧、前記ゲートは接地または負の電圧、前記ソースまたはドレインはフローティングさせる電圧条件を前記メモリセルに印加して、前記捕獲された電子がファウラー・ノルドハイム・トンネリングで前記酸化物層及び窒化物層の界面または前記窒化物層から消去されたり、前記ソース−基板間または前記ドレイン−基板間に前記電圧条件によって発生するホットホールが前記多重誘電層に注入されることにより前記メモリセルのスレッショルド電圧を減少させるようにイレースすることを特徴とする素子動作方法。
【請求項２】
前記プログラム時に前記選択されたメモリセルの前記ゲートに約８ないし１２Ｖを印加し、前記ドレインに約３ないし６Ｖを印加し、前記ソースは接地する電圧条件で前記選択されたメモリセルに電圧を印加することを特徴とする請求項１に記載の素子動作方法。
【請求項３】
前記電圧条件は前記プログラム時に前記基板を接地したり、または前記基板に負の電圧を印加することをさらに含むことを特徴とする請求項１に記載の素子動作方法。
【請求項４】
前記イレース時に前記メモリセルの前記ゲートを接地し、前記基板に約１３ないし１８Ｖを印加する電圧条件で電圧を印加することを特徴とする請求項１に記載の素子動作方法。
【請求項５】
前記イレース時に前記選択されたメモリセルのゲートに約−８Ｖを印加し、前記基板に約６Ｖを印加する電圧条件で電圧を印加することを特徴とする請求項１に記載の素子動作方法。
【請求項６】
基板に形成され、間にチャンネルを形成するドレイン及びソース、前記チャンネル上に形成されたゲート、前記ゲート及び前記基板間の界面に形成された酸化物層、窒化物層及び酸化物層の多重誘電層を含むＳＯＮＯＳ型メモリセルを有し、
何れか一つのビットラインに多数の前記ＳＯＮＯＳ型メモリセルのドレインが電気的に連結され、前記ビットラインと交差するように配列された何れか一つのワードラインに多数の前記ＳＯＮＯＳ型メモリセルのゲートが電気的に連結され、何れか一つの共通のソースラインに前記ワードラインに連結された多数のＳＯＮＯＳ型メモリセルのソースが共通で連結されてＮＯＲ形態の配列でフラッシュメモリ素子が構成され、そのフラッシュメモリ素子の動作方法であって、
前記メモリセルのうち選択されたメモリセルの前記チャンネルから前記酸化物層及び窒化物層の界面または前記窒化物層にホット電子注入が誘起されて電子が前記酸化物層及び窒化物層の界面または前記窒化物層に捕獲されてスレッショルド電圧が増加するように前記選択されたメモリセルに電圧を印加してプログラムし、
前記基板には正の電圧、前記ゲートは接地または負の電圧、前記ソースラインまたはビットラインはフローティングさせる電圧条件を前記メモリセルに印加して、前記捕獲された電子がファウラー・ノルドハイム・トンネリングで前記酸化物層及び窒化物層の界面または前記窒化物層から消去されたり、前記ソース−基板間または前記ドレイン−基板間に前記電圧条件によって発生するホットホールが前記多重誘電層に注入されることにより前記メモリセルのスレッショルド電圧を減少させるようにイレースすることを特徴とする素子動作方法。
【請求項７】
前記プログラム時に何れか一つのワードラインを選択して約８ないし１２Ｖを印加し、何れか一つのビットラインを選択して約３ないし６Ｖを印加し、前記共通ソースラインは接地する電圧条件で前記選択されたメモリセルに電圧を印加することを特徴とする請求項６に記載の素子動作方法。
【請求項８】
前記電圧条件は前記プログラム時に前記基板を接地したり、または前記基板に負の電圧を印加することをさらに含むことを特徴とする請求項７に記載の素子動作方法。
【請求項９】
前記イレース時に前記ワードラインを接地し、前記基板に約１３ないし１８Ｖを印加する電圧条件で電圧を印加することを特徴とする請求項６に記載の素子動作方法。
【請求項１０】
前記イレース時に前記選択されたメモリセルに連結された選択されたワードラインに約−８Ｖを印加する電圧条件で電圧を印加することを特徴とする請求項６に記載の素子動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ素子に係り、特に、ＳＯＮＯＳセルが採用されたＮＯＲ型フラッシュメモリ素子の動作方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ素子は多様な形態で示されるが、素子に印加されたパワーが素子から除去された後にも素子に保存された情報を保持し続けられるという点を共通の特徴として有する。このような不揮発性半導体メモリ素子のうちフラッシュメモリ素子は、単位セルの配列形態によって大きくＮＡＮＤ型とＮＯＲ型とに区分できる。ＮＯＲ形態の配列はフラッシュメモリ素子の高集積化により有利であるという側面に関心が集まっている。
【０００３】
一方、これまでのフラッシュメモリ素子の単位セルとしてはフローティングゲートセル形態が一般的に採用されている。
【０００４】
図１は、典型的なフローティングゲートセルを概略的に示す図である。
図１に示されたように典型的なフローティングゲートセルは、基板１０にソース２１及びドレイン２５が備えられ、ソース２１及びドレイン２５間の基板１０上にフローティングゲート３３とコントロールゲート３７とが備えられて構成される。フローティングゲート３３及び基板１０間にはゲート誘電層３１がシリコン酸化物で形成されて備えられ、フローティングゲート３３及びコントロールゲート３７の間の界面にはＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）層の層間誘電層３５が備えられる。絶縁層４０上に備わったビットライン５５はドレイン２５にコンタクト５１を通じて電気的に連結される。
【０００５】
このようなフローティングゲートセルは電荷をフローティングゲート３３に帯電／消去させることによってスレッショルド電圧Ｖｔｈを二元化させることによって情報を保存する。すなわち、フローティングゲート３３に電子が帯電されている状態でコントロールゲート３７に電圧を印加すれば、印加される電圧は帯電された電子によってスクリーンされるので、ゲート３３、３７の下のチャンネルのＶｔｈが上昇する。これに対して、フローティングゲート３３に電子がなければＶｔｈは相対的に低くなる。このようなＶｔｈの変化によって１／０のデジタル信号が保存される。
【０００６】
ところが、このようなフローティングゲートセルはフローティングゲート３３とコントロールゲート３７とを重ねて構成した形態によって色々な制約が発生している。例えば、フローティングゲート３３とコントロールゲート３７とを重ねて構成するために複雑な工程が要求されており、また、このような構成による制約によってメモリ素子の高集積化も難しくなっている。したがって、新しい形態のメモリセルを導入してフラッシュメモリ素子を具現しようとする努力及び研究が行われている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、素子の集積度及び工程の改善を具現するために、新しい形態のメモリ単位セルとしてＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）セルをＮＯＲ形態のフラッシュメモリ素子に採用し、これによって構成されるＮＯＲ形態のフラッシュメモリ素子を動作させる方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を達成するために本発明は、多数のＳＯＮＯＳ型メモリセルがＮＯＲ型に配列されて構成されたフラッシュメモリ素子の動作方法を提供する。
【０００９】
前記素子動作方法はチャンネルホット電子注入を利用して前記素子を選択的にプログラムし、ホットホール注入を伴うファウラー・ノルドハイム・トンネリングで前記素子をイレースする。
【００１０】
ここで、前記ＳＯＮＯＳ型メモリセルは基板に形成され、間にチャンネルを形成するドレイン及びソース、前記チャンネル上に形成されたゲート、及び前記ゲート及び前記基板間の界面に形成された酸化物層、窒化物層及び酸化物層の多重誘電層を含んで構成できる。
【００１１】
また、前記素子動作方法は前記メモリセルのうち選択されたメモリセルの前記チャンネルから前記酸化物層及び窒化物層の界面または前記窒化物層にホット電子注入が誘起されて電子が前記酸化物層及び窒化物層の界面または前記窒化物層に捕獲されてスレッショルド電圧が増加するように前記選択されたメモリセルに電圧を印加してプログラムし、前記基板には正の電圧、前記ゲートは接地または負の電圧、前記ソースまたはドレインはフローティングさせる電圧条件を前記メモリセルに印加して、前記捕獲された電子がファウラー・ノルドハイム・トンネリングで前記酸化物層及び窒化物層の界面または前記窒化物層から消去されたり、前記ソース−基板間または前記ドレイン基板間に前記電圧条件によって発生するホットホールが前記多重誘電層に注入されることにより前記メモリセルのスレッショルド電圧を減少させるようにイレースする素子動作方法として作動できる。
【００１２】
ここで、前記プログラム時に前記選択されたメモリセルのゲートに約８ないし１２Ｖを印加し、ドレインに約３ないし６Ｖを印加し、ソースは接地する電圧条件で前記選択されたメモリセルに電圧を印加しうる。この時、前記電圧条件は前記プログラム時に前記基板を接地したり、または前記基板に負の電圧を印加することをさらに含みうる。
【００１３】
前記イレース時に前記メモリセルのゲートを接地し、前記基板に約１３ないし１８Ｖを印加する電圧条件で電圧を印加しうる。また、前記イレース時に前記選択されたメモリセルのゲートに約−８Ｖを印加し、前記基板に約６Ｖを印加し、ソースは接地する電圧条件で電圧を印加しうる。
【００１４】
また、前記フラッシュメモリ素子は、何れか一つのビットラインに多数の前記ＳＯＮＯＳ型メモリセルのドレインが電気的に連結され、前記ビットラインと交差するように配列された何れか一つのワードラインに多数の前記ＳＯＮＯＳ型メモリセルのゲートが電気的に連結され、何れか一つの共通のソースラインに前記ワードラインに連結された多数のＳＯＮＯＳ型メモリセルのソースが共通で連結されてＮＯＲ形態の配列で構成できる。
【００１５】
このようなフラッシュメモリ素子は、前記メモリセルのうち選択されたメモリセルの前記チャンネルから前記酸化物層及び窒化物層の界面または前記窒化物層にホット電子注入が誘起されて電子が前記酸化物層及び窒化物層の界面または前記窒化物層に捕獲されてスレッショルド電圧が増加するように前記選択されたメモリセルに電圧を印加してプログラムし、前記基板には正の電圧、前記ゲートは接地または負の電圧、前記ソースラインまたはビットラインはフローティングさせる電圧条件を前記メモリセルに印加して、前記捕獲された電子がファウラー・ノルドハイム・トンネリングで前記酸化物層及び窒化物層の界面または前記窒化物層から消去されたり、前記ソース−基板間または前記ドレイン基板間に前記電圧条件によって発生するホットホールが前記多重誘電層に注入されることにより前記メモリセルのスレッショルド電圧を減少させるようにイレースする素子動作方法として作動できる。
【００１６】
この時、前記プログラム時に何れか一つのワードラインを選択して約８ないし１２Ｖを印加し、何れか一つのビットラインを選択して約３ないし６Ｖを印加し、前記共通ソースラインは接地する電圧条件で前記選択されたメモリセルに電圧を印加しうる。
【００１７】
一方、前記イレース時に前記ワードラインを接地し、前記基板に約１３ないし１８Ｖを印加する電圧条件で電圧を印加しうる。また、前記イレース時に前記選択されたメモリセルに連結された選択されたワードラインに約−８Ｖを印加し、前記基板に約６Ｖを印加する電圧条件で電圧を印加しうる。
【発明の効果】
【００１８】
本発明によれば、ＳＯＮＯＳ型メモリセルをＮＯＲ型に配列したフラッシュメモリ素子の動作方法を提供しうる。これにより、ＳＯＮＯＳ型メモリセルをＮＯＲ型に配列させて高集積化されたフラッシュメモリ素子を提供しうる。
【００１９】
本発明によれば、ＳＯＮＯＳセルを単位セルとして利用してＮＯＲ形態でＳＯＮＯＳセルを配列させてフラッシュメモリ素子を形成する時、このようなフラッシュメモリ素子の動作をホット電子注入によるプログラムとＦ−Ｎトンネリングによるイレースで具現できる。これにより、工程がより簡単でロジック工程と融和性のあるＳＯＮＯＳセルをＮＯＲ形態のフラッシュメモリ素子の構成に適用できる。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して、本発明の実施形態を詳細に説明する。しかし、本発明の実施形態は色々な他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるのである。したがって、図面における要素の形状はより明確な説明を強調するために誇張されたものであり、図面上に同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、前記ある層は前記他の層または半導体基板に直接接触して存在でき、または、その間に第３の層が介在されうる。
【００２１】
本発明の実施形態ではメモリ素子の単位セルとしてＳＯＮＯＳセルをＮＯＲ形態のフラッシュメモリ素子に導入することを示す。また、そのような素子の構成に対して事前に解決されねばならない素子の動作問題を解決する方案を示す。すなわち、このようなＳＯＮＯＳセルを採用したＮＯＲ形態のフラッシュメモリ素子をプログラムし、イレース（消去）する動作方法を提供する。
【００２２】
ＳＯＮＯＳセルは、フローティングゲートセルと同様に取扱いでき、フローティングゲートセルに代えて不揮発性メモリ素子を構成する単位セルとして次第に注目されている。ＳＯＮＯＳセルはシリコン−酸化物−窒化物−酸化物−半導体物が積層された形態として構成され、その構成とそれに関連したエネルギバンドダイヤグラムは図２及び図３に典型的な例が示される。
【００２３】
図２は、典型的なＳＯＮＯＳセルの構成を概略的に示す断面図である。
図３は、図２に示されたＳＯＮＯＳセルに関連したエネルギバンドダイヤグラムを概略的に示す図である。
図２及び図３を参照すれば、ＳＯＮＯＳセルは基板１００にソース２１０及びドレイン２５０が備えられ、ゲート４００が基板１００上に備わって構成される。この時、基板１００はシリコンよりなることが望ましい。そして、ゲート４００及び基板１００間の界面にシリコン酸化物層（ＳｉＯ２）３１０、シリコン窒化物層（Ｓｉ３Ｎ４）３３０及びシリコン酸化物層３５０が介在される。
【００２４】
ＳＯＮＯＳセルはシリコン酸化物層３１０及びシリコン窒化物層３３０の界面に電荷を捕獲してＶｔｈを変化させる。この時、シリコン窒化物層３３０及びシリコン酸化物層３１０間の界面またはシリコン窒化物層３３０の内部に存在する捕獲サイトがフローティングゲートのような電荷貯蔵サイトとして作用する。このようなＳＯＮＯＳセルは工程の単純さ及びロジック工程との融和性によって最近多くの研究が行われている。それにも拘わらず、これまでこのようなＳＯＮＯＳセルをフラッシュメモリ素子に採用することは非常に難しい状態にあり、特に、動作特性による多様な問題が解決解決されなければこのような適用はむずかしい。
【００２５】
本発明の実施形態では、このようなＳＯＮＯＳセルを不揮発性半導体メモリ素子の一つであるフラッシュメモリ素子に図４に示すようにＮＯＲ形態の配列で適用しようとする時の、フラッシュメモリ素子の動作方法を提供する。
【００２６】
図４は、本発明の実施形態に従ってＮＯＲ形態にＳＯＮＯＳセルが配列されたフラッシュメモリ素子を概略的に示す等価回路図である。
図４を参照すれば、各々のＳＯＮＯＳセルは隣接するセルとＮＯＲ形態に配列される。すなわち、何れか一つのビットラインＢＬに多数のＳＯＮＯＳセルのドレインが電気的に連結され、前記ビットラインＢＬと交差するように配列された何れか一つのワードラインＷＬに多数のＳＯＮＯＳセルのゲートが電気的に連結される。そして、ワードラインＷＬ方向に共通ソースラインが形成されて、ワードラインＷＬに連結された多数のＳＯＮＯＳセルのソースが共通に連結される。
【００２７】
このようにＳＯＮＯＳセルがＮＯＲ形態に配列されたフラッシュメモリ素子が実現されるためには、このように構成されたフラッシュメモリ素子の動作方法についての問題点の解決が先行されなければならない。
【００２８】
単なる一つのＳＯＮＯＳセルの動作は一般的にＦ−Ｎトンネリングによるプログラム及びイレースとして行なわれうる。しかし、ＮＯＲ形態で多数のＳＯＮＯＳセルが配列された状態の素子をＦ−Ｎトンネリングを利用してプログラム及びイレースする場合は新たな問題点に逢着する。すなわち、ＮＯＲ形態で多数のＳＯＮＯＳセルが配列された状態の素子において特定セルはＦ−Ｎトンネリングによって選択的にプログラムすることができず、結局、全体の素子をプログラムすることができない。
【００２９】
図５は、ＮＯＲ形態でＳＯＮＯＳセルが配列されたフラッシュメモリ素子をＦ−Ｎトンネリングでプログラムする時の問題点を説明するために概略的に示す等価回路図である。
図６は、図５のセルＢでの撹乱現象を説明するために概略的に示す断面図である。
【００３０】
図５を参照すれば、ＮＯＲ型で配列されたＳＯＮＯＳセルの動作にＦ−Ｎトンネリングを適用する場合、実質的にＦ−Ｎトンネリングで何れか一つのＳＯＮＯＳセルを選択的にプログラムすることはできない。Ｆ−Ｎトンネリングで選択的なプログラムを行うために図５のセルＡを選択した場合、選択されたワードラインＷＬ１には高電圧１５Ｖを印加し、セルＡに関連したビットラインＢＬ１、そして、共通ソースラインに０Ｖを印加してセルＡのプログラムを図る。
【００３１】
ところが、このような試みは、セルＡのチャンネルだけでなく、選択されていないセルＢのチャンネルが図６に示されるようにインバージョンされてチャンネルの電圧が０Ｖとなる現象を伴う。すなわち、図６に示されたようにセルＡに関連したワードラインＷＬ１に１５Ｖを印加すれば、ワードラインＷＬ１に接続されているセルＢにも１５Ｖが印加される。共通ソースラインに０Ｖが印加されるので、セルＢのソースには０Ｖがやはり印加される。セルＢに接続したビットラインＢＬ２は選択されなかったので、フローティングされた状態にある。このようなセルＢに誘発された電圧条件は実質的に選択されたセルＡにおける印加電圧条件と対等なので、結局、セルＢのチャンネルにインバージョンが発生し、チャンネルの電圧が０Ｖとなる。
したがって、選択されたセルＡだけでなく、セルＢもプログラムされる。同様に同じ選択ワードラインＷＬ１に接続されたあらゆるセルが共にプログラムされる。したがって、選択的に何れか一つのセルを独立的にプログラムすることができない。したがって、ＮＯＲ形態のセル配列では構造的にＦ−Ｎプログラム動作の適用が実質的にできない。
【００３２】
本発明の実施形態においては、ＳＯＮＯＳセルを採用したＮＯＲ形態のフラッシュメモリ素子を動作させるために、チャンネルホット電子（ＣＨＥ：Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入を利用して選択された個別のＳＯＮＯＳセルをプログラムすることとする。一方、イレース時にはＦ−Ｎトンネリングを利用して多数のＳＯＮＯＳセルを一括的にイレースさせることとする。このような本発明で行われる動作方法は表１のように代表的に要約できる。
【００３３】
【表１】
2004179626.tif 000003
【００３４】
表１及び図４を再び参照すれば、プログラム動作はセルＡが選択された場合、ワードラインＷＬ１には１０Ｖ（場合によっては、約８ないし１２Ｖでよい）を印加し、ビットラインＢＬ１には５Ｖ（場合によっては、約３ないし６Ｖでよい）の電圧を印加して行う。この時、共通ソースラインには０Ｖが印加され、非選択のセルＢに関連したビットラインＢＬ２はフローティング状態とされる。この時、基板は接地されたり、または負の電圧が印加される。
【００３５】
このようなプログラム状態とすれば、ワードラインＷＬ１に印加された電圧によってセルＡのゲートの下にはインバージョンによってチャンネルが形成される。形成されたチャンネルのインバージョン層に存在する電子はビットラインＢＬ１に印加された電圧によって加速される。望ましくは、加速された電子のうち一部の電子はシリコンよりなる基板１００の格子温度より高い電子温度を有する。
このように活性化された電子は図７に示されるようにシリコン酸化物層（図２の３１０）のエネルギ障壁を越えてシリコン酸化物層３１０及びシリコン窒化物層３３０の界面に捕獲される。
【００３６】
図７は、本発明の実施形態によるプログラム動作時のＳＯＮＯＳセルに関連したエネルギバンドダイヤグラムを概略的に示す図である。
図７に示されたようにシリコン酸化物のエネルギ障壁を越えてシリコン酸化物及びシリコン窒化物の界面に電子が捕獲されることによって、セルＡのＶｔｈは上昇し、これはすなわち、プログラム動作を意味する。
【００３７】
また、図４を表１と共に参照すれば、非選択のセルを代表するセルＢのビットラインＢＬ２は前記プログラム動作時にフローティング状態とされる。そして、このような非選択のセルＢは選択ワードラインＷＬ１に接続されているので、やはり１０Ｖの電圧がゲートに印加される。したがって、ゲートの下のチャンネルにインバージョン層が形成されてチャンネルの電位が０Ｖとなる。
しかし、このようにチャンネルの電位が０Ｖに維持されても、選択されていないセルＢに関連するビットラインＢＬ２はフローティング状態にあるので、チャンネルの電子は活性化されなくてシリコン酸化物層（図２の３１０）及びシリコン窒化物層（図２の３３０）の界面に注入されない。実質的にゲートには１０Ｖの電圧が印加されるが、このような電圧程度ではチャンネルの電子がシリコン酸化物層３１０のエネルギバリアを克服するように誘導できない。したがって、非選択のセルＢはプログラムされない。
【００３８】
このような結果は、本発明の実施形態によるプログラム動作方法は何れか一つの個別のＳＯＮＯＳセルを選択的にプログラムさせられ、ＳＯＮＯＳセルがＮＯＲ形態に配列されたフラッシュメモリ素子を実質的にプログラムさせられることを意味する。
【００３９】
上記のような動作で行ったＳＯＮＯＳセルのプログラム速度を図８に示す。
図８は、本発明の実施形態によるＳＯＮＯＳセルのプログラム時のプログラム速度を示す図である。
図８を参照すれば、プログラム時にゲート及びドレインに電圧を印加すれば、ゲート電圧によってチャンネルがインバージョンされ、ドレイン電圧によって加速された電子がエネルギを得てＳｉＯ２／Ｓｉ３Ｎ４の界面に捕獲され、経時的にＶｔｈシフトが起こる。図８は、このようなプログラム時におけるＶｔｈシフトを示す。
【００４０】
このようにプログラムされた状態を判読するリ―ド動作は、表１に示されたように選択ワードラインにＶＣＣを印加し、選択ビットライン約０.５ないし１.５Ｖを印加することによって行える。
【００４１】
一方、フラッシュメモリ素子の動作はプログラム動作だけでなく、イレース動作も考慮しなければならない。
図９は、本発明の実施形態によるＳＯＮＯＳセルのイレース動作条件を概略的に示す図である。
図９を表１と共に参照すれば、本発明の実施形態によるイレース動作は基本的にＦ−Ｎトンネリング及びホットホール注入効果を同時に利用する。具体的に、イレース動作は、選択ワードラインＷＬ１に接地電圧を印加し、基板に１３ないし１８Ｖレベルの電圧、望ましく約１４Ｖの電圧を印加して、捕獲された電子をチャンネル方向に放電させてＶｔｈを低める過程より行われる。または、このようなイレース動作は駆動回路の便宜のためにセルのゲートと基板とに電圧を分割して印加しても良い。例えば、Ｐ型基板に約６Ｖを印加し、ゲートに約−８Ｖを印加することによってイレース動作が行える。
【００４２】
上記のような動作条件でＦ−Ｎトンネリングだけでなく、ホットホール消去の効果も発生して消去動作を増進させる。これによる効果は次の図１０のようである。
【００４３】
図１０は、本発明の実施形態によるイレース動作時の基板、ビットライン及びソースラインの電圧を各々オシロスコープで測定したグラフを示す図である。
【００４４】
図１０は、基板に正の電圧を印加した時、基板、ビットライン、ソースラインの電圧を各々オシロスコープで測定した結果を示す図である。印加された正の１６Ｖの電圧は基板では約１６Ｖに昇圧された後、遅延時間なく０Ｖに下降するパルスを示す。
【００４５】
フローティング状態のビットライン及びソースラインの電圧は昇圧及び降圧において基板電圧と異なる特性を表す。この時、ビットライン及びソースラインの昇圧される電圧レベルはＰ−Ｎ接合の形成電圧０.７Ｖだけ低い１５.３Ｖレベルに昇圧される。このように形成電圧だけ低い電圧に昇圧される特徴は既知の理論及び現象である。それにも拘わらず、フローティングされたビットライン及びソースラインの下降は基板電圧より遅延されて下降するパルスを示している。
【００４６】
このような遅延現象はビットラインに連結したキャパシタンスに充電された電荷の放電による遅延現象である。このような遅延時間の間にセルには特異な電圧状態が印加される。このような遅延時間の間にセルに印加される電圧状態は次の図１１及び図１２に概略的に示されている。
【００４７】
図１１は、本発明の実施形態によるイレース動作時のセルに印加される電圧状態を概略的に示す図である。
図１２は、図１１の印加電圧状態におけるイレース動作時の遅延時間の間にセルに印加される電圧状態を概略的に示す図である。
【００４８】
図１１に示されたように、ビットライン及びソースラインをフローティング状態とし、基板に１６Ｖの正の電圧を印加し、ゲートに０Ｖを印加する電圧状態でイレース動作を行う時、イレース動作時の遅延時間の間にセルに印加される電圧状態は図１２に示されたようである。ビットライン及びソースラインの電圧パルスは図１２の１２１０グラフのように現れ、ｐ−基板では図１２の１２３０グラフのように現れる。
【００４９】
すなわち、ビットライン、ソースラインには図１２のＣ部で見られるように正の電圧が印加されるが、基板電圧とゲート電圧は接地された状態となる。この電圧条件でホットホールが発生し、この発生したホットホールはプログラム動作として蓄積された電子のあるシリコン酸化物層／シリコン窒化物層／シリコン酸化物層に注入されてスレッショルド電圧を低める。
【００５０】
このようなホットホールの注入もやはり消去動作を増進させる効果を伴う。したがって、消去動作時の消去速度が増進される。
より詳細に説明すれば、ＳＯＮＯＳセルにおいてゲートは接地、または負の電圧を有した状態でＮ＋接合を有するビットラインに正の電圧が印加され、Ｐ型としてドーピングされた基板が接地されてＮ＋／Ｐ−間に逆方向電圧が印加されば、ホットホールが発生し、この発生したホットホールは多層の誘電層に注入されてスレッショルド電圧を低める。このようなＳＯＮＯＳセルにおけるホットホール注入による消去動作は下記の文献に示されている。この文献における消去動作は外部でビットラインに正の電圧、基板には接地電圧を印加してホットホールを発生させ、このホットホールが多層のゲート誘電層に注入されて消去動作が起こることを示している。
文献：ＡＴｒｕｅ−ＳｉｎｇｌｅＴｒａｎｓｉｓｔｏｒＯｘｉｄｅ−ＮｉｔｒｉｄｅＥＥＰＲＯＭｄｅｖｉｓｅ、ＩＥＥＥ、Ｅｌｅｃｔｒｏｎｄｅｖｉｃｅｌｅｔｔｅｒ、ｖｏｌ８、Ｎｏ.３、Ｍａｒｃｈ１９８７
【００５１】
これに対して、本発明の実施形態では基板に印加された正の電圧によって自己昇圧されたビットライン、ソースライン電圧がホットホールを発生させ、発生したホットホールが消去動作に使われる。したがって、本発明では消去のためにビットラインに印加する正の電圧が不要となり、全体の素子を構成する時、この正の電圧を発生させるための回路を除去しうる長所がある。
【００５２】
このようなイレース動作時のイレース速度は図１３に示されるように非常に速い速度を表す。
図１３は、本発明の実施形態によるＳＯＮＯＳセルのイレース時のイレース速度を示す図である。
図１３は、イレース動作のために印加される電圧状態を変えて測定したイレース速度を示す図である。グラフ１３１０はｐ−基板に印加される電圧Ｖｂを８Ｖとして設定し、ゲートに印加される電圧Ｖｇを−６Ｖとして設定し、ソースライン及びビットラインはフローティング状態として設定した時に得られたイレース速度を示す。グラフ１３３０はｐ−基板に印加される電圧Ｖｂを１０Ｖとして設定し、ゲートに印加される電圧Ｖｇを−４Ｖとして設定し、ソースライン及びビットラインはフローティング状態として設定した時に得られたイレース速度を示す。グラフ１３５０はｐ−基板に印加される電圧Ｖｂを１４Ｖとして設定し、ゲートに印加される電圧Ｖｇを０Ｖとして設定し、ソースライン及びビットラインはフローティング状態として設定した時に得られたイレース速度を示す。グラフ１３７０はｐ−基板に印加される電圧Ｖｂを１０Ｖとして設定し、ゲートに印加される電圧Ｖｇを−４Ｖとして設定し、ソースライン及びビットラインをｐ−基板に電気的に連結させるように設定した時に得られたイレース速度を示す。すなわち、１３３０のグラフにおける設定条件と違って、ソースライン及びビットラインをフローティング状態としない条件で得られたイレース速度グラフである。この時、得られた結果の明確な比較のために、ｐ−基板及びゲート間には全て１４Ｖの電圧差が印加されるように電圧状態を設定した。
【００５３】
図１３を参照すれば、イレース動作は選択ワードライン、すなわち、ゲートに接地または負の電圧を印加し、基板に約８〜１０Ｖレベルの電圧を印加してスレッショルド電圧を低める効果を得て行われるということが分かる。もし、印加される両電圧の影響を受けるＦ−Ｎトンネリングだけによって消去が進行すれば、ゲート／基板間の電圧が同じ場合、全て同じ消去特性を有するべきであるが、基板の正の電圧の部分が大きいほどスレッショルド電圧の減少が大きいということが分かる。したがって、図１３を通じて、発生するホットホールがイレース動作に影響を与えていることが分かる。
【００５４】
加えて説明すれば、基板に印加される正の電圧が大きいほど自己昇圧されるビットライン／ソースラインの電圧が大きくなり、ビットライン−基板に印加される逆方向電圧が増加する。したがって、図１３に示されたように、ホットホールの発生量が増加し、これにより注入されるホットホールの量が増加してイレース速度が改善される。
【００５５】
図１３のグラフ１３５０と１３７０とを比較すれば、同じ−４ＶＧ／１０ＶＢの電圧状態の組合わせにおいてもビットライン及びソースラインの状態によってイレース速度が変わる。すなわち、グラフ１３７０は基板及びビットライン／ソースラインを同じノードとして縛って電気的に連結させた後、前記電圧状態を印加しつつイレース特性を測定したものである。一方、同じ電圧状態でビットライン／ソースラインをフローティング状態とした状態で測定したイレース特性はグラフ１３５０に示される。二つのグラフを比較すれば、ビットラインとソースラインとをフローティング状態した条件、すなわち、グラフ１３５０の場合の方が改善された消去特性を表すことが分かる。その理由はグラフ１３７０の場合では基板及びビットライン／ソースラインが同じノードとして連結されているので、基板及びビットラインまたは基板及びソースラインが逆方向バイアスに印加される状況が発生しないからである。したがって、ホットホールは発生せず、よってホットホールによるイレース効果も発生しないのである。
【産業上の利用可能性】
【００５６】
本発明はフラッシュメモリ素子を具現することに利用されうる。特に、ＳＯＮＯＳセルを単位セルとして利用してＮＯＲ形態でＳＯＮＯＳセルを配列させてフラッシュメモリ素子を形成する時、ＳＯＮＯＳセルを駆動させてフラッシュメモリ素子を動作させるのに利用されうる。
【図面の簡単な説明】
【００５７】
【図１】典型的なフローティングゲートセル形態のメモリセルを概略的に示す断面図である。
【図２】典型的なＳＯＮＯＳセル形態のメモリセルを概略的に示す断面図である。
【図３】図２に示されたＳＯＮＯＳセルに関連したエネルギバンドダイヤグラムを概略的に示す図である。
【図４】本発明の実施形態に従ってＮＯＲ形態でＳＯＮＯＳセルが配列されたフラッシュメモリ素子を概略的に示す等価回路図である。
【図５】本発明の実施形態に従ってＮＯＲ形態でＳＯＮＯＳセルが配列されたフラッシュメモリ素子をＦ−Ｎトンネリングでプログラムする時に発生する問題点を説明するために概略的に示す等価回路図である。
【図６】図５のセルＢにおける外乱現象を説明するために概略的に示す断面図である。
【図７】本発明の実施形態によるプログラム動作時のＳＯＮＯＳセルに関連したエネルギバンドダイヤグラムを概略的に示す図である。
【図８】本発明の実施形態によるＳＯＮＯＳセルのプログラム時のプログラム速度を示す図である。
【図９】本発明の実施形態によるＳＯＮＯＳセルのイレース動作条件を概略的に示す図である。
【図１０】本発明の実施形態によるイレース動作時の基板、ビットライン及びソースラインの電圧を各々オシロスコープで測定した図である。
【図１１】本発明の実施形態によるイレース動作時のセルに印加される電圧状態を概略的に示す図である。
【図１２】図１１の印加電圧状態におけるイレース動作時の遅延時間の間にセルに印加される電圧状態を概略的に示す図である。
【図１３】本発明の実施形態によるＳＯＮＯＳセルのイレース時のイレース速度を示す図である。
【符号の説明】
【００５８】
１００    基板
２１０    ソース
２５０    ドレイン
３１０    シリコン酸化物層
３３０    シリコン窒化物層
３５０    シリコン酸化物層
４００    ゲート
ＢＬ      ビットライン
ＷＬ      ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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