(57)【要約】【課題】シリサイドを形成する際の酸素量を低減することにより、シリサイドを低抵抗にする。【解決手段】シリサイドを形成しない非形成領域Ｂをシリコン酸化膜６１で覆う。その後、不純物層１１，１２を覆うコバルト膜を形成する。シリコン酸化膜６１を形成後、コバルト膜を形成する前に熱処理を行うことにより、シリコン酸化膜６１から酸素を脱離させる。よってコバルト膜６２を形成した後に行われる、シリサイドを形成するための熱処理において、シリコン酸化膜６１からの酸素の脱離を低減することができ、コバルトやＳｉの酸化、あるいは凝集を低減する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１領域及び前記第１領域とは異なる第２領域に区分される主面を有する半導体層の前記主面側に、選択的に半導体／金属化合物を形成する半導体装置の製造方法であって、
（ａ）前記第１領域を覆う半導体酸化膜を形成する工程と、
（ｂ）第１の熱処理を行う工程と、
（ｃ）前記主面側から前記第２領域の前記主面及び前記半導体酸化膜に金属膜を成膜する工程と
を備える、半導体装置の製造方法。
【請求項２】
前記工程（ｃ）の後に実行される、
（ｄ）前記第１の熱処理に採用される温度よりも低い温度を採用する第２の熱処理を行う工程
を更に備える、請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）は、還元雰囲気中で行われる、請求項２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｃ）、（ｄ）は工程間に真空装置内で大気を導入することなく実行される、請求項２及び請求項３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
工程（ｂ）、（ｃ）の間で実行される
（ｅ）前記主面側からスパッタエッチングを行う工程
を更に備え、
前記工程（ｅ），（ｃ）は工程間に真空装置内で大気を導入することなく実行される、請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｂ），（ｅ），（ｃ）は工程間に真空装置内で大気を導入することなく実行される、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）の後に順次に実行される、
（ｆ）前記工程（ｄ）において前記半導体層と反応しなかった、前記金属層を除去する工程と、
（ｇ）前記第２の熱処理に採用される温度よりも高い温度を採用する第３の熱処理を行う工程と
を更に備える、請求項２乃至請求項６のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）、（ｂ）の間で実行される
（ｈ）前記半導体層の前記主面と反対側の面の半導体酸化膜
を除去する工程
を更に備える、請求項１乃至請求項７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）において、前記金属膜は前記第１の熱処理に採用される温度よりも低い温度で成膜される、請求項１乃至請求項８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）の前に実行される、前記半導体酸化膜上に半導体窒化膜を形成する工程を更に備える、請求項１乃至請求項９のいずれか一つに記載の半導体装置の製造方法。
【請求項１１】
第１領域及び前記第１領域とは異なる第２領域に区分される主面を有する半導体層の前記主面側に、選択的に半導体／金属化合物を形成する半導体装置の製造方法であって、
（ａ）前記第１領域を覆う半導体酸化膜を形成する工程と、
（ｂ）前記半導体酸化膜上に窒化膜を形成する工程と、
（ｃ）前記主面側から前記第２領域の前記主面及び前記半導体酸化膜に金属膜を堆積する工程と
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、所望の箇所に半導体／金属化合物を、例えばシリサイドをサリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）処理によって形成する技術に関する。
【０００２】
【従来の技術】
シリサイドを形成する際に酸素が与える悪影響に関して、例えば非特許文献１に紹介されている。
【０００３】
【非特許文献１】
Ｋａｒｅｎ  Ｍａｅｘ（カレン・マエクス），“Ｓｉｌｉｃｉｄｅｓ  ｆｏｒ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ：ＴｉＳｉ２  ａｎｄ  ＣｏＳｉ２”（シリサイド・フォア・インテグレイテッド・サーキッツ：ＴｉＳｉ２  アンド  ＣｏＳｉ２），“Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｅｎｇｉｎｅｅｒｉｎｇ”（マテリアルズ・サイエンス・アンド・エンジニアリング）Ｒ１１，  ５３（１９９３）  ，  ｐｐ９２−９８
【０００４】
【発明が解決しようとする課題】
酸素はシリサイドを形成するための熱処理の際、シリサイド用の金属、シリコンが酸化されるなどして凝集を引き起こす原因となる。これは例えばＭＯＳトランジスタにおいてシリサイドが形成されるゲート配線、不純物層の抵抗値の増大を招来する。かかる抵抗値の増大は、ゲート配線の幅が狭くなるにつれて顕著となり、ＬＳＩの微細化の妨げとなる問題があった。
【０００５】
本発明は、シリサイドなどの半導体／金属化合物を形成する際の酸素量を低減することにより、低抵抗な半導体／金属化合物を有する半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明にかかる半導体装置の製造方法の第１の態様は、第１領域及び前記第１領域とは異なる第２領域に区分される主面を有する半導体層の前記主面側に、選択的に半導体／金属化合物を形成する。そして下記の工程（ａ）乃至（ｃ）を備える。
【０００７】
第１の態様では、工程（ａ）において前記第１領域を覆う半導体酸化膜を形成し、工程（ｂ）において第１の熱処理を行い、工程（ｃ）において前記主面側から前記第２領域の前記主面及び前記半導体酸化膜に金属膜を成膜する。
【０００８】
第２の態様では、工程（ａ）において前記第１領域を覆う半導体酸化膜を形成し、工程（ｂ）において前記半導体酸化膜上に窒化膜を形成し、工程（ｃ）において前記主面側から前記第２領域の前記主面及び前記半導体酸化膜に金属膜を堆積する。
【０００９】
【発明の実施の形態】
実施の形態１．
図１乃至図４は、本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。シリコン基板１の主面上にはゲート配線２１，２２，２３がそれぞれゲート絶縁膜３１，３２，３３を介して設けられている。ゲート配線２１，２２，２３の側面にはそれぞれサイドウォール４１，４２，４３が形成されている。ゲート配線２１，２２，２３は例えば減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いてポリシリコンで形成される。ゲート絶縁膜３１，３２，３３、サイドウォール４１，４２，４３は例えばいずれもシリコン酸化膜で形成される。
【００１０】
シリコン基板１はシリサイドを形成すべき領域Ａ（以下「形成領域Ａ」と称す）と、シリサイドを形成すべきでない領域Ｂ（以下「非形成領域Ｂ」と称す）に区分される。形成領域Ａでは、ゲート配線２１，２２、サイドウォール４１，４２によって露出が許されているシリコン基板１の主面において、不純物層１１，１２が形成されている。その一方、非形成領域Ｂではゲート配線２３、サイドウォール４３によって露出が許されているシリコン基板１の主面において、不純物層は形成されていない。不純物層１１，１２はシリコン基板１に対して不純物を導入して得ることができ、これらの表面もシリコン基板１の主面として把握される。不純物層１１，１２は具体的には、例えばそれぞれドレイン及びソースとして機能する。不純物層１１，１２は例えばいわゆるＬＤＤ構造を有している。
【００１１】
非形成領域Ｂを覆う半導体酸化膜を形成する。具体的には、ゲート配線２３、サイドウォール４３及びシリコン基板１の主面を覆う、例えばシリコン酸化膜６１を形成する（図１）。形成領域Ａのうち、少なくとも露出したシリコン基板１の主面（不純物層１１，１２を含む）はシリコン酸化膜６１によって覆われない。かかるシリコン酸化膜６１は、ＣＶＤ法によって例えば形成領域Ａ、非形成領域Ｂの区別無く全面に一旦シリコン酸化膜を形成してから、フォトリソグラフィー技術を用いて選択的に除去することで得ることができる。
【００１２】
なお、自然酸化膜５１が、露出したシリコン基板１の主面やゲート配線２１，２２，２３、サイドウォール４１，４２，４３上に形成される。但し、サイドウォール４１，４２，４３上や、形成領域Ｂにおいて形成される自然酸化膜は、それぞれサイドウォール４１，４２，４３やシリコン酸化膜６１と区別して示す必要はないので、省略して描かれている。
【００１３】
その後、上記のようにして得られた構造に対して第１の熱処理を行う。第１の熱処理において採用される温度は例えば４００℃以上である。更に弗酸を用いて洗浄を行って、自然酸化膜５１を除去する。後述するように、弗酸を用いて自然酸化膜５１を除去してから、第１の熱処理を行ってもよい。そしてシリコン基板１の主面側からコバルト膜６２，窒化チタン膜６３をこの順に成膜する（図２）。なお、成膜の温度は第１の熱処理温度より低い。コバルト膜６２はこれと接触するシリコンと化合して半導体／金属化合物たるコバルトシリサイドを形成するために、窒化チタン膜６３はコバルト膜６２の酸化を防止するために、それぞれ成膜される。よってコバルト膜６２が大気に晒される前に窒化チタン膜６３を成膜することが望ましい。例えばコバルト膜６２，窒化チタン膜６３はそれぞれ５〜２０ｎｍ及び５〜５０ｎｍの厚さに成膜される。コバルト膜６２，窒化チタン膜６３は例えばいずれもスパッタリングによって成膜される。成膜時の圧力は例えば約０．７Ｐａに、使用電力は５ｋＷに、それぞれ設定され、成膜時のシリコン基板１の温度は例えば１００℃程度まで上昇する。
【００１４】
その後、第２の熱処理を行って、コバルト膜６２と、これに接触するシリコン基板１の主面（例えば不純物層１１，１２）及びゲート配線２１，２２とを反応させ、ＣｏｘＳｉ（ｘ：１〜２）膜６４を形成する。第２の熱処理において採用される温度は例えば４００〜６００℃であるが、第１の熱処理よりも低い温度が採用されることが望ましい。例えば当該熱処理としてはＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）が採用される。ＲＴＡの条件としては、窒素１００％の雰囲気中で、３０〜１８０秒間行われる。この後、シリコンと接触せず、シリコンと反応しなかったコバルト膜６２、窒化チタン膜６３は除去される（図３）。例えば当該除去は、エッチャントとして硫酸と過酸化水素水の混合液を用いた８０℃程度の温度での１０〜３０分間のウェットエッチングによって行われる。あるいはエッチャントとしては塩酸と過酸化水素水の混合液、アンモニアと過酸化水素水の混合液を採用してもよい。
【００１５】
低抵抗のコバルトシリサイドを得るために、更に第３の熱処理を行ってＣｏｘＳｉ膜６４からＣｏＳｉ２膜６５を得る（図４）。第３の熱処理において採用される温度は第２の熱処理において採用される温度よりも高く、例えば６５０〜８５０℃が採用される。例えば当該熱処理としては、窒素１００％の雰囲気中で３０〜１２０秒間のＲＴＡが採用される。
【００１６】
以上のようにして、ゲート配線２１，２２及び不純物層１１，１２上にのみ自己整合的にＣｏＳｉ２膜６５を形成することができ、いわゆるサリサイド処理が行われうる。ゲート配線２１，２２及び不純物層１１，１２は、ゲート配線２１，２２下方のシリコン基板１の主面と相俟って、トランジスタとして機能する。
【００１７】
シリコン酸化膜６１は非形成領域Ｂにおいて、いずれも半導体たるシリコンから形成されるゲート配線２３及びシリコン基板１の主面と、コバルト膜６２との接触を断つ。よって形成領域Ａにおいてのみ半導体／金属化合物たるコバルトシリサイドを形成したい場合であっても、コバルト膜６２を形成領域Ａ、非形成領域Ｂを区別することなく堆積させることができる。かかる目的のため、シリコン酸化膜６１は５０ｎｍ以上に形成することが望ましい。第１の熱処理によってシリコン酸化膜６１から酸素を脱離させることができるので、コバルト膜６２を成膜する際において温度が上昇しても、シリコン酸化膜６１からの酸素の脱離を低減でき、コバルト膜６２やゲート配線２１，２２や不純物層１１，１２の酸化を低減することができる。
【００１８】
また相互に接触したゲート配線２１，２２及び不純物層１１，１２とコバルト膜６２とから、第２の熱処理によって、半導体／金属化合物たるＣｏｘＳｉ膜６４が形成される。この際の熱処理の温度よりも、第１の熱処理の温度の方が高いので、第２の熱処理において温度が上昇しても、シリコン酸化膜６１からの酸素の脱離を低減でき、コバルト膜６２やゲート配線２１，２２や不純物層１１，１２の酸化を低減することができる。
【００１９】
またコバルトシリサイドの形成が二段階に分けて行われる。即ち第２の熱処理によって得られるＣｏｘＳｉ膜６４を一旦経由して、第３の熱処理によってＣｏＳｉ２膜６５を形成する。コバルト膜６２とゲート配線２１，２２及び不純物層１１，１２とから直ちに低抵抗のシリサイドを得ようとして高い温度で熱処理を行うと、サイドウォール４１，４２上に形成されたコバルト膜６２へとゲート配線２１，２２及び不純物層１１，１２からシリコンが供給され、シリサイドのいわゆるクリーピングが発生する可能性が高い。かかるクリーピングが顕著となればゲート配線２１，２２及び不純物層１１，１２がシリサイドを介して短絡するという望ましくない構造が得られてしまう。
【００２０】
そこで第２の熱処理を比較的に低温で行うことにより、ゲート配線２１，２２及び不純物層１１，１２からのシリサイドのクリーピングを回避する。しかしかかる低温での反応では、得られたＣｏｘＳｉ膜６４は抵抗値が高い。例えばその比抵抗は４０〜５０μΩｃｍである。そこで一旦は未反応のコバルト膜６２を除去しておいてから、比較的に高温で第３の熱処理を行って、シリサイドの組成を調整し、その抵抗値を低減する。このようにして得られたＣｏＳｉ２膜６５の比抵抗は例えば１５〜２０μΩｃｍに低下する。
【００２１】
なお窒化チタン膜６３の代わりに高融点金属化合物あるいはその窒化物を採用しても酸化を防止する機能を得ることができる。
【００２２】
また、自然酸化膜５１を弗酸を用いて除去してから、スパッタリングによってコバルト膜６２，窒化チタン膜６３を形成するまでの間に、ゲート配線２１，２２及び不純物層１１，１２において新たに自然酸化膜が生成し易い。そこで図５に概念的に示されるように真空チャンバー２００内に上記構造を有するシリコン基板１を含むウェハ１００を配置する。そして真空チャンバー２００内で減圧下でＡｒガスを用いたスパッタエッチングをシリコン基板１の主面側から行って、当該自然酸化膜を除去し、ウェハ１００を大気に晒すことなく引き続いてコバルト膜６２，窒化チタン膜６３をスパッタリングで形成する。これにより、ゲート配線２１，２２及び不純物層１１，１２とコバルト膜６２との間に自然酸化膜が介在することを回避でき、シリサイド形成の際の酸素の悪影響を低減することができる。もちろん、大気に晒すことがなければ、真空チャンバー２００内でスパッタエッチングとコバルト膜６２，窒化チタン膜６３のスパッタリングによる形成とを行う必要はなく、それぞれ個別の反応室、例えば逆スパッタリング室、コバルト用スパッタリング室、窒化チタン用スパッタリング室において処理を進めてもよい。この場合にはこれらの各反応室が相互に真空搬送系で連繋されることが望ましい。
【００２３】
また第２の熱処理においても、酸化反応を低減するため、水素雰囲気、あるいは微量のＳｉＨ４、Ｓｉ２Ｈ６を含んだ還元雰囲気において行うことも望ましい。また図６に概念的に示されるように、ロードロック室３０１と、搬送室３０２と、ＲＴＡが行われる反応室３０３とを用い、ウェハ１００をこの順に移動させることも望ましい。反応室３０３における酸素量をより低減し易いからである。
【００２４】
また、反応室３０３においてコバルト膜６２，窒化チタン膜６３の成膜をも行い、大気を導入することなく第２の熱処理を引き続いて行うことも、雰囲気の酸素量を低減する観点から望ましい。あるいは上記スパッタエッチングと、コバルト膜６２，窒化チタン膜６３の成膜と、第２の熱処理とを大気を導入することなく引き続いて行うことも望ましい。あるいは弗酸による自然酸化膜５１の除去を第１の熱処理前に行い、第１の熱処理と、スパッタエッチングと、コバルト膜６２，窒化チタン膜６３の成膜と、第２の熱処理とを大気を導入することなく引き続いて行うことも望ましい。
【００２５】
実施の形態２．
実施の形態１で説明されたように、シリコン酸化膜をＣＶＤ法によって一旦全面に形成しても、その後にフォトリソグラフィー技術を用いて選択的に残置してシリコン酸化膜６１を形成することができる。ＣＶＤ法によってシリコン酸化膜を形成する際、シリコン基板１の主面とは反対側の裏面にもシリコン酸化膜が形成される。そして上述のフォトリソグラフィー技術は通常は裏面には適用されず、裏面のシリコン酸化膜は残置される。かかる裏面のシリコン酸化膜から脱離する酸素も低減させることが望ましい。
【００２６】
図７乃至図９は本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。シリコン基板１を含むウェハ１００は、シリコン基板１の主面に対応する面１００ａと、シリコン基板１の裏面に対応する面１００ｂとを有している。そして面１００ａ，１００ｂにはそれぞれ素子層９１、シリコン酸化膜９２が形成されている（図７）。素子層９１には実施の形態１で説明されたゲート配線２１，２２，２３、ゲート絶縁膜３１，３２，３３、サイドウォール４１，４２，４３、シリコン酸化膜６１を含む。
【００２７】
コバルト膜６２（図２参照）を成膜する前に、素子層９１をレジスト９３で覆う（図８）。その後、弗酸を用いてウェハ１００を洗浄することによりシリコン酸化膜９２を除去する。更にレジスト９３を除去する（図９）。この後、実施の形態１と同様にしてコバルト膜６２の成膜以降の製造工程を行う。レジスト９３を除去した後、コバルト膜６２の成膜の前には自然酸化膜の除去を行うことが望ましい。
【００２８】
実施の形態３．
図１０は本発明の実施の形態３にかかる半導体装置の製造方法を示す断面図である。実施の形態１で説明されたシリコン酸化膜６１の上に、更にシリコン窒化膜６６を形成する。当該シリコン窒化膜６６もシリコン酸化膜６１と同様に、ＣＶＤ法によって一旦シリコン窒化膜を全面に成膜し、その後にフォトリソグラフィー技術を用いて選択的に残置することによって形成することができる。シリコン窒化膜６６はシリコン酸化膜６１から酸素が脱離することを阻止する。例えばその膜厚は２０ｎｍ以上であることが望ましい。
【００２９】
以上のように、本実施の形態によれば、シリコン酸化膜６１及びシリコン窒化膜６６は、いずれも半導体たるシリコンから形成されるゲート配線２３及びシリコン基板１の主面と、コバルト膜６２との接触を断つ。よって形成領域Ａにおいてのみ半導体／金属化合物たるコバルトシリサイドを形成したい場合であっても、コバルト膜６２を形成領域Ａ、非形成領域Ｂを区別することなく堆積させることができる。シリコン窒化膜６６によってシリコン酸化膜６１からの酸素の脱離を阻止することができるので、コバルト膜６２を成膜する際において温度が上昇しても、シリコン酸化膜６１からの酸素の脱離を低減でき、コバルト膜６２やゲート配線２１，２２や不純物層１１，１２の酸化を低減することができる。
【００３０】
本実施の形態によれば、実施の形態１で説明された第１の熱処理は必ずしも必要ではないが、第１の熱処理を伴ってもよい。また実施の形態１で説明された各工程を採用することにより、各工程に対応して説明された各々の効果を得ることができる。
【００３１】
【発明の効果】
この発明の半導体装置の製造方法の第１の態様によれば、工程（ａ）によって形成される半導体酸化膜が第１領域における半導体層と金属膜との接触を断つので、第２領域においてのみ半導体／金属化合物を形成したい場合であっても、工程（ｃ）において第１領域及び第２領域を区別することなく金属膜を堆積させることができる。工程（ｂ）によって半導体酸化膜から酸素を脱離させるので、工程（ｃ）において温度が上昇しても半導体酸化膜からの酸素の脱離を低減でき、金属膜の酸化、半導体層の酸化を低減する。
【００３２】
またこの発明の半導体装置の製造方法の第２の態様によれば、工程（ａ）によって形成される半導体酸化膜及び工程（ｂ）によって形成される窒化膜が第１領域における半導体層と金属膜との接触を断つので、第２領域においてのみ半導体／金属化合物を形成したい場合であっても、工程（ｃ）において第１領域及び第２領域を区別することなく金属膜を堆積させることができる。工程（ｂ）によって半導体酸化膜からの酸素の脱離を阻止することができるので、工程（ｃ）において温度が上昇しても半導体酸化膜からの酸素の脱離を阻止でき、金属膜の酸化、半導体層の酸化を低減する。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１の変形を示す概念図である。
【図６】本発明の実施の形態１の他の変形を示す概念図である。
【図７】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態３にかかる半導体装置の製造方法を示す断面図である。
【符号の説明】
１  シリコン基板、１１，１２  不純物層、２１〜２３  ゲート配線、６１，９２  シリコン酸化膜、６２  コバルト膜、６３  窒化チタン膜、６４  ＣｏｘＳｉ膜、６５  ＣｏＳｉ２膜、６６  シリコン窒化膜、１００  ウェハ、２００真空チャンバー、３０１  ロードロック室、３０２  搬送室、３０３  反応室、Ａ  形成領域、Ｂ  非形成領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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