(57)【要約】【課題】スタック型容量素子においてキャパシタ誘電体膜の結晶化過程におけるプラグの酸化を防止するとともに、キャパシタ誘電体膜へのイリジウムの拡散を防止し、優れた強誘電体特性を有する容量素子の製造方法を提供すること。【解決手段】絶縁膜１２の上に第１金属を含む第１導電膜１８、２０を形成する工程と、チャンバ内で、残留酸素を除去した後に、第１金属と異なる第２金属よりなるインターフェース導電膜２１を第１導電膜１８、２０上に形成する工程と、同じチャンバ内において、酸素を含む雰囲気中で、第２金属の金属酸化物よりなる第２導電膜２２を形成する工程と、第２導電膜２２上に第３導電膜２４と、誘電体膜３２と、第４導電膜３４とを順に形成する工程と、第１導電膜１８、２０、インターフェース導電膜２１、第２導電膜２２及び第３導電膜２４をパターニングして容量素子下部電極３０ａとする工程とを含む。【選択図】  図４
2004153006.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜の上に第１金属を含む第１導電膜を形成する工程と、
チャンバ内で、残留酸素を除去した後に、前記第１金属と異なる第２金属よりなるインターフェース導電膜を前記第１導電膜上に形成する工程と、
前記チャンバ内において、酸素を含む雰囲気中で、前記第２金属の金属酸化物よりなる第２導電膜を前記インターフェース導電膜上に形成する工程と、
前記第１金属と異なる第３金属よりなる第３導電膜を前記第２導電膜上に形成する工程と、
前記第３導電膜上に誘電体膜を形成する工程と、
前記誘電体膜の上に第４導電膜を形成する工程と、
前記第１導電膜、前記インターフェース導電膜、前記第２導電膜及び前記第３導電膜をパターニングして容量素子下部電極とする工程と、
前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、
前記第４導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法。
【請求項２】
前記チャンバ内で、残留酸素を除去するために、ダミー基板上に前記インターフェース導電膜を成膜することを特徴とする請求項１記載の容量素子の製造方法。
【請求項３】
前記絶縁膜の下の半導体基板と、前記絶縁膜を貫通する開口部と、該開口部に埋め込まれた埋め込み導電膜とを有し、
前記第１導電膜は前記埋め込み導電膜を介して前記半導体基板と接続することを特徴とする請求項１又は２記載の容量素子の製造方法。
【請求項４】
第１金属を含む第１導電膜を絶縁膜上に形成する工程と、
第１のチャンバ内で、前記第１金属と異なる第２金属よりなるインターフェース導電膜を前記第１導電膜上に形成する工程と、
前記第１のチャンバと異なる第２のチャンバ内において、酸素を含む雰囲気中で、前記第２金属の金属酸化物よりなる第２導電膜を前記インターフェース導電膜上に形成する工程と、
前記第１金属と異なる第３金属よりなる第３導電膜を前記第２導電膜上に形成する工程と、
誘電体膜を前記第３導電膜上に形成する工程と、
前記誘電体膜の上に第４導電膜を形成する工程と、
前記第１導電膜、前記インターフェース導電膜、前記第２導電膜及び前記第３導電膜をパターニングして容量素子下部電極とする工程と、
前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、
前記第４導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法。
【請求項５】
前記絶縁膜の下の半導体基板と、前記絶縁膜を貫通する開口部と、該開口部に埋め込まれた埋込み導電膜とを有し、
前記第１導電膜は前記埋込み導電膜を介して前記半導体基板と接続することを特徴とする請求項４記載の容量素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子の製造方法に関し、より詳しくは、強誘電体膜又は高誘電体膜を有する容量素子の製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間のキャパシタ誘電体とする強誘電体キャパシタは、１対の電極への印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば情報を読み出すことができる。
【０００３】
ＦｅＲＡＭも、他の半導体デバイスと同様に、今後セル面積の低減が必要となってくる。セル面積を低減するために、スタック構造のキャパシタは有用である。スタック構造とは、ＭＯＳトランジスタのドレイン上に形成されたプラグの直上にキャパシタを形成した構造をいう。ここで、キャパシタはタングステン（Ｗ）プラグの直上にバリアメタル（酸素拡散バリア層）、下部電極、強誘電体膜、上部電極の各種の材料が積層されてなる。バリアメタルは、Ｗプラグへの酸素の拡散を抑制する役割をしている。バリアメタルとして下部電極の機能を兼ねる材料を選択することが多いため、バリアメタルと下部電極を明確に区別することはできない。これらの材料として窒化チタン（ＴｉＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、プラチナ（Ｐｔ）、ＳＲＯ（ＳｒＲｕＯ３）から選択した組み合わせが検討されている。
【０００４】
強誘電体キャパシタにおいては、強誘電体層の（１１１）配向強度の向上を図るため、一般に、強誘電体層を挟む下部電極にはＰｔが用いられている。しかしながら、Ｐｔは酸素透過性が高いため、スタック構造のキャパシタでプラグ直上に用いると、容易に酸素を透過し、熱処理によってプラグを酸化させてしまうという問題がある。そこで、スタック構造の強誘電体キャパシタでは、下部電極として、キャパシタ誘電体膜側からＰｔ／ＩｒＯ２／Ｉｒと積層された構造を用いることが多い（例えば、特許文献１を参照）。ＩｒやＩｒＯ２を用いるのは、ＩｒやＩｒＯ２は酸素透過性が非常に小さく、熱処理における酸素拡散バリア層として機能させるためである。
【０００５】
【特許文献１】
特開平９−２２８２９号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、キャパシタ誘電体膜としてスパッタリング法により堆積したＰＺＴ膜を用いる場合において、イリジウム系の酸素拡散バリア層（Ｉｒ膜、ＩｒＯ２膜）を含む構造の下部電極を用いると、キャパシタのリーク電流が増大してしまうことが判明した。この理由は以下のように考えられている。
【０００７】
スパッタリングでＰＺＴ膜を下部電極の上に堆積した場合、堆積直後のＰＺＴ膜はアモルファス状態である。強誘電体特性を十分に発揮させるために、ＰＺＴ膜の結晶化が必要であり、そのために高温の熱処理が必要である。ところが、イリジウム系の酸素拡散バリア層上にＰｔ膜を形成した構造の下部電極を用いた場合、その下部電極上のＰＺＴ膜の結晶化のために高温の熱処理を施すと、イリジウム系の酸素拡散バリア層中のＩｒ元素がＰｔ膜を透過し、ＰＺＴ膜の中に拡散してＰＺＴ結晶中に取り込まれてしまう。このため、ＰＺＴ結晶の絶縁性を低下させてしまう。
【０００８】
このような現象は、下部電極上へ直に結晶状態のＰＺＴ膜を成長したり、低温でＰＺＴ膜の結晶化を行えば回避することは可能であるが、形成したＰＺＴ膜の誘電率が小さくなってしまう。
【０００９】
本発明の目的は、キャパシタ誘電体膜の堆積中、及び堆積膜の結晶化過程において、下部電極直下の導電性プラグの酸化を防止するとともに、下部電極からキャパシタ誘電体膜への金属拡散を防止しうる、優れた強誘電体特性を有する容量素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記した課題は、絶縁膜の上に第１金属を含む第１導電膜を形成する工程と、チャンバ内で、残留酸素を除去した後に、前記第１金属と異なる第２金属よりなるインターフェース導電膜を前記第１導電膜上に形成する工程と、前記チャンバ内において、酸素を含む雰囲気中で、前記第２金属の金属酸化物よりなる第２導電膜を前記インターフェース導電膜上に形成する工程と、前記第１金属と異なる第３金属よりなる第３導電膜を前記第２導電膜上に形成する工程と、誘電体膜を前記第３導電膜上に形成する工程と、前記誘電体膜の上に第４導電膜を形成する工程と、前記第１導電膜、前記インターフェース導電膜、前記第２導電膜及び前記第３導電膜をパターニングして容量素子下部電極とする工程と、前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、前記第４導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法によって解決される。
【００１１】
上記容量素子の製造方法で、チャンバ内の残留酸素を除去するために、ダミー基板上にインターフェース導電膜を成膜する。
【００１２】
また、上記課題は、第１金属を含む第１導電膜を絶縁膜上に形成する工程と、第１のチャンバ内で、前記第１金属と異なる第２金属よりなるインターフェース導電膜を前記第１導電膜上に形成する工程と、前記第１のチャンバと異なる第２のチャンバ内において、酸素を含む雰囲気中で、前記第２金属の金属酸化物よりなる第２導電膜を前記インターフェース導電膜上に形成する工程と、前記第１金属と異なる第３金属よりなる第３導電膜を前記第２導電膜上に形成する工程と、誘電体膜を前記第３導電膜上に形成する工程と、前記誘電体膜の上に第４導電膜を形成する工程と、前記第１導電膜、前記インターフェース導電膜、前記第２導電膜及び前記第３導電膜をパターニングして容量素子下部電極とする工程と、前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、前記第４導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法によって解決される。
【００１３】
さらに、上記容量素子の下には、絶縁膜の下の半導体基板と、絶縁膜を貫通する開口部と、該開口部に埋め込まれた埋込み導電膜とを有し、容量素子の第１導電膜は埋込み導電膜を介して半導体基板と接続する。従って、上記の容量素子の製造方法を、ＦｅＲＡＭその他の半導体装置の製造方法に適用することが可能である。
【００１４】
ところで、同じ出願人の出願になる特願２００１−２１３５４７においては、スタック構造の強誘電体キャパシタの下部電極としてプラチナ／酸化プラチナ／酸化イリジウム／イリジウム（Ｐｔ／ＰｔＯｘ／ＩｒＯｘ／Ｉｒ）構造、若しくはプラチナ／酸化プラチナ／イリジウム（Ｐｔ／ＰｔＯｘ／Ｉｒ）構造が提案されており、Ｉｒを含まない導電膜とＩｒを含む導電膜の間に、ＰｔＯｘなどのＩｒを含まない導電性酸化物層を介在させている。Ｉｒ、ＩｒＯｘは酸素の拡散を抑制し、ＰｔＯｘはＩｒのＰＺＴ膜中への拡散を抑制し、ＩｒＯｘはＰｔの配向性を高める。
【００１５】
このような下部電極構造とすることで、キャパシタ誘電体膜の堆積中、及び堆積膜の結晶化過程において、例えばＰｔＯｘ膜からなる金属拡散バリア層により下部電極からキャパシタ誘電体膜への金属拡散を防止し、強誘電体膜の特性を確保することが可能である。また、ＦｅＲＡＭなどの半導体装置の製造方法に適用した場合、例えばＩｒ、ＩｒＯｘ  からなる酸素拡散バリア層により下部電極直下の導電性プラグの酸化を防止し得る。
【００１６】
しかしながら、さらに高性能化が要求されるようになり、Ｐｔ／ＰｔＯｘ／Ｉｒ構造ではキャパシタの電気的特性の更なる安定性が求められている。また、Ｐｔ／ＰｔＯｘ  ／ＩｒＯｘ／Ｉｒ構造では、結晶化後のＰＺＴ膜の強誘電性を高めることが求められている。この要求に応えるべく、同じ出願人の特願２００２−１６０８３においては、ＰｔＯｘ膜とＩｒＯｘ  膜の間に、或いはＰｔＯｘ膜とＩｒ膜の間にＰｔ−インタフェース層を挟むことにより、下部電極の（１１１）配向強度を高めて、高い強誘電性を有する強誘電体膜を得ることができた。なおかつ、ＩｒＯｘ  の酸化度を減らして（メタリック化という）、強誘電性を高めることができた。
【００１７】
しかしながら、更なる高性能化の要求に対して、特願２００２−１６０８３の方法で作成したスタック構造にはまだ不十分な点がある。第１に、メタリック化したＩｒＯｘ  は不安定なので、強誘電体膜を結晶化させるとき、ＩｒＯｘ  が再酸化しやすく、膜が剥がれ易くなる。第２に、ＰｔＯｘ／Ｐｔは連続成膜なので、一つの基板にＰｔ膜とＰｔＯｘ膜とを連続して成膜した後の次の基板へのＰｔ膜の成膜時にチャンバ内に残留した酸素の影響により、完全なメタルプラチナ膜を形成することができない虞がある。この場合、（１１１）配向強度を高めるというＰｔ−インタフェース層の機能を発揮できなくなる虞がある。即ち、Ｐｔ−インタフェース層の機能が十分に発揮されない場合、スタック構造の下部電極のうちキャパシタ誘電体膜下地の配向制御層（Ｐｔ膜）の（１１１）配向強度が弱くなるため、強誘電体膜の強誘電性は期待通り高まらない。
【００１８】
本発明では、第２金属の金属酸化物よりなる第２導電膜（例えば、ＰｔＯｘ膜）と第１金属酸化膜（例えば、ＩｒＯｘ  膜）の間に、或いは第２金属の金属酸化物よりなる第２導電膜（例えば、ＰｔＯｘ膜）と第１金属膜（例えば、Ｉｒ膜）の間に第２金属のインタフェース導電膜（例えば、Ｐｔ−インタフェース層）を介在させた下部電極構造を作成するにあたって、第２金属のインタフェース導電膜（例えば、Ｐｔ−インタフェース層）と第２導電膜（例えば、ＰｔＯｘ膜）とを同一のチャンバ内で成膜する場合、第２金属のインタフェース導電膜を成膜する前にチャンバ内の残留酸素を除去している。
【００１９】
例えば、容量素子を作成する正式な基板の他に１枚以上のダミー基板を含むようなロット編成とし、正式な基板上に成膜する前にダミー基板上に同じ膜を成膜する。この場合、第２金属のインタフェース導電膜と第２金属の金属酸化物よりなる第２導電膜とを一枚毎に連続して成膜する方法でもよいが、それよりも、基板上に第２金属のインタフェース導電膜と、第２金属の金属酸化物よりなる第２導電膜をそれぞれロット単位で成膜する方が効率が良い。
【００２０】
チャンバ内に、前の基板、又は前のロットに対して第２金属の金属酸化物よりなる第２導電膜（例えば、ＰｔＯｘ膜）を成膜したときの酸素が残留していたとしても、当該基板上に第２金属のインタフェース導電膜（例えば、Ｐｔ−インタフェース層）を成膜する前にダミー基板上へ同じ膜を成膜することによって、チャンバ内の残留酸素が消費されてチャンバ内から除去される。従って、当該基板に第２金属のインタフェース導電膜を成膜するときには、酸素混入のない完全な第２金属よりなるインタフェース導電膜を成膜することができる。
【００２１】
また、第２金属のインターフェース導電膜（Ｐｔ−インタフェース層）と第２金属の金属酸化物よりなる第２導電膜（ＰｔＯｘ膜）とを異なるチャンバで成膜する場合、同一のチャンバでは同一種類の膜しか成膜しないので、第２金属よりなるインタフェース導電膜に酸素が混入する虞はない。従って、正式な基板上に酸素混入のない完全な第２金属よりなるインタフェース導電膜を成膜することができる。
【００２２】
以上により、酸素混入のないインタフェース導電膜、例えばＰｔ−インタフェース層により配向強化機能が発揮されるため、キャパシタ強誘電体膜下地の第３の導電膜の（１１１）配向強度を高めることができる。これにより、下部電極上のキャパシタ強誘電体膜の（１１１）配向強度を高めてその強誘電性を高めることができる。
【００２３】
このような方法は、第２金属の金属酸化物よりなる第２導電膜（例えば、ＰｔＯｘ膜）の成膜後に、キャパシタ強誘電体膜下地の第３の金属よりなる第３の導電膜（例えば、Ｐｔ膜）を成膜する際にも適用することが好ましい。これによって、基板上に第３の導電膜を成膜するときに、これまでの方法ではロット単位の最初から数枚は酸素混入の虞があったものが、ロット単位の最初の正式な基板から、酸素混入のない完全な第３の金属よりなる第３の導電膜を成膜することができる。
【００２４】
さらに、これによって、酸化イリジウム（ＩｒＯｘ）膜を含む酸素拡散バリア層を有する下部電極を用いた場合、酸化イリジウムの酸化度を減らさなくても、即ちメタリック化しなくても、キャパシタ強誘電体膜の強誘電性を十分に高められる。このため、下部電極の積層構造の膜剥がれを防止することができる。
【００２５】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２６】
（第１の実施形態）
（容量素子の構造）
次に、本発明の第１の実施形態に係る製造方法により作成される容量素子の構造について図５を用いて説明する。図５は容量素子の構造を示す断面図である。
【００２７】
その容量素子においては、シリコン基板１０上に、シリコン酸化膜やシリコン窒化膜などから構成された層間絶縁膜１２が形成されている。層間絶縁膜１２には、シリコン基板１０に達するコンタクトホール１４が形成されている。コンタクトホール１４内には、シリコン基板１０に電気的に接続された導電性のプラグ１６が形成されている。プラグ１６が埋め込まれた層間絶縁膜１２上には、多層の導電膜より構成された下部電極３０ａと、下部電極３０ａ上に形成されたＰＺＴ膜よりなるキャパシタ誘電体膜３２ａと、キャパシタ誘電体膜３２ａ上に形成されたプラチナ（Ｐｔ）膜よりなる上部電極３４ａとを有する容量素子が形成されている。下部電極３０ａは、イリジウム（Ｉｒ）膜（第１導電膜，酸素拡散バリア層）１８、酸化イリジウム（ＩｒＯｘ）膜（第１導電膜，酸素拡散バリア層）２０、第１のプラチナ（Ｐｔ）膜（インタフェース導電膜，Ｐｔ−インタフェース層）２１、酸化プラチナ（ＰｔＯｘ）膜（第２導電膜，Ｉｒ拡散バリア層）２２及び第２のプラチナ（Ｐｔ）膜（第３導電膜，配向制御層）２４が順次積層されてなる。
【００２８】
（変形例による容量素子の構造）
上記では、酸素拡散バリア層としてＩｒＯｘ／Ｉｒの２層構造を用いているが、Ｉｒ単層構造のものを用いてもよい。図６は下部電極３０ｂを構成する酸素拡散バリア層としてＩｒ単層構造のものを用いた容量素子の構造を示す断面図である。
【００２９】
その容量素子の構造においては、図５と同じ構造の層間絶縁膜１２上に、酸素拡散バリア層としてＩｒ単層構造を含む下部電極３０ｂと、下部電極３０ｂ上に形成されたＰＺＴ膜よりなるキャパシタ誘電体膜３２ａと、キャパシタ誘電体膜３２ａ上に形成されたＰｔ膜よりなる上部電極３４ａとを有する容量素子が形成されている。下部電極３０ｂは、Ｉｒ膜（第１導電膜，酸素拡散バリア層）１８、第１のＰｔ膜（インタフェース導電膜，Ｐｔ−インタフェース層）２１、ＰｔＯｘ膜（第２導電膜，Ｉｒ拡散バリア層）２２及び第２のＰｔ膜（第３導電膜，配向制御層）２４が順次積層されてなる。
【００３０】
このように、図５、図６に示す本実施形態による容量素子は、下部電極３０ａ、３０ｂが、酸素拡散バリア層と、第１のＰｔ膜２１と、ＰｔＯｘ膜２２と、第２のＰｔ膜２４との積層膜によって構成されていることに主たる特徴がある。酸素拡散バリア層は、図５ではＩｒ膜１８及びＩｒＯｘ膜２０の２層からなり、図６ではＩｒ膜１８単層からなる。
【００３１】
以下、本実施形態による容量素子において下部電極３０ａ、３０ｂをこのような積層構造によって構成している理由について説明する。
【００３２】
同じ出願人の出願になる特願２００１−２１３５４７においては、スタック構造の強誘電体キャパシタの下部電極としてＰｔ／ＰｔＯｘ／ＩｒＯｘ／Ｉｒ構造、若しくはＰｔ／ＰｔＯｘ／Ｉｒ構造が提案されており、Ｉｒを含まない導電膜とＩｒを含む導電膜の間に、ＰｔＯｘなどのＩｒを含まない導電性酸化物層を介在させている。Ｉｒ、ＩｒＯｘは酸素の拡散を抑制し、ＰｔＯｘはＩｒのＰＺＴ膜中への拡散を抑制し、ＩｒＯｘはＰｔの配向性を高める。
【００３３】
このような下部電極構造とすることで、キャパシタ誘電体膜の堆積中、及び堆積膜の結晶化過程において、例えばＰｔＯｘ膜からなる金属拡散バリア層により下部電極からキャパシタ誘電体膜への金属拡散を防止し、強誘電体膜の特性を確保することが可能である。また、ＦｅＲＡＭなどの半導体装置の製造方法に適用した場合、例えばＩｒ、ＩｒＯｘ  からなる酸素拡散バリア層により下部電極直下の導電性プラグの酸化を防止し得る。
【００３４】
上記強誘電体キャパシタに対して、さらに高性能化が要求されるようになり、Ｐｔ／ＰｔＯｘ／Ｉｒ構造ではキャパシタの電気的特性の更なる安定性が求められている。また、Ｐｔ／ＰｔＯｘ  ／ＩｒＯｘ／Ｉｒ構造では、結晶化後のＰＺＴ膜の強誘電性を高めることが求められている。
【００３５】
この要求に応えるべく、同じ出願人の特願２００２−１６０８３においては、ＰｔＯｘ膜とＩｒＯｘ  膜の間に、或いはＰｔＯｘ膜とＩｒ膜の間にＰｔ−インタフェース層を挟むことにより、下部電極の（１１１）配向強度を高めて、高い強誘電性を有する強誘電体膜を得ることができた。なおかつ、ＩｒＯｘ  の酸化度を減らして（メタリック化という）、強誘電性を高めることができた。
【００３６】
このような構造が本願発明の図５、図６の容量素子に適用されている。従って、図５、図６の容量素子の構成により、Ｉｒ膜１８及びＩｒＯｘ膜２０、又はＩｒ膜１８が酸素拡散バリアとして機能し、ＰｔＯｘ膜２２がＩｒの拡散バリアとして機能するので、キャパシタ誘電体膜３２の形成過程における酸素の浸入と、Ｉｒのキャパシタ誘電体膜３２への拡散とを防止することができる。したがって、プラグ１６と下部電極３０ａ、３０ｂとのコンタクト特性を維持しつつ、所望の誘電率を有するキャパシタ誘電体膜３２ａを形成することができる。さらに、ＰｔＯｘ膜２２とＩｒＯｘ膜２０の間に、或いはＰｔＯｘ膜２２とＩｒ膜１８の間にＰｔ−インタフェース層２１を挟むことにより、下部電極３０ａ、３０ｂの（１１１）配向強度を高めて、強誘電性の高い強誘電体膜を得ることができる。
【００３７】
以上のように、素子構造上、優れた性能を発揮し得る強誘電体キャパシタが得られたが、特願２００２−１６０８３に示す方法で作成したスタック構造では、更なる高性能化の要求に対してまだ以下のように不十分な点がある。第１に、メタリック化したＩｒＯｘは不安定なので、強誘電体膜を結晶化させるとき、ＩｒＯｘが再酸化しやすく、膜が剥がれ易くなる虞がある。第２に、ＰｔＯｘ／Ｐｔは連続成膜なので、一つの基板にＰｔ膜とＰｔＯｘ膜とを連続して成膜した後の次の基板へのＰｔ膜の成膜時にチャンバ内に残留した酸素の影響により、完全なメタルプラチナ膜を形成することができない虞がある。Ｐｔ−インタフェース層（第１のＰｔ膜）に酸素が混入した場合、（１１１）配向を高めるというＰｔ−インタフェース層の機能を発揮できなくなる。このため、キャパシタ誘電体膜下地の配向制御層（第２のＰｔ膜）（１１１）配向強度が弱くなり、キャパシタ誘電体膜の強誘電性が十分に高められない。
【００３８】
そこで、本発明では、上記スタック構造を作成するに際し、以下に説明する製造装置を用い、かつ引き続いて説明する製造方法により成膜するようにしている。
【００３９】
（容量素子の製造装置）
図２は、本発明の第１実施形態である容量素子の製造方法に用いられる製造装置を示す側面図である。その製造装置は、一つのマルチチャンバシステムで構成され、容量素子の下部電極を構成する多層の導電膜を形成するための装置である。
【００４０】
その装置構成は、図２に示すように、第１、第２のロードロックチャンバ１０２ａ、１０２ｂと、イリジウム（Ｉｒ）含有導電膜の成膜用のチャンバ（以下、Ｉｒチャンバと称する。）１０３と、プラチナ（Ｐｔ）含有導電膜の成膜用のチャンバ（以下、Ｐｔチャンバと称する。）１０４とがそれぞれ開閉バルブを介してトランスファチャンバ１０１に接続されている。各チャンバ１０１、１０２ａ、１０２ｂ、１０３、１０４は相互に独立して減圧可能となっている。
【００４１】
第１、第２のロードロックチャンバ１０２ａ、１０２ｂは成膜用のチャンバ１０３，１０４に基板を搬入／搬出する際の出し入れ口となる。第１、第２のロードロックチャンバ１０２ａ、１０２ｂ内は通常減圧されているが、基板を搬入／搬出する際に、大気の圧力に合わせるため第１、第２のロードロックチャンバ１０２ａ、１０２ｂを大気圧にする。Ｉｒ含有導電膜の成膜の際に第１のロードロックチャンバ１０２ａを用い、Ｐｔ含有導電膜の成膜の際に第２のロードロックチャンバ１０２ｂを用いる。なお、第１、第２のロードロックチャンバ１０２ａ、１０２ｂを形成膜の種類毎に分けなくてもよいが、量産において多層を成膜する工程では、形成膜の種類によって成膜時間に長短があるため、形成膜の種類によってチャンバ１０２ａ、１０２ｂを分けることは成膜を効率良く行うために有益である。
【００４２】
Ｉｒチャンバ１０３では、酸素拡散バリア層となるＩｒ膜又はＩｒＯｘ膜を成膜し、Ｐｔチャンバ１０４ではＰｔ−インタフェース層となる第１のＰｔ膜及び配向制御層となる第２のＰｔ膜と、Ｉｒ拡散バリア層となるＰｔＯｘ膜を成膜する。トランスファチャンバ１０１は、チャンバ１０２ａ、１０２ｂ、１０３、１０４の間で、一のチャンバから他のチャンバへ基板を移動させる際の中継場所となる。
【００４３】
図３は、本発明の第１実施形態である容量素子の製造方法に用いられる、他の製造装置の構成を示す図である。この製造装置は、２つのマルチチャンバシステム（装置１、装置２）で構成され、多層の下部電極用導電層を各層毎にそれぞれ異なるチャンバで成膜するための装置である。
【００４４】
第１のマルチチャンバシステム（装置１）２０２は、図３に示すように、第１、第２のロードロックチャンバ１１２ａ、１１２ｂと、第１、第２のＩｒチャンバ１１３、１１４と、第１のＰｔチャンバ１１５とがそれぞれ開閉バルブを介してトランスファチャンバ１１１に接続されている。各チャンバ１１１、１１２ａ、１１２ｂ、１１３、１１４、１１５は相互に独立して減圧可能となっている。
【００４５】
第１、第２のロードロックチャンバ１１２ａ、１１２ｂは成膜用のチャンバ１１３、１１４、１１５に基板を搬入／搬出する際の出し入れ口となる。第１、第２のロードロックチャンバ１１２ａ、１１２ｂ内は通常減圧されているが、第１、第２のロードロックチャンバ１１２ａ、１１２ｂに基板を搬入／搬出する際に、第１、第２のロードロックチャンバ１１２ａ、１１２ｂ内を大気圧にする。Ｉｒ含有導電膜の成膜の際に第１のロードロックチャンバ１１２ａを用い、Ｐｔ含有導電膜の成膜の際に第２のロードロックチャンバ１１２ｂを用いる。
【００４６】
Ｉｒチャンバ１１３、１１４ではそれぞれ、酸素拡散バリア層となるＩｒ膜及びＩｒＯｘ膜を成膜し、第１のＰｔチャンバ１１５ではＰｔ−インタフェース層となる第１のＰｔ膜を成膜する。トランスファチャンバ１１１は、チャンバ１１２ａ、１１２ｂ、１１３、１１４、１１５の間で、一のチャンバから他のチャンバへ基板を移動させる際の中継場所となる。
【００４７】
また、第２のマルチチャンバシステム（装置２）２０３は、図３に示すように、第３、第４のロードロックチャンバ１２２ａ、１２２ｂと、第２、第３のＰｔチャンバ１２３、１２４とがそれぞれ開閉バルブを介してトランスファチャンバ１２１に接続されている。各チャンバ１２１、１２２ａ、１２２ｂ、１２３、１２４は相互に独立して減圧可能となっている。
【００４８】
第２のＰｔチャンバ１２３では、Ｉｒ拡散バリア層となる酸化プラチナ（ＰｔＯｘ）膜を成膜し、第３のＰｔチャンバ１２４では配向制御層となる第２のＰｔ膜を成膜する。
【００４９】
第３、第４のロードロックチャンバ１２２ａ、１２２ｂは成膜用のチャンバ１２３、１２４に基板を搬入／搬出する際の出し入れ口となる。第３、第４のロードロックチャンバ１２２ａ、１２２ｂ内は通常減圧されているが、第１、第２のロードロックチャンバ１２２ａ、１２２ｂに基板を搬入／搬出する際に、第３、第４のロードロックチャンバ１２２ａ、１２２ｂ内を大気圧にする。ＰｔＯｘ膜の成膜の際に第３のロードロックチャンバ１２２ａを用い、第２のＰｔ膜の成膜の際に第４のロードロックチャンバ１２２ｂを用いる。
【００５０】
トランスファチャンバ１２１は、チャンバ１２２ａ、１２２ｂ、１２３、１２４の間で、一のチャンバから他のチャンバへ基板を移動させる際の中継場所となる。
【００５１】
（図２の製造装置を用いた容量素子の製造方法の説明）
次に、本発明の第１実施形態による、図２に示す製造装置を用いた容量素子の製造方法について、図１、図４（ａ）乃至（ｃ）及び図５を参照して説明する。図１は容量素子の製造方法を示すフローチャートであり、図４（ａ）乃至（ｃ）、及び図５は容量素子の製造方法について示す工程断面図である。図２の製造装置を用いて、容量素子を構成する要素のうち多層の下部電極用導電層を形成する。
【００５２】
図２の製造装置を用いた製造方法では、下部電極用導電層のうち第１のＰｔ膜（Ｐｔ−インタフェース層，第２金属よりなるインタフェース導電膜）と、ＰｔＯｘ膜（Ｉｒ拡散バリア層，第２金属の金属酸化物よりなる第２の導電膜）と、キャパシタ誘電体膜下地の第２のＰｔ膜（配向制御層，第２金属よりなる第３の導電膜）とを同じＰｔチャンバ内で成膜し、かつ、少なくとも第１のＰｔ膜の成膜前、及び第２のＰｔ膜の成膜前にチャンバ内の残留酸素を除去することを特徴としている。そして、正式な基板２０枚とダミー基板５枚とで一ロットを編成し、複数ロットを処理する。各ロット毎に、チャンバ内の残留酸素を除去するために正式な基板上への成膜に先立って５枚のダミー基板上に成膜することを特徴としている。
【００５３】
まず、図４（ａ）に示す基板（ＣＭＯＳ基板）を形成するまでの工程（図１に示すＰ１の工程）を説明する。Ｐ１の工程において、少なくとも２ロットを構成するシリコン基板に、順次、以下の工程を行う。
【００５４】
シリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜１２を形成する。
【００５５】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜１２に、シリコン基板１０に達するコンタクトホールを形成する。
【００５６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのチタン（Ｔｉ）膜と、膜厚１０ｎｍの窒化チタン（ＴｉＮ）膜と、膜厚３００ｎｍのタングステン（Ｗ）膜とを堆積する。
【００５７】
次いで、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ：化学的機械的研磨）法により、層間絶縁膜１２の表面が露出するまでＷ膜、ＴｉＮ膜、Ｔｉ膜を平坦に研磨し、Ｗ／ＴｉＮ／Ｔｉ構造の積層構造よりなりコンタクトホール１４に埋め込まれたプラグ１６を形成する（図４（ａ））。
【００５８】
次いで、図４（ｂ）に示す構造を形成するまでの工程（図１に示す工程Ｐ２乃至Ｐ６）を説明する。多層の下部電極用導電層を成膜する工程において、図２に示す製造装置を用いる。
【００５９】
まず、上記４（ａ）の構造の複数の基板のうちから２５枚を抜き出し、５枚のダミー基板と２０枚の正式な基板を設定して一ロットを編成する。このようにして少なくとも２ロットを編成する。
【００６０】
まず、Ｐ２の工程において、第１のロードロックチャンバ１０２ａを大気圧にし、図４（ａ）に示す構造のダミー基板を第１のロードロックチャンバ１０２ａに搬入する。次いで、第１のロードロックチャンバ１０２ａを減圧し、所定の圧力に達したら、開閉バルブを開けてダミー基板を第１のロードロックチャンバ１０２ａから搬出し、トランスファチャンバ１０１に搬入する。次いで、開閉バルブを開けてダミー基板をトランスファチャンバ１０１から搬出し、Ｉｒチャンバ１０３内に搬入する。Ｉｒチャンバ１０３内で、ダミー基板の層間絶縁膜１２上及びプラグ１６上の全面に、例えばスパッタ法により、例えば膜厚約２００ｎｍのＩｒ膜１８を形成する。例えば、基板温度を５００℃、パワーを１ｋＷ、アルゴン（Ａｒ）ガス流量を１００ｓｃｃｍとして、１４０秒間成膜する。成膜終了後は逆のルートでダミー基板を第１のロードロックチャンバ１０２ａに、或いは装置外部の基板収納カセットに待機させておく。５枚のダミー基板に順次上記のように成膜した後に２０枚の正式な基板に順次同じようにして成膜する。なお、図６の構造の場合には、成膜終了後にＰ３の工程に移る。
【００６１】
次いで、再度Ｉｒチャンバ１０３内にダミー基板を搬入し、Ｉｒチャンバ１０３内で、Ｉｒ膜１８上に、例えばスパッタ法により、例えば膜厚約２８ｎｍのＩｒＯｘ膜２０を形成する。例えば、基板温度を５０℃、パワーを１ｋＷ、Ａｒガス流量を６０ｓｃｃｍ、酸素ガス流量を６０ｓｃｃｍとして、１０秒間成膜する。５枚のダミー基板に順次上記のように成膜した後に２０枚の正式な基板に順次同じように成膜する。成膜終了ごとに、基板をＩｒチャンバ１０３から搬出し、第２のロードロックチャンバ１０２ｂに、或いは装置外部の基板収納カセットに待機させておく。
【００６２】
次いで、Ｐ３の工程において、第２のロードロックチャンバ１０２ｂからダミー基板を搬出し、トランスファチャンバ１０１を経由してＰｔチャンバ１０４内に搬入する。Ｐｔチャンバ１０４内で、ＩｒＯｘ膜２０上に例えばスパッタ法により、例えば膜厚約１５ｎｍの第１のＰｔ膜２１を形成する。なお、図６の容量素子を作成する場合、Ｉｒ膜１８上に第１のＰｔ膜２１を形成する。
【００６３】
例えば、基板温度を３５０℃、パワーを１ｋＷに設定するとともに成長雰囲気内にＡｒガスを１００ｓｃｃｍの流量で導入して圧力を０．３８Ｐａに調整し、成長時間を８秒間とする。第１のＰｔ膜２１は、第２のＰｔ膜２４の（１１１）配向を強化するためのインタフェース導電膜である。５枚のダミー基板に順次上記のように成膜した後に２０枚の正式な基板に順次同じように成膜する。成膜終了ごとに、基板をＰｔチャンバ１０４から搬出し、第２のロードロックチャンバ１０２ｂに、或いは装置外部の基板収納カセットに待機させておく。
【００６４】
次いで、Ｐ４の工程において、第２のロードロックチャンバ１０２ｂからダミー基板を搬出し、トランスファチャンバ１０１を経由してＰｔチャンバ１０４内に搬入する。Ｐｔチャンバ１０４内で、ダミー基板の第１のＰｔ膜２１上に、例えばスパッタ法により、例えば膜厚約２５ｎｍのＰｔＯｘ膜２２を形成する。例えば、基板温度を３５０℃、パワーを１ｋＷ、Ａｒガス流量を３６ｓｃｃｍ、酸素ガス流量を１４４ｓｃｃｍとし、かつ圧力を６．２Ｐａに調整して、２２秒間成膜する。このとき、ＰｔＯｘ膜２２の組成比ｘは、例えば０より大きく、２以下の範囲となる。５枚のダミー基板に順次上記のように成膜した後に２０枚の正式な基板に順次同じように成膜する。成膜終了ごとに、基板をＰｔチャンバ１０４から搬出し、ロードロックチャンバ１０２ｂに、或いは装置外部の基板収納カセットに待機させておく。
【００６５】
なお、ＰｔＯｘ膜２２を形成する際の基板温度が２００℃より低い場合、或いは、４００℃以上の場合、残留電荷量の低下が見られる。また、ＰｔＯｘ膜２２を形成する際の基板温度が２００℃より低い場合、或いは、４００℃以上の場合、リーク電流が増大する。また、４００℃以上の基板温度では、ＰｔＯｘ膜２２の成膜中に酸素が解離してＰｔ膜が成膜されてしまう。したがって、ＰｔＯｘ膜２２を形成する際の基板温度は、２００℃以上４００℃未満に設定することが望ましい。また、残留電荷量は、その温度範囲内で成膜温度が高いほどに大きな値となる。したがって、ＰｔＯｘ膜２２を形成する際の基板温度は、上記温度範囲でより高い温度、例えば３５０℃程度の温度に設定することが望ましい。
【００６６】
また、上記成膜条件では、ＰｔＯｘ膜２２の膜厚を約２５ｎｍとしているが、１５ｎｍ以上の膜厚を適宜選択することができる。膜厚が１５ｎｍよりも薄いとＰｔＯｘ膜２２の密着性が十分ではなく、厚すぎるとその後の加工性が劣化する。したがって、ＰｔＯｘ膜２２の膜厚は、１５ｎｍ以上の膜厚で、適用する装置構造やプロセスに応じて適宜選択することが望ましい。
【００６７】
また、上記成膜条件では、ＰｔＯｘ膜２２を形成する際のガス流量比をＡｒ：Ｏ２  ＝１：４としているが、ガス流量比をＡｒ：Ｏ２  ＝７：２〜１：９（酸素濃度４０〜９０％）の範囲で変化しても、形成される容量素子の残留電荷量はほとんど変化しない。つまり、ＰｔＯｘ膜２２を成膜する際のガス流量比は残留電荷量に影響を及ぼさないと考えられる。このことから、ＰｔＯｘ膜２２を形成する際のガス流量比はいくつでもよく、望ましくは酸素濃度４０〜８０％である。
【００６８】
次いで、Ｐ５の工程において、第２のロードロックチャンバ１０２ｂからダミー基板を搬出し、トランスファチャンバ１０１を経由してＰｔチャンバ１０４に搬入する。Ｐｔチャンバ１０４内で、ＰｔＯｘ膜２２上に、例えばスパッタ法により、例えば膜厚約５０ｎｍの第２のＰｔ膜２４を形成する。例えば、基板温度を１００℃、パワーを１ｋＷ、Ａｒガス流量を１００ｓｃｃｍとし、圧力を０．４Ｐａに調整して、３２秒間成膜する。５枚のダミー基板に順次上記のように成膜した後に引き続き２０枚の正式な基板に順次同じように成膜する。このとき、Ｐｔチャンバ１０４には前工程のＰｔＯｘ膜の成膜の際に用いた酸素が残留し、そのため成膜したＰｔ膜に酸素が混入する虞があるが、最初にダミー基板に成膜しているため、ダミー基板への成膜によって残留酸素は消費されて混入の虞が無いくらい希薄になっている。従って、正式な基板には酸素混入の無いＰｔ膜を形成することができる。
【００６９】
成膜が終了した基板は、成膜終了ごとに、Ｐｔチャンバ１０４から搬出し、ロードロックチャンバ１０２ｂに、或いは装置外部の基板収納カセットに待機させておく。
【００７０】
なお、第２のＰｔ膜２４を形成する際の基板温度は、４００℃未満に設定する。４００℃上の温度で成膜すると、下地のＰｔＯｘ膜２２から酸素が解離してしまい、Ｉｒ拡散防止作用が劣化してしまうからである。
【００７１】
次いで、Ｐ６の工程において、Ａｒガス雰囲気中、６００〜７５０℃で、６０秒間の急速加熱処理を行い、第２のＰｔ膜２４を結晶化する。この熱処理により、第２のＰｔ膜２４が所定の配向方向を有するため、後に形成するＰＺＴ膜の配向方向を制御することが可能となる。
【００７２】
次いで、図４（ｃ）に示す構造を形成するまでの工程（図１に示すＰ７乃至Ｐ９の工程）を説明する。
【００７３】
Ｐ７の工程において、第２のＰｔ膜２４上に、スパッタ法により、例えば膜厚１００ｎｍのＰＺＴ（Ｐｂ（Ｚｒｘ，  Ｔｉ１−ｘ）Ｏ３）膜からなる誘電体膜３２を形成する。誘電体膜３２の形成方法は、そのほかに、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、誘電体膜３２の材料としては、ＰＺＴの他に、ＰＬＺＴ、ＰＬＣＳＺＴの様な他のＰＺＴ系材料や、ＳＢＴ  （ＳｒＢｉ２Ｔａ２Ｏ９）、ＳｒＢｉ２（Ｔａ，  Ｎｂ）２Ｏ９等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。また、高誘電体容量素子を形成しようとする場合には、強誘電体膜の代わりに、ＢａｚＳｒ１−ｘＴｉＯ３、ＳｒＴｉＯ３、ＰＬＺＴなどの高誘電体膜が形成される。
【００７４】
次いで、Ｐ８の工程において、酸素雰囲気中で、７５０℃の急速加熱処理を行い、ＰＺＴ膜３２を結晶化する。このとき、ＰＺＴ膜３２は下地の第２のＰｔ膜２４の配向方向を反映して、（１１１）配向する。また、ＰＺＴ膜３２とＩｒＯｘ膜２０との間にはＩｒ拡散バリア層として機能するＰｔＯｘ膜２２が形成されているので、このような高温熱処理を行ってもＩｒがＰＺＴ膜３２中に拡散することはない。
【００７５】
次いで、Ｐ９の工程において、ＰＺＴ膜３２上に、例えばスパッタ法により、例えば膜厚１００ｎｍのＩｒＯｘ膜（上部電極用導電層）３４を形成する。例えば、基板温度を１３℃、パワーを１ｋＷ、Ａｒガス流量を１００ｓｃｃｍとして、５４秒間成膜する。
【００７６】
次いで、図５に示す構造を形成するまでの工程（図１に示すＰ１０、１１の工程）を説明する。
【００７７】
Ｐ１０の工程において、フォトリソグラフィー及びドライエッチングにより、ＩｒＯｘ膜３４、ＰＺＴ膜３２、第２のＰｔ膜２４、ＰｔＯｘ膜２２、第１のＰｔ膜２１、ＩｒＯｘ膜２０、Ｉｒ膜１８を同一形状にパターニングして、第２のＰｔ膜２４／ＰｔＯｘ膜２２／第１のＰｔ膜２１／ＩｒＯｘ膜２０／Ｉｒ膜１８からなる下部電極３０ａと、下部電極３０ａ上に形成されＰＺＴ膜よりなるキャパシタ誘電体膜３２ａと、キャパシタ誘電体膜３２ａ上に形成されＩｒＯｘ膜よりなる上部電極３４ａを形成する。
【００７８】
こうして、第２のＰｔ膜２４／ＰｔＯｘ膜２２／第１のＰｔ膜２１／ＩｒＯｘ膜２０／Ｉｒ膜１８からなる下部電極３０ａを有する図５の容量素子を形成することができる。なお、ＩｒＯｘ膜２０を省いた場合、第２のＰｔ膜２４／ＰｔＯｘ膜２２／第１のＰｔ膜２１／Ｉｒ膜１８からなる下部電極３０ｂを有する図６の容量素子を形成することができる。
【００７９】
次いで、Ｐ１１の工程において、必要により、誘電体膜の結晶性を回復させるため、パターニング後のアニールを行う。
【００８０】
次に、第２ロットに関し、第１ロットと同様にして容量素子を作成する。第２ロットでは、第１ロットのＩｒＯｘ膜２０の成膜の終了後、第１ロットが第２のロードロックチャンバ１０２ｂなどに待機している間に、第１のロードロックチャンバ１０２ａに搬入し、成膜を開始してもよい。この場合、第１ロットのＩｒＯｘ膜２０の成膜の終了後、第１ロットが第２のロードロックチャンバ１０２ｂなどに待機している間に、第２ロットのＩｒ膜１８を成膜する。また、第１ロットの成膜がすべて完了した後に、第１のロードロックチャンバ１０２ａに搬入し、成膜を開始してもよい。
【００８１】
上記の説明で、Ｐｔチャンバ１０４における第２ロットのＰｔ−インタフェース層２１の成膜に際して、同じＰｔチャンバ１０４でその直前に、第１ロットに対してキャパシタ誘電体膜下地の第２のＰｔ膜２４の成膜が行われた場合、残留酸素に関してはあまり問題にはならないが、例えば、Ｐｔチャンバ１０４で直前に、第１ロットに対してＰｔＯｘ膜２２の成膜が行われている場合、ダミー基板により残留酸素を除去することで、酸素混入のない完全なメタルプラチナ膜よりなるＰｔ−インタフェース層を形成することができる。
【００８２】
このように、本実施形態によれば、Ｐｔチャンバ１０４内に、前のロットの酸化プラチナ膜を成膜したときの酸素が残留していたとしても、当該ロットの基板上にＰｔ−インタフェース層を成膜する前にダミー基板上へ同じ膜を成膜することによって、Ｐｔチャンバ１０４内の残留酸素が消費されてＰｔチャンバ１０４内から除去される。従って、当該ロットの基板にＰｔ−インタフェース層を成膜するときには、酸素混入のない完全なメタルプラチナ膜からなるＰｔ−インタフェース層を成膜することができる。
【００８３】
以上により、酸素混入のないＰｔ−インタフェース層により配向強化機能が発揮されるため、キャパシタ強誘電体膜下地の第２のＰｔ膜の（１１１）配向強度を高めることができる。これにより、下部電極３０ａ上のキャパシタ誘電体膜３２の（１１１）配向強度を高めてその強誘電性を高めることができる。
【００８４】
また、ＰｔＯｘ膜２２の成膜後にキャパシタ誘電体膜３２下地の第２のＰｔ膜２４を成膜する際にもダミー基板による残留酸素の除去方法を適用している。これによって、正式な基板上に第２のＰｔ膜２４を成膜するときには、酸素混入のない完全なメタルプラチナ膜２４を成膜することができる。これにより、キャパシタ誘電体膜３２ａ下地の第２のＰｔ膜２４の（１１１）配向強度をさらに高めることができるので、キャパシタ誘電体膜３２ａの強誘電性をさらに高めることができる。
【００８５】
これによって、ＩｒＯｘ膜２０を含む酸素拡散バリア層を有する下部電極３２ａを用いた場合、ＩｒＯｘの酸化度を減らさなくても、即ちメタリック化しなくても、キャパシタ誘電体膜３２ａの強誘電性を十分に高められるため、下部電極３０ａの積層構造の膜剥がれを防止することができる。
【００８６】
（図３の製造装置を用いた容量素子の製造方法の説明）
次に、本発明の実施形態に係る、図３の製造装置を用いた容量素子の製造方法について説明する。容量素子を構成する要素のうち、下部電極の層構造、及びその層構造の成膜条件は上記と同じとし、下部電極以外の構成要素の製造方法は上記製造方法と同じとする。
【００８７】
図３の製造装置を用いる製造方法では、第１のＰｔ膜（Ｐｔ−インタフェース層）２１と、ＰｔＯｘ膜（Ｉｒ拡散バリア層）２２と、キャパシタ誘電体膜下地の第２のＰｔ膜（配向制御層）２４とを異なるチャンバ内で成膜することを特徴としている。この場合にはＰｔ−インタフェース層、及びキャパシタ強誘電体膜下地の配向制御層への酸素混入の虞がないので、正式の基板だけで一ロットを構成することが可能である。しかし、チャンバ内の残留酸素をより完全に除去したい場合は、正式の基板の他にダミー基板を用いて一ロットを構成してもよい。以下では、正式の基板だけで一ロットを構成した場合を説明する。
【００８８】
まず、Ｐ１の工程において、上記と同様にして、図４（ａ）の構造の基板を形成する。
【００８９】
次いで、Ｐ２の工程において、第１のロードロックチャンバ１１２ａ内を大気圧にし、図４（ａ）の構造の基板を第１のロードロックチャンバ１１２ａに搬入する。次いで、第１のロードロックチャンバ１１２ａ内を減圧し、所定の圧力に達したら、開閉バルブを開けて基板を第１のロードロックチャンバ１１２ａから搬出し、トランスファチャンバ１１１内に搬入する。次いで、開閉バルブを開けて基板をトランスファチャンバ１１１から搬出し、第１のＩｒチャンバ１１３内に搬入する。第１のＩｒチャンバ１１３内で、層間絶縁膜１２とプラグ１６の上の全面に、Ｉｒ膜（酸素拡散バリア層）１８を形成する。図６の構造の場合、Ｉｒ膜１８を形成後、Ｐ３の工程に移る。
【００９０】
次いで、トランスファチャンバ１１１を通して基板を第１のＩｒチャンバ１１３から第２のＩｒチャンバ１１４に移動させる。このとき、図４（ａ）の構造の新たな基板を装置１の第１のＩｒチャンバ１１３内に搬入させて、上記と同じようにして成膜工程を行う。第２のＩｒチャンバ１１４内に搬入した基板は、Ｉｒ膜１８上に、例えばスパッタ法により、ＩｒＯｘ膜（酸素拡散バリア層）２０を形成する。但し、Ｉｒ膜の成膜まで既に終了している前のロットがある場合、Ｉｒ膜の成膜には相当の時間を要するため、新たなロットでＩｒ膜の成膜中に、既にＩｒ膜の成膜まで終了しているロットの基板を第２のロードロックチャンバ１１２ｂから搬入してＩｒＯｘ膜以降の成膜を行うようにするとよい。この場合、Ｉｒ膜の成膜後の新たなロットの基板は第１のロードロックチャンバ１１２ａから搬出する。このようにすることで、処理効率を高めることができる。
【００９１】
次いで、Ｐ３の工程において、基板を第２のＩｒチャンバ１１４から搬出し、トランスファチャンバ１１１を経由して第１のＰｔチャンバ１１５内に搬入する。第１のＰｔチャンバ１１５内で、ＩｒＯｘ膜２０上に例えばスパッタ法により、第１のＰｔ膜（Ｐｔ−インターフェース層，インターフェース導電膜）２１を形成する。なお、図６に示す容量素子を作成する場合、Ｉｒ膜１８上に第１のＰｔ膜２１を成膜する。
【００９２】
次いで、基板を第１のＰｔチャンバ１１５から搬出し、トランスファチャンバ１１１を経て第２のロードロックチャンバ１１２ｂ内に搬入する。続いて、第２のロードロックチャンバ１１２ｂを大気圧に戻して、第２のロードロックチャンバ１１２ｂから基板を装置外に搬出する。
【００９３】
次に、Ｐ４の工程において、第１のＰｔ膜２１まで成膜した基板を装置２の第３のロードロックチャンバ１２２ａ内に搬入させる。さらに、第３のロードロックチャンバ１２２ａから基板を搬出し、トランスファチャンバ１２１を通して第２のＰｔチャンバ１２３内に搬入する。第２のＰｔチャンバ１２３内で、第１のＰｔ膜２１上に、例えばスパッタ法により、ＰｔＯｘ膜（Ｉｒ拡散バリア層）２２を形成する。
【００９４】
次いで、Ｐ５の工程において、基板を第２のＰｔチャンバ１２３から搬出し、トランスファチャンバ１２１を経て、第３のＰｔチャンバ１２４内に搬入する。次いで、第３のＰｔチャンバ１２４内で、酸化プラチナ膜２２上に、例えばスパッタ法により、第２のＰｔ膜（配向制御層）２４を形成する。
【００９５】
以降、Ｐ６乃至Ｐ１１の工程において、上記と同様にして、誘電体膜３２と上部電極用導電層３４を積層した後、パターニングして、図５に示す構造を有する容量素子を作成する。なお、ＩｒＯｘ膜２０を省略した場合、図６に示す容量素子が作成される。
【００９６】
以上のように、第１のＰｔ膜２１とＰｔＯｘ膜２２とを異なるチャンバで成膜する場合、同一のチャンバでは同一種類の膜しか成膜しないので、第１のＰｔ膜２１に酸素が混入する虞はない。従って、正式な基板上に酸素混入のない完全なＰｔ−インタフェース層を成膜することができる。
【００９７】
従って、酸素混入のないＰｔ−インタフェース層２１により配向強化機能が発揮されるため、キャパシタ強誘電体膜下地の配向制御層２４の（１１１）配向強度を高めることができる。これにより、下部電極３０ａ上のキャパシタ誘電体膜３２ａの（１１１）配向強度を高めてその強誘電性を高めることができる。
【００９８】
また、ＰｔＯｘ膜２２とキャパシタ誘電体膜３２ａ下地の第２のＰｔ膜２４も異なるチャンバで成膜しているため、正式な基板上に第２のＰｔ膜２４を成膜するときには、酸素混入のない完全なメタルプラチナ膜を成膜することができる。これにより、キャパシタ誘電体膜３２ａ下地の配向制御層２４の（１１１）配向強度をさらに高めることができるので、キャパシタ強誘電体膜の強誘電性をさらに高めることができる。
【００９９】
これによって、ＩｒＯｘ膜を含む酸素拡散バリア層を有する下部電極３０ａを用いた場合、ＩｒＯｘの酸化度を減らさなくても、即ちメタリック化しなくても、キャパシタ誘電体膜３２ａの強誘電性を十分に高められるため、下部電極３０ａの積層構造の膜剥がれを防止することができる。
【０１００】
（容量素子の特性調査）
次に、上記図２の製造装置、又は図３の製造装置を用いた容量素子の製造方法により作成された容量素子の特性について図７乃至図１７を参照し、かつ標準試料や比較例と比較しながら説明する。本実施形態の調査用容量素子として図５に示す構造のものを用いる。
【０１０１】
本発明に係る容量素子は、上記した製造方法で作成した。即ち、第１のＰｔ膜（Ｐｔ−インタフェース層）２１の成膜とＰｔＯｘ酸化プラチナ膜（Ｉｒ拡散バリア層）２２の成膜と誘電体膜３２下地の第２のＰｔ膜（配向制御層）２４の成膜とを同一のチャンバで行っている。調査のため、特に、第１のＰｔ膜２１の成膜前にＰｔＯｘ膜２２の成膜を行った。そして、ＰｔＯｘ膜２２の成膜後かつ第１のＰｔ膜２１の成膜前に、及び誘電体膜３２下地の第２のＰｔ膜２４の成膜前にダミー基板への成膜によりチャンバ内の残留酸素を除去した。又は、各成膜を異なるチャンバで行った。ともに、残留酸素ガスが第１のＰｔ膜２１の成膜、及び誘電体膜３２下地の第２のＰｔ膜２４の成膜に影響を及ぼさないようにして成膜を行っている点で共通している。
【０１０２】
また、図７乃至図１０において、キャパシタ誘電体膜３２ａとして膜厚２００ｎｍのＰＺＴ膜を用いた容量素子（「不連続」と表示）を用い、図１１乃至図１７において、キャパシタ誘電体膜３２ａとしてそれぞれ膜厚２００ｎｍ、１４０ｎｍのＰＺＴ膜を用いた容量素子（それぞれ「不連続」、「不連続ＰＺＴ１４０ｎｍ」と表示）とを用いた。
【０１０３】
なお、図７乃至図１７を通して、比較試料として以下の方法により下部電極を作成した容量素子（「連続」と表示）を用いた。即ち、下部電極のうち、第１のＰｔ膜（Ｐｔ−インタフェース層）２１の成膜とＰｔＯｘ膜（Ｉｒ拡散バリア層）２２の成膜とを同一のチャンバで、かつ第１のＰｔ膜２１の成膜前に酸素除去を行わないで連続して、一枚の基板毎に成膜した。かつ、第１のＰｔ膜２１とＰｔＯｘ膜２２とを一ロットを通して交互に成膜した。その後に、誘電体膜３２下地の第２のＰｔ膜２４を一ロットを通して成膜した。この場合、２枚目以降の基板の第１のＰｔ膜２１はＰｔＯｘ膜２２の成膜の影響を直接受けることになる。調査用試料としては２枚目以降の基板に成膜したものを用いた。
【０１０４】
さらに、標準試料として、Ｐｔ膜／Ｔｉ膜の２層構造の下部電極を有する容量素子（図７乃至図１０において、「Ｖｅｒ２」と表示）と、Ｐｔ膜／ＴｉＯｘ膜の２層構造の下部電極を有する容量素子（図１１乃至図１７において、「Ｐｔ／ＴｉＯｘ」と表示）とを用いた。
【０１０５】
図７乃至図１７を通して、すべての試料の容量素子の平面形状を５０μｍ×５０μｍとした。
【０１０６】
（ｉ）キャパシタ誘電体膜下地の配向制御層２４及びキャパシタ誘電体膜（ＰＺＴ膜）３２ａの（１１１）配向積分強度
（１１１）配向積分強度は、ともに、Ｘ線回折法により測定した。図７はキャパシタ誘電体膜下地の配向制御層（下部電極の第２のＰｔ膜）２４の（１１１）配向積分強度を示すグラフであり、図８はキャパシタ誘電体膜（ＰＺＴ膜）３２ａの（１１１）配向積分強度を示すグラフである。各図中、縦軸は線型目盛りで表した（１１１）配向積分強度（ＣＰＳ）を示し、横軸は試料（ウエハなどの円形基板）の測定位置を示す。測定位置に関し、「ＣＥＮＴＥＲ」は試料の中央部を示し、「ＴＯＰ」は同じく周辺部を示し、「ＴＣ」は「ＣＥＮＴＥＲ」と「ＴＯＰ」の中間の位置を示す。
【０１０７】
キャパシタ誘電体膜下地の配向制御層（下部電極の第２のＰｔ膜）２４に関しては、図７に示すように、本発明の「不連続」の方が比較例の「連続」と比べて（１１１）配向強度が凡そ２．４倍ほど高くなっている。
【０１０８】
また、キャパシタ誘電体膜（ＰＺＴ膜）３２ａに関しては、図８に示すように、本発明の「不連続」の方が比較例の「連続」と比べて（１１１）配向強度が凡そ１．５倍ほど高くなっている。
【０１０９】
この理由は、本発明の製造方法による、第１のＰｔ膜２１の成膜及び第２のＰｔ膜２４の成膜、そのうちでも特に第１のＰｔ膜２１の成膜において、残留酸素ガスの影響を受けなかったためだと推定される。これにより、Ｐｔ−インタフェース層（第１のＰｔ膜）２１の（１１１）配向強度が高められ、その結果、キャパシタ誘電体膜３２ａ下地の配向制御層（第２のＰｔ膜）２４の（１１１）配向強度、ひいてはキャパシタ誘電体膜（ＰＺＴ膜）３２ａの（１１１）配向強度が高められたものと推定される。
【０１１０】
（ｉｉ）分極反転電荷量（スイッチング電荷量）（Ｑｓｗ）
分極反転電荷量（Ｑｓｗ）に調査に関し、ソーヤタワー回路を用いて、印加電圧の変化に対する強誘電体キャパシタの分極変化を負荷キャパシタの電圧変化として測定した。印加電圧として三角波又は方形波を用いた。
【０１１１】
（ａ）図９は分極反転電荷量（Ｑｓｗ）の調査結果を示すグラフである。縦軸は線型目盛りで表した、３Ｖ（方形波）でのＱｓｗ（μＣ／ｃｍ２）を示し、横軸は試料の種類を示す。
【０１１２】
図９によれば、本発明の「不連続」は比較例の「連続」と比べて、Ｑｓｗが２乃至３μＣ／ｃｍ２程度高い。しかも、標準試料の「Ｖｅｒ２」と比べても同程度以上であった。
【０１１３】
（ｂ）図１１はキャパシタの分極反転電荷量（Ｑｓｗ）と電圧の依存関係の調査結果を示すグラフである。図１１の縦軸は線型目盛りで表したＱｓｗ（μＣ／ｃｍ２）を示し、横軸は線型目盛りで表した印加電圧（Ｖ）を示す。印加電圧として方形波を用い、１．２Ｖ乃至３Ｖの範囲で変化させた。
【０１１４】
図１１によれば、本発明の「不連続」、「不連続ＰＺＴ１４０ｎｍ」、標準試料の「Ｐｔ／ＴｉＯｘ」、及び比較例の「連続」に関し、ともに、分極反転電荷量（Ｑｓｗ）は印加電圧が高くなるにつれて高くなる。このうち、比較例の「連続」は本発明の「不連続」、「不連続ＰＺＴ１４０ｎｍ」、標準試料の「Ｐｔ／ＴｉＯｘ」と比べて、低電圧で低くなっている。また、本発明の「不連続」の分極反転電荷量（Ｑｓｗ）、印加電圧の変化に対して標準試料の「Ｐｔ／ＴｉＯｘ」とほぼ同じ大きさで変化する。さらに、本発明の「不連続ＰＺＴ１４０ｎｍ」の結果から分かるように、強誘電体膜が薄くなると、分極反転電荷量（Ｑｓｗ）は印加電圧の変化に対して低電圧から（約２Ｖ以上で）飽和傾向にある。
【０１１５】
（ｃ）図１２、図１３はそれぞれ分極反転電荷量（Ｑｓｗ）の調査結果を示すグラフである。図１２の縦軸は線型目盛りで表した、１．８ＶでのＱｓｗ（μＣ／ｃｍ２）を示し、横軸は試料の種類を示す。図１３の縦軸は線型目盛りで表した、３ＶでのＱｓｗ（μＣ／ｃｍ２）を示し、横軸は試料の種類を示す。
【０１１６】
図１２によれば、電圧１．８ＶでのＱｓｗ特性に関しては、本発明の「不連続」は、比較例（「連続」）と比較して凡そ７（μＣ／ｃｍ２）ほど高い。本発明の「不連続ＰＺＴ１４０ｎｍ」の結果から分かるように、強誘電体膜の膜厚を薄くする方がＱｓｗが高くなり、本発明の「不連続」と比較して凡そ４（μＣ／ｃｍ２）ほど高い。なお、本発明の「不連続」は、標準試料の「Ｐｔ／ＴｉＯｘ」と比較しても高かった。一方で、図１３によれば、電圧３ＶでのＱｓｗ特性に関して、本発明の「不連続」のみが比較例（「連続」）と比較して２乃至３（μＣ／ｃｍ２）ほど高く、また、標準試料の「Ｐｔ／ＴｉＯｘ」と比較しても高かった。しかし、「不連続ＰＺＴ  １４０ｎｍ」の結果から分かるように、強誘電体膜の膜厚を薄くすると、Ｑｓｗは低くなる傾向があり、「Ｐｔ／  ＴｉＯｘ」と同程度であり、比較例（「連続」）と比較して低かった。
【０１１７】
（ｉｉｉ）分極飽和電圧（Ｖ９０）
分極飽和電圧（Ｖ９０）は、分極反転電荷量（スイッチング電荷量）が飽和値の９０％に達する電圧と定義する。分極飽和電圧（Ｖ９０）を調べるために容量素子のヒステリシス特性をソーヤタワー回路を用いて測定した。
【０１１８】
図１４は、分極飽和電圧（Ｖ９０）の調査結果を示すグラフである。縦軸は線型目盛りで表したＶ９０（Ｖ）を示し、横軸は試料の種類を示す。
【０１１９】
図１４によれば、本発明の「不連続」は２．２５Ｖ乃至２．５Ｖの範囲に分布したが、分布の中心は約２．３Ｖで、標準試料の「Ｖｅｒ２」の約２．４Ｖよりも低かった。なお、比較例（「連続」）では分布の中心が２．５Ｖ以上と本発明の場合と比べて約０．２Ｖ以上高くなっている。また、「不連続ＰＺＴ１４０ｎｍ」の結果から分かるように、強誘電体膜の膜厚を薄くする方がＶ９０は低くなる傾向があり、分布の中心が約２Ｖで、１．９Ｖ乃至２．１Ｖの範囲に分布した。
【０１２０】
以上の分極飽和電圧（Ｖ９０）の調査結果によれば、本発明では低電圧動作が可能となる。
【０１２１】
（ｉｖ）疲労損失（ファティーグ）特性
疲労損失特性は、電圧加速で調査した。調査対象となる容量素子に±７Ｖの電圧を印加して分極反転させ、分極反転の動作サイクルを２５０ｎｓとし、２．８８０×１０７サイクル後に測定した分極電荷の減量の割合である。測定電圧は３Ｖとした。
【０１２２】
（ａ）図１０は疲労損失特性の調査結果を示すグラフである。縦軸は線型目盛りで表した疲労損失（％）を示し、横軸は試料の種類を示す。
【０１２３】
図１０によれば、本発明の「不連続」は、比較例の「連続」（疲労損失約８％）と比べて疲労損失が抑えられ（約４％改善効果がある）、また標準試料の「Ｖｅｒ２」と比べても、比較例の「連続」に対してと同程度に疲労損失が抑制されていることがわかる。
【０１２４】
（ｂ）図１５は疲労損失特性の調査結果を示すグラフである。縦軸は線型目盛りで表した疲労損失（％）を示し、横軸は試料の種類を示す。
【０１２５】
図１５によれば、本発明の「不連続」は、標準試料の「Ｐｔ／ＴｉＯｘ」とほぼ同程度であり、比較例の「連続」と比べて疲労損失を抑制できた（約８％改善効果がある）。しかし、「不連続ＰＺＴ１４０ｎｍ」の結果から分かるように、強誘電体膜の膜厚を薄くすると疲労損失は大きくなる傾向があり、比較例（「連続」）と比べても疲労損失が大きかった。
【０１２６】
（ｖ）インプリント特性
インプリント特性は、容量素子が電圧印加により一方向に分極された後に、時間の経過と共に分極電荷量が減少する分極保持特性である。容量素子の上部電極に例えば３Ｖを印加して正方向に分極させて１５０℃の温度下で一定時間放置した場合と、上部電極に例えば、−３Ｖを印加して負方向に分極させて１５０℃の温度下で一定時間放置した場合とのそれぞれについて分極値の保持量（減少量）を測定する。
【０１２７】
図１６はインプリント特性の調査結果を示すグラフである。縦軸は電荷量の減少割合（Ｑ３Ｒａｔｅ）（％）を示し、横軸は試料の種類を示す。
【０１２８】
図１６によれば、本発明の「不連続」は、比較例の「連続」に比較して、インプリント特性を凡そ０．５％改善できた。本発明の「不連続ＰＺＴ１４０ｎｍ」の結果から分かるように、強誘電体膜の膜厚を薄くすると、インプリント特性は悪化する傾向があった。
【０１２９】
（ｖｉ）リーク電流
リーク電流は、下部電極と上部電極の間に直流電圧を印加して測定するが、その際、印加する直流電圧の極性を入れ換えて２方向（正方向、負方向）で測定した。
【０１３０】
図１７（ａ）、（ｂ）はそれぞれリーク電流密度分布の調査結果を示すグラフである。図１７（ａ）、（ｂ）ともに、縦軸は対数目盛りで表した、全測定数に対する累積発生個数の百分率を示し、横軸は図１７（ａ）が＋３Ｖ（正方向）でのリーク電流密度（Ａ／ｃｍ２）を示し、図１７（ｂ）が−３Ｖ（負方向）でのリーク電流密度（Ａ／ｃｍ２）を示す。
【０１３１】
図１７（ａ）、（ｂ）に示すように、本発明の「不連続」は、正方向、負方向ともに、標準試料の「Ｐｔ／ＴｉＯｘ」とほぼ同程度の低いリーク電流密度分布を示した。これに対して、「不連続ＰＺＴ１４０ｎｍ」の結果から分かるように、強誘電体膜の膜厚を薄くすると、リーク電流密度は本発明の「不連続」に対して一桁、或いはそれ以下の程度ところに分布するが、比較例（「連続」）と比べて一桁程度低いところに分布した。
【０１３２】
以上のように、リーク電流に関して、第１のＰｔ膜２１或いは第２のＰｔ膜２４の成膜前にチャンバ内の残留酸素を除去する効果は非常に大きいといえる。
【０１３３】
以上の各種特性の調査結果から、本発明の製造方法により作成した容量素子は、Ｐｔ／Ｔｉ、又はＰｔ／ＴｉＯｘの２層構造の下部電極を有する、一般のプレーナ型キャパシタと比較しても遜色がなく、優れた特性を有するといえる。また、特に、図１１及び図１２に示すように、低電圧での分極反転電荷量（スイッチング電荷量）Ｑｓｗを高めることができるため、次世代のＦｅＲＡＭにも適用の可能性が高い。
【０１３４】
（第２の実施の形態）
本発明の第２実施形態である、上記容量素子の製造方法をＦｅＲＡＭの製造方法に適用した例について図１８乃至図２１を参照して説明する。
【０１３５】
図１８は本実施形態によるＦｅＲＡＭの構造を示す概略断面図、図１９乃至図２１は本実施形態によるＦｅＲＡＭの製造方法を示す工程断面図である。
【０１３６】
はじめに、図１８を参照して本実施形態によるＦｅＲＡＭの構造を説明する。
【０１３７】
そのＦｅＲＡＭにおいては、シリコン基板４０上に素子分離膜４２が形成されている。素子分離膜４２により画定された素子領域には、ゲート電極４８とソース／ドレイン拡散層５６とを有するメモリセルトランジスタが形成されている。メモリセルトランジスタが形成されたシリコン基板４０上には、層間絶縁膜６２が形成されている。層間絶縁膜６２には、ソース／ドレイン拡散層５６に電気的に接続されたプラグ６６が埋め込まれている。
【０１３８】
プラグ６６が埋め込まれた層間絶縁膜６２上には、第２のＰｔ膜／ＰｔＯｘ膜／第１のＰｔ膜／ＩｒＯｘ膜／Ｉｒ膜構造（以下、Ｐｔ／ＰｔＯｘ  ／Ｐｔ／ＩｒＯｘ  ／Ｉｒ構造と称する。）の下部電極３０ａが形成されている。下部電極３０ａ上には、ＰＺＴよりなるキャパシタ誘電体膜３２ａが形成されている。キャパシタ誘電体膜３２ａ上には、Ｐｔよりなる上部電極３４ａが形成されている。こうして、下部電極３０ａ、キャパシタ誘電体膜３２ａ、上部電極３４ａにより、強誘電体キャパシタが構成されている。なお、上部電極３４ａの材料としてＩｒＯｘを用いてもよい。
【０１３９】
強誘電体キャパシタが形成された層間絶縁膜６２上には、強誘電体キャパシタ保護膜８６と、層間絶縁膜８８とが形成されている。層間絶縁膜８８及び強誘電体キャパシタ保護膜８６には、プラグ６６に電気的に接続されたプラグ９２が埋め込まれている。プラグ９２が埋め込まれた層間絶縁膜８８上には、プラグ９２，６６を介してソース／ドレイン拡散層５６に電気的に接続された配線層９６と、容量素子の上部電極３４ａに接続された配線層９８とが形成されている。
【０１４０】
このように、本実施形態によるＦｅＲＡＭは、強誘電体メモリのキャパシタ下部電極３０ａが、第１実施形態による図５に示す容量素子の下部電極構造と同様に、Ｐｔ／ＰｔＯｘ  ／Ｐｔ／ＩｒＯｘ  ／Ｉｒ構造となっていることに特徴がある。このようにして強誘電体メモリを構成することによりＩｒＯｘ膜及びＩｒ膜によってキャパシタ誘電体膜の成膜過程における酸素の拡散を防止するとともに、ＰｔＯｘ膜によって酸素バリア層からキャパシタ誘電体膜へのＩｒの拡散を防止することができる。したがって、スパッタリングによりキャパシタ誘電体膜を形成した場合であっても、Ｉｒの拡散を防止しつつキャパシタ誘電体膜の十分な結晶化を図ることができる。これにより、所望の電気特性を有する高性能の強誘電体メモリを製造することができる。
【０１４１】
次に、本実施形態によるＦｅＲＡＭの製造方法について図１９乃至図２１を用いて説明する。
【０１４２】
まず、シリコン基板４０上に、例えばシャロートレンチ法により、シリコン基板４０中に埋め込まれた素子分離膜４２を形成する。
【０１４３】
次いで、メモリセルの形成予定領域に、例えばボロンイオンをイオン注入し、Ｐウェル４４形成する（図１９（ａ））。
【０１４４】
次いで、例えば熱酸化法によりシリコン基板４０の表面を酸化し、素子分離膜４２により画定された素子領域上にシリコン酸化膜よりなるゲート絶縁膜４６を形成する。
【０１４５】
次いで、ゲート絶縁膜４６上に、例えばＣＶＤ法により、多結晶シリコン膜とシリコン窒化膜とを堆積する。
【０１４６】
次いで、シリコン窒化膜及び多結晶シリコン膜を同一形状にパターニングし、上面がシリコン窒化膜５０により覆われた、多結晶シリコン膜よりなるゲート電極４８を形成する。
【０１４７】
次いで、ゲート電極４８をマスクとしてシリコン基板４０にイオン注入を行い、ゲート電極４８の両側のシリコン基板４０に、不純物拡散領域５２ａを形成する（図１９（ｂ））。
【０１４８】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、ゲート電極４８及びシリコン窒化膜５０の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜５４を形成する。
【０１４９】
次いで、ゲート電極４８及びサイドウォール絶縁膜５４をマスクとしてシリコン基板４０にイオン注入を行い、ゲート電極４８の両側のシリコン基板４０に、不純物拡散領域５２ｂを形成する。これにより、不純物拡散領域５２ａ，５２ｂよりなるソース／ドレイン拡散層５６を形成する（図１９（ｃ））。
【０１５０】
こうして、ゲート電極４８及びソース／ドレイン拡散層５６を有するメモリセルトランジスタを形成する。
【０１５１】
次いで、メモリセルトランジスタが形成されたシリコン基板４０上に、例えばＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜５８と、膜厚７００ｎｍのシリコン酸化膜６０とを堆積する。
【０１５２】
次いで、例えばＣＭＰ法により、シリコン酸化膜６０の表面を平坦化し、シリコン窒化膜５８及びシリコン酸化膜６０よりなり、表面が平坦化された層間絶縁膜６２を形成する。
【０１５３】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜６２に、シリコン基板４０に達するコンタクトホール６４を形成する。
【０１５４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのＴｉ膜と、膜厚１０ｎｍのＴｉＮ膜と、膜厚３００ｎｍのＷ膜とを堆積する。
【０１５５】
次いで、例えばＣＭＰ法により、層間絶縁膜６２の表面が露出するまでＷ膜、ＴｉＮ膜、Ｔｉ膜を平坦に研磨し、Ｗ／ＴｉＮ  ／Ｔｉ構造よりなりコンタクトホール６４に埋め込まれたプラグ６６を形成する（図１９（ｄ））。
【０１５６】
次いで、第１実施形態による容量素子の製造方法における下部電極３０ａの形成方法と同様にして、例えばスパッタ法により、例えば膜厚２００ｎｍのＩｒ膜１８と、膜厚２８ｎｍのＩｒＯｘ膜２０と、膜厚１５ｎｍの第１のＰｔ膜２１と、膜厚２５ｎｍのＰｔＯｘ膜２２と、膜厚５０ｎｍの第２のＰｔ膜２４とを形成する。
【０１５７】
次いで、アルゴン雰囲気中で７５０℃の急速加熱処理を行い、第２のＰｔ膜２４を結晶化する。
【０１５８】
次いで、第２のＰｔ膜２４上に、スパッタ法により、例えば膜厚２００ｎｍのＰＺＴ膜３２を形成する。例えば、基板温度を１３℃、パワーを１ｋＷ、Ａｒガス流量を２４ｓｃｃｍとして、３６０秒間成膜する。
【０１５９】
次いで、酸素雰囲気中で、７５０℃の急速加熱処理を行い、ＰＺＴ膜３２を結晶化する。
【０１６０】
次いで、ＰＺＴ膜３２上に、例えばスパッタ法により、例えば膜厚２００ｎｍのＰｔ膜３４を形成する（図２０（ａ））。例えば、基板温度を１３℃、パワーを１ｋＷ、Ａｒガス流量を１００ｓｃｃｍ、酸素ガス流量を１００ｓｃｃｍとして、８１秒間成膜する。
【０１６１】
次いで、フォトリソグラフィー及びドライエッチングにより、Ｐｔ膜３４、ＰＺＴ膜３２、第２のＰｔ膜２４、ＰｔＯｘ膜２２、第１のＰｔ膜２１、ＩｒＯｘ膜２０、Ｉｒ膜１８を同一形状にパターニングし、第２のＰｔ膜２４／ＰｔＯｘ膜２２／第１のＰｔ膜２１／ＩｒＯｘ膜２０／Ｉｒ膜１８からなる下部電極３０ａと、下部電極３０ａ上に形成されＰＺＴ膜よりなるキャパシタ誘電体膜３２ａと、キャパシタ誘電体膜３２ａ上に形成された、ＩｒＯｘ膜又はＰｔ膜よりなる上部電極３４ａを形成する（図２０（ｂ））。
【０１６２】
こうして、下部電極３０ａ、キャパシタ誘電体膜３２ａ、上部電極３４ａからなり、下部電極３０ａがプラグ６６を介してソース／ドレイン拡散層５６に電気的に接続された強誘電体キャパシタを形成する。
【０１６３】
次いで、全面に、例えばスパッタ法により、膜厚４０ｎｍのＰＺＴ膜を形成する。なお、このＰＺＴ膜は、強誘電体キャパシタ保護膜８６として機能する（図２０（ｃ））。
【０１６４】
次いで、強誘電体キャパシタ保護膜８６上に、例えばＣＶＤ法により、膜厚１１００ｎｍのシリコン酸化膜を形成する。
【０１６５】
次いで、例えばＣＭＰ法により、シリコン酸化膜の表面を研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜８８を形成する（図２１（ａ））。
【０１６６】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜８８に、プラグ６６に達するコンタクトホール９０を形成する。
【０１６７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのＴｉ膜と、膜厚１０ｎｍのＴｉＮ膜と、膜厚３００ｎｍのＷ膜とを堆積する。
【０１６８】
次いで、例えばＣＭＰ法により、層間絶縁膜８８の表面が露出するまでＷ膜、ＴｉＮ膜、Ｔｉ膜を平坦に研磨し、Ｗ／ＴｉＮ／Ｔｉ構造よりなりコンタクトホール９０に埋め込まれたプラグ９２を形成する（図２１（ｂ））。
【０１６９】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜８８に、容量素子の上部電極３４ａに達するコンタクトホール９４を形成する。
【０１７０】
次いで、全面に、例えばスパッタ法により、例えば膜厚６０ｎｍのＴｉ膜と、膜厚３０ｎｍのＴｉＮ膜と、膜厚４００ｎｍのＡｕ−Ｃｕ  膜と、膜厚５ｎｍのＴｉ膜と、膜厚７０ｎｍのＴｉＮ膜とを順次堆積する。
【０１７１】
次いで、ＴｉＮ／Ｔｉ／Ａｕ−Ｃｕ／Ｔｉ／ＴｉＮ構造の導電体をパターニングし、プラグ６６，９２を介してソース／ドレイン拡散層５６に電気的に接続された配線層９６と、容量素子の上部電極３４ａに電気的に接続された配線層９８とを形成する（図２１（ｃ））。
【０１７２】
こうして、２トランジスタ、２キャパシタを有する強誘電体メモリを製造することができる。
【０１７３】
このように、本実施形態によれば、ＦｅＲＡＭのキャパシタ下部電極３０ａのうち、Ｐｔ系導電膜を同一のチャンバ内で成膜する場合、当該基板上にＰｔ−インタフェース層２１を成膜する前にダミー基板上へ同じ膜を成膜することによって、チャンバ内の残留酸素を消費させてチャンバ内から除去している。或いは、各成膜を異なるチャンバで行う場合は、元々酸素混入の虞は無い。従って、当該基板にＰｔ−インタフェース層２１を成膜するときには、酸素混入のない完全なメタルプラチナからなるＰｔ−インタフェース層２１を成膜することができる。
【０１７４】
以上により、酸素混入のないＰｔ−インタフェース層２１により配向強化機能が発揮されるため、キャパシタ誘電体膜３２ａ下地の配向制御層２４の（１１１）配向強度を高めることができる。これにより、下部電極３０ａ上のキャパシタ誘電体膜３２ａの（１１１）配向強度を高めてその強誘電性を高めることができる。
【０１７５】
さらに、これによって、ＩｒＯｘ膜２０を含む酸素拡散バリア層を有する下部電極３０ａを用いた場合、ＩｒＯｘの酸化度を減らさなくても、即ちメタリック化しなくても、キャパシタ誘電体膜３２ａの強誘電性を十分に高められるため、下部電極３０ａの積層構造の膜剥がれを防止することができる。
【０１７６】
また、ＰｔＯｘ膜２２の成膜後にキャパシタ誘電体膜３２下地の第２のＰｔ膜２４を成膜する際にもダミー基板への成膜により残留酸素を除去している。これによって、正式な基板上に第２のＰｔ膜２４を成膜するときには、ロット内の最初の正式な基板からその上に酸素混入のない完全なメタルプラチナ膜を成膜することができる。
【０１７７】
なお、上記実施形態では、強誘電体メモリのキャパシタとして図５に示す第１実施形態の容量素子を適用したが、図６に示す第１実施形態の変形例による容量素子を用いて強誘電体メモリを構成してもよい。図２２は図６に示す第１実施形態の変形例による容量素子を備えた、第２実施形態の変形例によるＦｅＲＡＭの構造を示す断面図である。容量素子Ｑの下部電極３０ｂがＰｔ／ＰｔＯｘ  ／Ｐｔ／Ｉｒ構造を有することを特徴としている。図２２中、図６、図１８と同じ符号で示すものは図６、図１８と同じものを示す。その製造方法に関しては、容量素子Ｑの部分は図６により説明した製造方法と同じであり、また、その他の部分は図１９乃至図２１により説明した製造方法と同じである。
【０１７８】
（第３の実施の形態）
本発明は上記実施形態に限らず種々の変形が可能である。
【０１７９】
例えば、上記実施形態では、酸素拡散バリア層として、ＩｒＯｘ  ／Ｉｒ構造及びＩｒの単層構造を示したが、ＩｒＯｘ  膜単層でもよい。さらに、Ｉｒ／ＩｒＯｘ  構造や、ＩｒＯｘ膜やＩｒ膜以外の酸素バリア機能を有する導電膜を用いてもよい。また、酸素バリア機能を有する導電膜はプラグとキャパシタ誘電体膜との間に介在していればよく、下部電極の最下層には限られない。但し、キャパシタ誘電体膜の配向制御を考慮した場合、前述の通り、下部電極の最上層をプラチナ膜 により構成することが望ましい。
【０１８０】
また、上記実施形態では、Ｉｒ拡散バリア層２２としてＰｔＯｘ膜を用いたが、他の導電膜によって構成してもよい。Ｐｔに類似する性質を有する元素として白金族元素があり、これには、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）がある。これらのうち、Ｉｒ以外の元素は、Ｉｒ拡散バリア層として適用可能であると考えられる。したがって、これら金属元素の導電性酸化物、すなわち、ＲｕＯｘ  、ＲｈＯｘ  、ＰｄＯｘ  、ＯｓＯｘ  のいずれかを、ＰｔＯｘ膜の代わり使用できるものと考えられる。この場合、Ｉｒ拡散バリア層の金属材料と対応させて、インタフェース導電膜の材料として、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓを用いてもよい。
【０１８１】
同様に、Ｉｒ拡散バリア層２２の上層に形成する第２のＰｔ膜２４の代わりに、Ｒｕ膜、Ｒｈ膜、Ｐｄ膜又はＯｓ膜を用いてもよい。
【０１８２】
また、上記実施形態では、キャパシタ誘電体膜３２ａとしてＰＺＴ膜を用いた場合を示したが、他のキャパシタ誘電体膜を用いる場合においても、本発明を同様に適用することができる。例えば、キャパシタ誘電体膜３２ａとして、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３  ）膜、ＳＴ（ＳｒＴｉＯｘ  ）膜、Ｔａ２Ｏ５  膜などの高誘電率膜や、Ｙ１などの強誘電体膜を適用することができる。
【０１８３】
また、上記第２実施形態では、本発明による容量素子をＦｅＲＡＭ（強誘電体メモリ）に適用した場合を示したが、他の半導体装置に適用することもできる。例えば、本発明による容量素子を用いてＤＲＡＭを構成するようにしてもよいし、本発明による容量素子を単体で用いてもよい。
【０１８４】
また、上記実施形態では、酸化プラチナ膜をＰｔＯｘ  と、酸化イリジウム膜をＩｒＯｘ  と表しているが、これら金属酸化物の酸素の組成比ｘは適宜選択することができる。典型的な膜では、組成比ｘは、０＜ｘ≦２の範囲とすることができる。
【０１８５】
なお、容量素子の上部電極として、Ｐｔの代わりにＩｒＯｘを形成してもよい。
【０１８６】
以上詳述したように、本発明による容量素子の製造方法の特徴をまとめると以下の通りとなる。
（付記１）絶縁膜の上に第１金属を含む第１導電膜を形成する工程と、チャンバ内で、残留酸素を除去した後に、前記第１金属と異なる第２金属よりなるインターフェース導電膜を前記第１導電膜上に形成する工程と、前記チャンバ内において、酸素を含む雰囲気中で、前記第２金属の金属酸化物よりなる第２導電膜を前記インターフェース導電膜上に形成する工程と、前記第１金属と異なる第３金属よりなる第３導電膜を前記第２導電膜上に形成する工程と、誘電体膜を前記第３導電膜上に形成する工程と、前記誘電体膜の上に第４導電膜を形成する工程と、前記第１導電膜、前記インターフェース導電膜、前記第２導電膜及び前記第３導電膜をパターニングして容量素子下部電極とする工程と、前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、前記第４導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法。
（付記２）前記チャンバ内で、残留酸素を除去するために、ダミー基板上に前記インターフェース導電膜を成膜することを特徴とする付記１記載の容量素子の製造方法。
（付記３）前記第２金属は前記第３金属と同じ元素であることを特徴とする付記１又は２記載の容量素子の製造方法。
（付記４）前記第３導電膜を前記第２導電膜上に形成する工程は、前記チャンバ内で行い、かつ前記第３導電膜を形成する前に前記チャンバ内の残留酸素を除去する工程を含むことを特徴とする付記３記載の容量素子の製造方法。
（付記５）前記チャンバ内の残留酸素を除去する工程は、ダミー基板上に前記第３の導電膜を成膜する工程を含むことを特徴とする付記４記載の容量素子の製造方法。
（付記６）第１金属を含む第１導電膜を絶縁膜上に形成する工程と、第１のチャンバ内で、前記第１金属と異なる第２金属よりなるインターフェース導電膜を前記第１導電膜上に形成する工程と、前記第１のチャンバと異なる第２のチャンバ内において、酸素を含む雰囲気中で、前記第２金属の金属酸化物よりなる第２導電膜を前記インターフェース導電膜上に形成する工程と、前記第１金属と異なる第３金属よりなる第３導電膜を前記第２導電膜上に形成する工程と、誘電体膜を前記第３導電膜上に形成する工程と、前記誘電体膜の上に第４導電膜を形成する工程と、前記第１導電膜、前記インターフェース導電膜、前記第２導電膜及び前記第３導電膜をパターニングして容量素子下部電極とする工程と、前記誘電体膜をパターニングして容量素子誘電体膜とする工程と、前記第４導電膜をパターニングして容量素子上部電極とする工程とを有することを特徴とする容量素子の製造方法。
（付記７）前記第３導電膜を前記第２導電膜上に形成する工程は、前記第２のチャンバと異なる第３のチャンバで行うことを特徴とする付記６記載の容量素子の製造方法。
（付記８）前記第２金属は前記第３金属と同じ元素であることを特徴とする付記６又は７記載の容量素子の製造方法。
（付記９）前記第１金属はイリジウムであり、前記第２金属の金属酸化物はイリジウムと異なる白金族の金属酸化物であり、前記第３金属はイリジウムと異なる白金族の金属であることを特徴とする付記１乃至８の何れか一に記載の容量素子の製造方法。
（付記１０）前記第１導電膜を形成する工程は、前記第１金属膜と前記第１金属の酸化膜を順に形成する工程を含んでいることを特徴とする付記１乃至９の何れか一に記載の容量素子の製造方法。
（付記１１）前記絶縁膜の下の半導体基板と、前記絶縁膜を貫通する開口部と、該開口部に埋め込まれた埋込み導電膜とを有し、前記第１の導電膜は前記埋込み導電膜を介して前記半導体基板と接続することを特徴とする付記１乃至１０の何れか一に記載の容量素子の製造方法。
（付記１２）前記埋込み導電膜の材料はタングステンであることを特徴とする付記１１記載の容量素子の製造方法。
（付記１３）前記半導体基板の表層に不純物拡散領域が形成されており、前記埋込み導電膜は該不純物拡散領域と接触していることを特徴とする付記１１又は１２記載の容量素子の製造方法。
（付記１４）前記不純物拡散領域は絶縁ゲート型電界効果トランジスタのソース／ドレイン領域であることを特徴とする付記１３記載の容量素子の製造方法。
【０１８７】
【発明の効果】
以上述べたように本発明によれば、イリジウムを含む第１導電膜と、第１導電膜上に形成された、イリジウム以外の白金族の金属、例えばプラチナから構成されるインターフェース導電膜と、インターフェース導電膜上に形成された、イリジウムを除く白金族の金属酸化物よりなる第２導電膜と、第２導電膜上に形成された、イリジウムを除く白金族の金属よりなる第３導電膜とを有する下部電極と、下部電極上に形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜上に形成された上部電極とにより容量素子を構成したので、第１導電膜によってキャパシタ誘電体膜の成膜過程における下方のプラグへの酸素の拡散を防止するとともに、第２導電膜によって第１導電膜からキャパシタ誘電体膜へのイリジウムの拡散を防止することができる。
【０１８８】
したがって、スパッタリングによりキャパシタ誘電体膜を形成した場合であっても、イリジウムの拡散を防止しつつキャパシタ誘電体膜の十分な結晶化を図ることができる。これにより、所望の電気特性を有する高性能の容量素子を製造することができる。
【０１８９】
さらに、第１導電膜と第２導電膜の間にイリジウム以外の白金族の金属、例えばプラチナから構成されるインターフェース導電膜を形成したので、構造上から、第３導電膜とその上の強誘電体膜の（１１１）配向強度を高めることができる。
【０１９０】
また、イリジウム以外の白金族の金属よりなるインターフェース導電膜と、イリジウム以外の白金族の金属の金属酸化物よりなる第２導電膜とを同一のチャンバで成膜する場合、インターフェース導電膜を成膜する前にチャンバ内から酸素を除去している。或いは、これらの膜をそれぞれ異なるチャンバで成膜している。これにより、製造上からも、酸素混入のないインタフェース導電膜を形成することができるため、下部電極とその上のキャパシタ強誘電体膜の（１１１）配向強度を高めることができる。
【０１９１】
このように、本発明によれば、容量素子の構造上及び製造上、下部電極とその上のキャパシタ強誘電体膜の（１１１）配向強度を高めることができるため、特に優れた誘電体特性を有する強誘電体キャパシタを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による容量素子の製造方法を示すフローチャートである。
【図２】本発明の第１実施形態による容量素子の製造方法に用いられる製造装置を示す断面図である。
【図３】本発明の第１実施形態の変形例による容量素子の製造方法に用いられる製造装置を示す断面図である。
【図４】本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態の変形例による容量素子の構造を示す断面図である。
【図７】本発明の第１実施形態による容量素子における下部電極の第２のプラチナ膜の（１１１）配向積分強度を示すグラフである。
【図８】本発明の第１実施形態による容量素子におけるキャパシタ誘電体膜の（１１１）配向積分強度を示すグラフである。
【図９】本発明の第１実施形態による容量素子における分極反転電荷量（Ｑｓｗ）を示すグラフである。
【図１０】本発明の第１実施形態による容量素子における疲労損失を示すグラフである。
【図１１】本発明の第１実施形態による容量素子における分極反転電荷量（Ｑｓｗ）の印加電圧依存性を示すグラフである。
【図１２】本発明の第１実施形態による容量素子における分極反転電荷量（Ｑｓｗ）を示すグラフである。
【図１３】本発明の第１実施形態による容量素子における分極反転電荷量（Ｑｓｗ）を示すグラフである。
【図１４】本発明の第１実施形態による容量素子における分極飽和減圧（Ｖ９０）を示すグラフである。
【図１５】本発明の第１実施形態による容量素子における疲労損失を示すグラフである。
【図１６】本発明の第１実施形態による容量素子におけるインプリント特性を示すグラフである。
【図１７】（ａ）、（ｂ）は、本発明の第１実施形態による容量素子におけるリーク電流密度分布を示すグラフである。
【図１８】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２２】本発明の第２実施形態の変形例による半導体装置の構造を示す概略断面図である。
【符号の説明】
１０，４０…シリコン基板（半導体基板）、１２，６２，８８…層間絶縁膜、１４，６４，９０，９４…コンタクトホール（開口部）、１６，６６，９２…プラグ（埋込み導電膜）、１８…イリジウム膜（第１導電膜，酸素拡散バリア層）、２０…酸化イリジウム膜（第１導電膜，酸素拡散バリア層）、２１…第１のプラチナ膜（インタフェース導電膜，Ｐｔ−インターフェース層）、２２…酸化プラチナ膜（第２導電膜，Ｉｒ拡散バリア層）、２４…第２のプラチナ膜（第３導電膜，配向制御層）、３０ａ，３０ｂ…下部電極、３２…ＰＺＴ膜（誘電体膜）、３２ａ…キャパシタ誘電体膜、３４…上部電極用導電層（第４導電膜）、３４ａ…上部電極、４２…素子分離膜、４４…Ｐウェル、４６…ゲート絶縁膜、４８，４８ａ，４８ｂ…ゲート電極、５０，５８…シリコン窒化膜、５２ａ，５２ｂ…不純物拡散領域、５４…サイドウォール絶縁膜、５６…ソース／ドレイン拡散層、６０…シリコン酸化膜、８６…強誘電体キャパシタ保護膜、９６，９８…配線層、１０１，１１１，１２１…トランスファチャンバ、１０２ａ，１１２ａ…第１のロードロックチャンバ、１０２ｂ，１１２ｂ…第２のロードロックチャンバ、１２２ａ…第３のロードロックチャンバ、１２２ｂ…第４のロードロックチャンバ、１０３…Ｉｒファチャンバ、１１３…第１のＩｒファチャンバ、１１４…第２のＩｒファチャンバ、１０４…Ｐｔファチャンバ、１１５…第１のＰｔファチャンバ、１２３…第２のＰｔファチャンバ、１２４…第３のＰｔファチャンバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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