(57)【要約】【課題】  半導体基板の表面内にトレンチが形成されている浮動ゲート式メモリセルのアレイを提供する。【解決手段】  ソース及びドレイン領域は、それぞれトレンチの下に基板の表面に沿って形成され、両者の間には非直線的チャネル領域が形成されている。浮動ゲートは、トレンチ内に配置されている下側部分と、基板表面の上方に配置され、基板表面と平行に伸張する側方突出部を有する上側部分とを有している。側方突出部は、犠牲層の露出した端部にエッチングで空洞をつくり、そこをポリシリコンで充填することによって形成される。制御ゲートは、側方突出部近くに形成され、同部から絶縁されている。トレンチの側壁は、基板表面と鋭角で交わり、浮動ゲートに向き、側方突出部の方向とは反対の方向に向いている鋭いエッジを形成している。【選択図】          図３Ｎ
2004289162.tif 000002
【特許請求の範囲】
【請求項１】
電気的にプログラム可能で且つ消去可能なメモリデバイスにおいて、
第１導電型式と１つの表面とを有する半導体材料の基板と、
前記基板の前記表面内に形成されているトレンチと、
前記基板内に形成されたチャネル領域で離間された、前記基板内に形成されている第２導電型式を有する第１及び第２領域であって、前記第１領域は前記トレンチの下に形成されており、前記チャネル領域は、実質的に前記トレンチの側壁に沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるよう構成されている第１及び第２領域と、
前記チャネル領域の第１部分と隣接し且つそれから絶縁されて前記トレンチ内に配置されている下側部分と、前記基板表面上方に伸張し、実質的に前記基板表面に平行な方向に伸張する側方突出部を含んでいる上側部分とを有する導電性浮動ゲートと、
前記チャネル領域の第２部分上に配置され且つそれから絶縁されており、前記浮動ゲートの側方突出部と横方向に隣接して配置され且つそれから絶縁されている導電性制御ゲートとを備えていることを特徴とするメモリデバイス。
【請求項２】
前記制御ゲートは、中に空洞が形成されており、前記浮動ゲートの側方突出部は、前記制御ゲートの空洞内へと伸張していることを特徴とする、請求項１に記載のデバイス。
【請求項３】
前記制御ゲートの空洞及び前記浮動ゲートの側方突出部は、均一な厚さを有する１つ又は複数の絶縁材料の層によって互いに絶縁されていることを特徴とする、請求項２に記載のデバイス。
【請求項４】
前記制御ゲートの空洞は、前記浮動ゲートの側方突出部の形状と整合する形状を有していることを特徴とする、請求項３に記載のデバイス。
【請求項５】
前記浮動ゲートの側方突出部は、
前記基板上に露出する端部を有する犠牲材料層を形成する段階と、
前記露出する端部内に横向きの空洞を形成するエッチング処理を実行する段階と、
前記露出する端部に沿って導電性材料の第１層を形成し、前記横向き空洞を前記導電性材料で充填して側方突出部を形成する段階とによって形成されることを特徴とする、請求項１に記載のデバイス。
【請求項６】
前記制御ゲートは、
前記犠牲材料層を除去する段階と、
１つ又は複数の絶縁材料層を前記側方突出部に沿って形成する段階と、
導電性材料の第２層を前記１つ又は複数の絶縁層に沿って形成する段階とによって形成されることを特徴とする、請求項５に記載のデバイス。
【請求項７】
前記トレンチの側壁は、前記基板表面と鋭角で交わり、前記浮動ゲートに向かい且つそれから絶縁されている鋭いエッジを形成していることを特徴とする、請求項１に記載のデバイス。
【請求項８】
前記トレンチの側壁は、前記基板表面と、実質的に９０度未満の角度で交わることを特徴とする、請求項７に記載のデバイス。
【請求項９】
前記チャネル領域の第１部分と第２部分は、互いに対して非直線的で、前記チャネル領域の第２部分は、前記第２領域から、前記鋭いエッジと前記浮動ゲートに向かう方向に伸張し、高温電子注入による電子で前記浮動ゲートをプログラムするための経路を画定していることを特徴とする、請求項７に記載のデバイス。
【請求項１０】
前記鋭いエッジは、
シリコン酸化によって、前記トレンチの側壁上に第１酸化物層を形成する段階と、
前記第１酸化物層を除去する段階と、
シリコン酸化によって、前記トレンチの側壁上に第２酸化物層を形成する段階とによって形成されることを特徴とする、請求項７に記載のデバイス。
【請求項１１】
前記浮動ゲートの側方突出部は、第１方向に向いている先端で終結しており、前記鋭いエッジは、前記第１方向と反対方向の第２方向に向いていることを特徴とする、請求項７に記載のデバイス。
【請求項１２】
前記浮動ゲートに隣接し且つそれから絶縁されて前記トレンチ内に配置されている下側部分を少なくとも有する導電性材料のブロックを更に備えていることを特徴とする、請求項１に記載のデバイス。
【請求項１３】
前記導電性材料のブロックは、前記第１領域に電気的に接続されていることを特徴とする、請求項１２に記載のデバイス。
【請求項１４】
前記チャネル領域は、実質的に前記トレンチの底面の少なくとも一部に沿って伸張する第３部分を含んでおり、前記浮動ゲートの少なくとも一部は、前記チャネル領域の第３部分の上に且つそれから絶縁されて配置されていることを特徴とする、請求項１に記載のデバイス。
【請求項１５】
前記制御ゲートは、
前記チャネル領域の第２部分の上に且つそれから絶縁されて配置され、前記浮動ゲートの少なくとも一部と横方向に隣接し且つそれから絶縁されて配置されているポリシリコンの層と、
前記ポリシリコン層上に配置されている金属化ポリシリコンの層とを含んでいることを特徴とする、請求項１に記載のデバイス。
【請求項１６】
前記浮動ゲートは、
ドープ処理されたポリシリコン層と、
前記ドープ処理されたポリシリコン層に沿って配置されているドープ処理されていないポリシリコンのブロックとを含んでいることを特徴とする、請求項１に記載のデバイス。
【請求項１７】
前記浮動ゲートは、
前記制御ゲートから傾斜して離れる上面を含んでおり、両者の間の容量結合を低減していることを特徴とする、請求項１６に記載のデバイス。
【請求項１８】
前記浮動ゲートの傾斜している上面は、前記ドープ処理されたポリシリコン層と、前記ドープ処理されたポリシリコン層よりゆっくりとエッチングされ酸化される前記ドープ処理されていないポリシリコンのブロックとを、エッチングし酸化させることによって形成されることを特徴とする、請求項１７に記載のデバイス。
【請求項１９】
電気的にプログラム可能で且つ消去可能なメモリデバイスのアレイにおいて、
第１導電型式と１つの表面とを有する半導体材料の基板と、
前記基板上に形成され、実質的に互いに平行で、第１方向に伸張している離間する分離領域であって、隣接する分離領域の各対の間には活性領域が設けられている分離領域と、
複数のメモリセルの対を含んでいる各活性領域と、を備えており、前記メモリセルは、それぞれ、
前記基板の前記表面内に形成されているトレンチと、
前記基板内に形成されたチャネル領域で離間された、前記基板内に形成されている第２導電型式を有する第１及び第２領域であって、前記第１領域は前記トレンチの下に形成されており、前記チャネル領域は、実質的に前記トレンチの側壁に沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるよう構成されている第１及び第２領域と、
前記チャネル領域の第１部分と隣接し且つそれから絶縁されて前記トレンチ内に配置されている下側部分と、前記基板表面上方に伸張し、実質的に前記基板表面に平行な方向に伸張する側方突出部を含んでいる上側部分とを有する導電性浮動ゲートと、
前記チャネル領域の第２部分上に配置され且つそれから絶縁されており、前記浮動ゲートの側方突出部と横方向に隣接して配置され且つそれから絶縁されている導電性制御ゲートとを備えていることを特徴とするアレイ。
【請求項２０】
前記制御ゲートのそれぞれは、中に空洞が形成されており、前記浮動ゲートの側方突出部のそれぞれは、前記制御ゲートの空洞の内の１つの中へと伸張していることを特徴とする、請求項１９に記載のアレイ。
【請求項２１】
前記制御ゲート空洞のそれぞれは、均一な厚さを有する１つ又は複数の絶縁材料層によって前記浮動ゲート側方突出部の内の１つから絶縁されていることを特徴とする、請求項２０に記載のアレイ。
【請求項２２】
前記制御ゲート空洞は、それぞれ、空洞内に伸張している前記浮動ゲートの側方突出部の形状と整合する形状を有していることを特徴とする、請求項２１に記載のアレイ。
【請求項２３】
前記浮動ゲートの側方突出部は、
前記基板上に露出する端部を有する犠牲材料層を形成する段階と、
前記露出する端部のそれぞれに横向きの空洞を形成するエッチング処理を実行する段階と、
前記露出する端部に沿って導電性材料の第１層を形成し、前記横向き空洞を前記導電性材料で充填して側方突出部を形成する段階とによって形成されることを特徴とする、請求項１９に記載のアレイ。
【請求項２４】
前記制御ゲートは、
前記犠牲材料層を除去する段階と、
１つ又は複数の絶縁材料層を前記側方突出部のそれぞれに沿って形成する段階と、
導電性材料の第２層を前記１つ又は複数の絶縁層に沿って形成する段階とによって形成されることを特徴とする、請求項２３に記載のアレイ。
【請求項２５】
前記トレンチは、それぞれ、前記基板表面と鋭角で交わり、前記浮動ゲートの内の１つに向かい且つそれから絶縁されている鋭いエッジを形成している側壁を有していることを特徴とする、請求項１９に記載のアレイ。
【請求項２６】
前記トレンチの側壁は、それぞれ、前記基板表面と実質的に９０度未満の角度で交わることを特徴とする、請求項２５に記載のアレイ。
【請求項２７】
前記メモリセルのそれぞれにおいて、前記チャネル領域の第１部分と第２部分は、互いに対して非直線的で、前記チャネル領域の第２部分は、前記第２領域の内の１つから、前記鋭いエッジの内の１つと前記浮動ゲートの内の１つとに向かう方向に伸張し、高温電子注入による電子で前記浮動ゲートの１つをプログラムするための経路を画定していることを特徴とする、請求項２５に記載のアレイ。
【請求項２８】
前記鋭いエッジは、それぞれ、
シリコン酸化によって、前記トレンチの側壁の１つの上に第１酸化物層を形成する段階と、
前記第１酸化物層を除去する段階と、
シリコン酸化によって、前記トレンチの側壁の１つの上に第２酸化物層を形成する段階とによって形成されることを特徴とする、請求項２５に記載のアレイ。
【請求項２９】
各メモリセルにおいて、前記浮動ゲートの側方突出部は、第２方向に向いている先端で終結しており、前記鋭いエッジは、前記第２方向と反対方向の第３方向に向いていることを特徴とする、請求項２５に記載のアレイ。
【請求項３０】
それぞれが、前記浮動ゲートの内の１つに隣接し且つそれから絶縁されて前記トレンチの内の１つの中に配置されている下側部分を少なくとも有している複数の導電性材料のブロックを更に備えていることを特徴とする、請求項１９に記載のアレイ。
【請求項３１】
前記導電性材料のブロックは、それぞれ、前記第１領域の内の１つに電気的に接続されていることを特徴とする、請求項３０に記載のアレイ。
【請求項３２】
前記チャネル領域は、それぞれ、実質的に前記トレンチの内の１つの底面の少なくとも一部に沿って伸張する第３部分を含んでおり、前記浮動ゲートの内の１つの少なくとも一部は、前記チャネル領域の第３部分の内の１つの上に且つそれから絶縁されて配置されていることを特徴とする、請求項１９に記載のアレイ。
【請求項３３】
前記制御ゲートは、それぞれ、
前記チャネル領域の第２部分の内の１つの上に且つそれから絶縁されて配置され、前記浮動ゲートの内の１つの少なくとも一部と横方向に隣接し且つそれから絶縁されて配置されているポリシリコンの層と、
前記ポリシリコン層上に配置されている金属化ポリシリコンの層とを含んでいることを特徴とする、請求項１９に記載のアレイ。
【請求項３４】
前記浮動ゲートは、それぞれ、
ドープ処理されたポリシリコン層と、
前記ドープ処理されたポリシリコン層に沿って配置されているドープ処理されていないポリシリコンのブロックとを含んでいることを特徴とする、請求項１９に記載のアレイ。
【請求項３５】
前記浮動ゲートは、それぞれ、
前記制御ゲートの内の１つから傾斜して離れる上面を含んでおり、両者の間の容量結合を低減していることを特徴とする、請求項３４に記載のアレイ。
【請求項３６】
前記各浮動ゲートにおいて、
前記浮動ゲートの傾斜している上面は、前記ドープ処理されたポリシリコン層と、前記ドープ処理されたポリシリコン層よりゆっくりとエッチングされ酸化される前記ドープ処理されていないポリシリコンのブロックとを、エッチングし酸化させることによって形成されることを特徴とする、請求項３５に記載のアレイ。
【請求項３７】
それぞれが、前記活性及び分離領域に亘って、前記第１の方向と垂直な方向に伸張しており、それぞれが、前記各活性領域からの前記制御ゲートの内の１つと電気的に接続している、導電性材料から成る複数の制御線を更に備えていることを特徴とする、請求項１９に記載のアレイ。
【請求項３８】
それぞれが、前記活性及び分離領域に亘って、前記第１の方向と垂直な方向に伸張しており、それぞれが、前記各活性領域からの前記導電性ブロックの内の１つと電気的に接続している、導電性材料から成る複数のソース線を更に備えていることを特徴とする、請求項３１に記載のアレイ。
【請求項３９】
それぞれが、前記活性領域の内の１つに沿って伸張し、１つの活性領域内の前記第２領域の全てを電気的に一体に接続している、導電性材料から成る複数のドレイン線を更に備えていることを特徴とする、請求項１９に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮動ゲート式メモリセルの半導体メモリアレイを形成する自己整列法に関する。本発明は、上記型式の浮動ゲート式メモリセルの半導体メモリアレイにも関する。
【背景技術】
【０００２】
浮動ゲートを用いてそこにある電荷を記憶する不揮発性半導体メモリセルと、半導体基板内に形成されているそのような不揮発性メモリセルのメモリアレイは、当該技術では周知である。一般的に、そのような浮動ゲート式メモリセルは、分割ゲート型又は積層ゲート型であった。
【０００３】
半導体浮動ゲート式メモリセルアレイの生産性が直面している問題の１つは、ソース、ドレイン、制御ゲート及び浮動ゲートのような様々な構成要素の整列であった。半導体処理の統合に関する設計規則が少なくなるにつれて、最小のリソグラフィ造形も縮小し、正確な整列の必要性が更に重要になる。様々な部品の整列が、半導体製品の生産歩留まりを決定することにもなる。
【０００４】
自己整列は、当該技術では周知である。自己整列とは、１つ又は複数の材料に関わる１つ又は複数の段階を処理する動作において、その段階の処理の際に各造形が互いに対して自動的に整列することである。従って、本発明は、自己整列技術を使って、浮動ゲート式メモリセル型の半導体メモリアレイの製造を実現する。
【０００５】
１つのウェーハ上のメモリセル数を最大化するために、メモリセルアレイの寸法を縮小することが常に求められている。メモリセルを対で形成し、１つのソース領域を両対で共有し、共通のドレイン領域を隣接するセルの対で分け合うことによってメモリセルアレイの寸法を低減できることは周知である。しかしながら、一般的に、ドレイン領域へのビット線接続のためにアレイの相当広い面積が取られている。ビット線の面積は、メモリセルの対と対の間の接点開口部や、リソグラフィ生成、接点整列及び接点完全性に依るところが大きいワード線間隔との接点に占められることが多い。更に、相当な空間がワード線トランジスタに取られ、その大きさはリソグラフィ生成と接合基準によって設定される。
【０００６】
一般的に、浮動ゲートは、ファウラー・ノルドハイムトンネル効果を強化するために制御ゲートに面する鋭いエッジを備えて形成され、これを使って消去オペレーションの間に電子を浮動ゲートから外に移動させるようになっている。鋭いエッジは、通常、浮動ゲートポリの上表面を不均一なやり方で酸化するか又は部分的にエッチングすることによって形成される。酸化処理を強化するために、浮動ゲートポリは、通常軽くドープ処理され、粒子が大きくなるのが回避される。しかしながら、浮動ゲートの寸法が小さくなるにつれ、ポリシリコンの粒子の寸法（酸化処理の加熱サイクルによって大きくなる）が、浮動ゲートの全体寸法と比べ相当するものになる。浮動ゲートの寸法に比較して粒子の寸法が大きくなると、鋭いエッジが不均一に形成され、それにより浮動ゲートの作動と機能が低下する。
【０００７】
メモリセルアレイのプログラミング効率を改良する必要もある。図１は、周知の分割ゲート式不揮発性メモリセルの設計を示しており、前記メモリセルは、絶縁材料３によって互いに絶縁され、基板４上に形成されている浮動ゲート１と制御ゲート２とを含んでいる。ソース領域５とドレイン領域６は基板４内に形成されており、両者の間にチャネル領域が設けられている。従来のプログラミング方式では、チャネル領域内の電子は、ドレイン６からソース５へ、浮動ゲート１と平行な経路内を流れ、比較的少数の高温の電子が浮動ゲート１上に注入される。見積もりプログラム効率（電子の総数に対して注入される電子数）は、約１／１０００で見積もられる。
【０００８】
メモリセルアレイの消去効率及び信頼性を高めることも必要である。図１に示すメモリセルを消去する際には、制御ゲート２の電位が、ファウラー・ノルドハイムトンネル効果によって浮動ゲート１の電子が浮動ゲート１の鋭い先端７から絶縁材料３を通り制御ゲート２へとトンネルするまで高められる。しかしながら、浮動ゲートの先端７と隣接する制御ゲート表面９との間の電界線８は非対称であり、浮動ゲート先端７付近の電界線の密度は、制御ゲート表面９付近と比べてかなり高い。絶縁材料３内の電界線密度が最大となる箇所では、過剰な電界による欠陥及び酸化劣化が起こり易い。このように、浮動ゲート先端７付近の非対称な電界線密度は、メモリセルを消去するのに使用できる最大電圧を制限し、メモリセルサイズのスケーラビリティを制限する。
【０００９】
優れたプログラミング及び消去効率とメモリセルの信頼性を提供しながらも、セルサイズがかなり小さくなった、不揮発性の浮動ゲート式メモリセルアレイが求められている。
【００１０】
【特許文献１】米国特許第５，５７２，０５４号
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明は、小型化し、新規構造を持ったメモリセルを形成する自己整列法と、それによって形成されるメモリセルアレイとを提供することによって、上記問題を解決する。
【００１２】
本発明は、第１導電型式と１つの表面とを有する半導体材料の基板と、前記基板の表面内に形成されているトレンチと、前記基板内に形成されたチャネル領域で離間された、前記基板内に形成されている第２導電型式を有する第１及び第２領域であって、前記第１領域は前記トレンチの下に形成されており、前記チャネル領域は、実質的に前記トレンチの側壁に沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるよう構成されている第１及び第２領域と、下側部分と上側部分とを有する導電性浮動ゲートであって、前記下側部分は前記チャネル領域の第１部分と隣接し且つそれから絶縁されて前記トレンチ内に配置されており、前記上側部分は前記基板表面の上方を伸張し、実質的に前記基板表面と平行な方向に伸張する側方突出部を含んでいるよう構成されている導電性浮動ゲートと、前記チャネル領域の第２部分上に配置され且つそれから絶縁されており、前記浮動ゲートの側方突出部と横方向に隣接して配置され且つそれから絶縁されている導電性制御ゲートと、を含む、電気的にプログラム可能で且つ消去可能なメモリデバイスである。
【００１３】
本発明の別の態様では、電気的にプログラム可能で且つ消去可能なメモリデバイスのアレイは、第１導電型式と１つの表面とを有する半導体材料の基板と、前記基板上に、実質的に互いに平行に第１方向に伸張している離間された分離領域であって、隣接する分離領域の各対の間に活性領域が設けられている分離領域と、それぞれ複数のメモリセルを含んでいる活性領域と、を含んでいる。各メモリセルは、前記基板の表面内に形成されているトレンチと、前記基板内に形成されたチャネル領域で離間された、前記基板内に形成されている第２導電型式を有する第１及び第２領域であって、前記第１領域は前記トレンチの下に形成されており、前記チャネル領域は、実質的に前記トレンチの側壁に沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるよう構成されている第１及び第２領域と、下側部分と上側部分とを有する導電性浮動ゲートであって、前記下側部分は前記チャネル領域の第１部分と隣接し且つそれから絶縁されて前記トレンチ内に配置されており、前記上側部分は前記基板表面の上方を伸張し、実質的に前記基板表面と平行な方向に伸張する側方突出部を含んでいるよう構成されている導電性浮動ゲートと、前記チャネル領域の第２部分上に配置され且つそれから絶縁されており、前記浮動ゲートの側方突出部と横方向に隣接して配置され且つそれから絶縁されている導電性制御ゲートと、を含んでいる。
【００１４】
本発明のこの他の目的及び特徴は、本明細書、特許請求の範囲及び添付図面を見れば明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
本発明の方法を、図２Ａから図２Ｆ及び図３Ａから３Ｎ（本発明のメモリセルアレイを作る際の処理段階を示す）に示している。本方法は、Ｐ型であるのが望ましく当該技術では周知の半導体基板１０で始まる。以下に説明する層の厚さは、設計規則と処理技術の世代によって変わる。本明細書では、０．１０ミクロンの処理に関して記載している。しかしながら、本発明が、何れの特定の処理技術世代にも、以後説明する何れの処理パラメーターの何れの特定の値にも限定されないことを、当業者には理解頂けよう。
【００１６】
分離領域の形成
図２Ａから図２Ｆは、基板上に分離領域を形成する周知のＳＴＩ法を示している。図２Ａには、半導体基板１０（又は半導体ウェル）の上面図を示しており、Ｐ型であるのが望ましく当該技術では周知である。材料の第１及び第２層１２及び１４が、基板上に形成される（例えば、成長又は堆積させる）。例えば、第１層１２は、二酸化珪素（以後「酸化物」）で、基板１０上に、酸化又は酸化堆積（例えば、化学蒸着即ちＣＶＤ）の様な周知の技法によって（約８５Åの厚さに）形成される。第２層１４は、例えば窒化珪素（以後「窒化物」）で、酸化物層１２上に、望ましくはＣＶＤによって（例えば、約１４００Åの厚さに）形成される。図２Ｂは、出来上がった構造物の断面を示している。
【００１７】
第１及び第２層１２及び１４が形成されると、適したフォトレジスト材料１６を窒化物層１４上に塗布し、マスキング段階を実行して、図２Ｃに示すように、Ｙ即ち列方向に伸張する所定の領域（帯１８）からフォトレジスト材料を選択的に取り除く。フォトレジスト材料１６を取り除いた所では、標準的なエッチング技法（即ち、異方性の窒化物及び酸化物エッチング処理）を使って、露出している窒化物層１４と酸化物層１２を帯１８状にエッチングし、構造物内にトレンチ２０を形成する。隣接する帯１８の間の距離Ｗは、使用される処理の最小のリソグラフィ造形と同じに小さくすることができる。その後、シリコンエッチング処理を用いて、図２Ｄに示すように、トレンチ２０をシリコン基板１０内へ下方に（例えば、約０．３μｍの深さまで）伸張させる。フォトレジスト１６が除去されていない所では、窒化物層１４と酸化物層１２とが残る。図２Ｄに示す出来上がった構造物には、活性領域２２と分離領域２４が交互に配置されている。
【００１８】
構造物を更に処理して、残っているフォトレジスト１６を除去する。次に、厚い酸化物層を堆積させ、次いで化学機械研磨即ちＣＭＰエッチングを（窒化物層１４をエッチングのストッパとして使って）施してトレンチ２０内の酸化物ブロックを除いて酸化物層を除去することによって、図２Ｅに示すように、二酸化珪素のような分離材料をトレンチ２０内に形成する。次に、窒化物／酸化物エッチング処理を利用して、残っている窒化物と酸化物の層１４及び１２を除去すると、図２Ｆに示すように、分離領域２４に沿って伸張するＳＴＩ酸化物ブロック２６が残る。
【００１９】
上記ＳＴＩ分離法は、分離領域２４を形成する好適な方法である。しかしながら、周知のＬＯＣＯＳ分離法（例えば、リセスＬＯＣＯＳ、ポリ緩衝ＬＯＣＯＳ等）を代わりに用いてもよく、その場合、トレンチ２０を基板内に伸張させず、帯領域１８（例えば酸化処理を使って）内の基板表面上に分離材料が形成されることになる。
【００２０】
図２Ａから図２Ｆは、基板のメモリセルアレイ領域を示しており、メモリセルの列が、分離領域２４によって分離されている活性領域２２内に形成される。基板１０は、メモリセルアレイ領域内に形成されるメモリセルを作動させるのに用いられる制御回路が形成される少なくとも１つの周辺領域を更に含んでいてもよいことに注目頂きたい。上記の同じＳＴＩ又はＬＯＣＯＳ処理の間に、周辺領域内に分離ブロック２６も形成されるのが望ましい。
【００２１】
メモリセル形成
図２Ｆに示す構造物は、更に次のように処理される。図３Ａから図３Ｖは、活性領域２２内の構造物の断面を、図２Ｆとは直交する方向から（図２Ｃ及び２Ｆに示す線３Ａ−３Ａに沿って）見たもので、本発明の処理の次の段階が両方の領域内で同時に実行される場合として示している。
【００２２】
図３Ａに示すように、一対の犠牲材料層２８及び３０を、基板１０上に形成する。層２８は、例えばＬＰＣＶＤ（低圧化学蒸着）によって厚さＴ1（例えば６０から８０Å）に形成することができる窒化物であるのが望ましい。層３０は、例えばＴＥＯＳ（テトラ−エチル−オルト−シリケート）、ＢＰＧ（ホウ素シリケートガラス）又はＢＰＳＧ（リンホウ素シリケートガラス）によって厚さＴ2（例えば５０から１００Å）に形成することができる酸化物であるのが望ましい。基板１０の活性領域部分は、メモリデバイスのセルアレイ部分を周辺領域に比べ良好に独立して制御するために、層２８が形成された後（できれば層３０も形成された後）でドープ処理することもできる。そのようなドープ処理はしばしばＶtインプラント又はセルウェルインプラントと呼ばれ、当該技術では周知である。このインプラントの間、周辺領域は、構造全体に堆積され基板のメモリセルアレイ領域だけから取り除かれるフォトレジスト層によって保護されている。この随意のＶtインプラントの後、ハードマスク材料の厚い層３２（例えば厚さ２０００から３１００Åの窒化物）を酸化物層３０の上に形成する。出来上がった活性領域の構造物を図３Ａに示している。
【００２３】
フォトレジスト（マスキング）材料を窒化物層３２上に塗布し、次にマスキング段階を実行して、選択された（分離領域２４と直角の）平行な帯状領域からフォトレジスト材料を取り除くことによって、窒化物層３２内に複数の平行な第２トレンチ３４を形成する。異方性窒化物エッチングを使用して帯状領域内の窒化物層３２の露出部分を除去し、第２トレンチ３４を下方に伸ばし、酸化物層３０を露出させる。次に、異方性酸化物及び窒化物エッチングを実行して、第２トレンチ３４底部の酸化物層３０及び窒化物層２８の露出部分を除去し、基板１０の部分を露出させる。次に、シリコン異方性エッチング処理を用いて、第２トレンチ３４を基板１０内へと下方に伸張する（例えば、約１造形サイズ深度、例を挙げると０．１５ｕｍ技術によって約０．１５ｕｍ深度、の深さまで下方に）。図３Ｂは、フォトレジストを取り除いた後にできた構造物を示している。
【００２４】
次に熱酸化処理を用いて、基板１０の第２トレンチ３４内の露出部分に沿って（例えば、厚さ２００−６００Åの）犠牲酸化物層３６を形成する。窒化物層２８は、基板の上面近くの基板側壁上の酸化処理の影響を低減するので、この酸化処理は、基板のエッジ３８（第２トレンチの基板側壁が、９０度以下の鋭角で基板の上面と交わる所）を鋭くする。出来上がった構造物を図３Ｃに示している。
【００２５】
湿式酸化物エッチングの様な選択性の異方性酸化物エッチングを実行して、酸化物層３６と同時に、第２トレンチ３４内に露出している基板材料からエッチング傷と汚染物を除去する。この酸化物エッチングは、酸化物層３０の露出している端部（第２トレンチ３４と出会う所）も除去して、図３Ｄに示すように第２トレンチ３４から横方向に伸張する空洞４０を形成する。空洞４０の形成は自己制限処理であり、酸化物エッチングは、酸化物層３０内へと横方向に（酸化物層３０の厚さによって決まる）一定の距離だけ伸張して酸化物の除去を止める。従って、酸化物層３０内の空洞４０の大きさと深さは、酸化物層３０の厚さＴ2によって指定できる（即ち、厚さＴ2が厚くなるほど、空洞４０の大きさと深さも大きくなる）。従って、空洞４０の大きさと深さは、酸化物層３０の必要な厚さＴ2を選択することによって、正確に繰り返し可能に制御することができる。
【００２６】
第２熱酸化処理を用いて、基板１０内の第２トレンチ３４の露出している側壁及び底壁に沿って、別の（例えば、厚さ６０−８０Åの）酸化物層４２を形成する。この後続の酸化処理は、鋭い基板エッジ３８の鋭さとサイズを更に強化するが、ここは第２トレンチ基板側壁が基板の上面と９０度をかなり下回る角度（例えば７５−８５度）で交わるのが望ましい所である。このとき、窒化物層３２により保護されていない基板部分は第２トレンチ３４内の基板部分だけなので、別のＶtインプラント又はセルウェルインプラントを実行してもよい。出来上がった構造物を図３Ｅに示している。なお、必要であれば、追加して酸化物エッチング及び酸化処理を実行することによって、鋭い基板エッジ３８の鋭さを更に強化することができる。
【００２７】
次に、ドープ処理されたポリシリコン（以後「ポリ」）の層４４を基板上に（例えば、ヒ素又はリンの現場ドープ処理、厚さ２００から５００Å）形成するが、これは、図３Ｆに示すように、第２トレンチ３４の壁面及び底面を内張し、空洞４０を満たす。次に、ドープ処理されていないポリシリコンの厚い層を構造物上に堆積させ、次いで平坦化ポリエッチング（例えばエッチングのストッパとして窒化物層３２を用いるＣＭＰ）を施し、第２トレンチ３４をポリブロック４６で満たす。出来上がった構造物を図３Ｇに示している。
【００２８】
次に、基板上でポリエッチング処理を実行して、各第２トレンチ３４内のポリ層４４とポリブロック４６の上部を窪ませる。このポリエッチングは、ポリブロック４６を、窒化物層３２の上面よりは下で、望ましくは酸化物層３０の上面より少なくとも３００Å上の高さにまで減じる時間調整エッチング処理であるのが望ましい。ドープ処理されたポリシリコンは、ドープ処理されていないポリシリコンより速くエッチングされるので、ポリ層４４の上面４４ａは、図３Ｈに示すように、ポリブロック４６の上面４６ａより低くなるようにエッチングされる（例えば、上面４４ａは、上面４６ａから離れるにつれて下方向に傾斜する）。上面４４ａの傾斜は、ポリ層４４及びポリブロック４６上に酸化物層４８を形成する熱酸化処理によって増す。ドープ処理されたポリシリコンはドープ処理されていないポリシリコンよりも速く酸化するので、上面４４ａの傾斜は増すことになる。出来上がった構造物を図３Ｉに示している。
【００２９】
次に、第２トレンチ３４内の窒化物層３２に沿ってスペーサ５０を形成する。スペーサの形成は当該技術では周知のことであり、構造物の外郭を覆って材料を堆積し、次いで異方性エッチング処理を施して構造物の水平方向の表面から材料を除去し、構造物の垂直方向表面上には材料を大部分そのまま残す処理である。本実施形態では、構造物全体を覆って材料（例えば酸化物）の層を堆積させ、次いで周知の反応性イオンエッチング（ＲＩＥ）の様な異方性酸化物エッチング処理を施して、堆積されている酸化物層を、スペーサー５０を除いて除去することによって、スペーサー５０を形成する。酸化物エッチングは、酸化物層４８の中央部分も除去し、各第２トレンチ３４内のポリブロック４６の中央部分を露出させる。次に、異方性ポリエッチングを実行して、酸化物スペーサ５０によって保護されていないポリブロック４６とポリ層４４の露出している中央部分を除去すると、各第２トレンチ３４内には、一対の相対するポリブロック４６ｂと、酸化物層４２の露出した中央部分が残る。出来上がった構造物を図３Ｊに示している。
【００３０】
次に、絶縁体堆積と異方性エッチバック処理を用いて、ポリブロック４６ｂの露出した側面とポリ層４４の露出した端部に沿って（例えば、厚さ１５０Åの）絶縁層５２を形成する。絶縁層５２は、適切な絶縁材料（例えばＯＮＯ−−酸化物／窒化物／酸化物、又は他の誘電材）で形成してもよい。絶縁材料は酸化物なので、酸化物堆積／エッチング処理で、各第２トレンチ３４の底部の酸化物層４２の露出した部が部分的又は完全に除去されるようにするのが望ましい。次に、構造物の表面に亘って、適したイオン注入（及び、恐らくアニーリング）を行って、第２トレンチ３４底部の露出した基板部分に第１（ソース）領域５４を形成する。ソース領域５４は、第２トレンチ３４へ自己整列し、基板又は基板ウェルの第１導電型式（例えばＰ型）とは異なる第２導電型式（例えばＮ型）を有する。イオンは、窒化物層３２に対してそれほど影響を与えない。必要な場合は、異方性酸化物エッチングを実行して、第２トレンチ３４の底面上の露出している酸化物を取り除き、基板１０を確実に露出させる。ポリ堆積段階（現場ドープ処理が望ましい）と、次いで（窒化物層３２をエッチングのストッパとして使い）ポリＣＭＰエッチングを使用して、第２トレンチ３４をポリブロック５６で満たす。出来上がった構造物を図３Ｋに示している。
【００３１】
続いて窒化物及び酸化物エッチングを施し、窒化物層３２／２８及び酸化物層３０を除去する。次に、熱酸化、酸化物堆積又はその両方によって、トンネル酸化物層５８を、ポリ層４４の露出した側面部分と基板１０の露出した部分の上に形成する。この酸化物形成段階は、ポリブロック５６の露出した上面上にも酸化物層６０を（例えば４００Åを上回る厚さに）形成する。ポリ堆積段階を用いて、構造物を覆ってポリ層６２を（例えば約厚さ５００Åに、望ましくは現場ドープ処理で）形成し、次いで別の堆積段階を施して、ポリ層６２を覆って金属化ポリシリコンの層６４を形成する。次に、構造物を覆ってフォトレジストを堆積させ、フォトレジストの層６６を（例えば厚さ８００−１２００Åに）、その上面が望ましくは酸化物層６０より高くならないように露出し、ポリ層６２／６４の上面部分が上方向にポリブロック５６を越えて伸張し露出するようにエッチバックする。次にポリエッチング処理を用いて、ポリブロック５６上に配置されているポリ層６２／６４の露出した部分を除去し、酸化物スペーサ５０に隣接しているこれらポリ層の部分を、ポリブロック５６の上面より下で、望ましくは酸化物層５８の最上部より上になるように窪ませる。出来上がった構造物を図３Ｌに示している。
【００３２】
フォトレジスト６６を除去した後、構造物を覆って窒化物の層を（例えば厚さ１３００から１５００Å）に堆積させ、次いで異方性窒化物エッチングを施し、窒化物スペーサ６８を（例えば１３００Åまでの幅で）残すことによって、窒化物スペーサ６８を酸化物スペーサ５０に相対して（そしてポリ層６２／６４の部分を覆って）形成する。次に異方性ポリエッチングを用いて、ポリ層６２／６４の露出部分（即ち、窒化物スペーサ６４によって保護されていない部分）を除去する。次に、窒化物の層を（例えばＣＶＤによって厚さ２００−３００Åに）堆積させ、次いで異方性窒化物エッチングを施すことにより、窒化物スペーサ６８とポリ層６２／６４の露出する端部に相対して絶縁体（例えば窒化物）スペーサ７０を形成する。適したイオン注入（及びアニーリング）を用いて、露出している基板内に窒化物スペーサ７０に隣接して第２（ドレイン）領域７２を形成する。随意であるが、金属被覆段階（図示せず）を使い、構造物を覆ってタングステン、コバルト、チタン、ニッケル、プラチナ又はモリブデンのような金属を堆積させ、構造物をアニーリングして、基板１０の表面のように珪化物化反応が起こるようにすることによって、ドレイン領域７２上に導電性金属化シリコン（珪化物）を形成することもできる。次に、構造物全体を覆ってＩＬＤ（層間誘電体）のような絶縁材料７４を形成し、次いでリフロー及び平坦化エッチング処理（例えば、エッチングのストッパとして窒化物スペーサ６８を使うＣＭＰエッチング）を施す。次に酸化物エッチングを用いて、ポリブロック５６上の酸化物層６０を除去する。次にポリエッチングを使って（酸化物スペーサ５０の間の）ポリブロック５６の露出した上側部分を除去し、タングステン／チタン−窒化物７６を（例えばＣＶＤによって）構造物を覆って堆積させ、エッチバック（酸化物スペーサ５０の最上部より下に窪ませるのが望ましい）してこれと置き換える。出来上がった構造物を図３Ｍに示している。
【００３３】
次に、構造物を覆って別の絶縁材料（例えばＩＬＤ）の層７８を形成する。次に、デュアルダマシン金属化方式を利用するのが望ましいが、これには、ドレイン領域７２上のエリアだけを露出したまま残す第１接点マスクを施し、次いでＩＬＤエッチング処理を施して、絶縁層７８／７４を貫通する接点開口を形成し、ドレイン領域７２を露出させることが含まれる。次に、接点開口を、金属堆積により導体金属（タングステン、モリブデンなど）で充填し、次いでエッチバック処理を行って、ドレイン領域７２と電気的に接続されている金属接点８０と、各活性領域２２で全ての接点８０と接続している金属接点線８２とを形成する。最終的な活性領域メモリセル構造物を図３Ｎに示している。
【００３４】
図３Ｎに示すように、本発明の処理によって、ポリブロック５６の各側にメモリセルが形成された、鏡像関係になる一対のメモリセルが形成される。各メモリセルでは、第１及び第２領域５４／７２が、それぞれ、ソースとドレイン領域を形成している（当業者には周知のように、作動中にソースとドレインを切り換えることができる）。各メモリセル毎にチャネル領域８４が、ソースとドレイン５４／７２の間の基板の表面部分に形成されている。各チャネル領域８４は、互いに略直角に接合されている２つの部分を含んでおり、第１（垂直）部分８４ａは充填済みの第２トレンチ３４の垂直壁に沿って伸張し、第２（水平）部分８４ｂは充填済みの第２トレンチ３４の側壁とドレイン領域７２の間を伸張している。ソース領域５４が第２トレンチ３４の下の基板を完全には占有していない範囲で、チャネル領域は、チャネル領域の垂直部分８４ａからソース領域５４へ伸張する第３部分８４ｃを含んでいる。各対のメモリセルは、充填済みの第２トレンチ３４の下に配置され、ポリブロック５６と電気的に接触している共通のソース領域５４を共有している。同様に、各ドレイン領域７２は、互いに別の鏡像関係を成すメモリセルに属する隣接するメモリセルの間で共有されている。
【００３５】
各メモリセルにおいて、ポリ層４４とポリブロック４６ｂは浮動ゲートを構成し、チャネル領域部分８４ａ／８４ｃに隣接し、同部分から酸化物層４２により絶縁されて配置されており、且つ（ソース）ポリブロック５６に隣接し、同ブロックから酸化物層５２により絶縁されて配置されている。ポリ層６２／６４は各メモリセル毎に制御ゲートを構成し、チャネル領域部分８４ｂ上に、浮動ゲート４４／４６ｂに隣接し、それから酸化物層５８により絶縁されて配置されている。
【００３６】
各浮動ゲート４４／４６ｂは、基板の表面まで（且つ基板１０の鋭くなっているエッジ３８と向かい合い）上向に伸張する下側部分と、基板表面の上方に伸張する上側部分とを含んでいる。各浮動ゲートの上側部分は、基板表面と平行で且つメモリセルをプログラムするのに用いられるチャネル部分８４ｂと平行な方向に横方向に伸張する（犠牲酸化物層３０内の空洞４０を充填することによって形成された）側方突出部４４ｂを含んでいる。各メモリセルにおいて、側方突出部４４ｂの先端４４ｃは、基板エッジ３８が向いている方向と反対方向に向いている。制御ゲート６２／６４は、浮動ゲート側方突出部４４ｂの回りに形成され、同部から均一に絶縁されている側方空洞６２ａを含んでいる。酸化物層５８は、制御ゲートの側方空洞６２ａを浮動ゲートの側方突出部４４ｂから絶縁し、両者の間にファウラー・ノルドハイムトンネル効果用の経路を提供している。ポリブロック５６は、それぞれ、２つの浮動ゲート４４／４６ｂに沿って伸張し、同ゲートから（酸化物層５２により）絶縁され、両者の間の電圧（容量）結合を高めている。
【００３７】
図４は、出来上がった構造物の上面図である。接点８０と接点線８２とが、各活性領域２２内の１つで全ドレイン領域７２を電気的に一つに接続する導体ドレイン（ビット）線を形成している。制御ゲート６２／６４は、活性及び分離領域２２／２４の両方に亘ってそれぞれ伸張しメモリセルの１つの行内の全制御ゲートを電気的に一つに接続する、導電性制御ゲートのワード線として連続して形成されている。上記プロセスは、分離領域２４に亘って伸張するソース領域５４を生成してはいない（これは、イオン注入前に第２トレンチ３４の分離領域部分からＳＴＩ絶縁材料を除去することによって容易に生成できる）。しかしながら、（ソース領域５４と電気的に接触している）ポリブロック５６は、活性領域に隣接する分離領域に亘って連続して形成され、導電性ソース線を形成し、各導電性ソース線は、対を形成するメモリセルの１つの行内の全ソース領域５４を電気的に一つに接続している。
【００３８】
メモリセルの作動
メモリセルの作動について説明する。このようなメモリセルの作動及び作動理論については、米国特許第５，５７２，０５４号に記載されており、同開示を、浮動ゲートと制御ゲートを有する不揮発性メモリセルの作動及び作動理論と、浮動ゲートから制御ゲートへのトンネルと、それによって形成されるメモリセルのアレイについて、参考文献としてここに援用する。
【００３９】
何れかの所与の活性領域２２内で、選択されたメモリセルを最初に消去するには、そのソース５４とドレイン７２の両方に接地電位が掛けられる。「ソース」及び「ドレイン」という用語は、ＭＯＳ作動では入れ替えることもできる。以下の作動では、電気的作動とは関係なく、「ソース」は具体的に領域５４を指し、「ドレイン」は領域７２を指す。制御ゲート６２／６４に高い正圧（例えば＋８ボルト）が掛けられる。浮動ゲート４４／４６ｂ上の電子は、ファウラー・ノルドハイムトンネル機構によって、主に浮動ゲート側方突出部４４ｂから、酸化物層５８を通り、制御ゲート６２／６４の空洞部分６２ａ上へトンネルするよう誘導されるので、浮動ゲート４４／４６ｂは正に帯電した状態になる。トンネル効果は、突出部４４ｂの先端４４ｃの鋭さ（及び、従って空洞６２ａの形状の対応する鋭さ）で強化される。酸化物層５８を横切る電界線の密度は、酸化物層５８の厚さが均一で、側方突出部／空洞４４ｂ／６２ａの形状が整合しているので、先行技術より均一となる。なお、制御ゲート６２／６４は、それぞれ連続するワード線として活性及び分離領域に亘って伸張しているので、各活性領域内の１つのメモリセルは、同時に「消去される」ことに注目されたい。
【００４０】
選択されたメモリセルをプログラムしようとする場合、ドレイン領域７２に少さい電圧（例えば０．５から１．０ボルト）が掛けられる。その制御ゲート６２／６４には、ＭＯＳ構造物の閾値電圧付近の正の電圧レベル（約＋１．４ボルト程度）が掛けられる。そのソース領域５４には、正の高電圧（例えば５又は６ボルト程度）が掛けられる。ドレイン領域７２によって生成される電子は、そこからチャネル領域８４の空乏度の高い水平部８４ｂを通って、ソース領域５４に向かって流れる。電子は、チャネル領域８４の垂直部分８４ａに達すると、（浮動ゲートは、正に帯電したソース領域５４及びポリブロック５６に強く容量（電圧）結合されているので）浮動ゲート４４／４６ｂが高電位であることがわかる。電子は加速され、高温になり、その大部分は、絶縁層４２内に注入され、前記層を通過して浮動ゲート４４／４６ｂ上に到る。プログラミング効率は、基板の鋭いエッジ３８により形成されるインジェクタ先端によって高められ、それにより焦点が絞られ電子が浮動ゲート４４／４６ｂに向かって効率的に注入されるので、メモリセルをプログラムするのに必要な時間とソース電圧が低減し、同時に誘電体４２の体積内の平均電界電圧を低下させることによって誘電体の保全寿命が改良される。選択されたメモリセルを含んでいないメモリセルの行／列では、ソース／ドレイン領域５４／７２及び制御ゲート６２／６４に低電位又は接地電位が掛けられる。従って、選択された行及び列内のメモリセルだけがプログラムされる。
【００４１】
浮動ゲート４４／４６ｂ上への電子の注入は、浮動ゲート上の電荷の減少が、高温の電子を生成するために垂直なチャネル領域部分８４ａに沿う高い表面電位を維持することができなくなるまで続く。この時点で、浮動ゲート４４／４６ｂ内の電子即ち負の電荷は、ドレイン領域７２から浮動ゲート上への電子の流れを減少させことになる。
【００４２】
最後に、選択されたメモリセルを読み取るために、そのソース領域５４に接地電位が掛けられる。そのドレイン領域７２には読み取り電圧（例えば１ボルトまで）が掛けられ、その制御ゲート６２／６４には（デバイスの電力供給電圧次第で）約１．５から３．３ボルトが掛けられる。浮動ゲート４４／４６ｂが正に帯電している（即ち、浮動ゲートが電子を放出している）場合、（浮動ゲート４４／４６ｂに直接隣接する）チャネル領域部分８４ａ／８４ｃがオンになる。制御ゲート６２／６４が読み取り電位まで上昇すると、（制御ゲート６２／６４に直接隣接する）水平方向チャネル領域部分８４ｂもオンになる。従って、全チャネル領域８４がオンになって、電子がソース領域５４からドレイン領域７２へ流れることになる。この感知される電流は「１」状態である。
【００４３】
一方、浮動ゲート４４／４６ｂが負に帯電した場合、チャネル領域部分８４ａ／８４ｃは、弱くオンになるか、又は完全に遮断されるかの何れかである。従って、制御ゲート６２／６４及びドレイン領域７２が読み取り電位まで上昇しても、電流は、チャネル領域部分８４ａ／８４ｃを通って殆ど又は全く流れない。この場合、電流は、「１」状態の場合と比べて非常に小さいか、又は全く無いかの何れかである。このように、メモリセルは、「０」状態でプログラムされていると感知される。選択されていない列及び行のソース／ドレイン領域５４／７２及び制御ゲート６２／６４には、接地電位が掛けられるので、選択されたメモリセルだけが読み取られる。
【００４４】
メモリセルアレイは、従来型の、行アドレスデコード回路、列アドレスデコード回路、感知増幅器回路、出力バッファ回路、及び入力バッファ回路を有する周辺回路を含んでおり、何れも当該技術では周知である。
【００４５】
本発明は、小型で優れたプログラム及び消去効率を有するメモリセルアレイを提供している。ソース領域５４が基板１０の内部に埋め込まれており、第２トレンチ３４に対して自己整列し、リソグラフィ生成、接点整列及び接点の完全性に関わる制限によって空間を無駄にしてはいないので、メモリセルの大きさは大幅に低減されている。各浮動ゲート４４／４６ｂは、プログラム作動中にトンネル電子を受け入れ、読み取り作動中にチャネル領域部分８４ａ／８４ｃをオンにするために、基板内に形成されている第２トレンチ３４内に配置されている下側部分を有している。更に、ソース領域５４及びドレイン領域７２を水平方向だけでなく垂直方向にも分離しているので、セルの大きさに影響を与えることなく、容易に信頼性パラメータを最適にすることができる。
【００４６】
チャネル領域８４の水平方向部８４ｂと、基板１０のインジェクタ先端（鋭いエッジ）３８を、浮動ゲート４４／４６ｂに「向ける」ことによって、プログラム効率は大幅に強化される。従来のプログラミング方式では、チャネル領域内の電子は浮動ゲートと平行な経路内を流れ、比較的少数の加熱された電子が浮動ゲート上に注入される。そのような従来のプログラミング方式で見積もられるプログラム効率（電子の総数と比較した注入される電子の数）は、約１／１０００と見積もられる。しかしながら、水平方向チャネル領域部分８４ｂとインジェクタ先端（鋭いエッジ）３８が、浮動ゲートに直接「向けられた」焦点を絞った電子経路を画定するので、本発明のプログラム効率は、プログラミング電圧が低下しても、１／１近くと見積もられる。プログラム効率は、ポリブロック５６（ソース領域５４と電気的に接続されている）を介する、各浮動ゲート４４／４６ｂと対応するソース領域５４との間の容量結合によっても強化される。同時に、浮動ゲート４４／４６ｂと制御ゲート６２／６４の間には（消去動作を妨げる）比較的低い容量結合がある。
【００４７】
消去効率は、浮動ゲート４４／４６ｂと制御ゲート６２／６４との間に、そしてトンネル酸化物層５８を横切って掛けられる電界が均一なほど、高くなる。この均一な電界は、浮動ゲートの側方突出部４４ｂが制御ゲートの側方空洞６２ａ内へと伸張し、且つ同空洞と同じ形状を有していることから生まれる。側方空洞６２ａから側方突出部４４ｂを絶縁する酸化物層５８は、均一な厚さを有している。従って、突出部／空洞４４ｂ／６２ａがもっと丸い形状、或いはもっと尖った鋭いエッジと凹形であろうと、両者の形状は互いに整合しており、消去動作の間にファウラー・ノルドハイムトンネル効果を生じさせることのできる均一な厚さの絶縁層で分離されている。このメモリセル設計によって、性能と信頼性を悪化させることなく、造形とセルサイズを容易に小型化することができる。
【００４８】
本発明のメモリセル設計の重要な特徴は、浮動ゲートとソース領域の間の容量結合を最大にしながら、浮動ゲートと制御ゲートの間の容量結合を最小にし、繰り返し可能なことである。浮動ゲート４４／４６ｂは第２トレンチ３４の底部でソース領域５４の上に伸張しており、且つ（ソース領域５４と電気的に接続されている）ポリブロック５６は浮動ゲート４４／４６ｂの全長に沿って伸張しているので、浮動ゲート／ソース領域の容量結合は最大になる。
【００４９】
対照的に、浮動ゲートの側方突出部４４ｂと、側方突出部４４ｂと基板表面の間の浮動ゲートのその部分とだけは、制御ゲートに非常に近い（且つ同ゲートから酸化物層５８により絶縁されている）。従って、側方突出部４４ｂの大きさと、その基板表面上方の高さ（即ち、基板の鋭いエッジ３８上方の高さ）が、浮動ゲートと制御ゲートの間の容量結合の量を決める。これら両変数はどちらも酸化物層３０と窒化物層２８の厚さによって指定することができる（図３Ａ−３Ｋ参照）ので、非常に制御し易い。具体的には、側方突出部４４ｂは、酸化物層３０内に形成される空洞４０を充填することによって形成される。図３Ｄに関して先に述べたように、空洞４０の寸法と形状は、酸化物層３０の厚さＴ2によって決まる。同様に、側方突出部４４ｂの基板表面（及び基板の鋭いエッジ３８）上の高さは、窒化物層２８の厚さＴ1によって決まる。材料堆積厚さは非常に正確に制御することができるので、浮動ゲート４４／４６ｂと制御ゲート６２／６４との間の容量結合も制御することができる。
【００５０】
図５Ａは、側方突出部４４ｂ上方に伸張する浮動ゲート４４／４６ｂの上面８６を示している。しかしながら、浮動ゲートの上面８６は制御ゲート６２／６４から傾斜して離れ同ゲートと近接してはいないので、浮動ゲートと制御ゲートの間の容量結合に大きく影響することはない。図３Ｈに関して先に述べたように、浮動ゲート上面８６は、自然な終点即ちエッチングのストッパを持たない時間調整ポリエッチングを使い、次いでこれも自然な終点を持たない熱酸化によって形成される。しかしながら、この時間調整エッチング処理で深さ制御が正確にできなくても、浮動ゲートと制御ゲートの間の容量結合は、ポリ層／ブロック４４／４６のエッチングが僅かに上下することによる影響をそれほどには受けない。図５Ｂは、ポリエッチング層／ブロック４４／４６の程度を変えることから生じる様々な形状の浮動ゲート上面８６を示している。ポリ層／ブロック４４／４６ｂがどれほど下方までエッチングされようと、浮動ゲート上面８６は制御ゲートから離れており、両者の間の容量結合に与える影響は最小となっている。
【００５１】
本発明は、上に説明しここに示している実施形態に限定されるものではなく、特許請求の範囲に述べる内容に相当する全ての変更を包括的に含むものと理解頂きたい。例えば、トレンチ２０／３４は、図に示しているような長い長方形だけでなく、基板内へと伸張する如何なる形状を有して終結することもできる。更に、上記方法では、メモリセル構成要素を形成するのに用いる導電性材料として、適切にドープ処理されたポリシリコンの使用について述べているが、当業者には明白なように、本開示の文脈及び特許請求の範囲に述べる「ポリシリコン」は、不揮発性メモリセル要素を形成するのに用いることができる適切なあらゆる導電性材料を指している。更に、二酸化珪素又は窒化珪素の代わりに、適切であればどの様な絶縁体を使用してもよい。更に、窒化珪素の代わりに、エッチング特性が、二酸化珪素（又は何れかの絶縁体）及びポリシリコン（又は何れかの導体）と異なる何れの適切な材料でも用いることもできる。更に、請求項から明白なように、全ての方法段階が、説明又は請求されている順序通りに実行される必要があるわけではなく、本発明のメモリセルの適切な形成ができればどの様な順序でもよい。更に、上記発明は、均一にドープ処理されるように示された基板内に形成されるよう示しているが、メモリセル構成要素は、基板の他の部分に比べて異なる導電型式を有するようにドープ処理される領域である基板のウェル領域内に形成できることは周知であるし、本発明においても考慮されている。最後に、絶縁性又は導電性材料の単一層を、そのような材料の複数の層として形成してもよいし、その逆も成り立つ。
【図面の簡単な説明】
【００５２】
【図１】従来型の不揮発性メモリセルの断面図である。
【図２Ａ】本発明の方法の第１段階で分離領域を形成するのに用いられている半導体基板の上面図である。
【図２Ｂ】本発明の最初の処理段階を示す、図２Ａの線２Ｂ−２Ｂに沿う構造物の断面図である。
【図２Ｃ】図２Ｂの構造物の処理における次の段階を示す構造物の上面図であり、分離領域が形成されている。
【図２Ｄ】図２Ｃの線２Ｄ−２Ｄに沿う構造物の断面図であり、構造物内に形成された分離トレンチを示している。
【図２Ｅ】図２Ｄの構造物の断面図であり、分離トレンチ内に分離材料のブロックが形成されていることを示している。
【図２Ｆ】図２Ｅの構造物の断面図であり、分離領域の最終的な構造を示している。
【図３Ａ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｂ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｃ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｄ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｅ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｆ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｇ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｈ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｉ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｊ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｋ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｌ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｍ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図３Ｎ】図２Ｆの線３Ａ−３Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。
【図４】本発明のメモリセルアレイの上面図である。
【図５Ａ】浮動ゲートの上面を示す部分断面図である。
【図５Ｂ】時間調整ポリシリコンエッチング処理で作ることのできる、浮動ゲート上部表面の様々に可能な形状を示す部分断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図３Ｍ】
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【図３Ｎ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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