(57)【要約】【課題】受光素子を一列に配置した第１、第２センサと、第１センサの受光素子全ての画素信号を出力する第１シフトレジスタと、第２センサの受光素子の偶数番目及び奇数番目の画素信号を各々出力する第２、第３シフトレジスタとからなるイメージセンサを備えた画像読取装置において、第１、第２センサが持つ無効な素子の画素データをメモリに書き込まないようにすることを目的とする。【解決手段】ＣＣＤリニアイメージセンサ２０を構成する第１〜第３シフトレジスタから出力される画素信号を、ＡＦＥ７５を介して時分割で選択しつつ取り込み、その取り込んだ画素データをデータサンプリングブロック４４で順次サンプリングしてメモリ７０に記憶する。そして、そのサンプリングタイミングを、取込信号生成回路５０にて制御することにより、メモリ７０に記憶される画素データを、各シフトレジスタから出力される有効画素の画素データに制限する。【選択図】　図１
2004056493.tif 000002
【特許請求の範囲】
【請求項１】
主走査方向に配列された複数の受光素子からなり、有効な画素信号を出力する該受光素子の範囲が規定されている第１センサと、
主走査方向に配列された複数の受光素子からなり、有効な画素信号を出力する該受光素子の範囲が規定され、前記第１センサに対して副走査方向に所定間隔離れて配置された第２センサと、
前記第１センサの各受光素子から得た画素信号を、受光素子の配列順に出力する第１出力手段と、
前記第２センサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号を、受光素子の配列順に出力する第２出力手段と、
前記第２センサを構成する受光素子の内、奇数番目に配置された受光素子から得た画素信号を、受光素子の配列順に出力する第３出力手段と、
前記各出力手段からの画素信号を、デジタル信号としての画素データに変換して出力する変換手段と、
該変換手段から出力される画素データを記憶する画素データ記憶手段と、
を備えた画像読取装置であって、
前記各出力手段が一走査当たりに出力する画素信号のうち、前記有効な画素信号を出力しはじめるまでの画素数を表す開始画素情報が各出力毎に記憶された開始画素情報記憶手段と、
前記開始画素情報に基づき、前記各出力手段の一走査当たりに記憶する画素データを制限する画素データ記憶制限手段と、
を備えたことを特徴とする画像読取装置。
【請求項２】
前記開始画素情報記憶手段には、前記開始画素情報として、前記第１出力手段が一走査当たりの出力で、前記有効な画素信号を出力しはじめる画素数の情報が記憶されており、
前記画素データ記憶制限手段は、該開始画素情報から、前記各出力手段が一走査当たりの出力で、前記有効な画素信号が出力されはじめる画素数を求め、該画素数に基づき、前記画素データ記憶手段が記憶する画素データを制限することを特徴とする請求項１記載の画像読取装置。
【請求項３】
前記各出力手段が一走査当たりに出力する前記有効な画素数を表す画素数情報が記憶された画素数情報記憶手段を備え、
前記画素データ記憶制限手段は、前記有効な画素信号の出力が終わってからの画素データを前記画素データ記憶手段が記憶しないよう、前記開始画素情報及び前記画素数情報に基づき、前記各出力手段の一走査当たりに記憶する画素データを制限することを特徴とする請求項１または請求項２記載の画像読取装置。
【請求項４】
前記画素数情報記憶手段には、前記画素数情報として、前記第１出力手段が一走査当たりに出力する有効な画素数の情報が記憶されており、
前記画素データ記憶制限手段は、該画素数情報から、前記各出力手段が一走査当たりに出力する有効な画素数を求め、該有効な画素信号の数に基づき、前記画素データ記憶手段が記憶する画素データを制限することを特徴とする請求項３記載の画像読取装置。
【請求項５】
前記画素データ記憶制限手段は、前記変換手段から前記画素データ記憶手段への画素データの出力直後で、前記画素データ記憶手段が記憶する画素データを制限することを特徴とする請求項１から請求項４記載のいずれかの画像読取装置。
【請求項６】
前記画素データ記憶手段は、画素データを記憶する記憶部と、前記変換手段から出力された画素データを該記憶部に書き込む書込手段とを備え、
前記画素データ記憶制限手段は、前記書込手段による前記記憶部への画素データの書込動作を制限することを特徴とする請求項１から請求項４記載のいずれかの画像読取装置。
【請求項７】
前記変換手段は、前記各出力手段からの画素信号の画素データへの変換を、外部から入力される変換指令に従い実行するよう構成され、
前記画素データ記憶制限手段は、前記変換手段が、前記有効な画素信号に対応する画素信号を画素データに変換するよう、前記変換手段への変換指令の入力を制御することを特徴とする請求項１から請求項６記載のいずれかの画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
一次元配列の受光素子を搭載したイメージセンサを用いて、原稿の画像を電子データとして読み取る、スキャナ、ＦＡＸ、コピー機及びこれらの複合機などの画像読取装置に関する。
【０００２】
【従来の技術】
従来、一次元配列の受光素子を搭載したイメージセンサを用いて、原稿の画像を電子データとして読み取る、スキャナ、ＦＡＸ、コピー機及びこれらの複合機などの画像読取装置が知られている。
【０００３】
ところで、画像読取装置での画像読み取りにおいて、例えば、写真画像などデータ量が多くなっても高精度で読み取りたい場合、ＦＡＸなどのデータ転送に用いるため精度より読み取った画像のデータ量を減らしたい場合、大量に原稿があり、多少画質が落ちてもできるだけ速く読み取りたい場合、また画質、データ量もそこそこで読み取りたい場合など、要望される画像データの読み取らせ方は、読み取った画像の使用用途及び、読み取り時の状況によるため多様である。
【０００４】
これに対し、従来は、読み取った画像データの解像度を増減して出力することにより、画質、データ量を変化させて種々の用途に対応している。
また、これに対応する方法の一つとして、様々な用途に使えるよう、図２に例示するように、主走査方向に配列された複数の受光素子からなる２つのセンサ（第１センサ２１、第２センサ２２）と、第１センサ２１の受光素子全ての画素信号を出力する第１シフトレジスタ２５と、第２センサ２２の受光素子の偶数番目の画素信号を出力する第２シフトレジスタ２６と、第２センサ２２の受光素子の奇数番目の画素信号を出力する第３シフトレジスタ２７とからなるＣＣＤリニアイメージセンサが開発された。
【０００５】
【発明が解決しようとする課題】
ところで、通常ＣＣＤイメージセンサにおいて、受光端部は、受光素子の製造上の問題や、光学系のけられが多く、安定した精度の高い出力が得られないなどの理由から、受光素子列の一定範囲の両端部からの信号は有効とせず、受光素子列の中央部の受光素子を有効画素として規定し、この有効画素の範囲からの信号を、被写体を撮像した画素信号として用いるようにしている。
【０００６】
しかし、ＣＣＤイメージセンサからの出力は、一番端の受光素子の信号から順番に出力するようになっており、有効画素以外（つまり無効画素）の信号も有効画素同様出力される。
このため、無効画素の信号も有効画素の信号と同様にメモリに書き込まれる。そして、無効画素は、読み取った画素信号を用いた画像処理の段階で無効画素を用いないよう選別されている。
【０００７】
このため、無効画素のデータがメモリ領域を使用してしまい、メモリ容量を圧迫するという問題がある。また、読み取ったデータを用いての画像処理は、無効なデータを含んでの処理となるため処理データが多くなり、データの読み出しや、無効画素データの選別に時間がかかってしまうという問題もある。
【０００８】
特に、先の２列のセンサで３出力のＣＣＤイメージセンサの場合、２つのセンサ分の無効画素となるため、１つのセンサでの出力に対し、無効画素の数が多い。また、３出力同時の出力では、第１シフトレジスタがまだ有効画素とならないうちに、第２、第３シフトレジスタで有効画素を出力し始めるため、有効画素と無効画素のデータが混在して記録（記憶）されてしまい、読み取った画像データを後で画像処理する場合などで、情報を選別処理の効率が悪い。
【０００９】
例えば、図２に示すように、ＣＣＤリニアイメージセンサにおける第１センサ２１及び第２センサ２２での受光素子の有効画素が、出力端方向から７番目の画素から１５番目の画素までの９個の画素であり、第１シフトレジスタ２５での取込開始画素が出力端方向から７番目で取込画素数が９個であり、第２シフトレジスタ２６での取込開始画素が出力端方向から４番目で取込画素数が４個であり、第３シフトレジスタ２７での取込開始画素が出力端方向から４番目で取込画素数が５である場合、ＣＣＤリニアイメージセンサからの画素信号の出力をそのままメモリに記録（記憶）するようにすると、図５（ａ）のように、有効画素のデータと無効画素のデータ（図中ハッチング部）が入り交じったかたちで記録（記憶）される。
【００１０】
このように２列のセンサで３出力のＣＣＤイメージセンサでは、無効画素の影響が大きく、問題となっている。また、このような問題は、例えば、原稿の主走査方向の一部分のみを対象として読み取るような場合にも起きる。
本発明は、こうした問題点に鑑みなされたものであり、２つのセンサと、１つのセンサの受光素子全ての画素信号を出力する第１シフトレジスタと、もう一つのセンサの受光素子の偶数番目の画素信号を出力する第２シフトレジスタと、第２シフトレジスタと同じセンサの受光素子の奇数番目の画素信号を出力する第３シフトレジスタとからなるＣＣＤイメージセンサを用いた画像読取装置において、ＣＣＤイメージセンサの無効な素子の画素データをメモリに書き込まないようにすることを目的とする。
【００１１】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１記載の画像読み取り装置においては、主走査方向に配列された複数の受光素子からなり、有効な画素信号を出力する受光素子の範囲が規定されている第１センサと、主走査方向に配列された複数の受光素子からなり、有効な画素信号を出力する受光素子の範囲が規定され、第１センサに対して副走査方向に所定間隔離れて配置された第２センサと、第１センサの各受光素子から得た画素信号を、受光素子の配列順に出力する第１出力手段と、第２センサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号を、受光素子の配列順に出力する第２出力手段と、第２センサを構成する受光素子の内、奇数番目に配置された受光素子から得た画素信号を、受光素子の配列順に出力する第３出力手段と、各出力手段からの画素信号を、デジタル信号としての画素データに変換して出力する変換手段と、変換手段から出力される画素データを記憶する画素データ記憶手段とを備える。
【００１２】
そして、各出力手段が一走査当たりに出力する画素信号のうち、有効な画素信号を出力しはじめるまでの画素数を表す開始画素情報が記憶された各出力毎に開始画素情報記憶手段と、開始画素情報に基づき、各出力手段の一走査当たりに記憶する画素データを制限する画素データ記憶制限手段とを備えたことを特徴とする。
【００１３】
この結果、本発明の画像読み取り装置によれば、受光素子からの画素信号の画素データについて、有効画素となってから画素データ記憶手段に記憶するようにできる。これにより、無効画素の画素データ記憶手段への記憶を削減できる。
ところで、各出力手段の出力が有効画素となる出力数は、第１、第２センサの読取はじめの無効画素の数が偶数の場合、第１出力手段で出力する画素数は、第１センサでの無効画素の数と同じ数となり、これに対し、第２、第３出力手段での画素数は、第２センサの数の半分（つまり第１出力手段で出力する画素数の半分）になる。また、第１、第２センサでの読取はじめの無効画素の数が奇数の場合、第１出力手段で出力する画素数に対し、第２出力手段は、第１出力手段で出力しはじめる数から１引いてから２で割った数となり、第３出力手段の画素数は、第１出力手段で出力しはじめる数から１引いてから２で割って１加えた数となる。このように、各出力手段が有効画素を出力しはじめる画素数の間には関連があり、第１出力手段で有効画素を出力しはじめる数が分かっていれば、他の２つの出力手段が有効画素を出力はじめる数を簡単な演算手段で設定することができる。この関係を利用して、請求項２に記載のような画像読取装置とすることができる。
【００１４】
即ち、請求項２記載の画像読取装置において、開始画素情報記憶手段には、開始画素情報として、第１出力手段が一走査当たりの出力で、有効な画素信号を出力しはじめる画素数の情報と、前記有効な画素数の偶奇性の情報とが記憶されており、画素データ記憶制限手段は、開始画素情報から、各出力手段が一走査当たりの出力で、有効な画素信号が出力されはじめる画素数を求め、この画素数に基づき、画素データ記憶手段が記憶する画素データを制限する。
【００１５】
この結果、本発明（請求項２）の画像読取装置によれば、開始画素情報記憶手段は１つの情報を持つだけのものとすることができる。よって開始画素情報記憶手段の記憶領域を減らすことができ装置を簡単化できる。
また、無効画素は、受光素子からの信号の出力開始部分だけでは無く、終盤部分にもある。これに対しては、有効画素数の出力が終わる数の情報があれば、終盤部分も制御できる。
【００１６】
これに対して、請求項３記載の画像読取装置においては、画素数情報記憶手段は、各出力手段が一走査当たりに出力する有効な画素数を表す画素数情報が記憶され、画素データ記憶制限手段が、有効な画素信号の出力が終わってからの画素データを画素データ記憶手段が記憶しないよう、開始画素情報及び画素数情報に基づき、各出力手段の一走査当たりに記憶する画素データを制限する。
【００１７】
この結果、本発明によれば、終盤部の無効画素のデータも画素データ記憶手段に記憶しないようにできる。これにより、画素データ記憶手段の記憶領域の有効活用、画像処理での処理の容易化がよりできる。
また、有効な画素数についても、有効な画素信号が出力されはじめる画素数と同様、各出力手段間の関係があり、請求項４記載の画像読取装置とすることができる。
【００１８】
即ち、請求項４記載の画像読取装置においては、画素数情報記憶手段には、画素数情報として、第１出力手段が一走査当たりに出力する有効な画素数が記憶されており、画素データ記憶制限手段は、画素数情報から、各出力手段が一走査当たりに出力する有効な画素数を求め、この有効な画素数に基づき、画素データ記憶手段が記憶する画素データを制限する。
【００１９】
この結果、本発明（請求項４）の画像読取装置によれば、画素数情報記憶手段は１つの情報を持つだけのものとすることができる。よって画素数情報記憶手段の記憶領域を減らすことができ装置を簡単化できる。
また、画素データの制限は、出力手段での出力以降、どの時点で行っても良いが、より上流で行う方が下流で行う処理で無効なデータに対する処理を行わなくても済む。
【００２０】
そこで、請求項５記載の画像読取装置において、画素データ記憶制限手段は、変換手段から画素データ記憶手段への画素データの出力直後で、画素データ記憶手段が記憶する画素データを制限している。
この結果、本発明（請求項５）の画像読取装置によれば、変換手段の出力直後での画素データを制限できる。これにより、制限を行った以降での処理に無効なデータは流れなくなるため、伝送経路上に画素データの処理装置がある場合に、無効なデータによる無駄な処理を削減できる。
【００２１】
また、画素データの伝送の経路上、より下流で行っても良く、請求項４記載の画像読取装置のように、画素データ記憶手段への書き込みの段階で行っても良い。
即ち、請求項６記載の画像読取装置において、画素データ記憶手段は、画素データを記憶する記憶部と、変換手段から出力された画素データを記憶部に書き込む書込手段とを備え、画素データ記憶制限手段は、書込手段による記憶部への画素データの書込動作を制限する。
【００２２】
この結果、本発明（請求項５）の画像読取装置によれば、記憶部に書き込む段階での書き込み制限をすることができる。
また、無効な画素データが流れている間は、消費電力を抑える目的から極力、不必要な動作は行わないようにしたい。
【００２３】
これに対し、請求項７記載の画像読取装置において、変換手段は、各出力手段からの画素信号の画素データへの変換を、外部から入力される変換指令に従い実行するよう構成され、画素データ記憶制限手段は、変換手段が、有効な画素信号に対応する画素信号を画素データに変換するよう、変換手段への変換指令の入力を制御する。
【００２４】
この結果、本発明（請求項５）の画像読取装置によれば、無効データの時には変換手段は行われず、消費電力を低減できる。
【００２５】
【発明の実施の形態】
以下に本発明の実施例を図面と共に説明する。
［第１実施例］
図１は、本発明が適用された画像読取装置１の内部構成を表すブロック図である。
【００２６】
本実施例の画像読取装置１は、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｉｏｄｅ）リニアイメージセンサ２０が感受した原稿画像の画素信号を、ＡＦＥ（Ａｎａｌｏｇ　Ｆｒｏｎｔ　Ｅｎｄ）７５でデジタル信号（画素データ）に変換して出力し、画像読取制御部４０内にあるデータサンプリングブロック４４で画素データを受け、画像読取制御部４０内にあるメモリインターフェイス回路４６によりメモリ７０に画素データを書き込む画像読取装置である。
【００２７】
本実施例の画像読取装置１は、図１に示すように、ＣＣＤリニアイメージセンサ（以下ＣＣＤセンサと呼ぶ。）２０と、画像読取装置１全体の動作を制御するＣＰＵ８０、ＣＣＤセンサ２０からの３出力のアナログデータをセレクタ７６で切り換えながらデジタル信号に変換し出力するＡＦＥ７５、画素データを記録（記憶）するメモリ７０、ＣＣＤセンサ２０や、ＡＦＥ７５及びメモリ７０の動作を制御する画像読取制御部４０などで構成されている。
【００２８】
尚、ＣＣＤセンサ２０は、図２に示すように、第１センサ２１、第２センサ２２、第１シフトレジスタ２５、第２シフトレジスタ２６、及び第３シフトレジスタ２７とで構成される。
そして、第１センサ２１は、受光した光量に応じて電荷を蓄積する受光素子が一次元に配置されている。また、第２センサ２２は、第１センサ２１と同じ受光素子列を第１センサ２１に対し、副走査方向に所定のライン分離れ（今回は６ライン分）、かつ主走査方向に半素子分ずれて設置している。
【００２９】
また、第１シフトレジスタ２５は、第１センサ２１の受光素子が蓄積した電荷の全てを個々に受け、出力端子ＯＵＴ１に向かって電荷をシフトして、電荷に比例した電圧を画素信号として出力端子ＯＵＴ１から順次出力し、第２シフトレジスタ２６は、第２センサ２２の偶数番目の受光素子の電荷を個々に受け、第１シフトレジスタ２５と同様の方法で出力端子ＯＵＴ２に順次出力し、第３シフトレジスタ２７は、第２センサ２２の奇数番目の受光素子の電荷を個々に受け第１シフトレジスタ同様の方法で出力端子ＯＵＴ３に順次出力する。
【００３０】
また、第１、第２センサ２１、２２の受光素子の有効画素は、図２に示す例では、出力端方向から７番目の画素から９個となっている。つまり、第１シフトレジスタの取込開始画素が７個目で、取込画素数が９個、第２シフトレジスタでの取込開始画素が４個目で、取込画素数が４個、第３シフトレジスタでの取込開始画素が４個目で、取込画素数が５個となる。
【００３１】
また、ＡＦＥ７５は、ＣＣＤセンサ２０の出力端子ＯＵＴ１〜ＯＵＴ３からの出力を外部からの指令に基づき選択して、所定の時間毎に切り換えて出力するセレクタ７６と、セレクタ７６からの信号をデジタル信号に変換するＡ／Ｄ変換器７７とからなる。そして、ＡＦＥ７５は、ＣＣＤセンサ２０からの入力をサンプルホールドし、それぞれゲイン調整可能で、かつオフセット補正機能を有するチャンネルを３個分有し、ＣＣＤセンサ２０の出力端子ＯＵＴ１からの出力をチャンネルＣＨ１として受け、出力端子ＯＵＴ２の出力をチャンネルＣＨ２として受け、出力端子ＯＵＴ３の出力をチャンネルＣＨ３として受ける。
【００３２】
また、画像読取制御部４０は、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）で構成され、ＡＦＥ７５の動作を制御するＡＦＥコントロールブロック４２、ＣＣＤセンサ２０の動作を制御するデバイスコントロールブロック４３、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）メモリを有し、ＡＦＥ７５からの画素データを、サンプリングしてＦＩＦＯメモリに記録するデータサンプリングブロック４４、データサンプリングブロック４４での画素データのサンプリングのタイミング信号を生成する取込信号生成回路５０、サンプリングした画素データに対し、シェーディング等の補正を加える読取データ処理回路４５、読取データ処理回路４５からの画素データをメモリ７０に書き込みを行うメモリインターフェイス回路４６、及び画像読取制御部４０内の各ブロックでの動作条件の設定値を記憶するレジスタ群６０などにより構成されている。
【００３３】
尚、レジスタ群６０は、チャンネルＣＨ１の信号に対して取込開始画素の数を記憶するチャンネル１取込開始画素設定レジスタ６１及び先の取込開始画素と取込画素数を加えた値を記憶するチャンネル１取込画素数設定レジスタ６２、同様にチャンネルＣＨ２に対するチャンネル２取込開始画素設定レジスタ６３及びチャンネル２取込画素数設定レジスタ６４、また同様にチャンネルＣＨ３に対するチャンネル３取込開始画素設定レジスタ６５及びチャンネル３取込画素数設定レジスタ６６などからなり、各レジスタの内容は、画像読取装置１の起動時にＣＰＵ８０により書き込まれる。
【００３４】
また、取込信号生成回路５０は、各チャンネル毎に、デバイスコントロールブロック４３からのパルス信号でカウントアップするカウンタ５３、及び、対応するチャンネルの取込開始画素設定レジスタの値及び取込画素数設定レジスタの値とカウンタ５３の値とを比較する論理演算回路である比較部５２、及び、比較部５２とデバイスコントロールブロック４３からのタイミング信号との論理積を出力するＡＮＤ素子５１で構成されている。尚、比較部５２は、フリップフロップ回路５７と、比較器５８と、切り換えスイッチ５９とで構成されている。また、比較器５８の出力によりフリップフロップ回路５７の出力が変化するようになっており、フリップフロップ回路５７の信号は、比較部５２の出力となる。また、比較器５８は、カウンタ５３の値と、切り換えスイッチ５９からの値を比較し、カウンタ５３の値が切り換えスイッチ５９からの値以上となると「１」を出力する。また、切り換えスイッチ５９は、フリップフロップ回路５７の出力の状態によって、比較器５８への入力を取込開始画素設定レジスタの値か、取込画素数設定レジスタの値に切り換える。そして、切り換えスイッチ５９はフリップフロップ回路５７の出力の値が「０」の場合、取込開始画素設定レジスタを選択し、「１」の場合、取込画素数設定レジスタを選択する。
【００３５】
また、デバイスコントロールブロック４３は、ＣＣＤセンサ２０からの画素信号の出力時間で決まる周期のパルス信号であるシフトゲート信号ＳＨと、シフトレジスタの特性で決まる周期で、１８０度位相の違う２つの矩形波である転送クロックφ１、φ２と、転送クロックと同じ周期で出るパルス信号であるリセット信号ＲＳと、をＣＣＤセンサ２０に出力する。更に、デバイスコントロールブロック４３は、セレクタ７６で選択するチャンネルに対応した取込信号生成回路５０のカウンタ５３へのラインに、パルス信号を出力する。尚、このパルス信号は、ＡＦＥ７５のセレクタ７６でのチャンネルを切り換えるタイミングに同期している。また、シフトゲート信号ＳＨのタイミングで、取込信号生成回路５０のカウンタ５３などをリセットするようになっている。
【００３６】
ここで、本画像読取装置で、ＣＣＤセンサ２０の第１、第２センサ２１、２２での画素信号を、第１から第３シフトレジスタから出力して、画素データとしてメモリ７０に書き込むまでの動作を説明する。尚、本動作で読み込まれた画素データは、第２センサ２２から画素データと、ＣＣＤセンサ２０を６ライン分移動したときの第１センサ２１からの画素データとを、交互に並べた画素データとして取り扱うことにより、１つのセンサがもつ解像度の２倍の解像度の画素データとして用いるためのものである。
【００３７】
まず、ＣＣＤセンサ２０において、第１センサ２１に前回のシフトゲート信号ＳＨから今回のシフトゲート信号ＳＨまでの間に原稿からの光を受けて蓄積された受光素子毎の電荷を、シフトゲート信号ＳＨの立ち下がりで、第１シフトレジスタ２５に移動する。また、同じく第２センサ２２についても、偶数番目の受光素子の電荷が、第２シフトレジスタ２６に、奇数番目の受光素子の電荷が第３シフトレジスタ２７に移動する。
【００３８】
次に、図３に示す様に、ＣＣＤセンサ２０の各出力端子ＯＵＴ１〜ＯＵＴ３の出力は、リセット信号ＲＳの立ち上がりで、電荷がクリアされ基準電圧に戻る。そして、転送クロックφ１、φ２のエッジ部で、各シフトレジスタの電荷が出力端子方向にシフトされ、一番出力端子側のシフトレジスタの電荷が出力端子にシフトするため、出力端子ＯＵＴ１〜ＯＵＴ３でシフトされた電荷に応じた電圧が出力される。すなわち、受光素子で受光した画像の画素信号が出力される。
【００３９】
そして、出力端子ＯＵＴ１〜ＯＵＴ３での電圧変化が安定する時点から、次のリセット信号ＲＳが来るまでの間にＡＦＥ７５の各チャンネルＣＨ１〜ＣＨ３で、出力端子ＯＵＴ１〜ＯＵＴ３の画素信号をサンプルホールドし、そのサンプルホールドした画素信号にＡＦＥコントロールブロック４２を介してあらかじめ設定されているゲインをかけ、オフセット補正を加える。
【００４０】
これらの各センサの電荷が各シフトレジスタによりシフトされて、ＡＦＥ７５の各チャンネルＣＨ１〜ＣＨ３毎にサンプルホールドされ、オフセット補正されるまでの動作は、転送クロックφ１、φ２のエッジ毎に繰り返される。
次に、ＡＦＥ７５の各チャンネルＣＨ１〜ＣＨ３でサンプルホールドされ、オフセット補正された信号は、セレクタ７６で、図４（ａ）に示す様に、転送クロックφ１、φ２の周期内で３つのチャンネルを順次選択し出力される。
【００４１】
次に、セレクタ７６から出力された信号は、Ａ／Ｄ変換器７７で、セレクタ７６の出力と同じ周期で図５（ｂ）のように、アナログ信号からデジタル信号へ変換され、例えば、１画素につき８ビットからなるデジタル信号（画素データ）として順次出力される。
【００４２】
一方、取込信号生成回路５０では、Ａ／Ｄ変換器７７が画素データを出力するタイミングで、デバイスコントロールブロック４３から、Ａ／Ｄ変換器７７から出力される画素データのチャンネルに対応した回路にパルス信号を受け、カウンタ５３の値によってデータサンプリングブロック４４に対して、サンプリングのトリガ信号を出力する。
【００４３】
例えば、チャンネルＣＨ２の画素データがＡ／Ｄ変換器７７から出力される時、デバイスコントロールブロック４３からチャンネルＣＨ２に対応するカウンタ５３に対してパルス信号が出力されカウンタ５３がカウントアップする。この時、比較部５２のフリップフロップ回路５７の初期値は「０」のため、切り換えスイッチ５９がチャンネル２取込開始画素設定レジスタ６３を選択し、カウンタ５３の値と比較器５８で比較して、カウンタ５３の値がチャンネル２取込開始画素設定レジスタ６３の値である「４」以上となると、比較器５８の出力が「１」となる。そして、フリップフロップ回路５７の出力が「１」となり、デバイスコントロールブロック４３からのパルス信号が来ている間、ＡＮＤ素子５１が「１」となる。
【００４４】
そして、フリップフロップ回路５７の出力が「１」となると、切り換えスイッチ５９での選択がチャンネル２取込画素数設定レジスタ６４となり、比較対象の値がカウンタ５３より大きくなるため、比較器５８の出力は再び「０」となる。
次に、チャンネルＣＨ２用のカウンタ５３の値が、チャンネル２取込画素数設定レジスタ６４の値である「８」以上となると、比較器５８の出力が「１」となり、フリップフロップ回路５７を動作させて「０」の出力とし、デバイスコントロールブロック４３からパルス信号が来てもＡＮＤ素子５１の出力が「０」のままとなる。
【００４５】
同様に、チャンネルＣＨ１の画素データに対しては、カウンタ５３の出力が、チャンネル１取込開始画素設定レジスタ６１の値「７」以上の場合、及びチャンネルＣＨ３の画素データに対しては、カウンタ５３の出力がチャンネル３取込開始画素設定レジスタ６５の値「４」以上の場合に、デバイスコントロールブロック４３からのパルス信号が来ている間、ＡＮＤ素子５１が「１」となる。また、チャンネルＣＨ１の画素データに対して、カウンタ５３の出力が、チャンネル１取込画素数設定レジスタ６２の値「１６」以上の場合、及びチャンネルＣＨ３の画素データに対して、カウンタ５３の出力がチャンネル３取込画素数設定レジスタ６６の値「９」以上の場合に、デバイスコントロールブロック４３からのパルス信号が来ても、ＡＮＤ素子５１が「０」のままとなる。
【００４６】
次に、ＡＦＥ７５からの出力された画素データは、データサンプリングブロック４４で、取込信号生成回路５０の３つのＡＮＤ素子５１のいずれかの出力が「１」となったタイミングでサンプリングされ、ＦＩＦＯメモリに記憶される。この時、受けたＡＮＤ素子５１のチャンネルを基に、画素データにチャンネルの情報が加えられる。例えば画素データに、チャンネルの情報を表す２ビットのデータを加える。
【００４７】
次に、データサンプリングブロック４４のＦＩＦＯメモリに記憶された画素データは、読取データ処理回路４５により取り出されて、画素データのチャンネルに対応したシェーディング処理、ガンマ補正、暗補正の演算処理が行われる。
次に、読取データ処理回路４５で演算処理された画素データは、メモリインターフェイス回路４６でメモリ７０の所定のアドレスに順番に書き込まれる。
【００４８】
次に、次のシフトゲート信号ＳＨが出ると、画像読取制御部４０内にある各カウンタはリセットされると共に、ＣＣＤセンサ２０は、先の画素信号の出力をしている間に第１及び第２センサ２１、２２に蓄積された電荷を、再度各シフトレジスタに転送する。そして、以下同様にＣＣＤセンサ２０から画素信号を出力して、メモリ７０に記録（記憶）するまでの動作を繰り返す。
［効果］
取込信号生成回路５０のカウンタ５３が、チャンネル１〜３取込開始画素設定レジスタ６１、６３、６５に設定の画素数（つまりチャンネルＣＨ１は７個、チャンネルＣＨ２は４個、チャンネルＣＨ３は４個。）以上となってから比較部５２の出力が「１」となり、ＡＦＥ７５から出力されるチャンネルの画素データに対して、ＡＮＤ素子５１からのイネーブル信号が出力され、データサンプリングブロック４４でサンプリングされる。また、チャンネル１〜３取込画素数設定レジスタ６２、６４、６６に設定の画素数（つまりチャンネルＣＨ１は１６個、チャンネルＣＨ２は８個、チャンネルＣＨ３は９個。）以上となってから比較部５２の出力が「０」となり、ＡＦＥ７５から出力されるチャンネルの画素データに対して、ＡＮＤ素子５１からのイネーブル信号が出力されなくなり、データサンプリングブロック４４でサンプリングされない。
【００４９】
よって、図５（ｂ）のように第１〜第３シフトレジスタ２５〜２７が出力する有効画素の画素データだけがメモリに記録（記憶）される。
これにより、メモリ７０への無効な画素データの記録（記憶）を減らすことができ、不必要に大きなメモリ７０を持たずに済む。また、外部の画像処理装置等にメモリ７０のデータを出力する際にも、データ量が少なくなり速く出力でき、外部の画像処理装置等での処理も無効なデータを選別する必要が無くなる。
［第２実施例］
第２実施例は、目的、用途は第１実施例と同じで、画像読取制御部４０の構成を、第１実施例では、取込信号生成回路５０の信号を用いて、データサンプリングブロック４４のサンプリングタイミングを制限していたものを、第２実施例では、メモリインターフェイス回路４６で書き込むデータを、取込信号生成回路５４で制限するようにしたものである。
【００５０】
その構成は、図６の全体構成に示す様に、デバイスコントロールブロック４３が、データサンプリングブロック４４に対しサンプリングのタイミング信号を出力し、取込信号生成回路５４がメモリインターフェイス回路４６に対し、メモリ７０への画素データの書き込みを許可する信号を出力するようになっている。
【００５１】
また、メモリインターフェイス回路４６は、カウンタ機能を有し、３つのデータ（つまりＣＣＤセンサ２０の３チャンネル分の信号データ）を受け取る毎に、取込信号生成回路５４に対し、カウントアップのためのパルス信号を出力する。
そして、取込信号生成回路５４は、メモリインターフェイス回路４６からのパルス信号により、カウンタ５３をカウントアップし、チャンネル１取込開始画素設定レジスタ６１及びチャンネル１取込画素数設定レジスタ６２、チャンネル２取込開始画素設定レジスタ６３及びチャンネル２取込画素数設定レジスタ６４、チャンネル３取込開始画素設定レジスタ６５及びチャンネル３取込画素数設定レジスタ６６の値を、カウンタ５３の値と、それぞれ各比較部５２で比較し、カウンタ５３の値が、取込開始画素から取込画素数の間の場合に、比較部５２が「１」となり、メモリインターフェイス回路４６の各入力ポートに出力する。
【００５２】
メモリインターフェイス回路４６は、読取データ処理回路４５から受け取った画素データがもつチャンネル情報に対応する取込信号生成回路５４からの入力ポートに「１」の信号があると、メモリ７０に対する書き込みを行う。
［効果］
メモリインターフェイス回路４６でメモリ７０に書き込むデータは、チャンネル１〜３取込開始画素設定レジスタ６１、６３、６５に設定の画素数より大きくなってから出力されるデータに対しては、比較部５２の出力が「１」となるため、メモリ７０への書き込みが行われる。また、メモリインターフェイス回路４６でメモリ７０に書き込むデータは、チャンネル１〜３取込画素数設定レジスタ６２、６４、６６に設定の画素数以上となってから出力されるデータに対しては、比較部５２の出力が「０」となるため、メモリ７０への書き込みが行われない。よって、第１から第３シフトレジスタ２５〜２６が出力する有効な画素の画素データだけがメモリに記録（記憶）される。
【００５３】
この結果、第１実施例と同様の効果を得ることができる。
［本発明との対応関係］
上述した、ＣＣＤセンサ２０の第１センサ２１、第２センサ２２、第１シフトレジスタ２５、第２シフトレジスタ２６、第３シフトレジスタ２７は、それぞれ本発明における、第１センサ、第２センサ、第１出力手段、第２出力手段、第３出力手段である。
【００５４】
また、ＡＦＥ７５が、本発明における変換手段で、メモリ７０が、画像データ記憶手段で、チャンネル１〜３取込開始画素設定レジスタ６１、６３、６５が開始画素情報記憶手段画素で、チャンネル１〜３取込画素数設定レジスタ６２、６４、６６が、画素数情報記憶手段で、取込信号生成回路５０、５４が、画素データ記憶制限手段である。
［変形例］
以上、本発明の実施形態について説明したが、本発明は上記の具体的な実施形態に限定されず、このほかにも様々な形態で実施することができる。
【００５５】
例えば、上記第１実施例の説明では、ＣＣＤセンサ２０からの３つの出力を全てメモリ７０に記録（記憶）する場合について説明したが、ＡＦＥコントロールブロック４２に対し、ＡＦＥ７５で選択するチャンネルを指令し、ＡＦＥコントロールブロック４２からの信号によりセレクタ７６で選択するチャンネルを切り換えることにより、各チャンネルのうち１つのチャンネルの画素データだけをメモリ７０に記録（記憶）することや、チャンネルＣＨ２、ＣＨ３の二つのチャンネルの画素データだけをメモリ７０に記録（記憶）することもできる。これにより、第１センサ及び第２センサが持つ解像度での画素データの記録（記憶）や、第２センサが持つ解像度の半分の解像度での画素データの記録（記憶）など、読み取る解像度を変えたデータを取得することができる。
【００５６】
また、本第１、第２実施例において、取込画素数を各チャンネルについてチャンネル１〜３取込開始画素設定レジスタ６１、６３、６５及び、チャンネル１〜３取込画素数設定レジスタ６２、６４、６６のレジスタに持たせているが、取込開始画素及び取込画素数には各チャンネル間で関連があるため、図７のように、レジスタ群にもつ情報はチャンネル１取込開始画素設定レジスタ６１及びチャンネル１取込画素数設定レジスタ６２だけとし、チャンネル１取込開始画素設定レジスタ６１の値とチャンネル１取込画素数設定レジスタ６２の値それぞれのバイナリデータを、１ビット桁落ちする方向にシフトする（つまり２で除算する）演算回路５５と、演算回路５５でのビットシフトで外にでてくる値（例えば、チャンネル１取込開始画素設定レジスタ６１の値が偶数なら「０」、奇数なら「１」）が設定される＋１設定レジスタ５６で構成してもよい。
【００５７】
これにより、チャンネルＣＨ２の比較部５２では、チャンネルＣＨ２の取込開始画素及び取込画素数として、チャンネル１取込開始画素設定レジスタ６１の値とチャンネル１取込画素数設定レジスタ６２の値を演算回路５５で演算した値をそれぞれ用い、チャンネルＣＨ３の比較部５２では、チャンネルＣＨ３の取込開始画素及び取込画素数として、チャンネル１取込開始画素設定レジスタ６１の値とチャンネル１取込画素数設定レジスタ６２の値を演算回路５５で演算した値に、＋１設定レジスタ５６の値を加えた値がそれぞれ用いられる。
【００５８】
このように、チャンネル１取込開始画素設定レジスタ６１及び、チャンネル１取込画素数設定レジスタ６２へ値を設定するだけでよい画像読取装置とすることができる。尚、この図７に示す実施例では、図３に示す読み取り有効範囲に対して、第２センサ２２の「６」〜「１４」の画素が有効なデータとして出力されることになるが、例えば、チャンネルＣＨ２に対して＋１設定レジスタを設け、かつチャンネルＣＨ３に対しては、演算回路５５で演算した値に常に「１」を加算した値を比較部５２に与えることによって、図３と同様に出力することも可能である。
【００５９】
さらに、チャンネルＣＨ２とチャンネルＣＨ３での取込開始画素及び取込画素数の違いは、多くて＋１設定レジスタ５６で加える１画素分だけであり、チャンネルＣＨ２での取込開始画素及び取込画素数を、チャンネルＣＨ３と同じとしても大きな影響は無い。これより、チャンネルＣＨ２用のＡＮＤ素子５１にチャンネルＣＨ３用の比較部５２の出力を入力し、チャンネルＣＨ２用の比較部５２及びカウンタ５３を省略するようにしても良い。これにより、より簡略な装置構成とすることができる。
【００６０】
また、図１の点線で示すように、取込信号生成回路５０からの信号をＡＦＥコントロールブロック４２で入力し、取込信号生成回路５０から信号が入ったチャンネルの信号に対してＡ／Ｄ変換器７７の動作を実施するように制御してもよい。これにより、無効なデータが流れている間は、Ａ／Ｄ変換器７７が動作しなくなるため、電力の低減が図られる。
【００６１】
また、上記実施例では、各チャンネルの取込画素数設定レジスタ６２、６４，６６に各チャンネルの取込開始画素と取込画素数とを加えた値を記憶させるようにしたが、それらの各設定レジスタ６２、６４、６６には取込画素数の値をそのまま記憶させる構成として、それらの各設定レジスタ６２、６４、６６と取込開始画素設定レジスタ６１、６３、６５との値を加算する回路を介して、それらの加算値を比較部５２に供給するようにしてもよい。
【図面の簡単な説明】
【図１】第１実施例の全体構成を表す図である。
【図２】第１実施例のＣＣＤリニアイメージセンサ２０の構成を表す図である。
【図３】第１実施例のＣＣＤセンサ２０での信号の状態を表すタイミングチャート図である。
【図４】第１実施例の画素データの状態を説明する図である。
【図５】第１実施例のメモリ７０での画素データの記録状態を説明する図である。
【図６】第２実施例の全体構成を表す図である。
【図７】第１実施例の変形例の全体構成を表す図である。
【符号の説明】
１…画像読取装置、２０…ＣＣＤリニアイメージセンサ、２１…第１センサ、２２…第２センサ、２５…第１シフトレジスタ、２６…第２シフトレジスタ、２７…第３シフトレジスタ、４０…画像読取制御部、４２…ＡＦＥコントロールブロック、４３…デバイスコントロールブロック、４４…データサンプリングブロック、４５…読取データ処理回路、４６…メモリインターフェイス回路、５０…取込信号生成回路、５１…ＡＮＤ素子、５２…比較部、５３…カウンタ、５４…取込信号生成回路、６０…レジスタ群、６１…チャンネル１取込開始画素設定レジスタ、６２…チャンネル１取込画素数設定レジスタ、６３…チャンネル２取込開始画素設定レジスタ、６４…チャンネル２取込画素数設定レジスタ、６５…チャンネル３取込開始画素設定レジスタ、６６…チャンネル３取込画素数設定レジスタ、７０…メモリ、７５…ＡＦＥ、７６…セレクタ、７７…Ａ／Ｄ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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