(57)【要約】【課題】マイクロコントローラの低速動作時における消費電力をよりいっそう削減する。【解決手段】外部電源電圧ＥＶｃｃを降圧して内部電源電圧ＩＶｃｃを生成する内部電源電圧発生回路（１２）を有する集積回路において、内部電源電圧を供給されて動作する内部回路（１４）を有し、内部電源電圧発生回路は、内部回路の動作速度に応じて、生成する内部電源電圧のレベルを変更することを特徴とする。更に、内部回路の動作速度に応じて制御された周波数の内部クロックを生成するクロック制御回路（２２）を有し、内部クロックの周波数がより高く制御されるときは、内部電源電圧もより高く制御され、内部クロックの周波数がより低く制御されるときは、内部電源電圧もより低く制御される。これにより、内部回路の動作不能状態を回避し、低速動作時における消費電力をいっそう低減することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体集積回路において、
外部電源電圧を降圧して内部電源電圧を生成する内部電源電圧発生回路と、
前記内部電源電圧を供給されて動作する内部回路とを有し、
前記内部電源電圧発生回路は、前記内部回路の動作速度に応じて、生成する内部電源電圧のレベルを変更することを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記内部回路の動作速度に応じて制御された周波数の内部クロックを生成するクロック制御回路を有し、
前記内部クロックが第１の周波数に制御される時は、前記内部電源電圧が第１の電圧に制御され、前記内部クロックが第１の周波数より低い第２の周波数に制御される時は、前記内部電源電圧が第１の電圧より低い第２の電圧に制御されることを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記内部回路の動作速度に応じて制御された周波数の内部クロックを生成するクロック・電圧制御回路を有し、
当該クロック・電圧制御回路は、前記内部クロックの周波数を制御すると共に、前記内部電源発生回路が生成する内部電源電圧のレベルを前記内部クロックの周波数に対応するレベルに制御することを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記内部クロックが第１の周波数に制御される時は、前記内部電源電圧が第１の電圧に制御され、前記内部クロックが第１の周波数より低い第２の周波数に制御される時は、前記内部電源電圧が第１の電圧より低い第２の電圧に制御されることを特徴とする半導体集積回路。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記内部電源電圧の制御された電圧レベルは、それぞれ対応する内部クロックの周波数に対して前記内部回路が動作可能な下限電圧レベルよりも高く制御されることを特徴とする半導体集積回路。
【請求項６】
請求項２または４において、
前記内部電源電圧が前記第２の電圧から第１の電圧に増加制御されるときは、前記内部電源電圧発生回路が生成する前記内部電源電圧が前記第１の電圧に上昇したことが確認された後に、前記内部クロックの周波数が前記第２の周波数から第１の周波数に変更制御されることを特徴とする半導体集積回路。
【請求項７】
請求項１において、
前記内部回路がスタンバイモードに制御される時は、前記内部電源電圧発生回路は内部電源電圧の発生を停止することを特徴とする半導体集積回路。
【請求項８】
請求項２において、
前記内部回路に含まれるＣＰＵが実行するプログラムに応じて、クロック制御回路が生成する内部クロックの周波数が制御され、更に、内部電源電圧発生回路が生成する内部電源電圧レベルが制御されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御用のマイクロコントローラのような半導体集積回路に関し、特に内部電源電圧が動作モードに応じて制御可能であり、それによって省電力化された半導体集積回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路、特に制御用のマイクロコントローラは、高速処理で且つ低消費電力をより強く要求されている。高速処理の要求に伴い、集積回路の微細化が進み、トランジスタのサイズが小さく、その動作電圧も低くなる傾向にある。そのために、半導体集積回路内の内部電源電圧を、外部回路の電源電圧に比較して低くするために、外部電源電圧を降圧して内部電源電圧を生成する直流電圧レギュレータが内蔵される。内部電源電圧を低く制御することにより、半導体集積回路の消費電力を低下させることができる。
【０００３】
また、低消費電力化のために、マイクロコントローラなどの半導体集積回路には、各種の省電力モードが設けられている。例えば、一定期間動作指令がない場合にスタンバイモードに移行し、クロックの供給を停止して内部回路の一部の動作を停止させるよう制御される。
【０００４】
【発明が解決しようとする課題】
従来の半導体集積回路では、内部電源電圧は一定値になるよう制御されている。例えば、内部回路が高速動作モードであっても低速動作モードであっても、内部電源電圧は一定値に制御されている。但し、高速動作モードでは動作用クロックの周波数は高くなり、それに伴い内部回路の消費電力も高くなるが、低速動作モードでは動作用クロックの周波数が低くなり、それに伴い内部回路の消費電力も低くなる。このように、動作用クロック周波数を低く制御して内部回路を低速動作させることにより、実質的な省電力モードを実現することができ、トータルで省電力化を実現している。
【０００５】
しかしながら、近年において更なる省電力化が要求されている。例えば、制御対象装置が電池により駆動される携帯型装置などの場合は、よりいっそうの消費電力化が必要になる。
【０００６】
そこで、本発明の目的は、省電力化を可能にした半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、外部電源電圧を降圧して内部電源電圧を生成する内部電源電圧発生回路を有する集積回路において、内部電源電圧を供給されて動作する内部回路を有し、内部電源電圧発生回路は、内部回路の動作速度に応じて、生成する内部電源電圧のレベルを変更することを特徴とする。
【０００８】
上記の発明の側面において、好ましい実施例では、内部回路の動作速度に応じて制御された周波数の内部クロックを生成するクロック制御回路を有し、内部クロックの周波数がより高く制御されるときは、内部電源電圧もより高く制御され、内部クロックの周波数がより低く制御されるときは、内部電源電圧もより低く制御される。これにより、内部回路の動作不能状態を回避し、低速動作時における消費電力をいっそう低減することができる。
【０００９】
上記の発明の側面において、より好ましい実施例では、内部回路の動作速度に応じて制御された周波数の内部クロックを生成するクロック制御回路が、内部クロックの周波数を制御すると共に、内部電源発生回路が生成する内部電源電圧のレベルを制御する。具体的には、内部クロックが第１の周波数に制御される時は、内部電源電圧が第１の電圧に制御され、内部クロックが第１の周波数より低い第２の周波数に制御される時は、内部電源電圧が第１の電圧より低い第２の電圧に制御される。このように、内部クロックがより高い周波数に制御される時は、内部電源電圧もより高く制御され、内部クロックがより低い周波数に制御される時は、内部電源電圧もより低く制御される。但し、内部電源電圧の電圧レベルは、それぞれの内部クロックの周波数に対して内部回路が動作可能な下限電圧レベルよりも高く制御される。
【００１０】
更に、上記の発明の側面において、より好ましい実施例では、内部回路がスタンバイモード若しくはスリープモードに制御される時は、内部電源電圧発生回路は内部電源電圧の発生を停止する。これにより、スタンバイモード時には、内部回路の非動作状態におけるリーク電流も防止することができ、それに伴い消費電力を低減させることができる。
【００１１】
更に、上記の発明の側面において、より好ましい実施例では、内部回路に含まれるＣＰＵが実行するプログラムに応じて、クロック制御回路が生成する内部クロックの周波数が制御され、更に、内部電源電圧発生回路が生成する内部電源電圧レベルが制御される。つまり、実行するプログラムによって高速動作モードか低速動作モードかが判別され、高速動作モード時には、内部クロックの周波数がより高く、内部電源電圧がより高く制御され、低速動作モード時には、内部クロックの周波数がより低く、内部電源電圧がより低く制御される。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１３】
図１は、本実施の形態における動作周波数と動作電圧との関係を示す図である。横軸は、半導体集積回路の内部回路に供給される内部クロックの周波数Ｆであり、縦軸は、内部電源電圧ＩＶｃｃである。本発明者らは、クロックの周波数が高い高速動作モードの時は、内部電源電圧をある程度高くしないと内部回路が動作不能になるが、クロックの周波数が低い低速動作モードでは、内部電源電圧をある程度低くしても内部動作は動作可能であることを見いだした。つまり、クロックの動作周波数に対して内部回路が動作可能な下限内部電源電圧Ｖｍｉｎは、図１に示されるとおり、高い周波数では高くなるが、低い周波数では低くなる。つまり、動作周波数が低くなると、低い電源電圧であっても下限内部電源電圧ｍｉｎ以上であれば内部回路は正常に動作可能になる。
【００１４】
電圧Ｖ１は、例えば、従来の内部電源電圧発生回路が生成する内部電源電圧のレベルである。この内部電源電圧Ｖ１は、破線で示されるとおり、最大クロック周波数に対応する下限内部電源電圧より高く、従来において、クロックの周波数Ｆが高い時も低い時も、内部電源電圧は一律にＶ１レベルに制御されている。それに対して、本実施の形態では、クロック周波数Ｆが高い時は、そのクロック周波数で動作可能な最低内部電源電圧Ｖｍｉｎより高い電圧Ｖ１に内部電源電圧を制御し、クロック周波数Ｆがそれより低い場合は、それぞれのクロック周波数で動作可能な最低内部電源電圧Ｖｍｉｎより高いが、電圧Ｖ１より低い電圧Ｖ２，Ｖ３に内部電源電圧をそれぞれ制御する。
【００１５】
更に、本実施の形態では、スタンバイモード時には、内部クロックが停止し周波数はゼロになるが、その時、内部電源電圧発生回路による内部電源電圧の発生を停止する。その結果、内部電源電圧もゼロに制御される。即ち、図１内の太線で示されるとおり、動作周波数が低くなるにしたがい、内部電源電圧ＩＶｃｃのレベルは、点Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆと制御される。これらの制御された電圧レベルは、それぞれの周波数で内部回路が動作可能な最低電圧Ｖｍｉｎよりも高くなるように設定される。
【００１６】
図２は、図１の内部電源電圧の制御に対応する動作周波数と消費電流との関係を示す図である。横軸はクロック周波数を、縦軸は消費電流をそれぞれ示す。図２には、内部電源電圧がＶ１，Ｖ２，Ｖ３に制御された時の消費電流が示される。例えば、内部電源電圧がＶ１に制御された場合は、周波数Ｆの低下に比例して、消費電流も低下する。従来は、内部電源電圧がＶ１に固定されていたので、電圧Ｖ１の特性直線（破線）のように、周波数Ｆの低下に比例して消費電流も低下していた。
【００１７】
それに対して、本実施の形態では、内部クロック周波数Ｆが低くなると、それに伴って内部電源電圧はＶ２，Ｖ３と低下するように制御される。従って、図２中に太線で示したとおり、クロック周波数が低いモードでの消費電流は従来例よりもより低く制御される。即ち、点Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに示されるように、消費電流は低減される。
【００１８】
さらに、スタンバイモード時には、内部電源電圧ＩＶｃｃがゼロに制御される。スタンバイモード時には、内部回路に供給されるクロックが停止されるので、クロックに応答する動作による消費電流は無くなるが、内部電源電圧が供給されている限りは、内部回路内のリーク電流により消費電流が発生していた。本実施の形態では、その時に、クロックの停止と共に内部電源電圧も停止されるので、上記のリーク電流も発生しない。但し、内部回路が完全に停止するので、スタンバイモードから復帰するときは、パワーオン時と同様のリセット動作が必要になる。そのために、外部リセット端子を有し、外部からのリセット信号に応答して、内部ではパワーオンリセットと同じ初期化動作が行われる。
【００１９】
図３は、本実施の形態における半導体集積回路の一部構成図である。集積回路１０は、例えば、各種の制御を行う１チップコントローラであり、内部回路１４は、外部からのプログラム命令を実行して所定の制御信号を出力するＣＰＵが含まれる。この内部回路１４には、内部電源電圧ＩＶｃｃと内部クロックＩＣＬＫとがそれぞれ供給される。また、集積回路１０は、外部から供給される外部電源電圧ＥＶｃｃから内部電源電圧ＩＶｃｃを生成するＤＣ−ＤＣレギュレータ（電圧制御回路）からなる内部電源電圧発生回路１２を内蔵する。この内部電源電圧配線には、外付けまたは内蔵された平滑化コンデンサＣｐが接続される。
【００２０】
集積回路１０は、更に、外部から供給されるクロックＥＣＬＫから分周したクロックを生成するＰＬＬ回路２０と、内部動作速度に応じて周波数を制御した内部クロックを生成するクロック制御回路２２とを有する。具体的には、クロック制御回路２２は、内部回路１４内のＣＰＵにより、動作モードに応じて設定されるＰＬＬ選択レジスタ２４、ギア選択レジスタ２６、及びスタンバイモード選択レジスタ２８の設定値に応じて、ＰＬＬ回路２０が生成するいずれかの分周クロックか外部クロックかを内部クロックＩＣＬＫとして生成し、更にスタンバイモード時にクロックを停止する。ＰＬＬ選択レジスタ２４には、外部クロックＥＣＬＫか、ＰＬＬ回路２０が生成する分周クロックかのいずれかを選択する制御データが設定される。また、ギア選択レジスタ２６には、ＰＬＬ回路２０が発生する分周クロック（例えば分周比１倍、２倍、４倍）のいずれかを選択する制御データが設定される。そして、スタンバイモード選択レジスタ２８には、スタンバイモード時の制御データが設定される。このレジスタにスタンバイモードを示す制御データが設定されると、クロック制御回路２２は、スタンバイ信号ＳＴＢをＰＬＬ回路２０に供給し、ＰＬＬ回路２０の動作を停止させる。これにより、内部クロックＩＣＬＫは停止する。
【００２１】
内部回路１４内のＣＰＵは、実行するプログラム命令から内部回路の動作速度を検出し、それに対応した制御データをレジスタ群２４、２６，２８それぞれに設定する。若しくは、一定期間動作指令を受信しない場合等は、ＣＰＵがスタンバイモード選択レジスタ２８に制御データを設定する。
【００２２】
このように、クロック制御回路２２は、内部回路の動作速度に応じて、内部クロックＩＣＬＫの周波数を可変制御する。従って、クロック制御回路２２は、内部回路の動作速度を常に取得している。そこで、本実施の形態では、クロック制御回路２２によって、内部電源電圧発生回路１２が生成する内部電源電圧ＩＶｃｃの電圧レベルが制御される。具体的には、クロック制御回路２２は、内部クロックＩＣＬＫの周波数に応じて、電圧制御信号ＶＣＯＮａを内部電源電圧設定レジスタ１６に設定する。そして、内部電源電圧発生回路１２は、この内部電源電圧設定レジスタ１６の設定データに応じて、生成する内部電源電圧ＩＶｃｃのレベルを制御する。
【００２３】
具体的な制御方法によれば、図１に示したとおり、内部クロックＩＣＬＫの周波数が高い時は、内部電源電圧ＩＶｃｃの電圧も高く制御され、内部クロックＩＣＬＫの周波数が低い時は、内部電源電圧ＩＶｃｃの電圧も低く制御される。従って、クロック制御回路２２は、内部クロック周波数の制御に加えて、内部電源電圧の制御も行うので、図３中ではクロック・電圧制御回路となっている。
【００２４】
内部電源電圧設定レジスタ１６は、クロック・電圧制御回路２２以外に、内部回路１４内のＣＰＵから内部バスＢＵＳを介して設定されることも可能である。ＣＰＵは、プログラムの実行に伴い内部クロックの周波数の制御以外に、内部電源電圧のレベルの制御を、内部電源電圧設定レジスタ１６を介して直接行うことができる。
【００２５】
内部回路がスタンバイモードになると、内部クロックＩＣＬＫが停止すると共に、内部電源電圧ＩＶｃｃの生成も停止される。それに伴い、内部回路１４はほぼ完全に停止する。それに伴い、スタンバイモードから通常動作モードに復帰するための復帰動作ができなくなる。従って、本実施の形態では、外部から供給されるリセット信号ＲＳＴに応答して、外部リセット回路１８が、初期化信号ＩＮＩにより内部電源電圧設定レジスタ１６の設定値を初期化する。この初期化動作により、内部電源電圧発生回路１２は、内部電源電圧ＩＶｃｃの発生を再開し、内部回路１４が動作可能状態になる。また、初期化信号ＩＮＩはクロック・電圧制御回路２２にも供給され、それに応答して、クロック・電圧制御回路２２は、内部クロックＩＣＬＫの発生を再開する。
【００２６】
このように、スタンバイモード時に内部電源電圧ＩＶｃｃの発生を停止することに伴って、外部の制御回路からのリセット信号ＲＳＴに応答して、内部電源電圧ＩＶｃｃが復帰する構成を有する。外部リセット回路１８には、外部電源電圧が供給され、スタンバイモード時に外部リセット信号ＲＳＴに応答して動作できるようになっている。
【００２７】
クロック・電圧制御回路２２は、内部クロックＩＣＬＫの周波数と、内部電源電圧ＩＶｃｃの電圧レベルとを共に制御する。その場合、高速動作から低速動作に移行する場合は、内部クロックＩＣＬＫの周波数が低くなるように制御されると共に内部電源電圧ＩＶｃｃのレベルも低くなるように制御される。内部クロックＩＣＬＫを低下する制御は、比較的短時間で完了するが、内部電源電圧ＩＶｃｃの低下は、平滑化コンデンサＣｐなどのため、徐々に進行する。しかし、内部回路１４には、動作可能な最低電圧より高い内部電源電圧が供給されるかぎりは、その内部動作に支障はない。
【００２８】
一方、低速動作から高速動作に移行する場合は、内部電源電圧ＩＶｃｃの増加制御を先行して行い、実際の内部電源電圧ＩＶｃｃが増加したことを確認してから、内部クロックＩＣＬＫの周波数を高くする制御を行う必要がある。上記と同様に、内部電源電圧ＩＶｃｃの上昇には徐々にしか進行しないので、実際の内部電源電圧ＩＶｃｃの上昇したことを確認してから、その電圧レベルで動作可能な周波数まで内部クロックＩＣＬＫが増加制御される。
【００２９】
そのために、本実施の形態の集積回路１０は、電源電圧監視回路３０を有する。電源電圧監視回路３０は、電圧レギュレータ１２が生成する内部電源電圧ＩＶｃｃのレベルを監視し、検出した電圧レベルを電源電圧検出レジスタ３４に格納する。そのために、電源電圧監視回路３１は、内部電源電圧ＩＶｃｃと３つの基準電圧Ｖ１，Ｖ２，Ｖ３とをそれぞれ比較するコンパレータ３１，３２，３３を有し、それらコンパレータの出力信号が電源電圧検出レジスタ３４に格納される。この動作の詳細は後述する。そして、電源電圧検出レジスタ３４に設定されたデータは、クロック・電圧制御回路２２に供給され、内部クロックＩＣＬＫの周波数制御のために参照される。つまり、内部クロックＩＣＬＫの周波数を増加させる時は、内部電源電圧ＩＶｃｃを高くするように制御し、それに応答して電源電圧監視回路３１により検出される内部電源電圧ＩＶｃｃの電圧上昇を待って、前記内部クロックＩＣＬＫの周波数を高くするよう制御する。
【００３０】
図４は、内部電源電圧発生回路の詳細回路図である。内部電源電圧発生回路１２は、例えばＤＣ−ＤＣレギュレータであり、供給される外部電源電圧ＥＶｃｃと生成される内部電源電圧ＩＶｃｃとの間に、電圧制御用のＰチャネルトランジスタＴ１が設けられる。そして、この電圧制御用トランジスタＴ１のゲートには、基準電圧Ｖｒｅｆが供給される負入力端子ＩＮ２と、内部電源電圧ＩＶｃｃを抵抗分割した電圧が供給される正入力端子ＩＮ１とを有する差動増幅器ａｍｐの出力が供給される。内部電源電圧ＩＶｃｃは、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４により分割され、それぞれの抵抗分割されたノードｎ１，ｎ２，ｎ３は、フィードバックトランジスタＴ２，Ｔ３，Ｔ４を介して、正入力端子ＩＮ１にフィードバックされる。
【００３１】
このフィードバックトランジスタＴ２，Ｔ３，Ｔ４は、内部電源電圧設定レジスタ１６の２ビットの制御データＶＳ０，ＶＳ１をデコードするデコーダ１３の出力ＣＶ３，ＣＶ２，ＣＶ１に応じて、いずれか一つが導通状態に制御される。導通状態に制御されたフィードバックトランジスタを介して、ノードｎ１，ｎ２，ｎ３のいずれかが差動増幅器ａｍｐの正入力ＩＮ１に供給される。また、デコーダ１３の出力ＣＶｏｆｆは、差動増幅器ａｍｐに供給され、それに応答して、差動増幅器ａｍｐの出力はＨレベルに制御され、電圧制御用トランジスタＴ１は非導通状態にされる。その結果、内部電源電圧ＩＶｃｃの生成は停止され、抵抗列Ｒ１乃至Ｒ４によって、内部電源電圧ＩＶｃｃはグランドレベルになる。
【００３２】
差動増幅器ａｍｐは、正入力ＩＮ１と負入力ＩＮ２とが等しくなる状態でバランスする。例えば、デコーダ１３の出力ＣＶ３がＨレベルでフィードバックトランジスタＴ２が導通状態にあるときは、ノードｎ１の電圧が基準電圧Ｖｒｅｆと等しくなるように、差動増幅器ａｍｐが電圧制御用トランジスタＴ１を制御する。ノードｎ１の電圧が基準電圧Ｖｒｅｆより低くなると、差動増幅器ａｍｐの出力はより低く制御され、それに応答して電圧制御用トランジスタＴ１はより深く導通して、内部電源電圧ＩＶｃｃは高くなる。それに伴い、ノードｎ１の電圧も上昇して、基準電圧Ｖｒｅｆのレベルで安定状態になる。一方、ノードｎ１の電圧が基準電圧Ｖｒｅｆより高くなると、差動増幅器の出力はより高く制御され、電圧制御用トランジスタＴ１はより浅く導通して、内部電源電圧ＩＶｃｃは低くなる。それに伴い、ノードｎ１の電圧も低下して、基準電圧Ｖｒｅｆのレベルで安定状態になる。
【００３３】
デコーダ１３の制御信号ＣＶ３がＨレベルの時は、ノードｎ１が基準電圧Ｖｒｅｆに等しくなるように制御されるので、内部電源電圧ＩＶｃｃは、抵抗Ｒ１とＲ２＋Ｒ３＋Ｒ４との抵抗分割比に応じた電圧レベルになる。また、制御信号ＣＶ２がＨレベルの時は、ノードｎ２が基準電圧Ｖｒｅｆに等しくなるように制御されるので、内部電源電圧ＩＶｃｃは、抵抗Ｒ１＋Ｒ２とＲ３＋Ｒ４の抵抗分割比に応じた電圧レベルになる。更に、制御信号ＣＶ１がＨレベルの時は、内部電源電圧ＩＶｃｃは、抵抗Ｒ１＋Ｒ２＋Ｒ３とＲ４の抵抗分割比に応じた電圧レベルになる。従って、制御信号ＣＶ１がＨレベルの時に内部電源電圧ＩＶｃｃは最も高い電圧に制御され、制御信号ＣＶ２，ＣＶ３がそれぞれＨレベルの時は、順に低い電圧に制御される。
【００３４】
従って、図１に示したように、内部電源電圧ＩＶｃｃを電圧Ｖ１，Ｖ２，Ｖ３に制御するためには、制御信号ＣＶ１，ＣＶ２，ＣＶ３をそれぞれＨレベルに制御すれば良い。また、スタンバイモード時には、制御信号ＣＶｏｆｆがＨレベルになり、内部電源電圧の生成が停止される。
【００３５】
この内部電源電圧設定レジスタ１６では、２ビットの設定値ＶＳ０，ＶＳ１が３つの制御信号ＩＮＩ、ＶＣＯＮａ、ＶＣＯＮｓにより設定される。図３に示したとおり、外部リセット回路１８から供給される初期化信号ＩＮＩに応答して、２ビットの設定値ＶＳ０，ＶＳ１は初期値（１，１）に設定される。初期値（１，１）に設定されると、制御信号ＣＶ１がＨレベルになり、内部電源電圧ＩＶｃｃは最も高い電圧Ｖ１に制御される。また、クロック・電圧制御回路２２から供給される制御信号ＶＣＯＮａに応答して、２ビットの設定値ＶＳ０，ＶＳ１は、初期値（１，１）とそれ以外の（１，０）、（０，１）、（００）のいずれかに設定される。設定値が（１，０）の時は制御信号ＣＶ２がＨレベルになり、内部電源電圧は電圧Ｖ２に制御され、設定値が（０，１）の時は制御信号ＣＶ３がＨレベルになり、内部電源電圧は電圧Ｖ３に制御され、設定値（０，０）の時は制御信号ＣＶｏｆｆがＨレベルになり、内部電源電圧の生成は停止される。
【００３６】
更に、内部回路１４内のＣＰＵが、プログラムの実行に伴って、制御信号ＶＣＯＮｓにより内部電源電圧設定レジスタ１６の設定値ＶＳ０，ＶＳ１を可変設定することもある。これにより、ＣＰＵは、直接、内部電源電圧の制御を行うことができる。
【００３７】
図５は、電源電圧監視回路の詳細回路図である。この電源電圧監視回路３０は、外部電源ＥＶｃｃの抵抗分割などでそれぞれ生成される基準電圧Ｖ１，Ｖ２，Ｖ３と内部電源電圧ＩＶｃｃとをそれぞれ比較する差動比較器３１，３２，３３と、各差動比較器からの出力を格納する電源電圧検出レジスタ３４と、差動比較器３３の出力を反転して低電圧リセット信号ＶＲＳＴを出力するインバータ３５とを有する。
【００３８】
図１に示される電圧Ｖ１，Ｖ２，Ｖ３に対して、内部電源電圧ＩＶｃｃが電圧Ｖ１以上になると、レジスタ３４の設定値ＶＤ０はＬレベルになり、電圧Ｖ１より低いとＨレベルになる。内部電源電圧ＩＶｃｃが電圧Ｖ２以上になると、レジスタ３４の設定値ＶＤ１はＬレベルになり、Ｖ２より低いとＨレベルになる。同様に、内部電源電圧ＩＶｃｃが電圧Ｖ３以上では、レジスタ３４の設定値ＶＤ２はＬレベルになり、Ｖ３より低いとＨレベルになる。従って、電源電圧監視回路３０は、内部電源電圧ＩＶｃｃが、低いレベルから電圧Ｖ１，Ｖ２，Ｖ３に達したか否かにより、レジスタ３４の検出データＶＤ０，ＶＤ１，ＶＤ２がそれぞれＬレベルからＨレベルになる。
【００３９】
前述したとおり、クロック・電圧制御回路２２は、内部クロックＩＣＬＫの周波数をより高く制御する時は、最初に内部電源電圧を上昇させるように電圧制御信号ＶＣＯＮａを出力し、電源電圧監視回路３０が、内部電源電圧ＩＶｃｃがそれぞれ制御しようとしている電圧Ｖ１，Ｖ２に達したことを確認してから、内部クロックＩＣＬＫを対応する周波数に制御する。それにより、内部回路１４が内部クロックＩＣＬＫの周波数で動作可能な最小電圧Ｖｍｉｎより高い内部電源電圧ＩＶｃｃの供給を確実に受けることができ、内部クロックをより高い周波数に制御するときに、内部回路が動作不能になることが回避される。
【００４０】
電源電圧監視回路３０は、内部電源電圧ＩＶｃｃが最低電圧Ｖ３より低くなると、低電圧リセット信号ＶＲＳＴを出力する。この低電圧リセット信号ＶＲＳＴは、内部電源電圧が極端に低くなり、内部回路１４内のレジスタやＤＲＡＭがもはやデータを保持できなくなる前に生成され、外部に出力される。つまり、内部電源低下を外部に知らせる信号である。この低電圧リセット信号ＶＲＳＴに応答して、例えば、レジスタやメモリのデータが所定の方法によって退避されるよう制御される。
【００４１】
なお、スタンバイモード時には、内部電源電圧ＩＶｃｃの生成が停止される。しかし、スタンバイモード時の制御は、内部回路１４内のＣＰＵがスタンバイモードに移行することを制御するので、スタンバイモード選択レジスタ２８にスタンバイモードへの移行が指示される前に、レジスタやメモリのデータは、所定の方法により退避される。従って、その場合は、この低電圧リセット信号ＶＲＳＴは、外部には出力されない。
【００４２】
以上、本実施の形態における内部電源電圧の制御についてまとめると、次の通りである。
（１）パワーオン時
電源オンに伴い、パワーオンリセット信号が発生し、初期化信号ＩＮＩに応答して、内部電源電圧設定レジスタ１６は、初期値に設定される。これに伴い、内部電源電圧ＩＶｃｃは、仕様で認められている最大クロック周波数でも動作可能な最低電圧より高い電圧Ｖ１のレベルに制御される。
（２）高速動作から低速動作への移行時
ＣＰＵが内部回路をより低速で動作するように制御するとき、ギア選択レジスタ２６にＰＬＬ回路２０のより高い分周比を選択する制御データを設定する。それに伴い、クロック・電圧制御回路２２は、より周波数が低いクロックを選択し、内部クロックＩＣＬＫとして出力する。更に、クロック・電圧制御回路２２は、内部クロックＩＣＬＫの周波数を低下させると共に、所定の電圧制御信号ＶＣＯＮａを内部電源電圧設定レジスタ１６に設定することで、電圧レギュレータ１２が生成する内部電源電圧ＩＶｃｃのレベルを低下させる。
（３）低速動作から高速動作への移行時
ＣＰＵが内部回路をより高速で動作するように制御するとき、ギア選択レジスタ２６にＰＬＬ回路２０のより低い分周比を選択する制御データを設定する。それに伴い、クロック・電圧制御回路２２は、所定の電圧制御信号ＶＣＯＮａを内部電源電圧設定レジスタ１６に設定することで、電圧レギュレータ１２が生成する内部電源電圧ＩＶｃｃのレベルを上昇させる。そして、電源電圧監視回路３０内の電源電圧検出レジスタ３４の検出レベルが所望のレベルまで上昇したことを確認してから、クロック・電圧制御回路２２は、より高い周波数のクロックを選択し、内部クロックＩＣＬＫとして出力する。
（４）スタンバイモードとそこからの復帰
ＣＰＵがスタンバイモードに制御するとき、データ退避などの必要な処理を行った後に、スタンバイモード選択レジスタ２８を設定する。それに応答して、クロック・電圧制御回路２２は、内部電源電圧設定レジスタをスタンバイモードのデータに設定し、電圧レギュレータ１２による内部電源電圧ＩＶｃｃの生成を停止させ、更に、スタンバイモード信号ＳＴＢをＰＬＬ回路２０に出力し、クロックの発生を停止させる。この結果、内部クロックＩＣＬＫも停止する。これにより、内部回路１４は完全にスリープ状態になる。
【００４３】
スタンバイモードから復帰する場合、内部回路１４は完全にスリープ状態にあるので、外部からのリセット信号ＲＳＴの供給に応答して、復帰が行われる。外部リセット回路１８は、初期化信号ＩＮＩを出力して、内部電源電圧設定レジスタ１６を初期値に設定して、電圧レギュレータ１２に最大電圧Ｖ１を生成するように制御する。また、クロック・電圧制御回路２２も最大周波数の内部クロックを生成する。
（５）内部電源電圧の変更制御の別の例
内部電源電圧設定レジスタ１６の設定値の変更は、クロック・電圧制御回路２２からではなく、内部回路のＣＰＵから内部バスＢＵＳを介して行うこともできる。つまり、ＣＰＵは、レジスタ２４，２６，２８に所定のデータを設定して内部クロックの周波数を制御すると共に、内部電源電圧設定レジスタ１６に所定のデータを設定して内部電源電圧レベルも直接制御する。
【００４４】
上記の高速動作や低速動作の一例としては、例えば、集積回路１０が、通信制御を行うマイクロコンピュータについて説明すると以下の通りである。通信先が高速通信を行う場合は、集積回路１０の内部回路（ＣＰＵ、メモリ、タイマーなどを含む）は、内部クロックの周波数を高く、内部電源電圧を高く制御され、通信先が低速通信を行う場合は、内部クロックの周波数は低く、内部電源電圧は低く制御される。そして、通信を行わない場合は、スタンバイモードにされ、内部クロックは停止され、内部電源電圧の生成も停止される。
【００４５】
以上のとおり、内部回路内のＣＰＵからの制御により、動作モードに応じた制御データが各レジスタに設定される。それに伴い、クロック・電圧制御回路が、内部クロックの周波数と共に内部電源電圧のレベルも制御する。従って、低速動作時の消費電力をよりいっそう削減することが可能になる。
【００４６】
以上、実施の形態をまとめると以下の付記の通りである。
【００４７】
（付記１）半導体集積回路において、
外部電源電圧を降圧して内部電源電圧を生成する内部電源電圧発生回路と、
前記内部電源電圧を供給されて動作する内部回路とを有し、
前記内部電源電圧発生回路は、前記内部回路の動作速度に応じて、生成する内部電源電圧のレベルを変更することを特徴とする半導体集積回路。
【００４８】
（付記２）付記１において、
前記内部回路の動作速度に応じて制御された周波数の内部クロックを生成するクロック制御回路を有し、
前記内部クロックが第１の周波数に制御される時は、前記内部電源電圧が第１の電圧に制御され、前記内部クロックが第１の周波数より低い第２の周波数に制御される時は、前記内部電源電圧が第１の電圧より低い第２の電圧に制御されることを特徴とする半導体集積回路。
【００４９】
（付記３）付記１において、
前記内部回路の動作速度に応じて制御された周波数の内部クロックを生成するクロック・電圧制御回路を有し、
当該クロック・電圧制御回路は、前記内部クロックの周波数を制御すると共に、前記内部電源発生回路が生成する内部電源電圧のレベルを前記内部クロックの周波数に対応するレベルに制御することを特徴とする半導体集積回路。
【００５０】
（付記４）付記３において、
前記内部クロックが第１の周波数に制御される時は、前記内部電源電圧が第１の電圧に制御され、前記内部クロックが第１の周波数より低い第２の周波数に制御される時は、前記内部電源電圧が第１の電圧より低い第２の電圧に制御されることを特徴とする半導体集積回路。
【００５１】
（付記５）付記２乃至４のいずれかにおいて、
前記内部電源電圧の制御された電圧レベルは、それぞれ対応する内部クロックの周波数に対して前記内部回路が動作可能な下限電圧レベルよりも高く制御されることを特徴とする半導体集積回路。
【００５２】
（付記６）付記２または４において、
前記内部電源電圧が前記第２の電圧から第１の電圧に増加制御されるときは、前記内部電源電圧発生回路が生成する前記内部電源電圧が前記第１の電圧に上昇したことが確認された後に、前記内部クロックの周波数が前記第２の周波数から第１の周波数に変更制御されることを特徴とする半導体集積回路。
【００５３】
（付記７）付記１において、
前記内部回路がスタンバイモードに制御される時は、前記内部電源電圧発生回路は内部電源電圧の発生を停止することを特徴とする半導体集積回路。
【００５４】
（付記８）付記７において、
更に、外部からのリセット信号に応答して、前記スタンバイモードから復帰する初期化信号を生成する外部リセット回路を有し、当該初期化信号に応答して、前記内部電源電圧生成回路が前記内部電源電圧の生成を再開することを特徴とする半導体集積回路。
【００５５】
（付記９）付記１において、
パワーオン時において、前記内部電源電圧が最大内部電源電圧レベルに制御されることを特徴とする半導体集積回路。
【００５６】
（付記１０）付記２において、
前記内部回路に含まれるＣＰＵが実行するプログラムに応じて、クロック制御回路が生成する内部クロックの周波数が制御され、更に、内部電源電圧発生回路が生成する内部電源電圧レベルが制御されることを特徴とする半導体集積回路。
【００５７】
（付記１１）付記１０において、
前記実行するプログラムによって高速動作モードか低速動作モードかが判別され、前記高速動作モード時には、前記内部クロックの周波数がより高く、前記内部電源電圧がより高く制御され、前記低速動作モード時には、前記内部クロックの周波数がより低く、前記内部電源電圧がより低く制御されることを特徴とする半導体集積回路。
【００５８】
（付記１２）付記１０において、
更に、前記内部電源電圧発生回路に電圧制御信号を供給する第１のレジスタと、前記クロック制御回路に動作モード信号を供給する第２のレジスタとを有し、前記ＣＰＵは、実行するプログラムに応じて、前記第１または第２のレジスタの少なくとも１つを変更設定することを特徴とする半導体集積回路。
【００５９】
【発明の効果】
以上、本発明によれば、内部回路の動作モードに応じて、内部電源電圧の電圧レベルが可変制御されるので、低速動作時における消費電力をよりいっそう削減することができる。
【図面の簡単な説明】
【図１】本実施の形態における動作周波数と動作電圧との関係を示す図である。
【図２】図１の内部電源電圧の制御に対応する動作周波数と消費電流との関係を示す図である。
【図３】本実施の形態における半導体集積回路の一部構成図である。
【図４】内部電源電圧発生回路の詳細回路図である。
【図５】電源電圧監視回路の詳細回路図である。
【符号の説明】
１０　　　半導体集積回路
１２　　　内部電源電圧発生回路、直流電圧レギュレータ
１４　　　内部回路
１６　　　内部電源電圧設定レジスタ、第１のレジスタ
１８　　　外部リセット回路
２０　　　ＰＬＬ回路
２２　　　クロック制御回路、クロック・電圧制御回路
２４，２６，２８　　レジスタ
ＥＶｃｃ　　　外部電源電圧
ＩＶｃｃ　　　内部電源電圧
ＥＣＬＫ　　　外部クロック
ＩＣＬＫ　　　内部クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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