(57)【要約】　　　（修正有）【課題】トレンチ分離型ＦＥＴ素子の閾値以下の漏洩電流特性を改善すること。【解決手段】酸化物１２で覆われたシリコン基板１０の上に付着させた積上げ構造体１４の中に垂直方向のスロットを形成し、その後にスロットの側壁にスペーサを形成する。次に基板中にエッチングによってトレンチを形成する。スペーサの除去により、トレンチに隣接して、酸化物で覆われた基板の露出した表面上に水平のレッジが現れる。次にこのレッジに適切な不純物を垂直方向に注入し、それにより素子中の端部導通を抑制する。【選択図】　図８
2004056119.tif 000002
【特許請求の範囲】
【請求項１】
閾値変動が小さいトレンチ分離型ＦＥＴ素子を形成するための保護用構造体であって、
（ａ）スロットを有する積上げ構造体によって覆われている、酸化膜で覆われたシリコン基板と、
（ｂ）前記スロットと実質的に自己整合し、かつ底部及び実質的に垂直な側壁を有し、前記酸化膜を通って前記基板中に延びたトレンチと、
（ｃ）前記積上げ構造体によって覆われてない、前記酸化物で覆われた前記基板の上面部分によって形成され、かつ前記トレンチの上部の縁から所定の長さで設けられた水平なレッジと、
（ｄ）１立方センチ・メートル当りほぼ５×１０１６からほぼ５×１０１８個の不純物原子濃度で、前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分中に注入された、前記基板の導電型と同じ導電型の不純物とを含み、
（ｅ）前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分中に注入される不純物原子の濃度が、前記ＦＥＴ素子のチャネル部分への不純物添加濃度の最大値のほぼ２倍からほぼ４倍であり、前記前記基板のうち前記トレンチの側壁の下側の部分に注入される不純物原子濃度が、前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分に注入される不純物原子濃度のほぼ３０％より小さいことを特徴とする、保護用構造体。
【請求項２】
前記レッジの長さが、ほぼ１００オングストロームからほぼ１，５００オングストロームの範囲にあることを特徴とする、請求項１に記載の保護用構造体。
【請求項３】
前記基板のうち前記トレンチの側壁の下側の部分に注入される不純物原子の濃度が、前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分に注入される不純物原子の濃度のほぼ１０％より小さいことを特徴とする、請求項１または２に記載の保護用構造体。
【請求項４】
前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分の深さは、ほぼ５０オングストロームからほぼ１５００オングストロームの範囲であることを特徴とする、請求項１に記載の保護用構造体。
【請求項５】
閾値変動が小さいトレンチ分離型ＦＥＴ素子を形成するための保護用構造体の製造方法であって、
（ａ）酸化膜で覆われたシリコン基板上に設けられた積上げ構造体中に、前記酸化物の表面で終端する垂直なスロットを形成し、
（ｂ）前記スロットの側壁にスペーサを形成し、
（ｃ）前記スロットと実質的に自己整合し、かつ底部と、実質的に垂直な側壁と、前記スペーサの底部間の間隔にほぼ等しい幅とを有するトレンチを、前記基板中にエッチングし、
（ｄ）前記スペーサを除去して、前記酸化物で覆われた前記基板の露出した表面上に、前記トレンチに隣接した水平なレッジを露出させ、
（ｅ）前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分に、前記水平なレッジに対して垂直に、前記基板の導電型と同じ導電型の不純物をイオン注入することを含み、
前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分中に注入される不純物原子の濃度が、１立方センチ・メートル当りほぼ５×１０１６原子からほぼ５×１０１８原子の範囲にあって、前記ＦＥＴ素子のチャネル部分への不純物添加濃度の最大値のほぼ２倍からほぼ４倍であり、かつ前記基板のうち前記トレンチの側壁の下側の部分に注入される不純物原子の濃度が、前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分に注入される不純物原子の濃度のほぼ３０％より小さくなるように前記不純物をイオン注入することを特徴とする、方法。
【請求項６】
前記レッジの長さが、ほぼ１００オングストロームからほぼ１，５００オングストロームの範囲にあることを特徴とする、請求項５に記載の方法。
【請求項７】
前記基板のうち前記トレンチの側壁の下側の部分に注入される不純物原子の濃度が、前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分に注入される不純物原子の濃度のほぼ１０％より小さいことを特徴とする、請求項５または６に記載の方法。
【請求項８】
前記レッジの下側の前記基板のうち前記トレンチの側壁の上側の部分の深さは、ほぼ５０オングストロームからほぼ１５００オングストロームの範囲であることを特徴とする、請求項５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は概して保護用構造体及びこれの製造方法に係わり、より明確には、電界効果トランジスタ素子の閾値以下の漏洩電流特性の改善に係わる。
【０００２】
【従来技術】
電界効果トランジスタ（ＦＥＴ）は、アナログ・スイッチ、極端に高い入力インピーダンスを持つ増幅器、電圧制御できる抵抗器等、多様な電子的応用分野で非常に有用な素子である。このトランジスタは、メモリ・チップやマイクロプロセッサに使用されているもののように、大規模集積回路（ＬＳＩ），超大規模集積回路（ＶＬＳＩ）用として特に有用である。
【０００３】
高性能の相補型金属酸化膜半導体（ＣＭＯＳ）回路に使用されるＦＥＴは、凹んだ領域の酸化物区域を埋めるものとして、先進的な分離技法を必要とする。１つの非常に一般的な分離技法は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎｏｆ　Ｓｉｌｉｃｏｎ　シリコンの局部酸化）として知られており、例えば米国特許第４，９６５，２２１号に記述されている。ＬＯＣＯＳはある種のＣＭＯＳ用としての用途には適しているが、いくつかの欠点をもっている。例えば、ＬＯＣＯＳの手法は高密度を追及するメモリー用途において、ミクロンより相当小さい寸法に対しては適切ではない。なぜならばこの手法を使うと、この業界で一般に「鳥のくちばし（ｂｉｒｄ’ｓ　ｂｅａｋ）」と呼ばれている望ましくない分離領域の侵食が、素子の活性領域に対して起きてしまうからである。ドーピング（不純物添加）領域を侵食する問題も起こり得る。
【０００４】
現在の技術の観点では、浅いトレンチ分離（ＳＴＩ）技法は、ＬＯＣＯＳ手法のいくつかの面に対して、特に高密度ＣＭＯＳ回路において十分な改善効果をもたらしている。例えばＳＴＩ技法を使うと、素子の分離幅を形成するに当たって、最小のフォトリソグラフィックな寸法を完全に実現することができる。この場合、より高密度な回路設計が可能になる。ＳＴＩ技法の使用はまた、「ラッチ・アップ」に対する抵抗力をはるかに大きくすることができる。ＳＴＩの概略は、Ｂ．Ｄａｖａｒｉ外によって１９８８年のＩＥＤＭ８８、技術ダイジェスト、カタログ番号、８８　ＣＨ２５２８−８、ページ９２〜９５に記述されている。
【０００５】
ＳＴＩ技法の使用は、多くの望ましい回路素子特性をもたらす一方で、この技法もまたいくつかの欠点をもっている。ＳＴＩ技法に共通の１つの大きな欠点は「端部導電（ｅｄｇｅ　ｃｏｎｄｕｃｔｉｏｎ）」の存在であり、即ち埋められた酸化物トレンチの上部と、隣接するシリコン・メサとの間の、上部領域中の過度な漏洩電流である（図１には後述のようにこの領域が描かれている）。大きな端部伝導性を示すＦＥＴ素子は、大きな寄生的漏洩電流が存在するものとして性格付けられ、この性格は非常に望ましくなく、ほぼ０．１ｎＡ／ミクロン以上の漏洩電流を許さない低消費電力の応用においては、特に望ましくない。
【０００６】
端部導通を減らす１つの明白な手法は、素子全体、即ち端部及びプレーナ（平坦部）の両方に均一に不純物添加をすることである。しかしこの解決策は完全に満足できるものではない。なぜならばプレーナ部の閾値も、端部の閾値も増加するからである。そして失われるプレーナ部の電流駆動の量は、抑制された漏洩電流の大きさを上回る。更にこのレベルで不純物添加された素子は、不純物添加がもたらす電界勾配によって引起こされる、漏洩電流による閾値変化を受けやすい。
【０００７】
端部導通を減らすもう１つの試みは、活性な端部マスクを使用するものである。この技法の一例として先ずホウケイ酸ガラスの層が、素子の境界を定めるトレンチの表面上にデポジット（付着）され、そのあとで漏洩電流を抑制する必要のある区域に残るようにパターン化される。不純物添加がそのあとで行われ、不純物はトレンチ全体に拡散する。
【０００８】
活性な端部マスクの使用は実際に端部導通と、付随する寄生的な漏洩電流を減少させるが、新たな問題も発生する。例えばトレンチの垂直の側壁に不純物が添加されるために、素子のソース・ドレイン拡散区域に生じるキャパシタンスが増大し、これは望ましくない。更に素子の幅が狭くなるので、トレンチ側壁の不純物が「基板の感度」、即ちソースとシリコン基板間の電圧の単位変化当りの閾値電圧（Ｖｔ）の変化を増加させる。基板感度の増加は、素子の性能を損ねることが多い。その上、エッチングされたトレンチの底の隅からガラス層を除去するのは非常に困難な（しかし必要な）作業である。
【０００９】
端部導通を減少させるもう１つの技法は、分離用トレンチの側壁に対する斜め方向からのイオン注入を行うことであり、この技法は例えばＧ．Ｆｕｓｅ外による、１９８７年２月出版のＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、Ｖｏｌ．ＥＤ−３４、Ｎｏ．２、ページ３５６〜３６０にある論文、「Ａ　Ｎｅｗ　Ｉｓｏｌａｔｉｏｎ　Ｍｅｔｈｏｄ　ｗｉｔｈ　Ｂｏｒｏｎ−Ｉｍｐｌａｎｔｅｄ　Ｓｉｄｅｗａｌｌｓ　ｆｏｒ　Ｃｏｎｔｒｏｌｌｉｎｇ　Ｎａｒｒｏｗ−Ｗｉｄｔｈ　Ｅｆｆｅｃｔ」に記述されている。しかしこのような技法の採用は、他の技法を使ったときに明白であった、前記の基板感度やキャパシタンスの増加などの欠点の多くをもたらす可能性がある。
【００１０】
【発明が解決しようとする課題】
そこでトレンチ分離のＦＥＴ、特にＳＴＩタイプのＦＥＴにおいては、過度の端部導通を制御できる手法の必要性が依然として存在することは明らかである。その手法は寄生的な漏洩電流を減少させ、しかし素子の電気的出力特性には悪影響を与えないものであるべきである。更に端部導通が抑制されたとき、素子の基板感度が目立って増加してはならない。終りにこの手法は、素子の製造を複雑にし又はコスト高にする、追加の製造工程を伴うものであってはならない。
【００１１】
【課題を解決するための手段】
トレンチ分離型ＦＥＴ素子の閾値以下の漏洩電流特性を改善する方法の発明によって、前述の必要性は満たされることになった。この方法はシリコン基板中のトレンチに隣接して、基板の表面上に水平のレッジ（棚）を形成する工程と、そのあとで素子の端部導通を抑制するのに十分な量の不純物を、レッジ中に垂直方向に注入する工程とを含む。
１つの特定の態様として、この方法は次の工程により成立つ。
（ａ）酸化物で覆われたシリコン基板上に設けられた積上げ構造体中に、前記酸化物の表面で終端する垂直なスロットを形成し、
（ｂ）前記スロットの側壁にスペーサを形成し、
（ｃ）前記スロットと実質的に自己整合（セルフ・アライン）し、かつ底部と、実質的に垂直な側壁と、前記スペーサの底部間の間隔にほぼ等しい幅とを有するトレンチ（溝）を、前記基板中にエッチングし、
（ｄ）スペーサを取除き、前記酸化物で覆われた前記基板の露出した表面上に、前記トレンチに隣接した水平なレッジ（棚）を露出させ、
（ｅ）前記レッジ中に垂直に不純物を注入する。
後述するようにこの方法を採用することにより、端部導通が実質的に除去され、その結果素子の性能が大きく改善されたＦＥＴ素子が作られるようになった。本文では浅いトレンチに対する本発明の適用が強調されているが、本発明はすべてのトレンチ分離型ＦＥＴ素子に対して有用である。
【００１２】
この手法によって作り上げられる保護用構造体、及びこの保護用構造体を持ったＦＥＴ素子もまた本文に記述されている。
【００１３】
【発明の実施の形態】
図１は、典型的な浅いトレンチ分離型ＦＥＴ素子の断面図である。本説明に関する主要な特徴が示されている。この技術分野で熟練した当業者は、その他の特徴（当図では示されていない）もこのような素子には存在することを理解している。そうした特徴とは、例えば種々のｐ／ｎ接合、空乏領域、等々である。この単純化された図には、シリコン・メサ２が分離トレンチ４によって取囲まれており、このトレンチは適切な充填物質、例えば二酸化ケイ素で満たされている。ゲート導体６は通常ポリシリコンのような物質を使って形成される。
【００１４】
トレンチ分離４とシリコン・メサ２との間の境界域の上部隅にある、円で囲った区域８Ａ及び８Ｂは電界が強まる主な場所であり、それにより前記の問題、即ち過度の端部導通が起こる。分離領域の上部がこの図に示されているように、シリコン・メサの上部より引込めて作られているときは、端部導通の問題はこの上部隅を包み込むゲート導体によって更に増強される。
【００１５】
図２は、酸化物層１２（時には「パッド酸化物層」と呼ばれる）で覆われている、一般にはシリコンで作られる基板１０の上部の断面を描いている。酸化物層１２は次いで積上げ構造体１４によって覆われている。パッド酸化物１２は通常比較的薄く、例えばほぼ５０オングストロームからほぼ５００オングストロームの範囲にあり、例えば基板の高温酸化によって形成することができる。パッド酸化物１２はいくつかの他の方法でも作ることができる。例えば二酸化ケイ素、又はシランのような反応性前駆体を、化学気相付着（ＣＶＤ）によってデポジット（付着）させることもできる。
【００１６】
積上げ構造体１４は１層で形成することもできる。直接にパッド酸化物１２の上に付着される単一層は、通常窒化物であり、例えばシリコン窒化物である。この窒化物層（時には「パッド窒化物層」と呼ばれる）はパッド酸化物、及びその下の基板を種々のプロセスの段階で保護することに役立つ。この窒化物層は、通常ほぼ１００オングストロームからほぼ６，０００オングストロームの範囲の厚みを持ち、この厚みは、ほぼ１，５００オングストロームからほぼ３，０００オングストロームの範囲であることが望ましい。窒化物層を付着させるには旧来の手法、例えば化学気相付着（ＣＶＤ）を使える。
【００１７】
ある種の実施では、積上げ構造体１４を少なくとも２層により形成する。例えば、窒化物層の上にポリマー層を付着することができる。半導体製造で共通に使用するさまざまなポリマー、例えばフォトレジスト物質として一般に使われているようなものが使用可能である。積上げ構造体の上部層としてフォトレジスト物質が使われるときは、その物質は引き続いて積上げ構造体中にスロットを形成する（以降に説明する）ときに恐らく使用される、フォトレジスト物質から分離されなくてはならない。２つのフォトレジスト物質の分離は両者の中に入る薄膜、例えば低温ＣＶＤ酸化物、又は窒化物で形成された薄膜を使うことによって行うことができる。このような薄膜は、ほぼ１００オングストロームからほぼ５００オングストロームの範囲の厚みをもつ。
【００１８】
次の製造手順の中で大量の熱発生を伴う過酷なプロセス工程が使われるときは、積上げ層の第一層（例えば窒化物層）上にデポジットされるポリマー層は、ポリイミド物質のような耐熱性をもつ物質で形成されるべきである。このポリマー層の厚さは、（通常の温度用の物質でも高温用の物質でも）部分的には、プロセス条件及び採用される他の物質の性質によって決まる。一般的にはこの厚さは（硬化後）、ほぼ１，０００オングストロームからほぼ６，０００オングストロームの範囲にある。ポリマー層は旧来の手法、例えばスピニングによって付着できる。窒化物層の上にポリマー層を付着させるときは、窒化物層の厚さは、通常ほぼ５００オングストロームからほぼ１，０００オングストロームの範囲になる。
【００１９】
時にはポリマー層の上に低温ＣＶＤ酸化物薄膜、又は窒化物薄膜を付着させる。この場合にはこのような薄膜は、積上げ構造体を通したイメージ伝達の品質を改善する。この薄膜は通常ほぼ１００オングストロームからほぼ５００オングストロームの範囲の厚さをもつ。
【００２０】
積上げ層１４の一部分として使われるもう１つの任意の層として、プラズマ酸化物層か又はプラズマ窒化物層のようなプラズマ・デポジット層がある。この層もまた積上げ構造体を通したイメージ伝達の品質を改善するのに役立つ。このプラズマ層は通常ほぼ１００オングストロームからほぼ５００オングストロームの範囲の厚さをもつ。このような層を作り上げる手法は技術的に周知のものである。プラズマ増強ＣＶＤ（ＰＥＣＶＤ）が１つの共通の手法である。
【００２１】
前記の代表的な積上げ構造体の代りの手法も、勿論可能である。例えばプラズマ・デポジットの層及びポリマー層の代りに、単一の酸化物層を窒化物層の上に付着させることができる。この層用の酸化物の物質は、より速いエッチングのために低密度であることが望ましい。このような層を付着させるためにプラズマＣＶＤを採用できる。酸化物層は通常、ほぼ１，０００オングストロームからほぼ６，０００オングストロームの範囲の厚さをもつ。
【００２２】
この積上げ構造体を作り上げるには、他のさまざまな層、又は層の組合せを採用できることを理解いただきたい。この構造体の特定の特性は、通常本発明に対して決定的に重要ではない。最も適切な層の選択は、多様な要素に基づいて半導体製造技術中の通常の技術を持つ当業者が決定できる。それらの要素には、その後のエッチングの条件、スペーサ物質（以降に説明あり）の望ましいタイプ、スペーサの望ましい幅、プロセス温度の要件、エッチング時の選択項目などがある。
【００２３】
図３に示すように、その後に積上げ構造体１４中にスロット１６が形成される。スロットの両側面が１７Ａ及び１７Ｂとして明示され、スロットの底は番号１８として参照されている。このようなスロットは旧来の技法によって形成できる。例えば、適切なフォトレジスト層（示されていない）を積上げ層の上面を覆って付着させ、その後でスロットの寸法を決めるためにパターン化する。次に定義された区域を、例えば反応性イオン・エッチング（ＲＩＥ）の技法によって方向付けてエッチングする。スロット１６の寸法は、勿論必要とされるトレンチの寸法によって決まる。トレンチは、結果としてスロットのすぐ下に形成されることになる。通常スロットは、ほぼ０．１ミクロンからほぼ２．０ミクロンの範囲の幅をもっている。しかしスロットは製造する特定のＦＥＴに依存し、例えば１センチメートル近くまたはそれ以上まで、極めて大きくすることも可能である。更にマイクロエレクトロニクスに造詣が深い人々は、必然的な技術の進歩の結果、０．１ミクロンよりはるかに小さいスロットを使用することにもなることを理解している。本発明は、そのような状況の下でもまた十分に使用できることが期待されている。
【００２４】
その次にエッチングされた層の側壁（即ちスロット１６の側壁１７Ａと１７Ｂ）に図４、図５に示すようにスペーサを形成する。スペーサは、例えばスペーサ物質の均一な層（図４の層１９）を、酸化物層１２及び積上げ構造体１４の実質的にすべての露出面に付着させ、その後スペーサ層のすべての水平に付着された領域をエッチングすることによって形成できる。
【００２５】
適切なスペーサ物質の選択は、部分的には積上げ層を形成する物質、及びそれらの物質のそれぞれのエッチング選択性に依存している。適切なスペーサ物質の実例は、プラズマ・デポジットによるＣＶＤ酸化物（例えば二酸化ケイ素）、及びパリレン又はフォトレジスト物質のようなポリマーである。スペーサ層の水平領域のエッチングは、シリコン基板上に方向付けされた反応性イオン・ビームを、下向きに注ぐことによって行われる。エッチング処理の後、図５に示すようにスペーサ２０Ａ及び２０Ｂが残る。以降に説明するように、トレンチが形成される間スペーサはその場に残る。
【００２６】
図６に示すようにトレンチ２２を作り上げるためにＲＩＥのような方向付けされたエッチング方法が使われる。トレンチは酸化物層１２を完全に貫通し、シリコン基板１０中に伸びている。ＦＥＴ素子ではこの深さは通常、ほぼ０．１ミクロンからほぼ１０ミクロンの範囲にある。浅いトレンチの技術では、この深さは通常ほぼ０．５ミクロンより小さい。
【００２７】
トレンチの側壁２６Ａ及び２６Ｂは、基板の水平面に対して実質的に垂直であるべきで、即ちほぼ７０度より小さくなく、望ましくはほぼ８５度より小さくない角度であるべきである。図６及び図７に明白に示したように、トレンチの幅は、２つのスペーサ２０Ａ及び２０Ｂの底部間の間隔にほぼ等しい。典型的なＦＥＴではこの幅は通常、ほぼ０．１ミクロンからぼぼ２．０ミクロンの範囲にある。しかしスロットに関連して前述したように、この技術分野に熟練した当業者は、本発明はこの範囲を越えた、即ち０．１ミクロン以下、又はほぼ２．０ミクロン以上のトレンチ幅にも適用できることを理解するはずである。
【００２８】
図７に示したように、スペーサはトレンチ２２の形成の後に除去される。スペーサの除去は、例えばもう１つのエッチング手順、つまり通常はプラズマ・エッチング（等方性モード）、又は湿式化学エッチングのような等方性エッチングのいずれかの手順によって行うことができる。この技術分野の通常の技術を持つ当業者は、スペーサの除去に対して採用される特定のエッチング技法が、シリコン基板又は素子中の他のいかなる層にも影響を与えないように選択されねばならないことを理解している。
【００２９】
スペーサの除去により水平のレッジ（図７の２８Ａ及び２８Ｂ）が現われ、この部分は本発明の主要な要素である。望ましい実施例では、このレッジの上面は露出したパッド酸化物層１２である。パッド酸化物層がスペーサの除去と一緒に取除かれてしまうときは、新しい酸化物層を今まで存在した酸化物層の厚さとほぼ同じ厚さに、高温下で再成長させることができる。
【００３０】
代替実施例においては、パッド酸化物層は再生される必要がない（あるいはスペーサ除去後にパッド酸化物層が残っているときは、意識的に取除く）。言い換えれば、レッジの上面は基板の表面そのものであり、不純物は直接に基板中に注入することができる。この種の注入法においては、ゲート酸化物の品質が悪影響を受けないように注意が必要である。
【００３１】
図７でトレンチのそれぞれの側面の上部に２８Ａ及び２８Ｂとして示されているこれらのレッジは、積上げ層によって覆われていない基板の上面によって形成されている。レッジはスロットの側壁からトレンチの縁まで伸びている。そしてレッジの長さはスロット側壁の底部の隅（即ちトレンチ２２から最も遠い隅）からトレンチの縁までの間隔として定義される。この長さは図７の断面図中に見られるように、寸法「Ｘ」として示されている。この長さは、通常ほぼ１００オングストロームからほぼ２，０００オングストロームの範囲にある。ほぼ２，０００オングストローム以上の長さになると、素子の実効幅を減じることになり、これに対し、ほぼ１００オングストロームに満たない長さでは、端部導通を減少させるのに十分な不純物注入をすることができない。望ましいレッジの長さは、ほぼ１００オングストロームからほぼ１，５００オングストロームの範囲であり、本発明のある種の実施例においての特に望ましいレッジの長さは、ほぼ１００オングストロームからほぼ５００オングストロームの範囲である。
【００３２】
前述のようにその後にこのレッジに対して、図８に示されているように不純物が垂直に注入される。不純物の選択は、当然のこととして製造される特定のＦＥＴ素子に依存している。例えばＦＥＴ素子がｎチャネル型であるときは、通常ホウ素（ボロン）が不純物として使われる。ＦＥＴ素子がｐチャネル型であるときは通常は、ヒ素又はリン（燐）が不純物として使われる。図８で記号「Ｉ」は、不純物イオンの注入を示すために使われている。
【００３３】
不純物を注入する技法は当該技術分野では周知のことであり、例えば次の参考書、１９７９年、ＭｃＧｒａｗ−Ｈｉｌｌ社出版、Ｊ．Ｍｉｌｌｍａｎ著の「Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ」、１９７８年、ＭｃＧｒａｗ−Ｈｉｌｌ社出版、Ｅ．Ｓ．Ｙａｎｇ著の「Ｆｕｎｄａｍｅｎｔａｌｓ　ｏｆ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ」、１９８８年、ＭｃＧｒａｗ−Ｈｉｌｌ社出版、Ｓ．Ｍ．Ｓｚｅ（編集）による「ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ」に記述されている。実際の注入においては一般にイオン注入器が使われる。ジボラン、ホスフィン、又はアルシンなどのような不純物源を導入するためには、通常窒素のような不活性のキャリア・ガスが使われる。
【００３４】
図８に示すように注入の方向は、シリコン基板の上面に対して実質的に垂直である。この技術分野で普通の知識を持つ当業者は、現在利用できる機器を使って注入方向を非常に正確に制御できることを理解している。それ故に注入の方向は、基板の上面に対して実質的に垂直にすべきである。
【００３５】
レッジに注入される不純物原子の濃度は通常、１立方センチ・メートル当りほぼ５×１０１６原子から、１立方センチ・メートル当りほぼ５×１０１８原子の範囲である。前記の大きい方の値より大きい不純物量になると、素子のプレークダウン問題を引起こし、特に近傍に高い注入濃度のソース拡散領域があるときは起こしやすい。前記の低い方の値より小さい不純物量では、素子の端部導通を低下させるのに十分ではない。
【００３６】
レッジへの不純物注入の適切な量を表すもう１つの方法は、素子中のチャネルへの注入のレベルに関係付けるものであり、即ち（素子の隅又は「端部」ではなく）素子の中央部の幅におけるものである。本発明においてレッジに注入される不純物原子の濃度は、チャネルへの不純物注入濃度最大値のほぼ２倍からほぼ４倍であるべきである。そこでチャネルへの不純物注入濃度の最大値が、１立方センチ・メートル当り２×１０１７原子であるときは、レッジ中の不純物原子濃度は１立方センチ・メートル当りほぼ４×１０１７から、１立方センチ・メートル当りほぼ８×１０１７原子であるべきである。更に特定の不純物濃度については、後記のように素子のシミュレートされた電流出力特性を観察することによって決定できる。
【００３７】
図８には不純物イオンを注入する一般的領域が点描によって示されている。図から明らかなように、レッジへ不純物を注入すると、結果的にはトレンチの底２４にも不純物の一部が注入される。トレンチ底への注入は望ましいものであり、それは一般に素子の分離特性を改善し、特にＳＴＩの場合に改善効果が大きいからである。
【００３８】
イオン注入の深さは、部分的にはイオン注入器の注入エネルギーの設定に依存している。例えば端部導通を抑制するために、１価のホウ素イオン（Ｂ＋）を注入するときのエネルギー・レベルは、通常ほぼ１０ＫｅＶからほぼ５０ＫｅＶの範囲である。他の不純物に対する適切な注入エネルギー・レベルは、この分野の技術に熟練した当業者が過度な労力なしに決定できる。レッジに関する注入深さは、端部導通を実質的に除去するのに丁度十分になるところにすべきである。その丁度十分な深さよりも大きなイオン浸透、即ちトレンチの側壁への浸透は、端部導通を十分に抑制できないばかりか基板感度を増加させ、接合部キャパシタンスを増加させることにもなる可能性がある。基板への不純物浸透の一般的な深さの範囲は、ほぼ５０オングストロームからほぼ１，５００オングストロームの範囲である。望ましくはその範囲は、ほぼ１００オングストロームからほぼ５００オングストロームである。トレンチの底２４に対しては、同じ範囲の不純物浸透が起こることになる。
【００３９】
前述のように、トレンチの側壁２６Ａ及び２６Ｂに含まれる不純物原子の濃度は、できるだけ小さいことが重要である。本発明（即ち基板レッジへの垂直方向のイオン注入を含む技術）を使用すると、結果としてトレンチの側壁に注入される不純物原子の濃度が、レッジに注入される不純物原子濃度の最大値のほぼ３０％以下になる。望ましい実施例においては、側壁に注入される不純物原子の濃度は、レッジに注入される不純物原子濃度のほぼ１０％より小さい。
【００４０】
本発明に従って不純物を注入した後、標準のＣＭＯＳトレンチ分離手法（本文では記述されていない）を使って、素子の製造を完成させることができる。一般的にはトレンチは、次にＣＶＤ酸化物（テトラエトキシ・モノシラン（ＴＥＯＳ）から作ることができる）のような絶縁物で充填され、その後に平坦にされる。次に積上げ構造体及びパッド酸化物（存在する場合）を取除き、ゲート酸化物領域を成長させ（又はデポジットして）画定する。そしてゲート導体を画定し、ソース及びドレイン領域に不純物を注入する。その後に配線を配置することができる。この技術分野で周知のそれ以外の手順、例えば絶縁層の付着、バイア穴の形成、等々を適切ならば実施してもよい。
【００４１】
トレンチ分離の技法は、例えばＤａｖａｒｉ外による前記の論文や、同様に次の参考文献に一般的に記述されている。それらはＩＥＥＥ　Ｃｔ．Ｎｏ．８８　ＣＨ−２５９７−３、ページ１９〜２０にあるＴ．Ｍｉｕｒａ外による「１９８８　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ」、１９８６年１１月発行のＩＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ、Ｖｏｌ．２９，Ｎｏ．６、ページ２７６０〜２７６１などである。更にＦＥＴの製造技法は、前記のＭｉｌｌｍａｎ及びＳｚｅによるテキストのような多くの文献に、一般的に記述されている。ＣＭＯＳ素子もまた当該技術全体を通じて、例えば前記のＣｈｅｎによる発明に記述されている。
【００４２】
前記の説明からも明らかなように、本発明のもう１つの面は、改良されたトレンチ分離型のＦＥＴ素子を作るのに有用な、保護構造体に関係している。この保護構造体は次のものから成立っている。即ち、
（ａ）酸化物で覆われたシリコン基板であって、その上に積上げ構造体があり、その中に基板の水平な上面に伸びているスロットがあるものと、
（ｂ）基板の中に入り込んでいる少くとも１つの分離用トレンチであって、このトレンチはスロットによって実質的に自己整合され、トレンチ底及び実質的に垂直なトレンチ側壁を持つものと、
（ｃ）積上げ構造体によって覆われていない、酸化物で覆われた基板の上面によって形成されている水平なレッジであって、トレンチから最も遠い積上げ構造体の垂直な端部から、トレンチの上部の縁まで伸びているものと、
（ｄ）１立方センチ・メートル当りほぼ５×１０１６からほぼ５×１０１８の不純物原子の濃度で、レッジ中に注入された不純物とより成る。
【００４３】
望ましい実施例においては、レッジに注入される不純物原子の濃度は、チャネルへの注入濃度の最大値の原子濃度のほぼ２倍からほぼ４倍であり、トレンチの側壁に注入される不純物原子の濃度は、レッジ中の濃度のほぼ３０％より小さい。更に積上げ構造体は、前記の手法で作ることができる。
【００４４】
前記のように保護構造体は、改良されたＦＥＴを作るのに非常に有用である。このような素子は、最低限度以下の分離特性をもつものとして容易に製造することができ、その結果ソースとドレイン間により大きな相互接続領域を提供することができる。その故にこのような構造をもつトレンチ分離型ＦＥＴは、本発明のもう１つの面を構成する。
【００４５】
図９は、本発明によらないで製作されたＦＥＴ素子の、一般的な出力特性を表している。図１０は、本発明の教示に従って製作された同じタイプの素子の、一般的な出力特性を示している。電流対ゲートーソース間電圧の特性が、それぞれの素子に対してシミュレートされており、そしてこの特性は、１，０００オングストロームのゲート「ラップ・アラウンド」をもつ素子の、三次元ＦＩＥＬＤＡＹモデルを使って得られた。このようなシミュレーション技法は例えば、Ｅ．Ｂｕｔｕｒｌａ外によるＮＡＳＣＯＤＥ　ＶＩ中の「Ａ　Ｎｅｗ　Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ　Ｄｅｖｉｃｅ　Ｓｉｍｕｌａｔｉｏｎ　Ｆｏｒｍｕｌａｔｉｏｎ」、ＤｕｂｌｉｎのＪ．Ｊ．Ｈ．Ｍｉｌｌｅｒ編集によるＰｒｏｃ．　Ｓｉｘｔｈ．　Ｉｎｔｅｒ．　Ｃｏｎｆ．中の「Ｎｕｍｅｒｉｃａｌ　Ａｎａｌｙｓｉｓ　ｏｆ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ」、及び１９８９年のＢｏｏｌｅ　Ｐｒｅｓ　Ｌｔｄ．、ページ２９１等々に記述されている。
【００４６】
それぞれのシミュレーションにおいて、それぞれの曲線はさまざまな素子幅を表しており、次のパラメータは維持されている。
Ｌｅｆｆ　（素子の実効チャネル長）＝０．２５ミクロン
ＶＤＳ　　（ドレインとソース間の電圧）＝３．６ボルト
ＶＳＸ　　（ソースとシリコン基板間の電圧）＝０．０ボルト
Ｔ　　（シリコン基板の温度）＝８５℃
【００４７】
図９を参照すると、ゲートとソース間の電圧のほぼ０．３Ｖからほぼ０．７Ｖの範囲で曲線に「キンク即ち変曲部」があり、素子の幅にわたってほぼ４００ｍＶの閾値電圧（Ｖｔ）の変動が見られる。この変動は時には「デルタＶｔ」として表され、端部導通のひどさを示すものとなる。（理想的にはデルタＶｔを可能な限りゼロに近ずけるべきである。）前述のように、このような低電力、低漏洩電流の素子に対して端部導通は重大な問題であり、これらの素子は、ゲートーソース間電圧の増加に伴ってソース電流が非常に急速に増加することができるときのみ、適切に動作する。この曲線のキンクを除去する試み、即ち素子全体に更に多くの不純物を注入することによって端部導通を減少させる方法は、ある程度うまく行くであろうが、一方で素子の動作速度も遅くしてしまう。
【００４８】
前述のように図１０は、本発明の手法で形成した素子の出力特性を表している。曲線のキンクは明らかに取除かれており、これは端部導通がほぼ完全に抑制されているからである。同じソース電流変化範囲においてデルタＶｔはほぼ２５ｍＶに下っており、基板感度や接合部キャパシタンスの増加もない。
【００４９】
本発明の方法で形成した素子の非動作時の電流は、端部導通を抑制した故に十分に減少している（一般に２桁減る）。このことによりチャネル部への不純物注入を減らすことができ、しかも非動作時の電流を減らす目的には合っている。
図１０に示された出力特性をもつ、本発明の方法で形成した素子においては、チャネルへの不純物注入が減らされており、１ミクロンの素子幅Ｗに対しての非動作時電流は、高い端部導通を示す（図９）素子の非動作時電流に等しくなる。それ故により大きな動作時電流を実現できる。図１０から明らかなように、ソース電流は素子の幅Ｗにかなり比例に近い関係になり、それは全ソース電流に対する端部導通の寄与が無視できるからである。
【図面の簡単な説明】
【図１】浅いトレンチ分離型ＦＥＴ素子の断面図である。
【図２】本発明の一実施例に従って形成されるＦＥＴ素子のための例示的な保護構造を作る際に使用される一工程を示す。
【図３】本発明の一実施例に従って形成されるＦＥＴ素子のための例示的な保護構造を作る際に使用される一工程を示す。
【図４】本発明の一実施例に従って形成されるＦＥＴ素子のための例示的な保護構造を作る。
【図５】本発明の一実施例に従って形成されるＦＥＴ素子のための例示的な保護構造を作る際に使用される一工程を示す。
【図６】本発明の一実施例に従って形成されるＦＥＴ素子のための例示的な保護構造を作る際に使用される一工程を示す。
【図７】本発明の一実施例に従って形成されるＦＥＴ素子のための例示的な保護構造を作る際に使用される一工程を示す。
【図８】本発明の一実施例に従って形成されるＦＥＴ素子のための例示的な保護構造を作る際に使用される一工程を示す。
【図９】本発明の方法によらないで形成されたＦＥＴ素子の典型的な出力特性を表す。
【図１０】本発明の教示に従って形成されたＦＥＴ素子の典型的な出力特性を表す。
【符号の説明】
２　　　　　　　　　シリコン・メサ
４　　　　　　　　　トレンチ
６　　　　　　　　　ゲート導体
８Ａ，８Ｂ　　　　　電界が強まる場所
１０　　　　　　　　シリコン基板（サブストレート）
１２　　　　　　　　酸化膜層
１４　　　　　　　　積上げ構造体
１６　　　　　　　　スロット
１７Ａ、１７Ｂ　　　スロットの両側面
１８　　　　　　　　スロットの底
１９　　　　　　　　スペーサ層
２０Ａ、２０Ｂ　　　スペーサ
２２　　　　　　　　トレンチ
２４　　　　　　　　トレンチの底
２６Ａ、２６Ｂ　　　トレンチの側壁
２８Ａ、２８Ｂ　　　水平なレッジ
Ｘ　　　　　　　　　レッジの長さ
Ｉ　　　　　　　　　不純物イオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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