(57)【要約】【課題】軽微な異常がある場合に外部接続されている機器側での対応を可能とするスイッチ回路を提供する。【解決手段】ＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ１の入力電圧検出回路（抵抗Ｒ２及びＲ３）と、ＭＯＳトランジスタＱ１の出力電圧検出回路（抵抗Ｒ４及びＲ５）と、ＭＯＳトランジスタＱ１を流れる電流の検出回路（抵抗Ｒ１及び演算増幅器４）と、ＭＯＳトランジスタＱ１周辺温度の検出回路（温度センサ５）と、各検出回路の検出結果に応じてＭＯＳトランジスタＱ１のオン／オフを制御するとともに各検出回路の検出結果をデジタル信号としてデータ出力端子７を介して外部に出力するロジック回路６と、を備えるスイッチ回路。【選択図】      図１
2004248415.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ素子と、
前記スイッチ素子の入力電圧、前記スイッチ素子の出力電圧、前記スイッチ素子を流れる電流、及び前記スイッチ素子の周辺温度の少なくとも一つを検出する検出手段と、
前記検出手段の検出結果に応じて前記スイッチ素子のオン／オフを制御する制御手段と、
前記検出手段の検出結果をデジタル信号として外部に出力する外部出力手段と、
を備えることを特徴とするスイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチ回路に関するものである。特に保護機能を有するスイッチ回路に関するものである。
【０００２】
【従来の技術】
従来のスイッチ回路の一構成例であって特許文献１に開示されているハイサイドスイッチ回路を図３に示す。図３のハイサイドスイッチ回路は、Ｐチャネル形ＭＯＳトランジスタ３１と、ゲート制御回路３２と、過電流検出回路３３と、Ｄ／Ａ変換器３４と、入力端子３５と、出力端子３６とを備えている。
【０００３】
入力端子３５に電源回路３７が接続され、出力端子３６に負荷３８が接続され、ゲート制御回路３２及び過電流検出回路３３それぞれにコントローラ３９が接続される。ＭＯＳトランジスタ３１がオンである場合、電源回路３７がハイサイドスイッチ回路３０を介して負荷３８に電力を供給する。一方、ＭＯＳトランジスタ３１がオフである場合、電源回路３７から負荷３８への電力供給がハイサイドスイッチ回路３０によって遮断される。
【０００４】
ゲート制御回路３２は、ＭＯＳトランジスタ３１をオフ状態からオン状態とする際に、Ｄ／Ａ変換器３４を介してＭＯＳトランジスタ３１のゲートに供給する電圧を徐々に変化させて、ＭＯＳトランジスタ３１のオン抵抗を一旦高抵抗とした後、徐々に小さくする制御を行い（この動作を「スロースタート動作」という）、スロースタート動作時に過電流検出回路３３に送出するスロースタート信号をアクティブ状態にする。
【０００５】
過電流検出回路３３は、出力端子３６に流れる電流が所定値を越えると過電流を検出する。そして、スロースタート信号がアクティブ状態のときに過電流状態を検出すると、過電流検出回路３３は、過電流検出した旨を外部（コントローラ３９）に通知するフラグをオンにする。この通知を受けたコントローラ３９は、ゲート制御回路３２に送出する制御信号をオフ状態に設定する。ゲート制御回路２は、オフ状態の制御信号を受けてＤ／Ａ変換器３４の出力を入力端子３５の電圧レベルに切り替え、ＭＯＳトランジスタ３１をオフする。これにより、ショートモードのような異常電流発生時には、ＭＯＳトランジスタ３１をオフすることができる。したがって、ハイサイドスイッチ回路３０及び負荷３８が異常電流による破損から未然に保護される。
【０００６】
一方、スロースタート信号がインアクティブ状態のときに過電流状態を検出した場合には、過電流検出回路３３は、ゲート制御回路３２に送出する過電流検出信号をアクティブ状態とし、ゲート制御回路３２に過電流を検出した旨を通知する。この通知を受けたゲート制御回路３２はスロースタート動作を行う。これにより、インラッシュ電流が流れたときは電流制限を行うがＭＯＳトランジスタ３１をオフ状態のままとしないことができる。したがって、電流供給を行いながらハイサイドスイッチ回路３０及び負荷３８をインラッシュ電流による破損から未然に保護することができる。
【０００７】
【特許文献１】
特開２００２−５１４４９号公報  （段落００３２−００５４、第１図）
【０００８】
【発明が解決しようとする課題】
上述したとおり図３のハイサイドスイッチ回路３０では、過電流による破損から未然に保護している。
【０００９】
また、ＭＯＳトランジスタ３１を流れる電流が過電流検出回路３３で設定された電流以内であれば、過電流検出回路３３は過電流を検出しないので、ＭＯＳトランジスタ３１を流れる電流が多めであっても正常範囲で有る場合と同様の動作をしていた。すなわち、軽微な異常や異常の前兆があっても何ら対処をしていなかった。
【００１０】
なお、過電流検出回路３３がフラグを外部（コントローラ３９）に通知しているが、そのフラグの内容は過電流であるか否かであるのみであるので、ハイサイドスイッチ回路３０は過電流になる前の軽微な異常をコントローラ３９に通知することはできなかった。
【００１１】
本発明は、上記の問題点に鑑み、軽微な異常がある場合に外部接続されている機器側での対応を可能とするスイッチ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るスイッチ回路においては、スイッチ素子と、前記スイッチ素子の入力電圧、前記スイッチ素子の出力電圧、前記スイッチ素子を流れる電流、及び前記スイッチ素子の周辺温度の少なくとも一つを検出する検出手段と、前記検出手段の検出結果に応じて前記スイッチ素子のオン／オフを制御する制御手段と、前記検出手段の検出結果をデジタル信号として外部に出力する外部出力手段と、を備える構成とする。
【００１３】
本発明に係るスイッチ回路は、検出手段の検出結果に応じてスイッチ素子のオン／オフを制御する制御手段を有するので、過電圧等の異常が生じた場合にスイッチ素子をオフにして異常による破損を未然に防止することができる。さらに、本発明に係るスイッチ回路は、検出手段の検出結果をデジタル信号として外部に出力する外部出力手段を有するので、軽微な異常がある場合に外部接続されている機器側での対応が可能となる。例えば、外部出力手段から出力されるデジタル信号を外部のマイクロコンピュータが入力し、そのマイクロコンピュータが入力したデジタル信号に応じてスイッチ回路の出力側に接続される負荷の動作モードを制御するようにするとよい。
【００１４】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係るスイッチ回路の一構成例であるハイサイドスイッチ回路を図１に示す。図１のハイサイドスイッチ回路１０は、入力端子１と、出力端子２と、グランド端子３と、演算増幅器４と、温度センサ５と、ロジック回路６と、データ出力端子７と、異常時の各種検出結果を記憶する不揮発性メモリ８と、Ｐチャネル形ＭＯＳトランジスタＱ１と、抵抗Ｒ１〜Ｒ５とを備えている。
【００１５】
入力端子１が電流検出用抵抗Ｒ１を介してＭＯＳトランジスタＱ１のソースに接続され、ＭＯＳトランジスタＱ１のドレインが出力端子２に接続される。入力端子１と抵抗Ｒ１との共通接続点に演算増幅器４の非反転入力端子が接続され、抵抗Ｒ１とＭＯＳトランジスタＱ１との共通接続点に演算増幅器４の反転入力端子が接続される。また、ＭＯＳトランジスタＱ１のソースが抵抗Ｒ２と抵抗Ｒ３とからなる直列接続体を介してグランド端子３に接続され、ＭＯＳトランジスタＱ１のドレインが抵抗Ｒ４と抵抗Ｒ５からなる直列接続体を介してグランド端子３に接続される。そして、演算増幅器４の出力信号、温度センサ５の出力信号、抵抗Ｒ２と抵抗Ｒ３との共通接続点電位の信号、及び抵抗Ｒ４と抵抗Ｒ５との共通接続点電位の信号が、ロジック回路６に入力される。ロジック回路６は更に、ＭＯＳトランジスタＱ１のゲート、データ出力端子７、及び不揮発性メモリ８に接続される。
【００１６】
入力端子１に電源回路１０１が接続され、出力端子２に負荷１０２が接続される。また、データ出力端子７にマイクロコンピュータ１０３が接続され、グランド端子３が接地される。ＭＯＳトランジスタＱ１がオンである場合、電源回路１０１がハイサイドスイッチ回路１０を介して負荷１０２に電力を供給する。一方、ＭＯＳトランジスタＱ１がオフである場合、電源回路１０１から負荷１０２への電力供給がハイサイドスイッチ回路１０によって遮断される。
【００１７】
抵抗Ｒ１及び演算増幅器４によって、ＭＯＳトランジスタＱ１の入力電流が検出され、その検出結果がロジック回路６に送出される。また、温度センサ５によってＭＯＳトランジスタＱ１周辺の温度が検出され、その検出結果がロジック回路６に送出される。また、抵抗Ｒ２と抵抗Ｒ３からなる直列接続体によってＭＯＳトランジスタＱ１の入力電圧が検出され、その検出結果がロジック回路６に送出される。また、抵抗Ｒ４と抵抗Ｒ５からなる直列接続体によってＭＯＳトランジスタＱ１の出力電圧が検出され、その検出結果がロジック回路６に送出される。
【００１８】
ロジック回路６は、入力した各種検出結果に基づいてＭＯＳトランジスタＱ１を制御するとともに各種検出結果をデジタル信号に変換して、データ出力端子７に出力する。なお、ロジック回路６が出力するデジタル信号は、シリアル信号であってもパラレル信号であっても構わない。更には、１ビットのモード切替信号の集合であっても構わない。
【００１９】
マイクロコンピュータ１０３は、データ出力端子７から出力されるデジタル信号を入力し、そのデジタル信号を解析して、ＭＯＳトランジスタＱ１の入力電流、入力電圧、出力電圧、及びＭＯＳトランジスタＱ１周辺の温度の少なくとも１つが正常範囲より外れている場合、その外れている度合いに応じて負荷１０２の動作状態を制御する。具体的には、マイクロコンピュータ１０３が負荷１０２の動作モードを通常モードから休止モードやセーブモード（軽負荷モード）等に変更する。例えば、負荷１０２がモータをＰＷＭ制御するモータ制御装置である場合は、データ出力端子７から出力されるデジタル信号によってモータ制御用ＰＷＭ信号のオンデューティが補正されて負荷１０２の動作モードが切り替わる構成にするとよい。
【００２０】
これにより、ハイサイドスイッチ回路１０の軽微な異常が負荷１０２の制御によって解消されるので、電源回路１０１、ハイサイドスイッチ回路１０、負荷１０２、及びマイクロコンピュータ１０３からなるシステムの動作が安定する。また、軽微な異常であったものが、ハイサイドスイッチ回路１０がオンのままではハイサイドスイッチ回路１０及び負荷１０２が破損するほどの大きな異常に移行することを未然に防止することができる。
【００２１】
また、ロジック回路６は、入力した各種検出結果に基づいて過電流、入力電圧の過電圧、入出力間電圧の過電圧、及び温度異常のいずれか一つでも生じた場合、そのときの各種検出結果をデジタル信号として不揮発性メモリ８に格納するとともに、ＭＯＳトランジスタＱ１をオフにする。なお、ロジック回路６から不揮発性メモリ８に送出されるデジタル信号は、シリアル信号であってもパラレル信号であっても構わない。また、ハイサイドスイッチ回路１０がオンのままではハイサイドスイッチ回路１０及び負荷１０２が破損するほどの大きな異常に移行してしまった場合に、ＭＯＳトランジスタＱ１をオフするので、ハイサイドスイッチ回路１０及び負荷１０２が保護される。また、ハイサイドスイッチ回路１０がオンのままではハイサイドスイッチ回路１０及び負荷１０２が破損するほどの大きな異常が発生すると、そのときの各種検出結果がデジタル信号として不揮発性メモリ８に格納されるので、その後不揮発性メモリ８にアクセスすることで異常発生状況の特定に役立てることができる。なお、このような異常が発生したときにデジタル信号を格納するメモリは不揮発性であるので、電力供給が遮断されても格納したデータが消滅することは殆どない。
【００２２】
次に、本発明に係るスイッチ回路の他の構成例であるローサイドスイッチ回路を図２に示す。なお、図２において図１と同一の部分には同一の符号を付す。図２のローサイドスイッチ回路２０は、出力端子２と、グランド端子３と、演算増幅器４と、温度センサ５と、ロジック回路６と、データ出力端子７と、不揮発性メモリ８と、Ｎチャネル形ＭＯＳトランジスタＱ２と、抵抗Ｒ１〜Ｒ５とを備えている。
【００２３】
出力端子２がＭＯＳトランジスタＱ２のドレインに接続され、ＭＯＳトランジスタＱ２のソースが電流検出用抵抗Ｒ１を介してグランド端子３に接続される。ＭＯＳトランジスタＱ２と抵抗Ｒ１との共通接続点に演算増幅器４の非反転入力端子が接続され、抵抗Ｒ１とグランド端子３との共通接続点に演算増幅器４の反転入力端子が接続される。また、ＭＯＳトランジスタＱ１のドレインが抵抗Ｒ２と抵抗Ｒ３からなる直列接続体を介してグランド端子３に接続され、ＭＯＳトランジスタＱ１のソースが抵抗Ｒ４と抵抗Ｒ５からなる直列接続体を介してグランド端子３に接続される。そして、演算増幅器４の出力信号、温度センサ５の出力信号、抵抗Ｒ２と抵抗Ｒ３との共通接続点電位の信号、及び抵抗Ｒ４と抵抗Ｒ５との共通接続点電位の信号が、ロジック回路６に入力される。ロジック回路６からの出力は、ＭＯＳトランジスタＱ２のゲート、データ出力端子７、及び不揮発性メモリ８に接続される。なお、マイクロコンピュータ１０３につながる信号は、不揮発性メモリ８につながる信号を共用するようにしている。
【００２４】
出力端子２に負荷１０２のローサイドが接続される。そして、負荷１０２のハイサイドに電圧ＶＤが印加されている。また、データ出力端子７にマイクロコンピュータ１０３が接続され、グランド端子３が接地される。ＭＯＳトランジスタＱ２がオンである場合、負荷１０２に電流が流れるので負荷１０２に電力が供給される。一方、ＭＯＳトランジスタＱ１２がオフである場合、負荷１０２に電流が流れないので負荷１０２に電力が供給されない。
【００２５】
抵抗Ｒ１及び演算増幅器４によって、ＭＯＳトランジスタＱ２に流れる電流が検出され、その検出結果がロジック回路６に送出される。また、温度センサ５によってＭＯＳトランジスタＱ２周辺の温度が検出され、その検出結果がロジック回路６に送出される。また、抵抗Ｒ２と抵抗Ｒ３からなる直列接続体によってＭＯＳトランジスタＱ２の出力電圧（ドレイン電圧）が検出され、その検出結果がロジック回路６に送出される。また、抵抗Ｒ４と抵抗Ｒ５からなる直列接続体によってＭＯＳトランジスタＱ２の入力電圧（ソース電圧）が検出され、その検出結果がロジック回路６に送出される。
【００２６】
ロジック回路６は、入力した各種検出結果に基づいてＭＯＳトランジスタＱ２を制御するとともに各種検出結果をデジタル信号に変換して、不揮発性メモリ８及びデータ出力端子７に出力する。なお、ロジック回路６が出力するデジタル信号は、シリアル信号であってもパラレル信号であっても構わない。
【００２７】
マイクロコンピュータ１０３は、データ出力端子７から出力されるデジタル信号を入力し、そのデジタル信号を解析して、ＭＯＳトランジスタＱ２を流れる電流、ＭＯＳトランジスタＱ２の入力電圧、ＭＯＳトランジスタＱ２の出力電圧、及びＭＯＳトランジスタＱ２周辺の温度の少なくとも１つが正常範囲より外れている場合、そのデータを不揮発性メモリ８に記憶させるとともにその外れている度合いに応じて負荷１０２の動作状態を制御する。具体的には、マイクロコンピュータ１０３が負荷１０２の動作モードを通常モードから休止モードやセーブモード（軽負荷モード）等に変更する。例えば、負荷１０２がモータをＰＷＭ制御するモータ制御装置である場合は、データ出力端子７から出力されるデジタル信号によってモータ制御用ＰＷＭ信号のオンデューティが補正されて負荷１０２の動作モードが切り替わる構成にするとよい。
【００２８】
これにより、ローサイドスイッチ回路２０の軽微な異常が負荷１０２の制御によって解消されるので、ローサイドスイッチ回路２０、負荷１０２、及びマイクロコンピュータ１０３からなるシステムの動作が安定する。また、軽微な異常からローサイドスイッチ回路２０がオンのままではローサイドスイッチ回路２０及び負荷１０２が破損するほどの大きな異常に移行することを未然に防止することができる。
【００２９】
また、ロジック回路６は、入力した各種検出結果に基づいて過電流、入力電圧の過電圧、入出力間電圧の過電圧、及び温度異常のいずれか一つでも生じた場合、そのときの各種検出結果をデジタル信号に変換して不揮発性メモリ８に格納するとともに、ＭＯＳトランジスタＱ２をオフにする。また、ローサイドスイッチ回路２０がオンのままではローサイドスイッチ回路２０及び負荷１０２が破損するほどの大きな異常に移行してしまった場合に、ＭＯＳトランジスタＱ２をオフするので、ローサイドスイッチ回路２０及び負荷１０２が保護される。また、そのときの各種検出結果がデジタル信号として不揮発性メモリ８に格納されるので、その後不揮発性メモリ８にアクセスすることで、異常発生状況の特定に役立てることができる。なお、このような異常が発生したときにデジタル信号を格納するメモリは不揮発性であるので、電力供給が遮断されても格納したデータが消滅することは殆どない。
【００３０】
また、図１のハイサイドスイッチ回路１０及び図２のローサイドスイッチ回路２０において不揮発性メモリ８と不揮発性メモリ８以外の回路とは一般的に互いに製造プロセスが大きく異なるので、不揮発性メモリ８を具備する第１の半導体チップと不揮発性メモリ８以外の回路を具備する第２の半導体チップをそれぞれ別個に製造し、その第１の半導体チップ１と第２の半導体チップ２とをバンプにより接続するいわゆるチップ・オン・チップの構成にすることが望ましい。
【００３１】
なお、上述したローサイドスイッチ回路２０では、データ出力端子７を経由してマイクロコンピュータ１０３につながる信号は不揮発性メモリ８につながる信号を共用するようにしているが、不揮発性メモリ８の出力をデータ出力端子７に接続するようにしてもよい。この場合、不揮発性メモリ８が軽微な異常データでも記憶し、ローサイドスイッチ回路２０が不揮発性メモリ８の記憶データをデータ出力端子７から出力することによってマイクロコンピュータ１０３を制御し、マイクロコンピュータ１０３は、不揮発性メモリ８の記憶データに応じて、負荷１０２を制御する。
【００３２】
【発明の効果】
本発明によると、軽微な異常がある場合に外部接続されている機器側での対応とするスイッチ回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るハイサイドスイッチ回路の一構成例を示す図である。
【図２】本発明に係るローサイドスイッチ回路の一構成例を示す図である。
【図３】従来のハイサイドスイッチ回路の一構成例を示す図である。
【符号の説明】
１  入力端子
２  出力端子
３  グランド端子
４  演算増幅器
５  温度センサ
６  ロジック回路
７  データ出力端子
８  不揮発性メモリ
１０  ハイサイドスイッチ回路
２０  ローサイドスイッチ回路
Ｑ１  Ｐチャネル形ＭＯＳトランジスタ
Ｑ２  Ｎチャネル形ＭＯＳトランジスタ
Ｒ１〜Ｒ５  抵抗
【図１】
2004248415.tif 000003
【図２】
2004248415.tif 000004
【図３】
2004248415.tif 000005