(57)【要約】【課題】積層コンデンサの実装端子を狭ピッチ化する。【解決手段】第１の実装端子は、第１の内部電極層に電気的に接続され、誘電体層の積層方向に沿って設けられた第１のビア導体の一部を、前記積層方向にほぼ垂直な２つの最外面のうち、少なくとも一方の最外面上に突出させることにより、前記第１のビア導体とほぼ同一の外径を有するように形成された第１の端子電極と、前記第１の端子電極上に形成された第１の半田ボールとを備える。第２の実装端子は、第２の内部電極層に電気的に接続され、前記積層方向に沿って設けられた第２のビア導体の一部を、前記最外面上に突出させることにより、前記第２のビア導体とほぼ同一の外径を有するように形成された第２の端子電極と、前記第２の端子電極上に形成された第２の半田ボールとを備える。【選択図】        図１
2004153039.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層を積層して構成されるコンデンサ本体と、前記誘電体層の積層方向にほぼ垂直な２つの最外面のうち、少なくとも一方の最外面上に設けられた複数の実装端子と、を有する積層コンデンサであって、
前記コンデンサ本体は、
前記誘電体層を挟むように交互に設けられ、電気的に絶縁された少なくとも１対の第１および第２の内部電極層と、
前記第１の内部電極層に電気的に接続され、前記積層方向に沿って設けられた複数の第１のビア導体と、
前記第２の内部電極層に電気的に接続され、前記積層方向に沿って設けられた複数の第２のビア導体と、を備えており、
前記複数の実装端子は、
前記第１の内部電極層に電気的に接続された複数の第１の実装端子と、
前記第２の内部電極層に電気的に接続された複数の第２の実装端子と、によって構成されており、
前記第１の実装端子は、前記一方の最外面上に前記第１のビア導体の一部を突出させることにより、前記第１のビア導体とほぼ同一の外径を有するように形成された第１の端子電極と、前記第１の端子電極上に形成された第１の半田ボールと、を備え、
前記第２の実装端子は、前記一方の最外面上に前記第２のビア導体の一部を突出させることにより、前記第２のビア導体とほぼ同一の外径を有するように形成された第２の端子電極と、前記第２の端子電極上に形成された第２の半田ボールと、を備えることを特徴とする積層コンデンサ。
【請求項２】
前記第１および第２のビア導体の突出量は、１５μｍ〜１００μｍである請求項１記載の積層コンデンサ。
【請求項３】
前記第１と第２の端子電極上には被覆層が形成されており、前記第１と第２の半田ボールは、それぞれ対応する前記第１と第２の端子電極上に前記被覆層を介して形成されている請求項１または請求項２記載の積層コンデンサ。
【請求項４】
前記被覆層は、３μｍ〜１０μｍである請求項３記載の積層コンデンサ。
【請求項５】
複数の前記ビア導体のうち、最短距離にある前記ビア導体同士の間隔が１００μｍ〜１０００μｍである請求項１ないし請求項４のいずれかに記載の積層コンデンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層コンデンサに関し、特に、等価的な直列インダクタンス成分が小さく高周波回路に適する積層コンデンサに関する。
【０００２】
【従来の技術】
等価的な直列インダクタンス成分が小さく高周波回路に適する積層コンデンサとして、例えば、特許文献１に記載されたものが知られている。
【０００３】
図７は、従来の積層コンデンサの垂直断面構造を概略的に示す説明図である。この積層コンデンサ１０は、複数の誘電体層１２が積層されたコンデンサ本体１１を備えている。誘電体層１２は、例えばセラミック誘電体から構成される。
【０００４】
コンデンサ本体１１の内部には、誘電体層１２を挟むように第１の内部電極層１３ａと第２の内部電極層１３ｂとが交互に設けられている。
【０００５】
誘電体層１２と内部電極層１３ａ，１３ｂの積層方向の最外面１６，１７の一方の最外面１７上には、複数の第１および第２の実装端子１５ａ，１５ｂが設けられている。
【０００６】
コンデンサ本体１１の内部には、積層方向に沿って延びる複数の第１のビア導体１４ａおよび複数の第２のビア導体１４ｂが設けられている。第１のビア導体１４ａは、第２の内部電極層１３ｂと電気的に絶縁され、第１の内部電極層１３ａおよび第１の実装端子１５ａに電気的に接続されるように形成されている。第２のビア導体１４ｂは、第１の内部電極層１３ａと電気的に絶縁され、第２の内部電極層１３ｂおよび第２の実装端子１５ｂに電気的に接続されるように形成されている。
【０００７】
なお、第１の実装端子１５ａは、第１のビア導体１４ａと電気的に接続された第１の導体パッド２２ａと、第１の導体パッド２２ａ上に形成された第１の半田バンプ２４ａとで構成されている。同様に、第２の実装端子１５ｂは、第２のビア導体１４ｂと電気的に接続された第２の導体パッド２２ｂと、第２の導体パッド２２ｂ上に形成された第２の半田バンプ２４ｂとで構成されている。
【０００８】
この積層コンデンサ１０では、複数対の第１の内部電極層１３ａと第２の内部電極層１３ｂとの間にそれぞれ形成される静電容量が、第１のビア導体１４ａおよび第２のビア導体１４ｂによって並列接続され、複数対の第１の実装端子１５ａと第２の実装端子１５ｂとの間の静電容量として外部に取り出される。これにより、この積層コンデンサ１０では、小型化および大容量化が図られている。
【０００９】
また、この積層コンデンサ１０では、複数の第１のビア導体１４ａおよび第２のビア導体１４ｂが、それぞれ互いに異なるビア導体が隣接するように第１の内部電極層１３ａおよび第２の内部電極層１３ｂの全面にわたって配置されている。より具体的には、これらのビア導体は、格子状に交互に並ぶように配置されている。これにより、この積層コンデンサ１０では、等価的に発生するインダクタンス成分の低減化が図られている。
【００１０】
【特許文献１】
特開２００１−１４８３２５号公報
【００１１】
【発明が解決しようとする課題】
上記構造を有する積層コンデンサにおいて、さらに、小型化、大容量化、低インダクタンス化を図ることが望まれており、そのための手法として、実装端子の間隔（実装端子のピッチ）、すなわち、ビア導体の間隔（ビア導体のピッチ）をさらに狭くすることが考えられる。
【００１２】
しかしながら、上述したように、第１の実装端子１５ａは、第１の半田バンプ２４ａを形成するための第１の導体パッド２２ａを有している。第２の実装端子１５ｂも、同様に第２の半田バンプ２４ｂを形成するための第２の導体パッド２２ｂを有している。第１の導体パッド２２ａは、対応する第１のビア導体１４ａへの接続を確保するとともに、その上部に第１の半田バンプ２４ａを形成するために、第１のビア導体１４ａの径よりも大きな径で形成されている。第２の導体パッド２２ｂも同様である。
【００１３】
従って、実装端子を狭ピッチ化するためには、導体パッドの径も小さくする必要があり、導体パッドの径を小さくするとすると、導体パッドの形成精度、導体パッドとビア導体の接続の信頼性等の問題が発生し、実装端子の狭ピッチ化が困難であるという問題がある。
【００１４】
本発明は、上述の課題を解決するためになされたものであり、積層コンデンサに有する複数の実装端子を狭ピッチ化し、積層コンデンサの小型化、大容量化、低インダクタンス化を図ることが可能な技術を提供することを目的とする。
【００１５】
【課題を解決するための手段およびその作用・効果】
上記課題の少なくとも一部を解決するために、本発明の積層コンデンサは、複数の誘電体層を積層して構成されるコンデンサ本体と、前記誘電体層の積層方向にほぼ垂直な２つの最外面のうち、少なくとも一方の最外面上に設けられた複数の実装端子と、を有する積層コンデンサであって、
前記コンデンサ本体は、
前記誘電体層を挟むように交互に設けられ、電気的に絶縁された少なくとも１対の第１および第２の内部電極層と、
前記第１の内部電極層に電気的に接続され、前記積層方向に沿って設けられた複数の第１のビア導体と、
前記第２の内部電極層に電気的に接続され、前記積層方向に沿って設けられた複数の第２のビア導体と、を備えており、
前記複数の実装端子は、
前記第１の内部電極層に電気的に接続された複数の第１の実装端子と、
前記第２の内部電極層に電気的に接続された複数の第２の実装端子と、によって構成されており、
前記第１の実装端子は、前記一方の最外面上に前記第１のビア導体の一部を突出させることにより、前記第１のビア導体とほぼ同一の外径を有するように形成された第１の端子電極と、前記第１の端子電極上に形成された第１の半田ボールと、を備え、
前記第２の実装端子は、前記一方の最外面上に前記第２のビア導体の一部を突出させることにより、前記第２のビア導体とほぼ同一の外径を有するように形成された第２の端子電極と、前記第２の端子電極上に形成された第２の半田ボールと、を備えることを特徴とする。
【００１６】
本発明の積層コンデンサによると、第１および第２の実装端子を構成する端子電極を、第１および第２のビア導体により構成することができるので、実装端子の間隔、すなわち、ビア導体の間隔を小さくすることが可能となる。これにより、ビア導体の間隔に依存する積層コンデンサのインダクタンス成分を一層小さくするができる。
【００１７】
なお、前記第１および第２のビア導体の突出量は、１５μｍ〜１００μｍであることが好ましい。
【００１８】
突出量が多すぎると、突出したビア導体が破断しやすく、少なすぎると、接続に十分な大きさの端子電極が形成できない場合がある。突出量が上記の範囲内であれば、これらの問題を抑制することができる。
【００１９】
上記積層コンデンサにおいて、前記第１と第２の端子電極上には被覆層が形成されており、前記第１と第２の半田ボールは、それぞれ対応する前記第１と第２の端子電極上に前記被覆層を介して形成されていることが好ましい。
【００２０】
端子電極上に被覆層が形成されていれば、端子電極に半田が直接接触することを防止することができるので、接続の信頼性を向上させることができる。被覆層としては、ニッケル（Ｎｉ）、金（Ａｕ）等で形成された金属層とすることができる。耐半田くわれ性や半田濡れ性を良好にするためには、被覆層として、例えば、Ｎｉ層の上にＡｕ層が形成された複数層の金属層を用いることもできる。
【００２１】
なお、前記被覆層は、３μｍ〜１０μｍであることが好ましい。
【００２２】
また、上記積層コンデンサにおいて、複数の前記ビア導体のうち、最短距離にある前記ビア導体同士の間隔が１００μｍ〜１０００μｍであることが好ましい。
【００２３】
最短距離にあるビア導体同士の間隔が１００μｍ〜１０００μｍの範囲内であれば、効果的にインダクタンス成分の低減を図ることができる。なお、ビア導体同士の間隔とは、ビア導体の中心同士の間隔、すなわち、ビア導体のピッチを意味している。
【００２４】
なお、本発明の積層コンデンサは、
所定のフィルム上に複数の誘電体層が積層されるとともに、少なくとも１対の第１と第２の内部電極層が前記誘電体層を挟むように交互に積層されており、かつ、前記第１の内部電極層に電気的に接続され、前記誘電体層の積層方向に沿って設けられた複数の第１のビア導体と、前記第２の内部電極層に電気的に接続され、前記積層方向に沿って設けられた複数の第２のビア導体とを有する積層体を用意し、
前記積層体から前記所定のフィルムを剥離することにより、前記第１のビア導体の一部を突出させて第１の実装端子が形成されるとともに、前記第２のビア導体の一部を突出させて第２の実装端子が形成された積層コンデンサであってもよい。
【００２５】
このようにすれば、ビア導体の突出量、すなわち、実装端子の高さを所定のフィルムの厚さに応じて設定することが可能である。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．積層コンデンサの構造：
Ｂ．実装端子の構造：
Ｃ．製造方法：
Ｄ．変形例：
【００２７】
Ａ．積層コンデンサの構造：
図１は、実施例としての積層コンデンサの垂直断面構造を概略的に示す説明図である。この積層コンデンサ１００は、複数の誘電体層１２０が積層されたコンデンサ本体１１０を備えている。誘電体層１２０は、例えば、チタン酸バリウム（ＢａＴｉＯ３）等の高誘電率セラミックにより形成される。
【００２８】
コンデンサ本体１１０の内部には、誘電体層１２０を挟むように第１の内部電極層１３０ａと第２の内部電極層１３０ｂとが交互に設けられている。
【００２９】
誘電体層１２０と内部電極層１３０ａ，１３０ｂとが積層される方向（積層方向）に垂直な最外面１６０，１７０のうち少なくとも一方の最外面１７０上には、複数の第１および第２の実装端子１５０ａ，１５０ｂが設けられている。
【００３０】
コンデンサ本体１１０の内部には、積層方向に沿って延びる複数の第１のビア導体１４０ａおよび複数の第２のビア導体１４０ｂが設けられている。第１のビア導体１４０ａは、第２の内部電極層１３０ｂと電気的に絶縁され、第１の内部電極層１３０ａおよび実装端子１５０ａに電気的に接続されるように形成されている。第２のビア導体１４０ｂは、第１の内部電極層１３０ａと電気的に絶縁され、第２の内部電極層１３０ｂおよび実装端子１５０ｂに電気的に接続されるように形成されている。なお、第１の実装端子１５０ａおよび第２の実装端子１５０ｂについては、さらに後述する。
【００３１】
図２は、ビア導体と内部電極層との接続について示す説明図である。図２（ａ）は積層コンデンサ１００の第１の内部電極層１３０ａを含む断面を示し、図２（ｂ）は第２の内部電極層１３０ｂを含む断面を示している。
【００３２】
図２（ａ）に示すように、第１の内部電極層１３０ａにおける第２のビア導体１４０ｂの貫通する部分の周囲にはギャップ１８０が形成されており、それによって、第２のビア導体１４０ｂは、第１の内部電極層１３０ａに対して電気的に絶縁されている。また、図２（ｂ）に示すように、第２の内部電極層１３０ｂにおける第１のビア導体１４０ａの貫通する部分の周囲にはギャップ１９０が形成されており、それによって、第１のビア導体１４０ａは、第２の内部電極層１３０ｂに対して電気的に絶縁されている。
【００３３】
この積層コンデンサ１００では、従来例の積層コンデンサ１０（図７参照）と同様に、より大きな静電容量を得るために、複数の第１の内部電極層１３０ａおよび複数の第２の内部電極素１３０ｂを、誘電体層１２０を挟むように積層方向に交互に配置し、複数のコンデンサユニットを形成する構成としている。すなわち、これら複数のコンデンサユニットが、上述した第１のビア導体１４０ａおよび第２のビア導体１４０ｂによって並列接続される構成となっている。そして、それぞれのコンデンサユニットの静電容量の総和が、複数対の第１の実装端子１５０ａと第２の実装端子１５０ｂとの間の静電容量として外部に取り出される。本例では、それぞれ５つずつの第１および第２の内部電極層１３０ａおよび１３０ｂが形成されている場合を示しているが、さらに多数、例えば５０以上の内部電極層が形成されることが好ましい。
【００３４】
また、この積層コンデンサ１００では、従来例の積層コンデンサ１０と同様に、複数の第１のビア導体１４０ａおよび第２のビア導体１４０ｂが、それぞれ交互に隣接するように第１の内部電極層１３０ａおよび第２の内部電極層１３０ｂの全面にわたって格子状に配置されている。これにより、この積層コンデンサ１００においても、従来の積層コンデンサ１０と同様に、インダクタンス成分の低減化が図られている。
【００３５】
なお、本例では、アスペクト比（導体の直径に対する長さの比）が１０で、直径が１００μｍのビア導体が３００μｍの間隔（ピッチ）で格子上に配置されている。
【００３６】
Ｂ．実装端子の構造：
上記積層コンデンサ１００は、第１の実装端子１５０ａおよび第２の実装端子１５０ｂの構造に特徴を有している。図３は、実装端子の垂直断面構造を拡大して示す説明図である。図３に示すように、第１のビア導体１４０ａは、最外面１７０から一部突出して形成されており、この突出している部分２２０ａが第１の実装端子１５０ａの第１の端子電極として利用される。第１の端子電極１２２０ａの外径は、第１のビア導体１４０ａの外径とほぼ同じである。そして、この第１の端子電極２２０ａ上を覆うように第１の半田ボール２４０ａが形成されている。
【００３７】
第２の実装端子１５０ｂも、第１の実装端子１５０ａと同様に、最外面１７０から一部突出する部分２２０ｂが第２の端子電極として利用され、第２の端子電極２２０ｂ上を覆うように第２の半田ボール２４０ｂが形成されている。
【００３８】
ここで、隣接する第１のビア導体１４０ａと第２のビア導体１４０ｂとの間隔は小さいほど、第１のビア導体１４０ａと第２のビア導体１４０ｂとを流れる電流によって発生する磁束が効果的に相殺され、相互インダクタンスが低減されることが知られている。また、第１の内部電極層１３０ａおよび第２の内部電極層１３０ｂを流れる電流の経路は、隣り合う第１のビア導体１４０ａと第２のビア導体１４０ｂとの間に限られ、その電流長を短くすることにより自己インダクタンスを低減することができる。すなわち、ビア導体の間隔を狭くするほど積層コンデンサに含まれるインダクタンス成分を小さくすることができる。
【００３９】
本例の積層コンデンサ１００では、従来例の積層コンデンサ１０（図７参照）における第１および第２の実装端子１５ａ，１５ｂに含まれる第１および第２の導体パッド２２ａ，２２ｂを省略して、第１および第２のビア導体１４０ａ，１４０ｂの一部を第１および第２の端子電極２２０ａ，２２０ｂとすることができる。これにより、導体パッドによって制限されていた実装端子の間隔、すなわち、ビア導体の間隔を狭くすることが可能である。この結果、上述したように、積層コンデンサに含まれるインダクタンス成分を一層小さくすることが可能となる。
【００４０】
また、ビア導体の間隔を狭くすることにより、積層コンデンサをより小型化、大容量化することも可能である。
【００４１】
Ｃ．製造方法：
図４および図５は、実施例の積層コンデンサを製造する方法について示す説明図である。
【００４２】
まず、チタン酸バリウム（ＢａＴｉＯ３）粉末を主成分とする複数の高誘電体セラミックグリーンシート（以下、単にシートという）を準備し、約半数のシート上に第１の内部電極層１３０ａに相当するパターンを形成し、残り約半数のシート上に第２の内部電極層１３０ｂに相当するパターンを形成する。なお、高誘電率セラミックとしては、ＢａＴｉＯ３の他に、ＰｂＴｉＯ３，ＰｂＺｒＯ３，ｉＯ２，ＳｒＴｉＯ３，ＣａＴｉＯ３，ＭｇＴｉＯ３，ＫＮｂＯ３，ＮａＴｉＯ３，ＫＴａＯ３，ＲｂＴａＯ３等が利用可能である。
【００４３】
図４（ａ）に示すように、それら２種類のシートを交互に積層する。次いで、図４（ｂ）に示すように、レーザによって積層方向に沿う第１および第２のビアホール２００ａおよび２００ｂを格子状に形成する。そして、図４（ｃ）に示すように、第１および第２のビアホール２００ａおよび２００ｂ内に導体形成用ペーストを充填することにより第１および第２のビア導体１４０ａおよび１４０ｂを形成する。なお、導体形成用ペーストに含まれる金属粉末（導電材料）としては、例えば、Ａｇ−Ｐｄ（ＡｇとＰｄの割合は７：３である）が利用される。ただし、これに限定されるものではなく、Ａｇ，Ａｇ−Ｐｔ，Ａｕ，Ｎｉ，Ｃｕ，Ｐｄ，Ｐｔ等の種々の金属粉末が利用可能である。また、半田ボール形成時の半田濡れ性を良好にするために、導体形成用ペースト中のガラス材料の含有量は、２５重量％以下であることが好ましく、２０重量％以下であることがより好ましい。さらに、ガラス材料を含有しない導体形成用ペーストを用いるのがよい。また、後述する工程の焼成後の出来上がり寸法を調整するために、無機材料を含有させるようにしてもよい。
【００４４】
その後、図４（ｄ）に示すように、さらにベースとなるシートを積層した上で圧着する。ここで、図５（ａ）の積層工程において積層されるシートは、キャリアフィルム２１０上に高誘電体セラミックシートが形成されたものが利用され、通常、キャリアフィルム２１０を剥離したシートを積層する。ただし、最も下側のシートの最外面上にはキャリアフィルム２１０が付着しているので、下側のキャリアフィルム２１０を剥離して、図５（ａ）に示すように、第１のビア導体１４０ａおよび第２のビア導体１４０ｂの一部を突出させる。そして、全体を焼成することにより、図５（ｂ）に示すように第１の端子電極２２０ａおよび第２の端子電極２２０ｂを形成する。第１の端子電極２２０ａおよび第２の端子電極２２０ｂは、上記した金属粉末や焼成温度などの選択により、図５（ｂ）に示すように、焼成によって表面を曲面状に形成させることもできる（いわゆる「面取り」がなされる）。なお、第１の端子電極２２０ａおよび第２の端子電極２２０ｂの突出量は、キャリアフィルム２１０の厚さにほぼ依存して決定される。例えば、第１の端子電極２２０ａおよび第２の端子電極２２０ｂの突出量は、１５μｍ〜１００μｍの範囲、好ましくは２０μｍ〜５０μｍの範囲、さらに好ましくは２０μｍ〜４０μｍの範囲となるように設定される。
【００４５】
次に、図５（ｃ）に示すように、第１の端子電極２２０ａ上に第１の半田ペースト２３０ａを塗布し、第２の端子電極２２０ｂ上に第２の半田ペースト２３０ｂを塗布して、半田をリフローさせる。これにより、図５（ｄ）に示すように、第１の端子電極２２０ａ上に第１の半田ボール２４０ａが形成され、第２の端子電極２２０ｂ上に第２の半田ボール２４０ｂが形成される。
【００４６】
なお、この積層コンデンサの製造方法は、上述した工程に限定されるものではなく、任意の適切な工程を用いて実施することができる。
【００４７】
なお、ビア導体のアスペクト比を高くすることによって、具体的には、ビア導体の直径を小さくすることによっても、ビア導体の間隔を短くすることが可能であり、これによりインダクタンス成分を低減することができる。また、ギャップ１８０および１９０の直径を小さくすることも可能であり、それによって、第１および第２の内部電極層１３０ａおよび１３０ｂの重なり部分を大きくし、容量を増大することができる。しかし、ビア導体のアスペクト比が大きければよいというわけではなく、ビア導体のアスペクト比が大きいほど、上記導体形成用ペーストを充填する工程が困難になる。
【００４８】
従って、ビア導体のアスペクト比（導体の直径に対する長さの比）は、４〜３０の範囲に設定されることが好ましいが、４〜２５の範囲に設定されるほうがより好ましく、５〜２０の範囲に設定されるほうがさらに好ましい。また、ビア導体の直径は、５０μｍ〜１２０μｍの範囲に設定されることが好ましいが、６０μｍ〜１１０μｍの範囲に設定されるほうがより好ましく、７０μｍ〜１００μｍの範囲に設定されるほうがさらに好ましい。また、ビア導体の間隔、すなわち、実装端子の間隔は、１００μｍ〜１０００μｍの範囲で設定されることが好ましいが、１００μｍ〜６００μｍの範囲で設定されるほうが好ましく、１５０μｍ〜４５０μｍの範囲で設定されるほうがさらに好ましい。
【００４９】
Ｄ．変形例：
なお、本発明は上記の実施例に限られるものではなく、その要旨を逸脱しない範囲において種々の形態において実施することが可能であり、例えば、次のような変形も可能である。
【００５０】
Ｄ１．変形例１：
図６は、変形例としての実装端子の垂直断面構造を拡大して示す説明図である。この第１の実装端子１５０ａ’は、第１の端子電極２２０ａの表面上にニッケル（Ｎｉ）層２５２が形成されており、さらにその上に金（Ａｕ）層２５４が形成されたメッキ層２５０を有している点が実施例の第１の実装端子１５０ａと異なる点である。このメッキ層２５０の形成は、図５（ｂ）に示した第１の端子電極２２０ａおよび第２の端子電極２２０ｂを形成後に実施される。メッキ層２５０によって第１の端子電極２２０ａを被覆することにより、いわゆる半田くわれによって発生する端子電極の信頼性の低下を防止することができる。Ｎｉ層２５２が半田くわれを抑制するストッパ層であり、Ａｕ層２５４がＮｉ層２５２の酸化防止層である。必ずしもＡｕ層２５４は必要ではない。また、ストッパ層を構成する材料は必ずしもＮｉである必要はなく、例えば、銅（Ｃｕ）であってもよい。すなわち、端子電極を構成する材料に応じて半田くわれを抑制することが可能な材料であればどのようなものであってもよい。また、酸化防止層を構成する材料もストッパ層を構成する材料の酸化を防止することができるものであればどのようなものでもよい。
【００５１】
なお、メッキ層２５０の厚さは、通常、３μｍ〜１０μｍの範囲に設定される。また、Ｎｉ層２５２の厚さは、３μｍ〜１０μｍの範囲に設定される。Ａｕ層２５４の厚さは０．０３μｍ〜０．１μｍの範囲に設定される。
【００５２】
また、端子電極の表面をメッキ処理する場合に、メッキのしやすさを考慮すると、ビア導体中のガラス材料の含有量をより少なくすることが好ましく、理想的にはガラス材料が含まれないようにすることが好ましい。メッキ性を良好にするために、導体形成用ペースト中のガラス材料の含有量は、２５重量％以下であることが好ましく、２０重量％以下であることがより好ましい。さらに、ガラス材料を含有しない導体形成用ペーストを用いるのがよい。
【００５３】
なお、メッキ層２５０が本発明の被覆層に相当する。また、上記実施例では、端子電極上をメッキ処理することにより被覆層を形成する場合を例に示しているが、これに限定されるものではなく、ストッパ層を構成可能な導電性を有する材料で端子電極上を被覆することができればどのような方法で被覆処理してもよい。
【００５４】
Ｄ２．変形例２：
内部電極層やビア導体の数は、上記実施例の構成に限られず、種々に変更してもよい。
【図面の簡単な説明】
【図１】実施例としての積層コンデンサの垂直断面構造を概略的に示す説明図である。
【図２】ビア導体と内部電極層との接続について示す説明図である。
【図３】実装端子の垂直断面構造を拡大して示す説明図である。
【図４】積層コンデンサ１００の製造方法について示す説明図である。
【図５】積層コンデンサ１００の製造方法について示す説明図である。
【図６】変形例としての実装端子の垂直断面構造を拡大して示す説明図である。
【図７】従来の積層コンデンサの垂直断面構造を概略的に示す説明図である。
【符号の説明】
１０…積層コンデンサ
１１…コンデンサ本体
１２…誘電体層
１３ａ，１３ｂ…内部電極層
１４ａ，１４ｂ…ビア導体
１５ａ，１５ｂ…の実装端子
１６，１７…最外面
２２ａ，２２ｂ…導体パッド
２４ａ，２４ｂ…半田バンプ
１００…積層コンデンサ
１１０…コンデンサ本体
１２０…誘電体層
１３０ａ，１３０ｂ…内部電極層
１４０ａ，１４０ｂ…ビア導体
１５０ａ，１５０ｂ…実装端子
１５０ａ’…実装端子
１６０，１７０…最外面
１８０…ギャップ
１９０…ギャップ
２００ａ，２００ｂ…ビアホール
２１０…キャリアフィルム
２２０ａ，２２０ｂ…端子電極
２３０ａ，２３０ｂ…半田ペースト
２４０ａ，２４０ｂ…半田ボール
２００ａ…第２のビアホール
２５０…メッキ層
２５２…ニッケル（Ｎｉ）層
２５４…金（Ａｕ）層
【図１】
2004153039.tif 000003
【図２】
2004153039.tif 000004
【図３】
2004153039.tif 000005
【図４】
2004153039.tif 000006
【図５】
2004153039.tif 000007
【図６】
2004153039.tif 000008
【図７】
2004153039.tif 000009