(57)【要約】【課題】次世代プロセスによる集積回路の性能を少ない工数で予測する。【解決手段】同種回路におけるプロセス世代間の性能相関係数のトレンド（μ１，μ２）から現世代と次世代との間の回路性能相関係数μを予測するとともに、同一プロセス世代における異種回路間の性能相関係数のトレンド（ρ１，ρ２，ρ３）から次世代プロセスによる異種回路間の性能相関係数ρを予測し、回路Ａの既知の性能をもとに、相関係数μ及びρを用いて次世代回路ＡＡ及びＢＢの性能を予測する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
開発初期段階で集積回路の性能を予測する方法であって、
既存かつ同一世代のプロセスによる異種の第１及び第２の回路の性能をそれぞれ求める第１のステップと、
前記第１及び第２の回路の間の性能相関係数を求める第２のステップと、
各々前記第１及び第２の回路と同種の回路でありかつ次世代プロセスによる第３及び第４の回路のうち、前記第３の回路の性能予測値又は性能目標値と、前記第２のステップで求めた性能相関係数とを用いて、前記第４の回路の性能を予測する第３のステップとを備えたことを特徴とする集積回路の性能予測方法。
【請求項２】
請求項１記載の集積回路の性能予測方法において、
前記第１の回路と同種の回路に関する既存プロセス世代間の性能トレンドから前記第３の回路の性能を予測する第４のステップを更に備え、
前記第４のステップで求めた前記第３の回路の性能予測値を前記第３のステップで用いることを特徴とする集積回路の性能予測方法。
【請求項３】
請求項１又は２に記載の集積回路の性能予測方法において、
前記第２のステップは、各々前記第１及び第２の回路と同種の回路である既存異種回路間の性能相関係数のトレンドから前記第３及び第４の回路の間の性能相関係数を予測する第５のステップを備え、
前記第５のステップで予測した性能相関係数を前記第３のステップで用いることを特徴とする集積回路の性能予測方法。
【請求項４】
開発初期段階で集積回路の性能を予測する方法であって、
既存かつ複数世代のプロセスによる旧回路の性能をそれぞれ求める第１のステップと、
前記旧回路と同種の回路でありかつ次世代プロセスによる新回路の性能を前記旧回路に関する既存プロセス世代間の性能トレンドから予測する第２のステップとを備えたことを特徴とする集積回路の性能予測方法。
【請求項５】
請求項１〜４のいずれか１項に記載の集積回路の性能予測方法において、
回路性能として、前記各回路の遅延時間、消費電力、チップ面積のうち少なくとも１つを用いることを特徴とする集積回路の性能予測方法。
【請求項６】
請求項１〜５のいずれか１項に記載の集積回路の性能予測方法において、
全部又は一部の既存回路の性能をシミュレーション、モデル式、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）のうちのいずれかにより求めることを特徴とする集積回路の性能予測方法。
【請求項７】
請求項１〜５のいずれか１項に記載の集積回路の性能予測方法において、
全部又は一部の既存回路の性能を実測により求めることを特徴とする集積回路の性能予測方法。
【請求項８】
請求項１〜７のいずれか１項に記載の集積回路の性能予測方法の結果から次世代プロセスの回路ライブラリを生成するステップと、
前記生成した回路ライブラリをもとに次世代プロセスを用いた回路設計を行うステップとを備えたことを特徴とする集積回路の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、新たに開発する集積回路の性能を開発初期段階で予測するための性能予測方法及び当該集積回路の設計方法に関するものである。
【０００２】
【従来の技術】
近年、微細・大規模・高機能化の進む集積回路や、それから構成されるシステムがあるが、これらの設計と製造プロセス双方の境界分野に属する開発過程の１つとして性能予測技術がある。例えば、設計技術者がプロセス仕様案から初期の開発段階において回路性能を予測したり、製造プロセス技術者が必要な回路性能を満足する製造プロセス条件を予測したりすることである。性能予測技術は、設計と製造プロセス両者の最適な条件の組み合わせを探す目的で、又は性能の達成できる可能性を早い時点で明確にし、以て開発の方向性を明確にする目的で行われる。
【０００３】
従来の性能予測技術は、ロジック回路を階層的にモデル式で表現し、互いに関連したモデル式群の入力変数に値を入力すると、モデル式に沿って計算が進み最後に性能の予測値が得られるというものである（特許文献１参照）。
【０００４】
【特許文献１】
特開平１０−２８４６０６号公報
【０００５】
【発明が解決しようとする課題】
上記従来の性能予測技術では、設計や製造プロセスの各種条件をパラメータとして容易にモデル式で表現することができ、それらの各種性能へ与える効果を評価することができる。しかしながら、集積回路の各プロセス世代間では、相互のモデル式間の関連付けが困難であり、回路に依存する効果の表現に限界がある。また、各プロセス世代のモデル式をその都度構築していたのでは、高精度なモデル式を構築することができても膨大な工数を要する。
【０００６】
本発明の目的は、既存のプロセス世代の性能パラメータ情報を用いて少ない工数で次世代回路の性能を予測し、これを回路設計に活用することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、開発初期段階で集積回路の性能を予測する方法において、既存かつ同一世代のプロセスによる異種の第１及び第２の回路の性能をそれぞれ求める第１のステップと、前記第１及び第２の回路の間の性能相関係数を求める第２のステップと、各々前記第１及び第２の回路と同種の回路でありかつ次世代プロセスによる第３及び第４の回路のうち、前記第３の回路の性能予測値又は性能目標値と、前記第２のステップで求めた性能相関係数とを用いて、前記第４の回路の性能を予測する第３のステップとを備えることとしたものである。
【０００８】
また、請求項２の発明に係る集積回路の性能予測方法は、前記第１の回路と同種の回路に関する既存プロセス世代間の性能トレンドから前記第３の回路の性能を予測する第４のステップを更に備え、前記第４のステップで求めた前記第３の回路の性能予測値を前記第３のステップで用いることとしたものである。
【０００９】
また、請求項３の発明に係る集積回路の性能予測方法では、前記第２のステップは、各々前記第１及び第２の回路と同種の回路である既存異種回路間の性能相関係数のトレンドから前記第３及び第４の回路の間の性能相関係数を予測する第５のステップを備え、前記第５のステップで予測した性能相関係数を前記第３のステップで用いることとしたものである。
【００１０】
請求項４の発明は、開発初期段階で集積回路の性能を予測する方法において、既存かつ複数世代のプロセスによる旧回路の性能をそれぞれ求める第１のステップと、前記旧回路と同種の回路でありかつ次世代プロセスによる新回路の性能を前記旧回路に関する既存プロセス世代間の性能トレンドから予測する第２のステップとを備えることとしたものである。
【００１１】
また、請求項５の発明に係る集積回路の性能予測方法は、回路性能として、前記各回路の遅延時間、消費電力、チップ面積のうち少なくとも１つを用いることとしたものである。
【００１２】
また、請求項６の発明に係る集積回路の性能予測方法は、全部又は一部の既存回路の性能をシミュレーション、モデル式、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）のうちのいずれかにより求めることとしたものである。
【００１３】
また、請求項７の発明に係る集積回路の性能予測方法は、全部又は一部の既存回路の性能を実測により求めることとしたものである。
【００１４】
請求項８の発明に係る集積回路の設計方法は、上記本発明に係る集積回路の性能予測方法の結果から次世代プロセスの回路ライブラリを生成するステップと、前記生成した回路ライブラリをもとに次世代プロセスを用いた回路設計を行うステップとを備えることとしたものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１６】
図１は、本発明に係る集積回路の性能予測方法及び設計方法の具体例を示している。図１において、ステップＳＴ１０１では、次世代プロセスを用いて設計したい回路とほぼ同じ要素によって構成される既存回路のレイアウト情報を準備する。準備する回路Ａ〜Ｘはそれぞれ異なる回路である。例えば、回路Ａがインバータ、回路Ｂが２入力ＮＡＮＤゲート、回路Ｃが２入力ＮＯＲゲート、回路ＸがＭＰＵ中のクリティカルパスの場合や、回路ＡがＭＣＵ中のクリティカルパス、回路ＢがＤＳＰ中のデータパスにおけるクリティカルパス、回路ＣがＤＳＰ中のＳＲＡＭのクリティカルパス、回路Ｘがインバータの場合などである。なお、回路数はいくつあってもよく、必要に応じて変更することができる。
【００１７】
ステップＳＴ１０２では、上記回路群のネットリストを抽出し、必要なパラメータから、ステップＳＴ１０３で回路シミュレーション、モデル式、ＴＣＡＤのうちのいずれかを用いて、ステップＳＴ１０４で遅延時間を、ステップＳＴ１０５で消費電力を、ステップＳＴ１０６でチップ面積をそれぞれ求める。これら回路の遅延時間、消費電力及びチップ面積は、集積回路の性能予測の最も重要な要素である。回路シミュレーションとしてはＡｖａｎｔ！  Ｓｔａｒ−Ｈｓｐｉｃｅ、Ｓｉｌｖａｃｏ  ＳｍａｒｔＳｐｉｃｅなどが、モデル式としては前掲の特許文献１の技術や、ＢＡＣＰＡＣ（Ｂｅｒｋｅｒｌｅｙ  Ａｄｖａｎｃｅｄ  Ｃｈｉｐ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｃａｌｃｕｌａｔｏｒ）、ＧＴＸ（Ｔｈｅ  ＧＳＲＣ  Ｔｅｃｈｎｏｌｏｇｙ  Ｅｘｔｒａｐｏｌａｔｉｏｎ  Ｓｙｓｔｅｍ）などが、ＴＣＡＤとしてはＳｅｌｅｔｅ  Ｓｈａｍｐなどがそれぞれ利用可能である。
【００１８】
ステップＳＴ１０７では、遅延時間、消費電力及びチップ面積それぞれの値をプロセス世代毎にまとめて、性能パラメータ値を記憶装置に格納する。
【００１９】
ステップＳＴ１０８では、上記回路群の性能パラメータ値に基づいて回路性能の相関関係を求める。例えば回路Ａの性能と回路Ｂの性能とに基づいて、遅延時間、消費電力、チップ面積の相関関係を求め、ステップＳＴ１０９で相関関係を記憶装置に格納する。図２に示すように、回路性能を任意に組み合わせて相関関係を定義すればよい。例えば、回路Ａの遅延時間と回路Ｂの遅延時間、回路Ａの遅延時間と回路Ｂの消費電力、回路Ａのチップ面積と回路Ｂの遅延時間というように性能パラメータ間で組み合わせることができる。
【００２０】
図３を用いて、ステップＳＴ１０８で求められる回路性能の相関関係に関する具体例を説明する。ここでは、回路Ａ及び回路ＡＡがインバータであり、回路Ｂ及び回路ＢＢが２入力ＮＡＮＤゲートであって、それらの遅延時間の相関関係を考えるものとする。図３において、１１及び１２は前々世代プロセスによるインバータ及び２入力ＮＡＮＤゲート、１２及び２２は前世代プロセスによるインバータ及び２入力ＮＡＮＤゲート、１３及び２３は現世代プロセスによるインバータ及び２入力ＮＡＮＤゲート、３１及び４１は次世代プロセスによるインバータ及び２入力ＮＡＮＤゲートである。ここで、同一プロセス世代における異種回路間の性能相関係数ρ１［前々世代］、ρ２［前世代］、ρ３［現世代］、ρ［次世代］を、
ρ１＝（回路２１の遅延時間）／（回路１１の遅延時間）
ρ２＝（回路２２の遅延時間）／（回路１２の遅延時間）
ρ３＝（回路２３の遅延時間）／（回路１３の遅延時間）
ρ  ＝（回路４１の遅延時間）／（回路３１の遅延時間）
とする。更に、同種回路における異なるプロセス世代間の性能相関係数μ１［前々世代：前世代］、μ２［前世代：現世代］、μ［現世代：次世代］を、
μ１＝（回路１２の遅延時間）／（回路１１の遅延時間）
μ２＝（回路１３の遅延時間）／（回路１２の遅延時間）
μ  ＝（回路３１の遅延時間）／（回路１３の遅延時間）
とする。これらのうち、ρ１、ρ２、ρ３、μ１、μ２が、ステップＳＴ１０８で求められてステップＳＴ１０９で記憶装置に格納される。ρ及びμは予測の対象である。
【００２１】
ステップＳＴ１１０では、ステップＳＴ１０９で格納した既知のプロセス世代間の性能相関係数（図３中のμ１、μ２に相当する）を判別して、未知の性能相関係数μを予測する。図４のようにプロセス世代間の性能相関係数がほぼ一定である場合には、それらの性能相関係数の平均値をμとする。図５のようにプロセス世代間の性能相関係数が単調に増加又は減少している場合には、近似曲線を導出し、この近似曲線からμを予測する。図６のようにプロセス世代間の性能相関係数がばらついている場合には、それらの性能相関係数の平均値をμとすればよい。同様にして、ステップＳＴ１０９で格納した既知の異種回路間の性能相関係数（図３中のρ１、ρ２、ρ３に相当する）から未知の性能相関係数ρを予測する。
【００２２】
ステップＳＴ１１１では、次世代回路性能を予測する。図３の例では、ステップＳＴ１１０で予測したプロセス世代間の性能相関係数μを用いて、
（回路３１の遅延時間）＝（回路１３の遅延時間）×μ
により、まず次世代回路ＡＡの性能を予測する。更に、ステップＳＴ１１０で予測した異種回路間の性能相関係数ρを用いて、
（回路４１の遅延時間）＝（回路３１の遅延時間）×ρ
により、次世代回路ＢＢの性能を予測する。
【００２３】
他の回路Ｃ〜Ｘに対応する次世代回路についても、その性能を同様にして予測することができる。
【００２４】
ステップＳＴ１１２では、ステップＳＴ１１１で予測された次世代回路性能に基づいて、既存プロセスのライブラリを用いて次世代プロセスの回路ライブラリを生成する。例えば、前プロセスのライブラリ中の寄生容量値に性能相関係数をかけて、新たに次世代プロセスの回路ライブラリ、例えば遅延ライブラリ、消費電力ライブラリなどを生成することができ、これを論理シミュレーションに用いることができる。
【００２５】
ステップＳＴ１１３では、ステップＳＴ１１２の回路ライブラリをもとに次世代プロセスを用いた回路設計を行う。
【００２６】
以上説明してきた集積回路の性能予測方法及び設計方法によれば、既存のプロセスによる回路性能情報だけで次世代回路性能を予測することができる。しかも、異種回路間の性能相関係数のトレンドを利用しているので、性能相関係数ρの予測結果について高い精度が得られる。
【００２７】
なお、図４〜図６のようなプロセス世代間の性能相関係数のトレンドが得られない場合には、次世代回路ＡＡの性能目標値を予め設定したうえ、異種回路間の性能相関係数ρを用いて次世代回路ＢＢの性能を予測すればよい。また、異種回路間の性能相関係数がプロセス世代によらずほぼ一定であることが予め分かっている場合には、ρ１、ρ２、ρ３のうちのいずれかをρとして採用し、このρを用いて次世代回路ＢＢの性能を予測すればよい。
【００２８】
図７は、本発明に係る集積回路の性能予測方法及び設計方法の他の具体例を示している。図７において、ステップＳＴ２０１〜ＳＴ２０７は図１中のステップＳＴ１０１〜ＳＴ１０７と同等である。ステップＳＴ２０８では、ステップＳＴ２０７で格納した性能パラメータから次世代回路性能を予測する。図８はその予測方法を示したものであって、プロセス世代間の回路性能トレンドから次世代の回路性能パラメータを予測するのである。図８のように、近似曲線又は近似直線から次世代回路性能パラメータを予測することができる。
【００２９】
ステップＳＴ２０９では、ステップＳＴ２０８で予測された次世代回路性能に基づいて、既存プロセスのライブラリを用いて次世代プロセスの回路ライブラリを生成する。例えば、前プロセスのライブラリ中の寄生容量値にシュリンク分の係数をかけて、新たに次世代プロセスの回路ライブラリ、例えば遅延ライブラリ、消費電力ライブラリなどを生成することができ、これを論理シミュレーションに用いることができる。次のステップＳＴ２１０では、ステップＳＴ２０９の回路ライブラリをもとに次世代プロセスを用いた回路設計を行う。
【００３０】
図７の性能予測方法及び設計方法によれば、図１の場合と異なり、既存のプロセスの回路性能トレンドから直接に次世代回路の性能予測を行うので、短時間で性能予測を行うことができる。
【００３１】
なお、図１及び図７の性能予測方法及び設計方法において、回路Ａ〜Ｘのうちの全部又は一部について実際のウエハ又は実装後チップを準備し、実測により回路の遅延時間、消費電力及びチップ面積それぞれの値を求め、これらの値を次世代回路性能予測に利用するようにしてもよい。
【００３２】
以上、回路の性能として遅延時間、消費電力、チップ面積を予測する方法について説明したが、本発明における性能予測はこれらに限定されるものではない。例えば、回路の歩留まりを評価することも可能である。
【００３３】
【発明の効果】
以上説明してきたとおり、本発明によれば、既存の回路を利用して次世代回路性能を予測するようにしたので、少ない工数で、新たに次世代プロセスの回路を設計初期段階に検討することができる。
【図面の簡単な説明】
【図１】本発明に係る集積回路の性能予測方法及び設計方法の具体例を示すフローチャート図である。
【図２】図１の性能予測方法で利用される回路性能の相関関係の定義を説明するための図である。
【図３】図１の性能予測方法で利用される回路性能の相関関係の具体例を示す図である。
【図４】図１の性能予測方法においてプロセス世代間の性能相関係数がほぼ一定である場合の次世代回路性能予測の例を示す図である。
【図５】図１の性能予測方法においてプロセス世代間の性能相関係数が単調に増加又は減少する場合の次世代回路性能予測の例を示す図である。
【図６】図１の性能予測方法においてプロセス世代間の性能相関係数がばらつく場合の次世代回路性能予測の例を示す図である。
【図７】本発明に係る集積回路の性能予測方法及び設計方法の他の具体例を示すフローチャート図である。
【図８】図７の性能予測方法による次世代回路性能予測の例を示す図である。
【符号の説明】
１１，１２，１３  現世代以前のプロセスによるインバータ
２１，２２，２３  現世代以前のプロセスによる２入力ＮＡＮＤゲート
３１  次世代プロセスによるインバータ
４１  次世代プロセスによる２入力ＮＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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