(57)【要約】【課題】メモリ回路と他の回路の故障の切り分けが可能な故障監視付きメモリ回路を提供する。【解決手段】入力データａはメモリ回路３に入力されるとともに、パリティ演算回路１に入力され、パリティ演算回路１からパリティデータｂが出力される。このときパリティデータｂは、パリティ制御回路７によって周期的な誤りが付加され、メモリ回路３に書き込まれる。メモリ回路３の読み出し側は、読み出された出力データｃがパリティ演算回路４に入力され、パリティ演算回路４はパリティデータｄを出力する。このパリティデータｄは、警報回路６に入力され、メモリ回路３から読み出されてきたパリティデータｅと比較され、誤りを検出する。この検出された誤りは警報検出信号として、警報部異常制御回路８から送られてくる警報発生予測信号と比較され、一致していれば正常と判断される。【選択図】　図１
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【特許請求の範囲】
【請求項１】
入力データのパリティデータと出力データのパリティデータとを比較してメモリ回路の故障を検出する故障監視付きメモリ回路において、前記入力データのパリティデータに周期的な誤りを予め付加して前記メモリの読み出し側で前記周期的な誤りを検出することにより前記メモリの異常と他の回路の異常を識別することを特徴とする故障監視付きメモリ回路。
【請求項２】
入力データのパリティデータと出力データのパリティデータとを比較してメモリ回路の故障を検出する故障監視付きメモリ回路において、前記入力データのパリティデータに周期的な誤りを付加するパリティ制御回路と、前記周期的な誤りの発生タイミングを予測した警報発生予測信号を送出する警報部異常制御回路と、前記入力データのパリティデータと前記出力データのパリティデータとを比較して検出した誤りの発生タイミングが前記警報発生予測信号で予測した誤りの発生タイミングと不一致のときに警報検出を出力する警報回路とを有することを特徴とする故障監視付きメモリ回路。
【請求項３】
入力データを一時記憶して出力するメモリ回路と、前記メモリ回路の書き込み制御を行う書き込み制御回路と、前記書き込み制御回路のタイミング制御により周期的な誤りを生成して出力するパリティ制御回路と、前記入力データのパリティ演算を行い、前記周期的な誤りを付加した第１のパリティデータを前記メモリ回路に出力する第１のパリティ演算回路と、前記メモリ回路から出力される出力データのパリティ演算を行い、第２のパリティデータを出力する第２のパリティ演算回路と、前記メモリ回路の読み出し制御を行う読み出し制御回路と、前記読み出し制御回路のタイミング制御により前記周期的な誤りの発生タイミングを予測した警報発生予測信号を送出する警報部異常制御回路と、前記メモリ回路から出力される第１のパリティデータと前記第２のパリティデータを比較して検出した誤り発生タイミングを、前記警報発生予測信号と比較して不一致の場合に警報を出力する警報回路とを備えることを特徴とする故障監視付きメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的な通信機器や制御機器に使用されるメモリ回路に関し、特にメモリ回路の正常性を監視し、異常が発生した場合にその情報を即座に外部に通知する故障監視付きメモリ回路に関する。
【０００２】
【従来の技術】
図５は、従来の故障監視付きメモリ回路の構成を示すブロック図である。また図６は、従来の故障監視付きメモリ回路の動作を示すタイムチャート図である。図５において、パリティ演算回路１は、入力データａのパリティ演算を行い、パリティデータｂを出力する。メモリ回路３は、入力データａ及びパリティデータｂを書き込んで一時記憶し、出力データｃ及びパリティデータｅを読み出す。
【０００３】
書き込み制御回路２は、メモリ回路３の書き込み制御を行う。読み出し制御回路５は、メモリ回路３の読み出し制御を行う。パリティ演算回路４は、出力データｃのパリティ演算を行い、パリティデータｄを出力する。警報回路６は、パリティデータｄとパリティデータｅの比較を行い、不一致を検出すると警報を出力する。
【０００４】
【発明が解決しようとする課題】
上述した従来の故障監視付きメモリ回路では、本来の監視目的であるメモリ回路の故障を監視することはできるが、その周辺制御回路である書き込み制御回路及び読み出し制御回路の故障、または監視が目的であった書き込み側及び読み出し側の各パリティ演算回路の故障等が先に発生した場合では、その影響によるデータ異常の検出が出来なかったり、その後に発生する本来のメモリ異常の監視が出来なかったりする問題点があった。この現象は、メモリ回路等で発生する監視系回路の故障によるサイレント故障の要因として、大きな問題となっている。
【０００５】
本発明は上記問題に鑑みてなされたものであって、本発明は、メモリ回路と他の回路の故障の切り分けが可能な故障監視付きメモリ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、入力データのパリティデータと出力データのパリティデータとを比較してメモリ回路の故障を検出する故障監視付きメモリ回路において、前記入力データのパリティデータに周期的な誤りを予め付加して前記メモリの読み出し側で前記周期的な誤りを検出することにより前記メモリの異常と他の回路の異常を識別することを特徴とする。
【０００７】
【発明の実施の形態】
次に本発明の実施形態について図面を参照して詳細に説明する。図１は、本発明の故障監視付きメモリ回路の実施形態の構成を示すブロック図である。本実施形態の故障監視付きメモリ回路は、従来の故障監視付きメモリ回路の構成に加え、パリティ演算回路１の出力を周期的に誤らせるパリティ制御回路７と、メモリ回路３の読み出し側で発生する誤りの周期性を検証し、回路の実故障における異常か、それとも周期性を持った監視系動作確認の検証用誤りかを判断する警報部異常制御回路８を備えている。
【０００８】
次に、本実施形態の動作について図面を参照して詳細に説明する。図２は、本実施形態において、全ての回路が正常に動作している場合を示すタイミングチャート図である。入力データａはメモリ回路３に入力されるとともに、パリティ演算回路１に入力され、パリティ演算回路１からパリティデータｂが出力される。このときパリティデータｂは、パリティ制御回路７によって周期的な誤りが付加され、メモリ回路３に書き込まれる。メモリ回路３の読み出し側は、読み出された出力データｃがパリティ演算回路４に入力され、パリティ演算回路４はパリティデータｄを出力する。このパリティデータｄは、警報回路６に入力され、メモリ回路３から読み出されてきたパリティデータｅと比較され、誤りを検出する。
【０００９】
本実施形態の故障監視付きメモリ回路では、メモリ回路３に書き込まれるパリティデータｂに、あらかじめ周期的な誤りを加えているため、検出側ではその誤りを検出する。この検出された誤りは警報検出信号として、警報部異常制御回路８から送られてくる警報発生予測信号と比較され、一致していれば正常と判断される。
【００１０】
このように、本実施形態の故障監視付きメモリ回路では、あらかじめパリティデータに付加した誤り信号で、監視系回路が正常に動作していることを周期的に確認する事が出来る。
【００１１】
図３は、本実施形態において、メモリ回路３のデータ異常の場合を示すタイミングチャート図である。この場合は、メモリ回路３から読み出された出力データｃに誤りが発生、パリティデータｄとパリティデータｅが警報回路６で比較され、本来の周期的な誤りに加え、メモリ回路３内で発生した故障による誤りを同時に出力する。この警報検出結果は、警報部異常制御回路８から送られてくる警報発生予測信号により、周期的な誤りが除外され、メモリ回路３内で発生した故障箇所の誤りだけが警報検出出力として外部に出力される。
【００１２】
図４は、本実施形態において、警報監視系の異常の場合を示すタイミングチャート図である。この場合は、メモリ回路３の書き込み側または、読み出し側の制御系または監視系回路で故障が発生し、本来周期的に発生するはずの警報出力がなくなり、警報部異常制御回路８から送られてくる警報発生予測信号と不一致を起こす事になり、監視系回路の異常を外部に出力する。
【００１３】
以上のように、本実施形態では、書き込み側が異常となり周期的な書き込みが出来なくなると、メモリ回路３の読み出し側で、周期的に発生していた誤り検出が止まってしまうので、従来監視出来ていなかった書き込み制御回路２の故障検出が可能となる。また、これはメモリ回路３の読み出し制御回路５の異常でも同様であり、メモリ制御回路の監視力の強化が実現出来る。また、本実施形態では、監視系回路の故障検出が可能となる事で、信号系故障と監視系故障の監視を同一回路で実現可能となる。
【００１４】
なお、上述した本実施形態では、パリティ方式による監視を採用しており、本監視方式の形態なら監視対象回路がメモリ回路以外でも実用出来る事は、容易に想像が出来る。また、監視系回路の周期的な誤りの付加条件を同期信号的な誤り付加条件とする事により、さらに監視系回路の監視力を強化する事も容易に想像が出来る。
【００１５】
【発明の効果】
本発明によれば、従来のメモリ監視回路で問題となっていた周辺制御回路である書き込み制御回路及び読み出し制御回路の故障、または監視が目的であつた書き込み側及び読み出し側の各パリティ演算回路の故障等が先に発生した場合でも、その故障を即座に検出し、外部に警報を発出する事が可能である。
【００１６】
また本発明によれば、メモリ回路等で発生するサイレント故障の要因を大きく改善させる事が可能である。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示すブロック図である。
【図２】本実施形態の正常時の動作を示すタイミングチャート図である。
【図３】本実施形態におけるデータ異常時の動作を示すタイミングチャート図である。
【図４】本実施形態における警報監視系異常時の動作を示すタイミングチャート図である。
【図５】従来のメモリ監視回路の構成を示すブロック図である。
【図６】従来のメモリ監視回路の動作を示すタイミングチャート図である。
【符号の説明】
１　　パリティ演算回路（書き込み側）
２　　書き込み制御回路
３　　メモリ回路
４　　パリティ演算回路（読み出し側）
５　　読み出し制御回路
６　　警報回路
７　　パリティ制御回路
８　　警報部異常制御回路
ａ　　入力データ
ｂ　　パリティデータ（書き込み側）
ｃ　　出力データ
ｄ　　パリティデータ（読み出し側）
ｅ　　パリティデータ（メモリ回路出力）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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