(57)【要約】      （修正有）【課題】データ伝送速度が増大する時、動作、性能解析のために高速通信装置の有効誤り率を得るのに使用される二進データビット決定装置の信号検出経路と同一の構成要素を用いてアイダイアグラムを作成する方法を提供する。【解決手段】構成要素及び二進データビット決定機構の信号検出経路を使用して、入力データ信号又は供給されたデータ信号のビットストリームのビット誤り率を獲得し、アイダイアグラムを形成する方法を開示する。より正確には、例えば遅延トリガパルスを形成するトリガ対データ遅延調整手段、可変決定閾値設定手段、ビットサンプリングを実行する入力信号経路のビット検出フリップフロップ、ウインドウサイズカウンタとしての合計ビットカウンタ及び時間内のある場合の特定された電圧閾値電圧範囲を入力信号が超えるとき、実現値を蓄積するエラーカウンタ等の構成要素を使用して、アイダイアグラムを形成するのに必要な機能を実行する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
二進データビット決定装置の機能の使用により実行され、供給された多値データ信号の動作及び性能を測定するアイダイアグラム作成法において、
供給されかつ測定されたデータ信号のアイダイアグラムの表示に使用されるアレイの大きさを限定する一連の列及び行の要素を特定する過程と、
アレイの個々の列要素間を変動する電圧変動の増分に使用される上方電圧閾値と下方電圧閾値とを設ける過程と、
アレイの個々の行要素間を変動する時間変動の増分に使用される一連の時間区分を設ける過程と、
供給された信号を受信し、信号の電圧値と一連の既知の付与された電圧閾値とを比較する決定比較器の種類及び構成を決定する過程と、
操作構成要素の機能と二進データビット決定回路のデータ経路とをプログラム制御して、供給されたデータ信号を測定し関連するアイダイアグラムを表示する過程と、
複数のイベントカウントを蓄積して、供給されたデータ信号の性能及び動作を示すアイダイアグラムを形成する過程とを含むことを特徴とするアイダイアグラム作成法。
【請求項２】
特定の最大電圧から最小電圧を引いてアレイ内の行数で割ることにより電圧変動の増分を得る請求項１に記載のアイダイアグラム作成法。
【請求項３】
最小時間を特定の最大時間から引いてアレイ内の列数で割ることにより時間変動の増分を得る請求項１に記載のアイダイアグラム作成法。
【請求項４】
ビット検出フリップフロップは、ビットサンプリング機能を実行する請求項１に記載のアイダイアグラム作成法。
【請求項５】
クロック対データクロック装置をプログラム制御して、所定の整合したクロックパルスを他の動作構成要素に供給する基準トリガを形成する請求項１に記載のアイダイアグラム作成法。
【請求項６】
必要な閾値電圧設定値を複数の決定比較器に供給する可変閾値装置として可変決定閾値設定手段をプログラム制御する請求項１に記載のアイダイアグラム作成法。
【請求項７】
トリガカウンタとして実行する合計ビットカウンタをプログラム制御する請求項１に記載のアイダイアグラム作成法。
【請求項８】
エラーカウンタをプログラム制御して、イベントカウンタの機能を実行し、イベントとして採取された複数の実現値を蓄積する請求項１に記載のアイダイアグラム作成法。
【請求項９】
検出される決定比較器の種類及び構成は、スライス比較器であり、スライス比較器は、供給された信号の電圧レベルと所定の閾値電圧とを比較する請求項１に記載のアイダイアグラム作成法。
【請求項１０】
検出される決定比較器の種類及び構成は、ウインドウコンパレータであり、ウインドウコンパレータは、供給された信号の電圧レベルを、最小閾値電圧と最大閾値電圧との電圧範囲を有する所定の閾値電圧範囲と比較する請求項１に記載のアイダイアグラム作成法。
【請求項１１】
スライス比較器により実行される供給されたデータ信号の動作及び性能を決定する過程は、
供給されたデータ信号を受信する過程と、
規定される最小電圧と最大電圧とを有する電圧間に該当する時宜の特定の場合の供給されたデータ信号の電圧レベルを検出する過程と、
規定される最小電圧と最大電圧との間に該当する供給された信号の電圧レベルを、少なくとも１つの決定比較器の電圧閾値と比較する過程と、
特定の一連のトリガパルスの各トリガパルス間で電圧閾値レベルを超えるパルス電圧レベルを採取する過程とを含む請求項１に記載のアイダイアグラム作成法。
【請求項１２】
供給されたデータ信号の動作及び性能を決定する過程は、電圧変動の増分により分離される少なくとも１つの電圧閾値レベルと、時間変動の増分により分離される少なくとも１つのトリガパルスとにより限定されるアレイ位置でイベントカウントを記録する第１のアイデータアレイを形成する過程を含む請求項１１に記載のアイダイアグラム作成法。
【請求項１３】
処理過程は、第２のアイデータアレイを形成する過程を含む請求項１１に記載のアイダイアグラム作成法。
【請求項１４】
各トリガパルスの電圧閾値位置から、各電圧閾値に対して記録されたイベントカウントにトリガパルスの一つを加算した値を減算する過程と、相当する電圧閾値のイベントカウントとして全列結果の行アレイエントリと、第２のアイデータアレイの時間偏差との差異の結果を記録する過程と、アイダイアグラムとして第２のアイデータアレイを表示する過程とを含む請求項１１に記載のアイダイアグラム作成法。
【請求項１５】
ウインドウコンパレータにより実行される供給されたデータ信号の動作及び性能を決定する過程は、
供給されたデータ信号を受信する過程と、
規定される最小電圧と最大電圧とを有する電圧間に該当する時宜の特定の場合の供給されたデータ信号の電圧レベルを検出する過程と、
各限定された継続時間及び特定の一連のトリガパルスに対して、それぞれ最小電圧閾値と最大電圧閾値とを有する複数の電圧閾値範囲に該当する電圧レベルを採取する過程と、
各限定された継続時間のイベントカウントとして、初期電圧閾値と終期電圧閾値との間に該当する以後のサンプルを蓄積する過程と、
蓄積された複数のイベントカウントを演算処理して、供給されたデータ信号の性能及び動作を示すアイダイアグラムを形成する過程とを含む請求項１に記載のアイダイアグラム作成法。
【請求項１６】
供給された多値データ信号の動作及び性能を示すアイダイアグラムを形成するコンピュータ読取り可能符号を有するコンピュータ利用可能媒体を含むコンピュータプログラムを内蔵する製品において、
供給されかつ測定されたデータ信号のアイダイアグラムの表示に使用されるアレイの大きさを限定する一連の列及び行の要素を特定する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
アレイの個々の列要素間を変動する電圧変動の増分に使用される上方電圧閾値と下方電圧閾値とを設ける二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
アレイの個々の行要素間を変動する時間変動の増分に使用される一連の時間区分を設ける二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
供給された信号を受信し、信号の電圧値と一連の既知の付与された電圧閾値とを比較する決定比較器の種類及び構成を決定する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
操作構成要素の機能と二進データビット決定回路のデータ経路とをプログラム制御して、供給されたデータ信号を測定し関連するアイダイアグラムを表示する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
複数のイベントカウントを蓄積して、供給されたデータ信号の性能及び動作を示すアイダイアグラムを形成する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置とを含むことを特徴とするコンピュータプログラムを内蔵する製品。
【請求項１７】
特定の最大電圧から最小電圧を引いてアレイ内の行数で割ることにより電圧変動の増分を得る請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項１８】
特定の最大時間から最小時間を引いてアレイ内の列数で割ることにより時間変動の増分を得る請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項１９】
ビット検出フリップフロップは、ビットサンプリング機能を実行する請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項２０】
クロック対データクロック装置をプログラム制御して、所定の整合したクロックパルスを他の動作構成要素に供給する基準トリガを形成する請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項２１】
可変決定閾値設定手段を可変閾値装置としてプログラム制御した請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項２２】
合計ビットカウンタをトリガカウンタとしてプログラム制御した請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項２３】
エラーカウンタをプログラム制御して、イベントカウンタの機能を実行し、イベントとして採取された複数の実現値を蓄積する請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項２４】
検出される決定比較器の種類及び構成は、スライス比較器であり、スライス比較器は、供給された信号の電圧レベルと所定の電圧閾値とを比較する請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項２５】
検出される決定比較器の種類及び構成は、ウインドウコンパレータであり、ウインドウコンパレータは、供給された信号の電圧レベルを、最小電圧閾値と最大電圧閾値との電圧範囲を有する所定の電圧閾値範囲とを比較する請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項２６】
スライス比較器により実行される供給されたデータ信号の動作及び性能を決定する装置は、
供給されたデータ信号を受信する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
規定される最小電圧と最大電圧との間の電圧に該当する時宜の特定の場合の供給されたデータ信号の電圧レベルを検出する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
規定される最小電圧と最大電圧との間に該当する供給された信号の電圧レベルを、少なくとも１つの決定比較器の電圧閾値と比較する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
特定の一連のトリガパルスの各トリガパルス間で電圧閾値レベルを超えるパルス電圧レベルを採取する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置とを含む請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項２７】
供給されたデータ信号の動作及び性能を決定する過程は、電圧変動の増分により分離される少なくとも１つの電圧閾値レベルと、時間変動の増分により分離される少なくとも１つのトリガパルスとにより限定されるアレイ位置でイベントカウントを記録する第１のアイデータアレイを形成する過程を含む請求項２６に記載のコンピュータプログラムを内蔵する製品。
【請求項２８】
処理過程は、第２のアイデータアレイを形成する過程を含む請求項２６に記載のコンピュータプログラムを内蔵する製品。
【請求項２９】
各トリガパルスの電圧閾値位置から、各電圧閾値に対して記録されたイベントカウントにトリガパルスの一つを加算した値を減算する過程と、相当する電圧閾値のイベントカウントとして全列結果の行アレイエントリと、第２のアイデータアレイの時間偏差との差異の結果を記録する過程と、アイダイアグラムとして第２のアイデータアレイを表示する過程とを含む請求項１１に記載のアイダイアグラム作成法。
【請求項３０】
ウインドウコンパレータにより実行される供給されたデータ信号の動作及び性能を決定する装置は、
供給されたデータ信号を受信する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
規定される最小電圧と最大電圧との間の電圧に該当する時宜の特定の場合の供給されたデータ信号の電圧レベルを検出する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
各限定された継続時間及び特定の一連のトリガパルスに対して、それぞれ最小電圧閾値と最大電圧閾値とを有する複数の電圧閾値範囲に該当する電圧レベルを採取する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
各限定された継続時間のイベントカウントとして、初期電圧閾値と終期電圧閾値との間に該当する以降のサンプルを蓄積する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置と、
複数のイベントカウントを蓄積して、供給されたデータ信号の性能及び動作を示すアイダイアグラムを形成する二進データビット決定装置のコンピュータ読取り可能なプログラムコード装置とを含む請求項１６に記載のコンピュータプログラムを内蔵する製品。
【請求項３１】
供給された多値データ信号の動作及び性能を測定するアイダイアグラム作成システムにおいて、
供給されかつ測定されたデータ信号のアイダイアグラムの表示に使用されるアレイの大きさを限定する一連の列及び行の要素を特定する回路と、
アレイの個々の列要素間を変動する電圧変動の増分に使用される上方電圧閾値と下方電圧閾値とを設ける回路と、
アレイの個々の行要素間を変動する時間変動の増分に使用される一連の時間区分を設ける回路と、
供給された信号を受信し、信号の電圧値と一連の既知の付与された電圧閾値とを比較する決定比較器の種類及び構成を決定する回路と、
操作構成要素の機能と二進データビット決定回路のデータ経路とをプログラム制御して、供給されたデータ信号を測定し関連するアイダイアグラムを表示する回路と、
アレイの各行及び列の要素のイベントカウントを蓄積する回路とを備えることを特徴とするアイダイアグラム作成システム。
【請求項３２】
特定の最大電圧から最小電圧を引いてアレイ内の行数で割ることにより電圧変動の増分を得る請求項３１に記載のアイダイアグラム作成システム。
【請求項３３】
特定の最大時間から最小時間を引いてアレイ内の列数で割ることにより時間変動の増分を得る請求項３１に記載のアイダイアグラム作成システム。
【請求項３４】
ビット検出フリップフロップは、ビットサンプリング機能を実行する請求項３１に記載のアイダイアグラム作成システム。
【請求項３５】
クロック対データクロック装置をプログラム制御して、所定の整合したクロックパルスを他の動作構成要素に供給する基準トリガを形成する請求項３１に記載のアイダイアグラム作成システム。
【請求項３６】
可変決定閾値設定手段は、可変閾値装置としてプログラム制御される請求項３１に記載のアイダイアグラム作成システム。
【請求項３７】
合計ビットカウンタをプログラム制御して、トリガカウンタとして実行する請求項３１に記載のアイダイアグラム作成システム。
【請求項３８】
エラーカウンタをプログラム制御して、イベントカウンタの機能を実行し、イベントとして採取された複数の実現値を蓄積する請求項３１に記載のアイダイアグラム作成システム。
【請求項３９】
検出される決定比較器の種類及び構成は、供給された信号の電圧レベルを、所定の電圧閾値と比較するスライス比較器である請求項３１に記載のアイダイアグラム作成システム。
【請求項４０】
検出される決定比較器の種類及び構成は、供給された信号の電圧レベルを、最小電圧閾値と最大電圧閾値との電圧範囲を有する所定の電圧閾値範囲と比較するウインドウコンパレータである請求項３１に記載のアイダイアグラム作成システム。
【請求項４１】
スライス比較器により実行される供給されたデータ信号の動作及び性能を決定する装置は、
供給されたデータ信号を受信する回路と、
規定される最小電圧と最大電圧との間の電圧に該当する時宜の特定の場合の供給されたデータ信号の電圧レベルを検出する回路と、
規定される最小電圧と最大電圧との間に該当する供給された信号の電圧レベルを、少なくとも１つの決定比較器の電圧閾値と比較する回路と、
特定の一連のトリガパルスの各トリガパルス間で電圧閾値レベルを超えるパルス電圧レベルを採取する回路とを含む請求項３１に記載のアイダイアグラム作成システム。
【請求項４２】
供給されたデータ信号の動作及び性能を決定する過程は、電圧変動の増分により分離される少なくとも１つの電圧閾値レベルと、時間変動の増分により分離される少なくとも１つのトリガパルスとにより限定されるアレイ位置でイベントカウントを記録する第１のアイデータアレイを形成する過程を含む請求項４１に記載のアイダイアグラム作成システム。
【請求項４３】
第２のアイデータアレイを形成する過程を含む請求項４１に記載のアイダイアグラム作成システム。
【請求項４４】
各トリガパルスの電圧閾値位置から、各電圧閾値に対して記録されたイベントカウントにトリガパルスの一つを加算した値を減算する過程と、相当する電圧閾値のイベントカウントとして全列結果の行アレイエントリと、第２のアイデータアレイの時間偏差との差異の結果を記録する過程と、アイダイアグラムとして第２のアイデータアレイを表示する過程とを含む請求項４１に記載のアイダイアグラム作成システム。
【請求項４５】
ウインドウコンパレータにより実行される供給されたデータ信号の動作及び性能を決定する装置は、
供給されたデータ信号を受信する回路と、
規定される最小電圧と最大電圧との間の電圧に該当する時宜の特定の場合の供給されたデータ信号の電圧レベルを検出する回路と、
各限定された継続時間及び特定の一連のトリガパルスに対して、それぞれ最小電圧閾値と最大電圧閾値とを有する複数の電圧閾値範囲に該当する電圧レベルを採取する回路と、
各限定された継続時間のイベントカウントとして、初期電圧閾値と終期電圧閾値との間に該当する以降のサンプルを蓄積する回路と、
蓄積されたイベントカウントを演算処理して、供給されたデータ信号の性能及び動作を示すアイダイアグラムを形成する回路とを含む請求項３１に記載のアイダイアグラム作成システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
発明の背景
発明の技術分野
本発明は、高速データ通信路の性能を測定する電子回路システムに関する。特に、ビットエラー率検出技術をアイダイアグラムの形成機能に組み込み、追加の構成要素を必要とせずに、高速データ通信路、高速データ転送装置又は高速データ転送システムの性能を正確に測定する方法及びシステムに関する。
【０００２】
【従来の技術】
関連技術の説明
近年、品質を正確に測定する能力への挑戦が絶えず増加する点まで高速通信設備又は高速通信装置の性能が向上した。データ通信装置の領域では、例えば、装置の処理能力を向上しながら小型化し消費電力を低減する努力により、エラー発生の可能性が増大した。ネットワークの供給者、統合者及び使用者は、データ通信装置が確実に機能しかつ日常業務として数ギガビット／秒を超えるデータ転送速度に適応できる保証を希望する。この保証を与えるには、高速通信路若しくは高速通信装置を通じて受信又は送信される何れかのデータの有効誤り率（エラーレート）を決定する必要がある。
【０００３】
高速通信路装置又は高速通信路システムの１つの性能評価法は、ビット誤り率テスタを使用することである。ここで、所定のビットパターンは、対象通信路、対象装置又は対象システムを通じてビット誤り率テスタに送信される。送信されたビットパターンと対象装置又は対象システムから発生されたビットストリームとの差異をエラーとみなして、ビット誤り率テスタに蓄積し、対象装置又は対象システムの有効ビット誤り率（即ちエラー中の受信ビット又は送信ビットの分数）を決定する。ビット誤り率（ＢＥＲ）検査が比較的重要な性能測定であっても、高速通信装置又は高速通信システムの誤り率を単に測定するだけでは、通信路、通信装置又は通信システムの動作を特徴付けて、許容範囲のビット誤り率を決定する十分なデータとならない。また、装置又はシステムの性能又は処理能力に軽微な劣化が発生しても、高速通信装置又は高速通信システムのビット誤り率の測定により警告を発生しない。より明確には、ビット誤り率測定により、劣化の発生後、単に特定の性能劣化を表示するに過ぎない。勿論その時点で、使用者は既に性能劣化を認識するであろう。
【０００４】
前記理由により、開発、製造及び据付けの様々な段階中に高速通信路、高速通信装置又は高速通信システムの動作特性及び性能特性を分析するのにアイダイアグラムが使用される。アイダイアグラムを１つの利用法では、サンプリングオシロスコープにより反復的な波形の電圧対時間図表を作成して、アイダイアグラムの形態により結果を表示できる。ここで、高速通信路、高速通信装置又は高速通信システムにより送信されるデータ信号及び供給されたデータ信号のビットストリームに同期するクロッキングパルス又はクロッキングトリガはオシロスコープに供給される。供給されたデータ信号の電圧のサンプルは、トリガに対して適時の様々な場合に取り出され、オシロスコープの表示装置上にイベントとして記録される。連続的に取り出される電圧サンプルは、前に採取されかつ既に表示されたイベントと組み合わせて記録される。比較的短い時間を通じて、供給されるデータ信号の可能な限りの電圧分布を示すオシロスコープに複数のイベントが、表示される。適時の全ての場合に対しかつ特定された電圧範囲で採取されたイベントを蓄積することにより、高速通信路又は高速通信装置の動作特性及び性能特性を表示するアイダイアグラムを作成できる。
【０００５】
高速通信装置又はシステムの性能特性を測定するサンプリングオシロスコープ等の装置を使用する問題は、送信された信号のデータ送信速度が増大するとき、帯域幅が比例して増大するサンプリングオシロスコープの信号を分析してアイダイアグラムを形成しなければならないため、オシロスコープのコストが上昇すると共に、構造が複雑化する欠点がある。また、入力データ信号のビットストリームを採取する１又２以上の方法では、１秒当たり比較的少数のサンプルのみを蓄積するに過ぎないが、これらのサンプルを取り出す間に、トリガパルスの非常に多数の端部が通過するので、標本抽出率（サンプリングレート）が、１０万／秒から２０万／秒の間のサンプルに制限される欠点がある。
【０００６】
前記制限を解決するために、より高性能のサンプリングオシロスコープと共にビット誤り率テスタが通常使用されている。対象装置又は対象システムの誤り率をビット誤り率テスタにより測定すると同時に、この機器構成を使用して、オシロスコープ上にアイダイアグラムを形成して表示できる。従って、アイダイアグラム作成機能を検査過程に組み入れることにより、ビットエラーを測定しながら、通信装置又は通信システムの動作及び性能を常により迅速かつ正確に測定できる。また、前記組合せ技術は、単独でビット誤り率検査過程のみを使用しても検出できないことがあるより複雑な通信装置又は通信システムの設計上又は製造上の欠陥を容易に見つける能力も備えている。しかしながら、この方法の不具合な点は、２つの非常に複雑な前記測定器のコストが上昇する上、高速通信装置又は高速通信システムの動作及び性能を解析するのに同様の機能を実行する重複する構成要素を使用しなければならない点にある。
【０００７】
従って、入力データ信号の有効誤り率を得るのに使用されるビット誤り率テスタ等の二進データビット決定装置の信号検出経路と同一の構成要素とを使用して、高速データ通信路、高速データ装置又は高速データシステムの動作特性及び性能特性を正確に表示するアイダイアグラムを作成することが望ましい。
【０００８】
【課題を解決するための手段】
発明の開示
本発明の主目的は、高速通信設備又は高速通信装置の有効誤り率を得るのに使用される二進データビット決定装置の信号検出経路と同一の構成要素とを使用して、アイダイアグラムを作成する方法を提供することにある。
【０００９】
また、本発明は、前記測定値の歪み及びエラーを導入するおそれがある追加の構成要素を必要とせずに、ビット誤り率及びアイダイアグラム測定法によって、高速データ通信路、高速データ通信装置又は高速データ通信システムの性能を正確に測定する方法及びシステムを提供することを目的とする。
【００１０】
二進データビット決定装置の機能を使用して実行され、所与の多値データ信号の動作及び性能を測定するアイダイアグラムを形成する方法によって、前記目的及びその他の目的を達成でき、この方法は、アイダイアグラムを表示するのに使用されるアレイの大きさを形成する一連の列及び行の要素を特定する過程と、アレイの個々の列要素間を移動する電圧変動の増分を使用して、上方電圧閾値及び下方電圧閾値を形成する過程と、一連の時間区分を形成する過程と、比較器が所与の信号の電圧値を受信しかつ一連の既知の供給された電圧閾値とを比較する決定比較器の種類及び構成を決定する過程と、操作上の構成要素の機能と二進データビット決定回路のデータ経路とをプログラムして、供給されるデータ信号を測定し、対応するアイダイアグラムを表示する過程と、アレイの各行及び列の要素のイベントカウントを蓄積する過程とを含む。
【００１１】
【発明の実施の形態】
更に本発明の目的及び利点を更に理解するために、同一部分には同一の参照符号を付した添付図面について、本発明を詳細に説明する。
発明の詳細な説明
本発明の好適な実施の形態を示す添付図面について、更に詳細に本発明を説明する。しかしながら、多くの異なる形態に実施できる本発明は、本明細書に記載された実施の形態に限定して解釈すべきではなく、むしろ、本発明の実施の形態を詳細かつ完全に開示して本発明を当業者に十分に伝えるために本実施の形態を提供する。
【００１２】
明瞭に表示する目的で、通信路又は通信装置からのデータ信号は、複数の連続した「１」及び「０」から成り、各「１」は、１ボルト又は光学的な出力レベルにより送信されるパルスであり、各「０」は、その他の電圧又は光学的な出力レベルにより送信されるパルスである。データ信号を送信する通信設備又は通信装置は、送信すべき「１」及び「０」又はパルスのシーケンスを決定する。一連の列及び行の要素（即ち点）から成るアレイにおいて、列及び行の各要素は、適時の特定の場合及び供給される信号の一部に対する電圧偏差の複数の蓄積されたデータ又は「イベント」を含む。蓄積されたデータ又は「イベント」を使用して、高速通信設備又は高速通信装置の動作及び性能を表示するアイダイアグラムを形成できる。
【００１３】
アイダイアグラム技術及び機能をビット誤り率テスタ等の二進データビット決定装置に組み込むのに使用する本質的な操作上の構成又は要素を示して本発明を説明する。入力データ信号又は所与のデータ信号のビットストリームのビット誤り率を得るのに使用される同一の構成要素及び信号検出経路を使用して、アイダイアグラムを形成する。より詳細には、遅延トリガパルスを生成するトリガ対データ遅延調整装置と、可変決定閾値設定装置と、ビットサンプリングを実行する入力信号経路のビット検出フリップフロップと、ウインドウサイズカウンタとしての合計ビットカウンタと、入力信号が時間のある場合に特定の電圧閾値範囲を超えるときの実現値を蓄積するエラーカウンタとを使用して、アイダイアグラムを作成する機能を実行できる。
【００１４】
当業者が実現するように、ビット誤り率テスタ等の二進データビット決定装置は、複数の比較器要素及びビットサンプリングフリップフロップのアレイを有するマルチ比較要素又はパラレル通信路決定比較器を代表的に備え、同数のイベントカウンタを使用して、ビット誤り率検査機能を容易にすると共に、供給されるデータ信号を正確に解析するのに必要な時間を短縮できる。本実施の形態では、多くの要素を備える構成要素を明確に図示するが、個々の単一の動作構成要素は本実施の形態を明瞭に検討のために使用するに過ぎない。
【００１５】
図１は、本発明によりアイダイアグラムの特徴及び機能を実施するビット誤り率テスタ等の二進データビット決定装置の構成要素を示すブロック図である。図１に示すように、ビット誤り率テスタ等の二進データビット決定装置に必要な動作要素は、決定比較器１０２と、可変遅延トリガ１０８と、サンプリングフリップフロップ１０４と、イベントカウンタ１０６とを備えている。ここで、決定比較器１０２は、供給されたデータ信号の電圧レベルを受信して、規定された閾値電圧とを比較する多要素装置である。データ比較器１０２は、得られた出力結果をビットサンプリングフリップフロップ１０４に送出する。また、可変遅延トリガ１０８からの一連のトリガパルスは、ビットサンプリングフリップフロップ１０４に供給される。決定比較器１０２からの出力と、可変遅延トリガ１０８からのトリガパルスとに応答して、ビットサンプリングフリップフロップ１０４は、供給されたデータ信号の電圧レベルが時宜の特定の場合の閾値電圧を超えたことを示す一連のビットを形成する。ビットサンプラ１０４からの出力は、排他的論理和（ＸＯＲ）ゲート１１８の一方の入力ピンに供給され、排他的論理和ゲート１０８の他方の入力ピンには基準パターンセレクタ１１４に接続される。基準パターンセレクタ１１４から発生する所定のビットパターンはビットサンプラ１０４からの出力と組み合わされて、供給されるデータ信号がエラーを含むかを決定する。従って、排他的論理和ゲート１１６により生成される全てのエラーは、イベントカウンタ１０６に導入され、イベントとしての「エラー」が蓄積されかつ記録される。
【００１６】
アイダイアグラムを作成するのに必要なデータを蓄積するために、ビットサンプラ１０４からの出力は、基準パターンセレクタ１１４により形成される出力パターンと組み合わされて、常に論理「０」に設定され、排他的論理和ゲート１１６が一連のエラー又は不一致を発生する。このように、基準パターンセレクタ１１４から常に同一のビットパターンを強制的に生成させて、図２に示すように、ビットサンプリングフリップフロップ１０４の出力をイベントカウンタ１０６のカウントイネーブル端子に直結したのと等価とする。
【００１７】
図２は、パラレル通信路決定比較器２０２と、複数のビットサンプリングフリップフロップ２０４ａ−２０４ｎと、イベントカウンタ２０６ａ−２０６ｎのアレイとを備えた本発明の好適な実施の形態を示す。データ比較器２０２は、スライス比較器か又はウインドウコンパレータの何れかを構成することができ、スライス比較器の場合は、供給されるデータ信号の電圧レベルを受信して特定の電圧閾値（ＶＴ）と比較し、ウインドウコンパレータの場合は、供給されるデータ信号の電圧レベルが所定の電圧範囲（ＶＴとＶＴ＋ΔＶとの間）に該当するかを決定する。比較器２０２の各比較器要素の各々は、供給されるデータ信号を受信して特定の電圧に対し比較する。このように、第１の決定比較器要素２０２（ａ）は、供給されるデータ信号の電圧レベルを電圧レベルＶｍｉｎと同等の初期電圧閾値（Ｖ１）と比較する。次の決定比較器要素２０２（ｂ）は、供給されるデータ信号の電圧レベルを初期電圧閾値（Ｖ１）と電圧増分（ΔＶｏｆｆｓｅｔ）との和と比較するが、電圧増分（ΔＶｏｆｆｓｅｔ）は、特定の電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）の値を決定比較器要素の数で割って決定される。例えば、決定比較器２０２は４つの決定比較器要素を備えている。この場合、電圧増分値は、特定の電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）の４分の１に等しい。
【００１８】
供給されたデータ信号の電圧レベルが特定された閾値電圧（ＶＴ）を超えるか又は所定の電圧範囲（ＶＴとＶＴ＋ΔＶＴの間）に該当するとき、比較器２０２からの継続的な比較出力は、各ビットサンプリングフリップフロップ２０４ａ−２０４ｎを設定して、各トリガパルスの立上りエッジで複数のイベントカウンタ２０６ａ−２０６ｎの１つを順次増加させる。また、特定数のパルスを受信するまで、トリガカウンタ２１２は、トリガパルスの数を計数する。特定の時間及び電圧レベルに対して一連のカウント（計数値）を蓄積すると、カウントは、２次元のアイダイアグラムを形成する要素として使用される。
【００１９】
図３は、複数の決定比較器要素３０２ａ−３０２ｎを備える汎用のパラレル通信路スライス比較器を示すブロック図である。図３に示すように、供給されるデータ信号の電圧レベルは非反転入力ピンに供給されると共に、特定された閾値電圧（ＶＴ１〜ＶＴＮ）は反転入力ピンに供給される。単一の通信路スライス比較器を使用して、同様に供給されるデータ信号の電圧レベルを単一の閾値電圧と比較できることに留意すべきである。図３に示すように、各決定比較器要素３０２ａ−３０２ｎは、供給されるデータ信号の電圧レベル（Ｖｓ）を、供給された閾値電圧（ＶＴ）と比較する。電圧レベル（Ｖｓ）が閾値電圧（ＶＴ）より高ければ、決定比較器からの出力はハイレベルとなり、ビットサンプリングフリップフロップ２０４ａ−２０４ｎの１つをセット状態に切り換えて、（図２に示すように）イベントカウンタ２０４ａ−２０４ｎの１つを順々にイネーブル状態に切り換える。前記の通り、イベントカウンタ２０４ａ−２０４ｎは、各トリガパルスの立上りエッジで増加（インクリメント）して、特定の時間及び電圧レベルに対する「イベント」として採取したビットストリームを蓄積する。
【００２０】
図４は、本発明の実施に使用するウインドウ決定比較器を更に詳細に示すブロック図である。図４は、ビットサンプリングフリップフロップ２０４にインタフェースを介して接続された複数の比較器要素４０２ａ−４０２ｎから成るウインドウ比較器４００を示す。図４に示すように、各決定比較器要素４０２ａ−４０２ｎは、供給されるデータ信号の電圧レベルと共に、特定された閾値電圧（ＶＴ）及びウインドウサイズの信号（ΔＶ）を受信する。ここで、供給された信号の最大電圧値（Ｖｍａｘ）から最小電圧（Ｖｍｉｎ）を引いて、アレイの最大行数で割ることにより、ウインドウサイズの信号（ΔＶ）が導かれる。スライス比較器と異なり、ウインドウ比較器４００の各決定比較器４０２ａ−４０２ｎは、供給されるデータ信号の電圧レベルを時宜の特定の場合及び電圧偏差に対する独立する別個の電圧範囲（ＶＴ〜ＶＴ＋ΔＶ）と比較する。
【００２１】
図４の決定比較器要素４０２ａは、アンドゲート４２０に接続された出力ピンを有する一対の比較器４１２，４１４を含む。決定比較器要素４０２ａ及びビットサンプリングフリップフロップ２０４ａについて更に明確に説明する。図４に示すように、閾値電圧（Ｖ１＋ΔＶ）４０４の値を比較器４１２の非反転入力ピンに供給すると共に、閾値（Ｖ１）４０６を比較器４１４の反転入力ピンに供給する。また、供給されるデータ信号の電圧レベルは、比較器４１４の非反転入力ピンと比較器４１２の反転入力ピンとに供給される。このように、供給されるデータ信号の電圧レベルが閾値電圧（Ｖ１）４０６より高くかつ閾値電圧（Ｖ１＋ΔＶ）４０４より低いとき、アンドゲート４２０により発生する出力は、論理「１」となり、ビットサンプリングフリップフロップ２０４ａをセット状態に切り換える。また、前記の通り、イベントカウンタ２０４ａ−２０４ｎは増加し、特定の時間及び電圧レベルに対する「イベント」として採取したビットストリームを蓄積する。「イベント」は、供給されるデータ信号の電圧レベルがトリガパルスのエッジにより形成され、適時の特定の場合に所与の閾値電圧範囲に該当する回数を表す。イベントカウンタ２０４ａ−２０４ｎにより蓄積される各「カウント」は、電圧変化及び時間偏差に対応する適切な行及び列に対して記録される。供給されるデータ信号の区分に対してトリガパルスの特定された数に達したとき、「イベントカウントシーケンス」が反復され、アレイ内の次の列及び行が記録される。列１及び行１から「イベントカウントシーケンス」を開始しても、全ての列及び行を最終的に埋められる限り、アレイ内の全ての点及び如何なる順序でも、「イベントカウントシーケンス」を開始できることが理解できよう。
【００２２】
図５は、本発明によりパラレルチャンネルウインドウ比較器の例示的な他の実施の形態を示すブロック図である。インタフェイスを介してイベントカウンタ２０４ａ−２０４ｎのアレイに接続された複数の比較器要素５０２ａ−５０２ｎを有するウインドウ決定比較器を図示する。ここで、各決定比較器要素５０２ａ−５０２ｎは、供給されるデータ信号の電圧レベルと、特定された閾値電圧（ＶＴ）及びウインドウサイズ（ΔＶ）信号とを受信する。図４に示すウインドウ比較器の第１の実施の形態と同様に、各決定比較器要素５０２ａ−５０２ｎに使用される閾値電圧（ＶＴ）は、最小閾値電圧（ＶＴ）から最大閾値電圧（ＶＴ＋ΔＶ）まで有する電圧範囲である。このように、各決定比較器５０２ａ−５０２ｎは、供給されるデータ信号の電圧レベルを、の時宜の特定の場合に時間偏差に対する独立する別個の電圧範囲（ＶＴ〜ＶＴ＋ΔＶ）とを比較する。
【００２３】
再度、決定比較器要素５０２ａ及びビットサンプリングフリップフロップ２０４ａを明確に説明する。図５に示すように、閾値電圧（Ｖ１＋ΔＶ）５０４値は比較器５０８の非反転入力ピンに印加され、閾値（Ｖ１）５０６は比較器５１０の反転入力ピンに印加される。また、供給されるデータ信号の電圧レベルは、比較器５０８の反転入力ピンと、比較器５０８の非反転入力ピンとに印加される。従って、供給されるデータ信号の電圧レベルが閾値電圧（Ｖ１）５０６より高くかつ閾値電圧（Ｖ１＋ΔＶ）５０４より低いとき、比較器５１０は、ビットサンプリングフリップフロップ２０４ａをセット状態に切り換える。各フリップフロップ５１２，５１４の発生出力は、アンドゲート５１６に供給される。フリップフロップ５１２，５１４からの信号は、アンドゲート５１６により「論理積」が演算され、イベントカウンタ２０４ａに導入される。このように、アンドゲート５１６からの出力信号がハイレベルの場合に、供給されるデータ信号の電圧レベルが閾値電圧値Ｖ１とＶ＋ΔＶとの間に存在することを示し、イベントカウンタはイベントを蓄積するが、アンドゲート５１６からの出力信号がローレベルの場合に何も蓄積しない。
【００２４】
図６は、本発明により使用する可変遅延トリガの概略ブロック図である。図６は、供給されるデータ信号からクロックパルス又はトリガパルスを抽出する自己抽出型トリガ装置６００である可変遅延トリガ６１２を示す。自己抽出型トリガ装置６００は、位相比較器６０２と、演算増幅器６０４と、低域フィルタ６０６と、電圧制御発振器６０８と、可変位相制御装置６１２とを含む。位相比較器６０２は、入力ビットストリームの位相を規定されたトリガパルスの位相と比較する。位相比較器６０２からの出力及び可変位相調整器６１２からの特定の電圧は、演算増幅器６０４に導入される。次に、演算増幅器６０４の出力は、全ての不整合信号を排除する低域フィルタ６０６を通過する。位相が異なれば、電圧制御発振器６０８は、帰還信号として十分な追加入力を位相比較器６０２に供給して、供給されるデータ信号からのパルスの先端エッジをトリガパルスの先端エッジに整合させる。しかしながら、可変位相制御装置６１２のようなプログラム可能な電圧供給源から特定の電圧を供給することによって、トリガの位相を調整して、可変位相制御装置６１２により、使用者の特定用途の要求を満足させることができる。
【００２５】
図７は、図２に従い、イベントカウントを蓄積して二進データビット決定装置を使用してアイダイアグラムを形成する方法を示すフローチャートである。フローチャートのステップは、電圧偏差及び適時の種々の場合の「イベント」カウントアレイを形成してアイダイアグラムを作成するビット誤り率テスタのような二進データビット決定装置により実行される機能上の複数の過程を略示する。図７ａに示すように、ステップ７０２では、特定用途又は使用者が指定する特性値の設定の要求を満足する適切な数の行及び列によって、アレイを構成する。トリガ対データ遅延は、トリガ基準として形成され、必要なトリガ機能又はトリガ間隔を生成する。ステップ７０４及び７１０では、供給されたデータ信号の一部を表示し又は完全な表示の何れかを示すのに要求される時間境界（Ｔｍｉｎ及びＴｍａｘ）と電圧境界（Ｖｍｉｎ及びＶｍａｘ）とは、同様に指定される。また、ステップ７０８の時間変動の増分（ΔＴ）とステップ７１２の電圧変動の増分（ΔＶ）とが算出される。アレイの境界が限定されると、二進データビット決定装置の動作構成要素が構成されて、データの蓄積に必要な機能を実行して、供給されたデータ信号のアイダイアグラムが作成される。このように、ステップ７１４では、ビット検出器フリップフロップ、入力信号経路の第１の入力フリップフロップは、ビットサンプリング機能を実行するようにプログラム制御される。二進データビット決定装置がビット誤り率テスタであれば、ステップ７１６では、基準パターン選択は、常に論理「０」のパターンを発生する。このように、基準パターン選別器を強制的に常に論理「０」であるビットパターンを形成させることによって、ビットサンプリングフリップフロップの出力をイベントカウンタのカウントイネーブル端子に連結するのと同等となる。
【００２６】
また、図７に示すように、ステップ７１８では、エラーカウンタはイベントカウンタとして構成される。ステップ７２０では、基準トリガ、イベントカウンタ及びトリガカウンタは初期最小値又は初期値に設定される。ステップ７２４では、決定比較器が、ステップ７２６のスライス比較器か又は使用される型式及び構成がウインドウ比較器かをプログラムシステムにより決定する。
【００２７】
図７ｂに示すように、スライス決定比較器を選択すると、ステップ７３０では、電圧閾値を計算して決定比較器に供給する。ステップ７３２では、供給されるデータ信号の電圧レベルが電圧閾値（ＶＴＮ）を超えると「イベント」とみなされる。「イベント」のカウントは、供給されるデータ信号の電圧が閾値電圧を超えた回数を示す。ステップ７３６では、イベントカウンタを増加（インクリメント）させて、アレイの適切な行及び列に蓄積される。図示のように、ステップ７３８では継続時間カウントが増加（インクリメント）される。ステップ７４０では、継続時間が最大継続時間（Ｄｍａｘ）に一致しないとき、ステップ７３４のプロセスは、「起動」への次のトリガを待機する。基準トリガが「起動」を受信した瞬間に、ステップ７３２−７４０を含み供給されるデータ信号を蓄積するプロセスが次の継続時間のために反復される。ステップ７４０で最大継続時間（Ｄｍａｘ）に達すると、アレイ内の特定の行及び列は、カウンタに蓄積されたイベント値に設定される。
【００２８】
また、図７ｂに示すように、ステップ７４４でアレイの行目盛値がＲｏｗＭＡＸに達しなかったとき、ステップ７４８では、アレイの行目盛が増加して、新規な電圧レベルが設定される。その後、ステップ７３２からステップ７４２を反復して、列（Ｃｏｌｎ）の新規な電圧レベルで新規な行要素のイベントカウントを蓄積する一列のアレイの行目盛値がＲｏｗＭＡＸに達し、アレイの列目盛（Ｃｏｌｎ）値がＣｏｌｍａｘに達しなかったとき、ステップ７５０のアレイの列目盛が増加されて、次のアレイの列目盛（Ｃｏｌｎ＋１）及びその列（即ちＲ０，Ｃｏｌｎ＋１）の第１の行要素（Ｒ０）に達し、ステップ７３２からステップ７４２を反復して、次の列の各行のデータを蓄積する。アレイの行目盛がＲｏｗＭＡＸに等しく、アレイの列目盛がＣｏｌｍａｘに等しければ、供給されるデータ信号のデータを蓄積する過程（プロセス）は終了する。ステップ７５２では、アイダイアグラムの作成に使用されるイベントカウントが計算される。このように、各アレイの行及び列に対して、イベントカウントが計算されたとき、高速データ通信路又は高速データ通信装置の特性、動作及び性能を明確に表示するアイダイアグラムとして、供給されるデータ信号の二次元ヒストグラムを表示できる。
【００２９】
ステップ７２４でウインドウ比較器を識別すると、ステップ７６２では、低電圧閾値（ＶＴ）と高電圧閾値（ＶＴ＋ΔＶ）とを含む電圧閾値を算出する。供給されるデータ信号の電圧レベルが高電圧閾値（ＶＴ＋ΔＶ）と低電圧閾値（ＶＴ）との間に該当すると、その結果は、ビットサンプリングフリップフロップを通じてイベントカウンタに出力される。これらの出力結果は「イベント」とみなされ、供給されるデータ信号の電圧が特定の継続時間中に電圧範囲又はウインドウ間に該当する回数を示す。ステップ７６８で各「イベント」は、イベントカウンタを増加させて、アレイの適切な行目盛及び列目盛に対して蓄積される。
【００３０】
図７ｃに示すように、ステップ７７０で継続時間カウントは増加されて、ステップ７７４で継続時間が最大継続時間（Ｄｍａｘ）に等しくないとき、ステップ７７２では、「起動」への次の基準トリガを待機する。「起動」を受信した瞬間に、次の継続時間中にステップ７６４からステップ７６８のプロセスを反復して継続する。ステップ７７８でＤｍａｘに達すると、アレイ内の特定の行及び列が設定されて、カウンタに蓄積されたイベント値が表示される。
【００３１】
また、図７ｃに示すように、テップ７７８でアレイの行値がＲｏｗＭＡＸに達しなければ、ステップ７８４では、アレイの行目盛が増加されて新規な電圧レベルが設定される。イベントカウントを蓄積するステップ７７６からステップ７６４は、その列（Ｃｏｌｎ）の新規な電圧レベルでの新規な行要素に対し反復される。一列のアレイの行目盛値がＲｏｗＭＡＸに達するが、アレイの列（Ｃｏｌｎ）値がＣｏｌｍａｘに達しなかったとき、ステップ７８２でアレイの列目盛は、次のアレイの列目盛（Ｃｏｌｎ＋１）及びその列（即ちＲ０，Ｃｏｌｎ＋１）の第１の行要素（Ｒ０）に増加して、ステップ７６４からステップ７７６を反復して、次の列の各行のデータを蓄積する。従って、各アレイの行及び列に対して、全てのイベントカウントが蓄積されたとき、高速データ通信路又は高速データ通信装置の特性、動作及び性能を明確に表示するアイダイアグラムとして、供給されかつ測定されたデータ信号の二次元のヒストグラムが表示される。
【００３２】
前記実施の形態は、本発明の例示及び説明に過ぎない。前記詳細な説明の他の変形例及び他の実施の形態は可能であり、発明の範囲は、詳細な説明に限定されず、特許請求の範囲により限定される。また、本発明の実施の形態には多くの変形例及び代替の実施の形態があることは前記詳細な説明より当業者に明らかであろう。従って、詳細な説明は単に本発明の説明の便宜のために過ぎず、本発明を実施する最良の形態を当業者に教示することを目的とする。本発明の趣旨を逸脱することなく、構成の詳細を実質的に変更でき、特許請求の範囲に含まれる全変更例の独占的な使用が留保される。
【図面の簡単な説明】
【図１】ビット誤り率テスタ等の二進データビット決定装置内にアイダイアグラム技術及び機能を組み込むのに必要な構成又は要素を示す電気回路ブロック図
【図２】本発明の好適な実施の形態により、アイダイアグラム技術及び機能を例示するのに必要な機能構成要素を示す電気回路ブロック図
【図３】本発明により実施されるスライス決定比較器を更に詳細に示す電気回路ブロック図
【図４】本発明により実施されるウインドウ決定比較器を更に詳細に示す電気回路ブロック図
【図５】本発明により実施されるウインドウ決定比較器の別の実施の形態を示す電気回路ブロック図
【図６】本発明により使用する可変遅延トリガの概略電気回路ブロック図
【図７】図２に示すビット誤り率テスタを使用して、イベントカウント（計数値）を蓄積しアイダイアグラムを形成する方法を示すフローチャート
【符号の説明】
（１０２，２０２）・・決定比較器、  （３０２ａ−３０２ｎ）・・スライス比較器（決定比較器）、  （４０２ａ−４０２ｎ，５０２ａ−５０２ｎ）・・ウインドウコンパレータ（決定比較器）、  （１０４，２０４ａ−２０４ｎ）・・ビット検出フリップフロップ、  （１０６，２０６ａ−２０６ｎ）・・イベントカウンタ、  （２１２）・・トリガカウンタ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【外国語明細書】
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