(57)【要約】【課題】回路規模を増大させることなく、差分増幅回路のゲインエラーによる入出力特性の段差エラーを十分に低減可能な多段パイプライン構成のアナログ−デジタル変換回路を提供することである。【解決手段】デジタルキャリブレーション演算部８０４には冗長補正回路８０１からデジタル信号Ｄ９〜Ｄ０が与えられ、デジタル信号Ｄ５，Ｄ４が補正値選択回路８０３に与えられる。ＤＣ制御信号ＩＮ１，ＩＮ２が補正値選択回路８０３に与えられる。補正値ＲＯＭ８０２には予めデジタル信号Ｄ５，Ｄ４の値に応じた補正値が複数組記憶される。補正値選択回路８０３はＤＣ制御信号ＩＮ１，ＩＮ２とデジタル信号Ｄ５，Ｄ４とに基づいて補正値ＲＯＭ８０２から補正値ＡＭを読み出す。デジタルキャリブレーション演算部８０４はデジタル信号Ｄ９〜Ｄ０に補正値ＡＭを加算してデジタル出力値Ｄｏｕｔとして出力する。【選択図】　　　　図２
2004112662.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル信号に変換して出力するアナログ−デジタル変換器と、
前記アナログ−デジタル変換器から出力される任意のデジタル信号の値ごとに予め補正値群が設定され、前記アナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値を出力する補正値出力回路と、
前記補正値出力回路から出力された補正値に基づいて前記デジタル信号を演算補正する補正回路とを備えたことを特徴とするアナログ−デジタル変換回路。
【請求項２】
複数段の回路からなる多段パイプライン構成を有し、アナログ入力信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、
最終段を除く各段の回路が、
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
入力されたアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅回路とを含み、
前記複数段の回路内のアナログ−デジタル変換器から出力されるデジタル信号が前記デジタル出力値を構成し、
前記複数段のうち少なくとも一段の回路内の前記差分増幅回路のゲイン誤差による前記デジタル出力値の誤差を補正するための補正値が、後段の回路内の前記アナログ−デジタル変換器から出力されるデジタル信号の値ごとに予め設定され、前記後段の回路内の前記アナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値を出力する補正値出力回路と、
前記補正値出力回路から出力された補正値に基づいて前記デジタル出力値を補正する補正回路とを備えたことを特徴とするアナログ−デジタル変換回路。
【請求項３】
前記補正値出力回路は、
前記後段の回路内の前記アナログ−デジタル変換器から出力されるデジタル信号の値ごとに予め補正値を記憶する記憶回路と、
前記後段の回路内の前記アナログ−デジタル変換器から出力されるデジタル信号に基づいて前記記憶回路に記憶された補正値から該当する補正値を選択して出力する選択回路とを含むことを特徴とする請求項２記載のアナログ−デジタル変換回路。
【請求項４】
前記記憶回路は、前記後段の回路内の前記アナログ−デジタル変換器から出力されるデジタル信号の値ごとに設定された補正値を複数組記憶し、
前記選択回路は、所定の制御信号および前記後段の回路内の前記アナログ−デジタル変換器から出力されるデジタル信号に基づいて、前記記憶回路に記憶される複数組の補正値から該当する補正値を選択して出力することを特徴とする請求項３記載のアナログ−デジタル変換回路。
【請求項５】
前記一段の回路内の前記差分増幅回路のゲイン誤差による前記デジタル出力値の誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された誤差に基づいて前記制御信号を発生する制御信号発生手段とをさらに備えたことを特徴とする請求項４記載のアナログ−デジタル変換回路。
【請求項６】
前記一段の回路内の前記差分増幅回路のゲイン誤差による前記デジタル出力値の誤差に基づいて予め設定された前記制御信号を保持する制御信号保持手段をさらに備えたことを特徴とする請求項４記載のアナログ−デジタル変換回路。
【請求項７】
前記一段の回路は初段の回路であることを特徴とする請求項２〜６のいずれかに記載のアナログ−デジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するアナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】
近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。
【０００４】
図１２は従来の多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。図１２のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。
【０００５】
図１２において、アナログ−デジタル変換回路１０１は、１段目の回路１０３、２段目の回路１０４、３段目の回路１０５、４段目の回路１０６、複数のラッチ回路１０７および出力回路１０８から構成されている。
【０００６】
１段目（初段）〜３段目の回路１０３〜１０５は、サブＡ／Ｄコンバータ１０９、サブＤ／Ａ（デジタル−アナログ）コンバータ１１０、減算回路１１２および演算増幅器１１１を備える。４段目（最終段）の回路１０６は、サブＡ／Ｄコンバータ１０９のみを備える。以下、減算回路１１２および演算増幅器１１１が差分増幅回路１１４を構成する。
【０００７】
１段目の回路１０３は４ビット構成、２〜４段目の回路１０４〜１０６はそれぞれ２ビット構成である。１段目〜３段目の回路１０３〜１０５において、サブＡ／Ｄコンバータ１０９のビット数（ビット構成）およびサブＤ／Ａコンバータ１１０のビット数（ビット構成）は同じに設定されている。
【０００８】
次に、アナログ−デジタル変換回路１０１の動作を説明する。以下、アナログ−デジタル変換をＡ／Ｄ変換と略記する。
【０００９】
まず、アナログ入力信号Ｖｉｎが１段目の回路１０３へ転送される。１段目の回路１０３において、サブＡ／Ｄコンバータ１０９はアナログ入力信号Ｖｉｎに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果である上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６は、サブＤ／Ａコンバータ１１０へ転送されるとともに、４つのラッチ回路１０７を介して出力回路１０８へ転送される。
【００１０】
減算回路１１２は、アナログ入力信号ＶｉｎからサブＤ／Ａコンバータ１１０のＤ／Ａ変換結果を減算する。演算増幅器１１１は、減算回路１１２の出力を増幅する。演算増幅器１１１の出力は２段目の回路１０４へ転送される。
【００１１】
２段目の回路１０４においては、１段目の回路１０３の演算増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。また、３段目の回路１０５においては、２段目の回路１０４の演算増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。そして、２段目の回路１０４から中上位２ビットのデジタル信号Ｄ５，Ｄ４が得られ、３段目の回路１０５から中下位２ビットのデジタル信号Ｄ３，Ｄ２が得られる。
【００１２】
４段目の回路１０６においては、３段目の回路１０５の演算増幅器１１１の出力に対して、サブＡ／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビットのデジタル信号Ｄ１，Ｄ０が得られる。
【００１３】
１段目〜４段目の回路１０３〜１０６のデジタル信号Ｄ９〜Ｄ０は、各ラッチ回路１０７を経て同時に出力回路１０８に到達する。すなわち、各ラッチ回路１０７は、各回路１０３〜１０６のデジタル信号Ｄ９〜Ｄ０の出力の同期をとるために設けられている。
【００１４】
出力回路１０８はアナログ入力信号Ｖｉｎの１０ビットのデジタル出力値Ｄｏｕｔを出力する。
【００１５】
このように、アナログ−デジタル変換回路１０１においては、各段の回路１０３〜１０５において、アナログ入力信号Ｖｉｎまたは前段の回路１０３，１０４の演算増幅器１１１の出力と、その段の回路１０３〜１０５のデジタル出力のＤ／Ａ変換結果との差分が演算増幅器１１１によって増幅される。
【００１６】
そのため、変換ビット数が増大してＬＳＢ（Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ　）が小さくなっても、サブＡ／Ｄコンバータ１０９を構成する各コンパレータの分解能を実質的に向上させることが可能になり、十分な変換精度を得ることができる。
【００１７】
次に、図１３は図１２の差分増幅回路１１４の一例を示す回路図である。図１４は図１３の差分増幅回路１１４の動作を説明するための図である。
【００１８】
図１３において、演算増幅器１１１の反転入力端子はノードｎｂに接続され、非反転入力端子は接地されている。また、演算増幅器１１１の出力端子はノードｎｏに接続されるとともにコンデンサ１０２を介して反転入力端子に接続されている。演算増幅器１１１の反転入力端子と非反転入力端子との間にはスイッチＳＷ１が接続され、ノードｎｂとノードｎａとの間にコンデンサ１０３が接続されている。ノードｎａは、スイッチＳＷ２を介してノードｎ１に接続され、かつスイッチＳＷ３を介してノードｎ２に接続されている。
【００１９】
ノードｎ１に電圧Ｖ１　が入力され、ノードｎ２に電圧Ｖ２　が入力され、ノードｎｏから電圧ＶＯ　が出力される。
【００２０】
ここで、図１４を参照しながら図１３の差分増幅回路１１４の動作を説明する。なお、コンデンサ１０２の容量値をＣとし、コンデンサ１０３の容量値をＫＣとし、接地電位をＶＧ　とする。Ｋは定数である。
【００２１】
まず、図１４に示すように、スイッチＳＷ１およびスイッチＳＷ２をオンにし、スイッチＳＷ３をオフにする。それにより、ノードｎａの電圧はＶ１　となる。また、ノードｎｏの電圧は０となる。このとき、ノードｎｂの電荷Ｑａは次式のようになる。
【００２２】
Ｑａ＝（ＶＧ　−Ｖ１　）ＫＣ　…（１）
次に、図１４に示すように、スイッチＳＷ１をオフにした後、スイッチＳＷ２をオフにし、かつスイッチＳＷ３をオンにする。それにより、ノードｎａの電圧はＶ２　となる。また、ノードｎｏの電圧はＶＯ　となる。このとき、ノードｎｂは仮想接地するため、ノードｎｂの電荷Ｑｂは次式のようになる。
【００２３】
Ｑｂ＝（ＶＧ　−Ｖ２　）ＫＣ＋（ＶＧ　−ＶＯ　）Ｃ　…（２）
ノードｎｂには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなる。したがって、次式が成立する。
【００２４】
（ＶＧ　−Ｖ１　）ＫＣ＝（ＶＧ　−Ｖ２　）ＫＣ＋（ＶＧ　−ＶＯ　）Ｃ　…（３）
上式から、ノードｎｏの電圧ＶＯ　は次式のようになる。
【００２５】
ＶＯ　＝ＶＧ　＋（Ｖ１　−Ｖ２　）Ｋ　…（４）
このようにして、電圧Ｖ１　から電圧Ｖ２　が減算され、その減算値がＫ倍に増幅される。
【００２６】
しかし、これは理想状態の差分増幅回路１１４の動作である。現実には、差分増幅回路１１４の製造工程のばらつき等の影響で容量の比精度に誤差が発生する場合がある。コンデンサ１０３の容量値を（Ｋ−ｅｒｒ）Ｃとすると、式（４）のノードｎｏの電圧Ｖｏは次式のようになる。
【００２７】
2004112662.tif 000003
式（５）の右辺の第３項が容量の比精度誤差により発生する差分増幅回路１１４のゲインエラーを表している。ｅｒｒはゲインエラーの傾きである。
【００２８】
次に、図１５は図１２のアナログ−デジタル変換回路１０１の入出力特性を示す図である。図１６は図１５の入出力特性のα部の拡大図である。図１５および図１６の横軸はアナログ入力信号Ｖｉｎを示し、縦軸はデジタル出力値Ｄｏｕｔを示す。
【００２９】
図１５の一点鎖線Ｔｒはアナログ−デジタル変換回路１０１の理想的な入出力特性を示し、実線Ｅｒはアナログ−デジタル変換回路１０１の差分増幅回路１１４がゲインエラーを有する場合の入出力特性を示す。
【００３０】
理想的には、一点鎖線Ｔｒで示されるようにデジタル出力値Ｄｏｕｔがアナログ入力信号Ｖｉｎに対して一定の比例関係を有することが望ましい。しかし、差分増幅回路１１４がゲインエラーを有する場合、アナログ−デジタル変換回路１０１の入出力特性には、実線Ｅｒで示されるように非直線性誤差（以下、段差エラーと呼ぶ。）が現れる。
【００３１】
図１２に示すアナログ−デジタル変換回路１０１では、１段目の回路１０３の差分増幅回路１１４のゲインエラー、２段目の回路１０４の差分増幅回路１１４のゲインエラーおよび３段目の回路１０５の差分増幅回路１１４のゲインエラーが入出力特性に影響を与えるが、１段目の回路１０３が上位４ビットのデジタル信号Ｄ９〜Ｄ６を出力するため、１段目の回路１０３の差分増幅回路１１４のゲインエラーが入出力特性に最も大きく影響を与える。
【００３２】
したがって、１段目の差分増幅回路１１４のゲインエラーによる段差エラーを補正することによりアナログ−デジタル変換回路１０１の入出力特性における段差エラーを改善することができる。
【００３３】
補正前のアナログ−デジタル変換回路１０１のデジタル出力値Ｄｏｕｔとゲインエラーの傾きｅｒｒから入出力特性におけるゲインエラー成分を導き出すことができ、このゲインエラー成分を次に示すようにデジタル領域の演算により補正することにより段差エラーを低減することができる。
【００３４】
次に、誤差信号ｅｒｒ（Ｄ）に基づいて誤差を補正する回路について説明する。
【００３５】
図１７は図１２の出力回路１０８の構成の一例を示すブロック図である。
図１７に示すように、出力回路１０８は、乗算器５０１およびデジタルキャリブレーション演算部５０２を含む。デジタルキャリブレーション演算部５０２は、１０ビットの加算器により構成される。
【００３６】
出力回路１０８には、図１２の１段目〜４段目の回路１０３〜１０６から出力されるデジタル信号Ｄ９〜Ｄ０が入力される。ここで、１段目の差分増幅回路１１４のゲインエラーの影響を受けるデジタル信号Ｄ５，Ｄ４を用いて段差エラーを補正する。
【００３７】
デジタルキャリブレーション演算部５０２には１段目〜４段目の回路１０３〜１０６から出力されるデジタル信号Ｄ９〜Ｄ０が与えられ、デジタル信号Ｄ９〜Ｄ０のうち２段目の回路１０４から出力されるデジタル信号Ｄ５，Ｄ４が乗算器５０１に与えられる。
【００３８】
また、１段目の差分増幅回路１１４のゲインエラーの傾きｅｒｒに相当するデジタル値を表す誤差信号ｅｒｒ（Ｄ）が乗算器５０１に与えられる。この誤差信号ｅｒｒ（Ｄ）は予め決定されている。乗算器５０１は、誤差信号ｅｒｒ（Ｄ）とデジタル信号Ｄ５，Ｄ４とを乗算し、その乗算結果を補正値としてデジタルキャリブレーション演算部５０２に与える。デジタルキャリブレーション演算回路５０２は、デジタル信号Ｄ９〜Ｄ０に補正値を加算してデジタル出力値Ｄｏｕｔとして出力する。
【００３９】
図１８は図１７の出力回路１０８における段差エラーの補正の一例を示す図である。図１８において、アナログ−デジタル変換回路１０１の理想的な入出力特性を実線Ｔｒで示し、差分増幅回路１１４のゲインエラーがある場合の入出力特性を破線Ｅｒで示し、補正後の入出力特性を実線Ｔａで示す。
【００４０】
図１８の例では、入出力特性における段差エラーの最大値が４ＬＳＢとなっている。この場合、誤差信号ｅｒｒ（Ｄ）を１ＬＳＢに設定する。デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“１０”（＝２）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“１１”（＝３）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値が１ＬＳＢに低減される。
【００４１】
図１９は図１７の出力回路１０８における段差エラーの補正の他の例を示す図である。図１９において、アナログ−デジタル変換回路１０１の理想的な入出力特性を実線Ｔｒで示し、差分増幅回路１１４のゲインエラーがある場合の入出力特性を破線Ｅｒで示し、補正後の入出力特性を実線Ｔａで示す。
【００４２】
図１９の例では、入出力特性における段差エラーの最大値が２ＬＳＢとなっている。この場合、誤差信号ｅｒｒ（Ｄ）を１ＬＳＢに設定する。デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“１０”（＝２）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“１１”（＝３）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値が１．５ＬＳＢに低減される。
【００４３】
このようにして、差分増幅回路１１４のゲインエラーによるアナログ−デジタル変換回路１０１の入出力特性の段差エラーを低減することができる。
【００４４】
【特許文献１】
特開平１１−０８８１７２号公報
【００４５】
【発明が解決しようとする課題】
しかしながら、従来のアナログ−デジタル変換回路１０１における出力回路１０８は、乗算器５０１を含むため、回路規模が大きくなる。
【００４６】
また、乗算器５０１を用いて補正値を算出しているため、補正値が０×ｅｒｒ（Ｄ）、１×ｅｒｒ（Ｄ）、２×ｅｒｒ（Ｄ）および３×ｅｒｒ（Ｄ）の組み合わせに限定される。上記のように、誤差信号ｅｒｒ（Ｄ）を最小の１ＬＳＢに設定した場合、補正値は０ＬＳＢ、１ＬＳＢ、２ＬＳＢおよび３ＬＳＢの組み合わせに限定される。したがって、差分増幅回路１１４のゲインエラーによるアナログ−デジタル変換回路１０１の入出力特性の段差エラーを十分に低減することは困難である。
【００４７】
本発明の目的は、回路規模を増大させることなく、差分増幅回路のゲインエラーによる入出力特性の段差エラーを十分に低減可能な多段パイプライン構成のアナログ−デジタル変換回路を提供することである。
【００４８】
本発明の他の目的は、回路規模を増大させることなく、アナログ−デジタル変換の誤差を十分に低減可能なアナログ−デジタル回路を提供することである。
【００４９】
【課題を解決するための手段および発明の効果】
（第１の発明）
第１の発明に係るアナログ−デジタル変換回路は、アナログ入力信号をデジタル信号に変換して出力するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力される任意のデジタル信号の値ごとに予め補正値群が設定され、アナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値を出力する補正値出力回路と、補正値出力回路から出力された補正値に基づいてデジタル信号を演算補正する補正回路とを備えたものである。
【００５０】
第１の発明に係るアナログ−デジタル変換回路においては、アナログ−デジタル変換器から出力される任意のデジタル信号の値ごとに予め補正値群が設定される。アナログ−デジタル変換器によりアナログ入力信号がデジタル信号に変換されて出力され、アナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値が補正値出力回路により出力され、補正値出力回路から出力された補正値に基づいて補正回路によりデジタル信号が演算補正される。
【００５１】
この場合、予め設定された補正値群から出力されるデジタル信号に対応する補正値が出力され、出力された補正値に基づいてデジタル信号が演算補正されるため、乗算器を用いる必要がなく回路規模を小さくすることができる。さらに、予め補正値を設定することができるので、アナログ−デジタル変換の誤差を少なくすることができる。
【００５２】
（第２の発明）
第２の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、アナログ入力信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、最終段を除く各段の回路が、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、入力されたアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅回路とを含み、複数段の回路内のアナログ−デジタル変換器から出力されるデジタル信号がデジタル出力値を構成し、複数段のうち少なくとも一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差を補正するための補正値が、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに予め設定され、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値を出力する補正値出力回路と、補正値出力回路から出力された補正値に基づいてデジタル出力値を補正する補正回路とを備えたものである。
【００５３】
第２の発明に係るアナログ−デジタル変換回路においては、最終段を除く各段の回路で入力されたアナログ信号がデジタル信号にアナログ−デジタル変換器により変換され、アナログ−デジタル変換器から出力されるデジタル信号がデジタル−アナログ変換器によりアナログ信号に変換され、入力されたアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分が差分増幅回路により増幅される。デジタル出力値は、複数段の回路内のアナログ−デジタル変換器から出力されるデジタル信号により構成される。
【００５４】
一方、複数段のうち少なくとも一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差を補正するための補正値が、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに補正値出力回路に予め設定され、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値が出力される。補正値出力回路から出力された補正値に基づいて補正回路によりデジタル出力値が補正される。
【００５５】
この場合、デジタル信号の値ごとに予め設定された補正値から出力されるデジタル信号に対応する補正値が選択されてデジタル出力値が補正されるため、乗算器を用いる必要がなく回路規模を小さくすることができる。さらに、乗算器では算出できない補正値も任意に設定することができるので、ゲイン誤差によるデジタル出力値の誤差を十分に低減させることができる。
【００５６】
（第３の発明）
第３の発明に係るアナログ−デジタル変換回路は、第２の発明に係るアナログ−デジタル変換回路の構成において、補正値出力回路は、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに予め補正値を記憶する記憶回路と、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて記憶回路に記憶された補正値から該当する補正値を選択して出力する選択回路とを含むものである。
【００５７】
この場合、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに予め補正値が記憶回路に記憶され、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて記憶回路に記憶された補正値から該当する補正値が選択回路により選択される。したがって、任意の補正値を記憶回路に記憶させることができるので、ゲイン誤差によるデジタル出力値の誤差を十分に低減させることができる。
【００５８】
（第４の発明）
第４の発明に係るアナログ−デジタル変換回路は、第３の発明に係るアナログ−デジタル変換回路の構成において、記憶回路は、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに設定された補正値を複数組記憶し、選択回路は、所定の制御信号および後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて、記憶回路に記憶される複数組の補正値から該当する補正値を選択して出力するものである。
【００５９】
この場合、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて補正値が複数組記憶された記憶回路に記憶された複数組の補正値から該当する補正値が選択回路により選択される。したがって、複数組の補正値から最適な補正値を選択することができる。
【００６０】
（第５の発明）
第５の発明に係るアナログ−デジタル変換回路は、第４の発明に係るアナログ−デジタル変換回路の構成において、一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差を検出する誤差検出手段と、誤差検出手段により検出された誤差に基づいて制御信号を発生する制御信号発生手段とをさらに備えたものである。
【００６１】
この場合、誤差検出手段により一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差が検出され、誤差検出手段により検出された誤差に基づいて制御信号が制御信号発生手段により発生される。それにより、デジタル出力値の誤差が変動した場合でも、精度よくデジタル出力値の誤差を低減することができる。
【００６２】
（第６の発明）
第６の発明に係るアナログ−デジタル変換回路は、第４の発明に係るアナログ−デジタル変換回路の構成において、一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差に基づいて予め設定された制御信号を保持する制御信号保持手段をさらに備えたものである。
【００６３】
この場合、予め設定された制御信号が制御信号保持手段により保持されるので、アナログ−デジタル変換ごとに制御信号を出力する必要がない。したがって、回路規模を増大させることなくデジタル出力値の誤差を低減することができる。
【００６４】
（第７の発明）
第７の発明に係るアナログ−デジタル変換回路は、第２〜第６のいずれかの発明に係るアナログ−デジタル変換回路の構成において、一段の回路は初段の回路であるものである。
【００６５】
この場合、初段の回路内の差分増幅回路のゲイン誤差がデジタル出力値に最も大きな影響を与えるので、初段の回路内の差分増幅回路のゲインエラーによるデジタル出力値の誤差を補正することにより、最も有効にデジタル出力値の誤差を低減することができる。
【００６６】
【発明の実施の形態】
以下、本発明の実施の形態について図を用いて説明する。図１は本発明の一実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。
【００６７】
図１のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。
【００６８】
図１において、アナログ−デジタル変換回路１は、１段目の回路３、２段目の回路４、３段目の回路５、４段目の回路６、複数のラッチ回路７および出力回路８から構成されている。
【００６９】
１段目（初段）の回路３は、サブＡ／Ｄ（アナログ−デジタル）コンバータ９、サブＤ／Ａ（デジタル−アナログ）コンバータ１０、演算増幅器１１および減算回路１２を備える。
【００７０】
同様に、２段目および３段目の回路４，５は、サブＡ／Ｄコンバータ９、サブＤ／Ａコンバータ１０、演算増幅器１１および減算回路１２を備える。以下、減算回路１２および演算増幅器１１が差分増幅回路１４を構成する。
【００７１】
１段目の回路３、２段目の回路４および３段目の回路５内の演算増幅器１１の利得は４である。４段目（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを備える。
【００７２】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９のビット数（ビット構成）およびサブＤ／Ａコンバータ１０のビット数（ビット構成）は同じに設定されている。ただし、１段目以外のサブＡ／Ｄコンバータ９には、ほぼ１ビット程度の冗長ビットが用意されているが、ここでは、その記載を省略している。
【００７３】
次に、図１のアナログ−デジタル変換回路１の動作を説明する。
まず、アナログ入力信号Ｖｉｎは、１段目の回路３へ転送される。１段目の回路３において、サブＡ／Ｄコンバータ９は、アナログ入力信号Ｖｉｎに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６は、サブＤ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。サブＤ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル信号をアナログ信号に変換する。
【００７４】
一方、減算回路１２は、アナログ入力信号ＶｉｎからサブＤ／Ａコンバータ１０のＤ／Ａ変換結果を減算する。演算増幅器１１は、減算回路１２の出力を増幅する。演算増幅器１１の出力は、２段目の回路４へ転送される。
【００７５】
２段目の回路４においては、サブＡ／Ｄコンバータ９が、１段目の回路３の演算増幅器１１の出力に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果は、サブＤ／Ａコンバータ１０へ転送されるとともに、３つのラッチ回路７を介して出力回路８へ転送される。これにより、２段目の回路４から中上位２ビットのデジタル信号Ｄ５，Ｄ４が得られる。
【００７６】
一方、２段目の回路４の減算回路１２は、１段目の回路３の演算増幅器１１の出力からサブＤ／Ａコンバータ１０のＤ／Ａ変換結果を減算する。２段目の回路４の演算増幅器１１は、減算回路１２の出力を増幅する。演算増幅器１１の出力は、３段目の回路５へ転送される。
【００７７】
３段目の回路５においては、２段目の回路４と同様の動作が行われる。それにより、３段目の回路５から中下位２ビットのデジタル信号Ｄ３，Ｄ２が得られる。
【００７８】
４段目の回路６においては、３段目の回路５の演算増幅器１１の出力に対してサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル信号Ｄ１，Ｄ０が得られる。
【００７９】
１段目〜４段目の回路３〜６のデジタル信号Ｄ９〜Ｄ０は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル信号Ｄ９〜Ｄ０の出力の同期をとるために設けられている。
【００８０】
出力回路８は、デジタル信号Ｄ９〜Ｄ０に後述する段差エラーの補正を行った後、アナログ入力信号Ｖｉｎに対応する１０ビットのデジタル出力値Ｄｏｕｔを出力する。
【００８１】
次に、図２は図１の出力回路８の構成の一例を示すブロック図である。
図２に示すように、出力回路８は、冗長補正回路８０１、補正値ＲＯＭ（リードオンリメモリ：Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）８０２、補正値選択回路８０３およびデジタルキャリブレーション演算部８０４から構成される。デジタルキャリブレーション演算部８０４は、１０ビットの加算器により構成される。補正値選択回路８０３はデコーダからなる。
【００８２】
出力回路８の冗長補正回路８０１には、図１の１段目〜４段目の回路３〜６から出力されるデジタル信号Ｄ９〜Ｄ０が入力される。冗長補正回路８０１は、デジタル信号Ｄ９〜Ｄ０に対し冗長補正を行い、冗長補正後のデジタル信号Ｄ９〜Ｄ０を出力する。なお、説明を簡単にするために、冗長ビットを省略している。
【００８３】
上記のように、１段目の差分増幅回路１４のゲインエラーによる段差エラーが最も大きく、２段目および３段目の差分増幅回路１４のゲインエラーによる段差エラーは小さいため、本実施の形態では、１段目の差分増幅回路１４のゲインエラーの影響を受けるデジタル信号Ｄ５，Ｄ４を用いて段差エラーを補正する。
【００８４】
デジタルキャリブレーション演算部８０４には冗長補正回路８０１から出力されるデジタル信号Ｄ９〜Ｄ０が与えられ、デジタル信号Ｄ９〜Ｄ０のうち２段目の回路４から出力されるデジタル信号Ｄ５，Ｄ４が補正値選択回路８０３に与えられる。
【００８５】
また、後述するデジタルキャリブレーション制御信号（以下、ＤＣ制御信号と呼ぶ）ＩＮ１，ＩＮ２が補正値選択回路８０３に与えられる。このＤＣ制御信号ＩＮ１，ＩＮ２は１段目の差分増幅回路１４のゲインエラーに応じて決定され、外部から与えられる。
【００８６】
補正値ＲＯＭ８０２には、予めデジタル信号Ｄ５，Ｄ４の値に応じた補正値が補正値テーブルとして複数組記憶されている。補正値選択回路８０３は、ＤＣ制御信号ＩＮ１，ＩＮ２およびデジタル信号Ｄ５，Ｄ４に基づいて補正値ＲＯＭ８０２の補正値テーブルから１つの補正値ＡＭを読み出してデジタルキャリブレーション演算部８０４に与える。デジタルキャリブレーション演算部８０４は、デジタル信号Ｄ９〜Ｄ０に補正値ＡＭを加算してデジタル出力値Ｄｏｕｔとして出力する。
【００８７】
図３は図２の補正値ＲＯＭ８０２に記憶された補正値テーブルの一例を示す図である。
【００８８】
図３に示すように、補正値ＲＯＭ８０２に記憶された補正値テーブルＴＢＬには、デジタル信号Ｄ５，Ｄ４およびＤＣ制御信号ＩＮ１，ＩＮ２に応じて複数組の補正値が格納されている。すなわち、デジタル信号Ｄ５，Ｄ４の値に応じた４つ補正値がＤＣ制御信号ＩＮ１，ＩＮ２の値に応じて４組格納されている。
【００８９】
図３の例では、ＤＣ制御信号ＩＮ１，ＩＮ２の値“０，０”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“００”（＝０）、“００”（＝０）、“００”（＝０）および“００”（＝０）の組が割り当てられている。
【００９０】
また、ＤＣ制御信号ＩＮ１，ＩＮ２の値“０，１”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“００”（＝０）、“００”（＝０）、“０１”（＝１）および“０１”（＝１）の組が割り当てられている。
【００９１】
さらに、ＤＣ制御信号ＩＮ１，ＩＮ２の値“１，０”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“００”（＝０）、“０１”（＝１）、“０１”（＝１）および“１０”（＝２）の組が割り当てられている。
【００９２】
また、ＤＣ制御信号ＩＮ１，ＩＮ２の値“１，１”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“００”（＝０）、“０１”（＝１）、“１０”（＝２）および“１１”（＝３）の組が割り当てられている。
【００９３】
図２の補正値選択回路１０３は、例えば、ＤＣ制御信号ＩＮ１，ＩＮ２が“１，０”であり、かつデジタル信号Ｄ５，Ｄ４が“０，０”の場合、補正値ＲＯＭ８０２の補正値テーブルＴＢＬから補正値“００”（＝０）を選択してデジタルキャリブレーション演算部８０４に与える。
【００９４】
また、補正値選択回路１０３は、ＤＣ制御信号ＩＮ１，ＩＮ２が“１，０”であり、かつデジタル信号Ｄ５，Ｄ４が“０，１”の場合、補正値ＲＯＭ８０２の補正値テーブルＴＢＬから補正値“０１”（＝１）を選択してデジタルキャリブレーション演算部８０４に与える。
【００９５】
さらに、補正値選択回路１０３は、ＤＣ制御信号ＩＮ１，ＩＮ２が“１，０”であり、かつデジタル信号Ｄ５，Ｄ４が“１，０”の場合、補正値ＲＯＭ８０２の補正値テーブルＴＢＬから補正値“０１”（＝１）を選択してデジタルキャリブレーション演算部８０４に与える。
【００９６】
また、補正値選択回路１０３は、ＤＣ制御信号ＩＮ１，ＩＮ２が“１，０”であり、かつデジタル信号Ｄ５，Ｄ４が“１，１”の場合、補正値ＲＯＭ８０２の補正値テーブルＴＢＬから補正値“１０”（＝２）を選択してデジタルキャリブレーション演算部８０４に与える。
【００９７】
上記のことから、本実施の形態のアナログ−デジタル変換回路１では、任意の補正値の組み合わせを設定することが可能となる。
【００９８】
次に、図４は図１のアナログ−デジタル変換回路１の入出力特性を示す図である。図１の横軸はアナログ入力信号Ｖｉｎを示し、縦軸はデジタル出力値Ｄｏｕｔを示す。
【００９９】
図４の一点鎖線Ｔｒはアナログ−デジタル変換回路１の理想的な入出力特性を示し、実線Ｅｒはアナログ−デジタル変換回路１の差分増幅回路１４がゲインエラーを有する場合の入出力特性を示す。
【０１００】
理想的には、一点鎖線Ｔｒで示されるようにデジタル出力値Ｄｏｕｔがアナログ入力信号Ｖｉｎに対して一定の比例関係を有することが望ましい。しかし、差分増幅回路１４がゲインエラーを有する場合、アナログ−デジタル変換回路１の入出力特性には、実線Ｅｒで示されるように段差エラーが現れる。
【０１０１】
図５は図１の出力回路８における段差エラーの補正の一例を示す図である。図５は図４の入出力特性の一部の拡大図である。図５において、アナログ−デジタル変換回路１の理想的な入出力特性を実線Ｔｒで示し、差分増幅回路１４のゲインエラーがある場合の入出力特性を破線Ｅｒで示し、補正後の入出力特性を実線Ｔａで示す。
【０１０２】
図５の例では、入出力特性における段差エラーの最大値が２ＬＳＢとなっている。図５（ａ）の場合、ＤＣ制御信号ＩＮ１，ＩＮ２を“０，１”に設定する。それにより、デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“０１”（＝１）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値は約１．０ＬＳＢに低減される。
【０１０３】
このようにして、差分増幅回路１４のゲインエラーによるアナログ−デジタル変換回路１の入出力特性の段差エラーを十分に低減することができる。
【０１０４】
図５（ｂ）の場合、ＤＣ制御信号ＩＮ１，ＩＮ２を“１，０”に設定する。それにより、デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“１０”（＝２）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値は約１．０ＬＳＢ以下に低減される。
【０１０５】
このようにして、差分増幅回路１４のゲインエラーによるアナログ−デジタル変換回路１の入出力特性の段差エラーを十分に低減することができる。
【０１０６】
図６は図２の補正値ＲＯＭ８０２に記憶された補正値テーブルの他の例を示す図である。
【０１０７】
図６の例では、ＤＣ制御信号ＩＮ１，ＩＮ２の値“１，１”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“０００”（＝０）、“０１０”（＝２）、“０１１”（＝３）および“１００”（＝４）の組が割り当てられている。
【０１０８】
図７は図１の出力回路８における段差エラーの補正の他の例を示す図である。図７は図４の入出力特性の一部の拡大図である。図７において、アナログ−デジタル変換回路１の理想的な入出力特性を実線Ｔｒで示し、差分増幅回路１４のゲインエラーがある場合の入出力特性を破線Ｅｒで示し、補正後の入出力特性を実線Ｔａで示す。本例の補正では、図６の補正テーブルＴＢＬを用いるものとする。
【０１０９】
図７の例では、入出力特性における段差エラーの最大値が４ＬＳＢとなっている。この場合、ＤＣ制御信号ＩＮ１，ＩＮ２を“１，０”に設定する。それにより、デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“０００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“０１０”（＝２）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“０１１”（＝３）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“１００”（＝４）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値は１．０ＬＳＢ以下に低減される。
【０１１０】
このようにして、差分増幅回路１４のゲインエラーによるアナログ−デジタル変換回路１の入出力特性の段差エラーを十分に低減することができる。
【０１１１】
本実施の形態のアナログ−デジタル変換回路１の出力回路８では、乗算器を用いることなく差分増幅回路１４のゲインエラーによる段差エラーを十分に低減することができるので、回路規模が増大しない。
【０１１２】
また、従来の乗算器による補正では実現できなかった補正値の組を設定することができるので、差分増幅回路１４のゲインエラーによる段差エラーを十分に低減することができる。
【０１１３】
なお、本実施の形態においては、１段目の回路３内の差分増幅回路１４のゲインエラーによる段差エラーを補正する場合の例を説明したが、これに限らず、他の段の回路内の差分増幅回路１４のゲインエラーによる段差エラーを補正するように構成してもよい。
【０１１４】
また、本実施の形態においては、補正値ＲＯＭ８０２に予め複数組の補正値を補正値テーブルとして記憶し、ＤＣ制御信号ＩＮ１，ＩＮ２およびデジタル信号Ｄ５，Ｄ４に基づいて補正値ＲＯＭ８０２の補正値テーブルから１つの補正値ＡＭを読み出しているが、これに限定されず、ＤＣ制御信号ＩＮ１，ＩＮ２およびデジタル信号Ｄ５，Ｄ４に基づいて予めＤＣ制御信号ＩＮ１，ＩＮ２の値およびデジタル信号Ｄ５，Ｄ４の値の組み合わせに対して任意に割り当てられた補正値を論理回路により論理的に生成してもよい。
【０１１５】
図８は図１のアナログ−デジタル変換回路１を含むシステムの構成の一例を示すブロック図である。
【０１１６】
図８のシステムは、図１のアナログ−デジタル変換回路１、デジタル−アナログ変換回路３００およびＣＰＵ５００を含む。ＣＰＵ５００は、デジタル信号Ｄｉｎをデジタル−アナログ変換回路３００に与える。デジタル−アナログ変換回路３００は、デジタル信号Ｄｉｎをアナログ−デジタル変換し、アナログ入力信号Ｖｉｎをアナログ−デジタル変換回路１に与える。アナログ−デジタル変換回路１は、アナログ入力信号Ｖｉｎをデジタル出力値Ｄｏｕｔに変換し、ＣＰＵ５００に与える。
【０１１７】
ＣＰＵ５００は、出力したデジタル信号Ｄｉｎおよび入力されるデジタル出力値Ｄｏｕｔを比較し、比較結果に基づいてＤＣ制御信号ＩＮ１，ＩＮ２を生成し、アナログ−デジタル変換回路１の出力回路８の補正値選択回路８０３に与える。これにより、アナログ−デジタル変換回路１の入出力特性が変動した場合でも、リアルタイムに最適な補正値の組を選択して段差エラーを正確に補正することができる。
【０１１８】
図９は図１の出力回路８の構成の他の例を示すブロック図である。
図９の出力回路８は、フラッシュメモリ８０５をさらに備える。フラッシュメモリ８０５は、予めＤＣ制御信号ＩＮ１，ＩＮ２を記憶している。フラッシュメモリ８０５から読み出されたＤＣ制御信号ＩＮ１，ＩＮ２が補正値選択回路８０３に与えられる。図９の出力回路８の他の部分の構成は、図２の出力回路８の構成と同様である。
【０１１９】
図１０は図１の出力回路８の構成のさらに他の例を示すブロック図である。
図１０の出力回路８は、多結晶シリコン等からなる複数のヒューズにより構成されるヒューズ回路８０６をさらに備える。ヒューズ回路８０６には、予めＤＣ制御信号ＩＮ１，ＩＮ２が設定されている。ヒューズ回路８０６から出力されたＤＣ制御信号ＩＮ１，ＩＮ２が補正値選択回路８０３に与えられる。図１０の出力回路８の他の部分の構成は、図２の出力回路８の構成と同様である。
【０１２０】
図１１は図９または図１０の出力回路８を有するアナログ−デジタル変換回路１を含むシステムの構成の一例を示すブロック図である。図１１のシステムは、工場での調整時に使用される。
【０１２１】
図１１のシステムは、図９または図１０の出力回路８を有するアナログ−デジタル変換回路１、デジタル−アナログ変換回路３００、ＣＰＵ５００およびレーザ装置６００を含む。
【０１２２】
ＣＰＵ５００は、デジタル信号Ｄｉｎをデジタル−アナログ変換回路３００に与える。デジタル−アナログ変換回路３００は、デジタル信号Ｄｉｎをアナログ−デジタル変換し、アナログ入力信号Ｖｉｎをアナログ−デジタル変換回路１に与える。アナログ−デジタル変換回路１は、アナログ入力信号Ｖｉｎをデジタル出力値Ｄｏｕｔに変換し、ＣＰＵ５００に与える。
【０１２３】
ＣＰＵ５００は、出力したデジタル信号Ｄｉｎおよび入力されるデジタル出力値Ｄｏｕｔを比較し、比較結果に基づいてレーザ装置６００を制御し、アナログ−デジタル変換回路１の図９の出力回路８のフラッシュメモリ８０５にＤＣ制御信号ＩＮ１，ＩＮ２を記憶させ、または図１０のヒューズ回路８０６のヒューズを溶断することによりＤＣ制御信号ＩＮ１，ＩＮ２を設定する。
【０１２４】
出荷時には、デジタル−アナログ変換回路３００、ＣＰＵ５００およびレーザ装置６００がアナログ−デジタル変換回路１から切り離される。
【０１２５】
それにより、工場での調整時に、最適な補正値の組を選択して段差エラーを正確に補正することができる。
【０１２６】
なお、本実施の形態では、本発明を多段パイプライン構成を有するアナログ−デジタル変換回路に適用する場合について説明したが、これに限定されず、本発明は、２ステップフラッシュ方式またはその他のアナログ−デジタル変換回路にも適用可能である。
【０１２７】
本実施の形態においては、サブＡ／Ｄコンバータ９がアナログ−デジタル変換器に相当し、サブＤ／Ａコンバータ１０がデジタル−アナログ変換器に相当し、補正値ＲＯＭ８０２および補正値選択回路８０３が補正値出力回路に相当し、補正値ＲＯＭ８０２が記憶回路に相当し、補正値選択回路８０３が選択回路に相当し、デジタルキャリブレーション演算部８０４が補正回路に相当し、ＣＰＵ５００が制御信号発生手段および誤差検出手段に相当し、フラッシュメモリ８０５およびヒューズ回路８０６が制御信号保持手段に相当する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図
【図２】図１の出力回路の構成の一例を示すブロック図
【図３】図２の補正値ＲＯＭに記憶された補正値テーブルの一例を示す図
【図４】図１のアナログ−デジタル変換回路の入出力特性を示す図
【図５】図１の出力回路における段差エラーの補正の一例を示す図
【図６】図２の補正値ＲＯＭに記憶された補正値テーブルの他の例を示す図
【図７】図１の出力回路における段差エラーの補正の他の例を示す図
【図８】図１のアナログ−デジタル変換回路を含むシステムの構成の一例を示すブロック図
【図９】図１の出力回路の構成の他の例を示すブロック図
【図１０】図１の出力回路の構成のさらに他の例を示すブロック図
【図１１】図９または図１０の出力回路８を有するアナログ−デジタル変換回路を含むシステムの構成の一例を示すブロック図
【図１２】従来の多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図
【図１３】図１２の差分増幅回路の一例を示す回路図
【図１４】図１３の差分増幅回路の動作を説明するための図
【図１５】図１２のアナログ−デジタル変換回路の入出力特性を示す図
【図１６】図１５の入出力特性のα部の拡大図
【図１７】図１２の出力回路の構成の一例を示すブロック図
【図１８】図１７の出力回路における段差エラーの補正の一例を示す図
【図１９】図１７の出力回路における段差エラーの補正の他の例を示す図
【符号の説明】
１　アナログ−デジタル変換回路
３００　デジタル−アナログ変換回路
５００　ＣＰＵ
６００　レーザ装置
３　１段目の回路
４　２段目の回路
５　３段目の回路
６　４段目の回路
７　複数のラッチ回路
８　出力回路
９　サブＡ／Ｄ（アナログ−デジタル）コンバータ
１０　サブＤ／Ａ（デジタル−アナログ）コンバータ
１１　演算増幅器
１２　減算回路
１４　差分増幅回路
８０１　冗長補正回路
８０２　補正値ＲＯＭ
８０３　補正値選択回路
８０４　デジタルキャリブレーション演算部
８０５　フラッシュメモリ
８０６　ヒューズ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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