(57)【要約】【課題】簡素化を図りつつ応答性を改善したビットデスキュー回路とビットデスキュー方法を提供する。【解決手段】第１シフトレジスタによりデスキュー信号をパラレル信号に変換し、第２シフトレジスタにより受信信号をパラレル信号に変換し、比較回路により上記第１シフトレジスタと第２シフトレジスタの信号を比較し、位相調整回路により上記比較回路によって検出された受信信号のデスキュー信号に対する位相ずれ情報に基づいて上記第２シフトレジスタを介する受信信号の位相を調整する。また、高速シリアルデータをパラレル信号に変換するときの各データ間の位相ずれを調整を、上記シリアルデータをパラレル展開する前のシリアルデータの段階で、位相の規準となるデータ列と通常データ列の間でビット列を比較し、比較結果を基に上記規準の位相に上記通常データの位相を合わせる。【選択図】　　　図７
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【特許請求の範囲】
【請求項１】
デスキュー信号をパラレル信号に変換する第１シフトレジスタと、
受信信号をパラレル信号に変換する第２シフトレジスタと、
上記第１シフトレジスタと第２シフトレジスタの信号を比較する比較回路と、上記比較回路によって検出された受信信号のデスキュー信号に対する位相ずれ情報に基づいて上記第２シフトレジスタを介する受信信号の位相を調整する位相調整回路とを備えてなることを特徴とするビットデスキュー回路。
【請求項２】
高速シリアルデータをパラレル信号に変換するときの各データ間の位相ずれを調整するビットデスキュー方法であって、
シリアルデータをパラレル展開する前のシリアルデータの段階で、位相の規準となるデータ列と通常データ列の間でビット列を比較し、比較結果を基に上記規準の位相に上記通常データの位相を合わせるようにしてなることを特徴とするビットデスキュー方法。
【請求項３】
請求項２において、
上記比較される位相の規準となるデータ列と通常データ列の間でビット列は、シリアル−パラレル変換回路を構成するシフトレジスタに保持されているデータ列を用いるものであることを特徴とするビットデスキュー方法。
【請求項４】
請求項２において、
上記１回の比較結果により合わせられた通常データの位相を固定させるのであることを特徴とするビットディスキュー方法。
【請求項５】
請求項２において、
上記比較動作を定常的に行い、位相のずれを検出すると再度比較結果に対応した位相調整を行うことを特徴とするビットディスキュー方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ビットデスキュー回路とビットデスキュー方法に関し、光通信に用いられる電気的信号処理技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
光通信の高速化に伴い、電気的に信号処理を行うＬＳＩと光モジュール間のデータ転送レートの向上も求められている。電気による伝送部は光よりも遅い為、高速シリアル信号をパラレルで転送する方式になっており、それらの転送方式を定めた規格としてＳｅｒｄｅｓ　Ｆｒａｍｅｒ　Ｉｎｔｅｒｆａｃｅ−５　（ＳＦＩ−５　）のような規格が提案されている。高速シリアル信号をパラレルに転送する際の問題点として、伝送路の特性の違い等に起因する各信号間の位相ずれがある。上記ＳＦＩ−５　規格では位相ずれを補正する為に、信号用のパラレルデータに加えて各パラレルデータの一部から抽出された信号から成るデスキュー信号を規定しており、デスキュー信号と各パラレルデータの位相差を検知する事により位相差を補正する。つまり、位相ずれ補正は、シリアルデータをパラレル展開した後にデスキュー信号と各信号との位相差を検知して位相ずれを補正するものである。
【非特許文献１】
Ｓｅｒｄｅｓ　Ｆｒａｍｅｒ　Ｉｎｔｅｒｆａｃｅ−５　（ＳＦＩ−５　）
【０００３】
【発明が解決しようとする課題】
上記のようにパラレル展開後にデータ処理を行う方法では、位相差を検知するのに必要なレジスタ、及び位相ずれを補正する回路の規模が大きくなる。またパラレル展開によりクロックサイクルが長くなっている為、データ処理が終わってデータが出力されるまでのレイテンシ（処理にかかる待ち時間）が長くなるという問題がある。
【０００４】
この発明の目的は、簡素化を図りつつ応答性を改善したビットデスキュー回路とビットデスキュー方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１シフトレジスタによりデスキュー信号をパラレル信号に変換し、第２シフトレジスタにより受信信号をパラレル信号に変換し、比較回路により上記第１シフトレジスタと第２シフトレジスタの信号を比較し、位相調整回路により上記比較回路によって検出された受信信号のデスキュー信号に対する位相ずれ情報に基づいて上記第２シフトレジスタを介する受信信号の位相を調整する。
【０００６】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。高速シリアルデータをパラレル信号に変換するときの各データ間の位相ずれを調整を、上記シリアルデータをパラレル展開する前のシリアルデータの段階で、位相の規準となるデータ列と通常データ列の間でビット列を比較し、比較結果を基に上記規準の位相に上記通常データの位相を合わせる。
【０００７】
【発明の実施の形態】
図１には、この発明が適用される高速光伝送システムの一実施例の概略図が示されている。受信側の信号処理受信ＬＳＩでは、光伝送路を通して転送レートＡ（例Ａ＝４０）Ｇｂｐｓの光信号が受信側の光モジュールに入力される。光モジュルーでは、転送レートをＡ／Ｋ（例Ｋ＝１６のときには２．５）ＧｂｐｓのＫ本のパラレルデータに分割される。この光モジュールでは、パラレルデータＲ０〜Ｒｋの他に各パラレルデータの一部を抽出したデータから成るデスキュー信号ＲＤが出力されて上記受信側の信号処理ＬＳＩに入力される。なお、送信側での信号処理ＬＳＩ→光モジュール間のデータ転送は、上記と同様である。送信側の光モジュールでは、上記受信側とは逆に逆にデスキュー信号ＲＤとＲ０〜Ｒｋをシリアルデータにした上で光信号の形態で光伝送路に送信する。
【０００８】
図２には、受信側の信号処理ＬＳＩのデータ変換処理部の一実施例の概略図が示されている。受信信号Ｒ０〜Ｒｋ及び上記デスキュー信号ＲＤは、位相同期回路により内部クロックと同期化され、シリアル−パラレル変換回路（以下、Ｓ／Ｐ回路という）によりｎビットパラレルデータに変換される。上記信号処理ＬＳＩはデスキュー信号ＲＤと各パラレルデータＲ０〜Ｒｋとの位相差を検出し補正する事によりトータルＡＧｂｐｓの正しいデータを取り込む。
【０００９】
図３には、上記受信側の信号処理ＬＳＩでのシリアル−パレラル変換動作での各データ間の位相ずれの調整が必要なことの説明図が示されている。デスキュー信号ＲＤは、各パラレルデータ信号Ｒ０〜Ｒｋのｍビットを抽出した信号とデータの先頭に付加されたヘッダコードから成る。各パラレルデータ信号Ｒ０〜Ｒｋは、伝送線の特性の違い等によりデスキュー信号ＲＤからΔＴ以内の位相ずれが生じている。信号処理ＬＳＩ内ではＬＳＩで信号を処理出来る速度になるようにパラレルデータを構成している高速シリアルデータＲ０〜Ｒｋを更に１：ｎでパラレル展開している。その際パラレルデータＲ０〜Ｒｋがデスキュー信号ＲＤからΔＴずれていると、パラレル展開後にΔＴビットだけビットずれが生じる為、ビットずれを補正する回路が必要になる。
【００１０】
図４には、パラレル展開後に位相調整（ビットずれ補正）を行う場合の概略図が示されている。シフトレジスタＡはヘッダコード認識用のレジスタである。Ｓ／Ｐ回路でｎビットにパラレル展開した後に、各ビットのデータを比較する為にシフトレジスタＢでデータを保持する。デスキュー信号ＲＤとシリアルデータ信号Ｒ０〜Ｒｋ間の位相ずれを比較回路で比較し、比較結果を基にバレルシフタでビットをずらして位相（ビット）ずれを補正する。
【００１１】
図５には、上記図３のシフトレジスタＢとデータ比較回路の回路例の回路図が示されている。ｉビットずれている場合、位相検出回路のＳ＋ｉの信号が‘Ｈ’（ハイレベル）　になる。図３のようにパラレル展開後に比較する方式では、位相ずれΔＴが±ｎビット分以内だとしても（ｍ／ｎ＋２）×ｎ個のフリップフロップ回路Ｆ／Ｆが必要になり回路が大きくなり、またデータがレジスタを転送されるのに必要なレイテンシも長くなる。
【００１２】
図６には、上記図３のバレルシフタの回路例の回路図が示されている。位相比較結果を基にパラレル展開後のビット列をずらすが、シリアルデータ長ｍ／２×ｋ×ｎ＝ｋ・ｍ個個のフリップフロップ回路Ｆ／Ｆが必要になり、この回路も非常に大きく、且つレイテンシが長くなってしまう。
【００１３】
図７には、本発明に係るビットデスキュー回路とビットデスキュー方法の一実施例を説明するための概略図が示されている。この実施例では、上記受信側の信号処理ＬＳＩでのシリアル−パレラル変換動作での各データ間の位相ずれの調整において、その回路規模を縮小し、レイテンシも短くするために元々Ｓ／Ｐ回路内にあるシリアルデータ保持用のシフトレジスタＡに保持されているデータが利用される。
【００１４】
つまり、上記レジスタＡに保持されているデスキュー信号ＲＤとパラレルデータ信号Ｒ０〜Ｒｋ間で各ビットの比較を行い位相差を検知する。比較回路の出力結果に従い、位相調整回路で位相差（ビットずれ）を補正する。この実施例では、Ｓ／Ｐ回路内のデマルチプレクサ（Ｄｅ−Ｍｕｌｔｉｐｌｅｘｅｒ（ＤＥＭＵＸ））に入力する前に位相差が０になっており、Ｓ／Ｐ変換後もトータルＡＧｂｐｓの正しい並びのデータとなる。
【００１５】
図８には、本発明に係るシリアル−パラレルデータ変換動作を説明するための概略図が示されている。Ｓ／Ｐ回路内の位相調整回路からパラレルデータ信号Ｒ０〜Ｒｋが出力された時点で、各パラレルデータの位相差が０になっているので、１：ｎのパラレル展開後も正しいデータの並びで出力される。つまり、前記図３、図４、図５に示したような多数のフリップフロップ回路と論理ゲート回路からなる比較回路やバレルシフタが不要になるものである。
【００１６】
図９には、図８のシフトレジスタＡと比較回路の一実施例の回路図が示されている。前述したように本発明に係るビットデスキュー方法では、元々Ｓ／Ｐ回路内にあるｍビットのシリアルデータ保持用レジスタＡの保持データを利用するので、シフトレジスタの追加の必要が無い。同図では簡単にする為、位相ずれが前後１ビット分しか検知しないような回路になっているが、想定される位相ずれによって検知回路は追加すれば良い。
【００１７】
この実施例回路では、ｍビットのデータ列が一致した所で、排他的論理和回路（ＥＸ−ＮＯＲ）とアンドゲート回路（ＡＮＤ）の出力により、データ一致検知信号Ｓ±ｉの出力が‘Ｈ’になるような回路を用いているが、データを比較するシリアルデータ列ｍビットが長く１マシンサイクルで転送出来ない場合にはフリップフロップ回路ＦＦで刻むようにしてもよい。
【００１８】
図１０には、図７のディレイ回路の一実施例の回路図が示されている。このディレイ回路は、デスキュー信号ＲＤのシフトレジスタＡとＤＥＭＵＸの間に挿入される。ディレイ回路は、比較回路の出力がＳ±０の時の位相調整回路のディレイ（レイテンシ）と同じになるように設定される。位相調整回路をディレイ（レイテンシ）固定で用いても良い。
【００１９】
図１１には、図７の位相調整回路の一実施例の回路図が示されている。この位相調整回路は、比較回路の出力結果に基づきシリアルデータをシフトさせるフリップフロップ回路ＦＦの数を調整する事でデスキュー信号ＲＤとの位相差（ビットずれ）を補正する。位相調整はシステム動作開始時に一回だけ調整を行って、その後は位相を固定する方式と、位相がずれたら再度位相調整を行う方式のいずれかをシステムの要求仕様に決めるようにされる。つまり、位相がずれる度に位相調整をする場合には、点線で囲まれたような回路を用いるようにすればよい。本発明に係るビットデスキュー方法における位相調整のアルゴリズムは、シリアルデータ領域で行つている為レイテンシが短くて済むものとなる。
【００２０】
図１２には、本発明に係るビットデスキュー回路とビットデスキュー方法の他の一実施例を説明するための概略図が示されている。図７の実施例では、データ比較に用いるシフトレジスタをＳ／Ｐ回路のレジスタと共通にする事により、回路の簡素化を図るものであるが、それだけではビット数が不足なる場合には位相比較に必要なビット数を増加させたシフトレジスタＣを用いるようにするものであってもよいし、それぞれを別個に設けて１つのレジスタＣとしてもよい。
【００２１】
本発明は前記説明しように、位相差の検知と補正をパラレル展開後ではなく、シリアルデータそのものに対して行うものである。デスキュー信号とシリアルデータ間の位相差を検知して位相差分の補正を行い、パラレル展開する前には各シリアルデータ間の位相差を０にする。元々シリアルデータをパラレルデータに変換するＳ／Ｐ回路には、シリアルデータ列を保持するレジスタを内蔵している。その為、位相差を検知する為のレジスタを追加する必要が無く、レジスタが保持しているデータを比較する比較回路と位相（ビット）ずれを補正する回路のみで実現する事が出来る。またシリアルデータそのものに対して処理を行う為、クロックサイクルが短いので処理にかかるレイテンシが短いという利点もある。
【００２２】
パラレル展開後に補正する場合に比べて、位相補正に必要な回路の追加が少なくて済む為、回路面積・消費電力の増加を少なくする事が出来る。またパラレル展開前（高速クロック）に処理を行う為レイテンシが短いという効果が得られる。また、信号処理ＬＳＩと光モジュール間の電気による伝送には限界が有る為、高速シリアル信号をパラレルに並べてトータルの転送速度を向上している為、高速シリアルデータの送受信回路をＬＳＩに多数搭載する事になる。位相補正回路は各シリアルデータ毎に必要である為、シリアルデータ１チャネル当りの位相補正回路の面積・消費電力を低減出来れば、同じ面積のＬＳＩにより多くのチャネルを搭載する事が出来る。また、レイテンシも短くする事が出来る為、リセットが必要なシステムの場合データのスループットが向上する。
【００２３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記比較回路、位相調整回路の具体的構成は、種々の実施形態を採ることができる。この発明は、前記説明したようなＳＩＦ−５に限らず、そのような高速シリアルデータのパラレル転送方式で送られてくるデータを処理する信号処理ＬＳＩに設けられるビットデスキュー回路とビットデスキュー方法に適用可能である。
【００２４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１シフトレジスタによりデスキュー信号をパラレル信号に変換し、第２シフトレジスタにより受信信号をパラレル信号に変換し、比較回路により上記第１シフトレジスタと第２シフトレジスタの信号を比較し、位相調整回路により上記比較回路によって検出された受信信号のデスキュー信号に対する位相ずれ情報に基づいて上記第２シフトレジスタを介する受信信号の位相を調整することにより、回路規模の簡素化を図りつつ応答性を改善することができる。
【００２５】
高速シリアルデータをパラレル信号に変換するときの各データ間の位相ずれを調整を、上記シリアルデータをパラレル展開する前のシリアルデータの段階で、位相の規準となるデータ列と通常データ列の間でビット列を比較し、比較結果を基に上記規準の位相に上記通常データの位相を合わせることにより、回路規模の簡素化を図りつつレイテンシを改善することができる。
【図面の簡単な説明】
【図１】この発明が適用される高速光伝送システムの一実施例を示す概略図である。
【図２】受信側の信号処理ＬＳＩのデータ変換処理部の一実施例を示す概略図である。
【図３】受信側の信号処理ＬＳＩでのシリアル−パレラル変換動作での各データ間の位相ずれの調整が必要なことの説明図である。
【図４】パラレル展開後に位相調整を行う場合の概略図である。
【図５】図３のシフトレジスタＢとデータ比較回路の回路例を示す回路図である。
【図６】図３のバレルシフタの回路例を示す回路図である。
【図７】本発明に係るビットデスキュー回路とビットデスキュー方法の一実施例の概略図である。
【図８】本発明に係るシリアル−パラレルデータ変換動作を説明するための概略図である。
【図９】図８のシフトレジスタＡと比較回路の一実施例を示す回路図である。
【図１０】図７のディレイ回路の一実施例を示す回路図である。
【図１１】図７の位相調整回路の一実施例を示す回路図である。
【図１２】本発明に係るビットデスキュー回路とビットデスキュー方法の他の一実施例の概略図である。
【符号の説明】
Ｓ／Ｐ回路…シリアル−パラレル変換回路、ＲＤ…デスキュー信号、Ｒ０〜Ｒｋ…受信信号、ＤＥＭＵＸ…デマルチプレクサ、Ｆ／Ｆ…フリップフロップ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004112123.tif 000012
【図１１】
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【図１２】
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