(57)【要約】【課題】電源電圧上昇推移と関係のないパワーオンリセット回路を提供する。【解決手段】本発明は、電源電圧センシングノードと、前記センシングノードに接続され、プルアップ電流とプルダウン電流との差により電源電圧の電位を感知して前記電源電圧がしきい電圧に達すると、前記センシングノードをプルダウン駆動する電源電圧感知手段と、前記センシングノードに接続され、前記しきい電圧以下で前記センシングノードをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号を出力する駆動手段とを含む。【選択図】　　　図３
2004056753.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧センシングノードと、
前記センシングノードに接続され、プルアップ電流とプルダウン電流との差により電源電圧の電位を感知して前記電源電圧がしきい電圧に達すると、前記センシングノードをプルダウン駆動する電源電圧感知手段と、
前記センシングノードに接続され、前記しきい電圧以下で前記センシングノードをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号を出力する駆動手段と
を含んでなることを特徴とするパワーオンリセット回路。
【請求項２】
電源電圧感知手段は、
前記センシングノードの電圧レベルにフィードバック制御されプルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部と、
前記電流感知部に接続されて電源電圧がしきい電圧に達すると、前記センシングノードから電流をシンキングする電流シンクと
を含むことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記電流感知部は、
電源電圧供給端とノードＮＰＯＲ＿３との間に形成されて前記ノードＮＰＯＲ＿３をプルアップ駆動するプルアップ素子部と、
前記センシングノードの電圧レベルに応答して前記ノードＮＰＯＲ＿３をプルダウン駆動するプルダウン素子部と
を含んでなることを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項４】
前記電流シンクは、前記センシングノードと接地電圧供給端との間にソース・ドレイン経路が接続され、ゲートが前記ノードＮＰＯＲ＿３に接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項５】
前記プルアップ素子部は、
前記電源電圧供給端と前記ノードＮＰＯＲ＿３に直列接続された複数のダイオードＮＭＯＳトランジスタと、
前記電源電圧供給端と前記ノードＮＰＯＲ＿３に直列接続され、複数のゲートが接地電圧供給端に共通接続された複数のＰＭＯＳトランジスタと
を含むことを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項６】
前記プルアップ素子部は、
電源電圧供給端に片側が接続された抵抗と、
前記抵抗の他側に入力端が接続され、前記ノードＮＰＯＲ＿３に出力端が接続された第１ダイオードと、
前記ノードＮＰＯＲ＿３に入力端が接続され、電源電圧供給端に出力端が接続された第２ダイオードと
を含むことを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項７】
前記プルダウン素子部は、前記ノードＮＰＯＲ＿３と接地電圧供給端との間に接続され、ゲートが前記センシングノードに接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項８】
前記駆動手段は、
前記センシングノードをしきい電圧以下でプルアップさせるプルアップ駆動部と、
前記センシングノードの信号をバッファリングしてパワーオンリセット信号（ＲＥＳＥＴ）を出力するバッファリング部と
を含むことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項９】
前記プルアップ駆動部は、電源電圧供給端にソース・ドレインが共通接続され、前記センシングノードにゲートが接続されたキャパシタＰＭＯＳトランジスタと、
前記センシングノードを入力にする第１インバータと、
前記第１インバータの出力端がゲートに接続され電源電圧供給端と前記センシングノードとの間にソース・ドレイン経路が接続されたＰＭＯＳトランジスタと
を含むことを特徴とする請求項８に記載のパワーオンリセット回路。
【請求項１０】
前記バッファリング部は、前記第１インバータの出力端に入力端が接続されてパワーオンリセット信号（ＲＥＳＥＴ）を出力する第２インバータを含むことを特徴とする請求項９に記載のパワーオンリセット回路。
【請求項１１】
前記電源電圧感知手段は、前記ノードＮＰＯＲ＿３と接地電圧供給端との間に接続されたロード用キャパシタトランジスタ部をさらに含むことを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項１２】
前記ロード用キャパシタトランジスタ部は、ソース・ドレインが前記ノードＮＰＯＲ＿３に共通接続され、ゲートが接地電圧供給端に接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載のパワーオンリセット回路。
【請求項１３】
前記ロード用キャパシタトランジスタ部は、ゲートが前記ノードＮＰＯＲ＿３に接続され、ソース・ドレインが接地電圧供給端に共通接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載のパワーオンリセット回路。
【請求項１４】
電源電圧センシングノードと、
前記センシングノードに接続され、プルアップ電流とプルダウン電流との差により電源電圧の電位を感知して前記電源電圧がしきい電圧に達すると、前記センシングノードをプルダウン駆動する電源電圧感知手段と、
前記センシングノードに接続され、前記しきい電圧以下で前記センシングノードをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号を出力する駆動手段と、
前記センシングノードに接続されて前記センシングノードの電圧レベルをラッチして安定化させるセンシングノード電圧レベル安定化手段と
を含んで構成されることを特徴とするパワーオンリセット回路。
【請求項１５】
前記センシングノード電圧レベル安定化手段は、
前記センシングノードとノードＮＰＯＲ＿２との間に入力端と出力端とが互いに接続されるインバータラッチと、
前記センシングノードの電圧レベルに応答して前記インバータラッチをイネーブルさせるイネーブル手段と
を含むことを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１６】
前記イネーブル手段は、ゲートが前記センシングノードに接続され、前記インバータラッチと接地電圧供給端との間にソース・ドレイン経路が接続されたＮＯＳトランジスタを含むことを特徴とする請求項１５に記載のパワーオンリセット回路。
【請求項１７】
前記センシングノード電圧レベル安定化手段は、前記ノードＮＰＯＲ＿２と接地電圧供給端との間に接続されたロード用キャパシタトランジスタ部をさらに含むことを特徴とする請求項１５に記載のパワーオンリセット回路。
【請求項１８】
前記ロード用キャパシタトランジスタ部は、ソース・ドレインが前記ノードＮＰＯＲ＿２に共通接続され、ゲートが接地電圧供給端に接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項１７に記載のパワーオンリセット回路。
【請求項１９】
前記ロード用キャパシタトランジスタ部は、ゲートが前記ノードＮＰＯＲ＿２に接続され、ソース・ドレインが接地電圧供給端に共通接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項１７に記載のパワーオンリセット回路。
【請求項２０】
電源電圧感知手段は、
前記センシングノードの電圧レベルにフィードバック制御され、プルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部と、
前記電流感知部に接続されて電源電圧がしきい電圧に達すると、前記センシングノードから電流をシンキングする電流シンクと
を含むことを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項２１】
前記電流感知部は、
電源電圧供給端とノードＮＰＯＲ＿３との間に形成されて前記ノードＮＰＯＲ＿３をプルアップ駆動するプルアップ素子部と、
前記センシングノードの電圧レベルに応答して前記ノードＮＰＯＲ＿３をプルダウン駆動するプルダウン素子部と
を含んでなることを特徴とする請求項２０に記載のパワーオンリセット回路。
【請求項２２】
前記電流シンクは、前記センシングノードと接地電圧供給端との間にソース・ドレイン経路が接続され、ゲートが前記ノードＮＰＯＲ＿３に接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項２０に記載のパワーオンリセット回路。
【請求項２３】
前記プルアップ素子部は、
前記電源電圧供給端と前記ノードＮＰＯＲ＿３に直列接続された複数のダイオードＮＭＯＳトランジスタと、
前記電源電圧供給端と前記ノードＮＰＯＲ＿３に直列接続され、複数のゲートが接地電圧供給端に共通接続された複数のＰＭＯＳトランジスタと
を含むことを特徴とする請求項２１に記載のパワーオンリセット回路。
【請求項２４】
前記プルアップ素子部は、
電源電圧供給端に片側が接続された抵抗と、
前記抵抗の他側に入力端が接続され前記ノードＮＰＯＲ＿３に出力端が接続された第１ダイオードと、
前記ノードＮＰＯＲ＿３に入力端が接続され電源電圧供給端に出力端が接続された第２ダイオードと
を含むことを特徴とする請求項２１に記載のパワーオンリセット回路。
【請求項２５】
前記プルダウン素子部は、前記ノードＮＰＯＲ＿３と接地電圧供給端との間に接続され、ゲートが前記センシングノードに接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項２１に記載のパワーオンリセット回路。
【請求項２６】
前記駆動手段は、
前記センシングノードをしきい電圧以下でプルアップさせるプルアップ駆動部と、
前記センシングノードの信号をバッファリングしてパワーオンリセット信号（ＲＥＳＥＴ）を出力するバッファリング部と
を含むことを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項２７】
前記プルアップ駆動部は、電源電圧供給端にソース・ドレインが共通接続され、前記センシングノードにゲートが接続されたキャパシタＰＭＯＳトランジスタと、
前記センシングノードを入力とする第１インバータと、
前記第１インバータの出力端がゲートに接続され、電源電圧供給端と前記センシングノードとの間にソース・ドレイン経路が接続されたＰＭＯＳトランジスタと
を含むことを特徴とする請求項２６に記載のパワーオンリセット回路。
【請求項２８】
前記バッファリング部は、前記第１インバータの出力端に入力端が接続されてパワーオンリセット信号（ＲＥＳＥＴ）を出力する第２インバータを含むことを特徴とする請求項２７に記載のパワーオンリセット回路。
【請求項２９】
前記電源電圧感知手段は、前記ノードＮＰＯＲ＿３と接地電圧供給端との間に接続されたロード用キャパシタトランジスタ部をさらに含むことを特徴とする請求項２０に記載のパワーオンリセット回路。
【請求項３０】
前記ロード用キャパシタトランジスタ部は、ソース・ドレインが前記ノードＮＰＯＲ＿３に共通接続され、ゲートが接地電圧供給端に接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項２９に記載のパワーオンリセット回路。
【請求項３１】
前記ロード用キャパシタトランジスタ部は、ゲートが前記ノードＮＰＯＲ＿３に接続され、ソース・ドレインが接地電圧供給端に共通接続されたＮＭＯＳトランジスタを含むことを特徴とする請求項２９に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジックまたはメモリ素子のような半導体集積回路装置に関し、さらに詳細には、パワーオンリセット（Ｐｏｗｅｒ　Ｏｎ　Ｒｅｓｅｔ）回路に関する。
【０００２】
【従来の技術】
周知のように、パワーオンリセット回路は、半導体集積回路装置に電源電圧を印加する時半導体集積回路装置の機能回路を初期状態にリセットするための信号（ＲＥＳＥＴ）を発生する回路であって、半導体集積回路装置内に共に集積化されるのが普通である（例えば、特許文献１参照）。
【０００３】
パワーオンリセット回路を実装したチップは、そのチップを利用するシステムから電源電圧を供給されて駆動する。
【０００４】
この場合、従来のパワーオンリセット回路は、システムの複雑化、多様化、低電圧化などの種々の技術変化により電源電圧投入時の電源電圧の電圧上昇推移が非常に緩やかになると、パワーオンリセット信号が確実に所望の波形に生成されなくなる。
【０００５】
したがって予定された内部回路のリセットを確実に行なえない場合が生じる。
【０００６】
図１は、従来の技術に係るパワーオンリセット回路を示す回路図である。
【０００７】
図１を参照すると、従来のパワーオンリセット回路構成は、ＲＣ遅延（Ｄｅｌａｙ）を調整するためのキャパシタ素子１１と、プルアップ（Ｐｕｌｌ　Ｕｐ）電流を供給するためのプルアップ電流ソース１２とを備えているため、ノードＮ１の電圧レベルは、プルアップ電流ソース１２とキャパシタ素子１１との間のＲＣ遅延タイムにより決定されるようになる。
【０００８】
より具体的に説明すると、従来のパワーオンリセット回路は、ゲートが接地電圧（ＶＳＳ）供給端と接続され、電源電圧（ＶＣＣ）供給端とノードＮ１との間にソース・ドレイン経路が接続されたプルアップ電流ソースとしてのＰＭＯＳトランジスタ１２と、ノードＮ１にゲートが接続されソース及びドレインが共通に接地電圧供給端に接続されたキャパシタ素子としてのＮＭＯＳトランジスタ１１と、入力端がノードＮ１に接続されるインバータ１３と、入力端にインバータ１３の出力端ノードＮ２が接続されるインバータ１４と、ゲートにインバータ１４の出力端が接続され、電源電圧供給端とノードＮ２との間にソース・ドレイン経路が接続されたＰＭＯＳトランジスタ１５と、入力端に前記インバータ１４の出力端が接続されるインバータ１６とから構成されている。
【０００９】
電源電圧（ＶＣＣ）が印加された後、初期に電源電圧が上昇することによって、ノードＮ１の電圧もＲＣの時常数（ｔｉｍｅ　ｃｏｎｓｔａｎｔ）にしたがって上昇することになる。
【００１０】
そして、ノードＮ１の電圧の上昇にしたがって、インバータ１３の出力であるノードＮ２の電圧は、初期に電源電圧（ＶＣＣ）のような波形に増加して、ノードＮ１の電圧がインバータ１３のしきい電圧（ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅ）に達すると、ノードＮ２の電圧は接地電圧に落ちる。
【００１１】
結局パワーオンリセット信号（ＲＥＳＥＴ）は、電源電圧の上昇にしたがって初期に同じ波形に増加して、特定の時点で接地電圧にダウンして活性化される。
【００１２】
ところが、前記した従来の技術に係るパワーオンリセット回路は、電源電圧の電圧上昇推移（ｓｌｏｐ）にしたがってリセット信号（ＲＥＳＥＴ）が活性化（ａｃｔｉｖｅ）される時点が変わるようになるが、これは、所定の規格を持って動作する半導体装置の動作マージンを合せることができなくなる。
【００１３】
図２ａ及び図２ｂは、従来のパワーオンリセット回路の動作タイミング図であって、図２ａは、電圧上昇推移が相対的に速い場合のタイミング図であり、図２ｂは、電圧上昇推移が相対的に遅い場合のタイミング図である。
【００１４】
電圧上昇推移が相対的に遅い場合（図２ｂ）には、電圧上昇推移が相対的に速い場合（図２ａ）よりより多くの時間の間キャパシタ素子をプリチャージできるので、キャパシタのセンシングレベルが速く高くなって相対的に低い電源電圧でパワーオンリセット信号（ＲＥＳＥＴ）が活性化されることを示している。
【００１５】
すなわち、図２ａの場合、時間「Ｔ２」でリセット信号（ＲＥＳＥＴ）が活性化されるが、図２ｂの場合、時間「Ｔ１」でリセット信号（ＲＥＳＥＴ）が活性化される。
【００１６】
ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）チップは、最初の電源電圧投入時、ＦｅＲＡＭコードレジストに格納された状態を読み出してまたセットアップしなければならないが、このような読み出し動作時パワーオンリセット信号（ＲＥＳＥＴ）が用いられる。
【００１７】
ところが、図２ｂのように、パワーオンリセット信号（ＲＥＳＥＴ）が電源電圧が十分に上昇する前に活性化されるとすれば、低い電源電圧でＦｅＲＡＭコードレジストが動作するようになり、これによってＦｅＲＡＭコードレジストに格納されたデータが誤って読み出されるか、不充分な状態でリストア（Ｒｅｓｔｏｒｅ）が行なわれてＦｅＲＡＭコードレジストフェイル（Ｆａｉｌ）を誘発し得る。
【００１８】
したがっていかなる電源電圧上昇推移においても一定の電圧以上でパワーオンリセット信号（ＲＥＳＥＴ）を発生できる回路が切実に要求される。
【００１９】
【特許文献】
米国特許第６，３６３，０１１号
【００２０】
【発明が解決しようとする課題】
そこで、本発明は、上記従来の技術の問題点に鑑みてなされたものであって、目的とするところは、電源電圧上昇推移（Ｐｏｗｅｒ　ｕｐ　Ｓｌｏｐｅ）と関係のないパワーオンリセット回路を提供することにある。
【００２１】
また、本発明の一つの目的は、ＲＣ遅延方法ではない電流感知方法によりＲＣ遅延タイムに関係のないパワーオンリセット回路を提供することにある。
【００２２】
また、本発明の一つの目的は、グリッチのない安定したパワーオンリセット信号を生成するパワーオンリセット回路を提供することにある。
【００２３】
【課題を解決するための手段】
前記目的を達成するための本発明のパワーオンリセット回路は、電源電圧センシングノードと、前記センシングノードに接続され、プルアップ電流とプルダウン電流との差により電源電圧の電位を感知して前記電源電圧がしきい電圧に達すると、前記センシングノードをプルダウン駆動する電源電圧感知手段と、前記センシングノードに接続され、前記しきい電圧以下で前記センシングノードをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号を出力する駆動手段とを含んでなることを特徴とする。
【００２４】
また前記目的を達成するための本発明のパワーオンリセット回路は、電源電圧センシングノードと、前記センシングノードに接続され、プルアップ電流とプルダウン電流との差により電源電圧の電位を感知して前記電源電圧がしきい電圧に達すると、前記センシングノードをプルダウン駆動する電源電圧感知手段と、前記センシングノードに接続され、前記しきい電圧以下で前記センシングノードをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号を出力する駆動手段と、前記センシングノードに接続されて前記センシングノードの電圧レベルをラッチして安定化させるセンシングノード電圧レベル安定化手段とを含んで構成されることを特徴とする。
【００２５】
本発明の一特徴及び他の特徴的なパワーオンリセット回路において、好ましく電源電圧感知手段は、前記センシングノードの電圧レベルにフィードバック制御されプルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部と、前記電流感知部に接続されて電源電圧がしきい電圧に達すると、前記センシングノードから電流をシンキングする電流シンクを含むことを特徴とする。
【００２６】
そして、好ましく前記電流感知部は、電源電圧供給端とノードＮＰＯＲ＿３との間に形成されて前記ノードＮＰＯＲ＿３をプルアップ駆動するプルアップ素子部と、前記センシングノードの電圧レベルに応答して前記ノードＮＰＯＲ＿３をプルダウン駆動するプルダウン素子部とを含んでなることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付する図面を参照しながら説明する。
【００２８】
図３は、本発明の一実施例に係るパワーオンリセット回路を概念的に示すブロック構成図である。
【００２９】
図３を参照すると、本発明の一実施例に係るパワーオンリセット回路は、センシングノードＮＳを介して相互接続された電源電圧感知部１００及び駆動部２００を含む。
【００３０】
電源電圧感知部１００は、センシングノードＮＳの電圧レベルにフィードバック制御されプルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部１２０と、電流感知部１２０に接続されて電源電圧がパワーオンリセット信号が活性化される時点の電源電圧レベルであるしきい電圧に達すると、前記ノードＮＳから電流をシンキングする電流シンク１４０とから構成される。
【００３１】
すなわち、電源電圧感知部１００は、プルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知して電源電圧がしきい電圧に達すると、センシングノードＮＳをプルダウンさせて論理「ロー」状態にさせる。
【００３２】
駆動部２００は、センシングノードＮＳに接続されて前記しきい電圧以下でセンシングノードＮＳをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号（ＲＥＳＥＴ）を出力する。
【００３３】
前記したように本発明の一実施例に係るパワーオンリセット回路は、電源電圧感知部１００でＲＣ遅延方法ではない電流感知のレベルによりしきい電圧を決定するので、電源電圧上昇推移に関係なく一定のしきい電圧でパワーオンリセット信号（ＲＥＳＥＴ）を活性化させることになる。
【００３４】
図４は、本発明の他の実施例に係るパワーオンリセット回路を概念的に示すブロック構成図である。
【００３５】
図４を参照すると、本発明の他の実施例に係るパワーオンリセット回路は、センシングノードＮＳを介して相互接続された電源電圧感知部１００と、駆動部２００及びセンシングノード電圧レベル安定化部３００とを含む。
【００３６】
電源電圧感知部１００は、センシングノードＮＳの電圧レベルにフィードバック制御され、プルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部１２０と、電流感知部１２０に接続されてしきい電圧に達すると、前記ノードＮＳから電流をシンキングする電流シンク１４０とから構成される。
【００３７】
駆動部２００は、センシングノードＮＳに接続されて前記しきい電圧以下でセンシングノードＮＳをプルアップ駆動し前記センシングノードの信号をバッファリングしてパワーオンリセット信号（ＲＥＳＥＴ）を出力する。
【００３８】
センシングノード電圧レベル安定化部３００は、センシングノードＮＳに接続されて前記センシングノードＮＳの電圧レベルをラッチして安定化させる。
【００３９】
前記したように本発明の他の実施例に係るパワーオンリセット回路は、電源電圧上昇推移に関係なく一定のしきい電圧においてパワーオンリセット信号（ＲＥＳＥＴ）を活性化させる作用、効果を奏し、なお、センシングノード電圧レベル安定化部３００によりパワーオンリセット信号（ＲＥＳＥＴ）が自動にラッチ状態に戻ることによって、パワーオンリセット信号が活性化（論理「０」）される時点近くでのグリッチ発生を抑制／防止することになる。
【００４０】
図５は、本発明のパワーオンリセット回路図である。
【００４１】
図５を参照すると、全体回路の構成は、電源電圧感知部１００と、駆動部２００及びセンシングノード電圧レベル安定化部３００とに区分されている。
【００４２】
図３及び図４のセンシングノードＮＳは、ノードＮＰＯＲ＿１である。
【００４３】
電源電圧感知部１００は、電源電圧（ＶＣＣ）供給端とノードＮＰＯＲ＿３との間に直列接続された複数のダイオードＮＭＯＳトランジスタＮｓ１、ＮＳ２と、電源電圧（ＶＣＣ）供給端とノードＮＰＯＲ＿３との間に直列接続されて複数のゲートが接地電圧（ＶＳＳ）供給端に接続された複数のＰＭＯＳトランジスタＰＳ１、ＰＳ２、ＰＳ３とから構成されて、ノードＮＰＯＲ＿３をプルアップ駆動するプルアップ素子部１２０Ａを含む。
【００４４】
そして、電源電圧感知部１００は、ノードＮＰＯＲ＿３と接地電圧（ＶＳＳ）供給端との間に接続されて、ゲートがセンシングノードであるノードＮＰＯＲ＿１にフィードバック接続されたＮＭＯＳトランジスタＮＭ２から構成されて、前記センシングノードＮＰＯＲ＿１の電圧レベルに応答してノードＮＰＯＲ＿３をプルダウン駆動するプルダウン素子部１２０Ｂを含む。
【００４５】
プルアップ素子部１２０Ａ及びプルダウン素子部１２０Ｂが電源電圧感知部１００の電流感知部（図３及び図４の１２０）を構成するが、プルアップ素子部１２０Ａがプルアップ電流を提供することになり、プルダウン素子部１２０Ｂがプルダウン電流を提供するようになる。
【００４６】
また、電源電圧感知部１００は、センシングノードＮＰＯＲ＿１と接地電圧（ＶＳＳ）供給端との間に接続され、ゲートがノードＮＰＯＲ＿３に接続されたＮＭＯＳトランジスタＮＭ３から構成されて、前記センシングノードＮＰＯＲ＿１から電流をシンキングする電流シンク１３０を含む。
【００４７】
したがって、プルアップ素子部１２０Ａを介して流れるプルアップ電流とプルダウン素子部１２０Ｂを介して流れるプルダウン電流比によりノードＮＰＯＲ＿３の電圧レベルが決定される。
【００４８】
そして、ノードＮＰＯＲ＿３の電圧レベルがしきい電圧を越えると、電流シンク１３０によりセンシングノードＮＰＯＲ＿１から電流がシンキングされてセンシングノードＮＰＯＲ＿１は接地電圧（論理「０」）となる。
【００４９】
電源電圧感知部１４０は、ノードＮＰＯＲ＿３と接地電圧供給端との間に接続されたロード用キャパシタＮＭＯＳトランジスタ部１４０をさらに含むことが好ましいが、ロード用キャパシタＮＭＯＳトランジスタ部１４０は、初期のノードＮＰＯＲ＿３を「ロー」レベルに維持させてＮＭＯＳトランジスタＮＭ３を初期にオフさせる。
【００５０】
電源電圧感知部１００のロード用キャパシタＮＭＯＳトランジスタ部１４０は、図に示されているように、ソース・ドレインが前記ノードＮＰＯＲ＿３に共通接続され、ゲートが接地電圧供給端に接続されたＮＭＯＳトランジスタより構成される。
【００５１】
また、電源電圧感知部１００のロード用キャパシタＮＭＯＳトランジスタ部１４０は、ゲートが前記ノードＮＰＯＲ＿３に接続され、ソース・ドレインが接地電圧供給端に共通接続されたＮＭＯＳトランジスタより構成されることができ、前記した二つの構造のキャパシタＮＭＯＳトランジスタが全部用いられることができる。
【００５２】
駆動部２００は、センシングノードＮＰＯＲ＿１をしきい電圧以下でプルアップさせるプルアップ駆動部２２０と、前記センシングノードＮＰＯＲ＿１の信号をバッファリングしてパワーオンリセット信号（ＲＥＳＥＴ）を出力するバッファリング部２３０を含む。
【００５３】
プルアップ駆動部２２０は、電源電圧供給端にソース・ドレインが共通接続され、センシングノードＮＰＯＲ＿１にゲートが接続されたキャパシタＰＭＯＳトランジスタ２２１と、センシングノードＮＰＯＲ＿１を入力とするインバータ２２２と、前記インバータ２２２の出力端がゲートに接続され、電源電圧供給端とノードＮＰＯＲ＿１との間にソース・ドレイン経路が接続されたＰＭＯＳトランジスタ２２３より実施構成されている。
【００５４】
バッファリング部２３０は、インバータ２２２の出力端に入力端が接続されてパワーオンリセット信号（ＲＥＳＥＴ）を出力するインバータ２３０より実施構成されている。
【００５５】
センシングノード電圧レベル安定化部３００は、センシングノードＮＰＯＲ＿１とノードＮＰＯＲ＿２との間に入力端と出力端とが互いに接続されるインバータラッチ３１０を構成するＰＭＳトランジスタＰＲ１、ＰＲ２、及びＮＭＯＳトランジスタＮＲ１、ＮＲ２と、ゲートにセンシングノードＮＰＯＲ＿１が接続され、インバータラッチ２１０と接地電圧供給端との間にソース・ドレイン経路が接続されたＮＯＳトランジスタＮＭ１とから構成されてセンシングノードＮＰＯＲ＿１の電圧レベルに応じて前記インバータラッチ３１０をイネーブル／ディスエーブルさせるためのイネーブルトランジスタ部３２０を含む。
【００５６】
そして、センシングノード電圧レベル安定化部３００は、ノードＮＰＯＲ＿２と接地電圧供給端との間に接続されたロード用キャパシタＮＭＯＳトランジスタ部３３０をさらに含むことが好ましいが、ロード用キャパシタＮＭＯＳトランジスタ部３３０は、初期のノードＮＰＯＲ＿２を安定した「ロー」レベルにさせる。
【００５７】
ロード用キャパシタＮＭＯＳトランジスタ部３３０は、図に示されているように、ソース・ドレインがノードＮＰＯＲ＿２に共通接続され、ゲートが接地電圧供給端に接続されたＮＭＯＳトランジスタ３３２と、ゲートがノードＮＰＯＲ＿２に接続され、ソース・ドレインが接地電圧供給端に共通接続されたＮＭＯＳトランジスタ３３４より実施構成されている。もちろん、二つのキャパシタＮＭＯＳトランジスタ３３２、３３４の中いずれか一つのみ用いられても良い。
【００５８】
以下、図５の構成を有するパワーオンリセット回路の動作について詳細に述べる。
【００５９】
センシングノードＮＰＯＲ＿１の信号が「ハイ」となると、ラッチイネーブルトランジスタであるＮＯＳトランジスタＮＭ１がオンされてセンシングノードＮＰＯＲ＿１は「ハイ」となりノードＮＰＯＲ＿２は「ロー」となる。
【００６０】
また、ノードＮＰＯＲ＿１の「ハイ」信号によりＮＭＯＳトランジスタＮＭ２もオンされてノードＮＰＯＲ＿３を「ロー」にさせる。ノードＮＰＯＲ＿３が「ロー」であるので、ＮＭＯＳトランジスタＮＭ３はオフ状態に維持される。
【００６１】
ところが徐々に電源電圧（ＶＣＣ）が増加すると、プルアップ素子部１２０ＡのＰＭＯＳトランジスタＰＳ１、ＰＳ２、ＰＳ３及びＮＭＯＳトランジスタＮＳ１、ＮＳ２を介して流れる電流レベルが増加するようになる。
【００６２】
したがって、プルアップ素子部１２０Ａを介して流れる電流とプルダウン素子部１２０ＢのＮＭＯＳトランジスタＮＭ２を介して流れる電流比によりノードＮＰＯＲ＿３の電圧レベルが決定される。
【００６３】
ノードＮＰＯＲ＿３の電圧が一定レベルを越えると、電流シンク１３０のＮＭＯＳトランジスタＮＭ３によりセンシングノードＮＰＯＲ＿１の電圧レベルがロー（Ｌｏｗ）に変わる。
【００６４】
そうすると、安定化部３００でＮＭＯＳトランジスタＮＭ１がオフ状態に変わるので、センシングノードＮＰＯＲ＿１の「ロー」レベルによりノードＮＰＯＲ＿２が「ハイ」にプルアップされるので、センシングノードＮＰＯＲ＿１もそれ以上プルアップさせる電流が遮断される。
【００６５】
一方、電源電圧感知部１００では、ＮＭＯＳトランジスタＮＭ２がオフ状態に変わるので、ノードＮＰＯＲ＿３はＰＭＯＳトランジスタＰＳ１、ＰＳ２、ＰＳ３により電源電圧（ＶＣＣ）レベルにプルアップされる。
【００６６】
したがって、ＮＭＯＳトランジスタＮＭ３がオン状態を維持するので、センシングノードＮＰＯＲ＿１を「ロー」レベルに固定することになる。
【００６７】
初期のノードＮＰＯＲ＿３は、ロード用キャパシタＮＭＯＳトランジスタ１４０により「ロー」を維持する。これはＮＭＯＳトランジスタＮＭ３を初期にオフさせるためである。
【００６８】
図６は、図５のパワーオンリセット回路図においてプルアップ素子部を変形させた他の実施例を示す。
【００６９】
図６を参照すると、全体回路の構成は、電源電圧感知部１００と、駆動部２００及びセンシングノード電圧レベル安定化部３００とに区分されている。図５と違う点は、電源電圧感知部１００のノードＮＰＯＲ＿３プルアップ素子部１５０を変更したことである。その他の他の構成は図５と同様である。
【００７０】
プルアップ素子部１２０Ｃは、電源電圧供給端に片側が接続された抵抗Ｒ１と、前記抵抗Ｒ１の他側に入力端が接続され前記ノードＮＰＯＲ＿３に出力端が接続されたダイオードＤ１を含み、ダイオードのしきい電圧以下では、ノードＮＰＯＲ＿３に電流がほとんど流れないようにする。
【００７１】
そして、一定電圧以上ではノードＮＰＯＲ＿３を「ハイ」にプルアップさせるが、この時抵抗Ｒ１は突然ノードＮＰＯＲ＿３がプルアップされることを防止する。
【００７２】
また、プルアップ素子部１２０Ｃは、ノードＮＰＯＲ＿３に入力端が接続され電源電圧供給端に出力端が接続されたダイオードＤ２を含むが、ダイオードＤ２は、電源電圧がダウンされる時ノードＮＰＯＲ＿３を素早く「ロー」レベルにさせるための素子である。
【００７３】
図７は、本発明（第１及び第２実施例）のパワーオンリセット回路の動作タイミング図である。
【００７４】
Ｔ１区間は、パワーオンリセット信号（ＲＥＳＥＴ）の感知区間であって、パワー（ＰＯＷＥＲ）に依存してパワーオンリセット信号（ＲＥＳＥＴ）が上昇する区間であり、区間Ｔ２は、パワーオンリセット信号（ＲＥＳＥＴ）が活性化される区間である。区間Ｔ３は、パワーアップが完了した区間を示す。
【００７５】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００７６】
【発明の効果】
本発明のパワーオンリセット回路は、ＲＣ遅延方法ではない電流感知方法によりパワーオンリセット信号を生成する。
【００７７】
したがって電源電圧上昇推移に関係のないパワーオンリセット信号を生成できるので、パワーオンリセット信号に応答して駆動する半導体素子が正常電圧より低い電圧で駆動されることによって発生する誤りを防止する。
【００７８】
特に、ＦｅＲＡＭコードレジストは、正常電圧より低い電圧で動作する時、ＦｅＲＡＭコードレジストに格納されたデータが誤って読み出されるか、不充分な状態でリストア（Ｒｅｓｔｏｒｅ）が行なわれてＦｅＲＡＭコードレジストのフェイルを誘発するようになるが、本発明のパワーオンリセット回路を適用する場合は、このような問題点を解消できる。
【００７９】
また、本発明のパワーオンリセット回路は、パワーオンリセット信号（ＲＥＳＥＴ）が自動にラッチ状態に戻ることによって、パワーオンリセット信号が活性化（論理「０」）される時点近くでのグリッチ発生を抑制／防止するようになる。
【図面の簡単な説明】
【図１】従来の技術に係るパワーオンリセット回路を示す回路図である。
【図２Ａ】電圧上昇推移が相対的に速い場合の図１のタイミング図である。
【図２Ｂ】電圧上昇推移が相対的に遅い場合の図１のタイミングである。
【図３】本発明のパワーオンリセット回路を概念的に示すブロック構成図である。
【図４】本発明のパワーオンリセット回路を概念的に示すブロック構成図である。
【図５】本発明の第１実施例に係るパワーオンリセット回路図である。
【図６】本発明の第２実施例に係るパワーオンリセット回路図である。
【図７】本発明（第１及び第２実施例）のパワーオンリセット回路の動作タイミング図である。
【符号の説明】
１００　　　電源電圧感知部
１１０　　　プルアップ素子部
１２０　　　第１プルダウン素子部
１３０　　　第２プルダウン素子部
１４０　　　ロード用キャパシタトランジスタ
２００　　　ラッチ部
２１０　　　インバータラッチ
２２０　　　イネーブルトランジスタ部
２３０　　　ロード用キャパシタトランジスタ部
３００　　　駆動部
【図１】
2004056753.tif 000003
【図２Ａ】
2004056753.tif 000004
【図２Ｂ】
2004056753.tif 000005
【図３】
2004056753.tif 000006
【図４】
2004056753.tif 000007
【図５】
2004056753.tif 000008
【図６】
2004056753.tif 000009
【図７】
2004056753.tif 000010