(57)【要約】【課題】演算精度を高め消費電力の増加を抑制する【解決手段】並列に接続されたダイオード構成のトランジスタＱ１〜Ｑ４と、このトランジスタＱ１〜Ｑ４と並列に接続されたカレントミラー回路を構成する入力側のトランジスタＱ５及び出力側のトランジスタＱ６を備え、トランジスタＱ１〜Ｑ６のゲート幅を同一にし、入力した入力電流信号Ｉｉｎを１／５ずつトランジスタＱ１〜Ｑ５に分流し、トランジスタＱ６より入力電流信号Ｉｉｎの１／Ｎ倍の出力電流信号Ｉｏｕｔを出力する。【選択図】　　　　図１
2004112087.tif 000002
【特許請求の範囲】
【請求項１】
電流モードで演算を行う電流モード信号演算回路において、
並列に接続された（Ｎ−１）個のダイオード構成の第一のトランジスタと、
上記第一のトランジスタと並列に接続されたカレントミラー回路を構成する入力側の第二のトランジスタ及び出力側の第三のトランジスタを備え、
上記第一のトランジスタ、上記第二のトランジスタ及び上記第三のトランジスタのゲート幅を同一にし、
入力した入力電流信号を１／Ｎずつ上記第一のトランジスタ及び上記第二のトランジスタに分流し、上記第三のトランジスタより上記入力電流信号の１／Ｎ倍の出力電流信号を出力することを特徴とする電流モード信号演算回路。
【請求項２】
第一のトランジスタ、第二のトランジスタ及び第三のトランジスタそれぞれを、複数のトランジスタを直列にカスコード接続した構成とすることを特徴とする請求項１記載の電流モード信号演算回路。
【請求項３】
電流モードで演算を行う電流モード信号演算回路において、カレントミラー回路を構成する入力側の第一のトランジスタ及びＭ個の出力側の第二のトランジスタを備え、
上記第一のトランジスタ及び上記第二のトランジスタのゲート幅を同一にし、入力した入力電流信号を上記第一のトランジスタに入力し、Ｍ個の上記第二のトランジスタより上記入力電流信号のＭ倍の出力電流信号を出力することを特徴とする電流モード信号演算回路。
【請求項４】
Ｍ個の第二のトランジスタの出力を入力するカレントミラー回路を構成する入力側の第三のトランジスタ及び出力側の第四のトランジスタを備え、
上記第四のトランジスタより入力電流信号のＭ倍の出力電流信号を出力することを特徴とする請求項３記載の電流モード信号演算回路。
【請求項５】
第一のトランジスタ、第二のトランジスタ、第三のトランジスタ及び第四のトランジスタそれぞれを、複数のトランジスタを直列にカスコード接続した構成とすることを特徴とする請求項４記載の電流モード信号演算回路。
【請求項６】
電流モードで演算を行う電流モード信号演算回路において、
並列に接続された（Ｎ−１）個のダイオード構成の第一のトランジスタと、
上記第一のトランジスタと並列に接続されたカレントミラー回路を構成する入力側の第二のトランジスタ及びＭ個の出力側の第三のトランジスタを備え、
上記第一のトランジスタ、上記第二のトランジスタ及び上記第三のトランジスタのゲート幅を同一にし、
入力した入力電流信号を１／Ｎずつ上記第一のトランジスタ及び上記第二のトランジスタに分流し、Ｍ個の上記第二のトランジスタより上記入力電流信号のＭ／Ｎ倍の出力電流信号を出力することを特徴とする電流モード信号演算回路。
【請求項７】
Ｍ個の第三のトランジスタの出力を入力するカレントミラー回路を構成する入力側の第四のトランジスタ及び出力側の第五のトランジスタを備え、
上記第五のトランジスタより入力電流信号のＭ／Ｎ倍の出力電流信号を出力することを特徴とする請求項６記載の電流モード信号演算回路。
【請求項８】
第一のトランジスタ、第二のトランジスタ、第三のトランジスタ、第四のトランジスタ及び第五のトランジスタそれぞれを、複数のトランジスタを直列にカスコード接続した構成とすることを特徴とする請求項７記載の電流モード信号演算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は信号処理やデータ解析等において電流モードで演算を行う電流モード信号演算回路に関するものである。
【０００２】
【従来の技術】
例えば移動体通信において、２０Ｍｂｐｓ以上の通信速度を実現する方式として、直交周波数分割多重（Ｏｒｔｈｏｇｏｎａｌ　Ｆｒｅｑｕｅｎｃｙ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅｘｉｎｇ；ＯＦＤＭ）方式がある。図５はＯＦＤＭ方式の受信機の構成を示すブロック図であり、図において、１は受信した入力電圧信号Ｖｉｎを入力電流信号Ｉｉｎに変換する電圧／電流変換器、２は直列に入力したｎ個の入力電流信号Ｉｉｎ−１，Ｉｉｎ−２，・・・，Ｉｉｎ−ｎを並列に出力する直列／並列変換器である。
【０００３】
また、図５において、３は電流モードで高速フーリエ変換（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｆｏｒｍ；ＦＦＴ）を行う電流モード信号演算回路であり、ｎ個の入力電流信号Ｉｉｎ−１，Ｉｉｎ−２，・・・，Ｉｉｎ−ｎそれぞれにタップ係数ｔｃ−１，ｔｃ−２，・・・，ｔｃ−ｎを乗算して、ｎ個の出力電流信号Ｉｏｕｔ−１，Ｉｏｕｔ−２，・・・，Ｉｏｕｔ−ｎを出力する。４はｎ個の出力電流信号Ｉｏｕｔ−１，Ｉｏｕｔ−２，・・・，Ｉｏｕｔ−ｎをｎ個の出力電圧信号Ｖｏｕｔ−１，Ｖｏｕｔ−２，・・・，Ｖｏｕｔ−ｎに変換する電流／電圧変換器である。
【０００４】
図６は図５に示す電流モード信号演算回路３の一例を示す接続図である。図６において、１１は直列／並列変換器２からの入力電流信号Ｉｉｎを入力するバッファ回路、Ｊ１０１，Ｊ１０２は電源Ｖｄｄに接続された電流源、Ｑ１０１はカレントミラーを構成する入力側のトランジスタ、Ｑ１０２はカレントミラーを構成する出力側のトランジスタである。ここでは、出力側のトランジスタＱ１０２のゲート幅は入力側のトランジスタＱ１０１のゲート幅のｋ倍となっており、トランジスタＱ１０２からＩｏｕｔ＝ｋ×Ｉｉｎの出力電流信号が得られる。このスケールレショ（Ｓｃａｌｅ　Ｒａｔｉｏ）ｋはタップ係数ｔｃ−１，ｔｃ−２，・・・，ｔｃ−ｎにより決定される。
【０００５】
次に動作について説明する。
図５において、受信した入力電圧信号Ｖｉｎは電圧／電流変換器１により入力電流信号Ｉｉｎに変換される。直列に入力されたｎ個の入力電流信号Ｉｉｎ−１，Ｉｉｎ−２，・・・，Ｉｉｎ−ｎは直列／並列変換器２により並列に出力される。電流モード信号演算回路３では、ｎ個の入力電流信号Ｉｉｎ−１，Ｉｉｎ−２，・・・，Ｉｉｎ−ｎに対して行列演算による高速フーリエ変換が行われ、実数部分の演算と虚数部分の演算が行われる。すなわち、各入力電流信号ＩｉｎはＦＦＴ行列によって決定されるタップ係数ｔｃ−１，ｔｃ−２，・・・，ｔｃ−ｎにより乗算演算されて、ｎ個の出力電流信号Ｉｏｕｔ−１，Ｉｏｕｔ−２，・・・，Ｉｏｕｔ−ｎが出力される。ここでは、タップ係数によりｋ倍、すなわち１／Ｎ倍、Ｍ倍、Ｍ／Ｎ倍等の乗算演算が行われる。
【０００６】
電流モード信号演算回路３からのｎ個の出力電流信号Ｉｏｕｔ−１，Ｉｏｕｔ−２，・・・，Ｉｏｕｔ−ｎは、電流／電圧変換器４によりｎ個の出力電圧信号Ｖｏｕｔ−１，Ｖｏｕｔ−２，・・・，Ｖｏｕｔ−ｎに変換され、次の復調回路（図示せず）に出力される。
【０００７】
図６に示す電流モード信号演算回路３において、バッファ回路１１からの入力電流信号Ｉｉｎは、カレントミラー回路を構成する入力側のトランジスタＱ１０１に入力されると、カレントミラー回路を構成する出力側のトランジスタＱ１０２には、トランジスタＱ１０１とトランジスタＱ１０２のゲート幅の比ｋ、すなわちスケールレショｋで決定される出力電流信号Ｉｏｕｔ＝ｋ×Ｉｉｎが流れて、所望の乗算演算が行われる。
【０００８】
図７は図６に示すカレントミラー回路のＤＣオフセット電流誤差特性を示す図である。図において、横軸はスケールレショｋで、縦軸は入力電流信号Ｉｉｎがない場合のＤＣオフセット電流誤差を示している。図に示すように、ｋ＝１、すなわち、トランジスタＱ１０１とトランジスタＱ１０２のゲート幅が同じである場合には、ＤＣオフセット電流誤差はほぼ０であるが、ｋが１より小さく又は大きくなるに従い、ＤＣオフセット電流誤差は大きな値を示している。
【０００９】
これは、ゲート幅が異なるトランジスタＱ１０１，Ｑ１０２を使用したカレントミラー回路では、入力側のトランジスタＱ１０１と出力側のトランジスタＱ１０２のバイアス電流の比例関係が崩れるためであり、このＤＣオフセット電流誤差により理論上の出力電流信号Ｉｏｕｔ＝ｋ×Ｉｉｎが得られなくなり、電流モード信号演算回路３の演算精度が低下してしまう。
【００１０】
図８は図５に示す電流モード信号演算回路３の構成の一例を示すブロック図である。図８において、１１は直列／並列変換器２からの入力電流信号Ｉｉｎを入力するバッファ回路、１２〜１６はゲート幅が同じトランジスタ（ｋ＝１）を使用したカレントミラー回路で、ＤＣオフセット電流誤差が０で演算精度を向上させたものである。
【００１１】
図８において、バッファ回路１１を経由した入力電流信号Ｉｉｎは５個のカレントミラー回路１２〜１６にＩｉｎ／５ずつ分流され、カレントミラー回路１６からのみ出力電流信号Ｉｏｕｔ＝Ｉｉｎ／５を出力することで、入力電流信号Ｉｉｎを１／５倍に減衰させる。ここで、カレントミラー回路１２〜１５からの出力電流信号Ｉｉｎ×４／５は不要電流となる。
【００１２】
図９は従来の電流モード信号演算回路の一例を示す接続図であり、図８に示す各カレントミラー回路１２〜１６を具体的に示したものである。図９において、Ｊ２０１〜Ｊ２１０は電源Ｖｄｄに接続された電流源、Ｑ２０１，Ｑ２０２はカレントミラー回路１２を構成するトランジスタ、Ｑ２０３，Ｑ２０４はカレントミラー回路１３を構成するトランジスタ、Ｑ２０５，Ｑ２０６はカレントミラー回路１４を構成するトランジスタ、Ｑ２０７，Ｑ２０８はカレントミラー回路１５を構成するトランジスタ、Ｑ２０９，Ｑ２１０はカレントミラー回路１６を構成するトランジスタである。ここで、トランジスタＱ２０１〜Ｑ２１０はゲート幅が同じトランジスタが使用されている。
【００１３】
図９において、バッファ回路１１からの入力電流信号Ｉｉｎは、カレントミラー回路１２〜１６を構成する入力側のトランジスタＱ２０１，Ｑ２０３，Ｑ２０５，Ｑ２０７，Ｑ２０９にＩｉｎ／５ずつ分流され、カレントミラー回路１２〜１６を構成する出力側のトランジスタＱ２０２，Ｑ２０４，Ｑ２０６，Ｑ２０８，Ｑ２１０には、それぞれＩｉｎ／５の電流が流れる。このうちトランジスタＱ２１０に流れるＩｉｎ／５の電流を出力電流信号Ｉｏｕｔとして出力する。すなわち、図９に示すカレントミラー回路１２〜１６により１／５倍の乗算演算を行っている。ここで、トランジスタＱ２０２，Ｑ２０４，Ｑ２０６，Ｑ２０８に流れるＩｉｎ×４／５は不要電流となる。
【００１４】
このように、図８及び図９に示すように、１／Ｎ倍（Ｎ＝５）の乗算演算を行う際に、ゲート幅が同じトランジスタにより構成されたカレントミラー回路を使用し、ＤＣオフセット電流誤差を少なくして演算精度を向上させた場合には、出力電流信号Ｉｏｕｔとして使用しない不要電流が発生し、電流モード信号演算回路３の消費電力が増加してしまう。
【００１５】
【発明が解決しようとする課題】
従来の電流モード信号演算回路は以上のように構成されているので、図６に示すゲート幅が異なるトランジスタＱ１０１，Ｑ１０２により構成されたカレントミラー回路を使用した場合には、ＤＣオフセット電流誤差が大きくなり演算精度が低下してしまうという課題があった。
【００１６】
また、図９に示すように、ゲート幅が同じトランジスタＱ２０１〜Ｑ２１０により構成されたカレントミラー回路１２〜１６を使用してＤＣオフセット電流誤差を小さくし演算精度を向上させても、不要電流が発生し消費電力が増加するという課題があった。
【００１７】
この発明は上記のような課題を解決するためになされたもので、ＤＣオフセット電流誤差を小さくし演算精度を向上させた電流モード信号演算回路を得ることを目的とする。
【００１８】
また、この発明はＤＣオフセット電流誤差を小さくして演算精度を向上させると共に、消費電力の増加を抑制することができる電流モード信号演算回路を得ることを目的とする。
【００１９】
【課題を解決するための手段】
この発明に係る電流モード信号演算回路は、並列に接続された（Ｎ−１）個のダイオード構成の第一のトランジスタと、第一のトランジスタと並列に接続されたカレントミラー回路を構成する入力側の第二のトランジスタ及び出力側の第三のトランジスタを備え、第一のトランジスタ、第二のトランジスタ及び第三のトランジスタのゲート幅を同一にし、入力した入力電流信号を１／Ｎずつ第一のトランジスタ及び第二のトランジスタに分流し、第三のトランジスタより入力電流信号の１／Ｎ倍の出力電流信号を出力するものである。
【００２０】
この発明に係る電流モード信号演算回路は、第一のトランジスタ、第二のトランジスタ及び第三のトランジスタそれぞれを、複数のトランジスタを直列にカスコード接続した構成とするものである。
【００２１】
この発明に係る電流モード信号演算回路は、カレントミラー回路を構成する入力側の第一のトランジスタ及びＭ個の出力側の第二のトランジスタを備え、第一のトランジスタ及び第二のトランジスタのゲート幅を同一にし、入力した入力電流信号を第一のトランジスタに入力し、Ｍ個の第二のトランジスタより入力電流信号のＭ倍の出力電流信号を出力するものである。
【００２２】
この発明に係る電流モード信号演算回路は、Ｍ個の第二のトランジスタの出力を入力するカレントミラー回路を構成する入力側の第三のトランジスタ及び出力側の第四のトランジスタを備え、第四のトランジスタより入力電流信号のＭ倍の出力電流信号を出力するものである。
【００２３】
この発明に係る電流モード信号演算回路は、第一のトランジスタ、第二のトランジスタ、第三のトランジスタ及び第四のトランジスタそれぞれを、複数のトランジスタを直列にカスコード接続した構成とするものである。
【００２４】
この発明に係る電流モード信号演算回路は、並列に接続された（Ｎ−１）個のダイオード構成の第一のトランジスタと、第一のトランジスタと並列に接続されたカレントミラー回路を構成する入力側の第二のトランジスタ及びＭ個の出力側の第三のトランジスタを備え、第一のトランジスタ、第二のトランジスタ及び第三のトランジスタのゲート幅を同一にし、入力した入力電流信号を１／Ｎずつ第一のトランジスタ及び第二のトランジスタに分流し、Ｍ個の第二のトランジスタより入力電流信号のＭ／Ｎ倍の出力電流信号を出力するものである。
【００２５】
この発明に係る電流モード信号演算回路は、Ｍ個の第三のトランジスタの出力を入力するカレントミラー回路を構成する入力側の第四のトランジスタ及び出力側の第五のトランジスタを備え、第五のトランジスタより入力電流信号のＭ／Ｎ倍の出力電流信号を出力するものである。
【００２６】
この発明に係る電流モード信号演算回路は、第一のトランジスタ、第二のトランジスタ、第三のトランジスタ、第四のトランジスタ及び第五のトランジスタそれぞれを、複数のトランジスタを直列にカスコード接続した構成とするものである。
【００２７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による電流モード信号演算回路の一例を示す接続図であり、ＯＦＤＭ方式の受信機の構成を示すブロック図は従来の図５に示す構成と同一である。図１において、Ｊ１〜Ｊ６は電源Ｖｄｄに接続された電流源、Ｑ１，Ｑ２，Ｑ３，Ｑ４は並列に接続されたダイオード構成のトランジスタ（第一のトランジスタ）である。
【００２８】
また、図１において、Ｑ５はトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と並列に接続されたカレントミラー回路を構成する入力側のトランジスタ（第二のトランジスタ）、Ｑ６はトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と並列に接続されたカレントミラー回路を構成する出力側のトランジスタ（第三のトランジスタ）、１１は図９に示す従来と同様のバッファ回路である。ここで、トランジスタＱ１〜Ｑ６としてはゲート幅が同じトランジスタが使用されている。
【００２９】
次に動作について説明する。
バッファ回路１１からの入力電流信号Ｉｉｎは、ダイオード構成のトランジスタＱ１〜Ｑ４と、カレントミラー回路を構成する入力側のトランジスタＱ５にＩｉｎ／５ずつ分流され、カレントミラー回路を構成する出力側のトランジスタＱ６にはＩｉｎ／５の電流が流れる。このトランジスタＱ６に流れるＩｉｎ／５の電流を出力電流信号Ｉｏｕｔとして出力する。すなわち、図１に示す４個のダイオード構成のトランジスタＱ１〜Ｑ４と１個のカレントミラー回路を構成するトランジスタＱ５，Ｑ６により１／５倍の乗算演算を行っている。
【００３０】
ここで、１／５倍の乗算演算にゲート幅が同じトランジスタＱ１〜Ｑ６を使用していることにより、ＤＣオフセット電流誤差を低減することができる。また、トランジスタＱ１〜Ｑ４をダイオード構成とすることにより、従来のカレントミラー回路による不要電流が消費されることがないので、消費電力の増加を低減することができる。
【００３１】
この実施の形態１の図１に示す接続図では１／５倍の演算を行っているが、一般に１／Ｎ倍の演算を行うには、並列に接続された（Ｎ−１）個のダイオード構成の第一のトランジスタと、第一のトランジスタと並列に接続されたカレントミラー回路を構成する入力側の第二のトランジスタ及び出力側の第三のトランジスタを備え、第一のトランジスタ、第二のトランジスタ及び第三のトランジスタのゲート幅を同一にし、入力した入力電流信号を１／Ｎずつ第一のトランジスタ及び第二のトランジスタに分流し、第三のトランジスタより入力電流信号の１／Ｎ倍の出力電流信号を出力するようにすれば良い。
【００３２】
図２はこの発明の実施の形態１による電流モード信号演算回路の他の一例を示す接続図である。図２において、Ｊ１１〜Ｊ１６は電源Ｖｄｄに接続された電流源、Ｑ１１，Ｑ１２はカスコード接続されたダイオード構成のトランジスタ、Ｑ１３，Ｑ１４はカスコード接続されたダイオード構成のトランジスタ、Ｑ１５，Ｑ１６はカスコード接続されたダイオード構成のトランジスタ、Ｑ１７，Ｑ１８はカスコード接続されたダイオード構成のトランジスタ、Ｑ１９，Ｑ２０及びＱ２１，Ｑ２２はそれぞれカスコード接続されたカレントミラー回路を構成するトランジスタ、１１は図９に示す従来と同様のバッファ回路である。ここでも同様に、トランジスタＱ１１〜Ｑ２２としてはゲート幅が同じトランジスタが使用されている。
【００３３】
図２は図１に示すトランジスタＱ１〜Ｑ６それぞれを、２個のトランジスを直列にカスコード接続した構成となっているが、１／５倍の演算を行う動作は図１と同様である。このように、各トランジスタをカスコード接続した構成とすることにより、入力電流信号Ｉｉｎの値にかかわらず電流モード信号演算回路は安定に動作する。
【００３４】
以上のように、この実施の形態１によれば、１／Ｎ倍の乗算演算を行う際に、並列に接続された（Ｎ−１）個のダイオード構成の第一のトランジスタと、第一のトランジスタと並列に接続されたカレントミラー回路を構成する入力側の第二のトランジスタ及び出力側の第三のトランジスタを備え、第一のトランジスタ、第二のトランジスタ及び第三のトランジスタのゲート幅を同一にし、入力した入力電流信号を１／Ｎずつ第一のトランジスタ及び第二のトランジスタに分流し、第三のトランジスタより入力電流信号の１／Ｎ倍の出力電流信号を出力することにより、ＤＣオフセット電流誤差を小さくし演算精度を高めることができると共に、消費電力の増加を抑制することができるという効果が得られる。
【００３５】
また、この実施の形態１によれば、図１に示す構成とすることにより、従来の図９に示す構成と比較して使用するトランジスタの数を削減することができ、図２に示すカスコード接続の構成とすることにより、入力電流信号Ｉｉｎの値にかかわらず安定に動作させることができるという効果が得られる。
【００３６】
実施の形態２．
図３はこの発明の実施の形態２による電流モード信号演算回路の一例を示す接続図であり、ＯＦＤＭ方式の受信機の構成を示すブロック図は従来の図５に示す構成と同一である。図３において、Ｊ２１〜Ｊ２７は電源Ｖｄｄに接続された電流源、Ｑ３１はカレントミラー回路を構成する入力側のトランジスタ（第一のトランジスタ）、Ｑ３２，Ｑ３３，Ｑ３４，Ｑ３５はカレントミラー回路を構成する出力側のトランジスタ（第二のトランジスタ）である。
【００３７】
また、図３において、Ｑ３６はトランジスタＱ３２，Ｑ３３，Ｑ３４，Ｑ３５の出力を入力するカレントミラー回路を構成する入力側のトランジスタ（第三のトランジスタ）、Ｑ３７はカレントミラー回路を構成する出力側のトランジスタ（第四のトランジスタ）、１１は図９に示す従来と同様のバッファ回路である。ここで、トランジスタＱ３１〜Ｑ３７としてはゲート幅が同じトランジスタが使用されている。
【００３８】
次に動作について説明する。
バッファ回路１１からの入力電流信号Ｉｉｎはカレントミラー回路を構成する入力側のトランジスタＱ３１に流されると、カレントミラー回路を構成する出力するトランジスタＱ３２，Ｑ３３，Ｑ３４，Ｑ３５にはそれぞれＩｉｎの電流が流れる。カレントミラー回路を構成するトランジスタＱ３６，Ｑ３７はバッファ回路として機能し、入力側のトランジスタＱ３６のドレイン側に流れる４×Ｉｉｎと同じ電流が出力側のトランジスタＱ３７に流れ、この４×Ｉｉｎの電流を出力電流信号Ｉｏｕｔとして出力する。
【００３９】
すなわち、カレントミラー回路を構成するトランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４，Ｑ３５、及びカレントミラー回路を構成するトランジスタＱ３６，Ｑ３７により４倍の乗算演算を行っている。
【００４０】
ここで、４倍の乗算演算にゲート幅が同じトランジスタＱ３１〜Ｑ３７を使用していることにより、ＤＣオフセット電流誤差を低減することができる。
【００４１】
この実施の形態２の図３に示す接続図では４倍の乗算演算を行っているが、一般にＭ倍の演算を行うには、カレントミラー回路を構成する入力側の第一のトランジスタ及びＭ個の出力側の第二のトランジスタと、Ｍ個の第二のトランジスタの出力を入力するカレントミラー回路を構成する入力側の第三のトランジスタ及び出力側の第四のトランジスタを備え、第一のトランジスタ、第二のトランジスタ、第三のトランジスタ及び第四のトランジスタのゲート幅を同一にし、入力した入力電流信号を第一のトランジスタに入力し、第四のトランジスタより入力電流信号のＭ倍の出力電流信号を出力すれば良い。
【００４２】
図３に示す実施の形態２では、トランジスタＱ３６，Ｑ３７により構成されたカレントミラー回路をバッファ回路として接続しているが、トランジスタＱ３６，Ｑ３７によるカレントミラー回路を接続せずに、トランジスタＱ３２，Ｑ３３，Ｑ３４，Ｑ３５のドレイン側をワイヤードオア（Ｗｉｒｅｄ−ＯＲ）接続し、そのまま出力電流信号Ｉｏｕｔとして出力しても良い。
【００４３】
また、図３に示すトランジスタＱ３１〜Ｑ３７それぞれを、実施の形態１の図２に示すように、２個のトランジスタを直列にカスコード接続した構成としても良く、この場合は入力電流信号Ｉｉｎの値にかかわらず安定に動作させることができる。
【００４４】
以上のように、この実施の形態２によれば、Ｍ倍の演算を行う際に、カレントミラー回路を構成する入力側の第一のトランジスタ及びＭ個の出力側の第二のトランジスタと、Ｍ個の第二のトランジスタの出力を入力するカレントミラー回路を構成する入力側の第三のトランジスタ及び出力側の第四のトランジスタを備え、第一のトランジスタ、第二のトランジスタ、第三のトランジスタ及び第四のトランジスタのゲート幅を同一にし、入力した入力電流信号を第一のトランジスタに入力し、第四のトランジスタより入力電流信号のＭ倍の出力電流信号を出力することにより、ＤＣオフセット電流誤差を小さくし演算精度を高めることができるという効果が得られる。
【００４５】
また、この実施の形態２によれば、実施の形態１の図２に示すように、トランジスタＱ３１〜Ｑ３７それぞれを、２個のトランジスタを直列にカスコード接続した構成とすることにより、入力電流信号Ｉｉｎの値にかかわらず安定に動作させることができるという効果が得られる。
【００４６】
実施の形態３．
図４はこの発明の実施の形態３による電流モード信号演算回路の一例を示す接続図であり、ＯＦＤＭ方式の受信機の構成を示すブロック図は従来の図５に示す構成と同一である。図４において、Ｊ３１〜Ｊ３７は電源Ｖｄｄに接続された電流源、Ｑ４１はダイオード構成のトランジスタ（第一のトランジスタ）、Ｑ４２はトランジスタＱ４１と並列に接続されたカレントミラー回路を構成する入力側のトランジスタ（第二のトランジスタ）、Ｑ４３，Ｑ４４，Ｑ４５はトランジスタＱ４１と並列に接続されたカレントミラー回路を構成する出力側のトランジスタ（第三のトランジスタ）である。
【００４７】
また、図４において、Ｑ４６はトランジスタＱ４３，Ｑ４４，Ｑ４５の出力を入力するカレントミラー回路を構成する入力側のトランジスタ（第四のトランジスタ）、Ｑ４７はカレントミラー回路を構成する出力側のトランジスタ（第五のトランジスタ）、１１は図９に示す従来と同様のバッファ回路である。ここで、トランジスタＱ４１〜Ｑ４７としてはゲート幅が同じトランジスタが使用されている。
【００４８】
次に動作について説明する。
バッファ回路１１からの入力電流信号Ｉｉｎは、ダイオード構成のトランジスタＱ４１と、カレントミラー回路を構成する入力側のトランジスタＱ４２にＩｉｎ／２ずつ分流され、カレントミラー回路を構成する出力側のトランジスタＱ４３，Ｑ４４，Ｑ４５にはそれぞれＩｉｎ／２の電流が流れる。カレントミラー回路を構成するトランジスタＱ４６，Ｑ４７はバッファ回路として機能し、入力側のトランジスタＱ４６のドレイン側に流れるＩｉｎ×３／２と同じ電流が出力側のトランジスタＱ４７に流れ、このＩｉｎ×３／２の電流を出力電流信号Ｉｏｕｔとして出力する。
【００４９】
すなわち、ダイオード構成のトランジスタＱ４１、カレントミラー回路を構成するトランジスタＱ４２，Ｑ４３，Ｑ４４，Ｑ４５、及びカレントミラー回路を構成するトランジスタＱ４６，Ｑ４７により３／２倍の乗算演算を行っている。
【００５０】
ここで、３／２倍の乗算演算にゲート幅が同じトランジスタＱ４１〜Ｑ４７を使用していることにより、ＤＣオフセット電流誤差を低減することができる。
【００５１】
この実施の形態３の図４に示す接続図では、３／２倍の乗算演算を行っているが、一般にＭ／Ｎ倍の演算を行うには、並列に接続された（Ｎ−１）個のダイオード構成の第一のトランジスタと、第一のトランジスタと並列に接続されたカレントミラー回路を構成する入力側の第二のトランジスタ及びＭ個の出力側の第三のトランジスタと、Ｍ個の第三のトランジスタの出力を入力するカレントミラー回路を構成する入力側の第四のトランジスタ及び出力側の第五のトランジスタをを備え、第一のトランジスタ、第二のトランジスタ、第三のトランジスタ、第四のトランジスタ及び第五のトランジスタのゲート幅を同一にし、入力した入力電流信号を１／Ｎずつ第一のトランジスタ及び第二のトランジスタに分流し、第五のトランジスタより入力電流信号のＭ／Ｎ倍の出力電流信号を出力すれば良い。
【００５２】
図４に示す実施の形態３では、トランジスタＱ４６，Ｑ４７により構成されたカレントミラー回路をバッファ回路として接続しているが、トランジスタＱ４６，Ｑ４７によるカレントミラー回路を接続せずに、トランジスタＱ４３，Ｑ４４，Ｑ４５のドレイン側をワイヤードオア（Ｗｉｒｅｄ−ＯＲ）接続し、そのまま出力電流信号Ｉｏｕｔとして出力しても良い。
【００５３】
また、図４に示すトランジスタＱ４１〜Ｑ４７それぞれを、実施の形態１の図２に示すように、２個のトランジスタを直列にカスコード接続した構成としても良く、この場合は入力電流信号Ｉｉｎの値にかかわらず安定に動作させることができる。
【００５４】
以上のように、この実施の形態３によれば、Ｍ／Ｎ倍の演算を行う際に、並列に接続された（Ｎ−１）個のダイオード構成の第一のトランジスタと、第一のトランジスタと並列に接続されたカレントミラー回路を構成する入力側の第二のトランジスタ及びＭ個の出力側の第三のトランジスタと、Ｍ個の第三のトランジスタの出力を入力するカレントミラー回路を構成する入力側の第四のトランジスタ及び出力側の第五のトランジスタを備え、第一のトランジスタ、第二のトランジスタ、第三のトランジスタ、第四のトランジスタ及び第五のトランジスタのゲート幅を同一にし、入力した入力電流信号を１／Ｎずつ第一のトランジスタ及び第二のトランジスタに分流し、第五のトランジスタより入力電流信号のＭ／Ｎ倍の出力電流信号を出力することにより、ＤＣオフセット電流誤差を小さくし演算精度を高めることができるという効果が得られる。
【００５５】
また、この実施の形態３によれば、実施の形態１の図２に示すように、トランジスタＱ４１〜Ｑ４７それぞれを、２個のトランジスタを直列にカスコード接続した構成とすることにより、入力電流信号Ｉｉｎの値にかかわらず安定に動作させることができるという効果が得られる。
【００５６】
上記実施の形態１から実施の形態３による電流モード信号演算回路は、半導体集積回路の単一セル内で実現され、この単一セル内の各トランジスタの接続を変えることにより電流モードでの各乗算演算を容易に行うことが可能である。
【００５７】
また、上記実施の形態１から実施の形態３による電流モード信号演算回路は、直交周波数分割多重における高速フーリエ変換に適用しているが、これに限るものではなく、アナログ回路で構成する各種の行列演算回路に適用が可能である。
【００５８】
【発明の効果】
以上のように、この発明によれば、ＤＣオフセット電流誤差を小さくし演算精度を向上させることができると共に、消費電力の増加を抑制できるという効果がある。
【００５９】
この発明によれば、ＤＣオフセット電流誤差を小さくし演算精度を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による電流モード信号演算回路の一例を示す接続図である。
【図２】この発明の実施の形態１による電流モード信号演算回路の他の一例を示す接続図である。
【図３】この発明の実施の形態２による電流モード信号演算回路の一例を示す接続図である。
【図４】この発明の実施の形態３による電流モード信号演算回路の一例を示す接続図である。
【図５】ＯＦＤＭ方式の受信機の構成を示すブロック図である。
【図６】従来の電流モード信号演算回路の一例を示す接続図である。
【図７】カレントミラー回路のＤＣオフセット電流誤差特性を示す図である。
【図８】従来の電流モード信号演算回路の構成の一例を示すブロック図である。
【図９】従来の電流モード信号演算回路の一例を示す接続図である。
【符号の説明】
１１　バッファ回路、Ｊ１〜Ｊ６　電流源、Ｊ１１〜Ｊ１６　電流源、Ｊ２１〜Ｊ２７　電流源、Ｊ３１〜Ｊ３７　電流源、Ｑ１〜Ｑ６　トランジスタ、Ｑ１１〜Ｑ２２　トランジスタ、Ｑ３１〜Ｑ３７　トランジスタ、Ｑ４１〜Ｑ４７　トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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