(57)【要約】【課題】デジタル信号に、定量的に、再現性良く、ジッターやスキュー歪を付加することができる装置を提供する。【解決手段】複数通りの時間歪量の中から、選択制御信号によって選択される時間歪量だけ、入力デジタル信号に時間歪を生じさせた出力デジタル信号を生成する時間歪付加信号生成手段２１を設ける。複数通りの時間歪量のうちから、時間歪付加信号生成手段２１で付加させようとする１または複数の時間歪量の設定入力情報を受け付ける時間歪量設定入力受付手段２３を設ける。選択制御信号発生手段２２において、時間歪量設定入力受付手段２３からの設定入力情報により指定される１または複数の時間歪量を選択するための選択制御信号を、入力デジタル信号の時間変化に伴なって発生して、時間歪付加信号生成手段２１に供給する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
選択制御信号に対応する時間歪量だけ、入力デジタル信号に時間歪を生じさせた出力デジタル信号を生成する時間歪付加信号生成手段と、
前記時間歪付加信号生成手段で付加させようとする１または複数の時間歪量のうちの１つの時間歪量を、前記入力デジタル信号の信号状態変化に伴って選択し、該選択した時間歪量に対応する選択制御信号を発生して、前記時間歪付加信号生成手段に供給する選択制御信号発生手段と、
を備えることを特徴とする時間歪付加装置。
【請求項２】
請求項１に記載の時間歪付加装置において、
前記選択制御信号発生手段は、前記複数の時間歪量のうち、いずれかの時間歪量を不規則に選択することを特徴とする時間歪付加装置。
【請求項３】
選択制御信号に対応する付加時間歪量だけ、入力デジタル信号に時間歪を生じさせた出力デジタル信号を生成する時間歪付加信号生成手段と、
前記時間歪付加信号生成手段で付加させようとする１または複数の付加時間歪量を設定する時間歪量設定手段と、
前記時間歪量設定手段で設定される前記付加時間歪量のうち、いずれか１つの付加時間歪量を選択し、該選択された付加時間歪量に対応する前記選択制御信号を、前記入力デジタル信号の信号状態変化に伴って発生して、前記時間歪付加信号生成手段に供給する選択制御信号発生手段と、
を備えることを特徴とする時間歪付加装置。
【請求項４】
請求項３に記載の時間歪付加装置において、
前記時間歪量設定手段で設定される１または複数の付加時間歪量は、それぞれ異なる複数の時間歪量の中から選択設定され、
前記選択制御信号発生手段は、前記入力デジタル信号の信号状態変化に伴って、前記複数の時間歪量の中から、いずれか１つの時間歪量を選択し、該選択された時間歪量が前記時間歪量設定手段で設定される前記付加時間歪量の少なくとも１つの付加時間歪量と一致するとき、該選択された時間歪量に対応する選択制御信号を発生して、前記時間歪付加信号生成手段に供給する
ことを特徴とする時間歪付加装置。
【請求項５】
請求項３または請求項４に記載の時間歪付加装置において、
前記選択制御信号発生手段は、前記複数の時間歪量のうち、いずれかの時間歪量を不規則に選択することを特徴とする時間歪付加装置。
【請求項６】
請求項３に記載の時間歪付加装置において、
前記付加時間歪量設定手段は、前記複数の時間歪量のうちから、前記時間歪付加信号生成手段で付加させようとする１または複数の付加時間歪量の設定入力情報を受け付ける設定入力受付手段を備えることを特徴とする時間歪付加装置。
【請求項７】
請求項３または請求項４に記載の時間歪付加装置において、
前記選択制御信号発生手段は、前記付加時間歪量の選択の周期を変更する手段を備える
ことを特徴とする時間歪付加装置。
【請求項８】
請求項３に記載の時間歪付加装置において、
前記選択制御信号は、前記複数の時間歪量のそれぞれに対応する複数の信号状態を備えるものであり、
前記選択制御信号発生手段は、
前記選択制御信号の前記複数の信号状態のそれぞれに１対１に対応して異なる複数の信号パターンのうちの一つの信号パターンを、前記入力デジタル信号の信号状態変化に伴って変化させながら発生するパターン発生手段と、
前記パターン発生手段からの信号パターンに対応する時間歪量が、前記時間歪量設定手段で設定される前記付加時間歪量の少なくとも１つの付加時間歪量と一致するときに、当該信号パターンに対応する信号状態の前記選択制御信号を、前記時間歪付加信号生成手段に供給する手段と、
を備えることを特徴とする時間歪付加装置。
【請求項９】
請求項８に記載の時間歪付加装置において、
前記選択制御信号発生手段のパターン発生手段は、
前記信号パターンを、不規則に変化させる
ことを特徴とする時間歪付加装置。
【請求項１０】
請求項８または請求項９に記載の時間歪付加装置において、
前記選択制御信号発生手段のパターン発生手段は、
前記信号パターンの変化速度を変更する手段を備える
ことを特徴とする時間歪付加装置。
【請求項１１】
請求項１または請求項３に記載の時間歪付加装置において、
前記時間歪付加信号生成手段は、
入力デジタル信号に同期するクロック信号から、前記複数の時間歪量のそれぞれを有する複数個のクロック信号を生成する手段と、
前記複数個のクロック信号のうちから、前記選択制御信号発生手段からの前記選択制御信号に基づいて、当該選択制御信号に対応した一つのクロック信号を選択する選択手段と、
前記選択手段からのクロック信号により、前記入力デジタル信号を再サンプリングすることにより、前記選択制御信号によって指定される時間歪量の時間歪を入力デジタル信号に生じさせた出力デジタル信号を出力する手段と、
を備えることを特徴とする時間歪付加装置。
【請求項１２】
請求項１または請求項３に記載の時間歪付加装置において、
前記時間歪付加信号生成手段は、
入力デジタル信号から、前記複数の時間歪量のそれぞれを有する複数個の出力デジタル信号を生成する手段と、
前記選択制御信号発生手段からの前記選択制御信号に基づいて、前記複数個の出力デジタル信号から、前記入力デジタル信号に生じさせようとする時間歪量の時間歪を有する出力デジタル信号を選択する選択手段と、
を備えることを特徴とする時間歪付加装置。
【請求項１３】
請求項１、請求項３、請求項１１または請求項１２のいずれかに記載の時間歪付加装置において、
前記選択制御信号は、前記複数の時間歪量を選択可能な複数ビット数の信号であり、
前記選択制御信号発生手段は、
前記選択制御信号の複数ビットの状態を、不規則に変化させるランダム信号発生手段と、
前記ランダム信号発生手段からの前記選択制御信号の複数ビットの状態に一意に対応する信号パターンを発生するパターン発生手段と、
前記パターン発生手段からの信号パターンに対応する時間歪量が、前記時間歪量設定手段で設定される前記付加時間歪量の少なくとも１つの付加時間歪量と一致することを検出する検出手段と、
前記検出手段からの検出出力を受け、前記信号パターンが時間歪量設定手段で設定される時間歪量に対応するときに、当該信号パターンに対応する前記ランダム信号発生手段からの前記選択制御信号を、前記時間歪付加信号生成手段に供給する選択制御信号出力手段と、
を備えることを特徴とする時間歪付加装置。
【請求項１４】
請求項１〜請求項１３に記載の時間歪付加装置において、
前記入力デジタル信号のうちの、指定された特定区間を示す区間信号を発生する時間歪付加区間信号発生手段を備え、
前記選択制御信号出力手段は、前記時間歪付加区間信号発生手段からの前記区間信号により指定された特定区間でのみ、前記選択制御信号を出力する
ことを特徴とする時間歪付加装置。
【請求項１５】
請求項１１に記載の時間歪付加装置において、
前記入力デジタル信号の再サンプリングは、前記デジタル入力信号の立ち上がり、あるいは立ち下がりの位置を避けて行なって、前記時間歪を付加する
ことを特徴とする時間歪付加装置。
【請求項１６】
請求項１または請求項３に記載の時間歪付加装置において、
入力されるデジタル信号の立ち上がりまたは立ち下がりの一方のみについて、設定された時間分遅れた信号あるいは設定された時間分進んだ信号を生成する信号反転間隔歪付加手段を、前記時間歪付加信号生成手段の前段あるいは後段に設ける
ことを特徴とする時間歪付加装置。
【請求項１７】
入力デジタル信号を所定量遅延した基準遅延信号に対して、異なる時間分遅れた複数の遅延信号を発生する遅延信号発生手段と、
前記遅延信号発生手段からの複数の遅延信号のうちの一つを選択制御信号に基づいて選択する第１の選択手段と、
前記基準遅延信号に対して、異なる時間分進んだ複数の進み信号を発生する進み信号発生手段と、
前記進み信号発生手段からの複数の進み信号のうちの一つを前記選択制御信号に基づいて選択する第２の選択手段と、
前記第１の選択手段からの遅延信号と、前記基準遅延信号とのオア出力を得るオア回路と、
前記第２の選択手段からの進み信号と、前記基準遅延信号とのアンド出力を得るアンド回路と、
前記オア回路からのオア出力と、前記アンド回路のアンド出力との一方を切り替え制御信号に基づいて選択する出力選択手段と、
前記入力デジタル信号の立ち上がりまたは立ち下がりの一方のみについて、生じさせたい時間歪量を設定する歪量設定手段と、
前記歪設定手段で設定された時間歪量に基づいて、前記第１の選択手段および前記第２の選択手段に供給する前記選択制御信号と、前記出力選択手段に供給する前記切換制御信号を発生する手段と、
を備えることを特徴とする時間歪付加装置。
【請求項１８】
請求項１６に記載の時間歪付加装置において、
前記信号反転間隔歪付加手段は、請求項１７に記載の時間歪付加装置からなる
ことを特徴とする時間歪付加装置。
【請求項１９】
入力デジタル信号に付加させようとする１または複数の時間歪量のうちの１つの時間歪量を、前記入力デジタル信号の信号状態変化に伴って選択し、該選択した時間歪量に対応する選択制御信号を発生する選択制御信号発生工程と、
前記選択制御信号発生工程で発生した前記選択制御信号に対応する時間歪量だけ、入力デジタル信号に時間歪を生じさせた出力デジタル信号を生成する変動付加信号生成工程と、
を備えることを特徴とする時間歪付加方法。
【請求項２０】
請求項１９に記載の時間歪付加方法において、
前記選択制御信号発生工程は、前記複数の時間歪量のうち、いずれかの時間歪量を不規則に選択することを特徴とする時間歪付加方法。
【請求項２１】
入力デジタル信号に付加させようとする１または複数の付加時間歪量を設定する時間歪量設定工程と、
前記時間歪量設定工程で設定される前記付加時間歪量のうち、いずれか１つの付加時間歪量を選択し、該選択された付加時間歪量に対応する前記選択制御信号を、前記入力デジタル信号の信号状態変化に伴って発生する選択制御信号発生工程と、
前記選択制御信号発生工程で発生した前記選択制御信号に対応する付加時間歪量だけ、入力デジタル信号に時間歪を生じさせた出力デジタル信号を生成する変動付加信号生成工程と、
を備えることを特徴とする時間歪付加方法。
【請求項２２】
請求項２１に記載の時間歪付加方法において、
前記時間歪量設定工程で設定される１または複数の付加時間歪量は、それぞれ異なる複数の時間歪量の中から選択設定され、
前記選択制御信号発生工程は、前記入力デジタル信号の信号状態変化に伴って、前記複数の時間歪量の中から、いずれか１つの時間歪量を選択し、該選択された時間歪量が前記時間歪量設定工程で設定される前記付加時間歪量の少なくとも１つの付加時間歪量と一致するとき、該選択された時間歪量に対応する選択制御信号を発生する
ことを特徴とする時間歪付加方法。
【請求項２３】
請求項２１または請求項２２に記載の時間歪付加方法において、
前記選択制御信号発生工程では、前記複数の時間歪量のうち、いずれかの時間歪量を不規則に選択する
ことを特徴とする時間歪付加方法。
【請求項２４】
請求項２１に記載の時間歪付加方法において、
前記選択制御信号は、前記複数の時間歪量のそれぞれに対応する複数の信号状態を備えるものであり、
前記選択制御信号発生工程は、
前記選択制御信号の信号状態を、前記入力デジタル信号の信号状態変化に伴って変化させる状態変更工程と、
前記状態変更工程により変化する前記選択制御信号の信号状態が、前記時間歪量設定工程で設定される前記付加時間歪量の少なくとも１つの付加時間歪量と一致するときに、当該信号状態の前記選択制御信号を、前記時間歪付加信号生成手段に供給する工程と
ことを特徴とする時間歪付加方法。
【請求項２５】
請求項２４に記載の時間歪付加工程において、
前記選択制御信号発生工程の前記状態変更工程では、
前記複数の指定情報を、前記入力デジタル信号の信号状態変化に伴って変化させ、この変化する前記複数の指定情報と、前記時間歪量設定工程で設定した前記指定情報とが一致するタイミングで、当該一致した指定情報により指定される時間歪量を選択するようにする前記選択制御信号を発生する
ことを特徴とする時間歪付加方法。
【請求項２６】
請求項２４または請求項２５に記載の時間歪付加方法において、
前記選択制御信号発生工程の前記状態変更工程は、
前記選択制御信号の信号状態の変化速度を変更する工程を備える
ことを特徴とする時間歪付加方法。
【請求項２７】
請求項２１に記載の時間歪付加方法において、
前記選択制御信号は、前記複数の時間歪量のそれぞれに対応する複数の信号状態を備えるものであり、
前記選択制御信号発生工程は、
前記選択制御信号の前記複数の信号状態のそれぞれに１対１に対応して異なる複数の信号パターンのうちの一つの信号パターンを、前記入力デジタル信号の信号状態変化に伴なって変化させながら発生するパターン発生工程と、
前記パターン発生手段からの信号パターンに対応する時間歪量が、前記時間歪量設定工程で設定される前記付加時間歪量の少なくとも１つの付加時間歪量と一致するときに、当該信号パターンに対応する信号状態の前記選択制御信号を発生する工程と、
を備えることを特徴とする時間歪付加方法。
【請求項２８】
請求項２７に記載の時間歪付加方法において、
前記選択制御信号発生工程のパターン発生工程では、
前記信号パターンを、不規則に変化させる
ことを特徴とする時間歪付加方法。
【請求項２９】
請求項２７または請求項２８に記載の時間歪付加方法において、
前記選択制御信号発生工程のパターン発生工程では、
前記信号パターンの変化速度を変更可能とした
ことを特徴とする時間歪付加方法。
【請求項３０】
請求項１９または請求項２１に記載の時間歪付加方法において、
前記時間歪付加信号生成工程は、
入力デジタル信号に同期するクロック信号から、前記複数の時間歪量のそれぞれを有する複数個のクロック信号を生成する工程と、
前記複数個のクロック信号のうちから、前記選択制御信号発生工程で発生した前記選択制御信号に基づいて、当該選択制御信号に対応した一つのクロック信号を選択する選択工程と、
前記選択工程において選択されたクロック信号により、前記入力デジタル信号を再サンプリングすることにより、前記選択制御信号によって指定される時間歪量の時間歪を入力デジタル信号に生じさせた出力デジタル信号を出力する出力工程と、
を備えることを特徴とする時間歪付加方法。
【請求項３１】
請求項１９または請求項２１に記載の時間歪付加方法において、
前記時間歪付加信号生成工程は、
入力デジタル信号から、前記複数の時間歪量のそれぞれを有する複数個の出力デジタル信号を生成する工程と、
前記選択制御信号発生工程で発生した前記選択制御信号に基づいて、前記複数個の出力デジタル信号から、前記入力デジタル信号に生じさせようとする時間歪量の時間歪を有する出力デジタル信号を選択する選択工程と、
を備えることを特徴とする時間歪付加方法。
【請求項３２】
請求項１９、請求項２１、請求項３０または請求項３１のいずれかに記載の時間歪付加方法において、
前記選択制御信号は、前記複数の時間歪量を選択可能な複数ビット数の信号であり、
前記選択制御信号発生工程は、
前記選択制御信号の複数ビットの状態を、不規則に変化させるランダム信号発生工程と、
前記ランダム信号発生工程で発生する前記選択制御信号の複数ビットの状態に一意に対応する信号パターンを発生するパターン発生工程と、
前記パターン発生工程で発生した信号パターンに対応する時間歪量が、前記時間歪量設定工程で設定された前記付加時間歪量の少なくとも１つの付加時間歪量と一致することを検出する検出工程と、
前記検出工程で、前記信号パターンが時間歪量設定工程で設定される時間歪量に対応することを検出したときに、当該信号パターンに対応する前記ランダム信号発生工程で発生した前記選択制御信号を出力する選択制御信号出力工程と、
を備えることを特徴とする時間歪付加方法。
【請求項３３】
請求項１９〜請求項３２に記載の時間歪付加方法において、
前記入力デジタル信号のうちの、指定された特定区間を示す区間信号を発生する時間歪付加区間信号発生工程を備え、
前記選択制御信号出力工程では、前記時間歪付加区間信号発生工程で発生した前記区間信号により指定された特定区間でのみ、前記選択制御信号を出力する
ことを特徴とする時間歪付加方法。
【請求項３４】
請求項３０に記載の時間歪付加方法において、
前記入力デジタル信号の再サンプリングは、前記デジタル入力信号の立ち上がり、あるいは立ち下がりの位置を避けて行なって、前記時間歪を付加する
ことを特徴とする時間歪付加方法。
【請求項３５】
入力デジタル信号を所定量遅延した基準遅延信号に対して、異なる時間分遅れた複数の遅延信号を発生する遅延信号発生工程と、
前記遅延信号発生工程で発生した前記複数の遅延信号のうちの一つを選択制御信号に基づいて選択する第１の選択工程と、
前記基準遅延信号に対して、異なる時間分進んだ複数の進み信号を発生する進み信号発生工程と、
前記進み信号発生工程で発生した前記複数の進み信号のうちの一つを前記選択制御信号に基づいて選択する第２の選択工程と、
前記第１の選択工程で選択された遅延信号と、前記基準遅延信号とのオア出力を得るオア工程と、
前記第２の選択工程で選択された進み信号と、前記基準遅延信号とのアンド出力を得るアンド工程と、
前記オア工程で得られたオア出力と、前記アンド工程で得られたアンド出力との一方を切り替え制御信号に基づいて選択する出力選択工程と、
前記入力デジタル信号の立ち上がりまたは立ち下がりの一方のみについて、生じさせたい時間歪量を設定する変動量設定工程と、
前記変動量設定工程で設定された時間歪量に基づいて、前記第１の選択工程および前記第２の選択工程において用いる前記選択制御信号と、前記出力選択工程で用いる前記切換制御信号を発生する工程と、
を備えることを特徴とする時間歪付加方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばデジタル信号の伝送系などにおいて発生する時間系の不具合要素に対して、デジタル信号の受信システムがどの程度の余裕があるかを分析する場合等に用いて好適な、時間歪付加装置および時間歪付加方法に関する。
【０００２】
【従来の技術】
信号伝送系においては、種々の時間系の不具合要素により、伝送信号に時間系の不具合（時間歪）が発生する。そこで、従来から、このような伝送信号における時間歪に対する受信機器の耐性を検討するために、送信側で時間歪を発生させたデジタル信号を受信機器に伝送し、受信機器側で、受信したデジタル信号が正しく復元（再生）できないなどという問題が発生しないかどうかという検証を行ない、問題がある場合には、伝送信号の受信機器側に、その不具合を補正する機能を付加するなどして対処するようにしている。
【０００３】
例えば、ＩＥＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｒｅｃｔｒｏｔｅｃｈｎｉｃａｌ　Ｃｏｍｍｉｓｓｉｏｎ）６０９５８規格のデジタルオーディオ信号の伝送系（光リンク）の場合には、従来、次のようにして、受信機器の動作の検証をしている。
【０００４】
すなわち、上記のＩＥＣ６０９５８規格のデジタルオーディオ信号発生器においては、一例として、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を用いてクロック信号を生成し、このクロック信号に同期させてデジタル信号を発生するようにしている。そこで、このＰＬＬのＶＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ；電圧制御型可変周波数発振器）の制御入力に外乱ノイズを混入することにより、デジタル信号に時間軸変動を付加して、受信機器に伝送し、受信機器では、この時間軸変動を有するデジタル信号の再生が正しく行なわれるかどうかのチェックを行なうようにしている。
【０００５】
【発明が解決しようとする課題】
ところで、通常、この種のデジタルオーディオ信号の受信機器においては、受信したデジタル信号から、ＰＬＬを用いてクロックを再生して、受信機器側のクロックを生成するようにする。つまり、受信したデジタル信号のジッターに追従したクロックを受信機器側のクロックとして生成し、この生成したクロックに基づいて受信信号の復元を行なうようにしている。このため、受信機器では、一般に、クロック信号についての低周波成分の時間軸変動については、耐性が高いものとされている。
【０００６】
そして、実際のＩＥＣ６０９５８規格のデジタルオーディオ信号は、非常に精度の高い水晶振動子を用いた発振器に基準発振器とするＰＬＬによって生成されたクロックに基づいて生成されることがほとんどであるため、送信されてくるデジタル信号中の低周波成分の時間軸変動は、元々少ない。
【０００７】
これに対して、例えば、ＩＥＣ６０９５８規格のデジタルオーディオ信号の伝送系で発生する時間系歪は、光ファイバを用いた伝送系において、光の強弱、光デバイスの周波数特性、送信端および／または受信端でのＳ／Ｎなどの時間系の不具合要素のために発生する、伝送信号全体について時間軸方向のゆれ（時間軸変動）や、デジタル信号のハイレベル期間の時間長とローレベル期間の時間長の比が本来のものに対してずれてしまう信号反転間隔歪とが、主たるものとなっている。
【０００８】
以下、この明細書では、前者の時間軸変動をジッターと呼び、後者のデジタル信号のハイレベル期間の時間長とローレベル期間の時間長との比のずれである信号反転間隔歪をスキュー歪と呼ぶこととする。
【０００９】
以上のことから、従来のＰＬＬのＶＣＯの制御入力に外乱を混入させることにより、デジタル信号に時間軸変動を付加することでは、実際の光リンクにおいてデジタルオーディオ信号に発生する時間歪を付加したことにはならず、信号伝送系において発生する時間歪に対する正確な検証ができていないおそれがある。
【００１０】
この発明は、以上の点にかんがみ、デジタル信号に、定量的に、再現性良く、上述のジッターやスキュー歪などの時間歪を付加することができる装置および方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明による時間歪付加装置は、
選択制御信号に対応する時間歪量だけ、入力デジタル信号に時間歪を生じさせた出力デジタル信号を生成する時間歪付加信号生成手段と、
前記時間歪付加信号生成手段で付加させようとする１または複数の時間歪量のうちの１つの時間歪量を、前記入力デジタル信号の信号状態変化に伴って選択し、該選択した時間歪量に対応する選択制御信号を発生して、前記時間歪付加信号生成手段に供給する選択制御信号発生手段と、
を備えることを特徴とする。
【００１２】
この請求項１の発明によれば、選択制御信号発生手段からは、入力デジタル信号の信号状態変化に伴なって、選択された時間歪量に対応する選択制御信号が発生し、この選択制御信号が時間歪付加信号生成手段に供給される。時間歪付加信号生成手段からは、この選択制御信号に対応する選択された時間歪量の時間歪を入力デジタル信号に付加した出力デジタル信号を得ることができる。
【００１３】
また、請求項２の発明は、請求項１に記載の時間歪付加装置において、
前記選択制御信号発生手段は、前記複数の時間歪量のうち、いずれかの時間歪量を不規則に選択することを特徴とする。
【００１４】
この請求項２の発明によれば、時間歪付加信号生成手段からは、実際の伝送路での時間歪の発生と同様に、不規則なタイミングで時間歪が入力デジタル信号に対して付加される。よって、より、実際の伝送路での時間歪に対応した検証を行なえるというメリットがある。
【００１５】
【発明の実施の形態】
以下、この発明による時間歪付加装置および方法の実施形態を、前述したＩＥＣ６０９５８規格のデジタルオーディオ信号伝送に適用した場合を例にとって、図を参照しながら説明する。
【００１６】
まず、ＩＥＣ６０９５８規格のデジタルオーディオ信号の伝送に用いられるバーフェーズマーク符号について説明する。
【００１７】
図２は、このバイフェーズマーク符号を説明するためのもので、図２（Ａ）は変調クロック（２倍ビットレート）２ＢＣＫ、図２（Ｂ）はＮＲＺ符号表現のソースデータ、図２（Ｃ）はそのバイフェーズマーク符号である。
【００１８】
同図から明らかなように、バイフェーズマーク符号は、図２（Ｃ）に示すように、変調クロック信号２ＢＣＫの一周期をＴ（１／２ビットクロック周期）としたとき、ソースデータの「１」，「０」を、信号の“１”，“０”の反転時間が１Ｔか、２Ｔかにより表わす変調方式である。図２（Ｃ）では、ソースデータの「１」は、信号の“１”，“０”の反転時間が１Ｔとして表わされ、ソースデータの「０」は、信号の“１”，“０”の反転時間が２Ｔとして表わされている。
【００１９】
このバイフェーズマーク符号方式は、トータルとしては信号の“１”（ハイレベル期間），“０”（ローレベル期間）の個数が等しくなり、伝送ラインのＤＣ（直流）成分を最小にでき、伝送データ信号からのクロック再生が容易な変調方式である。
【００２０】
そして、このＩＥＣ６０９５８規格においては、２サブフレームで１フレームを構成する。サブフレームの先頭の８Ｔ分の区間は、同期信号区間となり、この同期信号区間の先頭の３Ｔは、図３（Ａ）に示すように、信号反転間隔が、バイフェーズマーク符号データとして現れないパターンである３Ｔとされている。なお、図３（Ｂ）は、図２（Ａ）に示した変調クロック信号２ＢＣＫであり、また、図３（Ｃ）は、サブフレーム周期の信号ＳＦＣＫである。
【００２１】
［時間歪付加装置の実施形態の全体構成］
図１は、この実施形態の時間歪付加装置の全体の構成例を示すブロック図である。この実施形態の時間歪付加装置は、検査用デジタル信号発生部１と、時間歪付加部２とからなる。
【００２２】
検査用デジタル信号発生部１は、この例では、ＩＥＣ６０９５８信号発生器１１と、信号発生ＲＯＭ選択および読み出し制御部１２と、信号周波数およびレベル設定部１３とからなる。
【００２３】
この例のＩＥＣ６０９５８信号発生器１１は、正弦波、矩形波、など複数種類の波形の信号を発生する複数個の信号発生ＲＯＭを備え、信号発生ＲＯＭ選択および読み出し制御部１２からの選択信号により、その複数個の信号発生ＲＯＭから使用する信号発生ＲＯＭが選択されるように構成されている。
【００２４】
そして、ＩＥＣ６０９５８信号発生器１１は、信号発生ＲＯＭ選択および読み出し制御部１２からの読み出し制御信号に基づき、選択された信号発生ＲＯＭから、上述したようなバイフェーズマーク符号変調されたデジタル信号Ｄｉｎを発生する。ＩＥＣ６０９５８信号発生器１１からのデジタル信号Ｄｉｎは、時間歪付加部２に供給される。
【００２５】
信号周波数およびレベル設定部１３は、ＩＥＣ６０９５８信号発生器１１から発生させようとするデジタル信号Ｄｉｎの信号周波数および信号レベルを操作者が設定するための操作部であり、設定された信号周波数およびレベルの情報を、信号発生ＲＯＭ選択および読み出し制御部１２に供給する。ここで、信号周波数としては、例えば４４．１ｋＨｚ、４８ｋＨｚなどが設定される。
【００２６】
信号発生ＲＯＭ選択および読み出し制御部１２は、この設定された信号周波数および信号レベルで、ＩＥＣ６０９５８信号発生器１１からＩＥＣ６０９５８規格に適合するデジタル信号Ｄｉｎを読み出すようにする読み出し制御信号を、ＩＥＣ６０９５８信号発生器１１に供給する。
【００２７】
また、この実施形態では、検査用デジタル信号発生部１からは、デジタル信号Ｄｉｎを生成する際に用いられた変調クロック信号２ＢＣＫと、サブフレーム周期の信号ＳＦＣＫとが、時間歪付加部２に供給される。これらの変調クロック信号２ＢＣＫと、サブフレーム周期の信号ＳＦＣＫとは、時間歪付加部２で、入力デジタル信号Ｄｉｎから生成することもできるが、この例では、時間歪付加部２の構成を簡単にするため、検査用デジタル信号発生部１で得られるこれらの信号２ＢＣＫおよびＳＦＣＫを用いるものとしている。
【００２８】
時間歪付加部２は、ジッター付加信号生成部２１と、ジッター量選択制御信号発生部２２と、ジッター量設定部２３と、有効領域窓設定部２４と、スキュー歪付加信号生成部２５と、スキュー歪量選択制御信号発生部２６と、スキュー歪量設定部２７とを備えて構成されている。
【００２９】
ジッター量設定部２３は、入力デジタル信号Ｄｉｎに付加しようとするジッター量を操作者が設定するための操作部であり、時間歪量設定入力受付手段を構成する。この例では、ジッター量設定部２３は、後述するように複数個のスイッチにより構成される。このジッター量設定部２３で設定されたジッター量の設定入力情報は、ジッター量選択制御信号発生部２２に供給される。
【００３０】
有効領域窓設定部２４は、入力デジタル信号Ｄｉｎのうちの、ジッターを付加する信号領域を設定するための操作部である。この例では、この有効領域窓設定部２４では、ジッターを付加する信号領域として、図３に示した同期信号領域と、データ領域とを設定することができるように構成されている。この場合、ジッターを付加する信号領域は、同期信号領域のみ、データ領域のみ、同期信号領域とデータ領域の両方（つまり、信号の全領域）の３通りを設定することができるようにされている。この例では、この有効領域窓設定部２４は、後述するように２個のスイッチにより構成される。
【００３１】
ジッター量選択制御信号発生部２２は、ジッター量設定部２３で設定されたジッター量に対応する選択制御信号を、有効領域窓設定部２４で設定された信号領域において発生する。そして、ジッター量選択制御信号発生部２２は、発生した選択制御信号をジッター付加信号生成部２１に供給する。
【００３２】
ジッター付加信号生成部２１は、ジッター量選択制御信号発生部２２からの選択制御信号により選択されるジッター量を、当該選択制御信号が発生している期間において、入力デジタル信号Ｄｉｎについて付加したデジタル信号Ｄｊｔを生成し、その生成したデジタル信号Ｄｊｔをスキュー歪付加信号生成部２５に供給する。
【００３３】
スキュー歪量設定部２７は、デジタル信号Ｄｊｔに付加しようとするスキュー歪の量を操作者が設定するための操作部であり、この例では、後述するようにロータリーパルスエンコーダにより構成される。このスキュー歪量設定部２７で設定したスキュー歪量を示す情報は、スキュー歪量選択制御信号発生部２６に供給される。
【００３４】
スキュー歪量選択制御信号発生部２６は、スキュー歪量設定部２７で設定されたスキュー歪量に対応する選択制御信号を発生し、その発生した選択制御信号をスキュー歪付加信号生成部２５に供給する。
【００３５】
スキュー歪付加信号生成部２５は、スキュー歪量選択制御信号発生部２６からの選択制御信号により選択されるスキュー歪量を、デジタル信号Ｄｊｔについて付加した出力デジタル信号Ｄｏｕｔを生成し、その生成した出力デジタル信号Ｄｏｕｔを、検査対象の受信機器３に供給するようにする。
【００３６】
次に、時間歪付加部２の各部の、より具体的な構成例およびその動作について、さらに説明する。
【００３７】
図４は、図１における、ジッター付加信号生成部２１と、ジッター量選択制御信号発生部２２と、ジッター量設定部２３と、有効領域窓設定部２４との部分の具体的構成例を示すものである。
【００３８】
［ジッター付加信号生成部２１の具体例の説明］
この例のジッター付加信号生成部２１は、検査用デジタル信号発生部１からの変調クロック信号２ＢＣＫに、設定された信号領域において、設定されたジッター量のジッターを付加して、ジッター付加変調クロックＪＴＣＫを生成し、このジッターが付加された変調クロックＪＴＣＫにより、検査用デジタル信号発生部１からの入力デジタル信号Ｄｉｎを再サンプリングすることにより、前記入力デジタル信号Ｄｉｎにジッターを付加したデジタル信号Ｄｊｔを生成する。
【００３９】
以下、図４の各部の信号タイミング図である図５をも参照しながら、ジッター付加信号生成部２１の構成および動作について説明する。
【００４０】
図４に示すように、この例のジッター付加信号生成部２１においては、入力デジタル信号Ｄｉｎ（図５（Ａ）参照）は、再サンプリング用のＤフリップフロップ回路２１１のＤ端子に供給される。そして、このＤフリップフロップ回路２１１において、後述するようにしてジッターが付加された変調クロック信号ＪＴＣＫ（図５（Ｌ）参照）により、入力デジタル信号Ｄｉｎがラッチされることにより、入力デジタル信号Ｄｉｎが再サンプリングされて、設定されたジッター量のジッターを有するデジタル信号Ｄｊｔ（図５（Ｍ）参照）が生成される。
【００４１】
また、検査用デジタル信号発生部１からの変調クロック信号２ＢＣＫは、直列に接続された遅延回路２１２および２１３に供給される。この遅延回路２１２および２１３は、８遅延値出力の遅延回路であり、単位遅延時間分だけ入力信号を遅延させる遅延線を８個直列に接続したものでも構成することができる。ここで、２個の遅延回路２１２および２１３を直列に接続して用いるのは、遅延信号の数を多くするためである。
【００４２】
遅延回路２１２からは、この例では、例えば２ナノ秒ずつ順次遅延された８個の遅延クロック信号ＤＬ１〜ＤＬ８（図５（Ｅ）〜（Ｇ）および図５（Ｃ））が得られる。そして、遅延回路２１２からの最大遅延量の遅延クロック信号ＤＬ８が、遅延回路２１３に供給される。この遅延回路２１３からは、この例では、遅延クロック信号ＤＬ８が、さらに、例えば２ナノ秒ずつ順次遅延された遅延クロック信号ＤＬ９〜ＤＬ１６（図５（Ｈ）〜（Ｊ）および図５（Ｄ））が得られる。
【００４３】
したがって、これら遅延クロック信号ＤＬ１〜ＤＬ１６は、遅延クロック信号ＤＬ８を中心にすると、遅延クロック信号ＤＬ８よりも２ナノ秒ずつ順次進んだ８個の遅延クロック信号ＤＬ７〜ＤＬ１および２ＢＣＫと、遅延クロック信号ＤＬ８よりも２ナノ秒ずつ順次遅れた８個の遅延クロック信号ＤＬ９〜Ｄ１６とが得られることとなる。
【００４４】
そして、遅延クロック信号ＤＬ８よりも２ナノ秒ずつ順次進んだ８個の遅延クロック信号ＤＬ７〜ＤＬ１および２ＢＣＫと遅延クロック信号ＤＬ８は、８入力１出力のセレクタ２１４に供給される。また、遅延クロック信号ＤＬ８よりも２ナノ秒ずつ順次遅れた８個の遅延クロック信号ＤＬ９〜Ｄ１６と遅延クロック信号ＤＬ８は、８入力１出力のセレクタ２１５に供給される。
【００４５】
セレクタ２１４とセレクタ２１５は、ジッター量選択制御信号発生部２２からの選択制御信号ＳＥＬｄ（図５（Ｋ）参照）によって出力するクロック信号を選択する。この例では、選択制御信号ＳＥＬｄは、４ビットの信号とされ、その下位３ビットによってセレクタ２１４および２１５が選択制御される。
【００４６】
そして、セレクタ２１４の出力クロック信号およびセレクタ２１５の出力クロック信号は、スイッチ回路２１６の一方および他方に供給される。このスイッチ回路２１６には、ジッター量選択制御信号発生部２２からの４ビットの選択制御信号ＳＥＬｄの最上位ビットが、その切り換え制御信号として供給される。
【００４７】
入力デジタル信号Ｄｉｎの再サンプリング位置が、入力デジタル信号Ｄｉｎの立ち上がりあるいは立ち下がり位置に重なると、設定したジッター量の付加に対して、入力デジタル信号Ｄｉｎの立ち上がりあるいは立ち下がりが、いわゆるハザードノイズとなり、設定したジッター量の付加が困難になる。そこで、この実施形態では、ｄフリップフロップ回路２１１におけるクロック信号ＪＴＣＫによる再サンプリング位置は、入力デジタル信号の立ち上がりあるいは立ち下がり位置を避けるようにしている。選択制御信号ＳＥＬｄの変化時点と、入力デジタル信号Ｄｉｎの再サンプリング位置が重なる場合も同様のことが言えるので、この実施形態では、Ｄフリップフロップ回路２１１におけるクロック信号ＪＴＣＫによる再サンプリング位置は、選択制御信号ＳＥＬｄの変化時点も避けるようにしている。
【００４８】
また、クロック信号ＪＴＣＫの元となるスイッチ回路２１６の出力クロック信号は、前記選択制御信号ＳＥＬｄの切り換え時点に相当するスイッチ回路２１６の切り換えによるチャタリングなどにより発生するハザードノイズを除去するためのハザードノイズ除去回路を構成するオア回路２１７の一方の入力端に供給される。
【００４９】
このオア回路２１７の他方の入力端には、遅延回路２１５からの最大遅延量のクロック信号ＤＬ１６がハザードノイズ除去信号として供給される。
【００５０】
したがって、オア回路２１７からは、立ち下がり時点が、最大遅延クロック信号Ｄ１６により一義的に決まり、立ち上がり時点が、ジッター量選択制御信号発生部２２からの選択制御信号ＳＥＬｄにより選択制御されて抽出されるセレクタ２１４またはセレクタ２１５からの遅延クロック信号により決まるクロック信号ＪＴＣＫ（図５（Ｌ）参照）が得られる。
【００５１】
つまり、クロック信号ＪＴＣＫは、その立ち上がり時点が、選択制御信号ＳＥＬｄの切り換え時点および入力デジタル信号Ｄｉｎの立ち上がりあるいは立ち下がり位置と重ならないようにされたものであって、かつ、当該立ち上がり時点が、ジッター量選択制御信号発生部２２からの選択制御信号ＳＥＬｄに応じたジッター量のジッターを含むクロックとなる。
【００５２】
このクロック信号ＪＴＣＫは、Ｄフリップフロップ回路２１１のクロック端子に供給される。Ｄフリップフロップ回路２１１では、前述したように、このクロック信号ＪＴＣＫの立ち上がりにより、Ｄ端子に供給される入力デジタル信号Ｄｉｎを再サンプリングする。
【００５３】
したがって、このＤフリップフロップ回路２１１からは、入力デジタル信号Ｄｉｎに対して、ジッター量選択制御信号発生部２２からの選択制御信号ＳＥＬｄにより選択設定されるジッター量が付加されたデジタル信号Ｄｊｔが得られる。
【００５４】
なお、オア回路２１７に供給するハザードノイズ除去信号としては、上述の例の最大遅延クロック信号Ｄ１６に限られるものではなく、上述したようなハザードノイズの発生時にハイレベルである信号であれば、信号Ｄ１６の代わりに用いることができる。
【００５５】
［ジッター量選択制御信号発生部２２の具体例の説明］
この例のジッター量選択制御信号発生部２２は、ジッター量設定部２３で設定されたジッター量を有するクロック信号を選択するための選択制御信号ＳＥＬｄを、ランダムなタイミングで発生する。この例では、ジッター付加信号生成部２１では、前述したように、２個の遅延回路２１２および２１３で１６通りのジッター量が生成可能であるので、選択制御信号ＳＥＬｄは、前述もしたように、４ビットの信号とされている。
【００５６】
ジッター量選択制御信号発生部２２では、オリジナルの選択制御信号ＳＥＬｏから、ジッター量設定部２３で設定されたジッター量を選択する前記選択制御信号ＳＥＬｄを生成して出力する。
【００５７】
この例においては、オリジナルの選択制御信号ＳＥＬｏの発生器は、１６通りの信号状態（４ビットの各ビットの状態の組み合わせパターンを意味する。以下同じ）をランダムに変化させるものを用いるもので、この選択制御信号ＳＥＬｏの発生器として、ランダムなコードを発生するＭ系列信号発生器２２１を用いる。この例では、このＭ系列信号発生器２２１としては、８ビットのＭ系列コード発生器を用い、そのうちの４ビットを選択制御信号ＳＥＬｏとして用いるようにする。
【００５８】
なお、Ｍ系列信号発生器２２１のレジスタ桁数は、４ビット以上であれば、８ビット以外であっても良いことは言うまでもない。また、選択制御信号ＳＥＬｏの発生器２２１は、ランダムなコードを発生するものであればＭ系列以外のコードの発生器や、他の方法、例えばＲＯＭに書き込まれたランダムデータを読み出すようにするものであっても良い。
【００５９】
この例においては、Ｍ系列信号発生器２２１には、読み出しクロック信号として、変調クロック信号２ＢＣＫとサブフレーム周期の信号ＳＦＣＫとが切り替え可能に供給される。Ｍ系列信号発生器２２１の読み出しクロック信号が、このように変更されることにより、Ｍ系列信号発生器２２１からのランダムなコードの所定時間当たりの変化頻度を切り替え可能とすることができる。
【００６０】
すなわち、読み出しクロック信号を変調クロック信号２ＢＣＫのように高い周波数とすれば、Ｍ系列信号発生器２２１からのランダムなコードの変化頻度を高くすることができ、サブフレーム周期信号ＳＦＣＫのように低い周波数とすれば、Ｍ系列信号発生器２２１からのランダムなコードの変化頻度を低くすることができる。
【００６１】
なお、Ｍ系列信号発生器２２１に供給する読み出しクロック信号としては、上述の変調クロック信号２ＢＣＫとサブフレーム周期信号ＳＦＣＫとに限られるものでない。例えば、変調クロック信号２ＢＣＫを逓倍したクロック信号をＭ系列信号発生器２２１に供給するようにすることにより、３通り以上の複数通りに、Ｍ系列信号発生器２２１からのランダムなコードの変化頻度を変更可能とすることができる。また、Ｍ系列信号発生器２２１の読み出しクロック信号の周波数を連続的に可変するようにすれば、Ｍ系列信号発生器２２１からのランダムなコードの変化頻度を連続的に可変にすることもできる。
【００６２】
以上のようにしてＭ系列信号発生器２２１からランダムに信号状態が変化するオリジナルの選択制御信号ＳＥＬｏは、選択制御信号ＳＥＬｄを出力するためのラッチ回路を構成するＤフリップフロップ回路２２４のＤ端子に供給される。なお、図４では、Ｄフリップフロップ回路２２４は、１個で示したが、選択制御信号は、４ビットであるので、実際には４個のＤフリップフロップ回路で構成されるものである。
【００６３】
Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬｏは、また、４−１６デコーダ２２２に供給されて、４ビットの選択制御信号ＳＥＬｏの信号状態に一意に対応する１６ビットデータに変換される。すなわち、この例では、このデコーダ２２２の１６ビットデータ出力は、１６ビットのうちの、４ビットの選択制御信号ＳＥＬｏの１６通りの信号状態のそれぞれに対応する特定の１ビットが“１”、その他の１５ビットの全てが“０”となるものである。
【００６４】
したがって、Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬｏの信号状態が、読み出しクロックによって変化する毎に、デコーダ２２２の１６ビットデータ出力において、“１”が立つビットの位置が変化する。つまり、デコーダ２２２の１６ビットデータ出力において、“１”が立つビット位置と、Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬｏの信号状態とは、１対１に対応する。
【００６５】
選択制御信号ＳＥＬｏの１６通りの信号状態のそれぞれは、ジッター付加信号生成部２１の遅延回路２１２および２１３で生成する１６通りのジッター量のそれぞれに対応するものであるから、このデコーダ２２２の１６ビットデータ出力において、“１”が立つビットの位置は、ジッター付加信号生成部２１の遅延回路２１２および２１３で生成する１６通りのジッター量のうちの、選択制御信号ＳＥＬｏの１６通りの信号状態のうちの、対応する信号状態により選択されるジッター量に対応するものとなる。
【００６６】
このデコーダ２２２の出力の１６ビットデータは、この例において、付加ジッター量決定部２２３に供給される。また、この付加ジッター量決定部２２３には、ジッター量設定部２３を構成する１６個のスイッチ２３ａ，２３ｂ，２３ｃ・・・２３ｐによる設定されたジッター量についての設定入力情報が供給される。
【００６７】
この例においては、ジッター量設定部２３を構成する１６個のスイッチ２３ａ，２３ｂ，２３ｃ・・・２３ｐのそれぞれは、図４に示すように、“０”と“１”とのいずれかに設定が可能であり、付加ジッター量決定部２２３には、設定された“０”あるいは“１”が設定入力情報として供給される。
【００６８】
付加ジッター量決定部２２３は、この例では、図６に示すように、１６個のアンド回路３１ａ，３１ｂ，３１ｃ・・・３１ｐと、１個のオア回路３２とから構成されている。
【００６９】
１６個のアンド回路３１ａ，３１ｂ，３１ｃ・・・３１ｐのそれぞれの一方の入力端には、デコーダ２２２からの１６ビットデータ出力の各ビットデータが供給され、１６個のアンド回路３１ａ，３１ｂ，３１ｃ・・・３１ｐのそれぞれの他方の入力端には、ジッター量設定部２３の１６個のスイッチ２３ａ，２３ｂ，２３ｃ・・・２３ｐの設定データ（“０”あるいは“１”）が供給される。
【００７０】
以上のような構成により、付加ジッター量決定部２２３では、１６個のスイッチ２３ａ，２３ｂ，２３ｃ・・・２３ｐのうち、“１”が設定されている１個または複数個のスイッチの出力が供給されている１個または複数個のアンド回路の出力は、そのアンド回路の一方の入力端が接続されるデコーダ２２２の出力ビットが“１”になる毎に、“１”となる。
【００７１】
前述したように、デコーダ２２２の１６ビットの出力のうち、“１”になるビット位置は、読み出しクロックに従ってＭ系列信号発生部２２１から読み出される選択制御信号ＳＥＬｏの信号状態の変化に応じてランダムに変化する。したがって、１６個のスイッチ２３ａ，２３ｂ，２３ｃ・・・２３ｐのうち、“１”が設定されているスイッチの出力が供給されているアンド回路の出力が“１”になるタイミングは、それぞれランダムなものとなる。
【００７２】
そして、１６個のアンド回路３１ａ，３１ｂ，３１ｃ・・・３１ｐの出力の全ては、オア回路３２に供給され、このオア回路３２から付加ジッター量決定タイミング信号が得られる。そして、この付加ジッター量決定タイミング信号は、アンド回路２２７を通じて、Ｄフリップフロップ回路２２４のイネーブル端子に供給される。
【００７３】
このアンド回路２２７は、後述するように、有効領域窓により指定された信号区間であって、ハザードノイズ除去期間（遅延信号Ｄ１６のハイレベル期間）で開となる。したがって、このアンド回路２２７が開である期間においては、付加ジッター量決定部２２３からのジッター付加量決定タイミング信号が“１”となる期間において、このアンド回路２２７の出力が“１”となり、Ｄフリップフロップ回路２２４がイネーブル状態（動作可能状態）になる。
【００７４】
そして、Ｄフリップフロップ回路２２４では、これがイネーブル状態であるときに、インバータ２２５からの変調クロック信号２ＢＣＫの反転信号の立ち上がりにより、Ｍ系列信号発生部２２１からの選択制御信号ＳＥＬｏがラッチされる。そして、Ｄフリップフロップ回路２２４からのラッチ後の選択制御信号ＳＥＬｄがジッター付加信号生成部２１に供給される。
【００７５】
この場合において、前述したように、４ビットの選択制御信号ＳＥＬｄの上位１ビットは、スイッチ回路２１６の切り換え制御信号とされる。また、４ビットの選択制御信号ＳＥＬｄの下位３ビットは、セレクタ２１４および２１５の出力選択信号とされる。
【００７６】
以上の構成により、ジッター量設定部２３の１６個のスイッチ２３ａ，２３ｂ，２３ｃ・・・２３ｐのそれぞれは、遅延回路２１２および遅延回路２１３で発生する１６通りのジッター量のそれぞれを、入力デジタル信号Ｄｉｎに付加するかどうかを設定する操作手段を構成するものとなる。
【００７７】
すなわち、スイッチ２３ａ，２３ｂ，２３ｃ・・・２３ｐのそれぞれは、“０”を選択設定した状態では、対応するジッター量の付加は行なわず、“１”を選択設定した状態では、対応するジッター量の付加を行なう設定となる。
【００７８】
図７は、この例の時間歪付加装置の操作パネル面の一例を示すものである。
【００７９】
ジッター量設定部２３を構成する１６個のスイッチ２３ａ，２３ｂ，２３ｃ・・・２３ｐに対応する１６個のスイッチ操作部２３ｓｗが、操作パネル面４０に、ユーザにより押圧操作可能に設けられている。このスイッチ操作部２３ｓｗのそれぞれは、それを押圧操作する毎に、“１”と“０”の設定状態を交互に繰り返すものである。そして、スイッチ操作部２３ｓｗのそれぞれは、発光ダイオード２３ＬＥＤを内包しており、“１”を設定すると発光ダイオード２３ＬＥＤが点灯して、それを知らせる構成とされている。
【００８０】
この例では、図７に示すように、１６個のスイッチ操作部２３ｓｗは、８個ずつ２段に配置され、ジッター量について、基準位相を中心にプラス側（進み側）に８通り、マイナス側（遅延側）に８通りの設定が可能とされている。ここで、この例においては、基準位相は、遅延回路２１２からの遅延クロック信号ＤＬ８の位相であり、この遅延クロック信号ＤＬ８の位相を基準として、２ナノ秒づつ遅れたジッター量が８通り、遅延クロック信号ＤＬ８よりも２ナノ秒づつ進んだジッター量が８通り、それぞれ設定されるようにされている。
【００８１】
したがって、ジッター量設定部２３のスイッチ２３ａ，２３ｂ，・・・，２３ｐが、図７のスイッチ操作部２３ｓｗにそのまま対応して配置されているわけではない。例えば、マイナス側（遅延側）の「１」、「２」、「３」、「４」、「５」、「６」、「７」、「８」の位置のスイッチは、スイッチ２３ｉ、２３ｊ、２３ｋ、２３ｌ、２３ｍ、２３ｎ、２３ｏ、２３ｐが対応し、プラス側（進み側）の「１」、「２」、「３」、「４」、「５」、「６」、「７」、「８」の位置のスイッチは、スイッチ２３ｈ、２３ｇ、２３ｆ、２３ｅ、２３ｄ、２３ｃ、２３ｂ、２３ａが対応するようにされている。
【００８２】
ジッター量設定部２３におけるジッター量の設定の例と、対応する選択制御信号の発生およびジッター付加動作を、次に説明する。
【００８３】
図８は、ジッター量の設定の幾つかの例を示す図である。図８においては、“１”が設定されているスイッチ２３ｓｗは、その発光ダイオード２３ＬＥＤが黒丸で示されている。
【００８４】
図８（Ａ）の例は、ジッター量設定部２３において、進みおよび遅れの両方向に、２ナノ秒×３＝６ナノ秒ずつのジッター量の付加を設定した場合である。つまり、スイッチ２３ｆとスイッチ２３ｋとが“１”に設定されている場合である。
【００８５】
この場合には、Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬｏが、遅延クロック信号ＤＬ８に対して６ナノ秒進んでいる遅延クロック信号ＤＬ５と、遅延クロック信号ＤＬ８に対して６ナノ秒遅れている遅延クロック信号ＤＬ１１を選択する信号状態となったときに、付加ジッター量決定部２２３からのジッター付加量決定タイミング信号が“１”となる。
【００８６】
すなわち、Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬが、遅延クロック信号ＤＬ８に対して６ナノ秒進んでいる遅延信号ＤＬ５になると、デコーダ２２２では、５番目のビットが“１”となる。このとき、スイッチ２３ｆは“１”に設定されているので、アンド回路３１ｆの出力が“１”になって、これが付加ジッター量決定部２２３からジッター付加量決定タイミング信号として出力される。
【００８７】
したがって、Ｄフリップフロップ回路２２４では、このアンド回路３１ｆの出力が“１”になるタイミングでイネーブルとなって、インバータ２２５からの変調クロック信号２ＢＣＫの反転信号により、オリジナルの選択制御信号ＳＥＬｏの、このときの遅延クロック信号ＤＬ５を選択する信号状態をラッチする。そして、Ｄフリップフロップ回路２２４は、そのラッチした４ビット状態を選択制御信号ＳＥＬｄとして、ジッター付加信号生成部２１に供給する。
【００８８】
ジッター付加信号生成部２１では、この選択制御信号ＳＥＬｄにより、スイッチ回路２１６がセレクタ２１４の出力を選択する状態に切り換えられ、また、セレクタ２１４から遅延クロック信号ＤＬ５が選択されるように制御される。
【００８９】
したがって、スイッチ回路２１６からは、遅延クロック信号ＤＬ８に対して６ナノ秒進んだ遅延クロック信号ＤＬ５が得られ、この遅延クロック信号ＤＬ５がオア回路２１７を通じてハザードノイズ除去がなされた後、ジッター付加クロック信号ＪＴＣＫ（図５（Ｌ）参照）とされて、入力デジタル信号Ｄｉｎの再サンプリング用のＤフリップフロップ回路２１１のクロック端子に供給される。
【００９０】
これにより、Ｄフリップフロップ回路２１１では、入力デジタル信号Ｄｉｎが、この遅延クロック信号ＤＬ５により再サンプリングされて、遅延クロック信号ＤＬ５が有しているジッター量を含む出力デジタル信号Ｄｊｔ（図５（Ｍ）参照）が得られる。
【００９１】
ここで、オア回路２１７の出力のジッター付加クロック信号ＪＴＣＫでは、遅延回路２１３からの最大遅延クロック信号ＤＬ１６により、選択制御信号ＳＥＬｄの変化点近傍においては、常に「１」とされる。すなわち、スイッチ回路２１６における切り換え時点において、いわゆるチャタリングが生じたとしても、そのチャタリングは除去される。つまり、ハザードノイズ除去が行なわれる。これにより、Ｄフリップフロップ回路２１１において、チャタリングのパルスにより、誤った再サンプリングがなされることが防止される。
【００９２】
また、Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬが、遅延クロック信号ＤＬ８に対して６ナノ秒遅れている遅延クロック信号ＤＬ１１になると、デコーダ２２２では、１１番目のビットが“１”となる。このとき、スイッチ２３ｋは“１”に設定されているので、アンド回路３１ｋの出力が“１”になって、これが付加ジッター量決定部２２３からジッター付加量決定タイミング信号として出力される。
【００９３】
したがって、Ｄフリップフロップ回路２２４では、このアンド回路３１ｋの出力が“１”になるタイミングでイネーブルとなって、インバータ２２５からの変調クロック信号２ＢＣＫの反転信号により、オリジナルの選択制御信号ＳＥＬｏの、このときの遅延クロック信号ＤＬ１１を選択する信号状態をラッチする。そして、Ｄフリップフロップ回路２２４は、そのラッチした４ビット状態を選択制御信号ＳＥＬｄとして、ジッター付加信号生成部２１に供給する。
【００９４】
ジッター付加信号生成部２１では、この選択制御信号ＳＥＬｄにより、スイッチ回路２１６がセレクタ２１５の出力を選択する状態に切り換えられ、また、セレクタ２１５から遅延クロック信号ＤＬ１１が選択されるように制御される。
【００９５】
したがって、スイッチ回路２１６からは、遅延クロック信号ＤＬ８に対して６ナノ秒遅れた遅延クロック信号ＤＬ１１が得られ、この遅延クロック信号ＤＬ１１がオア回路２１７を通じてハザードノイズ除去がなされた後、ジッター付加クロック信号ＪＴＣＫ（図５（Ｌ）参照）とされて、入力デジタル信号Ｄｉｎの再サンプリング用のＤフリップフロップ回路２１１のクロック端子に供給される。
【００９６】
これにより、Ｄフリップフロップ回路２１１では、入力デジタル信号Ｄｉｎが、この遅延クロック信号ＤＬ１１により再サンプリングされて、遅延クロック信号ＤＬ１１が有しているジッター量を含む出力デジタル信号Ｄｊｔ（図５（Ｍ）参照）が得られる。
【００９７】
以上説明したように、ジッター量設定部２３において、図８（Ａ）のように、ジッター量が設定された場合には、入力デジタル信号Ｄｉｎに対して、±６ナノ秒のジッターを付加することができる。
【００９８】
このとき、Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬｏは、１６通りの信号状態を、ランダムに変化するものであるので、付加ジッター量決定部２２３のアンド回路３１ｆあるいは３１ｋの出力が“１”になるタイミングは、前述したようにランダムなものとなる。したがって、入力デジタル信号Ｄｉｎが再サンプリングされてジッターが付加される信号位置もランダムなものとなる。
【００９９】
これにより、出力デジタル信号Ｄｊｔは、実際の信号伝送路と同様に、ランダムなタイミングでジッターが存在する信号となり、受信機器の性能の測定に好適である。
【０１００】
図８（Ａ）の例では、基準位相に対する進み及び遅れのジッター量が同量であったが、異なるように設定することも勿論できる。例えば図８（Ｂ）の例は、基準位相に対して、進み側には、１２ナノ秒のジッター量を設定し、遅れ側には、６ナノ秒のジッター量を設定した場合である。すなわち、スイッチ２３ｃとスイッチ２３ｋとを「１」に設定した場合である。
【０１０１】
この例の場合には、Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬｏの信号状態が、遅延クロック信号ＤＬ５およびＤＬ１４を選択する状態のときに、付加ジッター量決定部２２３の出力であるジッター付加量決定タイミング信号が“１”となり、上述と同様にして、Ｄフリップフロップ回路２２４は、選択制御信号ＳＥＬｏの遅延クロック信号ＤＬ５およびＤＬ１４を選択する信号状態をラッチし、そのラッチした４ビット状態を選択制御信号ＳＥＬｄとして、ジッター付加信号生成部２１に供給する。
【０１０２】
これにより、ジッター付加信号生成部２１では、この選択制御信号ＳＥＬｄにより遅延クロック信号ＤＬ５およびＤＬ１４が、Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬｏの当該遅延クロック信号ＤＬ５およびＤＬ１４を選択する信号状態の出現タイミングに同期して選択されて、Ｄフリップフロップ回路２１１のクロック端子に供給され、入力デジタル信号Ｄｉｎが再サンプリングされる。
【０１０３】
したがって、ジッター付加信号生成部２１からは、ジッター量設定部２３で設定した通りの、基準位相に対して進み方向に１２ナノ秒、遅れ方向に６ナノ秒のジッター量を含むデジタル信号Ｄｊｔが得られる。
【０１０４】
ジッター量設定部２３におけるジッター量の設定は、進み方向および遅れ方向のそれぞれにおいて、複数通りの設定も可能である。
【０１０５】
図８（Ｃ）の例は、ジッター量設定部２３において、進みおよび遅れの両方向に、それぞれ、４ナノ秒、８ナノ秒、１２ナノ秒ずつのジッター量の付加を設定した場合である。つまり、これは、ジッターの最大変動幅が１２ナノ秒であって、かつ、最小４ナノ秒の大きさで、ジッターが変動する状態を意味する。
【０１０６】
また、図８（Ｄ）の例は、ジッター量設定部２３において、進みおよび遅れの両方向に、それぞれ、２ナノ秒、４ナノ秒、６ナノ秒、８ナノ秒、１０ナノ秒ずつのジッター量の付加を設定した場合である。つまり、これは、ジッターの最大変動幅が１０ナノ秒であって、かつ、最小２ナノ秒の大きさで、ジッターが変動する状態を意味する。
【０１０７】
これらの例においても、選択制御信号ＳＥＬｏが、設定されたジッター量を選択する信号状態になるランダムなタイミングで、付加ジッター量決定部２２３からのジッター付加量決定タイミング信号が“１”となり、Ｄフリップフロップ回路２２４は、選択制御信号ＳＥＬｏの、前記設定されたジッター量を選択する信号状態をラッチし、そのラッチした４ビット状態を選択制御信号ＳＥＬｄとして、ジッター付加信号生成部２１に供給する。
【０１０８】
ジッター付加信号生成部２１では、この選択制御信号ＳＥＬｄにより、ジッター量設定部２３で設定されたジッター量に対応する遅延クロック信号が、Ｍ系列信号発生器２２１からの選択制御信号ＳＥＬｏの当該遅延クロック信号を選択する信号状態の出現タイミングに同期して選択されて、Ｄフリップフロップ回路２１１のクロック端子に供給され、入力デジタル信号Ｄｉｎが再サンプリングされる。したがって、ジッター付加信号生成部２１からは、ジッター量設定部２３で設定した通りのジッター量を含むデジタル信号Ｄｊｔが得られる。
【０１０９】
以上のようにして、この例においては、ジッター量設定部２３の１６個のスイッチの設定状態によって、種々の変動パターンのジッターを、入力デジタル信号Ｄｉｎに付加することができる。これにより、受信機器３の種々のジッターパターンに対する耐性などのチェックを的確に行なうことができるものである。
【０１１０】
ところで、Ｄフリップフロップ回路２２４をイネーブルにする信号を生成するアンド回路２２７には、前述した付加ジッター量決定部２２３からの付加ジッター量決定タイミング信号のみではなく、前述したように、ハザードノイズ除去期間を示す遅延クロック信号ＤＬ１６と、有効領域窓信号生成部２２６からの有効領域窓信号が供給されている。
【０１１１】
ハザードノイズ除去期間を示す遅延クロック信号ＤＬ１６がアンド回路２２７に供給されることにより、Ｄフリップフロップ回路２２４は、ハザードノイズ除去期間でのみ、イネーブル状態となる。これは、選択制御信号ＳＥＬｄの信号状態の変更時点がハザードノイズ除去期間になるようにすることにより、オア回路２１７によるハザードノイズ除去を確実に行なうためである。
【０１１２】
また、有効領域窓信号生成部２２６は、サブフレーム周期の信号ＳＦＣＫと、変調クロック信号２ＢＣＫと、有効領域窓設定部２４の設定情報とから、入力デジタル信号Ｄｉｎについて、ジッターを付加する信号領域を設定する有効領域窓信号を生成する。そして、生成された有効領域窓信号をアンド回路２２７に供給することにより、Ｄフリップフロップ回路２２４を、有効領域窓信号により指定される信号領域でのみイネーブル状態とするようにしている。
【０１１３】
［有効領域窓信号の生成について］
次に、図９および図１０を参照して、有効領域窓信号の生成についての具体例を説明する。この例においては、ジッターを付加する信号領域として、同期信号領域と、データ領域と、全ての信号領域の３通りを選択できるようにしている。
【０１１４】
図９は、有効領域窓信号生成部２２６および有効領域窓設定部２４の具体的構成例を示すものである。この例の有効領域窓設定部２４は、２個のスイッチ２４ａおよび２４ｂで構成される。スイッチ２４ａは、同期信号領域をジッター付加領域として設定するためのもので、同期信号領域を指定するときには、ハイレベル側（“１”側）に切り換える。また、スイッチ２４ｂは、データ領域をジッター付加領域として設定するためのもので、データ領域を指定するときには、ハイレベル側（“１”側）に切り換える。
【０１１５】
スイッチ２４ａとスイッチ２４ｂのいずれか一方がハイレベル側に切り換えられると、そのハイレベル側に切り換えられたスイッチに対応する信号領域がジッター付加領域として設定される。スイッチ２４ａとスイッチ２４ｂの両方がハイレベル側に切り換えられると、同期信号領域とデータ領域とが両方とも、ジッター付加領域として設定されるので、全ての信号領域がジッター付加領域として設定されることになる。
【０１１６】
なお、スイッチ２４ａとスイッチ２４ｂの両方がローレベル側の切り換え状態のときには、全ての信号領域で有効領域窓は発生しないので、Ｄフリップフロップ回路２２４はイネーブル状態になることはない。したがって、Ｄフリップフロップ回路２２４からは、任意に定まる一定の４ビットのデータが選択制御信号ＳＥＬｄとして得られるので、スイッチ回路２１６からは、その選択制御信号ＳＥＬｄの信号状態に応じた一定の遅延クロック信号が得られ、当該一定の遅延クロック信号により、Ｄフリップフロップ回路２１１で再サンプリングされるので、ジッターは付加されないことになる。
【０１１７】
操作パネル面４０においては、図７に示すように、これらのスイッチ２４ａおよび２４ｂは、２個のスイッチ操作部２４ｓｗとして設けられる。前述のジッター量設定部２３のスイッチ操作部２３ｓｗと同様に、このスイッチ操作部２４ｓｗのそれぞれは、それを押圧操作する毎に、“１”と“０”の設定状態を交互に繰り返すものである。そして、スイッチ操作部２４ｓｗのそれぞれは、発光ダイオード２４ＬＥＤを内包しており、“１”を設定すると発光ダイオード２４ＬＥＤが点灯して、それを知らせる構成とされている。
【０１１８】
有効領域窓信号生成部２２６は、入力デジタル信号Ｄｉｎ（図１０（Ａ）参照）に同期する変調クロック信号２ＢＣＫ（図１０（Ｂ）参照）およびサブフレーム周期の信号ＳＦＣＫ（図１０（Ｃ）参照）から、同期信号領域を示す窓信号とデータ領域を示す窓信号とを生成する。
【０１１９】
すなわち、サブフレーム周期の信号ＳＦＣＫは、変調クロック信号２ＢＣＫがクロック端子に供給されるＤフリップフロップ回路５１のＤ端子に供給され、変調クロック信号２ＢＣＫに同期する信号にされる。そして、Ｄフリップフロップ回路５１の出力信号が、変調クロック信号２ＢＣＫがクロック端子に供給されるＤフリップフロップ回路５２に供給され、これより、Ｄフリップフロップ回路５１の出力信号よりも１クロック分遅れた信号が得られる。
【０１２０】
そして、Ｄフリップフロップ回路５１の反転出力信号と、Ｄフリップフロップ回路５２の出力信号とがアンド回路５３に供給されて、このアンド回路５３から信号ＳＦＣＫに同期した、変調クロック信号２ＢＣＫの１クロック周期分のパルスＰＲ（図１０（Ｄ）参照）が得られる。このパルスＰＲは、カウンタ５５のプリセット端子に供給され、カウンタ５５は、このパルスＰＲによって、予め定められたカウント値にプリセットされる。
【０１２１】
そして、カウンタ５５のクロック端子には、変調クロック信号２ＢＣＫがインバータ５４を通じて供給され、カウンタ５５は、このクロック信号２ＢＣＫをプリセット値から順次にカウントする。
【０１２２】
このカウンタ５５のカウント値出力（図１０（Ｅ）参照）は、サブフレームエリアデコーダ５６に供給される。サブフレームエリアデコーダ５６は、カウンタ５５のカウント値から、同期信号領域区間を示す窓信号ＡＲＳＹ（図１０（Ｆ）参照）と、データ領域区間を示す窓信号ＡＲＤＴ（図１０（Ｇ）参照）を生成する。そして、サブフレームエリアデコーダ５６は、同期信号領域区間を示す窓信号ＡＲＳＹは、アンド回路５７の一方の入力端に供給し、データ領域区間を示す窓信号ＡＲＤＴは、アンド回路５８の一方の入力端に供給する。
【０１２３】
アンド回路５７の他方の入力端には、有効領域窓設定部２４の同期信号領域区間を有効領域とするかどうかを設定するスイッチ２４ａの設定情報が供給される。また、アンド回路５８の他方の入力端には、有効領域窓設定部２４のデータ領域区間を有効領域とするかどうかを設定するスイッチ２４ｂの設定情報が供給される。
【０１２４】
したがって、スイッチ２４ａがハイレベル側に切り換えられていて、同期信号領域区間が有効領域として設定されている場合には、アンド回路５７が開となって、同期信号領域区間を示す窓信号ＡＲＳＹがアンド回路５７を通じてオア回路５９に供給される。
【０１２５】
また、スイッチ２４ｂがハイレベル側に切り換えられていて、データ領域区間が有効領域として設定されている場合には、アンド回路５８が開となって、データ領域区間を示す窓信号ＡＲＤＴがアンド回路５８を通じてオア回路５９に供給される。
【０１２６】
オア回路５９からは、有効領域窓設定部２４のスイッチ２４ａ，２４ｂの設定に応じた有効領域窓信号ＯＲ（図１０（Ｈ）参照）が得られ、これがＤフリップフロップ回路６０において変調クロック信号２ＢＣＫと同期した信号ＡＲＪＴ（図１０（Ｉ）参照）に変換される。そして、このＤフリップフロップ回路６０からの信号ＡＲＪＴが、有効領域窓信号として、アンド回路２２７に供給される。
【０１２７】
したがって、Ｄフリップフロップ回路２２４は、有効領域窓設定部２４のスイッチ２４ａ，２４ｂの設定に応じた有効領域のみでイネーブル状態となることが可能となる。
【０１２８】
すなわち、スイッチ２４ａのみが“１”に設定されているときには、同期信号領域のみにおいて、Ｄフリップフロップ回路２２４は、イネーブル状態となることができ、ジッターを付加する有効領域は、同期信号領域のみとなる。
【０１２９】
また、スイッチ２４ｂのみが“１”に設定されているときには、データ領域のみにおいて、Ｄフリップフロップ回路２２４は、イネーブル状態となることができ、ジッターを付加する有効領域は、データ領域のみとなる。
【０１３０】
また、スイッチ２４ａとスイッチ２４ｂとが共に“１”に設定されているときには、同期信号領域とデータ領域との両方、つまり全ての信号領域において、Ｄフリップフロップ回路２２４は、イネーブル状態となることができ、ジッターを付加する有効領域は、全ての信号領域となる。
【０１３１】
以上の構成により、操作者の意図した信号領域で、意図した量および変動パターンのジッターを、入力デジタル信号Ｄｉｎに付加することができる。
【０１３２】
［スキュー歪付加信号生成について］
次に、図１１および図１２を参照しながら、設定された量のスキュー歪の付加に説明する。
【０１３３】
図１１は、スキュー歪付加信号生成部２５の具体的構成例を示すものである。また、図１２は、このスキュー歪付加信号生成部２５の動作を説明するための各部の信号のタイミングチャートである。この例では、図１２（Ａ）に示すようなバイフェーズマーク符号の入力デジタル信号が、スキュー歪付加信号生成部２５に供給される場合として説明する。なお、スキュー歪付加信号生成部２５に供給される信号は、ジッター付加信号生成部２１でジッターが付加されたデジタル信号Ｄｊｔである。
【０１３４】
すなわち、スキュー歪付加信号生成部２５に供給されたデジタル信号Ｄｊｔは、直列に接続された２個の遅延回路２５１，２５２に供給される。この遅延回路２５１および２５２は、８遅延値出力の遅延回路であり、単位遅延時間だけ入力信号を遅延させる遅延線を８個直列に接続したものでも構成することができる。
【０１３５】
遅延回路２５１からは、この例では、単位遅延時間分ずつ順次遅延された８個の遅延デジタル信号Ｄ１〜Ｄ８（図１２（Ｃ）〜（Ｆ）および図１２（Ｂ）参照）が得られる。そして、遅延回路２５１からの最大遅延量の遅延デジタル信号Ｄ８が、遅延回路２５２に供給される。この遅延回路２５２からは、この例では、遅延デジタル信号Ｄ８が、さらに、単位遅延時間分ずつ順次遅延された遅延デジタル信号Ｄ９〜Ｄ１６（図１２（Ｇ）〜（Ｊ）参照）が得られる。
【０１３６】
したがって、これら遅延デジタル信号は、遅延デジタル信号Ｄ８（図１２（Ｂ）参照）を中心にすると、遅延デジタル信号Ｄ８よりも単位遅延時間分ずつ順次進んだ８個の遅延デジタル信号Ｄ７〜Ｄ１およびデジタル信号Ｄｊｔと、遅延クロック信号ＤＬ８よりも単位遅延時間分ずつ順次遅れた８個の遅延デジタル信号Ｄ９〜Ｄ１６とが得られることとなる。
【０１３７】
そして、遅延デジタル信号ＤＬ８よりも単位遅延時間分ずつ順次進んだ８個の遅延デジタル信号Ｄ７〜Ｄ１およびデジタル信号Ｄｊｔと遅延デジタル信号Ｄ８は、８入力１出力のセレクタ２５３に供給される。また、遅延デジタル信号Ｄ８よりも単位遅延時間分ずつ順次遅れた８個の遅延デジタル信号Ｄ９〜Ｄ１６と遅延デジタル信号Ｄ８は８入力１出力のセレクタ２５４に供給される。
【０１３８】
セレクタ２５３とセレクタ２５４は、スキュー歪量選択制御信号発生部２６からのスキュー歪量選択制御信号によって出力する遅延デジタル信号を選択する。
【０１３９】
そして、セレクタ２５３の出力は、オア回路２５５の一方の入力端に供給され、セレクタ２５４の出力は、アンド回路２５６の一方の入力端に供給される。一方、オア回路２５５およびアンド回路２５６の他方の入力端には、遅延デジタル信号Ｄ８が供給される。
【０１４０】
したがって、オア回路２５５からは、立ち下がり時点は、遅延デジタル信号Ｄ８の立ち下がり時点と同じであるが、セレクタ２５３から出力された遅延デジタル信号の分だけ、遅延デジタル信号Ｄ８の立ち上がり時点よりも立ち上がり時点が早くなる信号が得られる。つまり、オア回路２５５からは、“１”の期間が、遅延デジタル信号Ｄ８とセレクタ２５３で選択された遅延デジタル信号との時間差分だけ、長くなるデジタル信号が得られる。
【０１４１】
例えば、セレクタ２５３から、遅延デジタル信号Ｄ６が出力される場合には、図１２（Ｋ）に示すように、オア回路２５５の出力信号は、立ち下がり時点は、遅延デジタル信号Ｄ８の立ち下がり時点と同じであるが、立ち上がり時点が遅延デジタル信号Ｄ６の立ち上がり時点となって、早くなり、その結果、“１”の期間が“０”の期間よりも、長くなるデジタル信号が得られる。
【０１４２】
また、アンド回路２５６からは、立ち下がり時点は、遅延デジタル信号Ｄ８の立ち下がり時点と同じであるが、セレクタ２５４から出力された遅延デジタル信号の分だけ、遅延デジタル信号Ｄ８の立ち上がり時点よりも立ち上がり時点が遅くなる信号が得られる。つまり、アンド回路２５６からは、“１”の期間が、遅延デジタル信号Ｄ８とセレクタ２５４で選択された遅延デジタル信号との時間差分だけ、短くなるデジタル信号が得られる。
【０１４３】
例えば、セレクタ２５４から、遅延デジタル信号Ｄ１０が出力される場合には、図１２（Ｌ）に示すように、アンド回路２５６の出力信号は、立ち下がり時点は、遅延デジタル信号Ｄ８の立ち下がり時点と同じであるが、立ち上がり時点が遅延デジタル信号Ｄ１０の立ち上がり時点となって、遅くなり、その結果、“１”の期間が“０”の期間よりも、短くなるデジタル信号が得られる。
【０１４４】
オア回路２５５の出力と、アンド回路２５６の出力とは、スイッチ回路２５７が、スキュー歪量選択制御信号の最上位ビットにより切り換え制御されることにより、いずれか一方の出力が、出力デジタル信号Ｄｏｕｔとして選択されて出力される。
【０１４５】
スキュー歪量設定部２７およびスキュー歪量選択制御信号発生部２６は、この例では、４ビットコードエンコーダを用いる。すなわち、この例のスキュー歪量設定部２７は、図７に示すような４ビットコードエンコーダの回転操作部２５ＲＥからなる。
【０１４６】
この回転操作部２５ＲＥは、図７の「０」の位置では、セレクタ２５３および２５４で遅延デジタル信号Ｄ８を選択するような４ビット出力を、スキュー歪量選択制御信号発生部２６から出力する。そして、回転操作部２５ＲＥのプラス方向あるいはマイナス方向の回動量は、セレクタ２５３あるいはセレクタ２５４で選択する遅延デジタル信号の、遅延デジタル信号Ｄ８との時間差に対応するものとされる。
【０１４７】
そして、スキュー歪量選択制御信号発生部２６からのスキュー歪量選択制御信号の下位３ビットは、セレクタ２５３および２５４に供給され、最上位ビットがスイッチ回路２５７に、その切り換え制御信号として供給される。
【０１４８】
以上の構成により、スキュー歪付加信号生成部２５からは、スキュー歪設定部２７で設定されたスキュー歪量だけ、スキュー歪が付加された出力デジタル信号Ｄｏｕｔ（図１２（Ｍ）参照）が得られる。
【０１４９】
［ジッター付加信号生成部２１の他の具体的構成例］
前述のジッター付加信号生成部２１の具体的構成例では、入力デジタル信号Ｄｉｎの変調クロック信号２ＢＣＫに対して、所定のジッター量をそれぞれ有する遅延クロック信号を生成して、その遅延クロック信号により、入力デジタル信号Ｄｉｎを再サンプリングすることにより、ジッター付加を行なったが、ジッター付加の方法としてはこれに限られるものではない。
【０１５０】
この例では、入力デジタル信号Ｄｉｎ、そのものを遅延させることにより、ジッターの付加を行なうようにする。なお、この例において、ジッター量選択制御信号発生部２２、ジッター量設定部２３および有効領域窓設定部２４の構成は、図４に示したものと全く同様とすることができる。
【０１５１】
図１３は、この例のジッター付加信号生成部２１の具体構成例を示す図であり、また、図１４は、その動作説明のための各部の信号のタイミングチャートである。
【０１５２】
すなわち、入力デジタル信号Ｄｉｎ（図１４（Ａ）参照）は、直列に接続された２個の遅延回路６１，６２に供給される。この遅延回路６１および６２は、８遅延値出力の遅延回路であり、単位遅延時間だけ入力信号を遅延させる遅延線を８個直列に接続したものでも構成することができる。
【０１５３】
遅延回路６１からは、この例では、単位遅延時間分、この例では２ナノ秒ずつ順次遅延された８個の遅延デジタル信号が得られる。そして、遅延回路６１からの最大遅延量の遅延デジタル信号Ｓ８（図１４（Ｂ）参照）が、遅延回路６２に供給される。この遅延回路６２からは、この例では、遅延デジタル信号Ｄ８が、さらに、単位遅延時間分、この例では２ナノ秒ずつ順次遅延された遅延デジタル信号が得られる。最大遅延量のデジタル信号Ｓ１６は、図１４（Ｃ）に示すようなものとなる。
【０１５４】
したがって、これら遅延デジタル信号は、遅延デジタル信号Ｓ８（図１４（Ｂ）参照）を中心にすると、遅延デジタル信号Ｓ８よりも２ナノ秒ずつ順次進んだ８個の遅延デジタル信号と、遅延クロック信号Ｓ８よりも２ナノ秒ずつ順次遅れた８個の遅延デジタル信号とが得られることとなる。
【０１５５】
そして、遅延デジタル信号Ｓ８よりも単位遅延時間分ずつ順次進んだ８個の遅延デジタル信号と遅延デジタル信号Ｓ８は、８入力１出力のセレクタ６３に供給される。また、遅延デジタル信号Ｓ８よりも単位遅延時間分ずつ順次遅れた８個の遅延デジタル信号と遅延デジタル信号Ｓ８は８入力１出力のセレクタ６４に供給される。
【０１５６】
セレクタ６３とセレクタ６４では、ジッター量選択制御信号発生部２２からのジッター量選択制御信号ＳＥＬｄ（図１４（Ｅ）参照）の下位３ビットによって出力する遅延デジタル信号を選択する。
【０１５７】
そして、セレクタ６３の出力は、スイッチ回路６５の一方の入力端に供給され、セレクタ６４の出力は、スイッチ回路６６の他方の入力端に供給される。スイッチ回路６６は、ジッター量選択制御信号発生部２２からのジッター量選択制御信号ＳＥＬｄの最上位１ビットにより切り換え制御される。
【０１５８】
以上の構成により、スイッチ回路６５からは、ジッター量設定部２３で設定されたジッター量のジッターが、有効領域窓設定部２４で設定された有効信号領域で、付加されたデジタル信号ＤＬＤＴ（図１４（Ｆ）参照）が得られる。
【０１５９】
このデジタル信号ＤＬＤＴは、選択制御信号ＳＥＬｄによるスイッチ回路６５の切り換え時点によるハザードノイズＮｇを含むものとなっている。図４の例の場合は、Ｄフリップフロップ回路２１１ではクロックＪＴＣＫの立ち上がりで再サンプリングを行なうので、立ち上がり、つまり“１”の値のみをハザードノイズとして除去すればよい。
【０１６０】
しかし、この場合、信号ＤＬＤＴは、クロック信号ではなく、デジタル信号であるため、ハザードノイズ発生時の値は、“１”、“０”のどちらの場合もある。このハザードノイズを除去するため、この例では、このデジタル信号ＤＬＤＴは、ハザードノイズ除去回路６６に供給される。
【０１６１】
この例のハザードノイズ除去回路６６は、アンド回路６６１と、オア回路６６３と、遅延回路６６２および６６４とからなっている。遅延回路６６２および６６４は、セレクタ６３，６４およびスイッチ回路６５の動作遅延時間よりも十分に長い時間の遅延量を有するものである。
【０１６２】
アンド回路６６１と遅延回路６６２とは、デジタル信号の値が“０”である場合のハザードノイズ“１”を除去するためのものである。また、オア回路６６３と、遅延回路６６４とは、デジタル信号の値が“１”である場合のハザードノイズ“０”を除去するためのものである。
【０１６３】
このハザードノイズ除去回路６６からは、ハザードノイズを含まない、意図したジッター量のジッターが付加されたデジタル信号Ｄｊｔが得られる。
【０１６４】
以上のような構成の時間歪付加装置によれば、ＩＥＣ６０９５８規格のデジタルオーディオ信号等に、意図する正確な量のランダムジッターを、試験したい時間領域（信号領域）に、再現性良く与えることが可能になる。このため、信号の実際の時間変動要素に受信装置がどの程度対応可能であるかを試験することが可能になる。また、規定された品質の信号に対しての受信機器の余裕量を正確に把握することが可能になる。
【０１６５】
また、ＩＥＣ６０９５８規格のデジタルオーディオ信号等に、意図する正確な量のスキュー歪を再現性良く与えることが可能になるため、信号の実際の時間変動要素に受信装置がどの程度対応可能であるかを試験することが可能になる。また、規定された品質の信号に対しての受信機器の余裕量を正確に把握することが可能になる。
【０１６６】
さらに、冒頭で説明した従来のＰＬＬ回路のＶＣＯの制御信号にノイズを混入させて時間変動を生じさせるような信号発生器の出力信号を、上述の構成の時間歪付加装置に供給することにより、両方の試験を両立して実現することが可能である。
【０１６７】
以上により、受信装置の性能把握と試験が可能になり、設計品質の向上と製品検査に利用することが可能である。
【０１６８】
［その他の実施形態］
なお、上述の実施形態のジッター量選択制御信号発生部では、オリジナルの選択制御信号ＳＥＬｏをＭ系列信号発生器から得て、当該選択制御信号ＳＥＬｏの信号状態をランダムに変化させるようにしたが、選択制御信号ＳＥＬｏの信号状態をランダムに変化させる方法としては、Ｍ系列の信号を用いる場合に限られるものではなく、信号状態をランダムに変化させる種々の方法や、ランダムコードを用いることができるものである。
【０１６９】
また、選択制御信号ＳＥＬｏの信号状態をランダムに変化させるのではなく、選択制御信号ＳＥＬｏの信号状態（ビット状態）に１対１に対応する複数のパターン信号（上述の例の４−１６デコーダの出力信号に相当）の発生器として、例えば信号パターン発生ＲＯＭを用意し、その信号パターンＲＯＭからの前記複数のパターン信号の発生順序をランダムな順序で直接的に変化させて、付加ジッター量決定部２２３に供給するようにしてもよい。
【０１７０】
図１５は、その場合のジッター量選択制御信号発生部２２の構成例を示す図である。すなわち、オリジナルの選択制御信号ＳＥＬｏは、選択制御信号発生ＲＯＭ７１から得るようにする。
【０１７１】
信号パターン発生ＲＯＭ７２は、オリジナルの選択制御信号ＳＥＬｏの１６通りの信号状態に１対１に対応する信号パターンを発生する。この場合、信号パターン発生ＲＯＭ７２から発生する信号パターンは、図４の例の４−１６デコーダ２２２の出力信号のパターンと同一である。
【０１７２】
そして、この信号パターン発生ＲＯＭ７２からの信号パターンの発生順序は、ランダムアドレス発生部７３からのアドレス信号により、ランダムなものとされる。このランダムアドレス発生部７３には、アドレス発生のタイミングを決めるクロック信号として、図４の例のＭ系列信号発生器２２１の場合と同様に、変調クロック信号２ＢＣＫと、サブフレーム周期の信号ＳＦＣＫとが切り換え可能に供給される。
【０１７３】
そして、付加ジッター量決定部２２３の１６個のアンド回路の出力が、アドレス信号として、選択制御信号発生ＲＯＭ７１に供給される。これは、付加ジッター量決定部２２３において、出力が“１”になるアンド回路がどれであるかにより、対応する選択制御信号の信号状態が特定できるので、出力が“１”になるアンド回路がどれであるかにより、選択制御信号ＳＥＬｄとして出力する選択制御信号ＳＥＬｏの状態を決定するようにすることができるからである。その他は、図４の例と同様に構成することができる。
【０１７４】
この例においても、前述の例と全く同様の作用効果が得られるものである。
【０１７５】
［変形例］
なお、上述の例では、ジッター量設定部２３および有効領域窓設定部２４は、上述のような複数のスイッチを用いた構成に限られるものではなく、上述したような設定入力情報を出力するものであれば、どのような形態の操作手段を用いてもよいことは言うまでもない。もちろん、設定されるジッター量が固定的でよい場合には、このジッター量設定部２３は省略でき、付加ジッター量決定部２２３において、設定ジッター量に応じた４−１６デコーダの出力信号のみをオア回路３２に入力するようにしてもよい。
【０１７６】
また、検査用デジタル信号発生部１は、従来からあるＩＥＣ６０９５８信号発生器を用い、時間歪付加部２を、それに対してアダプタ的に接続する構成であっても良い。
【０１７７】
また、この発明は、ＩＥＣ６０９５８規格のデジタルオーディオ信号伝送に限らず、種々のデジタル信号に対する時間歪の付加に適用可能であることは言うまでもない。
【０１７８】
【発明の効果】
以上説明したように、この発明によれば、デジタル信号に、定量的に、再現性良く、ジッターやスキュー歪を付加することができる装置および方法を実現することができる。
【図面の簡単な説明】
【図１】この発明による時間歪付加装置の実施形態を示す図である。
【図２】バイフェーズマーク符号の説明のための図である。
【図３】バイフェーズマーク符号の説明のための図である。
【図４】この発明による時間歪付加装置の実施形態におけるジッター付加を行なう部分の構成例を示す図である。
【図５】図４の例の動作説明のためのタイミングチャートである。
【図６】図４の一部の構成例を示す図である。
【図７】この発明による時間歪付加装置の実施形態の操作パネル面の一例を示す図である。
【図８】図７の一部の操作状態を説明するための図である。
【図９】図４の一部の構成例を示す図である。
【図１０】図９の構成例の動作説明に用いるタイミングチャートである。
【図１１】この発明による時間歪付加装置の実施形態におけるスキュー歪付加を行なう部分の構成例を示す図である。
【図１２】図１１の構成例の動作説明に用いるタイミングチャートである。
【図１３】この発明による時間歪付加装置の実施形態におけるジッター付加を行なう部分の他の構成例を示す図である。
【図１４】図１４の構成例の動作説明に用いるタイミングチャートである。
【図１５】この発明による時間歪付加装置の実施形態におけるジッター付加を行なう部分のさらに他の構成例を示す図である。
【符号の説明】
２１…ジッター付加信号生成部、２２…ジッター量選択制御信号発生部、２３…ジッター量設定部、２４…有効領域窓設定部、２５…スキュー歪付加信号生成部、２６…スキュー歪量選択制御信号発生部、２７…スキュー歪量設定部
【図１】
2004056361.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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