(57)【要約】【課題】ロジックＢＩＳＴテストを行なうことによるテストの高速化およびピン数削減の効果を期待しつつ、高検出率を得る。【解決手段】自動で得られる総テストパターン数がもっとも少ない自己テスト回路とスキャンパターンの両方をプログラマブルデバイス２００にロードしてスキャンテスト対応回路３００のテストを行なう。【選択図】　図５
2004069412.tif 000002
【特許請求の範囲】
【請求項１】
疑似ランダムパターンを生成するパターン生成器と、
スキャンテスト対象回路から出力されるスキャン出力パターンを圧縮するパターン圧縮器と、
前記疑似ランダムパターンを補うスキャン入力パターンと前記パターン圧縮器から出力される圧縮パターンの期待値を記憶する記憶回路と、
前記圧縮パターンと前記圧縮パターンの期待値を比較する不一致検出回路と、前記パターン生成器から出力される信号と前記記憶回路に記憶されている前記スキャン入力パターンのどちらかを選択してスキャンテスト対象回路に出力するセレクタと、
前記パターン生成器に動作許可を与え前記パターン生成器から出力される信号を出力するかもしくは前記記憶回路に記憶されている前記スキャン入力パターンを出力するかの制御を行なうモード切り替え回路と
を備えていることを特徴とする半導体集積回路装置の検査回路。
【請求項２】
疑似ランダムパターンを生成するパターン生成器と、
スキャンテスト対象回路から出力されるスキャン出力パターンを圧縮するパターン圧縮器と、
前記疑似ランダムパターンを補うスキャン入力パターンと前記パターン圧縮器から出力される圧縮パターンの期待値を記憶する記憶回路と、
前記圧縮パターンと前記圧縮パターンの期待値を比較する不一致検出回路と、記パターン生成器から出力される信号と前記記憶回路に記憶されている前記スキャン入力パターンのどちらかを選択してスキャンテスト対象回路に出力するセレクタと、
前記パターン生成器に動作許可を与え前記パターン生成器から出力される信号を出力するかもしくは前記記憶回路に記憶されている前記スキャン入力パターンを出力するかの制御を行なうモード切り替え回路と
を備えていることを特徴とする半導体集積回路装置の検査回路を生成する方法であって、
任意のパターン数のスキャンテスト対象回路データの故障を検出する疑似ランダムパターンと
前記疑似ランダムパターンで検出できなかった前記スキャンテスト対象回路の故障を検出するよう作成されたスキャンパターンとの組み合わせのうち、
前記疑似ランダムパターンと前記スキャンパターンのパターン数の和が最小のものを選択するステップと
選択した疑似ランダムパターンを生成するパターン生成器と
選択したスキャンパターンデータを出力する回路とを生成するステップとを備えた検査回路の生成方法。
【請求項３】
スキャンテスト対象回路データと評価する回数間隔とを入力する第一のステップと、
変数ｉに初期値を設定する第二のステップと、
前記回数間隔と前記変数ｉを掛けて疑似ランダムパターン数Ｎ（ｉ）を求める第三のステップと、
前記スキャンテスト対象回路の故障を検出する前記疑似ランダムパターン数Ｎ（ｉ）の疑似ランダムパターンを生成するパターン生成器を生成する第四のステップと、
前記疑似ランダムパターンで検出できなかった前記スキャンテスト対象回路の故障を検出するスキャンパターンを得る第五のステップと、
判定式Ｎ（ｉ）＋Ｓ（ｉ）＞Ｎ（ｉ−１）＋Ｓ（ｉ−１）を判定する第六のステップ（Ｓ（ｉ）は前記スキャンテスト対象回路の故障を検出するスキャンパターンのパターン数）と、
前記判定式が真の時に前記パターン生成器と前記スキャンパターンを出力する第七のステップと、
前記判定式が偽の時に変数ｉに１を加えて前記第三のステップに戻る第八のステップとを備えていることを特徴とする検査回路の生成方法。
【請求項４】
少なくとも１つのスキャンデータ入力ポートと少なくとも１つのスキャンデータ出力ポートと少なくとも１つの通常入力ポートと少なくとも１つの通常出力ポートとを含むスキャンテスト対応回路と、
回路構成が書き換え可能であるプログラマブルデバイスとを含む半導体集積回路において、
前記プログラマブルデバイスのアクセス信号か通常動作時の信号かを選択して前記半導体集積回路の外部と接続する第１のセレクタと、
前記通常出力信号か前記スキャンデータ出力ポートかを選択して前記スキャンテスト対応回路の出力信号とする第２のセレクタと、
前記第１のセレクタと前記第２のセレクタを制御するモード切り替え回路とを備えており、前記スキャンデータ入力ポートと前記通常入力ポートとが前記プログラマブルデバイスの同じ端子と接続し、前記第２のセレクタの出力信号が前記プログラマブルデバイスと接続している検査回路を備えたことを特徴とする半導体集積回路装置。
【請求項５】
少なくとも１つのスキャンデータ入力ポートと少なくとも１つのスキャンデータ出力ポートと少なくとも１つの通常入力ポートと少なくとも１つの通常出力ポートとを含むスキャンテスト対応回路と、
回路構成が書き換え可能であるプログラマブルデバイスと、
前記プログラマブルデバイスのアクセス信号か通常動作時の信号のどちらかを選択して前記半導体集積回路の外部と接続するセレクタと、前記セレクタを制御するモード切り替え回路とを含む半導体集積回路装置の検査方法において、
前記モード切り替え回路によって前記セレクタを制御して前記プログラマブルデバイスと前記半導体集積回路の外部とを接続するステップと、
前記プログラマブルデバイスに前記スキャンテスト対応回路の自己テストを行なう回路をロードするステップと、
ロードした前記自己テストを行なう回路に基づき前記スキャンテスト対応回路を自己テストするステップとを有することを特徴とする半導体集積回路装置の検査方法。
【請求項６】
アイソレーションテスト対応回路と、
回路構成が書き換え可能であるプログラマブルデバイスとを含む半導体集積回路において、
前記プログラマブルデバイスのアクセス信号か通常動作時の信号かを選択して前記半導体集積回路の外部と接続するセレクタと、
前記セレクタを制御するモード切り替え回路とを備えており、
前記アイソレーションテスト対応回路の入力信号と前記プログラマブルデバイスの入力信号とが前記半導体集積回路の外部と同一信号で接続し、前記アイソレーションテスト対応回路の出力信号が前記プログラマブルデバイスに入力している検査回路を備えたことを特徴とする半導体集積回路装置。
【請求項７】
アイソレーションテスト対応回路と、
回路構成が書き換え可能であるプログラマブルデバイスと、
前記プログラマブルデバイスのアクセス信号か通常動作時の信号かを選択して前記半導体集積回路の外部と接続するセレクタと、
前記セレクタを制御するモード切り替え回路とを含む半導体集積回路装置の検査方法において、
前記モード切り替え回路によって前記セレクタを制御して前記プログラマブルデバイスと前記半導体集積回路の外部と接続するステップと、
前記プログラマブルデバイスに前記アイソレーションテスト対応回路と不一致検出回路をロードするステップと、
前記アイソレーションテスト対応回路から出力される第１の信号と前記プログラマブルデバイスにロードした前記アイソレーションテスト対応回路から出力される第２の信号を前記不一致検出回路に入力して一致しているかどうかを判定するアイソレーションテスト実行ステップとを有することを特徴とする半導体集積回路装置の検査方法。
【請求項８】
アイソレーションテスト対応回路と、
回路構成が書き換え可能であるプログラマブルデバイスと、
前記プログラマブルデバイスのアクセス信号か通常動作時の信号かを選択して前記半導体集積回路の外部と接続するセレクタと、
前記セレクタを制御するモード切り替え回路とを含む半導体集積回路装置の検査方法において、
前記モード切り替え回路によって前記セレクタを制御して前記プログラマブルデバイスと前記半導体集積回路の外部と接続するステップと、
故障を設定した前記アイソレーションテスト対応回路と不一致検出回路を前記プログラマブルデバイスにロードするステップと、
故障を設定した前記アイソレーションテスト対応回路から出力される第１の信号と前記プログラマブルデバイスにロードした前記アイソレーションテスト対応回路から出力される第２の信号を前記不一致検出回路に入力して一致しているかどうかを判定するステップと、
前記アイソレーションテスト対応回路の故障が特定できたか判定するステップとを有することを特徴とする半導体集積回路装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置（以下、ＬＳＩと記述する。）の検査回路、および検査方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩに内蔵されているロジック回路のテスト方法として、ロジックＢＩＳＴによるテスト方法が用いられている。これは、疑似ランダムパターンを生成する回路を内蔵し、対象となるスキャンテスト対象回路にスキャンテスト入力パターンとして疑似ランダムパターンを入力する。また、パターン圧縮器を内蔵し、スキャンテスト対象回路から出力されるスキャンテスト出力パターンを圧縮してＬＳＩ外部に出力する。
【０００３】
しかしながら、対象となるスキャンテスト対象回路に入力するスキャンパターンが疑似ランダムパターンであるため、対象となるスキャンテスト対象回路の故障を検出できない個所が多く残り故障検出率が低くなる場合がある。このような故障検出率の低下を防ぐためにロジックＢＩＳＴでは検出できない故障を検出するスキャンパターンをＬＳＩ外部から入力することによって解決している。
【０００４】
図１１は従来のロジックＢＩＳＴによるテスト方法の摸式図であり、１０４はＬＳＩ、３０５はスキャンテスト対象回路、５０４はモード切り替え回路、６４０はセレクタ、２７００はロジックＢＩＳＴ回路、２８００はロジックＢＩＳＴ回路出力、２８０２はテスト入力信号、２８０１はスキャン入力信号、２９００はテスト出力信号である。
【０００５】
まず、モード切り替え回路５０４をロジックＢＩＳＴモードに設定し、セレクタ６４０によりロジックＢＩＳＴ回路出力２８００を選択することでテスト入力信号２８０２とロジックＢＩＳＴ回路出力２８００を接続する。次に、ロジックＢＩＳＴ回路２７００を動作させてスキャンテスト対象回路３０５のテストを行なう。次に、モード切り替え回路５０４をスキャンテストモードに設定し、セレクタ６４０によりスキャン入力信号２８０１を選択することでテスト入力信号２８０２とスキャン入力信号２８０１を接続する。次に、スキャンテスト対象回路３０５のスキャンテストを行なう。
【０００６】
また、ＬＳＩに内蔵されているロジック回路のテスト方法として、アイソレーションテスト方法が用いられている。これは、対象となるロジック回路の全ポートをＬＳＩの外部と接続し、対象となるロジック回路にテストパターンを入力し、出力される値を期待値と比較するテスト手法である。
【０００７】
しかしながら、対象となるロジック回路のポート数がＬＳＩのポート数より多い場合は、対象となるロジック回路の全ポートをＬＳＩの外部と接続できない。そこで、シフトレジスタを用いてテストパターンを時分割して対象となるロジック回路に入力もしくは対象となるロジック回路から出力することにより解決している。
【０００８】
図１２は従来のアイソレーションテスト方法の摸式図であり、１０５はＬＳＩ、３０６はアイソレーションテスト対応回路、３０００−３００３はシフトレジスタである。ＬＳＩ１０５の端子数は４、アイソレーションテスト対応回路３０６の端子数は６の場合を想定している。
【０００９】
このような場合、アイソレーションテスト対応回路３０６の端子をすべてＬＳＩ１０５の端子に接続することができないので、シフトレジスタ３０００−３００３を用いてテストパターンを時分割してアイソレーションテスト対応回路３０６に入力もしくは対象となるロジック回路から出力することによって解決している。そして、アイソレーションテスト対応回路３０６に故障が発生したときに故障箇所を特定するために、予想される故障をアイソレーションテスト対応回路３０６に設定したときの出力期待値を作成してテストを行なっている。また、アイソレーションテスト対応回路３０６がＬＳＩに複数存在するときは、テスト対象のアイソレーションテスト対応回路３０６の出力信号を選択してＬＳＩ外部に出力するセレクタを挿入する必要がある。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のロジックＢＩＳＴによるテスト方法では、ロジックＢＩＳＴ回路２７００はスキャンテスト対象回路３０５のテスト時のみに使用する回路のため、すなわち、ＬＳＩが本来行なうべき処理には不要な回路のため、ＬＳＩの面積を小さくし生産数を上げるには妨げになるという問題があった。
【００１１】
また、ＬＳＩ外部からテストパターンを入力するため、スキャンテスト対象回路３０５とＬＳＩ外部の間にテストパターンを入出力する経路（スキャン入力信号２８０１とテスト出力信号２９００）が複数必要となり、ロジックＢＩＳＴによるテストの利点である少ピンテストが行なえないという問題があった。
【００１２】
また、ＬＳＩ外部からスキャンパターンを入力するため、スキャンテスト対象回路３０５を高速に検査することができないという問題があった。
【００１３】
また、ロジックＢＩＳＴが生成する疑似ランダムパターン数とＬＳＩ外部から入力するスキャンパターン数は、パターン作成者が数度の試行で決めているため、パターン数が必ずしも最小ではないときがあり、テスト時間が増大するという問題があった。
【００１４】
あるいは上記従来のアイソレーションテスト方法では、アイソレーションテスト対応回路３０６がＬＳＩに複数存在するときに、テスト対象のアイソレーションテスト対応回路３０６の出力信号を選択してＬＳＩ外部に出力するセレクタやアイソレーションテスト対応回路３０６のテスト時しか使用しないシフトレジスタ３０００−３００３がそれぞれ必要なため、ＬＳＩの面積を小さくし生産数を上げる妨げになるという問題があった。
【００１５】
また、シフトレジスタ３０００−３００３を介してテストパターンを時分割して入力するために、アイソレーションテスト対応回路３０６の全ポートの可制御性、可観測性が低下するという問題があった。
【００１６】
また、出力される値を期待値と比較するため、期待値を作成しなければならないという問題があった。
【００１７】
また、アイソレーションテスト対応回路３０６に故障が発生したときに故障箇所を特定するためには、予想される故障をアイソレーションテスト対応回路３０６に設定したときの出力期待値を作成しなければならないという問題があった。
【００１８】
本発明は上記従来の問題点を解決するもので、ロジックＢＩＳＴによるテスト方法では、最小のテストパターン数で、ロジックＢＩＳＴテストを行なうことによるテストの高速化およびピン数削減の効果を実現しつつ、高検出率を得ることができ、またテスト時のみに使用する本来のＬＳＩの動作には不要な回路を持たないことを可能とすることを目的とする。
【００１９】
アイソレーションテスト方法では、アイソレーションテスト対応回路のポート数がＬＳＩのポート数より多い場合においてもロジック回路の全ポートの可制御性を保ち、期待値を作成する必要をなくし、テスト時のみに使用する本来のＬＳＩの動作には不要な回路を持たないことを可能とすることを目的とする。
【００２０】
また、アイソレーションテスト方法において、アイソレーションテスト対応回路に発生した故障を特定するときに想定される故障をアイソレーションテスト対応回路に設定したときの出力期待値を作成せずに故障箇所を特定することを目的とする。
【００２１】
【課題を解決するための手段】
この目的を達成するために、本発明の半導体集積回路装置の検査回路は、疑似ランダムパターンを生成するパターン生成器と、スキャンテスト対象回路から出力されるスキャン出力パターンを圧縮するパターン圧縮器と、前記疑似ランダムパターンを補うスキャン入力パターンと前記パターン圧縮器から出力される圧縮パターンの期待値を記憶する記憶回路と、前記圧縮パターンと前記圧縮パターンの期待値を比較する不一致検出回路と、前記パターン生成器から出力される信号と前記記憶回路に記憶されている前記スキャン入力パターンのどちらかを選択してスキャンテスト対象回路に出力するセレクタと、前記パターン生成器に動作許可を与え前記パターン生成器から出力される信号を出力するかもしくは前記記憶回路に記憶されている前記スキャン入力パターンを出力するかの制御を行なうモード切り替え回路とを備えていることを特徴としている。
【００２２】
本発明の検査回路の生成方法は、疑似ランダムパターンを生成するパターン生成器と、スキャンテスト対象回路から出力されるスキャン出力パターンを圧縮するパターン圧縮器と、前記疑似ランダムパターンを補うスキャン入力パターンと前記パターン圧縮器から出力される圧縮パターンの期待値を記憶する記憶回路と、前記圧縮パターンと前記圧縮パターンの期待値を比較する不一致検出回路と、前記パターン生成器から出力される信号と前記記憶回路に記憶されている前記スキャン入力パターンのどちらかを選択してスキャンテスト対象回路に出力するセレクタと、前記パターン生成器に動作許可を与え前記パターン生成器から出力される信号を出力するかもしくは前記記憶回路に記憶されている前記スキャン入力パターンを出力するかの制御を行なうモード切り替え回路とを備えていることを特徴とする半導体集積回路装置の検査回路を生成する方法であって、任意のパターン数のスキャンテスト対象回路データの故障を検出する疑似ランダムパターンと前記疑似ランダムパターンで検出できなかった前記スキャンテスト対象回路の故障を検出するよう作成されたスキャンパターンとの組み合わせのうち、前記疑似ランダムパターンと前記スキャンパターンのパターン数の和が最小のものを選択するステップと選択した疑似ランダムパターンを生成するパターン生成器と選択したスキャンパターンデータを出力する回路とを生成するステップとを備えた検査回路を生成することを特徴としている。
【００２３】
また、本発明の検査回路の生成方法は、スキャンテスト対象回路データと評価する回数間隔とを入力する第一のステップと、変数ｉに初期値を設定する第二のステップと、前記回数間隔と前記変数ｉを掛けて疑似ランダムパターン数Ｎ（ｉ）を求める第三のステップと、前記スキャンテスト対象回路の故障を検出する前記疑似ランダムパターン数Ｎ（ｉ）の疑似ランダムパターンを生成するパターン生成器を生成する第四のステップと、前記疑似ランダムパターンで検出できなかった前記スキャンテスト対象回路の故障を検出するスキャンパターンを得る第五のステップと、判定式Ｎ（ｉ）＋Ｓ（ｉ）＞Ｎ（ｉ−１）＋Ｓ（ｉ−１）を判定する第六のステップ（Ｓ（ｉ）は前記スキャンテスト対象回路の故障を検出するスキャンパターンのパターン数）と、前記判定式が真の時に前記パターン生成器と前記スキャンパターンを出力する第七のステップと、前記判定式が偽の時に変数ｉに１を加えて前記第三のステップに戻る第八のステップとを備えていることを特徴としている。
【００２４】
本発明の半導体集積回路装置の検査回路は、少なくとも１つのスキャンデータ入力ポートと少なくとも１つのスキャンデータ出力ポートと少なくとも１つの通常入力ポートと少なくとも１つの通常出力ポートとを含むスキャンテスト対応回路と、回路構成が書き換え可能であるプログラマブルデバイスとを含む半導体集積回路装置において、前記プログラマブルデバイスのアクセス信号か通常動作時の信号かを選択して前記半導体集積回路の外部と接続する第１のセレクタと、前記通常出力信号か前記スキャンデータ出力ポートかを選択して前記スキャンテスト対応回路の出力信号とする第２のセレクタと、前記第１のセレクタと前記第２のセレクタを制御するモード切り替え回路とを備えており、前記スキャンデータ入力ポートと前記通常入力ポートとが前記プログラマブルデバイスの同じ端子と接続し、前記第２のセレクタの出力信号が前記プログラマブルデバイスと接続している検査回路を備えたことを特徴としている。
【００２５】
本発明の半導体集積回路装置の検査方法は、少なくとも１つのスキャンデータ入力ポートと少なくとも１つのスキャンデータ出力ポートと少なくとも１つの通常入力ポートと少なくとも１つの通常出力ポートとを含むスキャンテスト対応回路と、回路構成が書き換え可能であるプログラマブルデバイスと、前記プログラマブルデバイスのアクセス信号か通常動作時の信号のどちらかを選択して前記半導体集積回路の外部と接続するセレクタと、前記セレクタを制御するモード切り替え回路とを含む半導体集積回路の検査方法において、前記モード切り替え回路によって前記セレクタを制御して前記プログラマブルデバイスと前記半導体集積回路の外部とを接続するステップと、前記プログラマブルデバイスに前記スキャンテスト対応回路の自己テストを行なう回路をロードするステップと、ロードした前記自己テストを行なう回路に基づき前記スキャンテスト対応回路を自己テストするステップとを有することを特徴としている。
【００２６】
前記半導体集積回路装置と前記検査方法と前記検査回路によって、前記検査回路をプログラマブルデバイスにロードして前記スキャンテスト対象回路のテストを行なうことにより、ＬＳＩ外部からテストパターンを入力する必要がなくなるためテストが高速に行なえピン数を削減でき、なおかつ前記疑似ランダムパターンを補う前記スキャン入力パターンによるテストが行なえるので高故障検出率を得ることができ、前記検査回路をプログラマブルデバイスにロードして前記検査回路を有することにより、通常動作で必要な回路を有することなく前記スキャンテスト対象回路の自己テストを実現でき、ＬＳＩテスタを使用しなくとも前記不一致回路の出力結果の判定のみで半導体集積回路装置が良品か不良品かを判定することができる。また、前記検査回路の前記生成方法によって、総テストパターン数が最小の自己テスト回路とスキャンパターンの両方を自動で得ることができるため、前記検査回路によるテスト時間を短縮できる。また、前記半導体集積回路装置によって前記プログラマブルデバイスと前記スキャンテスト対象回路間にスキャンテスト専用信号を設ける必要がないため、前記プログラマブルデバイスの入力、出力端子をスキャンテスト用の端子にする必要がなく、通常の使用ができる。
【００２７】
本発明の半導体集積回路装置の検査回路は、アイソレーションテスト対応回路と、回路構成が書き換え可能であるプログラマブルデバイスとを含む半導体集積回路装置において、前記プログラマブルデバイスのアクセス信号か通常動作時の信号かを選択して前記半導体集積回路の外部と接続するセレクタと、前記セレクタを制御するモード切り替え回路とを備えており、前記アイソレーションテスト対応回路の入力信号と前記プログラマブルデバイスの入力信号とが前記半導体集積回路の外部と同一信号で接続し、前記アイソレーションテスト対応回路の出力信号が前記プログラマブルデバイスに入力していることを特徴としている。
【００２８】
本発明の検査方法は、アイソレーションテスト対応回路と、回路構成が書き換え可能であるプログラマブルデバイスと、前記プログラマブルデバイスのアクセス信号か通常動作時の信号かを選択して前記半導体集積回路の外部と接続するセレクタと、前記セレクタを制御するモード切り替え回路とを含む半導体集積回路装置の検査方法において、前記モード切り替え回路によって前記セレクタを制御して前記プログラマブルデバイスと前記半導体集積回路の外部と接続するステップと、前記プログラマブルデバイスに前記アイソレーションテスト対応回路と不一致検出回路をロードするステップと、前記アイソレーションテスト対応回路から出力される第１の信号と前記プログラマブルデバイスにロードした前記アイソレーションテスト対応回路から出力される第２の信号を前記不一致検出回路に入力して一致しているかどうかを判定するアイソレーションテスト実行ステップとを有することを特徴としている。
【００２９】
上記半導体集積回路装置と上記検査方法によって、前記アイソレーションテスト対象回路と前記不一致検出回路を前記プログラマブルデバイスにロードしてアイソレーションテストを行なうことにより、前記アイソレーションテスト対象回路のポート数がＬＳＩのポート数より多い場合においても前記アイソレーションテスト対象回路の全ポートの可制御性を保ち、期待値を作成する必要をなくし、ＬＳＩテスタにコンパレータの必要をなくすることができる。
【００３０】
また、前記アイソレーションテスト対象回路と前記不一致検出回路を前記プログラマブルデバイスにロードして前記アイソレーションテスト対象回路と前記不一致検出回路を有することにより、通常動作で必要な回路を有することなくアイソレーションテスト回路のアイソレーションテストを実現できる。
【００３１】
それに加えて、ＬＳＩテスタにコンパレータの必要をなくすることができるため、廉価なテスタでアイソレーションテストを行なうことができる。
【００３２】
本発明の検査方法は、アイソレーションテスト対応回路と、回路構成が書き換え可能であるプログラマブルデバイスと、前記プログラマブルデバイスのアクセス信号か通常動作時の信号かを選択して前記半導体集積回路の外部と接続するセレクタと、前記セレクタを制御するモード切り替え回路とを含む半導体集積回路装置の検査方法において、前記モード切り替え回路によって前記セレクタを制御して前記プログラマブルデバイスと前記半導体集積回路の外部と接続するステップと、故障を設定した前記アイソレーションテスト対応回路と不一致検出回路を前記プログラマブルデバイスにロードするステップと、故障を設定した前記アイソレーションテスト対応回路から出力される第１の信号と前記プログラマブルデバイスにロードした前記アイソレーションテスト対応回路から出力される第２の信号を前記不一致検出回路に入力して一致しているかどうかを判定するステップと、前記アイソレーションテスト対応回路の故障が特定できたか判定するステップとを有することを特徴としている。
【００３３】
上記半導体集積回路装置と上記検査方法によって、故障を想定したアイソレーションテスト対象回路と不一致検出回路をプログラマブルデバイスにロードしてアイソレーションテストを行なうことにより、故障を想定したときの出力期待値を作成せずに故障箇所を特定することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００３５】
図１は本発明の第一の実施形態におけるＬＳＩの模式図であり、１００はＬＳＩ、２００はプログラマブルデバイス、３００はスキャンテスト対応回路、４００はモード切り替え回路、５１０はモード信号、６００はセレクタ、７００はプログラマブルデバイス２００からスキャンテスト対応回路３００へのアクセス信号線、７０３はセレクタと外部とのアクセス信号線、８００はスキャンテスト対応回路３００からプログラマブルデバイス２００へのアクセス信号線、９００はプログラマブルデバイス２００からセレクタへのアクセス信号である。
【００３６】
また、図２は本発明の第一の実施形態におけるスキャンテスト対応回路３００の摸式図であり、３１１はスキャンテスト対象回路、６５０はセレクタ、７０１はプログラマブルデバイス２００からスキャンテスト対象回路３１１への入力信号、７５０は通常入力ポート、７５１はスキャンデータ入力ポート、７５２は通常出力ポート、７５３はスキャンデータ出力ポートである。
【００３７】
また、図３は本発明の第一の実施形態におけるＬＳＩのテスト方法の流れを示すフローチャートであり、４００１はプログラマブルデバイスとＬＳＩ外部と接続するステップ、４００２はプログラマブルデバイスに自己テスト回路をロードするステップ、４００３は自己テストモードへの切り替えステップ、４００４は自己テスト回路によるスキャンテスト対応回路のテスト実行ステップ、４００５はプログラマブルデバイスに通常動作回路をロードするステップである。
【００３８】
以下、本発明の動作について説明する。
【００３９】
まず、プログラマブルデバイス２００とＬＳＩ外部と接続するステップ４００１において、モード切り替え回路４００によってセレクタ６００を用いて外部とのアクセス信号線７０３との接続をプログラマブルデバイス２００からセレクタへのアクセス信号９００に切り替える。
【００４０】
次に、プログラマブルデバイス２００に自己テスト回路をロードするステップ４００２において、外部端子へのアクセス信号を介してプログラマブルデバイス２００に自己テスト回路をロードする。
【００４１】
次に、自己テストモードへの切り替えステップ４００３において、自己テストモードを設定し、それによりスキャンテスト対応回路３００をスキャンテストモードに設定する。セレクタ６５０はモード信号５１０によりスキャンデータ出力ポート７５３を選択する。
【００４２】
次に、自己テスト回路によるスキャンテスト対応回路のテスト実行ステップ４００４において、自己テスト回路はテスト入力パターンを生成する。次にテスト入力パターンをスキャンテスト入力パターンとしてスキャンテスト対応回路３００に入力する。スキャンテスト対応回路３００から出力されるスキャンテスト出力パターンをスキャンテスト対応回路からプログラマブルデバイスへのアクセス信号線８００を通して自己テスト回路に入力して圧縮して期待値比較を行ない比較結果をＬＳＩ外部に出力する。
【００４３】
次に、プログラマブルデバイス２００に通常動作回路をロードするステップ４００５において、外部端子への接続信号を介して通常動作回路の構成データをプログラマブルデバイスに転送し、通常動作回路をプログラマブルデバイスに構成する。
【００４４】
図４は本発明の第一の実施形態におけるＬＳＩを検査するためのプログラムデバイス２００にロードされる自己テスト回路の模式図である。６３０はセレクタ、１２００はプログラムデバイス２００にロードされる自己テスト回路、１３００はパターン生成器、１４００はモード切り替え回路、１５００は記憶回路、１６００はパターン圧縮器、１７００、１８００、１９００はテスト入力信号、２０００はテスト出力信号、２６１０は不一致検出回路である。パターン生成器１３００はスキャンテスト対応回路３００の故障を検出する疑似ランダムパターンを生成する。記憶回路１５００には、パターン生成器１３００で検出できないスキャンテスト対応回路３００の故障を検出するスキャンパターンと、パターン圧縮器１６００によって圧縮されたテスト出力信号２０００の期待値が記憶されている。パターン圧縮器１６００は、スキャンテスト対応回路３００から出力されたテスト出力信号２０００を圧縮する。不一致検出回路２６１０はパターン圧縮器１６００によって圧縮されたテスト出力信号２０００とテスト出力信号２０００に対応した期待値を比較して自己テスト回路１２００から比較結果を出力する。
【００４５】
自己テスト回路１２００の動作を説明する。
【００４６】
まず、モード切り替え回路１４００により、パターン生成器１３００を動作させて疑似ランダムパターンを生成させるとともに、セレクタ６３０はパターン生成器１３００のテスト入力信号１７００を選択して自己テスト回路１２００から疑似ランダムパターンをスキャンテスト対応回路３００に出力する。パターン生成器１３００による疑似ランダムパターン生成が終了すると、モード切り替え回路１４００により、記憶回路１５００から出力されるテスト入力信号１８００を選択して記憶回路１５００に記憶されているスキャンパターンを自己テスト回路１２００からスキャンテスト対応回路３００に出力する。スキャンテスト対応回路３００から出力されたテスト出力信号２０００はパターン圧縮器１６００によって圧縮される。圧縮されたテスト出力信号２０００と記憶回路１５００に記憶されている圧縮された期待値を不一致検出回路２６１０で比較して自己テスト回路１２００から比較結果を出力する。
【００４７】
ＬＳＩ１００内のプログラマブルデバイス２００に自己テスト回路１２００をロードしてスキャンテスト対応回路３００のテストを行なうことにより、スキャンテスト対応回路３００のテスト中にＬＳＩ外部からテストパターンを入力する必要がなくなるためテストが高速に行なえピン数を削減でき、また、前記疑似ランダムパターンの故障検出を補う前記スキャン入力パターンによるテストが行なえるので高故障検出率を得ることができる。また、自己テスト回路１２００をプログラマブルデバイス２００にロードして自己テスト回路１２００を有することにより、テスト動作でのみ必要な回路を有することなくスキャンテスト対応回路３００の自己テストを実現できる。
【００４８】
また、自己テスト回路１２００から出力されるのは比較結果だけであるので、ＬＳＩテスタを使用しなくともスキャンテスト対応回路３００の自己テストを実現できる。
【００４９】
また、前記ＬＳＩによってプログラマブルデバイス２００とスキャンテスト対応回路３００間にスキャンテスト専用信号を設ける必要がないため、プログラマブルデバイス２００の入力、出力端子をスキャンテスト用の端子にする必要がなく、通常動作時の端子として使用ができる。
【００５０】
図５は本発明の第一の実施形態におけるＬＳＩの検査回路の生成方法である。５００１はスキャンテスト対象回路データと評価する回数間隔ａを入力するステップ、５００２は変数ｉに初期値１を設定するステップ、５００３は前記回数間隔ａと前記変数ｉを掛けた数値をＮ（ｉ）に代入するステップ、５００４は前記スキャンテスト対象回路３０５の故障を検出する疑似ランダムパターンを前記Ｎ（ｉ）パターン数生成するパターン生成器を生成するステップ、５００５は前記疑似ランダムパターンで検出できなかった前記スキャンテスト対象回路の故障を検出するスキャンパターン（前記スキャンパターンのパターン数Ｓ（ｉ））を生成するステップ、５００６はＮ（ｉ）＋Ｓ（ｉ）＞Ｎ（ｉ−１）＋Ｓ（ｉ−１）を判定するステップ、５００７はステップ５００６が偽の時にｉにｉ＋１を代入しステップ５００３に戻るステップ、５００８はステップ５００６が真の時にパターン生成器とスキャンパターンを出力するステップである。
【００５１】
以下、検査回路の生成方法について説明する。
【００５２】
まず、ステップ５００１において、スキャンテスト対象回路データと評価する回数間隔ａを入力する。
【００５３】
次に、ステップ５００２において、変数ｉに初期値１を設定する。
【００５４】
次に、ステップ５００３において、前記回数間隔ａと前記変数ｉを掛けた数値をＮ（ｉ）に代入する。
【００５５】
次に、ステップ５００４において、前記スキャンテスト対象回路の故障を検出する疑似ランダムパターンを前記Ｎ（ｉ）パターン数生成するパターン生成器を生成する。パターン生成器の生成はパターン数と検査対象回路を入力することによりロジックＢＩＳＴ回路を生成するＥＤＡツールを用いてできる。
【００５６】
次に、ステップ５００５において、前記疑似ランダムパターンで検出できなかった前記スキャンテスト対象回路の故障を検出するスキャンパターン（前記スキャンパターンのパターン数Ｓ（ｉ））を生成する。スキャンパターンの生成は検査対象回路と故障検出対象個所を入力することによりテストパターンを生成するＥＤＡツールを用いてできる。
【００５７】
次に、ステップ５００６において、Ｎ（ｉ）＋Ｓ（ｉ）＞Ｎ（ｉ−１）＋Ｓ（ｉ−１）を判定する。
【００５８】
この条件は、ＢＩＳＴパターン数Ｎ（ｉ）とスキャンパターン数Ｓ（ｉ）の和が最小になっているかどうかを判定する条件である。
【００５９】
次に、ステップ５００７において、ステップ５００６の判定式が偽の時（変数ｉ回目に得られたＢＩＳＴパターン数Ｎ（ｉ）とスキャンパターン数Ｓ（ｉ）の和が、変数ｉ−１回目に得られたＢＩＳＴパターン数Ｎ（ｉ−１）とスキャンパターン数Ｓ（ｉ−１）の和より小さい時）にｉ＋１を代入してステップ５００３に戻る。
【００６０】
次に、ステップ５００８において、ステップ５００６の判定式が真の時（ＢＩＳＴパターン数Ｎ（ｉ−１）とスキャンパターン数Ｓ（ｉ−１）の和が最小になっている時）にＢＩＳＴパターン生成回路とスキャンパターンを出力する。
【００６１】
ステップ５００８で出力された疑似ランダムパターンを生成するパターン生成器と、前記疑似ランダムパターンを補うスキャン入力パターンと前記パターン圧縮器から出力される圧縮パターンの期待値を記憶する記憶回路と、前記圧縮パターンと前記圧縮パターンの期待値を比較する不一致検出回路と、前記パターン生成器から出力される信号と前記記憶回路に記憶されている前記スキャン入力パターンのどちらかを選択してスキャンテスト対象回路に出力するセレクタと、前記パターン生成器に動作許可を与え前記パターン生成器から出力される信号を出力するかもしくは前記記憶回路に記憶されている前記スキャン入力パターンを出力するかの制御を行なうモード切り替え回路とからなる回路の回路情報をＥＤＡツールから得ることにより検査回路を生成する。
【００６２】
前記検査回路の前記生成方法によって、総テストパターン数がもっとも少ない自己テスト回路によって生成される疑似ランダムパターンと疑似ランダムパターンを補うスキャンパターンの両方を自動で得ることができるため、前記検査回路によるテスト時間を短縮することができる。
【００６３】
なお、ステップ５００８において、ＢＩＳＴパターン数Ｎ（ｉ）とスキャンパターン数Ｓ（ｉ）はほぼ最小なので、ＢＩＳＴパターン数Ｎ（ｉ）とスキャンパターン数Ｓ（ｉ）のＢＩＳＴパターン生成回路とスキャンパターンを出力してもよい。
【００６４】
図６は本発明の第二の実施形態におけるＬＳＩの検査回路の模式図であり、１０２はＬＳＩ、２０２はプログラマブルデバイス、３０２はアイソレーションテスト対応回路、２１００はアイソレーション入力信号、２３００はアイソレーション出力信号である。
【００６５】
また、図７はプログラマブルデバイス２０２にロードされるアイソレーションテスト回路の摸式図であり、２０３はプログラマブルデバイス２０２にロードされるアイソレーションテスト回路、３０３はアイソレーションテスト対応回路、２１０１はアイソレーション入力信号、２３０１、２４００はアイソレーション出力信号、２６００は不一致検出回路である。
【００６６】
また、図８は本発明の第二の実施形態におけるＬＳＩのアイソレーションテストによる検査方法であり、６００１はプログラマブルデバイスとＬＳＩ外部と接続するステップ、６００２はプログラマブルデバイスにアイソレーションテスト対応回路と不一致検出回路をロードするステップ、６００３はアイソレーションテストモードへの切り替えステップ、６００４はアイソレーションテスト実行ステップ、６００５はプログラマブルデバイスに通常動作回路をロードするステップである。
【００６７】
まず、プログラマブルデバイスとＬＳＩ外部と接続するステップ６００１において、モード切り替え回路５０２を用いてセレクタ６０２を切り替えて、プログラマブルデバイス２０２とＬＳＩ外部と接続する。
【００６８】
次に、プログラマブルデバイスにアイソレーションテスト対応回路と不一致検出回路をロードするステップ６００２において、プログラマブルデバイス２０２にアイソレーションテスト対応回路３０３と不一致検出回路２６００をロードする。アイソレーションテスト対応回路３０３のアイソレーション入力信号２１０１はアイソレーション入力信号２１００と接続する。また、アイソレーション出力信号２３０１はアイソレーション出力信号２３００と接続する。不一致検出回路２６００は、アイソレーション出力信号２３０１とアイソレーション出力信号２４００の信号の不一致が発生した時に、その情報をＬＳＩ外部に出力する。
【００６９】
次に、アイソレーションテストモードへの切り替えステップ６００３において、モード切り替え回路５０２を用いてアイソレーションテスト対応回路３０３とプログラマブルデバイス２０２をアイソレーションテストモードに設定する。
【００７０】
次に、アイソレーションテスト実行ステップ６００４において、アイソレーションテスト対応回路３０３のアイソレーションテストを行なう。アイソレーションテスト対応回路３０３とプログラマブルデバイス２０２内のアイソレーションテスト対応回路３０３にアイソレーション入力信号２１００を入力する。アイソレーションテスト対応回路３０３のアイソレーション出力信号２３００とアイソレーションテスト対応回路３０３のアイソレーション出力信号２４００の一致判定を不一致検出回路２６００で行ない、不一致が発生した時はその情報をＬＳＩ外部に出力する。
【００７１】
次に、プログラマブルデバイスに通常動作回路をロードするステップ６００５において、プログラマブルデバイスに通常動作回路をロードする。
【００７２】
ＬＳＩ１０２とアイソレーションテスト回路２０３と上記検査方法によって、アイソレーションテスト対応回路３０３と不一致検出回路２６００をプログラマブルデバイス２０２にロードしてアイソレーションテストを行なうことにより、アイソレーションテスト対応回路のポート数がＬＳＩのポート数より多い場合においてもアイソレーションテスト対応回路３０３の全ポートの可制御性を保ち、期待値を作成する必要をなくし、ＬＳＩテスタにコンパレータの必要をなくすることができる。また、アイソレーションテスト対応回路３０３と不一致検出回路２６００をプログラマブルデバイス２０２にロードしてアイソレーションテスト対応回路３０３と不一致検出回路２６００を有することにより、通常動作で必要な回路を有することなくアイソレーションテスト回路２０３のアイソレーションテストを実現できる。
【００７３】
図９はＬＳＩの端子数が４、アイソレーションテスト対応回路の入力端子数が３、出力端子数が３の場合のアイソレーションテスト回路の摸式図であり、１０３はＬＳＩ、２０３はプログラマブルデバイス、３０４はアイソレーションテスト対応回路、５０３はモード切り替え回路、２１０２はアイソレーション入力信号、２３０２はアイソレーション出力信号である。アイソレーションテスト対応回路の入力端子には、ＬＳＩの端子をそれぞれ直接接続することによって、シフトレジスタ３０００−３００３は必要としない。
【００７４】
ここで、不一致が発生した場合の故障箇所を特定する検査方法について述べる。
【００７５】
図１０は図９におけるＬＳＩの故障箇所を特定する検査方法であり、７００１はプログラマブルデバイスとＬＳＩ外部と接続するステップ、７００２は故障を設定したアイソレーションテスト対応回路と不一致検出回路をプログラマブルデバイスにロードするステップ、７００３はアイソレーションテストモードへの切り替えステップ、７００４はアイソレーションテスト実行ステップ、７００５は故障が特定できたか判定するステップである。
【００７６】
まず、プログラマブルデバイスとＬＳＩ外部と接続するステップ７００１において、モード切り替え回路５０３を用いてセレクタ６０２を切り替えて、プログラマブルデバイス２０３とＬＳＩ外部と接続する。
【００７７】
次に、故障を設定したアイソレーションテスト対応回路と不一致検出回路をプログラマブルデバイスにロードするステップ７００２において、アイソレーションテスト対応回路３０４の代わりに故障を設定したアイソレーションテスト対応回路と不一致検出回路２６００をプログラマブルデバイス２０３にロードする。故障を設定したアイソレーションテスト対応回路のアイソレーション入力信号２１０２はアイソレーション入力信号２１０１と接続する。また、アイソレーション出力信号２３０２はアイソレーション出力信号２３０１と接続する。不一致検出回路２６００は、アイソレーション出力信号２３０１とアイソレーション出力信号２４００の信号の不一致が発生した時に、その情報をＬＳＩ外部に出力する。
【００７８】
次に、アイソレーションテストモードへの切り替えステップ７００３において、モード切り替え回路５０３を用いてアイソレーションテスト対応回路３０４とプログラマブルデバイス２０３をアイソレーションテストモードに設定する。
【００７９】
次に、アイソレーションテスト実行ステップ７００４において、アイソレーションテスト対応回路３０４のアイソレーションテストを行なう。アイソレーションテスト対応回路３０４とプログラマブルデバイス２０３内のアイソレーションテスト対応回路３０３にアイソレーション入力信号２１０２を入力する。アイソレーションテスト対応回路３０４のアイソレーション出力信号２３００とアイソレーションテスト対応回路３０３のアイソレーション出力信号２４００の一致判定を不一致検出回路２６００で行ない、不一致が発生した時はその情報をＬＳＩ外部に出力する。
【００８０】
次に、故障が特定できたか判定するステップ７００５において、故障が特定できたか判定する。不一致が発生しなかった時は、故障を設定したアイソレーションテスト対応回路の設定故障がアイソレーションテスト対応回路３０２で発生した故障である。
【００８１】
ＬＳＩ１０２と上記検査方法によって、故障を想定したアイソレーションテスト対応回路と不一致検出回路２６００をプログラマブルデバイス２０２にロードしてアイソレーションテストを行なうことにより、故障を想定したときの出力期待値を作成せずに故障箇所を特定することができる。
【００８２】
【発明の効果】
以上のように、本発明は、自動で得られる総テストパターン数がもっとも少ない疑似ランダムパターンを生成する自己テスト回路とスキャンパターンの両方をプログラマブルデバイスにロードしてスキャンテスト対象回路のテストを行なうことにより、テストが高速に行なえピン数を削減でき、なおかつ高検出率を得ることができる。また、自己テスト回路とスキャンパターンの両方をプログラマブルデバイスにロードして自己テスト回路とスキャンパターンの両方を有することにより、テスト動作でのみ必要な回路を有することなくスキャンテスト対象回路のテストを行なうことにより、テスト動作でのみ必要な回路を有することなくスキャンテスト対象回路の自己テストを実現できる。また、プログラマブルデバイスとスキャンテスト対象回路間にスキャンテスト専用信号を設ける必要がないため、プログラマブルデバイスの入力、出力端子をスキャンテスト用の端子にする必要がなく、通常の使用ができる。また、ＬＳＩテスタを使用しなくとも不一致回路の出力結果の判定のみでスキャンテスト対象回路が良品か不良品かを判定することができる。
【００８３】
また、本発明はアイソレーションテスト対象回路と不一致検出回路をプログラマブルデバイスにロードしてアイソレーションテストを行なうことにより、アイソレーションテスト対応回路のポート数がＬＳＩのポート数より多い場合においてもロジック回路の全ポートの可制御性を保ち、期待値を作成する必要をなくすることができ、それに加えてＬＳＩテスタにコンパレータの必要をなくすることができるため、廉価なテスタでアイソレーションテストを行なうことができる。また、アイソレーションテスト対応回路と不一致検出回路をプログラマブルデバイスにロードしてアイソレーションテスト対応回路と不一致検出回路を有することにより、通常動作で必要な回路を有することなくアイソレーションテスト回路のアイソレーションテストを実現できる。また、本発明は故障を想定したアイソレーションテスト対応回路と不一致検出回路をプログラマブルデバイスにロードしてアイソレーションテストを行なうことにより、故障を想定したときの出力期待値を作成せずに故障箇所を特定することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態におけるＬＳＩの模式図
【図２】本発明の第一の実施形態におけるスキャンテスト対応回路の摸式図
【図３】本発明の第一の実施形態におけるＬＳＩのテスト方法の流れを示すフローチャート
【図４】本発明の第一の実施形態におけるＬＳＩの検査回路の模式図
【図５】本発明の第一の実施形態におけるＬＳＩの検査回路の生成方法を示す図
【図６】本発明の第二の実施形態におけるＬＳＩの検査回路の模式図
【図７】本発明の第二の実施形態におけるＬＳＩのアイソレーションテスト回路の摸式図
【図８】本発明の第二の実施形態におけるＬＳＩのアイソレーションテストによる検査方法を示す図
【図９】アイソレーションテスト回路の摸式図
【図１０】本発明の第二の実施形態におけるＬＳＩの故障箇所を特定する検査方法を示す図
【図１１】従来のロジックＢＩＳＴによるテスト方法の摸式図
【図１２】従来のアイソレーションテスト方法の摸式図
【符号の説明】
１００、１０２、１０３、１０４、１０５　ＬＳＩ
２００、２０２　プログラマブルデバイス
２０３　アイソレーションテスト回路
３００　スキャンテスト対応回路
３０５、３１１　スキャンテスト対象回路
３０２、３０３、３０４、３０６　アイソレーションテスト対応回路
４００、５０３、５０４　、１４００　モード切り替え回路
５１０　モード信号
６００、６３０、６４０、６５０　セレクタ
７００　プログラマブルデバイスからスキャンテスト対応回路へのアクセス信号７５０　通常入力ポート
７５１　スキャンデータ入力ポート
７５２　通常出力ポート
７５３　スキャンデータ出力ポート
８００　スキャンテスト対応回路からプログラマブルデバイスへのアクセス信号９００　プログラマブルデバイスから外部端子へのアクセス信号
１２００　自己テスト回路
１３００　パターン生成器
１５００　記憶回路
１６００　パターン圧縮器
１７００、１８００、１９００、２８０２　テスト入力信号
２０００、２９００　テスト出力信号
２１００、２１０１、２１０２　アイソレーション入力信号
２３００、２３０１、２３０２、２４００　アイソレーション出力信号
２６００、２６１０　不一致検出回路
２７００　ロジックＢＩＳＴ回路
２８００　ロジックＢＩＳＴ回路出力
２８０１　スキャン入力信号
３０００−３００３　シフトレジスタ
【図１】
2004069412.tif 000003
【図２】
2004069412.tif 000004
【図３】
2004069412.tif 000005
【図４】
2004069412.tif 000006
【図５】
2004069412.tif 000007
【図６】
2004069412.tif 000008
【図７】
2004069412.tif 000009
【図８】
2004069412.tif 000010
【図９】
2004069412.tif 000011
【図１０】
2004069412.tif 000012
【図１１】
2004069412.tif 000013
【図１２】
2004069412.tif 000014