(57)【要約】【課題】独立して電気的に消去および書き込みをおこなうことができる複数の記憶領域を有する不揮発性メモリを内蔵したマイクロコンピュータにおいて、そのメモリの割り込みベクタを格納した記憶領域を書き換えている最中に、割り込み処理をおこなうこと。【解決手段】デュアル・オペレーション・フラッシュメモリ２のバンクＢに割り込みベクタ２１を格納するとともに、バンクＡに、割り込みベクタ２１に対応する代替え割り込みベクタ２４を格納する。バンクＢの書き換え処理中に、ＣＰＵ１から割り込みベクタ２１にアクセスがあると、割り込みベクタアドレス変換回路４が、代替え割り込みベクタ２４のアドレスに変換してメモリ２へアクセスすることにより、割り込みベクタ・データを取得し、割り込み処理を開始する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
独立して電気的に消去および書き込みをおこなうことができる２以上の記憶領域を有し、かつ第１の記憶領域に、割り込み要求に対して実行される複数の割り込みプログラムのそれぞれの格納場所を示す複数の割り込みベクタを格納しているとともに、第２の記憶領域に、前記割り込みベクタのそれぞれに対応する複数の代替え割り込みベクタを格納した不揮発性メモリと、
前記不揮発性メモリをアクセス可能な中央処理装置と、
前記第１の記憶領域がアクセス不能状態であることを示すフラグと、
前記フラグの状態に基づいて、前記中央処理装置からアクセスされた割り込みベクタの格納場所を示すアドレスを、対応する代替え割り込みベクタの格納場所を示すアドレスに変換する割り込みベクタアドレス変換回路と、
を具備することを特徴とするマイクロコンピュータ。
【請求項２】
前記割り込みベクタアドレス変換回路は、前記代替え割り込みベクタのそれぞれの格納場所を示すアドレスが設定された複数のレジスタを有し、複数の前記レジスタのうち、前記中央処理装置からアクセスされた割り込みベクタアドレスに対応するレジスタに設定されたアドレスを出力することを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項３】
前記割り込みベクタアドレス変換回路は、前記割り込みベクタの格納場所を示すアドレスに対する前記代替え割り込みベクタの格納場所を示すアドレスのオフセット量が設定されたレジスタを有し、前記中央処理装置からアクセスされた割り込みベクタアドレスに、前記レジスタに設定されたオフセット量を加算して出力することを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項４】
独立して電気的に消去および書き込みをおこなうことができる２以上の記憶領域を有し、かつ第１の記憶領域に、割り込み要求に対して実行される割り込みプログラムの格納場所を示す割り込みベクタを格納しているとともに、第２の記憶領域に、前記割り込みベクタに対応する代替え割り込みベクタを格納した不揮発性メモリと、
前記不揮発性メモリをアクセス可能な中央処理装置と、
前記第１の記憶領域がアクセス不能状態であることを示すフラグと、
前記フラグの状態に基づいて、前記第１の記憶領域内の、前記中央処理装置からアクセスされた割り込みベクタを含む領域と、前記第２の記憶領域内の、対応する代替え割り込みベクタを含む領域とが入れ替わるように、アドレス変換をおこなう割り込みベクタアドレス変換回路と、
を具備することを特徴とするマイクロコンピュータ。
【請求項５】
前記割り込みベクタアドレス変換回路は、複数の割り込みベクタのそれぞれを含む複数の領域に対して、個々にアドレス変換をおこなうことを特徴とする請求項４に記載のマイクロコンピュータ。
【請求項６】
前記割り込みベクタアドレス変換回路は、所定の変換動作をおこなうハードウエアで構成されていることを特徴とする請求項１〜５のいずれか一つに記載のマイクロコンピュータ。
【請求項７】
前記割り込みベクタアドレス変換回路は、ソフトウエアによる設定にしたがって所定の変換動作をおこなうことを特徴とする請求項１〜５のいずれか一つに記載のマイクロコンピュータ。
【請求項８】
前記不揮発性メモリ、前記中央処理装置、前記フラグおよび前記割り込みベクタアドレス変換回路は、同一半導体チップ上に設けられていることを特徴とする請求項１〜７のいずれか一つに記載のマイクロコンピュータ。
【請求項９】
前記第１の記憶領域に割り込みプログラムが格納されており、前記割り込みベクタは当該割り込みプログラムの先頭アドレスを格納し、また前記第２の記憶領域に、前記割り込みプログラムに代わって実行される代替え割り込みプログラムが格納されており、前記代替え割り込みベクタは当該代替え割り込みプログラムの先頭アドレスを格納していることを特徴とする請求項１〜８のいずれか一つに記載のマイクロコンピュータ。
【請求項１０】
前記第２の記憶領域に割り込みプログラムが格納されており、前記割り込みベクタおよび前記代替え割り込みベクタは当該割り込みプログラムの先頭アドレスを格納していることを特徴とする請求項１〜８のいずれか一つに記載のマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、独立して電気的に消去および書き込みをおこなうことができる複数の記憶領域を有する不揮発性メモリを内蔵したマイクロコンピュータに関し、特に不揮発性メモリに格納されたメイン・プログラムの書き換え中に割り込み処理を実行する１チップ・マイクロコンピュータに関する。
【０００２】
フラッシュメモリは、書き換え可能な不揮発性メモリの一種であり、これを内蔵したマイクロコンピュータが普及してきている。このマイクロコンピュータを実装した装置では、その実装した状態のまま、マイクロコンピュータのプログラムを書き換えることができるので、装置の出荷直前に、メーカがマイクロコンピュータに仕向け先ごとのプログラムを書き込んだり、あるいはメーカの出荷後に、ユーザがマイクロコンピュータのプログラムやデータを容易にアップデートすることができる。
【０００３】
【従来の技術】
一般に、マイクロコンピュータの内蔵フラッシュメモリに、メイン・プログラムとともに割り込みベクタが格納されていると、そのメイン・プログラムの書き換え処理中は、割り込みベクタの読み出しができないため、割り込み処理を実行することができない。その代わりとして、書き換え処理のブート・プログラムでは、ソフトウエア・ポーリングが用いられている。
【０００４】
この場合、ハードウエアの状態を示すフラグをループ処理などにより常時読み出す必要があるため、その他の処理をおこなうための時間が短くなり、ソフトウエア開発の難易度が高くなるだけでなく、処理の自由度が著しく制約されるという不都合がある。また、例外事象の割り込みが発生した場合の対処ができないという欠点がある。
【０００５】
そこで、書き換え処理中は、プログラムカウンタにセットされる割り込みベクタの値を直接変更することにより、書き換えの対象になっていない不揮発性メモリまたは領域をアクセスして、割り込み処理をおこなうようにしたマイクロコンピュータが公知である（特許文献１、特許文献２参照）。このマイクロコンピュータでは、書き換え処理中でも、割り込みベクタの格納アドレスは変更されない。
【０００６】
また、メイン・プログラムを格納する不揮発性メモリとは別体のメモリを設け、この別体のメモリに代替えの割り込みベクタを格納し、書き換え処理中にこの代替えの割り込みベクタを使用するようにしたデータ処理装置が公知である（特許文献３参照）。このデータ処理装置では、不揮発性メモリの書き換えプログラムは、不揮発性メモリ以外のメモリに格納される。
【０００７】
これら特許文献１〜３に開示された構成によれば、割り込みの受け付けが可能となる。したがって、ハードウエアの状態が変化したときに初めてこれに対処すればよいので、ソフトウエアの機能を大幅に改善することができる。また、例外的割り込みにも対処することができるので、誤動作を防ぐことができる。
【０００８】
しかし、特許文献１または特許文献２に開示された構成では、割り込み処理開始アドレスが固定されているため、プログラム容量等に応じて適宜変更することができない。また、特許文献３に開示された構成では、別体のメモリが必要であるため、装置が複雑化し、コスト増を招くという欠点がある。
【０００９】
ところで、独立して電気的に消去および書き込みをおこなうことができる二つ記憶領域を有するフラッシュメモリ（以下、デュアル・オペレーション・フラッシュメモリとする）、およびこれを内蔵したマイクロプロセッサ装置が公知である（特許文献４参照）。通常、内蔵された中央処理装置により、デュアル・オペレーション・フラッシュメモリに格納されているメイン・プログラムを書き換える場合には、このフラッシュメモリの、メイン・プログラムを記憶していない側の記憶領域（以下、このフラッシュメモリの記憶領域をバンクと呼ぶ）に格納された書き換えプログラムが実行される。
【００１０】
【特許文献１】
特開平９−９７１７６号公報
【特許文献２】
特開平９−２８２１８１号公報
【特許文献３】
特開平８−２７８８９５号公報
【特許文献４】
特開平６−１８０９９９号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、特許文献４に開示された構成のようにデュアル・オペレーション・フラッシュメモリを内蔵していても、書き換え処理中は、メイン・プログラムと同じバンクに格納されている割り込みベクタを読み出すことができない。そのため、割り込み処理をおこなうことができないという問題点がある。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、独立して電気的に消去および書き込みをおこなうことができる複数の記憶領域を有する不揮発性メモリを内蔵し、そのメモリの割り込みベクタを格納した記憶領域を書き換えている最中に、割り込み処理をおこなうことが可能なマイクロコンピュータを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかるマイクロコンピュータは、独立して電気的に消去および書き込みをおこなうことができる２以上の記憶領域（バンク）に分割された不揮発性メモリ（デュアル・オペレーション・フラッシュメモリ）を内蔵し、その第１の記憶領域（バンクＢ）に割り込みベクタを格納するとともに、第２の記憶領域（バンクＡ）に、前記割り込みベクタに対応する代替え割り込みベクタを格納する。そして、書き換え処理、消去処理または書き込み処理の実行により、第１の記憶領域（バンクＢ）にアクセスできない状態のときに、中央処理装置から割り込みベクタにアクセスがあると、割り込みベクタアドレス変換回路が割り込みベクタのアドレスを代替え割り込みベクタのアドレスに変換してメモリへアクセスする。
【００１４】
この発明によれば、割り込みベクタを格納した領域にアクセスできない状態でも、割り込みベクタアドレス変換回路のアドレス変換により、アクセス可能な領域に格納された代替え割り込みベクタから割り込みベクタ・データが読み出される。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかるマイクロコンピュータの要部の一例を示すブロック図である。図１に示すように、マイクロコンピュータは、中央処理装置（以下、ＣＰＵとする）１、不揮発性メモリ２、書き換えフラグ３および割り込みベクタアドレス変換回路４を備えている。これらは、同一半導体チップ上に形成されている。
【００１６】
ＣＰＵ１は、割込み要求を受け付けると、対応する割り込みベクタアドレスを発生する。不揮発性メモリ２は、デュアル・オペレーション・フラッシュメモリにより構成されている。このデュアル・オペレーション・フラッシュメモリは、特に限定しないが、たとえば第１の記憶領域であるバンクＢと第２の記憶領域であるバンクＡに分割されている。バンクＢおよびバンクＡは、独立して電気的に消去および書き込みをおこなうことができる構成となっている。
【００１７】
たとえば、バンクＢには、割り込みベクタ２１、割り込みプログラム２２およびメイン・プログラム２３が格納されている。一方、バンクＡには、割り込みベクタ２１に対応する代替え割り込みベクタ２４、書き換えプログラム２５、および割り込みプログラム２２に対応する代替え割り込みプログラム２６が格納されている。
【００１８】
書き換えフラグ３は、たとえばバンクＢの一部または全部に対して書き換え処理、消去処理または書き込み処理が実行されているためにバンクＢにアクセスできない状態であることを示すフラグである。書き換えフラグ３は、書き換え処理、消去処理または書き込み処理の開始時に、ＣＰＵ１により設定される。
【００１９】
割り込みベクタアドレス変換回路４は、書き換えフラグ３が設定されているとき、すなわちバンクＢにアクセスできない状態のときに、ＣＰＵ１から割り込みベクタ２１にアクセスがあった場合に、割り込みベクタ２１にアクセスする代わりに、代替え割り込みベクタ２４をアクセスするように、アドレス変換をおこなう。割り込みベクタアドレス変換回路４は、書き換えフラグ３が設定されていないとき、すなわちバンクＢにアクセスできる状態のときには、アドレス変換をおこなわない。
【００２０】
図１に示すメモリ構成では、割り込みベクタ２１は、対応する割り込みプログラム２２の先頭アドレスを示す。また、代替え割り込みベクタ２４は、対応する代替え割り込みプログラム２６の先頭アドレスを示す。したがって、バンクＢにアクセスできない状態のときには、バンクＢに格納されている割り込みプログラム２２にもアクセスできないが、本実施の形態では、代替え割り込みベクタ２４にアクセスして代替え割り込みプログラム２６を読み出すことにより、割り込み処理の実行が可能となる。
【００２１】
つぎに、不揮発性メモリ２内でのプログラム構成の他の例について説明する。たとえば図２に示すように、バンクＢに、割り込みベクタ２１およびメイン・プログラム２３が格納されており、バンクＡに、代替え割り込みベクタ２４、書き換えプログラム２５および割り込みプログラム２２が格納されていてもよい。この場合には、割り込みベクタ２１および代替え割り込みベクタ２４は、ともに割り込みプログラム２２の先頭アドレスを示す。
【００２２】
また、たとえば図３に示すように、バンクＢに割り込みベクタ２１が格納されており、バンクＡに、代替え割り込みベクタ２４、メイン・プログラム２３、書き換えプログラム２５および割り込みプログラム２２が格納されていてもよい。この場合も、割り込みベクタ２１および代替え割り込みベクタ２４は、ともに割り込みプログラム２２の先頭アドレスを示す。
【００２３】
また、たとえば図４に示すように、バンクＢに、割り込みベクタ２１および割り込みプログラム２２が格納されており、バンクＡに、代替え割り込みベクタ２４、メイン・プログラム２３、書き換えプログラム２５および代替え割り込みプログラム２６が格納されていてもよい。この場合には、割り込みベクタ２１および代替え割り込みベクタ２４は、それぞれ割り込みプログラム２２の先頭アドレスおよび代替え割り込みプログラム２６の先頭アドレスを示す。
【００２４】
また、たとえば図５に示すように、バンクＢに割り込みベクタ２１が格納されており、バンクＡに代替え割り込みベクタ２４が格納されていてもよい。この場合、割り込みプログラム２２、メイン・プログラム２３および書き換えプログラム２５は、不揮発性メモリ２以外のメモリ（図示せず）に格納されていてもよい。図６に示す例では、メイン・プログラム２３は、不揮発性メモリ２とは別の第２の不揮発性メモリ５に格納されている。
【００２５】
また、不揮発性メモリ２がさらに別のバンクを有する場合には、そのバンクに割り込みプログラム２２、メイン・プログラム２３および書き換えプログラム２５のうちの１以上が格納されていてもよい。割り込みプログラム２２の格納領域がバンクＢ以外である場合には、割り込みベクタ２１および代替え割り込みベクタ２４は、ともに割り込みプログラム２２の先頭アドレスを示す。
【００２６】
つぎに、割り込みベクタアドレス変換回路４の構成およびアドレス変換動作について説明する。図７は、割り込みベクタアドレス変換回路４の構成およびアドレス変換動作の第１の例を概念的に示す図である。図７に示す例は、割り込みベクタアドレス変換回路４内に設定レジスタ（図示省略）が設けられており、この設定レジスタの値がたとえば“１”のときに、アドレス変換動作により、バンクＢの領域Ｅ（割り込みベクタが格納されている）とバンクＡの領域Ｈを入れ替えるものである。領域Ｈには、代替え割り込みベクタが格納されている。
【００２７】
設定レジスタの値がたとえば“０”のときには、割り込みベクタアドレス変換回路４はアドレス変換動作をおこなわない。設定レジスタの値は、たとえば上述した書き込みフラグに基づいて変わる。なお、設定レジスタを設けずに、書き込みフラグをそのまま利用してもよい。
【００２８】
図８は、割り込みベクタアドレス変換回路４の構成およびアドレス変換動作の第２の例を概念的に示す図である。図８に示す例では、割り込みベクタアドレス変換回路４内に、複数の割り込みのそれぞれに対応して、第１のアドレス設定レジスタ４１、第２のアドレス設定レジスタ４２、第３のアドレス設定レジスタ４３、第４のアドレス設定レジスタ４４、第５のアドレス設定レジスタ４５、・・・が設けられている。
【００２９】
各アドレス設定レジスタ４１，４２，・・・には、各割り込みベクタアドレスの変換先のアドレス、すなわちそれぞれの割り込みベクタに対応する代替え割り込みベクタのアドレスが格納されている。そして上述したように、書き換え中などにより割り込みベクタにアクセスできないときには、割り込みベクタアドレス変換回路４は、対応するアドレス設定レジスタに格納されているアドレスを出力する。
【００３０】
図９は、割り込みベクタアドレス変換回路４の構成およびアドレス変換動作の第３の例を概念的に示す図である。図９に示す例では、割り込みベクタアドレス変換回路４内に、オフセット・レジスタ４６および割り込みアドレス変換設定レジスタ４７が設けられている。オフセット・レジスタ４６には、割り込みベクタアドレスに対する代替え割り込みベクタアドレスの差分、すなわちオフセット量が設定されている。割り込みアドレス変換設定レジスタ４７は、たとえば上述した書き込みフラグに基づいて設定される。
【００３１】
たとえば、割り込みベクタにアクセスできないときには、割り込みアドレス変換設定レジスタ４７の値は“１”となる。そのときに、ＣＰＵから割り込みベクタにアクセスがあると、割り込みベクタアドレス変換回路４は、割り込みベクタアドレスにオフセット量を加算して出力する。割り込みアドレス変換設定レジスタ４７の値がたとえば“０”のときには、割り込みベクタアドレス変換回路４は、ＣＰＵからアクセスのあった割り込みベクタアドレスをそのまま出力する。なお、割り込みアドレス変換設定レジスタ４７を設けずに、書き込みフラグをそのまま利用してもよい。
【００３２】
図１０は、割り込みベクタアドレス変換回路４の構成およびアドレス変換動作の第４の例を概念的に示す図である。図１０に示す例では、割り込みベクタアドレス変換回路４内に、変換レンジアドレス設定レジスタ上位４８、変換レンジアドレス設定レジスタ下位４９、変換先レンジアドレス設定レジスタ上位５０、変換先レンジアドレス設定レジスタ下位５１が設けられている。
【００３３】
変換レンジアドレス設定レジスタ上位４８および変換レンジアドレス設定レジスタ下位４９には、それぞれ変換対象となるアドレス範囲の先頭および末尾の値が設定される。変換先レンジアドレス設定レジスタ上位５０および変換先レンジアドレス設定レジスタ下位５１には、それぞれ変換先のアドレス範囲の先頭および末尾の値が設定される。
【００３４】
ＣＰＵから、変換レンジアドレス設定レジスタ上位４８の設定値および変換レンジアドレス設定レジスタ下位４９の設定値により決まる範囲のアドレスにアクセスがあった場合、割り込みベクタアドレス変換回路４は、変換先レンジアドレス設定レジスタ上位５０および変換先レンジアドレス設定レジスタ下位５１に設定されたアドレス範囲に変換して、不揮発性メモリ２にアクセスする。また、割り込みベクタアドレス変換回路４には、書き込みフラグの状態に基づくアドレス変換設定信号が供給されている。割り込みベクタアドレス変換回路４は、アドレス変換設定信号がたとえば“１”のときに上述したアドレス変換動作をおこない、“０”のときにはＣＰＵアクセスをそのまま不揮発性メモリ２に供給する。
【００３５】
上述した実施の形態によれば、割り込みベクタ２１を格納した領域の書き換え処理等の実行により割り込みベクタ２１にアクセスできない状態でも、割り込みベクタアドレス変換回路４のアドレス変換により、アクセス可能な領域に格納された代替え割り込みベクタ２４から割り込みベクタ・データを読み出すことができる。したがって、たとえばメイン・プログラム等の書き換え処理中でも、割り込み処理をおこなうことができる。
【００３６】
また、実施の形態によれば、割り込みプログラム２２の先頭アドレスが、不揮発性メモリ２に格納された割り込みベクタ２１により示され、また代替え割り込みプログラム２６がある場合には、その代替え割り込みプログラム２６の先頭アドレスが、不揮発性メモリ２に格納された代替え割り込みベクタ２４により示される。したがって、プログラム開発者は、割り込みプログラム２２および代替え割り込みプログラム２６の各先頭アドレスを、必要に応じて任意に設定することができる。
【００３７】
また、実施の形態によれば、同一の不揮発性メモリ２に、割り込みベクタ２１、割り込みプログラム２２、メイン・プログラム２３、代替え割り込みベクタ２４、書き換えプログラム２５、および代替え割り込みプログラム２６がある場合には、その代替え割り込みプログラム２６を格納することができる。したがって、メイン・プログラムを格納している不揮発性メモリ２とは別に、代替え割り込みベクタ２４や書き換えプログラム２５や代替え割り込みプログラム２６を格納するためのメモリを設けずに済む。
【００３８】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、不揮発性メモリ２は、独立して電気的に消去および書き込みをおこなうことができる２、または３以上の記憶領域に分割された構成であれば、デュアル・オペレーション・フラッシュメモリに限らない。また、不揮発性メモリ２は、１バイトごとに、独立して電気的に消去および書き込みをおこなうことができる記憶領域として分割されていてもよい。
【００３９】
また、上述した割り込みベクタアドレス変換回路４は、所定の変換動作をおこなうハードウエアで構成されていてもよく、また、ソフトウエアによる設定にしたがって所定の変換動作をおこなうことで、その構成を実現するようにしてもよい。
【００４０】
（付記１）独立して電気的に消去および書き込みをおこなうことができる２以上の記憶領域を有し、かつ第１の記憶領域に、割り込み要求に対して実行される複数の割り込みプログラムのそれぞれの格納場所を示す複数の割り込みベクタを格納しているとともに、第２の記憶領域に、前記割り込みベクタのそれぞれに対応する複数の代替え割り込みベクタを格納した不揮発性メモリと、
前記不揮発性メモリをアクセス可能な中央処理装置と、
前記第１の記憶領域がアクセス不能状態であることを示すフラグと、
前記フラグの状態に基づいて、前記中央処理装置からアクセスされた割り込みベクタの格納場所を示すアドレスを、対応する代替え割り込みベクタの格納場所を示すアドレスに変換する割り込みベクタアドレス変換回路と、
を具備することを特徴とするマイクロコンピュータ。
【００４１】
（付記２）前記割り込みベクタアドレス変換回路は、前記代替え割り込みベクタのそれぞれの格納場所を示すアドレスが設定された複数のレジスタを有し、複数の前記レジスタのうち、前記中央処理装置からアクセスされた割り込みベクタアドレスに対応するレジスタに設定されたアドレスを出力することを特徴とする付記１に記載のマイクロコンピュータ。
【００４２】
（付記３）前記割り込みベクタアドレス変換回路は、前記割り込みベクタの格納場所を示すアドレスに対する前記代替え割り込みベクタの格納場所を示すアドレスのオフセット量が設定されたレジスタを有し、前記中央処理装置からアクセスされた割り込みベクタアドレスに、前記レジスタに設定されたオフセット量を加算して出力することを特徴とする付記１に記載のマイクロコンピュータ。
【００４３】
（付記４）独立して電気的に消去および書き込みをおこなうことができる２以上の記憶領域を有し、かつ第１の記憶領域に、割り込み要求に対して実行される割り込みプログラムの格納場所を示す割り込みベクタを格納しているとともに、第２の記憶領域に、前記割り込みベクタに対応する代替え割り込みベクタを格納した不揮発性メモリと、
前記不揮発性メモリをアクセス可能な中央処理装置と、
前記第１の記憶領域がアクセス不能状態であることを示すフラグと、
前記フラグの状態に基づいて、前記第１の記憶領域内の、前記中央処理装置からアクセスされた割り込みベクタを含む領域と、前記第２の記憶領域内の、対応する代替え割り込みベクタを含む領域とが入れ替わるように、アドレス変換をおこなう割り込みベクタアドレス変換回路と、
を具備することを特徴とするマイクロコンピュータ。
【００４４】
（付記５）前記割り込みベクタアドレス変換回路は、複数の割り込みベクタのそれぞれを含む複数の領域に対して、個々にアドレス変換をおこなうことを特徴とする付記４に記載のマイクロコンピュータ。
【００４５】
（付記６）前記割り込みベクタアドレス変換回路は、所定の変換動作をおこなうハードウエアで構成されていることを特徴とする付記１〜５のいずれか一つに記載のマイクロコンピュータ。
【００４６】
（付記７）前記割り込みベクタアドレス変換回路は、ソフトウエアによる設定にしたがって所定の変換動作をおこなうことを特徴とする付記１〜５のいずれか一つに記載のマイクロコンピュータ。
【００４７】
（付記８）前記不揮発性メモリ、前記中央処理装置、前記フラグおよび前記割り込みベクタアドレス変換回路は、同一半導体チップ上に設けられていることを特徴とする付記１〜７のいずれか一つに記載のマイクロコンピュータ。
【００４８】
（付記９）前記第１の記憶領域に割り込みプログラムが格納されており、前記割り込みベクタは当該割り込みプログラムの先頭アドレスを格納し、また前記第２の記憶領域に、前記割り込みプログラムに代わって実行される代替え割り込みプログラムが格納されており、前記代替え割り込みベクタは当該代替え割り込みプログラムの先頭アドレスを格納していることを特徴とする付記１〜８のいずれか一つに記載のマイクロコンピュータ。
【００４９】
（付記１０）前記第２の記憶領域に割り込みプログラムが格納されており、前記割り込みベクタおよび前記代替え割り込みベクタは当該割り込みプログラムの先頭アドレスを格納していることを特徴とする付記１〜８のいずれか一つに記載のマイクロコンピュータ。
【００５０】
（付記１１）前記第１の記憶領域にメイン・プログラムが格納されていることを特徴とする付記９または１０に記載のマイクロコンピュータ。
【００５１】
（付記１２）前記第２の記憶領域にメイン・プログラムが格納されていることを特徴とする付記９または１０に記載のマイクロコンピュータ。
【００５２】
（付記１３）前記不揮発性メモリ以外のメモリにメイン・プログラムが格納されていることを特徴とする付記９または１０に記載のマイクロコンピュータ。
【００５３】
【発明の効果】
本発明によれば、割り込みベクタを格納した領域にアクセスできない状態でも、割り込みベクタアドレス変換回路のアドレス変換により、アクセス可能な領域に格納された代替え割り込みベクタから割り込みベクタ・データを読み出すことができるので、不揮発性メモリの書き換え動作中でも、割り込み処理をおこなうことができる。
【図面の簡単な説明】
【図１】本発明にかかるマイクロコンピュータの要部の一例を示すブロック図である。
【図２】本発明にかかるマイクロコンピュータにおける不揮発性メモリ内でのプログラム構成の他の例を示すメモリ構成図である。
【図３】本発明にかかるマイクロコンピュータにおける不揮発性メモリ内でのプログラム構成の他の例を示すメモリ構成図である。
【図４】本発明にかかるマイクロコンピュータにおける不揮発性メモリ内でのプログラム構成の他の例を示すメモリ構成図である。
【図５】本発明にかかるマイクロコンピュータにおける不揮発性メモリ内でのプログラム構成の他の例を示すメモリ構成図である。
【図６】本発明にかかるマイクロコンピュータにおける不揮発性メモリ内でのプログラム構成の他の例を示すメモリ構成図である。
【図７】本発明にかかるマイクロコンピュータの割り込みベクタアドレス変換回路の一例について説明する図である。
【図８】本発明にかかるマイクロコンピュータの割り込みベクタアドレス変換回路の他の例について説明する図である。
【図９】本発明にかかるマイクロコンピュータの割り込みベクタアドレス変換回路の他の例について説明する図である。
【図１０】本発明にかかるマイクロコンピュータの割り込みベクタアドレス変換回路の他の例について説明する図である。
【符号の説明】
１  中央処理装置
２  不揮発性メモリ
３  書き換えフラグ
４  割り込みベクタアドレス変換回路
２１  割り込みベクタ
２２  割り込みプログラム
２４  代替え割り込みベクタ
２６  代替え割り込みプログラム
４１，４２，４３，４４，４５  アドレス設定レジスタ
４６  オフセット・レジスタ
【図１】
2004213102.tif 000003
【図２】
2004213102.tif 000004
【図３】
2004213102.tif 000005
【図４】
2004213102.tif 000006
【図５】
2004213102.tif 000007
【図６】
2004213102.tif 000008
【図７】
2004213102.tif 000009
【図８】
2004213102.tif 000010
【図９】
2004213102.tif 000011
【図１０】
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