(57)【要約】【課題】異なるタイプのメモリを置き換えるだけで、原価・性能が異なる記憶装置を同一ハードウェアで提供することができる半導体記憶装置及び実装型半導体装置を提供する。【解決手段】異なるバンクサイクルタイムを制御するバンクビジー時間を可変設定し、バンクサイクルタイムが異なるメモリを制御可能とするバンクビジー回路１１と、メモリから出力されるリードデータの取り込みタイミングを可変とするリードデータ入力回路１４と、メモリに出力するライトデータの出力タイミングを可変とするライトデータ出力回路１３と、異なるコマンドインターフェースを制御するコマンド制御回路１２と、異なるライトマスクを制御するライトマスク回路１５と、異なる初期シーケンスのメモリを制御する初期シーケンス制御回路１７と、異なるアドレスインタフェースを制御するアドレス生成回路１６とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリと、このメモリを制御するメモリ制御回路とを有し、前記メモリ制御回路は、異なるバンクサイクルタイムを制御するバンクビジー時間を可変設定するバンクビジー回路と、メモリから出力されるリードデータを可変の取り込みタイミングで入力するリードデータ入力回路と、前記メモリにライトデータを可変の出力タイミングで出力するライトデータ出力回路と、前記バンクビジー回路から出力されるメモリコマンドにより前記メモリに対してコマンドを発行し、異なるコマンドインターフェースを制御するコマンド制御回路と、異なるライトマスクを制御するライトマスク回路と、異なる初期シーケンスのメモリを制御する初期シーケンス制御回路と、異なるアドレスインタフェースを制御するアドレス生成回路とを有し、異なるメモリを同一ハードウエアで制御することを特徴とする半導体記憶装置。
【請求項２】
前記バンクビジー回路は、バンクビジー時間を可変設定するプログラムレジスタと、バンクｎにアクセス起動があった場合に前記プログラムレジスタに設定されている値をセットし、クロックサイクル毎にカウントダウンするバンクビジーカウンタと、を有し、このバンクビジーカウンタの値が論理＝０の場合にバンクビジーが解除されたことを示すメモリコマンドを前記コマンド制御回路に出力することにより、バンクサイクルタイムが異なるメモリを制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記リードデータ入力回路は、アクセスタイムが異なるメモリを制御するためにメモリから出力される読み出しデータの取り込みタイミングを可変設定する第１プログラムレジスタを有し、この第１プログラムレジスタの設定値によりメモリから出力される読み出しデータを可変の取り込みタイミングで入力し、ライトデータ出力回路は、メモリに出力するライトデータを可変の出力タイミングで出力する第２プログラムレジスタを有し、この第２プログラムレジスタの設定値からライトデータ出力タイミングを調整することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記バンクビジー回路は、バンクビジー時間をスイッチにより切り換えるものであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ライトマスク回路は、メモリに対するライトデータのマスク制御に関し、ＦＣＲＡＭ又はＮＷＲＡＭ使用時にはＶａｒｉａｂｌｅ  Ｗｒｉｔｅ機能にてライト動作をマスクさせ、ＤＤＲ−ＳＤＲＡＭ使用時にはＤａｔａ  Ｍａｓｋ機能にてライト動作をマスクさせるように切り換えるプログラムレジスタを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記ライトマスク回路は、メモリに対するライトデータのマスク制御に関し、ＦＣＲＡＭ又はＮＷＲＡＭ使用時にはＶａｒｉａｂｌｅ  Ｗｒｉｔｅ機能にてライト動作をマスクさせ、ＤＤＲ−ＳＤＲＡＭ使用時にはＤａｔａ  Ｍａｓｋ機能にてライト動作をマスクさせるように切り換えるスイッチを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記アドレス生成回路は、アドレス割付けが異なるメモリのアドレス生成に関し、アドレス生成論理を切り換えるプログムレジスタを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記アドレス生成回路は、アドレス割付けが異なるメモリのアドレス生成に関し、アドレス生成論理を切り換えるスイッチを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記初期シーケンス制御回路は、初期シーケンスが異なるメモリの制御に関し、モードレジスタセット、拡張モードレジスタセット、オートリフレッシ及びオールバンクプリチャージを含むコマンドの発行順を可変とし、また、モードレジスタセット及び拡張モードレジスタセットの設定値を可変とするプログムレジスタを有し、前記初期シーケンスが異なるメモリを同一回路で制御し、前記コマンド制御回路にモードレジスタセット、拡張モードレジスタセット、オートリフレッシ及びオールバンクプリチャージを含む初期シーケンスコマンドを発行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記初期シーケンス制御回路は、初期シーケンスが異なるメモリの制御に関し、モードレジスタセット、拡張モードレジスタセット、オートリフレッシ及びオールバンクプリチャージを含むコマンドの発行順を可変とし、また、モードレジスタセット及び拡張モードレジスタセットの設定値を可変とするためにスイッチを有し、前記初期シーケンスが異なるメモリを同一回路で制御し、前記コマンド制御回路にモードレジスタセット、拡張モードレジスタセット、オートリフレッシ及びオールバンクプリチャージを含む初期シーケンスコマンドを発行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
メモリに供給する電源出力レベルを調整可能な電源を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１２】
前記請求項１乃至１１のいずれか１項に記載の半導体記憶装置を基板に搭載した実装型半導体装置において、前記メモリは、パッケージサイズ又はピンアサインが異なるメモリであり、パッケージサイズ又はピンアサインが異なるメモリの実装に際し、メモリを搭載する基板のみ変更し、前記メモリを搭載した基板が接続されるマザー基板は同一種類とすることを特徴とする実装型半導体装置。
【請求項１３】
前記メモリを搭載する基板は、ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）であることを特徴とする請求項１２に記載の実装型半導体装置。
【請求項１４】
前記請求項１乃至１１のいずれか１項に記載の半導体記憶装置を基板に搭載した実装型半導体装置において、前記メモリは、終端抵抗を内蔵しているかいないかが異なるメモリであり、この終端抵抗を内蔵しているかいないかが異なるメモリの実装に際し、終端抵抗を内蔵しているメモリについてはＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）上に終端抵抗を実装せず、内蔵していないメモリについてはＤＩＭＭに終端抵抗を付け、前記メモリを搭載した基板が接続されるマザー基板は同一種類とすることを特徴とする実装型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、種類が異なるメモリデバイスを同一ハードウエアで制御する半導体記憶装置に関し、特にＦＣＲＡＭ（高速サイクルＲＡＭ：Ｆａｓｔ  Ｃｙｃｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）又はＮＷＲＡＭ（ＮｅｔＷｏｒｋ：回路網）又はＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ：ダブルデータレート方式）−ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ダイナミックＲＡＭ）等のように、ＡＣスペック、初期シーケンス、容量、ケースサイズ、ピンアサイン、電源又はインタフェース等の種類が異なるメモリを、同一ハードウェアで制御するメモリ制御回路を有する半導体記憶装置及び実装型半導体装置に関する。
【０００２】
【従来の技術】
種類が異なるメモリを制御する半導体記憶装置として、救済効率を落とすことなく、１チップで実効的な容量を可変することができる半導体記憶装置がある（特開２０００−１３２９９４号公報（特許文献１））。図９はこの半導体記憶装置を示す図（前記公報の図６）である。この半導体記憶装置は、４バンク２５６Ｍ／１２８Ｍ互換のＳＤＲＡＭであって、ロウアドレスバッファ１０５と救済回路１２２との間に接続されるアドレス切り替え回路１３１として、１２８Ｍ対応版用のヒューズセット回路１３２と、この出力信号Ｒ１２Ｔとロウアドレス信号ＲＡＤＴ＜１２＞とのどちらかを選択するセレクタ１３３と、これに接続されるロウアドレスラッチ回路１３４と、ラッチ回路１３５などを有する。１２８Ｍ対応版用のヒューズセット回路１３２は、ヒューズセット回路１２１ａ、１２１ｂを有する。そして、アドレス切り替え回路１３１のロウアドレス信号ＲＡＢＴ＜１２＞，ＲＡＴＴ＜１２＞の出力に基づいて、各メモリアレイバンクＢａｎｋ０〜Ｂａｎｋ３のビット線方向を１／２，１／４などに分割して通常動作するメモリマットを任意に固定し、２５６Ｍから１２８Ｍへの変換を行うことができる。
【０００３】
【特許文献１】
特開２０００−１３２９９４号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、この公報に記載の半導体記憶装置は以下に示す問題点がある。先ず、同一タイプの異なるメモリ容量は切り換えることが可能であるが、ＦＣＲＡＭとＤＤＲのような異なるタイプのメモリは切り換えることができない。これは、この従来の半導体記憶装置においては、メモリ容量以外は全て同一スペックでなければ制御することができない。
【０００５】
よって、メモリデバイスを有する記憶装置において、ＦＣＲＡＭ又はＮＷＲＡＭとＤＤＲ−ＤＲＡＭ等のようにＡＣスペック・初期シーケンス・容量・ケースサイズ・ピンアサイン・電源・インタフェース等の種類が異なるメモリデバイス、を同一ハードウェアで制御するメモリ制御回路の開発が要望されている。
【０００６】
本発明はかかる問題点に鑑みてなされたものであって、異なるタイプのメモリを置き換えるだけで、原価・性能が異なる記憶装置を同一ハードウェアで提供することができ、製品のバリエーションを増やしたり、製品性を向上させることができると共に、異なるメモリ毎に記憶装置を開発する必要が無くなるため、開発費の削減と使用部品種類を少なくすることができ、これにより部品原価を下げることができる半導体記憶装置及び実装型半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、メモリと、このメモリを制御するメモリ制御回路とを有し、前記メモリ制御回路は、異なるバンクサイクルタイムを制御するバンクビジー時間を可変設定するバンクビジー回路と、メモリから出力されるリードデータを可変の取り込みタイミングで入力するリードデータ入力回路と、前記メモリにライトデータを可変の出力タイミングで出力するライトデータ出力回路と、前記バンクビジー回路から出力されるメモリコマンドにより前記メモリに対してコマンドを発行し、異なるコマンドインターフェースを制御するコマンド制御回路と、異なるライトマスクを制御するライトマスク回路と、異なる初期シーケンスのメモリを制御する初期シーケンス制御回路と、異なるアドレスインタフェースを制御するアドレス生成回路とを有し、異なるメモリを同一ハードウエアで制御することを特徴とする。
【０００８】
この半導体記憶装置において、例えば、前記バンクビジー回路は、バンクビジー時間を可変設定するプログラムレジスタと、バンクｎにアクセス起動があった場合に前記プログラムレジスタに設定されている値をセットし、クロックサイクル毎にカウントダウンするバンクビジーカウンタと、を有し、このバンクビジーカウンタの値が論理＝０の場合にバンクビジーが解除されたことを示すメモリコマンドを前記コマンド制御回路に出力することにより、バンクサイクルタイムが異なるメモリを制御することを特徴とする。
【０００９】
例えば、リードデータ入力回路は、アクセスタイムが異なるメモリを制御するためにメモリから出力される読み出しデータの取り込みタイミングを可変設定する第１プログラムレジスタを有し、この第１プログラムレジスタの設定値によりメモリから出力される読み出しデータを可変の取り込みタイミングで入力する。また、前記記ライトデータ出力回路は、メモリに出力するライトデータを可変の出力タイミングで出力する第２プログラムレジスタと、を有し、この第２プログラムレジスタの設定値からライトデータ出力タイミングを調整可能とする。
【００１０】
前記バンクビジー回路は、バンクビジー時間をスイッチにより切り換えるものであってもよい。
【００１１】
例えば、前記ライトマスク回路は、メモリに対するライトデータのマスク制御に関し、ＦＣＲＡＭ又はＮＷＲＡＭ使用時にはＶａｒｉａｂｌｅ  Ｗｒｉｔｅ機能にてライト動作をマスクさせ、ＤＤＲ−ＳＤＲＡＭ使用時にはＤａｔａ  Ｍａｓｋ機能にてライト動作をマスクさせるように切り換えるプログラムレジスタを有することを特徴とする。
【００１２】
又は、前記ライトマスク回路は、メモリに対するライトデータのマスク制御に関し、ＦＣＲＡＭ又はＮＷＲＡＭ使用時にはＶａｒｉａｂｌｅ  Ｗｒｉｔｅ機能にてライト動作をマスクさせ、ＤＤＲ−ＳＤＲＡＭ使用時にはＤａｔａ  Ｍａｓｋ機能にてライト動作をマスクさせるように切り換えるスイッチを有するものでもよい。
【００１３】
例えば、前記アドレス生成回路は、アドレス割付けが異なるメモリのアドレス生成に関し、アドレス生成論理を切り換えるプログムレジスタを有することを特徴とする。
【００１４】
又は、前記アドレス生成回路は、アドレス割付けが異なるメモリのアドレス生成に関し、アドレス生成論理を切り換えるスイッチを有するものでもよい。
【００１５】
また、前記初期シーケンス制御回路は、例えば、初期シーケンスが異なるメモリの制御に関し、モードレジスタセット、拡張モードレジスタセット、オートリフレッシ及びオールバンクプリチャージを含むコマンドの発行順を可変とし、また、モードレジスタセット及び拡張モードレジスタセットの設定値を可変とするプログムレジスタを有し、前記初期シーケンスが異なるメモリを同一回路で制御し、前記コマンド制御回路にモードレジスタセット、拡張モードレジスタセット、オートリフレッシ及びオールバンクプリチャージを含む初期シーケンスコマンドを発行することを特徴とする。
【００１６】
又は、前記初期シーケンス制御回路は、初期シーケンスが異なるメモリの制御に関し、モードレジスタセット、拡張モードレジスタセット、オートリフレッシ及びオールバンクプリチャージを含むコマンドの発行順を可変とし、また、モードレジスタセット及び拡張モードレジスタセットの設定値を可変とするためにスイッチを有し、前記初期シーケンスが異なるメモリを同一回路で制御し、前記コマンド制御回路にモードレジスタセット、拡張モードレジスタセット、オートリフレッシ及びオールバンクプリチャージを含む初期シーケンスコマンドを発行することを特徴とするものでもよい。
【００１７】
例えば、前記半導体記憶装置は、メモリに供給する電源出力レベルを調整可能な電源を有することを特徴とする。これにより、電源電圧が異なるメモリの電源供給に関し、異なるメモリが搭載されたときでも電源を変更する必要がない。又は、電源部メモリ供給電源のみ変更することにより、メモリが搭載される基板の変更無しで対応することができる。
【００１８】
本発明に係る実装型半導体装置は、前記半導体記憶装置を基板に搭載した実装型半導体装置において、前記メモリは、パッケージサイズ又はピンアサインが異なるメモリであり、パッケージサイズ又はピンアサインが異なるメモリの実装に際し、メモリを搭載する基板のみ変更し、前記メモリを搭載した基板が接続されるマザー基板は同一種類とすることを特徴とする。
【００１９】
前記メモリを搭載する基板は、例えば、ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）であることを特徴とする。
【００２０】
本発明に係る他の実装型半導体装置は、前記請求項１乃至１１のいずれか１項に記載の半導体記憶装置を基板に搭載した実装型半導体装置において、前記メモリは、終端抵抗を内蔵しているかいないかが異なるメモリであり、この終端抵抗を内蔵しているかいないかが異なるメモリの実装に際し、終端抵抗を内蔵しているメモリについてはＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）上に終端抵抗を実装せず、内蔵していないメモリについてはＤＩＭＭに終端抵抗を付け、前記メモリを搭載した基板が接続されるマザー基板は同一種類とすることを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。図１は本発明の実施形態に係る半導体記憶装置のブロック図である。メモリ制御回路１は、この半導体記憶装置のメモリ２を制御する。このメモリ制御回路１のバンクビジー回路１１は、異なるバンクサイクルタイムを制御するバンクビジー時間を可変設定することができ、これにより、バンクサイクルタイムが異なるメモリを制御することができる。リードデータ入力回路１４はメモリ２から出力されるリードデータの取り込みタイミングを可変とする。ライトデータ出力回路１３はメモリに出力するライトデータの出力タイミングを可変とする。コマンド制御回路１２は異なるコマンドインターフェースを制御可能とする。ライトマスク回路１５は異なるライトマスクを制御可能とする。初期シーケンス制御回路１７は異なる初期シーケンスのメモリを制御可能とする。アドレス生成回路１６は異なるアドレスインタフェースを制御可能とする。このメモリ制御回路１は、図５に示す信号を接続することにより異なるメモリ２を同一ハードウエアで制御可能とする。
【００２２】
図２はバンクビジー回路１１の具体的構成を示すブロック図である。バンクサイクルタイムが異なるメモリを制御するバンクビジー回路１１は、バンクビジー時間の可変設定を可能とするプログラムレジスタ３１と、バンクｎ（ｎ≧１）にアクセス起動が合った場合、前記プログラムレジスタに設定されている値をセットし、クロックサイクル毎にカウントダウンするバンクビジーカウンタ３２を有する。これにより、バンクビジーカウンタ３２の値が論理＝０の場合、バンクビジーが解除されたことになり、バンクビジー回路１１は、コマンド制御回路１２にメモリコマンドを発行する。バンクビジーカウンタ３２の値が論理≠０の場合、バンクビジーであるため、バンクビジー回路１１は、メモリコマンドを発行しないことにより、バンクサイクルを制御する。
【００２３】
リードデータ入力回路１４は、アクセスタイムが異なるメモリを制御するためにメモリ２から出力される読み出しデータの取り込みタイミングを可変設定する第１プログラムレジスタ（図示せず）を有し、この第１プログラムレジスタの設定値によりメモリから出力される読み出しデータを可変の取り込みタイミングで入力する。ライトデータ出力回路１３は、メモリに出力するライトデータを可変の出力タイミングで出力する第２プログラムレジスタ（図示せず）を有し、この第２プログラムレジスタの設定値からライトデータ出力タイミングを調整する。これにより、異なるレーテンシーのメモリ制御を可能とする。
【００２４】
ライトマスク回路１５は、メモリに対するライトデータのマスク制御に関し、ＦＣＲＡＭ又はＮＷＲＡＭ使用時には、コマンド制御回路１２に、Ｖａｒｉａｂｌｅ  Ｗｒｉｔｅ信号を出力してライト動作をマスクさせ、ＤＤＲ−ＳＤＲＡＭ使用時にはＤａｔａＭａｓｋ信号を出力してライト動作をマスクさせるように切り換える。これにより、ライトマスク動作のメモリを制御する。
【００２５】
コマンド制御回路１２は、ライトマスク回路１５からＶａｒｉａｂｌｅ  Ｗｒｉｔｅ信号を入力し、ＤＤＲ−ＳＤＲＡＭ使用時には、図３のタイムチャートに示す信号を出力し、ＦＣＲＡＭ又はＮＷＲＡＭ使用時には、図４のタイムチャートに示す信号を出力する。これにより、ライトマスク回路１５は、ＤＤＲ−ＳＤＲＡＭ使用時にはＤａｔａ−Ｍａｓｋ機能にてライト動作をマスクさせ、ＦＣＲＡＭ又はＮＷＲＡＭ使用時にはＶａｒｉａｂｌｅ  Ｗｒｉｔｅ機能にてライト動作をマスクさせるように切り換える。この場合に、ピン割付の対応は、図５に示すように、切り換え制御する。
【００２６】
アドレス生成回路１６は、アドレス割付けの異なるメモリデバイスのアドレス生成に関し、プログムレジスタ（図示せず）にてアドレス生成論理を切り換える。
【００２７】
初期シーケンス制御回路１７は、初期シーケンスの異なるメモリデバイスの制御に関し、モードレジスタセット・拡張モードレジスタセット・オートリフレッシ・オールバンクプリチャージ等のコマンド発行順を可変制御し、また、モードレジスタセット・拡張モードレジスタセットの設定値を可変するプログムレジスタ（図示せず）を有し、初期シーケンスが異なるメモリデバイスを同一回路で制御し、コマンド制御回路１２にモードレジスタセット・拡張モードレジスタセット・オートリフレッシ・オールバンクプリチャージ等の初期シーケンスコマンドを発行する。
【００２８】
ところで、電源電圧の異なるメモリデバイスに電源を供給する場合に、図６に示すように、メモリに供給する電源出力レベルを調整可能な電源２１を設置することにより、異なるメモリデバイス２４が搭載された場合でも、電源を変更する必要がない。なお、符号２２は基板、符号２３は基板内のメモリデバイス用電源層であり、符号２５はＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）、２６はメモリ制御ＬＳＩである。
【００２９】
これにより、ＤＤＲ２の場合は、電源電圧が１．８Ｖ、ＦＣＲＡＭ又はＮＷＲＡＭの場合は電源電圧が２．５Ｖというように、異なる電源電圧のメモリを同一ハードウエアで搭載可能となる。
【００３０】
又は、電源部のメモリ供給電源のみ変更することにより、メモリが搭載される基板を変更することなく、電源電圧の異なるメモリデバイスに電源を供給することができる。
【００３１】
パッケージサイズ又はピンアサイン（配列）が異なるメモリデバイスの実装に際しては、メモリを搭載するＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）等の基板のみ変更し、メモリを搭載した基板が接続されるマザー基板は同一種類とする。
【００３２】
図７及び図８はそのピンアサイン（Ｉ／Ｏピン定義）を示す図である。図７は５１２Ｍｂ×８、４ＢＡＮＫ、ＢＬ４のＦＣＲＡＭであり、図８は５１２Ｍｂ×８、４ＢＡＮＫ、ＢＬ４のＤＤＲ２である。
【００３３】
ＦＣＲＡＭ（ＮＷＲＡＭ）とＤＤＲ２とのピン組み合わせにおいて、ロウアドレス入力を、ＦＣＲＡＭはＲＤＡ・ＷＲＡと呼び、ＤＤＲ２はＡＣＴ・ＭＲＳ・ＲＥＦと呼ぶ。カラムアドレス入力を、ＦＣＲＡＭはＬＡＬ・ＲＥＦ・ＭＲＳと呼び、ＤＤＲ２はＲＤＡ・ＷＴＡと呼ぶ。
【００３４】
図７及び図８に示すように、ＣＬＫ及びＣＬＫ′は、ＦＣＲＡＭとＤＤＲ２共に同一ハードウエアで実現可能であり、ＤＱピンもＦＣＲＡＭとＤＤＲ２共に同一ハードウエアで実現可能である。ＣＳピンは、ロウアドレス入力時、ＦＣＲＡＭとＤＤＲ２が共に“Ｌ”出力となり、カラムアドレス入力時、ＤＤＲ２のみ“Ｌ”出力とするだけですむため、ハードウエア量及び遅延的に容易に制御可能である。
【００３５】
ＷＥ及びＦＮピンは、ロウアドレス入力時とカラムアドレス入力時に、ＦＣＲＡＭとＤＤＲ２はリード・ライトで極性を反転させるだけの制御で可能なため、ハードウエア量及び遅延的に容易に制御可能である。ＣＫＥ及びＰＤピンは、ＰＯＷ−オン時に“Ｌ”を保障し、一定時間後に“Ｈ”を保障するのでＦＣＲＡＭとＤＤＲ２共に同一ハードウエアで実現可能である。ＢＡピンは、ＦＣＲＡＭとＤＤＲ２共に同一ハードウエアで実現可能である。ＡＤピンは、ＦＣＲＡＭとＤＤＲ２とで、アドレスピン数が異なるため、図７及び図８に示すように割り付けることにより、ピン数を削減することができる。ＤＭピン／無しについては、ＤＤＲ２はライトマスク機能時に使用するが、ＦＣＲＡＭ時は未使用とする。ＦＣＲＡＭ時にはＬＡＬ入力時のＡ０−１フィールドとＡ１３−Ａ１４にて前半・後半のライトマスクを指定する。以上の制御により、少ないハードウエア量で遅延的に容易に２つのメモリデバイスを制御することができる。
【００３６】
終端抵抗を内蔵しているメモリと内蔵していないメモリの実装に関しては、終端抵抗を内蔵しているメモリについてはＤＩＭＭ上に終端抵抗を実装せず、内蔵していないメモリについてはＤＩＭＭに終端抵抗を付け、メモリを搭載した基板が接続されるマザー基板は同一種類とする。
【００３７】
このように構成された半導体記憶装置においては、メモリを有する半導体記憶装置において、ＦＣＲＡＭ又はＮＷＲＡＭとＤＤＲ−ＤＲＡＭ等のように、ＡＣスペック、初期シーケンス、容量、ケースサイズ、ピンアサイン、電源及びインタフェース等の種類が異なるメモリを同一ハードウェアで制御することができる。
【００３８】
なお、上記実施形態におけるプログラムレジスタの代わりに、スイッチを使用して、ハードウエアで、バンクビジー時間、ライト動作のマスク機能、アドレス生成論理等を切り換えることもできる。
【００３９】
また、異なるピンインターフェースのメモリのピン割付については必ずしも固定ではない。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、性能・価格が異なるメモリを同一ハードウエアで構成できるため、製品バリエーションを増やすことが可能になる。また、従来では異なる種類のメモリを製品群に入れるためには専用の記憶装置を開発する必要があったが、本発明によれば、複数種類のメモリを同一ハードウエアで使用可能となるため、開発費の削減及び部品品種削減による部品原価低減の効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態を示すブロック図である。
【図２】バンクビジー回路を示す図である。
【図３】ＤＤＲ２のライトタイムチャートである。
【図４】ＦＣＲＡＭ又はＮＷＲＡＭのライトタイムチャートである。
【図５】メモリピン互換方法を示す図である。
【図６】電源電圧が異なるメモリに対する電源供給方法を示す図である。
【図７】ピンアサインの詳細を示す図である。
【図８】ピンアサインの詳細を示す図である。
【図９】従来の半導体記憶装置を示す図である。
【符号の説明】
１：メモリ制御回路
２：メモリ
１１：バンクビジー回路
１２：コマンド制御回路
１３：ライトデータ出力回路
１４：リードデータ入力回路
１５：ライトマスク回路
１６：アドレス生成回路
１７：初期シーケンス制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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