(57)【要約】【課題】動作機能を低下させることなく、スイッチオン時間を短縮するとともにチップシュリンク、コストダウンを図ることが可能な光半導体リレーを提供する。【解決手段】電気信号を光信号に変換する発光素子１と、この発光素子の光信号を電気信号に変換する第１のフォトダイオードアレイ２と、アノード端子が、第１のフォトダイオードアレイ２のアノード端子に接続される第１のダイオード５と、ゲート端子が、第１のダイオード５のカソード端子に、ソース端子が、第１のフォトダイオードアレイ２のカソード端子に接続されるＭＯＳＦＥＴ４と、ＭＯＳＦＥＴ４のゲートと第１のフォトダイオードアレイ２のアノード端子間に接続された第２のフォトダイオードアレイ３と、ＭＯＳＦＥＴ４のゲートと第１のフォトダイオードアレイ２のカソード端子間に接続されたインピーダンス素子７と、インピーダンス素子７の両端にベース・コレクタ端子がそれぞれ接続されたｎｐｎトランジスタ８と、ｎｐｎトランジスタ８のエミッタ・ベース端子間に接続されたダイオード９から構成されている。【選択図】　図２
2004112463.tif 000002
【特許請求の範囲】
【請求項１】
電気信号を光信号に変換する発光素子と、
この発光素子の光信号を受光して電気信号に変換する第１のフォトダイオードアレイと、
この第１のフォトダイオードアレイの一端に一方の電極が接続された第１のダイオードと、
この第１のダイオードの他方の電極がゲート端子に接続され、ソース端子が前記第１のフォトダイオードアレイの他端に接続されるＭＯＳＦＥＴと、
前記発光素子の光信号を受光して電気信号に変換するとともに、両端が前記第１のダイオードの電極にそれぞれ接続された第２のフォトダイオードアレイと、
前記ＭＯＳＦＥＴのゲート端子及びソース端子間に接続される制御回路からなることを特徴とする半導体リレー。
【請求項２】
前記制御回路は、前記ＭＯＳＦＥＴのゲート端子及びソース端子間に接続されるインピーダンス素子と、
この前記インピーダンス素子の両端子にそれぞれベース端子及びコレクタ端子が接続されるバイポーラトランジスタと、
このバイポーラトランジスタのエミッタ端子および前記ベース端子間に接続される第２のダイオードからなることを特徴とする請求項１記載の半導体リレー。
【請求項３】
前記第１および第２のフォトダイオードアレイは、それぞれ複数のフォトダイオードが同一極性で直列に接続され、前記第１のフォトダイオードアレイを構成するフォトダイオードは、それらの接合部の面積が前記第２のフォトダイオードアレイを構成するフォトダイオードの接合部の面積よりも大であることを特徴とする請求項２記載の半導体リレー。
【請求項４】
前記第１のダイオードは、そのアノード電極が前記第１のフォトダイオードアレイのアノード側端部に接続されているであることを特徴とする請求項３記載の半導体リレー。
【請求項５】
電気信号を光信号に変換する発光素子と、
この発光素子の光信号を受光して電気信号に変換する第１のフォトダイオードアレイと、
この第１のフォトダイオードアレイの一端に一方の電極が接続された第１のダイオードと、
この第１のダイオードの他方の電極がゲート端子に接続され、ソース端子が前記第１のフォトダイオードアレイの他端に接続されるＭＯＳＦＥＴと、
前記発光素子の光信号を受光して電気信号に変換するとともに、一端が前記第１のダイオードの一方の電極に接続され、他端がインピーダンスを介して前記第１のダイオードの他方の電極に接続された第２のフォトダイオードアレイと、
前記ＭＯＳＦＥＴのゲート端子及びソース端子にソース端子およびドレイン端子が接続され、ゲート端子が前記インピーダンスおよび前記第２のフォトダイオードアレイの接続点に接続されるジャンクションＦＥＴトランジスタと、前記インピーダンスに並列に接続されたバイパスダイオードとからなることを特徴とする半導体リレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は光半導体リレーに係り、特にスイッチング時間の短縮化を図った光半導体リレーに関する。
【０００２】
【従来の技術】
一般に、光半導体リレーは、ＬＥＤ素子のような入力側発光素子（以下ＬＥＤという。）、出力側フォトダイオードアレイ（以下ＰＤＡという。）とスイッチング用ＭＯＳＦＥＴ素子から構成されており、入力側ＬＥＤの光を受光側ＰＤＡが受けて電圧変換し、この電圧がゲート電圧となって、ＭＯＳＦＥＴを駆動することによりスイッチングを行うものである。電気信号を光に変換して信号伝送するため、入・出力間を電気的に絶縁することができるとともに、メカニカルリレーと異なり接点磨耗もなく、高速、小型で低消費電力での駆動が可能である。
【０００３】
図４に従来の光半導体リレーの回路構成を示す。図に示すように、ＬＥＤ１からの光を受光する第１のＰＤＡ２のアノード側の端部とダイオード５、ＭＯＳＦＥＴ４のゲート端子が直列に接続されており、第１のＰＤＡ２のカソード側の端部がＭＯＳＦＥＴ４のソース端子が接続されている。一方、第１のＰＤＡ２のアノード側の端部には第２のＰＤＡ３のカソード側端部が接続され、第２のＰＤＡ３のアノード側端部はインピーダンス素子１０を介してダイオード５のカソード電極側に接続されている。第１のＰＤＡ２および第２のＰＤＡ３は、それぞれ複数個のフォトダイオードを同一極性で直列に接続したものであり、第１のＰＤＡ２に対して第２のＰＤＡ３を構成するフォトダイオードはそれらの接合面積が小さいものが利用される。そして第１のＰＤＡ２および第２のＰＤＡ３は全体としても直列に接続されている。さらにインピーダンス素子１０とともに制御回路を構成するノーマリーオン型トランジスタ（以下Ｊ−ＦＥＴ１２）がそのゲート・ソース端子でインピーダンス素子１０を挟むように接続されている。この制御回路は光半導体リレーを構成するスイッチング用のＭＯＳＦＥＴの充放電時間を制御することにより、光半導体リレーのスピードおよび光感度を制御するための回路である。
【０００４】
このような光半導体リレーは、まず、入力電気信号をオンにすると（オン状態）、ＬＥＤ１が発光し、この光を受光した第１のＰＤＡ２はこれを電気信号に変換する。このとき電流は、ダイオード５を通りＭＯＳＦＥＴ４のゲート端子へと流れる経路をとり、ＭＯＳＦＥＴ４のゲートが充電され、オン状態に移行する。また、第１のＰＤＡ２で変換された電流はその一部がインピーダンス素子１０を通ってＪ−ＦＥＴ１２のゲート端子に供給される。なおこのとき、第２のＰＤＡ３もＬＥＤ１の光を受光して電流を発生し、第１のＰＤＡ２で変換された電流とともにＪ−ＦＥＴ１２のゲート端子に供給される。これによって、Ｊ−ＦＥＴ１２のゲート・ソース間には、インピーダンス素子１０の両端の電位差がバイアス電圧として印加され、オフ状態になっている。
【０００５】
そして、入力電気信号をオフにすると（オフ状態）、ＬＥＤ１からの光信号が停止し、第１のＰＤＡ２および第２のＰＤＡ３からの電気信号も停止するため、電流が消失してＪ−ＦＥＴ１２のバイアス電圧が０となり、Ｊ−ＦＥＴ１２はオン状態に移行する。Ｊ−ＦＥＴ１２がオン状態に移行すると、ＭＯＳＦＥＴ４のゲート・ソース間が短絡された状態となり、蓄積された電荷は速やかに放電され、オフ状態となる。図４に示した従来例は以下の特許文献１に記載されている。
【０００６】
【特許文献１】
特開平２−３０３０７４（第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、このような光半導体リレーにおいては、第２のＰＤＡからＭＯＳＦＥＴへの充電電流に対して、制御回路を構成するインピーダンス素子が直列に入るため、充電抵抗として作用し、充電時間が遅延する、すなわち、スイッチオン時間が長くなる、という問題が発生していた。
【０００８】
そこで、本発明は、従来の光半導体リレーにおける欠点を取り除き、動作機能を低下させることなく、スイッチオン時間を短縮することが可能な光半導体リレーを提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明の半導体リレーは、電気信号を光信号に変換する発光素子と、
この発光素子の光信号を受光して電気信号に変換する第１のフォトダイオードアレイと、
この第１のフォトダイオードアレイの一端に一方の電極が接続された第１のダイオードと、
この第１のダイオードの他方の電極がゲート端子に接続され、ソース端子が前記第１のフォトダイオードアレイの他端に接続されるＭＯＳＦＥＴと、
前記発光素子の光信号を受光して電気信号に変換するとともに、両端が前記第１のダイオードの電極にそれぞれ接続された第２のフォトダイオードアレイと、
前記ＭＯＳＦＥＴのゲート端子及びソース端子間に接続される制御回路からなることを特徴とするものである。
【００１０】
また、本発明の半導体リレーにおいては、前記制御回路は、前記ＭＯＳＦＥＴのゲート端子及びソース端子間に接続されるインピーダンス素子と、
この前記インピーダンス素子の両端子にそれぞれベース端子及びコレクタ端子が接続されるバイポーラトランジスタと、
このバイポーラトランジスタのエミッタ端子および前記ベース端子間に接続される第２のダイオードからなることを特徴としている。
【００１１】
さらに、本発明の半導体リレーにおいては、前記第１および第２のフォトダイオードアレイは、それぞれ複数のフォトダイオードが同一極性で直列に接続され、前記第１のフォトダイオードアレイを構成するフォトダイオードは、それらの接合部の面積が前記第２のフォトダイオードアレイを構成するフォトダイオードの接合部の面積よりも大であることを特徴としている。
【００１２】
さらに、本発明の半導体リレーにおいては、前記第１のダイオードは、そのアノード電極が前記第１のフォトダイオードアレイのアノード側端部に接続されているであることを特徴としている。
【００１３】
また、本発明の半導体リレーは、電気信号を光信号に変換する発光素子と、
この発光素子の光信号を受光して電気信号に変換する第１のフォトダイオードアレイと、
この第１のフォトダイオードアレイの一端に一方の電極が接続された第１のダイオードと、
この第１のダイオードの他方の電極がゲート端子に接続され、ソース端子が前記第１のフォトダイオードアレイの他端に接続されるＭＯＳＦＥＴと、
前記発光素子の光信号を受光して電気信号に変換するとともに、一端が前記第１のダイオードの一方の電極に接続され、他端がインピーダンスを介して前記第１のダイオードの他方の電極に接続された第２のフォトダイオードアレイと、
前記ＭＯＳＦＥＴのゲート端子及びソース端子にソース端子およびドレイン端子が接続され、ゲート端子が前記インピーダンスおよび前記第２のフォトダイオードアレイの接続点に接続されるジャンクションＦＥＴトランジスタと、前記インピーダンスに並列に接続されたバイパスダイオードとからなることを特徴とするものである。
【００１４】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
【００１５】
図１に本発明の光半導体リレーの回路図を示す。図に示すように、ＬＥＤ１と光結合するように第１のＰＤＡ２が設けられ、第１のＰＤＡ２のカソード側端部とスイッチング用のＭＯＳＦＥＴ４のソース端子が接続されている。また、第１のＰＤＡ２のアノード側端部はダイオード５を直列に介してＭＯＳＦＥＴ４のゲート端子に接続されている。すなわち、ダイオード５はそのアノード電極が第１のＰＤＡ２のアノード側端部に接続され、カソード電極がＭＯＳＦＥＴ４のゲート端子に接続されている。
【００１６】
一方、出力電圧の増大を図るために設けられ第１のＰＤＡ２より接合面積の小さい第２のＰＤＡ３のアノード側端部はＭＯＳＦＥＴ４のゲート端子に実質的にインピーダンス素子を介することなく接続され、カソード側端部は第１のＰＤＡ２のアノード側端部に接続されている。すなわち、第１のＰＤＡ２および第２のＰＤＡ３は全体としても直列に接続された状態になっている。そして、ＭＯＳＦＥＴ４のゲート・ソース間には制御回路６が接続されている。
【００１７】
図２に具体的な制御回路６の構成を含む光半導体リレーの回路構成を示す。制御回路６は、ＭＯＳＦＥＴ４のゲートと第１のＰＤＡ２のカソード端子間に接続されたインピーダンス素子７と、インピーダンス素子７の両端にベース・コレクタ端子がそれぞれ接続されたｎｐｎトランジスタ８と、ｎｐｎトランジスタ８のエミッタ・ベース端子間に接続されたダイオード９から構成されている。ダイオード９はそのアノード電極がｎｐｎトランジスタ８のエミッタ端子側になるように接続されている。
【００１８】
このような回路構成により、入力オン状態において、第１のＰＤＡ２→ダイオード５→ＭＯＳＦＥＴ４ゲートという経路と、第２のＰＤＡ３→ＭＯＳＦＥＴ４ゲートという経路により、第１のＰＤＡ２、第２のＰＤＡ３により発生された電流が流れ、ＭＯＳＦＥＴ４のゲートがオン状態に移行する。これらの経路においては、実質的にインピーダンス素子が存在しないため、充電抵抗は極めて小さくなるため、ＭＯＳＦＥＴ４は速やかにスイッチオンされる。
【００１９】
制御回路６を構成するｎｐｎトランジスタ８は、入力オン状態においては、ダイオード９のアノードからカソードに流れる電流によりベースとエミッタ間が逆バイアス状態となるので、オフ状態となる。他方、入力オフ状態においては、ＭＯＳＦＥＴゲートに蓄積された電荷がインピーダンス素子７を通りｎｐｎトランジスタ８のベース端子に放電され、ベース電流となるので、ｎｐｎトランジスタ８はオン状態となる。
【００２０】
このような制御回路６を用いることにより、インピーダンス素子がＭＯＳＦＥＴの充電電流に対して直列に入らないため、充電抵抗として作用することなく、スイッチオン時間を短縮できるとともに、ｎｐｎトランジスタ８とダイオード９は、Ｊ−ＦＥＴの１／１０以下のスペースで形成できるため、チップシュリンク、コストダウンを図ることが可能となる。
【００２１】
なお、従来のＪ−ＦＥＴを用いた光半導体リレーにおいても、直列インピーダンスを低減することによりスイッチオン時間を短縮することができる。すなわち、図３に示すように、従来と同様に形成された半導体リレーのインピーダンス素子１０と並列に接続するように、複数の直列に接続したダイオード素子（以下バイパスダイオード１１）を設ける。通常Ｊ−ＦＥＴ素子１２には１〜２Ｖ程度でオフするものが用いられているが、インピーダンス素子の両端の電位差が２Ｖを超え、Ｊ−ＦＥＴがオフした時点でバイパスダイオードが動作することにより、充電抵抗となる第２のＰＤＡ３の直列インピーダンスが低減し、スイッチオン時間が短縮される。
【００２２】
本発明は上述した実施形態に限定されるものではない。例えば、図２に示したｎｐｎトランジスタに代えてｐｎｐトランジスタを用いることができる。また、ＭＯＳＦＥＴのゲート回路に、スイッチング時間調あるいは光感度整用の微小インピーダンスを挿入しても、本発明の作用効果を達成することができる。
【００２３】
【発明の効果】
本発明によれば、動作機能を低下させることなく、スイッチオン時間を短縮するとともにチップシュリンク、コストダウンを図ることが可能な光半導体リレーを提供することができる。
【図面の簡単な説明】
【図１】本発明の光半導体リレーの回路構成を示す図。
【図２】本発明の光半導体リレーの回路構成を示す図。
【図３】本発明の光半導体リレーの回路構成を示す図。
【図４】従来の光半導体リレーの回路構成を示す図。
【符号の説明】
１　ＬＥＤ
２　第１のＰＤＡ
３　第２のＰＤＡ
４　ＭＯＳＦＥＴ
５　ダイオード
６　制御回路
７　インピーダンス素子
８　ｎｐｎトランジスタ
９　ダイオード
１０　インピーダンス素子
１１　バイパスダイオード
１２　Ｊ−ＦＥＴ
【図１】
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【図２】
2004112463.tif 000004
【図３】
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【図４】
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