(57)【要約】【課題】  メモリセルサイズを小さくし、かつ低電圧動作及び低電流動作を実現した不揮発性記憶装置とその製造方法を提供する。【解決手段】  第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介してフローティングゲートと、その上部に第２ゲート絶縁膜を介してコントロールゲートを設け、上記フローティングゲートを挟む一方のソース，ドレインにおいてフローティングゲートとオーバーラップする部分に低濃度の第２導電型の半導体領域を設け、フローティングゲートから第１ゲート絶縁膜を通して流れるトンネル電流によって上記高濃度の第２導電型の半導体領域を持つソース，ドレインに電子を引き抜くという書き込み動作と、上記一対のソース，ドレイン又は半導体基板から第１ゲート絶縁膜を通して流れるトンネル電流によってフローティングゲートに電子を注入するという消去動作を行わせる。【選択図】      図１
2004179650.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のデータ線と、
複数のメモリセルとを有する半導体集積回路装置であって、
前記メモリセルは各々、半導体基板の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたコントロールゲート電極と、前記半導体基板内に形成された第１及び第２半導体領域と、第１方向において前記第１半導体領域と前記第２半導体領域との間に形成されるチャネル領域とを有するように構成され、
前記メモリセルの第１及び第２半導体領域は、前記半導体基板内において、前記ゲート絶縁膜及びフローティングゲート電極の下部に延在するように構成され、
前記第１半導体領域の不純物濃度は、第２半導体領域の不純物濃度よりも低く構成され、
前記ワード線は各々、前記主面上を前記第１方向に延在するように構成されるとともに、前記第１方向に配置されるメモリセルのコントロールゲート電極に接続され、
前記データ線は各々、前記第２方向に延在するように構成されるとともに、前記第２方向に配置されるメモリセルの前記第１又は第２半導体領域に接続され、
前記データ線は各々、前記メモリセルの第１半導体領域と、前記第１方向に隣接するメモリセルの第２半導体領域とが、同一のデータ線に接続されるように構成されるとともに、前記メモリセルの第２半導体領域と、前記第１方向に隣接するメモリセルの第１半導体領域とが、同一のデータ線に接続されるように構成され、
前記メモリセルの第２半導体領域は、前記第１方向に隣接するメモリセルのゲート絶縁膜の下部に延在しないように構成され、
前記ワード線に第１電位、前記データ線に前記第１電位よりも高い第２電位を印加することで、前記フローティングゲート電極中の電子を、前記フローティングゲート電極から前記第２半導体領域に、前記ゲート絶縁膜を通したトンネリングにより放出することを特徴とする半導体集積回路装置。
【請求項２】
メモリセルと、周辺回路を構成するＭＩＳＦＥＴとを有する半導体集積回路装置の製造方法において、
周辺回路を構成するＭＩＳＦＥＴの活性領域を規定する素子分離絶縁膜を半導体基板の主面に形成する工程と、
前記主面上に形成された窒化シリコン膜に開口部を形成する工程と、
前記窒化シリコン膜に形成された開口部を通して、前記半導体基板内に不純物を導入して、メモリセルのソース又はドレインとして作用する第１半導体領域と第２半導体領域とを形成する工程と、
前記主面を熱酸化して、前記第１及び第２半導体領域上に、前記窒化シリコン膜に対して自己整合的に熱酸化膜を形成する工程と、
前記窒化シリコン膜を除去した後、前記熱酸化膜よりも薄い膜厚を有する前記メモリセルのゲート絶縁膜を形成する工程と、
前記メモリセルのゲート絶縁膜及び前記第１又は第２半導体領域のううちの一方上に上に前記メモリセルのフローティングゲート電極となる第１導電層を形成する工程と、
第２導電層により、前記第１導電層の上部に前記メモリセルのコントロールゲート電極と、前記活性領域の上部に周辺回路を構成するＭＩＳＦＥＴのゲート電極とを形成する工程とを含み、
前記メモリセルのチャネル形成領域は、前記半導体基板内において、前記第１半導体領域と第２半導体領域との間に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２において、
前記周辺回路を構成するＭＩＳＦＥＴのゲート電極を形成した後、前記活性領域に不純物を導入して、前記周辺回路を構成するＭＩＳＦＥＴのソースまたはドレインとして作用する第３半導体領域を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２又は３において、
前記第３半導体領域の不純物濃度は、前記第１又は第２半導体領域の不純物濃度より低くされてなることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項２において、
前記第１導電層を堆積した後、前記第１導電層及び前記活性化領域の上部に堆積した前記第２導電層をパターンニングすることで、前記コントロールゲート電極と、前記周辺回路を構成するＭＩＳＦＥＴのゲート電極とが形成され、
前記フローティングゲート電極は、前記第１導電層をパターンニングすることで形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５において、
前記コントロールゲート電極と、前記周辺回路を構成するＭＩＳＦＥＴのゲート電極とを形成した後、前記コントロールゲート電極及び前記周辺回路を構成するＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項５において、
前部コントロールゲート電極と、前記周辺回路を構成するＭＩＳＦＥＴのゲート電極とを形成した後、前記活性領域に不純物を導入して、周辺回路を構成するＭＩＳＦＥＴのソースまたはドレインとして作用する第３半導体領域を形成する工程と、
前記活性領域に不純物を導入した後、前記コントロールゲート電極及び前記周辺回路を構成するＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項７において、
前記第３半導体領域の不純物濃度は、前記第１又は第２半導体領域の不純物濃度よりも低くされてなることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項２又は３において、
前記窒化シリコン膜は、周辺回路形成領域を覆うように形成されてなることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項２又は３において、
前記コントロールゲート電極は、ワード線と一体に形成され、かつ前記第１及び第２半導体領域の上部を第１方向に延在して構成され、
前記第１及び第２半導体領域は、お互いに前記第１方向において離隔して設けられることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
メモリセルと、周辺回路を構成するＭＩＳＦＥＴとを有する半導体集積回路装置の製造方法において、
半導体基板の主面上に形成された窒化シリコン膜に開口部を形成する工程と、  前記窒化シリコン膜に形成された開口部を通して、前記半導体基板内に不純物を導入して、メモリセルのソース又はドレインとして作用する第１半導体領域及び第２半導体領域を形成する工程と、
前記主面を熱酸化して、前記第１及び第２半導体領域上に、前記窒化シリコン膜に対して自己整合的に酸化シリコン膜を形成する工程と、
前記窒化シリコン膜を除去した後、前記酸化シリコン膜よりも薄い膜厚を有する前記メモリセルのゲート絶縁膜を形成する工程と、
前記主面に、周辺回路を構成するＭＩＳＦＥＴの活性領域を規定し、かつ前記酸化シリコン膜よりも厚い膜厚を有するフィールド絶縁膜を形成する工程と、
前記メモリセルのゲート絶縁膜及び前記第１又は第２半導体領域のうちの一方上に前記メモリセルのフローティングゲート電極となる第１導電層を形成する工程と、
第２導電層により、前記第１導電層の上部に前記メモリセルのコントロールゲート電極と、前記活性領域の上部に周辺回路を構成するＭＩＳＦＥＴのゲート電極とを形成する工程と、
前記周辺回路を構成するＭＩＳＦＥＴのゲート電極を形成した後、前記活性領域に不純物を導入して、周辺回路を構成するＭＩＳＦＥＴのソースまたはドレインとして作用する第３半導体領域を形成する工程とを含み、
前記メモリセルのチャネル形成領域は、前記半導体基板内において、前記第１半導体領域と第２半導体領域の間に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１において、
前記第１導電層を堆積した後、前記第１導電層及び前記活性領域の上部に堆積した前記第２導電層をパターンニングすることで、前記コントロールゲート電極と、前記周辺回路を構成するＭＩＳＦＥＴのゲート電極とが形成され、
前記フローティングゲート電極は、前記第１導電層をパターンニングすることで形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１１又は１２において、
前記第３半導体領域を形成するための不純物導入の後、前記コントロールゲート電極及び前記周辺回路を構成するＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１１又は１２において、
前記第３半導体領域の不純物濃度は、前記第１又は第２半導体領域の不純物濃度よりも低くされてなることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１１又は１２において、
前記コントロールゲート電極と、前記周辺回路を構成するＭＩＳＦＥＴのゲート電極とを形成した後、前記コントロールゲート電極及び前記周辺回路を構成するＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１１又は１２において、
前記窒化シリコン膜は、周辺回路形成領域を覆うように形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１１又は１２において、
前記コントロールゲート電極は、ワード線と一体に形成され、かつ前記第１及び第２半導体領域の上部を第１方向に延在して構成され、
前記第１及び第２半導体領域は、お互いに前記第１方向において離隔して設けられることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置とその製造方法に関し、例えばいわゆるフラッシュＲＯＭのように電気的に書き込みと消去動作を可能にした不揮発性記憶装置とその製造方法に利用して有効な技術に関するものである。
【背景技術】
【０００２】
マイクロコンピュータにおけるプログラムメモリには、製造工程で情報を書き込むマスクＲＯＭ（リード・オンリー・メモリ）と、製造後に情報を電気的に書き込み、紫外線の照射によって消去を行うむＥＰＲＯＭ（イレーザブル＆プログラマブル・リード・オンリー・メモリ）、消去動作も電気的に行うＥＥＰＲＯＭ（エレクトリカリ・イレーザブル＆プログラマブル・リード・オンリー・メモリ）があるが、プログラムデバッグが容易に行えることから、上記ＥＰＲＯＭ又はＥＥＰＲＯＭが広く使われている。
【０００３】
従来のＥＰＲＯＭ、あるいはＥＥＰＲＯＭの一種であるフラッシュＲＯＭは、ワード線とデータ線の交点にメモリセルを配置するというノア型のメモリアレイが主流であったが、メモリアレイを小型化するためにノア型のように専用のソース線やデータ線を持たないで、ソース線とデータ線とを埋め込みの半導体領域で構成し、隣接するメモリセル間でソース線とデータ線とを共用する、いわゆるコンタクトレスアレイが開発されている。このようなコンタクトアレイを持つ不揮発性記憶装置に関しては、特開平２−２４１０６０号公報（以下、第１公知例という）がある。
【０００４】
埋め込み層からなるデータ線間にコントロールゲートからなるＭＯＳＦＥＴと、フローティングゲートとコントロールゲートからなる不揮発性記憶素子を設けてスプリットゲート構成にしたＥＰＲＯＭとして、米国特許第４，８８７，２３８号（以下、第２公知例という）がある。
【０００５】
埋め込みＮ+ 層からなるデータ線の一方にＮ- 層を設けて非対称とし、書き込みと読み出し動作を逆バイアスで行うようにしたＥＰＲＯＭとして、１９８８年アイ・イー・イー・イー（ＩＥＥＥ）、ＩＥＤＭ８８、ｐｐ．４３２−４３５（以下、第３公知例という）がある。
【０００６】
埋め込みＮ+ 層の一方を２つのメモリセルに共通のソース線にし、それを挟んで左右に設けられる一対の埋め込みＮ+ 層をデータ線専用にし、ソース線を異にする隣接データ線間をフィールド絶縁膜で分離したフラッシュＲＯＭとして、特開平３−２５０４９５号公報（以下、第４公知例という）がある。
【０００７】
埋め込みＮ+ 層の一方の端部に接続されるトンネル絶縁膜領域をフローティングゲートの一方の下部に設けたフラッシュＲＯＭとして、特開昭６４−５７７５８号公報（以下、第５公知例という）がある。
【特許文献１】特開平２−２４１０６０号公報
【特許文献２】米国特許第４，８８７，２３８号
【特許文献３】特開平３−２５０４９５号公報
【特許文献４】特開昭６４−５７７５８号公報
【非特許文献１】１９８８年アイ・イー・イー・イー（ＩＥＥＥ）、ＩＥＤＭ８８、ｐｐ．４３２−４３５
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記第１ないし第３公知例においては、チャンネル電流を流したときに発生するホットエレクトロンをフローティングに注入して書き込み動作を行うものである。このため、不揮発性記憶素子のドレインには、約８Ｖ程度の高い電圧を印加する必要があること、及びこのときに数百μＡ〜１ｍＡ程度のチャンネル電流を流す必要がある。この結果、書き込みの低電圧化が困難となるばかりでなく、上記のような大きなチャンネル電流を流すために内部回路にて形成された昇圧電圧により、上記書き込み高電圧を形成することが極めて難しく、外部に書き込み用の高電圧電源を必要とする。また、データ線を拡散層で構成しており、その寄生抵抗の抵抗値が数十ないし百Ω程度と大きいので、上記のように大きなチャンネル電流に対応した書き込み電流による電圧降下が無視できなく、データ線に接続される位置によって、不揮発性記憶素子のドレインに印加される書き込み電圧が異なり、安定した書き込み動作が行えなくなるという問題がある。
【０００９】
上記第４公知例においては、上記同様な問題を有することの他、埋め込みＮ+ 層からなるデータ線をフィールド絶縁膜により分離するので、フィールド絶縁膜の幅、フローティングゲートとフィールド絶縁膜間のマスク合わせ余裕が必要となり、結局メモリセルサイズを大きくしてしまうという問題を有する。
【００１０】
上記第５公知例においては、トンネル領域（トンネル絶縁膜）をフローティングゲートからはみ出さずに、かつ、一方の埋め込みＮ+ 層のみと重なるように形成する必要がある。このため、トンネル領域とフローティングゲート間のマスク合わせ余裕が必要となり、メモリセルサイズが大きくなってしまう。
【００１１】
この発明の目的は、実質的なメモリセルサイズを小さくし、かつ実質的に低電圧動作及び低電流動作を実現した不揮発性記憶装置とその製造方法を提供することにある。この発明の他の目的は、実質的に低電圧動作及び低電流動作を実現した不揮発性記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介してフローティングゲートを設け、このフローティングゲートの上部に第２ゲート絶縁膜を介してコントロールゲートを設け、上記フローティングゲートを挟むように半導体基板上に形成された第２導電型の一対のソース，ドレインを構成する半導体領域のうちの一方のソース，ドレインにおいてフローティングゲートとオーバーラップする部分に低濃度の第２導電型の半導体領域を設け、フローティングゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって上記一対のソース，ドレインのうちの他方のソース，ドレインに電子を引き抜くという書き込み動作と、上記一対のソース，ドレイン又は半導体基板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によってフローティングゲートに電子を注入するという消去動作と、上記コントロールゲートの電位を高くして一方のソース，ドレイン領域から他方のソース，ドレイン領域にメモリ電流が流れるか否かをセンスするという読み出し動作を行わせる。
【００１３】
また、第１導電型の半導体基板の一主面に形成された一対のソース，ドレインを構成する第２導電型の半導体領域のうち一方のソース，ドレイン領域に対して第１ゲート絶縁膜を介して一端がオーバーラップするようフローティングゲートを形成し、このフローティングゲートの上部及びその他端側と他方のソース，ドレインとの間の半導体基板上部において第２ゲート絶縁膜を介してコントロールゲートを設け、フローティングゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって上記一対のソース，ドレインのうちの一方のソース，ドレインに電子を引き抜くという書き込み動作と、上記一方のソース，ドレイン又は半導体基板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によってフローティングゲートに電子を注入するという消去動作と、上記コントロールゲートの電位を高くして他方のソース，ドレイン領域から一方のソース，ドレイン領域にメモリ電流が流れるか否かをセンスするという読み出し動作を行わせる。
【発明の効果】
【００１４】
上記した手段によれば、１つのソース，ドレインをワード線方向に隣接する２つのメモリセルに対して、データ線又はソース線として互いに共用できるからメモリセルサイズの実質的な小型化が可能となり、トンネル電流によって書き込み動作と消去動作を行うものであるので、書き込み動作や消去動作に必要な高電圧を内部回路により形成することができる。
【発明を実施するための最良の形態】
【００１５】
図１には、この発明に係る不揮発性記憶装置の一実施例のメモリアレイ部の回路図が示されている。同図には、代表としてワード線Ｗ０〜Ｗ２、データ線Ｄ０〜Ｄ３と、メモリセルＱ００〜Ｑ２２が例示的に示されている。
【００１６】
メモリセルは、Ｑ０２により例示的に示されているように、黒く示した一方のソース，ドレインは埋め込みＮ+ 層からなり、フローティングゲートと第１ゲート絶縁膜を介してオーバーラップする部分を持つ。これに対して、線で示された他方のソース，ドレインは、埋め込みＮ- 層からなり、フローティングゲートと第１ゲート絶縁膜を介してオーバーラップする部分を持つ。
【００１７】
メモリセルＱ０１について説明すると、データ線Ｄ２に接続されるソース，ドレインは、上記のように埋め込みＮ+ 層であるが、同じデータ線Ｄ２に接続される隣接するメモリセルＱ０２においては、上記のように埋め込みＮ- 層からなるものである。それ故、１つのデータ線Ｄ２は、埋め込みＮ+ 層が同図において縦方向に延長されて構成され、その右端にＮ- 層が並んで配置される。このことは、次に説明するレイアウト図及び断面構造図から明らかになるであろう。
【００１８】
ワード線Ｗ０〜Ｗ２は、上記データ線Ｄ０〜Ｄ３と交差するよう同図において横方向に延長される。ワード線Ｗ０は、同じ行に配置されるメモリセルＱ００〜Ｑ０２のコントロールゲートに接続される。実際には、後述するようにコントロールゲートとワード線と一体的に形成される。
【００１９】
上記のようなメモリアレイの構成では、データ線Ｄ１は、その左側に配置されるメモリセルＱ００〜Ｑ２０に対してはソース線とし、右側に配置されるメモリセルＱ０１〜Ｑ２１に対してドレイン線として共通に用いられる。同様に、データ線Ｄ２は、その左側に配置されるメモリセルＱ０１〜Ｑ２１に対してはソース線とし、右側に配置されるメモリセルＱ０２〜Ｑ２２に対してドレイン線として共通に用いられる。このように、メモリアレイの両端のデータ線Ｄ０とＤ３を除いて、その中間に配置されるデータ線Ｄ１，Ｄ２を、ワード線方向に隣接する２つのメモリセルのソース，ドレインに共用できるから、メモリセルサイズを実質的に小さく形成することができる。
【００２０】
図２には、上記メモリアレイ部の一実施例のレイアウト図が示されている。同図において、細い実線で示されたようにコントロールゲートと一体的に形成されるワード線Ｗ０〜Ｗ２が横方向に延長されている。これに対して、一点鎖線で示されたデータ線Ｄ０〜Ｄ３は、上記ワード線と交差するように縦方向に延長される。データ線Ｄ０について説明すると、比較的大きな幅をもって形成された埋め込みＮ+ 層に対して、その右側にそって比較的細い幅をもって形成される埋め込みＮ- 層が設けられる。他のデータ線Ｄ１〜Ｄ３においても同様である。
【００２１】
上記２つのデータ線Ｄ０，Ｄ１の間には、実線で示されたフローティングゲートが設けられる。フローティングゲートは、その左右両端が上記データ線Ｄ０とＤ１とオーバーラップするように形成される。このとき、フローティングゲートの左端はデータ線Ｄ０を構成する上記埋め込みＮ- 層にオーバーラップし、右端はデータ線Ｄ１を構成する上記埋め込みＮ+ 層にオーバーラップする。
【００２２】
図３の（Ａ）には、図２の矢印Ａ方向の概略構造断面図が示され、（Ｂ）には、図２の矢印Ｂ方向の概略構造断面図が示されている。（Ａ）においては、ワード線に沿った断面図であり、データ線Ｄ０〜Ｄ３は埋め込みＮ+ 層に対して右側に埋め込みＮ- 層が形成されるよう左右非対称に構成される。上記Ｎ- 層とＮ+ 層間の基板表面には、トンネル絶縁膜を構成する薄い厚さの第１ゲート絶縁膜を介して、フローティングゲートＦＧが形成される。このフローティングゲートＦＧの両端は、上記第１ゲート絶縁膜を介してＮ- 層とＮ+ 層にオーバーラップしていてる。コントロールゲートＣＧと一体的に構成されるワード線Ｗ０は、上記フローティングゲートＦＧの上部に第２ゲート絶縁膜を介して形成される。
【００２３】
図３（Ｂ）においては、２つのワード線の間のメモリセルが形成されない部分の概略構造断面図が示されている。図２では、省略されているが、（Ｂ）に示すように素子が形成されない部分には、Ｐ型チャンネルストッパー領域が形成されて隣接するメモリセル間でリーク電流が流れないようにされる。
【００２４】
図４の（Ａ）には、図２の矢印Ｃ方向の概略構造断面図が示され、（Ｂ）には、図２の矢印Ｄ方向の概略構造断面図が示され、（Ｃ）には図２の矢印Ｅ方向の概略構造断面図が示されている。
【００２５】
図４（Ａ）においては、隣接するデータ線間に沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロールゲートＣＧ）、第２ゲート絶縁膜、フローティングゲートＦＧ、第１ゲート絶縁膜及びＰ型チャンネルストッパー領域及び基板Ｐ- との関係が示されている。
【００２６】
図４（Ｂ）においては、データ線に沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロールゲートＣＧ）、データ線Ｄ１を構成する埋め込みＮ+ 層及び基板Ｐ- との関係が示されている。
【００２７】
図４（Ｃ）においては、データ線に沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロールゲートＣＧ）、データ線Ｄ１を構成する埋め込みＮ- 層及び基板Ｐ- との関係が示されている。
【００２８】
図５には、この発明に係る不揮発性記憶装置の他の一実施例のメモリアレイ部の回路図が示されている。同図には、代表としてワード線Ｗ０〜Ｗ２、データ線Ｄ０〜Ｄ３と、メモリセルＱ００〜Ｑ２２が例示的に示されている。
【００２９】
メモリセルは、Ｑ０２により例示的に示されているように、フローティングゲートとコントロールゲートとを持つ素子ＱＢと、コントロールゲートとのみを持つ素子ＱＡとが直列形態にされた、いわゆるスプリットゲート構造とされている。素子ＱＢは、第１ゲート絶縁膜を介してフローティングゲートが形成され、その上に第２ゲート絶縁膜を介してコントロールゲートが形成される。素子ＱＡは、第３ゲート絶縁膜を介してコントロールゲートが形成される。
【００３０】
メモリセルＱ０１について説明すると、データ線Ｄ２側には上記素子ＱＢが配置され、同じデータ線Ｄ２に接続される隣接するメモリセルＱ０２においては、素子ＱＡが配置される。ワード線Ｗ０〜Ｗ２は、上記データ線Ｄ０〜Ｄ３と交差するよう同図において横方向に延長される。ワード線Ｗ０は、同じ行に配置されるメモリセルＱ００〜Ｑ０２のコントロールゲートに接続される。実際には、後述するようにコントロールゲートとワード線と一体的に形成される。
【００３１】
上記のようなメモリアレイの構成では、データ線Ｄ１は、その左側に配置されるメモリセルＱ００〜Ｑ２０に対してはソース線とし、右側に配置されるメモリセルＱ０１〜Ｑ２１に対してドレイン線として共通に用いられる。同様に、データ線Ｄ２は、その左側に配置されるメモリセルＱ０１〜Ｑ２１に対してはソース線とし、右側に配置されるメモリセルＱ０２〜Ｑ２２に対してドレイン線として共通に用いられる。このように、メモリアレイの両端のデータ線Ｄ０とＤ３を除いて、その中間に配置されるデータ線Ｄ１，Ｄ２を、ワード線方向に隣接する２つのメモリセルのソース，ドレインに共用できるから、メモリセルサイズを実質的に小さく形成することができる。
【００３２】
図６には、上記メモリアレイ部の一実施例のレイアウト図が示されている。同図において、細い実線で示されたようにコントロールゲートと一体的に形成されるワード線Ｗ０〜Ｗ２が横方向に延長されている。これに対して、一点鎖線で示されたデータ線Ｄ０〜Ｄ３は、上記ワード線と交差するように縦方向に延長される。
【００３３】
上記２つのデータ線Ｄ０，Ｄ１の間には、実線で示されたフローティングゲートが設けられる。フローティングゲートは、その右端が上記データ線Ｄ１とオーバーラップするように形成される。このとき、フローティングゲートの左端はデータ線Ｄ０と一定の間隔をもって形成される。この間隔の部分にコントロールゲートのみを持つ素子ＱＡが形成される。
【００３４】
図７の（Ａ）には、図６の矢印Ａ方向の概略構造断面図が示され、（Ｂ）には、図６の矢印Ｂ方向の概略構造断面図が示されている。（Ａ）においては、ワード線に沿った断面図であり、データ線Ｄ０〜Ｄ３は埋め込みＮ+ 層から構成される。左右一対のデータ線のうち、右側に配置されるＮ+ 層間に対して、トンネル絶縁膜を構成する薄い厚さの第１ゲート絶縁膜を介して、右端がオーバーラップするようフローティングゲートＦＧが形成される。このフローティングゲートＧＧの左端は、上記一対のデータ線間の中間部で終端されている。第１ゲート絶縁膜は、例えば８ｎｍ程度の薄いトンネル絶縁膜である。
【００３５】
上記フローティングゲートＦＧの上には、第２ゲート絶縁膜を介してワード線Ｗ０と一体的に形成されるコントロールゲートＣＧが設けられる。このコントロールゲートＣＧは、上記フローティングゲートＦＧの左端と左側のデータ線との間の基板表面において第３ゲート絶縁膜を介して形成される。上記第２ゲート絶縁膜と第３ゲート絶縁膜は、特に制限されないが、通常のＭＯＳＦＥＴのゲート絶縁膜と同様に約２０ｎｍ程度の厚さに形成される。
【００３６】
図７（Ｂ）においては、２つのワード線の間のメモリセルが形成されない部分の概略構造断面図が示されている。図２では、省略されているが、（Ｂ）に示すように素子が形成されない部分には、Ｐ型チャンネルストッパー領域が形成されて隣接するメモリセル間でリーク電流が流れないようにされる。
【００３７】
図８の（Ａ）には、図６の矢印Ｃ方向の概略構造断面図が示され、（Ｂ）には、図６の矢印Ｄ方向の概略構造断面図が示され、（Ｃ）には図６の矢印Ｅ方向の概略構造断面図が示されている。
【００３８】
図８（Ａ）においては、隣接するデータ線間に沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロールゲートＣＧ）、第２ゲート絶縁膜、フローティングゲートＦＧ、第１ゲート絶縁膜及びＰ型チャンネルストッパー領域及び基板Ｐ- との関係が示されている。
【００３９】
図８（Ｂ）においては、縦方向に並ぶフローティングゲートに沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロールゲートＣＧ）、フローティングゲートＦＧ、Ｐ型チャンネルストッパー、及び基板Ｐ- との関係が示されている。
【００４０】
図８（Ｃ）においては、データ線に沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロールゲートＣＧ）、データ線Ｄ２を構成する埋め込みＮ+ 層及び基板Ｐ- との関係が示されている。
【００４１】
図９には、上記図１の実施例に対応したメモリアレイの書き込み動作の一例を説明するための回路図が示されている。この実施例では、メモリセルのフローティングゲートＦＧから電子をＦ−Ｎ（ファウラー・ノルトハイス）トンネル電流によってソース線側に引き抜くことを書き込み動作という。同図には、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチＳＷＷにより行われ、データ線とソース線の選択はデータ線選択スイッチＳＷＤにより行われる。
【００４２】
例示的に示されたワード線Ｗ０とＷｊのうち、ワード線Ｗ０を選択し、例示的に示されたデータ線Ｄ１〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモリセルＱ０１を選択ビットとして書き込み動作を行う場合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのスイッチＳ６により−ＶＰＰＷのような負の高電圧が供給される。この電圧−ＶＰＰＷは、例えば−７Ｖのような電圧にされる。ワード線Ｗｊのような非選択のワード線には、スイッチＳ７等により回路の接地電位が与えられる。
【００４３】
データ線Ｄ１は、データ線スイッチＳＷＤのスイッチＳ２によりフローティング（ＯＰＥＮ）状態又は回路の接地電位ＧＮＤが与えられる。これに対して、データ線Ｄ２には、スイッチＳ３により電源電圧ＶＣＣに対応した約５Ｖの書き込み電圧ＶＤＷが供給される。他のデータ線Ｄ０、Ｄ３及びＤ４等の非選択状態にされるものには、スイッチＳ１、Ｓ３及びＳ４により上記同様にフローティング状態か又は回路の接地電位が与えられる。
【００４４】
この状態により、メモリセルＱ０１のフローティングゲートの電位は、Ｐ型半導体基板／第１ゲート絶縁膜／フローティングゲートからなる第１容量Ｃ１と、フローティングゲート／第２ゲート絶縁膜／コントロールゲートからなる第２容量Ｃ２と、埋め込みＮ+ 層／第１ゲート絶縁膜／フローティングゲートＣ３との容量比、上記コントロールゲートの電位−ＶＰＰＷ（−７Ｖ）、データ線Ｄ２の電位ＶＤＷ（５Ｖ）及び基板電位０Ｖにより決められ、上記電圧ＶＤＷより低い電位ＶＦとなる。そして、ＶＤＷ−ＶＦなる電圧が第１ゲート絶縁膜に加わる結果、Ｆ−Ｎトンネル電流が流れてフローティングゲート中の電子がデータ線Ｄ２を構成する埋め込みＮ+ に放出される。この結果、消去状態のおいて約５Ｖ程度の高いしきい値電圧を持つメモリセルＱ０１が、上記電子の放出により１Ｖ程度に低くされる。
【００４５】
上記埋め込みＮ+ を共有する非選択のメモリセルＱ０２において、第１ゲート絶縁膜を介してフローティングゲートとオーバーラップするのは、上記のような高不純物濃度のＮ+ 層ではなく、低不純物濃度のＮ- 層である。このような低濃度のＮ- 層においては、フローティングゲートとオーバーラップする部分に空乏層又はＰ型反転層が形成される。このような空乏層が形成されると、Ｎ- 層とフローティンクゲート間に加わる電圧ＶＤＷ−ＶＦ’の一部が上記空乏層形成に使用されるので、第１ゲート絶縁膜に加わる電圧がその分小さくなり、上記のようなＦ−Ｎトンネル電流が流れない。
【００４６】
言い換えるならば、上記のような空乏層によって、フローティングゲート／第１ゲート絶縁膜／Ｎ- 層間の容量Ｃ４と、上記空乏層による容量Ｃ５との直列回路に、上記電圧ＶＤＷ−ＶＦ’が印加されることとなる。この結果、第１ゲート絶縁膜に印加される電圧が、上記容量Ｃ４，Ｃ５によって分圧されて小さくされるので、上記選択ビットのようなＦ−Ｎトンネル電流が流れない。あるいは、上記Ｎ- 層の表面にＰ型反転層が形成れると、その表面の電位はＰ型半導体基板（Ｐ- ）の電位である０Ｖ（ＧＮＤ）にされる。この結果、第１ゲート絶縁膜には電圧ＶＦ’しか印加されなのでＦ−Ｎトンネル電流は流れない。
【００４７】
なお、選択ビットＱ０１に対応したＮ+ 層の表面においては、不純物濃度が高いので、フローティングゲートとオーバーラップする部分には空乏層は形成されない。もし形成されたとしても実質的には無視できる程度のものである。また、非選択ビットＱ０２のフローティングゲートの電位は、データ線Ｄ３の電位が０Ｖ又はフローティングであるので、選択ビットＱ０１のフローティングゲートの電位ＶＦに比べて若干高くなるのでＶＦ’のように表している。
【００４８】
上記書き込み電圧ＶＤＷが印加されるデータ線Ｄ２を共有しない、他の非選択のデータ線に接続されるメモリセルＱ００やＱ０３においては、第１ゲート絶縁膜には上記ＦＧ’のような電圧しか印加されないからトンネル電流が流れない。このようにして、選択ワード線Ｗ０に接続されるメモリセルのうち、１つのメモリセルＱ０１にだけ書き込みが行われ、データ線Ｄ２を共有するメモリセルＱ０２を含めて、非選択のメモリセルＱ００、Ｑ０２及びＱ０３には書き込み動作が行われない。非選択のワード線は、回路の接地電位のような０Ｖにするものに代えて、書き込み電圧ＶＤＷのような５Ｖにするものであってもよい。このような構成においては、書き込み電圧ＶＤＷが印加される埋め込みデータ線Ｄ２と非選択ワード線Ｗｊの間の電位差が小さくなり、データ線ディスターブによって、フローティングゲートから電子が放出されることがより確実に防止できる。
【００４９】
図１０には、ワード線方向の概略素子構造断面図によって、上記書き込み状態が示されている。上記のような電位関係を作り出すことにより、メモリセルＱ０１には、フローティングゲートＦＧの電子が、第１ゲート絶縁膜を通して流れるトンネル電流によって同図に実線の矢印で示したようにデータ線Ｄ２を構成する埋め込みＮ+ 層に放出される。
【００５０】
図１１には、上記図１の実施例に対応したメモリアレイの消去動作の一例を説明するための回路図が示されている。この実施例では、メモリセルのフローティングゲートＦＧに電子をＦ−Ｎトンネル電流によって注入することを消去動作という。同図には、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチＳＷＷにより行われ、データ線とソース線の選択はデータ線選択スイッチＳＷＤにより行われる。
【００５１】
例示的に示されたワード線Ｗ０とＷｊのうち、ワード線Ｗ０を選択してそれに接続れるメモリセルを一斉に消去させる動作を行う場合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのスイッチＳ６によりＶＰＰＷのような正の高電圧が供給される。この電圧ＶＰＰＥは、例えば１２Ｖのような電圧にされる。ワード線Ｗｊのような非選択のワード線には、スイッチＳ７等により回路の接地電位が与えられる。全データ線Ｄ０〜Ｄ４は、データ線スイッチＳＷＤのスイッチＳ１〜Ｓ５により回路の接地電位がが与えられる。
【００５２】
この状態により、メモリセルＱ００〜Ｑ０３のフローティングゲートＦＧの電位ＶＦは、Ｐ型半導体基板／第１ゲート絶縁膜／フローティングゲートからなる第１容量Ｃ１と、埋め込みＮ+ 層／第１ゲート絶縁膜／フローティングゲートＣ３との並列合成容量（Ｃ１＋Ｃ３）と、フローティングゲート／第２ゲート絶縁膜／コントロールゲートからなる第２容量Ｃ２との容量比、上記コントロールゲートの電位ＶＰＰＥ（１２Ｖ）、データ線Ｄ１〜Ｄ４電位０Ｖ及び基板電位０Ｖにより決められた比較的高い電位にされる。この電圧ＶＦが第１ゲート絶縁膜に加わる結果、第１ゲート絶縁膜にＦ−Ｎトンネル電流が流れてＮ+ 層及び基板Ｐの表面反転層Ｎから電子がフローティングゲートに注入される。この結果、メモリセルＱ００〜Ｑ０３は、約５Ｖ程度の高いしきい値電圧を持つように高くされる。
【００５３】
このとき、非選択のワード線においては、データ線又は基板と同じ接地電位が与えられないるので、上記のようなトンネル電流が流れることはなくので、メモリセルＱｊ０〜Ｑｊ３等はもとの記憶状態を維持している。
【００５４】
上記のように消去動作は、ワード線単位で行われるので、複数ワード線あるいは必要に応じて全ワード線を上記のような消去用の高電圧ＶＰＰＥにすることにより、それらに接続れるメモリセルの記憶情報を一斉に消去させるようにしてもよい。
【００５５】
図１２には、上記図１の実施例に対応したメモリアレイの読み出し動作の一例を説明するための回路図が示されている。同図には、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチＳＷＷにより行われ、データ線とソース線の選択はデータ線選択スイッチＳＷＤにより行われる。
【００５６】
例示的に示されたワード線Ｗ０とＷｊのうち、ワード線Ｗ０に接続されるメモリセルＱ０１の読み出しを行う場合、メモリセルＱ０１の埋め込みＮ- 層に接する側のデータ線Ｄ１を、データ線選択スイッチＳＷＤのスイッチＳ２により読み出し電圧ＶＤＲを供給する。この電圧ＶＤＲは、約３Ｖのような比較的低い電位にされる。メモリセルＱ０１の埋め込みＮ+ 層に接する側のデータ線Ｄ２の電位はスイッチＳ３により回路の接地電位が与えられる。他の非選択のデータ線Ｄ０、Ｄ３及びＤ４には、スイッチＳ１、Ｓ４及びＳ５によりフローティング状態（ＯＰＥＮ）にされる。
【００５７】
選択されるワード線Ｗ０には、ワード線選択スイッチＳＷＷのスイッチＳ６により選択電圧ＶＷＲが供給され、非選択のワード線Ｗｊには回路のスイッチＳ７等により、回路の接地電位が与えられる。
【００５８】
この状態により、メモリセルＱ０１に書き込みが行われていると、そのしきい値電圧が１Ｖ程度に低くされているのでオン状態となり、データ線Ｄ１からデータ線Ｄ２に向かってメモリ電流が流れる。もしも、メモリセルＱ１に書き込み動作が行われていなと、しきい値電圧が５Ｖのように大きくなっているのでメモリ電流が流れない。このようなメモリ電流の有無は、データ線Ｄ１に選択電圧ＶＤＲを供給するセンスアンプにより、識別されてロウレベル／ハイレベルの出力信号として出力される。このようなセンスアンプの構成は、従来のＥＰＲＯＭ等で用いられるセンスアンプと同様なものを利用することができる。
【００５９】
上記選択データ線Ｄ１と選択ワード線Ｗ０を共用するメモリセルＱ００では、データ線Ｄ０がフローティング状態であるのでメモリ電流は流れない。同様に、選択データ線Ｄ２と選択ワード線を共用するメモリセルＱ０２では、データ線Ｄ３がフローティング状態であるのでメモリ電流は流れない。ワード線が選択状態で両データ線が非選択のメモリセルＱ０３等では、両データ線がフローティングであるのでメモリ電流は流れない。
【００６０】
この実施例では、読み出し動作を行うメモリセルＱ０２のＮ- 層側のデータ線Ｄ１を高電位にしてドレインとして作用させて、Ｎ+ 層側をソース線としてメモリ電流を流すようにしている。この構成により、読み出し動作においてドレイン近傍での高電界が生じないのでホットエレクトロンが発生しない。それ故、読み出し動作のときにフローティンクゲートにホットエレクトロンを注入して、等価的に消去動作を行うという誤動作を防止することができる。これにより、読み出し電圧ＶＤＲは、高くして大きな読み出し電流を流すことができ、読み出し動作の高速化が可能になる。
【００６１】
なお、非選択のメモリセルＱ００においては、上記読み出し電圧ＶＤＲが供給されるデータ線に、高不純物濃度のＮ+ 層が接しているが、データ線Ｄ０のフローティンク状態によりチャンネル電流が流れないので、ホットエレクトロンの発生がなく、上記同様な誤消去を防止することができる。
【００６２】
以上の動作説明においては、発明の理解を容易にするために、書き込み動作、消去動作及び読み出し動作のそれぞれにおいて、ワード線選択スイッチＳＷＷ、データ線選択スイッチＳＷＤを分けて示したが、実際には１つのメモリアレイに対して、書き込み動作、消去動作及び読み出し動作が行われる。それ故、スイッチＳ１〜Ｓ５及びＳ６，Ｓ７においては、上記３つの動作モードに対応した電圧選択を行うような機能が設けられるものである。
【００６３】
図１３には、読み出し動作の他の一例を説明するための回路図が示されている。同図においても、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチＳＷＷにより行われ、データ線とソース線の選択はデータ線選択スイッチＳＷＤにより行われる。
【００６４】
この実施例では、データ線選択スイッチＳＷＤの簡素化を図るために、言い換えるならば、書き込み動作との整合性を採るために、メモリセルＱ０１の選択を行う場合にはデータ線Ｄ２に、スイッチＳ３により読み出し電圧ＶＤＲを供給し、データ線Ｄ１にスイッチＳ２により回路の接地電位を供給する。この構成では、図９の書き込み動作と同様にスイッチＳ２とＳ３を制御できる。すなわち、書き込み動作のときにはスイッチＳ３により、書き込み電圧ＶＤＷを供給し、読み出し動作のときにはそれを読み出し電圧ＶＤＲに変えればよい。
【００６５】
ただし、記憶素子の構造が、前記図３の実施例と同じときには、読み出し動作のときにドレイン近傍でホットエレクトロンが発生して、等価的に消去動作を行わせるという問題が生じる。このようなホットエレクトロンの発生を防止するためには、読み出し電圧ＶＤＲを１Ｖ程度に低くすればよいが、メモリ電流が小さくなり、読み出し速度がその分遅くなってしまう。そこで、高速な読み出し動作を行うようにするために、メモリセルの素子構造が次に説明するように若干異なるようにされる。
【００６６】
図１４には、ワード線方向の概略構造断面図が示されている。この実施例では、低濃度の埋め込みＮ- 層に中に高濃度の埋め込みＮ+ 層が形成される。ただし、高濃度の埋め込み層Ｎ+ 層は、フローティングゲートＦＧの右側において第１ゲート絶縁膜を介してオーバーラップするよう構成される。上記フローティングゲートの左端は、低濃度の埋め込み層Ｎ- 層のみと第１ゲート絶縁膜を介してオーバーラップするよう構成されている。
【００６７】
上記のような構造を採ることにより、読み出し動作において、メモリセルＱ０１が接続されるデータ線Ｄ２に読み出し電圧ＶＤＲを供給し、データ線Ｄ１に回路の接地電位ＧＮＤを供給して、同図に矢印で示したようなメモリ電流を流すとき、上記読み出し電圧ＶＤＲが供給される高濃度の埋め込みＮ+ 層とチャンネル領域との間に低濃度のＮ- 層が存在するために、前記同様に高電界が作用することなく、ホットエレクトロンが発生しない。これにより、読み出し動作での誤消去を防止することができる。
【００６８】
書き込み動作においては、上記高濃度の埋め込み層Ｎ+ とフローティングゲートＦＧとが第１ゲート絶縁膜を介してオーバーラップしているため、前記同様に書き込み動作が行われる。また、データ線Ｄ２を共用するメモリセルＱ０２には、上記低濃度の埋め込み層Ｎ- が設けられているから、前記同様にＦ−Ｎトンネル電流が流れない。消去動作も、前記同様にして行うことができる。
【００６９】
図１５には、前記図５の実施例に対応したメモリアレイの書き込み動作の一例を説明するための回路図が示され、図１６にはその概略構造断面図が示されている。この実施例においても、メモリセルのフローティングゲートＦＧから電子をＦ−Ｎトンネル電流によってソース線側に引き抜くことを書き込み動作という。同図には、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチＳＷＷにより行われ、データ線とソース線の選択はデータ線選択スイッチＳＷＤにより行われる。
【００７０】
例示的に示されたワード線Ｗ０とＷｊのうち、ワード線Ｗ０を選択し、例示的に示されたデータ線Ｄ０〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモリセルＱ０１を選択ビットとして書き込み動作を行う場合、前記図９の実施例と同様に選択ワード線Ｗ０にはワード線スイッチＳＷＷのスイッチＳ６により−ＶＰＰＷのような負の高電圧が供給される。この電圧−ＶＰＰＷは、例えば−７Ｖのような電圧にされる。ワード線Ｗｊのような非選択のワード線には、スイッチＳ７等により回路の接地電位が与えられる。
【００７１】
前記図９の実施例と同様にデータ線Ｄ１は、データ線スイッチＳＷＤのスイッチＳ２によりフローティング（ＯＰＥＮ）状態又は回路の接地電位ＧＮＤが与えられる。これに対して、データ線Ｄ２には、スイッチＳ３により電源電圧ＶＣＣに対応した約５Ｖの書き込み電圧ＶＤＷが供給される。他のデータ線Ｄ０、Ｄ３及びＤ４等の非選択状態にされるものには、スイッチＳ１、Ｓ３及びＳ４により上記同様にフローティング状態か又は回路の接地電位が与えられる。
【００７２】
この状態により、メモリセルＱ０１のフローティングゲートの電位は、Ｐ型半導体基板／第１ゲート絶縁膜／フローティングゲートからなる第１容量Ｃ１と、フローティングゲート／第２ゲート絶縁膜／コントロールゲートからなる第２容量Ｃ２と、埋め込みＮ+ 層／第１ゲート絶縁膜／フローティングゲートＣ３との容量比、上記コントロールゲートの電位−ＶＰＰＷ（−７Ｖ）、データ線Ｄ２の電位ＶＤＷ（５Ｖ）及び基板電位０Ｖにより決められ、上記電圧ＶＤＷより低い電位ＶＦとなる。そして、ＶＤＷ−ＶＦなる電圧が第１ゲート絶縁膜に加わる結果、Ｆ−Ｎトンネル電流が流れてフローティングゲート中の電子がデータ線Ｄ２を構成する埋め込みＮ+ に放出される。この結果、消去状態のおいて約５Ｖ程度の高いしきい値電圧を持つメモリセルＱ０１が、上記電子の放出により１Ｖ程度に低くされる。仮に、過剰な書き込みによって負のしきい値電圧を持つようにされても、素子ＱＡによって選択されたメモリセルにのみ電流が流れるようにされるので問題ない。
【００７３】
上記埋め込みＮ+ を共有する非選択のメモリセルＱ０２において、第３ゲート絶縁膜により構成される素子ＱＡが、フローティングゲートを持つ素子ＱＢとデータ線Ｄ１の間に配置されている。素子ＱＡのゲート電極には−ＶＰＰＷなる負の電圧が供給されているので、素子ＱＡはオフ状態となる。この結果、素子ＱＢのフローティングゲートにはデータ線Ｄ１の書込み電圧ＶＤＷが供給されないので、第１ゲート絶縁膜にはＶＦ’なる電圧しか加わらず、上記のようなＦ−Ｎトンネル電流が流れない。
【００７４】
なお、選択ビットＱ０１に対応したＮ+ 層の表面においては、不純物濃度が高いので、フローティングゲートとオーバーラップする部分には空乏層は形成されない。もし形成されたとしても実質的には無視できる程度のものである。
【００７５】
また、非選択ビットＱ０２のフローティングゲートの電位は、データ線Ｄ３の電位が０Ｖ又はフローティングであるので、選択ビットＱ０１のフローティングゲートの電位ＶＧに比べて若干高くなるのでＶＦ’のように表している。
【００７６】
上記書き込み電圧ＶＤＷが印加されるデータ線Ｄ２を共有しない、他の非選択のデータ線に接続されるメモリセルＱ００やＱ０３においては、第１ゲート絶縁膜には上記ＶＦ’のような電圧しか印加されないからトンネル電流が流れない。このようにして、選択ワード線Ｗ０に接続されるメモリセルのうち、１つのメモリセルＱ０１にだけ書き込みが行われ、データ線Ｄ２を共有するメモリセルＱ０２を含めて、非選択のメモリセルＱ００、Ｑ０２及びＱ０３には書き込み動作が行われない。
【００７７】
図１７には、上記図５の実施例に対応したメモリアレイの消去動作の一例を説明するための回路図が示されている。この実施例では、メモリセルのフローティングゲートＦＧに電子をＦ−Ｎトンネル電流によって注入することを消去動作という。同図には、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチＳＷＷにより行われ、データ線とソース線の選択はデータ線選択スイッチＳＷＤにより行われる。
【００７８】
例示的に示されたワード線Ｗ０とＷｊのうち、ワード線Ｗ０を選択してそれに接続れるメモリセルを一斉に消去させる動作を行う場合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのスイッチＳ６によりＶＰＰＷのような正の高電圧が供給される。この電圧ＶＰＰＥは、例えば１２Ｖのような電圧にされる。ワード線Ｗｊのような非選択のワード線には、スイッチＳ７等により回路の接地電位が与えられる。全データ線Ｄ０〜Ｄ４は、データ線スイッチＳＷＤのスイッチＳ１〜Ｓ５により回路の接地電位がが与えられる。
【００７９】
この状態により、メモリセルＱ００〜Ｑ０３のフローティングゲートＦＧの電位ＶＦは、Ｐ型半導体基板／第１ゲート絶縁膜／フローティングゲートからなる第１容量Ｃ１と、埋め込みＮ+ 層／第１ゲート絶縁膜／フローティングゲートＣ３との並列合成容量（Ｃ１＋Ｃ３）と、フローティングゲート／第２ゲート絶縁膜／コントロールゲートからなる第２容量Ｃ２との容量比、上記コントロールゲートの電位ＶＰＰＥ（１２Ｖ）、データ線Ｄ１〜Ｄ４電位０Ｖ及び基板電位０Ｖにより決められた比較的高い電位にされる。この電圧ＶＦが第１ゲート絶縁膜に加わる結果、第１ゲート絶縁膜にＦ−Ｎトンネル電流が流れてＮ+ 層及び基板Ｐの表面反転層Ｎから電子がフローティングゲートに注入される。この結果、メモリセルＱ００〜Ｑ０３は、約５Ｖ程度の高いしきい値電圧を持つように高くされる。
【００８０】
このとき、非選択のワード線においては、データ線又は基板と同じ接地電位が与えられないるので、上記のようなトンネル電流が流れることはなくので、メモリセルＱｊ０〜Ｑｊ３等はもとの記憶状態を維持している。
【００８１】
上記のように消去動作は、ワード線単位で行われるので、複数ワード線あるいは必要に応じて全ワード線を上記のような消去用の高電圧ＶＰＰＥにすることにより、それらに接続れるメモリセルの記憶情報を一斉に消去させるようにしてもよい。
【００８２】
図１８には、上記図５の実施例に対応したメモリアレイの読み出し動作の一例を説明するための回路図が示されている。同図には、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチＳＷＷにより行われ、データ線とソース線の選択はデータ線選択スイッチＳＷＤにより行われる。
【００８３】
例示的に示されたワード線Ｗ０とＷｊのうち、ワード線Ｗ０に接続されるメモリセルＱ０１の読み出しを行う場合、メモリセルＱ０１のスイッチ素子ＱＡが接続されるデータ線Ｄ１を、データ線選択スイッチＳＷＤのスイッチＳ２により読み出し電圧ＶＤＲを供給する。この電圧ＶＤＲは、約３Ｖのような比較的低い電位にされる。メモリセルＱ０１の記憶素子ＱＢが接続されるデータ線Ｄ２の電位はスイッチＳ３により回路の接地電位が与えられる。他の非選択のデータ線Ｄ０、Ｄ３及びＤ４には、スイッチＳ１、Ｓ４及びＳ５によりフローティング状態（ＯＰＥＮ）にされる。
【００８４】
選択されるワード線Ｗ０には、ワード線選択スイッチＳＷＷのスイッチＳ６により約５Ｖのような選択電圧ＶＷＲが供給され、非選択のワード線Ｗｊには回路のスイッチＳ７等により、回路の接地電位が与えられる。
【００８５】
この状態により、メモリセルＱ０１の記憶素子ＱＢに書き込みが行われていると、そのしきい値電圧が１Ｖ程度に低くされているのでオン状態となり、ワード線Ｗ０の選択レベルによりスイッチ素子ＱＡもオン状態にされているので、データ線Ｄ１からデータ線Ｄ２に向かってメモリ電流が流れる。もしも、メモリセルＱ１に書き込み動作が行われていなと、スイッチ素子ＱＡがオン状態であるが、記憶素子ＱＢのしきい値電圧が５Ｖのように大きくなっているのでメモリ電流が流れない。このようなメモリ電流の有無は、データ線Ｄ１に選択電圧ＶＤＲを供給するセンスアンプにより、識別されてロウレベル／ハイレベルの出力信号として出力される。このようなセンスアンプの構成は、従来のＥＰＲＯＭ等で用いられるセンスアンプと同様なものを利用することができる。
【００８６】
上記選択データ線Ｄ１と選択ワード線Ｗ０を共用するメモリセルＱ００では、データ線Ｄ０がフローティング状態であるので記憶状態に無関係にメモリ電流は流れない。同様に、選択データ線Ｄ２と選択ワード線を共用するメモリセルＱ０２では、データ線Ｄ３がフローティング状態であるので、その記憶状態に無関係にメモリ電流は流れない。ワード線が選択状態で両データ線が非選択のメモリセルＱ０３等では、両データ線がフローティングであること、及びスイッチ素子ＱＡがオフ状態であるのででメモリ電流は流れない。
【００８７】
この実施例では、読み出し動作を行うメモリセルＱ０２のスイッチ素子ＱＡが接続されるデータ線Ｄ１に読み出し電圧ＶＤＲを供給し、記憶素子ＱＢが接続させるＮ+ 層のデータ線をソース線としてメモリ電流を流すようにしている。この構成により、読み出し動作において記憶素子ＱＢのドレイン近傍での高電界が生じないのでホットエレクトロンが発生しない。それ故、読み出し動作のときにフローティンクゲートにホットエレクトロンを注入して、等価的に消去動作を行うという誤動作を防止することができる。これにより、読み出し電圧ＶＤＲは、比較的高くして大きな読み出し電流を流すことができ、読み出し動作の高速化が可能になる。
【００８８】
なお、非選択のメモリセルＱ００においては、上記読み出し電圧ＶＤＲが供給されるデータ線に、高不純物濃度のＮ+ 層を持つ記憶素子ＱＢが設けられているが、データ線Ｄ０のフローティング状態によりチャンネル電流が流れないので、ホットエレクトロンの発生がなく、上記同様に誤消去が生じない。
【００８９】
以上の動作説明においては、発明の理解を容易にするために、書き込み動作、消去動作及び読み出し動作のそれぞれにおいて、ワード線選択スイッチＳＷＷ、データ線選択スイッチＳＷＤを分けて示したが、実際には１つのメモリアレイに対して、書き込み動作、消去動作及び読み出し動作が行われる。それ故、スイッチＳ１〜Ｓ５及びＳ６，Ｓ７においては、上記３つの動作モードに対応した電圧選択を行うような機能が設けられるものである。
【００９０】
図１９には、読み出し動作の他の一例を説明するための回路図が示されている。同図においても、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチＳＷＷにより行われ、データ線とソース線の選択はデータ線選択スイッチＳＷＤにより行われる。
【００９１】
この実施例では、データ線選択スイッチＳＷＤの簡素化を図るために、言い換えるならば、書き込み動作との整合性を採るために、メモリセルＱ０１の選択を行う場合にはデータ線Ｄ２に、スイッチＳ３により読み出し電圧ＶＤＲを供給し、データ線Ｄ１にスイッチＳ２により回路の接地電位を供給する。この構成では、図９の書き込み動作と同様にスイッチＳ２とＳ３を制御できる。すなわち、書き込み動作のときにはスイッチＳ３により、書き込み電圧ＶＤＷを供給し、読み出し動作のときにはそれを読み出し電圧ＶＤＲに変えればよい。
【００９２】
ただし、記憶素子の構造が、前記図７の実施例と同じときには、読み出し動作のときに記憶素子ＱＢのドレイン近傍でホットエレクトロンが発生して、等価的に消去動作を行わせるという問題が生じる。このようなホットエレクトロンの発生を防止するためには、読み出し電圧ＶＤＲを１Ｖ程度に低くすればよいが、メモリ電流が小さくなり、読み出し速度がその分遅くなってしまう。そこで、高速な読み出し動作を行うようにするために、メモリセルの素子構造が次に説明するように若干異なるようにされる。
【００９３】
図２０には、ワード線方向の概略構造断面図が示されている。この実施例では、低濃度の埋め込みＮ- 層に中に高濃度の埋め込みＮ+ 層が形成される。ただし、高濃度の埋め込み層Ｎ+ 層は、フローティングゲートＦＧの右側において第１ゲート絶縁膜を介してオーバーラップするよう構成される。
【００９４】
上記のような構造を採ることにより、読み出し動作において、メモリセルＱ０１が接続されるデータ線Ｄ２に読み出し電圧ＶＤＲを供給し、データ線Ｄ１に回路の接地電位ＧＮＤを供給して、同図に矢印で示したようなメモリ電流を流すとき、上記読み出し電圧ＶＤＲが供給される高濃度の埋め込みＮ+ 層とチャンネル領域との間に低濃度のＮ- 層が存在するために、前記同様に高電界が作用することなく、ホットエレクトロンが発生しない。これにより、読み出し動作での誤消去を防止することができる。
【００９５】
書き込み動作においては、上記高濃度の埋め込み層Ｎ+ とフローティングゲートＦＧとが第１ゲート絶縁膜を介してオーバーラップしているため、前記同様に書き込み動作が行われる。また、データ線Ｄ２を共用するメモリセルＱ０２には、上記低濃度の埋め込み層Ｎ- が設けられているから、前記同様にＦ−Ｎトンネル電流が流れない。消去動作も、前記同様にして行うことができる。
【００９６】
図２１には、この発明に係る不揮発性記憶装置のメモリアレイ部とその選択回路の一実施例の具体的回路図が示されている。同図において、メモリアレイ部又はメモリマットは、前記図１の実施例に対応しているが、前記図５の実施例においても同様の選択回路を用いることができる。
【００９７】
メモリマットを構成する埋め込みデータ線Ｄ０〜Ｄ４の一端は、スイッチＭＯＳＦＥＴＱ１を介して回路の接地電位が与えられる。上記スイッチＭＯＳＦＥＴＱ１は、タイミングパルスφＡによってスイッチ制御される。上記埋め込みデータ線Ｄ０〜Ｄ４の他端は、スイッチＭＯＳＦＥＴＱ２を介してＹセレクトに接続される。これらのスイッチＭＯＳＦＥＴＱ２は、タイミングパルスφＡＢによりスイッチ制御される。タイミングパルスφＡＢは、タイミングパルスφＡの位相反転された信号である。すなわち、タイミングパルスφＡＢのＢは、バー信号（ロウレベルがアクティブレベルになる）であることを意味している。
【００９８】
Ｙセレクトは、端のデータ線Ｄ０を除いて１対のスイッチＭＯＳＦＥＴが設けられ、Ｙデコーダにより形成された選択信号Ｙ０〜Ｙ３等が供給される。同図には、左端からＤ０〜Ｄ４のように５本のデータ線が代表として例示的に示されている。
【００９９】
Ｙセレクトにおいて、上記一対のスイッチＭＯＳＦＥＴを設けたのは、両端のデータ線を除くデータ線Ｄ１〜Ｄ４等は、ワード線方向に隣接するメモリセル間でデータ線、ソース線のように共用されることに対応している。すなわち、Ｙセレクトは、１つのデータ線を上記一対のスイッチにより、ラインＬ１とＬ２に選択的に接続させるものである。
【０１００】
Ｙデコーダによって選択信号Ｙ０が形成されると、データ線Ｄ０がラインＬ１に接続され、データ線Ｄ１がラインＬ２に接続される。次に、Ｙデコーダによって選択信号Ｙ１が形成されると、データ線Ｄ１がラインＬ１に接続され、データ線Ｄ２がラインＬ２に接続される。このように、データ線Ｄ１について説明すると、Ｙ０が選択されたときにはラインＬ２に接続され、Ｙ１が選択れるとラインＬ１に切り替えられる。
【０１０１】
上記ラインＬ１とＬ２は、配線切替回路により回路の接地電位又はセンスアンプ、書き込み回路に接続される。配線切替回路は、タイミングパルスφＢによりスイッチ制御されるＭＯＳＦＥＴＱ３によりラインＬ２をセンスアンプ又は書き込み回路に接続させ、タイミングパルスφＢＢによりスイッチ制御されるＭＯＳＦＥＴＱ４により、ラインＬ２を回路の接地電位に、ラインＬ１をセンスアンプ又は書き込み回路に接続させる。タイミングパルスφＢＢは、タイミングパルスφＢの反転信号である。
【０１０２】
上記のようなスイッチＭＯＳＦＥＴＱ１、Ｑ２と、Ｙセレクト及び配線切替回路により、前記データ線選択スイッチＳＷＤが構成される。書き込み動作のときには、タイミングパルスφＡＢがハイレベルとなり、データ線Ｄ０〜Ｄ４等をＹセレクトに接続する。タイミングパルスφＢがハイレベルとなり、配線切替回路のスイッチＭＯＳＦＥＴＱ３をオン状態にしてラインＬ２を、このとき活性化される書き込み回路に接続する。書き込み回路において、書き込みデータが例えば論理１となり、メモリセルのフローティングゲートの電荷を放出させるものであるときには、書き込み電圧ＶＤＷが出力される。
【０１０３】
例示的に示されているワード線Ｗ０は、その左端にＰチャンネル型のスイッチＭＯＳＦＥＴＱ５を介して消去・読み出し用のＸデコーダ１に接続される。Ｘデコーダ１には、ワード線Ｗ０に消去電圧ＶＰＰＥと、読み出し電圧ＶＣＣ（ＶＷＲ）を供給するワードドライバＤＲ１が設けられる。ワードドライバＤＲ１は、入力信号φＷ０を受けるＣＭＯＳインバータ回路からなり、そのＰチャンネル型ＭＯＳＦＥＴのソースに供給される動作電圧Ｖ１が消去モードのときには高電圧ＶＰＰＥに、読み出しモードのときにはＶＣＣに切替えられる。
【０１０４】
上記ワード線の右端にＰチャンネル型のスイッチＭＯＳＦＥＴＱ６を介して書き込み用のＸデコーダ２に接続される。Ｘデコーダ２には、ワード線Ｗ０に書き込み電圧−ＶＰＰＷと接地電位を供給するワードドライバＤＲ２が設けられる。ワードドライバＤＲ１は、入力信号φＷ０’を受けるＣＭＯＳインバータ回路からなり、そのＮチャンネル型ＭＯＳＦＥＴのソースに供給される動作電圧Ｖ２が書き込み動作のときに高電圧−ＶＰＰＷにされる。
【０１０５】
上記Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ５のゲートには、定常的に回路の接地電位が与えられる。これに対して、Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ６のゲートには、タイミングパルスφＣが供給される。これらのスイッチＭＯＳＦＥＴＱ５とＱ６は、ウェル領域に形成され、バイアス電圧Ｖ３が与えられている。上記Ｘデコーダ１とＸデコーダ２により、前記ワード線選択スイッチＳＷＷが構成される。
【０１０６】
Ｙデコーダにより、選択信号Ｙ１が形成されるとデータ線Ｄ１とＤ２が選択され、このときワード線Ｗ０が選択されているなら、メモリセルＱ０１に書き込み動作が行われる。データ線Ｄ１はラインＬ１に接続され、配線切替回路のスイッチＭＯＳＦＥＴＱ４のオフ状態によりフローティング状態（ＯＰＥＮ）にされ、データ線Ｄ２はラインＬ２に接続されて、上記書き込み電圧ＶＤＷが与えられる。この結果、データ線Ｄ２には書き込み電圧ＶＤＷが与えられ、データ線Ｄ１はフローティング状態に置かれる。
【０１０７】
上記のような書き込みモードにおいては、書き込み用のＸデコーダ２のワードドライバＤＲ２が活性化され、−ＶＰＰＷを出力する。このとき、タイミングパルスφＣが−ＶＰＰＷに対応した負電圧となり、スイッチＭＯＳＦＥＴＱ６がオン状態するので、ワード線Ｗ０は−ＶＰＰＷのような負電圧になる。上記ＭＯＳＦＥＴＱ５，Ｑ６が形成されるウェルのバイアス電圧Ｖ３は、回路の接地電位にされている。このようなワード線Ｗ０の負電圧に対応して、消去・読み出し用のＸデコーダ１側のスイッチＭＯＳＦＥＴＱ５はオフ状態にされる。これにより、前記図９と同様な電圧が選択メモリセルＱ０１に印加されるので、書き込み動作が行われる。
【０１０８】
消去モードでは、タイミングパルスφＡがハイレベルにされ、タイミングパルスφＡＢがロウレベルにされる。これにより、スイッチＭＯＳＦＥＴＱ１がオン状態に、スイッチＭＯＳＦＥＴＱ２がオフ状態にされので、Ｙセレクトには無関係に各データ線Ｄ０〜Ｄ４等には回路の接地電位が与えられる。そして、このような消去モードにおいては、消去用のＸデコーダ１のワードドライバＤＲ１が活性化され、ＶＰＰＥを出力する。このとき、タイミングパルスφＣがハイレベルにされてスイッチＭＯＳＦＥＴＱ６がオフ状態にされので、相対的にスイッチＭＯＳＦＥＴＱ５がオン状態にされ、ワード線Ｗ０はＶＰＰＥのような正の高電圧になる。これにより、前記図１１と同様な電圧がワード線Ｗ０に接続されるメモリセルＱ００〜Ｑ０３に印加れるので、一斉に消去動作が行われる。
【０１０９】
読み出しモードでは、タイミングパルスφＡがロウレベルにされ、タイミングパルスφＡＢがハイレベルにされる。これにより、スイッチＭＯＳＦＥＴＱ１がオフ状態に、スイッチＭＯＳＦＥＴＱ２がオン状態にされので、Ｙセレクトと配線切替回路によりデータ線の電位が設定される。
【０１１０】
Ｙデコーダにより、選択信号Ｙ１が形成されると、言い換えるならば、選択信号Ｙ１がハイレベルにされると、データ線Ｄ１とＤ２が選択され、このときワード線Ｗ０が選択されているなら、メモリセルＱ０１の読み出し動作が行われる。データ線Ｄ１はラインＬ１に接続され、配線切替回路のスイッチＭＯＳＦＥＴＱ４のオン状態によりセンスアンプに接続され、センスアンプから読み出し電圧ＶＤＲが供給される。一方、データ線Ｄ２はラインＬ２に接続され、配線切替回路のスイッチＭＯＳＦＥＴＱ４のオン状態により回路の接地電位が与えられる。この結果、データ線Ｄ１には読み出し電圧ＶＤＲが与えられ、データ線Ｄ２には回路の接地電位が与えられる。
【０１１１】
上記のような読み出しモードにおいては、読み出し用のＸデコーダ１のワードドライバＤＲ１が活性化され、ＶＣＣ（ＶＤＲ）を出力する。このとき、タイミングパルスφＣのハイレベルによりスイッチＭＯＳＦＥＴＱ６がオフ状態に置かれるので、相対的にスイッチＭＯＳＦＥＴＱ５がオン状態となり、ワード線Ｗ０を読み出し電圧にする。これにより、前記図１２と同様な電圧が選択メモリセルＱ０１に印加れるので、読み出し動作が行われる。
【０１１２】
（表１）
┌────┬─────────┬─────────┬─────────┐
│        │  書き込みモード  │    消去モード    │  読み出しモード  │
│        │  選択    非選択  │  選択    非選択  │  選択    非選択  │
│V1(DR1) │VCC(5V) │  ←    │  VPPE  │  ←    │VCC(5V) │  ←    │
│V2(DR2) │ -VPPW  │  ←    │GND(0V) │  ←    │  ←    │  ←    │
│   V3   │GND(0V) │  ←    │  VPPE  │  ←    │VCC(5V) │  ←    │
│  φC   │ -VPPW  │  ←    │  VPPE  │  ←    │VCC(5V) │  ←    │
│  φW   │  ──  │  ──  │GND(0V) │  VPPE  │GND(0V) │VCC(5V) │
│  φW'  │GND(0V) │ -VPPW  │  ──  │  ──  │  ──  │  ──  │
│  Ｗ０  │ -VPPW  │GND(0V) │  VPPE  │GND(0V) │VCC(5V) │GND(0V) │
└────┴────┴────┴────┴────┴────┴────┘
表１には、上記のような書き込みモード、消去モード及び読み出しモードのそれぞれにおけるワード線選択方式におけるワードトライバの各電圧Ｖ１〜Ｖ３と、タイミングパルスφＣ、φＷ及びφＷ’とワード線Ｗ０の各モードに対応した電位が示されている。
【０１１３】
次の表２には、上記のような書き込みモード、消去モード及び読み出しモードのそれぞれにおけるデータ線選択方式におけるＹデコーダの選択信号Ｙ０〜Ｙ３、データ線Ｄ０〜Ｄ３の電位が示されている。同表２において、データ線の電位を示すＯＰＮは、フローティング状態であることを意味するＯＰＥＮを略したものである。
【０１１４】
（表２）
┌────┬──────────┬───────┬──────────┐
│        │  書き込みモード    │  消去モード  │    読み出しモード  │
│        │    φＡ＝Ｌ        │  φＡ＝Ｈ    │        φＡ＝Ｌ    │
│        │    φＢ＝Ｌ        │  φＢ──    │        φＢ＝Ｌ    │
│  Ｙ０  │  Ｈ  Ｌ  Ｌ  Ｌ    │    ───    │  Ｈ  Ｌ  Ｌ  Ｌ    │
│  Ｙ１  │  Ｌ  Ｈ  Ｌ  Ｌ    │    ───    │  Ｌ  Ｈ  Ｌ  Ｌ    │
│  Ｙ２  │  Ｌ  Ｌ  Ｈ  Ｌ    │    ───    │  Ｌ  Ｌ  Ｈ  Ｌ    │
│  Ｙ３  │  Ｌ  Ｌ  Ｌ  Ｈ    │    ───    │  Ｌ  Ｌ  Ｌ  Ｈ    │
│  Ｄ０  │  OPN OPN OPN OPN   │      GND     │  VDR OPN OPN OPN   │
│  Ｄ１  │  VDW OPN OPN OPN   │      ↑      │  GND VDR OPN OPN   │
│  Ｄ２  │  OPN VDW OPN OPN   │      ↑      │  OPN GND VDR OPN   │
│  Ｄ３  │  OPN OPN VDW OPN   │      ↑      │  OPN OPN GND VDR   │
│  Ｄ４  │  OPN OPN OPN VDW   │      ↑      │  OPN OPN OPN GND   │
└────┴──────────┴───────┴──────────┘
図２２には、内部電圧発生回路の一実施例の回路図が示されている。同図（Ａ）は、書き込み負電圧発生回路が示され、（Ｂ）には、消去高電圧発生回路が示されている。
【０１１５】
書き込み用の負電圧発生回路は、（Ａ）のように回路の接地電位側から電流が流れるように縦列形態に接続されたダイオード形態のＭＯＳＦＥＴと、各ダイオードの接続点にキャパシタＣ１〜Ｃｎが設けられ、互いに隣接するキャパシタＣ１，Ｃ２等には互いに逆位相にされたタイミングパルスφＷ１、φＷ２が供給される。タイミングパルスφＷ１、φＷ２は、効率的なチャージポンプ動作を行わせるために、そのアクティブレベルが相互に重なりあうことのないようなノンオーバーラップの相補タイミングパルスにされることが望ましい。
【０１１６】
同図では省略されているが、最終段には、書き込み電圧−ＶＰＰＷが与えられる配線や素子における比較的大きな寄生容量が存在し、ここに書き込み電圧−ＶＰＰＷが保持される。また、負の書き込み電圧−ＶＰＰＷが電源電圧の変動等により必要以上に大きくなるのを防ぐために、ツェナーダイオードＺＤ１が設けられ、書き込み電圧−ＶＰＰＷの安定化が図られている。この書き込み電圧−ＶＰＰＷは、前記スイッチＭＯＳＦＥＴＱ５，Ｑ６が形成されるウェル電位Ｖ３にも用いるようにしてもよい。
【０１１７】
消去用の電圧発生回路は、（Ｂ）のように電源電圧側から電流が流れるように縦列形態に接続されたダイオード形態のＭＯＳＦＥＴと、各ダイオードの接続点にキャパシタＣ１〜Ｃｍが設けられ、互いに隣接するキャパシタＣ１，Ｃ２等には互いに逆位相にされたタイミングパルスφＥ１、φＥ２が供給される。タイミングパルスφＥ１、φＥ２は、効率的なチャージポンプ動作を行わせるために、そのアクティブレベルが相互に重なりあうことのないようなノンオーバーラップの相補タイミングパルスにされることが望ましい。
【０１１８】
同図では省略されているが、最終段には、消去電圧ＶＰＰＥが与えられる配線や素子における比較的大きな寄生容量が存在し、ここに消去電圧ＶＰＰＥが保持される。また、消去電圧ＶＰＰＥが電源電圧の変動等により必要以上に大きくなるのを防ぐために、ツェナーダイオードＺＤ２が設けられている。
【０１１９】
図２３には、前記書き込み用のワードドライバＤＲ２の一実施例を示す概略構造断面図である。この実施例では、負の高電圧からなる書き込み電圧−ＶＰＰＷを出力させるＮチャンネル型ＭＯＳＦＥＴは、Ｐ- 基板には直接形成することがでいなので、まず第１Ｎウェルを形成し、ここに回路の接地電位のバイアス電圧を与え、その中にＰウェルを形成するものである。このような２重ウェル構造とすることにより、負電圧−ＶＰＰＷを出力させることができる。
【０１２０】
図２４には、上記ツェナーダイオードの一実施例の素子構造断面図が示されている。Ｐ- 型の基板１にＮ- 型の第１ウェル領域２が形成される。この第１ウェル領域２に、Ｐ- 型のウェル領域４が形成される。このウェル領域４の中にＮ+ 領域２４を形成して、その下にＰ型の半導体領域４０３を形成して接合面が半導体基板中になるようにしてツェナーダイオードを構成する。この半導体領域４０３は、イオン注入技術により、ボロンを加速エネルギー１００〜２００ＫｅＶにて導入することにより形成される。ドープ量はツェナー電圧により決められる。上記の高濃度の半導体領域２４の周囲を低濃度Ｎ- の半導体領域２１に取り囲む構造にしている。Ｐ型ウェル領域４には、オーミックコンタクト用のＰ+ 領域２５が形成されて、配線２８が設けられる。
【０１２１】
図２５には、この発明に係る不揮発性記憶装置のメモリアレイ部とその選択回路の他の一実施例の具体的回路図が示されている。同図において、メモリアレイ部又はメモリマットは、前記図１３，図１４の実施例に対応しているが、前記図１９，図２０の実施例においても同様の選択回路を用いることができる。
【０１２２】
ワード線選択スイッチは、１つのＸデコーダにより構成される。このＸデコーダは、ＣＭＯＳインバータ回路により構成され、入力信号φＷ０に応じて電圧Ｖ１とＶ２を選択的に出力させるようにしている。また、データ線選択スイッチは、メモリセルにおいて同じデータ線側から書き込み電圧ＶＤＷと読み出し電圧ＶＤＲを供給できることに応じて、前記配線切替回路が省略されている。それ故、ラインＬ１はスイッチＭＯＳＦＥＴＱ４を通して回路の接地電位かフローティングにされ、ラインＬ２はセンスアンプ又は書き込み回路に接続される。
【０１２３】
書き込み動作では、ワードドライバの電圧Ｖ１がＧＮＤに、Ｖ２が−ＶＰＰＷ（−７Ｖ）にされる。消去動作では、電圧Ｖ１がＶＰＰＥ（１２Ｖ）に、Ｖ２がＧＮＤにされる。読み出し動作では、電圧Ｖ１がＶＣＣ（５Ｖ）に、Ｖ２がＧＮＤに設定される。このような電圧Ｖ１とＶ２の切り替えにより、表１と同様なワード線選択／非選択の電圧を得ることができる。
【０１２４】
図２６には、この発明に係る不揮発性記憶装置におけるメモリマット部の他の一実施例の回路図が示されている。この実施例では、ブロック分割によりメモリマットが構成される。すなわち、例示的に示されているデータ線Ｄ０〜Ｄ４には、ブロック選択用のスイッチＭＯＳＦＥＴＱ１〜Ｑｍが設けられ、このスイッチＭＯＳＦＥＴＱ１〜Ｑｍを介してブロック１〜ブロックｍが設けられる。
【０１２５】
各ブロック１ないしｍに設けられたブロックデータ線に、前記同様なメモリセルが接続される。この構成では、メモリセルが接続されるブロック１ないしｍのブロックデータ線が埋め込みデータ線とされる。これに対して、上記スイッチＭＯＳＦＥＴＱ１〜Ｑｍを介して共通に設けられるデータ線Ｄ０〜Ｄ４等は、アルミニュウム等からなる低抵抗の金属配線層から構成される主データ線である。
【０１２６】
書き込み動作においては、選択ブロックに対応したスイッチＭＯＳＦＥＴをオン状態にして、前記同様な書き込み動作が行われる。この構成では、非選択のメモリブロックでは、ブロックデータ線がフローティング状態となり、書き込み動作によるストレスが一切かからない。読み出し動作においては、ブロックデータ線の長さが短くされ、かつ接続されるメモリセルの数が少なくできるので、その寄生容量を小さくできる。この結果、読み出し動作時における容量負荷が軽くなり、高速読み出しが可能になる。
【０１２７】
上記のようなブロック分割において、ブロックデータ線の両端に、スイッチＭＯＳＦＥＴＱ１等を設けるようにしてもよい。このときには、ブロック選択時のデータ線抵抗を大幅に減らすことができ、書き込みモードではメモリセルの接続位置に対して書き込み電圧のバラツキが小さくなり、書き込み動作の安定化が図られる。読み出し動作では、データ線の抵抗値が小さくなるので高速読み出しが可能になる。
【０１２８】
図２７には、この発明に係る不揮発性記憶装置におけるブロック分割の書き込み動作の一実施例の回路図が示されている。この実施例では、データ線方向の他に、ワード線方向に対してもブロック分割が行われる。すなわち、同図には、メモリマットがワード線方向に２分割され、データ線方向に２分割されることにより、ＢＬ０ないしＢＬ３の４のブロックが構成される。
【０１２９】
ブロック選択スイッチＳＷＷ２が設けられ、スイッチＭＯＳＦＥＴＱ１をオン状態にすると、上側の２つのブロックＢＬ０とＢＬ１が選択される。ワード線選択スイッチＳＷＷ１により、例えばワード線Ｗ０が選択される。データ線選択スイッチＳＷＤにより、ブロックＢＬ０のデータ線Ｄ１，Ｄ２のメモリセルを選択するときには、スイッチＳ３により、データ線Ｄ２に書き込み電圧ＶＤＷが供給される。このとき、ブロックＢＬ１とＢＬ３に対応したデータ線は全てフローティング状態（ＯＰＥＮ）又は接地電位（ＧＮＤ）にされる。これにより、ブロックＢＬ０のメモリセルに書き込み動作が行われる。
【０１３０】
図２８には、この発明に係る不揮発性記憶装置におけるブロック分割の消去動作の一実施例の回路図が示されている。ブロック選択スイッチＳＷＷ２により、スイッチＭＯＳＦＥＴＱ１をオン状態にすると、上側の２つのブロックＢＬ０とＢＬ１が選択される。ワード線選択スイッチＳＷＷ１により、例えばワード線Ｗ０が選択される。ブロックＢＬ０のメモリセルを消去し、ブロックＢＬ１のメモリセルは消去しない場合には、データ線選択スイッチＳＷＤにより、ブロックＢＬ０に対応したデータ線には接地電位が与えられ、ブロックＢＬ１に対応したデータ線には電圧ＶＤＥが供給される。電圧ＶＤＥは、ＶＣＣのような５Ｖの電圧にされる。これにより、選択ブロックＢＬ０では１２Ｖのような高電圧が印加されることより消去動作が行われるのに対して、非選択のブロックＢＬ１ではＶＰＰＥ−ＶＤＥ（１２Ｖ−５Ｖ）しか印加されないから消去動作が行われない。
【０１３１】
図２９には、この発明に係る不揮発性記憶装置におけるブロック分割の他の一実施例のブロック図が示されている。この実施例は、ブロックが大ブロックと小ブロックから構成される。大ブロックは、１つの入出力端子Ｉ／Ｏ０に対して、複数のデータ線Ｄ０〜Ｄ１５が割り当てられ、それがデータ線方向にブロックＢＬ００〜ＢＬｋ０のようにｋ＋１ブロックに分割される。他の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ７にも、上記同様な大ブロックＢＬ０１〜ＢＬ０７ないしＢＬｋ１〜ＢＬｋ７が設けられる。
【０１３２】
小ブロックは、ＤＬ０〜ＤＬ７からなる８ビット分のデータ線がデータ線方向にに分割される。このように分割されてなる小ブロックＢＬＬ０〜ＢＬＬｋは、の８本のデータ線ＤＬ０〜ＤＬ７は、上記入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に対応して選択される。上記大ブロックにおいては、１６本のデータ線の中からＹセレクトにより１本が選択される。これに対して、小ブロックでは、データ線ＤＬ０〜ＤＬ７が入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に対応しているので、Ｙセレクトが省略されいてる。
【０１３３】
この実施例のブロック構成では、小ブロックをバイト（８ビット）単位での書き換えが必要なデータメモリとして使用できる。すなわち、小ブロックを用いて順次にアクセスして書き換えを伴うデータ処理を行い、最終的なデータが形成された時点で大ブロック側の所定のエリアにそれを格納するような使用方法を採ることができる。
【０１３４】
図３０には、この発明に係る不揮発性記憶装置の一実施例の全体のブロック図が示されている。同図には、そのメモリアクセスを行うマイクロコンピュータＣＰＵも合わせて描かれている。
【０１３５】
この実施例の不揮発性記憶装置は、電気的に消去と書き込みが可能であることから、広い意味でのＥＥＰＲＯＭのように示している。アドレスバスを通して入力されたアドレス信号は、アドレスラッチに取り込まれる。同様に制御バスを通して入力された制御信号は、制御回路に取り込まれる。書き込み動作のときには、データバスに書き込みデータが供給される。
【０１３６】
メモリマットの選択回路は、前記図２１の実施例に対応している。すなわち、ワード線選択回路は、消去・読み出し用のＸデコーダ（１）と、書き込み用のＸデコーダ（２）に分けられて構成される。ワード線選択回路（１）と（２）は、前記スイッチＭＯＳＦＥＴＱ５とＱ６のようなスイッチ回路に対応している。上記Ｘデコーダ（１）とＸデコーダ（２）には、アドレスラッチからＸ系のアドレス信号が供給され、ここでアドレス信号の解読が行われて１つのワード線の選択信号が形成される。
【０１３７】
制御回路では、動作モードに応じてワード線切替回路の選択信号が形成される。書き込みモードのときには、ワード線切替回路（２）が選択されて、Ｘデコーダ（２）によりワード線の選択動作が行われる。消去モードと読み出しモードのときには、ワード線切替回路（１）が選択されて、Ｘデコーダ（１）によりワード線の選択動作が行われる。
【０１３８】
データ線選択回路も、前記図２１の実施例に対応している。データ線切替回路（１）は、データ線に消去用の接地電位を与えるＭＯＳＦＥＴＱ１等から構成される。データ線切替回路（２）は、メモリマットのデータ線をＹセレクトに接続させる前記ＭＯＳＦＥＴＱ２のようなスイッチ回路から構成される。制御回路では、動作モードに応じてデータ線切替回路の選択信号が形成される。消去モードのときには、データ線切替回路（１）が選択されて、メモリマットのデータ線に回路の接地電位を与える。
【０１３９】
制御回路は、書き込みモードと読み出しモードのときにデータ線切替回路（２）の選択信号を形成し、メモリマットのデータ線をＹセレクトに接続させる。Ｙセレクトは、アドレスラッチに取り込まれたＹ系のアドレス信号を解読するＹデコーダの選択信号によってデータ線を選択する。
【０１４０】
書き込みモードのきには、書き込み回路が活性化されて、データバスを通して入力された書き込みデータが、データ入力バッファ、データ入力ラッチ及び書き込み回路に伝えられる。書き込み回路は、書き込みデータに対応した書き込み電圧ＶＤＷを出力し、ワード線の選択動作とにより選択ビットに書き込みが行われる。
【０１４１】
読み出しモードのきには、センスアンプが活性化されて、Ｙセレクト及びデータ線切替回路（２）を通して一対の選択データ線には読み出し電圧ＶＤＲと接地電位ＧＮＤが与えれ、メモリ電流のセンスが行われる。このメモリ電流の有無に対応したセンスアンプの出力は、データ出力ラッチ及びデータ出力バッファを通してデータバスに出力される。
【０１４２】
書込・消去電圧発生回路は、電源電圧ＶＣＣと周期的なパルス信号とを用いて前記書き込み動作や消去動作に必要な電圧−ＶＰＰＷ，ＶＰＰＥが形成される。このように内部回路で書き込み電圧−ＶＰＰＷや消去電圧ＶＰＰＥを形成するので、不揮発性記憶装置に対してはＶＣＣのような１電源のみによって、書き込み／消去が可能になる。この結果、この実施例の不揮発性記憶装置は、従来のＥＰＲＯＭのように専用のプログラムライターによる書き込みを行うもの他、マイクロコンピュータシステム上に実装させた状態での書き込み／消去が可能になるものである。
【０１４３】
このようなメモリアクセスに対応して、アドレスバッファにアドレスラッチ機能が設けられる。データ入力バッファにはラッチ機能が設けられる。これにより、マイクロコンピュータＣＰＵは、ＥＥＰＲＯＭに書き込み動作や消去動作を行わせるとき、アドレス信号と書き込みデータを入力すると、ＥＥＰＲＯＭを切り離して他の周辺装置のアクセスを行うことができる。そして、ポーリング等により、逐次に制御バスを通して書き込み動作又は消去動作の終了を確認し、次のメモリアクセスに入るようにすることができる。
【０１４４】
図３１には、この発明に係る不揮発性記憶装置の他の一実施例の全体のブロック図が示されている。同図には、そのメモリアクセスを行うマイクロコンピュータＣＰＵも合わせて描かれている。この実施例のメモリマットの選択回路は、前記図２５の実施例に対応している。すなわち、ワード線選択回路は１つのＸデコーダにより構成される。他の構成は、前記図３０の実施例と同様であるので、その説明を省略する。
【０１４５】
図３２には、この発明に係る不揮発性記憶装置の更に他の一実施例の全体のブロック図が示されている。同図には、そのメモリアクセスを行うマイクロコンピュータＣＰＵも合わせて描かれている。この実施例のメモリマットは、前記図２６の実施例のようなブロック分割構成にされる。このようなメモリマットの選択回路としては、上記図３１の実施例と同様であるのでその説明を省略する。
【０１４６】
図３３には、この発明に係る不揮発性記憶装置を内蔵した１チップマイクロコンピュータの一実施例のブロック図が示されている。この実施例では、メモリ回路として前記のような不揮発性記憶装置ＥＥＰＲＯＭとＲＡＭ（ランダム・アクセス・メモリ）が併設される。
【０１４７】
上記ＥＥＰＲＯＭは、マイクロプロセッサＣＰＵが行う情報処理のためのプログラムが格納される。電気的に書き換えが可能なので、デバッグによるプログラムの修正や変更が可能になる。また、システムの拡張に合わせてプログラムの追加も行うことができる。周辺回路としてタイマー回路ＴＩＭＥＲ、シリアル・コミニケーション・インターファイスＳＣＩ、アナログ／ディジタル変換回路ＡＤＣ、入出力回路Ｉ／Ｏが設けられる。
【０１４８】
このようなシステム構成を採ることにより、ＥＥＰＲＯＭがシテテム上での書き換えが可能で、しかも不揮発性であることからＩＣカードにも適している。すなわち、ＩＣカードにおいては、バッテリーを搭載させることなく必要な記憶データの不揮発化が可能になるからである。
【０１４９】
図３４ないし図３６には、この発明に係る不揮発性記憶装置の製造方法を説明するための一実施例の構造断面図が示されている。図３４ないし図３６において、図下側から順に不揮発性メモリ（フラッシュメモリ）、書き込み・消去用の高耐圧のＮチャンネル型ＭＯＳＦＥＴ（ＨＮＭＯＳ）、Ｐチャンネル型ＭＯＳＦＥＴ（ＨＰＭＯＳ）、通常のＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）及びＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）の順に示されている。
【０１５０】
図３４（Ａ）において、公知のＭＯＳ集積回路の製造技術により、Ｐ- 型半導体基板１の上に、第１Ｎ- 型ウェル２、第２Ｎ- 型ウェル３及びＰ- 型ウェル４の各半導体領域が形成される。
【０１５１】
図３４（Ｂ）において、(1) 公知の技術により、厚い厚さのフィールド絶縁膜５、略同一工程でその下にＰ型チャンネルストッパー６が形成される。(2) 犠牲酸化（２０〜２３ｎｍ）が形成され、犠牲酸化膜を介してイオン注入法により、フラッシュメモリ、高耐圧ＭＯＳＦＥＴのしきい値制御用の不純物注入（ボロン）が行われる。(3) 犠牲酸化膜が除去され、高耐圧ＭＯＳＦＥＴのゲート絶縁膜となる清浄なゲート絶縁膜７が形成される。このゲート絶縁膜７は、熱酸化法により８００〜９００°Ｃで、３０〜４０ｎｍの膜厚にされる。
【０１５２】
図３４（Ｃ）において、(1) フラッシュメモリ形成領域上の前記ゲート絶縁膜７がホトレジストをマクスとして除去される。(2) ホトレジストが除去された後、犠牲酸化（１０〜１５ｎｍ）を行い、上記(1) の除去工程で露出された半導体基板表面の汚染が除去される。(3) フラッシュメモリのトンネル酸化膜となる清浄な第１ゲート絶縁膜８が形成される。この第１ゲート絶縁膜８は、熱酸化法により８００〜８５０°Ｃで８ｎｍ程度の膜厚にされる。
【０１５３】
図３４（Ｄ）において、(1) フラッシュメモリのフローティングゲート、高耐圧ＭＯＳＦＥＴのゲート電極となる第１導体層９が堆積される。この第１導体層９は、多結晶シリコン膜であり、６００〜６５０°Ｃの温度で２００〜３００ｎｍの膜圧に形成される。膜の堆積中又は堆膜後にリンが注入され、低抵抗値（６０〜１２０Ω／□）となるようにされる。堆積後にリンガ注入された場合には、８５０〜９００°Ｃにより、熱拡散が行われる。
【０１５４】
(2) 絶縁膜１０が堆積される。この絶縁膜１０は、後述するような不純物注入、サイドウォール形成時の保護膜であり、ＣＶＤ法によって形成されたＳｉＯ2 、Ｓｉ3 Ｎ4 又はこれらの積層膜から構成される。(3) 絶縁膜１０と第１導体層９をホトレジストをマクスにした、パターニングが同時に行われ、フラッシュメモリのフローティングゲートと高耐圧ＭＯＳＦＥＴのゲート電極が形成される。このとき、通常のＭＯＳＦＥＴの形成領域の第１導体層９と絶縁膜１０はの残される。
【０１５５】
(4) フラッシュメモリ形成領域の前記第１導体層９、絶縁膜１０により覆われていない領域の第１ゲート絶縁膜８が除去される。(5) 絶縁膜１１を堆積させる。この絶縁膜１１は、不純導入時の保護膜であり、ＣＶＤ法によって形成された１０〜２０ｎｍのＳｉＯ2 からなる。(6) 酸化性雰囲気での熱処理が行われ、フローティングゲートの端部に熱酸化膜が形成され、パターニング時に受けたダメージを除去するとともに端部の強化が行われる。この工程は、上記(5) の前に行われるものであってもよい。
【０１５６】
(7) フラッシュメモリの埋め込みデータ線の第１領域となる高不純物濃度のＮ+ 型半導体領域１２が形成される。このＮ+ 型半導体領域１２は、ホトレジストをマスクにして、フローティングゲートの一方の端部（図中では下側）にのみ不純物を注入して形成される。これは、イオン注入法により、ヒ素、リン又はこれら両方が加速エネルギー５０〜８０ＫｅＶで、１×１０15〜５×１０15ｃｍ-2程度注入される。(8) ９００〜９５０°Ｃの熱処理によって、Ｎ+ 型半導体領域１２の引き延ばしが行われる。
【０１５７】
(9) フラッシュメモリの埋め込みデータ線の第２領域及び、高耐圧ＭＯＳＦＥＴのソース，ドレインとなる低不純物濃度のＮ- 型半導体領域１３が形成される。このＮ- 型半導体領域１３は、イオン注入法により、リンが加速エネルギー５０〜８０ＫｅＶで、１×１０13ｃｍ-2程度注入される。このとき、特に制限されないが、ホトレジストを使用せず、全面に注入されてもよい。この場合には、高耐圧のＰチャンネル型ＭＯＳＦＥＴ領域にも注入される。そして、高耐圧のＰチャンネル型ＭＯＳＦＥＴのソース，ドレインとなる低不純物濃度のＰ- 型半導体領域１４が形成される。このＰ- 型半導体領域１４は、イオン注入法により、ボロンが加速エネルギー１０〜２０ＫｅＶで、１×１０13〜３×１０13ｃｍ-2程度注入される。ここで、前記Ｎ- 型半導体領域１３が全面に形成された場合には、これをコンペンセイトする不純物濃度にされる。
【０１５８】
図３５（Ａ）において、(1) ＣＶＤ法によるＳｉＯ2 又はＳｉ3 Ｎ4 が形成された後に、異方性エッチングによりサイドウォール１５が形成される。このとき、絶縁膜１０を一部残すようにエッチングするようにしてもよい。(2) フラッシュメモリの埋め込みデータ線部に高不純物濃度のＮ+ 型半導体領域１６が形成される。Ｎ+ 型半導体領域１６は、埋め込みデータ線の寄生抵抗の低減の働きをし、ホトレジストをマクスとしてイオン注入法により、ヒ素が加速エネルギー５０〜８０ＫｅＶで、１×１０15〜５×１０15ｃｍ-2程度注入されることにより形成される。
【０１５９】
図３５（Ｂ）において、(1) フラッシュメモリの第２ゲート絶縁膜１８が形成される。フローティグゲート上部に絶縁膜１０を残している場合には、これを除去した後に形成される。第２ゲート絶縁膜１８は、ＳｉＯ2 とＳｉ3 Ｎ4 の２層膜又はＳｉＯ2 −Ｓｉ3 Ｎ4 −ＳｉＯ2 −Ｓｉ3 Ｎ4 の４層膜により構成される。２層膜は、フローティングゲートとなる第１導体層９を９００〜９５０°Ｃの温度で形成された熱酸化膜（１０ｎｍ）と、その上部のＣＶＤ法によるＳｉ3 Ｎ4 膜（２０ｎｍ）により構成される。４層膜は、２層膜上部のＳｉ3 Ｎ4 膜を９００〜９５０°Ｃの温度で形成された熱酸化膜（３〜６ｎｍ）と、その上部にＣＶＤ法により形成されたＳｉ3 Ｎ4 膜（１０〜１５ｎｍ）から構成される。このとき、第１導体層の熱酸化膜形成時に、高不純物濃度のＮ+ 型半導体領域１６の表面には５０〜７０ｎｍの熱酸化膜が形成される。
【０１６０】
(2) ホトレジストをマクスとして、通常のＭＯＳＦＥＴ形成領域の第２ゲート絶縁膜、第１導体層９が除去される。(3) 第２ゲート絶縁膜１８の最上部のＳｉ3 Ｎ4 をマクスとして、ゲート絶縁膜７が除去される。(4) 上記Ｓｉ3 Ｎ4 をマスクにして、通常のＭＯＳＦＥＴ形成領域に犠牲酸化（１０〜１５ｎｍ）が行われ、この犠牲酸化膜を介してイオン注入法により、通常のＭＯＳＦＥＴのしきい値制御用の不純物注入（ボロン）が行われる。
【０１６１】
図３５（Ｃ）において、(1) フラッシュメモリのコントロールゲート、通常のＭＯＳＦＥＴのゲート電極となる第２導体層２０が形成される。第２導体層２０は、多結晶シリコン膜、シリサイド膜と絶縁膜の３層膜からなり、多結晶シリコン膜は第１導体層と同様に形成される。シリサイド膜はＣＶＤ法又はスパッタ法で形成されたＷＳｉ2 膜（１５０〜２００ｎｍ）からなる。絶縁膜はＣＶＤ法により形成されたＳｉＯ2 膜である。
【０１６２】
(2) フラッシュメモリ部の第２導体層２０、第２ゲート絶縁膜１８、第１導体層９は、ホトレジストをマクスにしたパターンニングが行われ、コントロールゲート（ワード線）が形成される。(3) 前記図３等に示されたフローティングゲートが形成されない素子間の埋め込みデータ線の間にＰ型のチャンネルストッパー層が形成される（同図には省略されている）。これは、イオン注入法により、ボロンが加速エネルギー１０〜２０ＫｅＶで、１×１０13ｃｍ-2程度注入されることにより形成される。(4) ホトレジストをマスクとして、通常のＭＯＳＦＥＴのゲート電極２０のパターニングが行われる。
【０１６３】
図３６（Ａ）において、(1) 通常のＭＯＳＦＥＴのソース，ドレインを構成する低不純物濃度のＮ- 型半導体領域２１と、Ｐ- 型半導体領域２２が形成される。Ｎ- 型半導体領域２１は、イオン注入法によりリンを加速エネルギー５０〜８０ＫｅＶで、１×１０13〜３×１０13ｃｍ-2程度注することにより形成される。Ｐ- 型半導体領域２２は、イオン注入法によりボロンを加速エネルギー１０〜２０ＫｅＶで、１×１０13〜３×１０13ｃｍ-2程度注することにより形成される。(2) 図３５（Ａ）と同様にして、サイドウォール２３が形成される。
【０１６４】
(3) 高耐圧ＭＯＳＦＥＴ、通常のＭＯＳＦＥＴのソース，ドレインを構成する高不純物濃度のＮ+ 型半導体領域２４と、Ｐ+ 型半導体領域２５が形成される。このＮ+ 型半導体領域２４は、イオン注入法によりヒ素を加速エネルギー５０〜８０ＫｅＶで、１×１０15〜５×１０15ｃｍ-2程度注することにより形成される。上記Ｐ+ 型半導体領域２２は、イオン注入法によりボロンを加速エネルギー１０〜２０ＫｅＶで、１×１０15〜５×１０15ｃｍ-2程度注することにより形成される。
【０１６５】
図３６（Ｂ）において、(1) 絶縁膜２６が形成される。絶縁膜２６は、ＣＶＤ法によって形成されたＳｉＯ2 、ＰＳＧ、ＢＰＳＧの単層膜又はこれらの積層膜から構成される。(2) スルーホール２７が形成される。(3) 第１配線層２８が形成される。第１配線層２８は、ＭｏＳｉ2 、ＷＳｉ2 、ＴｉＳｉ2 等かなるシリサイド膜、又はＴｉＷ、ＴｉＮ膜の間にＡｌを挟んだ積層膜により構成される。この第１配線層２８は、埋め込みデータ線１６と一定間隔（例えば、メモリセルの８個間隔置）で接続される。これにより、データ線の実質的な寄生抵抗値が小さくされる。(4) 絶縁膜２９が形成される。絶縁膜２９は、プラズマＣＶＤ法により形成され、ＳｉＯ2 の間にスピン・オン・グラム膜を挟んだ積層膜で構成される。
【０１６６】
(5) スルーホール３０が形成される。(6) 第１配線層２８と同様に第２配線層３１が形成される。(7) ファイナルパッシベーション膜３２が形成される。ファイナルパッシベーション膜３２は、フラズマＣＶＤ法によるＳｉＮ4 膜又はその下部にＰＳＧ若しくはＳｉＯ2 が形成された積層膜で構成される。
【０１６７】
図３７には、この発明に係る不揮発性記憶装置の製造方法を説明するための他の一実施例の構造断面図が示されている。同図（Ａ）では、図３４（Ｄ）の(7) の工程において、低不純物濃度のＮ- 型半導体領域１３も同時に形成され、いわゆる二重構造にされる。
【０１６８】
（Ｂ）において、(1) 図３５（Ａ）(1) の工程の後に、Ｎ型半導体領域１６が接することになるフローティングゲート端部のサイドウォール１５が除去される。(2) 図３４の(9) と同様な方法により、低不純物濃度のＮ- 型半導体領域１１３が形成される。
【０１６９】
（Ｃ）において、図３５図（Ｂ）以降と同様な方法で第２ゲート絶縁膜１８、第２導体層２０が形成される。
【０１７０】
図３８には、上記図１の実施例に対応したメモリアレイの書き込み動作の他の一例を説明するための回路図が示されている。この実施例でも、前記同様にメモリセルのフローティングゲートＦＧから電子をＦ−Ｎトンネル電流によってソース線側に引き抜くことを書き込み動作というが、負電圧−ＶＰＰＷに代えて正電圧ＶＰＰ１が用いられる。
【０１７１】
例示的に示されたワード線Ｗ０とＷ１のうち、ワード線Ｗ０を選択し、例示的に示されたデータ線Ｄ０〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモリセルＱ０１を選択ビットとして書き込み動作を行う場合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのスイッチＳ６により回路の接地電位のような０Ｖが供給される。ワード線Ｗ１のような非選択のワード線には、スイッチＳ７等によりＶＰＰ１が供給される。この高電圧ＶＰＰ１は、約１１Ｖのような高い電位にされる。
【０１７２】
データ線Ｄ１は、データ線スイッチＳＷＤのスイッチＳ２によりフローティング（ＯＰＥＮ）状態又は回路の接地電位ＧＮＤが与えられる。これに対して、データ線Ｄ２には、スイッチＳ３により上記高電圧ＶＰＰ１が供給される。他のデータ線Ｄ０、Ｄ３及びＤ４等の非選択状態にされるものには、スイッチＳ１、Ｓ３及びＳ４により上記同様にフローティング状態か又は回路の接地電位が与えられる。
【０１７３】
この実施例では、上記のように選択ワード線に対して非選択ワード線や選択データ線の電位を高くして、選択ビットのメモリセルにおけるフローティングゲートからデータ線Ｄ２に電子を放出させる。このような動作に対応して、メモリマットは同図に一点鎖線により示されているようにＰ型ウェルに形成され、ウェルスイッチＷＥＬＬ−ＳＷにより、電源電圧ＶＣＣのようなバイアス電圧が与えられる。
【０１７４】
この状態により、選択メモリセルＱ０１ではワード線（コントロールゲート）と埋め込みデータ線Ｄ１との間に大きな電圧が加わり、フローティングゲートから埋め込みデータ線Ｄ２にトンネル電流が流れて電子の放出が行われる。非選択のメモリセルの第１ゲート絶縁膜には、基板電位５Ｖや１１Ｖ−５Ｖのような小さな電圧しか印加されないからいずれもトンネル電流が流れず、電子の放出が行われない。
【０１７５】
図３９には、上記図１の実施例に対応したメモリアレイの消去動作の他の一例を説明するための回路図が示されている。この実施例でも、前記メモリセルのフローティングゲートＦＧに電子をＦ−Ｎトンネル電流によって注入することを消去動作というが、１２Ｖのような高電圧ＶＰＰＥに代えて１６Ｖのような正電圧ＶＰＰが用いられる。
【０１７６】
例示的に示されたワード線Ｗ０とＷ１のうち、ワード線Ｗ１を選択してそれに接続れるメモリセルを一斉に消去させる動作を行う場合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのスイッチＳ６によりＶＰＰのような正の高電圧が供給される。この電圧ＶＰＰは、例えば１６Ｖのような電圧にされる。ワード線Ｗ１のような非選択のワード線には、スイッチＳ７等により回路の接地電位が与えられる。全データ線Ｄ０〜Ｄ４は、データ線スイッチＳＷＤのスイッチＳ１〜Ｓ５により回路の接地電位がが与えられる。そして、ウェルスイッチＷＥＬＬ−ＳＷにより、ウェルには回路の接地電位のようなバイアス電圧が与えられる。
【０１７７】
この状態により、第１ゲート絶縁膜にＦ−Ｎトンネル電流が流れてＮ+ 層及び基板Ｐの表面反転層Ｎから電子がフローティングゲートに注入される。この結果、メモリセルＱ００〜Ｑ０３は、約５Ｖ程度の高いしきい値電圧を持つように高くされる。このとき、非選択のワード線においては、データ線又は基板と同じ接地電位が与えられないるので、上記のようなトンネル電流が流れることはなくので、メモリセルＱｊ０〜Ｑｊ３等はもとの記憶状態を維持している。
【０１７８】
上記のように消去動作は、ワード線単位で行われるので、複数ワード線あるいは必要に応じて全ワード線を上記のような消去用の高電圧ＶＰＰＥにすることにより、それらに接続れるメモリセルの記憶情報を一斉に消去させるようにしてもよい。
【０１７９】
図４０には、上記のような正電圧による書き込み動作及び消去動作が行われる不揮発性記憶装置の一実施例の概略構造断面図が示されている。上記のようにフラッシュメモリが形成されるＰ型ウェルの電位を書き込み動作と消去動作とで切り替えるようにするため、第１Ｎウェルに上記のようなメモリセルが形成れるＰ型ウェルりが設けられる。すなわち、メモリマット部は、２重ウェル内に形成される。
【０１８０】
この実施例では、正電圧のみを使用して、書き込みと消去動作が行われるので、Ｘデコーダが簡単となり、デコーダサイズの小型化が可能になる。また、これに伴い、正電圧／負電圧の切り替えが不要になるとともに、Ｘデコーダにおいて負バイアスが不要になる。昇圧回路が、１つの昇圧回路により共用できるから回路の簡素化と低消費電力化が図られる。すなわち、１つの昇圧回路でＶＰＰ（１６Ｖ）を発生させ、それを降圧してＶＰＰ１を形成するようにすればよい。このような降圧回路にはＭＯＳＦＥＴのしきい値電圧を用いたレベルシフト回路が利用できる。
【０１８１】
図４１には、この発明に係る不揮発性記憶装置のメモリアレイ部の他の一実施例の回路図が示されている。この実施例においては、アルミニュウム等からなる主データ線Ｄ０〜Ｄ４に対して、端の主データ線Ｄ０を除き、２本ずつの埋め込みデータ線が接続される。
【０１８２】
すなわち、主データ線Ｄ１〜Ｄ４のうち奇数のデータ線Ｄ１、Ｄ３には上側にスイッチＱ１とＱ２が設けられて奇数番目の埋め込み層データ線ｄ１とｄ３、ｄ５とｄ７が設けられる。上記主データ線Ｄ１〜Ｄ４のうち偶数のデータ線Ｄ２、Ｄ４には下側にスイッチＱ３とＱ４が設けられて偶数番目の埋め込みデータ線ｄ２とｄ４、ｄ６とｄ８が設けられる。端のデータ線Ｄ０には、上記偶数のデータ線とみなされて下側にスイッチＱ４が設けられて埋め込みデータ線ｄ０が設けられる。
【０１８３】
上記のような構成においては、アルミニュウム等からなる主データ線Ｄ０〜Ｄ４が２ビット（２本の埋め込みデータ線）に１本の割合で形成される。これにより、ワード線方向のサイズがアルミニュウム層からなる主データ線のピッチに制約されなくなるので、メモリセルサイズを小さくすることができる。
【０１８４】
上記埋め込みデータ線選択のためのスイッチが設けられ、選択埋め込みデータ線に対応したスイッチＭＯＳＦＥＴＱ１と、Ｑ３のゲートには、スイッチＳ６とＳ８のように高電圧ＶＰＰ１を供給し、非選択の埋め込みデータ線に対応したスイッチＭＯＳＦＥＴＱ２とＱ４のゲートにはスイッチＳ７とＳ９のように電源電圧ＶＣＣが供給される。書き込み動作においては、メモリマットが形成されるＰ型ウェルは上記電源電圧ＶＣＣが供給されているので、上記非選択埋め込みデータ線のスイッチＱ２とＱ４はオフ状態にされる。以下、ワード線選択スイッチとデータ線選択スイッチにより、前記同様な選択／非選択の電圧が供給され、前記図３８と同様に書き込み動作が行われる。
【０１８５】
図４２には、上記主データ線と埋め込みデータ線からなるメモリアレイに対して正電圧による消去動作を行う場合の一実施例の回路図が示されている。この実施例においては、データ線が主データ線と埋め込みデータ線から構成されている。すなわち、消去動作では、埋め込みデータ線選択用のスイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートには、電源電圧ＶＣＣが供給されて、全てオン状態にされる。このとき、Ｐ型ウェルにはスイッチＳ１２によって回路の接地電位が与えられている。以下、ワード線選択スイッチとデータ線選択スイッチにより、前記同様な選択／非選択の電圧が供給され、前記図３９と同様に消去動作が行われる。
【０１８６】
図４３には、上記主データ線と埋め込みデータ線からなるメモリアレイに対して読み出し動作を行う場合の一実施例の回路図が示されている。この実施例では、埋め込みデータ線選択スイッチにより、書き込み動作と同様にスイッチＭＯＳＦＥＴＱ１とＱ３が選択される。ただし、選択レベルはＶＣＣであり、非選択レベルは０Ｖである。このときには、前記書き込みと異なり、メモリマット部が形成されるＰ型ウェルにはスイッチＳ１２により回路の接地電位が与えられている。以下、ワード線選択スイッチとデータ線選択スイッチにより、前記同様な選択／非選択の電圧が供給されてメモリセルの読み出しが行われる。
【０１８７】
図４４には、上記主データ線と埋め込みデータ線からなるメモリアレイ部の他の一実施例の回路図が示されている。図４５には、そのレイアウト図が示され、図４６と図４７には、上記レイアウトにおけるａ〜ｅの各断面構造図が示されている。
【０１８８】
この実施例では、１つの埋め込みデータ線の選択のために、エンハンスメント型ＭＯＳＦＥＴとディプレッション型ＭＯＳＦＥＴとの直列回路が用いられる。このようなスイッチ構成は、従来の縦型マスクＲＯＭにおけるカラムスイッチと同様である。このようなスイッチ構成とすることにより、スイッチ部のレイアウトが容易にできる。
【０１８９】
埋め込みデータ線の選択を行うスイッチ部（トランスファ）は、高耐圧ＭＯＳＦＥＴと同じゲート絶縁膜７と、第１導体層９により構成される。ソース，ドレインの拡散層は、メモリセルと同じ低不純物濃度のＮ- 型半導体領域１３と高不純物濃度のＮ+ 型半導体領域１６により構成される。上記第１導体層９を覆うように、第２導体層２０が形成され、第１導体層９と第２導体層２０とは、第２配線層３１（アルミニュウムＡＬ）によってシャントされている。シャントは、フィールド絶縁膜５の領域で所定間隔毎に行われる。トランスファＭＯＳＦＥＴは、１つおきに、そのチャンネルにＮ型半導体領域４０２が形成され、ディプレッション型ＭＯＳＦＥＴ又はゲート電極の電位に依存しない導体層として働いている。
【０１９０】
メモリ部において、ワード線となる第２導体層２０の下部に第１導体層９からなるフローティングゲートが隔離して構成され、それぞれのフローティンクゲート間に埋め込みデータ線となるＮ型半導体領域１２，１３，１６が構成される。Ｎ型半導体領域１２，１３，１６は、トランスファＭＯＳＦＥＴを介してデータ線となる第１配線層２８（ＡＬ１）に接続されている。
【０１９１】
ワード線はトランスファＭＯＳＦＥＴと同様に第２配線層３１でシャントされる。ワード線間の領域では、Ｎ型半導体領域１２，１３，１６の間にＰ型の半導体領域４０２が設けられ、電気的に分離（パンチスルーストッパー）を行っている。フローティングゲート（第１導体層９）の下部は、トンネル電流を流す薄いゲート絶縁膜８と高耐圧ＭＯＳＦＥＴと同じ厚いゲート絶縁膜７とで構成され、容量結合によりフローティングゲートがより高い電位になるようにされている。
【０１９２】
図４７（Ｂ）のように、フローティングゲートの下部に設けられるトンネル電流を流す薄いゲート絶縁膜８と厚い厚さのゲート絶縁膜７は、次のようにして形成することができる。半導体基板表面に熱酸化法により形成された２０ｎｍ程度の膜圧にされた絶縁膜上に、ＣＶＤ法により５０ｎｍ程度の膜圧の窒化シリコン膜を形成する。次に、ホトレジストをマスクにして、トンネル領域以外の窒化シリコン膜を除去する。上記窒化シリコン膜をマスクにして、熱酸化法により５０〜８０ｎｍ程度の膜圧の厚いゲート絶縁膜７を形成する。
【０１９３】
上記窒化シリコン膜を除去後に熱酸化膜を除去し、犠牲酸化（１０〜２０ｎｍ）を行う。犠牲酸化膜除去にトンネル絶縁膜となる８〜１０ｎｍ程度のゲート絶縁膜８を形成する。このとき、ゲート絶縁膜７は、３０〜５０ｎｍの膜圧となる。ゲート絶縁膜８の形成時に、ホトレジストをマスクにして基板が露出しないので良好な膜質のゲート絶縁膜８が得られる。また、この構造においては、読み出し時に厚い厚さのゲート絶縁膜７の下部にもチャンネルが形成される。この結果、この分だけメモリ電流が多くなり、低電圧読み出しあるいは高速読み出しに有利となる。
【０１９４】
図５４には、この発明に係る不揮発性記憶装置におけるメモリマット部の更に他の一実施例の回路図が示されている。この実施例においても、図２６と同様にブロック分割によりメモリマットが構成される。例示的に示されているデータ線Ｄ０〜Ｄ４には、メモリマット（ブロック）の上側と下側に分けてブロック選択用のスイッチＭＯＳＦＥＴＱ１〜Ｑ４が設けられる。
【０１９５】
上記代表として例示的に示されているデータ線Ｄ０〜Ｄ４のうち、奇数番号が付されたデータ線Ｄ１とＤ３には、メモリマットの上側にスイッチＭＯＳＦＥＴＱ１とＱ３が設けられ、メモリマット内のブロックデータ線ｄ１とｄ３と接続される。これに対して、偶数番号が付されたデータ線Ｄ０、Ｄ２及びＤ４には、メモリマットの下側にスイッチＭＯＳＦＥＴＱ０、Ｑ２及びＱ４が設けられ、メモリマット内のデータ線ｄ０、ｄ２及びｄ４と接続される。
【０１９６】
上記のように例示的に示されてメモリマットに設けられたブロックデータ線ｄ０〜ｄ４に、前記同様なメモリセルが接続される。この構成では、メモリセルが接続されるブロックデータ線ｄ０〜ｄ４は埋め込みデータ線とされる。これに対して、上記スイッチＭＯＳＦＥＴＱ１〜Ｑ４を介して共通に設けられるデータ線Ｄ０〜Ｄ４等は、アルミニュウム等からなる低抵抗の金属配線層から構成される主データ線である。
【０１９７】
書き込み動作においては、選択ブロックに対応したスイッチＭＯＳＦＥＴＱ１〜Ｑ４等をオン状態にして、前記同様な書き込み動作が行われる。この構成では、非選択のメモリブロックにあっては前記同様にブロックデータ線がフローティング状態となり、書き込み動作によるストレスが一切かからない。
【０１９８】
読み出し動作においては、ブロックデータ線の実質的な長さがメモリセルの接続箇所に無関係に一定となる。すなわち、メモリセルＱ００に対して高濃度側とされるブロックデータ線ｄ１は、それと近接して設けられるスイッチＭＯＳＦＥＴＱ１を通して主データ線Ｄ１と接続される。メモリセルＱ００に対して低濃度側とされるブロックデータ線ｄ０はその上端部で接続され、その他端側に設けられるスイッチＭＯＳＦＥＴＱ０を通して主データ線Ｄ０に接続される。
【０１９９】
これに対して、中間部のメモリセルＱｊ０においては、ブロックデータ線ｄ１の上半分とスイッチＭＯＳＦＥＴＱ１を介して主データ線Ｄ１に接続され、ブロックデータ線ｄ０の下半分とスイッチＭＯＳＦＥＴＱ０を介して主データ線Ｄ０に接続される。そして、最下段のメモリセルＱｉ０は、それと近接して設けられるスイッチＭＯＳＦＥＴＱ０を介して主データ線Ｄ０に接続され、ブロックデータ線ｄ１には下端部で接続されて、その上端側でスイッチＭＯＳＦＥＴＱ１を介して主データ線Ｄ１に接続される。
【０２００】
このように、１つのメモリセルにおいては、その接続位置に無関係にほぼ１本のブロックデータ線が接続される。これにより、メモリセルを選択するときのブロックデータ線の寄生抵抗及び寄生容量がほぼ均一にできるから、センス動作を安定して行うようにすることができる。ちなみに、図２６のようにブロックの上側にスイッチＭＯＳＦＥＴを設けた場合には、上端側のメモリセルではブロックデータ線の実効長さを零にできるが、下端側のメモリセルではブロックデータ線の実効長さをブロックデータ線の２倍にも長くなってしまう。
【０２０１】
上記のようなブロック分割においては、ブロック選択時のデータ線抵抗を均一にできるから、書き込みモードではメモリセルの接続位置に対して書き込み電圧のバラツキが小さくなり、書き込み動作の安定化が図られる。読み出し動作では、低電圧での高速読み出しが可能になる。
【０２０２】
図５５には、図５４の実施例に対応したメモリマットの一実施例のレイアウト図が示されている。同図には、横方向にワード線Ｗ１０〜Ｗ１ｉが延長されるよう配置される。これと平行するようにメモリマットの上下にスイッチＭＯＳＦＥＴＱ１、Ｑ３等を構成する上部トランスファ及びスイッチＭＯＳＦＥＴＱ０、Ｑ２、Ｑ４等を構成する下部トランスファのブロック選択線ＷＢ１が延長される。
【０２０３】
縦方向にはブロックデータ線を構成する拡散層が形成される。この拡散層上にアルミニュウム等からなる主データ線２８が配置される。主データ線は、１つ置きに上側と下側にコンタクトホール２７が設けられる。このコンタクトホール２７は、その上下に配置される他のメモリブロックに対しても共用される。すなわち、上記１つのコンタクトホールにより、隣接するブロック選択用の２つのスイッチＭＯＳＦＥＴが共通に主ワード線に接続される。
【０２０４】
前記のように一方が高濃度にされ、他方が低濃度にされたソース，ドレインを持つ拡散層上にフローティングゲート９が配置される。このフローティングゲート９の上にはコントロールゲートと一体的に形成されるワード線が配置される。
【０２０５】
図５６と図５７には、図５５に矢印箇所ａ〜ｄでの素子構造断面図が示されている。そのうち、図５６の（Ａ）には、矢印箇所ｅでの素子構造断面図が示されている。この部分は、ブロック選択線と平行な断面図であり、第１導体層９によりブロック選択線ＷＢ１が構成される。この第１導体層９の上に第２ゲート絶縁膜１８を介して第２導体層２０が形成される。特に制限されないが、上記２つの導体層９と２０を適宜接続して、ブロック選択線の配線抵抗値を小さくするように構成する。例えば、前記図４５における右側の部分対応する部分で上記２つの導体層９と２０とが接続される。
【０２０６】
図５６の（Ｂ）には、矢印箇所ａでの素子構造断面図が示されている。この部分は、ワード線と平行な断面図であり、Ｎ- 型半導体領域１３の中にＮ+ 型半導体領域１２が形成され、一方ではフローティンクゲート９が外側のＮ- 型半導体領域１３のみとオーバーラップするようにし、他方では内側のＮ+ 型半導体領域１２まで延びてオーバーラップするようにされる。
【０２０７】
この実施例では、フローティングゲートとソース，ドレインとの寄生容量を小さくし、フローティングゲートとコントロールゲートとの寄生容量を大きくするために、フローティングゲートのワード線方向の両側が比較的厚い厚さの酸化膜５０４が形成される。このような酸化膜を形成してフローティングゲート９のワード線方向の大きさを大きくて、その上に形成されるコントロールゲート（ワード線）２０との寄生容量をその分大きくしつつ、その下に配置される拡散層１２，１３とは上記厚さを比較的厚く形成した酸化膜５０４を介在させることにより寄生容量を増加させないようにするものである。このような構成により、ワード線側からの書き込み電位に対応してフローティングゲートの電位を大きくできるから書き込み効率を高めることができる。
【０２０８】
図５６の（Ｃ）には、矢印箇所ａでの他の実施例の素子構造断面図が示されている。この実施例では、上記Ｎ+ 型半導体領域１２に並べてＮ- 型半導体領域１３が形成される。このようなソース，ドレイン（ブロックデータ線）の構造が異なるだけで、他の構成は（Ｂ）と同様である。
【０２０９】
図５６の（Ｄ）には、矢印箇所ｂでの素子構造断面図が示されている。この部分は、ワード線と平行でその間の断面図であり、ブロックデータ線間の構造が明らかにされる。すなわち、拡散層１２と１３からなるブロックデータ線の間には、Ｐ型チャンネルストッパー領域４０２が形成されて隣接するメモリセル間でリーク電流が流れないようにされる。
【０２１０】
図５６（Ａ）〜（Ｄ）において、２８はデータ線（主データ線）であり、上記第２導体層２０の上に形成された絶縁膜２６を介してアルミニュウム等の金属層から構成される。１は半導体基板であり、４はメモリセルが形成される部分に形成されたウェル領域である。そして、フィールド絶縁膜５の下に形成されたのは、Ｐ型のチャンネルストッパーである。
【０２１１】
図５７の（Ａ）には、矢印箇所ｄでの素子構造断面図が示されている。この部分は、データ線に沿った断面図であり、主データ線２８、とブロックデータ線１２，１３及びスイッチＭＯＳＦＥＴの関係が明らかにされる。すなわち、スルーホール２７により主データ線２８がスイッチＭＯＳＦＥＴを構成する拡散層と接続される。スイッチＭＯＳＦＥＴを構成する他方の拡散層２１と２４は、拡散層２４が延びてブロックデータ線を構成する拡散層１２、１３と接続される。低濃度のＮ- 型半導体領域２１は、スイッチＭＯＳＦＥＴの耐圧を高くするために設けられるものである。
【０２１２】
図５７の（Ｂ）には、矢印箇所ｃでの素子構造断面図が示されている。この部分は、データ線と平行でその間の断面図であり、データ線方向に並ぶメモリセル相互とスイッチＭＯＳＦＥＴとの関係が明らかにされる。すなわち、メモリマット内のデータ線方向に並ぶメモリセルは、Ｐ型チャンネルストッパー領域４０２が形成されて隣接するメモリセル間でリーク電流が流れないようにされる。スイッチＭＯＳＦＥＴのブロックデータ線側の半導体領域２４は、フィールド絶縁膜により切断されており、このフィールド絶縁膜が形成されない上記主データ線の下部においてブロックデータ線側に延びて接続される。
【０２１３】
スイッチＭＯＳＦＥＴのゲート幅は、ブロックデータ線（埋め込みデータ線）１２と１３のピッチの約２倍の幅を持つようにされる。ただし、この幅には、阻止分離用のフィールド絶縁膜５の幅の部分を含むものである。このような広いゲート幅を持つものであるので、スイッチＭＯＳＦＥＴのオン抵抗を十分小さく形成することができる。
【０２１４】
図５８と図５９には、前記図５４〜図５７を用いて説明した不揮発性記憶装置の製造方法を説明するための製造工程断面図が示されている。同図には、前記のようなフラッシュメモリの他に、高耐圧のＮチャンネル型ＭＯＳＦＥＴ（ＨＮＭＯＳ）とＰチャンネル型ＭＯＳＦＥＴ（ＨＰＭＯＳ）、通常のＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）とＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）も合わせて描かれている。
【０２１５】
図５８（Ａ）において、(1) 前記図３４（Ａ）と（Ｂ）と同様にして、Ｐ- 型半導体基板１の一主面に２つのＮ型ウェル領域２，３とＰ型ウェル領域４及び厚い厚さのフィールド絶縁膜５とその下にチャンネルストッパー６が形成する。
【０２１６】
(2) 熱酸化膜５０１と、その上にＣＶＤ法により窒化シリコン膜５０２とＣＶＤ法により酸化シリコン膜５０３を順次に形成し、埋め込みデータ線（ソース，ドレイン拡散層）領域上の上記窒化シリコン膜５０２と酸化シリコン膜５０３をホトレジスト膜をマクスとしてエッチング除去する。
【０２１７】
(3) 上記ホトレジスト膜を除去後に、新たにホトレジスト膜からなマクスを形成して上記シリコン膜５０２と５０３の一端側を覆うようにして、高濃度のＮ+ 型半導体領域１２をイオン注入法により形成する。(4) 上記ホトレジスト膜を除去後に熱処理により上記Ｎ+ 型半導体領域１２を熱拡散する。この熱処理は、Ｎ+ 型半導体領域１２が後に形成されるフローティングゲートとオーバーラップするようにするためのものである。(5) 窒化シリコン膜５０２、酸化シリコン膜５０３をマクスとして、低濃度からなるＮ- 型半導体領域１３をイオン注入法により形成する。
【０２１８】
以上により、埋め込みデータ線は一端側の低濃度のＮ- 型半導体領域１３の幅が広くされて他端側の幅が狭くされる。上記窒化シリコン膜５０２をＮ- 型半導体領域１３のイオン注入時のマスクとなる以上に厚く形成すれば、酸化シリコン膜５０３は不要である。また、図５６（Ｃ）のような構造にするときには、前記(5) において、ホトレジスト膜をマスクとしてＮ- 型半導体領域１３を形成すればよい。
【０２１９】
図５８（Ｂ）において、(1) 酸化シリコン膜５０３を除去した後に、窒化シリコン膜５０２をマスクとして熱酸化法により約２００ｎｍ程度の比較的厚い厚さの酸化シリコン膜５０４を埋め込みデータ線の上部に形成する。(2) 上記窒化シリコン膜５０２を除去して、図３４（Ｂ）と（Ｃ）と同様にして、フラッシュメモリのトンネル領域となる第１ゲート絶縁膜８と、高耐圧ＭＯＳＦＥＴ（ＨＮＭＯＳ，ＨＰＭＯＳ）のゲート絶縁膜７とを形成する。このとき、前記メモリブロック（メモリマット）選択用のスイッチＭＯＳＦＥＴのゲート絶縁膜も、上記高耐圧用ＭＯＳＦＥＴのゲート絶縁膜７と同時に形成される。
【０２２０】
図５８（Ｃ）において、(1) フローティングゲート、高耐圧ＭＯＳＦＥＴ（ＨＮＭＯＳ，ＨＰＭＯＳ）のゲート電極となる第１導体層９を形成し、所定の形状となるようにパターニングを行う。(2) 前記図３５（Ｂ）と同様にして、フローティングゲートとコントロールゲートの間の第２ゲート絶縁膜１８と通常のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）のゲート絶縁膜１９を形成する。
【０２２１】
図５９において、(1) 前記図３５（Ｃ）と図３６（Ａ）と同様にして、コントロールゲートと、通常のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）のゲート電極となる第２導体層２０を形成する。この後に、所定の形状となるようにパターニングを行う。(2) 前記実施例と同様にして、高耐圧ＭＯＳＦＥＴ（ＨＮＭＯＳ，ＨＰＭＯＳ）や通常のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）を構成する低濃度のＮ- 型半導体領域２１と、Ｐ- 型半導体領域２２及び高濃度のＮ+ 型半導体領域２４と、Ｐ+ 型半導体領域２５をそれぞれ形成する。
【０２２２】
埋め込みデータ線上部の酸化シリコン膜５０４を形成するために、窒化シリコン膜５０２は、フィールド絶縁膜５を形成するときに使用する窒化シリコン膜と共用してもよい。すなわち、(1) 窒化シリコン膜５０２によりフィールド絶縁膜５を形成する。(2) この窒化シリコン膜５０２を残して、埋め込みデータ線領域の窒化シリコン膜５０２をパターニングする。(3) その後は図５８（Ａ）と同じようにする。
【０２２３】
図６０には、この発明に係るメモリセル部の他の一実施例の素子構造断面図が示されている。この実施例では、フローティングゲートとなる第１導体層９を図中で下側に偏らせて、埋め込みデータ線である高濃度のＮ+ 型半導体領域１２とのオーバーラップ面積を減らして寄生容量を低減させる。これにより、書き込み動作時においてＮ+ 型半導体領域１２に加わる電圧によって、フローティングゲートの電位が変動するのを防止することができる。
【０２２４】
この発明では、Ｆ−Ｎトンネル電流により書き込みと消去を行うようにするものである。そして、ホットエレクトロンが生じないような読み出し電圧を用いれば、図１の実施例において高濃度のソース，ドレイン側からメモリ電流を流すことができる。本願発明者においては、このことに着目し、従来のＥＰＲＯＭを構成するスタックドゲート構造のメモリ素子において、フローティングゲートと基板表面との間の絶縁膜を前記第１ゲート絶縁膜のようなトンネル絶縁膜にして不揮発性記憶装置が構成できることに気が付いた。
【０２２５】
図４８には、この発明に係る不揮発性記憶装置の他の一実施例の概略回路図が示されている。メモリアレイは、公知のＥＰＲＯＭと同様にコントロールゲートとフローティングゲートからなるスタックドゲート構造の記憶素子がノア（ＮＯＲ）型に構成される。ただし、記憶素子のフローティングゲート下の絶縁膜が、上記のようなトンネル絶縁膜から構成される。
【０２２６】
このようなメモリセルの書き込み・消去及び読み出し動作のために、メモリセルのコントロールゲートが接続されるワード線には、スイッチの形態で示されたＸデコーダにより書き込み用、消去用及び読み出し用のＶＤＩＳＷ、ＶＷＷ、ＶＥＷ、ＶＲＷ及びＧＮＤの５種類の電圧が選択的に供給される。これに対して、記憶素子のドレインが接続れるデータ線には、同様にスイッチの形態で示されてＹデコーダによりフローティング状態（ＯＰＥＮ）、ＶＷＤ、ＶＲＤ及びＧＮＤの４種類の電圧が選択的に供給される。また、記憶素子のソースが接続れるソース線には、ソーススイッチによりフローティング状態（ＯＰＥＮ）又はＧＮＤが選択的に供給される。上記電圧ＶＷＷは−１０Ｖ、ＶＥＷは１５Ｖ、ＶＲＷは５Ｖ、ＶＷＤは５Ｖ、ＶＲＤは１．５Ｖのような電圧にされる。
【０２２７】
図４９には、上記メモリアレイ部のレイアウトと断面図が示されている。図４９（Ａ）には、レイアウト図が示されており、（Ｂ）には、そのＡ−Ａ’断面図が、（Ｃ）にはＢ−Ｂ’断面図が示されいてる。
【０２２８】
同図において、第１ゲート絶縁膜は、前記のように８〜１０ｎｍのような薄いトンネル絶縁膜から構成される。また、ソース，ドレインの拡散層は、低い不純物濃度の半導体領域Ｎ- 型領域に高い不純物濃度の半導体領域Ｎ+ 型領域が形成されて構成される。このような構成とすることにより、読み出し電圧を１．５Ｖのような低電圧にするとともに、読み出し時のドレイン近傍でのホットエレクトロンの発生を抑えて、読み出しに伴う誤消去を防止している。このような２重拡散構造は、前記高耐圧ＭＯＳＦＥＴと類似の構造にしても得ることができる。
【０２２９】
図５０には、上記図４８の不揮発性記憶装置の書き込み動作の一例を説明するための概略回路図と概略構造断面図が示されている。この実施例においても、前記同様にメモリセルのフローティングゲートＦＧから電子をＦ−Ｎトンネル電流によってドレイン側に引き抜くことを書き込み動作という。
【０２３０】
選択ワード線には−１０Ｖのような書き込み電圧ＶＷＷが供給される。他の非選択ワード線には０ＶのようなＶＤＩＳＷが供給される。このとき、ソース線は全てフローティング状態にされる。選択データ線には５Ｖのような書き込み電圧ＶＷＤが供給され、非選択データ線には回路の接地電位にされる。
【０２３１】
この状態では、（Ｂ）のように選択ビットのメモリセルにおいては、コントロールゲートとドレイン間に１５Ｖのような高い電圧が印加され、フローティングゲートからドレインに向かってトンネル電流が流れて、書き込み動作が行われる。これに対して、データ線が選択状態にされ、ワード線が非選択にされるものでは、上記コントールゲートとドレイン間に５Ｖ程度しか印加されないから、トンネル電流が発生せず、書き込み動作が行われない。ワード線が選択状態で、データ線が非選択のものではコントロールゲートとドレインとの間に１０Ｖ程度した印加されないからトンネル電流が発生せず、したがって同様に書き込み動作が行われない。
【０２３２】
図５１には、上記図４８の不揮発性記憶装置の消去動作の一例を説明するための概略回路図と概略構造断面図が示されている。この実施例においても、前記同様にメモリセルのフローティングゲートＦＧにをＦ−Ｎトンネル電流によって電子を注入することを消去動作という。
【０２３３】
選択ワード線には１５Ｖのような消去電圧ＶＷＥが供給される。他の非選択ワード線には０Ｖが供給される。このとき、ソース線は全て回路の接地電位にされる。データ線は、全て回路の接地電位にされる。
【０２３４】
この状態では、（Ｂ）のように選択ワード線のメモリセルにおいては、コントロールゲートとドレイン，ソース及び基板間に１５Ｖのような高い電圧が印加され、フローティングゲートに向かってトンネル電流が流れて、消去動作が行われる。これに対して、ワード線が選択状態にされものでは、共に回路接地電位ＧＮＤの同電位になるのでトンネル電流が発生せず、したがって消去動作が行われない。
【０２３５】
図５２には、上記図４８の不揮発性記憶装置の読み出し動作の一例を説明するための概略回路図と概略構造断面図が示されている。選択ワード線には５Ｖのような読み出し電圧ＶＲＷが供給される。他の非選択ワード線には０Ｖが供給される。このとき、ソース線は全て回路の接地電位にされる。選択データ線には１．５Ｖのように低い電位にされた読み出し電圧ＶＲＤが供給され、非選択データ線は回路の接地電位位にされる。
【０２３６】
この状態では、（Ｂ）のように選択メモリセルにおいては、上記のような書き込み動作が行われてしきい値電圧が低くされているなら、ドレインからソースに向かってメモリ電流が流れる。もしも、書き込みが行われていないなら、メモリ電流が流れない。このようなメモリ電流の有無をセンスアンプがセンスして、読み出しデータを形成する。
【０２３７】
図５３には、上記ＮＯＲ型の不揮発性記憶装置の書き込み動作の他の一実施例の概略回路図と概略構造断面図が示されている。この実施例においても、前記同様にメモリセルのフローティングゲートＦＧから電子をＦ−Ｎトンネル電流によってドレイン側に引き抜くことを書き込み動作という。
【０２３８】
選択ワード線には−１０Ｖのような書き込み電圧ＶＷＷが供給される。他の非選択ワード線には５ＶのようなＶＤＩＳＷが供給される。このとき、ソース線には２Ｖのようなバイアス電圧が印加される。選択データ線には５Ｖのような書き込み電圧ＶＷＤが供給され、非選択データ線はフローティング状態（ＯＰＥＮ）にされる。
【０２３９】
上記のようにソース線に２Ｖのバイアス電圧を印加することにより、ワード線が５Ｖ、データ線が５Ｖにされる非選択ビットでのリーク電流の発生を防止することができる。また、上記により非選択ワード線に５Ｖが印加されているから書き込み時のデータディスターブを防止することができる。
【０２４０】
（Ｂ）のように、ドレイン部ではＮ+ 層がフローティングゲート下まで延在してオーバーラップするようにされ、ソース部ではＮ+ 層がフローティングゲート下まで延在してないように、言い換えるならば、フローティングゲートはＮ- 層のみとオーバーラップするようにし、ソース側から書き込み電流が流れないようにする。この考え方は、ソースとドレインとが異なるだけで前記図１の実施例と同様である。
【０２４１】
以上説明した本願発明に係る不揮発性記憶装置においては、Ｆ−Ｎトンネル電流を用いて、書き込み動作と、ワード線を最小単位とする一括消去を行うものであるので、内部回路により形成された書き込み電圧及び消去電圧で動作させることができる。これにより、不揮発性記憶装置をマイクロコンピュータ等のシステム上に実装した状態で、書き込み／消去を行うようにすることができる。また、動作電圧は、上記５Ｖ又は３Ｖのような一電源により動作させることができるから、システムの電源装置が簡単になる。
【０２４２】
上記のようにトンネル電流によって書き込みが行われことに着目し、複数ビット同時に書き込むようにしてもよい。例えば、図１の実施例では、１つ置きのデータ線のメモリセルに同時に書き込むようにすることができる。このため、入力バッファにラッチ回路が設けられ、１つのワード線のうち、１つ置きのメモリセルに対応したデータをいったん保持させ、それを上記のように一斉に書き込むようにする。
【０２４３】
この発明では、フローティングゲートからトンネル電流によって電子を引き抜くことを以て書き込み動作とし、フローティングゲートに電子を注入することをもって消去動作としている。この構成においては、特に図１や図４８の実施例のようにメモリセルが１素子により構成されるときに有利となる。なぜなら、消去動作は、ワード線を最小単位とする一括消去の形態を採るので、消去ベリファイを行うことが面倒である。しかし、この発明では、消去動作は記憶素子のしきい値を高くさせる方向に制御する。このため、従来のフラッシュＲＯＭのように過消去によって記憶素子がディプレッョンモードになって読み出しを不能にしてしまうような虞れがないからである。
【０２４４】
これに対して、書き込み動作は基本的には１つのメモリセルを選択して書き込み動作が行われる。このため、書き込み動作と書き込みベリファイを繰り返すという高速アルゴリズムによって比較的簡単に書き込み量を精度良く制御することができる。このように書き込み量を精度よく制御しておけば、消去動作はそれを基準にした電子の注入を行えばよいから、全体としての書き込み／消去動作の制御がやりやすくなるものである。
【０２４５】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介してフローティングゲートを設け、このフローティングゲートの上部に第２ゲート絶縁膜を介してコントロールゲートを設け、上記フローティングゲートを挟むように半導体基板上に形成された第２導電型の一対のソース，ドレインを構成する半導体領域のうちの一方にソース，ドレインにおいてフローティングゲートとオーバーラップする部分に低濃度の第２導電型の半導体領域を設け、フローティングゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって上記一対のソース，ドレインのうちの他方のソース，ドレインに電子を引き抜くという書き込み動作と、上記一対のソース，ドレイン又は半導体基板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によってフローティングゲートに電子を注入するという消去動作と、上記コントロールゲートの電位を高くして一方のソース，ドレイン領域から他方のソース，ドレイン領域にメモリ電流が流れるか否かをセンスするという読み出し動作を行わせる。この構成により、１つのソース，ドレインをワード線方向に隣接する２つのメモリセルに対して、データ線又はソース線として互いに共用できるからメモリセルサイズの実質的な小型化が可能となり、トンネル電流によって書き込み動作と消去動作を行うものであるので、書き込み動作や消去動作に必要な高電圧を内部回路により形成することができる。
【０２４６】
（２）第１導電型の半導体基板の一主面に形成された一対のソース，ドレインを構成する第２導電型の半導体領域のうち一方のソース，ドレイン領域に対して第１ゲート絶縁膜を介して一端がオーバーラップするようフローティングゲートを形成し、このフローティングゲートの上部及びその他端側と他方のソース，ドレインとの間の半導体基板上部において第２ゲート絶縁膜を介してコントロールゲートを設け、フローティングゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって上記一対のソース，ドレインのうちの一方のソース，ドレインに電子を引き抜くという書き込み動作と、上記一方のソース，ドレイン又は半導体基板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によってフローティングゲートに電子を注入するという消去動作と、上記コントロールゲートの電位を高くして他方のソース，ドレイン領域から一方のソース，ドレイン領域にメモリ電流が流れるか否かをセンスするという読み出し動作を行わせる。この構成により、１つのソース，ドレインをワード線方向に隣接する２つのメモリセルに対して、データ線又はソース線として互いに共用できるからメモリセルサイズの実質的な小型化が可能となり、トンネル電流によって書き込み動作と消去動作を行うものであるので、書き込み動作や消去動作に必要な高電圧を内部回路により形成することができる。
【０２４７】
（３）第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介して設けられたフローティングゲートと、このフローティングゲートの上部に第２ゲート絶縁膜を介して設けられたコントロールゲートと、上記フローティングゲートを挟むように半導体基板上に形成された第２導電型の一対のソース，ドレインを構成する半導体領域とを備え、フローティングゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって一方のソース，ドレインに電子を引き抜くという書き込み動作と、上記一対のソース，ドレイン又は半導体基板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によってフローティングゲートに電子を注入することにより消去動作を行わせ、上記コントロールゲートの電位を高くして、ホットエレクトロンが生じない程度の低い電位にされた一方のソース，ドレイン領域から他方のソース，ドレイン領域にメモリ電流が流れるか否かをセンスするという読み出し動作を行わせる。この構成では、従来のＥＰＲＯＭの一部を変更するという簡単な構成で、しかも書き込み動作や消去動作に必要な高電圧を内部回路により形成することができる。
【０２４８】
（４）上記（１）又は（２）において、高濃度領域を低濃度領域内に形成することにより、読み出し時にホットエレクトロンの発生を防止できるから、書き込みを行うデータ線と同じデータ線からメモリ電流を流すことができるので、データ線の選択回路の簡素化を行うことができる。
【０２４９】
（５）トンネル電流により書き込みが行われるから、同時選択可能な複数ビットの単位での書き込みを行うようにすることによって、書き込み時間の短縮化、言い換えるならば、書き込み動作の実質的な高速化を図ることができる。
【０２５０】
（６）メモリブロック毎にスイッチＭＯＳＦＥＴを設けて主データ線とメモリブロックの埋め込みデータ線とを接続するときに、１つ置きに上側と下側にスイッチＭＯＳＦＥＴを設けることにより、ブロックデータ線抵抗をメモリセルの位置に無関係に均一にできるから、書き込みモードではメモリセルの接続位置に対して書き込み電圧のバラツキが小さくなり、書き込み動作の安定化が図られるるとともに、読み出し動作では低電圧での高速読み出しが可能になる。
【０２５１】
（７）埋め込みデータ線の上部に熱酸化法により比較的厚い厚さの酸化膜を形成してそこまで延びるようにフローティングゲートを形成することにより、フローティングゲートとコントロールゲート間の容量値を、フローティングゲートとその下の拡散層との寄生容量に比べて大きく形成することができ、書き込み動作の効率化と安定化を図ることができる。
【０２５２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ＸデコーダやＹデコーダの具体的構成は、前記のように動作モードに応じて各電圧を出力させるものであれば何であってもよい。上記書き込み／消去のための電圧設定は、書き込み時にフローティングゲートから選択されたソース又はドレインにトンネル電流を流し、消去時には選択ワード線に接続されたメモリセルにおいてソース，ドレイン又は基板からフローティングゲートにトンネル電流を流すようなものであれば何であってもよい。そして、読み出し動作においては、読み出し時のドレイン近傍にホットエレクトロンが発生しない工夫がされていればよい。上記メモリセル及びその周辺回路を構成する素子の構造は、前記実施例と実質的に同一のものであれは何であってもよい。
【０２５３】
この発明に係る不揮発性記憶装置は、単体の不揮発性記憶装置の他に、前記マイクロコンピュータや各種ディジタル情報処理装置に内蔵されるメモリ装置としても利用できる。
【０２５４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介してフローティングゲートを設け、このフローティングゲートの上部に第２ゲート絶縁膜を介してコントロールゲートを設け、上記フローティングゲートを挟むように半導体基板上に形成された第２導電型の一対のソース，ドレインを構成する半導体領域のうちの一方にソース，ドレインにおいてフローティングゲートとオーバーラップする部分に低濃度の第２導電型の半導体領域を設け、フローティングゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって上記一対のソース，ドレインのうちの他方のソース，ドレインに電子を引き抜くという書き込み動作と、上記一対のソース，ドレイン又は半導体基板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によってフローティングゲートに電子を注入するという消去動作と、上記コントロールゲートの電位を高くして一方のソース，ドレイン領域から他方のソース，ドレイン領域にメモリ電流が流れるか否かをセンスするという読み出し動作を行わせる。この構成により、１つのソース，ドレインをワード線方向に隣接する２つのメモリセルに対して、データ線又はソース線として互いに共用できるからメモリセルサイズの実質的な小型化が可能となり、トンネル電流によって書き込み動作と消去動作を行うものであるので、書き込み動作や消去動作に必要な高電圧を内部回路により形成することができる。
【０２５５】
第１導電型の半導体基板の一主面に形成された一対のソース，ドレインを構成する第２導電型の半導体領域のうち一方のソース，ドレイン領域に対して第１ゲート絶縁膜を介して一端がオーバーラップするようフローティングゲートを形成し、このフローティングゲートの上部及びその他端側と他方のソース，ドレインとの間の半導体基板上部において第２ゲート絶縁膜を介してコントロールゲートを設け、フローティングゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって上記一対のソース，ドレインのうちの一方のソース，ドレインに電子を引き抜くという書き込み動作と、上記一方のソース，ドレイン又は半導体基板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によってフローティングゲートに電子を注入するという消去動作と、上記コントロールゲートの電位を高くして他方のソース，ドレイン領域から一方のソース，ドレイン領域にメモリ電流が流れるか否かをセンスするという読み出し動作を行わせる。この構成により、１つのソース，ドレインをワード線方向に隣接する２つのメモリセルに対して、データ線又はソース線として互いに共用できるからメモリセルサイズの実質的な小型化が可能となり、トンネル電流によって書き込み動作と消去動作を行うものであるので、書き込み動作や消去動作に必要な高電圧を内部回路により形成することができる。
【図面の簡単な説明】
【０２５６】
【図１】この発明に係る不揮発性記憶装置の一実施例を示すメモリアレイ部の回路図である。
【図２】上記図１のメモリアレイ部の一実施例を示すレイアウト図である。
【図３】上記図２のレイアウトに対応した一部概略構造断面図である。
【図４】上記図２のレイアウトに対応した他の一部概略構造断面図である。
【図５】この発明に係る不揮発性記憶装置の他の一実施例を示すメモリアレイ部の回路図である。
【図６】上記図５のメモリアレイ部の一実施例を示すレイアウト図である。
【図７】上記図６のレイアウトに対応した一部概略構造断面図である。
【図８】上記図５のレイアウトに対応した他の一部概略構造断面図である。
【図９】上記図１の実施例に対応したメモリアレイの書き込み動作の一例を説明するための回路図である。
【図１０】上記図９に対応した書き込み動作を説明するための概略構造断面図である。
【図１１】上記図１の実施例に対応したメモリアレイの消去動作の一例を説明するための回路図である。
【図１２】上記図１の実施例に対応したメモリアレイの読み出し動作の一例を説明するための回路図である。
【図１３】上記図１の実施例に対応したメモリアレイの読み出し動作の他の一例を説明するための回路図である。
【図１４】上記図１３に対応した読み出し動作を説明するための概略構造断面図である。
【図１５】上記図５の実施例に対応したメモリアレイの書き込み動作の一例を説明するための回路図である。
【図１６】上記図１５に対応した書き込み動作を説明するための概略構造断面図である。
【図１７】上記図５の実施例に対応したメモリアレイの消去動作の一例を説明するための回路図である。
【図１８】上記図５の実施例に対応したメモリアレイの読み出し動作の一例を説明するための回路図である。
【図１９】上記図５の実施例に対応したメモリアレイの読み出し動作の他の一例を説明するための回路図である。
【図２０】上記図１９に対応した読み出し動作を説明するための概略構造断面図である。
【図２１】この発明に係る不揮発性記憶装置のメモリアレイ部とその選択回路の一実施例を示す具体的回路図である。
【図２２】内部電圧発生回路の一実施例を示す回路図である。
【図２３】上記図２１におけるワードドライバＤＲ２の一実施例を示す概略構造断面図である。
【図２４】図２２のツェナーダイオードの一実施例を示す素子構造断面図である。
【図２５】この発明に係る不揮発性記憶装置のメモリアレイ部とその選択回路の他の一実施例を示す具体的回路図である。
【図２６】この発明に係る不揮発性記憶装置におけるメモリマット部の他の一実施例を示す回路図である。
【図２７】この発明に係る不揮発性記憶装置におけるブロック分割の書き込み動作の一実施例を示す回路図である。
【図２８】この発明に係る不揮発性記憶装置におけるブロック分割の消去動作の一実施例を示す回路図である。
【図２９】この発明に係る不揮発性記憶装置におけるブロック分割の他の一実施例を示すブロック図である。
【図３０】この発明に係る不揮発性記憶装置の一実施例を示す全体のブロック図である。
【図３１】この発明に係る不揮発性記憶装置の他の一実施例を示す全体のブロック図である。
【図３２】この発明に係る不揮発性記憶装置の更に他の一実施例を示す全体のブロック図である。
【図３３】この発明に係る不揮発性記憶装置を内蔵した１チップマイクロコンピュータの一実施例を示すブロック図である。
【図３４】この発明に係る不揮発性記憶装置の製造方法を説明するための一実施例を示す一部構造断面図である。
【図３５】この発明に係る不揮発性記憶装置の製造方法を説明するための一実施例を示す他の一部構造断面図である。
【図３６】この発明に係る不揮発性記憶装置の製造方法を説明するための一実施例を示す残り一部構造断面図である。
【図３７】この発明に係る不揮発性記憶装置の製造方法を説明するための他の一実施例を示す構造断面図である。
【図３８】上記図１の実施例に対応したメモリアレイの書き込み動作の他の一例を説明するための回路図である。
【図３９】上記図１の実施例に対応したメモリアレイの消去動作の他の一例を説明するための回路図である。
【図４０】上記図３８や図３９のような正電圧による書き込み動作及び消去動作が行われる不揮発性記憶装置の一実施例を示す概略構造断面図である。
【図４１】この発明に係る不揮発性記憶装置のメモリアレイ部の他の一実施例を示す回路図である。
【図４２】上記図４１の主データ線と埋め込みデータ線からなるメモリアレイに対して正電圧による消去動作を行う場合の一実施例を示す回路図である。
【図４３】上記図４１の主データ線と埋め込みデータ線からなるメモリアレイに対する読み出し動作を行う場合の一実施例を示す回路図である。
【図４４】上記主データ線と埋め込みデータ線からなるメモリアレイ部の他の一実施例を示す回路図である。
【図４５】上記図４４のメモリアレイ部の一実施例を示すレイアウト図である。
【図４６】上記図４５の一部構造断面図である。
【図４７】上記図４５の他の一部構造断面図である。
【図４８】この発明に係る不揮発性記憶装置の他の一実施例を示す概略回路図である。
【図４９】上記図４８のメモリアレイ部を説明するためのレイウトとそれに対応した一部構造断面図である。
【図５０】上記図４８の不揮発性記憶装置の書き込み動作を説明するための回路と概略構造断面図である。
【図５１】上記図４８の不揮発性記憶装置の消去動作を説明するための回路と概略構造断面図である。
【図５２】上記図４８の不揮発性記憶装置の読み出し動作を説明するための回路と概略構造断面図である。
【図５３】この発明に係る不揮発性記憶装置の更に他の一実施例を示す概略回路と概略構造断面図である。
【図５４】この発明に係る不揮発性記憶装置におけるメモリマット部の更に他の一実施例を示す回路図である。
【図５５】上記図５４の実施例に対応したメモリマット部の一実施例を示すレイアウト図である。
【図５６】上記図５５の一部の素子構造断面図である。
【図５７】上記図５５の残りの部分の素子構造断面図である。
【図５８】前記図５４〜図５７を用いて説明した不揮発性記憶装置の製造方法を説明するための一部分の製造工程断面図である。
【図５９】前記図５４〜図５７を用いて説明した不揮発性記憶装置の製造方法を説明するための残りの部分の製造工程断面図である。
【図６０】この発明に係るメモリセル部の他の一実施例を示す素子構造断面図である。
【符号の説明】
【０２５７】
Ｗ１〜Ｗｊ…ワード線、Ｄ０〜Ｄ４…データ線、ｄ０〜ｄ８…埋め込みデータ線、ＦＧ…フローティンクゲート、ＣＧ…コントロールゲート、Ｑ００〜Ｑ２２…メモリセル、ＳＷＷ…ワード線選択スイッチ、ＳＷＤ…データ線選択スイッチ、ＤＲ１，ＤＲ２…ワードドライバ、Ｃ１〜Ｃｎ，Ｃｍ…キャパシタ、ＺＤ１，ＺＤ２…ツェナーダイオード、ＢＬ１〜ＢＬ３…メモリブロック、ＣＰＵ…マイクロプロセッサ（マイクロコンピュータ）、ＲＡＭ…ランダム・アクセス・メモリ、ＴＩＭＥＲ…タイマー回路、ＳＣＩ…シリアル・コミニケーション・インターフェス、ＡＤＣ…アナログ／ディジタル変換回路、ＢＵＳ…バス。
【０２５８】
１…Ｐ- 型半導体基板、２…第１Ｎ- 型ウェル、３…第２Ｎ- 型ウェル、４…Ｐ- 型ウェル、５…フィールド絶縁膜、６…Ｐ型チャンネルストッパー、７…高耐圧ＭＯＳＦＥＴ用のゲート絶縁膜、８…第１ゲート絶縁膜、９…第１導体層、１０…絶縁膜１０、１１…絶縁膜、１２…のＮ+ 型半導体領域、１３…Ｎ- 型半導体領域、１４…Ｐ- 型半導体領域、１５…サイドウォール、１６…Ｎ+ 型半導体領域、１７…絶縁膜、１８…第２ゲート絶縁膜、１９…通常のＭＯＳＦＥＴ用のゲート絶縁膜、２０…第２導体層、２１…Ｎ- 型半導体領域、２２…Ｐ- 型半導体領域、２３…サイドウォール、２４…Ｎ+ 型半導体領域、２５…Ｐ+ 型半導体領域、２６…絶縁膜、２７…スルーホール、２８…第１配線層、２９…絶縁膜、３０…スルーホール、３１…第２配線層、３２…ファイナルパッシベーション膜、１１３…Ｎ- 型半導体領域、５０１…熱酸化膜、５０２…窒化シリコン膜、５０３…酸化シリコン膜、５０４…酸化シリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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