(57)【要約】【課題】消費電力、ノイズおよびＥＭＩを有効に低減することができるメモリアクセス信号生成回路を提供することを目的としている。【解決手段】デジタル信号の遷移を検出しその信号を遅延させた場合は、同時に遷移を検出した次段のデジタル信号を遅延させないよう制御し、更に同時に遷移を検出した次次段のデジタル信号を遅延させるよう制御するので、アドレスまたはデータ信号等のデジタル信号で発生する同時スイッチング数を常に１／２に制御しているため、消費電力、ノイズおよびＥＭＩを適切に低減することができるという効果を得る。【選択図】          図２
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【特許請求の範囲】
【請求項１】
第１のクロックに同期して動作し、デジタル入力信号の遷移を検出する遷移検出手段と、
第２のクロックに同期して動作し、デジタル入力信号の信号レベルを所定の遅延時間だけ遅延させて出力する信号遅延手段と、
隣接下位ビットの上記信号遅延手段の遅延状況と、上記遷移検出手段の検出信号に基づいて、上記デジタル入力信号または上記信号遅延手段の出力信号のいずれかを選択する選択手段を備え、
上記選択手段は、最下位ビットの上記デジタル入力信号については、上記遅延状況として、常に遅延しない状態を入力することを特徴とするメモリアクセス信号生成回路。
【請求項２】
前記デジタル入力信号は、アドレス信号であることを特徴とする請求項１記載のメモリアクセス信号生成回路。
【請求項３】
前記デジタル入力信号は、データ信号であることを特徴とする請求項１記載のメモリアクセス信号生成回路。
【請求項４】
前記第１のクロック信号は、第２のクロック信号と同相の信号であることを特徴とする請求項１または請求項２または請求項３記載のメモリアクセス信号生成回路。
【請求項５】
前記第１のクロック信号は、第２のクロック信号と逆相の信号であることを特徴とする請求項１または請求項２または請求項３記載のメモリアクセス信号生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、消費電力を低減できるメモリアクセス信号生成回路に関する。
【０００２】
【従来の技術】
従来、非同期メモリをアクセスするための信号を生成するメモリアクセス信号生成回路としては、例えば、アドレス遅延回路と、アドレス遷移検出回路と、アドレス遷移検出回路に応答して選択されたメモリセルに対するデータの書き込み又は読み出しを行うメモリ回路を備えたスタンダード・セル方式の非同期メモリ回路であって、前記遅延回路への電圧を制御することにより、遅延時間を可変としたことを特徴とする非同期式メモリ回路が提案されていた（特許文献１参照）。
【０００３】
【特許文献１】
特許第０２６６５０４０号明細書（非同期式メモリ回路）
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来装置では、アドレス信号またはデータ信号等のデジタル信号を単に偶数番目、奇数番目等に分けて遅延を持たせ、同時スイッチングを最大で半減するようにしているので、データの内容によっては、有効に消費電力、ノイズおよびＥＭＩを低減できないという不具合を生じていた。
【０００５】
本発明は、かかる実情に鑑みてなされたものであり、消費電力、ノイズおよびＥＭＩを有効に低減することができるメモリアクセス信号生成回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】
本発明は、第１のクロックに同期して動作し、デジタル入力信号の遷移を検出する遷移検出手段と、第２のクロックに同期して動作し、デジタル入力信号の信号レベルを所定の遅延時間だけ遅延させて出力する信号遅延手段と、隣接下位ビットの上記信号遅延手段の遅延状況と、上記遷移検出手段の検出信号に基づいて、上記デジタル入力信号または上記信号遅延手段の出力信号のいずれかを選択する選択手段を備え、上記選択手段は、最下位ビットの上記デジタル入力信号については、上記遅延状況として、常に遅延しない状態を入力するようにしたものである。
【０００７】
また、前記デジタル入力信号は、アドレス信号である。
【０００８】
また、前記デジタル入力信号は、データ信号である。
【０００９】
また、前記第１のクロック信号は、第２のクロック信号と同相の信号である。
【００１０】
また、前記第１のクロック信号は、第２のクロック信号と逆相の信号である。
【００１１】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を詳細に説明する。
【００１２】
図１は、本発明の一実施例にかかるメモリアクセス回路の一例を示している。
【００１３】
同図において、ＣＰＵ（中央処理装置）１のアドレスバスＡＤＤ１およびデータバスＤＴ１の信号は、メモリアクセス信号生成回路２を介して、アドレスバスＡＤＤ２およびデータバスＤＴ２の信号として、非同期メモリ装置３に接続される。ここで、非同期メモリ装置３としては、Ｓ−ＲＡＭ装置等を適用することができる。
【００１４】
また、メモリアクセス信号生成回路２は、非同期メモリ装置３に、メモリアクセス制御のための制御信号ＣＳ（チップセレクト），ＷＥ（ライトイネーブル），ＯＥ（アウトプットイネーブル）を、適宜なタイミングで出力する（後述）。
【００１５】
図２（ａ）は、メモリアクセス信号生成回路２のうち、アドレスバスＡＤＤ１上のアドレス信号ＩＮ０〜ＩＮ２，，・・・を、アドレスバスＡＤＤ２上のアドレス信号ＯＴ０〜ＯＴ２，，・・・へ変換する変換回路ＣＣ０，ＣＣ１，ＣＣ２，，・・・の一例を示している。
【００１６】
同図において、変換回路ＣＣ０，ＣＣ１，ＣＣ２は、同期化・検出回路ＳＳ０，ＳＳ１，ＳＳ２、遅延回路ＤＬ０，ＤＬ１，ＤＬ２および選択回路ＳＬ０，ＳＬ１，ＳＬ２から構成されている。
【００１７】
変換回路ＣＣ０において、アドレス信号ＩＮ０は、クロック信号（図示略）に同期するとともに、その状態遷移を検出する同期化・遷移検出回路ＳＳ０に加えられており、この同期化・遷移検出回路ＳＳ０の出力信号ＳＡ０は、選択回路ＳＬ０の一方の入力端、および、遅延回路ＤＬ０に加えられている。
【００１８】
遅延回路ＤＬ０は、同期化・遷移検出回路ＳＳ０が遷移検出した場合には、信号ＳＡ０に所定の時間遅延を適用した信号を形成するものであり、その出力信号は、選択回路ＳＬ０の他方の入力端に加えられている。また、遅延回路ＤＬ０は、遷移検出状態を、信号ＳＢ０として、次段の変換回路ＣＣ１の遅延回路ＤＬ１へ出力する。
【００１９】
選択回路ＳＬ０は、入力される２つの信号の状態、および、出力信号ＯＴ０の状態に基づいて、同期化・遷移検出回路ＳＳ０の出力信号ＳＡ０または遅延回路ＤＬ０の出力信号のいずれかを選択し、出力信号ＯＴ０として出力するものである。
【００２０】
変換回路ＣＣ１において、アドレス信号ＩＮ１は、クロック信号に同期するとともに、その状態遷移を検出する同期化・遷移検出回路ＳＳ１に加えられており、この同期化・遷移検出回路ＳＳ１の出力信号ＳＡ１は、選択回路ＳＬ１の一方の入力端、および、遅延回路ＤＬ１に加えられている。
【００２１】
遅延回路ＤＬ１は、同期化・遷移検出回路ＳＳ１の遷移検出状態、および、入力される信号ＳＢ０の状態に対応して、信号ＳＡ１に所定の時間遅延を適用した信号を形成するものであり、その出力信号は、選択回路ＳＬ１の他方の入力端に加えられている。また、遅延回路ＤＬ１は、遷移検出状態を、信号ＳＢ１として、次段の変換回路ＣＣ２の遅延回路ＤＬ２へ出力する。
【００２２】
選択回路ＳＬ１は、入力される２つの信号の状態、および、出力信号ＯＴ１の状態に基づいて、同期化・遷移検出回路ＳＳ１の出力信号ＳＡ１または遅延回路ＤＬ１の出力信号のいずれかを選択し、出力信号ＯＴ１として出力するものである。
【００２３】
変換回路ＣＣ２において、アドレス信号ＩＮ２は、クロック信号に同期するとともに、その状態遷移を検出する同期化・遷移検出回路ＳＳ２に加えられており、この同期化・遷移検出回路ＳＳ２の出力信号ＳＡ２は、選択回路ＳＬ２の一方の入力端、および、遅延回路ＤＬ２に加えられている。
【００２４】
遅延回路ＤＬ２は、同期化・遷移検出回路ＳＳ２の遷移検出状態、および、入力される信号ＳＢ１の状態に対応して、信号ＳＡ２に所定の時間遅延を適用した信号を形成するものであり、その出力信号は、選択回路ＳＬ２の他方の入力端に加えられている。また、遅延回路ＤＬ２は、遷移検出状態を、信号ＳＢ２として、次段の変換回路ＣＣ３（図示略）の遅延回路ＤＬ３（図示略）へ出力する。
【００２５】
選択回路ＳＬ２は、入力される２つの信号の状態、および、出力信号ＯＴ２の状態に基づいて、同期化・遷移検出回路ＳＳ２の出力信号ＳＡ２または遅延回路ＤＬ２の出力信号のいずれかを選択し、出力信号ＯＴ２として出力するものである。
【００２６】
それ以降の変換回路ＣＣ３〜については、変換回路ＣＣ２と同様の構成を持つ。また、遷移検出状態、前段回路から入力される信号ＳＢａ、次段回路へ出力する信号ＳＢｂ、および、遅延の有効・無効の関係を、図２（ｂ）に示す。
【００２７】
図３（ａ）〜（ｏ）は、アドレス信号ＩＮ０〜ＩＮ２について、書込サイクルおよび読出サイクル時の遅延の状態の一例を示している。
【００２８】
なお、図における符号ｔＲＣ，ｔＷＣ，ｔＣＷ，ｔＡＷ，ｔＷＰ，ｔＤＷ，ｔＡＳ，ｔＷＲの説明を図４に示す。また、アドレスや出力側のデータに対して遅延を持たせたときには、あらかじめ最小／最大の遅延量が判明しているため、遅延量が変化した場合でも常に非同期メモリ装置３のタイミングを満たすことができるように、これらのタイミングが設定される。
【００２９】
この場合、入力信号ＩＮ０〜ＩＮ２について、出力信号ＯＴ０〜ＯＴ２の遅延時間がＴ２〜Ｔ３に設定されている。また、隣接下位ビットの状態変化に基づいて、出力信号の遅延量を制御しており、この場合には、同時に変化する信号の数が、変化する信号の総数の１／２になるように制御している。
【００３０】
したがって、本実施例では、同時に変化する信号数が、常に１／２に制限されるので、消費電力、ノイズおよびＥＭＩを低減することができることとなる。
【００３１】
図５は、変換回路ＣＣ０，ＣＣ１，ＣＣ２の具体的構成例を示しており、その動作タイミングチャートは、図６（１）〜（２５）に示している。この場合、同期化・遷移検出回路ＳＳ０，ＳＳ１，ＳＳ２に加えられるクロック信号ＣＬＫ０と、選択回路ＳＬ０，ＳＬ１，ＳＬ１に加えられるクロック信号ＣＬＫ１が同相の信号の場合を示している。このように、クロック信号ＣＬ０とクロック信号ＣＬＫ１を同相の信号に設定した場合、回路設計容易化および検証容易化を図ることが出来る効果がある。また、クロック信号ＣＬ０とクロック信号ＣＬＫ１を逆相に設定することもできる。その場合は、アドレス信号等のデジタル信号の遅延量を減らし、メモリアクセスタイミング設計を容易化することができる。
【００３２】
以上のように、本実施例では、デジタル信号の遷移を検出しその信号を遅延させた場合は、同時に遷移を検出した次段のデジタル信号を遅延させないよう制御し、更に同時に遷移を検出した次次段のデジタル信号を遅延させるよう制御するので、アドレスまたはデータ信号等のデジタル信号で発生する同時スイッチング数を常に１／２に制御しているため、消費電力、ノイズおよびＥＭＩを適切に低減することができる。また、比較的簡単な回路構成で、同時スイッチング数を減らすメモリアクセス信号生成回路を実現することができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、デジタル信号の遷移を検出しその信号を遅延させた場合は、同時に遷移を検出した次段のデジタル信号を遅延させないよう制御し、更に同時に遷移を検出した次次段のデジタル信号を遅延させるよう制御するので、アドレスまたはデータ信号等のデジタル信号で発生する同時スイッチング数を常に１／２に制御しているため、消費電力、ノイズおよびＥＭＩを適切に低減することができるという効果を得る。また、比較的簡単な回路構成で、同時スイッチング数を減らすメモリアクセス信号生成回路を実現することができるという効果も得る。
【図面の簡単な説明】
【図１】本発明の一実施例にかかるメモリアクセス回路の一例を示したブロック図。
【図２】メモリアクセス信号生成回路２のうち、アドレスバスＡＤＤ１上のアドレス信号ＩＮ０〜ＩＮ２，，・・・を、アドレスバスＡＤＤ２上のアドレス信号ＯＴ０〜ＯＴ２，，・・・へ変換する変換回路ＣＣ０，ＣＣ１，ＣＣ２，，・・・の一例を示したブロック図。
【図３】アドレス信号ＩＮ０〜ＩＮ２について、書込サイクルおよび読出サイクル時の遅延の状態の一例を示したタイミングチャート。
【図４】符号ｔＲＣ，ｔＷＣ，ｔＣＷ，ｔＡＷ，ｔＷＰ，ｔＤＷ，ｔＡＳ，ｔＷＲの説明を示した概略図。
【図５】変換回路ＣＣ０，ＣＣ１，ＣＣ２の具体的構成例を示したブロック図。
【図６】図５の回路の動作例を示したタイミングチャート。
【符号の説明】
１  ＣＰＵ（中央処理装置）
２  メモリアクセス信号生成回路
３  非同期メモリ装置
ＣＣ０，ＣＣ１，ＣＣ２  変換回路
ＳＳ０，ＳＳ１，ＳＳ２  同期化・遷移検出回路
ＤＬ０，ＤＬ１，ＤＬ２  遅延回路
ＳＬ０，ＳＬ１，ＳＬ２  選択回路
【図１】
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【図２】
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【図３】
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【図４】
2004213563.tif 000006
【図５】
2004213563.tif 000007
【図６】
2004213563.tif 000008