(57)【要約】【課題】  製造プロセスにおいて付加工程を低減することができ、活性領域にＭＯＳトランジスタ、フィールド酸化膜上にキャパシタを有する半導体装置を提供する。【解決手段】  主表面を有する半導体基板と、半導体基板の主表面に形成され活性領域を画定するフィールド酸化膜と、活性領域上に形成されゲート酸化膜と第１多結晶Ｓｉ層を含む絶縁ゲート構造と、フィールド酸化膜上に形成され第１多結晶Ｓｉ層とほぼ同じ厚さの第２多結晶Ｓｉ層を含むキャパシタ下部電極と、第１多結晶Ｓｉ層と第２多結晶Ｓｉ層との表面に形成された絶縁膜と、第１多結晶Ｓｉ層と第２多結晶Ｓｉ層との表面の絶縁膜の側壁上にのみ形成されたサイドウォール導電体領域と、第２多結晶Ｓｉ層の上部表面上に形成され導電体領域と同一材料で形成された層であってポリシリコン層とその上の高融点金属またはそのシリサイドで形成された層を有するキャパシタ上部電極とを含む。【選択図】  図１
2004153297.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面に形成され、活性領域を画定するフィールド酸化膜と、
前記活性領域上に形成され、ゲート酸化膜と第１多結晶Ｓｉ層を含む絶縁ゲート構造と、
前記フィールド酸化膜上に形成され、前記第１多結晶Ｓｉ層とほぼ同じ厚さの第２多結晶Ｓｉ層を含むキャパシタ下部電極と、
前記第１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との表面に形成された絶縁膜と、
前記第１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との表面の絶縁膜の側壁上にのみ形成されたサイドウォール導電体領域と、
前記第２多結晶Ｓｉ層の上部表面上に形成され、前記導電体領域と同一材料で形成された層であって、ポリシリコン層とその上の高融点金属またはそのシリサイドで形成された層を有するキャパシタ上部電極と
を含む半導体装置。
【請求項２】
前記絶縁膜はＳｉの熱酸化膜であり、前記導電体は多結晶Ｓｉ、高融点金属、または高融点金属シリサイドである請求項１記載の半導体装置。
【請求項３】
主表面上にゲート酸化膜とフィールド酸化膜を有する半導体基板上に多結晶ないしアモルファスＳｉ層を堆積する工程と、
前記多結晶ないしアモルファスＳｉ層をパターニングし、ゲート酸化膜上にゲート電極、フィールド酸化膜上にキャパシタ下部電極を形成する工程と、
前記ゲート電極および前記キャパシタ下部電極の表面上に絶縁膜を形成する工程と、
前記絶縁膜を覆って半導体基板上にポリシリコンを堆積し、更に高融点金属またはそのシリサイドを積層する工程と、
前記導電体層をマスクを用いて異方性エッチングし、前記ゲート電極および前記キャパシタ下部電極の側壁上にのみサイドウォール領域を残し、前記キャパシタ下部電極の上方にキャパシタ上部電極を残すエッチング工程と、
前記ゲート電極の両側にソース／ドレイン領域を形成する工程と、
前記ゲート電極の表面上に形成されている前記絶縁膜を除去する工程と、
前記ゲート電極の表面上に高融点金属シリサイドを堆積し、ポリサイドゲート電極を形成する工程と
を含む半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程は熱酸化工程を含み、前記導電体層を堆積する工程は多結晶ＳｉないしアモルファスＳｉをＣＶＤで堆積する工程を含む請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特にＭＯＳトランジスタとキャパシタを含む半導体装置とその製造方法に関する。
【背景技術】
【０００２】
アナログＩＣにおいては活性領域にＭＯＳトランジスタを、フィールド酸化膜上にキャパシタを形成する場合がある。キャパシタの下部電極はＭＯＳトランジスタのゲート電極と同一プロセスで形成する。キャパシタのキャパシタ誘電体膜と上部電極とはＭＯＳトランジスタの製造プロセス以外の追加工程で作成する。従って、通常のデジタルＩＣ製造工程と較べると、少なくとも、誘電体膜製作工程、上部電極層製作工程、パターニング工程が付加されることとなる。（たとえば、特許文献１参照。）
【０００３】
【特許文献１】特開平６−６１４２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、活性領域にＭＯＳトランジスタ、フィールド酸化膜上にキャパシタを有するアナログＩＣの製造においては、キャパシタ作成用に付加工程を必要とし、製造コストを上昇させていた。
【０００５】
本発明の目的は、製造プロセスにおいて付加工程を低減することができ、活性領域にＭＯＳトランジスタ、フィールド酸化膜上にキャパシタを有する半導体装置を提供することである。
【０００６】
本発明の他の目的は、活性領域にＭＯＳトランジスタ、フィールド酸化膜上にキャパシタを有し、新規な構造を有する半導体装置を提供することである。本発明の他の目的は、少ない製造工程を用い、活性領域にＭＯＳトランジスタ、フィールド酸化膜上にキャパシタを形成することのできる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、主表面を有する半導体基板と、前記半導体基板の主表面に形成され、活性領域を画定するフィールド酸化膜と、前記活性領域上に形成され、ゲート酸化膜と第１多結晶Ｓｉ層を含む絶縁ゲート構造と、前記フィールド酸化膜上に形成され、前記第１多結晶Ｓｉ層とほぼ同じ厚さの第２多結晶Ｓｉ層を含むキャパシタ下部電極と、前記第１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との表面に形成された絶縁膜と、前記第１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との表面の絶縁膜の側壁上にのみ形成されたサイドウォール導電体領域と、前記第２多結晶Ｓｉ層の上部表面上に形成され、前記導電体領域と同一材料で形成された層であって、ポリシリコン層とその上の高融点金属またはそのシリサイドで形成された層を有するキャパシタ上部電極とを含む。
【０００８】
また、本発明の半導体装置の製造方法は、主表面上にゲート酸化膜とフィールド酸化膜を有する半導体基板上に多結晶ないしアモルファスＳｉ層を堆積する工程と、前記多結晶ないしアモルファスＳｉ層をパターニングし、ゲート酸化膜上にゲート電極、フィールド酸化膜上にキャパシタ下部電極を形成する工程と、前記ゲート電極および前記キャパシタ下部電極の表面上に絶縁膜を形成する工程と、前記絶縁膜を覆って半導体基板上にポリシリコンを堆積し、更に高融点金属またはそのシリサイドを積層する工程と、前記導電体層をマスクを用いて異方性エッチングし、前記ゲート電極および前記キャパシタ下部電極の側壁上にのみサイドウォール領域を残し、前記キャパシタ下部電極の上方にキャパシタ上部電極を残すエッチング工程と、前記ゲート電極の両側にソース／ドレイン領域を形成する工程と、前記ゲート電極の表面上に形成されている前記絶縁膜を除去する工程と、前記ゲート電極の表面上に高融点金属シリサイドを堆積し、ポリサイドゲート電極を形成する工程とを含む。
【０００９】
ＭＯＳトランジスタのゲート電極と、キャパシタ下部電極とを同一工程の絶縁膜で覆い、サイドウォールスペーサをキャパシタ上部電極と同一工程で作成することにより、製造工程を低減することができる。
【００１０】
絶縁膜形成工程と、キャパシタ上部電極用マスク形成工程を付加することにより、フィールド酸化膜上キャパシタを形成することができる。絶縁膜形成工程は熱酸化によって実行することができる。
【発明の効果】
【００１１】
本発明によれば、活性領域にＭＯＳトランジスタ、フィールド酸化膜上にキャパシタを有する半導体装置を簡略化した工程で製造することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を図面を参照して説明する。図１（Ａ）に示すように、Ｓｉ半導体基板１の主表面上に、フィールド酸化膜２およびゲート酸化膜３を形成する。たとえば、半導体基板１表面上にバッファ酸化膜を形成し、その上に窒化膜を堆積する。窒化膜をパターニングした後、選択酸化を行なうことにより、所望厚さのフィールド酸化膜２を形成する。窒化膜を除去した後、バッファ酸化膜を除去し、新たにゲート酸化膜３を熱酸化によって形成してもよい。また、窒化膜を除去した後、バッファ酸化膜を除去せずそのままゲート酸化膜３として用いてもよい。
【００１３】
このようにして、ゲート酸化膜３、フィールド酸化膜２を形成した半導体基板１表面上に、シラン等のＳｉ原料を用いたＣＶＤにより、多結晶Ｓｉ層４を厚さ約２００〜４００ｎｍ堆積する。なお、多結晶Ｓｉの代わりにアモルファスＳｉを堆積し、後の加熱工程において多結晶Ｓｉに変換してもよい。Ｓｉ層の上にさらに高融点金属シリサイド層を形成し、ポリサイド構造とすることもできる。また、Ｗ、Ｍｏ、Ｔａ等の高融点金属やそのシリサイド等の酸化できる導電材でゲート電極を形成してもよい。
【００１４】
多結晶Ｓｉ層４の上に、ノボラック等のホトレジスト層をスピンコートし、露光、現像することによってレジストパターン５ａ、５ｂを作成する。このレジストパターン５ａ、５ｂは、それぞれＭＯＳトランジスタのゲート電極、フィールド酸化膜上のキャパシタの下部電極に対応する形状を有する。
【００１５】
図１（Ｂ）に示すように、レジストパターン５ａ、５ｂをエッチングマスクとし、異方性エッチング、例えばＣｌ2 ＋Ｏ2 混合ガス、ＣＦ4 ガス、ＳＦ6 ガス等をエッチングガスとして用い、反応性イオンエッチング（ＲＩＥ）により多結晶Ｓｉ膜４をエッチングする。このようにして、ゲート電極となる多結晶Ｓｉ層４ａ、キャパシタ下部電極となる多結晶Ｓｉ層４ｂを形成し、その後レジストパターン５ａ、５ｂを酸素プラズマによるアッシング、剥離液によるウェット処理等によって除去する。
【００１６】
次に、図１（Ｃ）に示すように、パターニングしたゲート電極４ａおよびフィールド酸化膜２をマスクとし、不純物をイオン注入することにより、ＭＯＳトランジスタのＬＤＤ領域６を形成する。半導体基板１がｐ型の場合、ＬＤＤ領域６は軽くｎ型にドープされた領域とする。
【００１７】
ＬＤＤ領域６を作成した後、多結晶Ｓｉで形成されたゲート電極４ａ、キャパシタ下部電極４ｂの表面上にキャパシタ用誘電体膜となる絶縁膜を形成する。たとえば、キャパシタ誘電体膜として厚さ５０〜１００ｎｍ程度の酸化Ｓｉ膜を必要とする場合、半導体基板を加熱し、ウェット雰囲気中で熱酸化することにより、多結晶Ｓｉ層４ａ、４ｂの表面上にシリコン酸化膜９ａ、９ｂを形成する。
【００１８】
なお、活性領域の半導体基板上にはゲート酸化膜３が形成されているため、また、単結晶Ｓｉは多結晶Ｓｉよりも酸化速度が遅いため、ＬＤＤ領域６の上に形成される酸化膜９ｃはその厚さが多結晶Ｓｉ層上の酸化膜９ａ、９ｂと較べて薄い。８００〜９００℃のウェット酸化においては、多結晶Ｓｉの酸化膜厚は単結晶Ｓｉの酸化膜厚の５〜１０倍程度となる。なお、フィールド酸化膜２はその厚さが数百ｎｍと厚いため、このウェット酸化によってはほとんど厚さは変化しない。
【００１９】
なお、ウェット酸化に限らず、ドライ酸化を用いることもできる。ゲート電極としてＳｉ以外の酸化できる導電材を用いた場合も表面に酸化膜が形成される。次に、図２（Ｄ）に示すように、半導体基板表面上に、たとえば厚さ２００〜４００ｎｍを有する第２の多結晶Ｓｉ層１１を前述と同様のＣＶＤにより堆積する。多結晶Ｓｉ層上に高融点金属やそのシリサイドを積層してもよい。また、Ｗ等の高融点金属やそのシリサイド等の導電材で多結晶Ｓｉ層１１を置換してもよい。
【００２０】
続いて、堆積した多結晶Ｓｉ層１１に不純物をイオン注入し、所望の導電性を与える。多結晶Ｓｉ層１１の平坦部分は所望のドーズ量で不純物が添加される。不純物の添加は、ＰＯＣｌ3 を用いた熱拡散法で行っても良い。
【００２１】
多結晶Ｓｉ層１１の表面上にノボラック等のホトレジスト層をスピンコートし、露光、現像することによってキャパシタの上部電極に対応するレジストパターン１２を作成する。
【００２２】
図２（Ｅ）に示すように、Ｃｌ2 ＋Ｏ2 混合ガス、ＣＦ4 ガス、ＳＦ6 ガス等をエッチングガスとしたＲＩＥにより、多結晶Ｓｉ層１１を異方性エッチングする。この異方性エッチングにおいて、ＬＤＤ領域６上のＳｉ酸化膜９ｃ、ゲート電極４ａ上のＳｉ酸化膜９ａ、フィールド酸化膜２、キャパシタ下部電極４ｂ上のＳｉ酸化膜９ｂはエッチストッパとして機能する。
【００２３】
ゲート電極４ａ側壁およびキャパシタ下部電極４ｂ側壁上には多結晶Ｓｉ領域１１ａ、１１ｂがサイドウォールスペーサとして残る。また、レジストパターン１２下にはキャパシタ上部電極となる多結晶Ｓｉ層１１が残る。その後、レジストパターン１２はアッシング等によって除去する。残った多結晶Ｓｉ層１１の表面を酸化してもよい。
【００２４】
図２（Ｆ）に示すように、基板上方よりｎ型不純物をイオン注入し、ゲート電極４ａ両側にソース／ドレイン領域１２、１３を作成する。このイオン注入により、キャパシタ上部電極やサイドウォールスペーサとなる多結晶Ｓｉ層１１の上部も同時にドープされる。
【００２５】
このようにして、活性領域にＬＤＤ構造のＭＯＳトランジスタ、フィールド酸化膜上にキャパシタを作成することができる。その後、通常の工程を用い、層間絶縁膜や配線層を形成する。
【００２６】
キャパシタの下部電極、上部電極とも多結晶Ｓｉによって形成した場合、作成されるキャパシタの容量−電圧特性は極性によらず対称的なものとすることができる。なお、キャパシタの上部電極が下部電極よりも小さい場合を図示したが、キャパシタの上部電極が下部電極よりも大きいものであってもよい。この場合には、図２（Ｆ）の工程後、ゲート電極上の酸化膜９ａを除去し、高融点金属シリサイドをさらに堆積し、ポリサイドゲート電極とすることもできる。
【００２７】
以上の説明においては、１つのＭＯＳトランジスタと１つのキャパシタを作成する場合を図示したが、実際のアナログＩＣにおいてはＣＭＯＳ回路を採用することが多い。
【００２８】
図３は、ＣＭＯＳアナログＩＣの構成例を示す。ｐ- 型Ｓｉ基板２１の表面に、ｐ型ウェル２２、ｎ型ウェル２３を作成する。その後、Ｓｉ基板表面上にフィールド酸化膜２４を選択酸化によって作成する。フィールド酸化膜２４は、ｐ型ウェル２２内およびｎ型ウェル２３内にそれぞれ活性領域を画定する。ｐ型ウェル２２にはｎチャネルＭＯＳトランジスタ、ｎ型ウェル２３内にはｐチャネルＭＯＳトランジスタを作成する。
【００２９】
ｐ型ウェル２２、ｎ型ウェル２３の活性領域上にはゲート酸化膜２６が形成され、その上に多結晶Ｓｉのゲート電極２５ｎ、２５ｐが形成される。なお、これらのゲート電極と同時に、フィールド酸化膜２４の広い領域上にキャパシタ下部電極２５ｃが形成される。これらの多結晶Ｓｉ領域２５ｎ、２５ｐ、２５ｃの表面上には、厚さ５０〜１００ｎｍ程度のＳｉ酸化膜２７が形成されている。さらに、これらの多結晶Ｓｉ領域２５ｎ、２５ｐ、２５ｃの側壁上には、多結晶Ｓｉのサイドウォールスペーサ２８ｎ、２８ｐ、２８ｄが形成されている。キャパシタ下部電極２５ｃの上部表面のＳｉ酸化膜２７上には、サイドウォールスペーサと同一工程で形成された多結晶Ｓｉのキャパシタ上部電極２８ｃが作成されている。これらの構造は、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタに、図１、図２を参照して説明した工程と同様の共通の工程で作成することができる。
【００３０】
なお、ゲート電極の両側には、ＬＤＤ構造のソース／ドレイン領域２９ｎ、２９ｐがイオン注入によって形成される。このイオン注入を行なう際には、イオン注入用のレジストマスクを形成し、所望領域にのみイオン注入を行なう。
【００３１】
絶縁ゲート電極構造およびキャパシタを覆うように、ＳｉＯ2 、ホスホシリケートガラス（ＰＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）等で形成された層間絶縁膜３０が形成されている。ソース／ドレイン領域およびキャパシタ上部電極に対応する位置に、コンタクトホールが形成され、電極３２ｎ、３２ｐ、３２ｃが形成され、ソース／ドレイン領域２９ｎ、２９ｐ、キャパシタ上部電極２８ｃにそれぞれ接続される。図示しないが、キャパシタ下部電極２５ｃの延長部分にもコンタクトホールを介して電極が形成される。
【００３２】
これらの電極を覆い、さらに層間絶縁膜３４が形成されている。なお、この層間絶縁膜３４にビアホールを形成し、さらに上部配線層を形成することもできる。このようにして、フィールド酸化膜上にキャパシタを有するＣＭＯＳアナログＩＣを作成することができる。
【００３３】
ＭＯＳトランジスタのサイドウォールスペーサを多結晶Ｓｉで作成することにより、キャパシタ上部電極作成用工程を簡単化することができる。なお、サイドウォールスペーサおよびキャパシタ上部電極を多結晶Ｓｉ以外の導電材料で形成することも可能である。また、同等の工程、構造により、デジタルＩＣ等の他の半導体装置を作成することもできる。
【００３４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【産業上の利用可能性】
【００３５】
半導体装置とその製造方法に係る分野に利用することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例による半導体装置の製造工程を説明するための半導体基板の断面図である。
【図２】本発明の実施例による半導体装置の製造工程を説明するための半導体基板の断面図である。
【図３】本発明の他の実施例による半導体装置の断面図である。
【符号の説明】
【００３７】
１ 半導体基板、 ２ フィールド酸化膜、 ３ ゲート酸化膜、 ４ 多結晶Ｓｉ層（ゲート電極、キャパシタ下部電極）、 ５ レジストパターン、６ＬＤＤ領域、 ９ 酸化膜、 １１ 多結晶Ｓｉ層（サイドウォールスペーサ、キャパシタ上電極）、 １２ レジストパターン
【図１】
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【図２】
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【図３】
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