(57)【要約】【課題】ディジタル映像信号とシステムクロックの位相を常に適正な関係に制御する。【解決手段】外部ＡＤＣ１１でＡ／Ｄ変換したディジタル映像信号を映像信号入力処理回路１０に取り込みシステムクロックＳＣＫにより表示用の方式の信号となるよう処理する。外部ＡＤＣ１１のサンプリングクロックとして映像信号入力処理回路１０から伝送したシステムクロックＳＣＫを使用する場合に、外部ＡＤＣ１１から入力する入力クロックとシステムクロックＳＣＫの位相を比較して前記サンプリングクロックとして伝送すべきシステムクロックＳＣＫの位相を制御する。【選択図】　図１
2004112656.tif 000002
【特許請求の範囲】
【請求項１】
アナログ映像信号をサンプリングクロックにより外部ＡＤＣでＡ／Ｄ変換し、該Ａ／Ｄ変換で得られたディジタル映像信号を映像信号入力処理回路に取り込みシステムクロックにより表示用の方式の信号となるよう処理し、且つ前記サンプリングクロックとして前記映像信号入力処理回路から伝送した前記システムクロックを使用する映像信号処理方法において、
前記外部ＡＤＣから出力する前記ディジタル映像信号に同期して前記外部ＡＤＣから入力する入力クロックと前記システムクロックの位相を比較して、前記外部ＡＤＣに前記サンプリングクロックとして伝送すべき前記システムクロックの位相を制御することを特徴とする映像信号処理方法。
【請求項２】
アナログ映像信号をサンプリングクロックによりディジタル映像信号にＡ／Ｄ変換する外部ＡＤＣと、該外部ＡＤＣから出力するディジタル映像信号を取り込みシステムクロックにより表示用の方式となるよう処理する映像信号入力処理回路とを具備し、且つ前記サンプリングクロックとして前記映像信号入力処理回路から前記外部ＡＤＣに伝送した前記システムクロックを使用する映像信号処理回路において、
前記映像信号入力処理回路は、前記外部ＡＤＣから出力するディジタル映像信号を前記入力クロックで取り込む第１のＤＦＦと、該第１のＤＦＦの出力信号を前記システムクロックで取り込む第２のＤＦＦと、該第２のＤＦＦの出力信号を前記システムクロックで取り込み表示用の方式となるよう処理する映像信号処理部と、前記入力クロックと前記システムクロックの位相を比較する位相比較回路と、該位相比較回路による位相比較結果に基づいて遅延制御信号を生成する位相制御回路と、該位相制御回路から出力する遅延制御信号により前記外部ＡＤＣに前記サンプリングクロックとして伝送すべき前記システムクロックの位相を制御する可変遅延回路とを具備することを特徴とする映像信号処理回路。
【請求項３】
請求項２に記載の映像信号処理回路において、前記位相比較回路は、前記システムクロックと前記入力クロックの位相を比較する第３のＤＦＦと、前記システムクロックを微少遅延させた位相比較用クロックと前記入力クロックの位相を比較する第４のＤＦＦとからなり、前記第３および第４のＤＦＦの出力信号の組合せを前記位相比較結果とすることを特徴とする映像信号処理回路。
【請求項４】
請求項２又は３に記載の映像信号処理回路において、
前記位相制御回路は、前記位相比較結果に応じて前記システムクロックをアップ又はダウンカウントする第１のアップダウンカウンタと、該第１のアップダウンカウンタのオーバーフロー又はアンダーフロー時に所定クロックをアップ又はダウンカウントする第２のアップダウンカウンタとからなり、該第２のアップダウンカウンタのカウント値を前記遅延制御信号とすることを特徴とする映像信号処理回路。
【請求項５】
請求項４に記載の映像信号処理回路において、
前記第２のアップダウンカウンタの所定クロックは、水平同期信号又は垂直同期信号に同期したクロックであることを特徴とする映像信号処理回路。
【請求項６】
請求項４に記載の映像信号処理回路において、
前記第２のアップダウンカウンタを、前記第１のアップダウンカウンタがオーバーフローする毎にアップカウントし、アンダーフローする毎にダウンカウントするアップダウンカウンタに代えたことを特徴とする映像信号処理回路。
【請求項７】
請求項２乃至６のいずれか１つに記載の映像信号処理回路において、
前記可変遅延回路は、前記システムクロックが入力する端子に直列接続した複数の遅延バッファ素子と、前記遅延制御信号に応じて前記遅延バッファ素子の直列接続段数を切り替えて前記システムクロックの遅延量を設定するセレクタとからなることを特徴とする映像信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部ＡＤＣによりアナログ映像信号をＡ／Ｄ変換するサンプリングクロックとして、ディジタル映像信号を入力して表示用の方式となるよう処理する映像信号入力処理回路のシステムクロックを伝送して使用する映像信号処理方法および回路に係り、特に外部ＡＤＣと映像信号入力処理回路の間での伝播遅延による問題を解決する技術に関するものである。
【０００２】
【従来の技術】
図９は従来の映像信号処理回路の構成を示すブロック図、図１０はその動作の波形図である。図９において、外部ＡＤＣ５１はサンプリングクロックＣＫＯによってアナログ映像信号ＡＩＮをＡ／Ｄ変換し、そのサンプリングクロックＣＫＯに同期したディジタル映像信号ＤＯＴを出力する。映像信号入力処理回路５０において、ＰＬＬ回路５２は水平同期信号ＨＳＸからシステムクロックＳＣＫを生成する。入力ＤＦＦ回路５３はＡＤＣ５１から入力するディジタル映像信号ＤＯＴをシステムクロックＳＣＫで取り込み映像信号処理部５４に入力させる。この映像信号処理部５４は、そこに取り込まれた映像信号を映像出力機器（ディスプレイ）に表示するための方式に変換し出力する（アナログ映像信号をＡ／Ｄ変換して取り込み処理する技術として特許文献１がある）。
【０００３】
システムクロックＳＣＫの周波数が低く、映像信号入力処理回路５０と外部ＡＤＣ５１との間の伝播遅延量がシステムクロックＳＣＫの周期に対して充分小さい場合は、外部ＡＤＣ５１のサンプリングクロックＣＫＯと映像信号処理回路５０のシステムクロックＳＣＫは同一と見なすことができる。
【０００４】
【特許文献１】
特開２０００−１５６７９５号公報
【０００５】
【発明が解決しようとする課題】
ところが、入力映像信号ソースの高微細化により、外部ＡＤＣ５１のサンプリングクロックＣＫＯおよび映像信号入力処理回路５０のシステムクロックＳＣＫの周波数が高速になってきている。その結果、映像信号入力処理回路５０と外部ＡＤＣ５１との間の信号伝播遅延量がシステムクロックＳＣＫの周期に近づき或いはより大きくなり、外部ＡＤＣ５１のサンプリングクロックＣＫＯと映像信号入力処理回路５０のシステムクロックＳＣＫに大きな位相差が発生すると、ディジタル映像信号をシステムクロックＳＣＫで正常に取り込むことができなくなり、動作上でのタイミングエラーが生じる。
【０００６】
そこで、従来では、外部ＡＤＣ５１と映像信号入力処理回路５０との間の位相調整を特別に行う必要があった。特にサンプリングレートが異なる多彩な映像信号ソースに対応する映像出力機器においては、それぞれのサンプリングレートに応じて外部ＡＤＣと映像信号入力回路間の位相調整する必要があった。しかしこのような対策では機器劣化や環境変化が起こると再度調整する必要があった。
【０００７】
本発明の目的は、外部ＡＤＣから入力する入力クロックとシステムクロックの位相差を検出して、外部ＡＤＣにサンプリングクロックとして送るべきシステムクロックの位相を制御し、ディジタル映像信号とシステムクロックの位相を常に適正な関係に制御して、上記したような特別な対策が必要ないようにした映像信号処理方法および回路を提供することである。
【０００８】
【課題を解決するための手段】
請求項１にかかる発明は、アナログ映像信号をサンプリングクロックにより外部ＡＤＣでＡ／Ｄ変換し、該Ａ／Ｄ変換で得られたディジタル映像信号を映像信号入力処理回路に取り込みシステムクロックにより表示用の方式の信号となるよう処理し、且つ前記サンプリングクロックとして前記映像信号入力処理回路から伝送した前記システムクロックを使用する映像信号処理方法において、前記外部ＡＤＣから出力する前記ディジタル映像信号に同期して前記外部ＡＤＣから入力する入力クロックと前記システムクロックの位相を比較して、前記外部ＡＤＣに前記サンプリングクロックとして伝送すべき前記システムクロックの位相を制御することを特徴とする映像信号処理方法とした。
【０００９】
請求項２にかかる発明は、アナログ映像信号をサンプリングクロックによりディジタル映像信号にＡ／Ｄ変換する外部ＡＤＣと、該外部ＡＤＣから出力するディジタル映像信号を取り込みシステムクロックにより表示用の方式となるよう処理する映像信号入力処理回路とを具備し、且つ前記サンプリングクロックとして前記映像信号入力処理回路から前記外部ＡＤＣに伝送した前記システムクロックを使用する映像信号処理回路において、前記映像信号入力処理回路は、前記外部ＡＤＣから出力するディジタル映像信号を前記入力クロックで取り込む第１のＤＦＦと、該第１のＤＦＦの出力信号を前記システムクロックで取り込む第２のＤＦＦと、該第２のＤＦＦの出力信号を前記システムクロックで取り込み表示用の方式となるよう処理する映像信号処理部と、前記入力クロックと前記システムクロックの位相を比較する位相比較回路と、該位相比較回路による位相比較結果に基づいて遅延制御信号を生成する位相制御回路と、該位相制御回路から出力する遅延制御信号により前記外部ＡＤＣに前記サンプリングクロックとして伝送すべき前記システムクロックの位相を制御する可変遅延回路とを具備することを特徴とする映像信号処理回路とした。
【００１０】
請求項３にかかる発明は、請求項２に記載の映像信号処理回路において、前記位相比較回路は、前記システムクロックと前記入力クロックの位相を比較する第３のＤＦＦと、前記システムクロックを微少遅延させた位相比較用クロックと前記入力クロックの位相を比較する第４のＤＦＦとからなり、前記第３および第４のＤＦＦの出力信号の組合せを前記位相比較結果とすることを特徴とする映像信号処理回路とした。
【００１１】
請求項４にかかる発明は、請求項２又は３に記載の映像信号処理回路において、前記位相制御回路は、前記位相比較結果に応じて前記システムクロックをアップ又はダウンカウントする第１のアップダウンカウンタと、該第１のアップダウンカウンタのオーバーフロー又はアンダーフロー時に所定クロックをアップ又はダウンカウントする第２のアップダウンカウンタとからなり、該第２のアップダウンカウンタのカウント値を前記遅延制御信号とすることを特徴とする映像信号処理回路とした。
【００１２】
請求項５にかかる発明は、請求項４に記載の映像信号処理回路において、前記第２のアップダウンカウンタの所定クロックは、水平同期信号又は垂直同期信号に同期したクロックであることを特徴とする映像信号処理回路とした。
【００１３】
請求項６にかかる発明は、請求項４に記載の映像信号処理回路において、前記第２のアップダウンカウンタを、前記第１のアップダウンカウンタがオーバーフローする毎にアップカウントし、アンダーフローする毎にダウンカウントするアップダウンカウンタに代えたことを特徴とする映像信号処理回路とした。
【００１４】
請求項７にかかる発明は、請求項２乃至６のいずれか１つに記載の映像信号処理回路において、前記可変遅延回路は、前記システムクロックが入力する端子に直列接続した複数の遅延バッファ素子と、前記遅延制御信号に応じて前記遅延バッファ素子の直列接続段数を切り替えて前記システムクロックの遅延量を設定するセレクタとからなることを特徴とする映像信号処理回路とした。
【００１５】
【発明の実施の形態】
図１は１つの実施の形態の映像信号処理回路の構成を示すブロック図、図２はその動作の波形図である。図１において、外部ＡＤＣ１１はサンプリングクロックＣＫＯによってアナログ映像信号ＡＩＮをＡ／Ｄ変換し、そのクロックＣＫＯに同期したディジタル映像信号ＤＯＴをクロックＤＣＫと共に出力する。映像信号入力処理回路１０において、ＰＬＬ回路１２は水平同期信号ＨＳＸからシステムクロックＳＣＫを生成する。
【００１６】
また、映像信号入力処理回路１０において、第１の入力ＤＦＦ１３はＡＤＣ１１から出力するディジタル映像信号ＤＯＴが伝播遅延を受けた入力信号Ｄ１をその出力ロックＤＣＫが伝播遅延を受けたクロックＣＫ１で取り込む。第２のＤＦＦ１４は第１のＤＦＦ１３の出力データＱ１をシステムクロックＳＣＫ（＝ＣＫ２）で取り込む。映像信号処理部１５は第２のＤＦＦ１４の出力データＱ２をシステムクロックＳＣＫで取り込み、映像出力機器（ディスプレイ）に表示するための方式に変換して出力する。
【００１７】
位相比較回路１６は入力ＤＦＦ１３の入力クロックＣＫ１の反転クロックとシステムクロックＳＣＫの位相を比較する。位相制御回路１７は位相比較回路１６による位相比較結果に応じて遅延制御信号を生成する。可変遅延回路１８は位相制御回路１７で生成された遅延制御信号に応じてシステムクロックＳＣＫの遅延量を制御して外部ＡＤＣ１１への出力クロックＣＫＯＴを生成する。この出力クロックＣＫＯＴは伝播遅延を受けサンプリングクロックＣＫＯとして外部ＡＤＣ１１に入力する。
【００１８】
この映像信号処理回路では、入力ＤＦＦ１３の入力クロックＣＫ１の反転クロックとシステムクロックＳＣＫの位相差に応じて、出力クロックＣＫＯＴの位相を制御し、これにより入力ＤＦＦ１３の入力クロックＣＫ１の反転クロックとシステムクロックＳＣＫの位相差がゼロとなるようフィードバック制御し、映像信号入力処理回路１０と外部ＡＤＣ１１との間の信号伝播遅延を補償する。
【００１９】
図３は位相比較回路１６の内部構成を示すブロック図、図４はその動作の波形図である。位相比較回路１６はシステムクロックＳＣＫでＡＤＣ１１から入力する入力クロックＣＫ１を取り込む第３のＤＦＦ１６１と、システムクロックＳＣＫをバッファ１６３で微少な時間（システムクロックＳＣＫの周期の約１／４より短い時間）だけ遅延させた位相検出用クロックＳＣＫＤで入力クロックＣＫ１を取り込む第４のＤＦＦ１６２からなる。ＤＦＦ１６１の出力信号を位相検出信号Ａとし、ＤＦＦ１６３の出力信号を位相検出信号Ｂとすると、入力クロックＣＫ１の反転信号の位相は、システムクロックＳＣＫに対して、
▲１▼信号Ａ＝「Ｌ」、信号Ｂ＝「Ｈ」のとき極性反転
▲２▼信号Ａ＝「Ｌ」、信号Ｂ＝「Ｌ」のとき進み位相
▲３▼信号Ａ＝「Ｈ」、信号Ｂ＝「Ｌ」のとき最適位相（図４の（ａ）参照）
▲４▼信号Ａ＝「Ｈ」、信号Ｂ＝「Ｈ」のとき遅れ位相（図４の（ｂ）参照）
のように検出される。そこで、位相制御回路１７により可変遅延回路１８に対して、図５に示すように、▲１▼と▲２▼のときは遅延量を増やし、▲３▼のときはそのままとし、▲４▼のときは遅延量を減らす制御を行う。
【００２０】
図６は前記した信号Ａ，Ｂに応じて遅延制御信号を生成する位相制御回路１７の内部構成を示すブロック図である。この位相制御回路１７は、第１のアップダウンカウンタ１７１、第２のアップダウンカウンタ１７２、インバータ１７３，１７４、オアゲート１７５、アンドゲート１７６を具備する。
【００２１】
第１のアップダウンカウンタ１７１は、上記▲１▼又は▲２▼のときＵ／Ｄ端子を「Ｈ」にし、システムクロックＳＣＫをアップカウントする。また、上記▲３▼のときはＵ／Ｄ端子を「Ｌ」にするがＬＤ反転端子を「Ｌ」にするので、Ｄ端子に入力しているカウンタリセット値にリセットする。さらに▲４▼のときＵ／Ｄ端子を「Ｌ」にし、システムクロックＳＣＫをダウンカウントする。
【００２２】
第２のアップダウンカウンタ１７２は、第１のアップダウンカウンタ１７１がキャリーオーバー（オーバーフロー又はアンダーフロー）して、そのＣＯ端子が「Ｈ」になったときイネーブルとなり、そのときの第１のアップダウンカウンタ１７１のＱ端子のＭＳＢが「Ｈ」（＝「１」）なら水平同期信号ＨＳＸをアップカウントし、「Ｌ」（＝「０」）ならダウンカウントし、Ｑ端子から遅延制御信号（２ビット以上）を出力する。そして、第２のアップダウンカウンタ１７２がキャリーオーバーしてＣＯ端子が「Ｈ」になったとき、又はＲＥＳＥＴ反転端子が「Ｌ」になったとき、第２のアップダウンカウンタ１７２はゼロリセットされる。なお、第２のアップダウンカウンタ１７２は、水平同期信号ＨＳＸに代えて垂直同期信号をカウントするようにしてもよい。
【００２３】
図７は位相制御回路１７の別の例の内部構成を示すブロック図である。図６で説明した位相制御回路１７と異なる点は、第２のアップダウンカウンタ１７２がシステムクロックＳＣＫをカウントするようにすると共に、アンドゲート１７７とインバータ１７８を追加し、第１のアップダウンカウンタ１７１がキャリーオーバーしたとき、その第１のアップダウンカウンタ１７１がカウンタリセット値にリセットされるようにした点である。このように構成すると、第１の第１のアップダウンカウンタ１７１がオーバーフローする毎に第２のアップダウンカウンタ１７２が＋１カウント、アンダーフローする毎に−１カウントする。
【００２４】
図８は可変遅延回路１８の内部構成のブロック図である。１８１は複数段にわたって直列接続された遅延バッファ素子、１８２はいずれかの遅延バッファ素子の出力を選択するセレクタであり、このセレクタ１８２が位相制御回路１７から出力する遅延制御信号によって遅延バッファ素子１８１の直列接続段数を切り替える。これによってシステムクロックＳＣＫの遅延量が制御される。このときの可変遅延最大値は、システムクロックＳＣＫの周期より長く設定され、可変遅延ステップ（遅延バッファ素子１８１の１個当りの遅延量）はシステムクロックＳＣＫの周期よりも充分小さく（１／４以下）に設定されている。
【００２５】
【発明の効果】
以上から本発明によれば、外部ＡＤＣと映像信号入力処理回路との間の信号伝播遅延がシステムクロックの周期に近くなり或いはそれ越えるような場合であっても、ディジタル映像信号とシステムクロックの位相を適正な関係に制御することでき、エラーを生じることなく外部ＡＤＣでディジタル化された映像信号を取り込み処理することができる。また、部品の特性劣化や環境変化が発生して伝播遅延量が変動しても、ディジタル映像信号とシステムクロックの位相を常に適正な関係に制御することできるので、出力映像の位置がずれるような現象は生じない。また、サンプリングレートが異なる多彩な映像信号ソースに対応する映像出力機器においては、それぞれのサンプリングレートに応じてシステムクロックが決まれば、ディジタル映像信号とシステムクロックの位相が適正な関係に制御され、特別な調整は必要ない。
【図面の簡単な説明】
【図１】１つの実施形態の映像信号処理回路のブロック図である。
【図２】図１の映像信号処理回路の動作の波形図である。
【図３】図１の映像信号処理回路の位相比較回路の内部構成のブロック図である。
【図４】図３の位相比較回路の動作の波形図である。
【図５】位相検出結果と制御の関係の説明図である。
【図６】図１の映像信号処理回路の位相制御回路の内部構成のブロック図である。
【図７】図１の映像信号処理回路の位相制御回路の別の例の内部構成のブロック図である。
【図８】図１の映像信号処理回路の可変遅延回路の内部構成のブロック図である。
【図９】従来の映像信号処理回路のブロック図である。
【図１０】図９の映像信号処理回路の動作の波形図である。
【図１】
2004112656.tif 000003
【図２】
2004112656.tif 000004
【図３】
2004112656.tif 000005
【図４】
2004112656.tif 000006
【図５】
2004112656.tif 000007
【図６】
2004112656.tif 000008
【図７】
2004112656.tif 000009
【図８】
2004112656.tif 000010
【図９】
2004112656.tif 000011
【図１０】
2004112656.tif 000012