(57)【要約】【課題】遅いキャリアが本質的に非常にわずかな（または、好ましくは無い）、かつ実質的にエタロン効果の無い、高速フォトダイオードを提供すること。【解決手段】構造（およびこの構造を形成する方法）は、光検出器１１０と、この光検出器の下方に形成された基板１００Ａと、この基板の上方に形成されたバリヤ層１０５とを含む。この埋込みバリヤ層は、ドリフト電界が低い領域で遅い光子発生キャリアをブロックまたは除去するために、単一または二重ｐｎ接合、あるいはバブル層を含む。【選択図】図１
2004200685.tif 000002
【特許請求の範囲】
【請求項１】
光検出器と、
前記光検出器の下方に形成された基板と、
前記基板と光検出器の間に形成された、遅い光キャリアを除去するためのバリヤ層と、
を含むデバイス。
【請求項２】
前記光検出器が前記基板内に形成される、請求項１に記載のデバイス。
【請求項３】
前記バリヤ層がｐｎ接合を含む、請求項１に記載のデバイス。
【請求項４】
前記ｐｎ接合が、基板および前記基板上面の吸収層を含む単一ｐｎ接合を含み、前記基板が前記吸収層の導電型とは反対の導電型を有する、請求項３に記載のデバイス。
【請求項５】
前記ｐｎ接合が、前記吸収層より下、０．１μｍから２０μｍの範囲に位置する、請求項４に記載のデバイス。
【請求項６】
前記吸収層が、１×１０１３ｃｍ−３から１×１０１７ｃｍ−３の範囲内のドーパント濃度を有する層を含む、請求項４に記載のデバイス。
【請求項７】
前記基板が、１×１０１３ｃｍ−３から１×１０２１ｃｍ−３の範囲内のドーパント濃度を有する基板を含む、請求項４に記載のデバイス。
【請求項８】
前記バリヤ層がバブル層を含む、請求項１に記載のデバイス。
【請求項９】
前記バブル層が、光発生キャリアの再結合中心を含む、請求項８に記載のデバイス。
【請求項１０】
前記バブル層が、埋込み光散乱体を含む、請求項８に記載のデバイス。
【請求項１１】
前記バブル層が、大きさが５ｎｍから２５０ｎｍの範囲のボイドを含む、請求項８に記載のデバイス。
【請求項１２】
前記バブル層が、多孔質シリコン膜を含む、請求項１に記載のデバイス。
【請求項１３】
前記光検出器が、横型トレンチ検出器を含む、請求項１に記載のデバイス。
【請求項１４】
前記光検出器が、拡散フィンガーおよび打込みフィンガーの１つを持つＰＩＮ検出器を含む、請求項１に記載のデバイス。
【請求項１５】
前記光検出器が、金属−半導体−金属（ＭＳＭ）検出器を含む、請求項１に記載のデバイス。
【請求項１６】
埋込みバブル層を持つフォトダイオードを形成する方法であって、
半導体基板を用意するステップと、
前記基板にドーパントを打ち込むステップと、
前記基板をアニーリングして、遅い光キャリヤを捕集するためのバブル層を形成するステップと、
前記基板の上方にフォトダイオード・デバイスを形成するステップと
を含む方法。
【請求項１７】
前記アニーリング温度が、５００℃から１１００℃の範囲内である、請求項１６に記載の方法。
【請求項１８】
前記ドーパントの打込みが、１Ｅ１６ｃｍ−２から１Ｅ１７ｃｍ−２の範囲内の打込み線量を用いる、請求項１６に記載の方法。
【請求項１９】
前記ドーパントがヘリウムを含む、請求項１６に記載の方法。
【請求項２０】
デバイスを形成する方法であって、
光検出器を用意するステップと、
前記光検出器の下方に基板を形成するステップと、
前記基板と光検出器の間に、遅い光キャリヤを除去するためのバリヤ層を形成するステップと
を含む方法。
【請求項２１】
前記バリヤ層を形成するステップが、
前記基板内にヘリウムを打ち込むステップと、
前記基板をアニーリングして前記バリヤ層を形成するステップと
を含む、請求項２０に記載の方法。
【請求項２２】
前記バリヤ層を形成するステップが、前記基板を低濃度にドーピングするステップである、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より詳細にはフォトダイオードに関し、電界が低い領域で遅い光発生キャリアをブロックまたは除去するために埋込み層を形成する方法に関する。
【背景技術】
【０００２】
８５０ｎｍ光のシリコン内の吸収長さは１５〜２０マイクロメータ（μｍ）である。これはＧａＡｓなどの典型的なＩＩＩ〜Ｖ半導体のこの波長での吸収長さ１〜２マイクロメータ（μｍ）よりはるかに長い。
【０００３】
その結果高速シリコン光検出器は、光キャリアの通過時間を吸収長さから切り離すべく、かつ大規模な縦型フィーチャを製作する複雑さをなるべく減らすべく、縦型構造ではなく横型構造を用いて設計されることが多い。何故なら半導体の加工は、通常薄膜（＜＜１ミクロン）フィーチャについて最適化されているからである。
【０００４】
通常これらの横型構造は、（１）拡散または打込みフィンガーを持つＰＩＮ検出器、または（２）金属−半導体−金属（ＭＳＭ）検出器の形態を取る。これらの横型構造では、電界は、半導体の表面で比較的高く、下部の深いところでは低下する。半導体の表面から比較的深いところで発生した光キャリアは、弱い電界を経験し、ゆっくり上方へドリフトして接点へ運ばれる。これらの「遅いキャリア」は周波数応答に低周波数テールを作り出し、このためにシリコンではデバイスの全帯域幅が約１ＧＨｚ未満に制限されている。
【０００５】
したがって、シリコンを用いた光検出器では、吸収長さがある程度大きく（例えば、表面下２０マイクロメータ（μｍ）（または、波長に応じてこれ以上）に達する可能性がある）、その結果吸収が深すぎると、この「遅いキャリア」は検出器の接点領域（例えば、陽極および陰極）に到達しないことになる。半導体の深いところで誘起された電界は、表面近傍の陽極および陰極の電界ほど強くないという問題が発生する。
【０００６】
したがって、再びキャリアは陽極および陰極までゆっくりと上方にドリフトする。このために、理想的な光検出器で非常に短い光パルスが検出器に入射している場合は、この非常に短い光パルスはこの検出器で非常に短い電子パルスになるので、同じもの（例えば、形状など）が、光検出器が生成する電流に反映される。
【０００７】
しかし、キャリアが長時間にわたって捕集される場合には、短い電流パルスの代わりに、速い電流上昇とそれに続く遅い減衰（例えば、長い「テール」）を得ることになる。深い（遅い）キャリアを集めるのに時間がかかるからである。これは、この「長いテール」が情報の伝達、特に光ファイバによる情報の伝達などには許容できないので、問題である。具体的には、各パルスは１つのビットを伝送するために用いられているので、ビットは、タイミング・スケール上で互いに十分間隔を持たなければならない。そうでないと、長いテールが存在する場合、１つのビットを他のビットから識別することが難しいことになる。これは、この光検出器で使用できるビット速度を制限するものである。
【０００８】
上記の影響は、「Lateral trench optical detector」と題するJ.Crow他の米国特許第６，１７７，２８９号、および「Methodsfor forming lateral trench optical detectors」と題するM. Yang他の米国特許第６，４５１，７０２号に記載の横型トレンチ検出器（ＬＴＤ）構造を用いることによってある程度減らすことができる。しかし、M.Yang他のProceedings of the 59th DRC、１５３頁（２００１年）に記載のように、深いトレンチの下部で発生したキャリアが帯域幅を制限する。
【０００９】
大部分の吸収が表面近傍で発生するＧａＡｓのＭＳＭ検出器でさえ、帯域幅は、この漏れ電界のために約２〜３ＧＨｚに制限されている。その結果、現在業界で使用されている大部分の光検出器は、縦型ＰＩＮ構造を利用して１０ＧＨｚの帯域幅の動作を達成している。
【００１０】
目的は、検出器の他の特性を劣化させずに遅いキャリアをブロックすることである。一つの解決法は、ＩＢＭ整理番号ＹＯＲ９２０００００５２ＵＳ１を有し「Silicon-on-insulator trench photodiode structure for improved speedand differential isolation」と題する、本発明の譲受人に譲渡され、同時係属のY.H. Kwark他の米国特許出願第０９／６７８，３１５号、J.Y.L.Ho等、Appl. Phys. Lett. 69, １６〜１８頁（１９９６年）、およびMin Yang等 2001 IEDM, paper 24-1（２００１年）に記載されているように、キャリアをシリコン・オン・インシュレータ（ＳＯＩ）構造でブロックすることである。MinYang等 2001 IEDM, paper 24-1（２００１年）に記載のように、ピーク量子効率５１％を有する３．３Ｖでの約２．０ＧＨｚの帯域幅がＳＯＩを用いて報告されている。
【００１１】
しかし、ＳＯＩ層を存在させる場合は、非常に異なる材料が、吸収を行うシリコン層の下に設けられる。すなわち、吸収されなかった光の一部がバリヤ層に到達し、次いで検出器へ反射することになる。これは必ずしも有害ではなく、表面が非常に平らな（例えば、埋込み酸化物が極めて平らな）場合は、この表面は鏡面反射体として作用し、その結果この構造の反射率は波長に大きく左右されることになる。したがって、この構造は、３層（例えば、上層、シリコン層、および埋込み酸化物層）によって形成された共振空胴として働く。
【００１２】
したがって、底部のシリコン／酸化物界面での反射は、量子効率が入射光の波長の強い関数である共振空洞構造を作り出す。この効果はまた、「エタロン効果」とも呼ばれる。十分な光吸収を可能にするＳＯＩ膜の厚みは少なくとも８マイクロメータ（μｍ）であるが、反射をなるべく減らすには、この厚みを０．７５％より良い精度で制御しなければならない。一枚のウェーハ全体、およびウェーハ間でこうした厳しい制御を行うのは困難である。
【００１３】
具体的には、共振器はその特性として伝達において複数の最小値を持っている。この最小値のそれぞれは、この検出器でほとんど光が吸収されないことを示している。この最小値はできれば回避すべきであるが、光検出器構造層が厚い場合は、最小値が非常に近接しているのでその実現は困難である。一方層をより薄く作ることは可能かもしれないが、そうすると大きな吸収容積がなくなり量子効率が悪化するであろう（例えば、電子に変換される光子の量が非常に少ない）。
【００１４】
さらに、ＳＯＩを使用すると別の欠点がある。例えば、ＳＯＩウェーハのコストは、現在、バルク・シリコンのコストの約５倍である。
【００１５】
さらに、ＳＩＭＯＸまたはボンディングなどのＳＯＩウェーハ製作技術は、ＳＯＩの厚みが約１μｍ未満の薄いＳＯＩウェーハを作るのに適している。その結果厚いＳＯＩウェーハの製作には、ＳＯＩ膜を約８μｍに厚くするためにシリコン・エピタキシの追加のステップが必要になる。
【００１６】
「High speed silicon-based lateral junctionphotodetectors having recessed electrodes and thick oxide to reduce fringingfields」と題するBassous他の米国特許第５，５２５，８２８号に記載された別の従来技術では、電界の影響の及ばない半導体内部深くに存在する光発生キャリアのこうした問題に対処している。
【００１７】
具体的には、米国特許第５，５２５，８２８号は、電極による光発生キャリアの捕集を制限するために、界面下の所定の距離にバリヤ層を形成することを試みている。
【００１８】
しかし、遅いキャリアに対するバリヤとして、米国特許第５，５２５，８２８号は、ドーピング濃度の高い層を提案している。このドーピング濃度の高い層では、少数キャリアの寿命が短いので、このドーピング濃度の高い層の下方で形成した遅いキャリアについては再結合のチャンスが高くなる。
【００１９】
さらに、こうしたドーピング濃度の高い層は、ドーパントの拡散の問題のために製造するのが難しい。実際、ドーピング濃度の高い層がキャリアの寿命を短縮させることが開示されているが、キャリアをブロックする可能性のあるバリヤの形成については何らの開示もない。ドーピング濃度の低いＰＮ接合があれば、ドーピング濃度の高い層に典型的なドーパントの拡散や相互キャパシタンスなどの問題を回避するであろう。
【特許文献１】ＩＢＭ整理番号ＹＯＲ９２０００００５２ＵＳ１を有し、「Silicon-on-insulatortrench photodiode structure for improved speed and differential isolation」と題する、２０００年１０月３日に出願され、本発明の譲受人に譲渡されたY.H.Kwark他の米国特許出願第０９／６７８，３１５号
【特許文献２】「Lateral trench optical detector」と題するJ.Crow他の米国特許第６，１７７，２８９号
【特許文献３】「Methods for forming lateral trenchoptical detectors」と題するM. Yang他の米国特許第６，４５１，７０２号
【特許文献４】「High speed silicon-based lateraljunction photodetectors having recessed electrodes and thick oxide to reducefringing fields」と題するBassous他の米国特許第５，５２５，８２８号
【非特許文献１】M. Yang他、Proceedings of the 59thDRC、１５３頁（２００１年）
【非特許文献２】J.Y.L. Ho等、Appl. Phys. Lett. 69, １６〜１８頁（１９９６年）
【非特許文献３】Min Yang等 2001 IEDM, paper 24-1（２００１年）
【非特許文献５】S.M. Sze、Physics of SemiconductorDevices、2nd Ed.、３５〜３８頁、１９８１年
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従来技術の上記および他の問題、欠点、および短所にかんがみて、本発明の目的は、遅いキャリアが本質的に非常にわずかな（または、好ましくは無い）、かつ実質的にエタロン効果の無い、高速フォトダイオードを提供することである。
【課題を解決するための手段】
【００２１】
本発明は、埋込みバリヤを光検出器と結合して遅いキャリアをブロックまたは除去する方法（および構造）を提供する。埋込みバリヤ層はエタロンを形成することなく、拡散ミラーとして作用することができる。
【００２２】
話を単純にするために、本明細書で述べる構造（および方法）は、シリコン横型トレンチ検出器（ＬＴＤ）の特定の場合についてであることに留意されたい。本出願の全体を知り得た後なら当分野の技術者がはっきり認めるように、ＳｉＬＴＤはある種の用途に対して特に興味深いものであると思われるが、この構造（および方法）は一般的なものであり、Ｇｅ、ＳｉＧｅ、ＩｎＰ、ＩｎＧａＡｓ、およびＧａＡｓなどの他の材料と共に形成されるＰＩＮ、ＭＳＭなどの他のフォトダイオード構造にも適用できる。
【００２３】
本発明では、複数（例えば、４つ）のバリヤ層の実施形態について述べる。各実施形態についてデバイス構造と組み合わせた製作方法についても説明する。
【００２４】
本発明の第１の実施形態では、ＳｉＬＴＤなどのフォトダイオードは、交互横型ｎ＋フィンガーおよびｐ＋フィンガー、ならびにｎ型基板の上方に（例えば、好ましくは上に）構築された低濃度にドーピングされたｐ型吸収領域を含み、これにより遅いキャリアをブロックするｐｎ接合を形成する。同じ構造の別の変形体には、ｐ型基板上の低濃度にドーピングされたｎ型吸収領域が含まれ、これも遅いキャリアをブロックするｐｎ接合を形成する。
【００２５】
本発明の第２の実施形態では、ＳｉＬＴＤなどのフォトダイオードは、交互横型ｎ＋フィンガーおよびｐ＋フィンガーを含み、低濃度にドーピングされた吸収領域が基板内に構築されて（例えば、埋め込まれて）いる。バリヤ層は、基板をカウンタ・ドーピング（例えば、ｐ型基板を用いる場合は、ｎ型ドーピングによってバリヤを形成）することによって、フォトダイオードの下に挿入されており、これにより遅いキャリアをブロックするためのｐｎｐ（例えば、ｐ型基板とすれば）膜スタックが形成される。
【００２６】
本発明の第３の実施形態では、ＳｉＬＴＤなどのフォトダイオードは、低濃度にドーピングされたｎ型またはｐ型吸収層内に構築された交互横型ｎ＋フィンガーおよびｐ＋フィンガーを含み、基板に埋め込まれた埋込み「バブル」層の上に形成されている。バブル層は、基板内の比較的深くで発生した遅いキャリアをブロックし除去するためのものである。
【００２７】
本発明の第４の実施形態では、ｐｎ接合などの埋込みバリヤ層またはバブル層は、フォトダイオードの下に局部的に形成されている。埋込み層は、ウェーハの選択領域にのみ形成することが好ましく、通常、少なくともデバイス領域を覆うものである。
【００２８】
本発明の上記および他の態様、特徴、および要素を用いて、遅いキャリアが本質的に非常にわずかの（または、好ましくは無い）、かつ実質的にエタロン効果の無い、高速フォトダイオードを提供することができる。
【００２９】
したがって、遅いキャリアに対するバリヤとして高濃度にドーピングされた層を形成することとは異なり、本発明は、遅いキャリアをブロックまたは除去するためのいくつかの解決法を提供する。上に簡潔に述べたように、かつ以下さらに詳細に説明するように、これらの解決法は、ｐｎ（またはｐｎｐ）接合バリヤおよびバブル層バリヤである。これらの構造は、上記の従来技術の高濃度にドーピングされた層とは全く異なるものである。
【００３０】
実際、ＰＮ接合の実施形態に関しては、本発明が、ＰＮ接合を用いてキャリアのブロッキングを実現するメカニズムは、キャリアの寿命を短縮する高濃度にドーピングされた層とは全く異なるものである。
【００３１】
より具体的には、第１および第２の実施形態では、本発明は、キャリアをブロックする可能性のあるバリヤの形成に依拠している。キャリアをブロックするために異なるメカニズムを利用しているので（例えば、低濃度にドーピングされたＰＮ接合）、高濃度にドーピングされた層では典型的なドーパント拡散、および接地平面としての役割を果たすドーピングされた膜による相互キャパシタンスなどの問題は回避されている。
【００３２】
「バブル」層の実施形態に関しては、この新規な構造については、従来技術によっていかなる議論も示唆も全くされてない。
【００３３】
より具体的には、バブル層は、どんな従来技術とも構造および形状が物理的に異なる。さらに、バブル層は、遅いキャリアを克服するための２つのメカニズム（すなわち、再結合による除去およびブロッキング効果）を１層内で組み合わせている。
【００３４】
さらに、バブルの性質はランダムであるので、このバブル層を調整して拡散ミラーを形成することができる。従来技術は、拡散反射のメリットについて全く言及しておらず、明らかに（鏡面反射による）エタロン問題で苦慮していると思われる。
【発明を実施するための最良の形態】
【００３５】
本発明を、非限定的な実施形態について、かつ添付の図面に関して、本明細書でより詳細に説明する。
【００３６】
次に図面に関して、より詳細には図１〜図２３に関して、本発明による方法および構造の好ましい実施形態を示す。
【００３７】
図１は、その上方にバリヤ層１０５を形成した、シリコン基板などの基板１００Ａを含む構造１００を示す。バリヤ層１０５は、基板１００Ａ上に直接形成することが好ましい。
【００３８】
バリヤ層１０５は、例えば付着によって基板１００Ａの上方に（または上に）、あるいはイオン打込みによって基板１００内に形成することができる。バリヤ層の上方には、ＰＩＮ、ＭＳＭまたはＬＴＤなどの一般的なフォトダイオード・デバイス１１０を製作する。デバイスへの接点１２０、１２１も示してある。
【００３９】
フォトダイオード１１０に光を当てると、光の一部は、電界が比較的弱いフォトダイオード１１０の下（例えば、基板１００Ａ）で吸収される。バリヤ層１０５が存在しないと、これらの光キャリアは、フォトダイオード層１１０にゆっくりドリフトし、そこで光電流の一部になる。この遅いキャリアをブロックまたは除去するために、あるいはその両方を行うために、本発明ではバリヤ層１０５を導入する。バリヤ層は、ゆっくりドリフトするキャリアがフォトダイオード領域１１０に到達するのを阻止する。その結果、上表面近傍（またはＬＴＤ構造のトレンチ間）で発生した比較的速いキャリアのみが接点１２０、１２１に集められる。
【００４０】
図２は、埋込みバリヤ層を持つ横型フォトダイオード２００の概略上面図である。
【００４１】
本発明は、２つのタイプのバリヤ構造、すなわち、埋込みｐｎ接合バリヤおよび埋込みバブル層を提供する。以下、バリヤを形成する様々な方法、およびこれらがいかに効率的にフォトダイオード構造と結合されているかについて述べる。
【００４２】
Ａ．埋込みＰＮ接合バリヤ
図３は、ｎ型吸収領域３２０、ならびに横型ｎ＋深いトレンチ３１０および横型ｐ＋深いトレンチ３１１を持つフォトダイオード構造を有するｐ型基板３００Ａを含んだ構造３００を示す。
【００４３】
図４は、ｎ型吸収領域４５０を持つフォトダイオード構造を有するｐ型基板４００Ａを含んだ、拡散または打込みｎ＋フィンガー４１０およびｐ＋フィンガー４１１を用いた類似の構造４００を示す。
【００４４】
図５は、ｎ型吸収領域５５０、ならびに陽極５１０および陰極５１１を含んだショットキー金属接点を持つフォトダイオード構造を有するｐ型基板５００Ａを含んだ、金属−半導体−金属（ＭＳＭ）光検出器を用いた、構造５００の具体例を示す。
【００４５】
埋込みＰＮ接合バリヤの目的は、基板（例えば、図３に示した基板３００Ａ）で発生した電子および正孔が、吸収領域３２０にドリフトすることをブロックする縦型の電界を形成することである。
【００４６】
図１２は、バルクｐ型基板を持つＬＴＤと比較して、埋込み接合ＬＴＤの帯域幅の改良を示す。さらに、この埋込み接合で作られた電界は、この接合の上で発生したキャリアの速度を実際に上昇させることができ、これによりＳＯＩ構造と比べて帯域幅を増大する。
【００４７】
すなわち、図１３は、単一埋込みｐｎ接合を持つＳｉＬＴＤのＨの関数として、−５．０Ｖでの走行時間限界帯域幅および全帯域幅を示すものである。Ｈは、埋込み接合と深いトレンチ・フィンガー底部との間隔である。
【００４８】
この構造は、ＳＯＩ構造のように共振空洞（エタロン）を形成しないので、量子効率は光の波長の強い関数ではない。シミュレーションおよび測定は、基板に対して接点がなくても（すなわち、浮遊電位）これらのメリットが実現されることを示唆している。
【００４９】
さらに、基板３００Ａをドーピングすることは性能に悪影響を及ぼさない。したがって、低濃度にドーピングされた基板を使用することができる。これは、埋込み接合の形成にエピタキシを用いる場合の汚染／オートドーピングの懸念を排除する。
【００５０】
埋込みｐｎ接合は、埋込みｐｎ接合の空乏領域とｎ＋フィンガーおよびｐ＋フィンガー３１０、３１１の空乏領域との間にパンチスルーが無いように、ｎ＋フィンガーまたはトレンチ、およびｐ＋フィンガーまたはトレンチの底部の下に位置させることが好ましい。これにより最適の電界バリヤが確保され、埋込み接合による追加の暗電流が導入されることはない。この効果を図１４に示す。この図は、帯域幅が、トレンチ底部と埋込み接合の間の距離Ｈの最適値でピークになることを示す。２つの異なるＨの値についての空乏領域のシミュレーションが図１４に示されている。
【００５１】
すなわち、図１４は、単一埋込みｐｎ接合を持つＳｉＬＴＤにおいて、Ｈ＝１．５μｍ（左側の図、パンチスルーを示す）およびＨ＝３．５μｍ（右側の図、パンチスルーを示さない）についての、−５．０Ｖでの正味キャリア濃度の２Ｄ等高線図を示す。
【００５２】
埋込みｐｎ接合は、イオン打込みまたはエピタキシャル成長またはウェーハ・ボンディングによって形成することができる。これらはいずれもＣＭＯＳ製作プロセスで容易に使用できる。深いフィンガー（＞８μｍ）を持つＬＴＤについては、エピタキシが埋込みｐｎ接合を形成する好ましい方法である。
【００５３】
図６は、ｎ型バリヤ領域６５０、ならびに横型のｎ＋深いトレンチ（６１０）およびｐ＋深いトレンチ（６１１）を持つｐ型吸収領域６２０を持つフォトダイオード構造を有するｐ型基板６００Ａを含んだ構造６００を示す。
【００５４】
図７および図８は、それぞれ、横型表面ＰＩＮフォトダイオード、および金属−半導体−金属光検出器に組み込まれた類似のバリヤ領域を示す。
【００５５】
具体的には、図７は、ｎ型バリヤ領域７５０、ならびに横型のｐ＋拡散または打込みフィンガー（７１０）およびｎ＋拡散または打込みフィンガー（７１１）を持つｐ型吸収領域７２０を持つフォトダイオード構造を有するｐ型基板７００Ａを含んだ構造７００を示す。
【００５６】
図８は、ｎ型バリヤ領域８５０、ｐ型吸収領域８２０、ならびに陽極８１０および陰極８１１を含んだショットキー金属接点を持つフォトダイオード構造を有するｐ型基板８００Ａを含んだ構造８００を示す。
【００５７】
図６〜図８では、二重ｐｎ接合バリヤは、図３〜図５に示した単一ｐｎバリヤと同じ目的を果たす。二重バリヤは、ゆっくりドリフトするキャリアをブロックする観点からは、単一バリヤより優れた働きをする可能性がある。二重ｐｎ接合は、単一イオン打込み、エピタキシャル成長、またはウェーハ・ボンディングによって形成することができる。深いトレンチＬＴＤについては、エピタキシが好ましい。横型表面ＰＩＮまたは金属−半導体−金属検出器については、イオン打込みが好ましい。
【００５８】
したがって、本発明の第１の実施形態は、打込みなどによって、バリヤ層として埋込みＰＮ接合を提供し、遅いキャリアに対する電気的バリヤを形成して、これをＰＮ接合の下方で吸収する。このバリヤ層は、遅いキャリアを必ずしも直ちに除去するものではなく、遅いキャリアが陽極接点および陰極接点まで上方にドリフトするのをブロックするものであることに留意されたい。
【００５９】
さらに、本発明実施形態では、ＰＮ接合は、従来技術で用いられている高いドーピング濃度とは異なり、比較的低濃度のドーピングを用いて形成できることに留意されたい。これは、拡散などを含めた上記の従来技術の加工の問題を克服するものである。
【００６０】
Ｂ．バリヤとしてのバブル層
次に本発明の第２の実施形態および図９〜図１１では、遅いキャリアをブロックおよび除去するためのバブル層が提供される。キャリアの消滅は、バブルによって、およびこのバブルの間に形成された欠陥によって導入された非常に効率的な再結合中心を通して達成される。
【００６１】
図１０は、埋込みバブル層１０５０の上方に形成されたフォトダイオード構造を有する基板１０００Ａを含んだ構造を示す。このフォトダイオード構造は、吸収領域１０２０、および交互にｐ＋フィンガー（１０１０）とｎ＋フィンガー（１０１１）を持つ横型ＰＩＮ検出器である。
【００６２】
図９および図１１は、それぞれ、横型トレンチ検出器、および金属−半導体−金属（ＭＳＭ）光検出器に組み込まれた類似のバリヤ領域を示す。
【００６３】
具体的には、図９は、埋込みバブル層９５０の上方に形成されたフォトダイオード構造を有する基板９００Ａを含んだ構造を示す。このフォトダイオード構造は、吸収領域９２０、および交互にｎ＋深いトレンチ（９１０）とｐ＋深いトレンチ（９１１）を持つ横型トレンチＰＩＮ検出器である。
【００６４】
図１１は、埋込みバブル層１１５０上方に形成されたフォトダイオード構造を有する基板１１００Ａを含んだ構造１１００を示す。このフォトダイオード構造は、Ｐ型吸収領域１１２０、ならびに陽極１１１０および陰極１１１１を含んだショットキー金属接点を持つＭＳＭ構造である。示したように、入射光１２００は、Ｐ型吸収領域に吸収されてバブル領域１１５０に入射し、次いでバブル領域１１５０でバブルによって散乱（例えば、散乱光１２０１）させられる。
【００６５】
図１０に戻って、光検出器の吸収領域１０２０の下方の「埋込みバブル」領域１０５０は、２つの目的を果たす。
【００６６】
第１に、バブル領域１０５０は、ゆっくりドリフトする深いキャリアの再結合中心として機能する。その結果、上表面近傍（または、ＬＴＤ構造上のトレンチ間）で発生した速いキャリアのみが接点で捕集される。したがって、帯域幅はＳＯＩ構造の帯域幅と同様のものになる。
【００６７】
第２に、入射光の一部は、バブルから反射し（例えば、図１１の散乱光１２０１）、検出器の活性領域を通って戻ってゆく。このために、有効吸収長さが増大し、したがって量子効率が改良される。入射光１２００のバブル層による散乱を図１１に示す。バブルは小さく形状および配置が不規則なので、バブル・ミラーは拡散的であり、量子効率はＳＯＩ構造のように強い波長の関数にはならない。したがって、バブル層は拡散ミラーとして機能する。
【００６８】
好ましくは、バブル層は、初めにヘリウムを基板（例えば、図１０の１０００Ａなど）に打込み、次いで基板をアニーリングしてボイドまたはバブルを形成することによって形成される。打込みエネルギーによって、埋込みバブル層の深さを制御する。例えば、打込みエネルギー２２０ｋｅＶでは、バブル層はウェーハ表面下約１ミクロンに設けられる。埋込み線量が、シリコン膜内のバブルの密度およびその広がりを決める。通常の打込みヘリウム線量は２Ｅ１６ｃｍ−２から６Ｅ１６ｃｍ−２である。アニーリング方法は、炉アニールまたは急速熱アニーリング（ＲＴＡ）でよい。アニール温度と時間でバブルの大きさと大きさの分布を制御することができる。通常のアニール温度は８００℃から１０５０℃である。
【００６９】
打込み条件またはアニール温度、あるいはこの両方を変更して形成したバブル層の例を、図１５〜図１８に示す。
【００７０】
図１５は、バブル層と光検出器の分離を示し、図１６〜図１８は、ファセット・バブルおよびバブルの間に見られる欠陥を示す。様々なエネルギーでの打込みを組合わせてバブル層の特性を制御することができることにも留意されたい。一例として、１８０ｋｅＶの打込みに引き続いて２００ｋｅＶの打込みを行うことによって形成されたバブル層は、打込みの順序を逆にした（すなわち、２００ｋｅＶ打込み
に引き続いて１８０ｋｅＶ打込みを行う）場合に形成されたものとは異なる。
【００７１】
バブル自体が唯一の再結合中心ではない。実際、バブルの形成時にできた欠陥（例えば、図１６〜図１８参照）は、深いキャリアに対する極めて効率的な再結合中心の役割を果たす。さらに、バブルの表面で起こる再結合は、キャリアの寿命をさらに短縮させる。
【００７２】
最後に、バブルは、散乱中心としての役割も果たす。これによりキャリアのモビリティが低下する。図１９〜図２１、および図２２にまとめて示したシミュレーション結果は、フォトダイオードの周波数応答と暗電流がどのようにバブル層の性質に左右されるかを示している。シミュレーションは、遅いキャリアを効果的に除去するには、バブル層は空乏領域の外側に設置するべきであり、拡散長さＬＤ（ＬＤ＝ｓｑｒｔ（Ｄ＊τ）より厚くするべきであることを示している。ただし、Ｄ＝μ＊（ＫＴ／ｑ）はキャリア拡散、μはモビリティ、Ｔは温度、ｑは電荷、τはバブル層での寿命である。シミュレーションはまた、バブル層が空乏領域の外側に設置されている限り、暗電流への影響が無いことも示している。
【００７３】
バブル層での再結合メカニズムは、以下に説明するように、高濃度にドーピングされた層の再結合メカニズムとは全く異なるものである。
【００７４】
バブル層でのキャリアの再結合は、バブルにより、かつバブルの間に形成された欠陥により、半導体バンドギャップに導入されたエネルギー・レベルによって実現される。これらのエネルギー・レベル（例えば、「トラップ」としても知られている）は、ミッドギャップに位置する場合に再結合中心として最も効率的である。電子および正孔は、これらが再結合するとトラップに捕獲され、またトラップから放出される。このプロセスは、ショックレー・リード・ホール（Ｓｈｏｋｌｅｙ−Ｒｅｅｄ−Ｈａｌｌ）再結合としても知られている。
【００７５】
この再結合メカニズムがシリコンで如何に効果的であるかを実証する一例は、金をシリコンに入れる実験である。金をシリコンに導入すると、ミッドギャップ付近にトラップが導入される。金の濃度に応じて、キャリアの寿命は、約２Ｅ−７秒から２Ｅ−１０秒に短縮する（例えば、S.M. Sze、Physics of Semiconductor Devices、2nd Ed.、３５〜３８頁、１９８１年を参照のこと）。金の導入は、ＣＭＯＳ回路の製作では通常避けるものであり、上記と同じ理由でウェーハの汚染とみなされることに留意されたい。バブル層はトラップを導入しＣＭＯＳの製作と適合しているので、埋込みバブル層を有するフォトダイオードをＣＭＯＳ回路と一体化することが可能である。
【００７６】
高濃度にドーピングされた層では、再結合プロセスはバンド間再結合である。伝導帯から価電子帯への電子の遷移は、光子の放出によって可能になる（「放射再結合」として知られている）か、または、「オージェ再結合」としても知られている、他の自由電子または正孔へのエネルギーの移動によって可能になる。シリコンは間接バンドギャップ半導体なので、シリコンでは放射再結合は無視できる。したがって、残った主要な再結合メカニズムはオージェ再結合である。しかし、直接バンドギャップを有するＩＩＩ−Ｖ半導体と同様、オージェ再結合といえどもシリコンでは非常に効率的とはいえない。
【００７７】
ヘリウム（Ｈｅ）の打込みとアニーリングによって、従来のバルク・シリコン・ウェーハへ埋込みバブル層を組み込むことができる。両プロセスともＣＭＯＳ製作プロセスに容易に組み込める。上述のように、バブル層は、光を拡散して反射する（例えば、大きさと位置が）不規則なボイドを含み、したがってエタロン効果は排除される。光子の波長（例えば、直径２０ｎｍ）と比べてバブルを十分小さく作ると、光はバブル層から反射しないことが予測される。
【００７８】
さらに、バブル層もＰＮ接合もウェーハ全体にわたって延在させる必要がなく、したがって、ウェーハ全体にわたってバリヤを作るために、ブランケット・インプラントを行う必要が無いことに留意されたい。その代わりに、バブル層（またはＰＮ接合）は、マスク打込みによってウェーハの（例えば、光検出器に局部的に作られた）特定の領域に限定することができ、したがって周囲の集積回路（ＩＣ）への影響がないであろう。これは、フォトダイオードなどを形成する場合にＩＣを考慮する必要が無いので、集積化およびバーサティリティーの観点から、ＳＯＩ構造に勝る主な利点である。したがって、集積化の見地からもまた、本発明ははるかに優れている。
【００７９】
例えば、図２３は、光検出器１８２０の下方に局在化バリヤ層１８４０を持つ基板１８００Ａを含んだ構造（例えば、ウェーハまたはチップ）１８００を示す。
したがって、この光検出器には、他の集積回路（ＩＣ）１８３０を選択的に設けることができ、これにより回路構成および製作に著しい多様性と柔軟性が得られる。
【００８０】
さらに、安定性があるので打込みにはヘリウムが好ましいことに留意すべきではあるが、バブル層を形成するには、Ｈｅと水素の組合わせを含めてヘリウム以外の物質も使用できる。ある運転条件では、多分、水素だけを使用できると思われる。水素は、バブルの大きさを制御するのに有用であることが見出されている。
【００８１】
本発明をいくつかの好ましい実施形態について説明したが、当分野の技術者なら、特許請求の範囲の精神および範囲内で修正して本発明を実行することができることを認めるであろう。
【００８２】
さらに、出願人の目的は、今後の手続処理中にたとえ補正されたとしても、すべてのクレーム要素の均等物が包括的に含まれることであることに留意すべきである。
【００８３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００８４】
（１）光検出器と、
前記光検出器の下方に形成された基板と、
前記基板と光検出器の間に形成された、遅い光キャリアを除去するためのバリヤ層と、
を含むデバイス。
（２）前記光検出器が前記基板内に形成される、上記（１）に記載のデバイス。
（３）前記バリヤ層がｐｎ接合を含む、上記（１）に記載のデバイス。
（４）前記ｐｎ接合が、基板および前記基板上面の吸収層を含む単一ｐｎ接合を含み、前記基板が前記吸収層の導電型とは反対の導電型を有する、上記（３）に記載のデバイス。
（５）前記ｐｎ接合が、前記吸収層より下、０．１μｍから２０μｍの範囲に位置する、上記（４）に記載のデバイス。
（６）前記吸収層が、１×１０１３ｃｍ−３から１×１０１７ｃｍ−３の範囲内のドーパント濃度を有する層を含む、上記（４）に記載のデバイス。
（７）前記基板が、１×１０１３ｃｍ−３から１×１０２１ｃｍ−３の範囲内のドーパント濃度を有する基板を含む、上記（４）に記載のデバイス。
（８）前記バリヤ層がバブル層を含む、上記（１）に記載のデバイス。
（９）前記バブル層が、光発生キャリアの再結合中心を含む、上記（８）に記載のデバイス。
（１０）前記バブル層が、埋込み光散乱体を含む、上記（８）に記載のデバイス。
（１１）前記バブル層が、大きさが５ｎｍから２５０ｎｍの範囲のボイドを含む、上記（８）に記載のデバイス。
（１２）前記バブル層が、多孔質シリコン膜を含む、上記（１）に記載のデバイス。
（１３）前記光検出器が、横型トレンチ検出器を含む、上記（１）に記載のデバイス。
（１４）前記光検出器が、拡散フィンガーおよび打込みフィンガーの１つを持つＰＩＮ検出器を含む、上記（１）に記載のデバイス。
（１５）前記光検出器が、金属−半導体−金属（ＭＳＭ）検出器を含む、上記（１）に記載のデバイス。
（１６）埋込みバブル層を持つフォトダイオードを形成する方法であって、
半導体基板を用意するステップと、
前記基板にドーパントを打ち込むステップと、
前記基板をアニーリングして、遅い光キャリヤを捕集するためのバブル層を形成するステップと、
前記基板の上方にフォトダイオード・デバイスを形成するステップと
を含む方法。
（１７）前記アニーリング温度が、５００℃から１１００℃の範囲内である、上記（１６）に記載の方法。
（１８）前記ドーパントの打込みが、１Ｅ１６ｃｍ−２から１Ｅ１７ｃｍ−２の範囲内の打込み線量を用いる、上記（１６）に記載の方法。
（１９）前記ドーパントがヘリウムを含む、上記（１６）に記載の方法。
（２０）デバイスを形成する方法であって、
光検出器を用意するステップと、
前記光検出器の下方に基板を形成するステップと、
前記基板と光検出器の間に、遅い光キャリヤを除去するためのバリヤ層を形成するステップと
を含む方法。
（２１）前記バリヤ層を形成するステップが、
前記基板内にヘリウムを打ち込むステップと、
前記基板をアニーリングして前記バリヤ層を形成するステップと
を含む、上記（２０）に記載の方法。
（２２）前記バリヤ層を形成するステップが、前記基板を低濃度にドーピングするステップである、上記（２０）に記載の方法。
【図面の簡単な説明】
【００８５】
【図１】基板１００Ａ内に埋込みバリヤ層１０５を持つ一般的なフォトダオード１００の概略横断面図である。
【図２】埋込みバリヤ層を持つ横型フォトダイオード２００の概略上面図である。
【図３】埋込み単一ｐｎ接合を持つＬＴＤフォトダイオード３００の概略横断面図である。
【図４】埋込み単一ｐｎ接合を持つ横型ＰＩＮフォトダイオード４００の概略横断面図である。
【図５】埋込み単一ｐｎ接合を持つＭＳＭフォトダイオード５００の概略横断面図である。
【図６】埋込み二重ｐｎ接合を持つＬＴＤフォトダイオード６００の概略横断面図である。
【図７】埋込み二重ｐｎ接合を持つＰＩＮフォトダイオード７００の概略横断面図である。
【図８】埋込み二重ｐｎ接合を持つＭＳＭフォトダイオード８００の概略横断面図である。
【図９】埋込みバブル層９５０を持つＬＴＤフォトダイオード９００の概略横断面図である。
【図１０】埋込みバブル層１０５０を持つＰＩＮフォトダイオード１０００の概略横断面図である。
【図１１】埋込みバブル層１１５０を持つＭＳＭフォトダイオード１１００の概略横断面図である。
【図１２】埋込みｐｎ接合を持つＳｉＬＴＤのシミュレーション結果において、埋込み接合の有るＳｉＬＴＤおよび埋込み接合の無いＳｉＬＴＤの模擬周波数応答を示す図である。
【図１３】埋込みｐｎ接合を持つＳｉＬＴＤのシミュレーション結果において、埋込みｐｎ接合とフィンガー底部との間隔Ｈの関数として、−５．０Ｖでの模擬走行時間限界帯域幅および全帯域幅を示す図である。
【図１４】埋込みｐｎ接合を持つＳｉＬＴＤのシミュレーション結果において、Ｈ＝１．５μｍ（左側の図、パンチスルーを示す）およびＨ＝３．５μｍ（右側の図、パンチスルーを示さない）についての、−５．０Ｖでの正味キャリア濃度の模擬２Ｄ等高線図である。
【図１５】異なる打込み条件およびアニールで形成したバブル層の横断面の透過型電子顕微鏡写真（ＴＥＭ）である。
【図１６】異なる打込み条件およびアニールで形成したバブル層の横断面の透過型電子顕微鏡写真（ＴＥＭ）である。
【図１７】異なる打込み条件およびアニールで形成したバブル層の横断面の透過型電子顕微鏡写真（ＴＥＭ）である。
【図１８】異なる打込み条件およびアニールで形成したバブル層の横断面の透過型電子顕微鏡写真（ＴＥＭ）である。
【図１９】埋込みバブル層を持つＳｉＬＴＤのシミュレーション結果において、性質の異なるバブル層についての模擬周波数応答を示す図である。
【図２０】埋込みバブル層を持つＳｉＬＴＤのシミュレーション結果において、性質の異なるバブル層についての模擬周波数応答を示す図である。
【図２１】埋込みバブル層を持つＳｉＬＴＤのシミュレーション結果において、性質の異なるバブル層についての模擬周波数応答を示す図である。
【図２２】埋込みバブル層を持つＳｉＬＴＤのシミュレーション結果において、埋込みバブル層を持つＳｉＬＴＤの模擬暗電流を示す図である。
【図２３】各光検出器１８２０の下に局在化した島を形成した、非連続バリヤ層を持つウェーハ１８００の概略横断面図である。
【符号の説明】
【００８６】
１００  一般的なフォトダイオード
１００Ａ  基板
１０５  遅いキャリアをブロックまたは除去するための埋込みバリヤ層
１１０  一般的なフォトダイオード・デバイス
１２０  接点（陽極）
１２１  接点（陰極）
２００  埋込みバリヤ層を持つ横型フォトダイオード
３００  埋込み単一ｐｎ接合を持つＬＴＤフォトダイオード
３００Ａ  Ｐ型基板
３１０  横型ｎ＋深いトレンチ
３１１  横型ｐ＋深いトレンチ
３２０  ｎ型吸収領域
４００  埋込み単一ｐｎ接合を持つ横型ＰＩＮフォトダイオード
４００Ａ  ｐ型基板
４１０  拡散または打ち込みｎ＋フィンガー
４１１  拡散または打ち込みｐ＋フィンガー
４５０  ｎ型吸収領域
５００  埋込み単一ｐｎ接合を持つＭＳＭフォトダイオード
５００Ａ  ｐ型基板
５１０  陽極
５１１  陰極
５５０  ｎ型吸収領域
６００  埋込み二重ｐｎ接合を持つＬＴＤフォトダイオード
６００Ａ  Ｐ型基板
６１０  横型ｎ＋深いトレンチ
６１１  横型ｐ＋深いトレンチ
６２０  ｐ型吸収領域
６５０  ｎ型バリヤ領域
７００  埋込み二重ｐｎ接合を持つＰＩＮフォトダイオード
７００Ａ  ｐ型基板
７１０  横型ｐ＋拡散または打込みフィンガー
７１１  横型ｎ＋拡散または打込みフィンガー
７２０  ｐ型吸収領域
７５０  ｎ型バリヤ領域
８００  埋込み二重ｐｎ接合を持つＭＳＭフォトダイオード
８００Ａ  ｐ型基板
８１０  陽極
８１１  陰極
８２０  ｐ型吸収領域
８５０  ｎ型バリヤ領域
９００  埋込みバブル層を持つＬＴＤフォトダイオード
９００Ａ  ｐ型基板
９１０  ｎ＋深いトレンチ
９１１  ｐ＋深いトレンチ
９２０  ｐ型吸収領域
９５０  埋込みバブル層
１０００  埋込みバブル層を持つＰＩＮフォトダイオード
１０００Ａ  ｐ型基板
１０１０  ｐ＋フィンガー
１０１１  ｎ＋フィンガー
１０２０  ｐ型吸収領域
１０５０  埋込みバブル層
１１００  埋込みバブル層を持つＭＳＭフォトダイオード
１１００Ａ  ｐ型基板
１１１０  陽極
１１１１  陰極
１１２０  Ｐ型吸収領域
１１５０  埋込みバブル層
１２００  入射光
１２０１  散乱光
１８００  非連続バリヤ層を持つウェーハ
１８００Ａ  基板
１８２０  光検出器
１８３０  他の集積回路
１８４０  局在化バリヤ領域
【図１】
2004200685.tif 000003
【図２】
2004200685.tif 000004
【図３】
2004200685.tif 000005
【図４】
2004200685.tif 000006
【図５】
2004200685.tif 000007
【図６】
2004200685.tif 000008
【図７】
2004200685.tif 000009
【図８】
2004200685.tif 000010
【図９】
2004200685.tif 000011
【図１０】
2004200685.tif 000012
【図１１】
2004200685.tif 000013
【図１２】
2004200685.tif 000014
【図１３】
2004200685.tif 000015
【図１４】
2004200685.tif 000016
【図１５】
2004200685.tif 000017
【図１６】
2004200685.tif 000018
【図１７】
2004200685.tif 000019
【図１８】
2004200685.tif 000020
【図１９】
2004200685.tif 000021
【図２０】
2004200685.tif 000022
【図２１】
2004200685.tif 000023
【図２２】
2004200685.tif 000024
【図２３】
2004200685.tif 000025