(57)【要約】【課題】本発明はＮＡＮＤ型磁気抵抗ラムに関し、磁気抵抗ラムの素子等をＮＡＮＤ型に直列配列してセル当りの有効面積を減少させることができるようにするＮＡＮＤ型磁気抵抗ラムに関する。【解決手段】本発明に係るＮＡＮＤ型磁気抵抗ラムは、ソース及びドレイン領域を共有する２つ以上のトランジスタをＮＡＮＤ型に直列連結して非活性領域を減少させ、ビットラインと連結された１つの読出しノードを複数のトランジスタと共有して読出し動作を改善することにより、セル当りの有効面積を減少させて集積度を向上させることができるようにする。【選択図】図１
2004200641.tif 000002
【特許請求の範囲】
【請求項１】
それぞれに割り当てられた読出しワードラインが連結されたゲートを有し、ＮＡＮＤ型に直列連結された複数のトランジスタ、
前記直列連結された複数のトランジスタのうち縦断トランジスタと１つの読出しノードを介して連結されたビットライン、及び
それぞれが前記複数のトランジスタの連結ノードに１つずつ連結され、それぞれの書込みワードラインにより制御される複数のＭＴＪセルを備えることを特徴とするＮＡＮＤ型磁気抵抗ラム。
【請求項２】
読出しモード時に前記複数のＭＴＪセルから順次読み出したデータを一時貯蔵するレジスタをさらに備えることを特徴とする請求項１に記載のＮＡＮＤ型磁気抵抗ラム。
【請求項３】
前記読出しモード時に前記複数のＭＴＪセルから順次読み出したデータを消去し、前記読出しモードが完了したとき前記レジスタに貯蔵されたデータを前記複数のＭＴＪセルに再び順次貯蔵する制御手段をさらに備えることを特徴とする請求項２に記載のＮＡＮＤ型磁気抵抗ラム。
【請求項４】
前記制御手段は、前記複数のＭＴＪセルのうち最終のＭＴＪセルに貯蔵されたデータは読出し後データを消去せず維持し、前記最終のＭＴＪセルには再貯蔵を行わず維持させることを特徴とする請求項３に記載のＮＡＮＤ型磁気抵抗ラム。
【請求項５】
前記制御手段は、前記読出しノードと近接したトランジスタのゲート端子に連結された読出しワードラインから順次イネーブルされるように制御し、最終のトランジスタがターンオンされるまでイネーブル状態を維持するように制御することを特徴とする請求項３に記載のＮＡＮＤ型磁気抵抗ラム。
【請求項６】
前記制御手段は、書込みモード時に前記複数のＭＴＪセルに連結された前記それぞれの書込みワードラインが個別的にイネーブルされるように制御することを特徴とする請求項３に記載のＮＡＮＤ型磁気抵抗ラム。
【請求項７】
前記複数のＭＴＪセルの他の一端は、接地電圧端と連結されることを特徴とする請求項１に記載のＮＡＮＤ型磁気抵抗ラム。
【請求項８】
Ｐ−基板の上部に形成され隣接するソース及びドレイン領域を共有し、ＮＡＮＤ型に直列連結された複数のトランジスタ、
前記複数のトランジスタのゲート領域の上部に形成された複数の読出しワードライン、
前記複数のトランジスタ間の連結ノードにそれぞれ連結された複数のＭＴＪセル、
前記複数のＭＴＪセルの上部に共通に形成された接地ライン、
前記接地ラインの上部に形成され前記複数のＭＴＪセルにそれぞれ対応する複数の書込みワードライン、及び
前記複数のトランジスタのうち縦断トランジスタと１つの読出しノードを介して連結され、前記複数の書込みワードラインの上部に形成されるビットラインを備えることを特徴とするＮＡＮＤ型磁気抵抗ラム。
【請求項９】
前記複数のトランジスタのソース及びドレイン領域と、前記複数のＭＴＪセルを連結する複数のコンタクト領域をさらに備えることを特徴とする請求項８に記載のＮＡＮＤ型磁気抵抗ラム。
【請求項１０】
前記複数のトランジスタの終端に形成されたトランジスタのソース及びドレイン領域の上部に形成されたコンタクト領域、及び
前記コンタクト領域の上部に形成され、前記ビットラインと連結された前記読出しノードをさらに備えることを特徴とする請求項８に記載のＮＡＮＤ型磁気抵抗ラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＮＡＮＤ型磁気抵抗ラムに関し、磁気抵抗ラムのセル構造を改善してセル当りの有効面積を減少させ、集積度を向上させることができるようにするＮＡＮＤ型磁気抵抗ラムに関する。
【０００２】
【従来の技術】
現在、殆どの半導体メモリ製造会社等は、次世代記憶素子の１つとして強磁性体物質を利用した磁気抵抗ラムの開発に積極的に参加している。
【０００３】
磁気抵抗ラムは、強磁性薄膜を多層に形成して各薄膜層の磁化方向に伴う電流変化を感知することによりデータを読出し及び書込みすることができる記憶素子である。このような磁気抵抗ラムは、磁性薄膜固有の特性により高速、低電力及び高集積化が可能であるだけでなく、フラッシュメモリのように非揮発性メモリ動作が可能な素子である。
【０００４】
これに対する研究は現在初期段階にあり、主に多層磁性薄膜の形成に集中されている。そして、単位セルの構造及び周辺感知回路等に対する研究は未だ不完全な実情である。
【０００５】
図４は、このような従来の磁気抵抗ラムの多層磁性薄膜構造であり、ＭＴＪ（Magnetic Tunnel Junction、磁気トンネル接合）セルの断面図である。
一般に、ＭＴＪセル５は半磁性体（anti-ferroelectric）薄膜１、固定層強磁性体薄膜２、トンネリング電流が流れる薄い絶縁層３、及び自由層強磁性体薄膜４で形成される。
【０００６】
ここで、固定層強磁性体薄膜２は磁化方向が一方向に固定されている。そして、半磁性体薄膜１は固定層強磁性体薄膜２の磁化方向が変化しないよう固定する役割を果たす。一方、自由層強磁性体薄膜４は外部磁場により磁化方向が変化することになる。そして、自由層強磁性体薄膜４の磁化方向に従い「０」又は「１」のデータを記憶することができる。
【０００７】
このようなＭＴＪセル５の垂直方向に電流が流れる場合、薄い絶縁層３を通じてトンネリング電流が発生することになる。このとき、固定層強磁性体薄膜２と自由層強磁性体薄膜４の磁化方向が同一であれば、トンネリング電流の大きさが大きい。逆に、固定層強磁性体薄膜２と自由層強磁性体薄膜４の磁化方向が逆の場合は、小さいトンネリング電流が流れることになる。
【０００８】
このような現象をＴＭＲ（Tunneling Magnetoresistance、トンネル磁気抵抗）効果という。このトンネリング電流の大きさを感知することにより自由層強磁性体薄膜４の磁化方向が分かり、セルに貯蔵されたデータを読み出すことができるようになる。
【０００９】
図５は、電界効果トランジスタ（Field Effect Transistor）を利用して磁気抵抗ラムのセルを実現した実施の形態を示す図である。
磁気抵抗ラムの単位セルは、１つの水平構造電界効果トランジスタ（Metal-Oxide-Silicon Field Effect Transistor）９、ＭＴＪセル５、読出しワードライン６、ビットライン７及び書込みワードライン８を備える。
【００１０】
ここで、読出しワードライン６はデータのリード時に用いられる。書込みワードライン８は、電流の印加に伴い外部磁場を形成し、ＭＴＪセル５内の自由層強磁性体薄膜４の磁化方向の変化に従いデータを貯蔵することができるようにする。ビットライン７は、ＭＴＪセル５の垂直方向に電流を印加して自由層強磁性体薄膜４の磁化方向が分かるようにする。
【００１１】
このような構成を有する従来の磁気抵抗ラムは、リード時に読出しワードライン６に電圧を加えて電界効果トランジスタ９を動作させる。そして、ビットライン７に電流を印加した後、ＭＴＪセル５に流れる電流の大きさを感知する。
【００１２】
さらに、ライト時には電界効果トランジスタ９をオフ状態に維持しながら、書込みワードライン８とビットライン７に電流を印加させる。そして、これにより発生する外部磁場がＭＴＪセル５自由層の磁化方向を変化させる。
【００１３】
ここで、ビットライン７と書込みワードライン８に同時に電流を印加させる理由は、２つの金属線が垂直に交差する地点で磁場が最大に発生するためである。これにより、幾多のセル配列の中から１つのセルを選択することができるようになる。
【００１４】
図６は、図５の従来の磁気抵抗ラムセルと対応する磁気抵抗ラムの断面図である。
図６に示されているように、水平構造トランジスタ９のソース１０の上部に接地線１２が形成され、ゲートの上部に読出しワードライン６が形成される。そして、ドレイン１１の上部には導電層１３、コンタクトプラグ１４、導電層１５及びコンタクトプラグ１６が順次形成される。さらに、書込みワードライン８の上部に連結層１７が形成され、連結層１７の上部にＭＴＪセル５とビットライン７がスタック（stack）形式で形成される。
【００１５】
【発明が解決しようとする課題】
しかし、このような従来の磁気抵抗ラムは１つのトランジスタ及びそれに従うＭＴＪセル、読出しワードライン、書込みワードライン、ビットラインが１つのセルを構成する。したがって、セルが占める有効面積が大きくなり、メモリ素子の集積度が低下するという問題点がある。
【００１６】
本発明は、前述のような問題点を解決するためになされたもので、ソース及びドレイン領域を共有する２つ以上のトランジスタをＮＡＮＤ型に連結し、ビットラインと連結された１つの読出しノードを複数のトランジスタが共有するように構成することにより、セル当りの有効面積を減少させて集積度を向上させることができるようにすることを目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するため請求項１に係る発明は、
それぞれに割り当てられた読出しワードラインが連結されたゲートを有し、ＮＡＮＤ型に直列連結された複数のトランジスタ、
前記直列連結された複数のトランジスタのうち縦断トランジスタと１つの読出しノードを介して連結されたビットライン、及び
それぞれが前記複数のトランジスタの連結ノードに１つずつ連結され、それぞれの書込みワードラインにより制御される複数のＭＴＪセルを備えることを特徴とする。
【００１８】
請求項２に係る発明は、請求項１において、読出しモード時に前記複数のＭＴＪセルから順次読み出したデータを一時貯蔵するレジスタをさらに備えることを特徴とする。
【００１９】
請求項３に係る発明は、請求項２において、前記読出しモード時に前記複数のＭＴＪセルから順次読み出したデータを消去し、前記読出しモードが完了したとき前記レジスタに貯蔵されたデータを前記複数のＭＴＪセルに再び順次貯蔵する制御手段をさらに備えることを特徴とする。
【００２０】
請求項４に係る発明は、請求項３において、前記制御手段は、前記複数のＭＴＪセルのうち最終のＭＴＪセルに貯蔵されたデータは読出し後データを消去せず維持し、前記最終のＭＴＪセルには再貯蔵を行わず維持させることを特徴とする。
【００２１】
請求項５に係る発明は、請求項３において、前記制御手段は、前記読出しノードと近接したトランジスタのゲート端子に連結された読出しワードラインから順次イネーブルされるように制御し、最終のトランジスタがターンオンされるまでイネーブル状態を維持するように制御することを特徴とする。
【００２２】
請求項６に係る発明は、請求項３において、前記制御手段は、書込みモード時に前記複数のＭＴＪセルに連結された前記それぞれの書込みワードラインが個別的にイネーブルされるように制御することを特徴とする。
【００２３】
請求項７に係る発明は、請求項１において、前記複数のＭＴＪセルの他の一端は、接地電圧端と連結されることを特徴とする。
【００２４】
請求項８に係る発明は、
Ｐ−基板の上部に形成され隣接するソース及びドレイン領域を共有し、ＮＡＮＤ型に直列連結された複数のトランジスタ、
前記複数のトランジスタのゲート領域の上部に形成された複数の読出しワードライン、
前記複数のトランジスタ間の連結ノードにそれぞれ連結された複数のＭＴＪセル、
前記複数のＭＴＪセルの上部に共通に形成された接地ライン、
前記接地ラインの上部に形成され前記複数のＭＴＪセルにそれぞれ対応する複数の書込みワードライン、及び
前記複数のトランジスタのうち縦断トランジスタと１つの読出しノードを介して連結され、前記複数の書込みワードラインの上部に形成されるビットラインを備えることを特徴とする。
【００２５】
請求項９に係る発明は、請求項８において、前記複数のトランジスタのソース及びドレイン領域と、前記複数のＭＴＪセルを連結する複数のコンタクト領域をさらに備えることを特徴とする。
【００２６】
請求項１０に係る発明は、請求項８において、
前記複数のトランジスタの終端に形成されたトランジスタのソース及びドレイン領域の上部に形成されたコンタクト領域、及び
前記コンタクト領域の上部に形成され、前記ビットラインと連結された前記読出しノードをさらに備えることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態を図１から図３を参照して説明する。
図１は、本発明に係るＮＡＮＤ型磁気抵抗ラムの構成図である。
本発明はビットラインＢＬ、複数のＮＡＮＤ型トランジスタ２０〜２３及び複数のＭＴＪセルＭ１〜Ｍ４を備える。
【００２８】
ここで、複数のＮＡＮＤ型トランジスタ２０〜２３はノードＡとノードＥとの間に直列連結され、ソース及びドレイン領域を共有する。複数のＭＴＪセルＭ１〜Ｍ４は、複数のＮＡＮＤ型トランジスタ２０〜２３の共通ソース及びドレイン領域にそれぞれ連結される。複数のＭＴＪセルＭ１〜Ｍ４の他の一端は接地電圧端と連結される。
【００２９】
そして、複数のＮＡＮＤ型トランジスタ２０〜２３のゲート端子にはこれと一対一に対応するそれぞれの読出しワードラインＲ−ＷＬ１〜Ｒ−ＷＬ４が連結される。複数のＭＴＪセルＭ１〜Ｍ４は、これと一対一に対応するそれぞれの書込みワードラインＷ−ＷＬ１〜Ｗ−ＷＬ４と連結される。
【００３０】
ＮＡＮＤ型に直列連結された複数のトランジスタ２０〜２３は、それぞれ４つのノードＢ〜Ｅを介してＭＴＪセルＭ１〜Ｍ４と連結される。そして、ビットラインＢＬは１つの読出しノードＡと連結される。
【００３１】
したがって、ＮＡＮＤ型に直列連結された複数のトランジスタ２０〜２３は、読出しノードのノードＡを共有する形を有する。したがって、メモリ素子のセル当りの有効面積を縮小することができ、集積度を向上させることができるようになる。
【００３２】
図２は、本発明に係るＮＡＮＤ型磁気抵抗ラムの動作タイミング図を示す図である。
先ず、ＮＡＮＤ型磁気抵抗ラムの書込み動作ではそれぞれのＭＴＪセルＭ１〜Ｍ４に連結された書込みワードラインＷ−ＷＬ１〜Ｗ−ＷＬ４が個別的にイネーブルされる。したがって、一般的なマグネチックラムの場合とその動作過程が同一であるので、その詳細な説明を省略する。
【００３３】
一方、読出し動作では直列に連結されたＭＴＪセルＭ１〜Ｍ４に貯蔵されたデータを順次読み出してレジスタ（図示省略）に一時貯蔵する。その後、読出し動作が完了すると、レジスタに貯蔵されたデータを再びＭＴＪセルＭ１〜Ｍ４に順次貯蔵（Re-write）する。ここで、ＭＴＪセルＭ１〜Ｍ４から読み出したデータをレジスタに一時的に貯蔵する理由は、読出し動作時にＭＴＪセルＭ１〜Ｍ４のデータを順次読み出すために既に読み出したＭＴＪセルＭ１〜Ｍ４のデータは消去しなければならないためである。
【００３４】
図２のタイミング図に示されているように、第１のサイクルのｔ１では第１のトランジスタ２０のゲート端子に連結された読出しワードラインＲ−ＷＬ１がハイにイネーブルされる。第１のトランジスタ２０がターンオンされると、ノードＢに連結されたＭＴＪセルＭ１に貯蔵されたデータを読み出す。
【００３５】
第２のサイクルのｔ２では、第１のＭＴＪセルＭ１に連結された書込みワードラインＷ−ＷＬ１を利用してＭＴＪセルＭ１にデータ「０」を書き込むことになる。このとき、ＭＴＪセルＭ１のトンネリング接合の抵抗値は、データ「１」が書き込まれたときの小さい抵抗値のＲLに比べ非常に大きい抵抗値ＲHとなる。
【００３６】
その後、読出しワードラインＲ−ＷＬ１をハイに維持した状態で、第３のサイクルのｔ３では第２のＭＴＪセルＭ２に貯蔵されたデータを読み出す。このため、読出しワードラインＲ−ＷＬ２がハイにイネーブルされると、第２のトランジスタ２１がターンオンされてノードＣに連結されたＭＴＪセルＭ２に貯蔵されたデータを読み出す。
【００３７】
このとき、ビットラインＢＬで感知される電流ｉの大きさは、ＭＴＪセルＭ１及びＭＴＪセルＭ２の抵抗が並列に連結された形となる。しかし、ＭＴＪセルＭ１の抵抗はｔ２サイクルで抵抗ＲHになったため、ＭＴＪセルＭ１及びＭＴＪセルＭ２の抵抗値はＭＴＪセルＭ２の抵抗であるＲ２により影響を受けることになる。
【００３８】
各セルのデータを読み出した後はデータを消去する動作が必要であるので、読み出したデータを一時的に貯蔵することができるレジスタが必要である。
【００３９】
次に、第４のサイクルのｔ４では再びＭＴＪセルＭ２の抵抗をＲHにし、第５のサイクルのｔ５でＭＴＪセルＭ３に貯蔵された第３のデータを読み出す。このような方式で第７のサイクルのｔ７まで進められると、４つのＭＴＪセルＭ１〜Ｍ４に貯蔵されたデータを全て読み出すことになる。
【００４０】
このとき、最終のＭＴＪセルＭ４に貯蔵されたデータは読み出した後消去する必要がない。したがって、続くサイクルｔ８〜ｔ９までの再貯蔵動作ではＭＴＪセルＭ１〜Ｍ３にのみレジスタのデータを再貯蔵すればいい。
【００４１】
このようなそれぞれのＭＴＪセルＭ１〜Ｍ４に貯蔵されたデータに対応する電流値を検討してみる。
先ず、ＭＴＪセルＭ１でのビットラインＢＬの電流は、
【数１】
2004200641.tif 000003
となる。
【００４２】
ＭＴＪセルＭ２でのビットラインＢＬの電流は、
【数２】
2004200641.tif 000004
となる。
【００４３】
ＭＴＪセルＭ３でのビットラインＢＬの電流は、
【数３】
2004200641.tif 000005
となる。
【００４４】
ＭＴＪセルＭ４でのビットラインＢＬの電流は、
【数４】
2004200641.tif 000006
となる。
【００４５】
したがって、各ＭＴＪセルＭ１〜Ｍ４に貯蔵されたデータに対応する電流値は、次の［表１］に示した通りである（ここで、ＲH＞＞ＲL）。
【表１】
2004200641.tif 000007
以上のように、本発明は意味のあるデータが複数のビットで構成される。したがって、意味のあるデータを直列に連結されたセルに貯蔵して順次読み出すため、従来の方式に比べ動作速度の差を特に考慮する必要がない。さらに、レジスタの場合直列に連結された個数ほどのビットの貯蔵することができる直列レジスタのみ必要であるため、追加面積に対しても考慮する必要がない。
【００４６】
このような動作過程を有する本発明に係る書込み動作及び読出し動作は制御手段により制御されるのが好ましく、制御手段の構成は一般的なマグネチックラムの場合と同様であるので、その詳細な説明を省略する。
【００４７】
一方、図３は本発明に係るＮＡＮＤ型磁気抵抗ラムの工程断面図である。
複数のトランジスタ２０〜２３は、Ｐ−基板２４の上部で非活性領域なくソース及びドレイン領域２５を共有して直列に連結される。複数のトランジスタ２０〜２３のソース及びドレイン領域２５には、それぞれのコンタクト領域２６を介して複数のＭＴＪセルＭ１〜Ｍ４が連結される。そして、最終段のコンタクト領域２６は読出しノードＡを介してビットラインＢＬと連結される。
【００４８】
さらに、複数のトランジスタ２０〜２３はゲート上部には読出しワードラインＲ−ＷＬ１〜Ｒ−ＷＬ４がそれぞれ形成される。それぞれのＭＴＪセルＭ１〜Ｍ４の上部には接地線２７と連結される。そして、接地線２７の上部にはＭＴＪセルＭ１〜Ｍ４にデータを書き込むための書込みワードラインＷ−ＷＬ１〜Ｗ−ＷＬ４がビットラインＢＬと直角に形成される。
【００４９】
このとき、書込みワードラインＷ−ＷＬ１〜Ｗ−ＷＬ４とビットラインＢＬが直角に交差する位置に存在するＭＴＪセルＭ１〜Ｍ４に加えられるフィールドの大きさが最大になるので、該当ＭＴＪセルＭ１〜Ｍ４にデータを書き込むことができるようになる。
【００５０】
【発明の効果】
前述のように、本発明は複数のセルが１つのノードを共有し、複数のトランジスタを直列に連結して非活性領域を減少させることができる。したがって、セル当りの有効面積が減少し、素子の集積度を向上させることができるようになる効果がある。
【図面の簡単な説明】
【図１】本発明に係るＮＡＮＤ型磁気抵抗ラムの構成を示す図である。
【図２】本発明に係るＮＡＮＤ型磁気抵抗ラムの動作タイミング図である。
【図３】本発明に係るＮＡＮＤ型磁気抵抗ラムの断面図である。
【図４】従来のＭＴＪセルの断面図である。
【図５】従来の水平構造電界効果トランジスタを利用した磁気抵抗ラムの模式図である。
【図６】従来の水平構造電界効果トランジスタを利用した磁気抵抗ラムの断面図である。
【符号の説明】
２０〜２３  ＮＡＮＤ型トランジスタ
２４  Ｐ−基板
２５  ソース及びドレイン領域
２６  コンタクト領域
２７  接地線
【図１】
2004200641.tif 000008
【図２】
2004200641.tif 000009
【図３】
2004200641.tif 000010
【図４】
2004200641.tif 000011
【図５】
2004200641.tif 000012
【図６】
2004200641.tif 000013