(57)【要約】【課題】例えばＩＥＥＥ８０２．１１に準拠するような従来の通信システムでは、スクランブラとデスクランブラとの同期をとるために伝送されるデータが同期確立の為にのみ使用されるので、データの有効利用に欠けるという課題があった。【解決手段】送信装置において、シフトレジスタ１，２と、ＥＸＯＲ演算を実施する加算器３，４と、シフトレジスタ１，２にデータロード可能に構成されたデータ発生器５と、スイッチ６とを有して構成されるスクランブラを備え、制御手段により、スクランブラとデスクランブラとの同期確立用の送信データがスクランブラへ入力される間において、データ発生器５の出力データをスクランブラ出力データとして出力するようにスイッチ６を切り換え制御する。【選択図】      図１
2004153694.tif 000002
【特許請求の範囲】
【請求項１】
第１のシフトレジスタと、
該第１のシフトレジスタの出力部に入力部が接続される第２のシフトレジスタと、
前記第１のシフトレジスタの出力データと前記第２のシフトレジスタの出力データとを入力してＥＸＯＲ演算を実施し、出力部が前記第１のシフトレジスタの入力部に接続される第１のＥＸＯＲ演算手段と、
該第１のＥＸＯＲ演算手段の出力データと送信データとを入力してＥＸＯＲ演算を実施する第２のＥＸＯＲ演算手段と、
１または複数の出力部を有してビットデータをパラレルまたはシリアルに出力するデータ発生手段と、
前記第２のＥＸＯＲ演算手段の出力データと前記データ発生手段の出力データとを入力していずれか一方をスクランブラ出力データとして選択的に出力する第１の切換手段とを有して構成され、
前記データ発生手段の少なくとも１つの出力部が直接的にあるいは切換手段を介して前記第１のシフトレジスタに接続されることを特徴とするスクランブラ。
【請求項２】
データ発生手段からのシリアル出力データと第１のＥＸＯＲ演算手段の出力データとを入力していずれか一方を第１のシフトレジスタへ選択的に出力する第２の切換手段を備えることを特徴とする請求項１記載のスクランブラ。
【請求項３】
請求項１または請求項２に記載されたスクランブラと、
少なくとも該スクランブラとデスクランブラとの同期をとるための送信データが前記スクランブラへ入力される間において、データ発生手段の出力データをスクランブラ出力データとして出力するように第１の切換手段を制御する制御手段とを有して構成されることを特徴とする送信装置。
【請求項４】
第１のシフトレジスタと、
該第１のシフトレジスタの出力部に入力部が接続される第２のシフトレジスタと、
前記第１のシフトレジスタの出力データと前記第２のシフトレジスタの出力データとを入力してＥＸＯＲ演算を実施し、出力部が前記第１のシフトレジスタの入力部に接続される第１のＥＸＯＲ演算手段と、
該第１のＥＸＯＲ演算手段の出力データと送信データとを入力してＥＸＯＲ演算を実施する第２のＥＸＯＲ演算手段と、
前記第１のシフトレジスタおよび前記第２のシフトレジスタへビットデータ列を出力するデータ発生手段とを有して構成されるスクランブラと、
該スクランブラとデスクランブラとの同期をとるための送信データが前記スクランブラに入力される前に、前記データ発生手段からビットデータ列を出力して、当該ビットデータ列を前記第１のシフトレジスタおよび前記第２のシフトレジスタに記憶させるように制御する制御手段とを有して構成されることを特徴とする送信装置。
【請求項５】
第１のシフトレジスタと、
該第１のシフトレジスタの出力部に入力部が接続される第２のシフトレジスタと、
前記第１のシフトレジスタの出力データと前記第２のシフトレジスタの出力データとを入力してＥＸＯＲ演算を実施する第１のＥＸＯＲ演算手段と、
ビットデータをシリアルに出力するデータ発生手段と、
前記第１のＥＸＯＲ演算手段の出力データと前記データ発生手段の出力データとを入力していずれか一方を前記第１のシフトレジスタへ出力する切換手段と、
該切換手段の出力データと送信データとを入力してＥＸＯＲ演算を実施する第２のＥＸＯＲ演算手段とを有して構成されるスクランブラ。
【請求項６】
請求項５に記載されたスクランブラと、
該スクランブラとデスクランブラとの同期をとるための送信データが前記スクランブラへ入力される間において、前記データ発生手段の出力データが前記第１のシフトレジスタおよび前記第２のＥＸＯＲ演算手段へ入力されるように前記切換手段を制御する制御手段とを有して構成されることを特徴とする送信装置。
【請求項７】
所定の周期でランダムなビットデータ列を出力する乱数発生手段と、
該乱数発生手段の出力データと送信データとを入力してＥＸＯＲ演算を実施するＥＸＯＲ演算手段と、
少なくともビットデータをシリアルに出力する出力部を有するデータ発生手段と、
前記ＥＸＯＲ演算手段の出力データと前記データ発生手段の出力データとを入力していずれか一方をスクランブラ出力データとして選択的に出力する切換手段とを有して構成されるスクランブラと、
少なくとも該スクランブラとデスクランブラとの同期をとるための送信データが前記スクランブラへ入力される間において、前記データ発生手段の出力データをスクランブラ出力データとして出力するように前記切換手段を制御する制御手段とを有して構成されることを特徴とする送信装置。
【請求項８】
所定の周期でランダムなビットデータ列を出力する乱数発生手段と、
該乱数発生手段の出力データと送信データとを入力してＥＸＯＲ演算を実施するＥＸＯＲ演算手段と、
ビットデータをパラレルに前記乱数発生手段へ出力する複数の出力部を有するデータ発生手段とを有して構成されるスクランブラと、
該スクランブラとデスクランブラとの同期をとるための送信データが前記スクランブラへ入力される前に、前記データ発生手段から前記乱数発生手段へビットデータ列を出力するように制御する制御手段とを有して構成されることを特徴とする送信装置。
【請求項９】
所定の周期でランダムなビットデータ列を出力する乱数発生手段と、
該乱数発生手段の出力データと送信データとを入力してＥＸＯＲ演算を実施するＥＸＯＲ演算手段と、
ビットデータをシリアルに前記乱数発生手段へ出力する出力部を有するデータ発生手段とを有して構成されるスクランブラと、
該スクランブラとデスクランブラとの同期をとるための送信データが前記スクランブラへ入力される間において、前記データ発生手段から前記乱数発生手段へビットデータ列を出力するように制御する制御手段とを有して構成されることを特徴とする送信装置。
【請求項１０】
所定の周期でランダムなビットデータ列を出力する乱数発生手段と、
該乱数発生手段の出力データと伝送データとを入力してＥＸＯＲ演算を実施してデスクランブラ出力データとして出力するＥＸＯＲ演算手段と、
伝送データを選択的に前記乱数発生手段へ出力する切換手段とを有して構成されるデスクランブラと、
スクランブラと前記デスクランブラとの同期をとるための伝送データが前記デスクランブラへ入力される間において伝送データを前記乱数発生手段へ出力するように前記切換手段を制御するとともに、前記スクランブラと前記デスクランブラとの同期をとるための伝送データを解釈して情報を得る制御手段とを有して構成されることを特徴とする受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データをスクランブル／デスクランブルして伝送するために使用されるスクランブラ、送信装置および受信装置に係り、特に自己同期型のスクランブル／デスクランブル方式を採用するスクランブラ、送信装置および受信装置に関するものである。
【０００２】
【従来の技術】
伝送対象となるデータを暗号化することや、あるいは耐妨害特性の向上等のために伝送データにおいて同一のデータパターンが繰り返し発生するのを防止すること等を目的として、伝送対象となるデータをスクランブル／デスクランブルする通信方式が、種々の通信システムにおいて広く採用されている。このスクランブル／デスクランブル方式を使用するためには、伝送対象となる任意のデータについて、送信装置においてスクランブルするために作用させるデータと受信装置においてデスクランブルするために作用させるデータとの整合をとること、すなわち送信装置と受信装置との間において同期をとる必要がある。同期をとる方法としては、スクランブルパターン（デスクランブルパターン）を予め規定しておく方法や、スクランブルパターンを規定する情報を伝送データの所定の位置に配置して伝送する方法等が用いられている。
【０００３】
特に、伝送データ内に同一のデータパターンが繰り返し発生するのを防止するためにスクランブル／デスクランブル方式を使用する際には、スクランブルパターンとして汎用的なＰＮ系列が用いられることが多い。図６は、ＰＮ系列を出力するデータスクランブラの一例を示す図である。図６において、１０１は４ビットのシフトレジスタ、１０２は３ビットのシフトレジスタ、１０３はビットデータＸ７とビットデータＸ４とを入力してイクスクルーシブＯＲ（以下、ＥＸＯＲと称する）演算を実施するモジュロ２の加算器、１０４は加算器１０３の出力データとスクランブル（デスクランブル）対象となるデータとを入力してＥＸＯＲ演算を実施するモジュロ２の加算器である。また、加算器１０３の出力データはシフトレジスタ１０１へ入力され、シフトレジスタ１０１の出力データはシフトレジスタ１０２へ入力される。すなわち、シフトレジスタ１０１とシフトレジスタ１０２とから加算器１０３の出力データを逐次的にシフトする７ビットのシフトレジスタが構成される。このような構成を有することで、図６に示されるデータスクランブラは、１２７（２７−１）ビットの周期でランダムなビットデータ列を出力し、擬似乱数発生回路として動作する。
【０００４】
上記のようにＰＮ系列を出力するデータスクランブラを用いて、スクランブル／デスクランブル方式を実施する際には、通常、送信装置に設けられるスクランブラおよび受信装置に設けられるデスクランブラとして基本的に同じ構成を有する図６のようなデータスクランブラを使用する。スクランブラとデスクランブラとを同一の構成とすることにより、スクランブルパターンを規定する情報を伝送データに含めることで送信装置と受信装置との同期をとる自己同期型通信システムを比較的容易に構築することが可能となる。例えば、ビットデータＸと“０”とに係るＥＸＯＲ演算値がビットデータＸ自体となることに鑑みて、スクランブラに対して所定のビット数連続して“０”を入力するとともに、スクランブラ出力データを逐次的にデスクランブラ内に設けられた所定のビット数のシフトレジスタへ出力するように通信システムを制御する。これにより、スクランブラを構成する所定のビット数のシフトレジスタとデスクランブラを構成する所定のビット数のシフトレジスタとには同じビットデータが逐次的に所定のビット数連続して入力されるから、スクランブラに所定のビット数連続して“０”が入力された後にはスクランブラのシフトレジスタとデスクランブラのシフトレジスタとには同じビットデータ列が記憶されることになり、送信装置と受信装置との間で同期がとられる。
【０００５】
図７は、従来のデスクランブラの構成を示す図である。図７において、図６と同一符号は同一または相当する要素を示すのでその説明を省略する。１０５はデスクランブラに入力されるデータと加算器１０３からの出力データとを入力していずれか一方を選択的にシフトレジスタ１０１へ出力するスイッチである。このスイッチ１０５については、スクランブラに７ビット連続する“０”が入力されて当該データに対してスクランブル処理を実施することで得られたデータが伝送される間において、デスクランブラに入力される伝送データがシフトレジスタ１０１へ入力されるように切り換え制御を実施する。この際、スクランブラに入力された７ビットの“０”に対してそれぞれ得られるスクランブラの出力データすなわちスクランブラ内の加算器１０３の出力データがデスクランブラのシフトレジスタ１０１へ逐次的に入力される。これにより、７ビット目の“０”に対するスクランブラの出力データがデスクランブラのシフトレジスタ１０１へ入力された時点で、スクランブラ内の７ビットのシフトレジスタに記憶されるビットデータ列と、デスクランブラ内の７ビットのシフトレジスタに記憶されるビットデータ列とが等しくなり、同期がとられる。その後、加算器１０３から出力されるデータがシフトレジスタ１０１へ入力されるようにスイッチ１０５を切り換える。同期がとられた後は、伝送対象となるデータに対して、スクランブラおよびデスクランブラにおいて、同一のスクランブルパターンが作用するので、スクランブル／デスクランブル方式を用いたデータ伝送が実施される。
【０００６】
ところで、無線ＬＡＮのパケット送信等に係る標準化を実現するための規格として与えられているＩＥＥＥ８０２．１１では、受信装置のデスクランブラを送信装置のスクランブラに同期させるために、パケットのヘッダ部において所定のビット数連続して“０”をスクランブラに入力する構成をとるべきことが規定されている。図８は、ＩＥＥＥ８０２．１１に規定されるフレーム構造を示す図である。図８において、“ＰＣＬＰ  Ｐｒｅａｍｂｌｅ”フィールドはフレーム同期をとるために用いられ、“ＳＩＧＮＡＬ”フィールドは伝送速度や変調方式等を通知するために用いられ、“ＳＥＲＶＩＣＥ”フィールドはデスクランブラをスクランブラに同期させるために用いられる。“ＳＥＲＶＩＣＥ”フィールドにおいて、前半の７ビットから成る“Ｓｃｒａｍｂｌｅｒ  Ｉｎｉｔｉａｌｉｚａｔｉｏｎ”はスクランブラとデスクランブラとの同期をとるためにすべて“０”の値をとる。また、後半の９ビットから成る“Ｒｅｓｅｒｖｅｄ  ＳＥＲＶＩＣＥ  Ｂｉｔｓ”については、将来の使用を見越して現在その使用が保留されている。ＩＥＥＥ８０２．１１に準拠して生成されたフレームデータについては、図６に示されるようなスクランブラおよび図７に示されるようなデスクランブラを用いて、“Ｓｃｒａｍｂｌｅｒ  Ｉｎｉｔｉａｌｉｚａｔｉｏｎ”に応じてデスクランブラへ入力される伝送データの出力切り換え等に係る各種制御を適宜実施することにより、スクランブラとデスクランブラとの同期を確立する。なお、ＰＮ系列を用いたスクランブル／デスクランブル方式に係る技術については、例えば下記の特許文献１において記載が為されている。
【０００７】
〔特許文献１〕
特開平８−２０４６１３号公報  （［０００９］〜［００１４］、第１３図）
【０００８】
【発明が解決しようとする課題】
上述したように、将来広範なカテゴリーの通信システムへの採用が予想されるＩＥＥＥ８０２．１１に準拠する通信システムでは、スクランブラとデスクランブラとの同期をとるために、フレーム内の所定の位置にて所定のビット数の“０”を連続して送信装置のスクランブラへ出力することが規定されている。この間においては、送信装置から受信装置へ、“０”に対してスクランブル処理することで得られるデータが伝送される。然るに、この送信装置から出力される同期用の伝送データは、通常のデータフィールドを用いて伝送されるデータと比較すると、フレーム上での位置が確定していることに基づいて種々の属性を付与し得る優位性を備えたデータであるにもかかわらず、同期を確立すること以外には使用することがないために、通信システムとしてデータの有効利用に欠けるという課題があった。
【０００９】
この発明は上記のような課題を解決するために為されたもので、例えばＩＥＥＥ８０２．１１に準拠するような汎用的な通信システムにおいて、伝送されるデータの有効利用を実現することができるスクランブラ、送信装置および受信装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るスクランブラは、連結された第１のシフトレジスタおよび第２のシフトレジスタと、第１のシフトレジスタの出力データと第２のシフトレジスタの出力データとに係るＥＸＯＲ演算データを第１のシフトレジスタの入力部へ出力する第１のＥＸＯＲ演算手段と、第１のＥＸＯＲ演算手段の出力データとスクランブラへ入力される送信データとに係るＥＸＯＲ演算データを出力する第２のＥＸＯＲ演算手段と、少なくとも第１のシフトレジスタにデータロード可能に構成されたデータ発生手段と、第２のＥＸＯＲ演算手段の出力データとデータ発生手段の出力データとを入力していずれか一方をスクランブラ出力データとして選択的に出力する第１の切換手段とを有して構成されるようにしたものである。
【００１１】
この発明に係るスクランブラは、データ発生手段からのシリアル出力データと第１のＥＸＯＲ演算手段の出力データとを入力していずれか一方を第１のシフトレジスタへ選択的に出力する第２の切換手段を備えるようにしたものである。
【００１２】
この発明に係る送信装置は、上記の２つの態様のいずれかのスクランブラと、少なくともスクランブラとデスクランブラとの同期をとるための送信データがスクランブラへ入力される間において、データ発生手段の出力データをスクランブラ出力データとして出力するように第１の切換手段を制御する制御手段とを有して構成されるようにしたものである。
【００１３】
この発明に係る送信装置は、連結された第１のシフトレジスタおよび第２のシフトレジスタと、第１のシフトレジスタの出力データと第２のシフトレジスタの出力データとに係るＥＸＯＲ演算データを第１のシフトレジスタの入力部へ出力する第１のＥＸＯＲ演算手段と、第１のＥＸＯＲ演算手段の出力データとスクランブラへ入力される送信データとに係るＥＸＯＲ演算データを出力する第２のＥＸＯＲ演算手段と、第１のシフトレジスタおよび第２のシフトレジスタにデータロード可能に構成されたデータ発生手段とを備えるスクランブラと、スクランブラとデスクランブラとの同期をとるための送信データがスクランブラに入力される前に、データ発生手段からビットデータ列を出力して、当該ビットデータ列を第１のシフトレジスタおよび第２のシフトレジスタに記憶させるように制御する制御手段とを有して構成されるようにしたものである。
【００１４】
この発明に係るスクランブラは、連結された第１のシフトレジスタおよび第２のシフトレジスタと、第１のシフトレジスタの出力データと第２のシフトレジスタの出力データとに係るＥＸＯＲ演算データを出力する第１のＥＸＯＲ演算手段と、ビットデータをシリアルに出力するデータ発生手段と、第１のＥＸＯＲ演算手段の出力データとデータ発生手段の出力データとを入力していずれか一方を第１のシフトレジスタへ出力する切換手段と、切換手段の出力データとスクランブラへ入力される送信データとに係るＥＸＯＲ演算データを出力する第２のＥＸＯＲ演算手段とを有して構成されるようにしたものである。
【００１５】
この発明に係る送信装置は、上記の態様のスクランブラと、スクランブラとデスクランブラとの同期をとるための送信データがスクランブラへ入力される間において、データ発生手段の出力データが第１のシフトレジスタおよび第２のＥＸＯＲ演算手段へ入力されるように切換手段を制御する制御手段とを有して構成されるようにしたものである。
【００１６】
この発明に係る受信装置は、所定の周期でランダムなビットデータ列を出力する乱数発生手段と、乱数発生手段の出力データと伝送データとを入力してＥＸＯＲ演算を実施してデスクランブラ出力データとして出力するＥＸＯＲ演算手段と、伝送データを選択的に乱数発生手段へ出力する切換手段とを有して構成されるデスクランブラと、スクランブラとデスクランブラとの同期をとるための伝送データがデスクランブラへ入力される間において伝送データを乱数発生手段へ出力するように切換手段を制御するとともに、スクランブラとデスクランブラとの同期をとるための伝送データを解釈して情報を得る制御手段とを有して構成されるようにしたものである。
【００１７】
【発明の実施の形態】
以下、添付の図面を参照して本願発明に係る実施の形態について説明する。なお、本願発明の実施の形態に記載された実施例を構成する各要素と、特許請求の範囲に記載された発明を構成する各要素との対応関係を明らかにするために、本願発明の実施の形態に係る以下の説明文中において、実施例の各要素に対応する特許請求の範囲に記載された発明の各要素を、それぞれ実施例の各要素に続けて適宜かっこ書きにより示すものとする。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１によるスクランブラの構成を示す図である。図１において、１は４ビットのシフトレジスタ（第１のシフトレジスタ）、２はシフトレジスタ１の出力部に入力部が接続される３ビットのシフトレジスタ（第２のシフトレジスタ）、３はシフトレジスタ１の出力データであるビットデータＸ４とシフトレジスタ２の出力データであるビットデータＸ７とを入力してＥＸＯＲ演算を実施するモジュロ２の加算器（第１のＥＸＯＲ演算手段）、４は加算器３の出力データとスクランブラに入力される送信データとを入力してＥＸＯＲ演算を実施する加算器（第２のＥＸＯＲ演算手段、ＥＸＯＲ演算手段）、５はシフトレジスタ１およびシフトレジスタ２から成る７ビットのシフトレジスタへビットデータをパラレルに出力する複数のパラレル出力部および別途にビットデータをシリアルに出力するシリアル出力部を有するデータ発生器（データ発生手段）、６は加算器４からの出力データとデータ発生器５からの出力データとを入力していずれか一方を選択的にスクランブラ出力データとして出力するスイッチ（第１の切換手段、切換手段）である。加算器３の出力データはシフトレジスタ１へも入力される。また、シフトレジスタ１、シフトレジスタ２および加算器３から、所定の周期でランダムなビットデータ列を出力する乱数発生手段が構成される。なお、以降の説明においては、スクランブラへ入力されるデータを「送信データ」と称し、スクランブラから出力されデスクランブラへ入力されるデータを「伝送データ」と称し、デスクランブラから出力されるデータを「受信データ」と称することで、これらデータを適宜識別するものとする。
【００１９】
図２は、この発明の実施の形態１によるデスクランブラの構成を示す図である。図２において、１１は４ビットのシフトレジスタ、１２は３ビットのシフトレジスタ、１３はビットデータＸ４とビットデータＸ７とを入力してＥＸＯＲ演算を実施するモジュロ２の加算器、１４は加算器１３からの出力データとデスクランブラへ入力される伝送データとを入力してＥＸＯＲ演算を実施する加算器（ＥＸＯＲ演算手段）、１５は加算器１３からの出力データとデスクランブラへ入力される伝送データとのいずれか一方を選択的にシフトレジスタ１１へ出力するスイッチ（切換手段）である。なお、伝送データをデスクランブルすることなく取り出す為に、伝送データを別途取り出す配線路が設けられる。また、シフトレジスタ１１、シフトレジスタ１２および加算器１３から、所定の周期でランダムなビットデータ列を出力する乱数発生手段が構成される。
【００２０】
次に、動作について説明する。送信装置では、送信装置のスクランブラと受信装置のデスクランブラとの同期をとるために７ビット連続する“０”から成るデータすなわち“Ｓｃｒａｍｂｌｅｒ  Ｉｎｉｔｉａｌｉｚａｔｉｏｎ”がスクランブラへ入力される際には、送信装置内のＣＰＵ（制御手段）を用いてスイッチ６の切り換え制御を実施して、データ発生器５からの出力データをスクランブラ出力データとして出力する。これにより、同期確立用の７ビットの送信データがスクランブラへ入力される間においては、データ発生器５からの出力データを同期確立用の伝送データとして伝送する。また、同期確立用の７ビットのデータ入力が完了した後に、データ発生器５からスイッチ６を介して伝送した７ビットのビットデータ列と同一のビットデータ列をシフトレジスタ１およびシフトレジスタ２へパラレルに出力して記憶させる。この際、スイッチ６を介して時系列に出力されたそれぞれのビットデータが順にビットデータＸ７〜ビットデータＸ１となるようにビットデータ列を出力する。次に、加算器４からの出力データをスクランブラ出力データとして出力するようにスイッチ６の切り換え制御を実施する。上記のように動作させることにより、同期確立用の送信データの後にスクランブラへ入力される送信データについては、当該データに対してスクランブル処理を実施することで得られたデータを送信装置から伝送する。
【００２１】
受信装置では、受信装置内のＣＰＵ（制御手段）を用いて同期確立用の７ビットの伝送データがデスクランブラへ入力される間において、伝送データがシフトレジスタ１１へ入力されるようにスイッチ１５の切り換え制御を実施する。この際、シフトレジスタ１１およびシフトレジスタ１２から成る７ビットのシフトレジスタへ同期確立用の７ビットの伝送データが逐次的に入力される。これにより、７ビット目の同期確立用のビットデータがシフトレジスタ１１へ入力された時点で、スクランブラ内の７ビットのシフトレジスタに記憶されるビットデータ列と、デスクランブラ内の７ビットのシフトレジスタに記憶されるビットデータ列とが等しくなり、同期がとられる。次に、加算器１３から出力されるデータがシフトレジスタ１１へ入力されるようにスイッチ１５の切り換え制御を実施する。同期がとられた後は、スクランブラおよびデスクランブラにおいて、それぞれ対応する送信データおよび伝送データに対して同一のスクランブルパターンが作用するから、スクランブル／デスクランブル方式を用いたデータ伝送が実施される。また、同期確立用の７ビットの伝送データについては、スイッチ１５を介してシフトレジスタ１１へ出力するのみではなく、別途設けられた信号線を介して伝送データを取り出す。したがって、スクランブラ内のデータ発生器５から出力された同期確立用の伝送データを受信装置において取り出すことができるから、これをＣＰＵにより解釈して例えば伝送特性等に係る情報を得ることが可能となる。同期確立用の伝送データとしては、７ビット全てが“０”となるデータ以外の任意のデータを用いることが可能であるから、データ発生器５から出力されるデータを同期確立以外の用途に容易に使用することができる。
【００２２】
以上のように、この実施の形態１によれば、シフトレジスタ１およびシフトレジスタ２から成る７ビットのシフトレジスタと、加算器３と、加算器４と、シフトレジスタにデータロード可能であるとともに別途シフトレジスタにロードしたビットデータ列と同一のビットデータ列を出力可能に構成されたデータ発生器５と、加算器４の出力データとデータ発生器５の出力データとのいずれか一方を選択的にスクランブラ出力データとして出力するスイッチ６とを有して構成されるスクランブラを用いて、同期確立用の送信データがスクランブラに入力される間において、データ発生器５からの出力データがスクランブラ出力データとして出力されるようにスイッチ６を切り換え制御するように構成したので、データ発生器５から出力されるデータを同期確立用の伝送データとして伝送するから、同期確立用のデータを同期確立以外の用途に用いることが可能となって、例えばＩＥＥＥ８０２．１１に準拠するような汎用的な通信システムにおいて伝送されるデータの有効利用を実現することができるという効果を奏する。
【００２３】
また、受信装置においては、同期確立用の伝送データを取り出すとともに、伝送特性等に係る情報を示すビットデータ列が同期確立用の伝送データに含まれていれば、これを解釈して情報を得るように構成したので、同期確立用のデータを同期確立以外の用途に用いることが可能となって、例えばＩＥＥＥ８０２．１１に準拠するような汎用的な通信システムにおいて伝送されるデータの有効利用を実現することができるという効果を奏する。
【００２４】
なお、この発明の実施の形態１によるスクランブラを有する送信装置については、データ発生器５から出力される同期確立用の伝送データに対してはスクランブルを掛けないので、スクランブラへ入力される同期確立用の送信データとしては必ずしも所定のビット数“０”が連続するデータを用いる必要がなく、任意のビットパターンを有する同期確立用の送信データをスクランブラへ入力することができるから、ＩＥＥＥ８０２．１１とは異なるフレームフォーマットを有する他の種々の規格に準拠する通信システムに適用することが可能である。また、実施の形態１においては、同期確立用に７ビット連続する“０”がスクランブラへ入力される間においてデータ発生器５からの出力データをスクランブラ出力データとして出力するように制御したが、送信装置内のスクランブラと受信装置内のデスクランブラとに同一のビットデータ列を記憶させてスクランブル／デスクランブルを開始する前の期間においてもデータ発生器５からの出力データを伝送するように制御することも可能である。また、データ発生器５からの出力データに対してはスクランブルを掛けないので、有意な情報をそのまま伝送することも考えられるが、情報の漏洩防止等のために有意な情報に対して所定の方式に基づいた暗号化を実施することで得られるデータを伝送することも可能である。また、実施の形態１においては、シフトレジスタ１およびシフトレジスタ２から成るシフトレジスタを７ビットとしているが、これはＩＥＥＥ８０２．１１により規定されるフレームフォーマットの“Ｓｃｒａｍｂｌｅｒ  Ｉｎｉｔｉａｌｉｚａｔｉｏｎ”が７ビットであることに対応したものであって、ＰＮ系列を発生するように構成されるのであれば、入力される送信データのフレームフォーマットに応じてシフトレジスタ１およびシフトレジスタ２のビット数を適宜選定することが可能である。さらに、実施の形態１においては、２個のシフトレジスタ１，２と１個の加算器３とを用いてＰＮ系列を発生する回路を構成しているが、所定の周期でランダムなビットデータ列を出力する機能を奏する他の種々の形態の回路構成を採ることが可能である。
【００２５】
図３は、この発明の実施の形態１によるスクランブラの変形例の構成を示す図である。図３において、図１と同一符号は同一または相当する要素を示すのでその説明を省略する。２１はビットデータをシリアルに出力するシリアル出力部を有するデータ発生器（データ発生手段）、２２は加算器３からの出力データとデータ発生器２１からの出力データとのいずれか一方を入力して選択的にシフトレジスタ１へ出力するスイッチ（第２の切換手段）である。
【００２６】
次に、変形例の動作について説明する。送信装置では、スクランブラとデスクランブラとの同期をとるための“Ｓｃｒａｍｂｌｅｒ  Ｉｎｉｔｉａｌｉｚａｔｉｏｎ”がスクランブラへ入力される間においては、送信装置内のＣＰＵによりスイッチ６およびスイッチ２２の切り換え制御を実施して、データ発生器２１からの出力データをスクランブラ出力データとして出力するとともにシフトレジスタ１へ出力する。これにより、データ発生器２１からの出力データが逐次的にシフトレジスタ１へ入力されるとともに送信装置から伝送される。次に、送信装置内のＣＰＵ６により、スイッチ６の切り換え制御を実施して加算器４からの出力データをスクランブラ出力データとして出力するとともに、スイッチ２２の切り換え制御を実施して加算器３からの出力データをシフトレジスタ１へ出力する。これにより、“Ｓｃｒａｍｂｌｅｒ  Ｉｎｉｔｉａｌｉｚａｔｉｏｎ”の後にスクランブラへ入力されるデータについては、当該データに対してスクランブル処理することで得られたデータを送信装置から伝送する。なお、受信装置の動作については、上記の実施の形態と同様であるのでその説明を省略する。
【００２７】
この変形例に係るスクランブラを用いることで、上記の実施の形態１と同等の効果を奏するとともに、データ発生器２１からのシリアル出力データと加算器３からの出力データとを入力していずれか一方をシフトレジスタ１へ選択的に出力するスイッチ２２を備えるように構成したので、データ発生器２１にはビットデータをシリアルに出力する出力部を１つ設ければよく、簡易な構成を有するデータ発生器を用いることでスクランブラ全体の回路構成を簡略化することができるという効果を奏する。
【００２８】
実施の形態２．
図４は、この発明の実施の形態２によるスクランブラの構成を示す図である。図４において、図１と同一符号は同一または相当する要素を示すのでその説明を省略する。３１はシフトレジスタ１およびシフトレジスタ２から成る７ビットのシフトレジスタに対してビットデータをパラレルに出力する複数のパラレル出力部を有するデータ発生器（データ発生手段）である。なお、図４に示されるスクランブラは、図１に示されるスクランブラと比較するとデータ発生器３１からの出力データをスクランブラ出力データとして出力するためのスイッチ６が省略されている。また、デスクランブラについては、実施の形態１によるデスクランブラと同じものを使用するので、その説明を省略する。
【００２９】
次に、動作について説明する。送信装置では、スクランブラとデスクランブラとの同期をとるための“Ｓｃｒａｍｂｌｅｒ  Ｉｎｉｔｉａｌｉｚａｔｉｏｎ”がスクランブラへ入力される前に、送信装置内のＣＰＵによる制御に基づいて、データ発生器３１からシフトレジスタ１およびシフトレジスタ２へビットデータ列をパラレルに出力して、当該ビットデータ列をシフトレジスタ１およびシフトレジスタ２に初期データとして記憶させる。“Ｓｃｒａｍｂｌｅｒ  Ｉｎｉｔｉａｌｉｚａｔｉｏｎ”がスクランブラへ入力される間においては、加算器４は送信データとして与えられる“０”と加算器３の出力データとのＥＸＯＲ演算を実施して、演算データを逐次的に出力する。ＥＸＯＲ演算の対象となる一方のビットデータが“０”であることで、この演算データは加算器３からの出力データに等しくなる。この実施の形態２によるスクランブラは上記のように動作するので、例えば参照テーブルを用いて、７ビットの伝送データが所望のビットデータ列となるように初期データを設定することで、スクランブラから出力される同期確立用の伝送データを同期確立以外の用途に使用することが可能となる。なお、受信装置内のデスクランブラの動作については実施の形態１と同様であるので、その説明を省略する。
【００３０】
以上のように、この実施の形態２によれば、シフトレジスタ１およびシフトレジスタ２から成る７ビットのシフトレジスタと、加算器３と、加算器４と、シフトレジスタにデータロード可能に構成されたデータ発生器３１とを有して構成されるスクランブラを用いて、同期確立用の送信データがスクランブラへ入力される前に、データ発生器３１からビットデータ列を出力して、当該ビットデータ列をシフトレジスタ１およびシフトレジスタ２に記憶させるように制御するので、加算器３から出力される７ビットのデータが所望の伝送データとなるようにデータ発生器３１からシフトレジスタ１およびシフトレジスタ２へ出力される初期データを適宜設定することで、同期確立用の伝送データを同期確立以外の用途に用いることが可能となるから、例えばＩＥＥＥ８０２．１１に準拠するような汎用的な通信システムにおいて、伝送されるデータの有効利用を実現することができるという効果を奏する。なお、実施の形態１と同様に、ＰＮ系列を発生する回路については、種々の形態をとることができる。
【００３１】
実施の形態３．
図５は、この発明の実施の形態３によるスクランブラの構成を示す図である。図５において、図１と同一符号は同一または相当する要素を示すのでその説明を省略する。４１はビットデータをシリアルに出力するシリアル出力部を有するデータ発生器（データ発生手段）、４２は加算器３からの出力データとデータ発生器４１からの出力データとを入力していずれか一方を選択的にシフトレジスタ１および加算器４へ出力するスイッチ（切換手段）である。なお、デスクランブラについては、実施の形態１によるデスクランブラと同じものを使用するので、その説明を省略する。
【００３２】
次に、動作について説明する。送信装置では、スクランブラとデスクランブラとの同期をとるための“Ｓｃｒａｍｂｌｅｒ  Ｉｎｉｔｉａｌｉｚａｔｉｏｎ”がスクランブラへ入力される間において、送信装置内のＣＰＵによりスイッチ４２の切り換え制御を実施して、データ発生器４１からの出力データをシフトレジスタ１および加算器４へ出力する。これにより、データ発生器４１から出力されるビットデータ列がシフトレジスタ１およびシフトレジスタ２から成る７ビットのシフトレジスタへ入力されるとともに、上述したようにビットデータＸと“０”とのＥＸＯＲ演算値はビットデータＸとなることに基づいて当該ビットデータ列がスクランブラから伝送されて受信装置内の７ビットのシフトレジスタへ入力される。
【００３３】
以上のように、この実施の形態３によれば、シフトレジスタ１およびシフトレジスタ２から成る７ビットのシフトレジスタと、加算器３と、加算器４と、ビットデータをシリアルに出力するデータ発生器４１と、加算器３からの出力データとデータ発生器４１からの出力データとを切り換えるスイッチ４２とを有して構成されるスクランブラを用いて、同期確立用の送信データがスクランブラへ入力される間において、データ発生器４１からの出力データがシフトレジスタ１および加算器４へ入力されるようにスイッチ４２の切り換え制御を実施するので、データ発生器４１からの出力データを同期確立用の伝送データとして伝送するから、同期確立用のデータを同期確立以外の用途に用いることが可能となって、例えばＩＥＥＥ８０２．１１に準拠するような汎用的な通信システムにおいて伝送されるデータの有効利用を実現することができるという効果を奏する。なお、実施の形態１と同様に、ＰＮ系列を発生する回路については、種々の形態をとることができる。
【００３４】
上記実施の形態１から実施の形態３により説明されるスクランブラ、送信装置および受信装置は、本願発明を限定するものではなく、例示することを意図して開示されているものである。本願発明の技術的範囲は特許請求の範囲により定められるものであり、特許請求の範囲に記載された技術的範囲において種々の設計的変更が可能である。
【００３５】
【発明の効果】
以上のように、この発明によれば、連結された第１のシフトレジスタおよび第２のシフトレジスタと、第１のシフトレジスタの出力データと第２のシフトレジスタの出力データとに係るＥＸＯＲ演算データを第１のシフトレジスタの入力部へ出力する第１のＥＸＯＲ演算手段と、第１のＥＸＯＲ演算手段の出力データと送信データとに係るＥＸＯＲ演算データを出力する第２のＥＸＯＲ演算手段と、少なくとも第１のシフトレジスタにデータロード可能に構成されたデータ発生手段と、第２のＥＸＯＲ演算手段の出力データとデータ発生手段の出力データとを入力していずれか一方をスクランブラ出力データとして選択的に出力する第１の切換手段とを有して構成されるスクランブラを設けるようにしたので、スクランブラとデスクランブラとの同期をとるための送信データがスクランブラへ入力される間において、データ発生手段の出力データをスクランブラ出力データとして出力するように第１の切換手段を制御することにより、スクランブラへ入力される送信データのビットパターンに影響されることなくデータ発生手段から出力されるデータを同期確立用の伝送データとして伝送できるから、同期確立用のデータを同期確立以外の用途に用いることが可能となって、フレーム内の所定の位置で同期確立用のデータがスクランブラへ入力されることが規定されたデータ伝送フォーマットを有する汎用的な通信システムにおいて、伝送されるデータの有効利用を実現することができるという効果を奏する。
【００３６】
この発明によれば、スクランブラにおいて、データ発生手段からのシリアル出力データと第１のＥＸＯＲ演算手段の出力データとを入力していずれか一方を第１のシフトレジスタへ選択的に出力する第２の切換手段を備えるように構成したので、データ出力手段にはビットデータをシリアルに出力する出力部を１つ設ければよく、簡易な構成を有するデータ発生手段を用いることで、スクランブラ全体の回路構成を簡略化することができるという効果を奏する。
【００３７】
この発明によれば、連結された第１のシフトレジスタおよび第２のシフトレジスタと、第１のシフトレジスタの出力データと第２のシフトレジスタの出力データとに係るＥＸＯＲ演算データを第１のシフトレジスタの入力部へ出力する第１のＥＸＯＲ演算手段と、第１のＥＸＯＲ演算手段の出力データと送信データとに係るＥＸＯＲ演算データを出力する第２のＥＸＯＲ演算手段と、第１のシフトレジスタおよび第２のシフトレジスタにデータロード可能に構成されたデータ発生手段とを有して構成されるスクランブラを設けるようにしたので、スクランブラとデスクランブラとの同期をとるための送信データがスクランブラへ入力される前に、データ発生手段からビットデータ列を出力して、当該ビットデータ列を第１のシフトレジスタおよび第２のシフトレジスタに記憶させるように制御することにより、第２のＥＸＯＲ演算手段から出力される所定のビット数のデータが所望のデータとなるようにデータ発生手段から第１のシフトレジスタおよび第２のシフトレジスタへ出力する初期データを適宜設定することで、同期確立用のデータを同期確立以外の用途に用いることが可能となるから、同期確立用にスクランブラへ“０”が連続するビットパターンの送信データが入力される例えばＩＥＥＥ８０２．１１に準拠するような汎用的な通信システムにおいて、伝送されるデータの有効利用を実現することができるという効果を奏する。
【００３８】
この発明によれば、連結された第１のシフトレジスタおよび第２のシフトレジスタと、第１のシフトレジスタの出力データと第２のシフトレジスタの出力データとに係るＥＸＯＲ演算データを出力する第１のＥＸＯＲ演算手段と、ビットデータをシリアルに出力するデータ発生手段と、第１のＥＸＯＲ演算手段の出力データとデータ発生手段の出力データとを入力していずれか一方を第１のシフトレジスタへ出力する切換手段と、切換手段の出力データと送信データとに係るＥＸＯＲ演算データを出力する第２のＥＸＯＲ演算手段とを有して構成されるスクランブラを設けるように構成したので、スクランブラとデスクランブラとの同期をとるための送信データがスクランブラへ入力される間において、データ発生手段の出力データが第１のスクランブラおよび第２のＥＸＯＲ演算手段へ入力されるように切換手段を制御することにより、同期確立用にスクランブラへ“０”が連続するビットパターンの送信データが入力されると、データ発生手段から出力されるデータを同期確立用の伝送データとして伝送するから、同期確立用のデータを同期確立以外の用途に用いることが可能となって、例えばＩＥＥＥ８０２．１１に準拠するような汎用的な通信システムにおいて、伝送されるデータの有効利用を実現することができるという効果を奏する。
【００３９】
この発明によれば、所定の周期でランダムなビットデータ列を出力する乱数発生手段と、乱数発生手段の出力データと伝送データとを入力してＥＸＯＲ演算を実施してデスクランブラ出力データとして出力するＥＸＯＲ演算手段と、伝送データを選択的に乱数発生手段へ出力する切換手段とを有して構成されるデスクランブラと、スクランブラとデスクランブラとの同期をとるための伝送データがデスクランブラへ入力される間において伝送データを乱数発生手段へ出力するように切換手段を制御するとともに、スクランブラとデスクランブラとの同期をとるための伝送データを解釈して情報を得る制御手段とを有して構成されるようにしたので、伝送特性等に係る情報を示すビットデータ列が同期確立用の伝送データに含まれていれば、これを解釈して情報が得られるから、同期確立用のデータを同期確立以外の用途に用いることが可能となって、フレーム内の所定の位置で同期確立用のデータがデスクランブラへ入力されることが規定されたデータ伝送フォーマットを有する汎用的な通信システムにおいて、伝送されるデータの有効利用を実現することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるスクランブラの構成を示す図である。
【図２】この発明の実施の形態１によるデスクランブラの構成を示す図である。
【図３】この発明の実施の形態１に係る変形例によるスクランブラの構成を示す図である。
【図４】この発明の実施の形態２によるスクランブラの構成を示す図である。
【図５】この発明の実施の形態３によるスクランブラの構成を示す図である。
【図６】ＰＮ系列を出力するデータスクランブラの一例を示す図である。
【図７】従来のスクランブラの構成を示す図である。
【図８】ＩＥＥＥ８０２．１１に規定されるフレーム構造を示す図である。
【符号の説明】
１  シフトレジスタ（第１のシフトレジスタ）、２  シフトレジスタ（第２のシフトレジスタ）、３  加算器（第１のＥＸＯＲ演算手段）、４  加算器（第２のＥＸＯＲ演算手段、ＥＸＯＲ演算手段）、５  データ発生器（データ発生手段）、６  スイッチ（第１の切換手段、切換手段）、１１，１２  シフトレジスタ、１３  加算器、１４  加算器（ＥＸＯＲ演算手段）、１５  スイッチ（切換手段）、２１  データ発生器（データ発生手段）、２２  スイッチ（第２の切換手段）、３１  データ発生器（データ発生手段）、４１  データ発生器（データ発生手段）、４２  スイッチ（切換手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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