(57)【要約】【課題】メモリ密度を効率的に向上させるための手段を提供する。【解決手段】メモリ回路を製作する方法を開示する。この方法は、好ましくは、1)基板(10)にほぼ平行な面に第１の複数の選択線(20)を形成するステップと、2)基板(10)にほぼ平行な面に第２の複数の選択線(19,21)を形成するステップであって、第２の複数の選択線は、第１(19)と第２(21)のグループに分割され、第１のグループ(19)は、第１の複数の選択線(20)の方向に垂直な方向に形成され、第２のグループ(21)は、第１のグループ(20)の方向にほぼ対角方向に形成されるようにするステップと、3)基板(10)に垂直な複数のピラー(18)を形成するステップと、4)メモリセル(22)のアレイを形成するステップであって、各メモリセル(22)が、ピラー(18)と、第１(20)及び第２(19,21)の複数の選択線の各々の１つにそれぞれ結合されるようにするステップとを含む。【選択図】図２
2004056140.tif 000002
【特許請求の範囲】
【請求項１】
　キュービックメモリ・アレイにおいて、
　行及び列を有するアレイをなすように構成される複数のメモリ・セル（２２）であって、前記アレイは、基板（１０）上に積層化される、複数のメモリ・セルと、
　複数の導電性ピラー（１８）であって、各々が複数の前記メモリ・セル（２２）に接続されて、メモリ・セル（２２）の層（１６、１４）間に延びる、複数の導電性ピラーと、
　第１の複数の選択線（２０）であって、各々が、行をなす複数の前記メモリ・セル（２２）に接続される、第１の複数の選択線と、
　第２の複数の選択線（１９，２１）であって、各々が、複数の前記導電性ピラー（１８）に接続されて、第１のグループ（２１）と第２のグループ（１９）に分割される、第２の複数の選択線
とを備え、前記第１のグループ（２１）が前記導電性ピラー（１８）の間に斜めに配置されることからなる、キュービックメモリ・アレイ。
【請求項２】
　前記第２の複数の選択線（１９、２１）が、それぞれ、その選択線（１９、２１）に沿ってピラー（１８）に１つおきに接続される、請求項１に記載のキュービックメモリ・アレイ。
【請求項３】
　前記キュービックメモリ・アレイ（３０）の周辺に形成された制御回路要素（２８、２９、３６、３８、３９）をさらに備え、前記制御回路が、前記メモリ・セル（２２）に対するデータの読み出し及び書き込みを選択的に実施する、請求項１に記載のキュービックメモリ・アレイ。
【請求項４】
　前記制御回路要素（２８、２９、３６、３８、３９）に、少なくとも１つのピラーに電気的に接続されたスイッチング素子（３６）が含まれる、請求項３に記載のキュービックメモリ・アレイ。
【請求項５】
　前記第１のグループ（２１）の選択線が、前記メモリ・セル（２２）の行及び列に対して４５度の角度で斜め配置される、請求項１に記載のキュービックメモリ・アレイ。
【請求項６】
　メモリ回路の製作方法であって、
　基板（１０）に対してほぼ平行な面に第１の複数の選択線（２０）を形成するステップと、
　前記基板（１０）に対してほぼ平行な面に、第１のグループ（１９）と第２のグループ（２１）に分割される第２の複数の選択線（１９、２１）を形成し、前記第１のグループ（１９）が、前記第１の複数の選択線（２０）の方向に対して垂直な方向に形成され、前記第２のグループ（２１）が、前記第１のグループ（２０）の方向に対してほぼ斜めの方向に形成されるようにするステップと、
　前記基板（１０）に垂直な複数のピラー（１８）を形成するステップと、
　各メモリ・セル（２２）が、それぞれ、ピラー（１８）、及び、前記第１（２０）及び第２（１９、２１）の複数の選択線のそれぞれの１つに結合された、メモリ・セル（２２）のアレイを形成するステップ
を含む、方法。
【請求項７】
　前記第２の複数の選択線（１９、２１）のそれぞれを、その選択線（１９、２１）に沿って１つおきにピラー（１８）に電気的に接続するステップをさらに含む、請求項６に記載の方法。
【請求項８】
　アレイをなすように配置されるメモリ・セル（２２）の別の層（１６）を前記メモリ・セル（２２）のアレイ上に形成するステップさらにを含む、請求項６に記載の方法。
【請求項９】
　キュービックメモリ・アレイを動作させる方法であって、
　メモリ・セル（２２）の３次元アレイの間に配置された複数の共用選択線（１９−２１）によって前記メモリ・セル（２２）のアレイを駆動し、前記メモリ・セル（２２）に対するデータの読み出し及び書き込みを実施するステップと、
　前記メモリ・セル（２２）のアレイの下にスペースを設けて、前記メモリ・セル（２２）のアレイを支持する基板上（１０）に追加の回路素子が形成されるようにするステップ
を含む、方法。
【請求項１０】
　メモリ素子を含む回路であって、
　基板（１０）上に３次元アレイをなすように構成された記憶素子（２２）と、
　前記基板（１０）上において前記３次元アレイの周辺に配置された、前記記憶素子（２２）を制御するための制御回路要素（２８、２９、３６、３８、３９）
を含む、回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、電子メモリデバイスの分野に関するものである。とりわけ、本発明は、選択線が複数メモリ・セルに接続されたキュービック・メモリ・アレイ（立方体メモリ・アレイ、または、三次元メモリ・アレイ）に関するものである。
【０００２】
　本出願は、２００２年４月２日に提出された、「Ｃｕｂｉｃ　Ｍｅｍｏｒｙ　Ａｒｒａｙ」と題する米国特許出願第１０／１１６，２１３号の一部継続出願である。
【背景技術】
【０００３】
　パーソナル・コンピュータ、サーバ、個人用携帯型情報機器、電子ゲーム、及び、他の電気装置は、データを記憶するためにメモリ・システムを利用する。より大規模で、より高速のメモリ・システムに対する要求が増大し続けている。メモリ・テクノロジの属性には、データ・アクセス時間（すなわち、速度）、コスト、信頼性、サイズ（すなわち、密度）、及び、電力消費が含まれる。
【０００４】
　フロッピ・ドライブ、ハード・ドライブ、コンパクト・ディスク（ＣＤ）・ドライブ、及び、半導体メモリといったいくつかのメモリ・テクノロジが広く用いられている。半導体メモリデバイスは、各々が１ビットのデータを記憶する、厖大な数のメモリ・セルと呼ばれるコンポーネントから構成されている。半導体メモリのタイプには、例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ワンタイムＰＲＯＭ（ＯＴＰ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、及び、ビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）がある。
【０００５】
　半導体メモリデバイスの密度を増すには、通常、メモリ・セルの密度を高める必要がある。しかし、所与のメモリ・テクノロジ内において、メモリ・セルの密度が高くなるのに比例して、個々のメモリ・セルに対する制御及びアクセスに必要な制御素子の量も増大することになる。ほとんどの場合、各個々のメモリ・セルは、そのメモリ・セルに対するアクセスを可能にし、そのメモリ・セルを利用して実施される動作を制御する複数の電子的線すなわち電気的接続（導電線など）を備えていなければならない。
【０００６】
　制御電子系に用いられる領域は、他のディジタル回路またはシステムの機能に利用可能な領域を制限することになる。さらに、制御素子の量が増すと、機能メモリ・セル及び必要な制御素子をある所与の領域内に収容することができるようにするため、追加のプロセス層が必要になる可能性がある。これによって、メモリ・アレイの製作に必要な時間及び資金が増大することになる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　従って、メモリ密度を効率的に向上させるための手段が必要とされている。
【課題を解決するための手段】
【０００８】
　本発明によれば、可能性のある多くの実施態様のうちの１つにおいて、（１）基板に対してほぼ平行な面に第１の複数の選択線を形成するステップと、（２）基板に対してほぼ平行な面に、第１のグループと第２のグループに分割される第２の複数の選択線を形成し、第１のグループが、第１の複数の選択線の方向に対して垂直な方向に形成され、第２のグループが、第１のグループの方向に対してほぼ斜めの方向（または対角方向）に形成されるようにするステップと、（３）基板に垂直な複数のピラーを形成するステップと、（４）各メモリ・セルが、それぞれ、ピラー、及び、前記第１及び第２の複数の選択線のそれぞれの１つに結合された、メモリ・セル・アレイを形成するステップによって、メモリ回路を製作する方法が得られる。
【０００９】
　本発明のさらなる利点及び新規の特徴については、以下の詳細な説明において示される。当業者は、以下の詳細な説明を読むことにより、または、本発明を実施することによってそれらの利点や特徴を知ることができる。本発明の利点は、特許請求の範囲に記載されている手段によって実現することが可能である。
【発明の効果】
【００１０】
　本発明によれば、メモリ密度を効率的に向上させるための手段が提供される。
【実施例】
【００１１】
　本発明の上記及び他の特徴及び態様は、以下の詳細な記載及び図面を参照することによってより明らかとなる。尚、図面を通じて、同じ参照番号は同様の構成要素（それらは必ずしも同一の構成要素ではない）を示す。本発明によれば、可能性のある多くの実施態様の１つにおいて、垂直ピラーを利用して、メモリ・セル・アレイ内の特定のメモリ・セルを選択するために用いられる行線または列線を形成する、３次元（３Ｄ）メモリ・アーキテクチャが得られる。これらのピラーは、個々のメモリ・セルへのアクセスのためにメモリで利用されるスイッチング素子を減らすことができるように、共用される。
【００１２】
　このアーキテクチャによって、極めて容積的スペース効率がよく、追加回路素子（または、追加回路要素。以下同じ）のためのスペースを確保することができるとともに、単に、スタックすることによって従来の交差点メモリ・アレイ（クロスポイント・メモリ・アレイ）を拡張するこれまでの３Ｄアーキテクチャに比べて製造しやすい、メモリ・セル・スタックによる「キュービック（立方体または三次元）」アレイ構造が得られる。さらに、共通センス線及び共用スイッチング素子によってスペースが節約されるので、メモリ・アレイの下のスペースを他の回路素子のために利用することが可能になるし、または、製造プロセスにおける層数を減少させることも可能になる。
【００１３】
　本明細書では本発明の説明を分りやすくするため、メモリ・セルが配置されている基板の面に対して垂直な方向に、メモリ・セル・アレイを接続する線を、ピラーと呼ぶことにする。ピラーに接続される選択線を、ビット線と呼ぶことにする。ピラーではなくメモリ・セルに接続される選択線を、ワード線と呼ぶことにする。
【００１４】
　本発明の原理によるキュービックメモリ・アレイは、マイクロプロセッサ、グラフィック・プロセッサ、及び、記憶プロセッサといった従来の集積回路に組み込むことができるので、とりわけ、組み込み型の設計に有用である。本発明のメモリ・アレイは、必要とするスイッチング素子が少なくなり、メモリ・セル・アレイの周辺にそれらの制御素子を配置することができるので、本発明によれば、ベース基板上のメモリ・アレイの下に追加回路素子を製作することが可能になる。
【００１５】
　キュービックメモリ・アレイをなすメモリ・セルは、アレイの記憶及び制御素子としてさまざまな半導体デバイスのうちの任意のデバイスを利用して、本発明の原理に従って製作することが可能である。３Ｄアーキテクチャの大部分の実施例は、従来の半導体設備及び出発材料としてのシリコン基板を利用して実施される。しかし、本発明の半導体デバイスは、広範囲にわたる半導体テクノロジに適用可能であり、さまざまな半導体材料から製作することが可能である。
【００１６】
　図１は、メモリ・セル（２２）のいくつかの２次元アレイを垂直方向にスタックして、本発明の１実施態様による３次元キュービックメモリ・アレイを形成されたメモリ回路（３０）の概略図である。各メモリ・セル（２２）には、通常、「オン」または「オフ」状態に設定可能な、あるいは、「オン」または「オフ」状態を表わす電荷を含む、少なくとも１つの記憶素子が含まれている。あるいはまた、メモリ・セル（２２）は、メモリ・セル（２２）毎に２ビット以上の情報が記憶されるように、複数の状態を記憶する、すなわち、複数の状態を表わす電荷を蓄積することも可能である。
【００１７】
　図１には、キュービックメモリ・アレイの２次元層の一部が例示されている。図示のセクションは、支援電子回路と共に、行及び列をなすように構成された６×４のメモリ・セル・アレイである。スタック構造の各メモリ・セル（２２）は、メモリ・セル（２２）の行に沿って延びる１組のワード線（２０ａ−２０ｄ）の１つ、及び、メモリ・セル（２２）の列に沿って、または、メモリ・セル（２２）の列を斜めに横切って配置することが可能な１組のビット線（１９ａ−ｆ、２１ａ−ｉ）の１つに接続されている。
【００１８】
　キュービックメモリ・アレイの各階層毎に、その階層のメモリ・セル（２２）のための、異なる組をなすワード線（２０ａ−２０ｄ）が設けられている。各メモリ・セル（２２）とビット線（１９ａ−ｆ、２１ａ−ｉ）の１つとの接続は、導電性ピラー（１８）の１つによって施される。キュービックアレイの各階層毎に、１組のビット線（１９ａ−ｆ、２１ａ−ｉ）が配置されているわけではない。そうではなく、ビット線（１９ａ−ｆ、２１ａ−ｉ）は、メモリ・セル・アレイの外部に配置されて、メモリ・セル・アレイを通って延びるピラー（１８）を介して、メモリ・セル（２２）に接続されるのが望ましい。ピラー（１８）は、メモリ・セル（２２）の層を通り、キュービックメモリ・アレイが形成されているベース基板に対して垂直に延びている。従って、各メモリ・セル（２２）は、ピラー（１８）の１つに接続されている。キュービックアレイの異なる階層にある複数のメモリ・セル（２２）は、ピラー（１８）のそれぞれを共用し、それに接続されている。従って、ピラー（１８）によって、各メモリ・セル（２２）とビット線（１９ａ−ｆ、２１ａ−ｉ）の１つが接続されることになる。
【００１９】
　上述のように、ビット線（１９、２１）は、２つのグループをなすように配置するのが望ましい。ある組（第１組）のビット線（１９）は、ワード線（２０）に対して垂直な方向に、すなわち、メモリ・セル（２２）の列に沿って配置するのが望ましい。別の組（第２組）のビット線（２１）は、ピラー（１８）及び対応するスタックされたメモリ・セル（２２）を斜めに横切って、例えば、４５度の物理的角度で配置されるのが望ましい。今後は、上記第２組のビット線を斜めビット線（２１）と呼ぶことにする（または対角ビット線ともいう）。
【００２０】
　本開示の目的上、キュービックアレイは、３次元をなすように構成されたメモリ・セルと定義される。アレイの３次元（の各次元の寸法）は、異なる長さにすることが可能であり、実際の「キュービック（立方体）」が形成されるわけではない。しかし、本明細書において、「キュービック」は、メモリ・アレイの基本的な３次元構造を表わすため、より広義の「３次元を有する」という意味で用いられている。実際の各次元の長さは、面当りのメモリ・セル数、及び、スタックされる面数に関する設計者の選択によって変動することになる。
【００２１】
　メモリ・セル数が、全ての辺に沿って等しいことを表わす、真に立方体であるメモリ・アレイの場合、斜めビット線（２１）が配置される角度は４５°が望ましい。しかし、用いられる角度は、メモリ・アレイ内の各ピラー（１８）とどちらかの組のビット線（１９、２１）との接続を可能にする任意の角度とすることが可能である。
【００２２】
　第１組のビット線（１９）及び第２組のビット線（２１）は、異なる面内に配置するのが望ましい。例えば、他方の組のビット線は、キュービックメモリ・アレイの上方に配置し、もう一方の組のビット線は、キュービックメモリ・アレイの下方に配置することが可能である。この構成は、例えば、図２において確かめることができる。
【００２３】
　斜めビット線（２１）は、他方の組のビット線（１９）によって誘発される可能性のあるノイズを低減するため、斜めに配置されている。これによって、ビット線（１９、２１）から受けるクロストークが低減する。ビット線（１９、２１）の出力は、さらに詳細に後述するセンス増幅器（３９）によって受信される。ビット線（１９、２１）及びピラー（１８）を、それぞれ、水平面及び垂直面に配置することによって、ピラー（１８）とビット線（１９、２１）との間のキャパシタンス（容量）が低減する。このキャパシタンスの低減によって、メモリ・アレイ（３０）に対するアクセス速度を高速化することができる。
【００２４】
　各ピラー（１８）、及び、ピラーが接続するメモリ・セル（２２）は、さらに、ビット線（１９）または斜めビット線（２１）に接続されている。２つのタイプのビット線は、それぞれ、１つおきにピラー（１８）と交差して、共通の行／ピラー接続も共用しているピラー（１８）間の分離を維持するのが望ましい。この構成によれば、各ピラー（１８）及びそのピラーに接続されたメモリ・セル（２２）に対して、対応するワード線（２０）及びビット線（１９、２１）による個別アクセスが可能になる。
【００２５】
　メモリ回路（３０）の制御回路要素（または、制御回路。以下同じ）が、メモリ・アレイの周辺に示されている。この制御またはスイッチング回路要素は、ビット線（１９、２１）及びワード線（２０）、及び、個々のメモリ・セル（２２）に対するそれらのアクセスを制御する。すなわち、制御回路要素は、メモリ・アレイ（３０）に対する／からの情報の入力／出力を制御し、各メモリ・セル（２２）のアクセス方法、読み出し／書き込み／消去サイクルにおける、メモリ・セル（２２）に格納されている情報の増幅及び復号化方法、電圧レベルの印加方法、及び、センス線の制御方法を制御する。
【００２６】
　制御回路要素には、個々のワード線（２０）及びビット線（１９、２１）の制御に用いられるセンス増幅器（３９）が含まれている。センス増幅器（３９）は、メモリ・アレイ（３０）の読み出し／書き込み／消去サイクルにおける必要に応じて信号の増幅を可能にする任意の素子とすることが可能である。センス増幅器（３９）は、トランジスタまたはダイオードを使用して構成するのが望ましいが、電子信号または電圧レベルの増幅を可能にする任意の素子を用いることが可能である。
【００２７】
　ワード線デコーダ（３８）及びビット線デコーダ（３６）は、どの行（２０）及びビット線（１９、２１）を駆動して、個々のメモリ・セル（２２）にアクセスするかを論理的に判定するために使用される。ワード線デコーダ（３８）及びビット線デコーダ（３６）は、マルチプレクサ、デコーダ、及び、デコーダ（３８、３６）が、対応するアドレス・バス（３２）からメモリ位置（記憶場所）を受け取り、その情報を復号化し、適正な行（２０）及びビット線（１９、２１）を駆動して、必要なメモリ・セル（２２）にアクセスできるようにする他の論理回路の任意の組み合わせとすることが可能である。読み出し動作において、メモリ・セル（２２）からアクセスされた情報は、次に、復号化され、データ・バス（３４）を介してビット線デコーダ（３６）から送り出される。
【００２８】
　アレイ電圧回路要素（２９）は、読み出し／書き込み／消去回路要素（２８）と連係して、デコーダ（３８、３６）及びセンス増幅器（３９）を介して、アレイをなすメモリ・セル（２２）に印加される電圧レベルを制御する働きをする。メモリ回路（３０）によって達成される読み出し、書き込み、及び、消去サイクルには、異なる電圧レベルが使用される。アレイ電圧回路要素（２９）には、（ワード線、ビット線などの）線にさまざまなレベルの電圧を印加できるようにする電圧源が含まれている。読み出し／書き込み／消去回路要素（２８）は、各サイクルのタイミング、及び、アレイ電圧回路要素（２９）によって印加される電圧レベルの電圧の印加時期及び方法を制御する。
【００２９】
　メモリ回路要素（３０）は、前述の各構成要素を管理する（または動作させる）働きをする。以下では、構成要素間の相互作用に関するより詳細な説明が示される。メモリ回路要素（３０）は、アドレス・バス（３２）を形成する１組の外部アドレス線と、データ・バス（３４）を形成するデータ線に接続されている。アドレス線（３２）は、アドレス指定するメモリ・セル・アレイ内の特定のメモリ・セル（２２）を選択するため、符号化形式（２進値が望ましい）の信号で位置を知らせる。
【００３０】
　ワード線デコーダ（３８）は、アドレス・バス（３２）からのアドレスを解釈して、具体的に選択されたメモリ・セル（２２）がどの行すなわちワード線に位置するかを判定する。一般に、１つのワード線だけが選択されて、所定の電圧レベルに駆動され、他の選択されないワード線は、一般に、グランドレベル（アース）に駆動される。これらの電圧レベルは、アレイ電圧回路要素（２９）によってワード線デコーダ（３８）を介して加えられる。ワード線デコーダ（３８）及びビット線デコーダ（３６）には、各メモリ・セル（２２）毎に、読み出し、書き込み、消去、及び、スタンバイ・サイクルに合わせて個々のアクセス線を多重化可能にする回路要素が含まれている。
【００３１】
　ビット線デコーダ（３６）は、また、アドレス・バス（３２）からの信号を利用して、駆動する特定のビット線（１９、２１）を選択する。次に、対応するメモリ・セル（２２）にアクセスして、読み出し／書き込み／消去操作が行われる。読み出し動作には、アクティブなビット線及びワード線を使用して、対応するセンス増幅器（３９）によって選択されたメモリ・セル（２２）の状態を検知することが含まれる場合もある。メモリ回路（３０）には、アレイ電圧回路要素（２９）と共に、ワード線デコーダ（３８）及びビット線デコーダ（３６）に接続された読み出し／書き込み／消去回路要素（２８）も含まれている。読み出し／書き込み／消去回路要素（２８）は、各動作中、個々の選択及び非選択メモリ・セル（２２）に対して適切な電圧及びタイミングを提供する。留意すべきは、消去動作は、全てのタイプのメモリ回路（３０）について利用可能というわけではないという点である。
【００３２】
　本発明の実施態様において用いられる共通ビット線アーキテクチャによれば、並列（または同時）読み出し及び書込み動作のために、複数のピラー（１８）へのアクセスが可能になる。同様に、非競合ピラー（１８）に対して、二重読み出し及び書き込み動作を同時に行うことが可能になる。従って、本発明の実施態様によれば、複数のメモリ・セルに対する同時アクセス及び制御が可能になる。本発明によれば、さらに、メモリ・アレイ周辺までの制御回路要素（例えば、３６、３８、３９）の除去が容易になり、メモリ・セル・アレイの下方において、メモリ・アレイ（３０）の基板上に、追加回路素子のための領域が得られるようになる。また、基板上に直接メモリ・アレイ（３０）を製作することができるので、層の加工ステップが減少し、キュービックメモリ・アレイの製造コスト全体が低下するというのも、本発明に特有の点である。
【００３３】
　図２は、本発明によるキュービックメモリ・アレイの可能性のある実施態様の１つを例示した、典型的な物理的レイアウトである。図２に示すように、キュービックメモリ・アレイは、スタックされたメモリ・セル（２２）とメモリ・セル階層間に延びる対応するピラー（１８）から形成される。この例では、メモリ・セル（２２）２つの階層（またはまた２つの面）が示されている。これら２つの階層は、一方がもう一方の上にくるように形成されている。図示の面である、階層０（１４）及び階層１（１６）は、キュービックメモリ・アレイ内の可能性のある多くの面のうち２つだけを表わしている。各階層のメモリ・セル（２２）は、隣接階層のメモリ・セル（２２）とほぼアライメントがとれる（ほぼ整列する）のが望ましい。階層０（１４）には、斜めビット線（２１）が含まれている。階層１（１６）には、非斜めビット線（斜めではないビット線。または非対角ビット線ともいう）（１９）が含まれている。階層０（１４）及び階層１（１６）は、基板表面（１０）に対してほぼ平行なそれぞれの面に形成されるのが望ましい。
【００３４】
　図示のメモリ・セル（２２）の２つの階層において、非斜めビット線（１９）に対して垂直方向をなす行のメモリ・セル（２２）を接続するワード線（２０ａ−ｆ）が示されている。各階層（１４，１６）には、それ自体の組をなすワード線（２０）が含まれている。ワード線（２０）は、ビット線（１９、２１）の面とは異なる面に配置されるのが望ましい。
【００３５】
　ピラー（１８）は、基板（１０）に対して直交するように形成するのが望ましい。各ビット線（１９、２１）は、その長さに沿って１つおきにピラー（１８）との接続を形成するのが望ましい。選択された配向は、本発明を説明する上での便宜上のものであり、どの実施態様についても実際の配向は、任意である。キュービックアレイをなすようにワード線及びビット線構造を選択するための他の構成も存在し、それらも、本発明の思想及び範囲内のものである。
【００３６】
　図２には、メモリ・アレイ（３０）が製作されるベースである、シリコン基板（１０）のような基板（１０）が示されている。現在入手可能な半導体デバイスの大部分は、シリコン基板（１０）内及びその上に製作される。従って、本発明の適用例には、シリコン基板（１０）を含むのが望ましい。しかし、例えば、ガラスまたはポリマー基板を使用することも可能である。本発明は、好都合なことに、ガリウム砒素（砒化ガリウム）、ゲルマニウム、プラスチック、セルロース、及び、他の半導体材料を基板材料として用いることも可能である。
【００３７】
　図２のシリコン基板（１０）は、例えば、デコーダ、センス増幅器、アレイ電圧回路要素、マルチプレクサ、及び／または、他のディジタル論理回路といった、メモリ・アレイ制御回路要素を、内部及び上に形成することが可能な平面（１２）を形成している。シリコン基板（１０）は、図２に示すように、基板（１０）上に層をなすように形成することが可能なメモリ・セルに使用することが可能な場合あれば、できない場合もある。本発明の実施態様の中には、制御またはスイッチング回路要素をメモリ回路の周辺に配置して、シリコン基板（１０）を他の回路素子またはメモリ・アレイそれ自体の構成要素に利用できるようにするのが望ましいものもある。例えば、図２には、キュービックメモリ・アレイにおけるメモリ・セル（２２）の第１の階層（１４）が示されているが、この場合、第１の階層（１４）のメモリ・セル（２２）は、基板（１０）の平面（１２）上に配置されている。
【００３８】
　第１のメモリ階層（１４）は、図示のようにワード線（２０）によって接続されたメモリ・セル（２２）の行を備えている。第１のメモリ階層（１４）の上には、メモリ・セル（２２）の第２の階層（１６）が配置されている。第２の階層（１６）のメモリ・セル（２２）は、第１のメモリ階層（１４）のメモリ・セル（２２）とほぼアライメントがとれるのが望ましい。メモリ・セル（２２）のアライメントがほぼとれるようにすることによって、垂直方向にアライメントのとれたメモリ・セルの層は、共通相互接続を共用することが可能になるが、この場合、それらはピラー（１８）によって接続される。
【００３９】
　図３は、本発明の１代替実施態様の部分分解図である。この実施態様の場合、面を形成する基板表面内に、非斜めビット線（１９ａ、１９ｂ）が形成されている。基板の面に対して平行な面内に形成された組をなすメモリ・セル（５０ｃ−ｄ）が、基板上に配置されている。垂直ピラー（１８ａ−１８ｄ）が、基板の面に対して垂直な面内に形成されている。
【００４０】
　ピラー（１８ａ−ｄ）は、それぞれの隣接する組をなすメモリ・セル（５０ｃ−ｄ）の記憶素子に隣接し、接触している。オプションとして、キュービックメモリ・アレイを、組をなすメモリ・セルに絶縁層誘電体（ＩＬＤ）（不図示）を追加し、新たな基板表面を形成するようにそれを平坦化することによって拡張することが可能である。この平面上に、もう１組の斜めビット線（２１ａ、２１ｂ）が配置され、バイアを介して、それぞれの垂直ピラー（１８ｂ、１８ｄ）に対する上部ＩＬＤ層に接続される。次に、オプションとして、追加の基板表面上に、さらなる組をなすメモリ・セル及びピラー（１８）が形成される。隣接するメモリ・セル階層からピラー（１８）を離隔するＩＬＤがないので、各ピラー（１８）は、層毎に２つの記憶素子（２３）と接触する。
【００４１】
　ピラー（１８ａ、１８ｃ）は、ビット線列ｂ０（１９ａ）及び列ｂ１（１９ｂ）と電気的に接触する。追加ピラー（１８ｂ、１８ｄ）は、斜めビット線列ａ０（２１ａ）及び列ａ１（２１ｂ）と電気的に接触する。図３の実施態様の場合、垂直方向にメモリ・セル（２２）の３つの階層が順々にスタックされている。用いられる特定の製作プロセスによっては、前に製作された表面の非平面性のために、垂直方向にスタックされたメモリ・セル（２２）層を拡張し続けるのが困難な場合がある。従って、高さが増すのを考慮したアプローチの１つでは、形成されたメモリ・セル層の上にＩＬＤの層（不図示）が設けられる。次に、例えば、化学機械的平坦化（ＣＭＰ）技法または他の既知の平坦化技法を用いて、このＩＬＤ層を平坦化することによって、ワード線及び別のメモリ・セル層を製作することが可能な新しい平面が形成される。
【００４２】
　図４には、ワード線及びビット線デコーダ（３８、３６；図１）のワード線及びビット線に対するメモリ・セル接続の部分概略図が示されている。行ａ（０−２）、ｂ（０−２）、及び、ｃ（０−２）が、ワード線デコーダから出力されて、二重メモリ・セル２３（ａ−ｌ）に結合する。垂直ピラー（１８ａ、１８ｂ）は、ビット線（１９ａ、２１ａ）に接続されており、これらのビット線（１９ａ、２１ａ）は、さらに、制御され、ビット線デコーダ（３６）への入力となる、センス・トランジスタまたはセンス増幅器（３９）のようなセンス回路要素またはスイッチング素子に接続されている。ビット線デコーダ（３６）に結合されるアドレス・バス（３２）の入力の内容に基づいて、検知された（すなわち読み取られた）データがデータ・バス（３４）上に出力される。
【００４３】
　図５は、ピラー（１８ａ、１８ｂ）が上部サブピラー接続（８８）及び底部サブピラー接続（８９）によって相互接続された、本発明の１実施態様の断面図である。上部（８８）及び底部（８９）サブピラー接続は、バイア（４８）を介してピラー（１８ａ）及び（１８ｂ）に結合している。ピラー（１８ａ、１８ｂ）によって、ピラーのそれぞれの側におけるメモリ記憶素子（２４）が短絡させられるので、ピラー毎に一度にアクセス可能な記憶素子（２４）は１つだけということになる。そのため、特定のサブピラー接続（８８、８９）に対して、１つおきにピラー（１８）が接続される。
【００４４】
　キュービックメモリ・アレイの形成には、各記憶素子（２４）に物理的に隣接し、アクセスする制御素子（２６）が含まれるのが望ましい。制御素子（２６）は、ビット線（１９、２１）とピラー（１８）の間で記憶素子（２４）に直列に接続される。
【００４５】
　メモリ・セルは、それぞれ、中間電極（４２）を介して直列に結合された制御素子（２６）と直列をなす記憶素子（２４）を備えている。ピラー（１８ａ、１８ｂ）の１つが、センス・アンプ回路要素及びビット線デコーダ（不図示）に接続された単一ビット線（１９）に相互接続される。この接続は、基板（１０）のトランジスタ（６０ａ、６０ｂ）の一方が所望のピラー（１８ａ、１８ｂ）を選択できるようにすることによって実現される。
【００４６】
　制御回路要素は、従来の半導体プロセスを利用してメモリ・アレイの基板（１０）に製作することが可能であり、例えば、電界効果トランジスタ（ＦＥＴ）のようなさまざまなテクノロジで実施可能である。あるいはまた、制御トランジスタの代わりに、ダイオードのような他の制御素子を用いることも可能である。制御トランジスタまたはダイオードは、垂直方向メモリ・アレイの周辺にほぼ隣接して配置するのが望ましい。
【００４７】
　ビット線構成には互換性があり、アレイの上部または底部に、非斜めビット線（１９）または斜めビット線（２１）を用いることが可能であるという点に留意するのが重要である。それらが同じ階層にないことは有利な点であろう。
【００４８】
　図６は、図５の断面図と類似の本発明の別の実施態様の断面図である。図６の説明においては、図５で説明済みの要素に関する冗長な説明は省略することにする。
【００４９】
　図７の場合、例えば、デコーダ、センス増幅器、読み出し／書き込み／消去回路要素、アレイ電圧回路要素、マルチプレクサ、及び、他のディジタル論理回路要素を含むセンス制御回路要素を、メモリ・アレイ（不図示）の周辺に移動することが可能である。ピラー（１８）からの接続及び対応するビット線（１９）への接続が、メモリ・アレイの周辺まで延長されるが、これは、サブピラー接続（８８、８９）の延長によって実施可能である。センス回路要素をメモリ・アレイの周辺に移動させることによって、基板の非占有部分における他の回路要素のために使用可能な領域が増すことになる。
【００５０】
　従って、利用可能になった基板領域（１０１）によって、層形成プロセスを減らして、基板（１０）上に直接メモリ記憶素子（２４）の第１の階層を製作することが可能になる。あるいはまた、メモリ・アレイの下方において、基板（１０）上に異なるシステム機能のための他の回路要素を形成することも可能になる。上部サブピラー接続（８８）及び底部サブピラー接続（８９）が、ピラー（１８ａ、１８ｂ）と接続される。ピラーが、１つおきに、バイア（４８）を介して、ビット線（８８、８９）に接続され、これらのビット線は、さらに、前述のように、センス制御回路要素及びデコーダに接続される。
【００５１】
　図７は、メモリ・セル（９４）の面と本質的にメモリを必要とする素子またはデバイスを一体化する、組み込み式キュービックメモリ・アレイ（１００）の典型的な実施態様である。実施態様の１つでは、メモリ（１００）は、マイクロプロセッサ（９２）と一体化される。マイクロプロセッサ（９２）は、メモリ・セル（９４）の面をレベル１及び／またはレベル２キャッシュ・メモリとして利用することが可能である。図示のような一体化の場合、組み込み式キュービックメモリ・アレイ（１００）は、マイクロプロセッサ（９２）のダイ上に製作されるので、メモリ・アレイの基板（１０１）をマイクロプロセッサ回路要素または他の回路要素のために利用することが可能になり、従って、ダイ領域全体のサイズを縮小することが可能になる。
【００５２】
　マイクロプロセッサ（９２）の上面は、水平な基板表面を形成する。メモリは、マイクロプロセッサ（９２）上のメモリ・セル（９４）の１つ以上の垂直層から構成されて、組み込み式キュービックメモリ・アレイ（１００）を形成するのが望ましい。メモリ・セルは、上述のように、第１及び第２の組をなす選択線によって接続される。少なくとも１組の選択線は、上述のように、ピラーとして組み込み式キュービックメモリ・アレイ（１００）内に形成される。組をなす選択線は、マイクロプロセッサ（９２）のダイ上のメモリ基板（１０１）において、メモリ・アレイ（１００）の周辺に形成された選択回路要素に電気的に接続される。
【００５３】
　メモリ・アレイ（１００）周辺の選択回路要素（１０１）には、上述のセンス増幅器、デコーダ及び復号化論理回路、バッファ、電圧発生器、及び、読み取り／書き込み／消去制御回路要素のいくつかまたは全てを含めることが可能である。この構成によって、前述のように基板を十分に活用することが可能になる。マイクロプロセッサ（９２）は、例えば、ボンディング・ワイヤ（９７）またはテープ自動化ボンディング（ＴＡＢ）回路技術を用いて、パッケージ（９５）に電気的に取り付けられる。
【００５４】
　マイクロプロセッサは、パッケージ（９５）への取り付け後、汚染及び取り扱いに対する保護のため、カプセル封入される（不図示）。組み込み式キュービックメモリ・アレイ（１００）は、図示のように、マイクロプロセッサ集積回路上に配置されるが、当業者には明らかなように、メモリ回路を利用する任意の集積回路を、マイクロプロセッサ（９２）の代わりに使用することができる。一例としては、グラフィックス・ディスプレイ・コントローラがある。
【００５５】
　以上の説明は、本発明の例示及び説明のみを目的として提示されたものである。本発明を網羅することも、開示した形態そのものに限定することも意図されていない。以上の教示に鑑みて、多くの修正及び変更が可能である。
【００５６】
　望ましい実施態様を、本発明の原理及びその実際の応用例を最も分りやすく例示するために選択して説明した。以上の説明は、当業者が、その企図する特定の用途に適したさまざまな実施態様及びさまざまな変更態様において、本発明を最も有効に利用できるようにすることを意図したものである。本発明の範囲は、特許請求の範囲によって規定される。
【００５７】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．キュービックメモリ・アレイにおいて、
　行及び列を有するアレイをなすように構成される複数のメモリ・セル（２２）であって、前記アレイは、基板（１０）上に積層化される、複数のメモリ・セルと、
　複数の導電性ピラー（１８）であって、各々が複数の前記メモリ・セル（２２）に接続されて、メモリ・セル（２２）の層（１６、１４）間に延びる、複数の導電性ピラーと、
　第１の複数の選択線（２０）であって、各々が、行をなす複数の前記メモリ・セル（２２）に接続される、第１の複数の選択線と、
　第２の複数の選択線（１９，２１）であって、各々が、複数の前記導電性ピラー（１８）に接続されて、第１のグループ（２１）と第２のグループ（１９）に分割される、第２の複数の選択線
とを備え、前記第１のグループ（２１）が前記導電性ピラー（１８）の間に斜めに配置されることからなる、キュービックメモリ・アレイ。
２．前記第２の複数の選択線（１９、２１）が、それぞれ、その選択線（１９、２１）の全長に沿ってピラー（１８）に１つおきに接続される、上項１に記載のキュービックメモリ・アレイ。
３．前記キュービックメモリ・アレイ（３０）の周辺に形成された制御回路要素（２８、２９、３６、３８、３９）をさらに備え、前記制御回路が、前記メモリ・セル（２２）に対するデータの読み出し及び書き込みを選択的に実施する、上項１に記載のキュービックメモリ・アレイ。
４．前記制御回路要素（２８、２９、３６、３８、３９）に、少なくとも１つのピラーに電気的に接続されたスイッチング素子（３６）が含まれる、上項３に記載のキュービックメモリ・アレイ。
５．前記第１のグループ（２１）の選択線が、前記メモリ・セル（２２）の行及び列に対して４５度の角度で斜め配置される、上項１に記載のキュービックメモリ・アレイ。
６．メモリ回路の製作方法であって、
　基板（１０）に対してほぼ平行な面に第１の複数の選択線（２０）を形成するステップと、
　前記基板（１０）に対してほぼ平行な面に、第１のグループ（１９）と第２のグループ（２１）に分割される第２の複数の選択線（１９、２１）を形成し、前記第１のグループ（１９）が、前記第１の複数の選択線（２０）の方向に対して垂直な方向に形成され、前記第２のグループ（２１）が、前記第１のグループ（２０）の方向に対してほぼ斜めの方向に形成されるようにするステップと、
　前記基板（１０）に垂直な複数のピラー（１８）を形成するステップと、
　各メモリ・セル（２２）が、それぞれ、ピラー（１８）、及び、前記第１（２０）及び第２（１９、２１）の複数の選択線のそれぞれの１つに結合された、メモリ・セル（２２）のアレイを形成するステップ
を含む、方法。
７．前記第２の複数の選択線（１９、２１）のそれぞれを、その選択線（１９、２１）の全長に沿って１つおきにピラー（１８）に電気的に接続するステップをさらに含む、上項６に記載の方法。
８．アレイをなすように配置されるメモリ・セル（２２）の別の層（１６）を前記メモリ・セル（２２）のアレイ上に形成するステップさらにを含む、上項６に記載の方法。
９．キュービックメモリ・アレイを動作させる方法であって、
　メモリ・セル（２２）の３次元アレイの間に配置された複数の共用選択線（１９−２１）によって前記メモリ・セル（２２）のアレイを駆動し、前記メモリ・セル（２２）に対するデータの読み出し及び書き込みを実施するステップと、
　前記メモリ・セル（２２）のアレイの下にスペースを設けて、前記メモリ・セル（２２）のアレイを支持する基板上（１０）に追加の回路素子が形成されるようにするステップ
を含む、方法。
１０．メモリ素子を含む回路であって、
　基板（１０）上に３次元アレイをなすように構成された記憶素子（２２）と、
　前記基板（１０）上において前記３次元アレイの周辺に配置された、前記記憶素子（２２）を制御するための制御回路要素（２８、２９、３６、３８、３９）
を含む、回路。
【００５８】
　本発明によるメモリ回路を製作する方法は、好ましくは、1)基板(10)にほぼ平行な面に第１の複数の選択線(20)を形成するステップと、2)基板(10)にほぼ平行な面に第２の複数の選択線(19,21)を形成するステップであって、第２の複数の選択線は、第１(19)と第２(21)のグループに分割され、第１のグループ(19)は、第１の複数の選択線(20)の方向に垂直な方向に形成され、第２のグループ(21)は、第１のグループ(20)の方向にほぼ対角方向に形成されるようにするステップと、3)基板(10)に垂直な複数のピラー(18)を形成するステップと、4)メモリセル(22)のアレイを形成するステップであって、各メモリセル(22)が、ピラー(18)と、第１(20)及び第２(19,21)の複数の選択線の各々の１つにそれぞれ結合されるようにするステップとを含む。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施態様の１つによるセンス線を共用するメモリアレイに関するメモリ・アレイの概略図である。
【図２】本発明の実施態様の１つによるセンス線を共用するメモリアレイの物理的レイアウトの概略図である。
【図３】本発明の１実施態様の部分分解図である。
【図４】二重メモリ・セルを利用した本発明の１実施態様の部分概略図である。
【図５】本発明の別の実施態様の側面図である。
【図６】本発明のさらに別の実施態様の側面図である。
【図７】本発明による組み込み式キュービックメモリ・アレイの１実施態様の部分斜視図である。
【符号の説明】
【００６０】
１０　基板
１４、１６　メモリ・セルの層
１８　ピラー
１９、２１　選択線（ビット線）
２０　選択線（ワード線）
２２　メモリ・セル
２８、２９、３６、３８、３９　制御回路要素
３０　メモリ・アレイ
【図１】
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【図２】
2004056140.tif 000004
【図３】
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【図４】
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【図５】
2004056140.tif 000007
【図６】
2004056140.tif 000008
【図７】
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