(57)【要約】【課題】アナログ／デジタル変換器の変換動作のテストを、少ない出力ピン数で、かつノイズの増大を抑えつつ容易に行うことができる半導体集積回路を提供する。【解決手段】アナログ信号をクロックに同期してデジタル信号の変換値に変換するアナログ／デジタル変換器１１と、クロックに同期した信号で動作し、前記アナログ信号に応じたデジタル信号の期待値を発生する期待値発生回路１２と、アナログ／デジタル変換器１１により変換された変換値と、期待値生成回路１２により発生した期待値とを比較し、アナログ／デジタル変換器１１の変換動作における変換エラーを検出するエラー検出回路１３と、エラー検出回路１３により検出された変換エラーの検出結果を保持するエラー保持回路１４、１５とから構成されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
アナログ信号をクロック信号に同期してデジタル信号の変換値に変換するアナログ／デジタル変換器と、
前記クロックに同期した信号で動作し、前記アナログ信号に応じたデジタル信号の期待値を発生する期待値発生回路と、
前記アナログ／デジタル変換器により変換された前記変換値と、前記期待値生成回路により発生した前記期待値とを比較し、前記アナログ／デジタル変換器の変換動作における変換エラーを検出するエラー検出回路と、
前記エラー検出回路により検出された前記変換エラーの検出結果を保持するエラー保持回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記変換値と前記期待値は共に複数ビットの値からなり、前記エラー検出回路は前記変換値と前記期待値とを前記複数ビットのビット毎に比較して変換エラーを検出し、前記エラー保持回路は、前記変換エラーの有無を示す情報を保持するエラー情報保持回路と、前記変換エラーが有ることを示す情報を前記複数ビットに亘ってカウントするエラー量保持回路とを有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記エラー量保持回路は、前記変換エラーが有ることを示す情報をカウントすることにより、前記アナログ／デジタル変換器により変換された前記変換値と、前記期待値生成回路により発生した前記期待値との間に生じている最大誤差量を保持することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記期待値生成回路は、前記クロック信号を分周して前記クロックに同期した前記信号を生成する分周回路を有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路。
【請求項５】
アナログ信号をクロック信号に同期してデジタル信号の変換値に変換するアナログ／デジタル変換器と、
前記クロックに同期した信号で動作し、前記アナログ信号に応じたデジタル信号の期待値を発生する期待値発生回路と、
前記アナログ／デジタル変換器により変換された前記変換値と、前記期待値生成回路により発生した前記期待値とを比較し、前記変換値と前記期待値との間の不一致の有無を検出するエラー検出回路と、
前記エラー検出回路により検出された前記不一致の有無を示す情報を保持するエラー情報保持回路と、
前記エラー検出回路により検出された前記不一致が有ることを示す情報をカウントするエラー量保持回路と、
を具備することを特徴とする半導体集積回路。
【請求項６】
第１のデジタル信号をアナログ信号に変換するデジタル／アナログ変換器と、
前記アナログ信号をクロック信号に同期して第２のデジタル信号の変換値に変換するアナログ／デジタル変換器と、
前記クロック信号に同期した第１の信号により制御され、前記デジタル／アナログ変換器へ前記第１のデジタル信号を出力するデジタルコード生成回路と、
前記クロック信号に同期した第２の信号で動作し、前記アナログ／デジタル変換器に入力される前記アナログ信号に応じた第３のデジタル信号の期待値を発生する期待値発生回路と、
前記アナログ／デジタル変換器により変換された前記変換値と、前記期待値生成回路により発生した前記期待値とを比較し、前記変換値と前記期待値との間の不一致の有無を検出するエラー検出回路と、
前記エラー検出回路により検出された前記不一致の有無を示す情報を保持するエラー情報保持回路と、
前記エラー検出回路により検出された前記不一致が有ることを示す情報をカウントするエラー量保持回路と、
を具備することを特徴とする半導体集積回路。
【請求項７】
前記変換値と前記期待値は共に複数ビットの値からなり、前記エラー検出回路は、前記変換値と前記期待値とを前記複数ビットのビット毎に比較して不一致の有無を検出することを特徴とする請求項５または６に記載の半導体集積回路。
【請求項８】
前記エラー量保持回路は、前記不一致が有ることを示す情報をカウントすることにより、前記アナログ／デジタル変換器により変換された前記変換値と、前記期待値生成回路により発生した前記期待値との間に生じている最大誤差量を保持することを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記期待値生成回路は、前記クロック信号を分周して前記クロックに同期した前記信号を生成する分周回路を有することを特徴とする請求項１乃至８のいずれか１つに記載の半導体集積回路。
【請求項１０】
前記クロック信号を分周して前記第１の信号を生成する分周回路をさらに具備することを特徴とする請求項６に記載の半導体集積回路。
【請求項１１】
前記デジタル／アナログ変換器と前記アナログ／デジタル変換器との間に設けられ、前記アナログ／デジタル変換器の変換動作のテスト時に、前記デジタル／アナログ変換器と前記アナログ／デジタル変換器との間を接続状態にする第１のスイッチ回路と、
前記デジタルコード生成回路と前記デジタル／アナログ変換器との間に設けられ、前記アナログ／デジタル変換器の変換動作のテスト時に、前記デジタルコード生成回路と前記デジタル／アナログ変換器との間を接続状態にする第２のスイッチ回路と、
をさらに具備することを特徴とする請求項６または１０に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アナログ／デジタル変換器を混載した半導体集積回路に関するものであり、特にアナログ／デジタル変換器を混載したシステムＬＳＩにおいてアナログ／デジタル変換器を評価するテスト回路に関するものである。
【０００２】
【従来の技術】
従来より、アナログ／デジタル変換器（以下、ＡＤ変換器と記す）を混載した半導体集積回路（以下、ＬＳＩと記す）では、ＡＤ変換器によるアナログ信号からデジタル信号への変換が期待通り行われているか否かの特性評価テストが行われている。
【０００３】
図５（ａ）は、従来のＡＤ変換器を搭載したＬＳＩに対して特性評価テストを実行する際の構成を示す図である。
【０００４】
従来のＡＤ変換器を搭載したＬＳＩにおけるＡＤ変換器の評価テストは、以下のように行われている。まず、テスタ１０１からＬＳＩ１０２内のＡＤ変換器１０３へアナログ信号ＡＮを入力する。ＡＤ変換器１０３へ入力されるアナログ信号ＡＮとクロックＣＬＫを図５（ｂ）に示す。
【０００５】
アナログ信号ＡＮは、ＡＤ変換器１０３によりデジタル信号に変換され、ＡＤ変換器１０３内の出力部１０４から信号処理ブロック１０５に出力されると共に、入出力パッド１０６を介してテスタ１０１に出力される。ここでは、ＡＤ変換器の出力部１０４から６ビットのデータが出力される場合を示した。
【０００６】
テスタ１０１は、ＡＤ変換器１０３による変換結果であるデジタル信号を、変換動作ごとに随時入出力パッド１０６から取り込み、このデジタル信号とテスタ１０１が出力したアナログ信号に対応した期待値とを比較して変換結果のＯＫ／ＮＧの判定を行ったり、あるいはテスタ１０１の信号処理及び演算機能を使用して、変換精度の判定やＯＫ／ＮＧの判定を行っている。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述の構成を用いたＡＤ変換器の特性評価テストでは、解像度の高いＡＤ変換器を搭載した場合には変換結果をテスタへ出力するために必要となる出力ピン数が増え、これら出力ピンのスイッチングに起因するノイズが増大する。この結果、ＡＤ変換器の正しい評価ができなくなる可能性がある。
【０００８】
さらに、近年要求の高いＡＤ変換器の仕様は、高解像度、かつ高速の変換であり、これはデジタル出力ピン数の増大を招き、かつ高速スイッチングによるノイズの増加を招くことにつながるため、ＡＤ変換器の特性測定にとってさらに厳しい環境となってきている。さらに、このようなＡＤ変換器を複数個搭載するＬＳＩの要求も強くなってきており、この場合、ピン数及びノイズの増大はより深刻な問題となる。
【０００９】
また、例えば本来はＡＤ変換器のデジタル出力を外部に引き出さないで使用するシステム構成のＬＳＩであっても、特性評価テストの際にデジタル出力を外部に引き出す必要があるため、ＡＤ変換器を搭載したＬＳＩとして、正しく評価できなくなってしまう可能性がある。
【００１０】
そこでこの発明は、前記課題に鑑みてなされたものであり、アナログ／デジタル変換器の変換動作のテストを、少ない出力ピン数でかつノイズの増大を抑えつつ容易に行うことができるテスト回路を備えた半導体集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、この発明の一実施形態の半導体集積回路は、アナログ信号をクロック信号に同期してデジタル信号の変換値に変換するアナログ／デジタル変換器と、前記クロックに同期した信号で動作し、前記アナログ信号に応じたデジタル信号の期待値を発生する期待値発生回路と、前記アナログ／デジタル変換器により変換された前記変換値と、前記期待値生成回路により発生した前記期待値とを比較し、前記アナログ／デジタル変換器の変換動作における変換エラーを検出するエラー検出回路と、前記エラー検出回路により検出された前記変換エラーの検出結果を保持するエラー保持回路とを具備することを特徴とする。
【００１２】
また、この発明の他の実施形態の半導体集積回路は、アナログ信号をクロック信号に同期してデジタル信号の変換値に変換するアナログ／デジタル変換器と、前記クロックに同期した信号で動作し、前記アナログ信号に応じたデジタル信号の期待値を発生する期待値発生回路と、前記アナログ／デジタル変換器により変換された前記変換値と、前記期待値生成回路により発生した前記期待値とを比較し、前記変換値と前記期待値との間の不一致の有無を検出するエラー検出回路と、前記エラー検出回路により検出された前記不一致の有無を示す情報を保持するエラー情報保持回路と、前記エラー検出回路により検出された前記不一致が有ることを示す情報をカウントするエラー量保持回路とを具備することを特徴とする。
【００１３】
また、この発明の他の実施形態の半導体集積回路は、第１のデジタル信号をアナログ信号に変換するデジタル／アナログ変換器と、前記アナログ信号をクロック信号に同期して第２のデジタル信号の変換値に変換するアナログ／デジタル変換器と、前記クロック信号に同期した第１の信号により制御され、前記デジタル／アナログ変換器へ前記第１のデジタル信号を出力するデジタルコード生成回路と、前記クロック信号に同期した第２の信号で動作し、前記アナログ／デジタル変換器に入力される前記アナログ信号に応じた第３のデジタル信号の期待値を発生する期待値発生回路と、前記アナログ／デジタル変換器により変換された前記変換値と、前記期待値生成回路により発生した前記期待値とを比較し、前記変換値と前記期待値との間の不一致の有無を検出するエラー検出回路と、前記エラー検出回路により検出された前記不一致の有無を示す情報を保持するエラー情報保持回路と、前記エラー検出回路により検出された前記不一致が有ることを示す情報をカウントするエラー量保持回路とを具備することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体集積回路について説明する。
【００１６】
図１は、第１の実施の形態のＡＤ変換器とそのテスト回路を搭載した半導体集積回路の構成を示す回路図である。
【００１７】
図１に示すように、半導体集積回路は、ＡＤ変換器１１、期待値生成回路１２、エラー検出回路１３、エラー情報保持回路１４、及びエラー量保持回路１５から構成されている。
【００１８】
前記ＡＤ変換器１１に入力されるアナログ信号ＡＮ、サンプリングクロックＣＬＫ、及びサンプリングクロックＣＬＫから生成される分周クロックＣＬＫＡを図２に示す。アナログ信号ＡＮは、サンプリングクロックＣＬＫに同期して変化するように生成され、テスタからＡＤ変換器１１に入力される。ＡＤ変換器１１は、入力されたアナログ信号ＡＮを、サンプリングクロックに同期してデジタル信号に変換する。ここでは、アナログ信号ＡＮを６ビットのデジタル信号（変換値）に変換して、出力端ＤＯ０、ＤＯ１、ＤＯ２、…、ＤＯ５からエラー検出回路１３に出力する。
【００１９】
前記期待値生成回路１２は、ＡＤ変換器１１に入力されたアナログ信号ＡＮに応じて、ＡＤ変換器１１から出力されるべきデジタル信号の期待値を出力する。期待値生成回路１２は、分周回路１２Ａ、カウンタ１２Ｂを有する。分周回路１２Ａには、ＡＤ変換器１１に供給されるクロックＣＬＫが入力されている。分周回路１２Ａの出力部は、カウンタ１２Ｂに接続されており、分周回路１２ＡはＡＤ変換器１１に入力されるクロックＣＬＫを分周して、分周クロックＣＬＫＡを生成しカウンタ１２Ｂに出力する。カウンタ１２Ｂは、分周クロックＣＬＫＡを用いてカウントを行い、６ビットの期待値ＲＤを生成する。
【００２０】
前記エラー検出回路１３は、ＡＤ変換器１１による変換値と期待値生成回路１２による期待値とを比較して不一致の有無を検出する。エラー検出回路１３は、排他的論理和回路ＥＲ０、ＥＲ１、ＥＲ２、…、ＥＲ５、及び論理和回路ＯＲ０を有する。これら排他的論理和回路ＥＲ０〜ＥＲ５のそれぞれの第１入力端には、ＡＤ変換器１１の出力端ＤＯ０〜ＤＯ５がそれぞれ接続されている。また、排他的論理和回路ＥＲ０〜ＥＲ５のそれぞれの第２入力端には、カウンタ１２Ｂの出力端のそれぞれが接続されている。さらに、排他的論理和回路ＥＲ０〜ＥＲ５のそれぞれの出力端は、論理和回路ＯＲ０の入力端にそれぞれ接続されている。
【００２１】
エラー情報保持回路１４は、ラッチ回路を有しており、エラー検出回路１３から出力される検出結果、すなわち不一致の有無を示す情報を記憶する。また、エラー量保持回路１５は、カウント回路を有しており、不一致の有無を示す情報が、連続して不一致が有ることを示す場合、その連続した回数をカウントして保持する。エラー検出回路１３内の論理和回路ＯＲ０の出力端は、エラー情報保持回路１４内のラッチ回路、及びエラー量保持回路１５内のカウント回路にそれぞれ接続されている。
【００２２】
前述した半導体集積回路に搭載されたテスト回路では、アナログ信号を０Ｖから最大電圧までスイープさせた後、エラー情報保持回路１４とエラー量保持回路１５のデータを読み出すことにより、一連の変換動作における誤差の有無と、誤差の量を評価することができる。
【００２３】
次に、図１に示した半導体集積回路の動作を、図３に示すタイミングチャートを用いて説明する。
【００２４】
図２に示すアナログ信号は、テスタから出力され、ＡＤ変換器１１に入力される。このアナログ信号は、サンプリングクロックＣＬＫに同期して、ＡＤ変換器１１の１ＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）に相当する電圧の“［２のべき乗］分の１”のステップでゼロから順に変化する。ＡＤ変換器１１は、前記アナログ信号を６ビットデータのデジタル信号（変換値）に変換し出力する。
【００２５】
このとき、期待値生成回路１２では、分周回路１２ＡによりＡＤ変換器１１に供給されるサンプリングクロックＣＬＫが前記［２のべき乗］で分周され、分周クロックＣＬＫＡが生成される。そして、この分周クロックＣＬＫＡに同期させてカウンタ１２Ｂを動作させる。これにより、テスタから入力されるアナログ信号の電圧が１ＬＳＢ分変化すると、カウンタ１２Ｂの出力も１カウントアップされることになる。この結果、期待値生成回路１２の出力は、アナログ信号を理想的に変換したデジタル信号（期待値）となる。
【００２６】
エラー検出回路１３は、ＡＤ変換器１１から出力された変換値と期待値生成回路１２から出力された期待値とを１ビットずつ比較し、両者の値の不一致の有無を評価する。これにより、ＡＤ変換器１１における変換動作のテストが可能になる。
【００２７】
前述したＡＤ変換器、期待値生成回路、エラー検出回路の動作を、より詳細に述べると以下のようになる。
【００２８】
例えば、ＡＤ変換器１１から出力される変換値として６ビットデータが、排他的論理和回路ＥＲ０〜ＥＲ５のそれぞれの第１入力端に出力される。一方、前記排他的論理和回路ＥＲ０〜ＥＲ５のそれぞれの第２入力端には、期待値生成回路１２から出力された６ビットデータが入力される。排他的論理和回路ＥＲ０〜ＥＲ５は、それぞれ入力されたデータの論理演算を行い、２つのデータが一致したとき“０”を出力し、不一致のとき“１”を出力する。
【００２９】
６個の排他的論理和回路ＥＲ０〜ＥＲ５からの出力は論理和回路ＯＲ０に入力される。論理和回路ＯＲ０は、入力されるデータが全て“０”のとき、すなわち変換値が期待値と一致するとき、エラー信号ＥＲＲとして“０”を出力する。一方、入力されるデータに１つでも“１”があるとき、すなわち変換値が期待値と一致しせず変換エラーがあるとき、エラー信号ＥＲＲとして“１”を出力する。
【００３０】
図３に、期待値生成回路１２から出力される期待値、ＡＤ変換器１１から出力される変換値、及びエラー検出回路１３から出力されるエラー信号ＥＲＲの具体例を示した。
【００３１】
図３に示す変換値（１）のように、期待値が“２”のとき、ＡＤ変換器１１の出力である変換値が“１”になると、エラー検出回路１３により、変換値のビット毎の比較結果に不一致が検出される。この結果、エラー検出回路１３から出力されるエラー信号ＥＲＲは“１”となる。
【００３２】
また、図３に示す変換値（２）のように、期待値が“２”のとき、ＡＤ変換器１１の出力である変換値が“１”となる状態が連続する場合、すなわち変換エラーが連続するような場合、エラー検出回路１３から出力されるエラー信号ＥＲＲは連続して“１”となる。なお、変換エラーに相当するデータ部分を図３中にＥＤにて示した。
【００３３】
また、前記エラー検出回路１３から出力された信号ＥＲＲは、エラー情報保持回路１４にラッチされ保持される。そして、このエラー情報保持回路１４に保持された信号により、ＡＤ変換器１１による変換動作中に変換エラーが生じたか否かを判定する。さらに、前記エラー検出回路１３から出力された信号ＥＲＲは、カウント回路を含むエラー量保持回路１５に入力される。エラー量保持回路１５は、カウント回路により、信号ＥＲＲの“１”の連続した回数の最大値を保持する。これにより、変換テスト終了後に、カウント回路に保持されたカウント値を読み出すことにより、一連の変換動作中の最大エラー量を評価することができる。
【００３４】
前記エラー情報保持回路１４及びエラー量保持回路１５に保持されたデータは、ＡＤ変換器１１のサンプリングクロックＣＬＫごとに読み出す必要が無く、アナログ信号における最低電圧から最大電圧までの一連の変換動作のテスト終了後に読み出せばよい。このため、変換動作中でのＬＳＩからテスタへのデジタル出力を必要とせずに、ＡＤ変換器１１の変換動作のテストが可能になる。これにより、デジタル出力のスイッチングノイズによる評価への影響を抑えることができる。さらに、エラー情報保持回路１４及びエラー量保持回路１５に保持されたエラー情報をシリアルに読み出すように構成すれば、１本の出力端子を設けるだけでよいため、出力ピン数の削減も可能となる。
【００３５】
前記第１の実施の形態では、図１に示した簡単な論理回路で構成されるデジタル出力の期待値生成回路１２、エラー検出回路１３、エラー情報保持回路１４、エラー量保持回路１５から構成されるテスト回路をＬＳＩ上に設けることにより、高解像度でかつ高速のアナログ／デジタル変換器を搭載したＬＳＩにおいても、ＬＳＩ外部へのデジタル出力を必要とせず、出力テストピン数を低減することができる。
【００３６】
さらに、０Ｖからフルスケール電圧に及ぶ一連の変換動作時にエラー結果とエラー量の情報を記憶しておき、変換動作終了後にこれらエラー結果とエラー量の情報を読み出して、アナログ信号からデジタル信号への変換動作の良否を判定できるようにしている。これにより、評価中のデジタル信号出力が不要となり、ノイズの影響を受けずに、アナログ／デジタル変換器のテストを行うことができる。
【００３７】
また、外部からステップパルス状の電圧が出力できるテスタであれば、特別なテスタ、プログラム、デジタル信号処理などを必要とせずに、容易にテストを行うことができる。これにより、アナログ／デジタル変換器を搭載したＬＳＩの変換特性を確認するテストが容易になる。
【００３８】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体集積回路について説明する。第２の実施の形態では、アナログ／デジタル変換器（ＡＤ変換器）とデジタル／アナログ変換器（以下、ＤＡ変換器と記す）を同時に搭載した半導体集積回路において、ＡＤ変換器の評価を行う際に使用されていないＤＡ変換器のアナログ出力を、ＡＤ変換器のアナログ入力に用いてテストを実施する。このため、テスト時にＤＡ変換器のアナログ信号が出力される出力部とＡＤ変換器のアナログ信号が入力される入力部とを接続、あるいは切断するためのスイッチ回路を設ける。
【００３９】
図４は、第２の実施の形態のＡＤ変換器とそのテスト回路、及びＤＡ変換器を搭載した半導体集積回路の構成を示す回路図である。
【００４０】
図４に示すように、半導体集積回路は、ＡＤ変換器１１、期待値生成回路１２、エラー検出回路１３、エラー情報保持回路１４、及びエラー量保持回路１５を有する第１の実施の形態の構成に加えて、ＤＡ変換器１６、スイッチ回路１７、分周回路１８、デジタルコード生成回路１９、スイッチ回路２０を有している。
【００４１】
ＤＡ変換器１６は、スイッチ回路１７を介してＡＤ変換器１１に接続されている。分周回路１８にはサンプリングクロックＣＬＫが入力されており、この分周回路１８はデジタルコード生成回路１９に接続されている。さらに、デジタルコード生成回路１９は、スイッチ回路２０を介してＤＡ変換器１６に接続されている。
【００４２】
前記スイッチ回路１７は、ＡＤ変換器１１の変換動作のテスト時に、テストを許可する信号ＥＡＴに従ってＤＡ変換器１６とＡＤ変換器１１との間を接続あるいは切断状態にする。前記分周回路１８は、クロックＣＬＫを分周してコード制御クロックＣＬＫＣを生成し、デジタルコード生成回路１９に出力する。デジタルコード生成回路１９は、コード制御クロックＣＬＫＣに同期してＤＡ変換器１６に入力されるデジタル信号ＤＩを切り替える。前記スイッチ回路２０は、前記テストを許可する信号ＥＡＴに従ってデジタルコード生成回路１９とＤＡ変換器１６との間を接続あるいは切断状態にする。
【００４３】
前記構成において、ＤＡ変換器１６のアナログ信号ＡＮの電位を変化させるためには、ＤＡ変換器１６へ入力されるデジタル信号ＤＩを切り替える必要がある。このため、ＤＡ変換器１６から出力されるアナログ信号ＡＮの電位変化を決まったタイミングで制御するために、ＡＤ変換器１１のサンプリングクロックＣＬＫを分周したコード制御クロックＣＬＫＣに同期させて、デジタルコード生成回路１９によりＤＡ変換器１６へ入力されるデジタル信号ＤＩを切り換える。これにより、ＤＡ変換器１６へ入力されるデジタル信号ＤＩは、図３に記載した期待値生成回路１２の出力と同様に、サンプリングクロックＣＬＫを分周したコード制御クロックＣＬＫＣに同期して変化する。さらに、デジタル信号ＤＩを受け取り、ＤＡ変換器１６から出力されるアナログ信号ＡＮもサンプリングクロックＣＬＫを分周した信号に同期して変化する。
【００４４】
以上により、ＡＤ変換器１１へのアナログ信号ＡＮの入力から見れば、前記第１の実施の形態において、テスタからステップ状のパルス（アナログ信号ＡＮ）が印加されたのと同様の状態が設定されることになる。その他の構成及び動作は、前記第１の実施の形態と同様である。
【００４５】
ここで、ＤＡ変換器１６用のデジタルコード生成回路１９の出力変化と、ＡＤ変換器１１用の期待値生成回路１２の出力変化のタイミングを調整できるようにするために、デジタルコード生成回路１９あるいは期待値生成回路１２を動かす信号は、ＡＤ変換器１１のサンプリングクロックＣＬＫに対して異なる分周比で設定された信号として得られるようにしておく。こうしておくことで、ＬＳＩ上に同時に搭載されるＡＤ変換器とＤＡ変換器の分解能が異なった場合でも、ＤＡ変換器のアナログ出力を使ったＡＤ変換器の変換動作のテストができるようになる。
【００４６】
前記構成を持つ第２の実施の形態では、ＡＤ変換器とＤＡ変換器を搭載したＬＳＩにおいて、第１の実施の形態と同様のＡＤ変換器における変換動作のテストを行うことができる。さらに、ＤＡ変換器から出力されたアナログ信号をＡＤ変換器へ入力するアナログ信号として使用しているため、テスタなどの測定装置からのアナログ信号の入力を必要とせずに、ＡＤ変換器における変換動作をＬＳＩ上でテストすることができる。
【００４７】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００４８】
【発明の効果】
以上述べたようにこの発明によれば、アナログ／デジタル変換器の変換動作のテストを、少ない出力ピン数で、かつノイズの増大を抑えつつ容易に行うことができるテスト回路を備えた半導体集積回路を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のＡＤ変換器とそのテスト回路を搭載した半導体集積回路の構成を示す回路図である。
【図２】前記第１の実施の形態で用いられるアナログ信号ＡＮ、サンプリングクロックＣＬＫ、及び分周クロックＣＬＫＡを示す図である。
【図３】前記第１の実施の形態の半導体集積回路の動作を示す図である。
【図４】この発明の第２の実施の形態の半導体集積回路の構成を示す回路図である。
【図５】（ａ）は従来のＡＤ変換器を搭載した半導体集積回路に対して特性評価テストを実行する際の構成を示す図であり、（ｂ）はＡＤ変換器へ入力されるアナログ信号ＡＮとクロックＣＬＫを示す図である。
【符号の説明】
１１…ＡＤ変換器、１２…期待値生成回路、１３…エラー検出回路、１４…エラー情報保持回路、１５…エラー量保持回路、１６…ＤＡ変換器、１７…スイッチ回路、１８…分周回路、１９…デジタルコード生成回路、２０…スイッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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