(57)【要約】【課題】低温プロセスで熱酸化膜と比べて遜色のない膜質の酸化膜を形成する。【解決手段】半導体ウエハ２Ｗを構成する基板２Ｓの活性領域上の絶縁膜を除去した後、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜６ａを減圧ＣＶＤ法によって堆積する。この絶縁膜６ａは後にＭＩＳ・ＦＥＴのゲート絶縁膜を形成する膜である。続いて、その絶縁膜６ａに対して矢印で模式的に示すように酸素を含む雰囲気中においてプラズマ処理を施す（酸素プラズマ処理）。これにより、ＣＶＤ法で形成された絶縁膜６ａを、熱酸化膜で形成された絶縁膜と同等程度の膜質に改善できる。【選択図】    図１３
2004153037.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜の単体膜からなる絶縁膜、もしくはこれらの単体膜のうちの選択された２以上の膜の積層膜からなる絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記絶縁膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施す工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記プラズマ処理により半導体基板上に形成される酸化シリコン膜の厚さは、前記化学気相成長法で形成される絶縁膜の厚さの６０％を下限とし、前記絶縁膜の厚さの１４０％を上限とする範囲内にあることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記化学気相成長法で形成される絶縁膜を原子層成長法により形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記プラズマ処理は、酸素原子を含むイオンを主体とするプラズマの処理であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記プラズマ処理時の処理室内の圧力が１Ｐａ以上、２００Ｐａ以下であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記雰囲気が水を含有していることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記雰囲気は不活性ガスを有しており、その不活性ガスの流量が前記酸素原子を含む気体の流量よりも多いことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記化学気相成長法による成膜温度が７００℃以上であることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜の単体膜からなる絶縁膜、もしくはこれらの単体膜のうちの選択された２以上の膜の積層膜からなる絶縁膜を化学気相成長法により堆積する工程と、前記絶縁膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施す工程とを２回以上繰り返す工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記プラズマ処理は、酸素原子を含むイオンを主体とするプラズマの処理であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１または９記載の半導体装置の製造方法において、前記プラズマ処理はプラズマ中のイオンの割合の方がラディカルの割合よりも多いような状況下で行うことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１または９記載の半導体装置の製造方法において、前記半導体基板に、厚さの異なるゲート絶縁膜を有する電界効果トランジスタを形成する工程を有し、前記プラズマ処理が施される絶縁膜は、相対的に厚いゲート絶縁膜を形成する膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる相対的に厚い絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記相対的に厚い絶縁膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施す工程、
（ｃ）前記相対的に厚い絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記相対的に厚い絶縁膜をパターニングする工程。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
（ｄ）前記（ｃ）工程後、前記半導体基板に対して少なくとも熱酸化処理を施すことにより、前記半導体基板の薄膜形成領域に相対的に薄い絶縁膜を形成する工程、
（ｅ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記相対的に厚い絶縁膜のパターニング工程においては、その厚い絶縁膜が厚膜形成領域に隣接する分離領域にも残されるように形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記分離領域に溝型の分離部を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１７】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる相対的に厚い絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記相対的に厚い絶縁膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施す工程、
（ｃ）前記相対的に厚い絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記相対的に厚い絶縁膜をパターニングする工程、
（ｄ）前記半導体基板上に、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜の単体膜からなる絶縁膜、もしくはこれらの単体膜のうちの選択された２以上の膜の積層膜からなる絶縁膜からなる相対的に薄い絶縁膜を化学気相成長法により堆積する工程、
（ｅ）前記相対的に薄い絶縁膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施す工程、
（ｆ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、前記相対的に薄い絶縁膜は、半導体基板の分離領域をも覆うように形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、前記分離領域に溝型の分離部を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２０】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる相対的に厚い絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記相対的に厚い絶縁膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施す工程、
（ｃ）前記（ａ）および（ｂ）工程後の半導体基板上に、化学気相成長法により酸化シリコン膜からなる犠牲絶縁膜を堆積する工程、
（ｄ）前記相対的に厚い絶縁膜および犠牲絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記相対的に厚い絶縁膜をパターニングする工程、
（ｅ）前記（ｄ）工程時にエッチングマスクとして用いたレジスト膜を除去する際に、前記犠牲絶縁膜を選択的に除去する工程、
（ｆ）前記半導体基板上の薄膜形成領域に相対的に薄い絶縁膜を形成する工程、
（ｇ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項２１】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる相対的に厚い絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記相対的に厚い絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記相対的に厚い絶縁膜をパターニングする工程、
（ｃ）前記半導体基板および前記相対的に厚い絶縁膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施すことにより、前記半導体基板の薄膜形成領域に酸化シリコン膜からなる相対的に薄い絶縁膜を形成する工程、
（ｄ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項２２】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる絶縁膜を化学気相成長法により堆積する工程と、その堆積された絶縁膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施す工程とを２回以上繰り返すことにより積層膜を形成する工程、
（ｂ）前記積層膜で形成される相対的に厚い絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記積層膜をパターニングする工程、
（ｃ）前記半導体基板上の薄膜形成領域に相対的に薄い絶縁膜を形成する工程、
（ｄ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項２３】
不揮発性メモリセルを構成する第１ゲート電極と第２ゲート電極との間に第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜とを順に形成する際に、前記第１酸化シリコン膜と第２酸化シリコン膜の少なくとも一方を化学気相成長法により堆積する工程を有し、
前記第１もしくは第２酸化シリコン膜の堆積処理後、酸素原子を含む雰囲気中においてプラズマ処理を施すことを特徴とする半導体装置の製造方法。
【請求項２４】
不揮発性メモリセルを構成するゲート電極と半導体基板との間に、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜とを順に形成する際に、前記第１酸化シリコン膜と第２酸化シリコン膜の少なくとも一方を化学気相成長法により堆積する工程を有し、
前記第１もしくは第２酸化シリコン膜の堆積処理後、前記第１もしくは第２酸化シリコン膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施すことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、前記窒化シリコン膜は離散的電荷トラップ手段であることを特徴とする半導体装置の製造方法。
【請求項２６】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板に素子を形成する工程、
（ｂ）前記半導体基板上に、酸化シリコン膜からなる層間絶縁膜を化学気相成長法により堆積する工程、
（ｃ）前記層間絶縁膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施す工程、
（ｄ）前記層間絶縁膜上に配線を形成する工程。
【請求項２７】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜の単体膜からなる絶縁膜、もしくはこれらの単体膜のうちの選択された２以上の膜の積層膜からなる絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記絶縁膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施す工程。
【請求項２８】
請求項２７記載の半導体装置の製造方法において、前記プラズマ処理により半導体基板上に形成される酸化シリコン膜の厚さは、前記化学気相成長法で形成される絶縁膜の厚さの６０％を下限とし、前記絶縁膜の厚さの１４０％を上限とする範囲内にあることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２７記載の半導体装置の製造方法において、前記化学気相成長法で形成される絶縁膜を原子層成長法により形成することを特徴とする半導体装置の製造方法。
【請求項３０】
半導体基板上に、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜の単体膜からなる絶縁膜、もしくはこれらの単体膜のうちの選択された２以上の膜の積層膜からなる絶縁膜を化学気相成長法により堆積する工程と、前記絶縁膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施す工程とを２回以上繰り返す工程を有することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２７または３０記載の半導体装置の製造方法において、前記半導体基板に厚さの異なるゲート絶縁膜を有する電界効果トランジスタを形成する工程を有し、前記絶縁膜は、相対的に厚いゲート絶縁膜を形成する膜であることを特徴とする半導体装置の製造方法。
【請求項３２】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる相対的に厚い絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記相対的に厚い絶縁膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施す工程、
（ｃ）前記相対的に厚い絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記相対的に厚い絶縁膜をパターニングする工程。
【請求項３３】
請求項３２記載の半導体装置の製造方法において、
（ｄ）前記（ｃ）工程後、前記半導体基板に対して少なくとも熱酸化処理を施すことにより、前記半導体基板の薄膜形成領域に相対的に薄い絶縁膜を形成する工程、
（ｅ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項３４】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる相対的に厚い絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記相対的に厚い絶縁膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施す工程、
（ｃ）前記相対的に厚い絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記相対的に厚い絶縁膜をパターニングする工程、
（ｄ）前記半導体基板上に、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜の単体膜からなる絶縁膜、もしくはこれらの単体膜のうちの選択された２以上の膜の積層膜からなる絶縁膜からなる相対的に薄い絶縁膜を化学気相成長法により堆積する工程、
（ｅ）前記相対的に薄い絶縁膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施す工程、
（ｆ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項３５】
請求項３４記載の半導体装置の製造方法において、前記相対的に薄い絶縁膜は、前記半導体基板の分離領域をも覆うように形成することを特徴とする半導体装置の製造方法。
【請求項３６】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる相対的に厚い絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記相対的に厚い絶縁膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施す工程、
（ｃ）前記（ａ）および（ｂ）工程後の半導体基板上に、化学気相成長法により酸化シリコン膜からなる犠牲絶縁膜を堆積する工程、
（ｄ）前記相対的に厚い絶縁膜および犠牲絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記相対的に厚い絶縁膜をパターニングする工程、
（ｅ）前記（ｄ）工程時にエッチングマスクとして用いたレジスト膜を除去する際に、前記犠牲絶縁膜を選択的に除去する工程、
（ｆ）前記半導体基板上の薄膜形成領域に相対的に薄い絶縁膜を形成する工程、
（ｇ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項３７】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる相対的に厚い絶縁膜を化学気相成長法により堆積する工程、
（ｂ）前記相対的に厚い絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記相対的に厚い絶縁膜をパターニングする工程、
（ｃ）前記半導体基板および前記相対的に厚い絶縁膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施すことにより、前記半導体基板の薄膜形成領域に酸化シリコン膜からなる相対的に薄い絶縁膜を形成する工程、
（ｄ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項３８】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に、酸化シリコン膜からなる絶縁膜を化学気相成長法により堆積する工程と、その堆積された絶縁膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施す工程とを２回以上繰り返すことにより積層膜を形成する工程、
（ｂ）前記積層膜で形成される相対的に厚い絶縁膜が前記半導体基板上の少なくとも厚膜形成領域に残されるように前記積層膜をパターニングする工程、
（ｃ）前記半導体基板上の薄膜形成領域に相対的に薄い絶縁膜を形成する工程、
（ｄ）前記厚膜形成領域および薄膜形成領域にゲート電極を形成する工程。
【請求項３９】
不揮発性メモリセルを構成する第１ゲート電極と第２ゲート電極との間の絶縁膜を形成する際に、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜とを順に形成する際に、前記第１酸化シリコン膜と第２酸化シリコン膜の少なくとも一方を化学気相成長法により堆積する工程を有し、
前記第１もしくは第２酸化シリコン膜の堆積処理後、前記第１もしくは第２酸化シリコン膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施すことを特徴とする半導体装置の製造方法。
【請求項４０】
不揮発性メモリセルを構成するゲート電極と半導体基板との間に、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜とを順に形成する際に、前記第１酸化シリコン膜もしくは第２酸化シリコン膜の少なくとも一方を化学気相成長法により堆積する工程を有し、
前記第１もしくは第２酸化シリコン膜の堆積処理後、前記第１もしくは第２酸化シリコン膜に対して、酸素原子を含む雰囲気中において、圧力が１〜２００Ｐａの条件下でプラズマ処理を施すことを特徴とする半導体装置の製造方法。
【請求項４１】
請求項４０記載の半導体装置の製造方法において、前記窒化シリコン膜は離散的電荷トラップ手段であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、半導体装置を構成する絶縁膜の形成方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置には、同一の半導体基板に厚さの異なる２種以上のゲート絶縁膜を有するＭＩＳ・ＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を持つものがある。一般に相対的に高い電圧が印加される高耐圧ＭＩＳ・ＦＥＴには、相対的に厚いゲート絶縁膜を有するＭＩＳ・ＦＥＴを用いている。例えばフラッシュメモリ等のような不揮発性メモリでは、情報の書き込み、消去動作の際に、絶縁された電極（浮遊電極）に電荷を蓄積することにより情報を記憶するので、その電荷を浮遊電極に注入するのに、例えば２０〜２６Ｖ程度の高電圧が必要である。このため、その高電圧が印加されるＭＩＳ・ＦＥＴを中心にゲート絶縁膜には、上記高電圧の印加に耐えるべく、例えば２０〜３０ｎｍ程度の厚さが必要とされる。
【０００３】
なお、ゲート絶縁膜を化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法で形成する技術については、例えば本出願人により出願された特開平１１−１７７０４７号公報に記載されている（例えば、特許文献１参照）。また、発明者が検討した技術には、ＣＶＤ法により形成した絶縁膜を４００℃で原子状酸素（Ｏ＊）に曝すことにより、その絶縁膜のフッ酸溶液中でのエッチングレートを熱酸化膜並みのエッチングレートにできることが開示されている（例えば、非特許文献１参照）。
【０００４】
【特許文献１】
特開平１１−１７７０４７号公報
【０００５】
【非特許文献１】
ＵＣＳクロージング記念シンポジウム、「半導体が拓く新世紀に向けて」、２０００年９月２４日（日）〜２５（月）、ホテルイースト２１東京に於いて、ＵＣＳ半導体基盤技術研究会主催、ｐ．３８−５１（特にｐ．４９の図７４参照）。
【０００６】
【発明が解決しようとする課題】
ところで、不揮発性メモリにおいては使用電圧が高いためにＭＩＳ・ＦＥＴのゲート絶縁膜が厚く、同膜を熱酸化により形成する際に素子分離部の側壁が酸化され体積膨張するために大きな応力が生じる結果、半導体基板に欠陥が生じ接合のリーク電流が増加することにより書き込み電圧が低下して書き込み時間が長くなる等、素子特性が損なわれるという問題がある。
【０００７】
他方で、浮遊電極の上等、半導体基板以外の部位において熱酸化膜と同等の膜質を有する酸化シリコン膜が必要とされているが、下地が半導体基板ではないので熱酸化法により高品質の酸化シリコン膜を形成することが困難である。
【０００８】
これら問題を解決すべく酸化シリコン膜をＣＶＤ法で形成した場合には、そのままでは充分な膜質が得られないので膜形成後の熱処理により膜質の改善を図ることになるが、その効果は十分でなく熱酸化膜に近い膜質を得ることは困難であるという問題がある。
【０００９】
本発明の目的は、半導体装置の製造工程において、熱酸化膜と比べて遜色のない膜質のシリコン酸化膜を熱酸化によらず形成することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、半導体基板上にＣＶＤ法により形成した酸化膜に対して、酸素原子を含む低圧下の雰囲気中においてプラズマ処理を施すものである。
【００１３】
また、プラズマ中のイオンを含む状況下でプラズマ処理を施すものである。
【００１４】
また、低圧下の雰囲気中においてプラズマ処理を施すものである。
【００１５】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、一般にプラズマは特定のガス（処理ガス）に置換した反応室内に必要に応じて処理ガスを補充しつつ、高周波電界等の作用によりガスを電離させて生成するが、現実には完全に処理ガスで置換することはできない。よって、本願では、例えば酸素プラズマと称しても、完全な酸素プラズマを意図するものではなく、そのプラズマ内に含まれる不純物ガス（窒素、二酸化炭素、水蒸気等）の存在を排除するものではない。同様に、言うまでもないことであるが、プラズマ中に他の希釈ガスや添加ガスを含むことを排除するものではない。また、「酸化シリコン膜からなる」、または「酸化シリコン膜を主材料とする」あるいは「酸化シリコン系の」と表現した場合、主成分として酸化シリコン膜が用いられていることを意図する。すなわち、一般に酸化シリコン膜を成膜する処理であっても、不純物が含まれることは当然であり、添加物や不純物も酸化シリコン膜からなる部材に含まれることを排除するものではない。また、上記の表現には、酸化シリコン膜からなる部材の表面に他の材料からなる絶縁膜が形成された積層構造も含むものである。これは酸化シリコン膜に限らず、その他の絶縁膜、例えば窒化シリコン等でも同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、電界効果トランジスタであるＭＩＳ・ＦＥＴ（ＭＯＳ・ＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ＴｒａｎｓｉｓｔｏｒをＭＩＳ・ＦＥＴの下位概念として含む）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１６】
（実施の形態１）
本発明者は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積した酸化シリコン膜（ＳｉＯ２等）に対して、酸素（Ｏ２）を主要ガスとして含む雰囲気中でプラズマ処理（酸素プラズマ処理）を施す場合、プラズマ中のイオン、特に酸素イオン（Ｏ＋もしくはＯ２＋）の作用が、上記酸化シリコン膜の膜質を改善させる上で重要であることを初めて見出した。これは、プラズマ中のイオンが、上記酸化シリコン膜に衝突した時の物理的（機械的）な衝撃により、酸化シリコン膜の構成原子に再配置が生じ、酸化シリコン膜の膜質が改善するものと想定される。以下、本発明者が本実施の形態の有効性を検証するために行った実験結果を図１〜図１０により説明する。なお、以下、プラズマによるラディカルな酸素を酸素ラディカル（Ｏ＊）と略す。
【００１７】
図１および図２においては、まず、素子分離領域が形成されたｐ型のシリコン（Ｓｉ）基板上に、減圧ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ：以下、ＬＰＣＶＤと略す）法により二酸化シリコン換算膜厚で厚さ４ｎｍ程度となるように形成した酸化シリコン（ＳｉＯ２等）膜に対して、例えば圧力６７Ｐａの酸素プラズマ処理を施した膜をゲート絶縁膜とするｎ型ゲートＭＯＳキャパシタを作成し実験試料とした。これら試料においては上記酸素プラズマ処理の処理時間が種々異なっており、ＬＰＣＶＤ法により堆積された酸化シリコン膜（以下、ＬＰＣＶＤ酸化シリコン膜ともいう）の形成されていないシリコン基板上には上記酸素プラズマ処理により二酸化シリコン換算膜厚で３〜５ｎｍ程度の厚さの酸化シリコン膜が成長した。続いて、上記ｎ型ゲートＭＯＳキャパシタを、例えば１２５℃に保持し、そのゲート絶縁膜中の電界強度が−１０ＭＶ／ｃｍとなるようにゲート電極に一定の負電圧を所定の時間付加した後に容量電圧特性を測定する操作を繰り返すことにより、フラットバンド電圧（ＶＦＢ）の経時変化を調べた。この実験において上記酸化シリコン膜の成膜方法として選択した減圧ＣＶＤ法は、成膜時の圧力を大気圧（常圧）よりも低い状態で行うＣＶＤ法であり、比較的良好な膜質の酸化シリコン膜を形成可能であることが知られている。
【００１８】
図１は、上記フラットバンド電圧の初期値（電圧ストレスを付加する前の値）からの変化量を、電圧ストレスを付加した累積時間の関数として示したものである。上記酸素プラズマ処理を施していないＬＰＣＶＤ酸化シリコン膜においては、電圧ストレスの累積時間が１秒となる以前に破壊している（図１の＋印参照）。これに対して、酸素プラズマ処理を施したＬＰＣＶＤ酸化シリコン膜においては充分な破壊寿命を有していることが分かる。また、酸素プラズマ処理によりフラットバンド電圧の変動量が熱酸化膜（図１の黒丸印参照）と同等のレベルまで減少していることが分かる。また、シリコン基板の酸化量が二酸化シリコン換算膜厚で５ｎｍ程度以上となる処理時間に対してはフラットバンド電圧の変動量（ΔＶＦＢ）が増加し始めるので、酸素プラズマ処理はシリコン基板の酸化量がＬＰＣＶＤ酸化シリコン膜の厚さの３０％増となる範囲内に止めておくのが望ましい。しかし、シリコン基板上の酸化シリコン膜の厚さがＬＰＣＶＤ酸化シリコン膜の厚さの３０％増以上である場合においてもフラットバンド電圧の変動量は実用上問題となるレベルではないので、そのような酸素プラズマ処理の有効性を否定するものではない。このように過剰な酸素プラズマ処理によりフラットバンド電圧の変動量が増加する現象は本発明者が初めて見出したものであるが、本発明者の検討によれば、その現象は、ＬＰＣＶＤ酸化シリコン膜の下に存在するシリコン基板の酸化が進行することにより、酸化シリコン膜とシリコン基板との界面の応力が増加する結果、キャリアトラップが増加することに起因すると想定される。
【００１９】
次に、図２は、図１の容量電圧特性に代えて電流電圧特性（ゲート絶縁膜のリーク電流）を測定した結果を示している。一般的に酸化シリコン膜においては電圧ストレスの付加により、低い（絶対値が小さい）ゲート電圧に対してもゲート絶縁膜のリーク電流が顕在するようになり、不揮発性メモリにおいて情報記憶を担う蓄積電荷が消失するという問題が生じる。図２には、例えば１μＡ／ｃｍ２のリーク電流をもたらすゲート電圧の下でゲート絶縁膜中に誘起される電界強度の初期値からの変動量を示してある。上記電界強度の変化量は、上記酸素プラズマ処理を施すことより、熱酸化で形成した酸化シリコン膜と同等レベルにまで大きく減少する。電界強度の変動量に関しては、酸素プラズマ処理の処理時間が短い（図２においてはシリコン基板の酸化量が３ｎｍ程度以下）場合には、電界強度の変動が完全に防止される訳ではないが、実用上問題とならないレベルにまで改善されている点に変わりはない（図２の白丸印参照）。したがって、図１および図２を総合すると、形成したＬＰＣＶＤ酸化シリコン膜の厚さとほぼ同程度の厚さの酸化シリコン膜がシリコン基板上に形成されるように酸素プラズマ処理の処理時間を設定するのが効果的であり、酸素プラズマ処理によりシリコン基板上に形成される酸化シリコン膜の厚さがＬＰＣＶＤ酸化シリコン膜の厚さの３０％減〜３０％増の範囲内にあるように処理時間を調整すると、より一層効果的であることが多いことが本発明者の検討結果により初めて見出された。
【００２０】
次に、図３および図４は、上記酸素プラズマ処理時の圧力を上記６７Ｐａに代えて２６７Ｐａで行ったものを試料として上記図１および図２で説明したのと同様の測定を行った結果をそれぞれ示したものである。これらの図から分かるように、酸素プラズマ処理圧力が高い場合には、酸素プラズマ処理により低圧力の場合と同程度にまでシリコン基板が酸化されているにもかかわらず短時間で絶縁破壊が生じており、ＬＰＣＶＤ酸化シリコン膜の改質が充分になされていないことが本発明者によって初めて見出された。本発明者は、このような差が生じる原因を以下のように考えている。すなわち、プラズマの圧力が低い場合には、プラズマ中のイオンのラディカルに対する比が、高圧力下の場合と比較して増大するが、この酸素プラズマ中のイオン（主として酸素イオン（Ｏ＋もしくはＯ２＋）であるが、酸素以外のガスを添加した場合は、その添加ガスによるイオンも含む）が加速されてＬＰＣＶＤ酸化シリコン膜に衝突し、その物理的（機械的）な衝撃により、ＬＰＣＶＤ酸化シリコン膜の一部が破壊され、ＬＰＣＶＤ酸化膜の構成原子に再配置が生じ、より安定な結合を形成する結果、ＬＰＣＶＤ酸化シリコン膜に、より強固な構造が形成されるものと考えている。これに対して、プラズマの圧力が高い場合には、プラズマ中のイオンのラディカルに対する比が、低圧力の場合と比較して低下するために、上記再配置が充分に行われないために充分な改質効果が得られないものと想定される。すなわち、酸素ラディカル（Ｏ＊もしくはＯ２＊）もＬＰＣＶＤ酸化シリコン膜の改質に寄与していると想定できるが、酸素ラディカルでは、充分な膜質（ゲート絶縁耐圧）の改善にはならないことを本発明者が初めて見出した。前記非特許文献１では、「ＣＶＤ酸化膜を酸素ラディカル（Ｏ＊もしくはＯ２＊）に曝す処理により、その酸化膜のフッ酸溶液中でのエッチング速度を減少できる」旨の記載があるが、上記酸素ラディカル処理では、酸化シリコン膜の膜質（ゲート絶縁耐圧）を改善させることは困難であると思料できる。このように、本発明者は、酸化膜の膜質改善にはプラズマ中のイオンの働きが重要であり、単純に酸素プラズマ処理を施しても充分な膜質改善の効果を得ることは難しいことを初めて見出した。
【００２１】
図５および図６は、それぞれ図１および図２の酸素プラズマ処理において処理圧力を変えて作成した試料を用いて同様な測定を行った結果を示したものである。ここでは、処理圧力が異なってもシリコン基板上に形成される酸化シリコン膜の厚さが二酸化シリコン換算膜厚で４ｎｍ程度となるように処理時間を調整してある。これらの図から、酸素プラズマ処理の処理圧力を２００Ｐａ以下とすれば良好な改質効果が得られる。また、処理圧力を１Ｐａ以下とするとプラズマが不安定になったり、処理室内の残留気体の影響を受けやすくなったりするので、酸素プラズマ処理の効果や再現性に問題が生じる可能性が高くなり好ましくない。本発明者の検討によれば、プラズマ処理に最適な圧力は、プラズマ処理装置や他の条件等により変動するので限定するのは難しいが、作用的にはプラズマ中のイオンによる膜質改善が行われる範囲であり、本発明者が行った実験では、１Ｐａ以上で、２００Ｐａ以下の範囲、好ましくは、６７Ｐａ以上、１３３Ｐａ以下の範囲を例示できる。
【００２２】
次に、厚いＬＰＣＶＤ酸化シリコン膜に対するプラズマ処理時間依存性について説明する。図７および図８は、ＬＰＣＶＤ法により形成した厚さ１７ｎｍ（二酸化シリコン換算膜厚）程度の酸化シリコン膜に対してプラズマ処理を施したものに対して、上記酸化シリコン膜中の電界が−８．７ＭＶ／ｃｍとなるようにストレス電圧を印加した際の、フラットバンド電圧の変動量と、リーク電流が一定となる電界強度の変動量とをそれぞれ示している。プラズマ処理の圧力は、例えば６７Ｐａ程度である。また、図８は、リーク電流が０．１μＡ／ｃｍ２となる電界強度について調べた結果を示している。これらの図においては、プラズマ処理する際の雰囲気が酸素の場合と水蒸気を含有した酸素の場合との結果を比較して示している。いずれの雰囲気の場合においても処理量の増加とともに電圧ストレスによる特性の変動が減少している。図７および図８においては、プラズマ処理によるシリコン基板上の酸化量がいずれもＣＶＤ法により形成した直後の酸化シリコン膜よりも薄く、このような処理範囲において処理量とともに改善効果が増加する点は、上記図１および図２の場合と同様である。図８に示した電界強度変化は負であるので、電圧ストレスにより、リーク電流が流れ難くなっている。リーク電流を減らすという観点からは変動の大きい方が望ましいように思われるが、不揮発性メモリのトンネル酸化膜等に用いた場合には書き込みおよび消去の速度の低下をもたらすので問題である。
【００２３】
次に酸素プラズマ処理時の雰囲気との関係について説明する。雰囲気については、特に上記図７に示すフラットバンド電圧の変動に関して、酸素雰囲気よりも水分を含有した酸素雰囲気の方がより一層良好な結果を得ることができる。
【００２４】
次にＣＶＤ酸化シリコン膜の膜質との関係について説明する。図９および図１０は、ＣＶＤ酸化シリコン膜の形成を低温で行った場合と高温で行った場合との結果を比較して示している。低温での膜形成では、例えば反応気体にテトラエチルオルソシリケート（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：ＴＥＯＳ、Ｓｉ（ＯＣ２Ｈ５）４）を用い６８０℃で行った。高温での膜形成では、例えばモノシラン（ＳｉＨ４）とＮ２Ｏとを含有する混合気体を用いて８００℃で行った。なお、図１〜図８においては、全て高温形成の酸化シリコン膜を用いている。
【００２５】
図９および図１０においては、ＣＶＤ法で形成した酸化シリコン膜の厚さが低温形成で５ｎｍ程度、高温形成で４ｎｍ程度と異なっているが、酸素プラズマ処理によりシリコン基板上に形成される酸化シリコン膜の厚さをそれぞれの膜厚に揃えてある。ＣＶＤ法による膜形成を低温で行った場合には、電圧ストレスによるフラットバンド電圧に関してあまり改善されておらず（図９の四角印参照）、本実施の形態の目的を達成するためには高温形成の酸化シリコン膜を用いることが望ましいことが分かる（図９の三角印参照）。
【００２６】
また、酸化シリコン膜の成膜方法として、通常のＬＰＣＶＤ法に代えて原子層成長ＣＶＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）を用いた場合には、高温形成の場合に勝るとも劣らない結果が得られた。また、上記原子層成長ＣＶＤ法を採用した場合は、用途によっては上記酸素プラズマ処理を施さずに使用することも可能である。
【００２７】
また、図９および図１０には、プラズマを用いずに通常の熱酸化処理を施した場合の結果も示しておいた。この熱酸化処理の場合も、シリコン基板上に形成される酸化シリコン膜の厚さがＣＶＤ法で形成した酸化シリコン膜の厚さと等しくなるように処理時間を調整してある。この場合の熱酸化処理の雰囲気は水分と酸素との混合気体である。これらの図から、熱酸化処理は、絶縁耐圧を向上させる効果はあるもののフラットバンド電圧の変動や所定のリーク電流に対応する電界強度の変動を防止する効果に劣り、本実施の形態の酸素プラズマ処理が従来に無い効果を発揮していることが分かる。
【００２８】
次に、図１１は、本実施の形態の酸素プラズマ処理で使用したプラズマ処理装置１の一例を示している。プラズマ処理装置１は、高周波電源１ａ、整合器１ｂ、アンテナ１ｃ、反応槽１ｄ、処理台１ｅ、反応気体導入口１ｆおよび排気口１ｇを有している。高周波電源１ａは、例えば２．４５ＧＨｚの高周波電力を発生させることが可能な構造とされている。高周波電源１ａで生じた高周波電力は整合器１ｂを通じて、反応槽１ｄの外部に設置されたアンテナ１ｃに伝送される。アンテナ１ｃは、例えばＲＬＳＡ（Ｒａｄｉａｌ  Ｌｉｎｅ  Ｓｌｏｔ  Ａｎｔｅｎｎａ）方式のアンテナを採用しており、反応槽１ｄ内に対して円偏波マイクロ波を放射することが可能な構造とされている。このアンテナ１ｃから反応槽１ｄ内に放射されたマイクロ波により、処理台１ｅ上の半導体ウエハ２Ｗの主面とアンテナ１ｃとの間の反応槽１ｄ内にプラズマＰＬが生成される構成とされている。プラズマ励起部とプロセス空間とが分離されるように、半導体ウエハ２Ｗがプラズマ励起部からの拡散プラズマ領域に配置されるようになっている。これにより、半導体ウエハ２Ｗの主面のパターンに依存しない面内均一性を有するプロセスとすることができる。本装置においては、半導体ウエハ２Ｗの主面に照射されるイオンのエネルギーが１ｅＶ程度以下とされるようになっている。このため、半導体ウエハ２Ｗの主面にダメージが生じないようにすることができる。処理台１ｅにはヒータが設けられ、プラズマ処理中の半導体ウエハ２Ｗの温度が、例えば４００℃程度にされるようになっている。酸素（Ｏ２）を主要なガスとして含む処理ガスは、反応気体導入口１ｆを通じて反応槽１ｄ内の半導体ウエハ２Ｗの主面上方に供給される。半導体ウエハ２Ｗの主面に対向するようにシャワープレートを配置し、そのシャワープレートを通じて半導体ウエハ２Ｗの主面に均一に処理ガスを供給するようにしても良い。使用済みの処理ガスは半導体ウエハ２Ｗの周辺の排気口１ｇを通じて均一に排気される構成とされている。
【００２９】
次に、本実施の形態の半導体装置の製造方法の一例を図１２〜図１７により説明する。図１２〜図１７は、本実施の形態１の半導体装置の製造工程中における半導体ウエハ２Ｗの要部断面図である。なお、符号Ａ１は薄膜形成領域、Ａ２は厚膜形成領域、Ａ３は分離領域をそれぞれ示している。
【００３０】
まず、図１２に示すように、平面略円形状の半導体ウエハ２Ｗを構成するｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、基板という）２Ｓの主面（デバイス形成面）の分離領域Ａ３に、例えば浅溝型の素子分離部（Ｓｈａｌｌｏｗ  Ｇｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ：ＳＧＩまたはＳｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）３を形成する。続いて、基板２Ｓの主面の素子分離部３に囲まれた活性領域上に、例えば酸化シリコン膜からなる絶縁膜４を熱酸化法等によって形成する。この絶縁膜４は、後述のイオン打ち込み処理に際して半導体ウエハ２Ｗを保護する機能を有している。その後、絶縁膜４を介して基板２Ｓに、ｐウェルＰＷＬおよびｎウェルＮＷＬを形成するためのイオン打込みをそれぞれ別々のフォトレジストパターンをマスクにして行い、さらに、しきい値電圧を調節する作用のある半導体領域５ａ，５ｂを形成するためのイオン打込みをそれぞれ別々のフォトレジストパターンをマスクにして行う。
【００３１】
次いで、絶縁膜４をフッ酸を含む溶液中にて除去した後、図１３に示すように、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜６ａを二酸化シリコン換算膜厚で２０ｎｍ程度の厚さになるようにＬＰＣＶＤ法により堆積する。この絶縁膜６ａは後にゲート絶縁膜となる絶縁膜である。この絶縁膜６ａの堆積時の処理温度は、例えば８００℃程度である。続いて、半導体ウエハ２Ｗを上記したプラズマ処理装置１に収容した後、半導体ウエハ２Ｗの主面上の絶縁膜６ａに対して図１３の矢印で模式的に示すように前記した酸素プラズマ処理を施す。酸素プラズマ処理時の半導体ウエハ２Ｗの温度は、例えば４００℃程度の低温である。また、酸素プラズマ処理時の処理ガスは、例えば酸素（Ｏ２）等のような主要ガスと、アルゴン（Ａｒ）等のような希釈ガスとの混合ガス（Ｏ２／Ａｒ）を用いている。この時の酸素流量は、例えば１０ｃｃ／ｍｉｎ程度、アルゴン流量は、例えば１０００〜２０００ｃｃ／ｍｉｎ程度とされている。すなわち、酸素流量＜希釈ガス流量とされている。本発明者の実験によれば、あまり酸素流量が多い（例えば２００ｃｃ／ｍｉｎ程度）と、上記高圧力の場合と同様にゲート絶縁耐圧の不良発生率が増加することが初めて見出されている。ここで希釈ガスを添加したのは、励起（イオン化またはラディカル化）したい分子（ここでは酸素のことであり、対象分子という）よりも励起され易い分子（ここではアルゴンのことであり、添加分子という）を処理ガス中に添加することにより、反応分子の励起種（イオンやラディカル）の密度を変化させ、その添加分子のエネルギーをも用いて対象分子を間接的に励起させることで、対象分子の励起効率を高めることができ、処理効率を向上させることができるからである。また、添加分子自体による物理的衝撃（例えばスパッタリング）も、ＬＰＣＶＤ酸化シリコン膜の膜質改善に寄与していると想定されるからである。ただし、処理ガスは、上記のものに限定されるものではなく種々変更可能である。例えばオゾン（Ｏ３）の単体ガス、酸素（Ｏ２）の単体ガス、水蒸気（Ｈ２Ｏ）、ＮＯの単体ガスまたはＮ２Ｏの単体ガスでも良い。また、処理ガスは、水素（Ｈ２）と酸素との混合ガス（プラズマ中でＨ２Ｏを形成）、水蒸気（Ｈ２Ｏ）と酸素との混合ガス、ＮＯガスと酸素との混合ガスまたはＮ２Ｏと酸素との混合ガスでも良い。また、上記単体ガスまたは混合ガスを不活性ガス（ヘリウム（Ｈｅ）、アルゴン、クリプトン（Ｋｒ）またはキセノン（Ｘｅ））により希釈したガスでも良い。本発明者の検討によれば、ＬＰＣＶＤ酸化シリコン膜の膜質改善という観点からすると処理ガス種としての有効性は以下のような順序と思料される。すなわち、（Ｈ２／Ｏ２／Ａｒ）＝（Ｈ２／Ｏ２／Ｋｒ）＝（Ｈ２／Ｏ２／Ｈｅ）＝（Ｈ２Ｏ／Ｏ２／Ａｒ）＝（Ｈ２Ｏ／Ｏ２／Ｋｒ）＝（Ｈ２Ｏ／Ｏ２／Ｈｅ）＝（Ｈ２Ｏ／Ａｒ）＝（Ｈ２Ｏ／Ｋｒ）＝（Ｈ２Ｏ／Ｈｅ）＞（Ｏ３／Ａｒ）＝（Ｏ３／Ｋｒ）＝（Ｏ３／Ｈｅ）＞（Ｏ２／Ａｒ）＝（Ｏ２／Ｋｒ）＝（Ｏ２／Ｈｅ）＞Ｏ３＞Ｏ２＞ＮＯ＞Ｎ２Ｏである。なお、現状のオゾン発生装置から発生するオゾンの濃度は１０％程度であり、残りの９０％は酸素なので、あえてオゾンと酸素との混合ガスを処理ガスとして例示していないが、オゾンと酸素との混合ガスを排除するものではない。また、酸素プラズマ処理時の処理室内の圧力は前記した通りである。
【００３２】
このような酸素プラズマ処理を施すことにより、上記のようにプラズマ中のイオンおよびラディカルの働きにより、ＬＰＣＶＤ法で形成された絶縁膜６ａの膜質を熱酸化法で形成された酸化シリコン膜と同等の膜質に改善することができた。また、半導体ウエハ２Ｗの主面に対する酸素プラズマ中のイオンの照射エネルギーを比較的低くできる（数ｅＶ程度）ので、半導体ウエハ２Ｗの主面および絶縁膜６ａに対して低ダメージで、絶縁膜６ａの改善処理が可能である。
【００３３】
次いで、図１４に示すように、薄膜形成領域Ａ１に開口部を有し、厚膜形成領域Ａ２およびその周辺の分離領域Ａ３の少なくとも一部を覆うようなフォトレジストパターン（以下、レジストパターンという）ＰＲ１を形成した後、そのレジストパターンＰＲ１から露出する上記絶縁膜６ａをフッ酸を含む溶液中にて除去する。レジストパターンＰＲ１に被覆されていない分離領域３には絶縁膜６ａが形成されているので、露出している素子分離部３の埋込み絶縁膜の上部が上記エッチング処理の際に除去され窪んでしまうのを低減または防止することができる。素子分離部３の上部が窪むと、素子分離部３の溝の上部側面の基板２Ｓが露出され、その露出部には続く熱酸化処理で厚さが８ｎｍ程度の薄い熱酸化膜が形成されるのみである。その上、素子分離部３の窪みにより露出された溝の上部側面の基板２Ｓには、しきい値電圧調整用の不純物は打ち込まれない。このため、その溝の上部側面にゲート電極が重なると、ＭＩＳのしきい値電圧が低くなりオフ電流が増加する結果、ＭＩＳのスイッチング特性が劣化するという問題が生じる。これに対して、本実施の形態では、素子分離部３の上部が窪むのを低減または防止できるので、ＭＩＳのスイッチング特性を大きく改善することが可能となる。
【００３４】
続いて、レジストパターンＰＲ１をアッシング法によって除去した後、洗浄処理を行う。ここで、絶縁膜６ａは上記のようにＬＰＣＶＤ法で形成されているが、本実施の形態１では、絶縁膜６ａに対して酸素プラズマ処理を施すことにより絶縁膜６ａの膜質が熱酸化膜と同等程度までに改善されていることにより、上記レジストパターン除去後の洗浄処理の際に、後に厚膜形成領域のＭＩＳのゲート絶縁膜となる絶縁膜６ａがエッチングされたり、損傷を受けたりするのを低減または防止することができる。このように、素子分離部３に熱酸化膜と同等の膜質を有する絶縁膜６ａが形成されていることは、素子分離部３の埋込み絶縁膜の落ち込み量を低減し、ＭＩＳのスイッチング特性の異常を防止する上で、重要な役割を果たしている。
【００３５】
次いで、例えば二酸化シリコン換算膜厚で８ｎｍ程度の厚さの酸化シリコン膜が基板２Ｓの露出面に形成されるように半導体ウエハ２Ｗに対して熱酸化処理を施す。これにより、図１５に示すように、薄膜形成領域Ａ１に、例えば二酸化シリコン換算膜厚で８ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜７ａを形成する。この時、同時に厚膜形成領域Ａ２において絶縁膜６ａが接する基板２Ｓの界面に、例えば二酸化シリコン換算膜厚で５ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜７ｂを形成する。すなわち、上記熱酸化処理により、厚膜形成領域Ａ２の基板２Ｓ上の絶縁膜６ａ，７ｂの総厚は、例えば二酸化シリコン換算膜厚で２５ｎｍ程度となる。絶縁膜７ａは、薄膜形成領域Ａ１のＭＩＳのゲート絶縁膜であり、絶縁膜６ａ，７ｂの積層膜は、厚膜形成領域Ａ２のＭＩＳのゲート絶縁膜である。
【００３６】
続いて、図１６に示すように、ゲート電極８ａおよびキャップ絶縁膜９を形成する。薄膜形成領域Ａ１および厚膜形成領域Ａ２のゲート電極８ａは、同じ多結晶シリコン膜等をフォトリソグラフィ（以下、リソグラフィという）技術およびドライエッチング技術によりパターニングして形成されている。キャップ絶縁膜９は、例えば酸化シリコン膜からなり、ゲート電極８ａのパターニングと同工程でパターニングされている。その後、相対的に低不純物濃度の半導体領域１０ａ，１１ａを形成するためのイオン打ち込みをそれぞれ別々のレジストパターンをマスクとして行う。半導体領域１０ａは、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されてｎ型に形成され、半導体領域１１ｂは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）が導入されてｐ型に形成されている。その後、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性エッチングによりエッチバックすることにより、ゲート電極８ａおよびキャップ絶縁膜９の側面にサイドウォール１２を形成する。その後、相対的に高不純物濃度の半導体領域１０ｂ，１１ｂを形成するためのイオン打ち込みをそれぞれ別々のレジストパターンをマスクとして行う。半導体領域１０ｂは、例えばリンまたはヒ素が導入されてｎ＋型に形成され、半導体領域１１ｂは、例えばホウ素または二フッ化ホウ素が導入されてｐ＋型に形成されている。このようにしてＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するソースおよびドレイン用の半導体領域１０ａ，１０ｂ，１１ａ，１１ｂを形成して薄膜形成領域Ａ１に、例えばｎＭＩＳＱｎを形成し、厚膜形成領域Ａ２に、例えばｐＭＩＳＱｐを形成する。ｎＭＩＳＱｎは、相対的に低い電源電圧で駆動し、相対的に速い動作速度が要求されるようなＭＩＳを例示し、ｐＭＩＳＱｐは、相対的に高い電源電圧で駆動し、高速動作が要求されないようなＭＩＳを例示している。ただし、これは例示であり、薄膜形成領域Ａ１にｐＭＩＳが形成される場合もあるし、厚膜形成領域Ａ２にｎＭＩＳが形成される場合もある。
【００３７】
次いで、図１７に示すように、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜１３ａをＣＶＤ法または塗布法によって堆積した後、その絶縁膜１３ａに半導体領域１０ｂ，１１ｂやゲート電極８ａの一部が露出するようなコンタクトホール１４を形成する。その後、半導体ウエハ２Ｗの主面上に、例えば窒化チタン（ＴｉＮ）等からなる相対的に薄い導体膜を堆積した後、その上にタングステン等からなる相対的に厚い金属膜を堆積し、さらにこれらの積層膜がコンタクトホール１４内のみに残されるようにその積層膜をエッチバック法またはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって除去することでコンタクトホール１４内にプラグ１５ａを形成する。その後、半導体ウエハ２Ｗの主面上に、例えばアルミニウム（Ａｌ）またはアルミニウム合金からなる金属膜をスパッタリング法等によって堆積した後、これをリソグラフィ技術およびドライエッチング技術によりパターニングすることで配線１６ａを形成する。このようにして、同一の基板２Ｓにゲート絶縁膜の厚さが異なるｎＭＩＳＱｎおよびｐＭＩＳＱｐを備えた半導体装置を完成させた。
【００３８】
このように、本実施の形態１においては、ＬＰＣＶＤ法による酸化シリコン膜につきもののゲート絶縁信頼性（ゲート絶縁耐性）の劣化は上記酸素プラズマ処理により問題とならないレベルにまで改善された。しかも、基板２Ｓをあまり酸化させることなく厚いゲート酸化膜を形成しているので、素子分離部３の溝側壁の酸化量を従来より大きく減少させることができ、結晶欠陥の数を問題とならない程度にまで減少させることができた。また、比較的低い温度条件（８００℃以下）で厚膜形成領域Ａ２のＭＩＳのゲート絶縁膜の成膜および改質が可能なので、既に基板２Ｓに導入されている不純物の再拡散を低減または防止でき、その不純物濃度プロファイルをより所望の状態にすることができる。また、半導体ウエハ２Ｗの主面に対する酸素プラズマ中のイオンの照射エネルギーを比較的低くできる（数ｅＶ程度）ので、半導体ウエハ２Ｗの主面および絶縁膜６ａに対して低ダメージで、絶縁膜６ａの改善処理が可能であった。さらに、素子分離部３の埋込み絶縁膜の厚さを、ほぼゲート酸化膜形成工程以前の値に維持することができたので、素子分離部３の埋込み絶縁膜の落ち込み量を従来よりも減少させることができ、その結果、ＭＩＳのスイッチング特性の異常も大きく改善することができた。したがって、半導体装置の信頼性や性能を向上させることができた。
【００３９】
上記酸素プラズマ処理は軽度であると膜全体が改質されないので充分な絶縁信頼性が得られないのは言うまでもないが、過度に行なった場合にも絶縁信頼性の劣化を招く場合があることが本発明者の検討により初めて明らかとなった。このため、本実施の形態においては、基板２Ｓの主面上に何ら膜を形成せずに酸素プラズマ処理を行なった場合に基板２Ｓの主面上に形成される酸化シリコン膜の厚さ（二酸化シリコン換算膜厚）を、２０ｎｍ程度の厚さ（二酸化シリコン換算膜厚）に堆積した酸化シリコン膜（絶縁膜６ａ）と同程度にすることが望ましい。
【００４０】
（実施の形態２）
本実施の形態２では、薄膜形成部のゲート絶縁膜もＣＶＤ酸化膜により形成する場合の一例を図１８および図１９により説明する。図１８および図１９は、本実施の形態２の半導体装置の製造工程中における半導体ウエハ２Ｗの要部断面図である。
【００４１】
まず、前記実施の形態１の図１２に示した絶縁膜４を除去する工程までを経た後、図１８に示すように、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜６ｂを二酸化シリコン換算膜厚で１６ｎｍ程度の厚さとなるようにＬＰＣＶＤ法により堆積し、さらに、その絶縁膜６ｂに対して上記図１３で説明したのと同様の酸素プラズマ処理を施す。これにより、ＬＰＣＶＤ法で形成された絶縁膜６ｂの膜質を、熱酸化法で形成された酸化シリコン膜と同等の膜質に改善することが可能である。
【００４２】
次いで、前記実施の形態１の絶縁膜６ａと同様に、薄膜形成領域Ａ１に開口部を有し、厚膜形成領域Ａ２およびその周辺の分離領域Ａ３の少なくとも一部を覆うようなレジストパターンを形成した後、そのレジストパターンから露出する上記絶縁膜６ｂをフッ酸を含む溶液中にて除去する。この場合もレジストパターンＰＲ１に被覆されていない分離領域３には絶縁膜６ａが形成されており、露出している素子分離部３の埋込み絶縁膜の上部が上記エッチング処理の際に除去され窪んでしまうのを低減または防止することができるので、ＭＩＳのスイッチング特性を大きく改善することが可能となる。続いて、絶縁膜６ｂのパターニング時にマスクとして用いたレジストパターンをアッシング法等により除去した後、洗浄処理を行う。この場合も前記実施の形態１と同様に、絶縁膜６ｂが酸素プラズマ処理により熱酸化膜と同等程度に改質されているので、上記レジストパターン除去後の洗浄処理の際に、後に厚膜形成領域のＭＩＳのゲート絶縁膜となる絶縁膜６ｂがエッチングされたり、損傷を受けたりするのを抑制または防止できる。その後、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜６ｃを二酸化シリコン換算膜厚で８ｎｍ程度の厚さになるようにＬＰＣＶＤ法等により堆積する。この場合、絶縁膜６ｃは素子分離部３上にも堆積されるので、上記の絶縁膜６ｂのパターニングやレジストパターンの洗浄処理により素子分離部３の上部が若干除去され窪んでしまってもその窪みが絶縁膜６ｃにより埋め込まれるようにすることができる。このため、ＭＩＳのスイッチング特性をさらに改善することが可能となる。その後、絶縁膜６ｃに対して図１８の矢印で模式的に示すように上記図１３で説明したのと同様の酸素プラズマ処理を施す。これにより、ＬＰＣＶＤ法で形成された絶縁膜６ｃの膜質を、熱酸化法で形成された酸化シリコン膜と同等の膜質に改善することが可能である。また、比較的低い温度条件で絶縁膜６ｃの成膜および改質が可能なので、既に基板２Ｓに導入されている不純物の再拡散を低減または防止でき、その不純物濃度プロファイルをより所望の状態にすることができる。さらに、半導体ウエハ２Ｗの主面に対する酸素プラズマ中のイオンの照射エネルギーを比較的低くできる（数ｅＶ程度）ので、半導体ウエハ２Ｗの主面および絶縁膜６ｃに対して低ダメージで、絶縁膜６ｃの改善処理が可能である。これらにより、素子の信頼性や性能を向上させることができる。酸素プラズマ処理後の厚膜形成領域Ａ２の絶縁膜の総厚は、二酸化シリコン換算膜厚で２５ｎｍ程度となる。これ以降は、前記実施の形態１と同様にして、図１９に示すように、同一の基板２Ｓにゲート絶縁膜の厚さが異なるｎＭＩＳＱｎおよびｐＭＩＳＱｐを備える半導体装置を完成させた。薄膜形成領域Ａ１のｎＭＩＳＱｎのゲート絶縁膜は、主としてＬＰＣＶＤ法で形成された絶縁膜６ｃで構成されており、そのゲート絶縁膜の厚さは、例えば二酸化シリコン換算膜厚で８〜９ｎｍ程度である。また、厚膜形成領域Ａ２のｐＭＩＳＱｐのゲート絶縁膜は、主としてＬＰＣＶＤ法で形成された絶縁膜６ｂ，６ｃの積層膜で構成されており、そのゲート絶縁膜の厚さは、例えば二酸化シリコン換算膜厚で２５ｎｍ程度である。
【００４３】
このように、本実施の形態２においても前記実施の形態１で得られた効果の他に、以下の効果が得られた。すなわち、素子分離部３の溝側壁がほとんど酸化されないので結晶欠陥を前記実施の形態１よりもさらに減少させることができた。また、素子分離部３の埋込み絶縁膜の厚さがゲート酸化膜形成工程以前の値よりも増加し、その埋込み絶縁膜の落ち込み量を前記実施の形態１より小さくすることができるので、ＭＩＳのスイッチング特性もより正常に近いものとすることができた。
【００４４】
（実施の形態３）
本実施の形態３では、薄膜形成領域のゲート絶縁膜を上記酸素プラズマ処理により形成する場合の一例を図２０〜図２２により説明する。図２０〜図２２は、本実施の形態３の半導体装置の製造工程中における半導体ウエハ２Ｗの要部断面図である。
【００４５】
まず、前記実施の形態１の図１２に示した絶縁膜４を除去する工程までを経た後、図２０に示すように、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜６ｄを二酸化シリコン換算膜厚で２４ｎｍ程度の厚さとなるようにＬＰＣＶＤ法により堆積する。続いて、薄膜形成領域Ａ１に開口部を有するレジストパターンを形成した後、これをエッチングマスクとしてフッ酸を含む溶液中にて上記絶縁膜６ｄを選択的に除去する。その後、レジストパターンを除去し洗浄を行った後、図２０の矢印で模式的に示すように、上記酸素プラズマ処理を施す。これにより、図２１に示すように、薄膜形成領域Ａ１の露出した基板２Ｓの主面上に、例えば二酸化シリコン換算膜厚で８ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１７ａを形成する。その際、厚膜形成領域Ａ２のゲート絶縁膜となる絶縁膜６ｄは、その膜質を前記実施の形態１，２と同様に改善させることができる。しかも比較的低い温度条件で絶縁膜６ｄの成膜および改質が可能なので、既に基板２Ｓに導入されている不純物濃度プロファイルをより所望の状態にすることができる。また、半導体ウエハ２Ｗの主面に対する酸素プラズマ中のイオンの照射エネルギーを比較的低くできる（数ｅＶ程度）ので、半導体ウエハ２Ｗの主面および絶縁膜６ｄに対して低ダメージで、絶縁膜６ｄの改善処理が可能である。これらにより、素子の信頼性や性能を向上させることができる。上記酸素プラズマ処理により厚膜形成領域Ａ２に形成されるゲート絶縁膜の厚さはほとんど増加せず最終的に、例えば二酸化シリコン換算膜厚で２５ｎｍ程度となる。
【００４６】
その後は、前記実施の形態１と同様にして、図２２に示すように、同一の基板２Ｓにゲート絶縁膜の厚さが異なるｎＭＩＳＱｎおよびｐＭＩＳＱｐを備える半導体装置を完成させた。薄膜形成領域Ａ１のｎＭＩＳＱｎのゲート絶縁膜は、主として酸素プラズマ処理で形成された絶縁膜１７ａで構成されており、そのゲート絶縁膜の厚さは、例えば二酸化シリコン換算膜厚で８ｎｍ程度である。また、厚膜形成領域Ａ２のｐＭＩＳＱｐのゲート絶縁膜は、主としてＬＰＣＶＤ法で形成された絶縁膜６ｄと酸素プラズマ処理で形成された絶縁膜の積層膜で構成されており、そのゲート絶縁膜の厚さは、例えば二酸化シリコン換算膜厚で２５ｎｍ程度である。
【００４７】
本実施の形態３においては、前記実施の形態１と同様の効果を得ることができた。特に、本実施の形態３においては、前記実施の形態１，２とは異なり、ＬＰＣＶＤ法により酸化シリコン膜を形成した後にプラズマ処理を施していないにもかかわらず、熱酸化膜にひけをとらない絶縁信頼性が得られた。これは、薄膜形成領域Ａ１を形成するための酸素プラスマ処理が、前記実施の形態１，２でＬＰＣＶＤ酸化シリコン膜の形成直後に行った酸素プラズマ処理の役割を果たしているためである。しかしながら、厚膜形成領域Ａ２の酸化シリコン膜（本実施の形態３の絶縁膜６ｄ）を保護していたレジストパターンを除去する際には、下地の酸化シリコン膜を多少なりともエッチングしてしまう洗浄処理を行うことが多いので、そのエッチングによる下地の酸化シリコン膜の損傷を防ぐために、前記実施の形態１，２と同様に上記レジストパターンの形成の前に酸化シリコン膜（絶縁膜６ｄ）に対して少なくとも軽度の酸素プラズマ処理を施し、その酸化シリコン膜（絶縁膜６ｄ）の表面領域の膜質を改善しておいた方が本実施の形態の目的を達成する上で望ましい。
【００４８】
（実施の形態４）
本実施の形態４では、厚膜形成領域のゲート絶縁膜上に保護膜を形成する工程を有する半導体装置の製造方法の一例を図２３〜図２６により説明する。図２３〜図２６は、本実施の形態４の半導体装置の製造工程中における半導体ウエハ２Ｗの要部断面図である。
【００４９】
まず、図２３に示すように、半導体ウエハ２Ｗの主面上に絶縁膜６ａを堆積し、その絶縁膜６ａに対して酸素プラズマ処理を施す工程（図１３参照）までを前記実施の形態１と同様に経た後、絶縁膜６ａ上に、例えば酸化シリコン膜からなる絶縁膜６ｅを、例えば二酸化シリコン換算膜厚で１３ｎｍ程度になるようにＬＰＣＶＤ法により形成する。続いて、図２４に示すように、薄膜形成領域Ａ１に開口部を有し、厚膜形成領域Ａ２およびその周辺の分離領域Ａ３の少なくとも一部を覆うようなレジストパターンＰＲ１を形成する。本実施の形態４では、レジストパターンＰＲ１の平面形状は、前記実施の形態１と同じであるが、ここでのレジストパターンＰＲ１は後のゲート絶縁膜６ａとは直接接しておらず、その上の絶縁膜６ｅと直接接した状態で形成されている。このため、レジストパターンＰＲ１によるゲート絶縁膜（絶縁膜６ａ）の汚染を抑制または防止できるので、厚膜形成領域Ａ２のＭＩＳの信頼性や性能を向上させることができる。その後、そのレジストパターンＰＲ１から露出する上記絶縁膜６ｅ，６ａをフッ酸を含む溶液中にて除去する。この絶縁膜６ａ，６ｅのパターニング処理の際も、前記実施の形態１と同様に、素子分離部３に絶縁膜６ａが形成されているので、露出している素子分離部３の埋込み絶縁膜の上部が上記エッチング処理の際に除去され窪んでしまうのを抑制または防止できるので、ＭＩＳのスイッチング特性を大きく改善することが可能となる。
【００５０】
続いて、レジストパターンＰＲ１をアッシング法等によって図２５に示すように除去する。この際、本実施の形態４によれば、後にゲート絶縁膜となる絶縁膜６ａ上に絶縁膜６ｅが形成されており、下層の絶縁膜６ａを保護することができるので、レジストパターンＰＲ１の除去時に絶縁膜６ａがエッチングされたり、損傷を受けたりするのを抑制または防止できる。したがって、厚膜形成領域Ａ２のＭＩＳの信頼性および性能を向上させることができる。その後、洗浄を兼ねて上記絶縁膜６ｅをフッ酸を含む溶液中にて除去する。その際、絶縁膜６ｅが残存しない範囲内で下層の絶縁膜６ａのエッチング量を最小限にとどめることが厚膜形成領域Ａ２の絶縁信頼性を確保する上で重要である。絶縁膜６ａ，６ｅは、共にＬＰＣＶＤ法で形成された酸化シリコン膜ではあるが、絶縁膜６ａは酸素プラズマ処理により膜質が熱酸化膜と同等程度に改善されているのに対して、絶縁膜６ｅは酸素プラズマ処理を施していないのでエッチングレートが相対的に速くなる。すなわち、絶縁膜６ａ，６ｅは、もともと同じＬＰＣＶＤ酸化シリコン膜ではあるが、エッチング選択比を高くとれる。このため、本実施の形態４では、絶縁膜６ｅのエッチングに際して、絶縁膜６ａのエッチング量または損傷を最小限にとどめることができるようになっている。なお、絶縁膜６ｅの堆積を絶縁膜６ａよりも低温で行うとエッチング選択比をさらに高くとることができるので、絶縁膜６ａのエッチング量または損傷がさらに低減される。
【００５１】
その後、前記実施の形態１と同様に、例えば二酸化シリコン換算膜厚で８ｎｍ程度の厚さの酸化シリコン膜が露出した基板２Ｓの主面に形成されるように半導体ウエハ２Ｗに対して熱酸化処理を施す。これにより、図２６に示すように、薄膜形成領域Ａ１に、例えば二酸化シリコン換算膜厚で８ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜７ａを形成する。この時、同時に厚膜形成領域Ａ２において絶縁膜６ａが接する基板２Ｓの界面に、例えば二酸化シリコン換算膜厚で５ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜７ｂを形成する。このようにして前記図１７と同様の半導体装置を完成させた。
【００５２】
このような保護機能を有する絶縁膜６ｅの形成が本願の他の実施の形態においても同様の効果を有することは言うまでもない。ただし、前記実施の形態３において上記絶縁膜６ｅを形成する際には、上記絶縁膜６ｄを形成した後、その絶縁膜６ｄに対して上記酸素プラズマ酸化処理をしておくことが重要である。これにより、絶縁膜６ｅを除去する際の絶縁膜６ｄのエッチングによる目減りや損傷を最小限に留めることができる。
【００５３】
（実施の形態５）
本実施の形態５では、厚膜形成領域のゲート絶縁膜をＣＶＤ法で形成する際に、その絶縁膜の堆積処理を複数回に分けて行い、その堆積処理の度に上記酸素プラズマ処理を施す工程を有する場合の一例を図２７〜図３１により説明する。図２７〜図３１は、本実施の形態５の半導体装置の製造工程中における半導体ウエハ２Ｗの要部断面図である。
【００５４】
まず、前記実施の形態１の図１２に示した絶縁膜４を除去する工程までを経た後、図２７に示すように、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜６ｆを二酸化シリコン換算膜厚で１０ｎｍ程度の厚さとなるようにＬＰＣＶＤ法により堆積する。続いて、絶縁膜６ｆに対して上記酸素プラズマ処理を施すことにより、前記実施の形態１〜４と同様に、絶縁膜６ｆの膜質を熱酸化膜と同等程度に改質させる。その後、図２８に示すように、再度、絶縁膜６ｆ上に、例えば酸化シリコン膜からなる絶縁膜６ｇを二酸化シリコン換算膜厚で１０ｎｍ程度の厚さとなるようにＬＰＣＶＤ法により堆積した後、絶縁膜６ｇに対して上記酸素プラズマ処理を施すことにより、前記実施の形態１〜４と同様に、絶縁膜６ｇの膜質を熱酸化膜と同等程度に改質させる。このようにして厚膜形成領域Ａ２にゲート絶縁膜形成用の所望の厚さの絶縁膜６ｆ，６ｇの積層膜を形成する。
【００５５】
次いで、図２９に示すように、前記実施の形態１と同様にレジストパターンＰＲ１を絶縁膜６ｇ上に形成した後、そのレジストパターンＰＲ１から露出する上記絶縁膜６ｇ，６ｆの積層膜をフッ酸を含む溶液中にて除去する。この際、前記実施の形態１と同様に、素子分離部３の埋込み絶縁膜の上部が窪むのを低減または防止できるので、ＭＩＳのスイッチング特性を大きく改善することが可能となる。続いて、レジストパターンＰＲ１をアッシング法によって除去した後、洗浄処理を行う。この際、前記実施の形態１と同様に、絶縁膜６ｆ，６ｇの膜質が熱酸化膜と同等程度までに改善されていることにより、後に厚膜形成領域のＭＩＳのゲート絶縁膜となる絶縁膜６ｆ，６ｇがエッチングされたり、損傷を受けたりするのを抑制または防止できる。また、前記本実施の形態１と同様に、素子分離部３の埋込み絶縁膜の上部が窪むのを低減または防止することができるので、ＭＩＳのスイッチング特性を大きく改善することが可能となる。
【００５６】
次いで、前記実施の形態１と同様に、例えば二酸化シリコン換算膜厚で８ｎｍ程度の厚さの酸化シリコン膜が基板２Ｓの露出面に形成されるように半導体ウエハ２Ｗに対して熱酸化処理を施すことにより、図３０に示すように、薄膜形成領域Ａ１に、例えば二酸化シリコン換算膜厚で８ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜７ａを形成し、同時に厚膜形成領域Ａ２において絶縁膜６ｆが接する基板２Ｓの界面に、例えば二酸化シリコン換算膜厚で５ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜７ｂを形成する。すなわち、上記熱酸化処理により、厚膜形成領域Ａ２の基板２Ｓ上の絶縁膜６ｆ，６ｇ，７ｂの総厚は、例えば二酸化シリコン換算膜厚で２５ｎｍ程度となる。絶縁膜７ａは、薄膜形成領域Ａ１のＭＩＳのゲート絶縁膜であり、絶縁膜６ｆ，６ｇ，７ｂの積層膜は、厚膜形成領域Ａ２のＭＩＳのゲート絶縁膜である。以下、前記実施の形態１〜４と同様にして、図３１に示すように、絶縁膜７ａおよび絶縁膜６ｆ，６ｇ，７ｂ上にゲート電極８ａを形成し、半導体装置を製造する。
【００５７】
前記実施の形態１においては、図１３で示した酸素プラズマ処理の効果がＬＰＣＶＤ酸化シリコン膜（絶縁膜６ａ）の下層部までに充分に及ばない場合もあり、絶縁信頼性（ゲート絶縁耐圧等）が向上したとはいえ、熱酸化膜と比較すると劣っている場合もある。これに対して、本実施の形態５においては、ＬＰＣＶＤ酸化シリコン膜の堆積を二回に分けて行い、その堆積工程の度毎に酸素プラズマ処理を行っているので膜のほぼ全体が改質されており熱酸化膜に近い絶縁信頼性（ゲート絶縁耐圧等）を得ることができた。また、酸素プラズマ処理の条件次第では、ＬＰＣＶＤ酸化シリコン膜の堆積を三回以上に分けて行うと、より一層絶縁信頼性（ゲート絶縁耐圧等）が向上する場合もある。
【００５８】
（実施の形態６）
本実施の形態６では、不揮発性情報記憶装置として、例えば補助ゲート（Ａｓｓｉｓｔ  Ｇａｔｅ：ＡＧ）を有するＡＮＤ型フラッシュメモリの製造方法に本発明を適用した場合の一例を図３２〜図３９により説明する。図３２〜図３９は、本実施の形態６のＡＮＤ型フラッシュメモリの製造工程中の半導体ウエハ２Ｗの要部断面図である。符号ＭＣＡはメモリセルアレイを示している。
【００５９】
まず、図３２に示すように、半導体ウエハ２Ｗを構成するｐ型の基板２Ｓにおいて、メモリセルアレイＭＣＡにｎ型の埋込領域ＤＮＷＬを形成した後、半導体ウエハ２Ｗの主面の分離領域Ａ３に溝型の素子分離部３を形成する。続いて、前記実施の形態１と同様に、基板２ＳにｐウエルＰＷＬ１，ＰＷＬ２およびｎウエルＮＷＬ１，ＮＷＬ２をそれぞれ別々のレジストパターンをマスクとしてイオン打ち込み法により形成する。続いて、前記実施の形態１と同様に、基板２Ｓに、しきい値電圧調整用の半導体領域５ａ，５ｂ，５ｃ，５ｄ，５ｅをそれぞれ別々のレジストパターンをマスクとしてイオン打ち込み法により形成する。その後、基板２Ｓの主面の活性領域を露出させた後、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜６ａを二酸化シリコン換算膜厚で２０ｎｍ程度の厚さになるようにＬＰＣＶＤ法等によって堆積する。その後、図３３に示すように、前記実施の形態１と同様に、絶縁膜６ａに対して酸素プラズマ処理を施した。ここでは、図１１に示したプラズマ処理装置１において処理室内を、例えば１００Ｐａ程度の圧力に保持された酸素含有雰囲気で満たし、その処理室内に、例えば２．４５ＧＨｚの電磁波を導入することによりプラズマを発生させることにより行った。このような酸素プラズマ処理により絶縁膜６ａの膜質を熱酸化膜と同等程度に改善させることができる。しかも、上記のように低エネルギーによる処理が可能なので酸素プラズマ処理により基板２Ｓや絶縁膜６ａが損傷を受けることもない。
【００６０】
次いで、図３４に示すように、半導体ウエハ２Ｗの主面上に、厚膜形成領域Ａ２およびその周辺の分離領域Ａ３が覆われ、薄膜形成領域Ａ１およびメモリセルアレイＭＣＡが露出されるようなレジストパターンＰＲ２をリソグラフィ技術により形成した後、これをエッチングマスクとしてそこから露出する絶縁膜６ａを除去する。続いて、レジストパターンＰＲ２をアッシング法により除去した後、半導体ウエハ２Ｗに対して洗浄処理を施す。この場合も前記実施の形態１と同様に絶縁膜６ａの膜質が熱酸化膜と同等程度に改善されているので、アッシングや洗浄で絶縁膜６ａが大きな損傷を受けるのを抑制または防止できる。また、前記実施の形態１と同様に素子分離部３の埋込絶縁膜の上部が洗浄処理により窪んでしまうのを抑制または防止できる。その後、前記実施の形態１と同様に、例えば二酸化シリコン換算膜厚で８ｎｍ程度の厚さの酸化シリコン膜が基板２Ｓの露出面に形成されるように半導体ウエハ２Ｗに対して熱酸化処理を施すことにより、図３５に示すように、露出した基板２Ｓの主面上に絶縁膜７ａを形成する。この時、前記実施の形態１と同様に厚膜形成領域Ａ２の絶縁膜６ａ下層の基板２Ｓ上にも薄い絶縁膜が形成される。その後、図３６に示すように、半導体ウエハ２Ｗの主面上に、例えばリン（Ｐ）をドープしながら厚さ１００ｎｍ程度の多結晶シリコン膜からなる導体膜８をＣＶＤ法により堆積した後、その上に、例えば二酸化シリコン換算膜厚で２００ｎｍ程度の厚さとなるように酸化シリコン膜からなるキャップ絶縁膜９をＣＶＤ法により堆積する。その後、メモリセルアレイＭＣＡの導体膜８およびキャップ絶縁膜９をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、アシストゲート電極となるゲート電極８ｂを形成した後、例えばリンまたはヒ素を半導体ウエハ２Ｗの主面に対して斜め方向からイオン打ち込みすることにより、ｎ型の半導体領域２０を基板２Ｓに形成する。
【００６１】
次いで、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性ドライエッチングによってエッチバックすることにより、ゲート電極８ｂおよびキャップ絶縁膜９の側面にサイドウォール１２ａを形成する。続いて、メモリセルアレイＭＣＡにおいて、基板２Ｓ上に残存する酸化シリコン膜を除去した後、例えば二酸化シリコン換算膜厚で厚さ８ｎｍ程度となるように基板２Ｓ上に酸化シリコン膜からなる絶縁膜を熱酸化法により形成する。その後、半導体ウエハ２Ｗの主面上にリンをドープした多結晶シリコン膜からなる導体膜をＣＶＤ法等により堆積した後、メモリセルアレイＭＣＡを除く領域の上記導体膜を選択的に除去する。その後、半導体ウエハ２Ｗの主面上に有機樹脂膜を塗布した後、メモリセルアレイＭＣＡを除く領域を覆うレジストパターンを形成し、そのレジストパターンから露出する有機樹脂膜を、互いに隣接するゲート電極８ｂ間に残されるようにエッチングする。その後、残された有機樹脂膜をマスクとしてそこから露出する上記ｎ型の多結晶シリコン膜からなる導体膜をエッチングした後、有機樹脂膜をアッシング法により除去することにより、互いに隣接するゲート電極８ｂ間に、電荷蓄積層である浮遊ゲート電極２１ａを自己整合的に形成する。これにより、浮遊ゲート電極２１ａの合わせ余裕を小さくすることができるので、メモリセルの微細化が可能となる。また、浮遊ゲート電極２１ａを平坦にせずに断面Ｖ字状に形成したことにより、半導体ウエハ２Ｗの主面内の占有面積の増大を招くことなく、浮遊ゲート電極２１ａの表面積を増大させることができる。
【００６２】
次いで、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜をＬＰＣＶＤ法により堆積した後、この絶縁膜に上記酸素プラズマ処理を施す。続いて、その絶縁膜上に、例えば窒化シリコン（ＳｉｘＮｙ）からなる絶縁膜をＬＰＣＶＤ法により堆積した後、その上に、例えば酸化シリコン膜からなる絶縁膜をＬＰＣＶＤ法により堆積し、さらにその絶縁膜に上記酸素プラズマ処理を施す。このようにして窒化シリコン膜を酸化シリコン膜で挟み込むような積層構造を有する層間膜２２ａを形成する。このような層間膜２２ａの形成方法により、層間膜２２ａの絶縁破壊寿命を大幅に向上させることができる。また、層間膜２２ａの薄膜化が可能なので、カップリング比を向上させることができ、メモリセルに対する低電圧での情報の書き込みおよび消去動作を推進させることが可能となる。酸素プラズマ処理時間としても、上記酸素プラズマ処理により基板２Ｓ上に形成される酸化シリコン膜の厚さが、ＬＰＣＶＤ酸化シリコン膜の厚さを中心に上下３０％以内となるようにすると有効である。上記層間膜２２ａの実効的な膜厚は、二酸化シリコン換算膜厚で、例えば１４ｎｍ程度である。その後、図３７に示すように、半導体ウエハ２Ｗの主面上に、例えば多結晶シリコン膜からなる導体膜２３、例えばタングステンシリサイド等のようなシリサイド膜２４、酸化シリコン膜からなる絶縁膜２５をＣＶＤ法等により下層から順に堆積する。続いて、絶縁膜２５上にレジストパターンを形成した後、これをエッチングマスクとして絶縁膜２５をパターニングする。その後、上記レジストパターンを除去した後、残された絶縁膜２５のパターンをエッチングマスクとして、そこから露出するシリサイド膜２４および導体膜２３をドライエッチング法により除去することで、図３８に示すように、制御ゲート電極２６を形成する。このようにしてメモリセルアレイＭＣＡに補助ゲート（ＡＧ）を有する複数のメモリセルＭＣを形成する。また、メモリセルアレイＭＣＡ以外の領域の絶縁膜２５、シリサイド膜２４、導体膜２３および層間膜２２ａを除去する。
【００６３】
次いで、メモリセルアレイＭＣＡ以外の領域のキャップ絶縁膜９および導体膜８をリソグラフィ技術およびドライエッチング技術によりパターニングしてゲート電極８ａおよびキャップ絶縁膜９を形成した後、前記実施の形態１と同様に、ソースおよびドレイン用の相対的に低不純物濃度の半導体領域１０ａ，１１ａ，２７ａ，２８ａをそれぞれ別々のレジストパターンをマスクにイオン注入法により形成する。半導体領域２７ａは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）が導入されてｐ型にされ、半導体領域２８ａは、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されてｎ型にされている。続いて、図３９に示すように、前記実施の形態１と同様に、ゲート電極８ａおよびキャップ絶縁膜９の側面にサイドウォール１２を形成した後、ソースおよびドレイン用の相対的に高不純物濃度の半導体領域１０ｂ，１１ｂ，２７ｂ，２８ｂをそれぞれ別々のレジストパターンをマスクにイオン注入法により形成する。半導体領域２７ｂは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）が導入されてｐ＋型にされ、半導体領域２８ｂは、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されてｎ＋型にされている。このようにしてＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するソースおよびドレイン用の半導体領域１０ａ，１０ｂ，１１ａ，１１ｂ，２７ａ，２７ｂ，２８ａ，２８ｂを形成して薄膜形成領域Ａ１に、例えばｎＭＩＳＱｎおよびｐＭＩＳＱｐ１を形成し、厚膜形成領域Ａ２に、例えばｎＭＩＳＱｎ１およびｐＭＩＳＱｐを形成する。ｎＭＩＳＱｎおよびｐＭＩＳＱｐ１は、相対的に低い電源電圧で駆動し、相対的に速い動作速度が要求されるようなＭＩＳを例示し、ｎＭＩＳＱｎ１およびｐＭＩＳＱｐは、相対的に高い電源電圧で駆動し、高速動作が要求されないようなＭＩＳを例示している。その後、半導体ウエハ２Ｗ上に、例えば窒化シリコン膜からなる絶縁膜３０をＣＶＤ法により堆積した後、その上に前記実施の形態１と同様に絶縁膜１３ａをＣＶＤ法により堆積し、コンタクトホール１４を形成し、プラグ１５ａを形成し、配線１６ａを形成する。その後は、酸化シリコン膜からなる絶縁膜の堆積、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法による平坦化、スルーホールの形成、プラグの形成、配線の形成を順次２回繰り返し、３層の配線層を形成し、さらに保護膜の形成、水素雰囲気中でのアニール、リソグラフィ技術およびドライエッチング技術によるボンディングパッド用の開口部の形成を行うことにより補助ゲートを有するＡＮＤ型フラッシュメモリを完成させた。
【００６４】
本実施の形態６のＡＮＤ型フラッシュメモリのメモリセルアレイＭＣＡは、互いに隣接するメモリセルＭＣのソースおよびドレイン用のｎ型の半導体領域２０を共有した、いわゆる仮想設置型であり、各メモリブロックに選択トランジスタを有している。メモリセルは、ローカルデータ線に対して並列に接続されている。選択するメモリセル（以下、選択セルという）ＭＣの書き込みゲートおよび非選択セルの素子分離ゲートとなるゲート電極８ｂ（アシストゲート電極または補助ゲート電極）もデータ線に平行に配置される。ゲート電極８ｂは、浮遊ゲート電極２１ａの間に挟まれており、選択トランジスタの近傍で互いに結線されている。補助ゲート電極であるゲート電極８ｂ下の絶縁膜の厚さは、例えば二酸化シリコン換算膜厚で８〜９ｎｍ程度である。浮遊ゲート電極２１ａ下のトンネル絶縁膜の厚さは、例えば二酸化シリコン換算膜厚で８〜９ｎｍ程度である。
【００６５】
メモリセルＭＣへの情報書き込み方式は、定電荷注入書き込みによるホットエレクトロン方式を採用している。すなわち、ソースラインにチャージしている電荷を、ある一定のチャネル電流として流し、浮遊ゲート電極２１ａに書き込む、いわゆるソースサイドホットエレクトロン注入方式を採用している。この書き込みに際しては、選択ワード線に、例えば１３Ｖ程度、データ線に、例えば５Ｖ程度、一方のゲート電極８ｂに、例えば０．６Ｖ程度を印加することで行う。その間、選択したゲート電極８ｂに対して浮遊ゲート電極２１ａを挟んで隣接する非選択のゲート電極８ｂは、例えば０（零）Ｖに固定し、そのメモリセルＭＣでのチャネル形成を制御するようになっている。すなわち、アシストゲートであるゲート電極８ｂは、書き込みゲートとしてだけではなく、フィールドアイソレーションゲートとしても機能する。これにより、メモリセルアレイＭＣＡ内には、トレンチアイソレーションを不要とすることができるので、データ線間のピッチの縮小が可能となっている。上記の電圧印加条件により、選択したゲート電極８ｂ下のチャネルは弱反転し、これに隣接する浮遊ゲート電極２１ａ下のチャネルは完全空乏化するので、ゲート電極８ｂとこれに隣接する浮遊ゲート電極２１ａとの境界部下で大きなポテンシャルドロップが生じる結果、その境界部下のチャネル横方向電流が増大し効率良くホットエレクトロンが発生するようになっている。本実施の形態６のメモリセルＭＣの構造では、例えばチャネル電流を１００ｎＡ程度に低減しても、１０μｓ程度の書き込みに充分な３０ｐＡの注入電流が得られる。すなわち、チャネル電流１００ｎＡに相当する、ゲート電極８ｂに対する電圧０．６Ｖで、１０μｓで情報の書き込みが可能な構成となっている。このセル特性から計算されるチップ書き込み速度は、２０ＭＢ／ｓである。また、注入効率は、３×１０−４程度であり、ＮＯＲ型フラッシュメモリで一般的に用いられるドレインサイドホットエレクトロン注入に比べて２桁以上大きな値を得ることができる。このように本実施の形態６のフラッシュメモリでは、補助ゲート電極であるゲート電極８ｂを書き込みゲートに用いたソースサイドホットエレクトロン注入により、低チャネル電流で１０μｓのセル書き込みを実現できる。これにより、２０ＭＢ／ｓのチップ書き込み速度を実現できる。また、補助ゲート電極であるゲート電極８ｂによるフィールドアイソレーションと、浮遊ゲート電極の自己整合形成プロセスにより、メモリセル面積を、例えば０．１０４μｍ２（二値）、０．０５２μｍ２（多値）に縮小させることができる。なお、メモリセルＭＣの情報消去は、選択ワード線に負電圧を印加することにより、浮遊ゲート電極２１ａから基板２ＳへのＦ−Ｎトンネル放出により行う。
【００６６】
本実施の形態６によれば、前記実施の形態１〜５と同様の効果を得ることができる。例えばゲート絶縁膜６ａの信頼性（ゲート絶縁耐圧）は熱酸化膜と比べて遜色がなかった。このため、メモリ周辺の高耐圧のｎＭＩＳＱｎ１およびｐＭＩＳＱｐの信頼性を向上させることができた。また、基板２Ｓ中の結晶欠陥の発生を大幅に低減させることができた。このため、フラッシュメモリの動作信頼性および良品取得率を向上させることができた。また、素子分離部３の埋込み絶縁膜の落ち込みを低減できたので、素子特性の異常を抑制または防止できた。また、酸素プラズマ処理により層間膜２２ａの絶縁破壊寿命を大幅に向上させることができた。さらに、層間膜２２ａの膜質向上による薄膜化が可能となることにより、カップリング比を向上させることができ、メモリセルＭＣに対する低電圧での情報の書き込みおよび消去動作が可能となる。
【００６７】
（実施の形態７）
本実施の形態７では、不揮発性情報記憶装置として、例えばＦ−ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のフラッシュメモリの製造方法に本発明を適用した場合の一例を図４０〜図４４により説明する。図４０〜図４４は、本実施の形態７のフラッシュメモリの製造工程中における半導体ウエハ２Ｗの要部断面図である。
【００６８】
まず、図４０に示すように、前記実施の形態６と同様に、半導体ウエハ２Ｗのｐ型の基板２Ｓにｎ型の埋込領域ＤＮＷＬを形成し、半導体ウエハ２Ｗの主面に溝型の素子分離部３を形成し、基板２ＳにｐウエルＰＷＬ１およびｎウエルＮＷＬ１をそれぞれ別々のレジストパターンをマスクとしてイオン打ち込み法により形成する。続いて、しきい値電圧調整用の不純物として、例えばヒ素をイオン打ち込みすることにより、半導体領域５ｆを形成する。この半導体領域５ｆはＭＯＮＯＳ型のメモリセルをデプレッション型にするためのものである。その後、基板２Ｓの主面の活性領域を露出させた後、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜をＬＰＣＶＤ法により堆積した後、この絶縁膜に上記酸素プラズマ処理を施す。続いて、その絶縁膜上に、例えば窒化シリコン（ＳｉｘＮｙ）からなる絶縁膜をＬＰＣＶＤ法により堆積した後、その上に、例えば酸化シリコン膜からなる絶縁膜をＬＰＣＶＤ法により堆積し、さらにその絶縁膜に上記酸素プラズマ処理を施す。このようにして窒化シリコン膜を酸化シリコン膜で挟み込むような積層構造を有する絶縁膜３１を形成する。このような酸素プラズマ処理方法により、絶縁膜３１の絶縁破壊寿命を大幅に向上させることができるこの絶縁膜３１の窒化シリコン膜は、電荷蓄積層であり、かつ離散的電荷トラップ手段としての機能を有しており、この窒化シリコン膜中もしくは同膜とその上下の酸化シリコン膜との界面のトラップ準位もしくはこれら両者に、情報を形成する電荷が捕獲されるようになっている。絶縁膜３１の実効的な厚さは、例えば１５ｎｍ程度である。
【００６９】
次いで、半導体ウエハ２Ｗの主面上に、例えば多結晶シリコン膜からなる導体膜および酸化シリコン膜からなる絶縁膜をＣＶＤ法等により下層から順に堆積する。続いて、同絶縁膜をリソグラフィ技術およびドライエッチング技術によりパターニングした後、絶縁膜のパターニングに用いたレジストパターンを除去し、さらにそのパターニングされた絶縁膜をマスクとして下層の導体膜をドライエッチング技術によりパターニングすることにより、図４１に示すように、メモリセルアレイＭＣＡにゲート電極３２ａおよびキャップ絶縁膜３３を形成する。ゲート電極３２ａはメモリゲート電極である。続いて、ゲート電極３２ａから露出する絶縁膜３１を除去した後、例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で堆積し、これをエッチバックすることにより、ゲート電極３２ａおよびキャップ絶縁膜３３の側面にサイドウォール１２ｂを形成する。続いて、前記実施の形態６と同様に、薄膜形成領域Ａ１の基板２ＳにｐウエルＰＷＬ２およびｎウエルＮＷＬ２をそれぞれ別々のレジストパターンをマスクとしてイオン打ち込み法により形成する。続いて、制御ゲート電極下のしきい値電圧調整用の不純物として、例えば二フッ化ホウ素をイオン打ち込みして半導体領域５ｇを形成する。その後、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる相対的に厚い絶縁膜６ａをＬＰＣＶＤ法等により堆積した後、その絶縁膜６ａに対して図４１の矢印で模式的に示すように上記プラズマ処理を施す。この絶縁膜６ａは、主として厚膜形成領域Ａ２の高耐圧系のＭＩＳのゲート絶縁膜となる膜である。絶縁膜６ａに対して上記酸素プラズマ処理を施すことにより、比較的低温条件（例えば０〜４００℃）で絶縁膜６ａの信頼性（ゲート絶縁耐圧）を熱酸化膜と同等程度に向上させることができる。その後、絶縁膜６ａをリソグラフィ技術およびフッ酸を含む溶液中でのウェットエッチング技術により図４２に示すようにメモリセルアレイＭＣＡの一部および厚膜形成領域Ａ２に残されるようにパターニングする。続いて、前記実施の形態１、６と同様に、半導体ウエハ２Ｗに対して熱酸化処理を施すことにより、図４３に示すように、基板２Ｓの露出面に、例えば酸化シリコン膜からなる相対的に薄い絶縁膜７ａを形成する。その後、半導体ウエハ２Ｗの主面上に、例えばリン（Ｐ）をドープした多結晶シリコン膜からなる導体膜をＣＶＤ法により堆積した後、これをリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、図４４に示すように、制御ゲート電極８ｃおよびゲート電極８ａを形成する。
【００７０】
次いで、メモリセルアレイＭＣＡが露出され、それ以外が覆われるようなレジストパターンをマスクとして、例えばヒ素をイオン打ち込みすることにより、ソース用のｎ型の半導体領域３５を基板２Ｓに形成する。続いて、前記実施の形態１と同様に、相対的に低不純物濃度の半導体領域１０ａ，１１ａ，２７ａ，２８ａをそれぞれ別々のレジストパターンをマスクにイオン注入法により形成する。続いて、前記実施の形態１と同様に、ゲート電極８ａの側面にサイドウォール１２を形成した後、相対的に高不純物濃度の半導体領域１０ｂ，１１ｂ，２７ｂ，２８ｂ，３６をそれぞれ別々のレジストパターンをマスクにイオン注入法により形成する。このようにしてメモリセルアレイＭＣＡにメモリセルＭＣ１を形成する。メモリセルＭＣ１は、選択ＭＩＳ（制御ゲート電極８ｃを含む）と、メモリＭＩＳ（ゲート電極３２ａを含む）とを有している。その後、基板２Ｓ、ゲート電極８ａ，３２ａおよび制御ゲート電極８ｃの露出面に、例えばコバルトシリサイド（ＣｏＳｉｘ）等のようなシリサイド層３７を形成した後、半導体ウエハ２Ｗの主面上に、例えば窒化シリコン膜等からなる薄い絶縁膜３８および厚い絶縁膜１３ａを下層から順にＣＶＤ法により堆積する。これ以降は、前記実施の形態１，６と同様にしてフラッシュメモリを製造する。
【００７１】
メモリセルＭＣ１への情報書き込み方式は、例えば、ソースサイドホットエレクトロン注入方式を採用している。情報の書き込みに際しては、選択ＭＩＳの制御ゲート電極８ｃに、例えば電源電圧ＶＣＣ、選択ＭＩＳのドレイン（半導体領域３６，１０ａ）に、例えば電源電圧ＶＣＣまたは０（零）Ｖ、メモリＭＩＳのソース（半導体領域３５，３６）に、例えば６Ｖ程度、メモリＭＩＳのゲート電極３２ａに、例えば１０Ｖ程度、メモリセルアレイＭＣＡのｐウエルＰＷＬ１に、例えば０（零）Ｖを印加し、チャネルで発生したホットエレクトロンを絶縁膜３１に注入することで情報を書き込む。
【００７２】
また、情報の消去に際しては、例えば、制御ゲート電極８ｃ、選択ＭＩＳのドレイン（半導体領域３６，１０ａ）およびメモリＭＩＳのソース（半導体領域３５，３６）に、例えば０（零）Ｖ、メモリＭＩＳのゲート電極３２ａに、例えば１２Ｖ程度を印加し、絶縁膜３１中の電子をトンネル放出によりゲート電極３２ａ側に逃がすことで情報を消去する。なお、情報の消去方式はこれに限定されるものではなく、他の消去方式として、絶縁膜３１中の電子を基板（ＰウエルＰＷＬ１またはソース３５，３６）にトンネル放出する方法、またはホットホールをソース３５，３６側から絶縁膜３１に注入する方法がある。
【００７３】
さらに、情報の読み出しに際しては、制御ゲート電極８ｃおよび選択ＭＩＳのドレイン（半導体領域３６，１０ａ）に、例えば電源電圧ＶＣＣ、メモリＭＩＳのゲート電極３２ａおよびメモリＭＩＳのソース（半導体領域３５，３６）に、例えば０（零）Ｖ程度を印加することで、メモリセルＭＣ１の選択ＭＩＳ（制御ゲート電極８ｃ側）をオンした時に、メモリＭＩＳ（ゲート電極３２ａ側）のしきい値電圧状態により、所定の電流が流れるか否かに応じて、記憶情報を読み出す。
【００７４】
本実施の形態７のフラッシュメモリでは、情報を形成する電荷を、絶縁膜３１の窒化シリコン膜中もしくは同膜と酸化シリコン膜との界面もしくはこれら両者のトラップ準位に離散的に蓄積するため、データ保持の信頼性に優れる。このため、絶縁膜３１の窒化シリコン膜の上下の酸化シリコン膜を薄膜化でき、書き込みおよび消去動作の低電圧化が図れる。特に、本実施の形態では酸素プラズマ処理により窒化シリコン膜の上の酸化シリコン膜の膜質を向上させることができるので、その酸化シリコン膜を従来よりも薄くしてもデータ保持の信頼性を確保できるので、さらに低電圧動作を推進できる。また、スプリットゲート型セルを用いることで、ソースサイド注入方式でホットエレクトロンを絶縁膜３１の窒化シリコン膜に注入するために電子注入効率に優れ、高速、低電流の書き込みができる。また、書き込みおよび消去動作の制御が簡単であるため、周辺回路を小規模にすることができる。
【００７５】
なお、積層構造を有する絶縁膜３１を構成する酸化シリコン膜の内、窒化シリコン膜の下に形成されるものについては、通常の熱酸化により形成した場合にも本発明の目的を達成できることは言うまでもない。
【００７６】
（実施の形態８）
本実施の形態８では、不揮発性情報記憶装置として、例えばＦ−ＭＯＮＯＳ型のフラッシュメモリの製造方法に本発明を適用した場合の他の例を図４５〜図４９により説明する。図４５〜図４９は、本実施の形態８のフラッシュメモリの製造工程中における半導体ウエハ２Ｗの要部断面図である。
【００７７】
まず、図４５に示すように、半導体ウエハ２Ｗのｐ型の基板２Ｓにｎ型の埋込領域ＤＮＷＬ、溝型の素子分離部３、ｐウエルＰＷＬ１，ＰＷＬ２、ｎウエルＮＷＬ１，ＮＷＬ２およびしきい値電圧調整用の半導体領域５ｇを形成した後、例えば酸化シリコン膜からなる絶縁膜６ａを二酸化シリコン換算膜厚で１６ｎｍ程度となるようにＬＰＣＶＤ法により形成する。この絶縁膜６ａは、後に高耐圧ＭＩＳのゲート絶縁膜となる。続いて、この絶縁膜６ａに対して、前記実施の形態１〜７と同様に、図４５の矢印で模式的に示すように酸素プラズマ処理を施すことにより、絶縁膜６ａの膜質を熱酸化膜と同等程度にまで改善させる。続いて、図４６に示すように、絶縁膜６ａが厚膜形成領域Ａ２およびその周辺の分離領域Ａ３に残されるように、絶縁膜６ａをパターニングした後、半導体ウエハ２Ｗに対して熱酸化処理を施すことにより、薄膜形成領域Ａ１およびメモリセルアレイＭＣＡの基板２Ｓの露出面に、例えば酸化シリコン膜からなる絶縁膜７ａを二酸化シリコン換算膜厚で３．７ｎｍ程度となるように形成する。その後、半導体ウエハ２Ｗの主面上に多結晶シリコン膜４０を厚さ１００ｎｍ程度となるようにＣＶＤ法で堆積した後、メモリセルアレイＭＣＡ、薄膜形成領域Ａ１のｎＭＩＳ形成領域および厚膜形成領域Ａ２の多結晶シリコン膜４０にリンまたはヒ素をイオン打ち込みし熱処理を施す。薄膜形成領域Ａ１のｐＭＩＳ形成領域の多結晶シリコン膜４０は真性半導体とされる。その後、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなるキャップ絶縁膜９をＣＶＤ法で堆積した後、キャップ絶縁膜９および多結晶シリコン膜（導体膜８）をパターニングし、さらに、図４７に示すように、メモリセルアレイＭＣＡにしきい値電圧調整用の半導体領域５ｈをイオン打ち込みにより形成する。この半導体領域５ｈはメモリ用のゲート電極下のしきい値電圧等を制御するための領域である。
【００７８】
次いで、半導体ウエハ２Ｗの主面上に前記した絶縁膜３１を形成する。絶縁膜３１は、前記実施の形態７と同様に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＬＰＣＶＤ法で堆積した積層膜からなる。本実施の形態８でも絶縁膜３１の窒化シリコン膜は、離散的電荷トラップ手段としての機能を有しており、この窒化シリコン膜中もしくは同膜とその上下の酸化シリコン膜との界面もしくはこれら両者のトラップ準位に、情報を形成する電荷が捕獲されるようになっている。また、本実施の形態８においても、前記実施の形態７と同様に、絶縁膜３１の形成処理に際して、情報蓄積に寄与する窒化シリコン膜の上下の酸化シリコン膜の堆積後に上記酸素プラズマ処理を施すことにより、その上下の酸化シリコン膜の膜質を熱酸化膜と同等程度にまで改善させている。このため、前記実施の形態７と同様の効果が得られる。続いて、薄膜形成領域Ａ１、厚膜形成領域Ａ２およびその周辺の分離領域Ａ３の絶縁膜３１およびキャップ絶縁膜９を選択的に除去した後、半導体ウエハ２Ｗの主面上に多結晶シリコン膜をＣＶＤ法によって堆積する。その後、その堆積した多結晶シリコン膜において、メモリセルアレイＭＣＡ、薄膜形成領域Ａ１のｎＭＩＳ形成領域および厚膜形成領域Ａ２にリンまたはヒ素をイオン打ち込みし、薄膜形成領域Ａ１のｐＭＩＳ形成領域にホウ素または二フッ化ホウ素をイオン打ち込みした後、熱処理を施すことで多結晶シリコン膜を導体膜とする。この熱処理の際、薄膜形成領域Ａ１のｐＭＩＳ形成領域の上層の多結晶シリコン膜から下層の多結晶シリコン膜４０に不純物のホウ素を熱拡散させる。その後、その導体膜上にキャップ絶縁膜を堆積し、これをメモリセルアレイＭＣＡ以外のゲート電極を形成する領域に残されるようにパターニングした後、キャップ絶縁膜をマスクとしてその下層の導体膜を異方性のドライエッチング法によりエッチバックする。これにより、図４８に示すように、メモリセルアレイＭＣＡには上記導体膜で形成されるゲート電極３２ａを形成し、それ以外の領域には多結晶シリコン膜４０と導体膜３２ｂとの積層膜で形成されるゲート電極８ａおよびその上のキャップ絶縁膜４１を形成する。その後、メモリセルアレイＭＣＡが露出され、それ以外を覆うようなレジストパターンをマスクにして、例えばヒ素をイオン打ち込みすることで、ｎ型の半導体領域３５を基板２Ｓに形成する。
【００７９】
次いで、図４９に示すように、メモリセルアレイＭＣＡの多結晶シリコン膜４０の一部を除去して制御ゲート電極４０ａを形成した後、例えばヒ素をイオン打ち込みすることにより、ｎ型の半導体領域４２を形成し、メモリセルＭＣ２を形成する。メモリセルＭＣ２は、選択ＭＩＳ（制御ゲート電極４０ａを含む）とメモリＭＩＳ（ゲート電極３２ａを含む）とを有している。続いて、前記実施の形態７と同様に、半導体領域１０ａ、１１ａ、２７ａ，２８ａを形成した後、サイドウォール１２、半導体領域１０ｂ，１１ｂ，２７ｂ，２８ｂ、ｎ＋型の半導体領域４２ｂ、シリサイド層３７、絶縁膜１３ａを形成する。これ以降は、前記実施の形態７と同様なので説明を省略する。
【００８０】
メモリセルＭＣ２への情報書き込み方式は、例えばチャネルで発生したホットエレクトロンを絶縁膜３１中に注入することで情報を書き込む。
【００８１】
情報の消去に際しては、例えば基板２Ｓのホットホールを絶縁膜３１中に注入することで情報を消去する。このメモリセルＭＣ２の場合、消去方式は、上記のトンネリング消去方式とＢＴＢＴ（Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ）ホットホール注入消去方式との２つに分けられる。トンネリング消去方式では、絶縁膜３１中の窒化シリコン膜中に注入した電子を、ゲート電極３２ａに正電圧または負電圧を印加した絶縁膜３１中の窒化シリコン膜の上下の酸化シリコン膜をトンネリングさせてゲート電極３２ａまたは基板２Ｓへ引き抜いて消去を行う。一方、ＢＴＢＴホットホール注入消去方式では、ソースとゲート電極３２ａとの間に高電圧を印加しＢＴＢＴによって発生させたホットホールを絶縁膜３１中の窒化シリコン膜中に注入して消去を行う。
【００８２】
さらに、情報の読み出しに際しては、例えば、制御ゲート電極４０ａをオンした時に、メモリＭＩＳ（ゲート電極３２ａ側）のしきい値電圧状態により、所定の電流が流れるか否かに応じて、記憶情報を読み出す。
【００８３】
本実施の形態８においても、前記実施の形態１〜７と同様の効果を得ることができる。また、積層構造を有する絶縁膜３１を構成する酸化シリコン膜の内、窒化シリコン膜の下に形成されるものについては、通常の熱酸化により形成した場合にも本発明の目的を達成できること点も前記実施の形態７と同じである。
【００８４】
（実施の形態９）
本実施の形態９では、不揮発性メモリの他のメモリセル構造に本発明を適用した場合の例を図５０および図５１により説明する。図５０は、本実施の形態９の不揮発性メモリのメモリセルＭＣ３の要部断面図、図５１は、図５０のメモリセルＭＣ３の製造工程中における半導体ウエハ２Ｗの要部断面図である。
【００８５】
図５０に示すように、本実施の形態９の不揮発性メモリのメモリセルＭＣ３は、基板２Ｓに形成されたソースおよびドレイン用の一対のｎ型の半導体領域４４と、その一対のｎ型の半導体領域４４の間において基板２Ｓの主面上に形成された絶縁膜４５と、その絶縁膜４５上に形成された複数のナノ結晶４６と、そのナノ結晶４６を覆うように絶縁膜４５上に堆積された層間膜４７と、層間膜４７上に形成された制御ゲート電極４８とを有している。
【００８６】
上記ｎ型の半導体領域４４には、例えばリンまたはヒ素が導入されている。上記絶縁膜４５は、例えば酸化シリコン膜からなり、ここでは熱酸化法によって形成されている。また、上記ナノ結晶４６は、例えば平面略円形状の直径数ｎｍのシリコン単結晶からなり、例えばＣＶＤ法により形成されている。このナノ結晶４６は、一般的な不揮発性メモリの浮遊ゲート電極と同等の機能を有する部分であり、情報を形成する電荷が捕獲される部分である。各ナノ結晶４６は物理的に離れた状態で形成されている。このようなメモリセルＭＣ３構造では、情報の保持時にリークパスがあっても一部の電荷しか失われないので、データ保持特性に優れている。このため、フラッシュメモリのメモリとしての信頼性を向上させることができる。また、情報の消去および書き込み時においても、特性が多くのナノ結晶４６間で平均化されるので、ナノ結晶４６の直径や絶縁膜などの構造ばらつき、あるいは確率的振る舞いの影響を受け難い。このため、フラッシュメモリの歩留まりを向上させることができる。上記層間膜４７は、例えば酸化シリコン膜からなり、例えばＬＰＣＶＤ法によって形成されている。本実施の形態９では、層間膜４７に対して前記酸素プラズマ処理が施されている。すなわち、図５１に示すように、半導体ウエハ２Ｗの主面の絶縁膜４５上に複数のナノ結晶４６を形成した後、それらを覆うように層間膜４７をＬＰＣＶＤ法で堆積し、さらに、図５１の矢印で模式的に示すように、層間膜４７に対して前記酸素プラズマ処理を施す。これにより層間膜４７の膜質（絶縁耐圧）を熱酸化膜と同等程度までに改善させることができる。ＣＶＤ法で形成された酸化シリコン膜は一般的に膜質が充分でないので、何ら処理しないと層間膜４７の絶縁耐圧が図れないので層間膜４７を厚くしなければならないが、層間膜４７を厚くするとカップリング比の低下を招く。膜質改善のために熱処理を施すことも考えられるが、十分な効果を得るためには酸化性雰囲気の下、高温で長時間熱処理する必要がありナノ結晶が酸化されその表面に膜質に劣る酸化膜が形成されるという問題がある。また、長時間の熱処理を施したにもかかわらず層間膜４７の膜質は熱酸化膜よりも劣るという問題もある。これに対して本実施の形態９では、ナノ結晶の酸化量を少なく抑制したまま層間膜４７の膜質を改善でき、カップリング比を向上させることができる。したがって、メモリセルＭＣ３に対する低電圧での情報の書き込みおよび消去動作を推進させることが可能となる。上記制御ゲート電極４８は、例えば低抵抗な多結晶シリコン膜からなる。その多結晶シリコン膜の表層に、例えばコバルトシリサイド層を形成することで低抵抗化を図ることもできる。
【００８７】
（実施の形態１０）
本実施の形態１０では、例えばＭＩＳキャパシタに本発明を適用した場合の例を図５２および図５３により説明する。図５２は、本実施の形態１０のＭＩＳキャパシタＣ１の要部断面図、図５３は、図５２のＭＩＳキャパシタＣ１の製造工程中における半導体ウエハ２Ｗの要部断面図である。
【００８８】
図５２に示す本実施の形態１０のＭＩＳキャパシタＣ１は、例えばフラッシュメモリの昇圧回路を構成する集積回路素子であり、基板２Ｓに形成された一対の半導体領域５０と、基板２Ｓ上に形成された絶縁膜６ｈと、その絶縁膜６ｈ上に形成されたキャパシタゲート電極５１とを有している。半導体領域５０は、ＭＩＳキャパシタＣ１の電極を引き出す部分に相当し、基板２ＳのウエルＷＬがｎ型であればｎ型にされ、ウエルＷＬがｐ型であればｐ型にされる。この半導体領域５０に挟まれている基板２Ｓ部分がＭＩＳキャパシタＣ１の一方の電極となっている。絶縁膜６ｈは、ＭＩＳキャパシタＣ１の容量絶縁膜であり、例えばＬＰＣＶＤ法によって形成された酸化シリコン膜等からなる。本実施の形態１０では、この絶縁膜６ｈに対して前記酸素プラズマ処理が施されている。すなわち、図５３に示すように、半導体ウエハ２Ｗの主面上に絶縁膜６ｈをＬＰＣＶＤ法で堆積した後、図５３の矢印で模式的に示すように、絶縁膜６ｈに対して前記酸素プラズマ処理を施す。これにより絶縁膜６ｈの膜質（絶縁耐圧）を熱酸化膜と同等程度までに改善させることができる。これにより、ＭＩＳキャパシタＣ１の性能および信頼性を向上させることが可能となる。上記キャパシタゲート電極５１は、ＭＩＳキャパシタＣ１のもう一方の電極を形成する部分であり、例えば低抵抗な多結晶シリコン膜からなる。その多結晶シリコン膜の表層に、例えばコバルトシリサイド層を形成することで低抵抗化を図ることもできる。
【００８９】
（実施の形態１１）
本実施の形態１１では、例えばＭＩＭキャパシタに本発明を適用した場合の例を図５４および図５５により説明する。図５４は、本実施の形態１１のＭＩＭキャパシタＣ２の要部断面図、図５５は、図５４のＭＩＭキャパシタＣ２の製造工程中における半導体ウエハの要部断面図である。
【００９０】
図５４に示す本実施の形態１１のＭＩＭキャパシタＣ２は、絶縁膜１３ｘ１上に形成された第１電極５３ａと、その上に形成された容量絶縁膜５４と、その上に形成された第２電極５５ａとを有している。第１、第２電極５３ａ，５５ａは、例えば窒化チタン等のような導体膜からなる。容量絶縁膜５４は、例えば酸化シリコン膜からなる絶縁膜５４ａ上に、例えば窒化シリコン膜からなる絶縁膜５４ｂが堆積された積層膜構成を有している。本実施の形態１１では、この絶縁膜５４ａに対して前記酸素プラズマ処理が施されている。すなわち、図５５に示すように、第１電極形成用の導体膜５３上に絶縁膜５４ａをＬＰＣＶＤ法で堆積した後、図５５の矢印で模式的に示すように、絶縁膜５４ａに対して前記酸素プラズマ処理を施す。これにより絶縁膜５４ａの膜質（絶縁耐圧）を熱酸化膜と同等程度までに改善させることができるので、ＭＩＭキャパシタＣ２の性能および信頼性を向上させることが可能となる。酸素プラズマ処理を施さない場合、膜質（絶縁耐圧）を確保するために容量絶縁膜（ここでは特に絶縁膜５４ａ）を厚くする必要がある。これに対して本実施の形態１１では、膜質を向上できるので、絶縁膜５４ａの厚さを、例えば４ｎｍ程度の薄いものとすることができる。その結果、ＭＩＭキャパシタＣ２の容量を増大させることが可能となる。このため、容量絶縁膜５４を酸化シリコン膜の単層膜とすることもできる。この場合も、容量絶縁膜５４である酸化シリコン膜に酸素プラズマ処理を施すことで膜質改善を図ることができ、薄くできるので容量の増大を図ることができる。もちろん、容量絶縁膜５４を酸素プラズマ処理を施した酸化シリコン膜と、酸化シリコン膜よりも誘電率の高い、例えば上記窒化シリコン膜との積層膜とすることで、さらに容量を増大させることもできる。なお、上記絶縁膜１３ｘ１は、例えば酸化シリコン膜からなり、その上にはＭＩＭキャパシタＣ２を覆うように、例えば酸化シリコン膜からなる絶縁膜１３ｘ２が形成されている。絶縁膜１３ｘ２および容量絶縁膜５４には第１電極５３ａの一部が露出されるスルーホールＴＨ１が形成されている。このスルーホールＴＨ１内にはプラグ１５ｂが形成され第１電極５３ａと電気的に接続されている。また、絶縁膜１３ｘ２には第２電極５５ａの一部が露出されるスルーホールＴＨ２が形成されている。このスルーホールＴＨ２内にはプラグ１５ｃが形成され第２電極５５ａと電気的に接続されている。このプラグ１５ｂ，１５ｃは、例えばアルミニウムからなり、絶縁膜１３ｘ２上の配線１６ｎと電気的に接続されている。このＭＩＭキャパシタＣ２は、比較的上層（外部端子（ボンディングパッド）に相対的に近い高さ）に配置されている。
【００９１】
（実施の形態１２）
本実施の形態１２では、前記酸素プラズマ処理の他の適用箇所を図５６〜図６９により説明する。
【００９２】
図５６は本実施の形態１２の半導体装置の要部断面図を示している。基板２ＳにはｐウエルＰＷＬｘおよびｎウエルＮＷＬｘが形成されている。素子分離部３に囲まれたｐウエルＰＷＬｘの活性領域にはｎＭＩＳＱｎｘが形成されている。ｎＭＩＳＱｎｘは、ＬＤＤ構造を有するソースおよびドレイン用のｎ型の半導体領域１０ｘ、ゲート絶縁膜７ｃおよびゲート電極８ａを有している。一方、素子分離部３に囲まれたｎウエルＮＷＬｘの活性領域にはｐＭＩＳＱｐｘが形成されている。ｐＭＩＳＱｐｘは、ＬＤＤ構造を有するソースおよびドレイン用のｐ型の半導体領域１１ｘ、ゲート絶縁膜７ｃおよびゲート電極８ａを有している。こｎＭＩＳＱｎｘおよびｐＭＩＳＱｐｘによりＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＩＳ）回路が形成されている。このような基板２Ｓの主面上には、ｎＭＩＳＱｎｘおよびｐＭＩＳＱｐｘを覆うように、例えば酸化シリコン膜からなる相対的に薄い絶縁膜３８ａが堆積されている。絶縁膜３８ａ上には、層間絶縁膜用の絶縁膜１３ａ〜１３ｅおよび第１〜第３層の配線１６ａ〜１６ｃが形成されている。絶縁膜１３ｂ〜１３ｅは、例えば酸化シリコン膜からなる。絶縁膜１３ｂは、絶縁膜１３ｂ１の凹部に絶縁膜１３ｂ２が埋め込まれるようにして形成されている。絶縁膜１３ｄも同様に絶縁膜１３ｄ１の凹部に絶縁膜１３ｄ２が埋め込まれるようにして形成されている。各絶縁膜１３ａ〜１３ｅの上面は、例えばＣＭＰ法によって平坦にされている。上記第２層の配線１６ｂは、スルーホールＴＨ３内のプラグ１５ｂを通じて第１層の配線１６ａと電気的に接続されている。また、最上配線層の第３層の配線１６ｃは、スルーホールＴＨ４内のプラグ１５ｃを通じて第２層の配線１６ｂと電気的に接続されている。第１〜第３層の配線１６ａ〜１６ｃは、例えば窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン、窒化チタンを下層から順に積層してなる。また、プラグ１５ｂ，１５ｃは、前記プラグ１５ａと同様の構造とされている。最上の第３層の配線１６ｃは、表面保護膜１３ｆによって覆われている。表面保護膜１３ｆは、例えば絶縁膜１３ｆ１〜１３ｆ３を積み重ねてなる。最下の絶縁膜１３ｆ１は、例えば酸化シリコン膜、その上の絶縁膜１３ｆ２は、例えば窒化シリコン膜、さらに最上の絶縁膜１３ｆ３は、例えばポリイミド樹脂等からなる。表面保護膜１３ｆの一部には、配線１６ｃの一部が露出されるような開口部５７が開口されている。開口部５７から露出される配線１６ｃの一部は外部端子５８となっている。外部端子５８には、ボンディングワイヤまたはバンプ電極が接合される。
【００９３】
本実施の形態１２では、この半導体装置の素子分離部３、絶縁膜３８ａ、絶縁膜１３ａ，１３ｃ，１３ｅ，１３ｆ１の表面に対して酸素プラズマ処理が施されている。以下、各部について、図５７〜図６８により説明する。図５７〜図６８は図５６の半導体装置の製造工程中における半導体ウエハ２Ｗの要部断面図である。図６９は比較のため本実施の形態の酸素プラズマ処理を用いない場合に生じる問題を示した半導体ウエハの要部断面図である。
【００９４】
まず、素子分離部３について図５７〜図６１により説明する。図５７に示すように、半導体ウエハ２Ｗの主面に、例えば酸化シリコン膜からなる絶縁膜５９を二酸化シリコン換算膜厚で２０ｎｍ程度となるように熱酸化法で形成した後、その上に、例えば窒化シリコン膜からなる絶縁膜６０を１３０ｎｍ程度となるようにＬＰＣＶＤ法等により堆積する。続いて、レジストパターンをマスクとして絶縁膜６０をエッチング法によりパターニングした後、そのレジストパターンを除去する。続いて、残された絶縁膜６０をエッチングマスクとして、その絶縁膜６０から露出する絶縁膜５９および基板２Ｓをエッチングすることにより、基板２Ｓに基板２Ｓの主面から厚さ方向に延びる溝３ａを形成する。その後、洗浄処理を行った後、熱酸化処理により、溝３ａ内に二酸化シリコン換算膜厚で１０ｎｍ程度の厚さの酸化シリコン膜を形成した後、半導体ウエハ２Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜６１を、溝３ａを埋め込むようにＬＰＣＶＤ法により堆積する。その後、絶縁膜６１の上面をＣＭＰ法により研磨し、図５８に示すように平坦にして溝３ａを絶縁膜６１で埋め込み素子分離部３を形成する。この段階では活性領域に絶縁膜６０が研磨処理前に比べると薄くなっているが残されている。その後、上記絶縁膜６０をウエットエッチング等により絶縁膜５９に対して選択的に除去した後、図５８の矢印で模式的に示すように、半導体ウエハ２Ｗの主面に対して前記酸素プラズマ処理を施す。これにより、素子分離部３の表面の膜質を改善させることができる。すなわち、素子分離部３の表層部分は熱酸化膜と同等程度の膜質にされている。また、前記のように酸素プラズマ処理は低ダメージで処理できるので、活性領域が損傷を受けることはないが、この段階では活性領域には絶縁膜５９が残されているので、損傷を受けることもない。次いで、図５９に示すように基板２Ｓ上に残されている絶縁膜５９を図６０に示すようにエッチングにより除去する。この時、ＣＶＤ法で形成された酸化シリコン膜からなる素子分離部３は一般的に膜質が充分でないので何ら処理しないと、熱酸化法で形成された膜質の良い酸化シリコン膜からなる絶縁膜５９を除去する際に大幅にエッチングされ、素子分離部３の上面に窪みが形成されてしまう場合がある。この窪みは前記のようにＭＩＳのスイッチング特性の劣化を招く。これに対して、本実施の形態１２では素子分離部３の上面が酸素プラズマ処理により熱酸化膜と同等程度に改善されているため大きく窪むこともなく絶縁膜５９を除去できる。したがって、ｎＭＩＳＱｎｘおよびｐＭＩＳＱｐｘの信頼性および特性を向上させることができる。その後、図６１に示すように、基板２Ｓの露出面に、前記保護用の絶縁膜４を熱酸化法等によって形成し、これ以降の処理を進める。
【００９５】
次に、上記絶縁膜３８について図６２〜図６５により説明する。図６２に示すように、半導体ウエハ２Ｗの主面上に、ｎＭＩＳＱｎｘおよびｐＭＩＳＱｐｘを覆うように、例えば酸化シリコン膜からなる絶縁膜３８ａをＬＰＣＶＤ法により堆積した後、図６２の矢印で模式的に示すように前記酸素プラズマ処理を施す。これにより、絶縁膜３８ａを熱酸化膜と同等程度に改善させることができる。続いて、図６３に示すように、半導体ウエハ２Ｗの主面上に絶縁膜３８ａを介して絶縁膜１３ａをＬＰＣＶＤ法等により堆積した後、その上面上にコンタクトホール形成用のレジストパターンＰＲ２を形成する。その後、図６４に示すように、レジストパターンＰＲ２をエッチングマスクとして、平面略円形状のコンタクトホール１４を絶縁膜１３ａに形成する。この時、本実施の形態１２では、絶縁膜３８ａの膜質が熱酸化膜と同等程度に改善されているので、絶縁膜３８ａのエッチング速度をＬＰＣＶＤ法で形成された絶縁膜１３ａよりも遅くさせることができる。すなわち、絶縁膜３８ａをエッチングストッパのように機能させることができる。これにより、例えばコンタクトホール１４の一部が平面的に素子分離部３に重なる位置に外れて形成された場合でも、そのコンタクトホール１４から露出される素子分離部３が過剰に除去されてしまわないようにできる。また、コンタクトホール１４の底部から露出する基板２Ｓが過剰に除去されてしまわないようにできる。続けてエッチング処理を施すことにより、図６５に示すようにコンタクトホール１４を形成する。一般的に絶縁膜３８ａは、絶縁膜１３ａとは材料の異なる窒化シリコン膜を用い、そのエッチング選択比を高くとることで上記問題を回避するようにコンタクトホール１４を形成している。しかし、窒化シリコン膜を用いた場合、窒化シリコン膜の誘電率が酸化シリコン膜のそれよりも約２倍近く高いため配線容量が増大する。これに対して本実施の形態１２では、絶縁膜３８ａの材料として酸化シリコン膜を用いているので、配線容量の低減が可能となり、半導体装置の動作速度の向上を推進できる。
【００９６】
次に、層間絶縁膜として機能する上記絶縁膜１３ａ，１３ｃ，１３ｅについて図６６〜図６９により説明する。なお、ここでは絶縁膜１３ａ，１３ｃ，１３ｅへの酸素プラズマ処理はほとんど同じなので、絶縁膜１３ａに対する酸素プラズマ処理を説明し、絶縁膜１３ｃ，１３ｅに対する酸素プラズマ処理を省略する。
【００９７】
図６６に示すように、絶縁膜１３ａのコンタクトホール１４内に前記実施の形態１で説明したようにプラグ１５ａをＣＭＰ法で形成した後、絶縁膜１３ａの上面（すなわち、研磨面）に対して前記酸素プラズマ処理を施す。これにより、絶縁膜１３ａの上層部の膜質を比較的低温条件で熱酸化膜と同等程度に改善させることができる。また、ＣＭＰ処理により研磨された絶縁膜１３ａの上面にはダングリングボンド等のような結合手が存在し、不安定な状態とされている場合があるが、本実施の形態１２では酸素プラズマ処理により、その絶縁膜１３ａの上面を安定化させることができる。プラグ１５ａをＣＭＰ法で形成しない場合（すなわち、コンタクトホール１４を形成後、配線導体膜を堆積しそれをリソグラフィ技術およびドライエッチング技術でパターニングして配線を形成する場合）には、図６７に示すように、絶縁膜１３ａの堆積後に酸素プラズマ処理を施すようにしても良い。続いて、図６８に示すように、プラグ１５ａ上に形成された金属酸化膜を洗浄により除去した後、絶縁膜１３ａ上に配線１６ａを形成し、さらに絶縁膜１３ｂ，１３ｃを堆積した後、絶縁膜１３ｃ上にスルーホール形成用のレジストパターンＰＲ３を形成する。その後、そのレジストパターンＰＲ３をエッチングマスクとして、そこから露出する絶縁膜１３ｃ，１３ｂをエッチング除去することにより、配線１６ａの一部が露出するようなスルーホールＴＨ３を形成する。図６８では、絶縁膜１３ａに対する酸素プラズマ処理の効果を説明するためスルーホールＴＨ３の平面位置がずれている場合を例示している。本実施の形態１２では、絶縁膜１３ａの上面が酸素プラズマ処理により改質されているため、絶縁膜１３ａのエッチング速度が、ＣＶＤ法で形成された絶縁膜１３ｂ，１３ｃよりも遅くなるようにすることができる。すなわち、絶縁膜１３ａをエッチングストッパのように機能させることができる。このため、例えばスルーホールＴＨ３の位置ずれによりスルーホールＴＨ３の底面から絶縁膜１３ａが露出された場合でも、そのスルーホールＴＨ３から露出される絶縁膜１３ａ，３８ａ，９，１２がエッチングされてしまうような不具合を抑制または防止できる。図６９は、絶縁膜１３ａおよび絶縁膜３８ａに酸素プラズマ処理を施さない場合を比較のために例示している。スルーホールＴＨ３から露出する絶縁膜１３ａ，３８ａ，９，１２がエッチングされ、スルーホールＴＨ３は基板２Ｓやゲート電極８ａまでに達している。このままスルーホールＴＨ３内にプラグを形成すると、基板２Ｓ、ゲート電極８ａおよび配線１６ａがプラグにより電気的に接続されてしまう。
【００９８】
次に、上記表面保護膜１３ｆの絶縁膜１３ｆ１について図５６により説明する。本実施の形態１２では表面保護膜１３ｆの絶縁膜１３ｆ１をＬＰＣＶＤ法で堆積した後、その絶縁膜１３ｆ１に対して前記と同様に酸素プラズマ処理を施している。これにより、絶縁膜１３ｆ１の膜質を比較的低温条件で熱酸化膜と同等程度の改善することができる。表面保護膜１３ｆは半導体チップの最上の絶縁膜であり汚染物質や水分の侵入を阻止する上で重要な膜である。ＣＶＤ法で形成された酸化シリコン膜は膜質が充分でない場合があるので、汚染物質や水分の侵入の観点から充分でない場合もある。これに対して、本実施の形態１２では、表面保護膜１３ｆの絶縁膜１３ｆ１に対して酸素プラズマ処理を施すことにより、その膜質を改善させることができるので、その汚染物質や水分の侵入を阻止する能力を向上させることができる。このため、半導体装置の動作信頼性や寿命を向上させることが可能となる。
【００９９】
（実施の形態１３）
本実施の形態１３の半導体装置は、例えばトレンチゲート構造のｎチャネル型のパワーＭＩＳ・ＦＥＴ（Ｐｏｗｅｒ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：パワートランジスタ）を有する半導体装置である。以下、本実施の形態１３の半導体装置の製造方法の一例を図７０〜図７２により説明する。
【０１００】
図７０は、本実施の形態１３の半導体装置の製造工程中における要部断面図を示している。基板２Ｓは、例えばｎ＋型の半導体層２Ｓ１上に、ｎ−型の半導体層２Ｓ２がエピタキシャル法によって堆積された構造を有する、いわゆるエピタキシャルウエハ（半導体ウエハ２Ｗ）である。半導体層２Ｓ１，２Ｓ２は、例えばシリコン（Ｓｉ）単結晶からなる。半導体層２Ｓ１の不純物濃度は、例えば２．０×１０１９ｃｍ−３程度であり、半導体層２Ｓ２の不純物濃度は、例えば１．０×１０１６ｃｍ−３程度である。半導体層２Ｓ２には、ｐ−型の半導体領域（ウエル）６３が形成されている。この半導体領域６３は、複数のパワーＭＩＳ・ＦＥＴ（以下、パワーＭＩＳという）のチャネルが形成される領域である。半導体領域６３は、例えばホウ素（Ｂ）が半導体層２Ｓ２の主面から半導体層２Ｓ２の厚さ方向の途中位置まで分布することで形成されている。半導体領域６３中の不純物のピーク濃度は、例えば１×１０１６〜１×１０１８ｃｍ−３程度とされている。また、半導体層２Ｓ２において半導体領域６３の外周端には、ｐ型の半導体領域（ウエル）６４が形成されている。この半導体領域６４には、例えばホウ素が含有されている。また、半導体層２Ｓ２の主面の分離領域には、例えば酸化シリコン（ＳｉＯ２等）からなる素子分離部３がＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法等によって形成されている。素子分離部３は前記のように溝型のもの（トレンチアイソレーション）でも良い。この素子分離部３に囲まれた活性領域は、パワーＭＩＳ形成領域となっている。この活性領域には、複数の溝６５が形成されている。各溝６５は、セル毎に設けられており、断面で見た場合、半導体層２Ｓ２の主面から半導体層２Ｓ２の深さ方向の途中位置にまで延び、平面で見た場合は所定の方向に沿って延びている。この溝６５の内壁面および溝６５の開口周辺の半導体層２Ｓ２上面には、例えば酸化シリコン膜からなるゲート絶縁膜６６が形成されている。ゲート絶縁膜６６は、例えば熱酸化法で形成された酸化シリコン膜上に、ＬＰＣＶＤ法で堆積された酸化シリコン膜を積み重ねた積層構造とされている。溝型のパワーＭＩＳの場合、熱酸化膜のみでゲート絶縁膜６６を形成しようとすると結晶欠陥の問題が生じる場合があるので、ゲート絶縁膜６６の全てを熱酸化膜で形成することができない。このため、ゲート絶縁膜６６を熱酸化膜とＣＶＤ膜との積層膜で形成している。本実施の形態１３では、このようなゲート絶縁膜６６の形成後、図７０の矢印で模式的に示すように前記と同様の酸素プラズマ処理を施す。これによりゲート絶縁膜６６の全体の膜質（ゲート絶縁耐圧）を比較的低温条件で熱酸化膜と同等程度に改善できる。このため、パワーＭＩＳの特性を向上させることが可能となる。比較的低温条件なので結晶欠陥や不純物再分布の問題を抑制または防止できる。また、酸素プラズマ処理は低エネルギーでの処理なのでゲート絶縁膜６６や基板２Ｓ主面に損傷を与えることもない。なお、溝６５の隣接間の半導体層２Ｓ２には、ソース用のｎ型の半導体領域６７ａが形成されている。この半導体領域６７ａは、例えばヒ素（Ａｓ）が半導体層２Ｓ２の主面から半導体領域���３の深さ方向の途中位置まで分布することで形成されており、上記溝６５を形成する前に既に形成されている。半導体領域６７ａ中の不純物のピーク濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３程度である。
【０１０１】
次いで、図７１は、図７０の後の半導体装置の製造工程中における要部断面図を示している。この段階では、上記ゲート絶縁膜６６上に、パワーＭＩＳのトレンチ型のゲート電極６８が形成されている。ゲート電極６８は、例えば低抵抗な多結晶シリコン膜からなり、断面Ｔ字状に形成されている。すなわち、ゲート電極６８は、溝６５の内部にゲート絶縁膜６６を介して埋め込まれた第１部分６８ａと、この第１部分６８ａに連なり、溝６５の外部に突出され、かつ、溝６５の幅寸法（短方向寸法）よりも幅広の第２部分６８ｂとを有している。また、パワーＭＩＳ形成領域の外周には、ゲート引出配線６８Ｌが半導体層２Ｓ２の主面上にゲート絶縁膜６６および素子分離部３を介して形成されている。ゲート引出配線６８Ｌは、各ゲート電極６８と一体的に形成され電気的に接続されている。このようなゲート電極６８およびゲート引出配線６８Ｌ上には、例えば酸化シリコン膜からなるキャップ絶縁膜９がパターニングされて堆積されている。ここでは、まず、図７１の基板２Ｓの主面上にソース領域以外の領域を覆うレジストパターンを形成した後、これをマスクとして基板２Ｓの主面に、例えばヒ素をイオン注入することにより、ゲート電極６８の隣接間の半導体層２Ｓ２の表層にソース用のｎ型の半導体領域（第２半導体領域）６７を形成する。続いて、半導体ウエハ２Ｗの半導体層２Ｓ２の主面上に、例えば酸化シリコン膜等からなる絶縁膜６９をＣＶＤ法によって堆積した後、その上に、パワーＭＩＳ形成領域の外周領域が覆われ、それ以外が露出されるようなレジストパターンを形成した状態で、半導体ウエハ２Ｗ上の上記絶縁膜６９に対して異方性のドライエッチング法によってエッチバック処理を施す。これにより、パワーＭＩＳ形成領域には各ゲート電極６８およびキャップ絶縁膜９の側面にサイドウォール６９ａを形成し、パワーＭＩＳ形成領域の周辺に絶縁膜６９ｂを形成する。
【０１０２】
次いで、図７２は、図７１の後の半導体装置の製造工程中における要部断面図を示している。この段階では、キャップ絶縁膜９、サイドウォール６９ａおよび絶縁膜６９ｂをエッチングマスクとして、そこから露出する半導体層２Ｓ２部分をドライエッチング法によってエッチングすることにより溝７０を形成する。各溝７０は、断面で見た場合、半導体層２Ｓ２の主面から半導体領域６３の深さ方向の途中位置にまで延び、平面で見た場合は所定の方向に沿って延びている。その後、例えば二フッ化ホウ素（ＢＦ２）を、８０ｋｅＶ、３×１０１５ｃｍ−２程度で半導体層２Ｓ２にイオン注入することにより、溝７０の底部にｐ＋型の半導体領域７１を形成する。続いて、ウエットエッチング処理によりサイドウォール６９ａおよびキャップ絶縁膜９の外周部分を若干除去して溝７０の上方の間口を広くした後、絶縁膜６９ｂにコンタクトホール１４を開口してゲート引出配線６８Ｌの一部を露出させる。その後、半導体ウエハ２Ｗの主面上に、例えば設計上の厚さで５０ｎｍ程度のチタン（Ｔｉ）等のような高融点金属膜からなる導体膜７２をスパッタリング法によって堆積する。この導体膜７２は、この後に堆積されるアルミニウム膜の濡れ性を向上させるための機能やアルミニウムとシリコンとの反応を抑制または防止する機能を有している。続いて、半導体ウエハ２Ｗの主面上に、例えばアルミニウム等からなる導体膜７３をスパッタリング法によって堆積した後、導体膜７２，７３をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、ゲート電極７４Ｇおよびソース電極７４Ｓを半導体ウエハ２Ｗの主面上に形成する。ゲート電極７４Ｇは、コンタクトホール１４を通じてゲート引出配線６８Ｌと電気的に接続され、ソース電極７４Ｓは、溝７０を通じて半導体層２Ｓ２の半導体領域６３，６７，７１と電気的に接続されている。このようにして高性能なパワーＭＩＳを有する半導体装置を製造する。
【０１０３】
（実施の形態１４）
本実施の形態１４では、例えば液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）の製造方法に本発明を適用した場合の一例について図７３〜図７８により説明する。図７３〜図７７は本実施の形態１４の液晶表示装置の製造工程中における要部断面図、図７８は図７７の要部拡大断面図である。
【０１０４】
まず、図７３に示すように、アレイ基板を構成する透明なガラス基板７６ａの主面（デバイス形成面）上に、例えばタンタル（Ｔａ）−モリブデン（Ｍｏ）合金等のような導体膜をスパッタリング法等によって堆積した後、これをリソグラフィ技術およびエッチング技術によりパターニングすることにより、ゲート電極７７を形成する。続いて、ガラス基板７６ａの主面上に、例えば酸化シリコン膜からなる絶縁膜７８をプラズマＣＶＤ法等によってゲート電極７７を覆うように堆積する。この絶縁膜７８は、映像データを書き込むスイッチ素子としての機能を有するＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜を形成する膜である。その後、本実施の形態１４では、この絶縁膜７８に対して図７３の矢印で模式的に示すように前記酸素プラズマ処理を施す。これにより、絶縁膜７８の膜質（ゲート絶縁耐圧）を改善させることができる。このため、絶縁膜７８を薄くすることができるので、上記ＴＦＴの動作性能を向上させることが可能となる。また、絶縁膜７８の膜質を向上させることができるので、ＴＦＴＱＬの寿命を向上させることができる。さらに、液晶表示装置を構成するガラス基板はあまり高温での処理ができないが、本実施の形態１４の酸素プラズマ処理によれば比較的低温条件（０〜４００℃）で絶縁膜７８の改質処理が可能であり、ガラス基板７６ａに不具合が生じることもないので、液晶表示装置の製造条件に適したプロセスである。ゲート絶縁膜の変形例として、例えば次のようにしても良い。すなわち、ゲート電極７７の表面を陽極酸化することにより、例えば酸化タンタル（ＴａＯｘ）等のような絶縁膜をゲート電極７７の表面に形成した後、上記酸化シリコン膜からなる絶縁膜をＣＶＤ法で堆積し、その酸化シリコン膜に酸素プラズマ処理を施すことでゲート絶縁膜を形成しても良い。これにより、ゲート絶縁膜の誘電率を高くできるので、ゲート絶縁膜の膜厚が比較的厚くてもＴＦＴの動作性能を向上させることができる。
【０１０５】
次いで、図７４に示すように、例えばアモルファスシリコン（ａ−Ｓｉ）等からなる半導体層７９を形成し、その上に窒化シリコン膜等からなる絶縁膜８０を形成し、ソースおよびドレイン配線形成用の導体膜８１を堆積する。半導体層７９は、例えば多結晶シリコン膜で形成しても良い。続いて、導体膜８１をパターニングして、図７５に示すように、ソースおよびドレイン用の配線８１ａを形成してＴＦＴＱＬを形成した後、例えば酸化シリコン膜からなる保護膜８２を堆積し、その一部にコンタクトホール８３を形成する。その後、ガラス基板７６ａの主面上に、例えばＩＴＯ（インジウムと錫の酸化物）等からなる透明導体膜を堆積した後、これをパターニングすることにより、図７６に示すように、画素電極８４を形成する。その後、図７７および図７８に示すように、ガラス基板７６ａおよびガラス基板７６ｂの双方の主面に、例えばポリイミド樹脂等からなる配向膜８５を塗布し、さらに配向膜処理を施した後、双方のガラス基板７６ａ，７６ｂを、その対向面間にスペーサ８６およびシール接着剤８７を介して貼り合わせる。その後、２つのガラス基板７６ａ，７６ｂの対向面間の隙間に毛細管現象等を利用して液晶材料を充填した後、ガラス基板７６ａ，７６ｂの裏面に偏光板８８ａ，８８ｂを貼り付けて液晶パネル８９を製造する。ガラス基板７６ｂは、カラーフィルタ基板を構成する透明な基板で、その主面にはＲＧＢ（赤、緑、青）の３色の着色層（カラーフィルタ）９０の繰り返しパターンが、アレイ基板であるガラス基板７６ａの各画素電極８４に対向する位置に形成されている。
【０１０６】
このように、本実施の形態１３によれば、液晶表示装置のＴＦＴＱＬの性能おおよび寿命を向上させることが可能となる。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０８】
例えば前記実施の形態１〜１３では、絶縁膜の形成方法としてＬＰＣＶＤ法を適用した場合について説明したが、これに限定されるものではなく、例えばプラズマＣＶＤ法で形成した酸化シリコン膜からなる絶縁膜に対して酸素プラズマ処理を施すことにより、その絶縁膜の膜質を改善させることができる。
【０１０９】
また、前記実施の形態１〜１４では、酸化シリコン膜に対して酸素プラズマ処理を施すことにより、その酸化シリコン膜の膜質を改善する場合について説明したが、これに限定されるものではなく、例えば酸窒化シリコン（ＳｉＯＮ）または窒化シリコン膜に対して酸素プラズマ処理をすることで各々の絶縁膜の膜質（絶縁耐圧）を改善しても良い。また、酸化シリコン膜、酸窒化シリコン膜または窒化シリコン膜のうちから選択された２以上の絶縁膜の積層膜に対して酸素プラズマ処理を施すことにより、各々の積層膜の膜質（絶縁耐圧）を改善するようにしても良い。この時、各膜を堆積するたびに酸素プラズマ処理を施しても良い。
【０１１０】
さらに、酸素プラズマ処理を行う際にはプラズマ雰囲気が酸化作用を有してさえいればよく、プラズマ処理室に導入する気体としては酸素分子に替えて水蒸気、Ｎ２Ｏ、ＮＯあるいはＯ２を含めこれら分子を二種類以上含有していても同様の効果の得られることは言うまでもない。また、酸素分子とともに水素分子を含有する場合には水蒸気を含有する場合と同様、酸素分子のみもしくは酸素分子と不活性分子を含有する場合よりも短時間で膜質の改善効果が得られた。なお、プラズマ処理室に導入する気体が酸素分子と窒素分子を含有する場合には、酸化シリコン膜の改質と同時に窒化が進行し、電圧ストレスに伴うフラットバンド電圧やリーク電流の変動が減少するという効果も得られるので、必要に応じて酸素分子と窒素分子を含有する混合気体を用いるとより一層効果的である。
【０１１１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリ、ＣＭＩＳ回路またはパワーＭＩＳ回路を有する半導体装置の製造方法や液晶表示装置の製造方法に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいはメモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置等のような他の半導体装置の製造方法にも適用できる。また、マイクロマシンの製造方法にも適用できる。
【０１１２】
また、ＬＣＤドライバーのような高耐圧ＭＩＳＦＥＴを有する半導体装置の製造方法にも適用できる。なお、高耐圧ＭＩＳＦＥＴを有する半導体装置において、ＣＶＤ法で形成する高耐圧ＭＩＳＦＥＴの厚いゲート絶縁膜を、熱酸化膜形成プロセスよりも低温プロセスで熱酸化膜と比べて遜色のない膜質の酸化膜を形成することができる。
【０１１３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１１４】
すなわち、半導体基板上にＣＶＤ法により堆積した酸化膜に対して、酸素原子を含む雰囲気中においてプラズマ処理を施すことにより、熱酸化膜と比べて遜色のない膜質のシリコン酸化膜を熱酸化によらず形成することができるので、そのシリコン酸化膜を有する半導体装置の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明者による実験結果であって、フラットバンド電圧の初期値からの変化量を、電圧ストレスを付加した累積時間の関数として示したグラフ図である。
【図２】図１の容量電圧特性に代えて電流電圧特性（ゲート絶縁膜のリーク電流）を測定した結果を示すグラフ図である。
【図３】酸素プラズマ処理時の圧力条件を図１とは変えて得られた試料において、フラットバンド電圧の初期値からの変化量を、電圧ストレスを付加した累積時間の関数として示したグラフ図である。
【図４】図３の容量電圧特性に代えて電流電圧特性（ゲート絶縁膜のリーク電流）を測定した結果を示すグラフ図である。
【図５】酸素プラズマ処理時の圧力条件を図１とは変えて得られた種々試料において、フラットバンド電圧の初期値からの変化量を、電圧ストレスを付加した累積時間の関数として示したグラフ図である。
【図６】図５の容量電圧特性に代えて電流電圧特性（ゲート絶縁膜のリーク電流）を測定した結果を示すグラフ図である。
【図７】図１とは酸化シリコン膜の厚さとストレス電圧を変えた試料において、フラットバンド電圧の初期値からの変化量を、電圧ストレスを付加した累積時間の関数として示したグラフ図である。
【図８】図７の容量電圧特性に代えて電流電圧特性（ゲート絶縁膜のリーク電流）を測定した結果を示すグラフ図である。
【図９】ＣＶＤ酸化シリコン膜の形成を低温で行った場合と高温で行った場合との結果を比較して示すグラフ図である。
【図１０】ＣＶＤ酸化シリコン膜の形成を低温で行った場合と高温で行った場合との結果を比較して示すグラフ図である。
【図１１】本発明の一実施の形態である半導体装置の製造方法で用いる酸素プラズマ処理装置の一例の説明図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５１】図５０の半導体装置の製造工程中の要部断面図である。
【図５２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５３】図５２の半導体装置の製造工程中の要部断面図である。
【図５４】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５５】図５４の半導体装置の製造工程中の要部断面図である。
【図５６】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５７】図５６の半導体装置の製造工程中の要部断面図である。
【図５８】図５６の半導体装置の図５７に続く製造工程中の要部断面図である。
【図５９】図５６の半導体装置の図５８に続く製造工程中の要部断面図である。
【図６０】図５６の半導体装置の図５９に続く製造工程中の要部断面図である。
【図６１】図５６の半導体装置の図６０に続く製造工程中の要部断面図である。
【図６２】図５６の半導体装置の製造工程中の要部断面図である。
【図６３】図５６の半導体装置の図６２に続く製造工程中の要部断面図である。
【図６４】図５６の半導体装置の図６３に続く製造工程中の要部断面図である。
【図６５】図５６の半導体装置の図６４に続く製造工程中の要部断面図である。
【図６６】図５６の半導体装置の製造工程中の要部断面図である。
【図６７】図５６の半導体装置の図６６に続く製造工程中の要部断面図である。
【図６８】図５６の半導体装置の図６７に続く製造工程中の要部断面図である。
【図６９】酸素プラズマ処理を用いない場合を比較のために示した半導体ウエハの要部断面図である。
【図７０】本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図７１】図７０の後の半導体装置の製造工程中における要部断面図である。
【図７２】図７１の後の半導体装置の製造工程中における要部断面図である。
【図７３】本発明の他の実施の形態である液晶表示装置の製造工程中における要部断面図である。
【図７４】図７３に続く液晶表示装置の製造工程中における要部断面図である。
【図７５】図７４に続く液晶表示装置の製造工程中における要部断面図である。
【図７６】図７５に続く液晶表示装置の製造工程中における要部断面図である。
【図７７】図７６に続く液晶表示装置の製造工程中における要部断面図である。
【図７８】図７７の液晶表示装置の要部拡大断面図である。
【符号の説明】
１  プラズマ処理装置
１ａ  高周波電源
１ｂ  整合器
１ｃ  アンテナ
１ｄ  反応槽
１ｅ  処理台
１ｆ  反応気体導入口
１ｇ  排気口
２Ｗ  半導体ウエハ
３  素子分離部
４  絶縁膜
５ａ，５ｂ  半導体領域
６ａ〜６ｈ  絶縁膜
７ａ，７ｂ  絶縁膜
７ｃ  ゲート絶縁膜
８  導体膜
８ａ  ゲート電極
８ｂ  ゲート電極
８ｃ  制御ゲート電極
９  キャップ絶縁膜
１０ａ，１０ｂ，１０ｘ  半導体領域
１１ａ，１１ｂ，１１ｘ  半導体領域
１２，１２ａ，１２ｂ  サイドウォール
１３ａ，１３ｂ，１３ｂ１，１３ｂ２，１３ｃ  絶縁膜
１３ｄ，１３ｄ１，１３ｄ２，１３ｅ，１３ｘ１，１３ｘ２  絶縁膜
１３ｆ  表面保護膜
１３ｆ１，１３ｆ２，１３ｆ３，  絶縁膜
１４  コンタクトホール
１５ａ，１５ｂ，１５ｃ  プラグ
１６ａ，１６ｎ  配線
１７ａ  絶縁膜
２０  半導体領域
２１ａ  浮遊ゲート電極
２２ａ  層間膜
２３  導体膜
２４  シリサイド膜
２５  絶縁膜
２６  制御ゲート電極
２７ａ，２７ｂ  半導体領域
２８ａ，２８ｂ  半導体領域
３０  絶縁膜
３１  絶縁膜
３２ａ  ゲート電極
３３  キャップ絶縁膜
３４  導体膜
３５  半導体領域
３６  半導体領域
３７  シリサイド層
３８  絶縁膜
３８ａ  絶縁膜
４０  多結晶シリコン膜
４０ａ  制御ゲート電極
４１  キャップ絶縁膜
４２  半導体領域
４４  半導体領域
４５  絶縁膜
４６  ナノ結晶
４７  層間膜
４８  制御ゲート電極
５０  半導体領域
５１  キャパシタゲート電極
５３  導体膜
５３ａ  第１電極
５４  容量絶縁膜
５４ａ，５４ｂ  絶縁膜
５５ａ  第２電極
５７  開口部
５８  外部端子
５９  絶縁膜
６０  絶縁膜
６１  絶縁膜
６３  半導体領域
６４  半導体領域
６５  溝
６６  ゲート絶縁膜
６７ａ  半導体領域
６８  ゲート電極
６８ａ  第１部分
６８ｂ  第２部分
６８Ｌ  ゲート引出配線
６９  絶縁膜
６９ａ  サイドウォール
６９ｂ  絶縁膜
７０  溝
７１  半導体領域
７２  導体膜
７３  導体膜
７４Ｇ  ゲート電極
７４Ｓ  ソース電極
７６ａ  ガラス基板
７７  ゲート電極
７８  絶縁膜
７９  半導体層
８０  絶縁膜
８１  導体膜
８２  保護膜
８３  コンタクトホール
８４  画素電極
８５  配向膜
８６  スペーサ
８７  シール接着剤
８８ａ，８８ｂ  偏光板
８９  液晶パネル
９０  着色層
ＰＬ  プラズマ
ＰＷＬ，ＰＷＬ１，ＰＷＬ２  ｐウェル
ＮＷＬ，ＮＷＬ１，ＮＷＬ２  ｎウェル
ＷＬ  ウエル
ＤＮＷＬ  埋込領域
Ａ１  薄膜形成領域
Ａ２  厚膜形成領域
Ａ３  分離領域
ＭＣＡ  メモリセルアレイ
ＰＲ１  レジストパターン
Ｑｐ，Ｑｐ１，Ｑｐｘ  ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ，Ｑｎ１，Ｑｎｘ  ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＬ  ＴＦＴ
ＭＣ，ＭＣ１，ＭＣ２，ＭＣ３  メモリセル
Ｃ１  ＭＩＳキャパシタ
Ｃ２  ＭＩＭキャパシタ
ＴＨ１〜ＴＨ４  スルーホール
【図１】
2004153037.tif 000003
【図２】
2004153037.tif 000004
【図３】
2004153037.tif 000005
【図４】
2004153037.tif 000006
【図５】
2004153037.tif 000007
【図６】
2004153037.tif 000008
【図７】
2004153037.tif 000009
【図８】
2004153037.tif 000010
【図９】
2004153037.tif 000011
【図１０】
2004153037.tif 000012
【図１１】
2004153037.tif 000013
【図１２】
2004153037.tif 000014
【図１３】
2004153037.tif 000015
【図１４】
2004153037.tif 000016
【図１５】
2004153037.tif 000017
【図１６】
2004153037.tif 000018
【図１７】
2004153037.tif 000019
【図１８】
2004153037.tif 000020
【図１９】
2004153037.tif 000021
【図２０】
2004153037.tif 000022
【図２１】
2004153037.tif 000023
【図２２】
2004153037.tif 000024
【図２３】
2004153037.tif 000025
【図２４】
2004153037.tif 000026
【図２５】
2004153037.tif 000027
【図２６】
2004153037.tif 000028
【図２７】
2004153037.tif 000029
【図２８】
2004153037.tif 000030
【図２９】
2004153037.tif 000031
【図３０】
2004153037.tif 000032
【図３１】
2004153037.tif 000033
【図３２】
2004153037.tif 000034
【図３３】
2004153037.tif 000035
【図３４】
2004153037.tif 000036
【図３５】
2004153037.tif 000037
【図３６】
2004153037.tif 000038
【図３７】
2004153037.tif 000039
【図３８】
2004153037.tif 000040
【図３９】
2004153037.tif 000041
【図４０】
2004153037.tif 000042
【図４１】
2004153037.tif 000043
【図４２】
2004153037.tif 000044
【図４３】
2004153037.tif 000045
【図４４】
2004153037.tif 000046
【図４５】
2004153037.tif 000047
【図４６】
2004153037.tif 000048
【図４７】
2004153037.tif 000049
【図４８】
2004153037.tif 000050
【図４９】
2004153037.tif 000051
【図５０】
2004153037.tif 000052
【図５１】
2004153037.tif 000053
【図５２】
2004153037.tif 000054
【図５３】
2004153037.tif 000055
【図５４】
2004153037.tif 000056
【図５５】
2004153037.tif 000057
【図５６】
2004153037.tif 000058
【図５７】
2004153037.tif 000059
【図５８】
2004153037.tif 000060
【図５９】
2004153037.tif 000061
【図６０】
2004153037.tif 000062
【図６１】
2004153037.tif 000063
【図６２】
2004153037.tif 000064
【図６３】
2004153037.tif 000065
【図６４】
2004153037.tif 000066
【図６５】
2004153037.tif 000067
【図６６】
2004153037.tif 000068
【図６７】
2004153037.tif 000069
【図６８】
2004153037.tif 000070
【図６９】
2004153037.tif 000071
【図７０】
2004153037.tif 000072
【図７１】
2004153037.tif 000073
【図７２】
2004153037.tif 000074
【図７３】
2004153037.tif 000075
【図７４】
2004153037.tif 000076
【図７５】
2004153037.tif 000077
【図７６】
2004153037.tif 000078
【図７７】
2004153037.tif 000079
【図７８】
2004153037.tif 000080