(57)【要約】【課題】破壊耐量の高い半導体装置を提供する。【解決手段】半導体層の隣接する各セル領域Ｅ１，Ｅ２内にそれぞれ互に平行に設けられ、且つ一方のセル領域から他方のセル領域に延びるストライプ状の複数のトレンチライン２５と、このトレンチ２５内に形成されたゲート絶縁膜１９と、このゲート絶縁膜を介してトレンチ２５内に埋め込まれたゲート電極２０とを有し、各セル領域内におけるトレンチライン２５の他方セル領域側の隣接する終端部の一部が接続部２８により接続され、且つ残りの終端部が開放されてなり、一方のセル領域の接続部２８と他方のセル領域の開放部３０とが少なくとも１つ以上相対向している。【選択図】  図１
2004200540.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の隣接する各セル領域内にそれぞれ互いに平行に設けられ、且つ一方のセル領域から他方のセル領域方向に延びるストライプ状の複数のトレンチラインと、
このトレンチ内に形成されたゲート絶縁膜と、
このゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、
を有し、
各セル領域内におけるトレンチラインの他方セル領域側の隣接する終端部の一部が接続部により接続され、且つ残りの終端部が開放されてなり、一方のセル領域の接続部と他方のセル領域の開放部とが少なくとも1つ以上相対向していることを特徴とする半導体装置。
【請求項２】
隣接する前記トレンチラインの両終端部をそれぞれ接続して枠形のトレンチを形成し、隣接する枠形のトレンチにおける一方の終端部同士と他方の終端部同士とを交互に接続部によりそれぞれ接続したことを特徴とする請求項１記載の半導体装置。
【請求項３】
少なくとも内側の隣接する前記トレンチラインにおける一方の終端部同士と他方の終端部同士とを接続部により、交互にそれぞれ接続したことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体層の隣接する各セル領域内にそれぞれ互いに平行に設けられ、且つ一方のセル領域から他方のセル領域方向に延びるストライプ状の複数のトレンチラインの隣接する両終端部がそれぞれ接続された複数の枠形トレンチと、
この枠形トレンチ内に形成されたゲート絶縁膜と、
このゲート絶縁膜を介して枠形トレンチ内に埋め込まれたゲート電極と、
を有し、
各セル領域内における隣接する枠形トレンチの一方の終端部同士と他方の終端部同士とが交互に接続部により接続されなり、一方のセル領域の接続部と他方のセル領域の非接続部とが相対向していることを特徴とする半導体装置。
【請求項５】
半導体層の隣接する各セル領域内にそれぞれ互いに平行に設けられ、且つ一方のセル領域から他方のセル領域方向に延びるストライプ状の複数のトレンチラインと、
このトレンチ内に形成されたゲート絶縁膜と、
このゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、
を有し、
各セル領域内における外側の隣接するトレンチラインの両終端部がそれぞれ接続されて枠形に形成され、内側の隣接するトレンチラインの一方の終端部同士と他方の終端部同士とが交互に接続部により接続されてなり、一方のセル領域の接続部と他方のセル領域の非接続部とが相対向していることを特徴とする半導体装置。
【請求項６】
前記半導体装置は、トレンチ型絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体装置は、トレンチ型絶縁ゲートＭＯＳトランジスタであることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型電界効果トランジスタで代表されるトレンチゲート構造を有する半導体装置に係わり、特に破壊耐量を高めるのに好適な構造を備えた半導体装置に関する。
【０００２】
【従来の技術】
電力用半導体装置において、近年、大電力化のために、素子の低損失化および大電流化の要求はますます高まっている。
【０００３】
素子の低損失化には、低オン電圧化が重要であり、低オン電圧特性に有利な縦型電界効果トランジスタである、トレンチ型絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下トレンチＩＧＢＴと記す）が多く使用されている。そして、素子の大電流化には、チップを大きくすることが必要で、１ｃｍ角以上の大きさのチップが使用されている。
【０００４】
しかし、チップを大きくすると、トレンチＩＧＢＴセルがゲート端子引出部から遠くなるためにゲート抵抗が増加し、スイッチング損失が増大する問題がある。
【０００５】
このため、ゲート配線部をチップ周辺部に設けるとともに、トレンチＩＧＢＴセルを複数のセルに分割して、この分割されたトレンチＩＧＢＴセルの周辺にもゲート配線部を設けることにより、ゲート抵抗を低減させることが行われている。
【０００６】
また、トレンチＩＧＢＴは、半導体層にトレンチパターンを形成して、このトレンチ内にゲート絶縁膜を介してゲート電極を埋め込むもので、そのトレンチパターンとしては、従来、複数のトレンチラインが平行に形成されたストライプ構造が多く用いられていた。
【０００７】
このストライプ構造のトレンチでは、トレンチの両終端部が途切れているため、終端部近傍に酸化応力起因の転位が発生し易く、ゲート耐圧特性が劣化する問題がある。
【０００８】
この問題を解決するトレンチパターンを有する半導体装置が知られている（例えば、特許文献１参照。）。
【０００９】
この特許文献１に開示された半導体装置のトレンチパターンについて、図４を用いて説明する。図４は、その半導体装置を示す要部概念図である。
【００１０】
図に示すように、各トレンチライン１０１ａの終端部１０２ａを二股状に分岐し、これらを両側に隣接したトレンチライン１０１ｂ、１０１ｃの終端部１０２ｂ、１０２ｃに接続部１０３ａ、１０３ｂを介して一体に連結することにより、ゲート絶縁膜の粘性流動を妨げることがないので、酸化起因応力が緩和され、転位の発生が抑制される。
【００１１】
図５は、この特許文献１に開示されたトレンチパターンを用いたトレンチＩＧＢＴの一例を示す図で、図５（ａ）は、左右に分割された２つのトレンチＩＧＢＴセルを示す平面図、図５（ｂ）は、図５（ａ）のＣ−Ｃ線に沿って切断し、矢印方向に眺めた断面図である。但し、図５（ｂ）には、図５（ａ）には示していない電極配線も示している。
【００１２】
図に示すように、トレンチライン１１１の終端部１１２ａを、両側に隣接したトレンチラインの終端部１１２ｂ、１１２ｃに接続部１１３ａ、１１３ｂを介して一体に連結している。
【００１３】
しかしながら、特許文献１に開示されたトレンチパターンを持つ、トレンチＩＧＢＴセル１１４ａ、１１４ｂからなるトレンチＩＧＢＴ１１５では、ターンオン時に、Ｐ＋型半導体基板１１６からｎ−型層１１７に注入されたホールが、隣接したトレンチＩＧＢＴセル１１４ａ、１１４ｂの間に挟まれたゲート配線１１８直下の領域に蓄積され、ターンオフ時には、蓄積されたホールが滞留して、トレンチＩＧＢＴ１１５を誤作動させる問題がある。
【００１４】
即ち、この蓄積されたホールは、ターンオフ時には、最も近いトレンチＩＧＢＴセルのエミッタ電極１１９ａ、１１９ｂから排出される必要があるが、エミッタ電極１１９ａ、１１９ｂとゲート配線１１８直下のホールが蓄積された領域との電流パスがトレンチ１２０ａ、１２０ｂによって分断されているため、ホールが排出され難い。
【００１５】
このため、ゲート配線１１８直下の領域に滞留したホールが、近傍のＮＰＮトランジスタ（Ｎ＋型エミッタ層１２１、Ｐ型ベース層１２２、Ｎ−型層１１７で形成されるＮＰＮトランジスタ）を動作させ、トレンチＩＧＢＴ１１５を誤作動させる。
【００１６】
従って、特許文献１に開示された両側に隣接したトレンチラインの終端部を一体に連結したトレンチパターンを有するＩＧＢＴにおいては、ラッチアップ破壊耐量が低下して、素子を破壊させる恐れがあり、大電流化が難しいという問題がある。
【００１７】
【特許文献１】
特開平１０−２５６５４５号公報（３頁、図４）
【００１８】
【発明が解決しようとする課題】
上述した、ストライプ状トレンチパターンのＩＧＢＴにおいては、高いゲート耐圧特性が得られない、一方、特許文献１に開示されたトレンチパターンのＩＧＢＴでは、ラッチアップ破壊耐量に問題がある。すなわち、従来のトレンチＩＧＢＴにおいては、チップサイズの大型化においてゲート耐圧特性とラッチアップ破壊耐量を同時に満足することは困難であった。
【００１９】
本発明は、上記問題点を解決するためになされたもので、ゲート耐圧が高く、且つ高いラッチアップ破壊耐量を有する半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置では、半導体層の隣接する各セル領域内にそれぞれ互に平行に設けられ、且つ一方のセル領域から他方のセル領域方向に延びるストライプ状の複数のトレンチラインと、このトレンチ内に形成されたゲート絶縁膜と、このゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、を有し、各セル領域内におけるトレンチラインの他方セル領域側の隣接する終端部の一部が接続部により接続され、且つ残りの終端部が開放されてなり、一方のセル領域の接続部と他方のセル領域の開放部とが少なくとも1つ以上相対向していることを特徴としている。
【００２１】
また、上記目的を達成するために、本発明の半導体装置では、半導体層の隣接する各セル領域内にそれぞれ互いに平行に設けられ、且つ一方のセル領域から他方のセル領域方向に延びるストライプ状の複数のトレンチラインの隣接する両終端部がそれぞれ接続された複数の枠形トレンチと、この枠形トレンチ内に形成されたゲート絶縁膜と、このゲート絶縁膜を介して枠形トレンチ内に埋め込まれたゲート電極と、を有し、各セル領域内における隣接する枠形トレンチの一方の終端部同士と他方の終端部同士とが交互に接続部により接続されなり、一方のセル領域の接続部と他方のセル領域の非接続部とが相対向していることを特徴としている。
【００２２】
更に、上記目的を達成するために、本発明の半導体装置では、半導体層の隣接する各セル領域内にそれぞれ互いに平行に設けられ、且つ一方のセル領域から他方のセル領域方向に延びるストライプ状の複数のトレンチラインと、このトレンチ内に形成されたゲート絶縁膜と、このゲート絶縁膜を介して枠形トレンチ内に埋め込まれたゲート電極と、を有し、各領域内における外側の隣接するトレンチラインの両終端部がそれぞれ接続されて枠形に形成され、内側の隣接するトレンチラインの一方の終端部同士と他方の終端部同士とが交互に接続部により接続されてなり、一方のセル領域の接続部と他方のセル領域の非接続部とが相対向していることを特徴としている。
【００２３】
本発明によれば、ゲート耐圧が高く、且つラッチアップ破壊耐量の高い半導体装置が得られる。
【００２４】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００２５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置を示す図で、図１（ａ）は、トレンチＩＧＢＴの平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。但し、図１（ｂ）には、図１（ａ）には示していない電極配線も示している。
【００２６】
図に示すように、このトレンチＩＧＢＴ１１は、例えば２つの隣接するセル領域Ｅ１、Ｅ２に形成された２つのトレンチＩＧＢＴセル１２ａ、１２ｂで構成されている。まず、ｐ＋型半導体基板１３上に、ｎ−型ドリフト層１４を形成する。このｎ−型層１４は、ｐ＋型半導体基板上にエピタキシャル成長させたものでも、ｎ−型半導体基板の両面からｐ＋型拡散層を形成し、片面のｐ＋型拡散層を除去して、ｎ−型層を露出させたものでもよい。
【００２７】
次に、このｎ−型層１４内にｐ型ベース層１５を拡散形成し、さらに、寄生抵抗を小さくするためのｐ＋型層１６を拡散した後、ｎ＋型エミッタ層１７をイオン注入により形成している。
【００２８】
続いて、ｐ型ベース層１５を貫通して、ｎ−型層１４に達するように、トレンチ１８を周知の異方性の反応性イオンエッチング法により形成する。
【００２９】
そして、トレンチ１８の内面を覆うとともにｐ型ベース層１５の上面を覆うように熱酸化によりゲート絶縁膜１９を形成した後に、その上に周知の熱ＣＶＤ法によりポリシンコンからなるゲート電極２０を形成している。
【００３０】
最後に、電気的導通を取るための、ｐ＋型半導体基板１３の裏面にコレクタ電極２１と、熱ＣＶＤ法およびフォトリソグラフィー法により絶縁膜、例えば酸化膜２２を介してエミッタ電極２３ａ、２３ｂと、ゲート配線２４を設けている。
【００３１】
このトレンチＩＧＢＴセル１２ａ、１２ｂの各トレンチパターンは、互に平行に形成され、且つ一方のセル領域Ｅ１から他方のセル領域Ｅ２方向に延びたストライプ状の複数のトレンチライン２５を有している。この隣接する２つのトレンチライン２５ａおよび２５ｂの一方の終端部２６ａおよび２６ｂと他方の終端部２６ｃおよび２６ｄとを、それぞれ接続した方形状の枠形トレンチ２７ａ、２７ｂ、２７ｃ、２７ｄを形成している。
【００３２】
そして、隣接した２つの枠形トレンチ２７ａおよび２７ｂの一方の終端部を第１接続部２８で接続し、且つ他方の終端部を非接続部３０、すなわち開放部とし、次の隣接した２つの枠形トレンチ２７ｂおよび２７ｃの他方の終端部を第２接続部２９で接続し、且つ一方の終端部を開放部３０とし、更に隣接した２つの枠形トレンチ２７ｃおよび２７ｄの一方の終端部を第１接続部２８で接続し、且つ他方の終端部を開放部３０とすることにより、隣接した枠形トレンチ２７の終端部を左右交互にＳ字状に接続した形状を成している。
【００３３】
即ち、トレンチＩＧＢＴセル１２ａと１２ｂとのトレンチパターンは、このセル間の垂直線に対して線対称に設けられ、セル１２ａの第１接続部２８とセル１２ｂの非接続部３０、またセル１２ａの非接続部３０とセル１２ｂの第２接続部２９とが、少なくとも１以上相対向している。
【００３４】
従って、このように構成されたトレンチＩＧＢＴ１１では、トレンチＩＧＢＴセル１２ａ、１２ｂ間のゲート電極直下の領域で、トレンチ１８で挟まれていない部分が、周期的に形成されている。
【００３５】
図２は、本発明の効果を模式的に示したもので、図２（ａ）は従来のトレンチＩＧＢＴセル間のゲート配線直下の要部を示す断面図、図２（ｂ）は、本発明のトレンチＩＧＢＴセル間のゲート配線直下の要部を示す断面図である。図において、上記第１の実施の形態と同一の構成部分には、同一符号を付して、その説明は省略する。
【００３６】
図において、ターンオン時にゲート配線直下に蓄積されたホールは、図２（ａ）に示す従来のトレンチＩＧＢＴでは、ターンオフ時でも、２つのトレンチ１８ａ、１８ｂに挟まれて滞留し、エミッタ電極１７に排出され難い。一方、図２（ｂ）に示す本実施の形態である片側のトレンチ１８ｂのみの場合は、蓄積されたホールはターンオフ時、すみやかにエミッタ電極１７に排出される。
【００３７】
以上説明したように、本発明の第１の実施の形態の半導体装置では、トレンチ枠体の各終端部を左右交互にＳ字状に途切れなく接続し、トレンチＩＧＢＴセル間のゲート配線を挟んでトレンチ終端部の接続部分と非接続部分が１つ以上相対向するようにしている。
【００３８】
これにより、トレンチ端部の酸化起因応力を緩和し、ＩＧＢＴのターンオン時にゲート配線直下に蓄積されるホールをターンオフ時にゲート非接続部を通して効率的にエミッタ電極から排出させるようにしたので、ゲート耐圧を損なうこと無く、且つラッチアップ破壊耐量の高い半導体装置が得られる。
【００３９】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る半導体装置を示す図で、図３（ａ）は、トレンチＩＧＢＴの平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。但し、図３（ｂ）には、図３（ａ）には示していない電極配線も示している。
【００４０】
本実施の形態において、上記第１の実施の形態と同一の構成部分には、同一符号を付して、その説明は省略する。
【００４１】
図に示すように、第２の実施の形態が、第１の実施の形態と異なる点は、隣接したトレンチラインの終端部の非接続部を増加する構造にしたことにある。
【００４２】
即ち、隣接したトレンチライン４１a、４１ｂの他方の終端部同士を第２接続部４３で接続し、次の隣接したトレンチライン４１ｂ、４１ｃの一方の終端部同士を第１接続部４２で接続し、更に、隣接したトレンチライン４１ｃ、４１ｄの他方の終端部同士を第２接続部４３で接続し、次の隣接したトレンチライン４１ｄ，４１ｅの一方の終端部同士を第１接続部４２で接続し、更に隣接したトレンチライン４２ｅ、４１ｆの他方の終端部同士を第２接続部４３で接続し、次の隣接したトレンチライン４１ｆ、４１ｇの一方の終端部同士を第１接続部４２で接続し、更に隣接したトレンチライン４１ｇ、４１ｈの他方の終端部同士を第２接続部４３で接続している。
【００４３】
そして、トレンチライン４１ｂ、４１ｃの他方の終端部、４１ｄ、４１ｅの終端部、４１ｇ、４１ｈの他方の終端部、４１ｃ、４１ｄの一方の終端部および４１ｅ、４１ｆの一方の終端部をそれぞれ非接続部４６、即ち開放部としている。また、トレンチライン４１ａ、４１ｂおよび４１ｇ、４１ｈの一方の終端部同士は、第３接続部４５でそれぞれ接続されている。これにより、隣接したトレンチの終端部を左右交互にＳ字状に接続したトレンチラインの形状を成している。即ち、トレンチＩＧＢＴ１２ａと１２ｂとのトレンチパターンは、このセル間の垂直線に対して線対称に設けられ、セル１２ａの第１接続部４２とセル１２ｂの非接続部４６、またセル１２ａの非接続部４６とセル１２ｂの第２接続部４３とが、少なくとも１つ以上相対向している。
【００４４】
従って、このように構成されたトレンチＩＧＢＴ１１では、トレンチＩＧＢＴセル１２ａ、１２ｂ間のゲート電極直下の領域で、トレンチ１８で挟まれていない部分が、周期的に形成される。
【００４５】
以上説明したように、本発明の第２の実施の形態の半導体装置では、トレンチの各終端部を左右交互にＳ字状に途切れなく接続して、トレンチＩＧＢＴセル間の隣接したトレンチ終端部の接続部分と非接続部がゲート配線を挟んで対向するようにしている。
【００４６】
これにより、トレンチ端部の酸化起因応力を緩和し、ＩＧＢＴのターンオン時にゲート配線直下に蓄積されるホールを、ターンオフ時にゲート非接続部を通して効率的にエミッタ電極から排出させるようにしたので、ゲート耐圧を損なうこと無く、且つラッチアップ破壊耐量の高い半導体装置が得られる。
【００４７】
実験によれば、本発明のトレンチパターンを、定格６００Ｖ／１００ＡクラスのトレンチＩＧＢＴに適用したところ、ラッチアップ破壊耐量が３０％以上向上できることが確認された。
【００４８】
上述した発明の実施の形態では、トレンチラインの数が８本の場合について示したが、本発明はこれに限定されるものではなく、さらにトレンチラインを増減した場合にも同様に適用できる。
【００４９】
また、一方の終端部同士と他方の終端部同士とが交互に接続部により接続されている場合について説明したが、これに限定されるものではなく、種々変形して実施することができる。
【００５０】
即ち、本発明は一方の領域の接続部と他方の領域の開放部とが少なくとも１つ以上相対向していれば良いので、例えば、一方の複数の終端部同士と他方の複数の終端部同士とをそれぞれまとめて交互に接続部により接続しも良く、さらにそれぞれの終端部の数が異なっていても構わない。
【００５１】
更に、本発明は、トレンチゲート型ＭＯＳＦＥＴにも、同様に適用することができる。トレンチパターンや製造プロセス等は、トレンチＩＧＢＴとほぼ同様であり、ここでは図面および詳細な説明は省略する。
【００５２】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、ゲート耐圧が高く、且つ安定して高いラッチアップ破壊耐量が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わるトレンチＩＧＢＴを示す図で、図１（ａ）は平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿う断面図。
【図２】本発明の原理を説明するための図で、図２（ａ）は従来のトレンチＩＧＢＴセル間のゲート配線直下の要部を示す断面図、図２（ｂ）は、本発明のトレンチＩＧＢＴセル間のゲート配線直下の要部を示す断面図。
【図３】本発明の第２の実施の形態に係わるトレンチＩＧＢＴを示す図で、図３（ａ）は平面図、図３（ｂ）は、図３（ａ）のＢ−Ｂ線に沿う断面図。
【図４】従来の半導体装置のトレンチパターンの要部を示す図。
【図５】従来のトレンチＩＧＢＴを示す図で、図５（ａ）は平面図、図５（ｂ）は、図５（ａ）のＣ−Ｃ線に沿う断面図。
【符号の説明】
１１  トレンチＩＧＢＴ
１２ａ、１２ｂ  トレンチＩＧＢＴセル
１３  Ｐ＋型半導体基板
１４  ｎ−型層
１５  Ｐ＋型ベース層
１６  Ｐ＋型拡散層
１７  ｎ＋型エミッタ層
１８  トレンチ
１９  ゲート絶縁膜
２０  ゲート電極
２１  コレクタ電極
２２  酸化膜
２３ａ、２３ｂ  エミッタ電極
２４  ゲート配線
２５ａ、２５ｂ、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ、４１ｇ、４１ｈ  トレンチライン
２６ａ、２６ｂ、２６ｃ、２６ｄ  終端部
２７ａ、２７ｂ、２７ｃ、２７ｄ  枠形トレンチ
２８、４２  第１接続部
２９、４３  第２接続部
４５  第３接続部
４６  非接続部（開放部）
Ｅ１、Ｅ２  セル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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