(57)【要約】【課題】低消費電力でかつ高速に入力信号をレベルシフトして出力するトランジスタ回路を提供する。【解決手段】信号入力回路Ｉ２の電源端と電源ラインとの間に設けられ両端間に電圧降下を発生する電圧降下回路Ｐ２と信号入力回路Ｉ２の出力に応答してオンオフするスイッチ回路Ｐ３を並列に設けた。信号入力回路Ｉ２にハイレベルが入力されるときは電圧降下回路Ｐ２により信号入力回路Ｉ２の電源端の電圧を降下させ信号入力回路Ｉ２に貫通電流が流れるのを防止するとともにローレベルが入力されるときは、スイッチ回路Ｐ３により、信号入力回路Ｉ２の電源端の電圧を引き上げ出力ハイレベルを確保する。【選択図】　　　図１
2004112310.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受けてオン／オフ動作を実行するトランジスタを含む信号入力回路と、この信号入力回路の電源端と電源供給ラインとの間に設けられ両端間に電圧降下を発生する電圧降下回路と、前記信号入力回路の電源端と前記電源ラインとの間に接続され前記信号入力回路の出力信号に応答して制御されるスイッチ回路であってオンした時に前記信号入力回路の電源端と前記電源ラインとの間に電気通路を形成するスイッチ回路とを有するトランジスタ回路。
【請求項２】
請求項１記載のトランジスタ回路を複数段縦続接続し、後段に含まれる電圧降下回路ほど電圧降下の小さな電圧降下回路であることを特徴とするトランジスタ回路。
【請求項３】
第１導電型の第１のＭＯＳトランジスタと、ゲート電極とドレイン電極がそれぞれ前記第１のＭＯＳトランジスタのゲート電極とドレイン電極とに接続された第２導電型の第２のＭＯＳトランジスタとを含むＣＭＯＳゲート回路と、
前記第１のＭＯＳトランジスタのソース電極と電源供給ラインとの間に設けられ両者間に電圧降下を発生させる電圧降下回路と、
前記ソース電極と前記電源供給ラインとの間に前記電圧降下回路と並列に接続されたスイッチ回路であって、前記ＣＭＯＳゲート回路の出力電圧に基づいてオンオフ制御され、オンしたときに前記第１のＭＯＳトランジスタのソース電極と前記電源ラインとの間に電気通路を形成する第１のスイッチ回路とを含むことを特徴とするトランジスタ回路。
【請求項４】
前記第１のスイッチ回路はソース電極が前記電源ラインに、ドレイン電極が前記第１のＭＯＳトランジスタのソース電極に接続された第１導電型の第３のＭＯＳトランジスタを含み、前記ＣＭＯＳゲート回路の出力の反転信号を前記第３のＭＯＳトランジスタのゲート電極に与えオンオフ制御させたことを特徴とする請求項３記載のトランジスタ回路。
【請求項５】
前記電圧降下回路は、ゲート電極とソース電極を共通接続させ、ドレイン電極との間に定電位差を発生させるようにした第４のＭＯＳトランジスタを含むことを特徴とする請求項３または４記載のトランジスタ回路。
【請求項６】
前記電源ラインと前記第１のＭＯＳトランジスタのソース電極との間に前記電位降下回路と直列に接続された第２のスイッチ回路と、
前記前記第２のＭＯＳトランジスタのソース電極とドレイン電極とに接続され、第２のＭＯＳトランジスタに並列に接続された第３のスイッチ回路を更に含み、
制御信号により、前記第２のスイッチ回路をオンさせるときは前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路をオフさせるときは前記第３のスイッチ回路をオンさせるようにしたことを特徴とする請求項３乃至５いずれか１項記載のトランジスタ回路。
【請求項７】
請求項３乃至６いずれか１項記載のトランジスタ回路を複数段縦続接続し、各段に含まれる前記電圧降下回路の電圧降下は後段のトランジスタ回路に含まれる電圧降下回路ほど小さくなっていることを特徴とするトランジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタ回路に関する。特にＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタとを含むＣＭＯＳで構成され、入力信号の電圧をレベルシフトして出力するレベルシフト回路に関する。
【０００２】
【従来の技術】
近年、消費電力の低減のため、また、半導体集積回路の高集積化微細化が進むにつれて素子の耐圧が低下するため、内部回路の低電圧化が進められ、内部回路の電源電圧として１．５Ｖを使用する半導体集積回路も現れている。しかしながら半導体集積回路と外部とのインタフェースには従来通り電圧が３．３Ｖや５．０Ｖの信号が使われている。そのため、外部と入出力を行う外部インタフェース回路には、３．３Ｖまたは５．０Ｖの電源電圧を与え、内部回路からの１．５Ｖ系の信号を３．３Ｖまたは５．０Ｖにレベル変換して外部に出力するレベルシフト回路を内蔵することが一般的になっている。
【０００３】
この従来のレベルシフト回路について図面を用いて説明する。図９は、従来例１のレベルシフト回路のブロック図である（例えば、特許文献１参照。）。図９のレベルシフト回路は、１．５Ｖ系の電源で動作するＣＭＯＳインバータＩ１０１、Ｉ１０２と、ＮチャンネルＭＯＳトランジスタＮ１０１、Ｎ１０２、ＰチャンネルＭＯＳトランジスタＰ１０１、Ｐ１０２からなるたすきがけ回路、３．３Ｖ系の電源で動作するＣＭＯＳインバータＩ１０３から構成される。これらの回路のグランドにはすべて０Ｖが与えられ、インバータＩ１０１、Ｉ１０２には、１．５Ｖの電源が、たすきがけ回路とインバータＩ１０３には、３．３Ｖの電源が供給される。ここで、同じ導電型のＮチャンネルＭＯＳトランジスタＮ１０１とＮ１０２同士、およびＰチャンネルＭＯＳトランジスタＰ１０１とＰ１０２同士ではともに同等な駆動能力であるが、ＮチャンネルＭＯＳトランジスタＮ１０１とＮ１０２は、ＰチャンネルＭＯＳトランジスタＰ１０１とＰ１０２よりかなり大きな駆動能力を持つようにトランジスタのサイズが設定されている。
【０００４】
次に、この従来例１のレベルシフト回路の動作について説明する。図１０は、図９のレベルシフト回路の波形図である。初期状態ｔ２０では、インバータＩ１０１の入力ＩＮに０Ｖのローレベルが与えられており、このときインバータＩ１０１の出力Ｄ点はハイレベルとなりＮチャンネルＭＯＳトランジスタＮ１０１のゲート電極は１．５Ｖになるので、ＮチャンネルＭＯＳトランジスタＮ１０１はオンしている。また、インバータＩ１０２の出力はローレベルであるので、ＮチャンネルＭＯＳトランジスタＮ１０２はオフし、ＰチャンネルＭＯＳトランジスタＰ１０１はオフ、ＰチャンネルＭＯＳトランジスタＰ１０２は導通している。このときは、Ｅ点は０Ｖ、Ｆ点は３．３Ｖとなり出力ＯＵＴの電圧は０Ｖとなりローレベルを出力している。
【０００５】
次に入力ＩＮが立ち上がるとそれに応答してタイミングｔ２１でインバータＩ１０２の出力Ｄ点が立下りはじめ、それに応答してインバータＩ１０２の出力電圧は上昇する。インバータＩ１０２の出力電圧がＮチャンネルＭＯＳトランジスタＮ１０２の閾値電圧分約０．８Ｖまで上昇するとＮチャンネルトランジスタＮ１０２は導通を開始し、導通状態にあるＰチャンネルトランジスタＰ１０２とのオン抵抗のバランスにより、Ｆ点の電位は３．３Ｖから降下を開始する（タイミングｔ２２）。ただし、このｔ２２のタイミングではＥ点の電圧は０Ｖのままである。つづいてＦ点の電位が約２．５Ｖまで降下すると、ＰチャンネルＭＯＳトランジスタＰ１０１が導通を開始し、Ｅ点の電位は０Ｖから上昇を開始する。Ｅ点の電位が約２．５Ｖまで上昇するとＰチャンネルＭＯＳトランジスタＰ１０２はオフし、Ｆ点の電位は０Ｖまで降下し、出力ＯＵＴからは安定したハイレベル３．３Ｖを出力する（タイミングｔ２３）。
【０００６】
次に、入力ＩＮがハイレベル１．５Ｖからローレベル０Ｖにたち下がると、インバータＩ１０１の出力Ｄ点は０Ｖから１．５Ｖへ上昇を開始する（タイミングｔ２４）。Ｄ点の電位が約０．８Ｖを超えると、ＮチャンネルＭＯＳトランジスタＮ１０１は導通し始め、導通状態にあるＰチャンネルトランジスタＰ１０１とのオン抵抗のバランスにより、Ｅ点の電位も３．３Ｖから徐々に降下を開始する（タイミングｔ２５）。また、Ｄ点がハイレベルとなるとインバータＩ１０２の出力がローレベルとなり、ＮチャンネルＭＯＳトランジスタＮ１０２がオフする。続いてＥ点の電位が約２．５Ｖまで下がると今度はＰチャンネルＭＯＳトランジスタＰ１０２が導通し始め、Ｆ点の電位は０Ｖから上昇し、Ｆ点の電位が約２．５Ｖに達すると、ＰチャンネルＭＯＳトランジスタＰ１０１はオフし、Ｅ点の電位は０Ｖまで低下し、Ｆ点は３．３Ｖ、ＯＵＴは０Ｖの安定したローレベルを出力する（タイミングｔ２６）。
【０００７】
この従来例１のレベルシフト回路は、スイッチングしないとき、電流は流れないが、スイッチング時に、直列接続されているＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタ（Ｐ１０１とＮ１０１、及びＰ１０２とＮ１０２）が同時に導通し互いに引っ張りあうタイミングが生ずるので貫通電流が流れ、かつスイッチング動作も遅くなる。
【０００８】
次に、上記従来例１とは異なるレベルシフト回路について従来例２として説明する。この従来例２は文献名を特定できないが公知の回路である。
【０００９】
図１１は従来例２のブロック図であり直列接続された４段のＣＭＯＳインバータＩ１１１〜Ｉ１１４からなる。ここで、ＣＭＯＳインバータＩ１１１、Ｉ１１３、Ｉ１１４はゲート電極、ドレイン電極がそれぞれ共通接続されたＰチャンネルＭＯＳトランジスタ、ＮチャンネルＭＯＳトランジスタそれぞれ１個づつからなる通常のＣＭＯＳインバータであるが、ＣＭＯＳインバータＩ１１２は、図示するように直列接続された２つのＰチャンネルＭＯＳトランジスタＰ１１１、Ｐ１１２と１つのＮＭＯＳトランジスタから構成されている。ここで、ＮチャンネルＭＯＳトランジスタＮ１１１はＰチャンネルＭＯＳトランジスタＰ１１１及びＰ１１２よりかなり大きな駆動能力を持つようにトランジスタのサイズが設定されている。なお、インバータＩ１１１には、１．５Ｖが、インバータＩ１１２〜Ｉ１１４には３．３Ｖが電源として供給されている。グランドは０Ｖで共通である。
【００１０】
次に、図１１のレベルシフト回路の動作についてタイミングチャート図１２を用いて説明する。初期状態ｔ３０ではインバータＩ１１１への入力ＩＮが０Ｖであり、インバータＩ１１１の出力Ｇ点の電位は１．５Ｖとなる。このとき、ＰチャンネルＭＯＳトランジスタＰ１１１、Ｐ１１２、ＮチャンネルＭＯＳトランジスタＮ１１１はともにオン状態となり、貫通電流が定常的に流れるが、上述したようにＮチャンネルＭＯＳトランジスタＮ１１１はＰチャンネルＭＯＳトランジスタＰ１１１及びＰ１１２より大きな駆動能力を有しているので、インバータＩ１１２の出力Ｈ点の電位は０Ｖに近い電位となる。従ってインバータＩ１１３の出力は３．３Ｖのハイレベル、インバータＩ１１４の出力ＯＵＴは、０Ｖのローレベルとなる。
【００１１】
次に、ｔ３１でインバータＩ１１１への入力ＩＮの電圧が０Ｖから１．５Ｖに変化すると、Ｇ点は０Ｖとなり、ＮチャンネルＭＯＳトランジスタＮ１１１はオフし、インバータＩ１１２は貫通電流が流れない状態となってＨ点の電圧は、３．３Ｖに上昇する。Ｈ点の電圧が３．３Ｖまで上昇するとそれにつれてインバータＩ１１３の出力は０Ｖとなり、インバータＩ１１４の出力ＯＵＴは３．３Ｖのハイレベルが出力される。
【００１２】
その後、ｔ３２でインバータＩ１１１への入力ＩＮの電圧が１．５Ｖから０Ｖに変化すると、最初の状態に戻り、インバータＩ１１２には貫通電流が流れる状態となって出力ＯＵＴには、０Ｖが出力される。
【００１３】
次に、従来例３としてＴＴＬレベルの信号をＣＭＯＳレベルの信号に変換するトランジスタ回路について説明する（例えば、特許文献２参照。）。図１３は、この従来のトランジスタ回路のブロック図である。このトランジスタ回路はＰチャンネルＭＯＳトランジスタＰ１２１とＮチャンネルＭＯＳトランジスタＮ１２１からなるＣＭＯＳインバータＩ１２１と、ＰチャンネルＭＯＳトランジスタＰ１２２とＮチャンネルＭＯＳトランジスタＮ１２２からなるＣＭＯＳインバータＩ１２２と、ソース電極がＰチャンネルＭＯＳトランジスタＰ１２１のソース電極にドレイン電極が正電源ＶＣＣにゲート電極が基準バイアス電源ＶＲにそれぞれ接続されたＮチャンネルＭＯＳトランジスタＮ１２３と、ソース電極が正電源ＶＣＣにドレイン電極がインバータＩ１２１の出力にゲート電極がインバータＩ１２２の出力に接続されたＰチャンネルＭＯＳトランジスタＰ１２３とを備えている。ここで、正電源ＶＣＣは５Ｖが与えられており、インバータＩ１２１とＩ１２２のグランドは０Ｖで共通である。
【００１４】
次に、この従来例３のトランジスタ回路について動作を説明する。このトランジスタ回路は、ＴＴＬレベルの信号をＣＭＯＳレベルの信号に変換する回路であるので、ローレベルの信号を受けているときのＩ１２１の入力電圧は０．８Ｖである。このときインバータＩ１２１は、ＮチャンネルＭＯＳトランジスタＮ１２１がオフし、ＰチャンネルＭＯＳトランジスタＰ１２１がオンするのでインバータＩ１２１の出力はインバータＩ１２２の入力スレッシュホールドレベルより高い電圧が出力される。従ってインバータＩ１２２の出力はほぼ０Ｖとなり、ＰチャンネルＭＯＳトランジスタＰ１２３がオンし、インバータＩ１２１の出力はハイレベル５Ｖまで引き上げられ、インバータＩ１２２の出力はローレベル０Ｖで安定する。
【００１５】
次に、インバータＩ１２１の入力電圧がローレベル０．８ＶからＴＴＬレベル２．２Ｖに変化するとインバータＩ１２１の正電源は、ゲート電極が基準バイアス電源ＶＲに接続されたＮチャンネルＭＯＳトランジスタＮ１２３を介して供給されているので、ＰチャンネルＭＯＳトランジスタＰ１２１のゲートソース間電圧はＰチャンネルＭＯＳトランジスタＰ１２１のスレッシュホールドレベル以下となり、ＰチャンネルＭＯＳトランジスタＰ１２１がオフ、ＮチャンネルＭＯＳトランジスタＮ１２１がオンとなる。ここで、ＰチャンネルＭＯＳトランジスタＰ１２３がオンしているので、ＰチャンネルＭＯＳトランジスタＰ１２３とＮチャンネルＭＯＳトランジスタＮ１２１が同時にオンとなり、電源ＶＣＣからＰチャンネルＭＯＳトランジスタＰ１２３とＮチャンネルＭＯＳトランジスタＮ１２１とを通ってグランドへ貫通電流が流れる。このとき、ＰインバータＩ１２２の入力電圧は、電圧ＶＣＣがＰチャンネルＭＯＳトランジスタＰ１２３のソースドレイン間電圧とＮチャンネルＭＯＳトランジスタＮ１２１のソースドレイン電圧とで分割される電圧となるが、前述したようにＮチャンネルＭＯＳトランジスタＮ１２１の駆動能力は、ＰチャンネルＭＯＳトランジスタＰ１２３より大きく設定されているので、インバータＩ１２２の入力電圧は徐々に低下する。そして、インバータＩ１２２の入力電圧がスレッシュホールド電圧より低くなると、インバータＩ１２２の出力は反転し、ハイレベルへと上昇する。さらにインバータＩ１２２の出力が５Ｖに近い電圧まで上昇するとＰチャンネルＭＯＳトランジスタＰ１２３はオフし、電源ＶＣＣからＰチャンネルＭＯＳトランジスタＰ１２３とＮチャンネルＭＯＳトランジスタＮ１２１とを通ってグランドに流れる貫通電流がなくなると共に、インバータＩ１２１とインバータＩ１２２の出力電圧はそれぞれほぼ０Ｖ、５Ｖで固定される。
【００１６】
【特許文献１】
特開２０００−１７４６１０号公報（第３−４頁、図１３）
【特許文献２】
特開昭６０−７０８２２号公報（第４頁、第６図）
【００１７】
【発明が解決しようとする課題】
以上説明した従来例１乃至３のレベルシフト回路として機能するトランジスタ回路は低消費電力で高速なスイッチングを得ようとするには、それぞれ以下に示す問題がある。
【００１８】
まず、図９に示す従来例１のトランジスタ回路は、直列に接続されたたすきがけ回路のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタ（Ｐ１０１とＮ１０１、Ｐ１０２とＮ１０２）のＮチャンネルＭＯＳトランジスタのゲートには入力信号が接続されているがＰチャンネルＭＯＳトランジスタのゲートにはたすきがけ回路の反対側の出力が接続されている。したがって、入力信号が変化したとき、ＮチャンネルＭＯＳトランジスタはすぐオンオフするが、オンしたＮチャンネルＭＯＳトランジスタと現状のオン状態を維持しようとするＰチャンネルＭＯＳトランジスタとの間で貫通電流が流れ、スイッチング速度が遅くなるため、高速なスイッチングが必要な用途には適していない。
【００１９】
また、図１１に示す従来例２のトランジスタ回路は、入力電圧ＩＮがローレベルのとき、Ｉ１１２のＰチャンネルＭＯＳトランジスタＰ１１１、Ｐ１１２とＮチャンネルＭＯＳトランジスタが共にオン状態となるため、入力電圧ＩＮがローレベルである限り定常的に貫通電流が流れるため、低消費電力なトランジスタ回路が実現できない。
【００２０】
さらに、図１３に示す従来例３のトランジスタ回路は、入力電圧がローレベルからハイレベルに立ちあがるとき、トランジスタ回路の出力であるインバータＩ１２２の出力を受け現状を維持してオン状態を継続しようとするＰチャンネルＭＯＳトランジスタＰ１２３と入力信号を受けオン状態に変化するＮチャンネルＭＯＳトランジスタＮ１２１が同時にオンし、ＰチャンネルＭＯＳトランジスタＰ１２３からＮチャンネルＭＯＳトランジスタＮ１２１へ貫通電流が流れる。この貫通電流が流れる状態はＰチャンネルＭＯＳトランジスタＰ１２３とＮチャンネルＭＯＳトランジスタＮ１２１のレシオによりこの２つのトランジスタの接点の電圧が徐々に上昇し、インバータＩ１２２の入力スレッシュホールドレベルを超えるまで解消しない。したがって、入力電圧がローレベルからハイレベルに立ちあがるときのスイッチングは、従来例１のトランジスタ回路と同様に遅くなり、高速なスイッチング動作は期待できない。
【００２１】
上記従来のトランジスタ回路を検討した結果、本発明の目的は、低消費電力で高速なトランジスタ回路、またはレベルシフト回路を提供することである。
【００２２】
【課題を解決するための手段】
本発明によるトランジスタ回路は、入力信号を受けてオン／オフ動作を実行するトランジスタを含む信号入力回路と、この信号入力回路の電源端と電源供給ラインとの間に設けられ両端間に電圧降下を発生する電圧降下回路と、前記信号入力回路の電源端と前記電源ラインとの間に接続され前記信号入力回路の出力信号に応答して制御されるスイッチ回路であってオンした時に前記信号入力回路の電源端と前記電源ラインとの間に電気通路を形成するスイッチ回路とを有する。
【００２３】
このように、本発明では、信号入力回路の電源端と電源供給ラインとの間に設けられ両端間に電圧降下を発生する電圧降下回路と、前記信号入力回路の電源端と前記電源ラインとの間に接続され前記信号入力回路の出力信号に応答して制御されるスイッチ回路であってオンした時に前記信号入力回路の電源端と前記電源ラインとの間に電気通路を形成するスイッチ回路とを設けたので、入力信号のレベルにより、信号入力回路の電源端に与える電源電圧を変えることができ、スイッチング時に貫通電流が流れることがほとんどなく、かつ、高速にスイッチング動作するトランジスタ回路またはレベルシフト回路が実現できる。
【００２４】
また、本発明のトランジスタ回路は、前記トランジスタ回路を複数段縦続接続し、各段に含まれる電圧降下回路の電圧降下を後段に含まれる電圧降下回路ほど電圧降下の小さくすることができる。このような構成によれば、縦続接続する段数を増やすことにより入力信号をいくらでも大きな電圧の信号にレベルシフトできる。また、１段あたりのレベルシフトする電圧レベルを小さくすることにより信号入力回路の定常的な貫通電流をより完全に防ぐこともできる。
【００２５】
さらに、本発明によるトランジスタ回路は、第１導電型の第１のＭＯＳトランジスタと、ゲート電極とドレイン電極がそれぞれ前記第１のＭＯＳトランジスタのゲート電極とドレイン電極とに接続された第２導電型の第２のＭＯＳトランジスタとを含むＣＭＯＳゲート回路と、前記第１のＭＯＳトランジスタのソース電極と電源供給ラインとの間に設けられ両者間に電圧降下を発生させる電圧降下回路と、前記ソース電極と前記電源供給ラインとの間に前記電圧降下回路と並列に接続されたスイッチ回路であって、前記ＣＭＯＳゲート回路の出力電圧に基づいてオンオフ制御され、オンしたときに前記第１のＭＯＳトランジスタのソース電極と前記電源ラインとの間に電気通路を形成する第１のスイッチ回路とを含んでいる。
【００２６】
このように、本発明では、ＣＭＯＳゲート回路のソース電極と電源ラインとの間に電圧降下回路とスイッチ回路とを並列に接続し、スイッチ回路のオンオフをＣＭＯＳゲート回路の出力電圧に基づいて制御するようにしたので、入力信号のレベルにより、ＣＭＯＳゲート回路に与える電源電圧を変えることができ、スイッチング時に貫通電流が流れることがほとんどなく、かつ、高速にスイッチング動作するトランジスタ回路またはレベルシフト回路が実現できる。
【００２７】
さらに、本発明のトランジスタ回路は、前記電源ラインとＣＭＯＳゲート回路の電源端との間に前記電圧降下回路と直列に接続された第２のスイッチ回路と、前記前記第２のＭＯＳトランジスタのソース電極とドレイン電極とに接続され、第２のＭＯＳトランジスタに並列に接続された第３のスイッチ回路を更に含み、制御信号により、前記第２のスイッチ回路をオンさせるときは前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路をオフさせるときは前記第３のスイッチ回路をオンさせるようにしてもよい。このような構成とすることにより、高速なスイッチング動作が不要なときは制御信号によりＣＭＯＳゲート回路のリーク電流を防ぐと共に、トランジスタ回路またはレベルシフト回路の出力電圧を固定することができる。
【００２８】
さらに、本発明のトランジスタ回路は、前記トランジスタ回路を複数段縦続接続し、各段に含まれる電圧降下回路の電圧降下を後段のトランジスタ回路に含まれる電位差発生回路ほど小さくすることができる。このような構成によれば、縦続接続する段数を増やすことにより入力信号をいくらでも大きな電圧の信号にレベルシフトできる。また、１段あたりのレベルシフトする電圧レベルを小さくすることにより第１のＣＭＯＳインバータの定常的な貫通電流をより完全に防ぐこともできる。
【００２９】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照しながら説明する。図１は、本発明の第１の実施形態であるトランジスタ回路のブロック図である。図１は、１．５Ｖの電源が供給されるＣＭＯＳインバータＩ１と、ＰチャンネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジスタＮ１からなるＣＭＯＳインバータＩ２と、３．３Ｖの電源が供給されるＣＭＯＳインバータＩ３、Ｉ４と、上記ＣＭＯＳインバータＩ２と上記３．３Ｖ電源との間に挿入されるＰチャンネルＭＯＳトランジスタからなる電圧降下回路Ｐ２と電圧降下回路Ｐ２と並列に接続される同じくＰチャンネルＭＯＳトランジスタで構成されるスイッチ回路Ｐ３とからなる。ＣＭＯＳインバータＩ２は信号入力回路またはＣＭＯＳゲート回路として入力信号を受け出力信号を出力する。インバータＩ１は波形生成用のインバータであり、省略してもよく、省略する場合には、１．５Ｖ系の入力信号ＩＮの反転信号を直接ＣＭＯＳインバータＩ２に入力すればよい。ＣＭＯＳインバータＩ２のＰチャンネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジスタＮ１はそれぞれゲート電極がインバータＩ１の出力に接続される。ＮチャンネルＭＯＳトランジスタＮ１はソース電極がグランドに、ＰチャンネルＭＯＳトランジスタＰ１のソース電極は電圧降下回路を構成するＰチャンネルＭＯＳトランジスタＰ２のドレイン電極及びゲート電極と、スイッチ回路を構成するＰチャンネルＭＯＳトランジスタＰ３のドレイン電極とに接続される。さらに、ＰチャンネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジスタＮ１のドレイン電極は共通接続され、インバータＩ３の入力に接続される。インバータＩ３の出力はインバータＩ４の入力と、スイッチ回路となるＰチャンネルＭＯＳトランジスタＰ３のゲート電極に接続される。ＰチャンネルＭＯＳトランジスタＰ２とＰ３のソース電極は、３．３Ｖの電源ラインに接続される。インバータＩ４は、３．３Ｖ系の回路を駆動するために設けられているが、インバータＩ４を省略してインバータＩ３から直接出力をとりだしてもよい。
【００３０】
次に、図１記載の本発明のレベルシフト回路の動作をタイミングチャート図２、図３を用いて説明する。初期状態ｔ０では、入力ＩＮにローレベル０Ｖが入力されているものとする。このときインバータＩ１の出力Ａ点の電圧はハイレベル１．５Ｖとなる。ここでＰチャンネルＭＯＳトランジスタＰ１、Ｐ２の閾値（ＶＴ）が０．８Ｖだとすると、共通接続されたＰチャンネルＭＯＳトランジスタＰ２のゲート、ドレイン及びＰチャンネルＭＯＳトランジスタＰ１のソース電極は約３．３Ｖ−０．８Ｖ＝２．５Ｖの電圧となる。Ａ点の電圧が１．５Ｖであるので、ＰチャンネルＭＯＳトランジスタＰ１は弱くオンしているが、ＮチャンネルＭＯＳトランジスタＮ１は強くオンするのでインバータＩ２の出力Ｂ点の電位はほぼローレベル０Ｖとなる。すると、インバータＩ３の出力Ｃ点はハイレベル３．３Ｖとなり、インバータＩ３はローレベル０Ｖを出力する。このときＰチャンネルＭＯＳトランジスタで構成されるスイッチ回路Ｐ３はオフとなる。
【００３１】
次に、ｔ１で入力ＩＮが０Ｖからハイレベル１．５Ｖに立ちあがるとインバータＩ１の出力Ａ点の電圧は０Ｖにたち下がる。Ａ点が立ち下がるとＮチャンネルＭＯＳトランジスタＮ１はオフし、ＰチャンネルＭＯＳトランジスタＰ１がオンし、インバータＩ２の出力Ｂ点は約２．５Ｖまで立ちあがる（タイミングｔ２）。Ｂ点の電圧が２．５Ｖに立上るとインバータＩ３のＰチャンネルＭＯＳトランジスタはオフし、ＮチャンネルトランジスタはオンするのでＣ点の電圧は０Ｖまで立ち下がる。Ｃ点の電圧が０Ｖまでたち下がるとＯＵＴは３．３Ｖのハイレベルを出力すると共に、ＰチャンネルＭＯＳトランジスタからなるスイッチ回路Ｐ３がオンし、ＰチャンネルＭＯＳトランジスタＰ１のソース電極は３．３Ｖまで引き上げられ、それにつれてＢ点の電圧も２．５Ｖから３．３Ｖまでさらに引き上げられる。
【００３２】
さらに引き続いて入力ＩＮが１．５Ｖからローレベル０Ｖに立ち下がったときをタイミングチャート図３を用いて説明する。ｔ３で入力ＩＮが立ち下がるとＡ点の電圧は０Ｖから１．５Ｖに立ちあがる。Ａ点の電圧が１．５Ｖに立ち上がるとＮチャンネルトランジスタＮ１がオンする。この時点では、スイッチ回路Ｐ３がオンしているため、ＰチャンネルＭＯＳトランジスタＰ１のソース電極には３．３Ｖとなっており、スイッチ回路Ｐ３、ＰチャンネルＭＯＳトランジスタＰ１、ＮチャンネルトランジスタＮ１を通って貫通電流が流れる。ここで、ＮチャンネルＭＯＳトランジスタＮ１の駆動能力はＰチャンネルＭＯＳトランジスタＰ１、Ｐ３の駆動能力より大きいので、Ｂ点の電位はインバータＩ３の入力スレッシュホールド電圧以下となる（タイミングｔ４）。したがって、Ｃ点の電圧は約３．３Ｖ、出力ＯＵＴはローレベル０Ｖを出力する。Ｃ点の電圧は約３．３Ｖになると、ＰチャンネルＭＯＳトランジスタからなるスイッチ回路Ｐ３はオフし、ダイオード接続したＰチャンネルＭＯＳトランジスタＰ２の電圧ドロップ分だけＰチャンネルＭＯＳトランジスタＰ１のソース電圧は低下し、約２．５Ｖになる。ＰチャンネルＭＯＳトランジスタＰ１のソース電圧が約２．５Ｖまで低下すると、Ａ点の電圧は１．５Ｖであるので、ＰチャンネルＭＯＳトランジスタＰ１はほとんどオフし、Ｂ点の電圧はほぼ０Ｖになり、インバータＩ２の貫通電流は若干しか流れないようになる。
【００３３】
次に、上述した第１の実施の形態について、従来例１及び従来例２と比較してシミュレーションを行った結果について説明する。シミュレーションは入力側の電源電圧１．３５Ｖ、出力側の電源電圧３．０Ｖ、温度１２５℃の条件で行った。ここで、各トランジスタのサイズは、図１記載のＰ１のＷ／Ｌは２．５μｍ／０．３９μｍ、Ｐ２のＷ／Ｌは１０μｍ／０．３９μｍ、Ｐ３のＷ／Ｌは０．５μｍ／０．３９μｍ、Ｎ１のＷ／Ｌは５μｍ／０．５５μｍ、図１０記載のＰ１０１、Ｐ１０２のＷ／Ｌはそれぞれ２μｍ／０．３９μｍ、Ｎ１０１、Ｎ１０２のＷ／Ｌはそれぞれ５μｍ／０．５５μｍ、図１２記載のＰ１１１、Ｐ１１２のＷ／Ｌはそれぞれ１．５μｍ／０．３９μｍ、Ｎ１１１のＷ／Ｌは５μｍ／０．５５μｍとした。
【００３４】
図４は上記シュミレーションによる入出力波形図である。図１記載の本発明では立ち上がり時間、立下り時間がそれぞれ０．５０ｎｓ、０．３９ｎｓであるのに対して、従来例１では立ち上がり時間、立下り時間はそれぞれ０．９５ｎｓ、１．０６ｎｓ、従来例２では立ち上がり時間、立下り時間はそれぞれ０．４１ｎｓ、０．３６ｎｓとなる結果を得た。
【００３５】
次に、図５は上記シュミレーションによる中間ノード、すなわちそれぞれ図１のＢ点、図１０のＥ点、図１２のＨ点の波形図である。従来例１のＥ点の立ち上がり、立下りはともに直列接続されたＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタのバランスによって決まるため、スイッチング速度が遅い。また、従来例２のＨ点はローレベルを出力しているときもＰチャンネルＭＯＳトランジスタＰ１１１、Ｐ１１２がオフとならないため、０Ｖにはならない。さらに、本発明では、Ｂ点が立ち上がるときに約２Ｖまでは高速に立ち上がり出力を反転させ、その後、スイッチ回路Ｐ３が導通するのを待って３．０Ｖまで立ち上がることがわかる。
【００３６】
次に、図６は、上記シュミレーションによる電流の波形図である。右軸は３．０Ｖ系の電源から流れ出る電流量を示す。従来例１では、立ち上がりと立下りのスイッチング時に長い時間大きな貫通電流が流れる。また、従来例２では、ＩＮ、ＯＵＴがローレベルのとき、定常的に電流が流れていることがわかる。一方、本発明ではスイッチング時の貫通電流は従来例１に比べると大幅に低減することができる。また、本発明では、０Ｖ出力時の定常電流は従来例２に比べると大幅に低減できていることが理解できる。消費電流についてのシミュレーション結果をまとめると、高速にスイッチングしているときの１周期あたりの平均消費電流は本発明が２７μＡであるのに対して、従来例１では１０１μＡ、従来例２では、３５μＡである。また、０Ｖ出力時の定常電流は本発明では８μＡなのに対して、従来例１ではほぼ０、従来例２では３５μＡである。
【００３７】
次に、第二の実施の形態として、上述した第一の実施の形態のトランジスタ回路またはレベルシフト回路を複数縦続させることにより、入力と出力で電源電圧に大きな差がある場合にも、高速かつ低消費電力でレベルシフトができるトランジスタ回路を得ることができる。以下、上述したトランジスタ回路またはレベルシフト回路を複数縦続接続させる例を第二の実施の形態として説明する。図７はたとえば、１．５Ｖ系の信号を５．０Ｖまでレベルシフトするのに好適なトランジスタ回路のブロック図である。図１と同じ回路は共通の符号を用い説明は省略する。図７では、図１で３．３Ｖの電源が供給されていた部分に５．０Ｖの電源が印加される。また、図７では、電圧降下回路はダイオード接続したＰチャンネルＭＯＳトランジスタを４段重ねて使用し大きな電位差を発生させている。さらに、図７では図１のインバータＩ３に相当するＰチャンネルＭＯＳトランジスタＰ３１、ＮチャンネルＭＯＳトランジスタＮ３１の電源は、５．０Ｖ系の電源に直接接続されておらず、ダイオード接続されたＰＭＯＳトランジスタＰ３２からなる第２の電位差発生回路及びこの第２の電位差発生回路に並列に５．０Ｖ系電源とＰチャンネルＭＯＳトランジスタＰ３１のソース電極に接続されたＰチャンネルＭＯＳトランジスタＰ３３からなる第二のスイッチ回路を介して５．０Ｖ系の電源に接続されている。図７の回路は、信号入力回路（ＣＭＯＳゲート回路）と、信号入力回路と電源との間に並列に挿入される電圧降下回路、スイッチ回路からなるトランジスタ回路とを２段縦続接続していると考えてもよい。図４のＩ２とＩ３、Ｐ２１〜Ｐ２４とＰ３２、Ｐ３とＰ３３は、それぞれ前段と次段の信号入力回路（ＣＭＯＳゲート回路）、電圧降下回路、スイッチ回路に相当する。前段の信号入力回路の出力信号は、次段の信号入力回路によって反転され前段のスイッチ回路に与えられている。
【００３８】
第一の実施の形態では、入力系の電源電圧と出力系の電源電圧に大きな電位差がある場合には、信号入力回路（図１のＩ２）に入力される電圧レベルと電圧降下回路Ｐ２の発生させる電位差によっては、信号入力回路やこの信号入力回路の出力を受けるゲート（図１のインバータＩ３）に貫通電流が流れたり、また、入力系の電源電圧と出力系の電源電圧に電位差が大きすぎる場合には動作しない可能性があった。しかし、この第二の実施の形態では上述したようにトランジスタ回路を複数段縦続接続させることにより、入力系の電源電圧と出力系の電源電圧に大きな電位差が必要な場合にも、レベルシフト動作ができる。また、一段あたりのレベルシフト電圧を小さくして定常時に入力信号回路に流れる電流をゼロにすることもできる。図７はトランジスタ回路を２段に接続した例であるが、２段に限らず多段に縦続接続すれば段数を重ねれば重ねるほど入力系の電源電圧より大きなレベルの信号にレベルシフトすることができる。多段に縦続接続させる場合は、前段のトランジスタ回路またはレベルシフト回路に含まれる電圧降下回路が発生させる電圧降下をより大きなものとし、後段のトランジスタ回路に含まれる電圧降下回路ほど電圧降下を小さなものとすればよい。
【００３９】
さらに、上述したトランジスタ回路に、高速なスイッチング動作が不要なときは信号入力回路に定常的に流れる貫通電流を防止し、かつ、出力電圧を固定する回路を付加した第三の実施の形態について説明する。図８は、この第三の実施の形態のブロック図である。図８は、図１のトランジスタ回路の電源と信号入力回路（ＣＭＯＳゲート回路）との間に電圧降下回路と直列に接続されたＰチャンネルＭＯＳトランジスタからなる第２のスイッチ回路Ｐ４１とＣＭＯＳインバータＩ２の出力とグランドとの間に接続されたＮチャンネルＭＯＳトランジスタからなる第３のスイッチ回路Ｎ４１とをさらに備えている。そして、高速なスイッチング動作が不要なときは、スイッチ回路Ｐ４１がオフし、Ｎ４１がオンするように外部から制御信号によりオンオフ制御されており、スイッチ回路Ｐ４１がオフし、Ｎ４１がオンするとＣＭＯＳインバータＩ２の貫通電流は流れなくなり、Ｂ点の電位は０Ｖに固定される。一方、スイッチ回路Ｐ４１がオンし、Ｎ４１がオフするときは、図１と回路動作はまったく同じである。
【００４０】
以上、本発明の好ましい実施の形態について説明をしたが、本発明は、上述した実施例には限られない。たとえば、上述した第一ないし第三の実施の形態では、電位差発生回路及び、第１のスイッチ回路は正電源とＣＭＯＳインバータとの間に挿入したが、負電源を用い、電位差発生回路及び第１のスイッチ回路は負電源とＣＭＯＳインバータのＮチャンネルトランジスタソース電極との間に挿入してもよいことは言うまでもない。
【００４１】
また、信号入力回路（ＣＭＯＳゲート回路）は単に１入力１出力のインバータに限られず、複数の入力信号を受け入力信号をＮＡＮＤ、ＮＯＲ等の論理演算を行って出力信号を出力するゲート回路であってもよい。例えば、図１、図７、図８のＣＭＯＳインバータＩ２をそれぞれＣＭＯＳのＮＡＮＤゲート、ＮＯＲゲートに置きかえれば、複数の入力信号を受け論理演算を行った結果をレベルシフトして出力するトランジスタ回路またはレベルシフト回路が得られる。図１、図７、図８のＩ１に相当する入力側のインバータは必要に応じて複数の入力信号毎に設ければよいことは言うまでもない。
【００４２】
【発明の効果】
以上説明したように、本発明のトランジスタ回路は、低消費電流かつ高速に低電圧レベルの入力信号を高電圧レベルの信号にレベルシフトして出力することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のトランジスタ回路を示すブロック図である。
【図２】図１のトランジスタ回路の入出力信号が立ち上がるときの波形図である。
【図３】図１のトランジスタ回路の入出力信号が立ち下がるときの波形図である。
【図４】本発明と従来例とを比較した入出力信号シミュレーション波形図である。
【図５】本発明と従来例とを比較した中間ノード信号シミュレーション波形図である。
【図６】本発明と従来例とを比較した消費電流シミュレーション波形図である。
【図７】本発明の第２の実施形態のトランジスタ回路を示すブロック図である。
【図８】本発明の第３の実施形態のトランジスタ回路を示すブロック図である。
【図９】従来例１のレベルシフト回路を示すブロック図である。
【図１０】図９のレベルシフト回路の波形図である。
【図１１】従来例２のレベルシフト回路を示すブロック図である。
【図１２】図１１のレベルシフト回路の波形図である。
【図１３】従来例３のレベルシフト回路を示すブロック図である。
【符号の説明】
Ｉ１〜１１２２　　　　　　　　　ＣＭＯＳインバータ
Ｐ１〜Ｐ１２３　　　　　　　　　ＰチャンネルＭＯＳトランジスタ
Ｎ１〜Ｎ１２３　　　　　　　　　ＮチャンネルＭＯＳトランジスタ
Ｐ２、Ｐ２１〜Ｐ２４、Ｐ３２　　電圧降下回路
Ｐ３、Ｐ３３、Ｐ４１、Ｎ４１　　スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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