(57)【要約】　　　（修正有）【課題】従来の発振器、ＰＬＬ回路においては、信号ライン、および電源ラインからのノイズの影響を無くすことができず、回路特性の均衡を取ることができなかった。【解決手段】共振回路を備えた発振器において、前記発振器は、コイル１、２および電源端子１７を有する第１の直列接続回路８８と、コンデンサ３、５、およびその特性に方向性を有するバラクタ４を有する第２の直列接続回路８９と、コンデンサ１０、１２、およびその特性に方向性を有するバラクタ１１を有する第３の直列接続回路９０と、を有し、前記第１、第２、第３の直列接続回路が並列接続され、前記第２、第３の直列接続回路の接続側に対して、バラクタ４とバラクタ１１の方向性が互いに逆になるように接続され、バラクタ４、バラクタ１１の容量は、外部からの制御により変化され、前記変化された可変容量に応じて発振周波数が決定される発振器。【選択図】図１
2004056818.tif 000002
【特許請求の範囲】
【請求項１】
共振回路を備えた発振器において、前記共振回路は、
　誘導性インピーダンス素子を有する第１の直列接続回路と、
　第１の容量性インピーダンス素子、前記第１の容量性インピーダンス素子に直列に接続され、その特性に方向性を有する第１の可変容量性インピーダンス素子、および前記第１の可変容量性インピーダンス素子に直列に接続された第２の容量性インピーダンス素子を有する第２の直列接続回路と、
　第３の容量性インピーダンス素子、前記第３の容量性インピーダンス素子に直列に接続され、その特性に方向性を有する第２の可変容量性インピーダンス素子、および前記第２の可変容量性インピーダンス素子に直列に接続された第４の容量性インピーダンス素子を有する第３の直列接続回路と、を備え、
　前記第１の直列接続回路、前記第２の直列接続回路、および前記第３の直列接続回路が並列接続され、前記第２の直列接続回路および前記第３の直列接続回路のいずれかの接続側を基準にして、前記第１の可変容量性インピーダンス素子と前記第２の可変容量性インピーダンス素子の方向性が互いに逆になるように接続され、
　前記第１の可変容量性インピーダンス素子、前記第２の可変容量性インピーダンス素子の可変容量は、外部からの制御により変化される発振器。
【請求項２】
前記第１の可変容量性インピーダンス素子および前記第２の可変容量性インピーダンス素子の方向性を有する特性は、対接地浮遊静電容量であり、前記第１および第２の可変容量性インピーダンス素子の端子のうち、対接地浮遊静電容量が大きい方の端子を第１端子とし、対接地浮遊静電容量が小さい方の端子を第２端子とし、前記第１および第２の可変容量性インピーダンス素子の第１端子に第１の制御電位が印加され、前記第１および第２の可変容量性インピーダンス素子の第２端子に第２の制御電位が印加され、前記第１の制御電位および前記第２の制御電位が調整されることにより発振周波数が決定される、請求項１に記載の発振器。
【請求項３】
共振回路を備えた発振器において、前記共振回路は、
誘導性インピーダンス素子有する第１の直列接続回路と、
　第１の容量性インピーダンス素子、前記第１の容量性インピーダンス素子に直列に接続され、その所定の特性に方向性を有する第１の可変容量性インピーダンス素子、前記第１の可変容量性インピーダンス素子に、その方向が前記第１の可変容量性インピーダンス素子の方向と対向する方向で直列に接続される第２の可変容量性インピーダンス素子、および前記第２の可変容量性インピーダンス素子に直列に接続される第２の容量性インピーダンス素子を有する第２の直列接続回路と、
　第３の容量性インピーダンス素子、前記第３の容量性インピーダンス素子に直列に接続され、その所定の特性に方向性を有する第３の可変容量性インピーダンス素子、前記第３の可変容量性インピーダンス素子に、その方向が前記第３の可変容量性インピーダンス素子の方向と対向する方向で直列に接続される第４の可変容量性インピーダンス素子、および前記第４の可変容量性インピーダンス素子に直列に接続される第４の容量性インピーダンス素子を有する第３の直列接続回路と、
　前記第１の直列接続回路、前記第２の直列接続回路、および前記第３の直列接続回路が並列に接続され、前記第２の直列接続回路および前記第３の直列接続回路のいずれかの接続側を基準にして、前記第２の可変容量性インピーダンス素子と前記第４の可変容量性インピーダンス素子の方向性が互いに逆になるように接続され、
　前記第１、第２、第３および第４の可変容量性インピーダンス素子の各端子のうち、前記所定の特性の値が大きい方の端子を第１端子とし、前記所定の特性の値が小さい方の端子を第２端子とし、前記第１、第２、第３、および第４の可変容量性インピーダンス素子の第１端子に第１の制御電位が印加され、前記第１、第２、第３、および第４の可変容量性インピーダンス素子の第２端子に第２の制御電位が印加され、前記第１の制御電位および前記第２の制御電位が調整されることにより発振周波数が決定される発振器。
【請求項４】
前記所定の特性の値は、対接地浮遊静電容量である、請求項３に記載の発振器。
【請求項５】
前記可変容量性インピーダンス素子は、ＣＭＯＳプロセスによって形成されるＭＯＳトランジスタのゲート容量を利用した、請求項１に記載の発振器。
【請求項６】
請求項２に記載の発振器と、
　基準信号、および前記発振器から出力される発振信号が入力され、前記基準信号および前記発振信号の位相のずれに応じて２つの出力電圧が出力されるチャージポンプと、
　前記チャージポンプから出力される２つの出力電圧を低域濾過するループフィルタと、を備え、
　前記ループフィルタの２つの出力側が、前記発振器に前記第１の制御電位および前記第２の制御電位を印加するように接続される、ＰＬＬ回路。
【請求項７】
請求項２に記載の発振器と、
　基準信号、および前記発振器から出力される発振信号が入力され、前記基準信号と前記発振信号の排他的論理和（ＸＯＲ）、および前記排他的論理和を反転した信号（ＸＮＯＲ）、を２つの出力電圧として出力する位相比較手段と、
　前記２つの出力電圧を低域濾過するループフィルタと、を備え、
　前記ループフィルタの２つの出力側が、前記発振器に前記第１の制御電位および前記第２の制御電位を印加するように接続される、ＰＬＬ回路。
【請求項８】
前記ループフィルタの２つの出力側のそれぞれに第１、第２のスイッチの一端が接続され、前記第１、第２スイッチの他端が所定の電圧を有する直流電源に接続されている、請求項６または７に記載のＰＬＬ回路。
【請求項９】
前記発信器に、所望のタイミングで所望の発振周波数に対応する基準電位差が入力される、請求項６または７に記載のＰＬＬ回路。
【請求項１０】
前記ループフィルタの２つの出力側に、前記第１制御電位と前記第２制御電位の中心の電位を検出するための中心電位検出手段が接続され、前記中心電位検出手段から出力された中心電位検出信号を前記チャージポンプにフィードバックする、請求項６に記載のＰＬＬ回路。
【請求項１１】
前記ループフィルタは、前記チャージポンプから出力される２つの出力電圧を入力するための第１入力端子および第２入力端子と、前記発振器へ前記第１制御電位および前記第２制御電位を出力するための第１出力端子および第２出力端子とを有し、　前記第１入力端子から前記第１出力端子に至るインピーダンスと、前記第２入力端子から前記第２出力端子に至るインピーダンスとが等しく、前記第１入力端子から前記第２出力端子に至るインピーダンスと、前記第２入力端子から前記第１出力端子に至るインピーダンスとが等しく、かつ前記ループフィルタ全体の浮遊容量がバランスするように構成されている、請求項６または７に記載のＰＬＬ回路。
【請求項１２】
送信回路、受信回路、およびアンテナを備え、前記送信回路および／または受信回路は、請求項１に記載の発振器、あるいは請求項６または７に記載のＰＬＬ回路を有する通信機器。
【請求項１３】
誘導性インピーダンス素子を有する第１の直列接続回路と、
　第１の容量性インピーダンス素子、前記第１の容量性インピーダンス素子に直列に接続され、その特性に方向性を有する第１の可変容量性インピーダンス素子、および前記第１の可変容量性インピーダンス素子に直列に接続された第２の容量性インピーダンス素子を有する第２の直列接続回路と、
　第３の容量性インピーダンス素子、前記第３の容量性インピーダンス素子に直列に接続され、その特性に方向性を有する第２の可変容量性インピーダンス素子、および前記第２の可変容量性インピーダンス素子に直列に接続された第４の容量性インピーダンス素子を有する第３の直列接続回路と、を有する共振回路を備える発振回路を使用する発振方法でって、
　前記第１の直列接続回路、前記第２の直列接続回路、および前記第３の直列接続回路を互いに並列接続し、前記第２の直列接続回路および前記第３の直列接続回路のいずれかの接続側を基準にして、前記第１の可変容量性インピーダンス素子と前記第２の可変容量性インピーダンス素子の方向性を互いに逆になるように接続し、
　前記第１の可変容量性インピーダンス素子、前記第２の可変容量性インピーダンス素子の可変容量を、外部からの制御により変化する発振方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、発振器、ＰＬＬ回路、通信機器、発振方法に関する。
【背景技術】
【０００２】
　電圧制御発振器は、無線通信機の局部発振信号を発生させる手段として広く使用されている(例えば、特許文献１参照)。従来の電圧制御発振器の構成例を図９に示す。同図における電圧制御発振器は、コイル１０１、１０２、コンデンサ１０３、１０６、可変容量コンデンサ（バラクタ）１０５、発振トランジスタ１０７、１０８、電流源１１６、電源端子１１０、電圧制御端子１１１、から構成されている。なお、同図ではバイアス回路等は省略している。
【０００３】
　以下、図９を参照しながら、従来の電圧制御発振器の動作について説明する。コイル１０１、１０２、コンデンサ１０３、およびバラクタ１０５により並列共振回路が形成されている。ここで電圧制御端子１１１に印加された制御電位と電源電位との差電圧によりバラクタ１０５の静電容量が決定され、それによりこの共振回路の共振周波数が決定される。発振トランジスタ１０７、１０８は、負性抵抗を発生して共振回路の寄生抵抗成分による損失をキャンセルする作用をする。このようにして図９に示す電圧制御発振器において、制御電圧（制御信号）により発振周波数を変化させることができる。
【０００４】
　しかし、このような電圧制御発振器では、（１）電圧制御ライン（すなわち電圧制御端子１１１に至るライン）にノイズが重畳されると、バラクタ１０５の両端の電圧が変化することにより発振周波数が変化してしまう、という問題があった。また、（２）電源ライン（すなわち電源端子１１０に至るライン）にノイズが重畳されると、やはりバラクタ１０５の両端の電圧が変化することにより発振周波数が変化してしまう、という問題があった。また、バラクタ１０５は、その構造上、その各端子において、対接地浮遊静電容量に差があり、（３）このような対接地浮遊静電容量の差により、共振回路に悪影響を及ぼす、という問題もあった。
【０００５】
　そこで、上記の課題（１）、（２）を解決するために、図１０のようにバラクタ１０５とコイル１０１の間に電源電圧を阻止するためのコンデンサ１０４を挿入し、バラクタ１０５の両端に電圧制御端子１１２、１１３を介して制御信号を入力する構成が取られてきた。このような構成にすることにより、制御信号にノイズが重畳されてもバラクタ１０５の両端においては、電圧制御端子１１２、１１３からの信号の差電圧が印加されるのでノイズ成分はキャンセルされる。また、バラクタ１０５の両端には電源電圧は印加されず、また電源ラインにコンデンサ１０４，１０３を通過するノイズが重畳されてもバラクタ１０５の両端においては同電位のノイズ成分を有する電位が印加されるため、電源ラインのノイズの影響を避けることができた。
【０００６】
　また、上記の課題（３）を解決するために、図１１に示すように、図９に示すコンデンサ１０３の代わりに、バラクタ１０５とは逆向きで同一特性を有するバラクタ１１９が接続された構成の電圧制御発振器が使用されることもあった。このような構成の電圧制御発振器によると、バラクタ１０５およびバラクタ１１９により、それらの対接地浮遊静電容量が、回路全体として均衡しているため、共振回路に悪影響を及ぼすことはなかった。
【０００７】
　しかし、図１１に示す回路では、上記（１）（２）の課題を解決することができないので、この点を考慮して、図１２に示す回路が使用されることもあった。図１２に示す回路においては、図１１に示す回路のバラクタ１０５、１１９の直列回路に加えて、バラクタ１０５、１１９とは逆向きに直列に接続したバラクタ１１４、１１５からなる直列回路を並列に接続し、バラクタ１０５とバラクタ１１９の間に電圧制御端子１１３が接続され、バラクタ１１４とバラクタ１１５の間に電圧制御端子１１２が接続されている。このような回路によると、回路全体として対接地浮遊静電容量の均衡を取りながら、上記（１）（２）の課題を解決することができた。
【特許文献１】特開２０００−２２４０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　しかしながら、上記図１０で説明した回路では、（１）（２）の課題を解決することができても、（３）の課題を解決することができなかった。
【０００９】
　また、図１２に記載の回路では、各バラクタの電圧−静電容量の特性が線形である場合は問題ないが、非線形となる場合は、図１２の回路では、上記（１）（２）の問題を解決することができない。このことを図１３を参照しながら説明する。
【００１０】
　図１３は、図１２におけるバラクタ１０５、１１９，１１４，１１５による構成部分を抽出したものである。まず初期状態として、図１３に示すように、電圧制御端子１１２に２Ｖの電位が印加され、電圧制御端子１１３に４Ｖの電位が印加され、電源ラインには３Ｖの電位が印加されているものとする。このとき、各バラクタの両端にかかる電圧は各電圧制御端子の電位と電源電位との差である１Ｖとなる。このとき、各バラクタにおいて決定される静電容量をＣとすると、図１３に示す回路全体の静電容量は、
【００１１】
　（数１）
（Ｃ×Ｃ）／（Ｃ＋Ｃ）＋（Ｃ×Ｃ）／（Ｃ＋Ｃ）＝Ｃ
となる。
【００１２】
　次に、電圧制御ラインにノイズが重畳されることを考える。各電圧制御ラインは、同じようにノイズの影響を受けることを想定することができるので、各電圧制御ラインには、同相のノイズ成分が重畳される。すなわち、上記の電圧制御端子１１２に印加される電位が、０．１Ｖのノイズ成分の影響を受け、２Ｖが２．１Ｖとなり、電圧制御端子１１３に印加される電位が、同様に０．１Ｖのノイズ成分の影響を受け、４Ｖから４．１Ｖになることを想定する。
【００１３】
　このとき、バラクタ１１４、およびバラクタ１１５に印加される電圧は、３−２．１＝０．９Ｖとなり、バラクタ１０５およびバラクタ１１９に印加される電圧は、４．１−３＝１．１Ｖとなる。ここで、各バラクタの特性が線形性を有すると仮定すると、バラクタ１１４、およびバラクタ１１５の静電容量は、０．９Ｃとすることができ、バラクタ１０５、およびバラクタ１１９の静電容量は、１．１Ｃとすることができる。上記と同様に図１３の回路全体の静電容量を計算すると、
【００１４】
　（数２）
（０．９Ｃ×０．９Ｃ）／（０．９Ｃ＋０．９Ｃ）＋（１．１Ｃ×１．１Ｃ）／（１．１Ｃ＋１．１Ｃ）＝Ｃ
となる。
【００１５】
　しかし、各バラクタの電圧−静電容量特性は、例えば図１４に示すように非線形であることが一般的である。このような非線形性を考えると、例えばバラクタ１１４、およびバラクタ１１５の静電容量は、３Ｃとなり、バラクタ１０５、およびバラクタ１１９の静電容量は、０．５Ｃとなる。このとき、図１３に示す回路全体の静電容量は、
【００１６】
　（数３）
（０．５Ｃ×０．５Ｃ）／（０．５Ｃ＋０．５Ｃ）＋（３Ｃ×３Ｃ）／（３Ｃ＋３Ｃ）＝１．７５Ｃ
となり、各バラクタの特性が線形性を有する、とした場合の結果からずれてしまう。このように、各バラクタの非線型性を考慮すると、図１２に示す回路では、上記の課題（１）を解決することができなかった。
【００１７】
　また、図２１は、図１２に示す回路の変形例（米国特許第６２９２０６５号参照）である。図２１に示す回路においては、端子１６２、１６４、１６６、１６８にはバイアス電圧が印加され、端子１１１８、１１２０に信号電圧が入力される。このような回路においても上記と同様の理由により、バラクタ１２２、１２４、１２６、１２８の特性が非線形性である場合は、やはり上記の（１）の課題を解決することができなかった。
【００１８】
　本発明は、上記の課題を鑑み、信号ライン、および電源ラインからのノイズの影響が無く、回路特性の均衡を取ることができる発振器、その発振器を利用したＰＬＬ回路、またはその発振器もしくはそのＰＬＬ回路を利用した通信機器を提供することを目的とする。
【００１９】
　また、本発明は、信号ラインからのノイズの影響が無く、回路特性の均衡を取ることができる発振器、その発振器を利用したＰＬＬ回路、またはその発振器もしくはそのＰＬＬ回路を利用した通信機器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
　上記課題を解決するために第１の本発明は、共振回路を備えた発振器において、前記共振回路は、
　誘導性インピーダンス素子を有する第１の直列接続回路と、
　第１の容量性インピーダンス素子、前記第１の容量性インピーダンス素子に直列に接続され、その特性に方向性を有する第１の可変容量性インピーダンス素子、および前記第１の可変容量性インピーダンス素子に直列に接続された第２の容量性インピーダンス素子を有する第２の直列接続回路と、
　第３の容量性インピーダンス素子、前記第３の容量性インピーダンス素子に直列に接続され、その特性に方向性を有する第２の可変容量性インピーダンス素子、および前記第２の可変容量性インピーダンス素子に直列に接続された第４の容量性インピーダンス素子を有する第３の直列接続回路と、を備え、
　前記第１の直列接続回路、前記第２の直列接続回路、および前記第３の直列接続回路が並列接続され、前記第２の直列接続回路および前記第３の直列接続回路のいずれかの接続側を基準にして、前記第１の可変容量性インピーダンス素子と前記第２の可変容量性インピーダンス素子の方向性が互いに逆になるように接続され、
　前記第１の可変容量性インピーダンス素子、前記第２の可変容量性インピーダンス素子の可変容量は、外部からの制御により変化される発振器である。
【００２１】
　第２の本発明は、前記第１の可変容量性インピーダンス素子および前記第２の可変容量性インピーダンス素子の方向性を有する特性は、対接地浮遊静電容量であり、前記第１および第２の可変容量性インピーダンス素子の端子のうち、対接地浮遊静電容量が大きい方の端子を第１端子とし、対接地浮遊静電容量が小さい方の端子を第２端子とし、前記第１および第２の可変容量性インピーダンス素子の第１端子に第１の制御電位が印加され、前記第１および第２の可変容量性インピーダンス素子の第２端子に第２の制御電位が印加され、前記第１の制御電位および前記第２の制御電位が調整されることにより発振周波数が決定される、第１の本発明の発振器である。
【００２２】
　第３の本発明は、共振回路を備えた発振器において、前記共振回路は、
誘導性インピーダンス素子有する第１の直列接続回路と、
　第１の容量性インピーダンス素子、前記第１の容量性インピーダンス素子に直列に接続され、その所定の特性に方向性を有する第１の可変容量性インピーダンス素子、前記第１の可変容量性インピーダンス素子に、その方向が前記第１の可変容量性インピーダンス素子の方向と対向する方向で直列に接続される第２の可変容量性インピーダンス素子、および前記第２の可変容量性インピーダンス素子に直列に接続される第２の容量性インピーダンス素子を有する第２の直列接続回路と、
　第３の容量性インピーダンス素子、前記第３の容量性インピーダンス素子に直列に接続され、その所定の特性に方向性を有する第３の可変容量性インピーダンス素子、前記第３の可変容量性インピーダンス素子に、その方向が前記第３の可変容量性インピーダンス素子の方向と対向する方向で直列に接続される第４の可変容量性インピーダンス素子、および前記第４の可変容量性インピーダンス素子に直列に接続される第４の容量性インピーダンス素子を有する第３の直列接続回路と、
　前記第１の直列接続回路、前記第２の直列接続回路、および前記第３の直列接続回路が並列に接続され、前記第２の直列接続回路および前記第３の直列接続回路のいずれかの接続側を基準にして、前記第２の可変容量性インピーダンス素子と前記第４の可変容量性インピーダンス素子の方向性が互いに逆になるように接続され、
　前記第１、第２、第３および第４の可変容量性インピーダンス素子の各端子のうち、前記所定の特性の値が大きい方の端子を第１端子とし、前記所定の特性の値が小さい方の端子を第２端子とし、前記第１、第２、第３、および第４の可変容量性インピーダンス素子の第１端子に第１の制御電位が印加され、前記第１、第２、第３、および第４の可変容量性インピーダンス素子の第２端子に第２の制御電位が印加され、前記第１の制御電位および前記第２の制御電位が調整されることにより発振周波数が決定される発振器である。
【００２３】
　第４の本発明は、前記所定の特性の値は、対接地浮遊静電容量である、第３の本発明の発振器である。
【００２４】
　第５の本発明は、前記可変容量性インピーダンス素子は、ＣＭＯＳプロセスによって形成されるＭＯＳトランジスタのゲート容量を利用した、第１の本発明の発振器である。
【００２５】
　第６の本発明は、第２の本発明の発振器と、
　基準信号、および前記発振器から出力される発振信号が入力され、前記基準信号および前記発振信号の位相のずれに応じて２つの出力電圧が出力されるチャージポンプと、
　前記チャージポンプから出力される２つの出力電圧を低域濾過するループフィルタと、を備え、
　前記ループフィルタの２つの出力側が、前記発振器に前記第１の制御電位および前記第２の制御電位を印加するように接続される、ＰＬＬ回路である。
【００２６】
　第７の本発明は、第２の本発明の発振器と、
　基準信号、および前記発振器から出力される発振信号が入力され、前記基準信号と前記発振信号の排他的論理和（ＸＯＲ）、および前記排他的論理和を反転した信号（ＸＮＯＲ）、を２つの出力電圧として出力する位相比較手段と、
　前記２つの出力電圧を低域濾過するループフィルタと、を備え、
　前記ループフィルタの２つの出力側が、前記発振器に前記第１の制御電位および前記第２の制御電位を印加するように接続される、ＰＬＬ回路である。
【００２７】
　第８の本発明は、前記ループフィルタの２つの出力側のそれぞれに第１、第２のスイッチの一端が接続され、前記第１、第２スイッチの他端が所定の電圧を有する直流電源に接続されている、第６または７の本発明のＰＬＬ回路である。
【００２８】
　第９の本発明は、前記発信器に、所望のタイミングで所望の発振周波数に対応する基準電位差が入力される、第６または７の本発明のＰＬＬ回路である。
【００２９】
　第１０の本発明は、前記ループフィルタの２つの出力側に、前記第１制御電位と前記第２制御電位の中心の電位を検出するための中心電位検出手段が接続され、前記中心電位検出手段から出力された中心電位検出信号を前記チャージポンプにフィードバックする、第６の本発明のＰＬＬ回路である。
【００３０】
　第１１の本発明は、前記ループフィルタは、前記チャージポンプから出力される２つの出力電圧を入力するための第１入力端子および第２入力端子と、前記発振器へ前記第１制御電位および前記第２制御電位を出力するための第１出力端子および第２出力端子とを有し、　前記第１入力端子から前記第１出力端子に至るインピーダンスと、前記第２入力端子から前記第２出力端子に至るインピーダンスとが等しく、前記第１入力端子から前記第２出力端子に至るインピーダンスと、前記第２入力端子から前記第１出力端子に至るインピーダンスとが等しく、かつ前記ループフィルタ全体の浮遊容量がバランスするように構成されている、第６または７の本発明のＰＬＬ回路である。
【００３１】
　第１２の本発明は、送信回路、受信回路、およびアンテナを備え、前記送信回路および／または受信回路は、第１の本発明の発振器、あるいは第６または７の本発明のＰＬＬ回路を有する通信機器である。
【００３２】
　第１３の本発明は、誘導性インピーダンス素子を有する第１の直列接続回路と、
　第１の容量性インピーダンス素子、前記第１の容量性インピーダンス素子に直列に接続され、その特性に方向性を有する第１の可変容量性インピーダンス素子、および前記第１の可変容量性インピーダンス素子に直列に接続された第２の容量性インピーダンス素子を有する第２の直列接続回路と、
　第３の容量性インピーダンス素子、前記第３の容量性インピーダンス素子に直列に接続され、その特性に方向性を有する第２の可変容量性インピーダンス素子、および前記第２の可変容量性インピーダンス素子に直列に接続された第４の容量性インピーダンス素子を有する第３の直列接続回路と、を有する共振回路を備える発振回路を使用する発振方法でって、
　前記第１の直列接続回路、前記第２の直列接続回路、および前記第３の直列接続回路を互いに並列接続し、前記第２の直列接続回路および前記第３の直列接続回路のいずれかの接続側を基準にして、前記第１の可変容量性インピーダンス素子と前記第２の可変容量性インピーダンス素子の方向性を互いに逆になるように接続し、
　前記第１の可変容量性インピーダンス素子、前記第２の可変容量性インピーダンス素子の可変容量を、外部からの制御により変化する発振方法である。
【発明の効果】
【００３３】
　本発明によれば、信号ライン、および電源ラインからのノイズの影響が無く、回路特性の均衡を取ることができる発振器、またはその発振器を利用したＰＬＬ回路、発振方法を提供することができる。
【００３４】
　また、本発明によれば、信号ラインからのノイズの影響が無く、回路特性の均衡を取ることができる発振器、その発振器を利用したＰＬＬ回路、またはその発振器もしくはそのＰＬＬ回路を利用した通信機器、発振方法を提供することができる。
【発明を実施するための最良の形態】
【００３５】
　（実施の形態１）
　図１に、本発明の実施の形態１の発振器の回路を示す。図１に示す回路は、本発明の誘導性インピーダンス素子の一例であるコイル１と、コイル１に直列に接続された本発明の誘導性インピーダンス素子の別の一例であるコイル２と、コイル１とコイル２との間に接続され、電源を供給するための本発明の電源端子の一例である電源端子１７とを備える本発明の第１の直列接続回路の一例である第１の直列接続回路８８と、本発明の第１の容量性インピーダンス素子の一例であるコンデンサ５と、コンデンサ５に、ＭＯＳＦＥＴのドレインとソースがショートして作製された電極に接続された端子（以下第１端子という。）が接続された本発明の第１の可変容量性インピーダンス素子の一例であるバラクタ４と、バラクタ４のゲート側電極に接続された端子（以下第２端子という。）に接続された本発明の第２の容量性インピーダンス素子の一例であるコンデンサ３とからなる、本発明の第２の直列接続回路の一例である第２の直列接続回路８９と、本発明の第３の容量性インピーダンス素子の一例であるコンデンサ１２と、コンデンサ１２に、その第２端子側が接続された本発明の第２の可変容量性インピーダンス素子の一例であるバラクタ１１と、バラクタ１１の第１端子側に接続された本発明の第４の容量性インピーダンス素子の一例であるコンデンサ１０とからなる、本発明の第３の直列接続回路の一例である第３の直列接続回路９０とを有し、上記第１の直列接続回路８８、第２の直列接続回路８９、第３の直列接続回路９０は、コイル１、コンデンサ５、およびコンデンサ１２が接続され、コイル２、コンデンサ３、コンデンサ１０が接続されるように、並列に接続されて共振回路を形成している。
【００３６】
　バラクタ４、１１の第１端子側は、上述のようにＣＭＯＳプロセスにより形成されたＭＯＳＦＥＴ（ＭＯＳトランジスタ）のドレインとソース側を短絡することにより作製され、第２端子側は、ＭＯＳＦＥＴのゲートがそのまま利用される構造を有している。このようにバラクタ４、１１の静電容量はゲート容量を利用している。従って、第１端子側は、ＭＯＳＦＥＴの構造上基板に接続されているため、第２端子側より大きな対接地浮遊静電容量を有する。すなわち、バラクタ４、１１は、対接地浮遊静電容量という特性において、その方向性を有している。
【００３７】
　上述のように形成した共振回路において、第２の直列接続回路８９と第３の直列接続回路９０のいずれかの接続側を基準にして、バラクタ４およびバラクタ１１の特性の方向性が逆になるように第２の直列接続回路８９と第３の直列接続回路９０が接続されている。
【００３８】
　上記の共振回路において、バラクタ４の第１端子には抵抗６を介して、およびバラクタ１１の第１端子側には抵抗８を介して、第１の制御電位を供給するための電圧制御端子１８が接続される。また、バラクタ４の第２端子側には抵抗７を介して、およびバラクタ１１の第２端子側には抵抗９を介して、第２の制御電位を供給する電圧制御端子１９が接続される。
【００３９】
　上記のように構成された共振回路には、コイル１、コンデンサ５、コンデンサ１２の接続点にトランジスタ１５のゲート側、およびトランジスタ１６のドレイン側が接続され、コイル２、コンデンサ３、コンデンサ１０の接続点にトランジスタ１６のゲート側、およびトランジスタ１５のドレイン側が接続されている。一方トランジスタ１６のソース側、およびトランジスタ１５のソース側は、互いに接続され、電流源２０の一方の端子に接続されている。そして、電流源２０の他方の端子は、接地されている。
【００４０】
　次に上記のように構成された発振器の動作を説明する。
【００４１】
　電源端子１７から電源電位が供給されると、コイル１、２を介してトランジスタ１６、１５にそれぞれ供給される。トランジスタ１６、１５の出力側が互いに他のトランジスタのゲート側に戻されることにより、共振回路により決定される周波数の発振信号を生じる。
【００４２】
　一方、電圧制御端子１８から入力された第１の制御電位Ｖt1は、抵抗６を介してバラクタ４の第１端子側、および抵抗８を介してバラクタ１１の第１端子側に印加される。そして、電圧制御端子１９から入力された第２の制御電位Ｖt2は、抵抗７を介してバラクタ４の第２端子側、および抵抗９を介してバラクタ１１の第２端子側に印加される。従ってバラクタ４、バラクタ１１には、Ｖt1とＶt2の差の電圧が印加される。ここで、バラクタ４は、コンデンサ５、およびコンデンサ３により阻止されているため、電源電位が供給されることはない。同様に、バラクタ１１は、コンデンサ１２，１０により電源電位が印加されることから阻止されている。このようにして、バラクタ４、およびバラクタ１１は、Ｖt1とＶt2の差の電圧によってのみその容量が決定される。
【００４３】
　このようにして決定されたバラクタ４の静電容量を含む第２の直列接続回路８９と、同様に上記のようにして決定されたバラクタ１１の静電容量を含む第３の直列接続回路９０と、第１の直列接続回路８８と、から構成される並列共振回路により、共振周波数が決定される。
【００４４】
　このとき、Ｖt1およびＶt2がノイズの影響を受けているとする。上記の発振器を有するＰＬＬ回路が移動体通信端末等の無線部分を構成し、大電流動作する回路とこのＰＬＬ回路が同一基板上に実装されるとすると、電力増幅器の立ち上がり時におけるグランドもしくは電源電位に対する電圧変動、アンテナから放射された電磁波により受ける電磁界干渉の影響を起因とするノイズの影響を受ける。このようなノイズは、Ｖt1、Ｖt2に対して同相で影響を及ぼしている。バラクタ４、バラクタ１１の両端には上記の説明のようにＶt1およびＶt2の差動電圧が印加されることになるので、上記のノイズは、キャンセルされ影響を受けないこととなる。
【００４５】
　一方、電源電位にノイズが影響を受け、ノイズ成分がコンデンサ５、３を通過したとしても、バラクタ４の両端には同様にノイズの影響を受けた電位が印加されるので、これらのノイズ成分はキャンセルされ、バラクタ４は、電源電位のノイズの影響を受けないこととなる。また、同様にバラクタ１１についても電源電位のノイズの影響を受けない。
【００４６】
　また、第２の直列接続回路８９と第３の直列接続回路９０とは、バラクタ４とバラクタ１１の方向性が逆に接続されているので、共振回路全体としては対接地浮遊静電容量の均衡が取れている状態となり、共振周波数、および回路のバランス動作に影響を与えることはない。
【００４７】
　このように、本実施の形態の発振器によると、電圧制御ラインおよび電源ラインからのノイズの影響を排除でき、対接地浮遊静電容量の不均衡による共振回路への悪影響を排除することができる。
【００４８】
　（実施の形態２）
　図２に本発明の実施の形態２の発振器の構成を表す回路を示す。
【００４９】
　本実施の形態の回路の構成において、実施の形態１の発振器と同一の構成要素については、同一の参照符号を付して表し、その説明を省略する。本実施の形態が実施の形態１と異なる点は、第２の直列接続回路９１が、コンデンサ５、コンデンサ５にその第１端子側が接続された本発明の第１の可変容量性インピーダンス素子の一例であるバラクタ２１、バラクタ２１の第２端子側にその第２端子側が接続された本発明の第２の可変容量性インピーダンス素子の一例であるバラクタ２２、バラクタ２２の第１端子側に接続されたコンデンサ３、から構成され、第３の直列接続回路９２が、コンデンサ１２、コンデンサ１２にその第２端子側が接続された本発明の第３の可変容量性インピーダンス素子の一例であるバラクタ２３、バラクタ２３の第１端子側にその第１端子側が接続された本発明の第４の可変容量性インピーダンス素子の一例であるバラクタ２４、バラクタ２４の第２端子側に接続されたコンデンサ１０、から構成されている点である。
【００５０】
　また、電圧制御端子１８は、抵抗２７を介して第２直列接続回路のバラクタ２１の第１端子側、抵抗２８を介してバラクタ２２の第１端子側、および抵抗２６を介して第３直列接続回路のバラクタ２３およびバラクタ２４の第１端子側に接続されている。そして、電圧制御端子１９は、抵抗２９を介して第３直列接続回路のバラクタ２３の第２端子側、抵抗３０を介してバラクタ２４の第２端子側、および抵抗２５を介して第２直列接続回路のバラクタ２１およびバラクタ２２の第２端子側に接続されている。
【００５１】
　このような構成の発振器によると、各バラクタには、常にＶt1とＶt2の差の電圧が印加されるので、各バラクタの電圧−静電容量の特性が非線形であっても、Ｖt1とＶt2に重畳されたノイズはキャンセルされ、その影響を受けることがない。
【００５２】
　また、第２の直列接続回路９１において、バラクタ２１およびバラクタ２２の方向性は互いに逆に接続されており、第３の直列接続回路９２においても、バラクタ２３およびバラクタ２４の方向性が互いに逆に接続され、かつ、第２の直列接続回路９１と第３の直列接続回路９２との接続側の１つであるコンデンサ３とコンデンサ１０の接続側を基準にして、バラクタ２２とバラクタ２４の方向性が互いに逆になるように接続されているので、共振回路全体としては、対接地浮遊静電容量の均衡が取れている状態となり、共振周波数、および回路のバランス動作に影響を与えることはない。
【００５３】
　このように本実施の形態の発振器によると、各バラクタの電圧−静電容量特性が非線形の場合であっても、電圧制御ラインからのノイズの影響を排除することができ、また、対接地浮遊静電容量の不均衡による共振回路への悪影響を排除することができる。
【００５４】
　なお、以上の説明において、電源端子１７は、コイル１とコイル２との間に設置されているとしたが、電源端子１７は、図１５に示すようにトランジスタ１５’とトランジスタ１６’の接続点にあってもよい。その場合は、本発明の第１の直列接続回路は、コイル１およびコイル２により構成される。さらに本発明の第１の直列接続回路は、単独のコイルを有する構成であってもよい。
【００５５】
　また、図１６に示すように電流原２０’の一方側がトランジスタ１５’、１６’の接続点に接続され、コイル１’とコイル２’との接続点が接地される構成であってもよい。その場合は、電源端子１７は、電流源２０’の他方側に接続される。このような場合であっても、上記と同様の効果を得ることができる。
【００５６】
　（実施の形態３）
　図３は、本発明の実施の形態３として、実施の形態１、２の電圧制御発振器（ＶＣＯ）５０を利用したＰＬＬ回路を示す。実施の形態３のＰＬＬ回路は、基準信号ｆｒと電圧制御発振器５０から得られる発振信号の位相を比較して、ｕｐ信号およびｄｏｗｎ信号を出力する位相周波数比較器（ＰＦＤ）５１を有し、位相周波数比較器５１のｕｐ信号の出力側は、スイッチ５８およびスイッチ６１にそれらの開閉を同時に制御するように連絡され、位相周波数比較器５１のｄｏｗｎ信号の出力側は、スイッチ６０およびスイッチ５９にそれらの開閉を同時に制御するように連絡されている。
【００５７】
　具体的には、これらのスイッチは、位相周波数比較器５１からｕｐ信号が出力されると、スイッチ５８、６１がＯＮされ、スイッチ５９、６０がＯＦＦとされ、また、位相周波数比較器５１からｄｏｗｎ信号が出力されると、スイッチ５８、６１がＯＦＦされ、スイッチ５９、６０がＯＮとされるように構成される。このような動作は、例えば、スイッチ５８，６１をｎ−ＭＯＳトランジスタで構成することにより、スイッチ５９，６０をｐ−ＭＯＳトランジスタで構成することにより実現することができる。
【００５８】
　スイッチ５８の一端は、定電流回路５２を介して充電側電源電位に接続され、スイッチ５８の他端はスイッチ６０の一端に接続され、スイッチ６０の他端は定電流回路５４を介して接地されている。また、スイッチ５９の一端は、定電流回路５３を介して充電側電源電位に接続され、スイッチ５９の他端は、スイッチ６１の一端に接続され、スイッチ６１の他端は、定電流回路５５を介して接地されている。このように、位相周波数比較器５１、スイッチ５８、５９、６０、６１、定電流回路５２、５３、５４、５５は、チャージポンプ８７を構成する。
【００５９】
　スイッチ５８の他端とスイッチ６０の一端を接続するライン（以下第１接続ラインという）、およびスイッチ５９の他端とスイッチ６１の一端を接続するライン（以下第２接続ラインという）は、ループフィルタ５６の入力側に接続されている。そして、ループフィルタ５６からの出力は、電圧制御ラインとして電圧制御発振器５０の電圧制御端子１８、１９に接続される。また、電圧制御発振器５０で発生した発振信号の一部を位相周波数比較器５１の入力側に戻すために、電圧制御発振器５０はフィードバックライン５７を介して位相周波数比較器５１の入力側に接続されている。
【００６０】
　上記のような構成のＰＬＬ回路の動作を次に説明する。電圧制御発振器５０から得られた発振信号が位相周波数比較器５１の入力側にフィードバックライン５７を介して入力され、位相周波数比較器５１は、基準信号ｆｒと入力された発振信号の位相を比較し、その結果により位相周波数比較器５１の出力側からｕｐ信号またはｄｏｗｎ信号を出力する。
【００６１】
　すなわち、発振信号が基準信号ｆｒよりも遅相している場合は、その遅相の度合いに応じてｕｐ信号が出力される。そして、スイッチ５８およびスイッチ６１は、このｕｐ信号により間欠的に所定の間隔で同時にＯＮされる。
【００６２】
　このような動作により、第１接続ライン側は、電源から充電されることにより電位が上昇し、第２接続ライン側は、接地側へ放電されることにより電位が低下する。このようにして電圧制御発振器５０には、第１接続ラインの電位と第２接続ラインの電位が相補的に変化する差動電圧として制御信号がループフィルタ５６を介して低域濾過されて入力され、その差動電圧に応じて共振周波数が調整される。
【００６３】
　一方、発振信号が基準信号よりも進相している場合は、その進相の度合いに応じてｄｏｗｎ信号が出力される。スイッチ５９、６０は、このｄｏｗｎ信号により間欠的に所定の間隔でＯＮされる。
【００６４】
　このような動作により、上記とは逆に第１接続ライン側は、接地側へ放電されることにより電位が低下し、第２接続ライン側は電源から充電されることにより電位が上昇する。このようにして電圧制御発振器５０には、第１接続ラインの電位と第２接続ラインの電位が相補的に変化する差動電圧として制御電圧が入力され、その差動電圧に応じて共振周波数が調整される。
【００６５】
　なお、本実施の形態の上記の説明におけるループフィルタ５６の構成としては、例えば図４に示す構成が挙げられる。
【００６６】
　図４に示すループフィルタ５６は、入力端子７１、７２に対して並列に接続されたコンデンサ７３と、コンデンサ７３に並列に接続されたコンデンサ９５と、コンデンサ９５に並列に接続された、コンデンサ７４、抵抗７５、およびコンデンサ７６からなる直列接続回路と、入力端子７１および出力端子８１の間に直列に挿入された抵抗７７および抵抗７９と、入力端子７２および出力端子８２の間に直列に挿入された抵抗７８および抵抗８０と、抵抗７７および抵抗７９の接続点ならびに抵抗７８および抵抗８０の接続点を結ぶように接続されたコンデンサ９４と、コンデンサ９４に並列に接続されたコンデンサ９６と、を有する構成である。
【００６７】
　集積基板に上記のループフィルタ５６を形成する場合、各コンデンサにおける２つの電極は、基板に対して異なる浮遊容量を有するので、各コンデンサは、その浮遊容量について方向性があると言える。従って、この場合、コンデンサ７３とコンデンサ９５の方向性が、両者のいずれかの接続側を基準にして互いに逆になるように接続され、コンデンサ７４とコンデンサ７６の方向性が、抵抗７５を基準にして互いに逆になるように接続され、コンデンサ９４とコンデンサ９６の方向性が、両者のいずれかの接続側を基準にして互いに逆になるように接続されている。このようにして、ループフィルタ５６全体の浮遊容量がバランスするように各コンデンサが接続されている。
【００６８】
　また、ループフィルタ５６は、そのインピーダンスがバランスするように構成されている。すなわち、入力端子７１、出力端子８１の間のインピーダンスと、入力端子７２、出力端子８２の間のインピーダンスとが等しく、かつ入力端子７１、出力端子８２の間のインピーダンスと、入力端子７２、出力端子８１の間のインピーダンスとが等しくなるように、各コンデンサ、抵抗の値が設定されている。このようにループフィルタ５６全体として電気的に対称性を有するものが使用されると、差動信号が入力された場合、出力信号のバランスが崩れることがない。
【００６９】
　なお、本実施の形態においてループフィルタ５６の構成として図４に示す構成を説明したが、この例に限らず、上記のように入力端子７１−出力端子８１間、および入力端子７２−出力端子８２間のインピーダンスが等しく、入力端子７１−出力端子８２間、および入力端子７２−出力端子８１間のインピーダンスが等しく、かつ、全体の浮遊容量のバランスが取れていればどのような構成であってもよく、その場合も上記と同様の効果を得ることができる。
【００７０】
　また、本実施の形態において、フィードバックライン５７および基準信号ｆｒからの入力信号は、単相信号であるとして説明したが、これらの信号は差動信号であってもよい。
【００７１】
　（実施の形態４）
　図５に本発明の実施の形態４のＰＬＬ回路の構成を示す。実施の形態４のＰＬＬ回路の構成と、図３に示すＰＬＬ回路の構成との違いは、ループフィルタ５６と電圧制御発振器５０との間にリセット回路９３を有する点にある。本実施の形態のＰＬＬ回路のその他の構成要素は、図３に示すＰＬＬ回路の構成要素と同様であり、同一の構成要素には同一の参照符号を付与し、その説明を省略する。
【００７２】
　すなわち、ループフィルタ５６の出力側の第１の制御電位ライン（以下Ｖt1ラインという。）にリセット信号により動作するスイッチ８３の一端が接続され、第２の制御電位ライン（以下Ｖt2ラインという。）に同じくリセット信号により動作するスイッチ８４の一端が接続され、スイッチ８３、スイッチ８４の他端は基準バイアス電位を供給する、本発明の直流電源の一例である基準バイアス電源８５の一方極に接続され、基準バイアス電源８５の他方極は接地されている。このように、リセット信号を発生するリセットスイッチ（図示せず）、スイッチ８３、８４、基準バイアス電源８５によりリセット回路９３が構成されている。
【００７３】
　このような構成によるＰＬＬ回路によると、リセット信号を提供することにより、Ｖt1、Ｖt2の電位を基準バイアス電位にリセットすることができる。例えば、発振周波数を変更するとき、一旦Ｖt1ライン、Ｖt2ラインを基準バイアス電位にリセットすることにより、安定して電圧制御発振器を動作させることができる。
【００７４】
　また、このようなリセット回路９３がループフィルタ５６と電圧制御発振器の間に設けられることにより、リセット信号を出したとき即座に（すなわちループフィルタの過渡応答の影響を受けないで）Ｖt1ライン、Ｖt2ラインを基準バイアス電位にリセットすることができる。
【００７５】
　なお、Ｖt1ライン、およびＶt2ラインに上記の基準バイアス電位を供給する代わりに、基準電位差が入力されてもよい。そのような例を図１７に示す。図１７に示すＰＬＬ回路のリセット回路９３’において、Ｖt1ラインにはスイッチ８３’を介して電源８５’が接続され、Ｖt2ラインにはスイッチ８４’を介して電源８５”が接続されている。電源８５’および電源８５”の電位は、それらの電位差(リセット電圧)が所望の周波数に対応するように調整されている（図１８参照）。図１８に示す電位差と周波数の関係は、予め測定しておくことにより得ることができる。所定のタイミングにおいてスイッチ８３’、８４’をＯＮさせることにより、電圧制御発信器５０の発振周波数を上記所望の周波数に近づけておくことが可能となる。その結果ＰＬＬ回路の収束時間を短くすることができる。
【００７６】
　（実施の形態５）
　図６に本発明の実施の形態５のＰＬＬ回路の構成を示す。実施の形態５のＰＬＬ回路の構成と、図３に記載のＰＬＬ回路の構成との違いは、Ｖt1ライン、Ｖt2ラインの電位の中心電位を検出する中心電位検出手段８６が設けられていることである。本実施の形態のＰＬＬ回路のその他の構成要素は、図３に記載のＰＬＬ回路と同様であり、同一の構成要素には同一の参照符号を付与し、その説明を省略する。
【００７７】
　図６に示すＰＬＬ回路の構成は、ループフィルタ５６の出力であるＶt1ラインとＶt2ラインに中心電位検出手段８６の入力側が接続されている。中心電位検出手段８６の出力は位相周波数比較器５１にフィードバックされるように接続される。
【００７８】
　このようなＰＬＬ回路において、中心電位検出手段８６は、Ｖt1ラインおよびＶt2ラインの電位を検出し、両者の電位の平均電位を算出して中心電位とする。算出された中心電位は位相周波数比較器５１に送られる。位相周波数比較器５１は、中心電位検出手段８６から送られた中心電位と、定電流回路５２または定電流回路５３に接続される充電側電源電位とを比較する。
【００７９】
　このとき、チャージポンプ８７のチャージ、ディスチャージの特性が完全にバランスしていないと、長い時間動作している間に中心電位がずれる。例えば、電圧制御発振器５０が制御電圧の電位差（Ｖｔ１−Ｖｔ２）に対して図１９に示す発振周波数特性を有しており、その発振周波数をｆ１からｆ２に変更する場合を考える。このとき、中心電位が上側（図８（ａ）に示す電源電位側）にずれている場合、Ｖｔ１は、ある時間において電源電位と等しくなってしまう。従ってそれ以降は、２つの制御電圧Ｖt1、Ｖt2を用いて必要な電位差を取ることができなくなってしまう。
【００８０】
　位相周波数比較器５１は、中心電位が所定の値（例えば図８（ａ）に示すＶ0）に達すると、スイッチ６０およびスイッチ６１を所定の時間ＯＮさせる。このようにすることにより、図８（ｂ）に示すように中心電位が低下するので電圧制御発振器５０の発振周波数を安定的に制御することができる。
【００８１】
　なお、上記とは逆に中心電位が接地電位に近い所定の値に達した場合は、位相周波数比較器５１は、スイッチ５８およびスイッチ５９を所定の時間ＯＮさせ、中心電位を上昇させる。
【００８２】
　また、上記では中心電位が電源電位に近い所定の値に達したときに、スイッチ６０とスイッチ６１をＯＮさせて中心電位を低下させる、として説明したが、中心電位が低下すること（図８（ａ）に示す。）を検出して、その場合にスイッチ６０とスイッチ６１をＯＮさせて中心電位を低下させてもよい。また、中心電位が接地電位に近い所定の値に達したときに、スイッチ５８とスイッチ５９をＯＮさせて中心電位を上昇させる代わりに、中心電位が上昇することを検出し、スイッチ６０とスイッチ６１をＯＮさせて中心電位を上昇させてもよい。
【００８３】
　なお、上記までの説明において、本発明の誘導性インピーダンス素子はコイルであるとして説明してきたが、コイルに限らず、例えばストリップ線路等でもよく誘導性インピーダンスを有する構成要素であればどのようなものであってもよく、その場合も上記と同様の効果を得ることができる。
【００８４】
　また、上記までの説明において、電圧制御発振器５０の出力側がチャージポンプ８７にフィードバックされ、チャージポンプ８７により電圧制御発振器５０の周波数が制御される、として説明してきたが、ＸＯＲ型の比較器により電圧制御発振器５０の周波数が制御される構成であってもよい。
【００８５】
　その場合のＰＬＬ回路の構成を図７に示す。図７に記載のＰＬＬ回路においては、図６に示すチャージポンプ８７に代えて本発明の移相比較手段の一例である位相比較器９９が接続されている。位相比較器９９は、入力される基準信号と、電圧制御発振器５０の出力側からフィードバックされた信号との排他的論理和（ＸＯＲ）、および上記排他的論理和を反転した信号（ＸＮＯＲ）、を２つの電圧出力として出力する。このような、位相比較器９９を使用したＰＬＬ回路によると、２つの入力信号の演算結果から、２つの出力電圧が決定されるので、出力信号の中心電位が安定し、安定した回路動作のＰＬＬ回路を得ることができる。
【００８６】
　　なお、図７に示すＰＬＬ回路において、上記で説明したリセット回路９３、９３’が採用されていてもよい。
【００８７】
　また、上記までの説明において、本発明の第１、第２、第３、第４の容量性インピーダンス素子は、コンデンサであるとして説明してきたが、コンデンサに限らず、ストリップ線路等であってもよく、容量性インピーダンスを有する構成要素であればどのようなものであってもよく、その場合も上記と同様の効果を得ることができる。
【００８８】
　また、上記までの説明において、各バラクタの第１端子側にＶt1ラインが接続され、第２端子側にＶt2ラインが接続される、として説明してきたが、各バラクタの第１端子側にＶt2ラインが接続され、第２端子側にＶt2ラインが接続される構成であってもよく、その場合も上記と同様の効果を得ることかできる。
【００８９】
　また、上記までの説明において、各バラクタは、ＣＭＯＳプロセスにより形成されるＭＯＳＦＥＴのドレインとソースを短絡させることにより作製する、として説明してきたが、他の方法で作製されていてもよい。
【００９０】
　また、上記までの説明において、可変容量性インピーダンス素子は、対接地浮遊静電容量という特性に関して方向性を有するとしてきたが、他の特性が方向性を有していてもよく、その場合でも上記のように各可変容量性インピーダンス素子の方向性が回路全体として対称的に配置されていれば、回路全体としてはその特性に関して均衡を取ることができる。
【００９１】
　また、上記までの説明において、本発明の第１、第２、第３、第４の可変容量性インピーダンス素子はバラクタである、として説明してきたが、ＰＩＮダイオード等電圧によりその静電容量を可変できるものであればどのような素子であってもよく、その場合も上記と同様の効果を得ることができる。
【００９２】
　また、上記までの説明において、本発明の第１、第２、第３、第４の可変容量性インピーダンス素子は、電圧によりその静電容量を可変できる素子である、として説明してきたが、電圧以外の手段によりその静電容量が可変である素子であってもよく、例えばマイクロマシンによりその静電容量が制御される構造であってもよい。
【００９３】
　その場合は、マイクロマシンが静電容量を形成する電極の間隔を制御する構造であればよく、例えば静電容量を増加させるときは、電極に当接するマイクロマシンが電極を押して電極の間の間隔を減少させ、静電容量を低下させることきは、マイクロマシンが電極を引いて電極の間隔を増加させる構造が考えられる。そしてこの場合、例えば、図３に記載のＰＬＬ回路において、発振信号が基準信号に対して遅相のときは、位相周波数比較器５１はｕｐ信号を出力する代わりに、マイクロマシンに当接し、このマイクロマシンが電極を押すようにこのマイクロマシンに外力を及ぼし、発振信号が基準信号に対して進相の場合は、位相周波数比較器５１は、ｄｏｗｎ信号を出力する代わりに、このマイクロマインが電極を引くようにこのマイクロマシンに外力を及ぼすよう作用する構成等であってもよい。その場合も上記と同様の効果を得ることができる。
【００９４】
　また、図２０に示すように、以上までの説明における発振器またはＰＬＬ回路を有する送信回路２０１もしくは受信回路２０２がアンテナ２０３に接続された通信機器２０４も本発明の範囲に含まれる。
【産業上の利用可能性】
【００９５】
　本発明の、発振器、ＰＬＬ回路、通信機器は、発振方法信号ライン、および電源ラインからのノイズの影響が無く、回路特性の均衡を取ることができる効果、または信号ラインからのノイズの影響が無く、回路特性の均衡を取ることができる効果を有し、発振器、ＰＬＬ回路、通信機器として有用である。
【図面の簡単な説明】
【００９６】
【図１】図１は、本発明の実施の形態１の電圧制御発振器の構成示す回路図である。
【図２】図２は、本発明の実施の形態２の電圧制御発振器の構成を示す回路図である。
【図３】図３は、本発明の実施の形態３のＰＬＬ回路の構成示す回路図である。
【図４】図４は、本発明の実施の形態３のＰＬＬ回路のループフィルタの構成の一例を示す回路図である。
【図５】図５は、本発明の実施の形態４のＰＬＬ回路の構成を示す回路図である。
【図６】図６は、本発明の実施の形態５のＰＬＬ回路の構成を示す回路図である。
【図７】図７は、本発明の実施の形態５のＰＬＬ回路の別の構成例を示す回路図である。
【図８】図８は、本発明の実施の形態５のＰＬＬ回路の動作を説明する図である。
【図９】図９は、従来の電圧制御発振器の構成を示す回路図である。
【図１０】図１０は、従来の電圧制御発振器の構成を示す回路図である。
【図１１】図１１は、従来の電圧制御発振器の構成を示す回路図である。
【図１２】図１２は、従来の電圧制御発振器の構成を示す回路図である。
【図１３】図１３は、従来の電圧制御発振器の一部の構成を示す回路図である。
【図１４】図１４は、従来の電圧制御発振器の動作を説明する図である。
【図１５】図１５は、本発明の実施の形態の電圧制御発振器の一変形例を示す回路図である。
【図１６】図１６は、本発明の実施の形態の電圧制御発振器の一変形例を示す回路図である。
【図１７】図１７は、本発明の実施の形態のＰＬＬ回路の一変形例を示す回路図である。
【図１８】図１８は、本発明の実施の形態のＰＬＬ回路の動作を説明する図である。
【図１９】図１９は、本発明の実施の形態のＰＬＬ回路の動作を説明する図である。
【図２０】図２０は、本発明の実施の形態の電圧制御発振器または本発明の実施の形態のＰＬＬ回路を備えた通信機器の構成を示すブロック図である。
【図２１】図２１は、従来の電圧制御発振器の構成を示す回路図である。
【符号の説明】
【００９７】
４、１１　バラクタ
１５，１６　トランジスタ
１８、１９　電圧制御端子
１７　電源端子
５０　電圧制御発振器
５１　位相周波数比較器
５２、５３，５４，５５　定電流回路
５８，５９、６０，６１　スイッチ
５６　ループフィルタ
８３，８４　スイッチ
８５　基準バイアス電源
８６　中心電位検出手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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