(57)【要約】【課題】低コストで効率よく接続孔を形成することを可能とした半導体装置及びその製造方法を提供する。【解決手段】配線層１３を、第一のビアホールＶ１底面の一部で接続された局所配線層６を介してＭＯＳトランジスタＴのソース領域４Ａに接続するとともに、第一のビアホールＶ１底面の残部で接続されたキャパシタ用配線層１１を介して強誘電体キャパシタＣの上部電極層８Ｃに接続する。【選択図】        図２
2004289004.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第一の素子と、前記半導体基板上に形成された複数の層間絶縁層を介して形成された第二の素子と、前記複数の層間絶縁層間に形成された局所配線層と、前記複数の層間絶縁層のうち最上層の層間絶縁層上に形成された配線層と、を備えた半導体装置において、
前記配線層は、前記最上層の層間絶縁層の上面から前記局所配線層に至る接続孔を介して、前記第一の素子と前記第二の素子との両方に接続されていることを特徴とする半導体装置。
【請求項２】
前記接続孔の開口径は、前記接続孔内に前記配線層を形成可能な寸法となっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一の素子は、ＭＩＳ型トランジスタであり、前記第二の素子は、キャパシタであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記配線層は、前記接続孔底面の一部で接続された前記局所配線層を介して前記ＭＩＳ型トランジスタと接続されているとともに、前記接続孔底面の残部で接続された前記キャパシタ用配線層を介して前記キャパシタと接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上に形成された第一の素子と、前記半導体基板上に形成された複数の層間絶縁層を介して形成された第二の素子と、前記複数の層間絶縁層間に形成された局所配線層と、前記複数の層間絶縁層のうち最上層の層間絶縁層上に形成された配線層と、を備えた半導体装置の製造方法において、
前記最上層の層間絶縁層の上面から前記局所配線層に至る接続孔を形成する工程と、
前記接続孔内に、前記配線層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記接続孔は、当該接続孔内に前記配線層を形成可能な開口径で形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第一の素子として、ＭＩＳ型トランジスタを形成するとともに、前記第二の素子として、キャパシタを形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記キャパシタが形成された前記層間絶縁層の上面に、キャパシタ用配線層を形成する工程と、
前記キャパシタ用配線層が形成された前記層間絶縁層の上面全体に、前記最上層の層間絶縁層を形成する工程と、
前記最上層の層間絶縁層の上面から、底面の一部が前記局所配線層に至り、且つ、底面の残部が前記キャパシタ用配線層に至る接続孔を形成する工程と、
前記接続孔内に、前記配線層を形成する工程と、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化及び高性能化が進むにつれて、多層配線層の層間を接続する接続孔の開口径や、配線間の間隔が微細なプロセスルールが適用されるようになってきている。
図４は、従来の半導体装置の一構成例を示す断面図である。
【０００３】
図４に示すように、この半導体装置は、シリコン基板１００上に形成されたＭＯＳトランジスタＴと、シリコン基板１００上に第一及び第二の層間絶縁層５００、８００を介して形成された強誘電体キャパシタＣとを備えており、不揮発性メモリとして機能するようになっている。
ＭＯＳトランジスタＴは、シリコン基板１００上に、ゲート絶縁膜２００を介して形成されたゲート電極３００と、このゲート電極３００の両側を挟んだシリコン基板１００の上層部に形成されたソース領域４００Ａ及びドレイン領域４００Ｂと、から構成されている。
【０００４】
強誘電体キャパシタＣは、第二の層間絶縁層８００上に順次積層された下部電極層６００Ａ、強誘電体層６００Ｂ、及び上部電極層６００Ｃの三層から構成されており、この強誘電体キャパシタＣの上面及び側面には、強誘電体層６００Ｂの劣化を防止する水素バリア膜７００が形成されている。
そして、強誘電体キャパシタＣが形成された第二の層間絶縁層８００の上面全体には、第三の層間絶縁層８００Ａを介して配線層９００が形成されている。この配線層９００は、第二及び第三の層間絶縁層８００、８００Ａに開口された第一のビアホールＶ１００と、第一の層間絶縁層５００に開口されたコンタクトホールＨ１００とを介して、ＭＯＳトランジスタＴのソース領域４００Ａと接続されるようになっている。また、この配線層９００は、第三の層間絶縁層８００Ａに開口された第二のビアホールＶ２００を介して、強誘電体キャパシタＣの上部電極層６００Ｃと接続されるようになっている。なお、図４では図示されていないが、この配線層９００は、第三の層間絶縁層８００Ａに開口されたビアホールを介して、強誘電体キャパシタＣの下部電極層６００Ａとも接続されるようになっているとともに、第一乃至第三の層間絶縁層５００、８００、８００Ａに開口されたコンタクトホールを介して、ＭＯＳトランジスタＴのゲート電極３００及びドレイン領域４００Ｂともそれぞれ接続されるようになっている。
【０００５】
ここで、微細なプロセスルールの適用に伴い、全ての接続孔の開口径が微細に形成され、且つ、接続孔が高アスペクト比を有する場合であっても信頼性よく配線を形成するために、第一のビアホールＶ１００及びコンタクトホールＨ１００内には、選択的にタングステン（Ｗ）などのメタル材料が埋め込まれている。
また、配線設計をさらに効率よく行うことが切望されてきており、第一の層間絶縁層５００と第二の層間絶縁層８００との間には局所配線層９００Ａを形成し、この局所配線層９００Ａを利用して、配線層９００とＭＯＳトランジスタＴのソ−ス領域４００Ａとを接続するようになっている。
【０００６】
このように、メタルプラグ技術及び局所配線技術を用いることによって、微細なプロセスルールの適用により発生するコンタクト抵抗増大及びコンタクト接触不良を抑制するとともに、配線設計の自由度を向上させるようにしている。
【０００７】
【特許文献１】
特開２００２−２６１１６１号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置においては、配線層９００とＭＯＳトランジスタＴのソース領域４００Ａとを接続するために、シリコン基板１００と局所配線層９００Ａとを接続するコンタクトホールＨ１００と、局所配線層９００Ａと配線層９００とを接続する第一のビアホールＶ１００との二カ所にメタルプラグ技術を施す工程が必要であり、作業効率が良好ではないという問題があった。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、低コストで効率よく接続孔を形成することを可能とした半導体装置及びその製造方法を提供することを課題としている。
【００１０】
【課題を解決するための手段】
このような課題を解決するために、本発明者が鋭意検討を重ねた結果、最上層の層間絶縁層に形成される接続孔を比較的大きな開口径で形成し、この一つの接続孔を介して配線層と複数の素子とをそれぞれ接続することで、上記課題を解決できることを見出した。
【００１１】
すなわち、本発明の半導体装置は、半導体基板上に形成された第一の素子と、前記半導体基板上に形成された複数の層間絶縁層を介して形成された第二の素子と、前記複数の層間絶縁層間に形成された局所配線層と、前記複数の層間絶縁層のうち最上層の層間絶縁層上に形成された配線層と、を備えた半導体装置において、前記配線層は、前記最上層の層間絶縁層の上面から前記局所配線層に至る接続孔を介して、前記第一の素子と前記第二の素子との両方に接続されていることを特徴とするものである。
【００１２】
また、本発明の半導体装置において、前記接続孔の開口径は、前記接続孔内に前記配線層を形成可能な寸法となっていることを特徴とするものである。
さらに、本発明の半導体装置において、前記第一の素子は、ＭＩＳ型トランジスタであり、前記第二の素子は、キャパシタであることを特徴とするものである。
【００１３】
さらに、本発明の半導体装置において、第一の素子がＭＩＳ型トランジスタであり、第二の素子がキャパシタである場合、前記配線層は、前記接続孔底面の一部で接続された前記局所配線層を介して前記ＭＩＳ型トランジスタと接続されているとともに、前記接続孔底面の残部で接続された前記キャパシタ用配線層を介して前記キャパシタと接続されていることを特徴とするものである。
【００１４】
本発明の半導体装置の製造方法は、半導体基板上に形成された第一の素子と、前記半導体基板上に形成された複数の層間絶縁層を介して形成された第二の素子と、前記複数の層間絶縁層間に形成された局所配線層と、前記複数の層間絶縁層のうち最上層の層間絶縁層上に形成された配線層と、を備えた半導体装置の製造方法において、前記最上層の層間絶縁層の上面から前記局所配線層に至る接続孔を形成する工程と、前記接続孔内に、前記配線層を形成する工程と、を含むことを特徴とするものである。
【００１５】
また、本発明の半導体装置の製造方法において、前記接続孔は、当該接続孔内に前記配線層を形成可能な開口径で形成することを特徴とするものである。
さらに、本発明の半導体装置の製造方法において、前記第一の素子として、ＭＩＳ型トランジスタを形成するとともに、前記第二の素子として、キャパシタを形成することを特徴とするものである。
【００１６】
さらに、本発明の半導体装置の製造方法において、第一の素子としてＭＩＳ型トランジスタを形成するとともに、第二の素子として、キャパシタを形成する場合、前記キャパシタが形成された前記層間絶縁層の上面に、キャパシタ用配線層を形成する工程と、前記キャパシタ用配線層が形成された前記層間絶縁層の上面全体に、前記最上層の層間絶縁層を形成する工程と、前記最上層の層間絶縁層の上面から、底面の一部が前記局所配線層に至り、且つ、底面の残部が前記キャパシタ用配線層に至る接続孔を形成する工程と、前記接続孔内に、前記配線層を形成する工程と、を含むことを特徴とするものである。
【００１７】
なお、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタは、特に限定されず、例えば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタや、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどが挙げられる。
【００１８】
また、キャパシタは、特に限定されず、例えば、誘電体層がＳｉ３Ｎ４やＴａ２Ｏ５などの誘電体材料からなる誘電体キャパシタや、誘電体層がＰＺＴやＳＢＴなどの強誘電体材料からなる強誘電体キャパシタなどが挙げられる。
このように、本発明の半導体装置によれば、配線層を、最上層の層間絶縁層の上面から局所配線層に至る接続孔を介して、第一の素子及び第二の素子の両方に接続するようにしたことによって、この接続孔内にプラグを埋め込む工程が不要になるため、プラグ形成に要する工程数を削減させることが可能となる。
【００１９】
ここで、最上層の層間絶縁層の上面から局所配線層に至る接続孔を、当該接続孔内に配線層を形成可能な寸法としたことによって、この接続孔内には容易且つ確実に配線層を形成できるため、プラグ形成に要する工程数を削減させることが可能となる。
また、第一の素子がＭＩＳ型トランジスタであり、第二の素子がキャパシタである場合、配線層は、接続孔底面の一部で接続された局所配線層を介してＭＩＳ型トランジスタと接続されているとともに、接続孔底面の残部で接続されたキャパシタ用配線層を介してキャパシタと接続されていることによって、それぞれの素子に最適な材料で形成された配線を接続させることができる。このため、同一の半導体基板上に、異なる構造の複数の素子を、各々の特性を劣化させることなく形成することが可能となる。
【００２０】
本発明の半導体装置の製造方法によれば、本発明の半導体装置を容易且つ確実に実現することが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態は本発明の一例を示すものであり、本発明は本実施形態に限定されるものではない。
図１は、本発明の半導体装置の一構成例を示し、トランジスタとキャパシタとの配置例を示す平面図である。図２は、図１に示すＡ−Ａ線に沿った拡大断面図である。
【００２２】
本実施形態における半導体装置は、図１及び図２に示すように、シリコン基板（半導体基板）１上に形成されたＭＯＳトランジスタ（第一の素子）Ｔと、シリコン基板１上に第一及び第二の層間絶縁層５、７を介して形成された強誘電体キャパシタ（第二の素子）Ｃとを備えている。
ＭＯＳトランジスタＴは、図２に示すように、シリコン基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、このゲート電極３の両側を挟んだシリコン基板１内に形成されたソース領域４Ａ及びドレイン領域４Ｂとから構成されている。
【００２３】
このＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体には、第一の層間絶縁層５が形成されており、ＭＯＳトランジスタＴのソース領域４Ａ上方の第一の層間絶縁層５上には局所配線層６が形成されている。そして、この局所配線層６とソース領域４Ａとは、第一の層間絶縁層５に開口された第一のコンタクトホールＨ１内のタングステンプラグを介して接続されるようになっている。
【００２４】
強誘電体キャパシタＣは、図２に示すように、シリコン基板１上に第一の層間絶縁層５を介して形成された第二の層間絶縁層７上に形成されており、この第二の層間絶縁層７の上面に下部電極層８Ａ、強誘電体層８Ｂ、及び上部電極層８Ｃが順次積層された三層から構成されている。また、この強誘電体キャパシタＣの上面及び側面には、水素バリア膜９が形成されている。
【００２５】
この強誘電体キャパシタＣが形成された第二の層間絶縁層７の上面全体には、強誘電体キャパシタＣの厚みと略面一となるように第三の層間絶縁層１０が形成されている。また、強誘電体キャパシタＣの上面を含む第三の層間絶縁層１０の一部上面には、キャパシタ用配線層１１が形成されており、このキャパシタ用配線層１１は、強誘電体キャパシタＣ上面の水素バリア膜９に形成された開口部９Ａを介して、強誘電体キャパシタＣの上部電極層８Ｃと接続されるようになっている。さらに、キャパシタ用配線層１１が形成された第三の層間絶縁層１０の上面全体には、最上層層間絶縁層１２を介して配線層１３が形成されている。
【００２６】
そして、配線層１３は、最上層層間絶縁層１２の上面から、底面の一部が局所配線層６に至り、且つ、底面の残部がキャパシタ用配線層１１に至る第一のビアホールＶ１を介して、ＭＯＳトランジスタＴと強誘電体キャパシタＣとの両方に接続されるようになっている。すなわち、配線層１３は、第一のビアホールＶ１底面の一部で接続された局所配線層６と上述した第一のコンタクトホールＨ１とを介して、ＭＯＳトランジスタＴのソース領域４Ａと接続されるようになっている。同様に、配線層１３は、第一のビアホールＶ１底面の残部で接続されたキャパシタ用配線層１１を介して、強誘電体キャパシタＣの上部電極層８Ｃと接続されるようになっている。
【００２７】
なお、強誘電体キャパシタＣの下部電極層８Ａと配線層１３とは、図１に示すように、最上層層間絶縁層１２及び第三の層間絶縁層１０に形成された第二のビアホールＶ２を介して接続されるようになっている。また、ＭＯＳトランジスタＴのゲート電極３及びドレイン領域４Ｂと配線層１３とは、図１に示すように、第二のコンタクトホールＨ２及び第三のコンタクトホールＨ３を介してそれぞれ接続されるようになっている。このとき、ＭＯＳトランジスタＴのゲート電極３及びドレイン領域４Ｂと配線層１３とを接続する第二及び第三のコンタクトホールＨ２、Ｈ３は、最上層層間絶縁層１２と第一乃至第三の層間絶縁層５、７、１０を貫通して形成するようにしてもよいが、上述したソース領域４Ａと同様に、第一の層間絶縁層５上に局所配線層を形成し、この局所配線層を利用して、ＭＯＳトランジスタＴのゲート電極３及びドレイン領域４Ｂと配線層１３とを接続可能に形成することが望ましい。
【００２８】
次に、本実施形態における半導体装置の一製造工程について説明する。
図３は、本発明の半導体装置の一製造工程を示す断面図である。なお、図３は、各製造工程において、図１に示した半導体装置のＡ−Ａ線に沿った断面方向から見た断面で示す。
まず、シリコン基板１上に、公知の熱酸化法を用いて、ゲート絶縁膜２を厚さ１０ｎｍとなるように成膜する。次いで、このゲート絶縁膜２の上面に、公知のＣＶＤ法を用いて、ゲート電極３となる多結晶シリコン膜を厚さ３００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極３を形成する。
【００２９】
次いで、このゲート電極３をイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極３の両側におけるシリコン基板１内に、ソース領域４Ａとドレイン領域４Ｂとを形成する。ここで、シリコン基板１上に、ＭＯＳトランジスタＴを完成する。
次いで、図３（ａ）に示すように、ＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第一の層間絶縁層５を厚さ１５００ｎｍとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層５に、ＭＯＳトランジスタＴのソース領域４Ａに接続される第一のコンタクトホールＨ１を形成する。そして、この第一のコンタクトホールＨ１内に、公知のメタルプラグ技術を用いて、タングステンを埋め込む。
【００３０】
次いで、この第一の層間絶縁層５の上面に、公知のスパッタ法などを用いて、ＴｉＮなどからなる局所配線層６を厚さ２００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、ＭＯＳトランジスタＴのソース領域４Ａ上方の第一の層間絶縁層５に、局所配線層６を残存させる。ここで、局所配線層６は、配線設計の自由度を向上させるために、第一の層間絶縁層５上に、長辺（図３の左右方向）の短辺に対する比が２以上の長方形又はＬ字形状に形成することが好ましい。
【００３１】
次いで、図３（ｂ）に示すように、第一の層間絶縁層５の上面全体に第二の層間絶縁層７を形成した後、この第二の層間絶縁層７の上面全体に、公知のスパッタ法などを用いて、Ｐｔなどの金属膜からなる下部電極層８Ａと、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）やＰＺＴ（Ｐｂ（ＺｒＸＴｉ１−Ｘ）Ｏ３）などの強誘電体膜からなる強誘電体層８Ｂと、Ｐｔなどの金属膜からなる上部電極層８Ｃとを各２００ｎｍ程度の厚みに順次成膜し、強誘電体キャパシタＣを形成する。
【００３２】
次いで、図示しないが、公知のフォトリソグラフィ技術及びエッチング技術を用いて、強誘電体キャパシタＣの長手方向（図３における紙面の表裏方向）一端部の下部電極層８Ａを露出させ、図１に示すように、強誘電体キャパシタＣの下部電極接続部位Ｘを形成する。
次いで、強誘電体キャパシタＣが形成された第二の層間絶縁層７の上面全体に、公知のスパッタ法を用いて、アルミナなどの水素バリア膜９を厚さ１０〜５０ｎｍとなるように成膜する。ここで、後工程である局所配線層６への第一のビアホールＶ１形成工程を容易且つ確実に行うために、少なくとも強誘電体キャパシタＣ上面及び側面以外の水素バリア膜９を、公知のフォトリソグラフィ技術及びエッチング技術を用いて除去しておくことが好ましい。
【００３３】
次いで、強誘電体キャパシタＣが形成された第二の層間絶縁層７の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第三の層間絶縁層１０を厚さ１５００ｎｍとなるように成膜する。そして、第三の層間絶縁層１０の上面全体に、公知の化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法及びエッチバックを用いて、強誘電体キャパシタＣ上面の水素バリア膜９が露出するように平坦化処理を行う。このとき、エッチバック条件を、水素バリア膜９のエッチングレートが小さくなるように選択することで、強誘電体キャパシタＣの上面に形成された水素バリア膜９をエッチングストップ層としてエッチバックを行うことができる。ここで、強誘電体キャパシタＣの上面には、水素バリア膜９のみが残存するとともに、強誘電体キャパシタＣが形成されていない第三の層間絶縁層１０の上面には、強誘電体キャパシタＣの積層方向寸法と略面一に第三の層間絶縁層１０が残存する。
【００３４】
次いで、図３（ｃ）に示すように、強誘電体キャパシタＣ上面の水素バリア膜９の一部に、公知のフォトリソグラフィ技術及びエッチング技術を用いて開口部９Ａを形成する。
次いで、第三の層間絶縁層１０の上面全体に、公知のスパッタ法を用いて、Ｐｔなどのキャパシタ用配線層１１を厚さ２００ｎｍとなるように成膜した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、強誘電体キャパシタＣの上面及び第三の層間絶縁層１０の一部上面にのみ、キャパシタ用配線層１１を残存させる。
【００３５】
次いで、キャパシタ用配線層１１が形成された第三の層間絶縁層１０の上面全体に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などの最上層層間絶縁層１２を厚さ３００ｎｍとなるように成膜する。
次いで、図３（ｄ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、最上層層間絶縁層１２の上面から局所配線層６の上面に至る局所配線層接続領域と、最上層層間絶縁層１２の上面からキャパシタ用配線層１１の上面に至るキャパシタ用配線層接続領域とを底面に有する第一のビアホールＶ１を形成する。このとき、エッチング条件は、キャパシタ用配線層１１及び局所配線層６のエッチングレートが小さくなるように選択することで、一つのエッチング工程で、キャパシタ用配線層１１を底面とするキャパシタ用配線層接続領域と、局所配線層６を底面とする局所配線層接続領域との両方を有する第一のビアホールＶ１を形成することができる。また、この第一のビアホールＶ１は、その内部に配線層１３を信頼性よく充填可能な開口径で形成するようにする。
【００３６】
なお、図１に示すように、強誘電体キャパシタＣの下部電極層８Ａに接続される第二のビアホールＶ２を形成する工程と、ＭＯＳトランジスタＴのゲート電極３及びドレイン領域４Ｂにそれぞれ接続される第二及び第三のコンタクトホールＨ２、Ｈ３を形成する工程とについては説明を省略するが、いずれも次の配線層成膜工程前に行っておく。
【００３７】
次いで、図２に示すように、公知のスパッタ法を用いて、絶縁層１２の上面全体に、Ｔｉなどからなる第一の金属膜（膜厚１０ｎｍ程度）と、ＴｉＮなどからなる第二の金属膜（膜厚１００ｎｍ程度）と、Ａｌなどからなる第三の金属膜（膜厚５００ｎｍ程度）を順次成膜することで、第一及び第二のビアホールＶ１、Ｖ２内に配線層１３を形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一のビアホールＶ１を介して、ＭＯＳトランジスタＴのソース領域４Ａ及び強誘電体キャパシタＣの上部電極層８Ｃと接続されるとともに、第二のビアホールＶ２を介して、強誘電体キャパシタＣの下部電極層８Ａと接続される所望形状の配線層１３を完成する。
【００３８】
そして、ＭＯＳトランジスタＴのゲート電極３をワード線と接続し、同様に、ドレイン領域４Ｂをビット線と、ソース領域４Ａを強誘電体キャパシタＣの各上部電極層８Ｃと、強誘電体キャパシタＣの各下部電極層８Ａをプレート線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体装置を完成させる。
【００３９】
このように、本実施形態における半導体装置によれば、配線層１３を、第一のビアホールＶ１底面の一部で局所配線層６を介して、ＭＯＳトランジスタＴのソース領域４Ａと接続するとともに、第一のビアホールＶ１底面の残部でキャパシタ用配線層１１を介して、強誘電体キャパシタＣの上部電極層８Ｃと接続するようにしたことによって、第一のビアホールＶ１を介して、配線層１３とＭＯＳトランジスタＴ及び強誘電体キャパシタＣとの両方に接続することができる。
【００４０】
よって、多層配線層の層間を接続する接続孔（コンタクトホール及びビアホール）にプラグを埋め込む工程をより少なくすることができ、低コストで効率よく半導体装置を形成することが可能となる。
また、本実施形態における半導体装置によれば、配線層１３と局所配線層６とを接続する第一のビアホールＶ１を、その内部に配線層１３を形成可能な開口径で形成したことによって、第一のビアホールＶ１内に容易且つ確実に配線層１３を形成することが可能となる。
【００４１】
さらに、本実施形態における半導体装置によれば、ＭＯＳトランジスタＴには、第一のビアホールＶ１内に形成された配線層１３と接続するとともに、強誘電体キャパシタＣには、第一のビアホールＶ１底面のキャパシタ用配線層領域で接続されたキャパシタ用配線層１１を介して、配線層１３と接続するようにしたことによって、それぞれの素子に最適な材料で形成された配線を接続させることができる。このため、同一のシリコン基板１上に、異なる構造の複数の素子を、各々の特性を劣化させることなく形成することが可能となる。
【００４２】
特に、キャパシタ用配線層１１を、強誘電体キャパシタＣの上部電極層８Ｃと同一材料で構成するようにすれば、強誘電体キャパシタＣの薄型化を実現することができ、半導体装置全体としての小型化及び薄型化を実現することが可能となる。
なお、本実施形態においては、第一の素子としてＭＯＳトランジスタＴを備え、且つ、第二の素子として強誘電体キャパシタＣを備えた半導体装置について説明したが、複数の素子を備えた多層配線構造の半導体装置であれば、これに限らず好適に用いることができる。
【００４３】
また、本実施形態においては、層間絶縁層として、第一乃至第三の層間絶縁層５、７、１０と、最上層層間絶縁層１２との四層で構成した場合について説明したが、層間絶縁層の層数はこれに限らず適用することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を示し、トランジスタ及びキャパシタの一配置例を示す平面図である。
【図２】図１で示す半導体装置のＡ−Ａ線に沿った断面図である。
【図３】本発明の半導体装置の一製造工程を示す断面図である。
【図４】従来の半導体装置の一構成例を示す断面図である。
【符号の説明】１、１００…シリコン基板。２、２００…ゲート絶縁膜。３、３００…ゲート電極。４Ａ、４００Ａ…ソース領域。４Ｂ、４００Ｂ…ドレイン領域。５、５００…第一の層間絶縁層。６、６００…局所配線層。７、７００…第二の層間絶縁層。８Ａ、８００Ａ…下部電極層。８Ｂ、８００Ｂ…強誘電体層。８Ｃ、８００Ｃ…上部電極層。９、９００…水素バリア膜。９Ａ…開口部。１０、８００Ａ…第三の層間絶縁層。１１…キャパシタ用配線層。１２…最上層層間絶縁層。１３、９００…配線層。Ｃ…強誘電体キャパシタ。Ｔ…ＭＯＳトランジスタ。Ｘ…下部電極接続領域。Ｈ１、Ｈ２、Ｈ３、Ｈ１００…コンタクトホール。Ｖ１、Ｖ２、Ｖ１００、Ｖ２００…ビアホール。
【図１】
2004289004.tif 000003
【図２】
2004289004.tif 000004
【図３】
2004289004.tif 000005
【図４】
2004289004.tif 000006