(57)【要約】【課題】アライメント誤差の影響を低減した半導体装置の製造方法を提供する。【解決手段】半導体装置１０は、少なくとも１つの層について、その層の全体の元パターンを複数の分割パターンに分割し、分割パターンをつなぎ合わせて露光することにより元パターンを形成される。分割パターンをつなぎ合わせて形成する際、いずれか１つの分割パターンのアライメントで得られたアライメント情報をマスクの位置合わせに用いて、その分割パターンを含む層の少なくとも２つの分割パターンを形成する。それら少なくとも２つの分割パターンは、その分割パターンの配線同士の位置関係によって半導体装置の動作に実質的な影響を与えるものである。【選択図】      図１
2004153115.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの層について、該層の全体の元パターンを複数の分割パターンに分割し、前記分割パターンをつなぎ合わせて露光することにより前記元パターンを形成する工程を含む半導体装置の製造方法において、
少なくとも１つの層について、いずれか１つの分割パターンのアライメントで得られたアライメント情報をマスクの位置合わせに用いて、該分割パターンを含む前記層の少なくとも２つの前記分割パターンを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、分割露光の工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、チップサイズが大きく、かつ微細なパターンを有する半導体装置の製造方法においては、各層のパターン（以下、元パターンと称す）を複数のパターン（以下、分割パターンと称す）に分割し、この分割パターンをつなぎ合わせて露光（以下、分割露光と称す）することにより１つの層の元パターンを形成し、それらの工程を複数回繰り返すことにより複数層からなる半導体装置を製造していた（例えば特許文献１参照）。
【０００３】
図６は、従来の製造方法によって製造された半導体装置の一部の構造を示す平面図である。図６を参照すると、半導体装置９０は、活性領域９１、ポリシリコン層９２、コンタクトホール９３およびメタル層９４，９５を有している。ここでは、撮像装置などに用いられる半導体装置の一画素分が例示されている。
【０００４】
活性領域９１は、ＣＭＯＳセンサの光電変換部となる。ＣＭＯＳセンサとは撮像装置の１画素分の光電変換を行う撮像素子であり、フォトダイオード（不図示）を有している。
【０００５】
ポリシリコン層９２はＭＯＳ  ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極となる。コンタクトホール９３は層間を接続する電極となる。メタル層９４，９５は配線となる。
【０００６】
実際の半導体装置９０では図６に示した構造のパターンが上下左右に連続して形成されている。
【０００７】
図７は、図６に示された半導体装置の製造方法について説明するための図である。（ａ）は、その半導体装置の平面図を示しており、（ｂ）は、（ａ）の平面図上のＡ−Ａ′線における断面図を示している。
【０００８】
図７（ａ）を参照すると、半導体装置９０には上下左右に繰り返されるパターンが形成されている。各層は、繰り返されたパターンを元パターンとして、それを分割した複数の分割パターンをつなぎ合わせて形成される。図７中のＸ−Ｘ′線は、分割パターン間のつなぎ目である。
【０００９】
図６および図７に示された半導体装置９０の製造方法は、まず、シリコン基板（不図示）上に熱酸化膜およびＳｉＮ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることにより活性領域９１のパターンを残す。活性領域９１が形成されると、次に、熱酸化処理によりＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜（不図示）を形成する。
【００１０】
次に、所定パターンのマスクを用いてイオン打ち込み（イオン・インプランテーション）を行うことにより所定の拡散層を形成する。
【００１１】
次に、ポリシリコンを成膜し、所定パターンのマスクを用いてドライエッチングすることにより、ＭＯＳ  ＦＥＴのゲート電極をなすポリシリコン層９２を形成する。ポリシリコン層９２が形成されると、次に層間絶縁膜（不図示）を形成する。
【００１２】
次に、その層間絶縁膜に、所定パターンのマスクを用いてコンタクトホール９３を形成する。
【００１３】
次に、Ａｌ−Ｃｕ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることによりメタル層９４を形成する。メタル層９４が形成されると、次に、層間絶縁膜（不図示）を形成し、その層間絶縁膜にビアホールを形成する。
【００１４】
次に、Ａｌ−Ｃｕ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることによりメタル層９５を形成する。
【００１５】
これらの各層のパターンはＸ−Ｘ′線をつなぎ目とする分割露光により形成される。分割パターンの形成と、シリコン基板の移動とをステップアンドリピート方式で繰り返すことにより分割露光が行われる。分割露光においては、各分割パターンを形成する前に、下地に設けられたアライメントマークを目印として、下地に対するマスクの位置合わせ（以下、アライメントと称す）が行われる。また、各分割パターン毎に焦点合わせを行ってもよい（例えば、特許文献２参照）。また、ここでは、各層のパターンが全て同じＸ−Ｘ′線をつなぎ目とする例を示したが、分割パターンのつなぎ目を層間でずらしてもよい（例えば、特許文献３参照）。
【００１６】
以上の製造方法により、チップサイズが大きく、かつ微細なパターンを有する半導体装置９０を容易に製造することができる。
【００１７】
【特許文献１】
特開平５−６８４９号公報
【特許文献２】
特開平４−３２６５０７号公報
【特許文献３】
特開平９−２９８１５５号公報
【００１８】
【発明が解決しようとする課題】
上述したように、分割露光において、各分割パターンはアライメントにより位置合わせされる。しかし、アライメントには、ある程度の誤差（以下、アライメント誤差と称す）が含まれている。分割パターンのアライメントは下地に対して行われるが、アライメント誤差などのため、必ずしも同一層の分割パターン同士のつなぎ目が一致しない。そのため、図７（ａ）のＸ−Ｘ′線において、分割パターン間にずれが生じることがある。
【００１９】
図７（ｂ）には、Ａ−Ａ′線の断面におけるポリシリコン層９２の形状が示されている。
【００２０】
分割パターン間にずれがあると、例えば、Ｘ−Ｘ′線をまたぐ２つの分割パターンのポリシリコン層９２によりそれぞれ形成されたゲート電極８１とゲート電極８２との間隔ａ′は所望の距離ａと等しくなくなる。ゲート電極８３はゲート電極８１に対応し、ゲート電極８４はゲート電極８２に対応しているが、ゲート電極８３とゲート電極８４の間には分割パターンのつなぎ目が存在しない。したがって、ゲート電極８３とゲート電極８４との間隔は所望の距離ａと一致している。
【００２１】
近接した電極や配線などの間には寄生容量が生じるが、電極などが同じ形状でも距離が異なれば容量値は異なる。したがって、分割パターンのつなぎ目をまたぐ容量は、つなぎ目をまたがない容量と異なる値をもつことになる。撮像装置などでは、この容量差が画素間の出力差として現れ、ひどい場合には、分割パターンのつなぎ目に相当する部分の画像に縞が出ることもある。
【００２２】
つまり、各分割パターンについて、マスクの下地に対するアライメントをある程度の精度で行ったとしても、必然的に生じるアライメント誤差による、図７に示したような同一層の分割パターン同士のずれが画像に悪影響を与えることがある。
【００２３】
本発明の目的は、アライメント誤差の影響を低減した半導体装置の製造方法を提供することである。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の製造方法は、少なくとも１つの層について、その層の全体の元パターンを複数の分割パターンに分割し、分割パターンをつなぎ合わせて露光することにより元パターンを形成する工程を含む半導体装置の製造方法において、少なくとも１つの層について、いずれか１つの分割パターンのアライメントで得られたアライメント情報をマスクの位置合わせに用いて、その分割パターンを含む層の少なくとも２つの分割パターンを形成するものである。
【００２５】
したがって、本発明によれば、分割露光において複数の分割パターンの形成に同一のアライメント情報を用いるので、分割パターン間のつなぎ目にずれが生じない。
【００２６】
【発明の実施の形態】
本発明の一実施形態について図面を参照して詳細に説明する。
【００２７】
本実施形態の半導体装置はチップサイズが大きく、かつ微細なパターンを有しており、一例として画像を撮影する撮像装置などに用いられるものである。
【００２８】
図１は、本実施形態の半導体装置の１画素分の回路を示す平面図である。図１を参照すると、半導体装置１０は、活性領域１１および１１′、ポリシリコン層１２、コンタクトホール１３およびメタル層１４，１５を有している。
【００２９】
活性領域１１′は、ＣＭＯＳセンサの光電変換部となる。ＣＭＯＳセンサとは撮像装置の１画素分の光電変換を行う撮像素子であり、フォトダイオード（不図示）を有している。ＣＭＯＳセンサを複数有する固体撮像装置はＣＭＯＳエリアセンサと呼ばれる。
【００３０】
ポリシリコン層１２は、ＣＭＯＳセンサを構成する各ＭＯＳ  ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極となる。ＭＯＳ  ＦＥＴには、複数のＣＭＯＳセンサの中から任意のＣＭＯＳセンサを選択するための選択トランジスタや、選択されたＣＭＯＳセンサの光電変換出力を転送するための転送トランジスタが含まれる。
【００３１】
コンタクトホール１３は層間を接続する電極となる。メタル層１４，１５は配線となる。
【００３２】
実際の半導体装置１０では、図１に示した構造のパターンがマトリクス状に連続して形成されている。半導体装置１０は、ＣＭＯＳセンサを所定の行数および列数のマトリクス状に配置したＣＭＯＳエリアセンサとして働く。そして、このＣＭＯＳエリアセンサは、各ＣＭＯＳセンサを選択し、各画素の光電変換出力を取り込むことにより画像データを取得する。
【００３３】
図２〜４は、図１に示された半導体装置の製造方法の各工程について説明するための図である。
【００３４】
図２（ａ）を参照すると、まず、シリコン基板（不図示）上に熱酸化膜およびＳｉＮ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることにより活性領域１１のパターンを残す。
【００３５】
活性領域１１および１１′が微細なパターンを含まなければ、１枚のマスクを用いて層全体を露光すること（以下、一括露光と称す）が可能である。その場合、活性領域１１および１１′のパターンを形成する工程では、この層全体のパターンを一括露光により形成してもよい。
【００３６】
また、活性領域１１および１１′が微細なパターンを含んでいれば、層全体のパターン（以下、元パターンと称す）を複数のパターン（以下、分割パターンと称す）に分割し、この分割パターンをステップアンドリピート方式で順次つなぎ合わせて露光すること（以下、分割露光と称す）により元パターンを形成する。
【００３７】
活性領域１１および１１′が形成されると、次に、熱酸化処理によりＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜（不図示）を形成する。
【００３８】
次に、所定パターンのマスクを用いてイオン打ち込み（イオン・インプランテーション）を行うことにより所定の拡散層を形成する。
【００３９】
次に、図２（ｂ）を参照すると、ポリシリコンを成膜し、所定パターンのマスクを用いてドライエッチングすることにより、ＭＯＳ  ＦＥＴのゲート電極をなすポリシリコン層１２を形成する。ここでは、ポリシリコン層１２は微細なパターンを含むので分割露光によって形成される必要がある。
【００４０】
分割露光において各分割パターンを形成するとき、所定のマスクを用い、位置合わせのためのオフセット値を設定して露光を行う。オフセット値は、通常、アライメントによって得られるマスクの位置合わせの情報である。アライメントとは、下地に対するマスクの位置合わせであり、下地に設けられたアライメントマークを目印として行われる。このアライメントには、ある程度の誤差（以下、アライメント誤差と称す）が含まれている。
【００４１】
ここで、ポリシリコン層１２のパターンは寄生容量の影響を受け易いとする。寄生容量は、例えばポリシリコン層１２からなる２つのゲート電極の配線間に生じ、それらの配線間の位置関係によって値が変化する。そして、この寄生容量の値が変化すると、画像にて視認できる程度の光電変換の出力差を生じるなど、半導体装置１０の動作に実質的な影響を与える。
【００４２】
そのため、ポリシリコン層１２の分割パターン同士のつなぎ目のずれを防止するために、本実施形態では、隣接する分割パターンの形成に同一のアライメントオフセットを用いる。より具体的には、例えば、最初の分割パターンについてのみアライメントを行い、それ以降の分割パターンについては最初の分割パターンのアライメントで得られたオフセット値を用いて形成する。これにより、ポリシリコン層１２の分割パターン間にはアライメント誤差による、つなぎずれが生じない。
【００４３】
ポリシリコン層１２が形成されると、次に層間絶縁膜（不図示）を形成する。
【００４４】
次に、図３（ａ）を参照すると、層間絶縁膜に、所定パターンのマスクを用いてコンタクトホール１３を形成する。コンタクトホール１３は微細な設計を必要とする。そのため、コンタクトホール１３は分割露光により形成される。ただし、コンタクトホール１３は、同一層の分割パターン間の寄生容量（つまり、コンタクトホール１３同士の寄生容量）の影響を受けにくいものとする。そのため、コンタクトホール１３を形成する分割露光では、従来からの通常の方法により、分割パターン毎にアライメントが行われる。
【００４５】
図３（ａ）では、コンタクトホール１３のパターンのつなぎ目はＹ−Ｙ′線にある。そして、Ｙ−Ｙ′線の両側でコンタクトホール１３の位置がややずれている。このずれはアライメント誤差によって生じている。しかし、コンタクトホール１３のこの程度（アライメント誤差レベルで〜０．１μｍ程度）のずれは画素間の出力差に現れない。
【００４６】
次に、図３（ｂ）を参照すると、Ａｌ−Ｃｕ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることによりメタル層１４を形成する。メタル層１４は微細な設計を必要とする場合がある。そのため、ここでも元パターンを複数の分割パターンに分割し、ステップアンドリピート方式で分割露光を行う。図３（ｂ）では、メタル層１４のパターンのつなぎ目はＺ−Ｚ′線にある。そして、Ｚ−Ｚ′線の両側でメタル層１４の配線の位置がややずれている。しかし、メタル層１４の配線のこの程度（アライメント誤差レベルで〜０．１μｍ程度）のずれは画素間の出力差に現れない。なお、本実施形態では、図３（ｂ）に示したように、Ｚ−Ｚ′線は図３（ａ）に示したＹ−Ｙ′線と同じ位置にあるが、異なる位置にあってもよい。
【００４７】
メタル層１４が形成されると、次に、層間絶縁膜（不図示）を形成し、その層間絶縁膜にビアホール（不図示）を形成する。
【００４８】
次に、図４を参照すると、Ａｌ−Ｃｕ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることによりメタル層１５を形成する。メタル層１５は微細な設計を必要とする場合がある。そのため、ここでも分割露光が行われる。図４では、メタル層１５のパターンのつなぎ目はＷ−Ｗ′線にある。そして、Ｗ−Ｗ′線の両側でメタル層１５の配線の位置がややずれている。しかし、メタル層１５の配線のこの程度（アライメント誤差レベルで〜０．１μｍ程度）のずれは画素間の出力差に現れない。なお、本実施形態では、図４に示したように、Ｗ−Ｗ′線は図３（ａ）に示したＹ−Ｙ′線と同じ位置にあるが、異なる位置にあってもよい。
【００４９】
図５は、本実施形態の半導体装置の分割パターンのつなぎ目をまたぐ部分の構造を示す平面図および断面図である。（ａ）は、本実施形態の半導体装置の平面図を示しており、（ｂ）は平面図上のＢ−Ｂ′線における断面図を示している。
【００５０】
図５（ａ）の平面図を参照すると、Ｙ−Ｙ′線の両側でポリシリコン層１２により形成されたゲート電極の位置がずれていない。
【００５１】
図５（ｂ）には、Ｂ−Ｂ′線の断面におけるポリシリコン層１２の形状が示されている。
【００５２】
Ｙ−Ｙ′線をまたぐゲート電極２１とゲート電極２２との間隔は所望の距離ａと等しく、またＹ−Ｙ′線をまたがないゲート電極２３とゲート電極２４の間隔も距離ａに等しい。
【００５３】
以上説明したように、寄生容量の影響を受け易いポリシリコン層１２の分割露光において、隣接する分割パターンの形成に同一のアライメントオフセット値を用いているので、画素間においてポリシリコン層１２によるゲート電極の寄生容量にばらつきが生じず、画素間に出力差のない画像を撮影できる半導体装置１０を製造することができる。
【００５４】
なお、本実施形態では、ポリシリコン層１２の分割露光において、全ての分割パターンで同一のアライメントオフセット値を用いた。しかし、本発明において、分割露光に同一アライメントオフセット値を用いる層はポリシリコン層でなくてもよい。同一層の２つの分割パターン間の寄生容量による影響を受け易い層の分割パターンの露光に同一のアライメントオフセット値を用いることとすればよい。そうすれば、分割パターン間の寄生容量の差による光電変換の出力差は低減される。
【００５５】
また、同一層の全て分割パターンに同一アライメントオフセット値を用いなくてもよい。本実施形態では撮像装置に用いる半導体装置を例示しているので、複数の撮像素子がマトリクス状に繰り返し配置されているが、一般の半導体装置においては必ずしも同じ回路が繰り返し配置されるとは限らない。同一層の２つの分割パターン間の寄生容量が半導体装置に影響を及ぼす場合において、少なくとも、その２つの分割パターンの露光に同一のアライメントオフセット値を用いることとすればよい。そうすれば、分割パターン間の寄生容量の差による半導体装置に対する影響を低減することができる。
【００５６】
また、本実施形態では、寄生容量の影響を受け易いポリシリコン層１２の分割露光にのみ同一アライメントオフセット値を用いた。しかし、本発明において、その下の層（本実施形態では活性領域１１）についても１つのアライメントオフセット値を用いた分割露光を行ってもよい。そうすれば、１回のアライメントでポリシリコン層１２全体の位置合わせを均一に行うことができ、半導体装置１０全体の動作が均一となる。
【００５７】
また、全ての層について、各１つのアライメントオフセット値を用いた分割露光を行ってもよい。そうすれば、全ての層間のずれが全体で同様となり、半導体装置１０の全体の動作が均一となる。
【００５８】
また、本実施形態では、固定撮像装置のＣＭＯＳエリアセンサについて例示したが、本発明はそれに限定されず、複数の層から構成された半導体装置の製造に広く適用可能である。
【００５９】
本発明の実施態様の例を以下に列挙する。
【００６０】
（実施態様１）  少なくとも１つの層について、該層の全体の元パターンを複数の分割パターンに分割し、前記分割パターンをつなぎ合わせて露光することにより前記元パターンを形成する工程を含む半導体装置の製造方法において、
少なくとも１つの層について、いずれか１つの分割パターンのアライメントで得られたアライメント情報をマスクの位置合わせに用いて、該分割パターンを含む前記層の少なくとも２つの前記分割パターンを形成することを特徴とする半導体装置の製造方法。
【００６１】
本態様によれば、分割露光において複数の分割パターンの形成に同一のアライメント情報を用いるので、分割パターン間のつなぎ目にずれが生じず、形状が均一な半導体装置を製造することができる。
【００６２】
（実施態様２）  同一のアライメント情報を用いてマスクを位置合わせする少なくとも２つの前記分割パターンは、該分割パターンの配線同士の位置関係によって前記半導体装置の動作に実質的な影響を与えるものであることを特徴とする、実施態様１記載の半導体装置の製造方法。
【００６３】
本態様によれば、互いの位置関係によって半導体装置の動作に影響を与えるような複数の分割パターンの形成に同一のアライメント情報を用いるので、それらの分割パターンが互いに所望の位置関係に形成され、形状が均一で動作の安定した半導体装置を製造することができる。
【００６４】
（実施態様３）  少なくとも１つの層について、該層の全体の元パターンを複数の分割パターンに分割し、前記分割パターンをつなぎ合わせて露光することにより前記元パターンを形成する工程を含む半導体装置の製造方法において、
少なくとも１つの層について、いずれか１つの分割パターンのアライメントで得られたアライメント情報をマスクの位置合わせに用いて、該分割パターンを含む前記層の全ての前記分割パターンを形成することを特徴とする半導体装置の製造方法。
【００６５】
本態様によれば、分割露光において同一層内の全ての分割パターンの形成に同一のアライメント情報を用いるので、その層内の分割パターン間のつなぎ目にずれが生じず、その層の形状が均一な半導体装置を製造することができる。
【００６６】
（実施態様４）  全ての前記分割パターンを同一のアライメント情報を用いてマスクを位置合わせして露光することにより形成する前記層は、少なくとも２つの前記分割パターンの配線同士の位置関係によって前記半導体装置の動作に実質的な影響を与える前記分割パターンを含むものであることを特徴とする、実施態様３記載の半導体装置の製造方法。
【００６７】
本態様によれば、互いの位置関係によって半導体装置の動作に影響を与えるような複数の分割パターンを含む層内の分割パターンの形成に同一のアライメント情報を用いるので、それらの分割パターンが互いに所望の位置関係に形成され、その層の形状が均一で動作の安定した半導体装置を製造することができる。
【００６８】
（実施態様５）  前記半導体装置は、同じパターンの複数の配線をそれぞれ含む複数の層により構成された同じ構造の複数の素子を有し、
前記素子間で寄生容量の値に差があると、前記各素子の特性に、前記半導体装置の動作に実質的な影響を与えるような、ばらつきを生じさせる配線を含む層については、前記素子間を分割するつなぎ目をはさんで互いに隣接する前記分割パターンを、同一のアライメント情報を用いてマスクを位置合わせして露光を行うことにより形成することを特徴とする、実施態様２または４記載の半導体装置の製造方法。
【００６９】
本態様によれば、同一形状の素子をそれぞれ含み、それら素子間で寄生容量に差があると素子特性のばらつきにより半導体装置の動作に影響を与えるような複数の分割パターンの形成に同一のアライメント情報を用いるので、それらの分割パターンが互いに所望の位置関係に形成され、それら素子間に特性のばらつきが生じず、均一に動作する素子を有する半導体装置を製造することができる。
【００７０】
（実施態様６）  前記半導体装置が、前記各素子によって光電変換を行う撮像装置であり、
前記素子間で前記寄生容量の値に差があると、画像にて視認できる程度の光電変換の出力差を生じるような配線を含む層については、前記素子間を分割するつなぎ目をはさんで互いに隣接する前記分割パターンを、同一のアライメント情報を用いてマスクを位置合わせして露光することにより形成することを特徴とする、実施態様５記載の半導体装置の製造方法。
【００７１】
本態様によれば、同一形状の撮像素子をそれぞれ含み、それら素子間で寄生容量に差があると光電変換の出力差により撮像装置である半導体装置の動作に影響を与えるような複数の分割パターンの形成に同一のアライメント情報を用いるので、それらの分割パターンが互いに所望の位置関係に形成され、それら素子間に出力差が生じず、均一に動作する撮像装置を製造することができる。
【００７２】
（実施態様７）  前記半導体装置はＣＭＯＳエリアセンサであり、前記各素子が前記ＣＭＯＳエリアセンサの各ＣＭＯＳセンサをなしており、
前記ＣＭＯＳセンサ内の電界効果トランジスタのゲート電極をなし前記寄生容量を生じる配線を含む層については、前記素子間を分割する前記つなぎ目をはさんで互いに隣接する前記分割パターンを、同一のアライメント情報を用いてマスクを位置合わせして露光することにより形成することを特徴とする、実施態様６記載の半導体装置の製造方法。
【００７３】
本態様によれば、同一形状のＣＭＯＳセンサをそれぞれ含み、それらＣＭＯＳセンサ間で寄生容量に差があると光電変換の出力差によりＣＭＯＳエリアセンサである半導体装置の動作に影響を与えるような複数の分割パターンの形成に同一のアライメント情報を用いるので、それらの分割パターンが互いに所望の位置関係に形成され、ＣＭＯＳセンサ間に出力差が生じず、均一に動作するＣＭＯＳエリアセンサを製造することができる。
【００７４】
（実施態様８）  同一のアライメント情報を用いてマスクを位置合わせして露光することにより形成する前記分割パターンを含む前記層は、半導体層に直接接続される層である、実施態様１〜７のいずれか１項に記載の半導体装置の製造方法。
【００７５】
（実施態様９）  前記層がポリシリコンからなる、実施態様８記載の半導体装置の製造方法。
【００７６】
【発明の効果】
本発明によれば、分割露光において複数の分割パターンの形成に同一のアライメント情報を用いるので、分割パターン間のつなぎ目にずれが生じず、形状が均一な半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本実施形態の半導体装置の１画素分の回路を示す平面図である。
【図２】図１に示された半導体装置の製造方法の各工程について説明するための図である。
【図３】図１に示された半導体装置の製造方法の各工程について説明するための図である。
【図４】図１に示された半導体装置の製造方法の各工程について説明するための図である。
【図５】本実施形態の半導体装置の分割パターンのつなぎ目をまたぐ部分の構造を示す平面図および断面図である。
【図６】従来の製造方法によって製造された半導体装置の一部の構造を示す平面図である。
【図７】図６に示された半導体装置の製造方法について説明するための図である。
【符号の説明】
１０    半導体装置
１１    活性領域
１２    ポリシリコン層
１３    コンタクトホール
１４，１５    メタル層
２１〜２４    ゲート電極
【図１】
2004153115.tif 000003
【図２】
2004153115.tif 000004
【図３】
2004153115.tif 000005
【図４】
2004153115.tif 000006
【図５】
2004153115.tif 000007
【図６】
2004153115.tif 000008
【図７】
2004153115.tif 000009