(57)【要約】    【課題】  ＭＯＳトランジスタのスナップバックをアシストするためのトリガ電流を供給する素子構造又はトリガ電流供給方法を改善して、効率よく且つ均一なタイミングでスナップバックを生じさせるようにした静電気放電保護素子を提供する。    【解決手段】  Ｐ＋基板１１上に、Ｐエピタキシャル層１２が形成されており、このＰエピタキシャル層１２の表面にＰ＋拡散層からなるＰ＋ガードリング１３と、このＰ＋ガードリング１３の内側の素子分離絶縁膜１４に囲まれた領域に、夫々分離された複数個のＰウエル２０が形成されている。これらのＰウエル２０は相互に平行に延び、その上方には、ゲート電極１６が形成され、各ゲート電極１６の直下を除くエピタキシャル層１２の表面には、各ゲート電極１６について、ソースドレインとなる１対のＮ＋拡散層１５及び１７が形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｐ型基板と、このＰ型基板の表面に形成されたＮ＋拡散層からなるソースドレインと、このソースドレインの間の前記Ｐ型基板の上方に設けられたゲートと、前記ゲート及び前記ソースドレインの縁部の直下に設けられたＰウエルと、を有し、前記Ｐウエルは前記ソースドレインの縁部以外の部分の直下まで延出していないことを特徴とする静電気放電保護素子。
【請求項２】
Ｐ型基板と、このＰ型基板の表面に相互に平行に形成された長尺の複数個のＰウエルと、前記各Ｐウエル上に前記Ｐウエルと平行に形成された１又は複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、を有し、これらのゲート及びソースドレインから複数個のＮＭＯＳトランジスタが形成されていることを特徴とする静電気放電保護素子。
【請求項３】
前記Ｐ型基板はＰ＋半導体基板と、このＰ＋半導体基板上に配置され前記ソースドレイン及び前記Ｐウエルが形成されたＰエピタキシャル層とからなり、前記Ｐエピタキシャル層の表面に形成され前記各Ｐウエルに接続された複数個のＰ＋拡散層と、前記各Ｐ＋拡散層を接続する配線とを有することを特徴とする請求項２に記載の静電気放電保護素子。
【請求項４】
Ｐ＋半導体基板と、このＰ＋半導体基板上に配置されたＰエピタキシャル層と、このＰエピタキシャル層の表面に形成されたＰウエルと、前記Ｐウエル上に相互に平行に形成された複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、前記Ｐエピタキシャル層の表面に形成され前記Ｐウエルに接続された複数個のＰ＋拡散層と、前記各Ｐ＋拡散層を接続する配線とを有し、これらのゲート及びソースドレインから複数個のＮＭＯＳトランジスタが形成され、前記各Ｐ＋拡散層は前記各ＮＭＯＳトランジスタについて同一の配置態様になる位置に設けられていることを特徴とする静電気放電保護素子。
【請求項５】
Ｐ＋半導体基板と、このＰ＋半導体基板上に配置されたＰエピタキシャル層と、このＰエピタキシャル層上に相互に平行に形成された複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、前記ゲートの直下のチャネル領域以外の領域にて前記Ｐエピタキシャル層の表面に形成されたＰウエルと、前記Ｐエピタキシャル層の表面における隣接するドレイン間又は隣接するソース間の領域に配置され前記Ｐウエルに接続された複数個のＰ＋拡散層と、このＰ＋拡散層を接続する配線とを有し、これらのゲート及びソースドレインから複数個のＮＭＯＳトランジスタが形成されていることを特徴とする静電気放電保護素子。
【請求項６】
前記Ｐ＋拡散層は、各ＮＭＯＳトランジスタ間に設けられていることを特徴とする請求項３乃至５のいずれか１項に記載の静電気放電保護素子。
【請求項７】
前記ゲートが延びる方向に対して垂直な方向に前記複数個のＮＭＯＳトランジスタが配列されたトランジスタ群が前記ゲートが延びる方向に１列に配列されており、前記Ｐ＋拡散層は前記群間及び前記群からなる列の両端部に設けられていることを特徴とする請求項６に記載の静電気放電保護素子。
【請求項８】
前記ドレインを共有する２個のＮＭＯＳトランジスタからなる複数個のトランジスタ対が形成されており、前記Ｐ＋拡散層は前記トランジスタ対を取り囲むように設けられていることを特徴とする請求項６に記載の静電気放電保護素子。
【請求項９】
前記Ｐ＋拡散層とソースとの間にはゲートが設けられていることを特徴とする請求項８に記載の静電気放電保護素子。
【請求項１０】
前記ＮＭＯＳトランジスタのドレインは複数個に分割されており、各ドレイン間には前記Ｐ＋拡散層が設けられていることを特徴とする請求項６に記載の静電気放電保護素子。
【請求項１１】
前記ＮＭＯＳトランジスタのソースは複数個に分割されており、前記ソース間には前記Ｐ＋拡散層が設けられていることを特徴とする請求項１０に記載の静電気放電保護素子。
【請求項１２】
前記Ｐ＋拡散層は抵抗を介してグラウンドに接続されていることを特徴とする請求項３乃至１１のいずれか１項に記載の静電気放電保護素子。
【請求項１３】
前記複数個のＮＭＯＳトランジスタを取り囲むようにして、前記Ｐ型基板の表面に形成されたＰ＋拡散層からなるガードリングを有し、前記複数個のＮＭＯＳトランジスタと前記ガードリングとの間には、素子分離絶縁膜が形成されていることを特徴とする請求項２乃至１２のいずれか１項に記載の静電気放電保護素子。
【請求項１４】
Ｐ＋半導体基板と、このＰ＋半導体基板上に配置されたＰエピタキシャル層と、このＰエピタキシャル層上に相互に平行に形成された複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、前記ソースドレイン及びゲートからなる複数個のＮＭＯＳトランジスタを取り囲むようにして前記Ｐ＋半導体基板の表面に形成されたＰ＋拡散層からなるガードリングと、前記複数個のＮＭＯＳトランジスタと前記ガードリングとの間に配置された素子分離絶縁膜と、周辺部の前記ＮＭＯＳトランジスタのソースと前記素子分離絶縁膜との間又は隣接するＮＭＯＳトランジスタの各ソースの間の前記Ｐエピタキシャル層の表面に形成された複数個のトリガ用Ｐ＋拡散層と、少なくとも一部の前記トリガ用Ｐ＋拡散層の下方に形成されたＰウエルとを有することを特徴とする静電気放電保護素子。
【請求項１５】
前記各トリガ用Ｐ＋拡散層を接続する配線を有することを特徴とする請求項１４に記載の静電気放電保護素子。
【請求項１６】
前記Ｐウエルは前記素子分離絶縁膜と前記ソースとの間に配置されたＰ＋拡散層の下方に形成されていることを特徴とする請求項１４又は１５に記載の静電気放電保護素子。
【請求項１７】
前記Ｐウエルは前記ドレインの下方には形成されていないことを特徴とする請求項１４乃至１６のいずれか１項に記載の静電気放電保護素子。
【請求項１８】
前記トリガ用Ｐ＋拡散層は、各ＮＭＯＳトランジスタ間に設けられていることを特徴とする請求項１４乃至１７のいずれか１項に記載の静電気放電保護素子。
【請求項１９】
前記ゲートが延びる方向に対して垂直な方向に前記複数個のＮＭＯＳトランジスタが配列されたトランジスタ群が前記ゲートが延びる方向に１列に配列されており、前記トリガ用Ｐ＋拡散層は前記群間及び前記群からなる列の両端部に設けられていることを特徴とする請求項１８に記載の静電気放電保護素子。
【請求項２０】
ドレインを共有する２個のＮＭＯＳトランジスタからなるトランジスタ対が複数個形成されており、前記トリガ用Ｐ＋拡散層は前記トランジスタ対を取り囲むように設けられていることを特徴とする請求項１８に記載の静電気放電保護素子。
【請求項２１】
前記トリガ用Ｐ＋拡散層とソースとの間にはゲートが設けられていることを特徴とする請求項２０に記載の静電気放電保護素子。
【請求項２２】
前記ＮＭＯＳトランジスタのドレインは複数個に分割されており、各ドレイン間には前記トリガ用Ｐ＋拡散層が設けられていることを特徴とする請求項１８に記載の静電気放電保護素子。
【請求項２３】
前記ＮＭＯＳトランジスタのソースは複数個に分割されており、各ソース間には前記トリガ用Ｐ＋拡散層が設けられていることを特徴とする請求項２２に記載の静電気放電保護素子。
【請求項２４】
前記複数個のＮＭＯＳトランジスタと前記ガードリングとの間には抵抗が設けられており、前記トリガ用Ｐ＋拡散層は前記抵抗を介してグラウンドに接続されていることを特徴とする請求項１４乃至２３のいずれか１項に記載の静電気放電保護素子。
【請求項２５】
Ｐ＋半導体基板と、このＰ＋半導体基板上に配置されたＰエピタキシャル層と、このＰエピタキシャル層上に相互に平行に形成された複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、前記ソースドレイン及びゲートからなる複数個のＮＭＯＳトランジスタを取り囲むようにして前記Ｐ＋半導体基板の表面に形成されたＰ＋拡散層からなるガードリングと、前記複数個のＮＭＯＳトランジスタと前記ガードリングとの間に配置された素子分離絶縁膜と、周辺部の前記ＮＭＯＳトランジスタのソースと前記素子分離絶縁膜との間又は隣接するＮＭＯＳトランジスタの各ソースの間の前記Ｐエピタキシャル層の表面に形成されたトリガ用Ｐ＋拡散層と、前記複数個のＮＭＯＳトランジスタと前記ガードリングとの間に設けられた抵抗と、少なくとも一部の前記トリガ用Ｐ＋拡散層の下方に形成されたＰウエルとを有し、前記トリガ用Ｐ＋拡散層は前記抵抗を介してグラウンドに接続されていることを特徴とする静電気放電保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（ＬＳＩ）装置を静電気等による過大な電流による破壊から保護するための静電気放電保護素子に関し、特に、保護素子のスナップバックをアシストするためのトリガ電流を供給する回路を有する静電気放電保護素子に関する。
【背景技術】
【０００２】
近時、半導体デバイスが複雑化し高密度化しているため、その製造工程における組立工程中等において、静電気放電（ＥＳＤ：Electro Static Discharge）によって半導体デバイスが破壊されるという問題が発生し始めている。その対策として、半導体デバイスのチップ内に、静電気放電の電流を安全な経路で効率的に放電させて内部回路の素子を保護するオンチップ静電気放電保護素子（以下、ＥＳＤ保護素子ともいう）が設けられている。当初、人体帯電モデルに代表されるように、外部物体から半導体デバイスに電荷が流入することを想定した試験が行われてきた。
【０００３】
特に、ＣＭＯＳトランジスタのチップの場合、微細化が進行して、ゲート酸化膜が極めて薄くなってきており、ゲート酸化膜の耐電圧が低下しているので、ＥＳＤ放電に対して著しく敏感となっている。つまり、スナップ現象を利用する保護素子に要求される性能は、そのクランプ電圧が低いだけではなく、トリガ電圧も低くなければならない。保護方式によっては、保護されるデバイスではなく、保護素子自身が破壊することが、ＥＳＤ耐性を低くしている場合があり、保護素子の破壊電流を高くする工夫が必要となっている。
【０００４】
ＥＳＤ耐性が低下してきた原因として、ＭＯＳＦＥＴにＬＤＤ（Lightly Doped Drain）構造が用いられてきたことと、拡散層にシリサイドが形成されるようになったことがあげられる。
【０００５】
図２１は従来のＮＭＯＳＦＥＴのスナップバック現象を利用した入力保護素子を示す断面図である。Ｐ＋基板１上にＰエピタキシャル層２が形成され、このＰエピタキシャル層２の表面にＰウエル３が形成されている。このＰウエル３と素子分離絶縁膜４で素子分離された領域の表面にラッチアップ防止のＰ＋拡散層からなるＰ＋ガードリング５が形成され、Ｐウエル３内の表面に、素子分離絶縁膜４に隣接して、Ｎ＋拡散層からなるソース６、Ｎ＋拡散層からなるドレイン８及びゲート７を備えたＮＭＯＳトランジスタ９ａが形成されている。そして、このＮＭＯＳトランジスタ９ａに隣接するようにして、ドレイン８がＮＭＯＳトランジスタ９ａと共通でソース６及びゲート７を有するＮＭＯＳトランジスタ９ｂと、ソース６がＮＭＯＳトランジスタ９ｂと共通で、ドレイン８とゲート７を有するＮＭＯＳトランジスタ９ｃとが形成されている。
【０００６】
通常は、電流放電能力を高くするために、図２１に示すように、多数に分割されたトランジスタ（以下、フィンガーともいう）をならべて、ソース及びドレインを共通にするような構造が採用されている。その素子の周囲にはラッチアップ防止のＰ＋ガードリング５（Ｐ＋拡散層）が設けられており、このＰ＋ガードリング５は回路のグラウンド線Ｖｓｓに接続されている。
【０００７】
電流サージが入力パッドに入ったときに、ドレイン８に電流が流れ込み、ドレイン電圧が上昇する。そのときに、ある電圧以上になると、ドレイン側ＰＮ接合のアバランシェブレークダウンが始まり、基板電流が流れる。この場合に、各フィンガーのソース６がコレクタ、基板（Ｐ＋ガードリング５）がベース、ドレイン８がエミッタとなる寄生バイポーラとして動作する。基板に流れた電流により、電流×抵抗積（ＩＲ、Ｒ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）の電位差がＰ＋ガードリング５部分との間で生じて、ソース６底面近傍の基板電位が上昇する。この電位が、ソース６側のＰＮ接合を順バイアスする程度、即ち０．７Ｖくらいになると、ＰＮ接合が順バイアスされて電流を更に流すようになり、寄生バイポーラトランジスタが導通して、低抵抗状態になる。これをスナップバックという。
【０００８】
図２２は横軸に保護素子に入力される電圧をとり、縦軸に保護素子に入力される電流をとって、保護素子のＩ−Ｖ特性を示すグラフ図である。図２２に示すように、保護素子にラッチアップ開始電圧Ｖｔ０を超える電圧が印加されると、電流が流れ始め、スナップバック開始電圧Ｖｔ１に達すると、スナップバック状態になる。このとき、スナップバック状態を維持するために必要な最低電圧が保持電圧Ｖｓｂであり、最低電流がＩｓｂである。一般に、基板の抵抗値が高い場合、スナップバック開始電圧Ｖｔ１が低くなる。このため、マルチフィンガーでは基板抵抗が高いフィンガーからスナップバックになる。このような場合、例えば、素子のダイナミック抵抗が小さいと、最初にスナップバック状態になったフィンガーに電流が集中し、更に、他のフィンガーがスナップバックになる電圧にまで達しない場合、フィンガー全てがスナップバックになる前に、最初にスナップバック状態になったフィンガーが破壊してしまうという問題がある。この問題を防ぐため、各フィンガーのドレインにシリサイドが形成されていないシリサイドブロック領域を設けて、破壊電圧Ｖｔ２よりスナップバック開始電圧Ｖｔ１の方が小さくなるようにしている。
【０００９】
通常は、内部回路を構成するトランジスタ（コアトランジスタと呼ぶ場合もある）は、Ｐウエル３内に形成されているので、それと、同じ構造のトランジスタをＥＳＤ保護素子に使用することで、製造プロセスが簡略になる。しかし、基板抵抗を高くすることがスナップバックを起こしやすくできる要因であるので、保護素子として使用するＮＭＯＳトランジスタにはＰウエル３を形成しない場合もある。
【００１０】
Ｐウエル３を形成する場合は、図２１のように電流がＰウエル３内に広がる。その場合、ソース６側のＰＮ接合の電位は、電流分布により多少影響を受けるが、Ｐウエル３内での抵抗Ｒ１は、Ｐウエル３の底面からＰ＋基板１までの抵抗Ｒ２に比較して低いので、電流は、一旦、Ｐウエル３内に広がるように流れて、Ｐ＋基板１に向かう際の電位降下ＩＲが支配的になっている。
【００１１】
また、スナップバックの各フィンガー間でのタイミングをそろえるために、種々の方法が提案されている。そのうちの一つに、ダイナミックゲートフローティングとよばれる方法がある。これは、サージ電流が流れ始めたときに、ゲート電極の電位をフローティングにして、チャンネルに電流を流し、全てのフィンガーが均一にスナップバックに入るような工夫をしたものであり、全てのフィンガーでスナップバック開始電圧Ｖｔ１を低くすることができる。（例えば、特許文献１乃至特許文献３参照。）。
【００１２】
ＬＳＩが形成されるシリコン基板に関しては、その歴史的な背景又は目的によって、種々のタイプのものが使用されている。その中で、内部回路のラッチアップ防止の観点からは、基板抵抗が低いほうが有利であることなどの理由で、所謂低抵抗エピタキシャル基板を使用する場合がある。この基板では、先に説明したように、ＥＳＤ保護素子のＭＯＳＦＥＴがスナップバックするのに極めて不利であり、そのために、種々の対策が提案されている。
【００１３】
例えば、ＥＳＤ保護素子の性能低下の原因解析については、非特許文献１で発表されている。この非特許文献１文献には、ＮＭＯＳＦＥＴでは、基板電位を＋０．６Ｖ程度とすると、トリガ電圧を低くでき、保護性能を高くできることが記載されている。この文献の発表を機に、基板電位を与える回路を有する保護素子が数々提案されている（例えば、非特許文献２参照。）。
【００１４】
また、基板トリガ横型ＮＰＮトランジスタ使用して集積化された静電気放電保護回路も提案されている（特許文献４参照。）。特許文献４の図１４においては、基板電流を供給する回路として、Ｎ型ＭＯＳＦＥＴを使用し、そのソースと、Ｐ＋拡散層とを接続する回路を基板バイアス回路としている。
【００１５】
また、非特許文献３では、通常は共通としていたドレイン側のＮ＋拡散層を分離して、その間にＰ＋拡散層を形成して、基板電流をそこに与えるようなデバイス構造が発表されている。更に、非特許文献４においては、ソースを２分割して、その間に、Ｐ＋拡散層で基板コンタクトを形成して、夫々のフィンガーの寄生バイポーラのベース抵抗（基板抵抗）を同じ値にそろえる検討が行われており、破壊個所が特定の場所に偏らなかったことから、電流が均一に流れていると結論している。しかしながら、この方法では、抵抗値が低い値となるので、逆に、ＥＳＤ保護性能が低くなるという問題点がある。
【００１６】
更にまた、特許文献５及び非特許文献５に記載の技術によると、図２３に示すように、基板電流は、保護素子を取り囲むように形成されたＰ＋拡散層からなる基板トリガ用Ｐ＋フローティングガードリング１０に電流を供給するような構造となっている。基板電流は、複数並列に接続されているＮＭＯＳトランジスタの何本かを使用して流れる。
【００１７】
更にまた、特許文献６には、マルチフィンガーＭＯＳ型保護素子におけるバラスト抵抗の形成方法及びそのトリガ方式について記載されている。図２４は特許文献６に記載の静電気放電保護素子の配置を示す平面図である。図２４に示すように、特許文献６に記載の静電気放電保護素子は、Ｐウエル電位に接続するＰ＋拡散層（Ｐ＋タップ）１０６をトランジスタの横方向（ソース１０１側）に設けて、ゲート電極１０２に接続している。この静電気放電保護素子は、各フィンガーの基板抵抗が異なり、その中で基板抵抗値が最も高いフィンガーが最初にスナップバックするという問題点を解決するため、各フィンガーの基板抵抗が同じ値になるように、Ｐウエル電位に接続するＰ＋拡散層（Ｐ＋タップ）を配置している。なお、従来の静電気放電保護素子においては、Ｐ＋拡散層をグラウンド電位に接続することにより、基板抵抗を均一にする方法も適用されているが、この方法では、前述のように基板抵抗が低くなりすぎて破壊電流が低下してしまう。
【００１８】
一方、マルチフィンガーのＭＯＳ型保護素子を確実にスナップバック状態にするためには、フィンガーのソース側のＰＮ接合からガードリングまでの抵抗値（基板抵抗値）を極めて高くしなければならない。そこで、ガードリングと保護トランジスタ列との間の基板抵抗値を、その他の部分よりも大きくした静電気放電保護素子が開発されている（特許文献７参照。）。図２５（ａ）は特許文献７に記載の静電気放電保護素子の配置を示す図であり、図２５（ｂ）はそのＥ−Ｅ線による断面図である。図２５（ａ）及び（ｂ）に示すように、特許文献７に記載の静電気放電保護素子は、ガードリング１２８ｎとドレイン１２４ｎ及びソース１２６ｎとの間に、Ｐウエルが形成されていない領域（低濃度Ｐ型基板領域）１２０ａを設けることにより、この部分の抵抗値を高くしている。
【００１９】
また、ＭＩＳＦＥＴを保護素子にした静電気放電保護素子も提案されている（例えば、特許文献８参照）。図２６（ａ）は特許文献８に記載の静電保護素子の配置を示す図であり、図２６（ｂ）はその回路図である。図２６（ａ）及び（ｂ）に示すように、特許文献８に記載の静電気放電保護素子は、ドレイン１１２を入力又は出力となる端子に接続し、ゲート１１１及びソース１１３をグラウンドＧＮＤ又は電源Ｖｄｄに接続すると共に、ＭＩＳＦＥＴをウエル電位制御用電極１１６で取り囲み、バックゲート１１４とグラウンドＧＮＤ又は電源Ｖｄｄとの間に抵抗Ｒ５又はＲ６を接続することにより、基板抵抗の値を高くしている。
【００２０】
【特許文献１】特開昭６４−４２８５５号公報  （第２頁、第１−２図）
【特許文献２】特許第２０７２４１４号明細書  （第２頁、第１−２図）
【特許文献３】米国特許第３，７４６，９４６号明細書
【特許文献４】特開平０９−１０７０７４号公報  （第３−７頁、第３図）
【特許文献５】米国特許第６，３１０，３７９号明細書
【特許文献６】米国特許第６，５８３，９７２号明細書
【特許文献７】特開平１１−２７４４０４  （第５−７頁、第１図）
【特許文献８】特許第３１４９９９９号明細書  （第２頁、第１−２図）
【非特許文献１】Polgreen T.L.、Chatterjee A.，「Improving the ESD failure threshold of silicided n-MOS output transistors by ensuring uniform current flow」，Electron Devices，IEEE Transactions on，第３９巻，第２号，１９９２年２月，ｐ．３７９−３８８
【非特許文献２】Ameraskera et al.，「Substrate Triggering and Salicide Effects on ESD Performance and Protection Circuit Design in Submicron CMOS Processes」,ＩＥＤＭ，１９９５年，ｐ．５４７−５５０
【非特許文献３】Ming-Dou Ker、Tung-Yang Chen、Chung-Yu Win，「ESD protection design in a 0.18μｍ salicide CMOS technology by using substrate-triggered technique」，Circuits and Systems，ISCAS 2001，The 2001 IEEE International Symposium，第４巻，２００１年
【非特許文献４】Jian-Hsing Lee，「An analytical model of positive HBM ESD current distribution and the modified multi-finger protection structure」，Physical and Failure Analysis of Integrated Circuits，Proceedings of the 1999 7th International Symposium，１９９９年，ｐ．１６２−１６７
【非特許文献５】Duvvury C.、Ramaswamy S.、Amerasekera A.、Cline R.A.、Andresen B.H.、Gupta V.，「Substrate pump NMOS for ESD protection applications」，Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000，２０００年，ｐ．７−１７
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、前述の従来の技術には以下に示す問題点がある。低抵抗基板では、実際の製品レベルでは、基板抵抗（図２１及び図２３に示す抵抗Ｒ３及びＲ４）は極めて小さくなる場合がある。これはもともと基板抵抗が低い上に、保護素子のグラウンドが、各バッファのＰ＋ガードリング及び内部回路のＰ＋タップと接続されており、電流経路の抵抗が極めて低くなるからである。
【００２２】
一方、ＥＳＤ試験においては、近年、１０００ピンを超えるＬＳＩが実現しており、従来の試験方法のように、「全てのピンから２本を選ぶ組み合わせ」は実質的に不可能であるために、各系の電源系のグラウンドを束ねてＥＳＤ試験機のコモンとしている場合が一般的である。つまり、素子を設計するにあたっては、抵抗Ｒ３及びＲ４を極めて小さな値と考えねばならない場合がある。
【００２３】
そこで、図２３に示すように、トランジスタ９ａ、９ｂ、９ｃの下部にＰウエルが形成されない場合は、ラッチアップ防止用Ｐ＋ガードリング５と、基板トリガ用Ｐ＋フローティングガードリング１０との間に、直接電流が流れないように、これらを十分な距離だけ離す必要がある。例えば、Ｐエピタキシャル層２の層厚が３μｍであるとすると、ラッチアップ防止用Ｐ＋ガードリング５と、基板トリガ用Ｐ＋フローティングガードリング１０との間の距離Ｌは３μｍ程度必要であり、面積のオーバーヘッドが増えてしまう。
【００２４】
また、電位上昇は、抵抗Ｒ４でのみしか生じない（抵抗Ｒ３及びＲ４はかなり低い）ので、各ＭＯＳトランジスタのソース側ＰＮ接合近傍の電位上昇をアシストする効果は極めて低いことがわかる。
【００２５】
抵抗Ｒ３及びＲ４については、設計の観点からは、予め保護素子の基板抵抗を把握しておく必要があるのだが、それがどの程度正確なのかは、未確定要素があるので不明であり、従って、抵抗Ｒ３及びＲ４が低くても、問題が生じないようなＥＳＤ保護素子の設計をする必要がある。
【００２６】
一方、図２７に示すように、ＭＯＳトランジスタにＰウエル３が形成されている場合には、Ｐ＋フローティングガードリング１０から、Ｐウエル３の全域に電流が供給されている。この電流とトランジスタ自身の基板電流が抵抗Ｒ２を経由して流れているときの抵抗電流積ＩＲが、ＮＭＯＳトランジスタのソース側ＰＮ接合の電位上昇を決めている要因となる。
【００２７】
しかし、ソース側ＰＮ接合の電位をできるだけ上昇させるような素子構造又はソース側ＰＮ接合の電位をできるだけ上昇させるようなトリガ電流供給方法を考えるためには、ソース側ＰＮ接合にできるだけ近接した位置に、電流を流すことが必要である。
【００２８】
つまり、スナップバックのトリガをアシストする電流（トリガ電流）は、その電流自身が、ＭＯＳトランジスタのソース側ＰＮ接合近傍に直接流れる必要がある。これは、Ｐウエルを形成していた場合には、Ｐウエル経由で可能となっていたが、Ｐウエルを形成していない場合には実現が困難であった。基板トリガと呼ばれる方法を適用する場合には、特に、電流を如何に供給するかが、重要である。
【００２９】
また、特許文献２に記載の静電気放電保護素子のように、周囲にフローティングガードリングを設ける方式は、一般的な高抵抗基板を使用した場合、ＭＯＳトランジスタの幅方向、及びＭＯＳトランジスタを並列に配置したときの配置位置に依存して、基板抵抗の分布が極めて大きくなるため、表面にＰウエルが形成されているＰ＋基板でしか効果が得られないという問題点がある。
【００３０】
更に、図２４に示す特許文献６に記載の方式では、Ｐ＋拡散層（Ｐ＋タップ）１０６の面積が狭いため、Ｐウエルに接続するまでの抵抗が高くなるという問題点がある。この方式は、高抵抗基板に関する技術であるが、ＭＯＳトランジスタの幅方向にＰ＋タップが配置できないため、トランジスタ中央部分における基板抵抗が高くなってしまう。特許文献６に記載されているようなバックエンドバラストを利用したトランジスタは、ドレイン領域において、基板電位の分布が極めて狭くなっている。これは、Ｎ＋拡散層の下のＰウエルの抵抗値が、素子分離領域の下のＰウエルの抵抗値の数分の１程度であるため、基板電流は、先ず、ソース及びドレインを含むＮ＋拡散層の下面を伝わるためである。そこで、ソースの位置にＰ＋タップを配置することにより、トランジスタ内の電位を制御しやすくなる。しかしながら、このような構造以外の構造のトランジスタ及びバックエンドバラストを使用したトランジスタ等においても、程度に差はみられるが、その電流及び周囲のＰ＋ガードリングに至るまでの電流経路には、徐々に電位分布が生じており、素子全体の電位分布は、電流供給源の位置に偏ってしまう。即ち、初期にスナップバックしたトランジスタの位置等によって、初期の段階で各トランジスタの基板電位に大きな差が生じた場合、これをソース脇の面積が狭く、抵抗値が高いＰ＋タップにより、トランジスタの基板電位を揃えることは困難である。
【００３１】
このため、基板抵抗の観点からではなく、ゲート電位を高くすることにより、全てのフィンガーに同時に電流を流して、各フィンガーがスナップバック状態になる時期をずれないようにする方式が採用されている。その具体例としては、ゲートに高抵抗を接続することにより、ゲートの電位をサージ電流が流入したときにゲートの電位が高くなるようにする方式、及びダイナミックゲートフローティング等が挙げられる。しかしながら、これらの方式では、ドレイン領域の寄生容量の他に、配線のグラウンド及び電源配線に対する寄生容量並びに配線間容量等、製品の具体的な設計パラメータを考慮せざるを得ず、静電気放電保護素子の設計が煩雑になる。
【００３２】
一方、特許文献４及び特許文献７に記載の方式では、各フィンガーの基板抵抗が、Ｐウエルを形成しない領域の幅で決まってしまう。基板抵抗が必要以上に高くなると、ラッチアップ耐性が低下したり、又は出力バッファに使用したときに基板経由でノイズが伝搬したりするという問題が生じる。このため、静電気放電保護素子の性能を向上させるために、基板抵抗を高くしてもその効果は打ち消されてしまう。特に、ノイズ及びラッチアップに関しては、ＩＯブロックが配置されている周囲の回路構成及びレイアウトパターンにも依存することが多いため、実際に特定のＩＯブロックで問題が生じた場合、従来の方式では、保護素子のＰウエル形成のレイアウトを変更せねばならず、製品開発コストがかさむという問題点がある。なお、特許文献８に記載の方式を適用すれば、基板抵抗を高くすることができるが、実際には、前述したように、基板抵抗は低くしたいとの要望がある。しかしながら、特許文献８には、基板抵抗を低くすることについての記載はない。
【００３３】
このため、各フィンガー間の電位差がなく、ゲート電極に平行な方向におけるフィンガー内の電位が均一で、基板抵抗が低すぎず、且つ製品又は特定の場所毎に調整することが可能である静電気放電保護素子が求められている。
【００３４】
本発明はかかる問題点に鑑みてなされたものであって、ＭＯＳトランジスタのスナップバックをアシストするためのトリガ電流を供給する素子構造又はトリガ電流供給方法を改善して、効率よく且つ均一なタイミングでスナップバックを生じさせるようにした静電気放電保護素子を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本願第１発明に係る静電気放電保護素子は、Ｐ型基板と、このＰ型基板の表面に形成されたＮ＋拡散層からなるソースドレインと、このソースドレインの間の前記Ｐ型基板の上方に設けられたゲートと、前記ゲート及び前記ソースドレインの縁部の直下に設けられたＰウエルと、を有し、前記Ｐウエルは前記ソースドレインの縁部以外の部分の直下まで延出していないことを特徴とする。
【００３６】
本願第２発明に係る静電気放電保護素子は、Ｐ型基板と、このＰ型基板の表面に相互に平行に形成された長尺の複数個のＰウエルと、前記各Ｐウエル上に前記Ｐウエルと平行に形成された１又は複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、を有し、これらのゲート及びソースドレインから複数個のＮＭＯＳトランジスタが形成されていることを特徴とする。
【００３７】
この静電気放電保護素子において、例えば、前記Ｐ型基板はＰ＋半導体基板と、このＰ＋半導体基板上に配置され前記ソースドレイン及び前記Ｐウエルが形成されたＰエピタキシャル層とからなり、前記Ｐエピタキシャル層の表面に形成され前記各Ｐウエルに接続された複数個のＰ＋拡散層と、前記各Ｐ＋拡散層を接続する配線とを有するように構成される。
【００３８】
本願第３発明に係る静電気放電保護素子は、Ｐ＋半導体基板と、このＰ＋半導体基板上に配置されたＰエピタキシャル層と、このＰエピタキシャル層の表面に形成されたＰウエルと、前記Ｐウエル上に相互に平行に形成された複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、前記Ｐエピタキシャル層の表面に形成され前記Ｐウエルに接続された複数個のＰ＋拡散層と、前記各Ｐ＋拡散層を接続する配線とを有し、これらのゲート及びソースドレインから複数個のＮＭＯＳトランジスタが形成され、前記各Ｐ＋拡散層は前記各ＮＭＯＳトランジスタについて同一の配置態様になる位置に設けられていることを特徴とする。
【００３９】
本願第４発明に係る静電気放電保護素子は、Ｐ＋半導体基板と、このＰ＋半導体基板上に配置されたＰエピタキシャル層と、このＰエピタキシャル層上に相互に平行に形成された複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、前記ゲートの直下のチャネル領域以外の領域にて前記Ｐエピタキシャル層の表面に形成されたＰウエルと、前記Ｐエピタキシャル層の表面における隣接するドレイン間又は隣接するソース間の領域に配置され前記Ｐウエルに接続された複数個のＰ＋拡散層と、このＰ＋拡散層を接続する配線とを有し、を有し、これらのゲート及びソースドレインから複数個のＮＭＯＳトランジスタが形成されていることを特徴とする。
【００４０】
これらの静電気放電保護素子において、前記複数のＮＭＯＳトランジスタを取り囲むようにして、前記Ｐ型基板の表面に形成されたＰ＋拡散層からなるガードリングを有し、前記複数のＮＭＯＳトランジスタと前記ガードリングとの間に、素子分離絶縁膜が形成されていることが好ましい。
【００４１】
本願第５発明に係る静電気放電保護素子は、Ｐ＋半導体基板と、このＰ＋半導体基板上に配置されたＰエピタキシャル層と、このＰエピタキシャル層上に相互に平行に形成された複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、前記ソースドレイン及びソースからなる複数のＮＭＯＳトランジスタを取り囲むようにして前記Ｐ＋半導体基板の表面に形成されたＰ＋拡散層からなるガードリングと、前記複数のＮＭＯＳトランジスタと前記ガードリングとの間に配置された素子分離絶縁膜と、周辺部の前記ＮＭＯＳトランジスタのソースと前記素子分離絶縁膜との間又は隣接するＮＭＯＳトランジスタの各ソースの間の前記Ｐエピタキシャル層の表面に形成された複数個のトリガ用Ｐ＋拡散層と、少なくとも一部の前記トリガ用Ｐ＋拡散層の下方に形成されたＰウエルとを有することを特徴とする。
【００４２】
この静電気放電保護素子において、前記各トリガ用Ｐ＋拡散層を接続する配線を有することが好ましい。
【００４３】
また、前記Ｐウエルは前記素子分離絶縁膜と前記ソースとの間に配置されたＰ＋拡散層の下方に形成されていることが好ましい。更に、前記Ｐウエルは前記ドレインの下方には形成されていないことが好ましい。
【００４４】
更に、前記トリガ用Ｐ＋拡散層は、各ＮＭＯＳトランジスタ間に設けられていることが好ましい。例えば、前記ゲートが延びる方向に対して垂直な方向に前記複数個のＮＭＯＳトランジスタが配列されたトランジスタ群が、前記ゲートが延びる方向に１列に配列されている場合は、前記トリガ用Ｐ＋拡散層は前記群間及び前記群からなる列の両端部に設けることができる。又は、ドレインを共有する２個のＮＭＯＳトランジスタからなるトランジスタ対が複数個形成されている場合は、前記トリガ用Ｐ＋拡散層は前記トランジスタ対を取り囲むように設けることができる。このとき、前記トリガ用Ｐ＋拡散層とソースとの間にゲートを設けてもよい。
【００４５】
又は、前記ＮＭＯＳトランジスタのドレインが複数個に分割されている場合は、各ドレイン間に前記トリガ用Ｐ＋拡散層を設けることができ、更に、前記ＮＭＯＳトランジスタのソースが複数個に分割されている場合は、前記ソース間にも前記トリガ用Ｐ＋拡散層を設けてもよい。なお、前記複数個のＮＭＯＳトランジスタと前記ガードリングとの間に抵抗が設けられており、前記トリガ用Ｐ＋拡散層が前記抵抗を介してグラウンドに接続されていてもよい。
【００４６】
本発明においては、ＭＯＳトランジスタからなる静電気放電保護素子のスナップバックをアシストするために、トリガ電流を流すための素子構造又はトリガ電流の供給方法を改善したものである。即ち、トリガ電流をＮ＋拡散層下部に形成したＰウエル経由で、保護素子のソース側ＰＮ接合に近い位置まで運ぶようにした。
【００４７】
即ち、本願第１発明及び第２発明のように、Ｐウエルを細かく分割することにより、基板抵抗が高くなり、スナップバックしやすくなる。また、請求項３においては、Ｐウエルの電位を均一にするために、Ｐ＋拡散層をＰウエルに接続するように配置している。
【００４８】
また、本願第３発明のように、Ｐウエルを分割しない場合でも、ＭＯＳトランジスタを分割し、Ｐ＋拡散層を各ユニットトランジスタについて同一の配置態様となるような位置に形成し、Ｐウエルと接続することにより、各トランジスタの基板電位（各トランジスタ近傍のソース側ＰＮ接合近傍の電位）を均一にすることができる。
【００４９】
本願第４発明においては、ゲート下部以外の領域にＰウエルを形成し、Ｐ＋拡散層をトランジスタの横方向（ソースドレインの対向方向に直交する方向）に形成して、それをＰウエルに接続することにより、Ｐ＋拡散層からの電位が横方向に伝わりやすくなる。
【００５０】
本願第５発明においては、Ｐウエルをゲート下部以外の位置に形成して、そこに、電位制御用又はトリガ電流供給用のＰ＋拡散層を配置して、Ｐウエルと接続して同一電位にする。
【００５１】
本願第６発明に係る静電気放電保護素子は、Ｐ＋半導体基板と、このＰ＋半導体基板上に配置されたＰエピタキシャル層と、このＰエピタキシャル層上に相互に平行に形成された複数個のゲートと、前記ゲートの両側における前記基板表面に形成されたＮ＋拡散層からなるソースドレインと、前記ソースドレイン及びゲートからなる複数個のＮＭＯＳトランジスタを取り囲むようにして前記Ｐ＋半導体基板の表面に形成されたＰ＋拡散層からなるガードリングと、前記複数個のＮＭＯＳトランジスタと前記ガードリングとの間に配置された素子分離絶縁膜と、周辺部の前記ＮＭＯＳトランジスタのソースと前記素子分離絶縁膜との間又は隣接するＮＭＯＳトランジスタの各ソースの間の前記Ｐエピタキシャル層の表面に形成されたトリガ用Ｐ＋拡散層と、前記複数個のＮＭＯＳトランジスタと前記ガードリングとの間に設けられた抵抗と、少なくとも一部の前記トリガ用Ｐ＋拡散層の下方に形成されたＰウエルとを有し、前記トリガ用Ｐ＋拡散層は前記抵抗を介してグラウンドに接続されていることを特徴とする。
【００５２】
本発明においては、前記抵抗を介して前記トリガ用Ｐ＋拡散層をグラウンドに接続することにより、前述の第５発明の効果に加えて、更に、所望の素子のみ基板抵抗を低くすることができる。
【発明の効果】
【００５３】
本発明によれば、Ｐウエルを分割してゲートの直下及びソースドレインの対向縁部にのみ配置することにより、電流が広がらずにＰウエルとＰ型基板との間のＰエピタキシャル層の抵抗を高くすることができ、ソース側ＰＮ接合近傍の電位を効率的に上昇させることができる。また、Ｐウエルを分割したことによるＰウエル間のスナップバックのタイミングのずれは、各ＰウエルにＰウエル電位制御用電極を形成してこれらのＰウエル電位制御用電極を配線で接続することにより防止することができる。更に、一つのＰウエル内の複数箇所にてＰウエル電位制御用電極を形成し、これらのＰウエル電位制御用電極を配線で接続することにより、Ｐウエル内の電位のバラツキを防止することができる。更に、Ｐウエルをドレインの下方に形成することにより、寄生バイポーラトランジスタのスナップバックを促進する電流を、前記Ｐウエル経由で、ソースドレインの対向方向に導くことができる。更にまた、トランジスタの横にトリガ電流供給用のＰ＋拡散層とＰウエルを形成し、このＰ＋拡散層及びＰウエルを介して基板に電流を供給する。この場合に、この基板電流は隣接するトランジスタからの電流と合流する。そして、ゲートの直下にＰウエルを形成しないことにより、基板抵抗を高くしてトランジスタがスナップバックしやすいようにすることができる。
【発明を実施するための最良の形態】
【００５４】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。図１は本発明の第１実施形態に係る静電気放電保護素子の各層の配置を示す図、図２は図１のＡ−Ａ線による断面図である。Ｐ＋基板１１上に、Ｐエピタキシャル層１２が形成されており、このＰエピタキシャル層１２の表面にＰ＋拡散層からなるＰ＋ガードリング１３が形成されている。そして、このＰ＋ガードリング１３の内側の素子分離絶縁膜１４に囲まれた領域に、夫々分離された複数個（図１は６個）のＰウエル２０が形成されている。これらのＰウエル２０は相互に平行に延びている。このＰウエル２０の上方には、ゲート絶縁膜（図示せず）を介してゲート電極１６が形成されている。このゲート電極１６は各Ｐウエル２０について４個配置され、各ゲート電極１６の直下を除くエピタキシャル層１２の表面には、各ゲート電極１６について、ソースドレインとなる１対のＮ＋拡散層１５及び拡散層１７が形成されている。
【００５５】
これにより、図２に示すように、隣接する素子間でソースドレインを共通にするＮＭＯＳトランジスタ２１ａ、２１ｂ、２１ｃが形成される。即ち、ＮＭＯＳトランジスタ２１ａのソースがＮ＋拡散層１５、ドレインがＮ＋拡散層１７であり、ＮＭＯＳトランジスタ２１ｂのソースがＮＭＯＳトランジスタ２１ａのドレインと共通でＮ＋拡散層１７、ドレインがＮ＋拡散層１５であり、ＮＭＯＳトランジスタ２１ｃのソースがＮＭＯＳトランジスタ２１ｂのドレインと共通でＮ＋拡散層１５、ドレインがＮ＋拡散層１７であるトランジスタが形成される。これらのソースドレインの１対のＮ＋拡散層１５及び拡散層１７とゲート１６とからなるＮＭＯＳトランジスタ２１ａ等は、図１においては、図示の簡略化のために、各Ｐウエル２０についてその長手方向に４個形成されており、従って、ＮＭＯＳトランジスタは、図１においては、この列方向に４個、それに直交する行方向に６個の合計２４個形成されていることが示されている。
【００５６】
本実施形態においては、Ｐウエル２０がゲート１６の直下を含み、若干ソースドレインのＮ＋拡散層１５及び拡散層１７の縁部にかかる領域にのみ形成されている。つまり、ＮＭＯＳトランジスタ２１ａ等のチャネル領域を形成するＰウエル２０がゲート１６の直下とソースドレインのＮ＋拡散層１５及び拡散層１７の縁部にのみ形成されている。こうすることで、電流が広がる空間を従来よりも狭いＰウエル２０内に限定できるので、Ｐウエル２０とＰエピタキシャル層１２とＰ＋基板１１との相互間の２種類の抵抗を高くすることができる。
【００５７】
これにより、電流を限られた領域、即ち、ソース側ＰＮ接合近傍の電位を効率的に上昇させることができる領域にのみ存在させることができる。
【００５８】
次に、本発明の第２実施形態について図３を参照して説明する。図１及び図２に示すように、細かく分割されたＰウエルでは、Ｐウエル間の電位が均一にならず、スナップバックのタイミングがずれるおそれがある。そこで、本実施形態においては、先ず、各Ｐウエル２０に対し、その長手方向の両端部と、各ＮＭＯＳトランジスタ間の位置に、トリガ電流供給用のＰ＋拡散層３１を形成し、各拡散層３１をメタル配線３２により接続する。そして、素子分離絶縁膜１４の近傍のＮＭＯＳトランジスタ３０が、トリガのための基板電流供給用ＦＥＴとなる。これにより、メタル配線３２により全てのＰウエル２０が接続されると共に、各Ｐウエル２０内も複数箇所にて接続されているので、Ｐウエル２０の電位が均一になっており、どれか一つのフィンガがターンオンして、Ｐウエルの電位が上昇しようとしても、電位が全Ｐウエルに均一に分割される。つまり、トリガ電流が他のフィンガーのＰウエルから供給されるので、スナップバックのタイミングを均一にとることができる。本実施形態においては、寄生バイポーラトランジスタのスナップバックをアシストするトリガ電流は、Ｐウエル経由でＭＯＳトランジスタの幅方向に導かれる。
【００５９】
なお、フィンガの数本のソースをこのＰ＋拡散層に接続して、トリガ電流を供給することにより、高速にターンオンして、保護素子自身の破壊電流を高くすることができる。また、Ｐウエルが形成されないドレイン領域にはＮウエルを形成してもよい。
【００６０】
次に、図４を参照して本発明の第３実施形態について説明する。本実施形態においては、Ｐウエル４０は分割されておらず、Ｐ＋ガードリング１３に囲まれた領域の素子分離絶縁膜１４の内側の領域の全面にＰウエル４０が形成されている。このＰウエル４０のＮ＋拡散層１５及び拡散層１７間の領域に、Ｐ＋拡散層からなるＰウエル電位制御用電極４１が形成され、各拡散層４１は配線４２により接続されている。
【００６１】
本実施形態のように、Ｐウエル４０を分割しない場合でも、Ｐウエル４０の適宜位置にＰウエル電位制御用電極（Ｐ＋拡散層）４１を形成し、これらのＰウエル電位制御用電極（Ｐ＋拡散層）４１を配線４２により接続することにより、Ｐウエル４０の電位を、均一にすることができる。
【００６２】
次に、図５を参照して本発明の第４実施形態について説明する。本実施形態においては、Ｐウエルが図１と同様に列方向に配列された１列のＮＭＯＳトランジスタについて１個配置されたＰウエル５０と、列方向に配列された隣接する２列のＮＭＯＳトランジスタについて１個配置された幅広のＰウエル５１とからなる。そして、各ＮＭＯＳトランジスタについて、そのゲート１６の長手方向の両端部にて、Ｐ＋拡散層からなるＰウエル電位制御用電極（Ｐ＋拡散層）５２が形成されており、全てのＰウエル電位制御用電極（Ｐ＋拡散層）５２が配線５３により接続されている。従って、いずれのＰウエル５０及び５１も、Ｐウエル電位制御用電極（Ｐ＋拡散層）５２により、各Ｐウエル電位制御用電極間で、またそのＰウエル内の領域で、均一な電位になっている。
【００６３】
次に、本発明の第５実施形態について説明する。図６は本発明の第５実施形態に係る静電気放電保護素子の配置を示す図であり、図７は図６のＢ−Ｂ線による断面図である。本実施形態においては、ＮＭＯＳトランジスタのゲート１６の直下にＰウエルが形成されておらず、ＮＭＯＳトランジスタのドレイン１７の下方にＰウエル６０が形成されている。そして、列方向に隣接するＮＭＯＳトランジスタのドレイン１７間の領域に、Ｐウエル６０に接続するＰウエル電位制御用電極（Ｐ＋拡散層）６１が形成されており、これらのＰウエル電位制御用電極（Ｐ＋拡散層）６１は配線６２により接続されている。このＰウエル電位制御用電極（Ｐ＋拡散層）６１がトリガ電流供給用のＰ＋タップとなる。また、特定のＮＭＯＳトランジスタ６３はトリガのための基板電流供給用のトランジスタ６３となる。
【００６４】
この静電気放電保護素子においては、トランジスタ６３をオンさせて、トリガのための基板電流を基板に供給すると、ソース側ＰＮ接合の電位が順バイアスされることにより、寄生バイポーラトランジスタがオンする。寄生バイポーラのスナップバックをアシストするトリガ電流はＰウエル６０経由でＮＭＯＳトランジスタの幅方向に導かれる。この場合に、ＮＭＯＳトランジスタのゲート直下には、Ｐウエル６０が形成されていないので、基板抵抗が高く、このため、トランジスタがスナップバックしやすい。
【００６５】
本実施形態においては、トリガ電流を供給する場合に、第２実施形態と同じように、できるだけ、ソース側ＰＮ接合に近い位置に電流を供給することが重要である。これは、トランジスタが、細かく（幅１０μｍ程度に）分割された場合には、特に有効に作用する。
【００６６】
次に、本発明の第６実施形態について説明する。図８は本発明の第６実施形態に係る静電気放電保護素子の配置を示す図であり、図９は図８のＣ−Ｃ線による断面図である。
【００６７】
本実施形態においては、素子分離絶縁膜１４側のＮＭＯＳトランジスタについては、このＮＭＯＳトランジスタのソース１５と素子分離絶縁膜１４との間に、トリガ電流供給用のＰ＋拡散層７１を形成し、隣接するＮＭＯＳトランジスタ間には、それらのソース１５を分割し、このソース１５間に、トリガ電流供給用のＰ＋拡散層７１を形成する。
【００６８】
本実施形態においては、ソースを分割して、その間に、トリガ電流供給用のＰ＋拡散層７１を配置している。通常、このトリガ電流供給用のＰ＋拡散層は、ドレイン側におくが、ゲート−ドレイン間の距離は、従来例でも示されているように数μｍ程度離れている。これは、ドレインにシリサイドが形成されない層（抵抗層）を形成することがあることと、発熱位置（ドレインのＰＮ接合端部分）と、コンタクトの位置を離さなければならないことなどが理由だが、このことは、逆にＰ＋拡散層と、ソースとの距離を離す必要があるという欠点がある。
【００６９】
本実施形態では、Ｐ＋拡散層７１と、ソース１５との間の距離を短く設定することができるので、電位固定の場合でも有利であるし、トリガ電流を供給する場合でも、ドレイン側ＰＮ接合のアバランシェ降伏の電流と、トランジスタ側面からＰウエル経由で供給された電流が、トランジスタ幅方向に、より、均一に供給される。
【００７０】
また、図９に矢印にて示すように、Ｐウエル７０の底面で、電流が合流するので、電位上昇を効率よく行なわせることができる。
【００７１】
図１０は本発明の第７実施形態に係る静電気放電保護素子の配置を示す図であり、図１１は図１０のＤ−Ｄ線による断面図である。
【００７２】
本実施形態においては、図９に示す第６実施形態と異なり、ＮＭＯＳトランジスタの下方にはＰウエルは形成せず、トリガ電流供給用のＰ＋拡散層７１の下方にのみ、Ｐウエル８０を設けている。また、トリガ電流供給用のＰ＋拡散層７１はソース１５の側部ではなく、ソース間の領域の側部に形成されている。そして、これらのＰ＋拡散層７１は配線７２により接続されている。
【００７３】
本実施形態においても、Ｐエピタキシャル層１２内で、トリガ電流供給用のＰ＋拡散層７１から供給された電流と、ＮＭＯＳトランジスタから供給された電流が合流するので、効率よく基板の電位を上昇させることができる。また、本実施形態においては、ＮＭＯＳトランジスタの下方にはＰウエルが形成されていないので、基板抵抗を高くすることができ、トランジスタがスナップバックしやすい。なお、ウエル８０はＰ型ではなく、Ｎ型でも良い。
【００７４】
図８及び９に示す実施形態と、図１０及び１１に示す実施形態との双方の場合において、トリガ電流供給用Ｐ＋拡散層７１とソース１５のＮ＋拡散層との間のＰＮダイオードが導通することで、ＮＭＯＳトランジスタのスナップバックをアシストすることもある。
【００７５】
図８及び図９に示す実施形態並びに図１０及び１１に示す実施形態においては、できるだけソース側ＰＮ接合に近い位置にＰウエル７０及びＰウエル８０を形成している。また、各ユニットトランジスタに対して相対的に同一の配置態様で、Ｐウエル７０及びＰウエル８０及びＰ＋拡散層７１を形成している。更に、Ｐ＋拡散層７１は全てメタル配線７２で接続するか、又は全てのＰ＋拡散層７１に電流を供給している。従って、各トランジスタのＰウエルの電位がばらつき、スナップバックに入るタイミングがずれようとしても、外部のメタル配線７２を介して各Ｐウエルが接続されているので、各Ｐウエルの電位のばらつきが極めて高速に均一になり、全てのフィンガーが均一にスナップバックに入る。
【００７６】
トリガ電流を供給する場合でも、やはり、これらの条件が重要である。とくにトリガ電流を供給する場合には、ソース側ＰＮ接合にできるだけ近い位置に供給することが重要である。
【００７７】
図１２は本発明の第８実施形態に係る静電気放電保護素子の断面図である。本実施形態においては、ソース１５の下方にＰウエル９１を形成し、トリガ用Ｐ＋タップ（Ｐ＋拡散層９０）を、素子分離絶縁膜１４とそれに近接するＮＭＯＳトランジスタのソース１５との間に形成する。これにより、Ｐ＋拡散層９０からＰウエル９１に電流が供給される。
【００７８】
図１３は本発明の第９実施形態に係る静電気放電保護素子の配置を示す図である。従来の静電気放電保護素子は、クランプ電圧を低くするために、ドレイン領域に抵抗層を設けずにトランジスタピッチを狭くすることにより、ガードリング内に複数個のフィンガーを配置している。このような静電気放電保護素子におけるトランジスタのゲート電極は、前述の特許文献２に記載されているように、抵抗を接続したり、サージ電流に応じてゲートの電位を高くするような回路が付加されたりしている。
【００７９】
そこで、本実施形態の静電気放電保護素子においては、図１３に示すように、Ｐ＋ガードリング１３の内側に、幅が１０μｍ程度で、ソース（Ｎ＋拡散層）１５及びドレイン（Ｎ＋拡散層）１７を共有する複数個のトランジスタが並列に接続されたブロックが、幅方向に３個形成されている。これらのブロックの間には、ブロックの長さ方向と同等の長さのＰウエル電位制御用電極（Ｐ＋拡散層）９２が設けられており、このＰウエル電位制御用電極（Ｐ＋拡散層）９２は配線９３により接続されている。このように、Ｐウエル電位制御用電極（Ｐ＋拡散層）９２を、複数個のトランジスタからなるブロックの間に配置することにより、Ｐウエル電位制御用電極（Ｐ＋拡散層）９２の面積を最大限に広くすることができ、また、トランジスタ内部（中央部）から、Ｐウエル電位制御用電極（Ｐ＋拡散層）９２までの距離を短くすることができるため、Ｐウエル全体の電位の差を確保しやすい。更に、トランジスタの幅が１０μｍ程度と狭いので、ゲートの電位を高くする回路を付加した場合に、その電位をトランジスタ中央付近に伝えやすい。その結果、従来の静電気放電保護素子に比べて基板抵抗の値を均一にすることができる。
【００８０】
図１４は本発明の第１０実施形態に係る静電気放電保護素子の配置を示す図である。図１４に示すように、本実施形態の静電気放電保護素子は、トランジスタのスナップバック特性を均一化するために、図８に示す第６実施形態の静電気放電保護素子と同様に、Ｐ＋ガードリング１３の内側に、ドレイン領域９８を共有する１対のトランジスタが複数個形成されており、そのソース（Ｎ＋拡散層）１５間にはＰウエル電位制御用電極（Ｐ＋拡散層）９４が設けられている。更に、本実施形態の静電気放電保護素子では、各トランジスタの幅方向における間にもＰウエル電位制御用電極（Ｐ＋拡散層）９４が設けられている。即ち、ドレイン領域９８を共有する１対のトランジスタが、Ｐウエル電位制御用電極（Ｐ＋拡散層）９４で囲まれている。これにより、寄生バイポーラ動作を生じるソース側のＰＮ接合付近の電位を均一化すると共に、基板抵抗値を均一化することができる。なお、本実施形態の静電気放電保護素子におけるドレイン領域９８は、表面にシリサイドブロッキング領域１９が設けられたドレイン（Ｎ＋拡散層）１８により形成されている。また、Ｐウエル電位制御用電極（Ｐ＋拡散層）９４、ソース（Ｎ＋拡散層）１５及びドレイン（Ｎ＋拡散層）１８上には、タップ９９が設けられている。
【００８１】
図１５は本発明の第１１実施形態に係る静電気放電保護素子の配置を示す図である。図１５に示すように、本実施形態の静電気放電保護素子は、前述の第１０実施形態と同様に、Ｐ＋ガードリング１３の内側に、ドレイン領域９８を共有する１対のトランジスタが複数個形成されており、各ソース（Ｎ＋拡散層）１５間にはＰウエル電位制御用電極（Ｐ＋拡散層）９５が設けられている。更に、本実施形態の静電気放電保護素子においては、ソース（Ｎ＋拡散層）１５とＰウエル電位制御用電極（Ｐ＋拡散層）９５との間にゲート電極１６が設けられている。このように、本実施形態の静電気放電保護素子においては、ソース（Ｎ＋拡散層）１５とＰウエル電位制御用電極（Ｐ＋拡散層）９５とを、ＳＴＩではなくゲート電極１６により分離している。これにより、ソース（Ｎ＋拡散層）１５側のＰＮ接合からトリガ電流供給用のＰ＋タップであるＰウエル電位制御用電極（Ｐ＋拡散層）９５までの抵抗を低減することができるため、基板トリガが容易になる。
【００８２】
図１６は本発明の第１２実施形態に係る静電気放電保護素子の配置を示す図であり、図１７は本発明の第１３実施形態に係る静電気放電保護素子の配置を示す図である。基板電位を固定するためには、ソースに近い領域にＰ＋タップ（Ｐ＋拡散層）を設けることが有効である。そこで、本発明の第１２実施形態の静電気放電保護素子は、図１６に示すように、ドレイン（Ｎ＋拡散層）１８を幅方向及び長さ方向に分割し、各ドレイン（Ｎ＋拡散層）１８の間にＰウエル電位制御用電極（Ｐ＋拡散層）９６を配置したものである。こうすることにより、ソース（Ｎ＋拡散層）１５側のＰＮ接合からトリガ電流供給用のＰ＋タップであるＰウエル電位制御用電極（Ｐ＋拡散層）９６までの抵抗を低減することができるため、基板トリガが容易になる。また、図１７に示す本発明の第１３実施形態の静電気放電保護素子のように、ソース（Ｎ＋拡散層）１５及びドレイン（Ｎ＋拡散層）１８の両方、即ち、トランジスタ全体を分割して、その間にトリガ電流供給用のＰ＋タップであるＰウエル電位制御用電極（Ｐ＋拡散層）９７を配置してもよい。なお、この静電気放電保護素子においては、基板トリガ供給用として、ソース（Ｎ＋拡散層）１５をＰウエル電位制御用電極（Ｐ＋拡散層）９７に接続することもできる。
【００８３】
次に本発明の第１４実施形態に係る静電気放電保護素子について説明する。図１８は本発明の第１４実施形態の静電気放電保護素子の配置を示す図であり、図１９は本実施形態の変形例に係る静電気放電保護素子の配置を示す図である。図１８に示すように、本発明の第１５実施形態の静電気放電保護素子は、ドレイン領域をＮ＋拡散層とシリサイドブロッキング領域１９とからなるドレイン抵抗部９８ａとドレイン部（Ｎ＋拡散層）９８ｂとに分離し、これらの間にＰウエル電位制御用電極（Ｐ＋拡散層）８５を配置している。これにより、トランジスタ（フィンガー）内のゲート電極１６が延びる方向に平行な方向における電位を均一にすることができる。なお、ドレイン部（Ｎ＋拡散層）９８ｂとドレイン抵抗部９８ａとはメタル配線（図示せず）により接続されている。このとき、図１９に示すように、ドレイン抵抗部９８ａをゲート電極１６が延びる方向に複数個に分割し、この分割されたドレイン抵抗部９８ａを、夫々、ドレイン部（Ｎ＋拡散層）９８ｂ又はドレイン部（Ｎ＋拡散層）９８ｃのいずれかに接続することもできる。これにより、レイアウト面積を低減することができる。
【００８４】
次に、本発明の第１５実施形態に係る静電気放電保護素子について説明する。図２０は本発明の第１４実施形態の静電気放電保護素子の配置を示す図である。図２０に示すように、本実施形態の静電気放電保護素子は、図１４に示す第１０実施形態の静電気放電保護素子に、全体で５０乃至２００Ωになるように、ポリシリコンからなる１対の抵抗８９を設けたものである。この抵抗８９は配線９３により相互に接続されており、更に、Ｐ＋ガードリング１３にも接続されている。これにより、Ｐウエル制御用拡散層（Ｐ＋拡散層）９４は、抵抗８９を介してグラウンドに接続される。更に、Ｐ＋ガードリング１３の内側には、Ｐウエルを形成しない領域（低濃度Ｐ型基板領域）１００が設けられている。抵抗８９の抵抗値は、予め配線接続を変更することにより、可変にすることもできる。これにより、製品開発時において、ノイズ耐性及びラッチアップ試験等種々の性能試験を行い、問題があった試験がＩＯ及び電源保護の基板抵抗に起因していると判断された場合には、抵抗値を変更することで容易に対応することができる。なお、本実施形態においては、第１０実施形態の静電気放電保護素子に抵抗８９を設けた場合について述べたが、この方式は、前述した全ての実施形態の静電気放電保護素子に適用することができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１実施形態の静電気放電保護素子の配置を示す図である。
【図２】図１のＡ−Ａ線による断面図である。
【図３】本発明の第２実施形態の静電気放電保護素子の配置を示す図である。
【図４】本発明の第３実施形態の静電気放電保護素子の配置を示す図である。
【図５】本発明の第４実施形態の静電気放電保護素子の配置を示す図である。
【図６】本発明の第５実施形態の静電気放電保護素子の配置を示す図である。
【図７】図６に示すＢ−Ｂ線による断面図である。
【図８】本発明の第６実施形態の静電気放電保護素子の配置を示す図である。
【図９】図８に示すＣ−Ｃ線による断面図である。
【図１０】本発明の第７実施形態の静電気放電保護素子の配置を示す図である。
【図１１】図１０に示すＤ−Ｄ線による断面図である。
【図１２】本発明の第８実施形態の静電気放電保護素子を示す断面図である。
【図１３】本発明の第９実施形態の静電気放電保護素子の配置を示す図である。
【図１４】本発明の第１０実施形態の静電気放電保護素子の配置を示す図である。
【図１５】本発明の第１１実施形態の静電気放電保護素子の配置を示す図である。
【図１６】本発明の第１２実施形態の静電気放電保護素子の配置を示す図である。
【図１７】本発明の第１３実施形態の静電気放電保護素子の配置を示す図である。
【図１８】本発明の第１４実施形態の静電気放電保護素子の配置を示す図である。
【図１９】本発明の第１４実施形態の変形例の静電気放電保護素子の配置を示す図である。
【図２０】本発明の第１５実施形態の静電気放電保護素子の配置を示す図である。
【図２１】従来の静電気放電保護素子を示す断面図である。
【図２２】横軸に保護素子に入力される電圧をとり、縦軸に保護素子に入力される電流をとって、保護素子のＩ−Ｖ特性を示すグラフ図である。
【図２３】従来の他の静電気放電保護素子を示す断面図である。
【図２４】特許文献６に記載の静電気放電保護素子の配置を示す図である。
【図２５】（ａ）は特許文献７に記載の静電保護素子の配置を示す図であり、（ｂ）はそのＥ−Ｅ線による断面図である。
【図２６】（ａ）は特許文献８に記載の静電保護素子の配置を示す図であり、（ｂ）はその回路図である。
【図２７】従来の他の静電気放電保護素子を示す断面図である。
【符号の説明】
【００８６】
１、１１、１２０：Ｐ＋基板
２、１２：Ｐエピタキシャル層
３、２０、４０、５０、５１、６０、７０、８０、９１、１２１ａ、１２１ｂ：Ｐウエル
４、１４：素子分離絶縁膜
５、１３：Ｐ＋ガードリング
６、１０１、１１３、１２６ｎ、：ソース
７、１６、１０２、１１１、１２５ｎ：ゲート電極
８、１０３、１１２：ドレイン
９ａ、９ｂ、９ｃ、２１ａ、２１ｂ、２１ｃ、３０：ＮＭＯＳトランジスタ
１０：Ｐ＋フローティングガードリング
１５、１７、１８、５２、６１：Ｎ＋拡散層
１９：シリサイドブロッキング領域
３１、４１、７１、８５、９０、９２、９４、９５、９６、９７、１０６：Ｐ＋拡散層（Ｐウエル電位制御用電極）
３２、４２、５３、６２、７２、９３、１０７、１１５、１２４ａ、１２６ａ：配線
６３：トランジスタ
８９：抵抗
９８、１０５：ドレイン領域
９９：タップ
９８ａ：ドレイン抵抗部
９８ｂ、９８ｃ：ドレイン部
１００、１２０ａ：低濃度Ｐ型基板領域
１０４：ソース領域
１１０：入力端子
１１４：バックゲート
１１６、１１７、１２３：コンタクトホール
１２２：寄生トランジスタ
１２７：寄生抵抗
１２８ｎ：Ｎ型トランジスタガードリング
ＧＮＤ：グラウンド
Ｒ１〜Ｒ６：抵抗
Ｑ１：ＰＭＯＳＦＥＴ
Ｑ２：ＮＭＯＳＦＥＴ
Ｖｄｄ：電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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