(57)【要約】【課題】スイッチング素子などから構成されるスイッチング回路におけるアーム短絡を防止し、且つ、構成の簡単なスイッチング回路の駆動回路を提供することを目的とする。【解決手段】互いに位相のずれた入力パルス信号に従った入力電圧が印加される１次側コイル１１−１と、互いに巻線方向を異ならせた２次側コイル１１−２及び１１−３とを有し、１次側コイル１１−１に印加される入力電圧に応じて２次側コイル１１−２及び１１−３にそれぞれ発生する互いに逆方向の電圧を、フルブリッジ回路４０におけるそれぞれ対応するＭＯＳＦＥＴ４１の制御端子に供給する単一のパルストランス１１を備える。【選択図】  図１
2004153882.tif 000002
【特許請求の範囲】
【請求項１】
複数のスイッチング素子をブリッジ接続してなるスイッチング回路を、互いに位相のずれた第１及び第２の入力パルス信号に従って駆動する駆動回路であって、
上記第１及び第２の入力パルス信号に従った入力電圧が印加される１次側コイルと、巻き線方向を異ならせた第１及び第２の２次側コイルとを有し、該第１及び第２の２次側コイルがそれぞれ対応する上記スイッチング素子の制御端子に電圧を供給する、単一のパルストランスを備えたことを特徴とするスイッチング回路の駆動回路。
【請求項２】
上記パルストランスの上記１次側コイルに上記第１及び第２の入力パルス信号に従った入力電圧を印加する電圧印加手段を更に備え、該電圧印加手段は、上記第１及び第２の入力パルス信号の一方がハイレベルで他方がローレベルのときと、これとは逆に一方がローレベルで他方がハイレベルのときに、それぞれ互いに逆方向の入力電圧を上記１次側コイルに印加し、また、上記第１及び第２の入力パルス信号の両方が同じレベルのときには上記１次側コイルに電圧を印加しないことを特徴とする請求項１に記載のスイッチング回路の駆動回路。
【請求項３】
上記電圧印加手段は、
上記第１の入力パルス信号がハイレベルのときにオンする第１のスイッチと、上記第１の入力パルスがローレベルのときにオンする第２のスイッチとを、所定の電源と接地との間に直列接続してなる第１のスイッチ対と、
上記第２の入力パルス信号がハイレベルのときにオンする第３のスイッチと、上記第２の入力パルス信号がローレベルのときにオンする第４のスイッチとを、所定の電源と接地との間に直列接続してなる第２のスイッチ対とを備え、
上記第１及び第２のスイッチ間の接続点が上記１次側コイルの一端に接続され、上記第３及び第４のスイッチ間の接続点が上記１次側コイルの他端に接続されていることを特徴とする請求項２に記載のスイッチング回路の駆動回路。
【請求項４】
上記第１〜第４のスイッチは、トランジスタであることを特徴とする請求項３に記載のスイッチング回路の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング回路を駆動させるための駆動回路に関し、例えば、複数のスイッチング素子で構成されるフルブリッジ回路やハーフブリッジ回路などを駆動させる駆動回路に関する。
【０００２】
【従来の技術】
図４（ａ）は、既存のフルブリッジ回路の一例を示す図である。
図４（ａ）に示すように、スイッチング回路としてのフルブリッジ回路４０は、４つのスイッチング素子としてのＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）４１（４１−１、４１−２、４１−３、及び４１−４）と、コイル４２とから構成される。なお、ＭＯＳＦＥＴ４１−１〜４１−４は、ＮチャンネルＭＯＳＦＥＴである。
【０００３】
そして、上記フルブリッジ回路４０は、ＭＯＳＦＥＴ４１−１のゲートＧ１とＭＯＳＦＥＴ４１−２のゲートＧ２とがチャージされることにより、電流が電源Ｖｄｄ−１、ＭＯＳＦＥＴ４１−１、コイル４２、ＭＯＳＦＥＴ４１−２の順番で流れ、ＭＯＳＦＥＴ４１−３のゲートＧ３とＭＯＳＦＥＴ４１−４のゲートＧ４とがチャージされることにより、電流が電源Ｖｄｄ−１、ＭＯＳＦＥＴ４１−３、コイル４２、ＭＯＳＦＥＴ４１−４の順番で流れる。
【０００４】
次に、上記フルブリッジ回路４０を駆動するための従来の駆動回路を説明する。
図４（ｂ）は、従来のスイッチング回路の駆動回路の回路例を示す図である。図４（ｂ）に示すように、スイッチング回路の駆動回路４３は、上記フルブリッジ回路４０を駆動させるため、２つのパルストランス４４及び４５を備え、図４（ｃ）に示すような入力パルス信号としての制御信号Ｓｉｇ１及び制御信号Ｓｉｇ２に従った所定電圧がパルストランス４４及び４５に入力されることによって、上記フルブリッジ回路４０のＭＯＳＦＥＴ４１−１及び４１−２とＭＯＳＦＥＴ４１−３及び４１−４とを交互にスイッチングさせている。なお、駆動回路４３の出力端子Ｇ１〜Ｇ４及び出力端子Ｓ１〜Ｓ４は、フルブリッジ回路４０を構成する各ＭＯＳＦＥＴ４１のゲートＧ１〜ゲートＧ４及びソースＳ１〜ソースＳ４にそれぞれ対応し、接続されている。
【０００５】
上記駆動回路４３は、ハイレベルの制御信号Ｓｉｇ１がＮチャネルＭＯＳＦＥＴ４６に入力されると、パルストランス４４の１次側コイルに正方向（図４（ｂ）において上向き）に電圧Ｖｄｄ−２を印加させる。すると、パルストランス４４の２次側コイルに正方向に、１次側コイルとの巻き線の比に応じた電圧が印加され、フルブリッジ回路４０のＭＯＳＦＥＴ４１−１のゲートＧ１及びＭＯＳＦＥＴ４１−２のゲートＧ２をチャージする。そして、上記駆動回路４３は、ローレベルの制御信号Ｓｉｇ１がＭＯＳＦＥＴ４６に入力されると、ＭＯＳＦＥＴ４６がオフして、パルストランス４４の１次側コイルに負方向（図４（ｂ）において下向き）に電圧がかかる。すると、パルストランス４４の２次側コイルに負方向に１次側コイルとの巻き線の比に応じた電圧が印加され、それが逆バイアス電圧となり、ＭＯＳＦＥＴ４８及び４９がオンし、フルブリッジ回路４０のＭＯＳＦＥＴ４１−１のゲートＧ１及びＭＯＳＦＥＴ４１−２のゲートＧ２をディスチャージする。
【０００６】
また、上記駆動回路４３は、ハイレベルの制御信号Ｓｉｇ２がＮチャネルＭＯＳＦＥＴ４７に入力されると、パルストランス４５の１次側コイルに正方向に電圧Ｖｄｄ−２を印加させる。すると、パルストランス４５の２次側コイルに正方向に、１次側コイルとの巻き線の比に応じた電圧が印加され、フルブリッジ回路４０のＭＯＳＦＥＴ４１−３のゲートＧ３及びＭＯＳＦＥＴ４１−４のゲートＧ４をチャージする。そして、上記駆動回路４３は、ローレベルの制御信号Ｓｉｇ２がＭＯＳＦＥＴ４７に入力されると、ＭＯＳＦＥＴ４７がオフして、パルストランス４５の１次側コイルに負方向（図４（ｂ）において下向き）に電圧がかかる。すると、パルストランス４５の２次側コイルに負方向に１次側コイルとの巻き線の比に応じた電圧が印加され、それが逆バイアス電圧となり、ＭＯＳＦＥＴ５０及び５１がオンし、フルブリッジ回路４０のＭＯＳＦＥＴ４１−３のゲートＧ３及びＭＯＳＦＥＴ４１−４のゲートＧ４をディスチャージする。
【０００７】
そして、この一連の動作を繰り返すことにより、フルブリッジ回路４０の各ＭＯＳＦＥＴ４１をスイッチングさせる。
そして、このとき、フルブリッジ回路４０の各ＭＯＳＦＥＴ４１が同時にチャージされることによって、フルブリッジ回路４０がアーム短絡し、ＭＯＳＦＥＴ４１が壊れないようにするために、上記駆動回路４３に入力される制御信号Ｓｉｇ１及びＳｉｇ２を常に管理しておく必要がある。すなわち、例えば、駆動回路４３のＭＯＳＦＥＴ４６とＭＯＳＦＥＴ４７とが同時にオンし、フルブリッジ回路４０のＭＯＳＦＥＴ４１−１及び４１−４が同時にオンしないように、ＭＯＳＦＥＴ４６及び４７に入力される制御信号Ｓｉｇ１及びＳｉｇ２のレベルを常に制御する必要がある。
【０００８】
ここで、スイッチング回路を構成するスイッチング素子への負荷の低減及びスイッチング素子が破壊されることを防止するための方法がある（特許文献１参照）。この方法では、スイッチング回路の駆動回路における１次側コイルと２次側コイルとの巻き線の比を調節することによって、スイッチング回路におけるスイッチング素子への負荷を低減し、スイッチング素子が破壊されることを防止している。
【０００９】
【特許文献１】
特開２００１−１５７４６４号  （第５頁  第１図）
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載されるスイッチング回路の駆動回路においても、スイッチング回路におけるスイッチング素子への負荷は低減されるが、各スイッチング素子が同時にオンし、アーム短絡を発生させてしまう場合がある。
【００１１】
また、図４（ｂ）に示す駆動回路４３は、フルブリッジ回路４０の各ＭＯＳＦＥＴ４１をディスチャージするためにＭＯＳＦＥＴ４８〜５１が必要であり、そのため、駆動回路４３の回路構成が複雑となり、コストが増大するという問題がある。
【００１２】
そこで、本発明では、上記問題点を考慮し、複数のスイッチング素子から構成されるスイッチング回路におけるアーム短絡を防止し、且つ、構成の簡単なスイッチング回路の駆動回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のスイッチング回路駆動回路は、複数のスイッチング素子をブリッジ接続してなるスイッチング回路を、互いに位相のずれた第１及び第２の入力パルス信号に従って駆動する駆動回路であって、上記第１及び第２の入力パルス信号に従った入力電圧が印加される１次側コイルと、互いに巻線方向を異ならせた第１及び第２の２次側コイルとを有し、上記１次側コイルに印加される入力電圧に応じて上記第１及び第２の２次側コイルにそれぞれ発生する互いに逆方向の電圧を、上記スイッチング回路におけるそれぞれ対応する上記スイッチング素子の制御端子に供給する単一のパルストランスを備えたことを特徴とする。
【００１４】
また、上記スイッチング回路駆動回路は、上記パルストランスの上記１次側コイルに上記第１及び第２の入力パルス信号に従った入力電圧を印加する電圧印加手段を更に備え、該電圧印加手段は、上記第１及び第２の入力パルス信号の一方がハイレベルで他方がローレベルのときと、これとは逆に一方がローレベルで他方がハイレベルのときに、それぞれ互いに逆方向の入力電圧を上記１次側コイルに印加し、また、上記第１及び第２の入力パルス信号の両方が同じレベルのときには上記１次側コイルに電圧を印加しないように構成してもよい。
【００１５】
また、上記スイッチング回路駆動回路の上記電圧印加手段は、上記第１の入力パルス信号がハイレベルのときにオンする第１のトランジスタと、上記第１の入力パルスがローレベルのときにオンする第２のトランジスタとを、所定の電源と接地との間に直列接続してなる第１のトランジスタ対と、上記第２の入力パルス信号がハイレベルのときにオンする第３のトランジスタと、上記第２の入力パルス信号がローレベルのときにオンする第４のトランジスタとを、所定の電源と接地との間に直列接続してなる第２のトランジスタ対とを備え、上記第１及び第２のトランジスタ間の接続点が上記１次側コイルの一端に接続され、上記第３及び第４のトランジスタ間の接続点が上記１次側コイルの他端に接続されるように構成してもよい。
【００１６】
また、上記スイッチング回路駆動回路の第１〜第４のスイッチを、トランジスタで構成してもよい。
これより、スイッチング回路における各スイッチング素子が同時にオンすることがなくなり、アーム短絡を防止することができる。また、２次側コイルを互いに巻線方向が逆方向となるように構成し、単一のパルストランスでスイッチング回路の駆動回路を構成することより、ディスチャージ用のスイッチング素子が必要なくなるので、回路構成を簡略化することができ、その分、コストを抑えることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
＜第１の実施形態＞
図１（ａ）に示すフルブリッジ回路の一例は、図４（ａ）におけるフルブリッジ回路４０と同じ構成であり、その回路構成の説明は省略する。
【００１８】
図１（ｂ）は、本発明の実施形態のスイッチング回路の駆動回路の回路例を示す図である。
図１（ｂ）に示すように、駆動回路１０は、上記フルブリッジ回路４０を駆動させるため、単一のパルストランス１１を備えており、図１（ｃ）に示すような入力パルス信号としての制御信号Ｓｉｇ１及び制御信号Ｓｉｇ２に従った所定電圧がパルストランス１１に入力されることによって、上記フルブリッジ回路４０のＭＯＳＦＥＴ４１−１及び４１−２とＭＯＳＦＥＴ４１−３及び４１−４とをスイッチングさせている。なお、駆動回路１０の出力端子Ｇ１〜Ｇ４及び出力端子Ｓ１〜Ｓ４は、フルブリッジ回路４０を構成する各ＭＯＳＦＥＴ４１のゲートＧ１〜ゲートＧ４及びソースＳ１〜ソースＳ４にそれぞれ対応し、接続されている。
【００１９】
また、上記駆動回路１０は、パルストランス１１の１次側コイル１１−１の一方端に接続され、互いに極性が反対のトランジスタ１２（第１のスイッチ）及びトランジスタ１３（第２のスイッチ）から構成されるトランジスタ回路１４（第１のスイッチ対）と、パルストランス１１の１次側コイル１１−１の他方端に接続され、互いに極性が反対のトランジスタ１５（第３のスイッチ）及びトランジスタ１６（第４のスイッチ）から構成されるトランジスタ回路１７（第２のスイッチ対）とから構成される電圧印加手段１８を備えている。
【００２０】
そして、巻き線が正方向（１次側コイル１１−１の巻き線方向と同方向）に巻かれた２次側コイル１１−２（第１の２次側コイル）は、その一端が抵抗１９を介してフルブリッジ回路４０のＭＯＳＦＥＴ４１−１及び４１−２の各ゲートＧ１、Ｇ２に接続されると共に、他端が同ＭＯＳＦＥＴ４１−１及び４１−２の各ソースＳ１、Ｓ２に接続されている。
【００２１】
また、巻き線が負方向（１次側コイル１１−１の巻き線方向と逆方向）に巻かれた２次側コイル１１−３（第２の２次側コイル）は、その一端が抵抗１９を介してフルブリッジ回路４０のＭＯＳＦＥＴ４１−３及び４１−４の各ゲートＧ３、Ｇ４に接続されていると共に、他端が同ＭＯＳＦＥＴ４１−３及び４１−４の各ソースＳ３、Ｓ４に接続されている。なお、上記トランジスタ１２及び１５は、その入力信号がハイレベルの時にオンするｎｐｎトランジスタであり、上記トランジスタ１３及び１６は、その入力信号がローレベルの時にオンするｐｎｐトランジスタである。そして、トランジスタ１２は、コレクタが電源Ｖｄｄ−２と接続され、エミッタがトランジスタ１３のエミッタと接続されると共に、１次側コイル１１−１の一端に接続されている。そして、トランジスタ１３のコレクタは、グランドと接続されている。また、トランジスタ１５は、コレクタが電源Ｖｄｄ−２と接続され、エミッタがトランジスタ１６のエミッタと接続されると共に、１次側トランス１１−１の他端に接続されている。そして、トランジスタ１６のコレクタがグランドと接続されている。
【００２２】
また、上記スイッチング回路駆動回路１０は、ダイオード２０及び抵抗２１から構成される帰還回路２２を備えている。この帰還回路２２により、例えば、電流が各ＭＯＳＦＥＴのゲートに振り込まれる時には、その電流は、抵抗１９のみを通って流れ、一方、電流が各ＭＯＳＦＥＴのゲートから引き抜かれる時には、その電流は、抵抗１９と抵抗２１の両方を通って流れる。すなわち、電流の振り込み時と引き抜き時の抵抗値を異ならせている。
【００２３】
次に、上記駆動回路１０の動作を説明する。
例えば、まず、ハイレベルの制御信号Ｓｉｇ１がトランジスタ回路１４に入力され、ローレベルの制御信号Ｓｉｇ２がトランジスタ回路１７に入力されると、トランジスタ１２及び１６がオンし、且つ、トランジスタ１３及び１５がオフするので、１次側のトランス１１−１の両端間に正方向（図１（ｂ）において上向き）に電圧Ｖｄｄ−２が印加される。
【００２４】
すると、２次側コイル１１−２に正方向の電圧が印加され、フルブリッジ回路４０のＭＯＳＦＥＴ４１−１のゲートＧ１及びＭＯＳＦＥＴ４１−２のゲートＧ２をチャージする。このとき、２次側コイル１１−３には、負方向（図１（ｂ）において下向き）の電圧が印加され、ＭＯＳＦＥＴ４１−３及び４１−４はチャージされない。また、このとき、２次側コイル１１−２及び１１−３に印加される電圧は、帰還回路２２により１次側コイル１１−１に印加される電圧の向きが逆方向になるまで保持されている。
【００２５】
次に、ローレベルの制御信号Ｓｉｇ１がトランジスタ回路１４に入力され、ローレベルの制御信号Ｓｉｇ２がトランジスタ回路１７に入力されると、トランジスタ１３及び１６がオンし、トランジスタ１２及び１５がオフするので、１次側コイル１１−１の両端がどちらも接地されることになり、１次側コイル１１−１に電圧が印加されない。
【００２６】
すると、フルブリッジ回路４０のＭＯＳＦＥＴ４１−１のゲートＧ１及びＭＯＳＦＥＴ４１−２のゲートＧ２をディスチャージする。
次に、ローレベルの制御信号Ｓｉｇ１がトランジスタ回路１４に入力され、ハイレベルの制御信号Ｓｉｇ２がトランジスタ回路１７に入力されると、トランジスタ１２及び１６がオフし、且つ、トランジスタ１３及び１５がオンするので、１次側コイル１１−１の両端間に負方向（図１（ｂ）において下向き）に電圧Ｖｄｄ−２が印加される。
【００２７】
すると、２次側コイル１１−３に正方向の電圧が印加され、フルブリッジ回路４０のＭＯＳＦＥＴ４１−３のゲートＧ３及びＭＯＳＦＥＴ４１−４のゲートＧ４をチャージする。このとき、２次側コイル１１−２には、負方向（図１（ｂ）において下向き）の電圧が印加され、ＭＯＳＦＥＴ４１−１及び４１−２はチャージされない。また、このとき、２次側コイル１１−２及び１１−３に印加される電圧は、帰還回路２２により１次側コイル１１−１に印加される電圧の向きが逆方向になるまで保持されている。
【００２８】
次に、ローレベルの制御信号Ｓｉｇ１がトランジスタ回路１４に入力され、ローレベルの制御信号Ｓｉｇ２がトランジスタ回路１７に入力されると、トランジスタ１３及び１６がオンし、トランジスタ１２及び１５がオフするので、１次側コイル１１−１の両端がどちらも接地されることになり、１次側コイル１１−１に電圧が印加されない。
【００２９】
すると、ＭＯＳＦＥＴ４１−３のゲートＧ３及びＭＯＳＦＥＴ４１−４のゲートＧ４をディスチャージする。
そして、この一連の動作を繰り返すことにより、フルブリッジ回路４０の各ＭＯＳＦＥＴ４１をスイッチングさせる。
【００３０】
また、仮に、何らかの要因でＳｉｇ１とＳｉｇ２の両方がハイレベルになってしまう時は、１次側コイル１１−１の両端のどちらにも電圧Ｖｄｄ−２が印加されることになり、結果として、１次側コイル１１−１には電圧が印加されない。このように、互いに極性の異なる１対のトランジスタからなるトランジスタ回路１４が１次側コイル１１−１の一端に接続され、互いに極性の異なる１対のトランジスタからなるトランジスタ回路１７を１次側コイル１１−１の他端に接続する構成により、ハイレベルのＳｉｇ１及びＳｉｇ２がトランジスタ回路１４及び１７に入力されても２次側コイル１１−２及び１１−３に電圧が印加されないので、フルブリッジ回路４０の各ＭＯＳＦＥＴ４１が同時にオンすることがなくなり、制御信号Ｓｉｇ１及びＳｉｇ２を常に管理する必要がなくなる。
【００３１】
また、各ＭＯＳＦＥＴ４１のゲート電流をパルストランス１１の２次側コイル１１−２及び１１−３側にフィードバックさせる帰還回路２２を設けることにより、１次側コイル１１−１に印加される電圧の方向が逆方向になるまで、２次側コイル１１−２及び１１−３側の電圧を保持することができる。これより、たとえ、フルブリッジ回路４０のＭＯＳＦＥＴ４１のスイッチング動作に遅延が生じても、常に、２次側コイル１１−２と２次側コイル１１−３とは逆方向の電圧が印加されるので、フルブリッジ回路４０の全てのＭＯＳＦＥＴ４１が同時にオンすることがなくなり（例えば、ＭＯＳＦＥＴ４１−１と４１−４及び、ＭＯＳＦＥＴ４１−２と４１−３が同時にオンすることが無くなり）、アーム短絡を防止することができる。
【００３２】
また、２次側コイル１１−２及び１１−３の巻線方向を互いに逆方向にすることにより、従来のスイッチング回路駆動回路４３におけるＭＯＳＦＥＴ４１のディスチャージ用のＦＥＴ４８〜５１が必要なくなるので、回路構成を簡略化することができ、その分、コストを抑えることができる。
【００３３】
＜第２の実施形態＞
次に、本発明の他の実施形態のスイッチング回路の駆動回路を説明する。
図２（ａ）は、本発明の他の実施形態のスイッチング回路の駆動回路の回路例を示す図である。なお、図１に示す駆動回路１０と同じ構成のものは、同じ符号を付けている。
【００３４】
図２（ａ）に示すように、駆動回路３０は、図１（ａ）又は図４（ａ）に示すフルブリッジ回路４０などを駆動させるため、単一のパルストランス３１を備えている。そして、図２（ｂ）に示すような互いに位相のずれた入力パルス信号としての制御信号Ｓｉｇ１及び制御信号Ｓｉｇ２に従った所定電圧がパルストランス３１に印加されることによって、上記フルブリッジ回路４０のＭＯＳＦＥＴ４１−１及び４１−２とＭＯＳＦＥＴ４１−３及び４１−４とをスイッチングさせている。なお、駆動回路３０の出力端子Ｇ１〜Ｇ４及び出力端子Ｓ１〜Ｓ４は、フルブリッジ回路４０を構成する各ＭＯＳＦＥＴ４１のゲートＧ１〜ゲートＧ４及びソースＳ１〜ソースＳ４にそれぞれ対応し、接続されている。
【００３５】
また、上記駆動回路３０は、制御信号Ｓｉｇ１及びＳｉｇ２が入力されることにより、パルストランス３１の１次側コイル３１−１に所定の電圧を印加させる電圧印加手段３２を備えている。
上記電圧印加手段３２は、一端が１次側コイル３１−１の一端に接続され、他端がスイッチ３２−２の一端に接続されると共に、電源３３の−側に接続されるスイッチ３２−１と、一端が１次側コイル３１−１の他端に接続され、他端がスイッチ３２−１の一端に接続されると共に、電源３３の−側に接続されるスイッチ３２−２とを備えて構成され、電源３３の＋側と１次側コイル３１−１の中点とが接続されている。また、スイッチ３２−１及び３２−２は、その入力信号がハイレベルの時にオンし、ローレベルの時にオフする。
【００３６】
そして、巻き線が正方向（１次側コイル３１−１の巻き線方向と同方向）に巻かれた２次側コイル３１−２（第１の２次側コイル）は、その一端が抵抗１９を介してフルブリッジ回路４０のＭＯＳＦＥＴ４１−１及び４１−２の各ゲートＧ１、Ｇ２に接続されると共に、他端が同ＭＯＳＦＥＴ４１−１及び４１−２の各ソースＳ１、Ｓ２に接続されている。
【００３７】
また、巻き線が負方向（１次側コイル３１−１の巻き線方向と逆方向）に巻かれた２次側コイル３１−３（第２の２次側コイル）は、その一端が抵抗１９を介してフルブリッジ回路４０のＭＯＳＦＥＴ４１−３及び４１−４の各ゲートＧ３、Ｇ４に接続されていると共に、他端が同ＭＯＳＦＥＴ４１−３及び４１−４の各ソースＳ３、Ｓ４に接続されている。
【００３８】
また、上記駆動回路３０は、ダイオード２０及び抵抗２１から構成される帰還回路２２を備えている。この帰還回路２２により、例えば、電流が各ＭＯＳＦＥＴのゲートに振り込まれる時には、その電流は、抵抗１９のみを通って流れ、一方、電流が各ＭＯＳＦＥＴのゲートから引き抜かれる時には、その電流は、抵抗１９と抵抗２１の両方を通って流れる。すなわち、電流の振り込み時と引き抜き時の抵抗値を異ならせている。
【００３９】
次に、上記駆動回路３０の動作を説明する。
例えば、まず、ローレベルの制御信号Ｓｉｇ１がスイッチ３２−１に入力され、ハイレベルの制御信号Ｓｉｇ２がスイッチ３２−２に入力されると、１次側コイル３１−１に正方向（図２において上向き）に電源電圧が印加される。すると、２次側コイル３１−２に正方向に電圧が印加され、フルブリッジ回路４０のＭＯＳＦＥＴ４１−１のゲートＧ１及びＭＯＳＦＥＴ４１−２のゲートＧ２をチャージする。このとき、２次側コイル３１−３には、負方向（図２において下向き）に電圧が印加され、ＭＯＳＦＥＴ４１−３及び４１−４はチャージされない。また、このとき、２次側コイル３１−２及び３１−３に印加される電圧は、帰還回路２２により１次側コイル３１−１に印加される電圧の向きが逆方向になるまで保持されている。
【００４０】
次に、ローレベルの制御信号Ｓｉｇ１がスイッチ３２−１に入力され、ローレベルの制御信号Ｓｉｇ２がスイッチ３２−２に入力されると、スイッチ３２−１及び３２−２がオフするので、１次側コイル３１−１に電源電圧が印加されない。すると、フルブリッジ回路４０のＭＯＳＦＥＴ４１−１のゲートＧ１及びＭＯＳＦＥＴ４１−２のゲートＧ２をディスチャージする。
【００４１】
次に、ハイレベルの制御信号Ｓｉｇ１がスイッチ３２−１に入力され、ローレベルの制御信号Ｓｉｇ２がスイッチ３２−２に入力されると、１次側コイル３１−１に負方向（図２において下向き）に電源電圧が印加される。すると、２次側コイル３１−３に正方向に電圧が印加され、フルブリッジ回路４０のＭＯＳＦＥＴ４１−３のゲートＧ３及びＭＯＳＦＥＴ４１−４のゲートＧ４をチャージする。このとき、２次側コイル３１−２には、負方向（図１（ｂ）において下向き）に電圧が印加され、ＭＯＳＦＥＴ４１−１及び４１−２はチャージされない。また、このとき、２次側コイル３１−２及び３１−３に印加される電圧は、帰還回路２２により１次側コイル３１−１に印加される電圧の向きが逆方向になるまで保持されている。
【００４２】
次に、ローレベルの制御信号Ｓｉｇ１がスイッチ３２−１に入力され、ローレベルの制御信号Ｓｉｇ２がスイッチ３２−２に入力されると、スイッチ３２−１及び３２−２がオフするので、１次側コイル３１−１に電源電圧が印加されない。すると、フルブリッジ回路４０のＭＯＳＦＥＴ４１−３のゲートＧ３及びＭＯＳＦＥＴ４１−４のゲートＧ４をディスチャージする。
【００４３】
そして、この一連の動作を繰り返すことにより、フルブリッジ回路４０の各ＭＯＳＦＥＴ４１をスイッチングさせる。
また、仮に、何らかの要因でＳｉｇ１とＳｉｇ２の両方がハイレベルになってしまう時は、１次側コイル３１−１には電源電圧が印加されない。
【００４４】
このように、駆動回路３０の１次側コイル３１−１側に、図２（ａ）に示すような電圧印加手段３２を設けることにより、スイッチ３２−１及び３２−２に同時にハイレベルの制御信号Ｓｉｇ１及びＳｉｇ２が入力しても、電源電圧が１次側コイル３１−１に印加されない。これより、フルブリッジ回路４０の各ＭＯＳＦＥＴ４１が同時にオンすることがなくなり、制御信号Ｓｉｇ１及びＳｉｇ２を常に管理する必要がなくなる。
【００４５】
また、各ＭＯＳＦＥＴ４１のゲート電流をパルストランス３１の２次側コイル３１−２及び３１−３側にフィードバックさせる帰還回路２２を設けることにより、１次側コイル３１−１に印加される電圧の方向が逆方向となるまで、２次側コイル３１−２及び３１−３側の電圧を保持することができる。これより、フルブリッジ回路４０のＭＯＳＦＥＴ４１のスイッチング動作に遅延が生じても、常に、２次側コイル３１−２と２次側コイル３１−３とは逆方向の電圧が印加されるので、フルブリッジ回路４０の全てのＭＯＳＦＥＴ４１が同時にオンすることがことなくなり（例えば、ＭＯＳＦＥＴ４１−１と４１−４及び、ＭＯＳＦＥＴ４１−２と４１−３が同時にオンすることが無くなり）、アーム短絡を防止することができる。
【００４６】
また、２次側コイル３１−２及び３１−３の巻き線方向を互いに逆方向にすることにより、従来のスイッチング回路駆動回路４３におけるＭＯＳＦＥＴ４１のディスチャージ用のＦＥＴ４８〜５１が必要なくなるので、回路構成を簡略化することができ、その分、コストを抑えることができる。
【００４７】
＜その他の実施形態＞
本発明は、上記実施の形態に限定されるものではなく、各請求項に記載した範囲において、種々の構成を採用可能である。例えば、以下のような構成変更も可能である。
【００４８】
（１）上記実施形態では、スイッチング回路駆動回路１０又は３０の接続先であるスイッチング回路をフルブリッジ回路４０としているが、図３（ａ）に示すような２つのＭＯＳＦＥＴ３５及び３６から構成されるハーフブリッジ回路又はプッシュプル回路としてもよい。
【００４９】
（２）また、スイッチング回路が図３（ａ）に示すようなハーフブリッジ回路又はプッシュプル回路の場合、図３（ｂ）に示すように、巻き線方向が互いに逆方向である２つの２次側コイル３７及び３８で、スイッチング回路駆動回路を構成してもよい。なお、各２次側コイル３７及び３８の出力端は、ハーフブリッジ回路又はプッシュプル回路におけるＭＯＳＦＥＴ３５のゲートＧ５及びソースＳ５と、ＭＯＳＦＥＴ３６のゲートＧ６及びソースＳ６とにそれぞれ接続されている。
【００５０】
（３）また、スイッチング回路が図３（ａ）に示すようなハーフブリッジ回路又はプッシュプル回路の場合で、且つ、スイッチング回路駆動回路１０又は３０を使用する場合、２次側コイル１１−２又は３１−２の上側のパルストランス（Ｇ１及びＳ１の端子に接続されるパルストランス）及び２次側コイル１１−３又は３１−３の下側のパルストランス（Ｇ４及びＳ４に接続されるパルストランス）だけを使用するようにしてもよい。
【００５１】
（４）また、スイッチング回路が図３（ａ）に示すようなハーフブリッジ回路又はプッシュプル回路の場合で、且つ、スイッチング回路駆動回路１０又は３０を使用する場合、２次側コイル１１−２又は３１−２の下側のパルストランス（Ｇ２及びＳ２の端子に接続されるパルストランス）及び２次側コイル１１−３又は３１−３の上側のパルストランス（Ｇ３及びＳ３の端子に接続されるパルストランス）だけを使用するようにしてもよい。
【００５２】
（５）また、上記実施形態では、電圧印加手段１８を構成するスイッチング素子にトランジスタを採用しているが、例えば、ＭＯＳＦＥＴなど他のスイッチング素子を採用してもよい。
【００５３】
【発明の効果】
以上、本発明のスイッチング回路の駆動回路は、互いに極性の異なる１対のトランジスタからなるトランジスタ対が１次側コイルの一端に接続され、互いに極性の異なる１対のトランジスタからなるトランジスタ対が１次側コイルの他端に接続される構成なので、同じレベルの入力パルス信号が各トランジスタ対に入力されても１次側コイルに電圧が印加されないので、２次側コイルにも電圧が印加されない。これより、スイッチング回路の各スイッチング素子が同時にオンすることがなくなり、入力パルス信号を常に管理する必要がなくなる。
【００５４】
また、スイッチング回路の各スイッチング素子にそれぞれ対応する２次側コイルの巻線の方向を異ならせることにより、ディスチャージ用のスイッチング素子が必要なくなるので、回路構成を簡略化することができ、その分、コストを抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施形態のスイッチング回路の駆動回路の回路例を示す図である。
【図２】本発明の他の実施形態のスイッチング回路の駆動回路の回路例を示す図である。
【図３】スイッチング回路の駆動回路に接続される回路例を示す図である。
【図４】従来のスイッチング回路の駆動回路を示す図である。
【符号の説明】
１０  駆動回路
１１  パルストランス
１１−１  １次側コイル
１１−２、１１−３  ２次側コイル
１２、１３、１５、１６  トランジスタ
１４、１７  トランジスタ回路
１８  電圧印加手段
１９、２１  抵抗
２０  ダイオード
２２  帰還回路
３０  駆動回路
３１  パルストランス
３１−１、３１−２  １次側コイル
３１−３  ２次側コイル
３２  電圧印加手段
３２−１、３２−２  スイッチ
３３  電源
３５、３６  ＭＯＳＦＥＴ
３７、３８  ２次側コイル
４０  フルブリッジ回路
４１−１〜４１−４  ＭＯＳＦＥＴ
４２  コイル
【図１】
2004153882.tif 000003
【図２】
2004153882.tif 000004
【図３】
2004153882.tif 000005
【図４】
2004153882.tif 000006