(57)【要約】【課題】　超高速エミッタ結合論理（ＥＣＬ）フリップ・フロップおよびその動作方法を提供する。【解決手段】　ＥＣＬフリップ・フロップは、データ・レベルよりも高い論理レベルで動作するクロック・レベルを供給する。クロックはデータよりも高い論理レベルで動作するので、クロックに生ずるレベル・シフトは、データのレベル・シフトよりも少ない。したがって、このクロックは、従来のクロック信号と比較すると、忠実度が高い信号を提供する。ＥＣＬフリップ・フロップは、従来のフリップ・フロップよりもかなり高いデータ・レートで動作することができる。【選択図】　図２
2004056829.tif 000002
【特許請求の範囲】
【請求項１】
エミッタ結合論理（ＥＣＬ）フリップ・フロップであって、
　第１電圧レベル範囲においてクロック入力信号を受けるＥＣＬ論理構成要素と、
　第２電圧レベル範囲においてデータ入力信号を受ける差動比較器であって、前記第２電圧レベル範囲が前記第１電圧レベル範囲よりも低い電圧範囲である、差動比較器と、
　前記データ入力信号に対応する入力信号を受けるように動作するマスタ・ラッチ部であって、前記ＥＣＬ論理構成要素および前記差動比較器が協動して、前記入力信号を当該マスタ・ラッチ部に供給し、第１のクロック遷移時に前記入力信号をその出力にラッチする、マスタ・ラッチ部と、
　前記マスタ・ラッチ部から前記入力信号を受けて、第２のクロック遷移時に前記入力信号をその出力にラッチするスレーブ・ラッチ部と、
を備えたエミッタ結合論理フリップ・フロップ。
【請求項２】
請求項１記載のＥＣＬフリップ・フロップにおいて、前記第１電圧レベル範囲が、接地よりも低い単一のＥＣＬ論理レベルであり、前記第２電圧レベル範囲が接地よりも低い２つのＥＣＬ論理レベルであるＥＣＬフリップ・フロップ。
【請求項３】
請求項１記載のＥＣＬフリップ・フロップにおいて、前記第１電圧レベル範囲が、接地よりも低い単一のＥＣＬ論理レベルであり、前記第２電圧レベル範囲が接地よりも低い３つのＥＣＬ論理レベルであるＥＣＬフリップ・フロップ。
【請求項４】
請求項１記載のＥＣＬフリップ・フロップにおいて、前記差動比較器が、閉ループ差動比較器であるＥＣＬフリップ・フロップ。
【請求項５】
請求項１記載のＥＣＬフリップ・フロップにおいて、前記ＥＣＬ論理構成要素が、第１トランジスタおよび第２トランジスタを有する第１差動比較器と、第１トランジスタおよび第２トランジスタを有する第２差動比較器とを備え、前記第１トランジスタの状態を前記クロック入力信号の負レールによって制御し、前記第２トランジスタの状態を前記クロック入力信号の正レールによって制御するＥＣＬフリップ・フロップ。
【請求項６】
請求項５記載のＥＣＬフリップ・フロップにおいて、前記第１差動比較器の第２トランジスタのコレクタが、第１ノードにおいて第１抵抗に結合され、前記第２差動比較器の第２トランジスタが、第２ノードにおいて第２抵抗に結合され、前記第１および第２抵抗が前記第１ノードおよび前記第２ノードを接地に接続し、前記第１ノードおよび前記第２ノードが前記入力信号を前記マスタ・ラッチ部に供給するＥＣＬフリップ・フロップ。
【請求項７】
請求項１記載のＥＣＬフリップ・フロップにおいて、前記データ入力信号が、約３０ＧＨＺないし約６０ＧＨＺの周波数で実行し、前記クロック入力信号が前記データ入力信号の周波数の約２倍の周波数で実行するＥＣＬフリップ・フロップ。
【請求項８】
請求項１記載のＥＣＬフリップ・フロップであって、燐化インジウム（ＩｎＰ）から製造されるＥＣＬフリップ・フロップ。
【請求項９】
請求項１記載のＥＣＬフリップ・フロップであって、砒化ガリウム（ＧａＡ）から製造されるＥＣＬフリップ・フロップ。
【請求項１０】
請求項１記載のＥＣＬフリップ・フロップであって、Ｄ型フリップ・フロップであるＥＣＬフリップ・フロップ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、一般的には電気回路に関し、更に特定すれば、超高速フリップ・フロップに関する。
【背景技術】
【０００２】
　最近のディジタル・システムにおける重大な制約の１つに、データをあるポイントから別のポイントに転送可能なレートがある。例えば、信号の周波数が１００ＭＨＺを超過する場合もある高速計算機システムでは、エミッタ結合ロジック（ＥＣＬ：emitter coupled logic）または電流モード・ロジック（ＣＭＬ:current mode logic）が多くの場合使われている。ＥＣＬは、能動デバイスが飽和領域以外で動作するように構成されているので、現在最も速いロジックの形態である。ＥＣＬは、論理信号振幅(swing)が比較的小さくなるように構成することによって、一層の高速化を可能にする。種々の負荷および寄生容量の充電および放電に要する時間は、非常に短い。ＥＣＬ回路は、ビット・レートの上昇には論理回路の動作速度上昇が必要となる電気通信用途のような、高速用途において優先的に選択されることが多い。これらの用途では、多くの場合フリップ・フロップ・デバイスを用いてデータを高速で転送する。
【０００３】
　ＥＣＬは他の形態のロジックと比較すると非常に高速であるが、なおもそれ自体の制約がある。加えて、デバイスを構成する材料（例えば、燐化インジウム（ＩｎＰ）、砒化ガリウム（ＧａＡ）、シリコン（Ｓｉ））にもある種の制約がある。現在、砒化ガリウム（ＧａＡ）デバイスは、約１００ギガヘルツ（ＧＨＺ）までの周波数で動作可能であり、燐化インジウム（ＩｎＰ）デバイスは、約３００ＧＨｚまでの周波数で動作可能である。砒化ガリウム（ＧａＡ）デバイスおよび燐化インジウム（ＩｎＰ）デバイスは、ワイヤレスおよび光ファイバ伝送の用途で広く用いられている。デバイスが材料の上位範囲において動作し始めると、フリップ・フロップのようなデバイスは発振し始め、適正に動作しなくなる。ＥＣＬデバイスは、エミッタ・フォロワ・デバイスの使用を基本としているので、ＥＣＬデバイスは、数個の異なる論理レベルで動作し、これらのレベルは１つ以上のダイオード降下(ドロップ)（例えば、約０．８ボルト間隔）によって分離されているのが通例である。レベルが異なる論理レベルにシフトすると、ＥＣＬデバイスの動作に更に遅れが生じる可能性があり、このためにＥＣＬデバイスの動作速度に影響を及ぼす虞れがある。
【０００４】
　図１は、マスタ・ラッチ部１６およびスレーブ・ラッチ部１８を有する従来のＥＣＬフリップ・フロップ１０を示す。マスタ・ラッチ部１６およびスレーブ・ラッチ部１８は、交互に保持状態およびラッチ状態となる。差動データ入力（データ（＋）およびデータ（−））が、ＥＣＬ論理構成要素１４に結合されている開ループ差動増幅器１２に供給される。差動データ入力のレベルは、例えば、単一のエミッタ・フォロワ（図示せず）を通じて、接地（グラウンド）から第１論理レベル（例えば、−０．８Ｖないし−１．６Ｖ）にシフトされる。次いで、差動データ入力は、第１ロジック・レベルにおいて論理高（ハイ）および論理低（ロー）の間で遷移する。ＥＣＬ論理構成要素１４は、差動クロック入力信号（ＣＬＫ（＋）およびＣＬＫ（−））も受け取る。クロック入力のレベルは、例えば、３つのカスケード接続されたエミッタ・フォロワ（図示せず）を通じて、接地から第３論理レベル（例えば、−２．４Ｖないし−３．２Ｖ）にシフトされる。次いで、差動クロック入力信号は、第３論理レベルにおいて、論理高および論理低の間で遷移する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　開ループ差動増幅器１２は、ＥＣＬロジック構成要素１４と協動し、フリップ・フロップ１０のマスタ・ラッチ部１６およびスレーブ・ラッチ部１８を介してのデータ入力のデータ遷移をラッチする。クロック信号の周波数は、フリップ・フロップ１０の適正な動作を得るためには、データ・レートの周波数の約２倍でなければならない。非常に高い周波数（例えば、３０ないし６０ＧＨＺ）でフリップ・フロップ１０を経由してデータを送信すると、３つのカスケード接続したエミッタ・フォロワによるクロックのレベル・シフトのために、安定性の問題が生じ、フリップ・フロップが発振し適正に動作しない原因となる。したがって、フリップ・フロップの動作速度が制限されることになる。
【課題を解決するための手段】
【０００６】
　本発明のいくつかの態様に関する基本的な理解が得られるように、以下に本発明の簡略化した概要を提示する。この概要は本発明の広範な要約ではない。これは、本発明の主要な即ち重要な要素を特定することも、本発明の範囲を確定することも意図していない。その唯一の目的は、後に提示する更に詳細な説明に関する導入部として、簡略化した形で本発明の概念の一部を提示することである。
【０００７】
　本発明は、超高速ＥＣＬフリップ・フロップ、およびその動作方法に関する。高周波差動クロック信号を超高速ＥＣＬフリップ・フロップに供給する前に、そのレベルを第１ＥＣＬレベル、即ち、電圧レベル範囲にシフトする。データ信号を超高速ＥＣＬフリップ・フロップに供給する前に、そのレベルを第２または第３ＥＣＬ論理レベル、即ち、第２または第３電圧レベル範囲にシフトする。ＥＣＬ論理コンポーネントは、第１論理レベルにおいてクロック機能を実行し、一方第２または第３論理レベルにおいて閉ループ差動増幅器にデータを供給する。ＥＣＬ論理コンポーネントおよび閉ループ差動増幅器は、協動して、超高速ＥＣＬフリップ・フロップのマスタ・ラッチ部にデータ信号をクロックイン(clock in)する。マスタ・ラッチ部は、所望の論理レベルで、ＥＣＬ論理構成要素および閉ループ差動増幅器と相互作用するように設計されている。次いで、データ信号は、ＥＣＬフリップ・フロップのスレーブ・ラッチ部に供給され、次のクロック遷移時に、データ信号はスレーブ・ラッチ部の出力にラッチされる。
【０００８】
　本発明のＥＣＬフリップ・フロップは、従来のフリップ・フロップ回路よりもかなり高いデータ・レートで動作することができる。例えば、約３０ＧＨＺないし約６０ＧＨＺのデータ・レートを達成することができる。何故なら、クロック入力信号には１つのレベル・シフトしか生じないからである。クロック信号は、データ信号の約２倍の周波数で動作する。したがって、データのレベルをクロック信号よりも低くシフトすることによって、ＥＣＬフリップ・フロップには更に広い帯域幅が与えられる。加えて、閉ループ差動増幅器を設け、データ信号を受け取るようにすることによって、歪みを軽減する。ＥＣＬフリップ・フロップは、種々の異なる材料（燐化インジウム（ＩｎＰ）、砒化ガリウム（ＧａＡ）、シリコン（Ｓｉ））で形成することができ、材料の種類に係わらず、材料の外側帯域幅範囲が、ＥＣＬフリップ・フロップの構成によって拡張される。
【０００９】
　前述の目的および関連する目的を達成するために、以下の説明および添付図面に関連付けて、本発明の例示的な態様をいくつか記載する。しかしながら、これらの態様は、本発明の原理を採用可能な様々の方法の一部を示すに過ぎず、本発明はこのような態様全ておよびその均等物も含むことを意図している。本発明のその他の利点および新規な特徴は、図面と関連付けて検討することにより、以下の本発明の詳細な説明から明白となろう。
【発明を実施するための最良の形態】
【００１０】
　本発明は、超高速ＥＣＬフリップ・フロップ、およびその動作方法を提供する。本発明のＥＣＬフリップ・フロップでは、データ・レベルよりも高い論理レベルで動作するクロック・レベルが得られる。クロックがデータよりも高い論理レベルで動作するので、クロックに生ずるレベル・シフトは、データのレベル・シフトよりも少ない。したがって、クロックは、従来のクロック信号に比較して、忠実度を向上させた信号を供給する。本発明のＥＣＬフリップ・フロップは、従来のフリップ・フロップ回路よりも遥かに高いデータ・レートで動作することができる。ＥＣＬフリップ・フロップは、種々の異なる材料（燐化インジウム（ＩｎＰ）、砒化ガリウム（ＧａＡ）、シリコン（Ｓｉ））で形成することができ、これらの材料の外側帯域幅範囲(outer bandwidth range)は、材料の種類には無関係に、ＥＣＬフリップ・フロップの構成によって拡張される。
【００１１】
　図２は、本発明の一態様によるＥＣＬフリップ・フロップ３０（例えば、ＥＣＬ　Ｄ−フリップ・フロップ）を示す。ＥＣＬフリップ・フロップ３０は、マスタ・ラッチ部３６およびスレーブ・ラッチ部３８を含む。マスタ・ラッチ部３６およびスレーブ・ラッチ部３８は、交互に保持状態およびラッチ状態となる。差動データ入力信号（データ（＋）およびデータ（−））が、ＥＣＬ論理構成要素３４に結合されている開ループ差動増幅器３２に供給される。差動データ入力信号のレベルは、少なくとも２つのレベル・シフタ４２（例えば、２つのカスケード接続したエミッタ・フォロワ）を用いて、第２ＥＣＬ論理レベル（例えば、−１．６ｖないし−２．４ｖ）即ち第２電圧範囲、または第３ＥＣＬ論理レベル（例えば、−２．４ｖないし−３．２ｖ）即ち第３電圧範囲に、接地からシフトされる。次に、差動データ入力信号は、第２または第３ＥＣＬ論理レベルの論理高および論理低の間で、高い周波数で（例えば、５０ＧＨＺ）で遷移する。
【００１２】
　ＥＣＬ論理構成要素３４は、差動クロック入力信号（ＣＬＫ（＋）およびＣＬＫ（−））も受け取る。差動クロック入力信号は、レベル・シフタ４０（例えば、単一のエミッタ・フォロワ）によって、接地から第１ＥＣＬ論理レベル（例えば、−０．８ｖないし−１．６ｖ）即ち第１電圧範囲にシフトされる。次いで、クロック入力は、第１ＥＣＬ論理レベルの論理高および論理低間で、データ入力信号の周波数の約２倍の周波数（例えば、１００ＧＨＺ）で遷移する。開ループ差動増幅器３２は、ＥＣＬロジック３４と協動して、フリップ・フロップ３０のマスタ・ラッチ部３６およびスレーブ・ラッチ部３８を介してデータ入力信号のデータ遷移をラッチする。データがフリップ・フロップ３０を経由して非常に高い周波数（例えば、３０ないし６０ＧＨＺ）で送信される際、クロック入力は単一のエミッタ・フォロワによるレベル・シフトのみを受ける。これによって、クロックの遅延を低減し、回路全体の性能の安定性を向上させる。データ入力論理レベルは、クロック論理レベルよりも低いので、ロジックの安定性に影響を与えない。何故なら、データ入力信号の遷移は、クロック入力信号の周波数の約半分で行われるからである。
【００１３】
　図３は、本発明の別の態様によるＥＣＬフリップ・フロップ５０の概略ブロック図である。ＥＣＬフリップ・フロップ５０は、マスタ・ラッチ部５２およびスレーブ・ラッチ部５４を含む。マスタ・ラッチ部５２およびスレーブ・ラッチ部５４は、交互に保持状態およびラッチ状態となる。差動データ入力信号（データ（＋）およびデータ（−））が、閉ループ差動増幅器５６に供給される。閉ループ差動増幅器５６は、帯域幅を拡張し、フィードバックを採用することによってデータ波形に生ずる歪みを低減させる。閉ループ差動増幅器５６は、データ波形を線形化し、非常に高い周波数において従来の開ループ差動増幅器に伴うデータ波形の歪みを軽減する。差動データ入力信号のレベルは、カスケード接続したエミッタ・フォロワ（図示せず）によって、接地から第２論理レベルまたは第３論理レベルにシフトされる。次いで、差動データ入力信号は、第２または第３論理レベルの論理高および論理低間で、高い周波数で遷移する。
【００１４】
　データ・キックバック電流(data kickback current)は、開ループ差動増幅器への開ループ・データ入力を充電および放電するために必要な電流の中にあり、閉ループ差動増幅器５６を採用することによって著しく減少する。キックバック電流が発生するのは、開ループ差動対が、立ち上がりおよび立ち下がり時間の制約のために拡張されるときである。データ・キックバック電流は、入力データ波形に歪みを生じさせる。この歪みを低減するために、閉ループ差動増幅器５６を採用する。何故なら、入力電流を制御し決定することができるからである。出力波形の歪みは、個々の技術の帯域幅限界、またはＥＣＬフリップ・フロップを製作する材料に原因がある。閉ループ差動増幅器５６は、開ループ対閉ループ関数の固有の特性によって、この帯域幅限界を延長する。その結果、閉ループ差動増幅器５６は、忠実度が高い低歪み波形を生成する。
【００１５】
　閉ループ増幅器５６は、ＥＣＬ論理構成要素５８に結合されている。ＥＣＬ論理構成要素５８は、第１差動対６０および第２差動対６２で構成されている。第１差動対６０は、トランジスタＱ１およびトランジスタＱ２を含み、第２差動対６２は、トランジスタＱ３およびトランジスタＱ４を含む。トランジスタＱ１〜Ｑ４は、バイポーラ接合トランジスタ（ＢＪＴ：bipolar junction transistor）である。トランジスタＱ２のコレクタは、第１ノードＮ１を介して抵抗Ｒ１に接続されており、トランジスタＱ４のコレクタは、第２ノードＮ２を介して抵抗Ｒ２に結合されている。抵抗Ｒ１および抵抗Ｒ２は、接地にも接続されている。トランジスタＱ１のベースおよびトランジスタＱ３のベースは、負レール・クロック入力信号ＣＬＫ（−）を受け取り、一方トランジスタＱ２のベースおよびトランジスタＱ４のベースは正レール・トラック入力信号ＣＬＫ（＋）を受け取る。正レール・クロック入力信号ＣＬＫ（＋）および負レール・クロック入力信号ＣＬＫ（−）のレベルは、例えば、単一のエミッタ・フォロワ（図示せず）によって、接地から第１論理レベル（例えば、−０．８ｖないし−１．６ｖ）にシフトされ、差動クロック入力信号を供給する。差動クロック入力信号は、第１論理レベルの論理高および論理低間で遷移する。正レール・クロック入力信号ＣＬＫ（＋）は、マスタ・ラッチ部５２およびスレーブ・ラッチ部５４の負クロック・レールに供給され、一方負レール・クロック入力信号ＣＬＫ（−）は、マスタ・ラッチ部５２およびスレーブ・ラッチ部５４の正クロック・レールに供給される。これは、閉ループ差動増幅器５６内にフィードバックを設けることに起因する反転があるからである。
【００１６】
　正レール・クロック入力信号ＣＬＫ（＋）および負レール・クロック入力信号ＣＬＫ（−）は、フリップ・フロップ５０のマスタ・ラッチ部５２およびスレーブ・ラッチ部５４による差動データ入力信号のデータ遷移をラッチする。例えば、データ（＋）が低で、データ（−）が高の場合、電流は、閉ループ差動増幅器５６の端子Ｔ１を通過しないが、閉ループ差動増幅器５６の端子Ｔ２を通過する。差動クロック入力信号が交番するに伴って、トランジスタＱ１およびＱ２は「オン」および「オフ」状態に交互に切り替わり、トランジスタＱ３およびＱ４も「オン」および「オフ」状態に交互に切り替わる。クロックが正に遷移するとき、Ｑ２およびＱ４は「オン」状態となり、電流は、データ遷移の状態に関連する端子Ｔ１またはＴ２のいずれかに流れる電流に基づいて、これらのトランジスタの一方に流れる。
【００１７】
　例えば、クロックが正に遷移するときに電流が端子Ｔ１に流れていると、電流はトランジスタＱ２および抵抗Ｒ１を流れ、ノードＮ１をノードＮ２よりも低い電圧レベルに引き下げる。何故なら、端子Ｔ２およびトランジスタＱ４には電流が流れないからである。したがって、ＤＭ（＋）の電位はＤＭ（−）よりも高いので、論理高がマスタ・ラッチ部５４に供給される。クロックが正に遷移するときに電流が端子Ｔ２に流れていると、電流はトランジスタＱ４および抵抗Ｒ２を流れ、ノードＮ２をノードＮ１よりも低い電圧レベルに引き下げる。何故なら、端子Ｔ１およびトランジスタＱ２には電流が導通しないからである。したがって、ＤＭ（−）の電位はＤＭ（＋）よりも高いので、論理低がマスタ・ラッチ部に供給される。次いで、データは、フリップ・フロップ５０のマスタ・ラッチ部５２によってラッチされる。これは、スレーブ・ラッチ部５４の入力にラッチされる。次のクロック遷移間に、データはスレーブ部５４の出力にラッチされる。
【００１８】
　図４は、本発明の一態様によるＥＣＬフリップ・フロップ７０の一部の詳細な構成を示す。ＥＣＬフリップ・フロップ７０は、ＥＣＬ論理部７２、閉ループ差動増幅部７４、およびマスタ・ラッチ部７６を含む。閉ループ差動増幅部７４は、トランジスタＱ９およびトランジスタＱ１０から成る差動対を含む。トランジスタＱ９は、フィードバック抵抗Ｒ１０、Ｒ９を含み、トランジスタＱ１０は、フィードバック抵抗Ｒ１１、Ｒ１２を含む。フィードバック抵抗は、非常に高い周波数におけるデータ波形の歪みを軽減する。トランジスタＱ１７および抵抗Ｒ１３によって構成される電流シンク(current sink)７８が、トランジスタＱ９、Ｑ１０のエミッタに結合されている。
【００１９】
　ＥＣＬ論理構成要素７２は、第１差動対および第２差動対で構成されている。第１差動対は、トランジスタＱ５およびトランジスタＱ６を含み、第２差動対は、トランジスタＱ７およびトランジスタＱ８を含む。トランジスタＱ６のコレクタは、第１入力ノードＮ３を介して抵抗Ｒ３に接続されている。トランジスタＱ８のコレクタは、第２入力ノードＮ４を介して抵抗Ｒ５に接続されている。抵抗Ｒ３および抵抗Ｒ５は、それぞれ、ノードＮ３およびノードＮ４を接地に接続する。
【００２０】
　抵抗Ｒ４が、トランジスタＱ５、Ｑ６のエミッタと接地との間に接続されている。抵抗Ｒ７が、トランジスタＱ５、Ｑ６のエミッタと閉ループ差動増幅器７４のトランジスタＱ９のコレクタとの間に接続されている。抵抗Ｒ４、Ｒ７は、トランジスタＱ５およびＱ６のエミッタにおいて、電圧バイアスを与える。抵抗Ｒ６が、トランジスタＱ７、Ｑ８のエミッタと接地との間に接続されている。抵抗Ｒ８が、トランジスタＱ７、Ｑ８のエミッタと閉ループ差動増幅器７４のトランジスタＱ１０のコレクタとの間に接続されている。抵抗Ｒ６、Ｒ８は、トランジスタＱ７、Ｑ８のエミッタに電圧バイアスを与える。
【００２１】
　フリップ・フロップ７０のマスタ・ラッチ部７６は、ノードＮ３、Ｎ４におけるデータ遷移を処理する内部差動対に結合された外部差動対を含む。外部差動対は、トランジスタＱ１１、Ｑ１４で構成され、内部差動対は、トランジスタＱ１２、Ｑ１３で構成されている。フリップ・フロップ７０のマスタ・ラッチ部７６は、トランジスタＱ１５、およびクロッキング（クロック供給）機能を実行するトランジスタＱ１６も含む。トランジスタＱ１８および抵抗Ｒ１４で形成された電流シンク８０が、トランジスタＱ１１のエミッタおよびトランジスタＱ１２のベースに結合され、一方トランジスタＱ２０および抵抗Ｒ１６で形成された電流シンク８４がＱ１４のエミッタおよびＱ１３のベースに結合されている。トランジスタＱ１９および抵抗Ｒ１５で形成された電流シンク８２が、トランジスタＱ１５およびトランジスタＱ１６のエミッタに結合されている。
【００２２】
　通常動作の間、トランジスタＱ６のベースおよびトランジスタＱ８のベースは負レール・クロック入力信号ＣＬＫ（−）を受け取り、トランジスタＱ５、Ｑ７のベースは正レール・クロック入力信号ＣＬＫ（＋）を受け取る。正レール・クロック入力信号ＣＬＫ（＋）および負レール・クロック入力信号ＣＬＫ（−）信号のレベルは、例えば、単一のエミッタ・フォロワ（図示せず）によって、接地から第１論理レベル（例えば、−０．８ｖないし−１．６ｖ）にシフトされる。正レール・クロック入力信号ＣＬＫ（＋）および負レール・クロック入力信号ＣＬＫ（−）信号は、差動クロック入力信号を形成する。差動クロック入力信号は、第１論理レベルの論理高および論理低の間で遷移する。データ入力のレベルは、差動クロック入力信号の論理レベルよりも低い第２論理レベル（例えば、−１．６ないし−２．４）にシフトされる。閉ループ差動増幅器７４がデータを受け取ると、トランジスタＱ９、Ｑ１０は「オン」および「オフ」になり、ＥＣＬ論理構成要素７２からオンになったトランジスタを通るように電流を誘導する。正レール・クロック入力信号ＣＬＫ（＋）および負レール・クロック入力信号ＣＬＫ（−）信号も、相反する論理状態間で遷移し、それぞれ、トランジスタＱ５、Ｑ７を「オン」および「オフ」に、そしてトランジスタＱ６、Ｑ８を「オン」および「オフ」にする。
【００２３】
　トランジスタＱ６、Ｑ８が「オン」のときに、結合されている各トランジスタＱ９、Ｑ１０がデータ状態に基づいて「オン」になると、「オン」になったトランジスタを通るように電流を誘導し、こうしてノードＮ３、Ｎ４の一方に接地よりも低い電圧を供給する。このように、ノードＮ３、Ｎ４における電圧レベルに基づいて、一方の差動論理状態が得られる。例えば、ノードＮ３の電圧がノードＮ４よりも低い場合、データは論理低となり、一方ノードＮ３の電圧がノードＮ４よりも高い場合、データは論理高となる。次いで、フリップ・フロップ７０のマスタ・ラッチ部７６にデータが供給される。フリップ・フロップ７０のマスタ・ラッチ部７６は、第２論理レベルにおいてＥＣＬ論理構成要素７２からのデータを受け入れ、第１論理レベルにおいて差動クロック入力信号を受け入れるように動作する。Ｑ１５およびＱ１６から成る差動対は、クロック入力信号を受け取り、差動クロック入力信号によって制御される相反する状態間で、「オン」および「オフ」となる。外部差動対および内部作動対は、ノードＮ３、Ｎ４からの差動データ入力信号を受け、該当するトランジスタを「オン」にして出力データを出力ノード「Ａ」および出力ノード「Ｂ」に供給する。出力ノード「Ａ」および出力ノード「Ｂ」に関連する論理状態は、差動クロック入力信号の遷移時に、ラッチされる。
【００２４】
　図５は、図４のＥＣＬフリップ・フロップのスレーブ部９０の詳細な構成を示す。スレーブ部９０は、ＥＣＬフリップ・フロップ７０のマスタ・ラッチ部７６からデータ入力信号「Ａ」およびデータ入力信号「Ｂ」を受ける第１差動対９２と、差動クロック入力信号（ＣＬＫ（＋）およびＣＬＫ（−））を受ける第２差動対９４とを含む。第１差動対９２は、ベースがＢ入力信号に結合されているトランジスタＱ２１と、ベースがＡ入力信号に結合されているトランジスタＱ２２とで構成されている。トランジスタＱ２１のコレクタは、ノードＮ５を介して抵抗Ｒ１６に結合され、トランジスタＱ２２のコレクタは、ノードＮ６を介して抵抗Ｒ１７に結合されている。抵抗Ｒ１６は、ノードＮ５を接地に結合し、抵抗Ｒ１７はノードＮ６を接地に結合する。第２差動対９４は、ベースが正レール・クロック入力信号ＣＬＫ（＋）に結合されているトランジスタＱ３５と、ベースが負レール・クロック入力信号ＣＬＫ（−）に結合されているトランジスタＱ３６とで構成されている。トランジスタＱ３２および抵抗Ｒ１８で形成された電流シンク１００が、トランジスタＱ３５、Ｑ３６のエミッタに結合されている。スレーブ・ラッチ部９０は、トランジスタＱ２３、Ｑ２４で構成されたラッチ回路９６と、トランジスタＱ２５、Ｑ２６で構成されたドライバ（駆動）部９８とを含む。
【００２５】
　Ｎ５、Ｎ６の論理状態は、出力ドライバ（駆動）トランジスタＱ２５、Ｑ２６によって与えられ、第１論理レベル（例えば、−０．８ないし−１．６）において差動出力（ＯＵＴL1）が得られる。トランジスタＱ２７、Ｑ２８で構成された第１組のエミッタ・フォロワが、第２論理レベル（例えば、−１．６ないし−２．４）において出力（ＯＵＴL2）を与え、トランジスタＱ２９、Ｑ３０で構成された第２組のエミッタ・フォロワが、第３論理レベル（例えば、−２．４ないし−３．２）において出力（ＯＵＴL3）を与え、トランジスタＱ３１、Ｑ３２で構成された第３組のエミッタ・フォロワが、第４論理レベル（例えば、−２．４ないし−３．２）において出力（ＯＵＴL4）を与える。トランジスタＱ３４および抵抗Ｒ１９で形成された電流シンク１０２、ならびにトランジスタＱ３４および抵抗Ｒ２０で形成された電流シンク１０４が、それぞれ、トランジスタＱ３０、Ｑ３２のエミッタに結合され、全てのエミッタ・フォロワのレベルをシフトするためのシンク電流を与える。
【００２６】
　動作中、差動データ入力信号が入力信号「Ａ」、「Ｂ」に供給され、トランジスタＱ２１またはトランジスタＱ２２のいずれかを「オン」に切り換える。電流は、負レール・クロック入力信号ＣＬＫ（−）が論理高のときに「オン」になるトランジスタＱ３５に引き込まれ、ノードＮ５、Ｎ６に差動データ論理信号を供給する。ノードＮ５、Ｎ６の差動データ論理信号は、正レール・クロック入力信号ＣＬＫ（＋）が論理高を与えるとき、ラッチ回路９６によってラッチされる。また、差動データ信号は駆動トランジスタＱ２５、Ｑ２６にも供給され、ＥＣＬフリップ・フロップ７０のスレーブ・ラッチ部９０の出力としてデータを供給する。
【００２７】
　図６は、本発明の一態様によるＥＣＬフリップ・フロップの種々の信号の電圧対時間のグラフ１００を示す。尚、グラフ１００における信号は理想的な形態で示されており、例示の目的に過ぎないことは認められよう。したがって、過度に高い信号周波数によって、理想的な信号に変動が生じることも、当業者には明白であろう。データ信号１０２は、５０ＧＨＺの周波数における動作に関して例示したものである。また、クロック信号１０４は、１００ＧＨＺ、即ち、データ信号１０２の周波数の２倍で実行する。同様に５０ＧＨＺで供給される出力信号１０４も示されている。出力信号は、クロック信号１０４の正エッジで遷移する。本発明のＥＣＬフリップ・フロップは、５０ＧＨＺのデータ信号および１００ＧＨＺのクロック信号で動作し、高忠実度および低歪みをもたらすことができる。
【００２８】
　以上説明した構造および機能的特徴に鑑み、図７を参照することにより、本発明の種々の態様による方法論を一層良く認識できよう。説明の簡略化の目的のために、順次実行することとして図７の方法論を示しかつ説明するが、本発明は図示の順序に限定される訳ではなく、本発明によれば、ある態様では異なる順序でも可能であり、更にここに図示し説明する以外の態様と同時に行うことも可能であることは、理解され認められよう。更に、本発明の一態様による方法論を実施するために、図示した機構全てが必ずしも必要な訳ではない。
【００２９】
　図７は、本発明の一態様によるＥＣＬフリップ・フロップを動作させるための方法論を示す。この方法論は、２００にて開始し、高周波（例えば、３０〜６０ＧＨＺ）データ信号を供給する。２１０において、高周波クロック信号を供給する。これは、データ信号の２倍の周波数（例えば、６０〜１２０ＧＨＺ）で動作する。２２０において、クロック信号のレベルを、例えば、単一のエミッタ・フォロワによって、第１ＥＣＬ論理レベルにシフトする。２３０において、データ信号のレベルを、例えば、２つのカスケード接続したエミッタ・フォロワまたは３つのカスケード接続したエミッタ・フォロワによって、第２または第３ＥＣＬ論理レベルにシフトする。次に、この方法論は２４０に進む。２４０において、閉ループ差動増幅器を介してデータ信号を供給する。２５０において、閉ループ差動増幅器に結合されているＥＣＬ論理構成要素に、クロック信号を供給する。ＥＣＬ論理構成要素は、クロック機能を実行し、該当する差動データ信号を、ＥＣＬフリップ・フロップのマスタ部に供給する。次に、フリップ・フロップのマスタ部は、２６０において差動データ信号のデータをラッチし、差動信号をＥＣＬフリップ・フロップのスレーブ部の入力に供給する。２７０において、次のクロック信号の遷移を受け取ったときに、フリップ・フロップのスレーブ部は、差動データ信号をスレーブ部の出力にラッチする。
【００３０】
　以上説明した中には、本発明の実施態様の例が含まれる。勿論、本発明を説明する目的のために、考えられ得るあらゆる構成要素または方法論の組み合わせを記載することは不可能であるが、本発明では更に多くの組み合わせや置換が可能であることは、当業者には認められよう。したがって、本発明は、特許請求の範囲の精神およびその範囲に該当する改変、変更および変形全てを包含することを意図するものである。
【図面の簡単な説明】
【００３１】
【図１】図１は、従来のＥＣＬフリップ・フロップの概略ブロック図を示す。
【図２】図２は、本発明の一態様によるＥＣＬフリップ・フロップの概略ブロック図を示す。
【図３】図３は、本発明の一態様による閉ループ差動増幅器を用いたＥＣＬフリップ・フロップの概略ブロック図を示す。
【図４】図４は、本発明の一態様によるＥＣＬフリップ・フロップのマスタ・ラッチ部の詳細な構成図を示す。
【図５】図５は、本発明の一態様によるＥＣＬフリップ・フロップのスレーブ・ラッチ部の詳細な構成図を示す。
【図６】図６は、本発明の一態様によるＥＣＬフリップ・フロップの種々の信号の電圧対時間の関係を示すグラフである。
【図７】図７は、本発明の一態様によるＥＣＬフリップ・フロップを動作させるための方法論のフロー図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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