(57)【要約】【課題】高電圧バイアスに安定的に動作するＮＡＮＤ型フラッシュメモリ素子の二重接合領域及びこれを用いた転送トランジスタの形成方法を提供すること。【解決手段】構造物層が形成された半導体基板に対し、低濃度イオン注入工程を行って、前記構造物層の間に露出される前記半導体基板に低濃度接合領域を形成する段階と、全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、高濃度イオン注入工程を行って、前記コンタクトホールを介して露出される前記低濃度接合領域の一部に高濃度接合領域を形成する段階とを含む。【選択図】　　　　図９
2004056066.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）構造物層が形成された半導体基板に対し、低濃度イオン注入工程を行って、前記構造物層の間に露出される前記半導体基板に低濃度接合領域を形成する段階と、
（ｂ）全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、
（ｃ）高濃度イオン注入工程を行って、前記コンタクトホールによって露出される前記低濃度接合領域の一部に高濃度接合領域を形成する段階とを含むことを特徴とする二重接合領域の形成方法。
【請求項２】
前記低濃度イオン注入工程は、リン（Ｐ）またはヒ素（Ａｓ）イオンを用いてドーズ量を１Ｅ１０ｉｏｎｓ／ｃｍ２以上、且つ１Ｅ１３ｉｏｎｓ／ｃｍ２以下の範囲とし、イオン注入エネルギーを５０ＫｅＶ以上、且つ９０ＫｅＶ以下の範囲として実施することを特徴とする請求項１記載の二重接合領域の形成方法。
【請求項３】
前記（ａ）段階後、前記低濃度接合領域に対し、ファーネス方式または急速熱処理方式を用いた熱処理工程を行う段階をさらに含むことを特徴とする請求項１記載の二重接合領域の形成方法。
【請求項４】
前記ファーネス方式または急速熱処理方式は、Ｏ２、Ｎ２またはＯ２とＮ２が混合された混合ガス雰囲気中で実施することを特徴とする請求項３記載の二重接合領域の形成方法。
【請求項５】
前記ファーネス方式は、Ｏ２ガス雰囲気中で、温度を７５０℃以上、且つ９５０℃以下の範囲とし、工程時間を１０分以上、且つ８時間以下として実施することを特徴とする請求項３記載の二重接合領域の形成方法。
【請求項６】
前記ファーネス方式は、Ｎ２ガス雰囲気中で、温度を６００℃以上、且つ９５０℃以下の範囲とし、工程時間を１０分以上、且つ８時間以下として実施することを特徴とする請求項３記載の二重接合領域の形成方法。
【請求項７】
前記ファーネス方式は、Ｏ２：Ｎ２が１０ＳＬＭ：０．５ＳＬＭで混合された混合ガス雰囲気中で、温度を６００℃以上、且つ９５０℃以下の範囲とし、工程時間を１０分以上、且つ８時間以下として実施することを特徴とする請求項３記載の二重接合領域の形成方法。
【請求項８】
前記急速熱処理方式は、Ｏ２ガス雰囲気中で、温度上昇率を１０℃／Ｍｉｎ以上、且つ５０℃／Ｍｉｎ以下とし、最終温度を８５０℃以上、且つ９５０℃以下の範囲とし、工程時間を５秒以上、且つ１０分以下として実施することを特徴とする請求項３記載の二重接合領域の形成方法。
【請求項９】
前記急速熱処理方式は、Ｎ２ガス雰囲気中で、温度上昇率を１０℃／Ｍｉｎ以上、且つ５０℃／Ｍｉｎ以下とし、最終温度を６００℃以上、且つ９５０℃以下の範囲とし、工程時間を５秒以上、且つ１０分以下として実施することを特徴とする請求項３記載の二重接合領域の形成方法。
【請求項１０】
前記急速熱処理方式は、Ｏ２：Ｎ２が１０ＳＬＭ：０．５ＳＬＭで混合された混合ガス雰囲気中で、温度上昇率を１０℃／Ｍｉｎ以上、且つ５０℃／Ｍｉｎ以下とし、最終温度を８５０℃以上、且つ９５０℃以下の範囲とし、工程時間を５秒以上、且つ１０分以下として実施することを特徴とする請求項３記載の二重接合領域の形成方法。
【請求項１１】
前記高濃度イオン注入工程は、リン（Ｐ）またはヒ素（Ａｓ）イオンを用いてドーズ量を１Ｅ１２ｉｏｎｓ／ｃｍ２以上、且つ５Ｅ１５ｉｏｎｓ／ｃｍ２以下の範囲とし、イオン注入エネルギーを５ＫｅＶ以上、且つ４０ＫｅＶ以下の範囲として実施することを請求項１記載の二重接合領域の形成方法。
【請求項１２】
（ａ）ウェルが形成された半導体基板上にゲート電極を形成する段階と、
（ｂ）低濃度イオン注入工程を実施し、前記半導体基板に低濃度接合領域を形成する段階と、
（ｃ）全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、
（ｄ）高濃度イオン注入工程を実施し、前記コンタクトホールによって露出される前記低濃度接合領域に高濃度接合領域を形成する段階とを含むことを特徴とする転送トランジスタの形成方法。
【請求項１３】
前記ゲート電極はゲート酸化膜とポリシリコン層の積層構造からなることを特徴とする請求項１２記載の転送トランジスタの形成方法。
【請求項１４】
前記ゲート酸化膜はシリコン酸化膜、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層構造、またはシリコン酸化膜と窒化膜の積層構造からなることを特徴とする請求項１３記載の転送トランジスタの形成方法。
【請求項１５】
前記ゲート酸化膜は、後続の高電圧バイアス印加時に破壊されることを考慮し、３００Å以上、且つ５００Å以下の厚さに形成することを特徴とする請求項１３記載の転送トランジスタの形成方法。
【請求項１６】
前記高濃度接合領域はその幅が前記コンタクトホールの幅によって決定されることを特徴とする請求項１２記載の転送トランジスタの形成方法。
【請求項１７】
前記コンタクトホールは後続の上部金属配線と前記高濃度接合領域を電気的に接続するためのコンタクトプラグが形成されることを特徴とする請求項１２記載の転送トランジスタの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、二重接合領域の形成方法及びこれを用いた転送トランジスタの形成方法に関し、特に、高電圧バイアスに安定的に動作するＮＡＮＤ型フラッシュメモリ素子の二重接合領域及びこれを用いた転送トランジスタの形成方法に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型フラッシュメモリ素子は、ＦＮトンネリング（Ｆｏｗｌｅｒ／Ｎｏｒｄｈｅｉｍ　ｔｕｎｎｅｌｉｎｇ）を用いてフローティングゲート内に電子を注入し、注入された電子を取り出す過程によってプログラム及び消去動作を行う。このようなフラッシュメモリ素子のプログラム及び消去動作は、選択されたメモリセルの２つの電極（すなわち、コントロールゲートと基板）間に２０Ｖ以上の高電圧バイアスを印加することにより行われる。
【０００３】
上述したように、高電圧バイアスを選択されたメモリセルに印加するためには、高電圧バイアスを転送（ｔｒａｎｓｆｅｒ）するためのトランジスタ（以下、「転送トランジスタ」という）が必要である。すなわち、選択されたメモリセルのプログラム及び消去動作を緩慢に行うためには、外部から印加される高電圧バイアスを損失なく選択されたメモリセルのワードラインへ転送しなければならず、これにより転送トランジスタが必要となる。
【０００４】
これまで知られた転送トランジスタは、ウェルが形成された基板内に、低濃度ドーピング接合領域（以下、「低濃度接合領域」という）と高濃度ドーピング接合領域（以下、「高濃度接合領域という」からなる二重接合領域（ｄｏｕｂｌｅ　ｊｕｎｃｔｉｏｎ　ｒｅｇｉｏｎ）構造を取っている。このような転送トランジスタの二重接合領域の製造方法は図１乃至図３に示されている通りである。
【０００５】
図１を参照すると、半導体基板１０２にはウェル工程によってウェル（図示せず）が形成される。その後、半導体基板１０２上には、所定の蒸着工程及びエッチング工程によって、ゲート酸化膜１０４とポリシリコン層１０６からなる積層構造のゲート電極１０８が形成される。その後、隣接したゲート電極１０８の間に露出される半導体基板１０２には、低濃度イオン注入工程（ｌｏｗ　ｄｏｐｉｎｇ　ｉｍｐｌａｎｔａｔｉｏｎ）によって低濃度接合領域が形成される。
【０００６】
図２を参照すると、ゲート電極１０８の両側壁にはスペーサ１１２が形成される。その後、低濃度接合領域１１０内には、スペーサ１１２をイオン注入マスクとして用いた高濃度イオン注入工程（ｈｉｇｈ　ｄｏｐｉｎｇ　ｉｍｐｌａｎｔａｔｉｏｎ）によって高濃度接合領域１１４が形成される。これにより、半導体基板１０２には、低濃度接合領域１１０と高濃度接合領域１１４からなる二重接合領域１１６が形成される。
【０００７】
図３を参照すると、高濃度接合領域１１４の一部が露出されるように半導体基板１０２上に層間絶縁膜１１８が形成される。その後、露出される高濃度接合領域１１４の一部には、層間絶縁膜１１８をイオン注入マスクとして用いたプラグイオン注入工程によってプラグ接合領域１２０（すなわち、金属配線と接続される領域）が形成される。これにより、二重接合領域１１６とゲート電極１０８を含んだ転送トランジスタが形成される。
【０００８】
ところが、前記のように二重接合領域の構造を有する転送トランジスタは、その特性上、２０Ｖ以上の高電圧バイアスを転送する場合に、半導体基板１０２内のウェルと二重接合領域１１６との間に降伏（ｂｒｅａｋｄｏｗｎ）現象が容易に発生し、転送しようとする高電圧バイアスを正常的に転送し得なくなる。一般に、二重接合領域構造の転送トランジスタは、最高１７Ｖの高電圧バイアスを転送することは可能であると報告されている。ところが、この電圧のみでは選択されたメモリセルのプログラム及び消去動作を効率よく十分行えることができない上、素子特性を低下させる原因になっている。
【０００９】
上述したように、二重接合領域構造の転送トランジスタのウェルと二重接合領域間の降伏現象は、それぞれ異なるドーパントを有する領域のドーピング濃度差が大きければ大きいほど、一層容易に発生する。また、ウェルと二重接合領域の高濃度接合領域との距離（図３の「Ｄ」参照）が近いほどアバランシェ降伏（Ａｖａｌａｎｃｈｅ　ｂｒｅａｋｄｏｗｎ）現象が容易に発生し、転送しようとする高電圧バイアスを正常的に転送することができない。これは、ウェルと高濃度接合領域との距離が近いほど、高電圧バイアス印加の際に、図４に示した「Ａ」部位のようにウェル領域が高濃度接合領域へ拡散して二重接合領域とウェル領域間の降伏電圧が２０Ｖの高電圧バイアスに耐えられないためである。また、一般に、ゲート酸化膜の厚さ（図４の「Ｔ」参照）は約１５０Å〜２００Å程度であるが、これも２０Ｖの高電圧バイアスに耐えられず破壊される。
【００１０】
【発明が解決しようとする課題】
従って、本発明は、前述した従来の技術の問題点を解決するために創案されたもので、その目的は、高電圧バイアスに安定的に動作する転送トランジスタを形成することにある。
【００１１】
また、本発明の他の目的は、メモリセルのプログラム及び消去動作の効率を改善させることが可能な転送トランジスタを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、構造物層が形成された半導体基板に対し、低濃度イオン注入工程を行って、前記構造物層の間に露出される前記半導体基板に低濃度接合領域を形成する段階と、全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、高濃度イオン注入工程を行って、前記コンタクトホールを介して露出される前記低濃度接合領域の一部に高濃度接合領域を形成する段階とを含む二重接合領域の形成方法を提供する。
【００１３】
また、本発明では、ウェルが形成された半導体基板上にゲート電極を形成する段階と、低濃度イオン注入工程を行って、前記半導体基板に低濃度接合領域を形成する段階と、全体構造上に絶縁膜を蒸着した後、前記低濃度接合領域の一部が露出されるように前記絶縁膜をエッチングしてコンタクトホールを形成する段階と、高濃度イオン注入工程を行って、前記コンタクトホールを介して露出される前記低濃度接合領域の一部に高濃度接合領域を形成する段階とを含む転送トランジスタの形成方法を提供する。
【００１４】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々に変更実現することが可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。一方、添付図において、同一の符号は同一の要素を指し、重複した要素はその説明を省略する。
【００１５】
図５乃至図１０は本発明の好適な実施例に係る二重接合領域構造からなる転送トランジスタの製造方法を説明するために示した断面図であって、その一例として、フラッシュメモリ素子の転送トランジスタの断面図である。
【００１６】
図５を参照すると、一例としてＰ型半導体基板２０２の一定の部位には「ｎ−」不純物のリン（ｐｈｏｓｐｈｏｒｏｕｓ）イオンが注入されてＮウェル（図示せず）が形成される。この際、Ｎウェルを形成するためのイオン注入工程は、Ｎウェルの濃度が最大限低くなるように行われることが好ましい。一方、Ｐ型半導体基板２０２は、半導体基板に対し、ボロンイオンを用いて、ドーズ量を１Ｅ１１ｉｏｎｓ／ｃｍ２とし、イオン注入エネルギーを１５０ＫｅＶとして施されるイオン注入工程によって形成される。
【００１７】
次に、全体構造上にはゲート酸化膜２０４とポリシリコン層２０６が順次蒸着される。この際、ゲート酸化膜２０４はシリコン酸化膜ＳｉＯ２、シリコン窒化膜ＳｉＮ、シリコン酸化膜とシリコン窒化膜の積層構造、またはシリコン酸化膜と窒化膜の積層構造からなる。また、ゲート酸化膜２０４は２０Ｖ以上の高電圧バイアス印加時に破壊に耐えられるように最小限３００Åの厚さ、好ましくは３００Å〜５００Å以上の厚さ（更に好ましくは３００Å以上、且つ５００Å以下の厚さ）に形成される。
【００１８】
その後、全体構造上にはフォトレジスト（図示せず）がコートされた後、フォトマスク（図示せず）を用いた露光工程及び現像工程によってフォトレジストパターン（図示せず）が形成される。
【００１９】
次いで、前記フォトレジストパターンを用いたエッチング工程によってポリシリコン層２０６とゲート酸化膜２０４が順次パターニングされて積層構造のゲート電極２０８が形成される。以後、前記フォトレジストパターンは所定のストリップ工程によって除去される。
【００２０】
図６を参照すると、構造物層となるゲート電極２０８の間に露出される半導体基板２０２には低濃度イオン注入工程によって低濃度接合領域２１０が形成される。たとえば、低濃度イオン注入工程はリン（Ｐ）またはヒ素（Ａｓ）イオンを用いてドーズ量１Ｅ１３ｉｏｎｓ／ｃｍ２以下で実施するが、好ましくは１Ｅ１０ｉｏｎｓ／ｃｍ２以上、且つ１Ｅ１３ｉｏｎｓ／ｃｍ２以下の範囲、例えば５Ｅ１２ｉｏｎｓ／ｃｍ２、５Ｅ１１ｉｏｎｓ／ｃｍ２、１Ｅ１１ｉｏｎｓ／ｃｍ２、１Ｅ１１ｉｏｎｓ／ｃｍ２または１Ｅ１３ｉｏｎｓ／ｃｍ２で実施し、イオン注入エネルギーを９０ＫｅＶ以下で実施するが、好ましくは５０ＫｅＶ以上、且つ９０ＫｅＶ以下の範囲、例えば５０ＫｅＶ、６０ＫｅＶ、７０ＫｅＶ、８０ＫｅＶまたは９０ＫｅＶで実施することが好ましい。
【００２１】
図７を参照すると、低濃度接合領域２１０に注入されたイオンを活性化して拡散させるために、全体構造上に対して熱処理工程（以下、「第１熱処理工程」という）が実施される。第１熱処理工程はファーネス（Ｆｕｒｎａｃｅ）方式または急速熱処理（Ｒａｐｉｄ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｒｏｃｅｓｓ；ＲＴＰ）方式を用いて実施され、酸素Ｏ２、窒素Ｎ２または酸素と窒素が所定の比率で混合された混合ガス雰囲気中で実施される。この際、第１熱処理工程の工程条件は表１の通りである。
【００２２】
【表１】
2004056066.tif 000003
【００２３】
図８を参照すると、全体構造上にはＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）、ＰＥＴＥＯＳ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＴｅｔｒａＥｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）またはＩＰＯ（Ｉｎｔｅｒ　Ｐｏｌｙ　Ｏｘｉｄｅ）からなる層間絶縁膜　（Ｉｎｔｅｒ　Ｌａｙｅｒ　Ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）２１２が蒸着される。
【００２４】
次に、全体構造上にフォトレジスト（図示せず）がコートされた後、フォトマスク（図示せず）を用いた露光工程及び現像工程によって、後続のコンタクトプラグ（すなわち、上部金属配線と高濃度接合領域を電気的に接続する；図示せず）が形成される領域を定義するフォトレジストパターン（図示せず）が形成される。
【００２５】
その後、前記フォトレジストパターンを用いたエッチング工程によって層間絶縁膜２１２がエッチングされ、これにより低濃度接合領域２１０の一部が露出されるようにコンタクトホール２１４が形成される。
【００２６】
図９を参照すると、コンタクトホール２１４を介して露出される低濃度接合領域２１０の一部には、高濃度イオン注入工程によって高濃度接合領域２１６が形成される。例えば、高濃度イオン注入工程はリン（Ｐ）またはヒ素（Ａｓ）イオンを用いてドーズ量５Ｅ１５ｉｏｎｓ／ｃｍ２以下で実施するが、好ましくは１Ｅ１２ｉｏｎｓ／ｃｍ２以上、且つ５Ｅ１５ｉｏｎｓ／ｃｍ２以下の範囲、例えば１Ｅ１２ｉｏｎｓ／ｃｍ２、５Ｅ１２ｉｏｎｓ／ｃｍ２、１Ｅ１３ｉｏｎｓ／ｃｍ２、５Ｅ１３ｉｏｎｓ／ｃｍ２、１Ｅ１４ｉｏｎｓ／ｃｍ２、５Ｅ１４ｉｏｎｓ／ｃｍ２、１Ｅ１５ｉｏｎｓ／ｃｍ２または５Ｅ１５ｉｏｎｓ／ｃｍ２で実施し、イオン注入エネルギーを４０ＫｅＶ以下で実施するが、好ましくは５ＫｅＶ以上、且つ４０ＫｅＶ以下の範囲、例えば５ＫｅＶ、１０ＫｅＶ、１５ＫｅＶ、２０ＫｅＶ、２５ＫｅＶ、３０ＫｅＶ、３５ＫｅＶまたは４０ＫｅＶで実施することが好ましい。
【００２７】
前記工程によって、高濃度接合領域２１６がウェル領域と十分な距離Ｄを維持することが可能なので、高濃度接合領域２１６とウェル領域との間に十分な降伏電圧を得ることができる。従って、高電圧バイアス印加時、この部位における降伏現象は最大限抑制される。高濃度接合領域２１６の幅はコンタクトホール２１４の幅によって決定される。
【００２８】
図１０を参照すると、高濃度接合領域２１６に注入されたイオンを活性化するために、熱処理工程（以下、「第２熱処理工程」という）が実施される。この際、第２熱処理工程は、ファーネス工程、急速熱処理ＲＴＰ工程またはアニール工程で実施され、酸素Ｏ２、窒素Ｎ２または酸素と窒素が所定の比率で混合された混合ガス雰囲気中で行われる。この際、第２熱処理工程の工程条件は表２の通りである。
【００２９】
【表２】
2004056066.tif 000004
【００３０】
上述したように、本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのもので、本発明を制限するものではない。また、当技術分野で通常の知識を有する者であれば、本発明は本発明の技術的思想から外れない範囲内で様々な実施が可能であることを理解できよう。
【００３１】
【発明の効果】
以上説明したように、本発明では、半導体基板にウェルを形成する際、ウェルの濃度が最大限低くなるように考慮してウェルを形成することにより、ウェルと高濃度接合領域間の降伏電圧を最大限獲得して高電圧バイアスに安定的に動作する転送トランジスタを形成することができる。
【００３２】
また、本発明では、ゲート酸化膜の厚さを最小限３００Åの厚さに形成することにより、高電圧バイアス印加時、ゲート酸化膜が破壊されることを抑制して安定的に動作する転送トランジスタを形成することができる。
【００３３】
また、本発明では、低濃度接合領域を形成し、後続のコンタクトプラグを形成するための層間絶縁膜をイオン注入マスクとして用いた高濃度イオン注入工程を行って高濃度接合領域を形成することにより、高濃度接合領域とウェル間の距離を層間絶縁膜に形成されたコンタクトホールの幅によって制御することにより、高濃度接合領域とウェル間の距離を十分確保することができる。
【００３４】
また、本発明では、前記工程によって高濃度接合領域とウェル間の距離を十分確保することにより、高電圧バイアスに安定的に動作する転送トランジスタを形成することができる。
【００３５】
また、本発明では、前記工程によって高濃度接合領域を形成することにより、従来の高濃度イオン注入工程時にマスクとして用いられたゲート電極の両側壁のスペーサを形成する必要がないため、全体工程を単純化することができる。
【００３６】
また、本発明では、前記工程によって高電圧バイアスに安定的に動作する転送トランジスタを形成することにより、メモリセルのプログラム及び消去動作効率を改善させることができる。
【図面の簡単な説明】
【図１】従来の技術に係るＮＡＮＤ型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図２】従来の技術に係るＮＡＮＤ型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図３】従来の技術に係るＮＡＮＤ型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図４】従来の技術によって形成された転送トランジスタの問題点を説明するために示した断面図である。
【図５】本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図６】本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図７】本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図８】本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図９】本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【図１０】本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の転送トランジスタの形成方法を説明するために示した断面図である。
【符号の説明】
１０２、２０２　半導体基板
１０４、２０４　ゲート酸化膜
１０６、２０６　ポリシリコン
１０８、２０８　ゲート電極
１１０、２１０　　低濃度接合領域
１１２　スペーサ
１１４、２１６　高濃度接合領域
１１８、２１２　層間絶縁膜
２１４　コンタクトホール
【図１】
2004056066.tif 000005
【図２】
2004056066.tif 000006
【図３】
2004056066.tif 000007
【図４】
2004056066.tif 000008
【図５】
2004056066.tif 000009
【図６】
2004056066.tif 000010
【図７】
2004056066.tif 000011
【図８】
2004056066.tif 000012
【図９】
2004056066.tif 000013
【図１０】
2004056066.tif 000014