(57)【要約】【課題】従来のデバイス・プロセスのプラットフォームをそのまま使用して製造でき、基板を伝達するノイズを低減できる半導体集積回路及びその半導体基板を提供する。【解決手段】半導体集積回路１において、Ｐ型バルク基板２上の全面にＰ型エピタキシャル層３を設ける。Ｐ型バルク基板２の抵抗率を１０００Ω・ｃｍとし、Ｐ型エピタキシャル層３の厚さを５μｍとし、抵抗率を１０Ω・ｃｍとする。そして、Ｐ型エピタキシャル層３にデジタル部５及びアナログ部６を相互に離隔して設け、デジタル部５にはデジタル回路を形成し、アナログ部６にはアナログ回路を形成する。また、Ｐ型エピタキシャル層３におけるデジタル部５とアナログ部６との間の領域には、Ｐ型バルク基板２まで到達する素子分離領域７を形成する。【選択図】  図１
2004153175.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、この支持基板上の全面に形成され前記支持基板よりも抵抗率が低い半導体層と、この半導体層に相互に電気的に分離されて形成された第１及び第２の回路部と、を有することを特徴とする半導体集積回路。
【請求項２】
前記支持基板の抵抗率が前記半導体層の抵抗率の２０倍以上であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記支持基板の抵抗率が前記半導体層の抵抗率の５０倍以上であることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記半導体層が前記支持基板上にエピタキシャル成長により形成されたものであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記第１の回路部にデジタル回路が形成されており、前記第２の回路部にアナログ回路が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
表面に第１及び第２の回路部が形成されて半導体集積回路を形成する半導体基板において、支持基板と、この支持基板上の全面に形成され前記支持基板よりも抵抗率が低く表面に前記第１及び第２の回路部が相互に電気的に分離されて形成される半導体層と、を有することを特徴とする半導体基板。
【請求項７】
前記支持基板の抵抗率が前記半導体層の抵抗率の２０倍以上であることを特徴とする請求項６に記載の半導体基板。
【請求項８】
前記支持基板の抵抗率が前記半導体層の抵抗率の５０倍以上であることを特徴とする請求項７に記載の半導体基板。
【請求項９】
前記半導体層が前記支持基板上にエピタキシャル成長により形成されたものであることを特徴とする請求項６乃至８のいずれか１項に記載の半導体基板。
【請求項１０】
前記第１の回路部にデジタル回路が形成され、前記第２の回路部にアナログ回路が形成されることを特徴とする請求項６乃至９のいずれか１項に記載の半導体基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ノイズが基板を伝達することを抑制した半導体集積回路及びその半導体基板に関する。
【０００２】
【従来の技術】
従来より、同一基板上にアナログ回路及びデジタル回路を形成するアナログ／デジタル混在型集積回路が開発されている。このアナログ／デジタル混在型集積回路においては、デジタル回路の動作に伴って発生する雑音（ノイズ）が、基板を介してアナログ回路に到達し、アナログ回路が誤動作するという問題がある。また、アナログ回路が大振幅の信号を出力する場合には、このアナログ回路の動作に伴うノイズにより、デジタル回路が誤動作する場合もある。
【０００３】
図３は従来のアナログ／デジタル混在型集積回路を示す断面図である。図３に示すように、この従来の集積回路においては、抵抗率が例えば１０Ω・ｃｍであるＰ型半導体基板１０１が設けられており、このＰ型半導体基板１０１の表面に、デジタル部１０２及びアナログ部１０３が設けられている。デジタル部１０２にはデジタル回路が形成されており、アナログ部１０３にはアナログ回路が形成されている。図３においては、デジタル回路の一部としてｐ＋拡散層１０２ａを図示し、アナログ回路の一部としてｐ＋拡散層１０３ａを図示している。デジタル回路のｐ＋拡散層１０２ａにおいては発生したノイズ１０４は、Ｐ型半導体基板１０１内を伝達し、アナログ回路のｐ＋拡散層１０３ａに到達する。この結果、アナログ回路において誤動作が発生する。
【０００４】
この問題点を解決するために、アナログ／デジタル混在型集積回路の半導体基板として、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造基板を使用することが考えられる。ＳＯＩ構造基板においては、基板上に埋込絶縁膜が設けられ、この埋込絶縁膜上に半導体層が設けられており、基板と半導体層とが埋込絶縁膜により分離されている。このため、低周波ノイズが半導体層から基板に伝達することを抑制することができ、この結果、低周波ノイズが基板を介してデジタル部とアナログ部との間を伝達することを抑制できる。
【０００５】
しかし、ＳＯＩ構造基板の埋込絶縁膜は薄く、基板と半導体層との間が容量結合されるため、デジタルモジュールが発生する比較的周波数が高い高周波ノイズについては、十分に遮断することができない。また、ＳＯＩ構造基板を作製するためには、埋込絶縁膜を形成するための特殊なプロセスを必要とするため、コストが高くなり経済的に不利であるという問題もある。
【０００６】
このため、基板として抵抗が高い基板（以下、高抵抗基板という）を使用し、この高抵抗基板の表面に集積回路を形成する技術が開示されている（例えば、特許文献１参照）。図４（ａ）及び（ｂ）はこの従来のアナログ／デジタル混在型集積回路を示す平面図及び断面図である。図４（ａ）及び（ｂ）に示すように、この従来の集積回路においては、Ｐ型の高抵抗基板１１１が設けられている。そして、この高抵抗基板１１１の表面に、ｎウエル１１２及び１１３が相互に離隔して形成されており、ｎウエル１１２の表面にｐウエル１１４が形成されている。そして、ｐウエル１１４の表面にアナログ回路領域１１５が設けられており、ｎウエル１１３の表面にデジタル回路領域１１６が設けられている。このアナログ／デジタル混在型集積回路においては、基板として高抵抗基板１１１を使用しているため、アナログ回路領域１１５とデジタル回路領域１１６との間の基板内におけるノイズの伝達を抑制することができる。
【０００７】
また、基板として通常の半導体基板を使用し、この半導体基板上に高抵抗な半導体層を設け、この高抵抗な半導体層の表面に、相互に離隔してデジタル回路及びアナログ回路を形成する技術も開示されている（例えば、特許文献２参照）。また、この従来の技術においては、デジタル回路とアナログ回路との間に相当する領域における半導体基板の表面に、ノイズ障壁用ウエルを設けている。この従来の技術においては、半導体層の抵抗を高くし、ノイズ障壁用ウエルを設けることにより、ノイズの伝達を抑制することができると記載されている。
【０００８】
【特許文献１】
特開２００１−３４５４２８号公報（図１（ａ）及び（ｂ））
【特許文献２】
特開２００２−１３４７０２号公報（図１）
【０００９】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。特許文献１に記載の技術においては、高抵抗基板の表面に直接素子を作り込んで集積回路を形成している。また、特許文献２に記載の技術においては、高抵抗半導体層の表面に素子を作り込んで集積回路を形成している。このため、通常の半導体基板の表面に集積回路を形成する技術をそのまま適用することができず、イオン注入条件及びウエルの不純物濃度等のプロセス条件を変更する必要がある。即ち、従来のデバイス・プロセスのプラットフォームを変更する必要がある。従って、特許文献１及び２に記載されたアナログ／デジタル混在型集積回路を実際に製造しようとすると、新たにプロセス及び製造ラインの開発を行う必要があり、多大なコスト及び時間が必要となる。
【００１０】
本発明はかかる問題点に鑑みてなされたものであって、従来のデバイス・プロセスのプラットフォームをそのまま使用して製造でき、基板を伝達するノイズを低減できる半導体集積回路及びその半導体基板を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る半導体集積回路は、支持基板と、この支持基板上の全面に形成され前記支持基板よりも抵抗率が低い半導体層と、この半導体層に相互に電気的に分離されて形成された第１及び第２の回路部と、を有することを特徴とする。
【００１２】
本発明においては、半導体層の抵抗率を従来の半導体基板の抵抗率と同等なものとすることにより、第１及び第２の回路部を形成する際に、従来のプロセス条件をそのまま適用することができる。また、半導体層において第１の回路部と第２の回路部とは相互に電気的に分離されているため、半導体層内をノイズが伝達することを抑制できる。更に、この半導体層よりも抵抗率が高い支持基板を使用することにより、基板内におけるノイズの伝達を抑制することができる。これにより、従来のデバイス・プロセスのプラットフォームを変更する必要がなく、新たなプロセス及び製造ラインの開発を必要としないためコストが低く、ノイズによる誤動作を防止できる半導体集積回路を得ることができる。なお、支持基板とは所定の剛性及び強度を有し、それ自体で自立できる基板をいう。
【００１３】
また、前記支持基板の抵抗率が前記半導体層の抵抗率の２０倍以上であることが好ましく、５０倍以上であることがより好ましい。これにより、半導体層の抵抗率を従来のデバイス・プロセスのプラットフォームを使用できるような範囲に維持したまま、支持基板を流れるノイズ電流をより効果的に抑制できる。
【００１４】
更に、前記半導体層が前記支持基板上にエピタキシャル成長により形成されたものであることが好ましい。これにより、容易に支持基板上の全面に半導体層を形成することができる。
【００１５】
更にまた、前記第１の回路部にデジタル回路が形成されており、前記第２の回路部にアナログ回路が形成されていてもよい。これにより、デジタル回路の駆動に伴う高周波ノイズが、アナログ回路の動作に影響を及ぼすことを防止できる。
【００１６】
本発明に係る半導体基板は、表面に第１及び第２の回路部が形成されて半導体集積回路を形成する半導体基板において、支持基板と、この支持基板上の全面に形成され前記支持基板よりも抵抗率が低く表面に前記第１及び第２の回路部が相互に電気的に分離されて形成される半導体層と、を有することを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は本実施形態に係る半導体集積回路を示す断面図である。図１に示すように、本実施形態の半導体集積回路１は、アナログ／デジタル混在型集積回路である。この半導体集積回路１においては、Ｐ型バルク基板２が設けられている。Ｐ型バルク基板２は例えばシリコン基板であり、厚さは例えば０．７ｍｍであり、抵抗率は例えば１０００Ω・ｃｍである。このＰ型バルク基板２上の全面には、Ｐ型エピタキシャル層３が形成されている。Ｐ型エピタキシャル層３は例えば、シラン系の原料ガスを使用するＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法：化学気相成長法）により、Ｐ型シリコン層をエピタキシャル成長させることにより形成されている。Ｐ型エピタキシャル層３の厚さは例えば５μｍであり、抵抗率は従来の半導体基板の抵抗率と略等しく、例えば１０Ω・ｃｍである。Ｐ型バルク基板２の不純物濃度は、Ｐ型エピタキシャル層３の不純物濃度の例えば１００分の１以下である。Ｐ型バルク基板２及びＰ型エピタキシャル層３により、本実施形態に係る半導体基板４が構成されている。
【００１８】
そして、Ｐ型エピタキシャル層３の表面には、デジタル回路が形成されるデジタル部５が設けられており、このデジタル部５から離隔して、アナログ回路が形成されるアナログ部６が設けられている。デジタル回路及びアナログ回路は例えばＣＭＯＳ等の素子が形成された集積回路である。なお、図１においては、デジタル回路及びアナログ回路として夫々１個のｐ＋拡散層５ａ及び６ａのみを示している。なお、Ｐ型エピタキシャル層３におけるデジタル部５とアナログ部６との間の領域には、Ｐ型バルク基板２まで到達する素子分離領域７が設けられている。
【００１９】
以下、本発明の構成要件における数値限定理由について説明する。
【００２０】
支持基板の抵抗率：半導体層の抵抗率の２０倍以上
本発明の半導体集積回路は、従来の半導体集積回路のプロセス条件をそのまま使用して作製するため、半導体層の抵抗率は、従来の半導体基板の抵抗率に略一致させることが必要である。そして、支持基板の抵抗率は、ノイズが支持基板内を伝達することを防止するために、可及的に高くすることが好ましい。支持基板の抵抗率を半導体層の抵抗率の２０倍以上とすれば、半導体層の抵抗率を従来のプロセス条件が使用できるような値としたまま、支持基板の抵抗率を十分に高くすることができ、ノイズの伝達を確実に防止することができる。従って、支持基板の抵抗率は半導体層の抵抗率の２０倍以上であることが好ましい。より好ましくは５０倍以上である。
【００２１】
次に、本実施形態に係る半導体集積回路１の動作について説明する。デジタル部５のデジタル回路が動作すると、この動作に伴って例えばｐ＋拡散層５ａからノイズ８が発生する。しかしながら、Ｐ型バルク基板２の抵抗率は例えば１０００Ω・ｃｍと十分に高いため、ノイズ８がＰ型バルク基板２内を伝達してアナログ部６に到達することがない。このため、ノイズ８に起因してアナログ部６のアナログ回路が誤動作することがない。また、アナログ回路が、振幅が大きい信号を出力する場合には、この出力に伴ってｐ＋拡散層６ａからノイズが発生するが、Ｐ型バルク基板２は高抵抗であるため、このノイズがＰ型バルク基板２を伝達してデジタル部５に到達することがない。このため、このノイズによりデジタル回路が誤動作することがない。更に、Ｐ型エピタキシャル層３におけるデジタル部５とアナログ部６との間の領域にＰ型バルク基板２まで到達する素子分離領域７が設けられているため、デジタル部５とアナログ部６とは相互に電気的に分離されている。このため、Ｐ型エピタキシャル層３内をノイズ８が伝達することも抑制できる。
【００２２】
このように、本実施形態においては、Ｐ型バルク基板２を高抵抗とすることにより、デジタル部５とアナログ部６との間でノイズが伝達することを抑制できる。また、Ｐ型エピタキシャル層３は従来の半導体基板と同等な抵抗率を有しているため、デジタル回路及びアナログ回路を作製する際に、イオン注入条件及びウエル濃度等のプロセス条件を、従来のプロセス条件と同じ条件とすることができる。このため、従来のデバイス・プラットフォームを変更する必要がなく、半導体集積回路１を製造するために、新たにプロセス条件を開発したり、製造ラインを開発又は調整したりする必要がない。従って、これらの開発及び調節のための時間が不要となり、半導体集積回路１を低コスト且つ短時間で製造することができる。
【００２３】
なお、本実施形態においては、支持基板としてＰ型シリコンからなるＰ型バルク基板２を使用する例を示したが、本発明はこれに限定されず、支持基板は半導体層よりも抵抗率が高ければよく、例えば、Ｎ型のシリコン基板であってもよく、シリコン以外の半導体材料からなる基板であってもよく、ガラス等の絶縁材料からなる基板であってもよい。また、半導体層としてＣＶＤ法によりＰ型エピタキシャル層３を形成する例を示したが、本発明はこれに限定されず、例えばＰ型バルク基板２の表面の全面にイオン注入を行って、Ｐ型バルク基板２よりも抵抗率が低い半導体層を形成してもよい。更に、デジタル回路及びアナログ回路として、種々の回路を形成することができる。更にまた、本発明は、デジタル回路間のノイズの伝達及びアナログ回路間のノイズの伝達を抑制するためにも有効である。
【００２４】
【実施例】
以下、本発明の効果について、その特許請求の範囲から外れる比較例と比較して具体的に説明する。図２は横軸に支持基板の抵抗率をとり、縦軸にこの支持基板内におけるノイズの伝播特性をとって、支持基板の抵抗率がノイズの伝播に及ぼす影響を示すグラフ図である。前述の実施形態に示すような半導体集積回路を複数個作製した。このとき、これらの複数の半導体集積回路において、Ｐ型バルク基板の抵抗率を相互に異ならせて、支持基板の抵抗率がノイズの伝達に及ぼす影響を調査した。なお、Ｐ型バルク基板の厚さは０．７ｍｍとし、Ｐ型エピタキシャル層の厚さは５μｍとし、その抵抗率は１０Ω・ｃｍとした。そして、Ｐ型エピタキシャル層における相互に２０μｍ離れた２ヶ所の領域にＰ型拡散層を形成し、このＰ型拡散層間のノイズ伝播特性を測定した。測定モードはＳ２１とした。
【００２５】
図２に示すように、支持基板としてのＰ型バルク基板の抵抗率が高いほど、Ｐ型拡散層間のノイズの伝播量が減少した。実用的には、例えば、ノイズ伝播特性は約−４０ｄＢ（１／１００）以下であることが好ましい。従って、図２に示すように、Ｐ型エピタキシャル層の抵抗率が１０Ω・ｃｍである場合、Ｐ型バルク基板（支持基板）の抵抗率が１０００Ω・ｃｍであれば、ノイズ伝播特性は−６０ｄＢとなり、実用上十分な程度にノイズの伝播を抑制できる。
【００２６】
【発明の効果】
以上詳述したように、本発明によれば、半導体層の抵抗率を支持基板の抵抗率よりも低くすることにより、支持基板内におけるノイズ伝達の低減を図った半導体集積回路を、従来のデバイス・プロセスのプラットフォームを変更することなく作製することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体集積回路を示す断面図である。
【図２】横軸に支持基板の抵抗率をとり、縦軸にこの支持基板内におけるノイズの伝播特性をとって、支持基板の抵抗率がノイズの伝達に及ぼす影響を示すグラフ図である。
【図３】従来のアナログ／デジタル混在型集積回路を示す断面図である。
【図４】（ａ）及び（ｂ）はこの従来のアナログ／デジタル混在型集積回路を示す平面図及び断面図である。
【符号の説明】
１；半導体集積回路
２；Ｐ型バルク基板
３；Ｐ型エピタキシャル層
４；半導体基板
５；デジタル部
５ａ；ｐ＋拡散層
６；アナログ部
６ａ；ｐ＋拡散層
７；素子分離領域
８；ノイズ
１０１；Ｐ型半導体基板
１０２；デジタル部
１０２ａ；ｐ＋拡散層
１０３；アナログ部
１０３ａ；ｐ＋拡散層
１０４；ノイズ
１１１；Ｐ型の高抵抗基板
１１２、１１３；ｎウエル
１１４；ｐウエル
１１５；アナログ回路領域
１１６；デジタル回路領域
【図１】
2004153175.tif 000003
【図２】
2004153175.tif 000004
【図３】
2004153175.tif 000005
【図４】
2004153175.tif 000006