(57)【要約】【課題】任意の表示装置に適するように構成可能なグラフィックスコントローラ【解決手段】どんな表示装置にも適するように構成可能なグラフィックスコントローラ。このグラフィックスコントローラは、クロックと、カウンタ、及びタイミング走査パターンを保持するためのメモリを有する。タイミング走査パターンは、ある特定のディスプレイに必要なプロトコルに応じたタイミング信号の表現である。タイミング走査パターンはメモリ内の複数のアドレスに保持される。カウンタはメモリのアドレス入力に接続されている。クロックパルスに応答して、カウント値が増分すると、選択されたメモリアドレスで同じような増分が起きる。選択された各アドレスにあるメモリの内容がグラフィックス表示装置に供給される。グラフィックスコントローラは、メモリにいろいろなタイミング走査パターンを保持することによって、いろいろな表示装置と使用できるように構成することができる。【選択図】図６
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【特許請求の範囲】
【請求項１】
任意の表示装置に適するように構成可能なグラフィックスコントローラであって、
クロック信号を生成するためのクロックを備え、
第１カウンタを備え、
表示装置のタイミング走査パターンを定義するビット列をそれぞれの記憶位置に保持する容量を有する第１メモリを備えており、前記第１カウンタは前記第１メモリ及び前記クロックに接続され、前記クロック信号に応答して、前記第１カウンタは前記記憶位置の内容を増分選択して表示装置に転送し、それにより前記タイミング走査パターンを表示装置に供給できることを特徴とするグラフィックスコントローラ。
【請求項２】
前記第１メモリは水平タイミング走査パターンを保持するためのものであり、さらに水平時間値を保持するために前記第１カウンタと接続された第１レジスタを備えていることを特徴とする請求項１に記載のグラフィックスコントローラ。
【請求項３】
垂直タイミング走査パターンを保持するための第２メモリと、当該第２メモリに接続された第２カウンタ、及び垂直時間値を保持するために当該第２カウンタに接続された第２レジスタをさらに備えていることを特徴とする請求項２に記載のグラフィックスコントローラ。
【請求項４】
コンピュータシステムであって、
ＣＰＵと、
表示装置と、
任意の表示装置に適するように構成可能なグラフィックスコントローラとからなり、当該グラフィックスコントローラは、
クロック信号を生成するためのクロックを備え、
第１カウンタを備え、
表示装置のタイミング走査パターンを定義するビット列をそれぞれの記憶位置に保持する容量を有する第１メモリを備えており、前記第１カウンタは前記第１メモリ及び前記クロックに接続され、前記クロック信号に応答して、前記第１カウンタは前記記憶位置の内容を増分選択して表示装置に転送し、それにより前記タイミング走査パターンを表示装置に供給できることを特徴とするコンピュータシステム。
【請求項５】
前記第１メモリは水平タイミング走査パターンを保持するためのものであり、さらに水平時間値を保持するために前記第１カウンタと接続された第１レジスタを備えていることを特徴とする請求項４に記載のコンピュータシステム。
【請求項６】
垂直タイミング走査パターンを保持するための第２メモリと、当該第２メモリに接続された第２カウンタ、及び垂直時間値を保持するために当該第２カウンタに接続された第２レジスタをさらに備えていることを特徴とする請求項５に記載のコンピュータシステム。
【請求項７】
表示装置の画像をリフレッシュするための方法であって、
クロック信号を生成するためのクロックを設け、
第１カウンタを設け、
表示装置のタイミング走査パターンを定義するビット列をそれぞれの記憶位置に保持する容量を有する第１メモリを設けることからなり、前記第１カウンタは前記第１メモリ及び前記クロックに接続され、前記クロック信号に応答して、前記第１カウンタは前記記憶位置の内容を増分選択して表示装置に転送し、それにより前記タイミング走査パターンを表示装置に供給できることを特徴とする画像リフレッシュ法。
【請求項８】
前記第１メモリは水平タイミング走査パターンを保持するためのものであり、さらに、
水平時間開始値を保持するために前記第１カウンタと接続された第１レジスタを設けることからなることを特徴とする請求項７に記載の画像リフレッシュ法。
【請求項９】
さらに、
垂直タイミング走査パターンを保持するための第２メモリを設け、
前記第２メモリに接続された第２カウンタを設け、
垂直時間値を保持するために前記第２カウンタに接続された第２レジスタを設けることからなることを特徴とする請求項８に記載の画像リフレッシュ法。
【請求項１０】
表示装置の画像をリフレッシュするための方法を実行するために機械で実行可能な命令プログラムを実装している機械可読媒体であって、画像リフレッシュ法は、
クロック信号を生成するためのクロックを設け、
第１カウンタを設け、
表示装置のタイミング走査パターンを定義するビット列をそれぞれの記憶位置に保持する容量を有する第１メモリを設けることからなり、前記第１カウンタは前記第１メモリ及び前記クロックに接続され、前記クロック信号に応答して、前記第１カウンタは前記記憶位置の内容を増分選択して表示装置に転送し、それにより前記タイミング走査パターンを表示装置に供給できることを特徴とする機械可読媒体。
【請求項１１】
前記第１メモリは水平タイミング走査パターンを保持するためのものであり、前記画像リフレッシュ法はさらに、
水平時間値を保持するために前記第１カウンタと接続された第１レジスタを設けることからなることを特徴とする請求項１０に記載の媒体。
【請求項１２】
前記画像リフレッシュ法はさらに、
垂直タイミング走査パターンを保持するための第２メモリを設け、
前記第２メモリに接続された第２カウンタを設け、
垂直時間値を保持するために前記第２カウンタに接続された第２レジスタを設けることからなることを特徴とする請求項１１に記載の媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にビデオディスプレイコントローラに関し、より具体的には任意の表示装置に適するように構成可能なグラフィックスコントローラに関する発明である。
【０００２】
【従来の技術】
液晶表示装置（ＬＣＤ）で、画像を表示し、その表示されている画像を変えるには、画素を周期的にリフレッシュしなければならない。各リフレッシュサイクルに、グラフィックスコントローラは画素データの新たなアレイ（フレーム）をＬＣＤに送り、特定のプロトコルに応じていろいろな信号をアサートする。ＬＣＤ市場のあるセグメント内では、所要タイミング信号が表示装置の特定のタイプ、ブランド、モデルに特有である。
【０００３】
一般に、グラフィックスコントローラにはタイミング信号を生成するためのカウンタ・デコーダ回路がある。カウンタ・デコーダ回路にはハードワイヤード復号化論理回路があるので、一般的な話としては、ＬＣＤなどの表示装置のタイプ、ブランド、モデルが異なると、グラフィックスコントローラも異なる。これは、既存の製品に新しいタイプ、ブランド、モデルの表示装置を用いる自由度を必要とする場合、特に問題となる可能性がある。ハンドヘルド型オーガナイザ、携帯電話、ディジタルカメラ、ディジタルビデオカメラなど、携帯用機器の場合、今まで使っていたタイプのディスプレイがもはや入手できなくなったり、より優れたあるいはより安価なタイプのディスプレイが入手可能になった場合、ディスプレイタイプを変えられると都合がいい。しかしながら、表示装置のタイプを変更すると、新しいグラフィックスコントローラが必要になる。さらに、新しいグラフィックスコントローラに対応できるようにするために製品を設計し直さなければならなくなることが多い。
【０００４】
典型的な従来技術のグラフィックスコントローラの変形は、ハードワイヤード復号化論理回路を一つではなく二つ採用している。各復号化論理回路が異なるタイプの表示装置のタイミング信号を別々に生成する。製品に使用されている表示装置のタイプに適した復号化論理回路を選択するのにマルチプレクサが用いられる。復号化論理回路及び大型のマルチプレクサを付加することによって更なる自由度を得ることができることは当技術分野で認識されていることではあるが、このアプローチはグラフィックスコントローラを設計した時点で想定していなかった表示装置のタイプに対応できるようにするという問題の解決にはならない。
【特許文献１】
米国特許発明第４，８３９，６３９号明細書
【特許文献２】
米国特許発明第５，６０６，３４８号明細書
【０００５】
【発明が解決しようとする課題】
そこで、どんな表示装置にも使用できるように構成可能なグラフィックスコントローラが必要である。
【０００６】
【課題を解決するための手段】
本明細書で開示している発明は、任意の表示装置に適するように構成可能なグラフィックスコントローラである。グラフィックスコントローラは、クロックと、カウンタ、及びタイミング走査パターンを保持するためのメモリを有する。タイミング走査パターンは、ある特定の表示装置に必要なプロトコルに応じたタイミング信号の表現である。タイミング走査パターンにはある特定の長さがあり、メモリ内の複数のアドレスに保持される。クロックはカウンタに接続されており、クロック信号をカウンタに供給する。カウンタからの出力はカウント値で、それはメモリのアドレス入力に接続されている。クロックパルスに応答して、カウント値が増分し、それにより同じような増分が選択されたメモリアドレスに生じる。選択された各アドレスにあるメモリの内容がグラフィックス表示装置に供給される。カウンタは、タイミング走査パターンが始まるアドレスから、終わるアドレスまでカウントする。一列のクロックパルスで、タイミング走査パターンがグラフィックス表示装置に供給される。
【０００７】
カウントシーケンスが、各リフレッシュサイクル毎に繰り返される。一つの好適な実施例では、カウンタはカウントシーケンスの開始値を保持するためのレジスタに接続されている。開始値は、各リフレッシュサイクルの始まりに、レジスタから読み出され、カウンタに再びロードされる。さらに、カウントシーケンスが完了した後、開始値はレジスタから読み出され、カウンタに保持される。このようにして、カウンタは繰り返し何度もカウントシーケンスを巡回するので、タイミング走査パターンがグラフィックス表示装置に繰り返し供給される。
【０００８】
メモリにいろいろ異なるタイミング走査パターンを保持することによって、いろいろな表示装置と使用できるようにグラフィックスコントローラを構成することができる。
【０００９】
別の好適な実施例では、グラフィックスコントローラはさらに水平パス及び垂直パスを備えている。水平パスは、水平方向のタイミング走査パターンを生成するためで、第１レジスタと、第１カウンタ、第１メモリとからなる。垂直パスは、垂直方向のタイミング走査パターンを生成するためで、第２レジスタと、第２カウンタ、第２メモリとからなる。
【００１０】
本発明の上記の及びその他の目的、機能、作用効果については、添付の図面と共に、以下に述べる詳細な説明を考慮すれば、容易に理解できる。
【００１１】
【発明の実施の形態】
本発明の説明に入る前に、図１に示したような模式的な従来技術のコンピュータシステム、図２〜３に示したような模式的な従来技術のカウンタ・デコーダ回路、及び模式的な従来技術のタイミング走査パターンについて説明する。その後、図５〜６に関連して本発明を詳細に説明する。
【００１２】
図１に示すのは、グラフィックスコントローラ１４を用いる、ＬＣＤなど表示装置１８に対してＣＰＵ１２にインタフェースさせるための従来のコンピュータシステムであり、大まかに参照番号１０で示す。ＣＰＵ１２はグラフィックスコントローラ１４にグラフィックス表示情報（画素データを含む可能性あり）を供給する。グラフィックスコントローラ１４はグラフィックス表示情報を処理して表示装置１８に画素データを供給する。表示装置１８が必要なタイミング信号を生成するために、グラフィックスコントローラ１４には典型的な従来技術のカウンタ・デコーダ回路２０がある。以下に説明するように、グラフィックスコントローラ１４は別のカウンタ・デコーダ回路を有していても構わない。
【００１３】
図２に示すのは、レジスタ２２と、カウンタ２４、復号化論理回路２６、レジスタ２８、及びＯＲゲート２９を備えるカウンタ・デコーダ回路である。カウンタの開始値がレジスタ２２に保持される。レジスタ２２からのカウンタ開始値をカウンタ２４にロードするためにリセット信号ＲＳＴがアサートされる。カウンタ２４はカウンタ開始値から始めて所定の値になるまでカウントするが、その際カウント値は画素クロック２５からの信号ＰＣＬＫのパルス毎に増分される。カウンタ２４は、カウント値が所定値に達すると、実行（ｃａｒｒｙ−ｏｕｔ）信号ＣＯをアサートする。実行信号ＣＯによりレジスタ２２内の開始値がカウンタ２４に再びロードされる。画素クロックの次のパルスで、新たなカウントシーケンスが始まる。カウンタ２４の出力は復号化論理回路２６につながっている。復号化論理回路２６は多数の論理ゲートからなり、表示装置１８が必要とする制御信号を生成するように設計されている。復号化論理回路２６は出力レジスタ２８につながっている。表示装置１８は、出力レジスタ２８とつながっており、出力レジスタ２８から制御信号を受け取る。
【００１４】
図３に示すのは、第２の典型的な従来技術のカウンタ・デコーダ回路３０で、これは２つのタイプの表示装置を制御することができる。カウンタ・デコーダ回路３０をグラフィックスコントローラ１４でカウンタ・デコーダ回路２０の代わりに使用してもいい。カウンタ・デコーダ回路３０には、カウンタ・デコーダ回路２０に入っているのと全く同じ素子がある。類似した素子は類似の番号で示している。カウンタ・デコーダ回路３０は、レジスタ２２、カウンタ２４、レジスタ２８を含む。カウンタ２４の出力が２つの復号化論理回路３６Ａ、３６Ｂによって復号化される点を除き、カウンタ・デコーダ回路３０はカウンタ・デコーダ回路２０と同じように動作する。復号化論理回路３６Ａ、３６Ｂは各々、異なる表示装置の制御信号を生成する。マルチプレクサ４０を制御するためにセレクト信号ＳＥＬが用いられ、使用している表示装置のタイプに適した制御信号を選択するためにマルチプレクサ４０が用いられる。
【００１５】
以降、各リフレッシュサイクルでグラフィックスコントローラが表示装置に繰り返し送るタイミング信号の意味で「タイミング走査パターン」という言葉を用いる。一般に、タイミング走査パターンにはフレームパルス（Ｆｒａｍｅ　Ｐｕｌｓｅ）信号、ラインパルス（Ｌｉｎｅ　Ｐｕｌｓｅ）信号だけでなく、複数のその他の信号がある、表示装置に新たなフレームがスタートしたことを示すのがフレームパルス信号である。フレーム内で新たな行がスタートしたことを示すのがラインパルス信号である。
【００１６】
図４は、典型的なタイミング走査パターンの位置レイアウトを示す図である。タイミング走査パターン内で水平方向の各行を走査するのに要する時間が水平時間ＨＴである。同様に、タイミング走査パターンを垂直方向に走査するのに要する時間が垂直時間ＶＴである。タイミング走査パターンの第１の定義された部分４２内で、画素データのフレームが表示装置に書き込まれる。第１の定義された部分４２に対して、表示装置上の水平方向の各行を走査するのに要する時間が水平表示期間ＨＤＰである。同様に、表示装置を垂直方向に走査するのに要する時間が垂直表示期間ＶＤＰである。画素データが最初に表示装置に書き込まれる位置は、水平表示期間開始位置及び垂直表示期間開始位置、つまり、ＨＤＰＳ及びＶＤＰＳによって定義される。タイミング走査パターンの第２の定義された部分４４内で、制御信号がアサート及びアサート解除される。ＶＴ−ＨＴ境界４６内にある第１の定義された部分４２の外はどこでも、第２の定義された部分４４である。図４のタイミング走査パターンには、模式的フレームパルス４８及び模式的ラインパルス５０が表示されている。フレームパルス４８がアサートされる位置はフレームパルス開始位置ＶＰＳによって定義され、フレームパルス４８の持続時間はフレームパルス幅ＶＰＷによって定義される。同様に、ラインパルス５０がアサートされる位置はラインパルス開始位置ＨＰＳによって定義され、ラインパルス５０の持続時間はラインパルス幅ＨＰＷによって定義される。
【００１７】
図４に表示されているように、典型的なタイミング走査パターンは水平成分（「水平タイミング走査パターン」）と垂直成分（「垂直タイミング走査パターン」）とを有する。フレームパルス４８は垂直成分の一部と考えることができる。タイミング走査パターンの垂直成分は追加の制御信号を含むことができる。ラインパルス５０はタイミング走査パターンの水平成分の一部と考えることができる。タイミング走査パターンの水平成分は追加の制御信号を含むことができる。第１の定義された部分４２内において表示装置に書き込まれた画素データのフレームはタイミング走査パターンの一部とは考えない。しかしながら、タイミング走査パターンの一部として第２の定義された部分４４において「ダミー」画素データを表示装置に書き込んでも構わない。第２の定義された部分４４内において表示装置に書き込まれたダミー画素データを制御のために使用し、タイミング走査パターンの垂直成分又は水平成分どちらかの一部と考えることができる。
【００１８】
フレームパルス４８及びラインパルス５０の各信号は、タイミング走査パターン内の他の位置に定義されると共にいろいろな持続時間で定義されて構わない。例えば、ラインパルス５０は、ＨＤＰが始まる前に行の始まりで発生することができる。さらに、表示したもの以外の信号をタイミング走査パターンと共に含んでも構わない。例えば、タイミング走査パターンに、インタレース・スキームでどのフィールドがリフレッシュされるかを表示装置に教える制御信号が含まれていてもいい。さらに、タイミング走査パターンに、制御信号がアサートされない周期を入れてもいい。例えば、水平行の終わりに、表示装置が次の行をリフレッシュするには、表示装置に「ブランキング周期」を必要とするようにしてもいい。所要ブランキング周期がないと、表示装置の受け取り準備ができる前に、表示装置に画素データが送られる。
【００１９】
図５は、どのような表示装置にも適するように構成可能なグラフィックスコントローラ１０４を用いて、ＣＰＵ１０２をＬＣＤなど表示装置にインタフェースさせるための本発明によるコンピュータシステムであり、大まかに参照番号１００で示している。ＣＰＵ１０２はグラフィックスコントローラ１０４にグラフィックス表示情報（画素データを含む可能性あり）を供給する。グラフィックスコントローラ１０４は、グラフィックス表示情報を処理して画素データを表示装置１０８に供給する。表示装置１０８に不可欠なタイミング信号を生成するために、グラフィックスコントローラ１０４にはカウンタ・デコーダ回路１２０がある。カウンタ・デコーダ回路は、グラフィックスコントローラ１０４が入っているチップ内に配置されていてもいい。
【００２０】
図６に示すのは、本発明によるカウンタ・デコーダ回路１２０である。図６において、カウンタ・デコーダ回路１２０で破線１２１より上の部分は、ここでは「水平パス」と称し、参照番号１２３をつけてある。カウンタ・デコーダ回路１２０で破線１２１より下の部分は、ここでは「垂直パス」と称し、参照番号１３３で示す。水平パス１２３は水平タイミング走査パターンを生成し、垂直パス１３３は垂直タイミング走査パターンを生成する。水平パス及び垂直パスは対称部品（ｃｏｍｐｏｎｅｎｔ）を有して同じように動作するので、カウンタ・デコーダ回路１２０の動作を、水平パス１２３についてだけ説明する。
【００２１】
グラフィックスコントローラ１０４を初期化するために、ＣＰＵ１０２がレジスタ１２２に水平時間ＨＴ開始値を保持する。さらに、ＣＰＵ１０２はメモリ１２６に水平タイミング走査パターンを保持する。レジスタ１２２に保持されている特定の水平時間ＨＴ開始値、及びメモリ１２６に保持されている特定の水平タイミング走査パターンは、使用している表示装置１０８の適正値及び適正パターンである。コンピュータシステム１００に使用されているディスプレイ１０８はタイプがそれぞれ異なると、異なった水平時間ＨＴ開始値及び異なった水平タイミング走査パターンが保持される。明確になるように、水平タイミング走査パターンをメモリ１２６にロードするのに必要な結合（ｃｏｕｐｌｉｎｇ）を表示していない。一つの好適な実施例で、メモリ１２６のアドレス及びデータ入力は、水平タイミング走査パターンをロードするためにＣＰＵ１０２とつながっている。
【００２２】
動作を開始するには、水平時間ＨＴ開始値をカウンタ１２４にロードするためにリセット信号ＲＳＴをアサートする。表示している実施例において、カウンタ１２４は、ＨＴ開始値から２０４７までカウントする１１桁の２進数（「ビット」）のアップカウンタである。別の実施例では、カウンタ１２４のビット数を多くしたり少なくしたりすることができる。カウント値は画素クロック１２５からの信号ＰＣＬＫのパルス毎に増分される。カウント値が２０４７に達すると、カウンタ１２４が実行信号ＣＯをアサートする。実行信号ＣＯはＯＲゲート１３０につながっており、実行信号ＣＯにより水平時間ＨＴ開始値がカウンタ１２４に再びロードされるので、新たな水平カウントシーケンスが始まる。例えば、水平時間ＨＴがＰＣＬＫ信号の１０４７個のパルスであるとすれば、１０００（２０４７−１０４７＝１０００）という値がレジスタ１２２に入れられ、カウンタ１２４は１０００から２０４７まで繰り返しカウントする。別の好適な実施例においては、カウンタ１２４はある特定の値からゼロまでカウントするダウンカウンタである。この別実施例では、水平時間ＨＴの終わり値がレジスタ１２２に保持され、ＯＲゲート１３０の出力がアサートされると、カウンタ１２４に再びロードされる。
【００２３】
カウンタ１２４の出力はメモリ１２６のアドレス入力に接続されている。メモリ１２６のデータ出力は出力レジスタ１２８に接続されている。動作時、カウンタ１２４は画素クロック信号ＰＣＬＫのパルス毎に増分されるので、順序として次にくるアドレスが選択される。選択されたアドレスにあるメモリ１２６の内容が、信号がアサートされていないことを示すビット値（例えば、「１」）ならば、このビット値は表示装置１０８とつながっている出力レジスタ１２８の中にクロッキングされる（ｃｌｏｃｋｅｄ）。一例を示すと、水平時間ＨＴが９００であるとし、ラインパルスの持続時間が信号ＰＣＬＫの５０パルスであるとし、しかもカウンタ１２４が１１ビットのアップカウンタであるとしたら、水平タイミング走査パターンのある特定の一行に対応する１０４７の記憶位置には、記憶位置１０００から１８９９に入っているビット値「０」と、記憶位置１９００から１９４９に入っているビット値「１」と、記憶位置１９５０から２０４７に入っているビット値「０」とがある。
【００２４】
先に示したように、出力レジスタ１２８は表示装置１０８と接続されている。図６に示した実施例で、出力レジスタ１２８は、１１の水平信号（ＨＳＩＧＮＡＬ　０〜ＨＳＩＧＮＡＬ　１０）に対応する出力１１ビットを有する。
【００２５】
先に述べたように、水平パス及び垂直パスには対称部品があり、同じように動作する。カウンタ・デコーダ回路１２０の垂直パス１３３は、レジスタ１３２と、カウンタ１３４、メモリ１３６、出力レジスタ１３８、及びＯＲゲート１４０を備える。作動のためグラフィックスコントローラ１０４を初期化するために、ＣＰＵ１０２は垂直時間ＶＴ開始値をレジスタ１３２に保持する。さらに、ＣＰＵ１０２は、使用している表示装置１０８の垂直タイミング走査パターンをメモリ１３６に保持する。特定の垂直時間ＶＴ開始値、及びレジスタ１３２に保持されている特定の垂直タイミング走査パターンが、使用している表示装置１０８の適正値及び適正パターンとなる。コンピュータシステム１００に使用されているディスプレイ１０８のタイプがそれぞれ異なると、別々の垂直時間ＶＴ開始値及び垂直タイミング走査パターンが保持される。はっきりするように、水平タイミング走査パターンをメモリ１３６にロードするのに必要な結合の表示を省いたが、そうした結合は水平走査パスに関して先に説明したのに類似している。さらに、図６に表示した実施例において、出力レジスタ１３８は１０の垂直信号（ＶＳＩＧＮＡＬ　０〜ＶＳＩＧＮＡＬ
９）に対応する出力１０ビットを有する。
【００２６】
垂直及び水平パス１２３、１３３は連携して動作する。メモリ１２６のＤ１２出力データビットはカウンタ１３４のイネーブル入力ＥＮにつながっている。メモリ１２６のＤ１２出力データビットがアサートされると、カウンタ１３４が使用可能になり、それが今度は垂直パス１３３を使用可能にする。さらに、メモリ１３６のＤ１１及びＤ１２出力データビットはメモリ１２６のＡ１１及びＡ１２アドレスビットにつながっている。メモリ１３６のＤ１１及びＤ１２出力データビットがアサートされると、メモリ１２６内で水平制御信号が保持されていない記憶位置が選択されるので、水平パスを使用禁止にする。
【００２７】
【発明の効果】
グラフィックスコントローラ１０４の第１の作用効果は、メモリ１２６に適正な開始値及びタイミング走査パターンを単に保持することによって、どんな表示装置１０８とでも使用できるようにグラフィックスコントローラ１０４を構成し直すことができるようになることである。ＣＰＵ１０２が開始値及びタイミング走査パターンをメモリ１２６に保持するので、グラフィックスコントローラ１０４は、グラフィックスコントローラ１０４が製造された後に想到されたタイプの表示装置１０８をサポートすることができる。
【００２８】
グラフィックスコントローラ１０４の更なる作用効果は、グラフィックスコントローラチップの開発が単純且つ効率的になることである。チップデザインを最終決定する前に、多数の復号化論理回路（復号化論理回路２６、３６Ａ、３６Ｂなど）を開発及びテストする必要がない。チップの製造段階に入った後でも、新たなタイプ、ブランド、又はモデルの表示装置１０８を使用する必要性に基づいて、タイミング走査パターンを開発及びテストすることができる。さらに、タイミング走査パターンに間違いが検出された場合には、メモリ１２６に新たなタイミング走査パターンを保持することによって誤りを補正することができる。
【００２９】
ここではメモリ１２６、１３６を８Ｋ×１２ビットのメモリアレイとして開示しているが、他の実施例では、メモリ１２６、１３６をより大型にも或いは小型にも作ることができる。
【００３０】
カウンタ・デコーダ回路１２０は２つのメモリ１２６、１３６（一つは水平タイミング走査パターンを保持し、もう一つは垂直タイミング走査パターンを保持する）を開示しているが、本発明は３つ以上のチャネルを必要とするタイミング走査パターンでも使用することができる。この場合、本発明はチャネル毎に一つずつメモリが対応しているのが好ましい。表示した実施例では、画素境界で制御信号がアサートされるが、別の実施例ではどんな分数（ｆｒａｃｔｉｏｎａｌ）画素境界でもアサートされるようにしても構わない。３チャネルを要するタイミング走査パターンの例としては、制御信号が分数画素境界でアサートされるものがある。
【００３１】
カウンタ・デコーダ回路１２０はグラフィックスコントローラチップ内部に配置されるのが一般的ではあるが、別のチップ内に、或いは表示装置内に、又はスタンドアローンのチップとして、さもなければその他の任意の適した場所に配置するので構わない。
【００３２】
作動のためのグラフィックスコントローラ１０４の初期化を、開始値及びタイミング走査パターンをレジスタ１２２、１３２及びメモリ１２６、１３６に保持するＣＰＵ１０２によって説明してきたが、開始値及びタイミング走査パターンを保持するために値をレジスタ又はメモリに保持するための他のどんな手段を用いても構わない。一つの好適な実施例において、レジスタ１２２、１３２及びメモリ１２６、１３６は、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、Ｆｌａｓｈ　ＥＰＲＯＭ、又は、当技術分野で既に知られている或いは知られるようになった技術を用いてプログラムされたその他の類似したタイプのメモリなど、プログラマブル読み取り専用メモリである。
【００３３】
本発明のグラフィックスコントローラ１０４はＬＣＤである表示装置１０８と共に使用されるのが好ましいが、リフレッシュサイクルを制御するためにＣＲＴなど知られているどんなタイプの表示装置に使用してもいい。さらに、グラフィックスコントローラ１０４をプリンタやその他の入出力装置を制御するために使用することも考慮している。
【００３４】
上記の明細書の中で使用した用語及び表現は説明のためであって限定のためではない。また、表示すると共に説明した構成要素（ｆｅａｔｕｒｅｓ）と同等の物あるいはそうした構成要素を部分的に除外することを意図したものではない。本発明の範囲は以下の特許請求の範囲によってのみ定められると共に限定されるものである。
【図面の簡単な説明】
【図１】従来のコンピュータシステムのブロック図。
【図２】図１のカウンタ・デコーダ回路内部の機能ブロックを示すブロック図。
【図３】第２のカウンタ・デコーダ回路内部の機能ブロックを示すブロック図。
【図４】タイミング走査パターンの位置レイアウトを示す図。
【図５】本発明によるグラフィックスコントローラ（カウンタ・デコーダ回路内臓）、表示装置を含む模式的コンピュータシステムのブロック図。
【図６】図５のカウンタ・デコーダ回路内部の機能ブロックを示すブロック図。
【符号の説明】
１０、１００　　　　コンピュータシステム
１２、１０２　　　　ＣＰＵ
１４、１０４　　　　グラフィックスコントローラ
１８、１０８　　　　表示装置
２０、３０，１２０　　　　カウンタ・デコーダ回路
２２、２８、１２２、１３２、１２８、１３８　　　　レジスタ
２４、１３４　　　　カウンタ
２５、１２５　　　　画素クロック
２６、３６Ａ、３６Ｂ　　　　復号化論理回路
２９、１３０、１４０　　　　ＯＲゲート
４０　　　　マルチプレクサ
１２６、１３６　　　　メモリ
【図１】
2004070319.tif 000003
【図２】
2004070319.tif 000004
【図３】
2004070319.tif 000005
【図４】
2004070319.tif 000006
【図５】
2004070319.tif 000007
【図６】
2004070319.tif 000008