(57)【要約】【課題】接合ゲート型電界効果トランジスタにおいてゲート順方向立ち上がり電圧を高く、かつ、オン抵抗を低くする。【解決手段】キャップ層１１１に形成されたリセスの表面に露出した半導体層１０９上において、再成長により再成長半導体層１１２を形成する。チャネル層１０７は第１の導電型の不純物を含有し、再成長半導体層１１２は第２の導電型の不純物を含有している。【選択図】    図１
2004179318.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型のキャリアを含有するチャネル層と、
前記チャネル層上に形成され、前記第１の導電型のキャリアを含有するキャップ層と、
前記キャップ層上に形成されたオーミック電極と、
前記チャネル層上に形成されたゲート電極と、
を少なくとも備える電界効果トランジスタにおいて、
前記キャップ層に形成されたリセスの表面に露出した半導体層上において再成長により形成された再成長半導体層であって、第２の導電型の不純物を含有する再成長半導体層を有し、
前記ゲート電極は前記再成長半導体層上に形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記リセスの底部はＧａＡｓ層であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
第１の導電型のキャリアを含有するチャネル層と、
前記チャネル層上に形成され、前記第１の導電型のキャリアを含有するキャップ層と、
前記キャップ層上に形成されたオーミック電極と、
前記チャネル層上に形成されたゲート電極と、
を少なくとも備える電界効果トランジスタにおいて、
前記キャップ層に形成されたリセスの表面に露出した半導体層に第二のリセスが形成されており、
前記半導体層上には、第２の導電型の不純物を含有し、再成長により形成された再成長半導体層が形成されており、
前記再成長半導体層の一部は前記第二のリセス内に埋め込まれており、
前記ゲート電極は前記再成長半導体層上に形成されていることを特徴とする電界効果トランジスタ。
【請求項４】
前記第二のリセスの底部はＧａＡｓ層であることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
前記再成長半導体層の一部は前記第二のリセス内に５ｎｍ以上埋め込まれていることを特徴とする請求項３または４に記載の電界効果トランジスタ。
【請求項６】
前記再成長半導体層はＧａＡｓ層であることを特徴とする請求項１乃至５の何れか一項に記載の電界効果トランジスタ。
【請求項７】
前記再成長半導体層はＡｌＧａＡｓ層であることを特徴とする請求項１乃至５の何れか一項に記載の電界効果トランジスタ。
【請求項８】
前記再成長半導体層はＩｎＧａＰ層であることを特徴とする請求項１乃至５の何れか一項に記載の電界効果トランジスタ。
【請求項９】
前記再成長半導体層はＩｎＧａＡｓ層であることを特徴とする請求項１乃至５の何れか一項に記載の電界効果トランジスタ。
【請求項１０】
前記キャップ層はＧａＡｓ層であることを特徴とする請求項１乃至９の何れか一項に記載の電界効果トランジスタ。
【請求項１１】
前記キャップ層の直下にエッチングストッパ層としてＡｌＧａＡｓ層を有していることを特徴とする請求項１乃至１０の何れか一項に記載の電界効果トランジスタ。
【請求項１２】
前記キャップ層の直下にエッチングストッパ層としてＩｎＧａＰ層を有していることを特徴とする請求項１乃至１０の何れか一項に記載の電界効果トランジスタ。
【請求項１３】
第１の導電型のキャリアを含有するキャップ層を最上層に有する積層体を形成する第一の過程と、
前記キャップ層及びその直下の層を選択的に除去し、リセスを形成する第二の過程と、
前記リセスを含む全面にゲート酸化膜を形成する第三の過程と、
ゲート電極を形成する開口を前記ゲート酸化膜に形成する第四の過程と、
前記開口内に、第２の導電型のキャリアを含有する半導体層を再成長させる第五の過程と、
前記半導体層上にゲート電極を形成する第六の過程と、
前記キャップ層上にソース電極及びドレイン電極を形成する第七の過程と、
を備える電界効果トランジスタの形成方法。
【請求項１４】
第１の導電型のキャリアを含有するキャップ層を最上層に有する積層体を形成する第一の過程と、
前記キャップ層及びその直下の層を選択的に除去し、リセスを形成する第二の過程と、
前記リセスを含む全面にゲート酸化膜を形成する第三の過程と、
ゲート電極を形成する開口を前記ゲート酸化膜に形成する第四の過程と、
前記開口に露出している、前記積層体を構成する層を選択的にエッチングする第五の過程と、
前記開口内に、第２の導電型のキャリアを含有する半導体層を再成長させる第六の過程と、
前記半導体層上にゲート電極を形成する第七の過程と、
前記キャップ層上にソース電極及びドレイン電極を形成する第八の過程と、
を備える電界効果トランジスタの形成方法。
【請求項１５】
前記第五の過程における前記層のエッチングは５ｎｍ以上行われることを特徴とする請求項１４に記載の電界効果トランジスタの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、接合ゲート型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  ＧａｔｅＦｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：Ｊ−ＦＥＴ）及びその製造方法に関し、特に、ゲート順方向立ち上がり電圧が高く、オン抵抗が低い接合ゲート型電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
携帯電話装置に代表される携帯通信端末における無線信号の送信部に使用されるパワーアンプ素子は、オン抵抗が低く、かつ、低電圧で動作することが要求される。
【０００３】
このようなパワーアンプ素子の一つとしてＧａＡｓ電界効果トランジスタがある。
【０００４】
図１４は、ＧａＡｓ電界効果トランジスタの一例としてのパワーヘテロ接合電界効果トランジスタの断面図である。
【０００５】
図１４に示したパワーヘテロ接合電界効果トランジスタは、ＧａＡｓ基板１１０１と、ＧａＡｓ基板１１０１上に形成されたアンドープＡｌＧａＡｓバッファー層１１０２と、アンドープＡｌＧａＡｓバッファー層１１０２上に形成されたＳｉドープＡｌＧａＡｓ層１１０３と、ＳｉドープＡｌＧａＡｓ層１１０３上に形成されたアンドープＡｌＧａＡｓ層１１０４と、アンドープＡｌＧａＡｓ層１１０４上に形成されたアンドープＩｎＧａＡｓ層１１０５と、アンドープＩｎＧａＡｓ層１１０５上に形成されたアンドープＡｌＧａＡｓ層１１０６と、アンドープＡｌＧａＡｓ層１１０６上に形成されたＳｉドープＡｌＧａＡｓ層１１０７と、ＳｉドープＡｌＧａＡｓ層１１０７上に形成されたアンドープＡｌＧａＡｓ層１１０８と、アンドープＡｌＧａＡｓ層１１０８上に形成されたアンドープＧａＡｓ層１１１１と、アンドープＧａＡｓ層１１１１上に部分的に形成されたＳｉドープＡｌＧａＡｓ層１１１２と、ＳｉドープＡｌＧａＡｓ層１１１２上に形成されたＳｉドープＧａＡｓ層１１１３と、アンドープＧａＡｓ層１１１１に形成されたリセス内に部分的に埋め込まれ、アンドープＡｌＧａＡｓ層１１０８上に形成されたゲート電極１１１４と、ＳｉドープＧａＡｓ層１１１３上に形成されたソース電極１１１５及びドレイン電極１１１６と、から構成されている。
【０００６】
図１４に示したパワーヘテロ接合電界効果トランジスタにおいては、ゲート電極１１１４はアンドープＡｌＧａＡｓ層１１０８に接触している。このことと、このパワーヘテロ接合電界効果トランジスタのゲート順方向立ち上がり電圧（ＶＦ）が０．７Ｖ程度しかないこととに起因して、動作時にゲート電極１１１４が順方向にターンオンしてしまい、ゲート電流が流れ出してしまうという問題があった。
【０００７】
そこで、ゲート順方向立ち上がり電圧（ＶＦ）を高めることを目的とした電界効果トランジスタが提案されている（例えば、非特許文献１参照）。
【０００８】
図１５はこの電界効果トランジスタの部分的な断面図である。
【０００９】
この電界効果トランジスタは、基板（図示せず）と、基板上に形成されたＳｉドープＡｌＧａＡｓ層１２０１と、ＳｉドープＡｌＧａＡｓ層１２０１上に形成されたアンドープＩｎＧａＡｓ層１２０２と、アンドープＩｎＧａＡｓ層１２０２上に形成されたＳｉドープＡｌＧａＡｓ層１２０３と、ＳｉドープＡｌＧａＡｓ層１２０３上に形成されたアンドープＡｌＧａＡｓ層１２０４と、アンドープＡｌＧａＡｓ層１２０４上に部分的に形成されたＳｉドープＧａＡｓ層１２０５と、ＳｉドープＧａＡｓ層１２０５に形成されたリセス内に形成されたＳｉＯ２ゲート酸化膜１２０６と、ＳｉＯ２ゲート酸化膜１２０６に形成されたリセス内に形成されたＣドープｐ＋−ＧａＡｓ層１２０７と、Ｃドープｐ＋−ＧａＡｓ層１２０７を覆って形成されたゲート電極１２０８と、ＳｉドープＧａＡｓ層１２０５上に形成されたソース電極１２０９及びドレイン電極１２１０と、から構成されている。
【００１０】
この電界効果トランジスタにおいては、ｐ型不純物を多量に含有させた半導体層であるＣドープｐ＋−ＧａＡｓ層１２０７をゲート電極１２０８の直下に配置し、ｐ＋ｎ接合を形成し、チャネル内の電子に対する実効的なショットキー障壁を高めている。この接合ゲート構造により、実効的なショットキー障壁は、ｐ型不純物を含有させた半導体のバンドギャップ程度に高められる。
【００１１】
図１５に示した電界効果トランジスタにおいては、ｐ＋−ＧａＡｓ層１２０７を用いているため、実効的なショットキー障壁は１．４ｅＶとなっており、図１４に示したパワーヘテロ接合電界効果トランジスタにおけるショットキー障壁と比較して、約０．４Ｖ大きくなっている。
【００１２】
しかしながら、図１５に示した電界効果トランジスタのゲート電流１ｍＡ／ｍｍで定義したゲート順方向立ち上がり電圧（ＶＦ）は、実効的なショットキー障壁が約０．４Ｖも増加しているにもかかわらず、０．９Ｖと０．２Ｖしか増加しなかった。
【００１３】
これは、表面に露出させたアンドープＡｌＧａＡｓ層１２０４に対して、Ｃドープｐ＋−ＧａＡｓ層１２０７を選択再成長させたためである。
【００１４】
アンドープＡｌＧａＡｓ層１２０４に含まれるアルミニウム（Ａｌ）は化学的に活性であるため、表面に露出すると酸素と反応してＡｌ酸化物を形成する。このＡｌ酸化物は除去することが困難であり、そのＡｌ酸化物の上に選択エピタキシャル成長させたＣドープｐ＋−ＧａＡｓ層１２０７には欠陥が生じて、ゲートリークが発生し、ゲート順方向立ち上がり電圧（ＶＦ）が低下した。
【００１５】
図１５に示した電界効果トランジスタの他に、デバイス作成時にｐ型不純物を含有した半導体層を再度成長させる代わりに、エピタキシャルウェハを成長する際に、ｐ型不純物を含有した半導体層も同時に成長させたエピタキシャルウェハを用いた接合ゲート型電界効果トランジスタが提案されている（例えば、非特許文献２参照）。
【００１６】
図１６はこの接合ゲート型電界効果トランジスタの断面図である。
【００１７】
この接合ゲート型電界効果トランジスタは、ＧａＡｓ基板１３０１と、ＧａＡｓ基板１３０１上に形成されたバッファー層１３０２と、バッファー層１３０２上に形成されたＳｉドープＡｌＧａＡｓ層１３０３と、ＳｉドープＡｌＧａＡｓ層１３０３上に形成されたアンドープＡｌＧａＡｓ層１３０４と、アンドープＡｌＧａＡｓ層１３０４上に形成されたアンドープＩｎＧａＡｓ層１３０５と、アンドープＩｎＧａＡｓ層１３０５上に形成されたアンドープＡｌＧａＡｓ層１３０６と、アンドープＡｌＧａＡｓ層１３０６上に形成されたＳｉドープＡｌＧａＡｓ層１３０７と、ＳｉドープＡｌＧａＡｓ層１３０７上に形成されたアンドープＡｌＧａＡｓ層１３０８と、アンドープＡｌＧａＡｓ層１３０８上に形成されたアンドープＧａＡｓ層１３０９と、アンドープＧａＡｓ層１３０９上に部分的に形成されたＣドープｐ＋−ＧａＡｓ層１３１１と、Ｃドープｐ＋−ＧａＡｓ層１３１１上に形成されたゲート電極１３１２と、アンドープＧａＡｓ層１３０９上に形成されたソース電極１３１３及びドレイン電極１３１４と、から構成されている。
【００１８】
ゲート電極１３１２の周囲には、ゲート電極１３１２から一定距離離れて、イオン注入コンタクト領域１３１０が形成されている。
【００１９】
図１６に示した接合ゲート型電界効果トランジスタによれば、ゲート順方向立ち上がり電圧（ＶＦ）は１．１２Ｖであり、比較的高い値が得られている。
【００２０】
【非特許文献１】
１９９８年、アイ・イー・イー・イー  トランザクションズ  オン  エレクトロン  デバイシーズ、第４５巻、第６号、１１８３−１１８９頁（ＩＥＥＥ  ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．４５，Ｎｏ．６）
【００２１】
【非特許文献２】
１９９８年、イクステンディッド  アブストラクト  オブ  ザ  インターナショナル  カンファレンス  オン  ソリッド  ステート  デバイシーズ  アンド  マテリアルズ、３９６−３９７頁（Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔ  ｏｆｔｈｅ  １９９８  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，１９９８，ｐｐ．３９６−３９７）
【００２２】
【発明が解決しようとする課題】
しかしながら、図１６に示した接合ゲート型電界効果トランジスタ素子には、オン抵抗が高いという問題があった。
【００２３】
これは、ｎ＋イオン注入によって形成したコンタクト領域１３１０のキャリア濃度を高濃度にすることが困難であり、ｎ型不純物を高濃度に含有させたＳｉドープＧａＡｓ層１１１３に対してオーミック電極１１１５、１１１６を接触させている図１４のパワーヘテロ接合電界効果トランジスタと比較すると、コンタクト抵抗が高くなったためである。
【００２４】
また、図１６に示した接合ゲート型電界効果トランジスタ素子には、ゲート電極１３１２とイオン注入コンタクト領域１３１０との間のリセス領域１３１５のシート抵抗も高いという問題があった。
【００２５】
これは、ゲート電極１３１２の直下の領域以外の領域においてＣドープｐ＋−ＧａＡｓ層１３１１を除去した後、その除去により生じたリセス部における表面とチャネルとの間の距離が小さく、表面空乏層の影響により、シートキャリア濃度が低下するためである。
【００２６】
特に、正のしきい値電圧を有するエンハンスメント型電界効果トランジスタにするためには、Ｃドープｐ＋−ＧａＡｓ層１３１１とチャネルとの距離を小さくする必要があるため、上述の半導体表面とチャネルとの間の距離はさらに小さな値となり、チャネル内のキャリアがほとんど枯渇した状態となる。
【００２７】
これにより、単位面積当たりのシート抵抗は数千オームにもなるため、接合ゲート型電界効果トランジスタ素子のオン抵抗は高く、３Ｖ程度の低電圧で動作させる携帯電話装置のパワーアンプ用電界効果トランジスタとして用いた場合、効率が低くなるといった問題があった。
【００２８】
以上のように、従来のデバイス構造では、ゲート順方向立ち上がり電圧（ＶＦ）が高く、かつ、オン抵抗が低い接合ゲート型電界効果トランジスタを実現することは極めて困難であった。
【００２９】
本発明はこのような問題点に鑑みてなされたものであり、ゲート順方向立ち上がり電圧が高く、かつ、オン抵抗が低い接合ゲート型電界効果トランジスタ及びその製造方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
この目的を達成するため、本発明は、第１の導電型のキャリアを含有するチャネル層と、チャネル層上に形成され、第１の導電型のキャリアを含有するキャップ層と、キャップ層上に形成されたオーミック電極と、チャネル層上に形成されたゲート電極と、を少なくとも備える電界効果トランジスタにおいて、キャップ層に形成されたリセスの表面に露出した半導体層上において再成長により形成された再成長半導体層であって、第２の導電型の不純物を含有する再成長半導体層を有し、ゲート電極は再成長半導体層上に形成されていることを特徴とする電界効果トランジスタを提供する。
【００３１】
リセスの底部は、例えば、ＧａＡｓ層であることが望ましい。
【００３２】
また、本発明は、第１の導電型のキャリアを含有するチャネル層と、チャネル層上に形成され、第１の導電型のキャリアを含有するキャップ層と、キャップ層上に形成されたオーミック電極と、チャネル層上に形成されたゲート電極と、を少なくとも備える電界効果トランジスタにおいて、キャップ層に形成されたリセスの表面に露出した半導体層に第二のリセスが形成されており、半導体層上には、第２の導電型の不純物を含有し、再成長により形成された再成長半導体層が形成されており、再成長半導体層の一部は第二のリセス内に埋め込まれており、ゲート電極は再成長半導体層上に形成されていることを特徴とする電界効果トランジスタを提供する。
【００３３】
第二のリセスの底部は、例えば、ＧａＡｓ層であることが望ましい。
【００３４】
再成長半導体層の一部は第二のリセス内に５ｎｍ以上埋め込まれていることが好ましい。
【００３５】
再成長半導体層は、例えば、ＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＰ層またはＩｎＧａＡｓ層として構成することが可能である。
【００３６】
また、キャップ層は、例えば、ＧａＡｓ層として構成することが可能である。
【００３７】
キャップ層の直下には、エッチングストッパ層として、ＡｌＧａＡｓ層またはＩｎＧａＰ層を配置することができる。
【００３８】
本発明は、第１の導電型のキャリアを含有するキャップ層を最上層に有する積層体を形成する第一の過程と、キャップ層及びその直下の層を選択的に除去し、リセスを形成する第二の過程と、リセスを含む全面にゲート酸化膜を形成する第三の過程と、ゲート電極を形成する開口をゲート酸化膜に形成する第四の過程と、開口内に、第２の導電型のキャリアを含有する半導体層を再成長させる第五の過程と、半導体層上にゲート電極を形成する第六の過程と、キャップ層上にソース電極及びドレイン電極を形成する第七の過程と、を備える電界効果トランジスタの形成方法を提供する。
【００３９】
さらに、本発明は、第１の導電型のキャリアを含有するキャップ層を最上層に有する積層体を形成する第一の過程と、キャップ層及びその直下の層を選択的に除去し、リセスを形成する第二の過程と、リセスを含む全面にゲート酸化膜を形成する第三の過程と、ゲート電極を形成する開口をゲート酸化膜に形成する第四の過程と、開口に露出している、積層体を構成する層を選択的にエッチングする第五の過程と、開口内に、第２の導電型のキャリアを含有する半導体層を再成長させる第六の過程と、半導体層上にゲート電極を形成する第七の過程と、キャップ層上にソース電極及びドレイン電極を形成する第八の過程と、を備える電界効果トランジスタの形成方法を提供する。
【００４０】
第五の過程における層のエッチングは５ｎｍ以上行われることが好ましい。
【００４１】
【発明の実施の形態】
（第一の実施形態）
図１は、本発明の第一の実施形態に係る接合ゲート型電界効果トランジスタ１００の断面図である。
【００４２】
本実施形態に係る接合ゲート型電界効果トランジスタ１００は、半絶縁性ＧａＡｓ基板１０１と、半絶縁性ＧａＡｓ基板１０１上に形成されたアンドープＡｌＧａＡｓバッファー層１０２と、アンドープＡｌＧａＡｓバッファー層１０２上に形成されたＳｉドープＡｌＧａＡｓ電子供給層１０３と、ＳｉドープＡｌＧａＡｓ電子供給層１０３上に形成されたアンドープＡｌＧａＡｓスペーサ層１０４と、アンドープＡｌＧａＡｓスペーサ層１０４上に形成されたアンドープＩｎＧａＡｓチャネル層１０５と、アンドープＩｎＧａＡｓチャネル層１０５上に形成されたアンドープＡｌＧａＡｓスペーサ層１０６と、アンドープＡｌＧａＡｓスペーサ層１０６上に形成されたＳｉドープＡｌＧａＡｓ電子供給層１０７と、ＳｉドープＡｌＧａＡｓ電子供給層１０７上に形成されたアンドープＡｌＧａＡｓ層１０８と、アンドープＡｌＧａＡｓ層１０８上に形成されたアンドープＧａＡｓ層１０９と、アンドープＧａＡｓ層１０９上に部分的に形成されたＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０と、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０上に形成されたＳｉドープＧａＡｓキャップ層１１１と、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０及びＳｉドープＧａＡｓキャップ層１１１に形成されたリセス内において、アンドープＧａＡｓ層１０９上に部分的に形成されたＣドープｐ＋−ＧａＡｓ層１１２と、Ｃドープｐ＋−ＧａＡｓ層１１２上に形成されたゲート電極１１４と、ゲート電極１１４の周囲に形成された二酸化シリコン（ＳｉＯ２）からなるゲート酸化膜１１３と、ＳｉドープＧａＡｓキャップ層１１１上に形成されたソース電極１１５及びドレイン電極１１６と、から構成されている。
【００４３】
本実施形態に係る接合ゲート型電界効果トランジスタ１００は、オーミック電極として構成されているソース電極１１５及びドレイン電極１１６が接触する半導体キャップ層（ＳｉドープＧａＡｓキャップ層）１１１を有している。その半導体キャップ層１１１を部分的に除去することによりワイドリセス部が形成されており、そのワイドリセス部の表面に露出したアンドープＧａＡｓ層１０９上に、絶縁膜をマスクとして選択再成長させたｐ型不純物を高濃度に含有するＣドープｐ＋−ＧａＡｓ層１１２を有し、そのＣドープｐ＋−ＧａＡｓ層１１２上にゲート電極１１４を有している。
【００４４】
図２は、本実施形態に係る接合ゲート型電界効果トランジスタ１００の製造方法をその工程順に示すフローチャートである。
【００４５】
以下、図２を参照して、接合ゲート型電界効果トランジスタ１００の製造方法を説明する。
【００４６】
先ず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１０１上に、膜厚５００ｎｍのアンドープＡｌＧａＡｓバッファー層１０２、３×１０１８ｃｍ−３のＳｉ不純物を添加した膜厚４ｎｍのＡｌＧａＡｓ電子供給層１０３、膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層１０４、膜厚１５ｎｍのアンドープＩｎＧａＡｓチャネル層１０５、膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層１０６、３×１０１８ｃｍ−３のＳｉ不純物を添加した膜厚９ｎｍのＡｌＧａＡｓ電子供給層１０７、膜厚７ｎｍのアンドープＡｌＧａＡｓ層１０８、膜厚５ｎｍのアンドープＧａＡｓ層１０９、４×１０１８ｃｍ−３のＳｉ不純物を添加した膜厚５ｎｍのＡｌＧａＡｓワイドリセスストッパ層１１０、４×１０１８ｃｍ−３のＳｉ不純物を添加した膜厚１００ｎｍのＳｉドープＧａＡｓキャップ層１１１を、順次、積層させたウェハを作製する。これらの層は分子線成長法または有機金属気相成長法によりエピタキシャル成長させることにより形成する。
【００４７】
次いで、ＳｉドープＧａＡｓキャップ層１１１上にワイドリセス部が開口したマスク１１７を形成する。
【００４８】
次に、ＡｌＧａＡｓワイドリセスストッパ層１１０をストッパとして用いて、マスク１１７を介して、ＳｉドープＧａＡｓキャップ層１１１を選択的にエッチングし、図２（ｂ）に示すようなワイドリセスを形成する。
【００４９】
次いで、図２（ｃ）に示すように、マスク１１７とＡｌＧａＡｓワイドリセスストッパ層１１０とを除去した後、ウェハ全面にＳｉＯ２ゲート酸化膜１１３を形成する。
【００５０】
次いで、図２（ｃ）に示すように、ＳｉＯ２ゲート酸化膜１１３の上に、ゲート部が開口したマスク１１８を形成する。
【００５１】
次いで、図２（ｄ）に示すように、マスク１１８を介して、ゲート開口部分のＳｉＯ２ゲート酸化膜１１３をエッチング除去する。
【００５２】
次いで、マスク１１８を除去した後、表面に露出したアンドープＧａＡｓ層１０９に対して、ゲート部が開口したＳｉＯ２ゲート酸化膜１１３をマスクとして、図２（ｅ）に示すように、有機金属気層成長法により、ｐ型不純物であるＣ（炭素）を１×１０２０ｃｍ−３添加した膜厚８０ｎｍのＣドープｐ＋−ＧａＡｓ層１１２を選択エピタキシャル成長させる。
【００５３】
次いで、図２（ｆ）に示すように、再成長させたＣドープｐ＋−ＧａＡｓ層１１２上に、ＷＳｉからなるゲート電極１１４を形成する。
【００５４】
次いで、図２（ｇ）に示すように、ＡｕＧｅを蒸着リフトオフ及び熱処理により合金化し、さらに、パターニングし、ソース電極１１５及びドレイン電極１１６を形成する。
【００５５】
以上の工程を経て、図１に示した本実施形態に係る接合ゲート型電界効果トランジスタ１００が得られる。
【００５６】
本実施形態に係る接合ゲート型電界効果トランジスタ１００においては、酸化物を形成しやすいＡｌＧａＡｓストッパ層１１０を除去してから、アンドープＧａＡｓ層１０９上においてｐ型不純物を含有したＣドープｐ＋−ＧａＡｓ層１１２の選択再成長を行っているため、再成長界面における酸化物の形成を抑制することができた。その結果、ゲートリークが低減され、接合ゲート型電界効果トランジスタ１００のゲート順方向立ち上がり電圧（ＶＦ）としては１．２Ｖと高い値が得られた。
【００５７】
また、ｎ型不純物を高濃度に含有するＳｉドープＧａＡｓキャップ層１１１に対して、オーミック電極１１５、１１６を接触させているため、オーミック電極１１５、１１６とＳｉドープＧａＡｓキャップ層１１１との間のコンタクト抵抗が低く、接合ゲート型電界効果トランジスタ１００のオン抵抗は２Ωｍｍと低い値が得られた。
【００５８】
（第二の実施形態）
図３は、本発明の第一の実施形態に係る接合ゲート型電界効果トランジスタ２００の断面図である。
【００５９】
本実施形態に係る接合ゲート型電界効果トランジスタ２００は、半絶縁性ＧａＡｓ基板１０１と、半絶縁性ＧａＡｓ基板１０１上に形成されたアンドープＡｌＧａＡｓバッファー層１０２と、アンドープＡｌＧａＡｓバッファー層１０２上に形成されたＳｉドープＡｌＧａＡｓ電子供給層１０３と、ＳｉドープＡｌＧａＡｓ電子供給層１０３上に形成されたアンドープＡｌＧａＡｓスペーサ層１０４と、アンドープＡｌＧａＡｓスペーサ層１０４上に形成されたアンドープＩｎＧａＡｓチャネル層１０５と、アンドープＩｎＧａＡｓチャネル層１０５上に形成されたアンドープＡｌＧａＡｓスペーサ層１０６と、アンドープＡｌＧａＡｓスペーサ層１０６上に形成されたＳｉドープＡｌＧａＡｓ電子供給層１０７と、ＳｉドープＡｌＧａＡｓ電子供給層１０７上に形成されたアンドープＡｌＧａＡｓ層１０８と、アンドープＡｌＧａＡｓ層１０８上に形成されたアンドープＧａＡｓ層１０９と、アンドープＧａＡｓ層１０９上に形成されたアンドープＡｌＧａＡｓゲートリセスストッパ層２０１と、アンドープＡｌＧａＡｓゲートリセスストッパ層２０１上に形成されたアンドープＧａＡｓ層２０２と、アンドープＧａＡｓ層２０２上に部分的に形成されたＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０と、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０上に形成されたＳｉドープＧａＡｓキャップ層１１１と、アンドープＡｌＧａＡｓ層２０１とアンドープＧａＡｓ層２０２とに形成されたリセスに一部が埋め込まれ、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０及びＳｉドープＧａＡｓキャップ層１１１に形成されたリセス内において、アンドープＧａＡｓ層１０９上に形成されたＣドープｐ＋−ＧａＡｓ層１１２と、Ｃドープｐ＋−ＧａＡｓ層１１２上に形成されたゲート電極１１４と、ゲート電極１１４の周囲に形成された二酸化シリコン（ＳｉＯ２）からなるゲート酸化膜１１３と、ＳｉドープＧａＡｓキャップ層１１１上に形成されたソース電極１１５及びドレイン電極１１６と、から構成されている。
【００６０】
本実施形態に係る接合ゲート型電界効果トランジスタ２００は、オーミック電極として構成されているソース電極１１５及びドレイン電極１１６が接触する半導体キャップ層（ＳｉドープＧａＡｓキャップ層）１１１を有している。その半導体キャップ層１１１を部分的に除去することによりワイドリセス領域１１９が形成されており、さらに、そのワイドリセス領域１１９の表面に露出しているアンドープＧａＡｓ層２０２と、アンドープＡｌＧａＡｓ層２０１とをエッチングすることにより、ゲートリセス凹部１２０が形成されている。このゲートリセス凹部１２０の底面に露出しているアンドープＧａＡｓ層１０９上に、ゲート酸化膜１１３をマスクとして選択再成長させたｐ型不純物を高濃度に含有するＣドープｐ＋−ＧａＡｓ層１１２が形成されている。このＣドープｐ＋−ＧａＡｓ層１１２上にゲート電極１１４が形成されている。
【００６１】
図４は、本実施形態に係る接合ゲート型電界効果トランジスタ２００の製造方法をその工程順に示すフローチャートである。
【００６２】
以下、図４を参照して、接合ゲート型電界効果トランジスタ２００の製造方法を説明する。
【００６３】
先ず、図４（ａ）に示すように、半絶縁性ＧａＡｓ基板１０１上に、膜厚５００ｎｍのアンドープＡｌＧａＡｓバッファー層１０２、３×１０１８ｃｍ−３のＳｉ不純物を添加した膜厚４ｎｍのＡｌＧａＡｓ電子供給層１０３、膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層１０４、膜厚１５ｎｍのアンドープＩｎＧａＡｓチャネル層１０５、膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層１０６、３×１０１８ｃｍ−３のＳｉ不純物を添加した膜厚９ｎｍのＡｌＧａＡｓ電子供給層１０７、膜厚７ｎｍのアンドープＡｌＧａＡｓ層１０８、膜厚５ｎｍのアンドープＧａＡｓ層１０９、膜厚５ｎｍのアンドープＡｌＧａＡｓゲートリセスストッパ層２０１、膜厚１５ｎｍのアンドープＧａＡｓ層２０２、４×１０１８ｃｍ−３のＳｉ不純物を添加した膜厚５ｎｍのＡｌＧａＡｓワイドリセスストッパ層１１０、４×１０１８ｃｍ−３のＳｉ不純物を添加した膜厚１００ｎｍのＳｉドープＧａＡｓキャップ層１１１を、順次、積層させたウェハを作製する。これらの層は分子線成長法または有機金属気相成長法によりエピタキシャル成長させることにより形成する。
【００６４】
次いで、ＳｉドープＧａＡｓキャップ層１１１上にワイドリセス領域１１９に対応する部分が開口したマスク１１７を形成する。
【００６５】
次に、ＡｌＧａＡｓワイドリセスストッパ層１１０をストッパとして用いて、マスク１１７を介して、ＳｉドープＧａＡｓキャップ層１１１を選択的にエッチングし、図４（ｂ）に示すようなワイドリセス領域１１９を形成する。
【００６６】
次いで、図４（ｃ）に示すように、マスク１１７とＡｌＧａＡｓワイドリセスストッパ層１１０とを除去した後、ウェハ全面にＳｉＯ２ゲート酸化膜１１３を形成する。
【００６７】
次いで、図４（ｃ）に示すように、ＳｉＯ２ゲート酸化膜１１３の上に、ゲートリセス凹部１２０に対応する部分が開口したマスク１１８を形成する。
【００６８】
次いで、図４（ｄ）に示すように、マスク１１８を介して、ゲートリセス凹部１２０に対応する部分のＳｉＯ２ゲート酸化膜１１３をエッチング除去する。
【００６９】
次いで、マスク１１８を除去した後、アンドープＡｌＧａＡｓゲートリセスストッパ層２０１をストッパ層として用いて、ＳｉＯ２ゲート酸化膜１１３の開口部に露出しているアンドープＧａＡｓ層２０２及びアンドープＡｌＧａＡｓゲートリセスストッパ層２０１を選択的にエッチングする。
【００７０】
次いで、レジスト剥離処理及び水洗処理を行うことにより、ＡｌＧａＡｓワイドリセスストッパ層１１０を除去し、図４（ｅ）に示すように、アンドープＧａＡｓ層１０９をゲートリセス凹部１２０の底面に露出させる。
【００７１】
次いで、ゲートリセス凹部１２０の底面に露出したアンドープＧａＡｓ層１０９に対して、ゲートリセス凹部１２０に対応する部分が開口したＳｉＯ２ゲート酸化膜１１３をマスクとして、図４（ｆ）に示すように、有機金属気層成長法により、ｐ型不純物であるＣ（炭素）を１×１０２０ｃｍ−３添加した膜厚８０ｎｍのＣドープｐ＋−ＧａＡｓ層１１２を選択エピタキシャル成長させる。
【００７２】
次いで、図４（ｇ）に示すように、再成長させたＣドープｐ＋−ＧａＡｓ層１１２上に、ＷＳｉからなるゲート電極１１４を形成する。
【００７３】
次いで、図４（ｈ）に示すように、ＡｕＧｅを蒸着リフトオフ及び熱処理により合金化し、さらに、パターニングし、ソース電極１１５及びドレイン電極１１６を形成する。
【００７４】
以上の工程を経て、一部が半導体表面に埋め込まれたＣドープｐ＋−ＧａＡｓ層１１２を有する、図３に示した本実施形態に係る接合ゲート型電界効果トランジスタ２００が得られる。
【００７５】
本実施形態に係る接合ゲート型電界効果トランジスタ２００においては、酸化物を形成しやすいＡｌＧａＡｓストッパ層１１０を除去してから、アンドープＧａＡｓ層１０９上においてｐ型不純物を含有したＣドープｐ＋−ＧａＡｓ層１１２の選択再成長を行っているため、再成長界面における酸化物の形成を抑制することができた。その結果、ゲートリークが低減され、接合ゲート型電界効果トランジスタ２００のゲート順方向立ち上がり電圧（ＶＦ）としては１．２Ｖと高い値が得られた。
【００７６】
また、ｎ型不純物を高濃度に含有するＳｉドープＧａＡｓキャップ層１１１に対して、オーミック電極１１５、１１６を接触させているため、オーミック電極１１５、１１６とＳｉドープＧａＡｓキャップ層１１１との間のコンタクト抵抗が低い。
【００７７】
さらに、ｐ型不純物を含有するＣドープｐ＋−ＧａＡｓ層１１２をゲートリセス凹部１２０の中に部分的に埋め込んで選択再成長させているため、ワイドリセス領域１１９のシート抵抗が低減された。
【００７８】
これは、ゲート電極１１４の横のワイドリセス領域１１９における半導体層の表面とチャネル層との間の距離を大きく取ることができ、キャリアを枯渇させる原因となる表面空乏層の影響が低減されることにより、ゲート電極１１４の横のワイドリセス領域１１９のチャネル層内に蓄積されるキャリアの濃度が増加したためである。
【００７９】
図５は、正のしきい値電圧を有するトランジスタ素子（しきい値電圧＝０．３Ｖ）において、Ｃドープｐ＋−ＧａＡｓ層１１２のゲートリセス凹部１２０への埋め込み量を変えた場合のワイドリセス領域１１９におけるシートキャリア濃度の変化を示すグラフである。
【００８０】
埋め込み量を５ｎｍ以上とすることにより、チャネル内のシートキャリア濃度は１×１０１２ｃｍ−２以下となり、単位面積当たりのシート抵抗は１０００Ω以下に低減される。
【００８１】
例えば、埋め込み量を２０ｎｍとすることにより、Ｃドープｐ＋−ＧａＡｓ層１１２をゲートリセス凹部１２０に埋め込まない場合と比較して、単位面積当たりのシート抵抗は２６００Ωから４５０Ωに低減された。
【００８２】
以上の結果、ソース電極１１５とドレイン電極１１６との間の抵抗であるオン抵抗は３．５Ωｍｍから１．６Ωｍｍまで低減されるとともに、相互コンダクタンス（ｇｍ）は、３１０ｍＳ／ｍｍから４７０ｍＳ／ｍｍと大きく増加した。
【００８３】
本実施形態に係る接合ゲート型電界効果トランジスタ２００によれば、次のような効果を得ることができる。
【００８４】
酸化物を形成しやすいＡｌＧａＡｓストッパ層１１０を除去してから、アンドープＧａＡｓ層１０９上においてｐ型不純物を含有したＣドープｐ＋−ＧａＡｓ層１１２の選択再成長を行っているため、再成長界面における酸化物の形成を抑制することができた。その結果、ゲートリークが低減され、接合ゲート型電界効果トランジスタ２００のゲート順方向立ち上がり電圧（ＶＦ）としては高い値が得られた。
【００８５】
また、ｎ型不純物を高濃度に含有するＳｉドープＧａＡｓキャップ層１１１に対して、オーミック電極１１５、１１６を接触させているため、オーミック電極１１５、１１６とＳｉドープＧａＡｓキャップ層１１１との間のコンタクト抵抗を低減することができた。
【００８６】
さらに、ｐ型不純物を含有したＣドープｐ＋−ＧａＡｓ層１１２をゲートリセス凹部１２０に埋め込んで再成長させるため、ゲート電極１１４の横のワイドリセス領域１１９における半導体表面とチャネル層との間の距離を大きくとることが可能になり、表面空乏層の影響を抑制し、チャネル層内のキャリア濃度を高めることができる。
【００８７】
その結果として、接合ゲート型電界効果トランジスタ２００のオン抵抗は低減された。
【００８８】
また、相互コンダクタンス（ｇｍ）も増加した。
【００８９】
（第三の実施形態）
図１に示した第一の実施形態に係る接合ゲート型電界効果トランジスタ１００においては、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０をストッパ層として用いたが、ＧａＡｓに対してエッチングストッパ層としてＩｎＧａＰ層を適用することも可能である。
【００９０】
図６は、第三の実施形態に係る接合ゲート型電界効果トランジスタ３００の断面図である。
【００９１】
本実施形態に係る接合ゲート型電界効果トランジスタ３００は、第一の実施形態に係る接合ゲート型電界効果トランジスタ１００におけるＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０に代えて、ＳｉドープＩｎＧａＰ層３１０を有している。ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０に代えてＳｉドープＩｎＧａＰ層３１０を有している点を除いて、本実施形態に係る接合ゲート型電界効果トランジスタ３００は第一の実施形態に係る接合ゲート型電界効果トランジスタ１００と同一の構造を有している。
【００９２】
本実施形態に係る接合ゲート型電界効果トランジスタ３００によっても、同様に、オン抵抗を低く、かつ、ゲート順方向立ち上がり電圧（ＶＦ）を高くすることができる。
【００９３】
具体的には、本実施形態に係る接合ゲート型電界効果トランジスタ３００によって、２Ωｍｍのオン抵抗と１．２Ｖのゲート順方向立ち上がり電圧（ＶＦ）を得た。
【００９４】
（第四の実施形態）
図７は、第四の実施形態に係る接合ゲート型電界効果トランジスタ４００の断面図である。
【００９５】
図６に示した第三の実施形態に係る接合ゲート型電界効果トランジスタ３００においては、ＳｉドープＩｎＧａＰ層３１０にはゲート電極１１４の周囲において、Ｃドープｐ＋−ＧａＡｓ層１１２よりもサイズが大きい幅広のワイドリセスが形成されているが、本実施形態に係る接合ゲート型電界効果トランジスタ４００においては、ＳｉドープＩｎＧａＰ層３１０にはＣドープｐ＋−ＧａＡｓ層１１２と同一サイズのゲートリセスが形成されており、Ｃドープｐ＋−ＧａＡｓ層１１２はこのゲートリセスに埋め込まれるようにして形成されている。
【００９６】
本実施形態に係る接合ゲート型電界効果トランジスタ４００によっても、第三の実施形態に係る接合ゲート型電界効果トランジスタ３００と同様に、オン抵抗を低く、かつ、ゲート順方向立ち上がり電圧（ＶＦ）を高くすることができる。
【００９７】
このように、Ｃドープｐ＋−ＧａＡｓ層１１２に形成するリセスのサイズにかかわらず、同様の効果を得ることができる。
【００９８】
（第五の実施形態）
接合ゲート型電界効果トランジスタにおけるチャネル構造は図１及び図３に示した第一及び第二の実施形態におけるチャネル構造に限定されるものではなく、第一及び第二の実施形態におけるチャネル構造以外のチャネル構造を採用することも可能である。
【００９９】
図８は、第五の実施形態に係る接合ゲート型電界効果トランジスタ５００の断面図である。
【０１００】
本実施形態に係る接合ゲート型電界効果トランジスタ５００においては、図３に示した第二の実施形態に係る接合ゲート型電界効果トランジスタ２００におけるＳｉドープＡｌＧａＡｓ電子供給層１０３、アンドープＡｌＧａＡｓスペーサ層１０４、アンドープＩｎＧａＡｓチャネル層１０５、アンドープＡｌＧａＡｓスペーサ層１０６、ＳｉドープＡｌＧａＡｓ電子供給層１０７及びアンドープＡｌＧａＡｓ層１０８に代えて、ＳｉドープＧａＡｓチャネル層５０２及びＳｉドープＡｌＧａＡｓ層５０３を備えており、このＳｉドープＡｌＧａＡｓ層５０３／ＳｉドープＧａＡｓチャネル層５０２の構造上にＣドープｐ＋−ＧａＡｓ層１１２が形成されている。
【０１０１】
本実施形態に係る接合ゲート型電界効果トランジスタ５００によっても、第二の実施形態に係る接合ゲート型電界効果トランジスタ２００と同様の効果を得ることができる。
【０１０２】
（第六の実施形態）
図９は、第六の実施形態に係る接合ゲート型電界効果トランジスタ６００の断面図である。
【０１０３】
図３に示した第二の実施形態に係る接合ゲート型電界効果トランジスタ２００においては、Ｃドープｐ＋−ＧａＡｓ層１１２を再成長させたが、本実施形態に係る接合ゲート型電界効果トランジスタ６００においては、Ｃドープｐ＋−ＧａＡｓ層１１２を再成長させる代わりに、Ｃドープｐ＋−ＡｌＧａＡｓ６１２を再成長させている。Ｃドープｐ＋−ＧａＡｓ層１１２に代えてＣドープｐ＋−ＡｌＧａＡｓ６１２を再成長させる点を除いて、本実施形態に係る接合ゲート型電界効果トランジスタ６００は第二の実施形態に係る接合ゲート型電界効果トランジスタ２００と同一の構造を有している。
【０１０４】
ＡｌＧａＡｓはＧａＡｓよりもバンドギャップが約０．３ｅＶ大きく、実効的なショットキー障壁は１．７ｅＶとなる。このため、本実施形態に係る接合ゲート型電界効果トランジスタ６００においては、ゲート順方向立ち上がり電圧（ＶＦ）＝１．５Ｖと高い値が得られた。
【０１０５】
さらに、オーミック電極１１５、１１６のコンタクト部やＳｉドープＧａＡｓキャップ層１１１のリセス部分の変更はないため、オン抵抗は１．６Ωｍｍと低い。
【０１０６】
（第七の実施形態）
図１０は、第七の実施形態に係る接合ゲート型電界効果トランジスタ７００の断面図である。
【０１０７】
図３に示した第二の実施形態に係る接合ゲート型電界効果トランジスタ２００においては、Ｃドープｐ＋−ＧａＡｓ層１１２を再成長させたが、本実施形態に係る接合ゲート型電界効果トランジスタ７００においては、Ｃドープｐ＋−ＧａＡｓ層１１２を再成長させる代わりに、Ｃドープｐ＋−ＩｎＧａＰ層７１２を再成長させている。Ｃドープｐ＋−ＧａＡｓ層１１２に代えてＣドープｐ＋−ＩｎＧａＰ層７１２を再成長させる点を除いて、本実施形態に係る接合ゲート型電界効果トランジスタ７００は第二の実施形態に係る接合ゲート型電界効果トランジスタ２００と同一の構造を有している。
【０１０８】
ＩｎＧａＰはＧａＡｓよりもバンドギャップが大きく、従って、実効的なショットキー障壁も高い。このため、本実施形態に係る接合ゲート型電界効果トランジスタ７００によれば、ゲート順方向立ち上がり電圧（ＶＦ）＝１．５Ｖを高くすることができる。
【０１０９】
さらに、オーミック電極１１５、１１６のコンタクト部やＳｉドープＧａＡｓキャップ層１１１のリセス部分の変更はないため、オン抵抗が上昇することはない。
【０１１０】
（第八の実施形態）
図１１は、第八の実施形態に係る接合ゲート型電界効果トランジスタ８００の断面図である。
【０１１１】
図３に示した第二の実施形態に係る接合ゲート型電界効果トランジスタ２００においては、アンドープＧａＡｓ層１０９上にＣドープｐ＋−ＧａＡｓ層１１２を再成長させたが、本実施形態に係る接合ゲート型電界効果トランジスタ８００においては、アンドープＧａＡｓ層１０９に代えて、ＳｉドープＧａＡｓ層８０９上にＣドープｐ＋−ＧａＡｓ層１１２を再成長させている。アンドープＧａＡｓ層１０９に代えてＳｉドープＧａＡｓ層８０９を用いる点を除いて、本実施形態に係る接合ゲート型電界効果トランジスタ８００は第二の実施形態に係る接合ゲート型電界効果トランジスタ２００と同一の構造を有している。
【０１１２】
本実施形態に係る接合ゲート型電界効果トランジスタ８００においては、ＧａＡｓ層８０９にｎ型不純物であるＳｉを５×１０１７ｃｍ−３添加している。
【０１１３】
再成長させたＣドープｐ＋−ＧａＡｓ層１１２により実効的なショットキーは高められているため、ゲート順方向立ち上がり電圧（ＶＦ）は劣化することなく、ゲート順方向立ち上がり電圧（ＶＦ）＝１．２Ｖを得た。
【０１１４】
また、ＧａＡｓ層８０９にＳｉその他のｎ型不純物を添加することにより、オーミック電極１１５、１１６からチャネル層へのコンタクト抵抗が低減された。その結果、オン抵抗は０．１Ωｍｍ低下して、１．９Ωｍｍを得た。
【０１１５】
このように、アンドープＧａＡｓ層１０９に代えて、ｎ型不純物を含有させた半導体層を形成することによっても、第二の実施形態に係る接合ゲート型電界効果トランジスタ２００と同一の、または、それ以上の効果を得ることができる。
【０１１６】
（第九の実施形態）
図１２は、第九の実施形態に係る接合ゲート型電界効果トランジスタ９００の断面図である。
【０１１７】
本実施形態に係る接合ゲート型電界効果トランジスタ９００は、図３に示した第二の実施形態に係る接合ゲート型電界効果トランジスタ２００におけるアンドープＡｌＧａＡｓ層２０１に代えて、ＳｉドープＡｌＧａＡｓ層９０１を備えている。この点以外の構造は、第二の実施形態に係る接合ゲート型電界効果トランジスタ２００と同様である。
【０１１８】
本実施形態に係る接合ゲート型電界効果トランジスタ９００においては、ゲートリセスを形成する際のストッパ層として、ｎ型不純物をドーピングしたＳｉドープＡｌＧａＡｓ層９０１を用いている。再成長させたＣドープｐ＋−ＧａＡｓ層１１２により実効的なショットキーは高められているため、ゲート順方向立ち上がり電圧（ＶＦ）は劣化することなく、ゲート順方向立ち上がり電圧（ＶＦ）＝１．２Ｖを得た。
【０１１９】
また、ＡｌＧａＡｓ層９０１にｎ型不純物を添加することにより、オーミック電極１１５、１１６からチャネル層へのコンタクト抵抗が低減された。その結果、オン抵抗は０．１Ωｍｍ低下して１．９Ωｍｍを得た。
【０１２０】
（第十の実施形態）
図１３は、第十の実施形態に係る接合ゲート型電界効果トランジスタ１０００の断面図である。
【０１２１】
本実施形態に係る接合ゲート型電界効果トランジスタ１０００は、図３に示した第二の実施形態に係る接合ゲート型電界効果トランジスタ２００におけるＡｌＧａＡｓワイドリセスストッパ層１１０及びＳｉドープＧａＡｓキャップ層１１１に代えて、ＳｉドープＩｎＧａＰ層１００１、ＳｉドープＩｎｘＧａ（１−ｘ）Ａｓ層１００２（０≦ｘ≦０．５）及びＳｉドープＩｎ０．５Ｇａ０．５Ａｓ層１００３を備えている。この点以外の構造は、第二の実施形態に係る接合ゲート型電界効果トランジスタ２００と同様である。
【０１２２】
第一乃至第九の実施形態においては、キャップ層１１１としてＳｉドープＧａＡｓ層を用いているが、ＳｉドープＧａＡｓ層に代えて、本実施形態のように、ＳｉドープＩｎＧａＡｓ層を用いても、同様の効果を得ることができる。
【０１２３】
本実施形態においては、ｎ型不純物であるＳｉを２×１０１９ｃｍ−３添加したＩｎＧａＡｓキャップ層１００２、１００３を用いている。
【０１２４】
ＩｎＧａＡｓはＧａＡｓに対して、格子整合しないため、Ｉｎ組成を０から０．５まで変化させている。
【０１２５】
また、本実施形態においては、ＩｎＧａＡｓ、ＧａＡｓに対して選択エッチングストッパとして機能し得るＳｉドープＩｎＧａＰ層１００１をストッパ層として用いている。
【０１２６】
ＩｎＧａＡｓとオーミック電極１１５、１１６との間のコンタクト抵抗は小さいため、本実施形態に係る接合ゲート型電界効果トランジスタ１０００のオン抵抗は第二の実施形態と比較して、０．１Ωｍｍ低下して、１．５Ωｍｍを得た。
【０１２７】
また、以上の実施例では、ｐ型不純物としてＣを用いているが、他のｐ型不純物、例えばＭｇやＺｎなどを用いても同様の効果がある。
【０１２８】
また、第一乃至第十の実施形態においては、ｐ型不純物を含有した半導体層１１２を選択再成長するためのマスクとして、二酸化シリコンＳｉＯ２を用いているが、二酸化シリコンＳｉＯ２の代わりに、ＳｉＮｘ絶縁膜やＳｉＮｘＯ絶縁膜を用いても選択再成長を実現でき、同様の効果がある。
【０１２９】
また、以上の第一乃至第十の実施形態においては、チャネル層にｎ型キャリアが蓄積し、再成長半導体層１１２はｐ型不純物を添加した構成としているが、それとは逆に、チャネル層にｎ型キャリアが蓄積し、再成長半導体層１１２にｎ型不純物を添加した構成を用いても同様の効果がある。
【０１３０】
【発明の効果】
以上のように、本発明によれば、酸化物を形成しやすいストッパ層を除去してから、キャップ層に形成されたリセスの表面に露出した半導体層上に、第２の導電型の不純物を含有する半導体層の選択再成長を行っている。このため、再成長界面における酸化物の形成を抑制することができる。この結果、ゲートリークが低減され、ゲート順方向立ち上がり電圧（ＶＦ）を高くすることができる。
【０１３１】
また、第１導電型の不純物を含有するキャップ層に対して、オーミック電極を接触させているため、オーミック電極とキャップ層との間のコンタクト抵抗が低くなり、オン抵抗を低くすることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図２】第一の実施形態に係る接合ゲート型電界効果トランジスタの製造方法をその工程順に示すフローチャートである。
【図３】本発明の第二の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図４】第二の実施形態に係る接合ゲート型電界効果トランジスタの製造方法をその工程順に示すフローチャートである。
【図５】半導体層の埋め込み量に対するシートキャリア濃度及びリセス部シート抵抗の変化を示すグラフである。
【図６】本発明の第三の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図７】本発明の第四の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図８】本発明の第五の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図９】本発明の第六の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図１０】本発明の第七の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図１１】本発明の第八の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図１２】本発明の第九の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図１３】本発明の第十の実施形態に係る接合ゲート型電界効果トランジスタの断面図である。
【図１４】従来の接合ゲート型電界効果トランジスタの一例の断面図である。
【図１５】従来の接合ゲート型電界効果トランジスタの一例の断面図である。
【図１６】従来の接合ゲート型電界効果トランジスタの一例の断面図である。
【符号の説明】
１００  第一の実施形態に係る接合ゲート型電界効果トランジスタ
１０１  半絶縁性ＧａＡｓ基板
１０２  アンドープＡｌＧａＡｓバッファー層
１０３  ＳｉドープＡｌＧａＡｓ電子供給層
１０４  アンドープＡｌＧａＡｓスペーサ層
１０５  アンドープＩｎＧａＡｓチャネル層
１０６  アンドープＡｌＧａＡｓスペーサ層
１０７  ＳｉドープＡｌＧａＡｓ電子供給層
１０８  アンドープＡｌＧａＡｓ層
１０９  アンドープＧａＡｓ層
１１０  ＳｉドープＡｌＧａＡｓワイドリセスストッパ層
１１１  ＳｉドープＧａＡｓキャップ層
１１２  Ｃドープｐ＋−ＧａＡｓ層
１１３  ゲート酸化膜
１１４  ゲート電極
１１５  ソース電極
１１６  ドレイン電極
２００  第二の実施形態に係る接合ゲート型電界効果トランジスタ
２０１  アンドープＡｌＧａＡｓ層
２０２  アンドープＧａＡｓ層
１１９  ワイドリセス領域
１２０  ゲートリセス凹部
３００  第三の実施形態に係る接合ゲート型電界効果トランジスタ
３１０  ＳｉドープＩｎＧａＰ層
４００  第四の実施形態に係る接合ゲート型電界効果トランジスタ
５００  第五の実施形態に係る接合ゲート型電界効果トランジスタ
５０２  ＳｉドープＧａＡｓチャネル層
５０３  ＳｉドープＡｌＧａＡｓ層
６００  第六の実施形態に係る接合ゲート型電界効果トランジスタ
６１２  Ｃドープｐ＋−ＡｌＧａＡｓ
７００  第七の実施形態に係る接合ゲート型電界効果トランジスタ
７１２  Ｃドープｐ＋−ＩｎＧａＰ層
８００  第八の実施形態に係る接合ゲート型電界効果トランジスタ
８０９  ＳｉドープＧａＡｓ層
９００  第九の実施形態に係る接合ゲート型電界効果トランジスタ
９０１  ＳｉドープＡｌＧａＡｓ層
１０００  第十の実施形態に係る接合ゲート型電界効果トランジスタ
１００１  ＳｉドープＩｎＧａＰ層
１００２  ＳｉドープＩｎｘＧａ（１−ｘ）Ａｓ層
１００３  ＳｉドープＩｎ０．５Ｇａ０．５Ａｓ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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