(57)【要約】【課題】発振回路で発振周波数を調整せずに、簡単な構成で発振周波数のクロック信号に対して補正を正確に行うことができる周波数補正回路の提供。【解決手段】ＴＢＣ（Ｔｉｍｅ−Ｂａｓｅ　Ｃｏｕｎｔｅｒ）１０ａには、供給される遅延制御信号１０ｈとクロック信号１０ｅがカウント調整部１００に入力される。カウント調整部１００は、反転ゲート１００ａと論理積（ＡＮＤ）ゲート１００ｂを有し、反転ゲート１００ａには遅延制御信号１０ｈを供給し、ＡＮＤゲート１００ｂには、反転ゲート１００ａからの出力信号１００ｃとクロック信号１０ｅが供給される。ＡＮＤゲート１００ｂは、遅延制御信号１０ｈがレベルＨの間、１クロック分消去したクロック信号１０ｅをクロック分周部１０２における初段のＴ型フリップフロップのクロック信号として供給し、出力信号１０ｆを出力する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
基準となるクロック信号として発振信号を生成する発振素子と、該発振素子の一端側と他端側にそれぞれ一端側が接続され、ともに他端側が接地された第１および第２の容量素子とを用いた発振回路に対して発振する周波数のずれを補正する周波数補正回路において、該周波数補正回路は、
前記クロック信号を分周し、該分周された出力を次のクロックとして供給された分周手段を複数縦接続させて前記クロック信号を所望の周波数に分周するクロック分周手段と、
該クロック分周手段に対して制御を施す補正制御手段とを含み、
さらに、前記クロック分周手段は、前記クロック信号により行われるカウントのタイミングを調整して前記クロック信号が有する誤差をキャンセルするカウント調整手段を含み、
前記補正制御手段は、第１および第２の基準時刻の設定および前記クロック分周手段の初期化を制御する時間設定手段と、
該時間設定手段から供給される第１の基準時刻に前記クロック分周手段からの時間を加えた生成時刻を演算生成する時刻生成手段と、
前記生成時刻と第２の基準時刻とを比較する時刻比較手段と、
該時刻比較手段による比較結果に応じて少なくとも、前記カウントの遅延制御信号および促進制御信号のいずれか一方を前記カウント調整手段に供給するカウント制御手段とを含むことを特徴とする周波数補正回路。
【請求項２】
請求項１に記載の回路において、前記補正制御手段は、配設された装置環境の温度を測定し、前記カウント制御手段に前記比較結果とともに供給されることを特徴とする周波数補正回路。
【請求項３】
請求項１または２に記載の回路において、前記補正制御手段は、第１および第２の基準時刻を受信する機能を前記時刻設定手段に備えることを特徴とする周波数補正回路。
【請求項４】
請求項１、２または３に記載の回路において、前記カウント調整手段は、前記クロック信号を供給するとともに、前記カウントの遅延制御信号と前記クロック信号とに応じて前記分周手段の初段に供給されるクロック信号を所定の期間にわたってキャンセルさせる第１のキャンセル手段を含むことを特徴とする周波数補正回路。
【請求項５】
請求項４に記載の回路において、第１のキャンセル手段は、前記カウントの遅延制御信号に対して該信号レベルを反転させる第１の反転手段と、
第１の反転手段の出力と前記クロック信号との論理積演算を行う第１の論理積手段とを含み、
第１の論理積手段は、該論理積演算結果を初段の前記分周手段に対するクロックとして供給することを特徴とする周波数補正回路。
【請求項６】
請求項１、２または３に記載の回路において、前記カウント調整手段は、前記カウントの遅延制御信号と前記分周手段の初段から帰還させた出力信号とを用いて前記初段の分周手段への入力信号を所定の期間にわたってキャンセルさせる第２のキャンセル手段を含むことを特徴とする周波数補正回路。
【請求項７】
請求項６に記載の回路において、第２のキャンセル手段は、前記カウントの遅延制御信号と前記分周手段の初段から帰還させた出力信号との排他的な論理和の反転演算を行う第１の論理演算手段を含み、
第１の論理演算手段は、前記初段の分周手段の入力信号として出力することを特徴とする周波数補正回路。
【請求項８】
請求項１、２または３に記載の回路において、前記カウント調整手段は、前記クロック信号を供給するとともに、前記カウントの促進制御信号と前記クロックとにより前記分周手段の初段に供給されるクロック信号を所定の期間にわたってキャンセルさせる第３のキャンセル手段と、
前記カウントの促進制御信号、前記分周手段の初段からの出力信号および前記分周手段の第２段目からの帰還出力を用いて第３段目の分周手段に供給される入力信号を所定の期間にわたってカウントする位相を進めるカウント促進手段を含むことを特徴とする周波数補正回路。
【請求項９】
請求項８に記載の回路において、第３のキャンセル手段は、前記カウントの促進制御信号に対して該信号レベルを反転させる第２の反転手段と、
第２の反転手段の出力と前記クロック信号との論理積演算を行い、前記初段の分周手段に出力する第２の論理積手段とを含み、
前記カウント促進手段は、前記カウントの促進制御信号と前記初段の分周手段からの出力信号との論理和に対して反転演算を行う第１の反転論理和手段と、
第１の反転論理和手段の出力信号と前記分周手段の２段目から帰還される出力信号との排他的な論理和の反転演算を行い、前記２段目の分周手段における入力信号として出力する第２の論理演算手段とを含み、
前記２段目の分周手段は、前記クロック信号をクロックに用い、該分周手段の出力信号を次段の分周手段におけるクロックにすることを特徴とする周波数補正回路。
【請求項１０】
請求項１、２または３に記載の回路において、前記カウント調整手段は、前記カウントの促進制御信号と前記分周手段の初段から帰還させた入力信号とを用いて所定の期間にわたって前記初段の分周手段における出力信号と同じレベルを供給させるレベル供給手段と、
前記カウントの促進制御信号、前記分周手段の初段からの出力信号および前記分周手段の第２段目からの帰還出力を用いて第３段目の分周手段に供給される入力信号を所定の期間にわたってカウントする位相を進めるカウント促進手段を含むことを特徴とする周波数補正回路。
【請求項１１】
請求項１０に記載の回路において、前記レベル供給手段は、前記カウントの促進制御信号と前記初段の分周手段からの帰還入力に対して排他的な論理和の反転演算を行い、前記初段の分周手段における入力信号として出力する第３の論理演算手段を用い、
前記カウント促進手段は、前記カウントの促進制御信号と前記初段の分周手段からの出力信号との論理和に対して反転演算を行う第１の反転論理和手段と、
第１の反転論理和手段の出力信号と前記分周手段の２段目から帰還される出力信号との排他的な論理和の反転演算を行い、前記２段目の分周手段における入力信号として出力する第２の論理演算手段とを含み、
前記２段目の分周手段は、前記クロック信号をクロックに用い、該分周手段の出力信号を次段の分周手段におけるクロックにすることを特徴とする周波数補正回路。
【請求項１２】
請求項１、２または３に記載の回路において、前記カウント調整手段は、前記分周手段の初段に対して供給される前記クロック信号が前記カウントの遅延制御信号および促進制御信号の供給に応じてマスクされるクロックマスク手段と、
前記分周手段の第２段目に対してカウントの促進制御信号、前記分周手段の初段からの出力信号および前記分周手段の第２段目からの帰還出力を用いて第３段目の分周手段に供給される入力信号を所定の期間にわたってカウントする位相を進めるカウント促進手段と、
前記遅延制御信号の入力に応じて前記分周手段の第２段目に対して前記クロック信号を供給するとともに、該クロック信号を所定の期間にわたってキャンセルする第４のキャンセル手段とを含むことを特徴とする周波数補正回路。
【請求項１３】
請求項１２に記載の回路において、前記クロックマスク手段は、前記カウントの遅延制御信号と前記促進制御信号との論理和演算を反転させる第２の反転論理和手段と、
第２の反転論理和手段の出力と前記クロック信号との論理積演算を行う第３の論理積手段とを含み、
前記カウント促進手段は、前記カウントの促進制御信号と前記初段の分周手段からの出力信号との論理和に対して反転演算を行う第１の反転論理和手段と、
第１の反転論理和手段の出力信号と前記分周手段の２段目から帰還される出力信号との排他的な論理和の反転演算を行い、前記２段目の分周手段における入力信号として出力する第２の論理演算手段とを含み、
第４のキャンセル手段は、前記カウントの遅延制御信号に対して該信号レベルを反転させる第３の反転手段と、
第３の反転手段の出力と前記クロック信号との論理積演算を行う第３の論理積手段とを含み、
第３の論理積手段は、該論理積演算結果を初段の前記分周手段に対するクロックとして供給することを特徴とする周波数補正回路。
【請求項１４】
請求項１、２、または３に記載の回路において、前記カウント調整手段は、前記分周手段の初段に対して供給される前記クロック信号が前記カウントの遅延制御信号および前記促進制御信号のいずれかの期間中にマスクされるクロックマスク手段と、
前記分周手段の第２段目に対して前記カウントの遅延制御信号および前記促進制御信号のいずれの信号が供給されたかに応じてカウントの開始を早めた入力信号と前記カウントを遅らせた入力信号とのいずれかが供給されるカウント促進／遅延手段とを含み、
前記分周手段の初段および第２段目は、前記クロック信号をクロックに用いることを特徴とする周波数補正回路。
【請求項１５】
請求項１４に記載の回路において、前記クロックマスク手段は、前記カウントの遅延制御信号と前記促進制御信号との論理和演算を行わせる第１の論理和手段と、
第１の論理和手段の出力と前記分周手段の初段からの帰還出力との排他的な論理和の反転演算を行い、前記初段の分周手段における入力信号として出力する第４の論理演算手段とを含むことを特徴とする周波数補正回路。
【請求項１６】
請求項１５に記載の回路において、前記カウント促進／遅延手段は、前記カウンタの促進制御信号と前記分周手段の初段出力との論理和の反転演算を行う第２の反転論理和手段と、
第２の反転論理和手段の出力と前記カウンタの遅延制御信号との論理和演算を行う第２の論理和手段と、
第２の論理和手段の出力と前記分周手段の第２段目からの帰還出力との排他的な論理和の反転演算を行い、前記２段目の分周手段における入力信号として出力する第５の論理演算手段とを含むことを特徴とする周波数補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば発振装置に生じる周波数のずれを調整し、周波数を補正する周波数補正回路に関するものである。
【０００２】
【従来の技術】
一般的にＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）において、周波数発生部には水晶振動子、トリマコンデンサおよびコンデンサが用いられている。周波数発生部は、ＬＳＩの入力端子と出力端子との間に水晶振動子が配設され、ＬＳＩの入力端子側は、水晶振動子の一端側とトリマコンデンサの一端側とがそれぞれ接続される。また、ＬＳＩの出力端子側には、水晶振動子の他端側とコンデンサの一端側とがそれぞれ接続されている。トリマコンデンサおよびコンデンサの他端側は共通に接続され、接地接続されている。
【０００３】
この接続構成は、マイクロコントローラ（マイコン）等において時計として使用される。マイコンには、たとえば３２．７６８　ｋＨｚの水晶振動子が用いられる。マイコンでは、この周波数を分周回路で分周して１Ｈｚの波形を発生させ、時計の秒針等の表示に利用している。分周回路には、Ｔ型フリップフロップを１５個使用し、各Ｑ出力を次段のクロック信号として供給して分周し、１Ｈｚを生成している。
【０００４】
【発明が解決しようとする課題】
ところで、使用する水晶振動子には、周波数±３０　ｐｐｍの程度の製造にともなうばらつきがある。これを補正するため、トリマコンデンサは、コンデンサ容量値を変化させて、ばらつきを補正して周波数を調整している。しかしながら、トリマコンデンサは、通常のコンデンサよりも高価である。また、トリマコンデンサの使用では、製造工程にて周波数の調整が要求され、調整しても調整時と異なる温度では周波数がずれてしまう。
【０００５】
特開平５−１５２９３８号公報に記載のカウンタによれば、目標周波数に対する大きな誤差を補正するため、プログラム数でカウント数を変化できるカウンタとその出力をクロックパルスとするリングカウンタとこのカウント値とあらかじめ設定した値とを比較する一致回路を備えて、一致回路の出力によってプログラム数を変化させている。カウント数は、クロック周波数から目標周波数を除算し、さらにリングカウンタの最大カウント数で除算した整数値分である。このカウンタは、あらかじめ固定されたクロック周波数を用いて演算により求めているから、温度や経年変化等によりクロック周波数にずれが生じても対応することができない。
【０００６】
また、特開平９−３１１１９０号公報の誤差自動修正機能付き時計ユニットは、基本パルスの進行と遅延のそれぞれに対応して時刻の誤差を自動で補正している。この時計ユニットは、クリスタル発振器と、基本パルス発振手段と、補正値入力手段と、基本パルスの誤差に基づいて基本パルスを増減せしめて誤差を補正するパルス補正手段とを備えている。基本パルス発振手段は、１秒周期の基本パルスを発生させる。パルス補正手段は、補正値演算部、補正パルス発生器および変調器を配設して、１Ｈｚの基本パルスを増減させている。この時計ユニットは、分周された出力に対して補正を施している。この時計ユニットを適用して時計回路（ＲＴＣ：Ｒｅａｌ　Ｔｉｍｅ　Ｃｌｏｃｋ）が示す時刻を正確にする点で有用である。
【０００７】
しかしながら、ＲＴＣは、本来のＲＴＣ用クロック信号そのものを正確にしているのではないから、ＲＴＣに誤差を生じてしまう。そこで、特開平１１−１８３６６０号公報に記載の時計内蔵携帯式情報処理装置は、ＲＴＣ用クロック信号を正確にしてＲＴＣの時刻補正を低減させる技術が提案されている。携帯式情報処理装置は、ＲＴＣ用発信部２１、比較部２５と、メモリ１２とを備えて、クロック信号の周波数を容易に安定させ、適用する装置の情報処理機能の信頼性を高めている。
【０００８】
本発明はこのような従来技術の欠点を解消し、発振回路で発振周波数を調整せずに、簡単な構成で発振周波数のクロック信号に対して補正を正確に行うことができる周波数補正回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上述の課題を解決するために、基準となるクロック信号として発振信号を生成する発振素子と、この発振素子の一端側と他端側にそれぞれ一端側が接続され、ともに他端側が接地された第１および第２の容量素子とを用いた発振回路に対して発振する周波数のずれを補正する周波数補正回路において、クロック信号を分周し、この分周された出力を次のクロックとして供給された分周手段を複数縦接続させてクロック信号を所望の周波数に分周するクロック分周手段と、このクロック分周手段に対して制御を施す補正制御手段とを含み、さらに、クロック分周手段は、クロック信号により行われるカウントのタイミングを調整してクロック信号が有する誤差をキャンセルするカウント調整手段を含み、補正制御手段は、第１および第２の基準時刻の設定および前記クロック分周手段の初期化を制御する時間設定手段と、この時間設定手段から供給される第１の基準時刻にクロック分周手段からの時間を加えた生成時刻を演算生成する時刻生成手段と、生成時刻と第２の基準時刻とを比較する時刻比較手段と、この時刻比較手段による比較結果に応じてカウント調整手段を制御するカウント制御手段とを含むことを特徴とする。
【００１０】
本発明の周波数補正回路は、補正制御手段内の時刻生成手段にて時間設定手段から供給される第１の基準時刻にクロック分周手段からの時間を加えて生成時刻を演算生成し、時刻比較手段にて生成時刻と第２の基準時刻との比較を行い、この比較結果に応じてカウント制御手段によりカウント調整手段を制御して、タイミングを調整することによりクロック信号に含まれる誤差をキャンセルするように動作させてクロック分周手段から所望の周波数を出力することができる。
【００１１】
【発明の実施の形態】
次に添付図面を参照して本発明による周波数補正回路の実施例を詳細に説明する。
【００１２】
本実施例は、本発明の周波数補正回路を周波数調整部１０に適用した場合である。本発明と直接関係のない部分について図示および説明を省略する。以下の説明で、信号はその現れる接続線の参照番号で指示する。
【００１３】
周波数調整部１０は、図３に示すように、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）化され、ＴＢＣ（Ｔｉｍｅ−Ｂａｓｅ　Ｃｏｕｎｔｅｒ）１０ａおよびクロック分周制御部１０ｂを含む。周波数調整部１０には、発振回路１２が外部に配設されている。発振回路１２は、水晶振動子１２ａ、コンデンサ１２ｂ，　１２ｃを含んでいる。水晶振動子１２ａは、本実施例にて３２．７６８　ｋＨｚ±３０　ｐｐｍ程度のばらつきを有してマイクロコンピュータの時計等に使用する。コンデンサ１２ｂは、周波数調整部１０の入力端子１０ｃ側に接続され、発振周波数のばらつきを補正するように容量値を変化させることができるトリマコンデンサを用いてもよい。また、コンデンサ１２ｃは周波数調整部１０の出力端子１０ｄ側に接続されている。コンデンサ１２ｂ，　１２ｃは、他端側を接地させて、π型発振回路を形成している。
【００１４】
ＴＢＣ　１０ａは、図３に示すように、供給されるクロック信号ＣＬＫ（１０ｅ）を分周し、所望の周波数として１Ｈｚの出力信号１０ｆを出力し、クロック分周制御部１０ｂにも供給している。さらに、ＴＢＣ　１０ａの構成を説明する。ＴＢＣ　１０ａは、図１に示すようにカウント調整部１００およびクロック分周部１０２を含んでいる。カウント調整部１００は、供給されるクロック信号ＣＬＫの１クロック分をキャンセルする機能を有する第１のキャンセル手段に相当し、反転ゲート１００ａおよび２入力論理積（ＡＮＤ）ゲート１００ｂを含む。反転ゲート１００ａには、クロック分周制御部１０ｂからの制御信号１０ｇの内、遅延制御信号ＤＥＬＡＹ（１０ｈ）が供給される。反転ゲート１００ａは、遅延制御信号ＤＥＬＡＹのレベル反転信号１００ｃをＡＮＤゲート１００ｂの一端側に出力する。ＡＮＤゲート１００ｂには、他端側にクロック信号ＣＬＫが供給される。カウント調整部１００は、ＡＮＤゲート１００ｂの出力信号１００ｄをクロック分周部１０２に出力する。
【００１５】
クロック分周部１０２は、図１に示すように、Ｔ型フリップフロップの出力端子Ｑとクロック入力端子を縦接続されている。Ｔ型フリップフロップは、データ入力を持たず、本実施例ではＱバー端子とデータ入力端子Ｄが接続され、クロック信号ＣＬＫの立ち下がりに応じて出力端子Ｑ，　Ｑバーから出力される。出力端子Ｑは、次のＴ型フリップフロップのクロック入力端子と接続されている。Ｔ型フリップフロップＴＦ０は、出力信号１０２ａをＴ型フリップフロップＴＦ１のクロック信号として供給している。出力端子Ｑバーからの出力は、出力端子Ｑの出力信号１０２ａをレベル反転した信号１０２ｂである。クロック分周部１０２は、基本的にこのような接続を繰り返して周波数を低減させている。
【００１６】
ここで、初段のＴ型フリップフロップのクロック入力端子には、カウント調整部１００からの出力調整信号１００ｄが供給されている。本実施例におけるクロック分周部１０２では、供給されるクロック信号ＣＬＫ（１０ｅ）を１Ｈｚの出力信号１０ｆに分周するため上述したＴ型フリップフロップの縦接続が１５段行われる。
【００１７】
図３に戻って、クロック分周制御部１０ｂは、ＴＢＣ　１０ａから供給される出力信号１０ｆおよび基準信号１０ｉを用いて制御信号１０ｇおよびリセット信号１０ｊを生成し、ＴＢＣ　１０ａに出力する。基準信号１０ｉは、外部から供給される時刻基準情報を含む信号である。また、制御信号１０ｇには、遅延制御信号ＤＥＬＡＹ（１０ｈ）だけでなく、後述する促進制御信号（ＨＡＳＴＥＮ）１０ｋも含まれている。
【００１８】
クロック分周制御部１０ｂは、図２に示すように、時刻設定部１０４、時刻算出部１０６、時刻比較部１０８、ＴＢＣ制御部１１０を含む。時刻設定部１０４は、供給される基準信号１０ｉを基に基準時刻を示す時刻信号１０ｍとして生成して、時刻算出部１０６および時刻比較部１０８に出力し、ＴＢＣ　１０ａのカウント動作をリセットするリセット信号１０ｊも生成している。
【００１９】
時刻算出部１０６は、供給される時刻信号１０ｍとＴＢＣ　１０ａからの出力信号１０ｆとを用いて所定の時間を経過した後の時刻を演算により算出する。時刻算出部１０６は、次の時刻信号１０ｍが供給されたとき、直前に算出した時刻信号１０ｎを時刻比較部１０８に出力する。
【００２０】
時刻比較部１０８は、時刻設定部１０４および時刻算出部１０６から同時に供給される時刻信号１０ｍ，　１０ｎをたとえば、時刻信号１０ｍを基準に比較する。時刻比較部１０８は、時刻信号１０ｍに対して遅延、正常、進み具合を符号で示し、この符号とともにずれ量も比較結果１０ｐとしてＴＢＣ制御部１１０に出力する。
【００２１】
ＴＢＣ制御部１１０は、供給される比較結果１０ｐを基に遅延制御信号１０ｈまたは促進制御信号１０ｋを生成する。ＴＢＣ制御部１１０は、制御信号１０ｇの生成割合も算出する。たとえば、１日に１秒速くなる場合、誤差は１日の秒数あたりの誤差の秒数から、１／（６０×６０×２４）で約＋１１．６　ｐｐｍである。この場合、８６４００秒中に約３２７６８クロック分をキャンセルするとよい。すなわち、１００クロック分のキャンセルは、（８６４００×１００）／３２７６８＝２６４秒の中に行うとよい。生成割合は、２６４秒に遅延制御信号ＤＥＬＡＹ（１０ｈ）を１００回生成することになる。ＴＢＣ制御部１１０は、このような生成割合を算出して制御信号１０ｇを生成し、ＴＢＣ　１０ａに出力している。
【００２２】
なお、クロック分周制御部１０ｂは、ハードウェアで構成してもよいが、マイクロコンピュータのアプリケーションとしてソフトウェア的なプログラム処理によっても実現させることができる。
【００２３】
次に周波数調整部１０における周波数補正を行うＴＢＣ　１０ａの動作について図４を参照しながら簡単に説明する。ＴＢＣ　１０ａにおけるカウンタ調整部１００には、図４（ａ）のクロック信号ＣＬＫと遅延制御信号ＤＥＬＡＹ（１０ｈ）とが供給される。図４（ｂ）の遅延制御信号ＤＥＬＡＹ（１０ｈ）は、クロック信号ＣＬＫの立ち下がりタイミングより遅れて立ち上がる信号である。図４（ｃ）の出力信号１００ｃは、反転ゲート１００ａにより遅延制御信号ＤＥＬＡＹ（１０ｈ）の信号レベルが反転された出力である。出力信号１００ｃとクロック信号ＣＬＫがＡＮＤゲート１００ｂに供給される。
【００２４】
ＡＮＤゲート１００ｂは、図４（ｄ）に示すように、遅延制御信号ＤＥＬＡＹ（１０ｈ）がクロック信号ＣＬＫをマスクして、矢印Ａのタイミングでのクロック入力を回避させている。この結果、図１のＴ型フリップフロップＴＦ０におけるＱバー出力が、データ入力端子Ｄに接続されていることから、図４（ｄ）の立ち下がり位置では図４（ｅ）の出力とレベル反転した位置を取り込むことになる。このため、Ｑ出力は、図４（ｅ）のようになり、クロック１つ分がキャンセルされる。
【００２５】
このように簡単な構成のカウント調整部１００を追加することにより、１クロックのキャンセルを行うことができ、所定の期間中にこのキャンセルを行う遅延制御信号ＤＥＬＡＹが所定の数が供給されると、発振回路１２を調整することなく、クロック信号ＣＬＫに含まれるばらつきをなくすことができる。本実施例では、遅らせる側に補正することができる。
【００２６】
次にＴＢＣ　１０ａにおけるカウント調整部１００およびクロック分周部１０２の変形例について説明する。
〈第１変形例〉
本実施例でカウント調整部１００には、図５に示すように、２入力の排他的反転論理和ゲート（ＥｘＮＯＲ）１１２が用いられる。ＥｘＮＯＲゲート１１２には、Ｔ型フリップフロップＴＦ０の出力端子Ｑからの出力信号１０２ａが一端側に帰還入力され、他端側には遅延制御信号ＤＥＬＡＹ（１０ｈ）が入力される。ＥｘＮＯＲゲート１１２は、演算結果をＴ型フリップフロップＴＦ０のデータ入力端子Ｄに接続され、出力信号１１２ａを出力している。
【００２７】
ここで、Ｔ型フリップフロップＴＦ０は、先の実施例と接続が異なり、クロック信号ＣＬＫ（１０ｅ）を供給している。また、Ｔ型フリップフロップＴＦ０において出力端子Ｑバーは使用しない。
【００２８】
このように接続した場合の動作について図６を用いて説明する。図６（ａ），　（ｂ）は、それぞれクロック信号ＣＬＫ（１０ｅ）と遅延制御信号ＤＥＬＡＹ（１０ｈ）である。図６（ｃ）のＥｘＮＯＲゲート１１２は、入力レベルがＬの間、出力信号１１２ａをレベルＨで出力する。そして、クロック信号ＣＬＫの立ち下がりで出力信号１１２ａ（レベルＨ）を取り込むことにより、図６（ｄ）のＴ型フリップフロップＴＦ０のＱ出力１０２ａがレベルＨになる。これ以後、遅延制御信号（Ｌ）とＴ型フリップフロップＴＦ０のＱ出力１０２ａ（Ｈ）の入力にともなってＥｘＮＯＲゲート１１２は、出力信号１１２ａをレベルＬにする。
【００２９】
このレベル状態で次のクロック信号ＣＬＫの立ち下がりにてＴ型フリップフロップＴＦ０は、図６（ｃ）のレベルＬを取り込み、出力端子Ｑからの出力信号１０２ａをレベルＨからレベルＬに変化させる。これにともなってＥｘＮＯＲゲート１１２は、出力信号１１２ａをレベルＨにする。この後、遅延制御信号ＤＥＬＡＹ（１０ｈ）が供給される。すなわち、レベルＨになると、ＥｘＮＯＲゲート１１２は、出力信号１１２ａをレベルＬにする。
【００３０】
そして、次のクロック信号ＣＬＫにおける立ち下がり位置ＢでＴ型フリップフロップＴＦ０は、レベルＬを取り込むことになるが、クロックが入っているにも関わらず、このタイミングではレベル変化を生じない。この動作により、１クロック分がキャンセルされることになる。遅延制御信号ＤＥＬＡＹ（１０ｈ）がレベルＬになると同時にＥｘＮＯＲゲート１１２は、出力信号１１２ａをレベルＨにして出力する。この次のクロック信号ＣＬＫにおける立ち下がりで出力信号１１２ａ（レベルＨ）を取り込むことから、図６（ｄ）のＴ型フリップフロップＴＦ０では、出力信号１０２ａがレベルＨになる。
【００３１】
このようにカウント調整部１００とＴ型フリップフロップＴＦ０の接続を変えても遅延制御信号ＤＥＬＡＹの入力に応じてクロックをキャンセルすることができる。本実施例では、遅らせる側に補正することができる。
〈第２変形例〉
本実施例でカウント調整部１００には、図７に示すように、反転ゲート１１４、２入力ＡＮＤゲート１１６、２入力反転論理和（ＮＯＲ）ゲート１１８、２入力の排他的反転論理和ゲート（ＥｘＮＯＲ）１２０が用いられる。反転ゲート１１４には促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給され、反転ゲート１１４はレベル反転させた信号１１４ａをＡＮＤゲート１１６の一端に供給する。ＡＮＤゲート１１６の他端にはクロック信号ＣＬＫ（１０ｅ）が供給されている。ＡＮＤゲート１１６は、出力信号１１６ａをＴ型フリップフロップＴＦ０のクロック端子に供給する。このように接続することにより促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給される期間中、クロック信号ＣＬＫがマスクされる。
【００３２】
また、Ｔ型フリップフロップＴＦ１の前段には、ＮＯＲゲート１１８とＥｘＮＯＲゲート１２０が配設されている。ＮＯＲゲート１１８には、促進制御信号ＨＡＳＴＥＮ（１０ｋ）とＴ型フリップフロップＴＦ０の出力信号１０２ａが供給される。ＮＯＲゲート１１８は、出力信号１１８ａをＥｘＮＯＲゲート１２０に供給する。ＥｘＮＯＲゲート１２０には、他端に２段目のＴ型フリップフロップＴＦ１からの出力信号１０２ｃが帰還入力されている。ＥｘＮＯＲゲート１２０は、出力信号１２０ａをＴ型フリップフロップＴＦ１のデータ入力端子Ｄに供給する。そして、Ｔ型フリップフロップＴＦ１におけるクロック端子には、クロック信号ＣＬＫが供給されている。Ｔ型フリップフロップＴＦ１は、出力端子Ｑからの出力信号１０２ｃを次のＴ型フリップフロップＴＦ２におけるクロック信号として供給する。これ以後、通常のクロック分周における接続にして所望の周波数１Ｈｚを取り出している。
【００３３】
次に本実施例におけるカウンタ調整部１００の動作について図８を用いて説明する。図８（ａ），　（ｂ）は、それぞれクロック信号ＣＬＫ（１０ｅ）と促進制御信号ＨＡＳＴＥＮ（１０ｋ）である。図８（ｃ）に示すＡＮＤゲート１１６の出力信号１１６ａは、促進制御信号ＨＡＳＴＥＮ（１０ｋ）がレベルＨの期間中に含まれるクロック信号ＣＬＫをＴ型フリップフロップＴＦ０に対してキャンセルする。すなわち、タイミングＣ，　Ｄの位置におけるクロック信号の立ち下がりがなくなる。
【００３４】
図８（ｄ）にＥｘＮＯＲゲート１２０の出力信号１２０ａを示し、図８（ｅ），　（ｆ），　（ｇ）にそれぞれ、Ｔ型フリップフロップＴＦ０，　ＴＦ１，　ＴＦ２の出力信号１０２ａ，　１０２ｃ，　１０２ｄをそれぞれ示す。図示していないが、ＮＯＲゲート１１８は、促進制御信号ＨＡＳＴＥＮ（１０ｋ）がレベルＬでＴ型フリップフロップＴＦ０のＱ出力（１０２ａ）がレベルＨの期間中レベルＬをＥｘＮＯＲゲート１２０に出力する。Ｔ型フリップフロップＴＦ１のＱ出力がレベルＨを供給するから、ＥｘＮＯＲゲート１２０は出力信号１２０ａをレベルＬにして出力する。
【００３５】
Ｔ型フリップフロップＴＦ１は、クロック信号ＣＬＫの立ち下がりでＥｘＮＯＲゲート１２０の出力信号１２０ａを取り込む。これに応じてＴ型フリップフロップＴＦ１は、Ｑ出力端子からの出力信号１０２ｃをレベルＬにする。このとき、ＥｘＮＯＲゲート１２０は、出力信号１０２ｃのレベルＬに応じてレベルＨのパルスが生じる。これは、ＮＯＲゲート１１８に供給されるＴ型フリップフロップＴＦ０における出力信号１０２ａのレベルＬと促進制御信号ＨＡＳＴＥＮ（１０ｋ）のレベルＬとの入力に応じてレベルＨがＥｘＮＯＲゲート１２０に供給される。ＥｘＮＯＲゲート１２０には、このときレベルＬが供給されているから、ＥｘＮＯＲゲート１２０は出力信号１２０ａをレベルＬにする。
【００３６】
次に促進制御信号ＨＡＳＴＥＮ（１０ｋ）がレベルＨになると、ＮＯＲゲート１１８の出力信号１１８ａは、Ｔ型フリップフロップＴＦ０の出力に関わらず、レベルＬになる。Ｔ型フリップフロップＴＦ１の出力信号１０２ｃもレベルＬなので、ＥｘＮＯＲゲート１２０は出力信号１２０ａを促進制御信号ＨＡＳＴＥＮ（１０ｋ）がレベルＨの期間中レベルＨにする。
【００３７】
ところで、Ｔ型フリップフロップＴＦ１には、クロック信号ＣＬＫが供給されている。タイミングＣの位置でＴ型フリップフロップＴＦ１は、レベルＨを取り込むことになり、この次のクロック信号ＣＬＫの立ち下がりでは、レベルＬを取り込む。これにより、Ｔ型フリップフロップＴＦ１は、立ち下がりの出力信号１０２ｃをＴ型フリップフロップＴＦ２に供給する。この供給に応動してＴ型フリップフロップＴＦ２は、このタイミングでレベルＨになる。
【００３８】
Ｔ型フリップフロップＴＦ１においてこのようなレベルＨになるタイミングは、本来、４個のクロック信号ＣＬＫが供給されて生じるものである。図８（ｇ）のＴ型フリップフロップＴＦ２におけるＱ出力端子からの出力信号１０２ｃに着目すると、出力信号１０２ｃは、３個のクロック入力により立ち上がりが生じている。このように動作させることにより、クロックが１つ分進められている。
【００３９】
この関係は、１クロック後に再び促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給されるタイミングＤの位置でも同じである。このときＥｘＮＯＲゲート１２０にはレベルＬ，　Ｈが供給されるから、ＥｘＮＯＲゲート１２０の出力信号１２０ａはレベルＬになる。Ｔ型フリップフロップＴＦ１は、クロック信号ＣＬＫの立ち下がりでレベルＬを取り込むことによってＱ出力端子からの出力信号１０２ｃをレベルＬにする。したがって、Ｔ型フリップフロップＴＦ２は、レベルＬを取り込んで立ち下がる。この場合、立ち下がるまでのレベルＨの期間は、クロック信号ＣＬＫ３個分である。このようにＴ型フリップフロップＴＦ２は、図８（ｇ）に示すように、１クロック分位相の進んだクロックにして、以降の分周処理を続けて所望の周波数を生成する。
【００４０】
このようにカウント調整部１００とＴ型フリップフロップＴＦ０，　ＴＦ１，　ＴＦ２の接続を変えて促進制御信号ＨＡＳＴＥＮの入力に応じてクロックを１クロック分進ませることができる。たとえば、約２６４秒に１００カウント速めるように促進制御信号ＨＡＳＴＥＮ（１０ｋ）を供給すると、周波数調整部１０は１日あたり１秒遅れるクロックに対して１秒早める補正を施すことができる。
〈第３変形例〉
本実施例でカウント調整部１００には、図９に示すように、２入力の排他的反転論理和ゲート（ＥｘＮＯＲ）１２０，　１２２、２入力反転論理和（ＮＯＲ）ゲート１１８が用いられる。接続関係について説明すると、ＥｘＮＯＲゲート１２２は、第１変形例におけるＥｘＮＯＲゲート１１２と同じ接続関係にあり、供給される制御信号が促進制御信号ＨＡＳＴＥＮ（１０ｋ）である点が異なっている。また、カウント促進をもたらす部分としては、先の第２変形例で用いたＮＯＲゲート１１８およびＥｘＮＯＲゲート１２０が用いられている。ただし、ＮＯＲゲート１１８における接続は、促進制御信号ＨＡＳＴＥＮ（１０ｋ）を一端に供給される点で第２変形例と同じであるが、他端側にはＴ型フリップフロップＴＦ０のＱ出力端子からの出力信号１０２ａが供給されている点で異なっている。この他のＥｘＮＯＲゲート１２０やＴ型フリップフロップＴＦ１，　ＴＦ２の接続は、第２変形例に全く同じ接続関係である。
【００４１】
動作を簡単に説明する。図１０（ａ），　（ｂ），　（ｆ）および（ｇ）のタイミングは、図８（ａ），　（ｂ），　（ｅ），　（ｆ）および（ｇ）と同じであることから、説明を省略する。クロック信号ＣＬＫのキャンセルにＥｘＮＯＲゲート１２２を用いていることから、ＥｘＮＯＲゲート１２２の出力信号１２２ａは、図８（ｃ）の出力と異なっている。図１０（ｃ）のＥｘＮＯＲゲートは、促進制御信号ＨＡＳＴＥＮ（１０ｋ）がレベルＬであるから、Ｔ型フリップフロップＴＦ０の出力信号１０２ａがレベルＨの間、レベルＬを出力する。
【００４２】
この後、Ｔ型フリップフロップＴＦ０の出力信号１０２ａがレベルＬの間、レベルＨを出力する。Ｔ型フリップフロップＴＦ０が、クロック信号ＣＬＫの立ち下がりでレベルＨを取り込んでレベルＨを出力すると、ＥｘＮＯＲゲート１２２は、レベルＨ，　Ｌの供給によりレベルＬを出力する。このとき、Ｔ型フリップフロップＴＦ１は、出力信号１０２ｃがレベルＬ、ＮＯＲゲート１１８の出力信号１１８ａがレベルＬであることから、ＥｘＮＯＲゲート１２０はレベルＨになる。本実施例では、ＥｘＮＯＲゲート１２０の出力タイミングは、図８（ｄ）の場合に比べて促進制御信号ＨＡＳＴＥＮ（１０ｋ）がレベルＨになるタイミングより早くレベルＨになっている。このタイミングに応じてＴ型フリップフロップＴＦ０の出力信号１０２ａ（図１０（ｅ））もレベルＨに早くなっている。
【００４３】
これ以後に促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給されることにより、ＥｘＮＯＲゲート１２２には、ともにレベルＨが供給されるので、レベルＨが促進制御信号ＨＡＳＴＥＮ（１０ｋ）のレベルＨ期間中続く。Ｔ型フリップフロップＴＦ０の出力信号１０２ａがレベルＬになり、再び促進制御信号ＨＡＳＴＥＮ（１０ｋ）がレベルＨになることから、先の波形と逆の波形が出力される。このように、ＥｘＮＯＲゲート１２２は、促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給される期間中にＴ型フリップフロップＴＦ０のＱ出力端子からの出力信号１０２ａと同じレベル関係の信号が供給されるように調整している。
【００４４】
上述したようなタイミングが早まったことによるずれは問題なく、図１０（ｆ），　（ｇ）の波形から明らかなように、図８（ｆ），　（ｇ）の場合と同様な出力信号１０２ｃ，　１０２ｄが得られることがわかる。
【００４５】
このようにカウント調整部１００におけるクロック信号ＣＬＫのキャンセル用にＥｘＮＯＲゲート１２２を用い、第２変形例におけるＴ型フリップフロップＴＦ０，　ＴＦ１，　ＴＦ２の接続と同じにしても促進制御信号ＨＡＳＴＥＮの入力に応じてクロックを１クロック分進ませることができる。たとえば、約２６４秒に１００カウント速めるように促進制御信号ＨＡＳＴＥＮ（１０ｋ）を供給すると、周波数調整部１０は１日あたり１秒遅れるクロックに対して１秒早める補正を施すことができることは言うまでもない。
〈第４変形例〉
本実施例でカウント調整部１００には、図１１に示すように、２入力の反転論理和ゲート（ＮＯＲ）１１８，　１２４、２入力論理積（ＡＮＤ）ゲート１２６，　１２８、反転ゲート１３０、２入力の排他的反転論理和ゲート（ＥｘＮＯＲ）１２０が用いられる。ＮＯＲゲート１２４には、遅延制御信号ＤＥＬＡＹ（１０ｈ）と促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給され、ＮＯＲゲート１２４は演算結果をＡＮＤゲート１２６の一端に出力する。ＡＮＤゲート１２６にはクロック信号ＣＬＫが他端に供給され、ＡＮＤゲート１２６はこの演算結果をＴ型フリップフロップＴＦ０のクロック端子に供給する。
【００４６】
反転ゲート１３０には、遅延制御信号ＤＥＬＡＹ（１０ｈ）が供給され、反転ゲート１３０はレベル反転させた信号をＡＮＤゲート１２８の一端に供給する。ＡＮＤゲート１２８は、他端にクロック信号ＣＬＫを入力し、これら２入力の論理積結果をＴ型フリップフロップＴＦ１のクロック端子に供給している。この構成は、最初の実施例において説明した第１のキャンセル手段と同じ構成で、出力供給先がＴ型フリップフロップＴＦ０でなく、Ｔ型フリップフロップＴＦ１のクロック端子である点が異なっている。
【００４７】
ＮＯＲゲート１１８およびＥｘＮＯＲゲート１２０ならびにＴ型フリップフロップＴＦ０，　ＴＦ１における接続関係は、カウント促進手段として説明した第２変形例の場合と同じである。
【００４８】
次に図１２を用いて動作を説明する。図１２（ａ）に示すクロック信号ＣＬＫはＡＮＤゲート１２６，　１２８にそれぞれ供給されている。また、遅延制御信号ＤＥＬＡＹ（１０ｈ）と促進制御信号ＨＡＳＴＥＮ（１０ｋ）がそれぞれ、図１２（ｂ）と（ｃ）に示すタイミングでＮＯＲゲート１２４に供給される。ＮＯＲゲート１２４は、供給されるレベルＨをそれぞれレベルＬに反転してＡＮＤゲート１２６の一端に供給する。ＡＮＤゲート１２６は、図１２（ｄ）に示すレベルＬの期間中、クロック信号ＣＬＫの立ち下がりをマスクした信号をＴ型フリップフロップＴＦ０のクロック端子に供給する。この期間以外では、クロック信号ＣＬＫがＴ型フリップフロップＴＦ０に供給される。ＡＮＤゲート１２８は、図１２（ｅ）に示すように、遅延制御信号ＤＥＬＡＹ（１０ｈ）に対してクロック信号ＣＬＫを１つ分キャンセルしてＴ型フリップフロップＴＦ１のクロック端子に供給している。
【００４９】
Ｔ型フリップフロップＴＦ０は、図１２（ａ）における最初のクロック信号ＣＬＫの立ち下がり時に、図１２（ｇ）のＱ出力（出力信号１０２ａ）がレベルＨを出力する。これにより、ＮＯＲゲート１１８は、レベルＬをＥｘＮＯＲゲート１２０の一端に出力する。ＥｘＮＯＲゲート１２０には、Ｔ型フリップフロップＴＦ１の出力信号１０２ｃがレベルＬで帰還入力されるから、レベルＨが出力されている。
【００５０】
一方、最初のクロック信号ＣＬＫの立ち下がりに応じてＡＮＤゲート１２６，　１２８の出力も立ち下がる。これに応じてＴ型フリップフロップＴＦ０は、Ｑバー出力端子からの出力信号１０２ｂ（レベルＬ）を取り込んでレベルＬを出力する。このとき、ＮＯＲゲート１１８がレベルＨ、Ｔ型フリップフロップＴＦ１がレベルＬをそれぞれ、ＥｘＮＯＲゲート１２０に出力する。ＥｘＮＯＲゲート１２０は、この供給によりレベルＬを出力する。立ち下がり時に取り込んだレベルＨを出力して、Ｔ型フリップフロップＴＦ１の出力信号１０２ｃがレベルＨになる。
【００５１】
クロック信号ＣＬＫにおける第２の立ち下がりではＴ型フリップフロップＴＦ０は、Ｑバーの出力信号１０２ｂ（レベルＨ）を取り込み、レベルＨに立ち上がる。Ｔ型フリップフロップＴＦ１は供給されるレベルＨを取り込み、レベル変化せずにレベルＨを出力する。上述した出力信号１０２ｂの立ち上がりに応じてＮＯＲゲート１１８がレベルＬに変化することにより、ＥｘＮＯＲゲート１２０は、レベルＬに変化する。
【００５２】
次のクロック信号ＣＬＫにおける第３の立ち下がりでは、ＡＮＤゲート１２６，　１２８の出力信号１２６ａ，　１２８ａが示すように、立ち下がりがマスクされてキャンセルされることから、図１２（ｆ）〜（ｉ）までの出力には変化が生じない。これにより、図１２（ｇ）に示すように１クロック分がキャンセルされた期間が形成される。
【００５３】
クロック信号ＣＬＫにおける第４の立ち下がりでは、Ｔ型フリップフロップＴＦ０は、Ｑバーの出力信号１０２ｂ（レベルＬ）を取り込んで図１２（ｇ）に示すようにレベルＨからレベルＬに変化する。一方、ＥｘＮＯＲゲート１２０がこれまでレベルＬを出力してきたが、Ｔ型フリップフロップＴＦ０のレベルＬにともないＮＯＲゲート１１８およびＴ型フリップフロップＴＦ１からＥｘＮＯＲゲート１２０にレベルＨが供給される。ＥｘＮＯＲゲート１２０は、レベルＨを出力する。この直後、Ｔ型フリップフロップＴＦ１はレベルＬを取り込むことにより、Ｔ型フリップフロップＴＦ１はレベルＬに変化するので、ＥｘＮＯＲゲート１２０はレベルＬになり、この結果パルスが生じる。また、Ｔ型フリップフロップＴＦ２は、Ｔ型フリップフロップＴＦ１から供給される出力信号１０２ｃの立ち下がりに応じて出力信号１０２ｄを立ち上げる。
【００５４】
促進制御信号ＨＡＳＴＥＮ（１０ｋ）がレベルＨになると、ＥｘＮＯＲゲート１２０にはともにレベルＬが供給されているから、ＥｘＮＯＲゲート１２０はレベルＨを出力する。この後、クロック信号ＣＬＫにおける第５の立ち下がりでは、ＡＮＤゲート１２８が立ち下がる。このタイミングにおいて、ＥｘＮＯＲゲート１２０はともにレベルＬの供給を受けてレベルＨを出力する。Ｔ型フリップフロップＴＦ１は、このレベルＨを取り込み、図１２（ｈ）に示すように立ち上がる。ＥｘＮＯＲゲート１２０は、レベルＨの出力信号１０２ｃの供給によりレベルＬになる。このレベルＬの期間は、促進制御信号ＨＡＳＴＥＮ（１０ｋ）がレベルＬになるまで継続される。
【００５５】
この後、クロック信号における第６の立ち下がりに応じてＴ型フリップフロップＴＦ０の出力信号１０２ｂ（レベルＨ）を取り込み、出力する。Ｔ型フリップフロップＴＦ１は、出力信号１０２ｃ（レベルＨ）を出力するから、ＥｘＮＯＲ１２０は、レベルＬに変化する。そして、第７の立ち下がりに応じてＴ型フリップフロップＴＦ０，　ＴＦ１，　ＴＦ２がレベルＬに変化する。このとき、Ｔ型フリップフロップＴＦ２は、図１２（ｉ）が示すように、レベルＨの期間を３クロック分に短縮される。これにより、１クロック分、クロックを進ませることができる。
【００５６】
このように構成すると、発振回路１２の容量値を変化させることなく、遅延制御信号ＤＥＬＡＹ（１０ｈ）および促進制御信号ＨＡＳＴＥＮ（１０ｋ）の両方に対応した周波数補正を施すことができる。
〈第５変形例〉
本実施例でカウント調整部１００には、図１３に示すように、２入力論理和ゲート１３２，　１３４、２入力排他的反転論理和ゲート（ＥｘＮＯＲ）１２０，　１３６、２入力反転論理和（ＮＯＲ）ゲート１１８が用いられる。カウント調整部１００は、促進制御信号ＨＡＳＴＥＮ（１０ｋ）に対応した第３変形例を遅延制御信号ＤＥＬＡＹ（１０ｈ）にまで拡張した機能を持たせるように構成している。この接続関係について説明すると、図９に示した第３変形例の構成と比較すると、ＯＲゲート１３２，　１３４が追加されている点に特徴がある。接続関係に関して簡単に説明すると、ＯＲゲート１３２には、遅延制御信号ＤＥＬＡＹ（１０ｈ）促進制御信号ＨＡＳＴＥＮ（１０ｋ）が入力され、ＯＲゲート１３２は、論理和演算の結果をＥｘＮＯＲゲート１３６の一端に供給する。ＥｘＮＯＲゲート１３６は、ＥｘＮＯＲゲート１２２に対応するものである。
【００５７】
また、ＯＲゲート１３４は、ＮＯＲゲート１１８とＥｘＮＯＲゲート１２０との間に配設され、ＯＲゲート１３４の一端にはＮＯＲゲート１１８の出力信号１１８ａが供給され、他端にはクロック信号ＣＬＫ（１０ｅ）が供給されている。ＯＲゲート１３４は、論理和演算結果の出力信号１３４ａをＥｘＮＯＲゲート１２０に供給している。このように構成しても遅延／促進の周波数補正を施すことができる。
【００５８】
この動作について図１４を参照して簡単に説明する。図１４（ａ），　（ｂ），　（ｃ）にそれぞれ、クロック信号ＣＬＫ、遅延制御信号ＤＥＬＡＹ（１０ｈ）、促進制御信号ＨＡＳＴＥＮ（１０ｋ）を表す。ＯＲゲート１３２は、遅延制御信号ＤＥＬＡＹ（１０ｈ）と促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給され、これらの信号の論理和結果がＥｘＮＯＲゲート１３６に供給される。すなわち、論理和結果は、たとえば図１０（ｂ）に示した出力がＥｘＮＯＲゲート１３６に供給される。
【００５９】
ＥｘＮＯＲゲート１３６における図１４（ｄ）の出力信号１３６ａは、この結果、図１０（ｃ）と同じタイミング関係に得られる。出力信号１３６ａがＴ型フリップフロップＴＦ０のデータ入力端子Ｄに供給される。Ｔ型フリップフロップＴＦ０は、遅延制御信号ＤＥＬＡＹ（１０ｈ）や促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給されてレベルＨになっているとき、クロック信号ＣＬＫの立ち下がりタイミングにおけるＴ型フリップフロップＴＦ０の出力信号１０２ａがＥｘＮＯＲゲート１３６の出力レベルを維持するように出力する。
【００６０】
カウント調整部１００においてＮＯＲゲー１１８は、Ｔ型フリップフロップＴＦ０の出力信号１０２ａおよび促進制御信号ＨＡＳＴＥＮ（１０ｋ）の供給がともにレベルＬのときレベルＨをＯＲゲート１３４に出力する。ＯＲゲート１３４は、ＮＯＲゲート１１８のレベルＨ期間に供給される促進制御信号ＨＡＳＴＥＮ（１０ｋ）のレベルＨ期間を加えた出力信号１３４ａをＥｘＮＯＲゲート１２０の一端に出力する。ＥｘＮＯＲゲート１２０は、出力信号１３４ａとＴ型フリップフロップＴＦ１の出力信号１０２ｃを入力し、図１２（ｅ）に示す波形を出力する。
【００６１】
促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給されることにより、クロック信号ＣＬＫにおける第５の立ち下がりタイミングに応じて、Ｔ型フリップフロップＴＦ１は、Ｑ出力端子からの出力信号１０２ｃをレベルＬからレベルＨに変化させる。そして、第７の立ち下がりにてＴ型フリップフロップＴＦ１は、ＥｘＮＯＲゲート１２０のレベルＬになっている出力信号１２０ａを取り込んで出力信号１０２ｃをレベルＬにする。出力信号１０２ｃは、Ｔ型フリップフロップＴＦ２のクロック端子に供給されている。このとき、Ｔ型フリップフロップＴＦ２は、Ｑバー出力端子からの信号をデータ入力端子Ｄから取り込んでレベルＨからレベルＬに出力を変化させる。このように促進制御信号ＨＡＳＴＥＮ（１０ｋ）が供給されてから、Ｔ型フリップフロップＴＦ２では、３クロック分でレベル変化させるように出力制御され、１クロック分の短縮が行われる。
【００６２】
このように構成すると、発振回路１２の容量値を変化させることなく、遅延制御信号ＤＥＬＡＹ（１０ｈ）および促進制御信号ＨＡＳＴＥＮ（１０ｋ）の両方に対応した周波数補正を施すことができる。
【００６３】
なお、ＴＢＣ　１０ａにおけるクロック分周部１０２には、Ｔ型フリップフロップを用いたリップルキャリーカウンタを例示したが、同期式カウンタを用いても応用することができる。
【００６４】
次にクロック分周制御部１０ｂの構成について図１５および図１６を用いて説明する。図１５に示すクロック分周制御部１０ｂには、図２に示した概略的な構成に加えて温度センサ１３８が配設されている。温度センサ１３８は、配設された周囲の温度を測定し、得られた温度データ１０ｑをＴＢＣ制御部１１０に出力する。ＴＢＣ制御部１１０は、供給された温度データ１０ｑを用いて温度変化に応じた制御信号１０ｇをＴＢＣ　１０ａに供給する。これにより、クロック分周制御部１０ｂは、ＴＢＣ　１０ａのクロック分周部１０２が出力する発振周波数の分周クロック１０ｆを温度変化に応じて補正することができる。したがって、周波数調整部１０はこれまで以上により正確な補正が可能になる。
【００６５】
また、図１６に示すクロック分周制御部１０ｂには、図２に示した時刻設定部１０４を受信機能付時刻設定部１０４Ｒにする。受信機能付時刻設定部１０４Ｒは、時刻情報を含む電波１０Ｒを受信して自動的に時刻設定を行う。受信機能付時刻設定部１０４Ｒにおいて図示しないが、受信機能部では受信にともなって多くの電力が消費されることが知られている。前述したＴＢＣ　１０ａを用いて正確に周波数補正を行うように構成すると、受信回数を減らすことができ、低消費電力化に大きく寄与することができる。図１５および図１６のクロック分周制御部１０ｂが、前述した各実施例のＴＢＣ　１０ａと組み合わせることができることは言うまでもない。
【００６６】
なお、クロック分周制御部１０ｂの受信機能付時刻設定部１０４Ｒは、受信機能を時刻設定部に持たせなくてもよい。クロック分周制御部１０ｂは、時刻設定部１０４と図示しない時刻受信部とに分けて配設するようにしてもよい。この場合、時刻受信部は時刻設定部１０４に受信データを供給する。
【００６７】
さらに、図３に示した周波数調整部１０において、図示しないが、入力端子１０ｃとＴＢＣ　１０ａの間に周波数補正用コンデンサおよびアナログスイッチを配設するようにしてもよい。周波数補正用コンデンサは、たとえば１ｐＦ，　２ｐＦ，　４ｐＦ，　８ｐＦ等のコンデンサを入力端子１０ｃ側に並列接続させ、他端側を接地させる。アナログスイッチには、トランスファゲート等のスイッチング素子を用い、入力端子１０ｃと各コンデンサの間にそれぞれ配設される。アナログスイッチは、マイクロコンピュータ等から供給される制御信号に応じてそれぞれオン／オフされる。周波数調整部１０は、発振回路１２の発振周波数が遅ければ容量を増やすようにアナログスイッチをオンにし、発振周波数が早ければアナログスイッチをオフにするように制御される。これにより、発振回路１２には、高価なトリマコンデンサを用いることなく、発振周波数が補正される。
【００６８】
【発明の効果】
このように本発明の周波数補正回路によれば、補正制御手段内の時刻生成手段にて時間設定手段から供給される第１の基準時刻にクロック分周手段からの時間を加えて生成時刻を演算生成し、時刻比較手段にて生成時刻と第２の基準時刻との比較を行い、この比較結果に応じてカウント制御手段によりカウント調整手段を制御して、タイミングを調整してクロック信号に含まれる誤差をキャンセルするように動作させてクロック分周手段から所望の周波数を出力させ、周波数を補正することができる。これにより、発振回路に高価なトリマコンデサを用いず、簡単な回路の追加で済むので、コストを抑えることができる。
【図面の簡単な説明】
【図１】本発明の周波数補正回路を適用した周波数調整部におけるＴＢＣの構成を示す回路図である。
【図２】本発明の周波数補正回路を適用した周波数調整部におけるクロック分周制御部の概略的な構成を示すブロック図である。
【図３】本発明の周波数補正回路を適用した周波数調整部の概略的な構成を示すブロック図である。
【図４】図１に示したＴＢＣの動作を説明するタイミングチャートである。
【図５】図１のＴＢＣにおける第１変形例の構成を示す回路図である。
【図６】図５に示したＴＢＣの動作を説明するタイミングチャートである。
【図７】図１のＴＢＣにおける第２変形例の構成を示す回路図である。
【図８】図７に示したＴＢＣの動作を説明するタイミングチャートである。
【図９】図１のＴＢＣにおける第３変形例の構成を示す回路図である。
【図１０】図９に示したＴＢＣの動作を説明するタイミングチャートである。
【図１１】図１のＴＢＣにおける第４変形例の構成を示す回路図である。
【図１２】図１１に示したＴＢＣの動作を説明するタイミングチャートである。
【図１３】図１のＴＢＣにおける第５変形例の構成を示す回路図である。
【図１４】図１３に示したＴＢＣの動作を説明するタイミングチャートである。
【図１５】図２のクロック分周制御部に対して追加する温度センサを配設したブロック図である。
【図１６】図２のクロック分周制御部に受信機能付時刻設定部を配設したブロック図である。
【符号の説明】
１０　周波数調整部
１０ａ　ＴＢＣ
１０ｂ　クロック分周制御部
１２　発振回路
１００　カウント調整部
１０２　クロック分周部
１０４　時刻設定部
１０６　時刻算出部
１０８　時刻比較部
１１０　ＴＢＣ制御部
【図１】
2004056464.tif 000003
【図２】
2004056464.tif 000004
【図３】
2004056464.tif 000005
【図４】
2004056464.tif 000006
【図５】
2004056464.tif 000007
【図６】
2004056464.tif 000008
【図７】
2004056464.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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