(57)【要約】【課題】より安定した基板電位を確保することができ、高信頼性のＳＯＩ構造を有する半導体基板及びその製造方法及び半導体装置を提供する。【解決手段】絶縁層１３上にデバイス形成用としてＰ−型のシリコン単結晶層１４が設けられる。さらに、絶縁層１３下には例えばＰ型の支持基板１１が設けられ、この支持基板１１にはＮ−型ウェルパターン１２が予め設けられている。これらが積層された状態でＳＯＩ構造を有する半導体基板１５が構成されている。ウェルパターン１２それぞれは、例えば絶縁層１３を貫通する接続部を介して所定の電位が与えられる。例えば、チップ領域周囲にパッドが設けられるため、それに応じてウェルパターン１２が設けられている領域１２１がある。その他の領域１２２についても配設される素子領域に合わせて設けられている。【選択図】    図１
2004179506.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板に関し、
前記絶縁層下に設けられた第１導電型の支持基板と、
前記支持基板の所定領域それぞれに予め設けられた第１導電型または第２導電型のウェルパターンと、
を具備したことを特徴とするＳＯＩ構造を有する半導体基板。
【請求項２】
前記ウェルパターンそれぞれは、前記絶縁層を貫通する接続部を介して所定の電位が与えられることを特徴とする請求項１記載のＳＯＩ構造を有する半導体基板。
【請求項３】
少なくとも前記ウェルパターンが設けられる所定領域として上方にパッドを配設する領域が含まれることを特徴とする請求項１または２記載のＳＯＩ構造を有する半導体基板。
【請求項４】
絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板に関し、
前記絶縁層下に設けられた支持基板と、
前記支持基板の所定領域それぞれに予め設けられた導電層パターンと、
を具備したことを特徴とするＳＯＩ構造を有する半導体基板。
【請求項５】
前記導電層パターンそれぞれは、前記絶縁層を貫通する接続部を介して所定の電位が与えられることを特徴とする請求項４記載のＳＯＩ構造を有する半導体基板。
【請求項６】
少なくとも前記導電層パターンが設けられる所定領域として上方にパッドを配設する領域が含まれることを特徴とする請求項４または５記載のＳＯＩ構造を有する半導体基板。
【請求項７】
前記支持基板の所定領域において、前記導電層パターンそれぞれと接続されるウェルパターンを具備したことを特徴とする請求項４〜６いずれか一つに記載のＳＯＩ構造を有する半導体基板。
【請求項８】
シード基板を準備し、デバイス形成用のシリコン単結晶層をエピタキシャル成長させる工程と、
前記シリコン単結晶層上に絶縁層を形成する熱処理工程と、
第１導電型の支持基板を準備し、所定領域それぞれに少なくとも第１導電型または第２導電型のウェルパターンを形成する工程と、
前記ウェルパターンの設けられた支持基板と前記シード基板の絶縁層側とをはり合わせる接着工程と、
前記シード基板を分離し、前記シリコン単結晶層をデバイス主表面とする工程と、
を具備したことを特徴とするＳＯＩ構造を有する半導体基板の製造方法。
【請求項９】
シード基板を準備し、デバイス形成用のシリコン単結晶層をエピタキシャル成長させる工程と、
前記シリコン単結晶層上に絶縁層を形成する熱処理工程と、
支持基板を準備し、少なくとも所定領域それぞれに導電層パターンの形成、絶縁層の埋め込みを経て平坦化する工程と、
前記導電層パターンの設けられた支持基板と前記シード基板の絶縁層側とをはり合わせる接着工程と、
前記シード基板を分離し、前記シリコン単結晶層をデバイス主表面とする工程と、
を具備したことを特徴とするＳＯＩ構造を有する半導体基板の製造方法。
【請求項１０】
前記支持基板に予め前記導電層パターンと接続されるウェルパターンが形成されることを特徴とする請求項９記載のＳＯＩ構造を有する半導体基板の製造方法。
【請求項１１】
予め所定領域毎にウェルパターンが設けられている所定導電型の支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上のシリコン単結晶層と、
前記シリコン単結晶層に選択的に形成された素子分離領域と、
前記シリコン単結晶層上に配される集積回路素子と、
前記集積回路素子側の主表面から前記絶縁層を貫通する前記ウェルパターンへの電気的な接続部と、
を具備したことを特徴とする半導体装置。
【請求項１２】
前記ウェルパターンは前記集積回路素子に関係する電位を制御することを特徴とした請求項１１記載の半導体装置。
【請求項１３】
前記ウェルパターンは配線層または受動素子あるいは受動素子の一部として用いられることを特徴とする請求項１１記載の半導体装置。
【請求項１４】
予め所定領域毎に導電層パターンが設けられている支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上のシリコン単結晶層と、
前記シリコン単結晶層に選択的に形成された素子分離領域と、
前記シリコン単結晶層上に配される集積回路素子と、
前記集積回路素子側の主表面から前記絶縁層を貫通する前記導電層パターンへの電気的な接続部と、
を具備したことを特徴とする半導体装置。
【請求項１５】
前記導電層パターンは前記集積回路素子に関係する電位を制御することを特徴とした請求項１４記載の半導体装置。
【請求項１６】
前記導電層パターンは配線層または受動素子あるいは受動素子の一部として用いられることを特徴とする請求項１４記載の半導体装置。
【請求項１７】
前記支持基板の所定領域において、前記導電層パターンそれぞれと接続されるウェルパターンを具備したことを特徴とする請求項１４〜１６いずれか一つに記載のＳＯＩ構造を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の基板におけるデバイス間への電気的相互接続を改良するＳＯＩ構造を有する半導体基板及びその製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴなどの集積回路デバイスを構成する技術として知られている。ＳＯＩ構造におけるＣＭＯＳデバイスは、バルクＣＭＯＳ技術に比べてソース・ドレインの接合容量が小さく抑えられる利点を有する。このため、通常のバルクシリコン基板上に作製したＭＯＳＦＥＴ（バルクＭＯＳＦＥＴ）より高速で動作する。また、低電圧電源でも高速に動作するため、低消費電力ＬＳＩへの応用が検討されている。
【０００３】
ＳＯＩ技術には多くの問題もある。電流による自己発熱問題もその一つである。また、通常のバルクシリコン基板で用いられる縦型ダイオード、縦型トランジスタ、縦型ｐｎｐｎ経路など各種バルク型素子がない。このため、静電放電の保護（ＥＳＤ対策）の問題もある。従来方式の一例として、ＳＯＩ構造におけるデバイス形成用の基板にトレンチ素子分離領域が設けられ、トレンチ素子分離領域にバルク基板側への相互接続部が設けられる構成がある（例えば、特許文献１参照）。相互接続部は、トレンチ素子分離領域からドライエッチで相当深く掘り込み、バルク基板にイオン注入してウェル領域を形成し導電材を埋め込む。
【０００４】
このようにしてＳＯＩ構造のバルク基板においてウェルを形成し、ウェルとの相互接続部を複数設けることにより、自己発熱問題の緩和、静電放電の保護（ＥＳＤ対策）、基板を介したノイズ伝達（クロストーク）の抑制を達成するようにしていた。
【０００５】
【特許文献１】
特開平１０−３２１８６８
【０００６】
【発明が解決しようとする課題】
上述の［特許文献１］に開示されたようなＳＯＩ構造における、デバイス形成用の基板とバルク基板側に形成するウェルとの相互接続部では次のような問題がある。
バルク基板側に形成するウェルは、深いエッチング開口からのイオン注入や高エネルギーを伴うイオン注入により、ウェルとバルク基板の境界におけるダイオード特性を精度よく設定できなかった。つまり、より安定した基板電位を確保する上で必要なダイオード特性もしくはオーミックコンタクトを得ることが困難である。
【０００７】
本発明は上記のような事情を考慮してなされたもので、より安定した基板電位を確保できるＳＯＩ構造を有する半導体基板及びその製造方法及び半導体装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明に係るＳＯＩ構造を有する半導体基板は、
絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板に関し、
前記絶縁層下に設けられた第１導電型の支持基板と、
前記支持基板の所定領域それぞれに予め設けられた第１導電型または第２導電型のウェルパターンと、
を具備したことを特徴とする。
【０００９】
上記のような本発明に係るＳＯＩ構造を有する半導体基板によれば、支持基板では、予め必要な位置にそれぞれウェルパターンが設けられている。このウェルパターンは、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。その他、配線層や抵抗素子等に利用可能である。
【００１０】
上記本発明に係るＳＯＩ構造を有する半導体基板において、
前記ウェルパターンそれぞれは、前記絶縁層を貫通する接続部を介して所定の電位が与えられることを特徴とする。
さらに、上記本発明に係るＳＯＩ構造を有する半導体基板において、
少なくとも前記ウェルパターンが設けられる所定領域として上方にパッドを配設する領域が含まれることを特徴とする。静電保護の利用に寄与する。
【００１１】
本発明に係るＳＯＩ構造を有する半導体基板は、
絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板に関し、
前記絶縁層下に設けられた支持基板と、
前記支持基板の所定領域それぞれに予め設けられた導電層パターンと、
を具備したことを特徴とする。
【００１２】
上記のような本発明に係るＳＯＩ構造を有する半導体基板によれば、支持基板では、必要な位置にそれぞれ導電層パターンが設けられる。この導電層パターンは、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。その他、配線層や抵抗素子等に利用可能である。
【００１３】
上記本発明に係るＳＯＩ構造を有する半導体基板において、
前記導電層パターンそれぞれは、前記絶縁層を貫通する接続部を介して所定の電位が与えられることを特徴とする。
また、上記本発明に係るＳＯＩ構造を有する半導体基板において、
少なくとも前記導電層パターンが設けられる所定領域として上方にパッドを配設する領域が含まれることを特徴とする。静電保護の利用に寄与する。
さらに、上記本発明に係るＳＯＩ構造を有する半導体基板に関し、
前記支持基板の所定領域において、前記導電層パターンそれぞれと接続されるウェルパターンを具備したことを特徴とする。
【００１４】
本発明に係るＳＯＩ構造を有する半導体基板の製造方法は、
シード基板を準備し、デバイス形成用のシリコン単結晶層をエピタキシャル成長させる工程と、
前記シリコン単結晶層上に絶縁層を形成する熱処理工程と、
第１導電型の支持基板を準備し、所定領域それぞれに少なくとも第１導電型または第２導電型のウェルパターンを形成する工程と、
前記ウェルパターンの設けられた支持基板と前記シード基板の絶縁層側とをはり合わせる接着工程と、
前記シード基板を分離し、前記シリコン単結晶層をデバイス主表面とする工程と、
を具備したことを特徴とする。
【００１５】
上記のような本発明に係るＳＯＩ構造を有する半導体基板の製造方法によれば、支持基板をシード基板の絶縁層とはり合わせ、接着する段階ではすでに、支持基板の必要な位置にそれぞれウェルパターンが形成されている状態にする。このウェルパターンは、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。その他、配線層や抵抗素子等に利用可能である。
【００１６】
本発明に係るＳＯＩ構造を有する半導体基板の製造方法は、
シード基板を準備し、デバイス形成用のシリコン単結晶層をエピタキシャル成長させる工程と、
前記シリコン単結晶層上に絶縁層を形成する熱処理工程と、
支持基板を準備し、少なくとも所定領域それぞれに導電層パターンの形成、絶縁層の埋め込みを経て平坦化する工程と、
前記導電層パターンの設けられた支持基板と前記シード基板の絶縁層側とをはり合わせる接着工程と、
前記シード基板を分離し、前記シリコン単結晶層をデバイス主表面とする工程と、
を具備したことを特徴とする。
【００１７】
上記のような本発明に係るＳＯＩ構造を有する半導体基板の製造方法によれば、支持基板をシード基板の絶縁層とはり合わせ、接着する段階ではすでに、支持基板の必要な位置にそれぞれ導電パターンが形成されている状態にする。この導電パターンは、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。その他、配線層や抵抗素子等に利用可能である。
なお、上記本発明に係るＳＯＩ構造を有する半導体基板において、
前記支持基板に予め前記導電層パターンと接続されるウェルパターンが形成されることを特徴とする。
【００１８】
本発明に係る半導体装置は、
予め所定領域毎にウェルパターンが設けられている所定導電型の支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上のシリコン単結晶層と、
前記シリコン単結晶層に選択的に形成された素子分離領域と、
前記シリコン単結晶層上に配される集積回路素子と、
前記集積回路素子側の主表面から前記絶縁層を貫通する前記ウェルパターンへの電気的な接続部と、
を具備したことを特徴とする。
【００１９】
上記本発明に係る半導体装置において、
前記ウェルパターンは前記集積回路素子に関係する電位を制御することを特徴としている。
あるいは、前記ウェルパターンは配線層または受動素子として用いられることを特徴とする。
【００２０】
本発明に係る半導体装置は、
予め所定領域毎に導電層パターンが設けられている支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上のシリコン単結晶層と、
前記シリコン単結晶層に選択的に形成された素子分離領域と、
前記シリコン単結晶層上に配される集積回路素子と、
前記集積回路素子側の主表面から前記絶縁層を貫通する前記導電層パターンへの電気的な接続部と、
を具備したことを特徴とする。
【００２１】
上記本発明に係る半導体装置において、
前記導電層パターンは前記集積回路素子に関係する電位を制御することを特徴としている。
あるいは、前記導電層パターンは配線層または受動素子として用いられることを特徴とする。
さらに、上記本発明に係る半導体装置に関し、
前記支持基板の所定領域において、前記導電層パターンそれぞれと接続されるウェルパターンを具備したことを特徴とする。
【００２２】
【発明の実施の形態】
図１は、本発明の第１実施形態に係るＳＯＩ構造を有する半導体基板の要部構成図である。図はウェハＷａｆの１チップ領域を示している。絶縁層１３上にデバイス形成用として例えば低濃度Ｐ型不純物が導入されたＰ−型のシリコン単結晶層１４が設けられる。さらに、絶縁層１３下には例えばＰ型の支持基板１１が設けられ、この支持基板１１には低濃度Ｎ型不純物が導入されたＮ−型ウェルパターン１２が予め設けられている。これらが積層された状態でＳＯＩ構造を有する半導体基板１５が構成されている。
【００２３】
上記ウェルパターン１２それぞれは、例えば後述する絶縁層１３を貫通する接続部を介して所定の電位が与えられる。少なくともウェルパターン１２が設けられる所定領域として、上方にパッドを配設する領域が含まれる。ここではチップ領域周囲にパッドが設けられるため、それに応じてウェルパターン１２が設けられている領域１２１がある。その他の領域１２２についても配設される素子領域に合わせて設けられている。これにより、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。
【００２４】
上記構成によれば、支持基板１１では、必要な位置にそれぞれウェルパターン１２（１２１，１２２）が設けられる。このウェルパターン１２は、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。その他、配線層や抵抗素子等に利用可能である。
なお、ウェルパターン１２は、上述の形態に限らず、配設される素子領域やそれに伴う配線回路に応じた任意のパターニングが可能である。支持基板１１と同一導電型のウェルパターンを形成する箇所があってもよい。これにより、ＥＳＤ対策として利用できる。一般にはＥＳＤ対策の場合、Ｐチャネル素子側でウェルパターンが利用され、Ｎチャネル素子側でオーミックコンタクトを利用する構造をとる。
【００２５】
図２は、図１の構成に利用される接続部を示す第１の断面図である。ＳＯＩ構造を有する半導体基板１５に関し、トレンチ素子分離領域１８が形成されている。このトレンチ素子分離領域１８上から絶縁層１３を貫通しウェルパターン１２に至る接続部１９が設けられている。接続部１９は例えばバリアメタル付きのＷ（タングステン）プラグである。ここでは、トレンチ素子分離領域１８の形成後、素子のゲート層を形成する前の段階で貫通孔を形成し、Ｗプラグを充填、平坦化するなどして接続部１９が設けられる。この形成方法に限らず、ポリシリコンプラグ、あるいは、素子のゲート層を形成した後の、第１層目の金属層またはプラグ形成時に接続部１９を形成してもよい。
【００２６】
上記接続部１９を必要箇所設けることにより、例えば図示しない上層に設けられるパッドから配線層を介してウェルパターン１２に所定電位（例えばグランド電位等）が与えられる。これにより、各ウェルパターン１２（１２１，１２２）が所定のパッドに対する好ましい静電保護ダイオードの回路となったり、ＳＯＩＭＯＳＦＥＴのボディー電位の安定化に寄与する。また、自己発熱問題の緩和に寄与する（必ずしもウェルは必要ではない）。さらに、絶縁層１３を利用したキャパシタを意図した構成も実現可能である。このような構成は、特に高周波製品におけるクロストークの低減に大いに寄与する。
【００２７】
図３（ａ）は、図１の構成に利用される接続部を示す第２の断面図である。図２で示した接続部１９が１９１，１９２と所定距離離間して設けられ、ウェルパターン１２が配線層や抵抗素子として機能する構成を示している。すなわち、図示しない上層に設けられる配線層を介してウェルパターン１２が所定の信号を伝達する経路になり得る。これにより、回路の高集積化に寄与する。また、自己発熱問題の緩和にも寄与する。
【００２８】
図３（ｂ）は、図１の構成に利用される接続部を示す第２の断面図である。図２で示したウェルパターン１２が下部電極、絶縁層１３が容量絶縁膜、シリコン単結晶層１４に不純物を導入して低抵抗化し上部をシリサイド化したシリサイド層１４１を上部電極とする容量素子が構成されている。接続部１９が下部電極の引き出し配線となる。実際には絶縁層１３は平坦精度の良い薄い熱酸化膜であり、安定した容量素子が実現可能である。また、多層配線層側で形成するより工程の短縮が期待できる。これにより、回路の高集積化に寄与する。
【００２９】
図４（ａ）〜（ｄ）は、それぞれ本発明の第２実施形態に係るＳＯＩ構造を有する半導体基板の製造方法を工程順に示す断面図である。上記図１の構成における半導体基板１５のウェハ（Ｗａｆ）製造方法に係り、図１と同様の箇所には同一の符号を付して説明する。ここでは製法として知られるＥＬＴＲＡＮの製造プロセスを利用する。
【００３０】
図４（ａ）に示すように、ＳＯＩ構造を実現する基礎となるシード基板２１を準備し、多孔質シリコン層２２を形成する。その上にデバイス形成用として、低濃度Ｐ型（Ｐ−型）のシリコン単結晶層１４をエピタキシャル成長させる。その後、熱酸化処理してさらに絶縁層（酸化膜）１３を形成する（ＥＬＴＲＡＮの製法による）。
【００３１】
一方、図４（ｂ）に示すように、Ｐ型の支持基板（シリコン基板）１１を準備し、本発明実施形態に係るイオン注入マスクのパターニング、イオン注入工程を経て、支持基板１１に低濃度Ｎ型不純物を導入し、所定領域にＮ−型ウェルパターン１２（１２１，１２２）を形成する。Ｎ−型ウェルパターン１２は、ＳＯＩ基板に構成される回路に応じてパターニングされる。最終的な支持基板１１の厚さが７２５μｍ程度であるとすると、Ｎ−型ウェルパターン１２は、例えばＰ原子を加速電圧３００ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−３程度、コンタクト用イオン注入としては、例えばＡｓ原子を加速電圧７０ｋｅＶ程度、ドーズ量２×１０１５ｃｍ−３程度で形成する。
【００３２】
図４（ｃ）に示すように、ウェルパターン１２の設けられた支持基板１１とシード基板２１の絶縁層１３側とをはり合わせる。はり合わせは熱処理を伴い互いの基板が接着される。
【００３３】
図４（ｄ）に示すように、シード基板２１を分離する。ＥＬＴＲＡＮの製法による、多孔質シリコン層２２端面へのウォータージェットの噴射による切り離し技術が用いられる。その後、シリコン単結晶層１４上に残された多孔質シリコン層２２を選択的に除去し、水素アニール工程によってシリコン単結晶層１４表面を平坦化する。
【００３４】
上記実施形態の方法によれば、支持基板１１をシード基板２１の絶縁層１３とはり合わせ、接着する段階ではすでに、支持基板１１の必要な位置にそれぞれウェルパターン１２が形成されている状態にする。このウェルパターン１２は、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。その他、配線層や抵抗素子等に利用可能である。
【００３５】
なお、その他スマートカットと呼ばれる製法もある。スマートカットの場合、図４（ａ）における多孔質シリコン２２は不要で、図４（ｃ）において貼り合わせた後、絶縁層１３を形成した基板２１の方から所定のエネルギーと濃度で水素を導入する。これにより、シリコンの結合が所定の深さの領域で切れて脆い状態となり、その後、熱処理することにより分離し、図４（ｄ）と同様な形態を得ることができる。また、このような分離処理を経ずに完全研磨する方法もある。
【００３６】
図５は、本発明の第３実施形態に係る半導体装置の構成を示す平面図である。これは、図１のＳＯＩ構造を有する半導体基板及び図２の電位供給用の接続部の構成を利用したＳＯＩ  ＭＯＳＦＥＴの一例を示している。図１及び図２に示す構成と同様の箇所には同一の符号を付して説明する。
【００３７】
ＳＯＩ  ＭＯＳＦＥＴ３０は、Ｐ−型のシリコン単結晶層１４をボディーとし、チャネル領域３１上にゲート酸化膜（図示せず）を介してゲート電極３２が構成されている。ゲート電極３２はいわゆるＴゲート構造で、トレンチ素子分離領域１８に囲まれたボディー領域１４を有している。ゲート電極３２の側部にはソース・ドレイン領域よりも低濃度のＮ−型エクステンション領域（図示せず）形成後に設けられるサイドウォール（スペーサー）３３が形成されている。ソース・ドレイン領域のＮ＋領域３４では図示しない部分で所定のコンタクト配線が取られる。
【００３８】
ここで、ボディーのＰ−型シリコン単結晶層１４上にも所定のコンタクト３５が取られ、通常はグランド電位に繋げられる。グランド電位は図示しない接続部を介してウェルパターン１２に供給されているので、コンタクト３５は配線層３６を介して接続部１９に繋がる。これにより、ＳＯＩ  ＭＯＳＦＥＴ３０のボディー電位をより安定化する。また、自己発熱問題の緩和に寄与する。
【００３９】
図６は、本発明の第４実施形態に係るＳＯＩ構造を有する半導体基板の要部構成図である。前記第１実施形態と同様の箇所には同一の符号を付して説明する。図はウェハＷａｆの１チップ領域を示している。絶縁層１３上にＰ−型のシリコン単結晶層１４が設けられる。さらに、絶縁層１３下には例えばＰ型の支持基板１１が設けられ、この支持基板１１には低濃度Ｎ型不純物が導入されたＮ−型ウェルパターン１２が予め設けられている。さらにウェルパターン１２上を含んで支持基板１１表面上に層間絶縁膜４１を設け、層間絶縁膜４１中に導電層パターン４２が予め設けられている。導電層パターン４２は例えばドープトポリシリコンやその他有用な金属配線等が考えられる。これらが積層された状態でＳＯＩ構造を有する半導体基板４５が構成されている。
【００４０】
上記各ウェルパターン１２や導電層パターン４２それぞれは、必要な位置に予め設けることができ、例えば後述する絶縁層１３を貫通する接続部を介して所定の電位（信号も含む）が与えられる。これにより、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。その他、配線層や抵抗素子等に利用可能である。
【００４１】
図７は、図６の構成に利用される接続部を示す第１の断面図である。ＳＯＩ構造を有する半導体基板４５に関し、トレンチ素子分離領域１８が形成されている。このトレンチ素子分離領域１８上から絶縁層１３、層間絶縁膜４１を貫通しウェルパターン１２に至る接続部４９が設けられている。接続部４９は例えばバリアメタル付きのＷ（タングステン）プラグである。ここでは、トレンチ素子分離領域１８の形成後、素子のゲート層を形成する前の段階で導電層パターン４２のない領域に貫通孔を形成し、Ｗプラグを充填、平坦化するなどして接続部４９が設けられる。この形成方法に限らず、ポリシリコンプラグ、あるいは、素子のゲート層を形成した後の、第１層目の金属層またはプラグ形成時に接続部４９を形成してもよい。
【００４２】
上記接続部４９を必要箇所設けることにより、例えば図示しない上層に設けられるパッドから配線層を介してウェルパターン１２に所定電位（例えばグランド電位等）が与えられる。これにより、第１実施形態と同様にパッドに対する静電保護ダイオード回路やＭＯＳＦＥＴのボディー電位の安定化に寄与する。また、自己発熱問題の緩和に寄与する（必ずしもウェルは必要ではない）。このような構成は、特に高周波製品におけるクロストークの低減に大いに寄与する。
【００４３】
図８は、図６の構成に利用される接続部を示す第２の断面図である。接続部４９が接続部４９１，４９２として、導電層パターン４２と接続されるように所定距離離間して設けられ、導電層パターン４２が配線層や抵抗素子として機能する構成を示している。すなわち、図示しない上層に設けられる配線層を介して導電層パターン４２が所定の信号を伝達する経路になり得る。また、自己発熱問題の緩和に寄与する。さらに、絶縁層１３あるいは層間絶縁膜４１を利用したキャパシタを意図した構成も実現可能である。
【００４４】
図９（ａ）〜（ｄ）は、それぞれ本発明の第５実施形態に係るＳＯＩ構造を有する半導体基板の製造方法を工程順に示す断面図である。上記図６の構成における半導体基板４５のウェハ（Ｗａｆ）製造方法に係り、図７と同様の箇所には同一の符号を付して説明する。ここでも製法として知られるＥＬＴＲＡＮの製造プロセスを利用する。
【００４５】
図９（ａ）に示すように、ＳＯＩ構造を実現する基礎となるシード基板５１を準備し、多孔質シリコン層５２を形成する。その上にデバイス形成用として、低濃度Ｐ型（Ｐ−型）のシリコン単結晶層１４をエピタキシャル成長させる。その後、熱酸化処理してさらに絶縁層１３を形成する（ＥＬＴＲＡＮの製法による）。
【００４６】
一方、図９（ｂ）に示すように、Ｐ型の支持基板（シリコン基板）１１を準備し、本発明実施形態に係るイオン注入マスクのパターニング、イオン注入工程を経て、支持基板１１に低濃度Ｎ型不純物を導入し、所定領域にＮ−型ウェルパターン１２を形成する。Ｎ−型ウェルパターン１２は、ＳＯＩ基板に構成される回路に応じてパターニングされる。最終的な支持基板１１の厚さが７２５μｍ程度であるとすると、Ｎ−型ウェルパターン１２は、例えばＰ原子を加速電圧３００ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−３程度、コンタクト用イオン注入として例えばＡｓ原子を加速電圧７０ｋｅＶ程度、ドーズ量２×１０１５ｃｍ−３程度で形成する。さらに、ウェルパターン１２を含む主表面上に層間絶縁膜４１を形成し、層間絶縁膜４１上に例えばドープトポリシリコン層の所定パターニングを施し、導電層パターン４２を形成する。次に、再び層間絶縁膜４１を堆積し、平坦化する。この平坦化はエッチバック法、またはＣＭＰ（化学的機械的研磨）法が用いられる。
【００４７】
図９（ｃ）に示すように、導電層パターン４２の設けられた支持基板１１とシード基板５１の絶縁層１３側とをはり合わせる。はり合わせは熱処理を伴い互いの基板が接着される。
【００４８】
図９（ｄ）に示すように、シード基板５１を分離する。ＥＬＴＲＡＮの製法による、多孔質シリコン層５２端面へのウォータージェットの噴射による切り離し技術が用いられる。その後、シリコン単結晶層１４上に残された多孔質シリコン層５２を選択的に除去し、水素アニール工程によってシリコン単結晶層１４表面を平坦化する。なお、上述したように、このような製法の他にスマートカットや完全研磨の製法を用いることができる。
【００４９】
上記実施形態の方法によれば、支持基板１１をシード基板２１の絶縁層１３とはり合わせ、接着する段階ではすでに、支持基板１１の必要な位置にそれぞれウェルパターン１２及び導電層パターン４２が形成されている状態にする。このウェルパターン１２及び導電層パターン４２は、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。その他、配線層や抵抗素子等に利用可能である。
【００５０】
例えば、ＳＯＩ構造でＣＭＯＳを含む集積回路を構成する場合、ウェルパターン１２にグランド電位を与え、ボディー電位に利用したり、パッドの静電保護回路に利用する。また、自己発熱の緩和にも有用である。
なお、ＳＯＩ  ＭＯＳＦＥＴは図５の構成に限らない。導電層パターン４２は、電源電位が与えられるものや、素子間の信号伝達に利用されるもの、抵抗素子やインダクタ、キャパシタに利用されるものと様々な構成に利用可能である。これにより、トランジスタ直下の電位を所望電位に制御し易く、クロストークの低減に寄与する高信頼性の半導体装置が実現できる。なお、上記実施形態に限らず、導電層パターン（４２）を多層構造にする形態も考えられる。
【００５１】
以上説明したように本発明によれば、ＳＯＩにおける絶縁層下の支持基板では、必要な位置にそれぞれウェルパターン、また、さらには導電パターンが設けられる。これら絶縁層下のパターンは、デバイス形成用のＳＯＩ構造における所定の電位を安定化するために用いることができる。その他、配線層や抵抗素子等に利用可能である。自己発熱の緩和にも有用である。この結果、より安定した基板電位を確保することができ、集積化に寄与する高信頼性のＳＯＩ構造を有する半導体基板及びその製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係るＳＯＩ構造の半導体基板の要部構成図。
【図２】図１の構成に利用される接続部を示す第１の断面図。
【図３】各々図１の構成に利用される接続部を示す第２の断面図。
【図４】第２実施形態に係るＳＯＩ構造の半導体基板の製造工程断面図。
【図５】第３実施形態に係る半導体装置の構成を示す平面図。
【図６】第４実施形態に係るＳＯＩ構造の半導体基板の要部構成図。
【図７】図６の構成に利用される接続部を示す第１の断面図。
【図８】図６の構成に利用される接続部を示す第２の断面図。
【図９】第５実施形態に係るＳＯＩ構造の半導体基板の製造工程断面図。
【符号の説明】
１１…支持基板、１２…Ｎ−型ウェルパターン、１２１，１２２…ウェルパターンの領域、１３…絶縁層、１４…シリコン単結晶層、１４１…シリサイド層、１５，４５…半導体基板、１８…トレンチ素子分離領域、１９，１９１，１９２，４９，４９１，４９２…接続部、２１，５１…シード基板、２２，５２…多孔質シリコン層、３０…ＳＯＩ  ＭＯＳＦＥＴ、３１…チャネル領域、３２…ゲート電極、３３…サイドウォール（スペーサー）、３４…Ｎ＋領域（ソース・ドレイン領域）、３５…コンタクト、３６…配線層、４１…層間絶縁膜、４２…導電層パターン。
【図１】
2004179506.tif 000003
【図２】
2004179506.tif 000004
【図３】
2004179506.tif 000005
【図４】
2004179506.tif 000006
【図５】
2004179506.tif 000007
【図６】
2004179506.tif 000008
【図７】
2004179506.tif 000009
【図８】
2004179506.tif 000010
【図９】
2004179506.tif 000011