(57)【要約】【課題】制御精度に優れかつ低コスト化が可能な電流チョッパ型Ｄ級増幅器で構成された電流供給回路を提供する。【解決手段】トランジスタ１１０ａ，１１０ｂ，１２０ａ，１２０ｂによって構成されるフルブリッジによって、負荷１０５へ供給される出力電流Ｉｏが制御される。フルブリッジを構成するトランジスタとカレントミラーを構成するように設けられたミラートランジスタ２２０ａ，２２０ｂと、ミラートランジスタ２２０ａ，２２０ｂとそれぞれ直列に接続された検出抵抗２３０ａ，２３０ｂが設けられる。検出抵抗２３０ａ，２３０ｂでの検出電圧に応じて、フルブリッジの動作は制御される。さらに、一方のブリッジに属するトランジスタのオン・オフは、他方のブリッジに対応して設けられた検出抵抗での電圧降下に応じて制御される。【選択図】　　　　図１
2004056727.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧に応じた直流電流を第１および第２の出力ノードの間に接続された負荷へ供給する電力増幅回路であって、
電源電圧および共通電圧と前記第１の出力ノードとの間に電気的にそれぞれ接続される第１および第２のトランジスタと、
前記電源電圧および前記共通電圧と前記第２の出力ノードとの間に電気的にそれぞれ接続される第３および第４のトランジスタと、
前記電源電圧および前記共通電圧の一方の電圧と前記第１の出力ノードとの間に、前記第１および第２のトランジスタの対応する一方とカレントミラーを構成するように接続される第１のミラートランジスタと、
前記一方の電圧と前記第２の出力ノードとの間に、前記第３および第４のトランジスタの対応する一方とカレントミラーを構成するように接続される第２のミラートランジスタと、
前記第１のミラートランジスタと直列に接続される第１の検出抵抗と、
前記第２のミラートランジスタと直列に接続される第２の検出抵抗と、
所定周期で発振する搬送波を生成する搬送波生成回路と、
基準電圧と前記入力電圧との電圧差に応じた前記直流電流を供給するように、前記第１から第４のトランジスタで構成されたブリッジによる電力供給モードおよび電力回生モードの切換えを指示するためのスイッチング制御回路と、
前記搬送波の所定のレベル遷移、前記電圧差および前記第２の検出抵抗での電圧降下に基づいた前記スイッチング制御回路からの指示に応答して、前記第１および第２のトランジスタのオンおよびオフを制御する第１の駆動制御回路と、
前記搬送波の前記所定のレベル遷移および前記第１の検出抵抗での電圧降下に基づいた前記スイッチング制御回路からの指示に応答して、前記第３および第４のトランジスタのオンおよびオフを制御する第２の駆動制御回路とを備える、電力増幅回路。
【請求項２】
前記スイッチング制御回路は、前記搬送波の前記所定のレベル遷移に応答して、前記電力回生モードから前記電力供給モードへの遷移を指示し、前記第１および第２の検出抵抗の一方での電圧降下が所定電圧を超えたときに前記電力供給モードから前記電力回生モードへの遷移を指示する、請求項１に記載の電力増幅回路。
【請求項３】
前記第１および第２の駆動制御回路のうちの前記電圧差の極性に応じた一方の駆動制御回路は、対応するトランジスタのうちの、前記電源電圧および前記共通電圧の他方の電圧と接続された一方を、前記電力供給モードにおいてターンオンし、前記電力回生モードにおいてターンオフする、請求項１に記載の電力増幅回路。
【請求項４】
前記スイッチング制御回路は、前記第１および第２の駆動制御回路の他方の駆動制御回路において、対応するトランジスタのオンおよびオフを強制的に固定するためのスイッチング固定回路をさらに含み、
前記スイッチング固定回路は、前記対応するトランジスタのうちの、前記一方の電圧と接続された一方および前記他方の電圧と接続された他方を、前記第１または第２の検出抵抗での電圧降下にかかわらず、固定的にそれぞれターンオンおよびターンオフさせる、請求項３に記載の電力増幅回路。
【請求項５】
前記スイッチング制御回路は、帰還抵抗と入力抵抗との比に応じて、前記電圧差を反転増幅して出力する電圧増幅回路をさらに含み、
前記第１の駆動制御回路は、前記搬送波の前記所定のレベル遷移、前記第２の検出抵抗での電圧降下および前記電圧増幅回路の出力電圧に応じた前記スイッチング制御回路からの指示に応答して、前記第１および第２のトランジスタのオンおよびオフを制御し、
前記第２の駆動制御回路は、前記搬送波の前記所定のレベル遷移、前記第１の検出抵抗での電圧降下および前記電圧増幅回路の出力電圧に応じた前記スイッチング制御回路からの指示に応答して、前記第３および第４のトランジスタのオンおよびオフを制御し、
前記第１および第２の検出抵抗と前記帰還抵抗とは、同種類の抵抗体で設計され、かつ、互いに近接して配置される、請求項１に記載の電力増幅回路。
【請求項６】
前記電力増幅回路は、半導体集積回路上に搭載され、
前記入力抵抗は、前記半導体集積回路の外部に設けられる、請求項５に記載の電力増幅回路。
【請求項７】
入力電圧に応じた直流電流を第１および第２の出力ノードの間に接続された負荷へ供給する電力増幅回路であって、
電源電圧および共通電圧と前記第１の出力ノードとの間に電気的にそれぞれ接続される第１および第２のトランジスタと、
前記電源電圧および前記共通電圧と前記第２の出力ノードとの間に電気的にそれぞれ接続される第３および第４のトランジスタと、
前記電源電圧および前記共通電圧の一方の電圧と前記第１の出力ノードとの間に、前記第１および第２のトランジスタの対応する一方とカレントミラーを構成するように接続される第１のミラートランジスタと、
前記一方の電圧と前記第２の出力ノードとの間に、前記第３および第４のトランジスタの対応する一方とカレントミラーを構成するように接続される第２のミラートランジスタと、
前記第１のミラートランジスタと直列に接続される第１の検出抵抗と、
前記第２のミラートランジスタと直列に接続される第２の検出抵抗と、
所定周期で発振する搬送波を生成する搬送波生成回路と、
基準電圧と前記入力電圧との電圧差、前記搬送波の所定のレベル遷移、前記電圧差、ならびに前記第１および第２の検出抵抗での電圧降下に基づいて、前記第１から第４のトランジスタで構成されるブリッジによる電力供給モードおよび電力回生モードの切換えを指示するためのスイッチング制御回路と、
前記スイッチング制御回路からの指示に応答して、前記第１から第４のトランジスタのオンおよびオフを制御する駆動制御回路とを備える、電力増幅回路。
【請求項８】
前記スイッチング制御回路は、帰還抵抗と入力抵抗との比に応じて、前記電圧差を反転増幅して出力する電圧増幅回路をさらに含み、
スイッチング制御回路は、前記搬送波の前記所定のレベル遷移、前記第１および第２の検出抵抗での電圧降下ならびに前記電圧増幅回路の出力電圧に応じて、前記電力供給モードおよび前記電力回生モードの切換えを指示し、
前記第１および第２の検出抵抗と前記帰還抵抗とは、同種類の抵抗体で設計され、かつ、互いに近接して配置される、請求項７に記載の電力増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力増幅回路に関し、より特定的には、電流チョッパ型パルス幅変調（ＰＷＭ）方式のＤ級増幅器である電力増幅回路に関する。
【０００２】
【従来の技術】
直流電流を負荷へ供給するための電力増幅回路として、電流チョッパ型Ｄ級増幅器が知られている。電流チョッパ型Ｄ級増幅器は、負荷電流を直接検出し、検出した負荷電流に基づいた帰還制御を行なうため、入出力間伝達コンダクタンスの線形性に優れるという特徴を有する。特に、誘導性負荷への電流供給制御では、電圧利得の線形性よりも、伝達コンダクタンスの線形性が重要視されるため、電流チョッパ型Ｄ級増幅器は、このような用途に一般的に用いられる。
【０００３】
図６は、従来の技術に従う電流チョッパ型Ｄ級増幅器の電力増幅回路構成を示す回路図である。
【０００４】
図６を参照して、従来の技術に従う電力増幅回路１００は、出力ノードＮｏおよび／Ｎｏの間に接続された誘導性の負荷１０５に対して出力電流Ｉｏを供給する。出力電流Ｉｏは、入力電圧端子１０６に入力される入力電圧ＶＩＮおよび基準電圧端子１０７に入力される基準電圧ＶＲＥＦの電圧差に応じて制御される。基準電圧ＶＲＥＦが固定される一方で、入力電圧ＶＩＮは、出力電流Ｉｏの目標値に応じたレベルに設定される。具体的には、ＶＩＮ＞ＶＲＥＦの場合には、（以下、「正極性指令時」とも称する）出力ノードＮｏから／Ｎｏに向かう方向に（正方向）出力電流Ｉｏが供給され、ＶＩＮ＜ＶＲＥＦの場合（以下、「負極性指令時」とも称する）には、出力ノード／ＮｏからＮｏに向かう方向（負方向）に出力電流Ｉｏが供給される。出力電流Ｉｏの大きさは、｜ＶＩＮ−ＶＲＥＦ｜に応じて制御される。
【０００５】
電力増幅回路１００は、フルブリッジを構成するトランジスタ１１０ａ，１１０ｂ，１２０ａ，１２０ｂと、駆動制御回路１３０ａ，１３０ｂと、ＰＷＭ搬送波生成回路１４０と、スイッチング制御回路１５０とを備える。
【０００６】
トランジスタ１１０ａは、電源電圧１０１と出力ノード／Ｎｏの間に接続され、トランジスタ１１０ｂは、電源電圧１０１と出力ノードＮｏの間に接続される。トランジスタ１２０ａは、出力ノード／ＮｏとノードＮｓの間に接続され、トランジスタ１２０ｂは、出力ノードＮｏとノードＮｓの間に接続される。トランジスタ１１０ａおよび１１０ｂはＰ型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成され、トランジスタ１２０ａおよび１２０ｂはＮ型ＭＯＳトランジスタで構成される。ノードＮｓは、後ほど説明する検出抵抗１５５を介して共通電圧１０３と接続される。
【０００７】
駆動制御回路１３０ａは、スイッチング制御回路１５０からの指示に基づいてトランジスタ１１０ａ，１２０ａのゲート電圧を制御する。駆動制御回路１３０ｂは、スイッチング制御回路１５０からの指示に基づいてトランジスタ１１０ｂ，１２０ｂのゲート電圧を制御する。以下においては、トランジスタ１１０ａ，１２０ａを「左側ブリッジ」とも称し、トランジスタ１１０ｂ，１２０ｂを「右側ブリッジ」とも称する。
【０００８】
このように、左側ブリッジを構成するトランジスタ１１０ａ，１２０ａのオン・オフは駆動制御回路１３０ａによって制御され、右側ブリッジを構成するトランジスタ１１０ｂ，１２０ｂのオン・オフは駆動制御回路１３０ｂによって制御される。駆動制御回路１３０ａ、１３０ｂは、電源電圧１０２の供給を受ける。なお、電源電圧１０２は、電源電圧１０１と共通とすることも可能である。
【０００９】
ＰＷＭ搬送波生成回路１４０は、所定周期で発振する搬送波ＣＷＶを生成する。搬送波ＣＷＶは、ハイレベル（以下、「Ｈレベル」とも称する）およびローレベル（以下、「Ｌレベル」とも称する）の間の遷移を所定周期で繰返す
スイッチング制御回路１５０は、ノードＮｓおよび共通電圧１０３の間に接続された検出抵抗１５５と、電圧比較器１６０ａ，１６０ｂと、ラッチ回路１６５ａ，１６５ｂとを含む。
【００１０】
検出抵抗１５５の抵抗値はＲｓであり、以下では、検出抵抗１５５で生じる電圧降下を検出電圧Ｖ（Ｒｓ）とも称する。
【００１１】
電圧比較器１６０ａは、ノードＮ１ａおよびＮ２ａの電圧差を増幅し、当該電圧差の極性に応じて、ＨレベルまたはＬレベル信号を出力する。電圧比較器１６０ａは、ノードＮ１ｂおよびＮ２ｂの電圧差を増幅し、当該電圧差の極性に応じて、ＨレベルまたはＬレベル信号を出力する。
【００１２】
ラッチ回路１６５ａ，１６５ｂの各々は、リセット端子ＲへＨレベル信号が入力されるとリセット状態に設定され、リセット端子Ｒへの入力がＬレベルであるときにセット端子ＳへＨレベル信号が入力されるとセット状態へ設定される。
【００１３】
ラッチ回路１６５ａ，１６５ｂの各々のセット端子Ｓへは、搬送波ＣＷＶが入力される。ラッチ回路１６５ａのリセット端子Ｒへは、電圧比較器１６０ａの出力信号が入力され、ラッチ回路１６５ｂのリセット端子Ｒへは、電圧比較器１６０ｂの出力信号が入力される。
【００１４】
駆動制御回路１３０ａ，１３０ｂは、対応するラッチ回路１６５ａ，１６５ｂがリセット状態のときには上側（電源電圧１０１側）のトランジスタ（Ｐ型ＭＯＳトランジスタ）をオンする。すなわち、ラッチ回路１６５ａがリセット状態のときには、駆動制御回路１３０ａは、トランジスタ１１０ａをオンし、トランジスタ１２０ａをオフする。同様に、駆動制御回路１３０ｂは、ラッチ回路１６５ｂがリセット状態のときには、トランジスタ１１０ｂをオンし、トランジスタ１２０ｂをオフする。
【００１５】
これに対して、駆動制御回路１３０ａ，１３０ｂは、対応するラッチ回路１６５ａ，１６５ｂがセット状態のときには、下側（共通電圧１０３側）のトランジスタ（Ｎ型ＭＯＳトランジスタ）をオンする。すなわち、駆動制御回路１３０ａは、ラッチ回路１６５ａがセット状態のときには、トランジスタ１２０ａをオンし、トランジスタ１１０ａをオフする。同様に、駆動制御回路１３０ｂは、ラッチ回路１６５ｂがセット状態のときには、トランジスタ１２０ｂをオンし、トランジスタ１１０ｂをオフする。
【００１６】
スイッチング制御回路１５０は、さらに、ノードＮｓとノードＮ１ａおよびＮ１ｂとの間にそれぞれ接続される抵抗素子１７０ａおよび１７０ｂと、ノードＮ１ａおよび基準電圧端子１０７の間に接続される抵抗素子１７２ａと、ノードＮ１ｂおよび入力電圧端子１０６の間に接続される抵抗素子１７２ｂと、ノードＮ２ａおよびＮ２ｂと共通電圧１０３との間にそれぞれ接続される抵抗素子１７４ａおよび１７４ｂと、ノードＮ２ａおよび入力電圧端子１０６の間に接続される抵抗素子１７６ａと、ノードＮ２ｂおよび基準電圧端子１０７の間に接続される抵抗素子１７６ｂとを有する。抵抗素子１７０ａ，１７０ｂ，１７４ａ，１７４ｂの抵抗値はＲ１であり、抵抗素子１７２ａ，１７２ｂ，１７６ａ，１７６ｂの抵抗値はＲ２である。
【００１７】
正極性指令時（ＶＩＮ＞ＶＲＥＦ）においては、電圧比較器１６０ｂの出力信号がＨレベルに固定される一方で、電圧比較器１６０ａの出力は、検出電圧Ｖ（Ｒｓ）に応じて変化する。すなわち、検出電圧Ｖ（Ｒｓ）が所定電圧Ｖｒよりも小さい場合には、電圧比較器１６０ａはＬレベル信号を出力し、検出電圧Ｖ（Ｒｓ）が所定電圧Ｖｒを以上の場合には、電圧比較器１６０ａはＨレベル信号を出力する。ここで、所定電圧Ｖｒは下記（１）式で示される。
【００１８】
Ｖｒ＝（Ｒ１／Ｒ２）・｜ＶＩＮ−ＶＲＥＦ｜…（１）
これに対して負極性指令時（ＶＩＮ＜ＶＲＥＦ）においては、電圧比較器１６０ａの出力信号がＨレベルに固定される一方で、電圧比較器１６０ｂの出力は、検出電圧Ｖ（Ｒｓ）に応じて変化する。すなわち、検出電圧Ｖ（Ｒｓ）が所定電圧Ｖｒよりも小さいときは、電圧比較器１６０ｂはＬレベル信号を出力し、検出電圧Ｖ（Ｒｓ）が所定電圧Ｖｒを超えたときは、電圧比較器１６０ｂはＨレベル信号を出力する。
【００１９】
次に、従来の電力増幅回路１００の動作について、正極性指令時を例に詳細に説明する。
【００２０】
図７は、正極性指令時における従来の電力増幅回路１００の動作を説明する動作波形図である。
【００２１】
図７を参照して、搬送波ＣＷＶの立上り（ＬレベルからＨレベルへの遷移）に対応する時刻Ｔ１において、正極性指令時には、電圧比較器１６０ｂはＨレベル信号を出力し、電圧比較器１６０ａはＬレベル信号を出力する。これに応じて、ラッチ回路１６５ａがセット状態となって、左側ブリッジにおいて、トランジスタ１２０ａがオンされ、トランジスタ１１０ａがオフされる。一方、ラッチ回路１６５ｂがリセット状態となるので、右側ブリッジにおいて、トランジスタ１１０ｂがオンされ、トランジスタ１２０ｂがオフされる。
【００２２】
これにより、負荷１０５は、電源電圧１０１および共通電圧１０３の間に接続されて、正方向にバイアスされる。これに伴い、出力電流Ｉｏは、負荷１０５のインダクタンス値および抵抗値、ならびにトランジスタ１１０ｂ，１２０ａのオン抵抗によって決まる時定数に従って、正方向に増加する。これに伴い、出力電流Ｉｏおよび抵抗値Ｒｓの積である検出電圧Ｖ（Ｒｓ）も増加する。なお、以下においては、負荷１０５が電源電圧１０１および共通電圧１０３の間に接続されて、負荷１０５へ電力が供給されている状態を「電力供給モード」とも称する。
【００２３】
電力供給モードは、検出電圧Ｖ（Ｒｓ）が所定電圧Ｖｒに達する時刻Ｔ２まで継続される。時刻Ｔ２において、検出電圧Ｖ（Ｒｓ）が所定電圧Ｖｒに達すると、電圧比較器１６０ｂの出力信号がＨレベルに維持される一方で、電圧比較器１６０ａの出力信号は、ＬレベルからＨレベルに変化する。これに応答して、ラッチ回路１６５ａがセット状態からリセット状態に変化するので、左側ブリッジでは、トランジスタ１２０ａがターンオフされ、トランジスタ１１０ａがターンオンされる。
【００２４】
これにより、負荷１０５の両端（すなわち、出力ノードＮｏ，／Ｎｏ）は、電源電圧１０１と接続されて放電されるので、出力電流Ｉｏは、上記時定数に従って減少する。なお、以下においては、負荷１０５の両端が電源電圧１０１または共通電圧１０３に接続されて、負荷１０５から電力が回生されている状態を「電力回生モード」とも称する。
【００２５】
搬送波ＣＷＶは、時刻Ｔ３において、ＨレベルからＬレベルへ立ち下がる。しかし、搬送波ＣＷＶの次の立上りに対応する時刻Ｔ４までの間、ラッチ回路１６５ａ，１６５ｂの各々は、リセット状態を維持する。したがって、時刻Ｔ２からＴ４の間は、電力回生モードが維持されて、左側ブリッジでは、トランジスタ１１０ａおよび１２０ａは、それぞれオンおよびオフされ、右側ブリッジでは、トランジスタ１１０ｂおよび１２０ｂは、それぞれオンおよびオフされる。
【００２６】
以下、搬送波ＣＷＶの各周期においてこのような動作が繰返されて、指数関数状の脈流電流となる出力電流Ｉｏが負荷１０５に供給される。出力電流Ｉｏの脈流成分は、搬送波ＣＷＶの周波数および負荷１０５のインダクタンスの調整によって、平滑化することができる。
【００２７】
なお、負極性指令時においては、左側ブリッジおよび右側ブリッジのそれぞれにおいて、トランジスタのオン・オフが入換えて設定される。この結果、電力供給モードにおいて、負荷１０５が負方向にバイアスされて、出力電流Ｉｏは正極性指令時と反対方向に流される。
【００２８】
また、電力回生モードにおいては、正極性指令時には左側ブリッジ、負極性指令時には右側ブリッジにおいて、両方のトランジスタをターンオフして、トランジスタに内蔵される図示しない逆並列ダイオードによって、出力電流Ｉｏの回生電流経路を確保する構成とすることもできる。
【００２９】
このように、従来の電力増幅回路１００においては、出力電流Ｉｏの検出抵抗１５５が、出力電流Ｉｏの経路に、直接直列接続されている。このように設けられた検出抵抗１５５に生じる検出電圧に基づいて、フルブリッジでの電力供給モードと電流回生モードとが切換えられるので、入力電圧ＶＩＮと出力電流Ｉｏの平均値との間に、下記（２）式に示されるように、線形性を持たせることができる。
【００３０】
Ｉｏ＝（Ｒ１／Ｒ２）・（１／Ｒｓ）・ΔＶ　…（２）
（ただし、ΔＶ＝ＶＩＮ−ＶＲＥＦ）
この結果、電力増幅回路１００は、伝達コンダクタンスの線形性が確保され、いわゆるＤ級増幅器として動作することができる。
【００３１】
【発明が解決しようとする課題】
しかしながら、従来の電力増幅回路１００の構成では、出力電流Ｉｏが検出抵抗１５５を直接流れるため、検出抵抗１５５の抵抗値Ｒｓと出力電流Ｉｏとの積に相当する出力ダイナミックレンジの損失と、当該損失ダイナミックレンジと出力電流Ｉｏの積に相当する電力損とが発生してしまう。
【００３２】
また、上記の損失を考えると抵抗値Ｒｓを小さくする必要があるので、一般的に、抵抗値Ｒｓは、０．１Ω〜１Ωのオーダーとされていた。この結果、必然的に、検出抵抗１５５には、高電力容量の素子を適用する必要がある。また、出力電流Ｉｏの制御精度は、検出抵抗１５５の抵抗値Ｒｓの精度に大きく影響される。このような理由から、検出抵抗１５５は、製造時における抵抗値の絶対値精度の確保や、温度変化による抵抗値変動の点から、電力増幅回路が搭載される集積回路（ＩＣ）に内蔵することが困難であり、電力増幅回路が搭載されるＩＣに対する外付け抵抗（外部素子）として設置されてきた。しかし、高電力容量および高い抵抗値精度を満足するために、このような外付けの微小抵抗は、大型化かつ高コスト化するため、基板実装時における設計面およびコスト面から問題を有していた。
【００３３】
さらに、従来の電力増幅回路１００においては、モード切換え時における誤動作を防止するために、低出力電流領域において制御性が低下するという問題点があった。
【００３４】
たとえば、正極性指令時では、電力供給モードへの遷移時において、左側ブリッジでのトランジスタ１２０ａのターンオンに応答して、出力ノード／Ｎｏの電圧が急激に変化し、トランジスタ１２０ａに過渡的なスパイク電流が流れてしまう。このスパイク電流ΔＩｓは、出力ノード／Ｎｏで時間ΔＴの間に電圧がΔＶｓ変化したとすると、出力ノード／Ｎｏの出力容量Ｃｏを用いて、ΔＩｓ＝Ｃｏ・（ΔＶｓ／Δｔ）で示される。このスパイク電流によって、検出抵抗１５５での検出電圧Ｖ（Ｒｓ）が瞬間的に上昇すると、出力電流Ｉｏが本来のレベルへ到達する前に、トランジスタ１２０ａがターンオフされて電力供給モードが終了しまう可能性がある。
【００３５】
このため、電力供給モードの初期において、電圧比較回路１６０ａ，１６０ｂの出力が誤って反転されないように、いわゆるフィルティング処理やマスキング処理が、センス端子（図６ではノードＮｓ）に対して施される。これにより、電力供給モード開始後（搬送波ＣＷＶ立上り後）の特定期間においては、電力供給モードから電力回生モードへの遷移が、強制的に禁止される。
【００３６】
しかしながら、このような構成とすれば、当該特定期間の長さと、負荷１０５のインダクタンス値および抵抗値、ならびにトランジスタ１１０ｂ，１２０ａのオン抵抗に依存する時定数とに応じて、制御可能な出力電流Ｉｏの最小値Ｉｍｉｎが決まってくる。すなわち、最小電流Ｉｍｉｎは、入力電圧ＶＩＮとは無関係な一定値であり、最小電流Ｉｍｉｎよりも小さい出力電流Ｉｏを発生させることは不可能となる。このため、従来の電力増幅回路１００においては、出力電流微小領域において、急激な出力電流の変化を伴う非線形部分が存在していた。このような非線形部分の存在によって、ＢＴＬ（Ｂａｌａｎｃｅｄ　Ｔｒａｎｓｆｏｒｍｅｒ　Ｌｅｓｓ　ａｍｐｌｉｆｉｅｒ）のサーボ制御など精密な電流制御が要求される用途については、適用が困難であるという問題点もあった。
【００３７】
近年、Ｄ級増幅器に求められる市場ニーズは厳しくなってきており、特に、低電源電圧動作化、低コスト化およびＰＷＭキャリア周波数の高速化が強く要求されている。しかしながら、従来の電力増幅回路１００においては、上述したような問題点の存在によって、これらの要求に応えることが困難であった。
【００３８】
本発明は、このような問題点を解決するためになされたものであって、この発明の目的は、制御精度に優れかつ低コスト化が可能な電流チョッパ型Ｄ級増幅器で構成された電力増幅回路を提供することである。
【００３９】
【課題を解決するための手段】
この発明に従う電力増幅回路は、入力電圧に応じた直流電流を第１および第２の出力ノードの間に接続された負荷へ供給する電力増幅回路であって、電源電圧および共通電圧と第１の出力ノードとの間に電気的にそれぞれ接続される第１および第２のトランジスタと、電源電圧および共通電圧と第２の出力ノードとの間に電気的にそれぞれ接続される第３および第４のトランジスタと、電源電圧および共通電圧の一方の電圧と第１の出力ノードとの間に、第１および第２のトランジスタの対応する一方とカレントミラーを構成するように接続される第１のミラートランジスタと、一方の電圧と第２の出力ノードとの間に、第３および第４のトランジスタの対応する一方とカレントミラーを構成するように接続される第２のミラートランジスタと、第１のミラートランジスタと直列に接続される第１の検出抵抗と、第２のミラートランジスタと直列に接続される第２の検出抵抗と、所定周期で発振する搬送波を生成する搬送波生成回路と、基準電圧と入力電圧との電圧差に応じた直流電流を供給するように、第１から第４のトランジスタで構成されたブリッジによる電力供給モードおよび電力回生モードの切換えを指示するためのスイッチング制御回路と、搬送波の所定のレベル遷移、電圧差および第２の検出抵抗での電圧降下に基づいたスイッチング制御回路からの指示に応答して、第１および第２のトランジスタのオンおよびオフを制御する第１の駆動制御回路と、搬送波の所定のレベル遷移および第１の検出抵抗での電圧降下に基づいたスイッチング制御回路からの指示に応答して、第３および第４のトランジスタのオンおよびオフを制御する第２の駆動制御回路とを備える。
【００４０】
好ましくは、スイッチング制御回路は、搬送波の所定のレベル遷移に応答して、電力回生モードから電力供給モードへの遷移を指示し、第１および第２の検出抵抗の一方での電圧降下が所定電圧を超えたときに電力供給モードから電力回生モードへの遷移を指示する。
【００４１】
また好ましくは、第１および第２の駆動制御回路のうちの電圧差の極性に応じた一方の駆動制御回路は、対応するトランジスタのうちの、電源電圧および共通電圧の他方の電圧と接続された一方を、電力供給モードにおいてターンオンし、電力回生モードにおいてターンオフする。
【００４２】
さらに好ましくは、スイッチング制御回路は、第１および第２の駆動制御回路の他方の駆動制御回路において、対応するトランジスタのオンおよびオフを強制的に固定するためのスイッチング固定回路をさらに含み、スイッチング固定回路は、対応するトランジスタのうちの、一方の電圧と接続された一方および他方の電圧と接続された他方を、第１または第２の検出抵抗での電圧降下にかかわらず、固定的にそれぞれターンオンおよびターンオフさせる。
【００４３】
あるいは好ましくは、スイッチング制御回路は、帰還抵抗と入力抵抗との比に応じて、電圧差を反転増幅して出力する電圧増幅回路をさらに含み、第１の駆動制御回路は、搬送波の所定のレベル遷移、第２の検出抵抗での電圧降下および電圧増幅回路の出力電圧に応じたスイッチング制御回路からの指示に応答して、第１および第２のトランジスタのオンおよびオフを制御し、第２の駆動制御回路は、搬送波の所定のレベル遷移、第１の検出抵抗での電圧降下および電圧増幅回路の出力電圧に応じたスイッチング制御回路からの指示に応答して、第３および第４のトランジスタのオンおよびオフを制御し、第１および第２の検出抵抗と帰還抵抗とは、同種類の抵抗体で設計され、かつ、互いに近接して配置される。
【００４４】
さらに好ましくは、電力増幅回路は、半導体集積回路上に搭載され、入力抵抗は、半導体集積回路の外部に設けられる。
【００４５】
この発明の他の構成に従う電力増幅回路は、入力電圧に応じた直流電流を第１および第２の出力ノードの間に接続された負荷へ供給する電力増幅回路であって、電源電圧および共通電圧と第１の出力ノードとの間に電気的にそれぞれ接続される第１および第２のトランジスタと、電源電圧および共通電圧と第２の出力ノードとの間に電気的にそれぞれ接続される第３および第４のトランジスタと、電源電圧および共通電圧の一方の電圧と第１の出力ノードとの間に、第１および第２のトランジスタの対応する一方とカレントミラーを構成するように接続される第１のミラートランジスタと、一方の電圧と第２の出力ノードとの間に、第３および第４のトランジスタの対応する一方とカレントミラーを構成するように接続される第２のミラートランジスタと、第１のミラートランジスタと直列に接続される第１の検出抵抗と、第２のミラートランジスタと直列に接続される第２の検出抵抗と、所定周期で発振する搬送波を生成する搬送波生成回路と、基準電圧と入力電圧との電圧差、搬送波の所定のレベル遷移、電圧差、ならびに第１および第２の検出抵抗での電圧降下に基づいて、第１から第４のトランジスタで構成されるブリッジによる電力供給モードおよび電力回生モードの切換えを指示するためのスイッチング制御回路と、スイッチング制御回路からの指示に応答して、第１から第４のトランジスタのオンおよびオフを制御する駆動制御回路とを備える。
【００４６】
好ましくは、スイッチング制御回路は、帰還抵抗と入力抵抗との比に応じて、電圧差を反転増幅して出力する電圧増幅回路をさらに含み、スイッチング制御回路は、搬送波の所定のレベル遷移、第１および第２の検出抵抗での電圧降下ならびに電圧増幅回路の出力電圧に応じて、電力供給モードおよび電力回生モードの切換えを指示し、第１および第２の検出抵抗と帰還抵抗とは、同種類の抵抗体で設計され、かつ、互いに近接して配置される。
【００４７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００４８】
［実施の形態１］
図１は、本発明の実施の形態１に従う電力増幅回路２００の構成を示す回路図である。
【００４９】
図１を参照して、実施の形態１に従う電力増幅回路２００は、図６に示した従来の電力増幅回路１００と比較して、スイッチング制御回路１５０に代えてスイッチング制御回路２５０を備える点で異なる。
【００５０】
スイッチング制御回路２５０は、図６に示されたスイッチング制御回路１５０と比較して、トランジスタ１２０ａおよび１２０ｂとそれぞれ並列に設けられたミラートランジスタ２２０ａおよび２２０ｂと、検出抵抗１５５に代えて設けられる検出抵抗２３０ａおよび２３０ｂと、入力電圧ＶＩＮおよび基準電圧ＶＲＥＦの電圧差を反転増幅するための、オペアンプ２５５、帰還抵抗２６０および入力抵抗２７０とをさらに含む点で異なる。ノードＮｓは、共通電圧１０３と直接接続される。
【００５１】
なお、実施の形態１に従う構成においては、共通電圧１０３を接地電圧とし、入力電圧ＶＩＮおよび基準電圧ＶＲＥＦはいずれも正電圧であるものとする。電力増幅回路２００は、入力電圧ＶＩＮおよび基準電圧ＶＲＥＦの電圧差に応じた方向および量の出力電流Ｉｏを負荷１０５に供給する。すなわち、共通電圧１０３と基準電圧ＶＲＥＦとを別個の電圧とすることにより、負電圧を用いることなく、出力電流Ｉｏの方向を正・負の両方向に制御することができる。
【００５２】
ミラートランジスタ２２０ａは、出力ノード／Ｎｏと共通電圧１０３との間に電気的に結合されて、トランジスタ１２０ａとカレントミラーを構成する。同様に、ミラートランジスタ２２０ｂは、出力ノードＮｏと共通電圧１０３との間に電気的に結合されて、トランジスタ１２０ｂとカレントミラーを構成する。ミラートランジスタ２２０ａおよび２２０ｂの電流駆動力（トランジスタサイズ）は、トランジスタ１２０ａおよび１２０ｂの１／Ｋ（Ｋ：Ｋ＞１の実数）とする。
【００５３】
検出抵抗２３０ａおよび２３０ｂは、ミラートランジスタ２２０ａおよび２２０ｂにそれぞれ直列に接続される。したがって、ミラートランジスタ２２０ａおよび２２０ｂには、トランジスタ１２０ａおよび１２０ｂの通過電流の（１／Ｋ）倍の電流がそれぞれ流れる。したがって、検出抵抗２３０ａおよび２３０ｂの各抵抗値をＲｓとすると、トランジスタ１２０ａまたは１２０ｂを通過する出力電流Ｉｏによって検出抵抗２３０ａおよび２３０ｂに生じる検出電圧Ｖａ（Ｒｓ）およびＶｂ（Ｒｓ）は、各々、Ｒｓ・（Ｉｏ／Ｋ）で示される。
【００５４】
オペアンプ２５５の入力端子の一方は基準電圧端子１０７と接続され、入力端子の他方は、入力抵抗２７０を介して入力電圧端子１０６と接続される。オペアンプ２５５の他方の入力端子および出力端子は、帰還抵抗２６０を介して接続される。帰還抵抗２６０の抵抗値はＲ３であり、入力抵抗２７０の抵抗値はＲ４である。したがって、オペアンプ２５５の出力端子と接続されたノードＮ３の電圧は、−（Ｒ３／Ｒ４）・（ＶＩＮ−ＶＲＥＦ）となる。
【００５５】
スイッチング制御回路１５０においては、抵抗素子１７２ｂは、オペアンプ２５５の出力ノードに相当するノードＮ３とノードＮ１ｂとの間に接続され、抵抗素子１７６ａは、ノードＮ３とノードＮ２ａの間に接続される。また、抵抗素子１７０ａは、ミラートランジスタ２２０ｂおよび検出抵抗２３０ｂの接続ノードＮｓｂとノードＮ１ａとの間に接続される。同様に、抵抗素子１７０ｂは、ミラートランジスタ２２０ａおよび検出抵抗２３０ａの接続ノードＮｓａとノードＮ１ｂとの間に接続される。
【００５６】
電圧比較器１６０ａは、ノードＮ３の電圧、基準電圧ＶＲＥＦおよび検出抵抗２３０ｂでの検出電圧Ｖｂ（Ｒｓ）に応じて、ラッチ回路１６５ａのリセット端子の電圧レベルを制御する。同様に、電圧比較器１６０ｂは、ノードＮ３の電圧、基準電圧ＶＲＥＦおよび検出抵抗２３０ａでの検出電圧Ｖａ（Ｒｓ）に応じて、ラッチ回路１６５ｂのリセット端子の電圧レベルを制御する。
【００５７】
ノードＮ３には入力電圧ＶＩＮおよび基準電圧ＶＲＥＦの電圧差が反転増幅されているので、正極性指令時（ＶＩＮ＞ＶＲＥＦ）には、電圧比較器１６０ａの出力は、Ｈレベルに固定される。これに対して、電圧比較器１６０ｂは、正極性指令時には、検出抵抗２３０ｂの検出電圧Ｖａ（Ｒｓ）が所定電圧Ｖｒ′より小さい場合にはＬレベル信号を出力し、検出電圧Ｖａ（Ｒｓ）が所定電圧Ｖｒ′以上の場合にはＨレベル信号を出力する。ここで、上記の所定電圧Ｖｒ′は、下記（３）式で示される。
【００５８】
Ｖｒ′＝（Ｒ１／Ｒ２）・（Ｒ３／Ｒ４）・Ｋ・｜ΔＶ｜…（３）
（ただし、ΔＶ＝ＶＩＮ−ＶＲＥＦ）
一方、負極性指令時（ＶＩＮ＜ＶＲＥＦ）には、電圧比較器１６０ｂの出力は、Ｈレベルに固定される。これに対して、電圧比較器１６０ａは、負極性指令時（ＶＩＮ＜ＶＲＥＦ）には、検出抵抗２３０ａの検出電圧Ｖａ（Ｒｓ）が所定電圧Ｖｒ′より小さい場合にはＬレベル信号を出力し、検出電圧Ｖａ（Ｒｓ）が所定電圧Ｖｒ′以上の場合にはＨレベル信号を出力する。
【００５９】
ラッチ回路１６５ａ，１６５ｂの動作は、図６で説明したのと同様であるが、駆動制御回路１３０ａ，１３０ｂによるトランジスタ１１０ａ，１２０ａ，１１０ｂ，１２０ｂのオン・オフ制御は、図６に示した構成と反対に設定される。すなわち、駆動制御回路１３０ａ，１３０ｂは、対応するラッチ回路１６５ａ，１６５ｂがセット状態のときには上側（電源電圧１０１側）のトランジスタ（Ｐ型ＭＯＳトランジスタ）をオンし、対応するラッチ回路１６５ａ，１６５ｂがリセット状態のときには、駆動制御回路１３０ａ，１３０ｂは、下側（共通電圧１０３側）のトランジスタ（Ｎ型ＭＯＳトランジスタ）をオンする。
【００６０】
実施の形態１に従う電力増幅回路２００のその他の部分の構成は、図６に示した従来の電力増幅回路１００と同様であるので、詳細な説明は繰り返さない。
【００６１】
次に、実施の形態１に従う電力増幅回路２００の動作について、正極性指令時を例に詳細に説明する。
【００６２】
図２は、正極性指令時における実施の形態１に従う電力増幅回路２００の動作を説明する動作波形図である。
【００６３】
図２を参照して、搬送波ＣＷＶの立上り（ＬレベルからＨレベルへの遷移）に対応する時刻Ｔ１において、正極性指令時には、電圧比較器１６０ｂはＬレベル信号を出力し、電圧比較器１６０ａはＨレベル信号を出力する。これに応じて、ラッチ回路１６５ｂがセット状態となって、右側ブリッジにおいて、トランジスタ１１０ｂがオンされ、トランジスタ１２０ｂがオフされる。一方、ラッチ回路１６５ａがリセット状態となるので、左側ブリッジにおいて、トランジスタ１２０ａがオンされ、トランジスタ１１０ａがオフされる。
【００６４】
これにより、電源供給モードが実現されて、負荷１０５は、電源電圧１０１および共通電圧１０３の間に接続されて、正方向にバイアスされる。これに伴い、出力電流Ｉｏは、負荷１０５のインダクタンス値および抵抗値、ならびにトランジスタ１１０ｂ，１２０ａのオン抵抗によって決まる時定数に従って、正方向に増加する。これに伴い、ミラートランジスタ２２０ａの通過電流も増加するので、検出抵抗２３０ａの検出電圧Ｖａ（Ｒｓ）も増加する。
【００６５】
時刻Ｔ２において、検出電圧Ｖａ（Ｒｓ）が所定電圧Ｖｒ´に達すると、電圧比較器１６０ａの出力信号がＨレベルに維持される一方で、電圧比較器１６０ｂの出力信号は、ＬレベルからＨレベルに変化する。これに応答して、ラッチ回路１６５ａがセット状態からリセット状態に変化するので、左側ブリッジでは、トランジスタ１１０ａがターンオフされ、トランジスタ１２０ａがターンオンされる。
【００６６】
これにより、電力供給モードから電力回生モードへ遷移して、負荷１０５の両端（すなわち、出力ノードＮｏ，／Ｎｏ）は、共通電圧１０３と接続されて放電されるので、出力電流Ｉｏは、上記時定数に従って減少する。搬送波ＣＷＶの次の立上りに対応する時刻Ｔ４までの間、ラッチ回路１６５ａ，１６５ｂの各々は、リセット状態を維持するので、電力回生モードが維持される。すなわち、左側ブリッジでは、トランジスタ１１０ａおよび１２０ａは、それぞれオフおよびオンされ、右側ブリッジでは、トランジスタ１１０ｂおよび１２０ｂは、それぞれオフおよびオンされる。
【００６７】
搬送波ＣＷＶの各周期においてこのような動作が繰返されて、指数関数状の脈流電流となる出力電流Ｉｏが負荷１０５に供給される。すでに説明したように、出力電流Ｉｏの脈流成分は、搬送波ＣＷＶの周波数および負荷１０５のインダクタンスを調整することによって、平滑化することができる。
【００６８】
なお、負極性指令時においては、左側ブリッジおよび右側ブリッジのそれぞれにおいて、各トランジスタのオン・オフが正極性指令時とは反対に設定される。この結果、電力供給モードにおいて、負荷１０５が負方向にバイアスされて、出力電流Ｉｏは正極性指令時と反対方向に流される。
【００６９】
さらに、図７でも説明したように、電力回生モードにおいては、正極性指令時には左側ブリッジ、負極性指令時には右側ブリッジにおいて、両方のトランジスタをターンオフして、トランジスタに内蔵される図示しない逆並列ダイオードによって、出力電流Ｉｏの回生電流経路を確保する構成とすることもできる。
【００７０】
このようなフルブリッジでの電力供給モードと電流回生モードとの切換えによって、電力増幅回路２００は、入力電圧ＶＩＮと出力電流Ｉｏの平均値との間に、下記（４）式に示されるような線形性を持たせて、Ｄ級増幅器として動作することができる。
【００７１】
Ｉｏ＝（Ｒ１／Ｒ２）・（Ｒ３／Ｒ４）・（Ｋ／Ｒｓ）・ΔＶ
＝（Ｒ１／Ｒ２）・（Ｋ／Ｒ４）・（Ｒ３／Ｒｓ）・ΔＶ…（４）
（ただし、ΔＶ＝ＶＩＮ−ＶＲＥＦ）
このように、実施の形態１に従う電力増幅回路においては、出力電流Ｉｏは検出抵抗２３０ａ，２３０ｂを直接通過せず、ミラートランジスタ２２０ａ，２２０ｂによって生成された出力電流Ｉｏよりも小さい電流Ｉｏ／Ｋが検出抵抗２３０ａ，２３０ｂを通過する。したがって、従来の電力増幅回路のようなダイナミックレンジ損失や、電力損が発生しない。
【００７２】
また、従来の電力増幅回路では、出力電流Ｉｏが直接通過するために検出抵抗を０．１Ω〜１Ω程度の微小抵抗としなければならなかったのに対して、実施の形態１に従う電力増幅回路では、カレントミラー比：Ｋを適切に調整することにより、検出抵抗の抵抗値Ｒｓをより大きなオーダ（たとえば１０Ω〜１００Ω程度）とすることができる。したがって、検出抵抗２３０ａ，２３０ｂを、ＩＣ内に著しいコスト上昇を招くことなく作り込むことが可能となる。
【００７３】
さらに、電力供給モードから電力回生モードへの遷移時において、トランジスタのターンオフ指令は、反対側のブリッジに属するトランジスタの通過電流に基づいて生成される。具体的には、正極性指令時におけるトランジスタ１１０ｂのターンオフ指令は、反対側のブリッジに属するトランジスタ１２０ａの通過電流に基づいて生成され、負極性指令時におけるトランジスタ１１０ａのターンオフ指令は、反対側のブリッジに属するトランジスタ１２０ｂの通過電流に基づいて生成される。
【００７４】
正極性指令時においては、電力回生モードから電力供給モードへの遷移時に、トランジスタ１２０ｂがターンオフし、トランジスタ１１０ｂがターンオンすることによって、出力ノードＮｏの電圧が変動する。しかし、このような電圧変動によって生じるスパイク電流は、トランジスタ１２０ａの通過電流に現れないため、検出抵抗２３０ａの電圧が瞬間的に上昇して、モード遷移が誤検出されることがない。すなわち、十分な出力電流Ｉｏが供給されないうちにトランジスタ１１０ｂがターンオフされて、電力供給モードから電力回生モードへ遷移するような事態が発生することがない。
【００７５】
負極性指令時においても同様に、電力回生モードから電力供給モードへの遷移時に出力ノード／Ｎｏの電圧が変動するおそれがあるが、このような電圧変動は、トランジスタ１２０ｂの通過電流に現れない。したがって、検出抵抗２３０ｂの電圧が瞬間的に上昇して、十分な出力電流Ｉｏが供給されないうちにトランジスタ１１０ａがターンオフされて、電力供給モードから電力回生モードへ遷移するようなモード遷移の誤検出は発生することがない。
【００７６】
この結果、実施の形態１に従う構成においては、センス端子（図１ではノードＮｓａ，Ｎｓｂに相当）に対して、マスキング処理やフィルティング処理を施す必要がない。したがって、出力電流微小領域における急激な出力電流の変化が伴われる非線形部分を解消して、制御性を向上させることができる。
【００７７】
さらに、検出抵抗２３０ａ，２３０ｂと、帰還抵抗２６０とは、同一チップ（ＩＣ）内に、互いに近接して配置され、かつ、同種の抵抗体で構成されて、いわゆる「ペアリング」が図られる。このようなペアリングを図ることによって、抵抗値の製造ばらつきと、チップ温度上昇による抵抗値の変動を相殺させることができる。
【００７８】
すなわち、上述の（４）式を変形して、下記（５）式が得られる。
Ｉｏ＝（Ｒ１／Ｒ２）・（Ｒ３／Ｒ４）・（Ｋ／Ｒｓ）・ΔＶ
＝（Ｒ１／Ｒ２）・（Ｋ／Ｒ４）・（Ｒ３／Ｒｓ）・ΔＶ…（５）
（ただし、ΔＶ＝ＶＩＮ−ＶＲＥＦ）
（５）式において、抵抗値Ｒ１、Ｒ２は、抵抗素子１７０ａ〜１７６ａおよび１７０ｂ〜１７６ｂをペアリングして同一ＩＣ内に配置することにより、製造時の絶対値誤差および温度変動の影響を排除して、その比をほぼ一定とできる。また、カレントミラー比Ｋは、トランジスタ１２０ａ，１２０ｂとミラートランジスタ２２０ａ，２２０ｂとのトランジスタサイズ比に依存するため、比較的安定した係数である。また、入力抵抗２７０は、ＩＣの外付け素子として配置することにより、その抵抗値Ｒ４を安定化することができる。このため、（Ｋ／Ｒ４）の比も安定的に維持される。
【００７９】
さらに、検出抵抗２３０ａ，２３０ｂと帰還抵抗２６０とをペアリングすることによって、（５）式中の（Ｒ３／Ｒｓ）のファクタについてもその比を一様とすることができる。この結果、検出抵抗２３０ａ，２３０ｂをコスト的に不利な外付け抵抗素子としてでなく、ＩＣ（半導体集積回路）内の内蔵素子として設けても、入出力ゲインの精度悪化を抑制して、伝達コンダクタンスの線形性が確保されたＤ級増幅器として、電力増幅回路を構成することが可能である。
【００８０】
また、外付け素子として設けられる入力抵抗２７０の存在により、（４），（５）式から理解されるように、外部から電力増幅回路２００の入出力ゲイン（Ｉｏ／ＶＩＮ）の微調整が可能となる。なお、入力抵抗２７０は、図６に示した検出抵抗１５５とは異なり、微小抵抗かつ高電力容量の抵抗素子を用いる必要はなく、比較的高抵抗および低電力容量で構成できるので、低コストで実現できる。一方、検出抵抗２３０ａ，２３０ｂを始めとする、電力増幅回路２００の他の回路素子は、半導体集積回路（ＩＣ）上に配置される。
【００８１】
なお、図１に示されるように、トランジスタ１２０ａとミラートランジスタ２２０ａとの間、およびトランジスタ１２０ｂとミラートランジスタ２２０ｂとの間において、ゲート・ソース間電圧は完全に一致しない。この結果、トランジスタ１２０ａ，１２０ｂのゲート電圧の上昇に伴ってミラートランジスタ２２０ａ，２２０ｂのインピーダンスが減少することによる検出電圧Ｖ（Ｒｓ）の上昇、ならびに出力電流Ｉｏの増加に伴ってミラートランジスタ２２０ａ，２２０ｂのインピーダンスが減少することによるカレントミラー比Ｋの増大といった現によって、出力電流Ｉｏが大きい領域において、入出力ゲインの線形性を損なう可能性がある。しかしながら、この問題については、駆動制御回路１３０ａ，１３０ｂによりトランジスタ１２０ａ，１２０ｂのゲート電圧の安定化を図ることによって、実使用上は問題のない精度まで抑えることが可能である。
【００８２】
［実施の形態２］
実施の形態２においては、誤動作の危険性をさらに抑制して制御性を向上させた電力増幅回路の構成について説明する。
【００８３】
図３は、実施の形態２に従う電力増幅回路の構成を示す回路図である。
図３を参照して、実施の形態２に従う電力増幅回路２１０は、図１に示した実施の形態１に従う電力増幅回路２００と比較して、スイッチング制御回路２５０に代えてスイッチング制御回路３５０を備える点で異なる。スイッチング制御回路３５０は、図１に示したスイッチング制御回路２５０の構成に加えて、スイッチング固定回路３００をさらに含む。
【００８４】
スイッチング固定回路３００は、ノードＮ３および基準電圧ＶＲＥＦの電圧差を出力する電圧比較器３１０と、電圧比較器３１０の出力を反転するインバータ３２０と、論理ゲート３３０ａと、論理ゲート３３０ｂとを有する。論理ゲート３３０ａは、インバータ３２０の出力信号および電圧比較器１６０ａの出力信号のＯＲ演算結果をラッチ回路１６５ａのリセット端子Ｒに入力する。同様に、論理ゲート３３０ｂは、電圧比較器３１０の出力信号および電圧比較器１６０ｂの出力信号のＯＲ演算結果をラッチ回路１６５ｂのリセット端子Ｒに入力する。
【００８５】
電圧比較器３１０の出力は、正極性指令時（ＶＩＮ＞ＶＲＥＦ）においてＬレベルへ固定され、負極性指令時（ＶＩＮ＜ＶＲＥＦ）においてＨレベルへ固定される。
【００８６】
これまでの説明から理解されるように、電力増幅回路２００，２１０において、正極性指令時および負極性指令時のそれぞれにおいて、一方側のブリッジのスイッチング状態は固定される必要がある。具体的には、正極性指令時には左側ブリッジにおいて、トランジスタ１１０ａはオフ状態、トランジスタ１２０ａはオン状態にそれぞれ維持される必要がある。すなわち、ラッチ回路１６５ａは、リセット状態に保持される必要がある。同様に、負極性指令時には右側ブリッジにおいて、トランジスタ１１０ｂはオフ状態、トランジスタ１２０ｂはオン状態にそれぞれ維持される必要がある。すなわち、ラッチ回路１６５ｂは、リセット状態に保持される必要がある。
【００８７】
しかしながら、すでに説明したように、正極性指令時には電力回生モードから電力供給モードへの遷移時に、出力ノードＮｏに電圧変動が生じる可能性があるので、トランジスタ１２０ｂを流れるスパイク電流の影響で検出抵抗２３０ｂの検出電圧Ｖｂ（Ｒｓ）が上昇してしまい、電圧比較器１６０ａの出力が瞬間的にＨレベルからＬレベルに変化して、ラッチ回路１６５ａが誤ってセット状態に遷移する可能性がある。このような現象が生じると、左側ブリッジにおけるトランジスタ１１０ａと１２０ａとのオンおよびオフが入れ替るので、各部に新たなスパイク電圧等のノイズが発生して、回路動作が不安定性になるおそれがある。
【００８８】
反対に負極性指令時には、出力ノード／Ｎｏに生じる電圧変動の悪影響によって、検出抵抗２３０ａの検出電圧Ｖａ（Ｒｓ）が上昇してしまい、リセット状態に保持されるべきラッチ回路１６５ｂがセット状態に遷移することによって、回路動作が不安定になるおそれがある。
【００８９】
実施の形態２に従う電力増幅回路においては、正極性指令時にはインバータ３２０の出力信号がＨレベルに固定されるので、論理ゲート３３０ａの出力もＨレベルに固定される。したがって、検出抵抗２３０ｂでの検出電圧がスパイク電流等によって瞬間的に上昇しても、ラッチ回路１６５ａが誤ってセット状態へ遷移することがない。一方、電圧比較器３１０の出力信号はＬレベルに固定されているので、ラッチ回路１６５ｂのリセット端子Ｒへの入力信号は、図１に示した電力増幅回路２００と同様に設定される。
【００９０】
負極性指令時においては、電圧比較器３１０の出力信号がＨレベルに固定されるので、論理ゲート３３０ｂの出力もＨレベルに固定される。したがって、検出抵抗２３０ａでの検出電圧がスパイク電流等によって瞬間的に上昇しても、ラッチ回路１６５ｂが誤ってセット状態へ遷移することがない。一方、インバータ３２０の出力信号はＬレベルに固定されているので、ラッチ回路１６５ａのリセット端子Ｒへの入力信号は、図１に示した電力増幅回路２００と同様に設定される。
【００９１】
したがって、実施の形態２に従う電力増幅回路は、実施の形態１に従う電力増幅回路が奏する効果に加えて、正極性指令時における左側ブリッジ、および負極性指令時における右側ブリッジの動作を確実に固定して、回路動作を安定化することができる。
【００９２】
［実施の形態３］
実施の形態３においては、実施の形態１に示した電力増幅回路２００の回路構成のアレンジについて説明する。
【００９３】
図４は、実施の形態３に従う電力増幅回路の構成を示す回路図である。
図４を参照して、実施の形態３に従う電力増幅回路２００♯は、図１に示した電力増幅回路２００と比較して、トランジスタ１１０ａ，１１０ｂ，１２０ａ，１２０ｂに代えてトランジスタ１１０ａ♯，１１０ｂ♯，１２０ａ♯，１２０ｂ♯が配置される点、ならびに、これらのトランジスタ群で構成されるフルブリッジと電源電圧１０１および共通電圧１０３との接続関係が入れ替っている点が異なる。
【００９４】
共通電圧１０３と結合されるトランジスタ１１０ａ♯および１１０ｂ♯の各々はＮ型ＭＯＳトランジスタで構成され、電源電圧１０１と結合されるトランジスタ１２０ａ♯および１２０ｂ♯の各々はＰ型ＭＯＳトランジスタで構成される。さらに、ミラートランジスタ２２０ａおよび２２０ｂに代えて、Ｐ型ＭＯＳトランジスタで構成される、ミラートランジスタ２２０ａ♯および２２０ｂ♯が設けられる。
【００９５】
ミラートランジスタ２２０ａ♯および２２０ｂ♯は、ノード／ＮｏおよびＮｏと電源電圧１０１との間にそれぞれ電気的に結合される。検出抵抗２３０ａおよび２３０ｂは、図１に示した構成と同様に、ミラートランジスタ２２０ａ♯および２２０ｂ♯とそれぞれ直列に接続される。電力増幅回路２００＃のその他の部分の構成および動作は、図１に示した電力増幅回路２００と同様であるので詳細な説明は繰返さない。
【００９６】
このように、電源電圧１０１側のトランジスタ１２０ａ♯，１２０ｂ♯（Ｐ型ＭＯＳトランジスタ）に対してミラートランジスタを設ける構成としても、実施の形態１に従う電力増幅回路と同様の効果を享受することができる。
【００９７】
［実施の形態３の変形例］
図５は、実施の形態３の変形例に従う電力増幅回路の構成を示す回路図である。
【００９８】
図５を参照して、実施の形態３の変形例に従う電力増幅回路２１０♯は、図３に示した実施の形態２に従う電力増幅回路２１０と比較して、電力増幅回路２００と比較して、トランジスタ１１０ａ，１１０ｂ，１２０ａ，１２０ｂに代えてトランジスタ１１０ａ♯，１１０ｂ♯，１２０ａ♯，１２０ｂ♯が配置される点と、これらのトランジスタ群で構成されるフルブリッジと、電源電圧１０１および共通電圧１０３との接続関係が入れ替れられる点と、ミラートランジスタ２２０ａおよび２２０ｂに代えてミラートランジスタ２２０ａ♯および２２０ｂ♯が設けられる点とが異なる。
【００９９】
これらの相違点は、図１と図４との相違点と同様であるので、詳細な説明は繰り返さない。また、電力増幅回路２１０♯のその他の部分の構成および動作は、図３に示した電力増幅回路２１０と同様であるので詳細な説明は繰返さない。
【０１００】
このように、電源電圧１０１側のトランジスタ１２０ａ♯，１２０ｂ♯（Ｐ型ＭＯＳトランジスタ）に対してミラートランジスタを設ける構成としても、実施の形態２に従う電力増幅回路と同様の効果を享受することができる。
【０１０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０２】
【発明の効果】
請求項１から３に記載の電力増幅器は、負荷への出力電流が第１および第２の検出抵抗を直接流れることがないので、当該検出抵抗での電圧降下に起因したダイナミックレンジ損失や電力損が発生することがない。また、一方側のブリッジでの通過電流に基づいて、他方側のブリッジのトランジスタのオン・オフを制御して、電力供給モードから電力回生モードへの遷移を制御するので、マスキング処理やフィルティング処理を施すことなくモードの誤遷移を防止できる。したがって、出力電流微小領域における急激な出力電流の変化が伴われる非線形部分を解消して、制御性を向上させることができる。さらに、カレントミラー比を適切に調整することによって、検出抵抗を比較的高抵抗・低電力容量の抵抗素子で構成できるので、検出抵抗をＩＣ内部に形成して低コスト化を図ることができる。
【０１０３】
請求項４に記載の電力増幅回路は、モード遷移時に瞬間的なスパイク電流が検出抵抗を通過しても、スイッチング状態が固定されるべき一方のブリッジにおいてトランジスタのオン・オフ状態を確実に固定できる。したがって、請求項３に記載の電力増幅回路が奏する効果に加えて、回路動作を安定化することができる。
【０１０４】
請求項５に記載の電力増幅回路は、第１および第２の検出抵抗と帰還抵抗との間でペアリングが図られるので、製造時の抵抗値ばらつきやＩＣ内部での温度上昇の影響を排除して、両者の抵抗値の比をほぼ一定に維持できる。したがって、請求項１に記載の電力増幅回路が奏する効果に加えて、入出力ゲインの変動を抑制して、制御性能を向上させることができる。
【０１０５】
請求項６に記載の電力増幅回路は、外付け素子として設けられる入力抵抗の抵抗値によって入出力ゲインを調整することができる。したがって、請求項５に記載の電力増幅回路が奏する効果に加えて、入出力ゲインを外部から微調整することによって、制御性能をさらに向上することができる。
【０１０６】
請求項７に記載の電力増幅器は、負荷への出力電流が第１および第２の検出抵抗を直接流れることがないので、当該検出抵抗での電圧降下に起因したダイナミックレンジ損失や電力損が発生することがない。また、カレントミラー比を適切に調整することによって、検出抵抗を比較的高抵抗・低電力容量の抵抗素子で構成できるので、検出抵抗をＩＣ内部に形成して低コスト化を図ることができる。
【０１０７】
請求項８に記載の電力増幅器は、第１および第２の検出抵抗と帰還抵抗との間でペアリングが図られるので、製造時の抵抗値ばらつきやＩＣ内部での温度上昇の影響を排除して、両者の抵抗値の比をほぼ一定に維持できる。したがって、請求項７に記載の電力増幅回路が奏する効果に加えて、入出力ゲインの変動を抑制して、制御性能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う電力増幅回路の構成を示す回路図である。
【図２】実施の形態１に従う電力増幅回路の動作例を説明する動作波形図である。
【図３】実施の形態２に従う電力増幅回路の構成を示す回路図である。
【図４】実施の形態３に従う電力増幅回路の構成を示す回路図である。
【図５】実施の形態３の変形例に従う電力増幅回路の構成を示す回路図である。
【図６】従来の技術に従う電流チョッパ型Ｄ級増幅器の電力増幅回路構成を示す回路図である。
【図７】従来の電力増幅回路の動作例を説明する動作波形図である。
【符号の説明】
１０１，１０２　電源電圧、１０３　共通電圧（ＧＮＤ）、１０５　負荷、１０６　入力電圧端子、１０７　基準電圧端子、１１０ａ，１１０ｂ，１２０ａ，１２０ｂ　トランジスタ、１３０ａ，１３０ｂ　駆動制御回路、１４０　搬送波生成回路、２５０，３５０　スイッチング制御回路、１６０ａ，１６０ｂ，３１０　電圧比較器、１６５ａ，１６５ｂ　ラッチ回路、２００，２００♯，２１０，２１０♯　電力増幅回路、２２０ａ，２２０ｂ，２２０ａ♯，２２０ｂ♯　ミラートランジスタ、２３０ａ，２３０ｂ　検出抵抗、２５５　オペアンプ、　２６０　帰還抵抗、２７０　入力抵抗、３００　スイッチング固定回路、ＣＷＶ　搬送波、Ｉｏ　出力電流、Ｋ　カレントミラー比、Ｎｏ，／Ｎｏ　出力ノード、ＶＩＮ　入力電圧、ＶＲＥＦ　基準電圧、Ｖｒ´　所定電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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