(57)【要約】【課題】本発明は、オフ電流を抑制しつつ高耐圧特性を重視するＴＦＴ、オン電流を大きくしつつ高耐圧特性を重視するＴＦＴ、短チャネル構造及びそれに伴う閾値の低下を重視するＴＦＴとを同一基板上に形成することを課題とする。【解決手段】ゲート絶縁膜を多層化すると共に、半導体膜上にゲート電極とは異なる補助電極を形成して、膜厚の異なるゲート絶縁膜を有するＴＦＴを同一基板に形成することを特徴とする。本発明により、特殊な工程を用いず、同一基板上に、ゲート絶縁膜の膜厚の異なるＴＦＴを作製することができる。【選択図】図１
2004153255.tif 000002
【特許請求の範囲】
【請求項１】
チャネル形成領域を有する半導体層と、
前記半導体層上に形成された第1の絶縁膜と、
前記第1の絶縁膜を介して前記チャネル形成領域の外側に形成された補助電極と、
前記第1の絶縁膜及び前記補助電極上に形成された第2の絶縁膜と、
第1の絶縁膜と第2の絶縁膜を介してチャネル形成領域上に形成されたゲート電極とを有することを特徴とする半導体装置。
【請求項２】
半導体層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に設けられ、前記半導体層のソース領域、ドレイン領域とチャネル形成領域との間のキャリア濃度を制御する補助電極と、
前記第1の絶縁膜及び前記補助電極上に形成された第2の絶縁膜と、
第1の絶縁膜と第２の絶縁膜を介して前記半導体層のチャネル形成領域上に形成されたゲート電極とを有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、前記第１の絶縁膜の膜厚は、１〜１００ｎｍであり、第２の絶縁膜は、５〜１００ｎｍであることを特徴とする半導体装置。
【請求項４】
請求項１又は請求項２において、前記第１の絶縁膜の膜厚は、５〜５０ｎｍであり、前記第２の絶縁膜は、５〜１００ｎｍであることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記補助電極は、前記ゲート電極に一部覆われていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記補助電極は、前記チャネル形成領域と前記半導体層のドレイン領域との間に形成されていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一項において、前記補助電極は、複数からなり、前記半導体層のソース領域、ドレイン領域とチャネル形成領域との間に設けられていることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、第1の絶縁膜を介して前記補助電極に対向する前記半導体層の領域に、不純物が添加されていることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記第２の絶縁膜上に第２の補助電極を有することを特徴とする半導体装置。
【請求項１０】
請求項９において、前記第２の補助電極は湾曲面又は傾斜面を有することを特徴とする半導体装置。
【請求項１１】
同一基板上に第１の薄膜トランジスタと第２の薄膜トランジスタとを有する半導体装置であって、
前記第１の薄膜トランジスタは、第１の半導体層と、第１のゲート絶縁膜と、第１のゲート電極とを有し、
前記第２の薄膜トランジスタは、第２の半導体層と、積層された第２ゲート絶縁膜と、第２のゲート電極と、前記積層された第２のゲート絶縁膜に挟まれ、かつ前記第２の半導体層のチャネル形成領域の外側に形成された第１の補助電極とを有し、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも薄いことを特徴とする半導体装置。
【請求項１２】
同一基板上に第１の薄膜トランジスタと第２の薄膜トランジスタとを有する半導体装置であって、
前記第１の薄膜トランジスタは、第１の半導体層と、第１のゲート絶縁膜と、第１のゲート電極とを有し、
前記第２の薄膜トランジスタは、第２の半導体層と、積層された第２ゲート絶縁膜と、第２のゲート電極と、前記積層された第２のゲート絶縁膜に挟まれ、かつ前記第２の半導体層のソース領域、ドレイン領域とチャネル形成領域との間のキャリア濃度を制御する第１の補助電極とを有し、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも薄いことを特徴とする半導体装置。
【請求項１３】
請求項１１又は請求項１２において、前記積層された第２のゲート絶縁膜の一つは、前記第１のゲート絶縁膜であることを特徴とする半導体装置。
【請求項１４】
請求項１１乃至請求項１３のいずれか一項において、前記第１の薄膜トランジスタは、前記第１のゲート電極及び前記第１のゲート絶縁膜を覆う絶縁膜を有し、該絶縁膜上に形成される第２の補助電極を有することを特徴とする半導体装置。
【請求項１５】
請求項１４において、前記第２の補助電極は湾曲面又は傾斜面を有することを特徴とする半導体装置。
【請求項１６】
請求項１１乃至請求項１４のいずれか一項において、前記第１のゲート絶縁膜は、１〜１００ｎｍであり、前記第２のゲート絶縁膜は、６〜２００ｎｍであることを特徴とする半導体装置。
【請求項１７】
請求項１１乃至請求項１４のいずれか一項において、前記第１のゲート絶縁膜は、５〜５０ｎｍであり、前記第２のゲート絶縁膜は、６〜１５０ｎｍであることを特徴とする半導体装置。
【請求項１８】
請求項１１乃至請求項１７のいずれか一項において、前記第１の補助電極は、前記第２の半導体層のドレイン領域とチャネル形成領域との間に形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１１乃至請求項１７のいずれか一項において、前記第１の補助電極は複数からなり、前記第２の半導体層のソース領域、ドレイン領域とチャネル形成領域との間に形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１１乃至請求項１９のいずれか一項において、前記第１の補助電極は、前記第２のゲート電極に一部覆われていることを特徴とする半導体装置。
【請求項２１】
請求項１１乃至請求項２０のいずれか一項において、前記第１の補助電極、前記第１のゲート電極、及び前記第２のゲート電極は、それぞれ異なる配線に接続されていることを特徴とする半導体装置。
【請求項２２】
請求項１４又は請求項１５において、前記第１の補助電極、前記第２のゲート電極、前記第１のゲート電極及び前記第２の補助電極は、それぞれ異なる配線に接続されていることを特徴とする半導体装置。
【請求項２３】
請求項１１乃至請求項２２のいずれか一項において、第１の絶縁膜を介して前記第１の補助電極に対向するの前記半導体層の領域に、不純物が添加されていることを特徴とする半導体装置。
【請求項２４】
第１の領域、第２の領域、ソース領域及びドレイン領域を有する半導体層と、
前記半導体層の上に形成された第１の絶縁膜と、
前記第１の絶縁膜を介して前記半導体層上に形成された第１の補助電極と、
前記第１の絶縁膜及び前記第１の補助電極上に形成された第２の絶縁膜と、
第１の絶縁膜と第２の絶縁膜を介して前記第１の領域上に形成された第１のゲート電極とを有し、
前記第１の領域は、前記ソース領域及びドレイン領域の間に形成され、
前記第２の領域は、ソース領域又はドレイン領域の少なくとも一つと前記第１の領域との間に形成され、
前記第１の補助電極は、前記第１の絶縁膜を介して前記第２の領域上に形成されていることを特徴とする半導体装置。
【請求項２５】
第１の領域、第１のソース領域、及び第１のドレイン領域で形成される第１の半導体層と、
第２の領域、少なくとも一つの第３の領域、第２のソース領域、及び第２のドレイン領域で形成される第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜を介して前記第２の半導体層上に形成された第１の補助電極と、
前記第１の絶縁膜を介して第１の半導体層上に形成された第１のゲート電極と、
前記第１の絶縁膜、前記第１の補助電極、及び前記第１のゲート電極上に形成された第２の絶縁膜と、
前記第２の絶縁膜を介して、前記第２の領域上に形成されたゲート電極とを有し、
前記第２の領域は、前記第２のソース領域及び前記第２のドレイン領域の間に形成され、前記第３の領域は、前記第２のソース領域とドレイン領域の少なくとも一つと前記第２の領域との間に形成され、
前記第１の補助電極は、前記第１の絶縁膜を介して前記第３の領域上に形成されていることを特徴とする半導体装置。
【請求項２６】
請求項２４又は請求項２５において、前記第１の絶縁膜の膜厚は、１〜１００ｎｍであり、第２の絶縁膜は、５〜１００ｎｍであることを特徴とする半導体装置。
【請求項２７】
請求項２４又は請求項２５において、前記第１の絶縁膜の膜厚は、５〜５０ｎｍであり、前記第２の絶縁膜は、５〜１００ｎｍであることを特徴とする半導体装置。
【請求項２８】
請求項２４乃至請求項２７のいずれか一項において、前記第１の補助電極は、前記ゲート電極に一部覆われていることを特徴とする半導体装置。
【請求項２９】
請求項２４乃至請求項２８のいずれか一項において、前記第２の絶縁膜上に第２の補助電極を有することを特徴とする半導体装置。
【請求項３０】
請求項２９において、前記第２の補助電極は湾曲面又は傾斜面を有することを特徴とする半導体装置。
【請求項３１】
請求項２４、及び請求項２６乃至請求項３０のいずれか一項において、前記第２の領域に、不純物が添加されていることを特徴とする半導体装置。
【請求項３２】
請求項２４、及び請求項２６乃至請求項３１のいずれか一項において、前記第１の補助電極、及び前記第１のゲート電極は、それぞれ異なる配線に接続されていることを特徴とする半導体装置。
【請求項３３】
請求項２５乃至請求項３０のいずれか一項において、前記第３の領域に、不純物が添加されていることを特徴とする半導体装置。
【請求項３４】
請求項２５乃至請求項３０、又は請求項３３のいずれか一項において、前記第１の補助電極、前記第２補助電極、前記第１のゲート電極、及び前記第２のゲート電極は、それぞれ異なる配線に接続されていることを特徴とする半導体装置。
【請求項３５】
第１の半導体層、第１のゲート電極、第１の絶縁膜、及び第２の絶縁膜を有する第１の薄膜トランジスタと、第２の半導体層、第２のゲート電極、第１の補助電極、前記第１の絶縁膜及び前記第２の絶縁膜を有する第２の薄膜トランジスタを有する半導体装置の作製方法であって、
絶縁表面上に、前記第１の半導体層及び前記第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１のゲート電極及び第１の補助電極を形成し、
前記第１のゲート電極、前記第１の補助電極、及び前記第１の絶縁膜上に、第２の絶縁膜を形成し、
前記第２の絶縁膜上に第２のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項３６】
請求項３５において、前記第１の補助電極、前記第２のゲート電極、及び前記第１のゲート電極を、それぞれ異なる配線に接続するようにエッチングすることを特徴とする半導体装置の作製方法。
【請求項３７】
請求項３５又は請求項３６において、前記第２のゲート電極を形成すると同時に、第１の薄膜トランジスタに第２の補助電極を形成することを特徴とする半導体装置の作製方法。
【請求項３８】
請求項３７において、前記第１の補助電極、前記第２の補助電極、前記第２のゲート電極、及び前記第１のゲート電極を、それぞれ異なる配線に接続するようにエッチングすることを特徴とする半導体装置の作製方法。
【請求項３９】
請求項３５乃至請求項３８のいずれか一項において、前記第２の半導体層及び前記第１の補助電極の一部を覆うように、前記第２のゲート電極を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、ＴＦＴを用いて作製するアクティブマトリクス型の液晶モジュール、ＥＬモジュールに代表される表示モジュール、およびその様な表示モジュールを部品として搭載した電子機器に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。さらには、画素部と駆動回路部の他に、ＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等をも同一基板上に設けたシステム・オン・パネルが提案されている。特に、結晶性半導体膜を活性層にしたＴＦＴは電界効果移動度が高いことから、いろいろな機能を備えた回路を形成することも可能である。
【０００３】
例えば、液晶表示装置に搭載される液晶モジュールには、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路、画素回路、及び駆動回路以外の回路であってＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等を含む機能回路が一枚の基板上に形成される。
【０００４】
画素領域のＴＦＴ（以下、画素ＴＦＴと示す。）はｎチャネル型ＴＦＴからなり、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
【０００５】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、ソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。ＬＤＤ構造はドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。
【０００６】
次に、画素ＴＦＴを駆動する駆動回路（バッファ回路、レベルシフタ回路、サンプリング回路等）に用いられるＴＦＴは、ＣＭＯＳ回路を基本としている。駆動回路に用いられるＴＦＴは、オフ電流よりもオン電流を重視するための構造が好まれる。この構造は、ゲート電極の下にＬＤＤ領域を有する構造である。ＬＤＤ構造では、オフ電流を抑制すると同時にオン電流をも抑制してしまうという弊害があったが、この構造とすると、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。
【０００７】
駆動回路において、バッファ回路、レベルシフタ回路、サンプリング回路等は、画素領域のゲート配線に電圧を印加する回路であり、画素領域と同様に印加電圧が高い。このため、ゲート絶縁膜の厚いものが求められる。
【０００８】
さらに、画素回路及び駆動回路以外の回路であってＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等を含む機能回路のＴＦＴは、高速動作を必要とするため、短チャネルのほうが好ましい。しかし、短チャネルのＴＦＴの場合、閾値が低下してしまい、オフ電流が流れやすくなってしまうという問題がある。このため、ＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等のＴＦＴには、チャネル長が短くかつゲート絶縁膜の膜厚が薄いＴＦＴが好ましい。
【０００９】
このように、同一の基板上に、それぞれ構造の異なるＴＦＴを作製しようとすると、プロセスが複雑となる。具体的には、短チャネルのＴＦＴを作製するのであれば、マスクの設計を変更するだけで良いが、ゲート絶縁膜の膜厚を、基板の領域ごとに異ならせる場合、従来のプロセスとは異なるプロセスを導入しなければならない。具体的には、駆動回路のＴＦＴのゲート絶縁膜のみをエッチングした後、高温で加熱して、熱酸化膜を形成し、駆動回路ＴＦＴのゲート絶縁膜を薄くし、画素ＴＦＴのゲート絶縁膜を厚くするという方法がとられている。（例えば、特許文献１参照。）。
【特許文献１】特開２０００-２８４７２２（第６〜１１頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、オフ電流を抑制しつつ高耐圧特性を重視する画素ＴＦＴ、オン電流電流を大きくつつ、高耐圧特性を重視するバッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の駆動回路のＴＦＴ、短チャネル構造及びそれに伴う閾値の低下を重視するＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等を含む機能回路等のＴＦＴとを同時に満足することが可能なＴＦＴ構造は、確立されていないのが現状である。
【００１１】
また、ＬＤＤ構造を備えたＴＦＴやゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた構造を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり、工程数が増加してしまう問題がある。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１２】
本発明はこのような問題点を解決するための技術であり、ＴＦＴで構成された回路を有する半導体装置、及びＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびにＥＬ表示装置に代表される発光装置において、従来と同様のプロセスを用いて、同一基板上に異なる構造のＴＦＴを作り分ける方法を提案する。すなわち、ゲート絶縁膜を多層化すると共に、半導体膜上にゲート電極とは異なる電極（以下、補助電極と示す。）を有するＴＦＴを提案する。
【００１３】
本発明により、同一基板上にゲート絶縁膜の膜厚の異なるＴＦＴを作製し、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、従来用いる工程を応用して、製造コストの低減および歩留まりの向上を実現するＴＦＴ構造を提供することを目的としている。
【００１４】
また、高精細化(画素数の増大)及び小型化に伴ない、各表示画素ピッチの微細化が進められている。微細化されたＴＦＴを作製する場合、マスクの位置合わせが重要となり、マスクの位置のずれにより、歩留まりが低下するという問題もある。本発明は、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置及びＥＬ表示装置に代表される発光装置において、歩留まりの向上を実現するＴＦＴ構造を提供する。
【課題を解決するための手段】
【００１５】
本明細書で開示する発明の構成１は、チャネル形成領域を有する半導体層と、前記半導体層上に形成された第1の絶縁膜と、前記第1の絶縁膜を介して前記チャネル形成領域の外側に形成された補助電極と、前記第1の絶縁膜及び前記補助電極上に形成された第2の絶縁膜と、第1の絶縁膜と第2の絶縁膜を介してチャネル形成領域上に形成されたゲート電極とを有することを特徴とする。
【００１６】
本明細書で開示する発明の構成２は、半導体層上に形成された第1の絶縁膜と、前記第1の絶縁膜上に設けられ、前記半導体層のソース領域、ドレイン領域とチャネル形成領域との間のキャリア濃度を制御する補助電極と、前記第1の絶縁膜及び前記補助電極上に形成された第2の絶縁膜と、第1の絶縁膜と第２の絶縁膜を介して前記半導体層のチャネル形成領域上に形成されたゲート電極とを有することを特徴とする。
【００１７】
本発明の構成１及び２において、前記第１の絶縁膜の膜厚は、１〜１００ｎｍ、好ましくは５〜５０ｎｍであり、第２の絶縁膜は、５〜１００ｎｍである。
【００１８】
なお、補助電極がＴＦＴに対してひとつの場合、前記補助電極は、半導体層のチャネル形成領域とドレイン領域との間に形成されている。一方、補助電極がひとつのＴＦＴに対して複数ある場合、前記半導体層のソース領域、ドレイン領域とチャネル形成領域との間に前記補助電極が設けられている。
【００１９】
また、補助電極、第１のゲート電極は、それぞれ異なる配線に接続されている。
【００２０】
また、補助電極は、前記ゲート電極に一部覆われていてもよい。
【００２１】
また、第１の絶縁膜を介して前記補助電極に対向する前記半導体層の領域には、不純物が添加されていてもよい。すなわち、前記半導体層において、ソース領域又はドレイン領域と、チャネル形成領域の間に低濃度不純物領域を有していてもよく、この場合、補助電極の下に、該低濃度不純物領域が形成されている。
【００２２】
本明細書で開示する発明の構成３は、第１の領域、第２の領域、ソース領域及びドレイン領域を有する半導体層と、前記半導体層の上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して前記半導体層上に形成された第１の補助電極と、前記第１の絶縁膜及び前記第１の補助電極上に形成された第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜を介して前記第１の領域上に形成された第１のゲート電極とを有し、前記第１の領域は、前記ソース領域及びドレイン領域の間に形成され、
前記第２の領域は、ソース領域又はドレイン領域の少なくとも一つと前記第１の領域との間に形成され、前記第１の補助電極は、前記第１の絶縁膜を介して前記第２の領域上に形成されていることを特徴とする半導体装置である。
【００２３】
本発明の構成３において、前記第１の絶縁膜の膜厚は、１〜１００ｎｍ、好ましくは５〜５０ｎｍであり、第２の絶縁膜は、５〜１００ｎｍである。
【００２４】
また、前記第１の補助電極は、前記ゲート電極に一部覆われていてもよい。
【００２５】
また、前記第２の絶縁膜上に第２の補助電極を有していてもよい。なお、第２の補助電極は湾曲面又は傾斜面を有する。
【００２６】
また、前記第２の領域に、不純物が添加されていてもよい。
【００２７】
また、前記第１の補助電極、及び前記第１のゲート電極は、それぞれ異なる配線に接続されている。
【００２８】
本明細書で開示する発明の構成４は、同一基板上に第１の薄膜トランジスタと第２の薄膜トランジスタとを有する半導体装置であって、前記第１の薄膜トランジスタは、第１の半導体層と、第１のゲート絶縁膜と、第１のゲート電極とを有し、前記第２の薄膜トランジスタは、第２の半導体層と、積層された第２ゲート絶縁膜と、第２のゲート電極と、前記積層された第２のゲート絶縁膜に挟まれ、かつ前記第２の半導体層のチャネル形成領域の外側に形成された第１の補助電極とを有し、前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも薄いことを特徴とする。
【００２９】
本明細書で開示する発明の構成５は、同一基板上に第１の薄膜トランジスタと第２の薄膜トランジスタとを有する半導体装置であって、前記第１の薄膜トランジスタは、第１の半導体層と、第１のゲート絶縁膜と、第１のゲート電極とを有し、前記第２の薄膜トランジスタは、第２の半導体層と、積層された第２ゲート絶縁膜と、第２のゲート電極と、前記積層された第２のゲート絶縁膜に挟まれ、かつ前記第２の半導体層のソース領域、ドレイン領域とチャネル形成領域との間のキャリア濃度を制御する第１の補助電極とを有し、前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも薄いことを特徴とする。
【００３０】
本明細書で開示する発明の構成４または５において、第１のゲート絶縁膜は、１〜１００ｎｍ、好ましくは５〜５０ｎｍであり、前記第２のゲート絶縁膜は、６〜２００ｎｍである。
【００３１】
また、積層された第２のゲート絶縁膜を構成する複数の絶縁膜の一つは、第１のゲート絶縁膜である。
【００３２】
また、第１の補助電極、第１のゲート電極、及び第２のゲート電極は、それぞれ異なる配線に接続されている。
【００３３】
なお、第１の補助電極がひとつの場合、該第１の補助電極は、半導体層のチャネル形成領域とドレイン領域との間に形成されている。一方、第１の補助電極が複数ある場合、半導体層のソース領域、ドレイン領域とチャネル形成領域との間に該第１の補助電極が設けられている。
【００３４】
また、第１の薄膜トランジスタは、第１のゲート電極及び第１のゲート絶縁膜を覆う絶縁膜を有し、該絶縁膜上に形成される第２の補助電極を有してもよい。
【００３５】
このときの第２の補助電極は、湾曲面又は傾斜面を有する。
【００３６】
また、第１の絶縁膜を介して第１の補助電極に対向する第２の半導体層の領域に、不純物が添加されていてもよい。すなわち、第２の半導体層において、ソース領域又はドレイン領域と、チャネル形成領域の間に低濃度不純物領域を有していてもよく、この場合、低濃度不純物領域の上に、補助電極が形成されている。
【００３７】
本明細書で開示する発明の構成６は、第１の領域、第１のソース領域、及び第１のドレイン領域で形成される第１の半導体層と、第２の領域、少なくとも一つの第３の領域、第２のソース領域、及び第２のドレイン領域で形成される第２の半導体層と、前記第１の半導体層及び前記第２の半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜を介して前記第２の半導体層上に形成された第１の補助電極と、前記第１の絶縁膜を介して第１の半導体層上に形成された第１のゲート電極と、前記第１の絶縁膜、前記第１の補助電極、及び前記第１のゲート電極上に形成された第２の絶縁膜と、前記第２の絶縁膜を介して、前記第２の領域上に形成されたゲート電極とを有し、前記第２の領域は、前記第２のソース領域及び前記第２のドレイン領域の間に形成され、前記第３の領域は、前記第２のソース領域とドレイン領域の少なくとも一つと前記第２の領域との間に形成され、前記第１の補助電極は、前記第１の絶縁膜を介して前記第３の領域上に形成されていることを特徴とする半導体装置である。
【００３８】
本発明の構成６において、前記第１の絶縁膜の膜厚は、１〜１００ｎｍ、好ましくは５〜５０ｎｍであり、第２の絶縁膜は、５〜１００ｎｍである。
【００３９】
また、前記第１の補助電極は、前記ゲート電極に一部覆われていてもよい。
【００４０】
また、前記第２の絶縁膜上に第２の補助電極を有していてもよい。なお、第２の補助電極は湾曲面又は傾斜面を有する。
【００４１】
また、前記第３の領域に、不純物が添加されていてもよい。
【００４２】
また、前記第１の補助電極、前記第２補助電極、前記第１のゲート電極、及び前記第２のゲート電極は、それぞれ異なる配線に接続されている。
【００４３】
本明細書で開示する発明の構成７は、第１の半導体層、第１のゲート電極、第１の絶縁膜、及び第２の絶縁膜を有する第１の薄膜トランジスタと、第２の半導体層、第２のゲート電極、第１の補助電極、前記第１の絶縁膜及び前記第２の絶縁膜を有する第２の薄膜トランジスタを有する半導体装置の作製方法であって、絶縁表面上に、前記第１の半導体層及び前記第２の半導体層を形成し、前記第１の半導体層及び前記第２の半導体層上に第１の絶縁膜を形成し、前記第１の絶縁膜上に第１のゲート電極及び第１の補助電極を形成し、前記第１のゲート電極、前記第１の補助電極、及び前記第１の絶縁膜上に、第２の絶縁膜を形成し、前記第２の絶縁膜上に第２のゲート電極を形成することを特徴とする。
【００４４】
本明細書で開示する発明の構成７において、第１の補助電極、各ゲート電極が、それぞれ異なる配線に接続するようにエッチングすることを特徴とする。
【００４５】
また、前記第２のゲート電極を形成すると同時に、第１の薄膜トランジスタに第２の補助電極を形成してもよい。この場合、第２の補助電極は、第１の補助電極、各ゲート電極とそれぞれ異なる配線に接続されている。
【００４６】
なお、第２のゲート電極を形成する場合、第２の半導体層及び第１の補助電極上に、形成する。
【００４７】
発明の構成１又は２により、低濃度不純物領域（ＬＤＤ領域）を形成せずとも、ソース領域、ドレイン領域とチャネル形成領域とのキャリア濃度を制御することが可能となるため、低濃度不純物領域の形成工程に伴うマスクの位置のずれを回避することが可能となり、歩留まりの低下を抑制することができる。
【００４８】
発明の構成３〜７により、特殊な工程を用いず、同一基板上に、ゲート絶縁膜の膜厚の異なる複数のＴＦＴを作製することができる。また、ＬＤＤ領域を形成しなくとも第１の補助電極及び第２の補助電極に、任意の電圧を印加することで、各々の補助電極の下にある半導体層中のキャリア濃度を変化させることができる。
【００４９】
また、膜厚の厚いゲート絶縁膜を有するＴＦＴを、シフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路等の駆動回路のＴＦＴ及び画素ＴＦＴに応用することで、耐圧の機能が高く、低消費電力化を図ることができ、且つ信頼性の高いＴＦＴ作製することが可能となる。さらに、チャネル長が短くゲート絶縁膜の薄いＴＦＴを、ＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等を含む機能回路のＴＦＴに応用することで、動作特性および信頼性を向上させることができる。
【発明の効果】
【００５０】
本発明により、特殊な工程を用いず、同一基板上に、ゲート絶縁膜の膜厚の異なるＴＦＴを作製することができる。また、ＬＤＤ領域を形成しなくとも第１の補助電極及び第２の補助電極に、任意の電圧を印加することで、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を変化させることができる。これにより、チャネル形成領域とソース領域又はドレイン領域との接合面において生じる、ホットキャリア効果を抑制することができる。よって、機能回路のＴＦＴ（代表的には、ＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等）に膜厚の薄いゲート絶縁膜を有するＴＦＴを適応し、画素ＴＦＴ又は駆動回路（代表的には、バッファ回路、シフトレジスタ回路、レベルシフタ回路、サンプリング回路等）に膜厚の厚いゲート絶縁膜を有するＴＦＴを応用することで、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図るとことができる。さらに、同一基板に、画素部、駆動回路、機能回路を設けることができ、液晶モジュールやＥＬモジュールのように、従来表示装置に用いていたモジュールを小型化にすることができ、表示装置を有する電子機器を携帯に便利な形状とすることができる。
【発明を実施するための最良の形態】
【００５１】
（第１実施形態）
本発明の一例を図１に示す。本実施形態では、膜厚の薄いゲート絶縁膜及び第１の補助電極を有するＰ−ＴＦＴ、Ｎ−ＴＦＴ（図１において、ゲート絶縁膜がＧ１であるＴＦＴ）と、膜厚の厚いゲート絶縁膜、第１の補助電極、第２の補助電極を有するＰ−ＴＦＴ、Ｎ−ＴＦＴ（図１において、ゲート絶縁膜がＧ１及びＧ２であるＴＦＴ）とを同時に形成する工程を示す。
【００５２】
図１（Ａ）に示すように、基板１０１上に、下地膜である絶縁膜１０２を介して結晶性半導体膜を形成した後、この結晶性半導体膜を任意の形状にエッチングし、分離された結晶性半導体膜１０３〜１０６を形成する。この後、第１のゲート絶縁膜（以下、本実施形態及び図１においてＧ１と示す。）１０７を成膜する。第１のゲート絶縁膜（Ｇ１）１０７は、代表的には、駆動回路等の高速動作が要求されるＴＦＴのゲート絶縁膜として機能するものであり、膜厚が薄く、第１のゲート絶縁膜の膜厚は、１〜１００ｎｍ、好ましくは５〜５０ｎｍであることが好ましい。この範囲の膜厚よりも膜厚が薄い場合、寄生容量が形成され、高速動作ができなくなるという問題がある。
【００５３】
次に、第１の導電膜を成膜したのち、フォトリソグラフィーの技術を用いマスク（図示しない）を形成した後、公知のエッチング方法により、第１の導電膜の不要な部分を除去して、所望の形状の第１のゲート電極１０８、１０９及び第１の補助電極１１０ａ、１１０ｂ、１１１ａ、１１１ｂを形成する。膜厚の薄いゲート絶縁膜を有するＴＦＴではゲート電極（以下、本実施形態では、第１のゲート電極と記す。）として、膜厚の厚いゲート絶縁膜を有するＴＦＴでは補助電極（以下、本実施形態では、第１の補助電極と記す。）として形成する。ひとつのＴＦＴにおける第１の補助電極は、任意の間隔で配置されることが好ましい。代表的には、概ねチャネル長の間隔（４〜１２μｍ、好ましくは６〜１０μｍ）を有して配置される。
【００５４】
次に、図１（Ｂ）に示すように、第２のゲート絶縁膜１２０（以下、本実施形態及び図１においてＧ２と示す）を形成する。第１のゲート絶縁膜（Ｇ１）及び第２のゲート絶縁膜（Ｇ２）は、膜厚の厚いゲート絶縁膜を有するＴＦＴ（図１において、ゲート絶縁膜がＧ１及びＧ２であるＴＦＴ）のゲート絶縁膜であり、代表的には、画素ＴＦＴ、バッファ回路等の耐電圧が要求されるＴＦＴのゲート絶縁膜として機能するものである。よって、第２のゲート絶縁膜の膜厚（Ｇ２）は、第１のゲート絶縁膜よりも厚く、５〜１００ｎｍであることが好ましい。
【００５５】
次に、第２の導電膜１２１を形成した後、フォトリソグラフィーの技術を用いマスク（１２２、１２３）を形成した後、公知のエッチング方法により、第２の導電膜の不要な部分を除去して、所望の形状の第２のゲート電極及び第２の補助電極を形成する。膜厚の薄いゲート絶縁膜を有するＴＦＴ（図１において、ゲート絶縁膜がＧ１であるＴＦＴ）では補助電極として、膜厚の厚いゲート絶縁膜を有するＴＦＴ（図１において、ゲート絶縁膜がＧ１及びＧ２であるＴＦＴ）ではゲート電極及び補助電極として形成する。
【００５６】
第２の導電膜をエッチングする際は、まず始めに、第２のゲート電極を形成する部分にレジストマスク１２２、１２３を形成する。こののち、図１（Ｃ）に示すように、第２の導電膜をエッチングして、第２の補助電極１３１ａ〜１３４ａ、１３１ｂ〜１３４ｂを形成する。なお、このときは、条件を適宜適応することにより、湾曲面を有する第２の補助電極、即ち、任意の形状の半導体層１０３〜１０６上に形成された第１のゲート絶縁膜１０７及び第２のゲート絶縁膜１２０へ向けて傾斜している第２の補助電極１３１ａ〜１３４ａ、１３１ｂ〜１３４ｂを形成する。
【００５７】
なお、図１においては、便宜上結晶性半導体膜の膜厚と第１のゲート電極の膜厚がほぼ同様に表記されているが、実際は、結晶性半導体膜の膜厚は、２５〜７０ｎｍであり、ゲート電極の膜厚は、１２０〜５００ｎｍである。このため、段差の大きいゲート電極の側面には、補助電極は形成されるが、結晶性半導体膜の側面には補助電極は形成されない。この後、レジストマスクを除去することにより、第２のゲート電極１３５、１３６を形成する。
【００５８】
次に、図１（Ｄ）に示すように、第１のゲート電極１０８、１０９、第２の補助電極１３１ａ〜１３４ａ、１３１ｂ〜１３４ｂ、第２のゲート電極１３５、１３６、第１の補助電極１１０ａ、１１０ｂ、１１１ａ、１１１ｂをマスクとして、不純物を添加することで、ソース領域及びドレイン領域を形成する。Ｐチャネル型ＴＦＴのソース領域又はドレイン領域１４１、１４３、Ｎチャネル型ＴＦＴのソース領域又はドレイン領域１４０、１４２には、１×１０20〜１×１０21ｃｍ3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加される。
【００５９】
なお、第１の補助電極１１０ａ、１１０ｂ、１１１ａ、１１１ｂの下方の結晶性半導体膜に不純物を添加し、ＬＤＤ領域を設けても良い。
【００６０】
また、ｎチャネル型ＴＦＴ１５２及びｐチャネル型ＴＦＴ１５３において、第１の補助電極を２つ形成したが、これは、一つでも良い。この場合、補助電極は、ドレイン領域とゲート電極との間に設ける。
【００６１】
以上の工程により、ゲート絶縁膜の膜厚が薄いｎチャネル型ＴＦＴ１５０、ｐチャネル型ＴＦＴ１５１、ゲート絶縁膜の膜厚が厚いｎチャネル型ＴＦＴ１５２、ｐチャネル型ＴＦＴ１５３を同時に形成する。
【００６２】
本実施形態において、第１のゲート電極、第１の補助電極、第２のゲート電極、第２の補助電極はそれぞれ、独立してパターニングされているため、それぞれの電極に任意の電圧を印加することができる。よって、それぞれのＴＦＴの必要とされる機能を考慮して、第１の補助電極及び第２の補助電極に、任意の電圧を印加することにより、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を制御することができる。即ち、ＬＤＤ領域と同様の機能を有し、ホットキャリア効果を抑制することが可能である。代表的には、オン電流の低いＴＦＴにおいては、補助電極の印加電圧を制御してキャリア濃度を高めて、結晶性半導体膜中の抵抗を下げれば良い。また、オフ電流の高いＴＦＴにおいては、補助電極の印加電圧を制御して、キャリア濃度を抑制して、結晶性半導体膜中の抵抗を高めれば良い。なお、第２のゲート電極と第２の補助電極は、分離されず接続されていても良い。
【００６３】
また、第１の補助電極及び第２の補助電極の電位は、固定する必要はなく、それぞれのＴＦＴに必要とされる機能を考慮して、経時変化させることもできる。すなわち、ひとつのＴＦＴにおいて、補助電極に印加する電圧を調節することで、オン電流を高めたりオフ電流低下させることが可能となる。この場合、補助電極に印加する電圧は、必要とするオフ電流またはオン電流に合わせて、適宜調節すればよい。
【００６４】
以上の工程により、特殊な工程を用いず、同一基板上に、ゲート絶縁膜の膜厚の異なるＴＦＴを作製することができる。また、ＬＤＤ領域を形成しなくとも第１の補助電極及び第２の補助電極に、任意の電圧を印加することで、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を変化させることができる。これにより、チャネル形成領域とソース領域又はドレイン領域との接合面において生じる、ホットキャリア効果を抑制することができる。よって、膜厚の厚いゲート絶縁膜を有するＴＦＴを、シフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路等の駆動回路のＴＦＴ及び画素ＴＦＴに応用することで、耐圧の機能が高く、低消費電力化を図ることができ、且つ信頼性の高いＴＦＴ作製することが可能となる。さらに、チャネル長が短くゲート絶縁膜の薄いＴＦＴを、ＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等を含む機能回路のＴＦＴに応用することで、動作特性および信頼性を向上させることができる。
【００６５】
（第２実施形態）
本発明の一例を図２に示す。本実施形態は、第１実施形態に記載したアクティブマトリクス基板において、ＬＤＤ領域を有するＴＦＴを形成する工程を示す。
【００６６】
図２（Ａ）に示すように、基板２０１上に、下地膜である絶縁膜２０２を介して結晶性半導体膜を形成した後、この結晶性半導体膜を任意の形状にエッチングし、分離された結晶性半導体膜２０３〜２０６を形成する。この後、第１のゲート絶縁膜（以下、本実施形態及び図２においてＧ１と示す。）２０７を成膜する。第１のゲート絶縁膜（Ｇ１）２０７は、膜厚が薄く、第１のゲート絶縁膜の膜厚は、  １〜１００ｎｍ、好ましくは５〜５０ｎｍであることが好ましい。
【００６７】
次に、第１の導電膜を成膜したのち、フォトリソグラフィーの技術を用いマスク（図示しない）を形成した後、公知のエッチング方法により、第１の導電膜の不要な部分を除去して、所望の形状の第１のゲート電極２０８、２０９及び第１の補助電極２１０ａ、２１０ｂ、２１１ａ、２１１ｂを形成する。膜厚の薄いゲート絶縁膜を有するＴＦＴではゲート電極（以下、本実施形態では、第１のゲート電極と記す。）として、膜厚の厚いゲート絶縁膜を有するＴＦＴでは補助電極（以下、本実施形態では、第１の補助電極と記す。）として形成する。ひとつのＴＦＴにおける第１の補助電極は、任意の間隔を配置されることが好まれる。代表的には、概ねチャネル長（４〜１２μｍ、好ましくは６〜１０μｍ）の間隔を有して配置される。
【００６８】
次に、チャネル形成領域以外の結晶性半導体膜中に不純物を添加する。なお、図２（Ａ）では表記しないが、膜厚の厚いゲート絶縁膜を有するＴＦＴ（図２においては、ゲート絶縁膜がＧ１及びＧ２であるＴＦＴ）においては、第１の補助電極の間（即ち、図２（Ａ）の領域２１０ａと２１０ｂとの間、及び領域２１１ａと２１１ｂとの間）の結晶性半導体膜に不純物が添加されないように、レジストマスクで覆った後、不純物を添加する。不純物を添加することで、ＬＤＤ領域を形成する。Ｐチャネル型ＴＦＴのＬＤＤ領域２１０、２１８、Ｎチャネル型ＴＦＴのＬＤＤ領域２１５、２１７には、１×１０17〜１×１０18/cm3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加される。
【００６９】
次に、図２（Ｂ）に示すように、第２のゲート絶縁膜２２０（以下、本実施形態及び図２においてＧ２と示す）を形成する。第１のゲート絶縁膜（Ｇ１）及び第２のゲート絶縁膜（Ｇ２）は、膜厚の厚いゲート絶縁膜を有するＴＦＴ（図２において、ゲート絶縁膜がＧ１及びＧ２であるＴＦＴ）のゲート絶縁膜である。第２のゲート絶縁膜の膜厚（Ｇ２）は、第１のゲート絶縁膜よりも厚く、５〜１００ｎｍであることが好ましい。
【００７０】
次に、図２（Ｃ）に示すように、第２の導電膜２２１を形成した後、フォトリソグラフィーの技術を用いマスク２２２、２２３を形成した後、公知のエッチング方法により、第２の導電膜の不要な部分を除去して、所望の形状の第２のゲート電極及び第２の補助電極を形成する。膜厚の薄いゲート絶縁膜を有するＴＦＴ（図２において、ゲート絶縁膜がＧ１であるＴＦＴ）では、第２の補助電極を形成する。一方、膜厚の厚いゲート絶縁膜を有するＴＦＴ（図２において、ゲート絶縁膜がＧ１及びＧ２であるＴＦＴ）では第２の補助電極及び第２のゲート電極を形成する。
【００７１】
第２の導電膜をエッチングする際は、まず始めに、第２のゲート電極を形成する部分にレジストマスク２２２、２２３を形成する。こののち、第２の導電膜をエッチングして、第２の補助電極２３１ａ〜２３４ａ、２３１ｂ〜２３４ｂを形成する。なお、このときは、条件を適宜適応することにより、湾曲面を有する第２の補助電極、即ち、任意の形状の半導体層２０３〜２０６上に形成された第１のゲート絶縁膜２０７及び第２のゲート絶縁膜２２０へ向けて傾斜している第２の補助電極２３１ａ〜２３４ａ、２３１ｂ〜２３４ｂを形成する。
【００７２】
この後、レジストマスクを除去することにより、第２のゲート電極２３５、２３６を形成する。
【００７３】
次に、図２（Ｄ）に示すように、第１のゲート電極２０８、２０９、第２の補助電極２３１ａ〜２３４ａ、２３１ｂ〜２３４ｂ、第２のゲート電極２３５、２３６、第１の補助電極２１０ａ、２１０ｂ、２１１ａ、２１１ｂをマスクとして、不純物を添加することで、ソース領域及びドレイン領域を形成する。ｐチャネル型ＴＦＴのソース領域又はドレイン領域２４１、２４３、ｎ型チャネル型ＴＦＴのソース領域又はドレイン領域２４０、２４２には、１×１０20〜１×１０21／ｃｍ3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加される。なお、第１の補助電極２１０ａ、２１０ｂ、２１１ａ、２１１ｂの下方の結晶性半導体膜に不純物を添加し、ＬＤＤ領域を設けても良い。
【００７４】
以上の工程により、ゲート絶縁膜の膜厚が薄いｎチャネル型ＴＦＴ２５０、ｐチャネル型ＴＦＴ２５１、ゲート絶縁膜の膜厚が厚いｎチャネル型ＴＦＴ２５２、ｐチャネル型ＴＦＴ２５３とを同時に、同一基板上に形成することができる。
【００７５】
本実施形態において、第１のゲート電極、第１の補助電極、第２のゲート電極、第２の補助電極はそれぞれ、独立してパターニングされているため、それぞれの電極に任意の電圧を印加することができる。よって、それぞれのＴＦＴで必要とされる機能を考慮して、第１の補助電極及び第２の補助電極に、任意の電圧を印加することにより、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を制御することができる。すなわち、ＬＤＤと同様の機能を有し、ホットキャリア効果を抑制することが可能である。代表的には、オン電流の低いＴＦＴにおいては、補助電極の印加電圧を制御してキャリア濃度を高めて、結晶性半導体膜中の抵抗を下げれば良い。また、オフ電流の高いＴＦＴにおいては、補助電極の印加電圧を制御して、キャリア濃度を抑制して、結晶性半導体膜中の抵抗を高めれば良い。
【００７６】
また、第１の補助電極及び第２の補助電極の電位は、固定する必要はなく、それぞれのＴＦＴの必要とされる機能を考慮して、経時変化させることもできる。すなわち、ひとつのＴＦＴにおいて、補助電極に印加する電圧を調節することで、オン電流を高めたりオフ電流低下させることが可能となる。この場合、補助電極に印加する電圧は、必要とするオフ電流またはオン電流に合わせて、適宜調節すればよい。なお、第２のゲート電極と第２の補助電極は、分離されず接続されていても良い。
【００７７】
以上の工程により、特殊な工程を用いず、従来の工程を応用することで、同一基板上に、ゲート絶縁膜の膜厚の異なり、且つＬＤＤ領域を有するＴＦＴを作製することができる。また、ＬＤＤ領域とチャネル形成領域付近に、第１の補助電極及び第２の補助電極が形成されている。よって、第１の補助電極及び第２の補助電極に、任意の電圧を印加することで、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を微調整することができる。これにより、ホットキャリア効果をさらに抑制することができる。よって、膜厚の薄いゲート絶縁膜を有するＴＦＴを機能回路のＴＦＴに、膜厚の厚いゲート絶縁膜を有するＴＦＴを画素領域のＴＦＴ及び駆動回路のＴＦＴに応用することで、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図るとことができる。
【００７８】
（第３実施形態）
本発明の一例を図３に示す。本実施形態は、実施形態１に記載したアクティブマトリクス基板において、ゲート絶縁膜が薄いＴＦＴ（図３において、ゲート絶縁膜がＧ１であるＴＦＴ）にのみ、第２の補助電極を形成するものである。
【００７９】
図３（Ａ）に示すように、基板３０１上に、下地膜である絶縁膜３０２を介して結晶性半導体膜を形成した後、この結晶性半導体膜を任意の形状にエッチングし、分離された結晶性半導体膜３０３〜３０６を形成する。この後、第１のゲート絶縁膜（以下、本実施形態及び図３においてＧ１と示す。）３０７を成膜する。第１のゲート絶縁膜（Ｇ１）３０７は、膜厚が薄く、第１のゲート絶縁膜の膜厚は、  １〜１００ｎｍ、好ましくは５〜５０ｎｍであることが好ましい。
【００８０】
次に、第１の導電膜を成膜したのち、フォトリソグラフィーの技術を用いマスク（図示しない）を形成した後、公知のエッチング方法により、第１の導電膜の不要な部分を除去して、所望の形状の第１のゲート電極３０８、３０９及び第１の補助電極３１０ａ、３１０ｂ、３１１ａ、３１１ｂを形成する。膜厚の薄いゲート絶縁膜を有するＴＦＴではゲート電極（以下、本実施形態では、第１のゲート電極と記す。）として、膜厚の厚いゲート絶縁膜を有するＴＦＴでは補助電極（以下、本実施形態では、第１の補助電極と記す。）として形成する。ひとつのＴＦＴにおける第１の補助電極は、任意の間隔で配置されることが好まれる。代表的には、概ねチャネル長（４〜１２μｍ、好ましくは６〜１０μｍ）の間隔を有して配置される。
【００８１】
次に、図３（Ｂ）に示すように、第２のゲート絶縁膜３２０（以下、本実施形態及び図３においてＧ２と示す）を形成する。第１のゲート絶縁膜（Ｇ１）及び第２のゲート絶縁膜（Ｇ２）は、膜厚の厚いゲート絶縁膜を有するＴＦＴ（図３において、ゲート絶縁膜がＧ１及びＧ２であるＴＦＴ）のゲート絶縁膜であり、第２のゲート絶縁膜の膜厚（Ｇ２）は、第１のゲート絶縁膜よりも厚く、５〜１００ｎｍであることが好ましい。次に、第２の導電膜３２１を形成した後、レジストマスク３２２で第２の導電膜３２１の一部を覆う。
【００８２】
次に、公知のエッチング方法により、第２の導電膜の不要な部分を除去して、所望の形状の第２の補助電極３３１ａ、３３１ｂ、３３２ａ、３３２ｂを形成する。なお、このときは、条件を適宜適応することにより、湾曲面を有する第２の補助電極、即ち、任意の形状の半導体層３０３〜３０６上に形成された第１のゲート絶縁膜３０２へ向けて傾斜している第２の補助電極３３１ａ、３３１ｂ、３３２ａ、３３２ｂを形成する。次に、レジストマスク３３３、３３５、３３６を形成する（図３（Ｃ））。
【００８３】
次に、第２の導電膜を所望の形にエッチングして、第２のゲート電極を形成する。この後、レジストマスク３３３、３３５、３３６を除去することにより、第２のゲート電極３３７、３３８を形成する。
【００８４】
なお、本実施形態では、まず始めに第２の補助電極３３１ａ、３３１ｂ、３３２ａ、３３２ｂを形成した後、第２のゲート電極３３７、３３８を形成したが、この工程は逆であってもかまわない。すなわち、まず始めに、第２のゲート電極を形成した後、第２の補助電極を形成しても良い。
【００８５】
次に、第１のゲート電極３０８、３０９、第２の補助電極３３１ａ、３３１ｂ、３３２ａ、３３２ｂ、第２のゲート電極３３７、３３８、第１の補助電極３１０ａ、３１０ｂ、３１１ａ、３１１ｂをマスクとして、不純物を添加することで、ソース領域及びドレイン領域を形成する。ｐチャネル型ＴＦＴのソース領域又はドレイン領域３４１、３４３、ｎチャネル型ＴＦＴのソース領域又はドレイン領域３４０、３４２には、１×１０20〜１×１０21/cm3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加される（図３（Ｄ））。
【００８６】
なお、第１の補助電極３１０ａ、３１０ｂ、３１１ａ、３１１ｂの下方の結晶性半導体膜に不純物を添加し、ＬＤＤ領域を設けても良い。この構造により、第１の補助電極に、任意の電圧を印加することで、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を微調整することができる。
【００８７】
以上の工程により、ゲート絶縁膜の膜厚が薄いｎチャネル型ＴＦＴ３５０、ｐチャネル型ＴＦＴ３５１、ゲート絶縁膜の膜厚が厚いｎチャネル型ＴＦＴ３５２、ｐチャネル型ＴＦＴ３５３を同時に形成する。
【００８８】
本実施形態において、第１のゲート電極、第２の補助電極、第２のゲート電極、第１の補助電極はそれぞれ、独立してパターニングされているため、それぞれの電極に任意の電圧を印加することができる。よって、それぞれのＴＦＴの必要とされる機能を考慮して、第１の補助電極及び第２の補助電極に、任意の電圧を印加することにより、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を制御することができる。すなわち、ＬＤＤ領域と同様の機能を有し、ホットキャリア効果を抑制することが可能である。代表的には、オン電流の低いＴＦＴにおいては、補助電極の印加電圧を制御し、キャリア濃度を高めて、結晶性半導体膜中の抵抗を下げれば良い。また、オフ電流の高いＴＦＴにおいては、補助電極の印加電圧を制御し、キャリア濃度を下げて、結晶性半導体膜中の抵抗を高めれば良い。
【００８９】
また、第１の補助電極及び第２の補助電極の電位は、固定する必要はなく、それぞれのＴＦＴの必要とされる機能を考慮して、経時変化させることもできる。すなわち、ひとつのＴＦＴにおいて、補助電極に印加する電圧を調節することで、オン電流を高めたりオフ電流低下させることが可能となる。この場合、補助電極に印加する電圧は、必要とするオフ電流またはオン電流に合わせて、適宜調節すればよい。
【００９０】
以上の工程により、特殊な工程を用いず、従来の工程を応用することで、同一基板上に、ゲート絶縁膜の膜厚の異なるＴＦＴを作製することができる。また、ＬＤＤ領域を形成しなくとも第１の補助電極及び第２の補助電極に、任意の電圧を印加することで、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を変化させることができる。これにより、チャネル形成領域とソース領域又はドレイン領域との接合面において生じる、ホットキャリア効果を抑制することができる。このため、膜厚の厚いゲート絶縁膜を有するＴＦＴを、シフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路等の駆動回路のＴＦＴ及び画素ＴＦＴに応用することで、耐圧の機能が高く、低消費電力化を図ることができ、且つ信頼性の高いＴＦＴを作製することが可能となる。さらに、チャネル長が短くゲート絶縁膜の薄いＴＦＴを、ＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等を含む機能回路のＴＦＴに応用することで、動作特性および信頼性を向上させることができる。
【００９１】
（第４実施形態）
本発明の一例を図４に示す。本実施形態は、第２の補助電極を形成せずに、第２実施形態に記載したアクティブマトリクス基板を作製するものである。
【００９２】
図４（Ａ）に示すように、基板４０１上に、下地膜である絶縁膜４０２を介して結晶性半導体膜を形成した後、この結晶性半導体膜を任意の形状にエッチングし、分離された結晶性半導体膜４０３〜４０６を形成する。この後、第１のゲート絶縁膜（以下、本実施形態及び図４においてＧ１と示す。）４０７を成膜する。第１のゲート絶縁膜（Ｇ１）４０７は、膜厚が薄く、第１のゲート絶縁膜の膜厚は、  １〜１００ｎｍ、好ましくは５〜５０ｎｍであることが好ましい。
【００９３】
次に、第１の導電膜を成膜したのち、フォトリソグラフィーの技術を用いマスク（図示しない）を形成した後、公知のエッチング方法により、第１の導電膜の不要な部分を除去して、所望の形状の第１のゲート電極４０８、４０９及び第１の補助電極４１０ａ、４１０ｂ、４１１ａ、４１１ｂを形成する。膜厚の薄いゲート絶縁膜を有するＴＦＴではゲート電極（以下、本実施形態では、第１のゲート電極と記す。）として形成する。一方、膜厚の厚いゲート絶縁膜を有するＴＦＴでは、補助電極（以下、本実施形態では、第１の補助電極と記す。）として形成する。ひとつのＴＦＴにおける第１の補助電極は、任意の間隔で配置されることが好まれる。代表的には、概ねチャネル長（４〜１２μｍ、好ましくは６〜１０μｍ）の間隔を有して配置される。
【００９４】
次に、チャネル形成領域以外の結晶性半導体膜中に不純物を添加する。なお、図４（Ａ）では表記しないが、膜厚の厚いゲート絶縁膜を有するＴＦＴ（図４においては、ゲート絶縁膜がＧ１及びＧ２であるＴＦＴ）においては、第１の補助電極の間（図４（Ａ）の領域４１０ａと４１０ｂとの間、及び４１１ａと４１１ｂとの間）の結晶性半導体膜に不純物が添加されないように、レジストマスクで覆った後、不純物を添加する。不純物を添加することで、ＬＤＤ領域を形成する。Ｐチャネル型ＴＦＴのＬＤＤ領域４１６、４１８、Ｎチャネル型ＴＦＴのＬＤＤ領域４１５、４１７には、１×１０17〜１×１０18/cm3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加される。
【００９５】
次に、図４（Ｂ）に示すように、第２のゲート絶縁膜４２０（以下、本実施形態及び図４において、Ｇ２と示す）を形成する。第１のゲート絶縁膜（Ｇ１）及び第２のゲート絶縁膜（Ｇ２）は、膜厚の厚いゲート絶縁膜を有するＴＦＴ（図４において、ゲート絶縁膜がＧ１及びＧ２であるＴＦＴ）のゲート絶縁膜である。第２のゲート絶縁膜の膜厚（Ｇ２）は、第１のゲート絶縁膜よりも厚く、５〜１００ｎｍであることが好ましい。次に、第２の導電膜４２１を形成した後、フォトリソグラフィーの技術を用いマスク（４２２、４２３）を形成する。
【００９６】
次に、図４（Ｃ）に示すように、公知のエッチング方法により、第２の導電膜の不要な部分を除去して、所望の形状の第２のゲート電極４３５、４３６を形成する。
【００９７】
次に、ｎチャネル型ＴＦＴ上にソース領域及びドレイン領域を形成する為のレジストマスク４３１を形成した後、第１のゲート電極４０８、４０９、第２のゲート電極４３５、４３６、第１の補助電極４１０ａ、４１０ｂ、４１１ａ、４１１ｂ、レジストマスク４３１をマスクとして、不純物を添加することで、ソース領域及びドレイン領域を形成する。ｐチャネル型ＴＦＴのソース領域又はドレイン領域４４１、４４３、ｎチャネル型ＴＦＴのソース領域又はドレイン領域４４０、４４２には、１×１０20〜１×１０21/cm3の濃度範囲でｎ型またはｐ型を付与する不純物元素が添加される。一方、ｎチャネル型ＴＦＴ４５０のＬＤＤ領域には、１×１０17〜１×１０18/cm3の濃度範囲でｎ型を付与する不純物元素が添加されている。
【００９８】
なお、第１の補助電極４１０ａ、４１０ｂ、４１１ａ、４１１ｂの下方の結晶性半導体膜に不純物を添加し、ＬＤＤ領域を設けても良い。この構造により、第１の補助電極に、任意の電圧を印加することで、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を微調整することができる。
【００９９】
また、レジストマスク４３１を用いてＬＤＤ領域を形成する工程に代えて、第１のゲート電極４０８、４０９を形成した後、その側面に酸化珪素膜等の絶縁膜を形成し、この膜をエッチングして、曲面を有し且つ断面形状が概略三角形の絶縁膜を形成しても良い。こののち、不純物を添加することで、ＬＤＤ領域を形成することができる。
【０１００】
以上の工程により、ゲート絶縁膜の膜厚が薄くＬＤＤ領域を有するｎチャネル型ＴＦＴ４５０、シングルドレインのｐチャネル型ＴＦＴ４５１、補助電極を有しゲート絶縁膜の膜厚が厚いｎチャネル型ＴＦＴ４５２、ｐチャネル型ＴＦＴ４５３を同時に形成する。
【０１０１】
以上の工程により、特殊な工程を用いず、従来の工程を応用することで、同一基板上に、ゲート絶縁膜の膜厚の異なり、ＴＦＴを作製することができる。第１の補助電極に、任意の電圧を印加することで、各々の補助電極の下にある結晶性半導体膜中のキャリア濃度を変化させることができる。これにより、ホットキャリア効果をさらに抑制することができる。よって、膜厚の厚いゲート絶縁膜を有するＴＦＴを、シフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路等の駆動回路のＴＦＴ及び画素ＴＦＴに応用することで、耐圧の機能が高く、低消費電力化を図ることができ、且つ信頼性の高いＴＦＴ作製することが可能となる。さらに、チャネル長が短くゲート絶縁膜の薄いＴＦＴを、ＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等を含む機能回路のＴＦＴに応用することで、動作特性および信頼性を向上させることができる。
【実施例１】
【０１０２】
ここでは、機能回路領域及び画素領域を有するアクティブマトリクス基板を用いた液晶表示装置を作製する方法について図５を用いて説明する。
【０１０３】
ＴＦＴをスイッチング素子として用いるアクティブマトリクス型液晶表示装置は、画素電極がマトリクス状に配置された基板（アクティブマトリクス基板）と、対向電極が形成された対向基板とを液晶層を介して対向配置した構造となっている。両基板間はスペーサ等を介して所定の間隔に制御され、画素部の外周部にシール材を用いることで液晶層を封入している。
【０１０４】
以下に機能回路領域及び画素領域を有するアクティブマトリクス基板の作製例を示す。本実施例では、第１実施形態で示した構造のＴＦＴを適応する。また、図５において、画素領域のｎチャネル型ＴＦＴ５４２及び５４３は、それぞれ同じ構造を有しているため、ｎチャネル型ＴＦＴ５４２のみ説明する。
【０１０５】
まず、基板５０１上に、公知の技術を用いて酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜からなる下地膜５０２を形成する。下地膜は、単層としてもよいし、２層以上の積層構造としても良い。本実施例では、２層の下地膜を形成する。まず始めに、基板表面に接してプラズマＣＶＤ法で１０〜１００ｎｍの窒化酸化珪素膜を第１の下地膜として形成し、次に第１の下地膜表面に接してプラズマＣＶＤ法により５０〜１５０ｎｍの酸化窒化珪素膜を第２の下地膜として成膜する。なお、本実施例では、基板にバリウムホウケイ酸ガラスを用いるがこれに限定されるものではなく、アルミノホウケイ酸ガラス、合成石英ガラス、シリコン、金属基板またはステンレス基板、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板等を用いることができる。
【０１０６】
次いで、第２の下地膜上に膜厚２５〜７０ｎｍ（好ましくは３０〜５０ｎｍ）の半導体膜を形成し、フォトリソグラフィーの技術を用いマスク（図示しない）を形成した後、公知のエッチング方法により、不要な部分を除去して、所望の形状の半導体膜を形成する。なお、半導体膜の形成方法は、公知の手法（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等で形成された非晶質珪素膜を、固相析出法、レーザ結晶化法、金属を用いた熱結晶化方法により結晶性珪素膜を形成する等）を適応すれば良い。半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、５０ｎｍの非晶質珪素膜を形成し、レーザを照射して結晶性珪素膜を形成した後、エッチング工程により半導体層を形成する。
【０１０７】
なお、レーザ結晶化法で結晶性珪素膜を作製する場合は、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ４レーザを用いる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し、半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３０[Hz]とし、レーザエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザエネルギ密度を３００〜６００[mJ/cm2] (代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザ光を基板全面に渡って照射し、この時の線状レーザ光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。
【０１０８】
また、半導体膜を形成した後、薄膜トランジスタのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。（図示しない）。
【０１０９】
次に、下地膜表面及び半導体層上に、公知の技術を用いて膜厚１〜１００ｎｍ、好ましくは５〜５０ｎｍの第１のゲート絶縁膜５０３を形成する。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍの酸化窒化珪素膜を形成する。なお、第１のゲート絶縁は酸化窒化珪素膜に限定されるものでなく、他の絶縁膜（酸化珪素膜、窒化酸化珪素膜、窒化珪素膜等）を用いても良い。
【０１１０】
次に、公知の成膜方法により、第１の導電膜を成膜する。本実施例では、第１のゲート絶縁膜に接して膜厚３０ｎｍの窒化タンタル膜を、次に膜厚３７０ｎｍのタングステン膜を積層して第１の導電膜とする。窒化タンタル膜およびタングステン膜は、スパッタ法で形成する。
【０１１１】
なお、本実施例では、第１の導電膜を窒化タンタル膜及びタングステン膜の積層としたが、特に限定されず、いずれもタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、銀―銅―パラジウム合金（ＡｇＰｄＣｕ合金）を用いてもよい。
【０１１２】
次に、フォトリソグラフィーの技術を用いマスク（図示しない）を形成した後、公知のエッチング方法（ＲＩＥ法、ＥＣＲ法等）により、第１の導電膜の不要な部分を除去して、第１のゲート電極５０４、５０５及び第１の補助電極５０６ａ、５０６ｂを形成する。
【０１１３】
次に第１のゲート絶縁膜、第１のゲート電極及び第１の補助電極上に、公知の技術を用いて膜厚５〜１００ｎｍの第２のゲート絶縁膜５０７を形成する。
【０１１４】
本実施例では、プラズマＣＶＤ法により膜厚６０ｎｍの酸化窒化珪素膜を形成する。なお、第２のゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の絶縁膜（酸化珪素膜、窒化酸化珪素膜、窒化珪素膜等）を用いても良い。
【０１１５】
次に、第２の導電膜を成膜する。本実施例では、第２の導電膜は第１の導電膜と同様に、膜厚３０ｎｍの窒化タンタル膜及び膜厚３７０ｎｍのタングステン膜の積層構造とする。
【０１１６】
次に、公知のエッチング方法（ＲＩＥ法、ＥＣＲ法等）により、第２の導電膜の不要な部分を除去して、第２の導電膜を第２のゲート電極及び第２の補助電極を形成する。はじめに、第２のゲート電極となる部分をレジストマスクで覆った後、第２の導電膜をエッチングして第２の補助電極５０９ａ、５０９ｂ、５１０ａ、５１０ｂ、５１２ａ、５１２ｂを同時に形成する。
【０１１７】
第１のゲート電極５０４、５０５、第２のゲート電極５０８、第１の補助電極５０６ａ、５０６ｂ及び第２の補助電極５０９ａ、５０９ｂ、５１０ａ、５１０ｂ、５１２ａ、５１２ｂをマスクとして、公知の技術（イオンドープ法、イオン注入法等）により半導体膜に不純物元素を導入し、ソース領域およびドレイン領域を形成する。本実施例では、ｎ型不純物をドーピングする際には、不純物のドーズ量を１×１０15／ｃｍ2とし、加速電圧を８０ｋｅＶとして行う。なお、ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。本実施例では、リン（Ｐ）を含む化合物を不純物として用いる。この際、ｐ型ＴＦＴはレジストマスクで覆い、ｎ型不純物が導入されないようにする。
【０１１８】
次に、ｐ型不純物をドーピングする際には、不純物のドーズ量を３×１０15／ｃｍ2とし、加速電圧を３０ｋｅＶとして行う。なお、ｐ型を付与する不純物元素には、１３族に属する元素、典型的にはボロン（Ｂ）を用いることができる。この際、ｎ型ＴＦＴはレジストマスクで覆い、ｐ型不純物が導入されないようにする。
【０１１９】
以上の工程により、ｎ型を示すソース領域及びドレイン領域５１５、５１７及びｐ型を示すソース領域及びドレイン領域５１６を形成する。
【０１２０】
次いで、熱処理を行って、半導体膜の結晶性の回復、およびそれぞれの半導体膜に導入された不純物元素の活性化を行う。熱処理の方法としては、ファーネスアニール炉を用いる熱アニール法、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。本実施例では、熱アニール法を用い、窒素雰囲気中で５５０℃とし、４時間加熱する。
【０１２１】
次に、第１の層間絶縁膜５２０及び第２の層間絶縁膜５２１を形成する。第１の層間絶縁膜５２０は、単層または積層構造として用いても良い。本実施例では、第１の層間絶縁膜５２０としてプラズマＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成する。次に、熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い水素化を行ってもよい。この工程は第１の層間絶縁膜５２０に含まれる水素により半導体膜のダングリングボンドを終端する工程である。なお、水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中にて３００〜４５０℃で１〜１２時間の熱処理を行っても良い。本実施例では、窒素雰囲気中で４１０℃、１時間の加熱を行う。
【０１２２】
次に、第２の層間絶縁膜５２１として、無機材料または有機材料からなる膜を形成することができる。無機材料の代表例としては、酸化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素等が挙げられる。有機材料の代表例としては、アクリル、ポリイミド、ポリシラザン等が挙げられる。有機材料として、ポジ型又はネガ型の感光性を有する有機材料で層間絶縁膜を形成すると、曲率を有するコンタクト孔を有するため、後に形成する電極の被覆率（カバレッジ）が高くなるという効果がある。また、シロキサンポリマーを塗布し焼成して、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料で形成してもよい。この場合、耐熱性を有し、且つ平坦性を有する層間絶縁膜を形成することができる。本実施例では、膜厚８００ｎｍの酸化珪素膜を形成したのち、エッチバックを行って平坦化を行う。
【０１２３】
そして、ソース領域及びドレイン領域５１５〜５１７に達するコンタクトホールを形成し、ソース領域及びドレイン領域とそれぞれ電気的に接続する配線５２２〜５２５を形成する。
【０１２４】
なお、これらの配線は、膜厚１００ｎｍのチタン膜、膜厚３５０ｎｍの合金膜（代表的には、アルミニウムとシリコンとの合金膜）及び膜厚１００ｎｍのチタン膜との積層膜をエッチングして形成する。なお、配線の材料としては、Ｔｉ、ＡｌとＳｉとの合金に限らず、他の低抵抗材料を用いても良い。
【０１２５】
次に、第３の層間絶縁膜５３０を形成する。本実施例では、膜厚５３０ｎｍのアクリル樹脂を形成する。なお、第３の層間絶縁膜を積層構造とし、層間絶縁膜の間に、Ａｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にエッチングして遮光膜形成してもよい。この遮光膜は画素電極以外を遮光するように網目状に配置される。
【０１２６】
次に、画素領域におけるドレイン配線に通じるコンタクトホールを形成し、導電膜を１００nm形成し、所望の形状にエッチングすることで画素電極５３１を形成する。なお、反射型の液晶表示装置を得る場合は、画素電極として光反射率の高い金属膜、代表的にはアルミニウムまたは銀を主成分とする膜、またはそれらの積層膜等を用いればよく、透過型の液晶表示装置を得る場合は、透光性を有する導電膜、代表的には、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）、酸化珪素を含む酸化インジウムスズ合金等を用いればよい。
【０１２７】
以上の様にして、ｎチャネル型ＴＦＴ５４０とｐチャネル型ＴＦＴ５４１からなる機能回路５５４、画素ＴＦＴ５４２、５４３とを有する画素部５５５を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【０１２８】
このように、膜厚の薄いゲート絶縁膜を有するＴＦＴを機能回路のＴＦＴ（代表的には、ＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等等）に応用し、膜厚の厚いゲート絶縁膜を有するＴＦＴを画素領域のＴＦＴ又は駆動回路のＴＦＴ（代表的には、バッファ回路、シフトレジスタ回路、レベルシフタ回路、サンプリング回路等）に応用することで、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図るとことができる。なお、本実施例では、駆動回路（シフトレジスタ回路、レベルシフタ回路、サンプリング回路等）に関するＴＦＴについて表記していないが、第１実施形態乃至第４実施形態に記載のゲート絶縁膜の厚いｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを適応すればよい。
【０１２９】
なお、本実施例の機能回路及び画素領域のＴＦＴには、第１実施形態に記載されたＴＦＴを適応したが、これに限られるものではなく、第２実施形態〜第４実施の形態に記載されたＴＦＴを適応することもできる。
【実施例２】
【０１３０】
ここでは、画素領域及び機能回路領域を有するアクティブマトリクス基板を用いた発光表示装置を作製する方法について図６を用いて説明する。
【０１３１】
ＴＦＴをスイッチング素子として用いる発光表示装置は、画素電極がマトリクス状に配置された基板（アクティブマトリクス基板）と、封止用の部材とからなり、画素電極上には発光物質を含む層を介して対向電極が形成されている。基板と封止用の部材とは、接着剤等を介して封止されている。
【０１３２】
以下にアクティブマトリクス基板の作製例を示す。
【０１３３】
実施例１と同様の工程により、機能回路領域においてはｎチャネル型TFT６４０、ｐチャネル型TFT６４１を、画素領域においてはｐチャネル型TFTからなる電流制御用TFT642、ｎチャネル型TFTからなるスイッチングTFT６４３を形成する。なお、本実施例では、実施形態１で示した構造のTFTを適応する。すなわち、機能回路領域におけるｎチャネル型TFT６４０、ｐチャネル型TFT６４１は、第１のゲート電極６１１、６１２、及び第２の補助電極６１３ａ、６１３ｂ、６１４ａ、６１４ｂを有し、画素領域のｐチャネル型TFT642、ｎチャネル型TFT６４３は、第２のゲート電極６１５、６１６、及び第１の補助電極６１７ａ、６１７ｂ、６１８ａ、６１８ｂ、第２の補助電極６３５ａ、６３５ｂ、６３６ａ、６３６ｂを有する。
【０１３４】
次に、ｎチャネル型ＴＦＴ６４０、ｐチャネル型ＴＦＴ６４１、電流制御用ＴＦＴ６４２、及びスイッチングＴＦＴ６４３の第２のゲート絶縁膜、第２の補助電極、第２のゲート電極上に、膜厚１００ｎｍの窒化珪素膜からなる第１の層間絶縁膜６２０を成膜したのち、３００〜５５０℃で１〜１２時間加熱し、半導体層を水素化する。本実施例では、窒素雰囲気中で４１０℃、１時間加熱する。この工程は、第１の層間絶縁膜６２０に含まれる水素により、各ＴＦＴの半導体層のダングリングボンドを終端する工程である。
【０１３５】
その後、第１の層間絶縁膜上に有機絶縁物材料からなる第２の層間絶縁膜６２１を形成する。第２の層間絶縁膜の材料は、第１の層間絶縁膜と同様の材料を用いることができる。有機絶縁物材料としては、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。感光性有機樹脂を用いた場合、フォトリソグラフィ工程による露光処理を行い、感光性有機樹脂をエッチングすると曲率を有する第１の開口部を形成することができる。このように曲率を有する開口部を形成することは、後に形成する電極の被覆率（カバレッジ）が高くなるという効果がある。本実施例では、第２の層間絶縁膜に厚さ１．０５μｍの感光性アクリル樹脂膜を形成する。この後、第２の層間絶縁膜のパターニング及びエッチングを行い、なだらかな内壁を有する第１の開口部を形成する。
【０１３６】
なお、ポジ型の感光性樹脂は茶色に着色しているため、第２の層間絶縁膜６２１にポジ型の感光性有機樹脂を用いる場合、エッチング後に感光性有機樹脂の脱色処理を行う必要がある。
【０１３７】
次に、第１の開口部及び第２の層間絶縁膜６２１を覆うように窒化絶縁膜（代表的には、窒化珪素膜又は窒化酸化珪素膜）からなる第３の層間絶縁膜６２２を形成する。本実施例では第３の層間絶縁膜に窒化珪素膜を用いる。窒化絶縁膜からなる第３の層間絶縁膜を形成することにより、第２の層間絶縁膜から発生する脱ガスを抑制することができる。
【０１３８】
次に、フォトリソグラフィ工程による露光処理を行った後、第３の層間絶縁膜６２２、第２の層間絶縁膜６２１、第１の層間絶縁膜６２０、第２のゲート絶縁膜６３８及び第１のゲート絶縁膜６６９を順次エッチングし、第２の開口部を形成する。このときの、エッチング処理は、ドライエッチング処理でもウエットエッチング処理でもよい。本実施例では、ドライエッチングにより第２の開口部を形成する。
【０１３９】
次に、第２の開口部を形成した後、第３の層間絶縁膜上及び第２の開口部に金属膜を形成し、フォトリソグラフィー工程による露光の後、金属膜をエッチングしてソース電極及びドレイン電極６２３〜６２９、配線（図示しない）を形成する。金属膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いる。本実施例では、チタン膜／アルミニウムーシリコン合金膜／チタン膜（Ｔｉ/Ａｌ−Ｓｉ/Ｔｉ）をそれぞれ１００／３５０／１００ｎｍに積層したのち、所望の形状にパターニング及びエッチングしてソース電極ドレイン電極６２３〜６２９及び配線（図示しない）を形成する。
【０１４０】
その後、第１の電極６３１を形成した後、第４の層間絶縁膜を形成し、第３の開口部を形成する。第４の層間絶縁膜には、無機材料又は有機材料を用いることができる。無機材料の代表例としては、酸化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素等が挙げられる。有機材料の代表例としては、アクリル、ポリイミド、ポリシラザン等が挙げられる。有機材料として、ポジ型又はネガ型の感光性を有する有機材料で第４の層間絶縁膜を形成すると、曲率を有するコンタクト孔を有するため、後に形成する電極の被覆率（カバレッジ）が高くなるという効果がある。また、シロキサンポリマーを塗布し焼成して、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料で形成してもよい。本実施例では、第４の層間絶縁膜に、感光性アクリル樹脂膜を用い、パターニング及びウエットエッチングを行い、なだらかな内壁を有する第３の開口部を形成する。    
【０１４１】
第１電極６３１及び第４の層間絶縁膜６３０の上には発光物質を含む層６３２、陰極として機能する第２電極６３３及びパッシベーション膜（図示せず）を設ける。第１電極６３１、発光物質を含む層６３２、第２電極６３３が重畳する部位が実質的に発光素子となる。
【０１４２】
この発光物質を含む層６３２の構成は公知の構成を用いることができる。第１電極６３１と第２電極６３３との間に配設する発光物質を含む層には、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれ、これらの層が積層された形態又はこれらの層を形成する材料の一部又は全部が混合された形態をとることができる。具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していても良い。
【０１４３】
発光層は典型的には有機化合物を用いて形成されている。代表的には、その分子数から区分された低分子系有機化合物、オリゴマーやデンドリマー等の中分子系有機化合物、高分子系有機化合物から選ばれた一種又は複数種の層を有する。また、電子注入輸送性又は正孔注入輸送性を有する無機化合物から形成される電子注入輸送層又は正孔注入輸送層を組み合わせて形成しても良い。
【０１４４】
発光層の主体となる発光材料を以下にまとめる。低分子系有機化合物としては、トリス−８−キノリノラトアルミニウム錯体やビス（ベンゾキノリラト）ベリリウム錯体等の金属錯体をはじめとし、フェニルアントラセン誘導体、テトラアリールジアミン誘導体、ジスチリルベンゼン誘導体等が適用可能である。また、これらの材料をホストとし、クマリン誘導体、ＤＣＭ、キナクリドン、ルブレン等をドーパントとして添加することで、量子効率を上げ、高輝度化、高効率化を図ることができる。
【０１４５】
高分子系有機化合物としては、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系等があり、ポリ（パラフェニレンビニレン）(poly(p-phenylene vinylene))：（ＰＰＶ）、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン）(poly(2,5-dialkoxy-1,4-phenylene vinylene))：（ＲＯ−ＰＰＶ）、ポリ（２−（２'−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）(poly[2-(2'-ethylhexoxy)-5-methoxy-1,4-phenylene vinylene])：（ＭＥＨ−ＰＰＶ）、ポリ（２−（ジアルコキシフェニル）−１,４−フェニレンビニレン）(poly[2-(dialkoxyphenyl)-1,4-phenylene vinylene])：（ＲＯＰｈ−ＰＰＶ）、ポリパラフェニレン（poly[p-phenylene]）：（ＰＰＰ）、ポリ（２，５−ジアルコキシ−１，４−フェニレン）(poly(2,5-dialkoxy-1,4-phenylene))：（ＲＯ−ＰＰＰ）、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）(poly(2,5-dihexoxy-1,4-phenylene))、ポリチオフェン（polythiophene）：（ＰＴ）、ポリ（３−アルキルチオフェン）(poly(3-alkylthiophene))：（ＰＡＴ）、ポリ（３−ヘキシルチオフェン）(poly(3-hexylthiophene))：（ＰＨＴ）、ポリ（３−シクロヘキシルチオフェン）(poly(3-cyclohexylthiophene))：（ＰＣＨＴ）、ポリ（３−シクロヘキシル−４−メチルチオフェン）(poly(3-cyclohexyl-4-methylthiophene))：（ＰＣＨＭＴ）、ポリ（３，４−ジシクロヘキシルチオフェン）(poly(3,4-dicyclohexylthiophene))：（ＰＤＣＨＴ）、ポリ［３−（４−オクチルフェニル）−チオフェン］(poly[3-(4octylphenyl)-thiophene])：（ＰＯＰＴ）、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］(poly[3-(4-octylphenyl)-2,2-bithiophene])：（ＰＴＯＰＴ）、ポリフルオレン（polyfluorene）：（ＰＦ）、ポリ（９，９−ジアルキルフルオレン）(poly(9,9-dialkylfluorene)：（ＰＤＡＦ）、ポリ（９，９−ジオクチルフルオレン）(poly(9,9-dioctylfluorene)：（ＰＤＯＦ）等が挙げられる。
【０１４６】
電子注入輸送層又は正孔注入輸送層として用いることができる無機化合物には、ダイヤモンド状カーボン（ＤＬＣ）、ＣＮ、及びＳｉ、Ｇｅ、バナジウム、モリブデン並びにこれらの酸化物又は窒化物の他、これらにＰ、Ｂ、Ｎ等が適宜ドーピングされたものがある。また、アルカリ金属又はアルカリ土類金属の酸化物、窒化物又はフッ化物をも、用いることができる。さらには、当該金属とＺｎ、Ｓｎ、Ｖ、Ｒｕ、Ｓｍ、またはＩｎとの化合物もしくは合金であっても良い。
【０１４７】
また、これらの各層を混合した混合接合構造を形成しても良い。
【０１４８】
なお、発光素子の発光は、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがある。本発明に係る発光素子は、いずれか一方の発光を用いていても良く、又は両方の発光を用いていても良い。
【０１４９】
第２電極６３３としては、金属成分とアルカリ金属又はアルカリ土類金属、若しくはその両者を含む成分とからなる多成分の合金若しくは化合物を用いる。金属成分としては、Ａｌ、Ａｕ、Ｆｅ、Ｖ、Ｐｄ等が挙げられ、アルカリ金属又はアルカリ土類金属の具体例としては、Ｌｉ（リチウム）、Ｎａ（ナトリウム）、Ｋ（カリウム）、Ｒｂ（ルビジウム）、Ｃｓ（セシウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）等が挙げられる。その他、これら以外にもＹｂ（イッテルビウム）、Ｌｕ（ルテチウム）、Ｎｄ（ネオジウム）、Ｔｍ（ツリウム）等を適用しても良い。第２電極の組成は、上記金属成分にアルカリ金属又はアルカリ土類金属のうち仕事関数が３eV以下のものを０．０１〜１０重量％含ませた合金若しくは化合物とする。陰極として機能させる目的において、第２電極の厚さは適宜設定すれば良く、概ね０．０１〜１μmの範囲内として、電子ビーム蒸着法で形成すれば良い。
【０１５０】
パッシベーション膜（図示せず）としては、窒化シリコン膜、窒化アルミニウム膜、ダイヤモンドライクカーボン膜その他の水分や酸素に高いブロッキング性を示す絶縁膜を用いることができる。
【０１５１】
本実施例においては、発光物質を含む層で発光した光が基板６０１に放出される。一方、第１の電極として、アルミニウム−シリコン合金、窒化タンタル、タンタル、チタン、タングステン、窒素を含むチタン等で形成される反射性を有する導電膜上に、仕事関数の大きい導電膜（ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）等）を用いて形成する。一方、第２の電極には、１ｎｍ〜１０ｎｍのアルミニウム膜、もしくはＬｉを微量に含むアルミニウム膜を用いる。この場合、膜厚が薄いため、上方（基板６０１と反対側）に光が放出される。
さらには、反射性を有する導電膜及び仕事関数の大きい導電膜で形成される第１の電極に代えて、透明導電膜で第１の電極を用いた場合、上方と下方の両方に発光を放出することができる。    
【０１５２】
以上の様にして、ｎチャネル型ＴＦＴ６４０とｐチャネル型ＴＦＴ６４１からなる機能回路６５０、ｐチャネル型ＴＦＴからなる電流制御用ＴＦＴ６４２、ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ６４３を有する画素領域６５１とを同一基板上に形成するＥＬ表示装置用のアクティブマトリクス基板を得ることができる。なお、本実施例では、駆動回路のＴＦＴ（シフトレジスタ回路、デコーダー回路、メモリー回路、レベルシフタ回路、サンプリング回路等）に関するＴＦＴについて表記していないが、第１乃至第４実施形態に記載のゲート絶縁膜の厚いｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを適応すればよい。
【０１５３】
さらに、本実施例のＴＦＴには、第１実施形態に記載されたＴＦＴを適応したが、これに限られるものではなく、第２実施形態〜第４実施形態に記載されたＴＦＴを適応することもできる。
【０１５４】
このように、機能回路のＴＦＴ（代表的には、ＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等）に膜厚の薄いゲート絶縁膜を有するＴＦＴを適応し、画素領域のＴＦＴ又は駆動回路のＴＦＴ（代表的には、バッファ回路、シフトレジスタ回路、レベルシフタ回路、サンプリング回路等）に膜厚の厚いゲート絶縁膜を有するＴＦＴを応用することで、ＥＬ表示装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ることができる。
【実施例３】
【０１５５】
本実施例は、第１実施形態〜第４実施形態４、実施例１及び実施例２でのＴＦＴに適用する半導体層の、作製方法の一実施例を図７を用いて説明する。本実施例は、絶縁表面上に形成された非晶質珪素膜に連続発振レーザ光を走査して結晶化させるものである。
【０１５６】
図７（Ａ）において、ガラス基板７０１上に１００nmの酸化窒化珪素膜でなる下地膜７０２が形成されている。その上にプラズマＣＶＤ法で形成された非晶質珪素膜７０３が５４nmの厚さに形成されている。
【０１５７】
次に、図７（Ｂ）に示すように、半導体層にレーザ光を照射する。半導体層の照射に用いるレーザ光は、Ｎｄ:ＹＶＯ４レーザ発振装置から連続発振により放射される連続光であり、波長変換素子により得られる第２高調波（５３２nm）である。連続発振レーザ光は光学系により長楕円形状に集光され、基板７０１とレーザ光７０５の照射位置を相対的に移動させることにより非晶質珪素膜７０３を結晶化させ結晶性珪素膜７０４を形成する。光学系としてはＦ２０のシリンドリカルレンズが適用され、これによりΦ２．５mmのレーザ光を照射面において長軸２．５mm、短軸２０μmの長楕円形状とすることができる。
【０１５８】
勿論、レーザ発振装置としては他を適用することも可能であり、連続発振の固体レーザ発振装置としてはＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使ったレーザ発振装置を適用することができる。
【０１５９】
またさらに、固体レーザから発せられた赤外レーザ光を非線形光学素子でグリーンレーザ光に変換後、さらに別の非線形光学素子によって得られる紫外レーザ光を用いることもできる。
【０１６０】
Ｎｄ:ＹＶＯ４レーザ発振装置の第２高調波（５３２nm）を用いる場合、当該波長はガラス基板７０１及び下地膜７０２を透過するので、図７（Ｃ）で示すようにガラス基板７０１側からレーザ光７０６を照射しても良い。
【０１６１】
こうして、図７（Ｄ）に示すように、レーザ光７０５又は７０６が照射された領域から結晶化が進み、結晶性珪素膜７０４を形成することができる。レーザ光の走査は一方向のみの走査でなく、往復走査をしても良い。往復走査する場合には１回の走査毎にレーザエネルギー密度を変えて、段階的に結晶成長をさせることも可能である。また、非晶質珪素膜を結晶化させる場合にしばしば必要となる水素出しの処理を兼ねることも可能であり、最初に低エネルギー密度で走査し、水素を放出した後、エネルギー密度を上げて２回目に走査で結晶化を完遂させても良い。このような作製方法によっても同様にレーザ光の走査方向に結晶粒が延在する結晶性珪素膜を得ることができる。その後、島状に分割した半導体層を形成し、実施例１に適用することができる。
【０１６２】
尚、本実施例で示す構成は一例であり、同様な効果が得られるものであれば他のレーザ発振装置や光学系との組み合わせを適用しても良い。
【０１６３】
このように、本実施例の半導体層の作製方法を、実施例１及び実施例２に適応することで、さらに半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図るとことができる。
【実施例４】
【０１６４】
本実施例は、実施例１及び実施例２でＴＦＴに適用する半導体層の作製方法の一実施例を図８を用いて説明する。本実施例は、絶縁表面上に形成された非晶質珪素膜を予め結晶化しておき、さらに連続発振レーザ光により結晶の大粒径化を図るものである。
【０１６５】
図８（Ａ）に示すように、実施例１と同様にガラス基板８０１上に下地膜８０２、非晶質珪素膜８０３を形成する。その後、結晶化温度の低温化と結晶成長を促進させる金属元素としてＮｉを添加するため、酢酸ニッケル塩が５ppmの水溶液をスピン塗布して触媒元素含有層８０４を形成する。
【０１６６】
その後、図８（Ｂ）で示すように５８０℃、４時間の加熱処理により非晶質珪素膜を結晶化させる。結晶化はＮｉの作用により非晶質珪素膜中にシリサイドを形成しながら拡散してそれと同時に結晶成長する。こうして形成された結晶性珪素膜８０６は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため結晶性が揃っている。また、（１１０）面の配向率が高いという特徴がある。
【０１６７】
その後、図８（Ｃ）で示すように連続発振レーザ光８０８を走査して結晶性珪素膜８０６の結晶性を向上させ、図８（Ｄ）で示すような結晶性珪素膜８０７を得る。レーザ光の照射により結晶性珪素膜は溶融し再結晶化する。この再結晶化に伴って、レーザ光の走査方向に結晶粒が延在するように結晶成長が成される。この場合、予め結晶面が揃った結晶性珪素膜が形成されているので、異なる面の結晶の析出や転位の発生を防ぐことができる。その後、島状に分割した半導体層を形成し、実施例１又は実施例２に適用することができる。
【０１６８】
このように、本実施例の半導体層の作製方法を、実施例１及び実施例２に適応することで、さらに半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図るとことができる。
【実施例５】
【０１６９】
本実施例は、実施例１又は実施例２でＴＦＴに適用する半導体層の作製方法の一実施例を図９を用いて説明する。
【０１７０】
図９（Ａ）に示すように、実施例３と同様にガラス基板９１１上に下地膜９１２、非晶質珪素膜９１３を形成する。その上にマスク絶縁膜９１４として１００nmの酸化珪素膜をプラズマＣＶＤ法で形成し、開口部９１５を設ける。その後、触媒元素としてＮｉを添加するため、酢酸ニッケル塩が５ppmの水溶液９１６をスピン塗布する。Ｎｉは開口部９１５で非晶珪素膜と接する。
【０１７１】
その後、図９（Ｂ）で示すように５８０℃、４時間の加熱処理により非晶質珪素膜を結晶化させる。結晶化は触媒元素の作用により、開口部９１５から基板表面と平行な方向に成長する。こうして形成された結晶性珪素膜９１７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っている。また、特定方位の配向率が高いという特徴がある。
【０１７２】
加熱処理が終了したらマスク絶縁膜９１４をエッチング除去することにより図９（Ｃ）で示すような結晶性珪素膜９１７を得ることができる。その後、島状に分割した半導体層を形成し、実施例１又は実施例２に適用することができる。
【実施例６】
【０１７３】
実施例４又は実施例５の半導体層の作製方法において、結晶性珪素膜１００７を形成した後、膜中に１０19/cm3以上の濃度で残存する触媒元素をゲッタリングにより除去する工程を加えても良い。本実施例では、ゲッタリング工程を述べる。
【０１７４】
図１０で示すように、結晶性珪素膜１００７上に、薄い酸化珪素膜で成るバリア層１００９を形成し、その上にゲッタリングサイト１０１０としてアルゴン又はリンが１×１０20/cm3〜１×１０21/cm3添加された非晶質珪素膜をスパッタリング法で形成する。
【０１７５】
その後、ファーネスアニール炉による６００℃、１２時間の加熱処理、又はランプ光又は加熱された気体を加熱手段とするＲＴＡにより６５０〜８００℃、３０〜６０分の加熱処理により、触媒元素として添加されているＮｉをゲッタリングサイト１０１０に偏析させることができる。この処理により結晶性珪素膜１００７の触媒元素濃度は１０17/cm3以下とすることができる。
【０１７６】
同様な条件で行われるゲッタリング処理は実施例３で作製される結晶性珪素膜に対しても有効である。非晶質珪素膜にレーザ光を照射して形成される結晶性珪素膜中に含まれる微量の金属元素をこのゲッタリング処理で除去することができる。
【０１７７】
このように、本実施例のゲッタリング方法を実施例３〜実施例５の半導体層の作製方法に適応することで、さらに半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図るとことができる。
【実施例７】
【０１７８】
本実施例では、実施例１のアクティブマトリクス基板から、アクティブマトリクス型液晶モジュールを作製する工程を以下に説明する。説明には図１３を用いる。
【０１７９】
アクティブマトリクス基板１１０５の中央には、画素部１１０１が配置されている。画素部１１０１の上側には、ソース信号線を駆動するためのソース信号線駆動回路１１０２が配置されている。画素部１１０１の左側には、ゲート信号線を駆動するためのゲート信号線駆動回路１１０３が配置されている。本実施例に示した例では、ゲート信号線駆動回路１１０３は画素部の片側にのみの配置されているが、これは、画素に対して左右対称配置としても良く、液晶モジュールの基板サイズ等を考慮して、設計者が適宜選択すれば良い。ただし、回路の動作信頼性や駆動効率等を考えると、左右対称配置が望ましい。また、パネル上に機能回路１１０４が設けられ、ここからから出力された各種信号は、画素部１１０１、ソース信号線駆動回路１１０２、ゲート信号線駆動回路１１０３に供給される。従来ＦＰＣ等を用いてパネルの外部に接続されていた機能回路１１０４をアクティブマトリクス基板上に作製することにより、液晶表示装置の小型化が可能となる。
【０１８０】
さらに、ＦＰＣ１１０９を介して、外部に設けられた電源回路（図示せず）から出力された電源電圧が、パネルの画素部１１０１、ソース駆動回路１１０２、ゲート駆動回路１１０３に供給される。
【０１８１】
駆動回路、画素部の周辺には、基板外周に沿ってシール剤１１０７が塗布され、あらかじめアクティブマトリクス基板上に形成されたスペーサによって一定のギャップ（基板１１０５と対向基板１１０６との間隔）を保った状態で、対向基板１１０６が貼り付けられる。その後、シール剤１１０７が塗布されていない部分より液晶材料が注入され、封止剤１１０８によって密閉される。以上の工程により、液晶モジュールが完成する。
【０１８２】
なお、駆動回路又は機能回路の一部に数個のＩＣを用いてもよい。
【０１８３】
また、本実施例と同様に、本発明を実施して形成されたアクティブマトリクス基板を用いて様々なモジュール（アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール等）を作製することができる。
【実施例８】
【０１８４】
本発明を実施して形成されたＴＦＴは様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１８５】
その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、携帯電話、投影型表示装置等が挙げられる。それらの一例を図１１、図１２に示す。
【０１８６】
図１１(Ａ)は本発明を適用してテレビ受像器を完成させる一例であり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明により作製されるＴＦＴ基板は表示部３００３に適用され、本発明によりより薄く解像度の高いテレビ受像器を完成させることができる。
【０１８７】
図１１(Ｂ)は本発明を適用してビデオカメラを完成させた一例であり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明により作製されるＴＦＴ基板は表示部３０１２に適用され、本発明により、小型で解像度の高いビデオカメラを完成させることができる。
【０１８８】
図１１(Ｃ)は本発明を適用してノート型のパーソナルコンピュータを完成させた一例であり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明により作製されるＴＦＴ基板は表示部３０２３に適用され、本発明により小型で、低消費電であるパーソナルコンピュータを完成させることができる。
【０１８９】
図１１(Ｄ)は本発明を適用してＰＤＡ(Personal Digital Assistant)を完成させた一例であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェース３０３５等により構成されている。本発明により作製されるＴＦＴ基板は表示部３０３３に適用され、本発明により、小型で解像度が高く高性能なＰＤＡを完成させることができる。
【０１９０】
図１１(Ｅ)は本発明を適用して音響再生装置を完成させた一例であり、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明により作製されるＴＦＴ基板は表示部３０４２に適用され、本発明により、小型で解像度の高い表示部を有するオーディオ装置を完成させることができる。
【０１９１】
図１１(Ｆ)は本発明を適用してデジタルカメラを完成させた一例であり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成されている。本発明により作製されるＴＦＴ基板は表示部(Ａ)３０５２および表示部(Ｂ)３０５５に適用され、本発明により、小型で解像度の高い表示部を有するデジタルカメラを完成させることができる。
【０１９２】
図１１(Ｇ)は本発明を適用して携帯電話を完成させた一例であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明により作製されるＴＦＴ基板は表示部３０６４に適用され、本発明により、小型で解像度の高い表示部を有する携帯電話を完成させることができる。
【０１９３】
図１２（Ａ）はプロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。
【０１９４】
図１２（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
【０１９５】
なお、図１２（Ｃ）は、図１２（Ａ）及び図１２（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１９６】
また、図１２（Ｄ）は、図１２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１９７】
なお、図１２に示したプロジェクターにおいては、透過型のアクティブマトリクス型液晶モジュールを用いた場合を示しており、反射型のアクティブマトリクス型液晶モジュールでの適用例は図示していないが、反射型のアクティブマトリクス型液晶モジュールを適応することもできる。
【０１９８】
従来のプロジェクターにおいて、金属元素を用いて結晶化された結晶性シリコン層を有するＴＦＴを用いた場合、金属元素のゲッタリングが不充分なことでオフ電流を抑制できないことが原因の一つと考えられる、輝点（画素ＴＦＴのスイッチングがスムーズに行なわれず、光りつづける画素）が生じるという問題があった。この輝点により、表示ムラが生じていたが、実施例２で示したアクティブマトリクス型液晶モジュールを、本実施例で示したようなプロジェクターに適応することにより、輝点を低減することが可能となる。このことにより、高精細な表示が可能なプロジェクターを作製することができる。さらに、本発明により、結晶性シリコン膜の欠陥が低減されたＴＦＴを有するアクティブマトリクス型液晶モジュールを作製することが可能なため、高速動作が可能なプロジェクターを作製することができる。
【０１９９】
尚、ここで示す装置はごく一例であり、これらの用途に限定するものではない。
【図面の簡単な説明】
【０２００】
【図１】第１実施形態を示す図。
【図２】第２実施形態を示す図。
【図３】第３実施形態を示す図。
【図４】第４実施形態を示す図。
【図５】液晶表示装置の断面図の一例を示す図。（実施例１）
【図６】ＥＬ表示装置の断面図の一例を示す図。（実施例２）
【図７】実施例３を示す図。
【図８】実施例４を示す図。
【図９】実施例５を示す図。
【図１０】実施例６を示す図。
【図１１】電子機器の一例を示す図。
【図１２】電子機器の一例を示す図。
【図１３】液晶モジュールを表す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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