(57)【要約】　　　（修正有）【課題】ＳＲＡＭセルの待機時漏れ電流を低減する。【解決手段】ｐチャネル・トランジスタ８とｎチャネル・トランジスタ６を含むＳＲＡＭセル４と、ｐチャネル・トランジスタ１０を含む論理部分５からなる集積回路において、ＳＲＡＭｐチャネル・トランジスタ８の閾値電圧を上昇させることによって漏れ電流の低減を図るもので、具体的には、ＳＲＡＭｐチャネル・トランジスタ８のゲート酸化膜２２をＳＲＡＭｎチャネル・トランジスタ６や、論理部分５のトランジスタ１０のゲート酸化膜３０より厚く形成するか、ＳＲＡＭｐチャネル・トランジスタのｐ型ゲート電極にｎ型不純物をカウンタードープして空乏層の増大による実効的なゲート酸化膜の厚膜化を利用して達成される。【選択図】図２
2004056101.tif 000002
【特許請求の範囲】
【請求項１】
ｐチャンネル・トランジスタおよびｎチャンネル・トランジスタを含むＳＲＡＭセルを含む半導体デバイスであって、前記ｐチャンネル・トランジスタは第１の平均ゲート酸化物厚さを有し、前記ｎチャンネル・トランジスタは第２の平均ゲート酸化物厚さを有し、前記第１の平均ゲート酸化物厚さは前記第２の平均ゲート酸化物厚さより厚いことを特徴とする半導体デバイス。
【請求項２】
前記ｐチャンネル・トランジスタは少なくとも１つのプルアップ・トランジスタを含む請求項１に記載の半導体デバイス。
【請求項３】
前記第１の平均ゲート酸化物厚さは前記第２の平均ゲート酸化物厚さの約２倍である請求項１に記載の半導体デバイス。
【請求項４】
前記ｎチャンネル・トランジスタは、半導体材料で形成されてｎ型不純物を第１の濃度レベルで有するｎチャンネル・ゲートを各々含み、前記ｐチャンネル・トランジスタは、前記半導体材料で形成されてｐ型不純物としてホウ素を第２の濃度レベルで、および、前記ｎ型不純物を前記第１の濃度レベルで有するｐチャンネル・ゲートを各々含み、前記ｎ型不純物はリンおよびヒ素の１つを含み、前記第１の濃度レベルは１０１９〜１０２０原子／ｃｍ３の範囲内にあり、前記第２の濃度レベルは１０２２〜１０２３原子／ｃｍ３の範囲内にある請求項１に記載の半導体デバイス。
【請求項５】
前記ｐチャンネル・トランジスタはｐチャンネル・ゲートを各々含み、前記ｎチャンネル・トランジスタはｎチャンネル・ゲートを各々含み、前記ｎチャンネル・ゲートおよびｐチャンネル・ゲートの各々は、実質的にｎ型不純物のみを含む請求項１に記載の半導体デバイス。
【請求項６】
前記半導体デバイスは、第３の平均ゲート酸化物厚さを各々有する論理ｎチャンネル・トランジスタおよび論理ｐチャンネル・トランジスタを含む論理部分をさらに含む集積回路であり、前記第１の平均ゲート酸化物厚さは前記第３の平均ゲート酸化物厚さより厚い請求項１に記載の半導体デバイス。
【請求項７】
前記第３の平均ゲート酸化物厚さは前記第２の平均ゲート酸化物厚さに実質的に等しい請求項６に記載の半導体デバイス。
【請求項８】
前記第１の平均ゲート酸化物厚さは前記第３の平均ゲート酸化物厚さの約２倍である請求項６に記載の半導体デバイス。
【請求項９】
前記集積回路は、前記第１の平均ゲート酸化物厚さに実質的に等しい第４の平均ゲート酸化物厚さを有する入力／出力（Ｉ／Ｏ）トランジスタを含むＩ／Ｏ部分をさらに含む請求項６に記載の半導体デバイス。
【請求項１０】
前記半導体デバイスは、論理ｐチャンネル・トランジスタを含む論理部分をさらに含む集積回路であり、前記論理ｐチャンネル・トランジスタは、前記ＳＲＡＭセル内に含まれる前記ｐチャンネル・トランジスタの平均ＳＲＡＭ閾値電圧より低い平均論理閾値電圧を有する請求項１に記載の半導体デバイス。
【請求項１１】
ｐチャンネル・トランジスタおよびｎチャンネル・トランジスタを含むＳＲＡＭセルを含む半導体デバイスであって、前記ｎチャンネル・トランジスタは、半導体材料で形成されてｎ型不純物を第１の濃度レベルで有するｎチャンネル・ゲートを各々含み、前記ｐチャンネル・トランジスタは、前記半導体材料で形成されてｐ型不純物を第２の濃度レベルで、および、前記ｎ型不純物を前記第１の濃度レベルで有するｐチャンネル・ゲートを各々含むことを特徴とする半導体デバイス。
【請求項１２】
前記ｎ型不純物はリンおよびヒ素の１つを含み、前記第１の濃度レベルは１０１９〜１０２０原子／ｃｍ３の範囲内にあり、前記ｐ型不純物はホウ素を含み、前記第２の不純物濃度レベルは１０２２〜１０２３原子／ｃｍ３の範囲内にある請求項１１に記載の半導体デバイス。
【請求項１３】
前記半導体デバイスは、各々が、前記半導体材料で形成されるゲートを有して不純物として前記第２の濃度レベルで前記ｐ型不純物のみを実質的に含む論理ｐチャンネル・トランジスタを含む論理部分をさらに含む集積回路である請求項１１に記載の半導体デバイス。
【請求項１４】
ＳＲＡＭセルおよび論理部分の各々がｐチャンネル・トランジスタを含む前記ＳＲＡＭセルおよび前記論理部分を含む集積回路であって、前記ＳＲＡＭセルの前記ｐチャンネル・トランジスタが前記論理部分の前記ｐチャンネル・トランジスタより高い平均閾値電圧を有することを特徴とする集積回路。
【請求項１５】
前記ＳＲＡＭセルの前記ｐチャンネル・トランジスタの少なくとも１つはプルアップ・トランジスタを含む請求項１４に記載の集積回路。
【請求項１６】
前記ＳＲＡＭセルの前記ｐチャンネル・トランジスタは０．５乃至１．０ボルトの範囲内の平均閾値電圧を有し、前記論理部分の前記ｐチャンネル・トランジスタは０．３乃至０．５ボルトの範囲内の平均閾値電圧を有する請求項１４に記載の集積回路。
【請求項１７】
前記ＳＲＡＭセルの前記ｐチャンネル・トランジスタは前記論理部分の前記ｐチャンネル・トランジスタの平均ゲート酸化物厚さより厚い平均ゲート酸化物厚さを有し、前記論理部分の前記ｐチャンネル・トランジスタの前記平均ゲート酸化物厚さは１３乃至３２Åの範囲内であることをさらに特徴とする請求項１６に記載の集積回路。
【請求項１８】
前記論理部分の前記ｐチャンネル・トランジスタは、半導体材料で構成されて不純物核種として実質的にホウ素のみを含み、１０２２〜１０２３原子／ｃｍ３の範囲内にあるホウ素濃度を含むトランジスタ・ゲートを含み、前記ＳＲＡＭセルの前記ｐチャンネル・トランジスタは、前記半導体材料で構成されて不純物核種としてホウ素を前記ホウ素濃度で、および、さらなる不純物核種としてリンおよびヒ素の１つを１０１９〜１０２０原子／ｃｍ３の範囲内にあるさらなる不純物核種濃度で含むトランジスタ・ゲートを含む請求項１４に記載の集積回路。
【請求項１９】
低減された漏れ電流特性を有するＳＲＡＭセルを形成するための方法であって、
ＳＲＡＭセルおよび論理部分を含む半導体デバイスを提供する工程であって、前記ＳＲＡＭセルはＳＲＡＭｐチャンネル・トランジスタおよびＳＲＡＭｎチャンネル・トランジスタを含み、前記論理部は論理ｐチャンネル・トランジスタを含む工程と、
前記ＳＲＡＭｐチャンネル・トランジスタが前記論理ｐチャンネル・トランジスタの平均閾値電圧より高い平均閾値電圧を有するように処理操作を行う工程を含む方法。
【請求項２０】
前記処理操作を行う工程は、前記ＳＲＡＭｐチャンネル・トランジスタ内に比較的厚いゲート酸化物を形成する工程、および、前記ＳＲＡＭｎチャンネル・トランジスタおよび前記論理ｐチャンネル・トランジスタ内に比較的薄いゲート酸化物を形成する工程を含む請求項１９に記載の方法。
【請求項２１】
前記半導体デバイスは基板上に形成され、前記処理操作を行う工程は前記基板上に元になる酸化物膜を形成する工程、前記比較的厚いゲート酸化物が所望される領域をマスクする工程、前記元になる酸化物膜を他の領域から除去する工程、続いて、前記マスクされた領域および前記他の領域にさらなる酸化物膜を成長させる工程を含み、それらによって、前記比較的厚いゲート酸化物および前記比較的薄いゲート酸化物を実質的に同時に形成する請求項２０に記載の方法。
【請求項２２】
前記半導体デバイスは入力／出力（Ｉ／Ｏ）部を含み、前記半導体デバイスを提供する工程は前記半導体デバイスを形成する工程、および、前記Ｉ／Ｏ部の少なくともいくつかのトランジスタ内に前記比較的厚いゲート酸化物を形成する工程を含む請求項２０に記載の方法。
【請求項２３】
前記処理操作を行う工程は、前記ＳＲＡＭｐチャンネル・トランジスタのゲートおよび前記論理ｐチャンネル・トランジスタのゲートにｐ型ドーパント不純物を導入する工程と、前記ＳＲＡＭｎチャンネル・トランジスタのゲートおよび前記ＳＲＡＭｐチャンネル・トランジスタの前記ゲートにｎ型ドーパント不純物を導入する工程を含む請求項１９に記載の方法。
【請求項２４】
前記前記ｐ型ドーパント不純物を導入する工程は前記ｐ型ドーパント不純物を１０２２〜１０２３原子／ｃｍ３の範囲内にある濃度で導入する工程を含み、前記ｎ型ドーパント不純物を導入する工程は前記ｎ型ドーパント不純物を１０１９〜１０２０原子／ｃｍ３の範囲内にある濃度で導入する工程を含む請求項２３に記載の方法。
【請求項２５】
前記処理操作を行う工程は前記論理ｐチャンネル・トランジスタのゲートにｐ型ドーパント不純物を導入する工程、および、前記ＳＲＡＭｎチャンネル・トランジスタおよび前記ＳＲＡＭｐチャンネル・トランジスタの各々のゲートにｎ型ドーパント不純物を導入する工程を含む請求項１９に記載の方法。
【請求項２６】
前記半導体デバイスを提供する工程は前記半導体デバイスを形成する工程を含み、前記処理操作を行う工程は前記半導体デバイスを形成する工程内に含まれる処理操作を利用する工程を含む請求項１９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は最も一般に半導体デバイスおよびその形成方法に関する。本発明はさらに詳細には待機時漏れ電流を低減したＳＲＡＭ（不揮発性ランダム・アクセス・メモリ）セルおよびその形成方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭは最も高速な半導体メモリである。ＳＲＡＭなどのメモリ・デバイスはデジタル情報（またはデータ）をビットまたは２進法の数字（１または０）として記憶する。近代的なデジタル・システムは、電子的な速度で大量のデジタル・データを記憶および検索するためにメモリ・デバイスを使用している。したがって、メモリ・デバイスは大規模な集積方式による論理または他の半導体デバイスに有利に含まれる。そのため、ＳＲＡＭセルが半導体デバイス内に含まれる時は、ＳＲＡＭセルが適切かつ効率的に機能することが重要となる。ＳＲＡＭは、ＳＲＡＭの記憶ノードに電荷を保持することによって機能する面がある。したがって、電荷を保存する能力はＳＲＡＭの性能にとって重要である。ＳＲＡＭセルの待機時漏れ電流は電荷を保存するＳＲＡＭの能力を損ない、ＳＲＡＭの性能に悪影響を及ぼす。許容できない程の大きな待機時漏れ電流がＳＲＡＭセル内で見られる時、そのセルは機能不能となることがあり、そのＳＲＡＭセルが集積回路などの半導体デバイスに含まれている時は、集積回路全体の機能性が破壊されることがある。また、大きな待機時漏れ電流は予期せぬ電圧降下をもたらし、デバイスの信頼性を低下させ、移動体コンポーネントにおける電池の寿命を短縮する。
【０００３】
【発明が解決しようとする課題】
したがって、待機時漏れ電流を抑えること、さらに詳細には、性能に悪影響を及ぼすことなく待機時漏れ電流を抑えることが望まれる。
【０００４】
【課題を解決するための手段】
これら、および、他の目的を達成するため、さらに、本発明の意図を考慮し、本発明はＳＲＡＭセルの待機時漏れ電流を低減するための従来の試みの短所に対処し、半導体デバイスのＳＲＡＭセルを提供し、このＳＲＡＭセルはｐチャンネル・トランジスタおよびｎチャンネル・トランジスタを含む。デバイスは、ＳＲＡＭセルのｎチャンネル・トランジスタのゲート酸化物の平均厚さより厚いゲート酸化物の平均厚さを有するＳＲＡＭセルのｐチャンネル・トランジスタを特徴とする。
【０００５】
他の例示的実施形態によれば、本発明は、ｐチャンネル・トランジスタおよびｎチャンネル・トランジスタを含むＳＲＡＭセルを含む半導体デバイスを提供する。デバイスは、各々が半導体材料で形成されるｎチャンネル・ゲートを含み、かつ、中に第１の濃度レベルのｎ型不純物を有するｎチャンネル・トランジスタを特徴とする。ｐチャンネル・トランジスタは、半導体材料で形成され、かつ、その中に第２の濃度レベルのｐ型不純物および第１の濃度レベルのｎ型不純物の双方を有するｐチャンネル・ゲートを各々含む。
【０００６】
他の例示的実施形態によれば、本発明はＳＲＡＭセルと論理部分との双方を含む集積回路を提供する。ＳＲＡＭセルおよび論理部分の各々はｐチャンネル・トランジスタを含む。集積回路は、集積回路の論理部分の同様のｐチャンネル・トランジスタより高い閾値電圧を有するＳＲＡＭセルのｐチャンネル・トランジスタを特徴とする。
【０００７】
さらに他の例示的実施形態によれば、本発明は漏れ特性が低減されたＳＲＡＭセルを形成するための方法を提供する。方法はＳＲＡＭセルおよび論理部分を含む半導体デバイスを提供することを含み、ＳＲＡＭセルはＳＲＡＭｐチャンネル・トランジスタおよびＳＲＡＭｎチャンネル・トランジスタを含み、論理部分はｐチャンネル・トランジスタを含む。方法は、ＳＲＡＭｐチャンネル・トランジスタが論理ｐチャンネル・トランジスタの平均閾値電圧より高い平均閾値電圧を有するように処理操作を行うために必要な手段を取る。
【０００８】
本発明は、添付の図面を参照して以下の詳細な説明を読むと最もよく理解される。一般の慣例によれば、図面の様々な要素の縮尺が合っていないことは重要である。逆に、様々な要素の寸法、および、それらの要素の関連する寸法と位置は、明確さのために任意に拡大または縮小されている。図面には後に説明する図面が含まれる。
【０００９】
【発明の実施の形態】
ＳＲＡＭセルは、同じく論理部分および入力／出力（Ｉ／Ｏ）部分を含む集積回路および他の半導体デバイスに有利に含まれる。ＳＲＡＭセルの性能は主にｎチャンネル・デバイスによって決定される。ｐチャンネル・デバイスは典型的に性能には大きく影響しないが、代わりに、主にプルダウン・トランジスタのゲートである記憶ノードにおいて電荷を保持するために加えられている。したがって、ｐチャンネル・デバイスは高性能デバイスである必要はない。本発明はｐチャンネル・トランジスタの閾値電圧Ｖｔを上昇させること、および、したがって、セルの性能に悪影響を及ぼすことなくＳＲＡＭの待機時漏れ電流を低減することを目的とする。本発明は、ＳＲＡＭセルを含む集積回路または他の半導体デバイスを形成するために既に使用されている処理操作を使用することによって、ＳＲＡＭセルのｐチャンネル・トランジスタのＶｔを上昇させるために必要な手段を取る。
【００１０】
当技術分野においては、ＳＲＡＭセルおよび論理部分を含む半導体デバイスを形成するための方法を提供する様々な技術が利用可能である。本発明の原理は、ＳＲＡＭセルおよび論理部分を含む半導体デバイスを形成する様々な方法に対して、半導体デバイスを形成するために使用される処理操作が、論理ｐチャンネル・トランジスタの平均閾値電圧より高い平均閾値電圧を有するＳＲＡＭｐチャンネル・トランジスタを形成するために使用できるということである。
【００１１】
図１は、従来のＳＲＡＭセルの模式的な回路図である。ＳＲＡＭにおいては、１つのプルアップ（ＰＵ）デバイス、１つのプルダウン（ＰＤ）デバイス、および、１つのアクセス（ＡＣ）デバイスのオフ電流がセルの漏れ電流を決定する。ＰＵデバイスは、接合漏れ電流またはデバイスのオフ状態におけるデバイス自体を介した漏れ電流に主による記憶ノードにおける電荷損失を供給するために、ＳＲＡＭセル内に設けられるｐチャンネル・トランジスタである。記憶ノードは、プルダウンＰＤデバイスのゲートである。プルダウンＰＤおよびアクセスＡＣデバイスは典型的にｎチャンネル・トランジスタである。ＡＣデバイスは書き込みライン（ＷＬ）に結合される。ｐチャンネルＰＵトランジスタは主に記憶ノードにおける電荷損失を供給するために設けられるため、ＰＵトランジスタは高性能デバイスである必要はない。したがって、ｐチャンネルＰＵデバイスの閾値電圧を上昇させることによって、漏れ電流Ｉｏｆｆはセルの性能に影響を及ぼすことなく低減される。Ｖｔの上昇は、同じ技術を使用してＳＲＡＭセル内に形成される従来のｐチャンネル・トランジスタに比較した上昇、または、同じ半導体デバイスの論理部分に、同じ技術を使用して形成されるｐチャンネル・トランジスタに比較した上昇を意味してもよい。よく設計されたＳＲＡＭトランジスタにおいて、Ｉｏｆｆの大きさの１桁の減少はＶｔの約８０ミリボルトの上昇に対して達成される。ＳＲＡＭ内のプルアップＰＵデバイスの閾値電圧を上昇させる従来の試みは、ＰＵデバイスを隔離するための追加の注入工程および追加のマスキング工程を使用するＰＵトランジスタの基板への注入に焦点を合わせている。本発明はｐチャンネルＳＲＡＭトランジスタのＶｔを上昇させるためにのみ専用とされる追加のマスキングおよび注入処理操作を使用せずに、ｐチャンネルＰＵトランジスタの閾値電圧を上昇させるために必要な手段を取る。むしろ、本発明はＳＲＡＭセルを含む集積回路または他の半導体デバイスを形成するために既に使用されている既存の処理操作を利用する。本発明はＳＲＡＭセルを含む半導体デバイスを形成するために使用される様々な技術における適用を見出す。
【００１２】
１つの例示的実施形態によれば、ＳＲＡＭセルは、同じく論理部分および入力出力（Ｉ／Ｏ）部を含む半導体デバイスに含まれ、ＳＲＡＭセルのｐチャンネル・トランジスタは、ＳＲＡＭセルのｎチャンネル・トランジスタより厚いゲート酸化物および半導体デバイスの論理部分のｐチャンネル・トランジスタより厚いゲート酸化物を含むように形成される。Ｉ／Ｏトランジスタのためのゲート酸化物などの半導体デバイスの他の部分におけるより厚い酸化物を形成するために既に所定の位置にあり、使用されている処理操作は、ＳＲＡＭｐチャンネル・トランジスタのためのさらに厚いゲート酸化物を形成するために使用することができる。
【００１３】
他の例示的実施形態によれば、本発明は、ｎチャンネル・トランジスタのｎゲートにドープするために使用されてもいるドーパント不純物を使用して、ＳＲＡＭのｐチャンネル・トランジスタのｐゲートにカウンタードープすることによって形成される有効にさらに厚いゲート酸化物を介して、ＳＲＡＭセル内のｐチャンネル・デバイスの閾値電圧を上昇させるために必要な手段を取る。ｎチャンネル・トランジスタおよびｐチャンネル・トランジスタの双方のゲートは、一般にポリシリコンなどの同じ半導体材料で形成される。有効にさらに厚い酸化物の厚さは、（ポリシリコンが選択されたゲート材料である時に）ゲート・ポリシリコンの空乏の増大の結果である。したがって、この例示的実施形態によれば、デバイスを形成するために必要な既存の処理操作、すなわち、ｎチャンネル・トランジスタのゲートにドープするために使用されるマスキングおよび注入処理操作が、ＳＲＡＭｐチャンネル・デバイスのゲートにカウンタードープするために使用され、ＳＲＡＭｐチャンネル・デバイスのＶｔを上昇させるために専用とされる追加の処理操作は必要とされない。電源電圧Ｖｄｄ（図１を参照）が、例えば、２．５ボルトを超えて十分高くなっている他の例示的実施形態によれば、ＳＲＡＭセル内のｐチャンネル・トランジスタのゲートは、ｐゲートのドーピングを省略し、ｎチャンネル・トランジスタのｎゲートに導入されもするｎ型ドーパント不純物を使用して注入することができる。やはり、この長所は追加の処理操作なしで達成できる。
【００１４】
増加したゲート酸化物の厚さ
同じ技術を使用して形成され、同じ構造的寸法および物理的特性を含むトランジスタについて、ゲート酸化物の厚さが増加するにつれ、対応する閾値電圧もそれに従って上昇し、問題のトランジスタがＳＲＡＭセル内のｐチャンネル・トランジスタである時は待機時漏れ電流Ｉｏｆｆが減少することは、当技術分野においてよく知られている。ほとんどのサブミクロン技術は、中核となる論理デバイスおよびＩ／Ｏデバイスのためにデュアル・ゲート酸化物を使用している。例え、中核となる論理デバイスのｐおよびｎチャンネル・トランジスタが異なったドーパント不純物核種を含む基板領域内に異なった不純物濃度を恐らく使用して形成されているとしても、典型的に、それらは同じゲート酸化物厚さを含む。個々のｎチャンネルおよびｐチャンネル・デバイスが形成されるドーパント不純物領域は、一般にタブ注入領域と呼ばれる。１つの例示的実施形態によれば、論理デバイスのｎチャンネルおよびｐチャンネル・トランジスタの各々は、（「１．５ボルト技術」などの様々な用語のいずれかを使用して指定することができる）特定の技術に従って形成することができ、各々は目標とされる同じゲート酸化物厚さを含むことができる。ＳＲＡＭセルが半導体論理デバイスにも含まれる時、ＳＲＡＭセル内に形成されるｎチャンネルおよびｐチャンネル・トランジスタの各々は、従来、互いに同じゲート酸化物厚さ、および、同様に、論理部分に形成されるｎおよびｐチャンネル・デバイスと同じゲート酸化物厚さを有する。しかし、同じ従来の半導体デバイスのＩ／Ｏ部分に形成されるトランジスタは、異なった技術を使用して、より厚いゲート酸化物厚さを含むために一般に形成される。例えば、ＳＲＡＭおよび論理部分に形成された例示的なトランジスタは２４Åのゲート酸化物厚さを含み、Ｉ／Ｏトランジスタは従来のデバイス内に望ましくは５０Åのゲート酸化物厚さを含むように形成することができる。そのようなゲート酸化物の厚さは例示的であることのみを意図されており、他の例示的実施形態によれば、上記に検討した厚さの各々は異なってもよく、相対的なゲート酸化物厚さも同様に異なってよい。さらに、各々の場合において、特定のタイプのトランジスタ（例えば、ＳＲＡＭｎチャンネル・トランジスタ）に対してゲート酸化物厚さが与えられる時、そのようなゲート酸化物厚さは、デバイス内に形成される複数のそのようなトランジスタの平均ゲート酸化物厚さであると理解されることが理解されるべきである。さらに、酸化物厚さの値は物理的な寸法で与えられる一方、当業者は、有効な電気的ゲート酸化物厚さが物理的なゲート酸化物厚さとは異なってよいことを認識する。
【００１５】
本発明は、Ｉ／Ｏ部分などの半導体デバイスの他の領域に形成されるトランジスタに対してさらに厚いゲート酸化物を形成するために既に使用されている処理操作を使用することによって、ＳＲＡＭセルのｐチャンネル・デバイスにさらに厚いゲート酸化物を選択的に供給することによって、そのような従来のデバイスを改変するために必要な手段を取る。ほとんどのサブミクロン技術は、中核となる論理デバイスおよびＩ／Ｏデバイスのためにデュアル・ゲート酸化物を使用し、したがって、異なった領域に異なったゲート酸化物厚さを作成する操作を含む。この例示的実施形態によれば、ＳＲＡＭセル内のｐチャンネル・デバイスのゲート酸化物厚さは、Ｉ／Ｏ部分内のトランジスタと本質的に同じ厚さに形成される。１つの例示的実施形態において、２４Åのゲート酸化物がＳＲＡＭｎチャンネル・トランジスタおよび論理ｐおよびｎチャンネル・トランジスタに対して形成され、５０Åのゲート酸化物が同じチップのＩ／Ｏ部分のトランジスタおよびＳＲＡＭｐチャンネル・トランジスタに形成される。本発明のこの実施形態によれば、ＳＲＡＭセル内のｐチャンネル・デバイスのゲート酸化物厚さは、さもなくば従来の技術に従って形成されるゲート酸化物厚さに比較して増加され、ＳＲＡＭセルのｎチャンネル・トランジスタのゲート酸化物厚さおよび論理部分のｐチャンネル・トランジスタのゲート酸化物厚さより厚い。このように、ＳＲＡＭを含む半導体デバイスの形成において既に使用されている既存の処理操作、すなわち、Ｉ／Ｏ部分内にさらに厚いゲート酸化物を形成するために使用されるマスキング、エッチング、再酸化のシーケンスは、ＳＲＡＭ内のｐチャンネル・トランジスタのＶｔを上昇させるために使用され、閾値電圧を上昇させるために専用とされる追加の処理操作一式は必要とされない。
【００１６】
例示的な実施形態によれば、同じ半導体デバイスにおける異なったゲート酸化物厚さの形成は、半導体デバイスが形成されている基板全体を実質的に覆う酸化物膜を最初に形成することによって達成することができる。典型的に、集積回路などの実質的に同一の複数の半導体デバイスは基板上に同時に形成される。酸化物膜を形成するためには、熱酸化または他の様々な適した誘電体堆積処理を使用することができる。例示的実施形態において、基板はシリコン・ウェハであってよく、熱酸化処理は熱ＳｉＯ２膜を形成するために使用することができる。例示的実施形態において、元になる酸化物の厚さは４５Åであってよいが、様々な例示的実施形態によれば１０〜２００Åの範囲にあってもよい。次に、さらに厚いゲート酸化物を形成することが所望される部分をマスクするためにマスキング操作が使用される。フォトレジストなどの従来のマスキング材料および従来のリソグラフィ技術は、指定された領域上に耐エッチング性マスキング材料を形成することによってその領域をマスクするために使用することができる。従来の技術によれば、入力／出力領域に形成されるデバイスのみがマスクされ、それによって、さらに厚いゲート酸化物を含むように指定され、ＳＲＡＭおよび論理領域内のトランジスタはより薄いゲート酸化物を含むように形成されるためマスクされない。しかし、本発明は、ＳＲＡＭｐチャンネル・トランジスタ領域も以下に検討するような比較的厚いゲート酸化物を含むように形成されるように、それらの領域をマスクするために必要な手段を取る。
【００１７】
形成されるさらに厚いゲート酸化物を有するように指定された領域がマスクされた後、マスクされていない領域から元々形成されていた酸化物膜の厚さ全体を実質的に剥ぎ取るために、従来のエッチング操作を使用することができる一方、マスクされた部分は影響を受けない。フォトレジストなどのマスキング材料が従来の、かつ、適した手段を使用して除去された後、熱酸化処理が行われる。１つの例示的実施形態によれば、熱酸化処理はマスクされていない剥ぎ取られた領域に約２４Åの酸化物を成長させるために行われる一方、同時に、以前にマスクされていた領域の元になる酸化物膜の酸化物厚さを４５から５０Åに増加させる。４５Åの元になるゲート酸化物厚さ、２４Åの比較的薄いゲート酸化物厚さ、および、５０Åの比較的厚いゲート酸化物厚さは例示的であることのみを意図されており、他の例示的実施形態では酸化物の他の厚さを使用することができる。当業者は、酸化物の成長が時間に対して線形的には起こらず、熱酸化の成長時間および条件を変えることによって様々な厚さの酸化物膜を形成できることを認識する。このようにして、比較的薄いゲート酸化物と比較的厚いゲート酸化物との間の異なった相対的厚さを達成することができる。１つの例示的実施形態によれば、比較的薄いゲート酸化物は１３〜３２Åの範囲であってよく、比較的厚いゲート酸化物は４５〜８０Åの範囲であってよいが、他の厚さの範囲および相対的厚さも使用することができる。１つの例示的実施形態によれば、比較的厚いゲート酸化物は比較的薄いゲート酸化物の２倍の厚さであってもよい。
【００１８】
本発明は、Ｉ／Ｏデバイスと他のデバイスとの間でゲート酸化物厚さを区別するために従来使用されている酸化物膜の形成／マスキング／エッチング／熱成長処理のシーケンスを利用し、ＰＵトランジスタなどのｐチャンネル・トランジスタが形成されているＳＲＡＭ内の領域をマスクすることによってこの区別された酸化物厚さの概念をＳＲＡＭに適用する。追加される処理操作はない。マスキング処理において使用されるフォトマスクは、単に、ＳＲＡＭｐチャンネル・トランジスタのゲートが形成されることになる領域内のマスクされた領域を作成するために製造される。このようにして、ＳＲＡＭ内に形成されるｐチャンネル・トランジスタは、ＳＲＡＭ内に形成されるｎチャンネル・トランジスタおよび論理領域内に形成されるｐチャンネル・トランジスタより厚いゲート酸化物厚さを含むように形成される。ＳＲＡＭｐチャンネル・デバイスは上述した厚さを持つ比較的厚いゲート酸化物を含んでもよく、ＳＲＡＭｎチャンネル・デバイスおよび論理ｐチャンネル・デバイスは上述した厚さを有する比較的薄いゲート酸化物を含んでよい。Ｉ／Ｏ部分のデバイスは、比較的厚いゲート酸化物厚さを有利に含む。
【００１９】
本発明のこの態様の原理は、ＳＲＡＭセルおよび論理部分を含む半導体デバイスを形成する様々な方法に対して、半導体デバイスを形成するために使用される処理操作が、論理ｐチャンネル・トランジスタおよびＳＲＡＭｎチャンネル・トランジスタの平均的ゲート酸化物厚さより厚い平均的ゲート酸化物厚さを有するＳＲＡＭｐチャンネル・トランジスタを形成するために使用できるということである。
【００２０】
比較的厚いゲート酸化物の結果として、ＳＲＡＭ内のｐチャンネル・トランジスタは、論理領域に形成される同様のｐチャンネル・トランジスタより高く、かつ、もし同じデバイスが比較的薄いゲート酸化物を含むように形成されたなら有するであろうＶｔより高いＶｔを含んでもよい。１つの例示的実施形態において、論理領域に形成されるｐチャンネル・デバイスの平均Ｖｔは０．４ボルトであってもよい一方、ＳＲＡＭ内に形成されるｐチャンネル・デバイスは０．６５ボルトの平均Ｖｔを含んでもよい。他の例示的実施形態において、ＳＲＡＭ内に形成されるｐチャンネル・デバイスの上昇された閾値電圧は、０．５〜１．０ボルトの範囲にすることができる一方、論理領域に形成されるｐチャンネル・トランジスタを含む比較的薄いゲート酸化物を備えて形成される同じデバイスの閾値電圧は、０．３〜０．５ボルトとすることができる。
【００２１】
図２は半導体デバイスのＳＲＡＭセル４内に形成されるＳＲＡＭｎチャンネル・トランジスタ６およびＳＲＡＭｐチャンネル・トランジスタ８を示す断面図である。半導体デバイスは集積回路であってもよい。同様に、同じ半導体デバイスの論理部分５内に形成される論理ｐチャンネル・トランジスタ１０を示す。各トランジスタは基板２上に形成されるが、ｐチャンネルおよびｎチャンネル・デバイスは、異なった不純物核種および可能性のある異なった不純物濃度を含む（図示しない）異なった基盤領域内に形成される。ＳＲＡＭｐチャンネル・トランジスタ８のゲート酸化物２２が、ＳＲＡＭｎチャンネル・トランジスタ６のゲート酸化物１４の厚さ１６より厚く、同様に、論理ｐチャンネル・トランジスタ１０のゲート酸化物３０の厚さ３２より厚いゲート酸化物厚さ２４を含むことが分かる。ゲート酸化物２２は上述した厚さを含む比較的厚いゲート酸化物であると考えてもよい一方、ゲート酸化物１４および３０は、実質的に同じであり、上述されている厚さ１６および３２を備えた比較的薄いゲート酸化物であると考えてもよい。図示しないが、同じ半導体デバイスのＩ／Ｏ部分に形成されるトランジスタは比較的厚いゲート酸化物２２を一般に含むが、上述の原理は、異なった酸化物厚さを作成するためにＩ／Ｏ部分内にも適用することができる。
【００２２】
ｎ型不純物を使用するｐチャンネル・ゲートへのドーピング
半導体デバイス内に形成されるトランジスタは、伝導性または半伝導性の材料で形成されるゲートを典型的に含む。ポリシリコンまたは多結晶シリコンは、そのような一般に使用されるゲート材料である。ポリシリコンは、所望により、ｎ型の材料とするためにｎ型の不純物核種を使用してドープすることができ、または、ｐ型の材料にするためにｐ型のドーパント不純物核種を使用してドープすることができるという利点を提供する。さらに、ポリシリコン材料の伝導性および抵抗は、加えられる不純物核種の型および濃度によって変えることができる。ポリシリコンにドープする、すなわち、その内部に不純物核種を導入するためには様々な技術を使用することができる。単純さと明確さのために、以下の検討はゲート材料であるポリシリコンに基づくが、他の例示的実施形態においては他の材料が使用できることが理解されるべきである。同様に、ゲートは、続き形成される薄膜の下にあるポリシリコン薄膜で形成される複合材料ゲート構造であってもよい。本発明の一態様はポリシリコン・ゲートへの不純物核種のドーピングまたは導入であり、この例示的実施形態に従ってゲートのポリシリコン部分が形成された後、複合材料ゲート構造を形成するためにポリシリコン・ゲート部分を覆って追加の任意のゲート層を続いて追加することができる。ｎチャンネル・トランジスタはｎゲート、すなわち、ｎ型不純物核種がドープされたポリシリコン・ゲート材料を一般に含む。同様に、ｐチャンネル・トランジスタはｐゲート、すなわち、ｐ型不純物核種がドープされたポリシリコン・ゲート材料を一般に含む。先端技術において、ｎゲートには実質的にｎ型ドーパント不純物のみがドープされ、ｐゲートには実質的にｐ型ドーパント不純物のみがドープされる。したがって、単純さのために、ｎチャンネル・トランジスタのゲートはｎゲートと呼ばれ、ｐチャンネル・トランジスタのゲートはｐゲートと呼ばれるが、それらは、以下に説明するように「カウンタードープ」されてもよい。
【００２３】
拡散およびイオン注入などの従来の技術は、ポリシリコン材料にドーパント不純物核種を導入するために使用することができる。ホウ素はｐ型ドーパント不純物として一般に使用され、リンおよび／またはヒ素はｎ型ドーパント不純物として使用できるが、他のドーパント不純物核種も他の例示的実施形態において使用することができる。
【００２４】
従来のデバイスにおいて、ｎ型ドーパント不純物は、マスクされた部分にｎ型ドーパント不純物が進入することを阻止されるように、ｎ型ドーパント不純物を導入するために使用される処理操作または操作の間にｐゲートをマスクすることによってｎゲートに指定されたゲートに導入される。同様に、従来のデバイスにおいて、ｐ型ドーパント不純物は、ｐ型ドーパント不純物を導入するために使用される処理操作または操作の間にｎゲートをマスクすることによって、ｐゲートに指定されたゲートに導入される。イオン注入または他の適した技術は、ドーパント不純物を露出した、または、マスクされていない領域に導入するために使用することができ、従来のマスキングの技術および材料を使用することができる。マスキング材料は、フォトレジスト、誘電体、および、所望のゲートにドーパント不純物を導入するために使用される処理の間にドーパント不純物がマスクされたポリシリコン・ゲートに進入するのを防止することが可能な他の材料などの感光性材料を含む。
【００２５】
論理部分に形成されるｐチャンネル・トランジスタは、望ましくは高性能デバイスである。したがって、そのようなデバイスは可能な限り低い閾値電圧を有するように形成される。これは、それらのデバイスのゲート材料が、ｐ＋領域として知られている高濃度のｐ型ドーパント不純物を含むように形成することによって達成される面がある。そのような構造および閾値電圧が高性能論理ｐチャンネル・トランジスタのために好まれる一方、本発明は、ｐ＋ドーパント不純物濃度も含むＳＲＡＭ内のｐチャンネル・トランジスタのゲートにｎ型ドーパント不純物を導入することによって、これらのトランジスタにカウンタードープするための必要な手段を取る。このカウンタードーピングはＳＲＡＭｐチャンネル・トランジスタのゲートの有効ドーピング・レベルを低下させ、これはポリシリコンの空乏を増大し、より厚い有効ゲート酸化物厚さ、および、したがって、より高いＶｔをもたらす。
【００２６】
本発明は、ＳＲＡＭセルのｐチャンネル・トランジスタのゲートにｎ型ドーパント不純物を使用してカウンタードープするために必要な手段を取る。例示的な実施形態において、ｎ型ドーパント不純物は、ｎゲートにドープするために既に使用されている処理操作を使用してＳＲＡＭｐチャンネル・トランジスタに導入することができる。この実施形態において、追加の操作は必要とされない。他の例示的実施形態において、分離された一連の処理操作は使用することができる。１つの例示的実施形態によれば、（高性能論理ｐチャンネル・トランジスタなどの）半導体デバイス全体を通じてｐゲートにｐ型ドーパント不純物を導入するために使用される処理操作のシーケンスは、ＳＲＡＭセルのｐチャンネル・トランジスタのゲートにドープするために使用され、ｎチャンネル・トランジスタのｎゲートにｎ型のドーパント不純物を導入するために使用される同じ処理操作一式は、ＳＲＡＭセルのｐチャンネル・トランジスタのゲートにドープするためにも使用される。ドーピング操作は、いずれのシーケンスでも行うことができる。これは、ＳＲＡＭｐチャンネル・トランジスタがマスクされないように、ｎ型ドーピング処理の間に指定された領域をマスクするために使用されるフォトマスクを作成することによって達成される。このようにして、ｎ型ドーパント不純物は、ｎゲートにｎ型ドーパント不純物を導入するために既に使用されている処理操作の間に、ＳＲＡＭｐチャンネル・トランジスタのゲートに導入される。１回のドーピング操作が使用されるため、ＳＲＡＭｐチャンネル・トランジスタのｎゲートおよびカウンタードープされたゲートの双方が同じｎ型不純物濃度を含む。ＳＲＡＭｐチャンネル・トランジスタも、論理ｐチャンネル・トランジスタのゲートなどのｐゲートにｐ型ドーパント不純物を導入するために使用される操作の間にドープされる。１回のドーピング操作が使用されるため、論理ｐチャンネル・トランジスタおよびＳＲＡＭｐチャンネル・トランジスタの双方が同じｐ型不純物濃度を含むように形成される。論理ｐチャンネル・デバイスは、実質的にこの不純物のみをこの濃度で含む。
【００２７】
例示的実施形態において、ヒ素またはリンなどのｎ型ドーパント不純物は１０１９〜１０２０原子／ｃｍ３の範囲内の不純物濃度まで追加することができる。ｐ型ドーパント不純物は、例示的な実施形態において、１０２２〜１０２３原子／ｃｍ３の範囲内の濃度を含むように導入することができるが、前述の各不純物濃度は他の例示的実施形態によって変えてもよい。ｐ型ドーパント不純物濃度は、高性能論理ｐチャンネル・デバイスに有利であるｐ＋領域を作成するために選択することができる。このようにして、従来はｐ型にドープされるゲートであるＳＲＡＭｐチャンネル・トランジスタのゲートは、論理ｐチャンネル・トランジスタとは異なり、ｎ型およびｐ型の不純物の双方を含み、したがって、対応する論理ｐチャンネル・トランジスタとは異なった総不純物濃度を有する。ｐ型材料は、ｎ型不純物核種を使用して有効にカウンタードープされる。それにより、ＳＲＡＭｐチャンネル・デバイスのカウンタードープされたｐゲートは、ゲート・ポリシリコン空乏の増大の結果として有効ドーパント不純物濃度が低くなり、有効ゲート酸化物厚さが厚くなる。厚くなった有効ゲート酸化物厚さは閾値電圧を高め、これに対応して待機時漏れ電流Ｉｏｆｆを減少させる。
【００２８】
電源電圧Ｖｄｄ（図１を参照）が十分に高い、例えば、２．５ボルトを超える他の例示的実施形態によれば、ＳＲＡＭセル内のｐチャンネル・トランジスタのゲートはｐゲートのドーピング処理を省略してもよく、ｎゲートにも導入されるｎ型ドーパント不純物のみを使用して実質的にドープされる。この例示的方法は既存の処理工程を使用して行うことができ、同様に、上記に与えたｎ型およびｐ型のドーパント不純物の代表的な相対濃度に基づいて、ＳＲＡＭのｐチャンネル・トランジスタの有効ドーパント不純物濃度を低下させる。したがって、結果的にＶｔが高くなる。
【００２９】
例示的実施形態において、ＳＲＡＭｐチャンネル・トランジスタの上昇した閾値電圧は、０．５〜１．０ボルトの範囲内にすることができる一方、同じ半導体デバイス内の論理ｐチャンネル・トランジスタの閾値電圧は０．３〜０．５ボルトの範囲内に置くことができる。１つの例示的実施形態において、論理領域に形成されるｐチャンネル・デバイスの平均Ｖｔは０．４ボルトにすることができる一方、ＳＲＡＭ内に形成されるｐチャンネル・デバイスは０．６５ボルトの平均Ｖｔを含むことができる。これらの閾値電圧は例示的であることのみを意図され、閾値電圧の絶対的および相対的な値は、上述したように導入されるドーパント不純物の相対量を含めた様々なデバイス特性に従って他の例示的実施形態において変化してもよい。
【００３０】
ＳＲＡＭｐチャンネル・トランジスタの閾値電圧を上昇させるために、本発明の各基本的概念は別個に、または、組み合わせて使用することができる。
【００３１】
これまでは本発明の原理を説明したに過ぎない。したがって、当業者が、本明細書に明示的に説明または示されていないが本発明の原理を具体化し、かつ、その範囲および精神に含まれる様々な構成を工夫できることは認識される。さらに、全ての実施例および本明細書に列挙された条件付きの文言は、教示の目的のみのためであること、および、当技術を進歩させるために発明者により捧贈された本発明および概念の原理を理解する一助とすることを特別に明白に意図されており、そのような詳細に述べられた実施例および条件に対する限定のないものとして解釈されるものである。さらに、本発明の原理、態様、および、実施形態、並びに、それらの詳細な例を述べた本明細書の全ての文面は、それらの構造的および機能的の双方での等価物を包含することを意図される。加えて、そのような等価物が現在知られている等価物、および、将来開発される等価物、すなわち、構造にかかわらず、同じ機能を発揮するいかなる開発された要素の双方を含むことが意図される。したがって、本発明の範囲は、本明細書に示し、述べる例示的実施形態に限定されないことが意図される。むしろ、本発明の範囲および精神は付属の特許請求の範囲によって具体化される。
【図面の簡単な説明】
【図１】従来のＳＲＡＭセルの回路の模式図である。
【図２】本発明による同じ半導体デバイスに形成された様々なトランジスタの部分を示す断面図である。
【図１】
2004056101.tif 000003
【図２】
2004056101.tif 000004