(57)【要約】【課題】発振動作のトリガ電圧を与えるための素子の駆動能力が小さい場合でも確実に発振動作を開始することができる発振回路を提供する。【解決手段】トリガ電圧発生回路１０は発振回路の起動時において、発振バッファ１の入力側と帰還抵抗２との間を切断すると共に、発振バッファ１の入力側に発振動作のトリガ電圧（電源電圧Ｖｃｃまたは接地電圧Ｖｓｓ）を印加する。このとき、帰還抵抗２を切断した状態であるので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。その後、発振バッファ１の入力側と帰還抵抗２との間を接続すると共に、トリガ電圧の印加を終了する。このとき、発振バッファ１の入力側にトリガ電圧が印加された状態を初期状態として発信動作を開始するので、当該発振動作がより容易に開始される。【選択図】　　　　図１
2004056472.tif 000002
【特許請求の範囲】
【請求項１】
発振信号を増幅するための発振バッファと、
前記発振バッファの入力端と出力端との間に接続された帰還抵抗と、
前記発振バッファの前記入力端に発振動作のトリガとなるトリガ電圧を印加すると共に、前記トリガ電圧を印加する間、前記帰還抵抗の帰還経路を切断するトリガ電圧発生回路とを備える
ことを特徴とする発振回路。
【請求項２】
請求項１に記載の発振回路であって、
前記トリガ電圧は、電源電圧および接地電圧の少なくともどちらか片方から成る所定の波形を有する
ことを特徴とする発振回路。
【請求項３】
請求項２に記載の発振回路であって、
前記トリガ電圧発生回路は、前記発振バッファの前記入力端または前記出力端と前記帰還抵抗との間に接続された第１のスイッチング素子と、
前記発振バッファの前記入力端と前記電源電圧または前記接地電圧との間に接続された第２のスイッチング素子とを有し、
前記第２のスイッチング素子が導通状態である間、前記第１のスイッチング素子は非導通状態となり、
前記第２のスイッチング素子が非導通状態である間、前記第１のスイッチング素子は導通状態となる
ことを特徴とする発振回路。
【請求項４】
請求項２に記載の発振回路であって、
前記トリガ電圧発生回路は、前記発振バッファの前記入力端または前記出力端と前記帰還抵抗との間に接続された第１のスイッチング素子と、
前記発振バッファの前記入力端と前記電源電圧の間に接続された第２のスイッチング素子と、
前記発振バッファの前記入力端と前記接地電圧の間に接続された第３のスイッチング素子とを有し、
前記第２のスイッチング素子および前記第３のスイッチング素子のいずれか片方が導通状態である間、前記第１のスイッチング素子は非導通状態となり、
前記第２のスイッチング素子および前記第３のスイッチング素子が共に非導通状態である間、前記第１のスイッチング素子は導通状態となる
ことを特徴とする発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振回路に関し、特に発振回路の起動不良の改善を図るための技術に関するものである。
【０００２】
【従来の技術】
図９は、従来の発振回路の構成を示す回路図である。発振回路は、発振信号を増幅するための発振バッファ１１０が使用され、さらに、安定した発振周波数を得るために帰還回路１１１が設けられる。帰還回路１１１は、帰還抵抗１１１ａおよび水晶振動子等の発振振動子１１１ｂにより構成される。また、発振周波数を安定させるために帰還回路１１１の両端のそれぞれと接地間にコンデンサ１１４が設けられている。出力信号は、増幅器１１５を介して次段の回路へと出力される。
【０００３】
図９に示した発振回路は、発振バッファに電源電圧が供給されている間、発振動作を行う。このような発振回路は、電源電圧（Ｖｃｃ）を投入した時の電流のゆらぎや抵抗雑音、あるいはトランジスタの雑音電圧などをきっかけとして発振動作を開始する。
【０００４】
一般に、発振回路は、発振回路を有する半導体ＩＣにおける電源投入時や、あるいは複数の発振回路を有するダブルクロックの半導体ＩＣにおけるクロック切替動作時に発振動作を開始する。しかし、図９に示した従来の発振回路は、電源電圧を投入した時の電流のゆらぎや抵抗雑音、あるいはトランジスタの雑音電圧などをきっかけとして発振動作を開始するので、発振停止状態から発振を開始するまでの間、発振の振幅が徐々に成長する期間が存在する。よって、電源投入時やクロック切替動作時のタイミングから、実際に発振動作が開始されるまでにある程度の時間を要する。以下、その時間の長さを「発振開始時間」と称する。
【０００５】
図１０は、図９に示した従来の発振回路の動作を説明するための図である。図１０において、（ａ）は発振バッファ１１０の入力側の電圧波形、（ｂ）はその出力側の電圧波形を示している。タイミングｔ１１で発信回路に電源が投入されると発振バッファの入力側の電位はＶｃｃ／２程度となり、その後徐々に振幅が大きくなる。そしてタイミングｔ１２で所定の振幅に達すると発信回路は発信動作を開始する。即ち同図において、タイミングｔ１１からタイミングｔ１２までの長さが発振開始時間である。
【０００６】
しかし、最近の電子回路では基板やＬＳＩ等の低ノイズ化が進み、発振動作の開始のきっかけが乏しくなり、上記発振開始期間が長くなってしまう傾向がある。発振開始期間が長くなってしまうと、発振回路がスムースに起動せず、いわゆる起動不良が発生してしまう。
【０００７】
その問題を解決するために、発振回路の発振動作開始のトリガとなる信号を強制的に与えることが考えられる。例えば、図１１は特開平６−１８８６３２公報に開示の発振回路の構成を示す図である。この図において、図９と同一の要素には同一符号を付してある。
【０００８】
発振バッファ１１０の入力側には、Ｐチャネルトランジスタ１１２のドレインが接続され、Ｐチャネルトランジスタ１１２のソースは電源に接続されている。またＰチャネルトランジスタ１１２のゲートには、遅延回路１１３の出力側が接続されており、遅延回路１１３の入力側は電源に接続されている。
【０００９】
図１２は、図１１に示した従来の発振回路の動作を説明するための図である。図１２において、（ａ）は発振バッファ１１０の入力側の電圧波形、（ｂ）はその出力側の電圧波形を示している。タイミングｔ１１で発振回路に電源が投入されると、Ｐチャネルトランジスタ１１２のソースと遅延回路１１３の入力側に電源電圧Ｖｃｃが印加される。しかし、遅延回路１１３の出力側の電圧、すなわちＰチャネルトランジスタ１１２のゲート電圧は、電源を投入してから所定の遅延時間Ｔｄが経過しないと上昇しない。従って、この間はＰチャネルトランジスタ１１２が導通状態になっており、電源電圧ＶｃｃによりＰチャネルトランジスタ１１２のドレイン側すなわち発振バッファ１１０の入力側の電圧が高電圧に保たれている。これにより、発振バッファ１１０の出力側は強制的に低電圧に保たれ、発振バッファ１１０の入力側が高電圧、出力側が低電圧という初期状態が決まる。
【００１０】
そして、電源を投入してから所定の遅延時間Ｔｄが経過すると、遅延回路１１３の出力側の電圧が高電圧となり、Ｐチャネルトランジスタ１１２のゲート電圧が高電圧となってＰチャネルトランジスタ１１２が非導通状態になる。このため、発振バッファ１１０の入力側には電源電圧Ｖｃｃが供給されなくなる。すると発振バッファ１１０の入力側の電圧が低下してゆき、ある所まで低下すると、発振バッファ１１０の出力側が高電圧に反転し、このため入力側に電圧が帰還されて再び入力側が高電圧になり、出力側は低電圧に反転する。以後この動作を繰り返してタイミングｔ２２以降、発振回路が発振動作を行う。
【００１１】
すなわち、発振バッファ１１０の入力側に発振のきっかけとなるトリガ電圧として、ワンショットの電源電圧Ｖｃｃを強制的に与えることで、発振回路の発振動作がより容易に開始される。その結果、発振開始時間を短縮することができると共に、発振動作の起動不良を防止することができる。
【００１２】
【発明が解決しようとする課題】
図１１に示した発振回路の構成の場合、発振バッファ１１０の出力電圧が帰還抵抗１１１ａを介して帰還してくるため、Ｐチャネルトランジスタ１１２が印加したトリガ電圧を反転した電圧が帰還し、当該トリガ電圧と衝突することとなる。そのため、Ｐチャネルトランジスタ１１２の駆動能力は、その帰還電圧の影響を受けない程度に強いものである必要があった。トランジスタの駆動能力を上げるためには、当該トランジスタのサイズを大きくする必要がある。そのために回路設計においてトリガ電圧を印加するトランジスタのサイズを考慮する必要が生じると共に、コストが割高になってしまう問題が生じる。また、信号の衝突が発生すると、リーク電流が発生するという問題も生じる。
【００１３】
本発明は以上のような課題を解決するためになされたものであり、発振動作のトリガ電圧を与えるための素子の駆動能力が小さい場合でも確実に発振動作を開始することができる発振回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１に記載の発振回路は、発振信号を増幅するための発振バッファと、前記発振バッファの入力端と出力端との間に接続された帰還抵抗と、前記発振バッファの前記入力端に発振動作のトリガとなるトリガ電圧を印加すると共に、前記トリガ電圧を印加する間、前記帰還抵抗の帰還経路を切断するトリガ電圧発生回路とを備えることを特徴とする。
【００１５】
請求項２に記載の発振回路は、請求項１に記載の発振回路であって、前記トリガ電圧は、電源電圧および接地電圧の少なくともどちらか片方から成る所定の波形を有することを特徴とする。
【００１６】
請求項３に記載の発振回路は、請求項２に記載の発振回路であって、前記トリガ電圧発生回路は、前記発振バッファの前記入力端または前記出力端と前記帰還抵抗との間に接続された第１のスイッチング素子と、前記発振バッファの前記入力端と前記電源電圧または前記接地電圧との間に接続された第２のスイッチング素子とを有し、前記第２のスイッチング素子が導通状態である間、前記第１のスイッチング素子は非導通状態となり、前記第２のスイッチング素子が非導通状態である間、前記第１のスイッチング素子は導通状態となることを特徴とする。
【００１７】
請求項４に記載の発振回路は、請求項２に記載の発振回路であって、前記トリガ電圧発生回路は、前記発振バッファの前記入力端または前記出力端と前記帰還抵抗との間に接続された第１のスイッチング素子と、前記発振バッファの前記入力端と前記電源電圧の間に接続された第２のスイッチング素子と、前記発振バッファの前記入力端と前記接地電圧の間に接続された第３のスイッチング素子とを有し、前記第２のスイッチング素子および前記第３のスイッチング素子のいずれか片方が導通状態である間、前記第１のスイッチング素子は非導通状態となり、前記第２のスイッチング素子および前記第３のスイッチング素子が共に非導通状態である間、前記第１のスイッチング素子は導通状態となることを特徴とする。
【００１８】
【発明の実施の形態】
＜実施の形態１＞
図１は、本実施の形態に係る発振回路の構成を示す回路図である。発振回路は、発振信号を増幅するための発振バッファ１および、安定した発振周波数を得るために帰還抵抗２および発振振動子３からなる帰還回路を有している。また、発振周波数を安定させるために帰還回路の両端のそれぞれと接地（Ｖｓｓ）間にコンデンサ４，５が設けられている。さらに、帰還抵抗２と発振バッファ１の入力側との間には、トリガ電圧発生回路１０を有している。トリガ電圧発生回路１０は、発振バッファ１の入力側と帰還抵抗２との接続／切断を切り替えると共に、発振バッファ１の入力側と帰還抵抗２とを切断した状態で発振バッファ１の入力側を電源電圧Ｖｃｃあるいは接地電圧Ｖｓｓに接続することが可能である。
【００１９】
以下、本実施の形態に係る発振回路の動作を説明する。トリガ電圧発生回路１０は、発振回路を有する半導体ＩＣにおける電源投入時や複数の発振回路を有する半導体ＩＣにおけるクロック切替動作時などの発振回路起動時において、発振バッファ１の入力側と帰還抵抗２との間を切断すると共に、発振バッファ１の入力側に発振動作のトリガ電圧として、電源電圧Ｖｃｃおよび／または接地電圧Ｖｓｓから成る所定の波形を有する電圧を印加する。このとき、帰還抵抗２を切断した状態であるので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。
【００２０】
その後、発振バッファ１の入力側と帰還抵抗２との間を接続すると共に、トリガ電圧の印加を終了する。即ち、図９に示した従来の発振回路の回路構成と等価になり、発振動作が可能な状態となる。このとき、発振バッファ１の入力側にトリガ電圧が印加された状態を初期状態として発信動作を開始するので、当該発振動作がより容易に開始される。よって、発振開始時間を短縮することができると共に、発振動作の起動不良を防止することができる。
【００２１】
つまり、本実施の形態に係る発振回路によれば、発振バッファ１に発振のきっかけとなるトリガ電圧を、帰還抵抗２を切断した状態で発振バッファ１の入力側に印加するので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。よって、発振動作のトリガ電圧を与えるための素子の駆動能力が小さい場合でも確実に発振動作を開始することができる。言い換えれば、トリガ電圧を与えるための素子として駆動能力が小さいものを使用することが可能となるので、発振回路の製造コスト削減に寄与できる。また、信号の衝突によるリーク電流も発生しない。
【００２２】
なお、トリガ電圧発生回路１０が印加するトリガ電圧の印加パターンは、電源電圧Ｖｃｃあるいは接地電圧Ｖｓｓをワンショット印加するものであってもよいし、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを交互に所定の時間ずつ少なくともワンサイクル以上印加するものでもよい。
【００２３】
また、上記説明ではトリガ電圧発生回路１０として、トリガ電圧を印加する際に発振バッファ１の入力側と帰還抵抗２との間を切断する構成を示したが、例えば図２のように発振バッファ１の出力側と帰還抵抗２との間を切断するように構成してもよく、同様の効果を得ることができる。
【００２４】
＜実施の形態２＞
本実施の形態においては、実施の形態１で示した発振回路のより具体的な構成を示す。図３は、その一例を示す図である。この図において、図１と同様の要素には同一符号を付してある。
【００２５】
図３に示すように、トリガ電圧発生回路１０は、Ｐチャネルトランジスタ１１、Ｐチャネルトランジスタ１２、遅延回路１３、ＮＡＮＤゲート回路１４およびインバータ１５により構成される。Ｐチャネルトランジスタ１１は、発振バッファ１の入力側と帰還抵抗２との間の接続／切断を切り替えるためのスイッチング素子である。Ｐチャネルトランジスタ１２は、発振バッファ１の入力側に所定のタイミングで電源電圧Ｖｃｃを印加するためのスイッチング素子である。
【００２６】
また、トリガ電圧発生回路１０には、発振回路起動時に制御信号ＳＩＮが入力され、当該制御信号ＳＩＮは、遅延回路１３およびＮＡＮＤゲート回路１４に入力される。遅延回路１３の出力もまたＮＡＮＤゲート回路１４に入力される。ＮＡＮＤゲート回路１４の出力はＰチャネルトランジスタ１２のゲートに入力されると共に、インバータ１５を介してＰチャネルトランジスタ１１に入力される。
【００２７】
図４は、図３に示した発振回路におけるトリガ電圧発生回路１０の動作を説明するためのタイミングチャートである。この図において、ＳＩＮはトリガ電圧発生回路１０に入力される制御信号であり、ａ，ｂ，Ｘ，Ｙはそれぞれ図３中に同一符号で示した各ノードにおける信号レベルを示している。
【００２８】
発振回路起動時（電源投入時やクロック切替動作時）において、トリガ電圧発生回路１０にはＬｏｗレベルからＨｉｇｈレベルに遷移する制御信号ＳＩＮが入力される。また、制御信号ＳＩＮは、一度Ｈｉｇｈレベルに切り替わると電源を切るか次にクロック切替動作を行うまではＨｉｇｈレベルを維持する。例えば、次にクロック切替動作を行う場合は、一端Ｌｏｗレベルに遷移した後に再度Ｈｉｇｈレベルに遷移する。
【００２９】
まず、ＳＩＮがＬｏｗレベルであるとき、ＮＡＮＤゲート回路１４の出力（Ｙ）はＨｉｇｈレベルであるので、Ｐチャネルトランジスタ１１のゲート電圧（Ｘ）はＬｏｗレベル、Ｐチャネルトランジスタ１２のゲート電圧（Ｙ）はＨｉｇｈレベルである。よって、Ｐチャネルトランジスタ１１はＯＮ（導通状態）、Ｐチャネルトランジスタ１２はＯＦＦ（非導通状態）である。
【００３０】
そして、タイミングｔ１でＳＩＮがＨｉｇｈレベルに遷移すると、ＮＡＮＤゲート回路１４の出力は、遅延回路１３による所定の遅延時間Ｔｄの間だけＬｏｗレベルになる。このとき、Ｐチャネルトランジスタ１１のゲート電圧はＨｉｇｈレベル、Ｐチャネルトランジスタ１２のゲート電圧はＬｏｗレベルとなるので、Ｐチャネルトランジスタ１１はＯＦＦ、Ｐチャネルトランジスタ１２はＯＮとなる。よって、発振バッファ１の入力側と帰還抵抗２との間が切断されると共に、発振バッファ１の入力側に電源電圧Ｖｃｃが印加される。このとき、帰還抵抗２を切断した状態であるので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。即ち、Ｐチャネルトランジスタ１２の駆動能力が低い場合でも、確実にトリガ電圧を印加することができる。
【００３１】
その後、遅延時間Ｔｄが経過したタイミングｔ２で、ＮＡＮＤゲート回路１４の出力はＨｉｇｈレベル戻るので、Ｐチャネルトランジスタ１１はＯＮ、Ｐチャネルトランジスタ１２はＯＦＦの状態へと戻る。つまり、発振バッファ１の入力側と帰還抵抗２との間が接続されると共に、発振バッファ１の入力側は電源電圧Ｖｃｃから切断される。即ち、図９に示した従来の発振回路の回路構成と等価になり、発振動作が可能な状態となる。このとき、タイミングｔ１からタイミングＴ１における、発振バッファ１の入力側にトリガ電圧として電源電圧Ｖｃｃが印加された状態を初期状態として発信動作を開始するので、当該発振動作が容易に開始される。
【００３２】
つまり、本実施の形態に係る発振回路によれば、電圧発生回路１０は発振回路起動時にトリガ電圧として電源電圧Ｖｃｃをワンショット印加し、そのとき、帰還抵抗２を切断した状態であるので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。よって、発振バッファ１の出力とトリガ電圧を印加するためのスイッチング素子であるＰチャネルトランジスタ１２の駆動能力が小さい場合でも確実に発振動作を開始することができ、発振回路の製造コスト削減に寄与できる。
【００３３】
＜実施の形態３＞
実施の形態２では、発振バッファ１の入力側に印加するトリガ電圧として電源電圧Ｖｃｃを印加する例を示したが、接地電圧Ｖｓｓであってもよい。図５は、その場合の発振回路の一例を示す図である。この図において、図３と同様の要素には同一符号を付してある。
【００３４】
Ｐチャネルトランジスタ２１は、発振バッファ１の入力側と帰還抵抗２との間の接続／切断を切り替えるためのスイッチング素子である。Ｎチャネルトランジスタ２２は、発振バッファ１の入力側に所定のタイミングで接地電圧Ｖｓｓを印加するためのスイッチング素子である。また、図５に示すように、Ｐチャネルトランジスタ２１およびＮチャネルトランジスタ２２のゲートには共にインバータ１５の出力が印加される。
【００３５】
図６は、図５に示した発振回路におけるトリガ電圧発生回路１０の動作を説明するためのタイミングチャートである。この図において、ＳＩＮはトリガ電圧発生回路１０に入力される制御信号であり、ａ，ｂ，Ｘ，Ｙはそれぞれ図３中に同一符号で示した各ノードにおける信号レベルを示している。
【００３６】
なお、本実施の形態でも、発振回路起動時においてトリガ電圧発生回路１０にＬｏｗレベルからＨｉｇｈレベルに遷移する制御信号ＳＩＮが入力される。また、制御信号ＳＩＮは、一度Ｈｉｇｈレベルに切り替わると電源を切るか次にクロック切替動作を行うまではＨｉｇｈレベルを維持する。例えば、次にクロック切替動作を行う場合は、一端Ｌｏｗレベルに遷移した後に再度Ｈｉｇｈレベルに遷移する。
【００３７】
まず、ＳＩＮがＬｏｗレベルであるとき、ＮＡＮＤゲート回路１４の出力はＨｉｇｈレベルであるので、Ｐチャネルトランジスタ２１およびＮチャネルトランジスタ２２のゲート電圧（ＸおよびＹ）はＬｏｗレベルである。よって、Ｐチャネルトランジスタ２１はＯＮ、Ｎチャネルトランジスタ２２はＯＦＦである。
【００３８】
そして、タイミングｔ１でＳＩＮがＨｉｇｈレベルに遷移すると、ＮＡＮＤゲート回路１４の出力は、遅延回路１３による所定の遅延時間Ｔｄの間だけＬｏｗレベルになる。このとき、Ｐチャネルトランジスタ２１およびＮチャネルトランジスタ２２のゲート電圧は共にＨｉｇｈレベルとなるので、Ｐチャネルトランジスタ２１はＯＦＦ、Ｎチャネルトランジスタ２２はＯＮとなる。つまり、発振バッファ１の入力側と帰還抵抗２との間が切断されると共に、発振バッファ１の入力側に接地電圧Ｖｓｓが印加される。このとき、帰還抵抗２を切断した状態であるので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。即ち、Ｎチャネルトランジスタ２２の駆動能力が低い場合でも、確実にトリガ電圧を印加することができる。
【００３９】
その後、遅延時間Ｔｄが経過したタイミングｔ２で、ＮＡＮＤゲート回路１４の出力はＨｉｇｈレベル戻るので、Ｐチャネルトランジスタ２１はＯＮ、Ｎチャネルトランジスタ２２はＯＦＦとなる。つまり、発振バッファ１の入力側と帰還抵抗２との間が接続されると共に、発振バッファ１の入力側は接地電圧Ｖｓｓから切断される。即ち、図９に示した従来の発振回路の回路構成と等価になり、発振動作が可能な状態となる。このとき、タイミングｔ１からタイミングＴ１における、発振バッファ１の入力側にトリガ電圧として接地電圧Ｖｓｓが印加された状態を初期状態として発信動作を開始するので、当該発振動作が容易に開始される。
【００４０】
つまり、本実施の形態に係る発振回路によれば、電圧発生回路１０は発振回路起動時にトリガ電圧として接地電圧Ｖｓｓをワンショット印加し、そのとき、帰還抵抗２を切断した状態であるので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。よって、発振バッファ１の出力とトリガ電圧を印加するためのスイッチング素子であるＮチャネルトランジスタ２２の駆動能力が小さい場合でも確実に発振動作を開始することができ、発振回路の製造コスト削減に寄与できる。
【００４１】
＜実施の形態４＞
上述したように、トリガ電圧発生回路１０が印加するトリガ電圧の印加パターンは、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを交互に所定の時間ずつ少なくともワンサイクル以上印加するものでもよい。図７は、その場合の発振回路の一例を示す図である。この図において、図３と同様の要素には同一符号を付してある。
【００４２】
図７に示すように、トリガ電圧発生回路１０は、Ｐチャネルトランジスタ３１、Ｐチャネルトランジスタ３２、Ｎチャネルトランジスタ３３、インバータ３４、遅延回路３５、ＮＡＮＤゲート回路３６、インバータ３７、ＮＡＮＤゲート回路３８により構成される。Ｐチャネルトランジスタ３１は、発振バッファ１の入力側と帰還抵抗２との間の接続／切断を切り替えるためのスイッチング素子である。Ｐチャネルトランジスタ３２およびＮチャネルトランジスタ３３は、それぞれ電源電圧Ｖｃｃおよび接地電圧を発振バッファ１の入力側に所定のタイミングで印加するためのスイッチング素子である。
【００４３】
トリガ電圧発生回路１０には、発振回路起動時に制御信号ＳＩＮが入力され、当該制御信号ＳＩＮは、インバータ３４およびＮＡＮＤゲート回路３６に入力される。遅延回路３５はインバータ３４からの出力が入力され、遅延回路３５の出力はＮＡＮＤゲート回路３６に入力される。また、ＮＡＮＤゲート回路３８には、インバータ３４の出力がインバータ３７を介して入力されると共に、ＮＡＮＤゲート回路３６の出力が入力される。そして、Ｐチャネルトランジスタ３１のゲートにはＮＡＮＤゲート回路３８の出力が、Ｐチャネルトランジスタ３２のゲートにはＮＡＮＤゲート回路３６の出力が、Ｎチャネルトランジスタ３３にはインバータ３４の出力がそれぞれ印加される。
【００４４】
図８は、図７に示した発振回路におけるトリガ電圧発生回路１０の動作を説明するためのタイミングチャートである。この図において、ＳＩＮはトリガ電圧発生回路１０に入力される制御信号であり、ａ１，ａ２，ｂａ，ｂ２，Ｘ，Ｙ１，Ｙ２はそれぞれ図７中に同一符号で示した各ノードにおける信号レベルを示している。
【００４５】
本実施の形態でも、発振回路起動時においてトリガ電圧発生回路１０にはＬｏｗレベルからＨｉｇｈレベルに遷移する制御信号ＳＩＮが入力される。また、制御信号ＳＩＮは、一度Ｈｉｇｈレベルに切り替わると電源を切るか次にクロック切替動作を行うまではＨｉｇｈレベルを維持する。例えば、次にクロック切替動作を行う場合は、一端Ｌｏｗレベルに遷移した後に再度Ｈｉｇｈレベルに遷移する。
【００４６】
まず、ＳＩＮがＬｏｗレベルであるとき、ＮＡＮＤゲート回路３８の出力（Ｙ２）、ＮＡＮＤゲート回路３６の出力（Ｙ１）、インバータ３４の出力（Ｘ）は全てＨｉｇｈレベルであるので、Ｐチャネルトランジスタ３１およびＰチャネルトランジスタ３２はＯＦＦ、Ｎチャネルトランジスタ３３はＯＮである。よって、発振バッファ１の入力側と帰還抵抗２との間が切断されると共に、発振バッファ１の入力側に接地電圧Ｖｓｓが印加される。このとき、帰還抵抗２を切断した状態であるので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。
【００４７】
そして、タイミングｔ１でＳＩＮがＨｉｇｈレベルに遷移すると、その後の遅延回路３５による所定の遅延時間Ｔｄの間は、ＮＡＮＤゲート回路３８の出力（Ｙ２）はＨｉｇｈレベル、ＮＡＮＤゲート回路３６の出力（Ｙ１）およびインバータ３４の出力（Ｘ）はＬｏｗレベルである。よってその間は、Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３３はＯＦＦ、Ｐチャネルトランジスタ３２はＯＮである。つまり、発振バッファ１の入力側と帰還抵抗２との間は切断されたままで、発振バッファ１の入力側の電圧は電源電圧Ｖｃｃに切り替わる。このときも、帰還抵抗２を切断した状態であるので、発振バッファ１の出力とトリガ電圧発生回路１０が発生しているトリガ電圧とが衝突することは無い。
【００４８】
その後、遅延時間Ｔｄが経過したタイミングｔ２以降は、ＮＡＮＤゲート回路３８の出力（Ｙ２）はＬｏｗレベル、ＮＡＮＤゲート回路３６の出力（Ｙ１）はＨｉｇｈレベル、インバータ３４の出力（Ｘ）はＬｏｗレベルとなる。よって、Ｐチャネルトランジスタ３１はＯＮ、Ｎチャネルトランジスタ３３およびＰチャネルトランジスタ３２はＯＦＦとなる。つまり、発振バッファ１の入力側と帰還抵抗２との間が接続されると共に、発振バッファ１の入力側は電源電圧Ｖｃｃおよび接地電圧Ｖｓｓから切断される。即ち、図９に示した従来の発振回路の回路構成と等価になり、発振動作が可能な状態となる。このとき、タイミングｔ１およびタイミングｔ２における、発振バッファ１の入力側にトリガ電圧として接地電圧Ｖｓｓと電源電圧Ｖｃｃとをワンサイクル印加した状態を初期状態として発信動作を開始するので、当該発振動作が容易に開始される。
【００４９】
つまり、本実施の形態に係る発振回路によれば、発振バッファ１の出力とトリガ電圧を印加するためのスイッチング素子であるＰチャネルトランジスタ３２およびＮチャネルトランジスタ３３の駆動能力が小さい場合でも確実に発振動作を開始することができ、発振回路の製造コスト削減に寄与できる。
【００５０】
【発明の効果】
請求項１に記載の発振回路によれば、トリガ電圧発生回路は、発振バッファの入力端に発振動作のトリガとなるトリガ電圧を印加すると共に、トリガ電圧を印加する間、帰還抵抗の帰還経路を切断するので、発振バッファの出力とトリガ電圧とが衝突することは無い。よって、トリガ電圧発生回路におけるトリガ電圧を与えるための素子の駆動能力が小さい場合でも確実に発振動作を開始することができ、発振回路の製造コスト削減に寄与できる。また、信号の衝突によるリーク電流も発生しない。
【００５１】
請求項２に記載の発振回路によれば、請求項１に記載の発振回路において、トリガ電圧は、電源電圧および接地電圧の少なくともどちらか片方から成る所定の波形を有するので、発振回路の発振動作がより容易に開始される。その結果、発振開始時間を短縮することができると共に、発振動作の起動不良を防止することができる。
【００５２】
請求項３に記載の発振回路によれば、請求項２に記載の発振回路において、トリガ電圧発生回路は、発振バッファの入力端または出力端と帰還抵抗との間に接続された第１のスイッチング素子と、発振バッファの入力端と電源電圧または接地電圧との間に接続された第２のスイッチング素子とを有する。第２のスイッチング素子が導通状態である間、第１のスイッチング素子は非導通状態となり、第２のスイッチング素子が非導通状態である間、第１のスイッチング素子は導通状態となるので、発振バッファの出力とトリガ電圧とが衝突することは無い。よって、トリガ電圧発生回路におけるトリガ電圧を与えるための素子の駆動能力が小さい場合でも確実に発振動作を開始することができる。
【００５３】
請求項４に記載の発振回路によれば、請求項２に記載の発振回路において、トリガ電圧発生回路は、発振バッファの入力端または出力端と帰還抵抗との間に接続された第１のスイッチング素子と、発振バッファの入力端と電源電圧の間に接続された第２のスイッチング素子と、発振バッファの入力端と接地電圧の間に接続された第３のスイッチング素子とを有する。第２のスイッチング素子および第３のスイッチング素子のいずれか片方が導通状態である間、第１のスイッチング素子は非導通状態となり、第２のスイッチング素子および第３のスイッチング素子が共に非導通状態である間、第１のスイッチング素子は導通状態となるので、発振バッファの出力とトリガ電圧とが衝突することは無い。よって、トリガ電圧発生回路におけるトリガ電圧を与えるための素子の駆動能力が小さい場合でも確実に発振動作を開始することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る発振回路の構成を示す図である。
【図２】実施の形態１に係る発振回路の変形例を示す図である。
【図３】実施の形態２に係る発振回路の構成を示す図である。
【図４】実施の形態２に係る発振回路におけるトリガ電圧発生回路の動作を説明するためのタイミングチャートである。
【図５】実施の形態３に係る発振回路の構成を示す図である。
【図６】実施の形態３に係る発振回路におけるトリガ電圧発生回路の動作を説明するためのタイミングチャートである。
【図７】実施の形態４に係る発振回路の構成を示す図である。
【図８】実施の形態４に係る発振回路におけるトリガ電圧発生回路の動作を説明するためのタイミングチャートである。
【図９】従来の発振回路の構成を示す回路図である。
【図１０】従来の発振回路の動作を説明するための図である。
【図１１】従来の発振回路の構成を示す図である。
【図１２】従来の発振回路の動作を説明するための図である。
【符号の説明】
１　発振バッファ、２　帰還抵抗、３　発振振動子、４，５　コンデンサ、１０　トリガ電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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