(57)【要約】【課題】  非対称的なソース及びドレイン領域を有する不揮発性メモリ装置及びその製造方法を提供する。【解決手段】  基板に第１チャンネル領域Ｌ１及び第２チャンネル領域Ｌ２だけ離隔されて第１導電性領域１１６ｄ及び第２導電性領域１１６ｓが配置され、第１チャンネル領域Ｌ１及び第２チャンネル領域Ｌ２上にはコントロールゲート１１２が横切る。コントロールゲート１１２と第１チャンネル領域Ｌ１との間にトンネル絶縁膜１０６、電荷貯蔵層１０８、及びゲート層間絶縁膜１１０が介在されており、コントロールゲート１１２と第２チャンネル領域Ｌ２との間にはゲート層間絶縁膜１１０が介在されている。第１チャンネル領域Ｌ１及び第１導電性領域１１６ｄの幅が第２チャンネル領域Ｌ２及び第２導電性領域１１６ｓの幅より広く形成されており、消去動作速度を速くする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
基板と、
前記基板に、第１チャンネル領域及び第２チャンネル領域だけ離隔されて配置された第１導電性領域及び第２導電性領域と、
前記第１チャンネル領域及び前記第２チャンネル領域を横切るコントロールゲートと、
前記コントロールゲートと前記第１チャンネル領域との間に介在されたトンネル絶縁膜、電荷貯蔵層、及びゲート層間絶縁膜と、
前記コントロールゲートと前記第２チャンネル領域との間に介在されたゲート層間絶縁膜とを含み、
前記第１チャンネル領域及び前記第１導電性領域の幅が、前記第２チャンネル領域及び前記第２導電性領域の幅よりさらに広いことを特徴とするスプリットゲート型ＳＯＮＯＳ素子。
【請求項２】
前記第１導電性領域はドレイン領域を示し、前記第２導電性領域はソース領域を示すことを特徴とする請求項１に記載のスプリットゲート型ＳＯＮＯＳ素子。
【請求項３】
前記トンネル絶縁膜、前記電荷貯蔵層、及び前記ゲート層間絶縁膜の側端部は前記コントロールゲートと整列されていることを特徴とする請求項１に記載のスプリットゲート型ＳＯＮＯＳ素子。
【請求項４】
前記コントロールゲートはポリシリコンであることを特徴とする請求項１に記載のスプリットゲート型ＳＯＮＯＳ素子。
【請求項５】
前記電荷貯蔵層はシリコン窒化膜であることを特徴とする請求項１に記載のスプリットゲート型ＳＯＮＯＳ素子。
【請求項６】
前記トンネル絶縁膜はシリコン酸化膜であることを特徴とする請求項１に記載のスプリットゲート型ＳＯＮＯＳ素子。
【請求項７】
前記ゲート層間絶縁膜はシリコン酸化膜であることを特徴とする請求項１に記載のスプリットゲート型ＳＯＮＯＳ素子。
【請求項８】
基板に相対的に幅が広い活性領域及び相対的に幅が狭い活性領域を定義するフィールド領域を形成する段階と、
前記相対的に幅が広い活性領域の所定の領域にトンネル絶縁膜を介在した電荷貯蔵層パターンを形成する段階と、
前記電荷貯蔵層パターン及び前記相対的に幅が狭い活性領域の所定の領域を横切るコントロールゲートを形成する段階と、
前記コントロールゲートの両側面の活性領域に不純物をイオン注入して第１導電性領域及び第２導電性領域を形成する段階とを含むことを特徴とするスプリットゲート型ＳＯＮＯＳ素子の製造方法。
【請求項９】
前記コントロールゲートと前記電荷貯蔵層パターンとの間と、前記コントロールゲートと前記幅が狭い活性領域との間にはゲート層間絶縁膜を形成する段階をさらに含むことを特徴とする請求項８に記載のスプリットゲート型ＳＯＮＯＳ素子の製造方法。
【請求項１０】
前記コントロールゲートはポリシリコンで形成することを特徴とする請求項８に記載のスプリットゲート型ＳＯＮＯＳ素子製造方法。
【請求項１１】
前記電荷貯蔵層はシリコン窒化膜で形成することを特徴とする請求項８に記載のスプリットゲート型ＳＯＮＯＳ素子製造方法。
【請求項１２】
前記トンネル絶縁膜はシリコン酸化膜で形成することを特徴とする請求項８に記載のスプリットゲート型ＳＯＮＯＳ素子製造方法。
【請求項１３】
前記ゲート層間絶縁膜はシリコン酸化膜で形成することを特徴とする請求項９に記載のスプリットゲート型ＳＯＮＯＳ素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置及びその製造方法に関するものであり、特に、非対称的なソース及びドレイン領域を有するＳＯＮＯＳ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
最近、ＦＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭのような不揮発性メモリが注目されている。
【０００３】
ＥＰＲＯＭ及びＥＥＰＲＯＭはフローティングゲートに電荷を蓄積して電荷の有無によるしきい値電圧の変化によってデータを憶える。ＥＥＰＲＯＭはメモリセルアレイ全体にデータの消去、またはメモリセルアレイをブロック単位で分割して各々のブロック単位で消去ができ、後者をフラッシュメモリという。
【０００４】
フラッシュメモリセルには浮遊ゲート型素子と浮遊トラップ型素子の二つ型がある。浮遊トラップ型素子では、ＳＯＮＯＳ構造が広く知られている。このＳＯＮＯＳ構造をもつメモリ素子をＳＯＮＯＳ素子と称する。
【０００５】
浮遊ゲート型素子は浮遊ゲートに電荷を蓄積するメカニズムを有し、一方、浮遊トラップ型素子であるＳＯＮＯＳ素子は電荷を蓄積するメカニズムがシリコン窒化膜に存在するトラップにある。浮遊ゲート型素子はセルサイズを減らすのに限界があり、プログラム及び消去のために高電圧を使用しなければならない限界を有している。一方、ＳＯＮＯＳ素子は低電力及び低電圧の要求に応じ、高集積を実現することができる。
【０００６】
図１及び図２は従来の技術によるスプリットゲート型のＳＯＮＯＳ素子の平面図及び断面図である。図２は図１のＩ−Ｉ’に沿って切断した断面図である。
【０００７】
図１及び図２を参照すると、基板２に活性領域３を定義するフィールド領域４が配置されている。前記活性領域３には第１チャンネル領域Ｌ１及び第２チャンネル領域Ｌ２により離隔されて配置されたソース及びドレイン領域１６ｓ、１６ｄが配置されている。
【０００８】
前記第１チャンネル領域Ｌ１上にはトンネル絶縁膜６、電荷貯蔵層８が配置されている。前記第１チャンネル領域Ｌ１及び前記第２チャンネル領域Ｌ２を横切るコントロールゲート１２が配置されている。前記コントロールゲート１２と前記電荷貯蔵層８との間及び前記コントロールゲート１２と前記第２チャンネル領域Ｌ２との間にはゲート層間絶縁膜１０が介在されている。
【０００９】
なお、ドレイン領域１６ｄには、ドレインコンタクト２０ｄが配置され、ソース領域１６ｓには、ソースコンタクト２０ｓが配置されている。
【００１０】
スプリットゲート型のＳＯＮＯＳ素子にプログラムをするためには、チャンネル−ホット電子引き入れ（ｃｈａｎｎｅｌ−ｈｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ  、ＣＨＥＩ）またはＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって電子が前記トンネル絶縁膜６を通過し、前記電荷貯蔵層８にトラップされる。図２の図面符号「３０」の矢印はチャンネル−ホット電子引き入れＣＨＥＩによって電子が前記電荷貯蔵層８に引き入れることを示す。前記トラップされた電子の量によってＳＯＮＯＳ素子のしきい値電圧が変わるようになって、オンまたはオフの二つのレベルが決められる。
【００１１】
消去動作では、ホット−ホール引き入れによってトラップされた電子をディトラップ（ｄｅｔｒａｐ）する。図２の図面符号「４０」の矢印はホールが前記電荷貯蔵層８に引き入れることを示す。
【００１２】
上述の構造では、消去動作で前記電荷貯蔵層８に引き入れるホットホールの量が少なくて、消去速度が遅くなる問題点がある。
【特許文献１】韓国公開特許２００１−００９１５３２号
【特許文献２】米国特許５２３１２９９号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は上述の問題点を解決するために案出されたものであり、消去動作でホット−ホール引き入れが效果的に行われて、消去速度が速いスプリットゲート型ＳＯＮＯＳ素子及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００１４】
上述の目的を達成するために、本発明のスプリット型ＳＯＮＯＳ素子は消去動作で電荷貯蔵層にトラップされた電荷を效果的に消去するために、ホット−ホール引き入れる活性領域の面積が広く形成されている。
【００１５】
詳細には、本発明のスプリットゲート型ＳＯＮＯＳ素子は基板に第１チャンネル領域及び第２チャンネル領域だけ離隔されて形成された第１導電性領域及び第２導電性領域が配置されている。前記第１チャンネル領域及び前記第２チャンネル領域上にはコントロールゲートが横切る。前記コントロールゲートと前記第１チャンネル領域との間にはトンネル絶縁膜、電荷貯蔵層及びゲート層間絶縁膜が介在されており、前記コントロールゲートと前記第２チャンネル領域との間にはゲート層間絶縁膜が介在されている。前記第１チャンネル領域及び前記第１導電性領域の幅が前記第２チャンネル領域及び前記第２導電性領域の幅よりさらに広く形成されており、これは消去動作で消去速度を速くする。
【００１６】
上述の目的を達成するために、本発明のスプリットゲート型ＳＯＮＯＳ素子の製造方法では、基板に相対的に幅が広い活性領域及び相対的に幅が狭い活性領域を定義するフィールド領域を形成する。前記相対的に幅が広い活性領域の所定の領域にトンネル絶縁膜を介在した電荷貯蔵層パターンを形成する。前記電荷貯蔵層パターン及び前記相対的に幅が狭い活性領域の所定の領域を横切るコントロールゲートを形成する。前記コントロールゲートと前記電荷貯蔵層パターンとの間と、前記コントロールゲートと前記幅が狭い活性領域との間にはゲート層間絶縁膜を形成することができる。前記コントロールゲートの両側面の活性領域には不純物をイオン注入して第１導電性領域及び第２導電性領域を形成する。
【発明の效果】
【００１７】
本発明はＳＯＮＯＳ素子の消去動作でホット−ホール引き入れが発生する活性領域の面積を広げることによって消去速度が速くすることができる。
【発明を実施するための最良の形態】
【００１８】
上述の目的、特徴及び長所は添付の図面と関連した次の詳細の説明を通じてより明らかになるであろう。以下、添付の図面を参照して、本発明による望ましい一実施の形態を詳細に説明する。
【００１９】
図３及び図４は本発明の一実施の形態によるスプリットゲート型ＳＯＮＯＳ素子を示す平面図及び断面図である。図４は図３のＩＩ−ＩＩ’に沿って切断した断面図である。
【００２０】
図３及び図４を参照すると、基板１０２に活性領域１０３を定義するフィールド領域１０４が配置されている。前記活性領域１０３には第１チャンネル領域Ｌ１及び第２チャンネル領域Ｌ２によって離隔されて、第１導電性領域及び第２導電性領域であるソース及びドレイン領域１１６ｓ、１１６ｄが配置されている。
【００２１】
前記第１チャンネル領域Ｌ１上にはトンネル絶縁膜１０６及び電荷貯蔵層１０８が配置されている。
【００２２】
前記第１チャンネル領域Ｌ１及び前記第２チャンネル領域Ｌ２上には、これらを横切るコントロールゲート１１２が配置されている。前記コントロールゲート１１２と前記電荷貯蔵層１０８との間及び前記コントロールゲート１１２及び前記第２チャンネル領域Ｌ２の間にはゲート層間絶縁膜１１０が介在されている。
【００２３】
なお、なお、ドレイン領域１１６ｄには、ドレインコンタクト１２０ｄが配置され、ソース領域１１６ｓには、ソースコンタクト１２０ｓが配置されている。
【００２４】
図３を参照すると、前記ドレイン領域１１６ｄ及び第１チャンネル領域Ｌ１の幅Ｗ２は前記ソース領域１１６ｓ及び第２チャンネル領域Ｗ１の幅より相対的に広く形成されている。したがって、スプリットゲート型ＳＯＮＯＳ素子の消去動作でホット−ホール引き入れがより效果的に行われ、速い消去速度を有することができる。
【００２５】
図５乃至図７は本発明の一実施の形態によるスプリットゲート型ＳＯＮＯＳ素子の製造方法を示す断面図である。
【００２６】
図５を参照すると、基板１０２に活性領域を定義するフィールド領域１０４を形成する。前記活性領域を平面的に見ると、非対称的な形象を有する。すなわち、相対的に幅が広い活性領域及び相対的に幅が狭い活性領域を定義する。相対的に幅が広い活性領域にはＳＯＮＯＳ素子の予定されたドレイン領域及び予定された第１チャンネル領域に該当し、相対的に幅が狭い活性領域は予定されたソース領域及び予定された第２チャンネル領域に該当する。
【００２７】
前記活性領域が定義した基板上にトンネル絶縁膜１０６及び電荷貯蔵層１０８を順次に積層し、パターニングして前記相対的に幅が広い活性領域上には前記トンネル絶縁膜及び電荷貯蔵層を残留させ、前記相対的に幅が狭い活性領域上には前記トンネル絶縁膜及び電荷貯蔵層を除去する。
【００２８】
前記トンネル絶縁膜はシリコン酸化膜で形成することができ、前記電荷貯蔵層はシリコン窒化膜で形成することができる。
【００２９】
図６を参照すると、前記パターニングされたトンネル絶縁膜１０６及び電荷貯蔵層１０８を含む基板の全面にゲート層間絶縁膜１１０及びコントロールゲート膜１１２を順次に積層する。前記ゲート層間絶縁膜１１０はシリコン酸化膜で形成することができ、前記コントロールゲート膜１１２はドーピングされたポリシリコン膜で形成することができる。
【００３０】
図７を参照すると、通常のフォトリソグラフィエッチング工程を使用して、一側では前記コントロールゲート膜１１２、前記ゲート層間絶縁膜１１０、電荷貯蔵層１０８及びトンネル絶縁膜１０６をパターニングして前記基板１０２で前記予定されたドレイン領域を露出させ、第１チャンネル領域を定義する。
【００３１】
他の側では、前記コントロールゲート膜１１２及び前記ゲート層間絶縁膜１１０をパターニングして前記予定されたソース領域を露出させ、第２チャンネル領域を定義する。
【００３２】
前記トンネル絶縁膜、前記電荷貯蔵層及び前記ゲート層間絶縁膜の側端部は同時にエッチングするので、前記コントロールゲートと整列されている。
【００３３】
再び、図４を参照すると、前記フィールド領域１０４及び前記パターニングされた前記コントロールゲート１１２をイオン注入マスクとして利用して前記予定されたドレイン領域及び前記予定されたソース領域にドレイン及びソース領域１２０ｄ、１２０ｓを形成する。
【００３４】
以上の説明の本発明は上述の実施の形態及び添付の図面により限定されず、本発明の技術的思想を逸脱しない範囲内で様々な置き換え、変形及び変更が可能であることは本発明が属する技術分野で通常の知識を持つ者において明白である。
【図面の簡単な説明】
【００３５】
【図１】従来の技術によるスプリットゲート型ＳＯＮＯＳ素子の平面図。
【図２】従来の技術によるスプリットゲート型ＳＯＮＯＳ素子の断面図。
【図３】本発明の一実施の形態によるスプリットゲート型ＳＯＮＯＳ素子を示す平面図。
【図４】本発明の一実施の形態によるスプリットゲート型ＳＯＮＯＳ素子を示す断面図。
【図５】本発明の一実施の形態によるスプリットゲート型ＳＯＮＯＳ素子の製造方法を示す断面図。
【図６】本発明の一実施の形態によるスプリットゲート型ＳＯＮＯＳ素子の製造方法を示す断面図。
【図７】本発明の一実施の形態によるスプリットゲート型ＳＯＮＯＳ素子の製造方法を示す断面図。
【符号の説明】
【００３６】
２，１０２  基板
３，１０３  活性領域
４，１０４  フィールド領域
６，１０６  トンネル絶縁膜
８，１０８  電荷貯蔵層
１０，１１０  ゲート層間絶縁膜
１６ｄ，１６ｓ，１１６ｄ，１１６ｓ  ドレイン及びソース領域
Ｌ１  第１チャンネル領域
Ｌ２  第２チャンネル領域
【図１】
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【図２】
2004153247.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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