(57)【要約】【課題】トレンチが有する角張ったエッジ部を丸め、電気的に信頼性の高い素子分離領域を形成することが可能な半導体装置の製造方法を提供する。【解決手段】Ｓｉ基板１上に、格子歪みが緩和されたＳｉＧｅ層２と、ＳｉＧｅ層３と、格子歪みを有するＳｉ層４とがこの順に形成された半導体基板Ｓに、素子分離領域となる部分にエッチングによりトレンチＴを形成する。そして、全露出面にＳｉ膜を堆積し、堆積させたＳｉ膜をドライ酸化することによりＳｉＯ２  膜８を形成することでトレンチＴが有するエッジ部Ｅを丸める。【選択図】        図３
2004153173.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板又は表面にＳｉ層を有する基板上に、格子歪みが緩和されたＳｉＧｅ層、及び、格子歪みを有するＳｉ層がこの順に形成された半導体基板を用いて半導体装置を製造する方法において、
素子分離溝を形成すべく、前記半導体基板の素子分離領域となる部分をエッチングするエッチング工程と、
前記半導体基板にＳｉ膜を堆積させる堆積工程と、
堆積させたＳｉ膜を酸化する酸化工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
Ｓｉ基板又は表面にＳｉ層を有する基板上に、格子歪みが緩和されたＳｉＧｅ層と、一層以上の半導体層と、格子歪みを有するＳｉ層とがこの順に形成された半導体基板を用いて半導体装置を製造する方法において、
素子分離溝を形成すべく、前記半導体基板の素子分離領域となる部分をエッチングするエッチング工程と、
前記半導体基板にＳｉ膜を堆積させる堆積工程と、
堆積させたＳｉ膜を酸化する酸化工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記堆積工程で、５乃至１０ｎｍのＳｉ膜を堆積させることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記酸化工程により、前記堆積させたＳｉ膜を全て酸化することを特徴とする請求項１乃至３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記エッチング工程の前に、素子活性領域となる部分を保護するための保護膜を前記半導体基板表面に堆積させる工程を含むことを特徴とする請求項１乃至４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｓｉ基板又はＳＯＩ基板上に、格子歪みが緩和されたＳｉＧｅ層を有し、該ＳｉＧｅ層上に、格子歪みを有するＳｉ層が形成された半導体基板上、又は、前記ＳｉＧｅ層上に形成された一層以上の半導体層上に、格子歪みを有するＳｉ層が形成された半導体基板を用いて半導体装置を製造する方法に関する。
【０００２】
【従来の技術】
従来、チャネルを通過するキャリア（電子又は正孔）の移動度を向上させるために、半導体基板を作製することが知られている。すなわち、Ｓｉ基板２１上に格子歪みを有するＳｉＧｅ層２２を仮想格子状に形成し、Ｓｉ基板２１との格子定数の不整合によるＳｉＧｅ層２２の歪みを、ミスフィット転位を導入させることにより緩和する。そして、格子歪みが緩和された歪み緩和ＳｉＧｅ層２２上に、キャップ層としてＳｉ層２４を形成する（図４（ａ））。このＳｉ層２４には、より大きい格子定数を有する歪み緩和ＳｉＧｅ層２２に引っ張られることにより歪みが生じる。これによりバンド構造が変化してキャリアの移動度が向上するものである。
【０００３】
上記のように作製した半導体基板を用いてＣＭＯＳトランジスタを製造する場合、図４及び図５に示すように、半導体基板表面の素子活性領域となる部分をフォトレジスト２６で保護し（図４（ｂ））、素子分離領域となる部分に、素子分離溝であるトレンチＴ２をエッチングにより形成する（図４（ｃ））。その後、ＴＥＯＳ−ＣＶＤ法により絶縁膜であるＳｉＯ２  膜２９をトレンチＴ２に埋め込み、フォトレジスト２６を除去し、ＣＭＰ（化学機械研磨）によりＳｉＯ２  膜２９の平坦化を行う（図５（ｄ））。
【０００４】
その後、ＮチャネルＭＯＳトランジスタ領域及びＰチャネルＭＯＳトランジスタ領域それぞれに、ウェル形成用、閾値電圧調整用の不純物のイオン注入を行う。続いて、通常のＣＭＯＳトランジスタの製造方法と同様に、ゲート酸化膜３０の形成、ＣＶＤ法によるＰｏｌｙ−Ｓｉ膜の堆積及びドライエッチングによるゲート電極３１の形成（図５（ｅ））、ソース・ドレイン領域の形成を行うことにより、ＣＭＯＳトランジスタが完成する（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００２−７６３３４号公報
【０００６】
【発明が解決しようとする課題】
上述した製造方法においては、素子分離領域となる部分のエッチングにより、トレンチＴ２は底部に角張ったエッジ部Ｅ２を有する形状に形成される（図４（ｃ））。その後、エッジ部Ｅ２が角張ったままトレンチＴ２にＳｉＯ２  膜２９を埋め込むために、ＳｉＯ２  膜２９は、角張ったエッジ部Ｅ２を有するトレンチＴ２に対応する形状に形成される（図５（ｄ））。この結果、エッジ部Ｅ２において応力が集中し、プロセス工程中に格子欠陥を誘起する原因となり、図示しないソース領域とウェル領域との間においてリーク電流を増大させ、電気特性に悪影響を及ぼすという問題が発生する。
【０００７】
この対策として、半導体基板に素子分離領域を形成する際、素子分離領域となる部分のエッチング後に、エッチングにより形成されたトレンチが有する角張ったエッジ部を丸める処理としてのトレンチの表面の熱酸化を行う方法がある。ところで、Ｓｉ基板上に歪み緩和ＳｉＧｅ層を有し、さらに歪み緩和ＳｉＧｅ層上に歪みＳｉ層が形成された半導体基板においては、素子分離領域となる部分のエッチングにより、歪み緩和ＳｉＧｅ層と歪みＳｉ層とがトレンチ側面として露出する。この歪み緩和ＳｉＧｅ層と歪みＳｉ層とでは熱酸化の際の酸化速度が異なり、形成される酸化膜が不均一となる。このため、欠陥などの発生源となり、リーク電流増大の原因になるという問題がある。
【０００８】
本発明は斯かる事情に鑑みてなされたものであって、その目的とするところは、素子分離領域となる部分をエッチングした後、半導体基板にＳｉ膜を堆積させ、堆積させたＳｉ膜を酸化することにより、均一な酸化膜を形成すると共にトレンチが有する角張ったエッジ部を丸め、電気的に信頼性の高い素子分離領域を形成することが可能な半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、Ｓｉ基板又は表面にＳｉ層を有する基板上に、格子歪みが緩和されたＳｉＧｅ層、及び、格子歪みを有するＳｉ層がこの順に形成された半導体基板を用いて半導体装置を製造する方法において、素子分離溝を形成すべく、前記半導体基板の素子分離領域となる部分をエッチングするエッチング工程と、前記半導体基板にＳｉ膜を堆積させる堆積工程と、堆積させたＳｉ膜を酸化する酸化工程とを含むことを特徴とする。
【００１０】
本発明においては、Ｓｉ基板又は表面にＳｉ層を有する基板上に、格子歪みが緩和されたＳｉＧｅ層、及び、格子歪みを有するＳｉ層がこの順に形成された半導体基板の素子分離領域となる部分をエッチングして素子分離溝を形成し、前記半導体基板にＳｉ膜を堆積させ、堆積させたＳｉ膜を酸化する。これにより、エッチングによりトレンチ側面として露出したＳｉＧｅ層及びＳｉ層表面に厚さが均一な酸化膜を形成することができると共に、エッチングにより形成されたトレンチが有する角張ったエッジ部を丸めることができる。ゆえに、リーク電流等の発生を防止した、電気的に信頼性の高い素子分離領域を形成することができる。
【００１１】
また、本発明に係る半導体装置の製造方法は、Ｓｉ基板又は表面にＳｉ層を有する基板上に、格子歪みが緩和されたＳｉＧｅ層と、一層以上の半導体層と、格子歪みを有するＳｉ層とがこの順に形成された半導体基板を用いて半導体装置を製造する方法において、素子分離溝を形成すべく、前記半導体基板の素子分離領域となる部分をエッチングするエッチング工程と、前記半導体基板にＳｉ膜を堆積させる堆積工程と、堆積させたＳｉ膜を酸化する酸化工程とを含むことを特徴とする。
【００１２】
本発明においては、Ｓｉ基板又は表面にＳｉ層を有する基板上に、格子歪みが緩和されたＳｉＧｅ層と、一層以上の半導体層と、格子歪みを有するＳｉ層とがこの順に形成された半導体基板の素子分離領域となる部分をエッチングして素子分離溝を形成し、前記半導体基板にＳｉ膜を堆積させ、堆積させたＳｉ膜を酸化する。これにより、エッチングにより露出したＳｉＧｅ層、ＳｉＧｅ上の半導体層及びＳｉ層表面に厚さが均一な酸化膜を形成することができると共に、エッチングにより形成されたトレンチが有する角張ったエッジ部を丸めることができる。ゆえに、リーク電流等の発生を防止した、電気的に信頼性の高い素子分離領域を形成することができる。
【００１３】
また、本発明に係る半導体装置の製造方法は、前記堆積工程で、５乃至１０ｎｍのＳｉ膜を堆積させることを特徴とする。
【００１４】
本発明においては、素子分離溝が形成された半導体基板に堆積されるＳｉ膜が薄くとも５ｎｍであることにより、トレンチが有する角張ったエッジ部に必要最小限の丸みを持たせることが可能である。また、堆積されるＳｉ膜が厚くとも１０ｎｍであることにより、不必要に厚い酸化膜を形成することもなく、半導体装置の微細化構造を維持することができる。
【００１５】
また、本発明に係る半導体装置の製造方法は、前記酸化工程により、前記堆積させたＳｉ膜を全て酸化することを特徴とする。
【００１６】
本発明においては、素子分離溝が形成された半導体基板に堆積させたＳｉ膜を全て酸化することにより、トレンチ側面として露出したＳｉＧｅ層及びＳｉ層表面（またはＳｉＧｅ層、ＳｉＧｅ上の半導体層及びＳｉ層表面）に均一な酸化膜が形成される。これにより、堆積させたＳｉの表面を一部だけ酸化させた場合に、酸化しなかったＳｉとトレンチ側面との界面が残存する結果発生しうる欠陥を防止することができる。
【００１７】
さらに、本発明に係る半導体装置の製造方法は、前記エッチング工程の前に、素子活性領域となる部分を保護するための保護膜を前記半導体基板表面に堆積させる工程を含むことを特徴とする。
【００１８】
本発明においては、エッチング工程の前に、Ｓｉ３  Ｎ４  等の保護膜を半導体基板表面に堆積させることにより、保護膜に覆われる半導体基板の素子活性領域となる部分をエッチングから保護すると共に、形成される素子分離溝に後の工程で埋め込まれる素子分離膜を研磨する際のストッパとして、この保護膜に覆われる半導体基板の素子活性領域となる部分を保護することができる。
【００１９】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて説明する。
本実施の形態においては、一例として、以下に示す処理によりＣＭＯＳトランジスタを製造する場合について、図１及び図２に示す模式図を用いて説明する。
前処理としてｐ型（１００）Ｓｉ基板１の高温硫酸洗浄及びＲＣＡ洗浄を行い、５％希フッ酸にてＳｉ基板１表面の自然酸化膜の除去を行う。その後、低圧化学気相成長（ＬＰ−ＣＶＤ）装置により、ＧｅＨ４  及びＳｉＨ４  を用いて、５００℃にてＧｅ濃度３０％のＳｉＧｅ層２を１５０ｎｍの厚さになるまで、Ｓｉ基板１上にエピタキシャル成長させる。そして、注入エネルギー１８ｋｅＶ、ドーズ量３×１０１６Ｈ＋  ／ｃｍ２  、注入角７°の条件で、Ｓｉ基板１及びＳｉＧｅ層２からなる半導体基板へ水素イオンを注入した後、高温硫酸洗浄及びＲＣＡ洗浄を行う。洗浄後、電気炉アニール装置により、Ｎ２  雰囲気下で８００℃、１０分間アニールの処理を行う。
【００２０】
これにより、ＳｉＧｅ層２とＳｉ基板１との界面からＳｉ基板１側に２０〜５０ｎｍの水素イオンの注入ピーク近傍に、１０ｎｍ程度のマイクロキャビティと呼ばれる微小の空孔が発生する。このマイクロキャビティの発生による積層欠陥がすべりを起こすことにより、ＳｉＧｅ層２とＳｉ基板１との界面にミスフィット転位が発生し、ＳｉＧｅ層２の結晶格子の歪みが緩和される。
この歪みが緩和された歪み緩和ＳｉＧｅ層２表面に、さらに半導体層として、Ｇｅ濃度３０％のＳｉＧｅ層３を３００ｎｍの厚さになるまでエピタキシャル成長させる。そして、そのＳｉＧｅ層３上に、キャリアが通過するチャネルとしてのＳｉ層４を２０ｎｍの厚さになるまでエピタキシャル成長させる。ここで、Ｓｉ層４の格子定数よりもＳｉＧｅ層３の格子定数の方が大きいため、Ｓｉ層４はＳｉＧｅ層３に引っ張られ、Ｓｉ層４に歪みが生じる。
【００２１】
上述したようにして形成された半導体基板Ｓ表面に、素子活性領域となる部分を後の工程において保護するための保護膜５を、５００〜１５００ｎｍの厚さになるようにＣＶＤ法により堆積させる（図１（ａ））。この保護膜５としては、Ｓｉ３  Ｎ４  を用いる。
次に、フォトレジスト６を、保護膜５上に５００〜１５００ｎｍの厚さになるようにスピン塗布する。そして、ｉ線を利用したステッパと、ＬＳＩ製造時に用いる素子分離領域（ＳＴＩ、ＬＯＣＯＳ等）形成用のフォトマスクとを用いてフォトレジスト６を露光し、アルカリ現像液を用いて現像する。これにより、保護膜５表面の素子活性領域となる部分に残っているフォトレジスト６によるフォトレジストパターンが形成される（図１（ｂ））。
【００２２】
次に、反応性イオンエッチング法により、保護膜５表面に残っているフォトレジスト６をマスクとして、素子分離領域となる部分の保護膜５をエッチングして除去する。続いて、反応性イオンエッチング法により、残っている保護膜５及びフォトレジスト６をマスクとして半導体基板Ｓの素子分離領域にトレンチＴを形成する（図１（ｃ））。形成されたトレンチＴは、底部に角張ったエッジ部Ｅ（図３の左側）を有する。
次に、保護膜５表面に残っているフォトレジスト６を除去した後、ＣＶＤ法により、Ｐｏｌｙ−Ｓｉ膜７を５〜１０ｎｍ程度の厚さになるまで全露出面、つまり、保護膜５表面（上面）及び露出した表面（側面）と、トレンチＴの側面及び底面とに堆積させる（図１（ｄ））。
【００２３】
次に、堆積させたＰｏｌｙ−Ｓｉ膜７をドライ酸化することにより、ＳｉＯ２  膜８を形成する（図２（ｅ））。例えば、堆積させたＰｏｌｙ−Ｓｉ膜７の厚さが５ｎｍの場合、９５０〜１０５０℃において１０〜３０分間ドライ酸化することにより、Ｐｏｌｙ−Ｓｉを全て酸化することができる。
これにより、図３に示す左側の拡大図のように、トレンチＴが有する角張ったエッジ部Ｅは、右側の拡大図のように、トレンチＴの側面及び底面に堆積されたＰｏｌｙ−Ｓｉが全て酸化されてＳｉＯ２  となることにより丸められる。
そして、ＴＥＯＳ−ＣＶＤ法により、絶縁膜であるＳｉＯ２  膜９をトレンチＴに埋め込み、ＣＭＰにより、保護膜５をストッパとしてＳｉＯ２  膜９の研磨及び平坦化を行い、平坦化後、保護膜５を除去する（図２（ｆ））。
【００２４】
次に、図示していないが、ＮチャネルＭＯＳトランジスタ領域及びＰチャネルＭＯＳトランジスタ領域それぞれに、ウェル形成用、閾値電圧調整用の不純物のイオン注入を行う。続いて、通常のＣＭＯＳトランジスタの製造方法と同様に、熱酸化によるゲート酸化膜１０の形成、ＣＶＤ法によるＰｏｌｙ−Ｓｉ膜の堆積及び堆積させたＰｏｌｙ−Ｓｉ膜のドライエッチングによるゲート電極１１の形成、ソース・ドレイン領域の形成を行う（図２（ｇ））。以上の処理により、本発明に係る製造方法によるＣＭＯＳトランジスタが完成する。
【００２５】
なお、本実施の形態においては、半導体基板Ｓとして、Ｓｉ基板１上に歪みが緩和された歪み緩和ＳｉＧｅ層２を有し、歪み緩和ＳｉＧｅ層２上に、半導体層としてさらにＳｉＧｅ層３が形成され、ＳｉＧｅ層３上に、歪みを有する歪みＳｉ層４が形成されたものを用いたが、これに限定するものではなく以下のものであってもよい。すなわち、歪み緩和ＳｉＧｅ層２上に歪みＳｉ層４が形成された半導体基板であってもよい。また、歪み緩和ＳｉＧｅ層２とＳｉＧｅ層３との間、又はＳｉＧｅ層３と歪みＳｉ層４との間にさらに半導体層を有する半導体基板であってもよい。また、トレンチＴを形成後に堆積させるＳｉ膜は、Ｐｏｌｙ−Ｓｉ膜に限定されるものではなく、非晶質Ｓｉ膜、単結晶Ｓｉ膜などのＳｉ単体の膜であればよい。
【００２６】
また、本実施の形態においては、半導体基板Ｓとして、その上に歪み緩和ＳｉＧｅ層２、歪みＳｉ層４等が形成されたＳｉ基板１を用いる形態としたが、Ｓｉ基板１の代わりに、表面にＳｉ層を有する基板としてＳＯＩ基板を用いる形態であってもよい。この形態においても、Ｓｉ基板１を用いる場合と同様のＣＭＯＳトランジスタを製造することができる。
【００２７】
【発明の効果】
本発明によれば、Ｓｉ基板又は表面にＳｉ層を有する基板上に、格子歪みが緩和されたＳｉＧｅ層を有し、該ＳｉＧｅ層上に、格子歪みを有するＳｉ層が形成された半導体基板の素子分離領域となる部分をエッチングして素子分離溝を形成し、前記半導体基板にＳｉ膜を堆積させ、堆積させたＳｉ膜を酸化する。これにより、エッチングによりトレンチ側面として露出したＳｉＧｅ層及びＳｉ層表面に厚さが均一な酸化膜を形成することができると共に、エッチングにより形成されたトレンチが有する角張ったエッジ部を丸めることができる。ゆえに、リーク電流等の発生を防止した、電気的に信頼性の高い素子分離領域を形成することができる。
【００２８】
また、本発明によれば、Ｓｉ基板又は表面にＳｉ層を有する基板上に、格子歪みが緩和されたＳｉＧｅ層を有し、該ＳｉＧｅ層上に形成された一層以上の半導体層上に、格子歪みを有するＳｉ層が形成された半導体基板の素子分離領域となる部分をエッチングして素子分離溝を形成し、前記半導体基板にＳｉ膜を堆積させ、堆積させたＳｉ膜を酸化する。これにより、エッチングにより露出したＳｉＧｅ層、ＳｉＧｅ上の半導体層及びＳｉ層表面に厚さが均一な酸化膜を形成することができると共に、エッチングにより形成されたトレンチが有する角張ったエッジ部を丸めることができる。ゆえに、リーク電流等の発生を防止した、電気的に信頼性の高い素子分離領域を形成することができる。
【００２９】
また、本発明によれば、素子分離溝が形成された半導体基板に堆積されるＳｉ膜が薄くとも５ｎｍであることにより、トレンチが有する角張ったエッジ部に必要最小限の丸みを持たせることが可能である。また、堆積されるＳｉ膜が厚くとも１０ｎｍであることにより、不必要に厚い酸化膜を形成することもなく、半導体装置の微細化構造を維持することができる。
【００３０】
また、本発明によれば、素子分離溝が形成された半導体基板に堆積させたＳｉを全て酸化することにより、トレンチ側面として露出したＳｉＧｅ層及びＳｉ層表面（またはＳｉＧｅ層、ＳｉＧｅ上の半導体層及びＳｉ層表面）に均一な酸化膜が形成される。これにより、堆積させたＳｉの表面を一部だけ酸化させた場合に、酸化しなかったＳｉとトレンチ側面との界面が残存する結果発生しうる欠陥を防止することができる。
【００３１】
さらに、本発明によれば、エッチング工程の前に、Ｓｉ３  Ｎ４  等の保護膜を半導体基板表面に堆積させることにより、保護膜に覆われる半導体基板の素子活性領域となる部分をエッチングから保護すると共に、形成される素子分離溝に後の工程で埋め込まれる素子分離膜を研磨する際のストッパとして、この保護膜に覆われる半導体基板の素子活性領域となる部分を保護することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法を示す模式図である。
【図２】本発明に係る半導体装置の製造方法を示す模式図である。
【図３】トレンチ近傍の拡大図である。
【図４】従来の半導体装置の製造方法を示す模式図である。
【図５】従来の半導体装置の製造方法を示す模式図である。
【符号の説明】
１、２１      Ｓｉ基板
２、２２      歪み緩和ＳｉＧｅ層
３            ＳｉＧｅ層
４、２４      歪みＳｉ層
５            保護膜
６、２６      フォトレジスト
７            Ｐｏｌｙ−Ｓｉ膜
８、９、２９  ＳｉＯ２  膜
１０、３０    ゲート酸化膜
１１、３１    ゲート電極
Ｔ、Ｔ２      トレンチ
Ｅ、Ｅ２      エッジ部
Ｓ            半導体基板
【図１】
2004153173.tif 000003
【図２】
2004153173.tif 000004
【図３】
2004153173.tif 000005
【図４】
2004153173.tif 000006
【図５】
2004153173.tif 000007