(57)【要約】【課題】ＬＤＤ構造のＮＭＯＳ薄膜トランジスタの製造工程数を少なくする。【解決手段】ＬＤＤ構造のＮＭＯＳ薄膜トランジスタのｎ型不純物高濃度領域３７ｃ、３８ｃには、その上に設けられた層間絶縁膜４４およびゲート絶縁膜４０に形成されたソース・ドレイン電極接続用のコンタクトホール４５、４６を介してｎ型不純物が高濃度に注入される。したがって、不純物注入マスクとしてのレジストパターンの形成を１回省略することができる。ところで、ＰＭＯＳ薄膜トランジスタのソース・ドレイン領域３９ｂにもコンタクトホール４７を介してｎ型不純物が高濃度に注入されるが、当該ソース・ドレイン領域３９ｂにはすでにそれよりも高濃度でｐ型不純物が注入されているため、当該ソース・ドレイン領域３９ｂはそのままｐ型不純高濃度物領域を維持する。【選択図】　　　　図５
2004056025.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の薄膜トランジスタと他導電型の薄膜トランジスタを有する薄膜トランジスタ装置であって、前記一導電型の薄膜トランジスタは、チャネル領域の両側に一導電型の不純物高濃度領域からなるソース領域およびドレイン領域を有すると共に前記ソース領域およびドレイン領域の少なくとも一方と前記チャネル領域間に一導電型の不純物低濃度領域を有し、前記他導電型の薄膜トランジスタは、チャネル領域の両側のソース領域およびドレイン領域が他導電型の不純物高濃度領域であり、且つ、ソース領域およびドレイン領域には、一導電型の不純物によってイオンが相殺され実質的な不純物濃度が低減された領域が含まれていることを特徴とする薄膜トランジスタ装置。
【請求項２】
請求項１に記載の発明において、前記一導電型の薄膜トランジスタの不純物高濃度領域上に、ソース電極およびドレイン電極が形成され、前記他導電型の薄膜トランジスタの不純物高濃度領域における不純物濃度が低減された領域上にソース電極およびドレイン電極が形成されていることを特徴とする薄膜トランジスタ装置。
【請求項３】
一導電型の薄膜トランジスタと他導電型の薄膜トランジスタを有する薄膜トランジスタ装置の製造方法であって、前記一導電型の薄膜トランジスタおよび前記他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に一導電型の不純物を低濃度に注入する工程と、前記他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に他導電型の不純物を高濃度に注入する工程と、前記一導電型の薄膜トランジスタの少なくともソース領域およびドレイン領域の一方におけるチャネル領域との境界から離間した領域および前記他導電型の薄膜トランジスタのソース領域およびドレイン領域の所定領域に、前記一導電型の不純物を他導電型の不純物より小さい濃度で注入する工程とを含むことを特徴とする薄膜トランジスタ装置の製造方法。
【請求項４】
請求項３に記載の発明において、前記他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に注入する前記他導電型の不純物濃度は、前記一導電型の薄膜トランジスタの少なくともソース領域およびドレイン領域の一方におけるチャネル領域との境界から離間した領域および前記他導電型の薄膜トランジスタのソース領域およびドレイン領域の所定領域に注入する前記一導電型の不純物濃度の２倍以上であることを特徴とする薄膜トランジスタ装置の製造方法。
【請求項５】
請求項４に記載の発明において、前記他導電型不純物濃度は２×１０１４ａｔｍ／ｃｍ２〜５×１０１６ａｔｍ／ｃｍ２であり、前記一導電型不純物濃度は１×１０１４ａｔｍ／ｃｍ２〜１×１０１６ａｔｍ／ｃｍ２であることを特徴とする薄膜トランジスタ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は薄膜トランジスタ装置およびその製造方法に関する。
【０００２】
【従来の技術】
例えばアクティブマトリクス型の液晶表示素子には、画素回路部およびこの画素回路部を駆動する周辺駆動回路部を主として薄膜トランジスタで形成したものがある。
【０００３】
図６は従来のこのような液晶表示素子の一例の一部の断面図を示したものである。この液晶表示素子では、ガラス基板１上の画素回路部形成領域に画素電極２およびこの画素電極２に接続されたＮＭＯＳ薄膜トランジスタ３が設けられ、ガラス基板１上の周辺駆動回路部形成領域にＮＭＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５とからなるＣＭＯＳ薄膜トランジスタが設けられている。
【０００４】
各薄膜トランジスタ３、４、５は、ガラス基板１の上面に設けられた下地絶縁膜６の上面の各所定の箇所にそれぞれ設けられたポリシリコン薄膜７、８、９を備えている。この場合、ＮＭＯＳ薄膜トランジスタ３、４はＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造となっている。
【０００５】
すなわち、ＮＭＯＳ薄膜トランジスタ３、４のポリシリコン薄膜７、８の中央部は真性領域からなるチャネル領域７ａ、８ａとされ、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域７ｂ、８ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域７ｃ、８ｃとされている。一方、ＰＭＯＳ薄膜トランジスタ５のポリシリコン薄膜９の中央部は真性領域からなるチャネル領域９ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域９ｂとされている。
【０００６】
ポリシリコン薄膜７、８、９を含む下地絶縁膜６の上面にはゲート絶縁膜１０が設けられている。各チャネル領域７ａ、８ａ、９ａ上におけるゲート絶縁膜１０の各所定の箇所にはそれぞれゲート電極１１、１２、１３が設けられている。ゲート電極１１、１２、１３を含むゲート絶縁膜１０の上面には層間絶縁膜１４が設けられている。
【０００７】
ポリシリコン薄膜７のソース・ドレイン領域７ｃ上における層間絶縁膜１４およびゲート絶縁膜１０にはコンタクトホール１５が設けられている。ポリシリコン薄膜８のソース・ドレイン領域８ｃ上における層間絶縁膜１４およびゲート絶縁膜１０にはコンタクトホール１６が設けられている。ポリシリコン薄膜９のソース・ドレイン領域９ｂ上における層間絶縁膜１４およびゲート絶縁膜１０にはコンタクトホール１７が設けられている。
【０００８】
各コンタクトホール１５、１６、１７内およびその各近傍の層間絶縁膜１４の各上面にはそれぞれソース・ドレイン電極１８、１９、２０が設けられている。ソース・ドレイン電極１８、１９、２０を含む層間絶縁膜１４の上面には平坦化絶縁膜２１が設けられている。平坦化絶縁膜２１の上面の所定の箇所には画素電極２が設けられている。画素電極２は、平坦化絶縁膜２１の所定の箇所に設けられたコンタクトホール２２を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１８に接続されている。
【０００９】
次に、上記構成の液晶表示素子の製造方法の一例について説明する。まず、図７に示すように、ガラス基板１の上面に下地絶縁膜６を成膜する。次に、下地絶縁膜６の上面に真性アモルファスシリコン薄膜２３を成膜する。次に、真性アモルファスシリコン薄膜２３をエキシマレーザの照射によりポリシリコン化し、これにより得られた真性ポリシリコン薄膜をパターニングして、下地絶縁膜６の上面の各所定の箇所にポリシリコン薄膜７、８、９を形成する。
【００１０】
次に、図８に示すように、ポリシリコン薄膜７、８、９を含む下地絶縁膜６の上面にゲート絶縁膜１０を成膜する。次に、各ポリシリコン薄膜７、８、９の中央部上におけるゲート絶縁膜１０の上面の各所定の箇所にゲート電極１１、１２、１３を形成する。次に、各ゲート電極１１、１２、１３をマスクとしてｎ型不純物を低濃度で注入し、各ポリシリコン薄膜７、８、９の各ゲート電極１１、１２、１３の両側における領域をｎ型不純物低濃度領域とする。
【００１１】
次に、図９に示すように、ゲート電極１１、１２を含むゲート絶縁膜１０の上面に、ポリシリコン薄膜９に対応する部分に開口部２４ａを有するレジストパターン２４を形成する。次に、レジストパターン２４およびゲート電極１３をマスクとしてｐ型不純物を高濃度で注入する。すると、ポリシリコン薄膜９のゲート電極１３下の領域が真性領域からなるチャネル領域９ａとなり、その両側がｐ型不純物高濃度領域からなるソース・ドレイン領域９ｂとなる。この後、レジストパターン２４を剥離する。
【００１２】
次に、図１０に示すように、ゲート電極１１、１２、１３を含むゲート絶縁膜１０の上面に、ポリシリコン薄膜７、８のｎ型不純物高濃度領域７ｃ、８ｃ形成領域に対応する部分に開口部２５ａを有するレジストパターン２５を形成する。次に、レジストパターン２５をマスクとしてｎ型不純物を高濃度で注入する。すると、ポリシリコン薄膜７、８のゲート電極１１、１２下の領域が真性領域からなるチャネル領域７ａ、８ａとなり、その両側かｎ型不純物低濃度領域からなるソース・ドレイン領域７ｂ、８ｂとなり、さらにその両側がｎ型不純物高濃度領域からなるソース・ドレイン領域７ｃ、８ｃとなる。この後、レジストパターン２５を剥離する。
【００１３】
次に、図６に示すように、ゲート電極１１、１２、１３を含むゲート絶縁膜１０の上面に層間絶縁膜１４を成膜する。次に、ポリシリコン薄膜７のソース・ドレイン領域７ｃ上における層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１５を形成し、またポリシリコン薄膜８のソース・ドレイン領域８ｃ上における層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６を形成し、さらにポリシリコン薄膜９のソース・ドレイン領域９ｂ上における層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１７を形成する。
【００１４】
次に、各コンタクトホール１５、１６、１７内およびその各近傍の層間絶縁膜１４の各上面にそれぞれソース・ドレイン電極１８、１９、２０を形成する。次に、ソース・ドレイン電極１８、１９、２０を含む層間絶縁膜１４の上面に平坦化絶縁膜２１を成膜する。次に、ＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１８上における平坦化絶縁膜２１の所定の箇所にコンタクトホール２２を形成する。次に、平坦化絶縁膜２１の上面の所定の箇所に画素電極２をコンタクトホール２２を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１８に接続させて形成する。かくして、図６に示す液晶表示素子が得られる。
【００１５】
【発明が解決しようとする課題】
ところで、上記従来の薄膜トランジスタ装置の製造方法では、図８、図９および図１０にそれぞれ示すように、不純物注入工程が３回であるが、そのうちの２回は不純物注入マスクとしてそれ専用のレジストパターン２４、２５を用いているため、製造工程数が多いという問題があった。
そこで、この発明は、製造工程数を少なくすることができる薄膜トランジスタ装置およびその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明に係る薄膜トランジスタ装置は、一導電型の薄膜トランジスタと他導電型の薄膜トランジスタを有する薄膜トランジスタ装置であって、前記一導電型の薄膜トランジスタは、チャネル領域の両側に一導電型の不純物高濃度領域からなるソース領域およびドレイン領域を有すると共に前記ソース領域およびドレイン領域の少なくとも一方と前記チャネル領域間に一導電型の不純物低濃度領域を有し、前記他導電型の薄膜トランジスタは、チャネル領域の両側のソース領域およびドレイン領域が他導電型の不純物高濃度領域であり、且つ、ソース領域およびドレイン領域には、一導電型の不純物によってイオンが相殺され実質的な不純物濃度が低減された領域が含まれていることを特徴とするものである。
請求項２に記載の発明に係る薄膜トランジスタ装置は、請求項１に記載の発明において、前記一導電型の薄膜トランジスタの不純物高濃度領域上に、ソース電極およびドレイン電極が形成され、前記他導電型の薄膜トランジスタの不純物高濃度領域における不純物濃度が低減された領域上にソース電極およびドレイン電極が形成されていることを特徴とするものである。
請求項３に記載の発明に係る薄膜トランジスタ装置の製造方法は、一導電型の薄膜トランジスタと他導電型の薄膜トランジスタを有する薄膜トランジスタ装置の製造方法であって、前記一導電型の薄膜トランジスタおよび前記他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に一導電型の不純物を低濃度に注入する工程と、前記他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に他導電型の不純物を高濃度に注入する工程と、前記一導電型の薄膜トランジスタの少なくともソース領域およびドレイン領域の一方におけるチャネル領域との境界から離間した領域および前記他導電型の薄膜トランジスタのソース領域およびドレイン領域の所定領域に、前記一導電型の不純物を他導電型の不純物より小さい濃度で注入する工程とを含むことを特徴とするものである。
請求項４に記載の発明に係る薄膜トランジスタ装置の製造方法は、請求項３に記載の発明において、前記他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に注入する前記他導電型の不純物濃度は、前記一導電型の薄膜トランジスタの少なくともソース領域およびドレイン領域の一方におけるチャネル領域との境界から離間した領域および前記他導電型の薄膜トランジスタのソース領域およびドレイン領域の所定領域に注入する前記一導電型の不純物濃度の２倍以上であることを特徴とするものである。
請求項５に記載の発明に係る薄膜トランジスタ装置の製造方法は、請求項４に記載の発明において、前記他導電型不純物濃度は２×１０１４ａｔｍ／ｃｍ２〜５×１０１６ａｔｍ／ｃｍ２であり、前記一導電型不純物濃度は１×１０１４ａｔｍ／ｃｍ２〜１×１０１６ａｔｍ／ｃｍ２であることを特徴とするものである。
そして、この発明の薄膜トランジスタ装置の製造方法によれば、一導電型の薄膜トランジスタおよび他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に一導電型の不純物を低濃度に注入する工程と、他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に他導電型の不純物を高濃度に注入する工程と、一導電型の薄膜トランジスタの少なくともソース領域およびドレイン領域の一方におけるチャネル領域との境界から離間した領域および他導電型の薄膜トランジスタのソース領域およびドレイン領域の所定領域に、一導電型の不純物を他導電型の不純物より小さい濃度で注入する工程とを含むことにより、製造工程数を少なくすることができる。
【００１７】
【発明の実施の形態】
図１はこの発明の一実施形態としての液晶表示素子の要部の断面図を示したものである。この液晶表示素子では、ガラス基板３１上の画素回路部形成領域に画素電極３２およびこの画素電極３２に接続されたＮＭＯＳ薄膜トランジスタ３３が設けられ、ガラス基板３１上の周辺駆動回路部形成領域にＮＭＯＳ薄膜トランジスタ３４とＰＭＯＳ薄膜トランジスタ３５とからなるＣＭＯＳ薄膜トランジスタが設けられている。
【００１８】
各薄膜トランジスタ３３、３４、３５は、ガラス基板３１の上面に設けられた下地絶縁膜３６の上面の各所定の箇所にそれぞれ設けられたポリシリコン薄膜３７、３８、３９を備えている。この場合、ＮＭＯＳ薄膜トランジスタ３３、３４はＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造となっている。
【００１９】
すなわち、ＮＭＯＳ薄膜トランジスタ３３、３４のポリシリコン薄膜３７、３８の中央部は真性領域からなるチャネル領域３７ａ、３８ａとされ、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域３７ｂ、３８ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域３７ｃ、３８ｃとされ、さらにその両側はｎ型不純物低濃度領域からなるソース・ドレイン領域３７ｄ、３８ｄとされている。一方、ＰＭＯＳ薄膜トランジスタ３５のポリシリコン薄膜３９の中央部は真性領域からなるチャネル領域３９ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域３９ｂとされている。
【００２０】
ポリシリコン薄膜３７、３８、３９を含む下地絶縁膜３６の上面にはゲート絶縁膜４０が設けられている。各チャネル領域３７ａ、３８ａ、３９ａ上におけるゲート絶縁膜４０の各所定の箇所にはそれぞれゲート電極４１、４２、４３が設けられている。ゲート電極４１、４２、４３を含むゲート絶縁膜４０の上面には層間絶縁膜４４が設けられている。
【００２１】
ポリシリコン薄膜３７のソース・ドレイン領域３７ｃ上における層間絶縁膜４４およびゲート絶縁膜４０にはコンタクトホール４５が設けられている。ポリシリコン薄膜３８のソース・ドレイン領域３８ｃ上における層間絶縁膜４４およびゲート絶縁膜４０にはコンタクトホール４６が設けられている。ポリシリコン薄膜３９のソース・ドレイン領域３９ｂ上における層間絶縁膜４４およびゲート絶縁膜４０にはコンタクトホール４７が設けられている。
【００２２】
各コンタクトホール４５、４６、４７内およびその各近傍の層間絶縁膜４４の各上面にはそれぞれソース・ドレイン電極４８、４９、５０が設けられている。ソース・ドレイン電極４８、４９、５０を含む層間絶縁膜４４の上面には平坦化絶縁膜５１が設けられている。平坦化絶縁膜５１の上面の所定の箇所には画素電極３２が設けられている。画素電極３２は、平坦化絶縁膜５１の所定の箇所に設けられたコンタクトホール５２を介してＮＭＯＳ薄膜トランジスタ３３の一方のソース・ドレイン電極４８に接続されている。
【００２３】
次に、上記構成の液晶表示素子の製造方法の一例について説明する。まず、図２に示すように、ガラス基板３１の上面にプラズマＣＶＤ法により酸化シリコンなどからなる膜厚２０００Å程度の下地絶縁膜３６および膜厚５００Å程度の真性アモルファスシリコン薄膜５３を連続して成膜する。次に、真性アモルファスシリコン薄膜５３をエキシマレーザの照射によりポリシリコン化し、これにより得られた真性ポリシリコン薄膜をパターニングして、下地絶縁膜３６の上面の各所定の箇所にポリシリコン薄膜３７、３８、３９を形成する。
【００２４】
次に、図３に示すように、ポリシリコン薄膜３７、３８、３９を含む下地絶縁膜３６の上面にプラズマＣＶＤ法により酸化シリコンなどからなる膜厚１０００Å程度のゲート絶縁膜４０を成膜する。次に、ゲート絶縁膜４０の上面にスパッタ法により成膜されたモリブデンなどからなる膜厚３０００Å程度の金属膜をパターニングして、各ポリシリコン薄膜３７、３８、３９の中央部上におけるゲート絶縁膜４０の上面の各所定の箇所にゲート電極４１、４２、４３を形成する。
【００２５】
次に、各ゲート電極４１、４２、４３をマスクとしてｎ型不純物を低濃度で注入し、各ポリシリコン薄膜３７、３８、３９の各ゲート電極４１、４２、４３の両側における領域をｎ型不純物低濃度領域とする。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量３×１０１３ａｔｍ／ｃｍ２の条件で注入する。
【００２６】
次に、図４に示すように、ゲート電極４１、４２を含むゲート絶縁膜４０の上面に、ポリシリコン薄膜３９に対応する部分に開口部５４ａを有するレジストパターン５４を形成する。次に、レジストパターン５４およびゲート電極４３をマスクとしてｐ型不純物を高濃度で注入する。一例として、ボロンイオンを加速エネルギー３０ｋｅＶ、ドーズ量３×１０１５ａｔｍ／ｃｍ２の条件で注入する。すると、ポリシリコン薄膜３９のゲート電極４３下の領域は真性領域からなるチャネル領域３９ａとなり、その両側はｐ型不純高濃度物領域からなるソース・ドレイン領域３９ｂとなる。この後、レジストパターン５４を剥離する。
【００２７】
次に、図５に示すように、ゲート電極４１、４２、４３を含むゲート絶縁膜１０の上面にプラズマＣＶＤ法により酸化シリコンなどからなる膜厚４０００Å程度の層間絶縁膜４４を成膜する。次に、ポリシリコン薄膜３７、３８のｎ型不純物高濃度領域３７ｃ、３８ｃ形成領域およびポリシリコン薄膜３９のｐ型不純物高濃度領域３９ｂの中央部に対応する部分における層間絶縁膜４４およびゲート絶縁膜４０にコンタクトホール４５、４６、４７を形成する。
【００２８】
次に、層間絶縁膜４４などをマスクとしてｎ型不純物を高濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量１×１０１５ａｔｍ／ｃｍ２の条件で注入する。すると、ポリシリコン薄膜３７、３８のゲート電極４１、４２下の領域が真性領域からなるチャネル領域３７ａ、３８ａとなり、その両側かｎ型不純物低濃度領域からなるソース・ドレイン領域３７ｂ、３８ｂとなり、さらにその両側がｎ型不純物高濃度領域からなるソース・ドレイン領域３７ｃ、３８ｃとなり、さらにその両側がｎ型不純物低濃度領域からなるソース・ドレイン領域３７ｄ、３８ｄとなる。
【００２９】
ところで、ポリシリコン薄膜３９のｐ型不純高濃度物領域からなるソース・ドレイン領域３９ｂにもコンタクトホール４７を介してｎ型不純物が高濃度（ドーズ量１×１０１５ａｔｍ／ｃｍ２）に注入されるが、当該ソース・ドレイン領域３９ｂにはすでにその３倍の濃度（ドーズ量３×１０１５ａｔｍ／ｃｍ２）でｐ型不純物が注入されているため、当該ソース・ドレイン領域３９ｂはそのままｐ型不純高濃度物領域を維持する。この後、窒素ガス中で５００℃程度の温度で１時間程度のアニールを行い、注入不純物の活性化を行う。なお、この活性化は、後述するソース・ドレイン電極形成工程以後に行ってもよい。
【００３０】
次に、コンタクトホール４５、４６、４７内を含む層間絶縁膜４４の上面にスパッタ法により成膜されたモリブデンなどからなる膜厚５０００Å程度の金属膜をパターニングすることにより、図１に示すように、各コンタクトホール４５、４６、４７内およびその各近傍の層間絶縁膜４４の各上面にそれぞれソース・ドレイン電極４８、４９、５０を形成する。
【００３１】
次に、ソース・ドレイン電極４８、４９、５０を含む層間絶縁膜４４の上面にポリイミドなどの有機材料からなる膜厚１００００Å程度の平坦化絶縁膜５１を成膜する。次に、ＮＭＯＳ薄膜トランジスタ３３の一方のソース・ドレイン電極４８上における平坦化絶縁膜５１の所定の箇所にコンタクトホール５２を形成する。次に、平坦化絶縁膜２１の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯなどからなる膜厚５００Å程度の透明導電膜をパターニングすることにより、画素電極３２をコンタクトホール５２を介してＮＭＯＳ薄膜トランジスタ３３の一方のソース・ドレイン電極４８に接続させて形成する。かくして、図１に示す液晶表示素子が得られる。
【００３２】
以上のように、この薄膜トランジスタ装置の製造方法では、図３、図４および図５にそれぞれ示すように、不純物注入工程が３回であるが、そのうちの１回だけ不純物注入マスクとしてそれ専用のレジストパターン５４を用いている。すなわち、ＬＤＤ構造のＮＭＯＳ薄膜トランジスタ３３、３４のｎ型不純物高濃度領域３７ｃ、３８ｃを、図５に示すように、その上に設けられた層間絶縁膜４４およびゲート絶縁膜４０に形成されたソース・ドレイン電極接続用のコンタクトホール４５、４６を介してｎ型不純物を高濃度に注入して形成しているので、ソース・ドレイン電極接続用のコンタクトホール４５、４６を有する層間絶縁膜４４およびゲート絶縁膜４０を不純物注入マスクとして用いることにより、不純物注入マスクとしてのレジストパターンの形成を１回省略することができ、したがってその分だけ製造工程数を少なくすることができる。
【００３３】
そして、このようにして製造されたＬＤＤ構造のＮＭＯＳ薄膜トランジスタ３３、３４のｎ型不純物高濃度領域３７ｃ、３８ｃは、その上に設けられた層間絶縁膜４４およびゲート絶縁膜４０に形成されたソース・ドレイン電極接続用のコンタクトホール４４、４５に対応する位置に配置される。
【００３４】
なお、上記実施形態では、図３に示すように、ｎ型不純物を低濃度で注入した後に、図４に示すように、ｐ型不純物を高濃度で注入した場合について説明したが、これとは逆に、図４に示すように、ｐ型不純物を高濃度で注入した後に、図３に示すように、ｎ型不純物を低濃度で注入するようにしてもよい。
【００３５】
また、例えばリンイオンのイオン注入のドーズ量を１×１０１４ａｔｍ／ｃｍ２〜１×１０１６ａｔｍ／ｃｍ２とした場合、ボロンイオンのイオン注入のドーズ量はその２倍以上で２×１０１４ａｔｍ／ｃｍ２〜５×１０１６ａｔｍ／ｃｍ２としてもよい。
【００３６】
また、上記実施形態では、ＮＭＯＳ薄膜トランジスタをＬＤＤ構造とした場合で説明したが、これとは逆にＰＭＯＳ薄膜トランジスタをＬＤＤ構造とする場合にも適用可能である。
【００３７】
また、上記実施形態では、画素回路部の薄膜トランジスタをシングルゲート薄膜トランジスタとした場合について説明したが、これに限らず、２個の薄膜トランジスタを直列に接続したデュアルゲート薄膜トランジスタとしてもよい。さらに、この発明は、アクティブマトリクス型の液晶表示素子に限らず、アクティブマトリクス型の有機ＥＬ（エレクトロルミネセンス）表示素子などの他の素子にも幅広く適用することができる。
【００３８】
【発明の効果】
以上説明したように、この発明によれば、一導電型の薄膜トランジスタおよび他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に一導電型の不純物を低濃度に注入する工程と、他導電型の薄膜トランジスタのソース領域およびドレイン領域となる領域に他導電型の不純物を高濃度に注入する工程と、一導電型の薄膜トランジスタの少なくともソース領域およびドレイン領域の一方におけるチャネル領域との境界から離間した領域および他導電型の薄膜トランジスタのソース領域およびドレイン領域の所定領域に、一導電型の不純物を他導電型の不純物より小さい濃度で注入する工程とを含むことにより、製造工程数を少なくすることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態としての液晶表示素子の要部の断面図。
【図２】図１に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】従来の液晶表示素子の一例の一部の断面図。
【図７】図６に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【符号の説明】
３１　ガラス基板
３２　画素電極
３３、３４　ＮＭＯＳ薄膜トランジスタ
３５　ＰＭＯＳ薄膜トランジスタ
３６　下地絶縁膜
３７、３８、３９　ポリシリコン薄膜
４０　ゲート絶縁膜
４１、４２、４３　ゲート電極
４４　層間絶縁膜
４５、４６、４７　コンタクトホール
４８、４９、５０　ソース・ドレイン電極
５１　平坦化絶縁膜
５２　コンタクトホール
５４　レジストパターン
【図１】
2004056025.tif 000003
【図２】
2004056025.tif 000004
【図３】
2004056025.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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