(57)【要約】【課題】低雑音を維持しつつ高周波特性や直流対交流電力変換効率を改善するバリットダイオードを提供すること。【解決手段】バリットダイオードを構成している材料に化合物半導体を用い、ｎ＋−ＩｎＰ基板３０１の上に順に設けられたｎ＋−ＩｎＰからなるバッファー層３０２、ｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙからなるドリフト層、ｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層かｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層のうち少なくともいずれか一方の材料を含んむシートドープ層３０４、ｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙからなるキャリア注入層３０５、ｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓからなるコンタクト層３０６、下部電極３０７、上部電極３０８とを備えている。ドリフト層での飽和電子速度が高速化され、良好な雑音特性を維持しつつ高周波特性と出力特性とを同時かつ大幅に改善し得る。【選択図】  図３
2004179379.tif 000002
【特許請求の範囲】
【請求項１】
素子を構成している各部位がバッファ層、ドリフト層、シートドープ層、キャリア注入層、コンタクト層の積層によってなるバリットダイオードにおいて、前記各部位が化合物半導体によって構成され、各部位のバンドギャップエネルギー、伝導帯および価電子帯のバンド不連続量、不純物添加量が用途に応じた適切な値となるように設計されており、かつ各部位の膜厚をそれらの物理量に基づいた値と設定することによって構成されていることを特徴とするバリットダイオード。
【請求項２】
前記請求項１記載のバリットダイオードにおいて、
ｎ型不純物を含む化合物半導体基板上にｎ型不純物を含み、前記化合物半導体基板と格子整合している第１の化合物半導体層と
ｐ型不純物を含み、バンドギャップエネルギーが前記第１の化合物半導体より小さい第２の化合物半導体層で構成されるドリフト層と
ｐ型不純物を多量に含み、前記第２の化合物半導体層との電子親和力の差が０．２５ｅＶ以上であって前記第２の化合物半導体層よりバンドギャップエネルギーの大きい第３の化合物半導体層で構成されるシートドープ層と
ｐ型不純物を含み、前記第３の化合物半導体層よりバンドギャップエネルギーが小さい第４の化合物半導体層で構成されるキャリア注入層と
ｎ型不純物を含み、前記化合物半導体基板と格子整合している第５の化合物半導体層と
を順次積層することによって構成されていることを特徴とするバリットダイオード。
【請求項３】
前記請求項２記載のバリットダイオードにおいて、基板を構成している材料がＩｎＰであって、第１の化合物半導体層を構成している材料がＩｎＰ、Ｉｎ０．５３Ｇａ０．４７Ａｓ、Ｉｎ０．５２Ａｌ０．４８Ａｓのうちの少なくとも一つを使用して構成されていることを特徴とするバリットダイオード。
【請求項４】
前記請求項２から請求項３記載のバリットダイオードにおいて、第２の化合物半導体層を構成している材料がＩｎＰ基板に対して少なくともΔａ／ａの絶対値が５×１０−２以下となるように格子整合していることを特徴とするバリットダイオード。
【請求項５】
前記請求項２から請求項４のいずれかに記載のバリットダイオードにおいて、ドリフト層となっている第２の化合物半導体層を構成している材料が不純物密度８×１０１５ｃｍ−３以下のｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙであって、その膜厚ｄ［μｍ］が（数１）
（数１）０．０２５μｍ≦ｄ≦１μｍ
を満たすことを特徴とするバリットダイオード。
【請求項６】
前記請求項５記載のバリットダイオードにおいて、シートドープ層を構成している第３の化合物半導体層がＩｎＰ基板に対して少なくともΔａ／ａの絶対値が１×１０−２以下となるように格子整合していて、その歪みの方向は前記請求項４か請求項５のいずれかに記載の第２の化合物半導体層を構成している材料がＩｎＰ基板に対して持つ歪みとは逆方向の歪みであることを特徴とするバリットダイオード。
【請求項７】
前記請求項６記載のバリットダイオードにおいて、シートドープ層が８×１０１７ｃｍ−３以上の不純物を含んでおり、厚さ１６ｎｍであって、ＩｎＰ基板よりも格子定数が小さいｐ＋型ＩｎＧａＡｓＰ層かｐ＋型ＩｎＡｌＡｓＰ層
のうち少なくともいずれか一方の材料を含んで構成していることを特徴とするバリットダイオード。
【請求項８】
前記請求項７記載のバリットダイオードにおいて、シートドープ層を構成している第３の化合物半導体層が
ｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層であって、ｓ，ｔはそれぞれ（数３）（数４）を満たす化合物半導体層
（数３）１≧ｓ≧０．５３
（数４）０．８≧ｔ≧０
か
ｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層であって、ｕ，ｖはそれぞれ（数５）（数６）を満たす化合物半導体層
（数５）０．５２≧ｕ≧０．３
（数６）１≧ｖ≧０．５
のうち少なくともいずれか一方の材料を含んで構成されていることを特徴とするバリットダイオード。
【請求項９】
前記請求項８記載のバリットダイオードにおいて、シートドープ層を構成している第３の化合物半導体層がＩｎＰ基板に対して少なくともΔａ／ａの絶対値が１×１０−４以下となるように格子整合していることを特徴とするバリットダイオード。
【請求項１０】
前記請求項９記載のバリットダイオードにおいて、シートドープ層を構成している第３の化合物半導体層が
ｐ＋−ＩｎＰ層かｐ＋−Ｉｎ０．９Ａｌ０．１Ａｓ０．１５Ｐ０．８５
のうち少なくともいずれか一方の材料を含んで構成されていることを特徴とするバリットダイオード。
【請求項１１】
前記請求項１０記載のバリットダイオードにおいて、ドリフト層を構成している第２の化合物半導体層がＩｎＰ基板に対して少なくともΔａ／ａの絶対値が５×１０−４以下となるように格子整合していることを特徴とするバリットダイオード。
【請求項１２】
前記請求項１１記載のバリットダイオードにおいて、ドリフト層を構成している第２の化合物半導体層がｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙであって、ｘ，ｙはそれぞれ（数５）（数６）
（数５）０．７５≧ｘ≧０．５３
（数６）１≧ｙ≧０．８
を満たすことを特徴とするバリットダイオード。
【請求項１３】
前記請求項２から請求項１２のいずれかに記載のバリットダイオードにおいて、キャリア注入層を構成している第４の化合物半導体層が不純物濃度８×１０１５ｃｍ−３以下のｐ−−ＩｎｕＧａ１−ｕＡｓｖＰ１−ｖであって、ｕ，ｖはそれぞれ（数７）（数８）
（数７）１≧ｕ≧０．５３
（数８）０．８≧ｖ≧０
を満たしており、第５の化合物半導体層が不純物濃度８×１０１７ｃｍ−３以上のｐ＋−Ｉｎ０．５３Ｇａ０．４７Ａｓであることを特徴とするバリットダイオード。
【請求項１４】
前記請求項１３記載のバリットダイオードにおいて、キャリア注入層を構成している第４の化合物半導体層がＩｎＰ基板に対して少なくともΔａ／ａの絶対値が１×１０−３以下となるように格子整合していることを特徴とするインパットダイオード。
【請求項１５】
前記請求項１３記載のインパットダイオードにおいて、キャリア注入層を構成している第４の化合物半導体層がｐ−−Ｉｎ０．８Ｇａ０．２Ａｓ０．６Ｐ０．４であることを特徴とするインパットダイオード。
【請求項１６】
前記請求項２から請求項１５のいずれかに記載のバリットダイオードにおいて、ｎ型およびｐ型不純物がＳｉおよびＢｅかＣであることを特徴とするバリットダイオード。
【請求項１７】
前記請求項１記載のバリットダイオードがＳｉＧｅ（Ｃ）系の半導体材料で構成されていることを特徴とするバリットダイオード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高出力、高効率、広帯域を同時に実現するバリットダイオードに関するものである。
【０００２】
【従来の技術】
バリット（ＢＡＲＩＴＴ）という名前は”ＢＡＲｒｉｅｒ  Ｉｎｊｅｃｔｉｏｎ  Ｔｒａｎｓｉｔ  Ｔｉｍｅ”の略であり、このバリットダイオードは走行時間効果マイクロ波ダイオードである。マイクロ波発振を起こす機構は、逆方向にバイアスされた障壁を乗り越えて熱的に注入される少数キャリアの拡散、及び注入されたキャリアがドリフト領域を通過するための走行時間遅れによるものである。逆方向バイアスでの動作になるものの、なだれ領域による遅れがないために雑音特性に優れ、またデバイスの安定性も良い。このため局部発振器やドップラー・レーダーの検出器など電力を要しない多くの用途に限って用いられている。
【０００３】
現在、使用されているバリットダイオードの構造は図４（ａ）に示したような金属・半導体・金属の積層によるリーチ・スルー・ダイオードによって構成される。これは基本的には二つのショットキーダイオードを逆向きにつないだものである。熱平衡状態における電界分布は図４（ｂ）に示されている。デバイスに十分大きなバイアスが印加されると、電界はデバイスの全領域に及ぶ（図４（ｃ））。これに相当するバンド図が図４（ｄ）に示されている。このような状態では障壁（ｘＲの点にある）を越えて正孔が熱的に注入されることになる。注入された正孔はドリフト領域をｘＲから右端の金属電極まで横切る。金属電極に到達するのに必要な時間が走行時間遅れである。
【０００４】
最適なＢＡＲＲＩＴ構造が図５（ａ）に示されている。電荷の「クランプ」が注入点にある（図５（ｂ））。電荷の量と場所を適当に選ぶことにより、ドリフト領域をキャリアが飽和速度で走行するのに十分な電界を保ちながら、デバイスに印加する電圧を最小にすることができる。最適化されていない構造（図４（ｃ））ではｘＲ付近の電界は非常に低くなり、注入されたキャリアは飽和速度よりずっと低い速度で走行することになる。
【０００５】
ＢＡＲＲＩＴダイオードの大振幅動作が図６に示されている。電界ＥＲＴはリーチ・スルーする条件に相当している。デバイスはリーチ・スルーする電界ＥＲＴに相当する直流電圧ＶＲＴでバイアスされているものとする（図６（ａ））。ｔ＝０で交流電圧が印加される。この点は図６（ｅ）で点ａにより示されている。交流電圧が正になると注入された正孔は交流電圧とともに増加し、電圧が最大のときに注入された正孔もピークに達する（図６（ｂ））。言い換えれば注入されたキャリア密度は交流電圧と同相である。いったん注入されるとキャリアはドリフト領域を走行する（図６（ｃ）および図６（ｄ））。図６（ｆ）はπ／２の点で正孔が注入された場合の外部回路に流れる電流を示している。注入された電荷は３／４サイクルの間走行し負の電極に達する。これにより、動作周波数ｆはドリフト領域長Ｗを用いて
Ｗ／ｖｓ＝３／４（１／ｆ）
と表される。ここでｖｓは飽和速度である。
【０００６】
注入される正孔がは飽和速度（１×１０７ｃｍ／ｓ）で走行すると仮定し、ドリフト層を１μｍであるとした場合、このとき動作周波数ｆは
ｆ＝３×１０７［ｃｍ／ｓ］／（４×１０−４）［ｃｍ］
＝７．５×１０１０
＝７５ＧＨｚ
となり、３０ＧＨｚ以上のミリ波領域において低雑音、高安定性の素子が実現している。
【０００７】
【非特許文献１】
電気電子用語大辞典（オーム社）  １０６５ページ〜１０６６ページ
【特許文献１】
特開平５−６７８０５号公報
【特許文献２】
特開平５−２０６５０３号公報
【特許文献３】
特開２０００−７７７０６号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の素子は課題を有している。まず、上記構成のバリットダイオードが有する技術的課題について説明する。
【０００９】
前述したように、バリットダイオードの特徴の一つになだれ領域による遅れがないということが挙げられる。なだれ領域がないため、発振電力や効率が低くなってしまうという欠点があった。
【００１０】
本発明は、上記のような従来のバリットダイオードが有する欠点を解決し、低雑音特性を維持したまま出力を高くするとために高周波特性を改善し、同時に直流対交流電力変換効率を大幅に改善することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決する本発明に係るバリッドダイオードは、素子を構成している各部位がバッファ層、ドリフト層、シートドープ層、キャリア注入層、コンタクト層の積層によってなるバリットダイオードにおいて、前記各部位が化合物半導体によって構成され、各部位のバンドギャップエネルギー、伝導帯および価電子帯のバンド不連続量、不純物添加量が用途に応じた適切な値となるように設計されており、かつ各部位の膜厚をそれらの物理量に基づいた値と設定することによって構成されている。
【００１２】
【発明の実施の形態】
（実施例１）
本発明の第１の実施例について、図面を参照しながら説明する。
【００１３】
図１（ａ）は素子全体の構造図、図１（ｂ）は構造図に適合したエネルギーバンド図である。それらにおいて、１０１はｎ＋−ＩｎＰ基板、１０２はｎ＋−ＩｎＰバッファー層、１０３は不純物密度８×１０１５ｃｍ−３以下、厚さ２５ｎｍ〜１μｍであってＩｎＰ基板に格子整合しているｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層で、ｘ，ｙはそれぞれ（数１）（数２）を満たすものとする。
【００１４】
（数１）０．７５≧ｘ≧０．５３
（数２）１≧ｙ≧０．８
１０４は不純物密度８×１０１７ｃｍ−３以上、厚さ１６ｎｍであってＩｎＰ基板に格子整合しているｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層で、ｓ，ｔはそれぞれ（数３）（数４）を満たす化合物半導体層
（数３）１≧ｓ≧０．５３
（数４）０．８≧ｔ≧０
か
ｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層で、ｕ，ｖはそれぞれ（数５）（数６）を満たす化合物半導体層
（数５）０．５２≧ｕ≧０．３
（数６）１≧ｖ≧０．５
のうち少なくともいずれか一方の材料を含んで構成しているシートドープ層、１０５は不純物密度８×１０１５ｃｍ−３以下、厚さ２５ｎｍ〜０．３μｍであってＩｎＰ基板に格子整合しているｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙキャリア注入層で、ｘ，ｙはそれぞれ（数１）（数２）を満たすものとする。
【００１５】
（数１）０．７５≧ｘ≧０．５３
（数２）１≧ｙ≧０．８
１０６は不純物密度１×１０１８ｃｍ−３，厚さ１００ｎｍのｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓ層コンタクト層、１０７はＡｕＧｅＮｉ上部電極、１０８はＡｕＧｅＮｉ下部電極である。なお、ＡｕＧｅＮｉ上部電極１０７とＡｕＧｅＮｉ下部電極１０８は金属蒸着とフォトプロセスによって構成するが、その他の化合物半導体材料で構成されている部位は、エッチングを施したｎ＋−ＩｎＰ基板１０１上にガスソースＭＢＥ法または有機金属化学気相成長法によってエピタキシャル成長することによって順次積層される。
【００１６】
以上のような構成において、図面右側に正の電圧をかけたときの素子内部での電界分布を示したものが図１（ｄ）である。従来の実施例にて前述したように、この状態では電界がデバイスの全領域に及ぶ。キャリア注入層１０５側には順方向バイアスがかかり、順方向バイアスのため、その大きさは小さい。このときｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓコンタクト層１０６からｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙキャリア注入層１０５、さらにはシートドープ層１０４に向かって電子が注入されてくる。キャリア注入層１０５の膜厚は２５ｎｍ〜０．３μｍ、移動度は５０００ｃｍ２／Ｖ・ｓ、キャリア濃度を１×１０１６ｃｍ−３とすると順方向バイアスは１ｍＶ程度しかかからず、電界の大きさはたかだか１００Ｖ／ｃｍ以下となる。このとき注入される電子の速度は飽和速度よりも低く、５×１０５ｃｍ／ｓで走行することになる。
【００１７】
一方、ドリフト層１０３側には逆方向バイアスがかかっているので、ｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層１０３に電界がもっとも集中する。ドリフト層１０３の膜厚は２５ｎｍ〜１μｍ、移動度は１００００ｃｍ２／Ｖ・ｓ、キャリア濃度を１×１０１５ｃｍ−３とすると電界が１×１０５Ｖ／ｃｍ程度かかっているので電子は飽和速度（３×１０１７ｃｍ／Ｖ）で走行することになる。
【００１８】
熱平衡状態における電解分布は図１（ｃ）に示されている。デバイスに十分大きなバイアスが印加されると、電界はデバイスの全領域に及ぶ（図１（ｄ））。これに相当するバンド図を図１（ｂ）に示したが、このような状態では注入された電子はシートドープ層１０４を越えてドリフト層１０３に注入されることになる。注入された電子はドリフト領域をｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層１０３と、ｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層かｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層のうち少なくともいずれか一方の材料を含んで構成しているシートドープ層１０４との界面から右端の金属電極１０８まで横切る。金属電極に到達するのに必要な時間が走行時間遅れである。ドリフト領域をキャリアが飽和速度で走行するのに十分な電界を保ちながら、デバイスに印加する電圧を最小にすることができる。
【００１９】
ＢＡＲＲＩＴダイオードの大振幅動作を従来例における図６で示したが、ここでも同様な動作が行われる。これを本実施例の条件にあてはめて簡単に以下で示す。デバイスがリーチ・スルーする電界ＥＲＴに相当する直流電圧ＶＲＴでバイアスされているときにｔ＝０で交流電圧が印加される。交流電圧が下部電極１０８側の電位が高い状態、すなわち正になると注入された電子は交流電圧とともに増加し、電圧が最大のときに注入された電子もピークに達する。言い換えれば注入されたキャリア密度は交流電圧と同相である。いったん注入されるとキャリアはドリフト領域を走行する。注入された電荷は３／４サイクルの間走行し下部電極１０８に達する。これにより、超高周波領域での発振が実現する。
【００２０】
動作周波数ｆはドリフト領域長Ｗを用いて
Ｗ／ｖｓ＝３／４（１／ｆ）
と表される。ここでｖｓは飽和速度である。
【００２１】
注入される電子は飽和速度（３×１０７ｃｍ／ｓ）で走行し、ドリフト層を０．２μｍであるとした場合、このとき動作周波数ｆは
ｆ＝３×３×１０７［ｃｍ／ｓ］／（４×０．２×１０−４）［ｃｍ］
＝１．１２５×１０１２
＝１．１２５ＴＨｚ
となり、テラヘルツ領域の超高周波領域で低雑音、高安定性の素子が実現する。この広帯域化というのは、出力対周波数特性において、周波数が高くなるほど出力が低下していくものであるので帯域を広くしていくことは同時に低域および中域での出力が高くなっていることに等しい。従来の実施例で試算される帯域はたかだか７５ＧＨｚであったのに対し、本実施形態での試算が１ＴＨｚを越えていることからすれば出力特性が大幅に改善されていることは明白である。
【００２２】
この値はあくまでも一例であり、ｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層１０３の膜厚を薄くすればそれだけ高速化が図れる。
【００２３】
以上によって、低雑音性と高安定性を維持したまま超高周波動作ができ、出力特性をも大幅に改善したバリットダイオードが実現する。
【００２４】
（実施例２）
本発明の第２の実施例について、図面を参照しながら説明する。
【００２５】
図２（ａ）は素子全体の構造図、図２（ｂ）は構造図に適合したエネルギーバンド図である。それらにおいて、２０１はｎ＋−ＩｎＰ基板、２０２はｎ＋−ＩｎＰバッファー層、２０３は不純物密度８×１０１５ｃｍ−３以下、厚さ２５ｎｍ〜１μｍのｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層であって、ｘ，ｙはそれぞれ（数１）（数２）を満たすものとする。
【００２６】
（数１）０．８５≧ｘ≧０．５３
（数２）１≧ｙ≧０．６
２０４は不純物密度８×１０１７ｃｍ−３以上、厚さ１６ｎｍのｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層であって、ｓ，ｔはそれぞれ（数３）（数４）を満たす化合物半導体層
（数３）１≧ｓ≧０．５３
（数４）０．８≧ｔ≧０
か
ｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層で、ｕ，ｖはそれぞれ（数５）（数６）を満たす化合物半導体層
（数５）０．５２≧ｕ≧０．３
（数６）１≧ｖ≧０．５
のうち少なくともいずれか一方の材料を含んで構成しているシートドープ層、２０５は不純物密度８×１０１５ｃｍ−３以下、厚さ２５ｎｍ〜０．３μｍであってＩｎＰ基板に格子整合しているｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙキャリア注入層で、ｘ，ｙはそれぞれ（数１）（数２）を満たすものとする。
【００２７】
（数１）０．７５≧ｘ≧０．５３
（数２）１≧ｙ≧０．８
２０６は不純物密度１×１０１８ｃｍ−３，厚さ１００ｎｍのｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓ層コンタクト層、２０７はＡｕＧｅＮｉ上部電極、２０８はＡｕＧｅＮｉ下部電極である。なお、ＡｕＧｅＮｉ上部電極２０７とＡｕＧｅＮｉ下部電極２０８は金属蒸着とフォトプロセスによって構成するが、その他の化合物半導体材料で構成されている部位は、エッチングを施したｎ＋−ＩｎＰ基板２０１上にガスソースＭＢＥ法または有機金属化学気相成長法によってエピタキシャル成長することによって順次積層される。
【００２８】
以上のような構成において、図面右側に正の電圧をかけたときの素子内部での電界分布を示したものが図２（ｄ）である。本発明第１の実施例にて前述したように、この状態では電界がデバイスの全領域に及ぶ。キャリア注入層１０５側には順方向バイアスがかかり、順方向バイアスのため、その大きさは小さい。このときｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓコンタクト層２０６からｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙキャリア注入層１０５、さらにはシートドープ層２０４に向かって電子が注入されてくる。キャリア注入層２０５の膜厚は２５ｎｍ〜０．３μｍ、移動度は５０００ｃｍ２／Ｖ・ｓ、キャリア濃度を１×１０１６ｃｍ−３とすると順方向バイアスは１ｍＶ程度しかかからず、電界の大きさはたかだか１００Ｖ／ｃｍ以下となる。このとき注入される電子の速度は飽和速度よりも低く、５×１０５ｃｍ／ｓで走行することになる。
【００２９】
一方、ドリフト層２０３側には逆方向バイアスがかかっているので、ｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層２０３に電界がもっとも集中する。ドリフト層２０３の膜厚は２５ｎｍ〜１μｍ、移動度は１００００ｃｍ２／Ｖ・ｓ、キャリア濃度を１×１０１５ｃｍ−３とすると電界が１×１０５Ｖ／ｃｍ程度かかっているので電子は飽和速度（３×１０１７ｃｍ／Ｖ）で走行することになる。
【００３０】
熱平衡状態における電解分布は図２（ｃ）に示されている。デバイスに十分大きなバイアスが印加されると、電界はデバイスの全領域に及ぶ（図２（ｄ））。これに相当するバンド図を図２（ｂ）に示したが、このような状態では注入された電子はシートドープ層を越えてドリフト層２０３に注入されることになる。注入された電子はドリフト領域をｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層２０３と、ｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層かｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層のうち少なくともいずれか一方の材料を含んで構成しているシートドープ層２０４との界面から右端の金属電極２０８まで横切る。金属電極に到達するのに必要な時間が走行時間遅れである。ドリフト領域をキャリアが飽和速度で走行するのに十分な電界を保ちながら、デバイスに印加する電圧を最小にすることができる。
【００３１】
ＢＡＲＲＩＴダイオードの大振幅動作を従来例における図６で示したが、ここでも同様な動作が行われる。これを本実施例の条件に当てはめて簡単に以下で示す。デバイスがリーチ・スルーする電界ＥＲＴに相当する直流電圧ＶＲＴでバイアスされているときにｔ＝０で交流電圧が印加される。交流電圧が下部電極２０８側の電位が高い状態、すなわち正になると注入された電子は交流電圧とともに増加し、電圧が最大のときに注入された電子もピークに達する。言い換えれば注入されたキャリア密度は交流電圧と同相である。いったん注入されるとキャリアはドリフト領域を走行する。注入された電荷は３／４サイクルの間走行し下部電極２０８に達する。
【００３２】
本実施例が第１の実施例と異なっているのはｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層２０３が必ずしもＩｎＰ基板２０１に格子整合していないということであって、第１の実施例に比べてＩｎの組成が多くなるように設定していることである。このようにＩｎの組成を多くしておくとｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙ層内の電子有効質量が軽くなるため移動度が高まるとともに飽和電子速度も４×１０７ｃｍ／ｓに向上する。格子整合状態での飽和電子速度が３×１０７ｃｍ／ｓであることからすると単純にその速度が１．３倍となることから本発明第２の実施形態による動作周波数ｆは１．５ＴＨｚとなり、より高速なテラヘルツ領域で低雑音、高安定性の素子が実現する。この広帯域化というのは、出力対周波数特性において、周波数が高くなるほど出力が低下していくものであるので帯域を広くしていくことは同時に低域および中域での出力が高くなっていることに等しい。従来の実施例で試算される帯域はたかだか７５ＧＨｚであったのに対し、本実施形態での試算が１ＴＨｚを越えていることからすれば出力特性が大幅に改善されていることは明白である。
【００３３】
この値はあくまでも一例であり、ｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層２０３の膜厚を薄くすればそれだけ高速化が図れる。
【００３４】
以上によって、低雑音性と高安定性を維持したまま超高周波動作ができ、出力特性をも大幅に改善したバリットダイオードが実現する。
【００３５】
（実施例３）
本発明の第３の実施例について、図面を参照しながら説明する。
【００３６】
図３（ａ）は素子全体の構造図、図３（ｂ）は構造図に適合したエネルギーバンド図である。それらにおいて、３０１はｎ＋−ＩｎＰ基板、３０２はｎ＋−ＩｎＰバッファー層、３０３は不純物密度８×１０１５ｃｍ−３以下、厚さ２５ｎｍ〜１μｍのｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層であって、ｘ，ｙはそれぞれ（数１）（数２）を満たすものとする。
【００３７】
（数１）０．８５≧ｘ≧０．５３
（数２）１≧ｙ≧０．６
３０４は不純物密度８×１０１７ｃｍ−３以上、厚さ１６ｎｍであってＩｎＰ基板よりも格子定数が小さいｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層かｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層
のうち少なくともいずれか一方の材料を含んで構成しているシートドープ層、３０５は不純物密度８×１０１５ｃｍ−３以下、厚さ２５ｎｍ〜０．３μｍであってＩｎＰ基板に格子整合しているｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙキャリア注入層で、ｘ，ｙはそれぞれ（数１）（数２）を満たすものとする。
【００３８】
（数１）０．７５≧ｘ≧０．５３
（数２）１≧ｙ≧０．８
３０６は不純物密度１×１０１８ｃｍ−３，厚さ１００ｎｍのｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓ層コンタクト層、３０７はＡｕＧｅＮｉ上部電極、３０８はＡｕＧｅＮｉ下部電極である。なお、ＡｕＧｅＮｉ上部電極３０７とＡｕＧｅＮｉ下部電極３０８は金属蒸着とフォトプロセスによって構成するが、その他の化合物半導体材料で構成されている部位は、エッチングを施したｎ＋−ＩｎＰ基板３０１上にガスソースＭＢＥ法または有機金属化学気相成長法によってエピタキシャル成長することによって順次積層される。
【００３９】
以上のような構成において、図面右側に正の電圧をかけたときの素子内部での電界分布を示したものが図３（ｄ）である。本発明第１の実施例にて前述したように、この状態では電界がデバイスの全領域に及ぶ。キャリア注入層３０５側には順方向バイアスがかかり、順方向バイアスのため、その大きさは小さい。このときｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓコンタクト層３０６からｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙキャリア注入層３０５、さらにはシートドープ層３０４に向かって電子が注入されてくる。キャリア注入層３０５の膜厚は２５ｎｍ〜０．３μｍ、移動度は５０００ｃｍ２／Ｖ・ｓ、キャリア濃度を１×１０１６ｃｍ−３とすると順方向バイアスは１ｍＶ程度しかかからず、電界の大きさはたかだか１００Ｖ／ｃｍ以下となる。このとき注入される電子の速度は飽和速度よりも低く、５×１０５ｃｍ／ｓで走行することになる。
【００４０】
一方、ドリフト層３０３側には逆方向バイアスがかかっているので、ｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層３０３に電界がもっとも集中する。ドリフト層３０３の膜厚は２５ｎｍ〜１μｍ、移動度は１００００ｃｍ２／Ｖ・ｓ、キャリア濃度を１×１０１５ｃｍ−３とすると電界が１×１０５Ｖ／ｃｍ程度かかっているので電子は飽和速度（３×１０１７ｃｍ／Ｖ）で走行することになる。
【００４１】
熱平衡状態における電解分布は図３（ｃ）に示されている。デバイスに十分大きなバイアスが印加されると、電界はデバイスの全領域に及ぶ（図３（ｄ））。これに相当するバンド図を図３（ｂ）に示したが、このような状態では注入された電子はシートドープ層を越えてドリフト層３０３に注入されることになる。注入された電子はドリフト領域をｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層３０３と、ｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層かｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層のうち少なくともいずれか一方の材料を含んで構成しているシートドープ層３０４との界面から右端の金属電極３０８まで横切る。金属電極に到達するのに必要な時間が走行時間遅れである。ドリフト領域をキャリアが飽和速度で走行するのに十分な電界を保ちながら、デバイスに印加する電圧を最小にすることができる。
【００４２】
ＢＡＲＲＩＴダイオードの大振幅動作を従来例における図６で示したが、ここでも同様な動作が行われる。これを本実施例の条件に当てはめて簡単に以下で示す。デバイスがリーチ・スルーする電界ＥＲＴに相当する直流電圧ＶＲＴでバイアスされているときにｔ＝０で交流電圧が印加される。交流電圧が下部電極３０８側の電位が高い状態、すなわち正になると注入された電子は交流電圧とともに増加し、電圧が最大のときに注入された電子もピークに達する。言い換えれば注入されたキャリア密度は交流電圧と同相である。いったん注入されるとキャリアはドリフト領域を走行する。注入された電荷は３／４サイクルの間走行し下部電極３０８に達する。
【００４３】
本実施例が第１の実施例および第２の実施例と異なっているのはｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層３０３が必ずしもＩｎＰ基板３０１に格子整合しておらず、その格子定数がＩｎＰ基板３０１よりも大きいという条件の下でシートドープ層３０４がＩｎＰ基板３０１よりも格子定数の小さい材料で構成されているということである。Ｉｎの組成を多くし、格子定数がＩｎＰ基板３０１より大きくしてあるｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙ層はその内部の電子有効質量が軽くなるため移動度が高まるとともに飽和電子速度も４×１０７ｃｍ／ｓに向上する一方で歪みが強くかかっているため結晶成長中に転位などの欠陥が発生しやすい。そこで本発明第３の実施形態のようにシートドープ層３０４をＩｎＰ基板よりも小さな格子定数、すなわちｐ−型ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層とは逆方向の歪をシートドープ層３０４に与えることで結晶成長中に起きやすい転位などの欠陥発生を抑える効果を持つ。
【００４４】
以上によって、低雑音性と高安定性を維持したまま超高周波動作ができ、同時に出力特性も大幅に改善したバリットダイオードが実現する。
【００４５】
【発明の効果】
以上説明したように、雑音特性において優れているものの高周波特性に劣るバリットダイオードにおいて、材料を化合物半導体とし、ドリフト領域に飽和電子速度の高い材料を用い、かつ歪みの導入や歪み導入の最適化を図ることによって高周波特性を大幅に改善し、同時に出力特性も大幅に改善されたテラヘルツオーダーの超高速デバイスを実現する。さらに、ドリフト層の膜厚を薄くし、ドープレベルを最適化することによって、さらなる高速応答、低雑音化が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施例にかかるバリットダイオードの構造図
【図２】本発明の第２の実施例にかかるバリットダイオードの構造図
【図３】本発明の第３の実施例にかかるバリットダイオードの構造図
【図４】従来技術によるＩＭＰＡＴＴダイオードの構造図
【図５】従来技術によるＩＭＰＡＴＴダイオードの構造図
【図６】従来技術によるＩＭＰＡＴＴダイオードの動作原理図
【符号の説明】
１０１  ｎ＋−ＩｎＰ基板
１０２  ｎ＋−ＩｎＰバッファー層
１０３  ｐ−−ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層
１０４  ｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層かｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層のうち少なくともいずれか一方の材料を含んで構成しているシートドープ層
１０５  ｐ−−ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙキャリア注入層
１０６  ｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓ層コンタクト層
１０７  ＡｕＧｅＮｉ上部電極
１０８  ＡｕＧｅＮｉ下部電極
２０１  ｎ＋−ＩｎＰ基板
２０２  ｎ＋−ＩｎＰバッファー層
２０３  ｐ−−ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層
２０４  ｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層かｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層のうち少なくともいずれか一方の材料を含んで構成しているシートドープ層
２０５  ｐ−−ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙキャリア注入層
２０６  ｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓ層コンタクト層
２０７  ＡｕＧｅＮｉ上部電極
２０８  ＡｕＧｅＮｉ下部電極
３０１  ｎ＋−ＩｎＰ基板
３０２  ｎ＋−ＩｎＰバッファー層
３０３  ｐ−−ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙドリフト層
３０４  ｐ＋−ＩｎｓＧａ１−ｓＡｓｔＰ１−ｔ層かｐ＋−ＩｎｕＡｌ１−ｕＡｓｖＰ１−ｖ層のうち少なくともいずれか一方の材料を含んで構成しているシートドープ層
３０５  ｐ−−ＩｎｘＧａ１−ｘＡｓｙＰ１−ｙキャリア注入層
３０６  ｎ＋−Ｉｎ０．４７Ｇａ０．５３Ａｓ層コンタクト層
３０７  ＡｕＧｅＮｉ上部電極
３０８  ＡｕＧｅＮｉ下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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