(57)【要約】【課題】フローティングゲート電極とコントロールゲートとを有する半導体装置において、低消費電流化を実現し得るとともに、低コスト化を実現し得る半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０内に形成された第１導電型の第１のウェル１４と、第１のウェル内に形成された第２導電型の第２のウェル１６と、第２のウェル内に形成された第１導電型の不純物領域より成るコントロールゲート１８と；第１のウェルの外側に、チャネル領域２５を挟むように形成された第１の不純物拡散層２６及び第２の不純物拡散層３３と；チャネル領域上及びコントロールゲート上に、ゲート絶縁膜２４を介して形成されたフローティングゲート電極２０とを有するトランジスタ４０を有している。【選択図】  図１
2004200553.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１導電型の第１のウェルと、
前記第１のウェル内に形成された第２導電型の第２のウェルと、
前記第２のウェル内に形成された第１導電型の不純物領域より成るコントロールゲートと；前記第１のウェルの外側に、チャネル領域を挟むように形成された第１の不純物拡散層及び第２の不純物拡散層と；前記チャネル領域上及び前記コントロールゲート上に、ゲート絶縁膜を介して形成されたフローティングゲート電極とを有するトランジスタと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記チャネル領域と前記フローティングゲート電極との間に存在する前記ゲート絶縁膜においてキャリアをトンネルさせることにより、前記フローティングゲート電極に対する情報の書き込み及び消去が行われる
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記コントロールゲートと前記フローティングゲート電極とが対向する領域である第１の領域の面積は、前記チャネル領域と前記フローティングゲートとが対向する領域である第２の領域の面積より大きい
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記チャネル領域と前記フローティングゲート電極との間に存在する前記ゲート絶縁膜の膜厚は、前記コントロールゲートと前記フローティングゲート電極との間に存在する前記ゲート絶縁膜の膜厚より薄い
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記半導体基板上に他のゲート絶縁膜を介して形成されたゲート電極を有する他のトランジスタを更に有し、
前記他のトランジスタの前記ゲート電極と前記半導体基板との間に存在する前記他のゲート絶縁膜の膜厚は、前記チャネル領域と前記フローティングゲート電極との間に存在する前記ゲート絶縁膜の膜厚より厚い
ことを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記フローティングゲート電極と同一の層を用いて形成されたゲート電極を有する他のトランジスタを更に有し、
前記フローティングゲート電極に導入されているドーパント不純物の濃度が、前記他のトランジスタの前記ゲート電極に導入されているドーパント不純物の濃度より低い
ことを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置において、
前記第１の不純物拡散層の前記フローティングゲート電極側の縁部におけるキャリア濃度が、前記第２の不純物拡散層の前記フローティングゲート電極側の縁部におけるキャリア濃度より高い
ことを特徴とする半導体装置。
【請求項８】
コントロールゲートとフローティングゲート電極とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板内に第１導電型の不純物領域より成る第１のウェルを形成する工程と、
前記第１のウェル内に第２導電型の不純物領域より成る第２のウェルを形成する工程と、
前記第２のウェル内に第１導電型の不純物領域より成るコントロールゲートを形成する工程と、
前記コントロールゲート上を含む前記半導体基板上に、ゲート絶縁膜を介してフローティングゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記フローティングゲート電極を形成する工程では、前記フローティングゲート電極と同一の層を用いて他のトランジスタのゲート電極を更に形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９記載の半導体装置の製造方法において、
前記フローティングゲート電極を形成する工程では、上面が絶縁膜により覆われた前記フローティングゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にコントロールゲートとフローティングゲート電極とを有するトランジスタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
代表的な半導体記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭは、１つのＭＩＳＦＥＴと１つのキャパシタとから成る１メモリセルに、１ビットの情報を記憶する半導体記憶装置である。ＤＲＡＭにおいては、メモリセルの微細化及び大容量化が進んでいるが、更なる大容量化を図ることが可能な半導体記憶装置が待望されている。
【０００３】
更なる大容量化を図ることが可能な半導体装置として、フラッシュメモリが注目されている。フラッシュメモリは、１つのＭＩＳＦＥＴのみにより１つのメモリセルを構成するため、大容量化に適している。
【０００４】
従来の半導体装置を図２８を用いて説明する。図２８は、従来の半導体装置を示す断面図である。
【０００５】
図２８に示すように、半導体基板２１０表面には、素子領域を画定する素子分離領域２１２が形成されている。半導体基板２１０上には、ゲート絶縁膜２２４を介してフローティングゲート電極２２０が形成されている。フローティングゲート電極２２０上には、絶縁膜２２１を介してコントロールゲート電極２１８が形成されている。フローティングゲート電極２２０及びコントロールゲート電極２１８の側壁部分には、サイドウォール絶縁膜２３４が形成されている。側壁部分にサイドウォール絶縁膜２３４が形成されたフローティングゲート電極２２０及びコントロールゲート電極２１８の両側の半導体基板２１０内には、ソース／ドレイン領域２３２が形成されている。こうして、従来のフラッシュメモリ、即ち、従来の半導体装置が構成されていた。
【０００６】
このような半導体装置では、フローティングゲート電極２２０にキャリアを注入することにより、情報を記憶することができる。フローティングゲート電極２２０にキャリアを注入する際には、ソース領域２３２とドレイン領域２３２との間のチャネル領域にホットキャリアを発生させるとともに、チャネル領域とコントロールゲート電極２１８との間に電圧を印加する。チャネル領域とコントロールゲート電極２１８との間に電圧を印加すると、ホットキャリアがフローティングゲート電極２２０内に注入される。こうして、フローティングゲート電極２２０内に情報が記憶される。
【０００７】
【特許文献１】
特開２００２−１５５８７号公報
【特許文献２】
特開平５−５５６０２号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、メモリ用のトランジスタ２４０を形成する際に、フローティングゲート電極２２０上にコントロールゲート電極２１８を積層するため、周辺部やセレクト部のトランジスタとメモリ用のトランジスタ２４０とを別個の製造プロセスで形成しなければならなかった。このため、製造工程が多くなり、低コスト化における阻害要因となっていた。また、従来の半導体装置では、ホットキャリアをフローティングゲート電極２２０内に注入するため、消費電流が大きかった。
【０００９】
本発明の目的は、フローティングゲート電極とコントロールゲートとを有する半導体装置において、低消費電流化を実現し得るとともに、低コスト化を実現し得る半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、半導体基板内に形成された第１導電型の第１のウェルと、前記第１のウェル内に形成された第２導電型の第２のウェルと、前記第２のウェル内に形成された第１導電型の不純物領域より成るコントロールゲートと；前記第１のウェルの外側に、チャネル領域を挟むように形成された第１の不純物拡散層及び第２の不純物拡散層と；前記チャネル領域上及び前記コントロールゲート上に、ゲート絶縁膜を介して形成されたフローティングゲート電極とを有するトランジスタとを有することを特徴とする半導体装置により達成される。
【００１１】
また、上記目的は、コントロールゲートとフローティングゲート電極とを有するトランジスタを有する半導体装置の製造方法であって、半導体基板内に第１導電型の不純物領域より成る第１のウェルを形成する工程と、前記第１のウェル内に第２導電型の不純物領域より成る第２のウェルを形成する工程と、前記第２のウェル内に第１導電型の不純物領域より成るコントロールゲートを形成する工程と、前記コントロールゲート上を含む前記半導体基板上に、ゲート絶縁膜を介してフローティングゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１２】
【発明の実施の形態】
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図２７を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１（ａ）は、図２のＡ−Ａ′線断面図である。図１（ｂ）は、図２のＢ−Ｂ′線断面図である。図３は、本実施形態による半導体装置を示す回路図である。図４は、本実施形態による半導体装置の動作原理を示す断面図である。
【００１３】
まず、本実施形態による半導体装置のメモリ用のトランジスタについて図１乃至図４を用いて説明する。
【００１４】
図１（ｂ）における紙面左側の領域は、セレクト用のトランジスタが形成される領域６であり、図１（ｂ）における紙面右側の領域は、メモリ用のトランジスタが成される領域８である。
【００１５】
図１（ａ）に示すように、半導体基板１０の表面には、素子領域を画定する素子分離領域１２が形成されている。
【００１６】
図１（ａ）における紙面右側の領域には、ｎ形ウェル１４が形成されている。ｎ形ウェル１４は、ｎ形のドーパント不純物を導入することにより形成されている。
【００１７】
ｎ形ウェル１４内には、ｐ形ウェル１６が形成されている。ｐ形ウェル１６は、ｐ形のドーパント不純物をｎ形ウェル１４内に導入することにより形成されている。
【００１８】
ｐ形ウェル１６内には、コントロールゲート１８が形成されている。コントロールゲート１８は、ｎ形のドーパント不純物をｐ形ウェル１６内に導入することにより形成されている。
【００１９】
ｎ形ウェル１４と、ｐ形ウェル１６と、コントロールゲート１８とにより、いわゆるトリプルウェルが構成されている。本実施形態で、このようなトリプルウェル構造を採用しているのは、以下のような理由によるものである。
【００２０】
即ち、本実施形態では、後述するように、フローティングゲート電極２０に書き込まれた情報を消去する際には、コントロールゲート１８に負の電圧を印加するが、単にコントロールゲート１８に負の電圧を印加した場合には、順方向電圧であるため、大きな電流が流れてしまい、消費電流の増加を招いてしまう。そこで、コントロールゲート１８に負の電圧を印加する際に、ｐ形ウェル１６にも同様の負の電圧を印加することにより、消費電流の増加を防止している。ところが、ｎ形ウェル１４を形成することなく、単にコントロールゲート１８とｐ形ウェル１６とに負の電圧を印加した場合には、他の領域に電気的な影響を及ぼしてしまうこととなる。そこで、本実施形態では、半導体基板１０とｐ形ウェル１６とを電気的に分離すべく、ｎ形ウェル１４を形成している。ｎ形ウェル１４によりｐ形ウェル１６と半導体基板１０とが電気的に分離されているため、特段の問題を生ずることなく、低い消費電流で、フローティングゲート２０に対して情報の書き込みや消去を行うことが可能となる。
【００２１】
また、図１（ａ）の紙面左側の領域には、ｐ形ウェル２２が形成されている。
【００２２】
また、図１（ａ）の紙面左側の領域及びセレクト用トランジスタが形成される領域６（図１（ｂ）参照）における半導体基板１０内には、しきい値電圧制御層２３が形成されている。しきい値電圧制御層２３は、半導体基板１０内にｐ形のドーパント不純物を導入することにより形成されている。
【００２３】
半導体基板１０上には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４としては、例えばシリコン酸化膜が用いられている。
【００２４】
ゲート絶縁膜２４上には、フローティングゲート電極２０が形成されている。
【００２５】
図１（ａ）の紙面左側の領域におけるゲート絶縁膜２４の膜厚、即ち、チャネル領域２５とフローティングゲート電極２０との間に存在するゲート絶縁膜２４の膜厚は、例えば１０ｎｍ程度と比較的薄く設定されている。チャネル領域２５とフローティングゲート電極２０との間に存在するゲート絶縁膜２４の膜厚を比較的薄く設定しているのは、チャネル領域２５とフローティングゲート電極２０との間に存在するゲート絶縁膜２４においてキャリアをトンネルさせることにより、フローティングゲート電極２０に対して情報の書き込みや消去を行うためである。
【００２６】
図１（ａ）の紙面右側の領域における絶縁膜２４の膜厚、即ち、コントロールゲート１８とフローティングゲート電極２０との間の膜厚は、例えば３０ｎｍ程度と比較的厚く設定されている。コントロールゲート１８とフローティングゲート電極２０との間に存在するゲート絶縁膜２４の膜厚を比較的厚く設定しているのは、フローティングゲート電極２０とコントロールゲート１８との間における耐圧を十分に確保することにより、信頼性を向上するためである。また、フローティングゲート電極２０に蓄積されるキャリアが、ゲート絶縁膜２４を介してリークしてしまうのを防止するためである。
【００２７】
フローティングゲート電極２０は、ドーパント不純物が導入されたポリシリコン膜より成るものである。フローティングゲート電極２０中には、例えば膜厚４００ｎｍのポリシリコン膜より成るテストピースにおいて抵抗値が例えば１５０Ω／□となるような条件で、ドーパント不純物が導入されている。
【００２８】
フローティングゲート電極２０に導入されているドーパント不純物の濃度は、セレクト用のトランジスタのゲート電極２８に導入されているドーパント不純物の濃度より、低く設定されている。本実施形態で、フローティングゲート電極２０に導入するドーパント不純物の濃度を低く設定しているのは、フローティングゲート電極２０に蓄積されるキャリアが薄いゲート絶縁膜２４を介してフローティングゲート電極２０の外部にリークしてしまうのを防止するためである。即ち、フローティングゲート電極２０中に高濃度にドーパント不純物を導入した場合には、ゲート絶縁膜２４の薄い部分において十分な絶縁性が得られない場合があり、フローティングゲート電極２０中に蓄積されるキャリアが、ゲート絶縁膜２４を経由してフローティングゲート電極２０の外部へリークしてしまう虞がある。本実施形態では、フローティングゲート電極２０に導入するドーパント不純物の濃度を比較的低く設定することにより、ゲート絶縁膜２４における十分な絶縁性を確保し、これにより、フローティングゲート電極２０の外部にキャリアがリークしてしまうのを防止している。
【００２９】
フローティングゲート電極２０上には、絶縁膜３０が形成されている。絶縁膜３０の材料としては、例えばシリコン酸化膜が用いられている。絶縁膜３０の膜厚は、例えば１５０ｎｍ程度となっている。
【００３０】
本実施形態でフローティングゲート電極２０上に絶縁膜３０を形成しているのは、ソース領域として機能する不純物拡散層２６やドレイン領域として機能する不純物拡散層３３等を形成する際に、フローティングゲート電極２０中にドーパント不純物が導入されるのを防止するためである。本実施形態によれば、不純物拡散層２６や不純物拡散層３３を形成する際に、フローティングゲート電極２０中にドーパント不純物が導入されるのが防止されるため、フローティングゲート電極２０に導入されるドーパント不純物の濃度を低く抑えることが可能となる。このため、ゲート絶縁膜２４における絶縁性を十分に確保することができ、フローティングゲート電極２０に蓄積されるキャリアが、ゲート絶縁膜２４を介してリークするのを防止することができる。
【００３１】
図１（ｂ）に示すように、フローティングゲート電極２０の一側の半導体基板１０内には、ｎ形の不純物拡散層２６が形成されている。不純物拡散層２６は、ソース領域として機能するものである。不純物拡散層２６は、コントロールゲート２０に自己整合で、半導体基板１０にドーパント不純物を高濃度に導入することにより形成されている。ドーパント不純物としては、例えば砒素とリンとが用いられている。砒素のドーズ量は、例えば６×１０１５ｃｍ−２となっている。リンのドーズ量は、例えば２．５×１０１４ｃｍ−２となっている。不純物拡散層２６は、フローティングゲート電極２０側の縁部においても、即ち、サイドウォール絶縁膜３４の直下においても、高いキャリア濃度になっている。
【００３２】
コントロールゲート電極２０の他側の半導体基板１０内には、フローティングゲート電極３０に自己整合で低濃度拡散層３２ａが形成されている。
【００３３】
フローティングゲート電極２０の側壁部分には、サイドウォール絶縁膜３４が形成されている。
【００３４】
また、コントロールゲート２０の他側の半導体基板１０内には、サイドウォール絶縁膜３４が形成されたフローティングゲート電極２０に自己整合で、高濃度拡散層３２ｂが形成されている。低濃度拡散層３２ａと高濃度拡散層３２ｂとにより、ドレイン領域として機能する不純物拡散層３３が構成されている。ドレインとして機能する不純物拡散層３３は、フローティングゲート電極３０側の縁部においては、即ち、サイドウォール絶縁膜３４の直下においては、低いキャリア濃度になっている。
【００３５】
キャリア濃度の高い不純物拡散層２６を、フローティングゲート電極２０側の縁部に近接させているのは、ソース領域として機能する不純物拡散層２６とフローティングゲート電極２０との間のゲート絶縁膜２４中においてキャリアをトンネルさせることにより、フローティングゲート電極２４に対して情報の書き込みや消去を行うためである。
【００３６】
一方、高濃度拡散層３２ｂをフローティングゲート電極２０から離間させているのは、ドレイン領域として機能する不純物拡散層３３とソース領域として機能する不純物拡散層２６とを電気的に確実に分離するためである。
【００３７】
こうして、メモリ用のトランジスタ４０が構成されている。
【００３８】
図１（ｂ）の紙面左側に示すように、半導体基板１０上には、ゲート絶縁膜２４を介して、ゲート電極２８が形成されている。ゲート電極２８と半導体基板１０との間に存在するゲート絶縁膜２４の膜厚は、例えば３０ｎｍ程度と比較的厚くなっている。ゲート電極２８と半導体基板１０との間に存在するゲート絶縁膜２４の膜厚を比較的厚く設定しているのは、耐圧を十分に確保することにより、信頼性を向上するためである。ゲート電極２８とフローティングゲート電極２０とは、同一のポリシリコン膜をパターニングすることにより形成されている。ゲート電極２８には、ドーパント不純物が導入されている。ドーパント不純物としては、例えばリンが用いられている。リンのドーズ量は、例えば６×１０１５ｃｍ−２程度となっている。ゲート電極２８に比較的高い濃度でドーパント不純物を導入しているのは、ゲート電極２８の低抵抗化を図ることにより、高速動作を実現するためである。
【００３９】
ゲート電極２８の両側の半導体基板１０内には、ゲート電極２８に自己整合で低濃度拡散層３２ａが形成されている。ゲート電極２８の一側に形成された低濃度拡散層３２ａは、上述したメモリ用のトランジスタ４０の低濃度拡散層３２ａと一体に形成されている。
【００４０】
ゲート電極２８の側壁部分には、サイドウォール絶縁膜３４が形成されている。
【００４１】
ゲート電極２８及びサイドウォール絶縁膜３４の両側の半導体基板１０内には、サイドウォール絶縁膜３４が形成されたゲート電極２８に自己整合で、高濃度拡散層３２ｂが形成されている。ゲート電極２８の一側に形成された低濃度拡散層３２ａと高濃度拡散層３２ｂとにより、セレクト用のトランジスタ４１のソース領域として機能する不純物拡散層３３が構成されている。ゲート電極２８の他側に形成された低濃度拡散層３２ａと高濃度拡散層３２ｂとにより、セレクト用のトランジスタ４１のドレイン領域として機能する不純物拡散層３４が構成されている。
【００４２】
こうして、セレクト用のトランジスタ４１が構成されている。
【００４３】
メモリ用のトランジスタ４０及びセレクト用のトランジスタ４１が形成された半導体基板１０上には、全面に、絶縁膜３６が形成されている。絶縁膜３６の材料としては、例えばシリコン酸化膜が用いられている。
【００４４】
絶縁膜３６上には、全面に、層間絶縁膜３８が形成されている。層間絶縁膜３８の材料としては、例えばＢＰＳＧ膜が用いられている。
【００４５】
層間絶縁膜３８及び絶縁膜３６には、不純物拡散層２６、３５に達するコンタクトホール４２が形成されている。
【００４６】
コンタクトホール４２内には、バリアメタル４４が形成されている。バリアメタル４４の材料としては、例えば窒化チタンが用いられている。
【００４７】
内面にバリアメタル４４が形成されたコンタクトホール４２内には、コンタクトプラグ４６が埋め込まれている。コンタクトプラグ４６の材料としては、例えばタングステンが用いられている。
【００４８】
コンタクトプラグ４６が埋め込まれた層間絶縁膜３８上には、配線４８が形成されている。配線４８は、バリアメタル５０と、金属膜５２と、バリアメタル５４とを順次積層することにより構成されている。
【００４９】
図２に示すように、フローティングゲート電極２０は、コントロールゲート１８と対向する領域においては、幅が広くなっている。一方、フローティングゲート電極２０は、コントロールゲート１８と対向しない領域においては、幅が狭くなっている。コントロールゲート１８とフローティングゲート電極２０とが対向している領域においてフローティングゲート電極２０の幅を大きく設定しているのは、コントロールゲート１８とフローティングゲート電極２０との対向面積を大きく設定するためである。
【００５０】
コントロールゲート１８とフローティングゲート電極２０とが対向している領域である第１の領域Ｓ１の面積は、チャネル領域２５とフローティングゲート電極２０とが対向している領域である第２の領域Ｓ２の面積より大きくなっている。具体的には、第１の領域Ｓ１の面積は、第２の領域Ｓ２の面積の例えば４０倍以上となっている。このため、第１の領域Ｓ１におけるコントロールゲート１８とフローティングゲート電極２０との間の静電容量Ｃ１は、第２の領域Ｓ２におけるフローティングゲート電極２０と半導体基板１０との静電容量Ｃ２に対して、例えば１０倍以上となっている。本実施形態によれば、第１の領域Ｓ１におけるコントロールゲート１８とフローティングゲート電極２０との間の静電容量Ｃ１が、第２の領域Ｓ２におけるフローティングゲート電極２０と半導体基板１０との静電容量Ｃ２に対して十分に大きく設定されているため、フローティングゲート電極２０に対して情報の書き込みや消去を行う際に、フローティングゲート電極２０を所望の電位に制御することが可能となる。
【００５１】
なお、ここでは、第１の領域Ｓ１の面積を第２の領域Ｓ２の面積の例えば４０倍以上に設定したが、第１の領域Ｓ１の面積を第２の領域Ｓ２の面積の必ずしも４０倍以上に設定しなくてもよい。即ち、フローティングゲート電極２０に対して情報の書き込みや消去を行う際に、フローティングゲート電極２０の電圧を所望の電圧に設定しうるように、第１の領域Ｓ１の面積と第２の領域Ｓ２の面積との比を適宜設定すればよい。例えば、第１の領域Ｓ１の面積を第２の領域Ｓ２の面積の例えば１０倍以上に設定すれば、フローティングゲート電極２０に対して情報の書き込みや消去を行う際に、フローティングゲート電極２０を所望の電位に設定することが可能である。
【００５２】
また、図２から分かるように、複数のメモリ用トランジスタ４０のコントロールゲート１８は、一体に形成されている。換言すれば、１つのコントロールゲート１８が複数のメモリ用のトランジスタ４０のコントロールゲートを兼ねている。本実施形態で、複数のメモリ用のトランジスタ４０のコントロールゲート１８を一体に形成しているのは、省スペース化を図り、ひいては、チップ面積の縮小を実現するためである。
【００５３】
また、層間絶縁膜３８（図１参照）には、コントロールゲート１８と配線（図示せず）とを接続するためのコンタクトプラグ５６が埋め込まれている。本実施形態では、コントロールゲート１８と配線とを接続するためのコンタクトプラグ５６についても、共用となっている。本実施形態によれば、複数のコントロールゲート１８のそれぞれに対してコンタクトプラグ５６を形成することを要しないため、より省スペース化を図ることができる。
【００５４】
また、図２から分かるように、一体に形成されたコントロールゲート１８は、一つのｐ形ウェル１８内に形成されており、ｐ形ウェル１８は、一つのｎ形ウェル１４内に形成されている。このため、複数のコントロールゲート１８のそれぞれに対して、ｐ形ウェル１６やｎ形ウェル１４を形成する場合と比較して、省スペース化を図ることができる。
【００５５】
また、層間絶縁膜３８（図１参照）には、ｐ形ウェル１６と層間絶縁膜３８上に形成された配線５８とを接続するためのコンタクトプラグ６０が埋め込まれている。本実施形態では、ｐ形ウェル１６と配線５８とを接続するためのコンタクトプラグ６０についても、共用となっている。また、層間絶縁膜３８（図１参照）には、ｎ形ウェル１４と層間絶縁膜３８上に形成された配線６２とを接続するためのコンタクトプラグ６４が埋め込まれている。ｎ形ウェル１４と配線６２とを接続するためのコンタクトプラグ６４についても、共用となっている。本実施形態によれば、複数のｐ形ウェル１６、ｎ形ウェル１４のそれぞれに対してコンタクトプラグ６０、６４を別個に形成することを要しないため、より省スペース化を図ることができる。
【００５６】
また、図２及び図３に示すように、半導体基板１０上には、複数のメモリ用のトランジスタ４０を有するトランジスタアレイ６６ａと、複数のメモリ用のトランジスタ４０を有するトランジスタアレイ６６ｂとが、対称的に配列されている。
【００５７】
なお、図２に示すメモリ用のトランジスタ４０ａ〜４０ｄ及びセレクト用のトランジスタ４１ａ〜４１ｄは、図３に示すように、各信号線に接続されている。また、図３において、ＳＷＬは、セレクトワードラインであり、ＣＷＬは、コントロールワードラインであり、ＳＬは、ソースラインであり、ＢＬはビットラインである。
【００５８】
トランジスタアレイ６６ａとトランジスタアレイ６６ｂとの間の領域における層間絶縁膜３８（図１参照）には、半導体基板１０を接地するためのコンタクトプラグ６８が埋め込まれている。半導体基板１０は、コンタクトプラグ６８及び配線７０を介して接地される。本実施形態で、トランジスタアレイ６６ａとトランジスタアレイ６６ｂとの間に、接地用のコンタクトプラグ６８を形成しているのは、ノイズ耐性を向上するためである。本実施形態によれば、トランジスタアレイ６６ａとトランジスタアレイ６６ｂが対称的に配置されており、しかも、トランジスタアレイ６６ａとトランジスタアレイ６６ｂとの間に接地用のコンタクトプラグ６８が形成されているため、ノイズ耐性が高く、信頼性の高い半導体装置を提供することが可能となる。
【００５９】
また、コンタクトプラグ６８は、トランジスタアレイ６６ａが形成されている側の半導体基板１０を接地するためのコンタクトプラグと、トランジスタアレイ６６ｂが形成されている側の半導体基板１０を接地するためのコンタクトプラグとを兼ねている。本実施形態によれば、コンタクトプラグ６８を各々のトランジスタアレイ毎に設けることを要しないため、より一層の省スペース化を図ることができ、チップ面積の縮小に寄与することができる。
【００６０】
こうして本実施形態による半導体装置が構成されている。
【００６１】
（半導体装置の動作方法）
次に、本実施形態による半導体装置の動作方法を図４を用いて説明する。図４（ａ）は、フローティングゲート電極２０に記憶された情報を消去する場合を示す概念図である。図４（ｂ）は、フローティングゲート２０に情報を書き込む場合を示す概念図である。
【００６２】
フローティングゲート電極２０に記憶された情報を消去する場合には、図４（ａ）に示すように、ソース領域として機能する不純物拡散層２６に例えば＋６Ｖの電圧を印加するとともに、コントロールゲート１８及びｐ形ウェル１６に例えば−９．３Ｖの電圧を印加する。そうすると、ソース領域として機能する不純物拡散層２６とフローティングゲート電極２０との間のゲート絶縁膜２４中を、キャリアがトンネルする。具体的には、ソース領域として機能する不純物拡散層２６からフローティングゲート電極２０内に正孔が注入される。
【００６３】
このようにして、フローティングゲート電極２０に記憶された情報が消去される。
【００６４】
一方、フローティングゲート電極２０に情報の書き込む場合には、図４（ｂ）に示すように、ソース領域として機能する不純物拡散層２６に０Ｖの電圧を印加するとともに、コントロールゲート１８に＋９．５Ｖの電圧を印加する。そうすると、ソース領域として機能する不純物拡散層２６とフローティングゲート電極２０との間のゲート絶縁膜２４中を、キャリアがトンネルする。具体的には、フローティングゲート電極２０内から不純物拡散層２６へ正孔が排出される。
【００６５】
このようにして、フローティングゲート電極２０に情報が書き込まれる。
【００６６】
本実施形態による半導体装置は、上述したように、コントロールゲート１８が半導体基板１０内に埋め込まれていることに主な特徴の一つがある。
【００６７】
従来の半導体装置においては、フローティングゲート電極２２０上にコントロールゲート２１８を積層することにより、フラッシュメモリ、即ち、メモリ用のトランジスタ２４０が構成されていた。このため、メモリ用のトランジスタ２４０と、ロジック用や周辺回路用等のその他のトランジスタとは、同じ製造プロセスで形成することが困難であった。このため、メモリ用のトランジスタ２４０とその他のトランジスタとを混載する場合には、製造プロセスが多くなってしまい、低コスト化が困難であった。
【００６８】
これに対し、本実施形態によれば、コントロールゲート１８が半導体基板１０内に埋め込まれているため、フローティングゲート電極２０上にコントロールゲートを形成することを要しない。このため、本実施形態によれば、メモリ用のトランジスタ４０と、その他のトランジスタ４１等とを同じ製造プロセスで形成することが可能となる。このため、本実施形態によれば、製造プロセスを少なくすることができ、半導体装置の低価格化を実現することができる。
【００６９】
また、本実施形態による半導体装置は、上述したように、半導体基板１０内に形成されたｎ形ウェル１４内にｐ形ウェル１６が形成されており、ｐ形ウェル１６内にｎ形のコントロールゲート１８が形成されていること、即ち、いわゆるトリプルウェル構造になっていることに主な特徴の一つがある。
【００７０】
上述したように、フローティングゲート電極２０に書き込まれた情報を消去する際には、コントロールゲート１８に負の電圧が印加されるが、単にコントロールゲート１８に負の電圧を印加した場合には、順方向電圧であるため、大きな電流が流れてしまい、消費電流の増加を招いてしまう。このため、コントロールゲート１８に負の電圧を印加する際に、ｐ形ウェル１６にも同様の負の電圧を印加することにより、消費電流の増加を防止する。ところが、ｎ形ウェル１４を形成することなく、単にコントロールゲート１８とｐ形ウェル１６とに負の電圧を印加した場合には、他の領域に電気的な影響を及ぼしてしまう。このため、半導体基板１０とｐ形ウェル１６とをｎ形ウェル１４により電気的に分離することにより、他の領域に電気的な影響が及ばないようにしている。このように、本実施形態によれば、トリプルウェル構造となっているため、即ち、半導体基板１０内に形成されたｎ形ウェル１４内にｐ形ウェル１６が形成されており、ｐ形ウェル１６内にｎ形のコントロールゲート１８が形成されているため、コントロールゲート１８を半導体基板１０内に埋め込んだ場合であっても、特段の問題を生ずることなく、しかも、消費電流の増加を防止することができる。
【００７１】
なお、このようなトリプルウェルの構造は、特許文献１にも特許文献２にも一切開示も示唆もされていない。
【００７２】
また、本実施形態による半導体装置は、上述したように、フローティングゲート電極２０とチャネル領域２５との間に存在するゲート絶縁膜２４にキャリアをトンネルさせることにより、フローティングゲート電極２０への情報の書き込み及び消去を行うことに主な特徴の一つがある。
【００７３】
従来の半導体装置においては、フローティングゲート電極２２０に対して情報を書き込む際には、チャネル領域にホットキャリアを発生させ、このホットキャリアをフローティングゲート電極２２０に注入していた。このため、従来の半導体装置においては、消費電流が大きくなってしまっていた。
【００７４】
これに対し、本実施形態では、情報の書き込み及び消去のいずれにおいてもトンネル電流を用いるため、低い消費電流で情報の書き込み及び消去を行うことができる。本実施形態によれば、ホットキャリアを発生させることなく、トンネル電流を用いて情報の書き込み及び消去を行うことができるため、消費電流の極めて低い半導体装置を提供することができる。
【００７５】
なお、情報の書き込み及び消去のいずれにおいてもトンネル電流を用いることにより、低消費電力化を実現する技術は、特許文献１にも特許文献２にも一切開示も示唆もされていない。
【００７６】
また、本実施形態による半導体装置は、上述したように、コントロールゲート１８とフローティングゲート電極２０とが対向する領域である第１の領域Ｓ１の面積が、チャネル領域２５とフローティングゲート電極２０とが対向する面積である第２の領域Ｓ２の面積より大きく設定されていることにも、主な特徴の一つがある。
【００７７】
本実施形態によれば、第１の領域Ｓ１の面積が第２の領域Ｓ２の面積に対して十分大きく設定されているため、フローティングゲート電極２０に対して情報の書き込みや消去を行う際に、フローティングゲート電極２０の電位を所望の電位に設定することができる。従って、本実施形態によれば、半導体基板１０内にコントロールゲート１８を埋め込んだ場合であっても、フローティングゲート電極２０に対する情報の書き込みや消去を確実に行うことができる。
【００７８】
また、本実施形態による半導体装置は、上述したように、セレクト用のトランジスタ４１におけるゲート絶縁膜２４の膜厚が、チャネル領域２５とフローティングゲート電極２０との間に存在するゲート絶縁膜２４の膜厚より厚く設定されていることにも、主な特徴の一つがある。
【００７９】
本実施形態によれば、セレクト用のトランジスタ４１におけるゲート絶縁膜２４の膜厚が比較的厚く設定されているため、セレクト用のトランジスタ４１における耐圧を向上することができる。従って、本実施形態によれば、信頼性の高い半導体装置を提供することができる。一方、チャネル領域２５とフローティングゲート電極２０との間に存在するゲート絶縁膜２４の膜厚は比較的薄く設定されているため、フローティングゲート電極２０に対して情報の書き込みや消去を行う際には、ゲート絶縁膜２４においてキャリアを確実にトンネルさせることができる。
【００８０】
また、本実施形態による半導体装置は、上述したように、コントロールゲート１８とフローティングゲート電極２０との間に存在するゲート絶縁膜２４の膜厚が、チャネル領域２５とフローティングゲート電極２０との間に存在するゲート絶縁膜２４の膜厚より厚く設定されていることにも、主な特徴の一つがある。
【００８１】
本実施形態によれば、コントロールゲート１８とフローティングゲート電極２０との間に存在するゲート絶縁膜２４の膜厚が、比較的厚く設定されているため、フローティングゲート電極２０に蓄積されたキャリアがリークするのを防止することができる。従って、本実施形態によれば、より信頼性の高い半導体装置を提供することができる。
【００８２】
また、本実施形態による半導体装置は、上述したように、フローティングゲート電極２０に導入されているドーパント不純物の濃度が、他のゲート電極２８等に導入されているドーパント不純物の濃度より低く設定されていることにも、主な特徴の一つがある。
【００８３】
本実施形態によれば、フローティングゲート電極２０に導入されているドーパント不純物の濃度が比較的低いため、フローティングゲート電極２０に蓄積されるキャリアがゲート絶縁膜２４の薄い部分を介してリークするのを防止することができる。従って、本実施形態によれば、より信頼性の高い半導体装置を提供することができる。
【００８４】
また、本実施形態による半導体装置は、ソース領域として機能する不純物拡散層２６のフローティングゲート電極２０側の縁部におけるキャリア濃度が高く設定されており、ドレイン領域として機能する不純物拡散層３３のフローティングゲート電極２０側の縁部におけるキャリア濃度が低く設定されていることにも、主な特徴がある。
【００８５】
本実施形態によれば、ソース領域として機能する不純物拡散層２６のフローティングゲート電極２０側の縁部におけるキャリア濃度が高く設定されているため、チャネル領域２５とフローティングゲート電極２０との間に存在するゲート絶縁膜２４においてキャリアをトンネルさせることにより、フローティングゲート電極２０に対する情報の書き込みや消去を行うことができる。一方、ドレイン領域として機能する不純物拡散層３３のフローティングゲート電極２０側の縁部においては、キャリア濃度が低く設定されているため、ソース領域として機能する不純物拡散層２６とドレイン領域として機能する不純物拡散層３３とを電気的に確実に分離することができる。
【００８６】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図２７を用いて説明する。図５乃至図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８７】
まず、図５に示すように、例えばシリコンより成る半導体基板１０上に、シリコン窒化膜を形成する。シリコン窒化膜の膜厚は、例えば１００ｎｍ程度とする。この後、フォトリソグラフィ技術を用い、シリコン窒化膜をパターニングする。こうして、シリコン窒化膜より成るマスク６８が形成される。マスク６８は、後述する工程において素子分離領域１２を選択的に形成するためのものである。
【００８８】
次に、図６に示すように、全面に、例えばスピンコート法により、フォトレジスト膜７０を形成する。この後、フォトレジスト膜７０に、半導体基板１０に達する開口部７２を形成する。開口部７２は、ｎ形ウェル１４を形成するためのものである。
【００８９】
次に、フォトレジスト膜７０をマスクとして、イオン注入法により、半導体基板１０内にｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えばリンを用いる。イオン注入条件は、例えば、加速エネルギーを１８０ｋｅＶとし、ドーズ量を１．６５×１０１３ｃｍ−２とする。これにより、半導体基板１０内にｎ形ウェル１４が深く形成される。この後、フォトレジスト膜７０を剥離する。
【００９０】
次に、図７に示すように、全面に、例えばスピンコート法により、フォトレジスト膜７４を形成する。この後、フォトレジスト膜７４に、半導体基板１０に達する開口部７６を形成する。開口部７６は、ｐ形ウェル１６を形成するためのものである。
【００９１】
次に、フォトレジスト膜７４をマスクとして、例えばイオン注入法により、ｎ形ウェル１４内に、ｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速エネルギーを１８０ｋｅＶとし、ドーズ量を１．８５×１０１３ｃｍ−２とする。こうして、ｎ形ウェル１４内にｐ形ウェル１６が形成される。この後、フォトレジスト膜７４を剥離する。
【００９２】
次に、図８に示すように、例えばＬＯＣＯＳ法により、素子分離領域１２を形成する。この後、例えばウエットエッチングにより、マスク６８を除去する。
【００９３】
次に、図９に示すように、全面に、例えばスピンコート法により、フォトレジスト膜７８を形成する。この後、フォトレジスト膜７８に、半導体基板１０に達する開口部８０を形成する。開口部８０は、ｐ形ウェル２２を形成するためのものである。
【００９４】
次に、フォトレジスト膜７８をマスクとして、例えばイオン注入法により、ｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速エネルギーを１５０ｋｅＶとし、ドーズ量を４．５×１０１２ｃｍ−２とする。こうして、ｐ形ウェル２２が形成される。この後、フォトレジスト膜７８を剥離する。
【００９５】
次に、図１０に示すように、全面に、例えばスピンコート法により、フォトレジスト膜８２を形成する。この後、フォトレジスト膜８２に、半導体基板１０に達する開口部８４を形成する。開口部８４は、コントロールゲート１８を形成するためのものである。
【００９６】
次に、フォトレジスト膜８２をマスクとして、例えばイオン注入法により、ｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えば砒素を用いる。イオン注入条件は、例えば、加速エネルギーを８０ｋｅＶとし、ドーズ量を３．５×１０１５ｃｍ−２とする。こうして、ｎ形の不純物拡散層より成るコントロールゲートが形成される。この後、フォトレジスト膜８２を剥離する。
【００９７】
次に、図１１に示すように、全面に、例えば熱酸化法により、ゲート絶縁膜２４ａを形成する。ゲート絶縁膜２４の膜厚は、例えば９ｎｍとする。ゲート絶縁膜２４ａとしては、例えばシリコン酸化膜を形成する。
【００９８】
次に、図１２に示すように、全面に、例えばスピンコート法により、フォトレジスト膜８６を形成する。この後、フォトレジスト膜８６に、半導体基板１０に達する開口部８８を形成する。
【００９９】
次に、フォトレジスト膜８６をマスクとして、ゲート絶縁膜２４ａをエッチング除去する。この後、フォトレジスト膜８６を剥離する。
【０１００】
次に、図１３に示すように、全面に、例えば熱酸化法により、ゲート絶縁膜２４を更に成長する。ゲート絶縁膜２４ａが残っていた領域においては、ゲート絶縁膜２４の膜厚は、例えば３０ｎｍ程度と厚くなる。一方、ゲート絶縁膜２４ａがエッチング除去されていた領域においては、ゲート絶縁膜２４の膜厚は、例えば１０ｎｍ程度と薄くなる。
【０１０１】
次に、図１４に示すように、全面に、例えばスピンコート法により、フォトレジスト膜８０を形成する。この後、フォトレジスト膜９０に、半導体基板１０に達する開口部９２を形成する。開口部９２は、しきい値電圧制御層２３を形成するためのものである。
【０１０２】
次に、フォトレジスト膜９０をマスクとして、例えばイオン注入法により、ｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速エネルギーを２５ｋｅＶとし、ドーズ量を１．６×１０１２ｃｍ−２とする。こうして、ｐ形のしきい値電圧制御層２３が形成される。この後、フォトレジスト膜９０を剥離する。本実施形態では、メモリ用のトランジスタ４０のしきい値電圧制御層２３と、他のトランジスタ４１等のしきい値電圧制御層２３とが、同一のフォトレジスト膜９０を用いて、同一のプロセスで形成される。
【０１０３】
次に、図１５に示すように、全面に、例えばＣＶＤ法により、ポリシリコン膜９４を形成する。この後、熱拡散法により、ポリシリコン膜９４中にｎ形のドーパント不純物を比較的低濃度に導入する。この際、例えば膜厚４００ｎｍのポリシリコン膜より成るテストピースにおいて抵抗値が例えば１５０Ω／□となるような条件で、ポリシリコン膜９４中にドーパント不純物を導入する。ポリシリコン膜９４の膜厚は、例えば３００ｎｍとする。
【０１０４】
次に、図１６に示すように、全面に、例えばスピンコート法により、フォトレジスト膜９６を形成する。この後、フォトレジスト膜９６に、ポリシリコン膜９４に達する開口部９８を形成する。開口部９８は、ポリシリコン膜９４の一部に高濃度にドーパント不純物を注入するためのものである。
【０１０５】
次に、フォトレジスト膜９６をマスクとして、例えばイオン注入法により、ポリシリコン膜９４中に例えばｎ形のドーパント不純物を高濃度に導入する。ドーパント不純物としては、例えばリンを用いる。リンのドーズ量は、例えば６×１０１５ｃｍ−２とする。
【０１０６】
次に、図１７に示すように、例えば、熱酸化法により、ポリシリコン膜９４上にシリコン酸化膜３０ａを形成する。シリコン酸化膜３０ａの膜厚は、例えば１０ｎｍ程度とする。
【０１０７】
次に、例えば、ＣＶＤ法により、シリコン酸化膜３０ａ上にシリコン酸化膜３０ｂを形成する。シリコン酸化膜３０ｂの膜厚は、例えば１５０ｎｍ程度とする。シリコン酸化膜３０ｂを形成する際における成膜室内の温度は、例えば８００℃程度とする。シリコン酸化膜３０ａとシリコン酸化膜３０ｂとにより、絶縁膜３０が構成される。
【０１０８】
ポリシリコン膜９６の上面に絶縁膜３０を形成するのは、上述したように、後工程で不純物拡散層２６、３３、３５等を形成する際に、ポリシリコン膜９６より成るフローティングゲート電極２０中にドーパント不純物が導入されるのを防止するためである。
【０１０９】
次に、図１８に示すように、フォトリソグラフィ技術を用い、絶縁膜３０及びポリシリコン膜９４をパターニングする。これにより、フローティングゲート電極２０、ゲート電極２８、及びロジックトランジスタのゲート電極等（図示せず）が形成される。本実施形態によれば、フローティングゲート電極２０と、他のゲート電極とを、フォトレジスト膜９４を用いて同時に形成することができる。
【０１１０】
次に、熱酸化法により、ポリシリコン膜９４の側壁部分にシリコン酸化膜１００を形成する。
【０１１１】
次に、図１９に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１０２を形成する。この後、フォトレジスト膜１０２に、半導体基板１０に達する開口部１０４を形成する。開口部１０４は、不純物拡散層２６を形成するためのものである。
【０１１２】
次に、フォトレジスト膜１０２をマスクとして、例えばイオン注入法により、半導体基板１０に、ｎ形のドーパント不純物を高濃度に導入する。ドーパント不純物としては、リンと砒素とを用いる。リンをイオン注入する際の条件は、例えば、加速エネルギーを６０ｋｅＶとし、ドーズ量を２．５×１０１４ｃｍ−２とする。砒素をイオン注入する際の条件は、例えば、加速エネルギーを６０ｋｅＶ、ドーズ量を６×１０１５ｃｍ−２とする。こうして、ソース領域として機能する不純物拡散層２６が形成される。
【０１１３】
次に、図２０に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１０６を形成する。この後、フォトレジスト膜１０６に、半導体基板１０に達する開口部１０８を形成する。
【０１１４】
次に、フォトレジスト膜１０６、フローティングゲート電極２０及びセレクトゲート電極２８をマスクとして、半導体基板１０内にｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えばリンを用いる。イオン注入条件は、例えば、加速エネルギーを６０ｋｅＶとし、ドーズ量を２．３×１０１３ｃｍ−２とする。こうして、低濃度拡散層３２ａが形成される。この後、フォトレジスト膜１０６を剥離する。
【０１１５】
次に、例えばＣＶＤ法により、全面に、絶縁膜を形成する。絶縁膜としては、例えばシリコン酸化膜を形成する。絶縁膜の膜厚は、例えば２５０ｎｍとする。この後、絶縁膜を異方性エッチングする。これにより、図２１に示すように、フローティングゲート電極２０及びゲート電極２８の側壁部分にサイドウォール絶縁膜３４が形成される。
【０１１６】
次に、図２２に示すように、全面に、例えばスピンコート法により、フォトレジスト膜１１０を形成する。この後、フォトレジスト膜１１０に、半導体基板１０に達する開口部１１２を形成する。
【０１１７】
次に、フォトレジスト膜１１０、フローティングゲート電極２０、ゲート電極２８及びサイドウォール絶縁膜３４をマスクとして、半導体基板１０内に、ｎ形のドーパント不純物を導入する。これにより、高濃度拡散層３２ｂが形成される。
【０１１８】
低濃度拡散層３２ａと高濃度拡散層３２ｂとにより、不純物拡散層３３が構成される。また、低濃度拡散層３２ａと高濃度拡散層３２ｂとにより、不純物拡散層３５が構成される。この後、フォトレジスト膜１１０を剥離する。
【０１１９】
次に、図２３に示すように、全面に、例えばＣＶＤ法により、絶縁膜３６を形成する。絶縁膜３６としては、例えばシリコン酸化膜を形成する。絶縁膜３６の膜厚は、例えば１００ｎｍとする。
【０１２０】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜を形成する。層間絶縁膜としては、例えばＢＰＳＧ膜を形成する。層間絶縁膜の膜厚は、例えば９００ｎｍとする。
【０１２１】
次に、図２４（ａ）に示すように、層間絶縁膜３８及び絶縁膜３６に、不純物拡散層２６、３５にそれぞれ達するコンタクトホール４２を形成する。
【０１２２】
次に、図２４（ｂ）に示すように、コンタクトホール４２内に、バリアメタル４４を形成する。バリアメタル４４の材料としては、例えば窒化チタンを用いる。
【０１２３】
次に、内面にバリアメタル４４が形成されたコンタクトホール４２内に、コンタクトプラグ４６を埋め込む。コンタクトプラグ４６の材料としては、例えばタングステンを用いる。
【０１２４】
次に、層間絶縁膜３８上に、バリアメタル５０、金属膜５２、及びバリアメタル５４より成る積層膜を形成する。この後、フォトリソグラフィ技術を用いて、積層膜をパターニングする。これにより、積層膜より成る配線４８が形成される。
【０１２５】
次に、図２５（ａ）に示すように、全面に、例えばＣＶＤ法により、絶縁膜１１４を形成する。絶縁膜１１４としては、例えばプラズマ酸化窒化膜を用いる。絶縁膜１１４の膜厚は、例えば５００ｎｍとする。
【０１２６】
次に、全面に、例えばスピンコート法により、絶縁膜１１６を形成する。絶縁膜１１６としては、例えばＳＯＧ（Spin On Glass）膜を用いる。絶縁膜１１６の膜厚は、例えば５００ｎｍとする。
【０１２７】
次に、例えば全面エッチング法により、絶縁膜１１６の表面を、絶縁膜１１４の表面が露出するまで研磨する。
【０１２８】
次に、全面に、例えばプラズマＣＶＤ法により、層間絶縁膜１１８を形成する。層間絶縁膜１１８の材料としては、例えばシリコン酸化膜を用いる。層間絶縁膜１１８の膜厚は、例えば４００ｎｍとする。
【０１２９】
次に、図２５（ｂ）に示すように、層間絶縁膜１１８及び絶縁膜１１４に、配線４８に達するコンタクトホール１２０を形成する。
【０１３０】
次に、図２６に示すように、コンタクトホール１２０内に、バリアメタル１２２を形成する。バリアメタル１２２の材料としては、例えば窒化チタンを用いる。
【０１３１】
次に、内面にバリアメタル１２２が形成されたコンタクトホール１２０内に、コンタクトプラグ１２４を埋め込む。コンタクトプラグ１２４の材料としては、例えばタングステンを用いる。
【０１３２】
次に、層間絶縁膜１１８上に、バリアメタル１２６、金属膜１２８、及びバリアメタル１３０より成る積層膜を形成する。この後、フォトリソグラフィ技術を用いて、積層膜をパターニングする。これにより、積層膜より成る配線１３２が形成される。
【０１３３】
次に、図２７に示すように、全面に、例えばＣＶＤ法により、絶縁膜１３４を形成する。絶縁膜１３４としては、例えばシリコン酸化膜を用いる。絶縁膜１３４の膜厚は、例えば５００ｎｍとする。
【０１３４】
次に、全面に、例えばスピンコート法により、絶縁膜１３６を形成する。絶縁膜１３６としては、例えばＳＯＧ膜を用いる。絶縁膜１３６の膜厚は、例えば５００ｎｍとする。
【０１３５】
次に、例えばＣＭＰ法により、絶縁膜１３６の表面を、絶縁膜１３４の表面が露出するまで研磨する。
【０１３６】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜１３８を形成する。層間絶縁膜１３８としては、例えばシリコン窒化膜を用いる。層間絶縁膜１３８の膜厚は、例えば５００ｎｍとする
こうして、本実施形態による半導体装置が製造される。
【０１３７】
このように、本実施形態によれば、コントロールゲート１８が半導体基板１０内に埋め込まれているため、メモリ用のトランジスタ４０と他のトランジスタとを同じ製造プロセスで形成することができる。従って、本実施形態によれば、製造プロセスを少なくすることができ、半導体装置を低コストで製造することが可能となる。
【０１３８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３９】
例えば、上記実施形態では、ｎ形ウェル内にｐ形ウェルを形成し、ｐ形ウェル内にｎ形のコントロールゲートを形成したが、ｐ形ウェル内にｎ形ウェルを形成し、ｎ形ウェル内にｐ形のコントロールゲートを形成してもよい。
【０１４０】
また、上記実施形態では、メモリ用のトランジスタを電界効果型トランジスタである他のトランジスタと混載する場合を例に説明したが、メモリ用のトランジスタとバイポーラ型トランジスタとを混載してもよい。即ち、メモリ用のトランジスタとＣＭＯＳ回路とを混載してもよいし、メモリ用のトランジスタとＢｉＣＭＯＳ回路とを混載してもよい。メモリ用のトランジスタとＢｉＣＭＯＳ回路とを混載する場合であっても、本発明によれば、上記と同様に製造プロセスを少なくすることができ、低コスト化を実現することが可能である。
【０１４１】
（付記１）  半導体基板内に形成された第１導電型の第１のウェルと、
前記第１のウェル内に形成された第２導電型の第２のウェルと、
前記第２のウェル内に形成された第１導電型の不純物領域より成るコントロールゲートと；前記第１のウェルの外側に、チャネル領域を挟むように形成された第１の不純物拡散層及び第２の不純物拡散層と；前記チャネル領域上及び前記コントロールゲート上に、ゲート絶縁膜を介して形成されたフローティングゲート電極とを有するトランジスタと
を有することを特徴とする半導体装置。
【０１４２】
（付記２）  付記１記載の半導体装置において、
前記チャネル領域と前記フローティングゲート電極との間に存在する前記ゲート絶縁膜においてキャリアをトンネルさせることにより、前記フローティングゲート電極に対する情報の書き込み及び消去が行われる
ことを特徴とする半導体装置。
【０１４３】
（付記３）  付記１又は２記載の半導体装置において、
前記コントロールゲートと前記フローティングゲート電極とが対向する領域である第１の領域の面積は、前記チャネル領域と前記フローティングゲートとが対向する領域である第２の領域の面積より大きい
ことを特徴とする半導体装置。
【０１４４】
（付記４）  付記３記載の半導体装置において、
前記第１の領域の面積は、前記第２の領域の面積の１０倍以上である
ことを特徴とする半導体装置。
【０１４５】
（付記５）  付記４記載の半導体装置において、
前記第１の領域の面積は、前記第２の領域の面積の４０倍以上である
ことを特徴とする半導体装置。
【０１４６】
（付記６）  付記１乃至５のいずれかに記載の半導体装置において、
前記チャネル領域と前記フローティングゲート電極との間に存在する前記ゲート絶縁膜の膜厚は、前記コントロールゲートと前記フローティングゲート電極との間に存在する前記ゲート絶縁膜の膜厚より薄い
ことを特徴とする半導体装置。
【０１４７】
（付記７）  付記１乃至６のいずれかに記載の半導体装置において、
前記半導体基板上に他のゲート絶縁膜を介して形成されたゲート電極を有する他のトランジスタを更に有し、
前記他のトランジスタの前記ゲート電極と前記半導体基板との間に存在する前記他のゲート絶縁膜の膜厚は、前記チャネル領域と前記フローティングゲート電極との間に存在する前記ゲート絶縁膜の膜厚より厚い
ことを特徴とする半導体装置。
【０１４８】
（付記８）  付記６記載の半導体装置において、
前記フローティングゲート電極と同一の層を用いて形成されたゲート電極を有する他のトランジスタを更に有し、
前記フローティングゲート電極に導入されているドーパント不純物の濃度が、前記他のトランジスタの前記ゲート電極に導入されているドーパント不純物の濃度より低い
ことを特徴とする半導体装置。
【０１４９】
（付記９）  付記１乃至８のいずれかに記載の半導体装置において、
前記第１の不純物拡散層の前記フローティングゲート電極側の縁部におけるキャリア濃度が、前記第２の不純物拡散層の前記フローティングゲート電極側の縁部におけるキャリア濃度より高い
ことを特徴とする半導体装置。
【０１５０】
（付記１０）  付記１乃至９のいずれかに記載の半導体装置において、
前記トランジスタを複数有し、
前記複数のトランジスタの前記コントロールゲートが、一体に形成されている
ことを特徴とする半導体装置。
【０１５１】
（付記１１）  付記１乃至１０のいずれかに記載の半導体装置において、
前記半導体基板の一の領域に形成された、前記トランジスタを複数有する第１のトランジスタアレイと、
前記一の領域に隣接する前記半導体基板の他の領域に形成された、前記トランジスタを複数有する第２のトランジスタアレイと、
前記一の領域と前記他の領域との間の領域において前記半導体基板に接続されたコンタクトプラグとを更に有し、
前記半導体基板が前記コンタクトプラグを介して接地される
ことを特徴とする半導体装置。
【０１５２】
（付記１２）  コントロールゲートとフローティングゲート電極とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板内に第１導電型の不純物領域より成る第１のウェルを形成する工程と、
前記第１のウェル内に第２導電型の不純物領域より成る第２のウェルを形成する工程と、
前記第２のウェル内に第１導電型の不純物領域より成るコントロールゲートを形成する工程と、
前記コントロールゲート上を含む前記半導体基板上に、ゲート絶縁膜を介してフローティングゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１５３】
（付記１３）  付記１２記載の半導体装置の製造方法において、
前記フローティングゲート電極を形成する工程では、前記フローティングゲート電極と同一の層を用いて他のトランジスタのゲート電極を更に形成する
ことを特徴とする半導体装置の製造方法。
【０１５４】
（付記１４）  付記１２又は１３記載の半導体装置の製造方法において、
前記フローティングゲート電極を形成する工程では、上面が絶縁膜により覆われた前記フローティングゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【０１５５】
（付記１５）  付記１２記載の半導体装置の製造方法において、
前記コントロールゲートを形成する工程の前に、前記トランジスタのしきい値電圧制御層を前記半導体基板内に形成するとともに、他のトランジスタの他のしきい値電圧制御層を前記半導体基板内に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５６】
（付記１６）  付記１２記載の半導体装置の製造方法において、
前記コントロールゲートを形成する工程の後に、少なくとも前記コントロールゲートと前記フローティングゲート電極とが対向する領域を覆うマスクを用いて、ドーパント不純物を導入することにより、前記半導体基板内に不純物拡散層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５７】
【発明の効果】
以上の通り、本発明によれば、コントロールゲートが半導体基板内に埋め込まれているため、フローティングゲート電極上にコントロールゲートを形成することを要しない。このため、本発明によれば、メモリ用のトランジスタと、その他のトランジスタ等とを同じ製造プロセスで形成することが可能となる。このため、本発明によれば、製造プロセスを少なくすることができ、半導体装置の低価格化を実現することができる。
【０１５８】
また、本発明によれば、半導体基板内に形成された第１導電型の第１のウェル内に第２導電型の第２のウェルが形成されており、第２のウェル内に第１導電型の不純物拡散層より成るコントロールゲートが形成されているため、コントロールゲートを半導体基板内に埋め込んだ場合であっても、特段の問題を生ずることなく、しかも、消費電流の増加を防止することができる。
【０１５９】
また、本発明によれば、情報の書き込み及び消去のいずれにおいてもトンネル電流を用いるため、低い消費電流で情報の書き込み及び消去を行うことができる。本発明によれば、ホットキャリアを発生させることなく、トンネル電流を用いて情報の書き込み及び消去を行うことができるため、消費電流の極めて低い半導体装置を提供することができる。
【０１６０】
また、本発明によれば、フローティングゲート電極とコントロールゲートとが対向する領域である第１の領域の面積が、フローティングゲート電極とチャネル領域とが対向する領域である第２の領域の面積に対して十分大きく設定されているため、フローティングゲート電極に対して情報の書き込みや消去を行う際に、フローティングゲート電極の電位を所望の電位に設定することができる。従って、本発明によれば、半導体基板内にコントロールゲートを埋め込んだ場合であっても、フローティングゲート電極に対する情報の書き込みや消去を確実に行うことができる。
【０１６１】
また、本発明によれば、セレクト用のトランジスタにおけるゲート絶縁膜の膜厚が比較的厚く設定されているため、セレクト用のトランジスタにおける耐圧を向上することができる。従って、本発明によれば、信頼性の高い半導体装置を提供することができる。一方、チャネル領域とフローティングゲート電極との間に存在するゲート絶縁膜の膜厚は比較的薄く設定されているため、フローティングゲート電極に対して情報の書き込みや消去を行う際には、ゲート絶縁膜においてキャリアを確実にトンネルさせることができる。
【０１６２】
また、本発明によれば、コントロールゲートとフローティングゲート電極との間に存在するゲート絶縁膜の膜厚が、比較的厚く設定されているため、フローティングゲート電極に蓄積されたキャリアがリークするのを防止することができる。従って、本発明によれば、より信頼性の高い半導体装置を提供することができる。
【０１６３】
また、本発明によれば、フローティングゲート電極に導入されているドーパント不純物の濃度が比較的低いため、フローティングゲート電極に蓄積されるキャリアがゲート絶縁膜の薄い部分を介してリークするのを防止することができる。従って、本発明によれば、より信頼性の高い半導体装置を提供することができる。
【０１６４】
また、本発明によれば、ソース領域として機能する不純物拡散層のフローティングゲート電極側の縁部におけるキャリア濃度が高く設定されており、ドレイン領域として機能する不純物拡散層のフローティングゲート電極側の縁部におけるキャリア濃度が低く設定されている。このため、チャネル領域とフローティングゲート電極との間に存在するゲート絶縁膜においてキャリアをトンネルさせることにより、フローティングゲート電極に対する情報の書き込みや消去を行うことができる。一方、ドレイン領域として機能する不純物拡散層のフローティングゲート電極側の縁部においては、キャリア濃度が低く設定されているため、ソース領域として機能する不純物拡散層とドレイン領域として機能する不純物拡散層とを電気的に確実に分離することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置を示す断面図である。
【図２】本発明の一実施形態による半導体装置を示す平面図である。
【図３】本発明の一実施形態による半導体装置を示す回路図である。
【図４】本発明の一実施形態による半導体装置の動作原理を示す断面図である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。
【図２６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。
【図２７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２３）である。
【図２８】従来の半導体装置を示す断面図である。
【符号の説明】
６…セレクト用のトランジスタが形成される領域
８…メモリ用のトランジスタが形成される領域
１０…半導体基板
１２…素子分離領域
１４…ｎ形ウェル
１６…ｐ形ウェル
１８…コントロールゲート
２０…フローティングゲート電極
２２…ｐ形ウェル
２３…しきい値電圧制御層
２４、２４ａ…ゲート絶縁膜
２５…チャネル領域
２６…不純物拡散層
２８…ゲート電極
３０…絶縁膜
３０ａ、３０ｂ…シリコン酸化膜
３２ａ…低濃度拡散層
３２ｂ…高濃度拡散層
３３…不純物拡散層
３４…サイドウォール絶縁膜
３５…不純物拡散層
３６…絶縁膜
３８…層間絶縁膜
４０、４０ａ〜４０ｄ…メモリ用のトランジスタ
４１、４１ａ〜４１ｄ…セレクト用のトランジスタ
４２…コンタクトホール
４４…バリアメタル
４６…コンタクトプラグ
４８…配線
５０…バリアメタル
５２…金属膜
５４…バリアメタル
５６…コンタクトプラグ
５８…配線
６０…コンタクトプラグ
６２…配線
６４…コンタクトプラグ
６６ａ、６６ｂ…トランジスタアレイ
６８…マスク
７０…フォトレジスト膜
７２…開口部
７４…フォトレジスト膜
７６…開口部
７８…フォトレジスト膜
８０…開口部
８２…フォトレジスト膜
８４…開口部
８６…フォトレジスト膜
８８…開口部
９０…フォトレジスト膜
９２…開口部
９４…ポリシリコン膜
９６…フォトレジスト膜
９８…開口部
１００…シリコン酸化膜
１０２…フォトレジスト膜
１０４…開口部
１０６…フォトレジスト膜
１０８…開口部
１１０…フォトレジスト膜
１１２…開口部
１１４…絶縁膜
１１６…絶縁膜
１１８…層間絶縁膜
１２０…コンタクトホール
１２２…バリアメタル
１２４…コンタクトプラグ
１２６…バリアメタル
１２８…金属膜
１３０…バリアメタル
１３２…配線
１３４…絶縁膜
１３６…絶縁膜
１３８…層間絶縁膜
２１０…半導体基板
２１２…素子分離領域
２１８…コントロールゲート
２２０…フローティングゲート
２２１…絶縁膜
２２４…ゲート絶縁膜
２３２…ソース／ドレイン領域
２３４…サイドウォール絶縁膜
２４０…メモリ用のトランジスタ
【図１】
2004200553.tif 000003
【図２】
2004200553.tif 000004
【図３】
2004200553.tif 000005
【図４】
2004200553.tif 000006
【図５】
2004200553.tif 000007
【図６】
2004200553.tif 000008
【図７】
2004200553.tif 000009
【図８】
2004200553.tif 000010
【図９】
2004200553.tif 000011
【図１０】
2004200553.tif 000012
【図１１】
2004200553.tif 000013
【図１２】
2004200553.tif 000014
【図１３】
2004200553.tif 000015
【図１４】
2004200553.tif 000016
【図１５】
2004200553.tif 000017
【図１６】
2004200553.tif 000018
【図１７】
2004200553.tif 000019
【図１８】
2004200553.tif 000020
【図１９】
2004200553.tif 000021
【図２０】
2004200553.tif 000022
【図２１】
2004200553.tif 000023
【図２２】
2004200553.tif 000024
【図２３】
2004200553.tif 000025
【図２４】
2004200553.tif 000026
【図２５】
2004200553.tif 000027
【図２６】
2004200553.tif 000028
【図２７】
2004200553.tif 000029
【図２８】
2004200553.tif 000030