(57)【要約】【課題】小振幅の入力信号から振幅の大きな正電圧と負電圧の電圧にレベル変換可能なレベル変換回路を占有面積を小さく構成する。【解決手段】正電圧Ｖｐが印加される第１電圧端子と、負電圧Ｖｎが印加される第２電圧端子と、上記第１電圧端子と上記第２電圧端子の電圧を動作電圧とするラッチ回路Ｑ５〜Ｑ８と、入力信号ＩＮを受けて上記ラッチ部の入力ノードＮ１，Ｎ２を駆動する入力ＭＯＳトランジスタＱ１，Ｑ２と、該入力ＭＯＳトランジスタＱ１，Ｑ２と上記ラッチ部の入力ノードＮ１，Ｎ２との接続を開閉する入力カットＭＯＳトランジスタＱ３，Ｑ４とを備えたレベル変換回路である。【選択図】        図１
2004153446.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧が印加される第１電圧端子と、第２電圧が印加される第２電圧端子と、上記第１電圧と上記第２電圧とを動作電圧とするラッチ回路と、入力信号を受けて上記ラッチ回路の入力端子を駆動する入力ＭＯＳトランジスタと、該入力ＭＯＳトランジスタと上記ラッチ回路の入力端子との間に設けられ制御電圧をゲート端子に受けて動作する入力カットＭＯＳトランジスタとを備え、上記ラッチ回路から入力をレベル変換した電圧が出力されるように構成されていることを特徴とするレベル変換回路。
【請求項２】
上記ラッチ回路は互いに入力端子と出力端子とが交差結合された２個のインバータ回路からなり、
上記入力ＭＯＳトランジスタおよび上記入力カットＭＯＳトランジスタは上記２個のインバータ回路に対応してそれぞれ２組設けられるとともに、
上記ラッチ回路、上記入力ＭＯＳトランジスタおよび上記入力カットＭＯＳトランジスタの各構成素子のうちＰチャネル形ＭＯＳトランジスタのウェル領域は上記第１電圧端子に接続され、Ｎチャネル形ＭＯＳトランジスタのウェル領域は上記第２電圧端子に接続されていることを特徴とする請求項１記載のレベル変換回路。
【請求項３】
上記第１電圧端子又は上記第２電圧端子の何れか一方の電圧端子に、上記第１電圧と上記第２電圧の電位差を小さくするオフセット電圧が選択的に印加されるように制御されることを特徴とする請求項１又は２に記載のレベル変換回路。
【請求項４】
上記第１電圧又は上記第２電圧は昇圧電圧であり、該昇圧電圧の上昇に伴って上記入力カットＭＯＳトランジスタのウェル電位が上昇または下降されるときに、上記制御電圧も上昇または下降されるように制御されることを特徴とする請求項１〜３の何れかに記載のレベル変換回路。
【請求項５】
複数の不揮発性のメモリセル、複数のメモリセルの中から何れかを選択する複数のワード線およびメモリセルのデータ入出力ノードが接続された複数のデータ線を有するメモリセルアレイと、
上記メモリセルへデータを消去・書込みする際に使用される外部電源電圧よりも絶対値の大きな電圧を生成する電圧発生回路と、
請求項１〜４の何れかに記載のレベル変換回路とを備え、
上記レベル変換回路は入力される信号に応じて上記電圧発生回路で生成された電圧を上記ワード線に出力するように形成されていることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、レベル変換回路に適用して有用な技術に関し、特に正負の電圧でワード線の駆動が必要な不揮発性半導体メモリに利用して有用な技術に関する。
【０００２】
【従来の技術】
フラッシュメモリのような記憶素子の閾値の高低で情報を記憶する不揮発性半導体メモリは、例えばワード線に電源電圧よりも高い正電圧（例えば１５Ｖ）を印加して記憶素子の浮遊ゲートに電子を注入することで閾値を高くする一方、ワード線に負電圧（例えば−１０Ｖ）を印加して浮遊ゲートから電子を放出させることで閾値を低くするため、正の高電圧と負の電圧（以下、これらをまとめて書き換え電圧と称する）が必要となる。一般に、このような書き換え電圧は、集積回路に設けられた電圧発生回路により生成するが、入力アドレスに基づき選択されたワード線のみに供給する必要があるため、小振幅のロジック信号を受けて書き換え電圧にレベル変換を行うレベル変換回路をワード線ごとに設ける必要がある。
【０００３】
従来、正電圧と負電圧のレベル変換を行う回路としては、図１８に示すようなレベル変換回路がある。このレベル変換は、正電圧をレベル変換する場合には、Ｖｐを正の昇圧電圧（例えば１５Ｖ）、Ｖｎを０Ｖにし、前段の回路４０によりロジック系の電源電圧Ｖｄｄ−Ｖｓｓ（例えば１．８Ｖ−０Ｖ）を振幅とする入力信号ＩＮを正の昇圧電圧Ｖｐ（例えば１５Ｖ）と接地電位Ｖｓｓとの振幅にレベル変換するものである。また、負電圧をレベル変換する場合には、Ｖｐをロジック系の電源電圧Ｖｄｄ（例えば１．８Ｖ）、Ｖｎを負の昇圧電圧（例えば−１５Ｖ）にし、後段の回路４１によりロジック系の電源電圧Ｖｄｄ−Ｖｓｓ（例えば１．８Ｖ−０Ｖ）を振幅とする入力信号ＩＮをＶｄｄと負の昇圧電圧Ｖｎ（例えば−１５Ｖ）の振幅にレベル変換するものである。
【０００４】
また、図１９に示すように正負の昇圧電圧Ｖｐ，Ｖｎを動作電圧とするラッチ型のレベル変換回路５０により１段で正電圧と負電圧にレベル変換するもあるが、この場合、入力端子に昇圧電圧Ｖｐ，Ｖｎが逆流しないように入力側にトランスファー回路５１等を挿む必要がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１８に示すようなレベル変換回路では、前段の回路４０の入力ＭＯＳトランジスタＱ４３，Ｑ４４と、後段の回路４１の入力ＭＯＳトランジスタＱ４５，Ｑ４６とが、振幅の小さな信号を入力して振幅の大きな信号を生成するため素子サイズを大きくして駆動力を大きくする必要がある。さらに、前段の回路４０と後段の回路４１とではＮチャネルＭＯＳトランジスタＱ４３，Ｑ４４とＱ４７，Ｑ４８のソース電圧が異なるため、これらに異なるウェル電圧を与えるためウェルを分離させて設ける必要がある。これらのことから、図１８のレベル変換回路では回路の占有面積が大きくなるという課題が生じる。
【０００６】
また、図１９に示すようなレベル変換回路では、入力側に設けられたトランスファー回路５１により後段のラッチ部分をドライブする能力が低下するため、昇圧電圧Ｖｐ，Ｖｎの電位差を大きくすると、出力信号を反転するのに長い時間を要したり、或いは、昇圧電圧Ｖｐ，Ｖｎ間に比較的大きな貫通電流が流れてしまうなどの問題が生じる。
【０００７】
また、不揮発性メモリの書込みや消去に必要な正電圧や負電圧が大きいと、図１８や図１９のレベル変換では回路を構成するＭＯＳトランジスタに耐圧以上の書換え電圧が印加される場合が考えられるので、ＭＯＳトランジスタが破壊されてしまうおそれがある。ＭＯＳトランジスタに不揮発性メモリの書込みや消去に必要な正電圧や負電圧よりも大きな耐圧を持たせると、ＭＯＳトランジスタのデバイスの性能が落ちてしまうために、回路動作に必要なＭＯＳトランジスタ性能を満たすことができないおそれがある。
【０００８】
この発明の目的は、占有面積が小さく小振幅の入力で振幅の大きな正電圧と負電圧の電圧出力が可能なレベル変換回路を提供することにある。
【０００９】
この発明の他の目的は、上記のようなレベル変換回路により回路面積の小さな不揮発性半導体メモリを提供することにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、Ｐチャネル型ＭＯＳトランジスタのソースとウェルが接続され、第１電圧が印加される第１電圧端子と、Ｎチャネル型ＭＯＳトランジスタのソースとウェルが接続され、第２電圧が印加される第２電圧端子と、上記第１電圧端子の電圧と上記第２電圧端子の電圧とを動作電圧とするラッチ回路と、入力信号を受けて上記ラッチ回路の入力端子を駆動する入力ＭＯＳトランジスタと、該入力ＭＯＳトランジスタと上記ラッチ回路の入力端子との間に設けられ制御電圧をゲート端子に受けて動作する入力カットＭＯＳトランジスタとを備え、上記ラッチ回路から入力をレベル変換した電圧が出力されるように構成したものである。
【００１３】
正電圧変換では、第１電圧として昇圧された正電圧を第１電圧端子に印加し、第２電圧として接地電位０Ｖまたはロジック系の電源電圧Ｖｄｄ（例えば１．８Ｖ）を第２電圧端子に印加する。負電圧変換では、第１電圧としてロジック系の電源電圧Ｖｄｄ（例えば１．８Ｖ）を第１電圧端子に印加し、第２電圧として昇圧された負電圧を第２電圧端子に印加する。
【００１４】
このような手段によれば、１段のレベル変換回路で正と負のレベル変換を行えるので回路の占有面積の縮小が図れ、さらに上記制御電圧や第１電圧又は第２電圧を制御することで、ＭＯＳトランジスタの耐圧を超えるような高電圧の書き換え電圧のレベル変換も可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１６】
［第１実施例］
図１は、本発明の第１実施例のレベル変換回路を示す回路図である。
【００１７】
実施例のレベル変換回路が搭載される半導体集積回路は、例えば、外部から内部ロジック用の電源電圧Ｖｄｄ（例えば１．８Ｖ）やＩ／Ｏインターフェース用の電源電圧Ｖｃｃ（例えば５Ｖ）などが供給され、且つ、内部に負電圧（例えば−１０Ｖ）と正の昇圧電圧（例えば１５Ｖ）とを生成可能な電圧発生回路を備えるものである。
【００１８】
この実施例のレベル変換回路は、ロジック用の電源電圧Ｖｄｄから生成される小振幅の入力信号ＩＮを受けて、Ｉ／Ｏ用の電源電圧Ｖｃｃや負電圧或いは正の昇圧電圧にレベル変換して出力するものである。レベル変換回路に供給される動作電圧Ｖｐ，Ｖｎはレベル変換を行う信号の入力タイミングや出力タイミングに同期して電圧が切り替えられたり昇圧により電圧値が変化するように制御されるものである。
【００１９】
この実施例のレベル変換回路は、動作電圧Ｖｐ，Ｖｎを受けて動作する４つのＭＯＳトランジスタＱ５〜Ｑ８からなるラッチ部と、入力信号ＩＮを受けてラッチ部の入力ノードＮ１，Ｎ２を駆動するＮチャネル形の入力ＭＯＳトランジスタＱ１，Ｑ２と、この入力ＭＯＳトランジスタＱ１，Ｑ２とラッチ部の入力ノードＮ１，Ｎ２の間に設けられ制御電圧Ｖｅにより開閉動作するＮチャネル形の入力カットＭＯＳトランジスタＱ３，Ｑ４とから構成される。これらのＭＯＳトランジスタＱ１〜Ｑ８は、静止状態でのソース・ドレイン間耐圧ＢＶｄｓ０が１５Ｖ程度、動作状態でのソース・ドレイン間耐圧ＢＶｄｓｍｉｎが８〜１０Ｖに形成されたものである。
【００２０】
上記ラッチ部は、例えば、動作電圧Ｖｐ，Ｖｎの間にＰチャネルＭＯＳトランジスタＱ７，Ｑ８とＮチャネルＭＯＳトランジスタＱ５，Ｑ６とをそれぞれ直列に接続した２組のインバータ回路からなり、これらを互いに入力と出力とを結合したものである。
【００２１】
また、入力ＭＯＳトランジスタＱ１，Ｑ２と入力カットＭＯＳトランジスタＱ３，Ｑ４とはラッチ部の正相側と逆相側とに一組ずつ設けられ、且つ、負相側の入力ＭＯＳトランジスタＱ２にはインバータＩＮＶ１により入力信号ＩＮの反転信号が入力されるようになっている。
【００２２】
また、レベル変換回路を構成するＮチャネルＭＯＳトランジスタＱ１〜Ｑ６のウェルは共通にされて動作電圧Ｖｎの端子が接続され、ＰチャネルＭＯＳトランジスタＱ７，Ｑ８のウェルは共通にされて動作電圧Ｖｐの端子が接続されている。
【００２３】
次に、このレベル変換回路の制御方法および動作パターンについて説明する。
【００２４】
図２（ａ）〜（ｃ）には、上記レベル変換回路によりＩ／Ｏ用の電源電圧Ｖｃｃへレベル変換を行う場合のタイミングチャートを示す。
【００２５】
Ｉ／Ｏ用の電源電圧Ｖｃｃへレベル変換を行うには３つのパターンが適用できる。第１のパターンは、図２（ａ）に示すように、動作電圧Ｖｐと制御電圧Ｖｅを電源電圧Ｖｃｃに固定した状態で、入力信号ＩＮを入力するものである。このパターンでは、入力信号ＩＮの入力タイミングａにハイレベル信号が入力されると、入力ＭＯＳトランジスタＱ１，Ｑ２によりラッチ部の入力ノードＮ１，Ｎ２が駆動され、所定の遅延時間を経過して出力信号ＯＵＴが電源電圧Ｖｃｃに切り替えられる。
【００２６】
第２のパターンは、図２（ｂ）に示すように、第１パターンの制御に加えて入力信号ＩＮがラッチ部に反映された状態で確定する期間ｂ〜ｃに制御電圧Ｖｅを接地電位０Ｖにして入力カットＭＯＳトランジスタＱ３，Ｑ４をオフさせるものである。ここで入力カットＭＯＳトランジスタＱ３，Ｑ４をオフさせるタイミングｂは入力信号ＩＮがラッチ部にラッチされた後になるようにタイミング制御される。このパターンでは、第１パターンと同様の動作に加えて、入力信号ＩＮの確定期間ｂ〜ｃに入力が不安定になるような場合でも出力電圧ＯＵＴが安定するという効果が得られる。
【００２７】
第３のパターンは、図２（ｃ）に示すように、初期状態として動作電圧Ｖｐをロジック系の電源電圧Ｖｄｄにしておくと共に、入力信号ＩＮがラッチ部にラッチされた後に、制御電圧Ｖｅにより入力カットＭＯＳトランジスタＱ３，Ｑ４をオフさせ、その後、動作電圧Ｖｐを電源電圧Ｖｃｃまで上昇させるパターンである。入力信号ＩＮがハイレベルのときには、動作電圧Ｖｐの上昇により電源電圧Ｖｃｃの出力電圧ＯＵＴが得られる。
【００２８】
電圧出力が完了したら、動作電圧ＶｐをＩ／Ｏ用の電源電圧Ｖｃｃからロジック系の電源電圧Ｖｄｄに戻した後に、制御電圧Ｖｅを電源電圧Ｖｃｃに戻して、レベル変換回路は初期状態に戻される。
【００２９】
この第３パターンによれば、電源電圧ＶｃｃがＭＯＳトランジスタの静止状態におけるドレイン・ソース間耐圧ＢＶｄｓ０よりは低いが、動作状態におけるドレイン・ソース間耐圧ＢＶｄｓｍｉｎより高くなる場合に、各ＭＯＳトランジスタＱ１〜Ｑ８の動作中に電源電圧Ｖｃｃが印加されて各ＭＯＳトランジスタに動作時の耐圧ＢＶｄｓｍｉｎ以上の電圧がかかってしまうことを回避できるという利点がある。
【００３０】
図３には、上記レベル変換回路により負電圧（−１０Ｖ）のレベル変換を行う場合のタイミングチャートを示す。
【００３１】
負電圧のレベル変換を行う場合には、図３に示されるように、入力信号ＩＮ該入力信号ＩＮがラッチ部にラッチされた後のタイミングｂに、制御電圧Ｖｅを接地電位０Ｖにして入力カットＭＯＳトランジスタＱ３，Ｑ４をオフさせ、その後、動作電圧Ｖｎを接地電位から負電圧（−１０Ｖ）に降下させる。また、動作電圧Ｖｎの降下に伴って制御電圧Ｖｅも同様に降下させ、入力カットＭＯＳトランジスタＱ３，Ｑ４がオンしないように制御する。
【００３２】
このような制御により、入力信号ＩＮがロウレベルのときには負電圧にレベル変換され、入力信号ＩＮがハイレベルのときには電源電圧Ｖｄｄにレベル変換された出力電圧ＯＵＴが得られる。電圧出力が完了したら、動作電圧Ｖｎおよび制御電圧Ｖｅを接地電位０Ｖに戻してから制御電圧Ｖｅを電源電圧Ｖｃｃに戻して、レベル変換回路を初期状態に戻す。
【００３３】
負電圧が供給されると、入力トランジスタＱ１，Ｑ２のゲート・ソース間電圧が正になり、本来オフになっている入力トランジスタもオンになる。このような状態ではレベル変換器が誤動作してしまうため、上記のような制御により、レベル変換器の誤動作を防いでいる。
【００３４】
図４には、例えば１５ＶなどＭＯＳトランジスタの静止時の耐圧ＢＶｄｓ０よりも高い電圧にレベル変換を行う場合のタイミングチャートを示す。
【００３５】
静止時の耐圧ＢＶｄｓ０以上の電圧にレベル変換を行う場合には、図４に示されるように、入力信号ＩＮがラッチ部にラッチされた後のタイミングｂに、制御電圧Ｖｅを接地電位０Ｖにして入力カットＭＯＳトランジスタＱ３，Ｑ４をオフさせ、その後、動作電圧Ｖｐを電源電圧Ｖｄｄから昇圧電圧（１５Ｖ）に昇圧するとともに、この昇圧の途中で動作電圧Ｖｎを電源電圧Ｖｄｄなどに上昇させて、動作電圧Ｖｐ，Ｖｎの電位差がＭＯＳトランジスタの静止時の耐圧ＢＶｄｓ０以上にならないように制御するものである。
【００３６】
このような制御により、入力信号ＩＮがハイレベルのときには昇圧電圧に、入力信号ＩＮがロウレベルのときには低い電源電圧Ｖｄｄにレベル変換された出力電圧ＯＵＴが得られる。電圧出力が完了したら、動作電圧Ｖｐを昇圧電圧から電源電圧Ｖｄｄに下げるとともに、その途中でＭＯＳトランジスタの耐圧を下回った段階で動作電圧Ｖｎを接地電位０Ｖに戻した後、制御電圧Ｖｅを電源電圧Ｖｃｃに戻して、レベル変換回路を初期状態に戻す。
【００３７】
このような制御により、各ＭＯＳトランジスタに静止時の耐圧ＢＶｄｓ０以上の電圧が印加されるのを回避しながら静止時の耐圧ＢＶｄｓ０以上の電圧へレベル変換することが可能となる。
【００３８】
なお、図２（ａ）〜（ｃ）、図３および図４の制御パターンにおいて、入力カットＭＯＳトランジスタＱ３，Ｑ４をオンさせる制御電圧ＶｅはＩ／Ｏ系の電源電圧Ｖｃｃに限られず、例えばロジック系の電源電圧Ｖｄｄなど他の電圧を用いることも出来る。但し、ラッチ部を反転させる際に入力カットＭＯＳトランジスタＱ３，Ｑ４に比較的多くの電流を流す必要があるため、トランジスタサイズを小さくして回路の占有面積を縮小したい場合には、比較的高い電圧を使用すると良い。
【００３９】
また、図２（ｃ）と図４の制御パターンにおいて、入力信号ＩＮが安定していると保証されており、動作時の耐圧ＢＶｄｓｍｉｎを超えないことが保証されている場合には、制御電圧Ｖｅを電源電圧Ｖｃｃ又はＶｄｄの固定として入力カットＭＯＳトランジスタＱ３，Ｑ４をオフしないように制御しても良い。この場合でも、入力カットＭＯＳトランジスタＱ３，Ｑ４により、入力ＭＯＳトランジスタＱ１，Ｑ２のドレイン電圧は、制御電圧Ｖｅ−ＭＯＳトランジスタＱ３，Ｑ４の閾値電圧Ｖｔｈとなるため、動作電圧Ｖｐを高電圧にした場合でも入力ＭＯＳトランジスタＱ１，Ｑ２に高電圧が印加されることはない。
【００４０】
［第２実施例］
図５は、第２実施例のレベル変換回路を示す回路図である。
【００４１】
第２実施例のレベル変換回路は、第１実施例のレベル変換回路のＮチャネル形の入力カットＭＯＳトランジスタＱ３，Ｑ４を、Ｐチャネル形の入力カットＭＯＳトランジスタＱ１３，Ｑ１４に変更したものである。
【００４２】
図６〜図８には、このレベル変換回路の制御と動作をそれぞれ説明するタイムチャートを示す。これらから示されるレベル変換の各パターンは、図２〜図４に示した第１実施例のレベル変換パターンの各々に対応するものである。
【００４３】
この第２実施例のレベル変換回路では、入力カットＭＯＳトランジスタＱ１３，Ｑ１４がＰチャネル形のものに変更されているだけなので、制御電圧Ｖｅを変えるのみでその他は第１実施例のレベル変換回路と同様の制御により、同様のレベル変換が可能である。
【００４４】
すなわち、図６（ａ）〜（ｃ）に示されるように、Ｉ／Ｏ用の電源電圧Ｖｃｃにレベル変換する場合には、入力カットＭＯＳトランジスタＱ１３，Ｑ１４をオンさせる期間には制御電圧Ｖｅを接地電位０Ｖとし、オフさせる期間にはそのソース電位がＩ／Ｏ用の電源電圧Ｖｃｃとなるため制御電圧ＶｅをＩ／Ｏ用の電源電圧Ｖｃｃとすれば良い。
【００４５】
また、図７に示されるように、負電圧にレベル変換する場合には、入力カットＭＯＳトランジスタＱ１３，Ｑ１４をオンさせる期間には制御電圧Ｖｅを接地電位０Ｖとし、オフさせる期間にはそのソース電位がロジック系の電源電圧Ｖｄｄとなるので制御電圧Ｖｅをロジック系の電源電圧Ｖｄｄとすれば、同様の結果が得られる。
【００４６】
また、図８に示されるように、静止時の耐圧ＢＶｄｓ０を超える昇圧電圧にレベル変換する場合には、入力カットＭＯＳトランジスタＱ１３，Ｑ１４をオンさせる期間には制御電圧を接地電位０Ｖとし、オフさせる期間にはそのソース電位が動作電圧Ｖｐの昇圧に伴って高電圧になるので、制御電圧Ｖｅとして動作電圧Ｖｐを供給すればよい。
【００４７】
なお、図６〜図８の制御パターンにおいて、入力カットＭＯＳトランジスタＱ１３，Ｑ１４をオンさせる制御電圧Ｖｅは接地電位０Ｖに限られず負電圧を用いてもよい。また、図６（ｃ）と図８の制御パターンにおいて、入力信号ＩＮが安定していると保証されており、動作時の耐圧ＢＶｄｓｍｉｎを超えないことが保証されている場合には、制御電圧Ｖｅを接地電位０Ｖ又は負電圧固定として入力カットＭＯＳトランジスタＱ１３，Ｑ１４をオンさせたままにしても良い。
【００４８】
［その他の実施例］
図９と図１３は、その他の実施例のレベル変換回路を示す回路図である。
【００４９】
これらのレベル変換回路は、図１と図５のレベル変換回路にそれぞれ対応して、各ＭＯＳトランジスタのタイプをＰチャネル形のものはＮチャネル形へ、Ｎチャネル形のものはＰチャネル形へ変更するとともに、動作電圧ＶｐとＶｎとを入れ替えた構成の回路である。
【００５０】
このようなレベル変換回路によれば、第１実施例や第２実施例で説明した複数のレベル変換パターンと同様に、複数パターンのレベル変換を行うことが可能になっている。さらに、図９と図１３のレベル変換回路によりレベル変換する電圧は、第１実施例や第２実施例でレベル変換した負電圧（例えば−１０Ｖ）、Ｉ／Ｏ用の電源電圧Ｖｃｃ、正の昇圧電圧（例えば１５Ｖ）の替わりに、配列順に、例えばＩ／Ｏ用の電源電圧Ｖｃｃ，負電圧（−１０Ｖ）、負の高電圧（例えば−１３Ｖ）を適用することが出来る。
【００５１】
この実施例のレベル変換回路において、各レベル変換の制御と動作は図１０〜図１２と図１４〜図１６にそれぞれ示される通りである。第１実施例や第２実施例で説明したように、レベル変換に用いる動作電圧Ｖｐ，Ｖｎの電位差がＭＯＳトランジスタの耐圧を上回ることがなければ何もせずに入出力を行えば良いし、動作電圧Ｖｐ，Ｖｎの電位差がＭＯＳトランジスタの動作状態の耐圧を上回る場合には、始め動作電圧Ｖｐ，Ｖｎの電位差を小さくした状態で入力信号ＩＮをラッチし、その後に動作電圧Ｖｐ，Ｖｎの電位差を大きくしていけば良い。また、動作電圧Ｖｐ，Ｖｎの電位差がＭＯＳトランジスタの静止状態の耐圧を上回る場合には、始め電位差を小さくした状態で入力信号ＩＮをラッチし、その後に一方の動作電圧Ｖｎを降下させていくとともに、他方の動作電圧Ｖｐも電位差が静止状態の耐圧を超えないように降下させるように制御すれは良い。これらの制御方法は第１実施例や第２実施例で説明したものと同様のものである。
【００５２】
なお、図１０〜図１２の制御パターンにおいて入力カットＭＯＳトランジスタＱ２３，Ｑ２４をオンさせる制御電圧Ｖｅは接地電位０Ｖに限られず負電圧を用いてもよく、また、図１１（ｃ）と図１２において、入力信号ＩＮが安定していると保証されており、動作時の耐圧ＢＶｄｓｍｉｎを超えないことが保証されている場合には、制御電圧Ｖｅを接地電位０Ｖ又は負電圧固定として入力カットＭＯＳトランジスタＱ２３，Ｑ２４をオンさせたままにしても良い。
【００５３】
同様に、図１４〜図１６の制御パターンにおいて入力カットＭＯＳトランジスタＱ３３，Ｑ３４をオンさせる制御電圧ＶｅはＩ／Ｏ用の電源電圧Ｖｃｃに限られず、ロジック用の電源電圧Ｖｄｄとしても良く、また、図１５（ｃ）と図１６において、入力信号ＩＮが安定していると保証されており、動作時の耐圧ＢＶｄｓｍｉｎを超えないことが保証されている場合には、制御電圧Ｖｅを電源電圧Ｖｃｃ又はＶｄｄ固定として入力カットＭＯＳトランジスタＱ３３，Ｑ３４をオンさせたままにしても良い。
【００５４】
［応用例］
図１７は、上記実施例のレベル変換回路が搭載される不揮発性半導体メモリとしてのフラッシュメモリの概略構成図である。
【００５５】
同図において、１０は多数の不揮発性のメモリセルがマトリックス配列されたメモリアレイ、１１は書込みデータがラッチされる書込みラッチ、１２は複数のデータ線の中からＹアドレスに応じたデータ線を選択する列デコーダ、１３はメモリアレイ１０から読み出されるデータを増幅するセンスアンプ回路、１４はＸアドレスに応じたワード線を駆動する行デコーダ＆ドライバ、１５は各部に必要な電源電圧を供給する電源回路、１６は昇圧回路等を有し外部供給された電源電圧から正負電圧を生成する電圧発生回路、１７は入力アドレスを保持するアドレスバッファ、１８はデータの入出力を行う入出力回路である。
【００５６】
上記のメモリアレイ１０には、複数のメモリセルの中から何れかを選択する複数のワード線と、選択されたメモリセルのデータ入出力ノードが接続される複数のデータ線とが設けられている。
【００５７】
これらの構成のうち、行デコーダ＆ドライバ１４の中に、メモリアレイ１０に設けられたワード線と同数だけのレベル変換回路が設けられている。そして、Ｘアドレスのデコード信号を入力し、このデコード信号と電源回路１５から供給される動作電圧Ｖｐ，Ｖｎに応じて対応するワード線を駆動するようになっている。電源回路１５は書込み時や消去時の所定のタイミングに合せてレベル変換回路に必要な動作電圧Ｖｐ，Ｖｎが供給されるように図示しない制御回路により制御される。
【００５８】
以上のように、上記実施例のレベル変換回路によれば、１段のレベル変換回路で正と負のレベル変換を行えるので回路の占有面積の縮小が図れる。具体的には、小振幅の入力を受けて大きな電流を流す必要のある入力ＭＯＳトランジスタ（Ｑ１，Ｑ２，Ｑ２１，Ｑ２２）が２個だけであり、その他のＭＯＳトランジスタは小さいサイズに形成できるので、回路の占有面積の削減が図れる。加えて、Ｎチャネル形とＰチャネル形で同じタイプのＭＯＳトランジスタは全てウェルが共通とすることが出来るので、ウェル分離のための余計な面積の追加も不要とされる。
【００５９】
ここで、従来例の場合と比較すれば、図１８の従来例ではトランジスタサイズを大きくする必要のある入力ＭＯＳトランジスタ（Ｑ４３，Ｑ４４，Ｑ４５，Ｑ４６）の数は４個、さらに、ＮチャネルＭＯＳトランジスタＱ４３，Ｑ４４とＱ４７，Ｑ４８のウェルを分離する必要があるため、同程度の性能とすれば本実施例のレベル変換回路と比べて占有面積は２倍以上になる。
【００６０】
また、上記実施例のレベル変換回路によれば、レベル変換の出力がラッチ部でラッチされる構成なため安定した出力が得られ、且つ、入力ＭＯＳトランジスタの駆動電流でラッチ部の入力ノードＮ１，Ｎ２から電流を引抜くことでラッチ部を反転させる構成なため、比較的速やかにラッチ部を反転することが可能で、ラッチ部に流れる貫通電流も少なくすることが出来る。
【００６１】
また、上記のようなレベル変換回路をワード線ドライバに用いたフラッシュメモリにより、モジュール面積が小さく消費電力の少ないフラッシュメモリを実現できるという効果が得られる。
【００６２】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６３】
例えば、レベル変換する電圧は実施例で示した具体的なものに限られず、様々な電圧のレベル変換に適用可能である。また、入力ＭＯＳトランジスタと入力カットＭＯＳトランジスタとを正相と負相の２組設けているが、正相のみ設けることも可能である。
【００６４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリのワード線ドライバに使用されるレベル変換回路について説明したがこの発明はそれに限定されるものでなく、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）のメモリゲート線ドライバなど広く利用することができる。
【００６５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００６６】
すなわち、本発明に従うと、正と負の電圧にレベル変換可能なレベル変換回路をコンパクトに形成することが可能であり、さらに、ＭＯＳトランジスタの耐圧を超えるような高電圧のレベル変換も可能であるという効果がある。
【００６７】
また、このようなレベル変換回路をメモリアレイのワード線を駆動するドライバ回路部分に用いることで、回路面積が小さく消費電力の少ないフラッシュメモリを提供できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例のレベル変換回路を示す回路図である。
【図２】第２実施例のレベル変換回路によりＩ／Ｏ用の電源電圧Ｖｃｃへレベル変換を行う場合のタイミングチャートである。
【図３】同、レベル変換回路により負電圧（−１０Ｖ）のレベル変換を行う場合のタイミングチャートである。
【図４】同、レベル変換回路によりＭＯＳトランジスタの耐圧以上の電圧にレベル変換を行う場合のタイミングチャートである。
【図５】本発明の第２実施例のレベル変換回路を示す回路図である。
【図６】第２実施例のレベル変換回路によりＩ／Ｏ用の電源電圧Ｖｃｃへレベル変換を行う場合のタイミングチャートである。
【図７】同、レベル変換回路により負電圧（−１０Ｖ）のレベル変換を行う場合のタイミングチャートである。
【図８】同、レベル変換回路によりＭＯＳトランジスタの耐圧以上の電圧にレベル変換を行う場合のタイミングチャートである。
【図９】本発明の第３実施例のレベル変換回路を示す回路図である。
【図１０】本発明の第３実施例のレベル変換回路によりＩ／Ｏ用の電源電圧Ｖｃｃへレベル変換を行う場合のタイミングチャートである。
【図１１】同、レベル変換回路により負電圧（−１０Ｖ）のレベル変換を行う場合のタイミングチャートである。
【図１２】同、レベル変換回路によりＭＯＳトランジスタの耐圧以上の負電圧（−１３Ｖ）にレベル変換を行う場合のタイミングチャートである。
【図１３】本発明の第４実施例のレベル変換回路を示す回路図である。
【図１４】第４実施例のレベル変換回路によりＩ／Ｏ用の電源電圧Ｖｃｃへレベル変換を行う場合のタイミングチャートである。
【図１５】同、レベル変換回路により負電圧（−１０Ｖ）のレベル変換を行う場合のタイミングチャートである。
【図１６】同、レベル変換回路によりＭＯＳトランジスタの耐圧以上の負電圧（−１３Ｖ）にレベル変換を行う場合のタイミングチャートである。
【図１７】実施例のレベル変換回路が搭載されるフラッシュメモリの概略構成図である。
【図１８】正電圧と負電圧のレベル変換を行う従来のレベル変換回路の第１例を示す回路図である。
【図１９】正電圧と負電圧のレベル変換を行う従来のレベル変換回路の第２例を示す回路図である。
【符号の説明】
１０    メモリアレイ
１２    列デコーダ
１４    行デコーダ＆ドライバ
１５    電源回路
１６    電圧発生回路
Ｑ１，Ｑ２  入力ＭＯＳトランジスタ
Ｑ３，Ｑ４  入力カットＭＯＳトランジスタ
Ｑ５〜Ｑ８  ラッチ部
Ｑ１３，Ｑ１４  入力カットＭＯＳトランジスタ
Ｑ２１，Ｑ２２  入力ＭＯＳトランジスタ
Ｑ２３，Ｑ２４  入力カットＭＯＳトランジスタ
Ｑ２５〜Ｑ２８  ラッチ部（ラッチ回路）
Ｑ３３，Ｑ３４  入力カットＭＯＳトランジスタ
Ｖｅ    制御電圧
Ｖｐ，Ｖｎ  動作電圧
【図１】
2004153446.tif 000003
【図２】
2004153446.tif 000004
【図３】
2004153446.tif 000005
【図４】
2004153446.tif 000006
【図５】
2004153446.tif 000007
【図６】
2004153446.tif 000008
【図７】
2004153446.tif 000009
【図８】
2004153446.tif 000010
【図９】
2004153446.tif 000011
【図１０】
2004153446.tif 000012
【図１１】
2004153446.tif 000013
【図１２】
2004153446.tif 000014
【図１３】
2004153446.tif 000015
【図１４】
2004153446.tif 000016
【図１５】
2004153446.tif 000017
【図１６】
2004153446.tif 000018
【図１７】
2004153446.tif 000019
【図１８】
2004153446.tif 000020
【図１９】
2004153446.tif 000021