(57)【要約】【課題】電源電圧が低電圧化しても動作可能であり、簡単な構成で実現でき、且つ論理プロセスで容易に形成可能な半導体記憶装置を提供する。【解決手段】アクセスＴｒ１０３及びセルキャパシタ１０４とで構成されるＤＲＡＭメモリセルにおいて、アクセスＴｒ１０３及びセルキャパシタ１０４にデプレッション型ＭＯＳＦＥＴを用いる。従来に比べて動作マージンを拡大でき、必要となる電源数も従来より少なくすることができる。【選択図】図１
2004213722.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
上記ワード線と交差する第１のビット線と、
上記第１のビット線とビット線対を形成する第２のビット線と、
ゲート電極が上記ワード線に接続され、第１の拡散層が上記第１のビット線に接続されたＭＩＳＦＥＴであるアクセストランジスタと、上記アクセストランジスタの第２拡散層に接続され、電荷を保持可能なセルキャパシタとを有し、上記ワード線と上記第１のビット線との交点に配置されたメモリセルと、
読み出し動作の際に、上記第１のビット線と上記第２のビット線との間に生じる微小な電位差を増幅するためのセンスアンプと
を備え、接地電圧及び正の電源電圧が供給された半導体記憶装置であって、
上記アクセストランジスタはデプレッション型のｐチャネル型ＭＩＳＦＥＴであり、
上記メモリセルの活性化時には上記ワード線を介して上記アクセストランジスタのゲート電極に上記接地電圧が印加される半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記セルキャパシタはｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
上記セルキャパシタはプレーナ型のＭＩＳＦＥＴであることを特徴とする半導体記憶装置。
【請求項４】
請求項２または３に記載の半導体記憶装置において、
上記セルキャパシタはデプレッション型ＭＩＳＦＥＴであり、
動作期間中は、上記セルキャパシタのゲート電極に上記接地電圧が印加されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体記憶装置において、
上記アクセストランジスタと上記セルキャパシタとは、上記正の電源電圧が印加された共通の基板または共通のＮ型ウェルを有し、
上記第１のビット線は、ハイレベルの際には上記正の電源電圧が印加され、ローレベルの際には上記接地電圧が印加されることを特徴とする半導体記憶装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体記憶装置において、
上記センスアンプは、
１対のｐチャネル型ＭＩＳＦＥＴを含み、上記ビット線対間の電位差を増幅するための増幅回路と、
上記増幅回路の駆動を制御し、上記１対のｐチャネル型ＭＩＳＦＥＴよりも低いしきい値を有するｐチャネル型ドライブＭＩＳトランジスタと
を有していることを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
上記１対のｐチャネル型ＭＩＳＦＥＴはデプレッション型ＭＩＳＦＥＴであることを特徴とする半導体記憶装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体記憶装置において、
上記メモリセルが非活性状態にある期間に上記第１のビット線と上記第２のビット線間を短絡させるためのデプレッション型のｐチャネル型ＭＩＳＦＥＴであるビット線イコライズトランジスタと、
上記メモリセルが非活性状態にある期間に上記ビット線対に一定電圧を印加するためのデプレッション型のｐチャネル型ＭＩＳＦＥＴであるビット線プリチャージトランジスタと
を有するプリチャージ・イコライズ回路をさらに備えていることを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
上記ビット線プリチャージトランジスタ及び上記ビット線プリチャージトランジスタの各ゲート電極には、上記メモリセルが非活性状態にある期間中しきい値電圧以下の電圧が印加されることを特徴とする半導体記憶装置。
【請求項１０】
請求項８または９に記載の半導体記憶装置において、
上記アクセストランジスタ、上記ビット線イコライズトランジスタ、ビット線プリチャージトランジスタ及び上記センスアンプ内の上記１対のｐチャネル型ＭＩＳＦＥＴは、互いに共通の工程により形成されることを特徴とする半導体記憶装置。
【請求項１１】
ワード線と、
上記ワード線と交差する第１のビット線と、
上記第１のビット線とビット線対を形成する第２のビット線と、
ゲート電極が上記ワード線に接続され、第１の拡散層が上記第１のビット線に接続されたＭＩＳＦＥＴであるアクセストランジスタと、上記アクセストランジスタの第２拡散層に接続され、電荷を保持可能なセルキャパシタとを有し、上記ワード線と上記第１のビット線との交点に配置されたメモリセルと、
読み出し動作の際に、上記第１のビット線と上記第２のビット線との間に生じる微小な電位差を増幅するためのセンスアンプと
を備え、接地電圧及び正の電源電圧が供給された半導体記憶装置であって、
上記アクセストランジスタはデプレッション型のｎチャネル型ＭＩＳＦＥＴであり、
上記メモリセルの活性化時には上記ワード線を介して上記アクセストランジスタのゲート電極に上記正の電源電圧が印加される半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置において、
上記セルキャパシタはｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体記憶装置。
【請求項１３】
請求項１１または１２に記載の半導体記憶装置において、
上記センスアンプは、
１対のｎチャネル型ＭＩＳＦＥＴを含み、上記ビット線対間の電位差を増幅するための増幅回路と、
上記増幅回路の駆動を制御し、上記１対のｎチャネル型ＭＩＳＦＥＴよりも高いしきい値を有するｎチャネル型ドライブＭＩＳトランジスタと
を有していることを特徴とする半導体記憶装置。
【請求項１４】
ｐチャネル型ＭＩＳＦＥＴを有し、基板上に集積化された論理回路と、
上記論理回路と同一基板上に設けられ、ワード線と、上記ワード線と交差する第１のビット線と、上記第１のビット線とビット線対を形成する第２のビット線と、ゲート電極が上記ワード線に接続され、第１の拡散層が上記第１のビット線に接続されたｐチャネル型ＭＩＳＦＥＴであるアクセストランジスタと、上記アクセストランジスタの第２拡散層に接続され、電荷を保持可能なセルキャパシタとを有し、上記ワード線と上記第１のビット線との交点に配置されたメモリセルと、読み出し動作の際に、上記第１のビット線と上記第２のビット線との間に生じる微小な電位差を増幅するためのセンスアンプとを有するダイナミック型半導体記憶装置と
を備え、
上記アクセストランジスタのしきい値は、上記論理回路に設けられたｐチャネル型ＭＩＳＦＥＴのしきい値よりも高く設定される半導体集積回路装置。
【請求項１５】
請求項１４に記載の半導体集積回路装置において、
上記アクセストランジスタは、デプレッション型ＭＩＳＦＥＴであり、
上記メモリセルの活性化時には、上記ワード線を介して上記アクセストランジスタのゲート電極に上記接地電圧が印加されることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１４または１５に記載の半導体集積回路装置において、
上記セルキャパシタはｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６に記載の半導体集積回路装置において、
上記セルキャパシタはプレーナ型のＭＩＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１４〜１７のうちいずれか１つに記載の半導体集積回路装置において、
上記セルキャパシタはデプレッション型ＭＩＳＦＥＴであり、
動作期間中は、上記セルキャパシタのゲート電極に上記接地電圧が印加されていることを特徴とする半導体集積回路装置。
【請求項１９】
請求項１５〜１８のうちいずれか１つに記載の半導体集積回路装置において、
上記アクセストランジスタは、上記論理回路内のｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜よりも厚いゲート絶縁膜を有していることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１５〜１９のうちいずれか１つに記載の半導体集積回路装置において、
上記アクセストランジスタのゲート絶縁膜の厚さと上記セルキャパシタのゲート絶縁膜の厚さは等しいことを特徴とする半導体集積回路装置。
【請求項２１】
請求項１４〜２０のうちいずれか１つに記載の半導体集積回路装置において、
上記アクセストランジスタと上記セルキャパシタとは、上記正の電源電圧が印加された共通の基板または共通のＮ型ウェルを有し、
上記第１のビット線は、ハイレベルの際には上記正の電源電圧が印加され、ローレベルの際には上記接地電圧が印加されることを特徴とする半導体集積回路装置。
【請求項２２】
請求項１４〜２１のうちいずれか１つに記載の半導体集積回路装置において、
上記センスアンプは、
１対のｐチャネル型ＭＩＳＦＥＴを含み、上記ビット線対間の電位差を増幅するための増幅回路と、
上記増幅回路の駆動を制御し、上記１対のｐチャネル型ＭＩＳＦＥＴよりも低いしきい値を有するｐチャネル型ドライブＭＩＳトランジスタと
を有していることを特徴とする半導体集積回路装置。
【請求項２３】
請求項２２に記載の半導体集積回路装置において、
上記１対のｐチャネル型ＭＩＳＦＥＴはデプレッション型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項２４】
請求項２２または２３に記載の半導体集積回路装置において、
上記ダイナミック型半導体記憶装置は、
上記メモリセルが非活性状態にある期間に上記第１のビット線と上記第２のビット線間を短絡させるためのデプレッション型のｐチャネル型ＭＩＳＦＥＴであるビット線イコライズトランジスタと、
上記メモリセルが非活性状態にある期間に上記ビット線対に一定電圧を印加するためのデプレッション型のｐチャネル型ＭＩＳＦＥＴであるビット線プリチャージトランジスタと
を有するプリチャージ・イコライズ回路をさらに有していることを特徴とする半導体集積回路装置。
【請求項２５】
請求項２４に記載の半導体集積回路装置において、
上記ビット線プリチャージトランジスタ及び上記ビット線プリチャージトランジスタの各ゲート電極には、上記メモリセルが非活性状態にある期間中しきい値電圧以下の電圧が印加されることを特徴とする半導体集積回路装置。
【請求項２６】
請求項１４〜２５のうちいずれか１つに記載に半導体集積回路装置において、
上記ダイナミック型半導体記憶装置は、上記論理回路と共通の論理プロセスによって形成されることを特徴とする半導体集積回路装置。
【請求項２７】
ｎチャネル型ＭＩＳＦＥＴを有し、基板上に集積化された論理回路と、
上記論理回路と同一基板上に設けられ、ワード線と、上記ワード線と交差する第１のビット線と、上記第１のビット線とビット線対を形成する第２のビット線と、ゲート電極が上記ワード線に接続され、第１の拡散層が上記第１のビット線に接続されたｎチャネル型ＭＩＳＦＥＴであるアクセストランジスタと、上記アクセストランジスタの第２拡散層に接続され、電荷を保持可能なセルキャパシタとを有し、上記ワード線と上記第１のビット線との交点に配置されたメモリセルと、上記第１のビット線と上記第２のビット線との間に設けられ、読み出し動作の際に、上記第１のビット線と上記第２のビット線との間に生じる微小な電位差を増幅するためのセンスアンプとを有するダイナミック型半導体記憶装置と
を備え、
上記アクセストランジスタのしきい値は、上記論理回路に設けられたｎチャネル型ＭＩＳＦＥＴのしきい値よりも低く設定される半導体集積回路装置。
【請求項２８】
請求項２７に記載の半導体集積回路装置において、
上記アクセストランジスタは、デプレッション型ＭＩＳＦＥＴであり、
上記メモリセルの活性化時には、上記ワード線を介して上記アクセストランジスタのゲート電極に上記正の電源電圧が印加されることを特徴とする半導体集積回路装置。
【請求項２９】
請求項２７または２８に記載の半導体集積回路装置において、
上記セルキャパシタはｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項３０】
請求項２７〜２９のうちいずれか１つに記載の半導体集積回路装置において、
上記センスアンプは、
１対のｎチャネル型ＭＩＳＦＥＴを含み、上記ビット線対間の電位差を増幅するための増幅回路と、
上記増幅回路の駆動を制御し、上記１対のｎチャネル型ＭＩＳＦＥＴよりも高いしきい値を有するｎチャネル型ドライブＭＩＳトランジスタと
を有していることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、論理プロセスを用いて形成されるダイナミック型半導体記憶装置及び該ダイナミック型半導体装置と論理回路を併設した半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年のダイナミック型半導体記憶装置（ＤＲＡＭ）は、大容量化、微細化が進むとともに駆動電圧の低電圧化が進み、その駆動電圧は、０．１８ｕｍプロセス世代では１．８Ｖ、０．１５ｕｍ世代では１．５Ｖ、さらには、０．１３ｕｍ世代では１．２Ｖと、１Ｖに迫るところまできている。
【０００３】
そのような中、低電圧での動作余裕度を確保するために、ＤＲＡＭの回路には様々な工夫がなされている。例えば、１つのトランジスタと１つのキャパシタで構成されるＤＲＡＭ（１Ｔ１Ｃ構成のＤＲＡＭ）や、ＮＭＯＳメモリセルタイプのＤＲＡＭでは、アクセストランジスタ（以下、「アクセスＴｒ」と称する）のしきい値電圧（以下、Ｖｔと呼ぶ）を通常の論理トランジスタまたは周辺回路のＴｒよりも大きく設定してリーク電流を低減することや、ワード線を昇圧し、メモリセルへの書き込み電荷量を最大化することなどが行われる。ここで、ワード線を昇圧する際には電源電圧よりもアクセスＴｒのしきい値電圧分以上高い電圧に昇圧する。ただし、この構成の場合、アクセスＴｒが昇圧電位に耐えられるように、ゲート酸化膜の厚いＴｒを使用する等の工夫が必要となる。
【０００４】
このようなバイアス構成は、近年のメガビットクラス以上のＤＲＡＭにおいて動作余裕度の確保のために広く用いられている。また、メモリセル領域下の基板電位を負に設定することにより、アクセスＴｒのリーク電流低減、基板バイアス効果の影響低減等を狙った構成も広く用いられている。
【０００５】
さらに、近年のシステムＬＳＩにおいて、特に注目されている技術の１つに、論理プロセスを用いてＤＲＡＭを形成させる技術があり、例えば、特表２００２−５２２８７１号公報「論理プロセスに組み入れられたＤＲＡＭ用のチップ上でのワード線電圧発生」（特許文献１）にその例が記載されている。
【０００６】
図１６は、論理プロセスを用いてＤＲＡＭを形成させた場合のＤＲＡＭのメモリセルの構成図を示している。
【０００７】
同図に示すＤＲＡＭは、互いに交差するワード線１００１及びビット線１００２と、ワード線１００１とビット線１００２との交点付近に設けられたメモリセルとを備えている。そして、このメモリセルは、ゲート電極にワード線１００１が接続され、一端がビット線１００２に接続されたｐチャネル型ＭＯＳＦＥＴであるアクセストランジスタ（アクセスＴｒ）１００３と、アクセスＴｒ１００３の他端に接続され、キャパシタとして機能するｐチャネル型ＭＯＳＦＥＴであるセルキャパシタ１００４とを有している。セルキャパシタ１００４はセルプレート電極１００６を有しており、該セルプレート電極１００６の電位は第１の負昇圧電位ＶBB1（０Ｖ＞ＶBB1）となっている。また、アクセスＴｒ１００３とセルキャパシタ１００４に共通の基板またはウェル電極１００５の電位は第１の昇圧電位ＶPP1となっている。
【０００８】
上述の論理プロセスで形成されたＤＲＡＭでは、論理ゲートに用いられるものと同じ構造のＭＯＳトランジスタを使ってセルキャパシタとアクセスＴｒを構成しており、ＤＲＡＭの動作余裕度の拡大（特に低電圧動作）と電荷保持特性を両立させるために、ワード線やセルプレート、基板電位（ウエル電位）のバイアス構成に下記のような工夫が加えられている。
【０００９】
まず、ワード線１００１の活性時の電位は、電源電位ＶDDより高い第２の昇圧電位Ｖpp2とされており、メモリセルストレージノード１００７への書き込み電荷量を最大化して動作余裕度を確保することが行われている。また、ワード線１００１の非活性時の電位を、接地電位ＶSSより低い第２の負昇圧電位ＶBB2とし、アクセスＴｒ１００３からのリーク電流の低減を図っている。さらに、アクセスＴｒ１００３の基板電位を第１の昇圧電位Ｖpp1（＞ＶDD）とすることでもリーク電流を抑えている。これらの方法により、メモリセルの電荷保持特性を向上させることができる。
【００１０】
また、セルプレート電極１００６の電位をＶBB1（＜ＶSS）に設定してセルキャパシタ１００４を常にチャネル形成状態に保つことにより、ビット線１００２からメモリセルストレージノード１００７への書き込み電位によらず、セルキャパシタ１００４のセル容量を、安定的に確保している。
【００１１】
このように、論理プロセスで形成される従来のＤＲＡＭでは、ワード線の電位が活性時に昇圧、非活性時に負昇圧され、また、セルプレート電位を負昇圧、さらには、基板電位を昇圧することにより、メモリセルの所望の特性を確保している。
【００１２】
【特許文献１】
特表２００２−５２２８７１号公報（図３−Ａ）
【特許文献２】
特開平０６−３３３３８６号公報
【特許文献３】
特開昭５７−１１１８８０
【００１３】
【発明が解決しようとする課題】
上述のＤＲＡＭの構成を採る場合、アクセスＴｒの動作余裕度が増し、リーク電流を減らすことも可能である。しかしながら、従来のＤＲＡＭで記憶動作をさせるためには、電源電位ＶDD、接地電位ＶSSの他に、ワード線用の第２の負昇圧電位ＶBB2及び第２の昇圧電位Ｖpp2、セルプレート電極用のバイアス用電位ＶBB1、さらには基板（ウエル）バイアス用の昇圧電位Ｖpp1の４つのバイアス電圧源が必要であった。そのため、チップ内部でバイアス電圧の数だけバイアス用回路または電源回路を搭載する必要があった。また、ワード線のバイアスについては、Ｖpp2（＞ＶDD）とＶBB2（＜ＶSS）の２つのバイアスを制御するためのドライバ回路も必要であった。従って、これらの構成を実現させた場合、回路が複雑になる上に、バイアス回路やドライバ回路が必要になるため、ＬＳＩ上のチップ面積を著しく増大させてしまうというデメリットがあった。
【００１４】
本発明の目的は、微細化が進み、電源電圧が低電圧化しても動作可能であり、簡単な構成で実現でき、且つ論理プロセスで容易に形成可能な半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の第１の半導体記憶装置は、ワード線と、上記ワード線と交差する第１のビット線と、上記第１のビット線とビット線対を形成する第２のビット線と、ゲート電極が上記ワード線に接続され、第１の拡散層が上記第１のビット線に接続されたＭＩＳＦＥＴであるアクセストランジスタと、上記アクセストランジスタの第２拡散層に接続され、電荷を保持可能なセルキャパシタとを有し、上記ワード線と上記第１のビット線との交点に配置されたメモリセルと、読み出し動作の際に、上記第１のビット線と上記第２のビット線との間に生じる微小な電位差を増幅するためのセンスアンプとを備え、接地電圧及び正の電源電圧が供給された半導体記憶装置であって、上記アクセストランジスタはデプレッション型のｐチャネル型ＭＩＳＦＥＴであり、メモリセルの活性化時には上記ワード線を介して上記アクセストランジスタのゲート電極に上記接地電圧が印加される。
【００１６】
これにより、アクセストランジスタの動作マージンを従来のＤＲＡＭに比べて大きくとることができるので、微細化が進んで駆動電圧（正の電源電圧）が例えば１．５Ｖ以下に低電圧化しても、安定して動作させることが可能になる。また、メモリセルの活性化時にアクセストランジスタのゲート電極に負電圧を印加する必要がなくなる。従って、電源回路またはバイアス用回路数を減らすことができるので、制御が簡略化すると共に、回路面積も縮小することができる。
【００１７】
また、上記セルキャパシタはｐチャネル型ＭＩＳＦＥＴであることにより、アクセストランジスタと共通の工程で製造することが可能になる。論理プロセスで作製することも可能になるので、論理回路と混載する場合には、製造工程数を減らすことが可能になる。
【００１８】
上記セルキャパシタはプレーナ型のＭＩＳＦＥＴであることにより、さらに容易に製造することが可能となる。
【００１９】
上記セルキャパシタはデプレッション型ＭＩＳＦＥＴであり、動作期間中は、上記セルキャパシタのゲート電極に上記接地電圧が印加されていることにより、従来必要であった負の昇圧電圧源が不要になるので、回路動作の制御がより簡略化できる上、回路面積も縮小できる。
【００２０】
上記アクセストランジスタと上記セルキャパシタとは、上記正の電源電圧が印加された共通の基板または共通のＮ型ウェルを有し、上記第１のビット線は、ハイレベルの際には上記正の電源電圧が印加され、ローレベルの際には上記接地電圧が印加されることにより、昇圧電圧を基板又はＮ型ウェルに印加する場合よりも、アクセスＴｒ及びセルキャパシタの基板バイアス効果を低減（デプレッションを安定に確保）できる。また、アクセストランジスタの動作余裕度を確保できる。すなわち、記憶保持動作を従来より少ない電源数で実現することが可能になる。
【００２１】
上記センスアンプは、１対のｐチャネル型ＭＩＳＦＥＴを含み、上記ビット線対間の電位差を増幅するための増幅回路と、上記増幅回路の駆動を制御し、上記１対のｐチャネル型ＭＩＳＦＥＴよりも低いしきい値を有するｐチャネル型ドライブＭＩＳトランジスタとを有していることにより、ｐチャネル型ドライブＭＩＳトランジスタからのリーク電流を抑えると同時に、１対のｐチャネル型ＭＩＳＦＥＴの動作マージンを従来のセンスアンプよりも拡大することができるので、動作性能を向上させることができる。
【００２２】
上記１対のｐチャネル型ＭＩＳＦＥＴはデプレッション型ＭＩＳＦＥＴであることにより、センスアンプの動作マージンをより大きくとることが可能になる。
【００２３】
上記メモリセルが非活性状態にある期間に上記第１のビット線と上記第２のビット線間を短絡させるためのデプレッション型のｐチャネル型ＭＩＳＦＥＴであるビット線イコライズトランジスタと、上記メモリセルが非活性状態にある期間に上記ビット線対に一定電圧を印加するためのデプレッション型のｐチャネル型ＭＩＳＦＥＴであるビット線プリチャージトランジスタとを有するプリチャージ・イコライズ回路をさらに備えていることにより、プリチャージ・イコライズ回路の動作余裕度を拡大することができるので、メモリセルやセンスアンプの動作余裕度が十分にある場合に、動作性能の向上を図ることができる。
【００２４】
上記ビット線プリチャージトランジスタ及び上記ビット線プリチャージトランジスタの各ゲート電極には、上記メモリセルが非活性状態にある期間中しきい値電圧以下の電圧が印加されることにより、メモリセルが非活性状態にある期間中、ビット線対の電位を所定の電位に保持させることができる。
【００２５】
上記アクセストランジスタ、上記ビット線イコライズトランジスタ、ビット線プリチャージトランジスタ及び上記センスアンプ内の上記１対のｐチャネル型ＭＩＳＦＥＴは、互いに共通の工程により形成されることにより、製造工程を減らし、製造コストの低減を図ることができる。
【００２６】
本発明の第２の半導体記憶装置は、ワード線と、上記ワード線と交差する第１のビット線と、上記第１のビット線とビット線対を形成する第２のビット線と、ゲート電極が上記ワード線に接続され、第１の拡散層が上記第１のビット線に接続されたＭＩＳＦＥＴであるアクセストランジスタと、上記アクセストランジスタの第２拡散層に接続され、電荷を保持可能なセルキャパシタとを有し、上記ワード線と上記第１のビット線との交点に配置されたメモリセルと、読み出し動作の際に、上記第１のビット線と上記第２のビット線との間に生じる微小な電位差を増幅するためのセンスアンプとを備え、接地電圧及び正の電源電圧が供給された半導体記憶装置であって、上記アクセストランジスタはデプレッション型のｎチャネル型ＭＩＳＦＥＴであり、上記メモリセルの活性化時には上記ワード線を介して上記アクセストランジスタのゲート電極に上記接地電圧が印加される。
【００２７】
これにより、アクセストランジスタの動作マージンを従来のＤＲＡＭに比べて大きくとることができるので、微細化が進んで駆動電圧（正の電源電圧）が例えば１．５Ｖ以下に低電圧化しても、安定して動作させることが可能になる。また、メモリセルの活性化時にアクセストランジスタのゲート電極に正の電源電圧を超える昇圧電圧を印加する必要がなくなる。従って、電源回路またはバイアス用回路数を減らすことができるので、制御が簡略化されると共に、回路面積も縮小することができる。
【００２８】
上記セルキャパシタはｎチャネル型ＭＩＳＦＥＴであることにより、論理プロセスで製造することが可能になるので、論理回路と混載する場合に、製造工程を少なくすることができる。
【００２９】
上記セルキャパシタは、プレーナ型のＭＩＳＦＥＴであることにより、より容易に製造することができるようになる。
【００３０】
上記セルキャパシタはデプレッション型ＭＩＳＦＥＴであり、動作期間中は、上記セルキャパシタのゲート電極に上記正の電源電圧が印加されていることにより、従来に比べて少ない電源数でセルキャパシタに電荷を安定に保持させることが可能になる。
【００３１】
上記アクセストランジスタと上記セルキャパシタとは、上記接地電圧が印加された共通の基板または共通のＰ型ウェルを有し、上記第１のビット線は、ハイレベルの際には上記正の電源電圧が印加され、ローレベルの際には上記接地電圧が印加されることにより、基板またはＰ型ウェルに負電圧を印加しない場合でもセルキャパシタに電荷を安定に保持させることが可能になる。また、アクセストランジスタの動作余裕度を確保できる。すなわち、記憶保持動作を従来より少ない電源数で実現することが可能になる。
【００３２】
上記センスアンプは、１対のｎチャネル型ＭＩＳＦＥＴを含み、上記ビット線対間の電位差を増幅するための増幅回路と、上記増幅回路の駆動を制御し、上記１対のｎチャネル型ＭＩＳＦＥＴよりも高いしきい値を有するｎチャネル型ドライブＭＩＳトランジスタとを有していることにより、ｎチャネル型ドライブＭＩＳトランジスタからのリーク電流を抑えると同時に、１対のｎチャネル型ＭＩＳＦＥＴの動作マージンを従来のセンスアンプよりも拡大することができるので、動作性能を向上させることができる。
【００３３】
上記１対のｎチャネル型ＭＩＳＦＥＴはデプレッション型ＭＩＳＦＥＴであってもよい。
【００３４】
上記メモリセルが非活性状態にある期間に上記第１のビット線と上記第２のビット線間を短絡させるためのデプレッション型のｎチャネル型ＭＩＳＦＥＴであるビット線イコライズトランジスタと、上記メモリセルが非活性状態にある期間に上記ビット線対に一定電圧を印加するためのデプレッション型のｎチャネル型ＭＩＳＦＥＴであるビット線プリチャージトランジスタとを有するプリチャージ・イコライズ回路をさらに備えていることにより、プリチャージ・イコライズ回路の動作余裕度を拡大することができるので、メモリセルやセンスアンプの動作余裕度が十分にある場合に、動作性能の向上を図ることができる。
【００３５】
上記ビット線プリチャージトランジスタ及び上記ビット線プリチャージトランジスタの各ゲート電極には、上記メモリセルが非活性状態にある期間中しきい値電圧以上の電圧が印加されることにより、メモリセルが非活性状態にある期間中、ビット線対の電位を所定の電位に保持させることができる。
【００３６】
上記アクセストランジスタ、上記ビット線イコライズトランジスタ、ビット線プリチャージトランジスタ及び上記センスアンプ内の上記１対のｎチャネル型ＭＩＳＦＥＴは、互いに共通の工程により形成されることで、製造工程を少なくすることができる。
【００３７】
本発明の第１の半導体集積回路装置は、ｐチャネル型ＭＩＳＦＥＴを有し、基板上に集積化された論理回路と、上記論理回路と同一基板上に設けられ、ワード線と、上記ワード線と交差する第１のビット線と、上記第１のビット線とビット線対を形成する第２のビット線と、ゲート電極が上記ワード線に接続され、第１の拡散層が上記第１のビット線に接続されたｐチャネル型ＭＩＳＦＥＴであるアクセストランジスタと、上記アクセストランジスタの第２拡散層に接続され、電荷を保持可能なセルキャパシタとを有し、上記ワード線と上記第１のビット線との交点に配置されたメモリセルと、読み出し動作の際に、上記第１のビット線と上記第２のビット線との間に生じる微小な電位差を増幅するためのセンスアンプとを有するダイナミック型半導体記憶装置とを備え、上記アクセストランジスタのしきい値は、上記論理回路に設けられたｐチャネル型ＭＩＳＦＥＴのしきい値よりも高く設定される。
【００３８】
これにより、論理回路のしきい値を低く設定して動作速度の向上を図ると共に、半導体記憶装置では、アクセストランジスタの動作余裕度を拡大して低電圧下で動作性能を確保することができる。
【００３９】
特に、上記アクセストランジスタは、デプレッション型ＭＩＳＦＥＴであり、上記メモリセルの活性化時には、上記ワード線を介して上記アクセストランジスタのゲート電極に上記接地電圧が印加されることにより、従来に比べて必要な電源数を少なくすることができるので、動作制御が容易になり、且つ回路面積を低減することもできる。
【００４０】
上記セルキャパシタはｐチャネル型ＭＩＳＦＥＴであることにより、論理回路と共通の論理プロセスにより半導体記憶装置を製造することができるので、製造コストを低減することができる。
【００４１】
上記セルキャパシタはプレーナ型のＭＩＳＦＥＴであることにより、より容易に製造することが可能になる。
【００４２】
上記セルキャパシタはデプレッション型ＭＩＳＦＥＴであり、動作期間中は、上記セルキャパシタのゲート電極に上記接地電圧が印加されていることにより、従来よりも少ない電源数でセルキャパシタに電荷を安定に保持させることができる。
【００４３】
上記アクセストランジスタは、上記論理回路内のｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜よりも厚いゲート絶縁膜を有していることにより、ゲートリーク電流を抑えることができるので、データをより安定に保持することができる。
【００４４】
上記アクセストランジスタのゲート絶縁膜の厚さと上記セルキャパシタのゲート絶縁膜の厚さは等しいことにより、アクセストランジスタとセルキャパシタの製造工程を共通化できるので、製造工程をより少なくすることができる。
【００４５】
上記アクセストランジスタと上記セルキャパシタとは、上記正の電源電圧が印加された共通の基板または共通のＮ型ウェルを有し、上記第１のビット線は、ハイレベルの際には上記正の電源電圧が印加され、ローレベルの際には上記接地電圧が印加されることで、従来に比べて必要な電源数を減らし、回路面積の縮小を図ることができる。
【００４６】
上記センスアンプは、１対のｐチャネル型ＭＩＳＦＥＴを含み、上記ビット線対間の電位差を増幅するための増幅回路と、上記増幅回路の駆動を制御し、上記１対のｐチャネル型ＭＩＳＦＥＴよりも低いしきい値を有するｐチャネル型ドライブＭＩＳトランジスタとを有していることにより、センスアンプの動作マージンを従来に比べて拡大することができる。
【００４７】
上記１対のｐチャネル型ＭＩＳＦＥＴはデプレッション型ＭＩＳＦＥＴであることにより、動作マージンをより大きくとることができる。
【００４８】
上記ダイナミック型半導体記憶装置は、上記メモリセルが非活性状態にある期間に上記第１のビット線と上記第２のビット線間を短絡させるためのデプレッション型のｐチャネル型ＭＩＳＦＥＴであるビット線イコライズトランジスタと、上記メモリセルが非活性状態にある期間に上記ビット線対に一定電圧を印加するためのデプレッション型のｐチャネル型ＭＩＳＦＥＴであるビット線プリチャージトランジスタとを有するプリチャージ・イコライズ回路をさらに有していることにより、非活性状態におけるビット線対の電位を確実に所定値に設定することができる。また、従来に比べてプリチャージ・イコライズ回路の動作マージンが拡大しているので、メモリセルやセンスアンプの動作マージンが十分確保されている場合に、半導体記憶装置の性能を向上させることができる。
【００４９】
上記ビット線プリチャージトランジスタ及び上記ビット線プリチャージトランジスタの各ゲート電極には、上記メモリセルが非活性状態にある期間中しきい値電圧以下の電圧が印加されることにより、ビット線対の非活性状態の電位をより確実に所定値に設定することができる。
【００５０】
上記ダイナミック型半導体記憶装置は、上記論理回路と共通の論理プロセスによって形成されることにより、製造工程数を減らすことができる。
【００５１】
本発明の第２の半導体集積回路装置は、ｎチャネル型ＭＩＳＦＥＴを有し、基板上に集積化された論理回路と、上記論理回路と同一基板上に設けられ、ワード線と、上記ワード線と交差する第１のビット線と、上記第１のビット線とビット線対を形成する第２のビット線と、ゲート電極が上記ワード線に接続され、第１の拡散層が上記第１のビット線に接続されたｎチャネル型ＭＩＳＦＥＴであるアクセストランジスタと、上記アクセストランジスタの第２拡散層に接続され、電荷を保持可能なセルキャパシタとを有し、上記ワード線と上記第１のビット線との交点に配置されたメモリセルと、読み出し動作の際に、上記第１のビット線と上記第２のビット線との間に生じる微小な電位差を増幅するためのセンスアンプとを有するダイナミック型半導体記憶装置とを備え、上記アクセストランジスタのしきい値は、上記論理回路に設けられたｎチャネル型ＭＩＳＦＥＴのしきい値よりも低く設定される。
【００５２】
これにより、論理回路のしきい値を低く設定して動作速度の向上を図ると共に、半導体記憶装置では、アクセストランジスタの動作余裕度を拡大して低電圧下で動作性能を確保することができる。
【００５３】
特に、上記アクセストランジスタは、デプレッション型ＭＩＳＦＥＴであり、上記メモリセルの活性化時には、上記ワード線を介して上記アクセストランジスタのゲート電極に上記正の電源電圧が印加されることが好ましい。
【００５４】
上記セルキャパシタはｎチャネル型ＭＩＳＦＥＴであることにより、論理回路と共通の論理プロセスにより半導体記憶装置を製造することができるので、製造コストを低減することができる。
【００５５】
上記セルキャパシタはプレーナ型のＭＩＳＦＥＴであることがより好ましい。
【００５６】
上記セルキャパシタはデプレッション型ＭＩＳＦＥＴであり、動作期間中は、上記セルキャパシタのゲート電極に上記正の電源電圧が印加されていることにより、従来よりも少ない電源数でセルキャパシタに電荷を安定に保持させることができる。
【００５７】
上記アクセストランジスタは、上記論理回路内のｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜よりも厚いゲート絶縁膜を有していることにより、ゲートリーク電流を抑えることができるので、データをより安定に保持することができる。
【００５８】
上記アクセストランジスタのゲート絶縁膜の厚さと上記セルキャパシタのゲート絶縁膜の厚さは等しいことにより、アクセストランジスタとセルキャパシタの製造工程を共通化できるので、製造工程をより少なくすることができる。
【００５９】
上記アクセストランジスタと上記セルキャパシタとは、上記正の電源電圧が印加された共通の基板または共通のＰ型ウェルを有し、上記第１のビット線は、ハイレベルの際には上記正の電源電圧が印加され、ローレベルの際には上記接地電圧が印加されることにより、従来に比べて必要な電源数を減らし、回路面積の縮小を図ることができる。
【００６０】
上記センスアンプは、１対のｎチャネル型ＭＩＳＦＥＴとから構成され、上記ビット線対間の電位差を増幅するための増幅回路と、上記増幅回路の駆動を制御し、上記１対のｎチャネル型ＭＩＳＦＥＴよりも高いしきい値を有するｎチャネル型ドライブＭＩＳトランジスタとを有していることにより、センスアンプの動作マージンを従来に比べて拡大することができる。
【００６１】
上記１対のｎチャネル型ＭＩＳＦＥＴはデプレッション型ＭＩＳＦＥＴであることにより、動作マージンをより大きくとることができる。
【００６２】
上記ダイナミック型半導体記憶装置は、上記メモリセルが非活性状態にある期間に上記第１のビット線と上記第２のビット線間を短絡させるためのデプレッション型のｎチャネル型ＭＩＳＦＥＴであるビット線イコライズトランジスタと、上記メモリセルが非活性状態にある期間に上記ビット線対に一定電圧を印加するためのデプレッション型のｎチャネル型ＭＩＳＦＥＴであるビット線プリチャージトランジスタとを有するプリチャージ・イコライズ回路をさらに有していることにより、従来に比べてプリチャージ・イコライズ回路の動作マージンが拡大しているので、メモリセルやセンスアンプの動作マージンが十分確保されている場合に、半導体記憶装置の性能を向上させることができる。
【００６３】
上記ビット線プリチャージトランジスタ及び上記ビット線プリチャージトランジスタの各ゲート電極には、上記メモリセルが非活性状態にある期間中しきい値電圧以上の電圧が印加されることにより、ビット線対の非活性状態の電位をより確実に所定値に設定することができる。
【００６４】
上記ダイナミック型半導体記憶装置は、上記論理回路と共通の論理プロセスによって形成されることにより、製造工程数を減らすことができる。
【００６５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【００６６】
図１は、本発明の第１の実施形態に係るダイナミック型半導体記憶装置（ＤＲＡＭ）のうち、メモリセルを示す回路図である。
【００６７】
同図に示すように、本実施形態のＤＲＡＭは、互いに交差する複数のワード線１０１及び複数のビット線１０２と、ワード線１０１とビット線１０２との交点付近に設けられ、マトリクス状に配置されたメモリセルとを備えている。そして、各メモリセルは、ゲート電極にワード線１０１が接続され、一端（第１の拡散層）がビット線１０２に接続されたｐチャネル型ＭＯＳＦＥＴであるアクセストランジスタ（アクセスＴｒ）１０３と、アクセスＴｒ１０３の他端（第２拡散層）に接続され、キャパシタとして機能するｐチャネル型ＭＯＳＦＥＴであるセルキャパシタ１０４とを有している。この構成により、本実施形態のＤＲＡＭでは、アクセスＴｒ１０３とセルキャパシタ１０４との間のメモリセルストレージノード１０７に”０”または”１”のデータが保持可能になっている。
【００６８】
また、本実施形態のＤＲＡＭは、論理回路と同一のチップ上に併設されており、論理プロセスにより形成される。これについては後述する。
【００６９】
本実施形態のＤＲＡＭの特徴は、アクセスＴｒ１０３及びセルキャパシタ１０４が、０Ｖ以上（０Ｖまたは正）のしきい値を有するデプレッション型のＭＯＳトランジスタであることである。これにより、アクセスＴｒ１０３とセルキャパシタ１０４の電位を電源電位ＶDD、昇圧電位Ｖpp及び接地電位ＶSSの３種類のみにすることが可能となっている。ここで、例えば、電源電位（電源電圧）ＶDDは１．５Ｖで、昇圧電位（昇圧電圧）Ｖppは２．０Ｖとする。
【００７０】
以下、本実施形態のＤＲＡＭの動作について説明する。
【００７１】
まず、セルキャパシタ１０４はセルプレート電極１０６を有しており、該セルプレート電極１０６の電位は、動作期間を通してセルプレート電位ＶCp（＝０Ｖ）となっている。これにより、セルキャパシタ１０４が常にチャネル形成状態に保たれ、ビット線１０２からメモリセルストレージノード１０７への書き込み電位によらず、セルキャパシタ１０４のセル容量を安定的に確保している。本実施形態では、セルキャパシタ１０４のしきい値が０Ｖ以上であるので、セルプレート電位ＶCPは接地電位ＶSSまたは接地電位ＶSSに近い値に設定することが可能となっている。セルプレート電位ＶCpをＶSSとする場合、従来よりも電源回路の数を減らせることになるので、回路面積を縮小することが可能になる。
【００７２】
また、アクセスＴｒ１０３とセルキャパシタ１０４に共通の基板またはウェル電極１０５の電位は動作時を通じて電源電位ＶDDとなっている。これにより、基板バイアス効果を低減でき、アクセスＴｒ１０３のしきい値が上がるので、電流のリークが抑えられる。さらに、本実施形態のＤＲＡＭメモリセルにおいては、アクセスＴｒ１０３がデプレッション型ＭＯＳＦＥＴであるので、通常のＭＯＳＦＥＴを用いる場合に比べて動作マージンが大きくなっている。そのため、アクセスＴｒ１０３をオン状態にするための電位の下限を接地電位ＶSSとすることができる。これによって、従来のＤＲＡＭに比べてさらに電源数を減らすことができる。
【００７３】
なお、ワード線１０１の非活性化時（メモリセルの非活性化時）には、ワード線１０１の電位は昇圧電位Ｖppに設定され、アクセスＴｒ１０３はオフ状態となっている。また、ビット線１０２の電位は、あらかじめビット線プリチャージ電位ＶBp（≒ＶDD／２）となっている。
【００７４】
一方、ワード線１０１の活性化時（メモリセルの活性化時）には、ワード線１０１の電位は接地電位ＶSSになり、アクセスＴｒ１０３がオン状態となる。
【００７５】
図２は、”０”のデータを読み出す際の本実施形態のＤＲＡＭの動作概念図である。
【００７６】
同図に示すように、データの読み出し時には、ワード線１０１の電位が接地電位ＶSSとなり、アクセスＴｒ１０３がオン状態になる。すると、”０”の記憶情報がアクセスＴｒ１０３に接続されたビット線１０２に読み出され、該ビット線１０２の電位がわずかに下がる。次いで、センスアンプがビット線１０２対間の電位差を増幅し、ビット線１０２対の一方の電位を接地電位ＶSSとし、他方の電位を電源電位ＶDDにする。そして、この増幅された記憶情報を外部に出力することで、読み出し動作が行われる。
【００７７】
一方、書き込み動作時において、ワード線１０１の動作は読み出し時と同様であるが、データ転送の経路は読み出し動作と逆となる。すなわち、ワード線１０１の電位を接地電位ＶSSとし、アクセスＴｒ１０３をオン状態にする。この際に、書き込みアンプからセンスアンプを通してビット線１０２からセルキャパシタ１０４に情報を書き込む。ビット線１０２の電位がＶDDなら”１”の情報が、ビット線１０２の電位がＶSSなら”０”の情報がセルキャパシタ１０４にそれぞれ書き込まれる。
【００７８】
本実施形態のＤＲＡＭでは、上記のようなデータの読み出し・書き込み時において、活性化されたワード線１０１には接地電位ＶSSが印加されている。このとき、”１”のデータを書き込む際にメモリセルストレージノード１０７にかかる電圧をＶＨ、”０”のデータを書き込む際にかかる電圧をＶＬとすると、ＶＨ＝ＶDD、ＶＬ＝ＶSS−Ｖth（Ｖth＞０Ｖの時はＶＬ＝ＶSS）となる。ここで、ＶthはアクセスＴｒ１０３のしきい値を意味する。
【００７９】
特に、本実施形態のＤＲＡＭでは、”０”データの書き込みにおいて、アクセスＴｒ１０３のＶｔｈが０Ｖまたは正の値（デプレッション型Ｔｒ）であるため、ビット線１０２の”０”情報を電荷ロスなく書き込むことができる。
【００８０】
ここで、以上で説明した本実施形態のＤＲＡＭの特徴を以下にまとめてみる。
【００８１】
まず、本実施形態のＤＲＡＭのメモリセルのバイアスに必須の電源は、外部電源ＶDD、ＶSS以外に内部電源として、ワード線ｏｆｆ電源Ｖppの１電源のみである。このため、従来のＤＲＡＭに比べ、回路面積を大幅に縮小することができるようになる。
【００８２】
また、アクセスＴｒ１０３やセルキャパシタ１０４のしきい値が０Ｖ以上であるために、ワード線の活性化状態の電位が接地電位であっても、ビット線からメモリセルストレージノード１０７への”０”データ書き込み時の電荷ロスがなく、十分な書き込みが可能となっている。
【００８３】
さらに、ワード線１０１の非活性化状態では、ワード線１０１の電位がＶPP（＞ＶDD）であることにより、アクセスＴｒ１０３がｏｆｆ状態のときにリークする電流を低減できるため、メモリセルの記憶情報の保持時間を確保できる。
【００８４】
このように、本実施形態のＤＲＡＭは、従来よりも低消費電力で、且つ回路面積も低減されている。
【００８５】
なお、以上で説明した本実施形態のＤＲＡＭでは、しきい値電圧が０Ｖ以上のデプリッション型ＭＯＳＦＥＴをアクセスＴｒ１０３およびセルキャパシタ１０４として用いていたが、しきい値電圧が負（エンハンスメント型）のＭＯＳＦＥＴを使用できる場合もある。例えば、同一チップ上に設けられた論理回路のトランジスタに比べてしきい値の絶対値が十分小さいトランジスタ、言い換えれば、論理回路中のｐチャネル型ＭＯＳＦＥＴよりもしきい値電圧の高いｐチャネル型ＭＯＳＦＥＴであれば使用できる。この際、しきい値の絶対値が小さければ小さい程、メモリセルストレージノード１０７へ”０”データを書き込む際の電荷のロスを小さくできる。しきい値の絶対値が十分に小さければ、エンハンスメント型ＭＯＳＦＥＴを用いても電源数を減らすことが可能である。ただし、電力低減及び回路面積低減の観点からは、デプリッション型ＭＯＳＦＥＴを用いることが最も好ましい。
【００８６】
また、本実施形態のＤＲＡＭでは、メモリセルを構成するトランジスタをｐチャネル型ＭＯＳＦＥＴとしたが、ｎチャネル型ＭＯＳＦＥＴを用いてもよい。この場合、ワード線が非活性時の電位は負の昇圧電位に設定され、ワード線が活性時の電位は電源電位、メモリセル下の基板電位は接地電位、セルプレート電位は電源電位になる。これについては後の実施形態で詳述する。
【００８７】
−ＤＲＡＭメモリセルの素子構造−
次に、本実施形態のＤＲＡＭメモリセルの素子構造を説明する。
【００８８】
図３は、本実施形態のＤＲＡＭメモリセルの構造を示す断面図である。同図に示すように、本実施形態のＤＲＡＭメモリセルは、ｐ型シリコンからなる半導体基板１００と、半導体基板１００にｎ型不純物を注入して設けられたＮ型ウェル１１２と、Ｎ型ウェル１１２上に設けられ、ｐ型不純物拡散層１２０とゲート絶縁膜とゲート電極とを有するアクセスＴｒ１０３と、一方のｐ型不純物拡散層１２０をアクセスＴｒ１０３と共有し、ゲート絶縁膜とセルプレート電極１０６とを有するセルキャパシタ１０４とを備えている。アクセスＴｒ１０３のゲート電極はワード線１０１に接続され、一方のｐ型不純物拡散層１２０はビット線１０２に接続されている。
【００８９】
また、図４は、本実施形態のＤＲＡＭメモリセルと論理回路とを備えた半導体集積回路を概略的に示す断面図である。同図に示すように、本実施形態のＤＲＡＭは、論理回路と同一チップ上に集積化されている。ここでは、論理回路部が、ＤＲＡＭセル部と同じ半導体基板１００上に設けられたＮＭＯＳ論理トランジスタ１０８とＰＭＯＳ論理トランジスタ１０９とを有するインバータ回路である例を示している。
【００９０】
ここで、本実施形態のＤＲＡＭの特徴は、論理回路部を構成するトランジスタのゲート絶縁膜よりもＤＲＡＭセル部を構成するトランジスタのゲート絶縁膜の方が厚いことにある。例えば、ＮＭＯＳ論理トランジスタ１０８及びＰＭＯＳ論理トランジスタ１０９のゲート絶縁膜の厚みは２．５ｎｍ程度であるのに対し、アクセスＴｒ１０３及びセルキャパシタ１０４のゲート絶縁膜は３ｎｍ程度である。このような構造は、公知の論理プロセスを用いて、ＤＲＡＭセル部の基板上部を選択的に複数回酸化することにより形成可能である。
【００９１】
なお、アクセスＴｒ１０３のゲート絶縁膜の厚みとセルキャパシタ１０４のゲート絶縁膜の厚みとは異なっていてもよいが、同じ膜厚である方がゲート絶縁膜の形成工程を共通化できるので好ましい。
【００９２】
このＤＲＡＭセル部は、論理回路部と同じ論理プロセスを用いて同時に製造することが可能である。論理プロセスにより製造可能にするため、本実施形態ではセルキャパシタ１０４として、スタックセルやトレンチセルを採用せず、プレーナ型のＭＯＳキャパシタを採用している。
【００９３】
このように、本実施形態のＤＲＡＭにおいては、例えば論理回路を１．５Ｖ程度の低電圧で動作させ、外部とのＩ／Ｏ部（入出力回路部）及び保護素子を２．０Ｖ程度で動作させることができる。
【００９４】
処理速度の向上及び省電力化（低電圧化）のために論理回路部のトランジスタではゲート絶縁膜が薄くなる傾向にある。本実施形態のＤＲＡＭでは、ＤＲＡＭメモリセルを構成するトランジスタのゲート絶縁膜を厚くすることでゲートリーク電流を抑えている。そのため、論理回路部の動作速度を向上させつつ、メモリセルの記憶動作を安定に行なうことができる。また、上述のように、メモリセルにデプリッション型ＭＯＳＦＥＴを用いることで、駆動電圧のマージンを十分にとることができるので、必要な電源数を従来よりも減らすことができる。
【００９５】
なお、アクセスＴｒ１０３及びセルキャパシタ１０４の一方または両方がＳｉＯ2以外の材料で構成されたゲート絶縁膜を有するＭＩＳＦＥＴであってもよい。特に、ＳｉＯ2より高い誘電率を有する誘電体材料をアクセスＴｒ１０３のゲート絶縁膜材料として用いることで、メモリセル容量を大きくすることができるので、より安定に動作させることができる。このような高誘電体材料としては、タンタルオキサイド、チタン酸バリウム・ストロンチウム（ＢＳＴ）などがある。
【００９６】
また、セルキャパシタ１０４のゲート絶縁膜材料を強誘電体材料とすることで、ＤＲＡＭの代わりにＦｅＲＡＭを構成することもできる。
【００９７】
−センスアンプ回路、ビット線プリチャージ・イコライズ回路及びカラム選択スイッチ回路−
図５は、本実施形態のＤＲＡＭのうち、センスアンプ回路、ビット線プリチャージ・イコライズ回路、及びカラム選択スイッチを示す回路図である。
【００９８】
本実施形態のＤＲＡＭメモリセルにおいては、ビット線に接続されたセンスアンプ回路２００で読み出した電圧情報を増幅している。また、ビット線プリチャージ・イコライズ回路２０１が、ビット線の非活性化時にビット線対の電位をＶDD／２になるようにプリチャージしている。そして、カラム選択スイッチ２０２は、カラム選択制御信号ＣＳＬを受けて選択されたビット線対を活性化する。
【００９９】
本実施形態のＤＲＡＭにおいては、メモリセル部と同様に、センスアンプ回路２００及びビット線プリチャージ・イコライズ回路２０１についてもデプレッション型ＭＯＳＦＥＴまたは論理回路部のｐチャネル型ＭＯＳＦＥＴよりもしきい値の高いｐチャネル型ＭＯＳＦＥＴを用いることで、動作マージンの拡大を図ることができる。従来のＤＲＡＭでは、主にメモリセルの動作マージンが小さいことが省電力化や安定動作を行なうための制限になっていたが、本実施形態では、メモリセルの動作マージンが拡大している。そのため、センスアンプ回路２００等の周辺回路の動作マージンを拡大することで、さらに動作性能を向上させることが可能となる。
【０１００】
以下、これらの回路について説明する。
【０１０１】
図５に示すように、ＤＲＡＭは、ビット線対（ＢＬ0，ＮＢＬ0）と、それぞれビット線ＢＬ0とビット線ＮＢＬ0の間に設けられたセンスアンプ回路２００，ビット線プリチャージ・イコライズ回路２０１及びカラム選択スイッチ２０２を備えている。このようなビット線対は複数対あり、それぞれのビット線の間にはセンスアンプ回路２００、ビット線プリチャージ・イコライズ回路２０１及びカラム選択スイッチ２０２が設けられている。図５ではｎ対（ｎは２以上の自然数）のビット線対を示しているが、各ビット線対は同一構造を有しているので、以下ではビット線ＢＬ0，ＮＢＬ0に挟まれた回路の説明を例にとって説明する。
【０１０２】
まず、図５に示すように、センスアンプ回路２００は、１対のｐ型ＭＯＳＦＥＴと、１対のｎ型ＭＯＳＦＥＴとから構成され、ビット線対間の電位差を増幅するための増幅回路２１０と、該増幅回路の駆動を制御し、１対のｐ型ＭＯＳＦＥＴよりも高いしきい値を有するＰ型センスアンプ駆動トランジスタＴＰ０0と、上記増幅回路の駆動を制御するためのＮ型センスアンプ駆動トランジスタＴＮ０0とを有している。Ｐ型センスアンプ駆動トランジスタＴＰ０0とＮ型センスアンプ駆動トランジスタＴＮ０0とは共にＭＯＳＦＥＴである。
【０１０３】
増幅回路２１０は、ソースとゲートとが互いに接続されたｐチャネル型ＭＯＳＦＥＴである第１のＰ型センスアンプトランジスタＴＰ１0及び第２のＰ型センスアンプトランジスタＴＰ２0と、ドレイン同士及びゲート同士が第１のＰ型センスアンプトランジスタＴＰ１0に接続されたｎチャネル型ＭＯＳＦＥＴである第１のＮ型センスアンプトランジスタＴＮ１0と、ドレイン同士及びゲート同士が第２のＰ型センスアンプトランジスタＴＰ２0に接続され、ソース同士が第１のＮ型センスアンプトランジスタＴＮ１0に接続されたｎチャネル型ＭＯＳＦＥＴである第２のＮ型センスアンプトランジスタＴＮ２0とを有している。
【０１０４】
Ｐ型センスアンプ駆動トランジスタＴＰ０0においては、ソースに電源電位（電源電圧）ＶDDが供給され、ドレインが第１のＰ型センスアンプトランジスタＴＰ１0及び第２のＰ型センスアンプトランジスタＴＰ２0のソースに接続されている。また、Ｎ型センスアンプ駆動トランジスタＴＮ０0においては、ソースが接地され、ドレインが第１のＮ型センスアンプトランジスタＴＮ１0及び第２のＮ型センスアンプトランジスタＴＮ２0のソースに接続されている。
【０１０５】
そして、第１のＰ型センスアンプトランジスタＴＰ１0及び第１のＮ型センスアンプトランジスタＴＮ１0のドレインと、第２のＰ型センスアンプトランジスタＴＰ２0及び第２のＮ型センスアンプトランジスタＴＮ２0のゲートとは共通にビット線ＢＬ0に接続されている。第２のＰ型センスアンプトランジスタＴＰ２0及び第２のＮ型センスアンプトランジスタＴＮ２0のドレインと、第１のＰ型センスアンプトランジスタＴＰ１0及び第１のＮ型センスアンプトランジスタＴＮ１0のゲートとは共通にビット線ＮＢＬ0に接続されている。また、Ｐ型センスアンプ駆動トランジスタＴＰ０0はゲートに印加される第１のセンスアンプ信号ＮＳＥＰにより制御され、Ｎ型センスアンプ駆動トランジスタＴＮ０0は、ゲートに印加される第２のセンスアンプ信号ＳＥＮにより制御される。
【０１０６】
次に、ビット線プリチャージ・イコライズ回路２０１は、ビット線ＢＬ0とビット線ＮＢＬ0とを接続する第１の配線２０４及び第２の配線２０６と、第１の配線２０４上に介設され、ゲートにビット線プリチャージ・イコライズ制御信号ＥＱが印加されたｐチャネル型ＭＯＳＦＥＴであるビット線イコライズトランジスタＴＰ３0と、第２の配線２０６上に互いに直列に設けられ、共にゲートにビット線プリチャージ・イコライズ制御信号ＥＱが印加されたｐチャネル型ＭＯＳＦＥＴである第１のビット線プリチャージトランジスタＴＰ４0及び第２のビット線プリチャージトランジスタＴＰ５0とを有している。また、ビット線プリチャージ電位ＶBP（≒ＶDD／２）は、第１のビット線プリチャージトランジスタＴＰ４0と第２のビット線プリチャージトランジスタＴＰ５0との間に接続されている。
【０１０７】
次に、カラム選択スイッチ２０２は、一端がビット線ＢＬ0に接続され、他端がデータバスＤＬ0に接続されたＮチャネル型ＭＯＳＦＥＴである第１のカラム選択トランジスタＴＮ３0と、一端がビット線ＮＢＬ0に接続され、他端がデータバスＮＤＬ0に接続されたＮチャネル型ＭＯＳＦＥＴである第２のカラム選択トランジスタＴＮ４0とで構成されている。この第１のカラム選択トランジスタＴＮ３0及び第２のカラム選択トランジスタＴＮ４0は共にカラムデコーダ（図示せず）で生成されたカラム選択制御信号ＣＳＬ0によって導通状態または非導通状態に制御される。
【０１０８】
本実施形態のセンスアンプ回路２００及びビット線プリチャージ・イコライズ回路２０１の特徴は、図５において○印で示す第１のＰ型センスアンプトランジスタＴＰ１0、第２のＰ型センスアンプトランジスタＴＰ２0、ビット線イコライズトランジスタＴＰ３0、第１のビット線プリチャージトランジスタＴＰ４0及び第２のビット線プリチャージトランジスタＴＰ５0のそれぞれのしきい値が、論理回路部内のｐチャネル型ＭＯＳＦＥＴに比べて高く設定されていることである。これにより、センスアンプ回路２００及びビット線プリチャージ・イコライズ回路２０１では、低電圧における動作マージンが拡大されている。ビット線プリチャージ・イコライズ回路２０１では、特にデプレッション型ＭＯＳＦＥＴを有していてもよい。
【０１０９】
また、これらのトランジスタのゲート絶縁膜の厚さは論理回路部内のＭＯＳトランジスタと同じ厚さである。
【０１１０】
これに対して、図５において□印で囲んだ第１のＮ型センスアンプトランジスタＴＮ１0及び第２のＮ型センスアンプトランジスタＴＮ２0のしきい値電圧は、論理回路部に設けられたｎチャネル型ＭＯＳＦＥＴのしきい値電圧より低く設定されている。従って、同じゲート電圧を印加された場合、従来に比べてソース−ドレイン間の電流が流れやすくなっている。このため、低電圧におけるセンスアンプの動作マージンをさらに拡大することが可能となっている。なお、これらのｎチャネル型ＭＯＳＦＥＴにおいて、デプレッション型ＭＯＳＦＥＴを用いてもよい。
【０１１１】
また、Ｐ型センスアンプ駆動トランジスタＴＰ０0のしきい値電圧は、第１のＰ型センスアンプトランジスタＴＰ１0及び第２のＰ型センスアンプトランジスタＴＰ２0のしきい値電圧よりも小さく設定されている。そして、Ｎ型センスアンプ駆動トランジスタＴＮ０0のしきい値電圧は、第１のＮ型センスアンプトランジスタＴＮ１0及び第２のＰ型センスアンプトランジスタＴＮ２0のしきい値電圧よりも高く設定されている。このように設定するのは、センスアンプ回路２００の非活性時におけるリーク電流を抑えるためである。なお、Ｐ型センスアンプ駆動トランジスタＴＰ０0のしきい値電圧は、論理回路を構成するｐチャネル型ＭＯＳＦＥＴのしきい値電圧に等しくなるように設定してもよい。
【０１１２】
次に、センスアンプ回路、ビット線プリチャージ・イコライズ回路及びカラム選択スイッチ回路の動作を以下に説明する。
【０１１３】
図６は、図５に示す各信号、ビット線対及びワード線対の電位変化を示すタイミングチャート図である。同図は、”０”のデータを読み出す際のタイミングチャートを示している。
【０１１４】
まず、本実施形態の半導体記憶装置が非活性状態の時には、ビット線プリチャージ・イコライズ信号ＥＱの電位がＶSSの”Ｌ”（ロー）レベルとなっている。すると、ビット線プリチャージ・イコライズ回路を構成するｐチャネル型ＭＯＳＦＥＴが導通するので、ビット線対ＢＬ，ＮＢＬの電位は、あらかじめＶBP（≒ＶDD／２）にプリチャージされた状態となる。なお、ここではカラム選択スイッチ２０２はオフとなっている。
【０１１５】
次に、半導体記憶装置が活性化状態になると、ビット線プリチャージ・イコライズ信号ＥＱが”Ｈ”レベルとなり、プリチャージ状態を終える。この時、ビット線プリチャージ・イコライズ信号ＥＱの電位は、ビット線イコライズトランジスタＴＰ３0，第１のビット線プリチャージトランジスタＴＰ４0及び第２のビット線プリチャージトランジスタＴＰ５0が確実にオフ状態になるように昇圧電位ＶPPに設定される。
【０１１６】
その後、ロウ（Ｒｏｗ）アドレスによって選択されたワード線の電位がＶPPからＶSSに変化し、該ワード線が活性化されると、メモリセルが保持するデータがビット線対ＢＬ、ＮＢＬに微小電位差として読み出される。これに続いて、第１のセンスアンプ信号ＮＳＥＰが”Ｈ”（ハイ）レベルに、第２のセンスアンプ駆動信号ＳＥＮが”Ｌ”レベルに変化すると、センスアンプ回路２００が活性化され、メモリセルから読み出された微小電位が増幅される。続いて、カラムアドレスによって選択されたカラム選択スイッチがオンとなり、データバス対ＤＬ、ＮＤＬを通じてデータのやりとりが行われる。
【０１１７】
その後、半導体記憶装置を非活性状態にするには、まずワード線の電位をＶSSからＶPPに変化させて非活性化する。すると、ビット線上のデータのメモリセルへの再書き込みが完了し、その後、ビット線プリチャージ・イコライズ信号ＥＱの電位が再び”Ｌ”レベルとなることによってビット線プリチャージ・イコライズ動作が行われ、スタンバイ状態となる。上述したように、本実施形態のセンスアンプ回路の構成を、本実施形態のメモリセルと組み合わせて用いれば、さらに動作マージンを拡大することができ、動作安定性の向上や動作の高速化を図ることができる。
【０１１８】
なお、本実施形態のセンスアンプ回路やビット線プリチャージ・イコライズ回路、及びカラム選択スイッチなどを構成するＭＯＳＦＥＴをＭＩＳＦＥＴで構成しても同様の効果が得られる。
【０１１９】
−半導体記憶装置の全体構成−
図７は、第１の実施形態に係る半導体記憶装置の全体を示すブロック回路図である。
【０１２０】
同図に示すように、半導体記憶装置では、外部から入力されたアドレス入力が、Ｒｏｗアドレスバッファ３１１及びＲｏｗアドレスプリデコーダ３０９を経由してＲｏｗデコーダ／ワードドライバ３０８によってデコードされる。すると、Ｒｏｗデコーダ／ワードドライバ３０８によってアドレス情報に対応するワード線３０２が活性化され、メモリセルの蓄積されていた情報がビット線３０３に転送される。ここで、ワードドライバによる活性化信号は、タイミング制御回路３１３によって制御されている。そして、ビットＳＥＮ３０３に転送された情報は、センスアンプ列３０５内のセンスアンプによって増幅される。
【０１２１】
また、アドレス入力はカラム（Ｃｏｌｕｍｎ）アドレスバッファ３１２、Ｃｏｌｕｍｎアドレスプリデコーダ３１０を経由してＣｏｌｕｍｎデコーダ３０６に伝達される。そして、アドレス情報に対応するセンスアンプがＣｏｌｕｍｎデコーダ３０６によって選択されると、リードアンプ・ライトアンプ３０７を介して外部とのデータのやりとりを行うことができる。
【０１２２】
図８は、図７に示す本実施形態の半導体記憶装置におけるＲｏｗデコーダ／ワードドライバの構成例を示す回路図である。
【０１２３】
同図に示すように、外部入力アドレスがアドレスプリデコード信号４０３、Ｒｏｗデコーダ４０１によってデコードされる。次いで、ワードドライバ４０２に伝達された外部入力アドレスは、電圧変換されて、対応するワード線を選択・起動する。このときのワード線の電位は、非活性時には内部昇圧電位ＶPPに、活性化時には接地電位ＶSSに設定される。
【０１２４】
次に、このような内部昇圧電位ＶPPを発生させる回路の例を示す。
【０１２５】
図９及び図１０は、図８に示す内部昇圧電位ＶPPを発生するための昇圧電位発生回路の構成例を示す回路図及びブロック回路図である。
【０１２６】
まず、図９に示す昇圧電位発生回路は、電源電位ＶDDを供給する外部電源に応じて設定される第１の基準電位Ｖｒｅｆ１を入力とし、これを用いて、外部電源電位ＶD3（＞ＶDD）を降圧させて実現したものである。すなわち、昇圧電位発生回路は、第１の基準電位Ｖｒｅｆ１を受けて第２の基準電位Ｖｒｅｆ２を出力する基準電位発生回路５０１と、第２の基準電位Ｖｒｅｆ２を受けて昇圧電位ＶPPを発生させる出力回路５０２とから構成される。ここで、例えば、ＶDDは論理トランジスタ用電源の電位であって１．５Ｖであり、ＶD3はＩ／Ｏまたはアナログ回路用トランジスタ用電源の電位であって３．３Ｖとする。
【０１２７】
外部電源が２種類存在する場合にこのような構成が可能となり、近年のシステムＬＳＩをはじめ、半導体装置において、広く活用できる構成である。
【０１２８】
これに対し、外部電源が単一である場合でも、図１０に示す昇圧電位発生回路を用いることで昇圧電位ＶPPを発生させることができる。
【０１２９】
図１０に示す昇圧電位発生回路は、ＶDDに対して昇圧された電源を、チャージポンプ回路によって発生させる構成をとっており、出力電圧を検知するための検知回路５１１と、オシレータ及び（ポンピング）制御回路５１２と、チャージポンプ回路５１３とによって構成されている。最近の半導体記憶装置において広く用いられている構成なので、詳細の説明は省略する。
【０１３０】
以上のような回路を用いて、本実施形態の半導体記憶装置を実現することができる。
【０１３１】
（第２の実施形態）
本発明の第２の実施形態に係るＤＲＡＭとして、メモリセルを構成するアクセスＴｒ及びセルキャパシタとを共にｎチャネル型ＭＯＳＦＥＴで構成する例について説明する。
【０１３２】
図１１は、第２の実施形態に係るＤＲＡＭのうち、メモリセルを示す回路図である。
【０１３３】
同図に示すように、本実施形態のＤＲＡＭは、互いに交差する複数のワード線１２１及び複数のビット線１２２と、ワード線１２１とビット線１２２との交点付近にそれぞれ設けられたメモリセルとを備えている。そして、各メモリセルは、ゲート電極にワード線１２１が接続され、一端（第１拡散層）がビット線１２２に接続されたｎチャネル型ＭＯＳＦＥＴであるアクセスＴｒ１２３と、アクセスＴｒ１２３の他端（第２拡散層）に接続されたｎチャネル型ＭＯＳＦＥＴであって、キャパシタとして機能するセルキャパシタ１２４とを有している。本実施形態のＤＲＡＭも、第１の実施形態と同様に、論理回路と同一のチップ上に併設されており、論理プロセスにより形成される。
【０１３４】
本実施形態のＤＲＡＭの特徴は、アクセスＴｒ１２３及びセルキャパシタ１２４が、０Ｖ以下（０Ｖまたは負）のしきい値を有するデプレッション型のＭＯＳトランジスタであることである。これにより、アクセスＴｒ１２３とセルキャパシタ１２４の電位を電源電位ＶDD、負昇圧電位ＶBB及び接地電位ＶSSの３種類のみにすることが可能となっている。ここで、例えば、電源電位（電源電圧）ＶDDは１．５Ｖで、負昇圧電位（負昇圧電圧）ＶBBは−０．５Ｖとする。
【０１３５】
また、アクセスＴｒ１２３のゲート絶縁膜は、本実施形態のＤＲＡＭに併設される論理回路内のｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜よりも厚い膜厚を有している。これにより、動作速度の向上など、論理回路の性能向上を図りつつ、アクセスＴｒ１２３におけるゲートリーク電流を低減することができる。
【０１３６】
本実施形態のＤＲＡＭでは、アクセスＴｒ１２３及びセルキャパシタをｎチャネル型ＭＯＳＦＥＴで構成したため、第１の実施形態のＤＲＡＭとは制御が異なる部分がある。以下、本実施形態のＤＲＡＭの動作について説明する。
【０１３７】
まず、セルキャパシタ１２４はセルプレート電極１２６を有しており、該セルプレート電極１２６の電位は、動作期間を通してセルプレート電位ＶCp（＝ＶDD）となっている。これにより、セルキャパシタ１２４が常にチャネル形成状態に保たれ、ビット線１２２からメモリセルストレージノード１２７への書き込み電位によらず、セルキャパシタ１２４のセル容量を安定的に確保している。本実施形態では、セルキャパシタ１２４のしきい値が０Ｖ以下であるので、セルプレート電位ＶCPは電源電圧ＶDDまたは電源電圧ＶDDに近い値に設定できるようになっている。セルプレート電位ＶCpをＶDDとする場合、従来よりも電源回路の数を減らせることになるので、回路面積を縮小することが可能になる。
【０１３８】
また、アクセスＴｒ１２３とセルキャパシタ１２４に共通の基板またはウェル電極１２５の電位が、動作時を通じて接地電位ＶSSとなっているため、アクセスＴｒ１２３やセルキャパシタ１２４の基板バイアス効果を抑える構成となっている。さらに、本実施形態のＤＲＡＭメモリセルにおいては、アクセスＴｒ１２３がデプレッション型ＭＯＳＦＥＴであるので、通常のＭＯＳＦＥＴを用いる場合に比べて動作マージンが大きくなっている。そのため、アクセスＴｒ１２３をオン状態にするための電位が電源電位ＶDDとし、昇圧電位を用いなくても書き込み及び読み出し動作が可能となっている。これにより、さらに電源数を減らすことができ、回路面積の縮小化を図ることができる。
【０１３９】
図１２は、”０”のデータを読み出す際の本実施形態のＤＲＡＭの動作概念図である。
【０１４０】
同図に示すように、データの読み出し時には、ワード線１２１の電位が負昇圧電位ＶBBから電源電位ＶDDへと変化し、アクセスＴｒ１２３がオン状態になる。すると、”０”の記憶情報がアクセスＴｒ１２３に接続されたビット線１２２に読み出され、該ビット線１２２の電位がわずかに下がる。次いで、センスアンプがビット線１２２対間の電位差を増幅し、ビット線１２２対の一方の電位を接地電位ＶSSとし、他方の電位を電源電位ＶDDにする。そして、この増幅された記憶情報を外部に出力することで、読み出し動作が行われる。なお、書き込み動作時については、ワード線１２１の動作は読み出し時と同様であるが、データ転送の経路は読み出し動作と逆となる。
【０１４１】
本実施形態のＤＲＡＭでは、データの読み出し時または書き込み時において、活性化されたワード線１２１には電源電位ＶDDが印加されている。このとき、”１”のデータを書き込む際にメモリセルストレージノード１２７にかかる電圧をＶＨ、”０”のデータを書き込む際にかかる電圧をＶＬとすると、ＶＨ＝ＶDD-Ｖth（Ｖth＜０Ｖの時はＶＨ＝ＶDD）、ＶＬ＝ＶSSとなる。ここで、ＶthはアクセスＴｒ１２３のしきい値を意味する。
【０１４２】
特に、本実施形態のＤＲＡＭでは、”１”データの書き込みにおいて、アクセスＴｒ１２３のＶthが０Ｖまたは負の値（デプレッション型Ｔｒ）であるため、ビット線１０２の”１”情報を電荷ロスなく書き込むことができる。
【０１４３】
以上のように、アクセスＴｒ及びセルキャパシタとしてｎチャネル型ＭＯＳＦＥＴを用いても、動作マージンの拡大や、データ書き込み時の電荷ロスの低減、電源数を減らすことによる回路面積の縮小などの効果を得ることができる。
【０１４４】
なお、本実施形態のＤＲＡＭメモリセルにおいて、アクセスＴｒ１２３及びセルキャパシタ１２４は必ずしもデプレッション型でなくてもよい。アクセスＴｒ１２３及びセルキャパシタ１２４のしきい値が、同一チップ上に併設される論理回路中のｎチャネル型ＭＯＳＦＥＴのしきい値よりも低ければ、動作マージンを従来よりも拡大することが可能である。しかし、電源数を従来と同じになるので、面積の低減が必要である場合にはデプレッション型ＭＯＳＦＥＴを用いることがより好ましい。
【０１４５】
また、本実施形態においても、メモリセルを構成するＭＯＳＦＥＴに代えて、ＭＩＳＦＥＴを用いてもよい。
【０１４６】
次に、本実施形態のＤＲＡＭメモリセルの素子構造を簡単に説明する。
【０１４７】
図１３は、本実施形態のＤＲＡＭメモリセルの構造を示す断面図である。同図に示すように、本実施形態のＤＲＡＭメモリセルは、第１の実施形態に係るＤＲＡＭメモリセルとほぼ同様の構成を有し、各層の導電型が逆になっている。
【０１４８】
すなわち、ｐ型シリコンからなる半導体基板１４１と、半導体基板１４１にｎ型不純物を注入して設けられたＮ型ウェル１３０と、Ｎ型ウェル１３０内に設けられ、ｐ型不純物を含むＰ型ウェル１３２と、Ｐ型ウェル１３２上に設けられ、ｎ型不純物拡散層１４０とゲート絶縁膜とゲート電極とを有するアクセスＴｒ１２３と、一方のｎ型不純物拡散層１４０をアクセスＴｒ１２３と共有し、ゲート絶縁膜とセルプレート電極１２６とを有するセルキャパシタ１２４とを備えている。なお、ここではｐ型基板上にＮ型ウェル及びＰ型ウェルを設けるトリプルウェル構造を示した。他に、ｎ型基板上にＰ型ウェルを設け、該Ｐ型ウェル上にＭＯＳＦＥＴを設ける構成であってもよいが、トリプルウェル構造をとる方が、論理回路部からのノイズの影響を低減できるので、より好ましい。
【０１４９】
次に、本実施形態のセンスアンプ回路、ビット線プリチャージ・イコライズ回路及びカラム選択スイッチ回路について簡単に説明する。
【０１５０】
図１４は、本実施形態のＤＲＡＭのうち、センスアンプ回路、ビット線プリチャージ・イコライズ回路、及びカラム選択スイッチを示す回路図である。本実施形態ＤＲＡＭにおいて、センスアンプ回路２００及びカラム選択スイッチ２０２の回路構成は第１の実施形態のＤＲＡＭと同一であるので、説明を省略する。
【０１５１】
図１４に示すように、本実施形態のビット線プリチャージ・イコライズ回路２０１では、第１の実施形態で用いられたビット線イコライズトランジスタＴＰ３0，第１のビット線プリチャージトランジスタＴＰ４0及び第２のビット線プリチャージトランジスタＴＰ５0を、ｎチャネル型ＭＯＳＦＥＴであるビット線イコライズトランジスタＴＮ５0，第１のビット線プリチャージトランジスタＴＮ６0及び第２のビット線プリチャージトランジスタＴＮ７0で置き換えている。そして、ビット線イコライズトランジスタＴＮ５0，第１のビット線プリチャージトランジスタＴＮ６0及び第２のビット線プリチャージトランジスタＴＮ７0は、それぞれデプレッション型ＭＯＳＦＥＴで構成されている。
【０１５２】
これにより、動作マージンを大きくすることができるので、好ましい。
【０１５３】
図１５は、図１４に示す各信号、ビット線対及びワード線対の電位変化を示すタイミングチャート図である。同図は、”０”のデータを読み出す際のタイミングチャートを示している。
【０１５４】
まず、本実施形態の半導体記憶装置が非活性状態の時には、ビット線プリチャージ・イコライズ信号ＥＱの電位がＶDDの”Ｈ”レベルとなっている。すると、ビット線プリチャージ・イコライズ回路を構成するＮチャネル型ＭＯＳＦＥＴが導通するので、ビット線対ＢＬ，ＮＢＬの電位は、あらかじめＶBP（≒ＶDD／２）にプリチャージされた状態となる。なお、ここではカラム選択スイッチ２０２はオフとなっている。
【０１５５】
次に、半導体記憶装置が活性化状態になると、ビット線プリチャージ・イコライズ信号ＥＱが”Ｌ”レベルとなり、プリチャージ状態を終える。この時、ビット線プリチャージ・イコライズ信号ＥＱの電位は、ビット線イコライズトランジスタＴＮ３0，第１のビット線プリチャージトランジスタＴＮ４0及び第２のビット線プリチャージトランジスタＴＮ５0が確実にオフ状態になるように負昇圧電位ＶBBに設定される。
【０１５６】
その後、ロウアドレスによって選択されたワード線の電位がＶBBからＶDDに変化し、該ワード線が活性化されると、メモリセルが保持するデータがビット線対ＢＬ、ＮＢＬに微小電位差として読み出される。これに続いて、第１のセンスアンプ信号ＮＳＥＰが”Ｌ”レベルに、第２のセンスアンプ駆動信号ＳＥＮが”Ｈ”レベルに変化すると、センスアンプ回路２００が活性化され、メモリセルから読み出された微小電位が増幅される。続いて、カラムアドレスによって選択されたカラム選択スイッチがオンとなり、データバス対ＤＬ、ＮＤＬを通じてデータのやりとりが行われる。
【０１５７】
その後、半導体記憶装置を非活性状態にするには、まずワード線の電位をＶDDからＶBBに変化させて非活性化する。すると、ビット線上のデータのメモリセルへの再書き込みが完了し、その後、ビット線プリチャージ・イコライズ信号ＥＱの電位が再び”Ｈ”レベルとなることによってビット線プリチャージ・イコライズ動作が行われ、スタンバイ状態となる。
【０１５８】
以上の動作により、センスアンプ回路、ビット線プリチャージ・イコライズ回路、及びカラム選択スイッチは、ｎチャネル型ＭＯＳＦＥＴで構成されたメモリセルを駆動することができる。なお、これ以外の周辺回路についての基本構成は第１の実施形態と変わらないので、説明を省略する。
【０１５９】
【発明の効果】
本発明のＤＲＡＭメモリセルによれば、同一チップ上に論理回路と共に設けられ、且つアクセストランジスタ及びセルキャパシタをｐチャネル型ＭＯＳＦＥＴで構成する場合、アクセストランジスタ及びセルキャパシタのしきい値を論理回路内のｐチャネル型ＭＯＳＦＥＴのしきい値よりも高く設定することにより、従来に比べて動作マージンを大きくとることができるので、微細化が進み、電源電圧が例えば１．５Ｖ程度に低くなっても、確実に記憶動作を行なうことが可能となる。特に、アクセストランジスタ及びセルキャパシタがデプレッション型ＭＯＳＦＥＴの場合、従来に比べて必要な電源回路数を減らすことができるので、構成の簡略化、小面積化を実現することが可能となる。また、アクセストランジスタ及びセルキャパシタをｎチャネル型ＭＯＳＦＥＴにした場合もこれと同様の効果が得られる。
【０１６０】
また、本発明のＤＲＡＭにおいて、センスアンプ回路及びまたはビット線プリチャージ・イコライズ回路を構成するＭＯＳＦＥＴのうち、センスアンプ駆動トランジスタを除くＭＯＳＦＥＴをデプレッション型ＭＯＳＦＥＴとすることで、メモリセルの動作マージンが拡大された場合に、性能をより向上させることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置のメモリセルを示す回路図である。
【図２】第１の実施形態に係る半導体記憶装置において、”０”のデータを読み出す際の動作概念図である。
【図３】第１の実施形態に係る半導体記憶装置のうち、メモリセルの断面図である。
【図４】第１の実施形態に係る半導体記憶装置と論理回路とを備えた半導体集積回路を概略的に示す断面図である。
【図５】第１の実施形態に係る半導体記憶装置のうち、センスアンプ回路、ビット線プリチャージ・イコライズ回路、及びカラム選択スイッチを示す回路図である。
【図６】図５に示す各信号、ビット線対及びワード線対の電位変化を示すタイミングチャート図である。
【図７】第１の実施形態に係る半導体記憶装置の全体を示すブロック回路図である。
【図８】図７に示す本実施形態の半導体記憶装置におけるＲｏｗデコーダ／ワードドライバの構成例を示す回路図である。
【図９】図８に示す内部昇圧電位ＶPPを発生するための昇圧電位発生回路の第１の構成例を示す回路図である。
【図１０】図８に示す内部昇圧電位ＶPPを発生するための昇圧電位発生回路の第２の構成例を示すブロック回路図である。
【図１１】第２の実施形態に係る半導体記憶装置のメモリセルを示す回路図である。
【図１２】第２の実施形態に係る半導体記憶装置において、”０”のデータを読み出す際の動作概念図である。
【図１３】第２の実施形態に係る半導体記憶装置のうち、メモリセルの断面図である。
【図１４】第２の実施形態に係る半導体記憶装置のうち、センスアンプ回路、ビット線プリチャージ・イコライズ回路、及びカラム選択スイッチを示す回路図である。
【図１５】図１４に示す各信号、ビット線対及びワード線対の電位変化を示すタイミングチャート図である。
【図１６】一般的な半導体記憶装置のメモリセルを示す回路図である。
【符号の説明】
１０１，１２１，３０２      ワード線
１０２，１２２      ビット線
１０３，１２３      アクセストランジスタ
１０４，１２４      セルキャパシタ
１０５，１２５      基板（ウエル）電位
１０６，１２６      セルプレート電極
１０７，１２７      メモリセルストレージノード
２００              センスアンプ回路
２０１              ビット線プリチャージ・イコライズ回路
２０２              カラム選択スイッチ
３０１              メモリセルアレイ
３０３              ビット線対
３０４              メモリセル
３０５              センスアンプ列
３０６              Ｃｏｌｕｍｎデコーダ
３０７              リードアンプ・ライトアンプ（・ＩＯセレクション）
３０８              Ｒｏｗデコーダ／ワードドライバ
３０９              Ｒｏｗアドレスプリデコーダ
３１０              Ｃｏｌｕｍｎアドレスプリデコーダ
３１１              Ｒｏｗアドレスバッファ
３１２              Ｃｏｌｕｍｎアドレスバッファ
３１３              タイミング制御回路
４０１              Ｒｏｗデコーダ
４０２              ワードドライバ
４０３              アドレスプリデコード信号
４０４              ワードドライバ駆動信号
５０１              基準電位発生回路
５０２              出力回路
５１１              電圧検知回路
５１２              オッシレータ及び制御回路
５１３              チャージポンプ回路
Ｖｒｅｆ１          第１の基準電位
Ｖｒｅｆ２          第２の基準電位
ＶDD                （正の）電源電位
ＶSS                接地電位
ＶCP                セルプレート電位
ＶPP                昇圧電位
ＶBP                ビット線プリチャージ電位
ＶD3                外部電源電位
ＢＬ・ＮＢＬ        ビット線対
ＤＬ・ＮＤＬ        データバス対
ＴＰ０0〜n           Ｐ型センスアンプ駆動トランジスタ
ＴＰ１0〜n           第１のＰ型センスアンプトランジスタ
ＴＰ２0〜n           第２のＰ型センスアンプトランジスタ
ＴＮ０0             Ｎ型センスアンプ駆動トランジスタ
ＴＮ１0〜n           第１のＮ型センスアンプトランジスタ
ＴＮ２0〜n           第２のＮ型センスアンプトランジスタ
ＴＰ３0〜n，ＴＮ５0〜n  ビット線イコライズトランジスタ
ＴＰ４0〜n，ＴＮ６0〜n  第１のビット線プリチャージトランジスタ
ＴＰ５0〜n，ＴＮ７0〜n  第２のビット線プリチャージトランジスタ
ＴＮ３0〜n           カラム選択スイッチ
ＮＳＥＰ            第１のセンスアンプ信号
ＳＥＮ              第２のセンスアンプ信号
ＥＱ                ビット線プリチャージ・イコライズ信号
ＣＳＬ0〜n           カラム選択制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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