(57)【要約】【課題】一度計算した値を記憶手段に蓄えて再利用することにより、計算量及び消費電力を減少させるようにしたデジタルマッチドフィルタを提供する。【解決手段】Ｗ−ＣＤＭＡ受信機で、Ａ／Ｄ変換後の受信信号Ｒｘ（ｉ）  を３段のシフトレジスタ２１に入力し、その各段の出力を加算器２２及び２３で加算し、その加算結果を加算器２４で加算して、部分符号列ａを構成する符号Ｃを算出すると共に、減算器２５で減算して、部分符号列ａを構成する符号Ｄを算出し、これらをシフトレジスタ２６，２７に入力して、所定段の出力を演算回路２８で所定の演算処理することにより、部分符号列ａの相関演算を行う。この相関演算結果をランダムアクセスメモリ３１の所定番地に順次記憶し、記憶データを読み出して演算回路３２，３３で処理して、分割符号Ａ及びＢとの相関演算を行い、これら演算結果に基づいてフィルタ出力を得る。【選択図】    図１
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【特許請求の範囲】
【請求項１】
拡散符号Ｃｉ＝｛ｃｉ  ｝（ｃｉ  ＝±１）によって拡散された信号ｘｔ  をチップ当たりｎ回サンプリングして逆拡散するために使用するＣＤＭＡ通信方式用のデジタルマッチドフィルタにおいて、
少なくとも、受信信号列から隣接する信号の合算加算値Ｘｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  を算出する加算手段及び受信信号列から隣接する信号の合算減算値Ｘｔ−ｎ−ｉ  −Ｘｔ−ｉ  を算出する減算手段と、前記加算手段の加算結果を記憶する第１の記憶手段と、前記減算器の減算結果を記憶する第２の記憶手段と、前記拡散符号を２ビットずつ分割し、そのビットが同符号であるときに前記第１の記憶手段から記憶データを読出し、異符号であるときに前記第２の記憶手段から記憶データを読出し、読み出した記憶データを拡散符号に応じて加減算する演算手段とを備えたことを特徴とするデジタルマッチドフィルタ。
【請求項２】
拡散符号Ｃｉ＝｛ｃｉ  ｝（ｃｉ  ＝±１）によって拡散された信号ｘｔ  をチップ当たりｎ回サンプリングして逆拡散するために使用するＣＤＭＡ通信方式用のデジタルマッチドフィルタにおいて、
少なくとも、受信信号列から下式に従って隣接する信号の合算値Ｘｔ−ｎ−ｉ  を算出する第１の加算手段と、
【数１】
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受信信号列から下式に従って隣接する信号の合算値Ｘｔ−ｉ  を算出する第２の加算手段と、
【数２】
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前記第１の加算器の加算結果と前記第２の加算器の加算結果とを加算して合算加算値Ｘｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  を算出する第３の加算手段と、
前記第１の加算器の加算結果から前記第２の加算器の加算結果を減算して合算減算値Ｘｔ−ｎ−ｉ  −Ｘｔ−ｉ  を算出する減算手段と、
前記第３の加算手段の加算結果を記憶する第１の記憶手段と、
前記減算手段の減算結果を記憶する第２の記憶手段と、
前記拡散符号を２ビットずつ分割し、そのビットが同符号であるときに前記第１の記憶手段から記憶データを読出し、異符号であるときに前記第２の記憶手段から記憶データを読出し、読み出した記憶データを拡散符号に応じて加減算する演算手段とを備えたことを特徴とするデジタルマッチドフィルタ。
【請求項３】
前記第１の記憶手段及び第２の記憶手段は、シフトレジスタで構成されていることを特徴とする請求項１又は２に記載のデジタルマッチドフィルタ。
【請求項４】
拡散符号Ｃｉ＝｛ｃｉ  ｝（ｃｉ  ＝±１）によって拡散された信号ｘｔ  をチップ当たりｎ回サンプリングして逆拡散するために使用するＣＤＭＡ通信方式用のデジタルマッチドフィルタにおいて、
少なくとも、受信信号列から隣接する信号の合算加算値Ｘｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  を算出する加算手段及び受信信号列から隣接する信号の合算減算値Ｘｔ−ｎ−ｉ  −Ｘｔ−ｉ  を算出する減算手段と、前記加算手段の加算結果を記憶する第１の記憶手段と、前記減算器の減算結果を記憶する第２の記憶手段と、前記拡散符号を２ビットずつ分割し、そのビットが同符号であるときに前記第１の記憶手段から記憶データを読出し、異符号であるときに前記第２の記憶手段から記憶データを読出し、読み出した記憶データを拡散符号に応じて加減算する演算手段と、前記演算手段の演算結果を記憶する第３の記憶手段と、該第３の記憶手段の所定位置から順次読み出した演算結果と、演算手段から直接入力される演算結果とに基づいて前記拡散符号を整数個づつ区切った第１の分割符号列の相関演算を行う第１分割符号相関演算手段と、前記第３の記憶手段の所定位置から順次読み出した演算結果と、演算手段から直接入力される演算結果とに基づいて前記拡散符号を整数個づつ区切った第２の分割符号列の相関演算を行う第２分割符号相関演算手段と、前記第１分割符号相関演算手段及び第２分割符号相関手段の演算結果に基づいてフィルタ出力を演算するフィルタ出力演算手段とを備えたことを特徴とするデジタルマッチドフィルタ。
【請求項５】
前記フィルタ出力演算手段は、前記第１分割符号相関演算手段の演算結果を第１及び第２の所定値アドレスに書込む第１のメモリと、前記第２分割符号相関演算手段の演算結果を所定アドレスに書込む第２のメモリと、前記第１のメモリの第１及び第２の所定アドレスに記憶された演算結果と前記第２のメモリの所定アドレスに記憶された演算結果と、前記第２の分割符号相関演算手段の演算結果とに基づいてフィルタ出力を算出するフィルタ出力算出手段とを備えていることを特徴とする請求項４記載のデジタルマッチドフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、拡散符号Ｃｉ＝｛ｃｉ  ｝（ｃｉ  ＝±１）によって拡散された信号ｘｔ  をチップ当たりｎ回サンプリングして逆拡散するために使用するＣＤＭＡ通信方式用のデジタルマッチドフィルタに関する。
【０００２】
【従来の技術】
一般に、符号分割多元接続（ＣＤＭＡ：Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）通信方式では、拡散コードと受信信号の相関を計算し復調を行う。そのため、受信信号と拡散コード列との同期が必要である。この部分でデジタルマッチドフィルタ（ｄｍｆ）を用いると高速同期捕捉が可能であるがデジタルマッチドフィルタを構成する素子数が多く、構成上また消費電力の観点から実用化が難しいものであった。近年の携帯電話機の方式にもＣＤＭＡ通信方式が使用され、特に広帯域符号分割多元接続（Ｗ−ＣＤＭＡ：Ｗｉｄｅｂａｎｄ  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）  通信方式は第３世代の携帯電話方式として普及が期待されている。
【０００３】
このＷ−ＣＤＭＡ通信方式では端末のスイッチを入れると最初に端末がどのセルに属するかのサーチを行うために同期捕捉が必要となる。このセルサーチは定期的に行われ、常に現在端末の存在するセルを管理している。このため、高速に同期捕捉しセルサーチの時間を短くすることは端末全体の消費電力を下げ、待ち受け時間を長くするために重要である。このため、Ｗ−ＣＤＭＡ規格では、セルサーチのための２５６チップの第１同期コード（ＰＳＣ）との相関はマッチドフィルタを使用することを推奨している。
【０００４】
Ｗ−ＣＤＭＡ通信方式のマッチドフィルタを素直に構成すると１チップ当たり２サンプルする場合で５１２段シフトレジスタが８本と８ビット以上の（８〜１７ｂｉｔ）フルアダー５１１個が必要となり、素子数、消費電力とも非常に大きくなってしまう。
ここで、第１同期コードＰＳＣの符号は２段構成となっており以下のように構成される。
【０００５】
2004179750.tif 000003
コードは左側から送られる。これを以下Ｃｉ（ｉ＝０  〜２５５）で表す。
この符号ａとの相関計算を行うには、図２に示すように、２段構成のマッチドフィルタが考えられる。この図２のマッチドフィルタは、８列の３２段シフトレジスタＳＨとＳＨの出力にｘｉ  （＝±１）を乗算する乗算回路（ＭＸ）、ＭＸ出力の総和を取る加算回路を構成する６３個の１３〜１７ビットフルアダーＦＡが必要となる。
【０００６】
最終的にＣｐｓｃ  との相関計算を行うには、図３に示すように、５１２段（１３列、丸めが可能ならば８〜１２列）のシフトレジスタＳＨと１５個の（１３〜１８ｂｉｔ）フルアダーＦＡが必要である。
そこで、シフトレジスタとアダーを減らすために、シフトレジスタＳＨとアダーＦＡを再利用し、その数を１／ｍに減らすことが考えられている（例えば、特許文献１参照）。
【０００７】
すなわち、１チップ当たり１回のサンプリングを行う場合について説明すると、チップ周期で規格化された時間をｔとしたとき、マッチドフィルタ出力Ｘｔ  は下記（１）式で表される。
【０００８】
【数３】
2004179750.tif 000004
【０００９】
このマッチドフィルタ出力Ｘｔ  は、時間Ｔ＝ｔ−１２７のときに、下記（２）式の計算を行ってメモリＭＲに蓄えておき、１２８チップ時間後に残りの下記（３）式の計算を行って、両者を加算器ＡＤで加算することにより得ることができる。
【００１０】
【数４】
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【００１１】
この方式では、図４に示すように、シフトレジスタＳＨの段数および加算器ＦＡが分割される数ｍによって１／ｍとなる。図３の方式と比較するとシフトレジスタの段数が減っているので１／２チップ毎に変化していたフリップフロップが減って消費電力が減少する。
他の従来例として、Ａ／Ｄ変換後の時間ｔの受信信号をＲｘ（ｔ）  とすると、デジタルマッチドフィルタから出力される相関値Ｘ（ｔ）  は下記（４）式で表される。
【００１２】
【数５】
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【００１３】
Ｗ−ＣＤＭＡの同期コードＣｐｓｃ  は上記のように階層構造となっており、それぞれ１６チップのコードＣ１  （ｉ）  とＣ２  （ｉ）  を用いて、Ｃ（ｉ）  ＝Ｃ１（ｉ  ｍｏｄ  １６）×Ｃ２（［ｉ／１６］）  と表され、これを利用すると上記（４）式は
【００１４】
【数６】
2004179750.tif 000007
【００１５】
と変形することができ、上記（５）式及び（６）式から相関値演算を２段階に分割することが可能となる。
また、ｔ＝ｔ１  とｔ＝ｔ１  −１６のときには同じｘ（ｉ）  を計算しており、これを再計算するではなく、再利用することで大幅に演算量を削減する。さらに上記（５）式及び（６）式からｘ（ｉ）  は１６サイクル毎に用いられ、１６のグループに分けられることからシフトレジスタをメモリに置換することで、実装面積、消費電力の削減を可能としたＷ−ＣＤＭＡ用階層化デジタルマッチドフィルタも提案されている（例えば、非特許文献１参照）
【００１６】
【特許文献１】
米国特許第５９３３４４７号明細書
【非特許文献１】
電子情報通信学会  ２００１年８月２９日発行「２００１年電子情報通信学会基礎・境界ソサエティ大会講演論文集  Ａ−１−７
【００１７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に記載された従来例にあっては、シフトレジスタの段数及び加算器が分割される数ｍによって１／ｍとなり、図３の方式に比較してシフトレジスタの段数が減少して１／２チップ毎に変化していたフリップフロップが減ることにより消費電力が減少するものである。そのかわり先に計算した結果を記憶するメモリが必要となり、シフトレジスタのフリップフロップもメモリと考えると全体としてのメモリ容量が減るわけではない。加算器の桁上がり分も記憶しなければならないのでむしろメモリ容量は増えている。加算器は分割された分だけ素子数は減らすことができるが、１チップ時間内に分割した数ｍだけ繰り返し演算を行わなければならず全体としての計算量は減らない。すなわち、加算器部分での消費電力は必要となる制御回路の分だけ増える傾向となる。
【００１８】
これをまとめると、シフトレジスタはシフトレジスタを一種の記憶回路と考えるとその素子数は減らないが消費電力を減らすことができ、また反対に加算器は素子数を減らすことができるが加算器での消費電力は若干増える傾向となるという未解決の課題がある。
また、上記非特許文献１に記載された従来例にあっては、２５６（５１２）段シフトレジスタでコード長２５６のコードと相関を取るときに比べてＷ−ＣＤＭＡではコードの構造が１６チップずつにまとめられる２層構造を取っているので、１６チップ毎に計算した値は再利用できて素子数が減るとしている。しかしながら、この従来例では、図２で計算した値を図３のシフトレジスタに代えてメモリに記憶させ、これを順次呼出して相関とるようにしているだけで、図２及び図３で相関計算を行う場合に比較して計算量は減少していないという未解決の課題がある。
【００１９】
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、一度計算した値を記憶手段に蓄えて再利用することにより、計算量を減少させると共に、消費電力を減少させるようにしたデジタルマッチドフィルタを提供することを目的としている。
【００２０】
【課題を解決するための手段】
〔発明１〕
上記目的を達成するために、発明１のデジタルマッチドフィルタは、拡散符号Ｃｉ＝｛ｃｉ  ｝（ｃｉ  ＝±１）によって拡散された信号ｘｔ  をチップ当たりｎ回サンプリングして逆拡散するために使用するＣＤＭＡ通信方式用のデジタルマッチドフィルタにおいて、少なくとも、受信信号列から隣接する信号の合算加算値Ｘｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  を算出する加算手段及び受信信号列から隣接する信号の合算減算値Ｘｔ−ｎ−ｉ  −Ｘｔ−ｉ  を算出する減算手段と、前記加算手段の加算結果を記憶する第１の記憶手段と、前記減算器の減算結果を記憶する第２の記憶手段と、前記拡散符号を２ビットずつ分割し、そのビットが同符号であるときに前記第１の記憶手段から記憶データを読出し、異符号であるときに前記第２の記憶手段から記憶データを読出し、読み出した記憶データを拡散符号に応じて加減算する演算手段とを備えたことを特徴とする。
【００２１】
このような構成を採用することにより、加算手段で拡散符号を構成する隣り合う部分符号列のうち同符号となる部分符号列を算出し、減算手段で隣り合う部分符号列のうち異符号となる部分符号列を算出し、算出した同符号の部分符号列及び異符号の部分符号列を第１の記憶手段及び第２の記憶手段に記憶する。そして、拡散符号を２ビットずつ分割し、分割した両ビットが同符号であるときに第１の記憶手段から記憶データを読出し、異符号であるときに第２の記憶手段から記憶データを読出し、読み出した記憶データを演算手段で拡散符号に応じて加減算することにより、部分符号相関値を算出する。
〔発明２〕
また、発明２のデジタルマッチドフィルタは、拡散符号Ｃｉ＝｛ｃｉ  ｝（ｃｉ  ＝±１）によって拡散された信号ｘｔ  をチップ当たりｎ回サンプリングして逆拡散するために使用するＣＤＭＡ通信方式用のデジタルマッチドフィルタにおいて、少なくとも、受信信号列から下記式に従って隣接する信号の合算値Ｘｔ−ｎ−ｉ  を算出する第１の加算手段と、
【００２２】
【数７】
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【００２３】
受信信号列から下式に従って隣接する信号の合算値Ｘｔ−ｉ  を算出する第２の加算手段と、
【００２４】
【数８】
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【００２５】
前記第１の加算器の加算結果と前記第２の加算器の加算結果とを加算してＸｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  を算出する第３の加算手段と、前記第１の加算器の加算結果から前記第２の加算器の加算結果を減算してＸｔ−ｎ−ｉ  −Ｘｔ−ｉ  を算出する減算手段と、前記第３の加算手段の加算結果を記憶する第１の記憶手段と、前記減算手段の減算結果を記憶する第２の記憶手段と、前記拡散符号を２ビットずつ分割し、そのビットが同符号であるときに前記第１の記憶手段から記憶データを読出し、異符号であるときに前記第２の記憶手段から記憶データを読出し、読み出した記憶データを拡散符号に応じて加減算する演算手段とを備えたことを特徴とする。
【００２６】
この構成を採用することにより、前記発明１の作用に加えて、第１の加算器で１チップ当たりのサンプリング数ｎに応じて前記〔数７〕を用いて合算値Ｘｔ−ｎ−ｉ  を算出し、第２の加算器で同様にサンプリング数ｎに応じて前記〔数８〕を用いて合算値Ｘｔ−ｉ  を算出するので、サンプリング数ｎに応じた合算値Ｘｔ−ｎ−ｉ  及びＸｔ−ｉ  を算出することができる。
〔発明３〕
さらに、発明３のデジタルマッチドフィルタは、発明１又は発明２のデジタルマッチドフィルタにおいて、前記第１の記憶手段及び第２の記憶手段は、シフトレジスタで構成されていることを特徴とする。
【００２７】
この構成を採用することにより、シフトレジスタの段数を調整することにより、受信信号のサンプリング毎に加算器又は第３の加算器の加算結果及び減算器の減算結果を、順次シフトレジスタに入力するだけで、部分符号列を構成する同符号及び異符号の２ビット符号を弁別して演算手段での加減算を容易に行うことができる。
〔発明４〕
さらにまた、発明４のデジタルマッチドフィルタは、拡散符号Ｃｉ＝｛ｃｉ  ｝（ｃｉ  ＝±１）によって拡散された信号ｘｔ  をチップ当たりｎ回サンプリングして逆拡散するためのＷ−ＣＤＭＡ通信方式用のデジタルマッチドフィルタにおいて、少なくとも、受信信号列から隣接する信号の合算加算値Ｘｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  を算出する加算手段及び受信信号列から隣接する信号の合算減算値Ｘｔ−ｎ−ｉ  −Ｘｔ−ｉ  を算出する減算手段と、前記加算手段の加算結果を記憶する第１の記憶手段と、前記減算器の減算結果を記憶する第２の記憶手段と、前記拡散符号を２ビットずつ分割し、そのビットが同符号であるときに前記第１の記憶手段から記憶データを読出し、異符号であるときに前記第２の記憶手段から記憶データを読出し、読み出した記憶データを拡散符号に応じて加減算する演算手段と、前記演算手段の演算結果を記憶する第３の記憶手段と、該第３の記憶手段の所定位置から順次読み出した演算結果と、演算手段から直接入力される演算結果とに基づいて前記拡散符号を４つずつ区切った第１の分割符号列の部分相関演算を行う第１分割符号相関演算手段と、前記第３の記憶手段の所定位置から順次読み出した演算結果と、演算手段から直接入力される演算結果とに基づいて前記拡散符号を整数個ずつ区切った第２の分割符号列の部分相関演算を行う第２分割符号相関演算手段と、前記第１分割符号相関演算手段及び第２分割符号相関手段の演算結果に基づいてフィルタ出力を演算するフィルタ出力演算手段とを備えたことを特徴としている。
【００２８】
この構成を採用することにより、前述した発明１における演算手段から得られる部分符号列ａに基づいて第１分割符号相関演算手段で、部分符号列ａを所定形式で並べた第１の分割符号列例えば＜ａ，ａ，ａ，−ａ＞との相関演算を行い、同様に第２分割符号相関演算手段で、部分符号列を所定形式で並べた第２の分割符号列例えば＜−ａ，ａ，−ａ，−ａ＞との相関演算を行い、これら相関演算結果をフィルタ出力手段で拡散符号に対応させて演算処理することにより、フィルタ出力を得ることができる。
〔発明５〕
なおさらに、発明５のデジタルマッチドフィルタは、発明４のデジタルマッチドフィルタにおいて、前記フィルタ出力演算手段は、前記第１分割符号相関演算手段の演算結果を第１及び第２の所定値アドレスに書込む第１のメモリと、前記第２分割符号相関演算手段の演算結果を所定アドレスに書込む第２のメモリと、前記第１のメモリの第１及び第２の所定アドレスに記憶された演算結果と前記第２のメモリの所定アドレスに記憶された演算結果と、前記第２の部分相関演算手段の演算結果とに基づいてフィルタ出力を算出するフィルタ出力算出手段とを備えていることを特徴とする。
【００２９】
この構成を採用することにより、第１のメモリに記憶された第１分割符号相関演算手段の演算結果と、第２のメモリに記憶された第２分割符号相関演算手段の演算結果とを再利用することにより、拡散符号との相関値を表すフィルタ出力を算出する。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面について説明する。
図１は、本発明の一実施形態を示すブロック図であり、図中、１はＷ−ＣＤＭＡ受信機に適用されるデジタルマッチドフィルタである。
このデジタルマッチドフィルタ１は、部分符号列ａの相関計算を行う部分符号列相関演算部２と、この部分符号列相関演算部２で演算された相関演算結果に基づいて分割符号の相関演算を行う分割符号相関演算部３と、この分割符号相関演算部３で演算した相関演算結果に基づいてフィルタ出力Ｘｔ  を算出するフィルタ出力演算部４とを備えている。
【００３１】
部分符号列相関演算部２は、Ａ／Ｄ変換後の受信信号を１チップ当たり２サンプリングして時刻ｉの受信信号Ｒｘ（ｉ）  が入力される３段のシフトレジスタ２１と、時刻ｉでシフトレジスタ２１の第２段目の受信信号Ｒｘ（ｉ−２）  と第３段目の受信信号Ｒｘ（ｉ−３）  とを加算して合算値を算出する第１の加算器２２と、時刻ｉの受信信号Ｒｘ（ｉ）  とシフトレジスタ２の第１段目の受信信号Ｒｘ（ｉ−１）  とを加算して合算値を算出する第２の加算器２３と、第１の加算器２２の加算結果に第２の加算器２３の加算結果を加算して合算加算値を算出する第３の加算器２４と、第１の加算器２２の加算結果から第２の加算器２３の加算結果を減算して合算減算値を算出する減算器２５と、第３の加算器２４の加算結果が入力される第１の記憶手段としての２８段のシフトレジスタ２６と、減算器２５の減算結果が入力される第２の記憶手段としての１２段のシフトレジスタ２７と、減算器２５の減算結果Ｄ（ｉ）  と、シフトレジスタ２６の第２８段目、第２４段目、第２０段目及び第１６段目の加算結果Ｃ（ｉ−２８）、Ｃ（ｉ−２４）、Ｃ（ｉ−２０）及びＣ（ｉ−１６）と、シフトレジスタ２７の第１２段目、第８段目及び第４段目の減算結果Ｄ（ｉ−１２）、Ｄ（ｉ−８）  及びＤ（ｉ−４）  とに基づいて下記（７）式の演算を行って部分符号列ａの相関演算を行う演算手段としての演算回路２８とを備えている。
【００３２】
ａ＝Ｃ（ｉ−２８）＋Ｃ（ｉ−２４）＋Ｃ（ｉ−２０）−Ｃ（ｉ−１６）＋Ｄ（ｉ−１２）＋Ｄ（ｉ−８）  ＋Ｄ（ｉ−４）  −Ｄ（ｉ）  ………（７）
分割符号相関演算部３は、部分符号列相関演算部２で算出された部分符号列ａの相関演算結果を所定アドレス即ち（ｉ  ｍｏｄ  ９６）番地に書込む９６ワードのランダムアクセスメモリ３１と、現在の部分符号列ａの相関演算結果と、ランダムアクセスメモリ３１に記憶されている９６Ｔｓ、６４Ｔｓ及び３２Ｔｓ前の相関演算結果ａ（ｉ−９６）、ａ（ｉ−６４）、ａ（ｉ−３２）とに基づいて下記（８）式の演算を行って分割符号Ａの相関演算を行う第１分割符号演算部３２と、同様に現在の部分符号列ａの相関演算結果と、ランダムアクセスメモリ３１に記憶されている９６Ｔｓ、６４Ｔｓ及び３２Ｔｓ前の相関演算結果ａ（ｉ−９６）、ａ（ｉ−６４）、ａ（ｉ−３２）とに基づいて下記（９）式の演算を行って分割符号Ｂの相関演算を行う第２分割符号演算部３３とを備えている。
【００３３】
Ａ（ｉ）  ＝ａ（ｉ−９６）＋ａ（ｉ−６４）＋ａ（ｉ−３２）−ａ（ｉ）    ……（８）
Ｂ（ｉ）  ＝−ａ（ｉ−９６）＋ａ（ｉ−６４）−ａ（ｉ−３２）−ａ（ｉ）  ……（９）
フィルタ出力演算部４は、第１分割符号演算部３２の相関演算結果が（ｉ  ｍｏｄ  ３８４）  番地に書込まれる第１のメモリとしての３８４ワードのランダムアクセスメモリ４１と、第２分割符号演算部３３の相関演算結果が（ｉ  ｍｏｄ  ２５６）  番地に書込まれる第２のメモリとしての２５６ワードのランダムアクセスメモリ４２と、現在の第２分割符号演算部３３の相関演算結果Ｂ（ｉ）  と、ランダムアクセスメモリ４１に記憶されている３８４Ｔｓ前及び１２８Ｔｓ前の相関演算結果Ａ（ｉ  ｍｏｄ  ３８４）  及びＡ（ｉ＋１２８  ｍｏｄ  ３８４）  と、ランダムアクセスメモリ４２に記憶されている２５６Ｔｓ前の相関演算結果Ｂ（ｉ  ｍｏｄ  ２５６）  とに基づいて下記（１０）式の演算処理を行ってフィルタ出力Ｘ（ｉ）  を算出する出力演算回路４３とで構成されている。
【００３４】
Ｘ（ｉ）  ＝Ａ（ｉ  ｍｏｄ  ３８４）  ＋Ｂ（ｉ  ｍｏｄ  ２５６）  ＋Ａ（ｉ＋１２８  ｍｏｄ  ３８４）  −Ｂ（ｉ）  ………（１０）
次に、上記実施形態の動作を説明する。
第１同期コードＣｐｓｃ  は、前述したように、
Ｃｐｓｃ  ＝（１＋ｊ）×＜ａ，ａ，ａ，−ａ，−ａ，ａ，−ａ，−ａ，ａ，ａ，ａ，−ａ，ａ，−ａ，ａ，ａ  ＞
で表され、コードは左側から送られる。
【００３５】
このうち部分符号列＜ａ，ａ，ａ，−ａ，−ａ，ａ，−ａ，−ａ，ａ，ａ，ａ，−ａ，ａ，−ａ，ａ，ａ  ＞に注目すると、＜ａ，ａ，ａ，−ａ，  ｜−ａ，ａ，−ａ，−ａ，  ｜ａ，ａ，ａ，−ａ，  ｜ａ，−ａ，ａ，ａ＞のように４つずつ区切って分割符号Ａ，Ｂで表すと、＜Ａ，Ｂ，Ａ，−Ａ＞となっていることが分かる。但し、Ａ＝＜ａ，ａ，ａ，−ａ＞、Ｂ＝＜−ａ，ａ，−ａ，−ａ＞である。
そのため、部分符号列ａが１６チップで構成されるので、分割符号Ａ及びＢは１２８チップ前に計算した部分相関がそのまま使えて再計算の必要がなく低電力化を図ることができる。
【００３６】
次に、部分符号列ａ＝＜ｘ１，  ｘ２，  ｘ３，  …，  ｘ１６＞＝＜１，１，１，１，１，１，−１，−１，１，−１，１，−１，１，−１，−１，１  ＞に注目し、＜１，１，｜１，１，｜１，１，｜−１，−１，｜１，−１，  ｜１，−１，  ｜１，−１，  ｜−１，１＞のように２つずつに分けると＜Ｃ，Ｃ，Ｃ，−Ｃ，Ｄ，Ｄ，Ｄ，−Ｄ＞、但しＣ＝＜１，１＞、Ｄ＝＜１，−１＞で表されることが分かる。
【００３７】
ここで、チップ期間をＴｃ、サンプリング期間をＴｓとしたときに、両者の関係が、１チップ期間Ｔｃに２回サンプリングして（サンプリング数ｎ＝２）、１Ｔｃ＝２Ｔｓとなるように設定されている。
そして、Ｃ＝＜１，１＞に対応するＸｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  とＤ＝＜１，−１＞に対応するＸｔ−ｎ−ｉ  −Ｘｔ−ｉ  を予め計算し、それを再利用することを考えると、前述した図２の構成を有するデジタルマッチドフィルタに対して加算器及び計算量とも半減させることができる。
【００３８】
ここで、Ｘｔ−ｎ−ｉ  は下記（１１）式で算出され、Ｘｔ−ｉ  は下記（１２）式で算出される。
【００３９】
【数９】
2004179750.tif 000010
【００４０】
この実施形態では、サンプリング数ｎが２であるので、時点ｔ−ｉを時点ｉとおくと、Ｘｉ−２  ＝ｘｉ−２  ＋ｘｉ−３  、Ｘｉ  ＝ｘｉ  ＋ｘｉ−１  となる。このため、３段のシフトレジスタ１１を適用し、このシフトレジスタ１１にＡ／Ｄ変換後の時刻ｉで受信信号Ｒｘ（ｉ）  が入力されたときには、第１段目に受信信号Ｒｘ（ｉ−１）  、第２段目に受信信号Ｒｘ（ｉ−２）  、第３段目に受信信号Ｒｘ（ｉ−３）  が格納されている。
【００４１】
そして、第１の受信信号加算器２２ではＸｉ−２  に対応するＲｘ（ｉ−３）  ＋Ｒｘ（ｉ−２）  が計算され、第２の受信信号加算器２３ではＸｉ  に対応するＲｘ（ｉ−１）  ＋Ｒｘ（ｉ）  が計算される。
そして、第３の加算器２４で第１の加算器２２の加算結果Ｒｘ（ｉ−３）  ＋Ｒｘ（ｉ−２）  に第２の加算器２３の加算結果Ｒｘ（ｉ−１）  ＋Ｒｘ（ｉ）  を加算して前述した符号Ｃの相関演算値（Ｒｘ（ｉ−３）  ＋Ｒｘ（ｉ−２）  ＋Ｒｘ（ｉ−１）  ＋Ｒｘ（ｉ））を算出すると共に、減算器２５で第１の加算器２２の加算結果Ｒｘ（ｉ−３）  ＋Ｒｘ（ｉ−２）  から第２の加算器２３の加算結果Ｒｘ（ｉ−１）  ＋Ｒｘ（ｉ）  を減算して前述した符号Ｄの相関演算値（Ｒｘ（ｉ−３）  ＋Ｒｘ（ｉ−２）  −Ｒｘ（ｉ−１）  −Ｒｘ（ｉ））を算出し、第１の加算器２４の加算結果である相関計算値をシフトレジスタ２１と同時にシフトされるシフトレジスタ２６の第４段目に格納すると共に、減算器２５の減算結果である相関計算値をシフトレジスタ２１と同時にシフトされるシフトレジスタ２７の第４段目に格納する。
【００４２】
その後、シフトレジスタ２６及び２７を１サンプリング周期Ｔｓ毎にシフトし、第３の加算器２４及び減算器２５の相関演算値を順次シフトレジスタ２６及び２７に格納する。
このようにして、順次４サンプリング周期４Ｔｓ毎に、符号Ｃ及びＤの相関演算値がシフトレジスタ２６及び２７の第１段目に格納することを７回繰り返して３２サンプル周期３２Ｔｓとなると、最初の符号Ｃの相関計算値がシフトレジスタ２６の第２８段目にシフトされ、シフトレジスタ２７には５回目に入力された符号Ｄの相関演算値が第１２段目にシフトされる。この段階で、演算回路２８の各入力端子に相関演算値が入力されることになり、この演算回路２８から最初の部分符号列ａ（＝＜Ｃ，Ｃ，Ｃ，−Ｃ，Ｄ，Ｄ，Ｄ，−Ｄ＞）との下記（１３）式で表される部分符号列相関演算値Ｘａ  が算出される。
【００４３】
【数１０】
2004179750.tif 000011
【００４４】
そして、この部分符号列相関演算値Ｘａ  が部分符号列相関演算部３のランダムアクセスメモリ３１の（ｉ  ｍｏｄ  ９６）番地例えば“０”番地に書込まれる。その後、３２サンプリング周期３２Ｔｓが経過する毎に部分相関演算部３の演算回路２８から順次部分相関値ａ２  、ａ３  が入力され、これらがランダムアクセスメモリ３１の（ｉ＋３２  ｍｏｄ  ９６）  番地、（ｉ＋６４  ｍｏｄ  ９６）  番地に書込まれ、続いて３２サンプリング周期３２Ｔｓが経過して部分符号列相関演算部３の演算回路２８から部分相関値ａ４  が出力されると、演算回路３２で分割符号Ａ（＝＜ａ，ａ，ａ，−ａ＞）との下記（１４）式で表される部分相関演算値ＸＡ  が算出されると共に、演算回路３３で分割符号Ｂ（＝＜−ａ，ａ，−ａ，−ａ＞）との下記（１５）式で表される部分相関演算値ＸＢ  が算出される。
【００４５】
【数１１】
2004179750.tif 000012
【００４６】
このように部分相関演算値ＸＢ  が算出されると、これが演算回路４３に入力されることにより、この演算回路４３で、今入力された部分相関演算値ＸＢ  （ｉ）  と、ランダムアクセスメモリ４１から読み出した３８４Ｔｓ前の分割符号Ａの部分相関演算値ＸＡ  （ｉ  ｍｏｄ  ３８４）  及び１２８Ｔｓ前の分割符号Ａの部分相関演算値ＸＡ  （ｉ＋１２８  ｍｏｄ  ３８４）  と、ランダムアクセスメモリ４２から読み出した２５６Ｔｓ前の分割符号Ｂの部分相関演算値ＸＢ  （ｉ  ｍｏｄ  ２５６）  とに基づいて下記（１６）式で表される相関値Ｘｔ  が算出され、これがデジタルマッチドフィルタ１のフィルタ出力として出力される。
【００４７】
【数１２】
2004179750.tif 000013
【００４８】
そして、演算回路４３でフィルタ出力が算出されると、分割符号相関演算部３で算出された部分相関演算値ＸＡ  がフィルタ出力演算部４のランダムアクセスメモリ４１の（ｉ  ｍｏｄ  ３８４）  番地即ち“０”番地に書込むと共に、部分相関演算値ＸＢ  がランダムアクセスメモリ４２の（ｉ  ｍｏｄ  ２５６）  番地に書込み、その後の再利用に備える。
【００４９】
このように、上記実施形態によると、部分符号列相関演算部２によって部分符号列ａの部分相関演算を行い、分割符号列相関演算部３によって分割符号Ａ及びＢの相関演算を行い、フィルタ出力演算部４で、分割符号Ａ及びＢの相関演算結果に基づいてフィルタ出力となる相関値Ｘｔ  を算出する。
ここで、部分符号列相関演算部２では、Ａ／Ｄ変換後の受信信号Ｒｘ（ｉ）  が入力される３段のシフトレジスタ２１と受信信号加算器２２，２３とで、部分符号列ａ（＝＜ｘ１，ｘ２，ｘ３，……  ，ｘ１６＞）の隣り合う符号ｘｔ−ｎ−ｉ  及びｘｔ−ｉ  に対応する演算を行い、加算器２４及び減算器２５とでｘｔ−ｎ−ｉ  ＋ｘｔ−ｉ  及びｘｔ−ｎ−ｉ  −ｘｔ−ｉ  の演算を行うことにより、部分符号列ａを構成する符号Ｃ及びＤを計算する。その計算結果をシフトレジスタ２６及び２７に順次格納し、演算回路２８で、シフトレジスタ２６に記憶されている２８Ｔｓ、２４Ｔｓ、２０Ｔｓ及び１６Ｔｓ前の符号Ｃを使用して部分符号列ａ（＝＜Ｃ，Ｃ，Ｃ，−Ｃ，Ｄ，Ｄ，Ｄ，−Ｄ＞）の前半の＜Ｃ，Ｃ，Ｃ，−Ｃ＞との部分相関演算を行うことができ、同様に演算回路２８で、シフトレジスタ２７に記憶されている１２Ｔｓ、８Ｔｓ、４Ｔｓ前の符号Ｄと減算器２５の今回の出力（Ｒｘ（ｉ−３）  ＋Ｒｘ（ｉ−２）  −Ｒｘ（ｉ−１）  −Ｒｘ（ｉ））とに基づいて部分符号列ａの後半の＜Ｄ，Ｄ，Ｄ，−Ｄ＞との部分相関演算を行うことができる。したがって、段数の少ない３つのシフトレジスタ２１，２６，２７と、３つの加算器２２〜２４と、１つの減算器２５と、２つの演算回路２８とで、第１同期コードＣｐｓｃ  を構成する部分符号列ａを演算することができ、加算器数を半減できると共に、計算回数も半減することができ、消費電力を大幅に低減することができる。
【００５０】
また、分割符号列相関演算部３では、部分符号列ａに基づいて分割符号Ａ及びＢに応じた相関演算を行い、フィルタ出力演算部４で、分割符号Ａ及びＢの相関演算結果をランダムアクセスメモリ４１及び４２に記憶することにより、記憶された分割符号Ａ及びＢの相関演算結果を使用して演算回路４３でフィルタ出力となる相関値Ｘｔ  を算出することができ、少ない回路数及び演算数でフィルタ出力となる相関値Ｘｔ  を算出することができる。
【００５１】
因みに、本実施形態の構成によるデジタルマッチドフィルタ１と前述した特許文献１及び非特許文献１に記載された従来例とを実際に組み立て、これらについて消費電力を測定したところ、本実施形態によるデジタルマッチドフィルタ１の消費電力は２．４４ｍＷであったのに対して、特許文献１の従来例の消費電力は５．０９ｍＷ、非特許文献１の従来例の消費電力は３．２４ｍＷとなり、本実施形態の構成によるデジタルマッチドフィルタによって消費電力が大幅に低減されたことが実証された。
【００５２】
なお、上記実施形態においては、Ｗ−ＣＤＭＡでのセルサーチに使用する第１同期コードＰＳＣを例にとって説明したが、これに限定されるものではなく、一般的には、第１同期コードＰＳＣのように都合の良いコードでなく計算結果の再利用ができないのではないかと考えられるが、一般にＣＤＭＡのコードはなるべくランダムになるように作られるため、隣り合うコードの符号が同じ場合と異なる場合の数がそれぞれ半々となる場合が多く、ゆえに上記実施形態のように、Ｘｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  及びＸｔ−ｎ−ｉ  −Ｘｔ−ｉ  の演算を予め行って、それを再利用すれば加算器の数及び計算の回数を半減させることができる。
【００５３】
ここで、１チップ当たりｎ回サンプリングするものとすると、第１の加算器２２では、受信信号列から下記（１７）式の演算を行ってＸｔ−ｎ−ｉ  を算出し、第２の加算器２３では、受信信号列から下記（１８）式の演算を行ってｘｔ−ｉ  を算出することにより、１チップ当たりのサンプル数ｎに応じたＸｔ−ｎ−ｉ  及びＸｔ−ｉ  を正確に算出することができる。
【００５４】
【数１３】
2004179750.tif 000014
【００５５】
【発明の効果】
以上説明したように、発明１のデジタルマッチドフィルタによれば、受信信号列からＸｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  を算出する加算手段及びＸｔ−ｎ−ｉ  −Ｘｔ−ｉ  を算出する減算手段と、前記加算手段の加算結果を記憶する第１の記憶手段と、前記減算器の減算結果を記憶する第２の記憶手段と、前記拡散符号を２ビットずつ分割し、そのビットが同符号であるときに前記第１の記憶手段から記憶データを読出し、異符号であるときに前記第２の記憶手段から記憶データを読出し、読み出した記憶データを拡散符号に応じて加減算する演算手段とを設けるだけで、従来例に比較して拡散符号Ｃｉの部分符号列ａを加算器数及び計算回数を半減させることができ、消費電力を大幅に低減することができるという効果が得られる。
【００５６】
また、発明２のデジタルマッチドフィルタによれば、受信信号列からＸｔ−ｎ−ｉ  を算出する第１の加算器と、受信信号列からＸｔ−ｉ  を算出する第２の加算器とを有し、第１及び第２の加算器の加算結果を第３の加算器で加算してＸｔ−ｎ−ｉ  ＋Ｘｔ−ｉ  を算出し、第１の加算器の加算結果から第２の加算器の加算結果を減算器で減算してＸｔ−ｎ−ｉ  −Ｘｔ−ｉ  を算出するようにしており、発明１のデジタルマッチドフィルタと同様の効果が得られる。
【００５７】
さらに、発明３のデジタルマッチドフィルタによれば、前記第１の記憶手段及び第２の記憶手段を、シフトレジスタで構成したので、シフトレジスタの段数を調整することにより、受信信号のサンプリング毎に加算器又は第３の加算器の加算結果及び減算器の減算結果を、順次シフトレジスタに入力するだけで、部分符号列を構成する同符号及び異符号の２ビット符号を弁別して演算手段での加減算を容易に行うことができ、部分符号列の相関演算を簡易な構成で容易に行うことができるという効果が得られる。
【００５８】
さらにまた、発明４のデジタルマッチドフィルタによれば、発明１又は２のデジタルマッチドフィルタの構成に加えて、部分符号列から拡散符号を４つずつ分割した第１の分割符号及び第２の分割符号の相関演算を行い、その演算結果に基づいてフィルタ出力手段で、相関値でなるフィルタ出力を算出するので、デジタルマッチドフィルタの全体構成を簡易化することができると共に、消費電力を大幅に低減することができるという効果が得られる。
【００５９】
なおさらに、発明５のデジタルマッチドフィルタによれば、フィルタ出力演算手段を、前記第１部分相関演算手段の演算結果を第１及び第２の所定値アドレスに書込む第１のメモリと、前記第２部分相関演算手段の演算結果を所定アドレスに書込む第２のメモリと、前記第１のメモリの第１及び第２の所定アドレスの演算結果と前記第２のメモリの所定アドレスの演算結果と、前記第２の部分相関演算手段の演算結果とに基づいてフィルタ出力を算出するフィルタ出力算出手段とで構成したので、加算器やシフトレジスタを使用することなく、フィルタ手段の構成を簡易化して、消費電力を軽減することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】従来例の部分符号列演算回路を示すブロック図である。
【図３】従来例のデジタルマッチドフィルタを示すブロック図である。
【図４】特許文献１の方式を適用したデジタルマッチドフィルタを示すブロック図である。
【符号の説明】１  デジタルマッチドフィルタ、２  部分符号列相関演算部、３  分割符号相関演算部、４  フィルタ出力演算部、２１  シフトレジスタ、２２，２３  第１，第２の加算器、２４  第３の加算器、２５  減算器、２６，２７  シフトレジスタ、２８  演算回路、３１  ランダムアクセスメモリ、３２，３３  演算回路、４１，４２  ランダムアクセスメモリ、４３  演算回路
【図１】
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【図２】
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【図３】
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【図４】
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