(57)【要約】【課題】ドライバの出力信号を時分割して複数の出力端子に分配し、表示パネルの信号線に印加する場合に、その時分割を行う為のスイッチング素子の寄生容量に起因する表示品位の低下を防ぐことである。【解決手段】表示パネルとしての画素マトリクス部１１の走査線に、ゲートドライバ１２から走査信号を入力し、画素マトリクス部１１の信号線に、ソースドライバ１３から赤、緑及び青の表示信号が時分割出力されたドライバの出力信号を信号分配装置としての分配回路１４を介して印加する。その際分配回路１４は、各スイッチ線ＳＷに順次印加されるスイッチ信号によりスイッチング素子としての内蔵ＴＦＴを切り替えて、ドライバ出力信号を赤、緑及び青それぞれの駆動信号に分配する。また分配回路１４は、内蔵コンデンサにより内蔵ＴＦＴの寄生容量に起因する分配線ＳＩの電位シフトを補償する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力信号が入力される一つの入力端子と、前記入力端子に接続されるとともに、各々がスイッチング素子を介して複数の出力端子に接続される複数の分配線とを備え、前記入力端子に入力された入力信号を、前記各スイッチング素子を介して前記複数の出力端子に分配する信号分配回路を複数備える信号分配装置において、
前記各信号分配回路は、
前記複数の分配線の何れか１本と前記スイッチング素子を介して接続されるとともに、前記スイッチング素子を駆動する選択信号が印加される複数の第１の制御線と、
前記各第１の制御線と前記各分配線の間に接続して設けられる第１の容量と、
前記各分配線に電気的に接続される第２の制御線と、
前記第２の制御線と前記各分配線の間に接続して設けられる第２の容量と、
を備え、
前記各第１の制御線及び第２の制御線に前記選択信号が順次印加されて、前記スイッチング素子が順次駆動されることを特徴とする信号分配装置。
【請求項２】
前記第１の容量は、前記各分配線における、前記スイッチング素子が設けられた箇所から前記出力端子側の、前記各第１の制御線と前記各分配線との交差箇所に設けられていることを特徴とする請求項１に記載の信号分配装置。
【請求項３】
前記各第１の制御線に接続された前記第１の容量と前記スイッチング素子の寄生容量との総容量、及び、前記第２の制御線に接続された前記第２の容量の総容量、が互いに等しいことを特徴とする請求項１に記載の信号分配装置。
【請求項４】
前記第１の容量は、前記各第１の制御線と前記各分配線との全ての交差箇所に設けられていることを特徴とする請求項３に記載の信号分配装置。
【請求項５】
前記第１の容量及び前記第２の容量の少なくとも何れか一方は、前記スイッチング素子の寄生容量と等しいことを特徴とする請求項１に記載の信号分配装置。
【請求項６】
前記選択信号は、矩形波のパルスであり、前記各第１の制御線及び第２の制御線への該選択信号の印加タイミングは、順次印加される選択信号の一つのパルスの立ち下りタイミングと、続いて印加される選択信号のパルスの立ち上がりタイミングとが一致するように設定されることを特徴とする請求項１から５の何れか一項に記載の信号分配装置。
【請求項７】
前記各第１の制御線に接続された前記第１の容量、及び、前記第２の制御線に接続された前記第２の容量は、当該第１の制御線及び当該第２の制御線に印加される前記選択信号の入力端子から離れるに従って容量値が増加することを特徴とする請求項１から４及び６の何れか一項に記載の信号分配装置。
【請求項８】
入力信号が入力される一つの入力端子と、前記入力端子に接続されるとともに、各々がスイッチング素子を介して複数の出力端子に接続される複数の分配線とを備え、前記入力端子に入力された入力信号を、前記各スイッチング素子を介して前記複数の出力端子に分配する信号分配回路を複数備える信号分配装置と、前記信号分配装置の複数の出力端子に接続される複数の信号線、及び、複数の走査線を備え、前記信号線及び前記走査線の各交点近傍にマトリクス状に配列された表示画素を備える表示パネルと、を備える表示装置において、
前記各信号分配回路は、
前記複数の分配線の何れか１本と前記スイッチング素子を介して接続されるとともに、前記スイッチング素子を駆動する選択信号が印加される複数の第１の制御線と、
前記各第１の制御線と前記各分配線の間に接続して設けられる第１の容量と、
前記各分配線に電気的に接続される第２の制御線と、
前記第２の制御線と前記各分配線の間に接続して設けられる第２の容量と、
を備え、
前記各第１の制御線及び第２の制御線に前記選択信号が順次印加されて、前記スイッチング素子が順次駆動されることを特徴とする表示装置。
【請求項９】
前記信号分配装置における、前記第１の容量は、前記各分配線における、前記スイッチング素子が設けられた箇所から前記出力端子側の、前記各第１の制御線と前記各分配線との交差箇所に設けられていることを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記信号分配装置における、前記各第１の制御線に接続された前記第１の容量と前記スイッチング素子の寄生容量との総容量、及び、前記第２の制御線に接続された前記第２の容量の総容量、が互いに等しいことを特徴とする請求項８に記載の表示装置。
【請求項１１】
前記信号分配装置における、前記第１の容量は、前記各第１の制御線と前記各分配線との全ての交差箇所に設けられていることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記信号分配装置における、前記第１の容量及び前記第２の容量の少なくとも何れか一方は、前記スイッチング素子の寄生容量と等しいことを特徴とする請求項８に記載の表示装置。
【請求項１３】
前記信号分配装置における、前記選択信号は、矩形波のパルスであり、前記各第１の制御線及び第２の制御線への該選択信号の印加タイミングは、順次印加される選択信号の一つのパルスの立ち下りタイミングと、続いて印加される選択信号のパルスの立ち上がりタイミングとが一致するように設定されることを特徴とする請求項８から１２の何れか一項に記載の表示装置。
【請求項１４】
前記信号分配装置における、前記各第１の制御線に接続された前記第１の容量、及び、前記第２の制御線に接続された前記第２の容量は、当該第１の制御線及び当該第２の制御線に印加される前記選択信号の入力端子から離れるに従って容量値が増加することを特徴とする請求項８から１１及び１３の何れか一項に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を時分割して複数の出力端子に分配する信号分配装置及びその信号分配装置を備える表示装置に関する。
【０００２】
【従来の技術】
近年、平面表示装置として、様々なタイプの液晶ディスプレイ（ＬＣＤ）が開発されている。なかでも、複数の画素が行列状に配置されたドットマトリクスＬＣＤが注目を集めている。ドットマトリクスＬＣＤは、単純マトリクス方式とアクティブマトリクス方式がよく知られている。そして、１画素に割当てられる駆動時間（デューティ）が高く、比較的高いコントラストの画像表示を可能とするアクティブマトリクス方式が多く用いられている。
【０００３】
ここで、図７を参照して、従来のアクティブマトリクス方式の表示装置２を説明する。図７は、従来の表示装置２の構成を示すブロック図である。図７に示すように、表示装置２は、マトリクス状に画素が配置された表示パネルとしての画素マトリクス部１１と、画素マトリクス部１１の走査線に走査信号を入力するゲートドライバ１２と、画素マトリクス部１１の信号線に駆動信号を入力するソースドライバ１３Ａ，１３Ｂとを備える。画素マトリクス部１１の画面構成単位であるピクセルは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の画素からなる。
【０００４】
各画素には、周知のように、ＴＦＴ（薄膜トランジスタ）と、赤、緑又は青色のカラーフィルタに対応した液晶素子とが設けられる。そして、ゲートドライバ１２から出力された走査信号がＴＦＴのゲートに入力されて、そのゲートの開閉により、ソースドライバ１２から出力された駆動信号がＴＦＴのソース−ドレインを介して液晶素子に入力される。バックライトなどから出射された光が液晶素子を通過することにより各色が発光する。
【０００５】
ここで、画素マトリクス部１１の高精細化に伴って信号線数が増加し、それに応じて、図７に示すように、複数のソースドライバが用いられる場合があった。例えば、図７においては、２つのソースドライバ１３Ａ，１３Ｂが設けられている。
【０００６】
ソースドライバを複数設ける場合、ソースドライバを取り付ける際のボンディング工程が増えて、生産性が低下するという問題があった。さらに、画素マトリクス部１１の画素が高精細になると、信号線間のピッチが挟小化するため、ソースドライバのボンディングにおける歩留まりが低下したり、端子間電位差に起因する腐食などの不良が発生するおそれがあった。
また、図８は、表示装置２の表示画面にソースドライバ毎の境界が発生した状態を示す図である。すなわち、図８に示すように、ソースドライバ１３Ａと１３Ｂとの特性の差や、端子の接触抵抗の差などにより、画素マトリクス部１１の画面領域に、ソースドライバ１３Ａに対応する画素マトリクス部１１の画面領域１１Ａと、ソースドライバ１３Ｂに対応する画面領域１１Ｂとに境界ができてしまう場合があった。
【０００７】
これらの不具合を解決するために、図９に示すような表示装置３が考えられた。この表示装置３は、画素マトリクス部１１と、ゲートドライバ１２と、画素マトリクス部１１の赤、緑及び青の各１つの画素への駆動信号を時分割したドライバ出力信号として出力するソースドライバ１３とを備えるとともに、ＴＦＴ基板上に形成された分配回路１５を備え、該分配回路１５によってソースドライバ１３から出力されたドライバ出力信号を、画素マトリクス部１１の各信号線に分配するように構成される。
【０００８】
図１０は、分配回路１５の内部構成を示す図である。図１０に示すように、分配回路１５には、ソースドライバ１３から出力されるドライバ出力信号Ｄ（１）〜Ｄ（ｎ）（ただし、ｎは２以上の整数）それぞれに対応する分配線ＳＩ（１，ｒ），ＳＩ（１，ｇ），ＳＩ（１，ｂ）〜ＳＩ（ｎ，ｒ），ＳＩ（ｎ，ｇ），ＳＩ（ｎ，ｂ）と、ドライバ出力信号Ｄ（１）〜Ｄ（ｎ）を入力する分配線ＳＩを切り替えるためのスイッチ信号が印加されるスイッチ線ＳＷｒ，ＳＷｇ，ＳＷｂとがマトリクス状に配線されている。ｒ，ｇ，ｂは、順に赤、緑、青を示す。
【０００９】
各分配線ＳＩ（１，ｒ），ＳＩ（１，ｇ），ＳＩ（１，ｂ）〜ＳＩ（ｎ，ｒ），ＳＩ（ｎ，ｇ），ＳＩ（ｎ，ｂ）は、出力端が画素マトリクス部１１の信号線に接続され、また各分配線それぞれには、スイッチング素子としてＴＦＴ２０（１，ｒ），２０（１，ｇ），２０（１，ｂ）〜２０（ｎ，ｒ），２０（ｎ，ｇ），２０（ｎ，ｂ）が接続される。スイッチ線ＳＷｒ，ＳＷｇ，ＳＷｂは、ＴＦＴ２０（１，ｒ）〜２０（ｎ，ｒ），２０（１，ｇ）〜２０（ｎ，ｇ），２０（１，ｂ）〜２０（ｎ，ｂ）のゲートとそれぞれ接続される。
【００１０】
図１１は、表示装置３における各信号のタイムチャートである。図１１に示すように、ソースドライバ１３から出力されたドライバ出力信号Ｄ（ｋ）（ただし、ｋは１≦ｋ≦ｎを満たす整数）は、スイッチ線ＳＷｒ，ＳＷｇ，ＳＷｂのスイッチ信号により、時分割に切り替えられて、画素マトリクス部１１の各画素に対応する信号線に入力される。
【００１１】
この構成により、ソースドライバは、従来の３分１の端子数で電気信号を出力できるとともに、複数設けなくてもよい構成となる。この図９の表示装置３に類似の構成として、２つの表示信号を時分割して１つの端子からドライバ出力信号として出力し、そのドライバ出力信号を分配回路により２つに分配して、画素マトリクス部の各信号線に入力する構成が知られている（例えば、特許文献１参照）。
【００１２】
【特許文献１】
特開平６−１３８８５１号公報
【００１３】
【発明が解決しようとする課題】
しかし、上記の分配回路を備えた表示装置においては、分配回路のＴＦＴの寄生容量による影響が考慮されていなかった。すなわち、図１２に示すように、分配回路１５において、ＴＦＴ２０（１，ｒ），２０（１，ｇ），２０（１，ｂ）〜２０（ｎ，ｒ），２０（ｎ，ｇ），２０（ｎ，ｂ）には、各ＴＦＴのゲート・ソース間に寄生容量２１（１，ｒ），２１（１，ｇ），２１（１，ｂ）〜２１（ｎ，ｒ），２１（ｎ，ｇ），２１（ｎ，ｂ）が存在する。
【００１４】
図１３は、図１２の分配回路１５におけるＴＦＴ２０（１，ｒ）に関わる信号の一例を示す図である。図１３（ａ）に、ドライバ出力信号Ｄ（１）を破線で、分配線ＳＩ（１，ｒ）の電位を実線で示す。図１３（ｂ）にスイッチ線ＳＷｒのスイッチ信号の波形を示す。スイッチ線ＳＷｒのスイッチ信号が立ち上がることにより、ＴＦＴ２０（１，ｒ）がオンとなり、ドライバ出力信号Ｄ（１）がＴＦＴ２０（１，ｒ）に入力される。そしてスイッチ線ＳＷｒのスイッチ信号が立ち下がり、スイッチ線ＳＷｇのスイッチ信号が立ち上がる（不図示）ことによってＴＦＴ２０（１，ｇ）がオンとなり、ドライバ出力信号Ｄ（１）がＴＦＴ２０（１，ｒ）からＴＦＴ２０（１，ｇ）に入力される。しかし、ＴＦＴ２０（１，ｒ）の寄生容量２１により、スイッチ線ＳＷｒのスイッチ信号の立ち下がりにつられて、分配線ＳＩ（１，ｒ）の電位がシフト量ＳＨだけシフトしてしまう。
【００１５】
この電位シフトにより、画素マトリクス部１１の各信号線の電位が変動し、本来の表示信号の電圧からずれた値となり、画素マトリクス部１１の画面にフリッカや表示階調のずれなどが生じて、表示品位が低下する問題があった。また、周知のように、画素マトリクス部１１の画素内のＴＦＴにおいては、走査信号の変化に応じて、寄生容量によるフィールドスルー電圧が生じる。そして、上記電位シフトと、フィールドスルー電圧による電位シフトと合わせて、表示品位が更に低下するおそれがあった。
【００１６】
また、ＴＦＴ２０にアモルファスシリコン（ａ−Ｓｉ）ＴＦＴを用いる場合には、ａ−ＳｉＴＦＴのスイッチオン時のオン電流が比較的小さいため、寄生容量の影響が大きく、電位シフトの度合いはさらに大きくなり、数Ｖ程度になってしまうことがあり、表示品位の低下が更に大きくなってしまう。
【００１７】
本発明の課題は、ドライバの出力信号を時分割して複数の出力端子に分配し、表示パネルの信号線に印加する場合に、その時分割を行う為のスイッチング素子の寄生容量に起因する表示品位の低下を防ぐことである。
【００１８】
【課題を解決するための手段】
上記の課題を解決するため、請求項１に記載の発明は、入力信号が入力される一つの入力端子と、前記入力端子に接続されるとともに、各々がスイッチング素子を介して複数の出力端子に接続される複数の分配線とを備え、前記入力端子に入力された入力信号を、前記各スイッチング素子を介して前記複数の出力端子に分配する信号分配回路を複数備える信号分配装置において、前記各信号分配回路は、前記複数の分配線の何れか１本と前記スイッチング素子を介して接続されるとともに、前記スイッチング素子を駆動する選択信号が印加される複数の第１の制御線と、前記各第１の制御線と前記各分配線の間に接続して設けられる第１の容量と、前記各分配線に電気的に接続される第２の制御線と、前記第２の制御線と前記各分配線の間に接続して設けられる第２の容量と、を備え、前記各第１の制御線及び第２の制御線に前記選択信号が順次印加されて、前記スイッチング素子が順次駆動されることを特徴とする。
また、請求項８に記載の発明は、入力信号が入力される一つの入力端子と、前記入力端子に接続されるとともに、各々がスイッチング素子を介して複数の出力端子に接続される複数の分配線とを備え、前記入力端子に入力された入力信号を、前記各スイッチング素子を介して前記複数の出力端子に分配する信号分配回路を複数備える信号分配装置と、前記信号分配装置の複数の出力端子に接続される複数の信号線、及び、複数の走査線を備え、前記信号線及び前記走査線の各交点近傍にマトリクス状に配列された表示画素を備える表示パネルと、を備える表示装置において、前記各信号分配回路は、前記複数の分配線の何れか１本と前記スイッチング素子を介して接続されるとともに、前記スイッチング素子を駆動する選択信号が印加される複数の第１の制御線と、前記各第１の制御線と前記各分配線の間に接続して設けられる第１の容量と、前記各分配線に電気的に接続される第２の制御線と、前記第２の制御線と前記各分配線の間に接続して設けられる第２の容量と、を備え、前記各第１の制御線及び第２の制御線に前記選択信号が順次印加されて、前記スイッチング素子が順次駆動されることを特徴とする。
【００１９】
請求項１及び請求項８に記載の発明によれば、信号分配装置において、第１の制御線に印加される選択信号によって入力信号がスイッチング素子を介して複数の出力端子に分配されるとともに、第１の制御線及び第２の制御線と分配線との間に第１及び第２の容量が設けられ、スイッチング素子の寄生容量に起因する分配線の電位変動を、第１及び第２の容量に基づく電位変動により相殺するように作用する。これにより、信号分配装置を備えた表示パネルにおいて、信号ドライバ回路の出力端子数を減らすことができて、表示装置への信号ドライバ回路の実装コストを低減させることができるとともに、信号分配装置の出力端子を信号線に接続して良好な画面表示を行うことができる。
【００２０】
請求項２に記載の発明は、請求項１に記載の信号分配装置において、前記第１の容量は、前記各分配線における、前記スイッチング素子が設けられた箇所から前記出力端子側の、前記各第１の制御線と前記各分配線との交差箇所に設けられていることを特徴とする。
また、請求項９に記載の発明は、請求項８に記載の表示装置において、前記信号分配装置における、前記第１の容量は、前記各分配線における、前記スイッチング素子が設けられた箇所から前記出力端子側の、前記各第１の制御線と前記各分配線との交差箇所に設けられていることを特徴とする。
【００２１】
請求項２及び請求項９に記載の発明によれば、第１の容量が、各分配線上にスイッチング素子が設けられた箇所から出力端子側に設けられるため、スイッチング素子の寄生容量に起因する分配線の電位変動を、第１の容量に基づく電位変動により良好に相殺して補償することができる。
【００２２】
請求項３に記載の発明は、請求項１に記載の信号分配装置において、前記各第１の制御線に接続された前記第１の容量と前記スイッチング素子の寄生容量との総容量、及び、前記第２の制御線に接続された前記第２の容量の総容量、が互いに等しいことを特徴とする。
また、請求項１０に記載の発明は、請求項８に記載の表示装置において、前記信号分配装置における、前記各第１の制御線に接続された前記第１の容量と前記スイッチング素子の寄生容量との総容量、及び、前記第２の制御線に接続された前記第２の容量の総容量、が互いに等しいことを特徴とする。
【００２３】
請求項３及び請求項１０に記載の発明によれば、各第１の制御線に接続された第１の容量とスイッチング素子の寄生容量との総容量、及び、第２の制御線に接続された第２の容量の総容量、が互いに等しくなるようにされているため、第１，第２の制御線の時定数が同程度となり、各分配線の電位変動を良好に相殺することができて、更に表示パネルの表示画面の表示品位を高めることができる。
【００２４】
請求項４に記載の発明は、請求項３に記載の信号分配装置において、前記第１の容量は、前記各第１の制御線線と前記各分配線との全ての交差箇所に設けられていることを特徴とする。
また、請求項１１に記載の発明は、請求項１０に記載の表示装置において、前記信号分配装置における、前記第１の容量は、前記各分配線における、前記各第１の制御線と前記各分配線との全ての交差箇所に設けられていることを特徴とする。
【００２５】
請求項４及び請求項１１に記載の発明によれば、第１の容量が、各分配線の、各第１の制御線との全ての交差箇所に設けられているため、各第１の制御線に接続される第１の容量及びスイッチング素子の寄生容量による総容量を互いに等しくすることができ、各分配線の電位変動を良好に相殺することができて、表示パネルの表示画面の表示品位を高めることができる。
【００２６】
請求項５に記載の発明は、請求項１に記載の信号分配装置において、前記第１の容量及び前記第２の容量の少なくとも何れか一方は、前記スイッチング素子の寄生容量と等しいことを特徴とする。
また、請求項１２に記載の発明は、請求項８に記載の表示装置において、前記信号分配装置における、前記第１の容量及び前記第２の容量の少なくとも何れか一方は、前記スイッチング素子の寄生容量と等しいことを特徴とする。
【００２７】
請求項５及び請求項１２に記載の発明によれば、第１の容量及び第２の容量の少なくとも何れか一方が、スイッチング素子の寄生容量と等しくされているため、各制御線に接続される総容量を等しくすることができ、各分配線の電位変動を良好に相殺することができて、表示パネルの表示画面の表示品位を高めることができる。
【００２８】
請求項６に記載の発明は、請求項１から５の何れか一項に記載の信号分配装置において、前記選択信号は、矩形波のパルスであり、前記各第１の制御線及び第２の制御線への該選択信号の印加タイミングは、順次印加される選択信号の一つのパルスの立ち下りタイミングと、続いて印加される選択信号のパルスの立ち上がりタイミングとが一致するように設定されることを特徴とする。
また、請求項１３に記載の発明は、請求項８から１２の何れか一項に記載の表示装置において、前記信号分配装置における、前記選択信号は、矩形波のパルスであり、前記各第１の制御線及び第２の制御線への該選択信号の印加タイミングは、順次印加される選択信号の一つのパルスの立ち下りタイミングと、続いて印加される選択信号のパルスの立ち上がりタイミングとが一致するように設定されることを特徴とする。
【００２９】
請求項６及び請求項１３に記載の発明によれば、各選択信号パルスの立ち下りタイミングと立ち上がりタイミングとが一致するように設定されているため、各分配線の電位変動を良好に相殺することができて、表示パネルの表示画面の表示品位を高めることができる。
【００３０】
請求項７に記載の発明は、請求項１から４及び６の何れか一項に記載の信号分配装置において、前記各第１の制御線に接続された前記第１の容量、及び、前記第２の制御線に接続された前記第２の容量は、当該第１の制御線及び当該第２の制御線に印加される前記選択信号の入力端子から離れるに従って容量値が増加することを特徴とする。
また、請求項１４に記載の発明は、請求項８から１１及び１３の何れか一項に記載の表示装置において、前記信号分配装置における、前記各第１の制御線に接続された前記第１の容量、及び、と前記第２の制御線に接続された前記第２の容量とは、当該第１の制御線及び当該第２の制御線に印加される前記選択信号の入力端子から離れるに従って容量値が増加することを特徴とする。
【００３１】
請求項７及び請求項１４に記載の発明によれば、第１の制御線及び第２の制御線において、選択信号の入力端から離れるに従って、第１の容量及び第２の容量の容量値が増加するため、各制御線の配線抵抗による時定数の増加に対応することができて、分配線の電位変動の補償を各分配線全部に渡って良好に行うことができ、均一な画面表示を得ることができる。
【００３２】
【発明の実施の形態】
以下、添付図面を参照して本発明に係る第１、第２及び第３の実施の形態を順に説明する。
【００３３】
（第１の実施の形態）
先ず、図１及び２を参照して第１の実施の形態の装置の特徴を説明する。図１は、本実施の形態の表示装置１の構成を示すブロック図である。図２は、本実施の形態における分配回路１４の内部構成を示す図である。
【００３４】
本実施の形態の表示装置１は、マトリクス状に画素が配置されて表示画面を構成するＬＣＤなどの表示パネルとしての画素マトリクス部１１と、画素マトリクス部１１に走査信号を入力する走査ドライバとしてのゲートドライバ１２と、ドライバ出力信号を出力する信号ドライバとしてのソースドライバ１３と、ソースドライバ１３から出力されたドライバ出力信号を画素マトリクス部１１の信号線に分配して入力する信号分配装置としての分配回路１４とを備える。
【００３５】
画素マトリクス部１１は、赤、緑及び青の画素から構成される複数のピクセルを有し、そのピクセルの集まりにより画面を表示する。各画素には、ＴＦＴと、赤、緑又は青色のカラーフィルタに対応した液晶素子とが設けられ、ＴＦＴによって液晶素子の動作が制御される、アクティブマトリクス方式の表示装置である。画素マトリクス部１１は、複数の走査線と複数の信号線とがマトリクス状に交わり、その略交点に各画素が配置されている。各画素には、液晶素子と、その液晶素子の駆動を切り替えるＴＦＴとが設けられる。画素マトリクス部１１は、ＴＦＴを各画素が有するアクティブマトリクス方式の表示装置である。
【００３６】
ソースドライバ１３は、表示制御部（図示せず）から入力された表示信号をドライバ出力信号として出力する。表示信号は、例えば、各画素に対応するＲＧＢそれぞれの信号である。ソースドライバ１３は、その表示信号のＲＧＢの信号を、分配回路１４及び画素マトリクス部１１に対応するように時分割に並べ替える信号並べ替え部（図示せず）を備える。信号並べ替え部は、例えば、表示信号を一時的に記憶して保持するメモリと、そのメモリに保持された表示信号を、分配回路１４及び画素マトリクス部１１に対応する順序で読み出す読み出し部とにより構成される。
【００３７】
ソースドライバ１３は、ＲＧＢの信号を一まとめにして時分割したドライバ出力信号を出力する。そのため、時分割しない場合に比べて３倍の速度（周波数が３倍）でドライバ出力信号を出力するように動作する。
【００３８】
ドライバ出力信号は、分配回路１４により時分割で分配されて画素マトリクス部１１の信号線に印加される。また、ゲートドライバ１２から出力された走査信号は、画素マトリクス部１１の走査線に印加される。
そして、画素マトリクス部１１において、ゲートドライバ１２から出力された走査信号が各画素のＴＦＴのゲートに印加されて、当該ＴＦＴがオン／オフし、分配回路１４から入力された駆動信号がＴＦＴのソース−ドレインを介して液晶素子に印加される。そして、駆動信号による液晶素子の駆動により、バックライト（図示せず）からの出射光の透過が制御される。尚、画素マトリクス部１１は光反射型であってもよいのは勿論である。
【００３９】
図２に示すように、分配回路１４は、ソースドライバ１３から出力されるドライバ出力信号Ｄ（１）〜Ｄ（ｎ）（ただし、ｎは２以上の整数）それぞれに対応する分配線ＳＩ（１，ｒ），ＳＩ（１，ｇ），ＳＩ（１，ｂ）〜ＳＩ（ｎ，ｒ），ＳＩ（ｎ，ｇ），ＳＩ（ｎ，ｂ）と、スイッチ信号（選択信号）が入力されるスイッチ線（第１の制御線）ＳＷｒ，ＳＷｇ，ＳＷｂと、分配線の表示パネル側端（スイッチ線ＳＷｒ、ＳＷｇ、ＳＷｂよりも電気的に表示パネル側）に配線された共通スイッチ線（第２の制御線）としてのスイッチ線ＳＷｃとがマトリクス状に配線される。
【００４０】
各スイッチ線ＳＷｒ，ＳＷｇ，ＳＷｂに入力されるスイッチ信号は、図示しないドライバから出力される。しかし、この構成に限るものではなく、ゲートドライバ１２から各スイッチ信号を生成して出力する構成でもよい。
【００４１】
各分配線ＳＩ（１，ｒ），ＳＩ（１，ｇ），ＳＩ（１，ｂ）〜ＳＩ（ｎ，ｒ），ＳＩ（ｎ，ｇ），ＳＩ（ｎ，ｂ）には、スイッチング素子としてのＴＦＴ２０（１，ｒ），２０（１，ｇ），２０（１，ｂ）〜２０（ｎ，ｒ），２０（ｎ，ｇ），２０（ｎ，ｂ）がそれぞれ設けられる。スイッチ線ＳＷｒ，ＳＷｇ，ＳＷｂは、ＴＦＴ２０（ｉ，ｒ），２０（ｉ，ｇ），２０（ｉ，ｂ）（ただし、ｉは１≦ｉ≦ｎを満たす整数）のゲートとそれぞれ接続される。各分配線ＳＩ（ｉ，ｒ），ＳＩ（ｉ，ｇ），ＳＩ（ｉ，ｂ）は、画素マトリクス部１１の赤、緑及び青の各画素の信号線に接続される。ＴＦＴ２０（１，ｒ），２０（１，ｇ），２０（１，ｂ）〜２０（ｎ，ｒ），２０（ｎ，ｇ），２０（ｎ，ｂ）は、それぞれ寄生容量２１（１，ｒ），２１（１，ｇ），２１（１，ｂ）〜２１（ｎ，ｒ），２１（ｎ，ｇ），２１（ｎ，ｂ）を有する素子である。
【００４２】
また、スイッチ線ＳＷｇと分配線ＳＩ（１，ｒ）〜ＳＩ（ｎ，ｒ）とは、第１コンデンサとしてのコンデンサ２２（１，ｇｒ）〜２２（ｎ，ｇｒ）を介してそれぞれ接続されている。同様に、スイッチ線ＳＷｂと分配線ＳＩ（１，ｒ）〜ＳＩ（ｎ，ｒ）とは、第１コンデンサとしてのコンデンサ２２（１，ｂｒ）〜２２（ｎ，ｂｒ）を介してそれぞれ接続されている。同様に、スイッチ線ＳＷｂと分配線ＳＩ（１，ｇ）〜ＳＩ（ｎ，ｇ）とは、第１コンデンサとしてのコンデンサ２２（１，ｂｇ）〜２２（ｎ，ｂｇ）を介してそれぞれ接続されている。
【００４３】
また、スイッチ線ＳＷｃと分配線ＳＩ（１，ｒ）〜ＳＩ（ｎ，ｒ）とは、第２コンデンサとしてのコンデンサ２２（１，ｃｒ）〜２２（ｎ，ｃｒ）を介してそれぞれ接続される。同様に、スイッチ線ＳＷｃと分配線ＳＩ（１，ｇ）〜ＳＩ（ｎ，ｇ）とは、第２コンデンサとしてのコンデンサ２２（１，ｃｇ）〜２２（ｎ，ｃｇ）を介してそれぞれ接続される。同様に、スイッチ線ＳＷｃと分配線ＳＩ（１，ｂ）〜ＳＩ（ｎ，ｂ）とは、第２コンデンサとしてのコンデンサ２２（１，ｃｂ）〜２２（ｎ，ｃｂ）を介してそれぞれ接続される。
【００４４】
各コンデンサ２２は、各ＴＦＴ２０の寄生容量２１により発生する分配線の電位（ひいては分配線を通じた液晶素子の入力電位）の電位シフトを補償するために設けられる。ここで、分配線ＳＩの電位とは、画素マトリクス部１１の信号線への分配線ＳＩの出力電位とし、以下同様とする。各コンデンサ２２は、各ＴＦＴ２０の寄生容量２１と等しい容量のコンデンサである。しかし、正確に同一容量が要求されるものでなく、電位シフトの影響を一定程度補償できるものであればよい。
なお、本実施形態における分配回路は、上記のように、分配線と、スイッチ線及び共通スイッチ線とがマトリクス状に配置されて、互いに交差するように構成されたものとしたが、本発明における分配回路はこれに限るものではなく、要するに、分配線とスイッチ線及び共通スイッチ線との間に、スイッチング素子の寄生容量に等しい容量が接続されていればよいものである。
【００４５】
次に、図３を参照して、表示装置１の動作を説明する。図３は、表示装置１における各信号のタイムチャートである。ドライバ出力信号Ｄ（ｋ）は、ソースドライバ１３から出力される信号である。走査信号Ｖｇ（１）〜Ｖｇ（ｍ）は、ゲートドライバ１２によって画素マトリクス部１２の走査線に印加される信号である。
【００４６】
簡明のため、ドライバ出力信号Ｄ（ｋ）をドライバ出力信号Ｄ（１）として、説明する。図３において、走査信号Ｖｇ（１）がＨｉｇｈの間に、分配線ＳＩ（１，ｒ）〜ＳＩ（１，ｂ）それぞれに印加する駆動信号を時分割で含んだドライバ出力信号Ｄ（１）が入力される。ドライバ出力信号Ｄ（１）の時分割の信号に対応して、スイッチ線ＳＷｒ〜ＳＷｂに順次スイッチ信号が印加され、ＴＦＴ２０（１，ｒ）〜２０（１，ｂ）が順次オンとなる。
【００４７】
このとき、まずスイッチ線ＳＷｒのスイッチ信号の立ち下りによる分配線ＳＩ（１，ｒ）の電位の電位シフトが、スイッチ線ＳＷｇのスイッチ信号の立ち上がりによる分配線ＳＩ（１，ｒ）の電位の電位シフトと相殺される。
【００４８】
より具体的に説明すると、スイッチ線ＳＷｒのスイッチ信号の立ち下りにおいて、寄生容量２１（１，ｒ）により分配線ＳＩ（１，ｒ）の電位が降下しようとする。しかし、これと同時に、スイッチ線ＳＷｇのスイッチ信号が立ち上がるため、コンデンサ２２（１，ｇｒ）を介して分配線ＳＩ（１，ｒ）の電位が上昇しようとする。これによって、この分配線ＳＩ（１，ｒ）における電位の降下と電位の上昇とが相殺されることとなる。
【００４９】
同様にして、スイッチ線ＳＷｇのスイッチ信号の立ち下がりと同時に、スイッチ線ＳＷｂのスイッチ信号が立ち上がる。このため、スイッチ線ＳＷｇのスイッチ信号の立ち下がりによる分配線ＳＩ（１，ｇ）の電位の電位シフトが、スイッチ線ＳＷｒのスイッチ信号の立ち上がりによるコンデンサ２２（１，ｂｇ）を介する分配線ＳＩ（１，ｇ）の電位の電位シフトと相殺される。
【００５０】
また同様にして、スイッチ線ＳＷｂのスイッチ信号の立ち下がりと同時に、スイッチ線ＳＷｃのスイッチ信号が立ち上がる。このため、スイッチ線ＳＷｂのスイッチ信号の立ち下がりによる分配線ＳＩ（１，ｂ）の電位の電位シフトが、スイッチ線ＳＷｃのスイッチ信号の立ち上がりによるコンデンサ２２（１，ｃｂ）を介する分配線ＳＩ（１，ｂ）の電位の電位シフトと相殺される。なお、少なくとも、このスイッチ線ＳＷｃのスイッチ信号の立下りタイミングは、走査信号Ｖｇ（１）による水平走査における帰線期間中である。ここで、スイッチ線ＳＷｃのスイッチ信号の立下りによる分配線ＳＩ（１，ｂ）の電位の電位シフトは、他の信号によって相殺されないが、この電位シフトが起こるタイミングは帰線期間中であるため、表示状態に影響することはない。
【００５１】
以降のドライバ出力信号Ｄ（２）〜Ｄ（ｎ）も同様である。
【００５２】
また、ドライバ出力信号Ｄ（１）に対応する分配線ＳＩ（１，ｒ），ＳＩ（１，ｇ），ＳＩ（１，ｂ）について、コンデンサ２２（１，ｂｒ），２２（１，ｃｒ），２２（１，ｃｇ）は、スイッチ線ＳＷｒ，ＳＷｇ，ＳＷｂのスイッチ信号の立ち下がりによる分配線ＳＩの電位の電位シフトの補償に寄与する。
また、ドライバ出力信号Ｄ（２）〜Ｄ（ｎ）に対応するコンデンサ２２（２，ｂｇ）〜２２（ｎ，ｂｇ），２２（２，ｃｒ）〜２２（ｎ，ｃｒ），２２（２，ｃｇ）〜２２（ｎ，ｃｇ）についても同様である。
【００５３】
なお、分配回路１４は、画素マトリクス部１１と同一基板上に一体化して形成されるものであってもよいし、画素マトリクス部１１の基板上に別部品として実装されるものであってもよく、更には、ソースドライバ１３側に含まれるように構成されるものであってもよい。
以上、本第１の実施の形態によれば、分配回路１４によるドライバ出力信号の時分割の分配により、赤、緑及び青の画素の駆動信号が画素マトリクス部１１に入力される。このとき、ＴＦＴ２０の寄生容量２１に起因する分配線ＳＩの電位シフトを、コンデンサ２２に基づく電位シフトにより相殺して補償することができる。これにより、表示画面にソースドライバ毎の境界が発生することを無くすことができるとともに、画素マトリクス部１１において、分配線ＳＩから入力される駆動信号により安定して良好に画面表示を行うことができて、その表示品位を高めることができる。
また、これと同時に、分配回路１４を画素マトリクス部１１の基板上に設けた場合には、ソースドライバ１３の出力端子数を１／３に低減させることができるので、出力端子ピッチを拡大して腐食などの不良を防ぐとともに、表示装置１へのソースドライバ１３の実装コストを低減させることができる。
【００５４】
特に、画素マトリクス部１１のＴＦＴ２０がａ−ＳｉシリコンＴＦＴである場合に、ＴＦＴ２０の寄生容量２１に基づく分配線ＳＩの駆動信号の数Ｖ程度の電位シフトを補償することができ、効果的である。
【００５５】
（第２の実施の形態）
図４を参照して、第２の実施の形態を説明する。図４は、本実施の形態における分配回路１４Ａの内部構成を示す図である。本実施の形態は、第１の実施の形態の分配回路１４の内部構成を異にしたものである。説明の重複を避けるため、その異なる部分を主として説明する。
【００５６】
図４に示すように、本実施の形態の分配回路１４Ａは、分配線ＳＩ（１，ｒ），ＳＩ（１，ｇ），ＳＩ（１，ｂ）〜ＳＩ（ｎ，ｒ），ＳＩ（ｎ，ｇ），ＳＩ（ｎ，ｂ）と、スイッチ線ＳＷｒ，ＳＷｇ，ＳＷｂ，ＳＷｃと、ＴＦＴ２０（１，ｒ），２０（１，ｇ），２０（１，ｂ）〜２０（ｎ，ｒ），２０（ｎ，ｇ），２０（ｎ，ｂ）と、コンデンサ２２（１，ｇｒ）〜２２（ｎ，ｇｒ），２２（１，ｂｒ）〜２２（ｎ，ｂｒ），２２（１，ｂｇ）〜２２（ｎ，ｂｇ），２２（１，ｃｒ）〜２２（ｎ，ｃｒ），２２（１，ｃｇ）〜２２（ｎ，ｃｇ），２２（１，ｃｂ）〜２２（ｎ，ｃｂ）とに加えて、第１コンデンサとしてのコンデンサ２２（１，ｒｇ）〜２２（ｎ，ｒｇ），２２（１，ｒｂ）〜２２（ｎ，ｒｂ），２２（１，ｇｂ）〜２２（ｎ，ｇｂ）を備えて構成される。
【００５７】
また、スイッチ線ＳＷｒと分配線ＳＩ（１，ｇ）〜ＳＩ（ｎ，ｇ）とは、コンデンサ２２（１，ｒｇ）〜２２（ｎ，ｒｇ）を介してそれぞれ接続されている。同様に、スイッチ線ＳＷｒと分配線ＳＩ（１，ｂ）〜ＳＩ（ｎ，ｂ）とは、コンデンサ２２（１，ｒｂ）〜２２（ｎ，ｒｂ）を介してそれぞれ接続されている。また同様に、スイッチ線ＳＷｇと分配線ＳＩ（１，ｂ）〜ＳＩ（ｎ，ｂ）とは、コンデンサ２２（１，ｇｂ）〜２２（ｎ、ｇｂ）を介してそれぞれ接続されている。
【００５８】
各コンデンサ２２は、ＴＦＴ２０の寄生容量２１と等しい容量のコンデンサである。しかし、正確に同一容量が要求されるものでなく、電位シフトの影響を一定程度補償でき、各スイッチ線ＳＷに接続されるコンデンサの容量が等しいものであればよい。
【００５９】
第１の実施の形態では、各スイッチ線ＳＷと分配線ＳＩとの間に接続されるコンデンサ２２の容量とＴＦＴ２０の寄生容量２１との総電気容量が、各スイッチ線ＳＷ毎に、互いに異なっている。つまり、各スイッチ線ＳＷにおいて、各スイッチ線ＳＷそれぞれに接続されるコンデンサ２２と寄生容量２１との総容量に非対称性が生じている。この非対称性は、スイッチ線ＳＷのスイッチ信号を出力するドライバの出力抵抗が無視できる程度に小さく、かつ各スイッチ線の配線抵抗も無視できる程度に小さければ問題ない。なぜなら、抵抗が無視できる程度に極めて小さければ、その抵抗値と容量値との積である時定数も極めて小さくなり、スイッチ信号の波形に鈍りが発生しないからである。時定数は、時間をパラメータとする値であり、信号の応答の速さを特徴づける定数である。
【００６０】
しかし、実際には、スイッチ信号を出力するドライバの出力抵抗には、ドライバサイズなどの制約からある程度の下限値がある。このため、スイッチ線ＳＷの配線抵抗が無視できる程度に小さい場合でも前記ドライバの出力抵抗は無視できないことが多い。この場合、時定数は無視できない値となり、スイッチ信号の波形に鈍りが発生する。
【００６１】
スイッチ信号に鈍りが発生している場合には、鈍りが発生していない場合に比べて、スイッチ信号の立ち下がりによる分配線ＳＩの電位シフトの値が小さくなる。なぜなら、スイッチ信号が鈍ると、ＴＦＴ２０が徐々にスイッチオフされるため、その分配線ＳＩの電位も徐々にシフトするからである。
【００６２】
第１の実施の形態では、各スイッチ線ＳＷの配線抵抗が同じであるとしても、各スイッチ線ＳＷに接続された総容量が異なるため、各スイッチ線ＳＷ毎の時定数に差が生じるおそれがある。さらに、その時定数差が、分配線ＳＩの電位シフトの差となり、ＲＧＢの特性差、つまり画素マトリクス部１１の表示画面の色ずれとなって現れるおそれがある。特に、スイッチ信号の出力抵抗、或いは各スイッチ線ＳＷに接続されるコンデンサ２２の総容量が大きくなると、この色ずれが視認できる程度に顕著となり、表示品位を低減させるおそれがある。
【００６３】
これに対して、本実施の形態では、図４に示すように、各スイッチ線ＳＷに接続されるコンデンサ２２の容量とＴＦＴ２０の寄生容量２１との総容量が各スイッチ線ＳＷ間で等しくなるように、ＴＦＴ２０が設けられた箇所を除く、各スイッチ線ＳＷと分配線ＳＩとの全ての交点にコンデンサ２２を設けるように構成されている。これにより、各スイッチ線ＳＷの時定数差が軽減される。この時定数差の低減により、各分配線ＳＩから出力される駆動信号の電位シフト差の発生が軽減される。
【００６４】
以上、本第２の実施の形態によれば、各スイッチ線ＳＷに接続されるコンデンサ２２の容量とＴＦＴ２０の寄生容量２１との総容量が互いに等しい。このため、各スイッチ線ＳＷの時定数差が軽減されて、各分配線ＳＩの電位シフト差の発生を軽減でき、画素マトリクス部１１の画面表示の色ずれを防いで、表示画面の表示品位を高めることができる。
【００６５】
（第３の実施の形態）
第３の実施の形態は、第２の実施の形態の分配回路１４Ａの内部構成を異にしたものである。説明の重複を避けるため、その異なる部分を主として説明する。図５及び図６を参照して、第３の実施の形態を説明する。図５は、本第３の実施の形態における分配回路１４Ｂの内部構成を示す図である。図６は、図４の第２の実施の形態の分配回路１４Ａにおけるドライバ出力信号の概略波形（ａ）と、スイッチ信号の概略波形（ｂ）とを示す図である。図６（ｂ）は、スイッチ信号ＳＷｒの入力端子寄りの波形（電位）を点線で、入力端子から所定距離離れた位置の波形（電位）を実線で示している。また図６（ａ）は、スイッチ信号の入力端子寄りの分配線ＳＩ（１，ｒ）の電位を点線で、入力端子から所定距離離れた位置の分配線ＳＩ（ｎ，ｒ）の電位を実線で示している。
【００６６】
図５に示すように、本実施の形態における分配回路１４Ｂは、図４のコンデンサ２２（１，ｇｒ）〜２２（ｎ，ｇｒ），２２（１，ｂｒ）〜２２（ｎ，ｂｒ），２２（１，ｂｇ）〜２２（ｎ，ｂｇ），２２（１，ｃｒ）〜２２（ｎ，ｃｒ），２２（１，ｃｇ）〜２２（ｎ，ｃｇ），２２（１，ｃｂ）〜２２（ｎ，ｃｂ），２２（１，ｒｇ）〜２２（ｎ，ｒｇ），２２（１，ｒｂ）〜２２（ｎ，ｒｂ），２２（１，ｇｂ）〜２２（ｎ，ｇｂ）に代えて、コンデンサ２３（１，ｇｒ）〜２３（ｎ，ｇｒ），２３（１，ｂｒ）〜２３（ｎ，ｂｒ），２３（１，ｂｇ）〜２３（ｎ，ｂｇ），２３（１，ｃｒ）〜２３（ｎ，ｃｒ），２３（１，ｃｇ）〜２３（ｎ，ｃｇ），２３（１，ｃｂ）〜２３（ｎ，ｃｂ），２３（１，ｒｇ）〜２３（ｎ，ｒｇ），２３（１，ｒｂ）〜２３（ｎ，ｒｂ），２３（１，ｇｂ）〜２２（ｎ，ｇｂ）として構成され、その他の構成は図４と同様である。
【００６７】
各コンデンサ２３（ｌ，Ｌ）（但しｌは１≦ｌ≦ｎを満たす整数、Ｌ＝ｇｒ，ｂｒ，ｂｇ，ｃｒ，ｃｇ，ｃｂ，ｒｇ，ｒｂ，ｇｂ）の容量をＣ（ｌ，Ｌ）とした場合、各コンデンサ２３（１，Ｌ）は、次の式が成り立つような容量を有する。
Ｃ（１，ｇｒ）＜Ｃ（２，ｇｒ）＜〜＜Ｃ（ｎ，ｇｒ）  ・・・（１）
Ｃ（１，ｂｒ）＜Ｃ（２，ｂｒ）＜〜＜Ｃ（ｎ，ｂｒ）  ・・・（２）
Ｃ（１，ｂｇ）＜Ｃ（２，ｂｇ）＜〜＜Ｃ（ｎ，ｂｇ）  ・・・（３）
Ｃ（１，ｃｒ）＜Ｃ（２，ｃｒ）＜〜＜Ｃ（ｎ，ｃｒ）  ・・・（４）
Ｃ（１，ｃｇ）＜Ｃ（２，ｃｇ）＜〜＜Ｃ（ｎ，ｃｇ）  ・・・（５）
Ｃ（１，ｃｂ）＜Ｃ（２，ｃｂ）＜〜＜Ｃ（ｎ，ｃｂ）  ・・・（６）
Ｃ（１，ｒｇ）＜Ｃ（２，ｒｇ）＜〜＜Ｃ（ｎ，ｒｇ）  ・・・（７）
Ｃ（１，ｒｂ）＜Ｃ（２，ｒｂ）＜〜＜Ｃ（ｎ，ｒｂ）  ・・・（８）
Ｃ（１，ｇｂ）＜Ｃ（２，ｇｂ）＜〜＜Ｃ（ｎ，ｇｂ）  ・・・（９）
【００６８】
言い換えると、スイッチ線ＳＷに沿って隣り合うドライバ出力信号Ｄ（ｋ）とＤ（ｋ＋１）とに対応しかつ同色（赤、緑又は青）の分配線ＳＩに接続されたコンデンサ２３において、スイッチ線ＳＷの出力側（図５中の右側）のコンデンサ２３（ｋ＋１，Ｌ）の容量が、入力側（図５中の左側）のコンデンサ２３（ｋ，Ｌ）の容量より大きい。つまり、スイッチ線ＳＷに接続される各コンデンサ２３の容量値が、出力側（図５中の右側）にいくにつれて、次第に大きくなるように構成されている。
【００６９】
第２の実施の形態においては、各スイッチ線ＳＷの時定数差を軽減する構成とした。第２の実施の形態で述べたように、各スイッチ線ＳＷの配線抵抗がほとんど無視でき、各スイッチ信号を出力するドライバの出力抵抗のみが時定数に寄与する場合はその構成でもよい。
【００７０】
しかし、大型の表示装置などは、各スイッチ線ＳＷの線長も長くなり、その配線抵抗が無視できなくなる。このため、各スイッチ信号を出力するドライバの出力抵抗に比べて、各スイッチ線ＳＷの配線抵抗がそれ以上になるおそれがある。よって、各スイッチ線ＳＷの配線抵抗に起因して、画素マトリクス部１１の表示画面の走査方向に渡って（つまりスイッチ線ＳＷの配線方向に沿って）、輝度傾斜などの特性差が生じるおそれがあった。これは、各スイッチ線ＳＷにおいて、その配線抵抗により、スイッチ信号の入力端から出力端に渡って、スイッチ信号に対する配線抵抗値が変化して実効的な時定数差が生じるためである。
【００７１】
ここで、仮に各コンデンサ２３の容量が等しい場合を考える（すなわち、第２の実施の形態）。この場合、スイッチ線ＳＷの入力側から出力側に向かって、スイッチ信号に対する配線抵抗値が大きくなっていき、その時定数も大きくなっていく。よって、スイッチ線ＳＷの入力側から出力側に向かって、分配線ＳＩの電位の鈍りの度合いも大きくなっていく。
【００７２】
その具体例として、図６を参照して、スイッチＳＷｒに印加されるスイッチ信号における分配線ＳＩ（１，ｒ）と分配線ＳＩ（ｎ，ｒ）との電位を比べる。先ず、図６（ｂ）のスイッチ線ＳＷｒのスイッチ信号は、ＴＦＴ２０（１，ｒ）におけるスイッチ信号（点線）に比べて、ＴＦＴ２０（ｎ，ｒ）におけるスイッチ信号（実線）の鈍りの度合いが大きい。このため、図６（ａ）に示すように、分配線ＳＩ（ｎ，ｒ）（実線）の電位シフトは、分配線ＳＩ（１，ｒ）（点線）の電位シフトよりも小さくなる。スイッチ信号が鈍ると、ＴＦＴ２０が徐々にスイッチオフされるため、分配線ＳＩの電位も徐々にシフトするからである。
【００７３】
コンデンサ２３（１，ｇｒ），２３（ｎ，ｇｒ）それぞれは、スイッチ線ＳＷｇのスイッチ信号（図示せず）の立ち上がりに起因する分配線ＳＩ（１，ｒ），ＳＩ（ｎ，ｒ）の電位シフトにより、スイッチ線ＳＷｒのスイッチ信号の立ち下がりに起因する分配線ＳＩ（１，ｒ），ＳＩ（ｎ，ｒ）の電位シフトを相殺して補償する。分配線ＳＩ（１，ｒ）の電位シフトとＳＩ（ｎ，ｒ）の電位シフトとの差を軽減するためには、コンデンサ２３（ｎ，ｇｒ）に対応する時定数を、コンデンサ２３（１，ｇｒ）に対応する時定数よりも大きくする必要がある。そこで、この第３の実施の形態は、コンデンサ２３（１，ｇｒ），２３（ｎ，ｇｒ）が、容量Ｃ（１，ｇｒ）＜Ｃ（ｎ，ｇｒ）となるようにして、コンデンサ２３（ｎ，ｇｒ）に対応する時定数がコンデンサ２３（１，ｇｒ）に対応する時定数より大きくなるようにしたものである。
【００７４】
同様に、コンデンサ２３（２，ｇｒ）〜２３（ｎ−１，ｇｒ）についても、容量Ｃ（２，ｇｒ）＜〜＜Ｃ（ｎ−１，ｇｒ）を満たせばよく、上記のＣ（１，ｇｒ）＜Ｃ（ｎ，ｇｒ）と合せて式（１）が成り立つ。また同様にして、式（２）〜（９）が成り立つ。
【００７５】
つまり、本第３の実施の形態の構成では、スイッチ線ＳＷの入力側から出力側に向かって各分配線ＳＩに接続されるコンデンサ２３の容量が大きくなるようにコンデンサ２３が配設される。このため、分配線ＳＩの電位シフトが、スイッチ線ＳＷに沿って均一となるように補償される。
【００７６】
以上、式（１）〜（９）の条件を満たす場合を述べたが、これに限るものではない。スイッチ線ＳＷのスイッチ信号の入力側から出力側に渡って、分配線ＳＩの電位シフトが均一に補償されるように、スイッチ線ＳＷの配線抵抗に基づいてコンデンサ２３の容量が設定されればよい。
【００７７】
画素マトリクス部１１の画素に入力される駆動電圧は、分配線ＳＩの電位シフトと、画素マトリクス部１１内部で発生するフィールドスルー電圧との両方から影響を受ける。このため、画素マトリクス部１１の走査方向で均一な表示品位を実現するために最適なコンデンサ２３の容量の分布が、前記２つの要因を考慮した回路シミュレーションなどにより決定される。
【００７８】
以上、本第３の実施の形態によれば、スイッチ線ＳＷのスイッチ信号の入力側から出力側にいくに従って、容量が大きくなるように、コンデンサ２３を配設することで分配線ＳＩの駆動信号の電位シフトを均一に補償する。このため、表示装置１の画素マトリクス部１１の表示画面の走査方向に沿って生じ得る、輝度傾斜などの特性差を低減する又はなくすことができ、均一な画面表示により表示品位を高めることができる。
【００７９】
なお、上記３つの実施の形態で説明した詳細な部分は上記内容に限定されるものではなく、適宜変更可能である。
また、上記３つの実施の形態において、表示パネルとしての画素マトリクス部１１と、分配回路１４とが別の部品であるとして説明したが、これに限るものではない。例えば、画素マトリクス部１１と分配回路１４とで表示パネルを一体に形成するものとしてもよい。この場合、一部品としての表示パネルのソースドライバ側の端子数を少なくでき、端子ピッチが小さいことによる腐食などの不具合を防ぐことができる。
【００８０】
また、上記３つの実施の形態においては、赤、緑及び青の３つの表示信号が時分割されたドライバ出力信号が、分配回路１４により駆動信号として分配される構成として説明したが、本発明が適用できるものはこれに限るものではない。２つ、あるいは、４つ以上の複数の表示信号が時分割されたドライバ出力信号が、分配回路１４により駆動信号として分配される構成としてもよい。
【００８１】
また、上記３つの実施の形態において、分配回路１４のスイッチング素子をＴＦＴ２０として説明したが、これに限るものではない。ＴＦＴ２０に代えて、ＦＥＴ（電界効果トランジスタ）を用いる構成でもよい。また、上記実施の形態において、アクティブマトリクス方式の画素マトリクス部１１を設けたが、単純マトリクス方式などの他のドットマトリクス方式とする構成でもよい。また、画素マトリクス部１１はＬＣＤに限るものでなく、ＥＬディスプレイ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｔ  Ｄｉｓｐｌａｙ）などの他の表示パネルでもよい。
【００８２】
【発明の効果】
本発明によれば、信号分配装置において、第１の制御線に印加される選択信号によって入力信号がスイッチング素子を介して複数の出力端子に分配されるとともに、第１の制御線及び第２の制御線と分配線との間に第１及び第２の容量が設けられ、スイッチング素子の寄生容量に起因する分配線の電位変動を、第１及び第２の容量に基づく電位変動により相殺するように作用することにより、信号分配装置を備えた表示パネルにおいて、信号ドライバ回路の出力端子数を減らすことができて、表示装置への信号ドライバ回路の実装コストを低減させることができるとともに、信号分配装置の出力端子を信号線に接続して良好な画面表示を行うことができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態の表示装置１の構成を示すブロック図である。
【図２】第１の実施の形態における分配回路１４の内部構成を示す図である。
【図３】表示装置１における各信号のタイムチャートである。
【図４】本発明に係る第２の実施の形態における分配回路１４Ａの内部構成を示す図である。
【図５】本発明に係る第３の実施の形態における分配回路１４Ｂの内部構成を示す図である。
【図６】図４の第２の実施の形態の分配回路１４Ａにおけるドライバ出力信号の概略波形（ａ）と、スイッチ信号の概略波形（ｂ）とを示す図である。
【図７】従来の表示装置２の構成を示すブロック図である。
【図８】表示装置２の表示画面の境界の発生を示す図である。
【図９】従来の表示装置３の構成を示すブロック図である。
【図１０】分配回路１５の内部構成を示す図である。
【図１１】表示装置３における各信号のタイムチャートである。
【図１２】分配回路１５の内部構成における寄生容量を示す図である。
【図１３】図１２の分配回路１５におけるＴＦＴ２０（１，ｒ）に関わる信号の一例を示す図である。（ａ）に、ドライバ出力信号Ｄ（１）を破線で、分配線ＳＩ（１，ｒ）の電位を実線で示す。（ｂ）にスイッチ線ＳＷｒのスイッチ信号の波形を示す。
【符号の説明】
１，２，３    表示装置
１１    画素マトリクス部
１１Ａ，１１Ｂ    画面領域
１２    ゲートドライバ
１３，１３Ａ，１３Ｂ    ソースドライバ
１４，１４Ａ，１４Ｂ，１５    分配回路
ＳＩ    分配線
ＳＷ    スイッチ線
２０    ＴＦＴ
２１    寄生容量
２２，２３    コンデンサ
【図１】
2004294858.tif 000003
【図２】
2004294858.tif 000004
【図３】
2004294858.tif 000005
【図４】
2004294858.tif 000006
【図５】
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【図６】
2004294858.tif 000008
【図７】
2004294858.tif 000009
【図８】
2004294858.tif 000010
【図９】
2004294858.tif 000011
【図１０】
2004294858.tif 000012
【図１１】
2004294858.tif 000013
【図１２】
2004294858.tif 000014
【図１３】
2004294858.tif 000015