(57)【要約】【課題】配線層による電極層間の短絡の可能性を低減できるようにした半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上に設けられたソース拡散層４２Ａ及びドレイン拡散層４２Ｂと、このソース拡散層４２Ａ及びドレイン拡散層４２Ｂを露出する複数のコンタクトホール１５Ａ及び１５Ｂを有して半導体基板１を覆うように設けられた層間絶縁膜７と、コンタクトホール１５Ａ及び１５Ｂを埋め込むようにソース拡散層４２Ａ及びドレイン拡散層４２Ｂ上に設けられたプラグ電極９Ａ及び９Ｂと、これらのプラグ電極９Ａ及び９Ｂの中央部を露出するような開口部１９Ａ及び１９Ｂを有して層間絶縁膜７上に設けられた絶縁膜１１と、開口部１９Ａ及び１９Ｂから露出したプラグ電極９Ａ及び９Ｂ上及び、この絶縁膜１１上に設けられたメタル配線１３Ａ及び１３Ｂとを備えたものである。【選択図】    図１
2004179509.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた所定の導電層と、
前記導電層を露出する複数の第１の開口部を有して前記半導体基板を覆うように設けられた第１の絶縁性の膜と、
前記第１の開口部を埋め込むように前記導電層上に設けられた電極層と、
前記電極層上面の中央部を露出し周縁部を覆うような第２の開口部を有して前記第１の絶縁性の膜上に設けられた第２の絶縁性の膜と、
前記第２の開口部から露出した電極層上及び、前記第２の絶縁性の膜上に設けられた配線層とを備えたことを特徴とする半導体装置。
【請求項２】
半導体基板上に所定の導電層を形成する工程と、
前記導電層を覆うように半導体基板上に第１の絶縁性の膜を形成する工程と、
前記第１の絶縁性の膜を選択的に除去して前記導電層を露出する複数の第１の開口部を形成する工程と、
前記第１の開口部を埋め込むように導電層上に電極層をそれぞれ形成する工程と、
前記電極層が形成された第１の絶縁性の膜上に第２の絶縁性の膜を形成する工程と、
前記第２の絶縁性の膜を選択的に除去して前記電極層上面の中央部を露出し周縁部を覆うような第２の開口部を形成する工程と、
前記第２の開口部から露出した電極層上及び、前記第２の絶縁性の膜上に配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２の開口部から露出した電極層上及び、前記第２の絶縁性の膜上に配線層を形成する工程は、
前記第２の開口部を埋め込むように前記第２の絶縁性の膜上に第１の金属膜を形成し、
前記第１の金属膜に所定の平坦化処理を施して、前記第２の開口部以外に形成された第１の金属膜を除去し、
平坦化処理された前記第１の金属膜上及び、前記第２の絶縁性の膜上に第２の金属膜を形成し、その後、
前記第２の金属膜を所定の配線形状に成形する工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の開口部から露出した電極層上及び、前記第２の絶縁性の膜上に配線層を形成する工程は、
前記第２の開口部が形成された第２の絶縁性の膜上にアルミ合金膜を形成し、前記アルミ合金膜を所定の配線形状に成形する工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第２の開口部から露出した電極層上及び、前記第２の絶縁性の膜上に配線層を形成する工程は、
前記第２の開口部が形成された第２の絶縁性の膜上に銅膜を形成し、
前記銅膜を所定の配線形状に成形する工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第２の開口部から露出した電極層上及び、前記第２の絶縁性の膜上に配線層を形成する工程は、
前記第２の開口部が形成された第２の絶縁性の膜上に第１の銅膜を形成し、
前記第１の銅膜に所定の平坦化処理を施して、前記第２の開口部以外に形成された第１の銅膜を除去し、
平坦化処理された前記第１の銅膜上及び、前記第２の絶縁性の膜上に第３の絶縁性の膜を形成し、
前記第３の絶縁性の膜に所定の配線形状を有した溝部を形成し、
前記溝部が形成された第３の絶縁性の膜上に第２の銅膜を形成し、その後、
前記第２の銅膜に所定の平坦化処理を施して、前記溝部以外に形成された第２の銅膜を除去する工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第１、第２の開口部を形成する工程はそれぞれフォトリソグラフィ技術及びエッチング技術を用いて行い、
前記第２の開口部を形成する際に使用するフォトマスクには、前記第１の開口部を形成するためのフォトマスクを用いることを特徴とする請求項２〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第２の開口部を形成する工程はフォトリソグラフィ技術及びエッチング技術を用いて行い、
前記第２の開口部を形成する際に使用するフォトマスクには、前記溝部を形成するためのフォトマスクを用いることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、メタル配線が微細化及び高集積化されたＬＳＩに適用して好適な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化及び高集積化はますます進み、半導体基板上の複数の素子を互いに電気的に接続する配線層の線幅と間隔（以下で、Ｌｉｎｅ／Ｓｐａｃｅともいう）は、サブミクロン以下に狭まりつつある。
図１３は従来例に係る半導体装置９０の構成例を示す断面図である。図１３に示すように、この半導体装置９０は、ＭＯＳトランジスタ４０等の素子が形成された半導体基板１と、このＭＯＳトランジスタ４０を覆うように設けられた層間絶縁膜７と、ＭＯＳトランジスタ４０のソース拡散層４２Ａ及びドレイン拡散層４２Ｂを層間絶縁膜７から引き出すプラグ電極９Ａ及び９Ｂと、これらのプラグ電極９Ａ及び９Ｂ上にそれぞれ設けられたメタル配線９３Ａ及び９３Ｂとを備えている。
【０００３】
メタル配線層９３Ａ及び９３Ｂは、バリアメタルとして働くチタン／窒化チタン層９５と、配線層本体として働くアルミ合金層９７とからなるものである。図１３に示すように、これらのメタル配線９３Ａ及び９３Ｂは、層間絶縁膜７上で互いに所定の距離だけ離れて設けられており、ＭＯＳトランジスタ４０がオフされている状態では、メタル配線９３Ａ及び９３Ｂは電気的に導通しないように設計されている。
【０００４】
このように設計された半導体装置９０の製造方法を説明する。まず始めに、半導体基板１上にＭＯＳトランジスタ４０と、プラグ電極９Ａ及び９Ｂと、層間絶縁膜７とを周知の半導体製造プロセスを用いて形成する（例えば、特許文献１  参照。）。
次に、プラグ電極９Ａ及び９Ｂが埋め込み形成された層間絶縁膜７上に、ＣＶＤによってバリアメタル層９５を形成する。そして、このバリアメタル層９５上にアルミ合金層９７を形成する。
【０００５】
次に、フォトリソグラフィ技術によって、このアルミ合金層９７上に配線形状のレジスト    パターン（図示せず）を形成する。そして、この図示しないレジストパターンをマスクにしてアルミ合金層９７及びバリアメタル層９５をドライエッチングする。これにより、メタル配線９３Ａ及び９３Ｂを形成する。その後、このメタル配線９３Ａ及び９３Ｂ上に図示しない層間絶縁膜、又は保護膜等を形成して半導体装置９０を完成する。
【０００６】
【特許文献１】
特開２０００−１７４０１６号公報（第３−４頁）
【０００７】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置９０の製造方法によれば、プラグ電極９Ａ及び９Ｂを含む層間絶縁膜７上にバリアメタル層９５とアルミ合金層９７を順次形成していた。そして、フォトリソグラフィ技術及びエッチング技術を用いて、このアルミ合金層９７とバリアメタル層９５パターニングすることによって、メタル配線９３Ａ及び９３Ｂを形成していた。
【０００８】
しかしながら、メタル配線９３Ａ及び９３ＢのＬｉｎｅ／Ｓｐａｃｅはサブミクロン以下まで微細化されつつあり、現在のフォトリソグラフィ技術では、プラグ電極９Ａ及び９Ｂに対するメタル配線９３Ａ及び９３Ｂの位置合わせのマージンがきわめて小さいという問題があった。
即ち、図１４に示すように、メタル配線９３Ａ及び９３ＢがＸ方向に位置ずれして形成されると、プラグ電極９Ａ及び９Ｂがメタル配線９３Ａを介してショートしてしまう。このため、メタル配線（以下で、配線層ともいう）９３Ａ及び９３Ｂが微細化及び高集積化されるに従って、半導体装置９０の歩留まりが低下してしまうという問題があった。
【０００９】
そこで、本発明は、このような従来技術の問題点を解決したものであって、配線層による電極層間の短絡の可能性を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る請求項１に記載の半導体装置は、半導体基板上に設けられた所定の導電層と、この導電層を露出する複数の第１の開口部を有して半導体基板を覆うように設けられた第１の絶縁性の膜と、第１の開口部を埋め込むように導電層上に設けられた電極層と、この電極層上面の中央部を露出し周縁部を覆うような第２の開口部を有して第１の絶縁性の膜上に設けられた第２の絶縁性の膜と、第２の開口部から露出した電極層上及び、この第２の絶縁性の膜上に設けられた配線層とを備えたことを特徴とするものである。
【００１１】
本発明に係る請求項１に記載の半導体装置によれば、第２の絶縁性の膜によって導電層上に設けられた電極層の中央部は露出され、かつ当該電極層の周縁部は覆われる。そして、この第２の絶縁性の膜から露出した電極層上に配線層が設けられている。従って、絶縁性の膜を用いて、電極層と配線層とが接する接続領域を電極層の中央部上に画定できるので    、配線層がある程度位置ずれして形成された場合でも、電極層の周縁部と配線層との接触を阻止できる。これにより、配線層による電極層間の短絡の可能性を低減することができる。
【００１２】
本発明に係る請求項２に記載の半導体装置の製造方法は、半導体基板上に所定の導電層を形成する工程と、この導電層を覆うように半導体基板上に第１の絶縁性の膜を形成する工程と、この第１の絶縁性の膜を選択的に除去して導電層を露出する複数の第１の開口部を形成する工程と、この第１の開口部を埋め込むように導電層上に電極層をそれぞれ形成する工程と、この電極層が形成された第１の絶縁性の膜上に第２の絶縁性の膜を形成する工程と、この第２の絶縁性の膜を選択的に除去して電極層上面の中央部を露出し周縁部を覆うような第２の開口部を形成する工程と、この第２の開口部から露出した電極層上及び、第２の絶縁性の膜上に配線層を形成する工程とを有することを特徴とするものである。
【００１３】
本発明に係る請求項２に記載の半導体装置の製造方法によれば、絶縁性の膜を用いて、電極層と配線層とが接する接続領域を電極層の中央部上に画定できるので、配線層がある程度位置ずれして形成された場合でも、電極層の周縁部と配線層との接触を阻止できる。これにより、配線層形成工程のプロセスマージンを増大できる。
【００１４】
さらに、本発明に係る請求項３に記載の半導体装置の製造方法は、請求項２に記載の半導体装置の製造方法において、第２の開口部から露出した電極層上及び、第２の絶縁性の膜上に配線層を形成する工程は、第２の開口部を埋め込むように第２の絶縁性の膜上に第１の金属膜を形成し、この第１の金属膜に所定の平坦化処理を施して、第２の開口部以外に形成された第１の金属膜を除去し、平坦化処理された第１の金属膜上及び、第２の絶縁性の膜上に第２の金属膜を形成し、その後、この第２の金属膜を所定の配線形状に成形する工程であることを特徴とするものである。従って、第２の開口部内に埋め込み性良く、かつ平坦性良く第１の金属膜を形成できるので、配線層の加工性を向上できる。
【００１５】
本発明に係る請求項４に記載の半導体装置の製造方法は、請求項２に記載の半導体装置の製造方法において、第２の開口部から露出した電極層上及び、第２の絶縁性の膜上に配線層を形成する工程は、第２の開口部が形成された第２の絶縁性の膜上にアルミ合金膜を形成し、このアルミ合金膜を所定の配線形状に成形する工程であることを特徴とするものである。従って、請求項３に記載の半導体装置の製造方法と比べて、工程数少なく配線層を簡単に形成できる。
【００１６】
本発明に係る請求項５に記載の半導体装置の製造方法は、請求項２に記載の半導体装置の製造方法において、第２の開口部から露出した電極層上及び、第２の絶縁性の膜上に配線層を形成する工程は、第２の開口部が形成された第２の絶縁性の膜上に銅膜を形成し、この銅膜を所定の配線形状に成形する工程であることを特徴とするものである。従って、配線層をアルミ合金膜で形成する場合と比べて、配線層を低抵抗化でき、半導体装置におけるトランジスタ動作の高速化に寄与できる。
【００１７】
本発明に係る請求項６に記載の半導体装置の製造方法は、請求項２に記載の半導体装置の製造方法において、第２の開口部から露出した電極層上及び、第２の絶縁性の膜上に配線層を形成する工程は、第２の開口部が形成された第２の絶縁性の膜上に第１の銅膜を形成し、この第１の銅膜に所定の平坦化処理を施して、第２の開口部以外に形成された第１の銅膜を除去し、平坦化処理された第１の銅膜上及び、第２の絶縁性の膜上に第３の絶縁性の膜を形成し、この第３の絶縁性の膜に所定の配線形状を有した溝部を形成し、この溝部が形成された第３の絶縁性の膜上に第２の銅膜を形成し、その後、この第２の銅膜に所定の平坦化処理を施して、溝部以外に形成された第２の銅膜を除去する工程であることを特徴とするものである。従って、請求項５に記載の半導体装置の製造方法と比べて、ダマシン法を応用しているので、配線層の微細加工性を向上できる。
【００１８】
本発明に係る請求項７に記載の半導体装置の製造方法は、請求項２〜６  のいずれかに記載の半導体装置の製造方法において、第１、第２の開口部を形成する工程はそれぞれフォトリソグラフィ技術及びエッチング技術を用いて行い、第２の開口部を形成する際に使用するフォトマスクには、第１の開口部を形成するためのフォトマスクを用いることを特徴とするものである。従って、第２の開口部を形成するためのフォトマスクをわざわざ用意する必要がないので、従来方式に対して、製造コストの上昇を抑制できる。
【００１９】
本発明に係る請求項８に記載の半導体装置の製造方法は、請求項６に記載の半導体装置の製造方法において、第２の開口部を形成する工程はフォトリソグラフィ技術及びエッチング技術を用いて行い、第２の開口部を形成する際に使用するフォトマスクには、溝部を形成するためのフォトマスクを用いることを特徴とするものである。従って、第２の開口部と溝部を１つのフォトマスクで形成でき、製造コストの上昇を抑制できる。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置１００の構成例を示す断面図である。
（１）第１実施形態
図１に示す半導体装置１００は、例えば、半導体基板上に設けられた複数の素子を電気的に接続する配線層のＬｉｎｅ／Ｓｐａｃｅがサブミクロン以下まで微細化及び高集積化されたＬＳＩである。
【００２１】
この半導体装置１００は、例えばＭＯＳトランジスタ４０等の素子を備えた半導体基板１と、このＭＯＳトランジスタ４０等を覆うように半導体基板１上に設けられた層間絶縁膜７と、この層間絶縁膜７に覆われたＭＯＳトランジスタ４０のソース拡散層及びドレイン拡散層を層間絶縁膜７から引き出すプラグ電極９Ａ及び９Ｂと、これらのプラグ電極９Ａ及び９Ｂ上にそれぞれ設けられたメタル配線１３Ａ及び１３Ｂとを備えている。また、この半導体装置１００は、層間絶縁膜７上と、プラグ電極９Ａ及び９Ｂの周縁部上に絶縁膜１１を備えている。
【００２２】
図１において、半導体基板１は例えば単結晶シリコンからなるものである。この半導体基板１には、ボロン等の不純物が少量添加されｐ型になっている。また、この半導体基板１の表面には、ボロン等のｐ型不純物を所定量だけ含むｐ型のウェル拡散層３が設けられている。
ＭＯＳトランジスタ４０は、このウェル拡散層３に設けられている。さらに、図１に示すように、このＭＯＳトランジスタ４０は、ソース拡散層４２Ａ及びドレイン拡散層４２Ｂと、ゲート酸化膜４４及びゲート電極４６を備えている。ソース拡散層４２Ａ及びドレイン拡散層４２Ｂは、ウェル拡散層３にリン等のｎ型不純物が所定量だけ選択的に注入されて形成されたものである。
【００２３】
ゲート酸化膜４４は半導体基板１が熱酸化されて形成されたものである。このゲート酸化膜４４は、例えばシリコン酸化膜であり、その膜厚は１００Å程度である。ゲート電極４６は、ゲート酸化膜４４上に形成されたものである。このゲート電極４６は、例えば少量のリンが添加された多結晶シリコンからなるものである。このゲート電極４６の表面は酸化膜でおおわれている。また、このゲート電極４６の側壁部にはサイドウォールスペーサが設けられている。
【００２４】
層間絶縁膜７は、例えば１００００Å程度のシリコン酸化膜であり、ＭＯＳトランジスタ４０を覆うようにして半導体基板１上に設けられている。図１に示すように、この層間絶縁膜７はその表面が平坦化されている。
また、この層間絶縁膜７には複数の開口部１５Ａ及び１５Ｂが設けられており、これらの開口部１５Ａ及び１５Ｂからソース拡散層４２Ａ及びドレイン拡散層４２Ｂが露出している。以下で、これらの開口部１５Ａ及び１５Ｂをコンタクトホールともいう。
【００２５】
図１に示すように、これらのコンタクトホール１５Ａ及び１５Ｂは、その上方の側壁部がいわゆるテーパ状になっている。これは、コンタクトホール１５Ａ及び１５Ｂへのプラグ電極９Ａ及び９Ｂの埋め込み性を高めるためである。これらのコンタクトホール１５Ａ及び１５Ｂは、例えば上方から見て略円形状である。これらのコンタクトホール１５Ａ及び１５Ｂは、その下方部（底部）の直径が、例えば０．  ３μｍ程度であり、その上方部（開口部）側の直径が、例えば０．  ６μｍ程度である。
【００２６】
図１に示すように、プラグ電極９Ａ及び９Ｂは、コンタクトホール１５Ａ及び１５Ｂにそれぞれ埋め込まれるようにして形成されている。これらのプラグ電極９Ａ及び９Ｂは、例えばバリアメタルとして機能する窒化チタン（ＴｉＮ）と、電極として機能するタングステン（Ｗ）とから構成されている。そして、プラグ電極９Ａ及び９Ｂの上面は、層間絶縁膜７の上面と高さがほぼ一致するようになされている。
【００２７】
絶縁膜１１は、層間絶縁膜７上及びプラグ電極９Ａ及び９Ｂ上に形成された膜である。この絶縁膜１１は、例えばシリコン酸化膜又はシリコン窒化膜であり、その膜厚は１０００Å程度である。また、図１に示すように、この絶縁膜１１には複数の開口部が設けられている。上述したプラグ電極９Ａ及び９Ｂの上面の中央部は、この絶縁膜１１に設けられた開口部から露出している。また、プラグ電極９Ａ及び９Ｂの周縁部は絶縁膜１１で覆われている。
【００２８】
この絶縁膜１１に設けられた開口部は、例えば上方から見て略円形状であり、その開口径は例えば０．  ３μｍ程度である。半導体装置１００では、これらの開口部の中心がコンタクトホール１５Ａ及び１５Ｂの中心と重なるように設計されている。
メタル配線１３Ａ及び１３Ｂは、絶縁膜１１の開口部から露出したプラグ電極９Ａ及び９Ｂと接している。メタル配線１３Ａ及び１３Ｂは、例えば図１の紙面方向（Ｙ方向）に向けて延びるように、絶縁膜１１上に設けられている。
【００２９】
これらのメタル配線１３Ａ及び１３Ｂを構成する材料には、電気抵抗が低く、かつ絶縁膜１１等との接着性が強い任意の金属（積層）膜が選択される。例えば、メタル配線１３Ａ及び１３Ｂは、配線層本体として働くアルミ合金（Ａｌ−Ｃｕ）層と、バリアメタルとして働くチタン／  窒化チタン（Ｔｉ／ＴｉＮ）層とから構成されている。
【００３０】
図１において、これらのメタル配線１３Ａ及び１３Ｂの線幅（Ｌｉｎｅ）は、例えば０．  ９μｍ程度である。また、メタル配線１３Ａ及び１３Ｂ間の離隔距離（Ｓｐａｃｅ  ）は０．  ２μｍ程度である。これらのメタル配線１３Ａ及び１３Ｂは、図示しない層間絶縁膜、又は保護膜等で覆われている。
ところで、この半導体装置１００では、プラグ電極９Ａ及び９Ｂの周縁部は絶縁膜１１によって覆われ、プラグ電極９Ａ及び９Ｂの上面の中央部は絶縁膜１１から露出している。即ち、プラグ電極９Ａ及び９Ｂとメタル配線１３Ａ及び１３Ｂとがそれぞれ接する領域（以下で、接続領域ともいう）１９Ａ及び１９Ｂは、絶縁膜１１によって当該プラグ電極１９Ａ及び１９Ｂの中央部上に画定されている。
【００３１】
このため、図１２に示すように、例えば、メタル配線１３Ａ及び１３Ｂが意図せずプラグ電極９Ａ及び９Ｂに対してＸ方向にある程度位置ずれして形成された場合でも、メタル配線１３Ａとプラグ電極９Ｂとの接触を絶縁膜１１によって阻止できる。それゆえ、メタル配線１３Ａを介したプラグ電極９Ａとプラグ電極９Ｂとのショート（短絡）の可能性を低減することができる。
【００３２】
上記の第１実施形態において、層間絶縁膜７は本発明の第１の絶縁性の膜に対応している。また、ソース拡散層４２Ａとドレイン拡散層４２Ｂをあわせたものが、本発明の導電層に対応している。さらに、プラグ電極９Ａ及び９Ｂは本発明の電極層に対応し、メタル配線１３Ａ及び１３Ｂは本発明の配線層に対応している。
【００３３】
また、絶縁膜１１は、本発明の第２の絶縁性の膜に対応している。さらに、コンタクトホール１５Ａ及び１５Ｂは本発明の第１の開口部は対応し、絶縁膜１１に設けられた開口部は、本発明の第２の開口部に対応している。
次に、本発明の第１の実施形態に係る半導体装置１００の製造方法について説明する。図    ２（Ａ）〜図４は半導体装置１００の製造方法を示す工程図である。ここでは、図１に示した半導体装置１００を図２（Ａ）〜図４に沿って製造する場合を想定する。従って、図２（Ａ）〜図４において図１と対応する部分には同一符号を付す。
【００３４】
図２（Ａ）に示すように、まず始めに、周知の半導体プロセス技術を用いて、半導体基板１上に複数のＭＯＳトランジスタ４０を形成する。即ち、図２（Ａ）に示す半導体基板１上にボロン等のｐ型不純物を選択的に注入し熱拡散して、ウェル拡散層３を形成する。次に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）プロセス等を用いて、この半導体基板１に素子分離領域（図示せず）を形成する。
【００３５】
素子分離領域を形成後、この半導体基板１を熱酸化してゲート酸化膜４４を形成する。そして、このゲート酸化膜４４上に多結晶シリコン膜を形成する。この多結晶シリコン膜の形成は、例えばＣＶＤにより行う。さらに、この多結晶シリコン膜にリン等の不純物を所定量だけ注入して、所定の導電性を持たせる。
次に、この多結晶シリコン膜をパターニングして、チャネルとなる領域のゲート酸化膜４４上にゲート電極４６を形成する。このゲート電極４６のパターニングには、周知のフォトリソグラフィ技術とエッチング技術（ドライエッチング）を用いる。
【００３６】
図２（Ａ）に示すゲート電極４６を形成した後に、半導体基板１を熱酸化してゲート電極４６表面にシリコン酸化膜を形成する。さらに、このゲート電極４６をマスクにして、ウェル拡散層３にリン等のｎ型不純物を選択的に注入し熱拡散して、ソース拡散層４２Ａ及びドレイン拡散層４２Ｂを形成する。
さらに、この半導体基板１上にＣＶＤでシリコン窒化膜を形成し、このシリコン窒化膜をエッチバックして、ゲート電極の側壁にサイドウォールスペーサを形成する。その後、ソース拡散層４２Ａ及びドレイン拡散層４２Ｂにさらにヒ素等の不純物を注入して、プラグ電極９Ａ及び９Ｂと接続するソース拡散層４２Ａ及びドレイン拡散層４２Ｂの電気抵抗を所定の値にまで低減する。
【００３７】
このようにして、半導体基板１上に複数のＭＯＳトランジスタ４０を形成した後に、この半導体基板１上にＣＶＤで層間絶縁膜７を形成する。上述したように、この層間絶縁膜７は例えばシリコン酸化膜である。
次に、この層間絶縁膜７の表面を平坦化処理する。この平坦化処理は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）や、エッチバックにより行う。その後、図２（Ｂ）に示すように、フォトリソグラフィ技術を用いて、層間絶縁膜７の選択的な領域、この例ではソース拡散層４２Ａ及びドレイン拡散層４２Ｂの上方を開口するような（コンタクトホール形成用の）第１のレジストパターン３１を層間絶縁膜７上に形成する。
【００３８】
このレジストパターン３１の形成工程では、例えば、まず始めに、平坦化処理された層間絶縁膜７上に周知のフォトレジストを塗布する。ここでは、コンタクトホールの微細加工性を考慮してポジ型のフォトレジストを使用する。
次に、フォトレジストが塗布された半導体基板（ウェハ）１をステッパ等の露光装置にセットすると共に、コンタクトホール形成用のフォトマスクを露光装置にセットする。そして、所定の露光条件下でウェハ１上に塗布されたフォトレジストを感光する。その後、この感光されたフォトレジストを現像処理して、図２（Ｂ）に示すようなレジストパターン３１を形成する。
【００３９】
次に、図２（Ｂ）に示すように、このレジストパターン３１をマスクにして層間絶縁膜７  をドライエッチングし、コンタクトホール１５Ａ及び１５Ｂを形成する。
ここで、ドライエッチングとは例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）である。このコンタクトホール１５Ａ及び１５Ｂの形成工程では、エッチング時間を延長するなどして意図的に層間絶縁膜７をオーバエッチングし、コンタクトホール１５Ａ及び１５Ｂの開口側でサイドエッチングを促進させる。これによりコンタクトホール１５Ａ及び１５Ｂの側壁をテーパ状に成形する。
【００４０】
次に、コンタクトホール１５Ａ及び１５Ｂが形成された半導体基板１上に窒化チタン（ＴｉＮ）とタングステン（Ｗ）をそれぞれＣＶＤにより順次形成する。ここで、Ｗはプラグ電極本体を構成する膜であり、ＴｉＮはＷのバリアメタルである。
このとき、コンタクトホール１５Ａ及び１５Ｂの開口側はテーパ状になされているので、ＷＦ６等の原料ガスをコンタクトホールの底部にまで導入することができ、良好な埋め込み性を得ることができる。
【００４１】
次に、Ｗ及びＴｉＮが形成された半導体基板１の全面をエッチバック又はＣＭＰによりエッチングして、コンタクトホール１５Ａ及び１５Ｂ以外に形成されたＷ及びＴｉＮを除去する。これにより、図３（Ａ）にしめすようなプラグ電極９Ａ及び９Ｂを形成する。
次に、図３（Ｂ）に示すように、プラグ電極９Ａ及び９Ｂが埋め込まれた層間絶縁膜７の全面に、ＣＶＤ等によって薄い絶縁膜１１を形成する。この薄い絶縁膜１１は、例えばシリコン酸化膜やシリコン窒化膜である。また、その膜厚は１０００Å程度である。
【００４２】
図３（Ｂ）に示すように、この絶縁膜１１を形成した後に、フォトリソグラフィ技術を用いて、プラグ電極９Ａ及び９Ｂ上を開口するような第２のレジストパターン３３を形成する。
この第２のレジストパターン３３の形成方法は、図２（Ｂ）に示した第１のレジストパターン３１と同様にフォトリソグラフィ技術を用いて行う。また、このレジストパターン３３を形成する際に使用するフォトマスクには、レジストパターン３１を形成する際に使用したフォトマスクをそのまま用いることができる。
【００４３】
これは、半導体装置１００では、絶縁膜１１に形成される開口部１７Ａ及び１７Ｂの中心が、コンタクトホール１５Ａ及び１５Ｂの中心と重なるように設計されているからである。従って、レジストパターン３３を形成するために、わざわざ新たなフォトマスクを用意する必要はないので、半導体装置１００の製造コストを抑制できる。
【００４４】
レジストパターン３１を形成する際に用いたフォトマスクをそのまま用いると共に、レジストパターン３３を形成する際の露光量を、レジストパターン３１を形成した際の露光量よりも小さくすることで、レジストパターン３１に比べて開口部の大きさを小さくすることができる。露光量は、例えば露光時間で調整する。
【００４５】
次に、このレジストパターン３３をマスクにして絶縁膜１１をドライエッチングし、コンタクトホール１５Ａ及び１５Ｂの上方部よりも径の小さい開口部１７Ａ及び１７Ｂを形成する。これにより、プラグ電極９Ａ及び９Ｂの周縁部は絶縁膜１１で覆われ、プラグ電極９Ａ及び９Ｂの中央部は開口部１７Ａ及び１７Ｂから露出するようになされる。
【００４６】
次に、図４に示すように、開口部が形成された絶縁膜１１上に、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）等をそれぞれＣＶＤによって順次形成する。さらに、このＴｉ／ＴｉＮ上にアルミ合金膜をスパッタ法により形成する。上述したように、このアルミ合金膜は、例えばアルミ（Ａｌ）と銅（Ｃｕ）からなるＡｌ−Ｃｕであり、メタル配線本体を構成するものである。また、Ｔｉ／ＴｉＮはＡｌ−Ｃｕのバリアメタルである。
【００４７】
その後、このＡｌ−ＣｕとＴｉ／ＴｉＮとをフォトリソグラフィ技術及びエッチング技術（ドライエッチ）によりパターニングし、メタル配線１３Ａ及び１３Ｂを形成する。これにより、図１に示した半導体装置１００を完成する。
この半導体装置１００では、プラグ電極９Ａ及び９Ｂのメタル配線１３Ａ及び１３Ｂと接続する領域１９Ａ及び１９Ｂが、絶縁膜１１によってプラグ電極９Ａ及び９Ｂ上に小さく画定されている。
【００４８】
従って、メタル配線１３Ａ及び１３Ｂのパターニング工程において、メタル配線形成用のフォトマスクがプラグ電極９Ａ及び９Ｂに対してある程度位置ずれし、図１２に示すようにメタル配線１３Ａ及び１３ＢがＸ方向にある程度シフトして形成された場合でも、メタル配線１３Ａによるプラグ電極９Ａ及び９Ｂ間のショートを防ぐことができる。
【００４９】
これにより、従来方式の半導体装置９０と比べて、メタル配線１３Ａによるプラグ電極９Ａ及び９Ｂ間のショートの可能性を低減できる。それゆえ、半導体装置の歩留まりを向上でき、さらなる微細化と高集積化に寄与できる。
ところで、上述の実施形態では、メタル配線１３Ａ及び１３ＢにＴｉ／ＴｉＮをバリアメタルに備えたＡｌ−  Ｃｕを用いる場合について説明した。しかしながら、これらのメタル配線１３Ａ及び１３Ｂの構成材料はＡｌ−  Ｃｕに限定されるものではない。そこで、以下の第２〜４の実施形態では、これらのメタル配線１３Ａ及び１３Ｂを、種々の金属膜で構成する場合について説明する。
（２）第２実施形態
図５は本発明の第２の実施形態に係る半導体装置２００の構成例を示す断面図である。この第２実施形態では、メタル配線１３Ａ及び１３Ｂをタングステン（Ｗ）層と、バリアメタルを含むＡｌ−  Ｃｕ層とで構成する場合について、その断面構造と製造方法を説明する。メタル配線１３Ａ及び１３Ｂ以外の他の条件ついては、上述した半導体装置１００と同様である。従って、図５において、図１と対応する部分には同一符号を付し、その詳細な説明は省略する。
【００５０】
図５に示すように、この半導体装置２００では、メタル配線１３Ａ及び１３Ｂが第一層目となるＷ層６１と、第二層目となるＡｌ−Ｃｕ層６３とで構成される。また、このＡｌ−Ｃｕ層６３は、バリアメタルのＴｉ／ＴｉＮと、配線層本体のＡｌ−  Ｃｕとから構成される。Ｗ層６１は絶縁膜１１に設けられた開口部に埋め込まれており、その上面は絶縁膜１１と共に平坦化されている。Ａｌ−Ｃｕ層６３は、このＷ層６１を含む絶縁膜１１上に形成されている。
【００５１】
この半導体装置２００においても、接続領域１９Ａ及び１９Ｂは絶縁膜１１によってプラグ電極９Ａ及び９Ｂの上面中央部に画定されている。
従って、例えば、メタル配線１３Ａ及び１３ＢがＸ方向にある程度シフトして形成されてしまった場合でも、プラグ電極９Ａ及び９Ｂのショートを防ぐことができる。
【００５２】
上記の第２実施形態において、Ｗ層６１は本発明の第１の金属膜に対応し、Ａｌ−Ｃｕ層６３は本発明の第２の金属膜に対応する。
図６及び図７は、半導体装置２００の製造方法（その１  、２）を示す断面図である。図６（Ａ）において、絶縁膜１１に開口部１７Ａ及び１７Ｂを形成するまでの工程は半導体装置１００と同様なので、その説明を省略する。
【００５３】
図６（Ａ）において開口部１７Ａ及び１７Ｂを形成した後、図６（Ｂ）に示すように、この開口部１７Ａ及び１７Ｂが形成された半導体基板１上にＣＶＤでタングステン（Ｗ）膜６１を形成する。次に、エッチバック、又はＣＭＰによってＷ膜６１の表面を平坦化処理し、Ｗ膜６１の表面と絶縁膜１１の高さとを一致させる。これにより、図７（Ａ）に示すように、開口部１７Ａ及び１７ＢにはＷ膜６１が埋め込まれ、かつその表面が平坦化される。
【００５４】
次に、図７（Ｂ）に示すように、開口部が形成された絶縁膜１１上に、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）等をそれぞれＣＶＤによって順次形成する。さらに、このＴｉ／ＴｉＮ膜６３Ａ上にＡｌ−Ｃｕ膜６３Ｂをスパッタ法により形成する。このとき、開口部１７Ａ及び１７ＢにはＷ膜６１が埋め込まれ、かつその表面は平坦化されているので、Ｔｉ／ＴｉＮ膜６３Ａ及びＡｌ−Ｃｕ膜６３Ｂを平坦性良く形成することができる。
【００５５】
その後、このＡｌ−Ｃｕ膜６３ＢとＴｉ／ＴｉＮ膜６３Ａとをフォトリソグラフィ技術及びエッチング技術によりパターニングし、メタル配線を形成する。これにより、図５に示した半導体装置２００が完成する。
この半導体装置２００では、開口部１７Ａ及び１７Ｂ内にＷ膜６１を埋め込むことによっ    てメタル配線１３Ａ及び１３Ｂを形成している。従って、半導体装置１００と比べて、メタル配線１３Ａ及び１３Ｂの開口部１７Ａ及び１７Ｂ内への埋め込み性と平坦性を共に向上させることができる。
【００５６】
尚、この第２の実施形態では、メタル配線１３Ａ及び１３Ｂの第一層目をＷ膜で構成する場合について説明したが、これに限られることはない。例えば、メタル配線１３Ａ及び１３Ｂの第一層目を銅（Ｃｕ）膜としても良い。この場合には、Ｃｕ膜をＣＶＤで形成する。
（３）第３実施形態
図８は本発明の第３の実施形態に係る半導体装置３００の構成例を示す断面図である。この第３実施形態では、メタル配線１３Ａ及び１３Ｂを銅（Ｃｕ）のみで構成する場合について、その断面構造と製造方法を説明する。
【００５７】
メタル配線１３Ａ及び１３Ｂ以外の他の条件ついては、図１に示した半導体装置１００と同様である。従って、図８において、半導体装置１００と対応する部分には同一符号を付し、その詳細な説明は省略する。
図８に示すように、この半導体装置３００では、メタル配線１３Ａ及び１３ＢはＣｕ膜のみで構成される。そして、この半導体装置３００においても、半導体装置１００と同様に、接続領域１９Ａ及び１９Ｂは絶縁膜１１によってプラグ電極９Ａ及び９Ｂの中央部上に画定されている。
【００５８】
従って、メタル配線１３Ａ及び１３Ｂが意図せずＸ方向にある程度シフトして形成された場合でも、これらのメタル配線１３Ａ及び１３Ｂによるプラグ電極９Ａ及び９Ｂのショートを防ぐことができる。
図９（Ａ）及び（Ｂ）は、半導体装置３００の製造方法を示す断面図である。絶縁膜１１に開口部１７Ａ及び１７Ｂを形成するまでの工程は、半導体装置１００と同様なので、その説明を省略する。
【００５９】
この第３実施形態では、開口部１７Ａ及び１７Ｂを形成した後に、この開口部１７Ａ及び１７Ｂが形成された半導体基板１上にＣｕをめっきで形成する。このＣｕのめっきは、例えば周知の電解めっき法で行う。
即ち、図９（Ａ）に示すように、まず始めに、開口部１７Ａ及び１７Ｂが形成された半導体基板１上にスパッタリング法でＣｕ膜を薄く（例えば、数１０ｎｍ程度）形成する。
【００６０】
次に、このＣｕ膜が薄く形成された半導体基板（ウェハ）１を周知の電解めっき装置（図示せず）に装着する。この電解めっき装置は、例えばＣｕイオンを含む溶液中に陽極と陰極を設置して電流を流し、陰極上にＣｕイオンを析出させる装置である。ここでは、電解めっき装置の陰極を薄いＣｕ膜がスパッタリングされたウェハ１  にコンタクトさせた状態で、この電解めっき装置の陰極と陽極との間に電流を流し、溶液中のＣｕイオンをウェハ１上に析出させる。これにより、図７（Ｂ）に示すように、ウェハ１上にＣｕ膜を厚く形成する。めっき後のＣｕ膜６９の厚みは、例えば０．  ３μｍ程度である。
【００６１】
次に、フォトリソグラフィ技術及びエッチング技術を用いて、このＣｕ膜６９をパターニングし、メタル配線１３Ａ及び１３Ｂを形成する。これにより、半導体装置３００が完成する。
この半導体装置３００では、半導体装置１００及び２００と比べて、メタル配線１３Ａ及び１３Ｂの開口部１７Ａ及び１７Ｂ内への埋め込み性をさらに向上させることができる。
（４）第４実施形態
図１０（Ａ）〜図１１（Ｂ）は本発明の第４実施形態に係る半導体装置４００の製造方法を示す工程図である。この第４実施形態では、メタル配線１３Ａ及び１３Ｂを銅（Ｃｕ）のみで構成することを前提にして、これらのメタル配線１３Ａ及び１３Ｂをダマシン法で形成する場合について説明する。
【００６２】
その他の条件ついては、上述した半導体装置１００と同様である。従って、図１０（Ａ）〜図１１（Ｂ）において、図１と対応する部分には同一符号を付し、その詳細な説明は省略する。
図１０（Ａ）において、絶縁膜１１に開口部１７Ａ及び１７Ｂを形成するまでの工程は、半導体装置１００と同様である。開口部１７Ａ及び１７Ｂ形成用のフォトマスクには、コンタクトホール１５Ａ及び１５Ｂを形成する際に使用したフォトマスクを用いる。
【００６３】
開口部１７Ａ及び１７Ｂを形成した後に、これらの開口部１７Ａ及び１７Ｂが形成された絶縁膜１１上にＣｕを電解めっき法で形成する。図１０（Ｂ）において、めっき後のＣｕ膜６９の膜厚は、例えば０．  ３μｍ程度である。
次に、図１０（Ｂ）に示すように、ＣＭＰにより、このＣｕ膜６９の表面を平坦化処理して、Ｃｕ膜６９の表面の高さと絶縁膜１１の高さとを一致させる。これにより、開口部１７Ａ及び１７ＢにＣｕ膜６９が埋め込まれ、かつその表面が平坦化される。
【００６４】
次に、図１１（Ａ）において、Ｃｕ膜６９が埋め込まれた絶縁膜１１上に第３の絶縁膜６５を形成する。この絶縁膜６５は、例えばシリコン酸化膜である。そして、フォトリソグラフィ技術及びエッチング技術を用いて、この絶縁膜６５に配線形状の溝部６７Ａ及び６７Ｂを形成する。
その後、これらの溝部６７Ａ及び６７Ｂが形成された絶縁膜６５上にＣｕ膜を電解めっき法で形成する。めっき後のＣｕ膜の膜厚は、例えば０．  ３μｍ程度である。その後、ＣＭＰにより、このＣｕ膜の表面をエッチングして、溝部６７Ａ及び６７Ｂに埋め込まれたＣｕ膜の表面の高さと絶縁膜６５の高さとを一致させる。これにより、図１１（Ｂ）に示すように半導体装置４００が完成する。
【００６５】
このように、半導体装置４００の製造方法では、Ｃｕ配線の形成方法として広く知られるダマシン法を応用している。従って、ドライエッチングを適用せずにＣｕからなるメタル配線１３Ａ及び１３Ｂを形成できるので、半導体装置３００と比べて、メタル配線１３Ａ及び１３Ｂの加工性が良い。
また、この半導体装置４００においても、上述した半導体装置１００、２００及び３００と同様に、接続領域１９Ａ及び１９Ｂが絶縁膜１１によってプラグ電極上面の中央部上に画定されているので、メタル配線１３Ａ及び１３Ｂがある程度シフトして形成された場合でも、このメタル配線１３Ａ又は１３Ｂによるプラグ電極９Ａ及び９Ｂ間のショートを防ぐことができる。
【００６６】
尚、この第４実施形態では、開口部１７Ａ及び１７Ｂを形成する際に使用するフォトマスクには、コンタクトホール１５Ａ及び１５Ｂを形成する際に使用したフォトマスクを用いることを前提としたが、これに限られることはない。例えば、開口部１７Ａ及び１７Ｂ形成用のフォトマスクには、溝部６７Ａ及び６７Ｂ形成用のフォトマスクを使用しても良い。
【００６７】
半導体装置４００では、Ｚ方向に延びるコンタクトホール１５Ａ及び１５Ｂの中心線が、ＸＹ方向に延びる溝部６７Ａ及び６７Ｂの中心線と直交するように設計される。従って、溝部６７Ａ及び６７Ｂ形成用のフォトマスクを使用して開口部１７Ａ及び１７Ｂを形成した場合でも、接続領域１９Ａ及び１９Ｂをプラグ電極１５Ａ及び１５Ｂ上面の中央部上に画定できる。
【００６８】
もちろん、この場合でも、フォトリソグラフィ工程での露光量を調整して、開口部１７Ａ及び１７Ｂの寸法幅をコンタクトホール１５Ａ及び１５Ｂの開口部側の直径よりも小さく抑える。
また、上述の第１〜第４実施形態では、  ソース拡散層４２Ａ及びドレイン拡散層４２Ｂの集合体を導電層の一例として説明したが、これに限られることはない。導電層は半導体基板に不純物がイオン注入されて形成される不純物拡散層や、アルミ合金等からなる配線層等でも良い。
【００６９】
【発明の効果】
以上説明したように、本発明に係る半導体装置及びその製造方法によれば、電極層と配線層とが接する接続領域を電極層上面の中央部上に画定できるので、配線層がある程度位置ずれして形成された場合でも、配線層による電極層間の短絡を防止することができる。
【００７０】
従って、配線層による電極層間の短絡の可能性を低減でき、配線層を形成する工程のプロセスマージンを増大できる。これにより、半導体装置のさらなる微細化と高集積化に寄与できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
【図２】半導体装置１００の製造方法（その１）を示す工程図である。
【図３】半導体装置１００の製造方法（その２）を示す工程図である。
【図４】半導体装置１００の製造方法（その３）を示す工程図である。
【図５】半導体装置２００の構成例を示す断面図である。
【図６】半導体装置２００の製造方法（その１）を示す工程図である。
【図７】半導体装置２００の製造方法（その２）を示す工程図である。
【図８】半導体装置３００の構成例を示す断面図である。
【図９】半導体装置３００の製造方法を示す工程図である。
【図１０】半導体装置４００の製造方法（その１）を示す工程図である。
【図１１】半導体装置４００の製造方法（その２）を示す工程図である。
【図１２】メタル配線のプロセスマージンの一例を示す概念図である。
【図１３】従来例に係る半導体装置９０の構成例を示す断面図である。
【図１４】半導体装置９０の問題点を示す概念図である。
【符号の説明】
１    半導体基板、３    ウェル拡散層、７    層間絶縁膜、９Ａ、９Ｂ    プラグ電極、１１、６５    絶縁膜、１３Ａ、１３Ｂ    メタル配線、１５Ａ、１５Ｂ    コンタクトホール、１７Ａ、１７Ｂ    開口部、１９Ａ、１９Ｂ    接続領域、３１、３３    レジストパターン、４０    ＭＯＳトランジスタ、４２Ａ    ソース拡散層、４２Ｂ    ドレイン拡散層、４６    ゲート電極、６１    Ｗ層、６３    Ａｌ−Ｃｕ層、６７    溝部、６９    Ｃｕ膜、
【図１】
2004179509.tif 000003
【図２】
2004179509.tif 000004
【図３】
2004179509.tif 000005
【図４】
2004179509.tif 000006
【図５】
2004179509.tif 000007
【図６】
2004179509.tif 000008
【図７】
2004179509.tif 000009
【図８】
2004179509.tif 000010
【図９】
2004179509.tif 000011
【図１０】
2004179509.tif 000012
【図１１】
2004179509.tif 000013
【図１２】
2004179509.tif 000014
【図１３】
2004179509.tif 000015
【図１４】
2004179509.tif 000016