(57)【要約】【課題】チャージシェアによる半導体装置の誤動作を回避することである。【解決手段】第一導電型のトランジスタを有するロジック回路１０４と、第一の電位を所定のタイミングにてロジック回路１０４に供給する第二導電型の第一のトランジスタ１０３と、所定のタイミングにてロジック回路１０４に第１の電位を供給する際に、ロジック回路１０４内の少なくとも１つの第１導電型トランジスタをオン状態にし、少なくとも一つの第一導電型トランジスタに接続される中間ノードをプリチャージするプリチャージ制御回路１０１と、を有するようにしてある。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第一導電型のトランジスタを有するロジック回路と、
第一の電位を所定のタイミングにて前記ロジック回路に供給する第二導電型の第一のトランジスタと、
前記所定のタイミングにて前記ロジック回路に第一の電位を供給する際に、前記ロジック回路内の少なくとも一つの第一導電型トランジスタをオン状態にし、前記少なくとも一つの第一導電型トランジスタに接続される中間ノードをプリチャージするプリチャージ制御回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記第二導電型の第一のトランジスタは、
第一のクロック信号を入力するゲートと、
第一の電位を供給する第１の電源に接続されるソースと、
前記ロジック回路に接続され、前記クロックに基づいて前記ロジック回路に前記第一の電位を供給するドレインと、
を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記プリチャージ制御回路は、前記第一の電位を供給する際の一部の時間に、前記ロジック回路内の少なくとも一つの第一導電型トランジスタをオン状態にすることを特徴とする請求項１または２のいずれか一項に記載の半導体装置。
【請求項４】
前記プリチャージ制御回路は、前記第一の電位を供給する際に、前記第二導電型のトランジスタのオン状態になった以降に前記少なくとも一つの第一導電型トランジスタをオン状態にし、前記第二導電型のトランジスタのオフ状態の以前に前記少なくとも一つの第一導電型トランジスタをオフ状態にすることを特徴とする請求項１または２のいずれか一項に記載の半導体装置。
【請求項５】
前記プリチャージ制御回路は、
第二のクロック信号を入力するゲートと、
第一の電位を供給する第一の電源に接続されるソースと、
前記ロジック回路内の少なくとも一つの第一導電型トランジスタのゲートに接続されるドレインと、
を有する第二導電型の第二のトランジスタを有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記プリチャージ制御回路は、さらに、
第一の電位を供給する第一の電源に接続されるソース、及び、前記ロジック回路内の少なくとも一つの第一導電型トランジスタのゲートに接続されるドレインを有する第二導電型の第三のトランジスタと、
前記第二導電型の第三のトランジスタのドレインに接続されるソース、及び、前記第二導電型の第三のトランジスタのゲートに接続されるゲートを有する第一導電型の第一のトランジスタと、
第二のクロック信号を入力するゲート、前記第一導電型の第一のトランジスタのドレインに接続されるソース、及び、第二の電位を供給する第二の電源に接続されるドレインを有する第一導電型の第二のトランジスタと、
を有することを特徴とする請求項５記載の半導体装置。
【請求項７】
第一のクロック信号を入力して、その信号を反転する第一の反転ゲートと、
前記反転ゲートの出力信号を入力し、当該信号を遅延して出力する遅延回路と、
前記遅延回路の出力信号を入力して、その信号を反転する第二の反転ゲートと、
前記第一の反転ゲートの出力信号及び前記第二の反転ゲートの出力信号を入力して、それら信号の否定論理積の信号を第二のクロックとして出力する否定論理積ゲートと、
を有するクロック生成部をさらに有することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ロジック回路に接続される第一導電型の第三のトランジスタをさらに有することを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第二導電型の第一のトランジスタのドレインに接続されるソース、及び、前記プリチャージ制御回路に接続されるゲートを有する第一導電型の第四のトランジスタと、
前記第一導電型の第三のトランジスタのドレインに接続されるソース、及び組合せ回路に接続される第一導電型の第五のトランジスタと、
を有することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ロジック回路は、
前記第一の電位を供給する第一の電源に接続されるソース、前記第一導電型の第四のトランジスタのソースに接続されるゲートを有する第二導電型の第四のトランジスタと、
前記第二導電型の第四のトランジスタのドレインに接続されるソース、前記第二導電型の第四のトランジスタのゲートに接続されるゲート、及び前記第二の電位を供給する第二の電源に接続されるドレインを有する第一導電型の第五のトランジスタと、
を有することを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、チャージシェアによる半導体装置の誤動作を回避する技術に関する。
【０００２】
【従来の技術】
図９は、従来の半導体装置を示す回路図である。この半導体装置では、電源電位に接続されたＰＭＯＳトランジスタ１０３と、接地電位に接続されたＮＭＯＳトランジスタ１０５とを有し、これらのゲートは図示しないクロック発生器に接続されている。このクロック発生器はクロック信号ＣＬＫを発生し、これらトランジスタのゲートに入力する。ＰＭＯＳトランジスタ１０３及びＮＭＯＳトランジスタ１０５の間には、ＮＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０８とが直列に接続されている。このトランジスタの構成はダイナミック回路と呼ばれる。このＰＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０７との間には配線１０９が接続され、この配線１０９にはロジック回路３０２及び反転回路１１０が接続されている。ＮＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８のゲート入力により、配線１０９に対してＰＭＯＳトランジスタ１０３にてプリチャージ（充電）、ＮＭＯＳトランジスタ１０５にてデイスチャージ（放電）を行い、反転回路１１０は動作する。
【０００３】
しかし、このダイナミック回路には以下の問題点がある。すなわち、ＮＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８のゲート入力の信号の組合せによっては配線１０９に充電された電荷がＮＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８の間のノード３０３に移動してしまう。これによって、配線１０９の電位が下がってしまうため、反転回路１１０の誤動作の可能性が生じた。この現象をチャージシェアという。
【０００４】
そこで、従来から、ノード３０３には配線１０９と同様にＰＭＯＳトランジスタ３０１を設けてプリチャージを行うことにより、ノード３０３の電位を配線１０９の電位と略同等にすることで、配線１０９の電位が下がることを防止していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置においては、ＰＭＯＳトランジスタ３０１を接続してノード３０３をプリチャージするため、ＰＭＯＳトランジスタ３０１が追加されることによりダイナミックノード全体の容量が増加する。そのため、ダイナミック回路の速度が低下するという問題点があった。
【０００６】
本発明は上記問題点に鑑みてなされたものであり、その目的とするところは、プリチャージ用のＰＭＯＳトランジスタを追加することなくチャージシェア対策を施し、さらに、回路全体の高速化を図ることが出来る半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本願発明の一態様によれば、第一導電型のトランジスタを有するロジック回路と、第一の電位を所定のタイミングにて前記ロジック回路に供給する第二導電型の第一のトランジスタと、前記所定のタイミングにて前記ロジック回路に第１の電位を供給する際に、前記ロジック回路内の少なくとも１つの第１導電型トランジスタをオン状態にし、前記少なくとも一つの第一導電型トランジスタに接続される中間ノードをプリチャージするプリチャージ制御回路と、を有することを特徴とする半導体装置が提供される。
【０００８】
【発明の実施の形態】
本発明に係る半導体装置の実施形態について、図面を参照しながら詳細に説明する。
【０００９】
図１は、本発明に係る半導体装置の実施形態を示すブロック図である。この半導体装置は、プリチャージ制御回路１０１と、このプリチャージ制御回路１０１に配線１０２で接続されるＮＭＯＳロジック回路１０４と、このＮＭＯＳロジック回路１０４に接続されるＰＭＯＳトランジスタ１０３と、を有する。更に、本実施形態の半導体装置では、ＮＭＯＳロジック回路１０４に接続されるＮＭＯＳトランジスタ１０５と、プリチャージ制御回路１０１にクロックを供給するクロック発生部１０６とを有する。これら、ＮＭＯＳロジック回路１０４、ＰＭＯＳトランジスタ１０３、及びＮＭＯＳトランジスタ１０５にてダイナミック回路を構成する。
【００１０】
ここで、ＮＭＯＳロジック回路１０４はＮＭＯＳトランジスタを有し、所定の機能が実現された回路である。本実施形態では、ＰＭＯＳトランジスタ１０３が接続される。ＰＭＯＳトランジスタ１０３は、電源電位に接続され、そのゲートにはクロック信号ＣＬＫが入力される。従って、ＰＭＯＳトランジスタ１０３はクロック信号ＣＬＫに従って、電源電位をＮＭＯＳトランジスタ１０４に供給する。ＮＭＯＳトランジスタ１０５はＮＭＯＳロジック回路１０４及び、接地電位に接続され、そのゲートにはクロック信号ＣＬＫが入力される。従って、ＮＭＯＳトランジスタ１０５は、クロック信号ＣＬＫに従って動作する。特に、ＮＭＯＳトランジスタ１０５は、ＰＭＯＳトランジスタ１０３からＮＭＯＳロジック回路１０４に供給される電流の貫通を防止する機能を有する。従って、電流の貫通を考慮しないで良い場合には、ＮＭＯＳトランジスタ１０５を設けなくても実施は可能である。
【００１１】
次に、プリチャージ制御回路１０１について説明する。このプリチャージ制御回路１０１は、所定のタイミングにてＮＭＯＳロジック回路１０４に電位を供給する際に、ＮＭＯＳロジック回路１０４内の少なくとも一つの第一導電型トランジスタをオン状態にし、少なくとも一つの第一導電型トランジスタに接続される中間ノードをプリチャージする機能を有する。本実施形態のプリチャージ制御回路１０１は配線１０２を通じてＮＭＯＳロジック回路１０４に接続される。プリチャージ制御回路１０１は、ＮＭＯＳロジック回路１０４内のチャージシェアにより電荷が移動するノードに対して、そのノードに接続されるＮＭＯＳトランジスタをオン状態にして、ＰＭＯＳトランジスタ１０３のプリチャージ時に当該ノードも一緒にプリチャージする。ここで、本実施形態では、ＮＭＯＳロジック回路１０４内のＮＭＯＳトランジスタのゲートのオン／オフは、プリチャージ制御回路１０１に配線１０２によってクロック信号ＯＵＴをＮＭＯＳロジック回路１０４に供給することにより動作する。
【００１２】
ここで、このクロック信号ＯＵＴは、プリチャージ制御回路１０１で生成しても良いし、クロック発生部１０６を設けて、所定のクロックを発生するようにし、プリチャージ制御回路１０１に入力するようにしてもよい。従って、このクロック発生部１０６は設けなくても実施は可能である。
【００１３】
図２は、本発明に係る半導体装置の別の実施形態を示すブロック図である。図１はＮＭＯＳロジックを用いたが、本実施形態では、ＰＭＯＳロジック回路２０４が用いられている。この構成の場合には、ＰＭＯＳトランジスタ１０３は、ＮＭＯＳトランジスタ１０５からＰＭＯＳロジック回路２０４に供給される電流の貫通を防止する機能を有する。従って、ＰＭＯＳトランジスタ１０３を設けなくても実施は可能である。また、プリチャージ制御回路２０１は、配線１０２を通じてＰＭＯＳロジック回路２０４に接続される。プリチャージ制御回路２０１は、ＰＭＯＳロジック回路２０４内のチャージシェアにより電荷が移動するノードに対して、そのノードに接続されるＰＭＯＳトランジスタをオン状態にして、ＮＭＯＳトランジスタ１０５のプリチャージ時に当該ノードも一緒にプリチャージする。ここで、本実施形態では、ＰＭＯＳロジック回路２０４内のＰＭＯＳトランジスタのゲートのオン／オフは、プリチャージ制御回路２０１に配線１０２によってクロック信号ＯＵＴをＮＭＯＳロジック回路２０４に供給することにより動作する。
【００１４】
ここで、このクロック信号ＯＵＴは、プリチャージ制御回路２０１で生成しても良いし、クロック発生部２０６を設けて、所定のクロックを発生するようにし、プリチャージ制御回路２０１に入力するようにしてもよい。従って、このクロック発生部２０６は設けなくても実施は可能である。
【００１５】
図３は、本実施形態のＮＭＯＳロジック回路１０４を示す回路図である。このＮＭＯＳロジック回路１０４は、そのゲートが配線１０２に接続されるＮＭＯＳトランジスタ１０７と、このＮＭＯＳトランジスタ１０７に直列に接続され、そのゲートは図示しない組合せ回路に接続されたＮＭＯＳトランジスタ１０８と、を有する。また、本実施形態では、ＮＭＯＳトランジスタ１０７のソースに接続された配線１０９に接続された反転回路１１０を有する。ここで、プリチャージ用のＰＭＯＳトランジスタ１０３はクロック信号ＣＬＫの入力により、オン／オフ動作を行い、オン動作の時に電源電位を供給して配線１０９に電荷をチャージする。そのチャージの際にＮＭＯＳトランジスタ１０７のゲートをオンにしてＮＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０８の間のノード３０４も同時にチャージするようにする。これにより、配線１０９の電位とノード３０４の電位は略等しくなる。このようにすることで、ＮＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８のゲート入力の信号の組合せによっては配線１０９に充電された電荷がＮＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８の間のノード３０３に移動してしまう事態を回避することができる。
【００１６】
ここで、上記実施形態では、配線１０９の電位とノード３０４の電位は略等しくしたが、これに限られず、少なくとも、チャージシェアによって配線１０９の電位が低下して、反転回路１１０が誤動作をおこさないような範囲で行えば良い。このチャージ量は、クロック信号ＯＵＴにて制御が可能である。
【００１７】
図４は、ＮＭＯＳロジック回路１０４の他の実施形態を示す回路図である。この実施形態においては、図示の如く、ＮＭＯＳトランジスタ１０７、１１１、及び１０８が設けられている。ＮＭＯＳトランジスタ１０７、及びＮＭＯＳトランジスタ１１１のゲートには、プリチャージ制御回路１０１ａ及び１０１ｂをそれぞれ接続される。プリチャージ用のＰＭＯＳトランジスタ１０３のチャージの際にＮＭＯＳトランジスタ１０７のゲートをオンにしてＮＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１１１との間のノード３０５及びＮＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１０８との間のノードノード３０６も同時にチャージするようにする。これにより、ノード３０５及び３０６にはある程度充電される。このようにすることで、ＮＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８のゲート入力の信号の組合せによっては配線１０９に充電された電荷がＮＭＯＳトランジスタ１０７及びＮＭＯＳトランジスタ１０８の間のノード３０５，３０６に移動してしまう事態を回避することができる。
【００１８】
図５は、本実施形態のプリチャージ制御回路１０１を示す回路図である。このプリチャージ制御回路１０１は、ロジック回路のプリチャージの時期に所定のノードにもチャージを行うようにロジック回路内のトランジスタのゲートをオンにする。これには、所定のタイミングでロジック回路内のトランジスタのゲートをオンにするような信号を供給する。本実施形態のプリチャージ制御回路１０１は、ソースが電源電位に接続され、ゲートにクロック信号ＣＬＫ２が入力され、ドレインが配線１０２に接続されたＰＭＯＳトランジスタ１１５を有する。このＰＭＯＳトランジスタ１１５により電源電位をクロック信号ＣＬＫ２のタイミングで配線１０２に供給することができる。更に、本実施形態のプリチャージ制御回路１０１は、ソースが電源電位に接続され、ドレインが配線１０２に接続されたＰＭＯＳトランジスタ１１２と、ドレインがＰＭＯＳトランジスタ１１２のドレインに接続され、ゲートがＰＭＯＳトランジスタ１１２のゲートに接続されるＮＭＯＳトランジスタ１１３と、ドレインがＮＭＯＳトランジスタ１１３のソースに接続され、ソースが接地電位に接続され、ゲートにはクロック信号ＣＬＫ２が入力されるＮＭＯＳトランジスタ１１４と、を有する。これらトランジスタ１１２，１１３，及び１１４にてインバータ回路を構成する。本実施形態の如く、論理を合わせるために他の回路を含めるようにしても良い。
【００１９】
図６は、本実施形態のクロック発生部１０６を示した回路図である。このクロック発生部１０６は、入力した信号を反転して出力するＩＮＶゲート２０７と、このＩＮＶゲート２０７の出力信号を入力して、入力信号を遅延して出力する遅延回路２０８と、遅延回路２０８の出力信号を入力し、信号を反転して出力するＩＮＶゲート２０９と、ＩＮＶゲート２０７及びＩＮＶゲート２０９の出力信号を入力し、これら入力信号の否定論理積を出力するＮＡＮＤゲート２１０と、を有する。このクロック発生部１０６はクロックＣＬＫを入力してクロック信号ＣＬＫ２を出力することが出来る。ここで、クロックＣＬＫ２のロウ（Ｌｏｗ）期間の長さを調整すれば、信号ＯＵＴのハイ（Ｈｉｇｈ）の期間を調整できる。従って、遅延回路２０８の遅延の度合いを調整することで、信号ＯＵＴのハイの期間を調整することができる。この遅延回路２０８としては信号を反転するインバーターを複数チェーン状に接続して、信号の出力を遅延させるインバーターチェーン等を用いることができる。
【００２０】
図７は、本実施形態に係る半導体装置の動作を説明するためのタイミングチャートである。上から下に向かって、クロック信号ＣＬＫ、クロック信号ＣＬＫ２、及び、信号ＯＵＴタイミングチャートである。クロック信号ＣＬＫは、ＰＭＯＳトランジスタ１０３、ＮＭＯＳトランジスタ１０５等に入力されるクロック信号であり、クロック信号ＣＬＫがロウの時には、ＰＭＯＳトランジスタ１０３がオン状態になり、ＮＭＯＳロジック回路にプリチャージを行う。また、ハイの時にはエバリュエート（Ｅｖａｌｕａｔｅ）の期間である。ここで、このタイミングチャートでは、クロック信号ＣＬＫがハイの状態（状態Ｉ）からロウに遷移した際に、クロック信号ＣＬＫ２はハイからロウに遷移する（状態ＩＩ）。この状態ＩＩにおいて、クロック信号ＣＬＫはロウになることで、図５のＰＭＯＳトランジスタ１１２がオン状態になる。また、クロック信号ＣＬＫ２がロウになることで、ＰＭＯＳトランジスタ１１５はオン状態になる。従って、配線１０２の信号ＯＵＴは一定期間ハイになる（状態ＩＩ，ＩＩＩ）。これによって、図３に示すＮＭＯＳトランジスタ１０７、図４に示すＮＭＯＳトランジスタ１０７、１０８がオン状態になり、ノード３０４や、図４に示すノード３０５，３０６に充電がされる。その後クロック信号ＣＬＫのプリチャージ期間（ＩＩ，ＩＩＩ，ＩＶ）が終了し、エバリュエート期間（Ｖ）になると、信号ＯＵＴはハイ、又はロウのいずれかの状態を取る。
【００２１】
ここで、信号ＯＵＴのハイの期間は、上記ノードにチャージを行う事ができればよいという点で、少なくともクロック信号ＣＬＫのロウの一部の期間であれば良い。従って、信号ＯＵＴのオン状態はクロック信号のロウの直後でなくてもよい。また、信号ＯＵＴのハイの期間の長さによって上記ノードに充電される量が決まる。即ち、信号ＯＵＴのハイの期間が長ければ、ＮＭＯＳトランジスタ１０７のゲートのオンの状態が長くなり、その分チャージ時間が長くなる。これによって、ノード３０４にチャージされる電荷の量は大きくなる。一方、信号ＯＵＴのハイの期間が短ければ、ＮＭＯＳトランジスタ１０７のゲートのオンの状態が短くなるので、その分チャージ時間が短くなる。これによって、ノード３０４にチャージされる電荷の量は少なくなる。ここで、回路の高速化の観点からすると、電荷が少ない方が良い事から信号ＯＵＴのハイの期間は短い方がよい。しかしながら、あまりに短い場合には、チャージシェアによって、回路（例えば、回路１１０）の誤動作を生じる可能性もある。従って、回路の誤動作が生じない程度にノードに電荷を充電する期間は短い方がよい。以上のような点を考慮しながら信号ＯＵＴのハイの期間を決定すればよい。
【００２２】
このように、本実施形態では、信号ＯＵＴのハイの期間を制御することでノードのチャージされる量を制御することができる。上述の通り、チャージ量を制御することで、回路全体の高速化を図ることが出来るのである。
【００２３】
図８は、本発明に係る半導体装置の第２の実施形態を示す回路図である。この半導体装置は、大きく分けて、回路１１２、回路１０４、及び組合せ回路１２０を有する。回路１０４は回路１１９及び組合せ回路１２０の出力を入力している。また、回路１１２はＰＭＯＳトランジスタ１１３と、ＮＭＯＳトランジスタ１１４と、ＮＭＯＳトランジスタ１１５と、ＮＭＯＳトランジスタ１１６と、を有するダイナミック回路を備えている。このダイナミック回路の構成は、回路１０４に備わるＰＭＯＳトランジスタ１０３と、ＮＭＯＳトランジスタ１０７と、ＮＭＯＳトランジスタ１０８と、ＮＭＯＳトランジスタ１０５を有するダイナミック回路と同様である。一方、回路１１２にはプリチャージ制御回路１０１を有している。このプリチャージ制御回路１０１は、図５の構成と同様である。また、プリチャージ制御回路１０１は、回路１０４に備わる反転回路１１０の構成に１つのＰＭＯＳトランジスタ１１５と、ＮＭＯＳトランジスタ１１９を付加した構成である。このように、本実施形態のプリチャージ制御回路は既存の回路に一部回路を追加して構成でき、簡易に実施することができる。ここで、組合せ回路１２０からＮＭＯＳトランジスタ１０８を経由して配線１０９への配線がクリティカルパスになる場合には、ＮＭＯＳトランジスタ１０７にチャージシェアの対策を講じることで、回路全体の速度を改善することができる。
【００２４】
このように、本実施形態の半導体装置によれば、従来のプリチャージ用のＰＭＯＳトランジスタが必要なくなり、ダイナミックノード全体の容量が低減することができる。また、回路の速度を高速にすることができる。
【００２５】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、プリチャージ用のＰＭＯＳトランジスタを追加することなくチャージシェア対策を施し、さらに、回路全体の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の実施形態を示すブロック図である。
【図２】本発明に係る半導体装置の別の実施形態を示すブロック図である。
【図３】本実施形態のＮＭＯＳロジック回路１０４を示す回路図である。
【図４】ＮＭＯＳロジック回路１０４の他の実施形態を示す回路図である。
【図５】本実施形態のプリチャージ制御回路１０１を示す回路図である。
【図６】本実施形態のクロック発生部１０６を示した回路図である。
【図７】本実施形態に係る半導体装置の動作を説明するためのタイミングチャートである。
【図８】本発明に係る半導体装置の第２の実施形態を示す回路図である。
【図９】従来の半導体装置を示す回路図である。
【符号の説明】
１０１，１０１ａ，１０１ｂ，２０１  プリチャージ制御回路
１０２  配線
１０３，１１２，１１５  ＰＭＯＳトランジスタ
１０４  ＮＭＯＳロジック回路
１０５，１０７，１０８，１１１，１１３，１１４，１１６，１１７，１１８  ＮＭＯＳトランジスタ
１０６，２０６  クロック発生部
１１０  反転回路
１１２，１１９  回路
１２０  組合せ回路
２０４  ＰＭＯＳロジック回路
２０７，２０９  ＩＮＶゲート
２０８  遅延回路
２１０  ＮＡＮＤ回路
３０４，３０５，３０６  ノード
【図１】
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【図２】
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【図３】
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【図４】
2004289641.tif 000006
【図５】
2004289641.tif 000007
【図６】
2004289641.tif 000008
【図７】
2004289641.tif 000009
【図８】
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【図９】
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