(57)【要約】【課題】高速動作にとって好適であり、かつ、小さい占有面積に形成可能な、次数２以上かつデシメーション因子４以上の超電導単一磁束量子ジンクフィルタを提供すること。【解決手段】タップ付きシフトレジスタと２ビット破壊読み出しカウンタと加算器とからなる第１のジンクフィルタと、非破壊読み出しカウンタを１個以上と破壊読み出しカウンタとからなる第２のジンクフィルタと、から超電導単一磁束量子ジンクフィルタを構成する。【選択図】  図９
2004289529.tif 000002
【特許請求の範囲】
【請求項１】
多段デシメーション型ジンクフィルタの構成を主体として回路を構成した第１のジンクフィルタと、第１のジンクフィルタの出力を受けて動作する多重積分型ジンクフィルタを主体として回路を構成した第２のジンクフィルタから構成されるとともに、第１のジンクフィルタのデシメーション因子を４以下としたことを特徴とする超電導単一磁束量子ジンクフィルタ。
【請求項２】
クロックと該クロックと同じビットレートで伝送するデータ信号が入力するタップ付きシフトレジスタと、該タップ付きシフトレジスタの各タップごとに置かれ、該タップから出力した信号が入力するダウンサンプラと、該ダウンサンプラから出力した信号が入力する加算器と、を含む第１のジンクフィルタと、
該第１のジンクフィルタから出力した信号が入力し、非破壊読み出しを行う非破壊読み出しカウンタを１個以上と、破壊読み出しカウンタと、を含む第２のジンクフィルタと、
から構成されることを特徴とする超電導単一磁束量子ジンクフィルタ。
【請求項３】
クロックと該クロックと同じビットレートで伝送するデータ信号が入力するタップ付きシフトレジスタと、該タップ付きシフトレジスタの各タップごとに置かれ、該タップから出力した信号が入力し、クロック周波数の１／２の周波数で破壊読み出しを行う破壊読み出しカウンタと、該破壊読み出しカウンタから出力した信号が入力し、クロック周波数の１／２の周波数で重み付き加算を行う加算器と、を含む第１のジンクフィルタと、
該第１のジンクフィルタから出力した信号が入力し、クロック周波数の１／２の周波数で非破壊読み出しを行う非破壊読み出しカウンタを１個以上と、クロック周波数を４以上の偶数値で除した周波数で破壊読み出しを行う破壊読み出しカウンタと、を含む第２のジンクフィルタと、
から構成されることを特徴とする超電導単一磁束量子ジンクフィルタ。
【請求項４】
請求項１ないし３のいずれかに記載の超電導単一磁束量子ジンクフィルタにおいて、
上記第１のジンクフィルタの出力信号はビット数２以上の多ビット信号であり、
上記第２のジンクフィルタの構成要素であり、上記第１のジンクフィルタの出力信号が入力する、初段の非破壊読み出しカウンタは、２個以上の非破壊読み出しトグルフリップフロップからなり、
上記第１のジンクフィルタの出力信号の各ビットの信号は、各ビットにそれぞれ対応づけられた上記非破壊読み出しトグルフリップフロップに入力することを特徴とする超電導単一磁束量子ジンクフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超電導単一磁束量子を情報担体としたシグマデルタ型アナログデジタル変換器の構成要素であるジンクフィルタ（ｓｉｎｃ  ｆｉｌｔｅｒ）の構成に関する。
【０００２】
【従来の技術】
超電導単一磁束量子素子回路からなるシグマデルタ型アナログデジタル変換器はシグマデルタ型モジュレータとデシメーションフィルタの一つであるジンクフィルタとから構成される。ジンクフィルタの構成に関しては、非特許文献１において論じられている多重積分型ジンクフィルタ（第１の従来例）の構成、あるいは非特許文献２において論じられている多段デシメーション型ジンクフィルタ（第２の従来例）の構成のものが広く知られている。
【０００３】
【非特許文献１】
ジェイ  シー  リン（Ｊ．Ｃ．Ｌｉｎ）他「デザイン  オブ  ＳＦＱ−カウンティング  アナログ−ツウ−ディジタル  コンバータ（Ｄｅｓｉｇｎ  ｏｆ  ＳＦＱ−Ｃｏｕｎｔｉｎｇ  Ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）」アイ・イー・イー・イー、トランザクションズ  オン  アップライド  スーパーコンダクティビィティ第５巻（１９９５年）第２２５２頁から第２２５９頁（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ａｐｐｌｉｅｄ  Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ  ｖｏｌ．５  （１９９５）  ｐｐ．２２５２−２２５９）
【非特許文献２】
長谷川（Ｈ．  Ｈａｓｅｇａｗａ）他「シングル  フラックス  クオンタム  カウンティング  ジンク  フイルタ  ウイズ  マルティステージ  デシメーション  ストラクチァ（Ｓｉｎｇｌｅ  ｆｌｕｘ  ｑｕａｎｔｕｍ  ｃｏｕｎｔｉｎｇ  ｓｉｎｃ  ｆｉｌｔｅｒ  ｗｉｔｈ  ｍｕｌｔｉｓｔａｇｅ  ｄｅｃｉｍａｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ）」スーパーコンダクタ  サイエンス  アンド  テクノロジ  第１５巻（２００２年）第１６１頁から第１６４頁（Ｓｕｐｅｒｃｏｎｄｕｃｔｏｒ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  ｖｏｌ．１５  （２００２）  ｐｐ．１６１−１６４）
【０００４】
【発明が解決しようとする課題】
第１の従来例の多重積分型ジンクフィルタは、セル面積が小さいという特徴があるものの、動作速度がやや遅いという問題があった。第２の従来例の多段デシメーション型ジンクフィルタは、動作速度が速いという特徴があるものの、セル面積が大きいという問題があった。
【０００５】
高速に動作するジンクフィルタを使用する必要のある場合には、第２の従来例の多段デシメーション型ジンクフィルタを用いざるを得ないが、その際、セル面積が大きいため、チップ製造工程において欠陥が混入する確率が高く、その結果、歩留まりが低いという問題があった。歩留まり向上のためには、同程度の高速動作性能を有しながら、セル面積の小さい超電導単一磁束量子ジンクフィルタを新たに開発する必要がある。
【０００６】
また、セル面積が小さいほど、同じ大きさのウェハから製造できるチップ数は多くなるので、製造効率の向上のためにも、セル面積は小さいほうが望ましい。
【０００７】
従来、デジタルフィルタは、入出力関係式や伝達関数によって回路型式が定まり、その回路型式を実現するように回路が構成された。また、半導体回路からデジタルフィルタを作製する際には、カスケード型等、異なる回路型式を組み合わせる試みもなされてきた。
【０００８】
一方、超電導単一磁束量子素子回路は、半導体回路とは論理の表し方が異なる。すなわち、半導体回路は電圧レベルの高低で論理の１、０を表わすが、超電導単一磁束量子素子回路は単一磁束量子パルスの有無により論理の１、０を表わす。従って、超電導単一磁束量子素子回路を用いて、デジタルフィルタの一つであるジンクフィルタを作製する場合、半導体回路の手法をそのまま用いることはできず、超電導単一磁束量子素子回路特有の性質を考慮して、これに適した独自の回路型式、回路構成を検討しなければならない。
【０００９】
上記第１の従来例または第２の従来例は、超電導単一磁束量子素子回路特有の性質を考慮して、これに適した入出力関係式や伝達関数を導き、これに基づき多重積分型または多段デシメーション型という回路型式を定め、その回路型式を実現する回路構成を検討したものである。しかしながら、従来、超電導単一磁束量子素子回路からなるジンクフィルタでは、上記第１の従来例または第２の従来例のように一つの回路型式を用いて、その性能向上を図る検討がなされるのみで、異なる種類の回路型式を組み合わせる試みはなされていない。すなわち、従来、異なる種類の回路型式を組み合わせて、ジンクフィルタ全体として、高速化やセル面積の低減化を実現できる好適な回路型式の組み合わせについては検討がなされていない。半導体回路からなるデジタルフィルタでは、上記の通りカスケード型等、異なる回路型式を組み合わせる試みはなされてきたが、超電導単一磁束量子素子回路は、半導体回路とは論理の表し方が異なるので、半導体回路の手法をそのまま用いることはできない。
【００１０】
【課題を解決するための手段】
本発明は実質的に十分な高速動作が実現でき、かつ、小さい面積に形成可能な、次数２以上かつデシメーション因子４以上の超電導単一磁束量子ジンクフィルタを提供することを目的とし、種々の回路型式について、それぞれの動作速度、セル面積、入力信号のビット数等の諸性能を考慮し、異なる種類の回路型式を組み合わせることにより実現する。より具体的には、第２の従来例の多段デシメーション型ジンクフィルタよりも若干劣るものの同程度の動作速度で、第２の従来例の多段デシメーション型ジンクフィルタよりも十分小さいセル面積で実現可能な超電導単一磁束量子ジンクフィルタを提供する。
【００１１】
上記目的を達成するために、本発明では、高速動作が必要なデータ信号の入力段では第２の従来例の多段デシメーション型ジンクフィルタの構成を主体として回路を構成した第１のジンクフィルタとし、第１のジンクフィルタの出力を受けて動作するフィルタの出力段では、動作速度がやや遅い多重積分型ジンクフィルタを主体として回路を構成した第２のジンクフィルタとしたカスケード構造により、高速動作と小面積を同時に実現する。
【００１２】
【発明の実施の形態】
以下、本発明の内容を詳細に説明するが、まず、ジンクフィルタの信号処理の概要を説明をする。
【００１３】
ジンクフィルタは、入力信号列ｘｎに対して、式（１）で示す信号列を出力するものである。
【００１４】
【数１】
2004289529.tif 000003
ここで、ｋはジンクフィルタの次数であり、式（１）における和の数、すなわちサメイションの数に一致する。Ｎはデシメーション因子であり、入力信号がビットレートｆｃの時、出力信号のビットレートはｆｃ／Ｎとなり、入力信号の１／Ｎに減じられることになる。
【００１５】
ジンクフィルタの回路型式は式（１）の入出力関係式の他、伝達関数によっても記述できる。次数ｋ、デシメーション因子Ｎのジンクフィルタの伝達関数Ｈ（ｚ）は、入出力関係式（１）に対応して、次式（２）−（４）と表される。
【００１６】
【数２】
2004289529.tif 000004
ここで、ａｉは次数ｋ、デシメーション因子Ｎによって定まる数係数である。
【００１７】
ジンクフィルタ等のデジタルフィルタは、式（１）の入出力関係式や式（２）乃至（４）の伝達関数によって回路型式が定まり、その回路型式を実現するように回路が構成される。例えば式（４）の伝達関数で記述される回路型式を選択した時、ジンクフィルタ回路は、ｋ（Ｎ−１）個の遅延器ｚ−１と、ａｉを数係数とする積和演算を行なう加算器とから構成されることになる。
【００１８】
次数ｋ＝１のジンクフィルタは、式（１）を整理して、入出力関係式（５）で表される。
【００１９】
【数３】
2004289529.tif 000005
ｘｉの数係数が全て１、すなわち重み付け因子が全て１であり、また、周波数ｆｃ／Ｎでダウンサンプリングを行うのであるから、超電導単一磁束量子素子回路を用いてジンクフィルタを作製する場合には、各周期Ｎ／ｆｃにおいて、入力した単一磁束量子パルス数を計数し、計数値を出力後は０値へリセットすれば、ｋ＝１のジンクフィルタ動作が実行されることになる。従って、周波数ｆｃ／Ｎで破壊読み出しを行う破壊読み出し（ｄｅｓｔｒｕｃｔｉｖｅ  ｒｅａｄｏｕｔ：ＤＲＯ）カウンタだけで構成でき、高速で動作するジンクフィルタを小さいセル面積で形成できることになる。
【００２０】
次数ｋ＝２以上のジンクフィルタは、式（１）において、ｘｉ（ｋ）にかかる数係数が１以外の数値を含む、すなわち重み付け因子が１以外の数値を含むため、破壊読み出しカウンタだけでは構成できず、回路構成はより複雑となる。上記、第１の従来例は、ｋ−１個の非破壊読み出し（ｎｏｎ−ｄｅｓｔｒｕｃｔｉｖｅ  ｒｅａｄｏｕｔ：ＮＤＲＯ）カウンタと１個の破壊読み出しカウンタとから構成した多重積分型ジンクフィルタの例である。この例は、次数ｋ＝２であるが、式（１）を変形して、入出力関係式（６）、（７）を得、式（７）により回路型式を記述する。
【００２１】
【数４】
2004289529.tif 000006
ここで、式（７）の演算は、ｋ−１＝１個の非破壊読み出しカウンタと１個の破壊読み出しカウンタとによって実行される。ジンクフィルタ演算を完了するためには、式（６）の演算を実行する差分器が必要であるが、これは十分遅い周波数で動作させれば良いので、別途に実行させれば良い。
【００２２】
この従来例のように、ｋ−１個の非破壊読み出しカウンタと１個の破壊読み出しカウンタとから構成した多重積分型ジンクフィルタは、要素回路がカウンタのみであるため、セル面積が小さいという特徴がある。しかし、デシメーション因子Ｎの増大と共に動作速度が遅くなるという欠点を有する。また、この第１の従来例は、１ビットの入力信号を用いており、入力信号が多ビットの場合の有用性については記述されていない。
【００２３】
上記、第２の従来例は、次数ｋ＝３、デシメーション因子Ｎ＝２Ｍの多段デシメーション型ジンクフィルタの例である。ここで、Ｍは以下に示すようにデシメーションの段数に一致する。次数ｋ＝３、デシメーション因子Ｎ＝２Ｍのジンクフィルタの伝達関数Ｈ（ｚ）は、入出力関係式（１）より、次式（８）−（１０）となる。
【００２４】
【数５】
2004289529.tif 000007
ここで、式（１０）より、次数ｋ＝３、デシメーション因子Ｎ＝２Ｍのジンクフィルタは、次数ｋ＝３、デシメーション因子Ｎ＝２のジンクフィルタをＭ段縦続接続し、多段にデシメーションを行うことにより実現できることになる。
【００２５】
第２の従来例では、この回路型式の構成要素である次数ｋ＝３、デシメーション因子Ｎ＝２のジンクフィルタを検討している。次数ｋ＝３、デシメーション因子Ｎ＝２のジンクフィルタの伝達関数Ｈ（ｚ）は、式（１０）より式（１１）となる。
【００２６】
【数６】
2004289529.tif 000008
図１に第２の従来例のｋ＝３、Ｎ＝１６の多段デシメーション型ジンクフィルタの一例のブロック図を示す。ｋ＝３、Ｎ＝２ジンクフィルタの回路セルを４段縦続接続した構成である。各段で因子２のダウンサンプリングを行うため、或る段のｋ＝３、Ｎ＝２ジンクフィルタの回路セルの動作クロック周波数ｆｃは前段の１／２である。従って、初段が最も高速に動作することになり、初段を高速に動作できれば、ジンクフィルタ全体として高速動作を実現できることになる。図１に於いて、Ｎ＝４、Ｎ＝８およびＮ＝１６の２段目から３段目のジンクフィルタの各回路セルの出力は、式（１１）から分かるように、重み付き加算を行うことになるが、図１では、この重み付き加算を行う合流バッファを簡単のために大きな黒丸で示した。重み付き加算を行う合流バッファは、一例を後述する。
【００２７】
図２に、図１に示す多段デシメーション型ジンクフィルタを構成するｋ＝３、Ｎ＝２の回路セルの一例のブロック図を示す。式（１１）に基づき、タップ付きシフトレジスタ１１と、シフトレジスタ１１の各タップごとに置いた２ビットの破壊読み出しカウンタ１２−１４と、さらに、この破壊読み出しカウンタ１２−１４の出力信号に対し、図１と同様黒丸で示す重み付き加算を行う合流バッファと４ビットの破壊読み出しカウンタ１５とからｋ＝３、Ｎ＝２のジンクフィルタを構成している。タップ付きシフトレジスタ１１の構成要素である１ビットシフトレジスタの一例は後述する。なお、図２において白抜きの大きい丸で示すのは信号のスプリッタである。スプリッタの一例は後述する。タップ付きシフトレジスタ１１にリード線１６を通して入力されるデータの周波数はｆｃであり、リード線１７を通して入力されるクロック周波数もｆｃである。破壊読み出しカウンタ１２−１４の構成要素であるＤＲＯＴＦＦのリード線１８を通して入力されるクロック周波数はｆｃ／２である。破壊読み出しカウンタ１５の構成要素であるＤＲＯＴＦＦのリード線１９を通して入力されるクロック周波数もｆｃ／２である。破壊読み出しカウンタの構成要素であるＤＲＯＴＦＦの一例は後述する。
【００２８】
この第２の従来例は、高速で動作するという特徴があるものの、同様の回路型式を用いて、より大きなデシメーション因子Ｎ＝２Ｍのジンクフィルタを作製した場合、図１に示すように、このｋ＝３、Ｎ＝２ジンクフィルタ回路セルをＭ段縦続接続すると共に、さらに、この回路型式では多ビット入力は行えないので、各段において、各ビットごとに、このｋ＝３、Ｎ＝２ジンクフィルタの回路セルを配置しなければならず、従って、占有面積が大きくなるという欠点を有する。
【００２９】
実際、計算機シミュレーションにより評価した結果、ジョセフソン接合の臨界電流密度が２５００Ａ／ｃｍ２の時、この第２の従来例の回路構成のｋ＝３、Ｎ＝２ジンクフィルタはクロック周波数ｆｃ＝１８ＧＨｚまで動作した。また、このｋ＝３、Ｎ＝２ジンクフィルタのセル面積は２×２ｍｍ２程度であるが、同様の回路型式を用いて、より大きなデシメーション因子Ｎのジンクフィルタ、例えば図１のｋ＝３、Ｎ＝１６ジンクフィルタを設計した場合、セル面積は８×１２ｍｍ２程度と大きくなる。
【００３０】
したがって、高速で動作することが要求されるデータ信号の入力段では第２の従来例の多段デシメーション型ジンクフィルタの構成を主体として回路を構成するものとして、高速動作を実現し、第１のジンクフィルタの出力を受けて動作する動作速度の遅いフィルタの出力段では、多重積分型ジンクフィルタを主体として回路を構成した第２のジンクフィルタとしたカスケード構造により、高速動作と小面積を同時に実現する。
【００３１】
以下、本発明を実施例を用いて説明するが、その前に、要素回路としての３ビットシフトレジスタ１１の構成要素である１ビットシフトレジスタ（遅延器）、スプリッタ、重み付き加算を行う合流バッファ、破壊読み出しカウンタの構成要素である破壊読み出しトグルフリップフロップ（ｄｅｓｔｒｕｃｔｉｖｅ  ｒｅａｄｏｕｔ  ｔｏｇｇｌｅ  ｆｌｉｐ−ｆｌｏｐ：ＤＲＯＴＦＦ）、本発明の実施例で必要となる非破壊読み出しカウンタの構成要素である非破壊読み出しトグルフリップフロップ（ｎｏｎ−ｄｅｓｔｒｕｃｔｉｖｅ  ｒｅａｄｏｕｔ  ｔｏｇｇｌｅ  ｆｌｉｐ−ｆｌｏｐ：ＮＤＲＯＴＦＦ）および論理積回路（ＡＮＤ）について先に説明する。
【００３２】
図３（ａ）は１ビットシフトレジスタ（遅延器）の等価回路を、図３（ｂ）および（ｃ）はそのシンボルを、それぞれ、示す。図３（ｂ）および（ｃ）は、各入力位置を異にするだけで機能は同じである。代表的に図中の記号に付した参照符号ＪＪはジョセフソン結合を、ＢＳは直流バイアス電流源を、Ｌは超電導配線のインダクタを、ＧＮはグランドを、それぞれ示す。以下、これらの要素回路における参照符号の表示は省略し、同じものは同じ図形で表示する。また、これらの図に示す小さい黒丸は接続を意味するだけであり、図１および図２で述べた重み付き加算を行う合流バッファではない。データ入力はクロック入力に応じて入力側のインダクタＬに取り込まれ、次のクロック入力に応じて出力側のインダクタＬに転送され、次のクロック入力に応じて出力される。すなわち、１クロックだけ遅れて出力される。
【００３３】
図４（ａ）はスプリッタの等価回路を、図４（ｂ）はそのシンボルを、それぞれ、示す。入力信号は出力１と出力２に分流して送出される。
【００３４】
図５（ａ）および（ｂ）は重み付き加算を行う合流バッファの等価回路およびシンボルを示す。合流バッファは、直流バイアス電流源とジョセフソン接合とインダクタから構成される。
【００３５】
図６（ａ）および（ｂ）は破壊読み出しトグルフリップフロップＤＲＯＴＦＦの等価回路およびシンボルを示す。ＤＲＯＴＦＦは入力の一つであるデータ入力が入力する度に、０状態と１状態を繰り返す。すなわちデータ入力についての２分周回路である。１状態においてデータ入力が入力すると、キャリー出力から１が出力する。また、１状態においてクロックパルスが入力すると、読み出し出力から１が出力し、さらに０状態へリセットする。
【００３６】
図７（ａ）および（ｂ）は非破壊読み出しトグルフリップフロップＮＤＲＯＴＦＦの等価回路およびシンボルを示す。ＮＤＲＯＴＦＦは、ＤＲＯＴＦＦの読み出し出力端に直流バイアス電流源が接続され、キャリー出力端が接続されていたジョセフソン結合の直列回路の一方がインダクタに置換されている点を除けばＤＲＯＴＦＦと同じである。したがって、入力の一つであるデータ入力が入力する度に、０状態と１状態を繰り返し、データ入力についての２分周回路である点は同じである。１状態においてデータ入力が入力すると、キャリー出力から１が出力する。また、１状態においてクロックパルスが入力すると、読み出し出力から１が出力する。しかし、０状態へのリセットはなされない。
【００３７】
図８（ａ）および（ｂ）はＡＮＤ回路の等価回路およびシンボルを示す。ＡＮＤ回路は、２つの信号、入力１および入力２が入力した後にクロックが入力し、２入力のＡＮＤの演算結果が出力する。従って、それぞれのＡＮＤ回路の２入力のうち、入力１は信号回路の出力とし、入力２はクロックとすれば、信号回路の出力は、クロックの周期でダウンサンプリングされたものとなる。
【００３８】
以下、図９〜図１５を参照しながら本発明の実施例を詳細に説明する。なお、本発明の実施例に於いても、重み付き加算を行う合流バッファは大きい黒丸で示し、信号のスプリッタは白抜きの大きい丸で示す。
【００３９】
（実施例１）
図９〜図１１は本発明の第１の実施例の構成を示すブロック図であり、図９は全体構成を示すブロック図、図１０は第１のジンクフィルタ１の構成を示すブロック図、図１１は第２のジンクフィルタ２の構成を示すブロック図である。実施例１は、組合せ回路からなる加算器を有するｋ＝３、Ｎ＝２の第１のジンクフィルタ１と、ｋ＝３、Ｎ＝８の第２のジンクフィルタ２とを結合し、高速で動作するｋ＝３、Ｎ＝１６のジンクフィルタを５×５ｍｍ２のチップ上に形成した例である。
【００４０】
図９に示すように、第１のジンクフィルタ１は、タップ付き３ビットシフトレジスタ１１に周波数ｆｃ＝１４ＧＨｚのクロックをリード線１７から入力され、ビットレートがクロック周波数ｆｃと同じ１４Ｇｂｐｓで伝送されているデータがリード線１６から入力される。タップ付き３ビットシフトレジスタ１１の各タップごとに置いた２ビットの破壊読み出しカウンタ１２−１４には、周波数ｆｃ／２＝７ＧＨｚのクロックがリード線１８から入力される。各破壊読み出しカウンタ１２−１４の出力は４つの組み合わせ回路がカスケードに接続された回路２０に導入され、各組み合わせ回路は周波数ｆｃ／２＝７ＧＨｚのクロックがリード線１９から入力される。
【００４１】
第２のジンクフィルタ２は、回路２０の出力信号に対し、２つの１３ビット非破壊読み出しカウンタ２１、２２と１つの１３ビット破壊読み出しカウンタ２３をカスケードに接続して構成される。入力信号は４ビット、出力信号は１３ビットである。各カウンタに入力する信号のビットレートは３つのカウンタともｆｃ／２＝７Ｇｂｐｓである。カウンタ値を読み出すそれぞれのクロックはカウンタ２１にはリード線２４から周波数ｆｃ／２＝７ＧＨｚ、カウンタ２２にはリード線２５から周波数ｆｃ２２＝ｆｃ／２＝７ＧＨｚ、カウンタ２３にはリード線２６から周波数ｆｃ／１６＝０．８７５ＧＨｚである。
【００４２】
図１０に、より詳細に示すように、第１のジンクフィルタ１は、３ビットシフトレジスタ１１の各タップからは、１、ｚ−１、ｚ−２に対応する３つの信号列が出力する。これらの３つの信号列はそれぞれ２ビット破壊読み出しカウンタ１２、１３、１４に入力される。各２ビット破壊読み出しカウンタは、２つの破壊読み出しトグルフリップフロップの直列接続体から構成されている。２ビット破壊読み出しカウンタは、周波数ｆｃ１２＝ｆｃ／２＝７ＧＨｚのクロックで破壊読み出しを行うため、（１＋ｚ−１）の演算と因子２のダウンサンプリングを同時に行うことになる。ｋ＝３、Ｎ＝２のジンクフィルタの伝達関数は、式（１１）に示されるように、Ｈ（ｚ）＝（１＋２ｚ−１＋ｚ−２）・（１＋ｚ−１）と表されるため、１、ｚ−１、ｚ−２に対応する３つの２ビット破壊読み出しカウンタの出力信号列にそれぞれ１、２、１の重みを付けて加算を行えば、所望のｋ＝３、Ｎ＝２のジンクフィルタ演算を行うことになる。
【００４３】
上記第２の従来例では、図２に示すように、この重み付けと加算を合流バッファと破壊読み出しカウンタを用いて行っている。合流バッファと破壊読み出しカウンタを使ったために、セル面積が小さいという長所がある。一方、計算機シミュレーションを用いて、回路動作を検証した結果、合流バッファには２つの入力端子から単一磁束量子（ｓｉｎｇｌｅ  ｆｌｕｘ  ｑｕａｎｔｕｍ：ＳＦＱ）パルスが入力するが、合流バッファを正しく動作させるためには、この２つの入力端子から入力した２つの単一磁束量子パルスの間隔を十分に分離する必要があり、このパルス間隔が加算の動作速度を律速していることが判った。
【００４４】
そこで、実施例１では、合流バッファと破壊読み出しカウンタを用いずに、組合せ回路から重み付き加算を行う加算器１５を構成し、これより、第２の従来例よりも高速で動作する、第１のジンクフィルタを構成した。
【００４５】
すなわち、図１０に示すように、３つの２ビット破壊読み出しカウンタ１２、１３、１４の出力に対し、半加算器（ｈａｌｆ  ａｄｄｅｒ：ＨＡ）、論理和回路（ＯＲ）、遅延器（ｚ−１）を用いて重み付き加算を行う。これらの半加算器、論理和回路は、周波数ｆｃ１３＝ｆｃ／２＝７ＧＨｚのクロック１９が供給され、４段の加算演算により、４クロック周期後に重み付き加算結果を出力する。実施例１では出力信号は４ビットである。各段において、半加算器を用いて適当な２本の信号線に対し加算を行い、加算演算を行わない信号線は遅延器を用いてデータを保持する。各段で逐次に加算演算を行い、その結果を次段に送るという動作を繰り返すことにより、４段の加算演算を必要とし、レイテンシは増大する。しかし、段数が増大してもクロック周波数は低減せず、従って、入力信号に対する演算処理速度も低減しないので、高速のクロック動作で所望の重み付き加算を実現できることになる。
【００４６】
計算機シミュレーションにより評価した結果、ジョセフソン接合の臨界電流密度が２５００Ａ／ｃｍ２の時、図１０に示したｋ＝３、Ｎ＝２の第１のジンクフィルタはクロック周波数ｆｃ＝２５ＧＨｚまで高速に動作した。しかし、セル面積については、実施例１では２ビット破壊読み出しカウンタ、タップ付き３ビットシフトレジスタ、加算器と多くの要素回路を必要とするため、セル面積は２×３ｍｍ２程度であった。図２に示した、合流バッファと破壊読み出しカウンタを用いて重み付き加算を行った上記第２の従来例の場合は、セル面積は２×２ｍｍ２程度であったので、セル面積の面では、やや劣ると言える。
【００４７】
図９において、第２のジンクフィルタ２はｋ＝３、Ｎ＝８のジンクフィルタ動作を行うものである。ｋ＝３、デシメーション因子Ｎのジンクフィルタの入出力関係式は、式（１）を変形することにより式（１２）、（１３）となる。
【００４８】
【数７】
2004289529.tif 000009
図１１に詳細を示す第２のジンクフィルタ２は、式（１３）に基づいて多重積分型ジンクフィルタの回路型式を定めたものであり、２（＝ｋ−１）つの１３ビット非破壊読み出しカウンタ２１、２２と１つの１３ビット破壊読み出しカウンタ２３とから構成される。入力信号は４ビット、出力信号は１３ビットである。各カウンタに入力する信号のビットレートは３つのカウンタともｆｃ／２＝７Ｇｂｐｓである。２つの１３ビット非破壊読み出しカウンタ２１，２２のカウンタ値を読み出すクロックの周波数はリード線２４，２５から与えられ、ともに、周波数ｆｃ／２＝７ＧＨｚである。１３ビット破壊読み出しカウンタのカウンタ値を読み出すクロックの周波数はリード線２６から与えられ周波数ｆｃ／１６＝０．８７５ＧＨｚである。
【００４９】
３つのカウンタ２１−２３はいずれも出力ビット数と同じ数のトグルフリップフロップからなる。すなわち、１３ビット非破壊読み出しカウンタは１３個の非破壊読み出しトグルフリップフロップＮＤＲＯＴＦＦから、１３ビット破壊読み出しカウンタは１３個の破壊読み出しトグルフリップフロップＤＲＯＴＦＦからなる。
【００５０】
図１１において、１つのトグルフリップフロップは１ビットに対応している。ジンクフィルタ動作の際には、カウンタを構成する各トグルフリップフロップにクロックを供給しなければならず、クロックが１ビット目のトグルフリップフロップから１３ビット目のトグルフリップフロップまで伝搬するために要する時間がジンクフィルタ動作の最大クロック周波数を決めることになる。従って、ビット数の増大、すなわちＮの増大と共に、ジンクフィルタ動作の最大クロック周波数は低下することになる。
【００５１】
計算機シミュレーションでは、ジョセフソン接合の臨界電流密度が２５００Ａ／ｃｍ２の時、図１１に示したｋ＝３、Ｎ＝８の第２のジンクフィルタはクロック周波数ｆｃ＝７ＧＨｚまで動作した。また、このｋ＝３、Ｎ＝８ジンクフィルタのセル面積は、４×２ｍｍ２程度であった。
【００５２】
図１１に示した第２のジンクフィルタは入力信号４ビット、出力信号１３ビットのｋ＝３、Ｎ＝８ジンクフィルタであるが、このジンクフィルタは入力信号が１ビットの時、出力信号１３ビットのｋ＝３、Ｎ＝１６のジンクフィルタとしても機能する。従って、この実施例１の場合、入力信号１ビット、出力信号１３ビットのｋ＝３、Ｎ＝１６のジンクフィルタとした場合でも、セル面積は４×２ｍｍ２程度と見積られることになる。
【００５３】
このように、第２のジンクフィルタは、第１のジンクフィルタよりも動作クロック周波数は低い。しかし、第２のジンクフィルタは、Ｎを増大させても、カウンタのビット数が増大するだけ、すなわち、トグルフリップフロップの個数が増大するだけであり、第１のジンクフィルタよりも、セル面積が小さいという長所がある。
【００５４】
そこで、図９に示すように、セル面積は大きいもの高速に動作する第１のジンクフィルタ１を前段に置いて、ｋ＝３、Ｎ＝２ジンクフィルタ動作を行い、信号のビットレートを１／２に低下させた後に、後段に動作速度のやや遅い第２のジンクフィルタ２を置き、ｋ＝３、Ｎ＝８のジンクフィルタ動作を行い、これよりジンクフィルタ全体として、ｋ＝３、Ｎ＝１６のジンクフィルタ動作を実現する。第２のジンクフィルタ２は、多ビット入力が可能なので、後段に置いても、特に障害となることがなく、また、セル面積が小さいので、第１のジンクフィルタ１と第２のジンクフィルタ２を結合しても、１０×１０ｍｍ２程度のチップサイズ上にｋ＝３、Ｎ＝１６ジンクフィルタを形成することができることになる。
【００５５】
実施例１では、１．５マイクロメータの回路レイアウト設計ルールを用いた。同じ設計ルールを用いた場合の、実施例１、第１の従来例の多重積分型ジンクフィルタおよび第２の従来例の多段デシメーション型ジンクフィルタのそれぞれについて、ｋ＝３、Ｎ＝１６のジンクフィルタのセル面積のデシメーション因子Ｎ依存性を図１２に示す。これより、あるデシメーション因子Ｎについて、実施例１のジンクフィルタのセル面積は、第１の従来例の多重積分型ジンクフィルタよりも若干大きいが、第２の従来例の多段デシメーション型ジンクフィルタよりも十分小さいことがわかる。計算機シミュレーション等から見積った動作クロック周波数は、例えばＮ＝１６の場合、第２の従来例、実施例１、第１の従来例の順に、１８ＧＨｚ、１４ＧＨｚ、７ＧＨｚである。これより実施例１のジンクフィルタは、第１の従来例よりも若干大きいセル面積ではあるが、第１の従来例よりも十分速い動作性能であり、また、第２の従来例よりも若干遅い動作性能ではあるが、第２の従来例よりも十分小さいセル面積で作製できることになる。
【００５６】
さらに、第２のジンクフィルタの回路構成は、次数ｋ及び出力ビットにのみ依存し、入力信号のビット数に依存せず、多ビットの入力信号を用いる時に有利であるという特徴を有する。すなわち、実施例１の場合、図１０に示すように、第１のジンクフィルタは、１ビットの入力信号に対してｋ＝３、Ｎ＝２のジンクフィルタ演算を行うものであるが、これを多ビットの入力信号に対してｋ＝３、Ｎ＝２のジンクフィルタ演算を行うことを考えたときには、図１０の第１のジンクフィルタの回路構成を各ビットに対応づける必要があり、そのビット数と同じ数だけ第１のジンクフィルタの回路構成を配置しなければならない。これは、図１に示す従来例と同じであり、入力信号のビット数の増大と共に、回路規模は増大し、セル面積も増大する。これに対し、図１１に示す第２のジンクフィルタの場合、第２のジンクフィルタは複数段の非破壊読み出しカウンタと１段の破壊読み出しカウンタとからなり、各カウンタはビット数と同じ数のトグルフリップフロップからなるが、第２のジンクフィルタへの入力信号が１ビットの時は、この１ビットの入力信号は、初段の非破壊読み出しカウンタの中の最下位ビットに対応する非破壊読み出しトグルフリップフロップに入力すればよく、入力信号が多ビットの時は、各ビットの信号を、各ビットに対応した非破壊読み出しトグルフリップフロップに入力すればよい。従って、第２のジンクフィルタは、入力信号のビット数が増大しても、回路規模は変わらず、セル面積も変わらないという特徴を有する。
【００５７】
（実施例２）
尚、実施例１では、第１のジンクフィルタ１として図１０に示すｋ＝３、Ｎ＝２のジンクフィルタを用い、これと図１１に示すｋ＝３、Ｎ＝８の第２のジンクフィルタ２を結合させることにより、図９に示すような高速で動作し、セル面積の小さいｋ＝３、Ｎ＝１６のジンクフィルタを実現したが、第１のジンクフィルタ１として、図２に示す第２の従来例のｋ＝３、Ｎ＝２のジンクフィルタを用い、これと実施例１の第２のジンクフィルタ２を結合させ、図１３に示すようなｋ＝３、Ｎ＝１６のジンクフィルタを作製しても同様の効果が得られる。この例では、第１のジンクフィルタ１が合流バッファを持つことになるから、前述した、２つの入力端子から入力した２つの単一磁束量子パルスの間隔を十分に分離する必要がある。したがって、第１のジンクフイルタ１のクロック周波数の上限は１８ＧＨｚとなり、実施例１よりも低下する。しかし、ｋ＝３，Ｎ＝１６のジンク回路全体の動作速度は、実施例１の図９、実施例２の図１３ともに、第２のジンクフイルタが制限しているので、図２のジンクフイルタを用いることにより、回路全体の速度が低下することはない。
【００５８】
（実施例３）
実施例１では、第１のジンクフィルタ１としてｋ＝３、Ｎ＝２のジンクフィルタを用い、その構成要素であるタップ付きシフトレジスタ１１は３段のシフトレジスタとし、ダウンサンプラとして２ビット破壊読み出しカウンタ１２−１４を用いた。実施例３では、図１４に示すように、タップ付きシフトレジスタ１１は４段のシフトレジスタとし、ダウンサンプラは２ビット破壊読み出しカウンタ１２−１４に代えて、論理積回路（ＡＮＤ）１１０を用いて第１のジンクフィルタ１を構成して実施例１と同様の効果を得た例である。ｋ＝３、Ｎ＝２のジンクフィルタの伝達関数は、式（１４）と表される。
【００５９】
【数８】
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まず、シフトレジスタを用いて、１、ｚ−１、ｚ−２、ｚ−３に対応する４つの信号列を生成する。これら４つの信号列のビットレートはクロック周波数ｆｃに等しい。２入力の論理積回路を用い、論理積の第１の入力に、この１、ｚ−１、ｚ−２、ｚ−３に対応する４つの信号を入力し、論理積の第２の入力に周波数ｆｃ／２のクロックを入力し、さらに、周波数ｆｃのクロック信号を論理積回路に入力する。これより論理積回路は、第１の入力の信号をビットレートｆｃ／２で間引いて出力することになり、因子２のダウンサンプリングを実行することになる。次に、４つの論理積回路から出力した４つ信号列に対し、それぞれ１、３、３、１の重みを付けて加算を行う。重み付き加算は図９の加算器１５と同様にして実行できる。図９の加算器１５では４段の加算演算により、重みを付き加算を行ったが、この場合は、出力の信号や重み付けの係数が異なるため、図１４に示すように、５段の加算演算により所望の１、３、３、１の重み付き加算を実行でき、これよりｋ＝３、Ｎ＝２のジンクフィルタ演算を実行できることになる。
【００６０】
（実施例４）
実施例１では、ｋ＝３、Ｎ＝２の第１のジンクフィルタ１と、ｋ＝３、Ｎ＝８の第２のジンクフィルタ２とを結合し、ｋ＝３、Ｎ＝１６のジンクフィルタを形成した。実施例４では、図１５に示すように、ｋ＝３、Ｎ＝４の第１のジンクフィルタ１と、ｋ＝３、Ｎ＝４の第２のジンクフィルタ２とを結合しても同様の効果が得られ、高速で動作するｋ＝３、Ｎ＝１６のジンクフィルタを形成することができる。この場合、ｋ＝３、Ｎ＝４の第１のジンクフィルタ１は、ｋ＝３、Ｎ＝２のジンクフィルタを２段縦続接続した構成であり、第１のジンクフィルタ１のセル面積は本実施例よりも増大する。しかし、第１のジンクフィルタ１から出力する信号のビットレートは、実施例１の１／２である。従って、第２のジンクフィルタの動作速度は実施例１の１／２となり、実施例４の第２のジンクフィルタ２に要求される動作速度が緩和されるという効果がある。
【００６１】
【発明の効果】
セル面積は大きいが、高速動作の可能な第１のジンクフィルタを前段に配置し、動作速度は遅いがセル面積の小さい第２のジンクフィルタを後段に配置することにより、トータルとして、１０×１０ｍｍ２程度の大きさのチップ上に次数２以上かつデシメーション因子４以上の超電導単一磁束量子ジンクフィルタを実現することができる。
【図面の簡単な説明】
【図１】第２の従来例のｋ＝３、Ｎ＝１６の多段デシメーション型ジンクフィルタの一例のブロック構成を示す図。
【図２】図１に示す多段デシメーション型ジンクフィルタを構成するｋ＝３、Ｎ＝２の回路セルの一例のブロック構成を示す図。
【図３】（ａ）および（ｂ）（ｃ）は、１ビットシフトレジスタ（遅延器）の等価回路およびそのシンボルを、それぞれ、示す図。
【図４】（ａ）および（ｂ）はスプリッタの等価回路およびそのシンボルを、それぞれ、示す図。
【図５】（ａ）および（ｂ）は重み付き加算を行う合流バッファの等価回路およびシンボルを示す図。
【図６】（ａ）および（ｂ）は破壊読み出しトグルフリップフロップＤＲＯＴＦＦの等価回路およびシンボルを示す図。
【図７】（ａ）および（ｂ）は非破壊読み出しトグルフリップフロップＮＤＲＯＴＦＦの等価回路およびシンボルを示す図。
【図８】（ａ）および（ｂ）は論理積ＡＮＤ回路ＡＮＤの等価回路およびシンボルを示す図。
【図９】本発明の第１の実施例の全体構成を示すブロック図。
【図１０】図９の第１のジンクフィルタ１の構成を示すブロック図。
【図１１】図９の第２のジンクフィルタ２の構成を示すブロック図。
【図１２】ｋ＝３、Ｎ＝１６のジンクフィルタの各種の構成について、セル面積のデシメーション因子Ｎ依存性を示す図。
【図１３】本発明の第２の実施例の全体構成を示すブロック図。
【図１４】本発明の第３の実施例の第１のジンクフィルタ１の構成を示すブロック図。
【図１５】本発明の第４の実施例の第１のジンクフィルタ１の構成を示すブロック図。
【符号の説明】
１…第１のジンクフィルタ、２…第２のジンクフィルタ、１１…３ビットシフトレジスタ、１２、１３、１４…２ビット破壊読み出しカウンタ、１５…加算器、１６…データ、１７、１８、１９…クロック、１１０…ダウンサンプラ、２１、２２…１３ビット非破壊読み出しカウンタ、２３…１３ビット破壊読み出しカウンタ、２４、２５、２６…クロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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