(57)【要約】【課題】拡散層領域の周りにホットホールによる電荷蓄積領域を配置した構造の半導体メモリにおいて、配線抵抗の低減によるホットホールの増大と、ジャンクションリークの低減を同時に達成し、電荷蓄積能力を向上する。【解決手段】ソース・ドレイン領域（拡散層領域）４の上にポリシリコンプラグ２１を形成し、その上部をサリサイド部１１とした構造により、配線抵抗を低減して電荷蓄積領域におけるホットホールの増大を促し、同時にシリコン層３の上に直接サリサイド部を設けないことにより、欠陥を防止し、ソース・ドレイン領域（拡散層領域）４におけるジャンクションリークを低減して電荷蓄積能力を高める。【選択図】  図１
2004266076.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の表面部分に所定の間隔で形成された一対のソース・ドレイン領域と、
これらのソース・ドレイン領域に挟まれたチャネル領域と、
このチャネル領域の上方に、ゲート絶縁膜を介して形成された、ゲートと、
前記シリコン基板上に形成され前記ソース・ドレイン領域と電気的にコンタクトし、且つ、上部が第１のサリサイドとされている、シリコンプラグと、
を有するセルトランジスタ、
を備えることを特徴とする、半導体装置。
【請求項２】
前記半導体装置は、複数の第１のトランジスタを有するメモリーセル部と、これらのメモリーセルを動作させるための第２のトランジスタを有する周辺回路部と、を備え、
前記第１のトランジスタを前記セルトランジスタとした、
ことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記周辺回路部における前記第２のトランジスタのソース・ドレイン領域の表面部分としての前記シリコン基板の表面を第２のシリサイドとなし、この第２のサリサイドと前記第１のサリサイドの高さが互いに異なっている、請求項２に記載の半導体装置。
【請求項４】
前記第１のサリサイドのうちの所定のものに配線がコンタクトされている、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記シリコン基板はＳＯＩ基板であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１及び第２のトランジスタのうちの少なくとも一方におけるゲートの上部をサリサイドとしたことを特徴とする、請求項２乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１のトランジスタのゲートの上部はサリサイドとせず、前記第２のトランジスタのゲートの上部をサリサイドとしたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
シリコン基板に所定の間隔で一対のソース・ドレイン領域を形成し、これらに挟まれたチャネル領域上にゲート絶縁膜を介してゲートを形成し、このシリコンプラグの上部をサリサイドとすることを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置に係り、特に、電荷蓄積境界にＰＮジャンクションが形成される半導体メモリにおいて、ジャンクションリークを防止しながら低配線抵抗を実現した、半導体装置に関する。
【０００２】
【従来技術】
近年、半導体メモリの分野においては高集積化を実現するために、セル内に電荷蓄積領域を配置した構造のものが研究されている。
【０００３】
かかる半導体装置としては、ＦＢＣメモリが知られている。このＦＢＣとは、Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｅｌｌの略であり、ＩＳＳＣＣ２００２（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ―Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ  ２００２年：２００２年２月３日から７日にわたりサンフランシスコで開催）における講演で紹介された。その詳細は、講演番号９．１の「ＦＢＣ  Ｃｅｌｌ」によって明らかにされている。
【０００４】
このＦＢＣメモリはＳＯＩ（シリコンオンインシュレータ）に形成されたＭＯＳトランジスタからなるセル構造を有し、トランジスタの下に電荷を蓄える電荷蓄積領域を設けている。
【０００５】
このようなＦＢＣメモリで、特に電荷蓄積領域境界にＰＮジャンクションが形成される構造のものにおいては、ジャンクションリークを低減するために、ＰＮジャンクション上のプラグ及び配線としては、ポリシリコンプラグ等を用いることがある。しかしポリシリコンプラグでは、低配線抵抗を実現するのが難しい。
【０００６】
図１１は、本発明者の知得する半導体装置として例示するＦＢＣメモリの平面図であり、図１２は、図１１のＡ−Ａ線断面図である。
【０００７】
各図において、ＵＣはＭＯＳトランジスタを構成するユニットセルを示す。図１２に示すように、Ｐ型シリコンの支持基板１の上に、ｎ型のウェル１ａを介して、埋め込み酸化膜（絶縁層）２を配置し、その上にシリコン層３を形成することでＳＯＩ構造としている。シリコン層３には、ソース・ドレイン領域（拡散層領域）４，４とそれらに挟まれたチャネル領域５が形成されている。拡散層領域４の上方には、ソース線ＳＬあるいはビット線ＢＬが形成され、チャネル領域５の上には、ゲート絶縁膜７を介してワード線（ゲート）ＷＬが形成されている。拡散層４（Ｄ）（ドレイン）とビット線ＢＬはコンタクトプラグＣＰで相互に接続される。コンタクトプラグＣＰとソース線ＳＬはポリシリコンで作られている。ソース線ＳＬはグランドに接続される。図中８は層間絶縁膜（ＢＰＳＧ）である。
【０００８】
以上のような構造を持つＦＢＣメモリおいては、拡散層領域４（Ｄ）からチャネル領域５を介して拡散層領域（Ｓ）（ソース）へ電流が流れると、チャネル領域５内にホットホールが発生する。このホットホールはこのチャネル領域５内に蓄積される。つまり、チャネル領域５を、データ（ホール）を蓄積するための容量、つまり電荷蓄積領域とすることでメモリ動作を行わせている。つまり電荷蓄積領域はＭＯＳ型トランジスタであるユニットセルＵＣにおけるゲート（ワード線ＷＬ）の下に配置されることとなる。ＦＢＣメモリには、回路面積を大幅に低減でき、高集積化を図ることができるという利点がある。
【０００９】
しかしＦＢＣには、データの蓄積時間が従来のＤＲＡＭにおけるキャパシタと比較して短い。この蓄積時間を延ばすためには、拡散層領域４部分のジャンクションリークを低減することが考えられる。同時に、電荷蓄積領域においてはホットホールを発生させる必要があるために、グランドに接続されるソース線ＳＬや、ビット線ＢＬを低抵抗にすることも考えられる。このため、ポリシリコンからなるソース線ＳＬと、ビット線ＢＬコンタクトプラグＣＰと、をサリサイドを介して接続することにより、低配線抵抗としたものの一例が図１３、図１４に示される。これらの２つの図は１つの半導体装置のそれぞれ異なる部分の断面図である。特に、図１３はＦＢＣセル部分、図１４はＦＢＣ周辺回路部分を示す。これらの図において示すように、ポリシリコンで構成される電極に対してサリサイドプロセスを適用し、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬにおけるコンタクト部分及び電気的接続部分にサリサイド部１１を形成し、配線の低抵抗化を実現している。図中、１２，１３，１４はゲート側壁である。
【００１０】
しかし、このような構成によれば、図１３からも明らかなように、シリコン（単結晶）層３の表面が直接的にサリサイド化されてしまう。このため、接合部分に界面反応や結晶欠陥部分が発生してしまい、結局ジャンクションリークの多い構造となってしまう。その結果、メモリ動作に重要な電荷の蓄積能力に問題を生じてしまう。
【００１１】
【非特許文献】
ＩＳＳＣＣ  ２００２  ／  ＳＥＳＳＩＯＮ  ９  ／  ＤＲＡＭ  ＡＮＤ  ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＭＥＭＯＲＩＥＳ  ／  ９．１  Ｍｅｍｏｒｙ  Ｄｅｓｉｇｎ  Ｕｓｉｎｇ  Ｏｎｅ  Ｔｒａｎｓｉｓｔｏｒ  Ｇａｉｎ  Ｃｅｌｌ  ｏｎ  ＳＯＩ  ／  ＴＡＫＡＳＨＩ  Ｏｈｓａｗａ  ｅｔ  ａｌ．
【００１２】
【発明が解決しようとする課題】
本発明者の知得する半導体装置は以上のように構成されていたので、ホットホールを蓄積する電荷蓄積領域における容量を増大するために配線抵抗を下げようとすると、結果としてジャンクションリークが増大し、電荷の蓄積能力を減殺してしまうという問題があった。
【００１３】
従って、本発明の目的は、上記のような従来技術の問題点を解消し、配線抵抗の低減と、電荷蓄積能力の向上を同時に達成可能な半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、シリコン基板の表面部分に所定の間隔で形成された一対のソース・ドレイン領域と、これらのソース・ドレイン領域に挟まれたチャネル領域と、このチャネル領域の上方に、ゲート絶縁膜を介して形成された、ゲートと、前記シリコン基板上に形成され前記ソース・ドレイン領域と電気的にコンタクトし、且つ、上部が第１のサリサイドとされている、シリコンプラグと、を有するセルトランジスタ、を備えることを特徴とする、半導体装置を提供するものである。
【００１５】
上記目的を達成するために、本発明は、更に、シリコン基板に所定の間隔で一対のソース・ドレイン領域を形成し、これらに挟まれたチャネル領域上にゲート絶縁膜を介してゲートを形成し、このシリコンプラグの上部をサリサイドとすることを特徴とする、半導体装置の製造方法を提供するものである。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１７】
実施形態１．
図１、図２は本発明の実施形態１の半導体装置の断面図である。特に、図１はＦＢＣメモリのセル部分の断面図であり、図２はＦＢＣメモリ周辺回路部分の断面図である。つまり、図１、図２は、１つの半導体装置のそれぞれ異なる断面図である。
【００１８】
図２は図１４と同一の構成のものとして表される。即ち、図２において示すように、ＦＢＣメモリ周辺回路部分においては、ゲート（ワード線ＷＬ）の上面と、ドレイン・ソース領域としての拡散層領域４（Ｄ）（ドレイン），４（Ｓ）（ソース）の上面（ビット線ＢＬとソース線ＳＬに接続される部分）は、従来のロジックＬＳＩ等の場合と同様に、サリサイド１１，１１，１１とされている。しかし図１は図１１とは異なる構造として示される。即ち、図１に示すように、ＦＢＣメモリのセル部分においては、ワード線ＷＬの上面はそのままサリサイド１１とされているが、拡散層領域４（Ｄ），４（Ｓ）の上面（ビット線ＢＬコンタクト部とソース線ＳＬコンタクト部）部分はそのままサリサイド化されていない。その代わりに、拡散層領域４（Ｄ），４（Ｓ）の上にはＤＲＡＭ等で採用されているポリシリコンプラグ２１（Ｄ），２１（Ｓ）を形成し、その上部をサリサイド２１（Ｄ），２１（Ｓ）としている。図中、４ａは、拡散層領域４のうちの不純物濃度の薄い、いわゆる、ＬＤＤ部である。
【００１９】
以上のような構成により、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの各配線の低抵抗化を実現すると共に各拡散層領域４（シリコン層３）の表面はサリサイド化していないため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。
【００２０】
以上述べたように、実施形態１の半導体装置によれば、低抵抗配線と安定した電荷蓄積部分とを形成できるので、半導体メモリとしての性能を向上することができる。
【００２１】
実施形態２．
図３、図４は本発明の実施形態２の半導体装置の断面図である。ＳＯＩ構造の基板に代わり、バルクシリコン基板を用いた構成の半導体メモリについての実施形態である。図３はメモリのセル部分の断面図であり、図４はメモリ周辺回路部分の断面図である。この実施形態では、図３からわかるように、ＰＮジャンクションで、電荷蓄積層を囲むようにしたものである。
【００２２】
図３において示すように、本実施形態の半導体装置のセル部分では、シリコン層３に埋込みとしてＮ型領域８を形成し、このＮ型領域２３と拡散層領域４，４とで囲まれた部分を電荷蓄積領域とし、セルの下方に容量を形成するように構成されている。
【００２３】
また、図４において示すように、実施形態１と同様に、メモリ周辺回路部分は、図２と同じ構成を有する。
【００２４】
以上のような構成により、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの各配線の低抵抗化を実現すると共に各拡散層領域４の表面、つまりシリコン層３の表面はサリサイドしていないため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。
【００２５】
以上述べたように、この実施形態２においても、実施形態１の半導体装置と同様に、低抵抗配線の実現と安定した電荷蓄積部分の形成が達成できるので、半導体メモリとしての性能を向上することができる。
【００２６】
実施形態３．
図５、図６は本発明の実施形態３の半導体装置の断面図である。図５はＦＢＣメモリのセル部分の断面図であり、図６はＦＢＣメモリ周辺回路部分の断面図である。この実施形態３は、先述の実施形態１にやや対応しており、実施形態１の図１、図２も参照しながら説明する。本実施形態３においては、図５、図６からわかるように、実施形態１の図１、図２とは異なり、ワード線（ゲート）ＷＬの上部は、従来のＤＲＡＭ等と同様に、サリサイド化することなく、そのままとしている。図５、図６におけるその他の構成は図１、図２と同様である。
【００２７】
以上のような構成により、ビット線ＢＬ及びソース線ＳＬの各配線の低抵抗化は実現される。これと共に拡散層領域４の表面はサリサイド化されない。このため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。更に、ゲートの上面がサリサイド化されないため、セル部でのセルフアラインコンタクトが可能となる。
【００２８】
以上述べたように、実施形態３の半導体装置によれば、低抵抗配線の実現と、安定した電荷蓄積部分の形成がなされるので、半導体メモリとしての性能を向上することができるだけでなく、セルフアラインコンタクトの実現により生産性が向上する。
【００２９】
実施形態４．
図７、図８は本発明の実施形態４の半導体装置の断面図である。ＳＯＩに代わり、バルクシリコン基板を用いた構成の半導体メモリについて例示するものである。図７はメモリのセル部分の断面図であり、図８はメモリ周辺回路部分の断面図である。
【００３０】
図７において示すように、本実施形態の半導体装置は、支持基板１に埋込層としてＮ型領域８を形成し、このＮ型領域８と拡散層４，４で囲まれた部分を電荷蓄積領域としたもので、セルの下方に容量が形成されている。
【００３１】
また、図８において示すように、メモリ周辺回路部分においては、拡散層領域４，４の上面のビット線ＢＬあるいはソース線ＳＬに対応する部分は、従来のロジックＬＳＩ等の場合と同様に、サリサイド化されてサリサイド部１１となっている。しかし、ゲート（ワード線ＷＬ）の上面についてはサリサイド化していない。一方、図７において示すように、メモリのセル部分においては、ワード線ＷＬの上面も、拡散層領域４，４の上面（ＢＬコンタクト部とソース線ＳＬコンタクト部）もサリサイド化していない。その代わりに、拡散層領域４，４の上にはＤＲＡＭ等で採用されているポリシリコンプラグ７，７を形成し、その上をサリサイド化してサリサイド部１１としている。
【００３２】
以上のような構成により、ビット線ＢＬ、ソース線ＳＬの各配線の低抵抗化を実現できる。これと共に拡散層領域４の表面はサリサイド化されないため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。更に、ゲートの上面がサリサイド化されないため、セル部でのセルフアラインコンタクトが可能となる。
【００３３】
以上述べたように、実施形態４の半導体装置によれば、低抵抗配線の実現と、安定した電荷蓄積部分の形成がなされるので、半導体メモリとしての性能を向上することができるだけでなく、セルフアラインコンタクトの実現により生産性が向上する。
【００３４】
実施形態５．
図９、図１０は本発明の実施形態５の半導体装置の断面図であり、特に、図９はＦＢＣメモリのセル部分の断面図であり、図１０はＦＢＣメモリ周辺回路部分の断面図である。この実施形態５の図９、図１０は、先述の実施形態１の図１、図２と対応している。本実施形態５は、実施形態１の図１において、ワード線（ゲート）ＷＬの上部をサリサイド化することなく、そのままとしたものである。図９、図１０のその他の構成は、図１、図２と同じである。
【００３５】
本実施形態において、ＦＢＣメモリのセル部分においてはゲートの上面がサリサイド化されないため、セルフアラインコンタクトとなるが、周辺部ではゲートの上面がサイサイド化されるため、工程は複雑化する。なお、実施形態５と３の違いは以下の通りである。即ち、この周辺部のトランジスタのゲート（ＷＬ）の上面がサリサイド１１とされている。ところが、実施形態３の図６のトランジスタのゲート（ＷＬ）はサリサイドとされていない。
【００３６】
以上のような構成により、ビット線ＢＬ、ソース線ＳＬの各配線の低抵抗化を実現できる。これと共に拡散層領域４の表面はサリサイド化されないため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。
【００３７】
以上述べたように、実施形態５の半導体装置によれば、低抵抗配線と安定した電荷蓄積部分を形成できるので、半導体メモリとしての性能を向上することができる。なお、本実施形態では、ＦＢＣメモリセル部ではゲート上面をサリサイド化せずセルフアラインコンタクトとし、図１０からわかるように、周辺部では上述のようにゲート上面をサリサイド化したため、周辺部では、工程が複雑化するという問題点はあるが、ＦＢＣメモリの当面の応用が混載型の集積回路とされているため、ＤＲＡＭトランジスタと周辺トランジスタとして従来型のものが使用できるので、合わせ込みが容易になるというメリットがある。
【００３８】
【発明の効果】
以上述べたように、本発明の半導体装置によれば、トランジスタのチャネル領域が電荷蓄積領域とされるトランジスタにおいて、ソース・ドレイン領域に対する配線抵抗とすることにより、電荷蓄積領域におけるホットホールの増大と、ジャンクション部分におけるリークを防止して、電荷保持能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体装置のセル部の断面図である。
【図２】本発明の実施形態１の半導体装置のセル周辺部の断面図である。
【図３】本発明の実施形態２の半導体装置のセル部の断面図である。
【図４】本発明の実施形態２の半導体装置のセル周辺部の断面図である。
【図５】本発明の実施形態３の半導体装置のセル部の断面図である。
【図６】本発明の実施形態３の半導体装置のセル周辺部の断面図である。
【図７】本発明の実施形態４の半導体装置のセル部の断面図である。
【図８】本発明の実施形態４の半導体装置のセル周辺部の断面図である。
【図９】本発明の実施形態５の半導体装置のセル部の断面図である。
【図１０】本発明の実施形態５の半導体装置のセル周辺部の断面図である。
【図１１】本発明者の知得する半導体装置の一例における平面図である。
【図１２】図１１のＡ−Ａ線断面図である。
【図１３】本発明者の知得する他の例におけるセル部の断面図である。
【図１４】本発明者の知得する他の例におけるセル周辺部の断面図である。
【符号の説明】
１  支持基板
１ａ  ウェル
２  埋め込み酸化膜
３  シリコン層
４  拡散層領域
５  チャネル領域
７  ゲート絶縁膜
８  層間絶縁膜
１１  サリサイド部
１２，１３，１４  ゲート側壁
２１  ポリシリコンプラグ
２３  Ｎ型領域
ＵＣ  ユニットセル
ＷＬ  ワード線
ＳＬ  ソース線
ＢＬ  ビット線
ＣＰ  コンタクトプラグ
【図１】
2004266076.tif 000003
【図２】
2004266076.tif 000004
【図３】
2004266076.tif 000005
【図４】
2004266076.tif 000006
【図５】
2004266076.tif 000007
【図６】
2004266076.tif 000008
【図７】
2004266076.tif 000009
【図８】
2004266076.tif 000010
【図９】
2004266076.tif 000011
【図１０】
2004266076.tif 000012
【図１１】
2004266076.tif 000013
【図１２】
2004266076.tif 000014
【図１３】
2004266076.tif 000015
【図１４】
2004266076.tif 000016
【手続補正書】
【提出日】平成16年2月24日(2004.2.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板の表面部分に所定の間隔で形成された一対のソース・ドレイン領域と、
これらのソース・ドレイン領域に挟まれたチャネル領域と、
このチャネル領域の上方に、ゲート絶縁膜を介して形成された、ゲートと、
前記シリコン基板上に形成され前記ソース・ドレイン領域と電気的にコンタクトし、且つ、上部が第１のサリサイドとされている、シリコンプラグと、
を有するセルトランジスタ、
を備えることを特徴とする、半導体装置。
【請求項２】
前記半導体装置は、複数の第１のトランジスタを有するメモリーセル部と、これらのメモリーセルを動作させるための第２のトランジスタを有する周辺回路部と、を備え、
前記第１のトランジスタを前記セルトランジスタとした、
ことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記周辺回路部における前記第２のトランジスタのソース・ドレイン領域の表面部分としての前記シリコン基板の表面を第２のシリサイドとなし、この第２のサリサイドと前記第１のサリサイドの高さが互いに異なっている、請求項２に記載の半導体装置。
【請求項４】
前記第１のサリサイドのうちの所定のものに配線がコンタクトされている、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記シリコン基板はＳＯＩ基板であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１及び第２のトランジスタのうちの少なくとも一方におけるゲートの上部をサリサイドとしたことを特徴とする、請求項２乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１のトランジスタのゲートの上部はサリサイドとせず、前記第２のトランジスタのゲートの上部をサリサイドとしたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
シリコン基板に所定の間隔で一対のソース・ドレイン領域を形成し、これらに挟まれたチャネル領域上にゲート絶縁膜を介してゲートを形成し、前記シリコン基板上に、前記ソース・ドレイン領域と電気的にコンタクトするシリコンプラグを形成し、これらのシリコンプラグの上部をサリサイドとすることを特徴とする、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図３において示すように、本実施形態の半導体装置のセル部分では、シリコン層３に埋込みとしてＮ型領域２３を形成し、このＮ型領域２３と拡散層領域４，４とで囲まれた部分を電荷蓄積領域とし、セルの下方に容量を形成するように構成されている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図７において示すように、本実施形態の半導体装置は、支持基板１に埋込層としてＮ型領域２３を形成し、このＮ型領域２３と拡散層４，４で囲まれた部分を電荷蓄積領域としたもので、セルの下方に容量が形成されている。