(57)【要約】　　　（修正有）【課題】イメージセンサの出力画像の歪みを抑制して画質を向上させる。【解決手段】光電変換素子を有する画素を行列配置した画素アレイを有するイメージセンサにおいて、電荷蓄積時間を第１のフレーム期間に制御されているとき、垂直走査回路は、第１の垂直走査期間内で前記複数の行選択線を順次選択して走査する。電荷蓄積時間が第１のフレーム期間より長い第２のフレーム期間に制御されているときも、第１の垂直走査期間内で前記複数の行選択線を順次選択して走査する。撮像対象の画像が暗くなった場合など、フレーム期間を第１のフレーム期間よりも長い第２のフレーム期間にするように制御して画素での積分期間を長くしても、垂直走査の速度が、第１のフレーム期間と同じ速度になるので、画像の上端部と下端部とで積分期間のずれが大きくならず、出力画像のゆがみを抑制することができる。【選択図】図５
2004112742.tif 000002
【特許請求の範囲】
【請求項１】
画像を撮像するイメージセンサにおいて、
光電変換素子を有する画素を行列配置した画素アレイと、
前記画素アレイ内の行方向に配置された複数の行選択線と、
前記画素アレイ内の列方向に配置された複数のコラム線と、
前記各コラム線に設けられたサンプルホールド回路と、
前記複数の行選択線を順次選択する垂直走査信号を生成する垂直走査回路と、前記サンプルホールド回路の出力を順次選択する水平走査信号を生成する水平走査回路とを有し、
第１のフレーム期間に制御されているとき、前記垂直走査回路は、第１の垂直走査期間内で前記複数の行選択線を順次選択して走査し、前記第１のフレーム期間より長い第２のフレーム期間に制御されているときも、前記第１の垂直走査期間内で前記複数の行選択線を順次選択して走査することを特徴とするイメージセンサ。
【請求項２】
請求項１において、
前記垂直走査回路が前記各行選択線を選択するときに、前記水平走査回路が前記水平走査信号を生成し、前記垂直走査回路が前記垂直走査信号を生成しないときは、前記水平走査回路も前記水平走査信号を生成しないことを特徴とするイメージセンサ。
【請求項３】
画像を撮像するイメージセンサにおいて、
光電変換素子を有する画素を行列配置した画素アレイと、
前記画素アレイ内の行方向に配置された複数の行選択線と、
前記画素アレイ内の列方向に配置された複数のコラム線と、
前記各コラム線に設けられ、前記画素の光電変換信号をサンプルホールドするサンプルホールド回路と、
前記複数の行選択線を順次選択する垂直走査信号を生成する垂直走査回路と、前記各行選択線が選択された時に、前記サンプルホールド回路の出力を順次選択する水平走査信号を生成する水平走査回路とを有し、
第１のフレーム期間に制御されているとき、前記垂直走査回路は、第１の垂直走査期間内で前記複数の行選択線を順次選択して走査し、前記第１のフレーム期間より長い第２のフレーム期間に制御されているときも、前記第１の垂直走査期間内で前記複数の行選択線を順次選択して走査することを特徴とするイメージセンサ。
【請求項４】
請求項３において、
前記垂直走査回路は、前記フレーム期間内の前記第１の垂直走査期間を過ぎた後は、前記垂直走査信号を出力しないことを特徴とするイメージセンサ。
【請求項５】
画像を撮像するイメージセンサにおいて、
光電変換素子を有する画素を行列配置した画素アレイと、
前記画素アレイ内の行方向に配置された複数の行選択線と、
前記画素アレイ内の列方向に配置された複数のコラム線と、
前記各コラム線に設けられ、前記画素の光電変換信号をサンプルホールドするサンプルホールド回路と、
前記複数の行選択線を順次選択する垂直走査信号を生成する垂直走査回路と、前記各行選択線が選択された時に、前記サンプルホールド回路の出力を順次選択する水平走査信号を生成する水平走査回路とを有し、
前記垂直走査回路は、フレーム期間内の一部の垂直走査期間内で前記複数の行選択線を順次選択して走査し、前記フレーム期間内の前記垂直走査期間外では前記行選択線の選択を行わないことを特徴とするイメージセンサ。
【請求項６】
画像を撮像するイメージセンサにおいて、
光電変換素子を有する画素を行列配置した画素アレイと、
前記画素アレイ内の行方向に配置された複数の行選択線と、
前記画素アレイ内の列方向に配置された複数のコラム線と、
前記各コラム線に設けられ、前記画素の光電変換信号をサンプルホールドするサンプルホールド回路と、
前記複数の行選択線を順次選択する垂直走査信号を生成する垂直走査回路と、前記各行選択線が選択された時に、前記サンプルホールド回路の出力を順次選択する水平走査信号を生成する水平走査回路と、
前記サンプルホールド回路の出力を、１行分格納するラインバッファと、
前記ラインバッファの出力を入力する画像プロセッサとを有し、
水平走査期間において、前記水平走査信号に応答して、前記サンプルホールド回路の出力信号を前記ラインバッファに格納し、前記水平走査信号よりも長い周期の出力クロックに応答して、当該ラインバッファ内の当該出力信号を前記画像プロセッサに出力することを特徴とするイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電変換素子を利用したイメージセンサに関し、特に、出力画像の歪みを抑制したイメージセンサに関する。
【０００２】
【従来の技術】
ＣＭＯＳイメージセンサなどのイメージセンサは、光電変換素子を画素に有し、所定の積分期間において入射される光量を電気信号に変換し、画像処理を行って画像信号を出力する。行選択線が駆動されるときに、その行選択線に接続された画素の光電変換信号が、各列に設けられたサンプルホールド回路に保持され、当該保持された検出信号が水平走査パルスによって順次出力される。また、行選択線は、垂直走査パルスによって順次駆動され、全ての行選択線が走査されると、１フレームの画像に対する画素信号の出力が完了する。
【０００３】
かかるＣＭＯＳイメージセンサは、例えば、以下の特許文献に開示されている。
【０００４】
【特許文献】
特開平２００２−２１８３２４号公報
【０００５】
【発明が解決しようとする課題】
各画素で光電変換により生成され積分された光電変換信号は、複数の行選択線を走査することにより、順次出力されるため、同じフレームの画像であっても、画像の上部と下部とでは積分期間にずれが発生する。例えば、１フレーム期間が１／３０秒の場合は、全行選択線の走査が１／３０秒間で行われ、画像の上端部と下端部とでは積分期間が最大で１／３０秒ずれてしまう。更に、暗い画像の場合は、積分期間を長くして出力画像を明るくする必要があり、その場合は、１フレーム期間が１／１５秒、１／７．５秒と長くなるように制御され、それに伴って、画像の上端部と下端部とでは積分期間も１／１５秒、１／７．５秒とずれてしまう。
【０００６】
このような同じフレームの画像において、その位置に応じて積分期間がずれてしまうことは、例えば画像が左右方向に高速に移動するような場合に、出力画像の上端部と下端部とで位置がずれて、出力画像がひずむという問題を招く。
【０００７】
そこで、本発明の目的は、出力画像のひずみを抑制したイメージセンサを提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、光電変換素子を有する画素を行列配置した画素アレイを有するイメージセンサにおいて、行方向に配置された複数の行選択線と、列方向に配置された複数のコラム線と、各コラム線に設けられたサンプルホールド回路と、前記複数の行選択線を順次選択する垂直走査信号を生成する垂直走査回路と、サンプルホールド回路の出力を順次選択する水平走査信号を生成する水平走査回路とを有し、第１のフレーム期間に制御されているとき、前記垂直走査回路は、第１の垂直走査期間内で前記複数の行選択線を順次選択して走査し、前記第１のフレーム期間より長い第２のフレーム期間に制御されているときも、前記第１の垂直走査期間内で前記複数の行選択線を順次選択して走査することを特徴とする。
【０００９】
上記の発明の側面によれば、撮像対象の画像が暗くなった場合など、フレーム期間を第１のフレーム期間よりも長い第２のフレーム期間にするように制御して画素での積分期間を長くしても、垂直走査の速度が、第１のフレーム期間と同じ速度になるので、画像の上端部と下端部とで積分期間のずれが大きくならず、出力画像のゆがみを抑制することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１１】
図１は、本実施の形態におけるＣＭＯＳイメージセンサの画素アレイの構成を示す図である。画素アレイ１０は、行方向に配置された複数のリセット電源線ＶＲ、行選択線ＳＬＣＴ０〜３、リセット制御線ＲＳＴ０〜３と、コラム方向に配置された複数のコラム線ＣＬ１〜ＣＬ４と、各行選択線、リセット制御線とコラム線との交差位置に配置された画素ＰＸ００〜ＰＸ３３とを有する。各画素には、画素ＰＸ０３に示されるとおり、リセット用トランジスタＭ１と、光電変換素子であるフォトダイオードＰＤと、フォトダイオードのカソード電位を増幅するソースフォロワートランジスタＭ２と、行選択線ＳＬＣＴの駆動に応答して、ソースフォロワートランジスタＭ２のソースとコラム線ＣＬとを接続する選択トランジスタＭ３とからなる光電変換回路が設けられる。
【００１２】
行方向に配置された行選択線ＳＬＣＴ０〜３やリセット制御線ＲＳＴ０〜３は、垂直走査シフトレジスタ１２やリセット制御回路１１により駆動制御される。即ち、垂直走査シフトレジスタ１２は、垂直走査信号Ｖｓｃａｎを生成する垂直走査回路であり、垂直走査クロックＶＣＬＫに応答して、データＶＤＡＴＡの「１」をシリアル転送して、各行を選択する垂直走査信号Ｖｓｃａｎを生成する。この垂直走査信号に応答して、行選択線ＳＬＣＴ０〜３が順次駆動される。
【００１３】
また、列方向に配置された各コラム線ＣＬ１〜４は、それぞれサンプルホールド回路１４に接続される。サンプルホールド回路１４は、後述するとおり、各画素からコラム線ＣＬを経由して供給される光電変換信号を増幅し、リセット動作に伴うリセットノイズを削除して、画素信号を出力する。
【００１４】
サンプルホールド回路１４から出力される画素信号は、水平走査シフトレジスタ１６が生成する水平走査信号Ｈｓｃａｎにより選択されるコラム選択トランジスタＣＳ０〜ＣＳ３を介して、共通出力バスＯＢＵＳに出力され、出力バスに接続された増幅器ＡＭＰにより増幅される。増幅器ＡＭＰの出力は、後述するカラープロセッサに供給される。
【００１５】
図２は、サンプルホールド回路の具体例を示す図であり、図３は、サンプルホールド回路の動作を示す信号波形図である。図２には、１つの画素ＰＸの回路と、図示しないコラム線を介して画素ＰＸに接続されるサンプルホールド回路１４とが示される。サンプルホールド回路１４は、第１のスイッチＳＷ１と、第２のスイッチＳＷ２と、第１のサンプル・ホールドキャパシタＣ１、第２のサンプリング・ホールドキャパシタＣ２と、基準電圧ＶＲＥＦと、第１及び第２のアンプＡＭＰ１，ＡＭＰ２とを有し、画素の光電変換回路のリセットノイズをキャンセルする相関二重サンプリング回路である。また、画素ＰＸとサンプルホールド回路１４との間に電流源Ｉ１が設けられている。
【００１６】
この画素ＰＸとサンプルホールド回路１４の動作について、図３を参照しながら説明する。図３には、画素内のフォトダイオードＤ１のカソード電圧ＶＰＤの電圧変化が、行選択線ＳＬＣＴ、リセット制御制御線ＲＳＴなどと関連して示される。まず、リセット期間Ｔ１でリセット制御線ＲＳＴがＨレベルに駆動されリセットトランジスタＭ１が導通され、フォトダイオードＰＤのカソード電位ＶＰＤがリセットレベルＶＲにされる。リセット制御線ＲＳＴがＬレベルになりリセットトランジスタＭ１が非導通になると、カソード電位ＶＰＤは、入力光の光量に応じてフォトダイオードＰＤが発生する電流により徐々にレベルを下げる。これが積分期間Ｔ２である。但し、リセットトランジスタＭ１が非導通になるときにリセットノイズＶｎが発生する。このリセットノイズＶｎは、画素毎にばらついた電圧である。
【００１７】
所定の積分期間Ｔ２を経過した後に、行選択線ＳＬＣＴがＨレベルに駆動され、画素の選択トランジスタＭ３が導通し、その状態でスイッチＳＷ１，ＳＷ２が一時的に導通状態にされて、カソード電位ＶＰＤに応じて生成されるソースフォロワートランジスタＭ２からの駆動電流が、選択トランジスタＭ３と図示しないコラム線を介して、キャパシタＣ１を充電する。これにより、ノードＶＣ１は、リセット電圧ＶＲから、リセットノイズ電圧Ｖｎと積分期間で低下した電位Ｖｓとを加えた（Ｖｓ＋Ｖｎ）だけ低い電位ＶＲ−（Ｖｓ＋Ｖｎ）になる。また、ノードＶＣ１の電位は、第１のアンプＡＭＰ１を介して第２のキャパシタＣ２にも伝えられる。
【００１８】
この時、第２のスイッチＳＷ２も導通状態であり、第１のアンプＡＭＰ１の増幅率が１とすると、第２のキャパシタＣ２も第１のキャパシタと同じ電圧状態に充電される。この状態で、第１及び第２のキャパシタＣ１，Ｃ２には、レベルＶＲ−（Ｖｓ＋Ｖｎ）と基準電圧ＶＲＥＦとの差電圧が印加される。
【００１９】
積分期間Ｔ２の終了後に、リセット制御線ＲＳＴに再度リセットパルスが供給されて、リセットトランジスタＭ１が導通する。それによりカソード電位ＶＰＤは再度リセットレベルＶＲに充電される。その後、リセットノイズ読み出し期間Ｔ４経過後に、第１のスイッチＳＷ１が一時的に導通状態にされる。この時、第２のスイッチＳＷ２は非導通状態に維持される。このリセットノイズ読み出し期間Ｔ４においても、積分期間Ｔ２と同様に、カソード電位ＶＰＤは受光光量に応じたフォトダイオードの電流によりレベルが低下するが、このリセットノイズ読み出し期間Ｔ４は、積分期間Ｔ２に比較すると短く設定される。但し、積分期間Ｔ２は、入力光の輝度レベルに応じて最適の期間に制御されるので、必ずしも両期間Ｔ２，Ｔ４を単純には比較できない。
【００２０】
このリセットノイズ読み出し期間Ｔ４中に、スイッチＳＷ１が導通状態になり、第１のキャパシタＣ１のノードＶＣ１は、リセット電圧ＶＲからリセットノイズＶｎだけ低下したレベルＶＲ−Ｖｎになる。この電位ＶＲ−Ｖｎは、第１のアンプＡＭＰ１を介して第２のキャパシタＣ２の端子にも伝えられる。この時、第２のスイッチＳＷ２が非導通状態であるので、第２のキャパシタＣ２のノードＶＣ２はオープン状態になっている。従って、第２のキャパシタＣ２のノードＶＣ２には、積分期間Ｔ２終了時のノードＶＣ１の電位ＶＲ−（Ｖｓ＋Ｖｎ）と、リセットノイズ読み出し期間Ｔ４終了時のノードＶＣ１の電位ＶＲ−Ｖｎとの差電圧Ｖｓの変動が生じて、それに最初のサンプリング時の基準電圧ＶＲＥＦを加えた電圧ＶＲＥＦ＋ＶｓがノードＶＣ２に生成される。この電圧ＶＲＥＦ＋Ｖｓからは、リセットノイズＶｎが削除されている。
【００２１】
第２のアンプＡＭＰ２の基準電位をＶＲＥＦにすることにより、受光光量に応じて積分された検出電圧Ｖｓが、第２のアンプＡＭＰ２により増幅され、水平走査シフトレジスタ１６が生成する水平走査信号により順次導通制御されたコラムゲートＣＳを介して、出力バスＯＢＵＳに出力される。そして、それが出力バスＯＢＵＳに設けられた共通増幅器ＡＭＰにより増幅され、後段のＡ／Ｄ変換回路に画素信号として供給される。
【００２２】
シフトレジスタからなる垂直走査回路１２は、走査期間の最初に供給される垂直データＶＤＡＴＡの「１」を、垂直クロックＶＣＬＫに同期してシフトすることにより、垂直走査信号Ｖｓｃａｎを生成する。従って、この垂直走査信号を生成するタイミングにより、行選択線ＳＬＣＴ０〜３の走査駆動が制御される。同様に、シフトレジスタからなる水平走査回路１６も、走査期間の最初に供給される水平データＨＤＡＴＡの「１」を、ピクセルクロックＰＣＬＫに同期してシフトすることにより、水平走査信号Ｈｓｃａｎを生成する。この水平走査信号によりコラムゲートＣＳ１〜ＣＳ４が順次選択される。従って、この水平走査信号を生成するタイミングにより、水平方向の走査駆動が制御される。
【００２３】
図３の行選択信号ＳＬＣＴがＨレベルに制御されている期間が、その行の走査期間である。従って、ある行の行選択信号ＳＬＣＴがＨレベルに制御されている間に、その行の画素からの光電変換信号が画素信号としてサンプルホールド回路、コラムゲート、共通バス、アンプＡＰＭを介して出力される。それが終了すると、次の行の行選択信号ＳＬＣＴがＨレベルに制御され、同様の画素信号の出力動作が行われる。つまり、図３の行走査動作が、画素アレイの行数分、順番に行われる。
【００２４】
図４は、本実施の形態におけるイメージセンサのカラープロセッサ（画像プロセッサ）の構成を示す図である。画素アレイ１０で検出された光電変換信号が、出力バスＯＢＵＳ、アンプＡＭＰ、Ａ／Ｄ変換回路ＡＤＣを介して、画素信号Ｐｉｎとしてカラープロセッサ２０に供給される。画素アレイ１０にＲＧＢのカラーフィルタが設けられている場合は、画素信号Ｐｉｎは、ＲＧＢ各色の信号になる。
【００２５】
カラープロセッサ２０は、画素アレイ１０の駆動に利用された水平同期信号Ｈｓｙｎｃと、垂直同期信号Ｖｓｙｎｃと画素クロックＰＣＬＫとから、各種のタイミング信号を生成するタイミング発生回路２２を有する。更に、カラープロセッサ２０は、画素信号Ｐｉｎの色の感度に依存する特性を補正する感度補正回路２４と、各画素で検出される色以外の色の階調値を周囲の画素の画素信号から補間演算によって求める色補間処理回路２８と、色合い（青っぽい青など）を調整する色調整回路３２と、ＬＣＤやＣＲＴなどの画像を出力するデバイス特性（ガンマ特性）に合わせるためのガンマ変換回路３４とを有する。そして、最後に表示装置に適合した画像信号のフォーマットに変換するフォーマット変換回路３８により、画素信号が、ＮＴＳＣやＹＵＶ、ＹＣｂＣｒなどのデジタルコンポーネントのフォーマットに変換されて出力される。
【００２６】
感度補正回路２４は、色の感度に依存する特性を補正するために、各色に対応して設けられた感度補正テーブル２６を参照して、補正演算を行う。　色補間処理回路２８は、各画素毎にＲＧＢの画素信号を生成する。画素アレイ１０に設けられたカラーフィルタの構成が、例えばベイヤー配列の場合は、赤色（Ｒ）に対応する画素には、緑色（Ｇ）や青色（Ｂ）の画素信号を得ることができない。そこで、色補間処理回路２８にて、周囲の画素の信号を補間演算することで、赤色（Ｒ）のカラーフィルタの画素にも、緑色（Ｇ）や青色（Ｂ）の画素信号を生成することができる。そのために、補間用メモリ３０には、周囲の画素の画素信号が一時的に記録されている。そして、色補間処理回路２８は、この補間用メモリ３０内に一時的に記録されている周囲の画素の画素信号に対して補間演算を行う。ガンマテーブル３６には、ＣＲＴやＬＣＤなどの画像出力デバイスのガンマ特性に変換するための変換テーブルが格納されている。また、フォーマット変換テーブル４０は、ＮＴＳＣやＹＵＶなどの表示信号フォーマットに変換するためのテーブルである。
【００２７】
図５は、本実施の形態における垂直走査と水平走査との関係を示す図である。
図中（Ａ）（Ｃ）（Ｄ）（Ｆ）は、垂直走査される行選択線の駆動動作を示しており、横軸の時間に対して、縦軸は行選択線ＳＬＣＴ１〜ＳＬＣＴ４８０の走査位置を示す。
また、図中（Ｂ）（Ｈ）は、水平走査されるコラムゲートＣＳ１〜ＣＳ６４０の走査位置を示す。この例は、画素アレイ１０が、４８０行、６４０列の例である。
【００２８】
図５（Ａ）、（Ｂ）は、第１のフレーム期間Ｆ１に制御されているときの垂直走査と水平走査を示す。（Ａ）の垂直走査では、垂直走査シフトレジスタ１２が垂直データＶＤＡＴＡ＝１を、垂直クロックＶＣＬＫに同期して第１行から第４８０行まで転送して垂直走査信号を順次生成し、それに伴って、行選択線ＳＬＣＴ１〜ＳＬＣＴ４８０がフレーム期間Ｆ１内で順次駆動される。また、各行選択線が駆動されている間に、水平走査シフトレジスタ１６が、水平データＨＤＡＴＡ＝１を画素クロックＰＣＬＫに同期して第１列から第６４０列まで転送して水平走査信号を順次生成し、それに伴って、コラムゲートＣＳ１〜ＣＳ６４０がフレーム期間Ｆ１の１／４８０秒内で順次選択される。従って、この場合は、積分期間ＩＧ１は最大で第１のフレーム期間Ｆ１と同じになる。また、第１行と第４８０行の積分期間のずれは、第１フレーム期間Ｆ１になる。
【００２９】
図５（Ｃ）は、第１のフレーム期間Ｆ１の２倍の長さの第２のフレーム期間Ｆ２に制御されているときの従来の垂直走査を示す。入力画像が暗い場合は、出力バスＯＢＵＳに設けられているアンプＡＭＰのゲインを大きくして、出力される画素信号のレベルが高くなるように制御されるが、ゲインを最大にしてもレベルが不十分な場合は、積分期間を長くするように制御する必要がある。その場合、通常は、クロックの分周比を高くして、垂直走査シフトレジスタ１２や水平走査シフトレジスタ１６の走査クロックの速度を遅くすることが行われる。図５（Ｃ）の例は、分周比を倍にして、走査クロックＶＣＬＫ、ＰＣＬＫの周期を２倍にしている。
【００３０】
その場合、垂直走査では、垂直走査シフトレジスタ１２が、第２のフレーム期間Ｆ２内で、垂直データＶＤＡＴＡ＝１を垂直クロックＶＣＬＫに同期して第１行から第４８０行まで転送して垂直走査信号を順次生成し、それに伴って、行選択線ＳＬＣＴ１〜ＳＬＣＴ４８０が第２のフレーム期間Ｆ２内で順次駆動される。従って、積分期間ＩＧ２は、最大で第２のフレーム期間Ｆ２になり、暗い入力画像でも十分な画素信号レベルを確保することができる。
【００３１】
しかしながら、垂直走査速度が１／２になったことに伴い、第１行目の積分期間ＩＧ２−１と、第４８０行目の積分期間ＩＧ２−２との間には、第２のフレーム期間Ｆ２だけの時間的ずれが生じる。このような長い時間のずれにより、入力画像が左右方向に移動している場合、画像の上端部と下端部とでは撮像対象位置が大きく異なる。これが出力画像のひずみを招いてしまう。
【００３２】
図５（Ｄ）（Ｅ）は、本実施の形態における垂直走査と水平走査を示す。本実施の形態では、第２のフレーム期間Ｆ２になっても、垂直走査期間は第１のフレーム期間Ｆ１のままに制御される。つまり、第２のフレーム期間Ｆ２の前半期間で、垂直走査が完了するように、垂直走査シフトレジスタ１２が制御される。第２のフレーム期間の後半期間では、垂直走査シフトレジスタ１２の動作は停止し、行選択線はいずれも駆動されない。そして、水平走査シフトレジスタ１６の水平走査動作は、垂直走査が行われている間、繰り返し行われる。つまり、垂直走査中の各行走査期間中に、第１のコラムゲートＣＧ１から第６４０のコラムゲートＣＧ６４０までの水平走査が行われる。
【００３３】
このように垂直走査が行われる期間を、第２のフレーム期間Ｆ２とせずに、第１のフレーム期間Ｆ１に維持することで、第１行目の積分期間ＩＧ２−１と第４８０行目の積分期間ＩＧ２−２との時間的ずれは、第１のフレーム期間Ｆ１に抑えられ、図５（Ａ）の場合と同じになる。従って、出力画像の歪みは抑制される。
【００３４】
図５（Ｆ）は、本実施の形態における垂直走査を示す。この例は、更にフレーム期間が長く制御されて、第２のフレーム期間Ｆ２の２倍の第３のフレーム期間Ｆ３に制御されている。この場合は、フレーム期間Ｆ３の最初の１／４の期間で、垂直走査が行われる。そして、残りの３／４の期間では、垂直走査シフトレジスタのシフト動作は停止している。また、図示しないが、図５（Ｅ）と同様に、水平走査は、垂直走査中の各行選択中に順次行われる。
【００３５】
この場合、積分期間ＩＧ３は、最大で第３のフレーム期間Ｆ３まで長くすることができるが、第１行目の積分期間ＩＧ３−１と第４８０行目の積分期間ＩＧ３−２の時間のずれは、第１のフレーム期間Ｆ１の場合と同じに抑えられる。従って、出力画像の歪みは抑制される。
【００３６】
図６は、本実施の形態における垂直走査と水平走査の制御回路を示す図である。内部クロックＣＬＫｉが分周器５６により所定の分周比で画素クロックＰＣＬＫを生成する。この画素クロックＰＣＬＫは、水平走査シフトレジスタ１６の同期クロックとして利用されると共に、水平カウンタ５８に供給される。水平カウンタ５８は、１〜６４０をカウントするカウンタであり、カウント値が「１」の時に水平データＨＤＡＴＡ０＝１を出力する。また、水平カウンタ５８は、６４０カウントするたびに垂直クロックＶＣＬＫを出力する。この垂直クロックＶＣＬＫは、垂直走査シフトレジスタ１２の制御クロックとして利用されると共に、垂直カウンタ６０に供給され、垂直カウンタ６０は、その垂直クロックＶＣＬＫをカウントして、カウント値が「１」の時に垂直データＶＤＡＴＡ＝１を出力する。垂直カウンタ６０の最大カウント値は、制御可能な最大フレーム期間に対応可能な値に設計されており、但し、通常のカウント動作では、垂直カウンタ６０は、垂直カウントリセット信号ＶＣＲＳＴに応答してリセットされるまでカウントする。
【００３７】
出力バスＯＢＵＳに接続されている増幅器ＡＭＰは、自動ゲインコントロール回路５０によりそのゲインＫｇａｉｎを制御される。自動ゲインコントロール回路５０は、増幅器ＡＭＰから出力される１フレーム期間内の画素信号レベルのデジタル値を累積し、その画素信号レベルの累積値に応じて、増幅器ＡＭＰのゲインＫｇａｉｎを制御する。つまり、自動ゲインコントロール回路５０は、画像が暗くて全体的に画素信号レベルが低ければ、ゲインＫｇａｉｎをより大きくするように制御して、出力画像が明るくなるようにする。しかし、ゲインＫｇａｉｎを最大値まで制御しても十分な画素信号レベルが得られない場合は、ＡＧＣ回路５０は、フレーム期間設定信号Ｓ５０をレジスタ演算部５２に与えて、フレーム期間を２倍にするよう制御する。レジスタ演算部５２は、そのフレーム期間設定信号Ｓ５０に応答して、カウンタレジスタ５４のレジスタ値を２倍にするように設定する。つまり、カウンタレジスタ５４に設定される垂直走査最大カウント値ＶＣＭＡＸは２倍になる。例えば、この最大カウント値ＶＣＭＡＸは、４８０×２＝９６０に設定される。
【００３８】
比較回路６２は、垂直走査最大カウント値ＶＣＭＡＸと、垂直カウンタ６０のカウント値ＶＣＯＵＮＴとを比較して、一致するときに垂直カウントリセット信号ＶＣＲＳＴを出力する。これに応答して、垂直カウンタ６０はリセットされ、垂直カウント値は「１」になり、垂直データＶＤＡＴＡ＝１が出力される。
【００３９】
また、垂直カウンタ６０は、垂直カウント値ＶＣＯＵＮＴが１になると垂直データ信号ＶＤＡＴＡ＝１を出力し、更に、垂直カウント値ＶＣＯＵＮＴが４８０になると、カウント信号Ｖ４８０＝１を出力する。そして、水平データイネーブル回路６６は、垂直データＶＤＡＴＡ＝１に応答してイネーブル信号Ｓ６６をイネーブル状態にし、カウント信号Ｖ４８０＝１に応答して水平走査イネーブル信号Ｓ６６をディセーブル状態にする。
【００４０】
水平カウンタ５８は、カウント値が「１」になるたびに水平データ信号ＨＤＡＴＡ０＝１を出力するが、ゲート回路６４により水平データイネーブル信号Ｓ６６がイネーブル状態の間のみ、その水平データ信号ＨＤＡＴＡ＝１を出力する。
【００４１】
次に、図５（Ａ）（Ｂ）の場合における図６の制御回路の動作について説明する。この場合は、最も短い第１のフレーム期間Ｆ１に制御されているので、カウンタレジスタ５４は４８０に設定される。そして、水平カウンタ５８がカウンタ値「１」で水平データＨＤＡＴＡ＝１を出力し、同時に垂直カウンタ６０がカウンタ値「１」で垂直データＶＤＡＴＡ＝１を出力する。これにより、水平走査レジスタ１６は、画素クロックＰＣＬＫに同期して水平走査信号を順次シフトする。また、水平カウンタ５８が６４０カウントするたびに、垂直クロックＶＣＬＫが出力され、それが垂直カウンタ６０によりカウントされる。やがて、垂直カウント値ＶＣＯＵＮＴがカウンタレジスタ５４の設定値４８０に達すると、リセットされる。つまり、図５（Ａ）（Ｂ）の場合は、第１のフレーム期間Ｆ１の間、垂直クロックＶＣＬＫに同期して順次垂直走査が行われ、各垂直走査中において、画素クロックＰＣＬＫに同期して順次水平走査が行われる。
【００４２】
また、図５（Ｄ）（Ｅ）の場合における制御回路の動作について説明する。この場合は、第１のフレーム期間Ｆ１の２倍の第２のフレーム期間Ｆ２に制御されるので、カウンタレジスタ５４は４８０×２＝９６０に設定される。そして、垂直カウンタ６０がカウント値１〜４８０までは、水平カウンタ５８が出力する水平データＨＤＡＴＡ０がゲート回路６４を通過して、水平データＨＤＡＴＡとして水平走査シフトレジスタ１６に供給される。これにより、垂直カウンタ６０がカウント値１〜４８０の間は、各垂直走査中に、水平走査シフトレジスタ１６は、水平走査信号を出力する。しかし、垂直カウンタ６０のカウント値が４８０を越えると、イネーブル信号Ｓ６６がディセーブル状態になるので、ゲート回路６４が水平データＨＤＡＴＡ＝１の出力を禁止する。その結果、垂直カウンタのカウント値が４８１〜９６０までの間は、水平データ信号ＨＤＡＴＡ＝１は出力されず、水平走査シフトレジスタ１６は水平走査信号を出力しない。
【００４３】
一方、垂直カウンタ６０のカウント値が「１」の時に垂直データ信号ＶＤＡＴＡ＝１を出力した後は、垂直カウント値が９６０になるまでそのデータ信号ＶＤＡＴＡ＝１は出力されないので、垂直走査シフトレジスタ１２は、第２のフレーム期間Ｆ２の前半のみ垂直走査信号を生成し、後半は何ら垂直走査信号を出力しない。
【００４４】
更に、図５（Ｆ）の場合は、カウンタレジスタ５４が４８０×４＝１９６０に設定されるので、第３のフレーム期間Ｆ３の最初の１／４期間のみ、垂直走査信号と水平走査信号とが生成され、その余の期間は垂直走査信号も水平走査信号も生成されない。
［水平走査の変形例］
次に、図５の（Ａ）で制御される場合と、（Ｃ）で制御される場合での水平走査動作の変形例について説明する。図７は、図４の変形例を示す図である。図７の例では、画素アレイの出力段に設けられたＡ／Ｄ変換回路ＡＤＣとカラープロセッサ２０との間に、１行分の画素信号Ｐｉｎを格納可能なラインバッファ６０が設けられている。そして、このラインバッファ６０には、コラムゲートＣＳ１〜ＣＳ６４０の導通に応答して、１行、６４０画素の画素信号が入力される。そして、ラインバッファ６０に格納された１行分の画素信号は、出力クロックＯＣＬＫに同期してカラープロセッサ２０に出力される。
【００４５】
図８は、ラインバッファ６０への入力タイミングと出力タイミングを示す図である。図８（Ｅ）は、垂直走査のタイミングを示し、各垂直走査中のラインバッファへのタイミングが、（Ａ）〜（Ｄ）に示される。
【００４６】
図８（Ａ）（Ｂ）は、図５（Ａ）のように第１のフレーム期間Ｆ１に制御されている場合の入力タイミングと出力タイミングである。この場合は、画素クロックＰＣＬＫに同期して生成される水平走査信号と同じタイミングで、画素信号がラインバッファ６０に入力され、同じタイミングで出力される。つまり、出力クロックＯＣＬＫの周期は、画素クロックＰＣＬＫの周期と同じである。
【００４７】
一方、図８（Ｃ）（Ｄ）は、図５（Ｃ）のように第２のフレーム期間Ｆ２に制御されている場合の入力タイミングと出力タイミングである。この場合は、従来例のように、垂直走査クロックＶＣＬＫは低速化されていて、各行の走査期間は２倍になっている。その場合でも、図８（Ｃ）に示されるとおり、各行の走査期間の前半で水平走査信号が生成されて、ラインバッファ６０に１行分の６４０画素信号が入力される。但し、出力クロックＯＣＬＫは画素クロックＰＣＬＫの１／２の速度に制御され、２倍の周期で６４０画素信号を出力する。これにより、水平走査シフトレジスタのシフト動作を制御する画素クロックＰＣＬＫは同じ速度に維持される。
但し、カラープロセッサ２０への画素信号の出力は、１／２の速度に落とされる。
【００４８】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４９】
（付記１）画像を撮像するイメージセンサにおいて、
光電変換素子を有する画素を行列配置した画素アレイと、
前記画素アレイ内の行方向に配置された複数の行選択線と、
前記画素アレイ内の列方向に配置された複数のコラム線と、
前記各コラム線に設けられたサンプルホールド回路と、
前記複数の行選択線を順次選択する垂直走査信号を生成する垂直走査回路と、前記サンプルホールド回路の出力を順次選択する水平走査信号を生成する水平走査回路とを有し、
第１のフレーム期間に制御されているとき、前記垂直走査回路は、第１の垂直走査期間内で前記複数の行選択線を順次選択して走査し、前記第１のフレーム期間より長い第２のフレーム期間に制御されているときも、前記第１の垂直走査期間内で前記複数の行選択線を順次選択して走査することを特徴とするイメージセンサ。
【００５０】
（付記２）付記１において、
前記垂直走査回路が前記各行選択線を選択するときに、前記水平走査回路が前記水平走査信号を生成し、前記垂直走査回路が前記垂直走査信号を生成しないときは、前記水平走査回路も前記水平走査信号を生成しないことを特徴とするイメージセンサ。
【００５１】
（付記３）付記１において、
前記画素は、光電変換素子と、リセットトランジスタと、ソースフォロワートランジスタと、前記行選択線により制御される選択トランジスタとを有することを特徴とするイメージセンサ。
【００５２】
（付記４）付記１において、
前記第１の垂直走査期間は、前記第１のフレーム期間内の一部の期間であることを特徴とするイメージセンサ。
【００５３】
（付記５）画像を撮像するイメージセンサにおいて、
光電変換素子を有する画素を行列配置した画素アレイと、
前記画素アレイ内の行方向に配置された複数の行選択線と、
前記画素アレイ内の列方向に配置された複数のコラム線と、
前記各コラム線に設けられ、前記画素の光電変換信号をサンプルホールドするサンプルホールド回路と、
前記複数の行選択線を順次選択する垂直走査信号を生成する垂直走査回路と、前記各行選択線が選択された時に、前記サンプルホールド回路の出力を順次選択する水平走査信号を生成する水平走査回路とを有し、
第１のフレーム期間に制御されているとき、前記垂直走査回路は、第１の垂直走査期間内で前記複数の行選択線を順次選択して走査し、前記第１のフレーム期間より長い第２のフレーム期間に制御されているときも、前記第１の垂直走査期間内で前記複数の行選択線を順次選択して走査することを特徴とするイメージセンサ。
【００５４】
（付記６）付記５において、
前記垂直走査回路は、前記フレーム期間内の前記第１の垂直走査期間を過ぎた後は、前記垂直走査信号を出力しないことを特徴とするイメージセンサ。
【００５５】
（付記７）画像を撮像するイメージセンサにおいて、
光電変換素子を有する画素を行列配置した画素アレイと、
前記画素アレイ内の行方向に配置された複数の行選択線と、
前記画素アレイ内の列方向に配置された複数のコラム線と、
前記各コラム線に設けられ、前記画素の光電変換信号をサンプルホールドするサンプルホールド回路と、
前記複数の行選択線を順次選択する垂直走査信号を生成する垂直走査回路と、前記各行選択線が選択された時に、前記サンプルホールド回路の出力を順次選択する水平走査信号を生成する水平走査回路とを有し、
前記垂直走査回路は、フレーム期間内の一部の垂直走査期間内で前記複数の行選択線を順次選択して走査し、前記フレーム期間内の前記垂直走査期間外では前記行選択線の選択を行わないことを特徴とするイメージセンサ。
【００５６】
（付記８）付記１、５、７のいずれかにおいて、
更に、前記サンプルホールド回路の出力を、１行分格納するラインバッファと、
前記ラインバッファの出力を入力する画像プロセッサとを有し、
水平走査期間において、前記水平走査信号に応答して、前記サンプルホールド回路の出力信号を前記ラインバッファに格納し、前記水平走査信号よりも長い周期の出力クロックに応答して、当該ラインバッファ内の当該出力信号を前記画像プロセッサに出力することを特徴とするイメージセンサ。
【００５７】
（付記９）画像を撮像するイメージセンサにおいて、
光電変換素子を有する画素を行列配置した画素アレイと、
前記画素アレイ内の行方向に配置された複数の行選択線と、
前記画素アレイ内の列方向に配置された複数のコラム線と、
前記各コラム線に設けられ、前記画素の光電変換信号をサンプルホールドするサンプルホールド回路と、
前記複数の行選択線を順次選択する垂直走査信号を生成する垂直走査回路と、前記各行選択線が選択された時に、前記サンプルホールド回路の出力を順次選択する水平走査信号を生成する水平走査回路と、
前記サンプルホールド回路の出力を、１行分格納するラインバッファと、
前記ラインバッファの出力を入力する画像プロセッサとを有し、
水平走査期間において、前記水平走査信号に応答して、前記サンプルホールド回路の出力信号を前記ラインバッファに格納し、前記水平走査信号よりも長い周期の出力クロックに応答して、当該ラインバッファ内の当該出力信号を前記画像プロセッサに出力することを特徴とするイメージセンサ。
【００５８】
【発明の効果】
以上、本発明によれば、イメージセンサの積分時間のずれが少なくなって出力画像の歪みが抑制され、画質が向上する。
【図面の簡単な説明】
【図１】本実施の形態におけるＣＭＯＳイメージセンサの画素アレイの構成を示す図である。
【図２】サンプルホールド回路の具体例を示す図である。
【図３】サンプルホールド回路の動作を示す信号波形図である。
【図４】本実施の形態におけるイメージセンサのカラープロセッサの構成を示す図である。
【図５】本実施の形態における垂直走査と水平走査との関係を示す図である。
【図６】本実施の形態における垂直走査と水平走査の制御回路を示す図である。
【図７】図４の変形例を示す図である。
【図８】ラインバッファ６０への入力タイミングと出力タイミングを示す図である。
【符号の説明】
ＰＸ　画素、ＳＬＣＴ　行選択線、１０　画素アレイ、１２　垂直走査回路、１４　サンプルホールド回路、１６　水平走査回路、２０　画像プロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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