(57)【要約】【課題】設定データに基づいてゲインを変化可能とされたゲイン可変回路に関し、設定データに対するゲインの直線性を向上させることができるゲイン可変回路を提供することを目的とする。【解決手段】設定データに基づいてゲインを変化可能とされたゲイン可変回路（１００）において、少なくとも直列に接続された複数の抵抗からなる抵抗列（１０１）と、複数の抵抗の接続点に接続され、設定データの所定ビットの論理値に基づいて入力信号の接続点への供給を制御する複数のスイッチ回路（１０２−１〜１０２−ｎ）とを設けたことを特徴とする。【選択図】　図１
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【特許請求の範囲】
【請求項１】
設定データに基づいて信号のゲインを変化可能とされたゲイン可変回路において、
直列に接続された複数の抵抗からなる抵抗列と、
前記複数の抵抗の接続点に接続され、前記信号の前記複数の抵抗の接続点への供給を制御する複数のスイッチ回路とを有することを特徴とするゲイン可変回路。
【請求項２】
前記抵抗列の一端に接続され、前記抵抗列の出力を増幅する増幅回路を有することを特徴とする請求項１記載のゲイン可変回路。
【請求項３】
前記スイッチ回路と前記複数の抵抗の接続点との間に接続された入力抵抗を有することを特徴とする請求項１又は２記載のゲイン可変回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はゲイン可変回路に係り、特に、設定データに基づいてゲインを変化可能とされたゲイン可変回路に関する。
【０００２】
【従来の技術】
図２は従来のゲイン可変回路の一例のブロック構成図、図３は従来のゲイン可変回路の一例の回路構成図を示す。
【０００３】
ゲイン可変回路１は、抵抗Ｒ１〜Ｒｎ及びスイッチ回路部１１、増幅回路１２、直流電源１３から構成される。抵抗Ｒ１〜Ｒｎは、直列に接続されており、その両端に入力電圧Ｖｉｎが印加される。また、抵抗Ｒ１〜Ｒｎの一端と接地との間には直流電源１３が接続されている。直流電源１３は、抵抗Ｒ１〜Ｒｎにバイアス電圧Ｖｂｉａｓを印加する。
【０００４】
スイッチ回路部１１は、抵抗Ｒ１〜Ｒｎの両端及び接続点と増幅回路１２との間に設けられており、抵抗Ｒ１〜Ｒｎの両端及び接続点と増幅回路１２と接続を外部からの設定データに基づいて切り換える。
【０００５】
スイッチ回路部１１は、図３に示すように設定データのビット数分のトランジスタｑ１〜ｑｎをゲート−ソースが直列となるように接続したトランジスタ群３１を可変段数分、すなわち、ｎ段を有する構成とされている。各トランジスタ群３１は、一端が抵抗Ｒ１〜Ｒｎの接続点に接続され、他端が増幅回路１２に接続されている。
【０００６】
トランジスタ群３１を構成するトランジスタｑ１のゲートには設定データの第１ビット、トランジスタｑ２のゲートには設定データの第２ビット、・・・、トランジスタｑｎのゲートには設定データの第ｎビットが供給される。
【０００７】
スイッチ回路部１１は、設定データのビットパターンに応じてトランジスタｑ１〜ｑｎがスイッチングする。このとき、設定データのビットパターンに応じてトランジスタ群３１のうち所定のトランジスタ群だけすべてのトランジスタｑ１〜ｑｎがオンする。他のトランジスタ群では、少なくとも一つのトランジスタがオフしている。
【０００８】
入力電圧Ｖｉｎは、設定データのビットパターンに応じて選択されたトランジスタ群３１を通して増幅回路１２に供給される。このとき、入力信号Ｖｉｎは抵抗Ｒ１〜Ｒｎのうち設定データのビットパターンに応じて選択されたトランジスタ群３１までに通過した抵抗分だけ減衰される。
【０００９】
増幅回路１２は、オペアンプ２１及び抵抗ＲＡ、ＲＢから構成され、非反転増幅回路を構成している。増幅回路１２は、スイッチＳＷ１〜ＳＷｎ＋１から出力された電圧を非反転増幅して出力端子Ｔｏｕｔに供給する。
【００１０】
なお、出力電圧Ｖｏは、スイッチＳＷ１〜ＳＷｎ＋１の出力を合成した電圧、すなわち、オペアンプ２１の非反転入力端子の電圧をＶｉとすると、
Ｖｏ＝（１＋ＲＢ／ＲＡ）＊Ｖｉ＋Ｖｂｉａｓ　　　　　　・・・（１）
で表せる。
【００１１】
また、電圧Ｖｉは、入力端子Ｔｉｎに印加される電圧をＶｉｎとすると、
Ｖｉ＝｛Ｒｎ／ΣＲｎ−１＋Ｒｎ｝Ｖｉｎ＋Ｖｂｉａｓ　　　　・・・（２）
で表せる。
【００１２】
【発明が解決しようとする課題】
しかるに、従来のゲイン可変回路は、入力信号を抵抗分割して出力信号を得ていたため、細かい可変を行うためには、可変段数分の抵抗を直列に接続する必要があった。ｎビットの設定データ毎にゲインを異ならせるためには、２＾ｎ個の抵抗が必要となる。例えば、７ビットの設定データに応じてゲインを異ならせるためには、１２８個もの抵抗が必要とされていた。
【００１３】
また、スイッチ回路部１１は、ｎビットの設定データのビットパターン毎にトランジスタ群３１を設ける必要があった。このため、（ｎ＾２）個の抵抗の接続点から択一的に出力を得るためには、（ｎ＾２）個のビットパターンが必要であった。このため、（ｎ＾２）個のトランジスタ群３１が必要である。また、各トランジスタ群３１には、ビット数分、ｎ個のトランジスタが設けられている。よって、全体で、（２＾ｎ×ｎ）個のトランジスタが必要とされていた。
【００１４】
このように、従来のゲイン可変回路では、多くの抵抗及びトランジスタが必要であったため、ＩＣ化したときにゲイン可変回路の占有面積が大きくなるなどの問題点があった。
【００１５】
また、従来のゲイン可変回路では、ゲインの可変ステップが精細になり、設定データのビット数が増加すると、各トランジスタ群を構成するトランジスタの数が増加する。これによって、各トランジスタ群のオン抵抗が増加する。このオン抵抗により増幅回路１２の入力信号にオフセットが生じ、ゲイン直線性が劣化するなどの問題点があった。また、トランジスタのばらつきによってトランジスタ群毎にオフセットが異なり、ゲインの直線性が劣化するなどの問題点があった。
【００１６】
図４は従来のゲイン可変回路の動作説明図を示す。同図中、実線は設定データに応じてリニアに抵抗値が変化した場合の特性、破線は設定データに対して抵抗値にばらつきがある場合の特性を示す。
【００１７】
図３に示すようにトランジスタ群によりゲインを切り換る場合にはトランジスタ群のオン抵抗のばらつきにより図４に破線で示すように設定データに対する抵抗値のばらつきが発生し、ゲインを正確にコントロールできない。
【００１８】
本発明は上記の点に鑑みてなされたもので、設定データに対するゲインの直線性を向上させることができるゲイン可変回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、設定データに基づいてゲインを変化可能とされたゲイン可変回路（１００）において、少なくとも直列に接続された複数の抵抗からなる抵抗列（１０１）と、複数の抵抗の接続点に接続され、設定データの所定ビットの論理値に基づいて入力信号の接続点への供給を制御する複数のスイッチ回路（１０２−１〜１０２−ｎ）とを有することを特徴とする。
【００２０】
本発明によれば、スイッチ回路（１０２−１〜１０２−ｎ）により入力信号の抵抗列（１０１）への供給を制御することにより、回路構成が簡単にできるとともに、複数のスイッチ回路（１０２−１〜１０２−ｎ）のスイッチング状態により出力レベルを制御できる。
【００２１】
このため、スイッチ回路は（１０２−１〜１０２−ｎ）、設定データの対応するビットに応じて単に入力信号の供給をオン／オフさせればよく、ビット数分のトランジスタを設ける必要がなく、簡単な回路構成で実現できる。よって、ＩＣ化したときにＩＣチップ面積を低減できる。
【００２２】
また、抵抗比ではなく、スイッチ回路（１０２−１〜１０２−ｎ）の出力の組み合わせによって出力を制御しているので、抵抗数を少なくできる。また、これによって、抵抗列を構成する各抵抗は、スイッチ回路（１０２−１〜１０２−ｎ）を構成するトランジスタのオン抵抗に比べて十分に大きくできる。よって、スイッチ回路（１０２−１〜１０２−ｎ）を構成するトランジスタのオン抵抗の影響を低減できるため、ゲイン可変の直線性を向上させることができる。
【００２３】
【発明の実施の形態】
図１は本発明の一実施例の回路構成図を示す。
【００２４】
本実施例のゲイン可変回路１００は、ディジタル−アナログ変換回路から構成されており、ディジタル−アナログ変換回路の入力ディジタルデータとして、ゲインを決定するための設定データを入力し、基準電圧に代えて入力信号を供給するようにしている。ゲイン可変回路１００は、抵抗列１０１、スイッチ回路１０２−１〜１０２−ｎ、増幅回路１０３、入力抵抗２Ｒから構成されている。
【００２５】
抵抗列１０１は、（ｎ−１）個の抵抗Ｒを直列に接続した構成とされている。抵抗列１０１の一端は入力抵抗２Ｒを介して端子Ｔｉｎ１に接続される。端子Ｔｉｎ１には、直流源１１１から直流バイアス電圧Ｖｂｉａｓが印加されている。
【００２６】
スイッチ回路１０２−１〜１０２−ｎは、抵抗列１０１の両端及び抵抗列１０１を構成する（ｎ−１）個の抵抗Ｒの接続点に入力抵抗２Ｒを介して接続されており、設定データに応じて入力信号の出力をスイッチングする。
【００２７】
スイッチ回路１０２−１は、インバータ１２１、ＮチャネルＭＯＳトランジスタＭ１、Ｍ２から構成される。トランジスタＭ１は、ソースが端子Ｔｉｎ２に接続され、ドレインが抵抗２Ｒの一端に接続されている。トランジスタＭ１のゲートには、インバータ１２１の出力が供給されている。インバータ１２１には、設定データ入力ポートＰ０から第１ビットデータが供給される。
【００２８】
また、トランジスタＭ２は、ソースが端子Ｔｉｎ１に接続され、ドレインが抵抗２Ｒの一端に接続されている。トランジスタＭ２のゲートには、設定データ入力ポートＰ０から第１ビットデータが供給される。
【００２９】
設定データ入力ポートＰ０からの第１ビットデータがハイレベルのときには、トランジスタＭ１のゲートはローレベルとなり、オフする。また、トランジスタＭ２のゲートはハイレベルとなり、オンする。
【００３０】
設定データ入力ポートＰ０からの第１ビットデータがローレベルのときには、トランジスタＭ１のゲートはハイレベルとなり、オンする。また、トランジスタＭ２のゲートはローレベルとなり、オフする。
【００３１】
トランジスタＭ１がオンし、トランジスタＭ２がオフすることにより直流電源１１１によりバイアス電圧Ｖｂｉａｓ分だけバイアスされた入力電圧Ｖｉｎが入力抵抗Ｒｉｎ１に印加される。トランジスタＭ１がオフし、トランジスタＭ２がオンすることによりバイアス電圧Ｖｂｉａｓだけが入力抵抗２Ｒに印加される。
【００３２】
なお、スイッチ回路１０２−２〜１０２−ｎは、スイッチ回路１０２−１と同一の構成であり、動作するビットデータが異なる。
【００３３】
また、入力電圧Ｖｉｎは、直流電源１１１からのバイアス電圧Ｖｂｉａｓによりバイアスされている。さらに、抵抗列１０１の一端には、直流電源１１１からのバイアス電圧Ｖｂｉａｓが入力抵抗２Ｒを介して印加されている。よって、抵抗列１０１の両端及び接続点には、バイアス電圧Ｖｂｉａｓを２Ｒの抵抗により減衰された電圧が印加される。このため、抵抗列１０１は、入力電圧Ｖｉｎのみを減衰して増幅回路１０３に供給することができる。
【００３４】
設定データ入力ポートＰ０に供給される設定データが例えば、「１０００・・・」の場合、スイッチ回路１０２−１のトランジスタＭ１がオン、トランジスタＭ２がオフとなる。また、スイッチ回路１０２−２〜１０２−ｎのトランジスタＭ１がオフ、トランジスタＭ２がオンとなる。これによって、入力電圧Ｖｉｎは、入力抵抗２Ｒ及び抵抗列１０１の（ｎ−１）個すべての抵抗、｛（ｎ−１）×Ｒ＋２Ｒ｝により減衰されて増幅回路１０３に供給される。
【００３５】
また、設定データ入力ポートＰ０に供給される設定データが例えば、「０１００・・・」の場合には、スイッチ回路１０２−２のトランジスタＭ１がオン、トランジスタＭ２がオフとなる。また、スイッチ回路１０２−１、及びスイッチ回路１０２−３〜１０２−ｎのトランジスタＭ１がオフ、トランジスタＭ２がオンとなる。これによって、入力電圧Ｖｉｎは、入力抵抗２Ｒ、及び、抵抗列１０１の（ｎ−２）個の抵抗、｛（ｎ−２）×Ｒ＋２Ｒ｝により減衰されて増幅回路１０３に供給される。
【００３６】
同様に、設定データ入力ポートＰ０に供給される設定データが例えば、「００００・・・１」の場合には、スイッチ回路１０２−ｎのトランジスタＭ１がオン、トランジスタＭ２がオフとなる。また、スイッチ回路１０２−１〜１０２−（ｎ−１）のトランジスタＭ１はオフ、トランジスタＭ２はオンとなる。これによって、入力電圧Ｖｉｎは、入力抵抗２Ｒ、抵抗列１０１の入力抵抗２Ｒの抵抗分２Ｒによってのみ減衰されて増幅回路１０３に供給される。
【００３７】
増幅回路１０３は、オペアンプ１３１及び帰還抵抗ＲＦから構成されており、非反転増幅回路を構成している。増幅回路１０３は、抵抗列１０１により減衰された入力電圧Ｖｉｎを非反転増幅して出力する。
【００３８】
このように、設定データによって、入力電圧Ｖｉｎの減衰量を設定できる。
【００３９】
なお、このとき、スイッチ回路１０２−１〜１０２−ｎのうち複数のスイッチ回路を同時にオンし、組み合わせて減衰量を設定することもできる。
【００４０】
なお、ここで、出力電圧Ｖｏは、
Ｖｏ＝Ｖｂｉａｓ−（Σｂｎ／２＾ｎ＊Ｒ）＊Ｖｉｎ／ＶＦ　　・・・（３）
で表せる。ここで、ｂｎは、ビットデータを示し、スイッチ回路１０２−１〜１０２−ｎで入力電圧Ｖｉｎが接続されたとき、「１」、バイアスＶｂｉａｓが接続された時には「０」となる。また、ｎはビットデータのビット位置を示す。本実施例では、上記式（３）に従ってゲインの設定が可能となる。
【００４１】
本実施例によれば、回路構成が簡単であるため、ＩＣ化したときにＩＣチップ面積を低減できる。例えば、占有面積を図３に示すゲイン可変回路に比べて４４％低減できる。また、本実施例では、抵抗比動作しているため、抵抗列１０１の抵抗ＲをトランジスタＭ１、Ｍ２のオン抵抗に比べて十分に大きくできるため、トランジスタＭ１、Ｍ２のオン抵抗の影響を低減でき、よって、ゲイン可変の直線性を向上させることができる。
【００４２】
【発明の効果】
上述の如く、本発明によれば、スイッチ回路により入力信号の抵抗列への供給を制御することにより、回路構成が簡単にできるため、ＩＣ化したときにＩＣチップ面積を低減できる。
【００４３】
また、スイッチ回路の出力の組み合わせによって出力を制御できるので、抵抗数を少なくできる。また、これによって、抵抗列を構成する各抵抗は、スイッチ回路を構成するトランジスタのオン抵抗に比べて十分に大きくできる。よって、スイッチ回路を構成するトランジスタのオン抵抗の影響を低減できるため、ゲイン可変の直線性を向上させることができるなどの特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成図である。
【図２】従来のゲイン可変回路の一例のブロック構成図である。
【図３】従来のゲイン可変回路の一例の回路構成図である。
【図４】従来のゲイン可変回路の一例の動作説明図である。
【符号の説明】
１００　ゲイン可変回路、１０１　抵抗列
１０２−１〜１０２−ｎ　スイッチ回路、１０３　増幅回路
１１１　直流電源、１２１　インバータ、１３１　オペアンプ
Ｍ１、Ｍ２　ＮチャネルＭＯＳトランジスタ
Ｒ　抵抗、Ｒｉｎ０〜Ｒｉｎｎ　入力抵抗、ＲＦ　帰還抵抗
【図１】
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【図２】
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【図３】
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【図４】
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