(57)【要約】【課題】クロック同期で情報信号を入力又は出力する集積回路のホールド又はセットアップ時間を自動的に確保。【解決手段】基準信号ＴｐＣＢのＨ／Ｌ切換りと送信信号ＴｐＣＡのＨ／Ｌ切換りとの間のタイミング差指示データＰｓｈ／Ｐｓｓを保持する手段４０８；送信信号のＨ／Ｌでオンオフする第１スイッチング素子ＰＳ１／ＮＳ１と、位相制御信号ａ〜ｐに応答して導通する第２スイッチング素子ＰＳ２／ＮＳ２とを直列に接続した直列回路、の複数個Ｐａ〜Ｐｐ／Ｎａ〜Ｎｐを並列に、定電圧電源Ｖｃ又は機器アースと送信信号線（ＴｐＣＡ）との間に接続したバッファアンプ４０３；および、基準信号と送信信号のＨ／Ｌ切換りのグ差が、保持手段の指示データＰｓｈ／Ｐｓｓに合致するように、導通にする第２スイッチング素子ＰＳ２／ＮＳ２の数を制御するタイミング差設定手段４０７；を備える。【選択図】　図８
2004056532.tif 000002
【特許請求の範囲】
【請求項１】
基準信号のレベルの高レベルＨから低レベルＬへの切換り又はその逆への切換りすなわちＨ／Ｌ切換りに同期してレベルが切換わる送信信号を出力又は入力する集積回路において、
基準信号のＨ／Ｌ切換りと送信信号のＨ／Ｌ切換りとの間のタイミング差指示データを保持する手段；
送信信号のＨ／Ｌ切換りであるＨからＬへとＬからＨへの切換りの一方で導通し他方で非導通の第１スイッチング素子と、位相制御信号に応答して導通する第２スイッチング素子とを直列に接続した直列回路、の複数個を並列に、定電圧電源又は基準電位と送信信号線との間に接続したバッファアンプ；および、
基準信号と送信信号のＨ／Ｌ切換りのタイミング差が、前記保持手段のタイミング差指示データに合致するように、導通にする第２スイッチング素子の数を制御する位相制御信号をバッファアンプに与えるタイミング差設定手段；
を備えることを特徴とする集積回路。
【請求項２】
タイミング差指示データは、基準信号のＨ／Ｌ切換りを基点にした、該基点以降の送信信号のレベル読み取りのためのホールド時間である、請求項１記載の集積回路。
【請求項３】
タイミング差指示データは、基準信号のＨ／Ｌ切換りを基点にした送信信号のレベル読み取りのための該基点に先行するセットアップ時間である、請求項１記載の集積回路。
【請求項４】
基準信号のレベルの高レベルＨから低レベルＬへの切換り又はその逆への切換りすなわちＨ／Ｌ切換りに同期してレベルが切換わる送信信号を出力又は入力する集積回路において、
基準信号のＨ／Ｌ切換りと、送信信号のＨからＬへとＬからＨへの切換りの一方および他方との間の第１および第２タイミング差指示データを保持する手段；送信信号のＨ／Ｌ切換りであるＨからＬへとＬからＨへの切換りの一方で導通し他方で非導通の、第１組の第１スイッチング素子と、位相制御信号に応答して導通する第１組の第２スイッチング素子とを直列に接続した直列回路、の複数個を並列に、定電圧電源と送信信号線との間に接続し、送信信号のＨ／Ｌ切換りの前記他方で導通し前記一方で非導通の、第２組の第１スイッチング素子と、位相制御信号に応答して導通する第２組の第２スイッチング素子とを直列に接続した直列回路、の複数個を並列に、基準電位と送信信号線との間に接続したバッファアンプ；および、
基準信号のＨ／Ｌ切換りと、送信信号のＨからＬへとＬからＨへの切換りの一方および他方との間の第１および第２タイミング差がそれぞれ、前記保持手段の第１および第２タイミング差指示データに合致するように、導通にする第１組および第２組の各第２スイッチング素子の数を制御する位相制御信号をバッファアンプに与えるタイミング差設定手段；
を備えることを特徴とする集積回路。
【請求項５】
第１タイミング差指示データは、基準信号のＨ／Ｌ切換りを基点にした、該送信信号のレベル読み取りのための、該基点に先行するセットアップ時間であり、第２タイミング差指示データは、基準信号のＨ／Ｌ切換りを基点にした、該基点以降の送信信号のレベル読み取りのためのホールド時間である、請求項４記載の集積回路。
【請求項６】
画像信号処理の内部ロジックと、該内部ロジックと集積回路外部との間で送信する画像信号を前記送信信号とする、請求項１乃至５のいずれかに記載のタイミング制御機能と、を含むＡＳＩＣ；および、該ＡＳＩＣが処理した画像信号に基づいて用紙に画像を形成する画像形成手段；を含む画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準信号例えば伝送同期クロックのレベルのＨ／Ｌ切換りに同期して、たとえば画像信号，各種データ信号，各種制御信号，タイミング信号，同期信号等の電気信号をやり取りする集積回路とそれを用いる画像形成装置に関する。
【０００２】
【従来の技術】
近年の半導体の進歩は著しいものがあり、半導体素子の状態切換り時間は、１μｓｅｃ程度から、０．５μｓｅｃ，０．３５μｓｅｃ，０．２５μｓｅｃ，０．１８μｓｅｃと短いもの、すなわち動作が高速のものが提供される。また、配線層においても２層から３層そして５層，７層と進んできている。１μｓｅｃ程度までの動作時間の半導体素子の応答時間遅れは、ゲート遅延が支配的であったが、高速動作のものでは、ゲート遅延よりも配線遅延が全体の５０％以上のウェイトをしめるようになってきている。各ツールベンダーや半導体製造メーカーがこれらを解決するために努力している。
【０００３】
しかしながら、特にＲＴＬ設計によりクロックの遅延のスキュー、ならびに、該クロックに同期して入出力する送信信号の、ホールド，セットアップ等の、クロックを基準にする送信信号の立ち上がり，立ち下がりタイミングのばらつきが問題になっている。クロックパルスを各所各半導体回路に供給する場合、クロック線にクロックバッファを介挿するとかして、クロックパルスの劣化を防止するが、クロック線の配線長，配線パタ−ンの相異やそれに接続された電気回路素子数や特性又は配置により、基準電位／配線間の静電容量が異なり、これがクロックパルスの遅延量のばらつきを生ずる。これによってクロックパルスに位相ずれ（スキュー）が発生してしまう。これは、クロックパルスに同期して送受信する上述の画像信号，各種データ信号，各種制御信号，タイミング信号，同期信号等の電気信号に関しても同様である。
【０００４】
従来は、大きなスキュ−が発生すると、回路レイアウト結果からバックアノテーションを行ない、遅延情報に対応してクロックバッファを変更することにより対応してきた。しかしこの作業では、遅延情報はＭＡＸ値ＭＩＮ値として予測されるもので、実デバイス上では吸収されず、配線に接続した次段のフリップフロップのデータホールドに頼ることが多く、再レイアウトの作業が発生してしまう。
【０００５】
特開平６−２７３４７８号公報には、複数のクロックパルス出力線のそれぞれに、可変遅延回路を接続して異なるパルス出力線の各パルス間の位相差を位相比較回路で比較して、位相が進んでいるパルスが乗ったパルス出力線に接続された可変遅延回路の遅延時間を長くして、異なるパルス出力線の各パルス間の位相差を小さくするクロックスキュ−補正回路が開示されている。この補正回路は、クロックを供給するためのパスとそれに対応した帰還パスに可変遅延回路を設け、位相比較の結果により遅延時間を調整し、クロック分配系におけるクロック信号の位相ずれを補正する。そこで用いられる可変遅延回路は、クロックパルス出力線と基準電位（機器ア−ス）の間に、それらの間の静電容量を多段階に切換えるための複数個ｎのスイッチング素子を並列に接続して、ａ個のスイッチング素子を導通にして静電容量をａ対応値としてその分の遅延をクロックパルスに与える。
【０００６】
しかしながら、位相遅れが少い方のパルスを、パルス信号線に静電容量を付加して遅延させて異種ライン上のクロックパルス間の位相ずれを小さくするので、遅延量が大きいパルスの鈍りが大きく、パルスが劣化する。
【０００７】
そこで本願発明者は、パルス入力線（ＴｐＡ）のパルスのＨ／Ｌレベルの一方で導通し他方で非導通の第１スイッチング素子（ＰＳ１）と、位相制御信号に応答して導通する第２スイッチング素子（ＰＳ２）とを直列に接続した直列回路、の複数個（１６個）を並列に、定電圧電源（Ｖｃ）又は基準電位（ＧＮＤ）とパルス出力線（ＴｐＣＡ）との間に接続したバッファアンプ（ＢＵＦ２Ａ，ＢＵＦ２Ｂ）を用いるパルス位相調整回路を提示した（特開２０００−２０１０５９号公報）。このパルス位相調整回路によれば位相制御信号を操作して分岐クロックパルスラインのクロックパルス間の位相を合わせることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、例えば画像信号，各種データ信号，各種制御信号，タイミング信号，同期信号等の電気信号など、２値化或いは多値化した情報信号を、クロックパルスに同期して送受信する場合には、情報信号を確実に読み取るためのセットアップ時間あるいはホールド時間が必要であるが、半導体素子の動作の高速化にともなって情報信号の送信速度を高くすると、それにともなってクロックパルスの周波数が高く設定されて、クロック線ならびに情報信号線の配線長，配線パタ−ンの相異やそれに接続された電気回路素子数や電気特性又は配置により、基準電位／分岐線間の静電容量が異なり、これがクロックパルスに対する情報信号のセットアップ時間，ホールド時間にばらつきを生じ、この面から情報信号の送信速度の高速化が妨げられる。
【０００９】
集積回路の設計では、自己回路のセットアップ時間，ホールド時間を考慮する必要があるばかりでなく、接続先集積回路，配線又は回路システムのセットアップ，ホールド時間も考慮しなければならないことが多い。従来のセットアップ時間，ホールド時間の調整は、タイミング解析を行いその情報を回路レイアウトに反映させ集積回路を作成する。しかしながら、実際にはセットアップ時間，ホールド時間を満たせないときにレイアウトからやり直す必要が出てくる。回路レイアウトでの調整にはノウハウがいるため、収束しないときに大きな時間のロスとなりうる。接続先の集積回路またはシステムが変わると、自己または接続先のセットアップ時間，ホールド時間を満たせなくなる可能性が高い。その場合、もう一度集積回路を改版する必要が出てくる。
【００１０】
本発明は、クロック同期で情報信号を入力又は出力する集積回路のホールド時間および又はセットアップ時間を自動的に確保することを目的とする。
【００１１】
【課題を解決するための手段】
（１）基準信号のレベルの高レベルＨから低レベルＬへの切換り又はその逆への切換りすなわちＨ／Ｌ切換りに同期してレベルが切換わる送信信号を出力又は入力する集積回路において、
基準信号（ＴｐＣＢ）のＨ／Ｌ切換りと送信信号（ＴｐＣＡ）のＨ／Ｌ切換りとの間のタイミング差指示データ（Ｐｓｈ／Ｐｓｓ）を保持する手段（４０８／４２８ｓ／４２８ｈ）；
送信信号（ＴｐＡ）のＨ／Ｌ切換りであるＨからＬへとＬからＨへの切換りの一方で導通し他方で非導通の第１スイッチング素子（ＰＳ１／ＮＳ１）と、位相制御信号（ａ〜ｐ）に応答して導通する第２スイッチング素子（ＰＳ２／ＮＳ２）とを直列に接続した直列回路、の複数個（Ｐａ〜Ｐｐ／Ｎａ〜Ｎｐ）を並列に、定電圧電源（Ｖｃ）又は基準電位（機器アース）と送信信号線（ＴｐＣＡライン）との間に接続したバッファアンプ（４０３／４２３／４４３）；および、
基準信号（ＴｐＣＢ）と送信信号（ＴｐＣＡ）のＨ／Ｌ切換りのタイミング差が、前記保持手段のタイミング差指示データ（Ｐｓｈ／Ｐｓｓ）に合致するように、導通にする第２スイッチング素子（ＰＳ２／ＮＳ２）の数を制御するタイミング差設定手段（４０７／４２７／４４７）；
を備えることを特徴とする集積回路（図８／図１１／図１４／図１９）。
【００１２】
なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素または対応事項の符号もしくは対応事項を、例示として参考までに付記した。以下も同様である。カッコ内の「／」は、「又は」を意味する。
【００１３】
ここで、例えば図１１および図１３に示すように、基準信号である送信同期クロックＴｐＣＢの立ち上がりに対する、他から又は他への送信信号である画像信号又は制御信号ＴｐＣＡのセットアップ期間Ｔｓａを確保する態様で説明すると、定電圧電源Ｖｃ（＋）と送信信号線（ＴｐＣＡ）の間に接続した複数個（１６個）の直列回路の第２スイッチング素子（ＰＳ２）群の中の少くとも１個を位相制御信号によって導通とするか、あるいは位相制御信号と無関係に常時導通としておくことにより、この第２スイッチング素子（ＰＳ２）に直列接続した第１スイッチング素子（ＰＳ１）が、送信信号（ＴｐＡ）のＬからＨへの立ち上がりで導通しＨからＬへの立下りで非導通となることにより、位相を補正した送信信号（ＴｐＣＡ）すなわち補正後送信信号（ＴｐＣＡ）が送信信号線（ＴｐＣＡ）に現われる。
【００１４】
第２スイッチング素子（ＰＳ２）群のもう１個の第２スイッチング素子（ＰＳ２）を位相制御信号にて導通にすると、２個の第２スイッチング素子（ＰＳ２）およびそれらに直列接続の第１スイッチング素子（ＰＳ１）を通して送信信号線（ＴｐＣＡ）に、送信信号（ＴｐＡ）に同期して、パルス給電（補正した送信信号ＴｐＣＡの発生）が行なわれるので、送信信号線（ＴｐＣＡ）と基準電位（機器アース）との間の静電容量（ＣＡ）に流れる充電電流が増大し、送信信号線（ＴｐＣＡ）の補正後送信信号（ＴｐＣＡ）の立ち上がり位相が進む。すなわち補正後送信信号（ＴｐＣＡ）のＬからＨへの立上りの遅れが短くなる。したがって、３個，４個，５個，・・・と、第２スイッチング素子（ＰＳ２）群の導通にするスイッチング素子（ＰＳ２）の数を増やすと、上記充電電流が順次増大し、補正後送信信号（ＴｐＣＡ）の位相が順次に進む。このように、位相制御信号によって、補正後送信信号（ＴｐＣＡ）の位相の進みを制御できる。
【００１５】
そしてタイミング差設定手段（４２７）が、基準信号（ＴｐＣＢ）と送信信号（ＴｐＣＡ）のＨ／Ｌ切換りのタイミング差が保持手段（４２８ｓ）のタイミング差指示データ（Ｐｓｓ）に合致するように、導通にする第２スイッチング素子（ＰＳ２／ＮＳ２）の数を制御するので、図１３に示す、基準信号（ＴｐＣＢ）に対する補正後送信信号（ＴｐＣＡ）のセットアップ時間Ｔｓａが、タイミング差指示データ（Ｐｓｓ）が指定するものに定まる。
【００１６】
保持手段（４２８ｓ）を、タイミング差指示データ（Ｐｓｓ）を発生する集積回路内の配線設定とするとき、ならびに、データ（Ｐｓｓ）を保持する不揮発メモリとするときには、環境の変化あるいは接続先集積回路又は回路システムの変更による、基準信号（ＴｐＣＢ）および又は送信信号（ＴｐＣＡ）の位相ずれにもかかわらず、セットアップ時間がタイミング差指示データ（Ｐｓｓ）対応値に自動的に補正されるので、送信信号読込み／送出の配線およびロジックの設計が容易になるばかりでなく、改版作業を減らす事が出来る。また、保持手段（４２８ｓ）をＲＡＭなどの読み書きが可能なメモリとして、集積回路の外部から、あるいは集積回路の内部ロジックによって、タイミング差指示データ（Ｐｓｓ）を書き換え可能にする場合には、接続先集積回路又は回路システムの変更にあわせてタイミング差指示データ（Ｐｓｓ）を書き換えて、セットアップ時間を最適値に更新できる。より精度の良い調整が出来る。別の集積回路の変更や不具合に影響を受けることがないため改版作業を減らす事が出来る。
【００１７】
以上の説明は、セットアップ時間の自動設定の態様であるが、ホールド時間の自動設定の態様も、同様である。
【００１８】
【発明の実施の形態】
（２）タイミング差指示データ（Ｐｓｈ）は、基準信号（ＴｐＣＢ）のＨ／Ｌ切換りを基点にした、該基点以降の送信信号（ＴｐＣＡ）のレベル読み取りのためのホールド時間（Ｐｓｈ）である、上記（１）の集積回路。
【００１９】
大略で上記（１）の図１１および図１３に示す態様を例にしたセットアップ時間補正の説明を、ホールド時間補正に読み替える説明となり、ホールド時間の自動補正に関して、上記（１）に記述した作用，効果が同様に得られる。詳細は、図８，図９および図１０に示し、後述する。
【００２０】
（３）タイミング差指示データは、基準信号（ＴｐＣＢ）のＨ／Ｌ切換りを基点にした送信信号（ＴｐＣＡ）のレベル読み取りのための該基点に先行するセットアップ時間（Ｐｓｈ）である、上記（１）の集積回路。
【００２１】
上記（１）の図１１および図１３に示す態様を例にしたセットアップ時間補正の説明と同じであり、セットアップ時間の自動補正に関して、上記（１）に記述した作用，効果が得られる。詳細は、図１１，図１２および図１３に示し、後述する。
【００２２】
（４）基準信号のレベルの高レベルＨから低レベルＬへの切換り又はその逆への切換りすなわちＨ／Ｌ切換りに同期してレベルが切換わる送信信号を出力又は入力する集積回路において、
基準信号（ＴｐＣＢ）のＨ／Ｌ切換りと、送信信号（ＴｐＣＡ）のＨからＬへとＬからＨへの切換りの一方および他方との間の第１および第２タイミング差指示データ（Ｐｓｓ，Ｐｓｈ）を保持する手段（４２８ｓ，４２８ｈ）；
送信信号（ＴｐＡ）のＨ／Ｌ切換りであるＨからＬへとＬからＨへの切換りの一方で導通し他方で非導通の、第１組の第１スイッチング素子（ＰＳ１）と、位相制御信号（ａ〜ｐ）に応答して導通する第１組の第２スイッチング素子（ＰＳ２）とを直列に接続した直列回路、の複数個（Ｐａ〜Ｐｐ）を並列に、定電圧電源（Ｖｃ）と送信信号線（ＴｐＣＡ）との間に接続し、送信信号（ＴｐＡ）のＨ／Ｌ切換りの前記他方で導通し前記一方で非導通の、第２組の第１スイッチング素子（ＮＳ１）と、位相制御信号（ａ〜ｐ）に応答して導通する第２組の第２スイッチング素子（ＮＳ２）とを直列に接続した直列回路、の複数個（Ｎａ〜Ｎｐ）を並列に、基準電位（機器アース）と送信信号線（ＴｐＣＡ）との間に接続した、バッファアンプ（４４３）；および、
基準信号（ＴｐＣＢ）のＨ／Ｌ切換りと、送信信号（ＴｐＣＡ）のＨからＬへとＬからＨへの切換りの一方および他方との間の第１および第２タイミング差（Ｔｓａ，Ｔｈａ）がそれぞれ、前記保持手段（４２８ｓ，４２８ｈ）の第１および第２タイミング差指示データ（Ｐｓｓ，Ｐｈｓ）に合致するように、導通にする第１組および第２組の各第２スイッチング素子（ＰＳ２，ＮＳ２）の数を制御するタイミング差設定手段（４７）；
を備えることを特徴とする集積回路（図１４，１５）。
【００２３】
これによれば、タイミング差設定手段（４７）による位相制御信号（ａ〜ｐ）を用いる第１組の第２スイッチング素子（ＰＳ２）の数の制御により、セットアップ時間が第１タイミング差指示データ（Ｐｓｓ）が指定する値に自動設定され、第２組の第２スイッチング素子（ＰＳ２）の数の制御により、ホールド時間が第２タイミング差指示データ（Ｐｓｈ）が指定する値に自動設定される。
【００２４】
保持手段（４２８ｓ，４２８ｈ）を、第１および第２タイミング差指示データ（Ｐｓｓ，Ｐｓｈ）を発生する集積回路内の配線設定とするとき、ならびに、データ（Ｐｓｓ，Ｐｓｈ）を保持する不揮発メモリとするときには、基準信号（ＴｐＢ）に対する送信信号（ＴｐＣＡ）のセットアップ時間およびホールド時間が、集積回路内で指示データ（Ｐｓｓ，Ｐｓｈ）対応値に自動的に定まるので、送信信号読込み／送出の配線およびロジックの設計が容易になるばかりでなく、改版作業を減らす事が出来る。また、保持手段（４２８ｓ，４２８ｈ）をＲＡＭなどの読み書きが可能なメモリとして、集積回路の外部から、あるいは集積回路の内部ロジックによって、タイミング差指示データ（Ｐｓｓ，Ｐｓｈ）を書き換え可能にする場合には、接続先集積回路又は回路システムの変更にあわせてタイミング差指示データ（Ｐｓｓ，Ｐｓｈ）を書き換えて、セットアップ時間およびホールド時間を最適値に設定できる。より精度の良い調整が出来る。別の集積回路の変更や不具合に影響を受けることがないため改版作業を減らす事が出来る。
【００２５】
（５）第１タイミング差指示データは、基準信号のＨ／Ｌ切換りを基点にした、該送信信号のレベル読み取りのための、該基点に先行するセットアップ時間であり、第２タイミング差指示データは、基準信号のＨ／Ｌ切換りを基点にした、該基点以降の送信信号のレベル読み取りのためのホールド時間である、上記（４）の集積回路。これによれば、上記（４）で説明した作用，効果が得られる。
【００２６】
（６）画像信号処理の内部ロジックと、該内部ロジックと集積回路外部との間で送信する画像信号を前記送信信号（ＴｐＣＡ）とする、上記（１）乃至（５）のいずれかに記載のタイミング制御機能と、を含むＡＳＩＣ（２１０／ＩＰＰ／ＣＤＩＣ／ＩＭＡＣ）；および、該ＡＳＩＣが処理した画像信号に基づいて用紙に画像を形成する画像形成手段（１００）；を含む画像形成装置。
【００２７】
これによれば、画像形成装置の一部の回路システム又は集積回路に機能又は動作変更があっても、変更のない集積回路の、改版作業を減らす事が出来る。
【００２８】
（７）画像スキャナ（１０），該画像スキャナの画像データを記録出力用の画像データに処理する画像処理装置（ＡＣＰ）、および、記録出力用の画像データに基づいて用紙に画像を形成するプリンタ（１００）を含む複写機において、
機内の、画像データおよび又は制御データの伝送にかかわる少なくとも一部の集積回路（２１０／ＩＰＰ／ＣＤＩＣ／ＩＭＡＣ）を、上記（１）乃至（５）のいずれかに記載のものとしたことを特徴とする複写機。
【００２９】
これによれば、複写機内の一部の回路システム又は集積回路に機能又は動作変更があっても、変更のない集積回路の、改版作業を減らす事が出来る。
【００３０】
（８）クロック同期設計された集積回路において、基準となるクロック信号（ＴｐＣＢ）とそれぞれの機能を持つ別の集積回路からに受信する、又は、別の集積回路に送信する、送信信号（ＴｐＣＡ）のタイミングを比較して、それが設定値（Ｐｓｓ／Ｐｓｈ）に一致するように送信信号の位相補正を行なう補正制御回路（４０７／４２７／４４７）と、該を保持する保持回路（４２８／４２８ｓ／４２８ｈ）と、補正制御回路から位相制御信号（ａ〜ｐ）を受けて、送信信号ライン（ＴｐＣＡ）への送信信号対応の給電電流値（ライン充電電流値）および又は送信信号ラインから共通電位への送信信号対応の放電電流値（ライン放電電流値）を定めるバッファアンプ（４２３）を持つ事を特徴とする集積回路。
【００３１】
これによれば、別の集積回路又は回路システムの変更によって、自己集積回路が受信する送信信号（ＴｐＣＡ）のクロック信号（ＴｐＣＢ）に対するタイミングが変わっても、自己集積回路内で保持回路（４２８／４２８ｓ／４２８ｈ）に保持する設定値に従うタイミングの送信信号（ＴｐＣＡ）に補正するので、より精度の良い調整値を設定値に出来るため、別の集積回路に変更や不具合を生じても、自己集積回路の改版作業を減らす事が出来る。
【００３２】
（９）前記クロック信号（ＴｐＣＢ）に対する送信信号（ＴｐＣＡ）のタイミング差は、クロック信号（ＴｐＣＢ）に対する送信信号（ＴｐＣＡ）のセットアップ時間および又はホールド時間である、上記（８）の集積回路。
【００３３】
これによれば、自己集積回路内で、送信信号（ＴｐＣＡ）にマージンを作ることが可能なため、周りの集積回路およびボード環境に影響を受けても、送信信号（ＴｐＣＡ）の読み取り又は送出に問題のないように調整ができる。
【００３４】
（１０）別の集積回路が必要とするタイミング値に、保持回路（４２８／４２８ｓ／４２８ｈ）の設定値を任意に変更できるようなインターフェース回路（４５０）を具備する事を特徴とする上記（８）又は（９）の集積回路。
【００３５】
これによれば、自己集積回路を組み込んだ機器又は回路の別の集積回路を、異なったタイミング値のものに変更することができるようになる。すなわち、別の集積回路が異なったタイミング値で、自己集積回路が送出した送信信号（ＴｐＣＡ）を受信するものに変更されても、それに対応して自己集積回路の保持回路（４２８／４２８ｓ／４２８ｈ）の設定値を変更することにより、自己集積回路の改版は不要である。別の集積回路を変更する自由度が高い。
【００３６】
（１１）別の集積回路より受信するクロック信号（ＴｐＣＢ）とそれを基準とするデータや制御などの送信信号（ＴｐＣＡ）に対して、また自己集積回路が受信した送信信号が伝搬される基板からの影響に対して自己集積回路の内部に伝搬する送信信号のセットアップ時間および又はホールド時間を補正対象とし、その値を保持する保持回路のデータを任意に変更できるようなインターフェース回路（４５０）を具備する事を特徴とする上記（８）又は（９）の集積回路。
【００３７】
これによれば、別の集積回路から受信する送信信号（ＴＰＣＡ）に対して内部に伝搬させる前にマージンを作ることが自己集積回路を作成した後でも可能なため、周りの集積回路およびボード環境に影響を受けても問題のないように調整ができる。
【００３８】
（１２）他の集積回路又は回路システムに自己集積回路から送信信号を送出する機能，送出する送信信号のクロック信号に対する上記（８）のタイミング調整の機能，他の集積回路又は回路システムから送信信号を受信する機能、および、受信する送信信号のクロック信号に対する上記（８）のタイミング調整の機能、を備える、上記（８）の集積回路。
【００３９】
（１３）他の集積回路又は回路システムに自己集積回路から送出する送信信号の、クロック信号に対する上記（８）のタイミング調整の機能に含まれるタイミング値を、任意に変更できるようなインターフェース回路（４５０）を具備する事を特徴とする上記（１２）の集積回路。
【００４０】
これによれば、別の集積回路が異なったタイミング値で、自己集積回路が送出した送信信号（ＴｐＣＡ）を受信するものに変更されても、それに対応して自己集積回路の保持回路（４２８／４２８ｓ／４２８ｈ）の設定値を変更することにより、自己集積回路の改版は不要である。別の集積回路を変更する自由度が高い。
【００４１】
（１４）他の集積回路又は回路システムから自己集積回路が受信する送信信号の、クロック信号に対する上記（８）のタイミング調整の機能に含まれるタイミング値を、任意に変更できるようなインターフェース回路（４５０）を具備する事を特徴とする上記（１２）又は（１３）の集積回路。
【００４２】
これによれば、別の集積回路から受信する送信信号（ＴＰＣＡ）に対して内部に伝搬させる前にマージンを作ることが自己集積回路を作成した後でも可能なため、周りの集積回路およびボード環境に影響を受けても問題のないように調整ができる。
【００４３】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明により明らかになろう。
【００４４】
【実施例】
−第１実施例−
図１に、本発明の第１実施例の複合機能フルカラーデジタル複写機の外観を示す。このフルカラー複写機は、大略で、自動原稿送り装置（ＡＤＦ）３０と、操作ボード２０と、カラースキャナ１０と、カラープリンタ１００と、給紙バンク３５の各ユニットで構成されている。ステープラ及び作像された用紙を積載可能なトレイ付きのフィニッシャ３４と、両面ドライブユニット３３と、大容量給紙トレイ３６は、プリンタ１００に装着されている。
【００４５】
機内の画像データ処理装置ＡＣＰ（図４）には、パソコンＰＣが接続したＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）が接続されており、ファクシミリコントロールユニットＦＣＵ（図４）には、電話回線ＰＮ（ファクシミリ通信回線）に接続された交換器ＰＢＸが接続されている。カラープリンタ１００のプリント済の用紙は、排紙トレイ１０８上またはフィニッシャ３４に排出される。
【００４６】
図２に、カラープリンタ１００の機構を示す。この実施例のカラープリンタ１００は、レーザプリンタである。このレーザプリンタ１００は、マゼンダ（Ｍ），シアン（Ｃ），イエロー（Ｙ）および黒（ブラック：Ｋ）の各色の画像を形成するための４組のトナー像形成ユニットが、転写紙の移動方向（図中の右下から左上方向ｙ）に沿ってこの順に配置されている。即ち、４連ドラム方式のフルカラー画像形成装置である。
【００４７】
これらマゼンダ（Ｍ），シアン（Ｃ），イエロー（Ｙ）および黒（Ｋ）のトナー像形成ユニットは、それぞれ、感光体ドラム１１１Ｍ，１１１Ｃ，１１１Ｙおよび１１１Ｋを有する感光体ユニット１１０Ｍ，１１０Ｃ，１１０Ｙおよび１１０Ｋと、現像ユニット１２０Ｍ，１２０Ｃ，１２０Ｙおよび１２０Ｋとを備えている。また、各トナー像形成部の配置は、各感光体ユニット内の感光体ドラム１１１Ｍ，１１１Ｃ，１１１Ｙおよび１１１Ｋの回転軸が水平ｘ軸（主走査方向）に平行になるように、且つ、転写紙移動方向ｙ（副走査方向）に所定ピッチの配列となるように、設定されている。
【００４８】
また、レーザプリンタ１００は、上記トナ−像形成ユニットのほか、レーザ走査による光書込ユニット１０２、給紙カセット１０３，１０４、レジストローラ対１０５、転写紙を担持して各トナ−像形成部の転写位置を通過するように搬送する転写搬送ベルト１６０を有する転写ベルトユニット１０６、ベルト定着方式の定着ユニット１０７、排紙トレイ１０８，両面ドライブ（面反転）ユニット３３等を備えている。また、レーザプリンタ１００は、図示していない手差しトレイ、トナ−補給容器、廃トナーボトル、なども備えている。
【００４９】
光書込ユニット１０２は、光源、ポリゴンミラー、ｆ−θレンズ、反射ミラー等を備え、画像データに基づいて各感光体ドラム１１１Ｍ，１１１Ｃ，１１１Ｙおよび１１１Ｋの表面にレーザ光を、ｘ方向に振り走査しながら照射する。また図２上の一点鎖線は、転写紙の搬送経路を示している。給紙カセット１０３，１０４から給送された転写紙は、図示しない搬送ガイドで案内されながら搬送ローラで搬送され、レジストローラ対１０５に送られる。このレジストローラ対１０５により所定のタイミングで転写搬送ベルト１６０に送出された転写紙は転写搬送ベルト１６０で担持され、各トナ−像形成部の転写位置を通過するように搬送される。
【００５０】
各トナー像形成部の感光体ドラム１１１Ｍ，１１１Ｃ，１１１Ｙおよび１１１Ｋに形成されたトナー像が、転写搬送ベルト１６０で担持され搬送される転写紙に転写され、各色トナー像の重ね合わせ即ちカラー画像が形成された転写紙は、定着ユニット１０７に送られる。すなわち転写は、転写紙上にじかにトナー像を転写する直接転写方式である。定着ユニット１０７を通過する時トナー像が転写紙に定着する。トナー像が定着した転写紙は、排紙トレイ１０８，フィニッシャ３６又は両面ドライブユニット３３に排出又は送給される。
【００５１】
イエローＹのトナ−像形成ユニットの概要を次に説明する。他のトナ−像形成ユニットも、イエローＹのものと同様な構成である。イエローＹのトナー像形成ユニットは、前述のように感光体ユニット１１０Ｙ及び現像ユニット１２０Ｙを備えている。感光体ユニット１１０Ｙは、感光体ドラム１１１Ｙのほか、感光体ドラム表面に潤滑剤を塗布するブラシローラ，感光体ドラム表面をクリーニングする揺動可能なブレード，感光体ドラム表面に光を照射する除電ランプ，感光体ドラム表面を一様帯電する非接触型の帯電ローラ、等を備えている。
【００５２】
感光体ユニット１１０Ｙにおいて、交流電圧が印加された帯電ローラにより一様帯電された感光体ドラム１１１Ｙの表面に、光書込ユニット１０２で、プリントデータに基づいて変調されポリゴンミラーで偏向されたレーザ光Ｌが走査されながら照射されると、感光体ドラム１１１Ｙの表面に静電潜像が形成される。感光体ドラム１１ＩＹ上の静電潜像は、現像ユニット２０Ｙで現像されてイエローＹのトナー像となる。転写搬送ベルト１６０上の転写紙が通過する転写位置では、感光体ドラム１１ＩＹ上のトナー像が転写紙に転写される。トナ−像が転写された後の感光体ドラム１１１Ｙの表面は、ブラシローラで所定量の潤滑剤が塗布された後、ブレードでクリーニングされ、除電ランプから照射された光によって除電され、次の静電潜像の形成に備えられる。
【００５３】
現像ユニット１２０Ｙは、磁性キャリア及びマイナス帯電のトナ−を含む二成分現像剤を収納している。そして、現像ケース１２０Ｙの感光体ドラム側の開口から一部露出するように配設された現像ローラや、搬送スクリュウ、ドクタブレード、トナ−濃度センサ，粉体ポンプ等を備えている。現像ケース内に収容された現像剤は、搬送スクリュウで攪拌搬送されることにより摩擦帯電する。そして、現像剤の一部が現像ローラの表面に担持される。ドクタブレードが現像ローラの表面の現像剤の層厚を均一に規制し、現像ローラの表面の現像剤中のトナーが感光体ドラムに移り、これにより静電潜像に対応するトナー像が感光体ドラム１１１Ｙ上に現われる。現像ケース内の現像剤のトナー濃度はトナ−濃度センサで検知される。濃度不足の時には、粉体ポンプが駆動されてトナーが補給される。
【００５４】
転写ベルトユニット１０６の転写搬送ベルト１６０は、各トナ−像形成部の感光体ドラム１１１Ｍ，１１１Ｃ，１１１Ｙおよび１１１Ｋに接触対向する各転写位置を通過するように、４つの接地された張架ローラに掛け回されている。張架ローラの１つが１０９である。これらの張架ローラのうち、２点鎖線矢印で示す転写紙移動方向上流側の入口ローラには、電源から所定電圧が印加された静電吸着ローラが対向するように配置されている。これらの２つのローラの間を通過した転写紙は、転写搬送ベルト１６０上に静電吸着される。また、転写紙移動方向下流側の出口ローラは、転写搬送ベルトを摩擦駆動する駆動ローラであり、図示しない駆動源に接続されている。また、転写搬送ベルト１６０の外周面には、電源から所定のクリーニング用電圧が印加されたバイアスローラが接触するように配置されている。このバイアスローラにより転写搬送ベルト１６０上に付着したトナ−等の異物が除去される。
【００５５】
また、感光体ドラム１１１Ｍ，１１１Ｃ，１１１Ｙおよび１１１Ｋに接触対向する接触対向部を形成している転写搬送ベルト１６０の裏面に接触するように、転写バイアス印加部材を設けている。これらの転写バイアス印加部材は、マイラ製の固定ブラシであり、各転写バイアス電源から転写バイアスが印加される。この転写バイアス印加部材で印加された転写バイアスにより、転写搬送ベルト１６０に転写電荷が付与され、各転写位置において転写搬送ベルト１６０と感光体ドラム表面との間に所定強度の転写電界が形成される。
【００５６】
転写搬送ベルト１６０で搬送され、感光体ドラム１１１Ｍ，１１１Ｃ，１１１Ｙおよび１１１Ｋに形成された各色トナー像が転写された用紙は、定着装置１０７に送り込まれてそこで、トナー像が加熱，加圧によって用紙に熱定着される。熱定着後、用紙は左側板の上部のフィニッシャ３４への排紙口３４ｏｔからフィニッシャ３４に送り込まれる。又は、プリンタ本体の上面の排紙トレイ１０８に排出される。
【００５７】
再度図１を参照する。フィニッシャ３４は、スタッカトレイすなわち積載降下トレイ３４ｈｓおよびソートトレイ群３４ｓｔを持ち、積載降下トレイ３４ｈｓに用紙（プリント済紙，転写済紙）を排出するスタッカ排紙モードと、ソートトレイ群３４ｓｔに排紙するソータ排紙モードを持つ。
【００５８】
プリンタ１００からフィニッシャ３４に送り込まれた用紙は、左上方向に搬送されそして上下逆Ｕ字型の搬送路を経て、下向きに搬送方向を切換えてから、設定されているモードに応じて、スタッカ排紙モードのときには排出口から積載降下トレイ３４ｈｓに排出される。ソータ排紙モードのときには、ソータトレイ群３４ｓｔの、そのとき排出中の用紙が割り当てられたソータトレイに排出される。
【００５９】
ソータ排紙モードが指定されるとフィニッシャ内排紙コントローラは、最下部の重ね待避位置に置いたソートトレイ群３４ｓｔを、図１上で２点鎖線で示す使用位置に上駆動し、ソータトレイ間の間隔を広げる。ソータ排紙モードでは、１回（一人）の設定枚数の複写又はプリントは、部ソートにソータ排紙モードが設定されているときには、同一原稿（画像）をプリントした各転写紙をソートトレイ群３４ｓｔの各トレイに仕分け収納する。頁ソートにソータ排紙モードが設定されているときには、各トレイを各頁（画像）に割り当てて、同一頁をプリントした各転写紙を１つのソートトレイに積載する。
【００６０】
図３に、スキャナ１０およびそれに装着されたＡＤＦ３０の、原稿画像読み取り機構を示す。このスキャナ１０のコンタクトガラス２３１上に置かれた原稿は、照明ランプ２３２により照明され、原稿の反射光（画像光）が第１ミラー２３３で副走査方向ｙと平行に反射される。照明ランプ２３２および第１ミラー２３３は、図示しない、副走査方向ｙに定速駆動される第１キャリッジに搭載されている。第１キャリッジと同方向にその１／２の速度で駆動される、図示しない第２キャリッジには第２および第３ミラー２３４，２３５が搭載されており、第１ミラー２３３が反射した画像光は第２ミラー２３４で下方向（ｚ）に反射され、そして第３ミラー２３５で副走査方向ｙに反射されて、レンズ２３６により集束され、ＣＣＤ２０７に照射され、電気信号に変換される。第１および第２キャリッジは、走行体モーター２３８を駆動源として、ｙ方向に往（原稿走査），復（リタ−ン）駆動される。
【００６１】
スキャナ１０には、自動原稿供給装置ＡＤＦ　３０が装着されている。ＡＤＦ３０の原稿トレイ２４１に積載された原稿は、ピックアップローラ２４２およびレジストローラ対２４３で搬送ドラム２４４と押さえローラ２４５の間に送り込まれて、搬送ドラム２４４に密着して読み取りガラス２４０の上を通過し、そして排紙ローラ２４６，２４７で、原稿トレイ２４１の下方の圧板兼用の排紙トレイ２４８上に排出される。原稿は、読み取りガラス２４０を通過する際に、その直下に移動している照明ランプ２３２により照射され、原稿の反射光は、第１ミラー２３３以下の光学系を介してＣＣＤ２０７に照射され光電変換される。
【００６２】
読み取りガラス２４０と原稿始端の位置決め用のスケール２５１との間には、白基準板２３９、ならびに、第１キャリッジを検出する基点センサ２４９がある。白基準板２３９は、照明ランプ２３２の個々の発光強度のばらつき，また主走査方向のばらつきや、ＣＣＤ２０７の画素毎の感度ムラ等が原因で、一様な濃度の原稿を読み取ったにもかかわらず、読み取りデータがばらつく現象を補正（シェーディング補正）するために用意されている。このシェーディング補正は、まず白基準板２３９を原稿スキャン前に主走査方向１ライン分読み取り、この読み取った白基準データをメモリに記憶し、原稿画像を読み取るときは、原稿をスキャンした画素毎に、画像データを前記メモリ上の対応する白基準データで割り算するものである。
【００６３】
図４に、図１に示す複写機の画像処理系統のシステム構成を示す。このシステムでは、読取ユニット１１と画像データ出力Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ：インターフェイス）１２でなるカラー原稿スキャナ１２が、画像データ処理装置ＡＣＰの画像データインターフェース制御ＣＤＩＣ（以下単にＣＤＩＣと表記）に接続されている。画像データ処理装置ＡＣＰにはまた、カラープリンタ１００が接続されている。カラープリンタ１００は、画像データ処理装置ＡＣＰの画像データ処理器ＩＰＰ（Ｉｍａｇｅ　Ｐｒｏｃｅｓｓｉｎｇ　Ｐｒｏｃｅｓｓｏｒ；以下では単にＩＰＰと記述）から、書込みＩ／Ｆ１３４に記録画像データを受けて、作像ユニット１３５でプリントアウトする。作像ユニット１３５は、図２に示すものである。
【００６４】
画像データ処理装置ＡＣＰ（以下では単にＡＣＰと記述）は、パラレルバスＰｂ，画像メモリアクセス制御ＩＭＡＣ（以下では単にＩＭＡＣと記述），画像メモリであるメモリモジュールＭＥＭ（以下では単にＭＥＭと記述），システムコントローラ１，ＲＡＭ４，不揮発メモリ５，フォントＲＯＭ６，ＣＤＩＣ，ＩＰＰ等、を備える。パラレルバスＰｂには、ファクシミリ制御ユニットＦＣＵ（以下単にＦＣＵと記述）を接続している。操作ボード２０はシステムコントローラ１に接続している。
【００６５】
カラー原稿スキャナ１０の、原稿を光学的に読み取る読取ユニット１１は、原稿に対するランプ照射の反射光をＣＣＤで光電変換してＲ，Ｇ，Ｂ画像データを生成し、出力Ｉ／Ｆ１２でＲＧＢ画像データに変換しかつシェーディング補正してＣＤＩＣに送出する。
【００６６】
ＣＤＩＣは、画像データに関し、出力Ｉ／Ｆ１２，パラレルバスＰｂ，ＩＰＰ間のデータ転送，プロセスコントローラ１３１とＡＣＰの全体制御を司るシステムコントローラ１との間の通信をおこなう。また、ＲＡＭ１３２はプロセスコントローラ１３１のワークエリアとして使用され、不揮発メモリ１３３はプロセスコントローラ１３１の動作プログラム等を記憶している。
【００６７】
図５に、スキャナ１０の画像読み取りの電気系統の構成を示す。ＣＣＤイメージセンサ２０７から出力される電気信号すなわちアナログ画像信号は、信号処理回路２０８で増幅され、Ａ／Ｄ変換器２０９によってデジタル画像信号すなわち画像データに変換される。この画像データは、シェーディング補正回路２１０によって補正処理を受け、ＡＣＰのＩＰＰに出力される。
【００６８】
スキャナ制御回路２０６は、システムコントローラ１およびプロセスコントローラ１３１からの指示に従って、ランプ制御回路２０５，タイミング制御回路２１１及びモータ制御ユニット２６０を制御する。ランプ制御回路２０５は、スキャナ制御回路２０６からの指示に従って露光ランプ２３２（２３２ａ，２３２ｂ）のオン／オフを制御するとともに、シェーデイング補正回路２１０が指示する照度（光量）に露光ランプ２３２の明るさ（時系列平均値又は平滑値）を定める。なお、参照符号２３２ａ，２３２ｂを総括的に参照符号２３２で示すことがある。
【００６９】
モータ制御ユニット２６０は、スキャナ制御回路２０６からの指示に従って、副走査駆動モータ２３８及びＡＤＦモータを制御する。副走査駆動モータ２３８の駆動系統の軸にはロータリエンコーダ（Ｅ）が連結されている。同様にＡＤＦモータの駆動系統にも、図示しないロータリエンコーダが連結されている。第１キャリッジの走査位置（ｙ）および駆動量ならびにＡＤＦ送り原稿の先，後端位置および送り量は、各ロータリエンコーダが発生する電気パルスを計数して把握される。図５に示す紙センサは、ＡＤＦの原稿トレイ２４１上に原稿があるかを検知するものである。
【００７０】
タイミング制御回路２１１は、スキャナ制御回路２０６，システムコントローラ１（のＣＰＵ６０５）及びプロセスコントローラ１３１からの指示あるいは制御信号に従って、各種信号を生成する。即ち、画像読み取りを開始すると、ＣＣＤイメージセンサ２０７に対しては、１ライン分のデータをシフトレジスタに転送する転送ゲート信号及びシフトレジスタのデータを１ビットずつ出力するシフトクロックパルスを与え、システムコントローラ１に対しては、画素同期クロックパルスＣＬＫ，ライン同期信号ＬＳＹＮＣ及び主走査有効期間信号ＬＧＡＴＥを出力する。この画素同期クロックパルスＣＬＫは、ＣＣＤイメージセンサ２０７に与えるシフトクロックパルスと略同一の信号である。また、ライン同期信号ＬＳＹＮＣは、プリンタ１００の作像ユニット１３５のビームセンサが出力するライン同期信号ＭＳＹＮＣと対応する信号であるが画像読み取りを行なっていない時は出力が禁止される。主走査有効期間信号ＬＧＡＴＥは、ＣＣＤイメージセンサ２０７が出力する画信号が有効と見なせるタイミングで高レベルＨになる。
【００７１】
スキャナ制御回路２０６は、プロセスコントローラ１３１から読み取り開始指示を受けると、タイミング制御回路２１１を制御してＣＣＤイメージセンサ２０７の読み取りを開始し、露光ランプ２３２を点灯し、副走査駆動モータ２３８（手差しモード）又はＡＤＦモータ（ＡＤＦモード）を駆動開始する。また、副走査有効期間信号ＦＧＡＴＥを高レベルＨ（原稿領域外）にセットする。この信号ＦＧＡＴＥは、手差しモードでは第１キャリッジが原稿始端位置（ホームポジションＨＰからａ＋ｂの位置）に達したときに、原稿領域内を示すＬに切り替えられ、ＡＤＦモードでは、レジストローラからの原稿（先端）の送り出し搬送量が、ＡＤＦモードでの原稿読み取り位置であるＨＰ位置（「レジストローラ２４３から基点センサ２４９までの送り量Ｄｆ」−「ＨＰから基点センサ２４９までの送り量ａ」）に達したときに原稿領域内を示すＬに切り替えられる。そして、手差しモードでは原稿尾端を第１キャリッジが通過すると、ＡＤＦモードでは原稿尾端がＨＰを通過すると、副走査有効期間信号ＦＧＡＴＥは原稿領域外を示すＨに戻される。
【００７２】
図６に、ＩＰＰの画像処理機能の概要を示す。ＩＰＰは分離生成（画像が文字領域か写真領域かの判定：像域分離）１９２，地肌除去１９３，スキャナガンマ変換１９４，フィルタ１９５，色補正３０２，変倍３０３，画像加工３０４，プリンタガンマ変換３０５および階調処理６０６を行う。ＩＰＰは画像処理をおこなうプログラマブルな演算処理手段である。スキャナ１０の出力Ｉ／Ｆ１２からＣＤＩＣに入力された画像データは、ＣＤＩＣを経由してＩＰＰに転送され、ＩＰＰにて光学系およびデジタル信号への量子化に伴う信号劣化（スキャナ系の信号劣化）を補正され、再度、ＣＤＩＣへ出力（送信）される。
【００７３】
図４を再度参照する。画像メモリアクセス制御ＩＭＡＣ（以下では単にＩＭＡＣと記述）は、ＭＥＭに対する画像データの書き込み／読み出しを制御する。システムコントローラ１は、パラレルバスＰｂに接続される各構成部の動作を制御する。また、ＲＡＭ４はシステムコントローラ１のワークエリアとして使用され、不揮発メモリ５はシステムコントローラ１の動作プログラム等を記憶している。
【００７４】
操作ボード２０は、ＡＣＰがおこなうべき処理を入力する。たとえば、処理の種類（複写、ファクシミリ送信、画像読込、プリント等）および処理の枚数等を入力する。これにより、画像データ制御情報の入力をおこなうことができる。
【００７５】
スキャナ１０の読取ユニット１１より読み取った画像データは、スキャナ１０のＳＢＵ（センサ・ボード・ユニット）でシェーディング補正２１０を施してから、ＩＰＰで、スキャナガンマ補正，フィルタ処理などの、読取り歪を補正する画像処理を施してから、ＭＥＭに蓄積する。ＭＥＭの画像データをプリントアウトするときには、ＩＰＰにおいてＲＧＢ信号をＹＭＣＫ信号に色変換し、プリンタガンマ変換，階調変換，および、ディザ処理もしくは誤差拡散処理などの階調処理などの画質処理をおこなう。画質処理後の画像データはＩＰＰから書込みＩ／Ｆ１３４に転送される。書込みＩ／Ｆ１３４は、階調処理された信号に対し、パルス幅とパワー変調によりレーザー制御をおこなう。その後、画像データは作像ユニット１３５へ送られ、作像ユニット１３５が転写紙上に再生画像を形成する。
【００７６】
ＩＭＡＣは、システムコントローラ１の制御に基づいて、画像データとＭＥＭのアクセス制御，ＬＡＮ上に接続した図示しないパソコンＰＣ（以下では単にＰＣと表記）のプリント用データの展開，ＭＥＭの有効活用のための画像データの圧縮／伸張をおこなう。
【００７７】
ＩＭＡＣへ送られた画像データは、データ圧縮後、ＭＥＭに蓄積され、蓄積された画像データは必要に応じて読み出される。読み出された画像データは、伸張され、本来の画像データに戻しＩＭＡＣからパラレルバスＰｂを経由してＣＤＩＣへ戻される。ＣＤＩＣからＩＰＰへの転送後は画質処理をして書込みＩ／Ｆ１３４に出力し、作像ユニット１３５において転写紙上に再生画像を形成する。
【００７８】
画像データの流れにおいて、パラレルバスＰｂおよびＣＤＩＣでのバス制御により、デジタル複合機の機能を実現する。ファクシミリ送信は、読取られた画像データをＩＰＰにて画像処理を実施し、ＣＤＩＣおよびパラレルバスＰｂを経由してＦＣＵへ転送することによりおこなわれる。ＦＣＵは、通信網へのデータ変換をおこない、それを公衆回線ＰＮへファクシミリデータとして送信する。ファクシミリ受信は、公衆回線ＰＮからの回線データをＦＣＵにて画像データへ変換し、パラレルバスＰｂおよびＣＤＩＣを経由してＩＰＰへ転送することによりおこなわれる。この場合、特別な画質処理はおこなわず、書込みＩ／Ｆ１３４から出力し、作像ユニット１３５において転写紙上に再生画像を形成する。
【００７９】
複数ジョブ、たとえば、コピー機能，ファクシミリ送受信機能，プリンタ出力機能が並行に動作する状況において、読取ユニット１１，作像ユニット１３５およびパラレルバスＰｂの使用権のジョブへの割り振りは、システムコントローラ１およびプロセスコントローラ１３１において制御する。プロセスコントローラ１３１は画像データの流れを制御し、システムコントローラ１はシステム全体を制御し、各リソースの起動を管理する。また、デジタル複合機の機能選択は、操作ボード２０においておこなわれ、操作ボード２０の選択入力によって、コピー機能，ファクシミリ機能等の処理内容を設定する。
【００８０】
システムコントローラ１とプロセスコントローラ１３１は、パラレルバスＰｂ，ＣＤＩＣおよびシリアルバスＳｂを介して相互に通信をおこなう。具体的には、ＣＤＩＣ内においてパラレルバスＰｂとシリアルバスＳｂとのデータ，インターフェースのためのデータフォーマット変換をおこなうことにより、システムコントローラ１とプロセスコントローラ１３１間の通信を行う。
【００８１】
各種バスインターフェース、たとえばパラレルバスＩ／Ｆ　７、シリアルバスＩ／Ｆ　９、ローカルバスＩ／Ｆ　３およびネットワークＩ／Ｆ　８は、ＩＭＡＣに接続されている。コントローラーユニット１は、ＡＣＰ全体の中での独立性を保つために、複数種類のバス経由で関連ユニットと接続する。
【００８２】
システムコントローラ１は、パラレルバスＰｂを介して他の機能ユニットの制御をおこなう。また、パラレルバスＰｂは画像データの転送に供される。システムコントローラ１は、ＩＭＡＣに対して、画像データをＭＥＭに蓄積させるための動作制御指令を発する。この動作制御指令は、ＩＭＡＣ，パラレルバスＩ／Ｆ
７、パラレルバスＰｂを経由して送られる。
【００８３】
この動作制御指令に応答して、画像データはＣＤＩＣからパラレルバスＰｂおよびパラレルバスＩ／Ｆ　７を介してＩＭＡＣに送られる。そして、画像データはＩＭＡＣの制御によりＭＥＭに格納されることになる。
【００８４】
一方、ＡＣＰのシステムコントローラ１は、ＰＣからのプリンタ機能としての呼び出しの場合、プリンタコントローラとネットワーク制御およびシリアルバス制御として機能する。ネットワーク経由の場合、ＩＭＡＣはネットワークＩ／Ｆ
８を介してプリント出力要求データを受け取る。
【００８５】
汎用的なシリアルバス接続の場合、ＩＭＡＣはシリアルバスＩ／Ｆ　９経由でプリント出力要求データを受け取る。汎用のシリアルバスＩ／Ｆ　９は複数種類の規格に対応しており、たとえばＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、１２８４または１３９４等の規格のインターフェースに対応する。
【００８６】
ＰＣからのプリント出力要求データはシステムコントローラ１により画像データに展開される。その展開先はＭＥＭ内のエリアである。展開に必要なフォントデータは、ローカルバスＩ／Ｆ　３およびローカルバスＲｂ経由でフォントＲＯＭ６を参照することにより得られる。ローカルバスＲｂは、このコントローラ１を不揮発メモリ５およびＲＡＭ４と接続する。
【００８７】
シリアルバスＳｂに関しては、ＰＣとの接続のための外部シリアルポート２以外に、ＡＣＰの操作部である操作ボード２０との転送のためのインターフェースもある。これはプリント展開データではなく、ＩＭＡＣ経由でシステムコントローラ１と通信し、処理手順の受け付け、システム状態の表示等をおこなう。
【００８８】
システムコントローラ１とＭＥＭおよび各種バスとのデータ送受信は、ＩＭＡＣを経由しておこなわれる。ＭＥＭを使用するジョブはＡＣＰ全体の中で一元管理される。
【００８９】
図７に、ＣＤＩＣの機能構成の概要を示す。画像データ入出力制御１６１は、スキャナ１０のＳＢＵが出力する画像データをうけて、ＩＰＰに出力する。ＩＰＰは、「スキャナ画像処理」をして、ＣＤＩＣの画像データ入力制御１６２に送りだす。画像データ入力制御１６２が受けたデータは、パラレルバスＰｂでの転送効率を高めるためにデータ圧縮部１６３に於いて、画像データの１次圧縮を行う。圧縮した画像デ−タは、データ変換部１６４でパラレルデータに変換してパラレルデータＩ／Ｆ１６５を介してパラレルバスＰｂへ送出される。パラレルデータバスＰｂからパラレルデータＩ／Ｆ１６５を介して入力される画像データは、データ変換部１６４でシリアル変換される。このデータは、バス転送のために１次圧縮されており、データ伸張部１６６で伸張される。伸張された画像データは、画像データ出力制御１６７によってＩＰＰへ転送される。ＩＰＰでは、「画質処理」によりＲＧＢ画像データをＹＭＣＫ画像データに変換し、プリンタ１００の画像出力用の画像データＹｐＭｐＣｐＫｐに変換してプリンタ１００の書込みＩ／Ｆ１３４に出力する。
【００９０】
ＣＤＩＣは、パラレルバスＰｂで転送するパラレルデータとシリアルバスＳｂで転送するシリアルデータの変換機能を併せ持つ。システムコントローラ６は、パラレルバスＰｂにデータを転送し、プロセスコントローラ１は、シリアルバスＳｂにデータを転送する。２つのコントローラ６，１の通信のために、デ−タ変換部１６４およびシリアルデ−タＩ／Ｆ１６９で、パラレル／シリアルデータ変換を行う。シリアルデータＩ／Ｆ１６８は、ＩＰＰ用であり、ＩＰＰともシリアルデ−タ転送する。
【００９１】
以上に説明したように、原稿スキャナ１０からプリンタ１００までの画像処理システムには、図４〜図７に示すように、多くの処理機能があり多くの汎用集積回路ならびにＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　ＩＣ）が、電気信号処理および画像データ（画像特性）処理に用いられている。
【００９２】
これらの集積回路の内、高速でクロック信号ＴｐＣＢおよび２値化情報信号（画像信号，各種データ信号，各種制御信号，タイミング信号，同期信号等）であるＴｐＣＡの入出力が必要な集積回路の情報信号出力部には、図８に示すホールド期間設定回路（４０３〜４０８）を装備し、該集積回路の情報信号入力部には、図１１に示すセットアップ期間設定回路（４２３〜４２８ｓ）を装備している。それらの集積回路の数例は、いずれも画像信号の高速転送が必要なＡＳＩＣである、シエーディング補正回路２１０，ＩＰＰ（一部機能は集積回路外），ＣＤＩＣおよびＩＭＡＣである。
【００９３】
図８に示す、情報信号出力部のホールド期間設定回路（４０３〜４０８）をまず説明する。このホールド期間設定回路（４０３〜４０８）は、集積回路４０１の内部ロジック４０２が集積回路４０１の外部に送出するクロックＴｐＢとそれに同期した情報信号（制御信号又は画像信号）ＴｐＡを、クロックＴｐＢは集積回路４０１の外部のラインの送信規格の送信クロックＴｐＣＢに増幅し、情報信号ＴｐＡは、外部ラインの送信規格のホールド期間Ｔｈａ（図１０）がある送信信号ＴｐＣＡに位相調整して、出力端子４０６，４０４から外部ラインに送出するものである。
【００９４】
なお、この例ではバッファアンプ４０５，４０３が反転増幅器であるので、送信クロックＴｐＣＢは内部クロックＴｐＡとは逆相であり、送信信号ＴｐＣＡは内部情報信号ＴｐＡとは逆相である。
【００９５】
クロックバッファアンプ４０５は、クロックパルスのレベル（電流値）および波形を整える、通常の反転増幅器である。なお、以下においては、「バッファアンプ」を単に「バッファ」又は「アンプ」と表現することもある。
【００９６】
信号バッファ４０３は、複数のスイッチング直列回路を内蔵し、補正回路４０７が出力する位相制御信号（ａ〜ｐ）により、スイッチング直列回路のスイッチング素子の導通（オン）／非導通（オフ）が定まる。補正回路４０７には、クロックバッファ４０５および信号バッファ４０３の出力信号ＴｐＣＢおよびＴｐＣＡが帰還してくる。ここで、クロックバッファ４０５の出力線と、信号バッファ４０３の出力線から、補正回路４０７への配線長が同一とする。送信信号ＴｐＣＡの出力線の配線付加容量ＣＡと、クロックＴｐＣＢの出力線の配線付加容量ＣＢが、各出力線の配線長や配列パタ−ンおよびそれに接続された電気回路等により異なるので、送信信号ＴｐＣＡとクロックＴｐＣＢは、それぞれに位相ずれを生じ、ＴｐＣＢに対するＴｐＣＡのホールド時間は、ＴｐＢに対するＴｐＡのホールド時間と同一とは限らない。補正回路４０７は、ＴｐＣＢに対するＴｐＣＡのホールド時間相当の位相ずれを検出して、それが保持回路４０８の設定データＰｓｈが指定する値になるように、信号バッフア４０３のドライブ能力の補正を行なう。すなわち、信号バッフア４０３のスイッチング直列回路のスイッチング素子のオン／オフを制御して、配線付加容量ＣＡに対する放電電流値を調整する。すなわちこの例では、ＴｐＣＡのＨからＬへの立下りタイミングが、図１０のホールド期間Ｔｈａのタイミングになるように、調整する。
【００９７】
図９に、図８に示す信号バッファ４０３および補正回路４０７の構成を示す。内部情報信号ＴｐＡは、図９に示す信号バッファ４０３の入力段のインバータ４０９でレベルが反転されて、ａ〜ｐまで、計１６個の、スイッチング素子直列回路の、正側，負側導通用の第１スイッチング素子ＰＳ１，ＮＳ１の各ゲ−トに印加される。
【００９８】
１つの直列回路の構成を説明すると、正側，負側の第１スイッチング素子ＰＳ１，ＮＳ１間に、送信信号ＴｐＣＡを出力する送信信号出力線が接続している。正側のスイッチング素子ＰＳ１には、位相制御信号ａ〜ｐの、インバータＰＧＡによる反転信号によってオン／オフが定まる正側第２スイッチング素子ＰＳ２が接続されこのＰＳ２が導通すると正側の第１スイッチング素子ＰＳ１に＋電源電圧（定電圧）Ｖｃが加わり、第１入力パルスＴｐＡ（のＨ／Ｌ）に応じて正側の第１スイッチング素子ＰＳ１がオン／オフすると、送信信号出力線（ＴｐＣＡ）が内部情報信号ＴｐＡのＨ区間で高レベルＨ（Ｖｃ）となる。これが送信信号出力線（ＴｐＣＡ）の容量ＣＡを充電する。
【００９９】
負側第１スイッチング素子ＮＳ１には位相制御信号ａ〜ｐによってオン／オフが定まる負側第２スイッチング素子ＮＳ２が接続されこのＮＳ２が導通すると負側第１スイッチング素子ＮＳ１に基準電位（機器ア−ス電位：ＧＮＤ）が加わり、内部信号ＴｐＡ（のＨ／Ｌ）に応じて負側の第１スイッチング素子ＮＳ１がオン／オフすると、送信信号出力線（ＴｐＣＡ）が内部信号ＴｐＡのＬ区間で低レベルＬ（ＧＮＤ）となる。これが送信信号出力線（ＴｐＣＡ）の容量ＣＡを放電させる。
【０１００】
上述の直列回路（ＰＳ２＋ＰＳ１＋ＮＳ１＋ＮＳ２）が、図９に示す実施例では、ａ〜ｐの１６個が、インバ−タＩＶ１Ａの出力端と送信信号出力線（ＴｐＣＡ）の間に並列に接続されている。１６個の正側第２スイッチング素子（ＰＳ２）群の多くの素子を、位相制御信号ａ〜ｐの反転信号Ｐａ〜Ｐｐでオンにすることにより、内部信号ＴｐＡをインバ−タＩＶ１Ａで反転したパルス信号のＨ区間での容量ＣＡの充電速度が上昇し、すなわちドライブ能力が上がり、送信信号ＴｐＣＡの立上りエッジの位相が進む。１６個の負側第２スイッチング素子（ＮＳ２）群の多くの素子を、位相制御信号ａ〜ｐと同極性のＮａ〜Ｎｐでオンにすることにより、内部信号ＴｐＡをインバ−タＩＶ１Ａで反転したパルス信号のＬ区間での容量ＣＡの放電速度が上昇し、送信信号ＴｐＣＡの立下りエッジの位相が進む。従って、図１０に示すホールド期間Ｔｈａを短くするには、負側第２スイッチング素子（ＮＳ２）群の多くの素子をオンにすればよく、長くするには負側第２スイッチング素子（ＮＳ２）群の多くの素子をオフにすればよい。
【０１０１】
例えば、信号バッファ４０３の全直列回路をアクティブ（第０〜１５直列回路ａ〜ｐの第２スイッチング素子ＰＳ２，ＮＳ２全てをオン）にしているときに、図１０に示すように、出力クロックＴｐＣＢに対して送信信号ＴｐＣＡのホールド時間がＴｈｉと短い場合には、図９に示す第１〜８直列回路ａ〜ｈの第２スイッチング素子ＰＳ２，ＮＳ２をすべてオフにすると、図１０に示すように、送信信号ＴｐＣＡのホールド時間がＴｈａと長くなる。
【０１０２】
図９に示す補正回路４０７の位相調整ロジック４１０のオアゲート（以下ではＯＲと表記）４１１には、集積回路４０１に電源が投入されたときに集積回路４０１の内部で発生する電源オンリセットパルスがＲＥＳＥＴ信号として与えられこれによって、カウンタ４１２がリセットされそのカウントデータ（０値）がラッチ４１３にセットされる。これによりラッチ４１３の保持データは、ラッチクリアと同じく、０値を示すものに定まり、これによりデコーダ４１４の出力信号ａがＨ（高レベル）、他の１５個の出力信号ｂ〜ｐがＬ（低レベル）に定まる。これによって信号バッファ４０３の、信号ａを受ける１個の直列回路ａの第２スイッチング素子ＰＳ２，ＮＳ２がオフで、信号ｂ〜ｐを受ける１５個の直列回路ｂ〜ｈの第２スイッチング素子ＰＳ２，ＮＳ２がオンになり、内部ロジック４０２が仮に、ＴｐＢ，ＴｐＡを発生すると、例えば図１０に示すホールド期間Ｔｈｉの関係の、ＴｐＣＢ，ＴｐＣＡを、集積回路４０１が出力する。
【０１０３】
内部ロジック４０２は、自身の初期化を終えると、ＴｐＢ，ＴｐＡおよび計時クロックＣＬＫの発生を開始し、それらが定周期で発生するようになったタイミングでスタート信号ＳＴＡＲＴを補正回路４０７に与える。このスタート信号ＳＴＡＲＴによって、リセット信号ＲＥＳＥＴが与えられたときと同様に、カウンタ４１２，ラッチ４１３がクリアされて、デコーダ４１４の出力信号ａがＨ（高レベル）、他の１５個の出力信号ｂ〜ｐがＬ（低レベル）に定まる。これによって、たとえば図１０に示すホールド期間Ｔｈｉの関係の、ＴｐＣＢ，ＴｐＣＡを、集積回路４０１が出力する。
【０１０４】
スタート信号ＳＴＡＲＴは同時にフリップフロップ（以下ではＦＦと表記）４３１をセットし、また、ＯＲ４１５を通してＦＦ４１６をリセットするので、カウンタ４１７がクリアされる。その後、ＦＦ４３１のＱ出力がＦＦ４３１のセットによりＨになっているので、ＴｐＣＢ（Ｈ）がアンドゲート（以下ではＡＮＤと表記）４３２を通ってＦＦ４１６のセット入力端Ｓに加わり、ＴｐＣＢのＬからＨへの立ち上り点でＦＦ４１６がセットされてそのＱ出力が、カウンタクリア指示レベルＬからカウント指示レベルＨに立ち上がり、この立ち上がりに応答してカウンタ４１７が、保持回路４０８の出力データＰｓｈをカウンタ内にロードして、ロード値から、計時パルスＣＬＫの到来数を減算するダウンカウントを開始する。
【０１０５】
計時パルスＣＬＫの到来数がＰｓｈになるとカウンタ４１７がキャリー信号を発生し、これがアンドゲート（以下ではＡＮＤと表記）４１８に与えられる。このときＴｐＣＡがすでにＬに立ち下がっていると（ホールド時間ＴｈｉがＰｓｈより短いと）、ＴｐＣＡの反転信号ＨによってＡＮＤ４１８がゲートオンであって該キャリー信号がＡＮＤ４１８を通ってカウンタ４１２のカウントパルス入力端に加わり、これをカウンタ４１２がカウントアップする。該キャリー信号がＡＮＤ４１９およびＯＲ４２０を通してラッチ４１３のラッチ指示入力端に加わり、カウンタ４１２がカウントアップしたカウントデータが、ラッチ４１３に更新ラッチされる。
【０１０６】
これによりラッチデータ値が１大きくなって、デコーダ４１４の出力ａとｂがＨ、他の１４個の出力信号ｃ〜ｐがＬ（低レベル）に定まる。これによって信号バッファ４０３の、信号ａおよびｂを受ける２個の直列回路ａ，ｂの第２スイッチング素子ＰＳ２，ＮＳ２がオフで、信号ｃ〜ｐを受ける１４個の直列回路ｃ〜ｈの第２スイッチング素子ＰＳ２，ＮＳ２がオンになり、図１０に示すＴｐＣＡのホールド期間Ｔｈｉが少し長くなる。
【０１０７】
上述のキャリー信号がＯＲゲート４１５を通してＦＦ４１６のリセット入力端Ｒにも加わるので、ＦＦ４１６がリセットされる。そして、新たなＴｐＣＢが到来すると、そのＬからＨへの立ち上がり点でＦＦ４１６がセットされて、カウンタ４１７がＰｓｈをロードして、到来する計時クロックＣＬＫをロード値からカウントダウンする。Ｐｓｈ個のＣＬＫをカウントした時にカウンタ４１７がキャリー信号を発生し、このときＴｐＣＡがすでにＬであると、カウンタ４１２が更に１カウントアップする。このようにして、ＴｐＣＡのホールド期間ＴｈｉがＰｓｈ未満の間は、ＴｐＣＢが到来するたびに、信号バッファ４０３の、導通する第２スイッチング素子ＮＳ２の数が１つ減って、ホールド期間Ｔｈｉが１ステップ長くなる。
【０１０８】
このようにしてホールド期間ＴｈｉがＰｓｈ以上になると、カウンタ４１７がキャリー信号を発生した時にＴｐＣＡがまだＨに留まっているのでＡＮＤ４１９が該キャリー信号を出力してＦＦ４３１をリセットするが、ＡＮＤ４１８はオフでキャリー信号を通さないので、カウンタ４１２はカウントアップしない。
【０１０９】
リセットによりＦＦ４３１のＱ出力がＬに反転するので、ＡＮＤ４１８および４３２がゲートオフになり、ＦＦ４１６がリセット状態を維持するのでカウンタ４１７，４１２はカウント動作をせず、ラッチデータは更新されず、ホールド期間ＴｈｉがＰｓｈ以上に切り換わったときのデータ値に留まる。
【０１１０】
なお、その後内部ロジック４０２からリセット信号ＲＥＳＥＴが与えられると、ラッチ４１３がクリアされて、デコーダ４１４の出力ａ〜ｐのうちａのみがＨとなって、信号バッファ４０３の１つの直列回路の第２スイッチング素子ＰＳ２，ＮＳ２がオフで、残りの１５個の直列回路の第２スイッチング素子ＰＳ２，ＮＳ２がオンになる。内部ロジック４０２が再度スタート信号ＳＴＡＲＴを与えると、補正回路４０７は、上述の、ＴｐＣＡのホールド期間ＴｈｉをＰｓｈ以上（例えば図１０のＴｈａ）にする、信号バッファ４０３のドライブ容量（機器アースへの放電電流値）の調整が再開する。
【０１１１】
ＴｐＣＢのＨからＬへの立下りを基点にＴｐＣＡのホールド期間を設定する場合には、ＦＦ４１６のセット入力端に、ＴｐＣＢの反転信号を与えるようにすればよい。また、ＴｐＣＢの基点から、ＴｐＣＡのＬからＨへの立ち上がり点までをホールド期間とする場合には、ＡＮ４１８，４１９に与えるＴｐＣＡを、その反転信号に変更すればよい。
【０１１２】
次に、図１１に示す、情報信号入力部のセットアップ期間設定回路（４２３〜４２８ｓ）を説明する。このセットアップ期間設定回路（４２３〜４２８ｓ）は、集積回路４２１（４０１と同一物）が、その外部から受信端４２６，４２４に受信する、クロックＴｐＢとそれに同期した情報信号（制御信号又は画像信号）ＴｐＡを、クロックＴｐＢは集積回路４２１の内部ロジック４２２の処理規格の内部クロックＴｐＣＢに増幅し、情報信号ＴｐＡは、内部ロジック４２２の所要アップセット期間Ｔｓａ（図１３）がある内部送信信号ＴｐＣＡに位相調整して、内部ロジック４２２に供給するものである。
【０１１３】
なお、この例でもバッファアンプ４２５，４２３が反転増幅器であるので、内部クロックＴｐＣＢは受信クロックＴｐＢとは逆相であり、内部送信信号ＴｐＣＡは受信した送信信号ＴｐＡとは逆相である。
【０１１４】
図１２に、図１１に示す信号バッファ４２３および補正回路４２７の構成を示す。外部から受信した送信信号である情報信号ＴｐＡは、図１２に示す信号バッファ４２３の構成は、前述の４０３のものと同じである。
【０１１５】
図１２に示す補正回路４２７は、前述の補正回路４０７（図９）のＰＳ２をオンオフするインバータＰＧＡを正相バッファアンプに、ＮＳ２をオンオフする正相バッファアンプＮＰＧをインバータに変更し、ＦＦ４１６はＴｐＣＢに代えてＴｐＣＡでセットし、ＡＮＤ４１８，４１９にはＴｐＣＡに代えてＴｐＣＢを印加するようにしたものである。補正回路４２７のその他の機能構成は、図９に示す補正回路４０７の機能構成と同様である。
【０１１６】
リセット信号ＲＥＳＥＴが与えられると、これによってカウンタ４１２がリセットされそのカウントデータ（０値）がラッチ４１３にセットされる。これによりラッチ４１３の保持データは、ラッチクリアと同じく、０値を示すものに定まり、これによりデコーダ４１４の出力信号ａがＨ（高レベル）、他の１５個の出力信号ｂ〜ｐがＬ（低レベル）に定まる。これによって信号バッファ４２３の、信号ａを受ける１個の直列回路ａの第２スイッチング素子ＰＳ２，ＮＳ２がオンで、信号ｂ〜ｐを受ける１５個の直列回路ｂ〜ｈの第２スイッチング素子ＰＳ２，ＮＳ２がオフになり、仮に、外部からＴｐＢ，ＴｐＡが到来すると、例えば図１３に示すセットアップ期間Ｔｓｉの関係の、ＴｐＣＢ，ＴｐＣＡが内部ロジック４２２に与えられる。
【０１１７】
内部ロジック４０２は、自身の初期化を終えると、計時クロックＣＬＫの発生を開始し、ＴｐＣＢ，ＴｐＣＡの読み取りを開始し、それらが定周期で発生するようになったタイミングでスタート信号ＳＴＡＲＴを補正回路４２７に与える。このスタート信号ＳＴＡＲＴによって、リセット信号ＲＥＳＥＴが与えられたときと同様に、カウンタ４１２，ラッチ４１３がクリアされて、デコーダ４１４の出力信号ａがＨ（高レベル）、他の１５個の出力信号ｂ〜ｐがＬ（低レベル）に定まる。これによって、たとえば図１３に示すホールド期間Ｔｓｉの関係の、ＴｐＣＢ，ＴｐＣＡが内部ロジック４２２に与えられる。
【０１１８】
スタート信号ＳＴＡＲＴは同時にフリップフロップ（以下ではＦＦと表記）４３１をセットし、また、ＯＲ４１５を通してＦＦ４１６をリセットするので、カウンタ４１７がクリアされる。その後、ＦＦ４３１のＱ出力がＦＦ４３１のセットによりＨになっているので、ＴｐＣＡ（Ｈ）がＡＮＤ４３２を通ってＦＦ４１６のセット入力端Ｓに加わり、ＴｐＣＡのＬからＨへの立ち上り点でＦＦ４１６がセットされてそのＱ出力が、カウンタクリア指示レベルＬからカウント指示レベルＨに立ち上がり、この立ち上がりに応答してカウンタ４１７が、保持回路４２８ｓの出力データＰｓｓをカウンタ内にロードして、ロード値から、計時パルスＣＬＫの到来数を減算するダウンカウントを開始する。
【０１１９】
計時パルスＣＬＫの到来数がＰｓｓになるとカウンタ４１７がキャリー信号を発生し、これがＡＮＤ４１８に与えられる。このときＴｐＣＢがすでにＨに立ち上がっていると（セットアップ時間ＴｓｉがＰｓｓより短いと）、ＴｐＣＢのＨによってＡＮＤ４１８がゲートオンであって該キャリー信号がＡＮＤ４１８を通ってカウンタ４１２のカウントパルス入力端に加わり、これをカウンタ４１２がカウントアップする。該キャリー信号がＡＮＤ４１９およびＯＲ４２０を通してラッチ４１３のラッチ指示入力端に加わり、カウンタ４１２がカウントアップしたカウントデータが、ラッチ４１３に更新ラッチされる。
【０１２０】
これによりラッチデータ値が１大きくなって、デコーダ４１４の出力ａとｂがＨ、他の１４個の出力信号ｃ〜ｐがＬ（低レベル）に定まる。これによって信号バッファ４２３の、信号ａおよびｂを受ける２個の直列回路ａ，ｂの第２スイッチング素子ＰＳ２，ＮＳ２がオンで、信号ｃ〜ｐを受ける１４個の直列回路ｃ〜ｈの第２スイッチング素子ＰＳ２，ＮＳ２がオフになり、図１３に示すＴｐＣＡのセットアップ期間Ｔｓｉが少し長くなる。
【０１２１】
カウンタ４１７の上述のキャリー信号がＯＲゲート４１５を通してＦＦ４１６のリセット入力端Ｒにも加わるので、ＦＦ４１６がリセットされる。そして、新たなＴｐＣＡが到来すると、そのＬからＨへの立ち上がり点でＦＦ４１６がセットされて、カウンタ４１７がＰｓｓをロードして、到来する計時クロックＣＬＫをロード値からカウントダウンする。Ｐｓｓ個のＣＬＫをカウントした時にカウンタ４１７がキャリー信号を発生し、このときＴｐＣＢがすでにＨであると、カウンタ４１２が更に１カウントアップする。このようにして、ＴｐＣＡのセットアップ期間ＴｓｉがＰｓｓ未満の間は、ＴｐＣＡが到来するたびに、信号バッファ４２３の、導通する第２スイッチング素子ＰＳ２の数が１つ増えて、セットアップ期間Ｔｓｉが１ステップ長くなる。
【０１２２】
このようにしてセットアップ期間ＴｓｉがＰｓｓ以上になると、カウンタ４１７がキャリー信号を発生した時にＴｐＣＢがまだＬに留まっているので、ＡＮＤ４１９が該キャリー信号を出力してＦＦ４３１をリセットするが、ＡＮＤ４１８はオフでキャリー信号を通さないので、カウンタ４１２はカウントアップしない。
【０１２３】
リセットによりＦＦ４３１のＱ出力がＬに反転するので、ＡＮＤ４１８および４３２がゲートオフになり、ＦＦ４１６がリセット状態を維持するのでカウンタ４１７，４１２はカウント動作をせず、ラッチデータは更新されず、セットアップ期間ＴｓｉがＰｓｓ以上に切り換わったときのデータ値に留まる。
【０１２４】
以上に説明した第１実施例の集積回路（４０１，４２１）では、集積回路４４１から外部に出力する情報信号のホールド期間が集積回路自身で自動的に設定され、かつ、外部から集積回路に入力する情報信号のセットアップ期間が集積回路自身で自動的に設定される。
【０１２５】
−第２実施例−
図１４に、第２実施例の集積回路４４１の情報信号入力部の、セットアップ期間Ｐｓａおよびホールド期間Ｐｈａを設定する回路（４２８ｓ，４２８ｈ，４２５，４４３，４４７）を示す。このセットアップ期間＆ホールド期間設定回路（４２８ｓ，４２８ｈ，４２５，４４３，４４７）は、集積回路４４１が、その外部から受信端４２６，４２４に受信する、クロックＴｐＢとそれに同期した情報信号（制御信号又は画像信号）ＴｐＡを、クロックＴｐＢは集積回路４４１の内部ロジック４２２の処理規格の内部クロックＴｐＣＢに増幅し、情報信号ＴｐＡは、内部ロジック４２２の所要アップセット期間Ｔｓａ（図１６）およびホールド期間Ｔｈａ（図１６）がある内部送信信号ＴｐＣＡに位相調整して、内部ロジック４２２に供給するものである。保持回路４２８ｓはセットアップ期間指定データＰｓｓを、保持回路４２８ｈはホールド期間指定データＰｓｈを、補正回路４４７に出力する。
【０１２６】
図１５に、図１４に示す第２実施例の集積回路４４１の信号バッフア４４１および補正回路４４７の機能構成を示す。図１５に示す信号バッフア４４１の機能構成は、図９および図１２に示す信号バッファ４０３，４２３と同一構成である。第２実施例の集積回路４４１の補正回路４７は、図１２に示す位相調整ロジック４３０と同一機能を、セットアップ位相調整ロジック３０ｔとして、また、図９に示す位相調整ロジック４１０と同一機能を、ホールド位相調整ロジック３０ｂとして備え、これにともなって、１６個の正相バッファアンプＰＧＡのそれぞれにはセットアップ位相調整ロジック３０ｔのデコーダ４１４の出力信号ａ〜ｂのそれぞれを、１６個のインバータ（逆相バッファアンプ）ＮＧＡのそれぞれにはホールド位相調整ロジック３０ｂのデコーダ４１４の出力信号ａ〜ｂのそれぞれを印加するようにした。
【０１２７】
セットアップ位相調整ロジック３０ｔによって、図１３に示すセットアップ期間Ｔｓａが設定され、ホールド位相調整ロジック３０ｂによって、図１０に示すホールド期間Ｔｓｈが設定される。
【０１２８】
第２実施例の集積回路４４１の情報信号出力部は、上述の情報信号入力部のセットアップ期間＆ホールド期間設定回路（４２８ｓ，４２８ｈ，４２５，４４３，４４７）の構成と同様である。ただし、外部に送信信号を出力するので、クロックバッファ（４２５）および信号バッファ（４４３）の向きは情報信号出力部とは逆の方向（図８に示す方向）となる。
【０１２９】
この第２実施例の集積回路４４１は、外部から集積回路４４１に入力する情報信号および集積回路４４１から外部に出力する情報信号の何れに関しても、適切に設定したセットアップ期間およびホールド期間が、集積回路４４１自身で自動的に設定される。
【０１３０】
−第３実施例−
第３実施例は、図１５に示す第２実施例の補正回路４７を、簡素ではあるがマイクロコンピュータＭＰＵと略同等の機能の集積回路内論理処理回路（以下ＭＰＵと表記する）としたものであり、そのメモリに書込んだプログラムに従って、第２実施例のセットアップ期間およびホールド期間の自動設定と同等の自動設定を行う。
【０１３１】
図１７および図１８に、ＭＰＵに設定する補正制御のプログラムリストを示す。図１７上の（１）は、ＭＰＵの入力信号ＲＥＳＥＴ，ＳＴＡＲＴ，ＴｐＣＡ，ＴｐＣＢである。ＲＥＳＥＴはクロックバッファ４２５の初期化を指示するリセット信号，ＳＴＡＲＴは内部ロジック４２２による位相補正を指示する信号、ＴｐＣＡ，ＴｐＣＢは、信号バッファ４４３，クロックバッファ４２５からの帰還信号である。図１７上の（２）は、ＴｐＣＢに対するＴｐＣＡのタイミングずれ判定後信号バッファ４４３の直列回路（バッファアレイ）を機能させるための出力信号（ＰＳ２に与える位相制御信号ａ〜ｐ，ＮＳ２に与える位相制御信号ａ〜ｐ）ＢＵＦＳＷＣＡ［１５：０］，ＢＵＦＳＷＣＢ［１５：０］（各１６ビット）である。（３）は、第１出力パルスＴｐＣＡと第２出力パルスＴｐＣＢを比較し、遅れ位相のクロック信号を判定し、インクリメント信号を発生する。（３）の判定結果をもとに、ＴｐＣＡのセットアップ期間の調整は（４），（５），（６），（１０）が、ホールド期間の調整は（７）および図１８の（８），（９），（１１）が行う。
【０１３２】
なお、上述の各実施例では、信号バッファの直列回路（バッファアレイ）の数はａ〜ｐの１６個であるが、これだけの調整では分解能が不足のときには、複数個の信号バッファを並列接続して用いる。こうすると、５０ｐｓｅｃきざみでバッファ調整させるため調整後のスキューは１００ｐｓｅｃ以下におさめることもできる。
【０１３３】
ＳＴＡＲＴ信号をオンにする度に、上述のセットアップ期間およびまたはホールド期間の設定が行なわれるので、例えば電源オン応答の初期化直後又はホストコンピュ−タのリセット直後に、ＳＴＡＲＴ信号をオンにすることにより、環境変動に伴なうパルス間の位相ずれも補正できる。
【０１３４】
図１９は、保持回路４２８ｓ，４２８ｈに対して、セットアップ期間指定データＰｓｓ，ホールド期間指定データＰｓｈを、集積回路４５１の外部より入力し、それらをＩ／Ｆ回路４５０で一時受け取り、保持回路４２８ｓ，４２８ｈ内の値を書き換える事により、外部から変更する事が出来るようにした集積回路４５１の情報信号入力部を示す。集積回路４５１の情報信号出力部も同様に、送信出力信号のセットアップ期間指定データ，ホールド期間指定データを、集積回路４５１の外部より入力し、それらをＩ／Ｆ回路４５０で一時受け取り、情報信号出力部の保持回路内の値を書き換える事により、外部から変更する事が出来るようになっている。
【０１３５】
保持回路に書込むデータ形式或いは入力形式は、ＣＰＵからの信号だったり、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔｓ　Ｉｎｔｅｒｃｏｎｎｅｃｔ）上のデバイスからの信号だったりと、使用環境に合ったものとすればよい。
【０１３６】
図８，図１１および図１４に示す集積回路の場合でも、図１９に示す集積回路と同様に、保持回路（４２８，４２８ｓ，４２８ｈ）に対して期間指示データ（Ｐｓｓ，Ｐｓｈ）を集積回路の外部より入力し、その信号をインターフェースするための、集積回路のＩ／Ｆ回路で一時受け取り、インターフェースの意図を解読し、保持回路内の値を書き換える事により外部から変更するようにしても良い。また、内部ロジック４２２で受け取り、内部ロジック４２２から保持回路に書き込んでも良い。
【０１３７】
【発明の効果】
保持手段（４２８ｓ，４２８ｈ）を、タイミング差指示データ（Ｐｓｓ，Ｐｓｈ）を発生する集積回路内の配線設定とするとき、ならびに、データ（Ｐｓｓ，Ｐｓｈ）を保持する不揮発メモリとするときには、基準信号（ＴｐＢ）に対する送信信号（ＴｐＣＡ）のセットアップ時間およびホールド時間が、集積回路内で指示データ（Ｐｓｓ，Ｐｓｈ）対応値に自動的に定まるので、送信信号読込み／送出の配線およびロジックの設計が容易になるばかりでなく、自己集積回路外部の信号伝送環境が変わっても、自己集積回路をそれにあわせるための改版頻度を減らす事が出来る。
【０１３８】
また、保持手段（４２８ｓ，４２８ｈ）をＲＡＭなどの読み書きが可能なメモリとして、集積回路の外部から、あるいは集積回路の内部ロジックによって、タイミング差指示データ（Ｐｓｓ，Ｐｓｈ）を書き換え可能にする場合には、接続先集積回路又は回路システムの変更にあわせてタイミング差指示データ（Ｐｓｓ，Ｐｓｈ）を書き換えて、セットアップ時間およびホールド時間を最適値に設定できる。より精度の良い調整が出来る。接続先集積回路又は回路システムの変更に合わせる自己集積回路の改版を回避することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の複合機能がある複写機の外観を示す正面図である。
【図２】図１に示すプリンタ１００の作像機構の概要を示す拡大縦断面図である。
【図３】図１に示す原稿スキャナ１０の読取り機構の概要を示す拡大縦断面図である。
【図４】図１に示す複写機の画像処理システムの概要を示すブロック図である。
【図５】図１および図３に示す原稿スキャナ１０の画像信号生成系統の機能構成を示すブロック図である。
【図６】図４に示す画像データ処理器ＩＰＰの処理機能の概要を示すブロック図である。
【図７】図４に示すＣＤＩＣの機能構成の概要を示すブロック図である。
【図８】図４〜図７に示す画像処理機能の一部分を内部ロジックとして組み込んだＡＳＩＣである、第１実施例の集積回路の、情報信号ＴｐＣＡの出力部の機能構成の概要を示すブロック図である。
【図９】図８に示す信号バッフア４０３と補正回路４０７の機能構成を示すブロック図である。
【図１０】図８に示す同期クロックＴｐＣＢに対する出力情報信号ＴｐＣＡのホールド期間を模式的に示すタイムチャートである。
【図１１】第１実施例の集積回路の、情報信号ＴｐＣＡの入力部の機能構成の概要を示すブロック図である。
【図１２】図１１に示す信号バッフア４２３と補正回路４２７の機能構成を示すブロック図である。
【図１３】図１１に示す同期クロックＴｐＣＢに対する出力情報信号ＴｐＣＡのセットアップ期間を模式的に示すタイムチャートである。
【図１４】第２実施例の集積回路の、情報信号ＴｐＡの入力部の機能構成の概要を示すブロック図である。
【図１５】図１４に示す信号バッフア４４１と補正回路４４７の機能構成を示すブロック図である。
【図１６】図１４に示す内部同期クロックＴｐＣＢに対する内部情報信号ＴｐＣＡのセットアップ期間およびホールド期間を模式的に示すタイムチャートである。
【図１７】第３実施例の集積回路の、マイクロコンピュータＭＰＵと略同等の機能の補正回路のセットアップ期間およびホールド期間を設定するプログラムリストの一部を示す。
【図１８】第３実施例の集積回路の補正回路が使用するプログラムリストの他の一部を示す。
【図１９】各実施例の集積回路に適用する変更の概要を示すブロック図である。
【符号の説明】
１０：カラー原稿スキャナ　２０：操作ボード
３０：自動原稿供給装置　　３４：フィニッシャ
３４ｈｓ：積載降下トレイ　３４ｕｄ：昇降台
３４ｓｔ：ソートトレイ群
１００：カラープリンタ　　ＰＣ：パソコン
ＰＢＸ：交換器　　　　　　ＰＮ：通信回線
１０２：光書込みユニット　１０３，１０４：給紙カセット
１０５：レジストローラ対　１０６：転写ベルトユニット
１０７：定着ユニット　　　１０８：排紙トレイ
１１０Ｍ，１１０Ｃ，１１０Ｙ，１１０Ｋ：感光体ユニット
１１１Ｍ，１１１Ｃ，１１１Ｙ，１１１Ｋ：感光体ドラム
１２０Ｍ，１２０Ｃ，１２０Ｙ，１２０Ｋ：現像器
１６０：転写搬送ベルト　　ＡＣＰ：画像データ処理装置
ＣＤＩＣ：画像データインターフェース制御
ＩＭＡＣ：画像メモリアクセス制御
ＩＰＰ：画像データ処理器
２３１：原稿台ガラス　　２３２：照明ランプ
２３３：第１ミラー　　　２３４：第２ミラー
２３５：第３ミラー　　　２３６：レンズ
２０７：ＣＣＤ　　　　　２３８：走行体モータ
２３９：基準白板　　　　２４０：ガラス
２４１：原稿トレイ　　２４２：ピックアップローラ
２４３：レジストローラ対　２４４：搬送ドラム
２４５：押さえローラ　２４６，２４７：排紙ローラ
２４８：排紙トレイ兼用の圧板
２４９：基点センサ　　　２５０：軸
２５１：スケール　　　　２６０：モータ制御ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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