(57)【要約】【課題】良好なクラック耐性と半導体特性とを両立することのできる半導体基板を提供する。【解決手段】半導体層１ａの下層及び上層を絶縁する第１，第２層間絶縁膜１３，１４を、ＰＳＧ膜１３ａ，１４ａと、半導体層１ａとＰＳＧ膜１３ａ，１４ａとの間に形成されたＮＳＧ膜１３ｂ，１４ｂとを有する多層構造で構成する。これにより、ＰＳＧ膜１３ａ，１４ａの粘性によって第１，第２層間絶縁膜１３，１４のクラック耐性を向上させるとともに、ＮＳＧ膜１３ｂ，１４ｂによってＰＳＧ膜１３ａ，１４ａ中のリンが半導体層１ａに熱拡散されることを防止する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板上にシリコン膜の薄膜トランジスタを構成する半導体層の上層或いは下層に積層されて当該半導体層を絶縁する層間絶縁膜を、
リンドープトシリケートガラス膜と、
上記半導体層と上記リンドープトシリケートガラス膜との間に形成されたノンドープトシリケートガラス膜とを有する多層構造で構成したことを特徴とする半導体基板。
【請求項２】
上記リンドープトシリケートガラス膜の膜厚は、上記層間絶縁膜全体の膜厚に対して２０％以上確保されていることを特徴とする請求項１記載の半導体基板。
【請求項３】
上記リンドープトシリケートガラス膜は、当該膜中に含まれるリンの含有量が１ｗｔ％以上であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
上記ノンドープトシリケートガラス膜の膜厚は、３０ｎｍ以上の膜厚を有することを特徴とする請求項１乃至請求項３の何れかに記載の半導体基板。
【請求項５】
上記層間絶縁膜は、常圧または減圧ＣＶＤ法によって形成されることを特徴とする請求項１乃至請求項４の何れかに記載の半導体基板。
【請求項６】
上記層間絶縁膜は、常圧または減圧ＣＶＤ法による枚葉処理で形成されることを特徴とする請求項１乃至請求項４の何れかに記載の半導体基板。
【請求項７】
電気光学物質と、上記電気光学物質を制御する請求項１乃至６の何れかの半導体基板を備えたことを特徴とする電気光学装置。
【請求項８】
請求項７記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項９】
基板上に、リンドープトシリケートガラス膜とノンドープトシリケートガラス膜とを順次成膜して層間絶縁膜を形成する工程と、
上記層間絶縁膜の上層に半導体層を形成する工程と、
上記半導体層の上層にノンドープトシリケートガラス膜とリンドープトシリケートガラス膜とを順次成膜して層間絶縁膜を形成する工程とを備えたことを特徴とする半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上にシリコン膜の薄膜トランジスタを備えた半導体基板及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、シリコン膜を用いた薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと称す）を基板上に備えた半導体基板の研究が活発に行われている。この技術は、安価な絶縁基板を用いて液晶パネル等の薄形ディスプレイを実現するアクティブマトリクスパネル、或いは安価で高性能なイメージセンサ等への数多くの応用が期待されるものである。
【０００３】
この種の半導体基板の応用例として、例えば特許文献１には、画素スイッチング用の薄膜トランジスタを基板上の積層構造中に備えた形式の半導体基板が開示されており、この半導体基板をＴＦＴアレイ基板（電気光学装置用基板）として液晶装置（電気光学装置）に適用した技術が開示されいる。また、この特許文献１には、半導体基板において、薄膜トランジスタを構成する半導体層の上層及び下層を絶縁するための層間絶縁膜として、常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法又は減圧ＣＶＤ法等により、ＴＥＯＳ（テトラエチルオルソシリケート）ガス、ＴＥＢ（テトラエチルボートレート）ガス、ＴＭＯＰ（テトラメチルオキシフォスレート）ガス等を用いて、ＮＳＧ（ノンシリケートガラス）膜、ＰＳＧ（リンドープトシリケートガラス）膜、ＢＳＧ（ボロンドープトシリケートガラス）膜、ＢＰＳＧ（ボロンリンドープトシリケートガラス）膜等を形成する技術が開示されている。
【０００４】
なお、半導体基板上に形成された半導体層の上層及び下層を絶縁するための層間絶縁膜としては、上述のように、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等を適用することが可能であるが、半導体層への不純物拡散の影響を考慮すると、ＮＳＧ膜を適用することが特に好ましい。
【０００５】
【特許文献１】
特開２００２−２３６４６０号公報（第９−１０頁、図３）
【０００６】
【発明が解決しようとする課題】
しかしながら、一般に、常圧又は減圧ＣＶＤ法によって成膜されたＮＳＧ膜は、アニール処理によって収縮方向（いわゆる、テンサイド方向）への内部応力が発生する。さらに、ＮＳＧ膜は比較的高い硬度を有している。従って、ＮＳＧ膜を層間絶縁膜として十分に機能し得る膜圧に形成すると、特にエッチング処理等によってコンタクトホールを形成する際等に、内部応力が局所的に解放されて各層の膜にクラックが発生する場合がある。そして、このようなクラックは、基板上の配線の断線等を引き起こす要因となり、半導体基板の歩留まりの低下等を招く虞があった。なお、このような現象は、高い硬度を有するＢＳＧ膜やＢＰＳＧ膜においても起こり得る。
【０００７】
その一方で、ＰＳＧ膜は、所定の粘性を有するため、クラック等の発生を抑制することが可能であるが、ＰＳＧ膜で層間絶縁膜を構成すると、ＰＳＧ膜中に含有するリンが半導体層に燃拡散されて、トランジスタ特性を良好な特性に制御することが困難となる虞がある。なお、このような現象は、ＢＳＧ膜やＢＰＳＧ膜においても起こり得る。
【０００８】
ここで、上述の常圧又は減圧ＣＶＤ法に代えてプラズマＣＶＤ法によってＮＳＧ膜等の層間絶縁膜を成膜することで膜中に発生するテンサイド方向への内部応力を抑制すること考えられるが、プラズマＣＶＤ法による成膜は高いエネルギーで行われるため、膜中にチャンバ壁の材質が混入されたり、成膜された膜中に電荷が残留する等の不具合が生じやすく、特に、半導体層の近傍層での成膜には好ましくない。
【０００９】
本発明は上記事情に鑑みてなされたもので、良好なクラック耐性と半導体特性とを両立することのできる半導体基板及びその製造方法、電気光学装置、電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、基板上にシリコン膜の薄膜トランジスタを構成する半導体層の上層或いは下層に積層されて当該半導体層を絶縁する層間絶縁膜を、リンドープトシリケートガラス膜と、上記半導体層と上記リンドープトシリケートガラス膜との間に形成されたノンドープトシリケートガラス膜とを有する多層構造で構成したことを特徴とする。
【００１１】
このような構成によれば、リンドープトシリケートガラス膜の粘性によって層間絶縁膜のクラック耐性を向上することができるとともに、半導体層とリンドープトシリケートガラス膜との間に形成されたノンドープトシリケートガラス膜によってリンドープトシリケートガラス膜中のリンが半導体層に熱拡散されることを防止することができるので、半導体基板の良好なクラック耐性と半導体特性とを両立させることができる。
【００１２】
上記リンドープトシリケートガラス膜の膜厚は、上記層間絶縁膜全体の膜厚に対して２０％以上確保されていることを特徴とする。
【００１３】
このような構成によれば、層間絶縁膜のクラック耐性を的確に向上させることができる。
【００１４】
上記リンドープトシリケートガラス膜は、当該膜中に含まれるリンの含有量が１ｗｔ％以上であることを特徴とする。
【００１５】
このような構成によれば、層間絶縁膜のクラック耐性を向上させるために要求されるリンドープトシリケートガラス膜の粘性を的確に確保することができる。
【００１６】
上記ノンドープトシリケートガラス膜の膜厚は、３０ｎｍ以上の膜厚を有することを特徴とする。
【００１７】
このような構成によれば、リンドープトシリケートガラス膜中のリンが半導体層に熱拡散されることを的確に防止することができる。
【００１８】
上記層間絶縁膜は、常圧または減圧ＣＶＤ法によって形成されることを特徴とする。
【００１９】
このような構成によれば、半導体基板上に均質な層間絶縁膜を得ることができる。
【００２０】
上記層間絶縁膜は、常圧または減圧ＣＶＤ法による枚葉処理で形成されることを特徴とする。
【００２１】
このような構成によれば、半導体基板上に均質な層間絶縁膜を得ることができ、しかも、１ウェハ当たりの処理時間を短縮することができる。
【００２２】
本発明に係る電気光学装置は、電気光学物質と、上記電気光学物質を制御する半導体基板を備えたことを特徴とする。
【００２３】
このような構成によれば、良好なクラック耐性と半導体特性とを両立した半導体基板を具備した電気光学装置を得ることができる。
【００２４】
本発明に係る電子機器は、上記電気光学装置を備えたことを特徴とする。
【００２５】
このような構成によれば、良好なクラック耐性と半導体特性とを両立した電気光学装置を具備した電子機器を得ることができる。
【００２６】
本発明に係る半導体基板の製造方法は、基板上に、リンドープトシリケートガラス膜とノンドープトシリケートガラス膜とを順次成膜して層間絶縁膜を形成する工程と、上記層間絶縁膜の上層に半導体層を形成する工程と、上記半導体層の上層にノンドープトシリケートガラス膜とリンドープトシリケートガラス膜とを順次成膜して層間絶縁膜を形成する工程とを備えたことを特徴とする。
【００２７】
このような構成によれば、リンドープトシリケートガラス膜の粘性によって層間絶縁膜のクラック耐性を向上することができるとともに、半導体層とリンドープトシリケートガラス膜との間に形成されたノンドープトシリケートガラス膜によってリンドープトシリケートガラス膜中のリンが半導体層に熱拡散されることを防止することができるので、半導体基板の良好なクラック耐性と半導体特性とを両立させることができる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。本実施の形態は本発明の半導体基板を液晶装置（以下、電気光学装置ともいう）に適用したものである。図１は本発明の実施の形態に係る液晶装置を示す模式的な断面図である。図２は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図３はＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図であり、図４はＴＦＴアレイ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ’線の位置で切断して示す断面図である。図５はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図６は図５に示す各要素のうち主要な部分のみを示す平面図である。図７は図５の模式的なＡ−Ａ′断面図である。図８はＴＦＴアレイ基板の製造方法を示すフローチャートである。なお、図１は図５のＡ−Ｂ（斜線）−Ａ′の断面を示している。
【００２９】
先ず、本発明の実施の形態における液晶装置の画素部の構成について、図１乃至図７を参照して説明する。
【００３０】
液晶装置は、図３及び図４に示すように、透明なＴＦＴアレイ基板１０と透明な対向基板２０との間に液晶５０を封入して構成される。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０上には画素を構成する画素電極等がマトリクス状に配置される。図２は画素を構成するＴＦＴアレイ基板１０上の素子の等価回路を示している。
【００３１】
図２において、本実施の形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと画素電極９ａをスイッチング制御するための薄膜トランジスタ（ＴＦＴ）３０とが形成されており、画像信号が供給されるデータ線（ソース線）６ａがＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００３２】
また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００３３】
液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００３４】
図１、図５乃至図７において、石英等のＴＦＴアレイ基板１０には、格子状に溝１１が形成されている。この溝１１上に下側遮光膜１２及び第１層間絶縁膜１３（後で詳述する）を介してＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造をなすＴＦＴ３０が形成されている。溝１１によって、ＴＦＴアレイ基板の液晶５０との境界面が平坦化される。
【００３５】
ＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（図５の破線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。そして、下側遮光膜１２は、これらのデータ線６ａ及び走査線３ａに沿って、各画素に対応して格子状に設けられている。
【００３６】
下側遮光膜１２は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。
【００３７】
ＴＦＴ３０は、チャネル領域１ａ′、ソース領域１ｄ、ドレイン領域１ｅが形成された薄膜トランジスタのシリコン膜としての半導体層１ａに、ゲート絶縁膜をなす絶縁膜２を介してゲート電極をなす走査線３ａが設けられてなる。走査線３ａは、ゲート電極となる部分において幅広に形成されており、チャネル領域１ａ′（図５の斜線部）は、半導体層１ａと走査線３ａとが対向する領域に構成される。
【００３８】
下側遮光膜１２は、ＴＦＴ３０の形成領域に対応する領域、後述するデータ線６ａ及び走査線３ａ等の形成領域、即ち各画素の非表示領域に対応した領域に形成されている。この下側遮光膜１２によって、反射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。
【００３９】
ＴＦＴ３０上には第２層間絶縁膜１４（後で詳述する）が積層され、第２層間絶縁膜１４上には走査線３ａおよびデータ線６ａ方向に延びる島状の第１中間導電層１５が形成されている。第１中間導電層１５上には誘電体膜１７を介して容量線１８が対向配置されている。容量線１８は、第１中間導電層１５上に重なるようにデータ線６ａ方向に延びる延出部と、走査線３ａに沿って延びる本線からなる。
【００４０】
第１中間導電層１５は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極（下部容量電極）として作用し、容量線１８の一部は固定電位側容量電極（上部容量電極１８ａ）として作用する。容量線１８は、上部容量電極１８ａと遮光層１８ｂの多層構造であり、誘電体膜１７を介して第１中間導電層１５と対向配置されることで蓄積容量（図２の蓄積容量７０）を構成する。
【００４１】
容量線１８は、例えば導電性のポリシリコン膜等からなる上部容量電極１８ａと高融点金属を含む金属シリサイド膜等からなる遮光層１８ｂとが積層された多層構造である。例えば、容量線１８は、タングステン、モリブデン、チタン、タンタルのいずれかのシリサイドからなる遮光層１８ｂとＮ型ポリシリコンによる上部容量電極１８ｂとのポリサイドによって構成される。これにより、容量線１８は、内蔵遮光膜を構成すると共に固定電位側容量電極としても機能する。
【００４２】
第１中間導電層１５は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。第１中間導電層１５は、画素電位側容量電極としての機能の他、内蔵遮光膜としての容量線１８とＴＦＴ３０との間に配置される光吸収層としての機能を持ち、更に、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能を持つ。なお、第１中間導電層１５も、容量線１８と同様に、金属又は合金を含む単一層膜若しくは多層膜から構成してもよい。
【００４３】
下部容量電極としての第１中間導電層１５と上部容量電極１８ａを構成する容量線１８との間に配置される誘電体膜１７は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜１７は薄い程よい。
【００４４】
また、容量線１８は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。かかる定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための後述の走査線駆動回路６３や画像信号をデータ線６ａに供給するサンプリング回路を制御する後述のデータ線駆動回路６１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。更に、下側遮光膜１２についても、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、容量線１８と同様に、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００４５】
また、データ線６ａとソース領域１ｄを電気的に接続するために、第１中間導電層１５と同一層で形成される第２中間導電層１５ｂが形成されている。第２中間導電層１５ｂは第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２４ａを介してソース領域１ｄに電気的に接続されている。
【００４６】
容量線１８上には第３層間絶縁膜１９が配置され、第３層間絶縁膜１９上にはデータ線６ａが積層される。データ線６ａは、第３層間絶縁膜１９及び誘電体膜１７を貫通するコンタクトホール２４ｂを介してソース領域１ｄに電気的に接続される。
【００４７】
データ線６ａ上には第４層間絶縁膜２５を介して画素電極９ａが積層されている。画素電極９ａは、第４層間絶縁膜２５，第３層間絶縁膜１９，誘電体膜１７を貫通するコンタクトホール２６ｂにより第１中間導電層１５に電気的に接続される。そして、第１中間導電層１５は第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２６ａを介してドレイン領域１ｅに電気的に接続される。画素電極９ａ上にはポリイミド系の高分子樹脂からなる配向膜１６が積層され、所定方向にラビング処理されている。
【００４８】
走査線３ａ（ゲート電極）にＯＮ信号が供給されることで、チャネル領域１ａ′が導通状態となり、ソース領域１ｄとドレイン領域１ｅとが接続されて、データ線６ａに供給された画像信号が画素電極９ａに与えられる。
【００４９】
一方、対向基板２０には、ＴＦＴアレイ基板のデータ線６ａ、走査線３ａ及びＴＦＴ３０の形成領域に対向する領域、即ち各画素の非表示領域において第１遮光膜２３が設けられている。この第１遮光膜２３によって、対向基板２０側からの入射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。第１遮光膜２３上に、対向電極（共通電極）２１が基板２０全面に亘って形成されている。対向電極２１上にポリイミド系の高分子樹脂からなる配向膜２２が積層され、所定方向にラビング処理されている。
【００５０】
そして、ＴＦＴアレイ基板１０と対向基板２０との間に液晶５０が封入されている。これにより、ＴＦＴ３０は所定のタイミングでデータ線６ａから供給される画像信号を画素電極９ａに書き込む。書き込まれた画素電極９ａと対向電極２１との電位差に応じて液晶５０の分子集合の配向や秩序が変化して、光を変調し、階調表示を可能にする。
【００５１】
図３及び図４に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜４２が設けられている。遮光膜４２は例えば遮光膜２３と同一又は異なる遮光性材料によって形成されている。
【００５２】
遮光膜４２の外側の領域に液晶を封入するシール材４１が、ＴＦＴアレイ基板１０と対向基板２０間に形成されている。シール材４１は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴアレイ基板１０と対向基板２０を相互に固着する。シール材４１は、ＴＦＴアレイ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴアレイ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口７８が形成される。液晶注入口７８より液晶が注入された後、液晶注入口７８を封止材７９で封止するようになっている。
【００５３】
ＴＦＴアレイ基板１０のシール材４１の外側の領域には、データ線駆動回路６１及び実装端子６２がＴＦＴアレイ基板１０の一辺に沿って設けられており、この一辺に隣接する２辺に沿って、走査線駆動回路６３が設けられている。ＴＦＴアレイ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路６３間を接続するための複数の配線６４が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間を電気的に導通させるための導通材６５が設けられている。
【００５４】
本実施の形態においては、容量線１８は平面的に見て、走査線３ａ及びデータ線６ａに沿って延びており、図１及び図５，図６に示すように、一端側は第１中間導電層１５から平面的（垂直方向）には突出して延びている。即ち、この一端側においては、第２層間絶縁膜１４上に直接誘電体膜１７が形成され、誘電体膜１７上に容量線１８が形成されている。
【００５５】
本実施の形態においては、この一端側において、誘電体膜１７、第２層間絶縁膜１４、絶縁膜２及び第１層間絶縁膜１３を貫通するコンタクトホール７１（図５，図６の黒丸部分）が形成されており、このコンタクトホール７１によって、容量線１８の上部容量電極１８ａが下側遮光膜１２に電気的に接続されるようになっている。
【００５６】
図１，図７に示すように、第１層間絶縁膜１３は、複数種のシリケートガラス膜が積層された多層膜で構成されている。具体的には、第１層間絶縁膜１３は、例えば、常圧ＣＶＤ法による枚葉処理等で成膜されたＰＳＧ（リンドープトシリケートガラス）膜１３ａと、このＰＳＧ膜１３ａの上層（すなわち、ＰＳＧ膜１３ａと半導体層１ａとの間）に、常圧ＣＶＤ法による枚葉処理等で成膜されたＮＳＧ（ノンドープトシリケートガラス）膜１３ｂとを有して構成されている。
【００５７】
同様に、第２層間絶縁膜１４は、複数種のシリケートガラス膜が積層された多層膜で構成されている。具体的には、第２層間絶縁膜１３は、例えば、常圧ＣＶＤ法による枚葉処理で成膜されたＰＳＧ膜１４ａと、このＰＳＧ膜１４ａの下層（すなわち、半導体層１ａとＰＳＧ膜との間）に、常圧ＣＶＤ法による枚葉処理等で成膜されたＮＳＧ膜１４ｂとを有して構成されている。
【００５８】
ここで、第１，第２層間絶縁膜１３，１４は、各諸元が例えば以下のように設定されるものである。
すなわち、第１，第２層間絶縁膜１３，１４の膜厚は、各々が層間絶縁膜としての機能を十分に達成し得る膜厚に設定されるもので、本実施の形態では、例えば、８００ｎｍの膜厚に設定されている。
【００５９】
また、アニール処理後の各工程等においてＮＳＧ膜１３ｂ，１４ｂ等にクラックが発生することを的確に防止するため、所定の粘性を有するＰＳＧ膜１３ａ，１４ａの膜厚は、第１，第２層間絶縁膜１３，１４全体の膜厚に対して可能な限りの割合を確保することが望ましい。この場合、ＰＳＧ膜１３ａ，１４ａの膜厚は、第１，第２層間絶縁膜１３，１４全体の膜厚に対して少なくとも２０％以上の割合が確保されればＮＳＧ膜１３ｂ，１４ｂ等のクラックの発生を格段に低減でき、その効果はＰＳＧ膜１３ａ，１４ａの占める割合が増加する程増大することが本出願人によって確認されている。本実施の形態では、この点を考慮し、ＰＳＧ膜１３ａ，１４ａの膜厚は、例えば、全体の膜厚８００ｎｍに対して９０％以上の割合である、７５０ｎｍに設定されている。
【００６０】
また、膜に十分な粘性を確保するため、ＰＳＧ膜１３ａ，１４ａ中のＰ（リン）含有量は、少なくとも１ｗｔ％以上且つ５ｗｔ％以下の含有量であることが望ましく、本実施の形態では、例えば、５ｗｔ％の含有量に設定されている。
【００６１】
また、所定の硬度を有するＮＳＧ膜１３ｂ，１４ｂの膜厚は、ＰＳＧ膜１３ａ，１４ａに含有されるリンがアニール時に半導体層１ａへと熱拡散されることを的確に防止できるだけの膜厚を確保することが必要であるが、アニール処理後のクラック発生を的確に防止するため、上記膜厚を確保した上で可能な限りの薄膜に形成されることが望ましい。この場合、例えば、ＮＳＧ膜１３ｂ，１４ｂの膜厚が３０ｎｍ確保されていれば、第１，第２層間絶縁膜１３，１４に対して１０００℃で６０ｍｉｎのアニールを行った際に、ＰＳＧ膜１３ａ，１４ａから半導体層１ａへのリンの熱拡散を防止できることが本出願人によって確認されている。本実施の形態では、この膜厚にマージンを考慮して、ＮＳＧ膜１３ｂ，１４ｂの膜厚は、例えば、５０ｎｍに設定されている。
【００６２】
次に、図８を参照して、図１の液晶装置を構成する半導体基板（ＴＦＴアレイ基板）の製造方法について説明する。
先ず、石英基板等の透明基板を用意する。好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスによって透明基板（ＴＦＴアレイ基板１０）に生じる歪みが少なくなるように前処理しておく。
【００６３】
図８のステップＳ１  において、透明基板に対してエッチング等によって溝１１（図１、図５乃至図７参照）を形成する。次に、図８のステップＳ２  において、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚に堆積させる。そしてフォトリソグラフィ及びエッチングにより、平面形状が格子状の下側遮光膜１２を形成する。
【００６４】
次に、ステップＳ３  において、下側遮光膜１２上に、例えば、常圧ＣＶＤ法による枚葉処理によって、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス等を用いて、第１層間絶縁膜１３を形成する。すなわち、ステップＳ３において、先ず、例えば７５０ｎｍの膜厚を有するＰＳＧ膜１３ａが形成され、このＰＳＧ１３ａ膜の上層に、例えば５０ｎｍの膜厚を有するＮＳＧ膜１３ｂが形成されることによって第１層間絶縁膜１３が形成される。
【００６５】
次に、ステップＳ４  において、層間絶縁膜１３上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜（薄膜トランジスタのシリコン膜）を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を使ったアニール処理でもよいし、エキシマレーザー等を用いたレーザーアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型にするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【００６６】
次に、ステップＳ５  において、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）下層及び上層のゲート絶縁膜（すなわち、ＮＳＧ膜からなるゲート絶縁膜）２を形成する。
【００６７】
この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【００６８】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【００６９】
次に、ステップＳ６  において、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。または、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定パターンの走査線３ａを形成する。
【００７０】
例えば、ＴＦＴ３０を、ＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合には、半導体層１ａに、低濃度ソース領域及び低濃度ドレイン領域を形成するために、走査線３ａ（ゲート電極）をマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする（ステップＳ７  ）。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【００７１】
更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする（ステップＳ８  ）。
【００７２】
こうして、低濃度のソース・ドレイン領域と高濃度のソース・ドレイン領域とを有するＬＤＤ構造の素子を構成する。なお、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。
【００７３】
次に、ステップＳ９において、走査線３ａ上に（すなわち、半導体層１ａ上に）、例えば、常圧ＣＶＤ法による枚葉処理によって、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス等を用いて、第２層間絶縁膜１４を形成する。すなわち、ステップＳ９においては、先ず、例えば５０ｎｍの膜厚を有するＮＳＧ膜１４ｂが形成され、このＮＳＧ膜１４ｂの上層に、例えば７５０ｎｍの膜厚を有するＰＳＧ膜１４ａが形成されることによって第２層間絶縁膜１４が形成される。
【００７４】
ステップＳ１０において、第２層間絶縁膜１４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ａを同時開孔する。
【００７５】
次に、ステップＳ１１において、第１中間導電層１５、誘電体膜１７及び容量線１８によって構成される蓄積容量並びに第２中間導電層１５ｂ及びコンタクトホール形成２４ａ，２６ａ等が行われる。
【００７６】
次に、ステップＳ１２において、例えば、常圧ＣＶＤ法によりＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜１９を形成する。第３層間絶縁膜１９の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００７７】
次に、ステップＳ１３において、第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ｂを開孔する。
【００７８】
次に、ステップＳ１４において、コンタクトホール２４ｂを埋めるように第３層間絶縁膜１９上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有するデータ線６ａを形成する。
【００７９】
次に、ステップＳ１５において、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法によりＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜２５を形成する。第４層間絶縁膜２５の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００８０】
次に、ステップＳ１６において、第４層間絶縁膜２５及び第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２６ｂを開孔する。
【００８１】
次に、ステップＳ１７において、このコンタクトホール２６ｂの内周面及び第４層間絶縁膜２５上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する。なお、液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。コンタクトホール２６ｂは、第１中間導電層１５と画素電極９ａとを接続する。
【００８２】
そして、このように構成されたＴＦＴアレイ基板（半導体基板）１０は、対向基板２０と組み立てられる。このパネル組立工程においては、先ず、ＴＦＴアレイ基板１０及び対向基板２０に対して、配向膜１６，２２となるポリイミド（ＰＩ）を塗布する。
【００８３】
次に、ＴＦＴアレイ基板１０表面の配向膜１６及び対向基板２０表面の配向膜２２に対して、ラビング処理を施す。次に、洗浄工程を行う。この洗浄工程は、ラビング処理によって生じた塵埃を除去するためのものである。洗浄工程が終了すると、シール材４１、及び導通材６５（図３参照）を形成する。シール材４１を形成した後、ＴＦＴアレイ基板１０と対向基板２０とを貼り合わせ、アライメントを施しながら圧着し、シール材４１を硬化させる。最後に、シール材４１の一部に設けた切り欠きから液晶を封入し、切り欠きを塞いで液晶を封止する。
【００８４】
このような実施の形態によれば、ＰＳＧ膜１３ａ，１４ａの粘性によって第１，第２層間絶縁膜１３，１４のクラック耐性を向上することができるとともに、半導体層１ａとＰＳＧ膜１３ａ，１４ａとの間に形成されたＮＳＧ膜１３ｂ，１４ｂによってＰＳＧ膜１３ａ，１４ａ中のリンが半導体層１ａに熱拡散されることを防止することができるので、半導体基板の良好なクラック耐性と半導体特性とを両立させることができる。
【００８５】
その際、ＰＳＧ膜１３ａ，１４ａの膜厚を、第１，第２層間絶縁膜１３，１４全体の膜厚に対して２０％以上確保することにより、第１，第２層間絶縁膜１３，１４のクラック耐性を的確に向上させることができる。
【００８６】
また、ＰＳＧ膜１３ａ，１４ａ中に含まれるリンの含有量を１ｗｔ％以上とすることにより、第１，第２層間絶縁膜１３，１４のクラック耐性を向上させるために要求されるＰＳＧ膜１３ａ，１４ａの粘性を的確に確保することができる。
【００８７】
また、ＮＳＧ膜１３ｂ，１４ｂの膜厚を３０ｎｍ以上確保することにより、ＰＳＧ膜１３ａ，１４ａ中のリンが半導体層１ａに熱拡散されることを的確に防止することができる。
【００８８】
また、第１，第２層間絶縁膜１３，１４を常圧ＣＶＤ法によって形成することによりＴＦＴアレイ基板１０上に均質な層間絶縁膜を得ることができ、さらに、第１，第２層間絶縁膜１３，１４を常圧ＣＶＤ法による枚葉処理で形成すれば、１ウェハ当たりの処理時間を短縮することができる。
【００８９】
ここで、上述の実施の形態において、熱酸化等によって形成されるゲート絶縁膜２がＰＳＧ膜１４ａから半導体層１ａへのリンの拡散を十分に防止可能な膜厚を有する場合には、ＮＳＧ膜１４ｂを省略し、ゲート絶縁膜２とＰＳＧ膜１４ａとを、第２層間絶縁膜１４と見なしてもよい。
【００９０】
また、第１，第２層間絶縁膜１３，１４の成膜は、常圧ＣＶＤ法による枚葉処理に限定されるものではなく、例えば、減圧ＣＶＤ法による枚葉処理で行ってもよく、さらに、常圧又は減圧ＣＶＤ法によるバッチ処置で行ってもよい。
【００９１】
また、本発明は、半導体基板として、ＩＣを形成する半導体基板や、ＥＬ（エレクトロルミネッセンス）装置、電気泳動装置等の電気光学装置の基板にも応用できる。例えばＥＬ装置等においては、電気光学物質を半導体基板で制御することによって電気光学装置としての機能を実現し、このような電気光学装置は所定の電子機器に搭載される。
【図面の簡単な説明】
【図１】液晶装置を示す模式的な断面図
【図２】液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図
【図３】ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図
【図４】ＴＦＴアレイ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ’線の位置で切断して示す断面図
【図５】データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図
【図６】図５に示す各要素のうち主要な部分のみを示す平面図
【図７】図５の模式的なＡ−Ａ′断面図
【図８】ＴＦＴアレイ基板の製造方法を示すフローチャート
【符号の説明】
１ａ…半導体層
２…ゲート絶縁膜（ノンドープトシリコンガラス膜）
１０…ＴＦＴアレイ基板（半導体基板）
１３…第１層間絶縁膜（層間絶縁膜）
１３ａ…リンドープトシリコンガラス膜
１３ｂ…ノンドープトシリコンガラス膜
１４…第２層間絶縁膜（層間絶縁膜）
１４ａ…リンドープトシリコンガラス膜
１４ｂ…ノンドープトシリコンガラス膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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