(57)【要約】【課題】入力信号からの影響を少なくした高速受信回路を提供する。【解決手段】入力段に入力積分回路が設けられ、サンプリング期間において１対の入力信号を積分サンプリングし、サンプリング期間が終了するとサンプリングクロックによりディスチャージ電流が遮断されて１対の入力トランジスタが非導通状態にされ、入力信号からレベル検出用の差動増幅回路が分離された状態になるので、次の位相の入力信号による影響を受けることがなく、安定したレベル検出が可能になる。スイッチトランジスタはサンプリングクロックにより導通、非導通制御されるので、従来のトランスファーゲートのように高速クロックによって半導通状態になることはない。また、小振幅の入力信号であっても、容量をディスチャージする積分回路動作によりそのレベル差を安定してサンプリングすることができる。【選択図】図２
2004266403.tif 000002
【特許請求の範囲】
【請求項１】
１対の差動の入力信号をサンプリングし、当該１対の入力信号のレベルを検出してラッチする受信回路において、
前記１対の入力信号をそれぞれゲートに受信する１対の入力トランジスタと、サンプリング期間においてサンプリングクロックに応答して導通し当該１対の入力トランジスタの共通ソース端子にディスチャージ電流を供給するスイッチトランジスタと、プリチャージ期間において前記１対の入力トランジスタのドレイン端子をプリチャージするプリチャージ回路とを有し、プリチャージ期間後のサンプリング期間に前記ドレイン端子の容量を前記ディスチャージ電流によりディスチャージする入力積分回路と、
前記入力積分回路の前記ドレイン端子を増幅する差動増幅回路とを有することを特徴とする受信回路。
【請求項２】
請求項１において、
前記入力積分回路は、前記プリチャージ回路に並列に設けられ、前記１対のドレイン端子の一方のレベルに応じて他方のドレイン端子をチャージする１対の正帰還トランジスタを有することを特徴とする受信回路。
【請求項３】
請求項１において、
前記入力積分回路では、前記１対のドレイン端子それぞれにトランジスタを介してバラツキ調整用容量が設けられていることを特徴とする受信回路。
【請求項４】
請求項１において、
前記１対の入力トランジスタが第１の導電型のトランジスタで構成され、更に、前記入力積分回路は、前記プリチャージ回路に並列に設けられ、前記１対のドレイン端子の一方レベルに応じて他方のドレイン端子をチャージする第２の導電型の１対の正帰還トランジスタと、前記１対のドレイン端子それぞれにＣＭＯＳトランスファーゲートを介して設けられたバラツキ調整用容量とを有することを特徴とする受信回路。
【請求項５】
請求項１において、
前記差動増幅回路は、前記入力積分回路のドレイン端子対を増幅する初段差動増幅回路と、当該初段回路の出力対を増幅する後段差動増幅回路とを有することを特徴とする受信回路。
【請求項６】
請求項１において、
更に、前記差動増幅回路の出力端子対のレベルをラッチする出力ラッチ回路を有し、
当該受信回路が、複数組並列に設けられ、
当該複数組の受信回路の入力積分回路が、前記入力信号を順次サンプリングし、それぞれの出力ラッチ回路の受信データをラッチすることを特徴とする受信回路ユニット。
【請求項７】
１対の差動の入力信号をサンプリングし、当該１対の入力信号のレベルを検出してラッチする受信回路において、
前記１対の入力信号をそれぞれゲートに受信する１対の入力トランジスタを有し、プリチャージ期間において当該入力トランジスタ対のドレイン端子対が所定レベルにプリチャージされ、前記プリチャージ期間後のサンプリング期間において前記入力トランジスタ対にディスチャージ電流が供給されて前記入力信号対のレベル差に応じて前記プリチャージされたドレイン端子対がディスチャージされる入力積分回路と、
前記入力積分回路の前記ドレイン端子を増幅する差動増幅回路とを有し、
前記入力積分回路によるサンプリング動作後に差動増幅回路が活性化され、当該差動増幅回路が活性化された時に前記入力積分回路の入力トランジスタ対へのディスチャージ電流が遮断されることを特徴とする受信回路。
【請求項８】
請求項７において、
前記入力積分回路は、前記差動増幅回路が活性化されて所定時間後にプリチャージ動作することを特徴とする受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速で小振幅の入力信号を受信する受信回路に関し、特により高速でより小振幅の入力信号を誤動作なく受信することができる受信回路に関する。
【０００２】
【従来の技術】
コンピュータや情報処理機器を構成するＬＳＩチップの性能が大きく向上し、各チップの出力信号がより高速化する傾向にある。ＬＳＩチップには、例えば、ＳＲＡＭ、ＳＤＲＡＭ、マイクロプロセッサなどがあり、それらの性能向上は著しいものがある。かかるＬＳＩチップはプリント基板に搭載され、それらチップ間でプリント基板上の信号伝送路を介して高周波信号の伝送が行われる。また、ＡＳＩＣなどの大規模ＬＳＩ内においても、高速化した回路ブロック間で高周波信号の伝送が行われる。
【０００３】
回路ブロック間、チップ間、または電子機器の筐体内での信号伝送が高速化すると、伝送路での信号減衰が大きくなり、ＨレベルとＬレベルが交互に繰り返される場合などは、受信信号がフル振幅する時間的余裕がなくなり、受信信号の振幅が小さくなる。これにともない、感度が高く、高速で動作し、受信信号の高周波成分の減衰があっても、正しく受信することができる受信回路が求められている。
【０００４】
安定で高速に受信信号を取り出せるサンプル・ホールド回路として、バイポーラトランジスタの電流源をサンプリングクロックでオン・オフさせてアナログ受信信号をデジタル信号に変換するアナログ・コンパレータが提案されている（例えば特許文献１）。
【０００５】
更に、ＣＭＯＳ回路で構成され、入力信号をトランスファーゲートを介して交互にサンプリングし、２つの差動増幅回路で交互に増幅し、その増幅結果をラッチするサンプル・ホールド回路が提案されている（例えば特許文献２）。
【０００６】
【特許文献１】
特開昭５４−１０３６５１号公報
【０００７】
【特許文献２】
特開２００２−３６８５９２号公報
また、図１は、従来の高速受信信号対応の受信回路の一例を示す図である。高周波の受信信号を受信するために、受信回路のできるだけ入力データ線に近いところで、受信データをデマルチプレクスして、遅い周波数の受信信号に変換することが行われる。図１の受信回路は、差動の受信信号ＲＸＩＰ、ＲＸＩＮとを、ＣＭＯＳトランスファーゲートＰ１，Ｎ２及びＰ３，Ｎ４でサンプリングし、差動増幅回路がノードｎｄ１，ｎｄ２にサンプリングされた受信信号を増幅する。図中、ＰチャネルＭＯＳトランジスタは引用番号Ｐで、ＮチャネルＭＯＳトランジスタは引用番号Ｎで示す。また、ノードはｎｄで示す。
【０００８】
図１において、差動増幅回路は、ソースが共通に接続されたトランジスタＮ５，Ｎ６と、クロックＣＬＫがＨレベルの時に増幅回路を活性化させるスイッチトランジスタＮ７と、クロックＣＬＫがＬレベルの時に差動増幅出力ノードｎｄｎ，ｎｄｐを電源電圧ＶｄｄレベルにプリチャージするプリチャージトランジスタＰ９，Ｐ１０と、再生型ラッチ回路を構成するトランジスタＰ８，Ｐ１１，Ｐ１２，Ｎ１３，Ｎ１４とを有する。また、差動増幅出力ノードｎｄｎ，ｎｄｐは、出力と入力とが交差接続されたＮＡＮＤゲート１０，１２よりなる出力ラッチ回路に供給される。
【０００９】
この受信回路の動作波形図が図中に示されている。クロックＣＬＫがＬレベルの期間（逆相クロック／ＣＬＫがＨレベルの期間）に、差動増幅器の出力ノードｎｄｎ，ｎｄｐが電源電圧Ｖｄｄレベルにプリチャージされる。また、その期間トランスファーゲートＰ１，Ｎ２及びＰ３，Ｎ４が導通状態となり、プリント基板やシステム回路内の伝送路を伝播してくる差動の入力信号が、入力ノードｎｄ１，ｎｄ２の寄生容量にサンプリングされる。クロックＣＬＫがＨレベルになると、トランスファーゲートが非導通状態になり、差動増幅回路は入力データ線から分離した状態になると共に、プリチャージ回路のトランジスタＰ９，Ｐ１０及びトランジスタＰ８が非導通、スイッチトランジスタＮ７が導通状態となり、差動増幅回路は入力ノードｎｄ１，ｎｄ２のレベルを検出する。
【００１０】
入力ノードｎｄ１がＨレベル、ｎｄ２がＬレベルの場合は、トランジスタＮ５の電流がトランジスタＮ６の電流よりも大きく、出力ノードｎｄｐのほうが出力ノードｎｄｎより速く電圧レベルが低下する。ノードｎｄｐの低下に応答して、トランジスタＮ１４が非導通、トランジスタＰ１２が導通して、ノードｎｄｎが再び電源電圧Ｖｄｄレベルまで上昇し、出力ノードｎｄｐ，ｎｄｎ間に大きな電圧差が生成される。つまり、再生型ラッチ回路により出力ノードｎｄｐ，ｎｄｎにＬ、Ｈレベルがそれぞれ生成され、それがＮＡＮＤゲート１０，１２によりラッチされる。
【００１１】
【発明が解決しようとする課題】
図１の従来の受信回路は、クロックＣＬＫがＬレベルの間に入力信号を取り込み、Ｈレベルの間に入力信号レベルを検出してラッチする。従って、２組の受信回路を設けて、差動のクロックで駆動することで、入力信号を２倍にデマルチプレクスして、１／２の遅い周期でレベル検出することができる。
【００１２】
しかしながら、高周波で動作する場合、受信信号自体も信号波形がなまり小振幅になると共に、制御クロックＣＬＫ、／ＣＬＫの信号波形もなまり、波形図の一番下に示すようにフル振幅できず小振幅になる。制御クロックが小振幅になると、入力信号を取り込むトランスファーゲートが完全に非導通状態にならず、クロックＣＬＫがＨレベルになって差動増幅回路が増幅動作をしている間に、半導通状態のトランスファーゲートを介して次の位相の入力信号が入力ノードｎｄ１，ｎｄ２に影響を与えて、誤動作を招くことになる。
【００１３】
更に、小振幅で高速の入力信号ＲＸＩＰ，ＲＸＩＮを増幅してレベル判定するためには、トランジスタＮ５，Ｎ６のゲインを高くする必要があるが、高いゲインにするとノイズも大きく増幅されＳ／Ｎ比が悪くなる。また、高ゲインであるため、トランジスタの特性バラツキにより、ゲインのバラツキも大きくなり（特性バラツキ×Ｇ＝ｄＧ、Ｇはゲイン、ｄＧはゲインのばらつき）、レベル判定が不安定になる。
【００１４】
そこで、本発明の目的は、高周波で小振幅の入力信号を安定して受信することができる受信回路を提供することにある。
【００１５】
更に、本発明の目的は、トランジスタの特性バラツキに対しても、安定動作することができる受信回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、１対の差動の入力信号をサンプリングし、当該１対の入力信号のレベルを検出してラッチする受信回路において、前記１対の入力信号をそれぞれゲートに受信する１対の入力トランジスタと、サンプリング期間においてサンプリングクロックに応答して導通し当該１対の入力トランジスタの共通ソース端子にディスチャージ電流を供給するスイッチトランジスタと、プリチャージ期間において前記１対の入力トランジスタのドレイン端子をプリチャージするプリチャージ回路とを有し、プリチャージ期間後のサンプリング期間に前記ドレイン端子の容量を前記ディスチャージ電流によりディスチャージする入力積分回路と、前記入力積分回路の前記ドレイン端子を増幅する差動増幅回路とを有することを特徴とする。
【００１７】
上記の発明の側面によれば、入力段に入力積分回路が設けられ、サンプリング期間において１対の入力信号を積分サンプリングし、サンプリング期間が終了するとサンプリングクロックによりディスチャージ電流が遮断されて１対の入力トランジスタが非導通状態にされ、入力信号からレベル検出用の差動増幅回路が分離された状態になるので、次の位相の入力信号による影響を受けることがなく、安定したレベル検出が可能になる。スイッチトランジスタはサンプリングクロックにより導通、非導通制御されるので、従来のトランスファーゲートのように高速クロックによって半導通状態になることはない。また、小振幅の入力信号であっても、容量をディスチャージする積分回路動作によりそのレベル差を安定してサンプリングすることができる。
【００１８】
上記の発明の側面において、好ましい実施例では、入力積分回路は、プリチャージ回路に並列に設けられ、前記１対のドレイン端子の一方のレベルに応じて他方のドレイン端子をチャージする１対の正帰還トランジスタを有する。
【００１９】
この好ましい実施例では、トランジスタ特性のバラツキによりドレイン端子に供給されるディスチャージ電流が増大したとき、それに応じて正帰還トランジスタが動作してドレイン端子のレベルの低下が抑制されて後段の差動増幅回路の動作レンジに維持されるので、レベル検出の誤動作が防止される。
【００２０】
更に別の好ましい実施例では、入力積分回路には、前記１対のドレイン端子にトランジスタを介してバラツキ調整用容量が設けられている。この実施例によれば、トランジスタ特性のバラツキによりドレイン端子の供給されるディスチャージ電流が増大したときに、前記のバラツキ調整用容量が高周波的に大きくなり、ディスチャージ電流の増大によるレベル検出の誤動作が防止される。
【００２１】
更に別の好ましい実施例では、１対の入力トランジスタが第１の導電型のトランジスタで構成され、更に、入力積分回路は、プリチャージ回路に並列に設けられ、前記１対のドレイン端子の一方レベルに応じて他方のドレイン端子をチャージする第２の導電型の１対の正帰還トランジスタと、前記１対のドレイン端子にＣＭＯＳトランスファーゲートを介して設けられたバラツキ調整用容量とを有する。
【００２２】
この実施例では、トランジスタ特性のバラツキによりドレイン端子に供給されるディスチャージ電流が増大したとき、それに応じて正帰還トランジスタが動作してトレイン端子のレベルが後段の差動増幅回路の動作レンジに維持される。更に、第１の導電型のトランジスタのバラツキと第２の導電型のトランジスタのバラツキそれぞれに対応して、前記バラツキ調整用容量が高周波的に変動し、ドレイン端子のレベルが後段の差動増幅回路の動作レンジに維持されるので、レベル検出の誤動作が防止される。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２４】
図２は、本実施の形態における高速データ受信回路を示す図である。図２には、受信回路図とその動作波形図とが示されている。本実施の形態の受信回路は、入力信号を受信する入力段に入力積分回路１４を設け、入力積分回路１４の出力ノード対ｎｄ１１，ｎｄ１２が、後段の差動増幅回路１６に接続され差動増幅される。そして、その増幅された出力ノード対ｎｄｐ，ｎｄｎが、ＮＡＮＤゲート１０，１２からなるラッチ回路でラッチされる。
【００２５】
入力積分回路１４は、例えば１０Ｇｂ／ｓ程度の高速の差動入力信号対ＲＸＩＰ、ＲＸＩＮをそれぞれゲートに受信する１対の入力トランジスタＮ２１，Ｎ２２と、サンプリング期間においてサンプリングクロックＤＣＬＫに応答して導通し入力トランジスタＮ２１，Ｎ２２の共通ソース端子にディスチャージ電流Ｉｄを供給するスイッチトランジスタＮ２６と、プリチャージ期間において入力トランジスタＮ２１，Ｎ２２のドレイン端子ｎｄ１１，ｎｄ１２をプリチャージするトランジスタＰ２３〜Ｐ２５からなるプリチャージ回路とを有する。
【００２６】
サンプリングクロックＤＣＬＫは、図示されるとおり、入力信号対ＲＸＩＰ，ＲＸＩＮの４位相に１回のタイミングでＨレベルになり、その位相の入力信号を取り込む。サンプリングクロックＤＣＬＫがＬレベルの期間、プリチャージクロックＰＲＣＬＫがＬレベルになって、プリチャージ回路のトランジスタＰ２３〜Ｐ２５が導通し、入力トランジスタのドレイン端子ｎｄ１１，ｎｄ１２が電源電圧Ｖｄｄレベルにプリチャージされる。そして、プリチャージ期間後のサンプリング期間に、プリチャージクロックＰＲＣＬＫがＨレベルになりプリチャージ回路は遮断し、サンプリングクロックＤＣＬＫがＨレベルになりスイッチトランジスタＮ２６が導通する。これに応答して、前記ドレイン端子ｎｄ１１，ｎｄ１２に接続された寄生容量Ｃ１１，Ｃ１２がディスチャージ電流Ｉｄによりディスチャージされる。
【００２７】
このディスチャージ電流Ｉｄは、入力トランジスタＮ２１，Ｎ２２の導通状態に応じてドレインノードｎｄ１１，ｎｄ１２に分配される。つまり、入力信号対ＲＸＩＰ，ＲＸＩＮのうち、高いレベルの入力信号側の入力トランジスタがより多くのディスチャージ電流を流す。この分配されたディスチャージ電流によりそれぞれの寄生容量Ｃ１１，Ｃ１２がディスチャージされ、ドレイン端子ｎｄ１１，ｎｄ１２のレベルがその積分値分だけ低下する。このディスチャージ動作は、サンプリングクロックＤＣＬＫがＨレベルの期間のみ行われ、サンプリングクロックＤＣＬＫがＬレベルになった時点で、ドレイン端子対間には一定の電位差が生成されている。
【００２８】
そして、サンプリングクロックＤＣＬＫがＬレベルになると、スイッチトランジスタＮ２６が非導通になり、電位差が生成されているドレイン端子対ｎｄ１１，ｎｄ１２は入力信号ＲＸＩＰ，ＲＸＩＮから分離され、その後の入力信号の変化の影響を受けない。
【００２９】
サンプリング期間の終了に伴い前述の積分動作が終了すると、差動動作クロックＦＣＫがＨレベルになり差動増幅回路１６が活性化する。差動増幅回路１６では、図１で説明したとおり、起動する直前まで差動動作クロックＦＣＫのＬレベルによってトランジスタＰ９，Ｐ１０が導通して、差動増幅出力対ｎａｐ，ｎａｎが電源電圧Ｖｄｄレベルまでプリチャージされている。そして、差動増幅クロックＦＣＬＫがＨレベルになると、トランジスタＰ９，Ｐ１０は非導通になりトランジスタＮ７は導通し、トランジスタ対Ｎ５，Ｎ６がドレイン端子対ｎｄ１１，ｎｄ１２のレベルに応じて電流を流し、差動出力対ｎｄｐ，ｎｄｎの一方のレベルが他方より強く引き下げられる。
【００３０】
今仮に、入力信号ＲＸＩＰがＲＸＩＮより高いレベルにあるとすると、ドレイン端子ｎｄ１１がｎｄ１２より低くなり、トランジスタＮ５よりＮ６のほうがより導通して多くの電流を流し、差動出力端子ｎｄｎが差動出力端子ｎｄｐよりレベルが低下する。差動出力端子ｎｄｎのレベルが低下することにともない、再生型ラッチ回路を構成するトランジスタＮ１３が非導通、トランジスタＰ１１が導通し、反対側の差動出力端子ｎｄｐのレベルを引き上げることで、差動出力端子対ｎｄｐ，ｎｄｎに大きなレベル差が生成される。以上のようにして差動増幅回路１６により入力信号の判定が行われる。この差動出力端子対ｎｄｐ，ｎｄｎのレベルは、後段のラッチ回路にラッチされる。
【００３１】
差動増幅回路１６の差動増幅動作中に、入力積分回路１４のプリチャージクロックＰＲＣＬＫがＬレベルになりドレイン端子対ｎｄ１１，ｎｄ１２を電源電圧Ｖｄｄに引き上げられるが、その時はすでに差動増幅回路１６の再生型ラッチ回路が検出したレベル差をラッチしているので、差動増幅動作に支障はない。
【００３２】
図２の受信回路では、サンプリング動作が入力信号の４回に１回しか行われないので、図２の受信回路を４組並列に設けて、同じ入力信号対ＲＸＩＰ，ＲＸＩＮを順次デマルチプレクスする必要がある。つまり、高周波の入力信号に対して、受信回路が４倍の周期で動作することができるので、入力信号の検出を安定して行うことができる。
【００３３】
図２の受信回路では、入力積分回路１４を設けて、サンプリング期間に入力信号を積分動作にて取り込み、入力信号と分離した状態で後段の差動増幅回路１６がレベル検出を行う。従って、差動増幅回路１６の検出動作への入力信号の影響を抑えることができる。
【００３４】
図３は、本実施の形態における受信回路の変形例を示す図である。図２と同じ回路素子には同じ引用番号を与えている。この変形例は、トランジスタ特性のバラツキにより入力積分回路が適切に入力信号対ＲＸＩＰ，ＲＸＩＮのレベルをサンプリングできなくなるのを防止する。
【００３５】
ディスチャージ電流の電流源Ｉｄは、図示されるようにトランジスタＮ２９，Ｎ３０からなるカレントミラー回路により実現されている。今仮に、プロセスバラツキによりＮチャネルトランジスタの閾値電圧が低くなるなどの原因で、カレントミラー電流が大きくなる特性になったとする。そうすると、入力積分回路１４の積分動作において、トランジスタＮ２６、Ｎ２１、Ｎ２２を流れるディスチャージ電流Ｉｄが大きくなり、サンプリング期間において、ドレイン端子対ｎｄ１１，ｎｄ１２がプリチャージレベルから同じ低いレベルに下がってしまい、サンプリング期間終了時においてドレイン端子対ｎｄ１１，ｎｄ１２にレベル差が生成されなくなる場合がある。図３の波形図のドレイン端子対ｎｄ１１，ｎｄ１２の破線に示される通りである。
【００３６】
つまり、入力信号対ＲＸＩＰ、ＲＸＩＮのレベル差に応じて、最初はドレイン端子対ｎｄ１１，ｎｄ１２間にレベル差が発生するが、一方のドレイン端子の電位が下がりきった後に他方のドレイン端子の電位も下がり、サンプリング期間終了時において両ドレイン端子のレベルが同じになり、その後の差動増幅回路によるレベル検出に支障を招く。
【００３７】
そこで、図３の受信回路では、入力積分回路に、プリチャージ回路Ｐ２３，Ｐ２４に並列に設けられ、１対のドレイン端子ｎｄ１１，ｎｄ１２の一方のレベルに応じて他方のドレイン端子をチャージする１対の正帰還トランジスタＰ２７，Ｐ２８を設ける。この正帰還トランジスタＰ２７，Ｐ２８により、トランジスタ特性がばらついてドレイン端子ｎｄ１１，ｎｄ１２のレベル低下が大きくなると、先行してレベル低下した一方のドレイン端子に応答して、他方のドレイン端子側の正帰還トランジスタが導通し、他方のドレイン端子のレベルが電源レベルＶｄｄに引き上げられる。これにより、前述のようにサンプリング期間終了時において、ドレイン端子対ｎｄ１１，ｎｄ１２が同じレベルになることが防止される。
【００３８】
例えば、入力信号ＲＸＩＰが入力信号ＲＸＩＮより高い場合は、ディスチャージ電流の差によりドレイン端子ｎｄ１１のレベルがドレイン端子ｎｄ１２に先行して下がる。従って、ドレイン端子ｎｄ１１のレベル低下に応答して、正帰還トランジスタＰ２８が導通し、他方のドレイン端子ｎｄ１２のレベル低下が抑制される。また、特性バラツキによりディスチャージ電流が過大になって両ドレイン端子対ｎｄ１１，ｎｄ１２が共にレベル低下しても、１対の正帰還トランジスタＰ２７，Ｐ２８の一方が導通して一方のドレイン端子を引き上げるので、入力信号対に応じた差動電圧をドレイン端子対に生成することができる。
【００３９】
このように、図３の受信回路の入力積分回路１４は、トランジスタの特性バラツキにより積分動作のディスチャージ電流が大きくなったとしても、正帰還トランジスタによりディスチャージされるべきでない側のドレイン端子のレベルが引き上げられる。特性バラツキによるディスチャージ電流が大きくならない場合は、図２と同様の動作になる。
【００４０】
図３の変形例において、後段の差動増幅回路１６及びラッチ回路１０，１２は、図２の回路と同じ構成である。
【００４１】
図４は、本実施の形態における受信回路の変形例である。図４においても、入力積分回路１４に正帰還トランジスタが設けられている。図３の例では、Ｐチャネルの正帰還トランジスタを設けているが、図４の例では、Ｎチャネルの正帰還トランジスタＮ２７，Ｎ２８を設けた。これに伴って、ドレイン端子ｎｄ１１を入力して正帰還トランジスタＮ２８を駆動する増幅回路２０と、ドレイン端子ｎｄ１２を入力して正帰還トランジスタＮ２７を駆動する増幅回路１８とが設けられている。両増幅回路１８，２０は、入力のレベルが下がると対応する正帰還トランジスタＮ２７，Ｎ２８を導通させる。
【００４２】
図５は、正帰還トランジスタを駆動する増幅回路の一例を示す図である。この増幅回路２０は、ドレイン端子ｎｄ１１を入力するトランジスタＮ３１と基準電圧ＶＲＥＦを入力するトランジスタＮ３２の共通ソース端子に、スイッチトランジスタＮ３３が接続され、トランジスタＮ３１，Ｎ３２のドレイン端子はそれぞれ負荷抵抗Ｒ１，Ｒ２を介して電源Ｖｄｄに接続され、トランジスタＮ３１のドレイン端子が正帰還トランジスタＮ２８のゲートに接続されている。増幅回路１８も同様の構成である。
【００４３】
図５の増幅回路２０は、入力積分回路１４のドレイン端子ｎｄ１１のレベルが下がると、トランジスタＮ３１よりトランジスタＮ３２がより導通し、トランジスタＮ３１のドレイン端子が上昇し、正帰還トランジスタＮ２８を導通させる。これにより、他方のドレイン端子ｎｄ１２の低下が防止される。
【００４４】
図３，４に示した変形例では、トランジスタの特性バラツキに起因して入力積分回路のディスチャージ電流が増加しても、出力端子対ｎｄ１１，ｎｄ１２に入力信号対のレベル差に応じた電圧差を適切に生成することができ、後段の差動増幅回路１６による検出動作を可能にする。
【００４５】
図６は、本実施の形態における受信回路の更に別の変形例である。この変形例では、トランジスタ特性のバラツキに起因して入力積分回路１４のサンプリング動作に支障が生じるのを防止する。特性バラツキによりＮチャネルトランジスタの導通抵抗が低下（より高い導通度）になると、ディスチャージ電流Ｉｄが過大になり、ドレイン端子対ｎｄ１１，ｎｄ１２にレベル差がなくなる場合があることは、前述の通りである。その場合、正帰還トランジスタＰ２７，Ｐ２８を設けることである程度、上記の問題を解決することができる。但し、正帰還トランジスタ対が正常に動作するためには、トレイン端子対ｎｄ１１，ｎｄ１２にある程度のレベル差が発生することが必要である。
【００４６】
そこで、図６の変形例では、入力積分回路は、１対の入力トランジスタのドレイン端子対ｎｄ１１，ｎｄ１２にＣＭＯＳトランスファーゲートＰ４１，Ｎ４２及びＰ４４，Ｎ４３を介してバラツキ調整用容量Ｃ０，Ｃ１を設ける。例えば、特性バラツキによりＮチャネルトランジスタの導通抵抗が低下（導通度が高い）すると、ＣＭＯＳトランスファーゲートのＮチャネルトランジスタＮ４２，Ｎ４３も導通抵抗が低下し、ドレイン端子対ｎｄ１１，ｎｄ１２には低い抵抗を介して容量Ｃ０，Ｃ１が接続された状態になる。そのため、積分動作時において、入力積分回路１４の出力端子ｎｄ１１，ｎｄ１２に接続される容量は、高周波的には大きくなる。別の言い方をすると、ＣＭＯＳトランスファーゲートのＮチャネルトランジスタＮ４２，Ｎ４３のオン抵抗が低いので、トレイン端子対ｎｄ１１，ｎｄ１２にはＣＲ時定数が小さい回路が接続されたことになり、高周波的にはより多くのディスチャージ電流がバラツキ調整用容量Ｃ０，Ｃ１から流れる。
【００４７】
このように、積分動作時においてドレイン端子対ｎｄ１１，ｎｄ１２により大きな容量が接続されることになり、積分動作時のドレイン端子対ｎｄ１１，ｎｄ１２のレベル低下が抑制される。
【００４８】
逆に、特性バラツキによりＮチャネルトランジスタの導通抵抗が上昇すると、ＣＭＯＳトランスファーゲートのＮチャネルトランジスタＮ４２，Ｎ４３の導通抵抗も高くなり、高周波的にはドレイン端子対ｎｄ１１，ｎｄ１２にはより小さい容量Ｃ０，Ｃ１が接続されたことになる。したがって、Ｎチャネルトランジスタの導通抵抗が上昇してディスチャージ電流Ｉｄが小さくなっても、積分動作によりドレイン端子対に十分なレベル差を生成することができる。
【００４９】
更に、特性バラツキによりＰチャネルトランジスタの導通抵抗が上昇（導通度が低い）すると、正帰還トランジスタＰ２７，Ｐ２８によるチャージ能力が低下する。しかし、その場合は、ＣＭＯＳトランスファーゲートのＰチャネルトランジスタの導通抵抗も上昇し、ドレイン端子対ｎｄ１１，ｎｄ１２に接続されるバラツキ調整容量Ｃ０，Ｃ１が高周波的には小さくなり、チャージ能力が低下した正帰還トランジスタＰ２７，Ｐ２８であっても、ドレイン端子対ｎｄ１１，ｎｄ１２のレベルを上昇させることができる。
【００５０】
逆に、特性バラツキによりＰチャネルトランジスタの導通抵抗が低下（導通度が高い）すると、正帰還トランジスタＰ２７，Ｐ２８によるチャージ能力が増大する。しかし、その場合は、ＣＭＯＳトランスファーゲートのＰチャネルトランジスタの導通抵抗も低下し、ドレイン端子対ｎｄ１１，ｎｄ１２に接続されるバラツキ調整容量Ｃ０，Ｃ１が高周波的には大きくなり、チャージ能力が増大した正帰還トランジスタＰ２７，Ｐ２８であっても、ドレイン端子対ｎｄ１１，ｎｄ１２のレベルを過剰に上昇させることはなく、適切なレベル差が生成される。
【００５１】
以上のように、特性バラツキが発生しても、ＣＭＯＳトランスファーゲートとバラツキ調整容量Ｃ０，Ｃ１により特性バラツキによる弊害を調整することができる。
【００５２】
図６の例において、正帰還トランジスタＰ２７，Ｐ２８が設けられていない場合は、バラツキ調整用のトランスファーゲートはＮチャネルトランジスタのみで構成することが望ましい。また、正帰還トランジスタがＮチャネルの場合も、バラツキ調整用のトランスファーゲートはＮチャネルトランジスタのみで構成することが望ましい。
【００５３】
図７は、本実施の形態における受信回路の更なる変形例を示す図である。図８は、その動作波形図である。この変形例では、入力積分回路は、図３の正帰還トランジスタを有する構成と同じであるが、入力積分回路の出力対のレベル差を検出する差動増幅回路が、前段回路１６Ｆと後段回路１６Ｌとで構成される。そして、前段回路１６Ｆを活性化する活性化クロックＦＣＫと後段回路１６Ｌを活性化する活性化クロックＬＣＫとが、図８に示されるとおり逆相関係になっていて、前段回路１６Ｆと後段回路１６Ｌとが交互に活性化される。
【００５４】
図８の動作波形図にしたがって動作を説明すると、サンプリングクロックＤＣＬＫがＨレベルになると、入力積分回路１４が活性化され、入力信号対ＲＸＩＰ，ＲＸＩＮのレベル差に応じたディスチャージ電流による積分動作で、ドレイン端子対ｎｄ１１，ｎｄ１２にレベル差が生成される。次に、サンプリングクロックＤＣＬＫがＬレベルになるときに活性化クロックＦＣＫがＨレベルになり、初段の差動増幅回路１６Ｆが活性化される。ドレイン端子対ｎｄ１１，ｎｄ１２のレベル差が、クロックＦＣＫがＨレベルになる時に検出され、初段回路１６Ｆの出力端子対Ｆｎｄｐ，Ｆｎｄｎに所定のレベル差が生成される。そして、初段活性化クロックＦＣＫがＬレベルになるとそれと交代して後段活性化クロックＬＣＫがＨレベルになり、初段の出力端子対Ｆｎｄｐ，Ｆｎｄｎのレベル差を増幅し、再生型ラッチ回路によりラッチする。この時、初段増幅回路１６Ｆはプリチャージされるが、後段増幅回路１６Ｌの高速増幅動作と再生型ラッチ回路の動作により、後段増幅回路の増幅動作に支障はない。
【００５５】
また、初段回路１６Ｆの入力トランジスタ対の共通ソース端子には、プリチャージ用のＰチャンネルトランジスタＰ５０が設けられている。このトランジスタにより、プリチャージ時には共通ソース端子も電源電圧Ｖｄｄレベルに引き上げられるので、レベル差が小さい入力積分回路の出力電圧差を高速に増幅することができる。
【００５６】
この変形例では、差動増幅回路が多段構成になっているので、それぞれの差動増幅回路１６Ｆ、１６Ｌのゲインを比較的小さく設定することができ、入力信号ノイズが増幅されることが防止される。更に、入力トランジスタのゲインを小さくすることで、特性バラツキによるゲインのバラツキも小さくすることができ、差動増幅回路の検出動作を安定させることができる。
【００５７】
更に、この変形例では、各段の差動増幅回路がそれぞれプリチャージ回路を有し、そのプリチャージ回路により出力端子対がリセットされて初期状態に戻される。従って、先行する位相のデータパターンに依存した誤動作の発生が防止される。
【００５８】
以上、実施の形態例をまとめると以下の付記の通りである。
【００５９】
（付記１）１対の差動の入力信号をサンプリングし、当該１対の入力信号のレベルを検出してラッチする受信回路において、
前記１対の入力信号をそれぞれゲートに受信する１対の入力トランジスタと、サンプリング期間においてサンプリングクロックに応答して導通し当該１対の入力トランジスタの共通ソース端子にディスチャージ電流を供給するスイッチトランジスタと、プリチャージ期間において前記１対の入力トランジスタのドレイン端子をプリチャージするプリチャージ回路とを有し、プリチャージ期間後のサンプリング期間に前記ドレイン端子の容量を前記ディスチャージ電流によりディスチャージする入力積分回路と、
前記入力積分回路の前記ドレイン端子を増幅する差動増幅回路とを有することを特徴とする受信回路。
【００６０】
（付記２）付記１において、
前記入力積分回路は、前記プリチャージ回路に並列に設けられ、前記１対のドレイン端子の一方のレベルに応じて他方のドレイン端子をチャージする１対の正帰還トランジスタを有することを特徴とする受信回路。
【００６１】
（付記３）付記１において、
前記入力積分回路では、前記１対のドレイン端子それぞれにトランジスタを介してバラツキ調整用容量が設けられていることを特徴とする受信回路。
【００６２】
（付記４）付記１において、
前記１対の入力トランジスタが第１の導電型のトランジスタで構成され、更に、前記入力積分回路は、前記プリチャージ回路に並列に設けられ、前記１対のドレイン端子の一方レベルに応じて他方のドレイン端子をチャージする第２の導電型の１対の正帰還トランジスタと、前記１対のドレイン端子それぞれにＣＭＯＳトランスファーゲートを介して設けられたバラツキ調整用容量とを有することを特徴とする受信回路。
【００６３】
（付記５）付記１において、
前記差動増幅回路は、前記入力積分回路のドレイン端子対を増幅する初段差動増幅回路と、当該初段回路の出力対を増幅する後段差動増幅回路とを有することを特徴とする受信回路。
【００６４】
（付記６）付記１において、
前記差動増幅回路は、前記入力積分回路のドレイン端子対を入力し、出力端子対を駆動する第２の入力トランジスタ対と、前記入力積分回路のサンプリング期間において出力端子対をプリチャージする第２のプリチャージ回路と、前記第２のプリチャージ回路に並列に設けられ前記出力端子対のレベル差をラッチするラッチ回路とを有し、
当該差動増幅回路は、前記入力積分回路のサンプリング期間終了後に活性化され、前記ドレイン端子対のレベル差を差動増幅し、前記入力積分回路のサンプリング期間開始前に、前記第２のプリチャージ回路により前出力端子対をプリチャージすることを特徴とする受信回路。
【００６５】
（付記７）付記１において、
更に、前記差動増幅回路の出力端子対のレベルをラッチする出力ラッチ回路を有することを特徴とする受信回路。
【００６６】
（付記８）付記１において、
更に、前記差動増幅回路の出力端子対のレベルをラッチする出力ラッチ回路を有し、
当該受信回路が、複数組並列に設けられ、
当該複数組の受信回路の入力積分回路が、前記入力信号を順次サンプリングし、それぞれの出力ラッチ回路の受信データをラッチすることを特徴とする受信回路ユニット。
【００６７】
（付記９）１対の差動の入力信号をサンプリングし、当該１対の入力信号のレベルを検出してラッチする受信回路において、
前記１対の入力信号をそれぞれゲートに受信する１対の入力トランジスタを有し、プリチャージ期間において当該入力トランジスタ対のドレイン端子対が所定レベルにプリチャージされ、前記プリチャージ期間後のサンプリング期間において前記入力トランジスタ対にディスチャージ電流が供給されて前記入力信号対のレベル差に応じて前記プリチャージされたドレイン端子対がディスチャージされる入力積分回路と、
前記入力積分回路の前記ドレイン端子を増幅する差動増幅回路とを有し、
前記入力積分回路によるサンプリング動作後に差動増幅回路が活性化され、当該差動増幅回路が活性化された時に前記入力積分回路の入力トランジスタ対へのディスチャージ電流が遮断されることを特徴とする受信回路。
【００６８】
（付記１０）付記９において、
前記入力積分回路は、更に、サンプリングクロックにより制御されるスイッチトランジスタを有し、当該サンプリングクロックに応答して当該スイッチトランジスタが入力トランジスタ対に前記ディスチャージ電流を供給することを特徴とする受信回路。
【００６９】
（付記１１）付記９において、
前記入力積分回路は、前記差動増幅回路が活性化されて所定時間後にプリチャージ動作することを特徴とする受信回路。
【００７０】
（付記１２）付記９において、
更に、前記差動増幅回路の出力端子対のレベルをラッチする出力ラッチ回路を有し、
当該受信回路が複数組並列に設けられ、
当該複数組の受信回路の入力積分回路が、前記入力信号を順次サンプリングし、それぞれの出力ラッチ回路の受信データをラッチすることを特徴とする受信回路ユニット。
【００７１】
【発明の効果】
以上、本発明によれば、入力信号による影響を少なくして安定した受信レベル検出を可能にした高速受信回路を提供することができる。
【図面の簡単な説明】
【図１】従来の高速受信信号対応の受信回路の一例を示す図である。
【図２】本実施の形態における高速データ受信回路を示す図である。
【図３】本実施の形態における受信回路の変形例を示す図である。
【図４】本実施の形態における受信回路の変形例を示す図である。
【図５】正帰還トランジスタを駆動する増幅回路の一例を示す図である。
【図６】本実施の形態における受信回路の更に別の変形例である。
【図７】本実施の形態における受信回路の更に別の変形例である。
【図８】図７の動作波形図である。
【符号の説明】
１４：入力積分回路、１６：差動増幅回路、
Ｎ２１，Ｎ２２：入力トランジスタ対、
ｎｄ１１，ｎｄ１２：ドレイン端子対
Ｎ２６：スイッチトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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