(57)【要約】【課題】不必要な遅延を排除するとともに０系および１系の遅延差の変化に即応した調整を行う。【解決手段】位相制御回路６は、外部からの位相制御信号ｍにより位相調整信号ｋを出力する。位相制御信号ｍは、一方の系の入力信号の経路長、および該経路長に対する他方の系の入力信号の経路長の差で構成される。位相調整信号ｋは、経路長が小さい系の遅延量は経路長の差に相当する分とし、他方の系の遅延量は０とする。読出し位相調整回路５は、位相調整信号により位相調整読出し信号ｇ，ｈを出力する。同期検出回路１，３は、外部からの０系入力信号ａ，１系入力信号ｄのフレーム位相を検出し、フレーム位相検出後の入力信号、およびフレーム位相より位相調整書込み信号ｃ，ｆを出力する。位相遅延回路２，４は、同期検出回路からの入力信号を位相調整書込み信号に応答して書き込み、また位相調整読出し信号に応答して出力信号ｉ，ｊとして外部へ出力する。【選択図】　　　　図１
2004112449.tif 000002
【特許請求の範囲】
【請求項１】
外部からの位相制御信号により位相調整信号を出力する位相制御回路を設け、
二重化された０系／１系それぞれの入力信号が書き込まれた位相遅延回路からの前記入力信号の読出し位相を出力する読出し位相調整回路は、前記位相調整信号により前記読出し位相を出力することを特徴とする伝送信号位相合せ装置。
【請求項２】
二重化伝送システムにおける伝送信号位相合せ装置において、
外部からの位相制御信号により位相調整信号を出力する位相制御回路と、
前記位相調整信号により前記位相調整読出し信号を出力する読出し位相調整回路とを０系／１系に共通して設け、
外部からの入力信号のフレーム位相を検出し、フレーム位相検出後の入力信号、および前記フレーム位相より位相調整書込み信号を出力する同期検出回路と、
前記同期検出回路からの入力信号を前記位相調整書込み信号に応答して書き込み、また前記位相調整読出し信号に応答して出力信号として外部へ出力する位相遅延回路とを前記０系／１系それぞれに対応して備えられたことを特徴とする伝送信号位相合せ装置。
【請求項３】
前記位相調整信号は、一方の系の前記入力信号の経路長、および該経路長に対する他方の系の前記入力信号の経路長の差で構成され、前記位相制御回路は、経路長が小さい系の遅延量は経路長の差に相当する分とし、他方の系の遅延量は０とするように最適化遅延を割り出し、その結果を前記位相調整信号とすることを特徴とする請求項１または請求項２に記載の伝送信号位相合せ装置。
【請求項４】
二重化伝送システムにおける伝送信号位相合せ制御方法であって、
０系入力信号，１系入力信号が入力すると、そのフレーム位相の検出を行う手順と、
検出した０系入力信号，１系入力信号のフレーム位相より位相調整書込み信号を出力する手順と、
前記フレーム検出後の０系入力信号，１系入力信号を前記位相調整書込み信号に応答して書き込む手順と、
外部から位相制御信号が入力すると、該位相制御信号によって、前記０系入力信号，１系入力信号の最適化遅延を割り出して位相調整信号として出力する手順と、
前記位相調整信号により位相調整読出し信号を出力する手順と、
前記位相調整読出し信号による読出し位相と、前記位相調整書込み信号による書込み位相との差だけ、前記書き込んでいる０系入力信号，１系入力信号を遅延させて、０系出力信号，１系出力信号として外部へ出力する手順とを有することを特徴とする伝送信号位相合せ制御方法。
【請求項５】
二重化伝送システムにおける伝送信号位相合せ制御装置を構成するコンピュータに、
０系入力信号，１系入力信号が入力すると、そのフレーム位相の検出を行う機能と、
検出した０系入力信号，１系入力信号のフレーム位相より位相調整書込み信号を出力する機能と、
前記フレーム検出後の０系入力信号，１系入力信号を前記位相調整書込み信号に応答して書き込む機能と、
外部から位相制御信号が入力すると、該位相制御信号によって、前記０系入力信号，１系入力信号の最適化遅延を割り出して位相調整信号として出力する機能と、
前記位相調整信号により位相調整読出し信号を出力する機能と、
前記位相調整読出し信号による読出し位相と、前記位相調整書込み信号による書込み位相との差だけ、前記書き込んでいる０系入力信号，１系入力信号を遅延させて、０系出力信号，１系出力信号として外部へ出力する機能とを実行させる有することを特徴とする伝送信号位相合せ制御プログラム。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、二重化伝送システムにおける伝送信号位相合せ装置に関する。
【０００２】
【従来の技術】
重要な伝送システムでは、伝送装置の故障や信号線の故障を想定して主要な伝送路を二重化して回線の品質を確保する場合がある。すなわち、予備系の伝送路を設けておき、運用系の伝送路に故障が発生すると、無瞬断で予備系の伝送路に切り替えるのである。二重化された２つの伝送路を０系，１系と記す。０系，１系のいずれもが運用系となり得、他の系が予備系となり得る。
【０００３】
ところで、単純に同様な伝送路を二重化したのでは、共通的な故障、例えば伝送装置に供給されている電源やクロックの故障で、０系と１系が同時に故障となる場合も多く、また、線路も０系と１系が近い箇所を通っていると、共通的に断となる確率が高くなる。このような状態を回避するため、伝送経路や伝送装置そのものを場所的に隔離した伝送路によって二重化を構成する場合がある。
【０００４】
この場合、伝送信号は、０系と１系とでは異なる線路長の伝送経路および伝送装置を通ることとなり、最終的な到着点では位相が大きくずれてくることがある。通常、運用系から予備系への切替えは、保守の面から無瞬断で行うことが要求され、このような構成の二重化では、受信側に０系と１系の伝送信号の位相を合わせる伝送信号位相合せ装置が必要になる。
【０００５】
従来の伝送信号位相合せ装置のブロック図を図４に示す（従来技術１。文献公知発明に係るものではない）。この伝送信号位相合せ装置は、０系入力信号ａと１系入力信号ｄそれぞれに遅延を挿入し、０系出力信号ｉと１系出力信号ｊが同位相となるように調整する。
【０００６】
そのために、０系入力信号ａの位相検出を行う同期検出回路１と、位相検出された０系入力信号ｂに遅延を加える位相遅延回路２と、１系入力信号ｄの位相検出を行う同期検出回路３と、位相検出された１系入力信号ｅに遅延を加える位相遅延回路４と、位相遅延回路２，４から同位相で０系出力信号ｉ，１系出力信号ｊを外部へ読み出す読出し位相調整回路５とから構成されている。
【０００７】
図５および図６は、図４に示した伝送信号位相合せ装置の遅延挿入タイミング図であり、伝送路の最大距離を８０Ｋｍとした場合である。図５は、０系が運用系であって０系入力信号ａが先に同期確立した場合、０系の遅延挿入量を８０Ｋｍ分の遅延時間とする。次に同期の確立した予備系の１系入力信号ｄに対しては、０系入力信号ａに対する１系入力信号ｄの遅延差に８０Ｋｍ分の遅延時間を加算した位相調整遅延量を挿入する。
【０００８】
図５は０系入力信号ａと１系入力信号ｄが同位相の場合であり、位相調整遅延量は共に８０Ｋｍ分の遅延時間となる。図６は０系入力信号ａと１系入力信号ｄの位相差がマイナス４０Ｋｍ分の場合であって、１系入力信号ｄに対して４０Ｋｍ分（−４０Ｋｍ＋８０Ｋｍ）の遅延時間を加算した位相調整遅延量が挿入されている。
【０００９】
また、０系および１系の運用に先立って行われる試験時に、０系伝送路と１系伝送路との遅延差を検出し、検出された遅延差に基づいて０系および１系の遅延量を調整することにより、０系および１系から受信した信号を出力する場合の出力位相を予め一致させておくようにしているものもある（従来技術２。例えば、特許文献１参照）。
【００１０】
【特許文献１】
特許第２７４８８４０号公報（第１−第４頁、図１）
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した従来技術１では、０系入力信号ａの位相に対し、最大±８０Ｋｍの位相ずれが発生することから、位相遅延回路２，４のメモリ容量は、１６０Ｋｍ分が必要になる。もしも、０系入力信号ａが既に最大遅延量の８０Ｋｍであったとして、０系信号が先に同期確立した場合、さらに８０Ｋｍの遅延量が付加され、最大１６０Ｋｍの遅延となる。８０Ｋｍの遅延量を付加するのは、０系入力信号ａの遅延量が０であった場合に１系入力信号ｄの最大遅延量８０Ｋｍに備えるためである。
【００１２】
このように、従来技術１では、初めに同期が確立した系に対して、使用される伝送路の最大発生遅延量であるｎＫｍ分のの遅延が挿入され、次に受かる系に対しては最大２ｎＫｍ分の遅延を保証ため、０系と１系の入力信号位相には関係なく最大遅延量が付加されることになるので、不必要な遅延量が発生しているという問題点がある。
【００１３】
上述した従来技術２は、この問題点を解消する。しかし、試験時において検出した遅延量により、０系および１系の遅延量を調整して、０系および１系から受信した信号を出力する場合の出力位相を予め一致させておくようにしている。そして、運用時には、その出力位相で無瞬断切替えを行うため、０系および１系の実際の遅延差が試験時と異なってくると、適正な位相調整ができなくなるという問題点がある。
【００１４】
そこで、本発明の目的は、不必要な遅延を排除するとともに、０系および１系の遅延差の変化に即応した調整を行うことができる伝送信号位相合せ装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の伝送信号位相合せ装置は、外部からの位相制御信号により位相調整信号を出力する位相制御回路を設け、二重化された０系／１系それぞれの入力信号が書き込まれた位相遅延回路からの入力信号の読出し位相を出力する読出し位相調整回路は、位相調整信号により読出し位相を出力することを特徴とするものである。
【００１６】
より詳しくは、本発明の伝送信号位相合せ装置は、二重化伝送システムにおける伝送信号位相合せ装置において、外部からの位相制御信号により位相調整信号を出力する位相制御回路（図１の６）と、位相調整信号により位相調整読出し信号を出力する読出し位相調整回路（図１の５）とを０系／１系に共通して設け、外部からの入力信号のフレーム位相を検出し、フレーム位相検出後の入力信号、およびフレーム位相より位相調整書込み信号を出力する同期検出回路（図１の１，３）と、同期検出回路からの入力信号を位相調整書込み信号に応答して書き込み、また位相調整読出し信号に応答して出力信号として外部へ出力する位相遅延回路（図１の２，４）とを０系／１系それぞれに対応して備えられたことを特徴とする。
【００１７】
本発明では、０／１系入力信号ａ／ｄが同期検出回路１／３に入力すると、同期検出回路１／３は０系入力信号ａ／ｄのフレーム位相の検出を行い、検出した０／１系入力信号ａ／ｄのフレーム位相より位相調整書込み信号ｃ／ｆを出力し、位相遅延回路２／４に送る。また、同期検出回路１／３は、フレーム検出後の０／１系入力信号ｂ／ｅを位相遅延回路２／４に送る。位相遅延回路２／４は、同期検出回路１／３から送られてきた０／１系入力信号ｂ／ｅを位相調整書込み信号ｃ／ｆに応答して書き込む。
【００１８】
外部から位相制御信号ｍが位相制御回路６に入力すると、位相制御回路６は、位相制御信号ｍによって、０／１系入力信号ｂ／ｅの最適化遅延を割り出し、位相調整信号ｋとして読出し位相調整回路５に送る。位相調整回路５は、位相調整読出し信号ｇ／ｈを位相遅延回路２／４に送る。位相遅延回路２／４は、位相調整読出し信号ｇ／ｈによる読出し位相と、位相調整書込み信号ｃ／ｆによる書込み位相との差だけ、書き込んでいる０／１系入力信号ｂ／ｅを遅延させて、０／１系出力信号ｉ／ｊとして外部へ出力する。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しながら説明する。
【００２０】
【構成の説明】
図１は本発明の伝送信号位相合せ装置の一実施例を示すブロック図である。この伝送信号位相合せ装置は、０系の同期検出回路１，位相遅延回路２と、１系の同期検出回路３，位相遅延回路４と、０系および１系に共通の位相制御回路６および読出し位相調整回路５とから構成されている。
【００２１】
同期検出回路１は０系入力信号ａのフレーム位相を検出し、フレーム位相検出後の０系入力信号ｂを位相遅延回路２に出力する。また、検出した０系入力信号ｂのフレーム位相より位相調整書込み信号ｃを位相遅延回路２に出力する。同様に、同期検出回路３は１系入力信号ｄのフレーム位相を検出し、フレーム位相検出後の１系入力信号ｅを位相遅延回路４に出力する。また、検出した１系入力信号ｅのフレーム位相より位相調整書込み信号ｆを位相遅延回路４に出力する。
【００２２】
位相制御回路６は、外部から入力する位相制御信号ｍにより、位相遅延回路２および位相遅延回路４の読出し側位相を決定するための位相調整信号ｋを生成する。位相制御信号ｍは、０系入力信号ａの経路長、および０系入力信号ａの経路長に対する１系入力信号ｄの経路長の差で構成される。位相制御回路６は、位相制御信号ｍによって、０系入力信号ｂと１系入力信号ｅの最適化遅延を割り出し、その結果を位相調整信号ｋとして読出し位相調整回路５に送る。最適化遅延の割出しは、経路長が小さい系の遅延量は経路長の差に相当する分とし、他方の系の遅延量は０とするように行う。また、０系入力信号ａの経路長は上述の遅延量が加算されるべき時点の基となる。
【００２３】
読出し位相調整回路５は、位相制御回路６から出力される位相調整信号ｋに応答して位相調整読出し信号ｇ，位相調整読出し信号ｈを位相遅延回路２，位相遅延回路４に出力する。位相調整読出し信号ｇ，位相調整読出し信号ｈは、位相遅延回路２，位相遅延回路４からの０系出力信号ｉ，１系出力信号ｊの読出し位相を与えるものであり、両者は同内容である。
【００２４】
位相遅延回路２は、フレーム位相が検出された０系入力信号ｂを位相調整書込み信号ｃに応答して、すなわち遅延量を付加して書き込む。また、遅延量が付加されて書き込まれている０系入力信号ｂを位相調整読出し信号ｇに応答して０系出力信号ｉとして外部へ出力する。同様に、位相遅延回路４フレーム位相検出された１系入力信号ｅを位相調整書込み信号ｆに応答して、すなわちに遅延量を付加して書き込む。また、遅延量が付加されて書き込まれている１系入力信号ｅを位相調整読出し信号ｈに応答して１系出力信号ｊとして外部へ出力する。
【００２５】
【動作の説明】
次に、本実施例の動作につき図２および図３のタイミングチャートを参照して説明する。
【００２６】
０系入力信号ａが同期検出回路１に入力すると、同期検出回路１は０系入力信号ａのフレーム位相の検出を行う。同期検出回路１は、検出した０系入力信号ａのフレーム位相より位相調整書込み信号ｃを出力し、位相遅延回路２に送る。また、同期検出回路１は、フレーム検出後の０系入力信号ｂを位相遅延回路２に送る。位相遅延回路２は、同期検出回路１から送られてきた０系入力信号ｂを位相調整書込み信号ｃに応答して書き込む。
【００２７】
同様に、１系入力信号ｄが同期検出回路３に入力すると、同期検出回路３は１系入力信号ｄのフレーム位相の検出を行う。同期検出回路３は、検出した１系入力信号ｄのフレーム位相より１系位相調整書込み信号ｆを出力し、位相遅延回路４に送る。また、同期検出回路３は、フレーム検出後の１系入力信号ｅを位相遅延回路４に送る。位相遅延回路４は、同期検出回路２から送られてきた１系入力信号ｅを位相調整書込み信号ｆに応答して書き込む。
【００２８】
０系入力信号ａと１系入力信号ｄは、前述のように、異なる経路を経由して本伝送信号位相合せ装置に到達するため相互の間の位相差が生じる。更に、伝送装置の故障や信号線の故障によって経路が変更されることがあるため変動もする。図２は０系と１系の経路長が共に８０Ｋｍであって、位相差が０の０系入力信号ａと１系入力信号ｄを示す。また、図３は０系の経路長が４０Ｋｍ、１系の経路長が８０Ｋｍであって、位相差が４０Ｋｍ相当の０系入力信号ａと１系入力信号ｄを示す。
【００２９】
外部から位相制御信号ｍが位相制御回路６に入力すると、位相制御回路６は、位相制御信号ｍによって、０系入力信号ｂと１系入力信号ｅの最適化遅延を割り出し、位相調整信号ｋとして読出し位相調整回路５に送る。位相調整回路５は、位相調整読出し信号ｇ，位相調整読出し信号ｈを位相遅延回路２，位相遅延回路４に送る。
【００３０】
位相遅延回路２は、位相調整読出し信号ｇによる読出し位相と、位相調整書込み信号ｃによる書込み位相との差だけ、０系入力信号ｂを遅延させ０系出力信号ｉとして外部へ出力する。また、位相遅延回路４は、位相調整読出し信号ｈによる読出し位相と、位相調整書込み信号ｆによる書込み位相との差だけ、１系入力信号ｅを遅延させ１系出力信号ｊとして外部へ出力する。
【００３１】
図２のケースでは、位相制御信号ｍは、０系の経路長として８０Ｋｍ、経路長差として０Ｋｍを示す。この場合、位相差が０であるため、経路長が小さい系というのは無く、０系，１系の遅延量は共に０ということになる。したがって、位相遅延回路２，位相遅延回路４は、書き込まれている０系入力信号ｂ，１系入力信号ｅを遅延させることなく、０系出力信号ｉ，１系出力信号ｊとして外部へ出力する。
【００３２】
これに対して、図３のケースでは、位相制御信号ｍは、０系の経路長として４０Ｋｍ、経路長差として４０Ｋｍを示す。この場合、０系の経路長の方が小さいため、０系の遅延量は経路長の差４０Ｋｍに相当する分となり、１系の遅延量は０ということななる。したがって、位相遅延回路２は、書き込まれている０系入力信号ｂを４０Ｋｍ分遅延させて０系出力信号ｉとして外部へ出力し、位相遅延回路４は、書き込まれている１系入力信号ｅを遅延させることなく、１系出力信号ｊとして外部へ出力する。この結果、０系出力信号ｉと１系出力信号ｊの位相は一致する。
【００３３】
以上の説明では、位相制御信号ｍの定義は、０系が中心、すなわち０系の経路長および経路長差であったが、１系が中心であっても差し支えない。また、位相制御信号ｍの定義する内容に幅を持たせても、位相合せのための遅延量を制限させられることが容易に想像できる。
【００３４】
また、位相制御信号ｍの定義に幅を持たせ、例えば、０系の経路長が４０〜８０Ｋｍ、０系と１系の経路長差が２０Ｋｍ以下となるような指定をし、この範囲の中で遅延量の最適化を測るようにしてもよい。
【００３５】
更に、以上に説明した伝送信号位相合せ制御方法は、伝送信号位相合せ装置を構成するコンピュータにおいてプログラムを実行させることによっても行うことができる。そのプログラムは、コンピュータを制御して、０系入力信号，１系入力信号が入力すると、そのフレーム位相の検出を行う機能と、検出した０系入力信号，１系入力信号のフレーム位相より位相調整書込み信号を出力する機能と、フレーム検出後の０系入力信号，１系入力信号を位相調整書込み信号に応答して書き込む機能と、外部から位相制御信号が入力すると、該位相制御信号によって、０系入力信号，１系入力信号の最適化遅延を割り出して位相調整信号として出力する機能と、位相調整信号により位相調整読出し信号を出力する機能と、位相調整読出し信号による読出し位相と、位相調整書込み信号による書込み位相との差だけ、書き込んでいる０系入力信号，１系入力信号を遅延させて、０系出力信号，１系出力信号として外部へ出力する機能とを実行させる。
【００３６】
【発明の効果】
本発明は、外部からの位相制御信号により位相調整信号を出力する位相制御回路を設け、０系／１系それぞれの位相遅延回路の読出しを行う読出し位相調整回路は、位相調整信号により各位相遅延回路の読出し位相を出力する構成としたため、従来無条件で付加していた最大遅延量を、外部からの位相制御信号により調整し、最適な遅延量とすることが可能となる。この結果、本発明によれば、不必要な遅延を排除するとともに、０系および１系の遅延差の変化に即応した調整を行うことができるようになる。
【図面の簡単な説明】
【図１】本発明の伝送信号位相合せ装置の一実施例を示すブロック図
【図２】図１の実施例において０／１系位相差無しの場合の遅延挿入タイミングチャート
【図３】図１の実施例において０／１系位相差が４０Ｋｍの場合の遅延挿入タイミングチャート
【図４】従来の伝送信号位相合せ装置の一例を示すブロック図
【図５】図４の従来において０／１系位相差無しの場合の遅延挿入タイミング
【図６】図４の従来において０／１系位相差が４０Ｋｍの場合の遅延挿入タイミング
【符号の説明】
１　　　同期検出回路
２　　　位相遅延回路
３　　　同期検出回路
４　　　位相遅延回路
５　　　読出し位相調整回路
６　　　位相制御回路
ａ　　　０系入力信号
ｂ　　　０系入力信号（位相遅延回路入力）
ｃ　　　位相調整書込み信号
ｄ　　　１系入力信号
ｅ　　　１系入力信号（位相遅延回路入力）
ｆ　　　位相調整書込み信号
ｇ　　　位相調整読出し信号
ｈ　　　位相調整読出し信号
ｉ　　　０系出力信号
ｊ　　　１系出力信号
ｋ　　　位相調整信号
ｍ　　　位相制御信号
【図１】
2004112449.tif 000003
【図２】
2004112449.tif 000004
【図３】
2004112449.tif 000005
【図４】
2004112449.tif 000006
【図５】
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【図６】
2004112449.tif 000008