(57)【要約】【課題】通信用ＩＣ等に搭載する分布定数アンプに関し、ＣＭＯＳデバイスとした場合であっても、従来以上の広帯域特性を得ることができるようにする。【解決手段】入力側の分布定数線路１４の分岐点３２−ｉとソース接地トランジスタ５−ｉのゲートとの間に、分岐点３２−ｉでの反射を抑制するためのインダクタ３６−ｉを挿入すると共に、分岐点３３−ｉとソース接地トランジスタ６−ｉのゲートとの間に、分岐点３３−ｉでの反射を抑制するためのインダクタ３７−ｉを挿入する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ソース接地トランジスタとゲート接地トランジスタとをカスコード接続してなる差動型の分布定数アンプであって、
入力側の分布定数線路の分岐点での反射を抑制するためのインダクタを有することを特徴とする分布定数アンプ。
【請求項２】
前記インダクタは、前記分布定数線路の分岐点と前記ソース接地トランジスタのゲートとの間に挿入されていることを特徴とする請求項１記載の分布定数アンプ。
【請求項３】
前記インダクタは、前記ソース接地トランジスタのドレインと前記ゲート接地トランジスタのソースとの間に挿入されていることを特徴とする請求項１記載の分布定数アンプ。
【請求項４】
前記インダクタは、前記ゲート接地トランジスタのゲートと電源線との間に挿入されていることを特徴とする請求項１記載の分布定数アンプ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信用ＩＣ等に搭載して好適な広帯域特性を有する分布定数アンプに関する。
【０００２】
【従来の技術】
図７はソース接地回路とゲート接地回路をカスコード接続したゲート接地回路カスコード接続型差動アンプの一例を示す図であり、図７Ａは回路図、図７Ｂは利得の周波数特性を示す図である。図７Ａ中、１は高電圧側の電源線であるＶＤＤ電源線、２は低電圧側の電源線であるＶＳＳ電源線、３、４は差動入力端子、５、６はソース接地トランジスタ、７は定電流源、８、９はゲート接地トランジスタ、１０、１１は負荷抵抗、１２、１３は差動出力端子である。
【０００３】
ソース接地トランジスタ５、６には、主な寄生容量として、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ゲート・バックゲート間容量Ｃｇｂ、ドレイン・バックゲート間容量Ｃｄｂがあり、ゲート接地トランジスタ８、９には、主な寄生容量として、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・バックゲート間容量Ｃｄｂ、ソース・バックゲート間容量Ｃｓｂがある。
【０００４】
この結果、差動入力端子３、４側からソース接地トランジスタ５、６を見ると、ゲート入力容量Ｃｇｔｏｔａｌとして、Ｃｇｓ＋Ｃｇｄ＋Ｃｇｂが見える。また、差動出力端子１２、１３側からゲート接地トランジスタ８、９を見ると、ドレイン出力容量Ｃｄｔｏｔａｌとして、Ｃｇｄ＋Ｃｄｂが見える。
【０００５】
図７に示すゲート接地回路カスコード接続型差動アンプは、これらソース接地トランジスタ５、６のゲート入力容量Ｃｇｔｏｔａｌ及びゲート接地トランジスタ８、９のドレイン出力容量Ｃｄｔｏｔａｌによって帯域劣化を引き起こす。具体的には、ソース接地トランジスタ５、６のゲート入力容量Ｃｇｔｏｔａｌは、前段アンプの負荷インピーダンスとなるために前段アンプの帯域劣化原因となり、ゲート接地トランジスタ８、９のドレイン出力容量Ｃｄｔｏｔａｌは負荷抵抗１０、１１とともに一次の遮断周波数を発生することになる。
【０００６】
そこで、帯域特性の改善を図るために、例えば、図８に示すように、トランジスタを分布化し、その間にインダクタを挿入して、ゲート入力部及びドレイン出力部を分布定数線路化することが提案されている。図８中、５−１、…、５−Ｎはソース接地トランジスタ５を分布化してなるソース接地トランジスタであり、ソース接地トランジスタ５−２〜５−（Ｎ−１）は図示を省略している。
【０００７】
６−１、…、６−Ｎはソース接地トランジスタ６を分布化してなるソース接地トランジスタであり、ソース接地トランジスタ６−２〜６−（Ｎ−１）は図示を省略している。７−１、…、７−Ｎは定電流源７を分布化してなる定電流源であり、定電流源７−２〜７−（Ｎ−１）は図示を省略している。
【０００８】
８−１、…、８−Ｎはゲート接地トランジスタ８を分布化してなるゲート接地トランジスタであり、ゲート接地トランジスタ８−２〜８−（Ｎ−１）は図示を省略している。９−１、…、９−Ｎはゲート接地トランジスタ９を分布化してなるゲート接地トランジスタであり、ゲート接地トランジスタ９−２〜９−（Ｎ−１）は図示を省略している。
【０００９】
１４は入力側の分布定数線路であり、１５〜１８は終端抵抗、１９−１、２０−１はソース接地トランジスタ５−１に対応して設けられているインダクタ、１９−Ｎ、２０−Ｎはソース接地トランジスタ５−Ｎに対応して設けられているインダクタであり、ソース接地トランジスタ５−２〜５−（Ｎ−１）に対応して設けられているインダクタ１９−２〜１９−（Ｎ−１）、２０−２〜２０−（Ｎ−１）は図示を省略している。
【００１０】
２１−１、２２−１はソース接地トランジスタ６−１に対応して設けられているインダクタ、２１−Ｎ、２２−Ｎはソース接地トランジスタ６−Ｎに対応して設けられているインダクタであり、ソース接地トランジスタ６−２〜６−（Ｎ−１）に対応して設けられているインダクタ２１−２〜２１−（Ｎ−１）、２２――２〜２２−（Ｎ−１）は図示を省略している。
【００１１】
ここで、インダクタ１９−１〜１９−Ｎ、２０−１〜２０―Ｎ、２１−１〜２１−Ｎ、２２−１〜２２−ＮのインダクタンスをＬｉｎ、トランジスタ５−１〜５−Ｎ、６−１〜６−Ｎのゲート入力容量をＣｇｔｏｔａｌとすると、終端抵抗１５〜１８の抵抗値は、分布定数線路１４の特性インピーダンス√（Ｌｉｎ／Ｃｇｔｏｔａｌ）と同一値とされている。
【００１２】
また、２３は出力側の分布定数線路であり、２４〜２７は終端抵抗、２８−１、２９−１はゲート接地トランジスタ８−１に対応して設けられているインダクタ、２８−Ｎ、２９−Ｎはゲート接地トランジスタ８−Ｎに対応して設けられているインダクタであり、ゲート接地トランジスタ８−２〜８−（Ｎ−１）に対応して設けられているインダクタ２８−２〜２８−（Ｎ−１）、２９−２〜２９−（Ｎ−１）は図示を省略している。
【００１３】
３０−１、３１−１はゲート接地トランジスタ９−１に対応して設けられているインダクタ、３０−Ｎ、３１−Ｎはゲート接地トランジスタ９−Ｎに対応して設けられているインダクタであり、ゲート接地トランジスタ９−２〜９−（Ｎ−１）に対応して設けられているインダクタ３０−２〜３０−（Ｎ−１）、３１−２〜３１−（Ｎ−１）は図示を省略している。
【００１４】
ここで、インダクタ２８−１〜２８−Ｎ、２９−１〜２９―Ｎ、３０−１〜３０−Ｎ、３１−１〜３１−ＮのインダクタンスをＬｏｕｔ、トランジスタ５−１〜５−Ｎ、６−１〜６−Ｎのドレイン出力容量をＣｄｔｏｔａｌとすると、終端抵抗２４〜２７の抵抗値は、分布定数線路２３の特性インピーダンス√（Ｌｏｕｔ／Ｃｄｔｏｔａｌ）と同一値とされている。
【００１５】
図８に示す従来の分布定数アンプは、分布定数線路１４の特性インピーダンスを√（Ｌｉｎ／Ｃｇｔｏｔａｌ）とし、分岐点３２−１〜３２−Ｎ、３３−１、３３−Ｎ（但し、分岐点３２−２〜３２−［Ｎ−１］、３３−２〜３３−［Ｎ−１］は図示を省略している）での反射をなくすと共に、分布定数線路２３の特性インピーダンスを√（Ｌｏｕｔ／Ｃｄｔｏｔａｌ）とし、分岐点３４−１〜３４−Ｎ、３５−１〜３５−Ｎ（但し、分岐点３４−２〜３４−［Ｎ−１］、３５−２〜３５−［Ｎ−１］は図示を省略している）での反射をなくし、図９に示すような広帯域特性を持つことを期待するものである。
【００１６】
【発明が解決しようとする課題】
ところで、高速デバイス・プロセスとして、バイポーラ・プロセスやＨＥＭＴプロセス等、様々な高速デバイス・プロセスが用いられているが、近年の微細加工技術の進歩に伴って、ＣＭＯＳプロセスが高速デバイス・プロセスとして注目されている。ＣＭＯＳプロセスは、他のデバイス・プロセスに比べ、低消費電力化、高集積化の面で優位といえるからである。
【００１７】
しかし、ＣＭＯＳデバイスは、他のデバイスに比べて伝達コンダクタンスｇｍが小さく、ゲート・ソース間容量Ｃｇｓやゲート・バックゲート間容量Ｃｇｂと比較してゲート・ドレイン間容量Ｃｇｄが大きいという特徴を有しており、これらが原因で、図８に示す従来の分布定数アンプをＣＭＯＳデバイスとすると、広帯域特性を得ることができないという問題点があった。
【００１８】
図１０は図８に示す従来の分布定数アンプをＣＭＯＳデバイスとした場合の問題点を説明するための図であり、図１０Ａはソース接地トランジスタ５−ｉ（但し、ｉ＝１、２、…、Ｎであり、以下、同様である。）、６−ｉ及びゲート接地トランジスタ８−ｉ、９−ｉからなる差動アンプ部、図１０Ｂは図１０Ａの破線Ｘ４で囲む部分の入力側から見た簡易等価回路、図１０Ｃは図１０Ａに示す差動アンプ部のゲート入力容量の周波数特性を示している。但し、ｇｍはゲート接地トランジスタ８−ｉ、９−ｉの伝達コンダクタンスである。
【００１９】
即ち、図１０Ａに示す差動アンプ部においては、図１０Ｂに示すように、例えば、ソース接地トランジスタ５−ｉ及びゲート接地トランジスタ８−ｉ側では、ソース接地トランジスタ５−ｉのゲート・ドレイン間容量Ｃｇｄと、ゲート接地トランジスタ８−ｉのソース入力インピーダンス１／ｇｍとが直列接続となる。図示は省略するが、ソース接地トランジスタ６−ｉ及びゲート接地トランジスタ９−ｉ側では、ソース接地トランジスタ６−ｉのゲート・ドレイン間容量Ｃｇｄと、ゲート接地トランジスタ９−ｉのソース入力インピーダンス１／ｇｍとが直列接続となる。
【００２０】
この結果、図８に示す従来の分布定数アンプをＣＭＯＳデバイスとすると、図１０Ｃに示すように、ゲート入力容量の高周波特性が他のデバイスとした場合に比べて悪くなってしまう。即ち、図８に示すように、ゲート入力部を分布定数線路１４によって分布定数線路化したとしても、ゲート入力容量自体が高周波で低下するため、入力側の分布定数線路の特性インピーダンスが広帯域にわたり一定とならず、利得の周波数特性に劣化が生じてしまう。
【００２１】
本発明は、かかる点に鑑み、ＣＭＯＳデバイスとした場合であっても、従来以上の広帯域特性を得ることができるようにした分布定数アンプを提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明は、ソース接地トランジスタとゲート接地トランジスタとをカスコード接続してなる差動型の分布定数アンプであって、入力側の分布定数線路の分岐点での反射を抑制するためのインダクタを有するというものである。
【００２３】
本発明によれば、入力側の分布定数線路の分岐点での反射を抑制するためのインダクタを有するので、入力側の分布定数線路の特性インピーダンスを広帯域にわたり一定とすることができる。
【００２４】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の第１実施形態〜第３実施形態について本発明をＣＭＯＳデバイスとした場合を例にして説明する。なお、図１〜図６において、図８、図１０に対応する部分には同一符号を付し、その重複説明は省略する。
【００２５】
（第１実施形態・・図１、図２）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、入力側の分布定数線路１４の分岐点３２−ｉとソース接地トランジスタ５−ｉのゲートとの間に、分岐点３２−ｉでの反射を抑制するためのインダクタ３６−ｉを挿入すると共に、分岐点３３−ｉとソース接地トランジスタ６−ｉのゲートとの間に、分岐点３３−ｉでの反射を抑制するためのインダクタ３７−ｉを挿入し、その他については、図８に示す従来の分布定数アンプと同様に構成したものである。
【００２６】
図２は本発明の第１実施形態により得られる効果を説明するための図であり、図２Ａはソース接地トランジスタ５−ｉ、６−ｉ及びゲート接地トランジスタ８−ｉ、９−ｉからなる差動アンプ部、図２Ｂは図２Ａの破線Ｘ１で囲む部分の入力側から見た簡易等価回路、図２Ｃは図２Ａの破線Ｘ１で囲む部分のゲート入力容量の周波数特性、図２Ｄは本発明の第１実施形態の利得の周波数特性を示している。
【００２７】
即ち、図２Ａに示す差動アンプ部においては、ソース接地トランジスタ５−ｉ及びゲート接地トランジスタ８−ｉ側の入力側から見た簡易等価回路は、図２Ｂに示すようになる。この結果、図２Ｃに示すように、ソース接地トランジスタ５−ｉのゲート入力容量を広帯域にわたり一定とすることができる。ソース接地トランジスタ６−ｉのゲート入力容量についても同様である。
【００２８】
したがって、本発明の第１実施形態によれば、分岐点３２−ｉからソース接地トランジスタ５−ｉ側を見たリアクタンス成分及び分岐点３３−ｉからソース接地トランジスタ６−ｉ側を見たリアクタンス成分を広帯域にわたり一定とし、入力側の分布定数線路１４の特性インピーダンスを広帯域にわたり一定とすることができるので、ＣＭＯＳデバイスとした場合であっても、図２Ｄに示すように従来以上の広帯域特性を得ることができる。
【００２９】
（第２実施形態・・図３、図４）
図３は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、ソース接地トランジスタ５−ｉのドレインとゲート接地トランジスタ８−ｉとの間に、分岐点３２−ｉでの反射を抑制するためのインダクタ３８−ｉを挿入すると共に、ソース接地トランジスタ６−ｉのドレインとゲート接地トランジスタ９−ｉとの間に、分岐点３３−ｉでの反射を抑制するためのインダクタ３９−ｉを挿入し、その他については、図８に示す従来の分布定数アンプと同様に構成したものである。
【００３０】
図４は本発明の第２実施形態により得られる効果を説明するための図であり、図４Ａはソース接地トランジスタ５−ｉ、６−ｉ及びゲート接地トランジスタ８−ｉ、９−ｉからなる差動アンプ部、図４Ｂは図４Ａの破線Ｘ２で囲む部分の入力側から見た簡易等価回路、図４Ｃは図４Ａの破線Ｘ２で囲む部分のゲート入力容量の周波数特性、図４Ｄは本発明の第２実施形態の利得の周波数特性を示している。
【００３１】
即ち、図４Ａに示す差動アンプ部においては、ソース接地トランジスタ５−ｉ及びゲート接地トランジスタ８−ｉ側の入力側から見た簡易等価回路は、図４Ｂに示すようになる。この結果、図４Ｃに示すように、ソース接地トランジスタ５−ｉのゲート入力容量を広帯域にわたり一定とすることができる。ソース接地トランジスタ６−ｉのゲート入力容量についても同様である。
【００３２】
したがって、本発明の第２実施形態によれば、分岐点３２−ｉからソース接地トランジスタ５−ｉ側を見たリアクタンス成分及び分岐点３３−ｉからソース接地トランジスタ６−ｉ側を見たリアクタンス成分を広帯域にわたり一定とし、入力側の分布定数線路１４の特性インピーダンスを広帯域にわたり一定とすることができるので、ＣＭＯＳデバイスとした場合であっても、図４Ｄに示すように従来以上の広帯域特性を得ることができる。
【００３３】
（第３実施形態・・図５、図６）
図５は本発明の第３実施形態を示す回路図である。本発明の第３実施形態は、ゲート接地トランジスタ８−１〜８−ＮのゲートとＶＤＤ電源線１との間に、分岐点３２−ｉでの反射を抑制するためのインダクタ４０を挿入すると共に、ゲート接地トランジスタ９−１〜９−ＮのゲートとＶＤＤ電源線１との間に、分岐点３３−ｉでの反射を抑制するためのインダクタ４１を挿入し、その他については、図８に示す従来の分布定数アンプと同様に構成したものである。なお、全てのゲート接地トランジスタ８−１〜８−Ｎ、９−１〜９−Ｎのゲート側にインダクタを挿入するようにしても良い。
【００３４】
図６は本発明の第３実施形態により得られる効果を説明するための図であり、図６Ａはソース接地トランジスタ５−ｉ、６−ｉ及びゲート接地トランジスタ８−ｉ、９−ｉからなる差動アンプ部、図６Ｂは図６Ａの破線Ｘ３で囲む部分の入力側から見た簡易等価回路、図６Ｃは図６Ａの破線Ｘ３で囲む部分のゲート入力容量の周波数特性、図６Ｄは本発明の第３実施形態の利得の周波数特性を示している。
【００３５】
即ち、図６Ａに示す差動アンプ部においては、ソース接地トランジスタ５−ｉ及びゲート接地トランジスタ８−ｉ側の入力側から見た簡易等価回路は、図６Ｂに示すようになる。この結果、図６Ｃに示すように、ソース接地トランジスタ５−ｉのゲート入力容量を広帯域にわたり一定とすることができる。ソース接地トランジスタ６−ｉのゲート入力容量についても同様である。
【００３６】
したがって、本発明の第３実施形態によれば、分岐点３２−ｉからソース接地トランジスタ５−ｉ側を見たリアクタンス成分及び分岐点３３−ｉからソース接地トランジスタ６−ｉ側を見たリアクタンス成分を広帯域にわたり一定とし、入力側の分布定数線路１４の特性インピーダンスを広帯域にわたり一定とすることができるので、ＣＭＯＳデバイスとした場合であっても、図６Ｄに示すように従来以上の広帯域特性を得ることができる。
【００３７】
なお、本発明の第１実施形態〜第３実施形態においては、ソース接地トランジスタのゲート側や、ソース接地トランジスタとゲート接地トランジスタとの間や、ゲート接地トランジスタのゲート側にインダクタを挿入するようにした場合について説明したが、この代わりに、これらの場合を組み合わせるようにしても良い。
【００３８】
【発明の効果】
以上のように、本発明によれば、入力側の分布定数線路の分岐点での反射を抑制するためのインダクタを有するとしたことにより、入力側の分布定数線路の特性インピーダンスを広帯域にわたり一定とすることができるので、ＣＭＯＳデバイスとした場合であっても、従来以上の広帯域特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態により得られる効果を説明するための図である。
【図３】本発明の第２実施形態を示す回路図である。
【図４】本発明の第２実施形態により得られる効果を説明するための図である。
【図５】本発明の第３実施形態を示す回路図である。
【図６】本発明の第３実施形態により得られる効果を説明するための図である。
【図７】ゲート接地回路カスコード接続型差動アンプの一例を示す図である。
【図８】従来の分布定数アンプの一例を示す回路図である。
【図９】図８に示す従来の分布定数アンプに期待される利得の周波数特性を示す図である。
【図１０】図８に示す従来の分布定数アンプをＣＭＯＳデバイスとした場合の問題点を説明するための図である。
【符号の説明】
５、５−１、５−Ｎ…ソース接地トランジスタ
６、６−１、６−Ｎ…ソース接地トランジスタ
８、８−１、８−Ｎ…ゲート接地トランジスタ
９、９−１、９−Ｎ…ゲート接地トランジスタ
１４…分布定数線路
２３…分布定数線路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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