(57)【要約】　　　（修正有）【課題】回路規模の小さい信号処理装置及び非整数分周器並びにこれを備えたフラクショナルＮ　ＰＬＬシンセサイザを提供する。【解決手段】加算器８と遅延器１０は、９ビットのアキュムレータを構成し、加算器２の出力が入力され、残りの最下位ビット入力には３入力ＮＡＮＤゲート３０の出力が接続される。加算器１３と遅延器１５は６ビットのアキュムレータを構成し、加算器８の出力が入力される。加算器１８と遅延器２０は４ビットのアキュムレータを構成し、加算器１３の出力が入力される。３入力ＮＡＮＤゲート３０には、遅延器２０の出力が入力される。各アキュムレータのオーバーフロー信号２２〜２５は信号処理部２７に入力され、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。【選択図】　　図３
2004056634.tif 000002
【特許請求の範囲】
【請求項１】
ｐビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータ及びｑビットの第２のアキュムレータと、前記第１のアキュムレータのオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、
前記第１の信号入力端子から入力されるｐビットの信号が前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位（ｑ−ｋ）ビットには、前記第１のアキュムレータの出力信号のうちの上位（ｑ−ｋ）ビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続されることを特徴とする信号処理装置。
【請求項２】
ｐ（１）ビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対し、第ｍのアキュムレータのオーバーフロー信号を（ｍ−１）階微分演算する手段と、前記第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、
第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）−ｋビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）−ｋビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする信号処理装置。
【請求項３】
請求項１、２のいずれかに記載した信号処理装置において、ｋ＝１とすることを特徴とする信号処理装置。
【請求項４】
請求項２、３のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号として、第３番目以降のアキュムレータの出力信号から任意のｋビットを選び出して用いることを特徴とする信号処理装置。
【請求項５】
請求項２、３のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号を、第３番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする信号処理装置。
【請求項６】
ｐビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータ及びｑビットの第２のアキュムレータ２と、前記第１のアキュムレータの１クロック前のオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、
前記第１の信号入力端子から入力されるｐビットの信号がｐビットの前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位（ｑ−ｋ）ビットには、前記第１のアキュムレータの１クロック前の出力信号のうちの上位（ｑ−ｋ）ビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続されることを特徴とする信号処理装置。
【請求項７】
ｐ（１）ビットの第１の信号入力端子１及びｋビットの第２の信号入力端子とを備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対して、第ｍのアキュムレータの（ｎ−ｍ）クロック前のオーバーフロー信号を（ｍ−１）階微分演算する手段と、前記第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、
第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）−ｋビットには、第１のアキュムレータの１クロック前の出力信号のうちの上位ｐ（２）−ｋビットが入力され、前記第１のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの１クロック前の出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする信号処理装置。
【請求項８】
請求項６、７のいずれかに記載した信号処理装置において、ｋ＝１とすることを特徴とする信号処理装置。
【請求項９】
請求項７、８のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号として、第３番目以降のアキュムレータの出力信号から任意のｋビットを選び出して用いることを特徴とする信号処理装置。
【請求項１０】
請求項７、８のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号を、第３番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする信号処理装置。
【請求項１１】
請求項２〜５のいずれかに記載した信号処理装置において、ｐビットの前記第１の信号入力端子とｋビットの前記第２の信号入力端子に加えてｋ（１）ビットの第３の入力端子を備え、３以上ｎ以下のある整数ｔに対して、第ｔのアキュムレータの入力の上位ｐ（ｔ）−ｋ（１）ビットには、第（ｔ−１）のアキュムレータにおける加算器の出力信号のうちの上位ｐ（ｔ）−ｋ（１）ビットが入力され、前記第ｔのアキュムレータの残りのｋ（１）ビットにはｋ（１）ビットの前記第３の入力端子が接続されることを特徴とする信号処理装置。
【請求項１２】
請求項７〜１０のいずれかに記載した信号処理装置において、ｐビットの前記第１の信号入力端子とｋビットの前記第２の信号入力端子に加えてｋ（１）ビットの第３の入力端子を備え、３以上ｎ以下のある整数ｔに対して、第ｔのアキュムレータの入力の上位ｐ（ｔ）−ｋ（１）ビットには、第（ｔ−１）のアキュムレータにおける加算器の１クロック前の出力信号のうちの上位ｐ（ｔ）−ｋ（１）ビットが入力され、残りのｋ（１）ビットにはｋ（１）ビットの入力端子が接続されることを特徴とする信号処理装置。
【請求項１３】
請求項１１、１２のいずれかに記載した信号処理装置において、ｋ（１）ビットの前記第３の入力端子に入力する信号として、第（ｔ＋１）番目以降のアキュムレータの出力信号から任意のｋ（１）ビットを選び出して用いることを特徴とする信号処理装置。
【請求項１４】
請求項１１、１２のいずれかに記載した信号処理装置において、ｋ（１）ビットの前記第３の入力端子に入力する信号を、第（ｔ＋１）番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする信号処理装置。
【請求項１５】
請求項１１〜１４のいずれかに記載した信号処理装置において、ｋ（１）＝１とすることを特徴とする信号処理装置。
【請求項１６】
請求項２〜５のいずれかに記載した信号処理装置において、３以上ｎ以下の範囲に含まれる（ｎ−２）個の整数値のうちｖ個を選び出し、その値を小さい方から順にｔ（１）、ｔ（２）、・・・、ｔ（ｖ）と表したときに、１以上ｖ以下の任意の整数ｗに対し、ｋ（ｗ）ビットの入力端子を備え、第ｔ（ｗ）番目のアキュムレータの入力の上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットには、第｛ｔ（ｗ）−１｝番目のアキュムレータの出力信号のうちの上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットが入力され、前記第ｔ（ｗ）番目のアキュムレータの残りのｋ（ｗ）ビットにはｋ（ｗ）ビットの入力端子が接続されることを特徴とする信号処理装置。
【請求項１７】
請求項７〜１０のいずれかに記載した信号処理装置において、３以上ｎ以下の範囲に含まれる（ｎ−２）個の整数値のうちｖ個を選び出し、その値を小さい方から順にｔ（１）、ｔ（２）、・・・、ｔ（ｖ）と表したときに、１以上ｖ以下の任意の整数ｗに対し、ｋ（ｗ）ビットの入力端子を備え、第ｔ（ｗ）番目のアキュムレータの入力の上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットには、第｛ｔ（ｗ）−１｝番目のアキュムレータの１クロック前の出力信号のうちの上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットが入力され、前記第ｔ（ｗ）番目のアキュムレータの残りのｋ（ｗ）ビットにはｋ（ｗ）ビットの入力端子が接続されることを特徴とする信号処理装置。
【請求項１８】
請求項１６、１７のいずれかに記載した信号処理装置において、１以上ｖ以下のいくつか、もしくは全ての整数ｗに対し、前記ｋ（ｗ）ビットの入力端子に入力する信号として、第ｔ（ｗ）＋１番目以降のアキュムレータの出力信号から任意のｋ（ｗ）ビットを選び出して用いることを特徴とする信号処理装置。
【請求項１９】
請求項１６〜１８のいずれかに記載した信号処理装置において、１以上ｖ以下のいくつか、もしくは全ての整数ｗに対し、前記ｋ（ｗ）ビットの入力端子に入力する信号を、第ｔ（ｗ）＋１番目以降のアキュムレータの出力信号から選び出した任意のｒ（ｗ）ビット信号の論理合成手段により得ることを特徴とする信号処理装置。
【請求項２０】
請求項１６〜１８のいずれかに記載した信号処理装置において、１以上ｖ以下の全ての整数ｗに対し、ｋ（ｗ）＝１とすることを特徴とする信号処理装置。
【請求項２１】
請求項１１〜２０のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子を備えず、第２のアキュムレータの入力のうちの上位ｐ（２）ビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）ビットが入力されることを特徴とする信号処理装置。
【請求項２２】
ｐビットの第１の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータとｑビットの第２のアキュムレータと、前記第１のアキュムレータのオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、
前記第１の信号入力端子から入力されるｐビットの信号がｐビットの前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位ｑビットには、前記第１のアキュムレータの出力信号のうちの上位ｑビットが入力されることを特徴とする信号処理装置。
【請求項２３】
ｐ（１）ビットの第１の信号入力端子を備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対して、第ｍのアキュムレータのオーバーフロー信号を（ｍ−１）階微分演算する手段と、第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、
第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）ビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）ビットが入力され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする信号処理装置。
【請求項２４】
請求項１〜２３のいずれかに記載した信号処理装置において、該信号処理装置を構成するすべてのアキュムレータ、すべての微分演算手段、すべての加算演算手段が、外部から供給されるクロック信号に同期して動作することを特徴とする信号処理装置。
【請求項２５】
整数分周器と、請求項１〜２４のいずれかに記載した信号処理装置とを備え、前記整数分周器の分周比を前記信号処理装置の出力値で時系列的に制御することを特徴とする非整数分周器。
【請求項２６】
請求項２５に記載した非整数分周器において、前記信号処理装置のクロックとして、前記整数分周器の出力信号を用いることを特徴とする非整数分周器。
【請求項２７】
請求項２５に記載した非整数分周器において、前記信号処理装置のクロックを発生する手段として、前記整数分周器の動作に同期したクロック発生装置を備えることを特徴とする非整数分周器。
【請求項２８】
請求項２５に記載した非整数分周器において、前記信号処理装置のクロックを発生させる手段として、前記整数分周器の出力信号を遅延させた信号を用いることを特徴とする非整数分周器。
【請求項２９】
請求項２５〜２８のいずれかに記載した非整数分周器を備えたことを特徴とするフラクショナルＮ−ＰＬＬシンセサイザ。
【請求項３０】
請求項２９に記載したフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を用いることを特徴とするフラクショナルＮ−ＰＬＬシンセサイザ。
【請求項３１】
請求項３０に記載したフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックを発生する手段として、当該シンセサイザのリファレンス信号に同期したクロック発生装置を備えることを特徴とするフラクショナルＮ−ＰＬＬシンセサイザ。
【請求項３２】
請求項３０に記載したフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を遅延させた信号を用いることを特徴とするフラクショナルＮ−ＰＬＬシンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は信号処理装置及び非整数分周器並びにこれを用いたフラクショナルＮ−ＰＬＬシンセサイザに関する。
【０００２】
【従来の技術】
信号処理装置の一例として、シグマデルタ変調器が知られている。従来の典型的な４次シグマデルタ変調器の構成を図４に示す。
【０００３】
図４において、ディジタル信号が入力端子５７に入力される。ここでは便宜上、入力ディジタル信号は２０ビットであるとする。この場合、入力端子５７は２０本の端子からなる。５８、６３、６８、７３は２０ビット入力、２０ビット出力の加算器である。６０、６５、７０、７５は２０ビット入力、２０ビット出力の遅延素子であり、１クロック前の入力値を出力する。
【０００４】
加算器５８と遅延素子６０は２０ビット入力、２０ビット出力のアキュムレータを構成している。即ち、加算器５８では、入力ディジタル信号５７と遅延素子６０の出力する１クロック前の加算器５８の出力信号とを加算する。加算結果はライン５９に出力され、また加算の結果オーバーフローが生じた場合はオーバーフローラインに１ビットのオーバーフロー信号６２が出力される。
【０００５】
加算器６３と遅延素子６５とからなるブロックもアキュムレータを構成しており、その入力は加算器５８の出力信号、即ち加算器５８と遅延素子６０とからなるアキュムレータの出力信号である。同様に、加算器６８と遅延素子７０の組、及び加算器７３と遅延素子７５の組もアキュムレータを構成しており、以上４つのアキュムレータがカスケードに接続された構成になっている。
【０００６】
６７、７２、７７はそれぞれ加算器６３、６８、７３のオーバーフロー信号である。
【０００７】
構成要素７９の具体的構成例を図５に示す。３５、３７、３９、４１、４３、４５は遅延素子であり、１クロック前の入力値を出力する。３６、３８、４０、４２、４４、４６は減算器であり、遅延素子を通した入力値を遅延素子を通さない入力値から引き算し、結果を出力する。４８はオーバーフロー信号６２、減算器３６、４０、４６の出力を入力とする４入力の加算器である。
【０００８】
以上の構成により、この構成要素７９では、アキュムレータ５８、６３、６８、７３の出力するオーバーフロー信号６２、６７、７２、７７を受け取り、オーバーフロー信号６２と、オーバーフロー信号６７の一階微分結果と、オーバーフロー信号７２の二階微分結果と、オーバーフロー信号７７の三階微分結果の和を取り、端子８０より出力する作用を有する。
【０００９】
以上述べた、４個のアキュムレータと構成要素７９とからなるブロック全体で、１個の４次シグマデルタ変調器が構成されている。その入力端子は５７であり、出力端子は８０である。同様に、ｎ次のシグマデルタ変調器は、ｎ個のアキュムレータと各アキュムレータのオーバーフロー信号を受け取って演算する構成要素とからなる。
【００１０】
以上の従来技術によると、例えば２０ビットのダイナミックレンジを有する入力信号に対応するｎ次シグマデルタ変調器は、ｎ個の２０ビットアキュムレータとｎ個の２０ビット遅延素子とを必要とするため、回路規模が大きくなる。このことは、チップ面積の増大、消費電流の増加などのデメリットに繋がるだけでなく、動作に伴い電源線やグランド線に漏れてくる雑音の増加などのデメリットに繋がる。
【００１１】
このようなシグマデルタ変調器は、フラクショナルＮ−ＰＬＬシンセサイザの分数分周器の一構成要素としても広く用いられている。これに関連する技術は、米国特許４６０９８８１号、米国特許４７５８８０２号、米国特許４９６５５３１号等に開示されている。
【００１２】
フラクショナルＮ−ＰＬＬシンセサイザの一般的構成を図６に示す。図６において、ＶＣＯ８４の出力は２つに分岐され、一方はＰＬＬシンセサイザの最終出力８８となり、もう一方は整数分周器８６に入力される。整数分周器８６で分周された出力は位相比較器（以下、ＰＤと略称する）８１に入力される。ＰＤ８１のもう一方の入力としてリファレンス信号８７が入力され、リファレンス信号８７と整数分周器８６の出力信号の位相差がチャージポンプ（以下、ＣＰと略称する）８２へ出力される。ＣＰ８２は受け取った位相差情報を電流、ないしは電圧に変換し、これがループフィルタ（以下、Ｌ．Ｆ．と略称する）８３を通った後、ＶＣＯ８４にフィードバックされる。このフィードバックの作用により、ＶＣＯ８４の出力する信号の周波数は、リファレンス信号８７の周波数の分周比倍にロックされる。
【００１３】
図６の構成では、整数分周器８６の分周比を、分周比制御装置８５で時系列的に変化させることで、時間平均値として非整数の分周比を実現する。シグマデルタ変調器は、この分周比制御装置として用いられる。フラクショナルＮ−ＰＬＬシンセサイザの一構成要素としてシグマデルタ変調器を用いる場合も、やはりその回路規模の大きさが、チップ面積の増大、消費電流の増加などのデメリットに繋がるだけでなく、動作に伴う電源線やグランド線に漏れてくる雑音がシンセサイザのＣ／Ｎを劣化させるなどのデメリットに繋がる。
【００１４】
【発明が解決しようとする課題】
以上述べた通り、ｎ次のシグマデルタ変調器は、ｎ個の加算器とｎ個の遅延素子とを必要とすることから、その回路規模が大きくなるという欠点がある。また、シグマデルタ変調器を利用したフラクショナルＮ−ＰＬＬシンセサイザでは、シグマデルタ変調器の回路規模の大きさが、チップ面積の増大、消費電流の増加などのデメリットに繋がると共に、シグマデルタ変調器の動作に伴う電源線やグランド線に漏れてくる雑音がシンセサイザのＣ／Ｎを劣化させるなどのデメリットに繋がる。
【００１５】
本発明は、以上述べた問題点を解決するものであり、その課題は、回路規模の小さい信号処理装置を提供することにある。
【００１６】
本発明の他の課題は、上記の信号処理装置を備えた非整数分周器を提供することにある。
【００１７】
本発明の更に他の課題は、上記の非整数分周器を備えたフラクショナルＮ−ＰＬＬシンセサイザを提供することにある。
【００１８】
【課題を解決するための手段】
本発明の第１の態様による信号処理装置は、ｐビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータ及びｑビットの第２のアキュムレータと、前記第１のアキュムレータのオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、前記第１の信号入力端子から入力されるｐビットの信号が前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位（ｑ−ｋ）ビットには、前記第１のアキュムレータの出力信号のうちの上位（ｑ−ｋ）ビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続されることを特徴とする。
【００１９】
本発明の第２の態様による信号処理装置は、ｐ（１）ビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対し、第ｍのアキュムレータのオーバーフロー信号を（ｍ−１）階微分演算する手段と、前記第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）−ｋビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）−ｋビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする。
【００２０】
本発明の第３の態様による信号処理装置は、上記第１、第２の態様のいずれかの信号処理装置において、ｋ＝１とすることを特徴とする。
【００２１】
本発明の第４の態様による信号処理装置は、上記第２、第３の態様のいずれかの信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号として、第３番目以降のアキュムレータの出力信号から任意のｋビットを選び出して用いることを特徴とする。
【００２２】
本発明の第５の態様による信号処理装置は、上記第２、第３の態様のいずれかの信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号を、第３番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする。
【００２３】
本発明の第６の態様による信号処理装置は、ｐビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータ及びｑビットの第２のアキュムレータ２と、前記第１のアキュムレータの１クロック前のオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、前記第１の信号入力端子から入力されるｐビットの信号がｐビットの前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位（ｑ−ｋ）ビットには、前記第１のアキュムレータの１クロック前の出力信号のうちの上位（ｑ−ｋ）ビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続されることを特徴とする。
【００２４】
本発明の第７の態様による信号処理装置は、ｐ（１）ビットの第１の信号入力端子１及びｋビットの第２の信号入力端子とを備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対して、第ｍのアキュムレータの（ｎ−ｍ）クロック前のオーバーフロー信号を（ｍ−１）階微分演算する手段と、前記第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）−ｋビットには、第１のアキュムレータの１クロック前の出力信号のうちの上位ｐ（２）−ｋビットが入力され、前記第１のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの１クロック前の出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする。
【００２５】
本発明の第８の態様による信号処理装置は、上記第６、第７の態様のいずれかの信号処理装置において、ｋ＝１とすることを特徴とする。
【００２６】
本発明の第９の態様による信号処理装置は、上記第７、第８のいずれかの態様の信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号として、第３番目以降のアキュムレータの出力信号から任意のｋビットを選び出して用いることを特徴とする。
【００２７】
本発明の第１０の態様による信号処理装置は、上記第７、第８の態様のいずれかの信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号を、第３番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする。
【００２８】
本発明の第１１の態様による信号処理装置は、上記第２〜第５のいずれかの態様の信号処理装置において、ｐビットの前記第１の信号入力端子とｋビットの前記第２の信号入力端子に加えてｋ（１）ビットの第３の入力端子を備え、３以上ｎ以下のある整数ｔに対して、第ｔのアキュムレータの入力の上位ｐ（ｔ）−ｋ（１）ビットには、第（ｔ−１）のアキュムレータにおける加算器の出力信号のうちの上位ｐ（ｔ）−ｋ（１）ビットが入力され、前記第ｔのアキュムレータの残りのｋ（１）ビットにはｋ（１）ビットの前記第３の入力端子が接続されることを特徴とする。
【００２９】
本発明の第１２の態様による信号処理装置は、上記第７〜第１０のいずれかの態様の信号処理装置において、ｐビットの前記第１の信号入力端子とｋビットの前記第２の信号入力端子に加えてｋ（１）ビットの第３の入力端子を備え、３以上ｎ以下のある整数ｔに対して、第ｔのアキュムレータの入力の上位ｐ（ｔ）−ｋ（１）ビットには、第（ｔ−１）のアキュムレータにおける加算器の１クロック前の出力信号のうちの上位ｐ（ｔ）−ｋ（１）ビットが入力され、残りのｋ（１）ビットにはｋ（１）ビットの入力端子が接続されることを特徴とする。
【００３０】
本発明の第１３の態様による信号処理装置は、上記第１１、第１２のいずれかの態様の信号処理装置において、ｋ（１）ビットの前記第３の入力端子に入力する信号として、第（ｔ＋１）番目以降のアキュムレータの出力信号から任意のｋ（１）ビットを選び出して用いることを特徴とする。
【００３１】
本発明の第１４の態様による信号処理装置は、上記第１１、第１２のいずれかの態様の信号処理装置において、ｋ（１）ビットの前記第３の入力端子に入力する信号を、第（ｔ＋１）番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする。
【００３２】
本発明の第１５の態様による信号処理装置は、上記第１１〜第１４のいずれかの態様の信号処理装置において、ｋ（１）＝１とすることを特徴とする。
【００３３】
本発明の第１６の態様による信号処理装置は、上記第２〜第５のいずれかの態様の信号処理装置において、３以上ｎ以下の範囲に含まれる（ｎ−２）個の整数値のうちｖ個を選び出し、その値を小さい方から順にｔ（１）、ｔ（２）、・・・、ｔ（ｖ）と表したときに、１以上ｖ以下の任意の整数ｗに対し、ｋ（ｗ）ビットの入力端子を備え、第ｔ（ｗ）番目のアキュムレータの入力の上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットには、第｛ｔ（ｗ）−１｝番目のアキュムレータの出力信号のうちの上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットが入力され、前記第ｔ（ｗ）番目のアキュムレータの残りのｋ（ｗ）ビットにはｋ（ｗ）ビットの入力端子が接続されることを特徴とする。
【００３４】
本発明の第１７の態様による信号処理装置は、上記第７〜第１０のいずれかの態様の信号処理装置において、３以上ｎ以下の範囲に含まれる（ｎ−２）個の整数値のうちｖ個を選び出し、その値を小さい方から順にｔ（１）、ｔ（２）、・・・、ｔ（ｖ）と表したときに、１以上ｖ以下の任意の整数ｗに対し、ｋ（ｗ）ビットの入力端子を備え、第ｔ（ｗ）番目のアキュムレータの入力の上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットには、第｛ｔ（ｗ）−１｝番目のアキュムレータの１クロック前の出力信号のうちの上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットが入力され、前記第ｔ（ｗ）番目のアキュムレータの残りのｋ（ｗ）ビットにはｋ（ｗ）ビットの入力端子が接続されることを特徴とする。
【００３５】
本発明の第１８の態様による信号処理装置は、上記第１６、第１７のいずれかの態様の信号処理装置において、１以上ｖ以下のいくつか、もしくは全ての整数ｗに対し、前記ｋ（ｗ）ビットの入力端子に入力する信号として、第ｔ（ｗ）＋１番目以降のアキュムレータの出力信号から任意のｋ（ｗ）ビットを選び出して用いることを特徴とする。
【００３６】
本発明の第１９の態様による信号処理装置は、上記第１６〜第１８のいずれかの態様の信号処理装置において、１以上ｖ以下のいくつか、もしくは全ての整数ｗに対し、前記ｋ（ｗ）ビットの入力端子に入力する信号を、第ｔ（ｗ）＋１番目以降のアキュムレータの出力信号から選び出した任意のｒ（ｗ）ビット信号の論理合成手段により得ることを特徴とする。
【００３７】
本発明の第２０の態様による信号処理装置は、上記第１６〜第１８のいずれかの態様の信号処理装置において、１以上ｖ以下の全ての整数ｗに対し、ｋ（ｗ）＝１とすることを特徴とする。
【００３８】
本発明の第２１の態様による信号処理装置は、上記第１１〜第２０のいずれかの態様の信号処理装置において、ｋビットの前記第２の信号入力端子を備えず、第２のアキュムレータの入力のうちの上位ｐ（２）ビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）ビットが入力されることを特徴とする。
【００３９】
本発明の第２２の態様による信号処理装置は、ｐビットの第１の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータとｑビットの第２のアキュムレータと、前記第１のアキュムレータのオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、前記第１の信号入力端子から入力されるｐビットの信号がｐビットの前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位ｑビットには、前記第１のアキュムレータの出力信号のうちの上位ｑビットが入力されることを特徴とする。
【００４０】
本発明の第２３の態様による信号処理装置は、ｐ（１）ビットの第１の信号入力端子を備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対して、第ｍのアキュムレータのオーバーフロー信号を（ｍ−１）階微分演算する手段と、第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）ビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）ビットが入力され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする。
【００４１】
本発明の第２４の態様による信号処理装置は、上記第１〜第２３のいずれかの態様の信号処理装置において、該信号処理装置を構成するすべてのアキュムレータ、すべての微分演算手段、すべての加算演算手段が、外部から供給されるクロック信号に同期して動作することを特徴とする。
【００４２】
本発明の第２５の態様によれば、整数分周器と、請求項１〜２４のいずれかに記載した信号処理装置とを備え、前記整数分周器の分周比を前記信号処理装置の出力値で時系列的に制御することを特徴とする非整数分周器が提供される。
【００４３】
本発明の第２６の態様による非整数分周器は、上記第２５の態様の非整数分周器において、前記信号処理装置のクロックとして前記整数分周器の出力信号を用いることを特徴とする。
【００４４】
本発明の第２７の態様による非整数分周器は、上記第２５の態様の非整数分周器において、前記信号処理装置のクロックを発生する手段として、前記整数分周器の動作に同期したクロック発生装置を備えることを特徴とする。
【００４５】
本発明の第２８の態様による非整数分周器は、上記第２５の態様の非整数分周器において、前記信号処理装置のクロックを発生させる手段として、前記整数分周器の出力信号を遅延させた信号を用いることを特徴とする。
【００４６】
本発明の第２９の態様によれば、上記第２５〜第２８のいずれかの態様の非整数分周器を備えたことを特徴とするフラクショナルＮ−ＰＬＬシンセサイザが提供される。
【００４７】
本発明の第３０の態様によるフラクショナルＮ−ＰＬＬシンセサイザは、上位第２９の態様のフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を用いることを特徴とする。
【００４８】
本発明の第３１の態様によるフラクショナルＮ−ＰＬＬシンセサイザは、上記第３０の態様のフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックを発生する手段として、当該シンセサイザのリファレンス信号に同期したクロック発生装置を備えることを特徴とする。
【００４９】
本発明の第３２の態様によるフラクショナルＮ−ＰＬＬシンセサイザは、上記第３０の態様のフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を遅延させた信号を用いることを特徴とする。
【００５０】
【発明の実施の形態】
図１に本発明による信号処理装置の構成の第１の基本例を示す。端子１が外部から信号を入力する端子である。図１の端子１には１４本の線しか描かれていないが、実際には２０ビット分、即ち２０本の信号線が存在するものとする。２は２０ビット入力の加算器で、２０ビットの遅延器４と共に２０ビット入力のアキュムレータを構成する。この２０ビットアキュムレータの入力信号は、信号端子１から入力される２０ビットの信号である。
【００５１】
８は９ビット入力の加算器で、９ビットの遅延器１０と共に９ビット入力のアキュムレータを構成する。このアキュムレータの９ビット入力のうち、上位８ビットには、加算器２の出力のうちの上位８ビット、即ち加算器２と遅延器４からなる２０ビットのアキュムレータの出力のうち、上位８ビットが入力される。残りの最下位ビット入力には、端子７が接続される。
【００５２】
１３は６ビット入力の加算器で、６ビットの遅延器１５と共に６ビット入力のアキュムレータを構成する。この６ビット入力のアキュムレータには、加算器８の出力信号のうちの上位６ビットが入力される。
【００５３】
１８は４ビット入力の加算器で、４ビットの遅延器２０と共に４ビット入力のアキュムレータを構成する。この４ビット入力のアキュムレータには、加算器１３の出力信号のうちの上位４ビットが入力される。
【００５４】
各アキュムレータのオーバーフロー信号２２、２３、２４、２５は、信号処理部２７に入力される。信号処理部２７の具体的構成例を図２に示す。信号処理部２７の基本的構成は図５で説明した従来技術と同じである。つまり、３５、３７、３９、４１、４３、４５は遅延器であり、１クロック前の入力値を出力する。３６、３８、４０、４２、４４、４６は減算器であり、遅延器を通した入力値を遅延器を通さない入力値から引き算し、結果を出力する。４８は４入力の加算器である。
【００５５】
以上の構成により、この信号処理部２７では、キャリー信号、つまりオーバーフロー信号２２と、オーバーフロー信号２３の一階微分結果と、オーバーフロー信号２４の二階微分結果と、オーバーフロー信号２５の三階微分結果の和をとり、端子２８より出力する作用を有する。
【００５６】
以上述べた、４個のアキュムレータと、信号処理部２７からなるブロック全体で、１個の信号処理装置が構成されている。その入力端子は１であり、出力端子は２８である。また、入力端子７は、後で述べるように、０と１をランダムに発生する外付けの信号源を接続するための端子である。
【００５７】
図１に示す構成では、アキュムレータ２と遅延器４は２０ビット、アキュムレータ８と遅延器１０は９ビット、アキュムレータ１３と遅延器１５は６ビット、アキュムレータ１８と遅延器２０は４ビットである。回路規模はこれらのビット数の和にほぼ比例する。即ち、２０＋９＋６＋４＝３９ビット相当の規模となる。これに対し、図４に示した従来技術による構成では、２０ビット×４＝８０ビット相当の規模となる。即ち、図１に示す構成は、図４の構成に比べて同じ入力ビット数を維持しつつ、その回路規模を半減できている。
【００５８】
図３に本発明による信号処理装置の構成の第２の基本例を示す。図１に示したものと構成的にはほぼ同じであり、９ビット入力のアキュムレータ８の入力のうちの最下位１ビット入力端子７に、３入力ＮＡＮＤゲート３０の出力信号が入力される点が異なっている。３入力ＮＡＮＤゲート３０には、４ビットの遅延器２０の出力データのうちの下位３ビットが入力される。即ち、図１の入力端子７に入力する、０と１をランダムに発生する外付け信号源を、１クロック前のアキュムレータ１８の出力信号である、遅延器２０の出力信号の下位３ビットを入力とする３入力ＮＡＮＤゲート３０の出力で代用している。これは、図１に示す構成のように、複数のアキュムレータをカスケードに接続した構成では、後段のアキュムレータになるほど、その出力値の変動のランダム性が増すことを利用したものである。また、３入力ＮＡＮＤゲート３０を用いた理由は、ランダム性の増した後段のアキュムレータの信号を元に、更にランダム性の大きい信号を得ることにある。
【００５９】
図７〜図９を参照して、本発明による信号処理装置の出力スペクトルについて説明する。図７は、図４に示した従来構成による信号処理装置の量子化雑音スペクトルを示す。シグマデルタ変調器の次数は４次で、入力信号のビット数は２０ビット、クロック周波数は２．４ＭＨｚである。量子化ノイズのスロープは、シグマデルタ変調器の次数が４次であることから、２０ｄｂ／ｄｅｃの４倍の、８０ｄｂ／ｄｅｃとなっている。
【００６０】
図８は、本願発明の第３の基本例である、図１０の構成による信号処理装置の量子化ノイズスペクトルである。図１０の構成は、２段目のアキュムレータへの入力端子７が省略され、アキュムレータ２の出力で代用している以外は、図１に示した本願発明の例と同様の構成になっている。アキュムレータのビット数は、図１０の左側から順に、２０ビット、９ビット、６ビット、４ビットとなっている。
【００６１】
図７に示した従来技術によるスペクトルと比較すると、多段にカスケード接続するアキュムレータのビット数を減らすことにより、３０ＫＨｚ以下の領域の量子化ノイズが平坦になっている。図８では、これをフロアノイズ９１と表している。また、３０ＫＨｚ以上の領域では、従来技術と同様の８０ｄｂ／ｄｅｃのスロープが得られているが、図８にスプリアス８９、９０と記したような、不要な線スペクトルがいくつか現れている。
【００６２】
まず、低周波領域におけるフロアノイズの上昇については、例えば図８の場合では、このフロアノイズレベルは、最大出力レベルに比べて１２０ｄｂ以上低く、オーディオ用途などでは充分無視できるレベルにある。また、フロアノイズレベルは、クロック周波数と、多段にカスケード接続するアキュムレータのビット数の減らし方に依存する。
【００６３】
従って、本発明を応用する分野で要求されるスペックに応じ、クロック周波数と、アキュムレータのビット数の減らし方を最適設計することにより、フロアノイズを無視できるレベルに留めることが可能である。
【００６４】
一方、スプリアス８９、９０等の不要な線スペクトルは、後段のアキュムレータのビット数が少ないことにより、出力信号の周期性が顕著になったために生じたものである。この線スペクトルは、応用によって無視できる場合と無視できない場合がある。この不要な線スペクトルが実用上害を及ぼさない場合は、図１０のような構成をそのまま用いることができる。
【００６５】
図９は、本発明の第２の基本例として示した、図３の構成による信号処理装置の量子化ノイズスペクトルである。図８に示した例と同様、３０ＫＨｚ以下の領域にはフロアノイズ９３が現れている。このフロアノイズが実用上問題とならないこと、及びフロアノイズレベルをアキュムレータのビット数の選び方とクロック周波数の選び方で設計できることは、前述の通りである。
【００６６】
一方、３０ＫＨｚ以上の領域では、図８に示した例とは異なり、不要な線スペクトルは一切見られ無いことが分かる。これは２段目のアキュムレータの最下位ビット入力端子７に、４段目のアキュムレータ１８の下位３ビット信号２９を３入力ＮＡＮＤゲート３０に入力して得られる信号を供給することにより、出力信号に明確な周期性が観測されなくなり、結果として不要な線スペクトルの発生が抑制されたものである。同様の効果は、図１に示す構成において、入力端子７に０と１をランダムに発生する外付けの信号源を接続することによっても実現される。
【００６７】
なお、入力端子７が接続される９ビットのアキュムレータ８のオーバーフロー信号２３は、信号処理部２７において一階微分された後、他のアキュムレータのオーバーフロー信号もしくはその微分信号と加算され、端子２８より出力される。従って、入力端子７に入力される信号成分は、端子２８より出力される信号の直流成分には影響を与えない。
【００６８】
以上述べた構成により、まず従来技術による高次シグマデルタ変調器よりも小さい回路規模で、同様の機能を実現することが出来る。また、後段のアキュムレータ出力から２段目のアキュムレータ入力の最下位ビット入力にフィードバックをかけることにより、カスケードに接続したアキュムレータの段数を順次減らすことにより生じる、不要な線スペクトルを抑制することが出来る。
【００６９】
以上述べたような利点は、本発明を分周比制御部として用いたフラクショナルＮ−ＰＬＬシンセサイザについても得られる。その場合、図１、図３に示した構成による信号処理装置を、図６の分周比制御器８５として用いる。その結果、従来技術による分周比制御部よりも小さい回路規模とすることができる。また、ＰＬＬシンセサイザでは、図８に示したスプリアス８９、９０の様な不要な線スペクトルは、シンセサイザ出力に不要なスプリアスを発生させる原因となる。これについては、図１に示した構成のように、２段目のアキュムレータの最下位ビットに、０、１をランダムに発生する外部信号源を接続する、もしくは図３に示した構成のように、後段のアキュムレータ出力から２段目のアキュムレータ入力の最下位ビットにフィードバックをかけることにより抑制することができる。
【００７０】
【実施例】
図１１は、本発明による信号処理装置の第１の実施の形態に関わる説明図を示す。端子１が、外部から信号を入力する端子である。見掛け上、本装置は図１に示した装置と同じであるが、端子１のビット数は１４ビットである。２は１４ビット入力の加算器で、１４ビットの遅延器４と共に１４ビット入力のアキュムレータを構成する。この１４ビット入力のアキュムレータの入力は、信号端子１に入力される１４ビットの信号である。
【００７１】
８は９ビット入力の加算器で、９ビットの遅延器１０と共に９ビット入力のアキュムレータを構成する。このアキュムレータの９ビット入力のうち、上位８ビットには、加算器２と遅延器４とからなる１４ビットのアキュムレータの出力のうち、上位８ビットが入力される。残りの最下位ビット入力には、入力端子７が接続される。
【００７２】
１３は６ビット入力の加算器で、６ビットの遅延器１５と共に６ビット入力のアキュムレータを構成する。この６ビット入力のアキュムレータには、加算器８の出力信号のうちの上位６ビットが入力される。
【００７３】
１８は４ビット入力の加算器で、４ビットの遅延器２０と共に４ビット入力のアキュムレータを構成する。この４ビット入力のアキュムレータには、加算器１３の出力信号のうちの上位４ビットが入力される。
【００７４】
各アキュムレータのオーバーフロー信号２２、２３、２４、２５は、信号処理部２７に入力される。信号処理部２７では、加算器４８によりオーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より加算結果が出力される。
【００７５】
以上述べた、４個のアキュムレータと、信号処理部２７からなるブロック全体で、１個の信号処理装置が構成されている。その入力端子は１であり、出力端子は２８である。また、入力端子７は、０と１をランダムに発生する信号源を接続するための端子である。
【００７６】
作用のところで述べたとおり、この入力端子７に０と１をランダムに発生する信号源を接続することにより、この信号処理装置の出力に含まれる、不要な線スペクトルを抑制することができる。
【００７７】
図１２は、本発明による信号処理装置の第２の実施の形態に関わる説明図を示す。本実施の形態は、図１１に示した第１の実施の形態とほぼ同じ構成を有している。違いは、９ビット入力のアキュムレータ８の最下位ビット入力端子７に、３入力ＮＡＮＤゲート３０の出力信号が入力される点にある。３入力ＮＡＮＤゲート３０には、４ビットの遅延器２０の出力データのうちの下位３ビットが入力される。即ち、図１１の入力端子７に接続する、０と１をランダムに発生する外部信号源の代わりに、１クロック前のアキュムレータ１８の出力信号に相当する、遅延器２０の出力信号の下位３ビットのＮＡＮＤゲート出力を入力端子７に入力している。
【００７８】
図１３は、本発明による信号処理装置の第３の実施の形態に関わる説明図を示す。本実施の形態は、図１１に示した第１の実施の形態とほぼ同じ構成を有している。違いは、加算器１３と遅延器１５とからなる６ビット入力の１次シグマデルタ変調器の最下位ビット入力が、入力端子３２として外部に取り出されている点にある。入力端子７と、この入力端子３２は、０と１をランダムに発生する外部信号源を接続するための端子である。
【００７９】
図１４は、本発明による信号処理装置の第４の実施の形態に関わる説明図を示す。本実施の形態は、図１３に示した第３の実施の形態とほぼ同じ構成を有している。違いは、９ビット入力のアキュムレータ８の最下位ビット入力端子７に、３入力ＮＡＮＤゲート３０の出力信号が入力され、かつ６ビット入力のアキュムレータ１３の最下位ビット入力端子３２に、３入力ＮＡＮＤゲート３４の出力信号が入力されている点にある。加えて、３入力ＮＡＮＤゲート３０には、４ビットの遅延器２０の出力データのうちの下位３ビットが入力され、３入力ＮＡＮＤゲート３４には、４ビットの遅延器２０の出力データのうちの上位３ビットが入力されている。即ち、図１３の入力端子７と３２に接続する、０と１をランダムに発生する信号として、１クロック前のアキュムレータ１８の出力信号を３入力ＮＡＮＤゲート３０、３４に入力して得られる信号を用いている。
【００８０】
なお、上記の第１〜第４の実施の形態における信号処理部２７の第１の例について言えば、図２で説明した信号処理部２７とまったく同じ構成で良い。従って、図示及び詳しい説明は省略するが、信号処理部２７では、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分結果と、オーバーフロー信号２４の二階微分結果と、オーバーフロー信号２５の三階微分結果の和を取り、端子２８より出力する。
【００８１】
図１５は、信号処理部２７の第２の例を示す。４９、５０、５１、５２、５３、５４は遅延器である。信号処理器５５では、オーバーフロー信号２２の値と、オーバーフロー信号２３の値と、オーバーフロー信号２４の値と、オーバーフロー信号２５の値と、遅延器４９の出力を−１倍した値と、遅延器５０の出力を−２倍した値と、遅延器５１の出力値と、遅延器５２の出力を−３倍した値と、遅延器５３の出力を３倍した値と、遅延器５４の出力を−１倍した値の和をとり、端子２８より出力する。この構成によっても、キャリー信号、つまりオーバーフロー信号２２と、オーバーフロー信号２３の一階微分結果と、オーバーフロー信号２４の二階微分結果と、オーバーフロー信号２５の三階微分結果の和を取り、端子２８より出力する作用が実現される。
【００８２】
図１６は、本発明による信号処理装置の第５の実施の形態に関わる説明図を示す。端子１が、外部から信号を入力する端子である。端子１のビット数は１４ビットである。２は１４ビット入力の加算器で、１４ビットの遅延器４と共に１４ビット入力のアキュムレータを構成する。この１４ビット入力のアキュムレータの入力は、信号端子１に入力される１４ビットの信号である。
【００８３】
８は９ビット入力の加算器で、９ビットの遅延器１０と共に９ビット入力のアキュムレータを構成する。このアキュムレータには、加算器２と遅延器４とからなる１４ビットのアキュムレータの出力のうち、上位９ビットが入力される。
【００８４】
１３は６ビット入力の加算器で、６ビットの遅延器１５と共に６ビット入力のアキュムレータを構成する。この６ビット入力のアキュムレータには、加算器８の出力信号のうちの上位６ビットが入力される。
【００８５】
１８は４ビット入力の加算器で、４ビットの遅延器２０と共に４ビット入力のアキュムレータを構成する。この４ビット入力のアキュムレータには、加算器１３の出力信号のうちの上位４ビットが入力される。
【００８６】
各アキュムレータのオーバーフロー信号２２、２３、２４、２５は、信号処理部２７に入力される。信号処理部２７では、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００８７】
以上述べた、４個のアキュムレータと、信号処理部２７からなるブロック全体で、１個の信号処理装置が構成されている。その入力端子は１であり、出力端子は２８である。
【００８８】
図１７は、本発明による信号処理装置を用いた、フラクショナルＮ−ＰＬＬシンセサイザの第１の実施の形態に関わる説明図を示す。ＶＣＯ８４の出力は２つに分岐され、一方はＰＬＬシンセサイザの最終出力８８となり、もう一方は整数分周器８６に入力される。整数分周器８６で分周された出力は位相比較器（以下、ＰＤと略称する）８１に入力される。ＰＤ８１のもう一方の入力には、リファレンス信号８７が入力され、リファレンス信号８７と、整数分周器８６の出力信号との位相差がチャージポンプ（以下、ＣＰと略称する）８２へ出力される。ＣＰ８２は、受け取った位相差情報を電流、ないしは電圧に変換し、これがループフィルタ（以下、Ｌ．Ｆ．と略称する）８３を通った後、ＶＣＯ８４にフィードバックされる。このフィードバックの作用により、ＶＣＯ８４の出力する信号の周波数は、リファレンス信号８７の周波数の分周比倍にロックされる。このとき、整数分周器８６の分周比を、本発明による信号処理装置を応用した分周比制御器８５で時系列的に制御することで、時間平均値として非整数の分周比を実現する。結果として、ＶＣＯ８４の出力周波数を、リファレンス周波数ｆｒｅｆ　の非整数倍の値とすることができる。
【００８９】
なお、図１７に示したブロックのうち、整数分周器８６と分周比制御器８５のみを取り出せば、これが非整数分周器として動作することは明白である。
【００９０】
図１８は、本発明による信号処理装置を分周比制御器８５として見た場合の第１の実施の形態に関わる説明図を示す。本実施の形態は、図１１に示した信号処理装置の第１の実施の形態とほぼ同じ構成を有している。違いは、信号処理部１２１が、信号入力端子２６を備えている点にある。信号処理部１２１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００９１】
信号入力端子２６に所望の分周比の整数部を、信号入力端子１に所望の分周比の小数部のデータを入力することにより、出力端子２８には時間と共に変動する整数値が出力される。その時間平均値は、所望の、非整数の分周比に等しい数値となる。この出力端子２８に現れる信号を、分周比設定情報として整数分周器８６（図１７）に入力し、整数分周器８６の整数分周比を時系列的に変化させることにより、非整数分周動作が実現される。
【００９２】
なお、非整数の分周比を、その整数部と小数部に分割し、それぞれ入力端子２６、１に振り分ける方法は、従来技術によるフラクショナルＮ−ＰＬＬシンセサイザにおいて用いられている方法と何ら変わるところがないので、ここでは詳細は述べない。
【００９３】
図１９は、本発明による分周比制御器８５の第２の実施の形態に関わる説明図を示す。本実施の形態は、図１２に示した信号処理装置の第２の実施の形態とほぼ同じ構成を有している。違いは、信号処理部１２１が、信号入力端子２６を備えている点にある。信号処理部１２１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００９４】
図２０は、本発明による分周比制御器８５の第３の実施の形態に関わる説明図を示す。本実施の形態は、図１３に示した信号処理装置の第３の実施の形態とほぼ同じ構成を有している。違いは、信号処理部１２１が、信号入力端子２６を備えている点にある。信号処理部１２１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００９５】
図２１は、本発明による分周比制御器８５の第４の実施の形態に関わる説明図を示す。本実施例は、図１４に示した信号処理装置の第４の実施の形態とほぼ同じ構成を有している。違いは、信号処理部１２１が、信号入力端子２６を備えている点にある。信号処理部１２１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００９６】
図２２は、本発明による分周比制御器８５における信号処理部１２１の第１の例に関わる説明図を示す。本例は、前に述べた信号処理部の第１の例、つまり図２の信号処理部２７とほぼ同じ構成を有している。違いは、加算器４８において、信号入力端子２６に与えられる信号と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分結果と、オーバーフロー信号２４の二階微分結果と、オーバーフロー信号２５の三階微分結果の和が取られる点にある。
【００９７】
図２３は、本発明による分周比制御器８５における信号処理部１２１の第２の例に関わる説明図を示す。本例は、図１５に示した信号処理部２７の第２の例とほぼ同じ構成を有している。違いは、加算器５６において、信号処理器５５の出力と、信号入力端子２６に与えられる信号の和が取られる点にある。
【００９８】
図２４は、本発明による分周比制御器８５の第５の実施の形態に関わる説明図を示す。本実施の形態は、図１１に示した信号処理装置の第１の実施の形態とほぼ同じ構成を有している。違いは、加算器８と遅延器１０からなる２番目のアキュムレータの入力が、加算器２の出力からではなく、遅延器４の出力から取られている。また、加算器１３と遅延器１５からなる３番目のアキュムレータの入力が、加算器８の出力からではなく、遅延器１０の出力から取られている。加えて、加算器１８と遅延器２０からなる４番目のアキュムレータの入力が、加算器１３の出力からではなく、遅延器１５の出力から取られている。即ち、２番目のアキュムレータには、１番目のアキュムレータの１クロック前の出力値の上位８ビットが入力され、３番目のアキュムレータには、２番目のアキュムレータの１クロック前の出力値の上位６ビットが入力され、４番目のアキュムレータには、３番目のアキュムレータの１クロック前の出力値の上位４ビットが入力されている。各アキュムレータのオーバーフロー信号２２、２３、２４、２５は、信号処理部１０１に入力される。
【００９９】
信号処理部１０１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【０１００】
図２５は、本発明における信号処理部１０１の第１の例に関わる説明図を示す。１０２、１０３、１０４、１０５、１０６、１０７は、入力したデータを１クロック遅延させて出力する遅延器である。これらの遅延器が挿入されていることを除けば、本構成は、図２２に示した信号処理部１２１の第１の例の構成と同じである。以上の構成により、信号処理部１０１では、信号端子２６より入力される分周比の整数部分のデータと、オーバーフロー信号２２を３クロック遅延させた信号と、オーバーフロー信号２３の一階微分を２クロック遅延させた信号と、オーバーフロー信号２４の二階微分を１クロック遅延させた信号と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【０１０１】
図２６は、本発明による分周比制御器８５の第６の実施の形態に関わる説明図を示す。本実施の形態は、図２４に示した分周比制御器８５の第５の実施の形態と同様の構成において、そのクロックの与え方の一つの例を示したものである。クロック信号は入力端子１０８より与えられ、加算器２、８、１３、１８、遅延器４、１０、１５、２０、信号処理部１０１に分配される。加算器２、８、１３、１８はクロックのアップエッジに同期して動作し、遅延器４、１０、１５、２０と信号処理部１０１はクロックのダウンエッジに同期して動作する。
【０１０２】
図２７は、本発明による分周比制御器８５の第７の実施の形態に関わる説明図を示す。本実施の形態は、図１９に示した分周比制御器８５の第２の実施の形態と同様の構成において、そのクロックの与え方の一つの例を示したものである。クロック信号は入力端子１０８より与えられ、加算器２、遅延器４、１０、１５、２０、信号処理部１２１に分配される。加算器２と８との間が信号線１０９で接続され、加算器８と１３との間は信号線１１０で、加算器１３と１８との間は信号線１１１でそれぞれ接続されている。
【０１０３】
加算器２はクロックのアップエッジに同期して動作する。加算器２の動作が終了すると、信号線１０９に加算器２の動作終了を表す信号が発生し、加算器８はこれを受けて動作を開始する。加算器８の動作が終了すると、信号線１１０に加算器８の動作終了を表す信号が発生し、加算器１３はこれを受けて動作を開始する。加算器１３の動作が終了すると、信号線１１１に加算器１３の動作終了を表す信号が発生し、加算器１８はこれを受けて動作を開始する。
【０１０４】
以上の加算器２、８、１３、１８の一連の動作は、クロック信号の半周期以内に終了する。遅延器４、１０、１５、１８と信号処理部１２１はクロックのダウンエッジに同期して動作する。
【０１０５】
図２８は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第２の実施の形態に関わる説明図を示す。本実施の形態は、図１７に示したフラクショナルＮ−ＰＬＬシンセサイザの第１の実施の形態と同様の構成において、分周比制御器８５へのクロックの与え方の一つの例を示したものである。本実施の形態では、分周比制御器８５は、整数分周器８６の出力信号をクロックとして動作する。なお、分周比制御器８５へのクロック供給線１１３に、バッファ回路を設けたり、正負を反転するためのインバータを設けたりしても構わない。
【０１０６】
図２９は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第３の実施の形態に関わる説明図を示す。本実施の形態では、分周比制御器８５は、リファレンス信号８７をクロックとして動作する。なお、分周比制御器８５へのクロック供給線１１４に、バッファ回路を設けたり、正負を反転するためのインバータを設けたりしても構わない。
【０１０７】
図３０は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第４の実施の形態に関わる説明図を示す。１１５は、整数分周器８６の出力を分岐して得た信号を遅延させるための遅延器である。分周比制御器８５は、整数分周器８６の出力信号を遅延させて得た遅延信号をクロックとして動作する。
【０１０８】
図３１は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第５の実施の形態に関わる説明図を示す。１１６は、リファレンス信号８７を分岐したリファレンス信号１１４を遅延させるための遅延器である。分周比制御器８５は、リファレンス信号１１４を遅延させて得た遅延信号をクロックとして動作する。
【０１０９】
図３２は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第６の実施の形態に関わる説明図を示す。１１５は、整数分周器８６の出力を分岐して得た信号１１７を遅延させるための遅延器である。遅延器１１５の遅延時間を一定に保つため、遅延器１１５は整数分周器８６から信号１１８を受け取っている。整数分周器８６から遅延器１１５へ渡される信号１１８の例としては、整数分周器８６を構成するプリスケーラの出力や、同じく整数分周器８６を構成するスワロカウンタの出力などが挙げられる。分周比制御器８５は、整数分周器８６の出力信号を遅延させて得た信号１１７をクロックとして動作する。
【０１１０】
図３３は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第７の実施の形態に関わる説明図を示す。整数分周器８６は、位相の異なる複数の分周出力を発生する整数分周器である。整数分周器８６の出力の一方である信号１２０はＰＤ８１へ、もう一方は分周比制御器８５にクロック信号１１９として供給される。
【０１１１】
【発明の効果】
以上説明してきたように、本発明によれば同じ入力ビット数を維持しつつ回路規模が小さくて済む信号処理装置を提供することができ、チップ面積の増大、消費電流の増加の問題を解消することができる。
【０１１２】
本発明による信号処理装置を分周比制御部として備えることで回路規模の小さなフラクショナルＮ−ＰＬＬシンセサイザを提供することができ、特に、不要な線スペクトルを抑制することで不要なスプリアスを抑制することができる。
【図面の簡単な説明】
【図１】本発明による信号処理装置の第１の基本例を示した回路図である。
【図２】図１に示された信号処理部の例を示した回路図である。
【図３】本発明による信号処理装置の第２の基本例を示した回路図である。
【図４】従来の信号処理装置の一例を示したブロック図である。
【図５】図４に示された信号処理部の例を示した回路図である。
【図６】フラクショナルＮ−ＰＬＬシンセサイザの構成を示したブロック図である。
【図７】従来の信号処理装置における周波数−量子化ノイズ特性を説明するための図である。
【図８】本発明による信号処理装置における周波数−量子化ノイズ特性を説明するための図である。
【図９】本発明による信号処理装置における周波数−量子化ノイズ特性を説明するための図である。
【図１０】本発明による信号処理装置の第３の基本例を示した回路図である。
【図１１】本発明による信号処理装置の第１の実施の形態を示した回路図である。
【図１２】本発明による信号処理装置の第２の実施の形態を示した回路図である。
【図１３】本発明による信号処理装置の第３の実施の形態を示した回路図である。
【図１４】本発明による信号処理装置の第４の実施の形態を示した回路図である。
【図１５】本発明による信号処理装置における信号処理部の第２の例を示した回路図である。
【図１６】本発明による信号処理装置の第５の実施の形態を示した回路図である。
【図１７】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第１の実施の形態を示したブロック図である。
【図１８】本発明による分周比制御器の第１の実施の形態を示した回路図である。
【図１９】本発明による分周比制御器の第２の実施の形態を示した回路図である。
【図２０】本発明による分周比制御器の第３の実施の形態を示した回路図である。
【図２１】本発明による分周比制御器の第４の実施の形態を示した回路図である。
【図２２】図１８〜図２１に示された分周比制御器における信号処理部の第１の例を示した回路図である。
【図２３】図１８〜図２１に示された分周比制御器における信号処理部の第２の例を示した回路図である。
【図２４】本発明による分周比制御器の第５の実施の形態を示した回路図である。
【図２５】図２４に示された分周比制御器における信号処理部の第１の例を示した回路図である。
【図２６】本発明による分周比制御器の第６の実施の形態を示した回路図である。
【図２７】本発明による分周比制御器の第７の実施の形態を示した回路図である。
【図２８】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第２の実施の形態を示したブロック図である。
【図２９】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第３の実施の形態を示したブロック図である。
【図３０】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第４の実施の形態を示したブロック図である。
【図３１】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第５の実施の形態を示したブロック図である。
【図３２】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第６の実施の形態を示したブロック図である。
【図３３】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第７の実施の形態を示したブロック図である。
【符号の説明】
１　　信号入力端子
２、８、１３、１８　　加算器
４、１０、１５、２０　　遅延器
２２、２３、２４、２５　　オーバーフロー信号
２７　　信号処理部
２８　　出力端子
３０　　３入力ＮＡＮＤゲート
３５、３７、３９、４１、４３、４５　　遅延器
８１　　位相比較器
８２　　チャージポンプ
８３　　ループフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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