(57)【要約】【課題】電源電流のピーク値の低減を図ると共に、水平同期信号の誤認による誤動作を防止でき、出力のタイミングのばらつきを防止することができる駆動装置およびそれを備えた表示モジュールを提供する。【解決手段】ソースドライバは、ホールドメモリ回路２４とスイッチ回路２８とを備える。ホールドメモリ回路２４は、入力された水平同期信号ＬＳを遅延させる遅延回路と、遅延回路により遅延された水平同期信号ＬＳに基づいて表示データＤＧ・ＤＢ・ＤＢをラッチするホールドラッチセルと、遅延回路により遅延された水平同期信号ＬＳが入力されるとスイッチ回路２８に出力タイミング信号ＬＳＯＵＴを出力するコントロール回路とを備える。スイッチ回路２８は、出力タイミング信号ＬＳＯＵＴに基づいて、複数の駆動信号を同時に出力する。【選択図】  図１
2004301946.tif 000002
【特許請求の範囲】
【請求項１】
入力された水平同期信号に基づいて１水平同期期間に対応する表示データをラッチするホールドメモリ回路部と、上記ラッチされた表示データから変換部により変換された複数の駆動信号を表示部に出力するスイッチ回路部とを備え、上記駆動信号により表示部を駆動する駆動装置であって、
上記ホールドメモリ回路部は、入力された上記水平同期信号を遅延させる遅延手段と、該遅延手段により遅延された上記水平同期信号に基づいて上記表示データをラッチするホールドラッチ手段と、上記遅延手段により遅延された上記水平同期信号が入力されると上記スイッチ回路部に出力タイミング信号を出力するコントロール手段とを備え、
上記スイッチ回路部は、上記出力タイミング信号に基づいて、上記複数の駆動信号を同時に出力することを特徴とする駆動装置。
【請求項２】
上記ホールドラッチ手段は、駆動信号と同じ数備えられていると共に、複数のグループに分けられ、
上記遅延手段は、上記グループごとに少なくとも１つは対応するように備えられており、
上記水平同期信号は、上記グループごとに、上記ホールドラッチ手段および対応する上記遅延手段に入力されることを特徴とする請求項１に記載の駆動装置。
【請求項３】
上記コントロール手段には、上記グループのうちいずれか１つに対応する遅延手段により遅延された上記水平同期信号が入力されることを特徴とする請求項１に記載の駆動装置。
【請求項４】
上記グループごとに対応する遅延手段の数が異なる場合、上記いずれか１つのグループは、対応する遅延手段が最も多いグループのうちのいずれかであることを特徴とする請求項３に記載の駆動装置。
【請求項５】
上記出力タイミング信号は、上記遅延手段に入力される前後における上記水平同期信号のレベル変化を示す信号であることを特徴とする請求項１に記載の駆動装置。
【請求項６】
請求項１ないし５のいずれか１項に記載の駆動装置と、
上記表示データを表示する表示部とを備えていることを特徴とする表示モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル−アナログ変換された表示データに基づき画像を表示する表示モジュールを駆動する駆動装置およびそれを備えた表示モジュールに関するものである。
【０００２】
【従来の技術】
ＰＣ（パーソナルコンピュータ）やＴＶ（テレビジョン）のディスプレイ（表示モジュール（例えば、液晶表示装置））には、液晶パネルが多く用いられている。
【０００３】
ここで、液晶パネルを駆動する駆動回路の構成の一例について、図１３〜図１８を用いて説明する。
【０００４】
図１３は、駆動回路として、ソース線に信号を供給するＸドライバー（ソースドライバ）の構成を示すブロック図である（例えば、特許文献１参照）。
【０００５】
同図に示すように、このＸドライバーは、シフトレジスタ１０１、Ｋビット（ここではＫ＝４）並列のラッチＡ回路１０２、一括してラッチするラッチＢ回路１０３、４ビットのＤＩ１〜ＤＩ４をデコードして１６個のＤＯ０〜ＤＯ１５を作り出すデコーダ１０４、デコーダ１０４の出力を液晶駆動電圧まで持ち上げるレベルシフタ１０５、および、レベルシフタ１０５の出力をコントロール端子に持ち、２４＝１６レベルの階調信号のうち１つを選択するアナログスイッチ群１０６から構成されている。
【０００６】
ここで、ラッチＡ回路１０２の各段の内部にハーフラッチ１０７が、ラッチＢ回路１０３の各段の内部にはハーフラッチ１０８が、それぞれ４個ずつ接続されている。従って、ラッチＡ回路１０２の各段は、該当するシフトレジスタ１０１の段の出力Ｑｎ（ｎは１〜Ｍの整数）に同期して、４ビットのＰＤ１〜ＰＤ４を取り込む。このようにして、ラッチされたデータは一括してラッチパルスＬＣＬでラッチＢ回路１０３に取り込まれる。ラッチＢ回路１０３にラッチされたデータは各段ごとに、デコーダ１０４によりデコードされる。
【０００７】
そして、Ｄ１１〜Ｄ１４のデータにより、ＤＯ０〜ＤＯ１５のうちの１つが選択されると、レベルシフタ１０５を介して、１６個のアナログスイッチ群１０６の内の１つが選択され、外部から供給される１６個の液晶駆動電圧の階調レベルＧＳＶ０〜ＧＳＶ１５の内の該当する１つがドライバの出力としてソース線に供給される。
【０００８】
また、図１４は、図１３に示すＸドライバーの駆動時における信号のタイミングチャートである。Ｘドライバーにおける信号（主要な入力信号、内部信号、出力信号）について、図１４を用いて説明する。
【０００９】
シフトレジスタ１０１は、クロック信号ＸＣＬおよびスタートパルスＸＳＰ（入力信号）が入力される。そして、シフトレジスタ１０１からは、Ｑ１〜ＱＭ（内部出力信号）が、対応するラッチＡ回路１０２の段に入力される。図中Ｑａは、シフトレジスタ１０１のａ段目からの出力をいう。
【００１０】
ＰＤ１〜４は、１段目のラッチＡ回路１０２への入力信号であり、４ビットのデジタル信号である。ラッチＡ回路１０２からは、ＱＡ１〜ＱＡＭが出力される。なお、ＱＡａ（１≦ａ≦Ｍ）は、ラッチＡ回路１０２のａ段目の出力信号である。
【００１１】
ラッチＡ回路１０２は、シフトレジスタ１０１からの出力信号の立ち上がりで４ビットのデータＰＤ１〜４を掃引し、ＱＡ１〜ＱＡＭを出力する。
【００１２】
ラッチＢ回路１０３には、ラッチクロック入力信号ＬＣＬが入力される。ラッチＢ回路１０３は、ラッチクロック入力信号ＬＣＬの立ち下がりでラッチＡ回路１０２の出力信号ＱＡａ（１≦ａ≦Ｍ）を掃引し、ＱＢを出力する。そして、デコーダ１０４、レベルシフタ１０５、アナログスイッチ１０６を介して、アナログ化された最終的な出力０が出力される。なお、信号中の「ｉ」はｉ行目のデータを意味する。
【００１３】
ところで、これまでの液晶表示装置は、テレビ用画面やパソコン用画面等への活用のため、大画面化の要求のもとで開発が進められてきた。一方、最近では、急速に市場が拡大している携帯電話等の携帯端末への活用のため、携帯用表示装置に適した中小型の液晶表示装置ならびに液晶駆動装置の開発が進められている。
【００１４】
従って、上記用途に合致した液晶表示装置ならびに液晶駆動装置の画面に合わせて液晶駆動装置も、小型、軽量、低消費電力化（電池駆動を含む）、多出力化、高速化、表示品質の向上さらには特に、低コストであることが強く求められる。
【００１５】
液晶パネルが大型化および液晶駆動回路が多出力化するに従い、ラッチ信号ＬＳの立ち上がりあるいは立ち下がり（図１３に示す構成では、ラッチクロック入力信号ＬＣＬの立ち下がり）に同期して、同一タイミングでラッチから一括出力されるデータ信号量が増加する。この場合、図１７に示すように、液晶駆動回路に供給される電源電流のピーク値は大きくなり消費電流が増大する。ここで、図１７は、ロジック系回路およびレベルシフタ（レベルシフタ回路）におけるＧＮＤラインでの電源電流のピーク値の測定結果を示す。
【００１６】
これにより、ＧＮＤラインに電流が集中して流れるため、より大きなノイズが発生する。このため、これらノイズがトリガーとなりその結果、ホールド回路部においてデータ化けを起こす問題があった。
【００１７】
そこで、駆動回路において、電源電流のピーク値の低減を図ることができる液晶表示装置の構成の一例を図１５に示す（例えば、特許文献２参照）。
【００１８】
同図に示すように、液晶パネル２０１を制御する液晶パネル制御装置２０５は、ＣＰＵ２０４から表示データが入力されると、表示パネル２０１の動作に必要なクロックパルスＣＬ１，ＣＬ２、表示データＤｉｎ、フレーム信号ＦＬＭを生成する。
【００１９】
また、上記液晶表示装置は、交流化信号発生回路２０６を備えている。交流化信号発生回路２０６は、走査線に選択タイミングに対応したクロックパルスＣＬ１を計数して、複数走査線毎に交流化信号Ｍの極性を変化させる。これにより、１フレーム（１画面の表示期間）中の複数走査線毎に極性を切り換えて、交流化周波数を数百Ｈｚのように高くすることにより、交流化に伴うチラツキを防止する。これは、例えば、１フレーム毎に交流化のための極性を切り換えるとすると、比較的低い周波数により極性反転が行われて交流化に伴う画面のチラツキが問題になるからである。
【００２０】
直列抵抗とオペアンプとからなる電圧発生回路２０７は、駆動電圧Ｖ１〜Ｖ６を生成して、走査ドライバ２０３およびデータドライバ２０２に供給する。
【００２１】
ここで、液晶パネル２０１は、ｍ×ｎ画素から構成されている。即ち、液晶表示装置は、ｍ本の走査線Ｘ１〜Ｘｍと、ｎ本の信号線Ｙ１〜Ｙｎを有する。
【００２２】
走査ドライバ２０３は、クロックパルスＣＬ１により、シフト動作を行うシフトレジスタと、その出力信号を受けて駆動電圧発生回路により形成された駆動電圧Ｖ１またはＶ５と、Ｖ２またはＶ６とを交流化信号により切り換えて対応する走査線電極に出力させて走査線電極を選択／非選択レベルにする。
【００２３】
シフトレジスタの出力信号が選択レベルにされると、対応する走査線電極に駆動電圧Ｖ１を出力する。このとき、他の走査線駆動電圧は、シフトレジスタの出力信号の非選択レベルに応じて駆動電圧Ｖ５にされる。シフトレジスタは、クロックパルスＣＬ１に同期し、上記選択レベルを順次シフトするので、次のタイミングでは、次の走査線電極が代わって選択レベルにされる。
【００２４】
このようにして、走査線電極が順次選択される。上記のように、１フレーム中の複数走査線毎に極性を切り換えるものでは、交流化信号Ｍにより、駆動電圧Ｖ１に代えてＶ２のような選択レベルに、Ｖ５に代えてＶ６のような非選択レベルにされる。
【００２５】
また、画素データＤｉｎは、クロックパルスＣＬ２に同期してシリアル／パラレル変換回路ＳＰＣにシリアルに入力される。１走査線分に対応した信号線電極の画素信号は、１Ｈ期間（クロックパルスＣＬ１の１周期内）に、クロックパルスＣＬ２に同期してシリアルに入力される。このようにシリアルに取り込まれた１走査線分の画素信号は、パラレルに図１６に示すラインデータラッチ回路Ｃに取り込まれる。ここで、図１６は、図１５に示す液晶表示装置に用いられる駆動回路（データドライバ２０２）の構成を示す図である。
【００２６】
データドライバ２０２は、画像データを上記のようなシリアル／パラレル変換動作を行うラインデータラッチ回路Ｃからレベルシフト回路Ｂに供給してレベルシフトを行う。即ち、ラインデータラッチ回路Ｃは、５Ｖ系の回路により構成されており、５Ｖのようなハイレベルと、０Ｖのようなロウレベルを出力する。
【００２７】
これに対して、信号線に供給される表示出力信号を形成するドライバＡはスイッチＭＯＳＦＥＴから構成されている。また、駆動電圧発生回路により形成された駆動電圧Ｖ１、Ｖ３，Ｖ４およびＶ２のような比較的大きな電圧範囲の電圧をレベル損失なく出力させるようにラインデータラッチ回路Ｃの出力信号をレベルシフト回路Ｂによりレベルシフトさせる。
【００２８】
この液晶表示装置では、図１６に示すように、回路グループＣＧ間に遅延回路Ｄを有しているため、遅延回路Ｄの遅延時間だけずれて、各回路グループＣＧから表示出力信号が出力される。
【００２９】
これにより、表示出力信号（表示駆動電流）が回路グループＣＧごとに分散されて出力されるために、高精細化や大画面化により信号線の数が増大しても電源線に流れるピーク電流が分散されて流れることになる。従って、電源線（ロジック系ＧＮＤライン）に流れるピーク電流（電源源流のピーク値）を大幅に低減させることができる。
【００３０】
ところで、液晶表示パネルは、多数（ｎ本）の信号線電極を持つ。高精細化又は大画面化により、ｎの数は膨大となる。このため、図１６に示された駆動回路が複数個設けられる。即ち、実装基板上に複数個の信号線駆動用の半導体集積回路装置が搭載されることになる。
【００３１】
このような場合においても、上記図１６に示す駆動回路は、データラッチ信号のタイミングが順次にずれているので、各半導体集積回路装置において電源線に流れる駆動電流を分散することができる。従って、実装基板の電源線においても同様に駆動電流のピーク値を分散することができる。
【００３２】
【特許文献１】
特許第２７４７５８３号明細書（１９８８年１２月１２日公開）
【００３３】
【特許文献２】
特開平８−２２２６７号公報（１９９６年１月２３日公開）
【００３４】
【発明が解決しようとする課題】
しかしながら、上記特許文献２に記載の駆動回路では、電源電流のピーク値の低減を図るためにラッチ信号ＬＳを遅延させることで、図１８に示すように、ラッチ信号ＬＳと次の水平期間におけるスタートパルス信号とのセットアップ時間が短くなる。
【００３５】
従って、１水平期間内にラッチ信号ＬＳを正しく認識することができないことがあり、駆動回路が誤動作をおこしてしまうという問題がある。
【００３６】
また、単にラッチ信号ＬＳを順次、遅延回路を通して時間的にずれるよう構成されているため、データドライバ２０２（信号線駆動回路）に供給される電源電流のピーク値は小さくできるももの、データドライバ２０２からの出力もずれる。即ち、データドライバ２０２は、同時に一括してアナログ電圧が出力されるよう構成されてない。
【００３７】
従って、液晶表示装置において各出力の充電時間にバラツキがおこり、その結果、表示むら等が発生することとなる。
【００３８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電源電流のピーク値の低減を図ると共に、水平同期信号（ラッチ信号）の誤認による誤動作を防止でき、出力のタイミングのばらつきを防止することができる駆動装置およびそれを備えた表示モジュールを提供することにある。
【００３９】
【課題を解決するための手段】
本発明の駆動装置は、上記の課題を解決するために、入力された水平同期信号に基づいて１水平同期期間に対応する表示データをラッチするホールドメモリ回路部と、上記ラッチされた表示データから変換部により変換された複数の駆動信号を表示部に出力するスイッチ回路部とを備え、上記駆動信号により表示部を駆動する駆動装置であって、上記ホールドメモリ回路部は、入力された上記水平同期信号を遅延させる遅延手段と、該遅延手段によって遅延された上記水平同期信号に基づいて上記表示データをラッチするホールドラッチ手段と、上記遅延手段により遅延された上記水平同期信号が入力されると上記スイッチ回路部に出力タイミング信号を出力するコントロール手段とを備え、上記スイッチ回路部は、上記出力タイミング信号に基づいて、上記複数の駆動信号を同時に出力することを特徴としている。
【００４０】
ここで、駆動信号の数は、表示部の画素数や信号が表す色の数（例えば、ＲＧＢの３色）などに基づいて決定される。
【００４１】
また、ラッチされた表示データから駆動信号に変換する変換部とは、例えば、入力された信号のレベルを変換するレベルシフタ回路や、参照電圧に基づき発生された階調表示用のアナログ電圧の中から、入力された信号に応じたものを選択するＤＡ変換回路などである。
【００４２】
上記の構成によれば、遅延手段によって遅延された水平同期信号に基づいて表示データをラッチすることにより、ホールドメモリ回路部から出力される表示データは、遅延手段による遅延時間分、ずれることとなる。
【００４３】
従って、駆動回路に供給される電源電流を分散させることができ、電源電流のピーク値の低減を図ることができる。
【００４４】
また、出力タイミング信号に基づいて、複数の駆動信号を同時に出力するスイッチ回路部を備えることにより、駆動信号を出力するタイミングのばらつきを防止することができる。
【００４５】
従って、例えば、表示部において駆動信号の充電時間のばらつきを防止することができ、表示むらのない表示モジュールを提供することができる。
【００４６】
上記の駆動装置は、ホールドラッチ手段は、駆動信号と同じ数備えられていると共に、複数のグループに分けられ、遅延手段は、グループごとに少なくとも１つは対応するように備えられており、水平同期信号は、グループごとに、ホールドラッチ手段および対応する遅延手段に入力されることが好ましい。
【００４７】
上記の構成によれば、グループごとに遅延手段を用いたラッチを行うことができる。
【００４８】
従って、遅延手段により水平同期信号を遅延させているにもかかわらず、例えばコントロール手段に、遅延された水平同期信号が入力されてから、次のタイミング（次に水平期間）の水平同期信号が入力されるまでの時間を長くすることができる。
【００４９】
この結果、水平同期信号の誤認を防止することができ、駆動回路の誤動作を防止することができる。
【００５０】
上記の駆動装置は、コントロール手段に、グループのうちいずれか１つに対応する遅延手段により遅延された水平同期信号が入力されることが好ましい。
【００５１】
上記の構成によれば、遅延された１つの水平同期信号により、出力タイミング信号を発生することができる。
【００５２】
従って、例えば、最も遅延時間の長い水平同期信号を用いて出力タイミング信号をスイッチ回路部に入力することにより、確実に、全ての駆動信号を同時に出力することができる。
【００５３】
上記の駆動装置は、グループごとに対応する遅延手段の数が異なる場合、いずれか１つのグループは、対応する遅延手段が最も多いグループのうちのいずれかであることが好ましい。
【００５４】
上記の構成によれば、最も遅延時間の長い水平同期信号を用いて出力タイミング信号をスイッチ回路部に入力することができる。従って、確実に、全ての駆動信号を同時に出力することができる。
【００５５】
上記の駆動装置は、出力タイミング信号が、遅延手段に入力される前後における水平同期信号のレベル変化を示す信号であることが好ましい。
【００５６】
上記の構成によれば、水平同期信号のレベルにおける“Ｈｉｇｈ”と“Ｌｏｗ”との間での変化によって、スイッチ回路部は、駆動信号を出力するタイミングを知ることができる。
【００５７】
従って、簡単な構成で、スイッチ回路部は複数の駆動信号を同時に出力することができる。
【００５８】
本発明の表示モジュールは、上記記載の駆動装置と、表示データを表示する表示部とを備えていることを特徴としている。
【００５９】
上記の構成によれば、駆動回路に供給される電源電流を分散させることができ、電源電流のピーク値の低減を図ることができる。
【００６０】
また、駆動信号を出力するタイミングのばらつきを防止することができ、表示むらのない表示モジュールを提供することができる。
【００６１】
さらに、水平同期信号の誤認を防止することができ、誤動作のない表示モジュールを提供することができる。
【００６２】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図１２に基づいて説明すれば、以下の通りである。
【００６３】
図２は、本実施の形態に係る液晶表示装置（表示モジュール）の要部の構成を示す。同図に示すように、本液晶表示装置は、液晶パネル１、ドライバＩＣ２、ドライバＩＣ３、コントローラ４、および、液晶駆動電源５を備えている。本液晶表示装置は、液晶パネル１においてＴＦＴ（Ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を備えたアクティブマトリクス方式の液晶表示装置である。ドライバＩＣ２、ドライバＩＣ３、コントローラ４、および、液晶駆動電源５により、液晶パネル１の駆動を制御する。
【００６４】
また、液晶パネル１は、図示しない各液晶表示素子において対向電極（共通電極）６を備えている。
【００６５】
本液晶表示装置は、コントローラ４からの出力に応答して、ドライバＩＣ２・３が、液晶駆動電源５からの電圧を選択的に液晶パネル１に印加することにより、液晶パネル１において表示が行われる。
【００６６】
ドライバＩＣ２はｎ個（ｎ：自然数）のソースドライバＳＤ…からなり、ドライバＩＣ３はｍ個（ｍ：自然数）のゲートドライバＧＤ…からなる。ソースドライバＳＤ（駆動装置）は液晶パネル１におけるソース信号ライン１４（図３参照）を駆動し、ゲートドライバＧＤは液晶パネル１におけるゲート信号ライン１５（図３参照）を駆動するものである。
【００６７】
ソースドライバＳＤおよびゲートドライバＧＤは、それぞれＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）からなる。ドライバＩＣ２やドライバＩＣ３と液晶パネル１のＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ；インジウムすず酸化膜）端子との電気的な接続は、例えば、配線のあるフィルム上にＩＣチップを搭載した、例えばＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）を実装することにより行われる。この電気的接続は、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ  ；異方性導電膜）を介して、ＩＣチップを液晶パネル１のＩＴＯ端子に熱圧着して実装し、接続する方法で行ってもかまわない。
【００６８】
なお、液晶表示装置の小型化に対応するため、コントローラ４、液晶駆動電源５、ドライバＩＣ２・３を１チップ、または２ないし３チップで構成してもかまわない。
【００６９】
コントローラ４は、ドライバＩＣ２に、ソースドライバＳＤを制御するための制御信号Ｓ１として後述する水平同期信号（ラッチ信号）ＬＳ、スタートパルスＳＰおよびソースドライバ用クロック信号（以下、クロック信号と称する）ＣＫと、デジタル化された表示データＤ（例えば、赤、緑、青に対応するＲＧＢの各信号（表示データＤＲ・ＤＧ・ＤＢ））とを出力する。なお、水平同期信号ＬＳ、クロック信号ＣＫ、表示データＤは、各ソースドライバＳＤに入力されるが、スタートパルスＳＰは、いずれか１つの（ここでは、最もコントローラ４に近い）ソースドライバＳＤにのみ入力される。
【００７０】
また、コントローラ４は、ドライバＩＣ３に、垂直同期信号やゲートドライバ用クロック信号等の制御信号Ｓ２を出力する。
【００７１】
液晶駆動電源５は、ドライバＩＣ２・３に、液晶パネル１を表示させるための電圧（例えば、ドライバＩＣ２には、階調表示用電圧を発生させるための後述する参照電圧）を供給するものである。なお、ここでは、ドライバＩＣ２・３に、ソースドライバＳＤ・ゲートドライバＧＤを駆動するため電圧を供給するための電源は省略している。
【００７２】
外部から入力された表示データは、コントローラ４を介してデジタル信号として各ソースドライバＳＤへ表示データＤとして入力される。すると、ソースドライバＳＤは、入力されたデジタルの表示データＤを時分割で内部にラッチし、その後、コントローラ４から入力される水平同期信号ＬＳ（ラッチ信号、図１参照）に同期してＤ／Ａ（デジタル／アナログ）変換を行う。
【００７３】
その後、ソースドライバＳＤは、Ｄ／Ａ変換によって得られた階調表示用のアナログ電圧（階調表示電圧）を、液晶駆動電圧出力端子（後述する出力端子Ｘ１〜Ｚ１００）から、後述のソース信号ライン１４（図３参照）を介して、その液晶駆動電圧出力端子に対応した、液晶パネル１内の液晶表示素子（図示せず）へそれぞれ出力する。なお、ドライバＩＣ２におけるソースドライバＳＤの構成については、後に詳述する。
【００７４】
次に、液晶パネル１の構成について、図３を用いて説明する。
【００７５】
液晶パネル１は、画素電極１１…、画素容量１２…、画素への電圧印加をオン／オフする素子としてのＴＦＴ（スイッチング素子）１３…、ソース信号ライン１４…、ゲート信号ライン１５…、対向電極６…を有する。なお、これらを１つずつ備える領域、即ち、図中Ａで示す領域が１画素分の液晶表示素子である。また、画素電極１１と対向電極６との間には、液晶が挟持されている。
【００７６】
ソース信号ライン１４には、上述したソースドライバＳＤから、表示対象の画素の明るさに応じた階調表示電圧（ソースドライバＳＤから出力される出力（駆動）信号）が与えられる。ゲート信号ライン１５には、ゲートドライバＧＤから、縦方向に並んだＴＦＴ１３が順次オンするように走査信号が与えられる。
【００７７】
オン状態のＴＦＴ１３を通して、該ＴＦＴ１３のドレインに接続された画素電極１１にソース信号ライン１４の電圧が印加されると、画素電極１１と対向電極６との間の画素容量１２に電荷が蓄積される。従って、液晶に印加される電圧が変化することで液晶の光透過率が変化し、これにより液晶パネル１において表示が行われる。
【００７８】
ここで、液晶に印加される電圧について、液晶駆動波形の一例を示す図４および図５を用いて説明する。なお、図４・５中、ａ・ａ´はソースドライバＳＤからの出力信号の駆動波形、ｂ・ｂ´はゲートドライバＧＤからの出力信号の駆動波形である。また、ｃ・ｃ´は対向電極６の電位であり、ｄ・ｄ´は画素電極１１の電圧波形である。液晶に印加される電圧は、画素電極１１と対向電極６との電位差であり、図中斜線で示している。
【００７９】
例えば、図４に示す場合、駆動波形ｂで示すゲートドライバＧＤからの出力信号がＨｉｇｈレベルのとき、ＴＦＴ１３がオン状態となり、駆動波形ａで示すソースドライバＳＤからの出力信号とｃで示す対向電極６の電位との差が画素電極１１に印加される。
【００８０】
その後、駆動波形ｂで示すゲートドライバＧＤからの出力信号がＬｏｗレベルとなると、ＴＦＴ１３はオフ状態となる。このとき、画素では、画素容量１２があるため、画素電極１１においては上述の電圧が維持される。即ち、図中斜線で示される画素電極１１と対向電極６との電位差（液晶に印加される電圧）が維持される。図５の場合も同様に画素電極１１と対向電極６との電位差（液晶に印加される電圧）は維持されることとなる。
【００８１】
なお、図４の場合と図５の場合とでは、液晶に印加される電圧が異なる。図５の場合は、図４の場合と比べて液晶に対する印加電圧が低い。
【００８２】
このように、液晶に印加される電圧をアナログ電圧として変化させることで、液晶の光透過率をアナログ的に変え、階調表示を実現している。表示可能な階調数は、液晶に印加されるアナログ電圧の選択肢の数により決定される。
【００８３】
以下、ソースドライバＳＤの構成について、図１を用いて説明する。ここでは、各ソースドライバＳＤは、２６＝６４階調の表示を行うと共に、それぞれ１００画素×３（ＲＧＢ）を駆動する。即ち、図２に示すコントローラ４からの表示データＤ（ＤＲ（赤に対応）・ＤＧ（緑に対応）・ＤＢ（青に対応））は、各色それぞれ６ビットである。
【００８４】
図１に示すように、ソースドライバＳＤは、入力ラッチ回路２１、シフトレジスタ回路２２、サンプリングメモリ回路２３、ホールドメモリ回路（ホールドメモリ回路部）２４、レベルシフタ回路（変換部）２５、ＤＡ変換回路（変換部）２６、出力回路（変換部）２７、スイッチ回路（スイッチ回路部）２８、および、基準電圧発生回路２９を備えている。
【００８５】
シフトレジスタ回路２２は、入力されるスタートパルスＳＰを、入力されるクロック信号ＣＫにて同期をとってシフトさせる。シフトレジスタ回路２２の各段からは、制御信号がサンプリングメモリ回路２３に出力される。
【００８６】
なお、スタートパルスＳＰは、データ信号Ｄの水平同期信号ＬＳと同期が取られた信号である。また、シフトレジスタ回路２２においてシフトされたスタートパルスＳＰは、隣のソースドライバＳＤにおけるシフトレジスタ回路に、スタートパルスＳＰとして入力され、同様にシフトされる。そして、最もコントローラ４から遠いソースドライバＳＤにおけるシフトレジスタ回路まで転送される。
【００８７】
入力ラッチ回路２１は、各色に対応した入力端子にそれぞれシリアルに入力される各６ビットの表示データＤＲ・ＤＧ・ＤＢを一時的にラッチし、サンプリングメモリ回路２３に送る。
【００８８】
サンプリングメモリ回路２３は、シフトレジスタ回路２２の各段からの出力信号（制御信号）を用いて、入力ラッチ回路２１から時分割して送られてくる表示データＤＲ・ＤＧ・ＤＢ（Ｒ・Ｇ・Ｂ各６ビットの合計１８ビット）をサンプリングし、１水平同期期間分の表示データＤＲ・ＤＧ・ＤＢが揃うまで、各表示データＤＲ・ＤＧ・ＤＢを記憶している。
【００８９】
そして、サンプリングメモリ回路２３において１水平同期期間分の表示データＤＲ・ＤＧ・ＤＢが揃うと、ホールドメモリ回路２４には、水平同期信号ＬＳが入力されると共に、各表示データＤＲ・ＤＧ・ＤＢが入力される。
【００９０】
ホールドメモリ回路２４は、水平同期信号ＬＳに基づき、入力された表示データＤＲ・ＤＧ・ＤＢをラッチする。そして、表示データＤＲ・ＤＧ・ＤＢを、次の水平同期信号ＬＳが入力されるまでの間保持し、レベルシフタ回路２５に出力する。ホールドメモリ回路２４の構成については、後に詳述する。
【００９１】
レベルシフタ回路２５は、液晶パネル１への印加電圧レベルを処理する次段のＤＡ変換回路２６に適合させるため、表示データＤＲ・ＤＧ・ＤＢの信号レベルを昇圧等により変換する回路である。レベルシフタ回路２５からは、表示データＤ´Ｒ・Ｄ´Ｇ・Ｄ´Ｂが出力される。
【００９２】
基準電圧発生回路２９は、液晶駆動電源５（図２参照）からの参照電圧ＶＲに基づき、階調表示に用いる６４レベルのアナログ電圧を発生させ、ＤＡ変換回路２６に出力する。
【００９３】
ＤＡ変換回路２６は、レベルシフタ回路２５より入力されるＲＧＢそれぞれ６ビットの表示データＤ´Ｒ・Ｄ´Ｇ・Ｄ´Ｂ（デジタル）に応じて６４レベルの電圧の内の１つを選択することでアナログ電圧に変換して出力回路２７に出力する。即ち、ＤＡ変換回路２６は、図１１に示すように、６ビットそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に対応するスイッチ（ＳＷ０〜ＳＷ５）を有している。
【００９４】
そして、ＤＡ変換回路２６は、６ビットの表示データＤ´Ｒ・Ｄ´Ｇ・Ｄ´Ｂに応じたスイッチＳＷ０〜ＳＷ５をそれぞれ選択することにより、基準電圧発生回路２９から入力された６４レベルの電圧の内の１つを選択することとなる。
【００９５】
出力回路２７は、ＤＡ変換回路２６により選択されたアナログ信号を増幅し、また低インピーダンス出力に変え、スイッチ回路２８に出力する。出力回路２７はバッファ回路であり、例えば差動増幅回路を用いたボルテージフォロア回路で構成されるものである。
【００９６】
スイッチ回路２８は、アナログスイッチを有する。アナログスイッチは、ホールドメモリ回路２４から入力される後述のＬＳＯＵＴ（出力タイミング信号）に基づき、ＯＮ（導通状態）となる。
【００９７】
このとき、スイッチ回路２８は、階調レベルに対応するアナログ信号（液晶駆動電圧、階調表示電圧（駆動信号））を、同時に一括して、出力端子Ｘ１〜Ｘ１００・Ｙ１〜Ｙ１００・Ｚ１〜Ｚ１００を介して、液晶パネル１のソース信号ライン１４（図３参照）へ出力する。なお、出力端子Ｘ１〜Ｘ１００・Ｙ１〜Ｙ１００・Ｚ１〜Ｚ１００は、それぞれ表示データＤＲ・ＤＧ・ＤＢに対応するものであり、Ｘ，Ｙ，Ｚそれぞれ共に１００個の端子からなる。スイッチ回路２８の動作については後に詳述する。
【００９８】
即ち、コントローラ４からの表示データＤＲ・ＤＧ・ＤＢは、入力ラッチ回路２１に入力されてラッチされる。一方、クロック信号ＣＫに同期して、スタートパルスＳＰがシフトレジスタ回路２２内を順次転送される。そして、そのシフトレジスタ回路２２の各段から出力される制御信号に応答して、入力ラッチ回路２１から出力される表示データＤＲ・ＤＧ・ＤＢがサンプリングメモリ２３に時分割に取込まれ、一旦記憶される。
【００９９】
そして、水平同期信号ＬＳのタイミングで、即ちサンプリングメモリ２３に１ライン分の表示データＤＲ・ＤＧ・ＤＢが取込まれると、該サンプリングメモリ２３に記憶された表示データＤＲ・ＤＧ・ＤＢはホールドメモリ２４に格納されるとともにラッチされる。この表示データＤＲ・ＤＧ・ＤＢのラッチは次の水平同期信号ＬＳが入力されるまで維持される。
【０１００】
その後、ラッチされた表示データＤＲ・ＤＧ・ＤＢは、レベルシフタ回路２５において、液晶パネル１に印加される最大駆動電圧レベルまでレベル変換された後、Ｄ／Ａ変換回路２６に入力される。そして、Ｄ／Ａ変換回路２６において、液晶駆動電源５から出力される参照電圧に基づいて基準電圧発生回路２９で生成された液晶パネル１のソース信号ライン１４に印加される階調表示電圧（６４階調表示の場合は、６４レベルの電圧値）の中から、表示データＤＲ・ＤＧ・ＤＢに応じた１つの電圧値が選択され、出力回路２７およびスイッチ回路２８を介して出力される。
【０１０１】
このようにして、６４階調表示の各ソースドライバＳＤは、表示データＤＲ・ＤＧ・ＤＢに基づいて、階調レベルに対応するアナログ信号を液晶パネル１に出力し、６４階調の表示を行う。
【０１０２】
以下、ホールドメモリ回路２４について、図６〜図８を用いて説明する。
【０１０３】
ホールドメモリ回路２４は、図６（ａ）に示すように、コントロール回路（コントロール手段）３１、遅延回路（遅延手段）３２…、および、ホールドラッチセル（ホールドラッチ手段）３３…を備えている。
【０１０４】
本ホールドメモリ回路２４は、１つの出力回路２７に対して複数個（出力端子の数に対応）のホールドラッチセル３３を備えている。即ち、６ビットの表示データにおいては６個のホールドラッチセル３３を備えた構成となる。
【０１０５】
なお、ホールドラッチセル３３には、例えば図６（ｂ）に示すように、対応する表示データＤと水平同期信号ＬＳとが入力され、水平同期信号ＬＳのタイミングで、対応する出力端子に対して信号を出力する。ここで、図６（ｂ）は、図６（ａ）に示すＢ領域のホールドラッチセル３３を示す図である。
【０１０６】
両端に配されたホールドラッチセル（出力端子Ｘ１・Ｚ１００に対応するホールドラッチセル）には、複数段（ここでは２段）のインバータ回路３４・３４を介して、それぞれ水平同期信号ＬＳが供給される。
【０１０７】
また、両端に配されたホールドラッチセルの隣のホールドラッチセル（出力端子Ｙ１・Ｙ１００に対応するホールドラッチセル）には、一旦遅延回路３２において遅延された水平同期信号ＬＳが供給される。
【０１０８】
さらに、その隣のホールドラッチセル（出力端子Ｚ１・Ｘ１００に対応するホールドラッチセル）には、さらに遅延回路３２において遅延された水平同期信号ＬＳが供給される。また、その隣のホールドラッチセル（出力端子Ｘ２・Ｚ９９に対応するホールドラッチセル）には、さらに遅延回路３２において遅延された水平同期信号ＬＳが供給される。
【０１０９】
このように、両端に配されたホールドラッチセルから隣のホールドラッチセルへと、中央に向けて水平同期信号ＬＳが順次供給される。即ち、出力端子Ｘ１〜Ｚ５０に対応するホールドラッチセルには左側から、出力端子Ｚ１００〜Ｘ５１に対応するホールドラッチセルには右側から水平同期信号ＬＳが順次供給される。
【０１１０】
即ち、ホールドラッチセル３３…は、複数のグループ（ここでは左右２つのグループ）に分けられており、グループごとに遅延回路３２が対応するよう備えられている。そして、グループごとにラッチが行われる。
【０１１１】
また、遅延回路３２は、両端に３つずつ備えられている。従って、出力端子Ｙ１・Ｙ１００に対応するホールドラッチセルには１つの遅延回路３２、出力端子Ｚ１・Ｘ１００に対応するホールドラッチセルには１つの遅延回路３２・３２、出力端子Ｘ２〜Ｚ９９に対応するホールドラッチセルには３つの遅延回路３２・３２・３２を介して遅延された水平同期信号ＬＳが入力される。
【０１１２】
これにより、ホールドメモリ回路２４にシリアルに入力された水平同期信号ＬＳが、遅延回路３２によって遅延時間に相当とする時間分だけがずれて各ホールドラッチセル３３に入力されると共に、この水平同期信号ＬＳに基づくタイミングで、サンプリングメモリ回路２３から表示データＤＲ・ＤＧ・ＤＢが各ホールドラッチセル３３に取り込まれる。そして、この取り込まれた表示データＤＲ・ＤＧ・ＤＢは各ホールドラッチセル３３からレベルシフタ回路２５に出力される。
【０１１３】
従って、レベルシフタ回路２５も先述の遅延時間に相当する時間分だけずれて動作することとなる。これにより、ロジック系電源（ＧＮＤライン）に流れるピーク電流を緩和することができる。
【０１１４】
なお、遅延回路３２を介しての接続方法は特に限定されるものではない。例えば、水平同期信号ＬＳがＺ１００・Ｙ１００…Ｚ５１・Ｘ５１と左へ流れるのではなく、Ｘ５１・Ｙ５１…Ｙ１００・Ｚ１００と右へ流れるようにしてもかまわない。
【０１１５】
また、図６（ａ）では、左端（初段側）の遅延回路３２からによる最終段出力Ｌｅｆｔ−ＬＳがコントロール回路３１の入力ＣＴＳＢ−ＬＳに接続された構成例を示したが、これに限定されるものではない。
【０１１６】
例えば、図７に示すように、右端（最終段側）からの遅延回路３２からによる最終段出力Ｒｉｇｈｔ−ＬＳがコントロール回路３１の入力ＣＴＳＢ−ＬＳに接続されていてもかまわない。
【０１１７】
あるいは、図８に示すように、遅延回路を左右方向それぞれ１個ずつとし、１個の遅延回路３２に複数個のホールドラッチセル３３が接続されるような構成であってもかまわない。
【０１１８】
また、左右方向（初段側および最終段側）それぞれ（各グループ）において、遅延回路３２の個数が異なる場合は、遅延回路３２の個数の多い方のホールドラッチセル群に供給されるラッチ信号ＬＳがコントロール回路３１の入力ＣＴＲＢ−ＬＳに接続されるようにすればよい。
【０１１９】
ここで、ソースドライバＳＤの主要なブロック構成において供給される電源について、図９を用いて説明する。なお、ここでロジック系回路とは、低電圧で駆動可能な論理回路部分をさし、入力ラッチ回路２１・シフトレジスタ回路２２・サンプリングメモリ回路２３・ホールドメモリ回路２４をいう。
【０１２０】
アナログ電源（液晶パネル１を駆動するための高電圧）、アナログＧＮＤ、およびＳＵＢ−ＧＮＤは、レベルシフタ回路（高電圧側）２５、ＤＡ変換回路２６、出力回路２７および、スイッチ回路２８に接続される。ＳＵＢ−ＧＮＤは、電源をより安定化させるために設けられたものである。
【０１２１】
また、ロジック電源とロジックＧＮＤとは、ロジック系回路、ホールドメモリ回路２４に接続される。
【０１２２】
このとき、高電圧駆動で切り替わるレベルシフタ回路２５でのノイズが大きくならないよう、上記ホールドメモリ回路２４は、遅延回路３２を備えている。
【０１２３】
以下、ホールドメモリ回路２４のコントロール回路３１の構成について図１０を用いて説明する。
【０１２４】
上述したように、ホールドメモリ回路２４に入力された水平同期信号（ラッチ信号）ＬＳは、複数個（図６（ａ）・図１０では２段）のインバータ回路３４を介して出力され、コントロール回路３１の一方の入力端子ＣＴＲＢ−ＬＳに入力される。
【０１２５】
入力端子ＣＴＲＢ−ＬＳはインバータ回路一段を介して、ＮＡＮＤ型Ｒ−Ｓフリップフロップ（Ｒ−ＳＦ／Ｆ）で構成される回路の一方の入力端子であるＲＢに接続される。
【０１２６】
また、コントロール回路３１の他方の入力端子ＣＴＳＢ−ＬＳは複数段の遅延回路３２を介して入力端子ＣＴＲＢ−ＬＳと接続される。また、入力端子ＣＴＳＢ−ＬＳは、インバータ回路一段を介してＮＡＮＤ型Ｒ−Ｓフリップフロップ（Ｒ−ＳＦ／Ｆ）の他方の入力端子であるＳＢに接続される。ここで、各遅延回路３４は２個のインバータ回路からなるものとしているが、この構成に特に限定されるものではない。
【０１２７】
ここで、液晶パネル１の画素容量への充電時間のバラツキを考慮すると、液晶パネル１への出力は同時に一括出力することが望ましいため、本実施の形態においては、スイッチ回路２８を備えている。スイッチ回路２８のアナログスイッチは、コントロール回路３１から出力されるＬＳＯＵＴに基づき、オン（導通）／オフ（非同通）状態が切り換わる。
【０１２８】
以下、ホールドメモリ回路２４のコントロール回路３１、および、スイッチ回路２８の動作について、図１２を用いて説明する。図１２は、コントロール回路３１における信号のタイミングチャートである。
【０１２９】
コントロール回路３１の入力端子ＣＴＲＢ−ＬＳに“Ｌｏｗ”から“Ｈｉｇｈ”レベルに変化する水平同期信号ＬＳが入力されると、図１２に示すように、コントロール回路３１からの出力であるＬＳＯＵＴは入力信号と同様に“Ｌｏｗ”から“Ｈｉｇｈ”レベルに変化する。
【０１３０】
これにともないスイッチ回路２８におけるアナログスイッチに接続された各アナログスイッチのゲートには“Ｌｏｗ”から“Ｈｉｇｈ”レベルに変化する信号が供給されることになる。
【０１３１】
その結果、アナログスイッチはＯＦＦ（非導通）状態となり、各階調表示電圧の全出力端子Ｘ１〜Ｚ１００は同時にハイインピーダンス状態（ＨｉＺ）となる。なお、このときＲ−ＳＦ／Ｆの入力端子ＲＢへの入力は、“Ｈｉｇｈ”から“Ｌｏｗ”レベルに変化する。
【０１３２】
その後、コントロール回路のもう一方の入力端子であるＣＴＳＢ−ＬＳに遅延回路３２を介して“Ｌｏｗ”から“Ｈｉｇｈ”レベルに変化する水平同期信号ＬＳが供給されると、Ｒ−ＳＦ／Ｆの入力端子ＳＢへの入力は、“Ｈｉｇｈ”から“Ｌｏｗ”レベルに変化する。
【０１３３】
このとき、コントロール回路３１からの出力であるＬＳＯＵＴは、“Ｈｉｇｈ”から“Ｌｏｗ”レベルに信号が変化する。これにともない、アナログスイッチのゲートへは“Ｈｉｇｈ”から“Ｌｏｗ”レベルに変化する信号が供給される。
【０１３４】
その結果、アナログスイッチはＯＮ（導通状態）となり、各階調表示電圧の全出力端子Ｘ１〜Ｚ１００は同時にハイインピーダンス状態（ＨｉＺ）が解除される。これにより、各階調表示電圧は、各出力端子Ｘ１〜Ｚ１００から一括して同時にアナログ信号として出力される。
【０１３５】
なお、本実施の形態においては、表示モジュールとして液晶表示装置を用いて説明したが、表示データに基づいて表示するものであればこれに限定されるものではない。
【０１３６】
以上のように、本実施の形態のソースドライバＳＤは、図１に示すように、入力された水平同期信号ＬＳに基づいて１水平同期期間に対応する表示データＤをラッチするホールドメモリ回路２４と、レベルシフタ回路２５・ＤＡ変換回路２６・出力回路２７などの変換部により、ラッチされた表示データＤから変換された複数の駆動信号を液晶パネル１に出力するスイッチ回路２８とを備え、上記駆動信号により液晶パネル１を駆動する。
【０１３７】
また、図６（ａ）に示すように、ソースドライバＳＤにおいて、ホールドメモリ回路２４は、入力された水平同期信号ＬＳを遅延させる遅延回路３２と、該遅延回路３２によって遅延された水平同期信号ＬＳに基づいて表示データＤをラッチするホールドラッチセル３３と、遅延手段回路３２により遅延された水平同期信号ＬＳが入力されるとスイッチ回路２８にＬＳＯＵＴ（出力タイミング信号）を出力するコントロール回路３１とを備え、スイッチ回路２８は、ＬＳＯＵＴに基づいて、出力端子Ｘ１〜Ｚ１００を介して液晶パネル１に複数の駆動信号を同時に出力する。
【０１３８】
ここで、駆動信号の数は、液晶パネル１の画素数や表示データＤが表す色の数（例えば、ＲＧＢの３色）などに基づいて決定される。
【０１３９】
これにより、遅延回路３２によって遅延された水平同期信号ＬＳに基づいて表示データＤをラッチすることにより、ホールドメモリ回路２４から出力される表示データＤは、遅延回路３２による遅延時間分、ずれることとなる。
【０１４０】
従って、ソースドライバＳＤに供給される電源電流を分散させることができ、電源電流のピーク値の低減を図ることができる。
【０１４１】
また、ＬＳＯＵＴに基づいて、複数の駆動信号を同時に出力するスイッチ回路２８を備えることにより、駆動信号を出力するタイミングのばらつきを防止することができる。
【０１４２】
従って、例えば、液晶パネル１において駆動信号の充電時間のばらつきを防止することができ、表示むらのない表示モジュールを提供することができる。
【０１４３】
また、ＬＳＯＵＴは、遅延回路３２に入力される前後における水平同期信号ＬＳのレベル変化を示す信号であることが好ましい。
【０１４４】
これにより、水平同期信号ＬＳのレベルにおける“Ｈｉｇｈ”と“Ｌｏｗ”との間での変化によって、スイッチ回路２８は、駆動信号を出力するタイミングを知ることができる。
【０１４５】
従って、簡単な構成で、スイッチ回路２８は複数の駆動信号を同時に出力することができる。
【０１４６】
また、図６（ａ）に示すように、ホールドラッチセル３３は、駆動信号と同じ数（出力端子Ｘ１〜Ｚ１００と同じ数）備えられていると共に、複数のグループ（ここでは信号の流れが右向きであるグループと左向きであるグループとの２つ）に分けられ、遅延回路３２は、グループごとに少なくとも１つは対応するように（図６（ａ）では各グループに３つずつ）備えられており、水平同期信号ＬＳは、グループごとに、ホールドラッチセル３３および対応する遅延回路３２に入力されることが好ましい。ここで、グループの数は特に限定されるものではない。
【０１４７】
これにより、遅延回路３２手段を用いたラッチをグループごとに行うことができる。
【０１４８】
従って、遅延回路３２により水平同期信号ＬＳを遅延させているにもかかわらず、例えばコントロール回路３１に、遅延された水平同期信号ＬＳが入力されてから、次のタイミング（次に水平期間）の水平同期信号ＬＳが入力されるまでの時間を長くすることができる。
【０１４９】
この結果、水平同期信号ＬＳの誤認を防止することができ、ソースドライバＳＤの誤動作を防止することができる。
【０１５０】
また、コントロール回路３１に、グループのうちいずれか１つに対応する遅延回路３２により遅延された水平同期信号ＬＳが入力されることが好ましい。なお、図６（ａ）においては、Ｌｅｆｔ−ＬＳがコントロール回路３１に入力されている。
【０１５１】
これにより、遅延された１つの水平同期信号ＬＳにより、ＬＳＯＵＴを発生することができる。
【０１５２】
従って、例えば、最も遅延時間の長い（最も多くの遅延回路３２を経た）水平同期信号ＬＳを用いてＬＳＯＵＴをスイッチ回路２８に入力することにより、確実に、全ての駆動信号を同時に出力することができる。
【０１５３】
また、グループごとに対応する遅延回路３２の数が異なる場合において、コントロール回路３１に水平同期信号ＬＳが入力されるいずれか１つのグループは、対応する遅延回路３２が最も多いグループのうちのいずれかであることが好ましい。
【０１５４】
これにより、最も遅延時間の長い水平同期信号ＬＳを用いてＬＳＯＵＴをスイッチ回路２８に入力することができる。従って、確実に、全ての駆動信号を同時に出力することができる。
【０１５５】
【発明の効果】
本発明の駆動装置は、以上のように、ホールドメモリ回路部は、入力された水平同期信号を遅延させる遅延手段と、該遅延手段によって遅延された水平同期信号に基づいて表示データをラッチするホールドラッチ手段と、遅延手段により遅延された水平同期信号が入力されるとスイッチ回路部に出力タイミング信号を出力するコントロール手段とを備え、スイッチ回路部は、出力タイミング信号に基づいて、複数の駆動信号を同時に出力する構成である。
【０１５６】
これにより、遅延手段によって遅延された水平同期信号に基づいて表示データをラッチすることにより、駆動回路に供給される電源電流を分散させることができ、電源電流のピーク値の低減を図ることができる。
【０１５７】
また、出力タイミング信号に基づいて、複数の駆動信号を同時に出力するスイッチ回路部を備えることにより、駆動信号を出力するタイミングのばらつきを防止することができる。
【０１５８】
従って、例えば、表示部において駆動信号の充電時間のばらつきを防止することができ、表示むらのない表示モジュールを提供することができるといった効果を奏する。
【０１５９】
本発明の駆動装置は、ホールドラッチ手段が、駆動信号と同じ数備えられていると共に、複数のグループに分けられ、遅延手段が、グループごとに少なくとも１つは対応するように備えられており、水平同期信号は、グループごとに、ホールドラッチ手段および対応する遅延手段に入力される構成である。
【０１６０】
これにより、遅延手段により水平同期信号を遅延させているにもかかわらず、例えばコントロール手段に、遅延された水平同期信号が入力されてから、次のタイミング（次に水平期間）の水平同期信号が入力されるまでの時間を長くすることができる。
【０１６１】
従って、水平同期信号の誤認を防止することができ、駆動回路の誤動作を防止することができるといった効果を奏する。
【０１６２】
本発明の駆動装置は、コントロール手段に、グループのうちいずれか１つに対応する遅延手段により遅延された水平同期信号が入力される構成である。
【０１６３】
これにより、遅延された１つの水平同期信号により、出力タイミング信号を発生することができる。従って、例えば、最も遅延時間の長い水平同期信号を用いて出力タイミング信号をスイッチ回路部に入力することにより、確実に、全ての駆動信号を同時に出力することができるといった効果を奏する。
【０１６４】
本発明の駆動装置は、グループごとに対応する遅延手段の数が異なる場合、いずれか１つのグループは、対応する遅延手段が最も多いグループのうちのいずれかである構成である。
【０１６５】
これにより、確実に、全ての駆動信号を同時に出力することができるといった効果を奏する。
【０１６６】
本発明の駆動装置は、出力タイミング信号が、遅延手段に入力される前後における水平同期信号のレベル変化を示す信号である構成である。
【０１６７】
これにより、簡単な構成で、スイッチ回路部は複数の駆動信号を同時に出力することができるといった効果を奏する。
【０１６８】
本発明の表示モジュールは、上記記載の駆動装置と、表示データを表示する表示部とを備えている構成である。
【０１６９】
これにより、駆動回路に供給される電源電流を分散させることができ、電源電流のピーク値の低減を図ることができる。
【０１７０】
また、駆動信号を出力するタイミングのばらつきを防止することができ、表示むらのない表示モジュールを提供することができる。
【０１７１】
さらに、水平同期信号の誤認を防止することができ、誤動作のない表示モジュールを提供することができるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る駆動装置の要部の構成を示すブロック図である。
【図２】図１に示す駆動装置を備えた液晶表示装置の要部の構成を示す図である。
【図３】液晶パネルの構成を示す図である。
【図４】液晶駆動波形の一例を示すものであり、ソースドライバからの出力信号の駆動波形、ゲートドライバからの出力信号の駆動波形、対向電極の電位、画素電極の電圧波形、および、液晶に印加される電圧を示す図である。
【図５】液晶駆動波形の他の一例を示すものであり、ソースドライバからの出力信号の駆動波形、ゲートドライバからの出力信号の駆動波形、対向電極の電位、画素電極の電圧波形、および、液晶に印加される電圧を示す図である。
【図６】（ａ）は、ホールドメモリ回路の構成を示すブロック図であり、（ｂ）は、ホールドメモリ回路のホールドラッチセルの構成を示す図である。
【図７】コントロール回路に右側の遅延回路から入力する場合のホールドメモリ回路の構成を示すブロック図である。
【図８】右方向と左方向とで遅延回路を１つずつ備えた場合のホールドメモリ回路の構成を示すブロック図である。
【図９】ソースドライバの主要なブロック構成において供給される電源を示す図である。
【図１０】ホールドメモリ回路におけるコントロール回路の構成について示す図である。
【図１１】ＤＡ変換回路の構成を示す図である。
【図１２】コントロール回路３１における信号のタイミングチャートである。
【図１３】従来の駆動回路の構成の一例を示すブロック図である。
【図１４】図１３に示す駆動回路の駆動時における信号のタイミングチャートである。
【図１５】従来の他の駆動回路を用いた液晶表示装置の要部の構成を示す図である。
【図１６】図１５に示す液晶表示装置におけるソースドライバの構成を示す図である。
【図１７】ロジック系回路およびレベルシフタ回路部におけるＧＮＤラインでのピーク電流値を示す図である。
【図１８】ラッチ信号を遅延させた場合のクロック信号ＣＫ、スタートパルスＳＰ、および、ラッチ信号ＬＳを示すタイミングチャートである。
【符号の説明】
１    液晶パネル（表示部）
２    ドライバＩＣ
３    ドライバＩＣ
４    コントローラ
５    液晶駆動電源
２１    入力ラッチ回路
２２    シフトレジスタ回路
２３    サンプリングメモリ回路
２４    ホールドメモリ回路（ホールドメモリ回路部）
２５    レベルシフタ回路（変換部）
２６    ＤＡ変換回路（変換部）
２７    出力回路（変換部）
２８    スイッチ回路（スイッチ回路部）
２９    基準電圧発生回路
３１    コントロール回路（コントロール手段）
３２    遅延回路（遅延手段）
３３    ホールドラッチセル（ホールドラッチ手段）
ＳＤ    ソースドライバ（駆動装置）
ＧＤ    ゲートドライバ
ＬＳ    水平同期信号（ラッチ信号）
ＤＲ，ＤＧ，ＤＢ    表示データ
Ｘ１〜Ｘ１００・Ｙ１〜Ｙ１００・Ｚ１〜Ｚ１００        出力端子
ＬＳＯＵＴ    出力（出力タイミング信号）
【図１】
2004301946.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004301946.tif 000007
【図６】
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【図７】
2004301946.tif 000009
【図８】
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【図９】
2004301946.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2004301946.tif 000016
【図１５】
2004301946.tif 000017
【図１６】
2004301946.tif 000018
【図１７】
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【図１８】
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