(57)【要約】【課題】半導体電力変換回路を構成する半導体スイッチング素子の主端子間の電圧を検出するのに好適な電圧検出回路を提供する。【解決手段】分圧抵抗Ｒ１１，Ｒ１２およびコンデンサＣ１１，Ｃ１２を個別に並列接続した並列回路２組を直列接続し、この両端を半導体スイッチング素子としてのＩＧＢＴＱ１の主端子間に接続すると共に、前記並列回路の時定数をほぼ等しい値にすることにより、Ｒ１２とＣ１２の並列回路に発生する電圧に基づく値をＩＧＢＴＱ１に印加される電圧とすることにより、この印加された電圧を遅滞なく検出することができる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体電力変換回路を構成する半導体スイッチング素子の主端子間に抵抗とコンデンサの並列回路を複数組直列接続してなる両端を接続すると共に、それぞれの前記並列回路の時定数をほぼ等しく設定し、
前記半導体スイッチング素子のいずれか一方の主端子と前記それぞれの直列接続点のいずれか１点との間、又は前記それぞれの直列接続点のいずれか２点の間の電圧に基づく値を前記半導体スイッチング素子に印加される電圧として検出することを特徴とする半導体スイッチング素子の電圧検出回路。
【請求項２】
請求項１に記載の半導体スイッチング素子の電圧検出回路において、
前記電圧検出回路が、前記半導体スイッチング素子のターンオフスナバとしての機能を兼ね備えることを特徴とする半導体スイッチング素子の電圧検出回路。
【請求項３】
請求項２に記載の半導体スイッチング素子の電圧検出回路において、
前記電圧検出回路を形成するそれぞれのコンデンサの合成容量値を、スナバコンデンサのみで形成される前記ターンオフスナバにおける前記スナバコンデンサの容量値にほぼ等しく設定したことを特徴とする半導体スイッチング素子の電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体電力変換回路を構成する半導体スイッチング素子の電圧検出回路に関する。
【０００２】
【従来の技術】
図３は、この種の半導体スイッチング素子の電圧検出回路の従来例を示す回路構成図であり、Ｑ１は半導体スイッチング素子としてのＩＧＢＴ、Ｄ１はＩＧＢＴＱ１と逆並列に接続されるダイオード、ＧＤＵ１ａはＩＧＢＴＱ１をオン・オフさせるゲート駆動回路、Ｒ１　，Ｒ２　は分圧抵抗、ＣＦ　はフィルタコンデンサを示し、この構成ではＲ１　とＲ２　とＣＦ　とで電圧検出回路を形成している。
【０００３】
図３において、ＩＧＢＴＱ１の主端子（コレクタ端子，エミッタ端子）間に印加される電圧をＥｉｎ、前記電圧検出回路の検出電圧をＥｏｕｔとし、後述のフィルタコンデンサＣＦ　を影響を無視すると、下記数１式に示す関係がある。
【０００４】
【数１】
Ｅｏｕｔ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝Ｅｉｎ
上記数１式において、例えば、Ｒ１　：Ｒ２　＝９９：１に選定することにより、ＩＧＢＴＱ１の主端子間に印加される電圧すなわちＥｉｎの［１／１００］倍の電圧がＥｏｕｔに現れ、このＥｏｕｔはゲート駆動回路ＧＤＵ１ａの端子Ｖ−端子Ｅ間に入力される。
【０００５】
このゲート駆動回路ＧＤＵ１ａでは前記Ｅｏｕｔの値を監視し、この監視した値が予め定めた値を越えたときには、ＩＧＢＴＱ１に過電圧が印加されたと判定し、この過電圧印加によるＩＧＢＴＱ１の破損を防止するために、このＩＧＢＴＱ１に対して、例えば、ゲート駆動回路ＧＤＵ１ａにより活性領域で再オンさせる動作を行い、該ＩＧＢＴに過電圧が印加されるのを阻止するようにしている。
【０００６】
また、フィルタコンデンサＣＦ　は、ＩＧＢＴＱ１のスイッチング動作に伴う前記電圧検出回路の配線インダクタンスや分圧抵抗Ｒ１　，Ｒ２　内部のインダクタンス成分，コンデンサ成分などによる寄生振動を抑制し、該電圧検出回路が誤検出するのを防止するために設けられている。
【０００７】
【発明が解決しようとする課題】
図３に示した半導体スイッチング素子の従来の電圧検出回路によると、上述の寄生振動抑制用のフィルタコンデンサＣＦ　により、前記Ｅｉｎの電圧変化に対して、前記Ｅｏｕｔの電圧変化の追従に遅れが生ずるという問題があった。
【０００８】
この発明の目的は、上記問題点を解決する半導体スイッチング素子の電圧検出回路を提供することにある。
【０００９】
【課題を解決するための手段】
この第１の発明は、半導体電力変換回路を構成する半導体スイッチング素子の主端子間に抵抗とコンデンサの並列回路を複数組直列接続してなる両端を接続すると共に、それぞれの前記並列回路の時定数をほぼ等しく設定し、前記半導体スイッチング素子のいずれか一方の主端子と前記それぞれの直列接続点のいずれか１点との間、又は前記それぞれの直列接続点のいずれか２点の間の電圧に基づく値を前記半導体スイッチング素子に印加される電圧として検出することを特徴とした半導体スイッチング素子の電圧検出回路にする。
【００１０】
また第２の発明は前記第１の発明の半導体スイッチング素子の電圧検出回路において、前記電圧検出回路が、前記半導体スイッチング素子のターンオフスナバとしての機能を兼ね備えることを特徴とする。
【００１１】
さらに第３の発明は前記第２の発明の半導体スイッチング素子の電圧検出回路において、前記電圧検出回路を形成するそれぞれのコンデンサの合計容量値を、スナバコンデンサのみで形成される前記ターンオフスナバにおける前記スナバコンデンサの容量値にほぼ等しく設定したことを特徴とする。
【００１２】
この発明によれば、半導体スイッチング素子の主端子間に抵抗とコンデンサの並列回路を複数組直列接続してなる両端を接続すると共に、それぞれの前記並列回路の時定数をほぼ等しく設定することにより、先述の寄生振動を抑制しつつ、検出遅れを解消することができる。
【００１３】
【発明の実施の形態】
図１は、この発明の半導体スイッチング素子の電圧検出回路の第１の実施例を示す回路構成図であり、図３に示し従来例回路と同様に、Ｑ１は半導体スイッチング素子としてのＩＧＢＴ、Ｄ１はＩＧＢＴＱ１と逆並列に接続されるダイオード、ＧＤＵ１ａはＩＧＢＴＱ１をオン・オフさせるゲート駆動回路であり、また、Ｒ１１，Ｒ１２は分圧抵抗、Ｃ１１，Ｃ１２はコンデンサを示し、この構成ではＲ１１，Ｒ１２とＣ１１，Ｃ１２とで電圧検出回路を形成している。
【００１４】
図１において、ＩＧＢＴＱ１の主端子（コレクタ端子，エミッタ端子）間に印加される電圧をＥｉｎ、前記電圧検出回路の検出電圧をＥｏｕｔとすると、下記数２式に示す関係がある。
【００１５】
【数２】
Ｅｏｕｔ＝｛Ｒ１２／（１＋ｊωＲ１２・Ｃ１２）｝÷｛Ｒ１１／（１＋ｊωＲ１１・Ｃ１１）＋Ｒ１２／（１＋ｊωＲ１２・Ｃ１２）｝×Ｅｉｎ
ここで、Ｒ１１・Ｃ１１＝Ｒ１２・Ｃ１２となるように、Ｒ１１，Ｒ１２の抵抗値およびＣ１１，Ｃ１２の容量値を選定すると、上記数２式は下記数３式となり、この数３式から明らかなように、コンデンサＣ１１，Ｃ１２の容量値および印加周波数に関係なく一定の分圧比で電圧検出ができることを示している。
【００１６】
【数３】
Ｅｏｕｔ＝｛Ｒ１２／（Ｒ１１＋Ｒ１２）｝Ｅｉｎ
上記数３式において、例えば、Ｒ１１：Ｒ１２＝Ｃ１２：Ｃ１１＝９９：１に選定することにより、ＩＧＢＴＱ１の主端子間に印加される電圧すなわちＥｉｎの［１／１００］倍の電圧がＥｏｕｔに現れ、このＥｏｕｔはゲート駆動回路ＧＤＵ１ａの端子Ｖ−端子Ｅ間に入力され、このゲート駆動回路ＧＤＵ１ａでは前記Ｅｏｕｔの値が予め定めた値を越えたときには、ＩＧＢＴＱ１に過電圧が印加されたと判定し、この過電圧印加によるＩＧＢＴＱ１の破損を防止するために、このＩＧＢＴＱ１に対して、例えば、ゲート駆動回路ＧＤＵ１ａにより活性領域で再オンさせる動作を行い、該ＩＧＢＴに過電圧が印加されるのを阻止するようにしている。
【００１７】
また、図１に示した構成において、Ｒ１１・Ｃ１１およびＲ１２・Ｃ１２の時定数を図３の構成におけるＲ２　・ＣＦ　とからなる時定数とほぼ等しく設定すれば、ＩＧＢＴＱ１のスイッチング動作に伴う前記電圧検出回路の配線インダクタンスや分圧抵抗Ｒ１１，Ｒ１２内部のインダクタンス成分，コンデンサ成分などによる寄生振動を抑制でき、該電圧検出回路が誤検出するのを防止することができる。
【００１８】
なお、図１に示した電圧検出回路は抵抗とコンデンサの並列回路２組を直列接続した構成であるが、例えば、抵抗とコンデンサの並列回路４組を直列接続した構成にし、ＩＧＢＴＱ１のエミッタ端子またはコレクタ端子と前記直列接続点のいずれか１点との間、又は前記直列接続点のいずれか２点の間の電圧に基づく値をＩＧＢＴＱ１に印加される電圧として検出することもでき、このような構成にすることにより、前記ＥｉｎとＥｏｕｔとの分圧比を容易に所望の値に設定することが可能となる。
【００１９】
図２（ロ）は、この発明の半導体スイッチング素子の電圧検出回路の第２の実施例を示す回路構成図であり、図３に示し従来例回路と同様に、Ｑ１は半導体スイッチング素子としてのＩＧＢＴ、Ｄ１はＩＧＢＴＱ１と逆並列に接続されるダイオード、ＧＤＵ１ａはＩＧＢＴＱ１をオン・オフさせるゲート駆動回路であり、また、Ｒ２１，Ｒ２２は分圧抵抗、ＣＳ１，ＣＳ２はスナバコンデンサを示し、この構成ではＲ２１，Ｒ２２とＣＳ１，ＣＳ２とで電圧検出回路を形成している。さらに、図２（イ）におけるＧＤＵ１はＩＧＢＴＱ１をオン・オフさせるゲート駆動回路、ＣＳ　はＩＧＢＴＱ１のターンオフ時のサージ電圧を抑制するためのターンオフスナバを形成するスナバコンデンサであり、このスナバコンデンサＣＳ　の容量は主として、ＩＧＢＴＱ１のターンオフ時のスイッチング動作軌跡が安全動作領域（ＲＢＳＯＡ）内に位置する値に基づいて設定される。
【００２０】
すなわち図２（ロ）の構成において、Ｒ２１・ＣＳ１＝Ｒ２２・ＣＳ２となるように、Ｒ２１，Ｒ２２の抵抗値およびＣＳ１，ＣＳ２の容量値を選定すると、前記ＥｉｎとＥｏｕｔの関係は上記数３式と同形となり、さらに、スナバコンデンサＣＳ１およびＣＳ２の合成容量値を、図２（イ）に示したスナバコンデンサＣＳ　の容量値にほぼ等しく設定すれば、この電圧検出回路は前記ターンオフスナバとしての機能を兼ね備えることができる。
【００２１】
【発明の効果】
この発明の半導体スイッチング素子の電圧検出回路によれば、該半導体スイッチング素子の印加される電圧を遅滞なく検出することが可能となる。また、この電圧検出回路は前記半導体スイッチング素子のターンオフスナバの機能を兼ねることができ、該半導体スイッチング素子の過電圧印加およびそれに基づく素子破壊を防止することができる。
【図面の簡単な説明】
【図１】
この発明の第１の実施例を示す回路構成図
【図２】
この発明の第２の実施例を説明する回路構成図
【図３】
従来例を示す回路構成図
【符号の説明】
Ｑ１…ＩＧＢＴ、Ｄ１…ダイオード、ＧＤＵ１…ゲート駆動回路、ＧＤＵ１ａ…ゲート駆動回路、Ｒ１　，Ｒ２　，Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２…分圧抵抗、ＣＦ　…フィルタコンデンサ、Ｃ１１，Ｃ１２…コンデンサ、ＣＳ　，ＣＳ１，ＣＳ２…スナバコンデンサ。
【図１】
2004056980.tif 000003
【図２】
2004056980.tif 000004
【図３】
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