(57)【要約】【課題】待機動作時のオフリーク電流の削減を実現でき、しかもリーク電流の経路の削減を図って製造工程の増加を防止し得る半導体集積回路装置を提供する。【解決手段】パストランジスタロジックにて構成される論理演算を実現するＭＯＳトランジスタを有するネットワーク論理回路ブロックと、ネットワーク論理回路ブロックの出力信号を増幅するバッファ回路ブロックとを備え、半導体基板５１上に埋込み絶縁層５２を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタ４４、５０を有する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
パストランジスタロジックにて構成される論理演算を実現するＭＯＳトランジスタを有するネットワーク論理回路ブロックと、該ネットワーク論理回路ブロックの出力信号を増幅するバッファ回路ブロックとを備え、半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタを有する半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記ＭＯＳトランジスタにより構成される半導体回路の活性状態時と待機状態時とで、前記半導体基板にそれぞれ異なるバイアス電圧が印加される構成となっている半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記バイアス電圧をコントロールするための外部制御回路を有する半導体集積回路装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体集積回路装置において、
待機動作制御端子を有し、待機動作時には前記バッファ回路ブロックの入力信号にかかわらず、バッファ回路ブロックの出力を一定値に固定し、待機動作時のオフリーク電流を削減する機能を有する半導体集積回路装置。
【請求項５】
請求項１乃至請求項３のいずれかに記載の半導体集積回路装置において、
前記バッファ回路ブロックは、ネットワーク論理回路ブロックの出力を入力とするインバータ回路を有し、該ネットワーク論理回路ブロックおよび該インバータ回路のＮＭＯＳトランジスタの半導体基板にバイアス電圧を印加し、前記ＭＯＳトランジスタのしきい値電圧を制御可能とした半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
前記バッファ回路ブロックは、ネットワーク論理回路ブロックの出力を入力とするインバータ回路と、該インバータ回路出力がゲートに接続されるとともに前記ネットワーク論理回路ブロックの出力がドレインに接続されているＰチャネルトランジスタとを有する半導体集積回路装置。
【請求項７】
請求項１乃至請求項４のいずれかに記載の半導体集積回路装置において、
前記バッファ回路ブロックは、ネットワーク論理回路ブロックの出力と待機動作制御信号とを入力とするＮＡＮＤ回路を有し、該ＮＡＮＤ回路の縦積みに接続されているＮＭＯＳトランジスタおよび該ネットワーク論理回路ブロックの半導体基板のしきい値電圧を高く設定するとともにゲートには待機動作制御信号を入力する半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パストランジスタで構成され、低消費電力、特に低電源電圧で動作し、待機時の消費電力を削減することを可能とする半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、集積回路の微細化、高性能化、低電圧動作化に伴い、トランジスタのしきい値電圧の低下させ、低電源電圧にて高速に動作する半導体集積回路が実現されている。ところが、しきい値電圧の低下は、トランジスタのオフリーク電流の増加を招くため、待機動作時のリーク電流の存在は、待機モードを持つ携帯情報端末機器等への応用について大きな課題となっている。
【０００３】
待機動作時のリーク電流を削減するための半導体集積回路装置に関し、以下のような従来例がある（例えば、特許文献１参照）。
【０００４】
図８は、前記従来例の半導体集積回路装置を示すブロック図である。以下、図面を参照しながら説明する。
【０００５】
この半導体集積回路装置１００は、単一のシリコン基板１０１上に形成された機能回路１０２、第１のバイアス発生回路１０３、第２のバイアス発生回路１０５およびバイアス選択回路１０４を含む構成となっている。第１のバイアス発生回路１０３は待機動作状態における基板電位を供給し、第２のバイアス発生回路１０５は活性状態時における基板電位を供給する。
【０００６】
図９は、図８に記載した半導体集積回路装置の一部の断面構造である。この構成は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造となっており、シリコン基板１１７上に形成された埋込み絶縁層１１６と、埋込み絶縁層１１６上に形成されたＮＭＯＳトランジスタ１１１と、埋込み絶縁層１１６に上に形成されたＰＭＯＳトランジスタ１１５を含む。ＮＭＯＳトランジスタ１１１は、Ｎチャネル層１１０の上にゲート誘電体薄膜１０８を挟んでゲート電極１０９が設けられ、ＰＭＯＳトランジスタ１１５は、Ｐチャネル層１１４の上にゲート誘電体薄膜１０８を挟んでゲート電極１０９が設けられている。なお、１０６および１１２はソース電極、１０７および１１３はドレイン電極である。
【０００７】
このＮＭＯＳトランジスタ１１１においては、ゲート電圧を印加して活性状態においたとき、Ｎチャネル層１１０のすべてが空乏化するようになっており、完全空乏型（Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅ：ＦＤ型）ＳＯＩで作られている。一方、ＰＭＯＳトランジスタ１１５においては、ゲート電圧を印加して活性状態においたとき、ＮＭＯＳトランジスタ１１１と比較して、Ｐチャネル層１１４の一部しか空乏化しないような、部分空乏型（Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅ：ＰＤ型）ＳＯＩで作られている。
【０００８】
図中のＮＭＯＳトランジスタ１１１では、埋込み絶縁層１１６からゲート誘電体薄膜１０８まで容量結合しており、基板バイアスにより表面側のＭＯＳトランジスタ１１１、１１５のしきい値電圧が変化する。例えば、活性状態では、基板に電位を与えることにより、ＮＭＯＳトランジスタのしきい値電圧を低くし、高速動作に対応させ、待機動作状態では、基板の電位を下げることにより、ＮＭＯＳトランジスタのしきい値電圧を高い値にし、オフリーク電流の削減を実現している。
【０００９】
一方、ＰＭＯＳトランジスタ１１５においては、空乏化しないチャネル層１１４の電位はソース領域１１２の電位で固定されるため、完全空乏化の際のような容量結合は生じないため、通常のバックゲートバイアスでは、表面のＭＯＳトランジスタのしきい値電圧には影響を与えない。
【００１０】
図１０は、他の従来例の半導体集積回路装置を示すブロック図である（例えば、特許文献２参照）。
【００１１】
この半導体集積回路装置は、ネットワーク論理回路ブロック１２１と、この論理回路ブロック１２１の出力を入力とするバッファ回路ブロック１２２とを含み、論理回路ブロック１２１はパストランジスタによるロジックから構成されている。
【００１２】
図１１は、他の従来例の半導体集積回路装置における一部の断面構造であり、主にバッファ回路ブロックの断面構造を示した図である。なお、図９と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
【００１３】
この半導体集積回路装置において、図９に示す半導体集積回路装置と異なるところは、埋込み絶縁層１１６内にＮＭＯＳバックゲート１１８ａおよびＰＭＯＳバックゲート１１８ｂが設けられ、ＮＭＯＳバックゲート１１８ａにバックゲート電極１１９ａが接続され、ＰＭＯＳバックゲート１１８ｂにバックゲート電極１１９ｂが接続されていることである。
【００１４】
上記ＮＭＯＳバックゲート１１８ａはＮＭＯＳトランジスタ１１１の下に設けられ、ＰＭＯＳバックゲート１１８ｂはＰＭＯＳトランジスタ１１５の下に設けられており、かかる構造により、ＮＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１５のバックゲート１１８ａ、１１８ｂに電位を与えられるようにしたものである。
【００１５】
図１０に示す他の従来例においては、回路ブロックを構成するＭＯＳトランジスタのバックゲートに電位を供給することにより、ＭＯＳトランジスタのしきい値を制御し、待機動作時のオフリーク電流の削減を実現するものである。
【００１６】
【特許文献１】
特開平６−８９５７４号公報
【特許文献２】
特開平１１−３５５１２５号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、図８の従来例においては、ＰＭＯＳトランジスタをＰＤ型ＳＯＩで形成しているので、ＰＭＯＳトランジスタのしきい値電圧が高くなり、これにより低電圧動作させる際に不都合がある。
【００１８】
一方、図１０に示す他の従来例においては、埋込み絶縁層内にバックゲートを設けるようにしているので、製造工程の増加およびリーク電流の経路の削減に不都合がある。
【００１９】
本発明は、このような従来技術の課題を解決するためになされたものであって、待機動作時のオフリーク電流の削減を実現でき、しかもリーク電流の経路の削減を図って製造工程の増加を防止し得る半導体集積回路装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明においては、上述したリーク電流の経路を解析し、多結晶シリコン膜（バックゲート）を用いることなく、従って特別なＣＡＤシステム等を要せずに容易にオフリーク電流の少ないネットワーク論理回路ブロックを有する半導体集積回路装置の実現化を図るものである。
【００２１】
本発明に係る請求項１記載の半導体集積回路装置は、パストランジスタロジックにて構成される論理演算を実現するＭＯＳトランジスタを有するネットワーク論理回路ブロックと、該ネットワーク論理回路ブロックの出力信号を増幅するバッファ回路ブロックとを備え、半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタを有することを特徴とする。
【００２２】
この構成にあっては、ネットワーク論理回路ブロックは低しきい値のトランジスタのみで実現し、バッファ回路ブロックにおいてリークパスを削減する機能を実現させるようにすることで、待機動作時のオフリーク電流の削減化を実現できる。また、半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層にＭＯＳトランジスタが形成されているので、製造工程の増加を防止し、リーク電流の経路の削減を図り得る。
【００２３】
ここで、パストランジスタ論理回路は論理演算を実現するネットワーク論理回路ブロックと、該ネットワーク論理回路ブロックでは、配線等の負荷をドライブする能力を有さないので、そのためのバッファ回路ブロックは不可欠である。
【００２４】
また、本発明に係る請求項２記載の半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、前記ＭＯＳトランジスタにより構成される半導体回路の活性状態時と待機状態時とで、前記半導体基板にそれぞれ異なるバイアス電圧が印加されることを特徴とする。
【００２５】
この発明による場合は、活性状態時と待機動作時とで、半導体集積回路の基板電位を変化させるので、ＭＯＳトランジスタのしきい値電圧を変化させることができる。そのため、待機動作時におけるリーク電流を小さくし、消費電流を低減することができる。
【００２６】
このとき、請求項３のように、前記バイアス電圧をコントロールするための外部制御回路を有する構成とすることが好ましい。また、請求項４のように、待機動作制御端子を有し、待機動作時には前記バッファ回路ブロックの入力信号にかかわらず、バッファ回路ブロックの出力を一定値に固定し、待機動作時のオフリーク電流を削減する機能を有するようにすることが好ましい。また、請求項５のように、前記バッファ回路ブロックは、ネットワーク論理回路ブロックの出力を入力とするインバータ回路を有し、該ネットワーク論理回路ブロックおよび該インバータ回路のＮＭＯＳトランジスタの半導体基板にバイアス電圧を印加し、前記ＭＯＳトランジスタのしきい値電圧を制御可能とすることが好ましい。また、請求項６のように、前記バッファ回路ブロックは、ネットワーク論理回路ブロックの出力を入力とするインバータ回路と、該インバータ回路出力がゲートに接続されるとともに前記ネットワーク論理回路ブロックの出力がドレインに接続されているＰチャネルトランジスタとを有するようにすることが好ましい。
【００２７】
また、本発明に係る請求項７記載の半導体集積回路装置は、請求項１乃至請求項４のいずれかに記載の半導体集積回路装置において、前記バッファ回路ブロックは、ネットワーク論理回路ブロックの出力と待機動作制御信号とを入力とするＮＡＮＤ回路を有し、該ＮＡＮＤ回路の縦積みに接続されているＮＭＯＳトランジスタおよび該ネットワーク論理回路ブロックの半導体基板のしきい値電圧を高く設定するとともにゲートには待機動作制御信号を入力することを特徴とする。この発明によれば、
パス論理回路ネットワークの構成にかかわらず、バッファ回路のみをＮＡＮＤ型にし、その直列接続されたトランジスタのソースがＧＮＤに接続されるＮＭＯＳトランジスタのゲートに待機モード制御信号を入力する。これにより、待機動作時には出力を一定の値に保つ共に、リークパスを制限することが可能である。更に、待機状態時における、半導体基板の電位を低くすることにより、ＰＭＯＳトランジスタのしきい値電圧は低くなるが、ＮＭＯＳトランジスタのしきい値電圧が高くなり、上記ＮＭＯＳトランジスタの働きにより待機動作時の電流を制限することが可能となる。
【００２８】
【発明の実施の形態】
本発明に係る半導体集積回路装置の実施形態を、図１乃至図７に基づき説明する。
【００２９】
（第１実施形態）
図１は、本発明に係る第１実施形態の半導体集積回路装置を示す概略図である。
【００３０】
一般的に、ネットワーク論理回路ブロック２８を構成するパス論理回路は、トランジスタスイッチによるゲートの組み合わせにて形成されており、ネットワーク論理回路ブロック２８の入力は、他のネットワーク論理回路ブロックのバッファ回路２５、２６によりドライブされる。なお、バッファ回路は、ネットワーク論理回路ブロックの出力信号を増幅する。
【００３１】
図１において、ＮＭＯＳトランジスタ２３、２４から成るネットワーク論理回路ブロック２８の入力が、他のネットワーク論理回路ブロックのバッファ回路２５、２６より駆動されており、またネットワーク論理回路ブロック２８も出力はバッファ回路２７に接続され、Ｙを出力している。
【００３２】
また、ＮＭＯＳトランジスタ２３のゲート入力はＣ、ＮＭＯＳトランジスタ２４のゲート入力はＤであり、バッファ回路２５、２６、２７はＮＡＮＤ回路である。バッファ回路２５の片方の入力はＡ、バッファ回路２６の片方の入力はＢであり、また待機制御信号“ＳＬＢ”が各々のバッファ回路２５、２６、２７に入力されている。
【００３３】
ここで、図１における待機動作時のリーク電流パスを解析する。図２は、図１におけるリーク電流パスを説明するための概略図である。
【００３４】
図２の例においては、バッファ回路３３と３８がネットワーク論理回路ブロック２８のＮＭＯＳトランジスタ２３、２４を通して接続され、リークパスを形成する。待機動作時には“ＳＬＢ”が“Ｌ”であり、ＮＭＯＳトランジスタ３２と３７が“ＯＦＦ”となっている。このとき、バッファ回路３３と３８の出力は“Ｈ”となり、ＮＭＯＳトランジスタ２３、２４によりネットが接続されても、電位がショートすることは無い。従って、ＮＭＯＳトランジスタ３１、３２、３６、３７によりリーク電流を制限できている。
【００３５】
また、待機動作時は、半導体基板の電位を低くすることにより、リーク電流の経路にあるＰＭＯＳトランジスタのしきい値電圧は低くなり、ＮＭＯＳトランジスタのしきい値電圧は高くなる。このとき、ＰＭＯＳトランジスタのしきい値電圧が低くなっても、ＮＭＯＳトランジスタ３１、３２、３６、３７のしきい値電圧が高くなることにより、リーク電流が増加することはない。
【００３６】
図３は、半導体集積回路装置を半導体素子として構成した場合の一例であり、主にバッファ回路ブロック部分を示す模式的な断面図であり、ＳＯＩ構造になっている。以下にその半導体素子の製造工程の概略を述べる。
【００３７】
シリコンなどの半導体基板５１の内部に埋込み絶縁層５２を形成し、その埋込み絶縁層５２の上の２箇所に完全空乏型ＮＭＯＳトランジスタ４４を形成し、埋込み縁体層５２の上の２箇所に完全空乏型ＰＭＯＳトランジスタ５０を形成する。各ＮＭＯＳトランジスタ４４は、ソース領域３９、ドレイン領域４０、ゲート誘電体薄膜４１およびゲート電極４２を有する。各ＰＭＯＳトランジスタ５０は、ソース領域４５、ドレイン領域４６、ゲート誘電体薄膜４８およびゲート電極４９を有する。
【００３８】
かかる構成により、待機動作時に半導体基板の電位を変化させ、トランジスタのしきい値電圧を制御することにより、リーク電流を削減することが実現できる。また、半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層にＭＯＳトランジスタ４４、５０が形成された構成であって、図１１に示したバックゲート１１８ａ、１１８ｂを必要としないので、製造工程の増加を防止し、リーク電流の経路の削減を図り得る。
【００３９】
（第２実施形態）
図４は、本発明に係る第２実施形態の半導体集積回路装置の構成を示すブロック図である。
【００４０】
この半導体集積回路装置は、論理演算を実現するネットワーク論理回路ブロック１と、ネットワーク論理回路ブロック１の演算信号を入力して増幅するバッファ回路ブロック２と、ネットワーク論理回路ブロック１とバッファ回路ブロック２の半導体基板の電位を制御バイアス制御回路９とを有する。ネットワーク論理回路ブロック１はＮＭＯＳトランジスタで構成されており、入力信号３、４、７，８が入力される。バッファ回路ブロック２からは出力信号５、６を出力する。
【００４１】
上記バッファ回路ブロック２は、待機動作時にリーク電流を削減するようにトランジスタの基板の電位が制御され、トランジスタのしきい値電圧が高くなることにより、待機動作時のリーク電流が削減され、出力信号５、６を決まった一定レベルに固定することで、ネットワーク論理回路ブロック１に関係なく、待機動作時のリーク電流が削減されるようになっている。
【００４２】
また、ネットワーク論理回路ブロック１およびバッファ回路ブロック２を構成すべく、完全空乏型ＳＯＩ基板の半導体層にＭＯＳトランジスタを、図３に示したように形成することにより、製造工程の増加を防止し、リーク電流の経路の削減を図り得る。
【００４３】
（第３実施形態）
図５は、本発明に係る第３実施形態の半導体集積回路装置の構成を示すブロック図である。
【００４４】
この半導体集積回路装置は、パス論理回路で形成されているネットワーク論理回路ブロック１４と、インバータ回路にて構成したバッファ回路ブロック１５とを有する。ネットワーク論理回路ブロック１４は、ＮＭＯＳトランジスタ１０、１１から構成され、バッファ回路ブロック１５を構成するインバータ回路は、ＰＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１３から構成されており、５はインバータ回路の出力である。
【００４５】
上記トランジスタ１０、１１、１２、１３は全て半導体基板電位の制御が可能であり、電位によってトランジスタのしきい値電圧を変化することが可能である。活性状態時は半導体基板の電位を高くし、しきい値電圧を低くすることにより高速動作が可能であり、待機動作時は半導体基板電位を低くして、しきい値電圧を高くすることにより、オフリーク電流を削減するようになっている。
【００４６】
また、ネットワーク論理回路ブロック１４およびバッファ回路ブロック１５を構成すべく、完全空乏型ＳＯＩ基板の半導体層にＭＯＳトランジスタを、図３に示したように形成することにより、製造工程の増加を防止し、リーク電流の経路の削減を図り得る。
【００４７】
（第４実施形態）
図６は、本発明の半導体集積回路装置に係る第４実施形態の構成を示すブロック図である。
【００４８】
この半導体集積回路装置は、パス論理回路で形成されているネットワーク論理回路ブロック１４と、インバータ回路にて構成したバッファ回路ブロック１７とを備え、ネットワーク論理回路ブロック１４はＮＭＯＳトランジスタ１０、１１から構成され、バッファ回路ブロック１７はＰＭＯＳトランジスタ１２と１６、およびＮＭＯＳトランジスタ１３より形成されている。また、前記バッファ回路ブロック１７の出力信号５は、前記ＰＭＯＳトランジスタ１６のゲートに入力されるようになっており、ＰＭＯＳトランジスタ１６のドレインは前記ネットワーク論理回路ブロック１４の出力に接続されている。
【００４９】
上記トランジスタ１０、１１、１２、１３および１６は全て半導体基板の電位の制御が可能であり、電位によってトランジスタのしきい値電圧を変化させることが可能である。活性状態時は半導体基板の電位を高くし、しきい値電圧を低くすることにより高速動作が可能であり、待機動作時は半導体基板電位を低くして、しきい値電圧を高くすることにより、オフリーク電流を削減するようになっている。
【００５０】
また、ネットワーク論理回路ブロック１４およびバッファ回路ブロック１７を構成すべく、完全空乏型ＳＯＩ基板の半導体層にＭＯＳトランジスタを、図３に示したように形成することにより、製造工程の増加を防止し、リーク電流の経路の削減を図り得る。
【００５１】
（第５実施形態）
図７は、本発明に係る第５実施形態の半導体集積回路装置の構成を示すブロック図である。
【００５２】
この半導体集積回路装置は、パス論理回路で形成されているネットワーク論理回路ブロック１４と、ＮＡＮＤ回路にて構成したバッファ回路ブロック２２とを備え、ネットワーク論理回路ブロック１４はＮＭＯＳトランジスタ１０、１１から構成され、バッファ回路ブロック２２はＰＭＯＳトランジスタ１８と１９、およびＮＭＯＳトランジスタ２０と２１より形成される。
【００５３】
上記バッファ回路ブロック２２の一方の入力端子には、ネットワーク論理回路ブロック１４からの出力が入力され、またバッファ回路ブロック２２の他方の入力端子には待機動作制御信号“ＳＬＢ”が入力されている。前記トランジスタ１０、１１、１８、１９、２０および２１は、全て半導体基板電位の制御が可能であり、電位によってトランジスタのしきい値電圧を変えることが可能である。
【００５４】
活性状態時は、“ＳＬＢ”は“Ｈ”が入力され、バッファ回路ブロック２２は入力された信号を反転増幅する。このとき、半導体基板の電位を高くし、ＮＭＯＳトランジスタ２０、２１のしきい値電圧を低くすることにより高速動作が可能になっている。
【００５５】
待機動作時は、ＳＬＢ”は“Ｌ”が入力され、ＮＭＯＳトランジスタ２１が“ＯＦＦ”、ＰＭＯＳトランジスタ１９が“ＯＮ”となり、ネットワーク論理回路ブロック１４からの入力信号にかかわらず、出力５を“Ｈ”に固定する。このとき、ＭＯＳトランジスタの基板電位を低くすることにより、ＮＭＯＳトランジスタ２０、２１のしきい値電圧が高くなり、オフリーク電流が削減されるようになっている。
【００５６】
また、ネットワーク論理回路ブロック１４およびバッファ回路ブロック２２を構成すべく、完全空乏型ＳＯＩ基板の半導体層にＭＯＳトランジスタを、図３に示したように形成することにより、製造工程の増加を防止し、リーク電流の経路の削減を図り得る。
【００５７】
なお、上述した説明においては、パストランジスタロジックをＮＭＯＳトランジスタにて構成した例を示したが、本発明はこれに限らず、ＰＭＯＳトランジスタにて構成してもよく、同様の効果が得られることは言うまでも無い。
【００５８】
【発明の効果】
以上詳述したように、本発明による場合には、ネットワーク論理回路ブロックは低しきい値のトランジスタのみで実現し、バッファ回路ブロックにおいてリークパスを削減する機能を実現させるようにすることで、待機動作時のオフリーク電流の削減化を実現できる。また、半導体基板上に埋込み絶縁層を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層にＭＯＳトランジスタが形成されているので、製造工程の増加を防止し、リーク電流の経路の削減を図り得る。
【図面の簡単な説明】
【図１】本発明による半導体集積回路装置の一実施形態例の説明図である。
【図２】本発明による半導体集積回路装置の一実施形態例の説明図である。
【図３】本発明による半導体集積回路装置のバッファ回路ブロックを示す模式的な断面図である。
【図４】本発明による半導体集積回路装置の一実施形態例を示す機能ブロック図である。
【図５】本発明による半導体集積回路装置の一実施形態例を示す機能ブロック図である。
【図６】本発明による半導体集積回路装置の一実施形態例を示す機能ブロック図である。
【図７】本発明による半導体集積回路装置の一実施形態例を示す機能ブロック図である。
【図８】従来技術を示す回路ブロック図である。
【図９】従来技術を示す図３相当図である。
【図１０】従来技術を示す回路ブロック図である。
【図１１】従来技術を示す図３相当図である。
【符号の説明】
１４、２８  ネットワーク論理回路ブロック
２、１５、１７、２２  バッファ回路ブロック
２５、２６、２７  バッファ回路ブロック
９  バイアス制御回路
１０、１１、１３、２０、２１、２３、２４、３１、３２、３６、３７、４４
ＮＭＯＳトランジスタ
１２、１６、１８、１９、２９、３０、３４、３５、５０  ＰＭＯＳトランジスタ
ＳＬＢ  待機制御信号
【図１】
2004179267.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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