(57)【要約】【課題】出力信号の論理レベルでプルアップ抵抗値が変化するプルアップ回路を提供する。【解決手段】ＮチャネルＭＯＳトランジスタTr1からなる出力回路を内蔵する半導体集積装置（デバイス）IC1の出力信号線１１に抵抗R1、ＮチャネルＭＯＳトランジスタTr2、ＰチャネルＭＯＳトランジスタTr3を接続し、抵抗R2,R3,R4とともにプルアップ回路を構成する。Ｔｒ１がオフとなり出力信号レベルがＨとなるとき、Ｔｒ２，Ｔｒ３は共にオンとなるので、総プルアップ抵抗は抵抗R1とR3の並列となり低くなる（0.99kΩ）。Ｔｒ１がオンとなり出力信号レベルがＬとなるとき、Ｔｒ２，Ｔｒ３は共にオフとなるので、総プルアップ抵抗は抵抗R1だけとなり高くなる（100kΩ）。【選択図】      図１
2004200884.tif 000002
【特許請求の範囲】
【請求項１】
出力回路を内蔵する集積回路の出力端に外付けされ、前記集積回路の出力信号をプルアップする回路において、前記集積回路の信号線に接続された第1の抵抗素子と、前記信号線に接続され、出力信号の論理レベルによって開閉するプルアップ素子と、該プルアップ素子の開閉に基いて接続又は切断される第2の抵抗素子を備え、前記プルアップ素子の開閉に基いて前記第1及び第2の抵抗素子を組合せた抵抗値を異なる抵抗値に変化させることを特徴とするプルアップ回路。
【請求項２】
出力回路を内蔵する集積回路の出力端に外付けされ、前記集積回路の出力信号をプルダウンする回路において、前記集積回路の信号線に接続された第1の抵抗素子と、前記信号線に接続され、出力信号の論理レベルによって開閉するプルダウン素子と、該プルダウン素子の開閉に基いて接続又は切断される第2の抵抗素子を備え、前記プルダウン素子の開閉に基いて前記第1及び第2の抵抗素子を組合せた抵抗値を異なる抵抗値に変化させることを特徴とするプルダウン回路。
【請求項３】
双方向入出回路を内蔵した集積回路の前記双方向入出力回路の入出力端に外付けされ、前記集積回路の信号線の双方向信号をプルアップする回路において、前記信号線に接続され、双方向信号の論理レベルによって開閉する第1のプルアップ素子と、該第1のプルアップ素子の開閉に基いて接続又は切断される第１の抵抗素子と、前記信号線に接続された第２の抵抗素子と、前記信号線に接続され、双方向信号の論理レベルによって開閉する第2のプルアップ素子と、該第2のプルアップ素子の開閉に基いて接続又は切断される第３の抵抗素子を備え、前記第1及び第2のプルアップ素子の開閉に基いて前記第1及び／又は第2及び／又は第3の抵抗素子を組合せた抵抗値を異なる抵抗値に変化させることを特徴とするプルアップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特定用途向け集積回路等に内蔵された出力回路又は双方向入出力回路に外付けして構成されるプルアップ回路及びプルダウン回路に関する。
【０００２】
【従来の技術】
コンピュータ装置等において、機能が異なるデジタル回路により構成した半導体集積回路を回路基板に搭載し集積回路同士を信号ラインによって接続することが行われている。このような信号ラインには、ア）信号線がフローティング（ハイインピーダンス）状態にあるとき、信号レベルが不確定になるのを防止するため、イ）電源を投入したとき初期値が不確定になるのを防止するため、ウ）オープンドレイン出力を利用するとき出力信号をプルアップするため、エ）信号の立上がり又は立下り時間に関するデバイスの規格を満足させるため、などにプルアップ抵抗及びプルダウン抵抗を使用する。これらプルアップ抵抗及びプルダウン抵抗は、ＭＯＳトランジスタにより構成している。
【０００３】
従来、プルアップ抵抗及びプルダウン抵抗は、回路仕様から算出される所定の固定値を使用している。しかし、例えばオープンドレイン出力回路のプルアップ抵抗は、出力デバイスのドライブ規格を満足し、更にハイレベル出力時の立上り時間が入力デバイスの規格を満足するように設定する必要があるので、これを固定値で満足させるのは難しく、実際には、立上り時間を速くするために出力側デバイスのドライブ規格ぎりぎりの抵抗値を設定している。このため、消費電流が大きくなるという問題が生じ、前記条件を満足できないこともあった。なお、最近は、出力ドライブ規格がノイズ、消費電力対応で小さくなっている。
【０００４】
またプルダウン抵抗は、プルアップ抵抗と同じように出力デバイスのドライブ規格を満足させる必要があるが、双方向デバイスの入出力兼用端子で入力モード時にフローティング状態となり、そのとき流れる入力漏れ電流（IiL）によりプルダウン抵抗で電位差が生じるので、これをなくすために抵抗値を大きくするとローレベルが高くなり正常値が読めなくなるという問題が生じ、結局、前記条件を満足することが難しい。
【０００５】
更に、データ等の双方向信号は、ドライブするデバイスにより出力ドライブ規格が異なり、入力側の信号立上り時間等の規格も異なるので、最低条件での抵抗値の設定にならざるを得ない実状にあった。
【０００６】
このような実状に徴し、可変のプルアップ抵抗及びプルダウン抵抗を使用する例として、プルアップ抵抗（ＭＯＳトランジスタ）とスイッチ用ＭＯＳトランジスタの機能を併せ持ち、制御信号により開閉可能なプルアップ素子及びプルダウン素子を使用する入力回路が知られている（特許文献１参照）。
【０００７】
【特許文献１】特開平6-125261号公報（段落（0044）、（0048）、図１、図２）
【０００８】
しかしながら、上述のプルアップ素子及びプルダウン素子は、制御信号ラインから入力される制御信号により抵抗値を変化させているので、回路構成が複雑になり、抵抗値の制御が面倒になるという問題があった。
【０００９】
【発明が解決しようとする課題】
そこで本発明は、出力回路及び双方向入出力回路において、プルアップ素子及びプルダウン素子によるプルアップ抵抗値及びプルダウン抵抗値を、信号ラインの信号の論理レベルによって変化させるプルアップ回路及びプルダウン回路を提供することである。
【００１０】
【課題を解決するための手段】
請求項１の発明は、出力回路を内蔵する集積回路の出力端に外付けされ、前記集積回路の出力信号をプルアップする回路において、前記集積回路の信号線に接続された第1の抵抗素子と、前記信号線に接続され、出力信号の論理レベルによって開閉するプルアップ素子と、該プルアップ素子の開閉に基いて接続又は切断される第2の抵抗素子を備え、前記プルアップ素子の開閉に基いて前記第1及び第2の抵抗素子を組合せた抵抗値を異なる抵抗値に変化させることを特徴とするプルアップ回路である。
【００１１】
請求項２の発明は、出力回路を内蔵する集積回路の出力端に外付けされ、前記集積回路の出力信号をプルダウンする回路において、前記集積回路の信号線に接続された第1の抵抗素子と、前記信号線に接続され、出力信号の論理レベルによって開閉するプルダウン素子と、該プルダウン素子の開閉に基いて接続又は切断される第2の抵抗素子を備え、前記プルダウン素子の開閉に基いて前記第1及び第2の抵抗素子を組合せた抵抗値を異なる抵抗値に変化させることを特徴とするプルダウン回路である。
【００１２】
請求項３の発明は、双方向入出回路を内蔵した集積回路の前記双方向入出力回路の入出力端に外付けされ、前記集積回路の信号線の双方向信号をプルアップする回路において、前記信号線に接続され、双方向信号の論理レベルによって開閉する第1のプルアップ素子と、該第1のプルアップ素子の開閉に基いて接続又は切断される第１の抵抗素子と、前記信号線に接続された第２の抵抗素子と、前記信号線に接続され、双方向信号の論理レベルによって開閉する第2のプルアップ素子と、該第2のプルアップ素子の開閉に基いて接続又は切断される第３の抵抗素子を備え、前記第1及び第2のプルアップ素子の開閉に基いて前記第1及び／又は第2及び／又は第3の抵抗素子を組合せた抵抗値を異なる抵抗値に変化させることを特徴とするプルアップ回路である。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
はじめに、プルアップ回路について説明する。
図１は、本発明の実施形態に係るオープンドレインプルアップ回路の回路構成図であり、図中、IC1は、特定用途向け集積回路（ＡＳＩＣ）等の半導体集積回路装置（以下、デバイスと略称）を模式的に記載したものであり、Tr１はその出力回路を構成するＮチャネルＭＯＳトランジスタである。そのドレイン出力信号ライン１１にプルアップ回路を構成する。
【００１４】
即ち、出力信号ライン１１とバイアス電圧3.3vラインとの間に抵抗R1（100kΩ）を接続し、ＮチャネルＭＯＳトランジスタTr２を、ドレインを抵抗R2（100kΩ）を介してバイアス電圧3.3vラインへ、またソースを抵抗R3（1kΩ）を介してアースへそれぞれつないで、そのゲートを出力信号ライン１１に接続する。更にＰチャネルＭＯＳトランジスタTr３を、ドレインを抵抗R3（1kΩ）を介してバイアス電圧3.3vラインへ、ソースを出力信号ライン１１へそれぞれつないで接続し、そのゲートをＮチャネルＭＯＳトランジスタTr２のドレインへ接続してプルアップ回路を構成する。
【００１５】
図２は、前記プルアップ回路の回路状態の説明図である。図２を参照して図１のプルアップ回路の動作を説明すると、デバイスIC1のＮチャネルＭＯＳトランジスタTr1がOFFの時、出力信号は抵抗R1によりＨレベルとなる。その時、Tr2＝ON、Tr3＝ONとなるため、信号のトータルプルアップ抵抗は抵抗R1と抵抗R3の並列回路となり、抵抗値は0.99kΩとなる。又、デバイスIC1のＭＯＳトランジスタTr1がONの時、出力信号はLレベルとなる。その時、Tr2＝OFF、Tr3＝OFFとなるため、信号のトータルプルアップ抵抗は抵抗R1だけとなり、抵抗値は100kΩとなる。
【００１６】
従って、出力信号がＨレベルの時、プルアップ抵抗値は0.99kΩ、Ｌレベルの時、プルアップ抵抗値は100kΩとなり、出力信号の論理レベルによりプルアップ抵抗値を変化させることが可能となり、Ｈレベルの時は抵抗値を小さくすることで信号の立上がり時間を速くすることができ、また、Ｌレベルの時は、抵抗値を大きくすることでデバイスのドライブ規格を満足し消費電流を低減することができる。
【００１７】
次に、プルダウン回路について説明する。
図３は、本発明の実施形態に係るプルダウン回路の回路構成図であり、図中、IC2は、デバイスを模式的に記載したものであり、ＰチャネルＭＯＳトランジスタTr4とＮチャネルＭＯＳトランジスタTr5が直列に接続されてその出力回路を構成し、その出力端から出る出力信号ライン１２にプルダウン回路を構成する。
【００１８】
即ち、出力信号ライン１２とアースとの間に抵抗R5（100kΩ）を接続し、ＰチャネルＭＯＳトランジスタTr6を、ドレインを抵抗R8（1kΩ）を介してバイアス電圧3.3vラインへ、またソースを抵抗R6（100kΩ）を介してアースへそれぞれつないで接続し、そのゲートは出力信号ライン１２に接続する。更にＮチャネルＭＯＳトランジスタTr7を、ドレインを出力信号ライン１２へ、ソースを抵抗R3（1kΩ）を介してアースへそれぞれつないで接続し、そのゲートをＰチャネルＭＯＳトランジスタTr6のソースと接続して、プルダウン回路を構成する。
【００１９】
図４は、前記プルダウン回路の回路状態の説明図である。図４を参照して図３のプルダウン回路の動作を説明すると、デバイスIC2のＰチャネルＭＯＳトランジスタTr4＝ON、ＮチャネルＭＯＳトランジスタTr5＝OFFの時、出力信号ライン１２の出力信号はＨレベルとなる。その時、Tr6＝OFF、Tr7＝OFFとなるため、信号のトータルプルダウン抵抗は、抵抗R5だけとなり、抵抗値は100kΩとなる。
又デバイスIC2のＭＯＳトランジスタTr4＝OFF、Tr5＝ONの時、出力信号はＬレベルとなる。その時、Tr6＝ON、Tr7＝ONとなるため、信号のトータルプルダウン抵抗は、抵抗R5と抵抗R7の並列回路となり、抵抗値は0.99kΩとなる。なお、デバイスIC2が入力モードの高インピーダンス（Hi-Z）状態でも同様になる。
【００２０】
従って、出力信号がＨレベルの時、プルダウン抵抗値は100kΩ、Ｌレベルの時、プルダウン抵抗値は0.99kΩとなり、出力信号の論理レベルによりプルダウン抵抗値を変化することが可能となる。また、Ｈレベルの時は抵抗値を大きくすることでデバイスのドライブ規格を満足し消費電流を低減することができ、Ｌレベルの時は抵抗値を小さくすることで、出力信号がHi-Z状態のとき等に流れる微小漏れ電流による電圧降下を低減することができる。
【００２１】
更に、双方向信号プルアップ回路について説明する。
図５は、本発明の実施形態に係る双方向信号プルアップ回路の回路構成図であり、図中、IC3は、少なくとも双方向緩衝増幅器Buf１を入出力回路として内蔵するデバイスであり、IC4は、少なくとも双方向緩衝増幅器Buf２を入出力回路として内蔵するデバイスである。デバイスIC3の双方向緩衝増幅器Buf１は、制御信号DIRにより、図示しないゲートが制御され、デバイスIC3が出力側となり、出力信号を、信号ライン１３を経由してデバイスIC4側へ入力し、又はデバイスIC3が入力側となり、入力信号を、信号ライン１３を経由してデバイスIC4を出力側として入力する。
【００２２】
そしてデバイスIC3及びIC4の入出力端を結ぶ信号ライン１３にプルアップ回路を構成する。
即ち、図５において、信号ライン１３とバイアス電圧3.3vラインとの間にＰチャネルＭＯＳトランジスタTr8を、ドレインを抵抗R9（300Ω）を介してバイアス電圧3.3vラインへ、ソースを信号ライン１３へつないで接続し、そのゲートは双方向緩衝増幅器Buf1の制御信号DIRラインへ接続する。また、信号ライン１３とバイアス電圧3.3vラインとの間にＮチャネルＭＯＳトランジスタTr9を、ドレインを抵抗R10（100Ω）を介してバイアス電圧3.3vラインへ、ソースを信号ライン１３へつないで接続し、そのゲートは双方向緩衝増幅器Buf1の制御信号DIRラインへ接続する。更に、信号ライン１３とバイアス電圧3.3vラインとの間に抵抗R11（100kΩ）を接続し、ＮチャネルＭＯＳトランジスタTr10を、ドレインを抵抗R12（100kΩ）を介してバイアス電圧3.3vラインへ、またソースを抵抗R14（1kΩ）を介してアースへそれぞれつないで、そのゲートを信号ライン１３に接続する。更に又、ＰチャネルＭＯＳトランジスタTr11を、ドレインを抵抗R13（1kΩ）を介してバイアス電圧3.3vラインへ、ソースを信号ライン１３へそれぞれつないで接続し、そのゲートをＮチャネルＭＯＳトランジスタTr10のドレインへ接続することによりプルアップ回路を構成する。
【００２３】
図６は、前記双方向信号プルダウン回路の回路状態の説明図である。図６を参照して図５の双方向信号プルダウン回路の動作を説明すると、１）制御信号DIRがＨレベルとなって、デバイスIC3が出力側（出力モード）でデバイスIC4が入力側（入力モード）の場合、デバイスIC3の出力信号がＬレベルの時は、Tr8＝OFF、Tr9＝ON、Tr10＝OFF、Tr11＝OFFとなり、信号のトータルプルアップ抵抗は、抵抗R10と抵抗R11の並列回路となり、値は50kΩとなる。またデバイスIC3の出力信号がＨレベル時は、Tr8＝OFF、Tr9＝OFF、Tr10＝ON、Tr11＝ONとなり、信号のトータルプルアップ抵抗は抵抗R11と抵抗R13の並列回路となり、抵抗値は0.99kΩとなる。
【００２４】
一方、２）制御信号DIRがＬレベルとなって、デバイスIC3が入力側（入力モード）でデバイスIC4が出力側（出力モード）の場合、デバイスIC4の出力信号がＬレベルの時は、Tr8＝ON、Tr9＝OFF、Tr10＝OFF、Tr11＝OFFとなり、信号のトータルプルアップ抵抗は、抵抗R9と抵抗R11の並列回路となり、抵抗値は75kΩとなる。また、IC4の出力信号がＨレベルの時は、Tr8＝ON、Tr9＝OFF、Tr10＝ON、Tr11＝ONとなり、信号のトータルプルアップ抵抗は、抵抗R9と抵抗R11と抵抗R13の並列回路となり、抵抗値は0.99kΩとなる。
よって、入力信号又は出力信号である双方向信号の論理レベルにより、双方向信号がＨレベルの時は抵抗値を小さくすることで信号の立上がり時間を速くすることができ、また、Ｌレベルの時は、抵抗値を大きくすることでデバイスのドライブ規格を満足し消費電流を低減することができる。更に、デバイスIC3又はIC4の入出力モードによりＬレベル時のプルアップ抵抗値が異なることになり、異なるI/F仕様のデバイスを接続する時、各仕様に応じたプルアップ回路の設計が可能となる。
【００２５】
【発明の効果】
請求項１に対応する効果：  オープンドレイン出力回路において、出力信号がＨレベルの時、プルアップ抵抗値を小さくし、Ｌレベルの時、プルアップ抵抗値を大きくするように前記出力信号の論理レベルによって抵抗値を変化させることができる。従って、接続されるデバイスに対するオープンドレイン出力回路の規格条件を容易に満足させることができる。
請求項２に対応する効果：  集積回路の出力回路において、出力信号がＨレベルの時、プルダウン抵抗値を大きく、Ｌレベルの時、プルダウン抵抗値を小さくするように前記出力信号の論理レベルによって抵抗値を変化させることができる。従って、接続されるデバイスに対する出力回路の規格条件を容易に満足させることができる。
請求項３に対応する効果：  集積回路の双方向入出力回路において、双方向信号の論理レベルがＨレベルの時、プルアップ抵抗値を小さくし、Ｌレベルの時、プルアップ抵抗値を大きくするように前記双方向信号の論理レベルによって抵抗値変化させることができる。更に、出力する双方向入出力回路によりＬレベル時のプルアップ抵抗値を異ならせることが可能となり、異なるI/F仕様の双方向入出力回路を接続するた時、各仕様に応じたプルアップ回路の設計が可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るオープンドレインプルアップ回路の回路構成図である。
【図２】図１のプルアップ回路の回路状態説明図である
【図３】本発明の実施形態に係るプルダウン回路の回路構成図である。
【図４】図３のプルアップ回路の回路状態説明図である。
【図５】本発明の実施形態に係る双方向信号プルアップ回路の回路構成図である。
【図６】図５の双方向信号プルアップ回路の回路状態説明図である。
【符号の説明】
IC1…デバイス（半導体集積回路装置）、Tr1…ＮチャネルＭＯＳトランジスタ、Ｒ１…抵抗
【図１】
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【図２】
2004200884.tif 000004
【図３】
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【図４】
2004200884.tif 000006
【図５】
2004200884.tif 000007
【図６】
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