(57)【要約】【課題】セル電流の減少やセル面積の増大を招かずにセルデータの安定性を向上させたSRAMセルおよびそれを用いたメモリ集積回路を提供する。【解決手段】読み出し用ビット線BL駆動用の第１インバータ11とデータ保持用の第２インバータ12とが交差接続され、第１インバータの出力端は第１の転送用トランジスタQN3 を介して読み出し用ビット線に接続され、第２インバータの出力端は第２の転送用トランジスタQN4aを介して他方のビット線/BL に接続されている。第１インバータのドライバ用トランジスタQN1 の閾値よりも第２インバータのドライバ用トランジスタQN2aの閾値が高く設定され、かつ、第１インバータのドライバ用トランジスタと第１の転送用トランジスタの電流駆動力は、第２インバータのドライバ用トランジスタと第２の転送用トランジスタの電流駆動力より大きく設定されている。【選択図】    図１
2004200300.tif 000002
【特許請求の範囲】
【請求項１】
第１の負荷素子と第１のドライバ用NMOSFET からなる第１のインバータと、
第２の負荷素子と第２のドライバ用NMOSFET からなり、前記第１のインバータとは互いの入力端・出力端がクロスカップル接続された第２のインバータと、
前記第１のインバータの出力端と第１のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第１の転送ゲート用NMOSFET と、
前記第２のインバータの出力端と第２のビット線との間にドレイン・ソース間が接続され、ゲートが前記ワード線に接続された第２の転送ゲート用NMOSFET
とを具備し、
前記第１のビット線に対する第１のインバータと第１の転送ゲート用NMOSFETの電流駆動力は、前記第２のビット線に対する第２のインバータと第２の転送ゲート用NMOSFET の電流駆動力より大きく設定されている
ことを特徴とするSRAMセル。
【請求項２】
前記第１の負荷素子と第２の負荷素子はそれぞれPMOSFET であることを特徴とする請求項１記載のSRAMセル。
【請求項３】
前記第２のドライバ用NMOSFET の閾値は第１のドライバ用NMOSFET より高い値に設定され、
前記第１の転送ゲート用NMOSFET のゲート幅をWtfr1 、ゲート長をLtfr1 、第１のドライバ用NMOSFET のゲート幅をWdrv1 、ゲート長をLdrv1 とし、
前記第２の転送ゲート用NMOSFET のゲート幅をWtfr2 、ゲート長をLtfr2 、第２のドライバ用NMOSFET のゲート幅をWdrv2 、ゲート長をLdrv2 とし、
（Wdrv1 / Ldrv1 ）/ (Wtfr1 / Ltfr1) < （Wdrv2 / Ldrv2 ）/ (Wtfr2 / Ltfr2) の関係が満たされることを特徴とする請求項１または２記載のSRAMセル。
【請求項４】
前記第２のドライバ用NMOSFET の閾値は、チャネルイオン注入により第１のドライバ用NMOSFET の閾値よりも高い値に設定されている
ことを特徴とする請求項３記載のSRAMセル。
【請求項５】
前記Wdrv1 とWdrv2 は等しく、前記Ldrv1 とLdrv2 は等しく、前記Ltfr1 とLtfr2 は等しく、前記Wtfr2 はWtfr1 より小さいことを特徴とする請求項３または４記載のSRAMセル。
【請求項６】
前記第２のドライバ用NMOSFET の閾値は、第１のドライバ用NMOSFET の閾値より50mV以上高い値に設定され、かつ
1.2 x（Wdrv1 / Ldrv1 ）/ (Wtfr1 / Ltfr1) < （Wdrv2 / Ldrv2 ）/ (Wtfr2/ Ltfr2)
となるように設定されていることを特徴とする請求項３乃至５のいずれか１項に記載のSRAMセル。
【請求項７】
請求項１乃至６のいずれか１項に記載のSRAMセルが行列状に複数個配置されたセルアレイと、
前記セルアレイの同一列のSRAMセルの第１の転送ゲート用NMOSFET の一端および第２の転送ゲート用NMOSFET の一端にそれぞれ対応して共通に接続された第１のビット線および第２のビット線と、
前記セルアレイの同一行のSRAMセルの第１の転送ゲート用NMOSFET のゲートおよび第２の転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、
前記第１のビット線に接続された増幅回路
とを具備し、前記SRAMセルからのデータ読み出し時には、前記ワード線を活性化し、前記第１のビット線上のデータを前記増幅回路を介して読み出すことを特徴とするメモリ集積回路。
【請求項８】
第１の負荷素子と第１のドライバ用NMOSFET からなる第１のインバータと、
第２の負荷素子と第２のドライバ用NMOSFET からなり、前記第１のインバータとは互いの入力端・出力端がクロスカップル接続された第２のインバータと、
前記第１のインバータの出力端とビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFET
とを具備し、
前記第１のビット線に対する第１のインバータの電流駆動力は、前記第２のインバータの電流駆動力より大きく設定されていることを特徴とするSRAMセル。
【請求項９】
前記第１の負荷素子と第２の負荷素子はそれぞれPMOSFET であることを特徴とする請求項８記載のSRAMセル。
【請求項１０】
前記第２のドライバ用NMOSFET の閾値は第１のドライバ用NMOSFET より高い値に設定されていることを特徴とする請求項８または９記載のSRAMセル。
【請求項１１】
前記第２のドライバ用NMOSFET の閾値は、チャネルイオン注入により第１のドライバ用NMOSFET の閾値よりも高い値に設定されていることを特徴とする請求項１０記載のSRAMセル。
【請求項１２】
前記第２のドライバ用NMOSFET の閾値は、第１のドライバ用NMOSFET の閾値より50mV以上高い値に設定されていることを特徴とする請求項１０または１１記載のSRAMセル。
【請求項１３】
請求項９乃至１２のいずれか１項に記載のSRAMセルが行列状に複数個配置されたセルアレイと、
前記セルアレイの同一列のSRAMセルの転送ゲート用NMOSFET の一端に共通に接続されたビット線と、
前記セルアレイの同一行のSRAMセルの転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、
前記ビット線に接続された増幅回路
とを具備し、前記SRAMセルからのデータ読み出し時には、前記ワード線を活性化し、前記ビット線上のデータを前記増幅回路を介して読み出すことを特徴とするメモリ集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、SRAM（スタティック・ランダムアクセス・メモリ）セルおよびそれを用いたメモリ集積回路に係り、特にSRAMセルの回路構成、パターンレイアウトに関するもので、例えばSRAM集積回路、SRAM混載ロジック集積回路などに使用されるものである。
【０００２】
【従来の技術】
SRAMセルは、４個のMOSFET（絶縁ゲート型電界効果トランジスタ）と２個の負荷抵抗素子からなるタイプ、６個のMOSFETからなるタイプ（６トランジスタSRAMセル）のほか、最近は５個のMOSFETからなるタイプ（５トランジスタSRAMセル）が特許文献１に見られる。
【０００３】
図６は、従来の６トランジスタSRAMセルと相補対をなすビット線BL、/BL との接続関係を示す等価回路図である。
【０００４】
図６中に示すSRAMセル60は、CMOSタイプの第１のインバータ61および第２のインバータ62が互いの入力端と出力端が交差（クロスカップル）接続されている。上記第１のインバータ61は、NMOSタイプの第１のドライバ用トランジスタQN1 とPMOSタイプの第１の負荷用トランジスタQP1 から構成されており、第２のインバータ62は、NMOSタイプの第２のドライバ用ランジスタQN2 とPMOSタイプの第２の負荷用トランジスタQP2 から構成されている。
【０００５】
上記第１のインバータ61および第２のインバータ62の各出力端が対応してNMOSタイプの第１の転送ゲート用トランジスタQN3 および第２の転送ゲート用トランジスタQN4 を介してビット線BL、/BL に接続されている。
【０００６】
ここで、第１のインバータ61の出力端と第２のインバータ62の出力端は、相補的なデータを保持する一対の記憶ノードであり、ここでは第１のインバータ61の出力端を第１の記憶ノード、第２のインバータ62の出力端を第２の記憶ノードと称する。
【０００７】
第１の転送ゲート用のトランジスタQN3 と第２の転送ゲート用のトランジスタQN4 の各ゲートは、共通のワード線WLに接続されている。そして、相補対をなすビット線BL、/BL 間には、ラッチタイプのセンスアンプ（図示せず）が接続されている。
【０００８】
ここで、第１の転送ゲート用のトランジスタQN3 と第２の転送ゲート用のトランジスタQN4 は、同一のゲート長L 、ゲート幅W 、閾値Vthna を持つように設計されている。また、第１のドライバ用のトランジスタQN1 と第２のドライバ用のトランジスタQN2 は、同一のゲート長、ゲート幅、閾値Vthna を持つように設計されており、第１の負荷用のトランジスタQP1 と第２の負荷用のトランジスタQP2 は、同一のゲート長、ゲート幅、閾値Vthna を持つように設計されている。
【０００９】
上記SRAMセル60に対するデータの読み出し時には、ワード線WLを活性化することにより、SRAMセル60の一対の記憶ノードの電位VNA 、VNB のハイレベル"H"/ローレベル"L" に対応する電位の高低によって第１のドライバ用のトランジスタQN1 、第２のドライバ用のトランジスタQN2 のいずれか一方をオンさせ、それに対応して接続されているビット線BL、/BL のいずれか一方にセル電流Icell を流すことにより、ビット線BL、/BL のいずれか一方を"L" 側に駆動する。
【００１０】
また、上記SRAMセル60に対するデータの書き込み時には、ワード線WLを活性化することにより、ビット線BL、/BL の相補データに対応してSRAMセル60の一対の記憶ノードの電位VNA 、VNB を設定する。
【００１１】
図７は、図６中のSRAMセル60の半導体基板上におけるパターンレイアウトの一例を示す平面図である。
【００１２】
図７において、第１のP ウェルには、第１のドライバ用トランジスタQN1と第１の転送ゲート用トランジスタN3が形成されている。N ウェルには、第１の負荷用トランジスタQP1 と第２の負荷用トランジスタQP2 が形成されている。第２のP ウェルには、第２のドライバ用トランジスタQN2 と第２の転送ゲート用トランジスタQN4 が形成されている。上記各領域において、71は拡散領域（アクティブエリア）、72はゲート材、73はローカル配線材である。
【００１３】
第１のP ウェルにおいて、74はトランジスタQN1,QN3 のチャネルイオン注入領域、75はワード線コンタクト領域、76はビット線コンタクト領域、77は第１のドライバ用のトランジスタQN1 のソース領域を接地電位VSS に接続するためのVSS コンタクト領域である。
【００１４】
N ウェルにおいて、78は第１の負荷用トランジスタQP1 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域、79は第２の負荷用トランジスタQP2 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域である。
【００１５】
第２のP ウェルにおいて、81はトランジスタQN2,QN4 のチャネルイオン注入領域、82はワード線コンタクト領域、83はビット線コンタクト領域、84は第２のドライバ用のトランジスタQN2 のソース領域を接地電位VSS に接続するためのVSS コンタクト領域である。
【００１６】
図８は、図６に示した従来例のSRAMセルの安定性を表わす双安定特性（butterfly curve ）を示す。
【００１７】
図８中、第１のインバータ61の入出力特性（転送カーブ）61' は、横軸ｘに入力電圧である第２の記憶ノードの電位VNB 、縦軸ｙに出力電圧である第１の記憶ノードの電位VNA を表わす。
【００１８】
第２のインバータ62の入出力特性62' は、縦軸に入力電圧である第１の記憶ノードの電位VNA 、横軸に出力電圧である第２の記憶ノードの電位VNB を表わす。ここで、ワード線WLとビット線BL,/BLは電源電圧VDD にバイアスされているものとする。
【００１９】
上記２つの入出力特性61',62' の交点A は、第１の記憶ノードの電位VNA がローレベル"L" 、第２の記憶ノードの電位VNB がハイレベル"H" であり、SRAMセル60が"0" データを保持している状態である。
【００２０】
上記とは逆に、２つの入出力特性61',62' の交点B1は、第１の記憶ノードの電位VNA がハイレベル"H" 、第２の記憶ノードの電位VNB がローレベル"L" であり、SRAMセル60が"1" データを保持している状態である。
【００２１】
上記２つの入出力特性61',62' により囲まれた２つの領域に内接する最大正方形の１辺の長さをスタティックノイズ・マージンSNM と定義する。一般に、SNMが大きいほどセルデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こり難い。
【００２２】
従って、素子の微細化が進み、デザインルールが例えば0.09μm程度まで小さくなり、電源電圧VDD が例えば1.2V程度まで低くなるにつれて、SNM の低下が著しくなり、SRAMセルを設計する上でSNM を大きくとることが重要になる。
【００２３】
SRAMセル60のSNM を大きくとるように設計する際、主に２つの手法がある。
【００２４】
第１の手法としては、図８中に示すように、第１の入出力特性61' がハイレベル"H" から落ち始めるC 点のｘ座標、第２の入出力特性がハイレベル"H" から落ち始めるD1点のｙ座標を大きくとればよい。そのためには、２つのドライバ用トランジスタQN1,QN2 の各閾値Vthna を大きくすればよいが、これに伴ってドライバ用トランジスタQN1,QN2 の電流駆動力が低減し、セル電流Icell が下がることになり、読み出し速度の低下を招く。
【００２５】
第２の手法としては、図８中に示すように、２つの入出力特性61',62' の交点A のｙ座標の電位ＶA 、交点B1のｘ座標の電位ＶB1を小さくとればよい。ここで、ＶA は第１のインバータ61の入力が電源電圧VDD である場合の第１の記憶ノードの電位VNA に相当し、その値はビット線BLの電位（電源電圧VDD ）が第１の転送ゲート用トランジスタQN3 と第１のドライバ用トランジスタQN1 により抵抗分割された電位になる。
【００２６】
上記電位ＶA を小さくするためには、次式で定義されるβレシオを大きくとればよい。
【００２７】
βレシオ＝（Wdrv/Ldrv ）/ （Wtfr/Ltfr ）                  …（１）
ここで、Wdrvはドライバ用トランジスタQN1,QN2 のゲート幅、Wtfrは転送ゲート用トランジスタQN3,QN4 のゲート幅、Ldrvはドライバ用トランジスタQN1,QN2のゲート長、Ltfrは転送ゲート用トランジスタQN3,QN4 のゲート長を示す。
【００２８】
上式（１）から分かるように、βレシオを大きくするためには、転送ゲート用トランジスタQN3,QN4 の電流駆動力（Wtfr/Ltfr ）を下げるか、ドライバ用トランジスタQN1,QN2 の電流駆動力（Wdrv/Ldrv ）を上げればよい。
【００２９】
しかし、上記（Wtfr/Ltfr ）を下げるとセル電流Icell の低減による読み出し速度の低下を招き、上記（Wdrv/Ldrv ）を上げるとセル面積の増大を招く。
【００３０】
なお、非特許文献１には、６トランジスタSRAMセルからデータを読み出す時には、ビット線対のうちの一方に接続された増幅手段を介して一方のビット線上のデータを読み出す技術が開示されている。
【００３１】
【特許文献１】
米国特許第５８３１８９６号明細書
【００３２】
【非特許文献１】
Kevin Zhang et.al,"The Scaling of Data Sensing for High Speed Cache Design in Sub-0.18um Technologies",2000 Symposium on VLSI Circuits Digest of Technical Papers,pp.226-227.
【００３３】
【発明が解決しようとする課題】
上記したように従来のSRAMセルおよびそれを用いたメモリ集積回路は、セルデータの安定性を向上させるために、双安定特性中に示されるスタティックノイズ・マージンSNM の増大を図ろうとすると、セル電流の低減による読み出し速度の低下、あるいはセル面積の増大を招くという問題点があった。
【００３４】
本発明は上記の問題点を解決すべくなされたもので、セル電流の減少とセル面積の増大を招かずに、セルデータの安定性が向上したSRAMセルおよびそれを用いたメモリ集積回路を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明の第１のSRAMセルは、第１の負荷素子と第１のドライバ用NMOSFET からなる第１のインバータと、第２の負荷素子と第２のドライバ用NMOSFET からなり、第１のインバータとは互いの入力端・出力端がクロスカップル接続された第２のインバータと、第１のインバータの出力端と第１のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第１の転送ゲート用NMOSFET と、第２のインバータの出力端と第２のビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された第２の転送ゲート用NMOSFET とを具備し、第１のビット線に対する第１のインバータと第１の転送ゲート用NMOSFET の電流駆動力は、第２のビット線に対する第２のインバータと第２の転送ゲート用NMOSFET の電流駆動力より大きく設定されていることを特徴とする。
【００３６】
本発明の第２のSRAMセルは、第１の負荷素子と第１のドライバ用NMOSFET からなる第１のインバータと、第２の負荷素子と第２のドライバ用NMOSFET からなり、第１のインバータとは互いの入力端・出力端がクロスカップル接続された第２のインバータと、第１のインバータの出力端とビット線との間にドレイン・ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFET とを具備し、第１のビット線に対する第１のインバータの電流駆動力は、第２のインバータの電流駆動力より大きく設定されていることを特徴とする。
【００３７】
本発明の第１のメモリ集積回路は、本発明の第１のSRAMセルが行列状に複数個配置されたセルアレイと、セルアレイの同一列のSRAMセルの第１の転送ゲート用NMOSFET の一端および第２の転送ゲート用NMOSFET の一端にそれぞれ対応して共通に接続された第１のビット線および第２のビット線と、セルアレイの同一行のSRAMセルの第１の転送ゲート用NMOSFET のゲートおよび第２の転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、第１のビット線に接続された増幅回路とを具備し、SRAMセルからのデータ読み出し時には、ワード線を活性化し、第１のビット線上のデータを増幅回路を介して読み出すことを特徴とする。
【００３８】
本発明の第２のメモリ集積回路は、本発明の第２のSRAMセルが行列状に複数個配置されたセルアレイと、セルアレイの同一列のSRAMセルの転送ゲート用NMOSFET の一端に共通に接続されたビット線と、セルアレイの同一行のSRAMセルの転送ゲート用NMOSFET のゲートに共通に接続されたワード線と、ビット線に接続された増幅回路とを具備し、SRAMセルからのデータ読み出し時には、ワード線を活性化し、ビット線上のデータを増幅回路を介して読み出すことを特徴とする。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る６トランジスタSRAMセルが行列状に配列されたセルアレイを備えたSRAMの一部を示している。
【００４１】
図１に示す６トランジスタSRAMセル10を用いたSRAMは、図６を参照して前述した従来例の６トランジスタSRAMセル60を用いたSRAMと比べて、以下の（１）〜（３）が異なり、その他は同じである。
【００４２】
（１）ビット線対BL,/BLのうちの一方のビット線BL（第１のビット線）のみにデータ読み出し用のセンスアンプ(S/A)20 が接続されており、データ読み出し時には、ビット線対BL,/BLのうちの一方のビット線BLのみ用いられる（非特許文献１に開示されている読み出し時単一ビット線方式が採用されている）。
【００４３】
（２）読み出し用ビット線BLに第１の転送ゲート用トランジスタQN3 を介して接続されている読み出し用ビット線ドライバ用インバータ11の第１のドライバ用トランジスタQN1 の閾値Vthna よりも、読み出し用ビット線ドライバ用インバータ11の出力を入力とするデータ保持用インバータ12の第２のドライバ用トランジスタQN2aの閾値Vthnb が高く設定されている。
【００４４】
（３）第１の転送ゲート用トランジスタQN3 ・第１のドライバ用トランジスタQN1 のβレシオ（第１のβレシオ）よりも、第２の転送ゲート用トランジスタQN4a・第２のドライバ用NMOSトランジスタQN2aのβレシオ（第２のβレシオ）が高く設定されている。
【００４５】
つまり、第１のビット線BLに対する第１の転送ゲート用トランジスタQN3 と第１のドライバ用NMOSトランジスタQN1 の電流駆動力は、他方のビット線/BL （第２のビット線）に対する第２の転送ゲート用トランジスタQN4aと第２のドライバ用NMOSトランジスタQN2aの電流駆動力より大きく設定されている。
【００４６】
即ち、図１中のSRAMセル10は、CMOSタイプの第１のインバータ11および第２のインバータ12が互いの入力端と出力端が交差（クロスカップル）接続されている。上記第１のインバータ11は、NMOSタイプの第１のドライバ用のNMOSトランジスタQN1 とPMOSタイプの第１の負荷用トランジスタQP1 から構成されており、第２のインバータ12は、NMOSタイプの第２のドライバ用トランジスタQN2aとPMOSタイプの第２の負荷用トランジスタQP2 から構成されている。
【００４７】
上記第１のインバータ11および第２のインバータ12の各出力端が対応してNMOSタイプの第１の転送ゲート用トランジスタQN3 および第２の転送ゲート用トランジスタQN4aを介してビット線BL、/BL に接続されている。
【００４８】
ここで、第１のインバータ11の出力端と第２のインバータ12の出力端は、相補的なデータを保持する一対の記憶ノードであり、ここでは第１のインバータ11の出力端を第１の記憶ノード、第２のインバータ12の出力端を第２の記憶ノードと称する。
【００４９】
第１の転送ゲート用のトランジスタQN3 と第２の転送ゲート用のトランジスタQN4aの各ゲートは、共通のワード線WLに接続されている。そして、ビット線BL、/BL のうち第１のビット線BLのみに、例えばカラムスイッチ用の転送ゲート用トランジスタ（図示せず）を介してデータ読み出し用の増幅回路（センスアンプ;S/A）20が接続されている。
【００５０】
ここで、第１の負荷用のトランジスタQP1 と第２の負荷用のトランジスタQP2は、第１のドライバ用のトランジスタQN1 と同一のゲート長、ゲート幅、閾値Vthna を持つように設計されている。
【００５１】
上記SRAMセル10に対するデータの読み出し時には、ワード線WLを活性化することにより、SRAMセル10の一対の記憶ノードのハイレベル"H"/ローレベル"L" に対応する電位の高低によって第１のドライバ用のトランジスタQN1 、第２のドライバ用のトランジスタQN2aのいずれか一方をオンさせ、それに対応して接続されているビット線BL、/BL のいずれか一方にセル電流Icell を流すことにより、ビット線BL、/BL のいずれか一方を"L" 側に駆動する。
【００５２】
また、上記SRAMセル10に対するデータの書き込み時には、ワード線WLを活性化することにより、ビット線BL、/BL の相補的なデータに対応してSRAMセル10の一対の記憶ノードの電位VNA 、VNB を設定する。
【００５３】
図２は、図１中のSRAMセルの半導体基板上におけるパターンレイアウトの一例を示す平面図である。
【００５４】
即ち、図２において、第１のP ウェルには、第１のドライバ用トランジスタQN1 と第１の転送ゲート用トランジスタN3が形成されている。N ウェルには、第１の負荷用トランジスタQP1 と第２の負荷用トランジスタQP2 が形成されている。第２のP ウェルには、第２のドライバ用トランジスタQN2aと第２の転送ゲート用トランジスタQN4aが形成されている。上記各領域において、21は拡散領域（アクティブエリア）、22はゲート材、23はローカル配線材である。
【００５５】
第１のP ウェルにおいて、24はトランジスタQN1,QN3 のチャネルイオン注入領域、25はワード線コンタクト領域、26はビット線コンタクト領域、27は第１のドライバ用のトランジスタQN1 のソース領域を接地電位VSS に接続するためのVSS コンタクト領域である。
【００５６】
N ウェルにおいて、28は第１の負荷用トランジスタQP1 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域、29は第２の負荷用トランジスタQP2 のソース領域を電源電圧VDD に接続するためのVDD コンタクト領域である。
【００５７】
第２のP ウェルにおいて、31はトランジスタQN2,QN4aのチャネルイオン注入領域、32はワード線コンタクト領域、33はビット線コンタクト領域、35は第２のドライバ用のトランジスタQN2aのソース領域を接地電位VSS に接続するためのVSS コンタクト領域、34は書き込み用ビット線側のデータキーパ用である第２のドライバ用のトランジスタQN2aのチャネルイオン注入領域である。
【００５８】
上記構成において、構成上の特徴（２）を実現するために、第２のP ウェル領域における書き込み用ビット線側のデータキーパ用トランジスタQN2aのチャネルイオン注入領域34が形成されている。
【００５９】
また、構成上の特徴（３）を実現するために、第１の転送ゲート用トランジスタQN3 のゲート幅Wtfr1 、ゲート長Ltfr1 、第１のドライバ用トランジスタQN1 のゲート幅Wdrv1 、ゲート長Ldrv1 、第２の転送ゲート用トランジスタQN4aのゲート幅Wtfr2 、ゲート長Ltfr2 、第２のドライバ用トランジスタQN2aのゲート幅Wdrv2 、ゲート長Ldrv2 が、
（Wdrv1 / Ldrv1 ）／（Wtfr1 / Ltfr1 ）
＜（Wdrv2 / Ldrv2 ）／（Wtfr2 / Ltfr2 ）                  …（２）
の関係を満たすように設計されている。
【００６０】
本例では、Wdrv1 とWdrv2 は等しく、Ldrv1 とLdrv2 は等しく、Ltfr1 とLtfr2 は等しく、Wtfr2 はWtfr1 より小さく設計されている。また、第１の負荷用のトランジスタQP1 と第２の負荷用のトランジスタQP2 は、読み出し用ビット線ドライバ用インバータ11の第１のドライバ用トランジスタQN1 の閾値Vthna と絶対値が同じ閾値-｜Vthna｜ を持つように設計されている。
【００６１】
次に、構成上の特徴（１）による作用効果について詳細に説明する。
【００６２】
読み出し時にはワード線WLが活性化され、従来例と同様に第１の転送ゲート用トランジスタQN3 、第２の転送ゲート用トランジスタQN4aが共にオンする。そして、一方のビット線BLに読み出されたセルデータがセンスアンプ20により増幅されて出力される。
【００６３】
従って、読み出し速度に寄与するセル電流Icell は、読み出し側の一方のビット線BLに接続された第１の転送ゲート用トランジスタQN3 と第１のドライバ用トランジスタQN1 の電流駆動力のみを考えればよく、第２の転送ゲート用トランジスタQN4aと第２のドライバ用トランジスタQN2aのサイズは読み出し速度に影響を与えなくなる。
【００６４】
書き込み動作は、従来例と同様、ワード線WLが活性化されることにより、ビット線BL、/BL のデータに対応してSRAMセル10の一対の記憶ノードの電位VNA 、VNB が設定される。
【００６５】
次に、構成上の特徴（２）、（３）による作用効果について図３を参照しながら詳細に説明する。
【００６６】
図３は、図１中のSRAMセル10の双安定特性を示す。
【００６７】
ここで、第１の転送ゲート用トランジスタQN3 と第１のドライバ用トランジスタQN1 は従来例と同じサイズ、閾値であるとする。この時、第１のインバータ11の入出力特性11' は従来例のそれと同じとなり、読み出し側のビット線BLを駆動するセル電流Icell も従来例と同じとなる。これに対して、第２のインバータ12の入出力特性12' は、従来例と比べて変化する。
【００６８】
したがって、特徴（２）により、第２のインバータ12の入出力特性12' において、ハイレベル"H" が落ち始める点は従来例のD1からD2にシフトする。これは、第２のドライバ用トランジスタQN2 の閾値がVthna からVthnb に増加したことに対応する。これにより、２つの入出力特性11',12' の交点A 側の内接正方形は従来例より大きくなる。
【００６９】
一方、特徴（３）により、２つの入出力特性11',12' の他方の交点側では、従来例の交点B1から交点B2にシフトする。即ち、第２のβレシオを高く設定したことにより、第２のインバータ12の入力が電源電圧VDD である時の第２の記憶ノードの電位VNB が低くなることに対応する。従って、交点B2側の内接正方形も従来例より大きくなる。
【００７０】
上記したように第１の実施形態のSRAMセル10のSNM は従来例のSRAMセル60のSNM よりも増大する。実際には２つの内接正方形の大きさがほぼ同じになるように第２の転送ゲート用トランジスタQN4aと第２のドライバ用トランジスタQN2aのサイズが設定される。これは、"1" データと"0" データの安定性をほぼ等しくするためである。
【００７１】
また、構成上の特徴（３）において、第２のβレシオを大きくするために、実際の手法として、図２中に○印Ｗで示すように、第２の転送ゲート用トランジスタQN4aのゲート幅を小さく設定する。これにより、第１の実施形態のSRAMセル10のサイズが従来例のSRAMセル60のサイズより大きくなることはない。
【００７２】
図４は、図１に示した第１の実施形態のSRAMセル10と従来例のSRAMセル60のそれぞれの双安定特性のシミュレーション結果（90nm世代プロセスを用い、電源電圧VDD=1.2Vである場合）を対比して示す図である。ここで、11' および12' はそれぞれ第１の実施形態のSRAMセル10における第１のインバータ11および第２のインバータ12の入出力特性、62' は従来例のSRAMセル60における第２のインバータ62の入出力特性である。
【００７３】
この場合、SRAMセル10の各トランジスタのパラメータは、第１の転送ゲート用トランジスタQN3 は、Wtfr1/Ltfr1=0.24μm/0.07μm 、Vth=0.45V であり、第２の転送ゲート用トランジスタQN4aは、Wtfr2/Ltfr2=0.12μm/0.07μm 、Vth=0.45V である。また、第１のドライバ用トランジスタQN1 は、Wdrv1/Ldrv1=0.35μm/0.07μm 、Vth=0.45V であり、第２のドライバ用トランジスタQN2aは、Wdrv2/Ldrv2=0.35μm/0.07μm 、Vth=0.55V である。
【００７４】
これに対して、従来例のSRAMセル60の各トランジスタのパラメータは、第１の転送ゲート用トランジスタQN3 および第２の転送ゲート用トランジスタQN4aは、W/L=0.24μm/0.07μm 、Vth=0.45V であり、第１のドライバ用トランジスタQN1 および第２のドライバ用トランジスタQN2 は、W/L=0.35μm/0.07μm 、Vth=0.45V である。
【００７５】
図４から分かるように、SRAMセル10は、SNM=0.267 であり、SRAMセル60のSNM=0.214 に対して約25% 増大しており、セル安定性が向上している。
【００７６】
また、第１の実施形態では、従来例と比べて、第２の転送ゲート用トランジスタQN4aのゲート長Wtfr2 が小さいこと以外は、トランジスタのサイズは変わらないので、セルサイズは増大しない。また、第１の転送ゲート用トランジスタQN3 、第１のドライバ用トランジスタQN1 のサイズと閾値は従来例と同じであり、読み出し側のビット線BLに対するセル電流も従来例と変わらない。
【００７７】
上述したように第１の実施形態では、素子の微細化が進み、デザインルールが例えば0.09μm程度まで小さくなり、電源電圧VDD が例えば1.2V程度まで低くなるとしても、第２のドライバ用トランジスタQN2aの閾値Vthnb に関しては第１のドライバ用トランジスタQN1 の閾値Vthna より例えば50mV以上高い値に設定することにより、SRAMセルのSNM を向上させ、セル電流の減少、セルサイズの増大を招かずにセルデータの安定性を向上させることができる。
【００７８】
＜第１の実施形態の変形例＞
第１の実施形態は、負荷素子としてそれぞれトランジスタを有する２個のインバータを交差接続した６トランジスタSRAMセルを示したが、負荷素子としてそれぞれ抵抗素子を有する２個のインバータを交差接続した４トランジスタ＋２抵抗素子タイプのSRAMセルに対しても本発明を適用可能である。
【００７９】
＜第２の実施形態＞
図５は、本発明の第２の実施形態に係る５トランジスタSRAMセルが行列状に配列されたセルアレイを備えたSRAMの一部を示している。
【００８０】
図５中に示す５トランジスタSRAMセル50は、図１を参照して前述した６トランジスタSRAMセル60と比べて、第２の転送ゲート用トランジスタQN4aおよびそれに接続されていたビット線/BL が省略されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００８１】
上記したような転送ゲート用トランジスタとして1 個のトランジスタQN3 しか存在しない構成の５トランジスタSRAMセル50は、特許文献１に開示されているように単一ビット線方式が採用されており、ビット線BLからデータ読み出しを行うだけでなく、データ書き込みも行う。但し、"1" データを書き込む場合には、ワード線WLの電位をVDD 以上に昇圧する必要がある。
【００８２】
上記第２の実施形態においても、第２のドライバ用トランジスタQN2 の閾値Vthnb を第１のドライバ用トランジスタQN1 の閾値Vthna より高く設定し、ビット線BLに対する第１のインバータ11の電流駆動力を第２のインバータ12の電流駆動力より大きく設定することにより、第１の実施形態と同様の理由で、セル電流の減少やセルサイズの増大を招かずにセルデータの安定性を向上させることができる。
【００８３】
しかも、第２の転送ゲート用トランジスタQN4 が省略されているので、前式（２）中の左辺で示される第１の転送ゲート用トランジスタQN3 ・第１のドライバ用トランジスタQN1 のβレシオ（第１のβレシオ）よりも、前式（２）中の右辺で示される第２の転送ゲート用トランジスタQN4 ・第２のドライバ用トランジスタQN2 のβレシオ（第２のβレシオ）がより高く設定されていることに相当し、SRAMセル10のSNM は一層向上する。
【００８４】
なお、上記各実施形態は、SRAM集積回路を例にとって説明したが、SRAM混載ロジック集積回路などのメモリ集積回路にも本発明を適用可能である。
【００８５】
【発明の効果】
上述したように本発明によれば、セル電流の減少やセル面積の増大を招かずにセルデータの安定性を向上させたSRAMセルおよびそれを用いたメモリ集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る6Tr.SRAMセルおよびそれが行列状に配列されたセルアレイを備えたSRAMの一部を示す回路図。
【図２】図１中のSRAMセルの半導体基板上におけるパターンレイアウトの一例を示す平面図。
【図３】図１のSRAMセルの双安定特性を示す特性図。
【図４】図１に示した第１の実施形態のSRAMセルの従来例のSRAMセルのそれぞれの双安定特性のシミュレーション結果を対比して示す図。
【図５】本発明の第２の実施形態に係る5Tr.SRAMセルおよびそれが行列状に配列されたセルアレイを備えたSRAMの一部を示す回路図。
【図６】従来の6 トランジスタSRAMセルと相補対をなすビット線BL、/BL との接続関係を示す等価回路図。
【図７】図６中のSRAMセルの半導体基板上におけるパターンレイアウトの一例を示す平面図。
【図８】図６に示した従来例のSRAMセルの安定性を表わす双安定特性を示す特性図。
【符号の説明】
10…SRAMセル、11…第１のインバータ（読み出し用ビット線ドライバ用インバータ）、12…第２のインバータ（データ保持用インバータ）、20…センスアンプ、QN1 …第１のドライバ用トランジスタ、QN2a…第２のドライバ用トランジスタ、QN3 …第１の転送ゲート用トランジスタ、QN4 …第２の転送ゲート用トランジスタ、QP1 …第１の負荷用のトランジスタ、QP2 …第２の負荷用のトランジスタ、BL…第１のビット線、/BL …第２のビット線、WL…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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