(57)【要約】【課題】サイリスタをはじめとしたスイッチング素子において、耐圧が高く、高温動作が可能なものを提供することを目的とする。また、スイッチング素子のスイッチング速度を速くすることも目的とする。【解決手段】アノード電極７、カソード電極９、ゲート電極９及び複数のｐｎ接合Ｊ１、Ｊ２、Ｊ３、を有する半導体スイッチング素子において、ｐ型半導体層３、ｎ型半導体層４、ｐ型半導体層５、ｎ型半導体層６、ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体を半導体材料として用いる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
アノード電極、カソード電極、ゲート電極及びｎ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層とｐ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層からなる３つ以上のｐｎ接合を有するＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子において、前記アノード電極に正または負の電圧を加えたとき、逆バイアスが加わるｐｎ接合が存在し、また、前記接合を構成するｐ型半導体層、ｎ型半導体層のうちいずれかの半導体層のキャリア濃度をゲート電極に加える電圧で制御することにより、前記アノード電極とカソード電極の間を流れる電流を制御することを特徴とするＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子。
【請求項２】
前記カソード電極、アノード電極は金属シリサイドからなることを特徴とする請求項１記載のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子。
【請求項３】
前記アノード電極と前記アノード電極に接続するｐ型半導体層の間、および、前記カソード電極と前記カソード電極に接続するｎ型半導体層の間に、前記アノード電極に接続するｐ型半導体層および、前記カソード電極に接続するｎ型半導体層を構成する半導体のバンドギャップよりもバンドギャップの小さいＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層を挿入したことを特徴とする請求項１または２記載のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子。
【請求項４】
前記ｐｎ接合を構成するｎ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層とｐ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層の間にｉ型のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層を挿入したことを特徴とする請求項１、２または３記載のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子。
【請求項５】
前記ｉ型のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層は、Ｃをドーピングすることにより絶縁化されていることを特徴とする請求項４記載のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子。
【請求項６】
前記アノード電極に正の電圧を加えたとき、逆バイアスが加わるｐｎ接合を構成するｐ型半導体層、ｎ型半導体層のうち、いずれかの半導体層が前記ゲート電極に接続し、前記ゲート電極に接続する半導体層のキャリア濃度が前記ゲート電極に接続する半導体層に接し、かつ、アノード側に位置する半導体層のキャリア濃度よりも高く、前記ゲート電極に接続する半導体層に接し、かつ、前記アノード電極側に位置する半導体層の厚さが５００ｎｍ以下であることを特徴とする請求項１、２、３、４または５記載のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子。
【請求項７】
前記ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子を構成するＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層がＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＡｌＩｎＧａＮＡｓＰであることを特徴とする請求項１、２、３、４、５または６記載のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子。
【請求項８】
前記ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子はサイリスタまたはゲートターンオフトランジスタであることを特徴とする請求項１、２、３、４、５、６または７記載のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子に関するものである。より詳しくは、ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子であって、サイリスタ等に関するものである。
【０００２】
【従来の技術】
スイッチング素子として、サイリスタが知られている。代表的なサイリスタは図５のように、ｐ１ｎ１ｐ２ｎ２構造からなり、接合Ｊ１、Ｊ２、Ｊ３を有している。ｐ１層にはアノード電極Ａ、ｎ２層にはカソード電極Ｃ、ｐ２層にはゲート電極Ｇが接続されている。なお、ｐ層、ｎ層を構成する半導体層の材料は主としてＳｉが用いられている。
【０００３】
アノード電極−カソード電極間に電圧を加えたときに、アノード電極とカソード電極間を流れる電流と電圧の関係を図６に示した。アノード電極Ａに正方向の電圧Ｖを加えるとＪ２に逆バイアス、Ｊ１、Ｊ３に順バイアスが加わる。そのため、電流はほとんど流れない。しかし、電圧がＶＢＯを超えると、Ｊ２の空乏層内の電界が強くなり電子雪崩が発生し、電流が急激に流れるようになる（ターンオン現象）。
【０００４】
なお、ここでゲート電極Ｇに正の電圧を加え、正孔を注入してやると、Ｖ＜ＶＢＯであってもターンオンさせることができる。すなわち、ゲート電極Ｇに加える電圧を制御することにより、アノード電極−カソード電極間に流れる電流を制御するスイッチング素子が実現される。一方、アノード電極に負の電圧を加えると、Ｊ２に順バイアス、Ｊ１、Ｊ３に逆バイアスが加わり、負の電圧がＪ１、Ｊ３が有する耐圧ＶＢＲを超えると、図６のように電流が急激に流れるようになる。
【０００５】
【非特許文献１】
古川静二郎著  『半導体デバイス』  コロナ社  第１４刷  ｐ１８９〜１９２
【０００６】
【発明が解決しようとする課題】
Ｓｉ系の半導体でサイリスタを構成した場合、バンドギャップが１ｅＶ程度と小さいため、耐圧を大きくすることができない。そのため、ＶＢＯ、ＶＢＲを高くすることができないという問題があった。  さらに、バンドギャップが小さいため、高温度動作ができず、大電力を制御する場合にサイリスタが発熱し、これを冷却するための手段を設けなければならないという問題があった。
【０００７】
図５のような従来のサイリスタでは、ゲート電極Ｇが接続されたｐ２層のドーピング濃度は正孔を発生させるために、ｎ１層のドーピング濃度よりも高くしなければならない。そのため、アノード電極Ａに正の電圧を加えたとき、空乏層はｎ１層側に広がる。したがって、ＶＢＯを低下させないためにはｎ１層を十分厚くしなければならない。そのため、ｎ１層における電子の走行時間が増大し、ターンオン時間が長くなり、スイッチング速度が遅くなるという問題があった。
【０００８】
本発明は、上記従来技術の欠点に鑑みてなされたものであって、サイリスタをはじめとしたスイッチング素子において、耐圧が高く、高温動作が可能なものを提供することを目的とする。さらに、スイッチング素子のスイッチング速度を向上させることも目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第一は請求項１記載のように、アノード電極、カソード電極、ゲート電極及びｎ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層とｐ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層からなる３つ以上のｐｎ接合を有するスイッチング素子において、前記アノード電極に正または負の電圧を加えたとき、逆バイアスが加わるｐｎ接合が存在し、また、前記接合を構成するｐ型半導体層、ｎ型半導体層のうちいずれかの半導体層のキャリア濃度をゲート電極に加える電圧で制御することにより、前記アノード電極とカソード電極の間を流れる電流を制御することを特徴とする。
【００１０】
本発明の第一では、アノード電極、カソード電極、ゲート電極及び３つ以上のｐｎ接合を有し、アノード電極に正または負の電圧を加えたとき、逆バイアスが加わるｐｎ接合が存在するスイッチング素子において、そのｐｎ接合を構成する半導体材料に、バンドギャップがＳｉ等よりも大きいＧａＮ系ＩＩＩ−Ｖ族窒化物半導体を用いていることを特徴とする。
【００１１】
そのため、アノード電極に正の電圧を加えたときに逆バイアスがかかるｐｎ接合の耐圧を高くすることができ、また、アノード電極に負の電圧を加えたときには残りのｐｎ接合は逆バイアスされるがその耐圧も高くすることができる。そのためアノード電極−カソード電極間にかけることが可能な電圧を高くすることができる。さらに、ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体を用いているため、高温動作が可能となり、その素子を大電力用に用いた場合においても冷却機構が不要となる。
【００１２】
本発明の第二は請求項２記載のように、前記カソード電極、アノード電極は金属シリサイドからなることを特徴とする。
【００１３】
本発明の第二では電極として金属シリサイド合金を用いているため、電極のコンタクト抵抗を小さくすることが可能である。そのため、発熱が抑えられ、上記第一の発明の効果をさらに上げることができる。
【００１４】
本発明の第三は請求項３記載のように、前記アノード電極と前記アノード電極に接続するｐ型半導体層の間、および、前記カソード電極と前記カソード電極に接続するｎ型半導体層の間に、アノード電極に接続するｐ型半導体層および、カソード電極に接続するｎ型半導体層を構成する半導体のバンドギャップよりもバンドギャップの小さいＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層を挿入したことを特徴とする。
【００１５】
本発明の第三によれば、アノード電極とアノード電極に接続するｐ型半導体層の間、および、カソード電極とカソード電極に接続するｎ型半導体層の間に、アノード電極に接続するｐ型半導体層および、カソード電極に接続するｎ型半導体層を構成する半導体のバンドギャップよりもバンドギャップの小さいＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層を挿入しているため、電極のコンタクト抵抗を小さくすることができる。そのため、発熱が抑えられ、上記第一または第二の発明の効果を向上させることができる。
【００１６】
本発明の第四は請求項４記載のように、前記ｐｎ接合を構成するｎ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層とｐ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層の間にｉ型のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層を挿入したことを特徴とする。
【００１７】
本発明の第四によれば、ｐｎ接合を構成するｎ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層とｐ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層の間にｉ型のＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層を挿入したため、逆方向の耐圧を一層向上させることができる。
【００１８】
本発明の第五は請求項６記載のように、前記アノード電極に正の電圧を加えたとき、逆バイアスが加わるｐｎ接合を構成するｐ型半導体層、ｎ型半導体層のうち、いずれかの半導体層が前記ゲート電極に接続し、前記ゲート電極に接続する半導体層のキャリア濃度が前記ゲート電極に接続する半導体層に接し、かつ、アノード電極側に位置する半導体層のキャリア濃度よりも高く、前記ゲート電極に接続する半導体層に接し、かつ、アノード側に位置する半導体層の厚さが５００ｎｍ以下であることを特徴とする。
【００１９】
本発明の第五によれば、アノード電極に正の電圧を加えたとき、逆バイアスが加わるｐｎ接合を構成するｐ型半導体層、ｎ型半導体層のうち、ゲート電極に接続する半導体層に接し、かつ、アノード側に位置する半導体層がＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層により構成されているため、その層の厚さを５００ｎｍ以下と薄くしても耐圧にほとんど影響を与えない。そのため、耐圧を犠牲にすることなくスイッチング速度を向上させることが可能である。
【００２０】
【発明の実施の形態】
以下に図面を参照して、本発明にかかるＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子の好適な実施の形態について説明する。図面の記載において、同一または類似部分には同一あるいは類似な符号、名称を付している。また、図面は模式的なものであり、現実のものとは異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２１】
まず、実施の形態にかかるＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子を説明する。
図２のように、ｐ−ＡｌｗＧａ１−ｗＮ（０≦ｗ≦１）からなるｐ型半導体層３、ｎ−ＡｌｚＧａ１−ｚＮ（０≦ｘ≦１）からなるｎ型半導体層４、ｐ−ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）からなるｐ型半導体層５、ｎ−ＡｌｚＧａ１− ｚＮ（０≦ｚ≦１）からなるｎ型半導体層６が形成されている。この構造によりｐｎ接合Ｊ１、Ｊ２、Ｊ３が３箇所構成される。そしてｐ型半導体層３に接続するアノード電極７及び、ｎ型半導体層６に接続するカソード電極８、及びｎ型半導体層４に接続するゲート電極９が形成されている。これらの構成によりｎｐｎｐ型構造が形成される。
【００２２】
上述したＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子の製造方法は以下の通りである。
まず、ガスソース分子線エピタキシャル成長法（ＧＳＭＢＥ法）で図１に示した積層構造を製造した。
すなわち、サファイア基板１上に、Ｎ源としてジメチルヒドラジン（５×１０−５Ｔｏｒｒ）、Ｇａ源として金属Ｇａ（５×１０−７Ｔｏｒｒ）、ｐ型ドーパントである金属Ｍｇ（５×１０−９Ｔｏｒｒ）を用い、成長温度６４０℃で厚み５０ｎｍのＧａＮバッファ層２を成膜した。更にその上に、Ｎ源としてアンモニア（５×１０−６Ｔｏｒｒ）、Ｇａ源として金属Ｇａ（５×１０−７Ｔｏｒｒ）、Ａｌ源としてＡｌ（１×１０−７Ｔｏｒｒ）およびｐ型ドーパントである金属Ｍｇ（５×１０−９Ｔｏｒｒ）を加え、成長温度８５０℃で厚み２μｍのｐ−ＡｌｗＧａ１−ｗＮからなるｐ型半導体層３（ドーピング濃度５×１０１８ｃｍ−３）を成膜した。
【００２３】
そして、上記したＮ源、Ｇａ源とＡｌ源に、ｎ型ドーパントである金属Ｓｉ（５×１０−９Ｔｏｒｒ）を用い、成長温度８５０℃で厚み２μｍのｎ−ＡｌｘＧａ１−ｘＮからなる層（ｎ型半導体層４）（ドーピング濃度５×１０１８ｍ−３）を成膜した。
【００２４】
ついで、上記したＮ源、Ｇａ源とＡｌ源に、ｐ型ドーパントである金属Ｍｇ（５×１０−９Ｔｏｒｒ）を加え、成長温度８５０℃でＧＳＭＢＥの成長を行い、厚み２μｍのｐ−ＡｌｙＧａ１−ｙＮからなるｐ型半導体層５（ドーピング濃度５×１０１８ｃｍ−３）を成膜する。最後に、上記したＮ源、Ｇａ源とＡｌ源に、ｎ型ドーパントである金属Ｓｉ（５×１０−９Ｔｏｒｒ）を用い、成長温度８５０℃で厚み２μｍのｎ−ＡｌｚＧａ１− ｚＮからなる層（ｎ型半導体層６）（ドーピング濃度５×１０１８ｃｍ−３）を成膜した。これによりｐｎ接合Ｊ１、Ｊ２、Ｊ３が３箇所形成され図１の積層構造が完成する。
【００２５】
図１の積層構造はアノード電極７、カソード電極８、ゲート電極９を形成するプロセスを経て、スイッチング素子が完成する。  すなわち、ｎ−ＡｌｚＧａ１−ｚＮ（ｎ型半導体層６）の表面にプラズマＣＶＤ法でＳｉＯ２膜を成膜したのち、フォトレジストでパターニングし、このＳｉＯ２膜をマスクとして湿式エッチングを行って層構造の一部をｎ−ＡｌｘＧａ１−ｘＮ層（ｎ型半導体層４）の面が露出するまでエッチング除去して、ｎ−ＡｌｘＧａ１−ｘＮ層（ｎ型半導体層４）の一部表面を表出させた。
【００２６】
次にＳｉＯ２膜を除去したのち、全面に再度ＳｉＯ２膜を成膜し、ｎ−ＡｌｘＧａ１−ｘＮ層（ｎ型半導体層４）面上にゲート電極９の開口部を形成し、ｎ−ＡｌｘＧａ１−ｘＮ層（ｎ型半導体層４）の上にＡｌ／Ｔｉ／Ａｕを蒸着してゲート電極９を形成し、更にｎ−ＡｌｚＧａ１− ｚＮ（ｎ型半導体層６）の上にＡｌ／Ｔｉ／Ａｕを蒸着してカソード電極８を形成する。そしてサファイア基板１の裏面からレーザを照射しサファイア基板１、バッファ層２を除去する。最後にｐ−ＡｌｗＧａ１−ｗ層（ｐ型半導体層３）の裏面にＴｉ／Ｐｔを蒸着してアノード電極７を形成して図２で示したスイッチング素子が完成する。
【００２７】
図２のスイッチング素子をサイリスタとして用いた場合は以下のような特性が得られた。このときｗ＝０．３、ｘ＝０．５、ｙ＝０．３、ｚ＝０．３である。アノード電極７−カソード電極８間に電圧を加えていき、流れる電流を測定した。測定結果は図６と同様のものが得られた。
【００２８】
すなわち、アノード電極７に正の電圧を加えたとき、ｐｎ接合Ｊ１、Ｊ３には順バイアスが、ｐｎ接合Ｊ２には逆バイアスが加わる。ｐｎ接合Ｊ２を構成するｎ型半導体層４、ｐ型半導体層５がＧａＮ系ＩＩＩ−Ｖ族窒化物半導体からなるものを用いているため、ｐｎ接合Ｊ２の耐圧をＳｉ系の半導体のものと比較して大幅に高くすることが可能である。測定の結果、ＶＢＯが６００Ｖ以上のものを得ることができた。
【００２９】
また、アノード電極７に負の電圧を加えたとき、ｐｎ接合Ｊ１、Ｊ３には逆バイアスが、ｐｎ接合Ｊ２には順バイアスが加わる。ｐｎ接合Ｊ１、Ｊ３を構成するｐ型半導体層３、ｎ型半導体層４、ｐ型半導体層５、ｎ型半導体層６がＧａＮ系ＩＩＩ−Ｖ族窒化物半導体を用いているため、ｐｎ接合Ｊ２同様にｐｎ接合Ｊ１、Ｊ３の耐圧も大幅に高くすることが可能である。測定の結果、ＶＢＲが６００Ｖ以上のものを得ることができた。
【００３０】
さらに、図２のスイッチング素子は、ゲート電極９に加える電圧を制御することにより、従来のＳｉサイリスタのように図６に示す特性が得られた。このスイッチング素子はサイリスタとしての機能を有するためである。
【００３１】
さらに、Ｓｉ系のサイリスタが正常に動作可能な周囲温度の上限が２００℃であるのに対し、上述したスイッチング素子は６００℃の高温下においても正常に動作することが判明した。
【００３２】
上述したスイッチング素子のｗ、ｘ、ｙ、ｚの値はｗ＝０．３、ｘ＝０．５、ｙ＝０．３、ｚ＝０．３であったが、これに限定されるものではない。そのため、用途に合わせたサイリスタを作製することが可能である。また、本実施に係るスイッチング素子ではｎｐｎｐ構造であるが、ｐｎｐｎ構造も勿論可能である。
【００３３】
また、ｐ−ＡｌＧａＮ層（ｐ型半導体層３、５）、ｎ−ＡｌＧａＮ層（ｎ型半導体層４、６）のドーピング濃度は５×１０１８ｃｍ−３であったが、これに限定されるものではなく、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲で変化させることができる。Ｓｉ系の半導体からなるサイリスタでは、高濃度ドーピングを行うとＶＢＯ、ＶＢＲが著しく小さくなるという問題があった。しかし、本発明に係るスイッチング素子では、高濃度ドーピングにおいても、ＶＢＯが、ＶＢＲを下げることなく素子抵抗を下げることができる。
【００３４】
本発明の実施の形態ではアノード電極７、カソード電極８の材料にＴｉ／Ｐｔ、Ａｌ／Ｔｉ／Ａｕを用いていたが、これらに代えて金属シリサイド合金を用いると、電極のコンタクト抵抗を大幅に下げることができる。金属シリサイド合金の金属材料として、Ｔａ、Ａｌ、Ｔｉ、Ｃｕ、Ｐｔ、Ｐｄ、Ａｇ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｉｎ、Ｓｎ、Ｍｎがあげられる。
【００３５】
本発明の実施の形態では、アノード電極７、カソード電極８をｐ型半導体層３面、ｎ型半導体層６面に直接形成していたが、図３のようにアノード電極７とｐ型半導体層３、カソード電極８とｎ型半導体層６の間にｐ＋型コンタクト層１１、ｎ＋型コンタクト層１０を形成してもよい。ここで、コンタクト層の厚さは５０〜５００ｎｍ、ドーピング濃度は１×１０１９〜５×１０２０ｃｍ−３が適当である。
【００３６】
特に、ｐ＋型コンタクト層１１、ｎ＋型コンタクト層１０のバンドギャップをｐ型半導体層３、ｎ型半導体層６のバンドギャップよりも小さくすることで電極のコンタクト抵抗を低減させることができる。また、前述の金属シリサイド合金の電極と組み合わせることでその効果を一層あげることができる。図３では、ｐ＋型コンタクト層１１、ｎ＋型コンタクト層１０としてＩｎＧａＮを用いている。
【００３７】
さらに図３のように、ｎ型半導体層４とｐ型半導体層３の間、ｎ型半導体層６とｐ型半導体層５の間にｉ型ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層１２、１３を挿入することも可能である。ｎ型半導体層とｐ型半導体層を直接接合した場合は、２つの層の不純物が相互に拡散するため、ＶＢＯ、ＶＢＲが若干低下する場合もあるが、ｉ型半導体層１２、１３を挿入することにより、相互拡散を防ぐことができる。特に絶縁性の高いｉ型半導体層を形成する方法として、特開２００１−２４７３９９に記載されているように、Ｃ、Ｍｇ、Ｚｎのうちいずれかをドーピングする方法がある。
【００３８】
また、本発明の実施の形態ではｐ型半導体層５の厚さを２μｍとしたが、この厚さは５００ｎｍ以下にまで薄くすることも可能である。図５のＳｉ系のサイリスタでは、ゲート電極Ｇが接続されたｐ２層のドーピング濃度は正孔を発生させるために、ｎ１層のドーピング濃度よりも高くしなければならず、ＶＢＯを維持するためにはｎ１層を十分厚くしなければならなかった。しかし、本発明ではＶＢＯを下げることなくｎ１層に相当する層を薄くすることができる。したがって、ターンオン時間を短くすることができ、スイッチング速度を向上させることができる。
【００３９】
本発明の実施の形態では、スイッチング素子としてサイリスタを説明したが、これに限られるものでない。すなわち、アノード電極、カソード電極、ゲート電極及び３つ以上のｐｎ接合を有するＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子であって、アノード電極に正または負の電圧を加えたとき、逆バイアスが加わるｐｎ接合が存在し、また、その接合を構成する２つの層のうちいずれかの層のキャリア濃度をゲート電極に加える電圧で制御することにより、アノード電極−カソード電極の間を流れる電流を制御するものであれば何にでも適用できる。例えば、図４のようなゲート電極９に接触する半導体層の間に絶縁膜１４を挿入したゲートターンオフサイリスタがあげられる。
【００４０】
本発明の実施の形態では、ｐ型半導体層、ｎ型半導体層、ｉ型半導体層の半導体材料としてＡｌＧａＮを用いていたが、これらに限定されることはなく、すべてのＧａＮ系ＩＩＩ−Ｖ族窒化物半導体を用いることができる。このことは、ｐ＋型コンタクト層１１、ｎ＋型コンタクト層１０についても、ｐ型半導体層３、ｎ型半導体層６よりもバンドギャップが小さいという条件を満たす限り、同様である。ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体として例えば、ＡｌＩｎＧａＮ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＡｌＩｎＧａＮＡｓＰなどを挙げることができる。
【００４１】
【発明の効果】
以上説明したように、本発明のスイッチング素子によれば、耐圧が高く、高温動作が可能なものを実現することができる。さらに、スイッチング素子のスイッチング速度を速くすることも可能である。
【００４２】
【図面の簡単な説明】
【図１】本発明の実施の形態に用いられた半導体積層構造を示したものである。
【図２】本発明の実施の形態の積層構造を示したものである。
【図３】本発明の他の実施の形態の積層構造を示したものである。
【図４】本発明のさらに他の実施の形態の積層構造を示したものである。
【図５】サイリスタの積層構造の模式図を示したものである。
【図６】サイリスタの電圧−電流特性を示したものである。
【符号の説明】
１  サファイア基板
２  バッファ層
３  ｐ型半導体層
４  ｎ型半導体層
５  ｐ型半導体層
６  ｎ型半導体層
７  アノード電極
８  カソード電極
９  ゲート電極
１０  ｎ＋型コンタクト層
１１  ｐ＋型コンタクト層
１２  ｉ型半導体層
１３  ｉ型半導体層
１４  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
2004153189.tif 000006
【図５】
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【図６】
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