(57)【要約】【課題】小型化が可能な半導体装置を提供する。【解決手段】半導体装置１００は、キャパシタ３２ａおよび３２ｂと、不純物領域１１ａを有し、不純物領域１１ａの一方がキャパシタ３２ａおよび３２ｂに電気的に接続されてキャパシタ３２ａおよび３２ｂに蓄積される電荷の出入りを制御するアクセストランジスタＴ６と、シリコン基板１上に位置し、キャパシタのストレージノード３０の電位を保持するラッチ回路１３０と、アクセストランジスタＴ６の不純物領域１１ｂの他方に接続されるビット線１９ｂとを備える。ラッチ回路１３０の少なくとも一部分がビット線１９ｂの上方に設けられる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体基板の上方に位置し、ストレージノードを有し、２進情報の論理レベルに応じた電荷を保持するキャパシタと、
前記半導体基板の表面に位置し、１対の不純物領域を有し、前記１対の不純物領域の一方が前記キャパシタに電気的に接続されて前記キャパシタに蓄積される電荷の出入りを制御するアクセストランジスタと、
前記半導体基板上に位置し、前記キャパシタの前記ストレージノードの電位を保持するラッチ回路と、
前記アクセストランジスタの前記１対の不純物領域の他方に接続されるビット線とを備え、
前記ラッチ回路の少なくとも一部分が前記ビット線の上方に設けられる、半導体記憶装置。
【請求項２】
前記ラッチ回路は負荷素子を含むフリップフロップ回路であり、前記負荷素子は薄膜トランジスタにより構成されて前記ビット線の上方に設けられる、請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板上に設けられたドライバトランジスタと、
前記ドライバトランジスタを覆う第１の層間絶縁膜とをさらに備え、
前記第１の層間絶縁膜の上に前記ビット線が設けられており、
さらに、前記ビット線を覆うように前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜をさらに備えた、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ラッチ回路は負荷素子を含むフリップフロップ回路であり、前記負荷素子は高抵抗素子により構成されて前記ビット線の上方に設けられる、請求項１に記載の半導体記憶装置。
【請求項５】
前記ストレージノードはプラグ層を介在させて前記負荷素子に接続され、前記負荷素子に接続される前記プラグ層の部分は金属を含む、請求項２または４に記載の半導体記憶装置。
【請求項６】
前記ストレージノードと前記高抵抗素子とは同一導電型の不純物を含む、請求項４に記載の半導体記憶装置。
【請求項７】
前記半導体基板を覆い、孔を有する層間絶縁膜をさらに備え、
前記ストレージノードの一部分は側壁を有し、前記ストレージノードの前記一部分は前記孔に充填されており、前記負荷素子は前記ストレージノードの側壁に接触する、請求項２または４に記載の半導体記憶装置。
【請求項８】
前記ラッチ回路に接続される接地線をさらに備え、
前記接地線と前記ビット線とは同一工程で製造される、請求項１から７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記半導体基板を覆い、孔を有する層間絶縁膜をさらに備え、前記孔の中に前記キャパシタが設けられる、請求項１から８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記ラッチ回路の上方に前記キャパシタが設けられる、請求項１から９のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記アクセストランジスタのゲート電極はワード線に接続され、前記キャパシタは２つの前記キャパシタを有し、２つの前記キャパシタは前記ワード線に対してほぼ線対称に設けられる、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記ビット線は２本のビット線を有し、その２本のビット線に平面的に重なるように前記キャパシタが形成される、請求項１１に記載の半導体記憶装置。
【請求項１３】
前記ラッチ回路はドライバトランジスタをさらに備え、
前記ドライバトランジスタのゲート長と、前記ドライバトランジスタのゲート幅と、前記アクセストランジスタのゲート長と、前記アクセストランジスタのゲートとはほぼ同一である、請求項１から１２のいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記キャパシタの容量は６ｆＦ（フェムトファラッド）以上である、請求項１から１３のいずれか１項に記載の半導体記憶装置。
【請求項１５】
半導体基板上に位置するラッチ回路と、
半導体基板の表面に位置し、１対の不純物領域を有し、前記１対の不純物領域の一方が前記ラッチ回路に接続されるアクセストランジスタと、
前記アクセストランジスタの前記１対の不純物領域の他方に接続されるビット線とを備え、
前記ラッチ回路の少なくとも一部分が前記ビット線の上方に設けられる、半導体装置。
【請求項１６】
前記ラッチ回路は負荷素子として負荷トランジスタを含むフリップフロップ回路であり、前記負荷トランジスタは薄膜トランジスタにより構成されて前記ビット線の上方に設けられる、請求項１５に記載の半導体装置。
【請求項１７】
前記ラッチ回路は負荷素子として高抵抗素子を含むフリップフロップ回路であり、前記高抵抗素子は前記ビット線の上方に設けられる、請求項１５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置および半導体装置に関し、特に、ラッチ回路を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置として、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）が知られている。また、別のタイプの半導体記憶装置として、ＳＲＡＭ（スタティックランダムアクセスメモリ）が知られている（特許文献１および２参照）。
【０００３】
【特許文献１】
特開平３−３４１９１号公報
【０００４】
【特許文献２】
特開昭６３−２８５７９４号公報
【０００５】
【発明が解決しようとする課題】
上述のような、従来のＤＲＡＭでは、所定の時間の経過とともにキャパシタに蓄積された電荷はストレージノードからウェルを経て半導体基板にリークし、キャパシタの電荷は失われる。電荷がリークして失われることは、情報が失われることを意味する。これを防止するため、ＤＲＡＭでは、電荷が完全に失われる前に所定の周期で、キャパシタで失われた電荷を元に戻すリフレッシュが行なわれてきた。ＤＲＡＭには、このリフレッシュの回路が必要であり、かつスタンバイ状態においても記憶保持のために常に動作させることが必要であり、ＤＲＡＭの消費電力を大きくする要因となっていた。なお、スタンバイ状態とは、外部からのアクセス動作を行なわずに電源のみをメモリセルに印加した待機状態をいう。
【０００６】
上述のようなリフレッシュを不要とする半導体記憶装置がＳＲＡＭである。しかし、ＳＲＡＭでは、メモリセル１つ当り、シリコン基板上にトランジスタを６個形成しなければならない。このため、メモリサイズがＤＲＡＭに比べて格段に大きくなるという問題があった。
【０００７】
また、従来のＳＲＡＭでは、記憶ノード部での電荷容量が小さく、ソフトエラーが起こりやすかった。なお、ソフトエラーとは、シリコン基板中に侵入したアルファ線が電子−正孔対を生成して記憶ノード部の蓄積電荷を変化させ、記憶が失われる現象をいう。
【０００８】
本発明では、リフレッシュを必要としない半導体装置を提供することを目的とする。また、本発明では、上述の半導体装置のソフトエラー耐性を向上させた信頼性の高い半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に従った半導体記憶装置は、半導体基板の上方に位置し、ストレージノードを有し、２進情報の論理レベルに応じた電荷を保持するキャパシタと、半導体基板の表面に位置し、１対の不純物領域を有し、１対の不純物領域の一方がキャパシタに接続されてキャパシタに蓄積される電荷の出入りを制御するアクセストランジスタと、半導体基板上に位置し、キャパシタのストレージノードの電位を保持するラッチ回路と、アクセストランジスタの１対の不純物領域の他方に接続されるビット線とを備える。ラッチ回路の少なくとも一部分がビット線の上方に設けられる。
【００１０】
このように構成された半導体記憶装置では、キャパシタのストレージノードの電位を保持するためにラッチ回路が設けられる。そのためキャパシタの電位を保持するためにリフレッシュ動作を行なう必要がなくなる。さらに、２進情報の論理レベルに応じた電荷はキャパシタにより保持されるため、従来のＳＲＡＭのように、記憶ノード部に電荷が蓄積される半導体装置に比べてアルファ線によるソフトエラー耐性が向上する。
【００１１】
さらに、ラッチ回路の少なくとも一部分がビット線の上方に設けられるため半導体装置を小型化することができる。
【００１２】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。なお、以下の実施の形態では、同一または相当する部分については同一の参照符号を付し、その説明は繰返さない。
【００１３】
（実施の形態１）
図１は、この発明に従った半導体装置の等価回路図である。図１を参照して、この発明の実施の形態１に従った半導体記憶装置としての半導体装置１００は、ビット線対ＢＬおよび／ＢＬと、ワード線ＷＬと、ラッチ回路１３０とを有する。
【００１４】
１対のビット線対ＢＬおよび／ＢＬの各々には、１対のアクセストランジスタＴ５およびＴ６が接続されている。アクセストランジスタＴ５のドレイン領域がビット線ＢＬに接続され、ソース領域ＳがキャパシタＣ１に接続され、ゲート電極Ｇがワード線ＷＬに接続される。
【００１５】
アクセストランジスタＴ６のドレイン領域Ｄがビット線／ＢＬに接続され、ソース領域ＳがキャパシタＣ２に接続されゲート電極Ｇがワード線ＷＬに接続される。
【００１６】
アクセストランジスタＴ５とキャパシタＣ１がＤＲＡＭのメモリセルに対応する。アクセストランジスタＴ６とキャパシタＣ２がＤＲＡＭに対応する。電位がＶｃｃの電源には、ｐチャネル型の負荷トランジスタＴ３およびＴ４が接続されており、負荷トランジスタＴ３およびＴ４にはドライバトランジスタＴ１およびＴ２が接続されている。記憶ノードｎ１はドライバトランジスタＴ１および負荷トランジスタＴ３に共有され、記憶ノードｎ２はドライバトランジスタＴ２および負荷トランジスタＴ４に共有される。
【００１７】
負荷トランジスタＴ３とドライバトランジスタＴ１は一方のＣＭＯＳ（相補型金属酸化膜半導体）インバータを形成し、ドライバトランジスタＴ２と負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。これらの２つのＣＭＯＳインバータからなるフリップフロップ回路が、上述のＤＲＡＭのメモリセルに対するラッチ回路１３０となる。ラッチ回路１３０は、半導体基板表面、および層間絶縁膜にわたって形成される。
【００１８】
図２は、図１で示した半導体装置の平面図である。図３は、図２中のＩＩＩ−ＩＩＩ線に沿った断面図である。図２および図３を参照して、半導体基板としてのシリコン基板１上に、各素子領域を分離する素子分離領域２が設けられている。素子領域の下側のシリコン基板１内には、ボトムｎ型ウェル領域３ａ、ｎ型ウェル領域３ｂおよびｐ型ウェル領域４が設けられている。また、トランジスタが形成されるシリコン基板１に接触するようにゲート絶縁膜としてのゲート酸化膜５が設けられている。ゲート酸化膜５上には、ドープトポリシリコン層６が位置し、ドープトポリシリコン層６上にタングステンシリサイド層７が位置している。さらに、そのタングステンシリサイド層７の上に接触するようにシリコン酸化膜８およびシリコン窒化膜５１が積層されている。ゲート電極９は、ドープトポリシリコン層６とタングステンシリサイド層７とを含む。ゲート電極９の側壁には、サイドウォール絶縁膜１０が設けられて、これによりゲート電極９が絶縁される。さらに、ゲート電極９上面はシリコン酸化膜８およびシリコン窒化膜５１で絶縁されている。
【００１９】
ｐ型ウェル領域４内には、ｎ型不純物の濃度が低いソースドレイン領域としての低濃度の不純物領域１１ａと、ｎ型不純物濃度が高いソースドレイン領域としての高濃度の不純物領域１１ｂが配置される。また、ｎ型ウェル領域３ｂには、ｐ型の不純物を含むソースドレイン領域としての不純物領域１２が配置されている。
【００２０】
これらの不純物領域およびウェル領域を覆うようにシリコン酸化膜からなる層間絶縁膜１３が配置され、層間絶縁膜１３には複数個のコンタクトホール１３ａが形成されている。
【００２１】
一部のコンタクトホール１３ａの底面にはシリコン基板１に接触するようにベリッドコンタクト２０が設けられている。また、ベリッドコンタクト１４上にポリパッド１５が設けられている。
【００２２】
さらに、ゲート電極９のタングステンシリサイド層７と導通するようにゲート電極９上に導電路としてのポリパッド１７が配置されている。ポリパッド１７とゲート電極９との接触部分がベリッドコンタクト２２である。そのベリッドコンタクト２２上に、薄膜トランジスタ（ＴＦＴ）用の電極、すなわちＴＦＴ電極としてのＴＦＴゲート電極２３が設けられている。このＴＦＴゲート電極２３は、ラッチ回路としてのフリップフロップ回路を構成するインバータの負荷トランジスタのゲート電極となる。
【００２３】
シリコン基板１上のベリッドコンタクト１４およびシリコン基板１上のポリパッド１５の上端を覆うようにシリコン酸化膜からなる層間絶縁膜１８が配置されている。層間絶縁膜１８を上下に貫通し、下方の不純物領域と導通するようにタングステン配線１１９、ビット線１９ｂおよびタングステンシリサイドのベリッドコンタクト２０が配置されている。これらを覆うようにシリコン窒化膜５３およびシリコン酸化膜からなる層間絶縁膜２１が積層されている。
【００２４】
ＴＦＴゲート電極２３は、シリコン窒化膜５３および層間絶縁膜２１を貫通し、さらに上下に延在している。ＴＦＴゲート電極２３の側壁には、サイドウォール絶縁膜２４ａが設けられ、ＴＦＴゲート電極２３の上部に接触するようにＴＦＴゲート酸化膜２４ｂが設けられ、さらに、その上にＴＦＴ多結晶シリコン２５および１２５が設けられる。したがって、シリコン基板１表面に位置する（バルク）トランジスタと、上述の薄膜トランジスタとでは、上下の関係が逆となっている。
【００２５】
これらのＴＦＴを覆うようにシリコン酸化膜からなる層間絶縁膜２６およびシリコン窒化膜５４が設けられる。ＴＦＴゲート電極２３に導通するように、かつ層間絶縁膜２６に設けられたコンタクトホール２６ａを充填するようにベリッドコンタクト２７およびポリパッド２８が設けられる。ベリッドコンタクト２７はポリパッド２８とＴＦＴゲート電極２３とが接触する領域を示す。
【００２６】
層間絶縁膜２６上にはシリコン窒化膜５４と層間絶縁膜２９が設けられる。シリコン酸化膜からなる層間絶縁膜２９には孔２９ａが設けられ、孔２９ａ内に円筒型のキャパシタ３２ａ（Ｃ１）および３２ｂ（Ｃ２）が設けられる。ポリパッド２８の上端部に連続するようにストレージノード３０が設けられる。そのストレージノード３０上に誘電体からなるキャパシタ膜３１が形成される。
【００２７】
さらに、その上にキャパシタ電極としてのセルプレート４０が位置している。キャパシタの絶縁膜の信頼性を向上させるためにセルプレート４０の電位はＶｃｃ／２としている。ただし絶縁膜の信頼性に問題がない場合には、セルプレート４０の電位を０Ｖ、Ｖｃｃまたは他の電位に固定してもよい。
【００２８】
ストレージノード３０は、キャパシタの容量を増大させるために粗面化処理されていることが望ましい。しかし粗面化処理されていなくてもよい。キャパシタの上部電極としてのセルプレート４０と層間絶縁膜２９とを覆うようにシリコン酸化膜からなる層間絶縁膜３３が設けられる。
【００２９】
層間絶縁膜２１、ＴＦＴゲート酸化膜２４ｂ、層間絶縁膜２６、シリコン窒化膜５３および５４、層間絶縁膜２９および３３を貫通するようにコンタクトホール３３ａが設けられる。コンタクトホール３３ａを充填するようにメタルコンタクト３４が埋め込まれ、メタルコンタクト３４上にメタル配線３５が設けられる。メタル配線３５の上下にはバリア層５５および５６が設けられている。メタル配線３５はシリコン酸化膜からなる層間絶縁膜３６で覆われ、層間絶縁膜３６にはコンタクトホール３６ａが形成されている。コンタクトホール３６ａを充填するようにメタルコンタクト３７が形成されている。メタルコンタクト３７の上端に接触するようにバリア層５７が設けられ、その上にメタル配線３８およびバリア層５８が設けられる。さらにこれらを覆うようにパッシベーション膜３９が位置している。
【００３０】
上述の構造において、アクセストランジスタＴ６はシリコン基板１の表面に形成されている。キャパシタ３２ｂ（Ｃ２）はシリコン基板１の上方に形成されている。ただしアクセストランジスタＴ６のゲート電極はゲート酸化膜５をはさんでシリコン基板１に接触して層間絶縁膜１３内に形成されている。この層間絶縁膜１３を下部層間絶縁膜という。また、キャパシタが形成されている層間絶縁膜２９を上部層間絶縁膜という。下部層間絶縁膜と上部層間絶縁膜との間に位置する層間絶縁膜２６を中間層間絶縁膜という。
【００３１】
アクセストランジスタＴ６のソースドレイン領域としての不純物領域１１ａと、キャパシタ３２ｂ（Ｃ２）のストレージノード３０とは、ベリッドコンタクト１４、ポリパッド１５、ベリッドコンタクト２２、ＴＦＴゲート電極２３、ベリッドコンタクト２７およびポリパッド２８により電気的に接続される。これらは導電路を構成している。この導電路にはフリップフロップ回路の端子が接続され、ストレージノードの電位を所定の一定の電位に保持する。また、ドライバトランジスタＴ２と薄膜トランジスタである負荷トランジスタＴ３とのゲート電極同士はベリッドコンタクト１６およびポリパッド１７により接続されている。なお、ゲート電極上のベリッドコンタクト１６は、ゲート電極９とポリパッド１７とが接触する部分を示す。
【００３２】
半導体装置１００は、半導体基板としてのシリコン基板１の上方に位置し、ストレージノード３０を有し、２進情報の論理レベルに応じた電荷を保持するキャパシタ３２ａ（Ｃ１）および３２ｂ（Ｃ２）と、シリコン基板１の表面に位置し、１対の不純物領域１１ａを有し、１対の不純物領域１１ａの一方がキャパシタ３２ｂ（Ｃ２）に電気的に接続されてキャパシタ３２ｂ（Ｃ２）に蓄積される電荷の出入りを制御するアクセストランジスタＴ６と、シリコン基板１上に位置し、キャパシタ３２ｂ（Ｃ２）のストレージノード３０の電位を保持するラッチ回路（フリップフロップ回路）１３０と、１対の不純物領域１１ａの他方に接続されるビット線１９ｂとを備える。ラッチ回路１３０の一部分である負荷トランジスタＴ３がビット線１９ｂの上方に設けられる。すなわち、シリコン基板１の主表面１ｆから負荷トランジスタＴ３までの距離は、主表面１ｆからビット線１９ｂまでの距離よりも大きい。
【００３３】
ラッチ回路１３０は負荷トランジスタＴ３を含むフリップフロップ回路である。負荷トランジスタＴ３は薄膜トランジスタにより構成されてビット線１９ｂの上方に設けられる。
【００３４】
半導体装置１００は、シリコン基板１上に設けられたドライバトランジスタＴ１およびＴ２と、ドライバトランジスタＴ１およびＴ２を覆う第１の層間絶縁膜１３とをさらに備える。第１の層間絶縁膜１３上にビット線１９ｂが設けられている。第１の層間絶縁膜としての層間絶縁膜１３および１８上には、ビット線１９ｂを覆うように第２の層間絶縁膜としての層間絶縁膜２１が設けられている。
【００３５】
半導体装置１００は、ラッチ回路１３０に接続される接地線１９ｃおよび１９ｄをさらに備える。接地線１９ｃおよび１９ｄとビット線１９ａおよび１９ｂとは同一の工程により製造され、かつ主表面１ｆからほぼ同一の高さに位置して同一の導電層により構成される。
【００３６】
半導体装置１００は、半導体基板としてのシリコン基板１を覆い孔２９ａを有する層間絶縁膜２９をさらに備える。孔２９ａ内にキャパシタ３２ａ（Ｃ１）および３２ｂ（Ｃ２）が設けられる。ラッチ回路１３０の上方にキャパシタ３２ａ（Ｃ１）および３２ｂ（Ｃ２）が設けられる。これにより、キャパシタ３２ａ（Ｃ１）および３２ｂ（Ｃ２）の設計の自由度が増すとともに、半導体装置１００をさらに小型化することができる。
【００３７】
キャパシタ３２ａ（Ｃ１）および３２ｂ（Ｃ２）は，２本のビット線１９ａおよび１９ｂと平面的に重なっている。
【００３８】
キャパシタ３２ａ（Ｃ１）および３２（Ｃ２）の容量は６ｆＦ以上である。
半導体装置１００は、シリコン基板１上に位置するラッチ回路１３０と、シリコン基板１の表面に位置し、１対の不純物領域１１ａを有し、１対の不純物領域の一方がラッチ回路１３０に接続されるアクセストランジスタＴ６と、アクセストランジスタＴ６の１対の不純物領域１１ａの他方に接続されるビット線１９ｂとを備える。ラッチ回路１３０の少なくとも一部分がビット線１９ｂの上方に設けられる。
【００３９】
次に、図１を用いて上述のメモリセル回路における信号の書込と読出について説明する。
【００４０】
上述のメモリセルには、ビット線ＢＬと、相補ビット線／ＢＬが接続されている。書込時には、ワード線ＷＬの電位をたとえばスーパーＶｃｃ（Ｖｃｃ＋ドライバトランジスタＴ１およびＴ２のしきい値電圧以上）の状態として、ビット線ＢＬと相補ビット線／ＢＬとに反対の信号を加える。たとえばビット線ＢＬにＨｉｇｈ電位（高い電位、たとえばＶｃｃ電位）を印加すると、接続点ｍ１の電位がＨｉｇｈ電位となる。したがって、キャパシタＣ１に電荷がチャージされる。一方、相補ビット線／ＢＬからは接続点ｍ２にマイナス電位またはゼロ電位が印加される。このため接続点ｍ２ではＬｏｗ電位となり、キャパシタＣ２には電荷はチャージされない。フリップフロップ回路において、接続点ｍ１は内部Ｖｃｃ電位、接続点ｍ２ではゼロ電位または接地電位となる。接合リークまたはドライバトランジスタＴ１、アクセストランジスタＴ５でリークが発生するが、負荷トランジスタＴ３から電荷が供給されることになるため、接続点ｍ１における電位は低下することなく、安定的に接続点ｍ１でＨｉｇｈ電位が保たれる。
【００４１】
一方、読出時には、ビット線ＢＬと相補ビット線／ＢＬとの間の電位差をセンスアンプで検出し、データを読む。このとき、データの破壊を防止するために、本発明では以下の方法を用いる。まず、ビット線対ＢＬおよび／ＢＬの電位をＶｃｃとしてこれらをプリチャージした後、ワード線ＷＬの電位をスーパーＶｃｃとしてワード線を活性化する。ワード線ＷＬを活性化したときにはビット線対ＢＬおよび／ＢＬのプリチャージがオフとされる。このとき電位の低い記憶ノード（Ｌｏｗ側）の電位が上昇するため、Ｈｉｇｈ側（反対側）のインバータのトランジスタがＯＮしてデータが破壊される危険性があるが、本発明では大きなキャパシタＣ１およびＣ２を設けているので、急激な電位の上昇は抑制され、ドライバトランジスタのしきい値電圧Ｖｔｈ以上にＬｏｗ側の記憶ノードの電位が上昇することはない。
【００４２】
以上のようにして、接続点ｍ１およびｍ２の電位が所定の電位に保たれるので、キャパシタＣ１およびＣ２におけるリークを防止することができ、リフレッシュが不要となる。
【００４３】
図３において、ドライバトランジスタＴ１およびＴ２はＣＭＯＳインバータのドライバトランジスタであり、負荷トランジスタＴ３はそのＣＭＯＳインバータの負荷トランジスタである。両方のトランジスタＴ１およびＴ３は、そのゲート電極（記憶ノードｎ１）同士が互いに電気的に接続されている。また、ＴＦＴゲート電極２３は、ポリパッド１５およびベリッドコンタクト１４を介在させてアクセストランジスタＴ６のソース領域Ｓ（不純物領域１１ａ）に接続されている。また、ポリパッド２８はキャパシタ３２ｂ（Ｃ２）のストレージノード３０に接続されている。このキャパシタＣ２のもう一方の電極であるセルプレート４０の電位はＶｃｃ／２とされる。
【００４４】
他方の薄膜トランジスタである負荷トランジスタＴ４は、図３の断面では現われないプラグコンタクトを通じてもう一方のキャパシタＣ１（３２ａ）に接続される。
【００４５】
上述の薄膜トランジスタである負荷トランジスタＴ３およびＴ４はドライバトランジスタＴ１およびＴ２などの情報に立体的に形成される。このため、半導体装置１００を非常に小型化することができる。
【００４６】
次に、図１から図３で示す半導体装置の製造方法について説明する。図４から図６を参照して、シリコン基板１上に選択的に素子分離領域２を形成する。ここで、ＳＴＩ（Shallow Trench Isolation）法による素子分離を用いる。次に、シリコン基板１の深い領域に、イオン注入法を用いてボトムｎ型ウェル領域３ａを形成する。その後イオン注入法でｐＭＯＳトランジスタを形成する領域にｎ型ウェル領域３ｂ、ｎＭＯＳトランジスタを形成する領域にｐ型ウェル領域４を形成する。なお、ボトムｎ型ウェル領域３ａは必ずしも設ける必要はなく、省略してもよい。なお、図４および図５で示すように、１つのメモリセル６０内に素子分離領域２が形成される。図５で示すように、メモリセル６０は複数個設けられてメモリセル領域１００ａが形成されている。
【００４７】
図７および図８を参照して、ゲート酸化膜５と、ドープトポリシリコン層６と、タングステンシリサイド層７とシリコン酸化膜８とシリコン窒化膜５１とを蒸着し、これらをエッチングすることによりゲート電極９を形成する。次に、注入量５×１０12ｃｍ-2以上１×１０14ｃｍ-2程度の注入量で砒素またはリンをシリコン基板１に注入することによりｎ型の不純物領域１１ａを形成する。なお、図中では、ｎＭＯＳ領域のみにｎ型の不純物領域１１ａを形成したが、全面注入によりｐＭＯＳ領域に形成してもよい。なお、図７で示すように、アクセストランジスタＴ５およびＴ６のゲート長Ｌと、アクセストランジスタＴ５およびＴ６のゲート幅Ｗと、ドライバトランジスタＴ１およびＴ２のゲート長Ｌと、ドライバトランジスタＴ１およびＴ２のゲート幅Ｗは、ほぼ等しい。このように、各トランジスタのゲート長およびゲート幅をほぼ同一にすることで、半導体装置１００を最小寸法で形成することができる。
【００４８】
ｎＭＯＳ領域に砒素を高濃度（たとえば１×１０20ｃｍ-3以上）となるように注入することによりｎ型トランジスタであるドライバトランジスタＴ２のｎ型高濃度のソースドレイン領域としての不純物領域１１ｂを形成する。なお、図中では、ＧＮＤ電位の安定化のため、ドライバトランジスタＴ２のソース側にのみ高濃度の不純物領域を形成して低抵抗化しているが、ドライバトランジスタＴ２のドレインや、他のメモリセルや周辺領域内のｎＭＯＳ領域にこれを形成してもよい。また、逆に高濃度の不純物領域をメモリセル領域に全く形成しなくてもよい。その後、高濃度のｐ型のソースドレイン領域である不純物領域１２を形成する。
【００４９】
図９および図１０を参照して、主表面１ｆ上に層間絶縁膜１３を形成する。次に、層間絶縁膜１３を部分提供にエッチングすることによりコンタクトホール１３ｂを形成する。コンタクトホール１３ｂを充填するようにドープトポリシリコンを蒸着する。このドープトポリシリコンを全面エッチバックまたはＣＭＰ（化学的機械的研磨法）によりポリパッド１７を形成する。同時にポリパッド１７とその下の不純物領域１１ａとの接触領域であるベリッドコンタクト１４を形成する。またタングステンシリサイド層７とポリパッド１７との接触領域であるベリッドコンタクト１６を形成する。
【００５０】
次に図１１および図１２を参照して、層間絶縁膜１８を形成する。層間絶縁膜１８を部分的にエッチングすることによりコンタクトホール１８ａおよび１８ｂを形成する。コンタクトホール１８ａは周辺回路領域１００ｂに形成されこれらはシリコン基板１またはゲート電極９にまで達する。コンタクトホール１８ｂはポリパッド１５に達する。コンタクトホール１８ｂはポリパッド１５に達する。接地線、ビット線およびメタルコンタクトパッドとして使用するためにチタン、チタンナイトライド（ＴｉＮ）またはタングステンなどの高融点金属膜を蒸着してコンタクトホール１８ａおよび１８ｂを埋め込む。これらの高融点金属を選択的にパターニングすることによりビット線１９ｂおよびタングステン配線１１９を形成する。タングステン配線１１９およびビット線１９ｂを覆うようにシリコン窒化膜５３を形成する。
【００５１】
図１３から図１５を参照して、シリコン窒化膜５３上にシリコン酸化膜からなる層間絶縁膜２１を形成する。ここでシリコン窒化膜５３を形成したことで、後工程の処理によるタングステンからなるビット線１９ｂおよびタングステン配線１１９の酸化を防止でき、配線抵抗値の上昇を防止できるという効果が得られる。ただし、後工程での処理の影響があまりない場合には、シリコン窒化膜５３を形成しなくてもよい。
【００５２】
ポリパッド１５および１７と接続するために、層間絶縁膜１８および２１ならびにシリコン窒化膜５３をエッチングすることによりコンタクトホール２１ａを形成する。このとき、コンタクトホール２１ａ内にシリコン窒化膜を蒸着し、これをエッチングすることによりコンタクトホール２１ａの直径を縮小してもよい。
【００５３】
次に、コンタクトホール２１ａを埋め込みかつ層間絶縁膜２１の一部表面を覆うようにＴＦＴゲート電極２３を形成する。ＴＦＴゲート電極２３はドープトポリシリコンにより構成される。次にシリコン酸化膜を全面に蒸着し、これをエッチングすることによりサイドウォール絶縁膜２４ａを形成する。このサイドウォール絶縁膜２４ａは、この実施の形態では、後工程でのエッチング残渣防止や後工程のチャネルドープや高濃度のｐ型領域形成の際のイオン注入のシャドーイングの対策のために設けているが、必ずしもサイドウォール絶縁膜２４ａを設ける必要はない。
【００５４】
次に、シリコン酸化膜を蒸着することによりＴＦＴゲート酸化膜２４ｂを形成する。この後、ＴＦＴゲート酸化膜２４ｂ上にアモルファスポリシリコンを蒸着し、これをアニールした後エッチングすることによりＴＦＴのチャネル、ソースおよびドレイン領域となるＴＦＴボディとしてのＴＦＴ多結晶シリコン２５および１２５を形成する。このとき、ＴＦＴを所定のしきい値電圧Ｖｔｈにするために、チャネルドープのボロンおよびリンをＴＦＴ多結晶シリコン２５および１２５に注入してもよい。次に、ＴＦＴのソースおよびドレイン領域を形成するためＴＦＴ多結晶シリコン２５および１２５にボロンを選択的に注入してｐ＋領域であるＶｃｃ部２５ｖおよび１２５ｖ、記憶ノード部２５ｎおよび１２５ｎ、ならびにチャネル部２５ｃおよび１２５ｃを形成する（図１４参照）。Ｖｃｃ部２５ｖおよび１２５ｖは電源電位Ｖｃｃとされ、記憶ノード部２５ｎおよび１２５ｎは記憶ノードｎ１およびｎ２と接続され、チャネル部２５ｃおよび１２５ｃは、負荷トランジスタＴ３およびＴ４のチャネル領域である。
【００５５】
図１６および図１７を参照して、層間絶縁膜２６を蒸着する。次に、層間絶縁膜２６、ＴＦＴ多結晶シリコン１２５およびＴＦＴゲート酸化膜２４ｂをエッチングすることにより、コンタクトホール２６ａを形成する。コンタクトホール２６ａを埋め込むようにリンなどのｎ型不純物がドープされたポリシリコンからなるポリパッド２８を形成する。これにより、ポリパッド２８とＴＦＴゲート電極２３との間にベリッドコンタクト２７が形成される。
【００５６】
図１８および図１９を参照して、キャパシタ面積を拡大する円筒キャパシタを形成するためにシリコン窒化膜５４および層間絶縁膜２９を蒸着した後これらを選択的にエッチングすることにより孔２９ａを形成する。なお、シリコン窒化膜５４はエッチングの際のストッパとして用いる。
【００５７】
次に、孔２９ａ表面にドープトポリシリコンとアモルファスシリコンを蒸着し、その表面を粗面化することによりストレージノード３０を形成する。次に、ストレージノード３０の表面に例えばシリコン窒化膜を蒸着した後酸化することにより誘電体のキャパシタ膜３１を形成する。キャパシタ膜３１表面にドープトアモルファスシリコンを蒸着してエッチングすることによりセルプレート４０を形成する。これにより円筒型のキャパシタ３２ａ（Ｃ１）および３２ｂ（Ｃ２）が形成される。図１８で示すように、２つのキャパシタ３２ａ（Ｃ１）および３２ｂ（Ｃ２）はワード線としてのゲート電極９に対してほぼ線対称に設けられる。
【００５８】
図２０を参照して、層間絶縁膜３３を形成する。層間絶縁膜３３、２９、２６、２１、シリコン窒化膜５４およびＴＦＴゲート酸化膜２４ｂを貫通するようにコンタクトホール３３ａを形成する。コンタクトホール３３ａを充填するようにメタルコンタクト３４を形成する。次に、チタンナイトライド膜またはタングステン膜からなるバリア層５５、アルミニウム−銅合金からなるメタル配線３５およびチタンナイトライドからなるバリア層５６を形成する。これらはスパッタリングにより膜を堆積した後にそれらをエッチングすることで形成される。
【００５９】
図３を参照して、メタル配線３５を覆うようにシリコン酸化膜からなる層間絶縁膜３６を堆積する。層間絶縁膜３６の一部分をエッチングすることによりコンタクトホール３６ａを形成し、このコンタクトホール３６ａを充填するようにメタルコンタクト３７を形成する。次に、チタンナイトライドおよびタングステンを蒸着することによりバリア層５７を形成し、その上にアルミニウム−銅合金からなるメタル配線３８を形成し、その上にチタンナイトライドからなるバリア層５８を形成する。次に、プラズマシリコン酸化膜、ポリイミド膜をパッシベーション膜３９として形成し、スクラブライン、ボンディングパッドをエッチングにより形成する。これにより、図１から図３で示す半導体装置を形成することができる。
【００６０】
上述の製造方法は、従来のＤＲＡＭのメモリセルを構成するアクセストランジスタおよびキャパシタを形成する工程の中に薄膜トランジスタを負荷トランジスタとして含むフリップフロップ回路からなるラッチ回路１３０を形成する工程からなる。上述の製造方法では、従来のＤＲＡＭの製造ラインに少しの修正を加えるだけで実現することが可能である。したがって、図１で示す回路に相当する半導体記憶装置を、図４から図２０で示す工程に基づいて製造することが可能である。
【００６１】
また上述の実施の形態では、負荷トランジスタＴ３の上方にはキャパシタＣ１が形成されている。キャパシタＣ１のストレージノード３０（セルプレート４０）は、記憶ノードｎ２および接続点ｍ１に接続されており、記憶ノードｎ１および接続点ｍ２に接続されるＴＦＴゲート電極２３の電位とは異なる。そのため、上部のストレージノード３０により負荷トランジスタＴ３が誤動作するのを防止するために、層間絶縁膜２６の厚みはＴＦＴゲート酸化膜２４ｂよりも厚くされている。たとえば、ＴＦＴゲート酸化膜２４ｂの厚みは約５〜５０ｎｍであるのに対し、層間絶縁膜２６の厚みは約５０から５００ｎｍである。
【００６２】
さらに、図１５から明らかなように、負荷トランジスタＴ３のチャネル部はビット線１９ｂとオーバラップしているが、ＴＦＴゲート電極２３がこれらの間に挿入されておりこれらは互いにシールドされている。その結果ビット線１９ｂ（／ＢＬ）による負荷トランジスタＴ３の誤動作を防止することができる。しかし、マスクのアライメントのずれが発生した場合、一時的にこれらがオーバラップする可能性もある。したがって、ビット線１９ｂ（／ＢＬ）による負荷トランジスタＴ３の誤動作を防止するために、ＴＦＴゲート電極２３間の層間絶縁膜２１の厚みを、ＴＦＴゲート酸化膜２４ｂよりも厚くすることが好ましい。たとえば、ＴＦＴゲート酸化膜２４ｂの厚みが約５〜５０ｎｍであるのに対し、層間絶縁膜２１の厚みは約５０〜５００ｎｍとする。
【００６３】
また、この実施の形態では、ポリパッド２８としてリンがドープされたドープトポリシリコンを用いたが、ＴＦＴ多結晶シリコン２５とポリパッド２８との接続部分においては、ｐｎ接合が形成され、接合のビルトインポテンシャル（Ｖｂｉ）の影響でデータ保持状態において、記憶ノードｎ１およびｎ２の電位がＶｃｃ−Ｖｂｉまでしか上がらない。これを回路図で示すと図２１で示される。そこで、リンがドープされたドープトポリシリコンの代わりに、タングステンまたはチタンナイトライドなどの金属をポリパッド２８の代わりに設けることで、ｐｎ接合が形成されることを防止してもよい。
【００６４】
また、この実施の形態では、ポリパッド２８を構成するリンがドープされたポリシリコン中のリンの濃度は、基板上のポリパッド１５やゲート電極９上のポリパッド１７よりも低くしている。たとえば、ポリパッド２８中のリンの濃度は５×１０19〜２×１０20ｃｍ3であるのに対し、ポリパッド１５および１７中のリンの濃度は２．５×１０20〜７．０×１０20ｃｍ3である。この結果、ＴＦＴ多結晶シリコン２５とポリパッド２８の接続部分からＴＦＴチャネル方向へのリン（ｎ型不純物）の拡散が防止でき、ｐ型不純物領域である記憶ノードの導電型への影響が小さくなって、ＴＦＴ性能が安定化するという効果が得られる。
【００６５】
また、上述の実施の形態においては、図１１で示したように接地線１９ｃおよび１９ｄがビット線１９ａ（ＢＬ）およびビット線１９ｂ（／ＢＬ）よりも太く形成されている。このようにすることで、接地線の抵抗が低下し、セル動作が安定化するという効果が得られる。
【００６６】
逆に、接地線１９ｃおよび１９ｄよりもビット線１９ａおよび１９ｂを太くしてもよい（図示せず）。この場合、ビット線の伝播遅延が低減し、アクセス速度が向上するという効果が得られる。
【００６７】
さらに、図３および図１８を参照して、ワード線としてのゲート電極９に対して線対称にキャパシタＣ１およびＣ２が配置されている。キャパシタＣ１およびＣ２のうち一方の電位は常に高く他方は低い。これらのキャパシタＣ１およびＣ２がワード線としてのゲート電極９に対して線対称に配置されるため、ゲート電極９の持つキャパシタとの寄生容量がメモリセルのデータに拘らず一定となり、寄生容量変動による動作不良を防止することができる。
【００６８】
また、図３および図１８を参照して、ビット線１９ａおよび１９ｂに対して線対称にキャパシタＣ１およびＣ２が配置されている。そのため、ビット線１９ａ（ＢＬ）とキャパシタとの寄生容量と、ビット線１９ｂ（／ＢＬ）とキャパシタとの寄生容量は、メモリセルのデータに拘らず一定となり、寄生容量の変動による動作不良を防止することができる。
【００６９】
また、図１１で示すように、１つのメモリセル６０内にビット線コンタクトを２箇所独立に設けており、他のセルとの共有化を行なっていない。すなわち、ビット線１９ｂはコンタクトホール１８ｂを介してシリコン基板１と接続されており、ビット線１９ａは別のコンタクトホール１８ｂを介してシリコン基板１と接続されている。そのため、アクセストランジスタとビット線コンタクト間の接続抵抗を低減でき、セル動作が安定するという効果が得られる。
【００７０】
（実施の形態２）
図２２は、この発明の実施の形態２に従った半導体装置の断面図である。図２２を参照して、この発明の実施の形態２に従った半導体装置１００では、コンタクトホールとしての孔２９ａがＴＦＴゲート電極２３にまで達しており、その孔２９ａ内にキャパシタ３２ｂ（Ｃ２）が形成されている点で、実施の形態１に従った半導体装置１００と異なる。
【００７１】
このキャパシタ３２ｂ（Ｃ２）の製造方法は、実施の形態１と同様である。
このような半導体装置では、実施の形態１の半導体装置の効果に比べて、さらにポリパッド２８などを形成する必要がなくなり、プロセスが簡略化して製造コストを低減することが可能である。
【００７２】
（実施の形態３）
図２３は、この発明の実施の形態３に従った半導体装置の平面図である。図２４は、図２３中のＸＸＩＶ−ＸＸＩＶに沿った断面図である。図２３および図２４を参照して、この発明の実施の形態３に従った半導体装置１００では、ストレージノード３０の位置が実施の形態１に従った半導体装置と異なる。すなわち、この実施の形態３では、ＴＦＴゲート電極２３と同じ電位であるキャパシタ３２ｂ（Ｃ２）のストレージノード３０およびセルプレート４０を負荷トランジスタＴ３の上方に配置している。図２３で示されるように、ストレージノード３０とＴＦＴゲート電極２３とが全く同じレイアウトとされている。この場合、ＴＦＴにより構成される負荷トランジスタＴ３は上下にゲート電極を併せ持つダブルゲート構造となり、ＴＦＴ特性が向上するという効果が得られる。また、同じマスクを使用してＴＦＴゲート電極２３とストレージノード３０とを製造することも可能であるため、マスク費用（コスト）の削減効果も得られる。なお、この場合は、実施の形態１とは異なり、層間絶縁膜２６の厚みは、ＴＦＴゲート酸化膜２４ｂとほぼ同等の厚みとした方がよいが、図２４で示されるように厚くてもストレージノード３０が上部ゲート電極として作用する効果は得られる。
【００７３】
（実施の形態４）
図２５は、この発明の実施の形態４に従った半導体装置の断面図である。図２５では、ＴＦＴゲート電極２３とＴＦＴ多結晶シリコン２５の上下関係が図３に比べて入替わっている点で、実施の形態１に従った半導体装置１００と異なる。すなわち、図２５では、アクセストランジスタＴ６およびドライバトランジスタＴ２がシリコン基板１上に、またキャパシタ３２ｂ（Ｃ２）がその上方に形成されている。アクセストランジスタＴ６のソースおよびドレイン領域としての不純物領域１１ａとキャパシタ３２ｂ（Ｃ２）のストレージノード３０とは、層間絶縁膜１３、１８、２１およびＴＦＴゲート酸化膜２４ｂおよびシリコン窒化膜５３および５４ならびに層間絶縁膜２６を貫通するポリパッド２８、ＴＦＴゲート電極２３、ポリパッド１５および１７により接続される。また、ドライバトランジスタＴ１のゲート電極９と、ＴＦＴ多結晶シリコン２５とは、ポリパッド１７により接続される。
【００７４】
主表面１ｆに近い順にドライバトランジスタＴ１およびＴ２、アクセストランジスタＴ５、ビット線１９ｂ、ならびに負荷トランジスタＴ３が形成される。
【００７５】
次に、図２５で示す半導体装置の製造方法について説明する。実施の形態１での図４から図１２で示す工程をこの実施の形態にも適用することが可能である。
【００７６】
図２６および図２７を参照して、シリコン窒化膜５３および層間絶縁膜２１を形成する。層間絶縁膜２１上にアモルファスポリシリコンを蒸着し、アニールし、エッチングすることによりＴＦＴのチャネルおよびソースドレイン領域となるＴＦＴ多結晶シリコン２５を形成する。このとき、ＴＦＴを所定のしきい値電圧Ｖｔｈにするため、チャネルドープのボロンやリンを注入してもよい。ＴＦＴ多結晶シリコン２５および１２５は導電性を有する。
【００７７】
図２８および図２９を参照して、ＴＦＴ多結晶シリコン２５および１２５上にＴＦＴゲート酸化膜２４ｂを蒸着する。次にＴＦＴゲート酸化膜２４ｂ、層間絶縁膜２１および１３ならびにシリコン窒化膜５３をエッチングすることによりコンタクトホール２１ａを形成する。コンタクトホール２１ａを埋込み、かつＴＦＴゲート酸化膜２４ｂの表面を覆うようにドープトポリシリコン層を蒸着し、これをエッチングすることによりＴＦＴゲート電極２３を形成する。次に、ＴＦＴのソースドレイン領域を形成するために、ＴＦＴ多結晶シリコン２５にボロンを選択的に注入してｐ＋領域（高濃度ｐ型不純物領域）であるＶｃｃ部２５ｖおよび１２５ｖ、記憶ノード部２５ｎおよび１２５ｎを形成する。インバータの負荷トランジスタＴ３およびＴ４が形成される。負荷トランジスタＴ３およびＴ４は薄膜トランジスタにより構成され、図２８の斜線部で示される。
【００７８】
図３０および図３１を参照して、層間絶縁膜２６を蒸着する。次に層間絶縁膜２６をエッチングすることによりコンタクトホール２６ａを形成する。コンタクトホール２６ａを充填するようにドープトポリシリコンを堆積する。これによりドープトポリシリコンとＴＦＴゲート電極２３との間にベリッドコンタクト２７を形成する。さらに層間絶縁膜２６上に露出したドープトポリシリコンをエッチングすることによりポリパッド２８を形成する。
【００７９】
その後は、実施の形態１と同様にキャパシタなどを形成する。
以上の実施の形態４に従った半導体装置では、実施の形態１に従った半導体装置で得られる効果がある。さらに、図２５で示すように、ＴＦＴゲート電極２３がＴＦＴチャネルを構成するＴＦＴ多結晶シリコン２５および１２５上を覆っているので、上部に形成されるキャパシタＣ１のセルプレート電位の影響をＴＦＴ多結晶シリコン２５および１２５が受けにくいという効果がある。
【００８０】
（実施の形態５）
図３２は、この発明の実施の形態５に従った半導体装置の等価回路図である。図３３は、この発明の実施の形態５に従った半導体装置の平面図である。図３４は、図３３中のＸＸＸＩＶ−ＸＸＸＩＶ線に沿った断面図である。図３２から図３４を参照して、この発明の実施の形態５に従った半導体装置１００では、図３で示すＴＦＴゲート酸化膜２４ｂおよびＴＦＴボディとしてのＴＦＴ多結晶シリコン２５が、層間シリコン酸化膜としての層間絶縁膜４４と多結晶シリコンとしての高抵抗素子としての負荷抵抗素子４５に置き換わっている。図３４で示すように、アクセストランジスタＴ６がシリコン基板１上に形成され、その上方にキャパシタ３２ｂ（Ｃ２）が形成されている。アクセストランジスタＴ６のソースドレイン領域である不純物領域１１ａと、キャパシタ３２ｂ（Ｃ２）のストレージノード３０とは、層間絶縁膜２６、４４、２１および１８ならびにシリコン窒化膜５３を貫通するポリパッド２８およびＴＦＴゲート電極２３により導通する。また、ドライバトランジスタＴ１のゲート電極９と高抵抗多結晶シリコンとしての負荷抵抗素子４５（ドレイン領域Ｄ）とは電気的に接続されている。
【００８１】
図３２で示すように、ビット線ＢＬにアクセストランジスタＴ５のドレイン領域Ｄが接続される。アクセストランジスタＴ５のソース領域（Ｓ）とキャパシタＣ１のストレージノード３０とが電気的に接続され、これらが従来のＤＲＡＭのメモリセルに対応する部分を形成している。相補ビット線／ＢＬにアクセストランジスタＴ６のドレイン領域Ｄが接続される。アクセストランジスタＴ６のソース領域ＳとキャパシタＣ２のストレージノード３０とが電気的に接続される。これらが従来のＤＲＡＭのメモリセルに対応する部分を形成している。
【００８２】
ドライバトランジスタＴ１と高抵抗ポリシリコンの負荷抵抗素子Ｒ１とが、一方の記憶ノードｎ１を形成し、ドライバトランジスタＴ２と高抵抗ポリシリコンの負荷抵抗素子Ｒ２とが他方の記憶ノードｎ２を形成している。これら２つのノードからなるフリップフロップ回路は、上述のＤＲＡＭのメモリセルに対するラッチ回路となる。電気抵抗とトランジスタとの組合せによりフリップフロップ回路のインバータを構成することにより、２つのＣＭＯＳトランジスタからなるインバータに比較して製造処理工程が簡単となり、安価な半導体記憶装置を提供することができる。
【００８３】
上述のメモリセル回路における信号の書込と読出について説明する。上述のメモリセル６０にはビット線ＢＬと相補ビット線／ＢＬが接続されている。書込時には、ワード線ＷＬの電位をたとえばスーパーＶｃｃ（Ｖｃｃ＋ドライバトランジスタのしきい値Ｖｔｈ以上）の状態として、ビット線ＢＬと相補ビット線／ＢＬとに反対の信号を加える。たとえばビット線ＢＬにＨｉｇｈ電位（たとえばＶｃｃ電位）を印加すると、接続点ｍ１の電位がＨｉｇｈ電位となる。したがって、キャパシタＣ１に電荷がチャージされる。一方、相補ビット線／ＢＬからは接続点ｍ２にマイナス電位またはゼロ電位が印加される。このため、接続点ｍ２ではＬｏｗ電位となり、キャパシタＣ２には電荷はチャージされない。フリップフロップ回路において、接続点ｍ１は内部Ｖｃｃ電位、接続点ｍ２ではゼロ電位または接地電位となる。接合リークやドライバトランジスタＴ１およびアクセストランジスタＴ５のリークが発生するが負荷抵抗素子Ｒ１から電荷が供給されるので、接続点ｍ１における電位は低下することなく安定的にＨｉｇｈ電位が保たれる。
【００８４】
一方読出時には、ビット線ＢＬと相補ビット線／ＢＬとの間の電位差をセンスアンプが検出し、これを増幅しデータを読む。いずれにしても、接続点ｍ１、およびｍ２の電位が所定電位に保たれるので、キャパシタＣ１およびＣ２におけるリークを防止することができるのでリフレッシュが不要となる。
【００８５】
また、上述の高抵抗素子（負荷抵抗素子）４５は他のドライバトランジスタＴ１およびＴ２などの上方に形成され、立体的に構成される。そのため、ＳＲＡＭのメモリセルを形成する場合に比較して、非常に半導体装置を小型化することができる。
【００８６】
また、実施の形態１で述べたようなｐｎ接合によりビルトインポテンシャル（Ｖｂｉ）の問題がなく、動作が安定化する。負荷抵抗素子としての高抵抗多結晶シリコンにより構成される負荷抵抗素子４５とポリパッド２８とは、同一導電型の不純物を含む。
【００８７】
実施の形態５に従った半導体装置では、ラッチ回路１３０は負荷抵抗素子４５を含むフリップフロップ回路であり、負荷抵抗素子４５はビット線１９ｂの上方に設けられる。なお、ポリパッド２８を金属からなるプラグ層に置き換えてもよい。その場合、ストレージノード３０はプラグ層を介在させて負荷抵抗素子４５に接続され、負荷抵抗素子４５に接続されるプラグ層の部分は金属を含む。
【００８８】
次に、図３４で示す半導体装置の製造方法について説明する。層間絶縁膜２１を形成するまでの工程は、実施の形態１と同様である。次に、層間絶縁膜２１、シリコン窒化膜５３、層間絶縁膜１８にコンタクトホール２１ａを形成する。このとき、シリコン窒化膜をコンタクトホール２１ａ内に蒸着してこれをエッチングすることにより、コンタクトホールの寸法を縮小してもよい。次にドープトポリシリコンをコンタクトホール２１ａを充填するように形成して、ドープトポリシリコンとポリパッド１５および１７との界面にベリッドコンタクトを形成する。さらにドープトポリシリコンをエッチングすることによりポリシリコン配線２３ｂを形成する。次にシリコン酸化膜を蒸着し、これを全面エッチバックすることによりサイドウォール絶縁膜２４ａを形成する。さらにその上にシリコン酸化膜を堆積することにより層間絶縁膜４４を形成する。このとき、層間絶縁膜４４はポリシリコン配線２３ｂの影響を避けるために、その厚みを５０〜５００ｎｍとし、実施の形態１でのＴＦＴゲート酸化膜２４ｂより厚くすることが望ましい。
【００８９】
ノンドープトポリシリコンをその上に蒸着してこれをエッチングすることにより高抵抗ポリシリコンの負荷抵抗素子４５を形成する。このとき所望の高抵抗にするためリンなどを注入してもよい。次に中抵抗領域を形成するために、負荷抵抗素子４５の配線領域に砒素を選択的に注入する。この処理により、ドライバトランジスタＴ１のゲートと接続された負荷抵抗素子Ｒ１およびＲ２が形成される（図３３参照）。砒素やリンはいずれもｎ型不純物であり、実施の形態１で述べたようなｐｎ接合によるビルトインポテンシャル（Ｖｂｉ）の問題がなくなる。また、上述の高抵抗ポリシリコンの形成では、アニール等の処理が不要であり、ＣＭＯＳトランジスタの形成に比べて容易であり、製造費用を安く作ることができる。なお、図３３で示されたように、高抵抗多結晶シリコンの負荷抵抗素子Ｒ１およびＲ２では、不純物がドープされていないかもしくは僅かにドープされているだけであり、その他の配線領域としてのＴＦＴ多結晶シリコン２５および１２５ではｎ型不純物が多くドープされている。
【００９０】
次に、シリコン酸化膜を堆積することにより層間絶縁膜２６を蒸着する。層間絶縁膜２６および４４を貫通してポリシリコン配線２３ｂに接触するようにコンタクトホール２６ａを形成する。コンタクトホール２６ａを充填するようにドープトポリシリコンを形成する。これにより、ドープトポリシリコンとポリシリコン配線２３ｂとの界面にベリッドコンタクト２７を形成する。ドープトポリシリコンをエッチングすることによりポリパッド２８を形成する。その後の工程は、実施の形態１の工程を用いることができる。
【００９１】
上述の製造方法は、従来のＤＲＡＭのメモリセルを構成するアクセストランジスタおよびキャパシタを形成する工程の中に高抵抗多結晶シリコンなどからなる電気抵抗およびドライバトランジスタから構成されるインバータを１対組合せたラッチ回路を形成する工程とからなる。上述の製造方法では、既存のＤＲＡＭの製造ラインに少しの修正を加えるだけで実現可能である。したがって、図３２で示す回路に相当する半導体記憶装置は、図３４で示した工程に基づいて製造することが可能である。
【００９２】
（実施の形態６）
図３５から図３８は、この発明の実施の形態６に従った半導体装置の断面図である。図３５から図３８で示す半導体装置１００は、実施の形態１の図３で示す半導体装置を変形したものである。すなわち、図３５では、メタルコンタクト３４がタングステン配線１１９にまで達している。図３６ではポリシリコン電極１２３にまでメタルコンタクト３４が達している。図３７では、ゲート電極９にまでメタルコンタクト３４が達している。図３８では、メタルコンタクト３４はＴＦＴ多結晶シリコン２５を貫通してポリパッド１７に達している。
【００９３】
このように構成された半導体装置では、実施の形態１に従った半導体装置と同様の効果がある。
【００９４】
（実施の形態７）
図３９は、この発明の実施の形態７に従った半導体装置の等価回路図である。図３９を参照して、この発明の実施の形態７に従った半導体装置１００では、キャパシタＣ１が１つしか設けられていない点で、キャパシタＣ１およびＣ２の２つが設けられる実施の形態１に従った半導体装置と異なる。この場合、等価回路上、ビット線が１本、キャパシタが１個となる。この場合、ビット線のプリチャージ電位はＶｃｃ／２とするのが好ましい。
【００９５】
上述の実施の形態では、ラッチ回路を形成するフリップフロップ回路の負荷としてＴＦＴと高抵抗の場合を示したが、ストレージノードの電位を所定サイクル時間維持できればどのような素子で構成されたラッチ回路やフリップフロップ回路を用いてもよい。たとえばインバータを４つ直列に接続したものや他の論理ゲートを組合せてラッチ回路を構成してもかまわない。特に、本発明の半導体記憶装置を小型化する上で、ラッチ回路を構成する回路素子の少なくとも１つが、アクセストランジスタの上方に位置していればよい。すなわち、立体化により平面サイズを減少させることができる。
【００９６】
さらに、アクセストランジスタは、半導体基板の表層に形成され、キャパシタは、半導体基板との間に少なくとも１層の層間絶縁膜を介在させて位置する上部層間絶縁膜内に配置されている。ラッチ回路は、上部層間絶縁膜より下方に形成されるのが好ましい。この構成によれば、たとえば下から順に上下方向に部分的に重複しながら、たとえばシリコン基板、アクセストランジスタ、ラッチ回路、キャパシタの順番に半導体記憶装置の各部品を立体配置で形成することができる。さらに、中間層間絶縁膜の中においても回路素子の一部をビット線や接地線よりも上方に形成するため、上述の回路素子の一部を配置する際の自由度が増加する。具体的には、ＴＦＴ素子のゲート寸法を大きくできる。また、十分な高抵抗素子の抵抗長を確保でき、マスクアライメントずれなどによる素子特性のばらつきを低減できる。これにより、ラッチ回路としての信頼性を向上させることができる。
【００９７】
このため、リフレッシュを廃止した上で、平面サイズを微細化することができる。また、従来の製造方法を本発明の製造方法に修正して、ラッチ回路を形成し、そのラッチ回路をアクセストランジスタのソースドレイン領域とストレージノード領域とを接続する導電路に電気的に接続することが容易となる。ラッチ回路が電気的に接続される部位は、ストレージノードと、アクセストランジスタのソースドレイン領域とを含むその導電路であればどの部位であってもよい。
【００９８】
フリップフロップ回路を構成するインバータ中の電気抵抗は、不純物を含む多結晶シリコンで構成されることが製造上は容易である。その他、シリコン以外の材料で電気抵抗を形成してもよい。
【００９９】
（実施の形態８）
図４０は、この発明の実施の形態８に従った半導体装置の断面図である。図４０を参照して、この発明の実施の形態８に従った半導体装置１００では、ストレージノード３０がポリシリコン配線２３ｂに直接接触している。ポリシリコン配線２３ｂと負荷抵抗素子４５に接触する孔２９ａを形成し、この孔２９ａにストレージノード３０を形成する。ストレージノード３０の側壁が負荷抵抗素子４５に直接接触する。
【０１００】
このように構成された半導体装置１００でも、図３４で示す半導体装置１００と同様の効果がある。さらに、プラグ層を形成しないため、製造工程を簡略化することが可能である。
【０１０１】
（実施の形態９）
図４１は、この発明の実施の形態９に従った半導体装置の平面図である。図４２は、図４１中のＸＬＩＩ−ＸＬＩＩ線に沿った断面図である。図４１および図４２を参照して、この発明の実施の形態９に従った半導体装置では、実施の形態１と同様にＴＦＴゲート電極２３を形成しているが、上部ＴＦＴゲート電極２３ａも設けている点で、実施の形態１と異なる。ＴＦＴゲート電極２３は、下部ゲート電極に相当し、ＴＦＴ多結晶シリコン２５をＴＦＴゲート電極２３および上部ＴＦＴゲート電極２３ａで挟んだダブルゲート構造を有する。ベリッドコンタクト２７ａはＴＦＴ多結晶シリコン１２５を貫通してＴＦＴゲート電極２３、上部ＴＦＴゲート電極２３ａを相互に接続する役割を果たす。上部ＴＦＴゲート電極２３ａにはキャパシタが接続される。シリコン窒化膜５３上には中間層間絶縁膜１２６が設けられる。中間層間絶縁膜１２６にはコンタクトホール１２６ａが設けられ、コンタクトホール１２６ａに上部ＴＦＴゲート電極２３ａが充填される。これによりＴＦＴゲート電極２３と上部ＴＦＴゲート電極２３ａが接続される。
【０１０２】
次に、図４１および図４２で示す半導体装置の製造方法について説明する。図４３および図４４を参照して、実施の形態１の図４から図１１に従って、シリコン窒化膜５３までの構造を製造する。
【０１０３】
図４５および図４６を参照して、層間絶縁膜２１上にレジストパターン（図示せず）を形成し、そのレジストパターンをマスクとして層間絶縁膜２１、シリコン窒化膜５３および層間絶縁膜１８をエッチングする。これにより、コンタクトホール２１ａを形成する。コンタクトホール２１ａを充填し、かつ、層間絶縁膜２１の一部表面を覆うようにＴＦＴゲート電極２３を形成する。
【０１０４】
図４７から図４９を参照して、ＴＦＴゲート電極２３を覆うように層間絶縁膜２１上に中間層間絶縁膜１２６を形成する。中間層間絶縁膜１２６上にＴＦＴボディーとしてのＴＦＴ多結晶シリコン２５および１２５を形成する。ＴＦＴ多結晶シリコン２５および１２５を覆うようにＴＦＴゲート酸化膜２４ｂを形成する。ＴＦＴゲート酸化膜２４ｂ上にレジストパターンを形成し、レジストパターンをマスクとしてＴＦＴゲート酸化膜２４ｂ、ＴＦＴ多結晶シリコン２５および１２５ならびに中間層間絶縁膜１２６をエッチングする。これにより、ＴＦＴゲート電極２３に達するコンタクトホール１２６ａを形成する。コンタクトホール１２６ａを覆い、かつ、ＴＦＴゲート酸化膜２４ｂの一部分を覆うように上部ＴＦＴゲート電極２３ａを形成する。上部ＴＦＴゲート電極２３ａとＴＦＴゲート電極２３との境界部分がベリッドコンタクト２７となる。
【０１０５】
図５０および図５１を参照して、上部ＴＦＴゲート電極２３ａを覆うように層間絶縁膜２６を形成する。層間絶縁膜２６上にレジストパターンを形成し、レジストパターンをマスクとして層間絶縁膜２６をエッチングすることによりコンタクトホール２６ａを形成する。コンタクトホール２６ａを充填するようにポリパッド２８を形成する。その後は、実施の形態１と同様の工程に従って、実施の形態９の半導体装置が完成する。
【０１０６】
以上のような実施の形態９に従った半導体装置１００では、実施の形態３のダブルゲートの効果と、実施の形態４のトップゲートの効果を併せ持つことができる。
【０１０７】
なお、図４２では、コンタクトホール１２６ａはＴＦＴ多結晶シリコン１２５を貫通しているが、ＴＦＴゲート電極２３との接続が十分であれば、貫通しない構造であってもよい。
【０１０８】
また、この実施の形態では、下部ゲート絶縁膜に相当する中間層間絶縁膜１２６の膜厚をＴＦＴゲート酸化膜２４ｂよりも厚くしているが、より望ましくは、ＴＦＴの性能を向上させるために同程度の厚みとすることが好ましい。
【０１０９】
【実施例】
本発明では、図３で示すデバイスを１００個製造し、そのデバイスを１０6時間使用した場合の故障率を測定した。このとき、キャパシタＣ１およびＣ２の容量（フェムトファラッド：ｆＦ）を変化させた場合の故障率を測定した。その結果を図５２に示す。
【０１１０】
図５２中の縦軸ＦＩＴは、以下の式で表わされる。
１ＦＩＴ＝１０9×［（故障デバイス数）／｛（稼働デバイス数）×（稼働時間（時））｝］
たとえば、１００個のデバイスを１０6時間使って１個の故障が出た場合、故障率は１０ＦＩＴとなる。
【０１１１】
図５２より、ソフトエラー対策としては、キャパシタの容量を６ｆＦ以上とすることが好ましいことがわかる。
【０１１２】
以上、本発明の実施の形態および実施例について説明したが、ここで示した実施の形態はさまざまに変更することが可能である。
【０１１３】
まず、セルプレート４０の電位は１／２Ｖｃｃ（電源電位）だけでなく、電源電位または接地とすることができる。実施の形態では、ラッチ回路１３０の構成要素の少なくとも一つがアクセストランジスタＴ６の上方に構成されている。これにより、半導体装置１００の面積を小型化できている。ドライバトランジスタ等の他の構成要素をラッチ回路上に形成してもよい。
【０１１４】
さらに、各トランジスタの寸法は、制限されるものではないが、微細化の観点から、アクセストランジスタＴ５およびＴ６のゲート長が０．２μｍ以下、ゲート幅が０．２μｍ以下、ドライバトランジスタＴ１およびＴ２のゲート長が０．２μｍ以下、ゲート幅が０．２μｍ以下、負荷トランジスタＴ３およびＴ４（薄膜トランジスタ）のゲート長が０．５μｍ以下、ゲート幅が０．３μｍ以下であることが好ましい。
【０１１５】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１６】
【発明の効果】
この発明に従えば、小型化が可能で、かつリフレッシュ動作が不要な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従った半導体装置の等価回路図である。
【図２】この発明の実施の形態１に従った半導体装置の平面図である。
【図３】図２中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】図１から図３で示す半導体装置の製造方法の第１工程を示す平面図である。
【図５】図４で示すメモリセル領域を詳細に示す平面図である。
【図６】図４中のＶＩ−ＶＩ線に沿った断面図である。
【図７】図１から図３で示す半導体装置の製造方法の第２工程を示す平面図である。
【図８】図７中のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。
【図９】図１から図３で示す半導体装置の製造方法の第３工程を示す平面図である。
【図１０】図９中のＸ−Ｘ線に沿った断面図である。
【図１１】図１から図３で示す半導体装置の製造方法の第４工程を示す平面図である。
【図１２】図１１中のＸＩＩ−ＸＩＩ線に沿った断面図である。
【図１３】図１から図３で示す半導体装置の製造方法の第５工程を示す平面図である。
【図１４】図１３の負荷トランジスタＴ３およびＴ４を詳細に示す平面図である。
【図１５】図１３中のＸＶ−ＸＶ線に沿った断面図である。
【図１６】図１から図３で示す半導体装置の製造方法の第６工程を示す平面図である。
【図１７】図１６中のＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。
【図１８】図１から図３で示す半導体装置の製造方法の第７工程を示す平面図である。
【図１９】図１８中のＸＩＸ−ＸＩＸ線に沿った断面図である。
【図２０】図１から図３で示す半導体装置の製造方法の第８工程を示す断面図である。
【図２１】この発明の実施の形態１に従った別の半導体装置の等価回路図である。
【図２２】この発明の実施の形態２に従った半導体装置の断面図である。
【図２３】この発明の実施の形態３に従った半導体装置の平面図である。
【図２４】図２３中のＸＸＩＶ−ＸＸＩＶ線に沿った断面図である。
【図２５】この発明の実施の形態４に従った半導体装置の断面図である。
【図２６】図２５で示す半導体装置の製造方法の第１工程を示す平面図である。
【図２７】図２６中のＸＸＶＩＩ−ＸＸＶＩＩ線に沿った断面図である。
【図２８】図２５で示す半導体装置の製造方法の第２工程を示す平面図である。
【図２９】図２８中のＸＸＩＸ−ＸＸＩＸ線に沿った断面図である。
【図３０】図２５で示す半導体装置の製造方法の第３工程を示す平面図である。
【図３１】図３０中のＸＸＸＩ−ＸＸＸＩ線に沿った断面図である。
【図３２】この発明の実施の形態５に従った半導体装置の等価回路図である。
【図３３】図３２で示す半導体装置の平面図である。
【図３４】図３３中のＸＸＸＩＶ−ＸＸＸＩＶ線に沿った断面図である。
【図３５】この発明の実施の形態６に従った半導体装置の断面図である。
【図３６】この発明の実施の形態６に従った半導体装置の断面図である。
【図３７】この発明の実施の形態６に従った半導体装置の断面図である。
【図３８】この発明の実施の形態６に従った半導体装置の断面図である。
【図３９】この発明の実施の形態７に従った半導体装置の等価回路図である。
【図４０】この発明の実施の形態８に従った半導体装置の断面図である。
【図４１】この発明の実施の形態９に従った半導体装置の平面図である。
【図４２】図４１中のＸＬＩＩ−ＸＬＩＩ線に沿った断面図である。
【図４３】図４１で示す半導体装置の製造方法の第１工程を示す平面図である。
【図４４】図４３中のＸＬＩＶ−ＸＬＩＶ線に沿った断面図である。
【図４５】図４１で示す半導体装置の製造方法の第２工程を示す平面図である。
【図４６】図４５中のＸＬＶＩ−ＸＬＶＩ線に沿った断面図である。
【図４７】図４１で示す半導体装置の製造方法の第３工程を示す平面図である。
【図４８】図４７の負荷トランジスタＴ３およびＴ４を詳細に示す平面図である。
【図４９】図４７中のＸＬＩＸ−ＸＬＩＸ線に沿った断面図である。
【図５０】図４１で示す半導体装置の製造方法の第４工程を示す平面図である。
【図５１】図５０中のＬＩ−ＬＩ線に沿った断面図である。
【図５２】キャパシタの容量と故障率との関係を示すグラフである。
【符号の説明】
１  シリコン基板、９  ゲート電極、１９ａ，１９ｂ  ビット線、１９ｃ，１９ｄ  接地線、３１  キャパシタ膜、３２ａ，３２ｂ  キャパシタ、４０  セルプレート、４５  負荷抵抗素子、１００  半導体装置、１３０  ラッチ回路。
【図１】
2004200598.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004200598.tif 000007
【図６】
2004200598.tif 000008
【図７】
2004200598.tif 000009
【図８】
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【図９】
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【図１０】
2004200598.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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