(57)【要約】【課題】ＶＣＯの発振周波数の小数点以下の分周出力によりクロック信号を生成して回路の安定動作を可能とし、また均等なデューティ比の出力クロック信号を得ることができるクロックジェネレータ用の半導体装置、システムボード、多相クロック発生回路を提供する。【解決手段】ＰＣマザーボードであって、クロックジェネレータ１は、ＶＣＯ１３を内蔵したＰＬＬ回路１４と、このＰＬＬ回路１４の出力周波数を基準にして複数の１／Ｎ分周のクロック信号を出力し、少なくとも１つは小数点以下の分周出力を可能とする複数の分周回路１５ａ〜１５ｉと、これらの分周回路１５ａ〜１５ｉから出力された分周出力のいずれかを選択し、この選択された分周比のクロック信号を出力するクロック選択回路１６ａ〜１６ｄを有して、クロック信号をＶＣＯ１３の発振周波数の、たとえば０．５分周単位で生成する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
ＶＣＯを内蔵したＰＬＬ回路と、
前記ＰＬＬ回路の出力周波数を基準にして複数の１／Ｎ分周のクロック信号を出力し、少なくとも１つは小数点以下の分周出力を可能とする複数の分周回路と、
前記複数の分周回路から出力された分周出力のいずれかをモード設定により選択し、この選択された分周比のクロック信号を出力する選択回路とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記分周回路は、整数Ｍ段の分周出力の互いに位相の異なる少なくとも２つの分周信号を合成するデコーダを有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記分周回路は、多段のＤ型フリップフロップからなるシフトレジスタを有し、後段のＤ型フリップフロップに供給するクロック信号は、前段のＤ型フリップフロップに供給するクロック信号に対して位相の遠い方から順に設定することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記シフトレジスタにより整数Ｍ段の分周出力を発生し、前記デコーダにより前記整数Ｍ段の分周出力の互いに位相の異なる少なくとも２つの分周信号を合成してデューティ比が５０％のクロック信号を生成することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記ＶＣＯは、発振動作の１周期を均等に位相分割した複数の発振周波数を同時に取り出すことが可能な複数の端子を有することを特徴とする半導体装置。
【請求項６】
ＶＣＯを内蔵したＰＬＬ回路と、前記ＰＬＬ回路の出力周波数を基準にして複数の１／Ｎ分周のクロック信号を出力し、少なくとも１つは小数点以下の分周出力を可能とする複数の分周回路と、前記複数の分周回路から出力された分周出力のいずれかをモード設定により選択し、この選択された分周比のクロック信号を出力する選択回路とを有する第１デバイスと、
前記第１デバイスから出力された第１クロック信号に同期して動作するＣＰＵの第２デバイスと、
前記第１デバイスから出力された第２クロック信号に同期して動作するメモリの第３デバイスと、
前記第１デバイスに前記小数点以下の分周出力の動作モードを設定するスイッチ手段とを搭載し、
前記スイッチ手段のデフォルト値を電源投入時またはリセットにより設定することを特徴とするシステムボード。
【請求項７】
請求項６記載のシステムボードにおいて、
前記第１デバイスから出力された第３クロック信号に同期して動作するグラフィックプロセッサの第４デバイスと、
前記第１デバイスから出力された第４クロック信号に同期して動作するＰＣＩカードの第５デバイスとを搭載したことを特徴とするシステムボード。
【請求項８】
ＶＣＯを内蔵したＰＬＬ回路と、
前記ＰＬＬ回路の出力周波数を基準にして複数の１／Ｎ分周のクロック信号を出力し、少なくとも１つは小数点以下の分周出力を可能とする複数の分周回路と、
前記複数の分周回路から出力された分周出力のいずれかをモード設定により選択し、この選択された分周比のクロック信号を出力する選択回路とを有することを特徴とする多相クロック発生回路。
【請求項９】
請求項８記載の多相クロック発生回路において、
前記分周回路は、整数Ｍ段の分周出力の互いに位相の異なる少なくとも２つの分周信号を合成するデコーダと、
後段のＤ型フリップフロップに供給するクロック信号は前段のＤ型フリップフロップに供給するクロック信号に対して位相の遠い方から順に設定し、多段のＤ型フリップフロップからなるシフトレジスタとを有し、
前記シフトレジスタにより整数Ｍ段の分周出力を発生し、前記デコーダにより前記整数Ｍ段の分周出力の互いに位相の異なる少なくとも２つの分周信号を合成してデューティ比が５０％のクロック信号を生成することを特徴とする多相クロック発生回路。
【請求項１０】
請求項８記載の多相クロック発生回路において、
前記ＶＣＯは、発振動作の１周期を均等に位相分割した複数の発振周波数を同時に取り出すことが可能な複数の端子を有することを特徴とする多相クロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックジェネレータに関し、特にＶＣＯの発振周波数の小数点以下の分周出力を可能とするクロック生成技術として好適なクロックジェネレータ用の半導体装置、およびそれを搭載したシステムボード、ならびに多相クロック発生回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、クロックジェネレータに関しては、以下のような技術が考えられる。
【０００３】
たとえば、ＰＣ（パーソナルコンピュータ）用のシステムボード（マザーボード）には、ＣＰＵ、メモリ、グラフィックプロセッサ、ＰＣＩスロットおよびこのスロットに装着された拡張カード（以下、ＰＣＩと省略して呼ぶ）などの各デバイスが搭載され、これらの各デバイスに対して回路動作の同期をとるためのクロック信号が供給される。
【０００４】
このクロック信号を発生する技術に関しては、たとえば特開平１０−３２７０６７号、特開平９−７４３３９号の各公報に記載される技術などが挙げられる。前記特開平１０−３２７０６７号公報には、クロック信号の半サイクルを含めた分周比で分周することができる分周器が開示されている。また、前記特開平９−７４３３９号公報には、直列の遅延素子列の途中から取り出した位相の異なる複数のクロック信号を合成し、逓倍したクロック信号を生成する技術が開示されている。
【０００５】
【発明が解決しようとする課題】
ところで、前記のようなクロックジェネレータについて、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
たとえば、前記特開平１０−３２７０６７号公報の技術では、デューティ比＝１：１（５０％）に対応していない。また、前記特開平９−７４３３９号公報の技術は、ＰＬＬ回路のループ外の遅延素子を使用するため、位相がばらつき、ジッタが大きくなる。
【０００７】
また、ＰＣマザーボード用のクロックジェネレータの開発において、単一のクロック信号を分周して周波数が異なる複数個のクロック生成回路を考察して、複数周波数のクロック信号を生成する場合、その原クロック信号の周波数は、生成するクロック信号の周波数の最大公倍数でなければならないが、単なる最大公倍数の周波数ではＰＬＬ回路の発振またはそれを分周するロジック回路の動作限界を超えてしまう。このため、ＰＬＬ回路（ＶＣＯ）および分周回路の全てが動作可能なクロック生成回路を考察する必要がある。
【０００８】
そこで、本発明の目的は、比較的低い周波数のＶＣＯを用いて、多種類の周波数のクロック信号を生成することが可能なクロックジェネレータ用の半導体装置、およびそれを搭載したシステムボード、ならびに多相クロック発生回路を提供することにある。
【０００９】
また、本発明の他の目的は、ＶＣＯの発振周波数の小数点以下の分周出力によりクロック信号を生成して回路の安定動作を可能とし、またＰＬＬ回路で位相ロックされたクロック信号を使用して均等なデューティ比の出力クロック信号を得ることができるクロックジェネレータ用の半導体装置、およびそれを搭載したシステムボード、ならびに多相クロック発生回路を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、クロックジェネレータ用の半導体装置に適用され、ＶＣＯを内蔵したＰＬＬ回路と、このＰＬＬ回路の出力周波数を基準にして複数の１／Ｎ分周のクロック信号を出力し、少なくとも１つは小数点以下の分周出力を可能とする複数の分周回路と、これらの分周回路から出力された分周出力のいずれかをモード設定により選択し、この選択された分周比のクロック信号を出力する選択回路とを有するものである。これにより、クロック信号をＶＣＯの発振周波数の小数点以下（たとえば０．５分周単位）で生成できるため、ＶＣＯの発振周波数を下げることができるようになる。
【００１３】
このクロックジェネレータ用の半導体装置において、分周回路は、整数Ｍ段の分周出力の互いに位相の異なる少なくとも２つの分周信号を合成するデコーダを有することにより、小数点以下の分周出力を実現することができるようになる。また、分周回路は、多段のＤ型フリップフロップからなるシフトレジスタを有し、後段のＤ型フリップフロップに供給するクロック信号は、前段のＤ型フリップフロップに供給するクロック信号に対して位相の遠い方から順に設定することにより、セットアップ時間、ホールド時間のマージンを確保することができるようになる。さらに、シフトレジスタにより整数Ｍ段の分周出力を発生し、デコーダにより整数Ｍ段の分周出力の互いに位相の異なる少なくとも２つの分周信号を合成することにより、デューティ比が５０％のクロック信号を生成することができるようになる。また、ＶＣＯは、発振動作の１周期を均等に位相分割した複数の発振周波数を同時に取り出すことが可能な複数の端子を有することにより、デューティ品質の高い任意の周波数のクロック信号を生成することができるようになる。
【００１４】
また、本発明は、前記のクロックジェネレータ用の半導体装置（第１デバイス）と、この第１デバイスから出力された各クロック信号に同期して動作するＣＰＵ、メモリ、さらにはグラフィックプロセッサ、ＰＣＩカードなどの各デバイスと、第１デバイスに小数点以下の分周出力の動作モードを設定するスイッチ手段とを搭載したシステムボードに適用され、スイッチ手段のデフォルト値を電源投入時またはリセットにより設定するものである。これにより、小数点以下（たとえば０．５分周単位）の分周回路を利用することでＶＣＯの発振周波数を下げることができ、これにより、分周回路の動作安定性を上げ、正常クロックの生成、出力が可能となり、ＣＰＵ、メモリ、グラフィックプロセッサ、ＰＣＩカードなどの各デバイスを安定に動作させることができるようになる。
【００１５】
また、本発明は、前記のクロックジェネレータ用の半導体装置と同様に、ＰＬＬ回路、複数の分周回路、選択回路などの構成からなり、さらに分周回路にはデコーダ、シフトレジスタなどを有し、またＶＣＯには複数の端子などを有する多相クロック発生回路にも適用され、前記クロックジェネレータ用の半導体装置と同様の効果を得ることができるようになる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
まず、図１により、本発明の一実施の形態のシステムボードの構成の一例を説明する。図１は本実施の形態のシステムボードのブロック図を示す。
【００１８】
本実施の形態のシステムボードは、たとえばＰＣマザーボードとされ、複数のクロック信号を発生するクロックジェネレータ（デバイス）１と、このクロックジェネレータ１からのクロック信号を受けてＰＣマザーボードの機能を実現する、ＣＰＵ２、ＳＤＲＡＭ（メモリ）３、ＡＧＰ（ＰＣマザーボード上に実装されたグラフィックプロセッサ、またはＡＧＰスロットおよびＡＧＰスロットに装着されたグラフィックカード）４、ＰＣＩ（ＰＣＩスロットおよびＰＣＩスロットに装着されたＳＣＳＩなどの拡張カード）５、ノースブリッジ６、サウスブリッジ７などの各デバイスと、クロック選択データを設定するスイッチ手段であるボードスイッチ８などが搭載されて構成される。
【００１９】
このクロックジェネレータ１のデバイス（ＬＳＩ）は、発振周波数（ＯＳＣ）を入力とするＭ分周回路１１と、ＰＬＬのフィードバックループを構成するＮ分周回路１２と、均等に位相分割した複数のクロック信号を生成するＶＣＯ１３を内蔵したＰＬＬ回路１４と、複数のクロック信号を使用して分周し、各種周波数のクロック信号を生成する複数の分周回路１５ａ，１５ｂ，１５ｃ，・・・，１５ｉと、各種周波数のクロック信号のいずれかを選択して出力する複数のクロック選択回路１６ａ，１６ｂ，１６ｃ，１６ｄと、各クロック選択回路１６ａ〜１６ｄに供給するクロック選択データを切り替えるスイッチ回路１７と、外部とクロック、データをやり取りするための通信用シリアルインタフェース１８と、外部から供給されるデータ（クロック選択データを含む）を記憶するレジスタ１９などから構成される。
【００２０】
ＰＬＬ回路１４は、たとえば均等に位相分割した複数のクロック信号を生成するＶＣＯ１３を内蔵した構成となっており、詳細は後述するが、このＶＣＯ１３から、発振動作の１周期を均等に位相分割した端子から複数の発振周波数を同時に取り出すことが可能となっており、これによって以降の回路においてデューティ品質の高い任意の周波数のクロック信号が合成されて生成される。
【００２１】
複数の分周回路１５ａ〜１５ｉは、たとえばＰＬＬ回路１４から出力されるクロック信号を１／１分周出力する１分周回路１５ａ、１／１．５分周出力する１．５分周回路１５ｂ、１／２分周出力する２分周回路１５ｃ、・・・、１／（０．５×ｎ、２≦ｎ≦２ｋ）分周出力する（０．５×ｎ）分周回路１５ｉなどからなり、特にＶＣＯ１３の発振周波数の小数点以下（ここでは０．５の例）の分周出力によるクロック信号が生成されるようになっている。これらの分周回路１５ａ〜１５ｉは、クロックジェネレータ１のロジック部として機能し、さらにＰＬＬ回路１４を含めてクロック生成回路として機能する部分である。
【００２２】
複数のクロック選択回路１６ａ〜１６ｄは、たとえばＣＰＵ２、ＳＤＲＡＭ３、ＡＧＰ４、ＰＣＩ５の各デバイスに最適なクロック信号を供給するために、ＣＰＵ用のクロック選択回路１６ａ、ＳＤＲＡＭ用のクロック選択回路１６ｂ、ＡＧＰ用のクロック選択回路１６ｃ、ＰＣＩ用のクロック選択回路１６ｄからなり、複数の分周回路１５ａ〜１５ｉで生成された複数のクロック信号の中からクロック選択データに基づいて最適なクロック信号を選択して出力するようになっている。このクロック選択データは、ＰＣマザーボード上のクロック選択用のボードスイッチ８、または通信用シリアルインタフェース１８を介した通信用シリアルバスのどちらかをスイッチ回路１７により選択して決定することができる。
【００２３】
このクロックジェネレータ１のデバイスにおいては、外付けの水晶発振子（ＯＳＣ）の出力（周波数：ｆｏｓｃ）を入力し、この入力された発振周波数をＭ分周回路１１によりＭ分周してＰＬＬ回路１４に入力し、またＰＬＬ回路１４の出力周波数をＮ分周回路１２によりＮ分周してＰＬＬ回路１４にフィードバックし、このＰＬＬ回路１４においてＶＣＯ１３で均等に位相分割した複数のクロック信号（周波数：ｆｖｃｏ＝（Ｎ／Ｍ）×ｆｏｓｃ）を生成する。さらに、複数のクロック信号を使用して複数の分周回路１５ａ〜１５ｉにおいて分周して各種周波数のクロック信号（ｆｖｃｏ／１、ｆｖｃｏ／１．５、ｆｖｃｏ／２、・・・、ｆｖｃｏ／０．５×ｎ（２≦ｎ≦２ｋ））を生成し、これらの各クロック信号のいずれかをＣＰＵ用、ＳＤＲＡＭ用、ＡＧＰ用、ＰＣＩ用の各クロック選択回路１６ａ〜１６ｄにおいてクロック選択データに基づいて選択して、ＣＰＵ２、ＳＤＲＡＭ３、ＡＧＰ４、ＰＣＩ５の各デバイスに対して最適なクロック信号として出力する。
【００２４】
ＰＣマザーボード上の各デバイス（ＬＳＩ）において、クロックジェネレータ１のデバイスの各クロック選択回路１６ａ〜１６ｄから出力された各クロック信号が、それぞれＣＰＵ２、ＳＤＲＡＭ３、ＡＧＰ４、ＰＣＩ５に供給され、回路動作の同期をとるために用いられる。ＣＰＵ２は全体の演算処理を司り、ＳＤＲＡＭ３は各種データなどを記憶する。また、ＡＧＰ４はグラフィックプロセッサやグラフィックカード用に用いられ、ＰＣＩ５は拡張カード用に用いられる。さらに、ノースブリッジ６およびサウスブリッジ７は、相互の情報通信を制御する働きをする。
【００２５】
次に、図２により、クロックジェネレータから出力したいクロック信号の周波数とＶＣＯ（ＰＬＬ回路）からのクロック信号の周波数と分周比の関係の一例を説明する。図２はクロックジェネレータから出力したいクロック信号の周波数とＶＣＯ（ＰＬＬ回路）からのクロック信号の周波数と分周比の関係の説明図を示す。
【００２６】
たとえば、例１のように、ＣＰＵ２、ＳＤＲＡＭ３、ＡＧＰ４、ＰＣＩ５の各クロック信号の周波数がそれぞれ１００、１３３、６６、３３ＭＨｚの場合、分周比が整数しか選択できないとすると、ＶＣＯ１３からのクロック信号は４００ＭＨｚで対応できる。
【００２７】
しかし、例２の場合、ＣＰＵ２、ＳＤＲＡＭ３、ＡＧＰ４、ＰＣＩ５の各クロック信号の周波数をそれぞれ１００、１６７、６６、３３ＭＨｚのように、クロック信号の組み合わせを変更すると、ＶＣＯ１３からのクロック信号は１ＧＨｚ必要になる。この場合、使用するプロセスによっては安定動作可能なＰＬＬ回路および分周回路を作成できないことがあり得る。この例２のように、分周比を１．０単位でしか選択できない従来技術においては、安定動作が望めない。
【００２８】
そこで、本発明を適用した例３のように、分周比が０．５単位で選択できるとすると、ＣＰＵ２、ＳＤＲＡＭ３、ＡＧＰ４、ＰＣＩ５の各クロック信号の周波数がそれぞれ１００、１６７、６６、３３ＭＨｚの場合でも、ＶＣＯ１３からのクロック信号は５００ＭＨｚで対応でき、１ＧＨｚでは動作不可能だったＰＬＬ回路１４および分周回路１５ａ〜１５ｉの安定動作が望める。
【００２９】
次に、図３〜図１０に基づいて、本発明を適用した例３を実現すべくＶＣＯからのクロック信号を０．５単位で分周したクロック信号を生成するためクロック生成回路の具体例を詳細に説明する。
【００３０】
まず、図３により、クロック生成回路の構成の一例を説明する。図３はクロック生成回路のブロック図を示す。
【００３１】
クロック生成回路は、前記図１に示したとおり、ＶＣＯ１３を内蔵したＰＬＬ回路１４と、複数の分周回路１５ａ〜１５ｉから構成される。ＶＣＯ１３は、これに限定されるものではないが、たとえば出力するクロック信号（ｆｖｃｏ）が発振動作の１周期を均等に位相分割した４個の端子から４つの発振周波数を同時に取り出すことができるように構成されている。そして、以降の複数の分周回路１５ａ〜１５ｉにおいて、４つの発振周波数によるクロック信号を用いて、０．５単位の分周出力を生成することが可能となっている。
【００３２】
次に、図４および図５により、ＶＣＯの構成および動作の一例を説明する。図４はＶＣＯの回路図、図５は２値化後のＶＣＯの各段からの出力信号のタイミング図をそれぞれ示す。
【００３３】
図４に示すように、ＶＣＯ１３は、４段の完全差動増幅器ＡＭＰ１〜ＡＭＰ４から構成される。この完全差動増幅器ＡＭＰ１〜ＡＭＰ４とは、差動入力、差動出力を有する増幅器を指す。各段の完全差動増幅器ＡＭＰ１〜ＡＭＰ４の入力端子から信号Ｎ１，Ｎ１ｂ，Ｎ２，Ｎ２ｂ，Ｎ３，Ｎ３ｂ，Ｎ４，Ｎ４ｂがそれぞれ取り出される。
【００３４】
図５に示すように、ＶＣＯ１３から取り出された信号Ｎ１，Ｎ１ｂ，Ｎ２，Ｎ２ｂ，Ｎ３，Ｎ３ｂ，Ｎ４，Ｎ４ｂは、１つの差動増幅器の遅延時間をαとしたとき、ある入力端子に立ち上がりエッジが起こるイベントを起点とすると、４αでもう一方の逆相入力端子に到達し、さらに４αで元の入力端子に到達する。従って、８αが発振周期となり、１周期３６０°を８等分に位相分割されたことになる。
【００３５】
すなわち、信号Ｎ１の立ち上がりエッジ（０°）に対して、遅延時間αで信号Ｎ２の立ち上がりエッジが起こり、さらに順に遅延時間２αで信号Ｎ３の立ち上がりエッジ（９０°）、遅延時間３αで信号Ｎ４の立ち上がりエッジが起こる。また、反転信号については、信号Ｎ１の立ち上がりエッジに対して遅延時間４αで信号Ｎ１ｂの立ち上がりエッジ（１８０°）が起こり、さらに順に遅延時間５αで信号Ｎ２ｂの立ち上がりエッジ、遅延時間６αで信号Ｎ３ｂの立ち上がりエッジ（２７０°）、遅延時間７αで信号Ｎ４ｂの立ち上がりエッジが起こる。
【００３６】
このように、ＶＣＯ１３をＮ段の完全差動増幅器ＡＭＰ１〜ＡＭＰ４で構成したときは、２Ｎ等分の位相情報が得られる。この位相は、周期の時間情報でもある。従って、１周期２Ｎ個のエッジ数を適宜、分周回路１５ａ〜１５ｉを構成する分周器に用いることによって、従来、１周期１エッジに限定されていた情報量の２Ｎ倍が利用できることになる。これにより、生成できるクロック信号の周波数はＶＣＯ１３のクロック信号の２以上の偶数の他に、奇数、さらには０．５単位の分周出力も可能となる。
【００３７】
なお、本発明との比較のために、一般的なＶＣＯでは、ＶＣＯから出力する際にダブル→シングルの変換を兼ねた論理レベル変換器を必要とするので、半導体プロセスにおけるＰ型、Ｎ型製造ばらつきによって等しい立ち上がり／立ち下がり特性を実現することは困難である。従って、均等なデューティのクロック信号を得るには、目的周波数の２倍でＶＣＯを発振させて、その後、２分周する方法が一般的である。これは、ＶＣＯの発振周波数に対して偶数分周しか均等なデューティのクロック信号を生成できないことを意味する。なお、遅延制御機能付きインバータなどのシングル反転増幅器を用いて、リングオシレータを構成してもＰ型、Ｎ型製造ばらつきの問題は同様である。
【００３８】
本発明の第１の特徴は簡便性である。簡便性の根拠は、従来のＶＣＯを３６０°の位相分割という視点で再構成し、端子を追加するだけでよいという点にある。また、ＶＣＯ１３の段数Ｎは、規定するものではないが、偶数、とりわけ２のべき乗が後段の回路が簡単になり、分周比の種類を多く取れる。すなわち、ＶＣＯ１３は、周波数可変型のリングオシレータであり、回路的に完全対称に各段増幅器を構成することができるため、位相差を均等にしやすい。これに対して、たとえばＤＬＬ回路を構成する遅延回路（素子）は、遅延０の起点が決まっており、終点との回路的差異により均等遅延差を利用することは難しい。
【００３９】
次に、図６および図７により、１．５分周回路の構成および動作の一例を説明する。図６は１．５分周回路の回路図、図７は１．５分周回路の動作のタイミング図をそれぞれ示す。
【００４０】
図６に示すように、１．５分周回路１５ｂは、ＰＬＬ回路１４のＶＣＯ１３に接続される分周器２１と、この分周器２１に接続されるシフトレジスタ２２と、このシフトレジスタ２２に接続されるデコーダ２３などから構成され、ＶＣＯ１３から出力されたクロック信号ＣＰ１〜ＣＰ４が入力され、１．５分周のクロック信号が生成されて出力される。
【００４１】
たとえば、前記のようにＶＣＯ１３を偶数Ｍ段の完全差動増幅器ＡＭＰ１〜ＡＭＰ４で構成すると、３６０°／２Ｍで位相分割されており、位相が両隣で９０°遅れてエッジが立ち上がるクロック信号を各差動増幅器ＡＭＰ１〜ＡＭＰ４の出力から選ぶことができる。それらを順番にクロック信号ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４とすると、それぞれ前述した信号Ｎ１、Ｎ３、Ｎ１ｂ、Ｎ３ｂに対応する。なお、ここでは、ＶＣＯ１３から出力されるクロック信号の立ち上がりエッジのみを使用する場合を示すが、逆に立ち下がりエッジのみを使用することも可能である。
【００４２】
分周器２１は、２段のカスケード接続されたＤ型フリップフロップＤＦＦ１，ＤＦＦ２と各Ｄ型フリップフロップＤＦＦ１，ＤＦＦ２の出力を演算するＮＯＲゲートＮＯＲ１からなり、クロック信号ＣＰ１が各Ｄ型フリップフロップＤＦＦ１，ＤＦＦ２にそれぞれ供給される。前段のＤ型フリップフロップＤＦＦ１には、この前段のＤ型フリップフロップＤＦＦ１の出力と後段のＤ型フリップフロップＤＦＦ２の出力とをＮＯＲゲートＮＯＲ１により論理演算した信号がフィードバックされて入力され、また後段のＤ型フリップフロップＤＦＦ２から出力信号が取り出される。
【００４３】
シフトレジスタ２２は、４段のカスケード接続されたＤ型フリップフロップＤＦＦ３〜ＤＦＦ６からなり、各クロック信号ＣＰ１〜ＣＰ４が各Ｄ型フリップフロップＤＦＦ３〜ＤＦＦ６にそれぞれ供給される。初段のＤ型フリップフロップＤＦＦ３には、分周器２１の出力が入力され、各段のＤ型フリップフロップＤＦＦ３〜ＤＦＦ６の出力から出力信号Ａ，Ｂ，Ｃ，Ｄがそれぞれ取り出される。
【００４４】
デコーダ２３は、２つのインバータＩＮＶ１，ＩＮＶ２と３つのＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ３からなる。ＮＡＮＤゲートＮＡＮＤ１には、信号Ａと信号ＢをインバータＩＮＶ１により反転した信号が入力される。ＮＡＮＤゲートＮＡＮＤ２には、信号Ｃと信号ＤをインバータＩＮＶ２により反転した信号が入力される。ＮＡＮＤゲートＮＡＮＤ２には、ＮＡＮＤゲートＮＡＮＤ１の出力信号とＮＡＮＤゲートＮＡＮＤ２の出力信号が入力され、１．５分周のクロック信号が取り出される。
【００４５】
図７に示すように、クロック信号ＣＰ１〜ＣＰ４は、ＶＣＯ１３の各差動増幅器ＡＭＰ１〜ＡＭＰ４の出力として、位相が順に９０°遅れてエッジが立ち上がるクロック信号となる。すなわち、それぞれ、クロック信号ＣＰ１は０°で立ち上がり１８０°で立ち下がる波形、クロック信号ＣＰ２は９０°で立ち上がり２７０°で立ち下がる波形、クロック信号ＣＰ３は１８０°で立ち上がり３６０°で立ち下がる波形、クロック信号ＣＰ４は２７０°で立ち上がり９０°で立ち下がる波形となる。
【００４６】
分周器２１の出力は、１周期目のクロック信号ＣＰ１の立ち上がりエッジで立ち上がり、２周期目のクロック信号ＣＰ１の立ち上がりエッジで立ち下がり、続けて４周期目のクロック信号ＣＰ１の立ち上がりエッジで立ち上がり、５周期目のクロック信号ＣＰ１の立ち上がりエッジで立ち下がる波形となる。
【００４７】
シフトレジスタ２２において、Ｄ型フリップフロップＤＦＦ３の出力Ａは、２周期目のクロック信号ＣＰ１の立ち上がりエッジで立ち上がり、３周期目のクロック信号ＣＰ１の立ち上がりエッジで立ち下がる波形となる。Ｄ型フリップフロップＤＦＦ４の出力Ｂは、出力Ａより位相を２７０°遅らせて、２周期目のクロック信号ＣＰ４の立ち上がりエッジで立ち上がり、３周期目のクロック信号ＣＰ４の立ち上がりエッジで立ち下がる波形となる。同様に、Ｄ型フリップフロップＤＦＦ５の出力Ｃは出力Ｂより位相を２７０°遅らせてクロック信号ＣＰ３の信号を用い、さらにＤ型フリップフロップＤＦＦ６の出力Ｄは出力Ｃより位相を２７０°遅らせてクロック信号ＣＰ２の信号を用いた波形となる。
【００４８】
この結果、１．５分周回路１５ｂの出力は、たとえば２周期目のＤ型フリップフロップＤＦＦ３の出力Ａの立ち上がりエッジで立ち上がり（０°）、Ｄ型フリップフロップＤＦＦ４の出力Ｂの立ち上がりエッジで立ち下がり（０°＋２７０°＝２７０°）、３周期目のＤ型フリップフロップＤＦＦ５の出力Ｃの立ち上がりエッジで立ち上がり（２７０°＋２７０°＝５４０°（３６０°＋１８０°））、４周期目のＤ型フリップフロップＤＦＦ６の出力Ｄの立ち上がりエッジで立ち下がる（５４０°＋２７０°＝８１０°（３６０°＋３６０°＋９０°））波形となる。
【００４９】
このように、カスケード接続されたシフトレジスタ２２において、Ｄ型フリップフロップの後段は前段の２７０°遅れたクロック信号を選んで入力し、それぞれ２７０°位相がずれた信号を出力し、さらにデコーダ２３において、シフトレジスタ２２から出力された２７０°位相がずれた４本の信号をデコードすれば、ＶＣＯ１３の発振周波数の３分の２の周波数のクロック信号が生成できる。さらに、デューティ比＝５０％の分周出力を得ることができる。
【００５０】
ここで、位相について、９０°遅れを選ばずに２７０°遅れを選んだのは、ゲート遅延によるＤ型フリップフロップのセットアップマージン、ホールドマージンを増すためである。また、立ち上がりエッジ（または立ち下がりエッジ）の一方にのみ着目すればよく、立ち上がりエッジのみのＶＣＯ１３の出力クロック信号のグループ内では立ち上がりエッジ間の遅延時間はＰＬＬ回路１４のループ内にあり、常に一定であるため、各増幅段のデューティがずれていても問題とならない。
【００５１】
次に、図８および図９により、３分周回路の構成および動作の一例を説明する。図８は３分周回路の回路図、図９は３分周回路の動作のタイミング図をそれぞれ示す。
【００５２】
図８に示すように、３分周回路１５ｅは、２段のカスケード接続されたＤ型フリップフロップＤＦＦ１１，ＤＦＦ１２と各Ｄ型フリップフロップＤＦＦ１１，ＤＦＦ１２の出力を演算するＮＯＲゲートＮＯＲ１１からなる分周器３１と、この分周器３１に接続され、２段のカスケード接続されたＤ型フリップフロップＤＦＦ１３，ＤＦＦ１４からなるシフトレジスタ３２と、このシフトレジスタ３２に接続され、ＯＲゲートＯＲ１１からなるデコーダ３３などから構成され、ＶＣＯ１３からクロック信号が入力され、３分周のクロック信号が生成されて出力される。このシフトレジスタ３２において、後段のＤ型フリップフロップＤＦＦ１４には、ＶＣＯ１３の出力がインバータＩＮＶ１１により反転され、負極性となったクロック信号が供給される。
【００５３】
図９に示すように、ＶＣＯ１３から出力されるクロック信号が、たとえばデューティが１：２の場合、分周器３１の出力は、１周期目のクロック信号の立ち上がりエッジで立ち上がり、２周期目のクロック信号の立ち上がりエッジで立ち下がる波形となる。さらに、シフトレジスタ３２において、Ｄ型フリップフロップＤＦＦ１３の出力Ａは、２周期目のクロック信号の立ち上がりエッジで立ち上がり、３周期目のクロック信号の立ち上がりエッジで立ち下がる波形となる。Ｄ型フリップフロップＤＦＦ１４の出力Ｂは、２周期目の負極性のクロック信号の立ち上がりエッジで立ち上がり、３周期目のクロック信号の立ち上がりエッジで立ち下がる波形となる。
【００５４】
この結果、３分周回路１５ｅの出力は、たとえば２周期目のＤ型フリップフロップＤＦＦ１３の出力Ａの立ち上がりエッジで立ち上がり、Ｄ型フリップフロップＤＦＦ１４の出力Ｂの立ち下がりエッジで立ち下がる波形となる。このように、３分周出力の立ち上がりエッジはＶＣＯ１３から出力されたクロック信号の立ち上がり、立ち下がりエッジはＶＣＯ１３から出力されたクロック信号の立ち下がりに同期している。それゆえ、分周出力は、ＶＣＯ１３の出力のデューティ誤差の影響を受けてしまい、ＶＣＯ１３の発振周波数のデューティが均等（５０％）でない場合、デューティ品質を保証することはできない。
【００５５】
そこで、３分周回路については、前記図８に示した３分周回路１５ｅを使用することも可能であるが、さらに好ましくは、前述した１．５分周回路１５ｂと後述する２分周回路１５ｃとを組み合わせることにより、３分周回路として動作させるようにする。
【００５６】
次に、図１０により、２分周回路の構成および動作の一例を説明する。図１０は２分周回路の回路図を示す。
【００５７】
図１０に示すように、２分周回路１５ｃは、Ｄ型フリップフロップＤＦＦ２１とこのＤ型フリップフロップＤＦＦ２１の出力を反転するインバータＩＮＶ２１からなる分周器４１などから構成される。Ｄ型フリップフロップＤＦＦ２１には、前記図６に示した１．５分周回路１５ｂの１．５分周出力のクロック信号が供給され、そして分周器４１により２分周して、３分周のクロック信号が生成されて出力される。
【００５８】
このように、前記図６に示した１．５分周回路１５ｂの１．５分周出力のクロック信号を図１０に示す２分周回路１５ｃにより２分周すれば、前記図８に示した３分周回路のようにＶＣＯ１３からの出力周波数を直接クロック信号として用いるよりも優れたデューティ品質を得ることができる。
【００５９】
なお、この２分周回路１５ｃは、ＶＣＯ１３から出力されたクロック信号が直接入力された場合には、２分周のクロック信号を生成して出力することが可能である。
【００６０】
次に、図１１により、クロック選択回路の具体例を詳細に説明する。図１１はクロック選択回路の回路図を示す。
【００６１】
クロック選択回路１６ａ（１６ｂ〜１６ｄ）は、ＣＰＵ２、ＳＤＲＡＭ３、ＡＧＰ４、ＰＣＩ５の各デバイス用に個別に設けられ、それぞれ、複数のトライステートバッファＴＢＵＦ１〜ＴＢＵＦｉからなり、各入力端子には１分周、１．５分周、２分周、・・・、（０．５×ｎ）分周の各分周回路１５ａ〜１５ｉからのクロック信号が入力され、各出力端子は共通に接続されている。これらのトライステートバッファＴＢＵＦ１〜ＴＢＵＦｉは、制御端子に入力されるクロック選択データに基づいて１つのみが活性化され、この活性化されたトライステートバッファＴＢＵＦ１〜ＴＢＵＦｉに入力されたクロック信号が選択されて出力される。
【００６２】
この際に、クロック選択データは、ＰＣマザーボード上のクロック選択用のボードスイッチ８からのデフォルト値、または通信用シリアルバスを通じて入力されるデータにより設定される。たとえば、電源投入時（またはリセット時）、ボードスイッチ８からのデフォルト値の入力によりＶＣＯ１３の発振周波数やクロック信号の分周比などの選択値を初期設定し、その後、スイッチ回路１７を切り替え、通信用シリアルインタフェース１８を介した通信用シリアルバスを利用して所望のクロック選択データを入力して周波数の変更を行うことができる。これにより、電源投入時は動作安定が保証されている設定でシステムを立ち上げ、その後、オーバークロッキングと呼ばれるクロック周波数を上げる処理により、システム性能を向上させることが可能である。
【００６３】
従って、本実施の形態によれば、ＶＣＯ１３を内蔵するＰＬＬ回路１４から発振動作の１周期を均等に位相分割した端子から複数同時に取り出し、デューティ品質の高い任意の周波数のクロック信号を合成することにより、クロック信号をＶＣＯ１３の発振周波数の０．５分周単位で生成できるため、クロック信号の周波数を下げられる。さらに、クロック信号の周波数が下げられるため、ＣＰＵ２、ＳＤＲＡＭ３、ＡＧＰ４、ＰＣＩ５などの各回路を安定に動作できる。また、ＰＬＬ回路１４で位相ロックされたクロック信号を使用して分周したクロック信号を生成するため、均等なデューティ比の出力クロック信号が得られる。
【００６４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
たとえば、前記実施の形態においては、小数点以下の分周出力として０．５分周単位を例に示したが、０．２分周、０．２５分周などの単位でクロック信号を生成することも可能である。
【００６６】
また、本発明は、前記実施の形態のように、クロックジェネレータ用のＬＳＩおよびこれを搭載したＰＣマザーボードに好適であり、さらにＰＬＬ回路を使用する製品全般、特に多相クロック信号を使用する製品（ＡＤＣ，ＤＡＣなど）に応用することができる。
【００６７】
さらに、本発明は、多相クロック発生回路としても適用可能であることはいうまでもない。この場合にも、ＰＬＬ回路、複数の分周回路、選択回路などから構成することで、同様の効果を得ることができる。
【００６８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６９】
（１）クロックジェネレータ用の半導体装置において、ＶＣＯを内蔵したＰＬＬ回路の出力周波数を基準にして、小数点以下の分周出力を可能とする分周回路を有することで、クロック信号をＶＣＯの発振周波数の小数点以下で生成できるため、ＶＣＯの発振周波数を下げることが可能となる。
【００７０】
（２）クロックジェネレータ用の半導体装置において、整数Ｍ段の分周出力の互いに位相の異なる少なくとも２つの分周信号を合成することで、小数点以下の分周出力を実現することが可能となる。
【００７１】
（３）クロックジェネレータ用の半導体装置において、多段のＤ型フリップフロップからなるシフトレジスタで、後段のＤ型フリップフロップに供給するクロック信号は前段のＤ型フリップフロップに供給するクロック信号に対して位相の遠い方から順に設定することで、セットアップ時間、ホールド時間のマージンを確保することが可能となる。
【００７２】
（４）クロックジェネレータ用の半導体装置において、シフトレジスタにより整数Ｍ段の分周出力を発生し、デコーダにより整数Ｍ段の分周出力の互いに位相の異なる少なくとも２つの分周信号を合成することで、デューティ比が５０％のクロック信号を生成することが可能となる。
【００７３】
（５）クロックジェネレータ用の半導体装置において、ＶＣＯは発振動作の１周期を均等に位相分割した複数の発振周波数を同時に取り出すことで、デューティ品質の高い任意の周波数のクロック信号を生成することが可能となる。
【００７４】
（６）クロックジェネレータ用の半導体装置（第１デバイス）と、この第１デバイスから出力された各クロック信号に同期して動作するＣＰＵ、メモリ、グラフィックプロセッサ、ＰＣＩカードなどの各デバイスを搭載したシステムボードにおいて、第１デバイスに小数点以下の分周出力の動作モードを設定するスイッチ手段を搭載することで、このスイッチ手段のデフォルト値を電源投入時またはリセットにより設定することにより、分周回路に入力されるＶＣＯの発振周波数を下げることができ、これにより、分周回路の動作安定性を上げ、正常クロックを生成、出力できるようになり、ＣＰＵ、メモリ、グラフィックプロセッサ、ＰＣＩカードなどの各デバイスを安定に動作させることが可能となる。
【００７５】
（７）ＰＬＬ回路、複数の分周回路、選択回路などの構成からなり、さらに分周回路にはデコーダ、シフトレジスタなどを有し、またＶＣＯには複数の端子などを有する多相クロック発生回路において、前記（１）〜（５）のクロックジェネレータ用の半導体装置と同様の効果を得ることが可能となる。
【００７６】
（８）前記（１）〜（７）により、ＶＣＯ以外に遅延回路を必要としないため、低電力化、低コスト化が図れるクロックジェネレータ用の半導体装置、およびそれを搭載したシステムボード、ならびに多相クロック発生回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のシステムボードを示すブロック図である。
【図２】本発明の一実施の形態において、クロックジェネレータから出力したいクロック信号の周波数とＶＣＯ（ＰＬＬ回路）からのクロック信号の周波数と分周比の関係を示す説明図である。
【図３】本発明の一実施の形態において、クロック生成回路を示すブロック図である。
【図４】本発明の一実施の形態において、ＶＣＯを示す回路図である。
【図５】本発明の一実施の形態において、２値化後のＶＣＯの各段からの出力信号を示すタイミング図である。
【図６】本発明の一実施の形態において、１．５分周回路を示す回路図である。
【図７】本発明の一実施の形態において、１．５分周回路の動作を示すタイミング図である。
【図８】本発明の一実施の形態において、３分周回路を示す回路図である。
【図９】本発明の一実施の形態において、３分周回路の動作を示すタイミング図である。
【図１０】本発明の一実施の形態において、２分周回路を示す回路図である。
【図１１】本発明の一実施の形態において、クロック選択回路を示す回路図である。
【符号の説明】
１　クロックジェネレータ
２　ＣＰＵ
３　ＳＤＲＡＭ
４　ＡＧＰ
５　ＰＣＩ
６　ノースブリッジ
７　サウスブリッジ
８　ボードスイッチ
１１　Ｍ分周回路
１２　Ｎ分周回路
１３　ＶＣＯ
１４　ＰＬＬ回路
１５ａ，１５ｂ，１５ｃ，・・・，１５ｉ　分周回路
１６ａ，１６ｂ，１６ｃ，１６ｄ　クロック選択回路
１７　スイッチ回路
１８　通信用シリアルインタフェース
１９　レジスタ
２１，３１，４１　分周器
２２，３２　シフトレジスタ
２３，３３　デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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