(57)【要約】【課題】内部降圧電源回路における過剰な電流供給より生じた発振を確実に検出することができ、かつ、発振を検出した場合に、電流供給能力を下げることにより発振を自発的に抑制することが可能な半導体集積回路を提供する。【解決手段】発振検出回路１において、内部電圧ＶＤＬは、基準電圧ＶＲＥＦに所定の変動量を加えた発振検出レベルと比較され、発振検出レベルよりも高い電圧レベルが一定期間内において所定の回数確認されると発振状態にあると認識されて、Ｈレベルの発振検出信号ＯＤＥが出力される。内部降圧電源回路のｐチャネルＭＯＳランジスタ１９はＨレベルの発振検出信号を受けるとオフされ、ドライブトランジスタ１７から内部電源供給ノード２への電流供給は停止される。【選択図】　　　　図５
2004070813.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧よりも低い内部電圧を内部電源供給ノードから内部回路に受けて動作する半導体集積回路であって、
外部電源電圧を目標レベルに相応する基準電圧まで降下した前記内部電圧を前記内部電源供給ノードに生成する内部降圧電源回路と、
一定期間内に、前記内部電圧の前記基準電圧に対する所定の変動量以上の変動を所定の回数確認すると、発振検出信号を出力する発振検出回路とを備える、半導体集積回路。
【請求項２】
前記発振検出回路は、
前記基準電圧に前記所定の変動量を加えた電位を発振検出レベルとし、
前記内部電圧と前記発振検出レベルとを比較し、比較結果に応じた信号を出力する比較回路と、
前記比較結果の出力信号を、前記内部電圧と前記発振検出レベルとの電位差が前記所定の変動量よりも大きいときを第１の論理レベルとし、前記内部電圧と前記発振検出レベルとの電位差が前記所定の変動量よりも小さいときを前記第１の論理レベルを反転した第２の論理レベルとする信号に整形した発振整形信号を出力する発振整形回路と、
前記発振整形信号が入力されると、前記発振整形信号が第１の論理レベルとなる回数を計数するカウンタ回路とを備え、
前記カウンタ回路は、前記一定期間内にカウント値が前記所定の回数に達したとき、前記発振検出信号を出力する、請求項１に記載の半導体集積回路。
【請求項３】
前記発振検出回路は、
前記発振整形信号を、前記一定期間遅延させて、リセット信号として前記カウンタ回路に入力する遅延段をさらに含み、
前記カウンタ回路は、
前記発振整形信号が入力されると前記計数動作を開始し、
前記リセット信号が入力されると前記計数動作をリセットする、請求項２に記載の半導体集積回路。
【請求項４】
前記内部降圧電源回路は、
前記発振検出回路より前記発振検出信号を受けると、前記内部電源供給ノードへの電流供給能力を下げる、請求項１または２に記載の半導体集積回路。
【請求項５】
前記内部降圧電源回路は、
前記基準電圧と前記内部電圧とを比較し、比較結果に応じた信号を出力する比較回路と、
前記比較回路の出力信号に従って、前記内部電源供給ノードに電流を供給して前記内部電圧を生成するドライブトランジスタと、
前記発振検出信号に従って、前記ドライブトランジスタと前記内部電源供給ノードとを電気的に結合する第１の電界効果型トランジスタとを備え、
前記発振検出回路から前記発振検出信号を受けると、
前記第１の電界効果型トランジスタをオフして、前記内部電源供給ノードへの電流供給を停止する、請求項４に記載の半導体集積回路。
【請求項６】
前記発振検出回路は、
前記発振検出信号出力時から所定の期間の経過後に、前記発振整形信号を不活性化し、
前記内部降圧電源回路は、
前記不活性化された発振検出信号を受けると、前記第１の電界効果型トランジスタをオンして、前記内部電源供給ノードへの電流供給を再開する、請求項５に記載の半導体集積回路。
【請求項７】
前記発振検出回路は、
前記発振検出信号を出力時から前記所定の期間遅延させて帰還させるための遅延段をさらに含み、
前記発振検出信号は、前記遅延段を介して帰還した前記発振検出信号を受けると不活性化される、請求項６に記載の半導体集積回路。
【請求項８】
所定の論理レベルのテストモード信号を受けると、前記発振検出回路からの発振検出信号を外部出力ノードに出力するテストモード回路を備える、請求項１または２に記載の半導体集積回路。
【請求項９】
所定の論理レベルのテストモード信号を受けると、前記発振検出回路からの発振検出信号を前記内部降圧電源回路に出力するテストモード回路をさらに含み、
前記内部降圧電源回路は、
前記テストモード回路から前記発振検出信号を受けると、前記内部電源供給ノードを電気的に短絡する、請求項１または２に記載の半導体集積回路。
【請求項１０】
前記内部降圧電源回路は、
前記基準電圧と前記内部電圧とを比較し、比較結果に応じた信号を出力する比較回路と、
前記比較回路の出力信号に従って、前記内部電源供給ノードから電流を供給して前記内部電圧を生成するドライブトランジスタと、
前記発振検出信号にしたがって、前記ドライブトランジスタと前記内部電源供給ノードとを電気的に結合する第１の電界効果型トランジスタと、
前記発振検出信号に従って、前記内部電源供給ノードと接地ノードとを電気的に結合する第２の電界効果型トランジスタとを備え、
前記発振検出回路から前記発振検出信号を受けると、前記第１の電界効果型トランジスタをオフして、前記内部電源供給ノードへの電流供給を停止し、
前記第２の電界効果型トランジスタをオンして、前記内部電源供給ノードを電気的に短絡する、請求項９に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関し、特に、内部降圧電源回路に生じた発振の検出および抑制が可能な半導体集積回路に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの微細化技術においては、トランジスタのゲート酸化膜の薄膜化に伴なう耐圧不足を補う手段として、半導体集積回路の内部に外部電源電圧を降圧させるための降圧回路を備え、この降圧電源を動作電圧とすることにより、信頼性の確保を図っている。
【０００３】
この降圧電源は、一般には、動作条件の変動によらず定電圧を供給できることが望ましいことから、従来の内部降圧電源回路では、外部電源や製造プロセスの諸変動に影響されない一定の基準電圧を発生させ、これをもとにして降圧電圧を発生させるという図１０に示す構成が標準化されている。
【０００４】
図１０は、従来の内部降圧電源回路の一例の詳細を示す回路図である。
図１０を参照して、内部降圧電源回路は、内部電圧レベルと基準電圧との電位差を検出する比較回路と、比較結果として出力する電源ドライブ信号ＤＲＶによりｐチャネルＭＯＳトランジスタからなるドライブトランジスタ１７を制御する帰還ループとからなる。
【０００５】
比較回路は、外部電源ノード６にソースが接続されたｐチャネルＭＯＳトランジスタ１３および１４を負荷として、ゲートに内部電圧ＶＤＬを受けるｎチャネルＭＯＳトランジスタ１６およびゲートに基準電圧ＶＲＥＦを受けるｎチャネルＭＯＳトランジスタ１５とからなるカレントミラー差動アンプである。
【０００６】
ｐチャネルＭＯＳトランジスタ１３および１４は、ｐチャネルＭＯＳトランジスタ１３のゲートがｐチャネルＭＯＳトランジスタ１４のゲートおよびドレインに接続されており、カレントミラー回路を構成する。
【０００７】
ｎチャネルＭＯＳトランジスタ１５のドレインはｐチャネルＭＯＳトランジスタ１３のドレインに接続され、ソースは接地レベルに接続される。
【０００８】
ｎチャネルＭＯＳトランジスタ１６のドレインはｐチャネルＭＯＳトランジスタ１４のドレインおよびゲートとｐチャネルＭＯＳトランジスタ１３のゲートに接続され、ゲートは内部電源供給ノード２に接続され、ソースは接地レベルに接続される。
【０００９】
比較回路の出力ノードであるｎチャネルＭＯＳトランジスタ１５のドレインは、ドライブトランジスタ１７のゲートに接続される。
【００１０】
ドライブトランジスタ１７は、ソースが外部電源ノード６に接続され、ゲートが比較回路の出力ノードであるｎチャネルＭＯＳトランジスタ１５のドレインに接続され、ドレインが内部電源供給ノード２に接続される。
【００１１】
ドライブトランジスタ１７は、ゲートに比較回路が出力する電源ドライブ信号ＤＲＶを受けると、それに応じてソースに接続された内部電源供給ノード２に電流を供給する。
【００１２】
この構成において、内部電源供給ノード２に接続される負荷（図示せず）に電流を供給しようとすると、ドライブトランジスタ１７があるインピーダンスとして作用するためにドライブトランジスタ１７のドレイン電圧である内部電圧ＶＤＬは負側に変動する。内部電圧ＶＤＬが基準電圧ＶＲＥＦよりも低くなり始めると、比較回路は、Ｌ（論理ロー）レベルの電源ドライブ信号ＤＲＶを出力する。ドライブトランジスタ１７は、ゲートにＬレベルの電源ドライブ信号ＤＲＶを受けるとオンとなり、図示しない負荷に電流を供給しながら内部電源供給ノード２を充電し始める。あるレベルまで充電し、内部電圧ＶＤＬが基準電圧ＶＲＥＦよりも大きくなり始めると、比較回路は、今度はＨ（論理ハイ）レベルの電源ドライブ信号ＤＲＶを出力する。ドライブトランジスタ１７は、ゲートにＨレベルの電源ドライブ信号ＤＲＶを受けるとオフとなり、充電は停止する。
【００１３】
以上の動作により、内部降圧電源回路は、内部電圧ＶＤＬレベルの変動を抑制している。
【００１４】
また、従来の内部降圧電源回路においては、待機時における低電力特性を損なわないために、消費電力が大きい活性時においては、それに同期して負荷に大電流を流して内部電圧ＶＤＬの変動を抑える一方で、消費電力の小さい待機時においては、供給電流をできるだけ小さくして内部降圧電源回路を低電力化する方法が採られている。
【００１５】
【発明が解決しようとする課題】
以上のように、従来の内部降圧電源回路は、半導体集積回路の待機時または活性時において電流の供給能力を変えることにより、消費電力の異なるそれぞれの動作モードにおける内部電圧ＶＤＬの変動を抑制している。
【００１６】
しかしながら、一方で、その供給能力はそれぞれの動作モードにおいて常に一定であった。
【００１７】
図１１に、従来の内部降圧電源回路における内部電圧ＶＤＬの波形図を示す。図１１に示すように、内部電圧ＶＤＬは、正常動作状態であれば基準電圧ＶＲＥＦを参照して一定の電圧レベルを維持する。ところが、消費電力が大きいために供給能力が過剰となった場合、内部電圧ＶＤＬは、基準電圧ＶＲＥＦに対する変動が大きい発振状態となり、これにより半導体集積回路の正常動作が不可能となる危険性がある。
【００１８】
しかしながら、従来の内部降圧電源回路では、活性時および待機時における供給能力がそれぞれ一定であるために、内部電圧ＶＤＬに発振が起こった場合であっても電流供給能力は変わらないことから、発振状態が継続するという問題があった。
【００１９】
さらに、従来の内部降圧電源回路を含む半導体集積回路の評価において、内部電圧における発振の有無の確認は、内部電圧レベルをテスタ等で直接モニタすることにより行なう以外に方法がないことから、テスタの容量等によっては発振を確実に検出できない場合があった。
【００２０】
それゆえ、この発明の目的は、内部降圧電源回路における過剰な電流供給より生じた発振を確実に検出することにある。
【００２１】
さらに、この発明の別の目的は、内部降圧電源回路に生じた発振を検出した場合に、電流供給能力を下げることにより発振を自発的に抑制することが可能な半導体集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
この発明の一つの局面は、外部電源電圧よりも低い内部電圧を内部電源供給ノードから内部回路に受けて動作する半導体集積回路であって、外部電源電圧を目標レベルに相応する基準電圧まで降下した内部電圧を内部電源供給ノードに生成する内部降圧電源回路と、一定期間内に、内部電圧の基準電圧に対する所定の変動量以上の変動を所定の回数確認すると、発振検出信号を出力する発振検出回路とを備える。
【００２３】
好ましくは、発振検出回路は、基準電圧に所定の変動量を加えた電位を発振検出レベルとし、内部電圧と発振検出レベルとを比較し、比較結果に応じた信号を出力する比較回路と、比較結果の出力信号を、内部電圧と発振検出レベルとの電位差が所定の変動量よりも大きいときを第１の論理レベルとし、内部電圧と発振検出レベルとの電位差が所定の変動量よりも小さいときを第１の論理レベルを反転した第２の論理レベルとする信号に整形した発振整形信号を出力する発振整形回路と、発振整形信号が入力されると、発振整形信号が第１の論理レベルとなる回数を計数するカウンタ回路とを備える。カウンタ回路は、一定期間内にカウント値が所定の回数に達したとき、発振検出信号を出力する。
【００２４】
好ましくは、発振検出回路は、発振整形信号を、一定期間遅延させて、リセット信号としてカウンタ回路に入力する遅延段をさらに含む。カウンタ回路は、発振整形信号が入力されると計数動作を開始し、リセット信号が入力されると計数動作をリセットする。
【００２５】
この発明の別の局面は、内部降圧電源回路は、発振検出回路より発振検出信号を受けると、内部電源供給ノードへの電流供給能力を下げる。
【００２６】
好ましくは、内部降圧電源回路は、基準電圧と内部電圧とを比較し、比較結果に応じた信号を出力する比較回路と、比較回路の出力信号に従って、内部電源供給ノードに電流を供給して内部電圧を生成するドライブトランジスタと、発振検出信号に従って、ドライブトランジスタと内部電源供給ノードとを電気的に結合する第１の電界効果型トランジスタとを備える。発振検出回路から発振検出信号を受けると、第１の電界効果型トランジスタをオフして、内部電源供給ノードへの電流供給を停止する。
【００２７】
この発明のさらに別の局面は、発振検出回路は、発振検出信号出力時から所定の期間の経過後に、発振整形信号を不活性化し、内部降圧電源回路は、不活性化された発振検出信号を受けると、第１の電界効果型トランジスタをオンして、内部電源供給ノードへの電流供給を再開する。
【００２８】
好ましくは、発振検出回路は、発振検出信号を出力時から所定の期間遅延させて帰還させるための遅延段をさらに含む。発振検出信号は、遅延段を介して帰還した発振検出信号を受けると不活性化される。
【００２９】
この発明のさらに別の局面は、所定の論理レベルのテストモード信号を受けると、発振検出回路からの発振検出信号を外部出力ノードに出力するテストモード回路を備える。
【００３０】
好ましくは、所定の論理レベルのテストモード信号を受けると、発振検出回路からの発振検出信号を内部降圧電源回路に出力するテストモード回路をさらに含む。内部降圧電源回路は、テストモード回路から発振検出信号を受けると、内部電源供給ノードへの電流供給を停止するとともに、内部電源供給ノードを電気的に短絡する。
【００３１】
好ましくは、内部降圧電源回路は、基準電圧と内部電圧とを比較し、比較結果に応じた信号を出力する比較回路と、比較回路の出力信号に従って、内部電源供給ノードから電流を供給して内部電圧を生成するドライブトランジスタと、発振検出信号にしたがって、ドライブトランジスタと内部電源供給ノードとを電気的に結合する第１の電界効果型トランジスタと、発振検出信号に従って、内部電源供給ノードと接地ノードとを電気的に結合する第２の電界効果型トランジスタとを備える。発振検出回路から発振検出信号を受けると、第１の電界効果型トランジスタをオフして、内部電源供給ノードへの電流供給を停止し、第２の電界効果型トランジスタをオンして、内部電源供給ノードを電気的に短絡する。
【００３２】
したがって、この発明によれば、発振検出回路は、内部降圧電源回路にて発生した内部電圧レベルが基準電圧より高電位に設定された発振検出レベルを一定期間内に所定の回数を超えた場合は、発振と認識して発振検出信号を出力することより、発振をより確実に検出することができる。
【００３３】
さらに、この発明によれば、発振検出回路から発振検出信号を内部降圧電源回路にフィードバックし、この発振検出信号を用いて内部電源供給ノードへの電流供給能力を低下させることにより、発振を自発的に抑制することが可能となる。
【００３４】
さらに、この発明によれば、発振検出回路からフィードバックした発振検出信号を用いて、内部降圧電源回路における電流供給能力を低減して発振を抑制するとともに、発振検出時から一定期間経過後においては、発振検出信号を不活性化させることにより、発振抑制のために低減した電流供給能力を回復することができる。
【００３５】
さらに、この発明によれば、テストモード回路によって発振検出信号を半導体集積回路の外部に出力することにより、テストモード時に発振を検出することが可能となる。
【００３６】
さらに、この発明によれば、テストモード回路によって出力された発振検出信号を内部降圧電源回路にフィードバックし、発振検出信号よって半導体集積回路の正常動作を阻止させることによって発振を検出することができる。
【００３７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３８】
［実施の形態１］
図１は、この発明の実施の形態１の半導体集積回路における発振検出に関する部分を抽出して機能的に説明する機能ブロック図である。
【００３９】
図１を参照して、発振検出回路１には、図示しない内部降圧電源回路の内部電源供給ノード２に発生した内部電圧ＶＤＬと基準電圧ＶＲＥＦとが入力される。
【００４０】
ここで、後述するように、発振検出回路１においては、入力された基準電圧ＶＲＥＦに所定の変動量を加えた電圧レベルが発振検出レベルとして設定される。
【００４１】
発振検出回路１において、内部電圧ＶＤＬは、この発振検出レベルと比較され、発振検出レベルよりも高い電圧レベルが一定期間内において所定の回数確認されると発振状態にあると認識されて、Ｈレベルの発振検出信号ＯＤＥが出力される。
【００４２】
図２は、図１に示す実施の形態１の半導体集積回路における発振検出回路１の詳細を示す機能ブロック図である。
【００４３】
図２を参照して、図１の発振検出回路１は、内部電圧ＶＤＬと発振検出レベルとを比較するための差動増幅回路３と、差動増幅回路３の出力ノードに接続されたカウンタ回路４と、差動増幅回路３の出力信号を遅延させてカウンタ回路４に入力するための複数のインバータで構成された遅延段５とからなる。
【００４４】
この構成において、差動増幅回路３には、入力される基準電圧ＶＲＥＦに基づいて、所定の変動量を加えた電位が発振検出レベルとして設定されており、内部電圧ＶＤＬおよび基準電圧ＶＲＥＦが入力されると、内部電圧ＶＤＬと発振検出レベルとの間で電圧レベルが比較され、比較結果として、ＨレベルおよびＬレベルの２つの電位の間で変化する発振整形信号ＯＳＨが出力される。
【００４５】
ここで、発振整形信号ＯＳＨは、内部電圧ＶＤＬが発振検出レベルよりも高電位のときはＨレベルとなり、発振検出レベルよりも低電位のときはＬレベルとなる信号である。
【００４６】
次に、差動増幅回路３から出力された発振整形信号ＯＳＨは、カウンタ回路４に入力される。さらに、遅延段５を経由した発振整形信号ＯＳＨも、遅延段５を構成するインバータの数によって決まる一定期間遅延して、カウンタリセット信号ＲＳＴとしてカウンタ回路４に入力される。
【００４７】
カウンタ回路４は、発振整形信号ＯＳＨが入力されると、発振整形信号ＯＳＨに表われるＨレベルを計時するカウント動作を開始する。
【００４８】
カウント値が所定回数に達したことを確認すると、カウンタ回路４は、内部電圧ＶＤＬが発振していると認識してＨレベルの発振検出信号ＯＤＥを出力する。
【００４９】
一方、一定期間内にカウント値が所定の回数に満たない場合は、カウンタ回路４は、遅延段５を介して一定期間遅延して入力されるカウンタリセット信号ＲＳＴによりリセットされ、初期状態に戻る。
【００５０】
ここで、カウンタ回路４における発振検出のための期間を一定期間に制限したのは、不定期に現れるノイズ等を発振と誤って検出しないためである。
【００５１】
図３は、図２の差動増幅回路３の一例の詳細を示す回路図である。
図３を参照して、図２の差動増幅回路３は、ｐチャネルＭＯＳトランジスタ７および８を負荷として、ｎチャネルＭＯＳトランジスタ９および１０からなるカレントミラー差動アンプと、カレントミラー差動アンプの出力ノードであるｎチャネルＭＯＳトランジスタ１０のドレインに接続された２段のインバータ１１および１２とで構成される。
【００５２】
ｐチャネルＭＯＳトランジスタ７および８のソースは、外部電源ノード６に接続され、ドレインは、ｎチャネルＭＯＳトランジスタ９および１０のドレインにそれぞれ接続される。
【００５３】
ｐチャネルＭＯＳトランジスタ７は、ゲートがｐチャネルＭＯＳトランジスタ８のゲートと、ｐチャネルＭＯＳトランジスタ７のドレインに接続され、ｐチャネルＭＯＳトランジスタ８とでカレントミラー回路を構成する。
【００５４】
ｎチャネルＭＯＳトランジスタ９のゲートは、内部電源供給ノード２に接続され、内部電圧ＶＤＬを受ける。ｎチャネルＭＯＳトランジスタ１０のゲートは、基準電圧ＶＲＥＦを受ける。ｎチャネルＭＯＳトランジスタ９および１０のソースは、いずれも接地レベルに接続される。
【００５５】
図３の構成の差動増幅回路３において、カレントミラー差動アンプの差動出力が出力ノードであるｎチャネルＭＯＳトランジスタ１０のドレインに出力されると、インバータ１１および１２を介して整形され、インバータ１２の出力ノードより発振整形信号ＯＳＨとして出力される。
【００５６】
ここで、カレントミラー差動アンプにおいて、ｎチャネルＭＯＳトランジスタ１０のゲート幅をｎチャネルＭＯＳトランジスタ９のゲート幅よりも大きくすることにより、基準電圧ＶＲＥＦよりも高い電圧レベルを発振検出レベルとして設定できる。
【００５７】
これは、ｎチャネルトランジスタ１０のゲート幅をｎチャネルトランジスタ９のゲート幅よりも大きくすることにより、差動アンプの出力には、差動入力をゼロとしたときに負の不平衡出力が表われることから、この不平衡出力をオフセット電圧として入力に換算すると、基準電圧ＶＲＥＦをオフセット電圧分だけ高電位とすることと等価であるからである。
【００５８】
なお、発振検出レベルを基準電圧ＶＲＥＦよりも高電位とするのは、雑音など発振以外の要因によって生じるわずかな変動をも誤って発振として検出しないためである。
【００５９】
したがって、図３のカレントミラー差動アンプにおいて、内部電圧は、基準電圧３よりも高い電圧レベルである発振検出レベルと比較されることになる。
【００６０】
その結果、内部電圧ＶＤＬが発振検出レベルよりも高いときは、ｎチャネルＭＯＳトランジスタ１０のドレインの電位はＨレベルとなり、インバータ１１および１２を介して、Ｈレベルの発振整形信号ＯＳＨが出力される。
【００６１】
一方、内部電圧ＶＤＬが発振検出レベルよりも低いときは、ｎチャネルＭＯＳトランジスタ１０のドレインの電位はＬレベルとなり、インバータ１１および１２を介して、Ｌレベルの発振整形信号ＯＳＨが出力される。
【００６２】
図４は、この発明の実施の形態１の半導体集積回路において、内部電圧ＶＤＬ（ａ）を受けて図２の差動増幅回路３より出力される発振整形信号ＯＳＨ（ｂ）および図２のカウンタ回路４より出力される発振検出信号ＯＤＥ（ｃ）の波形図である。
【００６３】
図４（ａ）に示すように、内部電圧ＶＤＬは、正常状態であれば基準電圧ＶＲＥＦに保持されるが、図１０の内部電源供給ノード２に過剰に電流を供給することにより基準電圧ＶＲＥＦに対して大きく変動する発振状態となる。
【００６４】
図２の差動増幅回路３において、図４（ａ）の内部電圧ＶＤＬが入力されると、基準電圧ＶＲＥＦレベルより高電位に設定された発振検出レベルと比較される。
【００６５】
ここで、内部電圧ＶＤＬが発振検出レベルよりも高い場合は、図３のカレントミラー差動アンプの出力はＨレベルとなり、図３のインバータ１１および１２を介して図４（ｂ）に示すＨレベルの発振整形信号ＯＳＨが出力される。
【００６６】
一方、内部電圧ＶＤＬが発振検出レベルよりも低い場合は、カレントミラー差動アンプの出力はＬレベルとなり、インバータ１１および１２を介して出力される発振整形信号ＯＳＨはＬレベルとなる。
【００６７】
次に、図４（ｂ）の発振整形信号ＯＳＨは、図２のカウンタ回路４に入力されると、Ｈレベルとなる回数がカウントされる。ここで、カウンタ回路４は、所定の回数（例えば、図４では３回とする。）のＨレベルを確認すると、内部電圧ＶＤＬが発振していると認識して、図４（ｃ）に示すＨレベルの発振検出信号ＯＤＥを出力する。
【００６８】
一方、カウンタ回路４において、一定期間内に所定回数のＨレベルが確認されない場合は、図２の遅延段５を介して入力されるカウンタリセット信号ＲＳＴによりカウンタ回路４はリセットされて初期状態に戻る。
【００６９】
以上のように、この発明の実施の形態１の半導体集積回路によれば、発振検出回路において、内部電圧レベルは、基準電圧よりも高電位に設定された発振検出レベルと常に比較され、一定期間内に発振検出レベルを超えたことが所定の回数確認されると発振検出信号が出力されることにより、テスタ等で内部電圧をモニタするよりもより確実に発振を検出することが可能となる。
【００７０】
［実施の形態２］
図５は、この発明の実施の形態２の半導体集積回路における内部降圧電源回路の詳細を示す回路図である。
【００７１】
図５を参照して、内部降圧電源回路は、基準電圧ＶＲＥＦと内部電圧ＶＤＬとの電位差を検出する比較器と、比較結果に応じてｐチャネルＭＯＳトランジスタからなるドライブトランジスタ１７および１８を制御する帰還ループとからなる。
【００７２】
図５の実施の形態２の内部降圧電源回路は、図１０に示す従来の内部降圧電源回路と比較して、ドライブトランジスタ１７は、外部電源ノード６に並列に接続された２つのドライブトランジスタ１７および１８に置換され、さらに、ドライブトランジスタ１７のドレインと内部電源供給ノード２との間には、ｐチャネルＭＯＳトランジスタ１９が接続される点で相違しており、共通する部分については、説明を繰り返さない。
【００７３】
この構成において、ドライブトランジスタ１７のソースは外部電源ノード６に接続され、ドレインはｐチャネルＭＯＳトランジスタ１９のソースに接続される。ドライブトランジスタ１８のソースは外部電源ノード６に接続され、ドレインは内部電源供給ノード２に接続される。
【００７４】
さらに、ドライブトランジスタ１７および１８のゲートは、それぞれ比較回路の出力ノードであるｎチャネルＭＯＳトランジスタ１５のドレインに接続され、いずれも電源ドライブ信号ＤＲＶが入力される。
【００７５】
一方、ｐチャネルＭＯＳトランジスタ１９のゲートは、発振検出回路１の出力ノードに接続されており、発振検出信号ＯＤＥが入力される。ｐチャネルＭＯＳトランジスタ１９は、発振検出信号ＯＤＥに応じて、ドライブトランジスタ１７のドレインと内部電源供給ノード２とを電気的に結合することから、ドライブトランジスタ１７から内部電源供給ノード２に供給する電流量を調整するドライブサイズ調整トランジスタとして機能する。
【００７６】
図５の構成の内部降圧電源回路において、ドライブトランジスタ１７および１８のゲートに電源ドライブ信号ＤＲＶが入力されると、それぞれのトランジスタから内部電源供給ノード２に電流が供給されることにより、内部電圧ＶＤＬの変動が抑制される。
【００７７】
ここで、内部電圧ＶＤＬが発振し、発振検出回路１が発振を検出して出力するＨレベルの発振検出信号ＯＤＥがｐチャネルＭＯＳトランジスタ１９のゲートに入力されると、ゲートの電位はＨレベルとなってｐチャネルＭＯＳトランジスタ１９はオフされる。
【００７８】
したがって、ドライブトランジスタ１７から内部電源供給ノード２への電流の供給は停止され、ドライブトランジスタ１８からのみ電流が供給される。
【００７９】
その結果、内部降圧電源回路の電流供給能力が低下することから、供給過剰により生じた内部電圧ＶＤＬの発振は抑制されることとなる。
【００８０】
以上のように、この発明の実施の形態２によれば、内部降圧電源回路にフィードバックさせた発振検出信号を用いて内部降圧電源回路の電流供給能力を低下することにより、内部降圧電源回路において発振を自発的に抑制することが可能となる。
【００８１】
［実施の形態３］
図６は、この発明の実施の形態３の半導体集積回路における内部降圧電源回路の構成を説明する回路図である。
【００８２】
図６の内部降圧電源回路は、図５に示す実施の形態２の内部降圧電源回路と比較して、発振検出回路１の出力ノードに遅延段２０を設けた点において異なり、共通する部分については、説明を繰り返さない。
【００８３】
図６を参照して、遅延段２０は、直列接続された複数のインバータで構成され、発振検出回路１から出力される発振検出信号ＯＤＥを一定期間遅延させて、発振検出信号リセット信号ＯＤＥＲＳＴとして発振検出回路１に帰還する。
【００８４】
これにより、発振検出回路１より出力されるＨレベルの発振検出信号ＯＤＥは、遅延段２０で決まる一定期間経過後に入力された発振検出信号リセット信号ＯＤＥＲＳＴにより不活性化されてＬレベルの発振検出信号ＯＤＥとなる。
【００８５】
したがって、ｐチャネルＭＯＳトランジスタ１９は、Ｈレベルの発振検出信号ＯＤＥの入力時から一定期間遅延して、Ｌレベルの発振検出信号ＯＤＥをゲートに受けることとなる。これにより、ｐチャネルＭＯＳトランジスタ１９は、ゲートの電位がＨレベルからＬレベルに変化することから、オフ状態からオン状態に移行する。
【００８６】
この結果、ドライブトランジスタ１７と内部電源供給ノード２は電気的に結合されて、内部電源供給ノード２への電流の供給が再開されることとなる。
【００８７】
すなわち、図６の内部降圧電源回路は、発振が検出されると電流供給能力を下げることにより内部電圧ＶＤＬの発振を抑制することができる一方で、供給能力を低下させたままの状態では内部電圧ＶＤＬレベルが低下してしまうことから、一定期間経過後は供給能力を回復して内部電圧ＶＤＬを基準電圧ＶＲＥＦの電圧レベルに保持することができる。
【００８８】
なお、この一定期間は、図６の遅延段２０を構成するインバータの数を調整することにより、電流供給能力を低下してから内部電圧ＶＤＬの発振が抑制するまでの期間より十分長い期間に設定される。これは、発振検出時から短期間に供給能力を回復させることで再び内部電圧ＶＤＬの発振が起こりうる危険性を考慮したものである。
【００８９】
図７に、この発明の実施の形態３の半導体集積回路の内部降圧電源回路における内部電圧ＶＤＬの波形図（ａ）と、これに基づいて発生する発振整形信号ＯＳＨ（ｂ）、発振検出信号ＯＤＥ（ｃ）および発振検出信号ＯＤＥを遅延させて発生する発振検出信号リセット信号ＯＤＥＲＳＴ（ｄ）の波形図を示す。
【００９０】
図７を参照して、内部電圧ＶＤＬ（ａ）を受けて図２の差動増幅回路３より出力される発振整形信号ＯＳＨ（ｂ）は、カウンタ回路４において、Ｈレベルとなる回数が所定の回数（図７では３回とする。）に及ぶと、発振と認識されて、Ｈレベルの発振検出信号ＯＤＥ（ｃ）が出力される。
【００９１】
図６の内部降圧電源回路において、ｐチャネルＭＯＳトランジスタ１９は、ゲートにＨレベルの発振検出信号ＯＤＥを受けるとオフし、ドライブトランジスタ１７から内部電源供給ノード２への電流供給を停止する。これにより電流供給能力は低減され、内部電圧ＶＤＬの発振が抑制される。
【００９２】
さらに、発振検出信号ＯＤＥは、図６の遅延段２０を介して、図７（ｄ）に示すように、発振検出時から十分に長い期間を経過して、発振検出信号リセット信号ＯＤＥＲＳＴとして発振検出回路１に入力される。
【００９３】
図７（ｃ）の発振検出信号ＯＤＥは、発振検出信号リセット信号ＯＤＥＲＳＴにより不活性化され、Ｌレベルとなる。図６のｐチャネルＭＯＳトランジスタ１９は、Ｌレベルの発振検出信号ＯＤＥを受けるとオンし、ドライブトランジスタ１７から内部電源供給ノード２への電流供給を再開する。これにより内部降圧電源回路の電流供給能力は回復され、内部電圧ＶＤＬを再び基準電圧ＶＲＥＦレベルに維持することができる。
【００９４】
以上のように、この発明の実施の形態３によれば、内部降圧電源回路において発振検出回路からフィードバックされた発振検出信号を用いて電流供給能力を低減することにより、発振を自発的に抑制することができるとともに、一定期間経過後に発振検出信号を不活性化させることにより、発振抑制のために低下した電流供給能力を回復して内部電圧レベルの低下を防止することが可能となる。
【００９５】
［実施の形態４］
図８は、この発明の実施の形態４の半導体集積回路において発振検出に関する部分を抽出して説明する回路図である。
【００９６】
図８を参照して、発振検出回路１の出力ノードは、テストモード回路としてのｎチャネルＭＯＳトランジスタ２２のドレインに接続される。
【００９７】
ｎチャネルＭＯＳトランジスタ２２は、ドレインに発振検出信号ＯＤＥが入力されるとともに、ゲートにテストモード信号ＴＥが入力される。なお、ソースは、外部出力ノード２１に接続される。
【００９８】
この構成において、半導体集積回路１００を予めテストモードにエントリしておき、Ｈレベルのテストモード信号ＴＥを入力する。これにより、ｎチャネルＭＯＳトランジスタ２２はオンされる。
【００９９】
この状態において、発振検出回路１から出力される発振検出信号ＯＤＥを受けると、ｎチャネルＭＯＳトランジスタ２２のソースを介して、外部出力ノード２１に発振検出信号ＯＤＥが出力される。
【０１００】
したがって、外部出力ノード２１をモニタすれば、内部電圧ＶＤＬの発振を確認することができる。
【０１０１】
以上に示すように、この発明の実施の形態４によれば、テストモード時において、発振検出信号を外部出力ノードにてモニタすることにより、内部電圧レベルを直接モニタするよりも確実に発振を検出することが可能となる。
【０１０２】
［実施の形態５］
図９は、この発明の実施の形態５の半導体集積回路における内部降圧電源回路の構成を説明する回路図である。
【０１０３】
図９を参照して、実施の形態５の内部降圧電源回路は、図１０の従来の内部降圧電源回路と比較して、外部電源ノード６にソースが接続されたドライブトランジスタ１７および１８と、ドライブトランジスタ１７および１８のドレインと内部電源供給ノード２との間に接続されたｐチャネルＭＯＳトランジスタ１９および２５と、内部電源供給ノード２と接地レベルとの間にに接続されたｎチャネルＭＯＳトランジスタ２６と、２入力ＮＡＮＤ回路２３およびインバータ２４とを含む点において相違しており、共通する部分については説明を繰り返さない。
【０１０４】
２入力ＮＡＮＤ回路２３の第１の入力ノードは発振検出回路１の出力ノードに接続され、第２の入力ノードは図示しないテストモード信号ＴＥの出力ノードに接続される。２入力ＮＡＮＤ回路２３の出力ノードはインバータ２４の入力ノードに接続される。
【０１０５】
インバータ２４の出力ノードは、ｐチャネルＭＯＳトランジスタ１９および２５とｎチャネルＭＯＳトランジスタ２６のゲートに接続される。
【０１０６】
ｎチャネルＭＯＳトランジスタ２６のドレインは、内部電源供給ノード２に接続されるとともに、ｐチャネルＭＯＳトランジスタ１９および２５のドレインに接続され、ソースは接地レベルに接続される。
【０１０７】
以上の構成において、２入力ＮＡＮＤ回路２３は、発振検出信号ＯＤＥおよびテストモード信号ＴＥを第１および第２の入力ノードに受けると、出力信号をインバータ２４の入力ノードに出力する。
【０１０８】
Ｈレベルのテストモード信号ＴＥを２入力ＮＡＮＤ回路２３の第１の入力ノードに入力することにより、Ｈレベルの発振検出信号ＯＤＥは、２入力ＮＡＮＤ回路２３より論理が反転されてＬレベルの信号として出力される。インバータ２４においてさらに反転され、Ｈレベルの発振検出信号ＯＤＥとして、ｐチャネルＭＯＳトランジスタ１９および２５およびｎチャネルＭＯＳトランジスタ２６のゲートに入力される。
【０１０９】
ｐチャネルＭＯＳトランジスタ１９および２５は、Ｈレベルの発振検出信号ＯＤＥを受けると、ゲートの電位がＨレベルとなってオフされる。これにより、ドライブトランジスタ１７および１８からの内部電源供給ノード２への電流供給は停止される。
【０１１０】
さらに、ｎチャネルＭＯＳトランジスタ２６は、Ｈレベルの発振検出信号ＯＤＥを受けると、ゲートの電位がＨレベルとなってオンされる。
【０１１１】
以上の結果、内部電源供給ノード２は接地レベルとショートされることとなり、半導体集積回路１００は正常に動作しないことから、いずれのノードをモニタすることなく、内部電圧ＶＤＬが発振していることを確認できる。
【０１１２】
以上のように、この発明の実施の形態５によれば、テストモード時において、内部降圧電源回路にフィードバックさせた発振検出信号によって半導体集積回路の正常動作を阻止することにより、いずれのノードをモニタすることなく、内部電源の発振を確認することが可能となる。
【０１１３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１４】
【発明の効果】
以上のように、この発明によれば、発振検出回路において、内部電圧レベルは、基準電圧よりも高電位に設定された発振検出レベルと常に比較され、一定期間内に発振検出レベルを超えたことが所定の回数確認されると発振検出信号が出力されることにより、テスタ等で内部電圧をモニタするよりもより確実に発振を検出することが可能となる。
【０１１５】
なお、発振検出レベルを基準電圧よりも高電位とすることにより、雑音など発振以外の要因による内部電圧の変動を発振と誤って検出することを回避できる。
【０１１６】
また、発振検出信号を遅延させてカウンタリセット信号として入力することにより、不定期に現われる雑音等の誤検出を防止できる。
【０１１７】
さらに、この発明によれば、内部降圧電源回路にフィードバックさせた発振検出信号を用いて内部降圧電源回路の電流供給能力を低下することにより、内部降圧電源回路において発振を自発的に抑制することが可能となる。
【０１１８】
さらに、この発明によれば、内部降圧電源回路において発振検出回路からフィードバックされた発振検出信号を用いて電流供給能力を低減することにより、発振を自発的に抑制することができるとともに、一定期間経過後に発振検出信号を不活性化させることにより、発振抑制のために低下した電流供給能力を回復して内部電圧レベルの低下を防止することが可能となる。
【０１１９】
なお、発振を抑制してから電流供給能力を回復させるまでの一定期間を遅延段によって十分に長い期間とすることにより、再度起こりうる発振を防止することができる。
【０１２０】
また、この発明によれば、テストモード時において、発振検出信号を外部出力ノードにてモニタすることにより、内部電圧レベルを直接モニタするよりも確実に発振を検出することが可能となる。
【０１２１】
また、この発明によれば、テストモード時において、内部降圧電源回路にフィードバックさせた発振検出信号によって半導体集積回路の正常動作を阻止することにより、いずれのノードをモニタすることなく、内部電源の発振を確認することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体集積回路における発振検出に関する部分を抽出して機能的に説明する機能ブロック図である。
【図２】この発明の実施の形態１の半導体集積回路における発振検出回路１を機能的に説明する機能ブロック図である。
【図３】図２の差動増幅回路３の詳細を示す回路図である。
【図４】この発明の実施の形態１の半導体集積回路における内部電圧ＶＤＬ（ａ）、発振整形信号ＯＳＨ（ｂ）および発振検出信号ＯＤＥ（ｃ）の波形図である。
【図５】この発明の実施の形態２の半導体集積回路における内部降圧電源回路の詳細を示す回路図である。
【図６】この発明の実施の形態３の半導体集積回路における内部降圧電源回路の詳細を示す回路図である。
【図７】この発明の実施の形態３の半導体集積回路における内部電圧ＶＤＬ（ａ）、発振整形信号ＯＳＨ（ｂ）、発振検出信号ＯＤＥ（ｃ）および発振検出信号リセット信号ＯＤＥＲＳＴ（ｄ）の波形図である。
【図８】この発明の実施の形態４の半導体集積回路において発振検出に関する部分を抽出して説明する回路図である。
【図９】この発明の実施の形態５の半導体集積回路における内部降圧電源回路の詳細を示す回路図である。
【図１０】従来の内部降圧電源回路の一例の詳細を示す回路図である。
【図１１】従来の内部降圧電源回路における内部電圧ＶＤＬの波形図である。
【符号の説明】
１　発振検出回路、２　内部電源供給ノード、３　差動増幅回路、４　カウンタ回路、５　遅延段、６　外部電源ノード、７，８　ｐチャネルＭＯＳトランジスタ、９，１０　ｎチャネルＭＯＳトランジスタ、１１，１２　インバータ、１３，１４　ｐチャネルＭＯＳトランジスタ、１５，１６　ｎチャネルＭＯＳトランジスタ、１７，１８　ドライブトランジスタ、１９　ｐチャネルＭＯＳトランジスタ、２０　遅延段、２１　外部出力ノード、２２　ｎチャネルＭＯＳトランジスタ、２３　２入力ＮＡＮＤ回路、２４　インバータ、２５　ｐチャネルＭＯＳトランジスタ、２６　ｎチャネルＭＯＳトランジスタ、１００　半導体集積回路。
【図１】
2004070813.tif 000003
【図２】
2004070813.tif 000004
【図３】
2004070813.tif 000005
【図４】
2004070813.tif 000006
【図５】
2004070813.tif 000007
【図６】
2004070813.tif 000008
【図７】
2004070813.tif 000009
【図８】
2004070813.tif 000010
【図９】
2004070813.tif 000011
【図１０】
2004070813.tif 000012
【図１１】
2004070813.tif 000013