(57)【要約】【課題】ＩＣチップなどの複数の電子部品の実装に要する面積を少なくし且つ小型化および高性能化に対応できる多層配線基板を提供する。【解決手段】表面６および裏面８を有し且つ複数の絶縁層３，４，５とその間に形成された配線層１０，１２とを含むベース積層部２と、かかる積層部２の表面６に積層され且つ開口径の小さなキャビティ１９を有する上側絶縁層２０と、かかる上側絶縁層２０の表面２１に積層され且つ開口径の大きなキャビティ３９を有する上側絶縁層３０と、上記ベース積層部２および上側絶縁層２０，３０間に形成された配線層１８，２９と、を備えると共に、平面視において露出する上記上側絶縁層２０，３０の表面２１，３１および上記ベース積層部２の表面６に、ＩＣチップなどの電子部品との接続端子１６，２８，３８が形成されている、多層配線基板１。【選択図】　図１
2004056115.tif 000002
【特許請求の範囲】
【請求項１】
表面および裏面を有し且つ複数の絶縁層とその間に形成された配線層とを含むベース積層部と、
上記ベース積層部の表面に積層され且つ開口径の異なるキャビティをそれぞれ有する複数の上側絶縁層と、
上記ベース積層部と上側絶縁層との間および複数の上側絶縁層同士の間に形成された配線層と、を備え、
上記複数の上側絶縁層のうち、上記キャビティの開口径が小さな上側絶縁層は、上記ベース積層部の表面またはかかる表面寄りに積層され、上記キャビティの開口径が大きな上側絶縁層は、最上層または最上層寄りに積層されると共に、
平面視において露出する上記複数の上側絶縁層の表面および上記ベース積層部の表面に、電子部品との接続端子が形成されている、
ことを特徴とする多層配線基板。
【請求項２】
前記上側絶縁層は、その絶縁層内に前記配線層と導通する別の配線層を有する、ことを特徴とする請求項１に記載の多層配線基板。
【請求項３】
前記キャビティの底面となる前記ベース積層部または前記上側絶縁層の表面、あるいは最上層に位置するキャビティの外側に位置する最上層の上側絶縁層の表面には、前記接続端子がかかるキャビティの平面視の形状に沿って配置されている、ことを特徴とする請求項１または２に記載の多層配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、平面視において複数のキャビティを重複して表面側に配置した多層配線基板に関する。
【０００２】
【従来の技術】
複数の絶縁層とこれらの間に形成した複数の配線層とを有する多層配線基板は、その機能を高めるため、かかる多層配線基板の表面上にＩＣチップなどの複数の電子部品を、実装する場合がある。
例えば、図１０（Ａ）に断面を示す多層配線基板２００は、セラミックからなる複数の絶縁層２０１〜２０４と、これらの間に配置した配線層２１２〜２１４と、を備えている。かかる配線層２１２〜２１４間には、これらを接続するビア導体２０７，２０８が配置されている。
【０００３】
また、図１０（Ａ）に示すように、最上層の配線層２１２の上から立設するビア導体２１５の上端には、かかる配線基板２００の表面２０５よりも高く突出する接続端子２１６が形成されている。更に、最下層の配線層２１４から垂下するビア導体２０９の下端には、多層配線基板２００の裏面２０６から突出する接続端子２１８が形成されている。
図１０（Ｂ）に示すように、多層配線基板２００の表面２０５上に複数のＩＣチップ２２０，２２２をフリップチップ実装する場合、表面２０５上に突出する接続端子２１６とＩＣチップ２２０，２２２の底面から突出する接続端子２２１，２２３とをハンダＨを介してそれぞれ接続している（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２０３２９５号公報（第７頁、図６（ｂ））
【０００５】
【発明が解決すべき課題】
以上のような多層配線基板２００では、ＩＣチップ２２０，２２２の配置が同じ表面２０５において平面的となるため、複数のＩＣチップ２２０，２２２を実装する場合、これらの実装に要する表面２０５の面積が大きくなる。この結果、平面視における多層配線基板２００自体の面積、即ち縦×横の寸法を大きくする必要が生じる。このため、近年における多層配線基板の小型化および高性能化の要請に対応できず、しかもコスト高にもつながる、という問題があった。
本発明は、以上に説明した従来の技術における問題点を解決し、ＩＣチップなどの複数の電子部品の実装に要する面積を少なくし且つ小型化および高性能化に対応できる多層配線基板を提供する、ことを課題とする。
【０００６】
【課題を解決するための手段】
本発明は、上記課題を解決するため、複数の電子部品を互いに重複させて多層配線基板の表面に実装する、ことに着想して成されたものである。
即ち、本発明の多層配線基板は、表面および裏面を有し且つ複数の絶縁層とその間に形成された配線層とを含むベース積層部と、かかるベース積層部の表面に積層され且つ開口径の異なるキャビティをそれぞれ有する複数の上側絶縁層と、上記ベース積層部と上側絶縁層との間および複数の上側絶縁層同士の間に形成された配線層と、を備え、上記複数の上側絶縁層のうち、上記キャビティの開口径が小さい上側絶縁層は、上記ベース積層部の表面またはかかる表面寄りに積層され、上記キャビティの開口径が大きい上側絶縁層は、最上層または最上層寄りに積層されると共に、平面視において露出する上記複数の上側絶縁層の表面および上記ベース積層部の表面に、電子部品との接続端子が形成されている、ことを特徴とする。尚、上記電子部品には、ＩＣチップなどが含まれる。
【０００７】
これによれば、複数のキャビティごとにこれに応じたサイズの電子部品を収容でき、且つ当該キャビティの底面を形成する上記ベース積層部の表面または上側絶縁層の表面に位置する接続端子と接続できる。また、最上層の上側絶縁層の表面にも別の電子部品を実装することができる。更に、複数の電子部品の端子同士間に接続される信号配線の長さを短くできるため、信号伝搬遅延時間を短くし、高速動作が可能となる。しかも、各信号配線の長さの差を小さくできるため、各信号配線間の信号伝搬遅延時間の差を小さくし、高クロック周波数帯域における動作も可能となる。従って、複数の電子部品の実装に必要な表面の面積を少なくでき、多層配線基板の小型化および高性能化を図ることが可能となる。
【０００８】
また、本発明には、前記上側絶縁層は、その絶縁層内に前記配線層と導通する別の配線層を有する、多層配線基板も含まれる。
これによれば、更に多くの配線層を配置できるため、多層配線基板の小型化および高性能化を一層図ることが可能となる。
更に、本発明には、前記キャビティの底面となる前記ベース積層部または前記上側絶縁層の表面、あるいは最上層に位置するキャビティの外側に位置する最上層の上側絶縁層の表面には、前記接続端子がかかるキャビティの平面視の形状に沿って配置されている、多層配線基板も含まれる。
これによれば、各キャビティの底面や最上層の上側絶縁層の表面に、多数の接続端子をほぼ同じ間隔を置いて高密度に配置することができ、複数の電子部品の端子との接続も容易且つ確実に行うことが可能となる。
【０００９】
加えて、本発明には、前記ベース積層部とその上方の単数または複数の前記上側絶縁層との間を貫通し且つ中間で前記配線層と接続するスルーホール導体を更に有している、多層配線基板を含めることも可能である。
尚、前記絶縁層は、シート状にしたセラミックまたは合成樹脂が含まれる。かかるセラミックには、例えば、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、チタン酸バリウム（ＢａＴｉＯ３）、ムライト（３Ａｌ２Ｏ３・２ＳｉＯ２）などが含まれる。また、上記樹脂には、エポキシ、ポリエステル、ポリイミド、ビスマレイミド・トリアジン、またはＰＴＦＥなどのフッ素系樹脂などの樹脂や、これらにシリカフィラやガラスフィラなどの無機フィラ、ガラス繊維、または合成樹脂を含有させた複合材が含まれる。
【００１０】
【発明の実施の形態】
以下において、本発明の実施に好適な形態を図面と共に説明する。
図１（Ａ），（Ｂ）は、本発明における１形態の多層配線基板１の平面図と垂直断面図である。多層配線基板１は、図１（Ｂ）に示すように、ベース積層部２と、かかる積層部２の表面６上に積層され且つ開口径が比較的小さなキャビティ１９を有する上側絶縁層２０と、かかる絶縁層２０の表面２１上に積層され開口径が比較的大きなキャビティ３９を有する最上層の上側絶縁層３０と、を備えている。
ベース積層部２は、図１（Ａ）に示すように、平面視が正方形を呈し、図１（Ｂ）に示すように、例えば主にアルミナからなる複数の絶縁層３，４，５と、これらの間に所定パターンで形成された配線層１０，１２と、を含む。
【００１１】
絶縁層３，４，５の厚みは、数１０〜数１００μｍ（例えば５０〜３００μｍ）で、配線層１０，１２は、厚みが０．５〜２０μｍで且つＡｇ、Ｐｄ、Ａｇ−Ｐｄ、Ｎｉ、Ｗ、Ｍｏなどの金属またはこれらの合金からなる焼結体である。
図１（Ｂ）に示すように、ベース積層部２の表面６に形成される配線層１８および配線層１０，１２間には、絶縁層３，４を貫通するビア導体１３，１４が配置されている。また、配線層１２の下には、最下層の絶縁層５を貫通するビア導体１５が配置され、その下端にはベース積層部２の裏面８から下側に突出する接続端子１７が複数形成されている。かかる接続端子１７は、当該配線基板１を図示しないマザーボードなどのプリント基板に実装するために用いられる。
更に、表面６の中央部は、上側絶縁層２０のキャビティ１９内に露出し、かかるキャビティ１９の直下に位置し且つ配線層１０上から絶縁層３を貫通するビア導体１３の上端には、複数の接続端子１６が表面６よりも高く形成されている。
複数の接続端子１６は、図１（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１９の形状に沿って配置されている。接続端子１６は、半球形状で且つその表面にＮｉメッキおよびＡｕメッキが施される。
【００１２】
上側絶縁層２０も平面視が正方形を呈し、図１（Ａ）に示すように、その中央部には、平面視が正方形のキャビティ１９が位置し、その底面にベース積層部２の表面６および複数の接続端子１６が露出する。図１（Ｂ）に示すように、上側絶縁層２０は、前記と同様の素材および厚みからなる絶縁層２２，２３と、その間に所定パターンで形成された配線層２４と、を備えている。かかる上側絶縁層２０の表面２１には配線層２９が形成され、配線層１８，２４，２９間を接続するビア導体２６，２５が、絶縁層２２，２３に形成されている。
また、表面２１の中央寄りには、隣接する上側絶縁層３０のキャビティ３９内に露出し、このキャビティ３９の直下に位置し且つ配線層２４上から絶縁層２２を貫通するビア導体２５の上端には、複数の接続端子２８が表面２１よりも高く形成されている。複数の接続端子２８も、表面にＮｉメッキおよびＡｕメッキが施され、図１（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１９，３９に沿って配置されている。
【００１３】
最上層の上側絶縁層３０も平面視が正方形を呈し、図１（Ａ）に示すように、その中央部には、平面視が正方形のキャビティ３９が位置し、その底面に上側絶縁層２０の表面２１および複数の接続端子２８が露出する。
図１（Ｂ）に示すように、上側絶縁層３０は、前記と同様の素材および厚みからなる絶縁層３２，３３と、その間に所定パターンで形成された配線層３４と、かかる配線層３４と下層の配線層２９との間を接続するビア導体３７と、を含む。
また、配線層３４上から絶縁層３２を貫通するビア導体３６の上端には、かかる絶縁層３０の表面３１よりも高く突出する複数の接続端子３８が形成されている。複数の接続端子３８は、図１（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ３９に沿って配置されている。かかる接続端子３８も、それぞれ表面にＮｉメッキおよびＡｕメッキが施される。
【００１４】
図１（Ａ）に示すように、キャビティ１９，３９は、ベース積層部２および上側絶縁層２０，３０の外形と同じ正方形で且つこれらの外形と相似形である。しかも、キャビティ１９，３９は、同心の位置になるように上側絶縁層２０，３０に形成される。このため、平面視で露出するベース積層部２の表面６は、正方形であり、多数の接続端子１６がキャビティ１９に沿って格子模様の交点に配置される。また、平面視で露出する上側絶縁層２０の表面２１には、キャビティ１９，３９に沿って３列の格子模様の交点に多数の接続端子２８が高密度にして配置される。更に、上側絶縁層３０の表面３１には、キャビティ３９に沿って、その外側に３列の格子模様の交点に多数の接続端子３８が高密度にして配置される。
【００１５】
図２（Ａ）は、多層配線基板１にＩＣチップ（電子部品）４０，４４，４６を実装する直前の状態を示す。このうち、ＩＣチップ４０，４４は、図２（Ａ）に示すように、幅（縦×横）および厚みがキャビティ１９，３９よりもやや小さめで、その上面と底面とには多数の端子４１，４２，４３，４５を有している。また、ＩＣチップ４６は、キャビティ３９よりも大きな幅（縦×横）で且つその底面に多数の端子４７を有している。
図２（Ｂ）に示すように、先ず、多層配線基板１のキャビティ１９内にＩＣチップ４０を挿入し、その端子４２をキャビティ１９内に位置するベース積層部２の表面６の接続端子１６と個別にハンダＨなどの低融点合金を介して接続する。
【００１６】
次に、図２（Ｂ）に示すように、キャビティ３９内にＩＣチップ４４を挿入し、その底面の外周に沿った３列の各端子４５を、キャビティ３９内に位置する上側絶縁層２０の表面２１の接続端子２８と個別にハンダＨを介して接続する。同時に、ＩＣチップ４０，４４間で対向する端子４１，４５間を、同様に接続する。
次いで、上側絶縁層３０の表面３１およびＩＣチップ４４の上に、ＩＣチップ４６を配置し、その底面の外周に沿った３列の各端子４７を、上側絶縁層３０の表面３１に突出する接続端子３８と個別にハンダＨを介して接続する。同時に、ＩＣチップ４４，４６間で対向する端子４３，４７間を、同様に接続する。
そして、図２（Ｂ）に示すように、上側絶縁層３０の表面３１とＩＣチップ４６との間の外周に沿って、アンダーフィル４８を充填する。
その結果、多層配線基板１におけるベース積層部２と上側絶縁層２０，３０との表面６，２１，３１に、ＩＣチップ４０，４４，４６を互いに重複させてフリップチップ実装することができる。
【００１７】
以上のように多層配線基板１によれば、ＩＣチップ４０，４４，４６の実装に必要な表面６，２１，３１の面積を少なくでき、ＩＣチップ４０，４４，４６の端子４２，４５，４７間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化を図ることが可能となる。
尚、前記ベース積層部２は、一対の絶縁層とその間の配線層からなる形態としても良い。また、前記上側絶縁層２０，３０は、内部の配線層２４，３４を省略して、単一の絶縁層とし且つビア導体のみを貫通させる形態としても良い。更に、ＩＣチップ４０，４４，４６間における端子４１，４５や端子４３，４７を介した直接的な接続は、省略しても良い。
【００１８】
以下において、多層配線基板１の製造方法を説明する。
図３（Ａ）は、前記の厚みを有し且つ例えばアルミナを主成分とするグリーンシートＳの断面を示す。かかるシートＳを複数枚用意する。
次に、図３（Ｂ）の下方に示すように、３枚のグリーンシートＳ１〜Ｓ３には、ドリル加工、レーザ加工、またはパンチング加工などにより、所定の位置で厚み方向に沿ってビアホールｈを貫通させる。また、図３（Ｂ）の中程に示すように、別のグリーンシートＳ４，Ｓ５には、それらの中央部に平面視が正方形で開口径の小さなキャビティ１９ａ，１９ｂをプレスで打ち抜くと共に、これらの周囲における所定の位置にビアホールｈを厚み方向に沿って貫通させる。
更に、図３（Ｂ）の上方に示すように、別個のグリーンシートＳ６，Ｓ７には、それらの中央部に平面視が正方形で開口径の大きなキャビティ３９ａ，３９ｂをプレスで打ち抜くと共に、これらの周囲における所定の位置にビアホールｈを厚み方向に沿って貫通させる。
【００１９】
次いで、図３（Ｃ）に示すように、グリーンシートＳ１〜Ｓ７における各ビアホールｈ内に、各シートＳ１〜Ｓ７の表面側から図示しないメタルマスクおよびスキージを用いる穴埋め印刷により、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ、Ｎｉ、Ｗ、Ｍｏなどの金属または合金の粉末を含み且つ所定の流動性を有する導電性ペーストを充填し、ビア導体１３〜１５，２５，２６，３６，３７を形成する。
更に、図４（Ａ）に示すように、シートＳ１〜Ｓ６の表面に、例えばスクリーン印刷により、上記同様の導電性ペーストを所定パターンで印刷することにより、配線層１０，１２，１８，２４，２９，３４を形成する。
尚、先に配線層１０，１２などを形成してから、その後で前記ビアホールｈを形成し、更にビア導体１３〜１５などを形成するようにしても良い。
【００２０】
また、図４（Ａ）に示すように、グリーンシートＳ１の裏面側には、スクリーン印刷などにより、各ビア導体１５と接続する接続端子１７が形成される。
同様にして、グリーンシートＳ３の表面側の中央部に位置する各ビア導体１３の上端には、半球形状の接続端子１６が形成される。更に、グリーンシートＳ５の表面側で且つキャビティ１９ｂ寄りに３列で位置する各ビア導体２５の上端にも、同様の接続端子２８が形成される。加えて、グリーンシートＳ７の表面側で各ビア導体３６の上端にも、同様の接続端子３８が形成される。
【００２１】
そして、以上のグリーンシートＳ１〜Ｓ７を図４（Ａ）に示す順で積層して圧着し、得られた積層体を、図示しない焼成炉中に挿入し、グリーンシートＳ１〜Ｓ７を形成するセラミック（アルミナ）成分および配線層１０，１２などの金属成分など応じて、８００〜１４００℃に０．５〜６時間ほど加熱して焼成する。
その結果、前記図１（Ｂ）に示したように、ベース積層部２、上側絶縁層２０，３０、キャビティ１９，３９、および接続端子１６，２８，３８などを有する前記多層配線基板１を得ることができる。尚、図４（Ｂ）に示すように、前記グリーンシートＳ１〜Ｓ３、同シートＳ４とＳ５、および同シートＳ６とＳ７の３組を先に積層し、ベース積層部２と上側絶縁層２０，３０とを先に形成してから、これらを互いに積層し且つ焼成する順序にしても良い。
【００２２】
図５は、異なる形態の多層配線基板５０の垂直断面を示す。
多層配線基板５０は、ベース積層部５２と、その表面５６上に積層され開口径が最も小さなキャビティ７９を有する上側絶縁層７０と、その表面７１上に積層され開口径が中程度の大きさのキャビティ８９を有する上側絶縁層８０と、その表面８１上に積層され開口径が最も大きなキャビティ９９を有する最上層の上側絶縁層９０と、を備えている。
ベース積層部５２は、平面視が正方形を呈し、図５に示すように、前記同様の絶縁層５３〜５５と、これらの間に形成された配線層６０，６２と、を含む。
【００２３】
ベース積層部５２の表面５６に形成される配線層６８および配線層６０，６２間には、ビア導体６３，６４が配置され、配線層６２の下には、最下層の絶縁層５５を貫通するビア導体６５が配置され、その下端にはベース積層部５２の裏面５８から下側に突出する接続端子６７が複数形成されている。接続端子６７は、当該配線基板５０を図示しないプリント基板に実装する際に用いられる。また、表面５６の中央部は、上側絶縁層７０のキャビティ７９内に露出し、かかるキャビティ７９の直下に位置し且つ配線層６０上から絶縁層５３を貫通するビア導体６３の上端には、複数の接続端子６６が表面５６よりも高く形成されている。
【００２４】
上側絶縁層７０も平面視が正方形を呈し、図５に示すように、その中央部には、平面視が正方形で開口径が最も小さなキャビティ７９が位置し、その底面に前記ベース積層部５２の表面５６および複数の接続端子６６が露出する。
図５に示すように、上側絶縁層７０は、前記同様の絶縁層７２，７３と、その間に形成された配線層７４と、を備えている。かかる上側絶縁層７０の表面７１には配線層７７が形成され、配線層７７，７４，６８間を接続するビア導体７５，７６が、絶縁層７２，７３に形成されている。また、表面７１の中央寄りは、隣接する上側絶縁層８０のキャビティ８９内に露出し、かかるキャビティ８９の直下に位置し且つ配線層７４上から絶縁層７２を貫通するビア導体７５の上端には、接続端子７８が表面７１よりも高く形成されている。
【００２５】
また、上側絶縁層８０も平面視が正方形を呈し、図５に示すように、その中央部には、平面視が正方形で開口径が中程度のキャビティ８９が位置し、その底面に上側絶縁層７０の表面７１および複数の接続端子７８が露出する。
図５に示すように、上側絶縁層８０も、前記同様の絶縁層８２，８３と、その間に形成された配線層８４と、を備えている。かかる上側絶縁層８０の表面８１には配線層８７が形成され、配線層８７，８４，７７間を接続するビア導体８５，８６が、絶縁層８２，８３に形成されている。
また、表面８１の中央寄りは、上側絶縁層９０のキャビティ９９内に露出すると共に、かかるキャビティ９９の直下に位置し且つ配線層８４上から立設するビア導体８５の上端には、接続端子８８が表面８１よりも高く形成されている。
【００２６】
更に、最上層の上側絶縁層９０も平面視が正方形を呈し、図５に示すように、その中央部には、平面視が正方形で開口径が最も大きなキャビティ９９が位置し、その底面に上側絶縁層８０の表面８１および複数の接続端子８８が露出する。
図５に示すように、上側絶縁層９０も、前記と同様の素材および厚みからなる絶縁層９２，９３と、その間に所定パターンで形成された配線層９４と、かかる配線層９４と下層の配線層８７との間を接続するビア導体９６と、を含む。
また、配線層９４の所定の位置から立設するビア導体９５の上端には、上側絶縁層９０の表面９１よりも高く突出する接続端子９８が形成されている。複数の接続端子９８は、平面視で互いに格子状に配置され且つキャビティ９９の外周に沿って３列にして配置される。
【００２７】
また、図５に示すように、多層配線基板５０のキャビティ７９内に幅狭のＩＣチップ１００を挿入し、その底面の各端子１０２をキャビティ７９内に位置するベース積層部５２の表面５６の接続端子６６と各々ハンダＨを介して接続する。
次に、上側絶縁層７０の表面７１およびＩＣチップ１００の上に、幅が中程度のＩＣチップ１０３を配置し、その底面の外周に沿った３列の各端子１０４を、キャビティ８９内に位置する上側絶縁層７０の表面７１に突出する接続端子７８と個別に接続する。次いで、上側絶縁層８０の表面８１およびＩＣチップ１０３の上に、幅広のＩＣチップ１０５を配置し、その底面の外周に沿った３列の各端子１０６を、上側絶縁層８０の表面８１に突出する接続端子８８と個別に接続する。更に、上側絶縁層９０の表面９１上に、蓋状のリッド（封着用カバー）１０８を配置し、その４辺の縦片１０９を表面９１の周辺に密着させる。
【００２８】
上記リッド１０８と上側絶縁層９０の表面９１との間に位置する空間や、これに連通するキャビティ７９，８９，９９内には、例えばアルゴンなどの不活性ガスを充填して封着することで、ＩＣチップ１００などを保護することができる。
これにより、図５に示すように、多層配線基板５０のキャビティ７９，８９，９９内にＩＣチップ１００，１０３，１０５を挿入し且つこれらを接続端子６６，７８，８８と接続してフリップチップ実装することができる。
従って、かかる多層配線基板５０によれば、複数のＩＣチップ（電子部品）を比較的少ない実装面積でフリップチップ実装できる共に、複数のＩＣチップ間を接続する通信配線の長さが短くなることで高速動作が可能となるため、小型化および高性能化の要請に充分に応えることが可能となる。尚、上側絶縁層９０の表面９１上の接続端子９８に別のＩＣチップを更に実装することも可能である。
【００２９】
図６（Ａ），（Ｂ）は、更に異なる形態の多層配線基板１１０の平面図と垂直断面図である。多層配線基板１１０は、図６（Ｂ）に示すように、ベース積層部１１１と、その表面１１６上に積層され開口径が比較的小さなキャビティ１３９を有する上側絶縁層１３０と、その表面１３１上に積層され開口径が比較的大きなキャビティ１４９を有する最上層の上側絶縁層１４０と、を備えている。
ベース積層部１１１は、図６（Ａ）に示すように、平面視が正方形を呈し、図６（Ｂ）に示すように、複数の絶縁層１１２〜１１４，１１５と、これらの間に所定パターンで形成された配線層１２２〜１２４と、を含む。かかる配線層１２２などは、厚みが１０〜数１０μｍの銅メッキ膜からなる。尚、図６（Ａ）では、上記積層部１１１などにおける一点鎖線よりも下側の下辺部分は省略されている。
【００３０】
絶縁層１１２は、例えばビスマレイミド・トリアジンからなり厚み約８００μｍのコア基板で、その表面と裏面との間を貫通する複数のスルーホール１１９内には、スルーホール導体１２０および充填樹脂１２１がほぼ同心にして形成される。スルーホール導体１２０の両端は、配線層１２２，１２３と接続される。
また、絶縁層１１３，１１４は、厚みが数１０μｍの例えばエポキシ樹脂にシリカフィラなどの無機フィラを含む複合材からなり、最下層の絶縁層１１５は、同様の素材からなるやや薄肉のソルダーレジスト層である。
更に、絶縁層１１３，１１４には、かかるベース積層部１１１の表面１１６に形成される配線層１２６と配線層１２４との間、配線層１２２，１２４間を接続するビア導体（フィルドビア）１２７，１２８が所定の位置に形成されている。これらのビア導体１２７，１２８も、銅メッキから形成される。
【００３１】
加えて、ベース積層部１１１の表面１１６の中央部は、上側絶縁層１３０のキャビティ１３９内に露出し、かかるキャビティ１３９の直下に位置し且つ配線層１２４上から絶縁層１１４を貫通するビア導体１２７ａの上端には、複数の接続端子１２９が表面１１６よりも高く形成されている。これらの接続端子１２９は、その表面にＮｉメッキおよびＡｕメッキが施され、図６（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１３９に沿って配置されている。
尚、最下層のソルダーレジスト層１１５に形成した開口部１１８には、配線層１２３が裏面１１７側に露出し、その表面はＮｉメッキおよびＡｕメッキされ、図示しないマザーボードなどのプリント基板との接続端子として活用される。
上側絶縁層１３０も平面視が正方形を呈し、図６（Ａ）に示すように、その中央部には、平面視が正方形のキャビティ１３９が位置し、その底面にベース積層部１１１の表面１１６および複数の接続端子１２９が露出する。
【００３２】
図６（Ｂ）に示すように、上側絶縁層１３０は、前記同様の素材および厚みからなる絶縁層１３２，１３３と、その間に所定パターンで形成された配線層１３４と、を含む。上側絶縁層１３０の表面１３１には配線層１４５が形成され、配線層１４５，１３４，１２６間を接続するフィルドビア導体１３６，１３７が、上記絶縁層１３３，１３２に個別に形成されている。
また、表面１３１の中央寄りは、最上層の上側絶縁層１４０におけるキャビティ１４９内に露出し、このキャビティ１４９の直下に位置し且つ配線層１３４上から絶縁層１３３を貫通するビア導体１３５の上端には、複数の接続端子１３８が表面１３１よりも高く形成されている。複数の接続端子１３８も、その表面にＮｉメッキおよびＡｕメッキが施され、図６（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１３９，１４９に沿って配置されている。
【００３３】
更に、最上層の上側絶縁層１４０も平面視が正方形を呈し、図６（Ａ）に示すように、その中央部には、平面視が正方形のキャビティ１４９が位置し、その底面に上側絶縁層１３０の表面１３１および複数の接続端子１３８が露出する。
図６（Ｂ）に示すように、最上層の上側絶縁層１４０は、前記同様の素材と厚みからなる絶縁層１４２と、やや薄肉のソルダーレジスト層１４３と、これらの間に所定パターンで形成された配線層１４４と、かかる配線層１４４と下層の配線層１４５との間を接続するビア導体１４６と、を含む。また、配線層１４４上の所定の位置には、ソルダーレジスト層１４３を貫通し且つ当該上側絶縁層１４０の表面１４１よりも高く突出する複数の接続端子１４８が形成されている。
複数の接続端子１４８も、その表面にＮｉメッキおよびＡｕメッキが施され、図６（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１４９の外周に沿って３列にして配置されている。
【００３４】
図６（Ａ）に示すように、キャビティ１３９，１４９は、ベース積層部１１１および上側絶縁層１３０，１４０の外形と同じ正方形で且つこれらの外形と相似形である。しかも、キャビティ１３９，１４９は、予め同心の位置になるように上側絶縁層１３０，１４０に形成されている。このため、平面視で露出するベース積層部１１１の表面１１６は正方形であり、かかる表面１１６に位置する多数の接続端子１２９は、キャビティ１３９に沿って格子模様の交点に配置される。
更に、図６（Ａ）に示すように、平面視において露出する上側絶縁層１３０の表面１３１には、キャビティ１３９，１４９に沿って３列の格子模様の交点に多数の接続端子１３８が高密度にして配置される。加えて、上側絶縁層１４０の表面１４１には、キャビティ１４９に沿って、その外側に３列の格子模様の交点に多数の接続端子１４８が高密度にして配置される。
【００３５】
以上のように多層配線基板１１０によっても、３種類のＩＣチップの実装に必要な表面１１６，１３１，１４１の面積を少なくでき、上記ＩＣチップの端子同士間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化を図ることが可能となる。尚、前記上側絶縁層１３０，１４０は、内部の配線層１３４，１４４を省略して単一の絶縁層とし、且つビア導体などを貫通させる形態としても良い。
【００３６】
以下において、多層配線基板１１０の製造方法を説明する。
図７（Ａ）に示すように、コア基板（絶縁層）１１２の厚み方向に沿って、複数のスルーホール１１９をドリルまたはレーザ加工により貫通させ、各スルーホール１１９の内壁に沿ってメッキ触媒を付与してから無電解銅メッキおよび電解銅メッキを施す。この結果、各スルーホール１１９の内壁に沿ってほぼ円筒形のスルーホール導体１２０が形成される。それらの内側に充填樹脂１２１を充填する。
更に、コア基板１１２の表面と裏面との全面に、上記同様の銅メッキによる銅メッキ膜を形成し、その上に図示しない所定パターンのエッチングレジストを形成した後、エッチング液（現像液）により上記レジストのパターン間から露出する銅メッキ膜の一部をエッチングして除去する。
【００３７】
その結果、図７（Ａ）に示すように、コア基板１１２の表面と裏面には、上記パターンに倣い且つスルーホール導体１２０の上・下端と接続する配線層１２２，１２３が形成される。
次に、図７（Ｂ）に示すように、コア基板１１２の表面および配線層１２２の上に、例えば樹脂フィルムを貼り付けて絶縁層１１３を形成し、この絶縁層１１３の所定の位置にフォトリソグラフィ技術またはレーザ加工により、複数のビアホールを形成する。かかるビアホール内および絶縁層１１３の表面上に上記同様の銅メッキ膜を形成した後、上記同様のエッチングレジストの形成およびエッチングを行う。
【００３８】
その結果、図７（Ｂ）に示すように、絶縁層１１３内には複数のフィルドビア導体１２８が貫通し、且つ絶縁層１１３の表面に配線層１２４が形成される。上記ビア導体１２８は、その下端で下層の配線層１２２と接続され、且つ上端で配線層１２４と接続される。同様にして、図７（Ｃ）に示すように、絶縁層１１３および配線層１２４の上に絶縁層１１４を形成し、この絶縁層１１４の周辺部にビア導体１２７を形成すると共に、絶縁層１１４の表面に配線層１２６を形成する。
図７（Ｃ）に示すように、配線層１２４のうち、中央寄りに位置する部分には、絶縁層１１４を貫通するビア導体１２７ａと、その上端に位置し且つ表面１１６よりも高く突出する接続端子１２９が穴埋め印刷法などにより形成される。この結果、図７（Ｃ）の下方に示すように、コア基板１１２、絶縁層１１３，１１４、および接続端子１２９などを含むベース積層部１１１の主要部が形成される。
【００３９】
図７（Ｃ）の上方に示すように、絶縁層１３２，１３３も、前記同様の方法によって積層され、これらの間および表面１３１上に配線層１３４，１４５が形成され、且つビア導体１３６，１３７が絶縁層１３２，１３３を貫通して形成される。この絶縁層１３２，１３３の中央部には、例えばプレスによる打ち抜き加工、ルータ加工、レーザ加工、または露光・現像により、平面視が正方形であるキャビティ１３９が形成される。
かかるキャビティ１３９の周囲に位置する配線層１３４上には、図７（Ｃ）に示すように、当該キャビティ１３９に沿って３列のビア導体１３５が形成され、それらの上端には表面１３１よりも高く突出する接続端子１３８が形成される。これにより、上側絶縁層１３０が得られる。尚、上記キャビティ１３９を形成する打ち抜き加工またはルータ加工などは、最後に行っても良い。
【００４０】
尚、絶縁層１１４および配線層１２６の上に、キャビティ１３９に相当するエリアサイズのダミー板を配置し、かかるダミー板の上に絶縁層１３２，１３３を前記同様の方法（樹脂フィルムの貼り付け、ビアホールの形成、銅メッキ膜の形成、エッチングレジストの形成、エッチング）により積層する。次いで、キャビティ１３９を形成すべき位置の絶縁層１３２，１３３およびダミー板を、ルータ加工またはプレスによる打ち抜き加工により除去する。これらの加工は、追って積層する絶縁層１４２，１４３の積層後の最後に行っても良い。
【００４１】
尚また、前記プレスによる打ち抜き加工およびレーザ加工は、樹脂フィルムに対してキャビティ１３９に相当するエリアを打ち抜き加工およびレーザによる外形加工により、得られたキャビティ１３９を有する絶縁層１３２，１３３を、絶縁層１１４および配線層１２６の上に貼り付ける。上記キャビティ１３９の底面を保護テープまたは保護コーティングなどよりマスキングした状態で、ビアホールの形成、銅メッキ膜の形成、エッチングレジストの形成、およびエッチングを行う。そして、上記保護テープまたは保護コーティングを剥離することで行うこともできる。かかる剥離は、追って積層する絶縁層１４２，１４３の積層後の最後に行っても良い。
【００４２】
尚更に、前記露光・現像は、絶縁層１１４および配線層１２６の上に、感光性樹脂フィルムを貼り付け、そのキャビティ１３９に相当するエリアおよび周辺部のビアホールを、露光および現像により開口する。この際、周辺部のビアホールは、レーザ加工により形成しても良い。次に、形成されたキャビティ１３９の底面を保護テープまたは保護コーティングなどよりマスキングした状態で、銅メッキ膜の形成、エッチングレジストの形成、およびエッチングを行う。最後に、上記保護テープまたは保護コーティングを剥離する。
以上の各加工方法におけるパターンの形成方法は、上述したサブトラクティブ法（銅メッキ膜の形成→エッチングレジストの形成→銅メッキ膜のエッチング）に限らず、セミアデティブ法（無電解銅メッキ膜の形成→メッキレジストの形成→銅メッキ膜の形成→無電解銅メッキ膜のエッチングによる除去）などの公知の手法により行っても良い。
【００４３】
更に、図７（Ｄ）に示すように、かかる上側絶縁層１３０の表面１３１および配線層１４５の上に、上記と同様な方法で形成した上側絶縁層１４０を積層する。最後に、ベース積層部１１１のコア基板１１２の裏面側に、前記ソルダーレジスト層１１５および開口部１１８を形成する。
その結果、前記図６（Ｂ）に示した多層配線基板１１０を得ることができる。
尚、前記図５と同様に、多層配線基板１１０におけるベース積層部１１１の表面１１６上に、幅（縦・横）が大中小の３種類のキャビティを有する上側絶縁層を積層し、これら３種類のキャビティに同様なサイズのＩＣチップを収容してフリップチップ実装することも可能である。
【００４４】
図８，９は、前記と異なる製造方法およびこれにより製造される前記配線基板１１０の応用形態の多層配線基板１６０に関する。この製造方法は、予め内部配線やビア導体などを形成したベース積層部１１１、上側絶縁層１３０、および上側絶縁層１４０を別途に形成した後、これらを一括して積層する方法である。
図８（Ａ）に示すように、前記同様の方法により、コア基板（絶縁層）１１２の中央付近にのみスルーホール導体１２０を形成し、かかるコア基板１１２の表面と裏面とに所定パターンの配線層１２２，１２３を、個別に形成する。
【００４５】
次に、図８（Ｂ）に示すように、コア基板１１２の表面および配線層１２２の上方に絶縁層１１３を積層し、その中央付近のみに前記同様の方法によりビア導体１２８および配線層１２４を形成する。
次いで、図８（Ｃ）に示すように、絶縁層１１３および配線層１２４の上方に絶縁層１１６を積層し、その中央付近に前記同様の方法により、ビア導体１２７ａおよび接続端子１２９を形成することで、ベース積層部１１１を形成する。
【００４６】
一方、図９（Ａ）に示すように、前記と同様の方法により、周辺部の表面上に配線層１４４を形成した絶縁層１４２の上にソルダーレジスト層１４３を積層し、その周辺部に接続端子１４８およびランド１５０を形成する。その後、積層した絶縁層１４２とソルダーレジスト層１４３との中央部に、プレスによる打ち抜き加工、ルータ加工、レーザ加工などによりキャビティ１４９を形成することで、図９（Ａ）に示すように、上側絶縁層１４０を形成する。
また、図９（Ｂ）に示すように、前記同様の方法により、周辺部に配線層１２６，１３４およびビア導体１３７を形成した絶縁層１３２の上に絶縁層１３３を積層し、その周辺部にビア導体１３５、接続端子１３８、および配線層１４５を形成する。その後、積層した絶縁層１３２，１３３の中央部に対し、前記プレスによる打ち抜き加工などを施して、キャビティ１３９を形成することにより、図９（Ｂ）に示すように、上側絶縁層１３０を形成する。
【００４７】
次に、図９（Ｃ）に示すように、接着剤層（プリプレグ）を介して、ベース積層部１１１と上側絶縁層１３０とを圧力を伴って積層する。また、コア基板１１２の裏面の配線層１２３と最上層の絶縁層１３３の表面１３１の配線層１４５との間に、ドリル加工により内径が約１５０μｍのスルーホール１５３を貫通し、その内壁に沿って厚みが数１０μｍのスルーホール導体１５２を形成する。かかるスルーホール導体１５２は、その中間で配線層１２２，１３４と接続され、内側に充填樹脂１５４を充填された後、その上下端を蓋メッキされる。
【００４８】
更に、図９（Ｄ）に示すように、接着剤層（プリプレグ）を介して、ベース積層部１１１および上側絶縁層１３０と上側絶縁層１４０とを圧力を伴って積層する。また、コア基板１１２の裏面の配線層１２３と、最上層のソルダーレジスト層１４３の表面１４１のランド１５０との間に、ドリル加工によってスルーホール１５５を貫通し、その内壁に沿ってスルーホール導体１５６を形成する。かかるスルーホール導体１５６は、その中間で配線層１２２，１４４と接続され、内側に充填樹脂１５８を充填された後、その上下端を蓋メッキされる。
【００４９】
その結果、図９（Ｄ）に示すような多層配線基板１６０が得られる。かかる多層配線基板１６０は、周辺部に長いスルーホール導体１５２，１５６を有するため、厚み方向の導通が迅速且つ安定して取れると共に、内部の構造が簡素になるため、その製造工数も低減することが可能となる。
尚、２枚の接着剤層（プリプレグ）を介して、ベース積層部１１１と上側絶縁層１３０と上側絶縁層１４０との３者を、同時に圧力をかけつつ積層することも可能である。
【００５０】
本発明は、以上において説明した各形態に限定されるものではない。
例えば、同じ上側絶縁層に形成するキャビティは、２つ以上としても良い。あるいはキャビティの形状は、前記正方形に限らず、平面視で長方形、六角形、八角形などの多角形を呈する形態としても良い。尚、かかるキャビティ内に実装されるＩＣチップなどの形状も平面視で相似形の形態にする。
また、同じキャビティの底面に位置する多数の接続端子を２分割し、かかるキャビティ内に挿入した２つのＩＣチップなどの端子を個別に接続しても良い。
更に、上層のキャビティの１辺と下層のキャビティの１辺とが、平面視で共通の垂直面を形成する形態とすることも可能である。
加えて、前記電子部品には、前記ＩＣチップに限らず、チップコンデンサ、チップ状のインダクタ、抵抗、フィルタなどの受動部品や、トランジスタ、半導体素子、ＦＥＴ、ローノイズアンプ（ＬＮＡ）などの能動部品も含まれ、あるいはＳＡＷフィルタ、ＬＣフィルタ、アンテナスイッチモジュール、カプラ、ダイプレクサなども含まれる。
【００５１】
【発明の効果】
本発明の多層配線基板によれば、ＩＣチップなどの電子部品の実装に必要な表面の面積を少なくでき、電子部品の端子同士間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化が容易となる。
また、上側絶縁層内に別の配線層を有する多層配線基板によれば、より多くの配線層を配置でき、多層配線基板の小型化および高性能化が一層可能となる。
更に、接続端子がキャビティの平面視の形状に沿って配置されている多層配線基板によれば、キャビティの底面や上側絶縁層の表面に多数の接続端子を高密度に配置でき、複数の電子部品との接続も容易に行える。
【図面の簡単な説明】
【図１】（Ａ）は本発明の１形態である多層配線基板の平面図、（Ｂ）は（Ａ）中のＢ−Ｂ線に沿った矢視における断面図。
【図２】（Ａ），（Ｂ）は図１の多層配線基板に複数の電子部品を実装する前後の状態を示す概略図。
【図３】（Ａ）〜（Ｃ）は図１の多層配線基板の製造工程を示す概略図。
【図４】（Ａ），（Ｂ）は図３（Ｃ）に続く製造工程を示す概略図。
【図５】異なる形態の多層配線基板を示す断面図。
【図６】（Ａ）は更に異なる形態の多層配線基板の部分平面図、（Ｂ）は（Ａ）中のＢ−Ｂ線に沿った矢視における断面図。
【図７】（Ａ）〜（Ｄ）は図６の多層配線基板の製造工程を示す概略図。
【図８】（Ａ）〜（Ｃ）は図７と異なる製造工程を示す概略図。
【図９】（Ａ）〜（Ｄ）は図８（Ｃ）に続く製造工程を示す概略図またはこれにより得られる図６の多層配線基板の応用形態の多層配線基板を示す断面図。
【図１０】（Ａ），（Ｂ）は従来の多層配線基板に複数の電子部品を実装する前後の状態を示す概略図。
【符号の説明】
１，５０，１１０，１６０……………………………多層配線基板
２，５２，１１１………………………………………ベース積層部
３〜５，５３〜５５，１１２〜１１４………………絶縁層
６，２１，３１，５６，７１，８１，１１６………表面
８，５８，１１７………………………………………裏面
１０，１２，１８，２９，６０，６２，６８，７７，８７，１２２〜１２４，１２６，１４５…配線層
１６，２８，３８，６６，７８，８８，９８，１２９，１３８，１４８………接続端子
１９，３９，７９，８９，９９，１３９，１４９………キャビティ
４０，４４，４６，１００，１０３，１０５………ＩＣチップ（電子部品）
【図１】
2004056115.tif 000003
【図２】
2004056115.tif 000004
【図３】
2004056115.tif 000005
【図４】
2004056115.tif 000006
【図５】
2004056115.tif 000007
【図６】
2004056115.tif 000008
【図７】
2004056115.tif 000009
【図８】
2004056115.tif 000010
【図９】
2004056115.tif 000011
【図１０】
2004056115.tif 000012