(57)【要約】【課題】トレンチを形成する際のマスクずれが生じてもオン抵抗が増加しにくくする。オン抵抗を低減する。耐圧特性を安定化する。寄生トランジスタをオンさせにくくする。【解決手段】半導体装置は、トレンチ３３が形成された半導体部２１と、トレンチ３３の壁面に沿って形成されたゲート絶縁膜３４と、トレンチ３３内に形成されたゲート電極３６を備えている。半導体部２１のｐ型ボディ領域３０は、ゲート電極３６に隣合う領域を有する。ｐ型コラム領域２４とｎ型コラム領域２６は、平面視したときにゲート電極３６の奥行方向に対して直交方向に伸びているとともにｐ型ボディ領域３０に接している。ｐ型コラム領域２４とｎ型コラム領域２６は接している。ｎ型領域２８は、ゲート電極３６の底面とｐ型コラム領域２４の頂面の間に形成された領域を有する。【選択図】  図１１
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【特許請求の範囲】
【請求項１】
トレンチが形成された半導体部と、トレンチの壁面に沿って形成されたゲート絶縁膜と、トレンチ内に形成されたゲート電極を備え、
半導体部は、第１導電型のボディ領域と、第１導電型の第１領域と、第２導電型の第２領域と、第２導電型の第３領域を有し、
ボディ領域は、ゲート電極にゲート絶縁膜を介して隣合う領域を有し、
第１領域は、平面視したときにゲート電極の奥行方向に対して非平行方向に伸びているとともにボディ領域に接しており、
第２領域は、平面視したときにゲート電極の奥行方向に対して非平行方向に伸びているとともに第１領域と隣合っており、
第３領域は、ゲート電極と第１領域の間に形成されている半導体装置。
【請求項２】
第１領域と第２領域は、平面視したときにゲート電極の奥行方向に対してほぼ直交方向に伸びている請求項１に記載の半導体装置。
【請求項３】
トレンチが形成された半導体部と、トレンチの壁面に沿って形成されたゲート絶縁膜と、トレンチ内に形成されたゲート電極を備え、
半導体部は、第１導電型のボディ領域と、第１導電型の第１領域と、第２導電型の第２領域と、第２導電型の第３領域を有し、
ボディ領域は、ゲート電極にゲート絶縁膜を介して隣合う領域を有し、
第１領域と第２領域は、平面視したときにゲート電極の奥行方向に対して非直交方向に交互に形成されており、
第３領域は、ゲート電極と第１領域の間に形成されている半導体装置。
【請求項４】
第１領域と第２領域は、平面視したときにゲート電極の奥行方向に対してほぼ平行方向に交互に形成されている請求項３に記載の半導体装置。
【請求項５】
第１領域は、ゲート電極の下方に位置する領域を有し、
第３領域は、ゲート電極の底面と第１領域の頂面の間に形成された領域を有する請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
第３領域の不純物濃度は、第１領域及び／又は第２領域の不純物濃度よりも高い請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
第１導電型の第１領域と第２導電型の第２領域上の半導体領域の一部を少なくとも除去して、平面視したときに第１領域と第２領域が伸びる方向に対して非平行方向に伸び、かつ、第１領域と第２領域が露出する深さまで達するトレンチを形成する工程と、
トレンチの底面に隣接する第１領域に第２導電型不純物を添加する工程を有する半導体装置の製造方法。
【請求項８】
トレンチを形成する工程では、半導体領域のうちトレンチを形成しない領域上をマスクで覆い、マスクで覆っていない領域を除去してトレンチを形成し、
第２導電型不純物を添加する工程では、半導体領域を前記マスクで覆ったままの状態で第２導電型不純物を添加する請求項７に記載の半導体装置の製造方法。
【請求項９】
トレンチの側面に隣合う半導体領域への第２導電型不純物の侵入を抑制するマスクでトレンチの側面を覆う工程を有する請求項７又は８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその製造方法に関する。
【０００２】
【従来の技術と発明が解決しようとする課題】
【特許文献１】
特開平９−２６６３１１号公報（その公報の図面の図７〜図９等）
【特許文献２】
特開２０００−２６０９８４号公報（その公報の図面の図１、図４等）
【０００３】
特許文献１には、図１に示すように、ドリフト領域にいわゆるスーパージャンクション構造部２３を設けたパワーＭＯＳＦＥＴが示されている。スーパージャンクション構造部２３には、ｐ型コラム領域２４とｎ型コラム領域２６が交互に形成されている。
ドリフト領域にスーパージャンクション構造部２３を設けると、ドリフト領域がｎ型領域のみの場合に比べて、オン抵抗とソース・ドレイン間耐圧のトレードオフの関係を改善できる。
【０００４】
図１の構造では、ｐ型コラム領域２４とｎ型コラム領域２６は、平面視したときにゲート電極３６の奥行方向に対して非平行方向（この例では直交方向）に伸びている。別の表現をすると、ｐ型コラム領域２４とｎ型コラム領域２６は、平面視したときにゲート電極３６の奥行方向に対して非直交方向（この例では平行方向）に交互に形成されている。これらの態様を以下では「第１態様」という。
これに対し、図２に示すように、ｐ型コラム領域２４とｎ型コラム領域２６が、平面視したときにゲート電極３６の奥行方向に対して平行方向に伸びる構造がある。別の表現をすると、ｐ型コラム領域２４とｎ型コラム領域２６が、平面視したときにゲート電極の奥行方向に対して直交方向に交互に形成されている構造がある。これらの態様を以下では「第２態様」という。
第１態様は、トレンチ３３を形成する際のマスクずれが生じた場合（例えば図示横方向にずれた場合）でも、ゲート電極３６とｎ型コラム領域２６が重なる領域の変化が小さい。よって、第２態様に比べてオン抵抗の変化が小さいという利点がある。
【０００５】
第２態様の場合、トレンチ３３を形成する際のマスクが図示横方向にずれたときに、オン抵抗が増加し易い。第２態様において、本来図３に示す位置にトレンチ３３を形成するはずであったのに、マスクずれによって図４に示す位置にトレンチ３３が形成されたとする。図３の場合、半導体装置のオン時には、ゲート電極３６に隣接するボディ領域３０にチャネル３０ｘが形成される。一方、図４の場合、このチャネル３０ｘに加えて、本来チャネルを形成する予定になかったｐ型領域の部分２４ｘにもチャネル（反転層）が形成されてしまう。この反転層２４ｘの部分は３０ｘの部分に比べて高抵抗になる。よって、オン抵抗が増加してしまう。
これに対し、図１に例示される第１態様によると、上記のようなマスクずれが生じた場合でも、オン抵抗が増加しにくい。
【０００６】
特許文献２には、図５に示すように、ボディ領域３０の底面とスーパージャンクション構造部２３の頂面の間全体に、ｎ−型領域５０を設けた構造が示されている。このようなｎ−型領域５０を設けると、オン抵抗を低減できる旨が特許文献２に記載されている。
【０００７】
しかし、図５に示す構造によると、ｐ型コラム領域２４がフローティングの電位状態となってしまう。ｐ型コラム領域２４がフローティングの電位状態になると、耐圧時にｐ型コラム領域２４とｎ型コラム領域２６のｐｎ接合部に、これらの領域２４，２６を空乏化させるための充分な電圧がかからない場合が生じる。この結果、耐圧特性が不安定となる場合が生じる。
【０００８】
特許文献２にはさらに図６に示すように、半導体装置の後部に、ｐ型コラム領域５４の後部頂面とｐ型ボディ領域３０の後面をつなぐためのｐ型の接続用領域５８を設けた構造が示されている。この構造によると、ｐ型コラム領域５４がフローティングの電位状態となることを回避できる。
【０００９】
しかし、このようにｐ型ボディ領域３０とｐ型コラム領域５４の間に接続用領域５８を設けると、ｐ型ボディ領域３０とｐ型コラム領域５４の間の電流経路が長くなる。この結果、この電流経路が長くなった分、抵抗が増加してしまう。これにより、ｎ＋型ソース領域３２とｐ型ボディ領域３０とｎ＋型ドレイン領域２２で形成されるｎｐｎ構造の寄生トランジスタのベース抵抗が高くなる。このため、この寄生トランジスタがオンし易くなってしまう。
【００１０】
本発明は、半導体装置について以下の課題を解決することを目的とする。
（１）トレンチを形成する際のマスクずれが生じてもオン抵抗が増加しにくくすること。
（２）オン抵抗を低減すること。
（３）耐圧特性を安定化すること。
（４）寄生トランジスタをオンさせにくくすること。
【００１１】
【課題を解決するための手段及び作用と効果】本発明に係る半導体装置は、トレンチが形成された半導体部と、トレンチの壁面に沿って形成されたゲート絶縁膜と、トレンチ内に形成されたゲート電極を備えている。半導体部は、第１導電型のボディ領域と、第１導電型の第１領域と、第２導電型の第２領域と、第２導電型の第３領域を有する。ボディ領域は、ゲート電極にゲート絶縁膜を介して隣合う領域を有する。第１領域は、平面視したときにゲート電極の奥行方向に対して非平行方向に伸びているとともにボディ領域に接している。第２領域は、平面視したときにゲート電極の奥行方向に対して非平行方向に伸びているとともに第１領域と隣合っている。第３領域は、ゲート電極と第１領域の間に形成されている。
ここで、第１領域と第２領域は接していてもよいし、第１領域と第２領域の間に例えば絶縁層が介在していてもよい。
【００１２】
本発明に係る他の半導体装置は、トレンチが形成された半導体部と、トレンチの壁面に沿って形成されたゲート絶縁膜と、トレンチ内に形成されたゲート電極を備えている。半導体部は、第１導電型のボディ領域と、第１導電型の第１領域と、第２導電型の第２領域と、第２導電型の第３領域を有する。ボディ領域は、ゲート電極にゲート絶縁膜を介して隣合う領域を有する。第１領域と第２領域は、平面視したときにゲート電極の奥行方向に対して非直交方向に交互に形成されている。第３領域は、ゲート電極と第１領域の間に形成されている。
【００１３】
本発明者は研究の結果、図１に例示される態様（第１態様）に関する新たな知見を得た。具体的には、半導体装置のオン時に、ｎ型コラム領域２６だけでなく、ｐ型コラム領域２４のうちゲート電極３６に隣接する領域にも電流が流れるという知見を得た（図７〜図１０を参照して実施例の欄で説明する内容を参照）。図１に示す構造では、ｐ型コラム領域２４のゲート電極３６に隣接する領域に反転層が形成され、電流が流れる。この反転層の部分は高抵抗であるため、オン抵抗を増加させる要因となる。
本発明者は、上記知見から図１のゲート電極３６とｐ型コラム領域２４の間に、高抵抗の反転層の代わりに予めｎ型領域（上記第３領域の一例）を設けておけば、オン抵抗を低減できることを見出した。
また、本発明者は、上記知見から図１の構造のようにｐ型ボディ領域３０とｐ型コラム領域２４の間の全体にｎ型領域５０を設けなくてもオン抵抗を低減できることを見出した。即ち、ｐ型コラム領域２４がｐ型ボディ領域３０に直接的に接する構造でも、オン抵抗を効果的に低減できることを見出した。
【００１４】
（１）本発明に係る半導体装置では、第１領域と第２領域は、平面視したときにゲート電極の奥行方向に対して非平行方向に伸びている。あるいは、第１領域と第２領域は、平面視したときにゲート電極の奥行方向に対して非直交方向に交互に形成されている。よって、トレンチを形成する際のマスクずれが生じた場合等でも、オン抵抗が増加しにくい。
（２）本発明に係る半導体装置は、ゲート電極と第１領域の間に形成された第３領域を有する。よって、上記したようにオン抵抗をより低減できる。
（３）本発明に係る半導体装置では、第１導電型の第１領域は第１導電型のボディ領域に接している。よって、第１領域がフローティングの電位状態となることを回避できる。このため、耐圧特性を安定化できる。
（４）本発明に係る半導体装置では、第１領域はボディ領域に接している。よって、第１領域とボディ領域間の電流経路を短くできる。このため、半導体装置内の寄生トランジスタをオンさせにくくすることができる。
【００１５】
第１領域と第２領域は、平面視したときにゲート電極の奥行方向に対してほぼ直交方向に伸びていることが好ましい。第１領域と第２領域は、平面視したときにゲート電極の奥行方向に対してほぼ平行方向に交互に形成されていることが好ましい。
【００１６】
第１領域は、ゲート電極の下方に位置する領域を有し、第３領域は、ゲート電極の底面と第１領域の頂面の間に形成された領域を有することが好ましい。また、第３領域は、ゲート電極の側面と第１領域の間に形成された領域を有することが好ましい。
これによると、オン抵抗をより有効に低減できる。
【００１７】
第３領域の不純物濃度は、第１領域及び／又は第２領域の不純物濃度よりも高いことが好ましい。
これによると、耐圧の低下を抑制しながら、オン抵抗をより低減できる。
【００１８】
半導体部は、第１領域及び／又は第２領域に接する第１導電型のドレイン領域を有することが好ましい。半導体部は、ボディ領域に接する第２導電型のソース領域を有することが好ましい。
第１領域と第２領域は、ボディ領域とドレイン領域の間に形成されていることが好ましい。第１領域と第２領域は、ほぼ同じ方向にストライプ状に伸びていることが好ましい。第１領域はオフ状態で実質的に完全空乏化することが好ましい。第２領域はオン状態で電流が流れ、オフ状態で実質的に完全空乏化することが好ましい。
【００１９】
本発明に係る半導体装置の製造方法は、第１導電型の第１領域と第２導電型の第２領域上の半導体領域の一部を少なくとも除去して、平面視したときに第１領域と第２領域が伸びる方向に対して非平行方向に伸び、かつ、第１領域と第２領域が露出する深さまで達するトレンチを形成する工程と、トレンチの底面に隣接する第１領域に第２導電型不純物を添加する工程を有する。この製造方法は、第２導電型不純物を活性化する工程をさらに有することが好ましい。
上記トレンチ形成工程に代えて、第１導電型の第１領域と第２導電型の第２領域上の半導体領域の一部を少なくとも除去して、平面視したときに第１領域と第２領域が交互に形成された方向に対して非直交方向に伸び、かつ、第１領域と第２領域が露出する深さまで達するトレンチを形成する工程を採用してもよい。
この製造方法によると、第１領域と第２領域上に半導体領域が存在する場合でも、第１領域に第２導電型不純物を効率的な方法で添加できる。
【００２０】
トレンチを形成する工程では、半導体領域のうちトレンチを形成しない領域上をマスクで覆い、マスクで覆っていない領域を除去してトレンチを形成し、第２導電型不純物を添加する工程では、半導体領域を前記マスクで覆ったままの状態で第２導電型不純物を添加することが好ましい。
これによると、第２導電型不純物を添加するために、新たにマスクを追加しなくてもよい。よって、製造工程を簡単化できる。
【００２１】
トレンチの側面に隣合う半導体領域への第２導電型不純物の侵入を抑制するマスクでトレンチの側面を覆う工程を有することが好ましい。
これによると、トレンチの側面に隣合う半導体領域に第２導電型不純物が侵入することで生じるゲートしきい値電圧の変動等を抑制できる。
【００２２】
また、他の半導体装置の製造方法は、第１導電型の第１領域と第２導電型の第２領域上に、第１領域を含む所定領域上が開口したマスクを配置する工程と、前記所定領域に第２導電型不純物を添加する工程と、第１領域と第２領域上に半導体領域を形成する工程と、少なくとも半導体領域の一部を除去して、第１領域と第２領域が伸びる方向に対して非平行方向に伸び、かつ、第２導電型不純物を添加した領域が露出する深さまで達するトレンチを形成する工程を有する。
上記トレンチ形成工程に代えて、少なくとも半導体領域の一部を除去して、平面視したときに第１領域と第２領域が交互に形成された方向に対して非直交方向に伸び、かつ、第２導電型不純物を添加した領域が露出する深さまで達するトレンチを形成する工程を採用してもよい。
【００２３】
【発明の実施の形態】本発明の実施例の半導体装置について説明する前に、図１に示す従来の半導体装置について行ったシミュレーションの内容と結果を説明する。
図７は、従来の半導体装置としてシミュレーションを行った構造の斜視図を示す。シミュレーションは、スーパージャンクション構造部２３の繰返しの最小単位（ハーフセル）で行った。基板２２はｎ＋型シリコン基板を用いた。ｐ型コラム領域２４及びｎ型コラム領域２６の幅は２μｍとした。ｐ型コラム領域２４の奥行方向の長さは１．５μｍ、不純物濃度は１×１０１６ｃｍ−３とした。ｎ型コラム領域２６の奥行方向の長さは０．５μｍ、不純物濃度は３×１０１６ｃｍ−３とした。スーパージャンクション構造部２３の深さは、耐圧２００Ｖを想定して１２μｍとした。ｐ型ボディ領域３０は１×１０１７ｃｍ−３の表面濃度を持ち、２μｍの深さまでガウス分布を持つようにした。ｎ型ソース領域３２とｐ＋型ボディコンタクト領域３０ａの厚さは共に０．５μｍ、不純物濃度は共に１×１０１９ｃｍ−３とした。ゲート電極３６の幅は０．３μｍ、深さは２．５μｍとした。ゲート絶縁膜３４の厚さは０．１μｍとした。
【００２４】
図８（Ａ）は図７のＡ−Ａ断面図、即ちｎ型コラム領域２６のオン時の電流分布を示す。図８（Ｂ）は図７のＢ−Ｂ断面図、即ちｐ型コラム領域２４のオン時の電流分布を示す。図８（Ｃ）は図７のＣ−Ｃ断面図、即ちｐ型コラム領域２４のオン時の電流分布を示す。図９（Ａ）〜（Ｃ）はそれぞれ、図８（Ａ）〜（Ｃ）のゲート電極３６付近の拡大図である。
この時のバイアス条件は、ソース電圧（ＶＳ）＝０Ｖ、ドレイン電圧（ＶＤ）＝０．１Ｖ、ゲート電圧（ＶＧ）＝１５Ｖとした。
【００２５】
図８と図９において、色が濃くなっている箇所が電流の流れている箇所である。色が濃くなるにつれて（黒色に近づくにつれて）、電流密度が高くなっている。但し、ゲート絶縁膜３４の部分は除く。
図８（Ａ）から、ｎ＋型ドレイン領域２２を流れ出た電流は、ｎ型コラム領域２６を通り、さらに、ゲート電極３６に隣合うｐ型ボディ領域３０に形成されたチャネルを経由して、ｎ＋型ソース領域３２へ流れていることがわかる。
図８（Ｂ）（Ｃ）と図９（Ｂ）（Ｃ）から、ｎ型コラム領域２６を流れる電流は、ｎ型コラム領域２６の直上のｐ型ボディ領域（但し、ゲート電極３６の側面に隣接した領域）３０だけでなく、ｐ型コラム領域２４の直上のｐ型ボディ領域のゲート電極３６の側面に隣接した領域３０にも流れていることがわかる。この結果から、ｐ型コラム領域２４とｎ型コラム領域２６がゲート電極３６の奥行方向と非平行に（この例では直交して）伸びている構造では、ｐ型ボディ領域３０（ゲート電極３６）の下方のスーパージャンクション構造部２３の導電型に関係なく、ｐ型ボディ領域３０のゲート電極３６の側面に隣接した領域にチャネルが形成され、電流が流れていることがわかる。
また、図９（Ｂ）（Ｃ）から明らかなように、ゲート電極３６の底面に隣接するｐ型コラム領域２４の上部（頂部）にも反転層が形成され、電流が流れていることがわかる。
しかし、ｎ型コラム領域２６を流れる電流の密度と、ゲート電極３６の底面に隣接するｐ型コラム領域２４の反転層を流れる電流の密度を比較すると、ｐ型コラム領域２４の反転層の方が電流の密度が少ないことがわかる。これが、オン抵抗の増加の要因となっていることがわかる。
【００２６】
図１０は、図７に示す構造のオン時のゲート電圧（ＶＧ）−ドレイン電流（ＩＤ）特性を示す。このときのバイアス条件は、ソース電圧（ＶＳ）＝０Ｖ、ドレイン電圧（ＶＤ）＝０．１Ｖである。図１０に示す特性から、ゲート電圧（ＶＧ）＝１５Ｖのときの規格化オン抵抗（Specific On resistance:Ｒon）を求めると、０．１６Ω・ｍｍ２であった。なお、耐圧は２２５Ｖであった。
【００２７】
図１１は、本発明の第１実施例の半導体装置の斜視図を示す。本実施例で説明する半導体装置は、トレンチゲート構造を有するパワーＭＯＳＦＥＴである。この半導体装置は、半導体部２１を備えている。半導体部２１は、ｎ＋型ドレイン領域２２と、ドリフト領域と、ｐ型ボディ領域３０と、ｎ＋型ソース領域３２を有する。ドリフト領域は、スーパージャンクション構造部２３と、ｎ型領域（第３領域の一例）２８を有する。スーパージャンクション構造部２３は、ｐ型コラム領域（第１領域の一例）２４とｎ型コラム領域（第２領域の一例）２６を有する。半導体部２１には、トレンチ３３が形成されている。このトレンチ３３の壁面（底面と側面）に沿って、ゲート絶縁膜３４が形成されている。トレンチ３３内には、ゲート電極３６が形成されている。ゲート電極３６はゲート端子に接続されている。なお、トレンチ３３の形状は、Ｕ型でもよいし、Ｖ型でもよいし、その他の形状であってもよい。
【００２８】
スーパージャンクション構造部２３のｐ型コラム領域２４とｎ型コラム領域２６は、ｎ＋型ドレイン領域２２とｐ型ボディ領域３０の間に位置している。ｐ型コラム領域２４とｎ型コラム領域２６は、ｎ＋型ドレイン領域２２に接している。ｐ型コラム領域２４とｎ型コラム領域２６は、ｐ型ボディ領域３０に接している。ｐ型コラム領域２４とｎ型コラム領域２６は、平面視したときにゲート電極３６の奥行方向（長手方向ともいえる）に対して非平行方向（この例では直交方向）に伸びている。ｐ型コラム領域２４とｎ型コラム領域２６は、同じ方向にストライプ状に伸びている。別の表現をすると、ｐ型コラム領域２４とｎ型コラム領域２６は、平面視したときにゲート電極３６の奥行方向に対して非直交方向（この例では平行方向）に交互に繰返し形成されている。
【００２９】
ｐ型コラム領域２４とｎ型コラム領域２６は接している。ｐ型コラム領域２４とｎ型コラム領域２６は、ゲート電極３６の下方に位置する領域を有する。ｐ型コラム領域２４とｎ型コラム領域２６は、ゲート電極３６の下方において、ゲート電極３６の奥行方向に平行な方向に交互に繰返し形成された領域を有する。ｐ型コラム領域２４はオフ状態で実質的に完全空乏化する。ｎ型コラム領域２６はオン状態でドリフト電流が流れ、オフ状態で実質的に完全空乏化する。
なお、ｐ型コラム領域２４とｎ型コラム領域２６は、接していなくてもよい。例えばｐ型コラム領域２４とｎ型コラム領域２６の間に絶縁層が介在していてもよい。
【００３０】
ｎ型領域２８は、ゲート電極３６とｐ型コラム領域２４の間に形成されている。この例では、ｎ型領域２８は、ゲート電極３６の底面とｐ型コラム領域２４の頂面の間に形成されている。
ｎ型領域２８の不純物濃度は、ｐ型コラム領域２４の不純物濃度よりも高く設定することが好ましい。ｎ型領域２８の不純物濃度は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であることが好ましい。ｎ型領域２８の厚さは、チャネルの厚さ以上に設定することが好ましい。ｎ型領域２８の厚さは、０．１μｍ〜０．５μｍであることが好ましい。
ｎ型領域２８の不純物濃度は、ｐ型コラム領域２４及び／又はｎ型コラム領域２６の不純物濃度よりも高く設定すると、オン抵抗を効果的に低減できる。
【００３１】
ｐ型ボディ領域３０は、ｎ＋型ソース領域３２に接している。ｐ型ボディ領域３０は、ゲート電極３６にゲート絶縁膜３４を介して隣合う領域を有する。この領域は、ｎ＋型ソース領域３２とスーパージャンクション構造部２３の間に形成されている。この領域にはチャネルが形成される。
ｎ＋型ドレイン領域２２の底面には、ドレイン電極２０が接続されている。ドレイン電極２０はドレイン端子に接続されている。ｎ＋型ソース領域３２とｐ型ボディ領域３０（ボディコンタクト領域３０ａ）には、ソース電極（図示省略）が接続されている。ソース電極は、ソース端子に接続されている。
【００３２】
次に、第１実施例の半導体装置の動作を説明する。ｎ＋型ドレイン領域２２に正電圧を印加し、ｎ＋型ソース領域３２とｐ型ボディ領域３０（ｐ＋型ボディコンタクト領域）を接地する。この状態で、ゲート電極３６に正電圧を印加する。すると、半導体装置がオンし、ｎ＋型ドレイン領域２２からｎ＋型ソース領域３２に電流が流れる。より具体的には、ｐ型ボディ領域３０中の電子はゲート電極３６に隣接する領域に集まり、ｎ型チャネルが形成される。これにより、ｎ＋型ソース領域３２から供給される電子は、ｐ型ボディ領域３０のｎ型チャネル、ゲート電極３６の側面に隣接するｎ型コラム領域２６、ｎ型領域２８、ｎ型コラム領域２６の順に流れ、ｎ＋型ドレイン領域２２に達する。但し、ｎ＋型ソース領域３２から供給される電子の中には、ｐ型ボディ領域３０のｎ型チャネル、ゲート電極３６の側面に隣接するｐ型コラム領域２４に形成された反転層、ｎ型領域２８、ｎ型コラム領域２６の順に流れ、ｎ＋型ドレイン領域２２に達するものもある。
【００３３】
このように、第１実施例の半導体装置では、ｐ型ボディ領域３０のｎ型チャネルを流れ出た電子は、ｎ型領域２８を経由して、ｎ＋型ドレイン領域２２に達する。従来のようにｎ型領域２８がない構造では、このｎ型領域２８が位置する領域にもｐ型コラム領域２４の上部（頂部）が形成されている（図１参照）。図１の構造では、オン時にはこのｐ型コラム領域２４の上部（頂部）に反転層が形成される。この反転層は高抵抗であるため、オン抵抗を増加させる要因となる。
これに対し、第１実施例の半導体装置では、高抵抗の反転層の代わりに上記のように予めｎ型領域２８を設けている。従って、同じにゲートバイアスの場合、オン時にｐ型コラム領域２４を流れる電流を増加させることができる。よって、このようなｎ型領域２８が設けられていない場合に比べて、オン抵抗を低減できる。
【００３４】
一方、ｎ＋型ソース領域３２とｎ＋型ドレイン領域２２間の耐圧測定時には、ゲート電極３６とｎ＋型ソース領域３２の電位を０Ｖにする。また、ｎ＋型ドレイン領域２２の電位を０Ｖから徐々に上昇させる。すると、（１）ｐ型コラム領域２４とｎ型コラム領域２６のｐｎ接合部、（２）ｐ型コラム領域２４とｎ型領域２８のｐｎ接合部、及び（３）ｐ型ボディ領域３０とｎ型コラム領域２６のｐｎ接合部から、各領域２４，２６，２８，３０に空乏層が広がる。但し、ｎ型領域２８の不純物濃度が高い場合は、ｎ型領域２８には空乏層が広がりにくい。所望の耐圧時には、ｐ型コラム領域２４とｎ型コラム領域２６が実質的に完全空乏化される。即ち、ドリフト領域が実質的に完全空乏化することによって高耐圧が確保される。
【００３５】
また、先に述べたように、ｐ型コラム領域２４はｐ型ボディ領域３０に接している。ｐ型ボディ領域３０（ｐ＋型ボディコンタクト領域）は、ソース電極に接続されている。よって、ｐ型コラム領域２４はフローティングの電位状態とならない。このため、耐圧特性を安定化できる。
【００３６】
また、ｐ型コラム領域２４はｐ型ボディ領域３０に接しているので、ｐ型ボディ領域３０とｐ型コラム領域２４間の電流経路を短くできる。よって、ｎ＋型ソース領域３２とｐ型ボディ領域３０とｎ＋型ドレイン領域２２で形成されるｎｐｎ構造の寄生トランジスタのベース抵抗を低くできる。このため、この寄生トランジスタをオンさせにくくすることができる。
【００３７】
また、ｐ型コラム領域２４とｎ型コラム領域２６は、平面視したときにゲート電極３６の奥行方向に対して直交方向に伸びている。別の表現をすると、ｐ型コラム領域２４とｎ型コラム領域２６は、平面視したときにゲート電極３６の奥行方向に対して平行方向に交互に繰返し形成されている。よって、トレンチ３３を形成する際のマスクずれが生じた場合でも、オン抵抗が増加しにくい。
【００３８】
図１２は、本発明の第２実施例の半導体装置の斜視図を示す。この半導体装置は、ｎ型領域３８が、ゲート電極３６の底面とｐ型コラム領域２４の頂面の間のみならず、ゲート電極３６の側面とｐ型コラム領域２４の側面の間にも形成されている。上記の点で第１実施例の半導体装置と異なる。
【００３９】
第２実施例の半導体装置では、ゲート電極３６の側面に隣接する領域にもｎ型領域３８が形成されている。第１実施例では、このゲート電極３６の側面に隣接する領域にもｐ型コラム領域２４が形成されており、オン時にはこのｐ型コラム領域２４に反転層が形成され、電流が流れる。よって、第２実施例のようにゲート電極３６の側面に隣接する領域にもｐ型コラム領域２４に代えてｎ型領域２８を形成することで、よりオン抵抗を低減できる。
【００４０】
図１３は、本発明の実施例としてシミュレーションを行った構造の斜視図を示す。図１３に示す構造は、図７に示す構造において、ゲート電極３６の底面とｐ型コラム領域２４の頂面の間にｎ型領域２８を介在させた構造である。このｎ型領域２８の厚さは０．５μｍ、不純物濃度は１×１０１７ｃｍ−３である。その他のデバイスパラメータは、図７に示す構造と同様である。
【００４１】
図１４は、図１３に示す半導体装置のオン時の電流分布を示す。図１４に示すように、ｎ＋型ドレイン領域２２から、ｎ型コラム領域２６、ｎ型領域２８、ｐ型ボディ領域３０のチャネルを経て、ｎ＋型ソース領域３２へ電流が流れていることがわかる。
【００４２】
図１５は、図１３に示す半導体装置のオン時のゲート電圧（ＶＧ）−ドレイン電流（ＩＤ）特性を示す。バイアス条件は、図１０の場合と同様である。図１５に示す特性から求めた規格化オン抵抗（Ｒon）は０．１５Ω・ｍｍ２であった。図７に示す構造のオン抵抗（０．１６Ω・ｍｍ２）と比較すると、約６％オン抵抗が減少していることがわかる。これにより、図１３に示す構造が有効であることがわかる。
【００４３】
図７と図１３に示す構造において、スーパージャンクション構造部２３の深さは１２μｍである。これは先に述べたように耐圧２００Ｖを想定した設定した値である。耐圧はスーパージャンクション構造部２３の深さで決まる。今回対象とした半導体装置のサイズの場合、オン抵抗のうちドリフト抵抗（ドリフト領域としてのｎ型コラム領域２６の抵抗成分）は約８５％を占める。図１３に示す構造のゲート電極３６とｐ型コラム領域２４の間に設けたｎ型領域２８は、ドリフト抵抗の低減には基本的に寄与しない。このｎ型領域２８は、ドリフト抵抗以外の抵抗成分（ｐ型コラム領域２４の抵抗成分）を減少させる効果がある。
【００４４】
耐圧が低い構造では、スーパージャンクション構造部２３の深さは浅くなる。この結果、オン抵抗のうちドリフト抵抗の占める割合が減少する。換言すると、オン抵抗のうちドリフト抵抗以外の抵抗成分の占める割合が増加する。上記したように、ｎ型領域２８を設けると、このドリフト抵抗以外の抵抗成分を減少させることができる。よって、耐圧が低い構造（スーパージャンクション構造部２３の深さが浅い構造）では、ｎ型領域２８を設けることによるオン抵抗の低減効果がより顕著になる。
【００４５】
また、図１３に示す構造の耐圧は２２１Ｖであり、図１０に示す構造（耐圧２２５Ｖ）とほぼ同様の耐圧値が得られた。
【００４６】
図１６〜図１８は、本発明の実施例の半導体装置の第１製造方法の説明図を示す。図１６に示すように、ｎ＋型の半導体基板２２上に、ｐ型コラム領域２４とｎ型コラム領域２６が交互に繰返された構造（スーパージャンクション構造部）を形成する。スーパージャンクション構造部の形成方法としては種々の方法がある。例えば、斜めイオン注入法（例えばISPSD2000，p.77-80）、マルチエピタキシャル法（例えばIEDM98，p683-685）、埋込みエピタキシャル法（例えばISPSD2001，p.363-366）によって形成することができる。次に、ｐ型コラム領域２４とｎ型コラム領域２６上にｐ型半導体領域３０をエピタキシャル成長させる。
【００４７】
次に、上記のように形成されたｐ型半導体領域３０を貫通するトレンチ３３を形成する。具体的には、ｐ型半導体領域３０上にマスク４２をＣＶＤ（ChemicalVapor Deposition）法によって形成する。本実施例ではマスク材として、アンドープド・シリケート・ガラス（Undoped Silicate Glass：以下では「ＵＳＧ」という）を用いている。なお、マスク４２とｐ型半導体領域３０の間には、酸化膜４０を形成している。また、トレンチフォト工程とマスクエッチングにより、ｐ型コラム領域２４とｎ型コラム領域２６が伸びる方向に対して直交する方向に伸びるｐ型半導体領域３０をマスク４２から露出させる。
次に、露出しているｐ型半導体領域３０等をＲＩＥ等のドライエッチング（異方性エッチング）で所定深さまで除去する。この例では、この所定深さは、ｐ型の半導体領域３０を貫通して、ｐ型コラム領域２４とｎ型コラム領域２６の上部（頂部）に達するまでの深さである。これにより、トレンチ３３が形成される。
【００４８】
次に、図１７に示すように、トレンチ３３の底面に隣接するｐ型コラム領域２４とｎ型コラム領域２６に、所定深さまでｎ型不純物（ドーパント）をイオン注入する。このイオン注入は、ｐ型半導体領域３０上をマスク４２で覆ったままの状態で行う。符号３８の領域がｎ型不純物がイオン注入された領域である。このｎ型不純物の注入は、トレンチ３３の底面に垂直な方向に行う。
【００４９】
次に、図１８に示すように、熱酸化法やＣＶＤ法等によってトレンチ３３の壁面に沿ってゲート絶縁膜３４を形成する。次に、ＣＶＤ法等によってトレンチ３３内に電極材料（ポリシリコン等）３６を積層する。次に、ｐ型半導体領域３０の上部のうち、トレンチ３３の側面に近い側の領域にｎ型不純物をイオン注入する。この領域は、ｎ＋型ソース領域３２となる。また、ｐ型半導体領域３０の上部のうち、ｎ型不純物をイオン注入した領域に隣合う領域にｐ型不純物をイオン注入する。この領域は、ｐ＋型ボディコンタクト領域３０ａとなる。
【００５０】
次に、熱処理工程（アニール工程）を行う。これにより、イオン注入された不純物が活性化される。また、トレンチ３３の底面に隣接する領域にイオン注入したｎ型不純物３８が広がる。そして、このｎ型領域３８は、図１８に示すように、トレンチ３３の底面部を覆うような形状（即ち、図１２に示す第２実施例のｎ型領域３８の形状）となる。
以上のような製造工程を経て、本発明の実施例の半導体装置が製造される。
【００５１】
この製造方法では、図１６に示すトレンチ３３が形成される前の状態の半導体層を加工する。即ち、ｐ型コラム領域２４とｎ型コラム領域２６上にｐ型半導体領域３０をエピタキシャル成長させた状態の半導体層を加工する。
このように、ｐ型コラム領域２４とｎ型コラム領域２６上に半導体領域３０が形成された半導体層を加工する場合でも、この製造方法によると、ｐ型コラム領域２４とｎ型コラム領域２６の上部（頂部）に効率的な方法でｎ型領域３８を形成できる。また、この製造方法によると、ｎ型領域３８を形成する際には、トレンチ３３の形成の際のマスク４２（図１６，図１７参照）を利用できる。よって、新たにマスクを追加しなくてもよい。このため、製造工程を簡単化できる。
【００５２】
図１９と図２０は、本発明の実施例の半導体装置の第２製造方法の説明図を示す。第１製造方法と同様にしてトレンチ３３等を形成した後、図１９に示すように、熱酸化法やＣＶＤ法等によってトレンチ３３の壁面（側面と底面）に沿って酸化膜４４を形成する。次に、その酸化膜４４を覆うようにＣＶＤ法等によって窒化膜４６を形成する。次に、トレンチ３３の底面部に位置する酸化膜４４と窒化膜４６をＲＩＥ（Reactive Ion Etching）法等でエッチングして除去する。この結果、トレンチ３３の側面部のみに酸化膜４４と窒化膜４６が形成された状態となる。次に、図２０に示すように、第１製造方法の場合と同様にして、ｎ型不純物をイオン注入してｎ型領域３８を形成する。次に、トレンチ３３の側面部の酸化膜４４と窒化膜４６を除去する。次に、第１製造方法の場合と同様に、ゲート絶縁膜の形成等の工程を行う。
【００５３】
ｎ型領域３８を形成するためのｎ型不純物のイオン注入角度がトレンチ３３の底面に垂直な方向からずれて、トレンチ底面に対し斜め方向となる場合がある。この場合、トレンチ３３の側面に隣合うｐ型半導体領域３０が露出した状態であると、その半導体領域３０にｎ型不純物が注入されてしまう場合が生じる。トレンチ３３の側面に隣接するｐ型半導体領域３０にはチャネルが形成される。このチャネルが形成される領域にｎ型不純物が侵入すると、ゲートしきい値電圧の変動等が生じるおそれがある。これに対し、上記製造方法では、トレンチ３３の側面を覆う酸化膜４４と窒化膜４６を形成した後にｎ型不純物のイオン注入を行う。この結果、これらの酸化膜４４と窒化膜４６によって、トレンチ３３の側面に隣合うｐ型半導体領域３０へのｎ型不純物の侵入をほぼ阻止できる。よって、トレンチ３３の側面に隣合う半導体領域３０にｎ型不純物が侵入することで生じるゲートしきい値電圧の変動等を抑制できる。
なお、酸化膜４４と窒化膜４６のどちらか一方のみでトレンチ３３の側面を覆うようにしても、ｎ型不純物の侵入を抑制する効果が得られる。
【００５４】
図２１と図２２は、本発明の実施例の半導体装置の第３製造方法の説明図を示す。図２１に示すように、ｐ型コラム領域２４とｎ型コラム領域２６が交互に繰返された構造（スーパージャンクション構造部）を形成する。次に、ｐ型コラム領域２４とｎ型コラム領域２６上の所定領域にマスク（レジスト）４８を塗布する。次に、トレンチフォト工程とマスクエッチングを行うことで、ｐ型コラム領域２４とｎ型コラム領域２６のうち、これらの領域２４，２６が交互に繰返し形成された方向に伸びる領域をマスク４８から露出させる。次に、この露出した領域から所定深さまでｎ型不純物をイオン注入する。これにより、ｎ型領域３８が形成される。次に、熱処理を行ってｎ型領域３８のｎ型不純物を活性化させる。次に、図２２に示すように、ｐ型コラム領域２４とｎ型コラム領域２６上にｐ型半導体領域３０をエピタキシャル成長させる。次に、第１製造方法と同様にして、トレンチ３３の形成等の工程を経て、本発明の実施例の半導体装置を製造する。
【００５５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】従来の第１の半導体装置の斜視図を示す。
【図２】従来の第２の半導体装置の斜視図を示す。
【図３】第２態様においてトレンチを形成する際のマスクずれが生じなかった場合の説明図を示す。
【図４】第２態様においてトレンチを形成する際のマスクずれが生じた場合の説明図を示す。
【図５】従来の第３の半導体装置の斜視図を示す。
【図６】従来の第４の半導体装置の斜視図を示す。
【図７】従来の第１の半導体装置としてシミュレーションを行った構造の斜視図を示す。
【図８】（Ａ）は図７のＡ−Ａ線断面図のオン時の電流分布を示す。（Ｂ）は図７のＢ−Ｂ線断面図のオン時の電流分布を示す。（Ｃ）は図７のＣ−Ｃ線断面図のオン時の電流分布を示す。
【図９】（Ａ）は図７のＡ−Ａ線断面図の部分拡大図のオン時の電流分布を示す。（Ｂ）は図７のＢ−Ｂ線断面図の部分拡大図のオン時の電流分布を示す。（Ｃ）は図７のＣ−Ｃ線断面図の部分拡大図のオン時の電流分布を示す。
【図１０】図７に示す半導体装置のオン時のゲート電圧（ＶＧ）−ドレイン電流（ＩＤ）特性を示す。
【図１１】本発明の第１実施例の半導体装置の斜視図を示す。
【図１２】本発明の第２実施例の半導体装置の斜視図を示す。
【図１３】本発明の実施例としてシミュレーションを行った構造の斜視図を示す。
【図１４】図１３に示す半導体装置のオン時の電流分布を示す。
【図１５】図１３に示す半導体装置のオン時のゲート電圧（ＶＧ）−ドレイン電流（ＩＤ）特性を示す。
【図１６】本発明の実施例の半導体装置の第１製造方法の説明図を示す（１）。
【図１７】本発明の実施例の半導体装置の第１製造方法の説明図を示す（２）。
【図１８】本発明の実施例の半導体装置の第１製造方法の説明図を示す（３）。
【図１９】本発明の実施例の半導体装置の第２製造方法の説明図を示す（１）。
【図２０】本発明の実施例の半導体装置の第２製造方法の説明図を示す（２）。
【図２１】本発明の実施例の半導体装置の第３製造方法の説明図を示す（１）。
【図２２】本発明の実施例の半導体装置の第３製造方法の説明図を示す（２）。
【符号の説明】
２０：ドレイン電極
２１：半導体部
２２：ｎ＋型ドレイン領域
２３：スーパージャンクション構造部
２４：ｐ型コラム領域（第１領域の一例）
２６：ｎ型コラム領域（第２領域の一例）
２８：ｎ型領域（第３領域の一例）
３０：ｐ型ボディ領域
３２：ｎ＋型ソース領域
３４：ゲート絶縁膜
３６：ゲート電極
【図１】
2004200441.tif 000003
【図２】
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【図３】
2004200441.tif 000005
【図４】
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【図５】
2004200441.tif 000007
【図６】
2004200441.tif 000008
【図７】
2004200441.tif 000009
【図８】
2004200441.tif 000010
【図９】
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【図１０】
2004200441.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004200441.tif 000018
【図１７】
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【図１８】
2004200441.tif 000020
【図１９】
2004200441.tif 000021
【図２０】
2004200441.tif 000022
【図２１】
2004200441.tif 000023
【図２２】
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