(57)【要約】      （修正有）【課題】本発明は特に高いサンプリングレートをより少ない乗算器等を使用して実現するサンプリングレート変換装置を提供するものである。【解決手段】サンプリングレート変換装置は、デジタルスイッチ１０（１０ａ、及び１０ｂ）、サブフィルタｈ０、ｈ１、間引きスイッチ１２、状態バッファメモリ１５、１６、及び出力バッファメモリ１７で構成され、デジタルスイッチ１０（１０ａ、及び１０ｂ）をクロックサイクルに同期して切替え、入力信号をサブフィルタｈ０、ｈ１に交互に入力する。サブフィルタｈ０、ｈ１では乗算結果を状態バッファメモリ１５、１６に各々記憶し、サブフィルタでは演算結果を状態バッファメモリに記憶し、サブフィルタｈ０、ｈ１の演算出力を出力バッファメモリ１７に記憶し、且つ状態バッファメモリ１５、１６等のメモリアドレスを指定する事で、間引きスイッチ１２を介しサンプリングレート変換出力を得る事ができる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
入力信号をタップ係数に従って乗算する乗算器と、該乗算結果を加算する加算器とを有する第１、第２のサブフィルタと、
該第１のサブフィルタの乗算結果を記憶する第１のバッファメモリと、
該第２のサブフィルタの乗算結果を記憶する第２のバッファメモリと、
入力信号が供給され、該入力信号を切換え、前記第１、第２のサブフィルタに交互に前記入力信号を供給する入力切換手段と、
前記第１、第２のサブフィルタの乗算結果を加算し、指定された間引き率に従って演算結果を間引き処理する間引き手段と、
を備えることを特徴とするサンプリングレート変換装置。
【請求項２】
前記第１、第２のサブフィルタの乗算結果を記憶する出力バッファメモリを有し、該出力バッファメモリに記憶される演算結果は、前記入力切換手段の切換処理に従って交互に前記第１、第２のサブフィルタに出力されることを特徴とする請求項１記載のサンプリングレート変換装置。
【請求項３】
前記間引き手段は、前記入力信号に対して２のべき乗対１の割合で間引き処理を行うことを特徴とする請求項１、又は２記載のサンプリングレート変換装置。
【請求項４】
前記第１、第２のバッファメモリは複数の記憶エリアを有し、アドレス生成手段によって生成されたアドレスに基づいて前記乗算結果がバッファメモリに書き込まれ、該バッファメモリに書き込まれた乗算結果はアドレス指定によって読み出されることを特徴とする請求項１、２、又は３記載のサンプリングレート変換装置。
【請求項５】
前記アドレス生成手段によって生成されるアドレスは、第１乃至第４のアドレスであり、該第１のアドレスによって前記第１のバッファメモリのアドレスが指定され、前記第１のサブフィルタの乗算器による乗算結果が記憶され、前記第２のアドレスの指定によって前記第１のバッファメモリから前記乗算結果が読み出され、前の乗算器の乗算結果と加算され、前記第１のバッファメモリの第３のアドレスに記録されると共に、前記出力バッファメモリに出力されることを特徴とする請求項４記載のサンプリングレート変換装置。
【請求項６】
前記アドレス生成手段によって生成されるアドレスは、第１乃至第４のアドレスであり、該第３のアドレスによって前記第２のバッファメモリのアドレスが指定され、前記第２のサブフィルタの乗算器による乗算結果が記憶され、該乗算結果は第２のアドレスの指定によって前記第２のバッファメモリから読み出されることを特徴とする請求項４記載のサンプリングレート変換装置。
【請求項７】
前記出力バッファメモリへの演算結果の出力は、奇数タップと偶数タップに分けて行われることを特徴とする請求項１、２、３、４、５、６、又は７記載のサンプリングレート変換装置。
【請求項８】
前記間引き手段による２ｎ対１の間引きサイクルは、ｐを整数として、２ｎ＊ｐ＋２（ｎ−１）−１の式で表されることを特徴とする請求項３記載のサンプリングレート変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はサンプリングデータに対し、サンプリングレートの変換を行うサンプリングレート変換装置に関する。
【０００２】
【従来の技術】
今日、映像信号や音声信号等のアナログ信号を標本化して得られるデジタルデータに対し、サンプリング周波数を変換するサンプリングレート変換回路が使用されている。特許文献１に開示する発明は、記録再生装置にサンプリングレート変換回路を使用する従来例であり、例えば映像信号を間引きフィルタで間引き処理し、サンプリングレートを変換して記録再生装置に記録する発明である。
【０００３】
また、特許文献２には変換レートが小さい場合であっても、折り返し雑音を生じさせることなくサンプリングレートの変換が可能な発明が開示されている。
【０００４】
図８は、従来のサンプリングレートの変換方法を説明する図である。従来のサンプリングレートの変換は、同図に示すように帯域制限フィルタ１と間引き素子２を有し、帯域制限フィルタ１を間引き数Ｍと同数のサブフィルタｈ０〜ｈＭ−１  に分割して構成している。この変換回路に入力する信号は、デジタルスイッチ３によってサブフィルタｈ０〜ｈＭ−１に順次振り分けられ、Ｍ個のサブフィルタを通過したデータは加算器４によって加算され、間引き素子２によって、Ｍサイクルに１回の割合で間引き処理が行われる。
【０００５】
図９は、この場合のサンプリングレートの変換処理を説明するタイムチャートであり、例えば間引き数Ｍが“４”の例である。デジタルスイッチ３はクロック信号に同期して切替わり、各サブフィルタｈ０〜ｈ３はデジタルスイッチ３によって選択された時間だけ駆動し、各サブフィルタｈ０〜ｈ３によってフィルタ処理されたデータは加算され、間引き素子２によって４回サイクルに１回の割合でサンプリングされる。
【０００６】
一般的に、各サブフィルタｈ０〜ｈＭ−１の係数割当ては、帯域制限フィルタ１のタップ数をＮ個とし、タップ係数をａ０〜ａＮ−１とした時、Ｍ個のサブフィルタｈ０〜ｈＭ−１  の係数マッピングは以下の式となる。
【０００７】
サブフィルタｈｉの係数＝ａｉ＋Ｍ＊ｒ
（ｉ＝０，１，・・・，Ｍ−１    ｒ＝０，１，・・・Ｎ−Ｍ＋ｉ）
【０００８】
また、図１０はサブフィルタ（例えば、サブフィルタｈ０）の構成を示し、予め設定されたタップ係数を有する乗算器５、６等と、データを１サイクル遅延させる遅延素子７、８等と、加算器９等で構成されている。ここで、ｎ番目の入力をＸ（ｎ）、出力をＹ（ｎ）とすると、同図に示すサブフィルタの入出力関係は、以下の式になる。尚、他のサブフィルタｈ０〜ｈＭ−１についても同様の計算が行われる。
【０００９】
2004297270.tif 000003
【００１０】
【特許文献１】
特開２００１−１９７４３８号公報
【特許文献２】
特許０２６５３７７５号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、上記サンプリングレートの変換において、高いサンプリングレートが必要な場合、所望の帯域制限特性を得るため急峻な遮断特性のフィルタが必要になる。しかし、急峻な遮断特性はフィルタに多くのタップを必要とし、必然的に乗算器の個数が多くなり、回路規模が大きくなる。このことは、前述の帯域制限フィルタに関わらず、低域フィルタや高域フィルタにおいても同様である。
【００１２】
そこで、本発明は高いサンプリングレートを得ると共に、より小規模な回路構成によってサンプリングレートの変換を行うサンプリングレート変換装置を提供するものである。
【００１３】
【課題を解決するための手段】
上記課題は、請求項１記載の発明によれば、入力信号をタップ係数に従って乗算する乗算器と、該乗算結果を加算する加算器とを有する第１、第２のサブフィルタと、該第１のサブフィルタの乗算結果を記憶する第１のバッファメモリと、該第２のサブフィルタの乗算結果を記憶する第２のバッファメモリと、入力信号が供給され、該入力信号を切換え、前記第１、第２のサブフィルタに交互に前記入力信号を供給する入力切換手段と、前記第１、第２のサブフィルタの乗算結果を加算し、指定された間引き率に従って該加算結果を間引き処理する間引き手段とを備えるサンプリングレート変換装置を提供することによって達成できる。
【００１４】
ここで、上記入力切換手段を介して供給されるデジタル信号は、例えば画像信号や音声信号であるアナログ信号をサンプリングした信号であり、入力切換手段によって当該入力信号は第１、第２のサブフィルタに交互に供給される。また、第１のサブフィルタには、例えばａ０、ａ２、ａ４・・・の偶数タップが設定され、タップ係数に従った乗算処理を行う乗算器が配設され、第２のサブフィルタには、例えばａ１、ａ３、ａ５・・・の奇数タップが設定され、タップ係数に従った乗算処理を行う乗算器が配設されている。
【００１５】
また、第１のバッファメモリは、第１のサブフィルタの乗算結果を記憶し、第２のバッファメモリは、第２のサブフィルタの乗算結果を記憶する。また、入力切換手段は、入力信号を切換え、入力信号を第１、第２のサブフィルタに交互に入力する。
【００１６】
このように構成することにより、間引き手段は上記第１、第２のサブフィルタの乗算結果の加算値を指定された間引き率に従って間引き、所望のサンプリングレートのサンプリングデータに変換する。
【００１７】
請求項２の記載は、前記請求項１記載の発明において、前記第１、第２のサブフィルタの乗算結果を記憶する出力バッファメモリを有し、該出力バッファメモリに記憶された乗算結果は、前記入力切換手段の切換処理に従って前記第１、第２のサブフィルタに供給される構成である。
【００１８】
このように構成することにより、出力バッファメモリに記憶された演算結果は高次の間引き処理に使用される。
【００１９】
請求項３の記載は、前記請求項１、又は２の記載において、前記間引き手段は、例えば前記入力信号に対して２のべき乗対１の割合で間引き処理を行う構成である。
【００２０】
このように構成することにより、間引き率を任意に設定することができ、所望するサンプリングレートで変換を行うことができる。
【００２１】
請求項４の記載は、前記請求項１、２、又は３の記載において、前記第１、第２のバッファメモリは複数の記憶エリアを有し、アドレス生成手段によって生成されたアドレスに基づいて前記乗算結果がバッファメモリに書き込まれ、該バッファメモリに書き込まれた乗算結果はアドレス指定によって読み出される構成である。
【００２２】
ここで、上記と第１、第２のバッファメモリから読み出されたデータは、出力バッファメモリに書き込まれ、高次の間引き処理の際、入力切換手段に転送され、前述の第１のサブフィルタ又は第２のサブフィルタにフィードバックされる。
【００２３】
このように構成することにより、低次間引き処理に使用されたデータは更に高次の間引き処理に使用され、本例のサンプリングレートの変換を小規模な回路で実現することができる。
【００２４】
請求項５の記載は、前記請求項４の記載において、前記アドレス生成手段によって生成されるアドレスは、第１乃至第４のアドレスであり、該第１のアドレスによって前記第１のバッファメモリのアドレスが指定され、前記第１のサブフィルタの乗算器による乗算結果が記憶され、前記第２のアドレスの指定によって前記第１のバッファメモリから前記乗算結果が読み出され、前の乗算器の乗算結果と加算され、前記第１のバッファメモリの第３のアドレスに記録されると共に、前記出力バッファメモリに出力される。
【００２５】
ここで、本例において、上記第１のアドレスは例えばアドレス０であり、第２のアドレスは例えばアドレス１であり、上記第１のサブフィルタにおいて、アドレス０によって第１のバッファメモリのアドレスが指定され、第１のサブフィルタの乗算器による乗算結果がこのアドレス指定に従って記憶される。
【００２６】
また、本例において、上記第３のアドレスは例えばアドレス２であり、乗算器による乗算結果は読み出され、前の乗算器の乗算結果と加算され、前記第１のバッファメモリのアドレス２に記録されると共に、出力バッファメモリのアドレス２に記憶される。
【００２７】
請求項６の記載は、前記請求項４の記載において、前記アドレス生成手段によって生成されるアドレスは、第１乃至第４のアドレスであり、該第３のアドレスによって前記第２のバッファメモリのアドレスが指定され、前記第２のサブフィルタの乗算器による乗算結果が記憶され、該乗算結果は第２のアドレスの指定によって前記第２のバッファメモリから読み出される。
【００２８】
本例においても、上記第３のアドレスは例えばアドレス２であり、第２のアドレスは例えばアドレス１であり、上記アドレス２によって第２のバッファメモリのアドレスが指定され、第２のサブフィルタの乗算器による乗算結果が記憶され、この乗算結果はアドレス１の指定によって第２のバッファメモリから読み出される。
【００２９】
請求項７の記載は、前記請求項１、２、３、４、５、又は６の記載において、前記出力バッファメモリへの演算結果の出力は、例えば奇数タップと偶数タップに分けて行われる構成である。
【００３０】
このように構成することにより、同じデータを第１、第２のサブフィルタにフィードバックすることを回避する。
【００３１】
請求項８の記載は、前記請求項３の記載において、前記間引き手段による２ｎ対１の間引きサイクルは、例えばｐを整数として、２ｎ＊ｐ＋２（ｎ−１）−１の式で表される。
【００３２】
このように一般式でサンプリングレート変換の間引きサイクルを設定することによって、サンプリングレート変換装置のレート設定をより容易に行うことができる。特に、サンプリングレートの変換プログラムを作成する際、プログラムの作成、変更等の作業を短時間で行うことが可能となる。
【００３３】
【発明の実施の形態】
以下、本発明のサンプリングレート変換装置について、図面を参照しながら実施形態を詳述する。
【００３４】
図１は本実施形態のサンプリングレート変換装置の基本構成を説明する図である。同図に示す例は、２ｎ対１のレート比を得る回路構成であり、２のｎ乗までの構成とすることによって、より低い指数のサンプリングレートの変換は間引きスイッチを切り換えることによって実現する。
【００３５】
先ず、同図において（１）は、レート比が２対１の例であり、サブフィルタｈ０とｈ１で構成されている。この場合、サブフィルタｈ０とｈ１にはデジタルスイッチ１０によって選択された入力信号が交互に供給される。サブフィルタｈ０とｈ１に交互に供給されるデータは、設定されたタップ係数に従ってフィルタ処理が施され、加算器１１によって加算処理され、間引きスイッチ（間引き素子）１２によってデータの間引処理が行われる。
【００３６】
上記処理において、例えばサブフィルタｈ０が選択され、サブフィルタｈ０にデータが供給される間、他のサブフィルタｈ１は動作を停止している。本例では動作を停止しているサブフィルタｈ１に別の作業を割り当てる。
【００３７】
図２は上記図１の（１）に示す回路を詳細に示す図であり、デジタルスイッチ１０ａによって入力がサブフィルタｈ０側に接続されている時、他方のサブフィルタｈ１はフィードバックラインに接続されており、間引きスイッチ１２による間引き結果をフィルタ処理する。
【００３８】
上記データ入力とフィルタ処理の関係は、デジタルスイッチ１０（１０ａ、及び１０ｂ）が切替わる毎に反転し、次のサイクルではサブフィルタｈ０側でフィルタ処理を行い、サブフィルタｈ１側でデータの入力処理を行う。尚、上記サンプリングレートの変換回路は、２対１に対応するものであるが、２ｎ対１の場合には同じ回路がｎ個必要になる。
【００３９】
そこで、本例では上記基本構成を維持しつつ高次のサンプリングレート変換に対応すべく、図３に示すようにフィルタ処理したデータを保持するメモリを備える構成とする。すなわち、サブフィルタｈ０には状態バッファメモリ１５を接続し、サブフィルタｈ１には状態バッファメモリ１６を接続する。また、サンプリングレート変換装置の出力には、出力バッファメモリ１７を配設する。
【００４０】
上記状態バッファメモリ１５及び１６は、対応するサブフィルタで行ったフィルタ処理結果である中間演算結果を一次記憶する構成であり、出力バッファメモリ１７は間引き処理の次数に対応する間引き結果を保存する。この場合、状態バッファメモリ１５、１６、及び出力バッファメモリ１７はデータを記憶するが、その処理は以下で説明するアドレス指定による。
【００４１】
図４は本例のアドレス指定方法を説明する図である。このアドレス情報は同図に示すメモリアドレス生成部２０で生成され、メモリアドレス生成部２０は不図示の２つバイナリカウンタの出力に基づいてプログラムによって生成する。
【００４２】
尚、同図に示す２１はタップ係数ａ０、ａ２、ａ４、〜ａＮ−２  を有する乗算器であり、特にタップ係数ａの添字が偶数であり、偶タップで示す。一方、２２はタップ係数ａ１、ａ３、ａ５、〜ａＮ−１  を有する乗算器であり、特にタップ係数ａの添字が奇数であり、奇タップで示す。また、同図に示す２３、２４は遅延素子であり、２５、２６は加算器である。また、同図に示すように、前述の状態バッファメモリ１５は２段で構成され、１５ａ、１５ｂで示す。
【００４３】
状態バッファメモリ１５ａには、サブフィルタｈ０に配設された乗算器２１の出力が供給され、状態バッファメモリ１５ａのアドレス０の指定に従って記憶される。一方、状態バッファメモリ１５ａからのデータの読み出しは、アドレス１の指定に基づいて行われる。
【００４４】
状態バッファメモリ１５ａから読み出されたデータは、遅延素子２３又は加算器２５に出力される。遅延素子２３に転送されたデータは転送が遅延され、次段の状態バッファメモリ１５ｂに送られる。一方、加算器２５に転送されたデータは次段の状態バッファメモリ１５ｂから出力されるデータと加算処理される。尚、上記状態バッファメモリ１５ｂへのデータ入力はアドレス２の指定によって行われ、状態バッファメモリ１５ｂからのデータ出力はアドレス１の指定によって行われる。
【００４５】
また、サブフィルタｈ１についても、乗算器２２の出力は遅延素子２４又は加算器２６に出力され、遅延素子２４に転送されたデータは転送が遅延され、状態バッファメモリ１６に送られる。一方、加算器２６に転送されたデータは状態バッファメモリ１６から出力されるデータと加算処理される。
【００４６】
また、加算器１１はサブフィルタｈ０から出力されるデータとサブフィルタｈ１から出力されるデータを加算し、演算結果のデータを遅延素子を介して出力バッファメモリ１７に供給する。尚、出力バッファメモリ１７への演算結果の書き込みは、出力バッファメモリ１７のアドレス２を指定することによって行う。
【００４７】
間引き手段である間引きスイッチ１２は適切なタイミングでスイッチングを行うことによって、出力バッファメモリ１７に供給される演算結果のデータを間引く。尚、出力バッファメモリ１７に記憶された演算結果は、アドレス３を指定することによって入力側にフィードバックされ、デジタルスイッチ１０（１０ａ、及び１０ｂ）の切替えによってサブフィルタｈ０又はサブフィルタｈ１に供給される。
【００４８】
以上の構成において、以下に本例のサンプリングレート変換装置の処理動作を説明する。
【００４９】
先ず、図４に示す入力には映像信号や音声信号が所定の周期でサンプリングされた入力信号が供給される。この時、前述のデジタルスイッチ１０（１０ａ、及び１０ｂ）が同図に示す位置にあると、入力信号はサブフィルタｈ０の乗算器２１に入力する。乗算器２１のタップ係数は、例えば本例のサブフィルタｈ０、ｈ１で構成される帯域制限フィルタの特性に合わせた係数が設定され、乗算器２１に入力した信号はタップ係数に基づいて乗算される。この乗算結果は状態バッファメモリ１５ａに供給される。この時、状態バッファメモリ１５ａには前述のメモリアドレス生成部２０からアドレス０の指定が行われ、上記乗算結果は状態バッファメモリ１５ａに記憶される。
【００５０】
次に、セレクト信号（ｓｓｅｌ）によってデジタルスイッチ１０（１０ａ、及び１０ｂ）が切替わると、次の入力信号がサブフィルタｈ１側の乗算器２２に入力する。前述と同様、乗算器２２のタップ係数も帯域制限フィルタの特性に合わせた係数に設定されており、乗算器２２に入力した信号はタップ係数に従って乗算され、遅延素子２４又は加算器２６に出力される。また、この間サブフィルタｈ０側では、状態バッファメモリ１５ａのアドレス１が指定され、前述の処理によって記憶された乗算結果が加算器２５に読み出され、この時同時に状態バッファメモリ１５ｂのアドレス１を指定することによって、状態バッファメモリ１５ｂから読み出された前の乗算結果と加算される。
【００５１】
次に、セレクト信号（ｓｓｅｌ）によって再度デジタルスイッチ１０（１０ａ、及び１０ｂ）が切替わると、次の入力信号はサブフィルタｈ０側の乗算器２１に入力する。この時、前述と同様、乗算器２１のタップ係数に従って入力信号が乗算処理され、この乗算結果は状態バッファメモリ１５ａに記憶される。一方、この時加算器１１は加算器２５及び２６から出力されるデータを加算し、遅延素子を介して出力バッファメモリ１７に供給する。
【００５２】
この時、例えば２対１の割合で間引き処理を行う場合、間引きスイッチ１２をオンし、加算結果を間引き処理する。図５に示す２１対１の間引きサイクルはこのタイミングを示す。すなわち、同図に示すクロックサイクルに従ってセレクト信号（ｓｓｅｌ）をデジタルスイッチ１０（１０ａ、及び１０ｂ）に出力し、クロックサイクル「２」において、間引きスイッチ１２をオンし、出力データの間引き処理を行う。
【００５３】
したがって、２１対１のサイクルで間引き処理を行う場合には、前述の処理を繰り返し、更に図５に示すようにクロックサイクル「４」、「６」、「８」、・・・のタイミングで間引きスイッチ１２をオンし、データの間引き処理を行う。
【００５４】
一方、２２対１のサイクルで間引き処理を行う場合には、以下のように処理する。すなわち、図５に示すクロックサイクルに従ってデジタルスイッチ１０（１０ａ、及び１０ｂ）を切替え、入力信号をサブフィルタｈ０とｈ１に交互に供給し、前述の乗算処理、加算処理を繰り返す間、クロックサイクル「１」、「５」、「９」、・・・において間引きスイッチ１２をオンし、４サイクルに１回の割合で出力データを間引く。このように構成することにより、２２対１の間引きサイクルのサンプリングレート変換処理を行うことができる。
【００５５】
次に、２３対１の間引き処理についても同様であり、図５に示すクロックサイクルに従ってデジタルスイッチ１０（１０ａ、及び１０ｂ）を切替え、クロックサイクル「３」、「１１」、「１９」、・・・において間引きスイッチ１２をオンし、８サイクルに１回の割合で出力データを間引く。このように構成することにより、２３対１の間引きサイクルのサンプリングレート変換処理を実現することができる。
【００５６】
以下、同様に処理することによって、２４対１、２５対１等の間引きサイクルのサンプリングレート変換処理を行うことができる。したがって、２ｎ対１の間引きサイクルのサンプリングレート変換処理を行う場合、以下の一般式で示すクロックサイクルで演算結果のサンプリングを行う。
【００５７】
２ｎ＊ｐ＋２（ｎ−１）−１  （ｐは整数）  ・・・  式１
【００５８】
上記計算式を基本形として、メモリアドレス生成部２０はアドレス生成を行い、当該スケジューリングに対応したアドレス０〜アドレス３を状態バッファメモリ１５ａ、１５ｂ、１６、及び出力バッファメモリ１７に出力する。
【００５９】
このように構成することにより、本例のサンプリングレート変換装置を使用して所望のサンプリングレートに変換することができる。
【００６０】
図６は上記処理において、間引き演算結果の読み出しアドレスのスケジューリングを示す図である。尚、同図に示す（ａｄｒ２）は前述の図５に示すスケジューリングと同じである。
【００６１】
ここで、出力バッファメモリ１７に記憶されるデータを読み出す際のアドレス３、即ち低次間引き演算結果の読み出しアドレスであるアドレス３は、次の次数の間引き処理を実行する為に出力される。この為、出力バッファメモリ１７に演算結果が上書きされる前に記憶された演算結果を読み出さなければならない。したがって、出力バッファメモリ１７への演算結果の入力を指示するアドレス２と上記アドレス３の出力タイミングを適切に設定しなければならない。そこで、同図の（ａｄｒ３）で示す、奇タップ側（同図中“ｏ”で示す）と偶タップ側（同図中“ｅ”で示す）へ入力を分けて行う。
【００６２】
例えば、奇タップへの入力位相は乗算器のレイテンシ分だけ前にずらす必要があることが前述の図４から分かる。一方、偶タップへの入力は、その乗算結果を状態バッファメモリによって一時待避できることから間引き出力結果が出力バッファメモリ１７に上書きされない範囲で位相を適切にずらす。すなわち、偶タップ側では乗算結果を状態バッファメモリ１５ｂに待避できるので演算結果が出力バッファメモリ１７に上書きされない範囲で位相をずらす。尚、図６には、その例を示す。
【００６３】
一方、図７は間引き次数がｎの場合、間引きを行う為のアドレス値の位置を上記図６に示すクロックサイクルで定義したものである。図７において、「出力」は前述の式１であり、２ｎ対１の間引きサイクルを示す。また、奇タップ入力は図６に示すスケジューリングの中で、添字“ｏ”で示すものであり、間引き指数ｎの場合、以下に示す一般式となる。
【００６４】
２ｎ＊Ｐ＋２（ｎ−１）−４    （ｐは整数）
【００６５】
したがって、例えば間引き指数が２の場合（２２対１の間引きの場合）、奇タップ入力は４ｐ−２となり、図６に示すように奇タップ入力“２ｏ”のサイクルは「２」、「６」、「１０」、・・・となる。また、間引き指数が３の場合（２３対１の間引きの場合）、奇タップ入力は８ｐとなり、図６に示すように奇タップ入力“３ｏ”のサイクルは「０」、「８」、「１６」、・・・となる。以下、間引き指数が４以上の場合も同図に示す通りである。
【００６６】
また、偶タップ入力も同様であり、間引き指数ｎの場合、図７に示す一般式となる。また、偶タップ入力と奇タップ入力の位相差も間引き指数ｎの場合、図７に示す一般式となる。
【００６７】
以上のようにスケジューリングすることによって、次の次数の間引き実行の際、同じデータを出力バッファメモリ１７にフィードバックすることを回避でき、正確な間引き処理を行うことができる。
【００６８】
以上のように、本実施形態によれば２個のサブフィルタｈ０とｈ１を使用し、乗算結果を状態バッファメモリ１５ａ、１５ｂ、１６に待避させつつ、所望のサンプリングレートの変換処理を行うことができ、サブフィルタの数を減らし、乗算器の数を減らし、小規模な回路でサンプリングレート変換装置を実現することができる。
【００６９】
尚、上記実施形態の説明では、帯域制限フィルタの例で説明したが、帯域制限フィルタに限らず、ハイパスフィルタ、バンドパスフィルタ、ローパスフィルタ等の各種フィルタに使用することができる。さらに、フィルタ回路に限らず、電子回路においてサンプリングレートの変換を必要とする回路に適用することができる。
【００７０】
【発明の効果】
以上説明したように、本発明によればサンプリングレート変換装置を小規模な回路によって実現することができる。
【００７１】
また、乗算器、加算器等の回路数を減らすことができ、装置のコストダウンを図ることもできる。
【図面の簡単な説明】
【図１】本実施形態のサンプリングレート変換回路の機能を説明する図である。
【図２】２対１のサンプリングレート変換回路を説明する図である。
【図３】状態バッファメモリ、及び出力バッファメモリを加えたサンプリングレート変換装置の基本構成を示す図である。
【図４】アドレスの指定方法を説明する図である。
【図５】２ｎ対１の間引きサイクルにおける間引きアドレスの指定方法を説明する図である。
【図６】間引き演算結果の読み出しアドレスのスケジューリングを示す図である。
【図７】間引き次数がｎの場合、間引きを行う為のアドレス値の位置をサイクル番号で定義した図である。
【図８】従来のサンプリングレートの変換方法を説明する図である。
【図９】従来のサンプリングレートの変換処理を説明するタイムチャートである。
【図１０】サブフィルタ（例えば、サブフィルタｈ０）の構成を示を示す図である。
【符号の説明】
１０、１０ａ、１０ｂ  デジタルスイッチ
１１  加算器
１２  間引きスイッチ
１５、１５ａ、１５ｂ、１６  状態バッファメモリ
１７  出力バッファメモリ
２０  メモリアドレス生成部
２１、２２  乗算器
２３、２４  遅延素子
２５、２６  加算器
【図１】
2004297270.tif 000004
【図２】
2004297270.tif 000005
【図３】
2004297270.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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