(57)【要約】【課題】２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへの移動（切り替え）時間を短縮することができるＰＬＬ回路を提供する。【解決手段】電圧制御水晶発振器ＶＣＸＯの発振周波数設定要素の一部に、変調電圧ＭＢと周波数調整電圧Ｖｆｃとを出力するＤ／ＡコンバータＩＣ１と、このＤ／ＡコンバータＩＣ１からの変調電圧ＭＢと周波数調整電圧Ｖｆｃとを入力として受け、増幅された差電圧を発生する演算増幅器３とを設け、演算増幅器３からの変調電圧ＭＢの交流分とＤ／Ａコンバータ１からの周波数調整電圧Ｖｆｃとを重畳して電圧制御水晶発振器ＶＣＸＯへ供給し、チャンネル移動を行なうように構成する。【選択図】      図１
2004180094.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御水晶発振器の発振周波数設定要素の一部に、変調電圧と周波数調整電圧とを出力するＤ／Ａコンバータと、このＤ／Ａコンバータからの変調電圧と周波数調整電圧とを入力として受け増幅された差電圧を発生する演算増幅器とを設け、演算増幅器からの変調電圧の交流分とＤ／Ａコンバータからの周波数調整電圧とを重畳して電圧制御水晶発振器へ供給し、チャンネル移動を行なうように構成したことを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路を無線通信機の２．５ｋＨｚで割り切れる周波数チャンネルと通常の周波数チャンネル間の移動時に使用することを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路に関し、さらに詳細には、電圧制御水晶発振器の発振周波数設定要素の一部であるＤ／Ａコンバータ出力回路の動作遅延時間を無くし、周波数設定データに変更があったときにおける電圧制御水晶発振器の発振周波数の変更に要する時間を早め、チャンネル間移動時間の短縮を図るＰＬＬ回路に関する。
【０００２】
【従来の技術】
近時、無線通信需要の拡大に伴い、許可された周波数範囲内での割り当てられるチャンネル数が足りなくなってきている。現状のチャンネルの周波数は、５ｋＨｚ、６．２５ｋＨｚ、および７．５ｋＨｚで割り切れるものが通常のチャンネル周波数であった。この需要の拡大に対応してチャンネル数を増加するために、２．５ｋＨｚでしか割り切れない周波数も追加された。
【０００３】
この２．５ｋＨｚシフトは、２．５ｋＨｚでしか割り切れない周波数を実現するために、ＰＬＬ回路の基準周波数ｆを２．５ｋＨｚに相当する分だけずらして作る。（例えば、１５０ＭＨｚの場合は、１７ｐｐｍ）
また、ＰＬＬ回路の基準周波数ｆを発生する基準発振器に、電圧制御水晶発振器ＶＣＸＯを使用する。このＰＬＬ回路と電圧制御水晶発振器との関係は、図３に示すブロック図のように構成していた。
【０００４】
従来の無線通信機における２．５ｋＨｚシフトは、図４示すブロック図のような構成で行なっていた。
図４のＤ／Ａコンバータ出力回路は、変調信号がＤ／ＡコンバータＩＣ１の入力ＩＮ１へ入力される。出力ＯＵＴ１から出た図４（ａ）に示す変調電圧ＭＢは、ＤＣカットのコンデンサＣを通り交流分のみとなる。
一方、Ｄ／ＡコンバータＩＣ１の入力ＩＮ２へは、自動電圧調整器（以下、ＡＶＲという。／図示しない）よりＶｃｃ＝５Ｖが入力される。さらに、マイクロコンピュータ２からの周波数設定データＤＴと、Ｖｒｅｆ＝１／２Ｖｃｃとによって、
Ｄ／ＡコンバータＩＣ出力ＯＵＴ２＝（Ｖｉｎ−Ｖｒｅｆ／２５６）×ｎ＋Ｖｒｅｆ    ただし、ｎ＝０〜２５６
の計算式により、２．５Ｖ〜５Ｖの周波数調整電圧Ｖｆｃが得られる。
【０００５】
この周波数調整電圧Ｖｆｃは、演算増幅器３を通じてレベル変換を行なう。例えば、抵抗Ｒ１＝４７０ｋΩ、抵抗Ｒ２＝１００ｋΩの場合、約２．０Ｖ〜４．０Ｖの図４（ｃ）に示す周波数調整電圧Ｖｆｃが得られる。そして、図４（ｂ）の周波数調整電圧Ｖｆｃを電圧制御水晶発振器ＶＣＸＯへ供給することによりＰＬＬ回路の基準周波数ｆをずらして２．５ｋＨｚで割り切れる周波数を実現している。
周波数調整電圧Ｖｆｃ＝Ｒ２／Ｒ１（５Ｖ−Ｄ／ＡコンバータＩＣ出力ＯＵＴ２）＋Ｄ／ＡコンバータＩＣ出力ＯＵＴ２
【０００６】
このように、２．５ｋＨｚで割り切れる周波数チャンネルから通常のチャンネルのように周波数を変えるということは、周波数調整電圧Ｖｆｃを変化させていることになる。したがって、図４（ｂ）に示すように、変調電圧ＭＢの交流分と周波数調整用電圧Ｖｆｃ（直流分）とを重畳したものが、電圧制御水晶発振器ＶＣＸＯへ供給され変調がかかる。
【０００７】
しかし、図４に示すＤ／Ａコンバータ回路では、図５（ｂ）の（イ）で示すように、２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへ移動する時に、コンデンサＣと抵抗Ｒ３とによる時定数によって、図５（ａ）の（ロ）で示すように、周波数調整電圧Ｖｆｃが緩やかに立ち上がる。この結果、２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへの移動速度が遅くなる。
【０００８】
このようなチャンネルの移動に要する時間を短縮する方法としては、Ｄ／Ａコンバータと、制御電圧発振器との間に、サンプリングホールド回路を設けたもの（例えば、特許文献１参照）あるいは、ＰＬＬ回路において、ディザー電圧源を設けて、ディザー電圧源の出力電圧を電圧制御発振器の発振周波数設定要素の一部に設けたバラクタダイオードに重畳するように構成したもの（例えば、特許文献２）があった。
【０００９】
【特許文献１】
特開平９−８３４７２号公報（第２−３頁、第１図）
【特許文献２】
特開平６−３３８７９４号公報（第２−３頁、第１図）
【００１０】
【発明が解決しようとする課題】
図４に示す従来のＤ／Ａコンバータ出力回路においては、図５（ｂ）の（イ）で示すように、２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへ移動する際、上述したように、コンデンサＣと抵抗Ｒ３の時定数で、図５（ａ）の（ロ）で示す如く、周波数調整電圧Ｖｆｃが緩やかに立ち上がる。
【００１１】
この結果、
（１）２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへ移動する速度が遅い。
（２）周波数のずれた状態が長く続く。
（３）受信（通常の周波数チャンネル）から送信（２．５ｋＨｚで割り切れる周波数チャンネル）へ移動する時、あるいは、受信（通常の周波数チャンネル）から受信（２．５ｋＨｚで割り切れる周波数チャンネル）へ移動する時（スキャン時）に、極めて不利となる。
（４）上記の（１）から（３）の状態が原因で、他の無線通信機が受信しにくくなる。
という問題点があった。
【００１２】
さらに、直流をカットするためのコンデンサＣ、および変調電圧ＭＢが出力インピーダンスの低い演算増幅器３に引っ張られないようにするために、抵抗Ｒ３が必要であった。
この結果、
（１）コンデンサＣと抵抗Ｒ３の２個分部品コストが余計にかかる。
（２）この２個の部品を配置するための余分なスペースが必要となる。
という問題点があった。
【００１３】
本発明は、従来の技術の有するこのような問題点に鑑みてなされたものであり、その目的とするところは、電圧制御水晶発振器の発振周波数設定要素の一部であるＤ／Ａコンバータ出力回路のコンデンサＣと抵抗Ｒ３の時定数による動作遅延時間を無くし、２．５ｋＨｚで割り切れる周波数チャンネルと通常の周波数チャンネル間の移動時間を早めることができるＰＬＬ回路を提供しようとするものである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明のＰＬＬ回路は、電圧制御水晶発振器の発振周波数設定要素の一部に、変調電圧と周波数調整電圧とを出力するＤ／Ａコンバータと、このＤ／Ａコンバータからの変調電圧と周波数調整電圧とを入力として受け増幅された差電圧を発生する演算増幅器とを設け、演算増幅器からの変調電圧の交流分とＤ／Ａコンバータからの周波数調整電圧とを重畳して電圧制御水晶発振器へ供給し、チャンネル移動を行なうように構成したことを特徴とする。
【００１５】
また、本発明のＰＬＬ回路は、無線通信機の２．５ｋＨｚで割り切れる周波数チャンネルと通常の周波数チャンネル間の移動時に使用することを特徴とする。
【００１６】
【発明の実施の形態】
本発明の実施の形態を実施例にもとづき図面を参照して説明する。
図１は、本発明に係るＰＬＬ回路における電圧制御水晶発振器ＶＣＸＯの発振周波数設定要素の一部を構成するＤ／Ａコンバータ出力回路のブロック図である。図２は、従来のＰＬＬ回路と本発明のＰＬＬ回路の特性を比較した説明図である。
【００１７】
図１において、Ｄ／ＡコンバータＩＣ１の入力ＩＮ１へ変調信号が入力される。また、このＤ／ＡコンバータＩＣ１の出力ＯＵＴ１から出力される図１（ａ）に示す変調電圧ＭＢは、演算増幅器３へ入力される。一方、Ｄ／ＡコンバータＩＣ１の入力ＩＮ２へは、ＡＶＲ（図示しない）よりＶｃｃ＝５Ｖが入力される。さらに、マイクロコンピュータ２からの周波数設定データＤＴとＶｒｅｆ＝１／２Ｖｃｃとによって、
Ｄ／ＡコンバータＩＣ出力ＯＵＴ２＝（Ｖｉｎ−Ｖｒｅｆ／２５６）×ｎ＋Ｖｒｅｆ    ただし、ｎ＝０〜２５６
の計算式により、２．５Ｖ〜５Ｖの周波数調整電圧Ｖｆｃが得られる。
【００１８】
この周波数調整電圧Ｖｆｃは、演算増幅器３を通じて電圧制御水晶発振器ＶＣＸＯへ供給することにより、ＰＬＬ回路の基準周波数ｆを２．５ｋＨｚずらして、２．５ｋＨｚで割り切れる周波数を実現している。
周波数調整電圧Ｖｆｃ＝Ｒ２／Ｒ１（Ｄ／ＡコンバータＩＣ出力ＯＵＴ２−Ｖｒｅｆ）＋Ｖｒｅｆ
【００１９】
このように、２．５ｋＨｚで割り切れる周波数チャンネルから通常のチャンネルのように周波数を変えるということは、周波数調整電圧Ｖｆｃを変化させていることになる。したがって、図１（ｂ）に示すように、変調電圧ＭＢの交流分と周波数調整電圧Ｖｆｃ（直流分）とを重畳したものが、電圧制御水晶発振器ＶＣＸＯへ供給され変調がかかる。
【００２０】
この時、従来のＰＬＬ回路のＤ／Ａコンバータ出力回路では、図２（ｂ）の（イ）に示すように、２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへ移動する時に、コンデンサＣと抵抗Ｒ３との時定数によって、図２（ａ）の（ロ）で示すようにＶｆｃが緩やかに立ち上がり、２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへ移動する速度が遅く時間を要していた。
【００２１】
一方、この発明によるＰＬＬ回路のＤ／Ａコンバータ出力回路は、コンデンサＣと抵抗Ｒ３が無いため、図２（ｃ）の（ハ）に示すように周波数調整電圧Ｖｆｃが急峻に立ち上がり、２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへの移動時間を早めることができる。
【００２２】
【発明の効果】
本発明は、以上説明したように構成されているので、２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへ移動する時に、コンデンサＣと抵抗Ｒ３が無いため、時定数が発生せず、周波数調整電圧Ｖｆｃが急峻に立ち上がる。
この結果、
（１）２．５ｋＨｚで割り切れる周波数チャンネルから通常の周波数チャンネルへ移動する速度が早くなる。
（２）周波数のずれた状態がほとんどなくなる。
（３）受信（通常の周波数チャンネル）から送信（２．５ｋＨｚで割り切れる周波数チャンネル）へ移動する時、あるいは、受信（通常の周波数チャンネル）から受信（２．５ｋＨｚで割り切れる周波数チャンネル）へ移動する時（スキャン時）に、動作時間が短くなる。
という効果が得られる。
【００２３】
さらに、直流をカットするためのコンデンサＣ、および変調電圧ＭＢが出力インピーダンスの低い演算増幅器３に引っ張られないようにするための抵抗Ｒ３が不必要となる。
この結果、
（１）コンデンサＣと抵抗Ｒ３の２個分部品コストを削減することができる。
（２）この２個の部品を配置するための余分なスペースが不必要となる。
という効果が得られる。
【図面の簡単な説明】
【図１】本発明の係るＰＬＬ回路のおける電圧制御水晶発振器の発振周波数設定要素の一部を構成するＤ／Ａコンバータ出力回路のブロック図である。
【図２】従来のＰＬＬ回路と本発明のＰＬＬ回路との特性を比較した説明図である。
【図３】従来のＰＬＬ回路と電圧制御水晶発振器との関係を示すブロック図である。
【図４】従来のＰＬＬ回路のおける電圧制御水晶発振器の発振周波数設定要素の一部を構成するＤ／Ａコンバータ出力回路のブロック図である。
【図５】従来のＰＬＬ回路の特性を示す説明図である。
【符号の説明】
１    Ｄ／ＡコンバータＩＣ
２    マイクロコンピュータ（ＣＰＵ）
３    演算増幅器
ＶＣＸＯ    電圧制御水晶発振器
ＰＬＬ      ＰＬＬ回路
ＭＢ        変調電圧
Ｖｆｃ      周波数調整電圧
【図１】
2004180094.tif 000003
【図２】
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【図３】
2004180094.tif 000005
【図４】
2004180094.tif 000006
【図５】
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