(57)【要約】【課題】所望の回路特性を得ることができ、かつ静電気放電対策が可能な半導体装置の出力回路を提供する。【解決手段】この半導体装置の出力回路において、出力バッファ回路４は、電源電位ＶＤＤのラインと出力ノードＮ１２との間に直列接続されたＰチャネルＭＯＳトランジスタ２７．１および抵抗素子２９．１を含む。ヒューズ３９．１がブローされていない場合はＰチャネルＭＯＳトランジスタ２７．１を非導通にし、ヒューズ３９．１がブローされている場合はＰチャネルＭＯＳトランジスタ２７．１およびＰチャネルＭＯＳトランジスタ２１のゲートを接続して、出力バッファ回路４の電流駆動能力を調整する。これにより、所望の回路特性が得られる。また、ＰチャネルＭＯＳトランジスタ２７．１のドレインと出力ノードＮ１２との間に抵抗素子２９．１を設けたことによって静電気放電対策が可能となる。【選択図】        図２
2004320231.tif 000002
【特許請求の範囲】
【請求項１】
内部信号を外部に出力する半導体装置の出力回路であって、それぞれ第１および第２の電源電位のラインと出力ノードとの間に接続され、それらの入力電極がともに前記内部信号を受ける第１の導電形式の第１のトランジスタおよび第２の導電形式の第２のトランジスタを含むインバータ、
前記第１の電源電位のラインと前記出力ノードとの間に直列接続された第１の導電形式の第３のトランジスタおよび第１の抵抗素子、および
ヒューズを含み、前記ヒューズがブローされていない場合は前記第３のトランジスタを非導通にし、前記ヒューズがブローされている場合は前記第１および第３のトランジスタの入力電極を接続し、前記出力回路の電流駆動能力を調整する調整回路を備える、半導体装置の出力回路。
【請求項２】
さらに、前記第２の電源電位のラインと前記出力ノードとの間に直列接続された第２の導電形式の第４のトランジスタおよび第２の抵抗素子を備え、
前記調整回路は、さらに、前記ヒューズがブローされていない場合は前記第４のトランジスタを非導通にし、前記ヒューズがブローされている場合は前記第２および第４のトランジスタの入力電極を接続する、請求項１に記載の半導体装置の出力回路。
【請求項３】
前記第３のトランジスタ、前記第１の抵抗素子および前記調整回路は複数組設けられ、
さらに、それぞれ前記第１および第２の電源電位のラインと出力ノードとの間に接続され、それらの入力電極がともにモニタ信号を受ける前記第１の導電形式の第５のトランジスタおよび前記第２の導電形式の第６のトランジスタを含み、ブローすべきヒューズの数を判定するためのモニタ回路を備える、請求項１に記載の半導体装置の出力回路。
【請求項４】
前記半導体装置は半導体基板上に形成され、
前記調整回路は前記半導体基板上の隅に設けられている、請求項１から請求項３までのいずれかに記載の半導体装置の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置の出力回路に関し、特に、内部信号を外部に出力する半導体装置の出力回路に関する。
【０００２】
【従来の技術】
複数の半導体装置を備えるシステムにおいて、半導体装置間のインタフェースの高速化が望まれている。たとえば、メモリの大容量化、高速化、小型化が求められる携帯電話市場においては、複数のフラッシュメモリやスタティックランダムアクセスメモリ（ＳＲＡＭ）などが混載される。この場合、半導体装置間のスイッチング時間を安定的に所望の値にすることが課題となる。
【０００３】
従来の半導体装置の出力回路では、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータを複数個並列に接続する構成が多く用いられている。この出力回路は所望の回路特性を持つように設計されるが、製造プロセスにおいてＭＯＳトランジスタの特性にバラツキが生じるとスイッチング時間が所望の値にならないという問題があった。
【０００４】
この問題を解決するため、ＰチャネルＭＯＳトランジスタに並列接続されたＰＭＯＳ選択回路の複数のＰチャネルＭＯＳトランジスタの各ゲートと、ＮチャネルＭＯＳトランジスタに並列接続されたＮＭＯＳ選択回路の複数のＮチャネルＭＯＳトランジスタの各ゲートに、それぞれヒューズ部を設けたバッファ回路が提案されている。この場合、適宜ヒューズ部を切断して一部のＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタを切離すことにより、バッファ回路の回路特性を最適化できるようになる（たとえば、特許文献１参照）。
【０００５】
また、ＣＭＯＳ構造のインバータ回路を複数個並列に接続したバッファ回路において、少なくとも１つのインバータ回路のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタに対して、その各ＭＯＳトランジスタに供給される電源を遮断する駆動回路を設け、駆動される各ＭＯＳトランジスタの数を適宜変更することによって、バッファ回路のしきい値を変更させるものもある（たとえば、特許文献２参照）。
【０００６】
また、高負荷を駆動する駆動回路において、各ゲートにヒューズが接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含む複数の並列接続されたインバータを備え、必要に応じて各インバータに設けられたヒューズを切断することによって、駆動能力を調整するものもある（たとえば、特許文献３参照）。
【０００７】
また、出力回路のトランジスタと等価なダミートランジスタを有するモニタ回路を用い、このダミートランジスタの電流値をモニタした結果に基づいて出力回路に設定信号を与えることによって、ＬＳＩデバイスの動作時に出力回路の出力特性を自動的に設定するものもある（たとえば、特許文献４参照）。
【０００８】
【特許文献１】
特開平７−３８４０８号公報（第１０−１２項、第２図）
【０００９】
【特許文献２】
特開平５−１５２９３０号公報
【００１０】
【特許文献３】
特開平５−３０８２７２号公報
【００１１】
【特許文献４】
特開２０００−３５７９５６号公報（第７−８項、第９−１１図）
【００１２】
【発明が解決しようとする課題】
この発明は、上記特許文献１〜４に提案されている方法とは別の方法によって出力回路の回路特性の最適化を図ったものである。また、近年、半導体デバイスの微細化、高集積化による酸化膜の薄膜化等によりデバイス自体の静電気耐量が低下する傾向にあるため、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）対策を行なう必要がある。しかし、上記特許文献１〜４で提案されている方法には、トランジスタの静電気放電対策に関する記述は見られない。
【００１３】
それゆえに、この発明の主たる目的は、所望の回路特性を得ることができ、かつ静電気放電対策が可能な半導体装置の出力回路を提供することである。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置の出力回路は、内部信号を外部に出力する半導体装置の出力回路であって、それぞれ第１および第２の電源電位のラインと出力ノードとの間に接続され、それらの入力電極がともに内部信号を受ける第１の導電形式の第１のトランジスタおよび第２の導電形式の第２のトランジスタを含むインバータと、第１の電源電位のラインと出力ノードとの間に直列接続された第１の導電形式の第３のトランジスタおよび第１の抵抗素子と、ヒューズを含み、ヒューズがブローされていない場合は第３のトランジスタを非導通にし、ヒューズがブローされている場合は第１および第３のトランジスタの入力電極を接続し、出力回路の電流駆動能力を調整する調整回路とを備えたものである。
【００１５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による半導体集積回路装置の要部の構成を示す図である。図１において、この半導体集積回路装置は、入力端子１，６、内部回路２、出力回路９および出力端子５，８を備える。出力回路９は、ヒューズラダー回路３、出力バッファ回路４およびモニタ回路７を含む。
【００１６】
内部回路２は、外部から複数の入力端子１を介して入力された複数の信号に従って所定の動作を行ない、複数の信号を生成してそれぞれ複数の出力バッファ回路４に与える。ヒューズラダー回路３は、外部からのリセット信号ＲＳに基づいて互いに相補なスイッチ信号φ１〜φｎ，／φ１〜／φｎを生成する。出力バッファ回路４は、内部回路２の出力信号およびヒューズラダー回路３の出力スイッチ信号φ１〜φｎ，／φ１〜／φｎを受け、スイッチ信号φ１〜φｎ，／φ１〜／φｎに応じた電流駆動能力で内部回路２の出力信号を電流増幅して出力端子５に伝達する。モニタ回路７は、外部からのモニタ信号を入力端子６を介して受け、測定信号を出力端子８に出力する。
【００１７】
図２は、図１に示した出力バッファ回路４の構成を示す回路図である。図２において、この出力バッファ回路４は、バッファ回路１１、電位出力回路１２，１３、補正回路１４およびトランスファーゲート１５．１〜１５．ｎ，１６．１〜１６．ｎ，１７．１〜１７．ｎ，１８．１〜１８．ｎを備える。
【００１８】
バッファ回路１１は、ＰチャネルＭＯＳトランジスタ１９，２１およびＮチャネルＭＯＳトランジスタ２０，２２を含む。ＰチャネルＭＯＳトランジスタ１９およびＮチャネルＭＯＳトランジスタ２０は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはともに内部回路２の出力信号を受ける。ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２２は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはともにＰチャネルＭＯＳトランジスタ１９とＮチャネルＭＯＳトランジスタ２０との間の出力ノードＮ１１に接続される。
【００１９】
内部回路２の出力信号が「Ｈ」レベルの場合、ＰチャネルＭＯＳトランジスタ１９は非導通になり、ＮチャネルＭＯＳトランジスタ２０は導通して出力ノードＮ１１は「Ｌ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ２１は導通し、ＮチャネルＭＯＳトランジスタ２２は非導通になって出力ノードＮ１２は「Ｈ」レベルにされる。一方、内部回路２の出力信号が「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ１９は導通し、ＮチャネルＭＯＳトランジスタ２０は非導通になって出力ノードＮ１１は「Ｈ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ２１は非導通になり、ＮチャネルＭＯＳトランジスタ２２は導通して出力ノードＮ１２は「Ｌ」レベルにされる。バッファ回路１１は、内部回路２の出力信号を電流増幅する。
【００２０】
電位出力回路１２は、ＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳトランジスタ２４を含む。ＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳトランジスタ２４は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはともに接地電位ＧＮＤのラインに接続される。
【００２１】
ＰチャネルＭＯＳトランジスタ２３は、そのゲートが「Ｌ」レベル（接地電位ＧＮＤ）の電位を受けて導通し、ＮチャネルＭＯＳトランジスタ２４は、そのゲートが「Ｌ」レベル（接地電位ＧＮＤ）の電位を受けて非導通になる。このため、出力ノードＮ１３の電位は「Ｈ」レベルにされる。
【００２２】
電位出力回路１３は、ＰチャネルＭＯＳトランジスタ２５およびＮチャネルＭＯＳトランジスタ２６を含む。ＰチャネルＭＯＳトランジスタ２５およびＮチャネルＭＯＳトランジスタ２６は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはともに電源電位ＶＤＤのラインに接続される。
【００２３】
ＰチャネルＭＯＳトランジスタ２５は、そのゲートが「Ｈ」レベル（電源電位ＶＤＤ）の電位を受けて非導通になり、ＮチャネルＭＯＳトランジスタ２６は、そのゲートが「Ｈ」レベル（電源電位ＶＤＤ）の電位を受けて導通する。このため、出力ノードＮ１４の電位は「Ｌ」レベルにされる。
【００２４】
トランスファーゲート１５．１〜１５．ｎは、それぞれ出力ノードＮ１３とノードＮ１５．１〜Ｎ１５．ｎとの間に接続される。トランスファーゲート１６．１〜１６．ｎは、それぞれ出力ノードＮ１１とノードＮ１５．１〜Ｎ１５．ｎとの間に接続される。トランスファーゲート１７．１〜１７．ｎは、それぞれ出力ノードＮ１１とノードＮ１６．１〜Ｎ１６．ｎとの間に接続される。トランスファーゲート１８．１〜１８．ｎは、それぞれ出力ノードＮ１４とノードＮ１６．１〜Ｎ１６．ｎとの間に接続される。トランスファーゲート１５．１〜１５．ｎ，１８．１〜１８．ｎのＰチャネルＭＯＳトランジスタ側のゲートはそれぞれヒューズラダー回路３の出力スイッチ信号φ１〜φｎを受け、それらのＮチャネルＭＯＳトランジスタ側のゲートはそれぞれヒューズラダー回路３の出力スイッチ信号／φ１〜／φｎを受ける。トランスファーゲート１６．１〜１６．ｎ，１７．１〜１７．ｎのＰチャネルＭＯＳトランジスタ側のゲートはそれぞれヒューズラダー回路３の出力スイッチ信号／φ１〜／φｎを受け、それらのＮチャネルＭＯＳトランジスタ側のゲートはそれぞれヒューズラダー回路３の出力スイッチ信号φ１〜φｎを受ける。
【００２５】
スイッチ信号φ１〜φｎが「Ｌ」レベル、スイッチ信号／φ１〜／φｎが「Ｈ」レベルの場合、トランスファーゲート１５．１〜１５．ｎ，１８．１〜１８．ｎは導通し、トランスファーゲート１６．１〜１６．ｎ，１７．１〜１７．ｎは非導通になる。このため、ノードＮ１５．１〜Ｎ１５．ｎはノードＮ１３と同じ「Ｈ」レベルにされ、ノードＮ１６．１〜Ｎ１６．ｎはノードＮ１４と同じ「Ｌ」レベルにされる。
【００２６】
スイッチ信号φ１〜φｎが「Ｈ」レベル、スイッチ信号／φ１〜／φｎが「Ｌ」レベルの場合、トランスファーゲート１５．１〜１５．ｎ，１８．１〜１８．ｎは非導通になり、トランスファーゲート１６．１〜１６．ｎ，１７．１〜１７．ｎは導通する。このため、ノードＮ１５．１〜Ｎ１５．ｎ，Ｎ１６．１〜Ｎ１６．ｎは出力ノードＮ１１と同じ信号レベルにされる。
【００２７】
補正回路１４は、ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎ、ＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎおよび抵抗素子２９．１〜２９．ｎ，３０．１〜３０．ｎを含む。ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎのソースはそれぞれ電源電位ＶＤＤのラインに接続され、それらのドレインはそれぞれ抵抗素子２９．１〜２９．ｎを介して出力ノードＮ１２に接続され、ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎのゲートはそれぞれノードＮ１５．１〜Ｎ１５．ｎに接続される。抵抗素子３０．１〜３０．ｎの一方電極はそれぞれともに出力ノードＮ１２に接続され、それらの他方電極はそれぞれＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎを介して接地電位ＧＮＤのラインに接続され、ＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎのゲートはそれぞれノードＮ１６．１〜Ｎ１６．ｎに接続される。
【００２８】
スイッチ信号φ１〜φｎが「Ｌ」レベル、スイッチ信号／φ１〜／φｎが「Ｈ」レベルの場合、ノードＮ１５．１〜Ｎ１５．ｎは「Ｈ」レベルにされ、ノードＮ１６．１〜Ｎ１６．ｎは「Ｌ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎおよびＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎは非導通になるため、出力バッファ回路４はバッファ回路１１のみで構成される回路と等価になる。
【００２９】
スイッチ信号φ１〜φｎが「Ｈ」レベル、スイッチ信号／φ１〜／φｎが「Ｌ」レベルの場合、ノードＮ１５．１〜Ｎ１５．ｎ，Ｎ１６．１〜Ｎ１６．ｎはともに出力ノードＮ１１と同じ信号レベルにされる。出力ノードＮ１１が「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎは導通し、ＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎは非導通になるため、出力ノードＮ１２は「Ｈ」レベルにされる。一方、出力ノードＮ１１が「Ｈ」レベルの場合、ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎは非導通になり、ＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎは導通するため、出力ノードＮ１２は「Ｌ」レベルにされる。したがって、スイッチ信号φ１〜φｎ，／φ１〜／φｎの各々を「Ｈ」レベルにするか「Ｌ」レベルにするかによって、出力バッファ回路４の電流駆動能力を調整することができる。なお、ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎおよびＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎはサイズの小さなＭＯＳトランジスタとすることによって、小型の出力バッファ回路４が実現でき、また出力バッファ回路４の電流駆動能力の微調整が可能になる。
【００３０】
ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎおよびＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎはサイズが小さいため、出力ノードＮ１２に静電気放電によるサージ電圧が加わると破壊されてしまうことがある。しかし、抵抗素子２９．１〜２９．ｎをそれぞれＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎのドレインと出力ノードＮ１２との間に設け、抵抗素子３０．１〜３０．ｎをそれぞれＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎのドレインと出力ノードＮ１２との間に設けたことによって、ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎおよびＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎが受けるサージ電圧の影響を少なくし、ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎおよびＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎが破壊されるのを防止する。
【００３１】
図３は、図１に示したヒューズラダー回路３の構成を示す回路図である。図３において、このヒューズラダー回路３は、波形生成回路３１、ＰチャネルＭＯＳトランジスタ３２．１〜３２．ｎ、ＮチャネルＭＯＳトランジスタ３３．１〜３３．ｎ、トランスファーゲート３４．１〜３４．ｎ、インバータ３５．１〜３５．ｎ，３６．１〜３６．ｎ，３７．１〜３７．ｎ，３８．１〜３８．ｎおよびヒューズ３９．１〜３９．ｎを含む。
【００３２】
波形生成回路３１は、外部からのリセット信号ＲＳを受け、信号Ａおよび互いに相補なスイッチ信号Ｂ，／Ｂを生成する。ＰチャネルＭＯＳトランジスタ３２．１〜３２．ｎは、それぞれ電源電位ＶＤＤのラインと出力ノードＮ３１．１〜Ｎ３１．ｎとの間に接続され、それらのゲートはともに波形生成回路３１の出力信号Ａを受ける。ＮチャネルＭＯＳトランジスタ３３．１〜３３．ｎのドレインはそれぞれ出力ノードＮ３１．１〜Ｎ３１．ｎに接続され、それらのソースはそれぞれヒューズ３９．１〜３９．ｎを介して接地電位のラインに接続され、ＮチャネルＭＯＳトランジスタ３３．１〜３３．ｎのゲートはともに波形生成回路３１の出力信号Ａを受ける。トランスファーゲート３４．１〜３４．ｎは、それぞれ出力ノードＮ３１．１〜Ｎ３１．ｎとノードＮ３２．１〜Ｎ３２．ｎとの間に接続される。トランスファーゲート３４．１〜３４．ｎのＰチャネルＭＯＳトランジスタ側のゲートはそれぞれ波形生成回路３１の出力スイッチ信号／Ｂを受け、それらのＮチャネルＭＯＳトランジスタ側のゲートはそれぞれ波形生成回路３１の出力スイッチ信号Ｂを受ける。インバータ３５．１〜３５．ｎはそれぞれノードＮ３２．１〜Ｎ３２．ｎとノードＮ３３．１〜Ｎ３３．ｎとの間に接続され、インバータ３６．１〜３６．ｎはそれぞれノードＮ３３．１〜Ｎ３３．ｎとノードＮ３２．１〜Ｎ３２．ｎとの間に接続され、これらはラッチ回路を構成している。インバータ３７．１〜３７．ｎは、それぞれノードＮ３３．１〜Ｎ３３．ｎからの信号を受けて、スイッチ信号φ１〜φｎを出力するとともに、インバータ３８．１〜３８．ｎに接続される。インバータ３８．１〜３８．ｎはスイッチ信号／φ１〜／φｎを出力する。
【００３３】
図４は、ヒューズラダー回路３の動作を説明するためのタイミングチャートである。時刻ｔ１においてリセット信号ＲＳが「Ｈ」レベルに立上げられたことに応じて、時刻ｔ２に波形生成回路３１の出力信号Ａが「Ｈ」レベルに立上げられる。このとき、トランスファーゲート３４．１〜３４．ｎは、「Ｌ」レベルのスイッチ信号／Ｂおよび「Ｈ」レベルのスイッチ信号Ｂを受けて導通しているため、ノードＮ３２．１〜Ｎ３２．ｎは出力ノードＮ３１．１〜Ｎ３１．ｎの信号をそのまま受ける。
【００３４】
ヒューズ３９．１〜３９．ｎがブロー（切断）されていない場合、時刻ｔ２に信号Ａが「Ｈ」レベルに立上げられたことに応じて、ＰチャネルＭＯＳトランジスタ３２．１〜３２．ｎは非導通になり、ＮチャネルＭＯＳトランジスタ３３．１〜３３．ｎは導通する。このとき、ノードＮ３２．１〜Ｎ３２．ｎの信号Ｃは「Ｈ」レベルから徐々に「Ｌ」レベルに下げられる。信号Ｃの信号レベルがインバータ３５．１〜３５．ｎのしきい値よりも低くなったことに応じて、時刻ｔ３にスイッチ信号φ１〜φｎが「Ｌ」レベルに立下げられる。また、時刻ｔ１においてリセット信号ＲＳが「Ｈ」レベルに立上げられたことに応じて、時刻ｔ４にスイッチ信号／Ｂが「Ｈ」レベルに立上げられ、スイッチ信号Ｂが「Ｌ」レベルに立下げられる。これに応じて、トランスファーゲート３４．１〜３４．ｎが非導通になるため、出力ノードＮ３１．１〜Ｎ３１．ｎとノードＮ３２．１〜Ｎ３２．ｎとがそれぞれ電気的に切離される。このとき、「Ｌ」レベルの信号Ｃは、インバータ３５．１〜３５．ｎ，３６．１〜３６．ｎで構成されるラッチ回路によってラッチされているため、レベルが不安定になるのが防止される。時刻ｔ５に信号Ａが「Ｌ」レベルに立下げられたことに応じて、ＰチャネルＭＯＳトランジスタ３２．１〜３２．ｎは導通し、ＮチャネルＭＯＳトランジスタ３３．１〜３３．ｎは非導通になる。このとき、ノードＮ３１．１〜Ｎ３１．ｎは「Ｈ」レベルに立上げられるが、トランスファーゲート３４．１〜３４．ｎが非導通になっているため、信号Ｃおよびスイッチ信号φ１〜φｎはともに「Ｌ」レベルのまま変わらない。
【００３５】
ヒューズ３９．１〜３９．ｎがブローされている場合、時刻ｔ２に「Ｈ」レベルに立上げられた信号Ａに応じてＰチャネルＭＯＳトランジスタ３２．１〜３２．ｎは非導通になり、ＮチャネルＭＯＳトランジスタ３３．１〜３３．ｎは導通する。しかし、ブローされたヒューズ３９．１〜３９．ｎによって、ＮチャネルＭＯＳトランジスタ３３．１〜３３．ｎと接地電位ＧＮＤのラインとがそれぞれ電気的に切離されているため、信号Ｃおよびスイッチ信号φ１〜φｎは常時「Ｈ」レベルのままにされる。
【００３６】
図５は、ヒューズラダー回路３の配置を説明するための半導体集積回路装置のレイアウト図である。図５において、この半導体集積回路装置は、半導体チップ４１上の内部回路領域４２、入出力回路領域４３〜４６およびヒューズラダー回路領域４７に配置される。
【００３７】
内部回路領域４２は半導体チップ４１上の中央部に配置され、入出力回路領域４３〜４６はそれぞれ内部回路領域４２の４辺の外側に配置される。ヒューズラダー回路領域４７は、半導体チップ４１上の左下の隅に配置される。
【００３８】
内部回路領域４２には、図１に示した内部回路２が配置される。入出力回路領域４３〜４６には、出力バッファ回路４が配置される。ヒューズラダー回路領域４７には、ヒューズラダー回路３が配置される。モニタ回路７は、入出力回路領域４３〜４６またはヒューズラダー回路領域４７など、半導体チップ４１上の任意の場所に配置される。
【００３９】
なお、ヒューズラダー回路領域４７は、半導体チップ４１上の４隅のどこに配置してもよい。このように、ヒューズラダー回路領域４７を半導体チップ４１上の隅に配置することによって、より小型の半導体集積回路装置が実現できる。
【００４０】
図６は、図１に示したモニタ回路７の構成を示す回路図である。このモニタ回路７は、図３に示したヒューズラダー回路３のヒューズ３９．１〜３９．ｎのうち、ブローするヒューズの数を判定するために用いられる。図６において、モニタ回路７はサイズの小さなＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２を含む。
【００４１】
ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはともに入力端子６に接続される。ＰチャネルＭＯＳトランジスタ５１とＮチャネルＭＯＳトランジスタ５２との間の出力ノードは出力端子８に接続される。
【００４２】
外部から入力端子６に入力されたモニタ信号が「Ｈ」レベルの場合、ＰチャネルＭＯＳトランジスタ５１は非導通になり、ＮチャネルＭＯＳトランジスタ５２は導通して出力端子８は「Ｌ」レベルにされる。一方、モニタ信号が「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ５１は導通し、ＮチャネルＭＯＳトランジスタ５２は非導通になって出力端子８は「Ｈ」レベルにされる。
【００４３】
出力端子８からの測定信号は、半導体チップの出荷テスト時にテスト装置によって測定される。テスト装置は、測定信号の電流値を用いてプログラムによる演算処理を行ない、ブローするヒューズの数を判定する。ブローすると判定されたヒューズは、レーザトリミングなどによってブローされる。
【００４４】
大規模な半導体チップの出荷テスト時に、テスト装置のプローブ（針）でその出力信号を測定すると、先端が非常に細いプローブに大電流が流れるためプローブの先端が熱酸化されやすい。しかし、出力バッファ回路４の出力信号を測定する代わりに、小さな電流値を有するモニタ回路７からの測定信号を測定することによって、プローブの熱酸化が軽減され、プローブの長寿命化が図られる。
【００４５】
次に、この半導体集積回路装置の出力回路９の動作について説明する。テスト装置によってモニタ回路７からの測定信号を測定した結果に基づいて、ヒューズラダー回路３の２個のヒューズ３９．１，３９．２がブローされた場合について説明する。このとき、ヒューズラダー回路３の出力スイッチ信号φ１，φ２，／φ３〜／φｎは「Ｈ」レベル、スイッチ信号／φ１，／φ２，φ３〜φｎは「Ｌ」レベルにされる。これに応じて、トランスファーゲート１５．１，１５．２，１６．３〜１６．ｎ，１７．３〜１７．ｎ，１８．１，１８．２は非導通になり、トランスファーゲート１５．３〜１５．ｎ，１６．１，１６．２，１７．１，１７．２，１８．３〜１８．ｎは導通する。
【００４６】
図７は、この場合の出力バッファ回路４の構成を示す等価回路図である。図７において、内部回路２の出力信号が「Ｈ」レベルの場合、ＰチャネルＭＯＳトランジスタ１９が非導通になり、ＮチャネルＭＯＳトランジスタ２０が導通して出力ノードＮ１１は「Ｌ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ２１が導通し、ＮチャネルＭＯＳトランジスタ２２が非導通になって出力ノードＮ１２は「Ｈ」レベルにされる。また、「Ｌ」レベルの出力ノードＮ１１に応じて、ＰチャネルＭＯＳトランジスタ２７．１，２７．２は導通し、ＮチャネルＭＯＳトランジスタ２８．１，２８．２は非導通になって出力ノードＮ１２は「Ｈ」レベルにされる。
【００４７】
内部回路２の出力信号が「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ１９が導通し、ＮチャネルＭＯＳトランジスタ２０が非導通になって出力ノードＮ１１は「Ｈ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ２１が非導通になり、ＮチャネルＭＯＳトランジスタ２２が導通して出力ノードＮ１２は「Ｌ」レベルにされる。また、「Ｈ」レベルの出力ノードＮ１１に応じて、ＰチャネルＭＯＳトランジスタ２７．１，２７．２は非導通になり、ＮチャネルＭＯＳトランジスタ２８．１，２８．２は導通して出力ノードＮ１２は「Ｌ」レベルにされる。この場合、補正回路１４を設けたことによって、出力バッファ回路４の電流駆動能力はバッファ回路１１の電流駆動能力よりも大きくなる。
【００４８】
なお、ここではブローするヒューズが２個の場合について説明したが、ブローするヒューズの数を変更することによって、出力バッファ回路４の電流駆動能力を任意に調整することができる。
【００４９】
また、出力バッファ回路４の電流駆動能力の調整精度を高めるためには、補正回路１４のＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎおよびＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎのサイズをさらに小さくすればよい。電流駆動能力の調整幅を広げるためには、ＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎ、ＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎおよびこれらに接続するトランスファーゲート１５．１〜１５．ｎ，１６．１〜１６．ｎ，１７．１〜１７．ｎ，１８．１〜１８．ｎの数をさらに増やせばよい。
【００５０】
図８は、出力バッファ回路４のスイッチング時間ｔｐｄと、出力負荷ＣＬおよび電流駆動能力との関係を示す図である。図８において、出力バッファ回路４のスイッチング時間ｔｐｄは、出力負荷ＣＬが大きいほど長くなり、また電流駆動能力が小さいほど長くなる。従来の半導体集積回路装置の出力回路では、製造されたＭＯＳトランジスタの特性にバラツキがあるとその影響を受けやすく、電流駆動能力にバラツキが生じるため、スイッチング時間ｔｐｄが所望の値にならないことがあった。
【００５１】
しかし、この実施の形態１では、製造プロセスにおけるＭＯＳトランジスタの特性のバラツキに対応してブローするヒューズの数を変更することによって、出力バッファ回路４の電流駆動能力を調整することができる。これにより、所望の回路特性が得られる。さらに、補正回路１４に抵抗素子２９．１〜２９．ｎおよび３０．１〜３０．ｎを設けたことによって、静電気放電対策が可能となる。
【００５２】
［実施の形態２］
図９は、この発明の実施の形態２による半導体集積回路装置の出力バッファ回路６１の構成を示す回路図であって、図２と対比される図である。図９参照して、この出力バッファ回路６１が図２の出力バッファ回路４と異なる点は、トランスファーゲート１５．１〜１５．ｎ，１６．１〜１６．ｎの入力スイッチ信号φ１〜φｎ，／φ１〜／φｎがφＰ１〜φＰｎ，／φＰ１〜／φＰｎで置換され、トランスファーゲート１７．１〜１７．ｎ，１８．１〜１８．ｎの入力スイッチ信号φ１〜φｎ，／φ１〜／φｎがφＮ１〜φＮｎ，／φＮ１〜／φＮｎで置換されている点である。
【００５３】
図１０は、図９に示した出力バッファ回路６１に用いられるヒューズラダー回路７１，７２の概略構成を示すブロック図である。図１０において、ヒューズラダー回路７１は、外部からのリセット信号ＲＳに基づいて互いに相補なスイッチ信号φＮ１〜φＮｎ，／φＮ１〜／φＮｎを生成する。ヒューズラダー回路７２は、外部からのリセット信号ＲＳに基づいて互いに相補なスイッチ信号φＰ１〜φＰｎ，／φＰ１〜／φＰｎを生成する。なお、このヒューズラダー回路７１，７２の回路構成は、図３に示したヒューズラダー回路３の回路構成と同じである。
【００５４】
したがって、この実施の形態２では、出力バッファ回路６１に対してヒューズラダー回路を２つ設けることによって、補正回路１４のＰチャネルＭＯＳトランジスタ２７．１〜２７．ｎおよびＮチャネルＭＯＳトランジスタ２８．１〜２８．ｎを個別に導通／非導通にすることができる。このため、製造プロセスにおけるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの特性のバラツキに個別に対応することによって、出力バッファ回路６１の電流駆動能力の微調整ができる。
【００５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５６】
【発明の効果】
以上のように、この発明に係る半導体集積回路装置の出力回路では、それぞれ第１および第２の電源電位のラインと出力ノードとの間に接続され、それらの入力電極がともに内部信号を受ける第１の導電形式の第１のトランジスタおよび第２の導電形式の第２のトランジスタを含むインバータと、第１の電源電位のラインと出力ノードとの間に直列接続された第１の導電形式の第３のトランジスタおよび第１の抵抗素子と、ヒューズを含み、ヒューズがブローされていない場合は第３のトランジスタを非導通にし、ヒューズがブローされている場合は第１および第３のトランジスタの入力電極を接続し、出力回路の電流駆動能力を調整する調整回路とが設けられる。したがって、製造プロセスにおけるＭＯＳトランジスタの特性のバラツキを調整回路で補正することによって、所望の回路特性が得られる。また、第３のトランジスタのドレインと出力ノードとの間に抵抗素子を設けたことによって、静電気放電対策が可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路装置の要部の構成を示す図である。
【図２】図１に示した出力バッファ回路の構成を示す回路図である。
【図３】図１に示したヒューズラダー回路の構成を示す回路図である。
【図４】図３に示したヒューズラダー回路の動作を説明するためのタイミングチャートである。
【図５】図３に示したヒューズラダー回路の配置を説明するための半導体集積回路装置のレイアウト図である。
【図６】図１に示したモニタ回路の構成を示す回路図である。
【図７】図１に示した出力回路９の動作を説明するための等価回路図である。
【図８】図２に示した出力バッファ回路のスイッチング時間ｔｐｄと、出力負荷ＣＬおよび電流駆動能力との関係を示す図である。
【図９】この発明の実施の形態２による半導体集積回路装置の出力バッファ回路の構成を示す回路図である。
【図１０】図９に示した出力バッファ回路に用いられるヒューズラダー回路の概略構成を示すブロック図である。
【符号の説明】
１，６  入力端子、２  内部回路、３，７１，７２  ヒューズラダー回路、４，６１  出力バッファ回路、５，８  出力端子、７  モニタ回路、９  出力回路、１１  バッファ回路、１２，１３  電位出力回路、１４  補正回路、１５．１〜１５．ｎ，１６．１〜１６．ｎ，１７．１〜１７．ｎ，１８．１〜１８．ｎ，３４．１〜３４．ｎ  トランスファーゲート、１９，２１，２３，２５，２７．１〜２７．ｎ，３２．１〜３２．ｎ、５１  ＰチャネルＭＯＳトランジスタ、２０，２２，２４，２６，２８．１〜２８．ｎ，３３．１〜３３．ｎ，５２  ＮチャネルＭＯＳトランジスタ、２９．１〜２９．ｎ，３０．１〜３０．ｎ  抵抗素子、３１  波形生成回路、３５．１〜３５．ｎ，３６．１〜３６．ｎ，３７．１〜３７．ｎ，３８．１〜３８．ｎ  インバータ、３９．１〜３９．ｎ  ヒューズ、４１  半導体チップ、４２  内部回路領域、４３〜４６  入出力回路領域、４７  ヒューズラダー回路領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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