(57)【要約】【課題】誤動作の発生確率を飛躍的に減少させた薄膜トランジスタ回路を提供する。【解決手段】シフトレジスタを備えた薄膜トランジスタ回路において、前記薄膜トランジスタのシフトレジスタ部に入力する一対のクロック信号φおよびφ＊を、第１のクロック信号および参照電圧信号の電圧差を増幅する差動増幅回路を用いて得ることを特徴とする薄膜トランジスタ回路。上記手段を講じた薄膜トランジスタ回路においては、電源電圧に対する誤動作の発生確率の依存性が無くなるため、動作を保証する電源電圧の規格範囲を大きくとることが可能となる。【選択図】　図１
2004004597.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタ回路において、
第１、第２および第３のＮ型薄膜トランジスタと、第１および第２のＰ型薄膜トランジスタと、第１および第２の複数段インバータ回路とを含む差動増幅回路を具備し、
前記第１のＮ型薄膜トランジスタにおいては、ゲート電極が前記第１のＮ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続され、ソース電極が第１の電源に接続され、ドレイン電極が前記第２および第３のＮ型薄膜トランジスタのソース電極に接続されており、
前記第２のＮ型薄膜トランジスタのゲート電極にクロック信号が入力され、
前記第３のＮ型薄膜トランジスタのゲート電極に参照電圧信号が入力され、
前記第２および第３のＮ型薄膜トランジスタのドレイン電極が各々前記第１および第２のＰ型薄膜トランジスタのドレイン電極に接続され、
前記第１および第２のＰ型薄膜トランジスタのソース電極およびゲート電極が第２の電源に接続され、
前記第１および第２のＰ型薄膜トランジスタのドレイン電極を各々、前記第１および第２の複数段インバータ回路の入力端子に接続されて構成され、
前記第１および第２の複数段インバータ回路の出力端子から、一対のクロック信号を得ることを特徴とする薄膜トランジスタ回路。
【請求項２】
薄膜トランジスタ回路において、
第３、第４および第５のＰ型薄膜トランジスタと、第４、第５のＮ型薄膜トランジスタと、第３および第４の複数段インバータ回路とを含む差動増幅回路を具備し、
前記第３のＰ型薄膜トランジスタにおいては、ゲート電極が前記第３のＰ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続され、ドレイン電極が第１の電源に接続され、ソース電極が前記第４および第５のＰ型薄膜トランジスタのドレイン電極に接続されており、
前記第４のＰ型薄膜トランジスタのゲート電極にクロック信号が入力され、
前記第５のＰ型薄膜トランジスタのゲート電極に参照電圧信号が入力され、
前記第４および第５のＰ型薄膜トランジスタのドレイン電極が各々前記第４および第５のＮ型薄膜トランジスタのソース電極に接続され、
前記第４および第５のＮ型薄膜トランジスタのドレイン電極およびゲート電極が第２の電源に接続され、
前記第４および第５のＮ型薄膜トランジスタのソース電極が各々、前記第３および第４の複数段インバータ回路の入力端子に接続されて構成され、
前記第３および第４の複数段インバータ回路の出力端子から、一対のクロック信号を得ることを特徴とする薄膜トランジスタ回路。
【請求項３】
定電流源を備えた薄膜トランジスタ回路において、
薄膜トランジスタに印加されるゲート電圧をＶｇ、ドレイン電圧をＶｄ、前記薄膜トランジスタの閾値電圧をＶ０としたとき、
Ｖｄ＞Ｖｇ−Ｖ０なる関係が成り立つ飽和領域に前記薄膜トランジスタの動作を固定するバイアスをゲート電圧に印加し、等価的に定電流源として機能させることを特徴とする薄膜トランジスタ回路。
【請求項４】
前記定電流源を構成する薄膜トランジスタとして、ＬＤＤ化またはオフセットゲート化した薄膜トランジスタを用いることを特徴とする請求項３記載の薄膜トランジスタ回路。
【請求項５】
薄膜トランジスタ回路を備えた液晶表示装置において、
前記薄膜トランジスタ回路が、第１、第２および第３のＮ型薄膜トランジスタと、第１および第２のＰ型薄膜トランジスタと、第１および第２の複数段インバータ回路とを含む差動増幅回路を具備し、
前記第１のＮ型薄膜トランジスタにおいては、ゲート電極が前記第１のＮ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続され、ソース電極が第１の電源に接続され、ドレイン電極が前記第２および第３のＮ型薄膜トランジスタのソース電極に接続されており、
前記第２のＮ型薄膜トランジスタのゲート電極にクロック信号が入力され、
前記第３のＮ型薄膜トランジスタのゲート電極に参照電圧信号が入力され、
前記第２および第３のＮ型薄膜トランジスタのドレイン電極が各々前記第１および第２のＰ型薄膜トランジスタのドレイン電極に接続され、
前記第１および第２のＰ型薄膜トランジスタのソース電極およびゲート電極が第２の電源に接続され、
前記第１および第２のＰ型薄膜トランジスタのドレイン電極を各々、前記第１および第２の複数段インバータ回路の入力端子に接続されて構成され、
前記第１および第２の複数段インバータ回路の出力端子から、一対のクロック信号を得ることを特徴とする液晶表示装置。
【請求項６】
薄膜トランジスタを備えた液晶表示装置回路において、
前記薄膜トランジスタ回路が、第３、第４および第５のＰ型薄膜トランジスタと、第４、第５のＮ型薄膜トランジスタと、第３および第４の複数段インバータ回路とを含む差動増幅回路を具備し、
前記第３のＰ型薄膜トランジスタにおいては、ゲート電極が前記第３のＰ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続され、ドレイン電極が第１の電源に接続され、ソース電極が前記第４および第５のＰ型薄膜トランジスタのドレイン電極に接続されており、
前記第４のＰ型薄膜トランジスタのゲート電極にクロック信号が入力され、
前記第５のＰ型薄膜トランジスタのゲート電極に参照電圧信号が入力され、
前記第４および第５のＰ型薄膜トランジスタのドレイン電極が各々前記第４および第５のＮ型薄膜トランジスタのソース電極に接続され、
前記第４および第５のＮ型薄膜トランジスタのドレイン電極およびゲート電極が第２の電源に接続され、
前記第４および第５のＮ型薄膜トランジスタのソース電極が各々、前記第３および第４の複数段インバータ回路の入力端子に接続されて構成され、
前記第３および第４の複数段インバータ回路の出力端子から、一対のクロック信号を得ることを特徴とする液晶表示装置。
【請求項７】
定電流源を有する薄膜トランジスタ回路を備えた液晶表示装置において、
薄膜トランジスタに印加されるゲート電圧をＶｇ、ドレイン電圧をＶｄ、前記薄膜トランジスタの閾値電圧をＶ０としたとき、
Ｖｄ＞Ｖｇ−Ｖ０なる関係が成り立つ飽和領域に前記薄膜トランジスタの動作を固定するバイアスをゲート電圧に印加し、等価的に定電流源として機能させることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の駆動回路、走査型画像読み込み装置の駆動回路等に用いる薄膜トランジスタ回路に関する。また、本発明は、差動増幅回路や演算増幅回路等の定電流源を用いる薄膜トランジスタ回路に関する。
【０００２】
【従来の技術】
従来、薄膜トランジスタ回路は、アクティブマトリクス型の液晶表示装置や、走査型画像読み込み装置等の駆動回路に用いられている。
【０００３】
これら薄膜トランジスタ回路を用いた装置のうち、アクティブマトリクス方式の液晶表示装置の基本構成を図２にブロック図で示す。図２の液晶表示装置は、薄膜トランジスタ回路で構成されるソース線駆動回路２０１およびゲート線駆動回路２０２と、少なくとも画素マトリクス２０３とが同一の透明絶縁基板２０４の上に形成されてなる。そのうち、画素マトリクス２０３は、ソース線駆動回路２０１に接続された複数のソース線Ｘ１，Ｘ２，Ｘ３・・・と、ゲート線駆動回路２０２に接続された複数のゲート線Ｙ１，Ｙ２，Ｙ３・・・と、これらのゲート線およびソース線の各交点に形成された複数の画素Ｐ１１，Ｐ１２・・・とを有し、各画素Ｐ１１，Ｐ１２・・・には薄膜トランジスタ２０５および液晶セル２０６を有する。
【０００４】
以上の基本構成を有する液晶表示装置において、薄膜トランジスタ回路により構成される前記ゲート線駆動回路２０２および前記ソース線駆動回路２０１を画素マトリクス２０３と同一基板上に形成することにより、製造コストの削減および省スペース化を図れることが一般的に知られている。
【０００５】
上記の基本構成を有する液晶表示装置の回路構成について、図３を用いて説明する。回路構成は大きく分けて、薄膜トランジスタ回路により構成されるソース線駆動回路３０１およびゲート線駆動回路３０２と、画素マトリクス３０３とからなる。前記ソース線駆動回路３０１は、ラッチ信号を時系列的に送出するためのＸ側シフトレジスタ３０４と、その前記ラッチ信号を増幅、整波するためのバッファ３０５と、ビデオ信号線３０６に印加されたビデオ信号を、前記バッファ３０５から送出されるラッチ信号に応じてソース線３０８，３０８’にサンプル、ホールドするためのアナログスイッチ３０７，３０７’と、から構成される。ここで、前記Ｘ側シフトレジスタ３０４は、クロックＣＬＸで規定されるクロックドインバータ３３１と、クロックＣＬＫ＊で規定されるクロックドインバータ３３２と、インバータ３３３とからなる基本セル３３４を単位に構成される。
【０００６】
一方、前記ゲート線駆動回路３０２は、ラッチ信号を時系列的に送出するためのＹ側シフトレジスタ３０９と、その前記ラッチ信号を増幅、整波し、ゲート線３１１，３１１’に送出するためのバッファ３１０と、から構成される。ここで、前記Ｙ側シフトレジスタ３０９は、クロックＣＬＹで規定されるクロックドインバータ３３５と、クロックＣＬＹ＊で規定されるクロックドインバータ３３６と、インバータ３３７と、ＮＡＮＤゲート３３８からなる基本セル３３９を単位に構成される。
【０００７】
また、前記画素マトリクス３０３は、前記ソース線３０８，３０８’・・・およびゲート線３１１，３１１’・・・に接続された薄膜トランジスタ３１２，３１２’・・・と液晶セル３１３，３１３’・・・とから構成される。
【０００８】
次に、図３の液晶表示装置の駆動方法の一例について、図３と図４を併用して説明する。図４には、図３の点Ｐ１，Ｐ２，Ｑ１，Ｑ２，Ｒ１，Ｒ２，Ｖ１での電圧を時系列で示している。ＣＬＸはＸ側シフトレジスタのクロックを表しており、ＣＬＸ＊とは逆位相の関係になっている。同様に、ＣＬＹはＹ側シフトレジスタのクロックを表しており、ＣＬＹ＊とは逆位相の関係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊については図示しない。
【０００９】
駆動方法を順に説明すると、まず、前記Ｙ側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ＊の周期の１／２の幅のパルスを前記バッファ３１０に出力する。そのパルスを前記バッファ３１０が増幅、整波して、前記ゲート線３１１（Ｐ１）にゲート選択パルス４０１を出力する。この前記ゲート選択パルス４０１が選択レベルである間、ゲート線３１１に接続した複数の前記薄膜トランジスタ３１２，３１２’は導通状態になり、このゲート線３１１に接続した複数の薄膜トランジスタ３１２，３１２’に接続したソース線３０３，３０３’と、液晶セル３１３，３１３’とが電気的に接続する。このとき、前記Ｘ側シフトレジスタ３０４が前記クロックＣＬＸ，ＣＬＸ＊のタイミングに応じて、前記クロックの周期と同じ幅のパルスを前記バッファ３０５に出力する。そのパルスを増幅、整波してアナログスイッチ３０７（Ｑ１）にサンプル・ホールド信号４０３を出力し、前記アナログスイッチ３０７はそのパルスに応じて前記ビデオ信号線３０６（Ｖ１）のビデオ信号４０５を前記ソース線３０８（Ｒ１）にサンプル・ホールドする。このとき、先に述べたように前記ゲート線３１１に接続した複数の前記薄膜トランジスタ３１２は導通状態にあるため、前記ソース線３０８にホールドした信号は前記液晶セル３１３に書き込まれる。同様に、アナログスイッチ３０７’はソース線３０８’に前記ビデオ信号４０５をサンプル・ホールドする。これによって、前記液晶セル３１３’には前記ソース線３０８’にサンプル・ホールドした信号が書き込まれる。これを前記ソース線駆動回路３０１の側で繰り返すことにより、前記ゲート線３１１に接続した複数の画素の液晶セルへ、前記ビデオ信号４０５を書き込むことができる。
【００１０】
次に、前記ゲート選択パルス４０１が非選択レベルになった後、前記ゲート線駆動回路３０２からゲート選択パルス４０２が出力される。この前記ゲート選択パルス４０２が選択レベルである間に、前述したのと同様に前記ソース線駆動回路３０１を駆動すると、前記ゲート線３１１’に接続した複数の画素の液晶セルに前記ビデオ信号４０５を書き込むことができる。
【００１１】
以上の動作を繰り返すことによって、各画素の液晶セル単位でビデオ信号を書き込むことが可能になり、液晶セルに書き込まれた信号に応じて各々の液晶セルの偏光状態を変えることで、画像を得ることができる。
【００１２】
【発明が解決しようとする課題】
以上の構成を有する薄膜トランジスタにより構成される前記ゲート線駆動回路３０２および前記ソース線駆動回路３０１が、電源電圧を上げるのに伴って誤動作し易くなるという現象がある。この原因として、以下に述べる２つが挙げられる。
【００１３】
まず、１つめの原因として、電源電圧を上げるのに伴って前記駆動回路が動作ノイズ、クロックノイズ等のノイズに敏感になることが挙げられる。また、２つめの原因として、電源電圧を上げるのに伴って前記駆動回路が正負のクロックのタイミングずれに対して敏感になることが挙げられる。
【００１４】
まず、１つ目の誤動作の原因について、図５に前記駆動回路のシフトレジスタ部の動作に関する部分だけを抜き出して説明する。図３の前記ゲート線駆動回路３０２のシフトレジスタ３０４は、出力段に付加したＮＡＮＤゲート３３８を除いて、前記ソース線駆動回路３０１のシフトレジスタ３０９とほぼ同等の構成からなっているので、この図５では前記ソース線駆動回路３０１のシフトレジスタ３０４と前記ゲート線駆動回路３０２のシフトレジスタ３０９とに共通する薄膜トランジスタ回路の動作について説明する。
【００１５】
図５の（ａ）は、前記のゲート線駆動回路３０２およびソース線駆動回路３０１のシフトレジスタに共通する薄膜トランジスタ回路を説明する図である。図５（ｂ）は（ａ）の前記薄膜トランジスタ回路が理想的に動作したときの各点Ｐ５１〜Ｐ５４での電圧波形を説明する図、図５（ｃ）は（ａ）の前記薄膜トランジスタ回路が誤動作したときの各点Ｐ５１〜Ｐ５４での電圧波形を説明する図である。図５（ａ）において、Ｄｉｎはこの回路のシフト動作を開始する信号を入力する端子を表す。また、φ、φ＊は位相が互いに逆転した２つのクロックを表しており、それらはクロックドインバータのインバータ動作のオンオフを制御している。例えば図５（ａ）で、φの矢印に指されているクロックドインバータ５０１、５０６は、クロックφがハイレベル、かつ、クロックφ＊がローレベルのときインバータとして動作する。同様に、φ＊の矢印に指されているクロックドインバータ５０３、５０４はクロックφ＊がハイレベル、かつ、クロックφがローレベルのときインバータとして動作する。ここでいうハイレベルとは、Ｎ型薄膜トランジスタを導電状態に、かつ、Ｐ型薄膜トランジスタを絶縁状態にするときに印加されるゲート電圧に相当する。同様に、ローレベルとは、Ｎ型薄膜トランジスタを絶縁状態に、Ｐ型薄膜トランジスタを導電状態にするときに印加されるゲート電圧に相当する。ちなみに本文中では、薄膜トランジスタの伝導型に関しての記述が特にない場合には、全てエンハンスメント型の薄膜トランジスタであるものとする。
【００１６】
上記の回路の理想的な動作について動作順に説明する。初期状態においてクロックφはローレベル、クロックφ＊はハイレベルになっているものとする。また、点Ｐ５２、点５４はローレベルになっており、Ｄｉｎ、点Ｐ５１、点Ｐ５３はハイレベルになっているものとする。（ｔ５０）
このとき、Ｄｉｎをローレベルにする。この時点では、まだクロックドインバータ５０１はインバータ動作をしていないため、Ｄｉｎがローレベルになったにも関わらず点Ｐ５１はローレベルのまま保持される。（ｔ５１）
ここでクロックφをハイレベルに、クロックφ＊をローレベルにすると、クロックドインバータ５０１がインバータ動作を開始し、点Ｐ５１はハイレベルとなる。また、点Ｐ５２はインバータ５０２を介してローレベルとなる。このとき、クロックドインバータ５０４はインバータ動作をしていないため、その入力端子である点Ｐ５２と出力端子である点Ｐ５３はともにローレベルのままとなる。（ｔ５２）
次に再びクロックφをローレベルに、クロックφ＊をハイレベルにすると、クロックドインバータ５０１はインバータ動作を止めるのに対し、クロックドインバータ５０３、５０４がインバータ動作を開始する。クロックドインバータ５０４の出力端子である点Ｐ５３はハイレベルとなり、さらに点Ｐ５４はインバータ５０５を介してローレベルとなる。一方、クロックドインバータ５０３は点Ｐ５１のローレベルの電圧を保持する。（ｔ５３）
さてクロックφおよびφ＊はそのままの状態で、次にＤｉｎをハイレベルにする。このとき、クロックドインバータ５０１はインバータ動作をしていないため、Ｄｉｎ、点Ｐ５１ともにハイレベルとなっている。（ｔ５４）
その後クロックφをハイレベル、クロックφ＊をローレベルにすると、前記ｔ５２の時点と同様に機能し、点Ｐ５１をローレベルに、点Ｐ５２をハイレベルにする。この時点では、点Ｐ５３および点Ｐ５４は、クロックドインバータ５０４がインバータ動作をしていないので、それぞれハイレベル、ローレベルのままである。（ｔ５５）
最後に、前記ｔ５３の時点と同様にクロックφをローレベル、クロックφ＊をハイレベルにすることにより、点Ｐ５３はローレベル、点Ｐ５４はハイレベルとなる。（ｔ５６）
さてここでｔ５０の時点から、点Ｐ５２および点Ｐ５４における出力電圧の波形を見てみると、点Ｐ５４には、点Ｐ５２の信号がクロックφ、φ＊の半周期分だけ遅れて出力されていることが分かる。つまり点Ｐ５２から点Ｐ５４へ、クロックの半周期の間に出力信号がシフトされたことになる。以上が理想的なシフトレジスタ動作である。
【００１７】
これに対して、図５（ｃ）に示すような誤動作が生じることがある。ここでは一例として、ｔ５３の時点で点Ｐ５１にクロックノイズが載り、電圧がハイレベルより下がった状態を想定する。
【００１８】
このとき理想的には、クロックドインバータ５０３がインバータとして機能して点Ｐ５１の電圧をハイレベルに保持することができる。しかし、実際には回路全体としての最高動作周波数を上げるために、点Ｐ５１の電圧保持のために用いられるクロックドインバータ５０３のゲート幅は、インバータ５０２を駆動するのに用いられるクロックドインバータ５０１のゲート幅よりも狭くすることが多い。
【００１９】
この結果、クロックドインバータ５０３の駆動能力はクロックドインバータ５０１に比べ低いものとなり、高速動作において点Ｐ５１は電圧を保持しきれなくなる。この例では、点Ｐ５１の電圧が極端にハイレベルから落ちている。点Ｐ５１にこのような電圧が印加されたとすると、ｔ５３〜ｔ５４の間、点Ｐ５２は理想的にはローレベルであるはずが、これとは逆にハイレベルとなってしまう。さらに、このときクロックドインバータ５０４はインバータ動作をしているから点Ｐ５３はローレベルになり、そして点Ｐ５４はハイレベルとなる。このとき、理想的には点Ｐ５４はローレベルになるはずだが、この例ではｔ５０の時点からハイレベルのままに保持されている。これは即ち誤動作しているということである。
【００２０】
以上に説明したように、クロックノイズ等のノイズが載ることによって前記駆動回路の誤動作が生じることは分かった。さて、一般に薄膜トランジスタはその易動度が半導体基板上に形成される電界効果型トランジスタに比べて小さいため、薄膜トランジスタを用いた論理回路ではクロックの論理電圧と電源電圧とを同じくして、高速動作を実現することが多い。つまり、通常の薄膜トランジスタ回路においては、電源電圧を上げるに従ってそのクロックノイズも大きくなるということであり、延いては誤動作が生じ易くなる。
【００２１】
次に、前述の２つ目の原因について説明する。それは、前記駆動回路の電源電圧を上げるのに伴って正負のクロックのタイミングずれに敏感になるという現象である。これについては、図６および図７を用いて説明する。図６の（ａ）は図５（ａ）で示した薄膜トランジスタ回路と同じである。（ｂ）はこの薄膜トランジスタ回路が誤動作したときの各点Ｄｉｎ、Ｐ６１〜Ｐ６４、クロックφ、φ＊の電圧波形を示す。図６（ａ）の構成とその理想的動作については上記図５（ａ）を用いて説明したものと同等であるので、ここでは説明を省く。ただし、図６（ｂ）に示す時点ｔ６０〜ｔ６５は図５（ｂ）および（ｃ）で用いた時点ｔ５０〜ｔ５６と同等には対応していないので注意してされたい。また、図７は図６（ａ）のクロックドインバータ６０１のｔ６２〜ｔ６３、ｔ６４〜ｔ６５期間での動作およびクロックドインバータ６０３のｔ６４〜ｔ６５での動作を説明する図である。図７（ａ）は薄膜トランジスタで構成した代表的なクロックドインバータの等価回路図である。ここに示すクロックドインバータは、クロックＣＬ１に導通状態を制御される第１のＰ型薄膜トランジスタ７０１と、入力信号ＩＮに導通状態を制御される第２のＰ型薄膜トランジスタ７０２と、入力信号ＩＮに導通状態を制御される第１のＮ型薄膜トランジスタ７０３と、クロックＣＬ２に導通状態を制御される第２のＮ型薄膜トランジスタとから構成され、それらは前記の順に正の電源Ｖｄｄから負の電源Ｖｓｓに直列に設けられる。このクロックドインバータの出力ＯＵＴは、前記第２のＰ型薄膜トランジスタ７０２のドレイン端子と、前記第１のＮ型薄膜トランジスタのドレイン端子との接続端子での電圧である。ここでは、このクロックドインバータの動作を説明する表、図７（ｂ）を参照して、図６のクロックドインバータの動作を説明する。
【００２２】
前述と同様に、この誤動作について動作順に説明する。初期状態においてクロックφはローレベル、クロックφ＊はハイレベル、Ｄｉｎはハイレベル、点Ｐ６１、Ｐ６３はローレベル、点Ｐ６２、Ｐ６４はハイレベルであるとする。（ｔ６０）まず、Ｄｉｎがローレベルに変わる。このとき、クロックドインバータ６０１はインバータ動作をしていないので点Ｐ６１はローレベルのままである。（ｔ６１）
さてこの誤動作の例では、クロックφがクロックφ＊に遅れを生じている場合を考える。そうすると、まず最初にクロックφ＊がローレベルに変わる。このとき、クロックドインバータ６０１においては、図７（ｂ）に示すように期間ｔ６２〜ｔ６３において、第１のＰ型薄膜トランジスタ７０１および第２のＰ型薄膜トランジスタ７０２が同時に導通状態となり、出力（点Ｐ６１）はハイレベルとなる。これに多少遅れてクロックφがハイレベルに変わる。この時点で前記クロックドインバータ６０１の第２のＮ型薄膜トランジスタ７０４は導通状態となるが、第１のＮ型薄膜トランジスタ７０３は絶縁状態のままであり、結局、前記クロックドインバータ６０１の出力はハイレベルのまま変わらない。（ｔ６３）
次に、クロックφ＊がハイレベルに変わる。この状態のとき前記クロックドインバータ６０１においては、図７（ｂ）に示すように第２のＰ型薄膜トランジスタ７０２および第２のＮ型薄膜トランジスタ７０４は導通状態にあるが、第１のＰ型薄膜トランジスタ７０１および第１のＮ型薄膜トランジスタ７０３が絶縁状態にある。このため、出力端子ＯＵＴつまり点Ｐ６１が正負両方の電源と高抵抗を介して接続されているのと等価になり、点Ｐ６１の電圧は電源電圧の１／２に漸近しつつ、不安定な状態になる。このとき、理想的な動作状況下ではクロックドインバータ６０３がインバータ動作をして点Ｐ６１をハイレベルに保持する役割を果たす。しかし、図７（ｂ）に示すように、前記クロックドインバータ６０３の第１のＰ型薄膜トランジスタ７０１および第１のＮ型薄膜トランジスタ７０３は導通状態となるが、第２のＰ型薄膜トランジスタおよび第２のＮ型薄膜トランジスタは絶縁状態となる。つまり、これはインバータとして機能せず、点Ｐ６１をハイレベルに保持することはできない。（ｔ６４）
その後再びクロックφ＊がローレベルになるまでの間（ｔ６４〜ｔ６５）に、点Ｐ６１の電圧が電源電圧の１／２程度にまで漸近してしまったとすると、インバータ６０２の出力は、それを構成するＰ型薄膜トランジスタとＮ型薄膜トランジスタの特性差等の諸要因に左右され、ハイレベル、ローレベルのどちらに近い電圧を出力するか予想できない。ここでは、仮に前記インバータ６０２がハイレベルに近い電圧を点Ｐ６２に出力した場合を考えると、前記クロックドインバータ６０３の出力（点Ｐ６１）はローレベルとなる。この時点ですでに、前述の図５を用いて説明した誤動作の状況と全く同じになっている。
【００２３】
これらの駆動回路では電源電圧を上げるのに伴って駆動回路の最高動作周波数も高くなる。このとき、駆動回路内の一部に誤動作が生じたとすると、それに対する応答速度も速くなるため、誤動作を補正するはずの動作が追いつかなくなるという現象が生じる。従って、ある一定の動作周波数でこの駆動回路が動作しているとき、電源電圧を上げるのに伴い誤動作が発生し易くなるということが起こる。
【００２４】
以上に説明した原因により前記駆動回路の誤動作が生じるのだが、実際にはこれらの現象が同時に進行しており、なお一層、誤動作し易くなっているのである。
【００２５】
本発明では以上の課題を解決し、安定動作を保証する薄膜トランジスタ回路を実現する方法について述べる。
【００２６】
【課題を解決するための手段】
薄膜トランジスタ回路において、第１、第２および第３のＮ型薄膜トランジスタと、第１および第２のＰ型薄膜トランジスタと、第１および第２の複数段インバータ回路とを含む差動増幅回路を具備し、前記第１のＮ型薄膜トランジスタにおいては、ゲート電極が前記第１のＮ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続され、ソース電極が第１の電源に接続され、ドレイン電極が前記第２および第３のＮ型薄膜トランジスタのソース電極に接続されており、前記第２のＮ型薄膜トランジスタのゲート電極にクロック信号が入力され、前記第３のＮ型薄膜トランジスタのゲート電極に参照電圧信号が入力され、前記第２および第３のＮ型薄膜トランジスタのドレイン電極が各々前記第１および第２のＰ型薄膜トランジスタのドレイン電極に接続され、前記第１および第２のＰ型薄膜トランジスタのソース電極およびゲート電極が第２の電源に接続され、前記第１および第２のＰ型薄膜トランジスタのドレイン電極を各々、前記第１および第２の複数段インバータ回路の入力端子に接続されて構成され、前記第１および第２の複数段インバータ回路の出力端子から、一対のクロック信号を得ることを特徴とする。
また、薄膜トランジスタ回路において、
第３、第４および第５のＰ型薄膜トランジスタと、第４、第５のＮ型薄膜トランジスタと、第３および第４の複数段インバータ回路とを含む差動増幅回路を具備し、前記第３のＰ型薄膜トランジスタにおいては、ゲート電極が前記第３のＰ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続され、ドレイン電極が第１の電源に接続され、ソース電極が前記第４および第５のＰ型薄膜トランジスタのドレイン電極に接続されており、前記第４のＰ型薄膜トランジスタのゲート電極にクロック信号が入力され、前記第５のＰ型薄膜トランジスタのゲート電極に参照電圧信号が入力され、前記第４および第５のＰ型薄膜トランジスタのドレイン電極が各々前記第４および第５のＮ型薄膜トランジスタのソース電極に接続され、前記第４および第５のＮ型薄膜トランジスタのドレイン電極およびゲート電極が第２の電源に接続され、前記第４および第５のＮ型薄膜トランジスタのソース電極が各々、前記第３および第４の複数段インバータ回路の入力端子に接続されて構成され、前記第３および第４の複数段インバータ回路の出力端子から、一対のクロック信号を得ることを特徴とする。
また、定電流源を備えた薄膜トランジスタ回路において、薄膜トランジスタに印加されるゲート電圧をＶｇ、ドレイン電圧をＶｄ、前記薄膜トランジスタの閾値電圧をＶ０としたとき、Ｖｄ＞Ｖｇ−Ｖ０なる関係が成り立つ飽和領域に前記薄膜トランジスタの動作を固定するバイアスをゲート電圧に印加し、等価的に定電流源として機能させることを特徴とする。
また、前記定電流源を構成する薄膜トランジスタとして、ＬＤＤ化またはオフセットゲート化した薄膜トランジスタを用いることを特徴とする。
また、薄膜トランジスタ回路を備えた液晶表示装置において、前記薄膜トランジスタ回路が、第１、第２および第３のＮ型薄膜トランジスタと、第１および第２のＰ型薄膜トランジスタと、第１および第２の複数段インバータ回路とを含む差動増幅回路を具備し、前記第１のＮ型薄膜トランジスタにおいては、ゲート電極が前記第１のＮ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続され、ソース電極が第１の電源に接続され、ドレイン電極が前記第２および第３のＮ型薄膜トランジスタのソース電極に接続されており、前記第２のＮ型薄膜トランジスタのゲート電極にクロック信号が入力され、前記第３のＮ型薄膜トランジスタのゲート電極に参照電圧信号が入力され、前記第２および第３のＮ型薄膜トランジスタのドレイン電極が各々前記第１および第２のＰ型薄膜トランジスタのドレイン電極に接続され、前記第１および第２のＰ型薄膜トランジスタのソース電極およびゲート電極が第２の電源に接続され、前記第１および第２のＰ型薄膜トランジスタのドレイン電極を各々、前記第１および第２の複数段インバータ回路の入力端子に接続されて構成され、前記第１および第２の複数段インバータ回路の出力端子から、一対のクロック信号を得ることを特徴とする。
また、薄膜トランジスタを備えた液晶表示装置回路において、前記薄膜トランジスタ回路が、第３、第４および第５のＰ型薄膜トランジスタと、第４、第５のＮ型薄膜トランジスタと、第３および第４の複数段インバータ回路とを含む差動増幅回路を具備し、前記第３のＰ型薄膜トランジスタにおいては、ゲート電極が前記第３のＰ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続され、ドレイン電極が第１の電源に接続され、ソース電極が前記第４および第５のＰ型薄膜トランジスタのドレイン電極に接続されており、前記第４のＰ型薄膜トランジスタのゲート電極にクロック信号が入力され、前記第５のＰ型薄膜トランジスタのゲート電極に参照電圧信号が入力され、前記第４および第５のＰ型薄膜トランジスタのドレイン電極が各々前記第４および第５のＮ型薄膜トランジスタのソース電極に接続され、前記第４および第５のＮ型薄膜トランジスタのドレイン電極およびゲート電極が第２の電源に接続され、前記第４および第５のＮ型薄膜トランジスタのソース電極が各々、前記第３および第４の複数段インバータ回路の入力端子に接続されて構成され、前記第３および第４の複数段インバータ回路の出力端子から、一対のクロック信号を得ることを特徴とする。
また、定電流源を有する薄膜トランジスタ回路を備えた液晶表示装置において、薄膜トランジスタに印加されるゲート電圧をＶｇ、ドレイン電圧をＶｄ、前記薄膜トランジスタの閾値電圧をＶ０としたとき、Ｖｄ＞Ｖｇ−Ｖ０なる関係が成り立つ飽和領域に前記薄膜トランジスタの動作を固定するバイアスをゲート電圧に印加し、等価的に定電流源として機能させることを特徴とする。
また、シフトレジスタを備えた薄膜トランジスタ回路において、前記薄膜トランジスタ回路のシフトレジスタ部が、第１のクロック信号に規定される第１のクロックドインバータと、前記第１のクロックとは逆位相の関係にある第２のクロック信号に規定される第２および第３のクロックドインバータと、インバータと、薄膜トランジスタからなるダイオード回路とからなり、前記第１のクロックドインバータの出力端子を前記ダイオード回路の入力端子に接続し、前記ダイオード回路の出力端子を前記インバータおよび第２のクロックドインバータの入力端子に接続し、前記第２のクロックドインバータの出力端子を前記第１のクロックドインバータの出力端子兼前記ダイオード回路の入力端子に接続し、さらに、前記第２のクロックドインバータの出力を、第１のクロック信号と第２のクロック信号が入れ替わるのを除いて構成を上記と同じくした回路の前記第１のクロックドインバータの入力端子に相当する端子に接続して構成することにより、前記課題を解決する。
【００２７】
また、シフトレジスタを備えた薄膜トランジスタ回路において、前記薄膜トランジスタのシフトレジスタ部に入力する一対のクロック信号を、第３のクロック信号および参照電圧信号の電圧差を増幅する差動増幅回路を用いて得ることにより、前記課題を解決する。このとき、前記参照電圧信号が前記第３のクロック信号の振幅の中心に相当する電圧にすることにより、一層の効果が得られる。
【００２８】
また、差動増幅回路を備えた薄膜トランジスタ回路が、第１、第２および第３のＮ型薄膜トランジスタ回路と、第１、第２のＰ型薄膜トランジスタ回路と、第１および第２の複数段インバータ回路とからなり、
前記第１のＮ型薄膜トランジスタのゲート電極を、前記第１のＮ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続し、ソース電極を負電源に、ドレイン電極を前記第２および第３のＮ型薄膜トランジスタのソース電極に接続し、前記第２のＮ型薄膜トランジスタのゲート電極には前記第３のクロック信号を入力し、前記第３のＮ型薄膜トランジスタのゲート電極には前記参照電圧信号を入力し、また、前記第２および第３のＮ型薄膜トランジスタのドレイン電極を各々前記第１および第２のＰ型薄膜トランジスタのドレイン電極に接続し、前記第１および第２のＰ型薄膜トランジスタのソース電極およびゲート電極を正電源に接続し、さらに、前記第１および第２のＰ型薄膜トランジスタのドレイン電極を各々、前記第１および第２の複数段インバータ回路の入力端子に接続して構成され、
前記第１および第２の複数段インバータ回路の出力端子から、前記シフトレジスタ部に入力する一対のクロック信号を得る方法、
同様にまたは、差動増幅回路を備えた薄膜トランジスタ回路が、第３、第４および第５のＰ型薄膜トランジスタ回路と、第４、第５のＮ型薄膜トランジスタ回路と、第３および第４の複数段インバータ回路とからなり、
前記第３のＰ型薄膜トランジスタのゲート電極を、前記第３のＰ型薄膜トランジスタに流れるドレイン電流量を動作範囲で一定にする任意の電圧源に接続し、ドレイン電極を正電源に、ソース電極を前記第４および第５のＰ型薄膜トランジスタのドレイン電極に接続し、前記第４のＰ型薄膜トランジスタのゲート電極には前記第３のクロック信号を入力し、前記第５のＰ型薄膜トランジスタのゲート電極には前記参照電圧信号を入力し、また、前記第４および第５のＰ型薄膜トランジスタのドレイン電極を各々前記第４および第５のＮ型薄膜トランジスタのソース電極に接続し、前記第４および第５のＮ型薄膜トランジスタのドレイン電極およびゲート電極を負電源に接続し、さらに、前記第４および第５のＮ型薄膜トランジスタのソース電極を各々、前記第３および第４の複数段インバータ回路の入力端子に接続して構成され、
前記第３および第４の複数段インバータ回路の出力端子から、前記シフトレジスタ部に入力する一対のクロック信号を得る方法により、前記課題を解決する。
【００２９】
また、定電流源を備えた薄膜トランジスタ回路において、薄膜トランジスタに印加されるゲート電圧をＶｇ、ドレイン電圧をＶｄ、前記薄膜トランジスタの閾値電圧をＶ０としたとき、Ｖｄ＞Ｖｇ−Ｖ０なる関係が成り立つ飽和領域に前記薄膜トランジスタの動作を固定するバイアスをゲート電圧に印加し、等価的に定電流源として機能させることにより、前記課題を解決し、さらに前記定電流源を構成する薄膜トランジスタとして、ＬＤＤ化またはオフセットゲート化した薄膜トランジスタを用いることにより一層の効果が得られる。
【００３０】
【作用】
上記手段を講じた薄膜トランジスタ回路においては、そのシフトレジスタ部の各段毎にダイオード回路を設けることにより動作ノイズ、クロックノイズ等による誤動作の発生確率を減らし、安定動作を実現する。また、そのシフトレジスタ部に入力される一対のクロック信号を差動増幅回路でほぼ同時に生成することにより、クロック信号間の遅延差を実質的に無くして安定動作を実現する。また、薄膜トランジスタの飽和領域の特性を用いることにより定電流源を等価的に実現し、薄膜トランジスタ回路の安定動作を実現する。
【００３１】
【実施例】
次に、本発明の実施例について以下に説明する。
【００３２】
本発明は、液晶表示装置の駆動回路等や、走査型画像読み込み装置の駆動回路等に用いられる薄膜トランジスタ回路に適用できる。ここでは実施例として、本発明の薄膜トランジスタ回路を用いて駆動回路を構成したアクティブマトリクス方式の液晶表示装置について説明する。この基本構成は従来例で示したものと変わらないため、従来例の説明で用いた図２を用いて説明する。本発明の薄膜トランジスタ回路をアクティブマトリクス方式の液晶表示装置は、ソース線駆動回路２０１およびゲート線駆動回路２０２と、少なくとも画素マトリクス２０３が同一の透明絶縁基板２０４の上に形成されてなる。そのうち、画素マトリクス２０３は、ソース線駆動回路２０１に接続された複数のソース線Ｘ１，Ｘ２，Ｘ３・・・と、ゲート線駆動回路２０２に接続された複数のゲート線Ｙ１，Ｙ２，Ｙ３・・・と、これらのゲート線およびソース線の各交点に形成された複数の画素Ｐ１１，Ｐ１２・・・とを有し、各画素Ｐ１１，Ｐ１２・・・には薄膜トランジスタ２０５および液晶セル２０６を有する。
【００３３】
以上の構成を持ったアクティブマトリクス方式の液晶表示装置等の駆動回路等に用いられる薄膜トランジスタ回路において、その誤動作を防止するためには、駆動回路の各接続点の電圧を正常に保持することが必要である。以下、それを実現する実施例について具体的に述べる。
【００３４】
（実施例１）
本実施例１では、ダイオード接続した薄膜トランジスタを用いて薄膜トランジスタ回路中の各接続点の電圧を保持し、誤動作を防止する方法について述べる。図８は、本発明の実施例１を説明する図である。ここでは、前記のゲート線駆動回路３０２およびソース線駆動回路３０１等のシフトレジスタ回路として、本発明を適用した場合について説明する。
【００３５】
まず、図中の記号について説明する。８０３および８０７はインバータである。また、８０１および８０８はクロックφがハイレベル、クロックφ＊がローレベルのときにインバータ動作を行うクロックドインバータであり、８０４および８０５はクロックφがローレベル、クロックφ＊がハイレベルのときにインバータ動作を行うクロックドインバータである。また、８０２および８０６はダイオード接続をした薄膜トランジスタである。これらは両極性ダイオードと等価であるため、以下ではダイオード８０２、８０６と記すことにする。ここでは一例として、第１の端子にＮ型薄膜トランジスタのゲート電極およびソース電極およびＰ型薄膜トランジスタのゲート電極およびソース電極を接続し、第２の端子にＮ型薄膜トランジスタのドレイン電極およびＰ型薄膜トランジスタのドレイン電極を接続して構成されるダイオードを一例として挙げる。
【００３６】
なお、前記クロックφとクロックφ＊とは逆位相の関係にある。また、本文中で述べるハイレベルとは、Ｎ型薄膜トランジスタを導電状態に、かつ、Ｐ型薄膜トランジスタを絶縁状態にするときに印加されるゲート電圧に相当する。同様に、ローレベルとは、Ｎ型薄膜トランジスタを絶縁状態に、Ｐ型薄膜トランジスタを導電状態にするときに印加されるゲート電圧に相当する。以下、本文中ではハイレベルの電圧をＶＨ、ローレベルの電圧をＶＬと記す。また、本文中、薄膜トランジスタの伝導型に関しての記述が特にない場合には、全てエンハンスメント型の薄膜トランジスタであるものとする。
【００３７】
次に、この薄膜トランジスタ回路の動作について図８および図９を用いて説明する。図９は図８の点Ｐ８０〜Ｐ８６での電圧を表したタイムチャートであり、同符号が同じ箇所に対応している。
【００３８】
まず初期状態として、シフト開始信号の入力端子である点Ｐ８０がＶＨになっており、シフト信号の出力端子である点Ｐ８１、Ｐ８２がＶＬになっている場合を想定する。（ｔ９０）
この初期状態から、クロックφがＶＨに、クロックφ＊がＶＬに変わる。このとき、クロックφで規定されているクロックドインバータ８０１はインバータ動作をし、クロックφ＊で規定されているクロックドインバータ８０４はインバータとして機能しない。よって、ダイオード８０２の入力端子である点Ｐ８３はＶＬとなる。この状態のとき、ダイオード８０２は双方向ダイオードとして機能するため、それを構成する薄膜トランジスタの閾値電圧ＶｔｈをＶＬに加えた電圧（Ｖｔｈ＋ＶＬ）を点Ｐ８４に出力する。次にインバータ８０３は、入力電圧がＶＬ以上（Ｖｔｈ＋ＶＬ）以下のときＶＨの電圧を出力する。これにより、点Ｐ８１はＶＨとなり、初期状態でのＶＬからＶＨへと変化したことになる。（ｔ９１）
次に、クロックφがＶＬに、クロックφ＊がＶＨになり、点Ｐ８０が再びＶＬになる。このとき、前述と同様にクロックφで規定されているクロックドインバータ８０１はインバータとして機能せず、点Ｐ８０の電圧状態の変化が点Ｐ８３に伝えられることはない。これに対して、クロックφ＊で規定されているクロックドインバータ８０４および８０５はインバータ動作をする。このうち、クロックドインバータ８０４は点Ｐ８３の電圧ＶＬを保持するよう機能する。一方、クロックドインバータ８０５は点Ｐ８５をＶＬに変える。点Ｐ８５のＶＬ出力を受け、ダイオード８０６は前述と同様に電圧（Ｖｔｈ＋ＶＬ）を点Ｐ８６に出力し、続いて、インバータ８０７がＶＨの電圧を点Ｐ８２に出力する。こうして、点Ｐ８２は初期状態のＶＬからＶＨへと変化したことになる。（ｔ９２）
次に再び、クロックφがＶＨに、クロックφ＊がＶＬになる。このとき、クロックφで規定されているクロックドインバータ８０１および８０８はインバータ動作をし、クロックφ＊に規定されているクロックドインバータ８０４および８０５はインバータとして機能しない。クロックドインバータ８０１は、この時点で点Ｐ８０がＶＨからＶＬに電圧状態が変化したのに対応してＶＨの電圧を点Ｐ８３に出力する。ダイオード８０２は、これを受けてＶＨよりも閾値電圧Ｖｔｈ分だけ低い電圧（ＶＨ−Ｖｔｈ）を点Ｐ８４に出力する。インバータ８０３は、入力電圧が（ＶＨ−Ｖｔｈ）以下ＶＨ以下のときＶＬの電圧を出力する。これにより、点Ｐ８１はＶＬとなり、初期状態からＶＬ、ＶＨ、ＶＬと変化、ビット出力となる。このとき、クロックドインバータ８０５は、インバータとして機能しないので、点Ｐ８１の電圧状態の変化に対応しない。一方、クロックドインバータ８０８は点Ｐ８５の電圧を保持するよう機能している。（ｔ９３）
次に再び、クロックφがＶＬに、クロックφ＊がＶＨになる。クロックφ＊に規定されているクロックドインバータ８０４および８０５はインバータ動作をし、クロックφに規定されているクロックドインバータ８０１および８０８はインバータとして機能しない。このうち、クロックドインバータ８０４は点Ｐ８３の保持動作を行う。一方、クロックドインバータ８０５は、この時点で点Ｐ８１の電圧状態の変化に対応し、ＶＨの電圧を点Ｐ８６に出力する。これに続いて、ダイオード８０６は前述と同様に（ＶＨ−Ｖｔｈ）の電圧を点Ｐ８６を出力し、インバータ８０７はＶＬを出力する。こうして、点Ｐ８２は点Ｐ８１と同様にＶＬ、ＶＨ、ＶＬと変化、ビット出力となる。（ｔ９４）
通常、クロックφとクロックφ＊とは互いに逆位相で同周期の周期信号である。つまり、点Ｐ８２の出力信号は点Ｐ８１の出力信号に対しクロックφおよびφ＊の１／２周期だけ遅れていることになる。即ち、これによりビット出力が転送され、シフトレジスタ動作は従来と同様に行われたということになる。
【００３９】
さてここで、従来の薄膜トランジスタ回路ではクロックノイズ等により誤動作が発生したのに対して、本実施例１の薄膜トランジスタ回路を用いることにより誤動作の発生頻度が大幅に改善されることを説明する。
【００４０】
具体的な場合を想定し、ここでは前記の時点ｔ９２において、点Ｐ８３がクロックノイズ等の影響により（Ｖｔｈ＋ＶＬ）以上の電圧、（Ｖｔｈ＋ＶＬ＋Ｖｅｒｒ）に瞬間的に変化したものとする。過渡応答を考慮しなければ、前記ダイオード８０２は（Ｖｔｈ＋ＶＬ）以上の電圧を入力した場合、入力電圧を減衰させることなく出力することができると考えられる。しかし実際には、前記ダイオードを構成する薄膜トランジスタの素子容量および素子抵抗により前記ダイオードには遅延回路が等価的に構成されることになり、点Ｐ８４は点Ｐ８３の電圧変動の影響を瞬間的に受けることは無くなる。そうした遅延が生じている間に、前記クロックドインバータ８０４が機能して点Ｐ８３をＶＬに戻し、正常動作させることができる。
【００４１】
以上に示した本発明の構成をシフトレジスタ部の各ビットに設けることにより各ビット毎に誤動作を防止することが可能となるため、誤動作の発生確率を減少させることができる。
【００４２】
なおここでは、前記ダイオード８０２および８０６、インバータ８０３および８０７等、図８に示した回路に用いる薄膜トランジスタ全ての閾値電圧が等しい場合について説明した。これに対して、前記ダイオードに用いた薄膜トランジスタの閾値電圧Ｖｔｈ１を、その他の前記インバータおよび前記クロックドインバータに用いた薄膜トランジスタの閾値電圧Ｖｔｈ２よりも小さくすることで以下に説明する理由により、さらに安定動作が保証されることになる。このとき、インバータ８０３および８０７への入力電圧は、前記ダイオードへの入力がＶＬのとき（ＶＬ＋Ｖｔｈ１）、ＶＨのとき（ＶＨ−Ｖｔｈ１）で安定する。また、前記インバータは入力電圧がＶＬ以上（ＶＬ＋Ｖｔｈ２）以下のときＶＨを出力し、さらに入力電圧がＶＬに近い程安定してＶＨを出力することができる。同様に、入力電圧が（ＶＨ−Ｖｔｈ２）以上ＶＨ以下のときＶＬを出力し、さらに入力電圧がＶＨに近い程安定してＶＬを出力することができる。前記インバータに安定して入力される電圧は（ＶＬ＋Ｖｔｈ１）および（ＶＨ−Ｖｔｈ１）であるので、このＶｔｈ１＜Ｖｔｈ２なる条件が成り立つとき、ＶＬ＜ＶＬ＋Ｖｔｈ１＜ＶＬ＋Ｖｔｈ２およびＶＨ−Ｖｔｈ２＜ＶＨ−Ｖｔｈ１＜ＶＨの関係が成り立つため、前記インバータは、全ての薄膜トランジスタの閾値電圧が等しい場合に比べて、安定した出力をすることができる。以上により、さらに誤動作の発生確率の低い薄膜トランジスタ回路を得ることができる。
【００４３】
以上に示した薄膜トランジスタを用いたダイオード回路を用いる本実施例１による方式は、従来、動的シフトレジスタ等に用いられている容量を付加する方式に比べ電源線へのノイズ混入を少なくすることが可能となる。これは、従来の容量を付加する方式が、電源線との間に設けた容量を介して電荷変動を直接的に電源線に伝えるのに対して、ダイオード回路を用いる本実施例１の方式が、電源線とダイオードとを直接に接続せず、他のインバータ等を通じて間接的に接続するからである。
【００４４】
（実施例２）
本実施例２では、クロック発生回路に薄膜トランジスタで構成した差動増幅回路を用いて薄膜トランジスタ回路に入力されるクロックのタイミングずれを少なくし、誤動作を防止する方法について述べる。
【００４５】
図１は本実施例２を用いた薄膜トランジスタ回路の一例を説明するブロック図である。ここでは、アクティブマトリクス型液晶表示装置等の駆動装置に用いられる薄膜トランジスタ回路を挙げる。図中記号１２０は差動増幅回路を示しており、記号１２１、１２２はそれぞれ前記差動増幅回路に入力されるクロック信号ＣＬＫを伝送するクロック信号線および参照電圧Ｖｒｅｆを伝送する参照電圧信号線を示している。また、記号１２３は前記差動増幅回路から出力されたクロックφおよびφ＊の信号を入力して動作するシフトレジスタ回路であり、ここでは説明簡略化のため前記シフトレジスタ回路を１ビット毎のブロック図で示した。前記シフトレジスタ回路については従来のものと動作、構成とも特に変わらない。以上の構成のとき、前記差動増幅回路１２０は、クロック信号ＣＬＫおよび参照電圧Ｖｒｅｆを入力し、前記クロック１２１と同相のクロックφおよび逆相のクロックφ＊を出力する。
【００４６】
次に、この差動増幅回路１２０の具体的構成の一例を図１０に示す。図中、記号１４０、１４１、１４２はＮ型薄膜トランジスタを表し、記号１４３および１４４はＰ型薄膜トランジスタを表している。また、記号１４５は差動対回路を表し、１４６および１４６’は前記差動対回路の出力を増幅するバッファを表している。ここでは、前記参照電圧信号Ｖｒｅｆを第１の入力端子１４８に入力し、前記クロック１２１を第２の入力端子１４７に入力して、それらの電圧の差を増幅出力している。バッファ１４６および１４６’は、入力端子にＮ型薄膜トランジスタのゲート電極およびＰ型薄膜トランジスタのゲート電極を接続し、出力端子に前記Ｎ型薄膜のドレイン電極および前記Ｐ型薄膜トランジスタのドレイン電極を接続し、前記Ｎ型薄膜トランジスタのソース電極を負電源に接続し、前記Ｐ型薄膜トランジスタのソース電極を正電源に接続することにより得られるインバータ回路を複数接続してなる。これらの回路は電圧Ｖｄｄの正電源および電圧Ｖｓｓの負電源に接続されている。
【００４７】
以上の差動増幅回路を用いてクロックφおよびφ＊を得る課程を、図１１および図１２を用いて回路動作に基づいて説明する。図１１は、図１０に示す差動増幅回路のうち前記差動対１４５の動作を説明する図である。図１１（ａ）は、前記参照電圧Ｖｒｅｆに比べて前記クロック１２１の電圧Ｖｉｎの方が大きい場合の差動対回路での電流の流れを示す図であり、図１１（ｂ）は逆に、前記クロック１２１の電圧Ｖｉｎに比べて前記参照電圧Ｖｒｅｆの方が大きい場合での差動対回路での電流の流れを示す図である。図１２はこの差動増幅回路を実際に駆動した場合の動作状態を説明するタイムチャートである。
【００４８】
まず図１１を用いて簡単に前記差動対回路１４５の動作を説明する。それぞれの薄膜トランジスタに附した記号は図１０と同じである。さて、まずＮ型薄膜トランジスタ１４０はゲート電極に入力されるバイアス電圧Ｖｂｉａｓにより常に飽和領域で動作をするよう保持されている。飽和領域において薄膜トランジスタはドレイン電圧に依存せずドレイン電流が流れるので、ここでは前記Ｎ型薄膜トランジスタ１４０は等価的に定電流源として用いられている。その定電流源が定電流ｉを流しているとする。さて、図１１（ａ）に示すようにＶｉｎ＞Ｖｒｅｆの関係が成り立つとき、Ｎ型薄膜トランジスタ１４１の抵抗は、それに対峙するＮ型薄膜トランジスタ１４２の抵抗に比べて小さくなるので、前記Ｎ型薄膜トランジスタ１４１には前記定電流ｉの１／２よりもｉｄｆだけ多い電流（ｉ／２＋ｉｄｆ）が流れることになる。同様に、これに対峙する前記Ｎ型薄膜トランジスタ１４２には（ｉ／２−ｉｄｆ）の電流が流れることになる。一方、前記Ｐ型薄膜トランジスタ１４３および１４４はカレントミラー回路を構成しており、このＰ型薄膜トランジスタ１４３および１４４にはそれぞれ同じ電流が流れるのであるから、即ち、それぞれｉ／２の電流が流れることになる。その結果、端子ｏｕｔ１から前記Ｎ型薄膜トランジスタ１４１に向かってｉｄｆの電流が流れ、前記Ｎ型薄膜トランジスタ１４２から端子ｏｕｔ２に向かってｉｄｆの電流が流れることになる。つまりＶｉｎ＞Ｖｒｅｆの関係が成り立つとき、この前記差動対回路１４５は端子ｏｕｔ１から電流を引き込んで端子ｏｕｔ１の電圧を下げ、端子ｏｕｔ２に電流を流し込んで端子ｏｕｔ２の電圧を上げるよう動作するのである。同様に、図１１（ｂ）に示すようにＶｉｎ＜Ｖｒｅｆの関係が成り立つときには、図１１（ａ）の場合とは逆に、前記差動対回路１４５は端子ｏｕｔ１に電流を流し込んで端子ｏｕｔ１の電圧を上げ、端子ｏｕｔ２から電流を引き込んで端子ｏｕｔ２の電圧を下げるよう動作する。
【００４９】
以上に説明した差動対回路を用いた差動増幅回路は、実際には図１２に示したタイムチャートのように駆動される。クロック信号ＣＬＫはＶｄｄとＶｓｓとを繰り返す周期信号である。ここでは、矩形波を入力した例について述べるが、これは正弦波でも構わず、さらには矩形波に遅延を生じた波形でも良く、つまりは後述する差動動作が対称に行える波形であれば良い。また、参照電圧Ｖｒｅｆはクロック信号ＣＬＫの振幅中心、即ちここでは（Ｖｄｄ＋Ｖｓｓ）／２に設定する。これにより、クロック信号ＣＬＫはＶｒｅｆから相対的に見て正負に波形の対称性が得られ、延いてはクロックφとクロックφ＊との対称性を最も良くすることができる。これは、図１１で説明した前記出力端子ｏｕｔ１およびｏｕｔ２に流れる電流ｉｄｆが、（ａ）のＶｉｎ＞Ｖｒｅｆの関係が成り立つ場合と（ｂ）のＶｉｎ＜Ｖｒｅｆの関係が成り立つ場合とで相異なるとき、前記端子ｏｕｔ１およびｏｕｔ２の電圧波形に対称性が損なわれることから逆説的に説明できる。さて、図１２に示すように、クロック信号ＣＬＫおよび参照電圧Ｖｒｅｆを差動対回路の２つの入力端子に入力したときには、前にも説明した通り、クロック信号ＣＬＫの電圧が参照電圧Ｖｒｅｆよりも大きいときには前記端子ｏｕｔ１の電圧を下げ、前記端子ｏｕｔ２の電圧を上げるよう差動動作をする。また、クロック信号ＣＬＫの電圧が参照電圧Ｖｒｅｆよりも小さいときには前記端子ｏｕｔ１の電圧を上げ、前記端子ｏｕｔ２の電圧を下げるよう差動動作をする。この様子を図１２の２段目および３段目に示す。２段目に示すのが前記端子ｏｕｔ２での出力電圧波形であり、３段目が前記端子ｏｕｔ１での出力電圧波形である。これを前記バッファ回路１４６および１６４’で増幅することによりクロックφおよびφ＊を得ることができる。差動増幅回路を用いてクロックφおよびφ＊を同タイミングで生成することにより、クロック間の遅延差、同期ずれの無い一対のクロック信号を得ることが可能となる。
【００５０】
以上、説明した本実施例２を用いることにより、シフトレジスタ回路に入力されるクロックφおよびクロックφ＊の同期ずれを実質的になくすことができ、さらには電源電圧の如何に関らず同様に差動増幅回路が同タイミングで一対のクロック信号を生成することができるので、これを用いた薄膜トランジスタ回路が電源電圧を上げるに従って誤動作し易くなるということは無い。
【００５１】
なお、ここでは差動増幅回路について一例を挙げたに過ぎないが、図１０に示した前記差動対回路１４５のＮ型薄膜トランジスタをＰ型薄膜トランジスタに変え、Ｐ型薄膜トランジスタをＮ型薄膜トランジスタに変え、正電源と負電源を入れ替えることにより同機能の差動増幅回路を得ることができる。また、それ意外にも、内部に差動対回路を有する差動増幅回路であれば問題なく本実施例２の前記差動増幅回路として適用できる。
【００５２】
以上、実施例１および実施例２について別々に説明したが、これらを同時に用いることにより薄膜トランジスタ回路の一層の安定動作を保証することができる。
【００５３】
（実施例３）
ところで、図１１の前記Ｎ型薄膜トランジスタ１４０は定電流源として機能することは述べたが、この薄膜トランジスタを用いて定電流を安定して出力する方法について以下に詳しく述べる。
【００５４】
等価的な定電流源として薄膜トランジスタを用いるには、前述したように、その伝導特性の飽和領域での特性を用いるのが回路的に最も単純である。飽和領域とは、Ｎ型薄膜トランジスタの場合、ドレイン電圧をＶｄ、ゲート電圧をＶｇ、閾値電圧をＶ０としたときＶｄ＜ＶｇーＶ０となる電圧範囲のことである。当然、ここではエンハンスメント型の薄膜トランジスタを前提としているのでＶｇ＞０の条件を含んでいる。Ｐ型薄膜トランジスタもこれに準じる。薄膜トランジスタを流れる電流は、飽和領域においてゲート電圧にのみ依存しドレイン電圧に殆ど依存しないという特徴を有している。本実施例２では定電流源として薄膜トランジスタの飽和領域での特性を用いるために、薄膜トランジスタのゲート電圧として上記の飽和領域の範囲条件を満たす電圧Ｖｂｉａｓを印加している。
【００５５】
これを定電流源として利用することにより、カレントミラー回路を用いる代表的な方法に比べ、低消費電流かつ１素子による単純な回路で定電流源を構築できるという利点がある。さらには、薄膜トランジスタの伝導特性は、ＭＯＳＦＥＴの伝導特性のようにバックゲート電圧Ｖｓｕｂに依存することが無いので、定電流量の制御をゲート電極のみで行うことができ定電流源の制御が容易になるという利点がある。
【００５６】
さらに、この定電流特性をより良くするには、この薄膜トランジスタをオフセットゲート化またはＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）化した薄膜トランジスタにすれば良い。一般に、オフセットゲートとはゲート電極端の直下から離れた位置にドレイン電極端がある薄膜トランジスタ構造のことを指し、ＬＤＤとはゲート電極端直下とドレイン電極端との間に低濃度の不純物領域を設けた薄膜トランジスタ構造のことを指している。オフセットゲート化またはＬＤＤ化した薄膜トランジスタと通常の薄膜トランジスタとについて、飽和領域におけるドレイン電流のドレイン電圧依存性を模式的に示したのが図１３である。図１３（ａ）は通常のＮ型薄膜トランジスタの飽和領域での伝導特性であり、（ｂ）はＬＤＤ化またはオフセットゲート化したＮ型薄膜トランジスタの飽和領域での伝導特性である。実線で示したのが飽和領域での伝導特性であり、点線で示したのが線形領域での伝導特性である。縦軸はドレイン電流を対数スケールにとり、横軸はゲート電圧を線形にとった。それぞれの図の２本の線は、ドレイン電圧がＶｄ１、Ｖｄ２（但し、Ｖｄ１＜Ｖｄ２）のときのドレイン電流を示している。これを見て分かるように、通常の薄膜トランジスタでは飽和領域においても若干のドレイン電圧依存性があるのに対し、オフセットゲート化またはＬＤＤ化することにより飽和領域でのドレイン電圧依存性は実質的になくなる。オフセットゲート化またはＬＤＤ化した薄膜トランジスタ回路を用いて前記差動対回路の定電流源を構成することにより、前記差動対回路の入力電圧に全く依存せずに安定した電流を出力する定電流源を得ることができる。さらには、これを用いた薄膜トランジスタ回路を低消費電流化し、かつその消費電流のばらつきを小さくすることができるため電源容量等の設計を容易にすることができる。
【００５７】
【発明の効果】
上記実施例１または実施例２による手段を講じた薄膜トランジスタ回路においては、電源電圧に対する誤動作の発生確率の依存性が無くなるため、動作を保証する電源電圧の規格範囲を大きくとることが可能となる。さらに、上記実施例２による手段を講じた薄膜トランジスタ回路においては、そのシフトレジスタ部におけるクロックタイミングに対する余裕が生じるため、外部のクロック発生回路のタイミング余裕を大きくすることができ、延いては前記薄膜トランジスタ回路を用いたシステム全体の設計余裕を大きくすることができる。また、本実施例３による手段を講じた薄膜トランジスタ回路においては、定電流源を極めて簡単な回路構成で得ているため、薄膜トランジスタ回路の低消費電力化や、小型化の目的に適している。
【図面の簡単な説明】
【図１】本発明の実施例２の一例を説明する図。
【図２】従来の液晶表示装置の構成を説明する図。
【図３】従来の液晶表示装置を説明する等価回路図。
【図４】従来の液晶表示装置の駆動方法の一例を説明する図。
【図５】従来の薄膜トランジスタ回路の、ノイズ等による誤動作の状況を説明する図。（ａ）は薄膜トランジスタを用いたシフトレジスタ回路の構成を説明する図。（ｂ）は前記シフトレジスタ回路の理想的な動作を説明するタイムチャート。（ｃ）は前記シフトレジスタ回路が誤動作するときの状況を説明するタイムチャート。
【図６】従来の薄膜トランジスタ回路の、クロックの同期ずれによる誤動作の状況を説明する図。（ａ）は薄膜トランジスタを用いたシフトレジスタ回路の構成を説明する図。（ｂ）は前記シフトレジスタ回路が誤動作するときの状況を説明するタイムチャート。
【図７】クロックドインバータの基本構成および動作を説明する図。（ａ）は最も一般的なクロックドインバータの基本構成を説明する図。（ｂ）は前記クロックインバータの動作を説明する表。
【図８】本発明の実施例１の一例を説明する図。
【図９】図８で示した本発明の実施例１の一例の回路動作を説明するタイムチャート。
【図１０】本発明の実施例２に用いる差動増幅回路の構成を説明する図。
【図１１】本発明の実施例２に用いる前記差動増幅回路の動作を説明する図。（ａ）は、クロック信号ＣＬＫの入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも大きい場合における、前記差動増幅回路の動作を説明する図。（ｂ）は、ＶｒｅｆがＶｉｎよりも大きい場合における、前記差動増幅回路の動作を説明する図。
【図１２】図１で示した本発明の実施例２の動作を説明するタイムチャート。
【図１３】本発明の実施例３を説明する図。
【符号の説明】
１２０　・・・　差動増幅回路
１２１　・・・　クロックＣＬＫを伝送するクロック信号線
１２２　・・・　参照電圧Ｖｒｅｆを伝送する参照電圧信号線
１２３　・・・　シフトレジスタ部
ＣＬＫ　・・・　クロック信号ＣＬＫ
Ｖｒｅｆ　・・・　参照電圧信号
φ、φ＊　・・・　クロックφおよびクロックφ＊
２０１　・・・　ソース線駆動回路
２０２　・・・　ゲート線駆動回路
２０３　・・・　画素マトリクス
２０４　・・・　透明絶縁基板
２０５　・・・　薄膜トランジスタ
２０６　・・・　液晶セル
Ｘ１，Ｘ２，Ｘ３　・・・　ソース線
Ｙ１，Ｙ２，Ｙ３　・・・　ゲート線
Ｐ１１，Ｐ１２，Ｐ１３，，，　・・・　画素
３０１　・・・　ソース線駆動回路
３０２　・・・　ゲート線駆動回路
３０３　・・・　画素マトリクス
３０４　・・・　Ｘ側シフトレジスタ
３０５　・・・　Ｘ側バッファ
３０６　・・・　ビデオ信号線
３０７，３０７’　・・・　アナログスイッチ
３０８，３０８’　・・・　ソース線
３０９　・・・　Ｙ側シフトレジスタ
３１０　・・・　Ｙ側バッファ
３１１，３１１’　・・・　ゲート線
３１２，３１２’　・・・　薄膜トランジスタ
３１３，３１３’　・・・　液晶セル
３３１　・・・　クロックＣＬＸで規定されるクロックドインバータ
３３２　・・・　クロックＣＬＸ＊で規定されるクロックドインバータ
３３３　・・・　インバータ
３３４　・・・　Ｘ側シフトレジスタの基本セル
３３５　・・・　クロックＣＬＹで規定されるクロックドインバータ
３３６　・・・　クロックＣＬＹ＊で規定されるクロックドインバータ
３３７　・・・　インバータ
３３８　・・・　ＮＡＮＤ論理ゲート
３３９　・・・　Ｙ側シフトレジスタの基本セル
３４１　・・・　Ｘ側シフトレジスタのスタートパルス入力端子
３４２　・・・　Ｙ側シフトレジスタのスタートパルス入力端子
３４４　・・・　ビデオ信号入力端子
ＣＬＸ，ＣＬＸ＊　・・・　クロックＣＬＸおよびクロックＣＬＸ＊
ＣＬＹ，ＣＬＹ＊　・・・　クロックＣＬＹおよびクロックＣＬＹ＊
Ｐ１，Ｐ２　・・・　図３の等価回路の点Ｐ１および点Ｐ２
Ｑ１，Ｑ２　・・・　図３の等価回路の点Ｑ１および点Ｑ２
Ｒ１，Ｒ２　・・・　図３の等価回路の点Ｒ１および点Ｒ２
Ｖ１　・・・　図３の等価回路の点Ｖ１
４０１　・・・　図３の点Ｐ１での電圧波形
４０２　・・・　図３の点Ｐ２での電圧波形
４０３　・・・　図３の点Ｑ１での電圧波形
４０４　・・・　図３の点Ｑ２での電圧波形
４０５　・・・　図３の点Ｖ１での電圧波形
４０６　・・・　図３の点Ｒ１での電圧波形
４０７　・・・　図３の点Ｒ２での電圧波形
４０８　・・・　ビデオ中心
４１１　・・・　図３のクロックＣＬＹの電圧波形
４１２　・・・　図３のクロックＣＬＸの電圧波形
５０１，５０６　・・・　クロックφで規定されているクロックドインバータ５０２，５０５　・・・　インバータ
５０３，５０４　・・・　クロックφ＊で規定されているクロックドインバータ
Ｄｉｎ　・・・　シフト開始信号入力端子およびその信号
Ｐ５１〜Ｐ５４　・・・　点Ｐ５１〜Ｐ５４
ｔ５０〜ｔ５５　・・・　時点ｔ５０〜ｔ５５
６０１，６０６　・・・　クロックφで規定されているクロックドインバータ
６０２，６０５　・・・　インバータ
６０３，６０４　・・・　クロックφ＊で規定されているクロックドインバータ
Ｐ６１〜Ｐ６４　・・・　点Ｐ６１〜Ｐ６４
ｔ６０〜ｔ６５　・・・　時点ｔ６０〜ｔ６５
７０１　・・・　第１のＰ型薄膜トランジスタ
７０２　・・・　第２のＰ型薄膜トランジスタ
７０３　・・・　第１のＮ型薄膜トランジスタ
７０４　・・・　第２のＮ型薄膜トランジスタ
Ｖｄｄ　・・・　正電源電圧
Ｖｓｓ　・・・　負電源電圧
ＣＬ１，ＣＬ２　・・・　クロック信号ＣＬ１およびＣＬ２
ＩＮ　・・・　クロックドインバータの入力端子
ＯＵＴ　・・・　クロックドインバータの出力端子
８０１，８０８　・・・　クロックφで規定されているクロックドインバータ
８０２，８０６　・・・　ダイオード回路
８０３，８０７　・・・　インバータ
８０４，８０５　・・・　クロックφ＊で規定されているクロックドインバータ
Ｐ８０〜Ｐ８６　・・・　点Ｐ８０〜Ｐ８６
ＶＨ，ＶＬ　・・・　ハイレベルおよびローレベル
Ｖｔｈ　・・・　薄膜トランジスタの閾値電圧
ｔ９０〜ｔ９４　・・・　時点ｔ９０〜ｔ９４
Ｐ８０〜Ｐ８６　・・・　点Ｐ８０〜Ｐ８６での電圧波形
１４０，１４１，１４２　・・・　Ｎ型薄膜トランジスタ
１４３，１４４　・・・　Ｐ型薄膜トランジスタ
１４５　・・・　差動対回路
１４６，１４６’　・・・　バッファ
ｏｕｔ１，ｏｕｔ２　・・・　差動対回路１４５の出力端子兼、バッファ１４６および１４６’の入力端子
Ｖｂｉａｓ　・・・　Ｎ型薄膜トランジスタ１４０に印加するバイアス電圧
ｉ　・・・　定電流ｉ
ｉｄｆ　・・・　差動電流ｉｄｆ
Ｖｄ１，Ｖｄ２　・・・　ドレイン電圧Ｖｄ１，Ｖｄ２
【図１】
2004004597.tif 000003
【図２】
2004004597.tif 000004
【図３】
2004004597.tif 000005
【図４】
2004004597.tif 000006
【図５】
2004004597.tif 000007
【図６】
2004004597.tif 000008
【図７】
2004004597.tif 000009
【図８】
2004004597.tif 000010
【図９】
2004004597.tif 000011
【図１０】
2004004597.tif 000012
【図１１】
2004004597.tif 000013
【図１２】
2004004597.tif 000014
【図１３】
2004004597.tif 000015