(57)【要約】【課題】少ないバイアス電流で正負両方の大信号入力時に高い出力電流駆動能力を実現して、高速セトリングを可能とする増幅回路を提供する。【解決手段】信号入力端子１からの入力信号を受けて増幅する入力段２と、入力段２からの出力信号によって駆動される電流源Ｉ１，Ｉ２，Ｉ３、ＮＭＯＳトランジスタＮ１及びコンプリメンタリ・トランジスタ対を形成するＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ２を有する出力段３から構成され、トランジスタＰ１，Ｎ２のドレインは信号出力端子５に接続される。トランジスタＮ１により、無信号入力時に低消費電流となるようなバイアスがトランジスタＰ１に供給され、トランジスタＮ１は大信号入力時にはオフ状態となることにより、トランジスタＰ１，Ｎ２は正負両方の大信号入力時に高い電流駆動能力で駆動される。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１及び第２ノードにそれぞれ接続された第１及び第２の電流出力端を有する第１及び第２の電流源と；
前記第２ノードに接続された電流入力端を有する第３の電流源と；
信号入力端子からの入力信号を増幅した出力信号を発生し、該出力信号により前記第１及び第２の電流源の電流または第３の電流源の電流の少なくとも一方を制御する入力段と；
ゲート端子に所定のバイアス電圧が与えられ、ドレイン端子が前記第１ノードに接続され、ソース端子が前記第２ノードに接続された第１導電型の第１トランジスタと；
ゲート端子が前記第１ノードに接続され、ソース端子が高電位側の第１電源に接続され、ドレイン端子が信号端子に接続された第２導電型の第２トランジスタと；
ゲート端子が前記第２ノードに接続され、ソース端子が低電位側の第２電源に接続され、ドレイン端子が前記信号端子に接続された第１導電型の第３トランジスタとを具備する増幅回路。
【請求項２】
前記入力段は、前記出力信号により前記第１及び第２の電流源の電流を制御する場合には、前記出力信号の電圧増加に対して前記第１及び第２の電流源の電流を減少させ、前記出力信号により前記第３の電流源を制御する場合には、前記出力信号の電圧増加に対して前記第３の電流源の電流を増加させる請求項１記載の増幅回路。
【請求項３】
前記第１トランジスタのゲート端子に、前記バイアス電圧として前記入力段の出力信号に依存した電圧または直流電圧を供給するバイアス供給回路をさらに具備する請求項１記載の増幅回路。
【請求項４】
前記第２の電流源の電流出力端にソース端子が接続され、前記第３の電流源の電流入力端にドレイン端子が接続され、ゲート端子にバイアス電圧が与えられた第２導電型の第４トランジスタをさらに具備する請求項１記載の増幅回路。
【請求項５】
前記第２の電流源の電流出力端にソース端子が接続され、前記第３の電流源の電流入力端にドレイン端子が接続され、ゲート端子にバイアス電圧が与えられた第２導電型の第４トランジスタと、前記第１の電流源の電流出力端にソース端子またはドレイン端子が接続され、前記第４トランジスタのソース端子にドレイン端子またはソース端子が接続された第２導電型の第５トランジスタとをさらに具備する請求項１記載の増幅回路。
【請求項６】
第１、第２及び第３の電流出力端をそれぞれ有し、第２の電流出力端が第１ノードに接続され、第３の電流出力端が第２ノードにそれぞれ接続された第１、第２及び第３の電流源と；
第１、第２及び第３の電流入力端をそれぞれ有し、第１の電流入力端が前記第２ノードに接続され、第３の電流入力端が前記第１ノードに接続された第４、第５及び第６の電流源と；
信号入力端子からの入力信号を増幅した出力信号を発生し、該出力信号により前記第１及び第３の電流源の電流または第４の電流源の電流の少なくとも一方と前記第２の電流源の電流または第５及び第６の電流源の電流の少なくとも一方を制御する入力段と；
ゲート端子に所定のバイアス電圧が与えられ、ドレイン端子が前記第１の電流出力端に接続され、ソース端子が前記第２ノードに接続された第１導電型の第１トランジスタと；
ゲート端子に所定のバイアス電圧が与えられ、ソース端子が前記第１ノードに接続され、ドレイン端子が前記第２の電流入力端に接続された第２導電型の第２トランジスタと；
ゲート端子が前記第１ノードに接続され、ソース端子が高電位側の第１電源に接続され、ドレイン端子が信号出力端子に接続された第２導電型の第３トランジスタと；
ゲート端子が前記第２ノードに接続され、ソース端子が低電位側の第２電源に接続され、ドレイン端子が前記信号出力端子に接続された第１導電型の第４トランジスタとを具備する増幅回路。
【請求項７】
前記入力段は、前記出力信号により前記第１及び第３の電流源の電流または前記第２の電流源の電流を制御する場合には、前記出力信号の電圧増加に対して前記前記第１及び第３の電流源の電流または前記第２の電流源の電流を減少させ、前記出力信号により前記第４の電流源の電流または前記第５及び第６の電流源の電流を制御する場合には、前記出力信号の電圧増加に対して前記第４の電流源の電流または前記第５及び第６の電流源の電流を増加させる請求項６記載の増幅回路。
【請求項８】
前記第１及び第２トランジスタのゲート端子に、前記バイアス電圧として前記入力段の出力信号に依存した電圧または直流電圧を供給するバイアス供給回路をさらに具備する請求項６記載の増幅回路。
【請求項９】
前記第２ノードと前記信号出力端子との間に接続された少なくともキャパシタを含むインピーダンス素子をさらに具備する請求項１または６記載の増幅回路。
【請求項１０】
前記第２及び第３トランジスタのドレイン端子と前記信号出力端子との間に接続された少なくとも抵抗素子を含むインピーダンス素子をさらに具備する請求項１または６記載の増幅回路。
【請求項１１】
前記抵抗素子は、電界効果トランジスタのオン抵抗により構成される請求項１０記載の増幅回路。
【請求項１２】
複数の画素と、該複数の画素に映像信号に応じた信号電圧を選択的に与えるための信号線および該信号線と交差する走査線が配列形成された液晶ディスプレイと、
請求項１〜１１のいずれか１項に記載の増幅回路を有し、前記信号線を画像信号に応じて駆動する駆動回路と、
前記走査線を順次選択する選択回路とを具備する液晶ディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量性負荷の高速駆動に適した増幅回路及びこれを用いた液晶ディスプレイ装置に関する。
【０００２】
【従来の技術】
増幅回路において、セトリングタイムは回路の性能を決定する重要なファクタの一つであり、これをできるだけ短くすることが要求される。特に、液晶セルのような大容量の容量性負荷を駆動する増幅回路では、電流駆動能力が低いと負荷を充放電するためにより時間がかかるため、高速なセトリングを実現することが難しい。
【０００３】
電流駆動能力を高めるため、従来、出力段をＡＢ級やプッシュプル構成にした増幅回路が提案されている。そのような増幅回路は、例えばH.W.KLEIN, et. al., “Minimization of Charge Transfer Errors in Switched-Capacitor Stages,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-18, NO. 6,Dec., 1983 （非特許文献１）の図２に記載されている。この増幅回路では、差動入力信号の正相信号及び逆相信号を差動対トランジスタのゲート端子で受け、差動対トランジスタのうち、正相信号を受ける第１トランジスタのドレイン電圧を出力段を構成するコンプリメンタリ・トランジスタ対のＰＭＯＳトランジスタのゲート端子に供給する。一方、逆相信号を受ける第２トランジスタのドレイン電圧を２段のカレントミラー回路からなるレベルシフト回路を介してコンプリメンタリ・トランジスタ対のＮＭＯＳトランジスタのゲート端子に供給する。
【０００４】
【非特許文献１】
H.W.KLEIN, et. al., “Minimization of Charge Transfer Errors in Switched-Capacitor Stages,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-18,NO. 6,Dec., 1983
【０００５】
【発明が解決しようとする課題】
非特許文献１の増幅回路は、差動入力信号の正負両方の信号に対して高い電流駆動能力を得ることが難しいという問題がある。すなわち、差動入力信号の正相信号の電圧が逆相信号の電圧より大きい場合は、差動対トランジスタのうち正相信号がゲート端子に入力されている第１トランジスタにバイアス電流が流れる。このとき、逆相信号がゲート端子に入力されている第２トランジスタはオフ状態となるため、出力段のＰＭＯＳトランジスタのゲート電圧は低くなり、ＰＭＯＳトランジスタは負荷に対して高い電流駆動能力を得ることができる。
【０００６】
これに対して、差動入力信号の正相信号の電圧が逆相信号の電圧より小さい場合、第１トランジスタはオフ状態となり、第２トランジスタにバイアス電流が流れる。このとき、第２トランジスタに流れる電流に比例した電流が２段のカレントミラー回路を介して出力段のＮＭＯＳトランジスタに流れる。従って、ＮＭＯＳトランジスタはバイアス電流に比例した電流しか流せないため、電流駆動能力が低いということになる。
【０００７】
正負両方の入力信号に対して高い電流駆動能力を得るには、バイアス電流を増加させるか、あるいは出力段のトランジスタのチャネル長とチャネル幅の比を大きくとればよい。しかしバイアス電流を増加させると、回路の消費電流が大きくなる。チャネル長とチャネル幅の比を大きくとると、出力段のバイアス電流が増えるだけでなく、集積化した場合にチップ面積が大きくなってしまう。
【０００８】
このように従来の容量性負荷駆動用の増幅回路では、セトリングタイムを短くするために正負両方の入力信号に対して電流駆動能力を高くしようとすると、消費電流が増加するという問題がある。
【０００９】
本発明の目的は、従来よりも少ないバイアス電流で正負両方の大信号入力時に高い電流駆動能力を実現して、セトリングタイムを短縮できる増幅回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一つの態様に係る増幅回路では、信号入力端子からの入力信号を受ける入力段と、該入力段からの出力信号に依って駆動される出力段から構成される。出力段には、第１及び第２ノードにそれぞれ接続された第１及び第２の電流出力端を有する第１及び第２の電流源と、第２ノードに接続された電流入力端を有する第３の電流源が設けられる。入力段の出力信号によって、第１及び第２の電流源の電流または第３の電流源の電流の少なくとも一方が制御される。
【００１１】
第１のノードには、ゲート端子に所定のバイアス電圧が与えられた第１導電型の第１トランジスタのドレイン端子が接続され、第２ノードには第１トランジスタのソース端子が接続される。
【００１２】
出力段には、さらにコンプリメンタリ・トランジスタ対、すなわちゲート端子が第１ノードに接続され、ソース端子が高電位側の第１電源に接続された第２導電型の第２トランジスタと、ゲート端子が第２ノードに接続され、ソース端子が低電位側の第２電源に接続された第１導電型の第３トランジスタが設けられ、これら第２及び第３のドレイン端子は信号出力端子に接続される。
【００１３】
このように構成された増幅回路では、第１、第３の電流源にカスコード接続された第１トランジスタのゲート端子に所定のバイアス電圧を与えておくことにより、無信号入力時に第２トランジスタに流れるバイアス電流を制限することができる。一方、正の大信号入力時には第１トランジスタが大電流を流すことにより、また、負の大信号入力時には第１トランジスタがオフ状態となるようにすることにより、正負両方の大信号入力時に、信号出力端子に接続されている第２及び第３トランジスタの電流駆動能力が向上し、これによってセトリングタイムが短縮される。
【００１４】
本発明の他の態様に係る増幅回路では、出力段に第１、第２及び第３の電流出力端をそれぞれ有する第１、第２及び第３の電流源と、第１、第２及び第３の電流入力端をそれぞれ有する第４、第５及び第６の電流源が設けられる。第２の電流出力端は第１ノードに接続され、第３の電流出力端は第２ノードに接続され、第１の電流入力端は第２ノードに接続され、第３の電流入力端は第１ノードに接続される。入力段からの出力信号出力信号により第１及び第３の電流源の電流または第４の電流源の電流の少なくとも一方と第２の電流源の電流または第５及び第６の電流源の少なくとも一方が制御される。
【００１５】
ゲート端子に所定のバイアス電圧が与えられた第１導電型の第１トランジスタのドレイン端子が第１の電流出力端に接続され、第１トランジスタのソース端子が第２ノードに接続される。また、ゲート端子に所定のバイアス電圧が与えられた第２導電型の第２トランジスタのソース端子が第１ノードに接続され、ドレイン端子が第２の電流入力端に接続される。
【００１６】
出力段には、さらにコンプリメンタリ・トランジスタ対、すなわちゲート端子が第１ノードに接続され、ソース端子が高電位側の第１電源に接続された第２導電型の第３トランジスタと、ゲート端子が第２ノードに接続され、ソース端子が低電位側の第２電源に接続された第１導電型の第４トランジスタが設けられ、これら第２及び第３のドレイン端子は信号出力端子に接続される。
【００１７】
このように構成された増幅回路においても、正負両方の大信号入力時に、信号出力端子に接続されている第３及び第４トランジスタに対する電流駆動能力を高めて、セトリングタイムを短縮することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）
図１に、本発明の第１の実施形態に係る増幅回路を示す。図１に示す増幅回路は、信号入力端子１からの入力信号を増幅する入力段２と、入力段１からの出力信号をさらに増幅して信号出力端子５へ出力する出力段３を有する。信号出力端子５には、例えば容量性負荷６が接続される。
【００１９】
出力段３は、ｐチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという）Ｐ１、ｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタという）Ｎ１，Ｎ２及び第１〜第３の電流源Ｉ１，Ｉ２，Ｉ３により構成されている。以下、出力段３の構成を詳しく説明する。
【００２０】
第１及び第２の電流源Ｉ１，Ｉ２は、入力端が高電位側の第１電源Ｖｄｄに接続された電流吐き出し型の電流源であり、電流出力端から電流を出力する。第３の電流源Ｉ３は、出力端が低電位側の第２電源Ｖｓｓ（例えば、グラウンド）に接続された電流吸い込み型の電流源であり、電流入力端に電流を入力する。
【００２１】
電流源Ｉ１，Ｉ２，Ｉ３は、本実施形態ではいずれも電流値を外部からの制御信号により制御できる可変電流源であり、入力段２からの出力信号が制御信号として与えられる。入力段２の出力信号電圧に対して、電流源Ｉ１，Ｉ２の電流と電流源Ｉ３の電流とは相補的に変化するように構成される。すなわち、入力段２の出力信号の電圧増加に対して、電流源Ｉ１，Ｉ２の電流は減少し、電流源Ｉ３の電流は増加する。
【００２２】
電流源Ｉ１の電流出力端は、ＮＭＯＳトランジスタＮ１のドレイン端子に接続される。電流源Ｉ１の電流出力端とＮＭＯＳトランジスタＮ１のドレイン端子との接続点を第１ノードｎ１とする。ＮＭＯＳトランジスタＮ１のソース端子は、電流源Ｉ２の電流出力端と電流源Ｉ３の電流入力端に接続される。ＮＭＯＳトランジスタＮ１のソース端子と電流源Ｉ２の電流出力端及び電流源Ｉ３の電流入力端との接続点を第２ノードｎ２とする。
【００２３】
ＮＭＯＳトランジスタＮ１のゲート端子には、バイアス回路４から適当なバイアス電圧が与えられている。バイアス回路４は、後述するようにＮＭＯＳトランジスタＮ１のゲート端子に信号入力端子１からの入力信号電圧に依存したバイアス電圧を供給するように構成されていてもよいが、直流のバイアス電圧を供給するようにしてもよい。
【００２４】
ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２は、最終段のコンプリメンタリ・トランジスタ対を形成している。ＰＭＯＳトランジスタＰ１のソース端子は第１電源Ｖｄｄに接続され、ＮＭＯＳトランジスタＮ２のソース端子は第２電源Ｖｓｓに接続され、トランジスタＰ１，Ｎ２のドレイン端子は信号出力端子５に共通に接続される。ＰＭＯＳトランジスタＰ１のゲート端子は第１ノードｎ１に接続され、ＮＭＯＳトランジスタＮ２のゲート端子は第２ノードｎ２に接続される。
【００２５】
次に、本実施形態の増幅回路の動作について説明する。
信号入力端子１からの入力信号は、入力段２によって増幅される。入力段２からの出力信号は、電流源Ｉ１，Ｉ２，Ｉ３に制御信号として供給される。これにより電流源Ｉ１，Ｉ２，Ｉ３には、入力段２からの出力信号に応じた電流が流れる。
【００２６】
電流源Ｉ１，Ｉ２，Ｉ３を流れる電流をそれぞれｉ１，ｉ２，ｉ３で表すと、入力段２の出力信号電圧が高いときは電流ｉ１，ｉ２は小さくなり、電流ｉ３が大きくなる。入力段２の出力信号電圧が低いときは電流ｉ１，ｉ２が大きくなり、電流ｉ３は小さくなる。
【００２７】
電流源Ｉ１，Ｉ２，Ｉ３は、信号入力端子１への無信号入力時、つまり入力段２の出力信号電圧が零のときには、ｉ１＋ｉ２＝ｉ３となるように構成される。このとき、トランジスタＮ１のソース電圧によりトランジスタＮ２のゲート電圧が決定され、それに従いトランジスタＮ２のバイアス電流が決定される。従って、バイアス回路４によってトランジスタＮ１のゲート電圧（バイアス電圧）を適当な値に設定すれば、無信号入力時のトランジスタＰ１，Ｎ２のバイアス電流を制限することができる。
【００２８】
信号入力端子１への大信号入力時、つまり入力段２の出力信号電圧が大きく増減するときは、ｉ１＋ｉ２とｉ３の平衡が崩れる。このとき、以下のような動作により、正負の大信号入力時に容量性負荷６に対する高い電流駆動能力を実現することができる。
【００２９】
まず、正の大信号入力時には、入力段２の出力信号電圧は高くなるため、電流ｉ１，ｉ２は零に近い値となり、電流ｉ３が大きくなる。このためトランジスタＮ２，Ｐ１のゲート電圧は、無信号入力時と比較して低くなる。従って、トランジスタＰ１は大電流を信号出力端子５に供給する一方、トランジスタＮ２はオフ状態となって電流を流さないので、容量性負荷６に対して高い電流駆動能力を得ることができる。
【００３０】
次に、負の大信号入力時には、入力段２の出力信号電圧は低くなるため、電流ｉ１，ｉ２が大きくなり、電流ｉ３は零に近い値となる。これによりトランジスタＮ２のゲート電圧が高くなる。このためトランジスタＮ１のソース電圧は高くなり、Ｎ１がオフ状態となる。よってトランジスタＰ１のゲート電圧も高くなる。従って、トランジスタＰ１はオフ状態となる一方、トランジスタＮ２には信号出力端子５から大電流を流入することにより、容量性負荷６に対して高い電流駆動能力を得ることができる。
【００３１】
このように本実施形態の増幅回路では、無信号入力時のバイアス電流を制限して消費電流を削減しつつ、正負両方の大信号入力時に高い電流駆動能力を得ることができ、セトリングタイムを効果的に短縮することができる。
【００３２】
次に、位相補償について説明する。図１に示したような入力段２と出力段３からなる二段構成の増幅回路では、より安定な動作を実現するために何らかの位相補償を行うことが望ましい。図２及び図３は、図１に示した実施形態の増幅回路に付加する位相補償回路の具体例を示す図である。
図２では、第２ノードｎ２と信号出力端子５との間に少なくともキャパシタを含む位相補償用のインピーダンス素子７を接続している。このようなキャパシタは、ミラー容量と呼ばれる。
【００３３】
図３では、コンプリメンタリ・トランジスタ対を形成するトランジスタＰ１，Ｎ２のドレイン端子と信号出力端子５との間に抵抗素子を含む位相補償用のインピーダンス素子８を接続している。インピーダンス素子８に含まれる抵抗素子については、電界効果トランジスタのオン抵抗により実現してもよい。
これらの位相補償手段については、例えば特開平１０−１５０４２７号公報等に記載されているので、詳しい説明は省略する。
【００３４】
（第２の実施形態）
図４には、図１に示す増幅回路の構成を変形した本発明の第２の実施形態に係る増幅回路を示す。
本実施形態の増幅回路では、電流源Ｉ１，Ｉ２，Ｉ３のうちＩ１，Ｉ２のみが第１の実施形態と同様に入力段２の出力信号電圧によって制御される電流を流すように可変電流源として構成され、電流源Ｉ３は電流値固定の単なる定電流源とされている。
【００３５】
本実施形態において、入力段２の出力信号電圧が高いときは電流源Ｉ１，Ｉ２を流れる電流ｉ１，ｉ２が定電流源Ｉ３を流れる電流ｉ３よりも小さくなり、入力段２の出力信号電圧が低いときは電流ｉ１，ｉ２が電流ｉ３よりも大きくなり、また信号入力端子１への無信号入力時、つまり入力段２の出力信号電圧が零のときにはｉ１＋ｉ２＝ｉ３となる点は、第１の実施形態と同様である。
【００３６】
信号入力端子１への大信号入力時、つまり入力段２の出力信号電圧が大きく増減するときは、ｉ１＋ｉ２とｉ３の平衡が崩れるが、このときの動作は次のようになる。
まず、正の大信号入力時には、入力段２の出力信号電圧は高くなるため、電流ｉ１，ｉ２が零に近い値（それぞれｉ１min，ｉ２minとする）となる。このとき、ｉ１min＋ｉ２min＜ｉ３を満たしているならば、トランジスタＮ２，Ｐ１のゲート電圧は無信号入力時と比較して低くなる。従って、トランジスタＰ１は大電流を信号出力端子に供給し、一方、トランジスタＮ２はオフ状態となることにより、容量性負荷６に対して高い電流駆動能力を実現することができる。
【００３７】
次に、負の大信号入力時には、入力段２の出力信号電圧は低くなるため、電流ｉ１，ｉ２が大きく増加する（それぞれｉ１max，ｉ２maxとする）。このとき、ｉ１max＋ｉ２max＞ｉ３を満たすならば、トランジスタＮ２のゲート電圧が高くなる。よって、トランジスタＮ１のソース電圧は高くなり、Ｎ１がオフ状態となる。これにより、トランジスタＰ１のゲート電圧も高くなる。さらに、ｉ２max＞ｉ３を満たすならばトランジスタＮ２のゲート電圧はより高くなる。従って、トランジスタＰ１はオフ状態となり、一方、トランジスタＮ２には信号出力端子５から大電流が流入することにより、容量性負荷６に対して高い電流駆動能力を実現することができる。
【００３８】
このように本実施形態の回路構成によっても、第１の実施形態と同様に無信号入力時のバイアス電流を制限しつつ、正負両方の大信号入力時に高い電流駆動能力を得ることができ、セトリングタイムを短縮することが可能となる。
【００３９】
（第３の実施形態）
図５には、図１に示す増幅回路の構成を変形した本発明の第３の実施形態に係る増幅回路を示す。
本実施形態の増幅回路では、第２の実施形態と逆に電流源Ｉ１，Ｉ２，Ｉ３のうちＩ３のみが第１の実施形態と同様に入力段２の出力信号電圧によって制御される電流を流すように可変電流源によって構成され、電流源Ｉ１，Ｉ２は電流値固定の単なる定電流源とされている。すなわち、入力段２の出力信号電圧が高いときは電流源Ｉ３の電流ｉ３が大きくなり、入力段２の出力信号電圧が低いときはｉ３が小さくなるように構成される。
【００４０】
本実施形態の増幅回路では、無信号入力時には第１及び第２の実施形態と全く同様の動作を行い、信号入力端子１への大信号入力時には、次のような動作を行う。
まず、正の大信号入力時には、入力段２の出力信号電圧が高くなるため、電流源Ｉ３を流れる電流ｉ３が大きくなる（Ｉ３maxとする）。このとき、ｉ１＋ｉ２＜ｉ３maxを満たすならば、第１及び第２の実施形態と同様の結果が得られる。一方、負の大信号入力時は、入力段２からの出力信号電圧が低くなるため、電流ｉ３は小さくなる（ｉ３minとする）。このとき、ｉ１＋ｉ２＞ｉ３minを満たすならば、第１及び第２の実施形態と同様の結果が得られる。
このように本実施形態の回路構成においても、第１及び第２の実施形態と同様の効果を得ることができる。
【００４１】
（第４の実施形態）
図６は、図１の構成を具体化した本発明の第４の実施形態に係る増幅回路であり、図１における入力段２にトランスコンダクタを用いた例を示している。入力段２は、トランスコンダクタ（Ｇｍ）９と電流源Ｉ０とＰＭＯＳトランジスタＰ４〜Ｐ６及びＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６により構成される。また、図６では図１に示した電流源Ｉ１をＰＭＯＳトランジスタＰ３により、電流源Ｉ２をＰＭＯＳトランジスタＰ２により、電流源Ｉ３をＮＭＯＳトランジスタＮ３により、それぞれ実現している。
【００４２】
トランジスタＰ５，Ｐ４は、第１のカレントミラー回路を形成しており、以下同様にトランジスタＰ６，Ｐ３，Ｐ２は第２のカレントミラー回路を形成し、トランジスタＮ４，Ｎ１は第３のカレントミラー回路を形成し、トランジスタＮ５，Ｎ３は第４のカレントミラー回路を形成している。
【００４３】
入力段２において、信号入力端子１からの入力信号はトランスコンダクタ９によって電圧−電流変換され、トランスコンダクタ９の正相出力端子（＋端子）と逆相出力端子（−端子）から互いに逆相の電流信号として出力される。
【００４４】
無信号入力時には、トランスコンダクタ９の＋端子と−端子から出力される電流は等しい。このとき、電流源トランジスタＰ２，Ｐ３に流れる電流は、第２のカレントミラー回路によりトランジスタＰ６に流れる電流に基づき決定される。電流源トランジスタＮ３に流れる電流は、第１、第３及び第４のカレントミラー回路を介してトランジスタＰ５に流れる電流に基づき決定される。ここでトランジスタＮ３，Ｐ２，Ｐ３のチャネル幅(W)とチャネル長(L)の比をそれぞれ(W/L)N3，(W/L)P2，(W/L)P3とすると、(W/L)N3＝(W/L)P2＋(W/L)P3を満たすように設計を行うことにより、図１に示した増幅回路の無信号入力時の状態と等しくなり、トランジスタＮ１のソース電圧によりＮ２のゲート電圧を決定することが可能となる。
【００４５】
トランジスタＮ１のゲート電圧は、トランジスタＮ１とＮ４とにより形成される第３のカレントミラー回路によって与えられている。従って、無信号入力時にはトランジスタＮ２のゲート電圧はトランジスタＮ５のゲート電圧と等しくなり、Ｎ２に流れる電流はトランジスタＰ５に流れる電流に正比例する。従って、トランスコンダクタ９により無信号入力時にトランジスタＮ２に流れる電流を制御することができる。
【００４６】
正の大信号入力時には、トランスコンダクタ９の＋端子から出力される電流は大きくなり、−端子から出力される電流は小さくなる。このとき、トランジスタＰ５に流れる電流は大きくなり、トランジスタＰ６に流れる電流は小さくなる。トランジスタＰ５に流れる電流が大きくなると、トランジスタＰ５はトランジスタＰ４と第１のカレントミラー回路を生成しているため、トランジスタＰ４に流れる電流も大きくなる。トランジスタＮ５はダイオード接続の構成となっているので、Ｎ５に流れる電流が大きくなるとＮ５のゲート電圧は高くなる。従って、入力段２からトランジスタＮ３のゲート端子に与えられる電圧は高くなり、トランジスタＮ３は大きい電流を流すようになる。また、トランジスタＰ６に流れる電流が小さくなるとＰ６のゲート電圧は高くなる。従って、入力段２からトランジスタＰ２，Ｐ３のゲート端子に与えられる電圧は高くなり、Ｐ２，Ｐ３が流す電流は小さくなる。
【００４７】
一方、負の大信号入力時には、トランスコンダクタ９の＋端子から出力される電流は小さくなり、−端子から出力される電流は大きくなる。このとき、トランジスタＰ５に流れる電流は小さくなり、トランジスタＰ６に流れる電流は大きくなる。トランジスタＰ５に流れる電流が小さくなると、トランジスタＰ５とＰ４による第１のカレントミラー回路によりトランジスタＰ４に流れる電流も小さくなる。トランジスタＮ５はダイオード接続の構成となっているので、Ｎ５に流れる電流が小さくなるとＮ５のゲート電圧は低くなる。従って、入力段２からトランジスタＮ３のゲート端子に与えられる電圧は低くなり、Ｎ３に流れる電流は小さくなる。また、トランジスタＰ６に流れる電流が大きくなると、Ｐ６のゲート電圧は低くなる。従って、入力段２からトランジスタＰ２，Ｐ３のゲート端子に与えられる電圧は低くなり、トランジスタＰ２，Ｐ３が流す電流は大きくなる。
【００４８】
このように図６の回路構成により、図１に示した第１の実施形態で説明した増幅回路の動作を実現できることは明らかである。
なお、図６ではトランジスタＮ１のゲート端子に交流的に接地されたバイアス電圧を供給しているが、図７に示すように、トランジスタＮ１のゲート端子にトランスコンダクタ９、トランジスタＰ５，Ｐ４，Ｎ４を介して信号入力端子１から入力信号電圧に依存したバイアス電圧が供給されるようにしてもよい。このようにすると、大信号入力時にトランジスタＮ１のゲート電圧に大信号入力の影響を与えることができるため、一時的な貫通電流が生じてしまうが、電流駆動能力を高くすることができる。
【００４９】
図８は、図６，図７におけるトランスコンダクタの具体的構成例であり、差動対トランジスタＭ１，Ｍ２によって構成される一般的なトランスコンダクタである。他に、特開平７−１８３７４１号公報に記載されているような広い同相入力電圧範囲を有するトランスコンダクタを用いることも有効である。
【００５０】
（第５の実施形態）
図９は、図１の構成を具体化した本発明の第４の実施形態に係る増幅回路であり、図１における入力段２にフォールデッドカスコード型の入力回路を用いた例を示している。すなわち、入力段２はＰＭＯＳトランジスタＰ３，Ｐ７〜Ｐ９、ＮＭＯＳトランジスタＮ１，Ｎ４及び電流源Ｉ４〜Ｉ６により構成される。
【００５１】
また、図９では図６及び図７と同様に、出力段３における図１に示した電流源Ｉ１をＰＭＯＳトランジスタＰ３により、電流源Ｉ２をＰＭＯＳトランジスタＰ２により、それぞれ実現している。一方、図１に示した電流源Ｉ３については電流源Ｉ６とＮＭＯＳトランジスタＮ３により実現している。このようにフォールデッドカスコード型の入力回路からなる入力段２と出力段３とで各々の構成要素の一部であるトランジスタＮ１，Ｐ３及び電流源Ｉ６を共有することによって、素子数の削減を図ることができる。
【００５２】
ここで、図９においては図１に示した電流源Ｉ１，Ｉ２はＰＭＯＳトランジスタＰ３，Ｐ２によりそれぞれ実現されているため、トランジスタＰ３のドレイン・ソース間電圧とトランジスタＰ２のドレイン・ソース間電圧の差により、流れる電流に偏差が生じる。この電流偏差は、増幅回路のオフセット電圧に影響を与える。この電流偏差を生じないようにするため、本実施形態では出力段３において電流源Ｉ２の電流出力端であるトランジスタＰ２のドレイン端子と、電流源Ｉ３の電流入力端である電流源Ｉ６とトランジスタＮ３のドレイン端子との接続点との間に、トランジスタＰ４が挿入されている。
【００５３】
すなわち、トランジスタＰ４のソース端子は電流源Ｉ２の電流出力端であるトランジスタＰ２のドレイン端子に接続され、Ｐ４のドレイン端子は電流源Ｉ３の電流入力端である電流源Ｉ６とトランジスタＮ３のドレイン端子との接続点に接続される。さらに、トランジスタＰ４のゲート端子にはバイアス電圧Ｖbias1が与えられている。
【００５４】
このような構成として、バイアス電圧Ｖbias1として無信号入力時にトランジスタＰ４のソース電圧がトランジスタＰ３のドレイン電圧に等しくなるような電圧を与える。これによって無信号入力時のトランジスタＰ３，Ｐ２のドレイン・ソース間電圧を等しくすることより、トランジスタＰ３，Ｐ２のドレイン・ソース間電圧の差の影響による前述の電流偏差を小さくすることができる。
【００５５】
（第６の実施形態）
図１０は、図９に示す増幅回路を変形した本発明の第６の実施形態に係る増幅回路である。本実施形態の増幅回路では、出力段３にＰＭＯＳトランジスタＰ１０がさらに追加されている。トランジスタＰ１０のソース端子は、図１に示した電流源Ｉ３の電流出力端であるトランジスタＰ３のドレイン端子に接続され、トランジスタＰ８のドレイン端子はトランジスタＰ４のソース端子に接続されている。さらに、トランジスタＰ１０のゲート端子には図示しないバイアス電圧が与えられている。
【００５６】
図９に示した増幅回路では、大信号入力時にトランジスタＰ１のゲート電圧が大きく変化することにより、増幅回路の電流駆動能力を増加させている。一方、負の大信号入力時にはトランジスタＰ１のゲート電圧が電源電圧（電源Ｖｄｄの電圧）まで変化してＰ１がオフ状態となるが、最終的なセトリングまでにはＰ１のゲート電圧が電源電圧から無信号入力時の安定した電圧まで変化する時間分だけ遅延が生じる。
【００５７】
このようなセトリングの遅れを避けるため、本実施形態ではトランジスタＰ１０により、トランジスタＰ１のゲート電圧が電源電圧まで変化することがないようにリミッタを設けて、セトリングタイムの短縮を図っている。トランジスタＰ４に与えられるバイアス電圧Ｖbias1は、無信号入力時にＰ４のソース電圧が無信号入力時にトランジスタＰ１のゲート電圧と等しくなるように設定されている。また、トランジスタＰ４はソースフォロワ回路と近似した構成となっているため、大信号入力時でもソース電圧に大きな変化は生じない。
【００５８】
従って、トランジスタＰ４のソース端子とトランジスタＰ１のゲート端子の間を大信号入力時にトランジスタＰ１０によって接続することで、トランジスタＰ１のゲート端子が電源電圧まで変化してしまうのを防ぐことができる。これにより最終的なセトリングを高速にでき、増幅回路のさらなる高速化を達成することができる。
【００５９】
（第７の実施形態）
図１１は、本発明の第７の実施形態に係る増幅回路の構成を示す図である。本実施形態の増幅回路は、出力段３の構成がこれまでの実施形態と異なる。本実施形態における出力段３は、ＰＭＯＳトランジスタＰ１１，Ｐ１２、ＮＭＯＳトランジスタＮ１１，Ｎ１２及び第１〜第６の電流源Ｉ１１〜Ｉ１６によって構成される。
【００６０】
第１〜第３の電流源Ｉ１１，Ｉ１２，Ｉ１３は、入力端が高電位側の第１電源Ｖｄｄに接続された電流吐き出し型の電流源であり、電流出力端から電流を出力する。第４〜第６の電流源Ｉ１４，Ｉ１５，Ｉ１６は、出力端が低電位側の第２電源Ｖｓｓ（例えば、グラウンド）に接続された電流吸い込み型の電流源であり、電流入力端に電流を入力する。
【００６１】
電流源Ｉ１１〜Ｉ１６は、本実施形態ではいずれも電流値を外部からの制御信号により制御できる可変電流源であり、入力段１からの出力信号が制御信号として与えられる。入力段２の出力信号電圧に対して、電流源Ｉ１１〜Ｉ１３の電流と電流源Ｉ１４〜Ｉ１６の電流とは相補的に変化するように構成される。
【００６２】
電流源Ｉ１１の電流出力端は、ＮＭＯＳトランジスタＮ１１のドレイン端子に接続される。電流源Ｉ１２の電流出力端は、ＰＭＯＳトランジスタＰ１１のソース端子に接続される。電流源Ｉ１２の電流出力端とＰＭＯＳトランジスタＮ１１のソース端子との接続点を第１ノードｎ１と称する。第１ノードｎには、さらに電流源Ｉ１６の電流入力端が接続される。ＰＭＯＳトランジスタＰ１１のドレイン端子は、電流源Ｉ１５の電流入力端に接続される。
【００６３】
ＮＭＯＳトランジスタＮ１１のソース端子は、電流源Ｉ１３の電流出力端と電流源Ｉ１４の電流入力端に接続される。ＮＭＯＳトランジスタＮ１１のソース端子と電流源Ｉ１３の電流出力端及び電流源Ｉ１４の電流入力端との接続点を第２ノードｎ２と称する。
【００６４】
ＮＭＯＳトランジスタＮ１１及びＰＭＯＳトランジスタＰ１１のゲート端子には、バイアス回路４から適当なバイアス電圧が与えられている。バイアス回路１４は、トランジスタＮ１１，Ｐ１１のゲート端子に信号入力端子１からの入力信号電圧に依存したバイアス電圧を供給するように構成されていてもよいし、直流のバイアス電圧を供給するようにしてもよい。
【００６５】
ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２は、最終段のコンプリメンタリ・トランジスタ対を形成している。ＰＭＯＳトランジスタＰ１２のソース端子は第１電源Ｖｄｄに接続され、ＮＭＯＳトランジスタＮ１２のソース端子は第２電源Ｖｓｓに接続され、トランジスタＰ１２，Ｎ１２のドレイン端子は出力端子ＯＵＴに共通に接続される。ＰＭＯＳトランジスタＰ１２のゲート端子は第１ノードｎ１に接続され、ＮＭＯＳトランジスタＮ１２のゲート端子は第２ノードｎ２に接続される。
【００６６】
次に、本実施形態の増幅回路の動作について説明する。
信号入力端子１からの入力信号は、入力段２によって増幅される。入力段２からの出力信号は、電流源Ｉ１１〜Ｉ１６に制御信号として供給される。これにより電流源Ｉ１１〜Ｉ１６には、入力段２からの出力信号に応じた電流が流れる。電流源Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４，Ｉ１５，Ｉ１６を流れる電流をそれぞれｉ１１，ｉ１２，ｉ１３，ｉ１４，ｉ１５，ｉ１６で表す。
【００６７】
入力段２からの出力信号電圧が高いときは、電流ｉ１１〜ｉ１３が小さくなり、電流ｉ１４〜ｉ１６が大きくなる。また、入力段２からの出力信号電圧が低いときは、電流ｉ１１〜ｉ１３が大きくなり、電流ｉ１４〜ｉ１６が小さくなる。
【００６８】
電流源Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４，Ｉ１５，Ｉ１６は、信号入力端子１への無信号入力時、つまり入力段２の出力信号電圧が零のときには、ｉ１１＋ｉ１３＝ｉ１４、ｉ１２＝ｉ１５＋ｉ１６となるように構成される。このとき、トランジスタＮ１１のソース電圧によりトランジスタＮ１２のゲート電圧が決定され、それに従いＮ１２のバイアス電流が決定される。また、トランジスタＰ１１のソース電圧によりトランジスタＰ１２のゲート電圧が決定され、それに従いＰ１２のバイアス電流が決定される。従って、増幅回路の小信号利得は低くなる。無信号入力時のトランジスタＮ１２，Ｐ１２のバイアス電流を制限したい場合には、バイアス回路４によってトランジスタＮ１１，Ｐ１１のゲート電圧を適当な値に設定すればよい。
【００６９】
信号入力端子１への大信号入力時、つまり入力段２の出力信号電圧が大きく増減するときは、以下のような動作より、正負の大信号入力時に容量性負荷６に対する高い電流駆動能力を実現することができる。
【００７０】
まず、正の大信号入力時には、入力段２の出力信号電圧は高くなるため、電流ｉ１１〜ｉ１３は零に近い値となり、電流ｉ１４〜ｉ１６が大きくなる。このため、トランジスタＮ１２のゲート電圧とトランジスタＰ１２のゲート電圧は無信号入力時と比較して低い値となる。従って、トランジスタＰ１２は大電流を信号出力端子５に供給し、一方、トランジスタＮ１２はオフ状態となることにより、容量性負荷６に対して高い電流駆動能力を得ることができる。
【００７１】
次に、負の大信号入力時には、入力段２の出力信号電圧は低くなるため、電流ｉ１１〜ｉ１３は大きくなり、電流ｉ１４〜ｉ１６は零に近い値となる。このため、トランジスタＮ１２のゲート電圧とトランジスタＰ１２のゲート電圧は無信号入力時と比較して高い値となる。従って、トランジスタＰ１２はオフ状態となり、一方、トランジスタＮ１２には信号出力端子５から大電流が流入することにより、容量性負荷６に対して高い電流駆動能力を得ることができる。
【００７２】
このように本実施形態の増幅回路によっても、これまでの実施形態と同様に無信号入力時のバイアス電流を制限しつつ、正負両方の大信号入力時に高い電流駆動能力を得ることができ、セトリングタイムを短縮することができるという効果が得られる。
【００７３】
本実施形態では、入力段２の出力信号により全ての電流源Ｉ１１〜Ｉ１６の電流が制御されるようにしたが、第２及び第３の実施形態と同様の考えで、電流源Ｉ１１，Ｉ１３の電流または電流源Ｉ１４の電流の少なくとも一方と、電流源Ｉ１２の電流または電流源Ｉ１５，Ｉ１６の電流の少なくとも一方を制御するようにすることで、同様の結果を得ることができる。
【００７４】
（第８の実施形態）
図１２は、本発明の第８の実施形態に係る増幅回路であり、図１１における入力段２にトランスコンダクタを用いた具体的構成を示している。入力段２は、トランスコンダクタ（Ｇｍ）９とＰＭＯＳトランジスタＰ１６〜Ｐ２１及びＮＭＯＳトランジスタＮ１６，Ｎ１７により構成される。また、図１２では図１１に示した電流源Ｉ１１，Ｉ１２，Ｉ１３をＰＭＯＳトランジスタＰ１３，Ｐ１４，Ｐ１５によりそれぞれ実現し、また電流源Ｉ１４，Ｉ１５，Ｉ１６をトランジスタＮ１３，Ｎ１４，Ｎ１５によりそれぞれ実現している。
【００７５】
トランジスタＰ１６，Ｐ２０は第１のカレントミラー回路を形成しており、以下同様にトランジスタＰ１７，Ｐ２１は第２のカレントミラー回路を形成し、トランジスタＰ１８，Ｐ１３，Ｐ１４，Ｐ１５は第３のカレントミラー回路を形成しており、以下同様にトランジスタＰ１９，Ｐ１１は第４のカレントミラーを形成し、トランジスタＮ１６，Ｎ１１は第５のカレントミラー回路を形成し、トランジスタＮ１７，Ｎ１３，Ｎ１５は第６のカレントミラー回路を形成している。
【００７６】
第１の実施形態と同様に、入力段２において信号入力端子１からの入力信号はトランスコンダクタ９によって電圧−電流変換され、トランスコンダクタ９の＋端子と−端子から互いに逆相の電流信号として出力される。
【００７７】
無信号入力時には、トランスコンダクタ９の＋端子と−端子から出力される電流は等しい。このとき、電流源トランジスタＰ１３〜Ｐ１５に流れる電流は、第３のカレントミラー回路によりトランジスタＰ１８に流れる電流に基づき決定される。電流源トランジスタＮ１３〜Ｎ１５に流れる電流は、第１〜第６のカレントミラー回路を介して、トランジスタＰ１６に流れる電流に基づき決定される。ここでトランジスタＮ１３〜Ｎ１５、トランジスタＰ１３〜Ｐ１５のチャネル長とチャネル幅の比をそれぞれ(W/L)N13〜(W/L)N15，(W/L)P13〜(W/L)P15とすると、(W/L)N13＝(W/L)P13＋(W/L)P15，(W/L)N14+(W/L)N15＝(W/L)P14を満たすように設計を行うことにより、図８に示した増幅回路の無信号入力時と等しくなる。従って、トランジスタＮ１１のソース電圧によりトランジスタＮ１２のゲート電圧を、トランジスタＰ１１のソース電圧によりトランジスタＰ１２のゲート電圧をそれぞれ決定することが可能となる。
【００７８】
トランジスタＮ１１のゲート電圧は、トランジスタＮ１１とＮ１６とにより形成される第５のカレントミラー回路によって与えられている。従って、トランジスタＮ１２のゲート電圧はトランジスタＮ１７のゲート電圧と等しくなり、Ｎ１２に流れる電流はトランジスタＰ１６に流れる電流に正比例する。
【００７９】
同様に、トランジスタＰ１１のゲート電圧はトランジスタＰ１１とＰ１９とにより形成される第４のカレントミラー回路によって与えられている。従って、トランジスタＰ１２のゲート電圧はトランジスタＰ１８のゲート電圧と等しくなり、トランジスタＰ１２に流れる電流はトランジスタＰ１８に流れる電流に正比例する。すなわち、トランスコンダクタ９により無信号入力時に流れる電流を制御することができる。
【００８０】
正の大信号入力時には、トランスコンダクタ９の＋端子から出力される電流は大きくなり、−端子から出力される電流は小さくなる。このとき、トランジスタＰ１６とＰ１７に流れる電流は大きくなり、トランジスタＰ１８とＰ１９に流れる電流は小さくなる。トランジスタＰ１６に流れる電流が大きくなると、トランジスタＰ１６と共に第５のカレントミラー回路を形成しているトランジスタＰ２０に流れる電流も大きくなり、トランジスタＮ１７に流れる電流も大きくなる。ここで、トランジスタＮ１７はダイオード接続されているため、流れる電流が大きくなるとゲート電圧が高くなる。
【００８１】
トランジスタＮ１７のゲート電圧が高くなると、トランジスタＮ１７と共に第６のカレントミラー回路を形成しているトランジスタＮ１３〜Ｎ１５を流れる電流が大きくなる。すなわち、トランジスタＮ１３〜Ｎ１５に相当する図９における電流源Ｉ１４〜Ｉ１６の電流が大きくなる。
【００８２】
トランジスタＰ１８に流れる電流が小さくなると、Ｐ１８のゲート電圧は高くなる。トランジスタＰ１８のゲート電圧が高くなると、トランジスタＰ１８と共に第３のカレントミラー回路を構成しているトランジスタＰ１３〜Ｐ１５を流れる電流が小さくなる。すなわち、トランジスタＰ１３〜Ｐ１５に相当する図９における電流源Ｉ１１〜Ｉ１３の電流が小さくなる。
【００８３】
負の大信号入力時には、トランスコンダクタの＋端子の電流は小さくなり、−端子の電流は大きくなる。このとき、トランジスタＰ１６とＰ１７に流れる電流は小さくなり、トランジスタＰ１８とＰ１９に流れる電流は大きくなる。トランジスタＰ１６に流れる電流が小さくなると、トランジスタＰ１６と共に第１のカレントミラー回路を形成しているトランジスタＰ２０に流れる電流も小さくなり、トランジスタＮ１７に流れる電流も小さくなる。ここでトランジスタＮ１７はダイオード接続されているため、流れる電流が小さくなるとゲート電圧が低くなる。
【００８４】
トランジスタＮ１７のゲート電圧が低くなると、トランジスタＮ１７と共に第６のカレントミラー回路を形成しているトランジスタＮ１３〜Ｎ１５を流れる電流が小さくなる。すなわち、トランジスタＮ１３〜Ｎ１５に相当する図１１における電流源Ｉ１４〜Ｉ１６の電流が小さくなる。
【００８５】
トランジスタＰ１８に流れる電流が大きくなると、Ｐ１８のゲート電圧は低くなる。トランジスタＰ１８のゲート電圧が低くなると、トランジスタＰ１８と共に第３のカレントミラー回路を形成しているトランジスタＰ１３〜Ｐ１５を流れる電流が大きくなる。すなわち、トランジスタＰ１３〜Ｐ１５に相当する図１１における電流源Ｉ１１〜Ｉ１３の電流が大きくなる。
【００８６】
このように図１２の回路構成により、図１１に示した第５の実施形態で説明した増幅回路の動作を実現できることは明らかである。図１２におけるトランスコンダクタ９としては、第４の実施形態で説明したと同様の回路を用いることができる。
【００８７】
さらに、本実施形態では入力段２の出力インピーダンスを低下させて増幅回路の利得を減少させることにより、位相補償を行っている。以下、図１３及び図１４を用いて本実施形態における位相補償の効果について説明する。図１４は、本実施形態における位相補償について説明するための周波数特性図である。
【００８８】
図１３は、増幅回路の等価回路図であり、（ａ）は図２で説明したようなミラー容量による位相補償を行った場合、（ｂ）は本実施形態による位相補償を行った場合である。図１３（ａ）（ｂ）において、ｇｍ１は入力段のトランスコンダクタンス、Ｒ１ａ，Ｒ１ｂは入力段の出力インピーダンス（正確には入力段の出力抵抗と出力段の入力抵抗との並列合成抵抗）、Ｃ１は入力段の出力端に付加される容量成分、ｇｍ２は出力段のトランスコンダクタンス、Ｒ２は出力段の出力抵抗、Ｃｃはミラー容量、ＣＬは負荷の容量をそれぞれ表す。
【００８９】
図１３（ａ）に示すようなミラー容量Ｃｃによる位相補償を行う場合、増幅回路の信号出力端子に接続される容量性負荷の容量ＣＬが大きいほど、図１４の周波数特性における第１ポールの周波数を低周波側に、第２ポールの周波数を高周波側にして安定化するのに大きなミラー容量Ｃｃが必要となる。必要なミラー容量Ｃｃは例えば数ｐＦにもなり、増幅回路を集積回路化する場合、ミラー容量による占有面積が大きくなり、チップ面積を大きくしてしまうという大きな問題が発生する。
【００９０】
これに対して、本実施形態の増幅回路では入力段２の出力インピーダンスを小さくして増幅回路の利得を減少させることにより、位相補償を行う。すなわち、位相補償を行う場合の図１３（ａ）における入力段の出力インピーダンスＲ１ａに対して、図１３（ｂ）における入力段２の出力インピーダンスＲ１ｂを小さくなるように構成する。これは、図１２に示したような増幅回路の構成によって実現できる。
【００９１】
このようにすると、図１４の周波数特性図で低周波での利得は「低利得段」の特性に示されるように、位相補償がない場合あるいはミラー容量による位相補償を行った場合の利得ＡｍからＡａへと低下する。デシベルでは、２０ｌｏｇ（Ｒ１ａ／Ｒ１ｂ)の利得低下となる。一方、第２ポールに関しては、入力段の出力インピーダンスの減少により、ミラー容量Ｃｃによる補償を行った場合のＰｎ２に比較して、Ｐａ２のように高周波側に移動する。具体的には、Ｐａ２はＰｎ２の周波数からＲ１ａ／Ｒ１ｂ倍の周波数へ移動する。
【００９２】
このように本実施形態によると、大きなミラー容量を用いることなく位相補償を行い、集積回路化に適した増幅回路を実現することができる。
【００９３】
（増幅回路の応用例について）
上述した本発明の実施形態に基づき増幅回路は、例えば図１５に示すような液晶ディスプレイ装置に好適である。図１５の液晶ディスプレイ装置は、液晶セル１０１がマトリクス状に配列され、画像信号が供給される複数本の信号線１０４と複数本の走査線１０５が交差して配設されて構成された液晶ディスプレイパネル１００と、画像信号を信号線１０４に供給して液晶ディスプレイパネル１００を駆動するための液晶ディスプレイ駆動回路１０２、および走査線１０５を選択的に駆動する走査線選択回路１０３により構成される。
【００９４】
液晶ディスプレイ駆動回路１０２は、図示しないが例えばＲＧＢ信号を記憶する１水平ラインに必要な画素数と同じ数の第１ラッチ群と、ＲＧＢ信号をラッチするタイミングパルスを転送するシフトレジスタと、第１ラッチ群で記憶されたＲＧＢ信号を１水平期間の周期でさらに記憶する第２ラッチ群と、第２ラッチ群で記憶された１水平ラインのＲＧＢ信号をアナログ値に変換するＤ／Ａ変換器群と、Ｄ／Ａ変換器群によりアナログ電圧に変換されたＲＧＢ信号をそれぞれ増幅して、図１５の液晶ディスプレイパネル１００の信号線および液晶セルを駆動するための増幅回路群により構成される。この増幅回路群に、本発明の実施形態に基づく増幅回路を用いることができる。
【００９５】
【発明の効果】
以上説明したように、本発明の増幅回路によれば無信号入力時のバイアス電流を任意に決定できることから、消費電流を削減することができると共に、また正負両方の大信号入力時に高い電流駆動能力を得ることができるので、セトリングタイムを短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る増幅回路の構成を示す回路図
【図２】位相補償手段を付加した増幅回路の一例を示す回路図
【図３】位相補償手段を付加した増幅回路の他の例を回路図
【図４】第１の実施形態を変形した本発明の第２の実施形態に係る増幅回路の構成を示す回路図
【図５】第１の実施形態を変形した本発明の第３の実施形態に係る増幅回路の構成を示す回路図
【図６】第１の実施形態をより具体化した本発明の第４の実施形態に係る増幅回路の構成を示す回路図
【図７】第１の実施形態をより具体化した本発明の第４の実施形態に係る増幅回路の構成を示す回路図
【図８】図６の増幅回路で使用されるトランスコンダクタの例を示す回路図
【図９】第１の実施形態をより具体化した本発明の第５の実施形態に係る増幅回路の構成を示す回路図
【図１０】第１の実施形態をより具体化した本発明の第６の実施形態に係る増幅回路の構成を示す回路図
【図１１】本発明の第７の実施形態に係る増幅回路の構成を示す回路図
【図１２】第７の実施形態をより具体化した本発明の第６の実施形態に係る増幅回路のより具体的な構成を示す回路図
【図１３】第７及び第８の実施形態における位相補償について説明するための等価回路図
【図１４】第７及び第８の実施形態における位相補償について説明するための周波数特性を示す図
【図１５】本発明の増幅回路が適用可能な液晶ディスプレイ装置の構成を示す図
【符号の説明】
１…信号入力端子
２…入力段
３…出力段
４…バイアス回路
５…信号出力端子
６…容量性負荷
７…容量素子を含む位相補償用インピーダンス素子
８…抵抗素子を含む位相補償用インピーダンス素子
９…トランスコンダクタ
Ｎ１…第１トランジスタ
Ｐ１…第２トランジスタ
Ｎ２…第３トランジスタ
Ｎ４…第４トランジスタ
Ｐ１０…第５トランジスタ
Ｉ１〜Ｉ３…第１〜第３の電流源
ｎ１…第１ノード
ｎ２…第２ノード
Ｎ１１…第１トランジスタ
Ｐ１１…第２トランジスタ
Ｐ１２…第３トランジスタ
Ｎ１２…第４トランジスタ
Ｉ１１〜Ｉ１６…第１〜第６の電流源
【図１】
2004180268.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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