(57)【要約】【課題】選択堆積されたＰＧＯから形成されたメモリデバイス、およびＰｂ３Ｇｅ５Ｏ１１（ＰＧＯ）薄膜メモリデバイスを選択的に形成する方法が提供される。【解決手段】本発明の方法は、シリコン（Ｓｉ）基板を形成する工程と、この基板の上に位置するシリコン酸化膜を形成する工程と、シリコン酸化膜の上に位置するパターニングされた下部電極を形成する工程と、下部電極の上に位置するＰＧＯ膜を選択堆積させる工程と、アニールする工程と、ＰＧＯ膜の上に位置する上部電極を形成する工程とを包含する。下部電極の上に位置するＰＧＯ各を選択堆積させる工程は、ＰＧＯのシード層を堆積させる工程と、このシード層の上に位置するｃ軸配向きＰＧＯ層を形成する工程とを包含する。【選択図】  図１
2004297063.tif 000002
【特許請求の範囲】
【請求項１】
Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）薄膜メモリデバイスを選択的に形成する方法であって、該方法は、
シリコン（Ｓｉ）基板を形成する工程と、
該基板の上に位置する酸化シリコン膜を形成する工程と、
該酸化シリコン膜の上に位置するパターニングされた下部電極を形成する工程と、
該下部電極の上に位置するＰＧＯ膜を選択的に堆積させる工程と
を包含する、方法。
【請求項２】
前記下部電極の上に位置するＰＧＯ膜を選択的に堆積させる工程は、
ＰＧＯのシード層を堆積させる工程と、
該シード層の上に位置するｃ軸配向ＰＧＯ層を形成する工程と
を包含する、請求項１に記載の方法。
【請求項３】
前記ＰＧＯ膜の前記堆積に続いて、アニールする工程をさらに包含する、請求項１に記載の方法。
【請求項４】
ＰＧＯ前駆体を
［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］の混合物を溶剤中で溶解する工程と、
該溶解液を蒸発器に注入する工程であって、
１８０〜２４０℃の範囲の温度で、および
０．０５〜０．２ミリリットル／分（ｍｌ／ｍｉｎ）の範囲のポンプレートで
注入する工程と、
該蒸発器の供給ラインを１８５〜２４５℃の範囲の温度に保つ工程と
で準備する工程をさらに包含する、請求項３に記載の方法。
【請求項５】
［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］の混合物を溶剤中で溶解する工程は、［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］を５．３〜５．５：３の範囲のモル比で混合する工程を包含する、請求項４に記載の方法。
【請求項６】
［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］の混合物を溶剤中で溶解する工程は、イソプロパノールと、テトラグリムと、ブチルエーテルおよびテトラハイドロフランを含む群から選択される要素との溶剤を用いる工程を包含する、請求項５に記載の方法。
【請求項７】
混合溶剤を用いる工程は、前記混合溶剤を２：１：８のモル比で用いる工程を包含する、請求項６に記載の方法。
【請求項８】
ＰＧＯのシード層を堆積させる工程は、
前記基板を５００〜５４０℃の範囲の温度に加熱する工程と、
１〜５トルの範囲の圧力を生成する工程と、
２０〜３０％の酸素の分圧を生成する工程と、
１８０〜２００℃の範囲の蒸発器温度を生成する工程と
蒸発した前駆体溶液を、０．０５〜０．１ｍｌ／ｍｉｎの範囲で、５〜２０分の範囲の間にわたって送達する工程と
を包含する、請求項７に記載の方法。
【請求項９】
ｃ軸ＰＧＯ層を堆積させる工程は、
前記基板を３８０〜４２０℃の範囲の温度に加熱する工程と、
５〜１０トルの範囲の圧力を生成する工程と、
３０〜４０％の酸素の分圧を生成する工程と、
２００〜２４０℃の範囲の蒸発器温度を生成する工程と、
該蒸発した前駆体溶液を０．１〜０．２ｍｌ／ｍｉｎのレートで、１〜３時間の間にわたって送達する工程と
を包含する、請求項８に記載の方法。
【請求項１０】
アニールする工程は、５２０〜５６０℃の範囲の温度で、０．５〜１時間の範囲の間にわたってアニールする工程を包含する、請求項９に記載の方法。
【請求項１１】
アニールする工程は、酸素雰囲気中でアニールする工程を包含する、請求項１０に記載の方法。
【請求項１２】
前記酸化シリコン膜の上に位置するパターニングされた下部電極を形成する工程は、
該酸化シリコンの上に位置する第１の金属の下部電極の第１の層を形成する工程と、
該第１の層の上に位置する第２の金属の下部電極の第２の層を形成する工程と
を包含する、請求項３に記載の方法。
【請求項１３】
前記酸化シリコンの上に位置する第１の金属の下部電極の第１の層を形成する工程は、Ｔｉ、ＴｉＮ、Ｔａ、およびＴａＮを含む群より選択された金属である該第１の金属を含み、
該第１の層の上に位置する第２の金属の下部電極の第２の層を形成する工程は、Ｉｒ、Ｐｔ、ＡｕおよびＲｈを含む群より選択された金属である該第２の金属を含む、
請求項１２に記載の方法。
【請求項１４】
前記酸化シリコンの上に位置する下部電極の第１の層を形成する工程は、１０〜３０ナノメートル（ｎｍ）の範囲の厚さを有するＴｉの層を形成する工程を包含し、
該第１の層の上に位置する第２の金属の下部電極の第２の層を形成する工程は、１００〜２００ｎｍの範囲の厚さを有する該第２の金属を包含する、請求項１３に記載の方法。
【請求項１５】
前記酸化シリコン膜の上に位置するパターニングされた下部電極を形成する工程は、
下部電極材料を等方的に堆積させる工程と、
該下部電極材料をパターニングする工程と、
パターニングされた下部電極を形成するためにエッチングする工程と
を包含する、請求項３に記載の方法。
【請求項１６】
前記酸化シリコン層を形成する前に、ＳＣ１およびＳＣ２を有するＳｉ基板を洗浄する工程をさらに包含する、請求項１５に記載の方法。
【請求項１７】
酸化シリコン層を形成する工程は、３．５〜１５ｎｍの範囲の厚さを有する酸化シリコン層を形成する工程を包含する、請求項１に記載の方法。
【請求項１８】
前記ＰＧＯ膜を選択的に堆積させる前に、ＴＥＯＳを等方的に堆積させる工程と、
該ＴＥＯＳを前記下部電極のレベルまで化学的機械的研磨（ＣＭＰ）で平坦化する工程と、
前記露出された下部電極の表面を洗浄するためにＨＦディップを用いる工程と
をさらに包含する、請求項１に記載の方法。
【請求項１９】
前記ＰＧＯ膜の上に位置する上部電極を形成する工程をさらに包含する、請求項３に記載の方法。
【請求項２０】
前記酸化層と前記下部電極との間に挿入されるポリシリコン層を形成する工程をさらに包含する、請求項１に記載の方法。
【請求項２１】
Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）膜の選択堆積から形成されたキャパシタであって、該キャパシタは、
第１のシリコン（Ｓｉ）層と、
該第１のＳｉ層の上に位置する酸化層と、
該酸化層の上に位置する第２のドーピングＳｉ層と、
該第２のＳｉ層の上に位置するパターニングされた下部電極と、
該下部電極の上に位置するｃ軸配向ＰＧＯ膜と、
該ＰＧＯ膜の上に位置する上部電極と
を備え、
該キャパシタは、３〜５μＣ／ｃｍ２の２Ｐｒ（分極）を示す、キャパシタ。
【請求項２２】
Ｐｂ３Ｇｅ５Ｏ１１（ＰＧＯ）膜の前記選択堆積から形成されたキャパシタであって、該キャパシタは、
第１のシリコン（Ｓｉ）層と、
該第１のＳｉ層の上に位置する酸化層と、
該酸化層の上に位置する第２のドーピングＳｉ層と、
該第２のＳｉ層の上に位置するパターニングされた下部電極と、
該下部電極の上に位置するｃ軸配向ＰＧＯ膜と、
該ＰＧＯ膜の上に位置する上部電極と
を備え、
該キャパシタは、センチメートル当たり１００〜２００キロボルト（ｋＶ／ｃｍ）の範囲の２Ｅｃ（抗電界）を示す、キャパシタ。
【請求項２３】
Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）膜の前記選択堆積から形成されたキャパシタであって、該キャパシタは、
第１のシリコン（Ｓｉ）層と、
該第１のＳｉ層の上に位置する酸化層と、
該酸化層の上に位置する第２のドーピングＳｉ層と、
該第２のＳｉ層の上に位置するパターニングされた下部電極と、
該下部電極の上に位置するｃ軸配向ＰＧＯ膜と、
該ＰＧＯ膜の上に位置する上部電極と
を備え、
該キャパシタは、センチメートル当たり１００キロボルト（ｋＶ／ｃｍ）で、センチメートル当たり７．９５×１０．８ａｍｐｓ（Ａ／ｃｍ）のリーク電流を示す、キャパシタ。
【請求項２４】
Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）膜の前記選択堆積から形成されたキャパシタであって、該キャパシタは、
第１のシリコン（Ｓｉ）層と、
該第１のＳｉ層の上に位置する酸化層と、
該酸化層の上に位置する第２のドーピングＳｉ層と、
該第２のＳｉ層の上に位置するパターニングされた下部電極と、
該下部電極の上に位置するｃ軸配向ＰＧＯ膜と、
該ＰＧＯ膜の上に位置する上部電極と
を備え、
該キャパシタは、２４分で０．９３の電荷保持を示す、キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
（１．発明の背景）
本発明は、概して、集積回路（ＩＣ）誘電体薄膜プロセスに関し、より具体的には、強誘電体不揮発性メモリデバイスと共に用いるために適切である、選択的に堆積されたＰＧＯ薄膜に関する。
【背景技術】
【０００２】
（２．関連技術の説明）
金属−強誘電体−シリコン電界効果トランジスタ（ＭＦＳ  ＦＥＴ)等の強誘電体ゲート制御デバイスは、早くも１９５０年代に研究された。最近の数年において、強誘電体ゲート制御メモリトランジスタは、高密度の不揮発性メモリの適用に関して多大な注意を喚起した。従って、２種類のデバイス構造、すなわち、金属−強誘電体−絶縁体−シリコン（ＭＦＩＳ）および金属−強誘電体−金属−酸化物−シリコン（ＭＦＭＯＳ）ＦＥＴがこれまでに製作されてきた。強誘電体Ｐｂ３Ｇｅ５Ｏ１１（ＰＧＯ）薄膜は、より小さい分極、比較的大きい抗電界、および、より低誘電率を有する。従って、ＰＧＯは、１トランジスタメモリに適用するための有力な候補である。極めて高いｃ軸配向ＰＧＯ薄膜がＰｔおよびＩｒ金属上に堆積され得、ＰＧＯ  ＭＦＭＯＳメモリセルを有する動作１Ｔメモリデバイスが製作されている。それにもかかわらず、良好な保持特性を有する高品質１Ｔデバイスは、製作が困難であると見なされてきた。強誘電体薄膜の品質の悪さ、１Ｔデバイスのリーク電流、ならびに、強誘電体および酸化物キャパシタにおける捕獲電荷が原因で問題が生じる。これらの集積誘導損傷は、主として、ＰＧＯエッチングプロセスの結果である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
１Ｔメモリを使用するために適切である強誘電体キャパシタが、ＩｒまたはＰｔ電極と共に製作され得る場合は有利である。
【０００４】
金属電極の上に位置するＰＧＯメモリ材料が、エッチングプロセスを用いずに形成され得る場合は有利である。
【課題を解決するための手段】
【０００５】
（発明の要旨）
本発明は、ＩｒおよびＰｔ金属上にｃ軸ＰＧＯ薄膜を形成する選択的成膜技術を導入して、ＰＧＯ  ＭＦＭＯＳトランジスタ強誘電体メモリデバイスの集積プロセスを改善する。
【０００６】
従って、Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）薄膜メモリデバイスを選択的に形成する方法が提供される。この方法は、シリコン（Ｓｉ）基板を形成する工程と、基板の上に位置するシリコン酸化膜を形成する工程と、シリコン酸化膜の上に位置するパターニングされた下部電極を形成する工程と、下部電極の上に位置するＰＧＯ膜を選択的に堆積させる工程と、アニールする工程と、ＰＧＯ膜の上に位置する上部電極を形成する工程とを包含する。
【０００７】
下部電極の上に位置するＰＧＯ膜を選択的に堆積させる工程は、ＰＧＯのシード層を堆積させる工程と、このシード層上に位置する、ｃ軸配向ＰＧＯ層を形成する工程とを包含する。
【０００８】
上述の方法のさらなる詳細は、ＰＧＯ前駆体の前処理、ＰＧＯシード層およびｃ軸ＰＧＯ層堆積プロセス、ならびにＰＧＯ膜の選択堆積からのデバイスが後述される。
【０００９】
本発明によるＰｂ５Ｇｅ３Ｏ１１（ＰＧＯ）薄膜メモリデバイスを選択的に形成する方法は、シリコン（Ｓｉ）基板を形成する工程と、基板の上に位置する酸化シリコン膜を形成する工程と、酸化シリコン膜の上に位置するパターニングされた下部電極を形成する工程と、下部電極の上に位置するＰＧＯ膜を選択的に堆積させる工程とを包含し、それにより上記目的が達成される。
【００１０】
本発明による方法は、下部電極の上に位置するＰＧＯ膜を選択的に堆積させる工程と、ＰＧＯのシード層を堆積させる工程と、シード層の上に位置するｃ軸配向ＰＧＯ層を形成する工程とを包含してもよい。
【００１１】
本発明による方法は、ＰＧＯ膜の堆積に続いて、アニールする工程をさらに包含してもよい。
【００１２】
本発明による方法は、ＰＧＯ前駆体を、［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］の混合物を溶剤中で溶解する工程と、溶解液を蒸発器に注入する工程であって、１８０〜２４０℃の範囲の温度で、および、０．０５〜０．２ミリリットル／分（ｍｌ／ｍｉｎ）の範囲のポンプレートで注入する工程と、蒸発器の供給ラインを１８５〜２４５℃の範囲の温度に保つ工程とで準備する工程をさらに包含してもよい。
【００１３】
本発明による方法は、［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］の混合物を溶剤中で溶解する工程が、［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］を５．３〜５．５：３の範囲のモル比で混合する工程を包含してもよい。
【００１４】
本発明による方法は、［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］の混合物を溶剤中で溶解する工程が、イソプロパノールと、テトラグリムと、ブチルエーテルおよびテトラハイドロフランを含む群から選択される要素との溶剤を用いる工程を包含してもよい。
【００１５】
本発明による方法は、混合溶剤を用いる工程が、混合溶剤を２：１：８のモル比で用いる工程を包含してもよい。
【００１６】
本発明による方法は、ＰＧＯのシード層を堆積させる工程が、基板を５００〜５４０℃の範囲の温度に加熱する工程と、１〜５トルの範囲の圧力を生成する工程と、２０〜３０％の酸素の分圧を生成する工程と、１８０〜２００℃の範囲の蒸発器温度を生成する工程と、蒸発した前駆体溶液を、０．０５〜０．１ｍｌ／ｍｉｎの範囲で、５〜２０分の範囲の間にわたって送達する工程とを包含してもよい。
【００１７】
本発明による方法は、ｃ軸ＰＧＯ層を堆積させる工程が、基板を３８０〜４２０℃の範囲の温度に加熱する工程と、５〜１０トルの範囲の圧力を生成する工程と、３０〜４０％の酸素の分圧を生成する工程と、２００〜２４０℃の範囲の蒸発器温度を生成する工程と、蒸発した前駆体溶液を０．１〜０．２ｍｌ／ｍｉｎのレートで、１〜３時間の間にわたって送達する工程とを包含してもよい。
【００１８】
本発明による方法は、アニールする工程が、５２０〜５６０℃の範囲の温度で、０．５〜１時間の範囲の間にわたってアニールする工程を包含してもよい。
【００１９】
本発明による方法は、アニールする工程が、酸素雰囲気中でアニールする工程を包含してもよい。
【００２０】
本発明による方法は、酸化シリコン膜の上に位置するパターニングされた下部電極を形成する工程が、酸化シリコンの上に位置する第１の金属の下部電極の第１の層を形成する工程と、第１の層の上に位置する第２の金属の下部電極の第２の層を形成する工程とを包含してもよい。  
【００２１】
本発明による方法は、酸化シリコンの上に位置する第１の金属の下部電極の第１の層を形成する工程が、Ｔｉ、ＴｉＮ、Ｔａ、およびＴａＮを含む群より選択された金属である第１の金属を含み、第１の層の上に位置する第２の金属の下部電極の第２の層を形成する工程が、Ｉｒ、Ｐｔ、ＡｕおよびＲｈを含む群より選択された金属である第２の金属を含んでもよい。  
【００２２】
本発明による方法は、酸化シリコンの上に位置する下部電極の第１の層を形成する工程が、１０〜３０ナノメートル（ｎｍ）の範囲の厚さを有するＴｉの層を形成する工程を包含し、第１の層の上に位置する第２の金属の下部電極の第２の層を形成する工程が、１００〜２００ｎｍの範囲の厚さを有する第２の金属を包含してもよい。
【００２３】
本発明による方法は、酸化シリコン膜の上に位置するパターニングされた下部電極を形成する工程が、下部電極材料を等方的に堆積させる工程と、下部電極材料をパターニングする工程と、パターニングされた下部電極を形成するためにエッチングする工程とを包含してもよい。  
【００２４】
本発明による方法は、酸化シリコン層を形成する前に、ＳＣ１およびＳＣ２を有するＳｉ基板を洗浄する工程をさらに包含してもよい。  
【００２５】
本発明による方法は、酸化シリコン層を形成する工程が、３．５〜１５ｎｍの範囲の厚さを有する酸化シリコン層を形成する工程を包含してもよい。
【００２６】
本発明による方法は、ＰＧＯ膜を選択的に堆積させる前に、ＴＥＯＳを等方的に堆積させる工程と、ＴＥＯＳを下部電極のレベルまで化学的機械的研磨（ＣＭＰ）で平坦化する工程と、露出された下部電極の表面を洗浄するためにＨＦディップを用いる工程とをさらに包含してもよい。
【００２７】
本発明による方法は、ＰＧＯ膜の上に位置する上部電極を形成する工程をさらに包含してもよい。  
【００２８】
本発明による方法は、酸化層と下部電極との間に挿入されるポリシリコン層を形成する工程をさらに包含してもよい。
【００２９】
本発明によるＰｂ５Ｇｅ３Ｏ１１（ＰＧＯ）膜の選択堆積から形成されたキャパシタは、第１のシリコン（Ｓｉ）層と、第１のＳｉ層の上に位置する酸化層と、酸化層の上に位置する第２のドーピングＳｉ層と、第２のＳｉ層の上に位置するパターニングされた下部電極と、下部電極の上に位置するｃ軸配向ＰＧＯ膜と、ＰＧＯ膜の上に位置する上部電極とを備え、３〜５μＣ／ｃｍ２の２Ｐｒ（分極）を示し、それにより上記目的が達成される。
【００３０】
本発明による、Ｐｂ３Ｇｅ５Ｏ１１（ＰＧＯ）膜の選択堆積から形成されたキャパシタは、第１のシリコン（Ｓｉ）層と、第１のＳｉ層の上に位置する酸化層と、酸化層の上に位置する第２のドーピングＳｉ層と、第２のＳｉ層の上に位置するパターニングされた下部電極と、下部電極の上に位置するｃ軸配向ＰＧＯ膜と、ＰＧＯ膜の上に位置する上部電極とを備え、このキャパシタは、センチメートル当たり１００〜２００キロボルト（ｋＶ／ｃｍ）の範囲の２Ｅｃ（抗電界）を示し、それにより上記目的が達成される。
【００３１】
本発明による、Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）膜の選択堆積から形成されたキャパシタは、第１のシリコン（Ｓｉ）層と、第１のＳｉ層の上に位置する酸化層と、酸化層の上に位置する第２のドーピングＳｉ層と、第２のＳｉ層の上に位置するパターニングされた下部電極と、下部電極の上に位置するｃ軸配向ＰＧＯ膜と、ＰＧＯ膜の上に位置する上部電極とを備え、キャパシタは、センチメートル当たり１００キロボルト（ｋＶ／ｃｍ）で、センチメートル当たり７．９５×１０．８ａｍｐｓ（Ａ／ｃｍ）のリーク電流を示し、それにより上記目的が達成される。
【００３２】
本発明によるＰｂ５Ｇｅ３Ｏ１１（ＰＧＯ）膜の選択堆積から形成されたキャパシタは、第１のシリコン（Ｓｉ）層と、第１のＳｉ層の上に位置する酸化層と、酸化層の上に位置する第２のドーピングＳｉ層と、第２のＳｉ層の上に位置するパターニングされた下部電極と、下部電極の上に位置するｃ軸配向ＰＧＯ膜と、ＰＧＯ膜の上に位置する上部電極とを備え、２４分で０．９３の電荷保持を示し、それにより上記目的が達成される。
【発明の効果】
【００３３】
本発明の方法によれば、１Ｔメモリを使用するために適切である強誘電体キャパシタをＩｒまたはＰｔ電極と共に製作することができる。また、金属電極の上に位置するＰＧＯメモリ材料をエッチングプロセスを用いずに形成することができる。
【発明を実施するための最良の形態】
【００３４】
（好適な実施形態の詳細な説明）
図１は、Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）膜の選択堆積から形成された、本発明の１Ｔメモリデバイスキャパシタの部分断面図である。キャパシタ１００は、第１のシリコン（Ｓｉ）層１０２を備える。このＳｉ層１０２は、ドーピングされ得る。酸化物層１０３は、このＳｉ層１０２の上に位置する。第２のポリシリコン層１０４は、酸化物層１０３の上に位置する。ポリシリコン層１０４は、Ｎ＋シリコン等でドーピングされ得る。例えば、Ｓｉ層１０４はゲートであり得る。パターニングされた下部電極１０６は、Ｓｉ層１０４の上に位置する。ｃ軸配向ＰＧＯ膜１０８は、下部電極１０６の上に位置する。上部電極１１０は、ＰＧＯ膜１０８の上に位置する。示されるように、キャパシタ１００は、中間レベルの金属相互接続を有する（図面の右側の構造）か、または、トランジスタ（ドーピングＳｉ領域は、ゲートである）の上に位置し、さらに、図の左側の構造に示されるように、中間レベルの金属相互接続１１２を有する独立構造として形成され得る。いくつかの局面において、キャパシタ１００は、ＴＥＯＳ等のパシベーション酸化物層１１４によって包囲される。図示されない別の局面において、ＴｉＯ２等の障壁がＰＧＯ膜１０８と酸化物１１４との間に挿入される（詳細は図６ｉを参照）。
【００３５】
キャパシタ１００は、ＰＧＯ１０８の選択堆積に直接起因する、注目に値する特性を示す。これらの特性については後述される。一般に、キャパシタ１００は、３〜５μＣ／ｃｍ２の２Ｐｒ（分極）、センチメートル当たり１００〜２００キロボルト（ｋＶ／ｃｍ）の範囲の２Ｅｃ（抗電界）、センチメートル当たり１００キロボルト（ｋＶ／ｃｍ）でセンチメートル当たり７．９５×１０−８アンペア（Ａ／ｃｍ）のリーク電流、および０．９３の電荷保持（２４分で）を示す。
【００３６】
（機能の説明）
図６ａ〜図６ｋは、図１の１Ｔメモリデバイスキャパシタの製作において実行される一連の工程を示す。図６ａにおいて、閾値イオン注入が実行され、ゲート酸化物がＳｉ基板上に成長させられ、かつ、ドーピングＣＶＤポリシリコンが、ゲート酸化物上に成長させられる。
【００３７】
図６ｂにおいて、フォトレジストマスクがポリシリコン上に形成される。
【００３８】
図６ｃにおいて、マスクの結果としてトレンチが形成される。これらのトレンチは、酸化物で充填され、酸化物のＣＭＰは、ポリシリコンにて停止する。
【００３９】
図６ｄにおいて、Ｎ＋領域が、ソースまたはドレイン等の活性領域の中に形成される。ＴｉまたはＴａＮの障壁層が堆積され、下部電極（ＢＥ）および窒化物の層の上に位置する。
【００４０】
図６ｅにおいて、強誘電体（ＦＥ)マスクが形成され、窒化物がＢＥまでエッチングされる。
【００４１】
図６ｆにおいて、露出されたＢＥが障壁までエッチングされる。
【００４２】
図６ｇにおいて、露出された障壁がエッチングされる。
【００４３】
図６ｈにおいて、ＣＶＤで酸化物が堆積され、かつ、ＣＭＰで窒化物まで平坦化される。その後、窒化物は、ウェットエッチングされる。
【００４４】
図６ｉにおいて、ＴｉＯ２等の材料の側壁障壁が堆積され、かつ、プラズマエッチングされる。
【００４５】
図６ｊにおいて、ＰＧＯ等のＦＥ材料が選択的に堆積され、かつ、酸化物までＣＭＰで平坦化される。
【００４６】
図６ｋにおいて、上部電極が形成される。
【００４７】
上述の製作の詳細を述べる。
【００４８】
１．ＳｉウェハがＳＣ１＋ＳＣ２を用いて洗浄され、ここで、ＳＣ１は、脱イオンＨ２Ｏ：５５００ｍｌ、ＮＨ４ＯＨ：１１００ｍｌ、およびＨ２Ｏ２：１１００ｍｌであり、ＳＣ２は、脱イオンＨ２Ｏ：６０００ｍｌ、ＨＣｌ：１０００ｍｌ、およびＨ２Ｏ２：１０００ｍｌである。
【００４９】
２．表面酸化物は、フッ化水素酸（ＨＦ）ディップ方式のエッチングによって除去される。
【００５０】
３．３．５〜１５ナノメートル（ｎｍ）の厚さのＳｉＯ２膜がＳｉ基板上に堆積される。
【００５１】
４．２００ｎｍドーピングされたポリシリコン膜が酸化物上に堆積される。
【００５２】
５．下部電極は、２０ｎｍのＴｉ、および１５０ｎｍのＩｒまたはＰｔから形成され、ポリシリコン上に堆積される。
【００５３】
６．下部電極は、パターニングおよびエッチングされる。
【００５４】
７．ＴＥＯＳが堆積された後、化学的機械的研磨（ＣＭＰ)プロセスは、酸化物を平坦化して、下部電極上で停止する。
【００５５】
８．ＨＦディップは、下部電極の表面を洗浄するために用いられる。
【００５６】
９．酸化物ＭＯＣＶＤ反応器は、ｃ軸配向されたＰｂ５Ｇｅ３Ｏ１１薄膜を下部電極上に選択堆積させるために用いられる。
【００５７】
以下の記載は、選択的ＭＯＣＶＤプロセスの詳細な説明である。モル比が５〜５、５：３の［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］は、８：２：１のモル比のブチルエーテルまたはテトラハイドロフラン、イソプロパノールおよびテトラグリムの混合溶液中で溶解される。前駆体溶液は、０．１Ｍ／ＬのＰＧＯの濃度を有する。溶液は、１８０〜２４０℃の範囲の温度で、０．００５〜０．２ｍｌ／ｍｉｎのポンプで蒸発器に注入されて、前駆体ガスを形成する。供給ラインは、１８５〜２４５℃に保たれる。２工程ＰＧＯ堆積プロセスが、その後、用いられる。
【００５８】
１）下部電極上への選択的シード層の堆積は、
堆積温度：５００〜５４０℃、圧力：１〜５トルでの堆積
酸素の分圧：２０〜３０％
蒸発器温度：１８０〜２００℃
溶液送達速度：０．０５〜０．１ｍｌ／ｍｉｎ
堆積時間：５〜２０分である。
【００５９】
２）下部電極上に堆積されたｃ軸ＰＧＯの選択堆積の条件は、膜厚に依存して、
堆積温度：３８０〜４２０℃、圧力：５〜１０トル
酸素の分圧：３０〜４０％
蒸発器温度：２００〜２４０℃
溶液送達速度：０．１〜０．２ｍｌ／ｍｉｎ
堆積時間：１〜３時間である。
【００６０】
事後堆積アニール温度は、５２０〜５６０℃であり、時間は０．５〜１時間である。アニールは、酸素雰囲気中で実行される。
【００６１】
上述のプロセスを用いて構成された１トランジスタメモリデバイスは、約２〜３Ｖのメモリウィンドウをもたらす。メモリウィンドウは、３Ｖの動作電圧によってほぼ飽和する。１トランジスタメモリデバイスの場合、「オフ」状態（−５Ｖ）を書き込んだ後、０．１ＶのＶＤ、ならびに、０、０．５および１ＶのＶＧでのドレイン電流（ＩＤ）は、約２×１０−１４Ａである。「オン」状態（＋５Ｖ）を書き込んだ後、０．１ＶのＶＤ、ならびに、０、０．５および１ＶのＶＧでのドレイン電流（ＩＤ）は、約１×１０−５Ａである。（「オン」状態の電流）：（「オフ」状態の電流）は、ほぼ９オーダーの大きさである。１Ｔデバイスは、非常に良好なメモリ特性を示す。１トランジスタメモリデバイスもまた、非常に良好な保持特性を示す。
【００６２】
ＰＧＯ膜の成長のために、ＥＭＣＯＲＥ酸化物有機金属化学気相成長（ＭＯＣＶＤ）反応器が用いられた。ＰＧＯ膜は、６”Ｉｒ／Ｔｉ／ＳｉＯ２／Ｓｉ基板上に堆積され、その後、Ｐｔの上部電極がＰＧＯ薄膜上に堆積されて、強誘電体ヒステリシスループおよびＣ−Ｖ試験のためのＭＦＭＯＳキャパシタを形成する。Ｎ型チャネル１Ｔメモリデバイスを製作する場合、Ｐ型Ｓｉ（１００）ウェハが基板に用いられる。集積プロセスは、シャロウトレンチ絶縁（ＳＴＩ）、ＳｉＯ２のゲート酸化物の堆積、ポリシリコンのボトム電極、ソースおよびドレイン注入、Ｉｒフローティングゲート堆積、窒化物ゲートの置換、ＭＯＣＶＤ  ＰＧＯ選択堆積、化学的機械的平坦化（ＣＭＰ）、Ｐｔの上部電極の堆積、上部電極およびコンタクトホールのエッチング、メタライゼーション等である。図１に示されるように、Ｓｉ上にＳｉＯ２：３．５〜６．０ｎｍ、ポリシリコン：３００ｎｍ、Ｉｒ：１５０ｎｍ、ＰＧＯ：３００ｎｍ、Ｐｔ：１５０ｎｍの厚さを有するＰＧＯ  ＭＦＭＰＯＳ  １トランジスタメモリデバイスが製作される。
【００６３】
強誘電体特性は、標準ＲＴ６６Ａテスタを用いて測定される。ＰＧＯ  ＭＥＭＰＯＳキャパシタのキャパシタンスは、ＨＰ４２８４Ａ高精度ＬＣＲメータを用いて１０ｋＨｚの周波数で、室温で測定された。１Ｔメモリデバイスの特性は、ＨＰ４１５５−６精密半導体パラメータアナライザを室温で用いて測定される。エッチングプロセスを用いるか、または用いない、ＰＧＯ薄膜のヒステリシスループがさらに測定される。
【００６４】
図２は、エッチングおよび選択的に堆積されたＰＧＯ膜の両方から形成されたデバイスのヒストリシスループを示すグラフである。選択的に堆積されたＰＧＯ膜と関連したヒステリシスループは、方形で、対称的で、かつ３Ｖで飽和し、これは、非常に良好な強誘電体特性を示す。キャパシタが５Ｖで動作する場合、ＰＧＯは、４．３４μＣ／ｃｍ２の２Ｐｒ、および１２９ｋＶ／ｃｍのＥｃを示す。
【００６５】
図３は、エッチングおよび選択的に堆積されたＰＧＯ膜の両方から形成されたリーク電流特性を示すグラフである。選択的に堆積されたＰＧＯから形成されたＰＧＯキャパシタは、１００ｋＶ／ｃｍで７．９５×１０−８Ａ／ｃｍ２の低リーク電流を示す。
【００６６】
図４は、エッチングおよび選択的に堆積されたＰＧＯ膜から形成されたデバイスの保持特性を示すグラフである。
【００６７】
本発明のＰＧＯ薄膜と比較して、図２に示されるように、エッチングプロセスによって作製されたＰＧＯ薄膜のＰｒは、４．３４μＣ／ｃｍ２から３．５５μＣ／ｃｍ２に、および、２Ｅｃは、１２９ｋＶ／ｃｍから６９ｋＶ／ｃｍにそれぞれ降下した。図３に示されるリーク電流は、１００ｋＶ／ｃｍで７．９５×１０−８Ａ／ｃｍ２から１００ｋＶ／ｃｍで６．２１×１０−６Ａ／ｃｍ２に増加した。エッチングプロセスの間の欠陥の形成、および、リーク電流の上昇が原因で、ＰＧＯ薄膜キャパシタの保持特性も劣化した。正規化された電荷保持は、図４に示されるように、２４分で、０．９３から０．７６に低下した。これらの不良の強誘電体特性は、アニールプロセスを用いて完全に解決され得ない。
【００６８】
図５は、Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）薄膜メモリデバイスを選択的に形成する、本発明による方法を示すフローチャートである。この方法は、明瞭化のために、一連の符号付けされた工程として示されるが、明示なき限り、その符号付けから順序が推論されるべきでない。これらの工程のいくつかは省略され、並行して実行されるか、または、シーケンスの順序を厳格に守る必要なく実行されてもよいことを理解されたい。方法は、工程５００にて開始する。
【００６９】
工程５０２は、シリコン（Ｓｉ）基板を形成する。上述のように、このＳｉ層は、Ｓｉでドーピングされ、かつ、チャネル、ドレイン、またはソース領域等の活性領域の中に形成され得る。工程５０４は、基板の上に位置するシリコン酸化膜を形成する。上述のように、この酸化物層は、ゲート酸化物層でもよい。いくつかの局面において、酸化シリコン層は、３．５〜１５ｎｍの範囲の厚さを有する。工程５０６は、シリコン酸化膜の上に位置するパターニングされた下部電極を形成する。他の局面において、さらなる工程５０５ａは、トランジスタゲート等のポリシリコンの層を、酸化シリコン層と下部電極との間に挿入する。工程５０７は、ＰＧＯ前駆体を準備する。工程５０８は、下部電極の上に位置するＰＧＯ膜を選択堆積させる。工程５１０は、ＰＧＯ膜の堆積に続いて、ＰＧＯ膜をアニールする。いくつかの局面において、アニールは、５２０〜５６０℃の範囲の温度で０．５〜１時間の範囲の間にわたり実行される。他の局面において、アニールは、酸素雰囲気において実行される。工程５１２は、ＰＧＯ膜の上に位置する上部電極を形成する。
【００７０】
この方法のいくつかの局面において、工程５０８における下部電極の上に位置するＰＧＯ膜を選択堆積させる工程は、サブ工程を包含する。工程５０８ａは、ＰＧＯのシード層を堆積させる。工程５０８ｂは、このシード層の上に位置するｃ軸配向ＰＧＯ層を形成する。
【００７１】
工程５０７におけるＰＧＯ前駆体を準備する工程は、サブ工程（図示せず）を包含する。工程５０７ａは、［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］の混合物を溶剤中で溶解する。工程５０７ｂは、１８０〜２４０℃の範囲の温度で、および、０．０５〜０．２ミリリットル／分（ｍｌ／ｍｉｎ）の範囲のポンプレートで溶液を蒸発器に注入する。
【００７２】
工程５０７ｃは、蒸発器の供給ラインを１８５〜２４５℃の範囲の温度に保つ。
【００７３】
いくつかの局面において、工程５０７ａにおいて［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］の混合物を溶剤中で溶解する工程は、［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］を５．３〜５．５：３の範囲のモル比で混合する工程を包含する。他の局面において、［Ｐｂ（ｔｈｄ）２］および［Ｇｅ（ＥＴＯ）４］の混合物を溶剤中で溶解する工程は、イソプロパノールと、テトラグリムと、ブチルエーテルまたはテトラハイドロフラン等のさらなる要素との溶剤を用いる工程を包含する。いくつかの局面において、混合溶剤を用いる工程は、混合溶剤を２：１：８のモル比で用いる工程を包含する。
【００７４】
いくつかの局面において、工程５０８ａにおけるＰＧＯのシード層を堆積させる工程は、サブ工程（図示せず）を包含する。工程５０８ａ１は、基板を５００〜５４０℃の範囲の温度に加熱する。工程５０８ａ２は、１〜５トルの範囲の圧力を生成する。工程５０８ａ３は、２０〜３０％の酸素の分圧を生成する。工程５０８ａ４は、１８０〜２００℃の範囲の蒸発器温度を生成する。工程５０８ａ５は、０．０５〜０．１ｍｌ／ｍｉｎの速度で、５〜２０分の範囲の間にわたり蒸発した前駆体溶液を送達する。
【００７５】
他の局面において、工程５０８ｂにおけるｃ軸ＰＧＯ層を堆積させる工程は、サブ工程（図示せず）を包含する。工程５０８ｂ１は、基板を３８０〜４２０℃の範囲の温度に加熱する。工程５０８ｂ２は、５〜１０トルの範囲の前駆体を生成する。工程５０８ｂ３は、３０〜４０％の酸素の分圧を生成する。工程５０８ｂ４は、２００〜２４０℃の範囲の蒸発器温度を生成する。工程５０８ｂ５は、０．１〜０．２ｍｌ／ｍｉｎの速度で、１〜３時間の範囲の間にわたって送達される。
【００７６】
いくつかの局面において、工程５０６におけるシリコン酸化膜の上に位置するパターニングされた下部電極を形成する工程は、サブ工程（図示せず）を包含する。工程５０６ａは、酸化シリコンの上に位置する第１の金属の下部電極の第１の層を形成する。工程５０６ｂは、第１の層の上に位置する第２の金属の下部電極の第２の層を形成する。下部電極の第１の層の第１の金属は、Ｔｉ、ＴｉＮ、Ｔａ、またはＴａＮであり得る。下部電極の第２の層の第２の金属は、Ｉｒ、Ｐｔ、Ａｕ、またはＲｈであり得る。
【００７７】
例えば、工程５０６ａにおけるＴｉの下部電極の第１の層を形成する工程は、１０〜３０ナノメートル（ｎｍ）の範囲の厚さを有するＴｉの層を形成する工程を包含し得る。工程５０６ｂにおける下部電極の第２の層を形成する工程は、１００〜２００ｎｍの範囲の厚さを有する第２の金属を包含し得る。
【００７８】
他の局面において、酸化シリコン膜の上に位置する下部電極を形成する工程は、さらなるサブ工程（図示せず）を包含する。工程５０６ｃは、下部電極材料を等方的に堆積させる。工程５０６ｄは、下部電極材料をパターニングする。工程５０６ｅは、パターニングされた下部電極を形成するためにエッチングする。
【００７９】
方法のいくつかの局面は、さらなる工程を包含する。工程５０３は、酸化シリコン層を形成する前に、ＳＣ１およびＳＣ２を有するＳｉ基板を洗浄する。他の局面において、工程５０５ｂは、ＰＧＯ膜を選択的に堆積させる前に、ＴＥＯＳを等方的に堆積させる。工程５０５ｃにおいて、ＣＭＰは下部電極のレベルまでＴＥＯＳを平坦化する。工程５０５ｄは、露出した下部電極表面を洗浄するためにＨＦディップを用いる。
【００８０】
選択的に堆積されたＰＧＯからのメモリデバイスおよび選択的に堆積されたＰＧＯ膜デバイスを形成する方法が記載された。製作プロセスおよびデバイス特性を示すために実施例が与えられた。しかしながら、本発明は、これらの実施例のみに限定されない。本発明の他の変形および実施形態は、当業者に明らかである。
【図面の簡単な説明】
【００８１】
【図１】図１は、Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）膜の選択堆積から形成された、本発明の１Ｔメモリデバイスキャパシタの部分断面図である。
【図２】図２は、エッチングおよび選択堆積されたＰＧＯ膜の両方から形成されたデバイスのヒストリシスループを示すグラフである。
【図３】図３は、エッチングおよび選択堆積されたＰＧＯ膜の両方から形成されたリーク電流特性を示すグラフである。
【図４】図４は、エッチングおよび選択堆積されたＰＧＯ膜から形成されたデバイスの保持特性を示すグラフである。
【図５】図５は、Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）薄膜メモリデバイスを選択的に形成する、本発明による方法を示すフローチャートである。
【図６ａ】図６ａは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｂ】図６ｂは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｃ】図６ｃは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｄ】図６ｄは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｅ】図６ｅは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｆ】図６ｆは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｇ】図６ｇは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｈ】図６ｈは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｉ】図６ｉは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｊ】図６ｊは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【図６ｋ】図６ｋは、図１の１Ｔメモリデバイスキャパシタの製作において実行される工程を示す。
【符号の説明】
【００８２】
１００  キャパシタ
１０２  シリコン層
１０３  酸化物層
１０４  ポリシリコン層
１０６  下部電極
１０８  ＰＧＯ膜
１１０  上部電極
１１２  金属相互接続
１１４  酸化物層
【図１】
2004297063.tif 000003
【図２】
2004297063.tif 000004
【図３】
2004297063.tif 000005
【図４】
2004297063.tif 000006
【図５】
2004297063.tif 000007
【図６ａ】
2004297063.tif 000008
【図６ｂ】
2004297063.tif 000009
【図６ｃ】
2004297063.tif 000010
【図６ｄ】
2004297063.tif 000011
【図６ｅ】
2004297063.tif 000012
【図６ｆ】
2004297063.tif 000013
【図６ｇ】
2004297063.tif 000014
【図６ｈ】
2004297063.tif 000015
【図６ｉ】
2004297063.tif 000016
【図６ｊ】
2004297063.tif 000017
【図６ｋ】
2004297063.tif 000018