(57)【要約】【課題】外部から複数端子を用いてテストモードに設定する事が困難な端子数の少ないＬＳＩにおいても、テストモード設定を可能にすることを目的とする。【解決手段】通常動作時には特定の動作をしている任意の端子を入力端子１１１として、この入力端子１１１より中間電位検出回路１３１に中間電位を入力することでテストモードに設定し、この入力電位を繰り返し変化させることによりテストモードを設定するシフトレジスタのクロック信号とすると共にシフトレジスタの入力信号とすることにより、外部から複数端子を用いてテストモードに設定する事が困難な端子数の少ないＬＳＩにおいても、テストモード設定を可能にすることができる。【選択図】    図１
2004257907.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置のテストモードと通常動作モードを設定するテストモード設定回路であって、
通常動作時には特定の入力信号を入力し、テストモード時には中間電位の入力信号を入力する入力端子と、
前記入力端子から中間電位を入力されると”Ｈ”または”Ｌ”のいずれかを出力し、それ以外の電位が入力されると他方の値を出力する第１の中間電位検出回路と、
前記入力端子から入力された信号と前記第１の中間電位検出回路から入力された信号を組み合わせて出力信号を生成する組み合わせ回路と、
前記第１の中間電位検出回路から出力する信号を遅延させる遅延回路と、
複数のフリップフロップを直列に接続し、前記組み合わせ回路からの出力信号をデータ入力信号，前記遅延回路の出力信号をクロック信号として動作するシフトレジスタと、
テストモード時に前記シフトレジスタを動作状態にするリセット信号を入力するリセット端子と
を有し、前記入力端子から中間電位を入力することによりテストモードに設定した上で、前記シフトレジスタのデータ入力信号とクロック信号を前記入力端子からの入力信号により生成して前記シフトレジスタを動作させ、前記シフトレジスタの各フリップフロップの出力信号をテストモード設定信号とすることを特徴とするテストモード設定回路。
【請求項２】
前記第１の中間電位検出回路の次段にノイズフィルタを設けることにより、信号の切り替わり時に生じるノイズによる半導体集積回路装置の誤動作を防ぐことを特徴とする請求項１記載のテストモード設定回路。
【請求項３】
任意に設定した電位より小さい電位が入力された時に中間電位であると認識して前記第１の中間電位検出回路と同様に”Ｈ”または”Ｌ”のいずれかを出力し、それ以外の電位が入力されると他方の値を出力する第２の中間電位検出回路と、
任意に設定した電位より大きい電位が入力された時に中間電位であると認識して前記第１の中間電位検出回路と同様に”Ｈ”または”Ｌ”のいずれかを出力し、それ以外の電位が入力されると他方の値を出力する第３の中間電位検出回路と、
前記シフトレジスタのデータ入力信号を前記組み合わせ回路にて前記第２の中間電位検出回路から入力された信号と前記第１の中間電位検出回路から入力された信号を組み合わせて生成し、
前記第１の中間電位検出回路，前記第２の中間電位検出回路および前記第３の中間電位検出回路の出力信号よりテストモードであることを認識した場合に前記シフトレジスタの各フリップフロップの出力信号をモード設定信号として出力するモード選択手段と
を有することを特徴とする請求項１記載のテストモード設定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣカードに搭載されるＬＳＩのように十分な信号端子数の確保が困難であるＬＳＩにおけるテストモード設定回路に関する。
【０００２】
【従来の技術】
使用できる端子に余裕がなく、テストモード設定専用端子が確保できないＬＳＩでは、外部から通常の使用では与えられないある特定の入力信号を与えることによりテストモードに設定していた。
【０００３】
従来のテストモード設定回路によると、中間電位を検出する中間電位検出手段と、複数段のレジスタで構成されるシフトレジスタを備え、テストモード時に、通常動作時では特定の機能を有する任意の端子から中間電位検出手段に中間電位を入力することによってテストモードに設定し、シフトレジスタにシリアル入力されるモード選択用のコードを、クロック信号を入力することによりシフトし、各レジスタに保持された値からモードを識別していた。（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平４−２０８８１（第５頁、第１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のテストモード設定回路によると、テストモードに設定するテストモード設定端子は中間電位を入力するために端子を共用できるが、その他に、シフトレジスタにデータを入力するテストモード選択端子や、シフトレジスタを動作させるクロックを入力するクロック入力端子が必要となるという問題点があった。
【０００６】
上記問題点を解決するために、本発明のテストモード設定回路は、外部から複数端子を用いてテストモードに設定する事が困難な端子数の少ないＬＳＩにおいても、テストモード設定を可能にすることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載テストモード設定回路は、半導体集積回路装置のテストモードと通常動作モードを設定するテストモード設定回路であって、通常動作時には特定の入力信号を入力し、テストモード時には中間電位の入力信号を入力する入力端子と、前記入力端子から中間電位を入力されると”Ｈ”または”Ｌ”のいずれかを出力し、それ以外の電位が入力されると他方の値を出力する第１の中間電位検出回路と、前記入力端子から入力された信号と前記第１の中間電位検出回路から入力された信号を組み合わせて出力信号を生成する組み合わせ回路と、前記第１の中間電位検出回路から出力する信号を遅延させる遅延回路と、複数のフリップフロップを直列に接続し、前記組み合わせ回路からの出力信号をデータ入力信号，前記遅延回路の出力信号をクロック信号として動作するシフトレジスタと、テストモード時に前記シフトレジスタを動作状態にするリセット信号を入力するリセット端子とを有し、前記入力端子から中間電位を入力することによりテストモードに設定した上で、前記シフトレジスタのデータ入力信号とクロック信号を前記入力端子からの入力信号により生成して前記シフトレジスタを動作させ、前記シフトレジスタの各フリップフロップの出力信号をテストモード設定信号とすることを特徴とする。
【０００８】
請求項２記載のテストモード設定回路は、請求項１記載のテストモード設定回路において、前記第１の中間電位検出回路の次段にノイズフィルタを設けることにより、信号の切り替わり時に生じるノイズによる半導体集積回路装置の誤動作を防ぐことを特徴とする。
【０００９】
請求項３記載のテストモード設定回路は、請求項１記載のテストモード設定回路において、任意に設定した電位より小さい電位が入力された時に中間電位であると認識して前記第１の中間電位検出回路と同様に”Ｈ”または”Ｌ”のいずれかを出力し、それ以外の電位が入力されると他方の値を出力する第２の中間電位検出回路と、任意に設定した電位より大きい電位が入力された時に中間電位であると認識して前記第１の中間電位検出回路と同様に”Ｈ”または”Ｌ”のいずれかを出力し、それ以外の電位が入力されると他方の値を出力する第３の中間電位検出回路と、前記シフトレジスタのデータ入力信号を前記組み合わせ回路にて前記第２の中間電位検出回路から入力された信号と前記第１の中間電位検出回路から入力された信号を組み合わせて生成し、前記第１の中間電位検出回路，前記第２の中間電位検出回路および前記第３の中間電位検出回路の出力信号よりテストモードであることを認識した場合に前記シフトレジスタの各フリップフロップの出力信号をモード設定信号として出力するモード選択手段とを有することを特徴とする。
【００１０】
以上により、外部から複数端子を用いてテストモードに設定する事が困難な端子数の少ないＬＳＩにおいても、テストモード設定を可能にすることができる。
【００１１】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態１におけるテストモード設定回路について、図１、図２を用いて説明する。
【００１２】
図１は本発明の実施の形態１におけるテストモード設定回路の構成図であり、図２は本発明の実施の形態１におけるテストモード設定回路のタイミング図である。
【００１３】
図１において、１３１は中間電位検出回路であり、テストモード時に入力端子１１１より中間電位を入力することにより、”Ｈ”を出力し、”Ｈ”または”Ｌ”が入力されたときには”Ｌ”を出力する。１５３は反転回路であり、中間電位検出回路１３１の出力信号を反転させる。１５７，１５８，１５９はそれぞれフリップフロップであり、シリアルに接続されてシフトレジスタを構成する。初段の入力は反転回路１５３と入力端子１１１からの信号をＡＮＤ回路１５２により論理積して入力する。また、フリップフロップ１５７，フリップフロップ１５８，フリップフロップ１５９のそれぞれの出力がそれぞれモード設定信号［０］，モード設定信号［１］，モード設定信号［２］となり、これら３つの信号によりテストモードを設定することができる。さらに、反転回路１５３の出力信号を遅延回路１５４にて遅延させた信号をシフトレジスタのクロック信号としている。ＡＮＤ回路１５２，反転回路１５３，遅延回路１５４，フリップフロップ１５７，フリップフロップ１５８，フリップフロップ１５９によりデータ保持手段１５１が構成され、データ保持手段１５１と中間電位検出回路１３１によりテストモード設定回路１１０が構成される。
【００１４】
ここで、この入力端子１１１は、通常動作時には特定の動作をしており、中間電位を入力したときには、テストモード設定回路１１０を動作状態にするテストモード設定端子となる。また、リセット端子１１２が”Ｈ”の時にはフリップフロップは動作せず、”Ｌ”が入力されて初期値”Ｌ”が設定されて動作可能となり、テストモード設定可能とする。
【００１５】
以下、テストモードに移行するときの動作を説明する。
まず、リセット端子１１２が”Ｌ”の時、入力端子１１１を中間電位に設定する。次に、入力端子１１１をＶＤＤレベルもしくはＶＳＳレベルに変化させると、中間電位検出回路１３１の出力信号は”Ｌ”→”Ｈ”→”Ｌ”と変化する。この出力信号のエッジを遅延回路１５４により遅延させ、フリップフロップ１５７、１５８、１５９を動作させるためのクロックとする。中間電位検出回路１３１の出力信号を反転回路１５３で反転させた信号と、入力端子１１１の入力信号の論理積をとり、この出力信号を前記クロックの立ち上がりエッジによりフリップフロップに保持させる。その後、入力端子１１１を中間電位→ＶＤＤ  ｏｒ  ＶＳＳ→中間電位→ＶＤＤ  ｏｒ  ＶＳＳ→中間電位、のように中間電位を介して変化させ、変化させる回数により”Ｈ”がセットされるモード設定信号が決定することができる。
【００１６】
このように、リセット端子１１２のみをテストモード用に設定するのみで、外部から複数端子を用いてテストモードに設定する事が困難な端子数の少ないＬＳＩにおいても、テストモード設定を可能にすることができる。
【００１７】
ここで、リセット端子１１２を、通常動作時とテストモード時に設定することにより、内部回路と共通化することができ、テストモード設定用端子を設けることなくテストモードの設定を行うことができる。
【００１８】
また、ここでは、シフトレジスタを３段の場合について説明したが、段数は任意であり、段数を増やすことにより設定できるテストモードの数を増やすことができる。
（実施の形態２）
本発明の実施の形態２について、図３、図４を用いて説明する。
【００１９】
図３は本発明の実施の形態２におけるテストモード設定回路の構成図であり、新たにノイズフィルタ１６１を加えた以外は実施の形態１で説明した図１の回路と同様のものであるため、同一の番号を付与してその説明を省略する。図４は本発明の実施の形態２におけるテストモード設定回路のタイミング図である。
【００２０】
図４に示すように、通常動作時に入力端子１１１からの入力をＶＤＤレベルからＶＳＳレベルに変化させた場合、もしくはＶＳＳレベルからＶＤＤレベルに変化させた場合、中間電位を経由するため中間電位検出回路１３１の出力信号が瞬間的に”Ｈ”になる可能性がある。ノイズフィルタ１６１は、この信号を除去し、誤ってテストモードに入ることを防ぐための回路である。
【００２１】
これにより、通常動作時のノイズによる誤動作を防止しながら、外部から複数端子を用いてテストモードに設定する事が困難な端子数の少ないＬＳＩにおいても、テストモード設定を可能にすることができる。
（実施の形態３）
本発明の実施の形態３について、図５〜７を用いて説明する。
【００２２】
実施の形態１、２の回路構成では入力信号がＶＤＤレベルまたはＶＳＳレベルの時に内部論理回路が不必要な動作を行う場合がありうる。これに対応する回路構成を以下に説明する。
【００２３】
図５は本発明の実施の形態３におけるテストモード設定回路の構成図，図６は本発明の実施の形態３におけるテストモード設定回路のタイミング図であり、図７（ａ）は中間電位検出回路Ａの構成図，図７（ｂ）は中間電位検出回路Ｂの構成図，図７（ｃ）は中間電位検出回路Ｃの構成図である。
【００２４】
図５において、中間電位検出回路Ａ２２１は入力端子１１１から中間電位が入力されると”Ｈ”を出力し、その出力信号ＸはＡＮＤ回路１５２に入力される。中間電位検出回路Ｂ２３１は入力端子１１１から中間電位が入力されると”Ｈ”を出力し、”Ｈ”または”Ｌ”が入力されたときには”Ｌ”を出力する。中間電位検出回路Ｂ２３１の出力信号Ｙは反転回路１５３に入力される。中間電位検出回路Ｃ２４１は入力端子１１１から中間電位が入力されると出力信号Ｚとして”Ｈ”を出力する。ＯＲ回路２５５は出力信号Ｘ，出力信号Ｙ，出力信号Ｚを入力信号として入力端子１１１から中間電位が入力されていない時には、ＡＮＤ回路２７２，ＡＮＤ回路２７３，ＡＮＤ回路２７４で構成されるモード選択手段２７１によりモード設定信号をマスクする構成となる。
【００２５】
図７において、（ａ）は中間電位検出回路Ａ２２１の構成を示し、２２２は閾値電圧が４／５×ＶＤＤである反転回路であり、入力電圧が４／５×ＶＤＤより小さい時に”Ｈ”を出力する。２２３は閾値電圧が３／５×ＶＤＤである反転回路であり、入力電圧が３／５×ＶＤＤより大きい時に”Ｌ”を出力する。２２４は反転回路、２２５はＡＮＤ回路である。この構成により、入力電圧が３／５×ＶＤＤから４／５×ＶＤＤ間の時に出力される出力信号Ｘの値は”Ｈ”になる。（ｂ）は中間電位検出回路Ｂ２３１の構成を示し、２３２は閾値電圧が３／５×ＶＤＤである反転回路であり、入力電圧が３／５×ＶＤＤより小さい時に”Ｈ”を出力する。２３３は閾値電圧が２／５×ＶＤＤである反転回路であり、入力電圧が２／５×ＶＤＤより大きい時に”Ｌ”を出力する。２３４は反転回路、２３５はＡＮＤ回路である。この構成により、入力電圧が２／５×ＶＤＤから３／５×ＶＤＤ間の時に出力される出力信号Ｘの値は”Ｈ”になる。（ｃ）は中間電位検出回路Ｃ２４１の構成を示し、２４２は閾値電圧が２／５×ＶＤＤである反転回路であり、入力電圧が２／５×ＶＤＤより小さい時に”Ｈ”を出力する。２４３は閾値電圧が１／５×ＶＤＤである反転回路であり、入力電圧が１／５×ＶＤＤより大きい時に”Ｌ”を出力する。２４４は反転回路、２４５はＡＮＤ回路である。この構成により、入力電圧が１／５×ＶＤＤから２／５×ＶＤＤ間の時に出力される出力信号Ｘの値は”Ｈ”になる。
【００２６】
以上の構成において、リセット端子２１２が”Ｌ”の時、入力端子２１１を中間電位（１／２＊ＶＤＤ）に設定してテストモードに設定する。次に、入力端子２１１を中間電位（７／１０＊ＶＤＤ  ｏｒ  ３／１０＊ＶＤＤ）に変化させると、中間電位検出回路Ｂ２３１の出力信号は”Ｌ”→”Ｈ”→”Ｌ”と変化する。この出力信号のエッジを遅延回路２５４により遅延させ、フリップフロップ１５７，フリップフロップ１５８，フリップフロップ１５９を動作させるためのクロックとする。中間電位検出回路Ｂ２３１の出力信号を反転回路２５３で反転させた信号と、中間電位検出回路Ａ２２１の出力信号の論理積をとり、この出力信号を前記クロックの立ち上がりエッジによりフリップフロップに保持させる。その後、入力端子２１１を中間電位（１／２＊ＶＤＤ）→中間電位（７／１０＊ＶＤＤ  ｏｒ  ３／１０＊ＶＤＤ）→中間電位（１／２＊ＶＤＤ）→中間電位（７／１０＊ＶＤＤ  ｏｒ  ３／１０＊ＶＤＤ）→中間電位（１／２＊ＶＤＤ）のように変化させることにより、前記３段のフリップフロップにデータをシリアルで保持させることができ、内部論理回路のテストモードを与えるモード設定信号を供給することができる。
【００２７】
この時、入力端子１１１から入力される電位が１／５×ＶＤＤから４／５×ＶＤＤである場合には中間電位であると判断され、モード選択手段２７１でフリップフロップ１５７，フリップフロップ１５８，フリップフロップ１５９からの出力信号をモード設定信号として認識して出力する。
【００２８】
このように中間電位検出回路により中間電位と認識する入力電位の範囲を設定することにより、モード選択手段で出力するモード設定信号を識別しながら、外部から複数端子を用いてテストモードに設定する事が困難な端子数の少ないＬＳＩにおいても、テストモード設定を可能にすることができる。
【００２９】
ここで、中間電位と認識する入力電位の範囲は中間電位検出回路により任意に設定でき、それに応じて入力端子１１１から入力する電位を決定する。
以上の説明では、中間電位を入力したときの出力が”Ｈ”である中間電位検出回路を用いた説明をしたが、中間電位を入力したときの出力が”Ｌ”である中間電位検出回路を用いても、周辺回路の構成を変更することによって、同様の信号をシフトレジスタに入力することができる。
【００３０】
【発明の効果】
以上のように、通常動作時には特定の動作をしている任意の端子を入力端子として、この入力端子より中間電位検出回路に中間電位を入力することでテストモードに設定し、この入力電位を繰り返し変化させることによりテストモードを設定するシフトレジスタのクロック信号とすると共にシフトレジスタの入力信号とすることにより、外部から複数端子を用いてテストモードに設定する事が困難な端子数の少ないＬＳＩにおいても、テストモード設定を可能にすることができる。
【００３１】
この時、中間電位検出回路の出力側にノイズフィルタを設けることにより、通常動作時のノイズによる誤動作を防止することができる。
さらに、中間電位の範囲を決定する中間電位検出回路と、モード選択手段を設けることにより、中間電位を検出してテストモードであることを識別してからモード設定信号を出力することができるため、通常動作時の誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるテストモード設定回路の構成図
【図２】本発明の実施の形態１におけるテストモード設定回路のタイミング図
【図３】本発明の実施の形態２におけるテストモード設定回路の構成図
【図４】本発明の実施の形態２におけるテストモード設定回路のタイミング図
【図５】本発明の実施の形態３におけるテストモード設定回路の構成図
【図６】本発明の実施の形態３におけるテストモード設定回路のタイミング図
【図７】（ａ）中間電位検出回路Ａの構成図
（ｂ）中間電位検出回路Ｂの構成図
（ｃ）中間電位検出回路Ｃの構成図
【符号の説明】
１１０    テストモード設定回路
１１１    入力端子
１１２    リセット端子
１３１    中間電位検出回路
１５１    データ保持手段
１５２    ＡＮＤ回路
１５３    反転回路
１５４    遅延回路
１５７    フリップフロップ
１５８    フリップフロップ
１５９    フリップフロップ
１６１    ノイズフィルタ
２２１    中間電位検出回路Ａ
２２２    反転回路
２２３    反転回路
２２４    反転回路
２２５    ＡＮＤ回路
２３１    中間電位検出回路Ｂ
２３２    反転回路
２３３    反転回路
２３４    反転回路
２３５    ＡＮＤ回路
２４１    中間電位検出回路Ｃ
２４２    反転回路
２４３    反転回路
２４４    反転回路
２４５    ＡＮＤ回路
２５５    ＯＲ回路
２７１    モード選択手段
２７２    ＡＮＤ回路
２７３    ＡＮＤ回路
２７４    ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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