(57)【要約】【課題】ノイズ抑制ための設計が簡単で、低コストで逆相駆動によるノイズ抑制が可能なインバータ装置群の伝導ノイズ抑制方式を提供する。【解決手段】ＣＰＵ付きの例えば２個のインバータ装置で２個の電動機をそれぞれ駆動するものにおいて、各ＣＰＵのクロック回路とリセット回路を共通にし、かつ、ＣＰＵ１ａが出力する周期Ｔの電動機駆動信号の出力開始時点ｔ１と、ＣＰＵ１ｂが出力する周期Ｔの電動機駆動信号の出力開始時点ｔ２との時間差が、ｎ奇数としてｎＴ／２となるようにし、二つの駆動信号の一方のハイレベル出力時間帯と他方のローレベル出力時間帯とが概ね重なるようにする構成とする。【選択図】  図１
2004312976.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵを具備する１つのインバータ装置と、前記ＣＰＵとは別のＣＰＵを具備する少なくとも１つ以上の別のインバータ装置と、を含むインバータ装置群の複数のインバータ装置で複数の電動機をそれぞれ駆動するインバータシステムにおいて、
前記ＣＰＵ及び該別のＣＰＵに共通のクロック信号を出力する１つのクロック回路と、
前記ＣＰＵ及び該別のＣＰＵに共通のリセット信号を出力するリセット回路と、
前記ＣＰＵが実行するプログラムを格納するメモリと、
該別のＣＰＵ実行するプログラムを格納する別のメモリと、を含み、
各ＣＰＵが実行する各々のプログラムは、各ＣＰＵが前記リセット信号を受信すると、その実行を開始するとともに、前記リセット信号受信の時点ｔ０から各プログラム毎に定まる時間が経過した時点で、所定周期Ｔのインバータ機能制御信号の出力をそれぞれ開始する構成のプログラムであり、
また、任意の１つのＣＰＵが実行するプログラムと、そのＣＰＵとは別の少なくとも１つのＣＰＵが実行するプログラムとは、前記任意の１つのＣＰＵが前記リセット信号を受信する時点ｔ０から前記インバータ機能制御信号の出力を開始する時点までの時間（ｔ１−ｔ０）と前記別の少なくとも１つのＣＰＵが前記リセット信号を受信する時点ｔ０から前記インバータ機能制御信号の出力を開始する時点までの時間（ｔ２−ｔ０）との時間差が、文字ｎを奇数として前記所定周期Ｔ×（１／２）×ｎとなる構成のプログラムである、インバータ装置群の伝導ノイズ抑制方式。
【請求項２】
前記各ＣＰＵは、ＩＤをそれぞれ記憶しており、
各メモリに格納する前記各々のプログラムは、全く同一のプログラムであるとともに、前記インバータ機能制御信号の出力を開始するする時点を、前記ＩＤを判別することによって、前記ｔ１もしくは前記ｔ２のどちらか一方を選択するモジュールプログラムをそれぞれ有するものである、請求項１記載のインバータ装置群の伝導ノイズ抑制方式。
【請求項３】
前記各ＣＰＵは、ＩＤをそれぞれ記憶しており、
各メモリに格納する前記各々のプログラムは、前記インバータ機能制御信号の出力を開始するする時点を、前記ＩＤを判別することによって、前記ｔ１もしくは前記ｔ２のどちらか一方を選択する全く同一のモジュールプログラムをそれぞれ有するとともに、プログラムの先頭から前記インバータ機能制御信号の出力用モジュールが始まる直前の行まで、その記述内容が全く同一の構成である、請求項１記載のインバータ装置群の伝導ノイズ抑制方式。
【請求項４】
前記ｎは１である、請求項１記載、請求項２記載または請求項３記載のインバータ装置群の伝導ノイズ抑制方式。
【請求項５】
前記（ｔ１−ｔ０）が同じとなるプログラムの個数と、前記（ｔ２−ｔ０）が同じとなるプログラムの個数と、の差が０もしくは１である、請求項１記載、請求項２記載、請求項３記載または請求項４記載のインバータ装置群の伝導ノイズ抑制方式。
【請求項６】
前記インバータ機能制御信号はＰＷＭ信号を生成するための信号である、請求項１記載、請求項２記載、請求項３記載、請求項４記載または請求項５記載のインバータ装置群の伝導ノイズ抑制方式。
【請求項７】
前記電動機はサーボモータである、請求項１記載、請求項２記載、請求項３記載、請求項４記載、請求項５記載または請求項６記載のインバータ装置群の伝導ノイズ抑制方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のインバータ装置、すなわちインバータ機能を実現する回路部とその回路部に所定の信号を供給するインバータ駆動制御部とを合わせ持つ装置である、インバータ装置群の伝導ノイズ抑制方式に関する。
【０００２】
【従来の技術】
１個のインバータ駆動（制御）部と１個のインバータという一対のインバータ装置が２対以上存在する場合、例えばインバータ２ａ及びインバータ２ｂを、その駆動部α及び駆動βでそれぞれ駆動する場合について考える。
従来、このような場合、インバータ２ａを制御するために駆動部α内で生成する制御信号と、インバータ２ｂを制御するために駆動部β内で生成する制御信号（ＰＷＭの場合は三角波）とは、その周期ＴのＴ／２だけ位相をずらすことがあった。どうして、そのようなことをするのかというと、インバータから交流電源ラインへ漏れ出すいわゆる伝導ノイズを低減するためである。両インバータを言わば逆転的な位相関係にある二つの制御信号（例、三角波）でそれぞれ駆動制御すると、インバータ２ａから発生するノイズの基本波及びその奇数次高長波と、インバータ２ｂから発生するノイズの基本波及びその奇数次高長波とは、概ね反転した位相関係になるのであり、それらの波形が相互に打消しあって、結果として交流電源ラインに流れ出すノイズが、両インバータを逆転的な位相の制御信号で駆動しないときよりも小さくなるのである。
もう少しその仕組みを具体的に説明するとするなら、伝導ノイズ低減の理由は、こういうことである。
【０００３】
図７は、２個のインバータを逆位相の三角波で駆動する場合のインバータ出力波形を示す概念図である。
一方のインバータ２ａのモータへの出力波形は、チェック端子９ａで観察し得るものとし、他方のインバータ２ｂのモータへの出力波形は、チェック端子９ｂで観察し得るものとする。
インバータ２ａを駆動する三角波とインバータ２ｂを駆動する三角波とは、その周期は同じＴであり、インバータ２ｂ用の三角波は、インバータ２ａ用のそれよりＴ／２だけ出力開始の時点が遅れているとする。
図７に示すように、インバータ２ａの出力波形とインバータ２ｂの出力波形は、一方のハイレベル信号出力の時間帯が他方のローレベル信号出力の時間帯と大体重なり、一方のローレベル信号出力の時間帯は、他方のハイレベル信号出力の時間帯に大体重なる。
つまり、インバータ２ａ由来の伝導ノイズの基本波とその奇数次高調波及びインバータ２ｂ由来の伝導ノイズの基本波とその奇数次高調波は、逆相的に発生し、相互に打消し合う。そのため、インバータ２ａで発生した伝導ノイズと、インバータ２ｂで発生した伝導ノイズとが相殺してノイズが低減するのである。
しかし、従来技術を効果的に実施するには、複数インバータ間の各制御信号の位相を正確に逆転的な位相に保ち続ける取ることが難しく、そのためには、コンピュータのソフトウェアでの制御が必要であったり、高コストの位相制御回路が必要であったり、するという問題点があった。
なお、２つのインバータを言わば逆相で駆動する技術は、特開平２０００−３１２４８２号公報に開示されている。
【０００４】
【特許文献１】
特開平２０００−３１２４８２号公報
【０００５】
【発明が解決しようとする課題】
本発明に係るインバータ装置群の伝導ノイズ抑制方式は、上記した従来の技術が有する問題点に鑑み成されたものであり、次の課題を解決することを目的とする。
ノイズ抑制ための設計が簡単で、伝導ノイズの抑制が可能な低コストの、複数のインバータ装置で複数の電動機を駆動する、インバータ装置群の伝導ノイズ抑制方式を提供する。
【０００６】
【課題を解決するための手段】
上記課題を解決するための本発明の第１発明は、請求項１に記載されたとおりのインバータ装置群の伝導ノイズ抑制方式であり、次のようなものである。
ＣＰＵを具備する１つのインバータ装置と、前記ＣＰＵとは別のＣＰＵを具備する少なくとも１つ以上の別のインバータ装置と、を含む複数のインバータ装置で複数の電動機をそれぞれ駆動するインバータシステムにおいて、前記ＣＰＵ及び該別のＣＰＵに共通のクロック信号を出力する１つのクロック回路と、前記ＣＰＵ及び該別のＣＰＵに共通のリセット信号を出力するリセット回路と、前記ＣＰＵが実行するプログラムを格納するメモリと、該別のＣＰＵ実行するプログラムを格納する別のメモリと、を含む構成である。すなわち、インバータが２個のシステムなら、ＣＰＵもメモリも各２個であり、インバータが３個のシステムなら、ＣＰＵもメモリも各３個の構成である。
そして、各ＣＰＵが実行する各々のプログラム（これらのプログラムは前記メモリにそれぞれ格納される）は、各ＣＰＵが前記（共通）リセット信号を受信すると、その実行を開始するとともに、前記（共通）リセット信号受信の時点ｔ０から各プログラム毎に定まる時間が経過した時点で、所定周期Ｔのインバータ機能制御信号の出力をそれぞれ開始する構成のプログラムである。
また、任意の１つのＣＰＵが実行するプログラムと、そのＣＰＵとは別の少なくとも１つのＣＰＵが実行するプログラムとは、前記任意の１つのＣＰＵが前記リセット信号を受信する時点ｔ０から前記インバータ機能制御信号の出力を開始する時点までの時間（ｔ１−ｔ０）と前記別の少なくとも１つのＣＰＵが前記リセット信号を受信する時点ｔ０から前記インバータ機能制御信号の出力を開始する時点までの時間（ｔ２−ｔ０）との時間差が、文字ｎを奇数として前記所定周期Ｔ×（１／２）×ｎとなる構成のプログラムである。なお、ｎは正の数でも、負の数でもどちらでもよい。
つまり、あるＣＰＵが自分のプログラムを実行したときに（ｔ１−ｔ０）が生じるとして、｛（ｔ１−ｔ０）−（ｔ２−ｔ０）｝＝ｎＴ／２、となるｔ２を生じる別のＣＰＵが実行する別のプログラムが少なくとも１個は、存在するということである。
【０００７】
上記課題を解決するための本発明の第２発明は、請求項２に記載されたとおりのインバータ装置群の伝導ノイズ抑制方式であり、次のようなものである。
請求項１記載のインバータ装置群の伝導ノイズ抑制方式において、前記各ＣＰＵは、ＩＤをそれぞれ記憶しており、各メモリに格納する前記各々のプログラムは、全く同一のプログラムであるとともに、前記インバータ機能制御信号の出力を開始するする時点を、前記ＩＤを判別することによって、前記ｔ１もしくは前記ｔ２のどちらか一方を選択するモジュールプログラムをそれぞれ有するものである。
【０００８】
上記課題を解決するための本発明の第３発明は、請求項３に記載されたとおりのインバータ装置群の伝導ノイズ抑制方式であり、次のようなものである。
請求項１記載のインバータ装置群の伝導ノイズ抑制方式において、前記各ＣＰＵは、ＩＤをそれぞれ記憶しており、各メモリに格納する前記各々のプログラムは、前記インバータ機能制御信号の出力を開始するする時点を、前記ＩＤを判別することによって、前記ｔ１もしくは前記ｔ２のどちらか一方を選択する全く同一のモジュールプログラムをそれぞれ有するとともに、プログラムの先頭から前記インバータ機能制御信号の出力用モジュールが始まる直前の行まで、その記述内容が全く同一の構成であるものである。
【０００９】
上記課題を解決するための本発明の第４発明は、請求項４に記載されたとおりのインバータ装置群の伝導ノイズ抑制方式であり、次のようなものである。
請求項１記載、請求項２記載または請求項３記載のインバータ装置群の伝導ノイズ抑制方式において、前記ｎは１である構成である。
【００１０】
上記課題を解決するための本発明の第５発明は、請求項５に記載されたとおりのインバータ装置群の伝導ノイズ抑制方式であり、次のようなものである。
請求項１記載、請求項２記載、請求項３記載または請求項４記載のインバータ装置群の伝導ノイズ抑制方式において、前記（ｔ１−ｔ０）が同じとなるプログラムの個数と、前記（ｔ２−ｔ０）が同じとなるプログラムの個数と、の差が０もしくは１である構成である。
【００１１】
上記課題を解決するための本発明の第６発明は、請求項６に記載されたとおりのインバータ装置群の伝導ノイズ抑制方式であり、次のようなものである。
請求項１記載、請求項２記載、請求項３記載、請求項４記載または請求項５記載のインバータ装置群の伝導ノイズ抑制方式において、前記インバータ機能制御信号はＰＷＭ信号を生成するための信号であるものである。
なお、ＰＷＭは、Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎの略号である。
【００１２】
上記課題を解決するための本発明の第７発明は、請求項７に記載されたとおりのインバータ装置群の伝導ノイズ抑制方式であり、次のようなものである。
請求項１記載、請求項２記載、請求項３記載、請求項４記載、請求項５記載または請求項６記載のインバータ装置群の伝導ノイズ抑制方式において、前記電動機はサーボモータであるものである。
【００１３】
【発明の実施の形態】
図１は、本発明に係わるインバータ装置群の伝導ノイズ抑制方式の実施の一形態を示すブロック図である。
図３は、２つのインバータの出力波形を示す模式図である。
以後、インバータ機能実現ブロック（図示せず）と該ブロック駆動制御部（例、ＣＰＵとその周辺回路）とを含むインバータ装置のことを単にインバータと称するものとする。
本発明に係るインバータ装置群８は、２以上のインバータを備えている。ここでは、インバータ（２ａ、２ｂ）が２台の場合を例として説明する。
インバータ装置群８のインバータ（２ａ、２ｂ）は、それぞれＣＰＵ（１ａ、１ｂ）を備えている。各インバータ（１ａ、１ｂ）は、それぞれ電動機（図示せず）もしくはモータ（３ａ、３ｂ）などを駆動・制御する。もちろん、このモータ（３ａ、３ｂ）は、サーボモータであってもよい。
なお、チェック端子（９ａ、９ｂ）は、インバータ（３ａ、３ｂ）の出力波形の観察用として便宜的に設けたものであり、本発明を実施するのに必須というわけではない。
インバータ装置群８は、１つのクロック回路５及び１つのリセット回路６を具備しており、それらの設置部位は、インバータ装置群８内であれば任意である。クロック回路５というのは、例えば水晶発振器もしくは水晶発振器とその周辺回路であり、各ＣＰＵ（１ａ、１ｂ）に所定周波数の共通のクロック信号を供給する素子である。リセット回路６というのは、インバータ装置群８のメイン電源スイッチ（図示せず）がｏｎ操作されたとき、もしくはインバータ装置群８にリセットが掛かったときに、所定のリセット信号をＣＰＵ（１ａ、１ｂ）に出力する素子（例、ＩＣ）ないし回路部分である。
【００１４】
各インバータ（２ａ、２ｂ）は、それぞれメモリ（４ａ、４ｂ）を備えている。メモリ（４ａ、４ｂ）には、例えば、いわゆるＲＯＭやフラッシュメモリなどを使用する。各メモリ（４ａ、４ｂ）には、各々のＣＰＵ（１ａ、１ｂ）が駆動制御を担当するモータ（３ａ、３ｂ）のプログラム（図示せず）がそれぞれ格納されている。各ＣＰＵ（１ａ、１ｂ）は、そのプログラムを読み込んで、内部制御信号（例、三角波やそれを横切る指令）の生成、インバータ機能の実現、及びモータへの駆動信号の出力、などを実行する。
なお、本発明におけるインバータ（２ａ、２ｂ）は、通常、パワートランジスタ数個を含む従来技術による回路を含んでいればよく、本発明におけるインバータ（２ａ、２ｂ）は、コンバータ及びインバータを含む通常の従来技術によるシステム構成で充分である。
【００１５】
インバータ２ａがモータ３ａに、また、インバータ２ｂがモータ３ｂに出力する駆動信号（出力波形）を生成するためのインバータ（２ａ、２ｂ）の内部で発生するインバータ機能制御信号（以後、制御信号とも称する）の周期は、同一であり、周期Ｔとする。各インバータ（２ａ、２ｂ）の各ＣＰＵ（１ａ、１ｂ）は、時刻ｔ０において、共通のリセット信号を、１つのリセット回路６からそれぞれ受信する。その所定時間後に、一方のインバータが制御信号の出力を開始する。該制御信号の代表例としては、ＰＷＭ信号出力用の三角波（信号）が挙げられる。
インバータ２ａのＣＰＵ１ａが制御信号（図３のインバータ２ａの内部の波形）の出力を開始する時刻をｔ１とし、インバータ２ｂのＣＰＵ１ａが制御信号（図３のインバータ２ｂの内部の波形）の出力を開始する時刻をｔ２とすると、その時間差は、図３に示すようにＴ／２である。なお、時刻ｔ１は、時刻ｔ２のＴ／２経過後であってもよい。つまり、インバータ２ｂが最初に制御信号の出力を開始し、そのＴ／２経過後に、インバータ２ａが制御信号の出力を開始してもよい。どちらのインバータが先に制御信号の出力を開始するかは、メモリ（４ａ、４ｂ）に格納させるプログラムによる。
なお、ｔ２−ｔ１またはｔ１−ｔ２の時間差は、ｎを正もしくは負の奇数であるとして、ｎＴ／２であればよい。上記の例は、ｎが１の場合である。もちろん、ｎは３でも、５でも、−１でも、−３でもよい。
【００１６】
また、本発明の実施の一形態として、請求項２に記載したように、各ＣＰＵ（１ａ、１ｂ）にそれぞれＩＤ（７ａ、７ｂ）すなわち識別コードを記憶させておき、ＣＰＵ（１ａ、１ｂ）が自分のＩＤに基づき、自己認識を行ない、ｔ１で制御信号の出力を開始するか、ｔ２でその出力を開始するか、選択するようにインバータ装置群８を構成してもよい。
例えば、ＩＤが０１と認識したときは、そのＣＰＵは、時刻ｔ１から制御信号を出力するルーティンを実行し、ＩＤが０２と認識したときは、そのＣＰＵは、時刻ｔ２から制御信号を出力するルーティンを実行する、というふうにメモリ（４ａ、４ｂ）に格納するプログラムを記述しておく。
このようにすれば、メモリ４ａとメモリ４ｂに格納するプログラムそのものは、全く同一のプログラムであってもよく、インバータ装置群８を安価に設計、製造することができる。２つのプログラムは、全く同一の記述内容であっても、ＣＰＵがそのプログラムを実行し、自身のＩＤの判別結果によって、その実行する部分（ルーティン）が違ってくるわけである。
一方は、リセット信号受信の時刻ｔ０の後、時刻ｔ１で制御信号の出力を開始し、もう一方は、リセット信号受信の時刻ｔ０の後、時刻ｔ１からさらにｎＴ／２経過した時点で、制御信号の出力を開始する。
よって、図３及び図７に示すように、チェック端子９ａの波形がハイレベルであるときは、チェック端子９ｂのそれは概ねローレベルとなり、チェック端子９ａの波形がローレベルであるときは、チェック端子９ｂのそれは概ねハイレベルとなり、各インバータ（２ａ、２ｂ）が各モータ（３ａ、３ｂ）を駆動することによって発生するノイズが相互に打消しあって、伝導ノイズの低減を図れる。
すなわち、図３及び図７に示すように、チェック端子９ａで観察し得る１つのインバータ２ａのモータへの出力波形に対し、それとは概ね反転した波形をモータへ出力する別のインバータ２ｂが存在する。
【００１７】
なお、各ＣＰＵにＩＤを付しておく場合、メモリ（４ａ、４ｂ）に格納するプログラムは、上記したように全く同一であってもよい。しかし、全く同一でなく、所定部分だけが全く同一であってもよい。
我々の目的は、どちらからのＣＰＵが制御信号を出力する時刻ｔ１もしくは時刻ｔ２までの両ＣＰＵ（１ａ、１ｂ）の動作が同じであることである。時刻ｔ１もしくは時刻ｔ２以後は、両者のプログラムは、同一である必要は必ずしもない。つまり、メモリ（４ａ、４ｂ）に格納するそれぞれのプログラムは、少なくとも、その先頭から、該制御信号の出力用モジュールが始まる直前の行まで、その記述内容が全く同一の構成であればよい。制御信号の出力が始まれば、両プログラムは、必ずしも同一でなくてもよく、両ＣＰＵ（１ａ、１ｂ）は、同じプログラムを実行する必要は必ずしもない。
【００１８】
図２は、インバータが３台のときの本発明に係わるインバータ装置群の伝導ノイズ抑制方式の実施の一形態を示すブロック図である。
図２は、図１に示すインバータ装置群８にインバータ２ｃを１台加えて、インバータを３台としたインバータ装置群８である。ＣＰＵ１ａは、上記した時刻ｔ１に制御信号の出力を開始するプログラムとＩＤ０１とを持ち、ＣＰＵ１ｂは、上記した時刻ｔ２に制御信号の出力を開始するプログラムとＩＤ０２とを持つとする。
ＣＰＵ１ｃは、他のＣＰＵ（１ａ、１ｂ）と同様、クロック回路５から所定周期のクロック信号の供給を受け、リセット回路６からは、他のＣＰＵ（１ａ、１ｂ）と同一時刻に、適宜リセット信号を受信する。メモリ４ｃには、ＣＰＵ１ｃが実行するプログラムを格納する。
ＣＰＵ１ｃのＩＤ７ｃは、ここでは０３とした。なお、ＣＰＵ１ｃのＩＤ７ｃは、ＣＰＵ１ａと同じ０１でもよいし、ＣＰＵ１ｂと同じ０２でもよい。
ＣＰＵ１ｃのＩＤ７ｃが仮に０１であるとすると、ＣＰＵ１ｃは、ＣＰＵ１ａと同様、時刻ｔ１で制御信号の出力を開始する。つまり、インバータ２ｃとインバータ２ｂとは、立ち上りの時点がＴ／２ずれた三角波を内部で生成し、それらの制御信号に基づきモータを駆動する。よって、インバータ２ｃとインバータ２ｂに起因する伝導ノイズは打消し合う。
ＣＰＵ１ｃのＩＤ７ｃが仮に０２であるとすると、ＣＰＵ１ｃは、ＣＰＵ１ｂと同様、時刻ｔ２で制御信号の出力を開始する。つまり、インバータ２ｃとインバータ２ａとは、立ち上りの時点がＴ／２ずれた三角波を内部で生成し、それらの制御信号に基づきモータを駆動する。インバータ２ｃとインバータ２ａに起因する伝導ノイズは打消し合う。
ＣＰＵ１ｃのＩＤ７ｃが０３であるとしたときは、時刻ｔ１もしくは時刻ｔ２のいずれか一方で制御信号の出力を開始するようにメモリ４ｃに格納するプログラムを定める。図４において、ＣＰＵ１ｃのモータ駆動信号の波形がチェック端子９ｃ点での波形であるとすると、メモリ４ｃには、時刻ｔ１で制御信号を出力するプログラムが格納されているか、ＣＰＵ１ｃがＩＤ０３を認識したとき、そのようなルーティン実行するモジュールを有するプログラムが格納されているか、のどちらかである。
【００１９】
いずれにしても、インバータ装置群８が具備するインバータの個数が何個であろうと、時刻ｔ１から制御信号を出力するプログラムの数と時刻ｔ２から制御信号を出力するプログラムの数の差は、０もしくは１であるようにすることが望ましい。例えば、インバータを７台持つインバータ装置なら、時刻ｔ１から制御信号を出力するプログラムの数が３個、時刻ｔ２から制御信号を出力するプログラムの数が４個、インバータを１０台持つインバータ装置なら、時刻ｔ１から制御信号を出力するプログラムの数が５個、時刻ｔ２から制御信号を出力するプログラムの数が５個、という具合である。このことは本発明を実施する上で必須ではないけれど、インバータ装置をこのような構成にすることによって、伝導ノイズの打ち消し合いを効率よく行なうことができる。
図４及び図５には、その様子が示されている。
【００２０】
図４は、３つのインバータの出力波形を示す模式図である。
時刻ｔ１では、二つのインバータ（２ａ、２ｃ）の内部で生成する制御信号（インバータ２ａとインバータ２ｃの内部波形）が立上り始める。これらの二つの波形（三角波）は、周期が同じＴである。但し、その同一の三角波を横切る指令信号（図示せず）は、通常異なる。図４においても二つの指令信号は異なる波形である。
時刻ｔ１からＴ／２経過後の時刻ｔ２では、先の二つのインバータとは別のインバータ２ｂの内部で生成する制御信号（インバータ２ｂの内部波形）が立上り始める。
その結果、各インバータからは、図４に示す３種類の方形波が各モータへそれぞれ出力される。
チェック端子９ａ点の波形とチェック端子９ｂ点の波形、及び、チェック端子９ｃ点の波形とチェック端子９ｂ点の波形は、概ね逆転的な位相関係になっている。よって、これらの波形を出力するインバータ発のノイズは、相互に概ね打消し合う。
このように、本発明は、どれか１つのインバータに注目したとき、そのモータへの出力波形（モータ駆動信号）に対して、概ね逆転的な位相になるようなモータを駆動する別の波形が存在する。つまり、複数のモータ駆動信号は、一方のハイレベル出力時間帯と他方のローレベル出力時間帯とが概ね重なる。また、一方のローレベル出力時間帯と他方のハイレベル出力時間帯とも概ね重なる
【００２１】
図６は、制御信号出力に至るまでのプログラムの実施の一形態を示すフローチャートである。
各インバータが各々の制御駆動担当のモータを駆動する信号は、今までの説明と同様、ＰＷＭ信号であるとする。また、上記ｎＴ／２におけるｎは１であるとする。
図２に示すメモリ（４ａ、４ｂ、４ｃ）には、図６に示す全く同一のプログラムモジュールを持つプログラムを格納することができる。ということは、同じモジュールないしプログラムを各インバータ（２ａ、２ｂ、２ｃ）に使い回しできるので、インバータ装置群８を安価に提供できる。
インバータ装置群８に電源が投入されると、各インバータ（２ａ、２ｂ、２ｃ）のＣＰＵ（１ａ、１ｂ、１ｃ）にも電源が供給され、もしくはリセット信号が入力し（図中のスタート）、各ＣＰＵ（１ａ、１ｂ、１ｃ）は、いわゆるセルフチェックを始める。次に各ＣＰＵ（１ａ、１ｂ、１ｃ）は、ＩＤ（７ａ、７ｂ、７ｃ）を識別する。
その結果、Ｔ／２待機でない、すなわち時刻ｔ１から制御信号開始と判断するＣＰＵ（単数または複数）は、初期化、ＰＷＭ出力のルーティンへと進む。結果として、時刻ｔ１からＰＷＭ出力が開始される。
他方、その結果、Ｔ／２待機、すなわち時刻ｔ２から制御信号開始と判断するＣＰＵ（単数または複数）は、時間Ｔ／２待つルーティンを実行してから、初期化、ＰＷＭ出力のルーティンへと進む。結果として、時刻ｔ２からＰＷＭ信号生成のための制御信号出力が開始される。このｔ２とｔ１の時間差は、当然Ｔ／２である。このように、各メモリ（４ａ、４ｂ、４ｃ）には、例えば図６に示すような全く同一のモジュールを持つプログラムを格納することができる。
【００２２】
図５は、４つのインバータの出力波形を示す模式図である。
インバータ装置群８がインバータを４台具備するときの各インバータの出力波形の一例を図５に示す。
時刻ｔ１では、二つのインバータの制御信号（インバータ２ａとインバータ２ｃの内部波形）が立上り始める。これらの二つの波形（三角波）は、周期が同じＴである。但し、その三角波を横切る指令信号（図示せず）は、通常異なる。図４においても二つの指令信号は異なる波形である。
時刻ｔ１からＴ／２経過後の時刻ｔ２では、先の二つのインバータとは別の二つのインバータからの制御信号（インバータ２ｂとインバータ２ｄの内部波形）が立上り始める。
図５では、チェック端子９ａ点の波形と、チェック端子９ｂ点の波形及びチェック端子９ｂ点の波形とは、位相関係が概ね逆転的になっているので、これらの内部波形を各モータへ出力する各インバータ発のノイズは、概ね打消し合う。また、チェック端子９ｃ点の波形と、チェック端子９ｂ点の波形及び第４のチェック端子の波形とは、位相関係が概ね逆転的になっているので、これらの波形を各モータへ出力する各インバータ発のノイズも概ね打消し合う。
このように、本発明は、どれか１つのインバータに注目したとき、その出力波形（モータ駆動信号）に対して、概ね逆転的な位相となるような波形が少なくとも１つは存在する。この構成を取ることによって、複数のインバータで同時にモータや電動機を駆動するときに発生する伝導ノイズを抑制することができる。
【００２３】
【発明の効果】
本発明に係るインバータ装置群の伝導ノイズ抑制方式は、以上説明してきたような構成であるので、以下に記載する効果を奏する。
複数のインバータを持つインバータ装置群において、リセット回路とクロック回路を共通とした。つまり、インバータ装置群は、各インバータ間の出力の位相差を所定値に保つべく、フィードバック制御などをする必要はない。
そして、ノイズ源であるどれか１つのインバータ内の生成波形（制御信号）に注目したとき、その生成波形（制御信号）とは、ｎを奇数として、ｎＴ／２だけ出力開始の時間差が異なる制御信号を生成するインバータが少なくとも１つは、存在する。従って、あるインバータが出力する１つの電動機駆動信号に対して、相互に打消し合って伝導ノイズを抑制する他のインバータ由来の電動機駆動信号が、少なくとも１つは存在する。
また、各インバータの各ＣＰＵにそれぞれＩＤを付し、各ＣＰＵは、ＩＤを認識することによって、制御信号の出力開始時期を選択することができる。つまり、各インバータの各メモリに同一のプログラムを使うことも可能である。
従って、本発明によれば、ノイズ抑制ための設計が簡単であり、伝導ノイズの抑制が可能な、しかも低コストの、インバータ装置の伝導ノイズ抑制方式を提供することが可能である。
【図面の簡単な説明】
【図１】図１は、本発明に係わるインバータ装置群の伝導ノイズ抑制方式の実施の一形態を示すブロック図である。
【図２】図２は、インバータが３台のときの本発明に係わるインバータ装置群の伝導ノイズ抑制方式の実施の一形態を示すブロック図である。
【図３】図３は、２つのインバータの出力波形を示す模式図である。
【図４】図４は、３つのインバータの出力波形を示す模式図である。
【図５】図５は、４つのインバータの出力波形を示す模式図である。
【図６】図６は、制御信号出力に至るまでのプログラムの実施の一形態を示すフローチャートである。
【図７】図７は、２個のインバータを逆位相の三角波で駆動する場合のインバータ出力波形を示す概念図である。
【符号の説明】
１ａ、１ｂ、１ｃ  ＣＰＵ
２ａ、２ｂ、２ｃ  インバータ
３ａ、３ｂ、３ｃ  モータ
４ａ、４ｂ、４ｃ  メモリ
５  クロック回路
６  リセット回路
７ａ、７ｂ、７ｄ  ＩＤ
８  インバータ装置
９ａ、９ｂ、９ｃ  チェック端子
ｔ０  リセット信号入力時点
ｔ１、ｔ２  駆動信号出力開始時点
Ｔ  周期
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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