(57)【要約】【課題】ベースバンド信号処理パネルとＲＦ信号処理パネルとの間において、特別な回路を必要とせずにＣＰＵ間通信を可能とし、また他の物理インタフェースを必要とせずに基準フレーム、フレームタイミングおよび基準クロックを伝送することを可能とする。【解決手段】本発明のＷ−ＣＤＭＡ基地局装置によれば、ベースバンド信号処理パネル１１０では、ＣＰＵ間通信信号、フレームタイミング信号、フレーム番号、基準クロック等の信号のうちの少なくとも１つの信号をベースバンド信号に多重化してＲＦパネル１２０１〜１２０ｎに送信し、ＲＦパネル１２０１〜１２０ｎでは、フレームタイミング信号、ＣＰＵ間通信信号等の信号のうちの少なくとも１つの信号を、復調されたデジタル信号に多重してＢＢパネル１１０に送信する。【選択図】      図１
2004312604.tif 000002
【特許請求の範囲】
【請求項１】
ベースバンド信号処理を行うためのベースバンド信号処理ユニットと、ＲＦ信号処理を行うための複数のＲＦ信号処理ユニットとを有するＣＤＭＡ基地局装置において、
前記ベースバンド信号処理ユニットと前記複数のＲＦ信号処理ユニットとの間がデジタル信号を双方向に伝送することができるケーブルにより接続され、
前記ベースバンド信号処理ユニットでは、ＣＰＵ間通信信号、フレームタイミング信号、フレーム番号、基準クロックのうちの少なくとも１つの信号をベースバンド信号に多重化して前記各ＲＦ信号処理ユニットに送信し、
前記複数のＲＦ信号処理ユニットでは、フレームタイミング信号、ＣＰＵ間通信信号のうちの少なくとも１つの信号を、復調されたデジタル信号に多重して前記ベースバンド信号処理ユニットに送信することを特徴とするＣＤＭＡ基地局装置。
【請求項２】
前記ベースバンド信号処理ユニットが、
下り送信用のデジタルデータのベースバンド処理および上り受信用のデータデータのベースバンド処理を行っているベースバンド信号処理部と、
前記ベースバンド信号処理部により生成された下り送信用のデジタルデータに対してチャネライゼーションコーディングを行うチャネライゼーションコーディング処理部と、
前記チャネライゼーションコーディング処理部によりチャネライゼーションコーディングされたデジタルデータに対してスクランブルコーディングを行うスクランブルコーディング処理部と、
前記複数のＲＦ信号処理ユニットの各ＣＰＵとＣＰＵ間シリアル通信を行うためのＣＰＵ間通信信号を生成しているＣＰＵ間通信シリアルコントローラと、
フレームタイミング信号の生成を行っているフレームタイミング生成部と、
フレーム番号の生成を行っているフレーム番号生成部と、
前記スクランブルコーディング処理部によりスクランブルコーディングされた後のデジタル信号、前記フレームタイミング生成部において生成されたフレームタイミング信号、前記フレーム番号生成部で生成されたフレーム番号、前記ＣＰＵ間通信シリアルコントローラから入力されたＣＰＵ間通信信号を多重化して、フォーマットコンバートする多重化部と、
任意のチップタイミングで複数のＲＦ信号処理ユニットのうちの任意のＲＦ信号処理ユニットへのデータ信号をオン／オフするためのタイミングを生成しているＩＰＤＬタイミング生成部と、
前記多重化部により多重化およびフォーマットコンバートされた後のデジタル信号を、前記ＩＰＤＬタイミング生成部により生成されたタイミングに基づいて、任意の区間のチップ単位のオン／オフ制御を行うＩＰＤＬ用オン／オフ部と、
前記ＩＰＤＬ用オン／オフ部から入力された多重化されたデジタル信号に対してコーディング処理を行う高速デジタル信号用コーディング部と、
前記高速デジタル信号用コーディング部によりコーディングされた後のデジタル信号をパラレルシリアル変換することにより高速差動デジタル信号に変換して前記各ＲＦ信号処理ユニットに出力するパラレルシリアル変換部と、
前記各ＲＦ信号処理ユニットから入力されたシリアル信号をパラレルデジタル信号に変換するシリアルパラレル変換部と、
前記シリアルパラレル変換部によりパラレル変換された後の受信デジタル信号に対してデコーディング処理を行う高速デジタル信号用デコーディング部と、
前記高速デジタル信号用デコーディング部によりデコーディング処理が行われた後の受信デジタル信号を、復調された受信デジタル信号とＣＰＵ間通信信号とに分離する分離部とを有する請求項１記載のＣＤＭＡ基地局装置。
【請求項３】
前記ケーブルが光ケーブルであり、
前記ベースバンド信号処理ユニットが、
前記パラレルシリアル変換部によりパラレルシリアル変換されたデジタル信号を光信号に変換して前記光ケーブルを介して前記各ＲＦ信号処理ユニットに出力する電気信号／光信号変換部と、
前記光ケーブルを介して前記各ＲＦ信号処理ユニットから入力された高速差動デジタル信号を電気信号に変換して前記シリアルパラレル変換部に出力する光信号／電気信号変換部とをさらに有する請求項２記載のＣＤＭＡ基地局装置。
【請求項４】
前記複数のＲＦ信号処理ユニットが、それぞれ、
前記ベースバンド信号処理ユニットからケーブルを通して入力された高速差動デジタル信号に対してパラレル変換を行うことによりパラレルデジタル信号に変換するシリアルパラレル変換部と、
前記シリアルパラレル変換部によりパラレル変換された後のパラレルデジタル信号から基準クロックを抽出するクロック抽出部と、
前記シリアルパラレル変換部によりパラレル変換されたデジタル信号に対してデコーディング処理を行う高速デジタル信号用デコーディング部と、
前記高速デジタル信号用デコーディング部によりデコーディング処理された後のデジタル信号を、スクランブルコーディングされたデジタル信号とＣＰＵ間通信信号とに分離する分離部と、
前記分離宇部により分離されたスクランブルデコーディングされたデジタル信号の変調を行い各移動局への送信を行うＲＦ部へ出力する変調部と、
前記分離部において分離されたＣＰＵ間通信信号からフレームタイミングを抽出しているフレームタイミング抽出部と、
前記分離部において分離されたＣＰＵ間通信信号からフレーム番号を抽出しているフレーム番号抽出部と、
前記ベースバンド信号処理ユニットのＣＰＵと、ＣＰＵ間シリアル通信を行うためのＣＰＵ間通信信号を生成しているＣＰＵ間通信シリアルコントローラと、
ＲＦ部から入力された受信信号の復調を行っている復調部と、
前記復調部により復調されたデジタル信号と、前記ＣＰＵ間通信シリアルコントローラから入力されたＣＰＵ間通信信号と前記フレームタイミング抽出部から入力されたフレームタイミング信号のフォーマットコンバートを行う多重化部と、
前記多重化部によりフォーマットコンバートされた復調されたデジタル信号に対してコーディング処理を行う高速デジタル信号用コーディング部と、
前記高速デジタル信号用コーディング部によりフォーマットコンバートされたデジタル信号のシリアル変換を行い、高速差動デジタル信号に変換してケーブルに出力するパラレルシリアル変換部と、
とを有する請求項１記載のＣＤＭＡ基地局装置。
【請求項５】
前記ケーブルが光りケーブルであり、
前記各ＲＦ信号処理ユニットが、それぞれ、
前記パラレルシリアル変換部によりパラレルシリアル変換されたデジタル信号を光信号に変換して前記光ケーブルを介して前記ベースバンド信号処理ユニットに出力する電気信号／光信号変換部と、
前記光ケーブルを介して前記ベースバンド信号処理ユニットから入力された高速差動デジタル信号を電気信号に変換して前記シリアルパラレル変換部に出力する光信号／電気信号変換部とをさらに有する請求項４記載のＣＤＭＡ基地局装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ベースバンド信号処理を行うためのベースバンド信号処理パネル（ユニット）と、ＲＦ信号処理を行うための複数のＲＦ信号処理パネル（ユニット）とを有するＣＤＭＡ（符号分割多元接続：Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）基地局装置に関し、特にＣＤＭＡ通信方式の１つであるＷ−ＣＤＭＡ（Ｗｉｄｅ  ｂａｎｄ−ＣＤＭＡ：広帯域ＣＤＭＡ））通信方式を採用したＷ−ＣＤＭＡ基地局装置に関する。
【０００２】
【従来の技術】
従来のＣＤＭＡ基地局装置では、ベースバンド信号処理パネルとＲＦ信号処理パネル（主にアンプ）間の通信に、アナログ伝送方式が採用されていた（例えば、特許文献１、２参照。）。しかし、アナログ伝送方式ではパネル間のＣＰＵ間通信を行うためには他の物理的なインターフェースが必要であったり、そのための特別な回路も必要となっていた。また基準フレームタイミングやフレーム番号および基準クロックを伝送することが困難であり、そのためにも他の物理インターフェースが必要であった。このことはベースバンド信号処理パネルとＲＦ信号処理パネルの距離が近い場合にはそれほど問題とはならないが、距離が長い場合には大きな問題となる。
【０００３】
【特許文献１】
特開２００１−９４５０９号公報
【特許文献２】
特開２００１−３４５７５４号公報
【０００４】
【発明が解決しようとする課題】
上述した従来のＷ−ＣＤＭＡ基地局装置では、ベースバンド信号処理パネルと複数のＲＦ信号処理パネルとの間がそれぞれアナログ伝送方式による接続されているため下記のような問題点があった。
（１）各パネル間のＣＰＵ間でＣＰＵ間通信を行うためには特別な回路が必要となる。
（２）基準フレームタイミングやフレーム番号および基準クロックを伝送するためには他の物理インタフェースが必要となる。
【０００５】
本発明の目的は、ベースバンド信号処理パネルとＲＦ信号処理パネルとの間において、特別な回路を必要とせずにＣＰＵ間通信を可能とし、また他の物理インタフェースを必要とせずに基準フレーム、フレームタイミングおよび基準クロックを伝送することができるＣＤＭＡ基地局装置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明のＣＤＭＡ基地局装置は、ベースバンド信号処理を行うためのベースバンド信号処理ユニットと、ＲＦ信号処理を行うための複数のＲＦ信号処理ユニットとを有するＣＤＭＡ基地局装置において、
前記ベースバンド信号処理ユニットと前記複数のＲＦ信号処理ユニットとの間がデジタル信号を双方向に伝送することができるケーブルにより接続され、
前記ベースバンド信号処理ユニットでは、ＣＰＵ間通信信号、フレームタイミング信号、フレーム番号、基準クロックのうちの少なくとも１つの信号をベースバンド信号に多重化して前記各ＲＦ信号処理ユニットに送信し、
前記複数のＲＦ信号処理ユニットでは、フレームタイミング信号、ＣＰＵ間通信信号のうちの少なくとも１つの信号を、復調されたデジタル信号に多重して前記ベースバンド信号処理ユニットに送信することを特徴とする。
【０００７】
本発明によれば、ＣＤＭＡ基地局装置において、ベースバンド信号処理を行うベースバンド信号処理ユニットとＲＦ信号処理を行う複数のＲＦ信号処理ユニットとがそれぞれケーブルで接続され、双方向の高速デジタル信号によりインターフェースを行うことが可能となっている。そして、ベースバンド信号処理ユニットでは、ＣＰＵ間通信信号、フレームタイミング信号、フレーム番号、基準クロック等の信号のうちの少なくとも１つの信号をベースバンド信号に多重化して各ＲＦ信号処理ユニットに送信し、複数のＲＦ信号処理ユニットでは、フレームタイミング信号、ＣＰＵ間通信信号等の信号のうちの少なくとも１つの信号を、復調されたデジタル信号に多重してベースバンド信号処理ユニットに送信するようにしている。
【０００８】
従って、ベースバンド信号処理ユニットと各ＲＦ信号処理ユニットとの間で、特別な回路を必要とすることなく、ＵＡＲＴやＨＤＬＣなどのＣＰＵ間シリアル通信が可能となり、相手ユニットの状態監視、各種制御が容易に行えるようになり、他の物理インタフェースを必要とすることなく、ベースバンド信号処理ユニットと複数のＲＦ信号処理ユニットとの間で、基準となるフレームタイミング信号、フレーム番号、基準クロックの伝送が可能となる。
【０００９】
また、本発明の他のＣＤＭＡ基地局装置では、前記ベースバンド信号処理ユニットが、
下り送信用のデジタルデータのベースバンド処理および上り受信用のデータデータのベースバンド処理を行っているベースバンド信号処理部と、
前記ベースバンド信号処理部により生成された下り送信用のデジタルデータに対してチャネライゼーションコーディングを行うチャネライゼーションコーディング処理部と、
前記チャネライゼーションコーディング処理部によりチャネライゼーションコーディングされたデジタルデータに対してスクランブルコーディングを行うスクランブルコーディング処理部と、
前記複数のＲＦ信号処理ユニットの各ＣＰＵとＣＰＵ間シリアル通信を行うためのＣＰＵ間通信信号を生成しているＣＰＵ間通信シリアルコントローラと、
フレームタイミング信号の生成を行っているフレームタイミング生成部と、
フレーム番号の生成を行っているフレーム番号生成部と、
前記スクランブルコーディング処理部によりスクランブルコーディングされた後のデジタル信号、前記フレームタイミング生成部において生成されたフレームタイミング信号、前記フレーム番号生成部で生成されたフレーム番号、前記ＣＰＵ間通信シリアルコントローラから入力されたＣＰＵ間通信信号を多重化して、フォーマットコンバートする多重化部と、
任意のチップタイミングで複数のＲＦ信号処理ユニットのうちの任意のＲＦ信号処理ユニットへのデータ信号をオン／オフするためのタイミングを生成しているＩＰＤＬタイミング生成部と、
前記多重化部により多重化およびフォーマットコンバートされた後のデジタル信号を、前記ＩＰＤＬタイミング生成部により生成されたタイミングに基づいて、任意の区間のチップ単位のオン／オフ制御を行うＩＰＤＬ用オン／オフ部と、
前記ＩＰＤＬ用オン／オフ部から入力された多重化されたデジタル信号に対してコーディング処理を行う高速デジタル信号用コーディング部と、
前記高速デジタル信号用コーディング部によりコーディングされた後のデジタル信号をパラレルシリアル変換することにより高速差動デジタル信号に変換して前記各ＲＦ信号処理ユニットに出力するパラレルシリアル変換部と、
前記各ＲＦ信号処理ユニットから入力されたシリアル信号をパラレルデジタル信号に変換するシリアルパラレル変換部と、
前記シリアルパラレル変換部によりパラレル変換された後の受信デジタル信号に対してデコーディング処理を行う高速デジタル信号用デコーディング部と、
前記高速デジタル信号用デコーディング部によりデコーディング処理が行われた後の受信デジタル信号を、復調された受信デジタル信号とＣＰＵ間通信信号とに分離する分離部とを有する。
【００１０】
また、本発明の他のＣＤＭＡ基地局装置では、前記ケーブルが光ケーブルであり、
前記ベースバンド信号処理ユニットが、
前記パラレルシリアル変換部によりパラレルシリアル変換されたデジタル信号を光信号に変換して前記光ケーブルを介して前記各ＲＦ信号処理ユニットに出力する電気信号／光信号変換部と、
前記光ケーブルを介して前記各ＲＦ信号処理ユニットから入力された高速差動デジタル信号を電気信号に変換して前記シリアルパラレル変換部に出力する光信号／電気信号変換部とをさらに有する。
【００１１】
また、本発明の他のＣＤＭＡ基地局装置では、前記複数のＲＦ信号処理ユニットが、それぞれ、
前記ベースバンド信号処理ユニットからケーブルを通して入力された高速差動デジタル信号に対してパラレル変換を行うことによりパラレルデジタル信号に変換するシリアルパラレル変換部と、
前記シリアルパラレル変換部によりパラレル変換された後のパラレルデジタル信号から基準クロックを抽出するクロック抽出部と、
前記シリアルパラレル変換部によりパラレル変換されたデジタル信号に対してデコーディング処理を行う高速デジタル信号用デコーディング部と、
前記高速デジタル信号用デコーディング部によりデコーディング処理された後のデジタル信号を、スクランブルコーディングされたデジタル信号とＣＰＵ間通信信号とに分離する分離部と、
前記分離宇部により分離されたスクランブルデコーディングされたデジタル信号の変調を行い各移動局への送信を行うＲＦ部へ出力する変調部と、
前記分離部において分離されたＣＰＵ間通信信号からフレームタイミングを抽出しているフレームタイミング抽出部と、
前記分離部において分離されたＣＰＵ間通信信号からフレーム番号を抽出しているフレーム番号抽出部と、
前記ベースバンド信号処理ユニットのＣＰＵと、ＣＰＵ間シリアル通信を行うためのＣＰＵ間通信信号を生成しているＣＰＵ間通信シリアルコントローラと、
ＲＦ部から入力された受信信号の復調を行っている復調部と、
前記復調部により復調されたデジタル信号と、前記ＣＰＵ間通信シリアルコントローラから入力されたＣＰＵ間通信信号と前記フレームタイミング抽出部から入力されたフレームタイミング信号のフォーマットコンバートを行う多重化部と、
前記多重化部によりフォーマットコンバートされた復調されたデジタル信号に対してコーディング処理を行う高速デジタル信号用コーディング部と、
前記高速デジタル信号用コーディング部によりフォーマットコンバートされたデジタル信号のシリアル変換を行い、高速差動デジタル信号に変換してケーブルに出力するパラレルシリアル変換部と、
とを有する。
【００１２】
また、本発明の他のＣＤＭＡ基地局装置では、前記ケーブルが光りケーブルであり、
前記各ＲＦ信号処理ユニットが、それぞれ、
前記パラレルシリアル変換部によりパラレルシリアル変換されたデジタル信号を光信号に変換して前記光ケーブルを介して前記ベースバンド信号処理ユニットに出力する電気信号／光信号変換部と、
前記光ケーブルを介して前記ベースバンド信号処理ユニットから入力された高速差動デジタル信号を電気信号に変換して前記シリアルパラレル変換部に出力する光信号／電気信号変換部とをさらに有する。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
図１は本発明の一実施形態のＷ−ＣＤＭＡ基地局装置の構成を示すシステム図である。
【００１５】
本実施形態のＷ−ＣＤＭＡ基地局装置では、ベースバンド信号処理パネル（ＢＢパネル）１１０と、ｎ個のＲＦ信号処理パネル（ＲＦパネル）１２０１〜１２０ｎがそれぞれ全２重１本の光ケーブルで接続され、高速デジタル信号伝送を行っている。
【００１６】
図１中のベースバンド信号処理パネル（ＢＢパネル）１１０の構成を図２に示す。ベースバンド信号処理パネル１１０は、図２に示されるように、ベースバンド信号処理部１１と、チャネライゼーションコーディング処理部１２と、スクランブルコーディング処理部１３と、ＣＰＵ２１と、ＣＰＵ間通信シリアルコントローラ２２と、フレームタイミング生成部１９と、フレーム番号生成部２０と、ＭＵＸ（多重化）部１４と、ＩＰＤＬ（Ｉｄｌｅ  Ｐｅｒｉｏｄ  ｆｏｒ  Ｄｏｗｎｌｉｎｋ）用オン／オフ部１５と、ＩＰＤＬタイミング生成部２３と、高速デジタル信号用コーディング部１６と、パラレルシリアル変換部１７と、電気信号／光信号変換部１８と、光信号／電気信号変換部２４と、シリアルパラレル変換部２５と、高速デジタル信号用デコーディング部２６と、ＤＥＭＵＸ（分離）部２７とから構成されている。
【００１７】
ここで、チャネライゼーションコーディング処理部１２と、スクランブルコーディング処理部１３と、ＭＵＸ部１４と、ＩＰＤＬ用オン／オフ部１５と、高速デジタル信号用コーディング部１６と、パラレルシリアル変換部１７と、電気信号／光信号変換部１８とにより下り送信系が構成され、光信号／電気信号変換部２４と、シリアルパラレル変換部２５と、高速デジタル信号用デコーディング部２６と、ＤＥＭＵＸ部２７とにより上り受信系が構成されている。
【００１８】
ベースバンド信号処理部１１は、下り送信用のデジタルデータのベースバンド処理および上り受信用のデータデータのベースバンド処理を行っている。チャネライゼーションコーディング処理部１２は、ベースバンド信号処理部１１により生成された下り送信用のデジタルデータに対してチャネライゼーションコーディングを行う。スクランブルコーディング処理部１３は、チャネライゼーションコーディング処理部１２によりチャネライゼーションコーディングされたデジタルデータに対してスクランブルコーディングを行う。
【００１９】
ＣＰＵ間通信シリアルコントローラ２２は、複数のＲＦパネル１２０１〜１２０ｎの各ＣＰＵと、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅ  Ｔｒａｎｓｍｉｔｔｅｒ）やＨＤＬＣ（Ｈｉｇｈ  Ｌｅｖｅｌ  Ｄａｔａ  Ｌｉｎｋ  Ｃｏｎｔｒｏｌ）などのＣＰＵ間シリアル通信を行うためのＣＰＵ間通信信号を生成している。フレームタイミング生成部１９は、フレームタイミング信号の生成を行っている。フレーム番号生成部２０は、フレーム番号の生成を行っている。
【００２０】
ＭＵＸ部１４は、スクランブルコーディング処理部１３によりスクランブルコーディングされた後のデジタル信号、フレームタイミング生成部１９において生成されたフレームタイミング信号、フレーム番号生成部２０で生成されたフレーム番号、ＣＰＵ間通信シリアルコントローラ２２を通して入力されたＣＰＵ間通信信号を多重化してフォーマットコンバートする。
【００２１】
ＩＰＤＬ用オン／オフ部１５は、ＭＵＸ部１４により多重化およびフォーマットコンバートされた後のデジタル信号を、ＩＰＤＬタイミング生成部２３により生成されたタイミングに基づいて、任意の区間のチップ単位のオン／オフ制御を行う。ＩＰＤＬタイミング生成部２３は、ＣＰＵ２１により制御され、任意のチップタイミングで複数のＲＦパネル１２０１〜１２０ｎのうちの任意のＲＦパネルへのデータ信号をオン／オフするためのタイミングを生成している。
【００２２】
高速デジタル信号用コーディング部１６は、ＩＰＤＬ用オン／オフ部１５から入力された多重化されたデジタル信号に対してコーディング処理を行う。パラレルシリアル変換部１７は、高速デジタル信号用コーディング部１６によりコーディングされた後のデジタル信号をパラレルシリアル変換することにより高速差動デジタル信号に変換して出力する。電気信号／光信号変換部１８は、パラレルシリアル変換部１７によりパラレルシリアル変換されたデジタル信号を光信号に変換して光ケーブルに出力する。
【００２３】
光信号／電気信号変換部２４は、光ケーブルを介してＲＦパネル１２０１〜１２０ｎから入力された高速差動デジタル信号を電気信号に変換する。シリアルパラレル変換部２５は、光信号／電気信号変換部２４により電気信号に変換されたシリアル信号をパラレルデジタル信号に変換する。
【００２４】
高速デジタル信号用デコーディング部２６は、シリアルパラレル変換部２５によりパラレル変換された後の受信デジタル信号に対してデコーディング処理を行う。ＤＥＭＵＸ部２７は、高速デジタル信号用デコーディング部２６によりデコーディング処理が行われた後の受信デジタル信号を、復調された受信デジタル信号とＣＰＵ間通信信号とに分離する。
【００２５】
また、図１中の複数のＲＦパネル１２０１〜１２０ｎのうちの１つのＲＦ信号処理パネル（ＲＦパネル）１２０１の構成を図３に示す。  ＲＦパネル１２０１は、図３に示されるように、ＣＰＵ３９と、ＣＰＵ間通信シリアルコントローラ３８と、光信号／電気信号変換部４５と、シリアルパラレル変換部３１と、ＣＬＫ（クロック）抽出部３２と、高速デジタル信号用デコーディング部３３と、ＤＥＭＵＸ部３４と、変調部３５と、フレームタイミング抽出部３７と、フレーム番号抽出部３６と、復調部４０と、ＭＵＸ部４１と、高速デジタル信号用コーディング部４２と、パラレルシリアル変換部４３と、電気信号／光信号変換部４４とから構成されている。
【００２６】
ここで、光信号／電気信号変換部４５と、シリアルパラレル変換部３１と、ＣＬＫ（クロック）抽出部３２と、高速デジタル信号用デコーディング部３３と、ＤＥＭＵＸ部３４と、変調部３５と、フレームタイミング抽出部３７と、フレーム番号抽出部３６とにより下り送信系が構成され、復調部４０と、ＭＵＸ部４１と、高速デジタル信号用コーディング部４２と、パラレルシリアル変換部４３と、電気信号／光信号変換部４４とにより上り受信系が構成されている。
【００２７】
光信号／電気信号変換部４５は、光ケーブルを介してＢＢパネル１１０から入力された高速差動デジタル信号を電気信号に変換する。シリアルパラレル変換部３１は、ＢＢパネル１１０からケーブルを通して入力された高速差動デジタル信号に対してシリアルパラレル変換することによりパラレルデジタル信号に変換する。ＣＬＫ抽出部３２は、シリアルパラレル変換部３１によりパラレル変換された後のパラレルデジタル信号から基準ＣＬＫを抽出する。
【００２８】
高速デジタル信号用デコーディング部３３は、シリアルパラレル変換部３１によりパラレル変換されたデジタル信号に対してデコーディング処理を行う。ＤＥＭＵＸ部３４は、高速デジタル信号用デコーディング部３３によりデコーディング処理された後のデジタル信号を、スクランブルコーディングされたデジタル信号とＣＰＵ間通信信号とに分離する。
【００２９】
変調部３５は、ＤＥＭＵＸ部３４により分離されたスクランブルデコーディングされたデジタル信号の変調を行い各移動局への送信を行うＲＦ部へ出力する。フレームタイミング抽出部３７は、ＤＥＭＵＸ部３４において分離されたＣＰＵ間通信信号からフレームタイミングを抽出している。フレーム番号抽出部３６は、ＤＥＭＵＸ部３４において分離されたＣＰＵ間通信信号からフレーム番号を抽出している。
【００３０】
ＣＰＵ間通信シリアルコントローラ３８は、ＢＢパネル１１０のＣＰＵと、ＵＡＲＴやＨＤＬＣなどのＣＰＵ間シリアル通信を行うためのＣＰＵ間通信信号を生成している。
【００３１】
復調部４０は、ＲＦ部から入力された受信信号の復調を行っている。ＭＵＸ部４１は、復調部４０により復調されたデジタル信号と、ＣＰＵ間通信シリアルコントローラ３８から入力されたＣＰＵ間通信信号とフレームタイミング抽出部３７から入力されたフレームタイミング信号のフォーマットコンバートを行う。
【００３２】
高速デジタル信号用コーディング部４２は、ＭＵＸ部４１によりフォーマットコンバートされた復調されたデジタル信号に対してコーディング処理を行っている。パラレルシリアル変換部４３は、高速デジタル信号用コーディング部４２によりフォーマットコンバートされたデジタル信号のシリアル変換を行い、高速差動デジタル信号に変換してケーブルに出力する電気信号／光信号変換部４４は、パラレルシリアル変換部４３によりシリアル変換されたデジタル信号を光信号に変換して光ケーブルに出力する。
【００３３】
次に、本実施形態のＷ−ＣＤＭＡ基地局装置の動作について図面を参照して詳細に説明する。
【００３４】
先ず、ベースバンド信号処理パネル１１０における下り送信系の動作について図２を参照して説明する。
【００３５】
下り送信系について、ベースバンド信号処理部１１で生成された下り送信用のデジタルデータはチャネライゼーションコーディング部１２によりチャネライゼーションコーディングされたあと、スクランブルコーディング処理部１３でスクランブルコーディングされる。スクランブルコーディングされたデジタル信号はＭＵＸ部１４に出力される。
【００３６】
ＭＵＸ部１４ではＣＰＵ２１からの制御により、複数ケーブルで接続される複数のＲＦパネル１２０１〜１２０ｎのうち、入力されたデジタル信号をどのＲＦパネルへ出力するかの選択が可能である。また、ＭＵＸ部１４は、複数のＲＦパネル１２０１〜１２０ｎへ同一のスクランブルコーディングされたデジタル信号を出力するマルチキャスト機能を有している。さらに、ＭＵＸ部１４にはフレームタイミング生成部１９で生成されたフレームタイミング信号、フレーム番号生成部２０で生成されたフレーム番号が入力されている。
【００３７】
さらに複数のＲＦパネル１２０１〜１２０ｎの各ＣＰＵ３９と、ＵＡＲＴやＨＤＬＣなどのＣＰＵ間シリアル通信を行うための、ＣＰＵ間通信信号が複数のＣＰＵ間通信シリアルコントローラ２２を通して入力され、フォーマットコンバートされる。このとき、フレームタイミング信号は高速デジタル通信用のコーディングの特殊なコードを割り振ることなども出来る。例えば、高速デジタル通信用コーディング方式として、８ｂ／１０ｂコーディングを採用した場合には、フレームタイミングとしてコンマコードを使用することが出来、フレームタイミング認識用とチップタイミング認識用など異なったタイミングでの基準タイミングを伝送する場合には、異なるコンマコードを使用することも可能となる。またフレーム番号やＣＰＵ間通信信号はフレームタイミング信号を基準として周期的に挿入され、伝送される。
【００３８】
ＭＵＸ部１４で多重化およびフォーマットコンバートされたデジタル信号は、ＩＰＤＬ用オン／オフ部１５を通して高速デジタル信号用コーディング部１６に出力される（例えば８ｂ／１０ｂコーディング回路など）。ＩＰＤＬ用オン／オフ部１５では、ＣＰＵ２１により、任意のチップタイミングで任意のＲＦパネルへのデジタル信号をオン／オフするためのタイミングを生成するＩＰＤＬタイミング生成部２３を制御することにより、任意の区間のチップ単位のオン／オフ制御を可能にする。
【００３９】
高速デジタル信号用コーディング部１６では入力された多重化されたデジタル信号をコーディング（例えば８ｂ／１０ｂコーディング））してパラレルシリアル変換部（ＳｅｒＤｅｓ）１７に出力する。
【００４０】
パラレルシリアル変換部１７では、多重化されたデジタル信号をパラレルシリアル変換し、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）やＬＶＰＥＣＬ（ｌｏｗ−ｖｏｌｔａｇｅ  ｐｏｓｉｔｉｖｅ／ｐｓｅｕｄｏ  ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ  ｌｏｇｉｃ）などの高速差動デジタル信号に変換して、ＲＦパネル１２０１〜１２０ｎとインターフェースするケーブルに出力する。高速差動デジタル信号はそれぞれのケーブル（全２重）を通して、接続されたＲＦパネル１２０１〜１２０ｎに伝送される。またＢＢパネル１１０とＲＦパネル１２０１〜１２０ｎの距離が長い場合などには、パラレルシリアル変換されたデジタル信号を電気信号／光信号変換部１８にて光信号に変換して光ケーブルを使用して伝送することも可能である。
【００４１】
次に、ＲＦ信号処理パネル（ＲＦパネル）１２０１〜１２０ｎの動作について説明する。ただし、以下の説明では説明を簡単にするためにＲＦパネル１２０１の動作について説明する。
【００４２】
ＲＦパネル１２０１の下り送信系では、ＢＢパネル１１０からケーブルを通して入力された高速差動デジタル信号はシリアルパラレル変換部（ＳｅｒＤｅｓ）３１にて、パラレルデジタル信号に変換される。また受信ＣＬＫ抽出部３２にて基準ＣＬＫが抽出される。パラレル変換されたデジタル信号は高速デジタル信号用デコーディング部３３にてデコーディングされ、ＤＥＭＵＸ部３４にてスクランブルコーディングされたデジタル信号とＣＰＵ間通信信号を分離する。またフレームタイミング抽出部３７においてフレームタイミングが抽出され、後段にて使用されるとともに、上り受信系でのフレームタイミング信号として使用される。フレーム番号抽出部３６においてフレーム番号が抽出され、ＣＰＵ３９へ出力される。ＤＥＭＵＸ部３４にて分離されたスクランブルコーディングされたデジタル信号は変調部３５にて変調され、ＲＦ部（主にＡＭＰ）へ出力される。またＤＥＭＵＸ部３４において分離されたＣＰＵ間通信信号はＣＰＵ間通信シリアルコントローラ３８を通してＣＰＵ３９へ出力される。
【００４３】
そして、ＲＦパネル１２０１の上り受信系では、ＲＦ部から入力された受信信号は復調部４０で復調されたあとＭＵＸ部４１に出力される。ＭＵＸ部４１では復調されたデジタル信号とＣＰＵ間通信シリアルコントローラ３８から入力されるＣＰＵ間通信信号とフレームタイミング抽出部３７から入力されるフレームタイミング信号のフォーマットコンバートを行う。この場合送信系と同様にフレームタイミングには高速デジタル信号用の特殊コードを採用することもできる。フォーマットコンバートされた復調されたデジタル信号は、高速デジタル信号用コーディング部４２にてコーディングされ（例えば８ｂ／１０ｂコーディング）、パラレルシリアル変換部４３に出力される。パラレルシリアル変換部（ＳｅｒＤｅｓ）４３ではシリアル変換を行い、高速差動デジタル信号に変換してケーブルに出力する。出力された高速差動デジタル信号は送信系と同じケーブル（全２重）をしてＢＢパネル１１０に出力される。また送信系と同様に、ＢＢパネル１１０とＲＦパネル１２０１〜１２０ｎの距離が長い場合などには、シリアル変換された受信デジタル信号を電気信号／光信号変換部４４にて光信号に変換し、光ケーブルを通してＢＢパネル１１０に出力することも可能である。
【００４４】
最後に、ベースバンド信号処理パネル１１０における上り受信系の動作について図２を参照して説明する。
【００４５】
ベースバンド信号処理パネル１１０では、ＲＦパネル１２０１からケーブルを通して入力される高速差動デジタル信号は、シリアルパラレル変換部２５に入力される。また光ケーブルを通して入力された場合は、光信号／電気信号変換部２４にて電気信号に変換されたあと、シリアルパラレル変換部２５に入力される。シリアルパラレル変換部２５ではシリアル信号をパラレルデジタル信号に変換し、高速デジタル信号用デコーディング部２６に出力する。高速デジタル信号用デコーディング部２６では、入力されたパラレル変換された受信デジタル信号をデコーディングし、ＤＥＭＵＸ部２７に出力する。ＤＥＭＵＸ部２７では、復調された受信デジタル信号とＣＰＵ間通信信号との分離を行う。分離された復調された受信デジタル信号はベースバンド信号処理部１１に出力される。
【００４６】
また分離されたＣＰＵ間通信信号はＣＰＵ間通信シリアルコントローラ２２を通してＣＰＵ２１に出力される。以上によりＢＢパネル１１０と複数のＲＦパネル１２０１〜１２０ｎをそれぞれ１本のケーブル（全２重）で接続することにより、ベースバンド信号とＣＰＵ間通信信号、フレームタイミング信号、フレーム番号を伝送することを実現することができる。
【００４７】
本実施形態のＷ−ＣＤＭＡ基地局装置によれば、ＢＢパネル１１０と複数のＲＦパネル１２０１〜１２０ｎがそれぞれ１本のケーブルで接続され、双方向の高速デジタル信号によりインターフェースを行うことが可能となっている。
【００４８】
そして、ベースバンド信号処理を行うＢＢパネル１１０においてはベースバンド信号のチャネライゼーションコーディング処理とスクランブルコーディング処理を行った後、ＲＦパネル１２０１〜１２０ｎとインターフェースするためのフォーマットコンバートをＭＵＸ部１４にて行う。ＭＵＸ部１４ではＣＰＵ２１からの制御により複数接続されるＲＦパネル１２０１〜１２０ｎに対して任意に送信ＲＦパネルを変えることができる。さらには複数のＲＦパネル１２０１〜１２０ｎに対し、同一のベースバンド信号を送信するマルチキャスト機能を有する。
【００４９】
また、本実施形態では、ＢＢパネル１１０のＣＰＵ２１とＲＦパネル１２０１〜１２０ｎのＣＰＵ３９は同一のケーブルを通して、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅ  Ｔｒａｎｓｍｉｔｔｅｒ）やＨＤＬＣ（Ｈｉｇｈ  Ｌｅｖｅｌ  Ｄａｔａ  Ｌｉｎｋ  Ｃｏｎｔｒｏｌ）などのＣＰＵ間シリアル通信を行うことが可能である。そのため、ＭＵＸ部１４では、チャネライゼーションコーディング処理とスクランブルコーディング処理を行ったベースバンド信号とＣＰＵ間通信信号、さらには装置内のフレームタイミング信号やフレーム番号、基準ＣＬＫなどの多重化を行うことができる。
【００５０】
多重化されたベースバンド信号は高速デジタル信号伝送を行うために、８ｂ／１０ｂなどのコーディングが行われる。８ｂ／１０ｂでコーディングされた場合、フレームタイミングとしてコンマコードを使用することが出来、フレーム認識用とチップ（ｃｈｉｐ）認識用など異なったタイミングでの基準タイミングを伝送する場合には、異なるコンマコードを使用することも可能である。
【００５１】
コーディングされたデジタル信号はＳｅｒＤｅｓ等のパラレルシリアル変換部１７により高速差動デジタル信号に変換され、ケーブルを通してＲＦパネル１２０１〜１２０ｎに伝送される。また高速デジタル信号を光に変換し、光ケーブルによる光伝送も可能である。
【００５２】
さらにはＩＰＤＬ機能としてＣＰＵ２１からの制御により、ＲＦパネル１２０１〜１２０ｎのうちの任意のＲＦパネルに対するベースバンド信号を、任意の区間個別にチップ単位でオン／オフする機能を有する。
【００５３】
ＲＦパネル１２０１〜１２０ｎでは送られてきた高速デジタル信号をＳｅｒＤｅｓ等のシリアルパラレル変換部３１によりシリアル・パラレル変換し、ＤＥＭＵＸ部３４において分離をおこないベースバンド信号とＣＰＵ間通信信号などの分離が行われる。また受信信号においては送信側と同様な処理が行われ、デモジュレートされたデジタル信号の高速デジタル伝送を行う。
【００５４】
本実施形態のＷ−ＣＤＭＡ基地局装置によれば、ベースバンド信号処理パネル１１０では、ＣＰＵ間通信信号、フレームタイミング信号、フレーム番号、基準クロック等の信号をベースバンド信号に多重化してＲＦパネル１２０１〜１２０ｎに送信し、ＲＦパネル１２０１〜１２０ｎでは、フレームタイミング信号、ＣＰＵ間通信信号等の信号を、復調されたデジタル信号に多重してＢＢパネル１１０に送信するようにしている。従って、特別な回路を必要とすることなく、ＵＡＲＴやＨＤＬＣなどのＣＰＵ間シリアル通信が可能となり、相手パネルの状態監視、各種制御が容易に行えるようになり、他の物理インタフェースを必要とすることなく、ベースバンド信号処理ユニットと複数のＲＦ信号処理ユニットとの間で、基準となるフレームタイミング信号、フレーム番号、基準クロックの伝送が可能となる。
【００５５】
本実施形態のＷ−ＣＤＭＡ基地局装置では、ＢＢパネル１１０と複数のＲＦパネル１２０１〜１２０ｎとの間を光ケーブルで接続した場合を用いて説明したが、本発明はこれに限定されるものではなく、ＢＢパネル１１０と複数のＲＦパネル１２０１〜１２０ｎとの間を電気信号を伝送するための一般的なケーブルにより接続した場合でも同様に本発明を適用することができるものである。この場合、ＢＢパネル１１０における電気信号／光信号変換部１８、光信号／電気信号変換部２４およびＲＦパネル１２０１〜１２０ｎにおける電気信号／光信号変換部４４、光信号／電気信号変換部４５は当然ながら不要となる。
【００５６】
また、本実施形態では、ＣＤＭＡ基地局装置の一例としてＷ−ＣＤＭＡ基地局装置を用いて説明しているが、本発明はこのような場合に限定されるものではなく他の方式のＣＤＭＡ基地局装置にも同様に適用することができるものである。
【００５７】
さらに、本実施形態では、ベースバンド信号処理パネル１１０では、ＣＰＵ間通信信号、フレームタイミング信号、フレーム番号、基準クロック等の全ての信号をベースバンド信号に多重化してＲＦパネル１２０１〜１２０ｎに送信する場合を用いて説明しているが、これらの信号のうちの少なくとも１つの信号をベースバンド信号に多重化してＲＦパネル１２０１〜１２０ｎに送信するようにしてもよい。同様に、本実施形態では、ＲＦパネル１２０１〜１２０ｎは、フレームタイミング信号、ＣＰＵ間通信信号等の全ての信号をＢＢパネル１１０に送信する場合を用いて説明しているが、これらの信号のうちの少なくとも１つの信号を、復調されたデジタル信号に多重してＢＢパネル１１０に送信するようにしてもよい。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、下記のような効果を得ることができる。
（１）ベースバンド信号処理ユニットと複数のＲＦ信号処理ユニットの間で、特別な回路を必要とすることなく、ＵＡＲＴやＨＤＬＣなどのＣＰＵ間シリアル通信が可能となり、相手パネルの状態監視、各種制御が容易に行えるようになる。
（２）他の物理インタフェースを必要とすることなく、ベースバンド信号処理ユニットと複数のＲＦ信号処理ユニットとの間で、基準となるフレームタイミング信号、フレーム番号、もしくは基準クロックの伝送が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態のＷ−ＣＤＭＡ基地局装置の構成を示すシステム図である。
【図２】図１中のベースバンド信号処理パネル１１０の構成を示すブロック図である。
【図３】図１中のＲＦ信号処理パネル１２０１の構成を示すブロック図である。
【符号の説明】
１１    ベースバンド信号処理部
１２    チャネライゼーションコーディング処理部
１３    スクランブルコーディング処理部
１４    ＭＵＸ部
１５    ＩＰＤＬ用オン／オフ部
１６    高速デジタル信号用コーディング部
１７    パラレルシリアル変換部
１８    電気信号／光信号変換部
１９    フレームタイミング生成部
２０    フレーム番号生成部
２１    ＣＰＵ
２２    ＣＰＵ間通信シリアルコントローラ
２３    ＩＰＤＬタイミング生成部
２４    光信号／電気信号変換部
２５    シリアルパラレル変換部
２６    高速デジタル信号用デコーディング部
２７    ＤＥＭＵＸ部
３１    シリアルパラレル変換部
３２    ＣＬＫ抽出部
３３    高速デジタル信号用デコーディング部
３４    ＤＥＭＵＸ部
３５    変調部
３６    フレーム番号抽出部
３７    フレームタイミング抽出部
３８    ＣＰＵ間通信シリアルコントローラ
３９    ＣＰＵ
４０    復調部
４１    ＭＵＸ部
４２    高速デジタル信号用コーディング部
４３    パラレルシリアル変換部
４４    電気信号／光信号変換部
４５    光信号／電気信号変換部
１１０    ベースバンド信号処理パネル（ＢＢパネル）
１２０１〜１２０ｎ    ＲＦ信号処理パネル（ＲＦパネル）
【図１】
2004312604.tif 000003
【図２】
2004312604.tif 000004
【図３】
2004312604.tif 000005