(57)【要約】【課題】ダイナミックＲＯＭのデータ保持時間検査の検査時間をテスト回路を用いずに、もしくは簡素なテスト回路を用いて短縮する。【解決手段】アドレスプリチャージ信号ＡＰがＨレベルである間、ＲＯＭプリチャージ信号ＲＰで、データ保持容量３００を充電させる。そして、アクセスされるＲＯＭセルが実装されてないアドレス信号（Ａ１、Ａ２）＝（１、１）を入力することで、アドレスデコーダ用ＡＮＤゲート１００〜１０２出力を全てＬレベルにし、すべてのＲＯＭセル２２０〜２２２をＯＦＦにする。次に、ＲＯＭプリチャージ信号ＲＰをＬレベルにし、保持容量電位Ｖｃ０がＨレベルであることを確認することで、ダイナミックＲＯＭのデータ保持時間を検査する。【選択図】      図１
2004348842.tif 000002
【特許請求の範囲】
【請求項１】
２Ｎ（Ｎは１以上の整数）のアドレス空間を表現できるアドレス信号を入力するためのアドレス信号入力ポートと、
前記アドレス信号によって選択される２Ｎ−１個以下の記憶素子と、
前記記憶素子がそれぞれ接続されたデータ保持手段と、
前記データ保持手段を充電する充電手段とを備えた記憶装置に対し、
前記アドレス信号として、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力し、
前記記憶素子が実装されていないアドレスを示すアドレス信号を入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する、
ことを特徴とする記憶装置の検査方法。
【請求項２】
２Ｎ（Ｎは１以上の整数）のアドレス空間を表現できる第１のアドレス信号を入力するための第１のアドレス信号入力ポートと、
２Ｍ（Ｍは０以上の整数）のアドレス空間を表現できる第２のアドレス信号を入力するための第２のアドレス信号入力ポートと、
前記第１のアドレス信号によって選択される２Ｎ個の記憶素子と、
前記記憶素子がそれぞれ接続されたデータ保持手段と、
前記データ保持手段を充電する充電手段とを備えた記憶装置に対し、
前記第２のアドレス信号として、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力し、
前記記憶素子が実装されていないアドレスを示すアドレス信号を入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する、
ことを特徴とする記憶装置。
【請求項３】
２Ｎ（Ｎは１以上の整数）のアドレス空間を表現できるアドレス信号を入力するためのアドレス信号入力ポートと、
制御信号が第１のレベルの時、前記アドレス信号によって選択される記憶素子で構成される第１の記憶素子群と、
前記制御信号が第２のレベルの時、前記アドレス信号によって選択される２Ｎ−１個以下の記憶素子で構成される第２の記憶素子群と、
前記第１の記憶素子群と、第２の記憶素子群とがそれぞれ接続されたデータ保持手段と、
前記データ保持手段を充電する充電手段とを備えた記憶装置に対し、
前記制御信号が第２のレベルの時、前記アドレス信号として、前記第２の記憶素子群を構成する記憶素子を選択しないアドレス信号を入力し、
前記第２の記憶素子群を構成する記憶素子を選択しないアドレス信号を入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する、
ことを特徴とする記憶装置の検査方法。
【請求項４】
アドレス信号によって選択される記憶素子と、
前記記憶素子がそれぞれ接続されたデータ保持手段と、
前記データ保持手段を充電する充電手段とを備えた記憶装置を検査する検査方法であって、
第１のレベルを記憶しているビットを有するＮビット（Ｎは１以上の整数）のデータを記憶しているアドレスを特定する第１工程と、
前記第１工程で特定したアドレスを入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する第２工程とを含む、
ことを特徴とする記憶装置の検査方法。
【請求項５】
アドレス信号によって選択される記憶素子と、
前記記憶素子がそれぞれ接続されたデータ保持手段と、
前記データ保持手段を充電する充電手段とを備えた記憶装置を検査する検査方法であって、
第１のレベルとなるビットを有するＮビット（Ｎは１以上の整数）のデータと、前記データを記憶しているアドレスを特定する第１工程と、
前記第１工程で特定された前記アドレスが選択する記憶素子が接続された前記データ保持手段ごとに、前記アドレスをいずれのアドレス群に属するかを特定する第２工程と、
前記第２工程で特定した各アドレス群において、前記Ｎビットのデータで前記第１のレベルとなるビット数が多い順にアドレスを順位付けする第３工程と、
前記各アドレス群において、前記第３工程で順位付けした第１〜Ｉ番目（Ｉは２以上の整数）のアドレスで、第１番目のアドレスを検査アドレスと特定し、Ｋ＝２〜Ｉとする範囲で、第１番目〜第Ｋ−１番目のアドレスで記憶しているＮビットのデータの論理和をとり、結果を第Ｋ−１の論理和結果とし、第１番目〜第Ｋ番目のアドレスで記憶しているＮビットのデータの論理和をとり、結果を第Ｋの論理和結果とし、前記第Ｋ−１の論理和結果と前記第Ｋの論理和結果とで排他的論理和をとり、結果を第Ｋ番目の排他的論理和結果とし、第Ｋ番目の排他的論理和結果のＮビットのデータに前記第１のレベルとなるビットがある場合、第Ｋ番目のアドレスを検査アドレスと特定する第４工程と、
前記第４工程で特定した検査アドレス入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する第５工程とを含む、
ことを特徴とする記憶装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶装置の検査方法に関するものであり、特にそのデータ保持時間が規格の動作範囲を満たすか否かを検査する方法を改良したものに関する。
【０００２】
【従来の技術】
従来、ダイナミックＲＯＭ、即ちアドレスプリチャージ方式のＲＯＭを含む半導体集積回路のデータ保持時間が規格の動作範囲を満たすか否かを検査する方法として、低速でのＲＯＭデータ掃き出し検査がよく知られている。以下、その回路構成と、検査方法について説明する。
【０００３】
図１６において、０００はアドレスプリチャージ用インバータであり、アドレスプリチャージ信号ＡＰが入力される。０１１はアドレスデコーダ用インバータであり、アドレス信号Ａ１が入力され、０１２はアドレスデコーダ用インバータであり、アドレス信号Ａ２が入力される。１００〜１０２はアドレスデコーダ用ＡＮＤゲートである。２２０はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３０で構成され、２２１はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３１で構成され、２２２はデータＨを記憶しているＲＯＭセルであり、ドレイン端子が開放状態であるＮｃｈトランジスタ２３２で構成されている。３００はＲＯＭデータ保持容量であり、実際には後に述べるＰｃｈトランジスタ５１０から後に述べるインバータ４００へ至る経路に存在する寄生容量を利用している。４００，４１０は保持容量電位のバッファ用インバータ、４５０はＲＯＭデータラッチ、５００はＲＯＭプリチャージ用インバータ、５１０はＲＯＭプリチャージ用Ｐｃｈトランジスタである。６００は寄生抵抗であり、ウエハー拡散時のパーティクル等で発生し、ＲＯＭデータ保持容量３００が保持した電荷をリークさせてしまう要因の一つである。
【０００４】
図１６の回路のタイミングチャートを、図１７に示す。時刻Ｔ０で、アドレスプリチャージ信号ＡＰがＨレベルになり、アドレス信号Ａ１、Ａ２をデコードするアドレスデコーダ用ＡＮＤゲート１００〜１０２の出力はＬレベルとなり、ＲＯＭセル２２０〜２２２はすべてＯＦＦ状態になる。ＲＯＭプリチャージ信号ＲＰがＨレベルになると、Ｐｃｈトランジスタ５１０がＯＮになり、ＲＯＭデータ保持容量３００をＨレベルにプリチャージする。時刻Ｔ０から時刻Ｔ１の期間に、所望のアドレス信号を入力する。時刻Ｔ１で、ＲＯＭプリチャージ信号ＲＰをＬレベルにする。時刻Ｔ２で、アドレスプリチャージ信号ＡＰをＬレベルにすると、アドレスデコーダ用ＡＮＤゲート１００〜１０２の出力がＲＯＭセル２２０〜２２２に入力され、アクセスされたＲＯＭセルはＯＮとなる。アクセスされたＲＯＭセルがデータＨを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＨレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＨレベル出力となる。ここで、時刻Ｔ２から時刻Ｔ４の時間がＲＯＭデータ保持時間であり、寄生抵抗６００により、リーク電流が生じると、ＲＯＭデータ保持容量３００の電荷が減少してしまうが、ＲＯＭデータ保持容量３００は、規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持しなければならない。即ち、リーク電流によるＲＯＭデータ保持容量３００の電荷の減少度合いが大きいと、データ保持不良が生じ、図１６に破線で示すように本来ＨレベルであるはずのＲＯＭ出力信号がＬレベルとなる。
【０００５】
一方、アクセスされたＲＯＭセルがデータＬを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＬレベルとなり、時刻Ｔ３で、立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＬレベル出力となる。
【０００６】
上述した従来の記憶装置では、１アドレス毎にＲＯＭデータ掃き出し検査をおこない、ＲＯＭデータ保持時間を検査していた。しかしながら、従来の記憶装置、及びその検査方法では、１アドレス毎にＲＯＭデータ掃き出し検査をおこない、ＲＯＭデータ保持時間を検査しているため、ＲＯＭ容量に比例して、検査時間も増大する。例えば、８ビット出力の容量１６０ＫバイトのＲＯＭで規格の保持時間が３１．２５μ秒の場合、検査時間は少なくとも５．１２秒となる。現在、ＲＯＭ大容量化、ＬＳＩテスタの高速化の方向にあり、従来の記憶装置、及びその検査方法では、ＲＯＭデータの保持時間検査のために、ＬＳＩテスタの能力を十分使わずに、長時間ＬＳＩテスタを占有してしまうこととなる、という欠点がある。
【０００７】
一方、前述した従来のＲＯＭデータ保持時間検査の検査時間を、簡素なテスト回路を用いて短縮する従来技術として、特許文献１記載のダイナミックＲＯＭのデータ読み出し回路があり、縦積みＮｃｈトランジスタをＲＯＭセルとするダイナミックＲＯＭデータ読み出し回路において、テストモード切り替え信号をＨレベルにし、全てのＲＯＭセルのゲートレベルをＨレベルに制御し、Ｈレベルを読み出すことで、ＲＯＭデータ保持時間を検査するようにしている。
【０００８】
【特許文献１】
特許第２６１６６７８号公報（第３−５頁、第１，２，３図）
【０００９】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載のダイナミックＲＯＭデータ読み出し回路では回路設計時にテスト回路を組み込まなければならず、既存のＲＯＭデータ読み出し回路の検査時間を短縮するためには、その読み出し回路自体の回路構成を変えなくてはならないという問題点がある。
【００１０】
本発明は、上記従来の問題点を解決するためになされたもので、検査時間を短縮することができ、かつＲＯＭデータ読み出し回路の回路構成を変更しないで済む記憶装置の検査方法を提供すること、かつ簡単なテスト回路で、検査時間を短縮することのできる記憶装置の検査方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明（請求項１）にかかる記憶装置の検査方法は、２Ｎ（Ｎは１以上の整数）のアドレス空間を表現できるアドレス信号を入力するためのアドレス信号入力ポートと、前記アドレス信号によって選択される２Ｎ−１個以下の記憶素子と、前記記憶素子がそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置に対し、前記アドレス信号として、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力し、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する、ようにしたものである。
【００１２】
また、本発明（請求項２）にかかる記憶装置の検査方法は、２Ｎ（Ｎは１以上の整数）のアドレス空間を表現できる第１のアドレス信号を入力するための第１のアドレス信号入力ポートと、２Ｍ（Ｍは０以上の整数）のアドレス空間を表現できる第２のアドレス信号を入力するための第２のアドレス信号入力ポートと、前記第１のアドレス信号によって選択される２Ｎ個の記憶素子と、前記記憶素子がそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置に対し、前記第２のアドレス信号として、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力し、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する、ようにしたものである。
【００１３】
また、本発明（請求項３）にかかる記憶装置は、２Ｎ（Ｎは１以上の整数）のアドレス空間を表現できるアドレス信号を入力するためのアドレス信号入力ポートと、制御信号が第１のレベルの時、前記アドレス信号によって選択される記憶素子で構成される第１の記憶素子群と、前記制御信号が第２のレベルの時、前記アドレス信号によって選択される２Ｎ−１個以下の記憶素子で構成される第２の記憶素子群と、前記第１の記憶素子群と、第２の記憶素子群とがそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置に対し、前記制御信号が第２のレベルの時、前記アドレス信号として、前記第２の記憶素子群を構成する記憶素子を選択しないアドレス信号を入力し、前記第２の記憶素子群を構成する記憶素子を選択しないアドレス信号を入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する、ようにしたものである。
【００１４】
また、本発明（請求項４）にかかる記憶装置の検査方法は、アドレス信号によって選択される記憶素子と、前記記憶素子がそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置を検査する検査方法であって、第１のレベルを記憶しているビットを有するＮビット（Ｎは１以上の整数）のデータを記憶しているアドレスを特定する第１工程と、前記第１工程で特定したアドレスを入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する第２工程とを含む、ようにしたものである。
【００１５】
また、本発明（請求項５）にかかる記憶装置の検査方法は、アドレス信号によって選択される記憶素子と、前記記憶素子がそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置を検査する検査方法であって、第１のレベルとなるビットを有するＮビット（Ｎは１以上の整数）のデータと、前記データを記憶しているアドレスを特定する第１工程と、前記第１工程で特定された前記アドレスが選択する記憶素子が接続された前記データ保持手段ごとに、前記アドレスをいずれのアドレス群に属するかを特定する第２工程と、前記第２工程で特定した各アドレス群において、前記Ｎビットのデータで前記第１のレベルとなるビット数が多い順にアドレスを順位付けする第３工程と、前記各アドレス群において、前記第３工程で順位付けした第１〜Ｉ番目（Ｉは２以上の整数）のアドレスで、第１番目のアドレスを検査アドレスと特定し、Ｋ＝２〜Ｉとする範囲で、第１番目〜第Ｋ−１番目のアドレスで記憶しているＮビットのデータの論理和をとり、結果を第Ｋ−１の論理和結果とし、第１番目〜第Ｋ番目のアドレスで記憶しているＮビットのデータの論理和をとり、結果を第Ｋの論理和結果とし、前記第Ｋ−１の論理和結果と前記第Ｋの論理和結果とで排他的論理和をとり、結果を第Ｋ番目の排他的論理和結果とし、第Ｋ番目の排他的論理和結果のＮビットのデータに前記第１のレベルとなるビットがある場合、第Ｋ番目のアドレスを検査アドレスと特定する第４工程と、前記第４工程で特定した検査アドレス入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する第５工程とを含む、ようにしたものである。
【００１６】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態１について以下図を用いて説明する。
この実施の形態１は、ＲＯＭ未実装領域を有している記憶装置に対しその未実装領域を指定するアドレスを入力し、これに対する記憶装置の出力がＨレベルであるか否かを確認することで、データ保持時間が規格の動作範囲を満たすか否かを検査するようにしたものである。
【００１７】
図１は、本実施の形態１による検査方法が適用される記憶装置の構成を示す図であり、従来の記憶装置と全く同様の構成を有するものである。
即ち、図において、０００はアドレスプリチャージ用インバータである。０１１はアドレスデコーダ用インバータであり、アドレス信号Ａ１が入力され、０１２はアドレスデコーダ用インバータであり、アドレス信号Ａ２が入力され、これらアドレス信号Ａ１，Ａ２により４通りのアドレスを表現できる。１００〜１０２はアドレスデコーダ用ＡＮＤゲートである。２２０はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３０で構成され、２２１はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３１で構成され、２２２はデータＨを記憶しているＲＯＭセルであり、ドレイン端子が開放状態であるＮｃｈトランジスタ２３２で構成され、合計３個のＲＯＭセルを有している。３００はＲＯＭデータ保持容量であり、ＲＯＭセル２２０〜２２２と接続していて、実際には後に述べるＰｃｈトランジスタ５１０から後に述べるインバータ４００へ至る経路に存在する寄生容量を利用している。４００，４１０は保持容量電位のバッファ用インバータ、４５０はＲＯＭデータラッチ、５００はＲＯＭプリチャージ用インバータ、５１０はＲＯＭプリチャージ用Ｐｃｈトランジスタ、６００は寄生抵抗であり、ウエハー拡散時のパーティクル等で発生し、ＲＯＭデータ保持容量３００が保持した電荷をリークさせてしまう要因の一つである。
【００１８】
通常動作時の図１の回路のタイミングチャートを、図２に示す。時刻Ｔ０で、アドレスプリチャージ信号ＡＰがＨレベルになり、アドレス信号Ａ１、Ａ２をデコードするアドレスデコーダ用ＡＮＤゲート１００〜１０２の出力はＬレベルとなり、ＲＯＭセル２２０〜２２２はすべてＯＦＦ状態になる。ＲＯＭプリチャージ信号ＲＰがＨレベルになると、Ｐｃｈトランジスタ５１０がＯＮになり、ＲＯＭデータ保持容量３００をＨレベルにプリチャージする。時刻Ｔ０から時刻Ｔ１の期間に、所望のアドレス信号を入力する。時刻Ｔ１で、ＲＯＭプリチャージ信号ＲＰをＬレベルにする。時刻Ｔ２で、アドレスプリチャージ信号ＡＰをＬレベルにすると、アドレスデコーダ用ＡＮＤゲート１００〜１０２の出力がＲＯＭセル２２０〜２２２に入力され、アクセスされたＲＯＭセルはＯＮとなる。アクセスされたＲＯＭセルがデータＨを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＨレベルとなり、時刻Ｔ３で、立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＨレベル出力となる。
【００１９】
ここで、時刻Ｔ２から時刻Ｔ４の時間がＲＯＭデータ保持時間であり、寄生抵抗６００により、リーク電流が生じると、ＲＯＭデータ保持容量３００の電荷が減少してしまうが、ＲＯＭデータ保持容量３００は、規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持しなければならない。即ち、リーク電流によるＲＯＭデータ保持容量３００の電荷の減少度合いが大きいと、データ保持不良が生じ、図２に破線で示すように本来ＨレベルであるはずのＲＯＭ出力信号がＬレベルとなる。
【００２０】
一方、アクセスされたＲＯＭセルがデータＬを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＬレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＬレベル出力となる。
【００２１】
次に、ＲＯＭデータ保持時間を検査するときの図１の回路のタイミングチャートを図３に示す。時刻Ｔ０で、アドレスプリチャージ信号ＡＰがＨレベルになり、アドレス信号Ａ１、Ａ２をデコードするアドレスデコーダ用ＡＮＤゲート１００〜１０２の出力はＬレベルとなり、ＲＯＭセル２２０〜２２２はすべてＯＦＦ状態になる。ＲＯＭプリチャージ信号ＲＰがＨレベルになると、Ｐｃｈトランジスタ５１０がＯＮになり、ＲＯＭデータ保持容量３００をＨレベルにプリチャージする。時刻Ｔ０から時刻Ｔ１の期間に、アクセスされるＲＯＭセルが実装されてないアドレス信号（Ａ１、Ａ２）＝（１、１）を入力する。時刻Ｔ１で、ＲＯＭプリチャージ信号ＲＰをＬレベルにする。時刻Ｔ２で、アドレスプリチャージ信号ＡＰをＬレベルにすると、アドレスデコーダ用ＡＮＤゲート１００〜１０２の出力は全てＬレベルとなり、すべてのＲＯＭセル２２０〜２２２はＯＦＦで、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＨレベルを保持する。この時、寄生抵抗６００が接続された状態で、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０のＨレベルが、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされるが、寄生抵抗６００によるリークが大きく規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持できなければＲＯＭ出力信号ＲＯはＬレベル出力となる。
【００２２】
これに対し、寄生抵抗６００によるリークが少なく規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持できればＲＯＭ出力信号ＲＯはＨレベル出力となる。
このため、ＲＯＭ出力信号ＲＯが必ずＨレベル出力となる、ＲＯＭ未実装領域を指定するアドレスを入力し、ＲＯＭ出力信号ＲＯが実際にＨレベルとなるか否かを確認することで、データ保持期間が規格の動作範囲を満たすか否かを確認できる。
つまり少なくとも１回、アクセスされるＲＯＭセルが実装されてないアドレス信号をアクセスすることで、データ保持時間を検査することが出来る。
【００２３】
図１の回路が持つアドレス空間を図４に示して説明する。ＲＯＭデータ保持時間を検査するとき、アドレス空間のＲＯＭ実装領域のＲＯＭデータに依存せず、少なくとも１回、アドレス空間のＲＯＭ未実装領域をアクセスするアドレス信号を入力し、ＲＯＭ出力信号ＲＯがＨレベルとなることを確認することで、ＲＯＭデータ保持時間を検査することが出来る。
【００２４】
このように、実施の形態１では、アドレス空間にＲＯＭ未実装領域を有するＲＯＭのデータ保持時間を検査するために、ＲＯＭ未実装領域をアクセスするアドレス信号を入力し、これに対するＲＯＭ出力信号ＲＯがＨレベルか否かを確認することでＲＯＭデータ保持時間を検査するようにしたので、従来の回路ではアドレス信号Ａ１、Ａ２を切り替えて３アドレス分のＲＯＭデータ保持時間を検査するのに比べ、アドレス信号を未実装領域の１アドレス分だけＲＯＭデータ保持時間を検査すればよく、この実施の形態１の例では、ＲＯＭ保持検査時間が従来の１／３に短縮される。
【００２５】
また、記憶装置が持つアドレス空間の未実装領域を用いて検査をしているため、テスト回路を組み込む必要がなく、回路構成を変えずに既存のＲＯＭデータ読み出し回路の検査時間を短縮することができる。
【００２６】
即ち、本実施の形態１の記憶装置によれば、ダイナミックＲＯＭデータ読み出し回路のＲＯＭデータ保持時間を検査するとき、ＲＯＭデータ保持容量に接続するＲＯＭセルを全てＯＦＦにするアドレスを与え、ＲＯＭデータ保持容量に電荷を充電したのち、保持状態にしてＲＯＭデータ保持時間を検査するようにしたので、従来のダイナミックＲＯＭデータ読み出し回路で全アドレスについて検査を行うのに比し、本実施の形態１においては（ＲＯＭデータ保持容量数）／（ＲＯＭセル数）に短縮することができる。
【００２７】
例えば、１ビット当たりデータ保持容量６４個で８ビット出力の容量１６０ＫバイトのＲＯＭで規格の保持時間が３１．２５μ秒の場合、最低限必要な検査時間は５．１２秒となるが、本実施の形態１においては、５．１２秒×（８ビット×６４個）／（８ビット×１６０×１０２４）＝２ｍ秒で済む。
【００２８】
このように、ＬＳＩテスタの能力を十分使わずに、ＬＳＩテスタを占有する時間を短縮することができ、かつＲＯＭ容量が増加してもそれに比例してＲＯＭデータ保持測定時間が増加してしまうことのないようにすることができる。
【００２９】
また、本実施の形態１によれば、従来の検査時間を短縮する技術においては、回路設計時にテスト回路を組み込まなければならなかったが、本実施の形態１では、ダイナミックＲＯＭデータ読み出し回路がもともと持つアドレス空間のＲＯＭ未実装領域を使用して検査を行っているので、回路構成の変更を必要とせず、既存のダイナミックＲＯＭデータ読み出し回路についてこれを検査する検査時間を短縮することが出来る。
【００３０】
なお、以上の説明では、３個のＲＯＭセル、２ビットアドレス信号、１ビット出力で構成された例で説明したが、アドレス空間に未実装領域がある記憶装置であれば、ＲＯＭセル数、アドレス信号ビット数、出力ビット数がいくらであっても、同様に実現可能である。
【００３１】
（実施の形態２）
本発明の実施の形態２について、以下図を用いて説明する。
この実施の形態２は、アドレス空間がＲＯＭ実装領域のみとなっている記憶装置に対しアドレス信号を増やして未実装領域を付加し、その未実装領域を指定するアドレスを入力し、これに対する記憶装置の出力がＨレベルであるか否かを確認することで、データ保持時間が規格の動作範囲を満たすか否かを検査するようにしたものである。
【００３２】
図５は、本実施の形態２による記憶装置を示す図である。図において、０００はアドレスプリチャージ用インバータであり、アドレスプリチャージ信号ＡＰが入力される。また、０１１はアドレスデコーダ用インバータであり、アドレス信号Ａ１が入力され、０１２はアドレスデコーダ用インバータであり、アドレス信号Ａ２が入力され、０１３はアドレスデコーダ用インバータであり、アドレス信号Ａ３が入力され、これらアドレス信号Ａ１ないしＡ３により８通りのアドレスを表現できる。１００〜１０３はアドレスデコーダ用ＡＮＤゲートである。２２０はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３０で構成され、２２１はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３１で構成され、２２２はデータＨを記憶しているＲＯＭセルであり、ドレイン端子が開放状態であるＮｃｈトランジスタ２３２で構成され、２２３はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３３で構成され、合計４個のＲＯＭセルを有している。３００はＲＯＭデータ保持容量であり、ＲＯＭセル２２０〜２２３と接続していて、実際には後に述べるＰｃｈトランジスタ５１０から後に述べるインバータ４００へ至る経路に存在する寄生容量を利用している。４００，４１０は保持容量電位のバッファ用インバータ、４５０はＲＯＭデータラッチ、５００はＲＯＭプリチャージ用インバータ、５１０はＲＯＭプリチャージ用Ｐｃｈトランジスタ、６００は寄生抵抗であり、ウエハ拡散時のパーティクル等で発生し、ＲＯＭデータ保持容量３００が保持した電荷をリークさせてしまう要因の一つである。
【００３３】
通常動作時の図５の回路のタイミングチャートを図６に示す。時刻Ｔ０で、アドレスプリチャージ信号ＡＰがＨレベルになり、アドレス信号Ａ１、Ａ２、Ａ３をデコードするアドレスデコーダ用ＡＮＤゲート１００〜１０３の出力は、Ｌレベルとなり、ＲＯＭセル２２０〜２２３はすべてＯＦＦ状態になる。ＲＯＭプリチャージ信号ＲＰがＨレベルになると、Ｐｃｈトランジスタ５１０がＯＮになり、ＲＯＭデータ保持容量３００をＨレベルにプリチャージする。時刻Ｔ０から時刻Ｔ１の期間に、所望のアドレス信号を入力する。時刻Ｔ１で、ＲＯＭプリチャージ信号ＲＰをＬレベルにする。時刻Ｔ２で、アドレスプリチャージ信号ＡＰをＬレベルにすると、アドレスデコーダ用ＡＮＤゲート１００〜１０３の出力がＲＯＭセル２２０〜２２３に入力され、アクセスされたＲＯＭセルはＯＮとなる。アクセスされたＲＯＭセルがデータＨを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＨレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力ＲＯがＨレベル出力となる。
【００３４】
ここで、時刻Ｔ２から時刻Ｔ４の時間がＲＯＭデータ保持時間であり、寄生抵抗６００により、リーク電流が生じると、ＲＯＭデータ保持容量３００の電荷が減少してしまうが、ＲＯＭデータ保持容量３００は、規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持しなければならない。即ち、リーク電流によるＲＯＭデータ保持容量３００の電荷の減少度合いが大きいと、データ保持不良が生じ、図６に破線で示すように本来ＨレベルであるはずのＲＯＭ出力信号がＬレベルとなる。
【００３５】
一方、アクセスされたＲＯＭセルがデータＬを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＬレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＬレベル出力となる。
【００３６】
ＲＯＭデータ保持時間を検査するときの図５の回路のタイミングチャートを、図７に示す。時刻Ｔ０で、アドレスプリチャージ信号ＡＰがＨレベルになり、アドレス信号Ａ１、Ａ２、Ａ３をデコードするアドレスデコーダ用ＡＮＤゲート１００〜１０３の出力はＬレベルとなり、ＲＯＭセル２２０〜２２３はすべてＯＦＦ状態になる。ＲＯＭプリチャージ信号ＲＰがＨレベルになると、Ｐｃｈトランジスタ５１０がＯＮになり、ＲＯＭデータ保持容量３００をＨレベルにプリチャージする。時刻Ｔ０から時刻Ｔ１の期間に、アドレス信号として、アクセスされるＲＯＭセルが実装されてないアドレス信号（Ａ３、Ａ１、Ａ２）＝（１、１、１）を入力する。時刻Ｔ１で、ＲＯＭプリチャージ信号ＲＰをＬレベルにする。時刻Ｔ２で、アドレスプリチャージ信号ＡＰをＬレベルにすると、アドレスデコーダ用ＡＮＤゲート１００〜１０３の出力は全てＬレベルとなり、すべてのＲＯＭセル２２０〜２２３はＯＦＦで、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＨレベルを保持する。この時、寄生抵抗６００が接続された状態で、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０のＨレベルが、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされるが、寄生抵抗６００によるリークが大きく規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持できなければＲＯＭ出力信号ＲＯはＬレベル出力となる。
【００３７】
これに対し、寄生抵抗６００によるリークが少なく規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持できればＲＯＭ出力信号ＲＯはＨレベル出力となる。
このため、ＲＯＭ出力信号ＲＯが必ずＨレベル出力となる、ＲＯＭ未実装領域を指定するアドレスを入力し、ＲＯＭ出力信号ＲＯが実際にＨレベルとなるか否かを確認することで、データ保持期間が規格の動作範囲を満たすか否かを確認できる。
つまり、少なくとも１回、アクセスされるＲＯＭセルが実装されてないアドレス信号でアクセスすることで、データ保持時間を検査することが出来る。
【００３８】
図５の回路が持つアドレス空間を図８に示して説明すると、アドレス信号Ａ１、Ａ２のみで、アドレス空間上のすべてＲＯＭ実装領域をアクセスでき、ＲＯＭ未実装領域は全く存在しない。そこでアドレス信号Ａ３を追加することで、アドレス空間上にＲＯＭ未実装領域を作り、ＲＯＭデータ保持時間を検査するとき、アドレス空間のＲＯＭ実装領域のＲＯＭデータに依存せず、少なくとも１回、アドレス空間のＲＯＭ未実装領域をアクセスするアドレス信号を入力し、ＲＯＭ出力信号ＲＯがＨレベルとなることを確認することで、ＲＯＭデータ保持時間を検査することが出来る。
【００３９】
このように、実施の形態２では、アドレス空間がＲＯＭ実装領域のみとなっているＲＯＭのデータ保持時間を検査するために、アドレス信号を増やしてＲＯＭ未実装領域を付加し、このＲＯＭ未実装領域をアクセスするアドレス信号を入力し、これに対するＲＯＭ出力信号ＲＯがＨレベルか否かを確認することでＲＯＭデータ保持時間を検査するようにしたので、ＲＯＭデータ保持時間を検査するために、従来の回路ではアドレス信号Ａ１、Ａ２を切り替えて４アドレス分のＲＯＭデータ保持時間を検査するのに比べ、アドレス信号を未実装領域の１アドレス分だけＲＯＭデータ保持時間を検査すればよく、この実施の形態２の例ではＲＯＭ保持検査時間が１／４に短縮される。
【００４０】
即ち、本実施の形態２の記憶装置によれば、ダイナミックＲＯＭデータ読み出し回路のＲＯＭデータ保持時間を検査するとき、ＲＯＭデータ保持容量に接続するＲＯＭセルを全てＯＦＦにするアドレスを与え、ＲＯＭデータ保持容量に電荷を充電したのち、保持状態にしてＲＯＭデータ保持時間を検査するようにしたので、従来のダイナミックＲＯＭデータ読み出し回路で全アドレスについて検査を行うのに比し、本実施の形態２においては（ＲＯＭデータ保持容量数）／（ＲＯＭセル数）に短縮することができる。
【００４１】
例えば、１ビット当たりデータ保持容量６４個で８ビット出力の容量１６０ＫバイトのＲＯＭで規格の保持時間が３１．２５μ秒の場合、最低限必要な検査時間は５．１２秒となるが、本発明の実施の形態２においては、５．１２秒×（８ビット×６４個）／（８ビット×１６０×１０２４）＝２ｍ秒で済み、一方、実施の形態４においては、８ビット出力なので２〜１６ｍ秒となる。
【００４２】
このように、ＬＳＩテスタの能力を十分使わずに、ＬＳＩテスタを占有する時間を短縮することができ、かつＲＯＭ容量が増加してもそれに比例してＲＯＭデータ保持測定時間が増加してしまうことのないようにすることができる。
【００４３】
また、本実施の形態２によれば、従来の検査時間を短縮する技術においては、回路設計時にテスト回路を組み込まなければならなかったが、本実施の形態２では、ダイナミックＲＯＭデータ読み出し回路がもともとアドレス空間にＲＯＭ未実装領域を持たないため、簡単なテスト回路でアドレス空間のＲＯＭ未実装領域を作り出し、該ＲＯＭ未実装領域を使用して検査を行うことにより、検査時間を短縮することが出来る。
【００４４】
なお、以上の説明では、４個のＲＯＭセル、３ビットアドレス信号、１ビット出力で構成された例で説明したが、ＲＯＭセル数、アドレス信号ビット数、出力ビット数がいくらであっても、同様に実現可能である。
【００４５】
（実施の形態３）
本発明の実施の形態３について以下図を用いて説明する。
この実施の形態３は、ユーザーＲＯＭ列とテストＲＯＭ列とを有する記憶装置において、テストＲＯＭ列の未実装領域を指定するアドレスを入力し、これに対する記憶装置の出力がＨレベルであるか否かを確認することで、実施の形態２のように敢えてアドレス信号を増やしてＲＯＭ未実装領域を付加することなく、データ保持時間が規格の動作範囲を満たすか否かを検査できるようにしたものである。
【００４６】
図９は、本実施の形態３による記憶装置を示す図である。図において、０００はアドレスプリチャージ用インバータである。０１１はアドレスデコーダ用インバータであり、アドレス信号Ａ１が入力され、０１２はアドレスデコーダ用インバータであり、アドレス信号Ａ２が入力され、４通りのアドレスを表現できる。１００〜１０３はアドレスデコーダ用ＡＮＤゲートであり、ユーザーＲＯＭ列２１１のアクセス制御を行っている。アドレスデコーダ用ＡＮＤゲート１００〜１０３の出力は後に述べるテストＲＯＭモード切り替え信号ＴＲＯＭがＨレベルの時、Ｌレベルに固定される。１１０、１１１はアドレスデコーダ用ＡＮＤゲートであり、テストＲＯＭ列２３０のアクセス制御を行っている。アドレスデコーダ用ＡＮＤゲート１１０、１１１の出力は、後に述べるテストＲＯＭモード切り替え信号ＴＲＯＭがＬレベルの時、Ｌレベルに固定される。２１１はユーザーＲＯＭ列であり、通常使用されるＲＯＭデータを記憶しており、後に述べるテストＲＯＭモード切り替え信号ＴＲＯＭがＬレベルの時アクセスされる。ユーザーＲＯＭ列２１１はＲＯＭセル２２０〜２２３で構成され、２２０はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３０で構成され、２２１はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３１で構成され、２２２はデータＨを記憶しているＲＯＭセルであり、ドレイン端子が開放状態であるＮｃｈトランジスタ２３２で構成され、２２３はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３３で構成されている。
【００４７】
２５０はテストＲＯＭ列であり、後に述べるテストＲＯＭモード切り替え信号ＴＲＯＭがＨレベルの時アクセスされる。一般にテストＲＯＭは通常状態では使用されず、ＲＯＭを用いてＲＯＭ外部回路を検査する目的に使用されることが多く、その際に必要とするＲＯＭデータを記憶している。テストＲＯＭ列２５０は２個のＲＯＭセル２６０、２６１から構成され、２６０はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２７０で構成され、２６１はデータＨを記憶しているＲＯＭセルであり、ドレイン端子が開放状態であるＮｃｈトランジスタ２７１で構成される。２８０はテストＲＯＭモード切り替え信号用インバータである。３００はＲＯＭデータ保持容量であり、ユーザーＲＯＭ列２１１とテストＲＯＭ列２５０と接続していて、実際には後に述べるＰｃｈトランジスタ５１０から後に述べるインバータ４００へ至る経路に存在する寄生容量を利用している。４００，４１０は保持容量電位のバッファ用インバータ、４５０はＲＯＭデータラッチ、５００はＲＯＭプリチャージ用インバータ、５１０はＲＯＭプリチャージ用Ｐｃｈトランジスタ、６００は寄生抵抗であり、ウエハ拡散時のパーティクル等で発生し、ＲＯＭデータ保持容量３００が保持した電荷をリークさせてしまう要因の一つである。
【００４８】
通常使用時とテストＲＯＭモード時の図９の回路のタイミングチャートを、図１０に示す。テストＲＯＭモード切り替え信号ＴＲＯＭがＬレベルの場合のアドレスデコーダ用ＡＮＤゲート１１０、１１１の出力はＬレベルに固定され、テストＲＯＭ列２５０のＲＯＭセル２６０、２６１はＯＦＦ状態を保持する。時刻Ｔ０で、アドレスプリチャージ信号ＡＰがＨレベルになり、アドレス信号Ａ１、Ａ２をデコードするアドレスデコーダ用ＡＮＤゲート１００〜１０３の出力はＬレベルとなり、ＲＯＭセル２２０〜２２３はすべてＯＦＦ状態になる。ＲＯＭプリチャージ信号ＲＰがＨレベルになると、Ｐｃｈトランジスタ５１０がＯＮになり、ＲＯＭデータ保持容量３００をＨレベルにプリチャージする。時刻Ｔ０から時刻Ｔ１の期間に、所望のアドレス信号を入力する。時刻Ｔ１で、ＲＯＭプリチャージ信号ＲＰをＬレベルにする。時刻Ｔ２で、アドレスプリチャージ信号ＡＰをＬレベルにすると、アドレスデコーダ用ＡＮＤゲート１００〜１０３の出力がユーザーＲＯＭ列２１１の  ＲＯＭセル２２０〜２２３に入力され、アクセスされたＲＯＭセルはＯＮとなる。アクセスされたＲＯＭセルがデータＨを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＨレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＨレベル出力となる。一方、アクセスされたＲＯＭセルがデータＬを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＬレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＬレベル出力となる。テストＲＯＭモード切り替え信号ＴＲＯＭがＨレベルの場合、アドレスデコーダ用ＡＮＤゲート１００〜１０３はＬレベルに固定され、ユーザーＲＯＭ列２１１のＲＯＭセル２２０〜２２３はＯＦＦ状態を保持する。時刻Ｔ０で、アドレスプリチャージ信号ＡＰがＨレベルになり、アドレス信号Ａ１、Ａ２をデコードするアドレスデコーダ用ＡＮＤゲート１１０〜１１１の出力はＬレベルとなり、ＲＯＭセル２６０、２６１はすべてＯＦＦ状態になる。ＲＯＭプリチャージ信号ＲＰがＨレベルになると、Ｐｃｈトランジスタ５１０がＯＮになり、ＲＯＭデータ保持容量３００をＨレベルにプリチャージする。時刻Ｔ０から時刻Ｔ１の期間に、所望のアドレス信号を入力する。時刻Ｔ１で、ＲＯＭプリチャージ信号ＲＰをＬレベルにする。時刻Ｔ２で、アドレスプリチャージ信号ＡＰをＬレベルにすると、アドレスデコーダ用ＡＮＤゲート１１０、１１１の出力がテストＲＯＭ列２５０の  ＲＯＭセル２６０、２６１に入力され、アクセスされたＲＯＭセルはＯＮとなるアクセスされたＲＯＭセルがデータＬを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＬレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＬレベル出力となる。一方、アクセスされたＲＯＭセルがデータＨを記憶している場合、ＲＯＭデータ保持容量３００の保��容量電位Ｖｃ０はＨレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＨレベル出力となる。
【００４９】
ここで、時刻Ｔ２から時刻Ｔ４の時間がＲＯＭデータ保持時間であり、寄生抵抗６００により、リーク電流が生じると、ＲＯＭデータ保持容量３００の電荷が減少してしまうが、ＲＯＭデータ保持容量３００は、規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持しなければならない。即ち、リーク電流によるＲＯＭデータ保持容量３００の電荷の減少度合いが大きいと、データ保持不良が生じ、図２に破線で示すように本来ＨレベルであるはずのＲＯＭ出力信号がＬレベルとなる。
【００５０】
一方、アクセスされたＲＯＭセルがデータＬを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＬレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯがＬレベル出力となる。
【００５１】
次に、ＲＯＭデータ保持時間を検査するときの図９の回路のタイミングチャートを図１１に示す。テストＲＯＭモード切り替え信号ＴＲＯＭをＨレベルにし、テストＲＯＭ列２５０を選択し、ユーザーＲＯＭ列２１１のＲＯＭセル２２０〜２２３はＯＦＦ状態に固定する。時刻Ｔ０で、アドレスプリチャージ信号ＡＰがＨレベルになり、アドレス信号Ａ１、Ａ２をデコードするアドレスデコーダ用ＡＮＤゲート１１０、１１１の出力はＬレベルとなり、ＲＯＭセル２７０、２７１はすべてＯＦＦ状態になる。ＲＯＭプリチャージ信号ＲＰがＨレベルになると、Ｐｃｈトランジスタ５１０がＯＮになりＲＯＭデータ保持容量３００をＨレベルにプリチャージする。時刻Ｔ０から時刻Ｔ１の期間に、アクセスされるＲＯＭセルが実装されてないアドレス信号（Ａ１、Ａ２）＝（１、１）を入力する。時刻Ｔ１で、ＲＯＭプリチャージ信号ＲＰをＬレベルにする。時刻Ｔ２で、アドレスプリチャージ信号ＡＰをＬレベルにすると、アドレスデコーダ用ＡＮＤゲート１１０、１１１の出力は全てＬレベルとなり、すべてのＲＯＭセル２６０、２６１はＯＦＦで、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＨレベルを保持する。この時、寄生抵抗６００が接続された状態で、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０のＨレベルが、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされるが、寄生抵抗６００によるリークが大きく規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持できなければＲＯＭ出力信号ＲＯはＬレベル出力となる。
【００５２】
これに対し、寄生抵抗６００によるリークが少なく規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持できればＲＯＭ出力信号ＲＯはＨレベル出力となる。
このため、ＲＯＭ出力信号ＲＯが必ずＨレベル出力となる、ＲＯＭ未実装領域を指定するアドレスを入力し、ＲＯＭ出力信号ＲＯが実際にＨレベルとなるか否かを確認することで、データ保持期間が規格の動作範囲を満たすか否かを確認できる。
つまり、少なくとも１回、アクセスされるＲＯＭセルが実装されてないアドレスをアクセスすることで、ＲＯＭデータ保持時間を検査することが出来る。
【００５３】
図９の装置が持つアドレス空間を図１２に示して説明する。図１２のようにユーザーＲＯＭ領域（ユーザーが自由にデータを記憶させることが可能な領域）とテストＲＯＭ領域（他の回路ブロックや他の機器のテストプログラムを記憶している領域）とを有するＲＯＭでは、ユーザーＲＯＭ領域がテストＲＯＭ領域に比べ大きく、このため、テストＲＯＭ領域はＲＯＭ未実装領域を有していることが多い。
【００５４】
本実施の形態３はこの点を利用しており、テストＲＯＭ領域がＲＯＭ未実装領域を有する場合、これを指定するアドレスを入力することでＲＯＭデータ保持時間を検査するようにしており、これにより、ＲＯＭデータ保持時間を検査するとき、アドレス空間のＲＯＭ実装領域のＲＯＭデータに依存せず、少なくとも１回、アドレス空間のテストＲＯＭ領域のＲＯＭ未実装領域をアクセスするアドレス信号を入力し、ＲＯＭ出力信号ＲＯがＨレベルとなることを確認することで、ＲＯＭデータ保持時間を検査することが出来る。
【００５５】
このように、実施の形態３では、アドレス空間がユーザーＲＯＭ領域とテストＲＯＭ領域とを有し、テストＲＯＭ領域にＲＯＭ未実装領域を有するＲＯＭのデータ保持時間を検査するために、テストＲＯＭ領域のＲＯＭ未実装領域をアクセスするアドレス信号を入力し、これに対するＲＯＭ出力信号ＲＯがＨレベルか否かを確認することでＲＯＭデータ保持時間を検査するようにしたので、従来の回路ではアドレス信号Ａ１、Ａ２を切り替えてユーザーＲＯＭ領域の４アドレス分のＲＯＭデータ保持時間を検査するのに比べ、アドレス信号をテストＲＯＭ領域のＲＯＭ未実装領域の１アドレス分だけＲＯＭデータ保持時間を検査すればよく、この実施の形態３の例では、ＲＯＭ保持検査時間が１／４に短縮される。
【００５６】
また、記憶装置がもともと持つテストＲＯＭ領域のＲＯＭ未実装領域を用いて検査をしているため、実施の形態２のようにアドレス信号線を増やしてＲＯＭ未実装領域を付加したり、従来例のようにテスト回路を組み込んだりする必要がなく、回路構成を変えずに既存のＲＯＭデータ読み出し回路の検査時間を短縮することができる。
【００５７】
このように、本実施の形態３の記憶装置によれば、ダイナミックＲＯＭデータ読み出し回路のＲＯＭデータ保持時間を検査するとき、ＲＯＭデータ保持容量に接続するＲＯＭセルを全てＯＦＦにするアドレスを与え、ＲＯＭデータ保持容量に電荷を充電したのち、保持状態にしてＲＯＭデータ保持時間を検査するようにしたので、従来のダイナミックＲＯＭデータ読み出し回路で全アドレスについて検査を行うのに比し、本実施の形態３においては（ＲＯＭデータ保持容量数）／（ＲＯＭセル数）に短縮することができる。
【００５８】
例えば、１ビット当たりデータ保持容量６４個で８ビット出力の容量１６０ＫバイトのＲＯＭで規格の保持時間が３１．２５μ秒の場合、最低限必要な検査時間は５．１２秒となるが、本発明の実施の形態３においては、５．１２秒×（８ビット×６４個）／（８ビット×１６０×１０２４）＝２ｍ秒で済み、一方、実施の形態４においては、８ビット出力なので２〜１６ｍ秒となる。
【００５９】
このように、ＬＳＩテスタの能力を十分使わずに、ＬＳＩテスタを占有する時間を短縮することができ、かつＲＯＭ容量が増加してもそれに比例してＲＯＭデータ保持測定時間が増加してしまうことのないようにすることができるものである。
【００６０】
また、本実施の形態３によれば、従来の検査時間を短縮する技術においては、回路設計時にテスト回路を組み込まなければならなかったが、本実施の形態１では、ダイナミックＲＯＭデータ読み出し回路がもともと持つアドレス空間のＲＯＭ未実装領域を使用して検査を行っているので、回路構成の変更を必要とせず、既存のダイナミックＲＯＭデータ読み出し回路についてこれを検査する検査時間を短縮することが出来る。
【００６１】
なお、以上の説明では、ユーザーＲＯＭ列の４個のＲＯＭセル、テストＲＯＭ列の２個のＲＯＭセル、２ビットアドレス信号、１ビット出力で構成された例で説明したが、ユーザーＲＯＭ列のＲＯＭセル数、テストＲＯＭ列のＲＯＭセル数、アドレス信号ビット数、出力ビット数がいくらであっても、同様に実現可能である。
【００６２】
（実施の形態４）
本発明の実施の形態４について以下図を用いて説明する。
この実施の形態４は、記憶装置が必ず所定のレベルを出力するアドレス領域をピックアップすることで、データ保持時間が規格の動作範囲を満たすか否かを確実に検査できるテストパターンを作成し、そのテストパターンでもってデータ保持時間の検査をより少ないアクセス回数で行えるようにしたものである。
【００６３】
図１３は本実施の形態４による４ビット出力の記憶装置を示す図である。図において、０００はアドレスプリチャージ用インバータである。０１１はアドレスデコーダ用インバータであり、アドレス信号Ａ１が入力され、０１２はアドレスデコーダ用インバータであり、アドレス信号Ａ２が入力され、０１３はアドレスデコーダ用インバータであり、アドレス信号Ａ３が入力される。１００〜１０３はアドレスデコーダ用ＡＮＤゲートである。２００は出力の第０ビット目を出力する、ビット０出力回路である。２１０は第１段目のＲＯＭ列であり、ＲＯＭセル２２０〜２２３とから構成され、２２０はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３０で構成され、２２１はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３１で構成され、２２２はデータＨを記憶しているＲＯＭセルであり、ドレイン端子が開放状態であるＮｃｈトランジスタ２３２で構成され、２２３はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放でないＮｃｈトランジスタ２３３で構成される。３００はＲＯＭデータ保持容量であり、第１段目のＲＯＭ列２１０が接続されていて、実際には後に述べるＰｃｈトランジスタ５１０から後に述べるアドレス切り替え用Ｎｃｈトランジスタ３５０へ至る経路に存在する寄生容量を利用している。３５０はアドレス切り替え用Ｎｃｈトランジスタであり、アドレス信号Ａ３がＬレベルのとき、第１段目のＲＯＭ列２１０を選択する。４００、４１０は保持容量電位のバッファ用インバータであり、４５０はＲＯＭデータラッチである。５００はＲＯＭプリチャージ用インバータ、５１０はＲＯＭプリチャージ用Ｐｃｈトランジスタ、６００は寄生抵抗であり、ウエハ拡散時のパーティクル等で発生し、ＲＯＭデータ保持容量３００が保持した電荷をリークさせてしまう要因の一つである。
【００６４】
１２１０は第２段目のＲＯＭ列であり、ＲＯＭセル１２２０〜１２２３とから構成され、１２２０はデータＨを記憶しているＲＯＭセルであり、ドレイン端子が開放状態であるＮｃｈトランジスタ１２３０で構成され、１２２１はデータＨを記憶しているＲＯＭセルであり、ドレイン端子が開放状態であるＮｃｈトランジスタ１２３１で構成され、１２２２はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放状態でないＮｃｈトランジスタ１２３２で構成され、１２２３はデータＬを記憶しているＲＯＭセルであり、ドレイン端子が開放状態でないＮｃｈトランジスタ１２３３で構成される。１３００はＲＯＭデータ保持容量であり、第２段目のＲＯＭ列１２１０が接続されていて、実際には後に述べるＰｃｈトランジスタ１５１０から後に述べるアドレス切り替え用Ｎｃｈトランジスタ１３５０へ至る経路に存在する寄生容量を利用している。１３５０はアドレス切り替え用Ｎｃｈトランジスタであり、アドレス信号Ａ３がＨレベルのとき、第２段目のＲＯＭ列１２１０を選択する。１５１０はＲＯＭプリチャージ用Ｐｃｈトランジスタ、１６００は寄生抵抗であり、ウエハ拡散時のパーティクル等で発生し、ＲＯＭデータ保持容量１３００が保持した電荷をリークさせてしまう要因の一つである。２２００は出力の第１ビット目を出力する、ビット１出力回路であり、ビット０出力回路２００とメモリセルが記憶しているデータが異なる以外、構成とその動作は同じである。３２００は出力の第２ビット目を出力する、ビット２出力回路であり、ビット０出力回路２００と、メモリセルが記憶しているデータとが異なる以外、構成とその動作は同じである。４２００は出力の第３ビット目を出力する、ビット３出力回路であり、ビット０出力回路２００と、メモリセルとが記憶しているデータが異なる以外、構成とその動作は同じである。
【００６５】
通常使用時の図１３の回路のビット０出力回路２００のタイミングチャートを図１４に示す。時刻Ｔ０で、アドレスプリチャージ信号ＡＰがＨレベルになり、アドレス信号Ａ１、Ａ２をデコードするアドレスデコーダ用ＡＮＤゲート１００〜１０３の出力はＬレベルとなり、ＲＯＭセル２２０〜２２３はすべてＯＦＦ状態になる。ＲＯＭプリチャージ信号ＲＰがＨレベルになると、Ｐｃｈトランジスタ５１０、１５１０がＯＮになりＲＯＭデータ保持容量３００、１３００をＨレベルにプリチャージする。時刻Ｔ０から時刻Ｔ１の期間に、所望のアドレス信号を入力する。時刻Ｔ１で、ＲＯＭプリチャージ信号ＲＰをＬレベルにする。時刻Ｔ２で、アドレスプリチャージ信号ＡＰをＬレベルにすると、アドレス信号Ａ３がＬレベルのとき、Ｎｃｈトランジスタ３５０がＯＮとなり、１段目のＲＯＭ列２１０を選択し、アクセスされたＲＯＭセルがデータＨを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＨレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯ０がＨレベル出力となる。アクセスされたＲＯＭセルがデータＬを記憶している場合、ＲＯＭデータ保持容量３００の保持容量電位Ｖｃ０はＬレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯ０がＬレベル出力となる。一方、アドレス信号Ａ３がＨレベルのとき、Ｎｃｈトランジスタ１３５０がＯＮとなり、２段目のＲＯＭ列１２１０を選択し、アクセスされたＲＯＭセルがデータＨを記憶している場合、ＲＯＭデータ保持容量１３００の保持容量電位Ｖｃ１はＨレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯ０がＨレベル出力となる。
【００６６】
ここで、時刻Ｔ２から時刻Ｔ４の時間がＲＯＭデータ保持時間であり、寄生抵抗６００により、リーク電流が生じると、ＲＯＭデータ保持容量３００の電荷が減少してしまうが、ＲＯＭデータ保持容量３００は、規格のＲＯＭデータ保持時間内でＨレベルの電荷を保持しなければならない。即ち、リーク電流によるＲＯＭデータ保持容量３００の電荷の減少度合いが大きいと、データ保持不良が生じ、図２に破線で示すように本来ＨレベルであるはずのＲＯＭ出力信号がＬレベルとなる。
【００６７】
一方、アクセスされたＲＯＭセルがデータＬを記憶している場合、ＲＯＭデータ保持容量１３００の保持容量電位Ｖｃ１はＬレベルとなり、時刻Ｔ３で立ち上がり時刻Ｔ４で立ち下がるＲＯＭデータラッチ信号Ｌにより、ＲＯＭデータラッチ４５０にラッチされ、ＲＯＭ出力信号ＲＯ０がＬレベル出力となる。
【００６８】
ＲＯＭデータ保持時間の検査方法を、図１３の回路が持つアドレス空間を図１５に示して説明する。まず、第１工程で、Ｈレベルであるビットを有するデータを記憶しているアドレスを特定する。その結果、全ビットがＬレベルであるアドレス１１０以外、全て特定される（図１５（ａ），（ｂ）参照）。次に第２工程で、第１工程で特定されたアドレスを、ＲＯＭ列を選択するアドレス信号Ａ３の値より、データＨを記憶しているＲＯＭセルが実装されるＲＯＭ列を特定する。その結果、例えば、アドレス信号Ａ３が０であるアドレス１００でアクセスされるデータを記憶しているＲＯＭセルは、第１段目のＲＯＭ列に実装されていることが特定され、アドレス信号Ａ３が１であるアドレス００１でアクセスされるデータを記憶しているＲＯＭセルは、第２段目のＲＯＭ列に実装されていることが特定される（図１５（ｂ）参照）。次に第３工程で、第２工程でＲＯＭ列毎に特定されたアドレスをデータＨとなるビット数が多い順に特定する。ただし、同数となるアドレスが複数ある場合は、任意とする。その結果、例えば、第１段目のＲＯＭ列に特定されたアドレス群の場合、データがＨＨＨＨであるアドレス１００が第１番となり、第２段目のＲＯＭ列に特定されたアドレス群の場合、データがＨＬＬＨであるアドレス００１が第１番となる（図１５（ｂ）参照）。
【００６９】
次に第４工程で第３工程で特定されたアドレスの順で、第１番目のアドレスのデータを検査アドレスに特定する。もし、第１番目のアドレスのデータが全ビットＨレベルならばそのアドレス群の検査アドレスの特定を完了とする。次に検査アドレスの特定を完了していない、アドレス群に対し、Ｋ＝２〜Ｉ（Ｉは２以上の整数；この実施の形態では４としている）とする範囲で、以下の処理を行う。
【００７０】
即ち、第１番目〜第Ｋ−１番目のアドレスで記憶しているＮビットのデータの論理和をとり、結果を第Ｋ−１の論理和結果とし、更に、第１番目〜第Ｋ番目のアドレスで記憶しているＮビットのデータの論理和をとり、結果を第Ｋの論理和結果とし、もし、第Ｋの論理和結果のＮビットのデータの全ビットがＨレベルならば、第Ｋ番目のアドレスを検査アドレスと特定し、そのアドレス群の検査アドレスの特定を完了とする。もし、第Ｋの論理和結果のＮビットのデータの全ビットがＨレベルではないなら、前記第Ｋ−１の論理和結果と、前記第Ｋの論理和結果とで排他的論理和をとり、結果を第Ｋ番目の排他的論理和結果とし、もし、第Ｋ番目の排他的論理和結果のＮビットのデータにＨレベルとなるビットがある場合、第Ｋ番目のアドレスを検査アドレスと特定し、もし、第Ｋ番目の排他的論理和結果のＮビットのデータの全ビットがＬレベルの場合、第Ｋ番目のアドレスで検査できるＲＯＭ列のデータ保持容量は、すでに特定された別の検査アドレスで検査できるので、検査アドレスと特定しない。
【００７１】
例えば、第１段目のＲＯＭ列に特定されたアドレスの場合、第１番目のアドレス１００のデータは全ビットＨレベルのため、検査アドレスと特定される。そして第１段目のＲＯＭ列に特定されたアドレス群での、検査アドレス特定を完了とする。また、第２段目のＲＯＭ列に特定されたアドレス群の場合、第１番目のアドレス００１が検査アドレスと特定されるが、データＨＬＬＨと一部がＬレベルであるため、検査アドレス特定を完了しない。Ｋ＝１の場合、第１番目のアドレス００１で記憶しているＮビットのデータとこのデータ自体との論理和をとり、結果である、第１の論理和結果はＨＬＬＨとなる。次に、第１番目のアドレス００１と、第２番目のアドレス０１１で記憶しているＮビットのデータとの論理和をとり、結果である第２の論理和結果はＨＬＨＨとなる。ここで、第２の論理和結果の全ビットがＨレベルではないので、第１の論理和結果と、第２の論理和結果とで排他的論理和をとり、第２番の排他的論理和結果はＬＬＨＬとなり、Ｈレベルとなるビットが存在するため、第２番目のアドレス０１１は検査アドレスと特定される。Ｋ＝３の場合、第２の論理和結果はＨＬＨＨであり、第１、２番目のアドレスと、第３番目のアドレス１０１で記憶しているＮビットのデータとの論理和をとり、第３の論理和結果はＨＬＨＨとなる。ここで、第３の論理和結果の全ビットがＨレベルではないので、第２の論理和結果と第３の論理和結果で排他的論理和をとり、第３番の排他的論理和結果はＬＬＬＬとなり、Ｈレベルとなるビットが存在しないため、第３番目のアドレス１０１は検査アドレスには特定されない。Ｋ＝４の場合、第３の論理和結果はＨＬＨＨであり、第１〜３番目と、第４番目のアドレス１１１とで記憶しているＮビットのデータの論理和をとり、第４の論理和結果はＨＨＨＨとなる。ここで、第４の論理和結果の全ビットがＨレベルなので、第４番目のアドレス１１１を検査アドレスと特定し、そのアドレス群の検査アドレスの特定を完了とする（図１５（ｃ）参照）。
【００７２】
最後に、第５工程で第１ないし第４工程で特定された４つの検査アドレスである、アドレス１００、アドレス００１、アドレス０１１、アドレス１１１で、ＲＯＭデータラッチのＲＯＭ出力がＨレベルとなることを確認することで、全てのＲＯＭ列について、ＲＯＭデータ保持時間を検査する。つまりデータ保持容量のＲＯＭデータ保持時間を検査するとき、各ＲＯＭ列でＨレベルを記憶しているＲＯＭセルを少なくとも１つ特定し、そのアドレスを指定して、保持容量電位をラッチしたＲＯＭデータラッチのＲＯＭ出力がＨレベルとなることを確認することで、ＲＯＭデータ保持時間を検査する。なお、第２ないし第４工程を実施せず、第１，第５工程のみを実施することも可能であり、また、第１工程を実施せず、第２ないし第５工程を実施することも可能である。
【００７３】
この実施の形態４では、ＲＯＭデータ保持時間を検査するために、０ビット出力回路ないし３ビット出力回路から出力される４ビットの語長のデータを調べ、４ビットともＬとなるアドレスを除いて、ＲＯＭ列毎に４ビット中のＨの多寡で順序付けを行い、その順序で４ビットの語の論理和を求め、その４ビットの論理和の中にＨが含まれるアドレスであっても、４ビットの語長のピットパターンが他のアドレスと同じになる場合はそのアドレスを除いて検査を行うようにしたので、従来の検査ではアドレス信号Ａ１、Ａ２、Ａ３を切り替えて８アドレス分のＲＯＭデータ保持時間を検査するのに比べ、各ＲＯＭ列でＨレベルを記憶しているアドレス分だけアクセスしてＲＯＭデータ保持時間を検査すればよく、この実施の形態４の例ではＲＯＭ保持検査時間が４／８に短縮される。更に、検査する必要の無いＬレベルを記憶しているＲＯＭセルのみで構成されるＲＯＭ列は検査されないため、その様なＲＯＭ列では検査時間が０に短縮される場合もある。
【００７４】
また、検査アドレスを特定して検査を実施しているので、テスト回路を組み込む必要がなく、回路構成を変えずに、既存のＲＯＭデータ読み出し回路のテストベクトルの変更だけで、検査時間を短縮することができ、アドレス空間のＲＯＭ実装領域のＲＯＭデータが実施の形態４と異なる場合でも効果がある。
【００７５】
即ち、本実施の形態４の記憶装置によれば、ダイナミックＲＯＭデータ読み出し回路のＲＯＭデータ保持時間を検査するとき、ＲＯＭデータ保持容量に接続するＲＯＭセルを全てＯＦＦにするアドレスを与え、ＲＯＭデータ保持容量に電荷を充電したのち、保持状態にしてＲＯＭデータ保持時間を検査するようにしたので、従来のダイナミックＲＯＭデータ読み出し回路で全アドレスについて検査を行うのに比し、本実施の形態４においては（ＲＯＭデータ保持容量数）／（全アドレス数×出力ビット数）〜（ＲＯＭデータ保持容量数）／（全アドレス数）に、短縮することができる。
【００７６】
例えば、１ビット当たりデータ保持容量６４個で８ビット出力の容量１６０ＫバイトのＲＯＭで規格の保持時間が３１．２５μ秒の場合、最低限必要な検査時間は５．１２秒となるが、本実施の形態４においては、８ビット出力なので２〜１６ｍ秒となる。
【００７７】
このように、ＬＳＩテスタの能力を十分使わずに、ＬＳＩテスタを占有する時間を短縮することができ、かつＲＯＭ容量が増加してもそれに比例してＲＯＭデータ保持測定時間が増加してしまうことのないようにすることができる。
【００７８】
また、本実施の形態４によれば、従来の検査時間を短縮する技術においては、回路設計時にテスト回路を組み込まなければならなかったが、本実施の形態４では、アドレスとアクセスされるデータより、検査アドレスを特定して検査を実施する場合に、既存のＲＯＭデータ読み出し回路のテストベクトルの変更を行なうことにより、回路構成を変えずに、検査時間を短縮することができる。
【００７９】
なお、以上の説明では、６４個のＲＯＭセル、ビット１つ当たり２つのＲＯＭ列、２ビットアドレス信号、８ビット出力で構成された例で説明したが、ＲＯＭセル数、ＲＯＭ列数、ＲＯＭセル数、アドレス信号ビット数、出力ビット数がいくらであっても、同様に実現可能である。
【００８０】
【発明の効果】
以上説明したように、本発明の請求項１にかかる記憶装置の検査方法によれば、２Ｎ（Ｎは１以上の整数）のアドレス空間を表現できるアドレス信号を入力するためのアドレス信号入力ポートと、前記アドレス信号によって選択される２Ｎ−１個以下の記憶素子と、前記記憶素子がそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置に対し、前記アドレス信号として、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力し、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する、ようにしたので、アドレス空間に元々有する未実装領域を用いて検査をしているため、テスト回路を組み込む必要がなく、回路構成を変えずに既存のＲＯＭデータ読み出し回路の検査時間を短縮することができる効果がある。
【００８１】
また、本発明の請求項２にかかる記憶装置の検査方法によれば、２Ｎ（Ｎは１以上の整数）のアドレス空間を表現できる第１のアドレス信号を入力するための第１のアドレス信号入力ポートと、２Ｍ（Ｍは０以上の整数）のアドレス空間を表現できる第２のアドレス信号を入力するための第２のアドレス信号入力ポートと、前記第１のアドレス信号によって選択される２Ｎ個の記憶素子と、前記記憶素子がそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置に対し、前記第２のアドレス信号として、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力し、前記記憶素子が実装されていないアドレスを示すアドレス信号を入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する、ようにしたので、アドレス空間に未実装領域を付加して検査をしているため、テスト回路を組み込む必要がなく、回路構成を変えずに既存のＲＯＭデータ読み出し回路の検査時間を短縮することができる効果がある。
【００８２】
また、本発明の請求項３にかかる記憶装置の検査方法によれば、２Ｎ（Ｎは１以上の整数）のアドレス空間を表現できるアドレス信号を入力するためのアドレス信号入力ポートと、制御信号が第１のレベルの時、前記アドレス信号によって選択される記憶素子で構成される第１の記憶素子群と、前記制御信号が第２のレベルの時、前記アドレス信号によって選択される２Ｎ−１個以下の記憶素子で構成される第２の記憶素子群と、前記第１の記憶素子群と、第２の記憶素子群とがそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置に対し、前記制御信号が第２のレベルの時、前記アドレス信号として、前記第２の記憶素子群を構成する記憶素子を選択しないアドレス信号を入力し、前記第２の記憶素子群を構成する記憶素子を選択しないアドレス信号を入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する、ようにしたので、アドレス空間を構成する一部のアドレス空間が元々有する未実装領域を用いて検査をしているため、テスト回路を組み込む必要がなく、回路構成を変えずに既存のＲＯＭデータ読み出し回路の検査時間を短縮することができる効果がある。
【００８３】
また、本発明の請求項４にかかる記憶装置の検査方法によれば、アドレス信号によって選択される記憶素子と、前記記憶素子がそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置を検査する検査方法であって、第１のレベルを記憶しているビットを有するＮビット（Ｎは１以上の整数）のデータを記憶しているアドレスを特定する第１工程と、前記第１工程で特定したアドレスを入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する第２工程とを含む、ようにしたので、テストベクトルの変更を行うのみで、テスト回路を組み込む必要がなく、回路構成を変えずに既存のＲＯＭデータ読み出し回路の検査時間を短縮することができる効果がある。
【００８４】
また、本発明の請求項５にかかる記憶装置の検査方法によれば、アドレス信号によって選択される記憶素子と、前記記憶素子がそれぞれ接続されたデータ保持手段と、前記データ保持手段を充電する充電手段とを備えた記憶装置を検査する検査方法であって、第１のレベルとなるビットを有するＮビット（Ｎは１以上の整数）のデータと、前記データを記憶しているアドレスを特定する第１工程と、前記第１工程で特定された前記アドレスが選択する記憶素子が接続された前記データ保持手段ごとに、前記アドレスをいずれのアドレス群に属するかを特定する第２工程と、前記第２工程で特定した各アドレス群において、前記Ｎビットのデータで前記第１のレベルとなるビット数が多い順にアドレスを順位付けする第３工程と、前記各アドレス群において、前記第３工程で順位付けした第１〜Ｉ番目（Ｉは２以上の整数）のアドレスで、第１番目のアドレスを検査アドレスと特定し、Ｋ＝２〜Ｉとする範囲で、第１番目〜第Ｋ−１番目のアドレスで記憶しているＮビットのデータの論理和をとり、結果を第Ｋ−１の論理和結果とし、第１番目〜第Ｋ番目のアドレスで記憶しているＮビットのデータの論理和をとり、結果を第Ｋの論理和結果とし、前記第Ｋ−１の論理和結果と前記第Ｋの論理和結果とで排他的論理和をとり、結果を第Ｋ番目の排他的論理和結果とし、第Ｋ番目の排他的論理和結果のＮビットのデータに前記第１のレベルとなるビットがある場合、第Ｋ番目のアドレスを検査アドレスと特定する第４工程と、前記第４工程で特定した検査アドレス入力した時の前記記憶装置の出力が第１のレベルとなるか否かを判定することで、前記データ保持手段の保持容量を検査する第５工程とを含む、ようにしたので、テスト回路を組み込む必要がなく、回路構成を変えずに既存のＲＯＭデータ読み出し回路の検査時間を短縮することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による検査方法により検査される記憶装置を示す図
【図２】本発明の実施の形態１の記憶装置の通常動作を説明するタイミング図
【図３】本発明の実施の形態１の記憶装置の検査時の動作を説明するタイミング図
【図４】本発明の実施の形態１の記憶装置のアドレスマップ図
【図５】本発明の実施の形態２による検査方法により検査される記憶装置を示す図
【図６】本発明の実施の形態２の記憶装置の通常動作を説明するタイミング図
【図７】本発明の実施の形態２の記憶装置の検査時の動作を説明するタイミング図
【図８】本発明の実施の形態２の記憶装置のアドレスマップ図
【図９】本発明の実施の形態３による検査方法により検査される記憶装置を示す図
【図１０】本発明の実施の形態３の記憶装置の通常動作を説明するタイミング図
【図１１】本発明の実施の形態３の記憶装置の検査時の動作を説明するタイミング図
【図１２】本発明の実施の形態３の記憶装置のアドレスマップ図
【図１３】本発明の実施の形態４による検査方法により検査される記憶装置を示す図
【図１４】本発明の実施の形態４の記憶装置の通常動作を説明するタイミング図
【図１５】本発明の実施の形態４の記憶装置のアドレスマップ図
【図１６】従来の記憶装置を示す図
【図１７】従来の記憶装置の通常動作を説明するタイミング図
【符号の説明】
０００    インバータ
０１１〜０１３    インバータ
１００〜１０３    ＡＮＤゲート
２００    ビット０出力回路
２１０    ＲＯＭ列
２１１    ユーザーＲＯＭ列
２２０〜２２３    ＲＯＭセル
２３０〜２３３      Ｎｃｈトランジスタ
２５０    テストＲＯＭ列
２６０、２６１    ＲＯＭセル
２７０、２７１    Ｎｃｈトランジスタ
２８０    インバータ
３００    保持容量
３５０    Ｎｃｈトランジスタ
４００、４１０    インバータ
４５０    ＲＯＭデータラッチ
５００    インバータ
５１０    Ｐｃｈトランジスタ
６００    寄生抵抗
１２１０    ＲＯＭ列
１２２０〜１２２３    ＲＯＭセル
１２３０〜１２３３  Ｎｃｈトランジスタ
１３００    保持容量
１３５０    Ｎｃｈトランジスタ
１５１０    Ｐｃｈトランジスタ
１６００    寄生抵抗
２２００    ビット１出力回路
３２００    ビット２出力回路
４２００    ビット３出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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