(57)【要約】【課題】従来にない新たな音響効果を付加し得る遅延装置を提供すること。【解決手段】リバースリードポインタＲＰ１は、ディレイライン２３に入力された入力信号をその入力順序と逆順に読み出して、加算器２１ｂに遅延出力する。また、ノーマルリードポインタＲＰ２は、ディレイライン２３に入力された入力信号をその入力順序と同順に読み出して、乗算器２２に遅延出力する。乗算器２２に出力された信号は、所定の帰還係数が乗算された後、加算器２１ａを介して、ディレイライン２３の入力へ帰還される。その結果、遅延装置１からは、入力信号がその入力順と逆順に遅延出力され、かつ、その逆順の出力信号が繰り返し出力される。よって、例えば、遅延装置１に楽音信号「ドレミ」が順に入力された場合には、時間的に逆向きの楽音信号「ミレドミレドミレド・・・」が繰り返し遅延出力され、従来にない新規な音響効果を演出することができる。【選択図】        図３
2004191592.tif 000002
【特許請求の範囲】
【請求項１】
時系列的に入力される入力信号を遅延させて出力する遅延装置において、
入力された入力信号を遅延させ入力順序と逆順に出力する第１遅延手段を有する第１遅延部と、
入力された入力信号を遅延させ入力順序と同順に出力する第２遅延手段と、入力された入力信号をスルー出力するスルー手段と、前記第２遅延手段から出力された出力信号をその第２遅延手段の入力に帰還させる帰還手段とを有する第２遅延部とを備え、
その第２遅延部と前記第１遅延部とのいずれか一方を外部からの入力信号が入力される前段に配置すると共に、他方を外部へ出力信号を出力する後段に配置して、前記前段からの出力が前記後段に入力されるように構成されていることを特徴とする遅延装置。
【請求項２】
前記帰還手段は、第２遅延手段の出力からその第２遅延手段の入力へ帰還させる帰還量を可変可能に構成されていることを特徴とする請求項１記載の遅延装置。
【請求項３】
時系列的に入力される入力信号を遅延させて出力する遅延装置において、
入力された入力信号を入力順序と逆順に読み出して出力する第１読出手段と、入力された入力信号を入力順序と同順に読み出してその遅延手段の入力に帰還させる第２読出手段とを有する遅延手段を備えていることを特徴とする遅延装置。
【請求項４】
前記第２読出手段は、前記遅延手段の入力へ帰還させる帰還量を可変可能に構成されていることを特徴とする請求項１記載の遅延装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、遅延装置に関し、特に、従来にない新たな音響効果を付加し得る遅延装置に関するものである。
【０００２】
【従来の技術】従来より、電子楽器などの楽音信号に音響効果を付加する音響効果装置が種々提案されており、これらの中には、例えば、遅延装置がある。遅延装置は、入力楽音信号の遅延信号を得るための音響効果装置であり、いわゆるディレイ・マシンと称されている。
【０００３】
例えば、エレキギターの演奏では、弦操作により発生する楽音信号に遅延効果を付加して、演奏に遅延楽音を重畳させることにより、反復的な音響効果を付加するという演奏方法が行われており、遅延装置は、このような演奏方法を行う際の効果装置として使用されている。この音響効果により、演奏の特定部分を強調したり、印象付けたりすることができるのである。
【０００４】
従来の遅延装置としては、例えば、時系列的に入力される入力データを遅延させる遅延手段と、その遅延手段に入力されたデータを遅延量の小さいデータから遅延量の大きいデータに向かって順次読み出す読出手段とを備えた遅延装置がある（特許文献１）。
【０００５】
この遅延装置によれば、遅延手段に入力された楽音信号は、遅延量の小さい楽音信号から遅延量の大きい楽音信号に向かって、即ち、入力された順序とは逆の順序で読出手段により読み出される。そのため、例えば、エレキギターにより、「ドレミ」と演奏された場合には、かかる演奏の後、所定の遅延時間が経過すると、「ミレド」と時間的に逆向きの楽音が発生し、反復的な音響効果を得ることができるのである。
【０００６】
また、出力データを遅延手段の入力側に帰還させることも開示されており、その場合には、所定の遅延時間が経過すると、「ミレドドレミミレド・・・」と時間的に逆向きの楽音と順向きの楽音とが交互に発生し、反復的な音響効果を得ることができるのである。
【０００７】
【特許文献１】
特開平６−３３２４８８号公報（段落［０００５］、第１図など）
【０００８】
【発明が解決しようとする課題】ところで、エレキギター等の演奏を楽しむ演奏者は、イメージ通りの演奏を奏でたり、他にはない独自の形態で演奏を行うべく、遅延装置の音響効果を利用して、演奏に変化を与える。そのため、かかる遅延装置により付加できる音響効果の態様は、音楽的な興趣という点において、発音される音色に勝るとも劣らない重要な役割を担っており、より他種類の態様を利用し得ることが要望されている。
【０００９】
本発明は、上述した事情に鑑みてなされたものであり、従来にない新たな音響効果を付加し得る遅延装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】この目的を達成するために、請求項１記載の遅延装置は、時系列的に入力される入力信号を遅延させて出力するものであり、入力された入力信号を遅延させ入力順序と逆順に出力する第１遅延手段を有する第１遅延部と、入力された入力信号を遅延させ入力順序と同順に出力する第２遅延手段と、入力された入力信号をスルー出力するスルー手段と、前記第２遅延手段から出力された出力信号をその第２遅延手段の入力に帰還させる帰還手段とを有する第２遅延部とを備え、その第２遅延部と前記第１遅延部とのいずれか一方を外部からの入力信号が入力される前段に配置すると共に、他方を外部へ出力信号を出力する後段に配置して、前記前段からの出力が前記後段に入力されるように構成されている。
【００１１】
この請求項１記載の遅延装置によれば、例えば、第１遅延部が前段に配置されると共に、第２遅延部が後段に配置された場合には、外部からの入力信号が第１遅延部に入力される。入力信号が第１遅延部に入力されると、第１遅延手段によって、かかる入力信号が遅延されつつ入力順序と逆順に第１遅延部から出力される。前段に配置された第１遅延部からの出力は、後段に配置された第２遅延部に入力される。
【００１２】
第２遅延部に入力信号が入力されると、スルー手段によって、かかる入力信号が第２遅延部から外部への出力信号としてスルー出力されると共に、第２遅延手段によって、かかる入力信号が遅延されつつ入力順序と同順に第２遅延部から外部への出力信号として出力される。そして、第２遅延部から出力信号が出力されると、帰還手段によって、かかる出力信号が第２遅延部の入力に帰還される。
【００１３】
ここで、例えば、外部から第１遅延部への入力信号が楽音信号「ドレミ」である場合には、かかる楽音信号「ドレミ」が第１遅延手段によって遅延されつつ逆順で第１遅延部から出力され、第２遅延部に楽音信号「ミレド」が入力される。
【００１４】
第２遅延部に楽音信号「ミレド」が入力されると、かかる楽音信号「ミレド」がスルー手段によって第２遅延部から外部へ楽音信号「ミレド」としてスルー出力されると共に、第１遅延部から第２遅延部に入力された楽音信号「ミレド」が第２遅延手段によって遅延されつつ同順で外部へ楽音信号「ミレド」として出力される。
【００１５】
更に、第２遅延部から楽音信号「ミレド」が出力されると、かかる楽音信号「ミレド」が帰還手段によって第２遅延部の入力に帰還され、上述した第２遅延手段によって外部に楽音信号「ミレド」として出力される。その結果、第２遅延部から外部に楽音信号「ミレドミレドミレド・・・」が繰り返し遅延出力される。
【００１６】
一方、第２遅延部が前段に配置されると共に、第１遅延部が後段に配置された場合には、外部からの入力信号が第２遅延部に入力される。入力信号が第２遅延部に入力されると、スルー手段によって、かかる入力信号が第２遅延部からスルー出力されると共に、第２遅延手段によって、かかる入力信号が遅延されつつ入力順序と同順に第２遅延部から出力される。前段に配置された第２遅延部からの出力は、後段に配置された第１遅延部に入力されると共に、帰還手段によって第２遅延部の入力に帰還される。
【００１７】
第１遅延部に入力信号が入力されると、第１遅延手段によって、かかる入力信号が遅延されつつ入力順序と逆順に第１遅延部から外部への出力信号として出力される。
【００１８】
ここで、例えば、外部から第２遅延部への入力信号が楽音信号「ドレミ」である場合には、かかる楽音信号「ドレミ」がスルー手段によって第２遅延部からスルー出力されると共に、外部から第２遅延部へ入力された楽音信号「ドレミ」が第２遅延手段によって遅延されつつ同順で出力され、第１遅延部に楽音信号「ドレミ」が入力される。また、第２遅延部から出力される楽音信号「ドレミ」は、帰還手段によって第２遅延部の入力に帰還されるので、帰還された楽音信号「ドレミ」が上述した第２遅延手段によって第１遅延部に繰り返し出力される。
【００１９】
第１遅延部に楽音信号「ドレミ」が入力されると、かかる楽音信号「ドレミ」が第１遅延手段によって遅延されつつ逆順で外部へ楽音信号「ミレド」として出力される。その結果、第１遅延部から外部に楽音信号「ミレドミレドミレド・・・」が繰り返し遅延出力される。
【００２０】
請求項２記載の遅延装置は、請求項１記載の遅延装置において、前記帰還手段は、第２遅延手段の出力からその第２遅延手段の入力へ帰還させる帰還量を可変可能に構成されている。
【００２１】
請求項３記載の遅延装置は、時系列的に入力される入力信号を遅延させて出力するものであり、入力された入力信号を入力順序と逆順に読み出して出力する第１読出手段と、入力された入力信号を入力順序と同順に読み出してその遅延手段の入力に帰還させる第２読出手段とを有する遅延手段を備えている。
【００２２】
この請求項３記載の遅延装置によれば、遅延手段に入力信号が入力されると、第１読出手段によって、かかる入力信号が入力順序と逆順に読み出されて出力されると共に、かかる入力信号が、第２読出手段によって、入力順序と同順に読み出されて、遅延手段の入力に帰還される。
【００２３】
ここで、例えば、外部から遅延手段への入力信号が楽音信号「ドレミ」である場合には、かかる楽音信号「ドレミ」が第１読出手段によって入力順序と逆順に読み出され外部に楽音信号「ミレド」として出力される。更に、遅延手段に入力された楽音信号「ドレミ」が第２読出手段によって入力順序と同順に読み出されて、遅延手段の入力に楽音信号「ドレミ」として帰還される。
【００２４】
帰還された楽音信号「ドレミ」は、上述した第１読出手段によって、楽音信号「ミレド」として外部に出力されると共に、上述した第２読出手段によって、楽音信号「ドレミ」として、遅延手段の入力に帰還される。その結果、遅延手段から外部に楽音信号「ミレドミレドミレド・・・」が繰り返し遅延出力される。
【００２５】
請求項４記載の遅延装置は、請求項３記載の遅延装置において、前記第２読出手段は、前記遅延手段の入力へ帰還させる帰還量を可変可能に構成されている。
【００２６】
【発明の実施の形態】以下、本発明の好ましい実施例について、添付図面を参照して説明する。図１は、本発明の第１実施例における遅延装置１の正面図である。
【００２７】
遅延装置１は、電子楽器などの楽音信号に遅延効果を付加する音響効果装置であり、本実施例では、入力された入力信号を入力順序と逆順に遅延出力し、かつ、その逆順の出力信号を繰り返し出力可能に構成されている。この遅延装置１は、図１に示すように、正面視略矩形状の箱状体に形成されており、その上下部には、複数のつまみ操作子２〜４とペダル操作子５とがそれぞれ配設され、両側面部には、インプット及びアウトプットジャック６，７が配設されている。
【００２８】
つまみ操作子（以下、「フィードバック設定つまみ」と称す。）２は、フィードバックのパラメータ値を設定するための操作子であり、つまみ操作子（以下、「ディレイタイム設定つまみ」と称す。）３は、ディレイタイムのパラメータ値を設定するための操作子である。これらフィードバック及びディレイタイム設定つまみ２，３は、可変抵抗器として構成されており、その回転操作量に応じて抵抗値が可変される。
【００２９】
即ち、フィードバック及びディレイタイムのパラメータ値は、各可変抵抗器の抵抗値の大きさに予め対応付けられており、後述するＣＰＵ１２（図２参照）は、各可変抵抗値が示す抵抗値をそれぞれ読み取り、その読み取った抵抗値に基づいて各パラメータ値を算出する。ＣＰＵ１２は、算出したパラメータ値を後述するＤＳＰ１４（図２参照）に送信し、ＤＳＰ１４は、受信したパラメータ値に応じて、楽音信号にディレイ等のデジタル信号処理を施す。なお、この信号処理の詳細については、後述する。
【００３０】
ここで、本実施例のフィードバック設定つまみ２は、図１に示すＭＩＮ表示位置からＭＡＸ表示位置までの回転操作により、フィードバックのパラメータ値を「０〜１２０」の範囲で設定可能に構成されており、設定可能な最小単位は、「０．２５」である。このパラメータ値は、入力への帰還量（フィードバック量）を表している。例えば、パラメータ値が「５０」であれば、出力が５０％のレベルに減少されて入力にフィードバックされ、「１１０」であれば、出力が１１０％のレベルに増幅されて入力にフィードバックされる。
【００３１】
なお、パラメータ値「０」は、フィードバック量が０％であることを意味し、入力へのフィードバックは行われない（無帰還）。また、パラメータ値「１００」は、フィードバック量が１００％であることを意味し、出力がレベル不変のまま入力へフィードバックされる。
【００３２】
一方、本実施例のディレイタイム設定つまみ３は、図１に示すＭＩＮ表示位置からＭＡＸ表示位置までの回転操作により、ディレイタイムのパラメータ値を「０〜５０００」の範囲で設定可能に構成されており、設定可能な最小単位は、「１」である。このパラメータ値は、いわゆる遅延時間を表している。例えば、パラメータ値が「５００」であれば、遅延時間が５００ｍｓであることを意味し、所定の音が入力されてから５００ｍｓ後に同じ音が出力される。
【００３３】
つまみ操作子（以下、「モード設定つまみ」と称す。）４は、遅延装置１の動作モードを設定するための操作子である。このモード設定つまみ４は、２位置選択式のいわゆる切換スイッチで構成されており、その操作位置に応じて、遅延装置１の動作モードをノーマルモードとリバースモードとに切り換え可能とされている。
【００３４】
なお、ノーマルモードとは、遅延装置１へ入力された入力信号を入力順序と同順に遅延出力し、かつ、その同順の出力信号を繰り返し出力するモードである。例えば、楽音信号「ドレミ」が入力された場合には、楽音信号「ドレミ」が、上述したディレイタイム設定つまみ３により設定された遅延時間の経過後に繰り返し遅延出力される。
【００３５】
一方、リバースモードとは、遅延装置１に入力された入力信号を入力順序と逆順に遅延出力し、かつ、その逆順の出力信号を繰り返し出力するモードである。例えば、楽音信号「ドレミ」が入力された場合には、この入力信号が逆順に繰り返され、楽音信号「ミレドミレドミレド・・・」として遅延出力される。
【００３６】
なお、この楽音信号「ミレドミレドミレド・・・」は、その出力レベルが上述したフィードバック設定つまみ２により設定されたフィードバック量に応じて漸次減少（又は、増大）しつつ出力される。
【００３７】
ここで、ノーマルモードに関しては、周知の構成により達成可能である。よって、以降の説明においては、そのノーマルモードにおける構成等に関する説明は省略し、リバースモードについて主に説明する。
【００３８】
ペダル操作子５は、リバースモードにおいて、外部（後述するインプットジャック６）からの入力信号を後述するディレイライン２３（図３参照）へ入力するか否かを切り換えるための操作子であり、その操作部が押下される毎にオン・オフ状態を交互に切り換え可能に構成されている。即ち、このペダル操作子５が「オン」された場合には、ディレイライン２３への入力が許可される一方、「オフ」された場合には、ディレイライン２３への入力が禁止される。
【００３９】
なお、ここでいうディレイライン２３への入力の禁止とは、リバースモードにおける音響効果を入力信号に付加しないという意味である。よって、ペダル操作子５が「オフ」されている場合であっても、インプットジャック６から入力された入力信号は、音響効果を付加されることなく、そのまま後述するアウトプットジャック７から出力される。
【００４０】
また、ペダル操作子５は、入力信号に音響効果を付加する際の時間的な開始位置をリセットする役割も担っている。即ち、リバースモードにおいては、ペダル操作子５が「オフ」から「オン」に操作されたタイミングを基準として、入力信号への音響効果の付加が開始される。
【００４１】
インプットジャック６は、遅延装置１に入力信号を入力するための接続部であり、入力信号元としての電子楽器等から延出されるケーブルのプラグが接続される。アウトプットジャック７は、遅延装置１からの出力信号を出力するための接続部であり、このアウトプットジャック７に接続されたケーブルは、出力信号先としてのスピーカ装置等へ接続される。
【００４２】
なお、インプットジャック６は、遅延装置１の電源スイッチを兼ねている。即ち、インプットジャック６にプラグが接続されると、遅延装置１の電源が投入され、ＣＰＵ１２等による各種処理の実行が開始される（図５及び図６参照）。一方、インプットジャック６からプラグが取り外されると、遅延装置１の電源が切断される。
【００４３】
次に、図２を参照して、遅延装置１の電気的構成について説明する。図２は、遅延装置１の電気的構成を示したブロック図である。
【００４４】
遅延装置１には、ユーザインターフェース部としてのＵＩ１１と、演算装置としてのＣＰＵ１２と、デジタル信号処理部としてのＤＳＰ１４と、そのＤＳＰ１４の処理実行時に各種のデータを書き換え可能に記憶するＲＡＭ１５等が主に搭載されている。
【００４５】
ＵＩ１１には、上述したつまみ操作子２〜４とペダル操作子５とが配設されており、操作者による各種パラメータ値や動作モードの設定操作が行われる。このＵＩ１１は、図２に示すように、ＣＰＵ１２と接続されており、ＵＩ１１の各種操作子２〜５が操作されると、その操作状態がＣＰＵ１２により検知される。
【００４６】
ＣＰＵ１２は、遅延装置１全体の動作を制御するための演算装置である。このＣＰＵ１２は、ＵＩ１１とＤＳＰ１４とにそれぞれ接続されており、ＵＩ１１により設定されたパラメータ値や動作モードを取得し、その取得した内容に基づいて、ＤＳＰ１４の動作を制御するなどの処理を実行する。
【００４７】
なお、ＣＰＵ１２には、図５に示すフローチャートの制御プログラム等を記憶するＲＯＭと、制御プログラムの実行時に各種のデータを書き換え可能に記憶するＲＡＭとが内蔵されている。但し、これらＲＯＭ、ＲＡＭをＣＰＵ１２の外部に設けるように構成しても良い。
【００４８】
ＡＤＣ１３は、アナログ信号をサンプリングしてデジタル信号に変換するためのアナログ−デジタル変換器であり、上述したインプットジャック６（図２「ＩＮ」表示側）から入力されたアナログ信号をデジタル信号に変換して、ＤＳＰ１４に出力する。なお、本実施例では、サンプリング周波数が４４．１ｋＨｚとされている。
【００４９】
ＤＳＰ１４は、ＣＰＵ１２からの指示に基づいて、ＡＤＣ１３から入力されるデジタル信号に音響効果を付加（信号処理）するためのデジタル・シグナル・プロセッサであり、ＡＤＣ１３から入力されたデジタル信号（楽音信号）にディレイやリバースディレイなどの音響効果を付加して、後述するＤＡＣ１６に出力する。
【００５０】
なお、ＤＳＰ１４には、図６に示すフローチャートの制御プログラム等を記憶するＲＯＭと、制御プログラムの実行時に各種のデータを書き換え可能に記憶するＲＡＭとが内蔵されている。但し、これらＲＯＭ、ＲＡＭをＤＳＰ１４の外部に設けるように構成しても良い。例えば、ここでいうＲＡＭの代わりに、後述するＲＡＭ１５を使用しても良い。
【００５１】
ＤＳＰ１４には、図２に示すように、ＲＡＭ１５が接続されている。このＲＡＭ１５は、デジタル信号を書き換え可能に記憶するメモリである。ＤＳＰ１４は、ＡＤＣ１３から入力されたデジタル信号をＲＡＭ１５に書き込むと共に、その書き込んだデジタル信号をＲＡＭ１５から読み出すことにより、デジタル信号に信号処理を施して音響効果を付加する。
【００５２】
なお、ＲＡＭ１５へのデジタル信号の書き込みは、ライトポインタＷが指し示すアドレスに書き込まれ、ＲＡＭ１５からのデジタル信号の読み出しは、互いに逆方向に進行する２種類のリードポインタＲＰ１，ＲＰ２が指し示すアドレスから行われる（図４参照）。なお、このデジタル信号の書き込み・読み出し方法の詳細については、後述する。
【００５３】
ＤＡＣ１６は、デジタル信号をアナログ信号に変換するためのデジタル−アナログ変換器であり、ＤＳＰ１４から入力されたデジタル信号をアナログ信号に変換して、上述したアウトプットジャック７（図２「ＯＵＴ」表示側）に出力する。この出力信号は、図示しない外部アンプやスピーカを介して、楽音信号として外部に放音される。
【００５４】
図３は、ＤＳＰ１４及びＲＡＭ１５における信号処理の流れを表すフロー図である。
【００５５】
加算器２１ａ，２１ｂは、複数の入力信号を加算して出力する演算器であり、後述するディレイライン２３に対して上流側（図３「ＩＮ」表示側）、及び、下流側（図３「ＯＵＴ」表示側）の経路上にそれぞれ配設されている。
【００５６】
即ち、加算器２１ａは、インプットジャック６（図３「ＩＮ」表示側）からの入力信号と、後述する乗算器２２からの帰還信号とを加算して、ディレイライン２３に出力する。一方、加算器２１ｂは、ディレイライン２３からの入力信号と、インプットジャック６（図３「ＩＮ」表示側）から直接入力される入力信号とを加算して、アウトプットジャック７（図３「ＯＵＴ」表示側）に出力する。
【００５７】
乗算器２２は、入力信号に所定の乗算係数（帰還係数）を乗算して出力する演算器であり、後述するディレイライン２３からの入力信号に帰還係数を乗算して、加算器２１ａに出力する。なお、ここでいう帰還係数とは、上述したフィードバック設定つまみ２（図１参照）により設定されるパラメータ値（「０〜１２０」）を意味する。例えば、設定されたパラメータ値（帰還係数）が「５０」であれば、ディレイライン２３からの入力信号が５０％のレベルに減少されて加算器２１ａに出力される。
【００５８】
ディレイライン２３は、上述したＲＡＭ１５（図２参照）に領域が確保されるバッファであり、加算器２１ａからの入力信号がライトポインタＷ（図４参照）の指し示すアドレス位置に順次書き込まれる。
【００５９】
また、このディレイライン２３には、後述するように、リバースリードポインタＲＰ１とノーマルリードポインタＲＰ２との２種類のリードポインタが設けられており、リバースリードポインタＲＰ１が指し示すアドレス位置から読み出された信号は、加算器２１ｂに出力される一方、ノーマルリードポインタＲＰ２が指し示すアドレス位置から読み出された信号は、乗算器２２に出力される。ここで、図４を参照して、ディレイライン２３の詳細構成について説明する。
【００６０】
図４は、ディレイライン２３の構成を模式的に示した模式図である。なお、図４において、矢印Ａは、リバースリードポインタＲＰ１の進行方向を表すと共に、矢印Ｂは、ノーマルリードポインタＲＰ２及びライトポインタＷの進行方向を表している。
【００６１】
アドレスＳＴＡＲＴは、ディレイライン２３の開始位置である先頭アドレスを表し、アドレスＥＮＤは、ディレイライン２３の終了位置である終了アドレスを表している。なお、本実施例のディレイライン２３は、アドレスＳＴＡＲＴとアドレスＥＮＤとが連結された所謂リングバッファとして構成されている。
【００６２】
よって、例えば、ライトポインタＷをアドレスＥＮＤから「１」アドレス分だけ矢印Ｂ方向へ向かって進行させると、このライトポインタＷは、アドレスＳＴＡＲＴを指し示し、また、例えば、リバースリードポインタＲＰ１をアドレスＳＴＡＲＴから「１」アドレス分だけ矢印Ａ方向へ向かって進行させると、このリバースリードポインタＲＰ１は、アドレスＥＮＤを指し示すこととなる。
【００６３】
なお、このリングバッファの概念は、周知の事項であるため、後述するフローチャート（図５及び図６）の説明では、その処理を省略して説明する。
【００６４】
ライトポインタＷは、入力信号をディレイライン２３に書き込む際の書き込みアドレス位置を指し示すためのライトポインタである。ＤＳＰ１４（図２参照）は、ライトポインタＷをサンプリング周期（本実施例では、４４．１ｋＨｚ）毎に「１」アドレスずつ矢印Ｂ方向へ向かって進行させ、加算器２１ａ（図３参照）からディレイライン２３に入力された入力信号をこのライトポインタＷが指し示す各アドレス位置に順次書き込む。
【００６５】
リバースリードポインタＲＰ１及びノーマルリードポインタＲＰ２は、ディレイライン２３から信号を読み出す際のアドレス位置を指し示すためのリードポインタである。
【００６６】
リバースリードポインタＲＰ１は、サンプリング周期毎に「１」アドレスずつ矢印Ａ方向へ、即ち、ライトポインタＷによる入力信号の書き込み方向（矢印Ｂ方向）とは逆方向に向かって進行され、ＤＳＰ１４（図２参照）は、このリバースリードポインタＲＰ１が指し示す各アドレス位置から信号を順次読み出し、その読み出した信号を加算器２１ｂに出力する（図３参照）。
【００６７】
なお、リバースリードポインタＲＰ１による読み出し位置は、上述したディレイタイム設定つまみ３（図１参照）により設定された遅延時間が経過する毎に、ライトポインタＷによる最新の書き込み位置にリセットされ、リセット後は、次にリセットされるまでの間、矢印Ａ方向へ向かって進行される。
【００６８】
よって、リバースリードポインタＲＰ１が指し示す位置からは、ライトポインタＷにより書き込まれた信号がその書き込み順序とは逆順に読み出され、その結果、ディレイライン２３から加算器２１ｂ（図３参照）には、そのディレイライン２３に入力された入力信号の入力順序と時間的に逆順の出力信号が遅延時間毎に繰り返し出力される。
【００６９】
一方、ノーマルリードポインタＲＰ２は、ライトポインタＷによる入力信号の書き込み方向（矢印Ｂ方向）と同方向に向かってサンプリング周期毎に「１」アドレスずつ進行され、ＤＳＰ１４（図２参照）は、このノーマルリードポインタＲＰ２が指し示す各アドレス位置から信号を順次読み出し、その読み出した信号を乗算器２２に出力する（図３参照）。
【００７０】
ここで、図４に示すディレイタイム換算値ＤＴは、上述したディレイタイム設定つまみ３（図１参照）により設定された遅延時間が経過するまでの間にライトポインタＷによってディレイライン２３に書き込まれた信号が占有する領域のアドレス換算値を意味し、ノーマルリードポインタＲＰ２は、図４に示すように、このディレイタイム換算値ＤＴ分だけライトポインタＷよりも後方（反矢印Ｂ方向側）のアドレス位置を指し示している。
【００７１】
よって、ノーマルリードポインタＲＰ２が指し示すアドレス位置からは、ライトポインタＷにより書き込まれてから「遅延時間」が経過した後の信号が読み出され、その結果、ディレイライン２３から乗算器２２（図３参照）には、そのディレイライン２３に入力された入力信号が「遅延時間」の分だけ遅延して出力される。
【００７２】
次に、上記のように構成された遅延装置１で実行される処理を、図５及び図６のフローチャートを参照して説明する。なお、これら各フローチャートの説明では、図１から図４を適宜参照しつつ説明する。
【００７３】
ここで、以上の説明においては、「Ｗ（ライトポインタ）」、「ＲＰ１，ＲＰ２（リバース及びノーマルリードポインタ）」を各ポインタ自体を表す記号として使用したが、以下の説明においては、これら各記号をレジスタを表す記号としても使用する。なお、各レジスタは、ＣＰＵ１２及びＤＳＰ１４内の双方にそれぞれ設けられており、各ポインタの指し示すアドレス値が記憶される。
【００７４】
同様に、ＤＴ（ディレイタイム換算値）及びＳＴＡＲＴ（アドレス）も、レジスタを表す記号として使用する。各レジスタには、それぞれ上述したアドレス換算値およびディレイライン２３の先頭アドレス値が記憶される。
【００７５】
また、ＣＰＵ１２及びＤＳＰ１４内のレジスタには、ターンレジスタＴＲＮが設けられている。このターンレジスタＴＲＮは、遅延時間毎にリセットされるリバースリードポインタＲＰ１をリセットする際の読み出し終了アドレス位置（即ち、リセットの基準となるアドレス位置）を記憶するためのレジスタである。このターンレジスタＴＲＮの値とリバースリードポインタＲＰ１の値とを比較して、一定の条件を満たす場合には、リバースリードポインタＲＰ１がリセットされる（即ち、そのレジスタの値が書き換えられる）。
【００７６】
更に、図５及び図６に示す各フローチャートの説明では、説明を簡略化して理解を容易とするために、ディレイライン２３（図４参照）のアドレスを「０，１，２，・・・ｎ」番地というように「０〜ｎ」の整数値によって表す。よって、各レジスタには、「０〜ｎ」の整数値が記憶される。
【００７７】
図５は、ＣＰＵ１２により実行されるメイン処理を示すフローチャートである。この処理は、遅延装置１の電源の投入により開始され、電源が投入されている間、ＣＰＵ１２によって繰り返し実行される処理であり、上述したフィードバック及びディレイタイム設定つまみ２，３によって設定されたパラメータ値を読み取って、ＤＳＰ１４に送信する処理などが主に行われる。
【００７８】
ＣＰＵ１２は、メイン処理に関し、まず、初期化処理を実行し、内蔵ＲＡＭやレジスタ及び入出力ポート等の各値、更に、ディレイラインの領域が確保されるＲＡＭ１５を初期化する（Ｓ１）。なお、ライトポインタＷの初期値には、ディレイライン２３の開始位置である先頭アドレス（アドレスＳＴＡＲＴ）の値が設定され（Ｗ＝ＳＴＡＲＴ）、リバースリードポインタＲＰ１の初期値には、そのライトポインタＷよりも「１」小さい（図４における矢印Ａ方向側）アドレスの値が設定される（ＲＰ１＝Ｗ−１）。
【００７９】
ＣＰＵ１２は、初期化処理を実行した後、フィードバック及びディレイタイム設定つまみ２，３（図１参照）の各操作状態を検出し、これら各設定つまみ２，３により設定されたフィードバック及びディレイタイムに関する各パラメータ値を読み取る。そして、その読み取った各パラメータ値をＤＳＰ１４に送信する（Ｓ２）。ＤＳＰ１４は、転送された各パラメータ値に基づいて、楽音信号にディレイ等のデジタル信号処理を施す（例えば、図６のＳ２４）。
【００８０】
次いで、ＣＰＵ１２は、この処理が起動後の最初の処理であるか否かを判断し（Ｓ３）、最初の処理である場合には（Ｓ３：Ｙｅｓ）、ノーマルリードポインタＲＰ２及びターンレジスタＴＲＮの値をそれぞれ設定し、その設定後の各値をＤＳＰ１４に送信する（Ｓ４）。
【００８１】
具体的には、上述したように、ノーマルリードポインタＲＰ２の値が指し示すべきアドレス位置は、ディレイタイム設定つまみ３（図１参照）により設定された遅延時間分だけライトポインタＷが指し示すアドレス位置よりも時間的に遅れた値でなければならないので（図４参照）、ノーマルリードポインタＲＰ２の値には、その時間的な遅れ（遅延時間）をアドレス量に換算した値、即ち、ディレイタイム換算値ＤＴの値をライトポインタＷの値から減算した値が設定される（ＲＰ２＝Ｗ−ＤＴ）。
【００８２】
また、ターンレジスタＴＲＮの値には、ノーマルリードポインタＲＰ２の値が設定される（ＴＲＮ＝ＲＰ２）。ターンレジスタＴＲＮの値は、上述したように、リバースリードポインタＲＰ１をリセットする際の基準となるアドレス値であり、詳細には、リバースリードポインタＲＰ１は、このターンレジスタＴＲＮの値が示すアドレス値よりも「１」小さい（図４矢印Ａ方向側）アドレス位置まで進行した後にリセットされる（図６のＳ２７，Ｓ２８参照）。
【００８３】
その結果、ディレイライン２３に入力された信号が、リセット間にリバースリードポインタＲＰ１の値が指し示すアドレス位置から逆順に読み出されて出力される時間と、上述したノーマルリードポインタＲＰ２の値が指し示すアドレス位置から読み出されて遅延して出力されるまでの時間とを略等しくすることができる。
【００８４】
このように、本実施例では、１のディレイタイム設定つまみ３（図１参照）の操作により、リバースリードポインタＲＰ１のリセット間隔と、ノーマルリードポインタＲＰ２の遅延時間とを同時に設定することができる。その結果、両者（リセット間隔と遅延時間）の間に相関を持たせて可変させることができるので、音楽的興趣という点において効果的な演出を図ることができる。
【００８５】
但し、両者（リセット間隔と遅延時間）をそれぞれ独立に設定可能とすることも当然可能である。この場合には、独立した設定つまみを２つ設け、Ｓ４の処理において、一方の設定つまみにより設定されるパラメータ値に基づいてノーマルリードポインタＲＰ２の値を設定すると共に、他方のパラメータ値に基づいて、ターンレジスタＴＲＮの値を設定するように構成すれば良い。これにより、遅延装置１による音響効果のバリエーションをより広げることができる。
【００８６】
Ｓ３の処理において、この処理が起動後の最初の処理でない場合には（Ｓ３：Ｎｏ）、既にＳ４の処理が実行されており、ノーマルリードポインタＲＰ２及びターンレジスタＴＲＮの値の設定がそれぞれ終了しているということであるので、Ｓ４の処理をスキップして、Ｓ５の処理へ移行する。
【００８７】
Ｓ５以降の処理では、ＣＰＵ１２は、まず、モード設定つまみ４（図１参照）の操作状態を検出し、現在設定されている動作モードを読み取る（Ｓ５）。そして、その読み取った動作モードがリバースモードであるか否かを判断する（Ｓ６）。
【００８８】
その結果、現在設定されている動作モードがリバースモードではない、即ち、現在設定されている動作モードはノーマルモードであると判断された場合には（Ｓ６：Ｎｏ）、Ｓ７以降の処理を実行することなく、Ｓ２の処理へ移行する。なお、図５では省略されているが、この場合には、Ｓ２への処理の移行前に、ノーマルモード用の処理が実行される。
【００８９】
一方、現在設定されている動作モードがリバースモードであると判断された場合には（Ｓ６：Ｙｅｓ）、ペダル操作子５（図１参照）の操作状態を検出し、そのペダル操作子５が「オフ」から「オン」に切り換えられた否かを判断する（Ｓ７）。
【００９０】
ペダル操作子５は、上述したように、外部（インプットジャック６）からの入力信号をディレイライン２３（図３参照）へ入力するか否かを切り換えると共に、入力信号に音響効果を付加する際の時間的な開始位置をリセットする役割も担っている。
【００９１】
そのため、Ｓ７の処理において、ペダル操作子５が「オフ」から「オン」に切り換えられたと判断された場合には（Ｓ７：Ｙｅｓ）、まず、音響効果の時間的な開始位置をリセットするべく、リバースリードポインタＲＰ１及びターンレジスタＴＲＮの値を設定して、その設定後の値をＤＳＰ１４に送信し（Ｓ８）、次いで、ディレイライン２３へ入力信号を入力させるべく、外部からの入力信号の入力を許可した後（Ｓ９）、Ｓ２の処理へ移行する。
【００９２】
具体的には、Ｓ８の処理において、リバースリードポインタＲＰ１には、ライトポインタＷよりも「１」小さい（図４における矢印Ａ方向側）アドレスの値が設定され（ＲＰ１＝Ｗ−１）、ターンレジスタＴＲＮには、この時点でのノーマルリードポインタＲＰ２の値が設定される（ＴＲＮ＝ＲＰ２）。
【００９３】
その結果、ポインタとしてのリバースリードポインタＲＰ１は（図４参照）、ペダル操作子５が「オン」されたタイミングから、ディレイタイム設定つまみ３により設定された遅延時間毎に、ディレイライン２３に入力された入力信号をその入力順序とは逆順（図４の矢印Ａ方向）にターンレジスタＴＲＮの値が指し示すアドレス位置まで読み出す動作を繰り返し実行する。
【００９４】
一方、Ｓ７の処理において判断した結果、ペダル操作子５が「オフ」から「オン」に切り換えられてはいないと判断された場合には（Ｓ７：Ｎｏ）、次いで、そのペダル操作子５が「オン」から「オフ」に切り換えられたか否かを判断する（Ｓ１０）。判断の結果、ペダル操作子５が「オン」から「オフ」に切り換えられていると判断された場合には（Ｓ１０：Ｙｅｓ）、ペダル操作子５がディレイライン２３への入力信号の入力を遮断するように操作されたということであるので、外部からディレイライン２３への入力信号の入力を禁止して（Ｓ１１）、Ｓ２の処理へ移行する。
【００９５】
その結果、ディレイライン２３には入力信号が入力されなくなり、ディレイ等の音響効果が付加された新たな楽音信号の発生が中断される。但し、ペダル操作子５が「オフ」されるまでの間にディレイライン２３に入力された入力信号に対しては、ＤＳＰ１４による信号処理が引き続き実行されるので（図６参照）、ペダル操作子５が「オン」から「オフ」に切り換えられたことによって、ディレイ等の音響効果が付加された楽音信号の出力が突然途切れてしまうことはない。
【００９６】
一方、Ｓ１０の処理において判断した結果、ペダル操作子５が「オン」から「オフ」に切り換えられてはいない判断された場合には（Ｓ１０：Ｎｏ）、ペダル操作子５は操作されておらず、「オン」又は「オフ」の状態が維持されているということであるので、ディレイライン２３への入力状態の切り換え処理（Ｓ９，Ｓ１１）等を行うことなく、Ｓ２の処理へ移行する。
【００９７】
図６は、ＤＳＰ１４により実行されるディレイライン２３に対する信号の書き込み・読み出し処理を示すフローチャートである。この処理は、遅延装置１の電源の投入により開始され、電源が投入されている間、ＤＳＰ１４によってサンプリング周期（本実施例では、４４．１ｋＨｚ）毎に繰り返し実行される処理であり、ＣＰＵ１１から送信される各種パラメータ値等に基づいて、ディレイライン２３に入力された入力信号にディレイ等の信号処理を施す処理が行われる。
【００９８】
ＤＳＰ１４は、この処理に関し、まず、ライトポインタＷの値が指し示すアドレス位置に入力信号を書き込み（Ｓ２１）、次いで、そのライトポインタＷの値に「１」加算する（Ｗ＝Ｗ＋１，Ｓ２２）。その結果、ポインタとしてのライトポインタＷは、矢印Ｂ方向へ向かって「１」アドレス分だけ進行される（図４参照）。
【００９９】
なお、ライトポインタＷによって書き込まれる入力信号は、加算器２１ａ（図３参照）からの出力信号、即ち、インプットジャック６（図３「ＩＮ」側）から加算器２１ａに入力された信号と、乗算器２２から加算器２１ａに入力された信号とが加算された信号である（図３参照）。
【０１００】
Ｓ２３の処理では、ＤＳＰ１４は、まず、ノーマルリードポインタＲＰ２の値が指し示すアドレス位置に書き込まれている入力信号をディレイライン２３から読み出して、その読み出した信号を乗算器２２（図３参照）に出力した後（Ｓ２３）、ノーマルリードポインタＲＰ２の値を更新する（Ｓ２４）。ディレイライン２３から乗算器２２に出力された信号は、その乗算器２２によって、上述したフィードバック設定つまみ２により設定されたフィードバックのパラメータ値（帰還係数）が乗算された後、加算器２１ａに出力される（図３参照）。
【０１０１】
なお、ノーマルリードポインタＲＰ２の値の更新は、ライトポインタＷの値からディレイタイム換算値ＤＴの値を減算することにより行われる（ＲＰ２＝Ｗ−ＤＴ）。その結果、ポインタとしてのノーマルリードポインタＲＰ２は、ライトポインタＷよりもディレイタイム換算値ＤＴ分だけ小さいアドレス位置（図４の反矢印Ｂ側）に配置されることとなり（図４参照）、ディレイタイム設定つまみ３が演奏中に操作され遅延時間が変更された場合でも、その変更後の遅延時間を反映させた遅延出力を行うことができる。
【０１０２】
Ｓ２５の処理では、ＤＳＰ１４は、まず、リバースリードポインタＲＰ１の値が指し示すアドレス位置に書き込まれている入力信号をディレイライン２３から読み出して、その読み出した信号を加算器２１ｂ（図３参照）に出力した後（Ｓ２５）、リバースリードポインタＲＰ１の値を更新する（Ｓ２６）。ディレイライン２３から加算器２１ｂに出力された信号は、その加算器２１ｂにおいて、インプットジャック６（図３「ＩＮ」側）から直接に入力された信号と加算され、その加算後の信号が外部への出力信号としてアウトプットジャック７（図３「ＯＵＴ」側）から出力される（図３参照）。
【０１０３】
なお、リバースリードポインタＲＰ１の値の更新は、そのリバースリードポインタＲＰ１の値から「１」減算することにより行われる（ＲＰ１＝ＲＰ１−１）。その結果、ポインタとしてのリバースリードポインタＲＰ１は、矢印Ａ方向へ向かって、即ち、ライトポインタＷによる入力信号の書き込み方向（矢印Ｂ方向）とは逆方向に向かって「１」アドレス分だけ進行される（図４参照）。
【０１０４】
リバースリードポインタＲＰ１の値を更新した後は（Ｓ２７）、ＤＳＰ１４は、その更新後のリバースリードポインタＲＰ１の値がターンレジスタＴＲＮの値よりも小さいか否かを判断する（Ｓ２７）。
【０１０５】
ターンレジスタＴＲＮの値には、上述したように、電源投入直後のノーマルリードポインタＲＰ２の値、又は、リバースリードポインタＲＰ１の値のリセット時におけるノーマルリードポインタＲＰ２の値が記憶されている（図５のＳ４及びＳ８参照）。
【０１０６】
よって、Ｓ２７の処理において、リバースリードポインタＲＰ１の値がターンレジスタＴＲＮの値よりも小さいと判断された場合には（Ｓ２７：Ｙｅｓ）、ポインタとしてのリバースリードポインタＲＰ１が、ディレイタイム設定つまみ３により設定された遅延時間分だけの矢印Ａ方向（図４参照）への進行が終了したということであるので、リバースリードポインタＲＰ１の値をリセットするべく、このリバースリードポインタＲＰ１及びターンレジスタＴＲＮの値の更新を実行して（Ｓ２８）、この処理を終了する。
【０１０７】
具体的には、Ｓ２８の処理では、リバースリードポインタＲＰ１には、ライトポインタＷよりも「１」小さい（図４における矢印Ａ方向側）アドレスの値が設定され（ＲＰ１＝Ｗ−１）、ターンレジスタＴＲＮには、この時点でのノーマルリードポインタＲＰ２の値が設定される（ＴＲＮ＝ＲＰ２）。
【０１０８】
その結果、ポインタとしてのリバースリードポインタＲＰ１がリセットされると共に、そのリバースリードポインタＲＰ１がディレイタイム設定つまみ３により設定された遅延時間の間に矢印Ａ方向（図４参照）へ向かって進行する区間の終了位置（即ち、ターンレジスタＴＲＮの値）が更新される。
【０１０９】
一方、Ｓ２７の処理において、リバースリードポインタＲＰ１の値がターンレジスタＴＲＮの値よりも大きい或いは等しいと判断された場合には（Ｓ２７：Ｎｏ）、ポインタとしてのリバースリードポインタＲＰ１は、ディレイタイム設定つまみ３により設定された遅延時間分だけの矢印Ａ方向（図４参照）への進行が未だ終了していないということであるので、リバースリードポインタＲＰ１をリセットする必要がない。よって、この場合には（Ｓ２７：Ｎｏ）、Ｓ２８の処理を実行することなく、この処理を終了する。
【０１１０】
このように、第１実施例の遅延装置１によれば、リバースリードポインタＲＰ１からは、ディレイライン２３に入力された入力信号をその入力順序と逆順に読み出した出力信号を、ディレイタイム設定つまみ３により設定された遅延時間が経過する毎に、加算器２１ｂに繰り返し出力することができ、また、ノーマルリードポインタＲＰ２からは、ディレイライン２３に入力された入力信号をその入力順序と同順に読み出した出力信号を、ディレイタイム設定つまみ３により設定された遅延時間の経過後に、乗算器２２に遅延出力することができる（図３参照）。
【０１１１】
ディレイライン２３（ノーマルリードポインタＲＰ２）から乗算器２２に出力された信号は、図３に示すように、上述した帰還係数が乗算された後、加算器２１ａに出力される。そして、その加算器２１ａにおいて、外部からの入力信号と加算された後、ディレイライン２３の入力へ帰還される。一方、ディレイライン２３（リバースリードポインタＲＰ１）から加算器２１ｂに出力された信号は、図３に示すように、その加算器２１ｂにおいて、外部から直接に入力された信号と加算された後、楽音信号として外部に出力される。
【０１１２】
その結果、遅延装置１に入力された入力信号は、直接に外部に出力されると共に、その入力順序と逆順に読み出されて外部に出力され、更に、その入力順序と同順に読み出された信号のみが遅延しつつ入力に帰還されるので、遅延装置１からは、入力信号がその入力順と逆順に遅延出力され、かつ、その逆順の出力信号が繰り返し出力される。
【０１１３】
よって、例えば、遅延装置１に楽音信号「ドレミ」が順に入力された場合には、直接に出力される楽音信号「ドレミ」に引き続き、時間的に逆向きの楽音信号「ミレドミレドミレド・・・」が繰り返し遅延出力されるので、従来にない新規な音響効果を演出することができ、その結果、音楽的興趣の向上を図ることができるのである。
【０１１４】
なお、図６のフローチャートにおいて、請求項３記載の第１読出手段としては、Ｓ２５の処理が、第２読出手段としては、Ｓ２３の処理がそれぞれ該当する。
【０１１５】
次に、図７（ａ），（ｂ）を参照して第２実施例及び第３実施例について説明する。第１実施例では、１のディレイライン２３により遅延装置１が構成されたが、第２及び第３実施例の遅延装置１０１，２０１は、リバースディレイライン１１１とノーマルディレイライン１１２との２つのディレイラインを組み合わせて構成されている。なお、前記した第１実施例と同一の部分には同一の符号を付して、その説明は省略する。
【０１１６】
まず、図７（ａ）を参照して、第２実施例の遅延装置１０１について説明する。第２実施例の遅延装置１０１は、リバースディレイライン１１１を外部からの入力信号が入力される前段に配置すると共に、ノーマルディレイライン１１２を外部へ出力信号を出力する後段に配置して構成されている。
【０１１７】
図７（ａ）は、第２実施例におけるＤＳＰ１４及びＲＡＭ１５が実行する信号処理の流れを表すフロー図である。
【０１１８】
リバースディレイライン１１１は、ＲＡＭ１５（図２参照）に領域が確保されるバッファであり、ライトポインタとリバースリードポインタとが設けられている。ライトポインタは、サンプリング周期（本実施例では、４４．１ｋＨｚ）毎にアドレスを「１」ずつ増加させて進行するポインタである。
【０１１９】
一方、リバースリードポインタは、サンプリング周期毎にアドレスを「１」ずつ減少させて進行するポインタであり、上述した第１実施例におけるリバースリードポインタＲＰ１と同様に、ディレイタイム設定つまみ３（図１参照）により設定された遅延時間毎に、ライトポインタにより最新の入力信号が書き込まれたアドレス位置にリセットされる。
【０１２０】
リバースディレイライン１１１は、インプットジャック６（図７（ａ）「ＩＮ」表示側）からの入力信号をライトポインタが指し示すアドレス位置に書き込むと共に、その書き込まれた入力信号をリバースリードポインタが指し示すアドレス位置から読み出して、後述する加算器１２１ａ，１２１ｂに出力する。その結果、リバースディレイライン１１１では、遅延時間毎に、入力信号が入力順序と逆順に読み出されて遅延出力される。
【０１２１】
なお、請求項１記載の第１遅延部としては、リバースディレイライン１１１が、第１遅延手段としては、ここで説明した「入力信号を入力順序と逆順に読み出して遅延出力する」処理がそれぞれ該当する。
【０１２２】
ノーマルディレイライン１１２は、ＲＡＭ１５（図２参照）に領域が確保されるバッファであり、ライトポインタとノーマルリードポインタとが設けられている。ライトポインタは、リバースディレイライン１１１と同様に、サンプリング周期毎にアドレスを「１」ずつ増加させて進行するポインタである。
【０１２３】
ノーマルリードポインタは、ライトポインタと同様に、サンプリング周期毎にアドレスを「１」ずつ増加させて進行するポインタであり、上述した第１実施例におけるノーマルリードポインタＲＰ２と同様に、ディレイタイム設定つまみ３（図１参照）により設定された遅延時間が経過するまでの間にライトポインタによって書き込まれた信号が占有する領域分だけライトポインタの進行方向後方側（即ち、アドレス値が小さい側）に配置される。
【０１２４】
ノーマルディレイライン１１２は、後述する加算器１２１ａからの入力信号をライトポインタが指し示すアドレス位置に書き込むと共に、その書き込まれた入力信号をノーマルリードポインタが指し示すアドレス位置から読み出して、後述する加算器１２１ｂに出力する。その結果、ノーマルディレイライン１１２では、遅延時間の経過後に、入力信号が入力順序と同順に読み出されて遅延出力される。
【０１２５】
なお、請求項１記載の第２遅延手段としては、ここで説明した「入力信号を入力順序と同順に読み出して遅延出力する」処理が該当する。
【０１２６】
なお、これらリバースディレイライン１１１及びノーマルディレイライン１１２は、第１実施例におけるディレイライン２３と同様に、所謂リングバッファとして構成されている。また、加算器１２１ａ，１２１ｂ，２２１ａ〜２２１ｃは、第１実施例における加算器２１ａ，２１ｂと同様の構成であり、その説明は省略する。
【０１２７】
このように構成された遅延装置１０１によれば、図７（ａ）に示すように、インプットジャック６（図７（ａ）「ＩＮ」表示側）から入力された入力信号は、加算器１２１ｂを介して、直接にアウトプットジャック７（図７（ａ）「ＯＵＴ」側）から外部に出力されると共に、リバースディレイライン１１１に入力され、その入力順序と逆順に遅延出力される。
【０１２８】
リバースディレイライン１１１から出力された出力信号は、加算器１２１ｂを介して、アウトプットジャック７（図７（ａ）「ＯＵＴ」側）から外部に出力されると共に、加算器１２１ａにおいて、後述する乗算器２２から出力された出力信号と加算され、ノーマルディレイライン１１２に入力され、その入力順序と同順に遅延出力される。
【０１２９】
なお、請求項１記載のスルー手段としては、ここで説明した「リバースディレイライン１１１からの出力を加算器１２１ｂを介して外部に出力する」処理が該当する。
【０１３０】
ノーマルディレイライン１１２から出力された出力信号は、加算器１２１ｂにおいて、上述したインプットジャック６（図７（ａ）「ＩＮ」表示側）からの入力信号、及び、リバースディレイライン１１１から出力された出力信号と加算され、アウトプットジャック７（図７（ａ）「ＯＵＴ」側）から外部に出力されると共に、乗算器２２に出力される。
【０１３１】
ノーマルディレイライン１１２から乗算器２２に出力された出力信号は、フィードバック設定つまみ２（図１参照）により設定されたフィードバックのパラメータ値（帰還係数）が乗算された後、加算器１２１ａに出力される。そして、その加算器１２１ａにおいて、リバースディレイライン１１１からの出力信号と加算された後、ノーマルディレイライン１１２の入力へ帰還される。
【０１３２】
なお、請求項１記載の帰還手段としては、ここで説明した「ノーマルディレイライン１１２から出力された出力信号をそのノーマルディレイライン１１２の入力へ帰還させる」処理が該当する。そして、請求項１記載の第２遅延部は、この帰還手段および上述した第２遅延手段、スルー手段にそれぞれ該当する各処理を実行する加算器１２１ａ、乗算器２２、ノーマルディレイライン１１２等が該当する。
【０１３３】
その結果、遅延装置１０１に入力された入力信号は、直接に外部に出力されると共に、その入力順序と逆順に読み出されてリバースディレイライン１１１から外部に出力され、更に、その入力順序と逆順に読み出されノーマルディレイライン１１２に入力された信号が遅延しつつ繰り返し出力されるので、遅延装置１０１からは、入力信号がその入力順と逆順に遅延出力され、かつ、その逆順の出力信号が繰り返し出力される。
【０１３４】
よって、例えば、遅延装置１０１に楽音信号「ドレミ」が順に入力された場合には、第１実施例と同様に、直接に出力される楽音信号「ドレミ」に引き続き、時間的に逆向きの楽音信号「ミレドミレドミレド・・・」が繰り返し遅延出力されるので、従来にない新規な音響効果を演出することができ、その結果、音楽的興趣の向上を図ることができるのである。
【０１３５】
次いで、図７（ｂ）を参照して、第３実施例の遅延装置２０１について説明する。第３実施例の遅延装置２０１は、ノーマルディレイライン１１２を外部からの入力信号が入力される前段に配置すると共に、リバースディレイライン１１１を外部へ出力信号を出力する後段に配置して構成されている。
【０１３６】
図７（ｂ）は、第３実施例におけるＤＳＰ１４及びＲＡＭ１５が実行する信号処理の流れを表すフロー図である。なお、前記した第２実施例と同一の部分には同一の符号を付して、その説明は省略する。
【０１３７】
遅延装置２０１によれば、インプットジャック６（図７（ｂ）「ＩＮ」表示側）から入力された入力信号は、加算器２２１ｃを介して、直接にアウトプットジャック７（図７（ｂ）「ＯＵＴ」側）から外部に出力されると共に、加算器２２１ｂを介して、リバースディレイライン１１１に入力され、その入力順序と逆順に遅延出力される。更に、インプットジャック６からの入力信号は、加算器２２１ａを介して、ノーマルディレイライン１１２に入力され、その入力順序と同順に遅延出力される。
【０１３８】
なお、請求項１記載のスルー手段としては、ここで説明した「外部から入力された入力信号を加算器２２１ｂを介してリバースディレイライン１１１に出力する」処理が該当する。
【０１３９】
ノーマルディレイライン１１２から出力された出力信号は、乗算器２２に出力されると共に、加算器２２１ｂにおいて、上述したインプットジャック６（図７（ｂ）「ＩＮ」表示側）からの入力信号と加算され、リバースディレイライン１１１に出力される。
【０１４０】
ノーマルディレイライン１１２から乗算器２２に出力された出力信号は、フィードバック設定つまみ２（図１参照）により設定されたフィードバックのパラメータ値（帰還係数）が乗算された後、加算器２２１ａに出力される。そして、その加算器２２１ａにおいて、インプットジャック６（図７（ｂ）「ＩＮ」表示側）からの入力信号と加算された後、ノーマルディレイライン１１２の入力へ帰還される。
【０１４１】
なお、請求項１記載の帰還手段としては、ここで説明した「ノーマルディレイライン１１２から出力された出力信号をそのノーマルディレイライン１１２の入力へ帰還させる」処理が該当する。そして、請求項１記載の第２遅延部としては、この帰還手段および上述したスルー手段にそれぞれ該当する各処理、ノーマルディレイライン１１２への入力信号を入力順序と同順に読み出して遅延出力する処理を実行するための加算器２２１ａ、乗算器２２、ノーマルディレイライン１１２等が該当する。
【０１４２】
また、リバースディレイライン１１１から出力された出力信号は、加算器２２１ｃにおいて、上述したインプットジャック６（図７（ｂ）「ＩＮ」表示側）からの入力信号と加算され、アウトプットジャック７（図７（ｂ）「ＯＵＴ」側）から外部に出力される。
【０１４３】
その結果、遅延装置２０１に入力された入力信号は、直接に外部に出力されると共に、その入力順序と同順に読み出されてリバースディレイライン１１１に繰り返し遅延出力され、その出力が逆順に読み出されて遅延出力されるので、遅延装置２０１からは、入力信号がその入力順と逆順に遅延出力され、かつ、その逆順の出力信号が繰り返し出力される。
【０１４４】
よって、例えば、遅延装置２０１に楽音信号「ドレミ」が順に入力された場合には、第１実施例と同様に、直接に出力される楽音信号「ドレミ」に引き続き、時間的に逆向きの楽音信号「ミレドミレドミレド・・・」が繰り返し遅延出力されるので、従来にない新規な音響効果を演出することができ、その結果、音楽的興趣の向上を図ることができるのである。
【０１４５】
以上、実施例に基づき本発明を説明したが、本発明は上記実施例に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良変形が可能であることは容易に推察できるものである。
【０１４６】
例えば、上記各実施例における遅延装置１，１０１，２０１では、電源が投入されると、その直後からリバース及びノーマルリードポインタ（リバース及びノーマルリードポインタＲＰ１，ＲＰ２）による信号の読み出しが実行されるようにＤＳＰ１４を構成したが、これに代えて、電源の投入後、ディレイタイム設定つまみ３により設定された遅延時間の最初の１サイクルが経過するまでの間は、リバース及びノーマルリードポインタ（リバース及びノーマルリードポインタＲＰ１，ＲＰ２）による信号の読み出しを中止したり、読み出した信号の出力を中止する（又は、マスクする）などの消音処理を実行するようにＤＳＰ１４を構成しても良い。
【０１４７】
これにより、ライトポインタ（ライトポインタＷ）によって信号が書き込まれていない領域から信号が読み出されて、不要な雑音（ノイズ）等が発生することを未然に抑制することができる。
【０１４８】
また、上記各実施例における遅延装置１，１０１，２０１には、インプットジャック６（図３及び図７「ＩＮ」表示側）から入力された入力信号をアウトプットジャック７（（図３及び図７「ＯＵＴ」表示側）から直接外部に出力するための経路（以下、「ダイレクトライン」と称す。）が設けられている。このダイレクトラインは、上記各実施例では、常に有効に機能するように構成されたが、このダイレクトラインの機能を無効化する切換手段を設けても良い。
【０１４９】
例えば、ユーザーインターフェース部としてのＵＩ１１（図２参照）に「オン・オフ」切り換え式のスイッチを配設し、このスイッチが操作者により「オン」された場合には、ダイレクトラインを有効化して、上述した各実施例と同様に、インプットジャック６から入力された入力信号をアウトプットジャック７から直接外部に出力する一方、スイッチが操作者により「オフ」された場合には、ダイレクトラインを無効化して、外部への直接の出力を禁止するように構成するのである。これにより、遅延装置１，１０１，２０１による音響効果のバリエーションをより広げることができる。
【０１５０】
また、第１実施例における遅延装置１では、リバースリードポインタＲＰ１がリセットされた時点におけるノーマルリードポインタＲＰ２の値をターンレジスタＴＲＮに記憶して（図５のＳ８、及び、図６のＳ２８参照）、リバースリードポインタＲＰ１をリセットするか否かの判断は、このターンレジスタＴＲＮの値を基準として行うように構成されたが（図６のＳ２７参照）、必ずしもこれに限られるわけではなく、かかる判断に他の手法を採用することは当然可能である。
【０１５１】
例えば、リバースリードポインタＲＰ１がリセットされた場合には、その時点（即ち、図５のＳ８、及び、図６のＳ２８の時点）におけるライトポインタＷの値をレジスタＷ０に記憶するように構成し（Ｗ０＝Ｗ）、図６のＳ２７における判断（即ち、リバースリードポインタＲＰ１をリセットするか否かの判断）は、このレジスタＷ０の値からディレイタイム換算値ＤＴを減算した値（Ｗ０−ＤＴ）を基準として行うように構成しても良い。
【０１５２】
これにより、リバースリードポインタＲＰ１をリセットするか否かの判断は、図６のフローチャートが実行されるサンプリング周期毎に、ディレイタイム設定つまみ３による設定値（遅延時間）に基づいて行われることとなるので、例えば、演奏中にディレイタイム設定つまみ３が操作され設定値（遅延時間）が変更された場合でも、その変更後の設定値（遅延時間）をより一層正確かつ迅速にリバースリードポインタＲＰ１のリセット処理（図６のＳ２７）に反映させることができる。
【０１５３】
また、上記実施例における遅延装置１，１０１，２０１では、ペダル操作子５の「オン」により、又は、遅延時間の経過によりリバースリードポインタＲＰ１がリセットされた場合、そのリセットされたリバースリードポインタＲＰ１により読み出された信号を全て出力するように、即ち、リセット直後に読み出した信号も出力するようにＤＳＰ１４を構成したが、必ずしもこれに限られるわけではなく、リセットされた場合には、一定期間だけ消音処理を実行するようにＤＳＰ１４を構成しても良い。
【０１５４】
具体的には、リバースリードポインタＲＰ１がリセットされた場合には、そのリセット時刻を含む所定の時間（例えば、略１／４４１秒）だけ、リバースリードポインタＲＰ１による信号の読み出しを中止したり、読み出した信号の出力を中止する（又は、マスクする）ようにＤＳＰ１４を構成するのである。
【０１５５】
これにより、リバースリードポインタＲＰ１のリセットに起因して、読み出し位置が急激に変化したり、読み出される信号の連続性が途切れてしまう場合でも、一定期間の消音処理によってかかる不具合を緩和して、不要な雑音（ノイズ）等が発生することを未然に抑制することができる。
【０１５６】
更に、上記各実施例における遅延装置１，１０１，２０１では、楽音信号「ドレミ」の入力信号に対して、楽音信号「ドレミドレミドレミ・・・」として外部に繰り返し遅延出力するノーマルディレイ効果（ノーマルモード）と、楽音信号「ミレドミレドミレド・・・」として外部に繰り返し遅延出力するリバースディレイ効果（リバースモード）とを、モード設定つまみ４により切り換え可能に構成したが、これに加えて、他の効果（モード）にも切り換え可能に構成しても良い。
【０１５７】
例えば、上述した特許文献１に開示されたリバースディレイ効果、即ち、楽音信号「ドレミ」の入力信号に対して、楽音信号「ミレドドレミミレド・・・」として外部に繰り返し遅延出力するディレイ効果（第３のモード）にも切り換え可能に構成しても良い。これにより、遅延装置１，１０１，２０１による音響効果のバリエーションをより広げることができ、音楽的な興趣の向上を図ることができる。
【０１５８】
【発明の効果】請求項１記載の遅延装置によれば、第１遅延部は、入力された入力信号を遅延させ入力順序と逆順に出力する第１遅延手段を有すると共に、第２遅延部は、入力された入力信号を遅延させ入力順序と同順に出力する第２遅延手段と、入力された入力信号をスルー出力するスルー手段と、前記第２遅延手段から出力された出力信号をその第２遅延手段の入力に帰還させる帰還手段とを有しており、これら第１遅延部と第２遅延部とのいずれか一方が配置される前段からの出力は、第１遅延部と第２遅延部との他方が配置される後段に入力されるように構成されているので、入力された入力信号を入力順序と逆順に出力し、かつ、その出力を繰り返すことができるという効果がある。
【０１５９】
例えば、入力信号が楽音信号「ドレミ」である場合には、かかる入力信号を時間的に逆向きの楽音信号「ミレドミレドミレド・・・」として外部に繰り返し遅延出力することができるので、従来にない音響効果を演奏等に付加することができ、その結果、音楽的興趣の向上を図ることができる。
【０１６０】
請求項２記載の遅延装置によれば、請求項１記載の遅延装置の奏する効果に加え、第２遅延手段から出力された出力信号をその第２遅延手段の入力に帰還させる帰還手段は、その帰還量を可変可能に構成されているので、入力信号を時間的に逆向きにした出力信号を、例えば、その出力レベルを徐々に減少（或いは、増大）させつつ繰り返し遅延出力することができるという効果があり、その結果、遅延装置による音響効果のバリエーションをより広げることができる。
【０１６１】
請求項３記載の遅延装置によれば、遅延手段は、入力された入力信号を入力順序と逆順に読み出して出力する第１読出手段と、入力された入力信号を入力順序と同順に読み出してその遅延手段の入力に帰還させる第２読出手段とを有しているので、入力された入力信号を入力順序と逆順に出力し、かつ、その出力を繰り返すことができるという効果がある。
【０１６２】
例えば、入力信号が楽音信号「ドレミ」である場合には、かかる入力信号を時間的に逆向きの楽音信号「ミレドミレドミレド・・・」として外部に繰り返し遅延出力することができるので、従来にない音響効果を演奏等に付加することができ、その結果、音楽的興趣の向上を図ることができる。
【０１６３】
請求項４記載の遅延装置によれば、請求項３記載の遅延装置の奏する効果に加え、第２読出手段は、遅延手段の入力へ帰還させる帰還量を可変可能に構成されているので、入力信号を時間的に逆向きにした出力信号を、例えば、その出力レベルを徐々に減少（或いは、増大）させつつ繰り返し遅延出力することができるという効果があり、その結果、遅延装置による音響効果のバリエーションをより広げることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例における遅延装置の正面図である。
【図２】遅延装置の電気的構成を示したブロック図である。
【図３】ＤＳＰ及びＲＡＭにおける信号処理の流れを表すフロー図である。
【図４】ディレイラインの構成を模式的に示した模式図である。
【図５】ＣＰＵにより実行されるメイン処理を示すフローチャートである。
【図６】ＤＳＰにより実行されるディレイラインに対する信号の書き込み・読み出し処理を示すフローチャートである。
【図７】（ａ）は、第２実施例におけるＤＳＰ及びＲＡＭが実行する信号処理の流れを表すフロー図であり、（ｂ）は、第３実施例におけるＤＳＰ及びＲＡＭが実行する信号処理の流れを表すフロー図である。
【符号の説明】
１，１０１，２０１        遅延装置
２                        フィードバック設定つまみ
３                        ディレイタイム設定つまみ
４                        モード設定つまみ
５                        ペダル操作子
６                        インプットジャック
７                        アウトプットジャック
２１ａ，２１ｂ，１２１ａ，１２１ｂ，２２１ａ〜２２１ｃ            加算器
２２                      乗算器（帰還手段及び第２読出手段の一部）
２３                      ディレイライン（遅延手段）
１１１                    リバースディレイライン（第１遅延部）
１１２                    ノーマルディレイライン（第２遅延部の一部）
ＲＰ１                    リバースリードポインタ（第１読出手段の一部）
ＲＰ２                    ノーマルリードポインタ（第２読出手段の一部）
Ｗ                        ライトポインタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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