(57)【要約】【課題】同じイオン注入用マスクを用いてフィールドインプラとチャネルインプラを順次に実施し、PEP工程数を削減し、製造コストを低減する。【解決手段】半導体層20にトレンチ埋め込み型のSTI 21を形成し、STI 21によって囲まれた半導体層20からなるＭＯＳ型素子領域22を形成する工程と、ＭＯＳ型素子領域22の全領域上及びＭＯＳ型素子領域の周囲に設けられたSTI 21の一部の領域上に渡って連続するように開口された開口部26を有するマスク層25を半導体層20上に形成する工程と、不純物プロファイルのピークがSTI 21の底面直下の半導体層20内に位置するように、第１の不純物イオンをマスク層25を介して全面に注入する工程と、不純物プロファイルのピークがSTI 21の深さ方向の途中に位置するように、第２の不純物イオンをマスク層25を介して全面に注入する工程と、第１、第２の不純物イオンを活性化する工程とを具備する。【選択図】図１
2004297044.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の表面領域に素子分離領域を形成し、前記素子分離領域によって囲まれた前記半導体層からなるＭＯＳ型素子領域を形成する工程と、
前記ＭＯＳ型素子領域の全領域上及び前記ＭＯＳ型素子領域の周囲に設けられた前記素子分離領域の一部の領域上に渡って連続するように開口された開口部を有するマスク層を上記半導体層上に形成する工程と、
不純物プロファイルのピークが前記素子分離領域の底面直下の前記半導体層内に位置するように、第１の不純物イオンを前記マスク層を介して全面に注入する工程と、
不純物プロファイルのピークが前記素子分離領域の深さ方向の途中に位置するように、第２の不純物イオンを前記マスク層を介して全面に注入する工程と、
前記第１、第２の不純物イオンを活性化する工程
とを具備したことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体層の表面領域に第１、第２の素子分離領域を形成し、前記第１の素子分離領域によって囲まれた前記半導体層からなる第１のＭＯＳ型素子領域と前記第２の素子分離領域によって囲まれた前記半導体層からなる第２のＭＯＳ型素子領域を形成する工程と、
前記第１のＭＯＳ型素子領域の全領域上及び前記第１のＭＯＳ型素子領域の周囲に設けられた前記第１の素子分離領域の一部の領域上に渡って連続するように開口された第１の開口部、及び前記第２のＭＯＳ型素子領域の周囲に設けられた前記第２の素子分離領域のほぼ中央の領域上に対応した位置に開口された第２の開口部を有するマスク層を上記半導体層上に形成する工程と、
不純物プロファイルのピークが前記第１及び第２の素子分離領域の底面直下の前記半導体層内に位置するように、第１の不純物イオンを前記マスク層を介して全面に注入する工程と、
不純物プロファイルのピークが前記第１及び第２の素子分離領域の深さ方向の途中に位置するように、第２の不純物イオンを前記マスク層を介して全面に注入する工程と、
前記第１、第２の不純物イオンを活性化する工程
とを具備したことを特徴とする半導体装置の製造方法。
【請求項３】
半導体層内に形成された素子分離領域によって素子分離された素子領域と、
上記素子領域内に形成され、それぞれソース領域とドレイン領域とが設けられ、一方のソース領域と他方のドレイン領域とは共有され、第１の膜厚の第１のゲート絶縁膜が設けられた第１のゲート電極を有する第１のＭＯＳトランジスタ及び上記第１の膜厚よりも薄い第２の膜厚の第２のゲート絶縁膜が設けられた第２のゲート電極を有する第２のＭＯＳトランジスタと、
前記素子分離領域のうち前記第１のＭＯＳトランジスタのソース領域及びドレイン領域から離間するように前記素子分離領域の下部に形成された第１のフィールド反転防止領域と、
前記素子分離領域のうち前記第２のＭＯＳトランジスタのソース領域及びドレイン領域と接するように前記素子分離領域の下部に形成された第２のフィールド反転防止領域
とを具備したことを特徴とする半導体装置。
【請求項４】
第１導電型の半導体層の表面上にゲート酸化膜及び導電体膜を順次堆積する工程と、
前記導電体膜、ゲート酸化膜及び前記半導体層を選択的に除去し、絶縁膜によって埋め込まれたトレンチ埋め込み型の第１、第２の素子分離領域を形成し、前記第１の素子分離領域によって囲まれた前記半導体層からなる第１のＭＯＳ型素子領域と前記第２の素子分離領域によって囲まれた前記半導体層からなる第２のＭＯＳ型素子領域を形成する工程と、
前記第１のＭＯＳ型素子領域の全領域上及び前記第１のＭＯＳ型素子領域の周囲に設けられた前記第１の素子分離領域の一部の領域上に渡って連続するように開口された第１の開口部、及び前記第２のＭＯＳ型素子領域の周囲に設けられた前記第２の素子分離領域のほぼ中央の領域上に対応した位置に開口された第２の開口部を有するマスク層を上記半導体層上に形成する工程と、
不純物プロファイルのピークが前記第１及び第２の素子分離領域の底面直下の前記半導体層内に位置するように、第１の不純物イオンを前記マスク層を介して全面に注入する工程と、
不純物プロファイルのピークが前記第１及び第２の素子分離領域の深さ方向の途中に位置するように、第２の不純物イオンを前記マスク層を介して全面に注入する工程と、
前記第１、第２の不純物イオンを活性化する工程
とを具備したことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の半導体層の表面上にゲート酸化膜及び導電体膜を順次堆積する工程と、
前記半導体層の第１のＭＯＳ型素子形成予定領域に第１の開口部、及び第２のＭＯＳ型素子形成予定領域の周囲を囲む素子分離形成予定領域に第２の開口部を有するマスク層を前記半導体層上に形成する工程と、
不純物プロファイルのピークが第１の深さに位置するように、第１の不純物イオンを前記マスク層を介して全面に注入する工程と、
不純物プロファイルのピークが前記第１の深さよりも浅い第２の深さに位置するように、第２の不純物イオンを前記マスク層を介して全面に注入する工程と、
前記第１、第２の不純物イオンを活性化する工程と、
前記導電体膜、ゲート酸化膜及び前記半導体層を選択的に除去し、絶縁膜によって埋め込まれたトレンチ埋め込み型の第１の素子分離領域を前記第１のＭＯＳ型素子形成予定領域の周囲に形成し、トレンチ埋め込み型の第２の素子分離領域を前記第２のＭＯＳ型素子形成予定領域の周囲に形成する工程
とを具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にシャロートレンチ型の素子分離領域（STI）により素子分離された絶縁ゲート型電界効果トランジスタ（MOSFET）を搭載した半導体装置及びその製造方法に関するもので、不揮発性半導体メモリなどに適用されるものである。
【背景技術】
【０００２】
半導体装置、例えば不揮発性半導体メモリデバイスにおいて、微細な素子分離を実現する技術として、シャロートレンチ型の素子分離領域（STI）を通過し、STIの底面直下部の基板に、基板と同一導電型の不純物を導入することでフィールド反転防止領域を形成する技術が用いられている。
【０００３】
図９は従来の半導体装置におけるMOSFETの製造工程の一例を示すフローチャートである。また、図１０（ａ）、（ｂ）は図９のフローチャートに対応する製造工程を示す断面図である。
【０００４】
以下、図９及び図１０を参照して従来の半導体装置の製造工程を簡単に説明する。図１０（ａ）に示すように、半導体基板10の表面領域にシャロートレンチ型の素子分離領域（STI）11が形成される。次に、写真蝕刻（PEP）工程により、第１の開口部12が開口されたレジスト層13が基板10上に形成される。次に、上記レジスト層13をマスクに用いて、例えばディプリージョン（depression）タイプのNMOSFET用の閾値電圧制御を行うための不純物イオンの注入（第１回PEPチャネルイオンインプラ（I/I））が行われる。
【０００５】
次に、図１０（ａ）の工程で用いられたレジスト層13が剥離され、続いて図１０（ｂ）に示すように、複数の第２の開口部14が開口されたレジスト層15がPEPにより基板10上に新たに形成される。続いて、上記レジスト層15をマスクに用いて、STI 11の底面直下部の半導体基板10にフィールド反転防止領域を形成するための不純物イオンの注入（第２回フィールドイオンインプラ（I/I））が行われる。
【０００６】
上記したように従来では、チャネルインプラに使用されるレジスト層を形成するためのPEPと、フィールドインプラに使用されるレジスト層を形成するためのPEPが別々に実施されるので、PEPによるレジスト層の形成、及びレジスト層の剥離の回数が多くなる。素子の高密度化及び高性能化の要求を満たすために、異なる閾値電圧を持つ複数のMOSFETを同一基板上に搭載する場合、閾値電圧が異なるMOSFETのグループ毎にチャネルインプラに使用されるレジスト層を形成するためのPEPと、フィールドインプラに使用されるレジスト層を形成するためのPEPとを別々に実施すると、特に製造コストが上昇する要因となる。
【０００７】
なお、STIを通過してSTIの底面直下部の基板に、基板と同一導電型及び逆導電型の不純物を導入する技術については、例えば特許文献１に記載されている。
【０００８】
上記したように従来では、チャネルインプラに使用されるレジスト層を形成するためのPEPと、フィールドインプラに使用されるレジスト層を形成するためのPEPとが別々に実施される。このため、従来では製造コストが上昇するという問題がある。
【特許文献１】特開平９−３２２３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記の問題点を解決すべくなされたもので、同じイオン注入マスクパターンを用いてフィールドインプラとチャネルインプラを順次に実施することによって、PEP工程数を削減し、製造コストを低減し得る半導体装置及びその製造方法を提供することを目的とする。
【００１０】
また、本発明の他の目的は、カスケード接続状態で隣接する高耐圧系のＭＯＳトランジスタと低耐圧系のＭＯＳトランジスタの占有領域を低減し得る半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法の第1の態様は、第１導電型の半導体層の表面領域に素子分離領域を形成し、前記素子分離領域によって囲まれた前記半導体層からなるＭＯＳ型素子領域を形成する工程と、前記ＭＯＳ型素子領域の全領域上及び前記ＭＯＳ型素子領域の周囲に設けられた前記素子分離領域の一部の領域上に渡って連続するように開口された開口部を有するマスク層を上記半導体層上に形成する工程と、不純物プロファイルのピークが前記素子分離領域の底面直下の前記半導体層内に位置するように、第１の不純物イオンを前記マスク層を介して全面に注入する工程と、不純物プロファイルのピークが前記素子分離領域の深さ方向の途中に位置するように、第２の不純物イオンを前記マスク層を介して全面に注入する工程と、前記第１、第２の不純物イオンを活性化する工程とを具備したことを特徴とする。
【００１２】
本発明の半導体装置の製造方法の第２の態様は、第１導電型の半導体層の表面領域に第１、第２の素子分離領域を形成し、前記第１の素子分離領域によって囲まれた前記半導体層からなる第１のＭＯＳ型素子領域と前記第２の素子分離領域によって囲まれた前記半導体層からなる第２のＭＯＳ型素子領域を形成する工程と、前記第１のＭＯＳ型素子領域の全領域上及び前記第１のＭＯＳ型素子領域の周囲に設けられた前記第１の素子分離領域の一部の領域上に渡って連続するように開口された第１の開口部、及び前記第２のＭＯＳ型素子領域の周囲に設けられた前記第２の素子分離領域のほぼ中央の領域上に対応した位置に開口された第２の開口部を有するマスク層を上記半導体層上に形成する工程と、不純物プロファイルのピークが前記第１及び第２の素子分離領域の底面直下の前記半導体層内に位置するように、第１の不純物イオンを前記マスク層を介して全面に注入する工程と、不純物プロファイルのピークが前記第１及び第２の素子分離領域の深さ方向の途中に位置するように、第２の不純物イオンを前記マスク層を介して全面に注入する工程と、前記第１、第２の不純物イオンを活性化する工程とを具備したことを特徴とする。
【００１３】
本発明の半導体装置は、半導体層内に形成された素子分離領域によって素子分離された素子領域と、前記素子領域内に形成され、それぞれソース領域とドレイン領域とが設けられ、一方のソース領域と他方のドレイン領域とは共有され、第１の膜厚の第１のゲート絶縁膜が設けられた第１のゲート電極を有する第１のＭＯＳトランジスタ及び上記第１の膜厚よりも薄い第２の膜厚の第２のゲート絶縁膜が設けられた第２のゲート電極を有する第２のＭＯＳトランジスタと、前記素子分離領域のうち前記第１のＭＯＳトランジスタのソース領域及びドレイン領域から離間するように前記素子分離領域の下部に形成された第１のフィールド反転防止領域と、前記素子分離領域のうち前記第２のＭＯＳトランジスタのソース領域及びドレイン領域と接するように前記素子分離領域の下部に形成された第２のフィールド反転防止領域とを具備したことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、PEP工程数を削減し、製造コストを低減し得る半導体装置の製造方法及びそれにより製造された半導体装置を提供することができる。
【００１５】
また、本発明の半導体装置によれば、カスケード接続状態で隣接する高耐圧系のMOSトランジスタと低耐圧系のMOSトランジスタの占有領域を低減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００１７】
＜第１の実施形態＞
第１の実施形態では、エンハンスメント（enhancement）タイプ（以下、Ｅタイプと称する）のNMOSFETと、ディプリージョン（depression）（以下、Ｄタイプと称する）のNMOSFETとが同一基板上に形成される半導体装置を製造する場合を例にして説明する。
【００１８】
まず、図１（ａ）に示すように、Ｐ型の半導体基板（半導体層）20の表面領域に浅い溝部が形成される。続いて全面に絶縁膜、例えばシリコン酸化膜(SiO2膜)が堆積されて上記溝部が埋め込まれ、続いて例えば化学的機械的研磨法（CMP)により絶縁膜が削られることで表面が平坦化され、溝部が絶縁膜によって埋め込まれた複数のSTI 21が形成される。
【００１９】
図１（ａ）の右側には、STI 21によって囲まれた基板20によってＤタイプのNMOSFET領域22が形成されている状態を示し、左側には、STI 21によって囲まれた基板20によってＥタイプのNMOSFET領域23が形成されている状態を示している。
【００２０】
次に、図１（ｂ）に示すように、全面にバッファ用の絶縁膜、例えばシリコン酸化膜24が堆積された後、PEP工程によりシリコン酸化膜24上にイオン注入用のマスクが形成される。このマスクとして例えばレジスト層25が形成される。このレジスト層25には、ＤタイプのNMOSFET領域22の全領域上及びこの領域22の周囲に設けられたSTI 21の一部、例えばＤタイプのNMOSFET領域22の端部からSTI 21のほぼ中央部上に渡って連続するように開口された第１の開口部26と、ＥタイプのNMOSFET領域23の周囲に設けられたSTI 21の一部、例えばSTI 21のほぼ中央部上に対応した位置に開口された第２の開口部27が形成される。続いて、上記レジスト層25をマスク層として用いて、基板20と同一導電型、つまりＰ型の不純物イオン、例えばボロンイオン（Ｂ+）が注入され、フィールドインプラのためのイオン注入領域28が形成される。このイオン注入の際に、図２に示すように、ボロンイオン（Ｂ+）はSTI 21を通過してSTI 21の底面直下部に達し、注入されたイオンの不純物プロファィルのピークがSTI 21の底面直下の基板20内に位置するように、イオンの加速エネルギー等のイオン注入条件が設定される。
【００２１】
次に、図１（ｃ）に示すように、図１（ｂ）の工程で使用されたレジスト層25をマスクとして用いて、基板20とは反対導電型、つまりＮ型の不純物イオン、例えばリンイオン（Ｐ+）が注入され、ＤタイプのNMOSFET領域22に形成されるＤタイプのNMOSFETの閾値電圧を制御する、つまりチャネルインプラのためのイオン注入領域29が形成される。このイオン注入の際に、図２に示すように、注入されたリンイオン（Ｐ+）の不純物プロファィルのピークがSTI 21の深さ方向の途中に位置するように、イオンの加速エネルギー等のイオン注入条件が設定される。
【００２２】
次に、上記レジスト層25が剥離された後、熱処理が施されて、図１（ｄ）に示すように、上記イオン注入領域28、29が活性化されて、ＤタイプのNMOSFET領域22及びその周辺にＰ−型のフィールド反転防止領域30が形成され、かつＤタイプのNMOSFET領域22の表面領域にＮ型のチャネルインプラ領域31が形成される。また、ＥタイプのNMOSFET領域23の周囲に設けられたSTI 21の底部にＰ−型のフィールド反転防止領域32が形成される。さらに全面に新たにゲート酸化膜、例えば、シリコン酸化膜33が堆積され、その上にゲート電極用の導電体膜、例えば多結晶シリコン膜が堆積され、続いてPEPによりこの多結晶シリコン膜がパターニングされてＤタイプのNMOSFET領域22及びＥタイプのNMOSFET領域23にゲート電極34がそれぞれ形成される。続いて、上記各ゲート電極34をマスクに用いて、ＤタイプのNMOSFET領域22及びＥタイプのNMOSFET領域23にＮ型不純物が導入され、拡散されることでＮ＋型のソース、ドレイン領域35が形成される。
【００２３】
なお、図１（ｃ）の工程でチャネルインプラが行われる際、低加速エネルギーでリンイオン（Ｐ+）が注入されることにより、ＥタイプのNMOSFET領域23ではリンイオンがSTI 21を通過することはなく、STI 21中に溜まるので、フィールド反転防止領域32の不純物濃度プロファイルに影響を及ぼすことがない。従って、MOSFETの微細化に伴うフィールド間リーク電流の増加や、MOSFETの接合耐圧の低下をもたらすこともなく、素子分離能力の低下を引き起こすおそれはない。
【００２４】
因みに、上記したように形成されるＥタイプのMOSFETのゲート電圧Vg対ドレイン電流Id特性をシミュレーションした結果、特性の低下は認められなかった。
【００２５】
なお、閾値制御用の不純物イオンはSTI 21を通過しないものであればよい。また、閾値制御用の不純物イオン種とフィールドインプラ用の不純物イオン種とは異なるものでもよく、本例のように、第１の不純物イオン種としてボロン、第２の不純物イオン種としてリンを用いてもよい。
【００２６】
上記したような製造方法によれば、ＤタイプのNMOSFET領域22に例えば4V程度の低耐圧のＤタイプのNMOSFETを、ＥタイプのNMOSFET領域23に例えば30V程度の高耐圧のＥタイプのNMOSFETを形成するために、チャネルインプラとフィールドインプラとを１回のPEP工程で形成された同じレジスト層を用いて実施することができる。
【００２７】
即ち、閾値電圧が異なるMOSFETのグループ毎にフィールドインプラとチャネルインプラとを１回のPEP工程で形成された同じレジスト層を用いて実施できるので、従来、必要としたチャネルインプラ専用のマスクの形成／剥離工程を削減でき、製造コストが抑制できる。
【００２８】
なお、上記実施形態では、フィールドインプラを行った後にチャネルインプラを行う場合について説明したが、これは始めにチャネルインプラを行った後にフィールドインプラを行うように変形してもよい。この場合、両方のインプラ時に使用されるマスクは勿論同じものである。
【００２９】
また、ＥタイプのNMOSFET領域23に形成される高耐圧のEタイプMOSFETを構成するゲート酸化膜と、ＤタイプのNMOSFET領域22に形成されるDタイプMOSFETを構成するゲート酸化膜の膜厚を異ならせるようにしてもよい。ＥタイプのNMOSFET領域23に形成される高耐圧のEタイプMOSFETが要求される耐圧を実現するために、ＤタイプのNMOSFET領域22に形成されるDタイプMOSFETを構成するゲート酸化膜の膜厚よりも厚いゲート酸化膜を使用することで所望の耐圧が実現でき、さらに効果的である。
【００３０】
加えて、ＥタイプのNMOSFET領域23に形成される高耐圧のEタイプMOSFETを構成するソース、ドレイン拡散層35は、ＤタイプのNMOSFET領域22に形成されるDタイプMOSFETを構成するソース、ドレイン拡散層35と同一の不純物濃度及び不純物種を持つものでなくともよい。例えば、ＥタイプのNMOSFET領域23に形成される高耐圧のEタイプMOSFETが要求される耐圧を実現するために、ＥタイプのNMOSFETのソース、ドレイン領域の不純物濃度を、ＤタイプのNMOSFET領域22に形成されるDタイプMOSFETのソース、ドレイン領域よりも低濃度にすることで所望の高耐圧が実現できる。
【００３１】
＜第２の実施形態＞
第２の実施形態では、ＥタイプのNMOSFET、高耐圧のＤタイプのNMOSFET、及び低耐圧のＤタイプのNMOSFETそれぞれにおけるフィールドインプラとチャネルインプラとが、第１の実施形態に準じて１回のPEP工程で作成されたレジスト層を用いて行われる例を説明する。
【００３２】
図３（ａ）は上記各MOSFETのパターンレイアウトを一部透視して概略的に示す平面図であり、図３（ｂ）は図３（ａ）中のＡ−Ａ´線に沿う断面図である。なお、図１（ａ）乃至図１（ｄ）と対応する箇所には同じ符号を付してその説明は省略する。
【００３３】
図３（ｂ）において、41、42、43は、それぞれSTI 21によって囲まれた基板20によって形成されたＥタイプのNMOSFET領域、高耐圧のＤタイプのNMOSFET領域、低耐圧のＤタイプのNMOSFET領域である。ＥタイプのNMOSFET領域41に形成されるＥタイプのNMOSFET、及びＤタイプのNMOSFET領域43に形成される低耐圧のＤタイプのNMOSFETの構造は、第１の実施形態の図１（ｄ）中に示される各NMOSFETと同じ構造を有する。
【００３４】
高耐圧のＤタイプのNMOSFETは、低耐圧のＤタイプのNMOSFETと比べて、フィールド反転防止領域が、STI 21の中央部底面直下部に位置するフィールド反転防止領域36Aと、ＤタイプのNMOSFET領域42の中央部の下方部に形成されるフィールド反転防止領域36Bとに分離されている。つまり、フィールド反転防止領域36Aとソース、ドレイン領域35との間にギャップがある点が異なり、その他は同じである。なお、低耐圧のＤタイプのNMOSFETは、高耐圧のＤタイプのNMOSFETよりも高閾値電圧を実現する構造である。
【００３５】
上記した各MOSFETの製造工程において、チャネルインプラとフィールドインプラのイオン注入マスクとして使用されるレジスト層の平面パターンは、ＥタイプのNMOSFET領域41と低耐圧のＤタイプのNMOSFET領域43においては、図１（ｂ）、（ｃ）を参照して前述した第１の実施形態と同様である。そして、高耐圧のＤタイプのNMOSFET領域42で使用されるレジスト層は、フィールド反転防止領域36Aに対応した開口部と、フィールド反転防止領域36Bに対応した開口部とを有する。
【００３６】
この場合、３種類のMOSFETのフィールドインプラとチャネルインプラとを、１回のPEP工程で形成されたマスク層を用いて実施することができ、従来、必要としたチャネルインプラ専用のマスク層の形成／剥離工程を削減することができ、製造コストを抑制することができる。
【００３７】
＜第１の実施形態の変形例＞
前述した第１の実施形態において、低耐圧のＤタイプのNMOSFETに代えて、第２の実施形態に示したような高耐圧のＤタイプのNMOSFETを製造する、つまり、ＥタイプのNMOSFETと高耐圧のＤタイプのNMOSFETのフィールドインプラとチャネルインプラとを、１回のPEP工程で形成された１つのマスク層を用いて実施するように変更できる。この場合にも、前述した第１の実施形態と同様の効果が得られる。
【００３８】
＜第３の実施形態＞
図４（ａ）は耐圧が異なる２つのＤタイプのNMOSFETがカスケード接続された半導体装置の等価回路を示す。
【００３９】
ここでは、高耐圧のＤタイプのNMOSFET 51のドレイン領域に例えば30V程度の高電圧が印加され、低耐圧のＤタイプのNMOSFET 52のソース領域には例えば1.5V程度の低電圧が印加される。そして、それぞれのNMOSFETのゲートに0Vのバイアスが印加された状態で、高電圧から低電圧に向かって流れる電流を遮断する様子を示している。
【００４０】
図４（ｂ）は、図４（ａ）に示した回路を実現した平面パターンの一例を示す。高耐圧のＤタイプのNMOSFET 51と低耐圧のＤタイプのNMOSFET 52とは、STI 21によって囲まれた半導体基板からなる１つのＤタイプのNMOSFET領域内に隣接して形成されている。図４（ｂ）中、151は高耐圧のＤタイプのNMOSFET 51のゲート電極、161はNMOSFET 51のドレイン領域、162 NMOSFET 51のソース領域と低耐圧のＤタイプのNMOSFET 52のドレイン領域とを兼ねた領域、152は低耐圧のＤタイプのNMOSFET 52のゲート電極、163は低耐圧のＤタイプのNMOSFET 52のソース領域である。
【００４１】
高耐圧のＤタイプのNMOSFET 51では、図４（ｂ）中に斜線で示すように、STI 21の中央部の底面直下部でそのドレイン、ソース領域から離れた位置にフィールドインプラ領域131が形成されている。これに対して、低耐圧のＤタイプのNMOSFET 52では、図４（ｂ）中に斜線で示すように、STI 21の底面直下部でそのドレイン、ソース領域に隣接する位置にフィールドインプラ領域132が形成されている。
【００４２】
図３（ｂ）に示す場合と同様に、高耐圧のＤタイプのNMOSFET 51のゲート電極151の下部にはシリコン酸化膜からなるゲート絶縁膜が設けられ、同様に、低耐圧のＤタイプのNMOSFET 52のゲート電極152の下部にはシリコン酸化膜からなるゲート絶縁膜が設けられている。そして、ゲート電極152の下部に設けられたゲート絶縁膜の膜厚は、ゲート電極151の下部に設けられたゲート絶縁膜よりも薄い。
【００４３】
なお、図４（ａ）に示した回路を実現する場合、従来では、高耐圧のＤタイプのNMOSFET 51を形成する工程と、低耐圧のＤタイプのNMOSFET 52を形成する工程を別々に実施し、高耐圧のＤタイプのNMOSFET 51のソース領域と低耐圧のＤタイプのNMOSFET 52のドレイン領域との間を配線で接続していた。
【００４４】
これに対して、図４（ｂ）に示したパターンを有する半導体装置では、PEP工程の削減及び占有領域、つまりパターン占有面積が縮小できる。
【００４５】
＜第４の実施形態＞
第１の実施形態では、ゲート酸化膜及びゲート電極用の導電体膜の堆積がプロセスの後半で行われる場合を説明した。これに対し、第４の実施形態では、ゲート酸化膜及びゲート電極用の導電体膜の堆積がプロセスの初期の段階で行われる。この場合にも、第１の実施形態と同様に、ＥタイプのNMOSFETとＤタイプのNMOSFETとが同一基板上に形成される半導体装置を製造する場合を例にして説明する。
【００４６】
まず、図５（ａ）に示すように、Ｐ型の半導体基板（半導体層）20の表面上に、800℃のドライ雰囲気中で厚さが10ｎｍのゲート酸化膜61が堆積され、続いてLP-CVD(低圧CVD)法により、厚さ50ｎｍの多結晶シリコン層62が堆積される。この多結晶シリコン層62の堆積時に不純物としてリン（Ｐ）がドープされ、多結晶シリコン層62は低抵抗化される。
【００４７】
次に、多結晶シリコン層62、ゲート酸化膜61及びその下部の半導体基板20が選択的にエッチングされ、半導体基板20の表面領域に浅い溝部が形成される。続いて全面に絶縁膜、例えばシリコン酸化膜(SiO2膜)が堆積されて上記溝部が埋め込まれ、続いて例えば化学的機械的研磨法（CMP)により絶縁膜が削られることで表面が平坦化され、図５（ｂ）に示すように、溝部が絶縁膜によって埋め込まれた複数のSTI 21が形成される。溝部を形成する際に、溝部は、多結晶シリコン層62及びゲート酸化膜61に対して自己整合的に形成される。
【００４８】
ここで、図５（ｂ）の右側には、STI 21によって囲まれた基板20によってＤタイプのNMOSFET領域22が形成されている状態を示し、左側には、STI 21によって囲まれた基板20によってＥタイプのNMOSFET領域23が形成されている状態を示している。
【００４９】
次に、図５（ｃ）に示すように、PEP工程によりイオン注入用のマスクが形成される。このマスクとして例えばレジスト層25が形成される。このレジスト層25には、ＤタイプのNMOSFET領域22の全領域上及びこの領域22の周囲に設けられたSTI 21の一部、例えばＤタイプのNMOSFET領域22の端部からSTI 21のほぼ中央部上に渡って連続するように開口された第１の開口部26と、ＥタイプのNMOSFET領域23の周囲に設けられたSTI 21の一部、例えばSTI 21のほぼ中央部上に対応した位置に開口された第２の開口部27が形成される。続いて、上記レジスト層25をマスク層として用いて、基板20と同一導電型、つまりＰ型の不純物イオン、例えばボロンイオン（Ｂ+）が注入され、フィールドインプラのためのイオン注入領域28が形成される。このイオン注入の際に、図２に示すように、ボロンイオン（Ｂ+）はSTI 21を通過してSTI 21の底面直下部に達し、注入されたイオンの不純物プロファィルのピークがSTI 21の底面直下の基板20内に位置するように、イオンの加速エネルギー等のイオン注入条件が設定される。
【００５０】
次に、図６（ａ）に示すように、図５（ｃ）の工程で使用されたレジスト層25をマスクとして用いて、基板20とは反対導電型、つまりＮ型の不純物イオン、例えばリンイオン（Ｐ+）が注入され、ＤタイプのNMOSFET領域22に形成されるＤタイプのNMOSFETの閾値電圧を制御する、つまりチャネルインプラのためのイオン注入領域29が形成される。このイオン注入の際に、図２に示すように、注入されたリンイオン（Ｐ+）の不純物プロファィルのピークがSTI 21の深さ方向の途中に位置するように、イオンの加速エネルギー等のイオン注入条件が設定される。
【００５１】
次に、上記レジスト層25が剥離された後、熱処理が施されて、図６（ｂ）に示すように、上記イオン注入領域28、29が活性化されて、ＤタイプのNMOSFET領域22及びその周辺にＰ−型のフィールド反転防止領域30が形成され、かつＤタイプのNMOSFET領域22の表面領域にＮ型のチャネルインプラ領域31が形成される。また、ＥタイプのNMOSFET領域23の周囲に設けられたSTI 21の底部にＰ−型のフィールド反転防止領域32が形成される。
【００５２】
さらに全面に新たに多結晶シリコン膜63が堆積され、続いてPEPにより多結晶シリコン膜63、62がパターニングされてＤタイプのNMOSFET領域22及びＥタイプのNMOSFET領域23にゲート電極34がそれぞれ形成される。続いて、上記各ゲート電極34をマスクに用いて、ＤタイプのNMOSFET領域22及びＥタイプのNMOSFET領域23にＮ型不純物が導入され、拡散されることでＮ＋型のソース、ドレイン領域35が形成される。
【００５３】
第４の実施形態においても、閾値電圧が異なるMOSFETのグループ毎にフィールドインプラとチャネルインプラとを１回のPEP工程で形成された同じレジスト層を用いて実施できるので、従来、必要としたチャネルインプラ専用のマスクの形成／剥離工程を削減でき、製造コストが抑制できる。
【００５４】
第４の実施形態においても、第１の実施形態の場合と同様に、ＥタイプのNMOSFET領域23に形成される高耐圧のEタイプMOSFETを構成するゲート酸化膜と、ＤタイプのNMOSFET領域22に形成されるDタイプMOSFETを構成するゲート酸化膜の膜厚を異ならせるようにしてもよい。
【００５５】
さらに、第１の実施形態の場合と同様に、ＥタイプのNMOSFET領域23に形成される高耐圧のEタイプMOSFETを構成するソース、ドレイン拡散層35は、ＤタイプのNMOSFET領域22に形成されるDタイプMOSFETを構成するソース、ドレイン拡散層35と同一の不純物濃度及び不純物種を持つものでなくともよい。
【００５６】
また、第４の実施形態では、ゲート酸化膜及びゲート電極用の導電体膜の堆積がプロセスの初期の段階で行われ、その後、STI 21が形成される。ＭＯＳ型半導体装置を製造する際、高密度化、低価格を実現する手法として、ＭＯＳトランジスタのソース領域、ドレイン領域の形成予定領域及びチャネル領域に、ゲート電極材料の一部を形成した後、ゲート電極材料をマスクに用いて自己整合的に素子分離領域を形成するものが文献（T.Ukeda, et.al.,SSDM 1996, pp260-262）に開示されている。従って、この実施の形態においても、自己整合的に素子領域及びSTI領域を確保することができるので、加工ばらつきの影響を最小限にでき、素子の高密度化が実現される。
【００５７】
さらに、第４の実施形態では、フィールドインプラとチャネルインプラとが行われる前は、多結晶シリコン膜62として薄い膜厚のものを形成しておき、ゲート電極をパターニング形成する際に、改めて別の多結晶シリコン膜63を追加してパターニングするようにしている。このため、チャネルインプラの際に、薄い膜厚の多結晶シリコン膜62を介して不純物イオンを注入するので、比較的低加速度で注入でき、チャネリングによるイオン注入のバラツキが低減できる。また、ゲート電極34は２層の多結晶シリコン膜62、63により形成され、膜厚を十分に厚くできるので、ゲート抵抗も増大しない。
【００５８】
＜第５の実施形態＞
第４の実施形態では、STI 21が形成された後にフィールドインプラとチャネルインプラとが行われる場合を説明した。これに対し、第５の実施形態では、フィールドインプラとチャネルインプラとが行われた後にSTI 21が形成される。以下、図７乃至図８を参照して第５の実施形態の方法を説明する。
【００５９】
まず、図７（ａ）に示すように、図６（ａ）の工程と同様に、Ｐ型の半導体基板（半導体層）20の表面上にゲート酸化膜61が堆積され、続いて多結晶シリコン層62が堆積される。この多結晶シリコン層62には不純物としてリン（Ｐ）がドープされており、低抵抗化されている。
【００６０】
次に、図７（ｂ）に示すように、図５（ｂ）の工程で形成されたものと同じパターンを持つレジスト層25が形成される。続いて、上記レジスト層25をマスク層として用いて、基板20と同一導電型、つまりＰ型の不純物イオン、例えばボロンイオン（Ｂ+）が注入され、フィールドインプラのためのイオン注入領域28が形成される。このイオン注入の際は、注入されたイオンの不純物プロファィルのピークが、後の工程で形成されるSTIの底面直下の基板20内に位置するように、イオンの加速エネルギー等のイオン注入条件が設定される。
【００６１】
次に、図７（ｃ）に示すように、図７（ｂ）の工程で使用されたレジスト層25をマスクとして用いて、基板20とは反対導電型、つまりＮ型の不純物イオン、例えばリンイオン（Ｐ+）が注入され、ＤタイプのNMOSFET領域22に形成されるＤタイプのNMOSFETの閾値電圧を制御する、つまりチャネルインプラのためのイオン注入領域29が形成される。このイオン注入の際は、注入されたリンイオン（Ｐ+）の不純物プロファィルのピークが、後の工程で形成されるSTIの深さ方向の途中に位置するように、イオンの加速エネルギー等のイオン注入条件が設定される。
【００６２】
次に、上記レジスト層25が剥離された後、熱処理が施されて、図８（ａ）に示すように、上記イオン注入領域28、29が活性化されて、ＤタイプのNMOSFET領域22及びその周辺にＰ−型のフィールド反転防止領域30が形成され、かつＤタイプのNMOSFET領域22の表面領域にＮ型のチャネルインプラ領域31が形成される。また、ＥタイプのNMOSFET領域23の周囲にはＰ−型のフィールド反転防止領域32が形成される。
【００６３】
次に、多結晶シリコン層62、ゲート酸化膜61及びその下部の半導体基板20が選択的にエッチングされ、半導体基板20の表面領域に浅い溝部が形成される。続いて全面に絶縁膜、例えばシリコン酸化膜(SiO2膜)が堆積されて上記溝部が埋め込まれ、続いて例えば化学的機械的研磨法（CMP)により絶縁膜が削られることで表面が平坦化され、図８（ｂ）に示すように、溝部が絶縁膜によって埋め込まれた複数のSTI 21が形成される。
【００６４】
この後、全面に新たに多結晶シリコン膜63が堆積され、続いてPEPにより多結晶シリコン膜63、62がパターニングされてＤタイプのNMOSFET領域22及びＥタイプのNMOSFET領域23にゲート電極34がそれぞれ形成される。続いて、上記各ゲート電極34をマスクに用いて、ＤタイプのNMOSFET領域22及びＥタイプのNMOSFET領域23にＮ型不純物が導入され、拡散されることで、図８（ｃ）に示すようにＮ＋型のソース、ドレイン領域35が形成される。
【００６５】
第５の実施形態でも第４の実施形態と同様の効果が得られる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る半導体装置のMOSFET部の製造工程の一例を示す断面図。
【図２】図１に示した工程により形成されたSTI及びその底面直下部の深さ方向における不純物濃度プロファイルの一例を示す特性図。
【図３】本発明の第２の実施形態に係る半導体装置の３種類のMOSFET部のパターンレイアウトを一部透視して概略的に示す平面図及び構造の一例を概略的に示す断面図。
【図４】耐圧が異なる２つのＤタイプのNMOSFETがカスケード接続された等価回路及びこれを実現する本発明の第３の実施形態に係る半導体装置のMOSFET部のパターンレイアウトの一例を示す平面図。
【図５】本発明の第４の実施形態に係る半導体装置の製造工程の一例を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】本発明の第５の実施形態に係る半導体装置の製造工程の一例を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】従来の半導体装置のMOSFET部の製造工程の一例を示すフローチャート。
【図１０】図９のフローチャートに対応する製造工程を示す断面図。
【符号の説明】
【００６７】
20…半導体基板（半導体層）、21…STI（素子分離領域）、22…ＤタイプのNMOSFET領域、23…ＥタイプのNMOSFET領域、24…シリコン酸化膜、25…レジスト層、26…第１の開口部、27…第２の開口部、28、29…イオン注入領域、30…Ｐ−型のフィールド反転防止領域、31…Ｎ型のチャネルインプラ領域、32…Ｐ−型のフィールド反転防止領域、33…シリコン酸化膜（ゲート絶縁膜）、34…ゲート電極、35…Ｎ＋型のソース、ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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