(57)【要約】【課題】安定的で高速応答が可能な電源装置を提供する。【解決手段】電源装置においてＰＩＤ帰還制御を行う際に、従来は一巡伝達関数のボード線図上においてゲイン余裕と位相余裕を設ける必要があった。本発明の電源装置の制御部は、その伝達関数の形式は従来と同じであるが各係数の値は異なり、ゲイン余裕を確保することなく位相余裕のみを確保し、ゲインの減少が激しい部分８１と位相が大幅に遅れる部分８２とを設けるような伝達関数を実現する回路である。これは、ＰＩＤの積分要素をＬＣフィルタの共振周波数より高い周波数領域まで適用することにより実現される。これにより、安定性を損なうことなく、高速応答が可能となる。また、回路定数の設定についても困難性が高まることは無い。【選択図】  図８
2004180407.tif 000002
【特許請求の範囲】
【請求項１】
入力直流電源からの入力電圧を変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路は、
【数１】
2004180407.tif 000015
（Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は係数）
で表され且つ分子の根が実数である伝達関数Ｇを実現し、
前記電力変換回路の伝達関数と前記ＬＣフィルタ及び負荷の伝達関数と前記制御回路の伝達関数Ｇとから求められる一巡伝達関数が、ゲイン余裕を持たない周波数特性を実現することを特徴とする電源装置。
【請求項２】
入力直流電源からの入力電圧を変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路は、
【数２】
2004180407.tif 000016
（Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は係数）
で表され且つ分子の根が実数である伝達関数Ｇを実現し、
前記電力変換回路の伝達関数と前記ＬＣフィルタ及び負荷の伝達関数と前記制御回路の伝達関数Ｇとから求められる一巡伝達関数が、位相余裕とゲイン余裕のうち位相余裕のみを有する周波数特性を実現することを特徴とする電源装置。
【請求項３】
入力直流電源からの入力電圧を変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路は、
【数３】
2004180407.tif 000017
（Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は係数）
で表され且つ分子の根が実数である伝達関数Ｇを実現し、
前記電力変換回路の伝達関数と前記ＬＣフィルタ及び負荷の伝達関数と前記制御回路の伝達関数Ｇとから求められる一巡伝達関数が、位相が−１８０°となる周波数でゲインが０デシベルを超える周波数特性を実現することを特徴とする電源装置。
【請求項４】
前記位相が−１８０°となる周波数は、前記ＬＣフィルタの共振周波数からゲイン交差周波数までの周波数帯域内に設定されることを特徴とする請求項３記載の電源装置。
【請求項５】
入力直流電源からの入力電圧を変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路は、
【数４】
2004180407.tif 000018
（Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は係数）
で表され且つ分子の根が実数である伝達関数Ｇを実現し、
前記電力変換回路の伝達関数と前記ＬＣフィルタ及び負荷の伝達関数と前記制御回路の伝達関数Ｇとから求められる一巡伝達関数が、最も位相が遅れる周波数でゲインが０デシベルを超える周波数特性を有することを特徴とする電源装置。
【請求項６】
前記位相が最も遅れる周波数が、前記ＬＣフィルタの共振周波数からゲイン交差周波数までの周波数帯域内に設定されることを特徴とする請求項５記載の電源装置。
【請求項７】
入力直流電源からの入力電圧を変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路は、
【数５】
2004180407.tif 000019
（Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は係数）
で表され且つ分子の根が実数である伝達関数Ｇを実現するＰＩＤ制御機能を有し、前記ＬＣフィルタの共振周波数より高い周波数で積分制御要素を適用することを特徴とする電源装置。
【請求項８】
前記制御回路が、さらに、ゲイン交差周波数より低い周波数で微分制御要素を適用することを特徴とする請求項７記載の電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源装置に関し、より詳しくは電源装置におけるフィードバック制御技術に関する。
【０００２】
【従来の技術】
図１７に従来の電源装置のブロック線図の概要を示す。このブロック線図では、出力電圧Ｖｏが負帰還されて目標電圧Ｖｒｅｆから引き算され、その結果である（Ｖｒｅｆ−Ｖｏ）がＰＩＤ制御器に対応する伝達関数ＰＩＤに入力される。この伝達関数ＰＩＤの出力は、フィードフォワードされた目標電圧Ｖｒｅｆと加算されて、当該加算結果は電力変換回路に対応する伝達関数ＰＷに入力される。伝達関数ＰＷの出力はＬＣフィルタなどに対応する伝達関数ＬＣに入力され、当該伝達関数ＬＣの出力が出力電圧Ｖｏとなる。なお、ＰＩＤ制御器は、比例（Ｐ：Ｐｒｏｐｏｒｔｉｏｎａｌ）要素、積分（Ｉ：Ｉｎｔｅｇｒａｌ）要素及び微分（Ｄ：Ｄｉｆｆｅｒｅｎｔｉａｌ）要素を組み合わせた制御器である。従来では、制御対象を安定制御するため、ＰＩＤ制御器の伝達関数ＰＩＤ、電力変換回路に対応する伝達関数ＰＷ及びＬＣフィルタなどの伝達関数ＬＣからなる一巡伝達関数のボード線図において、ゲイン余裕と位相余裕の２つを確保することが求められてきた。図１８は従来の電源装置の一巡伝達関数のボード線図であって、上段はゲインの周波数特性を、下段は位相の周波数特性を示している。位相余裕とは、図１８に示すように、ボード線図上においてゲインが０ｄＢ（デシベル）になった時の、−１８０°（ｄｅｇｒｅｅ）からの位相マージンを言う。位相余裕は、通常は４５°から６０°以上必要とされている。また、ゲイン余裕とは、同じく図２０に示すように、位相が−１８０°遅れる時のマイナス側のゲインマージンである。通常は６ｄＢ以上必要とされる。
【０００３】
このような安定条件の下、具体的には以下のような設計がなされる。すなわち、定常偏差を解決するために低周波帯域から積分要素を適用するが、制御対象のＬＣフィルタが２次遅れ系で共振周波数以降に１８０°位相遅れが発生するため、共振周波数以降大幅な位相遅れが発生しないように共振周波数より低い周波数で積分要素の適用を終了させている。そして、位相余裕及びゲイン余裕を確保するため、共振周波数付近から微分要素を適用している。しかしながら、このような従来の電源装置においては、ゲイン余裕及び位相余裕を両方確保しながら制御器の設計を行うため、高ゲイン化するのが難しく、高速応答性に問題を有している。
【０００４】
また、例えば米国特許第５８４４４０３号公報（特許文献１）には、図２１のような回路構成が示されている。すなわち、図２１の電源装置は、電圧変換器１００２と、入力電源１００３と、平滑回路１００４と、負荷１００５と、制御器１０００とから構成される。制御器１０００は、抵抗Ｒ１１乃至Ｒ１７と、キャパシタＣ１１及びＣ１２と、増幅器１０１１とを有する。抵抗Ｒ１１及び抵抗Ｒ１４の一端は負荷１００５の正極側に接続されており、抵抗Ｒ１１の他端は増幅器１０１１の負極側の入力端子並びに抵抗Ｒ１２及びＲ１３の一端に、抵抗Ｒ１４の他端は抵抗Ｒ１５及びＲ１６並びにキャパシタＣ１２の一端に接続されている。抵抗Ｒ１２及びＲ１５並びにキャパシタＣ１２の他端は接地されている。また、その一端が抵抗Ｒ１１及びＲ１２並びに増幅器１０１１の負極側の入力端子に接続されている抵抗Ｒ１３の他端は、キャパシタＣ１１に接続されている。キャパシタＣ１１の他端は、増幅器１０１１の出力端子及び電圧変換器１００２の比較器１０２１の第１の入力端子に接続される。その一端が抵抗Ｒ１４及びＲ１５並びにキャパシタＣ１２に接続される抵抗Ｒ１６の他端は、増幅器１０１１の正極側の入力端子及び抵抗Ｒ１７に接続される。抵抗Ｒ１７の他端は、指令電圧電源Ｖｒの正極側端子に接続される。指令電圧電源Ｖｒの負極側端子は接地されている。
【０００５】
電圧変換器１００２は、比較器１０２１と、三角波生成器１０２２と、ゲート駆動回路１０２３と、ＭＯＳＦＥＴ１０２４と、チョークコイル１０２５とから構成される。上でも述べたように、比較器１０２１の第１の入力端子は増幅器１０１１の出力端子及びキャパシタＣ１１に接続されており、比較器１０２１の第２の入力端子は三角波生成器１０２２に接続されている。比較器１０２１の出力端子はゲート駆動回路１０２３に接続されており、ゲート駆動回路１０２３の出力はＭＯＳＦＥＴ１０２４のゲートに接続されている。ＭＯＳＦＥＴ１０２４のソースは接地されており、ドレインはチョークコイル１０２５の一端及び平滑回路１００４のダイオード１０４１のアノードと接続されている。チョークコイル１０２５の他端は、入力電源１００３の正極側端子に接続されている。入力電源１００３の負極側端子は接地されている。
【０００６】
平滑回路１００４は、ダイオード１０４１とキャパシタ１０４２とから構成される。上で述べたようにダイオード１０４１のアノードはＭＯＳＦＥＴ１０２４のドレイン及びチョークコイル１０２５の一端に接続され、カソードはキャパシタ１０４２の一端及び負荷１００５の正極側端子に接続されている。キャパシタ１０４２の他端は接地されている。負荷１００５の正極側端子はダイオード１０４１のカソード及びキャパシタ１０４２の一端に接続されており、負極側端子は接地されている。
【０００７】
制御器１０００は、出力電圧Ｖｏと指令電圧電源の指令電圧Ｖｒとから制御信号ｕを生成する。制御信号ｕは比較器１０２１において三角波生成器１０２２の出力と比較され、比較器１０２１の出力はゲート駆動回路１０２３を介してＭＯＳＦＥＴ１０２４のゲートを駆動する。入力電源１００３の入力電圧は、比較器１０２１の出力に従ってオン又はオフされるＭＯＳＦＥＴ１０２４及びチョークコイル１０２５により変換され、平滑回路１００４により平滑化された後に負荷１００５に出力電圧Ｖｏとして出力される。
【０００８】
ここで制御器１０００の伝達関数は以下のようになる。
【数６】
2004180407.tif 000003
なお、各係数ｂ０、ｂ１、ｂ２及びａは、以下のように表される。
【数７】
2004180407.tif 000004
【０００９】
この電源装置の特徴は、（１）式の分子の根が虚数になることであり、ゲインが最も減少する周波数において位相を所定の範囲に引き上げ、より安定した制御を行うことができるとされる。しかしながら、図２１の回路では多くの抵抗及びキャパシタが存在するので、（１）式の分子の根を虚数にしつつ各回路定数をうまく決定することが困難で設計がしにくいという問題がある。また、本特許の関連特許としては米国特許第５５８３７５２号がある。
【００１０】
【特許文献１】
米国特許第５８４４４０３号
【特許文献２】
米国特許第５５８３７５２号
【００１１】
【発明が解決しようとする課題】
このように従来技術では少ない回路定数設定で高速応答を可能にする電源装置を実現することはできなかった。
【００１２】
従って、本発明の目的は、安定性を保持しつつ高速応答が可能で且つより設計の行いやすい電源装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明の第１の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、当該制御回路は、
【数８】
2004180407.tif 000005
（Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は係数）で表され且つ分子の根が実数である伝達関数Ｇを実現し、電力変換回路の伝達関数とＬＣフィルタ及び負荷の伝達関数と制御回路の伝達関数Ｇとから求められる一巡伝達関数が、ゲイン余裕を持たない周波数特性を有するものである。
【００１４】
従来の定説では、ゲイン余裕と位相余裕の両方を確保しないと安定した電源装置を得ることができないとされてきたが、本願の発明者の新規且つ非自明な知見によれば、少なくとも制御回路が（２）式で表され且つ分子の根が実数である伝達関数Ｇを実現する回路を用いれば、ゲイン余裕を確保せずとも安定性については問題がないことが分かった。また、（２）式で表され且つ分子の根が実数である伝達関数Ｇを採用すれば、後に述べるように、設定しなければならない回路定数の数は少なくなるため設計もし易い。さらに、ゲイン余裕を確保しないように伝達関数Ｇを決定した場合には、必然的に高速応答が可能な電源装置となる。
【００１５】
本発明の第２の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、当該制御回路は、（２）式で表され且つ分子の根が実数である伝達関数Ｇを実現し、電力変換回路の伝達関数とＬＣフィルタ及び負荷の伝達関数と制御回路の伝達関数Ｇとから求められる一巡伝達関数が、位相余裕とゲイン余裕のうち位相余裕のみを有する周波数特性を示すものである。
【００１６】
本発明の第３の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、当該制御回路は、（２）式で表され且つ分子の根が実数である伝達関数Ｇを実現し、電力変換回路の伝達関数とＬＣフィルタ及び負荷の伝達関数と制御回路の伝達関数Ｇとから求められる一巡伝達関数が、位相が−１８０°となる周波数でゲインが０デシベルを超える周波数特性を実現するものである。
【００１７】
なお、位相が−１８０°となる周波数が、ＬＣフィルタの共振周波数からゲイン交差周波数までの周波数帯域内に設定される場合もある。従来においてはゲイン余裕を持たせるため、ＬＣフィルタにより生ずる位相遅れに対して位相進み補償を行っていた。しかし、上でも述べたように本願の発明者の新規且つ非自明な知見によればゲイン余裕を確保する必要ない。従って、本発明の第３の態様においては、ＬＣフィルタの共振周波数からゲイン交差周波数（ゲインが０ｄＢとなる周波数）までの周波数帯域において位相が−１８０°以下になる場合があり、その際大きくゲインを下げることなく０ｄＢを超える状態にする。これにより高速応答が実現する。
【００１８】
本発明の第４の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路とを具備し、当該制御回路は、（２）式で表され且つ分子の根が実数である伝達関数Ｇを実現し、電力変換回路の伝達関数とＬＣフィルタ及び負荷の伝達関数と制御回路の伝達関数Ｇとから求められる一巡伝達関数が、最も位相が遅れる周波数でゲインが０デシベルを超える周波数特性を有するものである。
【００１９】
上でも述べたようにＬＣフィルタによる位相遅れに対して位相進み補償を全く又はあまり行わない場合には、ＬＣフィルタによる位相遅れにより位相は大幅に遅れることになる。このようなＬＣフィルタによる位相遅れにより最も位相が遅れる周波数帯域を設け、当該周波数帯域にてゲインが０ｄＢを超えるような構成とすることにより、高速応答を実現する。なお、位相が最も遅れる周波数が、ＬＣフィルタの共振周波数からゲイン交差周波数までの周波数帯域内に設定される場合もある。
【００２０】
本発明の第５の態様に係る電源装置は、入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、当該制御回路は、（２）式で表され且つ分子の根が実数である伝達関数Ｇを実現するＰＩＤ制御機能を有し、ＬＣフィルタの共振周波数より高い周波数で積分制御要素を適用する回路である。
【００２１】
このようにＬＣフィルタの共振周波数より高い周波数帯においても積分制御要素を適用することにより、ＬＣフィルタにより最も位相が遅れる周波数を含む所定の周波数帯域が生成され、ゲインはＬＣフィルタによるローパスフィルタの特性及び積分制御要素の特性から急激に減少するようになる。このゲインの高傾斜化は、上記所定の周波数帯域の中でも高ゲインを実現させ、結果として負荷急変時にも高速応答できる仕組みが実現できる。さらに、上記制御回路が、ゲイン交差周波数より低い周波数で微分制御要素を適用するような回路である場合もある。
【００２２】
なお、以下でも具体的に説明するが、本発明の第１乃至第５の態様における伝達関数Ｇを実現する回路は多数存在し、いずれであってもよい。
【００２３】
【発明の実施の形態】
［実施の形態１］
本発明の第１の実施の形態に係る電源装置１０の回路構成を図１に示す。電源装置１０は、降圧型の電源装置であって、ＬＣフィルタ部１と、ＰＩＤ制御器である制御部２と、電力変換部３とから構成される。
【００２４】
制御部２は、抵抗Ｒ１乃至Ｒ４と、キャパシタＣ１及びＣ２と、増幅器２１と、基準電圧電源２２とを含む。抵抗Ｒ１及びキャパシタＣ１は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ１と抵抗Ｒ２は直列に接続されており、キャパシタＣ１及び抵抗Ｒ２は抵抗Ｒ１と並列に接続されている。従って、その一端がキャパシタＣ１と接続している抵抗Ｒ１の他端は、抵抗Ｒ２に接続されている。また、抵抗Ｒ１及びＲ２は、増幅器２１の負極側入力端子に接続されており、さらに抵抗Ｒ３及びキャパシタＣ２に接続されている。キャパシタＣ２と抵抗Ｒ４は直列に接続されており、キャパシタＣ２及び抵抗Ｒ４は抵抗Ｒ３と並列に接続されている。従って、その一端がキャパシタＣ２と接続している抵抗Ｒ３の他端は、抵抗Ｒ４と接続されている。また、抵抗Ｒ３及びＲ４は増幅器２１の出力端子に接続されている。増幅器２１の正極側の入力端子は基準電圧電源２２の正極側端子に接続されており、基準電圧電源２２の負極側端子は接地されている。
【００２５】
電力変換部３は、三角波発振器３１と、ＰＷＭ比較器３２と、ドライブ回路３３と、ダイオード３４と、ＭＯＳＦＥＴ３５と、入力電源３６とから構成される。ＰＷＭ比較器３２の第１の入力端子は制御部２の増幅器２１の出力端子に接続され、第２の入力端子は三角波発振器３１に接続される。ＰＷＭ比較器３２の出力はドライブ回路３３に接続される。ドライブ回路３３の出力は、ＭＯＳＦＥＴ３５のゲートに接続される。ＭＯＳＦＥＴ３５のドレインは、入力電源３６の正極側端子に接続されており、ソースはダイオード３４のカソード及びチョークコイルＬに接続されている。入力電源３６の負極側端子は、ダイオード３４のアノードとキャパシタと負荷Ｒｏの負極側端子とに接続される。
【００２６】
ＬＣフィルタ部１は、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。その一端がＭＯＳＦＥＴ３５のソース及びダイオード３４のカソードに接続されているチョークコイルＬの他端は、キャパシタＣ及び負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣの他端は、負荷Ｒｏの負極側端子とダイオード３４のアノードと入力電源３６の負極側端子と接続されている。
【００２７】
図１に示した電源装置１０の動作を簡単に説明すると、制御部２は負荷Ｒｏに現れる出力電圧Ｖｏと基準電圧Ｖｒｅｆに基づいて制御信号を生成する。この制御信号はＰＷＭ比較器３２において三角波発振器３１から出力される三角波信号と比較され、制御信号の電圧に応じたパルス幅の信号が出力される。ＰＷＭ比較器３２の出力信号はドライブ回路３３を介してＭＯＳＦＥＴ３５をオン又はオフする。入力電源３６の入力電圧Ｖｉは、ＭＯＳＦＥＴ３５のオン及びオフに従って変換され、ダイオード３４とチョークコイルＬ及びキャパシタＣとにより構成されるＬＣフィルタとにより平滑化されて負荷Ｒｏに出力電圧Ｖｏとして出力される。これにより出力電圧Ｖｏを基準電圧Ｖｒｅｆに一致するよう安定的な制御がなされる。
【００２８】
図１に示すような制御部２の伝達関数Ｇは、以下のように表される。
【数９】
2004180407.tif 000006
但し、Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は係数であって、抵抗Ｒ１乃至Ｒ４及びキャパシタＣ１及びＣ２との関係は以下のとおりである。
【数１０】
2004180407.tif 000007
【００２９】
より具体的には図２のテーブルのような回路定数を使用する。すなわち、Ｒ１＝１ｋΩ、Ｒ２＝９８Ω、Ｒ３＝７１０ｋΩ、Ｒ４＝２．２ｋΩ、Ｃ１＝２．２ｎＦ、Ｃ２＝１ｎＦである。そうすると（２）式は、以下に示すようになる。
【数１１】
2004180407.tif 000008
（３）式の分子の根は、−４．５４１×１０５及び−４．１４４×１０５となるため、虚数ではなく実数となる。
【００３０】
なお、電源装置１０の仕様及び他のパラメータは図３に示すものを使用するものとする。すなわち、入力電圧Ｖｉ＝６Ｖ、出力電圧Ｖｏ＝２．５Ｖ、出力電流Ｉｏ＝１Ａ（最大）、チョークコイルＬのリアクタンスＬ＝３μＨ、キャパシタＣのキャパシタンスＣ＝９．４μＦ、負荷Ｒｏ＝２．５Ω、基準電圧Ｖｒｅｆ＝２．５Ｖ、電力変換回路のゲインＫｐ＝１０倍である。
【００３１】
図１の電源回路１０をブロック線図で表すと図４のようになる。すなわち、出力電圧Ｖｏが負帰還されて目標電圧Ｖｒｅｆから引き算され、その結果である（Ｖｒｅｆ−Ｖｏ）が制御器２の伝達関数Ｇに入力される。この伝達関数Ｇの出力は、フィードフォワードされた目標電圧Ｖｒｅｆと加算されて、加算結果が制御対象の伝達関数Ｈに入力され、当該伝達関数Ｈの出力が出力電圧Ｖｏとなる。伝達関数Ｇは上で述べた（２）式の形になる。本実施の形態では、制御対象の伝達関数Ｈは以下のような形であるものとして説明する。
【数１２】
2004180407.tif 000009
これはＬＣフィルタ部１と電力変換部３を合わせた伝達関数である。図３で述べた数値を代入すると以下のとおりになる。
【数１３】
2004180407.tif 000010
一巡伝達関数は、（２）式及び（４）式を掛け合わせたものとなる。より具体的には、（３）式と（５）式を掛け合わせたものとなる。
【００３２】
なお、本電源装置１０において厳密な意味で制御対象のモデル化を考えた場合、電力変換部３に含まれるＭＯＳＦＥＴ３５のスイッチング遅れや他の遅れ要素も存在することになる。しかし、厳密なモデル表現は難しく、ＭＯＳＦＥＴ３５のスイッチング遅れなどがどの程度なのか不明確なため、以下ではＬＣフィルタ部１の遅れが他に比べて非常に大きいものとしてＬＣフィルタ部１と、無視することのできない大きなゲインを有する電力変換部３とを制御対象としてモデル化した場合の例を示す。
【００３３】
（５）式に基づく制御対象のボード線図を図５に示す。図５では上段にゲインの周波数特性及び下段に位相の周波数特性が示されている。図５ではおよそ３×１０４ＨｚがＬＣフィルタ部１の共振周波数である。そして、共振周波数にゲインのピークがあり、位相は共振周波数より前から遅れ始め、共振周波数において急激に遅れ、最終的には１８０°遅れる。（３）式に基づく制御部２のボード線図を図６に示す。図６でも上段にゲインの周波数特性及び下段に位相の周波数特性が示されている。図６においてゲインはおよそ５×１０１Ｈｚまで５７ｄＢで水平であるが、およそ５×１０１Ｈｚからおよそ７×１０４Ｈｚまでほぼ直線的に減少している。それより高周波帯域では、ゲインは少々上昇している。位相は、およそ２×１０３Ｈｚまで−８０°程度の位相遅れが発生し、それより高周波帯域ではおよそ３×１０５Ｈｚまでに＋４０°まで位相が進む。さらに高周波帯域では再度０°程度まで位相遅れが生じている。
【００３４】
図５と図６を重ねたボード線図を図７に示す。上段にゲインの周波数特性を示しており、曲線５１は（５）式のゲイン周波数特性を、曲線３１は（３）式のゲイン周波数特性を示している。本実施の形態では、ＬＣフィルタ部１の共振周波数より高い周波数帯域まで、定常偏差を無くすために低周波数帯域から加えていた積分（Ｉ）要素を用いることが特徴である。図７では、実線で示される部分４１である。また、図７の下段は位相の周波数特性を示しており、曲線５２は（５）式の位相周波数特性を、曲線３２は（３）式の位相周波数特性を示している。実線で示される部分４２がゲイン周波数特性における部分４１に対応しており、一巡伝達関数の位相周波数特性を求めるため曲線５２及び曲線３２が加算されると位相が最も遅れる周波数帯域（以下、トラップポイントと呼ぶ）が生成される。なお、ＰＩＤ制御要素の微分（Ｄ）制御要素は、ゲイン交差周波数より低い周波数から適用している。
【００３５】
図８に一巡伝達関数のボード線図を示す。上段は図５及び図６のゲイン特性を合成した一巡伝達関数のゲイン周波数特性を、下段は図５及び図６の位相周波数特性を合成した一巡伝達関数の位相周波数特性をそれぞれ示す。図７で示したように、ＰＩＤのうち積分（Ｉ）要素をＬＣフィルタ部１の共振周波数より高い周波数帯域まで用いることによって、ゲイン周波数特性の傾斜が大きくなる部分８１が生成される。また、位相が最も遅れる周波数を含むトラップポイント８２も部分８１と同じ周波数帯域で生成される。この周波数帯域において位相は−１８０°以下となり、その際のゲインは０ｄＢを超えている。すなわち、ゲイン余裕はない。従来の安定性の概念からは許されないが、本実施の形態ではゲイン余裕は無くとも安定的に動作するため問題は無い。一方、ゲインが０ｄＢとなるゲイン交差周波数における、−１８０°からの位相マージンはおよそ４５°で十分な位相余裕が確保されており、これにより安定動作が確保される。なお、トラップポイント８２は、ＬＣフィルタ部１の共振周波数において位相が−１８０°遅れるという特性と積分（Ｉ）制御要素をＬＣフィルタ部１の共振周波数より高い周波数帯域まで用いることによって生成されるため、位相が最も遅れる周波数はＬＣフィルタ部１の共振周波数より高い周波数となる。一方、トラップポイント８２より高い周波数では位相は進みゲイン交差周波数においてほぼ極大となっている。従って、ゲイン交差周波数は位相が最も遅れる周波数より高い周波数となる。
【００３６】
このように位相が急激に遅れる周波数帯域を作成すると当該周波数帯域において図８の部分８１に示すようにゲインが急激に減少することになる。このゲインの高傾斜化により限られた周波数帯域の中でも高ゲインを実現でき、結果として負荷急変時等にも高速応答が可能になる仕組みが達成されることになる。
【００３７】
また、制御部２に用いられる抵抗は４つでキャパシタは２つである。後に説明するが抵抗は３つでもよく、上で述べたようなゲイン及び位相の周波数特性を実現するための回路を構成するために決定すべきパラメータの数は比較的少なく、設計がし易いという利点もある。
【００３８】
ここで図１に示した回路及び電源の仕様（図３）を変えずに位相余裕及びゲイン余裕の両方を確保する設計例を図９に示す。すなわち、Ｒ１＝１ｋΩ、Ｒ２＝２５Ω、Ｒ３＝７０ｋΩ、Ｒ４＝５５０Ω、Ｃ１＝１０ｎＦ、Ｃ２＝１４ｎＦである。このような回路定数設定の場合に制御部２の伝達関数は以下のようになる。
【数１４】
2004180407.tif 000011
（６）の分子の根は、−１．３１８×１０５及び−９．６４７×１０４である。
【００３９】
（６）式で表される制御部２の伝達関数のボード線図を図１０に示す。上段にはゲインの周波数特性が、下段には位相の周波数特性が表されている。図６で示した（３）式で表される制御部２の伝達関数のボード線図とは異なり、ＰＩＤの積分（Ｉ）要素の適用はほぼ２×１０４ＨｚというＬＣフィルタ部１の共振周波数より低い周波数で終了されている。位相もそれに従ってより低周波帯域から進み始め、位相進みが極大となる周波数も低くなっている。従って、（５）式と（６）式を掛け合わせた一巡伝達関数のボード線図は図１８に示されるような形となる。図１８の下段に示したように、位相はおよそ２０Ｈｚからおよそ１ｋＨｚまでは遅れるが共振周波数に達する前に−２０°付近まで進み、共振周波数前後で大幅な遅れを生じるが、ＰＩＤの微分（Ｄ）要素の適用により図８のように−１８０°まで遅れることは無い。そのためゲインが０ｄＢを超える周波数帯域では位相が−１８０°以下になることはない。位相が極小となる周波数は存在するが、最も位相が遅れる周波数ではない。そして、ゲインが０ｄＢとなるゲイン交差周波数では位相余裕がおよそ６０°確保される。さらに高周波帯域では位相はさらに遅れてゆき、およそ１×１０７Ｈｚにおいて−１８０°となると、ゲインは負の値を有するためゲイン余裕も確保されることになる。ゲイン周波数特性も図８に示したようなゲインの急激な減少を示すことなく、なだらかに減少する。このため安定性は従来から言われているように確保されているが、高速応答性は劣ることになる。これに対して本実施の形態では、上でも述べたように、ＰＩＤの積分（Ｉ）要素をＬＣフィルタ部１の共振周波数より高い周波数領域まで適用することにより、位相周波数特性においてトラップポイントを生成し、ゲイン周波数特性においてゲインの高傾斜化が達成される。安定性のため位相余裕は確保するが、ゲイン余裕を無視し、上記のようなゲイン及び位相の周波数特性を実現することにより、高速応答性を実現している。
【００４０】
［実施の形態２］
本実施の形態に係る電源装置２０の回路構成を図１１に示す。図１に示した電源装置１０との差はＬＣフィルタ部１ｂのキャパシタＣに直列に抵抗Ｒｃが接続されるようになった点、及び制御部２ｂの抵抗及びキャパシタの回路定数が図１２に示すように変更された点である。従って、接続関係についてはここでは説明しない。なお、抵抗Ｒｃは、等価直列抵抗とも呼ばれ、キャパシタＣに含まれる抵抗成分を表すものである。従ってＲｃ＝２ｍΩ程度の大きさになる。後に説明するが、抵抗Ｒｃは高周波帯域において位相進み補償として作用する。制御部２ｂの抵抗及びキャパシタの回路定数は、図１２に示すように、Ｒ１＝１ｋΩ、Ｒ２＝６０Ω、Ｒ３＝４３０ｋΩ、Ｒ４＝１．４ｋΩ、Ｃ１＝３．３ｎＦ、Ｃ２＝１．８ｎＦである。
【００４１】
制御部２ｂの伝達関数を計算すると以下のような式になる。
【数１５】
2004180407.tif 000012
（７）式において分子の根は、−３．９６８×１０５及び−２．８６０×１０５となり、虚数ではなく、実数である。
一方、ＬＣフィルタ部１ｂと電力変換部３を合わせた制御対象の伝達関数を計算すると以下のような式になる。
【数１６】
2004180407.tif 000013
【００４２】
（９）式の伝達関数をボード線図で表すと図１３のようになる。図１３の上段に表されたゲインの周波数特性については図５のゲイン周波数特性と大きな差は無い。図１３の下段に表された位相の周波数特性については、上で述べたように抵抗Ｒｃが高周波帯域において位相進み補償として作用するため、およそ４×１０５Ｈｚから徐々に位相が進み始める。一方（７）式の伝達関数をボード線図で表すと図１４のようになる。図６と比較すると、低周波帯域においてゲインが減少しており、位相のカーブの形状が若干異なるが、ほぼ同様の周波数特性を表している。
【００４３】
（７）式の伝達関数と（９）式の伝達関数を掛け合わした一巡伝達関数のボード線図を図１５に示す。図１５の上段のゲインの周波数特性においては、図８と同様にゲインが急激に減少する周波数帯域の部分１４０１が設けられている。また、図１５の下段の位相の周波数特性においては、図８と同様に、ＬＣフィルタ部１ｂの共振周波数より高い周波数帯域において、最も位相が遅れる周波数を含むトラップポイント１４０２が設けられている。但し、図８では最も位相が遅れる周波数では−１８０°を下回るようになっていたが、図１５では−１８０°に達していない。これは図１５で示される一巡伝達関数が（７）式の伝達関数と（９）式の伝達関数を掛け合わせることにより計算されているためであって、電源装置２０の全ての遅れ要素を勘案すれば、位相が−１８０°を下回る周波数が存在する可能性がある。
【００４４】
トラップポイント１４０２ではゲインは０ｄＢを超えており、トラップポイント１４０２以降では位相は−１８０°を下回ることは無いので、ゲイン余裕は確保されていない。位相が最も遅れる周波数以降は一旦ＰＩＤの微分（Ｄ）要素により位相は進み、ゲインが０ｄＢとなるゲイン交差周波数では、およそ５０°の位相余裕が確保されている。ゲイン交差周波数以降では、制御部２ｂの伝達関数によれば位相は再度遅れるようになるが、抵抗Ｒｃの位相進み補償が作用するためにおよそ２×１０６Ｈｚから進み始める。
【００４５】
このように本実施の形態でも実施の形態１と同様に、ＰＩＤの積分（Ｉ）要素をＬＣフィルタ部１ｂの共振周波数よりも高周波帯域まで適用するため、トラップポイント１４０２が生成される。このトラップポイント１４０２では、まだゲインは０ｄＢを超える状態で、さらに高傾斜化されているので、高速応答性が実現される。また、ゲイン交差周波数では、位相余裕が確保されているので、ゲイン余裕は無くとも安定性に問題はない。図１５のような位相及びゲインの周波数特性を実現するように制御部２ｂが設計されると、従来に比して安定性を保持しつつ、高速応答性を向上させることができる。なお、決定しなければならない回路定数の数は多くなっていないので、図１９に示した回路よりも設計がしやすくなる。
【００４６】
［実施の形態３］
実施の形態１及び２では、回路定数は違うが、制御部２と制御部２ｂとで抵抗及びキャパシタの個数及び接続関係は変わらなかった。実施の形態３では、制御部２又は制御部２ｂに図１６に示すような回路を採用するものである。
【００４７】
すなわち、図１又は図１１に示した制御部２又は制御部２ｂにおける抵抗Ｒ３を取りはずした回路である。より具体的には、制御部２ｃは、抵抗Ｒ１、Ｒ２及びＲ４と、キャパシタＣ１及びＣ２と、増幅器２１と、基準電圧電源２２とを含む。抵抗Ｒ１及びキャパシタＣ１は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。キャパシタＣ１と抵抗Ｒ２は直列に接続されており、キャパシタＣ１及び抵抗Ｒ２は抵抗Ｒ１と並列に接続されている。従って、その一端がキャパシタＣ１と接続している抵抗Ｒ１の他端は、抵抗Ｒ２に接続されている。抵抗Ｒ１及びＲ２は、増幅器２１の負極側入力端子に接続されており、さらにキャパシタＣ２に接続されている。キャパシタＣ２と抵抗Ｒ４は直列に接続されている。また、抵抗Ｒ４は増幅器２１の出力端子に接続されている。増幅器２１の正極側の入力端子は基準電圧電源２２の正極側端子に接続されており、基準電圧電源２２の負極側端子は接地されている。増幅器２１の出力はＰＷＭ比較器３１に接続される。また、抵抗Ｒ１及びキャパシタＣ１は負荷Ｒｏの正極側端子に接続される。
【００４８】
このような制御部２ｃの伝達関数は、基本的には（２）式のとおりであって、Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は、抵抗Ｒ１、Ｒ２及びＲ４及びキャパシタＣ１及びＣ２で以下のとおり表される。
【数１７】
2004180407.tif 000014
【００４９】
これらの回路定数を例えば図１５又は図８に示すような一巡伝達関数のゲイン及び位相周波数特性を実現するように決定すれば、実施の形態１及び２と同等の効果を得ることができるようになる。
【００５０】
なお、本発明の回路定数は実施の形態１及び２に示したものだけに限定されるものではなく、上で述べた特徴を実現できればどのような数値の組み合わせであっても良い。
【００５１】
【発明の効果】
以上述べたように本発明によれば、安定性を保持しつつ高速応答が可能で且つより設計の行いやすい電源装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における電源装置の回路構成を示す図である。
【図２】本発明の実施の形態１における制御部の回路定数を表すテーブルである。
【図３】本発明の実施の形態１及び２における回路１００及び１１０の回路定数を表すテーブルである。
【図４】本発明の実施の形態１及び２におけるブロック線図を示す図である。
【図５】本発明の実施の形態１における制御対象たるＬＣフィルタ部及び電力変換部の伝達関数のボード線図である。
【図６】本発明の実施の形態１における制御器の伝達関数のボード線図である。
【図７】本発明の実施の形態１における制御対象たるＬＣフィルタ部及び電力変換部の伝達関数のボード線図及び制御器の伝達関数のボード線図を重ね合わせた図である。
【図８】本発明の実施の形態１における一巡伝達関数のボード線図である。
【図９】従来技術における制御器の回路定数を表すテーブルである。
【図１０】従来技術における制御器の伝達関数のボード線図である。
【図１１】本発明の実施の形態２における電源装置の回路構成を示す図である。
【図１２】本発明の実施の形態２における制御器の回路定数を表すテーブルである。
【図１３】本発明の実施の形態２における制御対象たるＬＣフィルタ部及び電力変換部の伝達関数のボード線図である。
【図１４】本発明の実施の形態２における制御器の伝達関数のボード線図である。
【図１５】本発明の実施の形態２における一巡伝達関数のボード線図である。
【図１６】本発明の実施の形態３における制御器の回路構成例を示す図である。
【図１７】従来技術におけるブロック線図を示す図である。
【図１８】従来技術における一巡伝達関数のボード線図を示す図である。
【図１９】従来技術における回路構成図である。
【符号の説明】
１，１ｂ  ＬＣフィルタ部    ２，２ｂ  制御部
３  電力変換部    ３４  ダイオード
３５  ＭＯＳＦＥＴ    ３６  入力電源
【図１】
2004180407.tif 000020
【図２】
2004180407.tif 000021
【図３】
2004180407.tif 000022
【図４】
2004180407.tif 000023
【図５】
2004180407.tif 000024
【図６】
2004180407.tif 000025
【図７】
2004180407.tif 000026
【図８】
2004180407.tif 000027
【図９】
2004180407.tif 000028
【図１０】
2004180407.tif 000029
【図１１】
2004180407.tif 000030
【図１２】
2004180407.tif 000031
【図１３】
2004180407.tif 000032
【図１４】
2004180407.tif 000033
【図１５】
2004180407.tif 000034
【図１６】
2004180407.tif 000035
【図１７】
2004180407.tif 000036
【図１８】
2004180407.tif 000037
【図１９】
2004180407.tif 000038