(57)【要約】【目的】ＴＦＴ型液晶表示装置において画素ＴＦＴに与える電圧を最適値に設定することにより、充分な書込み特性と保持特性を確保する。【構成】薄膜トランジスタである画素ＴＦＴと、画素ＴＦＴに接続された画素電極と、画素ＴＦＴに接続された保持容量とを各画素に備え、画素ＴＦＴのゲートに選択パルスを供給し、画素電極に対して液晶を挟んで対向する対向電極には交流駆動するための電圧振幅を与えてなり、保持容量は、前段の前記走査線との間に容量が形成され、画素ＴＦＴのゲートに供給される選択パルスが、高レベル電圧と、２レベルの低レベル電圧とを有し、選択パルスの２レベルの低レベル電圧を、対向電極に与えられる電圧変化に同期して切り換える【選択図】　　　図１
2004004876.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタである画素ＴＦＴと、前記画素ＴＦＴに接続された画素電極と、前記画素ＴＦＴに接続された保持容量とを各画素に備え、前記画素ＴＦＴのゲートに走査線を介して選択パルスを供給する走査線駆動回路を有し、前記画素電極に対して液晶を挟んで対向する対向電極には交流駆動するための電圧振幅を与えてなる液晶表示装置において、
前記保持容量は、前段の前記走査線との間に容量を形成してなり、
前記走査線駆動回路から供給される選択パルスが、高レベル電圧と、２レベルの低レベル電圧とを有してなり、前記選択パルスの２レベルの低レベル電圧は、前記対向電極に与えられる電圧変化に同期して切り換わる
ことを特徴とする液晶表示装置。
【請求項２】
薄膜トランジスタである画素ＴＦＴと、前記画素ＴＦＴに接続された画素電極と、前記画素ＴＦＴに接続された保持容量とを各画素に備え、前記画素ＴＦＴのゲートに選択パルスを供給し、前記画素電極に対して液晶を挟んで対向する対向電極には交流駆動するための電圧振幅を与えてなる液晶表示装置の駆動方法において、
前記保持容量は、前段の前記走査線との間に容量が形成されてなり、
前記画素ＴＦＴのゲートに供給される選択パルスが、高レベル電圧と、２レベルの低レベル電圧とを有し、前記選択パルスの２レベルの低レベル電圧を、前記対向電極に与えられる電圧変化に同期して切り換える
ことを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＴＦＴ（薄膜トランジスタ）型液晶表示装置に関し、特に所定の電源電圧条件に設定された走査ドライバに関する。
【０００２】
【従来の技術】
一般に、一枚の絶縁基板上に駆動回路をも一体的に形成したＴＦＴ型液晶表示装置の回路構成は、図１３に示すように、絶縁基板１内に画素マトリクス部１０，Ｘドライバ部（データドライバ部又は信号線駆動回路部）２０，Ｙドライバ部（走査線駆動回路部）３０の３つの部分が薄膜技術により形成されている。画素マトリクス部１０は、格子状に配置された信号線Ｘ１，Ｘ２，Ｘ３〜及び走査線Ｙ１，Ｙ２，〜とそれらの交点に配置された画素ＴＦＴ（Ｔ１１〜）とを有している。各画素ＴＦＴのソース電極Ｓは信号線Ｘに、ゲート電極Ｇは走査線Ｙに、ドレイン電極Ｄは画素電極ａにそれぞれ接続されている。画素電極ａは対向電極ｂと数μｍの間隙を介して向かい合っており、この間隙には液晶が封入されている。この液晶の容量Ｃｌｃは画像信号を記憶する蓄積容量として働く。なお、液晶容量Ｃｌｃに蓄積された電荷は液晶のリーク電流によって放電してしまうため、液晶に書き込まれた電圧の何割かが失われることになるが、これを防止するために、画素マトリクス部では液晶容量Ｃｌｃと並列に保持容量を付加する場合も多い（図示せず）。
【０００３】
一方、Ｘドライバ部２０は信号線Ｘ１，Ｘ２，Ｘ３〜に画像データを書き込むデータドライバである。このＸドライバ部２０はデータ信号の方式によりアナログ方式とデジタル方式とがある。また、信号線１本ずつに順番にデータ信号を書き込む点順次駆動方式と、すべての信号線に一斉にデータ信号を書き込む線順次駆動方式とがある。図１３の回路はアナログ点順次駆動方式の一例を示し、Ｘドライバ部２０は、シフトレジスタ２２とアナログスイッチを用いたサンプリング回路２４とで構成されている。このサンプリング回路２４はシフトレジスタ２２から送出された選択パルスＱ１，Ｑ２，Ｑ３〜のタイミングに応じてビデオライン２６ａ，２６ｂ，２６ｃの画像信号（３原色信号Ｖｉｄ（Ｒ），Ｖｉｄ（Ｇ），Ｖｉｄ（Ｂ））を信号線Ｘ１，Ｘ２，Ｘ３〜に書き込む。他方、Ｙドライバ部３０は走査線Ｙ１，Ｙ２，〜を選択する回路で、シフトレジスタ３２とバッファ回路３４とを有している。なお、ＣＬＸはシフトレジスタ２２のタイミングパルスの転送速度を決定する転送クロックの入力端子、ＣＬＸ（バー）はその反転クロックの入力端子、ＶｄｄｘはＸドライバ部２０の正電源端子、ＶｓｓｘはＸドライバ部２０の負電源端子、ＤＸＩＮはシフトレジスタ２２のスタートパルス入力端子、ＤＹＩＮはシフトレジスタ３２のスタートパルス入力端子、ＶｄｄｙはＹドライバ部３０の正電源端子、ＶｓｓｙはＹドライバ部３０の負電源端子、ＣＬＹはシフトレジスタ３２のタイミングパルスの転送速度を決定する転送クロックの入力端子、ＣＬＹ（バー）はその反転クロックの入力端子、Ｖｃｏｍは対向電極ｂに電圧を印加する共通電源端子である。
【０００４】
ドライバ内蔵型のＴＦＴ液晶表示装置は、駆動用ＩＣが不要であり、そのＩＣの実装工程も必要ないので、製造工程の短縮化による低コストの液晶表示装置が実現できる。また、ＴＦＴ駆動回路はＩＣを実装できないような微細な画素ピッチにも充分対応できるため、高精細化に適し、しかもその面積は必要最低限で済むため装置の小型軽量化も可能となる。更に、駆動回路を一体形成することによって強固な表示装置モジュールが実現でき、高い信頼性が得られる。
【０００５】
【発明が解決しようとする課題】
このように、ＴＦＴによる周辺駆動回路の一体形成化には多くの利点があるが、ＴＦＴ回路には通常のＩＣには無い問題点がある。即ち、ＴＦＴは通常は非結晶や多結晶の半導体膜を用いるため、電界効果移動度が低く、特性のバラツキも大きい。これを解消するには高い電圧で駆動する必要が生じ、特性バラツキに対しても動作マージンを大きくとる必要がある。また表示パネルは絶縁基板を用いているので、ＴＦＴ回路に対しシールドするのが困難であり、ノイズの影響を受け易い。従って、ＴＦＴ回路は最適化された駆動条件でなければ充分な性能を発揮できない。
【０００６】
一方、どの方式の駆動回路もすべてシフトレジスタ２２，３２によってタイミングパルスを転送し、Ｘドライバ部２０のサンプリング回路２４やＹドライバ部３０のバッファ３４を動作させている。これらシフトレジスタ２２，３２の動作速度は画素数に依存し、画素数が増大するとともにその動作速度も速くしなければならない。そして近年、ＴＦＴ表示パネルの高精細化より画素数（１０万画素以上）が増大し、Ｘドライバ部２０及びＹドライバ部３０の一層の高速化が要求される。そこで、ＴＦＴの製造プロセスの改良（固相成長法，レーザ・アニールによる結晶性の改善や水素化処理によるダングリングボンドの解消など）によって移動度を向上させる試みがなされている。ところが、このようにＴＦＴの移動度を向上させ駆動回路の動作速度の高速化を図ると、前述した問題点が助長され、例えば次のような問題点が顕在化することが分かった。
【０００７】
▲１▼シフトレジスタの誤動作
シフトレジスタの誤動作は、図１４に示すようなクロックＣＬと１８０°位相のずれた反転クロックＣＬ（バー）との間のタイミングのずれ（クロックのずれ）や立ち上がり又は立ち下がり波形のなまりによって生じるが、一般にＴＦＴの移動度が向上するとＴＦＴの動作が非常にセンシティブになるので、クロックの波形の微妙なずれや波形なまりによってＴＦＴは簡単に誤動作してしまう。また、ＰチャネルＦＦＴとＮチャネルＴＦＴのしきい値電圧が非対称な場合にも誤動作を生じるが、移動度が高くなるほど両チャネルのしきい値の非対称性が大きく影響し、誤動作が生じ易くなる。
【０００８】
▲２▼表示画像にノイズが発生
ＴＦＴ液晶表示装置の内蔵駆動回路などでは絶縁基板上に長い配線を引き回すため、基板がシールド層として働く半導体基板とは異なり、配線容量等などによるノイズの影響を受け易く、表示画像にノイズが発生し、表示品質の劣化を招く。例えば、図１５に示すＸドライバ部２０においてはすべてのクロックラインとビデオラインとの間に配線容量が寄生する。そして各ビデオラインの配線容量はそれぞれ異なるため、表示画像には固定パターンノイズやジッタが生じ易い。
【０００９】
上述のように、ドライバ内蔵型のＴＦＴ液晶表示装置においては高精細度を追求すればするほど例えばシフトレジスタの誤動作やノイズ発生により表示品質が問題となる。シフトレジスタの誤動作は入力されるクロック波形などに起因するものであるが、クロックラインの配線容量も影響している。従って、ドライバ内蔵型のＴＦＴ液晶表示装置においては不可避的にシフトレジスタの誤動作やノイズ発生が生じるものと言える。このような不具合の他、後述するように、高精細化（高速駆動化）に伴い画素ＴＦＴなどへの書込み不足や保持特性の劣化も顕在化する。かかる状況に鑑み、本発明者は長年の液晶表示装置の研究において、これらの誤動作やノイズ発生等が電源電圧の値や信号強度等の電圧に敏感に影響されるものであり、特に電源電圧を上げると増大する傾向にあることを見出した。そこで、本発明の課題は、ＴＦＴ液晶表示装置の所要の電源電圧に着眼し、これを最適化することにより更なる高精細化に対応可能のＴＦＴ液晶表示装置を実現することにある。
【００１０】
【課題を解決するための手段】
本発明の液晶表示装置は、薄膜トランジスタである画素ＴＦＴと、前記画素ＴＦＴに接続された画素電極と、前記画素ＴＦＴに接続された保持容量とを各画素に備え、前記画素ＴＦＴのゲートに走査線を介して選択パルスを供給する走査線駆動回路を有し、前記画素電極に対して液晶を挟んで対向する対向電極には交流駆動するための電圧振幅を与えてなる液晶表示装置において、
前記保持容量は、前段の前記走査線との間に容量を形成してなり、
前記走査線駆動回路から供給される選択パルスが、高レベル電圧と、２レベルの低レベル電圧とを有してなり、前記選択パルスの２レベルの低レベル電圧は、前記対向電極に与えられる電圧変化に同期して切り換わる
ことを特徴とする。
【００１１】
また、本発明の液晶表示装置の駆動方法は、薄膜トランジスタである画素ＴＦＴと、前記画素ＴＦＴに接続された画素電極と、前記画素ＴＦＴに接続された保持容量とを各画素に備え、前記画素ＴＦＴのゲートに選択パルスを供給し、前記画素電極に対して液晶を挟んで対向する対向電極には交流駆動するための電圧振幅を与えてなる液晶表示装置の駆動方法において、
前記保持容量は、前段の前記走査線との間に容量が形成されてなり、
前記画素ＴＦＴのゲートに供給される選択パルスが、高レベル電圧と、２レベルの低レベル電圧とを有し、前記選択パルスの２レベルの低レベル電圧を、前記対向電極に与えられる電圧変化に同期して切り換える
ことを特徴とする。
【００１２】
本発明は、具体的には、ＴＦＴ液晶表示装置において走査線駆動回路の電源バイアスと信号線駆動回路の電源バイアスとを以下のように設定した点に特徴を有する。
【００１３】
まず第１に、Ｎチャネル画素ＴＦＴを備える画素マトリクス部の走査線に選択パルスを供給する走査線駆動回路と信号線に画像信号を供給する信号線駆動回路とを有し、アナログ点順次駆動方式を採用するＴＦＴ型液晶表示装置においては、その走査線駆動回路の電源電圧のバイアス条件が次の式を満足するように設定する。
【００１４】
Ｖｄｄｙ≧Ｖｉｄ２＋Ｖｃｏｍ　＊＋ΔＶｙ２　　　　　　　　　　…（１−１）
Ｖｓｓｙ≦Ｖｉｄ１−Ｖｃｏｍ　＊−ΔＶｙ１　　　　　　　　　　…（１−２）
Ｖｄｄｙ：走査線駆動回路の正電源電圧
Ｖｓｓｙ：走査線駆動回路の負電源電圧
Ｖｉｄ１：画像信号の最小電圧
Ｖｉｄ２：画像信号の最大電圧
Ｖｃｏｍ　＊：対向電極の駆動電圧振幅
ΔＶｙ１：非選択時における画素ＴＦＴの次式で表されるゲート・ドレイン間のシフト電圧ΔＶｇｄの最大値（または平均的なシフト電圧）　　ΔＶｇｄ＝ΔＶｇ×Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｓｔｇ）　　　　　　…（１−３）但し、ΔＶｇは選択パルスの大きさ（Ｖｄｄｙ−Ｖｓｓｙ）、Ｃｇｄは画素ＴＦＴの　ゲート・ドレイン間寄生容量である。
【００１５】
ΔＶｙ２：選択時における画素ＴＦＴのオン抵抗Ｒｏｎが書込み率ｋ％以上の次式を満足するような画素ＴＦＴのゲート・ソース間電圧
１−ｅｘｐ｛−（Ｔ１／Ｒｏｎ（Ｃｌｃ＋Ｃｓｔｇ）｝≧ｋ／１００　…（１−４）
但し、Ｔ１は画素ＴＦＴの書込み期間、Ｃｌｃは液晶容量、Ｃｓｔｇは保持容量である。
【００１６】
また第２に、Ｐチャネル画素ＴＦＴを備える画素マトリクス部の走査線に選択パルスを供給する走査線駆動回路と信号線に画像信号を供給する信号線駆動回路とを有し、アナログ点順次駆動方式を採用するＴＦＴ型液晶表示装置においては、その走査線駆動回路の電源電圧のバイアス条件が次の式を満足するように設定する。
【００１７】
Ｖｄｄｙ≧Ｖｉｄ２＋Ｖｃｏｍ　＊＋ΔＶｙ２　　　　　　　　　　…（２−１）
Ｖｓｓｙ≦Ｖｉｄ１−Ｖｃｏｍ　＊−ΔＶｙ１　　　　　　　　　　…（２−２）
Ｖｄｄｙ：走査線駆動回路の正電源電圧
Ｖｓｓｙ：走査線駆動回路の負電源電圧
Ｖｉｄ１：画像信号の最小電圧
Ｖｉｄ２：画像信号の最大電圧
Ｖｃｏｍ　＊：対向電極の駆動電圧振幅
ΔＶｙ１：選択時における画素ＴＦＴのオン抵抗Ｒｏｎが書込み率ｋ％以上の
次式を満足するような画素ＴＦＴのゲート・ソース間電圧
１−ｅｘｐ｛−（Ｔ１／Ｒｏｎ（Ｃｌｃ＋Ｃｓｔｇ）｝≧ｋ／１００　…（２−４）
但し、Ｔ１は画素ＴＦＴの書込み期間である。
【００１８】
ΔＶｙ２：非選択時における画素ＴＦＴの次式で表されるゲート・ドレイン間
のシフト電圧ΔＶｇｄの最大値
ΔＶｇｄ＝ΔＶｇ×Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｓｔｇ）　　　　　　…（２−３）
但し、ΔＶｇは選択パルスの大きさ（Ｖｄｄｙ−Ｖｓｓｙ）、Ｃｇｄは画素ＴＦＴの　ゲート・ドレイン間寄生容量、Ｃｌｃは液晶容量、Ｃｓｔｇは保持容量である。
【００１９】
更に第３に、画素ＴＦＴを備える画素マトリクス部の走査線に選択パルスを供給する走査線駆動回路と信号線に画像信号を供給する信号線駆動回路とを有し、アナログ点順次駆動方式を採用するＴＦＴ型液晶表示装置において、その信号線駆動回路のサンプリング回路がサンプリング用Ｎ型チャネルＴＦＴから構成する場合には、その信号線駆動回路の電源電圧のバイアス条件が次の式を満足するように設定する。
【００２０】
Ｖｄｄｘ≧Ｖｉｄ２＋ΔＶｘ２　　　　　　　　　　　　　　　…（３−１）
Ｖｓｓｘ≦Ｖｉｄ１−ΔＶｘ１　　　　　　　　　　　　　　　…（３−２）
Ｖｄｄｘ：信号線駆動回路の正電源電圧
Ｖｓｓｘ：信号線駆動回路の負電源電圧
Ｖｉｄ１：画像信号の最小電圧
Ｖｉｄ２：画像信号の最大電圧
ΔＶｘ１：非選択時におけるサンプリング用Ｎ型チャネルＴＦＴの次式で表されるゲート・ドレイン間のシフト電圧ΔＶｇｄの最大値　　ΔＶｇｄ＝ΔＶｇ×Ｃｇｄ／（Ｃｇｄ＋Ｃｓ）　　　　　　　　　　…（３−３）但し、ΔＶｇは選択パルスの大きさ（Ｖｄｄｙ−Ｖｓｓｙ）、Ｃｇｄはサンプリング用Ｎ型チャネルＴＦＴのゲート・ドレイン間寄生容量、Ｃｓはサンプルホールド容量（配線容量も含む）である。
【００２１】
ΔＶｘ２：サンプリング用Ｎ型チャネルＴＦＴのオン抵抗Ｒｏｎが書込み率ｋ
％以上の次式を満足するようなゲート・ソース間電圧
１−ｅｘｐ｛−（Ｔｓ／ＲｏｎＣｓ）｝≧ｋ／１００　　　　　　…（３−４）
但し、Ｔｓはサンプリング用Ｎ型チャネルＴＦＴの選択期間である。
【００２２】
また第４に、画素ＴＦＴを備える画素マトリクス部の走査線に選択パルスを供給する走査線駆動回路と信号線に画像信号を供給する信号線駆動回路とを有し、アナログ点順次駆動方式を採用するＴＦＴ型液晶表示装置において、その信号線駆動回路のサンプリング回路がサンプリング用Ｐ型チャネルＴＦＴから構成する場合には、その信号線駆動回路の電源電圧のバイアス条件が次の式を満足する。
Ｖｄｄｘ≧Ｖｉｄ２＋ΔＶｘ２　　　　　　　　　　　　　　　…（４−１）
Ｖｓｓｘ≦Ｖｉｄ１−ΔＶｘ１　　　　　　　　　　　　　　　…（４−２）
Ｖｄｄｘ：信号線駆動回路の正電源電圧
Ｖｓｓｘ：信号線駆動回路の負電源電圧
Ｖｉｄ１：画像信号の最小電圧
Ｖｉｄ２：画像信号の最大電圧
ΔＶｘ１：サンプリング用Ｐ型チャネルＴＦＴのオン抵抗Ｒｏｎが書込み率ｋ
％以上の次式を満足するようなゲート・ソース間電圧
１−ｅｘｐ｛−（Ｔｓ／ＲｏｎＣｓ）｝≧ｋ／１００　　　　　　…（４−４）
但し、Ｔｓはサンプリング用Ｐ型チャネルＴＦＴの選択期間、Ｃｓはサンプルホールド容量（配線容量も含む）である。
【００２３】
ΔＶｘ２：非選択時におけるサンプリング用Ｐ型チャネルＴＦＴの次式で表されるゲート・ドレイン間のシフト電圧ΔＶｇｄの最大値　　ΔＶｇｄ＝ΔＶｇ×Ｃｇｄ／（Ｃｇｄ＋Ｃｓ）　　　　　　　　　　…（４−３）但し、ΔＶｇは選択パルスの大きさ（Ｖｄｄｙ−Ｖｓｓｙ）、Ｃｇｄはサンプリング用Ｐ型チャネルＴＦＴのゲート・ドレイン間寄生容量である。
【００２４】
更に第５に、画素ＴＦＴを備える画素マトリクス部の走査線に選択パルスを供給する走査線駆動回路と信号線に画像信号を供給する信号線駆動回路とを有し、アナログ点順次駆動方式を採用するＴＦＴ型液晶表示装置において、その信号線駆動回路のサンプリング回路がサンプリング用ＣＭＯＳ型ＴＦＴから構成する場合には、その信号線駆動回路の電源電圧のバイアス条件が次の式を満足するように設定する。
【００２５】
Ｖｄｄｘ≧（Ｖｉｄ２−Ｖｉｄ１）／２＋Ｖｇｓｎ　　　　　　　…（５−１）　Ｖｓｓｘ≦（Ｖｉｄ２−Ｖｉｄ１）／２−Ｖｇｓｐ　　　　　　　…（５−２）
Ｖｄｄｘ≧Ｖｉｄ２＋ΔＶｘ２　　　　　　　　　　　　　　　…（５−３）
Ｖｓｓｘ≦Ｖｉｄ１−ΔＶｘ１　　　　　　　　　　　　　　　…（５−４）
Ｖｄｄｘ：信号線駆動回路の正電源電圧
Ｖｓｓｘ：信号線駆動回路の負電源電圧
Ｖｉｄ１：画像信号の最小電圧
Ｖｉｄ２：画像信号の最大電圧
Ｖｇｓｎ：サンプリング用ＣＭＯＳ型ＴＦＴのＮチャネルＴＦＴのオン抵抗Ｒｏｎｎ　　　　が書込み率ｋ％の次式を満たすようなゲート・ソース間電圧である。
２｛１−ｅｘｐ（−Ｔｓ／ＲｏｎｎＣｓ）｝＝ｋ／１００　　　…（５−５）
Ｖｇｓｐ：サンプリング用ＣＭＯＳ型ＴＦＴのＰチャネルＴＦＴのオン抵抗Ｒｏｎｐが書込み率ｋ％の次式を満たすようなゲート・ソース間電圧である。
２｛１−ｅｘｐ（−Ｔｓ／ＲｏｎｐＣｓ）｝＝ｋ／１００　　　…（５−６）
ΔＶｘ１：（ΔＶｇｄｎの最大値）−（ΔＶｇｄｐの最小値）　ΔＶｘ２：（ΔＶｇｄｐの最大値）−（ΔＶｇｄｎの最小値）　ここで、ΔＶｇｄｎ及びΔＶｇｄｎはそれぞれ次の式で与えられる。
ΔＶｇｄｐ＝（Ｖｄｄｘ−Ｖｓｓｘ）×Ｃｇｄｐ／（Ｃｇｄｐ＋Ｃｓ）　　…（５−７）ΔＶｇｄｎ＝（Ｖｄｄｘ−Ｖｓｓｘ）×Ｃｇｄｎ／（Ｃｇｄｎ＋Ｃｓ）　　…（５−８）但し、Ｃｇｄｐはサンプリング用ＣＭＯＳ型ＴＦＴのＰチャネルＴＦＴのゲート・レイン間容量、ＣｇｄｎはそのＮチャネルＴＦＴのゲート・ドレイン間容量、Ｃｓはサンプルホールド容量（配線容量も含む）である。
【００２６】
また第６に、画素ＴＦＴを備える画素マトリクス部の走査線に選択パルスを供給する走査線駆動回路と信号線に画像信号を供給する信号線駆動回路とを有し、アナログ線順次駆動方式を採用するＴＦＴ型液晶表示装置であって、その信号線駆動回路は、シフトレジスタから送出される選択パルスによって前記画像信号が書き込まれる１段目のラッチ回路と、ラッチパルスによって一斉に前記画像信号が書き込まれる２段目のラッチ回路と、この２段目のラッチ回路の出力を入力電圧とし前記信号線に出力電圧を出力するアナログバッファ回路とを有する構成においては、信号線駆動回路の電源電圧のバイアス条件が次の式を満足するように設定する。
【００２７】
Ｖｄｄｘ≧Ｖｉｄ２＋ΔＶｘ２　　　　　　　　　　　　　　　…（６−１）
Ｖｓｓｘ≦Ｖｉｄ１−ΔＶｘ１　　　　　　　　　　　　　　　…（６−２）
Ｖｄｄｘ：信号線駆動回路の正電源電圧
Ｖｓｓｘ：信号線駆動回路の負電源電圧
Ｖｉｄ１：画像信号の最小電圧
Ｖｉｄ２：画像信号の最大電圧
ここで、Ｖｉｄ１及びＶｉｄ２は以下のように定義される。
ΔＶｘ１：アナログバッファの入出力信号の線形性を保ち、画像信号の最小値
Ｖｉｄ１を入力した場合にも書き込み率ｋ％以上の式（６−３）を
満たすために必要な電圧
ΔＶｘ２：アナログバッファの入出力信号の線形性を保ち、画像信号の最大値
Ｖｉｄ２を入力した場合にも書き込み率ｋ％以上の式（６−３）を
満たすために必要な電圧
１−ｅｘｐ（−Ｔ１／τ）≧ｋ／１００　　　　　　　　　　…（６−３）
【作用】
まず第１の手段によれば、アナログ点順次駆動方式でＮチャネル画素ＴＦＴを用いたＴＦＴ型液晶表示装置において走査線駆動回路の電源電圧Ｖｄｄｙ及びＶｓｓｙの最適化が図れる。すなわち、式（１−１）を満足するよう電源電圧Ｖｄｄｙを設定すると、書込み時間や画素ＴＦＴのオン抵抗，液晶容量及び保持容量の値の如何にかかわらず、書込み率ｋ％以上の画素ＴＦＴによる書込みを実現させることができる。また式（１−２）を満足するよう電源電圧Ｖｓｓｙを設定すると、画素ＴＦＴのカップリング容量や液晶容量及び保持容量の値の如何にかかわらず、画素ＴＦＴがオフする際に生じる所謂突き抜け電圧による影響を無くし、保持特性の劣化を防止することができる。書込み時間や画素ＴＦＴのオン抵抗，液晶容量及び保持容量の値に如何にかかわらず、書込み率ｋ％以上の画素ＴＦＴによる書き込みを実現させることができる。
【００２８】
また第２の手段によれば、アナログ点順次駆動方式でＰチャネル画素ＴＦＴを用いたＴＦＴ型液晶表示装置において走査線駆動回路の電源電圧Ｖｄｄｙ及びＶｓｓｙの最適化が図れる。すなわち、式（２−１）を満足するよう電源電圧Ｖｄｄｙを設定すると、画素ＴＦＴのカップリング容量や液晶容量及び保持容量の値の如何にかかわらず、画素ＴＦＴがオフする際に生じる所謂突き抜け電圧による影響を無くし、保持特性の劣化を防止することができる。また式（２−２）を満足するよう電源電圧Ｖｓｓｙを設定すると、書込み時間や画素ＴＦＴのオン抵抗，液晶容量及び保持容量の値に如何にかかわらず、書込み率ｋ％以上の画素ＴＦＴによる書き込みを実現させることができる。このような電源バイアス条件によって画素数の増大による高速駆動が可能となり、更なる高精細化の液晶表示装置を実現できる。
【００２９】
更に、第３の手段によれば、アナログ点順次駆動方式で信号線駆動回路のサンプリング回路がサンプリング用Ｎ型チャネルＴＦＴから構成されるＴＦＴ型液晶表示装置において信号線駆動回路の電源電圧Ｖｄｄｘ及びＶｓｓｘの最適化が図れる。すなわち、式（３−１）を満足するようＶｄｄｘを設定すると、そのサンプリング用Ｎ型チャネルＴＦＴの選択時間，オン抵抗及びサンプルホールド容量の値にかかわらず、書き込み率ｋ％以上の信号線への書込みを行うことができる。また式（３−２）を満足するよう電源電圧Ｖｓｓｘを設定すると、カップリング容量やサンプルホールド容量の値の如何にかかわらず、そのサンプリング用Ｎ型チャネルＴＦＴがオフする際に生じる所謂突き抜け電圧による影響を無くし、保持特性の劣化を防止することができる。
【００３０】
また更に、第４の手段によれば、アナログ点順次駆動方式で信号線駆動回路のサンプリング回路がサンプリング用Ｐ型チャネルＴＦＴから構成されるＴＦＴ型液晶表示装置においても信号線駆動回路の電源電圧Ｖｄｄｘ及びＶｓｓｘの最適化が図れる。すなわち、ＮチャネルチャネルＴＦＴの場合とは逆に、式（４−１）を満足するよう電源電圧Ｖｄｄｘを設定すると、サンプリング用Ｐ型チャネルＴＦＴがオフする際に生じる所謂突き抜け電圧による影響を無くし、保持特性の劣化を防止することができる。また、式（４−２）を満足するよう電源電圧Ｖｓｓｘを設定すると、サンプルホールド容量等の値の如何にかかわらず、そのサンプリング用Ｐ型チャネルＴＦＴがオフする際に生じる所謂突き抜け電圧による影響を無くし、保持特性の劣化を防止することができる。
【００３１】
更に第５の手段によれば、アナログ点順次駆動方式で信号線駆動回路のサンリング回路がサンプリング用ＣＭＯＳ型ＴＦＴから構成されるＴＦＴ型液晶表示装置においては信号線駆動回路の電源電圧Ｖｄｄｘ及びＶｓｓｘの最適化が図れる。すなわち、式（５−１），（５−２）を満足するよう電源電圧Ｖｄｄｘを設定すると、サンプルホールド容量等にかかわらず、書込み率ｋ％以上の信号線への書込みが実現できる。また式（５−３），（５−４）を満足するよう電源電圧Ｖｓｓｘを設定すると、ＣＭＯＳ型ＴＦＴがオフする際に生じる所謂突き抜け電圧による影響を無くし、保持特性の劣化を防止することができる。
【００３２】
また更に第６の手段によれば、アナログ線順次駆動方式で、信号線駆動回路が、シフトレジスタから送出される選択パルスによって前記画像信号が書き込まれる１段目のラッチ回路と、ラッチパルスによって一斉に前記画像信号が書き込まれる２段目のラッチ回路と、この２段目のラッチ回路の出力を入力電圧とし信号線に出力電圧を出力するアナログバッファ回路とを有する構成においても、信号線駆動回路の電源電圧Ｖｄｄｘ及びＶｓｓｘの最適化が図れる。すなわち、式（６−１）及び式（６−２）を満足するよう電源電圧Ｖｄｄｘ及びＶｓｓｘを設定すると、信号線の配線抵抗等の値の如何にかかわらず、書込み率ｋ％以上の信号線への書込み特性を得ることができると共に保持特性を改善することができる。
【００３３】
【実施例】
次に、本発明の実施例を添付図面に基づいて説明する。まず、走査ドライバ部の電源バイアス条件について説明するが、図１３に示すように、走査ドライバ部３０には正電源Ｖｄｄｙと負電源Ｖｓｓｙが供給されており、画素マトリクス部１０の対向電極ｂには対向電極電位Ｖｃｏｍが供給されている。
【００３４】
（第１実施例）
図１は本発明において画素ＴＦＴとしてＮチャネルＴＦＴを用いた場合の画素ＴＦＴの等価回路図である。画素ＴＦＴのソース電極Ｓは信号線Ｘに、ゲート電極Ｇは走査線Ｙに、ドレイン電極Ｄは画素電極ａと保持容量Ｃｓｔｇに接続されている。画素電極ａと対向電極ｂとの間隙には液晶が封入されており、この液晶容量をＣｌｃとする。保持容量Ｃｓｔｇの回路構成としては、図２（ａ）に示すように前段の走査線と画素電極を絶縁膜を介して重ねる付加容量方式と、図２（ｂ）に示すように走査線と独立した容量線を設けてこの容量線に絶縁膜を介して重ねる蓄積容量方式とがある。一方、画素ＴＦＴのソース電極Ｓ，ドレイン電極Ｄ，ゲート電極Ｇとの間には図１に示すような寄生容量（カップリング容量）Ｃｄｓ，Ｃｇｄ，Ｃｇｓが存在する。図３には代表的なＴＦＴ液晶表示装置の駆動波形を示す。液晶は交流駆動する必要があるため、信号線Ｘに印加される画像信号Ｖｉｄはビデオ中心Ｖｉｄｃに対して交流反転させたものを用いる。ここでは交流反転の周期として１フィールドに合わせてあるが、１水平走査期間Ｔ１ごとに反転させても構わない。走査線Ｙに印加される選択パルス（ゲート信号）ＶＧは、１水平走査期間Ｔ１において高レベルとなり、Ｎチャネル画素ＴＦＴをオンさせる。画素ＴＦＴが導通状態になると、画素電極Ｐ点の電位Ｖｐは画像信号Ｖｉｄと同じになる。ここで、この水平走査期間（書込み期間）Ｔ１において画素ＴＦＴを介して画像信号Ｖｉｄが液晶容量及び保持容量に書込みｋ％以上書き込まれるための条件は次式で与えられる。
【００３５】
１−ｅｘｐ（−Ｔ１／τ）≧ｋ／１００　　　　　　　　…（１）
但し、τは画素ＴＦＴの導通時における時定数である。ここで、画素ＴＦＴのオン抵抗をＲｏｎとすると、
τ＝Ｒｏｎ（Ｃｌｃ＋Ｃｓｔｇ）　　　　　　　　　　　　　　…（２）
書込み率ｋ％は一般的に９５％が多用されているので、因みにｋ＝９５とすれば、（１）式は次式のように表される。
【００３６】
３Ｒｏｎ（Ｃｌｃ＋Ｃｓｔｇ）≦Ｔ１　　　　　　　　　　　　…（３）
この式が満足されないと画素の書き込み不足が生じ、充分なコントラスト比が得られない。周知のように、画素ＴＦＴのオン抵抗Ｒｏｎはゲート・ソース間の電圧Ｖｇｓに大きく依存する。このため式（３）からオン抵抗Ｒｏｎを媒介に充分な書込みに必要な選択パルスの電位Ｖｇｓを以下のように限定することができる。ところで、駆動回路内蔵型のＴＦＴ液晶表示装置の場合には、走査ドライバ部（Ｙドライバ部）の正電源Ｖｄｄｙが選択パルスの高レベルに対応すると共に、その負電源Ｖｓｓｙが選択パルスの低レベルに対応する。ここで画像信号Ｖｉｄの最大電位をＶｉｄ２、その最小電位をＶｉｄ１とすると、Ｖｇｓは次の式を満足している。
【００３７】
Ｖｄｄｙ−Ｖｉｄ２≦Ｖｇｓ≦Ｖｄｄｙ−Ｖｉｄ１　　　　　　　　…（４）
前段のＶｄｄｙ−Ｖｉｄ２は最小のゲート・ソース間の電位であり、後段のＶｄｄｙ−Ｖｉｄ１は最大のゲート・ソース間の電位である。一般にＶｇｓが増加するとＴＦＴのオン抵抗Ｒｏｎは減少するので、式（４）の最小電位において式（３）が満たされていれば良いことになる。逆に式（３）において左辺と右辺が等しくなるようにオン抵抗Ｒｏｎを媒介にしてＶｇｓの値をΔＶｙ２とすると、Ｖｇｓ≧ΔＶｙ２が満たされていれば良い。即ち、書込み不足を生じないための条件は次式で与えられる。
【００３８】
Ｖｄｄｙ≧Ｖｉｄ２＋ΔＶｙ２　　　　　　　　　　　　　　　…（５）
ここで、ΔＶｙ２は画素ＴＦＴのオン抵抗Ｒｏｎが次式を満たすゲート・ソース間の電位である。
【００３９】
Ｒｏｎ＝Ｔ１／｛３×（Ｃｌｃ＋Ｃｓｔｇ）｝　　　　　　　　　　…（６）
式（６）は書込み率９５％の１例を示すが、一般的には、充分な書込み率をｋ％とすると、ΔＶｙ２は画素ＴＦＴのオン抵抗Ｒｏｎが次式を満たすゲート・ソース間の電位である。
【００４０】
１−ｅｘｐ｛−（Ｔ１／Ｒｏｎ（Ｃｌｃ＋Ｃｓｔｇ））＝ｋ／１００　…（７）
ここで、Ｔ１は画素ＴＦＴの書込み期間で、線順次駆動方式では１水平走査期間と一致するが、点順次駆動方式の場合には輝線消去（ブランキング）期間に一致する。これは点順次駆動において最も右側の画素はブランキング期間の直前になって初めて本来のデータが書き込まれるためである。
【００４１】
このように、書込み不足を生じないための条件は式（５）で表されるが、画素ＴＦＴには書込み特性だけでなく、保持特性（書き込まれた信号が非選択期間中にリークしないための条件）も要求される。駆動回路内蔵型ＴＦＴ液晶表示装置では駆動回路にＣＭＯＳ型のＴＦＴを用いるため、画素ＴＦＴも必然的にエンハンスメント型となる。従って、非選択期間においてゲート・ソース間電圧が負であれば、画素ＴＦＴのオフ抵抗は高く保たれるため、充分な保持特性が得られるが、寄生容量による突き抜け電圧（シフト電圧）の問題を考慮しなければならない。この突き抜け電圧は図３においてΔＶｇｄとして示されるが、画素ＴＦＴのゲート・ドレイン間寄生容量Ｃｇｄと液晶容量Ｃｌｃ及び保持容量Ｃｓｔｇとの容量結合によって、画素ＴＦＴがオフする瞬間に生じるものである。この突き抜け電圧の大きさは次式で表される。
【００４２】
ΔＶｇｄ＝ΔＶｇ×Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｓｔｇ）　　　　　　　…（８）
ここで、ΔＶｇは走査線Ｙに印加される選択パルスＶｇの大きさ（Ｖｄｄｙ−Ｖｓｓｙ）である。この式（８）において、液晶容量Ｃｌｃは液晶の誘電異方性により画像信号Ｖｉｄに応じて変化し、また保持容量Ｃｓｔｇも画素ＴＦＴのチャネル容量がゲート・ドレイン間電圧によって変化するため、突き抜け電圧ΔＶｇｄも変化する。一般的には画像信号Ｖｉｄの振幅が小さく、ゲート・ドレイン間電圧が大きいほど、突き抜け電圧ΔＶｇｄの値は大きくなる。この突き抜け電圧ΔＶｇは常に画素電極電位Ｖｐを下げることになるので、この電圧ΔＶｇｄ分だけを予め走査線Ｙの非選択レベル（駆動回路内蔵型では走査ドライバ部３０の負電源電位）を低く設定しておけば良い。すなわち、走査ドライバ部３０の負電源電位Ｖｓｓｙが次式を満足しなげればならない。
【００４３】
Ｖｓｓｙ≦Ｖｉｄ１−ΔＶｙ１　　　　　　　　　　　　　　　　…（９）
ここで、Ｖｉｄ１は画像信号Ｖｉｄの最小電位であり、ΔＶｙ１は式（８）で表されるシフト電圧の最大値である。この式（８）が満たされないと、非選択状態の画素ＴＦＴのオフリーク電流によって信号線Ｘのデータが画素電極ａに漏れ、縦クロストークや画面の上下輝度むらを生じる。なお、画素ＴＦＴの寄生容量Ｃｇｄや１画素分の液晶容量Ｃｌｃを実際に測定するのは困難であるので、ΔＶｙ１としてシフト電圧の平均的な値を用いることもできる。具体的には、
ΔＶｙ１＝Ｖｉｄｃ−Ｖｃｏｍ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　…（１０）
と表される。ここでＶｉｄｃは画像信号の平均値でビデオ中心である。高画質と高信頼性を実現するためには対向電極（共通電極）電位は画素電極電位の平均値に設定しなければならないから、この式の右辺はシフト電圧の平均値を示すことになる。
【００４４】
以上述べたように、画素ＴＦＴの書込み特性と保持特性とを満足させる走査ドライバ部３０の電源バイアス条件は式（５）及び式（９）で表すことができる。但し、両式は対向電極電位が一定の場合にのみ成立する。そこで、以下では対向電極電位（及び保持容量電極電位）も交流駆動した場合の同様なバイアス条件を導出する。
【００４５】
図５は保持容量の回路構成が蓄積容量方式の場合において対向電極電位（及び保持容量電極電位）を画像信号と１８０°位相をずらして交流反転させる駆動方法（以下、コモン振り駆動と略記する）を示すタイミングチャートである。このようなコモン振り駆動によると、データドライバ部２０の書き込む画像信号Ｖｉｄの電圧範囲を狭くすることができので、データドライバ部２０の駆動電圧（正電源Ｖｄｄｘ）を下げることができる。データドライバ２０の動作速度は走査ドライバ部３０のそれの数百倍以上と高速であり、駆動電圧を下げると、前述したようにＴＦＴ回路や外部回路の構成が容易で誤動作も生じにくく、消費電力が低減されるというメリットがある。ところで、コモン振り駆動において対向電極電位の最大電圧をＶｃｏｍ２、駆動最小電圧をＶｃｏｍ１、駆動動電圧範囲をＶｃｏｍ　＊＝Ｖｃｏｍ２−Ｖｃｏｍ１とすれば、対向電極電位を振った分Ｖｃｏｍ　＊だけ、画素電極電位が画像信号電圧範囲（Ｖｉｄ２−Ｖｉｄ１）から上下に広がることになるため、式（５）は式（１１）として、また式（９）は式（１２）としてそれぞれ書換えられる。
【００４６】
Ｖｄｄｙ≧Ｖｉｄ２＋Ｖｃｏｍ　＊＋ΔＶｙ２　　　　　　　　…（１１）
Ｖｓｓｙ≦Ｖｉｄ１−Ｖｃｏｍ　＊−ΔＶｙ１　　　　　　　　…（１２）
ここで、対向電極電位が一定の場合にはＶｃｏｍ　＊＝０であるので、式（１１）は式（５）に、式（１２）は式（９）にそれぞれ一致する。従って、式（１１），（１２）はコモン振り駆動でない場合も適用できる一般式である。
【００４７】
上記のコモン振り駆動は蓄積容量方式の場合で、図２（ｂ）に示すように、保持容量が走査線から独立した容量線に接続されているため、この容量線を対向電極と同じ電位にすればコモン振り駆動を実現することができる。ところが図２（ａ）のような付加容量方式の場合には、保持容量が前段の走査線に接続されているため、その走査線を対向電極と同電位にすることはできない。そこで、図６に示すように、走査ドライバ部の負電源を２レベル（Ｖｓｓｙ１とＶｓｓｙ２）設け、その負電源を対向電極電位と同期させて矩形波の状態に交流駆動させる。かかる場合、Ｖｓｓｙ２−Ｖｓｓｙ１＝Ｖｃｏｍ　＊とすれば、式（１１）は満足する。
【００４８】
（第２実施例）
第１実施例は画素ＴＦＴがＮチャネルＴＦＴの場合であったが、本例においてはＰチャネルの画素ＴＦＴを用いた場合について走査ドライバ部の電源バイアス条件を説明する。図７は対向電極の電位一定の場合におけるＰチャネル画素ＴＦＴを用いた場合の駆動タイミングチャートである。この場合、走査パルス波形はＰチャネルの場合と上下逆になる。なお、容易に理解できるように、コモン振り駆動の場合における走査パルス波形も図５や図６に示す波形と上下逆にすれば良い。但し、図６に示す付加容量方式の場合は、走査ドライバ部の正電源Ｖｄｄｙ１を２レベル（Ｖｄｄｙ１とＶｄｄｙ２）設け、その負電源は１レベル（Ｖｓｓｙ）とする。
【００４９】
Ｐチャネル画素ＴＦＴの場合のバイアス条件もＮチャネル画素ＴＦＴの場合の式（１１），（１２）で表すことができる。但し、この場合、式（１１），（１２）中のΔＶｙ１とΔＶｙ２の内容が入れ替わり、式（１１）が保持特性の条件式に、式（１２）が書込み不足防止の条件式になる。ここでΔＶｙ１とΔＶｙ２はＮチャネル画素ＴＦＴの場合と逆で、以下のようになる。
【００５０】
ΔＶｙ１：画素ＴＦＴのオン抵抗Ｒｏｎが式（７）を満たすソース・ゲート間電圧
ΔＶｙ２：式（８）で表されるシフト電圧の最大値（または平均的なシフト電圧＝画像信号の平均値Ｖｉｄｃ−対向電極電位Ｖｃｏｍ）
以上述べたように、Ｐチャネル画素ＴＦＴ又はＮチャネル画素ＴＦＴを最適駆動するための走査ドライバ部３０の電源バイアス条件は、データドライバ部２０の形式によらず、式（１１），（１２）で与えられる。この電源バイアス条件を満足する液晶表示装置によれば、書込み不足を抑制できると共に保持特性を改善することができる。このような改善によって、画素数の増大に伴うＴＦＴの高速駆動が可能となり、高画質の表示性能を得ることができる。
【００５１】
次に、データドライバ部の電源バイアス条件について説明する。図１３に示すように、データドライバ部２０には正電源Ｖｄｄｘと負電源Ｖｓｓｘが供給されている。
【００５２】
（第３実施例）
本例におけるデータドライバ部２０のサンプリング回路２４は図８に示すようにＮ型チャネルのアナログスイッチ（ＴＦＴ）ＳＷｉを用いた回路構成で、画素ＴＦＴは点順次駆動方式で駆動される。すなわち、選択パルスＱｉによってアナログスイッチＳＷｉが導通し、画像信号Ｖｉｄが信号線に送られ、サンプルホールド容量Ｃｓに書き込まれる。なお、Ｃｇｄはゲート・ドレイン間の寄生容量である。ここで、サンプルホールド容量Ｃｓに対する書込み不足防止や保持特性の改善の問題は、第１及び第２実施例に説明したように、画素ＴＦＴの場合のアナロジーとして論じることができる。すなわち、図８のビデオラインを図１の信号線Ｘに、図８の選択パルスＱｉの信号線を図１の走査線Ｙに、サンプルホールド容量Ｃｓ（信号線の配線容量も含む）を液晶容量Ｃｌｃ及び保持容量Ｃｓｔｇに置き換えれば、アナログスイッチＳＷｉは画素ＴＦＴと同等に扱いことができる。つまり、走査ドライバ部の電源電圧の最適化するのと同じようにデータドライバ部２０の電源電圧（正電源Ｖｄｄｘと負電源Ｖｓｓｘ）を最適化することができる。
【００５３】
まず、アナログスイッチＳＷｉの選択期間をＴｓとすると、この期間内にビデオラインの画像信号が信号線Ｘｉに書込み率ｋ％（例えば９５％）で書き込まれるための条件は、式（５）と同様に、次式が成立する。
【００５４】
Ｖｄｄｘ≧Ｖｉｄ２＋ΔＶｘ２　　　　　　　　　　　　　　　　…（１３）
ここでΔＶｘ２はアナログスイッチＳＷｉのオン抵抗Ｒｏｎが書込み率ｋの下式を満たすようなゲート・ソース間電圧である。
１−ｅｘｐ（−Ｔｓ／ＲｏｎＣｓ）＝ｋ／１００　　　　　　　　…（１４）
これらの式が満たされなければ、信号線Ｘｉへの画像信号の書込みが不足すなわち水平解像の低下を招く。
【００５５】
一方、アナログスイッチＳＷｉがオフする際には突き抜け電圧（シフト電圧）ΔＶｇｄが存在する。その大きさは、
ΔＶｇｄ＝（Ｖｄｄｘ−Ｖｓｓｘ）×Ｃｇｄ／（Ｃｇｄ＋Ｃｓ）　　　　　…（１５）
と表される。このシフト電圧の最大値をΔＶｘ１とすると、アナログスイッチＳＷｉの非選択期間（ほぼ水平走査期間）に信号線Ｘｉに一旦書き込まれたデータがリークしない（横クロストークを生じない）ための条件は、
Ｖｓｓｘ≦Ｖｉｄ１−ΔＶｘ１　　　　　　　　　　　　　…（１６）
となる。なお、Ｐチャネルのアナログスイッチを用いる場合にも第２実施例で説明したように、式（１３），（１６）が電源バイアス条件となるが、ただ、ΔＶｘ１とΔＶｘ２の内容が入れ替わることに留意されたい。
【００５６】
（第４実施例）
本例におけるデータドライバ部２０のサンプリング回路２４は図９に示すようにＣＭＯＳアナログスイッチＴｉを用いた回路構成で、画素ＴＦＴは点順次駆動方式で駆動される。すなわち、選択パルスＱｉがＣＭＯＳアナログスイッチＴｉのＮチャネルＴＦＴのゲートへ、その反転パルスＱｉ（バー）がＰチャネルＴＦＴのゲートへ供給され、２つのＴＦＴは同時にオン又はオフする。サイプリング回路がＣＭＯＳ構成の場合、片方のＴＦＴのオン抵抗が高くなるようなゲート電圧でも他方のＴＦＴのオン抵抗は必ず低くなるため、第３実施例における単一チャネルのＴＦＴの場合に比して伝送できるアナログ信号（画像信号）の電圧範囲が広くなる。ただ、素子数が増大し回路構成が複雑化する。
【００５７】
まず、このＣＭＯＳアナログスイッチＴｉで信号線Ｘｉに書込み不足を生じない（水平解像度が低下しない）ための条件について吟味する。ここで、ＰチャネルＴＦＴとＮチャネルＴＦＴのオン抵抗をそれぞれＲｏｎｐ，Ｒｏｎｎとすると、２つのＴＦＴの並列抵抗Ｒｏｎｐ・Ｒｏｎｎ／（Ｒｏｎｐ＋Ｒｏｎｎ）は、両チャネルのＴＦＴの特性が対称とすればビデオ中心（Ｖｉｄ２−Ｖｉｄ１）／２付近で最も高くなる。このとき、ＰチャネルＴＦＴのオン抵抗Ｒｏｎｐは高いが、ＮチャネルＴＦＴのオン抵抗Ｒｏｎｎが十分低くなり、これによる書込み不足を生じない条件は前述のアナロジーから次式で表されることが容易に理解できる。
【００５８】
Ｖｄｄｘ≧（Ｖｉｄ２−Ｖｉｄ１）／２＋Ｖｇｓｎ　　　　　　　…（１７）
ここで、ＶｇｓｎはＮチャネルＴＦＴのオン抵抗Ｒｏｎｎが書込み率ｋの次式を満たすようなゲート・ソース間電圧である。
【００５９】
２｛１−ｅｘｐ（−Ｔｓ／ＲｏｎｎＣｓ）｝＝ｋ／１００　　　…（１８）
因にｋ＝９５のときは、Ｒｏｎｎ＝２Ｔｓ／３Ｃｓである。
一方、ＮチャネルＴＦＴのオン抵抗Ｒｏｎｎは高いが、ＰチャネルＴＦＴのオン抵抗Ｒｏｎｐが十分低くなり、これによる書込み不足が生じない条件は、
Ｖｓｓｘ≦（Ｖｉｄ２−Ｖｉｄ１）／２−Ｖｇｓｐ　　　　　　　…（１９）
ここで、ＶｇｓｐはＰチャネルＴＦＴのオン抵抗Ｒｏｎｐが書込み率ｋの次式を満たすようなゲート・ソース間電圧である。
２｛１−ｅｘｐ（−Ｔｓ／ＲｏｎｐＣｓ）｝＝ｋ／１００　　　　…（２０）
因みに＝９５のときは、Ｒｏｎｐ＝２Ｔｓ／３Ｃｓである。従って、式（１７），（１９）が満たされていれば、書込み率ｋ％以上の書込みが可能である。
【００６０】
次に、ＣＭＯＳアナログスイッチＴｉの非選択期間に信号線Ｘｉに一旦書き込まれたデータがリークしない（横クロストークを生じない）ための条件を求める。ＣＭＯＳの場合にもそれがオフする瞬間に突き抜け電圧（シフト電圧）が生じる。ＮチャネルＴＦＴのシフト電圧をΔＶｇｄｎ、ＰチャネルＴＦＴのシフト電圧をΔＶｇｄｐとすると、Ｎチャネルによるシフトは負側へ、Ｐチャネルによるシフトは正側へシフトするから、全体のシフト量はΔＶｇｄｐ−ΔＶｇｄｎとなる。従って、すべてのバイアス条件でアナログスイッチがリークしないための条件は式（１３），（１６）で表され、ここでΔＶｘ１及びΔＶｘ２は下式のようになる。
ΔＶｘ１＝（ΔＶｇｄｎの最大値）−（ΔＶｇｄｐの最小値）　　…（２１）
ΔＶｘ２＝（ΔＶｇｄｐの最大値）−（ΔＶｇｄｎの最小値）　　…（２２）
ここで、ΔＶｇｄｐ及びΔＶｇｄｎは下式で与えられる。
【００６１】
ΔＶｇｄｐ＝（Ｖｄｄｘ−Ｖｓｓｘ）×Ｃｇｄｐ／（Ｃｇｄｐ＋Ｃｓ）　…（２４）
ΔＶｇｄｎ＝（Ｖｄｄｘ−Ｖｓｓｘ）×Ｃｇｄｎ／（Ｃｇｄｎ＋Ｃｓ）　…（２５）
但し、ＣｇｄｐはＰチャネルＴＦＴのゲート・ドレイン間容量、ＣｇｄｎはＰチャネルＴＦＴのゲート・ドレイン間容量容量、Ｃｓはサンプルホールド容量（配線容量も含む）である。
【００６２】
（第５実施例）
上記第３及び第４実施例は、アナログ点順次駆動方式におけるデータドライバ部の電源バイアス条件について説明したが、本例はアナログ線順次駆動方式におけるデータドライバ部の電源バイアス条件について説明する。図１０はアナログ線順次駆動方式によるデータドライバ部４０のブロック図である。シフトレジスタ２２からの送出された選択パルスＱ１，Ｑ２，Ｑ３〜によって１段目のラッチＡに順次書き込まれたアナログ画像信号ＶｉｄはラッチパルスＬＰによって一斉に２段目のラッチＢに送られる。２段目のラッチＢはアナログバッファＣに接続されており、ラッチＢに取り込まれた各画像信号は１水平走査期間中に信号線Ｘ１，Ｘ２，Ｘ３〜を常に駆動し続ける。アナログバッファＣとして最も簡単な構成は図１１に示すようになっている。この回路構成においてＰチャネルのＴＦＴ２は電流源として働き、ＰチャネルのＴＦＴ１はソース・ホロワによりラッチＢに保持されている画像信号を入力電圧Ｖｉｎｉとしこれに応じた出力電圧Ｖｏｕｔｉとして出力する。ここで、注意しなければならないことは、図１２に示すように入出力電圧の差Ｖｓｈと立ち上がり・立ち下がり時間である。この例では出力電圧Ｖｏｕｔｉが入力電圧ＶｉｎｉよりＶｓｈだけ高くなるため、データドライバ部の正電源Ｖｄｄｘを画像信号電圧の最大値Ｖｉｄ２よりも少なくともＶｓｈだけ高くしなければならない。また、出力電圧Ｖｏｕｔｉの立ち上がりが遅いので、１水平走査期間内に立ち上がるＴＦＴ２の電源電圧やチャネル幅を設定する必要がある。　アナログバッファＣの別の回路構成としては各種のオペレーション・アンプを用いたものがある。ここで、アナログバッファの回路構成にかかわらず、アナログバッファの出力抵抗をＲｏｕｔ、信号線の配線容量をＣｓｌ、１水平走査期間をＴＨとすると、書込み率ｋ％以上の条件は次式で与えられる。
【００６３】
１−ｅｘｐ｛−（ＴＨ／Ｒｏｕｔ・Ｃｓｌ）｝≧ｋ／１００　　　…（２６）
因みに書込み率９５％以上の場合は次式で与えられる。
【００６４】
Ｒｏｕｔ×Ｃｓｌ×３＜ＴＨ　　　　　　　　　　　　　　　　…（２７）
しかし、出力抵抗Ｒｏｕｔはアナログバッファの具体的な回路構成に関係しており、電源電圧Ｖｄｄｘ，Ｖｓｓｘと出力抵抗Ｒｏｕｔとの関係は回路構成によって異なるので、この式から電源電圧を直接限定することはできない。ただ、ΔＶｘ１及びΔＶｘ２を以下のように定義すると、書き込み不足の防止及び保持特性の改善のためのデータドライバ部の電源電圧Ｖｄｄｘ，Ｖｓｓｘ　のバイアス条件は式（１３），（１６）を満足しなければならない。
【００６５】
ΔＶｘ１：アナログバッファの入出力信号の線形性を保ち、画像信号の最小値Ｖｉｄ１を入力した場合にも式（２６）を満たすために必要な電圧
ΔＶｘ２：アナログバッファの入出力信号の線形性を保ち、画像信号の最大値Ｖｉｄ２を入力した場合にも式（２６）を満たすために必要な電圧
なお、デジタル方式で点順次駆動を行う液晶表示装置はないが、デジタル線順次駆動方式はある。この場合には、基本的に外部から与えられた電源電圧を選択するだけであるので、アナログ方式の場合に問題となる書込み不足やシフト電圧などが存在しない。従って、式（１３），（１６）中のΔＶｘ１及びΔＶｘ２はともに０で良い。
【００６６】
以上説明したように、本発明に係るＴＦＴ型液晶表示装置は、アナログ点順次駆動方式又はアナログ線順次方式にかかわらず、走査線駆動回路の電源電圧Ｖｄｄｙ及びＶｓｓｙ又は信号線駆動回路の電源電圧Ｖｄｄｘ及びＶｓｓｘを前述のように最適値に設定してなる点に特徴を有するものであることから、次の効果を奏する。すなわち、書込み時間や画素ＴＦＴやサンプリング用ＴＦＴのオン抵抗，液晶容量及び保持容量の値に如何にかかわらず、書込み率ｋ％以上の充分書き込み特性を実現させることができる。また画素ＴＦＴやサンプリング用ＴＦＴのカップリング容量や液晶容量及び保持容量の値の如何にかかわらず、画素ＴＦＴやサンプリング用ＴＦＴがオフする際に生じる所謂突き抜け電圧による影響を無くし、保持特性の劣化を防止することができる。このような電源バイアス条件によって画素数の増大による高速駆動が可能となり、更なる高精細化の液晶表示装置を実現できる。特に、ドライバ内蔵型のＴＦＴ型液晶表示装置においては電源電圧の値がシフトレジスタの誤動作やノイズ発生に敏感に影響するので、上記の電源バイアスに設定された走査線駆動回路や信号線駆動回路を用いると、誤動作やノイズ発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例において画素ＴＦＴとしてＮチャネルＴＦＴを用いた場合の画素ＴＦＴの等価回路図である。
【図２】（ａ）は画素の保持容量が付加容量方式の場合の等価回路図で、（ｂ）は画素の保持容量が蓄積容量方式の等価回路図である。
【図３】ＴＦＴ液晶表示装置の代表的な駆動波形を示す波形図である。
【図４】本発明の第１実施例において画素ＴＦＴとしてＮチャネルＴＦＴを用いた場合の走査線駆動回路の電源電圧バイアスを示すタイミングチャートである。
【図５】本発明の第１実施例において画素ＴＦＴとしてＮチャネルＴＦＴを用い保持容量の回路構成が蓄積容量方式の場合の走査線駆動回路の電源電圧バイアスを示すタイミングチャートである。
【図６】本発明の第１実施例において画素ＴＦＴとしてＮチャネルＴＦＴを用い保持容量の回路構成が付加容量方式の場合の走査線駆動回路の電源電圧バイアスを示すタイミングチャートである。
【図７】本発明の第２実施例において画素ＴＦＴとしてＰチャネルＴＦＴを用いた場合の走査線駆動回路の電源電圧バイアスを示すタイミングチャートである。
【図８】本発明の第３実施例においてデータドライバのサンプリング回路としてＮチャネルＴＦＴのアナログスイッチを用いた場合のデータドライバの電源電圧バイアスを示すタイミングチャート図である。
【図９】本発明の第４実施例においてデータドライバのサンプリング回路としてＣＭＯＳ・ＴＦＴのアナログスイッチを用いた場合のデータドライバの電源電圧バイアスを示すタイミングチャート図である。
【図１０】本発明の第５実施例においてアナログ点順次駆動方式のデータドライバの構成を示すブロック図である。
【図１１】図１０に示すアナログバッファの詳細な構成を示す回路図である。
【図１２】図１１に示すアナログバッファの入力電圧と出力電圧の立ち上がり・立ち下がり状態を示す波形図である。
【図１３】ドライバ内蔵型のＴＦＴ型液晶表示装置の回路構成を示すブロック図である。
【図１４】図１３に示すシフトレジスタのクロックと反転クロックの相互関係を示す波形図である。
【図１５】図１３に示すデータドライバの構成を示すブロック図である。
【符号の説明】
１…絶縁基板
１０…画素マトリクス部
２０，４０…Ｘドライバ部
３０…Ｙドライバ部
Ｘ…走査線
Ｙ…信号線
ＴＦＴ…薄膜トランジスタ
ＳＷｉ…ＴＦＴアナログスイッチ
Ｔｉ…ＴＦＴのＣＭＯＳアナログスイッチ
【図１】
2004004876.tif 000003
【図２】
2004004876.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004004876.tif 000009
【図８】
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【図９】
2004004876.tif 000011
【図１０】
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【図１１】
2004004876.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2004004876.tif 000017