(57)【要約】【課題】全デジタル周波数検出器及びアナログ位相検出器を用いる周波数／位相同期ループクロックシンセサイザ。【解決手段】低電圧デジタルＣＭＯＳプロセスにおける集積に適した周波数シンセサイザが、アナログループ及びデジタルループを有する２重ループ構造を用いたＶＣＯを制御する。デジタルループには全デジタル周波数検出器があり、ＶＣＯの中心周波数を制御する。アナログループにはチャージポンプ付きアナログ位相検出器があり、周波数制御ループに位相コヒーレンスを付加するので、静的周波数誤差が発生しない。事実上、アナログループがデジタルロジック及びＶＣＯのノイズを減らし、デジタル制御が周波数ホールドオーバ及び非常に低い帯域幅を供給する。デジタルループの帯域幅はアナログループの帯域幅よりもはるかに小さく作られる。【選択図】    図１
2004312726.tif 000002
【特許請求の範囲】
【請求項１】
基準周波数信号を受け取る入力ノードを備え、
第１制御入力及び第２制御入力を有すると共に、周波数が当該第１制御入力及び第２制御入力に依存する発振器出力信号を生成する可変発振器を備え、
前記基準周波数信号に応答する第１位相検出入力と前記可変発振器からの前記発振器出力信号に応答する第２位相検出入力とを有するアナログ電圧位相検出器を備え、当該アナログ電圧位相検出器は前記基準周波数信号と前記発振器出力信号との位相差を示す第１制御信号を生成し、当該第１制御信号は前記可変発振器の前記第１制御入力に結合され、前記アナログ電圧位相検出器から前記可変発振器への前記第１制御信号に沿うと共に逆に前記可変発振器から前記アナログ電圧位相検出器への前記発振器出力信号に沿った信号経路によってアナログループが定められ、さらに、
前記基準周波数信号に応答する第１周波数検出入力と前記発振器出力信号とに応答する第２周波数検出入力とを有するデジタル周波数差検出器を備え、当該デジタル周波数差検出器は前記基準周波数信号と前記発振器出力信号との周波数差を示す第２制御信号を生成し、当該第２制御信号は前記可変発振器の前記第２制御入力に結合され、前記デジタル周波数差検出器から前記可変発振器への前記第２制御信号に沿うと共に逆に前記可変発振器から前記デジタル周波数差検出器への前記発振器出力信号に沿った信号経路によってデジタルループが定められ、
前記アナログループの帯域幅は前記デジタルループの帯域幅よりも大きいことを特徴とする周波数シンセサイザ。
【請求項２】
前記アナログループの帯域幅は、前記デジタルループの帯域幅の少なくとも２００倍であることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
前記可変発振器は電圧制御発振器であることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項４】
さらにフィルタを備え、前記第１制御信号は当該フィルタを介して前記第１制御入力に結合されることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項５】
さらに第１分周器を備え、
前記基準周波数信号を受け取る前記入力ノードは当該第１分周器の入力に結合され、前記第１分周器の出力は前記アナログ電圧位相検出器の前記第１位相検出入力に結合され、それにより前記アナログ電圧位相検出器の第１位相検出入力が前記第１分周器を介して前記基準周波数信号に応答することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項６】
前記第１分周器の出力は前記デジタル周波数差検出器の前記第１周波数検出入力に結合され、それにより前記デジタル周波数差検出器の第１周波数検出入力が前記第１分周器を介して前記前記基準周波数信号に応答することを特徴とする請求項５に記載の周波数シンセサイザ。
【請求項７】
前記可変発振器から前記発振器出力信号を受け取るように結合された入力を有すると共に、前記アナログ電圧位相検出器の前記第２位相検出入力に結合された出力を有する第２分周器をさらに備え、それにより前記アナログ電圧位相検出器の第２位相検出入力が前記第２分周器を介して前記発振器出力信号に応答することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項８】
前記第２分周器の出力はさらに前記デジタル周波数差検出器の前記第２周波数検出入力に結合され、それにより前記デジタル周波数差検出器の第２周波数検出入力が前記第２分周器を介して前記発振器出力信号に応答することを特徴とする請求項７に記載の周波数シンセサイザ。
【請求項９】
前記デジタル周波数差検出器からの前記第２制御信号は、前記デジタル周波数差検出器からのデジタル出力をアナログ信号に変換して前記第２制御入力に供給するデジタル−アナログ変換器を介して、前記可変発振器の前記第２制御入力に入力されることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項１０】
コンポジット周波数制御信号を生成するために、前記可変発振器はその第１及び第２制御入力における制御信号を合計する加算器を有することを特徴とする請求項９に記載の周波数シンセサイザ。
【請求項１１】
可変発振器の第１及び第２制御入力は互いに独立しており、前記可変発振器は前記第１及び第２制御入力にそれぞれ個別に応答する少なくとも第１及び第２周波数調整機構を有することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項１２】
前記第１周波数調整機構は前記第１制御入力に応答する可変容量ダイオードを有する一方、前記第２周波数調整機構は前記第２制御入力に応答して前記可変発振器に対して条件に応じて結合又は分離される少なくとも一つの容量を有することを特徴とする請求項１１に記載の周波数シンセサイザ。
【請求項１３】
前記デジタル周波数差検出器は、
前記第１周波数検出入力で受け取るパルスをカウントすると共に前記基準周波数信号のパルス数を維持するｎビットカウンタと、
前記第２周波数検出入力で受け取るパルスをカウントすると共に前記発振出力信号のパルスカウントを維持するｍビットカウンタ（ここでｍはｎよりも大きい）と、
前記ｍビットカウンタ内でｎ番目のビットが第１論理状態に遷移することによりセット状態を保持する一方、前記ｍビットカウンタ内でｎ番目のビットが当該第１論理状態から出て遷移することにかかわりなく前記セット状態を維持するための第１メモリセルと、
前記ｍビットカウンタ内で（ｎ＋１）番目のビットが前記第１論理状態に遷移することによりセット状態を保持する一方、前記ｍビットカウンタ内で（ｎ＋１）番目のビットが当該第１論理状態から出て遷移することにかかわりなく前記セット状態を維持するための第２メモリセルとを有し、
前記ｎビットカウンタ及び前記ｍビットカウンタは前記ｎビットカウンタ内でｎ番目のビットが前記第１論理状態に遷移すると一時停止され、
前記ｎビットカウンタ及び前記ｍビットカウンタの前記一時停止と同時に、前記デジタル周波数差検出器は、
ａ）前記第１または第２メモリセルのどちらにも前記セット状態が保持されていなければ、前記可変発振器の出力周波数は前記基準周波数よりも低いと判定し、
ｂ）前記第２メモリセルに前記セット状態が保持されていれば、前記可変発振器の出力周波数は前記基準周波数よりも高いと判定し、
ｃ）前記第１メモリセルに前記セット状態が保持され且つ所定数の最下位ビットを除く前記ｍビットカウンタの任意のビットが前記第１論理状態になっていれば、前記可変発振器の出力周波数は前記基準周波数よりも高いと判定し、
ｄ）前記第１メモリセルには前記セット状態が保持され且つ前記第２メモリセルには前記セット状態が保持されておらず、しかも前記所定数の最下位ビットを除く前記ｍビットカウンタの任意のビットが前記第１論理状態になっていれば、前記可変発振器の出力周波数は前記基準周波数に同期していると判定することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項１４】
前記最下位ビットの所定数は１で、それにより前記ｎビットカウンタ及び前記ｍビットカウンタの一時停止と同時に、前記デジタル周波数差検出器は、前記第１メモリセルに前記セット状態が保持され且つ前記ｍビットカウンタ内の高位のビットがどれか前記第１論理状態になっていれば、前記可変発振器の出力周波数は前記基準周波数信号よりも高いと判定することを特徴とする請求項１３に記載の周波数シンセサイザ。
【請求項１５】
前記第１及び第２メモリセルはそれぞれ第１及び第２ラッチであって、
前記第１及び第２ラッチは前記セット状態になる、つまりラッチインすることによって前記セット状態を保持し、
前記第１及び第２ラッチはリセット状態になることによって前記セット状態を選択的に消去できることを特徴とする請求項１３に記載の周波数シンセサイザ。
【請求項１６】
前記第１及び第２ラッチはロジックハイ状態及びロジックロー状態のうちの片方をラッチインすることによって前記セット状態になり、前記セット状態とは反対のロジック状態をラッチインすることによって前記リセット状態になることを特徴とする請求項１５に記載の周波数シンセサイザ。
【請求項１７】
前記デジタル周波数差検出器はさらに制御論理回路を有し、
前記第１ラッチは当該制御論理回路に応答してリセットされ、
前記第２ラッチは前記制御論理回路に応答してリセットされ、
前記第１及び第２ラッチは、前記可変発振器の出力周波数が前記基準周波数信号と比べて、低いか、高いか、又は同期しているかどうかの判定後にリセットされることを特徴とする請求項１５に記載の周波数シンセサイザ。
【請求項１８】
前記デジタル周波数差検出器はさらに、
前記制御論理回路に応答すると共に、前記制御論理回路が判定するとおりに、前記ｎビットカウンタに対して前記第１周波数検出入力を選択的に結合及び分離する効果を有する第１マスキングゲートを有し、当該第１マスキングゲートが前記第１周波数検出入力を前記ｎビットカウンタに結合すると前記ｎビットカウンタは前記第１周波数検出入力で受け取るパルスをカウントし、前記マスキングゲートが前記第１周波数検出入力を前記ｎビットカウンタから分離して前記ｎビットカウンタが一時停止されると前記ｎビットカウンタは前記第１周波数検出入力で受け取るパルスのカウントを止め、
前記制御論理回路に応答すると共に、前記制御論理回路が判定するとおりに、前記ｍビットカウンタに対して前記第２周波数検出入力を選択的に結合及び分離する第２マスキングゲートを有し、当該第２マスキングゲートが前記第２周波数検出入力を前記ｍビットカウンタに結合すると前記ｍビットカウンタは前記第２周波数検出入力で受け取るパルスをカウントし、前記第２マスキングゲートが前記周波数検出入力を前記ｍビットカウンタから分離して前記ｍビットカウンタが一時停止されると前記ｍビットカウンタは前記第２周波数検出入力で受け取るパルスのカウントを止めることを特徴とする請求項１７に記載の周波数シンセサイザ。
【請求項１９】
前記デジタル周波数差検出器にはさらにアップダウンカウンタが装備されており、前記制御論理回路は当該アップダウンカウンタに、
前記可変発振器の出力周波数が前記基準周波数信号よりも高いと判定された場合にはカウントステップをアップ又はダウンどちらか一方方向に変更するように命令し、
前記可変発振器の出力周波数が前記基準周波数信号よりも低いと判定された場合にはカウントステップを前記アップ又はダウンとは反対の方向に変更するように命令し、或いは
前記可変発振器の出力周波数が前記基準周波数信号に同期していると判定された場合には未変更のままでいるように命令し、
前記アップダウンカウンタの出力は前記可変発振器に結合されることを特徴とする請求項１７に記載の周波数シンセサイザ。
【請求項２０】
前記可変発振器の出力周波数は複数のキャパシタをイネーブル又はディセーブルすることに依存しており、当該複数のキャパシタは各々、それぞれの容量制御（cap_control）入力に応答してイネーブル又はディセーブルされ、
前記アップダウンカウンタはその電流カウント値を出力バスに乗せ、当該出力バスで前記第２制御信号が作られ、前記可変発振器の周波数を修正するために前記出力バスの個別のビットは個別の容量制御（cap_control）入力に結合されることを特徴とする。
【請求項２１】
前記可変発振器の出力周波数は、前記第２制御信号を受け取るように結合された周波数調整入力（frequency-adjust-input）の信号強度に依存し、
前記アップダウンカウンタの出力は、前記第２制御信号を生成するためにデジタル−アナログ変換器に印加されることを特徴とする請求項１９に記載の周波数シンセサイザ。
【請求項２２】
前記デジタル周波数差検出器は、基準周波数信号と前記可変発振器からの発振器出力信号との間の周波数差をフィルタリングする固有の低域フィルタを提供し、
前記固有低域フィルタの帯域幅は、前記ｎビットカウンタ内のｎの値を増減すると共に前記アップダウンカウンタの増分／減分ステップサイズを調整することによって調整可能であることを特徴とする請求項１９に記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に集積周波数シンセサイザ及びオシレータの分野に関する。具体的には、低電圧デジタルＣＭＯＳプロセスを用いて実現される電圧可変発振器に関する。
【背景技術】
【０００２】
クロック生成、データ回復、タイミング調整（retiming）といった周波数合成操作など、現代の通信システムには様々な目的で高速位相同期ループが用いられる。そうした周波数シンセサイザは一般的にはアナログ回路だが、コスト低減のために低電圧デジタルＣＭＯＳプロセスを用いてそうした回路を実現するというのが業界のトレンドである。
【０００３】
周波数シンセサイザは一般的には電圧制御型だから、低電圧デジタルＣＭＯＳプロセスで実施されると信号のヘッドルームやスケーラビリティの問題で処理が難しくなる。しかし、こうした問題があるにもかかわらず、動作電圧が有意に低くなるという利点があるため、アナログクロックの生成や回復の実現に高度に進んだサブミクロンデジタルＣＭＯＳプロセスの採用が増え続けている。
【０００４】
しかしながら、動作電圧を下げると、こうしたアナログ回路にとって使用可能な電圧範囲の量、つまり電圧ヘッドルームが有意に低減する。その結果、周波数制御及び補正信号において使用可能な電圧範囲が大幅に縮小されるので、発振器は厳密な設計パラメータ内で機能しなければならない。従って、このアナログ回路のヘッドルームが減ったことで高周波数クロック合成の回路設計に有意な制約が発生する。
【０００５】
このトレンドにより必然的に最小面積に複合デジタル機能を実現できるようになるが、低ヘッドルームの高利得アナログクロック成分に近接して複合高速デジタル機能を集積するとスプリアス周波数や高ジッタ成分が発生することはよく知られている。
【０００６】
よって、ジッタが低減され且つ電圧ヘッドルームが拡大された低電圧デジタルＣＭＯＳプロセス内でアナログ回路を実現する方法の必要性が存在している。
【０００７】
【非特許文献１】フロイド  M. ガードナ（Floyd M Gardner）, 「周波数差検出器の特性（Properties of Frequency Difference Detectors）」（米国）、IEEE Transaction on Communications, Vol. COM-33, No.2, 1985年2月, P.131-138
【非特許文献２】イン-チュル  ホワン（In-Chul Hwang）, サン-フン  ソン（Sang-Hun Song）, ソー-ウォン  キム（Soo-Won Kim）「デジタル位相周波数検出器を有するデジタル制御PLL（A Digital Controlled Phase-Locked Loop with a Digital Phase-Frequency Detector for Fast Acquisition）」(米国)、IEEE Journal of Solid-State Circuits, Vol.36, No.10, 2001年10月, P.1574-1581
【非特許文献３】アリ  ハジミリ（Ali Hajimiri）、トーマス  H. リー（Thomas H. Lee）, 「CMOS差動LC発振器の設計上の課題（Design Issues in CMOS Differential LC Oscillators）」(米国)、IEEE Journal of Solid-State Circuits, Vol.34, No.5, 1999年5月, P.717-724
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこうした問題を解決するものである。
【０００９】
本発明の一つの目的は、低電圧デジタルＣＭＯＳプロセスでの集積に適した電圧制御発振器、つまりＶＣＯを提供することである。低電圧デジタルＣＭＯＳプロセスにおいてはＶＣＯの電圧ヘッドルームがレールトゥレールの電圧範囲からそれほど縮小されない。
【００１０】
本発明の別の目的は、ジッタが低減され、周波数同期範囲が拡大された低電圧デジタルＣＭＯＳプロセスのアナログＶＣＯを提供することである。
【００１１】
本発明のまた別の目的は、ＣＭＯＳプロセスを修正することなく、デジタルＣＭＯＳプロセスでアナログＶＣＯを実現する簡単な方法を提供することである。
【課題を解決するための手段】
【００１２】
こうした目的を達成するため、本発明は、電圧制御発振器、つまりＶＣＯを制御するためにアナログループとデジタルループをそれぞれ備える２重ループ構造の周波数シンセサイザを実現する。デジタルループは、ＶＣＯの中心周波数を制御する全デジタル周波数差検出器（ＦＤＤ）を有する。アナログループはチャージポンプ付きのアナログ位相周波数検出器（ＰＦＤ）を有し、周波数制御ループに位相コヒーレンスを付加して、静的周波数誤差の発生を排除する。実際には、アナログループがデジタルロジックやＶＣＯのノイズを減らし、デジタル制御が周波数ホールドオーバや非常に低い帯域幅を供給する。デジタルループの帯域幅はアナログループの帯域幅よりもはるかに小さくなっている。アナログループの帯域幅はデジタルループの帯域幅の少なくとも２００倍大きいことが好ましい。そしてこのパラメータの大きな差が、ＶＣＯの設計において、アナログループでＰＦＤが提供する第１アナログ制御入力と、デジタルループでＦＤＤが提供する第２デジタル制御信号、という２つ別々な制御入力を使用することを可能にする。この２つの制御入力は、相対的にそれぞれ独立して機能する。
【００１３】
本発明の第１実施例においては、ＰＦＤからの第１制御入力とＦＤＤからの第２制御入力に対してそれぞれ別々に応答する２つの周波数調整機構がＶＣＯに設けられる。第１の周波数調整機構はＰＦＤからの第１のアナログ制御入力に応答する可変容量ダイオード対を有する。第２周波数調整機構はキャパシタとスイッチがペアになった配列で、これらのスイッチは各々、ＦＤＤからの第２のデジタル制御信号を伝えるデジタル信号バスの各ビット線に応答する。これらのスイッチは、第２の制御入力に基づき、対応するキャパシタを前記ＶＣＯに接続したり切断したりする。
【００１４】
このデジタル周波数差検出器には、基準周波数のサイクルをカウントするｎビットカウンタと、ＶＣＯからの発振出力信号のサイクルをカウントするｍビットカウンタが装備されている。ここでｍはｎよりも大きい。２つのカウンタは制御論理回路に従って同時にリセット、ストップ、スタートされる。
【００１５】
好ましくはラッチとして構成される２つのメモリセルが、ｍビットカウンタのｎ番目と（ｎ＋１）番目のビットをモニタし、このｎ番目又は（ｎ＋１）番目のビットのどちらか一方がロジックハイに遷移した時に記録する。この２つのラッチは、ＶＣＯの出力サイクルのカウント中に、このｍビットカウンタのｎ番目又は（ｎ＋１）番目のビットがこの後ロジックローに遷移するかしないかに関わらず、制御論理回路によってリセットされるまではその記録された状態を保持する。そして、２つのカウンタは、ｎビットカウンタのｎ番目のビットがロジックハイに遷移すると自動的に停止する。そして、ｍビットカウンタの現在のデータの内容が、２つのメモリセルが保持する内容と共に調べられる。この時、ＶＣＯ出力信号と基準周波数信号の相対位相差により発生するｎビットカウンタとｍビットカウンタとのカウント数の差を無視するために、ｍビットカウンタの所定の最小有効ビット（ＬＳＢ）が無視される。（所定数のＬＳＢを除いた）ｍビットカウントのデータと２つのメモリセルの設定された状態から、制御論理回路は、ＶＣＯの出力周波数が基準周波数速いのか、遅いのか、同期しているのかを判断すると共に、ＶＣＯに適切な第２制御信号を送って補償する。
【００１６】
このＦＤＤの構成は、基準周波数信号とＶＣＯ出力信号の周波数差をフィルタリングするための低域フィルタリングの作用を持っている。このＦＤＤがそもそももっている低域フィルタの帯域幅は、前記ｎビットカウンタのｎの値を増減し、ＶＣＯに送られる第２制御信号の増分／減分デジタルステップの大きさを調整することで、調整可能となる。
【００１７】
以下に述べる説明及び特許請求の範囲を添付の図面と共に考慮することにより本発明のその他の目的及び功績が明らかになると共に本発明をより深く理解できるようになる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００１９】
本発明の好適な実施例を以下に添付の図面を参照して説明する。
【００２０】
図１において、本発明による周波数シンセサイザ１０、つまりクロックシンセサイザは、第１制御入力１１ａ及び第２制御入力１１ｂを有する可変発振器１１、好ましくは、電圧制御発振器（ＶＣＯ）を有する。ＶＣＯ１１は、その周波数が第１制御入力１１ａ及び第２制御入力１１ｂに依存する発振器出力信号を生成する。
【００２１】
周波数シンセサイザ１０は、さらに、アナログ位相検出器１３及びデジタル周波数差検出器（ＦＤＤ）１５を有する。位相周波数検出器、時にはＰＦＤとも称されるアナログ位相検出器１３は、図示していないがチャージポンプを含むのが好ましい。アナログ位相検出器１３は第１位相検出入力１３ａと第２位相検出入力１３ｂとを有し、第１位相検出入力１３ａ及び第２位相検出入力１３ｂに印加された信号の位相差を表わす第１制御信号を生成する。デジタル周波数差検出器１５は第１周波数検出入力１５ａと第２周波数検出入力１５ｂとを有し、第１周波数検出入力１５ａ及び第２周波数検出入力１５ｂに印加された信号の周波数差を表わす第２制御信号を生成する。アナログ位相検出器１３及びデジタル周波数差検出器１５から出力される第１の制御信号及び第２制御信号はそれぞれ、ＶＣＯ１１の第１制御入力１１ａ及び第２制御入力１１ｂに入力される。アナログ位相検出器１３から出力される第１制御信号は、アナログループフィルタ２７を介して、ＶＣＯ１１の第１制御入力１１ａに入力されるのが好ましい。
【００２２】
アナログ位相検出器、つまりアナログ位相／周波数検出器１３から出力される第１制御信号は、アナログ信号で、位相差の変化をこれに比例して変化する信号強度で表わしていることは言うまでもない。また、当然ながら、デジタル周波数差検出器１５から出力される第２制御信号はデジタル信号で、一本の導線又は信号バスに出力され、周波数差を示すあるデジタル値を有する。
【００２３】
周波数シンセサイザ１０の入力ノード１０ａは基準周波数信号を受け取る。本実施例の基準周波数信号は基準クロック入力信号によって実現される。必要であれば、基準クロック入力信号を第１位相検出入力１３ａ及び第１周波数検出入力１５ａに直接印加しても構わないが、第１分周器２１を通すことによって基準クロック入力信号の周波数が先ず逓減されるのが好ましい。この基準クロック同期式分周器（Reference Clock Synchronous Divider）２１の出力は、アナログ位相検出器１３及びデジタル周波数差検出器１５に印加される。当然のことながら、分周器の使用は、設計の複雑性を軽減するための設計上の選択であって本発明にとって不可欠なものではない。
【００２４】
同様に、ＶＣＯ１１からの発振器出力信号を第２位相検出入力１３ｂ及び第２周波数検出入力１５ｂに直接フィードバックしても構わないが、第２分周器、つまりＶＣＯ同期式分周器（VCO Synchronous divider）２３を通して最初に逓減されるのが好ましい。本実施例においては、周波数シンセサイザ１０の同期クロック出力信号を生成する際、発振器出力信号は別の分周器、つまり出力同期式分周器（Output Synchronous Divider）２５を通される。
【００２５】
このように、周波数シンセサイザ１０には、アナログ位相検出器１３からＶＣＯ１１に至りまたアナログ位相検出器１３に戻るという経路からなる、従来のアナログ位相同期ループ（ＰＬＬ）構造が組み込まれている。本発明には、従来のＰＬＬ構造に加えて第２のデジタルループが追加されている。このデジタルループはデジタル周波数差検出器１５からＶＣＯに至り、またデジタル周波数差検出器１５に戻るという経路により定義される。ここで、デジタルループの帯域幅をアナログループの帯域幅よりもはるかに小さくするのが好ましい。本実施例においては、アナログループの帯域幅はデジタルループの帯域幅の少なくとも２００倍は大きくなっている。この大きなパラメータの差が、ＶＣＯ１１の設計において、アナログループからの制御入力とデジタルループからの制御入力という２つの別々の制御入力を使用することを可能にしている。
【００２６】
このように、本発明は、一方のループがデジタルループで他方がアナログループの２重ループ制御型周波数シンセサイザを実現している。本実施例において、デジタルループは全デジタル周波数検出器１５を有し、この全デジタル周波数検出器１５によってＶＣＯ１１の中心周波数を制御してアナログループからの第１制御信号に必要な電圧の揺れを小さくすると共に、ＶＣＯの引き込み範囲（pulling range）を広げている。低利得のアナログ位相検出器／チャージポンプ１３を有するアナログループは周波数制御ループに位相コヒーレンスを付加するので、静的周波数誤差を発生させない。実際には、アナログループがデジタルロジック及びＶＣＯ１１のノイズを軽減する。またデジタル制御により周波数ホールドオーバ及び非常に低い帯域幅が得られる。
【００２７】
上述のごとく、デジタル周波数差検出器、つまりＦＤＤ１５から出力される第２制御信号が信号バスに供給され、ＶＣＯ１１がデジタル制御される。図２に、第２制御入力１１ｂとして、ＦＤＤ１５からデジタル制御バス３１を受け取るのに適したＶＣＯ１１の構成の一例を示す。
【００２８】
この実施例は、アナログ位相検出器１３からのアナログ信号ＶＣＴＬを搬送する第１制御入力１３ａと、ＦＤＤ１５からのデジタル制御バス信号を搬送する第２制御入力１３ｂとによって周波数が制御される、電流制限された、インバータ対がクロス結合された、ＬＣ、ＣＭＯＳオシレータを採用している。第１のインバータ（ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなる）ＩＮＶ１は、第２のインバータ（ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とからなる）ＩＮＶ２と、クロス結合される。インバータＩＮＶ１及びＩＮＶ２を流れる電流は電流源、つまりテール電流Ｉ１によって制限され、テール電流Ｉ１はＮＭＯＳトランジスタＮ３とそのバイアス信号Ｖｂｉａｓによって決まる。インダクタＬ１はＩＮＶ１の出力とＩＮＶ２の出力に結合される。２つ容量パラメータをそれぞれ調整することによってＶＣＯ１１の周波数が制御される。
【００２９】
第１の容量パラメータは、制御電圧ＶＣＴＬに応じてその容量値が変化する一対の可変容量ダイオードＤ１及びＤ２によって制御される。可変容量ダイオード対Ｄ１／Ｄ２はインダクタＬ１に並列に結合され、ＬＣ共振回路を形成する。
【００３０】
第２の容量パラメータは、キャパシタ列Ｃｉ〜Ｃｐのオシレータ回路へのオンオフを切り替えることで制御される。各容量Ｃｉ〜Ｃｐに対応するトランジスタＭｉ〜Ｍｐは、トランジスタＭｉ〜Ｍｐに対応するデジタル制御バス３１のビット線ｂｉ〜ｂｐに保持された値に応じて、容量Ｃｉ〜Ｃｐのオシレータ回路に対する接続を制御する。したがって、ＦＤＤ１５からのデジタル制御信号により、キャパシタ列Ｃｉ〜Ｃｐの中の特定のキャパシタが、オシレータ回路に対して選択的に結合又は分離される。本実施例では、キャパシタ列Ｃｉ〜Ｃｐはテール電流トランジスタＮ３のドレインに戻される。つまり、キャパシタＣｉ〜Ｃｐは、ＩＮＶ１及びＩＮＶ２の出力とトランジスタＮ３のソース電極に選択的に結合される。もしくは、トランジスタ／キャパシタ対Ｍｉ／Ｃｉ〜Ｍｐ／Ｃｐ列を接地に戻すこともできる。こうすると、チューニング範囲が拡がるが、オシレータのノイズが増える可能性がある。
【００３１】
図１のＦＤＤ１５を別の方法で実現しても構わない。例えば、ＦＤＤ１５を、基準クロックの周波数を直接判定すると共に、キャパシタ列を設定してスイッチＭｉ／Ｃｉ〜Ｍｐ／Ｃｐを制御するのに必要なデジタル制御値を生成する構成にすることもできる。しかしながら、これには各デジタル値をＶＣＯ１１の発振周波数に相関する係数集合に相当するものが必要で、それらは製造プロセスや、電圧、温度変化に大きく依存する。従って、現時点での好ましいＦＤＤの実施例では、周波数差インジケータだけを生成し、キャパシタ列Ｃｉ〜Ｃｐの容量値を増分又は減分する。
【００３２】
図３におけるデジタル周波数差検出器であるＦＤＤ１５のブロック構造は、本発明の好ましい実施例としては、２つのバイナリリプルカウンタ４１及び４３を有し、この２つのバイナリリプルカウンタはシーケンシャルステートマシン４５によって制御されるリセット入力を有し、シーケンシャルステートマシン４５は、ＦＤＤ１５を構成する様々な論理ブロックの動作を調整する制御論理回路の一部であることが望ましい。リプルカウンタ４１及び４３は、それぞれの入力に印加される信号の一方のエッジ（立ち上がり論理エッジ又は立下り論理エッジのいずれか）で増分される。図１の入力１０ａとして入力される基準周波数信号（又は分周器２１から供給されるステップダウンされた信号）は、第１のＡＮＤゲート４７の基準クロック入力に入力される。第１のＡＮＤゲート４７のマスキングゲートとして機能し、シーケンシャルステートマシン４５のラン／ストップ制御信号５１に基づき、その基準クロック入力に印加された基準周波数信号を選択的にリプルカウンタ４１の入力に印加する、または選択的に基準周波数信号を停止してリプルカウンタ４１がインクリメントするのを止める。同様に、ＶＣＯ１１からのオシレータ出力信号（或いは分周器２３から供給されるステップダウンされた信号）は、第２のＡＮＤゲート４９のＶＣＯクロック入力に入力される。第２のＡＮＤゲート４９は、第２のマスキングゲートとして、ラン／ストップ制御信号５１に基づき、オシレータ出力信号を選択的にリプルカウンタ４３の入力に印加する、または選択的にオシレータ出力信号を停止してプルカウンタ４３がインクリメントするのを止める機能を有する。
【００３３】
このように、リプルカウンタ４１及び４３は、それぞれ、基準周波数信号（基準クロック入力ノードで）及びオシレータ出力信号を（ＶＣＯクロック入力ノードで）のサイクルをカウントする。カウンタ４１はｎビットの２進数カウンタで、カウンタ４３はｍビットの２進数カウンタである。ここで、ｍは、ｎ＋１と等しいかそれよりも大きい。２つの１ビットラッチ５３及び５５は、ｍビットカウンタ４３のｎ番目と（ｎ＋１）番目のビットをモニタするメモリセルで、ｎビットとｎ+１ビットの基準カウント数のオーバフローを記憶する。ラッチ５３及び５５は、カウンタ４３のｎ番目と（ｎ＋１）番目のビットの少なくともどちらか一方がロジックロー０からロジック１に遷移すると記録する（カウンタ４３がアップカウンタであると仮定すると）。
【００３４】
基準クロック入力信号の立ち上がりエッジ毎にカウンタ４１がそのカウントをインクリメントし、ＶＣＯクロック入力信号の立ち上がりエッジ毎にカウンタ４３がそのカウントをインクリメントするのが好ましい。カウンタがインクリメントされてカウンタ４３のｎ番目のビットがセットされるたびに、つまりロジックハイに遷移するたびに、ラッチ５３はセットされ、シーケンシャルステートマシン４５によってクリアされるまでラッチ５３はそのセットされた状態を維持する。これは、カウンタ４３が更にカウント動作を続けた時に、ｎ番目のビットがロジックローに遷移するかどうかとは無関係である。また、カウンタがインクリメントされて、カウンタ４３の（ｎ＋１）番目のビットがセットされる毎に、つまりロジックハイに遷移する毎に、ラッチ５５がセットされ、シーケンシャルステートマシン４５によってクリアされるまでラッチ５５はセットされた状態を維持する。
【００３５】
カウンタ４１のカウント値は組合せ論理ネットワーク５７によってモニタされ、組合せ論理ネットワーク５７はその情報をシーケンシャルステートマシン４５に伝える。より具体的に言えば、組合せ論理ネットワーク５７は、カウンタ４１のｎ番目と（ｎ−１）番目のビットをモニタする。カウンタ４１のｎ番目のビットがセットされ（つまり、ロジックハイに遷移し）、そのｎ−１のビットがリセットされ（つまり、ロジックローに戻る）る、つまり、ｎ−１ビットからｎビットへのオーバフローを示している場合、シーケンシャルステートマシン４５は、カウンタ４１及び４３のインクリメントカウント動作を停止するために、マスキングゲート４７及び４９に対してラン／ストップ信号を発する。これにより両カウンタ４１及び４３のカウント内容が凍結される。
【００３６】
カウンタ４１が停止すると、カウンタの内容とラッチ５３及び５５のセット状態を調べて、それぞれ基準クロック入力とＶＣＯクロック入力として観測された、基準周波数信号とオシレータ出力信号の相対周波数を判定する。この例では、相対周波数の判定は、第２の組合せ論理ネットワーク６１によって行なわれる。シーケンシャルステートマシン４５、第１の組合せ論理回路５７、第２の組合せ論理回路６１が、ＦＤＤ１５の汎用制御論理回路の不可欠な部分であることは言うまでもない。組合せ論理ネットワーク６１が、オシレータ出力信号の周波数が基準周波数信号の周波数よりも高いと判定した場合は、信号ＦＡＳＴを第１ラッチＬ１に送る。組合せ論理ネットワーク６１が、オシレータ出力信号の周波数が基準周波数信号の周波数よりも低いと判定した場合は、信号ＳＬＯＷを第２ラッチＬ２に送る。組合せ論理ネットワーク６１が、オシレータ出力信号の周波数と基準周波数信号の周波数とが同期していると判定した場合は、信号ＬＯＣＫを第３ラッチＬ３に送る。ラッチＬ１，Ｌ２，Ｌ３は、シーケンシャルステートマシン４５から発せられるコマンド信号ＳＡＭＰＬＥに応答して、組合せ論理ネットワーク６１から送信された信号をラッチする。
【００３７】
ラッチ５３及び５５がセットされていない場合は、ＶＣＯ１１からのオシレータ出力信号の周波数は基準周波数信号に満たないと判定される。また、カウンタ４３の完全なサイクルが一回以上発生しないように、ラッチ５５はオフになっていなければならない。
【００３８】
カウンタ４１よりもカウンタ４３のカウント動作が多ければ、ＶＣＯ１１のオシレータ出力信号の周波数は基準周波数信号の周波数より大きいと判定される。それは、次の２つの条件のどちらかを満足する場合である。ラッチ５３及５５がセットされていて、カウンタ４３のｎビットからのオーバフローを示している場合、あるいはラッチ５５がセットされていて、カウンタ４３のステージ２からｎにロジックハイのビットがある場合は、オシレータ出力信号の周波数は基準周波数信号の周波数より大きい。オシレータ出力信号と基準周波数信号との相対位相差により、１ビットの差が発生する可能性があるため、最小有効ビット（ＬＳＢ）（ステージ１）はチェックされない。本実施例では、この発生可能性のある位相差を相殺するため、ステージ１、つまり最低値ビットだけを無視する。しかし、この発生可能な位相差を相殺するために、その他の最小有効ビット（つまり、ステージ１とステージ２など）を無視しても構わない。
【００３９】
一方、ラッチ５３はセットされているがラッチ５５はセットされておらず、しかもロジックハイがカウンタ４３のｎ番目のビット以下のどのビットにもセットされていない場合（位相差の可能性から無視したＬＳＢビット以外で）は、オシレータクロック信号と基準周波数信号が同期していると判定される。
【００４０】
この判定の後、カウンタ４１及びカウンタ４３はリセットされ、新しい測定サイクルを開始することができる。Ｌ１、Ｌ２、Ｌ３に保存されたＦＡＳＴ、ＳＬＯＷ、ＬＯＣＫのいずれかを示すオシレータ出力信号と基準周波数信号との相対周波数の測定結果は、アップダウンカウンタ６５に送られる。次に、ラッチされた状態に応答するために、シーケンシャルステートマシンがアップダウンカウンタ６５用のクロック信号を生成する。
【００４１】
本実施例では、カウンタ６５の各ビットが、それぞれ図２のスイッチトランジスタＭｉ〜Ｍｐの一つを制御する。ＶＣＯ１１の中心周波数を補正するために、アップダウンカウンタ６５をインクリメント又はディクリメントするために測定結果が用いられる。アップダウンカウンタ６５がインクリメントするかディクリメントするかはＶＣＯ１１の引き込み曲線勾配（pulling curve slope）に依存する。図２に示した模式的な構造では負の傾きを有し、この測定結果が、ＶＣＯ１１のオシレータ出力信号周波数が基準周波数信号の周波数よりも遅いときは、カウンタはディクリメントされる。
【００４２】
上述の説明からわかる通り、測定は、基準クロック入力の２(n-1)周期毎に行なわれる。これは、固有の周波数差値の低域フィルタ処理である。このフィルタの応答の実時間定数は、基準クロック入力、つまり（測定間隔を決める）基準周波数信号と、周波数差と、アップダウンカウンタ６５のビット数に依存する。フィルタの帯域幅は、カウンタのビット数とアップダウンカウンタの増分／減分ステップの大きさを増減することにより調整可能である。
【００４３】
周波数差測定の精度は、カウンタ４１及びカウンタ４３のビット数を変えることによって調整可能だが、一般的にはアップダウンカウンタ６５のビット数、つまり発振器の容量ステップ以上のビット数を有する必要はない。カウンタ４１，４３のビット数を変えると測定間隔も変わる。測定精度とフィルタリングの帯域幅との間には逆関係がある。測定間隔が長くなるとループの捕獲時間も長くなる。測定間隔は基準クロック入力の遷移によって決まるから、基準クロック入力の消失によりＶＣＯ１１の自動的なホールドオーバが供給される。図１の２重ループシステムにおいて、ホールドオーバが望ましい場合には、アナログチャージポンプをオフにするために基準の消失を示す信号が生成されなければならない。
【００４４】
図４に示した本発明の２重ループ周波数シンセサイザシステムの簡易線形モデルでは、入力周波数Ｆinが周波数差ノード８１の第１の入力に印加されると共に、Ｆinはブロック８３により相対位相に変換され、位相差ノード８５の第１の入力に印加される。
利得ＫvのＶＣＯ８７の出力は、周波数差ノード８１の第２の入力に印加される。周波数差は、ステージ９１及びステージ９３で、サンプリングされ、利得Ｋfddの電圧に変換される。ＶＣＯ８７からの出力周波数はブロック９５によって相対位相に変換され、位相差ノード８５の第２の入力に印加される。位相差は、図１のチャージポンプ付き位相検出器を備える可能性のあるステージ９７によって利得Ｋfの電圧に変換される。ステージ９７の出力は、ステージ９９で転送関数Ｒ(s)を用いてフィルタされ、和分ノード（summation node）１０１でステージ９３から出力された周波数差検出器と合計される。和分ノード１０１の出力がＶＣＯ８７を制御する。
【００４５】
図示した通り、ＶＣＯ８７の周波数出力１０３がデジタル周波数差ループを形成し、その位相出力１０５がアナログ位相検出器ループを形成。この単純モデルを回路シミュレータに用いて、ＶＣＯの変調帯域幅、フィルタ特性、及びポンプ電流等を含むコンポーネントの帯域幅の効果を調べることができる。ケーデンス（Cadence）社のSPECTREシミュレータによるシミュレーションを用いて、実験用テストチップのコンポーネントの値を選択した。このモデルに周波数ステップ入力を適用したところ、各周波数補正測定はアナログループの応答により発生する遅延周波数ステップであることが明らかになった。そして、測定間隔、フィルタ、ポンプ電流の選択が適切でないと、２つの補正が反対方向に発振する可能性がある。しかしながら、デジタル周波数検出器に対する測定間隔、つまり周波数サンプリング間隔が、アナログ位相検出ループの帯域幅に比べて大きい場合は、周波数検出器の出力Ｖｆを、アナログループ応答に対する固定値とみなすことができる。次に、周波数転送関数は２項の和、[sKvVf/(s＋KφR(s))]＋[KvR(s)Fi/(s＋KfR(s))]、つまりＦＤＤにより決まる固定値とアナログ補正の可変項の和となる。これは、周波数検出器ループが他を支配するためには、利得KfRを低く保たなければならないことを暗に示している。
【００４６】
本願で提案している周波数シンセサイザのアーキテクチャをテストするために、0.18μmデジタル論理プロセスを用いてチップを作成した。発振器の設計を単純化すると共に所要のインダクタの大きさを縮小するために図２のＶＣＯの構造に２つの変更を加えた。第１の変更点は、テール電流ソーストランジスタＮ３を削除したことである。これにより、利得トランジスタの接地のキャパシタンスが増え、一定サイズのインダクタの発振周波数が低減された。こうすると、発振器のノイズが増えることにもなった。しかしながら、電流制限発振器に比べてクロス結合インバータの利得が増すことにより、低電圧での動作が可能になり、供給電力（in the supply）におけるフィルタリングが増えた。第２の大きな変更点は、１０ビットのデジタル−アナログ変換器（図５のＤＡＣ１１３）と電圧加算増幅器（図５の１１５）とを採用したことで、これにより発振器のアナログ制御電圧を生成すると共にトランジスタ／キャパシタアレイＭｉ／Ｃｉ〜Ｍｐ／Ｃｐを削除（図２から）した。これは、引き込み範囲とノイズを犠牲にしてテストチップの発振器レイアウトを単純化するという、純粋な設計上の選択である。ＶＣＯ１１の代替え実施例を含む、テスト用チップのダイアグラムを図５に示す。
【００４７】
図５では、図１〜４の素子に類似した素子については全て類似した参照文字で示し、上に説明がある。現時点で好適な実施例において、入力基準周波数信号は１００オームの差動終端抵抗Ｒを有するＡＣ結合ＬＶＤＳ型信号として実現される。一般に知られているように、低電圧差動信号（ＬＶＤＳ）は、差動信号経路技術（differential signaling technique）により情報を伝えるもので、第１の信号線１３５ａは信号の真の論理を搬送し、第２の信号線１３５ｂはその論理補数を搬送する。本実施例では、基準周波数信号を構成する差動入力信号１３５ａ／１３５ｂは、２つのキャパシタＣｉｎ１，Ｃｉｎ２を介して差動受信器１１１に容量結合される。差動出力ドライバ１２１は、好適な５ｍＡ電流駆動を有する類似した駆動スキームを用いる。
【００４８】
本実施例において、差動受信器１１１は、入力１３５ａ及び１３５ｂからなる差動基準周波数信号を１つの終端信号（single-ended signal）に変換し、分周器２１の入力１０ａに印加する。これは純粋に、図１の実施例と図５の実施例の比較を単純化するための設計上の選択である。当然ながら、図１及び図５の実施例は、これらの回路ブロックに適切な差動モード構造を採用することで、２つの差動入力信号を１つの終端信号に変換することなく差動入力信号を処理することができる。
【００４９】
図１に示した前述の実施例と同様に、図５の１つの終端基準周波数信号はオプションの分周器２１に印加され、その出力はアナログ周波数検出器１３（オプションとしてチャージポンプ付き）並びにデジタル周波数検出器１５に印加される。図１の実施例と同様に、アナログ位相検出器１３の出力は、ループフィルタ２７に印加される。但し、本実施例では、作成し易いようにチャージポンプ出力に接続されるループフィルタ２７はチップに外付けで作成し、容量Ｃｆ１，Ｃｆ２と抵抗Ｒｆ１からなる標準的な二次フィルタとして構成した。本実施例では、表示されてはいないが、ＥＳＤ保護回路の寄生容量を、フィルタ２７の３ｐＦの第２キャパシタとして用いた。
【００５０】
特定の周波数を生成するために、３つの同期式分周器（synchronous divider）２１，２３，２５をバイナリ分周器ではなくシフトレジスタスタイルで実現した。同期式分周器２１，２３，２５を２つの直列セクションの中に作り、第１セクションは１と８の間の全整数分割比で公称５０％のデューティサイクルのパルスを生成する能力を有し、第１セクションは１と１７の間の全整数分割比を生成する能力を有する第２ステージに送り込む。本明細書で報告している結果では、１で分割するように第２ステージは常に設定されている。
【００５１】
先に説明したように、デジタルＦＤＤ１５の出力は、デジタル−アナログ変換器、つまりＤＡＣ１１３によってアナログ信号に変換される。デジタルＦＤＤ１５からの出力及びアナログＰＦＤ１３からの出力は、加算回路（summer circuit）１１５により合計され、それに応じて加算回路１１５はＶＣＯ１１の周波数を調整する制御信号１３１を生成する。
【００５２】
また、先に説明したように、ＶＣＯ１１は本実施例では簡素化され、クロス結合インバータＩＮＶ１，ＩＮＶ２と、一対の可変容量ダイオードＤ１／Ｄ２、及びインダクタＬ１とから構成されている。
【００５３】
構築されたテスト用チップにおいて、発振器のインダクタは3.1nHであった。表１に、実験に用いたチップの特性のいくつかを示す。このチップをＶＣＯのVddの個別の入力端子を用いて１つの電圧で動作させた。電力は、シンセサイザが1.1GHzで同期（lock）している間に測定した。なお、加算増幅器の通過帯域はわずか３MHzで、従ってアナログ位相検出器のループの開ループレスポンスの上限を表わす。周波数カウンタの大きさによって測定間隔131マイクロ秒が決まった。これは最小周波数ステップの高周波数レスポンス7.6KHzに対応している。
【００５４】
【表１】
2004312726.tif 000003
【００５５】
両ループの動作が同期範囲及びジッタに同時に与える影響を判定するための測定を行なった。周波数ループだけを用いた動作の同期範囲を安定ループ動作領域と定義した。これは周波数差検出器が同期を示しているときで、周波数カウンタ内の一つのＬＳＢに対応する差だけを観測した。入力との位相コヒーレンスがなかったのでこの定義を採用した。両ループが同時に動作している場合には、同期領域を入力とのコヒーレンス対応周波数領域と定義した。決定論的ジッタとランダムジッタを組み合わせて一つの測定数にするアジレント社（Agilent(R)）の86110Aデジタル通信アナライザを用いてジッタを測定した。
【００５６】
合成されたクロックのスペクトラムを調べると、周波数カウンタのスイッチング並びにこれらの周波数と基準クロック周波数とのクロス乗積に起因する有意な数のスプリアス周波数成分が明らかになった。これは、アナログ及びデジタル両機能に対して単一の電力供給源を使用していることとデジタルノイズの分離が比較的に貧弱なこととによる可能性が高い。これは決定論的ジッタ発生の原因となったけれども、測定数では見分けられなかった。加算増幅器の低帯域幅によって、組合せ動作モード時のアナログループのこのジッタを減らす能力が制限された。それにもかかわらず、組合せループ動作は、期待通りに、同期範囲の拡大と、アナログループに起因するジッタの低減とを実証した。
【００５７】
表２に、同期範囲及びジッタを、帰還分周器比を変えることによって生じる閉ループ利得変動の関数として示した。アナログ出力用のループフィルタの帯域幅は、比較のためにポンプ電流と同じく、常に1.6MHzに維持された。同期範囲内の周波数の低めの値は常に1.02GHzから1.03GHzの間だった。これは、両ループを一緒に動作させると同期範囲が有意に向上すると共に、ＰＭＳ及びピーク間ジッタが有意に改善されることを明らかにしている。デジタル周波数検出器の低帯域幅が、帯域幅がより広いアナログループの低利得と結合されることにより、広帯域アナログ専用ループと比べジッタ転送特性が改善されるはずである。
【００５８】
【表２】
2004312726.tif 000004
【００５９】
上述のテスト用チップにおいて、クロックシンセサイザはデジタル周波数差検出器及び同時に動作するアナログ位相検出器／チャージポンプを用いて作られた。デジタル周波数差検出器は、占有面積がごくわずかで、消費する電力も非常に少ない。全デジタルの性質により、純粋にアナログの設計よりもリソグラフィでよりよくスケーリングできるようになる。最適化されていないフィルタを用いた場合でも、テスト用チップは、小型アナログ位相差検出器／チャージポンプにより同期範囲を一切犠牲にせずに周波数制御ループのジッタ特性が有意に改善されることを証明した。
【産業上の利用可能性】
【００６０】
本発明を添付の図面を参考しながら様々な好適な実施例に関連させて説明してきた。しかしながら、当業者ならば上記の説明に基づいて様々な変更及び修正が明白になるであろう。そうした変更及び修正については、添付の特許請求の範囲から逸脱しない限りにおいて本発明の範囲内に含まれるものとする。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施例による周波数シンセサイザのブロック図。
【図２】本発明を用いた電圧制御発振器の第１実施例。
【図３】本発明によるデジタル周波数検出器のブロック図。
【図４】本発明による周波数シンセサイザの線形モデル。
【図５】本発明による周波数シンセサイザの第２実施例。
【符号の説明】
【００６２】
１０    周波数シンセサイザ
１１    ＶＣＯ
１３    アナログ位相検出器
１５    周波数差検出器
２１、２３、２５    分周期
２７    アナログループフィルタ
【図１】
2004312726.tif 000005
【図２】
2004312726.tif 000006
【図３】
2004312726.tif 000007
【図４】
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【図５】
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