(57)【要約】【課題】データ保持用の回路としてＥ−ＦＦを使用する半導体集積回路において、動作周波数向上の妨げとなっているクリティカル・パスに対して、より高速に動作し、スキャン方式による故障診断をすることができるようにする。【解決手段】入力データ信号Ｄ、入力診断用信号ＳＩＤ及び切換え信号ＳＥＮを入力とするセレクタ１の出力を第１のラッチ２のデータ入力に接続したフリップフロップ回路であって、入力診断用信号ＳＩＤの入力部前段に第１のラッチ２に対して逆相のクロックで動作する第２のラッチ３をさらに付加する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
第１の入力部にデータ信号を入力し、第２の入力部に診断用信号を入力し、第３の入力部に切換え信号を入力し、前記切換え信号の値に応じて、通常動作時には前記データ信号を出力し、診断時には前記診断用信号を出力するセレクタと、
第４の入力部に前記セレクタの出力信号を入力し、第５の入力部にクロック信号を入力し、前記クロック信号の値に応じて、前記第４の入力部に入力された前記セレクタの出力信号を出力または保持する第１のラッチと、
を含むフリップフロップ回路を有することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、
前記フリップフロップ回路は、第６の入力部に前記診断用信号を入力し、第７の入力部に前記クロック信号を入力し、前記クロック信号の値に応じて、前記第６の入力部に入力された前記診断用信号を保持または出力し、かつ、前記診断用信号の保持と出力のタイミングが前記第１のラッチに対して逆位相である第２のラッチを前記セレクタの第２の入力部の前段にさらに有することを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路であって、
前記クロック信号のパルス幅を所定の幅にして出力するクロックバッファ回路を前記第１のラッチの第５の入力部の前段および前記第２のラッチの第７の入力部の前段にさらに有することを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路であって、
前記クロックバッファ回路により生成されたクロック信号と同期しデバイス特性が等価である信号の遅延を生成する遅延回路を前記セレクタの第３の入力部の前段にさらに有し、前記セレクタの第３の入力部に入力される前記切換え信号の変化するタイミングが前記クロックバッファ回路により生成されたクロック信号の変化のタイミングより遅いことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特にプロセッサ等の高速動作が要求される半導体集積回路（以下、ＬＳＩという）のフリップフロップ回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討した技術として、通常のＬＳＩでは、データ保持用の回路としてエッジ・トリガ型フリップフロップ（以下、Ｅ−ＦＦという）を使用することが考えられる。また、診断方式としては、マルチプレクサ付きＥ−ＦＦを使用したスキャン方式が考えられる。
【０００３】
なお、このようなＬＳＩの診断方式に関する技術としては、たとえば平成９年５月３０日、株式会社プレスジャーナル発行の「月刊　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ増刊号ＵＬＳＩテスト技術」Ｐ１５〜Ｐ１８に記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】
ところで、前記のようなデータ保持用の回路としてＥ−ＦＦを使用する技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
たとえば、本発明者が本発明の前提として検討したＥ−ＦＦの回路図の一例を図９に示す。当該回路は、インバータ３１ａ〜３１ｌ、パストランジスタ３１ｍ〜３１ｐ、ＰＭＯＳトランジスタ３１ｑ，３１ｒ、ＮＭＯＳトランジスタ３１ｓ，３１ｔなどからなり、マスターおよびスレーブの２段のＤラッチ、マルチプレクサなどで構成されている。当該回路の場合、入力データ信号Ｄから出力データ信号ＱＰまでのパスに４個のインバータ３１ａ〜３１ｄと２個のパストランジスタ３１ｍ，３１ｎが介在する。
【０００６】
このようなＥ−ＦＦを用い、高速動作を目的としたプロセッサ等の場合、その動作周波数の向上に伴い、クロックスキュー、Ｅ−ＦＦのセットアップ時間およびディレイ時間の転送周期に占める割合が増加することが考えられる。これは、ＬＳＩの高速化のために、デバイス構造的アプローチによる速度改善のみならず、転送周期時間内に収める平均的なゲート段数をも削減することにより動作周波数を向上する試みがなされるからである。
【０００７】
このような方向で周波数の向上を実施した場合、上記のように転送周期時間に占めるＥ−ＦＦのセットアップ時間およびディレイ時間の割合が相対的に増加してしまう。つまり、ある程度ゲート段数を削減してしまうと、Ｅ−ＦＦのセットアップ時間およびディレイ時間がネックとなって、それ以上、動作周波数が向上しないという問題が考えられる。
【０００８】
そこで、本発明の目的は、データ保持用の回路としてＥ−ＦＦを使用するＬＳＩにおいて、動作周波数の向上の妨げとなっている一部のパス（クリティカル・パス）に対してより高速に動作し、しかも、スキャン方式による故障診断をすることができるデータ保持回路を提供するものである。
【０００９】
また、本発明の他の目的は、データ保持用の回路としてＥ−ＦＦを使用するＬＳＩにおいて、同時にデータが転送され、前段がクリティカルで後段が比較的余裕のあるパスについて、前段のクロック・タイミングを後方へずらすことにより、確実にデータの受信をすることができるようにするものである。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明によるＬＳＩは、データ信号と診断用信号を入力するセレクタと、前記セレクタの出力をデータ入力とした第１のラッチと、を含むフリップフロップ回路を有することを特徴とするものである。前記セレクタにより、切換え信号の値に応じて、通常動作時には前記データ信号が出力され、診断時には前記診断用信号が出力され、前記第１のラッチに入力される。前記第１のラッチにより、クロック信号の値に応じて、前記第１のラッチのデータ信号入力部に入力された前記セレクタの出力信号が出力され、または保持される。よって、前記セレクタおよび前記第１のラッチによれば、データ信号入力からデータ信号出力までのパスにおけるゲート段数が少なくなるため、通常のＥ−ＦＦに対して、セットアップ時間およびディレイ時間の値が低減される。
【００１３】
また、本発明によるＬＳＩは、前記セレクタの診断用信号の入力部に前記第１のラッチと逆の位相で動作する第２のラッチをさらに有することを特徴とするものである。前記第２のラッチにより、前記クロック信号の値に応じて、前記第２のラッチの入力部に入力された前記診断用信号が保持され、または出力されるが、前記診断用信号の保持と出力のタイミングが前記第１のラッチに対して逆位相である。よって、前記第２のラッチによれば、データ信号入力からデータ信号出力までのディレイには影響を及ぼすことなく、診断用信号からデータ信号出力までのパスにおいて、Ｅ−ＦＦの動作が可能となる。その結果、ラッチを使用した場合に発生し得るシフトスキャン時のデータの突き抜けが抑制される。
【００１４】
さらにまた、本発明によるＬＳＩは、前記第１のラッチおよび前記第２のラッチのクロック信号入力部の前段にクロックバッファ回路をさらに有することを特徴とするものである。前記クロックバッファ回路により、クロック信号のパルス幅が所定の幅に調整され、当該信号が前記第１のラッチおよび前記第２のラッチのクロック信号入力部に入力される。よって、クロック信号のパルス幅が所定の幅に調整されるため、データの突き抜けを防止する必要性から生じる前記第１のラッチ以降のパスの最小ディレイの設計制約が少なくなり、設計が容易となる。
【００１５】
また、本発明によるＬＳＩは、前記セレクタの切換え信号入力部の前段に、信号の遅延回路をさらに有することを特徴とするものである。前記遅延回路により、前記クロックバッファ回路により生成されたクロック信号と同期し、かつ、前記クロックバッファ回路とデバイス特性が等価である信号の遅延が生成され、前記セレクタの切換え信号入力部に入力される。そして、当該切換え信号の変化するタイミングが前記クロックバッファ回路により生成されたクロック信号の変化のタイミングより遅くなるように調整する。よって、前記遅延回路によれば、スキャンを実施した後、各パスの動作を確認する段階で、データを出力してデータを取り込む時間帯の中で、前記切換え信号が変化することとなる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は本発明の一実施の形態であるスキャン方式による診断に対応したラッチ回路を示す回路図、図２は本実施の形態であるスキャン方式による診断に対応したラッチ回路において、データ転送の概略を示す信号波形図である。
【００１８】
本実施の形態１のラッチ回路は、たとえば、マスターフリップフロップＭ−ＦＦとスレーブフリップフロップＳ−ＦＦとを含む回路構成とされ、入力データ信号Ｄと入力診断用信号ＳＩＤを入力とするセレクタ１と、このセレクタ１の出力をデータ入力とする第１のラッチ２と、セレクタ１と一部回路を共有し、このセレクタ１の前段に設けられ、入力診断用信号ＳＩＤを入力とする第２のラッチ３などから構成されている。
【００１９】
セレクタ１は、パストランジスタ１ａ、ＰＭＯＳトランジスタ１ｂ、ＮＭＯＳトランジスタ１ｃ、インバータ１ｄ，１ｅなどからなり、パストランジスタ１ａへの第１の入力部に入力データ信号Ｄを入力し、インバータ１ｄへの第２の入力部に入力診断用信号ＳＩＤを入力し、ＰＭＯＳトランジスタ１ｂおよびＮＭＯＳトランジスタ１ｃへの第３の入力部に切換え信号ＳＥＮを入力し、この切換え信号ＳＥＮの値に応じて、インバータ１ｅを介して通常動作時には入力データ信号Ｄを出力し、診断時には入力診断用信号ＳＩＤを出力するように構成されている。
【００２０】
第１のラッチ２は、パストランジスタ２ａ，２ｂ、インバータ２ｃ，２ｄ，２ｅ，２ｆなどからなり、パストランジスタ２ａへの第４の入力部にセレクタ１の出力信号を入力し、パストランジスタ２ａ，２ｂへの第５の入力部（ゲート入力）にクロック信号ＣＫＮを入力し、このクロック信号ＣＫＮの値に応じて、インバータ２ｃ，２ｄ，２ｅ，２ｆを介して、パストランジスタ２ａへ入力されたセレクタ１の出力信号を出力または保持し、出力する場合は出力データ信号ＱＰ、出力診断用信号ＳＯＤとして出力するように構成されている。
【００２１】
第２のラッチ３は、パストランジスタ３ａ，３ｂ、インバータ３ｃや、前記セレクタ１と共有するＰＭＯＳトランジスタ１ｂ、ＮＭＯＳトランジスタ１ｃ、インバータ１ｄなどからなり、パストランジスタ３ａへの第６の入力部に入力診断用信号ＳＩＤを入力し、パストランジスタ３ａ，３ｂへの第７の入力部（ゲート入力）にクロック信号ＣＫＮを入力し、このクロック信号ＣＫＮの値に応じて、パストランジスタ３ａに入力された入力診断用信号ＳＩＤを保持または出力するように構成されている。かつ、この第２のラッチ３は、入力診断用信号ＳＩＤの保持と出力のタイミングが前記第１のラッチ２に対して逆位相となっている。
【００２２】
なお、このフリップフロップ回路において、入力診断用信号ＳＩＤはインバータ４ａを介して第２のラッチ３に入力され、また切換え信号ＳＥＮはインバータ４ｂ，４ｃを介してセレクタ１および第２のラッチ３に入力され、さらにクロック信号ＣＫＮはインバータ４ｄ，４ｅを介して第１のラッチ２および第２のラッチ３に入力されている。
【００２３】
次に、本実施の形態１の作用について説明する。
【００２４】
切換え信号ＳＥＮにより、通常動作と診断動作の切換えが行われる。診断を実施していない通常動作時は、切換え信号ＳＥＮがＬＯＷであるため、パストランジスタ１ａはＯＮ、ＰＭＯＳトランジスタ１ｂはＯＦＦ、ＮＭＯＳトランジスタ１ｃはＯＦＦである。したがって、セレクタ１に入力された入力データ信号Ｄがセレクタ１の出力となり、第１のラッチ２に入力される。第１のラッチ２は、クロック信号ＣＫＮによるレベル・トリガ回路いわゆるＤラッチを構成しており、クロック信号ＣＫＮがＬＯＷのとき、パストランジスタ２ａはＯＮ、パストランジスタ２ｂはＯＦＦである。したがって、入力データ信号Ｄがセレクタ１および第１のラッチ２を介してそのまま出力データ信号ＱＰ、出力診断用信号ＳＯＤとして出力される。
【００２５】
続いて、クロック信号ＣＫＮがＬＯＷからＨＩＧＨへ変化すると、パストランジスタ２ａはＯＦＦ、パストランジスタ２ｂはＯＮとなり、第１のラッチ２に入力された入力データ信号Ｄが保持される。このとき、保持されたデータが出力データ信号ＱＰ、出力診断用信号ＳＯＤとして出力される。
【００２６】
この場合、入力データ信号Ｄの入力から出力データ信号ＱＰの出力までのパスは、２個のインバータ１ｅ，２ｃと２個のパストランジスタ１ａ，２ａのみを介しているため、本発明の前提として検討した図９のＥ−ＦＦと比較して、セットアップ時間＋ディレイ時間が約半分に低減される。つまり、約５０％の性能改善が可能となる。
【００２７】
診断を実施するときは、切換え信号ＳＥＮがＨＩＧＨであるため、パストランジスタ１ａはＯＦＦ、ＰＭＯＳトランジスタ１ｂはＯＮ、ＮＭＯＳトランジスタ１ｃはＯＮである。したがって、診断時は、入力診断用信号ＳＩＤが第２のラッチ３を介してセレクタ１から出力され、第１のラッチ２に入力される。この場合、入力診断用信号ＳＩＤの入力から出力データ信号ＱＰ，出力診断用信号ＳＯＤの出力までのパスに、２段のラッチ（第２のラッチ３と第１のラッチ２）が存在することとなる。また、これらのラッチには、クロック信号ＣＫＮがそれぞれ逆相で入力されるため、２段のラッチ（第２のラッチ３と第１のラッチ２）で、１個のＥ−ＦＦとして動作することとなる。
【００２８】
このとき、クロック・エッジをトリガとする回路形式（Ｅ−ＦＦ）を採用しているため、スキャン・チェーンの最小ディレイがケアされない場合に生じ得る診断時のデータの突き抜けが防止される。
【００２９】
このような構成をとることにより、通常動作時にはラッチによる高速動作が可能となり、診断時にはデータが突き抜けるおそれのない安定動作が可能となる。
【００３０】
次に、図２により、本実施の形態１のラッチ回路をクリティカル・パスの受信回路として使用した場合の動作について説明する。
【００３１】
一般に、データ送信するＥ−ＦＦからのクリティカル・パスのディレイがクロック周期を超える場合、当該信号の受信回路として通常のＥ−ＦＦを使用すると正常にデータ転送を行うことができない。しかし、本実施の形態のラッチ回路を当該信号の受信回路として使用することにより、図２に示すように、データ受信のクロック・タイミングが後方へずれることとなる。その結果、データ受信の許容範囲が拡がり、クリティカル・パスのディレイがクロック周期を超える場合であっても、正常にデータが転送がされ、動作周波数の向上を図ることができる。
【００３２】
（実施の形態２）
図３は本発明の一実施の形態のスキャン方式による診断に対応したラッチ回路のクロック信号ＣＫＮ入力部の前段に接続するクロックバッファ回路を示す回路図、図４は本実施の形態２の回路において、データ転送の概略を示す信号波形図である。
【００３３】
本実施の形態２の回路は、たとえば、前記実施の形態１のラッチ回路のクロック信号ＣＫＮの入力部前段に図３に示すクロックバッファ回路をさらに設けることにより構成されている。
【００３４】
図３に示すクロックバッファ回路は、インバータ６、信号遅延を生成するディレイヤ７、２入力ＮＡＮＤゲート５などからなり、インバータ６の入力にクロック信号ＣＫＮを入力し、ディレイヤ７の入力にインバータ６の出力を入力し、２入力ＮＡＮＤゲート５の一方の入力にインバータ６の出力を入力し、２入力ＮＡＮＤゲート５の他方の入力にディレイヤ７の出力を入力し、２入力ＮＡＮＤゲート５の出力からクロックバッファ回路の出力信号ＣＫＮＩとして出力し、この信号を図１に示すインバータ４ｄに入力するように構成されている。
【００３５】
ディレイヤ７は、奇数個（たとえば９個）のインバータ７ａ〜７ｉなどから構成され、それぞれのインバータ７ａ〜７ｉは直列に接続されている。
【００３６】
インバータ６，７ａ〜７ｉは、ＰＭＯＳトランジスタ６ａ、ＮＭＯＳトランジスタ６ｂなどからなり、ＰＭＯＳトランジスタ６ａのソースは電源に接続され、ＮＭＯＳトランジスタ６ｂのソースは接地され、ＰＭＯＳトランジスタ６ａのドレインはＮＭＯＳトランジスタ６ｂのドレインに接続され、そこから入力信号の否定の値を出力するように構成されている。
【００３７】
２入力ＮＡＮＤゲート５は、ＰＭＯＳトランジスタ５ａ，５ｂ、ＮＭＯＳトランジスタ５ｃ，５ｄなどからなり、ＰＭＯＳトランジスタ５ａ，５ｂのソースは電源に接続され、ＮＭＯＳトランジスタ５ｄのソースは接地され、ＮＭＯＳトランジスタ５ｃのソースはＮＭＯＳトランジスタ５ｄのドレインに接続され、ＰＭＯＳトランジスタ５ａ，５ｂのドレインはＮＭＯＳトランジスタ５ｃのドレインに接続され、そこから入力信号の論理積の否定の値を出力するように構成されている。
【００３８】
次に、図３により、本実施の形態２の作用について、当該クロックバッファ回路の動作を説明する。クロック信号ＣＫＮは、インバータ６を介した後、分岐して、一方は直接２入力ＮＡＮＤゲート５の一方の入力へ、他方はディレイヤ７を通過した後、２入力ＮＡＮＤゲート５の他方の入力に入力される。
【００３９】
クロック信号ＣＫＮがＨＩＧＨのとき、２入力ＮＡＮＤゲート５の一方の入力はＬＯＷであり、２入力ＮＡＮＤゲート５の他方の入力はＨＩＧＨである。したがって、２入力ＮＡＮＤゲート５の出力はＨＩＧＨとなる。
【００４０】
次に、クロック信号ＣＫＮがＨＩＧＨからＬＯＷに変化すると、２入力ＮＡＮＤゲート５の一方の入力は直ちにＨＩＧＨに変化するが、２入力ＮＡＮＤゲートの他方の入力はディレイヤ７を介しているため、直ちには変化せずディレイヤ７の遅延時間分だけＨＩＧＨを維持する。したがって、クロック信号ＣＫＮがＨＩＧＨからＬＯＷに変化した後、２入力ＮＡＮＤゲート５の出力はＨＩＧＨからＬＯＷに変化し、しばらくの間ＬＯＷを維持する。そして、ディレイヤ７の遅延時間を経過した後、２入力ＮＡＮＤゲート５の他方の入力がＬＯＷに変化し、２入力ＮＡＮＤゲート５の出力がＨＩＧＨに変化する。
【００４１】
次に、クロック信号ＣＫＮがＬＯＷからＨＩＧＨに変化すると、２入力ＮＡＮＤゲート５の一方の入力は直ちにＬＯＷに変化するが、２入力ＮＡＮＤゲート５の他方の入力は、前記と同様にしばらくＬＯＷを維持する。したがって、２入力ＮＡＮＤゲート５の出力は、そのままＨＩＧＨを維持する。ディレイヤ７の遅延時間を経過した後、２入力ＮＡＮＤゲート５の他方の入力がＨＩＧＨに変化するが、２入力ＮＡＮＤゲート５の一方の入力がＬＯＷであるため、２入力ＮＡＮＤゲート５の出力はＨＩＧＨのままである。
【００４２】
したがって、当該クロックバッファ回路により、ディレイヤ７の遅延時間に応じた所定のパルス幅を有するクロック信号を生成することができる。クロックバッファ回路の出力信号ＣＫＮＩのパルス幅を他のＥ−ＦＦに用いるクロック信号ＣＫＮのパルス幅より小さくした場合の波形を図４に示す。
【００４３】
次に、図４により、当該クロックバッファ回路の出力信号ＣＫＮＩを本発明に係るラッチ回路専用のクロック信号として使用した場合の、データ転送の概略を説明する。図４において、クロック信号ＣＫＮは、ラッチ回路（Ｄラッチ）８のユーザ論理回路１１，１２を挟んだ前段および後段のＥ−ＦＦ９，１０のクロック信号である。
【００４４】
図４に示すように、ラッチ回路８のクロック信号（クロックバッファ回路の出力信号ＣＫＮＩ）のパルス幅を他のＥ−ＦＦ９，１０のクロック信号ＣＫＮのパルス幅より小さくすることにより、データの突き抜けを防止する必要性から生じるラッチ回路８以降のパスの最小ディレイの設計制約が少なくなり、設計が容易となる。その結果、図４に示すようなデータ転送が可能となる。
【００４５】
なお、ラッチ回路８のクロック信号ＣＫＮＩのパルス幅を小さくし過ぎると、図２からも分かるように、データ受信の許容範囲が狭くなる。したがって、ディレイヤ７のインバータ・チェーンの段数を増減して、ラッチ回路８のクロック信号（クロックバッファ回路の出力信号ＣＫＮＩ）のパルス幅を調整する必要がある。すなわち、クリティカル・パスでのディレイが大きくデータ受信の許容範囲を大きく求められるときは、当該パルス幅を大きくし、ラッチ回路８以降のパスの最小ディレイの設計が難しいときは、当該パルス幅を小さくすることが望ましい。
【００４６】
次に、当該クロックバッファ回路の変形例を図５に示す。図５に示すクロックバッファ回路には、診断時テストモードの制御信号ＫＴＭ，ＫＴＭＲによる生成クロックのシェイプ／スルー制御部１３が付加されている。
【００４７】
シェイプ／スルー制御部１３は、インバータ１３ａ，１３ｂ、２入力ＮＯＲゲート１３ｃ、パストランジスタ１３ｄ、ＮＭＯＳトランジスタ１３ｅなどからなり、インバータ１３ａの入力に制御信号ＫＴＭを入力し、２入力ＮＯＲゲート１３ｃの一方の入力にインバータ１３ａの出力信号を入力し、２入力ＮＯＲゲート１３ｃの他方の入力に制御信号ＫＴＭＲを入力し、インバータ１３ｂの入力に２入力ＮＯＲゲート１３ｃの出力信号を入力し、パストランジスタ１３ｄのＮＭＯＳ側のゲートにインバータ１３ｂの出力信号を入力し、パストランジスタ１３ｄのＰＭＯＳ側のゲートおよびＮＭＯＳトランジスタ１３ｅのゲートに２入力ＮＯＲゲート１３ｃの出力信号を入力し、制御信号ＫＴＭ，ＫＴＭＲの値に応じて、シェイプ・モードのときは図４に示すように所定のパルス幅に調整された信号がクロックバッファ回路の出力信号ＣＫＮＩとなり、スルー・モードのときはクロック信号ＣＫＮがそのままクロックバッファ回路の出力信号ＣＫＮＩとして出力されるように構成されている。
【００４８】
すなわち、制御信号ＫＴＭがＬＯＷのときは、制御信号ＫＴＭＲの値にかかわらず２入力ＮＯＲゲート１３ｃの出力はＬＯＷとなり、パストランジスタ１３ｄはＯＮ、ＮＭＯＳトランジスタ１３ｅはＯＦＦとなるので、ディレイヤ７を介した信号が２入力ＮＡＮＤゲート５の入力に入力され、所定のパルス幅に調整された信号がクロックバッファ回路の出力信号ＣＫＮＩとして出力され、シェイプ・モードとして動作する。
【００４９】
また、制御信号ＫＴＭがＨＩＧＨ、制御信号ＫＴＭＲがＬＯＷのときは、２入力ＮＯＲゲート１３ｃの出力はＨＩＧＨとなり、パストランジスタ１３ｄはＯＦＦ、ＮＭＯＳトランジスタ１３ｅはＯＮとなるので、ディレイヤ７の出力はＨＩＧＨに固定され、２入力ＮＡＮＤゲート５はインバータとして動作するので、クロック信号ＣＫＮがそのままクロックバッファ回路の出力信号ＣＫＮＩとして出力され、スルー・モードとして動作する。
【００５０】
また、制御信号ＫＴＭがＨＩＧＨ、制御信号ＫＴＭＲがＨＩＧＨのときは、２入力ＮＯＲゲート１３ｃの出力はＬＯＷとなり、パストランジスタ１３ｄはＯＮ、ＮＭＯＳトランジスタ１３ｅはＯＦＦとなるので、ディレイヤ７を介した信号が２入力ＮＡＮＤゲート５の入力に入力され、所定のパルス幅に調整された信号がクロックバッファ回路の出力信号ＣＫＮＩとして出力され、シェイプ・モードとして動作する。
【００５１】
このような構成にすることにより、プロセスのばらつきなどによりクロック信号のパスル幅が小さくなり診断部のＥ−ＦＦが書き込み不良を起こすような場合であっても、スルー・モードに切換えることにより、スキャンパス全体の動作確認が可能となる。
【００５２】
（実施の形態３）
図６は本発明の一実施の形態のラッチ回路８のクロック信号ＣＫＮ入力部前段にクロックバッファ回路１４を、ラッチ回路８のセレクタ１の切換え信号ＳＥＮ入力部前段に遅延回路１５を設けた回路の構成図、図７は本発明の一実施の形態のラッチ回路８のセレクタ１の切換え信号ＳＥＮ入力部前段に接続する遅延回路１５を示す回路図、図８は本実施の形態の回路において、ラッチ回路８のクロック信号ＣＫＮ入力部前段にクロックバッファ回路１４を、ラッチ回路８の切換え信号ＳＥＮ入力部前段に遅延回路１５を設けた回路の信号波形図である。
【００５３】
まず、図６により、本実施の形態３の回路構成を説明する。本実施の形態３の回路は、たとえば、図１に示すラッチ回路（Ｄラッチ）８、クロックバッファ回路１４、遅延回路１５、ＳＥＮ生成回路１６、クロックドライバ回路１７などから構成され、クロック信号ＣＫＮは、クロックドライバ回路１７を介してクロックバッファ回路１４に入力され、クロックバッファ回路１４の出力はラッチ回路８のクロック信号ＣＫＮ入力部に入力され、さらに、クロック信号ＣＫＮは、ＳＥＮ生成回路１６を介して遅延回路１５に入力され、遅延回路１５の出力はラッチ回路８の切換え信号ＳＥＮ入力部に入力されている。
【００５４】
次に、本実施の形態３の作用について説明する。クロック分配系では、クロックドライバ回路１７からクロックバッファ回路１４までのディレイＤＴ１（たとえば４２ｐｓ）と、クロックバッファ回路１４からラッチ回路８のクロック信号ＣＫＮ入力部までのディレイＤＴ２（たとえば７６ｐｓ）と、クロックバッファ回路１４により生成されるクロック信号のパルス幅（たとえば３４０ｐｓ）とを合計した値（４５８ｐｓ）が、クロック信号ＣＫＮの立ち上がりエッジがラッチ回路８に到達するまでに要するディレイ値となる。
【００５５】
また、切換え信号ＳＥＮは、ＳＥＮ生成回路１６に入力されるクロック信号ＣＫＮの立ち上がりエッジをトリガにして切り換わり、各フリップフロップ回路へ分配される。ＳＥＮ生成回路１６から遅延回路１５までの最小ディレイＤＴ３（たとえば２００ｐｓ）と、遅延回路１５からラッチ回路８までの最小ディレイＤＴ４（たとえば３０ｐｓ）と、遅延回路１５のディレイＤＴ５（たとえば３４０ｐｓ）を合計した値（５７０ｐｓ）が、ラッチ回路８に到達するまでの総ディレイ値となる。
【００５６】
したがって、ラッチ回路８に入力される切換え信号ＳＥＮの切換えのタイミングが、ラッチ回路８に入力されるクロック信号の立ち上がりエッジより遅くなっている。
【００５７】
次に、図７により、本実施の形態のラッチ回路のセレクタ１の切換え信号ＳＥＮ入力部前段に接続する遅延回路１５の構成の一例を説明する。遅延回路１５は、たとえば、図３または図５に示すクロックバッファ回路１４と同様な回路構成となっており、ディレイヤ１８、２入力ＮＡＮＤゲート１９、インバータ２０，２１ａ，２１ｂ、２入力ＮＯＲゲート２１ｃなどから構成され、切換え信号ＳＥＮの入力信号はインバータ２０を介してディレイヤ１８に入力され、ディレイヤ１８の出力は２入力ＮＡＮＤゲート１９の一方の入力に接続され、２入力ＮＡＮＤゲート１９の他方の入力は電源に接続され、２入力ＮＡＮＤゲート１９の出力から切換え信号ＳＥＮの出力信号が出力されるようになっている。
【００５８】
ディレイヤ１８は、奇数個（たとえば１７個）のインバータ１８ａ〜１８ｑ、パストランジスタ２１ｄ、ＮＭＯＳトランジスタ２１ｅなどから構成され、インバータ１８ａ〜１８ｐは直列に接続され、インバータ１８ｐの出力はパストランジスタ２１ｄを介してインバータ１８ｑに入力されている。
【００５９】
２入力ＮＡＮＤゲート１９は、ＰＭＯＳトランジスタ１９ａ，１９ｂ、ＮＭＯＳトランジスタ１９ｃ，１９ｄなどからなり、ＰＭＯＳトランジスタ１９ａ，１９ｂのソースは電源に接続され、ＮＭＯＳトランジスタ１９ｄのソースは接地され、ＮＭＯＳトランジスタ１９ｃのソースはＮＭＯＳトランジスタ１９ｄのドレインに接続され、ＰＭＯＳトランジスタ１９ａ，１９ｂのドレインはＮＭＯＳトランジスタ１９ｃのドレインに接続され、ここから入力信号の論理積の否定の値を出力するように構成されている。
【００６０】
次に、本実施の形態３の作用について、遅延回路１５の動作を説明する。図７に示す遅延回路は、図３または図５に示すクロックバッファ回路と同様に動作する。たとえば、２入力ＮＡＮＤゲート１９の一方の入力はＨＩＧＨに固定されているため、２入力ＮＡＮＤゲート１９はインバータとして動作する。また、図５に示すクロックバッファ回路の制御信号ＫＴＭ，ＫＴＭＲの入力に対応する部分はＬＯＷに固定されているため、パストランジスタ２１ｄはＯＮ、ＮＭＯＳトランジスタ２１ｅはＯＦＦである。
【００６１】
したがって、ディレイヤ１８のインバータ・チェーンの段数を調整することにより、切換え信号ＳＥＮについて、所望のディレイを生成することができる。
【００６２】
また、プロセスや環境などに起因するばらつきが生じ、遅延回路１５のディレイが変動した場合であっても、クロックバッファ回路１４と同様な回路構成をとっているため、遅延回路１５のディレイはクロックバッファ回路の出力信号ＣＫＮＩのパルス幅と同じように変動する。
【００６３】
次に、図８により、本実施の形態３の作用について説明する。遅延回路１５のディレイヤ１８のインバータ・チェーンの段数を調整することにより、図８に示すように、セレクタ１の切換え信号入力部に入力される切換え信号ＳＥＮの変化するタイミングが前記クロックバッファ回路の出力信号ＣＫＮＩの立ち上がりのタイミングより遅くすることができる。したがって、診断時にシフトスキャンを実施した後、各パスの動作を確認する段階では、データを出力してデータを取り込む時間帯の中で、切換え信号ＳＥＮが切り換わることとなる。よって、入力診断用信号ＳＩＤの代わりに入力データ信号Ｄが転送されてしまうおそれがなくなる。
【００６４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
たとえば、クロックバッファ回路のディレイヤ７や遅延回路のディレイヤ１８は、インバータ・チェーンにより構成されているが、ＲＣ回路等の他の回路でも実現可能である。
【００６６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６７】
（１）データ保持用の回路としてＥ−ＦＦを使用するＬＳＩにおいて、ラッチの入力部にデータ信号と診断用信号を切換えるセレクタを設けたので、データ信号の入力からデータ信号の出力までのゲート段数が少なくなり、通常のＥ−ＦＦに対してセットアップ時間およびディレイ時間の値が低減されるため、動作周波数の向上の妨げとなっている一部のパス（クリティカル・パス）に対してより高速に動作し、しかも、スキャン方式による診断をすることが可能となる。
【００６８】
（２）データ保持用の回路としてＥ−ＦＦを使用するＬＳＩにおいて、同時にデータが転送され、前段がクリティカルで後段が比較的余裕のあるパスについて、前段のクロック・タイミングを後方へずらしたので、確実にデータの受信をすることができる。
【００６９】
（３）前記ラッチの診断用信号の入力側にスレーブ・ラッチを設けたので、シフトスキャン時のデータの突き抜けが防止され、通常のスキャン方式のＥ−ＦＦと同様の診断を行うことができる。
【００７０】
（４）ラッチ回路用のクロック分配系最終段にパルス生成回路からなるクロックバッファ回路を設けたので、クロック信号のパルス幅が所定の幅に調整されるため、データの突き抜けを防止する必要性から生じるラッチ回路以降のパスの最小ディレイの設計制約が少なくなり、設計が容易となる。
【００７１】
（５）前記クロックバッファ回路により生成されたクロック信号とデバイス特性が等価である信号の遅延を生成する遅延回路をラッチ回路の切換え信号入力部前段に付加したので、切換え信号の変化するタイミングが前記クロックバッファ回路により生成されたクロック信号より遅くなり、ラッチ動作の最小値保証が実現される。
【００７２】
（６）本回路をＬＳＩに適用することで、クロック周波数を２０％程度改善できる可能性がある。
【００７３】
（７）動作周波数を向上することが可能であるため、動作性能がより高い製品の提供が可能となると共に、プロセス変更をすることなく性能向上が実現されるため、利益率の高いＬＳＩの提供が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるスキャン方式による診断に対応したラッチ回路を示す回路図である。
【図２】図１に示す回路において、データ転送の概略を示す信号波形図である。
【図３】図１に示す回路のクロック信号入力部前段に接続するクロックバッファ回路の回路図である。
【図４】図１に示す回路のクロック信号入力部前段にクロックバッファ回路を接続した回路のデータ転送の概略を示す信号波形図である。
【図５】図３に示す回路にシェイプ／スルー制御回路を付加した回路の回路図である。
【図６】図１に示す回路のクロック信号入力部前段にクロックバッファ回路を、ラッチ回路のセレクタの切換え信号入力部前段に遅延回路を設けた回路の構成図である。
【図７】図１に示す回路の切換え信号入力部前段に接続する遅延回路を示す回路図である。
【図８】図１に示す回路のクロック信号入力部前段にクロックバッファ回路を、切換え信号入力部前段に遅延回路を、接続した回路の信号波形図である。
【図９】本発明の前提として検討したＥ−ＦＦ（エッジ・トリガ型フリップフロップ）を示す回路図である。
【符号の説明】
１　セレクタ
２　第１のラッチ
１ａ，２ａ，２ｂ，３ａ，３ｂ，１３ｄ，２１ｄ，３１ｍ〜３１ｐ　パストランジスタ
１ｂ，５ａ，５ｂ，６ａ，１９ａ，１９ｂ，３１ｑ，３１ｒ　ＰＭＯＳトランジスタ
１ｃ，５ｃ，５ｄ，６ｂ，１３ｅ，１９ｃ，１９ｄ，２１ｅ，３１ｓ，３１ｔ　ＮＭＯＳトランジスタ
１ｄ，１ｅ，２ｃ，２ｄ，２ｅ，２ｆ，３ｃ，４ａ，４ｂ，４ｃ，４ｄ，４ｅ，６，７ａ〜７ｉ，１３ａ，１３ｂ，１８ａ〜１８ｑ，２０，２１ａ，２１ｂ，３１ａ〜３１ｌ　インバータ
３　第２のラッチ
５，１９　２入力ＮＡＮＤゲート
７，１８　ディレイヤ
８　ラッチ回路
９，１０　Ｅ−ＦＦ
１１，１２　ユーザ論理回路
１３　シェイプ／スルー制御部
１３ｃ，２１ｃ　２入力ＮＯＲゲート
１４　クロックバッファ回路
１５　遅延回路
１６　ＳＥＮ生成回路
１７　クロックドライバ回路
Ｄ　入力データ信号
ＱＰ　出力データ信号
ＳＩＤ　入力診断用信号
ＳＯＤ　出力診断用信号
ＳＥＮ　切換え信号
ＣＫＮ　クロック信号
ＣＫＮＩ　クロックバッファ回路の出力信号
ＫＴＭ，ＫＴＭＲ　制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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