(57)【要約】【課題】出力特性規格を何種類も同時に満足する出力バッファ回路およびそれを用いた半導体メモリを実現する。【解決手段】出力バッファ回路は、高電位側電源ＶＤＤと共通ノードＣ１（Ｃ２）との間には、第１（第３）の入力端子ＩＮ１（ＩＮ３）の入力信号により制御されるプルアップ側トランジスタＴＰ１（ＴＰ２）が接続され、この共通ノードＣ１（Ｃ２）と低電圧側電源ＶＳＳとの間には、第２（第４）の入力端子ＩＮ２（ＩＮ４）の入力信号により制御されるプルダウン側トランジスタＴＮ１（ＴＮ２）が接続され、バッファ回路構成単位Ｂ１（Ｂ２）が構成されている。そして、単位回路Ｂ１の共通ノードＣ１と単位回路Ｂ２の共通ノードＣ２とが共通接続点Ｃ１１に共通接続され、この共通接続点Ｃ１１に薄膜抵抗Ｒ１を介して出力端子ＯＵＴが接続されてなる。【選択図】  図１
2004180053.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と共通ノードとの間に第１の入力信号により制御されるプルアップ側トランジスタが接続され、前記共通ノードと低電圧側電源との間に第２の入力信号により制御されるプルダウン側トランジスタが接続された複数の単位回路と、
この複数の単位回路における各共通ノードの共通接続点に接続された出力端子と、
前記複数の単位回路の各共通ノードと前記共通接続点との間にそれぞれ設けられた第１の抵抗と、
を具備したことを特徴とする出力バッファ回路。
【請求項２】
高電位側電源と共通ノードとの間に第１の入力信号により制御されるプルアップ側トランジスタが接続され、前記共通ノードと低電圧側電源との間に第２の入力信号により制御されるプルダウン側第１のトランジスタと第３の入力信号に制御されるプルダウン側第２のトランジスタが直列に接続された複数の単位回路と、
この複数の単位回路における各共通ノードの共通接続点に接続された出力端子と、
前記複数の単位回路の各共通ノードと前記共通接続点との間にそれぞれ設けられた第１の抵抗と、
を具備したことを特徴とする出力バッファ回路。
【請求項３】
高電位側電源と共通ノードとの間に入力信号により制御されるプルアップ側トランジスタが複数個直列に接続され、前記共通ノードと低電圧側電源との間に入力信号により制御されるプルダウン側トランジスタが複数個直列に接続された複数の単位回路と、
この複数の単位回路における各共通ノードの共通接続点に接続された出力端子と、
前記複数の単位回路の各共通ノードと前記共通接続点との間にそれぞれ設けられた第１の抵抗と、
を具備したことを特徴とする出力バッファ回路。
【請求項４】
さらに、前記複数の単位回路の高電位側電源とプルアップ側トランジスタとの間およびプルダウン側トランジスタと低電位側電源との間に第２の抵抗がそれぞれ設けられていることを特徴とする請求項１乃至３いずれか１項記載の出力バッファ回路。
【請求項５】
さらに、前記複数の単位回路のプルアップトランジスタと共通ノードとの間および共通ノードとプルダウン側トランジスタとの間に第３の抵抗がそれぞれ設けられていることを特徴とする請求項１乃至３いずれか１項記載の出力バッファ回路。
【請求項６】
高電位側電源と共通ノードとの間に第１の入力信号により制御されるプルアップ側トランジスタが接続され、前記共通ノードと低電圧側電源との間に第２の入力信号により制御されるプルダウン側トランジスタが接続された複数の単位回路と、
この複数の単位回路における各共通ノードの共通接続点に接続された出力端子と、
前記各単位回路の高電位側電源とプルアップ側トランジスタとの間およびプルダウン側トランジスタと低電圧側電源との間にそれぞれ設けられた第２の抵抗と、を具備したことを特徴とする出力バッファ回路。
【請求項７】
高電位側電源と共通ノードとの間に第１の入力信号により制御されるプルアップ側トランジスタが接続され、前記共通ノードと低電圧側電源との間に第２の入力信号により制御されるプルダウン側トランジスタが接続された複数の単位回路と、
この複数の単位回路における各共通ノードの共通接続点に接続された出力端子と、
前記各単位回路のプルアップ側トランジスタと前記共通ノードとの間および共通ノードとプルダウン側トランジスタとの間にそれぞれ設けられた第３の抵抗と、を具備したことを特徴とする出力バッファ回路。
【請求項８】
前記共通ノードと出力端子の間に設けられた複数の第１の抵抗が、すべて同一の抵抗値であることを特徴とする請求項１乃至５いずれか１項記載の出力バッファ回路。
【請求項９】
前記高電位側電源とプルアップ側トランジスタとの間および前記プルダウン側トランジスタと低電圧側電源との間にそれぞれ設けられた複数の第２の抵抗が、すべて同一の抵抗値であることを特徴とする請求項４または６に記載の出力バッファ回路。
【請求項１０】
前記プルアップ側トランジスタと前記共通ノードとの間および前記共通ノードとプルダウン側トランジスタとの間にそれぞれ設けられた複数の第３の抵抗が、すべて同一の抵抗値であることを特徴とする請求項５または７に記載の出力バッファ回路。
【請求項１１】
前記プルアップ側トランジスタおよびプルダウン側トランジスタは、いずれもＭＩＳ型トランジスタであることを特徴とする請求項１乃至１０のいずれか１項記載の出力バッファ回路。
【請求項１２】
前記複数のプルアップ側トランジスタのゲート長およびゲート幅が同一であり、且つ前記複数のプルダウン側トランジスタのゲート長およびゲート幅も同一であることを特徴とする請求項１乃至１１のいずれか１項記載の出力バッファ回路。
【請求項１３】
前記抵抗は、金属膜、複合金属膜、金属サーメット膜、多結晶シリコン膜、拡散層、またはトランジスタで形成されていることを特徴とする請求項１乃至１２のいずれか１項記載の出力バッファ回路。
【請求項１４】
複数のメモリセルと、
出力端子を含む複数の端子と、
高電位側電源と共通ノードとの間に第１の入力信号により制御されるプルアップ側トランジスタが接続され、前記共通ノードと低電圧側電源との間に第２の入力信号により制御されるプルダウン側トランジスタが接続された複数の単位回路における各共通ノードとこの各共通ノードの共通接続点との間に第１の抵抗がそれぞれ接続され、且つ前記メモリセルに隣接配置された出力バッファ回路と、
を具備したことを特徴とする半導体メモリ。
【請求項１５】
前記第１の抵抗が、前記出力バッファ回路と前記出力端子の間に設けられていることを特徴とする請求項１４記載の半導体メモリ。
【請求項１６】
前記第１の抵抗が偶数個の場合には、前記出力バッファ回路と前記出力端子の中心線に対して対象の位置に配置され、且つ同一の値、同一寸法および同一形状に形成されていることを特徴とする請求項１５記載の半導体メモリ。
【請求項１７】
前記第１の抵抗が、前記出力バッファ回路と相対しない前記出力端子の３辺の内、少なくとも１辺以上に設けられていることを特徴とする請求項１４記載の半導体メモリ。
【請求項１８】
前記第１の抵抗が２個の場合には、前記出力バッファ回路と相対しない前記出力端子に対して対象の位置に配置され、且つ同一の値、同一寸法および同一形状に形成されていることを特徴とする請求項１７記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速動作の半導体集積回路に係わり、特に数百Ｍｂｐｓ以上で動作する高速で大容量の半導体メモリに使用される出力バッファ回路およびそれを用いた半導体メモリに関する。
【０００２】
【従来の技術】
近年、半導体技術の進歩により半導体メモリの動作速度およびその集積度は著しく向上している。ＤＲＡＭ等の半導体メモリの動作速度は、数百Ｍｂｐｓ〜１Ｇｂｐｓと高速化合物デバイスと同等レベルまで達し、半導体メモリの集積度は数百Ｍｂ以上まで向上し、デスクトップパソコン，ラップトップパソコン、各種サーバー、ネットワーク関連機器、ＰＤＡ、カーナビゲーション、ゲーム機器および携帯電話用等に広く使用されている。
【０００３】
それに伴い各応用分野で要求される半導体メモリの出力特性は異なり、数種類以上要求されている。この種の出力特性の要求規格としては、図１２示すものが知られている（例えば、非特許文献１参照。）。
【０００４】
図１２は、ＤＤＲ―ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔｅ  Ｒａｔｅ  ―Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）の出力バッファ回路に要求されるドライバー特性仕様図であり、図１２（ａ）はプルダウン特性仕様図、図１２（ｂ）はプルアップ特性仕様図である。
【０００５】
この非特許文献１に開示された出力ドライバーに要求されるドライバー特性仕様は、図１２に示すように、各応用分野に対応すべく２種類ＪＥＤＥＣから半導体メモリの出力特性規格として提案されている。図中の実線で示された領域（上限および下限で示された領域）は、電流が多く、つまり負荷条件が小さい要求であり、一般にフルストレングスと呼称されている。一方、破線で示された領域（上限および下限で示された領域）は、電流が少なく、つまり負荷条件が大きい要求であり、一般にハーフストレングスと呼称されている。
【０００６】
プルダウンおよびプルアップでのハーフストレングス条件の場合、バッファ回路のドライブ電流は、フルストレングス条件の場合のほぼ１／２である。
【０００７】
【非特許文献１】
ＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ  ２０００「ＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＤＤＲＳＤＲＡＭ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ」（Ｉｔｅｍ１１１２．２、Ｉｔｅｍ１１１２Ａ）
【０００８】
【発明が解決しようとする課題】
上述した半導体メモリの２種類の出力特性規格を１種類の製品で同時に満足させる方法として、従来においては、出力バッファ回路を構成するＭＩＳ型トランジスタのゲート幅をトリミング等の手段で変化させフルストレングス条件とハーフストレングス条件に対応させたり、または、２種類のゲートマスクを用意しフルストレングス条件とハーフストレングス条件に対応させている。しかし、このような方法では、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等が発生する問題を有していた。
【０００９】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、半導体メモリ等半導体集積回路の出力特性規格を何種類も同時に満足することが可能な出力バッファ回路およびそれを用いた半導体メモリを提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の出力バッファ回路は、高電位側電源と共通ノードとの間に第１の入力信号により制御されるプルアップ側トランジスタが接続され、前記共通ノードと低電圧側電源との間に第２の入力信号により制御されるプルダウン側トランジスタが接続された複数の単位回路と、この複数の単位回路における各共通ノードの共通接続点に接続された出力端子と、前記複数の単位回路の各共通ノードと前記共通接続点との間にそれぞれ設けられた第１の抵抗とを具備したことを特徴とする。
【００１１】
上記目的を達成するために、本発明の半導体メモリは、複数のメモリセルと、出力端子を含む複数の端子と、高電位側電源と共通ノードとの間に第１の入力信号により制御されるプルアップ側トランジスタが接続され、前記共通ノードと低電圧側電源との間に第２の入力信号により制御されるプルダウン側トランジスタが接続された複数の単位回路における各共通ノードとこの各共通ノードの共通接続点との間に第１の抵抗がそれぞれ接続され、且つ前記メモリセルに隣接配置された出力バッファ回路とを具備したことを特徴とする。
【００１２】
本発明によれば、複数の単位回路における各共通ノードの共通接続と出力端子との間に抵抗を設けることにより、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、半導体メモリ等の半導体集積回路の出力特性規格を何種類も同時に満足することが可能な出力バッファ回路およびそれを用いた半導体メモリを提供できる。
【００１３】
【発明の実施の形態】
以下本発明の実施形態について図面を参照しながら説明する。
【００１４】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係わる出力バッファ回路について、図１および図２を参照して説明する。図１はその出力バッファ回路の回路図、図２はその出力バッファ回路の出力ドライバー特性図である。この第１の実施の形態は、２５６Ｍｂ  ＤＤＲ  ＳＤＲＡＭに適用した例である。
【００１５】
図１に示すように、出力バッファ回路は、半導体メモリ内からの信号を受ける第１乃至第４の入力端子ＩＮ１、ＩＮ２、ＩＮ３およびＩＮ４と、半導体メモリ外へ信号を供給する出力端子ＯＵＴとを有している。
【００１６】
また、高電位側電源ＶＤＤＱと共通ノードＣ１との間には、第１の入力端子ＩＮ１の入力信号により制御される例えば、ＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ１が接続され、この共通ノードＣ１と低電圧側電源ＶＳＳＱとの間には、第２の入力端子ＩＮ２の入力信号により制御される例えば、ＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ１が接続され、バッファ回路構成単位（以下、これを単に単位回路と呼称する）Ｂ１が構成されている。
【００１７】
さらに、この単位回路Ｂ１と同様に、高電位側電源ＶＤＤＱと共通ノードＣ２との間に第３の入力端子ＩＮ３の入力信号により制御されるＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ２が接続され、共通ノードＣ２と低電圧側電源ＶＳＳＱとの間に第４の入力端子ＩＮ４の入力信号により制御されるＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ２が接続され、単位回路Ｂ２を構成している。
【００１８】
そして、単位回路Ｂ１の共通ノードＣ１と単位回路Ｂ２の共通ノードＣ２とが共通接続点Ｃ１１に共通接続され、この共通接続点Ｃ１１は、薄膜抵抗Ｒ１を介して出力端子ＯＵＴに接続されてなり、単位回路Ｂ１、Ｂ２の出力電流は、第１乃至第４の入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４に与えられる入力信号により制御されている。
【００１９】
ここで、プルアップ側トランジスタＴＰ１とＴＰ２、プルダウン側トランジスタＴＮ１とＴＮ２は、それぞれトランジスタの形状（ゲート長、ゲート幅）を同一に形成している。しかも、単位回路に用いるトランジスタは、プロセスバラツキに対応するために半導体メモリ内のトランジスタよりもゲート長を大きくしている。
【００２０】
また、薄膜抵抗Ｒ１には、ＭＩＳトランジスタよりも抵抗値のバラツキ・電圧変化および温度変化の少ないＷ（タングステン）からなる金属膜を用いているが、Ｎｉ、Ｃｒ等の金属薄膜、ＮｉＣｒ等の複合金属膜、ＣｒＳｉＯｘ等の金属サーメット膜、Ｐ型またはＮ型多結晶シリコン膜、Ｐ型またはＮ型拡散層、デプレッション型ＭＩＳトランジスタ等のトランジスタを用いてもよい。
【００２１】
次に、上記出力バッファ回路の動作を説明する。プルアップ側でのフルストレングス出力電流は、プルアップ側トランジスタＴＰ１，ＴＰ２を入力端子ＩＮ１、ＩＮ３の入力信号で共にオンさせた場合であり、プルアップ側でのハーフストレングス出力電流は、プルアップ側トランジスタＴＰ１またはＴＰ２を入力端子ＩＮ１，ＩＮ３の入力信号でいずれかオンさせた場合であり、ハーフストレングス出力電流は、フルストレングス出力電流の約１／２に設定される。
【００２２】
一方、プルダウン側でのフルストレングス出力電流は、プルダウン側トランジスタＴＮ１、ＴＮ２を入力端子ＩＮ２、ＩＮ４の入力信号で共にオンさせた場合であり、プルダウン側でのハーフストレングス出力電流は、プルダウン側トランジスタＴＮ１またはＴＮ２を入力端子ＩＮ２、ＩＮ４の入力信号でいずれかオンさせた場合であり、ハーフストレングス出力電流は、フルストレングス出力電流の約１／２に設定される。
【００２３】
ＭＩＳトランジスタのドレイン電流とゲート電圧の関係式は、一般的に、
【数１】
Ｉｄ≒（μεＳｉεｏＷ／ＴＩＮＬ）［（ＶＧ−ＶＴ）ＶＤ−ＶＤ２／２］・・・・（１）
ここで、ＶＧ−ＶＴ≫ＶＤ＞０
【数２】
Ｉｄ＝１／２（μεＳｉεｏＷ／ＴＩＮＬ）（ＶＧ−ＶＴ）２・・・・・・・・・・・・・・（２）
ここで、ＶＤ≫ＶＧ−ＶＴ＞０
で示される。
【００２４】
上記式（１）、式（２）において、Ｉｄはドレイン電流、μは移動度、εＳｉはシリコンの比誘電率、εｏは真空中の誘電率、ＴＩＮはＭＩＳトランジスタのゲート絶縁膜厚、ＷはＭＩＳトランジスタのゲート幅、ＬはＭＩＳトランジスタのゲート長、  ＶＧはＭＩＳトランジスタのゲート電圧、ＶＤはＭＩＳトランジスタのドレイン電圧、ＶＴはＭＩＳトランジスタの閾値電圧である。上記式（１）はリニア領域を表す式で、ドレイン電流は、ＶＴが小さい値の場合には、ほぼゲート電圧に比例する。一方、上記式（２）は飽和領域を表す式で、ドレイン電流は、（ＶＧ−ＶＴ）の２乗に比例し、ＶＴが小さい値の場合には、ほぼゲート電圧の２乗に比例する。
【００２５】
上記出力バッファ回路においては、式（１）、式（２）で用いたドレイン電流（Ｉｄ）が出力電流、ドレイン電圧（ＶＤ）が電源電圧に相当する。そして、低電圧領域がリニア領域で、高電圧領域が飽和領域に相当する。
【００２６】
なお、ＪＥＤＥＣ規格では、このリニア領域のバラツキ許容度が飽和領域の許容バラツキよりも厳しくなっている。
【００２７】
ここで、出力バッファ回路に用いられるＭＩＳトランジスタは、ゲート幅（Ｗ）寸法が数百μｍ以上と大きく、一方ゲート長（Ｌ）はサブμｍであることから、出力バッファ回路の出力電流のバラツキは、ＭＩＳトランジスタのゲート長（Ｌ）、
ＭＩＳトランジスタのゲート絶縁膜厚（ＴＩＮ）および高電位側電圧ＶＤＤＱのバラツキと、使用温度により変動する。
【００２８】
そして、フルストレングス出力電流の場合には、二つのトランジスタの製造バラツキが加算され、さらに出力バッファ回路の出力電流のバラツキが増加する。
【００２９】
しかし、この出力バッファ回路では、電流を制限する目的で、金属膜抵抗（Ｗ金属膜）を出力端子側に設けており、バラツキにより出力バッファ回路のＭＩＳトランジスタの電流が増えた場合には、リニア領域での出力電流のバラツキ（特にフルストレングスで）が低減される。
【００３０】
さらに、飽和領域では、ゲート長寸法バラツキを低減する目的で、半導体メモリ内トランジスタよりもゲート長（Ｌ）を大きくしているので、飽和領域での出力電流のバラツキが低減されている。
【００３１】
図２は、本発明の第１の実施の形態の出力バッファ回路の出力ドライバー特性図で、図中の実線（（ａ）、（ｂ））は本発明の形態の特性を示し、破線はＪＥＤＥＣにて設けられた規格である。
【００３２】
この特性図は、プルダウン側でのフルストレングス出力特性を示しており、横軸は高電位側電源ＶＤＤＱの電圧で、縦軸は出力電流である。図中の実線（ａ）は、ＮチャネルＭＩＳトランジスタのプロセス上限特性、上側規格での電圧条件および低温側での温度規格を共に満足する特性ベスト条件を示し、一方、図中の実線（ｂ）は、ＮチャネルＭＩＳトランジスタのプロセス下限特性、下側規格での電圧条件および高温側での温度規格を共に満足する特性ワースト条件を示している。
【００３３】
図から明らかなように、ワースト条件での領域Ａ（リニア領域）で、規格ギリギリであるが、ＪＥＤＥＣ規格をほぼ満足している。なお、プルアップ側でのフルストレングス出力特性、プルアップ側でのハーフストレングス出力特性およびプルダウン側の出力特性は、図示していないがすべてＪＥＤＥＣ規格内に入っている。
【００３４】
本実施の形態の出力バッファ回路では、出力バッファ回路のＭＩＳトランジスタよりも抵抗値のバラツキ、電圧変化および温度変化の少ない金属膜抵抗を出力端子側に設けているので、バラツキにより出力バッファ回路のＭＩＳトランジスタの電流が増える方向を制限し、出力バッファ回路の出力電流のバラツキが低減するので、リニア領域での出力電流バラツキが低減する。
【００３５】
そして、飽和領域では、半導体メモリ内トランジスタよりもゲート長を大きくしているので、ゲート長寸法バラツキが低減し、飽和領域の出力電流バラツキも低減し、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、半導体メモリの２種類の出力特性規格を同時に満足することが可能である。
【００３６】
さらに、出力端子側に抵抗を設けているので、出力バッファ回路のＭＩＳトランジスタの静電耐量が向上し、静電耐量が向上する。
【００３７】
（第２の実施の形態）
次に、本発明の第２の実施に係わる出力バッファ回路について、図３および図４を参照して説明する。図３はその出力バッファ回路の回路図、図４はその出力バッファ回路の出力ドライバー特性図である。
【００３８】
本実施の形態の出力バッファ回路では、第１の実施の形態と異なる点は、抵抗の配置場所と個数を変更したことであり、それ以外の構成については同一であり、第１の実施の形態よりもさらに動作マージンが得られる。
【００３９】
図３に示すように、出力バッファ回路は、半導体メモリ内からの信号を受ける第１乃至第４の入力端子ＩＮ１、ＩＮ２、ＩＮ３およびＩＮ４と、半導体メモリ外へ信号を供給する出力端子ＯＵＴとを有している。
【００４０】
また、高電位側電源ＶＤＤＱと共通ノードＣ１との間には、第１の入力端子ＩＮ１の入力信号により制御される例えば、ＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ１が接続され、この共通ノードＣ１と低電圧側電源ＶＳＳＱとの間には、第２の入力端子ＩＮ２の入力信号により制御される例えば、ＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ１が接続され、単位回路Ｂ１が構成されている。
【００４１】
さらに、この単位回路Ｂ１と同様に、高電位側電源ＶＤＤＱと共通ノードＣ２との間に第３の入力端子ＩＮ３の入力信号により制御されるＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ２が接続され、共通ノードＣ２と低電圧側電源ＶＳＳＱとの間に第４の入力端子ＩＮ４の入力信号により制御されるＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ２が接続され、単位回路Ｂ２を構成している。
【００４２】
そして、単位回路Ｂ１の共通ノードＣ１と共通接続点Ｃ１１との間および単位回路Ｂ２の共通ノードＣ２と共通接続点Ｃ１１との間にそれぞれ第１の抵抗Ｒ１１、Ｒ１２が接続され、この共通接続点Ｃ１１に出力端子ＯＵＴが接続され、単位回路Ｂ１、Ｂ２の出力電流は、第１乃至第４の入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４に与えられる入力信号により制御されている。
【００４３】
ここで、複数の第１の抵抗Ｒ１１、Ｒ１２は、同一の値を有し、プルアップ側トランジスタＴＰ１とＴＰ２、プルダウン側トランジスタＴＮ１とＴＮ２は、それぞれトランジスタの形状（ゲート長、ゲート幅）を同一に形成している。しかも、各単位回路Ｂ１、Ｂ２におけるトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２は、プロセスバラツキに対応するために半導体メモリ内のトランジスタよりもゲート長を大きくしている。
【００４４】
ここで、第１の抵抗Ｒ１１、Ｒ１２には、ＭＩＳトランジスタよりも抵抗値のバラツキ・電圧変化および温度変化の少ないＷ（タングステン）からなる金属膜を用いている。
【００４５】
次に、上記出力バッファ回路の動作を説明する。プルアップ側でのフルストレングス出力電流は、プルアップ側トランジスタＴＰ１，ＴＰ２を入力端子ＩＮ１、ＩＮ３の入力信号で共にオンさせた場合であり、プルアップ側でのハーフストレングス出力電流は、プルアップ側トランジスタＴＰ１またはＴＰ２を入力端子ＩＮ１，ＩＮ３の入力信号でいずれかオンさせた場合であり、ハーフストレングス出力電流は、フルストレングス出力電流の約１／２に設定される。
【００４６】
一方、プルダウン側でのフルストレングス出力電流は、プルダウン側トランジスタＴＮ１、ＴＮ２を入力端子ＩＮ２、ＩＮ４の入力信号で共にオンさせた場合であり、プルダウン側でのハーフストレングス出力電流は、プルダウン側トランジスタＴＮ１またはＴＮ２を入力端子ＩＮ２、ＩＮ４の入力信号でいずれかオンさせた場合であり、ハーフストレングス出力電流は、フルストレングス出力電流の約１／２に設定される。
【００４７】
上記出力バッファ回路においては、式（１）、式（２）で用いたドレイン電流（Ｉｄ）が出力電流、ドレイン電圧（ＶＤ）が電源電圧に相当する。そして、低電圧領域がリニア領域で、高電圧領域が飽和領域に相当する。
【００４８】
なお、ＪＥＤＥＣ規格では、このリニア領域のバラツキ許容度が飽和領域の許容バラツキよりも厳しくなっている。
【００４９】
ここで、出力バッファ回路に用いられるＭＩＳトランジスタは、ゲート幅（Ｗ）寸法が数百μｍ以上と大きく、一方ゲート長（Ｌ）はサブμｍであることから、出力バッファ回路の出力電流のバラツキは、ＭＩＳトランジスタのゲート長（Ｌ）、
ＭＩＳトランジスタのゲート絶縁膜厚（ＴＩＮ）および高電位側電圧ＶＤＤのバラツキと、使用温度により変動する。
【００５０】
そして、フルストレングス出力電流の場合には、二つのトランジスタの製造バラツキが加算され、さらに出力バッファ回路の出力電流のバラツキが増加する。
【００５１】
しかし、この出力バッファ回路では、電流を制限する目的で、金属膜抵抗（Ｗ金属膜）を出力端子側に単位回路ごとに設けており、バラツキにより出力バッファ回路のＭＩＳトランジスタの電流が増えた場合には、フルストレングスおよびハーフストレングスのリニア領域での出力電流のバラツキ共低減される。
【００５２】
さらに、飽和領域では、ゲート長寸法バラツキを低減する目的で、半導体メモリ内トランジスタよりもゲート長（Ｌ）を大きくしているので、飽和領域での出力電流のバラツキが低減される。そして、単位回路ごとに同一の抵抗を設けているので、ハーフストレングス規格を満足させながら、フルストレングスの場合には、抵抗を並行接続しているので、第１の実施の形態よりも抵抗を小さくでき大きな電流が得られる。
【００５３】
図４は、本発明の第２の実施の形態の出力バッファ回路の出力ドライバー特性図で、図中の実線（（ａ）、（ｂ））は本発明の形態の特性を示し、破線はＪＥＤＥＣにて設けられた規格である。
【００５４】
この特性図は、プルダウン側でのフルストレングス出力特性を示しており、横軸は高電位側電源ＶＤＤＱの電圧で、縦軸は出力電流である。図中の実線（ａ）は、ＮチャネルＭＩＳトランジスタのプロセス上限特性、上側規格での電圧条件および低温側での温度規格を共に満足する特性ベスト条件を示し、一方、図中の実線（ｂ）は、ＮチャネルＭＩＳトランジスタのプロセス下限特性、下側規格での電圧条件および高温側での温度規格を共に満足する特性ワースト条件を示し、特性ベスト条件および特性ワースト条件共ＪＥＤＥＣ規格を十分満足している。
【００５５】
なおプルアップ側でのフルストレングス出力特性、プルアップ側でのハーフストレングス出力特性およびプルダウン側の出力特性も、図示していないがすべてＪＥＤＥＣ規格を十分満足している。
【００５６】
本実施の形態の出力バッファ回路では、出力バッファ回路のＭＩＳトランジスタよりも抵抗値のバラツキ、電圧変化および温度変化の少ない金属膜抵抗を単位回路ごとに共通ノードと共通接続点の間に一個づつ設けているので、バラツキにより出力バッファ回路のリニア領域でのハーフストレングスおよびフルストレングス出力電流が増える方向を制限し、出力バッファ回路のリニア領域でのハーフストレングスおよびフルストレングス出力電流のバラツキ共低減する。
【００５７】
そして、飽和領域では、半導体メモリ内トランジスタよりもゲート長を大きくしているので、ゲート長寸法バラツキが低減し、飽和領域の出力電流バラツキも低減する。さらに、単位回路ごとに同一の抵抗を設けているので、ハーフストレングス規格を満足させながら、フルストレングスの場合には、抵抗を並行接続しているので、第１の実施の形態よりも抵抗を小さくでき大きな電流が得られ、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、半導体メモリの２種類の出力特性規格を同時に第１の実施の形態よりも、さらに満足する。
【００５８】
また、出力端子側に抵抗を設けているので、出力バッファ回路のＭＩＳトランジスタの静電耐量が向上し、静電耐量が向上する。
【００５９】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係わる出力バッファ回路について、図５を参照して説明する。図５は出力バッファ回路の回路図である。
【００６０】
本実施の形態の出力バッファ回路では、第２の実施の形態と異なる点は、単位回路内のプルダウントランジスタを共通ノードと低電位側電源の間に直列に２個設けたことであり、それ以外の構成は同一であり、以下異なる点のみ説明する。
【００６１】
図５に示すように、出力バッファ回路は、半導体メモリ内からの信号を受ける第１乃至第６の入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５およびＩＮ６と、半導体メモリ外へ信号を供給する出力端子ＯＵＴとを有している。
【００６２】
また、高電位側電源ＶＤＤＱと共通ノードＣ１との間には、第１の入力端子ＩＮ１の入力信号により制御される例えば、ＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ１が接続され、この共通ノードＣ１と低電圧側電源ＶＳＳＱとの間には、第２の入力端子ＩＮ２の入力信号により制御される例えば、ＮチャネルＭＩＳトランジスタからなるプルダウン側第１のトランジスタＴＮ１１と第３の入力端子ＩＮ３の入力信号により制御される例えば、ＮチャネルＭＩＳトランジスタからなるプルダウン側第２のトランジスタＴＮ１２が直列に接続され、単位回路Ｂ１が構成されている。
【００６３】
さらに、この単位回路Ｂ１と同様に、高電位側電源ＶＤＤＱと共通ノードＣ２との間に第４の入力端子ＩＮ４の入力信号により制御されるＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ２が接続され、共通ノードＣ２と低電圧側電源ＶＳＳＱとの間に第５の入力端子ＩＮ５の入力信号により制御される例えば、ＮチャネルＭＩＳトランジスタからなるプルダウン側第１のトランジスタＴＮ２１と第６の入力端子ＩＮ６の入力信号により制御される例えば、ＮチャネルＭＩＳトランジスタからなるプルダウン側第２のトランジスタＴＮ２２が直列に接続され、単位回路Ｂ２を構成している。
【００６４】
そして、単位回路Ｂ１の共通ノードＣ１と共通接続点Ｃ１１との間および単位回路Ｂ２の共通ノードＣ２と共通接続点Ｃ１１との間にそれぞれ第１の抵抗Ｒ１１、Ｒ１２が接続され、この共通接続点Ｃ１１に出力端子ＯＵＴが接続され、単位回路Ｂ１、Ｂ２の出力電流は、第１乃至第６の入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、ＩＮ６に与えられる入力信号により制御されている。
【００６５】
ここで、複数の第１の抵抗Ｒ１１、Ｒ１２は、同一の値を有し、プルアップ側トランジスタＴＰ１とＴＰ２、プルダウン側トランジスタＴＮ１１、ＴＮ１２、ＴＮ２１およびＴＮ２２は、それぞれトランジスタの形状（ゲート長、ゲート幅）を同一に形成している。しかも、各単位回路Ｂ１、Ｂ２におけるトランジスタＴＰ１、ＴＰ２、ＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２は、プロセスバラツキに対応するために半導体メモリ内のトランジスタよりもゲート長を大きくしている。
【００６６】
次に、上記出力バッファ回路の動作を説明する。プルアップ側でのフルストレングス出力電流は、プルアップ側トランジスタＴＰ１，ＴＰ２を入力端子ＩＮ１、ＩＮ４の入力信号で共にオンさせた場合であり、プルアップ側でのハーフストレングス出力電流は、プルアップ側トランジスタＴＰ１またはＴＰ２を入力端子ＩＮ１，ＩＮ４の入力信号でいずれかオンさせた場合であり、ハーフストレングス出力電流は、フルストレングス出力電流の約１／２に設定される。
【００６７】
一方、プルダウン側でのフルストレングス出力電流は、プルダウン側トランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２を入力端子ＩＮ２、ＩＮ３、ＩＮ５、ＩＮ６の入力信号で共にオンさせた場合であり、プルダウン側でのハーフストレングス出力電流は、プルダウン側トランジスタＴＮ１１とＴＮ１２またはＴＮ２１とＴＮ２２を入力端子ＩＮ２とＩＮ３またはＩＮ５とＩＮ６の入力信号でいずれかオンさせた場合であり、ハーフストレングス出力電流は、フルストレングス出力電流の約１／２に設定される。
【００６８】
ここで、高電位側電源ＶＤＤＱは、第１および第２の実施の形態のＤＤＲ  ＳＤＲＡＭで用いられる電圧よりも高電位、例えば３．３Ｖに設定されており、共通ノードと低電位側電源間には、第１および第２の実施の形態よりも高電圧が印加される。
【００６９】
第１および第２の実施の形態と同様にプルダウン側トランジスタが１個の場合には、プルダウントランジスタを構成するＮチャネルＭＩＳトランジスタのゲート長が、プルアップトランジスタを構成するＰチャネルＭＩＳトランジスタのゲート長よりも短いので、プルダウントランジスタが高電圧印加による特性劣化を発生し易く、出力バッファ回路の信頼性問題が生じる。
【００７０】
ところが、プルダウントランジスタを共通ノードと低電位側電源間に２個直列に設けているので、１個のプルダウントランジスタに印加される電圧が低減され、トランジスタの特性劣化が発生しない。
【００７１】
なお、半導体メモリのゲート長（Ｌ）を含めた微細化が進んだ場合には、プルダウントランジスタを構成するＮチャネルＭＩＳトランジスタおよびプルアップトランジスタを構成するＰチャネルＭＩＳトランジスタの電源電圧に対する特性および信頼性マージンが低下するので、プルダウントランジスタおよびプルアップトランジスタを必要に応じて、それぞれ必要な数だけ直列接続すれば１個のトランジスタに印加される電圧が低減され、トランジスタの特性劣化が発生しない。
【００７２】
また、高電位電源が、例えば３．３Ｖ以上要求された場合にも、同様にプルダウントランジスタおよびプルアップトランジスタを必要に応じて、それぞれ必要な数だけ直列接続すれば良い。
【００７３】
本実施の形態の出力バッファ回路では、出力バッファ回路のＭＩＳトランジスタよりも抵抗値のバラツキ、電圧変化および温度変化の少ない金属膜抵抗を単位回路ごとに共通ノードと共通接続点の間に一個づつ設けているので、バラツキにより出力バッファ回路のリニア領域でのハーフストレングスおよびフルストレングス出力電流が増える方向を制限し、出力バッファ回路のリニア領域でのハーフストレングスおよびフルストレングス出力電流のバラツキ共低減する。
【００７４】
そして、飽和領域では、半導体メモリ内トランジスタよりもゲート長を大きくしているので、ゲート長寸法バラツキが低減し、飽和領域の出力電流バラツキも低減する。さらに、単位回路ごとに同一の抵抗を設けているので、ハーフストレングス規格を満足させながら、フルストレングスの場合には、抵抗を並行接続しているので、第１の実施の形態よりも抵抗を小さくでき大きな電流が得られ、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、半導体メモリの２種類の出力特性規格を同時に第１の実施の形態よりも、さらに満足する。
【００７５】
そして、高電位側電源電圧が高い場合でも、共通ノードと低電位側電源との間にプルダウントランジスタを２個直列に設けているので、プルダウントランジスタに印加される電圧が低減されプルダウントランジスタの特性劣化が発生せず、第１および第２の実施の形態よりも信頼性が向上する。
【００７６】
また、出力端子側に抵抗を設けているので、出力バッファ回路のＭＩＳトランジスタの静電耐量が向上し、静電耐量が向上する。
【００７７】
（第４の実施の形態）
次に、本発明の第４の実施の形態に係わる出力バッファ回路について、図６を参照して説明する。図６は出力バッファ回路の回路図である。
【００７８】
本実施の形態の出力バッファ回路では、第２の実施の形態と異なる点は、単位回路の数がｎ個に増えたことであり、それ以外の構成は同一である。
【００７９】
図６に示すように、出力バッファ回路は、半導体メモリ内からの信号を受ける入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮｘおよびＩＮｙ（２ｎ個）と、半導体メモリ外へ信号を供給する出力端子ＯＵＴとを有している。
【００８０】
また、高電位側電源ＶＤＤＱと共通ノードＣ１との間には、第１の入力端子ＩＮ１の入力信号により制御される例えば、ＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ１が接続され、この共通ノードＣ１と低電圧側電源ＶＳＳＱとの間には、第２の入力端子ＩＮ２の入力信号により制御される例えば、ＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ１が接続され、単位回路Ｂ１が構成されている。
【００８１】
さらに、この単位回路Ｂ１と同様に、高電位側電源ＶＤＤＱと共通ノードＣ２との間に第３の入力端子ＩＮ３の入力信号により制御されるＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ２が接続され、共通ノードＣ２と低電圧側電源ＶＳＳＱとの間に第４の入力端子ＩＮ４の入力信号により制御されるＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ２が接続され、単位回路Ｂ２を構成している。
【００８２】
また、この単位回路Ｂ１、Ｂ２と同様に、高電位側電源ＶＤＤＱと共通ノードＣｎとの間に第Ｘの入力端子ＩＮｘの入力信号により制御されるＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰｎが接続され、共通ノードＣｎと低電圧側電源ＶＳＳＱとの間に第Ｙの入力端子ＩＮｙの入力信号により制御されるＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮｎが接続され、単位回路Ｂｎを構成している。
【００８３】
そして、単位回路Ｂ１の共通ノードＣ１と共通接続点Ｃ１１との間、単位回路Ｂ２の共通ノードＣ２と共通接続点Ｃ１１との間、および単位回路Ｂｎの共通ノードＣｎと共通接続点Ｃ１１との間にそれぞれ第１の抵抗Ｒ１１、Ｒ１２、Ｒｎが形成され、この共通接続点Ｃ１１に出力端子ＯＵＴが接続され、単位回路Ｂ１、Ｂ２、Ｂｎの出力電流は、第１乃至第Ｙの入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮｘ、ＩＮｙに与えられる入力信号により制御されている。
【００８４】
ここで、複数の第１の抵抗Ｒ１１、Ｒ１２、Ｒｎは、すべて同一の値を有し、また、プルアップ側トランジスタＴＰ１、ＴＰ２およびＴＰｎ、プルダウン側トランジスタＴＮ１、ＴＮ２およびＴＮｎは、それぞれトランジスタの形状（ゲート長、ゲート幅）を同一に形成している。しかも、各単位回路Ｂ１、Ｂ２、ＢｎにおけるトランジスタＴＰ１、ＴＰ２、ＴＰｎ、ＴＮ１、ＴＮ２、ＴＮｎは、プロセスバラツキに対応するために半導体メモリ内のトランジスタよりもゲート長を大きくしている。
【００８５】
次に、上記出力バッファ回路の動作を説明する。プルアップ側でのフルストレングス出力電流は、プルアップ側トランジスタＴＰ１、ＴＰ２およびＴＰｎを入力端子ＩＮ１、ＩＮ３およびＩＮｘの入力信号で共にオンさせた場合であり、プルアップ側での１／ｎストレングス出力電流は、プルアップ側トランジスタＴＰ１、ＴＰ２およびＴＰｎを入力端子ＩＮ１、ＩＮ３およびＩＮｘの入力信号でいずれかオンさせた場合であり、１／ｎストレングス出力電流は、フルストレングス出力電流の約１／ｎに設定される。フルストレングスと１／ｎストレングスの中間レベルの設定は、所定のトランジスタ数をオンさせれば得られる。
【００８６】
一方、プルダウン側でのフルストレングス出力電流は、プルダウン側トランジスタＴＮ１、ＴＮ２およびＴＮｎを入力端子ＩＮ２、ＩＮ４およびＩＮｙの入力信号で共にオンさせた場合であり、プルアップ側での１／ｎストレングス出力電流は、プルダウン側トランジスタＴＮ１、ＴＮ２およびＴＮｎを入力端子ＩＮ２、ＩＮ４およびＩＮｙの入力信号でいずれかオンさせた場合であり、１／ｎストレングス出力電流は、フルストレングス出力電流の約１／ｎに設定される。フルストレングスと１／ｎストレングスの中間レベルの設定は、所定のトランジスタ数をオンさせれば得られる。
【００８７】
ここで、出力バッファ回路に用いられるＭＩＳトランジスタは、第２の実施の形態と同様に、出力バッファ回路の出力電流のバラツキは、ＭＩＳトランジスタのゲート長（Ｌ）、ＭＩＳトランジスタのゲート絶縁膜厚（ＴＩＮ）および高電位側電圧ＶＤＤのバラツキと、使用温度により変動する。
【００８８】
そして、フルストレングス出力電流の場合にはｎ個のトランジスタの製造バラツキが加算され、さらに出力バッファ回路の出力電流のバラツキが増加する。
【００８９】
しかし、この出力バッファ回路では、出力電流バラツキを低減する目的で、第２の実施の形態と同様に、単位回路ごとに金属膜抵抗を共通ノードと共通接続点の間に一個づつ設けている。
【００９０】
本実施の形態の出力バッファ回路では、出力バッファ回路のＭＩＳトランジスタよりも抵抗値のバラツキ、電圧変化および温度変化の少ない金属膜抵抗を単位回路ごとに共通ノードと共通接続点の間に一個づつ設けているので、バラツキにより出力バッファ回路のリニア領域での１／ｎからフルストレングスまでのｎ種類の出力電流共すべて増える方向を制限し、出力バッファ回路の１／ｎからフルストレングスまでのｎ種類の出力電流のリニア領域でのバラツキが低減する。
【００９１】
そして、飽和領域では、半導体メモリ内トランジスタよりもゲート長を大きくしているので、ゲート長寸法バラツキが低減し、飽和領域の出力電流バラツキも低減する。さらに、単位回路ごとに同一の抵抗を設けているので、１／ｎストレングス規格を満足させながら、フルストレングスの場合には、抵抗を並行接続しているので、第１の実施の形態よりも抵抗を小さくでき大きな電流が得られ、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、半導体メモリのｎ種類の出力特性規格を同時に満足させることが可能である。
【００９２】
また、出力端子側に抵抗を設けているので、出力バッファ回路のＭＩＳトランジスタの静電耐量が向上し、静電耐量が向上する。
【００９３】
（第５の実施の形態）
次に、本発明の第５の実施の形態に係わる出力バッファ回路について、図７を参照して説明する。図７は出力バッファ回路の回路図である。
【００９４】
本実施の形態の出力バッファ回路では、第４の実施の形態と異なる点は、抵抗の配置場所と個数を変更したことであり、それ以外の構成は同一である。
【００９５】
図７に示すように、出力バッファ回路は、半導体メモリ内からの信号を受ける入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮｘおよびＩＮｙ（２ｎ個）と、半導体メモリ外へ信号を供給する出力端子ＯＵＴとを有している。
【００９６】
また、高電位側電源ＶＤＤＱと共通ノードＣ１との間には、第１の入力端子ＩＮ１の入力信号により制御される例えば、ＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ１が接続され、この共通ノードＣ１と低電圧側電源ＶＳＳＱとの間には、第２の入力端子ＩＮ２の入力信号により制御される例えば、ＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ１が接続され、高電位側電源ＶＤＤＱとプルアップ側トランジスタＴＰ１との間およびプルダウン側トランジスタＴＮ１と低電圧側電源ＶＳＳＱとの間にそれぞれ第２の抵抗Ｒ２１、Ｒ２２が設けられた単位回路Ｂ１ａが構成されている。
【００９７】
さらに、この単位回路Ｂ１ａと同様に、高電位側電源ＶＤＤＱと共通ノードＣ２との間に第３の入力端子ＩＮ３の入力信号により制御されるＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ２が接続され、共通ノードＣ２と低電圧側電源ＶＳＳＱとの間に第４の入力端子ＩＮ４の入力信号により制御されるＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ２が接続され、高電位側電源ＶＤＤＱとプルアップ側トランジスタＴＰ２との間およびプルダウン側トランジスタＴＮ２と低電圧側電源ＶＳＳＱとの間にそれぞれ第２の抵抗Ｒ２３、Ｒ２４が設けら、単位回路Ｂ２ａを構成している。
【００９８】
また、この単位回路Ｂ１ａ、Ｂ２ａと同様に、高電位側電源ＶＤＤＱと共通ノードＣｎとの間に第Ｘの入力端子ＩＮｘの入力信号により制御されるＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰｎが接続され、共通ノードＣｎと低電圧側電源ＶＳＳＱとの間に第Ｙの入力端子ＩＮｙの入力信号により制御されるＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮｎが接続され、高電位側電源ＶＤＤＱとプルアップ側トランジスタＴＰｎとの間およびプルダウン側トランジスタＴＮｎと低電圧側電源ＶＳＳＱとの間にそれぞれ第２の抵抗Ｒｗ、Ｒｘが設けられ、単位回路Ｂｎａを構成している。
【００９９】
そして、単位回路Ｂ１ａの共通ノードＣ１、単位回路Ｂ２ａの共通ノードＣ２および単位回路Ｂｎａの共通ノードＣｎとが共通接続点Ｃ１１に共通接続され、この共通接続点Ｃ１１に出力端子ＯＵＴが接続され、単位回路Ｂ１、Ｂ２、Ｂｎの出力電流は、第１乃至第Ｙの入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮｘ、ＩＮｙに与えられる入力信号により制御されている。
【０１００】
ここで、複数の第２の抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、ＲｗおよびＲｘは、共に同一の値を有し、且つ配線抵抗よりも高い値を有する。
【０１０１】
また、プルアップ側トランジスタＴＰ１、ＴＰ２およびＴＰｎ、プルダウン側トランジスタＴＮ１、ＴＮ２およびＴＮｎは、それぞれトランジスタの形状（ゲート長、ゲート幅）を同一に形成している。しかも、単位回路Ｂ１ａ、Ｂ２ａ、Ｂｎａを構成するトランジスタＴＰ１、ＴＰ２、ＴＰｎ、ＴＮ１、ＴＮ２、ＴＮｎは、プロセスバラツキに対応するために半導体メモリ内のトランジスタよりもゲート長を大きくしている。
【０１０２】
次に、上記出力バッファ回路の動作を説明する。第４の実施の形態と同様に、プルアップ側でのフルストレングス出力電流は、プルアップ側トランジスタＴＰ１、ＴＰ２およびＴＰｎを入力端子ＩＮ１、ＩＮ３およびＩＮｘの入力信号で共にオンさせた場合であり、プルアップ側での１／ｎストレングス出力電流は、プルアップ側トランジスタＴＰ１、ＴＰ２およびＴＰｎを入力端子ＩＮ１、ＩＮ３およびＩＮｘの入力信号でいずれかオンさせた場合であり、１／ｎストレングス出力電流は、フルストレングス出力電流の約１／ｎに設定される。フルストレングスと１／ｎストレングスの中間レベルの設定は、所定のトランジスタ数をオンさせれば得られる。
【０１０３】
一方、プルダウン側でのフルストレングス出力電流は、プルダウン側トランジスタＴＮ１、ＴＮ２およびＴＮｎを入力端子ＩＮ２、ＩＮ４およびＩＮｙの入力信号で共にオンさせた場合であり、プルダウン側での１／ｎストレングス出力電流は、プルダウン側トランジスタＴＮ１、ＴＮ２およびＴＮｎを入力端子ＩＮ２、ＩＮ４およびＩＮｙの入力信号でいずれかオンさせた場合であり、１／ｎストレングス出力電流は、フルストレングス出力電流の約１／Ｎに設定される。フルストレングスと１／ｎストレングスの中間レベルの設定は、所定のトランジスタ数をオンさせれば得られる。
【０１０４】
ここで、出力バッファ回路に用いられるＭＩＳトランジスタは、第２の実施の形態と同様に、出力バッファ回路の出力電流のバラツキは、ＭＩＳトランジスタのゲート長（Ｌ）、ＭＩＳトランジスタのゲート絶縁膜厚（ＴＩＮ）および高電位側電圧ＶＤＤのバラツキと、使用温度により変動する。
【０１０５】
そして、フルストレングス出力電流の場合にはｎ個のトランジスタの製造バラツキが加算され、さらに出力バッファ回路の出力電流のバラツキが増加する。
【０１０６】
しかし、この出力バッファ回路では、出力電流バラツキを低減する目的で、単位回路ごとに金属膜抵抗を高電位側電源ＶＤＤＱとプルアップ側トランジスタの間およびプルダウン側トランジスタと低電圧側電源ＶＳＳＱとの間に、それぞれ一個づつ設けている。
【０１０７】
本実施の形態の出力バッファ回路では、高電位側電源ＶＤＤとプルアップ側トランジスタの間およびプルダウン側トランジスタと低電圧側電源ＶＳＳとの間に、出力バッファ回路のＭＩＳトランジスタよりも抵抗値のバラツキ、電圧変化および温度変化の少ない金属膜抵抗を単位回路ごとに、一個づつ設けているので、バラツキにより出力バッファ回路のリニア領域での１／ｎからフルストレングスまでのｎ種類の出力電流共すべて増える方向を制限し、出力バッファ回路の１／ｎからフルストレングスまでのｎ種類の出力電流のリニア領域でのバラツキが低減する。
【０１０８】
そして、飽和領域では、半導体メモリ内トランジスタよりもゲート長を大きくしているので、ゲート長寸法バラツキが低減し、飽和領域の出力電流バラツキも低減する。さらに、単位回路ごとに同一の抵抗を設けているので、１／ｎストレングス規格を満足させながら、フルストレングスの場合には、第１の実施の形態よりも抵抗を小さくでき大きな電流が得られ、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、半導体メモリのｎ種類の出力特性規格を同時に満足する。
【０１０９】
（第６の実施の形態）
次に、本発明の第６の実施の形態に係わる出力バッファ回路について、図８を参照して説明する。図８は出力バッファ回路の回路図である。
【０１１０】
本実施の形態の出力バッファ回路では、第４の実施の形態と異なる点は、抵抗の配置場所と個数を変更したことであり、それ以外の構成は同一である。
【０１１１】
図８に示すように、出力バッファ回路は、半導体メモリ内からの信号を受ける入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮｘおよびＩＮｙ（２ｎ個）と、半導体メモリ外へ信号を供給する出力端子ＯＵＴとを有している。
【０１１２】
また、高電位側電源ＶＤＤＱと共通ノードＣ１との間には、第１の入力端子ＩＮ１の入力信号により制御される例えば、ＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ１が接続され、この共通ノードＣ１と低電圧側電源ＶＳＳＱとの間には、第２の入力端子ＩＮ２の入力信号により制御される例えば、ＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ１が接続され、プルアップ側トランジスタＴＰ１と共通ノードＣ１との間および共通ノードＣ１とプルダウン側トランジスタＴＮ１との間にそれぞれ第３の抵抗Ｒ３１、Ｒ３２が設けられた単位回路Ｂ１ｂが構成されている。
【０１１３】
さらに、この単位回路Ｂ１ｂと同様に、高電位側電源ＶＤＤＱと共通ノードＣ２との間に第３の入力端子ＩＮ３の入力信号により制御されるＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰ２が接続され、共通ノードＣ２と低電圧側電源ＶＳＳＱとの間に第４の入力端子ＩＮ４の入力信号により制御されるＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮ２が接続され、プルアップ側トランジスタＴＰ２と共通ノードＣ２との間および共通ノードＣ２とプルダウン側トランジスタＴＮ２との間にそれぞれ第３の抵抗Ｒ３３、Ｒ３４が設けられ、単位回路Ｂ２ｂを構成している。
【０１１４】
また、この単位回路Ｂ１ｂ、Ｂ２ｂと同様に、高電位側電源ＶＤＤＱと共通ノードＣｎとの間に第Ｘの入力端子ＩＮｘの入力信号により制御されるＰチャネルＭＩＳトランジスタからなるプルアップ側トランジスタＴＰｎが接続され、共通ノードＣｎと低電圧側電源ＶＳＳＱとの間に第Ｙの入力端子ＩＮｙの入力信号により制御されるＮチャネルＭＩＳトランジスタからなるプルダウン側トランジスタＴＮｎが接続され、プルアップ側トランジスタＴＰｎと共通ノードＣｎとの間におよび共通ノードＣｎとプルダウン側トランジスタＴＮｎとの間にそれぞれ第３の抵抗Ｒｙ、Ｒｚが設けられ、単位回路Ｂｎｂを構成している。
【０１１５】
そして、単位回路Ｂ１ｂの共通ノードＣ１、単位回路Ｂ２ｂの共通ノードＣ２および単位回路Ｂｎｂの共通ノードＣｎとが共通接続点Ｃ１１に共通接続され、この共通接続点Ｃ１１に出力端子ＯＵＴが接続され、単位回路Ｂ１ｂ、Ｂ２ｂ、Ｂｎｂの出力電流は、第１乃至第Ｙの入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮｘ、ＩＮｙに与えられる入力信号により制御されている。
【０１１６】
ここで、複数の第３の抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、ＲｙおよびＲｚは、いずれも同一の値を有し、配線抵抗よりも高い値を有する。また、プルアップ側トランジスタＴＰ１、ＴＰ２およびＴＰｎ、プルダウン側トランジスタＴＮ１、ＴＮ２およびＴＮｎは、それぞれトランジスタの形状（ゲート長、ゲート幅）を同一に形成している。しかも、各単位回路Ｂ１ｂ、Ｂ２ｂ、Ｂｎｂを構成するトランジスタＴＰ１、ＴＰ２、ＴＰｎ、ＴＮ１、ＴＮ２、ＴＮｎは、プロセスバラツキに対応するために半導体メモリ内のトランジスタよりもゲート長を大きくしている。
【０１１７】
次に、上記出力バッファ回路の動作を説明する。第４の実施の形態と同様に、プルアップ側でのフルストレングス出力電流は、プルアップ側トランジスタＴＰ１、ＴＰ２およびＴＰｎを入力端子ＩＮ１、ＩＮ３およびＩＮｘの入力信号で共にオンさせた場合であり、プルアップ側での１／ｎストレングス出力電流は、プルアップ側トランジスタＴＰ１、ＴＰ２およびＴＰｎを入力端子ＩＮ１、ＩＮ３およびＩＮｘの入力信号でいずれかオンさせた場合であり、１／ｎストレングス出力電流は、フルストレングス出力電流の約１／ｎに設定される。フルストレングスと１／ｎストレングスの中間レベルの設定は、所定のトランジスタ数をオンさせれば得られる。
【０１１８】
一方、プルダウン側でのフルストレングス出力電流は、プルダウン側トランジスタＴＮ１、ＴＮ２およびＴＮｎを入力端子ＩＮ２、ＩＮ４およびＩＮｙの入力信号で共にオンさせた場合であり、プルアップ側での１／ｎストレングス出力電流は、プルダウン側トランジスタＴＮ１、ＴＮ２およびＴＮｎを入力端子ＩＮ２、ＩＮ４およびＩＮｙの入力信号でいずれかオンさせた場合であり、１／ｎストレングス出力電流は、フルストレングス出力電流の約１／Ｎに設定される。フルストレングスと１／ｎストレングスの中間レベルの設定は、所定のトランジスタ数をオンさせれば得られる。
【０１１９】
ここで、出力バッファ回路に用いられるＭＩＳトランジスタは、第２の実施の形態と同様に、出力バッファ回路の出力電流のバラツキは、ＭＩＳトランジスタのゲート長（Ｌ）、ＭＩＳトランジスタのゲート絶縁膜厚（ＴＩＮ）および高電位側電圧ＶＤＤのバラツキと、使用温度により変動する。
【０１２０】
そして、フルストレングス出力電流の場合にはｎ個のトランジスタの製造バラツキが加算され、さらに出力バッファ回路の出力電流のバラツキが増加する。
【０１２１】
しかし、この出力バッファ回路では、出力電流バラツキを低減する目的で、単位回路ごと金属膜抵抗をプルアップ側トランジスタと共通ノードとの間および共通ノードとプルダウン側トランジスタとの間に、それぞれ一個づつ設けている。
【０１２２】
本実施の形態の出力バッファ回路では、プルアップ側トランジスタと共通ノードとの間および共通ノードとプルダウン側トランジスタとの間に、出力バッファ回路のＭＩＳトランジスタよりも抵抗値のバラツキ、電圧変化および温度変化の少ない金属膜抵抗を単位回路ごとに、一個づつ設けているので、バラツキにより出力バッファ回路のリニア領域での１／ｎからフルストレングスまでのｎ種類の出力電流共すべて増える方向を制限し、出力バッファ回路の１／ｎからフルストレングスまでのｎ種類の出力電流のリニア領域でのバラツキが低減する。
【０１２３】
そして、飽和領域では、半導体メモリ内トランジスタよりもゲート長を大きくしているので、ゲート長寸法バラツキが低減し、飽和領域の出力電流バラツキも低減する。さらに、単位回路ごとに同一の抵抗を設けているので、１／ｎストレングス規格を満足させながら、フルストレングスの場合には、第１の実施の形態よりも抵抗を小さくでき大きな電流が得られ、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、半導体メモリのｎ種類の出力特性規格を同時に満足する。
【０１２４】
（第７の実施の形態）
次に、本発明の第７の実施の形態に係わる半導体メモリについて、図９および図１０を参照して説明する。図９は半導体メモリの上面図、図１０は出力バッファ回路と出力端子部分の拡大上面図である。
【０１２５】
この第７の実施の形態は、第２の実施の形態の出力バッファ回路を内蔵した２５６Ｍｂ  ＤＤＲ  ＳＤＲＡＭである。
【０１２６】
図９に示すように、半導体メモリは、チップ上に１６Ｍｂｘ１６構成からなるメモリセル１０、１６個の出力バッファ回路３０ａおよび出力バッファ回路３０ａの出力端子ＯＵＴａを含む複数の矩形状の端子２０が形成され、出力バッファ回路３０ａと端子２０は、左右対称に配置されたメモリセル１０の間に設けられている。
【０１２７】
図１０に示すように、出力バッファ回路３０ａは、メモリセル１０と出力端子ＯＵＴａの間に設けられている。
【０１２８】
また、出力端子ＯＵＴａの相対向する２辺、例えば紙面上の上下に金属膜からなる第１の抵抗Ｒ１１ａ、Ｒ１２ａが形成されている。この第１の抵抗Ｒ１１ａとＲ１２ａは、出力端子ＯＵＴａに対して上下対象の位置に配置され、且つ同一の値、同一寸法および同一形状に形成されている。
【０１２９】
そして、第１の抵抗Ｒ１１ａ、Ｒ１２ａは、その一端を出力バッファ回路３０ａ内の共通ノードＣ１，Ｃ２にそれぞれ接続し、他端を共通接続してその共通接続点Ｃ１１を出力端子ＯＵＴａに接続している。
【０１３０】
このことから、第１の抵抗Ｒ１１ａとＲ１２ａの抵抗値は、バラツキが減少し、ペア−性も向上している。なお、ここでは、第１の抵抗Ｒ１１ａとＲ１２ａを同一寸法および同一形状に形成しているが、同一の値で上下対象の位置に配置しただけでもよい。
【０１３１】
本実施の形態の半導体メモリでは、出力端子に対して対象に配置され、同一の値、同一寸法および同一形状を有し、抵抗値のバラツキ、電圧変化および温度変化の少ない金属膜抵抗を単位回路ごとに共通ノードと共通接続点の間に一個づつ設け、バラツキにより半導体メモリの出力バッファ回路のリニア領域でのハーフストレングスおよびフルストレングス出力電流が増える方向を制限しているので、リニア領域での出力バッファ回路のハーフストレングスおよびフルストレングス出力電流バラツキが共に低減する。
【０１３２】
そして、半導体メモリの出力バッファ回路の飽和領域では、半導体メモリ内トランジスタよりもゲート長を大きくしているので、ゲート長寸法バラツキが低減し、飽和領域の出力電流バラツキも低減する。さらに、単位回路ごとに同一の抵抗を設けているので、ハーフストレングス規格を満足させながら、フルストレングスの場合には、抵抗を並行接続しているので、第１の実施の形態よりも抵抗を小さくでき大きな出力電流が得られ、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、２種類の出力特性規格を同時に満足する出力バッファ回路を内蔵することが可能である。
【０１３３】
また、出力端子側に抵抗を設けているので、出力バッファ回路のＭＩＳトランジスタの静電耐量が向上するので出力バッファ回路の静電耐量も向上し、静電耐量が向上する。
【０１３４】
なお、上記第７の実施の形態では、半導体メモリに第２の実施の形態の出力バッファ回路を用いたが、第１、第３および第４の実施の形態の出力バッファ回路を用いてもよい。
【０１３５】
（第８の実施の形態）
次に、本発明の第８の実施の形態に係わる半導体メモリについて、図１１を参照して説明する。図１１は出力バッファ回路と出力端子部分の拡大上面図である。
【０１３６】
本実施の形態の半導体メモリでは、第７の実施の形態と異なる点は、抵抗の配置場所を変更したことであり、それ以外の構成は同一であり、以下異なる点のみ説明する。
【０１３７】
図１１に示すように、金属膜からなる第１の抵抗Ｒ１１ｂ、Ｒ１２ｂは、出力バッファ回路３０ｂと出力端子ＯＵＴｂの間に形成され、その一端が出力バッファ回路３０ｂの共通ノードＣ１、Ｃ２にそれぞれ接続され、他端が出力端子ＯＵＴｂにそれぞれ接続されている。
【０１３８】
そして、第１の抵抗Ｒ１１ｂとＲ１２ｂは、出力端子ＯＵＴｂと出力バッファ回路３０ｂの中心線に対して上下対象の位置に配置され、且つ同一の値、同一寸法および同一形状に形成されている。このことから、第１の抵抗Ｒ１１ｂとＲ１２ｂの抵抗値は、バラツキが減少し、ペア−性も向上している。なお、ここでは、第１の抵抗Ｒ１１ｂとＲ１２ｂを同一寸法および同一形状に形成しているが、同一の値で上下対象の位置に配置しただけでもよい。
【０１３９】
本実施の形態の半導体メモリでは、出力端子と出力バッファ回路の中心線に対して対象に配置され、同一の値、同一寸法および同一形状を有し、抵抗値のバラツキ、電圧変化および温度変化の少ない金属膜抵抗を単位回路ごとに共通ノードと共通接続点の間に一個づつ設け、バラツキにより半導体メモリの出力バッファ回路のリニア領域でのハーフストレングスおよびフルストレングス出力電流が増える方向を制限しているので、リニア領域での出力バッファ回路のハーフストレングスおよびフルストレングス出力電流バラツキが共に低減する。
【０１４０】
そして、半導体メモリの出力バッファ回路の飽和領域では、半導体メモリ内トランジスタよりもゲート長を大きくしているので、ゲート長寸法バラツキが低減し、飽和領域の出力電流バラツキも低減する。さらに、単位回路ごとに同一の抵抗を設けているので、ハーフストレングス規格を満足させながら、フルストレングスの場合には、抵抗を並行接続しているので、第１の実施の形態よりも抵抗を小さくでき大きな出力電流が得られ、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、２種類の出力特性規格を同時に満足する出力バッファ回路を内蔵することが可能である。
【０１４１】
また、出力端子側に抵抗を設けているので、出力バッファ回路のＭＩＳトランジスタの静電耐量が向上するので出力バッファ回路の静電耐量も向上し、静電耐量が向上する。
【０１４２】
なお、上記第８の実施の形態では、半導体メモリに第２の実施の形態の出力バッファ回路を用いたが、第１、第３および第４の実施の形態の出力バッファ回路を用いてもよい。そして、上記第７および第８の実施の形態では、出力端子を含む複数の端子２０を、左右対称に配置されたメモリセル１０の間に設けているが、半導体メモリのチップの外周に配置してもよい。
【０１４３】
本発明は、上記実施の形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更してもよい。
【０１４４】
例えば、上記実施の形態では、出力バッファ回路にＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタを用いたが、ＢｉＮＭＯＳ、ＢｉＰＭＯＳ、ＢｉＣＭＯＳおよびバイポーラトランジスタからなる出力バッファ回路においても適用可能であり、この出力バッファ回路は半導体メモリ用に限定されるものではない。
【０１４５】
また、上記第１の実施の形態において、高電位側電源とプルアップ側トランジスタとの間およびプルダウン側トランジスタと低電位側トランジスタとの間にそれぞれ第２の抵抗を追加してもよく、あるいはプルアップ側トランジスタと共通ノードとの間および共通ノードとプルダウン側トランジスタとの間にそれぞれ第３の抵抗を追加してもよい。
【０１４６】
さらに、上記第２乃至第４の実施の形態において、高電位側電源とプルアップ側トランジスタとの間およびプルダウン側トランジスタと低電位側トランジスタとの間にそれぞれ第２の抵抗を追加してもよく、あるいはプルアップ側トランジスタと共通ノードとの間および共通ノードとプルダウン側トランジスタとの間にそれぞれ第３の抵抗を追加してもよい。
【０１４７】
そして、上記第３および第４の実施の形態において、高電位側電源と共通ノードとの間にプルアップトランジスタを２個直列に設けてもよく、または、高電位側電源と共通ノードとの間にプルアップトランジスタを複数個直列に設け、且つ共通ノードと低電位側電源との間にプルダウントランジスタを複数個直列に設けてもよい。
【０１４８】
【発明の効果】
本発明によれば、新たな工程の追加、ゲートマスクの増加やゲートマスクの取り替え作業等を必要とせずに、半導体メモリ等の半導体集積回路の出力特性を何種類も同時に満足させることが可能な出力バッファ回路およびそれを用いた半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる出力バッファ回路を示す回路図。
【図２】本発明の第１の実施の形態に係わる出力バッファ回路の出力ドライバー特性図。
【図３】本発明の第２の実施の形態に係わる出力バッファ回路を示す回路図。
【図４】本発明の第２の実施の形態に係わる出力バッファ回路の出力ドライバー特性図。
【図５】本発明の第３の実施の形態に係わる出力バッファ回路を示す回路図。
【図６】本発明の第４の実施の形態に係わる出力バッファ回路を示す回路図。
【図７】本発明の第５の実施の形態に係わる出力バッファ回路を示す回路図。
【図８】本発明の第６の実施の形態に係わる出力バッファ回路を示す回路図。
【図９】本発明の第７の実施の形態に係わる半導体メモリを示す上面図。
【図１０】本発明の第７の実施の形態に係わる出力バッファ回路と出力端子部分を示す拡大上面図。
【図１１】本発明の第８の実施の形態に係わる出力バッファ回路と出力端子部分を示す拡大上面図。
【図１２】出力バッファ回路に要求されるドライバー特性仕様図。
【符号の説明】
１０  メモリセル
２０  端子
３０ａ、３０ｂ  出力バッファ回路
Ｂ１、Ｂ２、Ｂｎ、Ｂ１ａ、Ｂ２ａ、Ｂｎａ、Ｂ１ｂ、Ｂ２ｂ、Ｂｎｂ  バッファ回路構成単位（単位回路）
Ｃ１、Ｃ２、Ｃｎ  共通ノード
Ｃ１１  共通接続点
ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮｘ、ＩＮｙ  入力端子
ＯＵＴ、ＯＵＴａ、ＯＵＴｂ  出力端子
Ｒ１  薄膜抵抗
Ｒ１１、Ｒ１１ａ、Ｒ１１ｂ、Ｒ１２、Ｒ１２ａ、Ｒ１２ｂ、Ｒｎ  第１の抵抗
Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒｗ、Ｒｘ  第２の抵抗
Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、Ｒｙ、Ｒｚ  第３の抵抗
ＴＰ１、ＴＰ２、ＴＰｎ  プルアップ側トランジスタ
ＴＮ１、ＴＮ２、ＴＮｎ  プルダウン側トランジスタ
ＴＮ１１、ＴＮ２１  プルダウン側第１のトランジスタ
ＴＮ１２、ＴＮ２２  プルダウン側第２のトランジスタ
ＶＤＤＱ  高電位側電源
ＶＳＳＱ  低電位側電源
【図１】
2004180053.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004180053.tif 000013
【図１２】
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