(57)【要約】【課題】不揮発性の半導体記憶装置に対して高速で書き込みを行う。【解決手段】書込制御システムは、半導体層１０２上にゲート絶縁膜１０３を介して形成されたゲート電極１０４、ゲート電極１０４下に配置されたチャネル領域、チャネル領域の両側でチャネル領域と逆導電型の拡散領域１０７ａｂ、及びゲート電極１０４の両側で電荷を保持する機能を有するメモリ機能体１０９を有するメモリ素子１を複数配列した構成、及びページバッファ回路を含むメモリアレイと、このメモリアレイへの書き込みを制御するＣＰＵとを備える。ＣＰＵは、データの第１バイトでページバッファ回路の第１プレーンを読み込み、第１プレーンにストアされたデータの第１バイトで書き込みを行う。また、ＣＰＵは、１プレーンにストアされたデータの第１バイトでメモリアレイに書き込みを行う間に、データの第２バイトで第２プレーンを読み込み、第２プレーンにストアされたデータの第２バイトで書き込みを行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを有する複数のメモリ素子を有するメモリアレイと、第１及び第２プレーンを含むページバッファ回路と、前記メモリアレイに対する書き込みを制御するとともに、前記ページバッファ回路にアクセス可能なメモリ制御回路とを有するメモリシステムを含む半導体記憶装置に対して連続的にデータの書き込みを行う書込制御方法であって、
第１データを前記第１プレーンに書き込む第１ステップと、
前記第１プレーンに書き込まれた第１データを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第２ステップと、
前期第１プレーンに書き込まれた第１データを前記メモリアレイに書き込む間に第２データを第２プレーンに書き込む第３ステップと、
前記第２プレーンに書き込まれた第２データを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第４ステップとを備えていることを特徴とする半導体記憶装置の書込制御方法。
【請求項２】
前記第１及び第２プレーンがユーザアクセスに利用できるかどうかを最初に判定するステップを備えていることを特徴とする請求項１に記載の書込制御方法。
【請求項３】
前記判定ステップは、前記メモリアレイに含まれる状態レジスタを読み出すことを特徴とする請求項２に記載の書込制御方法。
【請求項４】
前記第３ステップを前記第２ステップの直後に引き続くクロックサイクルで行うことを特徴とする請求項１に記載の書込制御方法。
【請求項５】
前記第１及び第２プレーンはスタティックランダムアクセスメモリからなることを特徴とする請求項１に記載の書込制御方法。
【請求項６】
前記メモリ素子の有するメモリ機能体は、ゲート電極側面と略平行に延びた電荷保持膜を更に含むことを特徴とする請求項１に記載の書込制御方法。
【請求項７】
前記メモリ素子の半導体層は、拡散領域近傍で、ゲート電極下における半導体層表面近傍よりも高濃度の領域を有していることを特徴とする請求項１に記載の書込制御方法。
【請求項８】
前記メモリ素子は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜膜厚が、ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする請求項１に記載の書込制御方法。
【請求項９】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを有する複数のメモリ素子を有するメモリアレイと、第１及び第２プレーンを含むページバッファと、前記メモリアレイに対する書き込みを制御するとともに、前記ページバッファにアクセス可能なメモリ制御回路とを有するメモリシステムを含む半導体記憶装置に対して連続的にデータの書き込みを行う書込制御システムであって、
データの第１バイトを前記第１プレーンに書き込む第１プレーン書込手段と、
前記第１プレーンに書き込まれたデータの第１バイトを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第１書込制御手段と、
前期第１プレーンに書き込まれたデータの第１バイトを前記メモリアレイに書き込む間にデータの第２バイトを第２プレーンに書き込む第２プレーン書込手段と、
前記第２プレーンに書き込まれたデータの第２バイトを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第２書込制御手段とを備えていることを特徴とする半導体記憶装置の書込制御システム。
【請求項１０】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを有する複数のメモリ素子を有するメモリアレイと、第１及び第２プレーンを含むページバッファと、前記メモリアレイに対する書き込みを制御するとともに、前記ページバッファにアクセス可能なメモリ制御回路とを有するメモリシステムを含む半導体記憶装置に対してデータの書き込みを行う書込制御システムであって、
前記メモリシステムに第１データ信号のセットを与えることによって、バイトデータを第１プレーンに書き込む第１プレーン書込手段と、
前記ページバッファから前記メモリアレイに書き込みを行うことを意味するコマンド信号を上記メモリシステムに与えることによって、前記第１プレーンに書き込まれたバイトデータを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第１書込制御手段と、
前記メモリ制御回路が前記メモリアレイへの書き込みを行っている間、前記メモリシステムにブロックデータを表すデータ信号を与えることによって、ブロックデータを第２プレーンに書き込む第２プレーン書込手段と、
前記ページバッファから前記メモリアレイに書き込みを行うことを意味するコマンド信号を上記メモリシステムに与えることによって、前記第２プレーンに書き込まれたブロックデータを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第２書込制御手段とを備えていることを特徴とする半導体記憶装置の書込制御システム。
【請求項１１】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを有する複数のメモリ素子を有するメモリアレイと、第１及び第２プレーンを含むページバッファと、前記メモリアレイに対する書き込みを制御するとともに、前記ページバッファにアクセス可能なメモリ制御回路とを有する半導体記憶装置に対して連続的にデータの書き込みを行う書込制御システムであって、
前記メモリシステムに第１データブロックを表す第１データ信号のセットを与えることによって、第１ブロックデータを第１プレーンに書き込む第１プレーン書込手段と、
前記ページバッファから前記メモリアレイに書き込みを行うことを意味するコマンド信号を上記メモリシステムに与えることによって、前記第１プレーンに書き込まれた第１ブロックデータを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第１書込制御手段と、
前記メモリ制御回路が前記第１プレーンに書き込まれた第１ブロックデータを前記メモリアレイへ書き込みを行っている間、前記メモリシステムに第２ブロックデータを表すデータ信号を続けて与えることによって、第２ブロックデータを第２プレーンに書き込む第２プレーン書込手段と、
前記ページバッファから前記メモリアレイに書き込みを行うことを意味するコマンド信号を上記メモリシステムに与えることによって、前記第２プレーンに書き込まれた第２ブロックデータを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第２書込制御手段とを備えていることを特徴とする半導体記憶装置の書込制御システム。
【請求項１２】
前記第１及び第２プレーンがユーザアクセスに利用できるかどうか最初に判定する判定手段を備えていることを特徴とする請求項９、１０又は１１に記載の書込制御システム。
【請求項１３】
前記判定手段は、前記メモリアレイに含まれる状態レジスタを読み出す手段を含んでいることを特徴とする請求項１２に記載の書込制御システム。
【請求項１４】
前記第１書込制御手段は、前記第１プレーン書込手段による前記第１プレーンの読込の直後に引き続くクロックサイクルでメモリ制御回路の制御を行うことを特徴とする請求項１０又は１１に記載の書込制御システム。
【請求項１５】
前記第２プレーン書込手段は、第１書込制御手段による前記メモリ制御回路の制御の直後に引き続くクロックサイクルで第２プレーンを読み込むことを特徴とする請求項９、１０又は１１に記載の書込制御システム。
【請求項１６】
前記第２書込制御手段は、前記第２プレーン書込手段による前記第２プレーンの読込の直後に引き続くクロックサイクルでメモリ制御回路の制御を行うことを特徴とする請求項１０又は１１に記載の書込制御システム。
【請求項１７】
前記第１及び第２プレーンはスタティックランダムアクセスメモリからなることを特徴とする請求項１０又は１１に記載の書込制御システム。
【請求項１８】
前記第１プレーン書込手段は、まず、前記ページバッファの連続読み出しを表すコマンド信号を前記メモリアレイに与えることによってページバッファの連続読み出しを命令することを特徴とする請求項１１に記載の書込制御システム。
【請求項１９】
前記第１プレーン書込手段は、前記ページバッファに読み込まれるデータのバイト数を指定することを特徴とする請求項１８に記載の書込制御システム。
【請求項２０】
前記第２プレーン書込手段は、まず、前記ページバッファの連続読み出しを表すコマンド信号を前記メモリアレイに与えることによって、前記ページバッファの連続読み出しを命令することを特徴とする請求項１１に記載の書込制御システム。
【請求項２１】
善意第２プレーン書込手段は、前記ページバッファに読み込まれるデータのバイト数を指定することを特徴とする請求項２０に記載の書込制御システム。
【請求項２２】
前記第１及び第２書込制御手段は、前記メモリアレイ内の開始アドレスを指定することを特徴とする請求項１１に記載の書込制御システム。
【請求項２３】
前記メモリ素子の有するメモリ機能体は、ゲート電極側面と略平行に延びた電荷保持膜を更に含むことを特徴とする請求項９、１０又は１１に記載の書込制御システム。
【請求項２４】
前記メモリ素子の半導体層は、拡散領域近傍で、ゲート電極下における半導体層表面近傍よりも高濃度の領域を有していることを特徴とする請求項９、１０又は１１に記載の書込制御システム。
【請求項２５】
前記メモリ素子は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜膜厚が、ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする請求項９１、又は１１に記載の書込制御システム。
【請求項２６】
請求項９乃至２５のいずれか１項に記載の書込制御システムを備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるメモリ素子を複数備えた半導体記憶装置に係り、特に、書き込みの高速化に関するものである。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
【０００３】
このフラッシュメモリは、図３１に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００４】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図３２に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００８】
本発明は、前記課題に鑑みなされたものであり、微細化が容易な半導体記憶装置及びその半導体記憶装置に好適な高速書き込み方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体記憶装置の書込制御方法は、スイッチングメモリ、すなわち、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを有する複数のメモリ素子を有するメモリアレイと、第１及び第２プレーンを含むページバッファ回路と、前記メモリアレイに対する書き込みを制御するとともに、前記ページバッファ回路にアクセス可能なメモリ制御回路とを有するメモリシステムを含む半導体記憶装置に対して連続的にデータの書き込みを行う書込制御方法であって、
（１）第１データを前記第１プレーンに書き込む第１ステップと、
（２）前記第１プレーンに書き込まれた第１データを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第２ステップと、
（３）前期第１プレーンに書き込まれた第１データを前記メモリアレイに書き込む間に第２データを第２プレーンに書き込む第３ステップと、
（４）前記第２プレーンに書き込まれた第２データを前記メモリアレイに書き込みを行うように前記メモリ制御回路を制御する第４ステップとを備えていることを特徴としている。
【００１０】
上記の方法によれば、第２プレーンで使用されるデータでＣＰＵ等の外部ユーザによってページバッファの別のプレーンが読み込まれる間、メモリアレイに書き込みを行うためにページバッファのプレーンが使用されるように、書込命令をパイプライン化することによって、データ処理量が増加する。第１デーを第１ステップでページバッファの第１プレーンに書き込むことによって、第２ステップによる書込動作がセットされる。第１プレーンにストアされたデータの第１データでメモリアレイに書き込みを行うために、外部ユーザがメモリアレイに書き込みを命令するとともに、第２ステップによる書込動作が始まる。
【００１１】
書き込みのために第１命令の直後に続く外部ユーザによって、第４ステップによる書込動作がセットアップされる。メモリアレイは、第３ステップで、第１プレーンから書き込みが行われる間、第２データをページバッファの第２プレーンに書き込むことによって、第４ステップによる書き込み動作がセットアップされる。第２プレーンにストアされたデータの第２データで、メモリアレイに書き込みを行うために、外部ユーザがメモリ制御回路を制御するとともに、第４ステップによる書き込み動作が始まる。
【００１２】
このように、読み書き時に２つのページプレーンを用いて片側インターリーヴ動作をさせて書き込みを高速化することができる。また、メモリアレイが高速動作することから、より書き込み動作を高速化することができる。それゆえ、メモリアレイ中のページバッファを用いることによって、メモリアレイのデータ処理を改善することができる。
【００１３】
【発明の実施の形態】
本発明の実施の一形態について図１〜図３０に基づいて説明すれば、以下の通りである。
【００１４】
本発明の半導体記憶装置は、主として、メモリ素子とメモリ素子にデータを格納するための制御回路とから構成される。
【００１５】
メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００１６】
具体的には、本実施の形態のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００１７】
本実施の形態の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでも、シリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１８】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００１９】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２０】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２１】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２２】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２３】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２４】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００２５】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００２６】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００２７】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書き込み・消去ができ、好ましい。
【００２８】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００２９】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３０】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３１】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３２】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３３】
本実施の形態のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布又は  堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００３４】
このメモリ素子の形成方法を、図８に示すメモリ素子を例として説明する。まず、公知の手順で、半導体基板２１１上にゲート絶縁膜２１４及びゲート電極２１７を形成する。続いて、半導体基板２１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜２４１を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜２４２をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜２４３をＣＶＤ法により堆積する。
【００３５】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体２６１，２６２を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００３６】
その後、ゲート電極２１７及びサイドウォールスペーサ状のメモリ機能体２６１，２６２をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）２１２，２１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００３７】
本実施の形態のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００３８】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００３９】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
【００４０】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４１】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４２】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４３】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４４】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４５】
本半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４６】
本半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００４７】
本半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００４８】
以下に、本実施の形態の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００４９】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
【００５０】
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ，１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ，１０７ｂが形成されている。拡散領域１０７ａ，１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ，１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５１】
なお、実質的に電荷を保持するメモリ機能部１０５ａ，１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ，１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５２】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ，１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ，１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００５３】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００５４】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５５】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００５６】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５７】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００５８】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００５９】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００６０】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００６１】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００６２】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ａにおける電荷蓄積の状態について、１３１ｂにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【００６３】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００６４】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ，１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６５】
拡散領域１０７ａ，１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６６】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６７】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００６８】
以上の説明から明らかなように、本半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６９】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１，２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００７０】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２を用い、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１，２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１，２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００７１】
また、メモリ機能体２６１，２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２，２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２，２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２，２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。メモリ機能体２６１，２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２，２１３とがオーバーラップすることによる効果を説明する。
【００７２】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７３】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７４】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２，２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７５】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２，２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００７６】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００７７】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００７８】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００７９】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８０】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８１】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８２】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８３】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１，２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８４】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００８５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００８６】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００８７】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００８８】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００８９】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２，２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１，２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００９０】
また、ゲート電極２１７と拡散領域２１２，２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００９１】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２，２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１，２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００９２】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【００９３】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２，２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【００９４】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２，２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【００９５】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２，２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【００９６】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２，２１３と半導体基板２１１との接合が、メモリ機能体２６１，２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【００９７】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【００９８】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【００９９】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１００】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１０１】
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１０２】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１０３】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１０４】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１０５】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１０６】
具体的には、デザインるの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本実施の形態の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１０７】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０８】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１０９】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１１０】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１１１】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１１２】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１１３】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１１４】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１１５】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１１６】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１１７】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３２）と大きく異なる。
【０１１８】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１１９】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１２０】
以上のことから明らかなように、本実施の形態の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１２１】
（実施の形態１０）
図２０は、本実施の形態のコンピュータシステム３０１を示している。
【０１２２】
コンピュータシステム３０１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）３０２、メインメモリ３０３及び複数（１セット）のメモリ３０４を備えている。
【０１２３】
ＣＰＵ３０２は、メインバス３０５を介してメインメモリ３０３及び３０４と交信する。ＣＰＵ３０２は、メインバス３０５を介して読み出しメモリサイクルを生成することで、メモリ３０４の内容を読み出す。また、ＣＰＵ３０２は、メインバス３０５を介して書込コマンドと書込データブロックとをメモリ３０４に転送して、メモリ３０４に書き込む。
【０１２４】
不揮発性メモリデバイスであるメモリ３０４は、上記の半導体記憶装置によって構成されている。また、メモリ３０４は、コンピュータシステム３０１ためのランダムアクセス可能な不揮発性大規模データストレージを提供する。
【０１２５】
以下に詳述するように、本実施の形態において、ＣＰＵ３０２は、ランダムアクセスメモリに対する連続書き込みを実行する際に生じるデッドタイムをなくし、メモリ３０４のデータ処理量を増大させる。本実施の形態では、連続書き込みを実行するために、図２１に示すように、メモリ３０４及びメモリ３０４に設けられたページバッファ回路３７０を利用する。例えば、ページバッファ回路３７０からメモリ３０４のメモリ３２０内に、以前の書き込み命令に関連した書込データが書き込まれている間、ＣＰＵ３０２は、ページバッファ回路３７０内に、１つの書き込み命令に関連したデータを書き込み又は読み込むことができる。
【０１２６】
まず、連続書き込みの動作を説明するのに先立って、メモリ３０４について詳細に説明する。
【０１２７】
図２１は、メモリ３０４の内部構成を示している。
【０１２８】
図２１に示すように、メモリ３０４は、メモリアレイ３２０と、インターフェース部３４０、メモリアレイコントローラ３５０、ページバッファ回路３７０、１セットのコントロールレジスタ部３８１〜３８４及び読出／書込制御部３３０を有している。
【０１２９】
ＣＰＵ３０２のような外部ユーザは、ユーザバス３０５を介してメモリ３０４と通信する。ユーザバス３０５は、ユーザアドレスバス４０２、ユーザデータバス４０４及びユーザ制御バス４０６を含んでいる。これらのバス４０２，４０４，４０６は適宜にメモリ３０４の端子又は  ピンに接続される。
【０１３０】
ページバッファ回路３７０は、メモリ３０４内で複数の目的を提供するＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）である。このページバッファ回路３７０は、ＣＰＵ３０２及びメモリアレイコントローラ３５０によってアクセス可能である。後述するように、ページバッファ回路３７０の構成により、メモリアレイ３２０をプログラムするためにメモリアレイコントローラ３５０がページバッファ回路３７０を使用している間、ＣＰＵ３０２はページバッファ回路３７０に書き込みを行うことができる。
【０１３１】
メモリアレイ３２０は、データをストアする不揮発性メモリ素子のアレイである。この不揮発性メモリ素子は、実施の形態１〜８に記載されたいずれかのメモリ素子である。本実施の形態のメモリアレイ３２０は、３２個のブロックとして構成されている。各々のブロックは、データ記憶装置の６４ｋバイトを提供する。また、本実施の形態では、各ブロックは１６ビット幅を有するが、８ビット又は１６ビットでＣＰＵ３０２によってアクセスされてもよい。
【０１３２】
読出／書込制御部３３０は、メモリアレイ３２０にアクセスするための読み出しと書き込みのための経路となる回路を有している。この読出／書込制御部３３０は、アドレス信号をデコードし、メモリアレイ３２０のための適切なブロック選択行／列信号を生成する行／列アドレスデコーダを含んでいる。また、読出／書込制御部３３０は、メモリビット又は素子が“１”又は“０”の論理状態をストアするかどうか決定するために、参照メモリ素子の小アレイ、及び参照メモリ素子をメモリアレイ３２０からの素子と比較する回路を有している。
【０１３３】
コントロールレジスタ部３８１〜３８４は、専門制御レジスタと読出／書込制御部３３０のための関連制御回路とを含んでいる。専門制御レジスタは、中央制御バス４００を介してプログラムされアクセスされる。コントロールアクセス部３６０は、中央制御バス４００を介してコントロールレジスタ３８１〜３８４にアクセスするために、インターフェース部３４０及びメモリアレイコントローラ３５０を動作可能にする。
【０１３４】
インターフェース部３４０は、ユーザバス３０５を介して取得したコマンドを受信して処理することにより、メモリアレイ３２０に対するアクセスを可能にする。インターフェース部３４０は、ユーザデータバス４０４を介してコマンドを取得及び照合し、メモリアレイコントローラ３５０にキューバス３４１を介してコマンド列を与える。メモリアレイコントローラ３５０は、与えられたコマンドを実行する。
【０１３５】
インターフェース部３４０は、マルチプレクサ３３５を経由して、読出／書込制御部３３０に接続された入力アドレスＡＤＤｉの選択を制御する。選択された入力アドレスＡＤＤｉは、ユーザアドレスバス４０２にある図示しないＴＬＬバッファによって検出されたアドレス、又はインターフェース部３４０でラッチされたアドレスＡＤＤｉのいずれか１つを選択して入力アドレスＡＤＤｉとして出力する。入力アドレスＡＤＤｉは、コントロールレジスタ部３８１〜３８４のプログラミング制御レジスタによってオーバーライドされる。
【０１３６】
マルチプレクサ３４５は、インターフェース部３４０の制御によって、入力された各データから１つを選択してユーザデータバス４０４に出力する。選択された出力データは、読出／書込制御部３３０からのアレイデータＤＡ、ページバッファ回路３７０からページバッファデータＰＢＤ、又はインターフェース部３４０に含まれるブロック状態レジスタ４１６（図２２参照）からのブロック状態レジスタデータＤＢＳＲである。
【０１３７】
メモリアレイコントローラ３５０は、メモリアレイ３２０の書き込み命令を実行するための専門プロセッサである。このメモリアレイコントローラ３５０は、制御ストア内で適切な命令を配置するためにキューバス３４１を介して受信したコマンドを使用する。
【０１３８】
ＣＰＵ３０２は、ユーザ制御バス４０６を介して読み出しコマンドを信号する間、ユーザアドレスバス４０２を介してアドレス信号を送出することによってメモリアレイ３２０からデータを読み出す。インターフェース部３４０は、読出サイクルを検出することにより、マルチプレクサ３３５が読出／書込制御部３３０のｘ／ｙデコーダで得られたアドレス信号をユーザアドレスバス４０２を介して転送する。また、インターフェース部３４０により、マルチプレクサ４４５が、ユーザデータバス４０４を介して読出／書込制御部３３０からアドレスされた読出データを転送する。
【０１３９】
ＣＰＵ３０２は、ページバッファ回路３７０内にプログラムされるべきデータブロックを転送するために、書込命令をユーザバス３０５を介して送出ことによって、データをメモリアレイ３２０に書き込む。インターフェース部３４０は、書込命令を照合し、メモリアレイコントローラ３５０に書込命令列を与える。メモリアレイコントローラ３５０は、コントロールバス３５１を介してページバッファ回路３７０からプログラムされるべきデータを読み出し、かつメモリアレイ３２０内で適正なアドレス配置をプログラミングすることによって、書込命令を実行する。
【０１４０】
メモリアレイコントローラ３５０は、電荷をメモリ素子のメモリ機能体に与えることによってメモリアレイ３２０をプログラムし、電荷をメモリ素子のメモリ機能体から除去することによってメモリアレイ３２０を消去するために、読出／書込制御部３３０の高電圧回路を制御するためのアルゴリズムを備える。メモリアレイコントローラ３５０は、高電圧回路を制御し、中央制御バス４００を介してコントロールレジスタ３８１〜３８４にアクセスすることによって、メモリアレイ３２０のアドレスを指定する。
【０１４１】
読出／書込制御部３３０は、消去のため、適正な電圧レベルをメモリアレイ３２０に与えるためのソース切替回路を有している。また、読出／書込制御部３３０は、プログラミング動作の間に、プログラムレベル電圧をメモリアレイ３２０のビット線に分配するためのプログラム読出回路を有している。
【０１４２】
インターフェース部３４０は、ページバッファ回路３７０の状態を示すグローバル状態レジスタを有する。このグローバル状態レジスタの状態ビットは、メモリアレイコントローラ３５０に保持される。ＣＰＵ３０２は、ユーザバス３０５を介してグローバル状態レジスタの内容を読み出す。
【０１４３】
インターフェース部３４０は、ページバッファ回路３７０の状態示すグローバル状態レジスタを有する。このグローバル状態レジスタの状態ビットは、メモリアレイコントローラ３５０に保持される。ＣＰＵ３０２は、ユーザバス３０５を介してグローバル状態レジスタの内容を読み出す。
【０１４４】
図２２は、ページバッファ回路３７０の内部構成を示している。
【０１４５】
図２２に示すように、ページバッファ回路３７０は、モード制御部５００、列選択部５０２、マルチプレクサ５０４，５０６及びデータ出力制御部４１５を備えている。
【０１４６】
モード制御部５００は、ページバッファ回路３７０のためのモードを決定する。モード制御部５００は、プレーンモード信号ＰＭ１と、プレーンモード信号ＰＭ２とを生成する。プレーンモード信号ＰＭ１及びプレーンモード信号ＰＭ２はともに３ビット構成である。プレーンモード信号ＰＭ１はプレーンＰ１のためのモードを決定し、プレーンモード信号ＰＭ２はプレーンＰ２のためのモードを決定する。モード制御部５００は、メモリアレイコントローラ３５０からのＭＡＣ制御信号ＣＴＬＭＡＣ、コマンド処理部４１０からのＩＣ制御信号ＣＴＬＩＣ、及びテストモード制御信号ＣＴＬＴＭに従い、プレーンモード信号ＰＭ１とプレーンモード信号ＰＭ２を生成する。
【０１４７】
ＭＡＣ制御信号ＣＴＬＭＡＣは、ＭＡＣプログラムカウンタのビット７、ＭＡＣアドレスバス４３６のビット８、及び現在のＭＡＣ指示を含んでいる。ＩＣ制御信号ＣＴＬＩＣは、ＩＣアドレスバス４２２のビット８、ＩＣプレーン状態信号、及びＩＣプレーン選択信号を含んでいる。また、ＩＣ制御信号ＣＴＬＩＣは、ＭＡＣプレーン信号、ＭＡＣプレーン選択信号、単一バイト／ワード書込信号、及び書込連続信号を構成する。
【０１４８】
テストモード制御信号ＣＴＬＴＭは、ＭＡＣ制御ストアイネーブル信号、テストモード拡張信号、及び２ビットＭＡＣオーバーライド信号を含んでいる。ＭＡＣ制御ストアイネーブル信号は、ページバッファ回路３７０がメモリアレイコントローラ３５０のための制御ストアとして機能するかどうかを決定する。テストモード拡張信号は、ページバッファ回路３７０が拡張モードＥＭ６，７で機能するかかどうかを決定する。
【０１４９】
また、ページバッファ回路３７０は、２つの２５６×８ビットのＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）からなるプレーン（プレーンＰ１，Ｐ２）を含んでいる。
【０１５０】
図２３は、ページバッファ回路３７０のプレーンＰ１，Ｐ２の構成を示している。プレーンＰ１，Ｐ２はそれぞれ、１２８×８ビットの２つの行Ｍと行Ｎを含む。
【０１５１】
コマンドバス２２０は、インターフェースアドレスバス４２２、図示しないＩＣ制御信号及びＩＣバイト信号ＳＩＣＢを伝送する。コントロールバス３５１は、メモリアレイコントローラ（ＭＡＣ）データバス４３２、ＭＡＣアドレスバス４３６、ＭＡＣプログラムカウンタバス４３８及びＭＡＣ命令バス４３０を含み、ＭＡＣ制御信号ＣＴＬＭＡＣを伝送する。
【０１５２】
プレーンＰ１，Ｐ２の行は、ＩＣアドレスバス４２２、ＭＡＣアドレスバス４３６及びＭＡＣプログラムカウンタバス４３８を介してアドレスされる。図２４に示すインターフェース制御部３４０におけるコマンド処理部４１０は、ＩＣアドレスバス４２２を介してプレーンＰ１，Ｐ２をアドレスする。メモリアレイコントローラ３５０は、ＭＡＣアドレスバス４３６を介したデータアクセスの間にプレーンＰ１，Ｐ２をアドレスする。また、メモリアレイコントローラ３５０は、ＭＡＣプログラムカウンタバス４３８を介した命令取得の間に、プレーンＰ１，Ｐ２にアクセスする。
【０１５３】
ここで、ページバッファ回路３７０の動作モードについて説明する。
【０１５４】
ページバッファ回路３７０は、モードＭ２〜Ｍ５の４四つのモードで動作する。これらのモードは、プレーンＰ１，Ｐ２の双方に適用され、各プレーンＰ１，Ｐ２のためにモード信号モード［２：０］により選択される。以降、プレーンＰ１，Ｐ２を特定しない場合は、単に“プレーン”と称する。
【０１５５】
モードＭ２では、インターフェース部３４０によって、外部ユーザ（ＣＰＵ３０２等）は、ページバッファ回路３７０のプレーンを読み出す。
【０１５６】
モードＭ３では、インターフェース部３４０によって、外部ユーザはページバッファ回路３７０のプレーンに書き込む。ページバッファ回路３７０のプレーンに対するユーザモード書き込みは、書込バイト／ワード処理又は書込連続処理である。ページバッファ回路３７０に対する書込バイト／ワード処理は、インターフェース部３４０が、ユーザバス３０５を介してＣＰＵ３０２から書込ページバッファコマンドを受け取るときに始まる。書込ページバッファコマンドは、そのアドレスで書かれるべきデータ（書込データ）と同様に、ページバッファ回路３７０内で書込アドレスを特定する。コマンド処理部４１０は、ＩＣアドレスバス４２２を介して書込アドレスをページバッファ回路３７０のプレーンに転送する。プレーンは、ユーザデータバス４０４を介して書込データを取得する。
【０１５７】
ページバッファ回路３７０のプレーンに対する連続書き込みは、インターフェース部３４０が、ユーザバス３０５を介してＣＰＵ３０２から書込ページバッファ連続コマンドを取得するときに始まる。書込ページバッファ連続コマンドは書き出されるバイトの数字を示すバイトカウントを特定する。インターフェース部３４０において、図示しない書込カウンタ回路は、書込ページバッファ連続コマンドを取得するときにバイトカウントで読み出される。
【０１５８】
その後、選択されたプレーンがユーザデータバス４０４を介して書込データを取得するように、書込カウンタ回路はカウントダウンする。書込データが受信されている間、コマンド処理部４１０は、書込カウンタ回路に従い、ＩＣアドレスバス４２２を介して選択されたプレーンをアドレスする。
【０１５９】
モードＭ４では、メモリアレイコントローラ３５０により、外部ユーザはプレーンからデータを読み出す。例えば、メモリアレイコントローラ３５０は、ページバッファ動作でのプログラムの間、プレーンからプログラミングデータを読み出す。メモリアレイコントローラ３５０は、ＭＡＣアドレスバス２３６を介して選択されたプレーンをアドレスする。
【０１６０】
メモリアレイコントローラ３５０は、ＭＡＣデータバス４３２を介して選択されたプレーンから対応したプログラミングデータを取得する。
【０１６１】
モードＭ５では、メモリアレイコントローラ３５０により、外部ユーザはプレーンにデータを書き込む。このとき、メモリアレイコントローラ３５０は、ＭＡＣアドレスバス４３６を介して選択されたプレーンをアドレスし、ＭＡＣデータバス４３２を介して対応した書込データを、選択されたプレーンに転送する。
【０１６２】
これらのモードでは、インターフェース部３４０は、ユーザバス３０５を介して受信されたコマンドに従って、プレーンＰ１，Ｐ２に対するアクセスを調整する。これにより、インターフェース部３４０及びメモリアレイコントローラ３５０は、確実に同じプレーンにアクセスしない。
【０１６３】
続いて、ページバッファ回路３７０はについてさらに詳しく説明することにより、メモリ３０４に対するパイプライン連続書き込みの方法について明らかにしていく。この方法は、ＣＰＵ３０２によって実行されることにより、メモリ３０４のデータ処理量を最大化することができる。これにより、ＣＰＵ３０２のデッドタイムが減少し、メモリ３０４の他方のプログラミングコマンドの実行が開始される前に、メモリ３０４が１つのプログラミングコマンドを完了させることをＣＰＵ３０２は待つ必要がない。
【０１６４】
同様に、メモリ３０４は、他方のプログラム動作が始まる前に、ＣＰＵ３０２がプログラムデータ読み込むことを待たなくてよい。このため、以前は非アクティブ又はデッド状態であったＣＰＵサイクル及びメモリデバイスサイクルがアクティブになる。
【０１６５】
図２５は、メモリ３０４に対するパイプライン書き込みの手順を示す。
【０１６６】
この手順では、書込命令をインターリーブするために、ページバッファ回路３７０の両方のプレーンＰ１，Ｐ２を使用する。ページバッファ回路３７０のプレーンに対する連続書き込みを実行するために、プレーンはユーザアクセスに利用できなければならない。ＣＰＵ３０２は、グローバル状態レジスタ内にストアされたブロック状態レジスタ２１６の一部であるビットを読み出すことによってプレーンが利用可能であるかを決定する。グローバル状態レジスタの読み出しは、ＣＰＵ３０２についての２つの処理からなる。
【０１６７】
まず、ＣＰＵ３０２は、グローバル状態レジスタのアドレスに伴った読出状態レジスタコマンドを発行する（Ｓ１）。読出状態レジスタコマンドに応答して、グローバル状態レジスタは、プレーンのユーザアクセスの有効性を示すページバッファ有効ビットＰＢＡＶＡＩＬを、ユーザデータバス４０４を経由してＣＰＵ３０２に出力する。ＣＰＵ３０２は、ページバッファ回路３７０のプレーンがアクセスに利用できるかどうかを判断するためにページバッファ有効ビットＰＢＡＶＡＩＬを評価する（Ｓ２）。プレーンは、メモリアレイコントローラ３５０に割り当てられていないとき常に利用可能である。
【０１６８】
ＣＰＵ３０２は、プレーンがユーザアクセスに利用できることをページバッファ有効ビットＰＢＡＶＡＩＬにより認識した場合、メモリ３０４にパイプライン書き込みを開始する（Ｓ３）。
【０１６９】
ＣＰＵ３０２による書込サイクルは、次の２つの段階を含む。まず、ＣＰＵ３０２は、ページバッファ回路３７０のプレーンを読み出し、続いてメモリアレイコントローラ３５０は、プレーン内に読み込まれたデータでメモリアレイ３２０をプログラムする。
【０１７０】
図２６は、ＣＰＵ３０２が、ステップＳ３においてメモリ３０４に読出ページバッファ連続コマンドを発行するために、ユーザバス３０５に接続されるような制御信号の組み合わせ、アドレス信号及びデータ信号を示している。
【０１７１】
読み出しの最初のＣＰＵクロックサイクルの間に、ＣＰＵ３０２は、書込イネーブル信号ＷＥＢをアクティブローにする一方、１６進数で読出ページバッファ連続コマンドコードを表しているユーザデータバス４０４に信号を与える。本実施の形態では、読出ページバッファ連続コマンドのためのコマンドコードは、Ｅ０（１６進法）である。読出ページバッファ連続コマンドを表している特定のコマンドコードは、ＣＰＵ３０２がページバッファ回路３７０の連続読み出しのための正しいコマンドコードを与えること以外は、本発明には重要ではない。
【０１７２】
続くＣＰＵクロックサイクルでは、ＣＰＵ３０２は、ページバッファ回路３７０の割り当てられたプレーン内に読み込まれるデータのバイト数又はワード数をメモリ３０４に通知する。数がバイト又はワードのいずれを示すかは、メモリ３０４が８又は１６モードで動作しているかどうかに依存する。
【０１７３】
ページバッファ回路３７０内に連続して読み込まれるバイトの数を示すために必要なＣＰＵクロックサイクルの数は、メモリ３０４とプレーンのメモリサイズによるデータピンの数とに依存する。図２６に示す例では、２つのＣＰＵクロックサイクルＣＣ２，ＣＣ３は、読み込まれるべきバイトの数を示すために必要である。その数の最下位ビットを含む低バイトは、ＣＰＵクロックサイクルＣＣ２の間に読み込まれ、高バイトは、ＣＰＵクロックサイクルＣＣ３の間に読み込まれる。これらの２つのＣＰＵクロックサイクルの間、ユーザアドレスバス４０２の信号は有効でない。
【０１７４】
読み込まれるバイト／ワードの数に続くＣＰＵクロックサイクルでは、ＣＰＵ３０２は、ページバッファバイト／ワードの割り当てられたプレーンの読み込みを一度に始める（Ｓ４）。読み出しの最初では、クロックサイクルＣＣ４が用いられる。ＣＰＵ３０２によって読み込まれるデータのそれぞれのバイト／ワードは、その特定バイトが一時的にストアされているプレーン内で位置を示すアドレスに従う。アドレス信号は、ユーザアドレスバス４０２を経由してメモリ３０４に与えられる。
【０１７５】
ＣＰＵ３０２は、ＣＰＵクロックサイクルＣＣＮの間に、ページバッファ回路３７０のプレーンＰ１の読み込みを終了する場合、続くクロックサイクルＣＣＮ＋１で、ちょうどプレーンＰ１内に読み込まれたデータでメモリアレイ３２０をプログラミングすることを始めるために、メモリ３０４をコマンドすることが可能である。しかしながら、ＣＰＵ３０２は、ステップＳ５ではそうせずに、ページバッファ回路３７０からメモリ３０４にプログラムするように命令する。
【０１７６】
ＣＰＵ３０２は、コマンドコード０Ｃ（１６進）をユーザデータバス４０４に書き込むことによって、ページバッファコマンドでプログラムを信号する。ここでも、正しいコマンドコードがどんなものであれ、ＣＰＵ３０２によってメモリ３０４に与えられるかということ以外に、ページバッファコマンドからプログラムを表している特定のコマンドコードは、この方法には重要ではない。ＣＰＵ３０２は、ページバッファ回路３７０からプログラムされるメモリアレイ３２０内でバイトの数を示すことによって、さらに続くクロックサイクルＣＣＮ＋２，ＣＣＮ＋３でコマンドを完了する。
【０１７７】
図２６に示す８ビットモードでは、ビット０、すなわちユーザアドレスバス４０２のＡ０は、ＣＣＮ＋２の間に受信されたデータ信号はプログラムされるべきバイトの数を示している１６ビットワードの下位バイト又は上位バイトとして認識されたかどうかを決定する。
【０１７８】
ページバッファコマンドからのプログラムの最後のＣＰＵクロックサイクルＣＣＮ＋３の間、ＣＰＵ３０２は、メモリアレイ３２０内でメモリ３０４に開始アドレスを通知すると、ＣＰＵ３０２は、そのアドレスを表しているアドレス／信号を、ユーザアドレスバス４０２を経由してメモリ３０４に送信する。このため、クロックサイクルＣＣＮ＋３では、ＣＰＵ３０２は、第１プログラムタスクに必要なタスクを完了する。その同じクロックサイクルの間、メモリアレイコントローラ３５０は、メモリアレイ３２０のプログラミングを開始する。図２７において期間Ｔ２で示すように、ＣＰＵ３０２は第１書込信号の共有を完了する。図２７において、上側はＣＰＵタスクを示し、下側はメモリタスクを示している。ＣＰＵ３０２は、メモリアレイコントローラ３５０が、２つのタスクの間で重複した期間でプレーンＰ１をプログラミングする間、期間Ｔ２と期間Ｔ３の間にプレーンＰ２を読み込むによってメモリ３０４のデータ処理のスループットを増加させる。これにより、メモリアレイコントローラ３５０が他方の書き込み動作開始に先立つプログラミングを終了させるのを待つ必要がなくなるので、ＣＰＵ３０２のデッドタイムが減少する。
【０１７９】
期間Ｔ２でページバッファ回路３７０のプレーンＰ２の読み出しを完了すると、ＣＰＵ３０２は、さらなるデータがメモリ３０４内にプログラムされるべきか否かを判定する（Ｓ６）。ここで、プログラムされるべきデータがあれば、ＣＰＵ３０２はステップＳ１に戻り、再びプレーンが利用可能であるかどうかを決定する一方、メモリアレイコントローラ３５０はプレーンＰ２からメモリアレイ３２０をプログラムする。プログラムされるべきデータがない場合は、ＣＰＵ３０２はメモリ３０４の書き込みを終了する。ＣＰＵ３０２は、図２７に示す期間Ｔ２と期間Ｔ３との間に、ステップＳ１〜Ｓ５の処理を繰り返し実行する。
【０１８０】
図２５に示す手順によって、ページバッファ回路３７０に対する連続書き込みに関連したメモリ３０４のデータ処理のスループットが増加する。メモリ３０４のデータ処理のスループットは、一度に１バイトのみがページバッファ回路３７０のプレーン内に読み込まれる場合でも増加可能である。処理のスループットの増加は、メモリアレイコントローラ３５０が別のプレーンからプログラミングしている間の、ページバッファ回路３７０の１つのプレーンに対する書き込みによって実現される。
【０１８１】
メモリ３０４のデータ処理のスループットを増加させるためにページバッファ回路３７０を利用することから、ここで再びメモリ３０４の構成及び動作について説明する。メモリ３０４内では、ページバッファ回路３７０がインターフェース部３４０によって部分的に制御されている。
【０１８２】
図２４に示すインターフェース部３４０は、コマンド処理部４１０、ラッチ部４１２、キュー転送部４１４及びブロック状態レジスタ（ＢＳＲ）４１６を備えている。
【０１８３】
コマンド処理部４１０は、ユーザバス３０５を介してＣＰＵ３０２からコマンド信号を取得する。ＣＰＵ３０２からの有効なコマンドは、メモリセルアレイ３２０内の選択されたセルのグループをプログラムするコマンドを含む。選択されたグループの最大サイズは、書き込み経路のビット幅に依存する。本実施の形態では１６ビット幅である。一度にプログラムされる素子の数は、８又は  １６ビットなどあらかじめ決めておいたアドレス法に依存する。また、有効なコマンドは、メモリ３０４の全体のブロックを一度に消去するブロック消去を含む。ＣＰＵ３０２は、ページバッファ回路３７０内にストアされたデータのプログラミング及び消去をコマンドすることも可能である。
【０１８４】
コマンド処理部４１０は、コマンドを解読するとともに、コマンドと関連したパラメータを表している制御信号を、キュー転送部４１４を通じてメモリアレイコントローラ３５０に生成する。また、コマンド処理部４１０は、ページバッファ回路３７０のプレーンのモードを制御するために、コマンドバス４２０を介して制御信号を転送する。
【０１８５】
コマンド処理部４１０は、グローバル状態レジスタを含むＢＳＲ４１６の状態レジスタを読み出すためのコマンド信号を生成する。また、コマンド処理部４１０は、コマンドバス４２０を経由してＢＳＲ４１６にアドレスと制御信号とを送出することによって、ＢＳＲ４１６の状態レジスタを選択する。
【０１８６】
キュー転送部４１４は、ラッチ部４１２でラッチされたアドレス信号ＡＤＤをマルチプレクサ３３５に送出する。また、キュー転送部４１４は、ラッチ部４１２でラッチされたアレイデータＤＡを読出／書込制御部３３０に送出する。さらに、キュー転送部４１４は、照合されたコマンドと関連パラメータをキューバス４１を介してメモリアレイコントローラ３５０に転送する。
【０１８７】
コマンド処理部４１０は、ＢＳＲ４１６内でアドレスされたブロック状態レジスタ選択するために、コマンドバス４２０を介して状態レジスタアドレスを転送する。アドレスされた状態レジスタの中身は、ＢＳＲデータバス３４８を介してＢＳＲ４１６からマルチプレクサ３４５に出力される。マルチプレクサ３４５は、コマンド処理部４１０により、ユーザデータバス４０４を介してＢＳＲデータバス３４８上の状態レジスタ読出データを出力する。
【０１８８】
ページバッファ回路３７０において、示されたアドレスビットは、ページバッファ回路３７０のモードに従い、ＭＡＣアドレスバス４３６、ＩＣアドレスバス４２２及びＭＡＣプログラムカウンタバス４３８を介して転送される。示されたアドレスビットは、現在のモードに従って、ＭＡＣアドレスバス４３６、ＩＣアドレスバス４２２、又はＭＡＣプログラムカウンタバス４３８を介して転送される。アドレスビットＡ８は、プレーンＰ１又はプレーンＰ２を選択するプレーン選択信号として機能する。アドレスビットＡ７〜Ａ１は、プレーンＰ１とプレーンＰ２との行を選択する。アドレスビットＡ０は行の上位バイト又は下位バイト選択する。
【０１８９】
モード制御部５００は、ページバッファ回路３７０のモードを決定するとともに、それぞれ３ビットのプレーンモード信号ＰＭ１，ＰＭ２を生成する。プレーンモード信号ＰＭ１はプレーンＰ１のためのモードを選択し、プレーンモード信号Ｐ２はプレーンＰ２のモードを選択する。
【０１９０】
モード制御部５００は、メモリアレイコントローラ３５０からのＭＡＣ制御信号ＣＴＬＭＡＣ、コマンド処理部４１０からＩＣ制御信号ＣＴＬＩＣ及びテストモード制御信号ＣＴＬＴＭに基づいてプレーンモード信号Ｐ１，Ｐ２を生成する。
【０１９１】
ＭＡＣ制御信号ＣＴＬＭＡＣは、ＭＡＣプログラムカウンタからビット７、ＭＡＣアドレスバス４３６のビット１、及び現在のＭＡＣ命令のビットを含む。ＩＣ制御信号ＣＴＬＩＣは、ビット８のＩＣアドレスバス４２２、ＩＣプレーン状態信号及びＩＣプレーン選択信号を含む。ＩＣ制御信号ＣＴＬＩＣは、ＭＡＣプレーン状態信号、ＭＡＣプレーン選択信号、シングルバイト／ワード書込信号及び書込連続信号を含む。プレーン割り当ては、ＭＡＣプレーン選択信号、ＭＡＣプレーン状態信号及びＭＡＣオーバーライド信号によって決定される。
【０１９２】
ＭＡＣオーバーライド信号のビット０と１とが両方とも論理的に０であれば、ＭＡＣプレーン選択信号は、メモリアレイコントローラ３５０にプレーンＰ１又はプレーンＰ２が割り当てられたかどうかを決定する。ＭＡＣプレーン状態信号は、ＭＡＣプレーン選択信号によって示されたプレーンが利用可能であるかどうかを示す。
【０１９３】
ＭＡＣオーバーライド信号は、正常プレーン割り当てが００で無い場合に、それらをオーバーライドし、プレーンＰ１又はプレーンＰ２をメモリアレイコントローラ３５０に割り当てる。そうでない場合、プレーン割り当てはＭＡＣプレーン状態信号とＭＡＣプレーン選択信号に依存する。
【０１９４】
インターフェース部３４０のためのプレーン割り当ては、ＩＣプレーン状態信号及びＩＣプレーン選択信号で決定される。ＩＣプレーン選択信号は、インターフェース部３４０がプレーンＰ１又はプレーンＰ２を割り当てられたかどうかを決定する。ＩＣプレーン状態信号は、ＩＣプレーン選択信号によって選択されたプレーンが利用可能であるかどうかを示す。
【０１９５】
コマンド処理部４１０は、プレーンＰ１とプレーンＰ２とをメモリアレイコントローラ３５０又はインターフェース部３４０のいずれかに割り当てるために、ＩＣプレーン状態信号、ＩＣプレーン選択信号、ＭＡＣプレーン状態信号、及びＭＡＣプレーン選択信号を生成する。コマンド処理部４１０は、プレーンＰ１がメモリアレイコントローラ３５０及びインターフェース部３４０の双方に同時に割り当てられないようにするために、ＩＣ及びＭＡＣプレーン状態とプレーン選択信号とを生成する。同様に、コマンド処理部４１０は、プレーンＰ２がメモリアレイコントローラ３５０及びインターフェース部３４０の双方に同時に割り当てられないようにするために、ＩＣ及びＭＡＣプレーン状態とプレーン選択信号を生成する。
【０１９６】
モード制御部５００は、ＭＡＣバイト信号ＳＭＡＣ（３５２）を生成する。ＭＡＣバイト信号３５２は、メモリアレイコントローラ３５０がページバッファ回路３７０のバイト又はワードアクセスを実行しているかどうかを示す。モード制御部５００は、現在のＭＡＣ命令をデコードすることによってバイト又はワードアクセスを決定する。
【０１９７】
列選択部５０２は、モード制御部５００からプレーンモード信号ＰＭ１とプレーンモード信号ＰＭ２、及びＭＡＣバイト信号ＳＭＡＣ（３５２）を取得し、ＩＣバイト信号３４４を取得する。ＩＣバイト信号ＳＩＣＢは、外部ユーザがページバッファ回路３７０に対するバイト又はワードアクセスを実行しているかどうかを示す。ユーザからのバイト又はワードアクセスは、ユーザ制御バス４０６に接続された制御入力ピンによって決定される。
【０１９８】
列選択部５０２は、信号線５４６を介してＩＣアドレスバス４２２のビット０を、及び信号線５４８を介してＩＣアドレスバス４２２のビット９を取得する。列選択部５０２は、信号線５５０を介してＭＡＣアドレスバス４３６のビット０を受け取る。列選択部５０２は、それぞれ３ビットのプレーン選択信号ＰＳ１，ＰＳ２を生成する。プレーン選択信号ＰＳ１はプレーンＰ１の列を選択するための信号であり、プレーン選択信号ＰＳ２はプレーンＰ２の列を選択するための信号である。
【０１９９】
プレーン選択信号ＰＳ２は、プレーンモード信号ＰＭ２、ＭＡＣオーバーライド信号、初期化信号、ＭＡＣアドレスのビット０、ＭＡＣバイト信号ＳＭＡＣ３５２、ＩＣバイト信号ＳＩＣＢによって決められる。
【０２００】
プレーン選択信号ＰＳ１は、プレーンモード信号ＰＭ１、ＭＡＣオーバーライド信号、ＭＡＣアドレスのビット０、ＩＣアドレスのビット０、ＭＡＣバイト信号ＳＭＡＣ３５２、ＩＣバイト信号ＳＩＣＢによって決められる。
【０２０１】
プレーンＰ１は、マルチプレクサ５０６を介して入力データを受け取る。マルチプレクサ５０６は、メモリアレイコントローラ３５０からＭＡＣデータバス４３２を介して、及びユーザデータバス４０４を介して外部ユーザからデータを受け取る。マルチプレクサ５０６は、プレーンモード信号ＰＭ１によって制御される。
【０２０２】
モードＭ２，Ｍ３では、プレーンモード信号ＰＭ１により、マルチプレクサ５０４は、ユーザデータバス４０４からの入力データをプレーンＰ１に転送する。モードＭ４，Ｍ５では、プレーンモード信号ＰＭ１により、マルチプレクサ５０４は、ＭＡＣデータバス４３２からの入力データをプレーンＰ１の入力に転送する。
【０２０３】
プレーンＰ２は、マルチプレクサ５０６による制御で入力データを取得する。マルチプレクサ５０６は、メモリアレイコントローラ３５０からＭＡＣデータバス４３２を介して、及びユーザデータバス４０４を介してユーザからデータを受け取る。マルチプレクサ５０６は、プレーンモード信号ＰＭ２によって制御される。
【０２０４】
モードＭ２，Ｍ３では、プレーンモード信号ＰＭ２により、マルチプレクサ５０６は、ユーザデータバス４０４からの入力データをプレーンＰ２の入力に転送する。モードＭ４，Ｍ５では、プレーンモード信号ＰＭ２により、マルチプレクサ５０６は、ＭＡＣデータバス４３２からの入力データをプレーンＰ２の入力に転送する。
【０２０５】
プレーンＰ１は、１９ビット幅を有するプレーンデータバス４４０を介してデータを出力する。プレーンデータバス４４０は、列Ｍの上位バイトを含み及び列Ｎの下位バイト及び列Ｌからの３ビットの残余ビットを含む。プレーンＰ２は、１９ビット幅を有するプレーンデータバス４４２を介してデータを出力する。プレーンバス４４２は、列Ｍの上位バイトを含み、列Ｎの下位バイト及び列Ｌからの３ビットの残余ビットを含む。プレーンＰ１は、１９ビット幅を有するプレーンデータバス４４０を介してデータを出力する。プレーンデータバス４４０は、列Ｍからの高バイトを含み及び列Ｎからの低バイトを含む。プレーンＰ２は、１９ビット幅を有するプレーンデータバス４４２を介してデータを出力する。プレーンバス４４２は、列Ｍからの高バイトを含み、列Ｎからの低バイトを含む。
【０２０６】
図２８は、データ出力制御部４１５を示している。
【０２０７】
図２８に示すように、データ出力制御部４１５は、ＭＡＣ命令バス４２０、ＭＡＣデータバス４３２、及びＩＣデータバス４４７を介して、プレーンモード信号ＰＭ１，ＰＭ２及びプレーン選択信号ＰＳ１，ＰＳ２の状態に応じて、プレーンＰ１，Ｐ２から出力データを転送する。
【０２０８】
データ出力制御部４１５は、プレーンデータバス４４０とプレーンデータバス４４２を介して出力データを受け取る。データ出力制御部４１５は、マルチプレクサ制御部５６０、デコーダ５７２、及びマルチプレクサ５６２〜５７０を含む。
【０２０９】
マルチプレクサ制御部５６０には、プレーン選択信号ＰＳ１，ＰＳ２及びプレーンモード信号ＰＭ１，ＰＭ２が入力される。マルチプレクサ制御部５６０は、１対のマルチプレクサ制御信号ＭＵＸ１，ＭＵＸ２を生成する。
【０２１０】
デコーダ５７２は、プレーンモード信号ＰＭ１，ＰＭ２に基づいて、マルチプレクサ制御信号３８２を生成する。
【０２１１】
マルチプレクサ５６２は、第１プレーンデータバス５４０と第２プレーンデータバス５４３とをマルチプレクサ５６６の入力へ選択的に接続する。第１プレーンデータバス５４０は、プレーンＰ１からの上位バイトＨＢ、下位バイトＬＢ及び残余ビットＲを保持する。第２プレーンデータバス５４２は、プレーンＰ２からの上位バイトＨＢ、下位バイトＬＢ及び残余ビットＲを保持する。マルチプレクサ５６２は、マルチプレクサ制御信号ＭＵＸ１による制御で、第１プレーンデータバス５４０と第２プレーンデータバス５４２とをマルチプレクサ５６６に選択的に接続する。
【０２１２】
マルチプレクサ５６２は、第１プレーンデータバス５４０と第２プレーンデータバス５４３とをマルチプレクサ５６６の入力へ選択的に接続する。第１プレーンデータバス５４０は、プレーンＰ１からの上位バイトＨＢ、下位バイトＬＢ及び残余ビットＲを保持する。第２プレーンデータバス５４２は、プレーンＰ２からの上位バイトＨＢ、下位バイトＬＢ及び残余ビットＲを保持する。マルチプレクサ５６２は、マルチプレクサ制御信号ＭＵＸ１による制御で、第１プレーンデータバス５４０と第２プレーンデータバス５４２とをマルチプレクサ５６６に選択的に接続する。
【０２１３】
マルチプレクサ５６４は、第１プレーンデータバス５４０と第２プレーンデータバス５４３とをマルチプレクサ５６８の入力へ選択的に接続する。マルチプレクサ５６４は、マルチプレクサ制御信号ＭＵＸ２による制御で、第１プレーンデータバス５４０と第２プレーンデータバス５４２とを、マルチプレクサ５６８に選択的に接続する。
【０２１４】
マルチプレクサ５６８は、マルチプレクサ制御信号ＭＵＸ１による制御で、入力される上位バイトＨＢ、下位バイトＬＢ及び残余ビットＲをＭＡＣデータバス４３２に選択的に接続する。例えば、ＭＡＣデータバス４３２は１６ビット構成である。
【０２１５】
マルチプレクサ５７０は、第１プレーンデータバス５４０を介してプレーンＰ１からの出力データが入力され、第２プレーンデータバス５４２を介してプレーンＰ２からの出力データが入力される。このマルチプレクサ５７０は、マルチプレクサ制御信号ＭＵＸ３による制御で、第１プレーン出力データ又は第２プレーン出力データをＭＡＣ命令バス４３０に選択的に接続する。例えば、ＭＡＣ命令バス４３０は、列Ｌ，Ｍ，Ｎからの残余の３ビット・上位バイト・下位バイトを含む１９ビットにより構成される。
【０２１６】
以上のように本実施の形態では、メモリ３０４内でページバッファ回路３７０を用いて書込命令をパイプライン化することにより、メモリ３０４のデータ処理量を増加させることができる。これにより、サイドウォールメモリを使用することによる書き込み速度の増大の効果とともに、書き込み処理をさらに高速化することができる。
【０２１７】
（実施の形態１１）
上述した実施の形態１０の半導体記憶装置の応用例として、例えば、図２９に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０２１８】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部１００３は、本実施の形態のメモリ素子、より好ましくは実施の形態１０に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０２１９】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０２２０】
液晶ドライバ１００２は、図２９に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【０２２１】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本実施の形態のメモリ素子を用いるのが好ましく、特に、本実施の形態のメモリ素子を集積した実施の形態１０に記載の半導体記憶装置を用いるのが好ましい。
【０２２２】
本実施の形態のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。また、実施の形態１０に記載の半導体記憶装置は、比較的メモリ規模が小規模で、信頼性や安定性が重視される場合に特に好適である。通常、液晶パネルの画像調整用の不揮発性メモリは、例えば、数キロバイトであり、比較的メモリ規模が小規模である。したがって、実施の形態１０に記載の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いるのが特に好ましい。
【０２２３】
（実施の形態１２）
上述した実施の形態１０の半導体記憶装置が組み込まれた携帯電子機器である携帯電話を図３０に示す。
【０２２４】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した実施の形態１０の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０２２５】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０２２６】
【発明の効果】
以上のように、本発明の書込制御方法は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるメモリ素子を複数有するメモリアレイと、第１及び第２プレーンを含むページバッファ回路と、該メモリアレイの書き込みを制御し、ページバッファにアクセス可能なモリ制御回路とを有する半導体記憶装置に対して、読み書き時に２つのプレーンを用いて片側インターリーヴ動作をさせて書き込みを高速化するための各ステップを備えている。
【０２２７】
このように、メモリアレイ中のページバッファ回路を用いることによって、メモリアレイのデータ処理を改善することができる。
【０２２８】
また、従来のフラッシュメモリの代わりに上記のメモリ素子を用いることにより、以下のような効果が得られる。
【０２２９】
メモリアレイを構成するメモリ素子は、前記のように構成されている。メモリ素子の形成プロセスが、通常のトランジスタの形成プロセスと非常に親和性が高いことから、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる周辺回路と混載する場合と比べて、マスク枚数及びプロセス工数を削減することが可能となる。したがって、チップの歩留まりが向上し、コストを削減することができる。
【０２３０】
また、前記メモリ素子の有するメモリ機能体は、ゲート電極側面と略平行に延びた電荷保持膜を更に含むことによって、書換え速度が増大する。このように、前記メモリ素子は、従来に比べてプログラム速度が速いため、従来の技術に示すフラッシュメモリをプログラムする場合に比べて、プログラム動作を短い時間で完了させることが可能となる。
【０２３１】
また、前記メモリ素子の有するＮ型拡散領域のチャネル側に隣接して、Ｐ型高濃度領域を設けることによって、書換え速度が増大する。このように、前記メモリ素子は、従来に比べてプログラム速度が速いため、従来の技術に示すフラッシュメモリをプログラムする場合に比べて、プログラム動作を短い時間で完了させることが可能となる。
【０２３２】
また、前記メモリ素子は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜膜厚が、ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以を介してあることによって、メモリ機能体への電荷の注入が容易になり、書換え速度が増大する。このように、前記メモリ素子は、従来に比べてプログラム速度が速いため、従来の技術に示すフラッシュメモリをプログラムする場合に比べて、プログラム動作を短い時間で完了させることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図２】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の変形の要部の概略断面図である。
【図３】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の書込み動作を説明する図である。
【図４】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の他の書込み動作を説明する図である。
【図５】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の消去動作を説明する図である。
【図６】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の他の消去動作を説明する図である。
【図７】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の読出し動作を説明する図である。
【図８】本発明の実施の形態２の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の実施の形態２の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図１２】本発明の実施の形態２の半導体記憶装置におけるメモリ素子の変形の要部の概略断面図である。
【図１３】本発明の実施の形態３の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１４】本発明の実施の形態４の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１５】本発明の実施の形態５の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１６】本発明の実施の形態６の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１７】本発明の実施の形態７の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１８】本発明の実施の形態８の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１９】本発明の実施の形態９の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図２０】実施の形態１〜８の半導体記憶装置をメモリとして備える、本発明のコンピュータシステム（実施の形態１０）を示すブロック図である。
【図２１】図２０のコンピュータシステムにおけるメモリの構成を示すブロック図である。
【図２２】図２０のメモリにおけるページバッファ回路の構成を示すブロック図である。
【図２３】（ａ）及び（ｂ）は、上記ページバッファ回路に形成される２つのプレーンを示す図である。
【図２４】図２０のメモリにおけるインターフェース部の構成を示すブロック図である。
【図２５】図２０のメモリにパイプライン書き込みを行う手順を示すフローチャートである。
【図２６】図２５の手順において用いられる制御信号、アドレス信号及びデータ信号を示す図である。
【図２７】上記ページバッファ回路を用いたプログラム動作のインターリーブを示す図である。
【図２８】図２０のメモリにおけるデータ出力制御部の構成を示すブロック図である。
【図２９】本発明の実施の形態１０の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１１）の概略構成図である。
【図３０】本発明の実施の形態１０の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１２）の概略構成図である。
【図３１】従来のフラッシュメモリの要部の概略断面図である。
【図３２】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１    メモリ素子
１０１、２１１、２８６、７１１  半導体基板
１０２  Ｐ型ウェル領域
１０３、２１４、７１２  ゲート絶縁膜
１０４、２１７、７１３  ゲート電極
１０５ａ、１０５ｂ  メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３  拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ  シリコン窒化膜
１２０、２７１  オフセット領域
１２１  ゲート電極下の領域
１１１  微粒子
１１２  絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ  メモリ機能体
２２６        反転層
２４１、２４３、２４４            シリコン酸化膜
２８１、２８２、２９２、４２１  領域
２８３、２８４  電気力線
２８７        ボディ領域
２８８        埋め込み酸化膜
２９１        高濃度領域
３０２    ＣＰＵ
３０４    メモリ
３０５    メインバス
３２０    メモリアレイ
３４０    インターフェース部
３５０    メモリアレイコントローラ
３６０    コントロールアクセス部
３７０    ページバッファ回路
４００    中央制御バス（内部バス）
４１０    コマンド処理部
５００    モード制御部
８１１        制御回路
８１２        電池
８１３        ＲＦ回路
８１４        表示部
８１５        アンテナ
８１６        信号線
８１７        電源線
１００１  液晶パネル
１００２    液晶ドライバ
１００３  不揮発性メモリ部
１００４  ＳＲＡＭ部
１００５  液晶ドライバ回路
Ｐ１      プレーン（第１ページプレーン）
Ｐ２      プレーン（第２ページプレーン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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