(57)【要約】【課題】アクチュエータ部を変位制御するスイッチング素子としてＴＦＴを用いた場合であっても、該スイッチング素子の耐圧の問題を解消して、アクチュエータ部の面積（画素の開口率）を十分に確保する。【解決手段】行単位に画素を選択する第１の行選択線７６と、選択状態にある各画素に対してそれぞれ画素信号Ｓｄを供給する画素信号線７８と、画素信号Ｓｄに応じて対応するアクチュエータ部２２を駆動制御する駆動回路７４が多数の画素に応じて配列された駆動部７０と、選択された各画素に対応するアクチュエータ部２２を選択する選択部７２とを具備し、駆動回路７４は、画素信号線７８からの信号に基づいた駆動電位をアクチュエータ部２２の上部電極に印加する駆動電位発生回路を有し、選択部７２は、選択された各画素に対応するアクチュエータ部２２の下部電極にそれぞれ選択電位Ｖｓを印加する選択回路９６を有する。【選択図】図８
2004191910.tif 000002
【特許請求の範囲】
【請求項１】
画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子を有する表示部と、
各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、
選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、
１つの選択線からの指示と１つの信号線からの信号に応じて、対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部と、
選択された各画素に対応する容量性素子を選択する選択部とを具備し、
前記容量性素子は、一対の電極を有するコンデンサ構造を有し、
前記駆動回路は、前記信号線からの信号に基づいた駆動電位を前記容量性素子の一方の電極に印加する駆動電位発生回路を有し、
前記選択部は、前記選択された各画素に対応する容量性素子の他方の電極にそれぞれ選択電位を印加する選択回路を有することを特徴とする表示装置。
【請求項２】
請求項１記載の表示装置において、
前記駆動回路は、前記信号線からの信号に基づいて前記駆動電位発生回路の出力を３つの状態に遷移させることを特徴とする表示装置。
【請求項３】
請求項２記載の表示装置において、
前記駆動回路は、
前記選択線からの選択信号に基づいて、非選択時に前記信号線に含まれる第１の制御線からの第１の信号の入力を禁止し、選択時に前記第１の信号の入力を許可する第１の論理ゲートと、
前記選択線からの選択信号に基づいて、非選択時に前記信号線に含まれる第２の制御線からの第２の信号の入力を禁止し、選択時に前記第２の信号の入力を許可する第２の論理ゲートとを有し、
前記信号線からの第１の信号及び第２の信号に基づいて前記駆動電位発生回路の出力を３つの状態に遷移させることを特徴とする表示装置。
【請求項４】
請求項２又は３記載の表示装置において、
前記３つの状態のうち、１つの状態は駆動電位発生回路の出力が高インピーダンス状態であることを特徴とする表示装置。
【請求項５】
請求項３又は４記載の表示装置において、
前記駆動電位発生回路は、高レベル電源と低レベル電源との間に接続された第１の薄膜トランジスタと第２の薄膜トランジスタとからなる直列回路を有し、
前記第１の薄膜トランジスタのゲートに前記第１の信号が印加され、前記第２の薄膜トランジスタのゲートに前記第２の信号が印加されることを特徴とする表示装置。
【請求項６】
請求項５記載の表示装置において、
前記高レベル電源と前記低レベル電源との電位差は、前記容量性素子の一対の電極間に印加される最大電圧よりも低いことを特徴とする表示装置。
【請求項７】
請求項５又は６記載の表示装置において、
前記第１の薄膜トランジスタは第１の導電型チャネルを有し、前記第２の薄膜トランジスタは第２の導電型チャネルを有することを特徴とする表示装置。
【請求項８】
請求項５又は６記載の表示装置において、
前記第１及び第２の薄膜トランジスタは同一の導電型チャネルを有することを特徴とする表示装置。
【請求項９】
請求項１〜８のいずれか１項に記載の表示装置において、
前記選択回路は、高レベル電源と低レベル電源との間に接続された第３の薄膜トランジスタと第４の薄膜トランジスタとからなる直列回路を有し、
前記直列回路の共通ドレインが前記容量性素子の他方の電極に接続されていることを特徴とする表示装置。
【請求項１０】
請求項９記載の表示装置において、
前記高レベル電源と前記低レベル電源との電位差は、前記容量性素子の一対の電極間に印加される最大電圧よりも低いことを特徴とする表示装置。
【請求項１１】
請求項９又は１０記載の表示装置において、
前記第３の薄膜トランジスタは第１の導電型チャネルを有し、前記第４の薄膜トランジスタは第２の導電型チャネルを有することを特徴とする表示装置。
【請求項１２】
請求項９又は１０記載の表示装置において、
前記第３及び第４の薄膜トランジスタは同一の導電型チャネルを有することを特徴とする表示装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の表示装置において、
１つの行に対応する複数の画素に対してそれぞれ共通に１つの前記選択回路が割り当てられていることを特徴とする表示装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の表示装置において、
少なくとも前記容量性素子が第１の基板上に形成され、
少なくとも前記駆動部が第２の基板上に形成され、
前記第１及び第２の基板が貼り合わされていることを特徴とする表示装置。
【請求項１５】
請求項１４記載の表示装置において、
前記第２の基板に、それぞれ前記駆動回路に対応して複数の配線回路形成領域が配列され、
前記配線回路形成領域には、当該配線回路形成領域の上方向又は下方向に割り当てられた他の配線回路形成領域寄りの部分に、行方向に延びる選択線が形成され、
当該配線回路形成領域の左方向又は右方向に割り当てられた他の配線回路形成領域寄りの部分に、列方向に延びる信号線が形成され、
前記選択線と前記信号線で区画された回路形成領域には、それぞれ対応する前記容量性素子の前記一方の電極に通じる電極パッドと、前記駆動回路が形成されていることを特徴とする表示装置。
【請求項１６】
請求項１５記載の表示装置において、
前記駆動回路における前記駆動電位発生回路が、高レベル電源と低レベル電源間に接続された第１の薄膜トランジスタと第２の薄膜トランジスタとからなる直列回路を有する場合に、
前記配線回路形成領域には、更に、当該配線回路形成領域の上方向又は下方向に割り当てられた他の配線回路形成領域と共通とされた部分に、行方向に延びる高レベル電源ラインが形成され、
当該配線回路形成領域の上方向又は下方向に割り当てられ、かつ、前記他の配線回路形成領域とは異なる他の配線回路形成領域と共通とされた部分に、行方向に延びる低レベル電源ラインが形成されていることを特徴とする表示装置。
【請求項１７】
請求項１４〜１６のいずれか１項に記載の表示装置において、
１つの行に対応する複数の画素に対してそれぞれ共通に１つの前記選択回路が割り当てられている場合に、
前記第２の基板は、周辺部にそれぞれ選択回路に通じる電極パッドが形成され、該第２の基板の端部に配線されていることを特徴とする表示装置。
【請求項１８】
請求項１４〜１７のいずれか１項に記載の表示装置において、
前記駆動回路が、
前記選択線からの選択信号に基づいて、非選択時に前記信号線に含まれる第１の制御線からの第１の信号の入力を禁止し、選択時に前記第１の信号の入力を許可する第１の論理ゲートと、
前記選択線からの選択信号に基づいて、非選択時に前記信号線に含まれる第２の制御線からの第２の信号の入力を禁止し、選択時に前記第２の信号の入力を許可する第２の論理ゲートとを有し、
前記信号線からの第１の信号及び第２の信号に基づいて前記駆動電位発生回路の出力を３つの状態に遷移させる場合に、
前記第１の制御線は、前記第２の基板の列方向の一方の端部を通じて配線され、
前記第２の制御線は、前記第２の基板の前記一方の端部とは反対側の端部を通じて配線され、
前記選択線は、前記第２の基板の行方向の端部を通じて配線されていることを特徴とする表示装置。
【請求項１９】
請求項１８記載の表示装置において、
前記第１の制御線、第２の制御線及び選択線は、前記第２の基板のそれぞれ対応する端部において端面印刷にて配線され、それぞれ前記第２の基板の裏面に引き出されていることを特徴とする表示装置。
【請求項２０】
請求項１８又は１９記載の表示装置において、
前記駆動回路における前記駆動電位発生回路が、高レベル電源と低レベル電源との間に接続された第１の薄膜トランジスタと第２の薄膜トランジスタとからなる直列回路を有する場合に、
前記高レベル電源のラインは、前記第２の基板のいずれか１つの端部から配線され、かつ、列方向に延びる１以上の第１の導入ラインと、該第１の導入ラインから奇数行又は偶数行に沿って分岐した複数の第１の分岐ラインとを有し、
前記低レベル電源のラインは、前記第２の基板のいずれか１つの端部から配線され、かつ、列方向に延びる１以上の第２の導入ラインと、該第２の導入ラインから前記第１の分岐ラインとは異なる行に沿って分岐した複数の第２の分岐ラインとを有することを特徴とする表示装置。
【請求項２１】
請求項２０記載の表示装置において、
少なくとも前記第１の導入ライン及び第２の導入ラインは、前記第２の基板のそれぞれ対応する端部において端面印刷にて配線され、それぞれ前記第２の基板の裏面に引き出されていることを特徴とする表示装置。
【請求項２２】
請求項１７記載の表示装置において、
前記電極パッドからの配線は、前記第２の基板の端部において端面印刷にて配線され、それぞれ前記第２の基板の裏面に引き出されていることを特徴とする表示装置。
【請求項２３】
請求項１〜２２のいずれか１項に記載の表示装置において、
前記容量性素子は、アクチュエータであることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子を有する表示部と、入力信号に応じて、対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備した表示装置に関する。
【０００２】
【従来の技術】
本出願人は、例えば特許文献１において、セラミック素子を用いた表示装置を提案している。この表示装置は、図２２に示すように、画素毎に配列されたアクチュエータ部２００を有し、各アクチュエータ部２００は、圧電／電歪層２０２と該圧電／電歪層２０２の上面及び下面にそれぞれ形成された上部電極２０４と下部電極２０６とを具備したアクチュエータ部本体２０８と、該アクチュエータ部本体２０８の下部に配設された振動部２１０と固定部２１２からなる基体２１４とを有して構成されている。アクチュエータ部本体２０８の下部電極２０６は、振動部２１０と接触して、振動部２１０により前記アクチュエータ部本体２０８が支持されている。
【０００３】
前記基体２１４は、振動部２１０及び固定部２１２が一体となってセラミックスにて構成され、更に、基体２１４には、前記振動部２１０が薄肉になるように凹部２１６が形成されている。
【０００４】
また、アクチュエータ部本体２０８の上部電極２０４には、光導波板２１８との接触面積を所定の大きさにするための変位伝達部２２０が接続されており、図２２の例では、前記変位伝達部２２０は、アクチュエータ部２００が静止している通常状態において、光導波板２１８に近接して配置され、励起状態において前記光導波板２１８の光の波長以下の距離で接触するように配置されている。
【０００５】
そして、前記光導波板２１８の例えば端部から光２２２を導入する。この場合、光導波板２１８の屈折率の大きさを調節することにより、全ての光２２２が光導波板２１８の前面及び背面において透過することなく内部で全反射する。この状態で、前記上部電極２０４及び下部電極２０６を通じてアクチュエータ部２００に画像信号の属性に応じた電圧信号を選択的に印加して、該アクチュエータ部２００に通常状態による静止と励起状態による変位を行わせることにより、前記変位伝達部２２０の光導波板２１８への接触・離隔が制御され、これにより、前記光導波板２１８の所定部位の散乱光（漏れ光）２２４が制御されて、光導波板２１８に画像信号に応じた映像の表示がなされる。
【０００６】
この表示装置によれば、（１）消費電力を低減できる、（２）画面輝度を大きくすることができる、（３）カラー画面に適用した場合に、画素数を白黒画面の場合に比して増加させる必要がない、等の利点を有する。
【０００７】
上述のような表示装置の周辺回路においては、例えば図２３に示すように、多数の画素が配列された表示部２３０と、１つの行を構成する多数の画素（画素群）に対して共通とされた垂直選択線２３２が必要な行数分導出された垂直シフト回路２３４と、１つの列を構成する多数の画素（画素群）に対して共通とされた信号線２３６が必要な列数分導出された水平シフト回路２３８とを有して構成されている。
【０００８】
そのため、水平シフト回路２３８から選択行の画素群に対して出力される表示情報（出力電圧）が非選択行に関する画素群にも印加されることになり、不必要な画素（アクチュエータ部）を駆動せざるを得ない。従って、不必要な消費電力が発生し、低消費電力化において不利になるおそれもある。
【０００９】
また、垂直走査期間内に行選択を全ての行について実施するためには、（垂直走査期間／必要な選択行数）だけの時間しか画素発光ができないため、高輝度化に不利になるおそれもある。
【００１０】
また、図２４に示すように、行単位に水平シフト回路２３８を設けることが考えられるが、回路構成が非常に複雑になるという問題がある。
【００１１】
そこで、本出願人は、上述の問題を解決するために、新規な表示装置を提案した（特許文献２参照）。
【００１２】
この表示装置３００は、図２５に示すように、駆動部上に形成された下部電極３０２ｂ、形状保持層３０４及び上部電極３０２ａによって構成されたアクチュエータ部３０６の近傍にスイッチング用の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）３０８が形成されている。
【００１３】
そして、アクチュエータ部３０６の上部電極３０２ａとＴＦＴ３０８のソース／ドレイン領域３１０とをコンタクト３１２を通じて電気的に接続し、選択線３１４とＴＦＴ３０８のゲート電極とをコンタクト３１６を通じて電気的に接続し、信号線３１８とＴＦＴ３０８のソース／ドレイン領域３２０とをコンタクト３２２を通じて電気的に接続する。
【００１４】
これにより、形状保持層３０４によるアクチュエータ部３０６を用いた表示装置３００の消費電力の低減化、高輝度化並びに配線形成の簡略化を図ることができる。
【００１５】
【特許文献１】
特開平７−２８７１７６号公報（段落［０００５］及び［０００９］）
【特許文献２】
国際公開第９８／５４６０９号パンフレット（図４）
【００１６】
【発明が解決しようとする課題】
ところで、アクチュエータ部３０６は、一対の電極を有するコンデンサ構造を有し、しかもその静電容量は大きい。ちなみに、１５インチ、１０２４×７６８ドット（ＸＧＡ）の液晶ディスプレイのセルサイズは、０．２９５ｍｍ角であって、その静電容量は０．９ｐＦ（但し、誘電率εｒ＝６．８、セルギャップ＝６μｍ）であるが、上述の表示装置３００においては、４０インチ、ＸＧＡの場合、セルサイズが０．８ｍｍ角で、その静電容量は０．８ｎＦである。
【００１７】
このように、形状保持層３０４によるアクチュエータ部３０６を用いた表示装置３００は、液晶ディスプレイ等と比較して静電容量が大きいことから、高電圧・大電流駆動が必要となる。このことから、スイッチング素子としてＴＦＴ３０８を用いようとすると、ＴＦＴ３０８の耐圧の面で問題が生じる。そこで、１画素当たりのアクチュエータ部３０６の面積を小さくして静電容量を小さくするなどの処置が必要になるが、画素の開口率が小さくなるという問題があり、輝度が低下するおそれがある。
【００１８】
また、別途スイッチング素子をＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）で設けた場合、画素数に相当するスイッチング素子を設けた駆動回路と、アクチュエータ部３０６が形成された基板（アクチュエータ基板）との間で多数本の配線が必要になり、前記アクチュエータ基板での配線パターンの形成が困難になるという新たな問題が生じるおそれがある。
【００１９】
本発明はこのような課題を考慮してなされたものであり、スイッチング素子としてＴＦＴを用いた場合であっても、該スイッチング素子の耐圧の問題を解消することができ、容量性素子の面積（例えばアクチュエータの面積や画素の開口率）を十分に確保することができる表示装置を提供することを目的とする。
【００２０】
また、本発明の他の目的は、各種配線の引き回しの最適化を図ることができ、しかも、容量性素子の面積を圧迫することなく、駆動回路を形成することができ、画素の開口率を十分に確保することができる表示装置を提供することにある。
【００２１】
【課題を解決するための手段】
本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子を有する表示部と、各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、１つの選択線からの指示と１つの信号線からの信号に応じて、対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部と、選択された各画素に対応する容量性素子を選択する選択部とを具備し、前記容量性素子は、一対の電極を有するコンデンサ構造を有し、前記駆動回路は、前記信号線からの信号に基づいた駆動電位を前記容量性素子の一方の電極に印加する駆動電位発生回路を有し、前記選択部は、前記選択された各画素に対応する容量性素子の他方の電極にそれぞれ選択電位を印加する選択回路を有することを特徴とする。
【００２２】
これにより、まず、選択線を通じてある画素が選択されると、該選択状態にある画素に対応する容量性素子の一方の電極に、前記信号線からの信号に基づいた駆動電位が駆動電位発生回路を通じて印加され、前記容量性素子の他方の電極に選択電位が選択回路を通じて印加される。従って、容量性素子に一対の電極に印加される電圧は、これら駆動電位と選択電位の電位差で決まることになる。
【００２３】
前記容量性素子は、液晶ディスプレイ等と比較して静電容量が大きいことから、高電圧・大電流駆動が必要となる。そのため、例えば、容量性素子の他方の電極に一定電位を印加して、駆動電位発生回路からの駆動電位と前記一定電位との電位差で駆動させることを考えた場合、駆動電位の振幅として容量性素子を駆動できる程度に大きく設定しなければならない。例えば容量性素子を−１０Ｖ〜５０Ｖの範囲で駆動する場合は、駆動電位の振幅として例えば６０Ｖという高い振幅に設定する必要がある。
【００２４】
これに対して、本発明では、容量性素子の一対の電極に印加される駆動電圧を駆動電位と選択電位の電位差にて設定することができるため、駆動電位並びに選択電位の振幅として、容量性素子を駆動できる振幅の例えば１／２という低い振幅に設定することが可能となる。
【００２５】
そのため、容量性素子の面積を小さくするという処置は不要となり、駆動回路にＴＦＴを含む回路を用いた場合であっても、該ＴＦＴの耐圧の問題を解消することができ、容量性素子の面積（画素の開口率）を十分に確保することができる。
【００２６】
そして、前記構成において、前記駆動回路は、前記信号線からの信号に基づいて前記駆動電位発生回路の出力を３つの状態に遷移させるようにしてもよい。
【００２７】
この場合、例えば出力が電位的に高レベルの状態と低レベルの状態、並びに高インピーダンス状態とがある。特に、高インピーダンス状態においては電流が流れないため、消費電力の低減化に有利となる。
【００２８】
また、前記駆動回路は、前記選択線からの選択信号に基づいて、非選択時に前記信号線に含まれる第１の制御線からの第１の信号の入力を禁止し、選択時に前記信号の入力を許可する第１の論理ゲートと、前記選択線からの選択信号に基づいて、非選択時に前記信号線に含まれる第２の制御線からの第２の信号の入力を禁止し、選択時に前記第２の信号の入力を許可する第２の論理ゲートとを有し、前記信号線からの第１の信号及び第２の信号に基づいて前記駆動電位発生回路の出力を３つの状態に遷移させるようにしてもよい。
【００２９】
この場合、例えば第１の信号及び第２の信号のレベル（論理値）に応じて、駆動電位発生回路の出力を高レベル状態、低レベル状態あるいは高インピーダンス状態とすることができる。
【００３０】
また、前記駆動電位発生回路は、高レベル電源と低レベル電源との間に接続された第１の薄膜トランジスタと第２の薄膜トランジスタとからなる直列回路を有し、前記第１の薄膜トランジスタのゲートに前記第１の信号が印加され、前記第２の薄膜トランジスタのゲートに前記第２の信号が印加されるようにしてもよい。
【００３１】
この場合、前記第１の薄膜トランジスタは第１の導電型チャネルを有し、前記第２の薄膜トランジスタは第２の導電型チャネルを有するようにしてもよい。
【００３２】
これにより、例えば第１の信号が論理的に「１」、第２の信号が論理的に「１」であれば、第１の薄膜トランジスタが例えばＯＦＦ、第２の薄膜トランジスタがＯＮとなって、駆動電位発生回路の出力は低レベル状態となる。
【００３３】
第１の信号が論理的に「０」、第２の信号が論理的に「０」であれば、第１の薄膜トランジスタが例えばＯＮ、第２の薄膜トランジスタがＯＦＦとなって、駆動電位発生回路の出力は高レベル状態となる。
【００３４】
第１の信号が論理的に「１」、第２の信号が論理的に「０」であれば、第１の薄膜トランジスタ及び第２の薄膜トランジスタが共にＯＦＦとなって、駆動電位発生回路の出力は高インピーダンス状態となる。
【００３５】
また、前記第１及び第２の薄膜トランジスタは同一の導電型チャネルを有するようにしてもよい。
【００３６】
これにより、例えば第１の信号が論理的に「０」、第２の信号が論理的に「１」であれば、第１の薄膜トランジスタが例えばＯＦＦ、第２の薄膜トランジスタがＯＮとなって、駆動電位発生回路の出力は低レベル状態となる。
【００３７】
第１の信号が論理的に「１」、第２の信号が論理的に「０」であれば、第１の薄膜トランジスタが例えばＯＮ、第２の薄膜トランジスタがＯＦＦとなって、駆動電位発生回路の出力は高レベル状態となる。
【００３８】
第１の信号が論理的に「０」、第２の信号が論理的に「０」であれば、第１の薄膜トランジスタ及び第２の薄膜トランジスタが共にＯＦＦとなって、駆動電位発生回路の出力は高インピーダンス状態となる。
【００３９】
このような場合に、第１及び第２の薄膜トランジスタを共に、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造とすれば、各薄膜トランジスタのゲート電圧を、基板電位という固定電位に基づいて制御することができ、設計が容易になると共に、設計の自由度も向上する。
【００４０】
特に、前記第１及び第２の薄膜トランジスタが同一の導電型チャネルを有するようにすれば、第１及び第２の薄膜トランジスタの基板電位を共に同電位とすることができ、しかも、低レベル電源の電位と同じにすることができるため、電源ラインの本数の削減化を図ることができる。
【００４１】
しかも、例えばＣｄＳｅ材料等のように、ｎチャネルしか形成できない材料にも対応することができ、また、ｎチャネルのエンハンスメント形ＦＥＴしか形成できない場合にも十分に対応させることができる。
【００４２】
そして、前記高レベル電源と前記低レベル電源との電位差は、前記容量性素子の一対の電極間に印加される最大電圧よりも低いことが好ましい。これにより、高レベル電源と低レベル電源との間に接続される直列回路（第１及び第２の薄膜トランジスタ）の耐圧の問題を解消することができ、容量性素子の面積（画素の開口率）を十分に確保することができる。
【００４３】
一方、前記選択回路は、高レベル電源と低レベル電源との間に接続された第３の薄膜トランジスタと第４の薄膜トランジスタとからなる直列回路を有し、前記直列回路の共通ドレインが前記容量性素子の他方の電極に接続されていてもよい。
【００４４】
この場合も、前記高レベル電源と前記低レベル電源との電位差は、前記容量性素子の一対の電極間に印加される最大電圧よりも低いことが好ましい。これにより、高レベル電源と低レベル電源との間に接続される直列回路（第３及び第４の薄膜トランジスタ）の耐圧の問題を解消することができる。
【００４５】
また、前記第３の薄膜トランジスタは第１の導電型チャネルを有し、前記第４の薄膜トランジスタは第２の導電型チャネルを有するようにしてもよいし、前記第３及び第４の薄膜トランジスタは共に同一の導電型チャネルを有するようにしてもよい。
【００４６】
また、前記構成において、１つの行に対応する複数の画素に対してそれぞれ共通に１つの前記選択回路を割り当てるようにしてもよい。表示部における行数が例えば１２８行であれば、１２８個の選択回路が設置されることになる。
【００４７】
そして、上述の発明において、少なくとも前記容量性素子を第１の基板上に形成し、少なくとも前記駆動部を第２の基板上に形成し、前記第１及び第２の基板を貼り合わせるようにしてもよい。
【００４８】
これにより、画素の開口率に直接関わる容量性素子を、駆動回路の形成面積を考慮せずに配列形成することができ、駆動回路についても、容量性素子の形成面積を考慮せずに配列形成することができる。
【００４９】
従って、画素の開口率を大幅に向上させることができると共に、駆動回路のレイアウトも自由に設計することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置の製造コストの低廉化を図ることができるほか、表示装置の利用形態（設置される環境や使用目的等）に応じて様々な構成の表示装置を作製できることにつながる。
【００５０】
前記第２の基板に、それぞれ前記駆動回路に対応して複数の配線回路形成領域を配列し、該配線回路形成領域には、当該配線回路形成領域の上方向又は下方向に割り当てられた他の配線回路形成領域寄りの部分に、行方向に延びる選択線を形成し、当該配線回路形成領域の左方向又は右方向に割り当てられた他の配線回路形成領域寄りの部分に、列方向に延びる信号線を形成し、前記選択線と前記信号線で区画された回路形成領域には、それぞれ対応する前記容量性素子の前記一方の電極に通じる電極パッドと、前記駆動回路を形成するようにしてもよい。
【００５１】
まず、例えば表示部の行数が１２８で、列数が１２８であれば、１２８×１２８＝１６３８４個の配線回路形成領域が配列されることになる。そして、各配線回路形成領域において、行方向に延びる選択線は、当該配線回路形成領域の上方向又は下方向に割り当てられた他の配線回路形成領域寄りに形成され、列方向に延びる信号線は、当該配線回路形成領域の左方向又は右方向に割り当てられた他の配線回路形成領域寄りに形成される。このように、各配線は、配線回路形成領域の端の部分に割り当てられることから、それぞれ配線回路形成領域において、選択線と信号線で区画された回路形成領域は、面積的に広い領域が割り当てられる。
【００５２】
従って、駆動回路として複数の薄膜トランジスタを含めた回路とした場合、各薄膜トランジスタの大きさやレイアウトについての自由度を向上させることができる。
【００５３】
また、前記駆動回路における前記駆動電位発生回路が、高レベル電源と低レベル電源との間に接続された第１の薄膜トランジスタと第２の薄膜トランジスタとからなる直列回路を有する場合に、前記配線回路形成領域は、更に、当該配線回路形成領域の上方向又は下方向に割り当てられた他の配線回路形成領域と共通とされた部分に、行方向に延びる高レベル電源ラインを形成し、当該配線回路形成領域の上方向又は下方向に割り当てられ、かつ、前記他の配線回路形成領域とは異なる他の配線回路形成領域と共通とされた部分に、行方向に延びる低レベル電源ラインを形成するようにしてもよい。
【００５４】
この場合、当該配線回路形成領域と、該配線回路形成領域の例えば上方向に割り当てられた他の配線回路形成領域との境界部分に例えば高レベル電源ラインが形成され、当該配線回路形成領域と、該配線回路形成領域の例えば下方向に割り当てられた他の配線回路形成領域との境界部分に例えば低レベル電源ラインが形成されることになるため、高レベル電源ライン及び低レベル電源ラインをそれぞれ１行置きに形成することが可能となり、電源ラインの本数の削減を有効に図ることができる。
【００５５】
この場合も、各電源ラインが配線回路形成領域の端の部分に形成されることから、電源ラインを配置したことによる回路形成領域の面積の縮小化はわずかなものとなる。
【００５６】
また、１つの行に対応する複数の画素に対してそれぞれ共通に１つの前記選択回路が割り当てられている場合に、前記第２の基板は、周辺部にそれぞれ選択回路に通じる電極パッドが形成され、該第２の基板の端部に配線されていてもよい。
【００５７】
この場合、選択回路に通じる電極パッドの存在に関係なく、各配線回路形成領域を形成することができ、各配線回路形成領域の面積が前記電極パッドによって縮小化されるということはない。
【００５８】
また、前記駆動回路が、前記選択線からの選択信号に基づいて、非選択時に前記信号線に含まれる第１の制御線からの第１の信号の入力を禁止し、選択時に前記第１の信号の入力を許可する第１の論理ゲートと、前記選択線からの選択信号に基づいて、非選択時に前記信号線に含まれる第２の制御線からの第２の信号の入力を禁止し、選択時に前記第２の信号の入力を許可する第２の論理ゲートとを有し、前記信号線からの第１の信号及び第２の信号に基づいて前記駆動電位発生回路の出力電位を３つの状態に遷移させる場合に、前記第１の制御線は、前記第２の基板の列方向の一方の端部を通じて配線され、前記第２の制御線は、前記第２の基板の前記一方の端部とは反対側の端部を通じて配線され、前記選択線は、前記第２の基板の行方向の端部を通じて配線されていてもよい。
【００５９】
これにより、各列に対応してそれぞれ第１及び第２の制御線を直線的に配線でき、各行に対応してそれぞれ選択線を直線的に配線することができる。そのため、各配線において寄生インダクタンスや寄生抵抗の増大を抑えることができ、信号伝達効率の低下を抑えることができる。しかも、各配線回路形成領域において、列方向に延びる第１及び第２の制御線と行方向に延びる選択線を形成させることができる。
【００６０】
この場合、前記第１の制御線、第２の制御線及び選択線は、前記第２の基板のそれぞれ対応する端部において端面印刷にて配線され、それぞれ前記第２の基板の裏面に引き出されていてもよい。そして、これらの配線が、例えば上位回路に接続される配線ケーブル又はコネクタの接着部に導通されていてもよい。この場合、多数の表示部を配列させて大型の表示装置を構成した場合に、表示部間の接合部の隙間を限りなく小さくすることができるため、各表示部の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【００６１】
また、本発明においては、前記駆動回路における前記駆動電位発生回路が、高レベル電源と低レベル電源との間に接続された第１の薄膜トランジスタと第２の薄膜トランジスタとからなる直列回路を有する場合に、前記高レベル電源のラインは、前記第２の基板のいずれか１つの端部から配線され、かつ、列方向に延びる１以上の第１の導入ラインと、該第１の導入ラインから奇数行又は偶数行に沿って分岐した複数の第１の分岐ラインとを有し、前記低レベル電源のラインは、前記第２の基板のいずれか１つの端部から配線され、かつ、列方向に延びる１以上の第２の導入ラインと、該第２の導入ラインから前記第１の分岐ラインとは異なる行に沿って分岐した複数の第２の分岐ラインとを有するようにしてもよい。
【００６２】
例えば高レベル電源ラインと低レベル電源ラインをそれぞれ各配線回路形成領域に向けて配線する場合、高レベル電源ラインと低レベル電源ラインとをそれぞれ各行毎に配線（１行につき２本の電源ラインを配線）することが考えられる。
【００６３】
しかし、この発明では、高レベル電源ラインの分岐ライン（第１の分岐ライン）を奇数行又は偶数行に沿って配線し、低レベル電源ラインの分岐ライン（第２の分岐ライン）を前記第１の分岐ラインとは異なる行に沿って配線するようにしたので、１行につき１本の電源ラインが配線されることになり、電源ラインの本数を大幅に削減することができる。これは、各配線回路形成領域における回路形成領域の面積の縮小化を抑えることができることにつながる。
【００６４】
また、外部からの高レベル電源ライン並びに低レベル電源ラインへの導入配線をそれぞれ１以上の第１の導入ライン並びに第２の導入ラインを通じて行うことができることから、列単位に配線される第１及び第２の制御線の配線を邪魔することなく、電源ラインを導入するための配線を行うことができる。
【００６５】
そして、本発明においては、少なくとも前記第１の導入ライン及び第２の導入ラインは、前記第２の基板のそれぞれ対応する端部において端面印刷にて配線され、それぞれ前記第２の基板の裏面に引き出されていてもよい。また、前記電極パッドからの配線は、前記第２の基板の端部において端面印刷にて配線され、それぞれ前記第２の基板の裏面に引き出されていてもよい。
【００６６】
なお、前記基板の裏面に引き出された配線は、例えば上位回路に接続される配線ケーブル又はコネクタの接着部に導通されていてもよい。
【００６７】
これにより、多数の表示部を配列させて大型の表示装置を構成した場合に、表示部間の接合部の隙間を限りなく小さくすることができるため、各表示部の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【００６８】
また、上述した容量性素子として、アクチュエータや液晶セルあるいはＰＤＰセルを用いることができる。
【００６９】
【発明の実施の形態】
以下、本発明に係る表示装置の実施の形態例を図１〜図２１を参照しながら説明する。
【００７０】
本実施の形態に係る表示装置１０は、図１に示すように、表示装置１０としての表示面積を有する導光板１２の背面に、複数個の表示素子１４が配列されて構成されている。
【００７１】
表示素子１４は、図２に示すように、光源１６からの光１８が導入される光導波板２０と、該光導波板２０の背面に対向して設けられ、かつ多数の容量性素子２２が画素に対応してマトリクス状あるいは千鳥状に配列された表示部２４とを有する。この実施の形態では、容量性素子２２をアクチュエータ部に適用した例である。従って、以下の説明では、容量性素子２２をアクチュエータ部２２と記す。
【００７２】
画素の配列は、図３Ａに示すように、例えば１つのアクチュエータ部２２で１つの画素２８を構成するようにしてもよいし、図３Ｂに示すように、２つのアクチュエータ部２２にて１つのドットを構成し、更に、３つのドット（赤色ドット２６Ｒ、緑色ドット２６Ｇ及び青色ドット２６Ｂ）で１つの画素２８を構成するようにしてもよい。なお、図３Ａの画素配列は、いわゆるモノクロ対応の画素配列に準じた配列である。また、図２の表示素子１４においては、図３Ａの画素配列であって、画素２８の並びを水平方向に１２８個、垂直方向に１２８個としている。
【００７３】
そして、この表示装置１０は、図１に示すように、例えばＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）の規格に準拠すべく、水平方向に６４０画素（１９２０ドット）が並び、垂直方向に４８０画素（４８０ドット）が並ぶように、導光板１２の背面に、表示素子１４を水平方向に５個、垂直方向に４個配列させるようにしている。
【００７４】
導光板１２は、ガラス板やアクリル板等の可視光領域での光透過率が大であって、かつ、均一なものが使用され、各表示素子１４間は、ワイヤボンディングや半田付け、端面コネクタ、裏面コネクタ等で接続することにより相互間の信号供給が行えるようになっている。
【００７５】
なお、前記導光板１２と各表示素子１４の光導波板２０は、屈折率が類似したものが好ましく、導光板１２と光導波板２０とを貼り合わせる場合には、透明な接着剤や液体を用いてもよい。この接着剤や液体は、導光板１２や光導波板２０と同様に、可視光領域において均一で、かつ、高い光透過率を有することが好ましく、また、屈折率も導光板１２や光導波板２０と近いものに設定することが、画面の明るさを確保する上で望ましい。
【００７６】
ところで、各表示素子１４においては、図２に示すように、各アクチュエータ部２２上に、それぞれ画素構成体３０が積層されている。
【００７７】
表示部２４は、例えばセラミックスにて構成されたアクチュエータ基板３２を有し、該アクチュエータ基板３２の各画素２８に応じた位置にアクチュエータ部２２が配設されている。前記アクチュエータ基板３２は、一主面が光導波板２０の背面に対向するように配置されており、該一主面は連続した面（面一）とされている。アクチュエータ基板３２の内部には、各画素２８に対応した位置にそれぞれ後述する振動部を形成するための空所３４が設けられている。各空所３４は、アクチュエータ基板３２の他端面に設けられた径の小さい貫通孔３６を通じて外部と連通されている。
【００７８】
前記アクチュエータ基板３２のうち、空所３４の形成されている部分が薄肉とされ、それ以外の部分が厚肉とされている。薄肉の部分は、外部応力に対して振動を受けやすい構造となって振動部３８として機能し、空所３４以外の部分は厚肉とされて前記振動部３８を支持する固定部４０として機能するようになっている。
【００７９】
つまり、アクチュエータ基板３２は、最下層である基板層３２Ａと中間層であるスペーサ層３２Ｂと最上層である薄板層３２Ｃとの積層体であって、スペーサ層３２Ｂのうち、アクチュエータ部２２に対応する箇所に空所３４が形成された一体構造体として把握することができる。基板層３２Ａは、補強用基板として機能するほか、配線用の基板としても機能するようになっている。なお、前記アクチュエータ基板３２は、一体焼成であっても、後付けであってもよい。
【００８０】
前記基板層３２Ａ、スペーサ層３２Ｂ及び薄板層３２Ｃの構成材料としては、例えば、安定化酸化ジルコニウム、部分安定化酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル及びムライト等の高耐熱性、高強度及び高靭性を兼ね備えるものが好適に採用される。なお、基板層３２Ａ、スペーサ層３２Ｂ及び薄板層３２Ｃは、全て同一材料としてもよく、それぞれ別の材料としてもよい。
【００８１】
そして、前記薄板層３２Ｃの厚みとしては、アクチュエータ部２２を大きく変位させるために、５０μｍ以下とされ、好ましくは３〜２０μｍ程度とされる。
【００８２】
スペーサ層３２Ｂは、アクチュエータ基板３２に空所３４を構成するものとして存在していればよく、その厚みは特に制限されるものではない。しかし一方で、空所３４の利用目的に応じてその厚みを決定してもよく、その中でもアクチュエータ部２２が機能する上で必要以上の厚みを有さず、例えば図４に示すように、薄い状態で構成されていることが好ましい。即ち、スペーサ層３２Ｂの厚みは、利用するアクチュエータ部２２の変位の大きさ程度であることが好ましい。
【００８３】
このような構成により、薄肉の部分（振動部３８の部分）の撓みが、その撓み方向に近接する基板層３２Ａにより制限され、意図しない外力の印加に対して、前記薄肉部分の破壊を防止するという効果が得られる。なお、基板層３２Ａによる撓みの制限効果を利用して、アクチュエータ部２２の変位を特定値に安定させることも可能である。
【００８４】
また、スペーサ層３２Ｂを薄くすることで、アクチュエータ基板３２自体の厚みが低減し、曲げ剛性を小さくすることができるため、例えばアクチュエータ基板３２を別体に接着・固定するにあたって、相手方（例えば光導波板２０）に対し、自分自身（この場合、アクチュエータ基板３２）の反り等が効果的に矯正され、接着・固定の信頼性の向上を図ることができる。
【００８５】
加えて、アクチュエータ基板３２が全体として薄く構成されるため、アクチュエータ基板３２を製造する際に、原材料の使用量を低減することができ、製造コストの観点からも有利な構造である。従って、スペーサ層３２Ｂの具体的な厚みとしては、３〜５０μｍとすることが好ましく、中でも３〜２０μｍとすることが好ましい。
【００８６】
一方、基板層３２Ａの厚みとしては、上述したスペーサ層３２Ｂを薄く構成することから、アクチュエータ基板３２全体の補強目的として、５０μｍ以上、好ましくは８０〜３００μｍ程度とされる。
【００８７】
ここで、アクチュエータ部２２と画素構成体３０の具体例を図５に基づいて説明する。なお、図５は、外力に対して変形しない材料で構成されている桟４２と、光導波板２０との間に光遮蔽層４４を設けた場合を示す。
【００８８】
まず、アクチュエータ部２２は、図５に示すように、前記振動部３８と固定部４０のほか、該振動部３８上に直接形成された圧電／電歪層４６と、該圧電／電歪層４６の上面と下面に形成された一対の電極４８（下部電極４８ａ及び上部電極４８ｂ）とを有する。
【００８９】
一対の電極４８は、図５に示すように、圧電／電歪層４６に対して上下に形成した構造や片側だけに形成した構造でもよいし、圧電／電歪層４６の上部のみに一対の電極４８を形成するようにしてもよい。
【００９０】
一対の電極４８を圧電／電歪層４６の上部のみに形成する場合、一対の電極４８の平面形状としては、多数のくし歯が相補的に対峙した形状のほか、特開平１０−７８５４９号公報にも示されているように、渦巻き状や多枝形状などを採用してもよい。
【００９１】
ところで、図５に示すように、一対の電極４８として、圧電／電歪層４６の下面に下部電極４８ａを形成し、圧電／電歪層４６の上面に上部電極４８ｂを形成した場合においては、図２及び図５に示すように、アクチュエータ部２２を空所３４側に凸となるように一方向に屈曲変位させることも可能であり、その他、図６に示すように、アクチュエータ部２２を光導波板２０側に凸となるように、他方向に屈曲変位させることも可能である。なお、図６に示す例は、光遮蔽層４４（図２参照）を形成しない場合を示す。
【００９２】
画素配列が、図３Ｂのように、赤色ドット２６Ｒ、緑色ドット２６Ｇ及び青色ドット２６Ｂで１つの画素２８を構成する配列の場合は、画素構成体３０は、例えば図５に示すように、アクチュエータ部２２上に形成された白色散乱体５０と色フィルタ５２と透明層５４との積層体である、いわゆる変位伝達部で構成することができる。なお、画素配列が、図３Ａのように、１つのアクチュエータ部２２で１つの画素２８を構成するような場合は、画素構成体３０は、図５の構成例から色フィルタ５２を省略した積層体にて構成することができる。
【００９３】
更に、前記積層体の他に、（１）前記白色散乱体５０の代わりに光反射層と絶縁層を積層して介在させた場合、（２）アクチュエータ部２２上に形成された画素構成体３０である変位伝達部を有色散乱体と透明層の積層体で構成した場合、（３）前記変位伝達部を透明層、有色散乱体、光反射層及び絶縁層の積層体で構成した場合、等の組み合わせが考えられる。
【００９４】
また、この表示素子１４においては、図２、図５及び図６に示すように、光導波板２０とアクチュエータ基板３２との間において、画素構成体３０以外の部分に形成された桟４２を有して構成され、図６の例では、桟４２の上面に直接光導波板２０が固着された場合を示している。桟４２の材質は、熱、圧力に対して変形しないものが好ましい。
【００９５】
ここで、表示素子１４の動作を図２及び図５を参照しながら簡単に説明する。まず、光導波板２０の例えば端部から光１８が導入される。この場合、画素構成体３０が光導波板２０に接触していない状態で、光導波板２０の屈折率の大きさを調節することにより、全ての光１８を光導波板２０の前面及び背面において透過することなく内部で全反射させるようにする。光導波板２０の屈折率ｎとしては、１．３〜１．８が望ましく、１．４〜１．７がより望ましい。
【００９６】
この例においては、アクチュエータ部２２の自然状態において、画素構成体３０の端面が光導波板２０の背面に対して光１８の波長以下の距離で接触しているため、光１８は、画素構成体３０の表面で反射し、散乱光６２となる。この散乱光６２は、一部は再度光導波板２０の中で反射するが、散乱光６２の大部分は光導波板２０で反射されることなく、光導波板２０の前面（表面）を透過することになる。これによって、全てのアクチュエータ部２２がＯＮ状態となり、そのＯＮ状態が発光というかたちで具現され、しかも、その発光色は画素構成体３０に含まれる色フィルタ５２や白色散乱体５０の色に対応したものとなる。この場合、全てのアクチュエータ部２２に対応する画素がＯＮ状態となっているため、表示素子１４の画面からは白色が表示されることになる。
【００９７】
また、更には、アクチュエータ部２２の上部電極４８ｂと下部電極４８ａとの間に低レベル電圧（−１０Ｖ）が駆動電圧として印加されることにより、画素構成体３０の端面が光導波板２０の背面に対して押し付ける状態で接触し、より確実なＯＮ状態を作り出すことが可能となり、安定した表示が可能となる。
【００９８】
この状態から、ある画素に対応するアクチュエータ部２２の上部電極４８ｂと下部電極４８ａとの間に高レベルの駆動電圧（５０Ｖ）が印加されると、当該アクチュエータ部２２が図２に示すように、空所３４側に凸となるように屈曲変位、即ち、下方に屈曲変位して、画素構成体３０の端面が光導波板２０から離隔し、当該アクチュエータ部２２に対応する画素がＯＦＦ状態となり、そのＯＦＦ状態が消光というかたちで具現される。
【００９９】
つまり、この表示素子１４は、画素構成体３０の光導波板２０への接触の有無により、光導波板２０の前面における光の発光（散乱光６２）の有無を制御することができる。
【０１００】
そして、図７に示すように、画像信号における１フレーム（１／６０ｓｅｃ）を３つの時間帯（第１フィールド〜第３フィールド）に分け、各フィールドで３色の光源を切り換えるようにする。例えば第１フィールドで赤色光源（Ｒ光源）からの光を導入し、第２フィールドで緑色光源（Ｇ光源）からの光を導入し、第３フィールドで青色光源（Ｂ光源）からの光を導入することで、モノクロ対応の画素配列でもカラー表示が実現でき、この場合、１つのアクチュエータ部２２で１つの画素２８を構成することができるため、高解像度を実現させることができる。
【０１０１】
そして、各表示素子１４は、図８に示すように、駆動部７０と選択部７２とを有する。
【０１０２】
駆動部７０は、表示部２４の各画素（アクチュエータ部２２）に対応して配列され、対応するアクチュエータ部２２の上部電極４８ｂ（図５参照）に駆動電位Ｖｄを印加して、該アクチュエータ部２２を駆動制御する駆動回路７４と、多数の画素（アクチュエータ部２２）の行数に応じた本数の第１の行選択線７６と、多数の画素の列数に応じた本数の画素信号線７８と、各画素信号線７８に対応して配列され、かつ、１本の画素信号線７８に対して２本の制御線を有する制御信号線８０とを有する。
【０１０３】
また、この駆動部７０は、垂直シフト回路８２と、水平シフト回路８４と、信号制御回路８６と、信号線制御回路８８とを有する。
【０１０４】
垂直シフト回路８２は、第１の行選択線７６に選択的に選択信号Ｓｓを供給して、１行単位にアクチュエータ部２２を順次選択する。また、この垂直シフト回路８２は、行選択のタイミングに同期した同期信号Ｓｈを出力する。水平シフト回路８４は、画素信号線７８にパラレルに画素信号Ｓｄを出力する。信号制御回路８６は、入力される映像信号Ｓｖ及び同期信号Ｓｙに基づいて垂直シフト回路８２及び水平シフト回路８４を制御する。信号線制御回路８８は、画素の列数と同じ個数の調整回路９０を有する。
【０１０５】
調整回路９０は、対応する画素信号線７８を通じて供給された画素信号Ｓｄの属性に基づいて、図１４に示すように、第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２を生成し、それぞれ第１制御線８０ａ及び第２制御線８０ｂに出力する。なお、画素信号Ｓｄ、第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２並びにアクチュエータ部２２に印加される電圧波形等の例については後述する。
【０１０６】
ここで、選択信号Ｓｓ、同期信号Ｓｈ、画素信号Ｓｄ並びに第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２の各波形の一例について図９を参照しながら説明する。
【０１０７】
まず、垂直シフト回路８２にて全行を選択する期間を１サブフィールドとしたとき、同期信号Ｓｈは、図９に示すように、例えば１フィールドの開始（時点ｔ１）と同時に立ち上がり、該１フィールド期間における最初の１サブフィールドの終了（時点ｔ３）と同時に立ち下がる信号波形を有する。
【０１０８】
第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２のレベルは、同期信号Ｓｈ及び画素信号Ｓｄの各レベルに応じて変化する。但し、同期信号Ｓｈが高レベルの期間は、いわゆるリセット期間Ｔｒであって、全ての画素をＯＦＦ（消光）させる。従って、同期信号Ｓｈが低レベルの期間は、いわゆる階調表現期間Ｔｃであって、例えば１行１列目の画素についてみたとき、該画素に対する画素信号Ｓｄが示す階調レベルに応じた分のサブフィールド期間だけ当該画素がＯＮとされる。
【０１０９】
そして、例えば、同期信号Ｓｈが高レベルの期間（リセット期間Ｔｒ）においては、画素信号Ｓｄの属性はＯＦＦ（低レベル）であることから、第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２は共に高レベルとなる。
【０１１０】
同期信号Ｓｈが低レベルの期間（階調表現期間Ｔｃ）であって、画素信号Ｓｄの属性がＯＦＦ（低レベル）の場合は、第１制御信号Ｓｃ１は高レベル、第２制御信号Ｓｃ２は低レベルとなる（時点ｔ３参照）。
【０１１１】
同期信号Ｓｈが低レベルの期間（階調表現期間Ｔｃ）であって、画素信号Ｓｄの属性がＯＮ（高レベル）の場合は、第１制御信号Ｓｃ１は低レベル、第２制御信号Ｓｃ２は低レベルとなる（時点ｔ５参照）。
【０１１２】
なお、垂直シフト回路８２、水平シフト回路８４、信号制御回路８６及び信号線制御回路８８には、電源部９２（図８参照）から電源電圧が供給される。駆動回路７４の具体例については後述する。
【０１１３】
一方、図８に示すように、選択部７２は、表示部２４の行数に応じた本数の第２の行選択線９４と、各第２の行選択線９４に対応して接続された選択回路９６とを有し、垂直シフト回路８２にて選択した行に対応する各アクチュエータ部２２の下部電極４８ａに対して、その行に対応する選択回路９６から第２の行選択線９４を通じて選択電位Ｖｓを印加する。この選択回路９６の詳細は後述する。
【０１１４】
ここで、駆動部７０及び選択部７２の実装について説明する。まず、駆動部７０を表示素子１４に実装する場合、アクチュエータ部２２が形成されたアクチュエータ基板３２のアクチュエータ部２２の形成面に実装することが考えられる。しかし、この場合、画素の開口率に直接関わるアクチュエータ部２２の面積を十分に確保できなくなるおそれがある。一方、アクチュエータ基板３２のうち、アクチュエータ部２２が形成されていない面に実装する場合、実装スペースの確保が困難であるだけでなく、工程が複雑になり、アクチュエータ基板３２の歩留まりの低下を招くおそれがある。
【０１１５】
そこで、本実施の形態では、図１０に示すように、多数の画素に応じて配列されたアクチュエータ部２２をアクチュエータ基板３２に形成し、駆動部７０を別の回路基板１００に形成し、光導波板２０とアクチュエータ基板３２とを貼り合わせ、更に、アクチュエータ基板３２の裏面に回路基板１００を貼り合わせる。
【０１１６】
具体的には、図１１に示すように、一主面に多数のアクチュエータ部２２（図１０参照）が配列形成されたアクチュエータ基板３２のほかに、一主面に駆動回路７４等が形成される領域（配線回路形成領域）１０２が配列形成された回路基板１００を用意する。アクチュエータ基板３２の一主面から他主面につながるスルーホール６６（図５参照）を各アクチュエータ部２２に対応して多数設け、該スルーホール６６におけるアクチュエータ基板３２の他主面側に電極パッド１０４を形成する。即ち、これら電極パッド１０４は、一主面に設けられたアクチュエータ部２２に対応した位置に設けられることになる。
【０１１７】
一方、回路基板１００は、アクチュエータ基板３２の裏面に貼り合わせたときに、各電極パッド１０４に対応した位置にそれぞれ駆動回路７４（図８参照）の電極パッド１０６が形成されている。これら電極パッド１０４と電極パッド１０６との電気的接続によって、回路基板１００における各駆動回路７４とアクチュエータ基板３２における各アクチュエータ部２２とが電気的に接続されることになる。
【０１１８】
選択部７２は、回路基板１００の周辺部（図１１の例では、左端部）に行数に対応した数の電極パッド１０８が形成され、アクチュエータ基板３２には、その他主面のうち、前記電極パッド１０８に対応する位置にそれぞれ電極パッド１１０が形成され、更にこれら電極パッド１１０から一主面に貫通するスルーホール（図示せず）が設けられている。
【０１１９】
これらアクチュエータ基板３２と回路基板１００との貼り合わせは、アクチュエータ基板３２の裏面（多数の電極パッド１０４及び１１０が形成された面）と回路基板１００の一主面とを互いに合わせ、アクチュエータ基板３２における電極パッド１０４と回路基板１００における電極パッド１０６とを例えば半田や導電性樹脂などで貼り合わせると共に、アクチュエータ基板３２における電極パッド１１０と回路基板１００における電極パッド１０８とを例えば半田や導電性樹脂などで貼り合わせる。この貼り合わせによって、アクチュエータ部２２の一方の電極（例えば上部電極４８ｂ）と駆動回路７４の出力とが電気的に接続されることになり、アクチュエータ部２２の他方の電極（例えば下部電極４８ａ）と選択回路９６の出力とが電気的に接続されることになる。
【０１２０】
このような構成により、画素の開口率に直接関わるアクチュエータ部２２を、駆動回路７４の形成面積を考慮せずに配列形成することができ、駆動回路７４についても、アクチュエータ部２２の形成面積を考慮せずに配列形成することができる。
【０１２１】
従って、画素の開口率を大幅に向上させることができると共に、駆動回路７４のレイアウトも自由に設計することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置１０の製造コストの低廉化を図ることができるほか、表示装置１０の利用形態（設置される環境や使用目的等）に応じて様々な構成の表示装置１０を作製できることにつながる。
【０１２２】
更に、この実施の形態では、後述するように、回路基板１００の一主面に、駆動回路７４のほかに、第１の行選択線７６や第１制御線８０ａ及び第２制御線８０ｂ等を形成するようにしている。
【０１２３】
アクチュエータ部２２が形成されたアクチュエータ基板３２に第１の行選択線７６や第１制御線８０ａ及び第２制御線８０ｂ等を形成する場合は、アクチュエータ部２２間の隙間を蛇行させながら配線する必要があり、配線設計の自由度が低くなることと、寄生インダクタンスや寄生抵抗が増大することも懸念される。
【０１２４】
しかし、本実施の形態では、第１の行選択線７６や第１制御線８０ａ及び第２制御線８０ｂ等を駆動回路７４と共に回路基板１００に形成することにより、アクチュエータ部２２の配置に関係なく、自由に配線形成することができることから、配線設計の自由度が向上すると共に、寄生インダクタンスや寄生抵抗の低減も期待できる。
【０１２５】
回路基板１００の構成材料としては、セラミックス、ガラス、プラスチック（板状もしくはフィルム状）等を用いることができる。例えばガラスについては、高耐熱性であることと、表面の欠陥が少ない、あるいは小さいことが好ましい。市販のものでは、コーニング社製のＥａｇｌｅ２０００、Ｃｏｄｅ１７３７、日本板硝子社製のＮＡ３５、旭硝子社製のＡＮ６３５を使用することができる。
【０１２６】
また、プラスチックを用いる場合は、軽量、堅牢、柔軟で、製造コスト的に有利なロール・ツー・ロール方式が適用できるという利点がある。しかし、耐熱性に問題があるため、低温でＴＦＴを製造することが好ましい。
【０１２７】
一方、第１の行選択線７６への選択信号Ｓｓの供給や、画素信号線７８への画素信号Ｓｄの供給、第１制御線８０ａ及び第２制御線８０ｂへの第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２の供給として、図１０に示すように、低圧ロジックＩＣ１１２を用いることができる。この場合、回路基板１００の一主面に形成された駆動部７０から多数の配線を回路基板１００の外部へと引き出す必要があるが、この方法として、図１２に示すように、アクチュエータ部２２と回路基板１００との貼り合わせ部分から例えばＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）１１４を介して直接ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）やＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）などのケーブル１１６を通じて低圧ロジックＩＣ１１２（図１０参照）に接続する方法が考えられる。
【０１２８】
しかし、この方法の場合、ケーブル１１６を引き回すスペースが必要になることから、図１に示すように、多数の表示素子１４を配列させて大型の表示装置１０を構成した場合に、表示素子１４間の接合部の隙間が大きくなるという問題が生じる。
【０１２９】
そこで、本実施の形態では、回路基板１００としてガラスを用いる場合、図１３に示すように、回路基板１００の一主面から端面及び裏面にかけて配線パターン１１８を印刷し（端面印刷）、回路基板１００の裏面において、ＡＣＦ１１４及びケーブル１１６を通じて低圧ロジックＩＣ１１２（図１０参照）に接続する。
【０１３０】
回路基板１００としてプラスチックあるいはセラミックスを用いる場合は、図示しないが、回路基板１００に、それぞれ駆動回路７４に対応してスルーホールを形成し、各スルーホールから配線を引き出すようにすればよい。
【０１３１】
これらの方法においては、表示素子１４間の接合部の隙間を限りなく小さくすることができ、大型の表示装置１０を構成した場合に、各表示素子１４の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【０１３２】
なお、駆動部７０を回路基板１００に形成した場合は、図１２及び図１３に示すように、回路基板１００に１以上の通気孔１２０を形成することが好ましい。これにより、アクチュエータ部２２の耐久性並びに表示素子１４及び表示装置１０の耐久性が著しく向上する。
【０１３３】
次に、本実施の形態に係る駆動回路７４の第１の具体例と選択回路９６について図１４を参照しながら説明する。
【０１３４】
まず、第１の具体例に係る駆動回路７４Ａは、図１４に示すように、制御信号線８０（第１制御線８０ａ及び第２制御線８０ｂ）からの信号に基づいた駆動電位Ｖｄをアクチュエータ部２２の上部電極４８ｂに印加する駆動電位発生回路１３０と、第１の行選択線７６からの選択信号Ｓｓに基づいて、非選択時に制御信号線８０の第１制御線８０ａにおける第１制御信号Ｓｃ１の入力を禁止し、選択時に第１制御信号Ｓｃ１の入力を許可する第１の論理ゲート１３２と、第１の行選択線７６からの選択信号Ｓｓに基づいて、非選択時に制御信号線８０の第２制御線８０ｂにおける第２制御信号Ｓｃ２の入力を禁止し、選択時に第２制御信号Ｓｃ２の入力を許可する第２の論理ゲート１３４とを有する。
【０１３５】
また、この第１の具体例に係る駆動回路７４Ａは、図１４に示すように、第１及び第２の論理ゲート１３２及び１３４がそれぞれトランスファゲートＭ１及びＭ２で構成されている。また、駆動電位発生回路１３０は、高レベル電源（例えば＋３０Ｖ）と低レベル電源（例えば０Ｖ）との間に接続されたチャネル幅の大きい２つのパワーＴＦＴからなる直列回路１３６を有する。
【０１３６】
この直列回路１３６は、ソースに高レベル電源が接続されたｐチャネル型のパワーＴＦＴ（ｐＭ３）と、ソースに低レベル電源が接続されたｎチャネル型のパワーＴＦＴ（ｎＭ４）とを有し、前記パワーＴＦＴ（ｐＭ３）のゲートに第１の論理ゲート１３２を介して第１制御信号Ｓｃ１が印加され、パワーＴＦＴ（ｎＭ４）のゲートに第２の論理ゲート１３４を介して第２制御信号Ｓｃ２が印加されるように配線接続されている。
【０１３７】
直列回路１３６の接点、即ち、出力端子１３８には、電極パッド１０６及び１０４並びに抵抗１４０を介してアクチュエータ部２２の上部電極４８ｂが接続されている。
【０１３８】
また、第１の論理ゲート１３２、第２の論理ゲート１３４、パワーＴＦＴ（ｐＭ３）及びパワーＴＦＴ（ｎＭ４）は、共にソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造とされている。そして、第１の論理ゲート１３２、第２の論理ゲート１３４及びパワーＴＦＴ（ｎＭ４）の基板電位は共に、低レベル電源の電位（例えば０Ｖ）と同じとされ、パワーＴＦＴ（ｐＭ３）の基板電位は論理レベルの高電位（例えば＋５Ｖ）に設定されている。
【０１３９】
一方、選択回路は、高レベル電源（例えば＋５０Ｖ）と低レベル電源（例えば＋２０Ｖ）との間に接続されたチャネル幅の大きい２つのパワーＴＦＴからなる直列回路１４２を有する。
【０１４０】
直列回路１４２は、ソースに高レベル電源が接続されたｐチャネル型のパワーＴＦＴ（ｐＭ５）と、ソースに低レベル電源が接続されたｎチャネル型のパワーＴＦＴ（ｎＭ６）とを有し、前記パワーＴＦＴ（ｐＭ５）のゲートに図示しないコントローラからの第１のスイッチング信号Ｓｗ１が印加され、パワーＴＦＴ（ｎＭ６）のゲートに図示しないコントローラからの第２のスイッチング信号Ｓｗ２が印加されるように配線接続されている。
【０１４１】
直列回路１４２の接点、即ち、出力端子１４４には、電極パッド１０８及び１１０を介してアクチュエータ部２２の下部電極４８ａが接続されている。
【０１４２】
そして、図９に示すように、上述した同期信号Ｓｈが高レベルの期間（リセット期間Ｔｒ）においては、第１及び第２のスイッチング信号Ｓｗ１及びＳｗ２が共に低レベルとなって、パワーＴＦＴ（ｐＭ５）はＯＮ、パワーＴＦＴ（ｎＭ６）はＯＦＦとなり、アクチュエータ部２２の下部電極４８ａに印加される選択電位Ｖｓは＋５０Ｖとなる。
【０１４３】
同期信号Ｓｈが低レベルの期間（階調表現期間Ｔｃ）においては、第１及び第２のスイッチング信号Ｓｗ１及びＳｗ２が共に高レベルとなって、パワーＴＦＴ（ｐＭ５）はＯＦＦ、パワーＴＦＴ（ｎＭ６）はＯＮとなり、アクチュエータ部２２の下部電極４８ａに印加される選択電位Ｖｓは＋２０Ｖとなる。
【０１４４】
ここで、第１の具体例に係る駆動回路７４Ａと選択回路９６の動作について図９も参照しながら説明する。
【０１４５】
この実施の形態では、選択されている行の各画素が例えば消光状態とされるリセットの概念が導入される。
【０１４６】
また、図１５に示すように、リセット期間Ｔｒ後の階調表現期間Ｔｃにおいて、選択行に係る各画素への画素信号Ｓｄの属性に応じて、非選択（ＯＦＦ）、選択（ＯＦＦ）、非選択（ＯＦＦ）、選択（ＯＮ）、非選択（ＯＮ）の５つの動作がある規則性をもって行われることになる。
【０１４７】
具体的には、リセット期間Ｔｒにおいて、ある行に第１の行選択線７６から選択を示す信号が供給され、選択行の各画素に対する画素信号Ｓｄの属性がＯＦＦであった場合、選択中の行における各アクチュエータ部２２には、リセットの状態に応じた駆動電圧Ｖｃ（例えば＋５０Ｖ）が印加される。このとき、前記行における各画素は例えば消光状態とされる。
【０１４８】
その後、上記選択行には第１の行選択線７６から非選択を示す信号が供給されると共に、該選択行における各アクチュエータ部２２には、非選択で、かつ、ＯＦＦの状態に応じた駆動電圧Ｖｃ（例えば＋５０Ｖ）が印加される。このとき、前記選択行における各画素は消光状態が維持される。
【０１４９】
その後、上記選択行に第１の行選択線７６から選択を示す信号が供給されたとき、画素によって、画素信号Ｓｄの属性がＯＦＦであったり、ＯＮであったりする。画素信号Ｓｄの属性がＯＦＦである画素のアクチュエータ部２２に対しては、選択で、かつ、ＯＦＦの状態に応じた駆動電圧Ｖｃ（例えば＋５０Ｖ）が印加される。このとき、当該画素は例えば消光状態が維持される。
【０１５０】
一方、画素信号Ｓｄの属性がＯＮであれば、その画素に対応するアクチュエータ部２２に対しては、選択で、かつ、ＯＮの状態に応じた駆動電圧Ｖｃ（例えば−１０Ｖ）が印加される。このとき、当該画素は例えば発光状態となる。
【０１５１】
その後、上記選択行に第１の行選択線７６から非選択を示す信号が供給されると、該選択行におけるアクチュエータ部２２には前回の選択時における駆動電圧Ｖｃの印加が維持され、選択時にＯＮであった画素はその発光状態が維持され、選択時にＯＦＦであった画素はその消光状態が維持される。
【０１５２】
その後、再び、上記選択行に第１の行選択線７６から選択を示す信号が供給されたとき、画素によって、画素信号Ｓｄの属性がＯＦＦあるいはＯＮとなるが、前回の選択時におけるＯＮ又はＯＦＦが繰り返される場合は、該選択行におけるアクチュエータ部２２には前回の選択時における駆動電圧の印加が維持される。
【０１５３】
また、ある画素について、前回の非選択時にＯＦＦであった状態が次の選択時にＯＮとなった場合は、選択で、かつ、ＯＮの状態に応じた駆動電圧が印加される。このとき、当該画素は例えば発光状態となる。
【０１５４】
反対に、ある画素について、前回の非選択時にＯＮであった状態が次の選択時にＯＦＦにされる場合は、その選択の前段階で、少なくとも当該画素についてリセット及び非選択（ＯＦＦ）を経て選択（ＯＦＦ）とさせなければならず、タイミング的にずれることになる。
【０１５５】
そこで、（１）１フィールド毎（あるいはフレーム毎）に必ずリセットを行い、リセット、つまり、消光状態を始点として階調表現を行う、（２）階調に応じて、非選択（ＯＦＦ）から選択（ＯＮ）に移行するタイミングを制御し、一旦、選択（ＯＮ）で発光したらリセットまで発光を維持する、というように、フィールド単位（あるいはフレーム単位）でみると、消光状態の連続の後に続く発光状態の連続が、階調表現方法として毎フィールド（あるいは毎フレーム）行われることになる。
【０１５６】
次に、図９を参照しながら上述の動作を説明する。まず、１つのフィールドにおける最初の１サブフィールド（リセット期間Ｔｒ）が開始されると、１サブフィールドにかけて高レベルの同期信号Ｓｈが各調整回路９０（図８参照）に出力される。
【０１５７】
表示部２４では、垂直シフト回路８２によって１つの行（例えば１行目）が選択されると、この選択された行に関する各画素には、それぞれ対応する画素信号線７８からそれぞれ画素信号Ｓｄが供給され、更に、選択された行に関する各アクチュエータ部２２の下部電極４８ａには、対応する選択回路９６から第２の行選択線９４を通じて選択電位Ｖｓが印加されることになる。
【０１５８】
そして、リセット期間Ｔｒにおいては、選択された行の各画素に供給される画素信号Ｓｄの属性は全てＯＦＦとなっている。
【０１５９】
従って、図９の時点ｔ１において、第１の行選択線７６の選択信号Ｓｓが高レベル、画素信号線７８の画素信号Ｓｄが低レベル（属性：ＯＦＦ）になると、第１制御信号Ｓｃ１は高レベル、第２制御信号Ｓｃ２は高レベルとなり、例えば１行１列の画素に対応する駆動回路７４Ａにおいては、パワーＴＦＴ（ｐＭ３）がＯＦＦ、パワーＴＦＴ（ｎＭ４）がＯＮとなり、アクチュエータ部２２の上部電極４８ｂに印加される駆動電位Ｖｄは０Ｖとなる。
【０１６０】
このとき、下部電極４８ａには、５０Ｖの選択電位Ｖｓが印加されていることから、アクチュエータ部２２の下部電極４８ａ及び上部電極４８ｂ間に印加される駆動電圧は＋５０Ｖとなり、これにより、該アクチュエータ部２２は、下方に変位し、該アクチュエータ部２２に対応する画素は消光状態（ＯＦＦ）となる。
【０１６１】
その後、時点ｔ２において、第１の行選択線７６の選択信号Ｓｓが低レベルになると、第１及び第２の論理ゲート１３２及び１３４は共にＯＦＦとなる。その結果、各論理ゲート１３２及び１３４の出力インピーダンスが高くなり、各パワーＴＦＴ（ｐＭ３）及び（ｎＭ４）のゲート・サブストレート間容量には、それぞれ高レベル電圧（５Ｖ）が保持された状態となり、パワーＴＦＴ（ｐＭ３）及び（ｎＭ４）はそれぞれＯＦＦ及びＯＮを維持することになる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０１６２】
その後、時点ｔ３から階調表現期間Ｔｃが開始されて、第１の行選択線７６の選択信号Ｓｓが高レベルであって、画素信号線７８の画素信号Ｓｄが例えば低レベル（属性：ＯＦＦ）のとき、第１制御信号Ｓｃ１は高レベル、第２制御信号Ｓｃ２は低レベルとなり、例えば１行１列の画素に対応する駆動回路７４Ａにおいては、パワーＴＦＴ（ｐＭ３）がＯＦＦ、パワーＴＦＴ（ｎＭ４）がＯＦＦとなり、直列回路１３６の出力は高インピーダンス状態となり、アクチュエータ部２２の上部電極４８ｂに印加される駆動電位Ｖｄは０Ｖを維持する。
【０１６３】
このとき、下部電極４８ａには、階調表現期間Ｔｃの開始時点ｔ３から２０Ｖの選択電位Ｖｓが印加されているが、直列回路１３６の出力が高インピーダンス状態であることから、アクチュエータ部２２の下部電極４８ａ及び上部電極４８ｂ間に印加される駆動電圧Ｖｃは＋５０Ｖが維持され、これにより、該アクチュエータ部２２に対応する画素は消光状態（ＯＦＦ）を維持する。
【０１６４】
その後、時点ｔ４において、第１の行選択線７６の選択信号Ｓｓが低レベルになると、時点ｔ２と同様に、パワーＴＦＴ（ｐＭ３）及び（ｎＭ４）は共にＯＦＦを維持することになり、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０１６５】
その後、時点ｔ５において、第１の行選択線７６の選択信号Ｓｓが高レベルであって、画素信号線７８の画素信号Ｓｄが例えば高レベル（属性：ＯＮ）となった場合、第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２は共に低レベルとなり、例えば１行１列の画素に対応する駆動回路７４Ａにおいては、パワーＴＦＴ（ｐＭ３）がＯＮ、パワーＴＦＴ（ｎＭ４）がＯＦＦとなり、アクチュエータ部２２の上部電極４８ｂに印加される駆動電位Ｖｄは＋３０Ｖとなる。
【０１６６】
このとき、下部電極４８ａには、階調表現期間Ｔｃの開始時点ｔ３から２０Ｖの選択電位Ｖｓが印加されていることから、アクチュエータ部２２の下部電極４８ａ及び上部電極４８ｂ間に印加される駆動電圧Ｖｄは−１０Ｖとなり、これにより、該アクチュエータ部２２は、上方に変位し、該アクチュエータ部２２に対応する画素は発光状態（ＯＮ）となる。
【０１６７】
その後、時点ｔ６において、第１の行選択線７６の選択信号Ｓｓが低レベルになると、時点ｔ２と同様に、パワーＴＦＴ（ｐＭ３）はＯＮ、パワーＴＦＴ（ｎＭ４）はＯＦＦを維持することになり、当該アクチュエータ部２２に対応する画素は依然ＯＮのままである。
【０１６８】
次に、回路基板１００に形成される配線や回路のレイアウトについて図１６〜図１８を参照しながら説明する。
【０１６９】
まず、上述したように回路基板１００には、画素に対応して割り当てられた駆動回路７４Ａに対応してそれぞれ配線回路形成領域１０２（図１１参照）が配列される。例えば表示部２４の行数が１２８で、列数が１２８であれば、１２８×１２８＝１６３８４個の配線回路形成領域１０２が配列されることになる。
【０１７０】
そして、図１６に示すように、中央の配線回路形成領域１０２Ａを基準に説明すると、該配線回路形成領域１０２Ａには、該配線回路形成領域１０２Ａの例えば上方向に割り当てられた他の配線回路形成領域１０２Ｂ寄りの部分に、行方向に延びる第１の行選択線７６が形成され、該配線回路形成領域１０２Ａの例えば左方向に割り当てられた他の配線回路形成領域１０２Ｃ寄りの部分に、列方向に延びる制御信号線８０（第１制御線８０ａ及び第２制御線８０ｂ）が形成されている。
【０１７１】
また、例えば配線回路形成領域１０２Ａのうち、第１の行選択線７６（実際には、後述するバイアス電源ライン１５６）と制御信号線８０とで区画された部分に回路形成領域１５０が配置されており、該回路形成領域１５０には、それぞれ対応するアクチュエータ部２２の上部電極４８ｂに通じる電極パッド１０６と、駆動回路７４Ａが形成されている。
【０１７２】
更に、前記配線回路形成領域１０２Ａには、該配線回路形成領域１０２Ａの例えば上方向に割り当てられた他の配線回路形成領域１０２Ｂとの境界部分に、行方向に延びる高レベル電源ライン１５２が形成され、該配線回路形成領域１０２Ａの例えば下方向に割り当てられた他の配線回路形成領域１０２Ｄとの境界部分に、行方向に延びる低レベル電源ライン１５４が形成されている。また、第１の行選択線７６と回路形成領域１５０との間には、行方向に延び、かつ、パワーＴＦＴ（ｐＭ３）の基板電位を供給するためのバイアス電源ライン１５６が形成されている。
【０１７３】
また、図１７に示すように、第１の制御線８０ａは、回路基板１００の裏面から該回路基板１００の第１の端部１００ａを通じて表面（アクチュエータ基板３２との貼りあわせ面）にかけて印刷され（端面印刷）、更に、該回路基板１００の表面においてそれぞれ列方向に延在されて印刷されている。
【０１７４】
これら第１の制御線８０ａは、図１８に示すように、回路基板１００の裏面から第１のＡＣＦ１１４ａ及び第１のケーブル１１６ａを介して図示しない低圧ロジックＩＣに接続される。
【０１７５】
同様に、第２の制御線８０ｂは、図１７に示すように、回路基板１００の裏面から該回路基板１００の第２の端部１００ｂ（第１制御線８０ａが導入された第１の端部１００ａとは反対側の端部）を通じて表面にかけて印刷され（端面印刷）、更に、該回路基板１００の表面においてそれぞれ列方向に延在されて印刷されている。これら第２制御線８０ｂは、図１８に示すように、回路基板１００の裏面から第２のＡＣＦ１１４ｂ及び第２のケーブル１１６ｂを介して図示しない低圧ロジックＩＣに接続される。
【０１７６】
第１の行選択線７６は、図１７に示すように、回路基板１００の裏面から該回路基板１００の第３の端部１００ｃを通じて表面にかけて印刷され（端面印刷）、更に、該回路基板１００の表面においてそれぞれ行方向に延在されて印刷されている。これら第１の行選択線７６は、図１８に示すように、回路基板１００の裏面から第３のＡＣＦ１１４ｃ及び第３のケーブル１１６ｃを介して図示しない低圧ロジックＩＣに接続される。
【０１７７】
なお、少なくとも列方向に延びる第１制御線８０ａ及び第２制御線８０ｂと行方向に延びる第１の行選択線７６との交わった部分には絶縁層１５８が介在され、互いに電気的に接続されないようになっている。これは、各種電源ラインとの電気的絶縁においても同様である。図１６では、絶縁層１５８の表示を省略して示してある。
【０１７８】
第２の行選択線９４は、図１７に示すように、回路基板１００の裏面から該回路基板１００の前記第４の端部１００ｄ（第１の行選択線７６が導入された第３の端部１００ｃとは反対側の端部）を通じて表面にかけて印刷され（端面印刷）、更に、それぞれ対応する電極パッド１０８まで印刷されている。これら第２の行選択線９４は、図１８に示すように、回路基板１００の裏面から第４のＡＣＦ１１４ｄ及び第４のケーブル１１６ｄを介して図示しない低圧ロジックＩＣに接続される。
【０１７９】
高レベル電源ライン１５２は、図１７に示すように、回路基板１００の裏面から該回路基板１００の第１の端部１００ａを通じて表面にかけて印刷され（端面印刷）、かつ、列方向に延びる１つの第１の導入ライン１５２ａと、該第１の導入ライン１５２ａから例えば奇数行に沿って分岐した複数の第１の分岐ライン１５２ｂとを有する。この高レベル電源ライン１５２は、図１８に示すように、回路基板１００の裏面から第１のＡＣＦ１１４ａ及び第１のケーブル１１６ａを介して図示しない電源回路に接続される。
【０１８０】
低レベル電源ライン１５４は、図１７に示すように、回路基板１００の裏面から該回路基板１００の第２の端部１００ｂを通じて表面にかけて印刷され（端面印刷）、かつ、列方向に延びる１つの第２の導入ライン１５４ａと、該第２の導入ライン１５４ａから例えば偶数行に沿って分岐した複数の第２の分岐ライン１５４ｂとを有する。この低レベル電源ライン１５４は、図１８に示すように、回路基板１００の裏面から第２のＡＣＦ１１４ｂ及び第２のケーブル１１６ｂを介して図示しない電源回路に接続される。
【０１８１】
バイアス電源ライン１５６は、回路基板１００の裏面から該回路基板１００の第２の端部１００ｂを通じて表面にかけて印刷され（端面印刷）、かつ、列方向に延びる１つの第３の導入ライン１５６ａと、該第３の導入ライン１５６ａから各行に沿って分岐した複数の第３の分岐ライン１５６ｂとを有する。このバイアス電源ライン１５６は、図１８に示すように、回路基板１００の裏面から第２のＡＣＦ１１４ｂ及び第２のケーブル１１６ｂを介して図示しない電源回路に接続される。
【０１８２】
このように、第１の具体例に係る駆動回路７４Ａにおけるレイアウトにおいては、例えば図１６の配線回路形成領域１０２Ａにおいて、行方向に延びる第１の行選択線７６は、当該配線回路形成領域１０２Ａの例えば上方向に割り当てられた他の配線回路形成領域１０２Ｂ寄りに形成され、列方向に延びる制御信号線８０は、当該配線回路形成領域１０２Ａの例えば左方向に割り当てられた他の配線回路形成領域１０２Ｃ寄りに形成される。このように、各配線は、配線回路形成領域１０２Ａの端の部分に割り当てられることから、第１の行選択線７６（図１６の例では、バイアス電源ライン１５６）と制御信号線８０で区画された回路形成領域１５０としては、面積的に広い領域が割り当てられる。
【０１８３】
従って、駆動回路７４Ａとして複数の薄膜トランジスタを含めた回路とした場合、各薄膜トランジスタの大きさやレイアウトについての自由度を向上させることができる。
【０１８４】
また、当該配線回路形成領域１０２Ａと、該配線回路形成領域１０２Ａの例えば上方向に割り当てられた他の配線回路形成領域１０２Ｂとの境界部分に例えば高レベル電源ライン１５２が形成され、当該配線回路形成領域１０２Ａと、該配線回路形成領域１０２Ｂの例えば下方向に割り当てられた他の配線回路形成領域１０２Ｄとの境界部分に例えば低レベル電源ライン１５４が形成されることになるため、高レベル電源ライン１５２及び低レベル電源ライン１５４をそれぞれ１行置きに形成することが可能となり、電源ライン１５２及び１５４の本数の削減を有効に図ることができる。
【０１８５】
この場合も、各電源ライン１５２及び１５４が配線回路形成領域１０２Ａの端の部分に形成されることから、電源ライン１５２及び１５４を配置したことによる回路形成領域１５０の面積の縮小化はわずかなものとなる。
【０１８６】
また、図１７に示すように、回路基板１００の周辺部（第４の端部１００ｄ側）にそれぞれ選択回路９６に通じる電極パッド１０８を形成するようにしたので、該選択回路９６に通じる電極パッド１０８の存在に関係なく、各配線回路形成領域１０２を形成することができ、各配線回路形成領域１０２の面積が前記電極パッド１０８によって縮小化されるということはない。
【０１８７】
また、第１制御線８０ａを、回路基板１００の第１の端部１００ａを通じて配線し、第２制御線８０ｂを、回路基板１００の第２の端部１００ｂを通じて配線し、第１の行選択線７６を、回路基板１００の第３の端部１００ｃを通じて配線するようにしたので、各列に対応してそれぞれ第１制御線８０ａ及び第２制御線８０ｂを直線的に配線でき、各行に対応してそれぞれ第１の行選択線７６を直線的に配線することができる。
【０１８８】
そのため、各配線において寄生インダクタンスや寄生抵抗の増大を抑えることができ、信号伝達効率の低下を抑えることができる。しかも、各配線回路形成領域１０２において、列方向に延びる第１制御線８０ａ及び第２制御線８０ｂと行方向に延びる第１の行選択線７６を形成させることができる。
【０１８９】
また、高レベル電源ライン１５２の分岐ライン（第１の分岐ライン１５２ｂ）を例えば奇数行に沿って配線し、低レベル電源ライン１５４の分岐ライン（第２の分岐ライン１５４ｂ）を例えば偶数行に沿って配線するようにしたので、１行につき１本の電源ラインが配線されることになり、電源ラインの本数を大幅に削減することができる。これは、各配線回路形成領域１０２における回路形成領域１５０の面積の縮小化を抑えることができることにつながる。
【０１９０】
また、外部からの高レベル電源ライン１５２並びに低レベル電源ライン１５４への導入配線をそれぞれ１本の第１の導入ライン１５２ａ並びに第２の導入ライン１５４ａを通じて行うことができることから、列単位に配線される第１制御線８０ａ及び第２制御線８０ｂの配線を邪魔することなく、電源ラインを導入するための配線を行うことができる。
【０１９１】
そして、上述した各配線（第１の制御線８０ａ、第２の制御線８０ｂ、第１の行選択線７６、高レベル電源ライン１５２、低レベル電源ライン１５４、バイアス電源ライン１５６及び第２の行選択線９４）を、回路基板１００のそれぞれ対応する端部において端面印刷にて配線するようにしたので、図１に示すように、多数の表示素子１４を配列させて大型の表示装置１０を構成した場合に、表示素子１４間の接合部の隙間を限りなく小さくすることができる。そのため、各表示素子１４の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【０１９２】
なお、多数の表示素子１４を配列させて大型の表示装置１０を構成した場合に、各表示素子１４におけるそれぞれ対応する行の第２の行選択線９４を共通化して、対応する１つの選択回路９６に接続するようにしてもよい。例えば各表示素子１４のそれぞれ１行目の第２の行選択線９４を共通化して１行目に対応する選択回路９６に接続する。これにより、選択部７２の構成が簡単になり、表示装置１０の回路構成の簡略化を実現させることができる。
【０１９３】
次に、第２の具体例に係る駆動回路７４Ｂについて図１９〜図２１を参照しながら説明する。なお、図１４、図１６及び図１７と対応するものについては同符号を付してその重複説明を省略する。
【０１９４】
この第２の具体例に係る駆動回路７４Ｂは、上述した第１の具体例に係る駆動回路７４Ａとほぼ同様の構成を有するが、図１９に示すように、高レベル電源と低レベル電源との間に接続される直列回路１３６が、ｎチャネル型のパワーＴＦＴ（ｎＭ３）とｎチャネル型のパワーＴＦＴ（ｎＭ４）とを有する点で異なる。
【０１９５】
この場合、第１の論理ゲート１３２、第２の論理ゲート１３４、パワーＴＦＴ（ｎＭ３）及びパワーＴＦＴ（ｎＭ４）の基板電位を共に、低レベル電源の電位（例えば０Ｖ）に設定することができ、バイアス電源ライン１５６を不要にすることができる。
【０１９６】
これにより、図２０に示すように、各配線回路形成領域１０２Ａ〜１０２Ｄ等の配線回路形成領域１０２（図１１参照）に形成すべき領域のうち、バイアス電源ライン１５６（図１６参照）の形成が不要となり、その分、回路形成領域１５０の面積を増大化させることができ、駆動回路７４Ｂの設計レイアウトの自由度を更に向上させることができる。なお、この図２０では絶縁層１５８の記載を省略して示してある。
【０１９７】
しかも、図２１に示すように、回路基板１００の表面に形成すべき配線のうち、各行に形成する必要があったバイアス電源ライン１５６の第３の分岐ライン１５６ｂとその導入ライン（第３の導入ライン１５６ａ）を不要にすることができ、その分、配線レイアウトの自由度が更に向上することになる。
【０１９８】
また、例えばＣｄＳｅ材料等のように、ｎチャネルしか形成できない材料にも対応することができ、また、ｎチャネルのエンハンスメント形ＦＥＴしか形成できない場合にも十分に対応させることができる。
【０１９９】
なお、第２の具体例に係る駆動回路７４Ｂに対応させるために、調整回路９０（図８参照）から出力される第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２の属性は、図９に示すように、同期信号Ｓｈが高レベルの期間（リセット期間Ｔｒ）においては、画素をＯＦＦにする必要から、駆動電位発生回路１３０の出力を低レベル状態にすればよく、そのためには、第１制御信号Ｓｃ１を低レベル、第２制御信号Ｓｃ２を高レベルにすればよい。
【０２００】
同期信号Ｓｈが低レベルの期間（階調表現期間Ｔｃ）であって、画素信号Ｓｄの属性がＯＦＦ（低レベル）の場合は、駆動電位発生回路１３０の出力を高インピーダンス状態にすればよく、そのためには、第１制御信号Ｓｃ１及び第２制御信号Ｓｃ２を共に低レベルにすればよい。
【０２０１】
同期信号Ｓｈが低レベルの期間（階調表現期間Ｔｃ）であって、画素信号Ｓｄの属性がＯＮ（高レベル）の場合は、駆動電位発生回路１３０の出力を高レベル状態にすればよく、そのためには、第１制御信号Ｓｃ１を高レベル、第２制御信号Ｓｃ２を低レベルにすればよい。
【０２０２】
また、図１４及び図１９に示す選択回路９６においては、ｐチャネル型のパワーＴＦＴ（ｐＭ５）とｎチャネル型のパワーＴＦＴ（ｎＭ６）とを直列に接続して構成するようにしたが、その他、図１９の駆動回路７４Ｂにおける直列回路１３６と同様に、共にｎチャネル型のパワーＴＦＴの直列回路にて構成するようにしてもよい。
【０２０３】
なお、本発明に係る表示装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【０２０４】
【発明の効果】
以上説明したように、本発明に係る表示装置によれば、容量性素子を変位制御するスイッチング素子としてＴＦＴを用いた場合であっても、該スイッチング素子の耐圧の問題を解消することができ、容量性素子の面積（画素の開口率）を十分に確保することができる。
【０２０５】
また、各種配線の引き回しの最適化を図ることができ、しかも、容量性素子の面積を圧迫することなく、駆動回路を形成することができ、画素の開口率を十分に確保することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る表示装置の概略構成を示す斜視図である。
【図２】表示素子の構成を示す断面図である。
【図３】図３Ａはモノクロ表示対応の画素配列に準じ、カラー表示も可能な画素配列の一例を示す説明図であり、図３Ｂはカラー表示対応の画素配列を示す説明図である。
【図４】スペーサ層を薄くした場合の構成例を示す説明図である。
【図５】アクチュエータ部と画素構成体の構成例を示す断面図である。
【図６】表示素子の他の構成を示す断面図である。
【図７】１フレーム及び１フィールドの内訳を示す説明図である。
【図８】本実施の形態に係る駆動部及び選択部を示すブロック図である。
【図９】同期信号、選択信号、画素信号、第１制御信号、第２制御信号及びアクチュエータ部への駆動電圧の各波形並びにパワーＴＦＴ（ｐＭ３）、パワーＴＦＴ（ｎＭ４）、パワーＴＦＴ（ｐＭ５）、パワーＴＦＴ（ｎＭ６）及び画素のＯＮ／ＯＦＦ状態を示すタイミングチャートである。
【図１０】本実施の形態に係る表示素子の構成を示す平面図である。
【図１１】本実施の形態に係る表示素子の構成要素のうち、アクチュエータ基板と回路基板を示す分解斜視図である。
【図１２】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の一例を示す説明図である。
【図１３】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の他の例を示す説明図である。
【図１４】第１の具体例に係る駆動回路及び選択回路を示す回路図である。
【図１５】本実施の形態に係る表示素子での動作遷移を示す説明図である。
【図１６】第１の具体例に係る駆動回路に対応した回路基板上での配線回路形成領域のレイアウトを示す説明図である。
【図１７】第１の具体例に係る駆動回路に対応した回路基板上での各種配線のレイアウトを示す説明図である。
【図１８】各種配線の回路基板の裏面への導出例を示す説明図である。
【図１９】第２の具体例に係る駆動回路及び選択回路を示す回路図である。
【図２０】第２の具体例に係る駆動回路に対応した回路基板上での配線回路形成領域のレイアウトを示す説明図である。
【図２１】第２の具体例に係る駆動回路に対応した回路基板上での各種配線のレイアウトを示す説明図である。
【図２２】提案例に係る表示装置を示す構成図である。
【図２３】提案例に係る表示装置の周辺回路を示すブロック図である。
【図２４】提案例に係る表示装置の他の周辺回路を示すブロック図である。
【図２５】他の提案例に係る表示装置のアクチュエータ部とその周辺を示す平面図である。
【符号の説明】
１０…表示装置                  １４…表示素子
２０…光導波板                  ２２…アクチュエータ部
３０…画素構成体                ３２…アクチュエータ基板
４６…圧電／電歪層              ４８ａ…下部電極
４８ｂ…上部電極                ７０…駆動部
７２…選択部                    ７４、７４Ａ、７４Ｂ…駆動回路
７６…第１の行選択線            ７８…画素信号線
８０…制御信号線                ８０ａ…第１制御線
８０ｂ…第２制御線              ８２…垂直シフト回路
８４…水平シフト回路            ８８…信号線制御回路
９４…第２の行選択線            ９６…選択回路
１０２、１０２Ａ〜１０２Ｄ…配線回路形成領域
１３０…駆動電位発生回路        １３２…第１の論理ゲート
１３４…第２の論理ゲート        １３６…直列回路
１５２…高レベル電源ライン      １５２ａ…第１の導入ライン
１５２ｂ…第１の分岐ライン      １５４…低レベル電源ライン
１５４ａ…第２の導入ライン      １５４ｂ…第２の分岐ライン
１５６…バイアス電源ライン      １５６ａ…第３の導入ライン
１５６ｂ…第３の分岐ライン
【図１】
2004191910.tif 000003
【図２】
2004191910.tif 000004
【図３】
2004191910.tif 000005
【図４】
2004191910.tif 000006
【図５】
2004191910.tif 000007
【図６】
2004191910.tif 000008
【図７】
2004191910.tif 000009
【図８】
2004191910.tif 000010
【図９】
2004191910.tif 000011
【図１０】
2004191910.tif 000012
【図１１】
2004191910.tif 000013
【図１２】
2004191910.tif 000014
【図１３】
2004191910.tif 000015
【図１４】
2004191910.tif 000016
【図１５】
2004191910.tif 000017
【図１６】
2004191910.tif 000018
【図１７】
2004191910.tif 000019
【図１８】
2004191910.tif 000020
【図１９】
2004191910.tif 000021
【図２０】
2004191910.tif 000022
【図２１】
2004191910.tif 000023
【図２２】
2004191910.tif 000024
【図２３】
2004191910.tif 000025
【図２４】
2004191910.tif 000026
【図２５】
2004191910.tif 000027