(57)【要約】【課題】電源電圧の変動に対して論理閾値レベルを滑らかに変換することが可能であり、小規模な回路で常に入力側電圧と論理閾値とのマージンを最大に保つことが可能であり、同時に高集積化、低消費電力化を実現するとともに、入力信号の伝達速度も早いレベル変換回路を提供する。【解決手段】異なる論理信号振幅を有する２つの回路間で、一方の回路から出力される論理信号の論理信号振幅を他方の回路の論理信号振幅に変換して、他方の回路に出力するレベル変換回路において、論理閾値電圧を閾値制御電圧により制御することが可能な論理閾値可変調インバータ２１を備えた構成とする。【選択図】          図１０
2004304433.tif 000002
【特許請求の範囲】
【請求項１】
異なる論理信号振幅を有する２つの回路間で、一方の回路から出力される論理信号の論理信号振幅を他方の回路の論理信号振幅に変換して、他方の回路に出力するレベル変換回路であって、
論理閾値電圧を閾値制御電圧により制御することが可能な論理閾値可変調インバータを備えていることを特徴とするレベル変換回路。
【請求項２】
前記論理閾値可変調インバータは、前記閾値制御電圧により利得係数を制御することが可能な、ｐチャネル及びｎチャネルの利得係数可変ＭＯＳトランジスタにより構成されたＣＭＯＳ型インバータであることを特徴とする請求項１記載のレベル変換回路。
【請求項３】
前記一方の回路から出力される論理信号の論理信号振幅の値に対して負の勾配をもって変化する前記閾値制御電圧を出力するアナログ信号反転回路を備えていることを特徴とする請求項２記載のレベル変換回路。
【請求項４】
前記アナログ信号反転回路は、前記一方の回路の電源電圧に対して負の勾配をもって変化する前記閾値制御電圧を出力することを特徴とする請求項３記載のレベル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電源が混載された半導体集積回路において、異なる電源間の論理信号の論理信号振幅を変換するレベル変換回路に関する。
【０００２】
【従来の技術】
近年、携帯電話やＰＤＡに代表される携帯電子機器の普及に伴い、電子機器の電池駆動により長時間使用を可能とする技術が積極的に研究開発されている。このような携帯電子機器に搭載されるＬＳＩでは、消費電力を低減するとともに回路面積を縮小することが最も重要な技術課題である。そのため、近年では、低消費電力化のためにプロセッサの負荷に応じて消費電力を低減するパワーマネージメント技術の開発が行われている。
【０００３】
一方、近年のＬＳＩの高速化・高機能化に伴って、ＬＳＩの消費電力はますます増加傾向にある。従って、ＬＳＩの消費電力を抑えるためにＬＳＩの動作電圧の低電圧化を行う必要に迫られている。しかし、動作電圧の低電圧化を行うだけでは、動作周波数が低下し高速化の要求に応えられない。そこで、高速性が要求される回路には比較的高い動作電圧、それ以外の回路には低い動作電圧を印加する二電源又は多電源回路技術が用いられるようになってきている。
【０００４】
図１４は多電源回路方式を採用したＬＳＩの回路構成を示す図である。
図１４において、高速性能が必要な回路ブロックＢには高い電源電圧ＶＤＤ０が与えられ、消費電力を低く抑えたい回路ブロックＡ，Ｃには低い電源電圧ＶＤＤ２，ＶＤＤ１が与えられる。これにより、同一の電子回路ハードマクロを低消費電力用から高速用まで幅広く利用することが可能となる。
【０００５】
このように、ＬＳＩの内部に多様な電源電圧を用いる二電源又は多電源回路技術においては、電源電圧の異なる回路間の論理閾値電圧のレベルを効率よく変換するレベル変換回路が使用される。特に、携帯電子機器のようにパワーマネージメント技術においては、更に、電源電圧の動的変動に応じて滑らかに論理閾値電圧のレベル変調を行うことが可能なレベル変換回路が必要とされる。
【０００６】
図１５はＭＯＳインバータを用いて構成したレベル変換回路の最も簡単な構成例を示す図である（特許文献１の図５参照）。
図１５において、レベル変換回路１００は、２つのＣＭＯＳインバータ１０１，１０２により構成されている。各ＣＭＯＳインバータ１０１、１０２は、それぞれ、ｐチャネルのＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という。）１０３，１０５とｎチャネルＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という。）１０４，１０６とを備えている。ＣＭＯＳインバータ１０１のｐＭＯＳ１０３及びｎＭＯＳ１０４のゲートは、入力信号電圧Ｖｉｎが入力される入力ノード１０７に接続され、ｐＭＯＳ１０３及びｎＭＯＳ１０４のドレインは、共通の中間ノード１０９に接続されている。そして、ＣＭＯＳインバータ１０２のｐＭＯＳ１０５及びｎＭＯＳ１０６のゲートも、この中間ノード１０９に接続されている。また、ｐＭＯＳ１０５及びｎＭＯＳ１０６のドレインは、出力ノード１０８に接続されている。また、ｐＭＯＳ１０３，１０５のソースは高電圧側の電源電圧Ｖ２が印加され、ｎＭＯＳ１０４，１０６のソースは接地されている。また、入力ノード１０７には、低電圧側の電源電圧Ｖ１によって駆動される出力回路１１０からの入力信号電圧Ｖｉｎが入力される。
【０００７】
入力信号電圧ＶｉｎがＨ１レベル（＝Ｖ１）からＬレベル（＝０Ｖ）に変化するときは、前段のＣＭＯＳインバータ１０１のｐＭＯＳ１０３はオン状態、ｎＭＯＳ１０４は完全なオフ状態となるので、中間ノードの電圧はＶ２となる。従って、後段のＣＭＯＳインバータ１０２のｐＭＯＳ１０５は完全なオフ状態、ｎＭＯＳ１０６はオン状態となるので、出力ノード１０８には、Ｌレベルが出力される。従って、この場合は特に不都合は生じない。
【０００８】
一方、入力信号電圧ＶｉｎがＬレベルからＨ１レベルに変化するときは、前段のＣＭＯＳインバータ１０１のｎＭＯＳ１０４はオン状態となるが、Ｖ１＜Ｖ２＋Ｖｔｐ（但し、Ｖｔｐ（＜０）は、ｐＭＯＳ１０３の閾値電圧）の場合には、ｐＭＯＳ１０３はカットオフ状態とはならないため、完全なオフ状態とはならない。この場合、中間ノード１０９の電圧は完全なＬレベルとはならない。しかし、ｐＭＯＳ１０３のオン抵抗を、ｎＭＯＳ１０４のオン抵抗に比べて大きくすることで、中間ノード１０９の電圧をｐＭＯＳ１０５がオン状態となる電圧以下に降下させることができる。これにより、後段のＣＭＯＳインバータ１０２のｐＭＯＳ１０５は完全なオン状態、ｎＭＯＳ１０６はオフ状態となるので、出力ノード１０８には、Ｈ２レベル（＝Ｖ２）が出力され、入力信号は正確に伝達される。
【０００９】
しかしながら、この回路方式では、入力信号電圧ＶｉｎがＨ１レベルの場合においては、ｐＭＯＳ１０３とｎＭＯＳ１０４は共にオン状態となるため、これらのトランジスタを通って貫通電流が流れ、電力が消費されるという問題がある。
【００１０】
そこで、例えば、図１６（特許文献１の図１参照）や図１７（特許文献２参照）のように、入力信号電圧ＶｉｎがＨ１レベルの場合における貫通電流を防止する付加回路を備えた種々の回路方式が提案されている。
【００１１】
一方、これとは異なる着想として、図１５におけるｐＭＯＳ１０２について、チャネル領域の中央にソース拡散領域及びドレン拡散領域と離間された高濃度の不純物領域を形成し、ｐＭＯＳ１０２の閾値Ｖｔｐの絶対値を両電源間の電位差（Ｖ２−Ｖ１）よりも大きくした方式が知られている（特許文献３参照）。
【００１２】
【特許文献１】
特開平７−２３１２５４号公報
【特許文献２】
特開２０００−３４９６１７号公報
【特許文献３】
特開平８−２９３７７９号公報
【特許文献４】
特開２００２−２２２９４４号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来のレベル変換回路では、後段のＣＭＯＳインバータの論理閾値は固定されているために、入力信号電圧と論理閾値電圧とのマージンが充分に確保されない。従って、低電圧側の入力側回路と高電圧側の出力側回路の論理閾値電圧の差が大きくなると、充分なマージンが確保されないという問題がある。特に、パワーマネージメント技術において、入力側又は出力側回路が複数段階に渡って電源電圧を切り換えて使用される場合、動作マージンの低下を招き、実用上問題を生じる。
【００１４】
そこで、上記従来のレベル変換回路を多段階に接続して、低電圧側の入力側回路と高電圧側の出力側回路の論理閾値電圧の差に応じてレベル変換回路の接続段数を切り換えて使用することが考えられる。
【００１５】
しかしながら、レベル変換回路を多段階設けると、回路面積が大きくなり高集積化を困難とするとともに、消費電力も大きくなる。また、レベル変換回路の段数を多くすると、信号伝達の遅延時間も長くなり、高速化が困難となる。
【００１６】
また、従来のレベル変換回路では、動作マージンを確保するために入出力論理回路の論理閾値を変更できる範囲は極めて限定されたものとなる。そして、上述のようにレベル変換回路を多段階設けたとしても、入出力側の論理閾値を段階的にしか変更することはできない。従って、ダイナミックな電源電圧の変動に対して滑らかなレベル調整を行うことが困難であった。
【００１７】
そこで、本発明の目的は、電源電圧の変動に対して論理閾値レベルを滑らかに変換することが可能であり、小規模な回路で常に入力側電圧と論理閾値とのマージンを最大に保つことが可能であり、同時に高集積化、低消費電力化を実現するとともに、入力信号の伝達速度も早いレベル変換回路を提供することにある。
【００１８】
【課題を解決するための手段】
以下では、まず最初に、本発明の背景となる前提技術について説明をし、次いで、上記課題を解決するための本発明の構成及び作用について説明する。
【００１９】
〔１〕  前提技術
上記課題を解決するために、本発明においては利得係数可変ＭＯＳトランジスタを用いる。そこで、ここでは、まずこの利得係数可変ＭＯＳトランジスタの実現方法についての説明を行う。利得係数可変ＭＯＳトランジスタとしては、以下のチャネルサイズ可変調ＭＯＳ−ＦＥＴを使用することができる。
【００２０】
（１）チャネルサイズ可変調ＭＯＳＦＥＴ（ＶＳ−ＭＯＳ）
チャネルサイズ可変調ＭＯＳＦＥＴ（以下、「ＶＳ−ＭＯＳ」という。）とは、閾値制御電圧によってその実効的チャネルサイズをアナログ変調することを可能としたＭＯＳＦＥＴである。ＶＳ−ＭＯＳは、そのレイアウトパターンを工夫することにより、従来のＭＯＳ製造プロセスを一切変更することなく製造することが可能である。
【００２１】
図１はＶＳ−ＭＯＳのレイアウト構成の一例を示す図である。
ＶＳ−ＭＯＳ１は、ソース２とドレイン３の間にメインゲート４が形成されており、これは、通常のＭＯＳＦＥＴと同様の構成である。しかし、ＶＳ−ＭＯＳ１では、ソース２とメインゲート４及びドレイン３とメインゲート４の間の一部に、新たに制御ゲート５ａ，５ｂを設けたことを特徴としている。この制御ゲート５ａ，５ｂは、ソース２又はドレイン３の領域をチャネル幅方向に完全に分断するのではなく、必ず一部に隙間６ａ，６ｂが存在するように構成される。また、この隙間６ａ，６ｂは、ゲートの中心点に対して互いに対極となる位置に形成される。
【００２２】
このＶＳ−ＭＯＳ１は、図１に示された制御ゲート長（Ｌｃ）、制御ゲートの隙間幅（Ｓｃ）、制御ゲート５ａ，５ｂとメインゲート４との間隔（Ｓｖ）、並びに、メインゲートのゲート長（Ｌ）及びゲート幅（Ｗ）等の形状パラメータの値により、その電気的特性が決定される。
【００２３】
以下上記ＶＳ−ＭＯＳ１について、その動作原理を説明する。
図２はＶＳ−ＭＯＳの等価回路モデルを表す図、図３はＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。尚、図２において、簡単のため、メインゲート４についてはあえて回路表現はとらずに物理的なゲート形状により示している。また、図２、図３において、（ａ）はＲｃ≒∞（制御ゲート５ａ，５ｂがＯＦＦ状態）の状態を表し、（ｂ）はＲｃ≒Ｒｓ（制御ゲート５ａ，５ｂがＯＮ状態）の場合を示している。
【００２４】
Ｒｓはメインゲート４と制御ゲート５ａ，５ｂとの間の拡散抵抗を示し、Ｒｃは制御ゲートチャネル抵抗を示す。また、ここでは制御ゲート５ａ，５ｂの隙間６ａ，６ｂにおける拡散抵抗は、Ｒｓに比べて充分に小さいと仮定した。
【００２５】
Ｒｃ≒∞の場合、メインゲートチャネルを流れる電流は、各々、制御ゲート５ａ，５ｂの隙間６ａ，６ｂに集中する。その場合、メインゲート４の幅方向に沿って、Ｒｓを流れる電流によって、メインゲート幅方向に電位差が生じ、メインゲート両端での電圧は、空間的に大きく不均一な状態となる。その結果、図３（ａ）に示すように、実効チャネル領域７ａは、メインゲート４のゲート幅方向に対して大きく斜めに変形する。それに伴い、ＶＳ−ＭＯＳの利得係数β（∝Ｗ／Ｌ）は最小となる。すなわち、実効的ゲート幅は狭くなり、実効的ゲート長は長くなる。
【００２６】
一方、Ｒｃ≒Ｒｓの場合では、図２（ｂ）に示すように、Ｒｃを経由する電流の存在によって、Ｒｓを流れる電流が減少し、メインゲート４の両端にかかる電圧の空間的不均一性が緩和される。その結果、図３（ｂ）に示すように、実効的チャネル幅が広くなり、ＶＳ−ＭＯＳの利得係数は大きくなる。
【００２７】
以上のような原理により、ＶＳ−ＭＯＳは、制御ゲート電圧Ｖｃｇによりメインゲート４のチャネルサイズを変調することができる。そして、その変調特性は、ＲｓやＲｃの値によって左右される。従って、レイアウト寸法Ｌｃ，  Ｓｃ，  Ｓｖ  等の値を調整することによって、所望の特性のＶＳ−ＭＯＳを設計することができる。一般には、上記等価回路モデル（図２）からも明らかなとおり、Ｒｓが高いほど、又はＲｃの変化が大きいほど、メインゲート４のチャネルサイズの変調の程度は大きくなる。
【００２８】
（２）チャネルサイズ可変調ＭＯＳＦＥＴの他の例
図４はチャネルサイズ可変調ＭＯＳＦＥＴのレイアウト構成の他の一例を示す図である（特許文献４参照）。
【００２９】
図４において、ＶＳ−ＭＯＳ１’は、ソース２とゲート３との間にメインゲート４’が形成されており、これは従来のＭＯＳＦＥＴと同様の構成である。このＶＳ−ＭＯＳ１’の特徴は、メインゲート４とチャネルの間に、メインゲート４に対して斜めに、メインゲート４よりも幅の広い制御ゲート５’を追加した点である。この制御ゲート５’は、ソース２側及びドレイン３側において、それぞれ、メインゲート４の下部からはみ出た三角形の領域５ａ’，５ｂ’が形成されている。すなわち、制御ゲート５’は、メインゲートの下部の長方形領域と三角形の領域５ａ’，５ｂ’とを併せた平行四辺形の形状に形成されている。
【００３０】
図５は図４のＶＳ−ＭＯＳの形状パラメータを示す図である。このＶＳ−ＭＯＳ１’においては、制御ゲート５’の電圧を制御することで、チャネルサイズを変化させて利得係数βを変調することが可能である。この利得係数βの変調特性は、図５に示した、メインゲート４のゲート長Ｌ及びゲート幅Ｗ並びに制御ゲート５’とメインゲート４とのなす角θによって設定することができる。
【００３１】
以下上記ＶＳ−ＭＯＳ１’について、その動作原理を説明する。
図６は図４のＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。
【００３２】
図６（ａ）は、制御ゲートチャネルのコンダクタンスをメインゲートよりも充分大きくした状態を表す。斜線で示した部分８ａが実効的なゲート領域を表す。また、図中の矢印は、ゲートチャネル内の平均的な電界Ｅの向きを示す。この場合、ゲートチャネル内の平均的な電界は、メインゲート４のゲート幅方向に対してほぼ平行な向きとなる。
【００３３】
図６（ｂ）は制御ゲートチャネルとメインゲートチャネルのコンダクタンスを同じにした状態を表し、図６（ｃ）は制御ゲートチャネルのコンダクタンスをメインゲートのコンダクタンスより充分に小さくした状態を表す。斜線で示した部分８ｂ，８ｃが実効的なゲート領域を表す。また、図中の矢印は、ゲートチャネル内の平均的な電界Ｅの向きを示す。
【００３４】
この場合、ゲートチャネル内の平均的な電界は、メインゲート４のゲート幅方向に対して傾斜し、実効的なチャネル長及びチャネル幅が変化する。これにより、ＶＳ−ＭＯＳの利得係数βも変化する。すなわち、制御ゲート５’に加える電圧によって、利得係数βをアナログ変調することが可能となる。
【００３５】
〔２〕  本発明の構成及び作用
本発明のレベル変換回路の第１の構成は、異なる論理信号振幅を有する２つの回路間で、一方の回路から出力される論理信号の論理信号振幅を他方の回路の論理信号振幅に変換して、他方の回路に出力するレベル変換回路であって、論理閾値電圧を閾値制御電圧により制御することが可能な論理閾値可変調インバータを備えていることを特徴とする。
【００３６】
論理閾値可変調インバータは、論理閾値電圧を閾値制御電圧を連続的に変化させることにより、論理閾値を連続的に変化させることができる。従って、電源電圧の変動に対して論理閾値レベルを滑らかに変換することが可能となる。また、入力側の回路の論理閾値に応じて、動作マージンを最大に保つように論理閾値可変調インバータの論理閾値を変化させることで、小規模な回路で常に入力側電圧と論理閾値とのマージンを最大に保つことが可能となる。
【００３７】
また、論理閾値可変調インバータは論理閾値が閾値制御電圧により変化する以外は、通常のインバータと同様の動作を行うため、入力信号がＨレベルの場合であっても、論理閾値可変調インバータに貫通電流が流れることはない。従って、貫通電流を防止するための付加回路が不要であり、回路を極めて小型化することができる。
【００３８】
また、１つの論理閾値可変調インバータによって、連続的に入力信号電圧の変化に対応できることから、入力側回路と出力側回との論理閾値電圧の差が大きい場合にも、従来のようにレベル変換回路を複数段接続する必要がない。従って、回路が小規模となり高集積化、低消費電力化を実現することが可能となり、入力信号の伝達速度を高速化することができる。
【００３９】
また、本発明のレベル変換回路の第２の構成は、前記第１の構成において、前記論理閾値可変調インバータは、前記閾値制御電圧により利得係数を制御することが可能な、ｐチャネル及びｎチャネルの利得係数可変ＭＯＳトランジスタにより構成されたＣＭＯＳ型インバータであることを特徴とする。
【００４０】
この構成により、閾値制御電圧を変化させることで、各利得係数可変ＭＯＳトランジスタの利得係数が変化し、ＣＭＯＳ型インバータの論理閾値電圧が変化する。従って、閾値制御電圧を電圧制御することにより、レベル変換回路の入力信号電圧に対するマージンを最大化することが可能となる。
【００４１】
また、１つのＣＭＯＳ型インバータにより、異なる複数の入力信号電圧に対して対応することが可能であり、異なる入力信号電圧ごとに複数のレベル変換回路を用意する必要がない。そのため、レベル変換回路の回路面積を縮小することを可能とし、また、それらの各種回路の消費電力を小さくすることが可能となる。
【００４２】
また、本発明のレベル変換回路の第３の構成は、前記第２の構成において、前記一方の回路から出力される論理信号の論理信号振幅の値に対して負の勾配をもって変化する前記閾値制御電圧を出力するアナログ信号反転回路を備えていることを特徴とする。
【００４３】
ｐチャネル及びｎチャネルの利得係数可変ＭＯＳトランジスタ（以下、「ＶＳ−ＭＯＳ」という。）により構成されたＣＭＯＳ型インバータに加えられる閾値制御電圧が上がると、ＣＭＯＳ型インバータを構成するｐチャネルのＶＳ−ＭＯＳ（以下、「ＶＳ−ｐＭＯＳ」という。）の利得係数が低下し、ｎチャネルのＶＳ−ＭＯＳ（以下、「ＶＳ−ｎＭＯＳ」という。）の利得係数が上昇する。その結果、閾値制御電圧が上がるとＣＭＯＳ型インバータの論理閾値電圧が下がり、閾値制御電圧が下がるとＣＭＯＳ型インバータの論理閾値電圧が上がる。
【００４４】
そこで、アナログ信号反転回路によって、一方の回路から出力される論理信号の論理信号振幅の値に対して負の勾配をもって変化する閾値制御電圧を印加することにより、当該論理信号振幅の値に追随させてＣＭＯＳ型インバータの論理閾値電圧を変化させることができる。よって、入力信号電圧に対する論理閾値電圧の動作マージンを常に最大に保つことが可能となる。
【００４５】
また、本発明のレベル変換回路の第４の構成は、前記第３の構成において、前記アナログ信号反転回路は、前記一方の回路の電源電圧に対して負の勾配をもって変化する前記閾値制御電圧を出力することを特徴とする。
【００４６】
一方の回路の入力閾値の論理信号振幅の値は、当該回路に印加される電源電圧に比例して変化する。従って、アナログ信号反転回路により、一方の回路の電源電圧に対して負の勾配をもって変化する前記閾値制御電圧を閾値制御電圧として入力することで、入力信号電圧に対する論理閾値電圧の動作マージンを常に最大に保つことが可能となる。
【００４７】
また、本発明のレベル変換回路の第５の構成は、前記第３又は４の構成において、前記アナログ信号反転回路は、ドレインが出力ノードに接続され、前記一方の回路の電源電圧がゲートに入力されるとともに、閾値制御ゲートが前記出力ノードに接続されたｐチャネル及びｎチャネルの利得係数可変ＭＯＳトランジスタを備えていることを特徴とする。
【００４８】
この構成により、ｐチャネル及びｎチャネルの利得係数可変ＭＯＳトランジスタから構成される回路は、反転アンプとして機能する。従って、基本的にＶＳ−ＭＯＳを２個使用するだけでアナログ信号反転回路を構成することが可能となる。従って、回路面積を極めて小さくすることができ、回路の消費電力も少なくなる。
【００４９】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
図７は本発明の実施形態に係るレベル変換回路において使用されるＶＳ−ＭＯＳにより構成された閾値可変調インバータ（Ｖａｒｉａｂｌｅ  ｔｈｒｅｓｈｏｌｄ  ｉｎｖｅｒｔｅｒ：以下、「ＶＴ−ＩＮＶ」という。）の回路図である。
【００５０】
ＶＴ−ＩＮＶは、閾値制御電圧ＶＣＮＴを変化させることによって、論理閾値電圧（ゲート閾値電圧）Ｖｉｎｖの値を連続的に変調することができるという特徴を有している。尚、以下では、図７のように、ゲートを斜めに横切る矢印のついたＭＯＳＦＥＴの回路記号をもってＶＳ−ＭＯＳを表すこととする。この回路記号中のゲートを斜めに横切る矢印は、制御ゲート・ノード（ＣＧ）を表す。
【００５１】
ＶＴ−ＩＮＶは、ｐチャネルのＶＳ−ＭＯＳ１１とｎチャネルのＶＳ−ＭＯＳ１２とが、駆動電源ノードと接地ノードとの間に直列に接続されている。両ＶＳ−ＭＯＳ１１，１２は、ドレイン同士が出力ノード１３において接続され、両ＶＳ−ＭＯＳ１１，１２のゲートは、入力ノード１４に接続されたＣＭＯＳ型インバータの構成をなしている。また、両ＶＳ−ＭＯＳ１１，１２の制御ゲート・ノードは、ともに閾値制御電圧入力ノード１５に接続されている。
【００５２】
このように、本実施形態の閾値可変調インバータは、２つのＶＳ−ＭＯＳ１１，１２の制御ゲートが共通の閾値制御電圧入力ノード１５に接続されたことを回路構成上の特徴としており、これにより、両ＶＳ−ＭＯＳ１１，１２には共通の閾値制御電圧ＶＣＮＴが入力される。そして、両ＶＳ−ＭＯＳ１１，１２の利得係数βｐ，βｎは、閾値制御電圧ＶＣＮＴに従って、各々が相補的に変調される。すなわち、閾値制御電圧ＶＣＮＴが高くなると、ｎチャネルのＶＳ−ＭＯＳ１２の利得係数βｎは大きくなるが、ｐチャネルのＶＳ−ＭＯＳ１１の利得係数βｐは小さくなる。
【００５３】
このように、ＶＴ−ＩＮＶを構成する２つのＶＳ−ＭＯＳ１１，１２の利得係数βｐ，βｎを相補的に変化させると、１つの閾値制御電圧ＶＣＮＴを変化させることによって、広い範囲にわたってＶＴ−ＩＮＶの論理閾値電圧Ｖｉｎｖの値を変化させることが可能となる。また、両ＶＳ−ＭＯＳ１１，１２に入力する閾値制御電圧ＶＣＮＴの間で誤差が生じない。そのため、両ＶＳ−ＭＯＳ１１，１２の利得係数比βｒ＝βｐ／βｎを高い精度で制御することができる。
【００５４】
図８は閾値制御電圧ＶＣＮＴを変化させた場合のＶＴ−ＩＮＶの直流伝達特性の変化を表した図である。
【００５５】
閾値制御電圧ＶＣＮＴを大きくすると、ＶＴ−ＩＮＶの論理閾値電圧Ｖｉｎｖの値は低くなる。逆に、閾値制御電圧ＶＣＮＴを小さくすると、ＶＴ−ＩＮＶの論理閾値電圧Ｖｉｎｖの値は高くなる。ＶＳ−ＭＯＳ１１，１２では、閾値制御電圧ＶＣＮＴによって利得係数βｐ，βｎの値を連続的に変化させることができるので、ＶＴ−ＩＮＶの論理閾値電圧Ｖｉｎｖの値も連続的に変調することが可能である。
【００５６】
また、ＶＳ−ＭＯＳ１１，１２の制御電圧に対する利得係数βｐ，βｎの変調特性は、その素子の形状パラメータを調整することにより、比較的自由に設定することができる。従って、ＶＴ−ＩＮＶの閾値制御電圧ＶＣＮＴに対する論理閾値の変調特性も比較的自由に設定することができる。
【００５７】
ＶＴ−ＩＮＶの論理閾値電圧Ｖｉｎｖは、通常のＣＭＯＳインバータと同様、ｐチャネルのＶＳ−ＭＯＳ１１の利得係数βｐとｎチャネルのＶＳ−ＭＯＳ１２の利得係数βｎとの利得係数比βｒ＝βｐ／βｎによって、（数１）の式によって表される。
【数１】
2004304433.tif 000003
尚、（数１）において、ＶＤＤは駆動電圧（電源電圧）、Ｖｔｐ，Ｖｔｎはそれぞれｐチャネル、ｎチャネルのＶＳ−ＭＯＳの閾値電圧を表す。
【００５８】
（数１）より、２つのＶＳ−ＭＯＳ１１，１２の利得係数βｎ，βｐは、閾値制御電圧ＶＣＮＴによって調整することができるので、ＶＴ−ＩＮＶでは、閾値制御電圧ＶＣＮＴによって論理閾値電圧Ｖｉｎｖを変調することができることが分かる。
【００５９】
図９は本発明の実施形態に係るレベル変換回路の回路構成を表すブロック図である。
【００６０】
本実施形態のレベル変換回路２０は、論理閾値電圧を閾値制御電圧ＶＣＮＴにより制御することが可能な論理閾値可変調インバータ２１、出力用インバータ２２、及び、閾値制御電圧ＶＣＮＴを発生させるアナログ電圧変換器２３により構成されている。
【００６１】
論理閾値可変調インバータ２１は、アナログ電圧変換器２３により生成される閾値制御電圧ＶＣＮＴによって、その論理閾値電圧Ｖｉｎｖを連続的に変調できる。この論理閾値電圧Ｖｉｎｖは、（数１）から明かなように、閾値制御電圧ＶＣＮＴの上昇に伴って減少する。従って、アナログ電圧変換器２３は、入力側回路の電源電圧ＶＤＤｉｎの値に対して負の勾配をもって変化するアナログ信号反転回路により構成される。これにより、入力側回路の電源電圧ＶＤＤｉｎの上昇に応じて閾値制御電圧ＶＣＮＴを上昇させ、入力側回路の電源電圧ＶＤＤｉｎの下降に応じて閾値制御電圧ＶＣＮＴを下降させることができる。尚、アナログ電圧変換器２３は、固有の電源ごとに一つあれば充分であり、レベル変換回路２０が複数ある場合でも、各レベル変換回路２０ごとに用意する必要はない。
【００６２】
論理閾値可変調インバータ２１の電源電圧は、出力側回路の電源電圧ＶＤＤｏｕｔが印加されるが、出力側回路の電源電圧ＶＤＤｏｕｔが最低値ＶＤＤｍｉｎから最大値ＶＤＤｍａｘの間で変化する場合には、その最大値ＶＤＤｍａｘが印加される。入力信号の論理閾値電圧を電源電圧ＶＤＤｏｕｔの最大値に変換しておけば、その後、変換された入力信号の論理閾値電圧を、出力ノードの負荷に応じて引き下げることは容易だからである。
【００６３】
図１０は本発明の実施形態に係るレベル変換回路２０の具体的な回路構成を表す図である。ここでは、論理閾値可変調インバータ２１とアナログ電圧変換器２３とをＶＳ−ＭＯＳにより構成した回路例を示す。図１０において、論理閾値可変調インバータ２１、出力用インバータ２２、及びアナログ電圧変換器２３は、それぞれ図９のものに対応する。
【００６４】
本実施形態の論理閾値可変調インバータ２１は、閾値制御電圧により利得係数を制御することが可能な、ＶＳ−ｐＭＯＳ３１及びＶＳ−ｎＭＯＳ３２により構成されたＣＭＯＳ型インバータにより構成されている。
【００６５】
ＶＳ−ｐＭＯＳ３１及びＶＳ−ｎＭＯＳ３２のゲートは、入力ノードＡに接続されており、入力側回路から出力される入力信号電圧Ｖｉｎが入力される。また、ＶＳ−ｐＭＯＳ３１及びＶＳ−ｎＭＯＳ３２のドレインは、ともに中間ノードＢに接続されている。ＶＳ−ｐＭＯＳ３１のソースには出力側回路の電源電圧ＶＤＤｏｕｔの最大値ＶＤＤｍａｘが印加される。また、ＶＳ−ｎＭＯＳ３２のソースは接地されている。
【００６６】
出力用インバータ２２は、通常のＣＭＯＳインバータであり、ｐチャネルのＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という。）３３とｎチャネルのＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という。）３４により構成されている。ｐＭＯＳ３３とｎＭＯＳ３４のゲートは、ともに中間ノードＢに接続されており、論理閾値可変調インバータ２１によりレベル変換された反転入力信号電圧が入力される。また、ｐＭＯＳ３３とｎＭＯＳ３４のドレインは、ともに出力ノードＣに接続されており、ここから出力回路に対してレベル変換信号を出力する。この出力用インバータ２２のｐＭＯＳ３３のソースには、実際の出力回路の負荷の大きさに応じて電圧ＶＤＤｈｉｇｈ〜ＶＤＤｏｕｔが印加される（以下、ｐＭＯＳ３３のソース電圧をＶｓで表す）。
【００６７】
アナログ電圧変換器２３は、ＶＳ−ｐＭＯＳ３６及びＶＳ−ｎＭＯＳ３７により構成されたアナログ信号反転回路により構成されている。
【００６８】
ＶＳ−ｐＭＯＳ３６及びＶＳ−ｎＭＯＳ３７のゲートには、ともに入力側回路の電源電圧ＶＤＤｉｎが印加される。また、ＶＳ−ｐＭＯＳ３６及びＶＳ−ｎＭＯＳ３７のドレインは、ともに閾値制御ノードＤに接続されている。また、ＶＳ−ｐＭＯＳ３１及びＶＳ−ｎＭＯＳ３２の閾値制御ゲート及びＶＳ−ｐＭＯＳ３６及びＶＳ−ｎＭＯＳ３７の閾値制御ゲートは、総てこの閾値制御ノードＤに接続されている。また、ＶＳ−ｐＭＯＳ３６のソースには、出力側回路の電源電圧ＶＤＤｏｕｔの最大値ＶＤＤｍａｘが印加される。これは、閾値制御電圧ＶＣＮＴをインバータ２１の電源電圧以下とするためである。また、ＶＳ−ｎＭＯＳ３７のソースは接地されている。
【００６９】
以上のように構成された本実施形態のレベル変換回路について、以下その動作を説明する。
【００７０】
図１１は図１０のレベル変換回路の各ノードにおける電圧波形を表す図である。図１１において、Ａは入力ノードＡ、Ｂは中間ノードＢ、Ｃは出力ノードＣの電圧波形である。
【００７１】
まず、ＶＳ−ｐＭＯＳ３１及びＶＳ−ｎＭＯＳ３２の論理閾値電圧Ｖｉｎｖは、それぞれの閾値制御ゲートに印加される閾値制御電圧ＶＣＮＴによって、Ｖｉｎ／２に設定される。
【００７２】
この状態で、まず、入力ノードＡに加えられる入力信号電圧ＶｉｎがＬレベル（０Ｖ）からＨ１レベル（Ｖｉｎ）に変化した場合、ＶＳ−ｐＭＯＳ３１はオフ状態、ＶＳ−ｎＭＯＳ３２はオン状態となり、中間ノードＢは０Ｖとなる。これにより、ｐＭＯＳ３３がオン状態、ｎＭＯＳ３４がオフ状態となり、出力ノードＣはＨ２レベル（Ｖｓ）となる。
【００７３】
一方、入力ノードＡに加えられる入力信号電圧ＶｉｎがＨ１レベルからＬレベルに変化した場合、ＶＳ−ｐＭＯＳ３１はオン状態、ＶＳ−ｎＭＯＳ３２はオフ状態となり、中間ノードＢの電圧値はＶＤＤｈｉｇｈとなる。これにより、ｐＭＯＳ３３がオフ状態、ｎＭＯＳ３４がオン状態となり、出力ノードＣはＬレベル（０Ｖ）となる。
【００７４】
以上が本実施形態のレベル変換回路２０の基本動作であるが、ここで各ＶＳ−ＭＯＳの利得係数の変調特性の設定方法についての説明をする。
【００７５】
まず、ＶＳ−ｐＭＯＳ３１及びＶＳ−ｎＭＯＳ３２の閾値制御電圧Ｖｃｇに対する利得係数のβｐ、βｎの変調特性を図１２のβｐ（ａ），βｎ（ａ）又はβｐ（ｂ），βｎ（ｂ）のように仮定する。この特性は、各ＶＳ−ＭＯＳの形状パラメータ等によって決定される。
【００７６】
また、ＶＳ−ｐＭＯＳ３１，３６及びＶＳ−ｎＭＯＳ３２，３７の閾値電圧をＶｔｐ＝−０．５Ｖ，Ｖｔｎ＝０．５Ｖとし、ＶＳ−ｎＭＯＳ３２の利得係数のβｎの変調特性を図１２のβｎ（ｂ）とし、ＶＳ−ｐＭＯＳ３６の利得係数のβｐの変調特性を図１２のβｎ（ｂ）のミラー反転特性を示すと仮定する。
【００７７】
この条件下で数値計算すると、図１３のような計算結果が得られる。
図１３は入力側回路の電源電圧に対する閾値制御電圧ＶＣＮＴ及び論理閾値可変調インバータ２１の論理閾値電圧Ｖｉｎｖの変化特性を表す図である。
【００７８】
図１３の点Ａ，Ｂ，Ｃで囲まれた三角形の領域が、論理閾値可変調インバータ２１の論理閾値電圧Ｖｉｎｖとして設定可能な範囲である。最も理想的な論理閾値電圧Ｖｉｎｖは、入力側回路の電源電圧の中間電圧となる直線Ｖｉｎｖ＝ＶＤＤｉｎ／２、すなわち、入力側回路の論理信号の閾値電圧と一致する電圧である。
【００７９】
論理閾値可変調インバータ２１におけるＶＳ−ｐＭＯＳ３１及びＶＳ−ｎＭＯＳ３２の利得係数の変調特性をβｐ（ｂ），βｎ（ｂ）と設定することで、ＶＤＤｉｎ＝１〜２Ｖの範囲内で、論理閾値電圧ＶｉｎｖがＶＤＤｉｎ／２に沿って滑らかに変化するようになる。
【００８０】
従って、ＶＳ−ｐＭＯＳ３１及びＶＳ−ｎＭＯＳ３２の利得係数の変調特性がβｐ（ｂ），βｎ（ｂ）となるように、各ＶＳ−ｎＭＯＳの構造パラメータを決めて設計すれば、入力側回路の電源電圧ＶＤＤｉｎに対する論理閾値可変調インバータ２１の論理閾値電圧Ｖｉｎｖの動作マージンを常に最大となるように設定することが可能となる。
【００８１】
尚、図１３においては、ＶＤＤｉｎが２Ｖ以上となったときにＶｉｎｖの変化が生じなくなっているが、これは、ＶＳ−ＭＯＳは、ゲートの閾値電圧以下では利得係数βを変調することができないことに起因している。従って、必要に応じて、基板バイアス電圧等を調整することによって、各ＶＳ−ＭＯＳの閾値電圧を低くなるように調整することにより解決することができる。
【００８２】
以上のように、レベル変換回路２０の各インバータ２１，２２は、通常のＣＭＯＳインバータと同様、定常状態では、一方のＭＯＳＦＥＴがオン状態のときには他方のＭＯＳＦＥＴはオフ状態であるため、切り替え時の僅かな時間を除き、貫通電流は流れないため、省電力化が図られる。また、基本的に、２個のＭＯＳＦＥＴ及び２個のＶＳ−ＭＯＳＦＥＴにより構成される（アナログ電圧変換器２３は共通化できる）ため、従来に比べて回路面積を極めて小さくできる。
【００８３】
また、上述したように、ＶＳ−ｐＭＯＳ３１及びＶＳ−ｎＭＯＳ３２の利得係数の変調特性を、構造パラメータ等によって調整することにより、
入力側回路の電源電圧ＶＤＤｉｎに追随して論理閾値可変調インバータ２１の論理閾値電圧Ｖｉｎｖを滑らかに変化させることが可能となり、電源電圧ＶＤＤｉｎに対する論理閾値可変調インバータ２１の論理閾値電圧Ｖｉｎｖの動作マージンが常に最大となるように設定することが可能となる。
【００８４】
【発明の効果】
以上のように、本発明によれば、電源電圧の変動に対して論理閾値レベルを滑らかに変換することが可能であり、小規模な回路で常に入力側電圧と論理閾値とのマージンを最大に保つことが可能であり、同時に高集積化、低消費電力化を実現するとともに、入力信号の伝達速度も早いレベル変換回路を提供することが可能となる。
【００８５】
また、アナログ信号反転回路によって、一方の回路から出力される論理信号の論理信号振幅の値に対して負の勾配をもって変化する閾値制御電圧を印加することにより、当該論理信号振幅の値に追随させてＣＭＯＳ型インバータの論理閾値電圧を変化させることで、入力信号電圧に対する論理閾値電圧の動作マージンを常に最大に保つことが可能となる。
【図面の簡単な説明】
【図１】ＶＳ−ＭＯＳのレイアウト構成の一例を示す図である。
【図２】ＶＳ−ＭＯＳの等価回路モデルを表す図である。
【図３】ＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。
【図４】チャネルサイズ可変調ＭＯＳＦＥＴのレイアウト構成の他の一例を示す図である。
【図５】図４のＶＳ−ＭＯＳの形状パラメータを示す図である。
【図６】図４はＶＳ−ＭＯＳの動作状態における実効チャネル領域の形状を表す図である。
【図７】本発明の実施形態に係るレベル変換回路において使用されるＶＳ−ＭＯＳにより構成された閾値可変調インバータの回路図である。
【図８】閾値制御電圧ＶＣＮＴを変化させた場合のＶＴ−ＩＮＶの直流伝達特性の変化を表した図である。
【図９】本発明の実施形態に係るレベル変換回路の回路構成を表すブロック図である。
【図１０】本発明の実施形態に係るレベル変換回路の具体的な回路構成を表す図である。
【図１１】図１０のレベル変換回路の各ノードにおける電圧波形を表す図である。
【図１２】ＶＳ−ＭＯＳの利得係数のβｐ、βｎの変調特性を表す図である。
【図１３】入力側回路の電源電圧に対する閾値制御電圧ＶＣＮＴ及び論理閾値可変調インバータの論理閾値電圧Ｖｉｎｖの変化特性を表す図である。
【図１４】多電源回路方式を採用したＬＳＩの回路構成を示す図である。
【図１５】ＭＯＳインバータを用いて構成したレベル変換回路の最も簡単な構成例を示す図である。
【図１６】従来のレベル変換回路の構成例を示す図である。
【図１７】従来のレベル変換回路の構成例を示す図である。
【符号の説明】
１、１’  ＶＳ−ＭＯＳ
２  ソース
３  ドレイン
４，７  メインゲート
５’，５ａ，５ｂ，５ａ’，５ｂ’  制御ゲート
６ａ，６ｂ  隙間
１１，１２  ＶＳ−ＭＯＳ
１３  出力ノード
１４  入力ノード
１５  閾値制御電圧入力ノード
２０  レベル変換回路
２１  論理閾値可変調インバータ
２２  出力用インバータ
２３  アナログ電圧変換器
３１，３６  ＶＳ−ｐＭＯＳ
３２，３７  ＶＳ−ｎＭＯＳ
３３  ｐＭＯＳ
３４  ｎＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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