(57)【要約】【課題】入力信号のビット数を削減するとともに階調性を損なわないよう処理するノイズシェーピング回路において、入力信号が一定輝度の場合、変調パターンがビートノイズ、若しくは、縦線ノイズとして視認され易い。【解決手段】所定のタイミングで乱数を入力映像データに加算することで、入力信号が一定輝度の場合においても誤差データの出力映像データへの繰越しが規則性を持ったパターンにならない構成とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力映像データに画素毎に誤差データを加算し、結果得られた処理映像データの所定数の下位ビットを次の誤差データとして保持し、前記入力映像データのビット数より少ないビット数の出力映像データに前記出力映像データで表示可能な階調数以上の階調情報を付加するノイズシェーピング回路において、所定数ビット出力の疑似乱数を、前記誤差データに加算することを特徴とするノイズシェービング回路。
【請求項２】
ｍビットの入力映像データに画素毎に誤差データを加算する第一の加算器と、前記第一の加算器の結果を遅延する遅延器を備え、前記遅延器出力の所定数の上位ｎ（ｎ＜ｍ）ビットを出力映像データとし、前記入力映像データのビット数より少ないビット数の前記出力映像データに前記出力映像データで表示可能な階調数以上の階調情報を付加するノイズシェーピング回路において、一周期の長さが異なる疑似乱数発生手段を所定ビット数分有する疑似乱数発生回路と、前記疑似乱数発生回路の出力と前記遅延器出力の所定数の下位（ｍ−ｎ）ビットを一画素毎に加算する第二の加算器とを備え、前記第二の加算器出力を次の誤差データとすることを特徴とするノイズシェーピング回路。
【請求項３】
前記疑似乱数発生回路の疑似乱数発生周期の開始タイミングを水平周期で一定にできるようにしたことを特徴とする請求項１記載のノイズシェーピング回路。
【請求項４】
前記乱数発生回路は水平周期のタイミングで前期疑似乱数発生手段をセットするセットタイミング発生手段を備えることで、疑似乱数発生周期の開始タイミングを水平周期で一定にできるようにしたことを特徴とする請求項２記載のノイズシェーピング回路。
【請求項５】
前記疑似乱数発生回路の疑似乱数発生周期の開始タイミングを水平周期で可変できるようにしたことを特徴とする請求項１、３記載のノイズシェーピング回路。
【請求項６】
前記セットタイミング発生手段は疑似乱数発生周期の開始タイミングを水平周期で可変できるようにしたことを特徴とする請求項２、４記載のノイズシェーピング回路。
【請求項７】
前記疑似乱数発生回路の疑似乱数発生周期の開始タイミングを垂直周期で一定にできるようにしたことを特徴とする請求項１、３記載のノイズシェーピング回路。
【請求項８】
前記セットタイミング発生手段は垂直周期のタイミングで前期疑似乱数発生手段をセットすることで、疑似乱数発生周期の開始タイミングを垂直周期で一定にできるようにしたことを特徴とする請求項２、４記載のノイズシェーピング回路。
【請求項９】
前記疑似乱数発生回路の出力を水平周期で上位ビットと下位ビットを逆転できるようにしたことを特徴とする請求項１記載のノイズシェーピング回路。
【請求項１０】
前記乱数発生回路は水平周期のタイミングで上位ビットと下位ビットを逆転する手段を備えることを特徴とする請求項２記載のノイズシェーピング回路。
【請求項１１】
前記疑似乱数発生回路の出力を水平周期で反転できるようにしたことを特徴とする請求項１記載のノイズシェーピング回路。
【請求項１２】
前記疑似乱数発生回路の出力を水平周期で反転する出力反転タイミング発生手段を備えることを特徴とする請求項２記載のノイズシェーピング回路。
【請求項１３】
前記疑似乱数発生回路の出力を垂直周期で反転できるようにしたことを特徴とする請求項１、１１記載のノイズシェーピング回路。
【請求項１４】
前記出力反転タイミング発生手段は前記疑似乱数発生回路の出力を垂直周期で反転できるようにしたことを特徴とする請求項２、１２記載のノイズシェーピング回路。
【請求項１５】
入力映像データに画素毎に誤差データを加算し、結果得られた処理映像データの所定数の下位ビットを次の誤差データとして保持し、前記入力映像データのビット数より少ないビット数の出力映像データに前記出力映像データで表示可能な階調数以上の階調情報を付加するノイズシェーピング回路において、入力画像信号の黒入力領域を検出し、黒入力時には単純に切捨てをし、黒入力以外の時のみ動作することを特徴とするノイズシェーピング回路。
【請求項１６】
入力映像信号の画質を改善する画質補正回路と、ｍビットの前記画質補正回路出力に画素毎に誤差データを加算する加算器と、前記加算器の結果を遅延する遅延器と、前記遅延器出力の所定数の上位ｎ（ｎ＜ｍ）ビットを出力映像データとし、前記遅延器出力の所定数の下位（ｍ−ｎ）ビットを次の誤差データとし、前記画質補正回路出力のビット数より少ないビット数の前記出力映像データに前記出力映像データで表示可能な階調数以上の階調情報を付加するノイズシェーピング回路において、入力画像信号の黒入力領域を検出する黒入力検出回路と、前記黒入力検出回路出力を入力し、前記入力映像信号からの遅延量を前記遅延器出力と一致させる遅延調整回路と前記遅延器出力の上位ビットを第１の入力とし、前記画質補正回路の出力の上位ビットを第２の入力とし、前記遅延調整回路出力により出力信号を選択する選択器を備えたことを特徴とするノイズシェーピング回路。
【請求項１７】
前記疑似乱数発生回路の疑似乱数発生周期の開始タイミングを水平周期で可変できるとともに、垂直周期でも可変できるようにしたことを特徴とする請求項１、３、５、７記載のノイズシェーピング回路。
【請求項１８】
前記疑似乱数発生回路の出力を水平周期で反転できるようにするとともに、垂直周期でも反転できるようにしたことを特徴とする請求項１、１１、１３記載のノイズシェーピング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は原画像のビット数よりも表示デバイスのビット数が小さい場合、誤差拡散により擬似的に多階調表現を行うノイズシェーピング回路に関する物である。
【０００２】
【従来の技術】
一般に、デジタル信号処理においてはデジタル化するビット数が多ければ多いほど階調性は向上するが、ビット数の増加により回路規模やデバイスのピン数が増大するという課題が発生する。そのために階調性を確保したまま、ビット数を削減するノイズシェーピングの一般的な方法として、加算器と遅延器を用いた回路がよく用いられている。
【０００３】
図９は加算器１と遅延器２から構成されるノイズシェーピング回路で入力信号ｍビットのビット精度を損なわないようにビット数の削減を行う。その際の様子を示したのが図１０である。図１０の例ではｍ＝１０、ｎ＝８としている。入力映像信号が１６進数で３０Ｆである場合。１０進数で表すと７８３である。
【０００４】
これを８ビットに変換すると１９５．７５であるが、単純な切捨てでは１９５となり小数点以下の成分、すなわち１０ビットの下位２ビットの成分が無視されてしまう。ノイズシェーピング回路はその失われる２ビットの成分をＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）化して上位ビットに加算することで、積分効果により下位ビットの情報を擬似的に再現するものである。
【０００５】
遅延器２０２の出力の下位２ビットを加算器２０１にてｍビットの入力映像信号と加算した後、遅延器２０２に入力、遅延器２０２の出力の下位２ビットを除く上位ビットを出力とすることで、上記下位ビットのＰＷＭ処理が可能となる。
【０００６】
ここで、一般的に加算器２０１ではオーバーフローするため後段にリミッタを設けることは言うまでもない。図１０（２）はノイズシェーピング回路によりビット数が８ビットに変換された後のタイミングチャートを示している。
【０００７】
１０ビットで３０Ｆの信号をＣ３、Ｃ４、Ｃ４、Ｃ４、Ｃ３、Ｃ４、Ｃ４、Ｃ４…と変換している。Ｃ３は１０進数で１９５、Ｃ４は１９６である。Ｃ３、Ｃ４、Ｃ４、Ｃ４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。
【０００８】
このように、ノイズシェーピング回路は入力映像信号のビット数より出力映像信号のビット数が少ない場合にも誤差データを周辺画素に拡散する事で擬似的に入力映像信号と同等の階調表現を行うことが出来る。
【０００９】
しかし、前述のノイズシェーピング回路は誤差データのビット数（ｍ−ｎ）が多くなるに従って誤差データ繰り越し周期が長期化し、中間階調表現するために要する画素数が増加する。
【００１０】
このような誤差データのビット数が大きなノイズシェーピング回路に広範囲の同一輝度データ領域が存在する映像信号が入力した場合、誤差繰り越しパターンの規則性により斜め線が発生する等課題が生じる為、従来のノイズシェーピング回路では、所定のタイミングで前記誤差データの代わりに乱数を入力映像データに加算する事で、入力映像データに同一値が連続した場合においても誤差データの出力映像データへの繰り越しが規則性を持たないようにしている（例えば特許文献１参照。）。
【００１１】
また、フラット領域検出回路を設けその検出結果により誤差データをリセットさせるようにしている場合もあった（例えば特許文献２参照。）。
【００１２】
【特許文献１】
特開２００１−１４４５９号公報（第５頁、第１図）
【特許文献２】
特許第２９７５８２３号公報（第６頁、第１図）
【００１３】
【発明が解決しようとする課題】
しかし上述のような処理では、入力信号が一定輝度で、且つ、誤差データのビット数が多い場合、特に大型で低解像度の液晶パネル、例えば２０Ｖ型で解像度ＶＧＡ（６４０ドット×４８０ライン）のような、１画素が大きい場合には、ＰＷＭ成分がビートノイズもしくは縦線ノイズとして視認されるという課題があった。
【００１４】
【課題を解決するための手段】
前記課題を解決するために本発明のノイズシェーピング回路は、所定数ビット出力の疑似乱数を、前記誤差データに加算することで、入力信号が一定輝度で誤差データのビット数が多い場合、特に大型で低解像度の液晶パネルの場合であっても、ＰＷＭ成分がビートノイズもしくは縦線ノイズとして視認されるのを防ぐことを特徴とするものである。
【００１５】
【発明の実施の形態】
本発明の請求項１に記載の発明は、入力映像データに画素毎に誤差データを加算し、結果得られた処理映像データの所定数の下位ビットを次の誤差データとして保持し、前記入力映像データのビット数より少ないビット数の出力映像データに前記出力映像データで表示可能な階調数以上の階調情報を付加するノイズシェーピング回路において、所定数ビット出力の疑似乱数を、前記誤差データに加算することを特徴とするノイズシェービング回路であり、入力映像データに同一値が連続した場合においても誤差データの出力映像データへの繰り越しが、ビートノイズもしくは縦線ノイズとして視認されるのを防ぐことを特徴とするものである。
【００１６】
本発明の請求項２に記載の発明は、ｍビットの入力映像データに画素毎に誤差データを加算する第一の加算器と、前記第一の加算器の結果を遅延する遅延器を備え、前記遅延器出力の所定数の上位ｎ（ｎ＜ｍ）ビットを出力映像データとし、前記入力映像データのビット数より少ないビット数の前記出力映像データに前記出力映像データで表示可能な階調数以上の階調情報を付加するノイズシェーピング回路において、一周期の長さが異なる疑似乱数発生手段を所定ビット数分有する疑似乱数発生回路と、前記疑似乱数発生回路の出力と前記遅延器出力の所定数の下位（ｍ−ｎ）ビットを一画素毎に加算する第二の加算器とを備え、前記第二の加算器出力を次の誤差データとすることを特徴とするノイズシェーピング回路であり、入力映像データに同一値が連続した場合においても誤差データの出力映像データへの繰り越しが、ビートノイズもしくは縦線ノイズとして視認されるのを防ぐことを特徴とするものである。
【００１７】
本発明の請求項３に記載の発明は、疑似乱数発生回路を備えた請求項１のノイズシェーピング回路において、疑似乱数発生周期の開始タイミングを水平周期で一定にできるようにしたことを特徴とするノイズシェーピング回路であり、誤差データの出力映像データへの繰り越しが、ちらつきとして視認されるのを抑制することができる。
【００１８】
本発明の請求項４に記載の発明は、疑似乱数発生回路を備えた請求項２のノイズシェーピング回路において、疑似乱数発生回路は水平周期のタイミングで前期疑似乱数発生手段をセットするセットタイミング発生手段を備えることで、疑似乱数発生周期の開始タイミングを水平周期で一定にできるようにしたノイズシェーピング回路であり、誤差データの出力映像データへの繰り越しが、ちらつきとして視認されるのを抑制することができる。
【００１９】
本発明の請求項５に記載の発明は、疑似乱数発生回路を備えた請求項１、３のノイズシェーピング回路において、疑似乱数発生回路の疑似乱数発生周期の開始タイミングを水平周期で可変できるようにしたことを特徴とするノイズシェーピング回路であり、誤差データの出力映像データへの繰り越しパターンを垂直方向で散らすことで、パターンが視認されるのを抑制することができる。
【００２０】
本発明の請求項６に記載の発明は、疑似乱数発生回路を備えた請求項２、４のノイズシェーピング回路において、セットタイミング発生手段は疑似乱数発生周期の開始タイミングを水平周期で可変できるようにしたことを特徴とする請求項２、４記載のノイズシェーピング回路であり、誤差データの出力映像データへの繰り越しパターンを垂直方向で散らすことで、パターンが視認されるのを抑制することができる。
【００２１】
本発明の請求項９に記載の発明は、疑似乱数発生回路を備えた請求項１のノイズシェーピング回路の出力を水平周期で上位ビットと下位ビットを逆転できるようにしたことを特徴とするノイズシェーピング回路であり、垂直方向へのパターンを散らすことでパターンが視認されるのを抑制することができる。
【００２２】
本発明の請求項１０に記載の発明は、疑似乱数発生回路を備えた請求項２のノイズシェーピング回路で、疑似乱数発生回路は水平周期のタイミングで上位ビットと下位ビットを逆転する手段を備えることを特徴とするノイズシェーピング回路であり、垂直方向へのパターンを散らすことでパターンが視認されるのを抑制することができる。
【００２３】
本発明の請求項１１に記載の発明は、疑似乱数発生回路を備えた請求項１のノイズシェーピング回路で、疑似乱数発生回路の出力を水平周期で反転できるようにしたことを特徴とするノイズシェーピング回路であり、垂直方向へのパターンを散らすことでパターンが視認されるのを防抑制することができる。
【００２４】
本発明の請求項１２に記載の発明は、疑似乱数発生回路を備えた請求項２のノイズシェーピング回路の疑似乱数発生回路の出力を水平周期で反転する出力反転タイミング発生手段を備えることを特徴とするノイズシェーピング回路であり、垂直方向へのパターンを散らすことでパターンが視認されるのを防抑制することができる。
【００２５】
本発明の請求項１５に記載の発明は、入力映像データに画素毎に誤差データを加算し、結果得られた処理映像データの所定数の下位ビットを次の誤差データとして保持し、前記入力映像データのビット数より少ないビット数の出力映像データに前記出力映像データで表示可能な階調数以上の階調情報を付加するノイズシェーピング回路において、入力画像信号の黒入力領域を検出し、黒入力時には単純に切捨てをし、黒入力以外の時のみ動作することを特徴とするノイズシェーピング回路であり、
本発明の請求項１６に記載の発明は、入力映像信号の画質を改善する画質補正回路と、ｍビットの前記画質補正回路出力に画素毎に誤差データを加算する加算器と、前記加算器の結果を遅延する遅延器と、前記遅延器出力の所定数の上位ｎ（ｎ＜ｍ）ビットを出力映像データとし、前記遅延器出力の所定数の下位（ｍ−ｎ）ビットを次の誤差データとし、前記画質補正回路出力のビット数より少ないビット数の前記出力映像データに前記出力映像データで表示可能な階調数以上の階調情報を付加するノイズシェーピング回路において、入力画像信号の黒入力領域を検出する黒入力検出回路と、前記黒入力検出回路出力を入力し、前記入力映像信号からの遅延量を前記遅延器出力と一致させる遅延調整回路と前記遅延器出力の上位ビットを第１の入力とし、前記画質補正回路の出力の上位ビットを第２の入力とし、前記遅延調整回路出力により出力信号を選択する選択器を備えたことを特徴とするノイズシェーピング回路であり、黒入力部分にビートノイズが発生することを防ぐ。以下に、本発明の一実施の形態について、図１、図２、図３を用いて説明する。
【００２６】
（実施の形態１）
図１は本発明の実施の形態１におけるノイズシェーピング回路のブロック構成図である。
【００２７】
ｍビットの入力映像信号を誤差拡散によりｎビット（ｎ＜ｍ）の出力映像信号として後段回路へ出力するノイズシェーピング回路である。図１において、符号１０１はｍビットの入力映像信号に（ｍ−ｎ）ビットの誤差データを画素毎に加算する第一の加算器であり、１０２は前記加算器１０１の出力結果を一画素期間遅延する遅延器であり、遅延器１０２の出力の上位ｎビットを出力映像信号として後段回路へ出力する。
【００２８】
１０３は一周期の長さが異なる疑似乱数発生手段を所定ビット数分有する疑似乱数発生回路であり、１０４は疑似乱数発生回路１０３の出力と遅延器１０２の出力の所定数の下位（ｍ−ｎ）ビットを一画素毎に加算する第二の加算器であり、第二の加算器１０４の出力を次の誤差データとする。
【００２９】
また、図２は前記擬似乱数発生回路１０３を構成する一例図である。擬似乱数発生手段として擬似ランダム符号とも呼ばれるＰＮ符号を利用している。図３はＰＮ符号発生回路の構成例である。ＰＮ符号を発生させる多項式によってその符号系列が決定され、Ｎ次の多項式によって得られるＰＮ符号系列の１周期の長さは（２のＮ乗−１）となる。
【００３０】
例えば３次のＰＮ符号系列は図３に示すように、セット端子付き遅延器１０５と、排他的論理和演算器１０６から構成でき、初期セットタイミング信号が入力された時点から７ビット周期の擬似乱数を出力することができる。
【００３１】
図２では４ビットの擬似乱数を発生する例を示しており、それぞれ次数の異なる１ビット出力のＰＮ符号発生回路を４個備え、これらを組み合わせて４ビットデータとすることで、擬似乱数データの周期を長期化し、誤差繰り越しの周期を長期化することにより、入力映像データに同一値が連続した場合においても誤差データの出力映像データへの繰り越しが、ビートノイズもしくは縦線ノイズとして視認されるのを防ぐことを可能となる。
【００３２】
つぎに、本発明の他の実施の形態について、図を用いて説明する。なお、前述した実施の形態と同じ構成については同じ符号を用い、説明を省略する。
【００３３】
（実施の形態２）
図４は実施の形態２における擬似乱数発生回路であり、論理和演算器１０７を備え、初期セットタイミング信号と一画素幅の水平同期信号との論理和出力をＰＮ符号発生回路のセットタイミングとする。かかる構成で疑似乱数発生周期の開始タイミングを水平周期で一定にできるようにし、誤差データの出力映像データへの繰り越しが、ちらつきとして視認されるのを抑制することが可能となる。
【００３４】
（実施の形態３）
図５は実施の形態３における擬似乱数発生回路であり、初期セットタイミング信号と一画素幅の水平同期信号とを入力とする論理和演算器１０７と、水平カウンタ１０９を備え、水平カウンタ１０９の出力値に応じて遅延量を可変する、水平水平位相遅延器１０８を備える。
【００３５】
水平位相遅延器１０８の出力をＰＮ符号発生回路のセットタイミングとする。
かかる構成でＰＮ符号のセットタイミングを水平周期で可変できるようにし、誤差データの出力映像データへの繰り越しパターンを垂直方向で散らすことで、パターンが視認されるのを抑制することが可能となる。
【００３６】
（実施の形態４）
図６は実施の形態４における疑似乱数発生回路であり、４つのＰＮ符号発生回路の出力Ａ、Ｂ、Ｃ、Ｄを｛Ａ，Ｂ，Ｃ，Ｄ｝の順に並べたものを一方の入力とし、｛Ｄ，Ｃ，Ｂ，Ａ｝の順に並べたものをもう一方の入力とする選択器１１１を備え、水平カウンタ１１０の出力により、水平周期のタイミングで上位ビットと下位ビットを逆転したものを擬似乱数発生回路の出力とすることで、垂直方向へのパターンを散らすことでパターンが視認されるのを抑制することが可能となる。
【００３７】
（実施の形態５）
図７は実施の形態５における擬似乱数発生回路であり、反転演算器１１２と水平カウンタ１１０を備え、疑似乱数発生回路の出力を水平周期で反転することで、垂直方向へのパターンを散らすことでパターンが視認されるのを抑制することが可能となる。
【００３８】
（実施の形態６）
図８は実施の形態６におけるノイズシェーピング回路の構成図の一例である。
図８において、２０１は入力映像信号の画質を改善する画質補正回路、２０２はｍビットの前記画質補正回路出力に画素毎に誤差データを加算する加算器、２０３は加算器２０２の結果を遅延する遅延器であり、遅延器２０３の出力の所定数の上位ｎ（ｎ＜ｍ）ビットを出力映像データとし、遅延器出力２０３の所定数の下位（ｍ−ｎ）ビットを次の誤差データとし、画質補正回路２０１の出力のビット数より少ないビット数の前記出力映像データに前記出力映像データで表示可能な階調数以上の階調情報を付加するノイズシェーピング回路において、入力画像信号の黒入力領域を検出する黒入力検出回路２０５と、黒入力検出回路２０５の出力を入力し、前記入力映像信号からの遅延量を前記遅延器出力と一致させる遅延調整回路２０６と遅延器２０３の出力の上位ビットを第１の入力とし、画質補正回路２０１の出力の上位ビットを第２の入力とし、遅延調整回路２０６の出力により出力信号を選択する選択器２０４を備える構成となる。
【００３９】
かかる構成にて黒入力部分を検出し、黒入力部分では単純な切捨てを行い、黒入力以外の部分のみ動作することで黒入力時のノイズと通常動作時の階調性を両立することが可能となる。
【００４０】
【発明の効果】
以上のように本発明のノイズシェーピング回路によれば、同一値が連続した入力映像データの場合にも、誤差繰り越しデータの規則性によりＰＷＭ成分がノイズとして視認されることなく、入力映像データと同等の諧調出力することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるノイズシェーピング回路のブロック構成図
【図２】擬似乱数発生回路構成例図
【図３】ＰＮ符号発生回路の構成例図
【図４】本発明の実施の形態２における擬似乱数発生回路のブロック構成図
【図５】本発明の実施の形態３における擬似乱数発生回路のブロック構成図
【図６】本発明の実施の形態４における擬似乱数発生回路のブロック構成図
【図７】本発明の実施の形態５における擬似乱数発生回路のブロック構成図
【図８】本発明の実施の形態６におけるノイズシェーピング回路のブロック構成図
【図９】ノイズシェーピング回路の一例を示した図
【図１０】同回路における動作を示したタイミングチャート
【符号の説明】
１  画質補正回路
２  加算器
３  遅延器
１０１  加算器
１０２  遅延器
１０３  擬似乱数発生回路
１０４  加算器
１０５  セット端子付き遅延器
１０６  排他的論理和演算器
１０７  セット端子付き遅延器
１０８  水平位相遅延器
１０９  水平カウンタ
１１０  水平カウンタ
１１１  選択器
１１２  反転演算器
２０１  画質補正回路
２０２  加算器
２０３  遅延器
２０４  選択器
２０５  黒入力検出回路
２０６  遅延調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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