(57)【要約】【課題】基本検査装置を用いて液晶ドライバＬＳＩの複数電位出力タイミング検査を行う場合、その複数の電位を“Ｈ”レベル、“Ｌ”レベルの組み合わせを用い、数回検査するために膨大な検査時間を必要としていた。【解決手段】液晶ドライバＬＳＩの試験において、周波数や位相の異なる波形を出力するＬＣＤ波形生成回路２０とモードを切り替えるテストモード切替回路２１と複数の液晶表示電圧とＬＣＤ波形生成回路２０から出力された信号を選択するＬＣＤ信号選択回路２２を搭載することにより、複数の液晶表示電圧を、“Ｈ”レベル、“Ｌ”レベルの電位のみで、周波数や位相の違いから判別することができる。これにより、従来数回行っていた検査を１回で行えるために膨大な検査時間を短縮することができる。【選択図】  図１
2004279193.tif 000002
【特許請求の範囲】
【請求項１】
複数レベルの入力電圧と液晶表示波形を示すセグメント出力データと基準クロックとを入力し、前記セグメント出力データと前記基準クロックとの組み合わせに応じて前記複数レベルの入力電圧を時系列的に組み合わせて液晶セグメント電極・コモン電極ドライブ用のセグメント出力信号およびコモン出力信号を生成出力するタイミング制御回路を備えた半導体検査装置であって、さらに、
前記基準クロックに同期して周波数を異にする複数種類のテスト信号を生成出力する波形生成回路と、
テストモードを通常モードと検査モードとに切り替えるテストモード信号を出力するテストモード切替回路と、
前記複数レベルの入力電圧と前記波形生成回路からのテスト信号とを前記テストモード信号に基づいて選択する選択回路とを備えたことを特徴とする半導体検査装置。
【請求項２】
さらに、前記セグメント出力信号または前記コモン出力信号を検査対象信号として、この検査対象信号の比較基準のために前記セグメント出力データを前記基準クロックに基づいて変換して比較データを生成出力するデータ変換回路と、
前記タイミング制御回路からの前記検査対象信号と前記比較データとを比較する比較回路とを備えていることを特徴とする請求項１に記載の半導体検査装置。
【請求項３】
複数レベルの入力電圧と液晶表示波形を示すセグメント出力データと基準クロックとを入力し、前記セグメント出力データと前記基準クロックとの組み合わせに応じて前記複数レベルの入力電圧を時系列的に組み合わせて液晶セグメント電極・コモン電極ドライブ用のセグメント出力信号およびコモン出力信号を生成出力するタイミング制御回路を備えた半導体検査装置であって、さらに、
前記タイミング制御回路からの前記セグメント出力信号と前記コモン出力信号の１つを検査対象信号として選択し、Ａ／Ｄ割込み信号の入力に基づいて前記検査対象信号の選択を順次に切り替えるＡ／Ｄ入力選択回路と、
前記Ａ／Ｄ入力選択回路で選択された前記検査対象信号をＡ／Ｄ変換しＡ／Ｄ変換値を出力するとともに、１つの信号のＡ／Ｄ変換終了に伴って前記Ａ／Ｄ割込み信号を生成し前記Ａ／Ｄ入力選択回路に出力するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換値の比較基準としての比較データを外部から入力する比較データ入力端子と、
前記Ａ／Ｄ変換器による前記Ａ／Ｄ変換値を前記比較データ入力端子からの前記比較データと比較する比較回路とを備えたことを特徴とする半導体検査装置。
【請求項４】
複数レベルの入力電圧と液晶表示波形を示すセグメント出力データと基準クロックとを入力し、前記セグメント出力データと前記基準クロックとの組み合わせに応じて前記複数レベルの入力電圧を時系列的に組み合わせて液晶セグメント電極・コモン電極ドライブ用のセグメント出力信号およびコモン出力信号を生成出力するタイミング制御回路を備えた半導体検査装置であって、さらに、
前記タイミング制御回路からの前記セグメント出力信号と前記コモン出力信号の１つを検査対象信号として選択して出力し、かついずれの検査対象信号を選択しているかの選択識別信号を生成出力するとともに、Ａ／Ｄ割込み信号の入力に基づいて前記検査対象信号の選択を順次に切り替えるＡ／Ｄ入力選択回路と、
前記Ａ／Ｄ入力選択回路で選択された前記検査対象信号をＡ／Ｄ変換しＡ／Ｄ変換値を出力するとともに、１つの信号のＡ／Ｄ変換終了に伴って前記Ａ／Ｄ割込み信号を生成し前記Ａ／Ｄ入力選択回路に出力するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換値の比較基準としての比較データを格納し、前記選択識別信号をアドレスとして対応する比較データが読み出される記憶装置と、
前記Ａ／Ｄ変換器による前記Ａ／Ｄ変換値を前記記憶装置からの前記比較データと比較する比較回路とを備えたことを特徴とする半導体検査装置。
【請求項５】
さらに、前記基準クロックをカウントして、前記Ａ／Ｄ入力選択回路における前記検査対象信号選択の切り替えの繰り返し回数を制御するカウンタとを備えたことを特徴とする請求項３または請求項４に記載の半導体検査装置。
【請求項６】
前記比較回路による比較結果を外部出力する検査結果出力端子を備えていることを特徴とする請求項３から請求項５までのいずれかに記載の半導体検査装置。
【請求項７】
前記波形生成回路は、前記周波数を異にする複数種類のテスト信号に代えて、位相を異にする複数種類のテスト信号を生成出力するものである請求項１から請求項６までのいずれかに記載の半導体検査装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の検査装置に関するものである。
【０００２】
【従来の技術】
従来、液晶ドライバＬＳＩ等の半導体集積回路の検査装置として、複数の出力端子から出力される階調電圧値を個別に測定し、期待電圧範囲の下限値、上限値と階調電圧値との差電圧値を算出し、正常か否かの判定をするものがある（例えば、特許文献１参照）。
【０００３】
これとは別に、基本検査装置を用いる検査装置も知られている。図９は従来の液晶ドライバＬＳＩにおける基本検査装置を伴う半導体検査装置の構成を示すブロック図である。１はＳＥＧ表示ＲＡＭ２、ＬＣＤ電圧タイミング制御回路３およびクロック生成回路４からなる基本検査装置である。Ｓ５は液晶のセグメント電極をドライブするためのＳＥＧｎ出力信号、Ｓ６はコモン電極ＣＯＭ０をドライブするためのＣＯＭ０出力信号、Ｓ７はＣＯＭ１をドライブするためのＣＯＭ１出力信号、Ｓ８はＣＯＭ２をドライブするためのＣＯＭ２出力信号、Ｓ９はＣＯＭ３をドライブするためのＣＯＭ３出力信号である。Ｓ１１はＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９を生成する元になる入力電圧を供給するＶＬＣ１入力電圧、Ｓ１２は同じくＶＬＣ２入力電圧、Ｓ１３は同じくＶＬＣ３入力電圧である。
【０００４】
２はＳＥＧｎ出力信号Ｓ５の波形データを格納するＳＥＧ表示ＲＡＭ、Ｓ２はＳＥＧｎＲＡＭ出力データ、Ｓ４は基準クロックとしてのＬＣＤクロック、３はＳＥＧｎＲＡＭ出力データＳ２、ＶＬＣ１入力電圧Ｓ１１、ＶＬＣ２入力電圧Ｓ１２、ＶＬＣ３入力電圧Ｓ１３、ＬＣＤクロックＳ４より、ＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９を生成するＬＣＤ電圧タイミング制御回路である。
【０００５】
図１０は従来の液晶表示ドライバＬＳＩの動作タイミング例である。ここでは、ＶＬＣ１入力電圧Ｓ１１＝３Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖを印加し、液晶表示パネルに出力される信号は、Ｔ０−Ｔ８を１周期とし、これを繰り返すものとする。
【０００６】
ＳＥＧ表示ＲＡＭ２は、ＬＣＤクロックＳ４の立ち上がりに同期して４ビットの“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”の各レベルのデータを出力するものとする。
【０００７】
ＳＥＧｎ出力信号Ｓ５は、ＳＥＧ表示ＲＡＭデータＳ２＝“Ｈ”、ＬＣＤクロックＳ４＝“Ｈ”のときにＶＳＳを出力し、ＳＥＧ表示ＲＡＭデータＳ２＝“Ｈ”、ＬＣＤクロックＳ４＝“Ｌ”のときにはＶＬＣ１入力電圧Ｓ１１＝３Ｖを出力し、ＳＥＧ表示ＲＡＭデータＳ２＝“Ｌ”、ＬＣＤクロックＳ４＝“Ｈ”のときにはＶＬＣ２入力電圧Ｓ１２＝２Ｖを出力し、ＳＥＧ表示ＲＡＭデータＳ２＝“Ｌ”、ＬＣＤクロックＳ４＝“Ｌ”のときにはＶＬＣ３入力電圧Ｓ１３＝１Ｖを出力する。
【０００８】
ＣＯＭ０出力信号Ｓ６は、Ｔ０−Ｔ１間、Ｔ１−Ｔ２間、Ｔ２−Ｔ３間、Ｔ３−Ｔ４間、Ｔ４−Ｔ５間、Ｔ５−Ｔ６間、Ｔ６−Ｔ７間、Ｔ７−Ｔ８間のそれぞれにおいて、ＶＬＣ１入力電圧Ｓ１１＝３Ｖ、ＶＳＳ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖを順次に出力する。
【０００９】
ＣＯＭ１出力信号Ｓ７は、同様に、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ１入力電圧Ｓ１１＝３Ｖ、ＶＳＳ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖを順次に出力する。
【００１０】
ＣＯＭ２出力信号Ｓ８は、同様に、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ１入力電圧Ｓ１１＝３Ｖ、ＶＳＳ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖを順次に出力する。
【００１１】
ＣＯＭ３出力信号Ｓ９は、同様に、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ３入力電圧Ｓ１３＝１Ｖ、ＶＬＣ２入力電圧Ｓ１２＝２Ｖ、ＶＬＣ１入力電圧Ｓ１１＝３Ｖ、ＶＳＳを順次に出力する。
【００１２】
ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８およびＣＯＭ３出力信号Ｓ９は、ＳＥＧ表示ＲＡＭデータＳ２の値とは無関係である。
【００１３】
基本検査装置１は、ＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９を検査対象信号とし、電圧測定機能を用いて、これら複数の検査対象信号の出力電圧特性を測定した後、ＶＬＣ１入力電圧Ｓ１１、ＶＬＣ２入力電圧Ｓ１２、ＶＬＣ３入力電圧Ｓ１３の組み合わせ電位につき、図１１に示すように、１回目は、Ｓ１１＝“Ｈ”、Ｓ１２＝“Ｌ”、Ｓ１３＝“Ｌ”を印加してＶＬＣ１入力電圧Ｓ１１の出力を確認し、２回目は、図１２に示すように、“Ｈ”，“Ｈ”，“Ｌ”を印加してＶＬＣ２入力電圧Ｓ１２の出力を確認し、３回目は、図１３に示すように、“Ｈ”，“Ｈ”，“Ｈ”を印加してＶＬＣ３入力電圧Ｓ１３の出力を確認し、複数の検査対象信号の出力タイミングの検査を実施していた。
【００１４】
【特許文献１】
特開２００１−９９９００号公報（第４−５頁、図１）
【００１５】
【発明が解決しようとする課題】
液晶ドライバ出力として２値以上の複数の電位を持ちかつ連続的に変化する複数の検査対象信号について基本検査装置を用いて検査を行う場合、図１１、図１２および図１３で示したように、各電位毎に、出力電圧特性と出力タイミングの検査を行わなければならないため、膨大なテスト時間を必要としていた。
【００１６】
本発明は、このような事情に鑑みて創作したものであり、テスト時間の削減を図り、併せて電圧測定を高精度化することを目的としている。
【００１７】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１８】
第１の解決手段として、本発明による半導体検査装置は、液晶表示電圧となすべき複数レベルの入力電圧と液晶表示波形を示すセグメント出力データと基準クロックとを入力し、前記セグメント出力データと前記基準クロックとの組み合わせに応じて前記複数レベルの入力電圧を時系列的に組み合わせて液晶セグメント電極・コモン電極ドライブ用のセグメント出力信号およびコモン出力信号を生成出力するタイミング制御回路を備えた半導体検査装置を基本とする。このような半導体検査装置において、さらに、前記基準クロックに同期して周波数を異にする複数種類のテスト信号を生成出力する波形生成回路と、テストモードを通常モードと検査モードとに切り替えるテストモード信号を出力するテストモード切替回路と、前記複数レベルの入力電圧と前記波形生成回路からのテスト信号とを前記テストモード信号に基づいて選択する選択回路とを備えた構成とされている。
【００１９】
この構成による作用は次のとおりである。テストモード切替回路がテストモード信号を通常モードに設定すると、選択回路は複数レベルの入力電圧を選択してタイミング制御回路に与え、タイミング制御回路はセグメント出力データと基準クロックとの組み合わせに応じて前記複数レベルの入力電圧を時系列的に組み合わせ、セグメント出力信号およびコモン出力信号を生成出力し、液晶セグメント電極および液晶コモン電極をドライブする。また、テストモード切替回路がテストモード信号を検査モードに設定すると、選択回路は波形生成回路からの複数種類のテスト信号を選択してタイミング制御回路に与え、タイミング制御回路はセグメント出力データと基準クロックとの組み合わせに応じて前記周波数を異にする複数種類のテスト信号を時系列的に組み合わせ、検査対象信号としてのセグメント出力信号およびコモン出力信号を生成出力する。
【００２０】
従来技術の場合には、液晶表示電圧となすべき複数レベルの入力電圧についての組み合わせを変えて複数回にわたり検査を繰り返す必要があったのに対して、周波数を異にする複数種類のテスト信号の時系列的な組み合わせを用いるので、検査が１回ですみ、検査時間の短縮を図ることができる。
【００２１】
第２の解決手段として、本発明による半導体検査装置は、上記第１の解決手段において、さらに、前記セグメント出力信号または前記コモン出力信号を検査対象信号として、この検査対象信号の比較基準のために前記セグメント出力データを前記基準クロックに基づいて変換して比較データを生成出力するデータ変換回路と、前記タイミング制御回路からの前記検査対象信号と前記比較データとを比較する比較回路とを備えた構成とされている。
【００２２】
この構成による作用は次のとおりである。比較データを生成出力するデータ変換回路と検査対象信号（セグメント出力信号・コモン出力信号）と比較データとの比較を行う比較回路を内蔵しており、検査を液晶ドライバＬＳＩ内部で行うため、さらに検査時間を短縮することができる。
【００２３】
第３の解決手段として、本発明による半導体検査装置は、複数レベルの入力電圧と液晶表示波形を示すセグメント出力データと基準クロックとを入力し、前記セグメント出力データと前記基準クロックとの組み合わせに応じて前記複数レベルの入力電圧を時系列的に組み合わせて液晶セグメント電極・コモン電極ドライブ用のセグメント出力信号およびコモン出力信号を生成出力するタイミング制御回路を備えた半導体検査装置を基本とする。このような半導体検査装置において、さらに、前記タイミング制御回路からの前記セグメント出力信号と前記コモン出力信号の１つを検査対象信号として選択し、Ａ／Ｄ割込み信号の入力に基づいて前記検査対象信号の選択を順次に切り替えるＡ／Ｄ入力選択回路と、前記Ａ／Ｄ入力選択回路で選択された前記検査対象信号をＡ／Ｄ変換しＡ／Ｄ変換値を出力するとともに、１つの信号のＡ／Ｄ変換終了に伴って前記Ａ／Ｄ割込み信号を生成し前記Ａ／Ｄ入力選択回路に出力するＡ／Ｄ変換器と、前記Ａ／Ｄ変換値の比較基準としての比較データを外部から入力する比較データ入力端子と、前記Ａ／Ｄ変換器による前記Ａ／Ｄ変換値を前記比較データ入力端子からの前記比較データと比較する比較回路とを備えた構成とされている。
【００２４】
この構成による作用は次のとおりである。セグメント出力信号・コモン出力信号の組が検査対象信号であるが、Ａ／Ｄ入力選択回路とＡ／Ｄ変換器により検査対象信号を順次に選択してＡ／Ｄ変換し、比較回路においてそれぞれのＡ／Ｄ変換値を比較データ入力端子からの比較データと比較し、検査する。１つの信号のＡ／Ｄ変換が終了すると、Ａ／Ｄ変換器は割込み信号をＡ／Ｄ入力選択回路に出力し、これに基づいてＡ／Ｄ入力選択回路は検査対象信号を次の信号に切り替える。このように、検査対象信号の時分割選択を自動的に行うので、検査を効率良くまた高精度に実現することができる。
【００２５】
第４の解決手段として、本発明による半導体検査装置は、複数レベルの入力電圧と液晶表示波形を示すセグメント出力データと基準クロックとを入力し、前記セグメント出力データと前記基準クロックとの組み合わせに応じて前記複数レベルの入力電圧を時系列的に組み合わせて液晶セグメント電極・コモン電極ドライブ用のセグメント出力信号およびコモン出力信号を生成出力するタイミング制御回路を備えた半導体検査装置を基本とする。このような半導体検査装置において、さらに、前記タイミング制御回路からの前記セグメント出力信号と前記コモン出力信号の１つを検査対象信号として選択して出力し、かついずれの検査対象信号を選択しているかの選択識別信号を生成出力するとともに、Ａ／Ｄ割込み信号の入力に基づいて前記検査対象信号の選択を順次に切り替えるＡ／Ｄ入力選択回路と、前記Ａ／Ｄ入力選択回路で選択された前記検査対象信号をＡ／Ｄ変換しＡ／Ｄ変換値を出力するとともに、１つの信号のＡ／Ｄ変換終了に伴って前記Ａ／Ｄ割込み信号を生成し前記Ａ／Ｄ入力選択回路に出力するＡ／Ｄ変換器と、前記Ａ／Ｄ変換値の比較基準としての比較データを格納し、前記選択識別信号をアドレスとして対応する比較データが読み出される記憶装置と、前記Ａ／Ｄ変換器による前記Ａ／Ｄ変換値を前記記憶装置からの前記比較データと比較する比較回路とを備えた構成とされている。
【００２６】
この構成による作用は次のとおりである。Ａ／Ｄ入力選択回路は、複数の検査対象信号（セグメント出力信号・コモン出力信号）の１つを選択しＡ／Ｄ変換器に出力するとともに、どの検査対象信号を選択しているかの選択識別信号を生成出力する、この選択識別信号は記憶装置をアクセスし、選択識別信号に対応した比較データを読み出す。読み出された比較データは、現在選択状態にある検査対象信号に対応したものである。検査対象信号のＡ／Ｄ変換値と比較データとを比較回路において比較し、検査する。１つの信号のＡ／Ｄ変換が終了すると、Ａ／Ｄ変換器は割込み信号をＡ／Ｄ入力選択回路に出力し、これに基づいてＡ／Ｄ入力選択回路は検査対象信号を次の信号に切り替え、これに伴って、選択識別信号も更新される。このように、検査対象信号の時分割選択を自動的に行うとともに、比較データを内部供給できるので、検査効率、検査精度をさらに向上させることができる。
【００２７】
第５の解決手段として、本発明による半導体検査装置は、上記において、さらに、前記基準クロックをカウントして、前記Ａ／Ｄ入力選択回路における前記検査対象信号選択の切り替えの繰り返し回数を制御するカウンタとを備えた構成とされている。
【００２８】
この構成による作用は次のとおりである。液晶表示電圧となる複数の検査対象信号をＡ／Ｄ変換のために順次選択する動作を自動的に行うとともに、すべての検査対象信号のＡ／Ｄ変換処理を所定回数にわたって繰り返し行って検査するので、検査をさらに高精度化することができる。
【００２９】
また、上記において、前記比較回路による比較結果を外部出力する検査結果出力端子を備える構成が好ましい。この場合、ＣＰＵを介在せずに、検査結果出力端子での確認のみにより高精度な電圧測定とテスト時間の短縮を実現できる。
【００３０】
また、前記波形生成回路としては、前記周波数を異にする複数種類のテスト信号に代えて、位相を異にする複数種類のテスト信号を生成出力する構成の波形生成回路でもよい。
【００３１】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００３２】
（実施の形態１）
図１は本発明の実施の形態１における半導体検査装置の構成を示すブロック図である。図１において、１はＳＥＧ表示ＲＡＭ２、ＬＣＤ電圧タイミング制御回路３およびクロック生成回路４からなる基本検査装置であり、この基本検査装置１は従来技術の場合と同様の構成となっている。本実施の形態においては、基本検査装置１に加えて次のような構成要素を備えている。すなわち、ＬＣＤ波形生成回路２０とテストモード切替回路２１とＬＣＤ信号選択回路２２とである。
【００３３】
ＬＣＤ波形生成回路２０は、図２に示すような周波数が互いに異なる３種類のＶＬＣ１テスト信号Ｓ２１、ＶＬＣ２テスト信号Ｓ２２およびＶＬＣ３テスト信号Ｓ２３を生成し、ＬＣＤ信号選択回路２２に出力するように構成されている。ＶＬＣ１テスト信号Ｓ２１の周波数はｆ、ＶＬＣ２テスト信号Ｓ２２の周波数はｆ／２、ＶＬＣ３テスト信号Ｓ２３の周波数はｆ／４である。
【００３４】
テストモード切替回路２１は、検査モードと通常モードとを切り替えるためのテストモード信号Ｓ３０をＬＣＤ信号選択回路２２に対して出力するように構成されている。
【００３５】
ＬＣＤ信号選択回路２２は、ＶＬＣ１入力電圧Ｓ１１、ＶＬＣ２入力電圧Ｓ１２、ＶＬＣ３入力電圧Ｓ１３の組と、ＶＬＣ１テスト信号Ｓ２１、ＶＬＣ２テスト信号Ｓ２２、ＶＬＣ３テスト信号Ｓ２３の組とを入力し、テストモード信号Ｓ３０によって、いずれか一方の組を選択し、ＶＬＣ１選択信号Ｓ４１、ＶＬＣ２選択信号Ｓ４２、ＶＬＣ３選択信号Ｓ４３としてＬＣＤ電圧タイミング制御回路３に出力するように構成されている。
【００３６】
その他の構成については従来技術の場合の図９と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００３７】
次に、上記のように構成された半導体検査装置の動作を説明する。
【００３８】
まず、通常動作について説明する。
【００３９】
通常動作モードにおいては、テストモード切替回路２１はテストモード信号Ｓ３０を“Ｌ”レベルに固定する。その結果、ＬＣＤ信号選択回路２２においてＶＬＣ１入力電圧Ｓ１１、ＶＬＣ２入力電圧Ｓ１２、ＶＬＣ３入力電圧Ｓ１３が選択され、ＶＬＣ１選択信号Ｓ４１、ＶＬＣ２選択信号Ｓ４２、ＶＬＣ３選択信号Ｓ４３としてＬＣＤ電圧タイミング制御回路３に入力され、ＬＣＤ電圧タイミング制御回路３は、これらの入力信号に基づいて、複数の液晶表示電圧としてのＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９を生成出力する。
【００４０】
次に、検査モードについて説明する。
【００４１】
検査モードにおいては、テストモード切替回路２１はテストモード信号Ｓ３０を“Ｈ”レベルに固定する。その結果、ＬＣＤ信号選択回路２２においてＬＣＤ波形生成回路２０からのＶＬＣ１テスト信号Ｓ２１、ＶＬＣ２テスト信号Ｓ２２、ＶＬＣ３テスト信号Ｓ２３が選択され、ＬＣＤ電圧タイミング制御回路３は、これらＶＬＣ１テスト信号Ｓ２１、ＶＬＣ２テスト信号Ｓ２２、ＶＬＣ３テスト信号Ｓ２３に基づいて、ＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９を生成出力する。
【００４２】
図２は検査モードでの動作タイミングを表す。
【００４３】
ＳＥＧｎ出力信号Ｓ５は、周波数ｆのＶＬＣ１テスト信号Ｓ２１、周波数ｆ／２のＶＬＣ２テスト信号Ｓ２２、周波数ｆ／４のＶＬＣ３テスト信号Ｓ２３の組み合わせで、図示の出力タイミングで出力される。同様に、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９についても、周波数ｆのＶＬＣ１テスト信号Ｓ２１、周波数ｆ／２のＶＬＣ２テスト信号Ｓ２２、周波数ｆ／４のＶＬＣ３テスト信号Ｓ２３の組み合わせで、それぞれ、図示の出力タイミングで出力される。
【００４４】
このように、ＶＬＣ１テスト信号Ｓ２１、ＶＬＣ２テスト信号Ｓ２２、ＶＬＣ３テスト信号Ｓ２３の出力タイミングの判別を行うに当たり、周波数を異にするＶＬＣ１テスト信号Ｓ２１、ＶＬＣ２テスト信号Ｓ２２、ＶＬＣ３テスト信号Ｓ２３を用いることにより、出力タイミング判別の検査を１回で行え、検査時間を短縮することができる。
【００４５】
従来、図１１〜図１３に示すように、ＶＬＣ１入力電圧Ｓ１１、ＶＬＣ２入力電圧Ｓ１２、ＶＬＣ３入力電圧Ｓ１３における“Ｈ”，“Ｌ”の異なる組み合わせ（（“Ｈ”−“Ｌ”−“Ｌ”），（“Ｈ”−“Ｈ”−“Ｌ”），（“Ｈ”−“Ｈ”−“Ｈ”））で、検査を３回行っていたが、これに対して、本実施の形態では、“Ｈ”，“Ｌ”を繰り返す周波数信号を周波数を異にして３種類用いることにより、テスト信号Ｓ２１，Ｓ２２，Ｓ２３の出力タイミング判別を１回で検査できる。
【００４６】
すなわち、本実施の形態によれば、周波数（位相や波形）の異なるＶＬＣ１テスト信号Ｓ２１，ＶＬＣ２テスト信号Ｓ２２，ＶＬＣ３テスト信号Ｓ２３を出力するＬＣＤ波形生成回路２０と、テストモードを切り替えるテストモード切替回路２１と、液晶表示電圧の複数の入力電圧Ｓ１１，Ｓ１２，Ｓ１３の組と前記周波数の異なる複数のＶＬＣテスト信号Ｓ２１，Ｓ２２，Ｓ２３の組とを選択するＬＣＤ信号選択回路２２を搭載することにより、検査時間を短縮することができる。
【００４７】
（実施の形態２）
図３は本発明の実施の形態２における半導体検査装置の構成を示すブロック図である。本実施の形態においては、図１に示す実施の形態１の構成に加えて、次のような構成要素、すなわち、ＳＥＧ表示ＲＡＭデータ変換回路２３、比較回路２４および検査結果出力端子２５を備えている。また、クロック生成回路４はＳＥＧｎＲＡＭ出力データＳ２を変換するために必要なＲＡＭクロックＳ１４を生成出力するように構成されている。ＳＥＧ表示ＲＡＭデータ変換回路２３は、ＳＥＧ表示ＲＡＭ２からのＳＥＧｎＲＡＭ出力データＳ２をＲＡＭクロックＳ１４を基準に変換して比較データＳ４０を生成出力するように構成されている。
【００４８】
Ｓ５５はＳＥＧｎ出力信号Ｓ５と同一のもので内部で使用されるＳＥＧｎテスト信号、Ｓ５６はＣＯＭ０出力信号Ｓ６と同一のもので内部で使用されるＣＯＭ０テスト信号、Ｓ５７はＣＯＭ１出力信号Ｓ７と同一のもので内部で使用されるＣＯＭ１テスト信号、Ｓ５８はＣＯＭ２出力信号Ｓ８と同一のもので内部で使用されるＣＯＭ２テスト信号、Ｓ５９はＣＯＭ３出力信号Ｓ９と同一のもので内部で使用されるＣＯＭ３テスト信号である。
【００４９】
比較回路２４は、ＳＥＧｎテスト信号Ｓ５５と比較データＳ４０とを比較し、等しいときに“Ｈ”レベルを検査結果出力端子２５に出力し、等しくないときは“Ｌ”レベルを出力するように構成されている。
【００５０】
その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５１】
次に、上記のように構成された本実施の形態の半導体検査装置の動作を図４に示すタイミングチャートに基づいて説明する。
【００５２】
クロック生成回路４は、ＬＣＤクロックＳ４の周波数をｆ４として、ｆ４×２の周波数のＲＡＭクロックＳ１４を生成し、ＳＥＧ表示ＲＡＭデータ変換回路２３に出力する。
【００５３】
クロック生成回路４からＬＣＤクロックＳ４を入力するＬＣＤ波形生成回路２０は、常時“Ｈ”レベルのＶＬＣ１テスト信号Ｓ２１と、周波数ｆ４×２のＲＡＭクロックＳ１４と同一波形、同一位相のＶＬＣ２テスト信号Ｓ２２と、それを位相反転したＶＬＣ３テスト信号Ｓ２３を生成し、ＬＣＤ信号選択回路２２を介してＬＣＤ電圧タイミング制御回路３に出力する。その結果、ＬＣＤ電圧タイミング制御回路３は、図４に示す波形のＳＥＧｎテスト信号Ｓ５５、ＣＯＭ０テスト信号Ｓ５６、ＣＯＭ１テスト信号Ｓ５７、ＣＯＭ２テスト信号Ｓ５８、ＣＯＭ３テスト信号Ｓ５９を図示のタイミングで出力する。
【００５４】
ＳＥＧ表示ＲＡＭデータ変換回路２３は、ＳＥＧ表示ＲＡＭ２から入力したＳＥＧｎＲＡＭ出力データＳ２をクロック生成回路４からのＲＡＭクロックＳ１４のエッジで変換し、比較データＳ４０を生成する。すなわち、比較データＳ４０は、次の条件が満たされるタイミングで反転される。その反転の条件は、Ｔ１００−Ｔ１０４の区間、Ｔ１０８−Ｔ１１２の区間のように、ＳＥＧｎＲＡＭ出力データＳ２が“Ｈ”レベルにある状態で、ＲＡＭクロックＳ１４が立ち上がるタイミングであり、また、Ｔ１０４−Ｔ１０８の区間、Ｔ１１２−Ｔ１１６の区間のように、ＳＥＧｎＲＡＭ出力データＳ２が“Ｌ”レベルにある状態では、ＲＡＭクロックＳ１４が上記とは逆に立ち下がるタイミングである。これらの条件を満たすタイミングで、比較データＳ４０は反転する。この結果、比較データＳ４０はＳＥＧｎテスト信号Ｓ５５と等しい信号となる。
【００５５】
以上のように本実施の形態によれば、液晶ドライバＬＳＩの内部に、ＳＥＧ表示ＲＡＭデータ変換回路２３および比較回路２４を搭載してあって、ＳＥＧ表示ＲＡＭデータ変換回路２３によってＳＥＧｎ出力信号Ｓ５と等価となるべき比較データＳ４０を生成し、比較回路２４において比較データＳ４０をＳＥＧｎテスト信号Ｓ５５（ＳＥＧｎ出力信号Ｓ５）と比較し、その比較結果を検査結果出力端子２５より外部出力するように構成してあるので、検査を液晶ドライバＬＳＩ内部で実行でき、その分、検査時間を短縮することができる。
【００５６】
（実施の形態３）
図５は本発明の実施の形態３における半導体検査装置の構成を示すブロック図である。従来技術と同様の、ＳＥＧ表示ＲＡＭ２、ＬＣＤ電圧タイミング制御回路３およびクロック生成回路４からなる基本検査装置１に加えて、本実施の形態においては、次のような構成のデータ変換回路３０を備えている。
【００５７】
データ変換回路３０は、Ａ／Ｄ入力選択回路３１、Ａ／Ｄ変換器３２、カウンタ３３、比較回路３４、ＣＰＵ３５から構成されている。
【００５８】
ＬＣＤ電圧タイミング制御回路３はカウンタ３３に対してＬＣＤスタート信号Ｓ３を出力するように構成されている。Ａ／Ｄ変換器３２は、ＬＣＤ電圧タイミング制御回路３からのＬＣＤスタート信号Ｓ３を入力すると、Ａ／Ｄ入力選択回路３１からのＡ／Ｄ入力信号Ｓ３１をディジタルデータに変換する動作を開始し、その変換結果のＡ／Ｄ変換値Ｓ３４を比較回路３４に出力するとともに、Ａ／Ｄ変換の終了時にＡ／Ｄ割込み信号Ｓ３２を生成してＡ／Ｄ入力選択回路３１に出力するように構成されている。
【００５９】
カウンタ３３は、ＬＣＤスタート信号Ｓ３を入力すると、クロック生成回路４からのＬＣＤクロックＳ４をカウントする動作を開始し、所定値のカウントアップが終了すると、カウンタ割込み信号Ｓ３３を生成してＡ／Ｄ入力選択回路３１に出力するように構成されている。
【００６０】
Ａ／Ｄ入力選択回路３１は、ＬＣＤ電圧タイミング制御回路３からの検査対象信号であるＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９を入力し、Ａ／Ｄ変換器３２からのＡ／Ｄ割込み信号Ｓ３２およびカウンタ３３からのカウンタ割込み信号Ｓ３３に基づいて、入力した５つの検査対象信号のうちからＡ／Ｄ変換対象の信号を選択し、選択されたＳＥＧｎ選択信号Ｓ６５、ＣＯＭ０選択信号Ｓ６６、ＣＯＭ１選択信号Ｓ６７、ＣＯＭ２選択信号Ｓ６８、ＣＯＭ３選択信号Ｓ６９をＡ／Ｄ入力信号Ｓ３１としてＡ／Ｄ変換器３２へ出力するように構成されている。
【００６１】
図６はＡ／Ｄ入力選択回路３１の詳しい構成を示すブロック図である。このＡ／Ｄ入力選択回路３１は、フリップフロップＦＦ１〜ＦＦ６、ＡＮＤゲートＡ１，Ａ５〜Ａ９，Ｂ５〜Ｂ９、ＯＲゲートＯＲ１，ＯＲ２を備えている。フリップフロップＦＦ１〜ＦＦ６のデータ入力端子は高電位側電源ＶＤＤに接続されている。フリップフロップＦＦ１，ＦＦ２のクロック入力にカウンタ割込み信号Ｓ３３が入力され、フリップフロップＦＦ１の出力とフリップフロップＦＦ２の出力がＡＮＤゲートＡ１に入力され、ＡＮＤゲートＡ１の出力と外部リセット信号Ｓ１５がＯＲゲートＯＲ１に入力され、ＯＲゲートＯＲ１の出力がフリップフロップＦＦ１，ＦＦ２のリセット端子に接続されている。フリップフロップＦＦ３〜ＦＦ６のクロック入力にＡ／Ｄ割込み信号Ｓ３２が入力され、それぞれのリセット端子にフリップフロップＦＦ２の出力が反転して入力されている。フリップフロップＦＦ３〜ＦＦ６の各出力は、その組み合わせが排他的となる状態でＡＮＤゲートＡ５〜Ａ９に入力され、ＡＮＤゲートＡ５〜Ａ９の各出力は、ＳＥＧｎ選択信号Ｓ６５、ＣＯＭ０選択信号Ｓ６６、ＣＯＭ１選択信号Ｓ６７、ＣＯＭ２選択信号Ｓ６８、ＣＯＭ３選択信号Ｓ６９となるのであるが、それぞれがＡＮＤゲートＢ５〜Ｂ９の１入力とされ、ＡＮＤゲートＢ５〜Ｂ９の他の１入力にはＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９が接続され、ＡＮＤゲートＢ５〜Ｂ９の出力はＯＲゲートＯＲ２に入力され、ＯＲゲートＯＲ２の出力はＡ／Ｄ入力信号Ｓ３１となっている。
【００６２】
次に、以上のように構成された本実施の形態の半導体検査装置の動作を図７のタイミングチャートに従って説明する。
【００６３】
あらかじめ外部リセット信号Ｓ１５をＡ／Ｄ入力選択回路３１に印加することにより、Ａ／Ｄ入力選択回路３１が初期選択する入力信号がＳＥＧｎ出力信号Ｓ５となるように設定する。具体的には次のとおりである。外部リセット信号Ｓ１５の印加により、ＯＲゲートＯＲ１を介してフリップフロップＦＦ１，ＦＦ２をリセットし、併せてフリップフロップＦＦ３〜ＦＦ６もリセットする。これにより、初期設定として、５つのＡＮＤゲートＡ５〜Ａ９のうちＡＮＤゲートＡ５を導通状態とし、ＳＥＧｎ選択信号Ｓ６５をアクティブにする。
【００６４】
ＬＣＤ電圧タイミング制御回路３で制御されたＬＣＤスタート信号Ｓ３が立ち上がると、Ａ／Ｄ変換器３２におけるＡ／Ｄ変換動作およびカウンタ３３におけるカウント動作がスタートする。このとき、Ａ／Ｄ入力選択回路３１は初期状態にあって、ＳＥＧｎ選択信号Ｓ６５をアクティブにしているため、ＡＮＤゲートＢ５のみが導通し、Ａ／Ｄ変換器３２に対するＡ／Ｄ入力信号Ｓ３１としてＳＥＧｎ出力信号Ｓ５が選択される。Ａ／Ｄ変換器３２はＳＥＧｎ出力信号Ｓ５を入力してＡ／Ｄ変換する。
【００６５】
このＡ／Ｄ変換が終了すると、Ａ／Ｄ割込み信号Ｓ３２が立ち上がり、フリップフロップＦＦ３〜ＦＦ６の出力が“１０００”となる。その結果、ＡＮＤゲートＡ５〜Ａ９のうちＡＮＤゲートＡ６のみが導通状態となり、ＣＯＭ０選択信号Ｓ６６をアクティブにし、ＡＮＤゲートＢ６のみが導通し、今度は、Ａ／Ｄ変換器３２に対するＡ／Ｄ入力信号Ｓ３１としてＣＯＭ０出力信号Ｓ６が選択される。Ａ／Ｄ変換器３２はＣＯＭ０出力信号Ｓ６を入力してＡ／Ｄ変換する。
【００６６】
このＡ／Ｄ変換が終了すると、Ａ／Ｄ割込み信号Ｓ３２が立ち上がり、フリップフロップＦＦ３〜ＦＦ６の出力が“１１００”となる。その結果、ＡＮＤゲートＡ５〜Ａ９のうちＡＮＤゲートＡ７のみが導通状態となり、ＣＯＭ１選択信号Ｓ６７をアクティブにし、ＡＮＤゲートＢ７のみが導通し、今度は、Ａ／Ｄ変換器３２に対するＡ／Ｄ入力信号Ｓ３１としてＣＯＭ１出力信号Ｓ７が選択される。Ａ／Ｄ変換器３２はＣＯＭ１出力信号Ｓ７を入力してＡ／Ｄ変換する。
【００６７】
このＡ／Ｄ変換が終了すると、Ａ／Ｄ割込み信号Ｓ３２が立ち上がり、フリップフロップＦＦ３〜ＦＦ６の出力が“１１１０”となる。その結果、ＡＮＤゲートＡ５〜Ａ９のうちＡＮＤゲートＡ８のみが導通状態となり、ＣＯＭ２選択信号Ｓ６８をアクティブにし、ＡＮＤゲートＢ８のみが導通し、今度は、Ａ／Ｄ変換器３２に対するＡ／Ｄ入力信号Ｓ３１としてＣＯＭ２出力信号Ｓ８が選択される。Ａ／Ｄ変換器３２はＣＯＭ２出力信号Ｓ８を入力してＡ／Ｄ変換する。
【００６８】
このＡ／Ｄ変換が終了すると、Ａ／Ｄ割込み信号Ｓ３２が立ち上がり、フリップフロップＦＦ３〜ＦＦ６の出力が“１１１１”となる。その結果、ＡＮＤゲートＡ５〜Ａ９のうちＡＮＤゲートＡ９のみが導通状態となり、ＣＯＭ３選択信号Ｓ６９をアクティブにし、ＡＮＤゲートＢ９のみが導通し、今度は、Ａ／Ｄ変換器３２に対するＡ／Ｄ入力信号Ｓ３１としてＣＯＭ３出力信号Ｓ９が選択される。Ａ／Ｄ変換器３２はＣＯＭ３出力信号Ｓ９を入力してＡ／Ｄ変換する。
【００６９】
以上のようにして、ＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９が自動的に順次選択され、Ａ／Ｄ変換される。そして、その都度のＡ／Ｄ変換値Ｓ３４が比較回路３４に出力される。
【００７０】
一方、外部から比較データ入力端子３６を介して期待値としての比較データＳ５０が比較回路３４に入力され、Ａ／Ｄ変換値Ｓ３４が比較データＳ５０と比較され、比較結果Ｓ３６がＣＰＵ３５に送出される。Ａ／Ｄ変換値Ｓ３２が比較データＳ５０と一致していれば、比較結果Ｓ３６として“Ｌ”レベルが出力され、不一致であれば“Ｈ”レベルが出力される。ＣＰＵ３５は比較結果Ｓ３６について異常があるか否かを判断し、比較結果Ｓ３６が“Ｈ”レベルの場合には検査を終了させる。
【００７１】
ＬＣＤスタート信号Ｓ３の立ち上がりに伴ってクロック生成回路４からのＬＣＤクロックＳ４のカウントを開始していたカウンタ３３は、所定値をカウントアップすると、カウンタ割込み信号Ｓ３３を立ち上げ、Ａ／Ｄ入力選択回路３１に入力する。カウンタ割込み信号Ｓ３３を入力したＡ／Ｄ入力選択回路３１は、ＡＮＤゲートＡ１の導通によって、フリップフロップＦＦ１〜ＦＦ６をリセットし、上記のＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９を自動的に順次選択する動作を再度繰り返す。
【００７２】
このような複数の液晶表示電圧としてのＳＥＧｎ出力信号Ｓ５、ＣＯＭ０出力信号Ｓ６、ＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９を自動的に順次選択しＡ／Ｄ変換する動作を１セットとして、この動作セットを複数回繰り返して実施する。このような動作セットの繰り返し行うことにより、検査精度を高いものにすることができる。
【００７３】
なお、繰り返しの回数およびＡ／Ｄ変換時間については、特段の規定を定める必要はない。
【００７４】
なお、ＳＥＧｎ出力信号Ｓ５については、複数本であっても構わない。
【００７５】
以上のように本実施の形態によれば、複数の液晶表示電圧の順次的な選択を自動的に行うとともに、所定回数にわたって繰り返し検査するので、検査を効率良くまた高精度に実現することができる。
【００７６】
（実施の形態４）
図８は本発明の実施の形態４における半導体検査装置の構成を示すブロック図である。
【００７７】
本実施の形態は、実施の形態３において、ＣＰＵ３５に代えて、記憶装置４０と検査結果出力端子４１を設けたものに相当する。
【００７８】
記憶装置４０は、Ａ／Ｄ変換器３２によるＡ／Ｄ変換値Ｓ３２と比較するデータである比較データＳ６０を蓄えている。その比較データＳ６０は、ＳＥＧｎ選択識別信号Ｓ７５、ＣＯＭ０選択識別信号Ｓ７６、ＣＯＭ１選択識別信号Ｓ７７、ＣＯＭ２選択識別信号Ｓ７８、ＣＯＭ３選択識別信号Ｓ７９のそれぞれに対応しており、それらの各選択信号をアドレスとして読み出されるようになっている。なお、ここでのＳＥＧｎ選択識別信号Ｓ７５、ＣＯＭ０選択識別信号Ｓ７６、ＣＯＭ１選択識別信号Ｓ７７、ＣＯＭ２選択識別信号Ｓ７８、ＣＯＭ３選択識別信号Ｓ７９は、図６におけるＳＥＧｎ選択信号Ｓ６５、ＣＯＭ０選択信号Ｓ６６、ＣＯＭ１選択信号Ｓ６７、ＣＯＭ２選択信号Ｓ６８、ＣＯＭ３選択信号Ｓ６９と同じものである。その他の構成については実施の形態３の場合の図５と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００７９】
次に、以上のように構成された本実施の形態の半導体検査装置の動作を説明する。
【００８０】
Ａ／Ｄ入力選択回路３１からＳＥＧｎ選択識別信号Ｓ７５が記憶装置４０に出力されると、そのタイミングでＳＥＧｎ選択識別信号Ｓ７５に対応するアドレスに基づいて記憶装置４０からＳＥＧｎ出力信号Ｓ５に対応した比較データＳ６０が読み出され、比較回路３４に与えられる。
【００８１】
同様に、Ａ／Ｄ入力選択回路３１からＣＯＭ０選択識別信号Ｓ７６が記憶装置４０に出力されると、そのタイミングでＣＯＭ０選択識別信号Ｓ７６に対応するアドレスに基づいて記憶装置４０からＣＯＭ０出力信号Ｓ６に対応した比較データＳ６０が読み出され、比較回路３４に与えられる。同様にして、順次にＣＯＭ１選択識別信号Ｓ７７、ＣＯＭ２選択識別信号Ｓ７８、ＣＯＭ３選択識別信号Ｓ７９に対応するアドレスに基づいて記憶装置４０からＣＯＭ１出力信号Ｓ７、ＣＯＭ２出力信号Ｓ８、ＣＯＭ３出力信号Ｓ９のそれぞれに対応した比較データＳ６０が読み出され、比較回路３４に与えられる。
【００８２】
比較回路３４は、Ａ／Ｄ変換器３２からのＡ／Ｄ変換値Ｓ３２と記憶装置４０からの比較データＳ６０を比較し、比較結果Ｓ３６を検査結果出力端子４１に出力する。Ａ／Ｄ変換値Ｓ３２が比較データＳ６０と一致していれば比較結果Ｓ３６として“Ｌ”レベルを検査結果出力端子３７に出力し、不一致であれば“Ｈ”レベルを出力し、“Ｈ”レベルが出力されたときは検査を終了させる。
【００８３】
本実施の形態によれば、ＣＰＵを介在させていないので、複数の液晶表示電圧の検査を高精度にかつ効率良く行うことができる。
【００８４】
なお、ＳＥＧｎ出力信号Ｓ５については、複数本であっても構わない。
【００８５】
【発明の効果】
以上のように本発明によれば、波形生成回路、テストモード切替回路および選択回路を設け、周波数を異にする複数種類のテスト信号を時系列的に組み合わせ、検査対象信号としてのセグメント出力信号およびコモン出力信号を生成出力するので、従来、複数レベルの入力電圧についての組み合わせを変えて複数回にわたり検査を繰り返す必要があったのに対して、検査が１回ですみ、検査時間の短縮を図ることができる。
【００８６】
また、比較データを生成出力するデータ変換回路および比較回路を内蔵することにより、検査を液晶ドライバＬＳＩ内部で行って、さらに検査時間を短縮することができる。
【００８７】
さらに、Ａ／Ｄ入力選択回路、Ａ／Ｄ変換器、比較回路および比較データ入力端子を設けることにより、検査対象信号（セグメント出力信号・コモン出力信号）の時分割選択を自動的に行うので、検査を効率良くまた高精度に実現することができる。
【００８８】
また、比較データを格納する記憶装置を設け、選択識別信号に基づいて記憶装置から現在選択状態にある検査対象信号に対応した比較データを読み出すことにより。比較データを内部供給できるので、検査効率、検査精度をさらに向上させることができる。
【００８９】
また、検査対象信号のＡ／Ｄ変換処理を所定回数にわたって繰り返し行って検査することにより、検査をさらに高精度化することができる。
【００９０】
また、比較回路による比較結果を外部出力する検査結果出力端子を備えることにより、ＣＰＵを介在せずに、検査結果出力端子での確認のみにより高精度な電圧測定とテスト時間の短縮を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体検査装置の構成を示すブロック図
【図２】本発明の実施の形態１の半導体検査装置における検査モードの動作を示すタイミングチャート
【図３】本発明の実施の形態２における半導体検査装置の構成を示すブロック図
【図４】本発明の実施の形態２の半導体検査装置における検査モードの動作を示すタイミングチャート
【図５】本発明の実施の形態３における半導体検査装置の構成を示すブロック図
【図６】本発明の実施の形態３におけるＡ／Ｄ入力選択回路詳しい構成を示すブロック図
【図７】本発明の実施の形態３の半導体検査装置における検査モードの動作を示すタイミングチャート
【図８】本発明の実施の形態４における半導体検査装置の構成を示すブロック図
【図９】従来の液晶ドライバＬＳＩにおける基本検査装置を伴う半導体検査装置の構成を示すブロック図
【図１０】従来の液晶表示ドライバＬＳＩの通常モードの動作を示すタイミングチャート
【図１１】従来の液晶表示ドライバＬＳＩの検査モードの１回目の動作を示すタイミングチャート
【図１２】従来の液晶表示ドライバＬＳＩの検査モードの２回目の動作を示すタイミングチャート
【図１３】従来の液晶表示ドライバＬＳＩの検査モードの３回目の動作を示すタイミングチャート
【符号の説明】
１  基本検査装置
２  ＳＥＧ表示ＲＡＭ
３  ＬＣＤ電圧タイミング制御回路
４  クロック生成回路
２０  ＬＣＤ波形生成回路
２１  テストモード切替回路
２２  ＬＣＤ信号選択回路
２３  ＳＥＧ表示ＲＡＭデータ変換回路
２４  比較回路
２５  検査結果出力端子
３０  データ変換回路
３１  Ａ／Ｄ入力選択回路
３２  Ａ／Ｄ変換器
３３  カウンタ
３４  比較回路
３５  ＣＰＵ
３６  比較データ入力端子
４０  記憶装置
４１  検査結果出力端子
Ｓ２  ＳＥＧｎＲＡＭ出力データ
Ｓ３  ＬＣＤスタート信号
Ｓ４  ＬＣＤクロック
Ｓ５  ＳＥＧｎ出力信号
Ｓ６  ＣＯＭ０出力信号
Ｓ７  ＣＯＭ１出力信号
Ｓ８  ＣＯＭ２出力信号
Ｓ９  ＣＯＭ３出力信号
Ｓ１１  ＶＬＣ１入力電圧
Ｓ１２  ＶＬＣ２入力電圧
Ｓ１３  ＶＬＣ３入力電圧
Ｓ１４  ＲＡＭクロック
Ｓ１５  外部リセット信号
Ｓ２１  ＶＬＣ１テスト信号
Ｓ２２  ＶＬＣ２テスト信号
Ｓ２３  ＶＬＣ３テスト信号
Ｓ３０  テストモード信号
Ｓ３１  Ａ／Ｄ入力信号
Ｓ３２  Ａ／Ｄ割込み信号
Ｓ３３  カウンタ割込み信号
Ｓ３４  Ａ／Ｄ変換値
Ｓ４０  比較データ
Ｓ４１  ＶＬＣ１選択信号
Ｓ４２  ＶＬＣ２選択信号
Ｓ４３  ＶＬＣ３選択信号
Ｓ５０  比較データ
Ｓ５５  ＳＥＧｎテスト信号
Ｓ５６  ＣＯＭ０テスト信号
Ｓ５７  ＣＯＭ１テスト信号
Ｓ５８  ＣＯＭ２テスト信号
Ｓ５９  ＣＯＭ３テスト信号
Ｓ６０  比較データ
Ｓ６５  ＳＥＧｎ選択信号
Ｓ６６  ＣＯＭ０選択信号
Ｓ６７  ＣＯＭ１選択信号
Ｓ６８  ＣＯＭ２選択信号
Ｓ６９  ＣＯＭ３選択信号
Ｓ７５  ＳＥＧｎ選択識別信号
Ｓ７６  ＣＯＭ０選択識別信号
Ｓ７７  ＣＯＭ１選択識別信号
Ｓ７８  ＣＯＭ２選択識別信号
Ｓ７９  ＣＯＭ３選択識別信号
【図１】
2004279193.tif 000003
【図２】
2004279193.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004279193.tif 000013
【図１２】
2004279193.tif 000014
【図１３】
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