(57)【要約】【課題】プロセスの微細化が進むと、リーク電流成分の増加により、ＩＤＤＱテスト不可能になる。本発明により、微細化の進んだプロセスでもＩＤＤＱテストを可能にする。【解決手段】ＬＳＩ１は、信号入出力端子２、電源電位供給端子３、グランド電位供給端子４、Ｎｃｈトランジスタの基板電位供給端子５、Ｐｃｈトランジスタの基板電位供給端子６を備えている。このＬＳＩ１は、ＩＤＤＱテスト時に、外部の電流検査回路２００により検査が行われる。電源電位供給配線７に流れる電流から、Ｐｃｈトランジスタの基板電位供給配線９とＮｃｈトランジスタの基板電位供給配線１０に流れる電流を引いた値が、電源電流検査回路２００内に記録した所定の判定基準電流値よりも上回るか下回るかの判定結果を検査判定信号により出力する。【選択図】  図６
2004257815.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ所定の電位を与えるステップ（ａ）と、
前記電源電位供給端子，前記グランド電位供給端子，前記内部Ｎｃｈトランジスタの基板電位供給端子，前記内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ流れる電流を測定するステップ（ｂ）と、
前記電源電位供給端子に流れる電流から前記内部Ｎｃｈトランジスタの基板電位供給端子に流れる電流と前記内部Ｐｃｈトランジスタの基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出するステップ（ｃ）とを備える
ことを特徴とする半導体集積回路の検査方法。
【請求項２】
請求項１において、
前記ステップ（ａ）では、
前記内部Ｎｃｈトランジスタの基板電位供給端子および前記内部Ｐｃｈトランジスタの基板電位供給端子に逆方向バイアスを与える
ことを特徴とする半導体集積回路の検査方法。
【請求項３】
請求項１において、
前記ステップ（ｃ）により算出されたＩＤＤＱ値と所定の基準値とを比較し、比較結果に基づいて前記半導体集積回路の良品／不良品を判定するステップ（ｄ）をさらに備える
ことを特徴とする半導体集積回路の検査方法。
【請求項４】
請求項１において、
前記半導体集積回路は、電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子をそれぞれ複数個有し、
前記ステップ（ａ）では、
前記半導体集積回路の複数の電源電位供給端子，複数のグランド電位供給端子，内部Ｎｃｈトランジスタの複数の基板電位供給端子，内部Ｐｃｈトランジスタの複数の基板電位供給端子にそれぞれ所定の電位を与え、
前記ステップ（ｂ）では、
前記複数の電源電位供給端子，前記複数のグランド電位供給端子，前記内部Ｎｃｈトランジスタの複数の基板電位供給端子，前記内部Ｐｃｈトランジスタの複数の基板電位供給端子にそれぞれ流れる電流を測定し、
前記ステップ（ｃ）では、
前記複数の電源電位供給端子に流れる電流から前記内部Ｎｃｈトランジスタの複数の基板電位供給端子に流れる電流と前記内部Ｐｃｈトランジスタの複数の基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する
ことを特徴とする半導体集積回路の検査方法。
【請求項５】
請求項１において、
前記半導体集積回路は複数の回路ブロックを含み、
前記ステップ（ａ）では、
前記複数の回路ブロックの各々の電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ所定の電位を与え、
前記ステップ（ｂ）では、
前記複数の回路ブロックの各々の電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ流れる電流を測定し、
前記ステップ（ｃ）では、
前記複数の回路ブロックの各々について、電源電位供給端子に流れる電流から内部Ｎｃｈトランジスタの基板電位供給端子に流れる電流と内部Ｐｃｈトランジスタの基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する
ことを特徴とする半導体集積回路の検査方法。
【請求項６】
請求項１において、
前記ステップ（ａ）では、
トランジスタのオフリーク電流が極小になる電位を前記内部Ｎｃｈトランジスタの基板電位供給端子および前記内部Ｐｃｈトランジスタの基板電位供給端子に与える
ことを特徴とする半導体集積回路の検査方法。
【請求項７】
請求項１において、
前記電源電位供給端子に与える電位を第１の電位として前記ステップ（ａ）〜（ｃ）を行い、
次に、前記電源電位供給端子に与える電位を第２の電位として前記ステップ（ａ）〜（ｃ）を行う
ことを特徴とする半導体集積回路の検査方法。
【請求項８】
請求項１において、
前記半導体集積回路の周囲温度を第１の温度として前記ステップ（ａ）〜（ｃ）を行い、
次に、前記半導体集積回路の周囲温度を第２の温度として前記ステップ（ａ）〜（ｃ）を行う
ことを特徴とする半導体集積回路の検査方法。
【請求項９】
請求項１において、
前記電源電位供給端子に流れる電流値の時間変化をモニタするステップ（ｄ）をさらに備える
ことを特徴とする半導体集積回路の検査方法。
【請求項１０】
第１の回路ブロックと、第１の電流検査回路とを備え、
前記第１の回路ブロックは、
第１の電源電位供給端子と、
第１のグランド電位供給端子と、
内部Ｎｃｈトランジスタの第１の基板電位供給端子と、
内部Ｐｃｈトランジスタの第１の基板電位供給端子とを含み、
前記第１の電流検査回路は、
前記第１の電源電位供給端子，前記第１のグランド電位供給端子，前記内部Ｎｃｈトランジスタの第１の基板電位供給端子，前記内部Ｐｃｈトランジスタの第１の基板電位供給端子にそれぞれ所定の電位を与える手段（ａ）と、
前記第１の電源電位供給端子，前記第１のグランド電位供給端子，前記内部Ｎｃｈトランジスタの第１の基板電位供給端子，前記内部Ｐｃｈトランジスタの第１の基板電位供給端子にそれぞれ流れる電流を測定する手段（ｂ）と、
前記第１の電源電位供給端子に流れる電流から前記内部Ｎｃｈトランジスタの第１の基板電位供給端子に流れる電流と前記内部Ｐｃｈトランジスタの第１の基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する手段（ｃ）とを含む
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
前記手段（ａ）は、
前記内部Ｎｃｈトランジスタの第１の基板電位供給端子および前記内部Ｐｃｈトランジスタの第１の基板電位供給端子に逆方向バイアスを与える
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１０において、
前記第１の電流検査回路は、
前記手段（ｃ）により算出されたＩＤＤＱ値と所定の基準値とを比較し、比較結果に基づいて前記第１の回路ブロックの良／不良を判定する手段（ｄ）をさらに含む
ことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１０において、
第２の電流検査回路と検査判定回路とをさらに備え、
前記第１の回路ブロックは、
第２の電源電位供給端子と、
第２のグランド電位供給端子と、
内部Ｎｃｈトランジスタの第２の基板電位供給端子と、
内部Ｐｃｈトランジスタの第２の基板電位供給端子とをさらに含み、
前記第２の電流検査回路は、
前記第２の電源電位供給端子，前記第２のグランド電位供給端子，前記内部Ｎｃｈトランジスタの第２の基板電位供給端子，前記内部Ｐｃｈトランジスタの第２の基板電位供給端子にそれぞれ所定の電位を与える手段（ｄ）と、
前記第２の電源電位供給端子，前記第２のグランド電位供給端子，前記内部Ｎｃｈトランジスタの第２の基板電位供給端子，前記内部Ｐｃｈトランジスタの第２の基板電位供給端子にそれぞれ流れる電流を測定する手段（ｅ）と、
前記第２の電源電位供給端子に流れる電流から前記内部Ｎｃｈトランジスタの第２の基板電位供給端子に流れる電流と前記内部Ｐｃｈトランジスタの第２の基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する手段（ｆ）とを含み、
前記検査判定回路は、
前記第１の電流判定回路および前記第２の電流判定回路によって得られたＩＤＤＱ値と所定の基準値とを比較し、比較結果に基づいて前記第１の回路ブロックの良／不良を判定する
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１０において、
第２の回路ブロックと、第２の電流検査回路と、検査判定回路とをさらに備え、
前記第２の回路ブロックは、
電源電位供給端子と、
グランド電位供給端子と、
内部Ｎｃｈトランジスタの基板電位供給端子と、
内部Ｐｃｈトランジスタの基板電位供給端子とを含み、
前記第２の電流検査回路は、
前記第２の回路ブロックの電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ所定の電位を与える手段（ｄ）と、
前記第２の回路ブロックの電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ流れる電流を測定する手段（ｅ）と、
前記第２の回路ブロックの電源電位供給端子に流れる電流から前記第２の回路ブロックの内部Ｎｃｈトランジスタの基板電位供給端子に流れる電流と前記第２の回路ブロックの内部Ｐｃｈトランジスタの基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する手段（ｆ）とを含み、
前記検査判定回路は、
前記第１の電流判定回路によって得られたＩＤＤＱ値と所定の基準値との比較結果に基づいて前記第１の回路ブロックの良／不良を判定し、前記第２の電流判定回路によって得られたＩＤＤＱ値と所定の基準値との比較結果に基づいて前記第２の回路ブロックの良／不良を判定する
ことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１０において、
第２の回路ブロックと、スイッチ回路とをさらに備え、
前記第２の回路ブロックは、
第１の電源電位供給端子と、
第１のグランド電位供給端子と、
内部Ｎｃｈトランジスタの第１の基板電位供給端子と、
内部Ｐｃｈトランジスタの第１の基板電位供給端子とを含み、
前記第１の電流検査回路の手段（ａ）は、
前記第１の回路ブロックまたは第２の回路ブロックの第１の電源電位供給端子，第１のグランド電位供給端子，内部Ｎｃｈトランジスタの第１の基板電位供給端子，内部Ｐｃｈトランジスタの第１の基板電位供給端子にそれぞれ所定の電位を与え、
前記スイッチ回路は、
前記第１の電流検査回路から前記第１回路ブロックまたは第２の回路ブロックへの電位供給のオン／オフ制御を行う
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳ集積回路の故障検出に関し、特に微細プロセスにおける静止電源電流による検査方法に適したＣＭＯＳ集積回路およびその検査方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳ集積回路の不良解析の方法としてＩＤＤＱテスト（Ｑｕｉｅｓｃｅｎｔ  Ｃｕｒｒｅｎｔ  Ｔｅｓｔｉｎｇ）がある。これは、ＣＭＯＳ集積回路が静止時に流れる電源電流（以下、ＩＤＤＱ）を測定し、その測定電流値の大小から不良の有無を検出するものである（例えば、非特許文献１）。図１に示すようにＩＤＤＱテストでは、ＬＳＩの電源ＶＤＤに電源電流検査回路を接続し、電源ＶＤＤに流れる電源電流をモニタする。このとき、ＬＳＩは静止状態であり微少な静止電流しか流れない。サンプル毎に測定を行い、不良判定ラインとなる電流値と比較する。良品サンプルであれば、測定したＩＤＤＱは不良判定ライン電流値より低く、不良サンプルであれば測定したＩＤＤＱは不良判定ライン電流値を超えることとなる。このようにしてＩＤＤＱを測定することにより不良の検出を行うことができる。このＩＤＤＱテストは、動作状態のテストを行うファンクションテストでは検出できない不良を検出でき、また不良検出率も高くＣＭＯＳ集積回路の不良解析として重要な方法である。
【０００３】
近年のプロセス技術の微細化に伴い、トランジスタがＯＦＦ時に流れるオフリーク電流が増加している。このオフリーク電流の増加は、ＩＤＤＱの増加を意味している。その結果、ＩＤＤＱテスト時に通常流れる電流が増加し、不良時に流れる電流がその電流に埋もれてしまい、不良の検出ができなくなってきた。
【０００４】
この増加したオフリーク電流の削減を行いＩＤＤＱテストを可能にする技術として、トランジスタの基板に逆方向バイアスを印加するＶＴ−ＣＭＯＳ技術がある。通常のＣＭＯＳ回路では、Ｎｃｈトランジスタの基板はグランドＶＳＳに接続され、Ｐｃｈトランジスタの基板は電源ＶＤＤに接続されている。ＶＴ−ＣＭＯＳ回路は、図２に示すように、Ｎｃｈ，Ｐｃｈトランジスタの基板電位を電源ＶＤＤおよびグランドＶＳＳとは別に単独で制御できるようにした構成である。図３にＶＴ−ＣＭＯＳのトランジスタ構造を示す。Ｎｃｈ，Ｐｃｈトランジスタの基板電位ＰＷＶＳＳ，ＮＷＶＤＤが、電源ＶＤＤ，グランドＶＳＳとは別に引き出されている。また、このときトランジスタのデバイス構造としてはトリプル基板構造をとるのが一般的である。基板に逆方向バイアスを印加することでオフリーク電流を削減することができる。このことを用いて、静止状態時にＮｃｈ，Ｐｃｈトランジスタの基板に逆方向バイアスを印加しオフリーク電流を削減することでＬＳＩに流れるＩＤＤＱを削減しＩＤＤＱテストを可能にした。
【０００５】
【非特許文献１】
ＲＯＣＨＩＴ  ＲＡＪＳＵＭＡＮ，「Ｉｄｄｑ  Ｔｅｓｔｉｎｇ  ｆｏｒ  ＣＭＯＳ  ＶＬＳＩ」，ＰＲＯＣＥＥＤＩＮＧＳ  ＯＦ  ＴＨＥ  ＩＥＥＥ，ＶＯＬ．８８，ＮＯ．４，ＡＰＲＩＬ  ２０００，Ｐ５４４−５６６
【０００６】
【発明が解決しようとする課題】
ところが０．１０μｍ以降の微細プロセスになると、ＶＴ−ＣＭＯＳ技術を用いたＩＤＤＱテストによっても不良検出ができなくなる。０．１３μｍプロセス世代まではドレインリーク電流の増加のみがＩＤＤＱテストに関して課題であり、この課題はＶＴ−ＣＭＯＳを用いることで解決できた。しかし、０．１０μｍプロセス世代以降になるとドレインリーク電流以外にゲートリーク電流，ジャンクションリーク電流が増加する。
【０００７】
図４はトランジスタで流れるリーク電流成分を示した図である。ドレインリーク電流Ｉ＿ＤＬは、トランジスタがＯＦＦ状態にドレインからソースに流れる。ゲートリーク電流Ｉ＿ＧＬはゲートとゲート直下の基板、もしくはソース、ドレインとのオーバーラップ部分で電位差が生じている場合にそれらの間で流れる。また、ジャンクションリーク電流Ｉ＿ＪＬは、ドレイン，ソースと基板との間に電位差が生じている場合にそれらの間で流れる。
【０００８】
通常のＣＭＯＳでも微細化によりゲートリーク電流Ｉ＿ＧＬ，ジャンクションリーク電流Ｉ＿ＪＬは増加するが、オフリーク電流を削減するためにＶＴ−ＣＭＯＳを用いてトランジスタの基板に逆方向バイアスを印加するとゲートリーク電流Ｉ＿ＧＬ，ジャンクションリーク電流Ｉ＿ＪＬがより増加することとなる。図５に基板バイアスを印加した場合と、印加しない場合におけるＮｃｈ，Ｐｃｈトランジスタのリーク成分の変化を示す。トランジスタの基板に逆バイアスを印加することで、ゲートリーク電流Ｉ＿ＧＬ，ジャンクションリーク電流Ｉ＿ＪＬが増加もしくは新たに発生する。以上のように、逆バイアスを印加するとドレインリーク電流Ｉ＿ＤＬは削減できるけれどもゲートリーク電流Ｉ＿ＧＬ，ジャンクションリーク電流Ｉ＿ＪＬが増加する。
【０００９】
ＩＤＤＱテストのため、今まではドレインリーク電流のみを考慮していればよく、ＶＴ−ＣＭＯＳ技術で課題は解決できた。しかし、０．１０μｍプロセス世代以降では、ＶＴ−ＣＭＯＳを用いることで、他のリーク成分であるゲートリーク電流，ジャンクションリーク電流を逆に増加させてしまい、結果としてＩＤＤＱテストを不可能にしてしまう。
【００１０】
【課題を解決するための手段】
この発明による半導体集積回路の検査方法はステップ（ａ）〜（ｃ）を備える。ステップ（ａ）では、半導体集積回路の電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ所定の電位を与える。ステップ（ｂ）では、電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ流れる電流を測定する。ステップ（ｃ）では、電源電位供給端子に流れる電流から内部Ｎｃｈトランジスタの基板電位供給端子に流れる電流と内部Ｐｃｈトランジスタの基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する。
【００１１】
好ましくは、上記ステップ（ａ）では、内部Ｎｃｈトランジスタの基板電位供給端子および内部Ｐｃｈトランジスタの基板電位供給端子に逆方向バイアスを与える。具体的には、内部Ｎｃｈトランジスタの基板電位供給端子にグランド電位よりも低い電位を与え、内部Ｐｃｈトランジスタの基板電位供給端子に電源電位よりも高い電位を与える。
【００１２】
好ましくは、上記検査方法はステップ（ｄ）をさらに備える。ステップ（ｄ）では、ステップ（ｃ）により算出されたＩＤＤＱ値と所定の基準値とを比較し、比較結果に基づいて前記半導体集積回路の良品／不良品を判定する。
【００１３】
好ましくは、上記半導体集積回路は、電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子をそれぞれ複数個有する。上記ステップ（ａ）では、半導体集積回路の複数の電源電位供給端子，複数のグランド電位供給端子，内部Ｎｃｈトランジスタの複数の基板電位供給端子，内部Ｐｃｈトランジスタの複数の基板電位供給端子にそれぞれ所定の電位を与える。上記ステップ（ｂ）では、複数の電源電位供給端子，複数のグランド電位供給端子，内部Ｎｃｈトランジスタの複数の基板電位供給端子，内部Ｐｃｈトランジスタの複数の基板電位供給端子にそれぞれ流れる電流を測定する。上記ステップ（ｃ）では、複数の電源電位供給端子に流れる電流から内部Ｎｃｈトランジスタの複数の基板電位供給端子に流れる電流と内部Ｐｃｈトランジスタの複数の基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する。
【００１４】
好ましくは、上記半導体集積回路は複数の回路ブロックを含む。上記ステップ（ａ）では、複数の回路ブロックの各々の電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ所定の電位を与える。上記ステップ（ｂ）では、複数の回路ブロックの各々の電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ流れる電流を測定する。上記ステップ（ｃ）では、複数の回路ブロックの各々について、電源電位供給端子に流れる電流から内部Ｎｃｈトランジスタの基板電位供給端子に流れる電流と内部Ｐｃｈトランジスタの基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する。
【００１５】
好ましくは、上記ステップ（ａ）では、トランジスタのオフリーク電流が極小になる電位を内部Ｎｃｈトランジスタの基板電位供給端子および内部Ｐｃｈトランジスタの基板電位供給端子に与える。
【００１６】
好ましくは、上記電源電位供給端子に与える電位を第１の電位として前記ステップ（ａ）〜（ｃ）を行い、次に、上記電源電位供給端子に与える電位を第２の電位として前記ステップ（ａ）〜（ｃ）を行う。
【００１７】
好ましくは、上記半導体集積回路の周囲温度を第１の温度として前記ステップ（ａ）〜（ｃ）を行い、次に、上記半導体集積回路の周囲温度を第２の温度として前記ステップ（ａ）〜（ｃ）を行う。
【００１８】
好ましくは、上記検査方法はステップ（ｄ）をさらに備える。ステップ（ｄ）では、電源電位供給端子に流れる電流値の時間変化をモニタする。
【００１９】
この発明による半導体集積回路装置は、第１の回路ブロックと、第１の電流検査回路とを備える。第１の回路ブロックは、第１の電源電位供給端子と、第１のグランド電位供給端子と、内部Ｎｃｈトランジスタの第１の基板電位供給端子と、内部Ｐｃｈトランジスタの第１の基板電位供給端子とを含む。第１の電流検査回路は、手段（ａ）〜（ｃ）を含む。手段（ａ）は、第１の電源電位供給端子，第１のグランド電位供給端子，内部Ｎｃｈトランジスタの第１の基板電位供給端子，内部Ｐｃｈトランジスタの第１の基板電位供給端子にそれぞれ所定の電位を与える。手段（ｂ）は、第１の電源電位供給端子，第１のグランド電位供給端子，内部Ｎｃｈトランジスタの第１の基板電位供給端子，内部Ｐｃｈトランジスタの第１の基板電位供給端子にそれぞれ流れる電流を測定する。手段（ｃ）は、第１の電源電位供給端子に流れる電流から内部Ｎｃｈトランジスタの第１の基板電位供給端子に流れる電流と内部Ｐｃｈトランジスタの第１の基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する。
【００２０】
好ましくは、上記手段（ａ）は、内部Ｎｃｈトランジスタの第１の基板電位供給端子および内部Ｐｃｈトランジスタの第１の基板電位供給端子に逆方向バイアスを与える。具体的には、内部Ｎｃｈトランジスタの第１の基板電位供給端子にグランド電位よりも低い電位を与え、内部Ｐｃｈトランジスタの第１の基板電位供給端子に電源電位よりも高い電位を与える。
【００２１】
好ましくは、上記第１の電流検査回路は手段（ｄ）をさらに備える。手段（ｄ）は、手段（ｃ）により算出されたＩＤＤＱ値と所定の基準値とを比較し、比較結果に基づいて第１の回路ブロックの良／不良を判定する。
【００２２】
好ましくは、上記半導体集積回路装置は、第２の電流検査回路と、検査判定回路とをさらに備える。上記第１の回路ブロックは、第２の電源電位供給端子と、第２のグランド電位供給端子と、内部Ｎｃｈトランジスタの第２の基板電位供給端子と、内部Ｐｃｈトランジスタの第２の基板電位供給端子とをさらに含む。第２の電流検査回路は、手段（ｄ）〜（ｆ）を含む。手段（ｄ）は、第２の電源電位供給端子，第２のグランド電位供給端子，内部Ｎｃｈトランジスタの第２の基板電位供給端子，内部Ｐｃｈトランジスタの第２の基板電位供給端子にそれぞれ所定の電位を与える。手段（ｅ）は、第２の電源電位供給端子，第２のグランド電位供給端子，内部Ｎｃｈトランジスタの第２の基板電位供給端子，内部Ｐｃｈトランジスタの第２の基板電位供給端子にそれぞれ流れる電流を測定する。手段（ｆ）は、第２の電源電位供給端子に流れる電流から内部Ｎｃｈトランジスタの第２の基板電位供給端子に流れる電流と内部Ｐｃｈトランジスタの第２の基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する。検査判定回路は、第１の電流判定回路および第２の電流判定回路によって得られたＩＤＤＱ値と所定の基準値とを比較し、比較結果に基づいて第１の回路ブロックの良／不良を判定する。
【００２３】
好ましくは、上記半導体集積回路装置は、第２の回路ブロックと、第２の電流検査回路と、検査判定回路とをさらに備える。第２の回路ブロックは、電源電位供給端子と、グランド電位供給端子と、内部Ｎｃｈトランジスタの基板電位供給端子と、内部Ｐｃｈトランジスタの基板電位供給端子とを含む。第２の電流検査回路は、手段（ｄ）〜（ｆ）を含む。手段（ｄ）は、第２の回路ブロックの電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ所定の電位を与える。手段（ｅ）は、第２の回路ブロックの電源電位供給端子，グランド電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子にそれぞれ流れる電流を測定する。手段（ｆ）は、第２の回路ブロックの電源電位供給端子に流れる電流から第２の回路ブロックの内部Ｎｃｈトランジスタの基板電位供給端子に流れる電流と第２の回路ブロックの内部Ｐｃｈトランジスタの基板電位供給端子に流れる電流とを引いて得られる電流値（ＩＤＤＱ値）を算出する。検査判定回路は、第１の電流判定回路によって得られたＩＤＤＱ値と所定の基準値との比較結果に基づいて第１の回路ブロックの良／不良を判定し、第２の電流判定回路によって得られたＩＤＤＱ値と所定の基準値との比較結果に基づいて第２の回路ブロックの良／不良を判定する。
【００２４】
好ましくは、上記半導体集積回路装置は、第２の回路ブロックと、スイッチ回路とをさらに備える。第２の回路ブロックは、第１の電源電位供給端子と、第１のグランド電位供給端子と、内部Ｎｃｈトランジスタの第１の基板電位供給端子と、内部Ｐｃｈトランジスタの第１の基板電位供給端子とを含む。第１の電流検査回路の手段（ａ）は、第１の回路ブロックまたは第２の回路ブロックの第１の電源電位供給端子，第１のグランド電位供給端子，内部Ｎｃｈトランジスタの第１の基板電位供給端子，内部Ｐｃｈトランジスタの第１の基板電位供給端子にそれぞれ所定の電位を与える。スイッチ回路は、第１の電流検査回路から第１回路ブロックまたは第２の回路ブロックへの電位供給のオン／オフ制御を行う。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２６】
（第１の実施形態）
第１の実施形態による半導体検査装置の概略構成を図６に示す。この検査装置はＬＳＩ１のＩＤＤＱテストを行うための装置である。
【００２７】
検査対象であるＬＳＩ１は、信号入出力端子２，電源電位供給端子３，グランド電位供給端子４，Ｐｃｈトランジスタの基板電位供給端子５，Ｎｃｈトランジスタの基板電位供給端子６を備える。信号入出力端子２は、ＬＳＩ１の内部回路に信号を入力したりＬＳＩ１の内部回路からの信号を出力したりするための端子である。電源電位供給端子３は、ＬＳＩ１の内部回路に電源電位ＶＤＤを供給するための端子である。グランド電位供給端子４は、ＬＳＩ１の内部回路にグランド電位ＶＳＳを供給するための端子である。Ｐｃｈトランジスタの基板電位供給端子５は、ＬＳＩ１内部のＰｃｈトランジスタに基板電位ＮＷＶＤＤを供給するための端子である。Ｎｃｈトランジスタの基板電位供給端子６は、ＬＳＩ１内部のＮｃｈトランジスタに基板電位ＰＷＶＳＳを供給するための端子である。
【００２８】
電流検査回路２００には電位供給回路１００から電源電位ＶＤＤおよびグランド電位ＶＳＳが与えられる。電流検査回路２００からは、電源電位供給配線７，グランド電位供給配線８，Ｐｃｈトランジスタの基板電位供給配線９，Ｎｃｈトランジスタの基板電位供給配線１０が出ており、電源電位供給配線７は電源電位供給端子３に、グランド電位供給配線８はグランド電位供給端子４に、Ｐｃｈトランジスタの基板電位供給配線９はＰｃｈトランジスタの基板電位供給端子５に、Ｎｃｈトランジスタの基板電位供給配線１０はＮｃｈトランジスタの基板電位供給端子６に接続され、ＬＳＩ１にそれぞれの電位を供給する。
【００２９】
電源電位供給配線７、グランド電位供給配線８、Ｐｃｈトランジスタの基板電位供給配線９、Ｎｃｈトランジスタの基板電位供給配線１０に流れる電流を電流検査回路２００で測定し、電源電位供給配線７に流れる電流から、Ｐｃｈトランジスタの基板電位供給配線９に流れる電流とＮｃｈトランジスタの基板電位供給配線１０に流れる電流とを引いた値が、電源電流検査回路２００内に記録した所定の判定基準電流値よりも上回るか下回るかの判定結果を検査判定信号として出力する。判定基準電流値は電源検査回路２００内に記録しているが、外部より任意の値を入力することもできる。
【００３０】
電流検査回路２００の内部構成を図７に示す。電流検査回路２００は、レギュレータ２０１〜２０２と、電流モニタ回路２０３〜２０６と、電流値判定回路２０７とを含む。
【００３１】
レギュレータ２０１は、電位供給回路１００からの電源電位ＶＤＤおよびモニタ装置３００からの制御信号に基づいて電位ＶＤＤ，ＮＷＶＤＤを生成する。ここでは、生成される電位ＶＤＤは、電位供給回路１００から与えられる電源電位ＶＤＤに等しく、電位ＮＷＶＤＤは、電位供給回路１００から与えられる電源電位ＶＤＤよりも高い（ＮＷＶＤＤ＝ＶＤＤ＋α）ものとする。生成された電位ＶＤＤは電源電位として電源電位供給配線７に与えられ、電位ＮＷＶＤＤはＰｃｈトランジスタの基板電位としてＰｃｈトランジスタの基板電位供給配線９に与えられる。
【００３２】
レギュレータ２０２は、電位供給回路１００からのグランド電位ＶＳＳおよびモニタ装置３００からの制御信号に基づいて電位ＶＳＳ，ＰＷＶＳＳを生成する。ここでは、生成される電位ＶＳＳは、電位供給回路１００から与えられるグランド電位ＶＳＳに等しく、電位ＰＷＶＳＳは、電位供給回路１００から与えられるグランド電位ＶＳＳよりも低い（ＰＷＶＳＳ＝ＶＳＳ−α）ものとする。生成された電位ＶＳＳはグランド電位としてグランド電位供給配線８に与えられ、電位ＰＷＶＳＳはＮｃｈトランジスタの基板電位としてＮｃｈトランジスタの基板電位供給配線１０に与えられる。
【００３３】
なお、Ｐｃｈトランジスタの基板電位供給配線９に与える電位ＮＷＶＤＤ、Ｎｃｈトランジスタの基板電位供給配線１０に与える電位ＰＷＶＳＳは次のように定めるのが望ましい。あるトランジスタアレイについてＩＤＤＱのＶＢＳ依存性を調べておく。図８に示すように、基板電位ＶＢＳを印加し、その電位を上げていくとドレインリーク電流は減少するが、ジャンクションリーク電流、ゲートリーク電流が増加していく。その結果、あるＶＢＳ電位のポイントでＩＤＤＱは極小値をとり、その前後では増加する。ＶＢＳとして図中のＡ点の電位を印加することにより、ＩＤＤＱ値を最小値にし不良検出を容易にすることができる。
【００３４】
電流モニタ回路２０３は、電源電位供給配線７に流れる電流値を測定し、その電流値を示す信号Ｉ＿ＶＤＤを出力する。電流モニタ回路２０４は、グランド電位供給配線８に流れる電流値を測定し、その電流値を示す信号Ｉ＿ＶＳＳを出力する。電流モニタ回路２０５は、Ｐｃｈトランジスタの基板電位供給配線９に流れる電流値を測定し、その電流値を示す信号Ｉ＿ＮＷＶＤＤを出力する。電流モニタ回路２０６は、Ｎｃｈトランジスタの基板電位供給配線１０に流れる電流値を測定し、その電流値を示す信号Ｉ＿ＰＷＶＳＳを出力する。
【００３５】
電流値判定回路２０７は、信号Ｉ＿ＶＤＤから信号Ｉ＿ＮＷＶＤＤと信号Ｉ＿ＰＷＶＳＳとを引いた値ＩＤＤＱ（＝Ｉ＿ＶＤＤ−Ｉ＿ＮＷＶＤＤ−Ｉ＿ＰＷＶＳＳ）が所定の判定基準電流値よりも上回るか下回るかの判定結果を検査判定信号として出力する。
【００３６】
なお、電流モニタ回路２０３〜２０６からの信号Ｉ＿ＶＤＤ，Ｉ＿ＶＳＳ，Ｉ＿ＮＷＶＤＤ，Ｉ＿ＰＷＶＳＳはモニタ装置３００にも与えられる。
【００３７】
図９は本発明の原理を説明した図である。ＬＳＩ１内部のＣＭＯＳインバータにはＬレベルが入力され、Ｈレベルが出力されている。このとき、Ｐｃｈトランジスタ２５はＯＮ状態であり、Ｎｃｈトランジスタ２６はＯＦＦ状態である。静止状態で電源電位１９に流れる電流ＩＤＤ＿ＯＦＦをモニタするとき、故障回路３９が有る場合、この故障によるリーク電流成分Ｉ＿ＬＥＡＫがＩＤＤ＿ＯＦＦに含まれる。故障回路３９の故障原因としては、配線ショート、Ｔｒ破壊等がある。このとき、ドレインリーク電流Ｉ＿ＤＬを削減するため、基板に逆方向バイアスを印加するが、その為ゲートリーク電流Ｉ＿ＧＬ、ジャンクションリーク電流Ｉ＿ＪＬが増加する。この増加するＩ＿ＧＬ，Ｉ＿ＪＬはＮｃｈトランジスタ２６の基板に流れるため、Ｎｃｈトランジスタの基板電位供給配線２２の電流をモニタすることで電流値が分かる。ＩＤＤ＿ＯＦＦは、Ｉ＿ＤＬ，Ｉ＿ＧＬ，Ｉ＿ＪＬ，Ｉ＿ＬＥＡＫの合計であるため。以下の式１に示すように、定常状態のリーク電流成分を差し引くことで、故障電流が発生しているかを確認することができ、しいては故障の有無を判断できる。
【００３８】
Ｉ＿ＬＥＡＫ＝ＩＤＤ＿ＯＦＦ−（Ｉ＿ＤＬ＋Ｉ＿ＧＬ＋Ｉ＿ＪＬ）…（式１）
基板に流れる電流（以下、Ｉ＿ＷＥＬＬ）はＩ＿ＧＬとＩ＿ＪＬの合計であるが、Ｉ＿ＤＬは基板に逆方向バイアスを印加することにより、ほぼ無視できるレベルにすることができる。このとき式１は、Ｉ＿ＬＥＡＫ≒ＩＤＤ＿ＯＦＦ−（Ｉ＿ＧＬ＋Ｉ＿ＪＬ）と近似できる。この実施形態では、電源電位供給配線７に流れる電流をＩＤＤ＿ＯＦＦとして測定し、Ｐｃｈトランジスタの基板電位供給配線９に流れる電流とＮｃｈトランジスタの基板電位供給配線１０に流れる電流との和を（Ｉ＿ＧＬ＋Ｉ＿ＪＬ）として測定している。
【００３９】
図１０は本発明における検査方法を示した図である。図１０（ａ）では、静止電源電流を各サンプルで評価したものである。定常的なリーク電流成分が大きいため、故障の有無を判断できない。図１０（ｂ）はＩＤＤ＿ＯＦＦからＩ＿ＷＥＬＬを引いた結果であり、定常的なリーク電流を削減することができるので、故障回路がある場合の異常電流を検出することができ、故障の有無を判断することができる。また、図１０（ｃ）はＩ＿ＷＥＬＬの基板バイアス依存性であり、この特性を確認することで、故障の種類を判断できると考えられる。この確認はモニタ装置３００により行われる。モニタ装置３００から電流検査回路３００のレギュレータ２０１，２０２に与えられる制御信号により、Ｐｃｈトランジスタの基板電位供給配線９に与えられる電位ＮＷＶＤＤおよびＮｃｈトランジスタの基板電位供給配線１０に与えられる電位ＰＷＶＳＳを変化させて行う。
【００４０】
＜ＩＤＤＱのＶＤＤ依存性＞
この実施形態ではモニタ装置３００によりＩＤＤＱのＶＤＤ依存性を調べることができる。モニタ装置３００から電流検査回路３００のレギュレータ２０１，２０２に与えられる制御信号により、電源電位供給配線７に与えられる電位ＶＤＤを変化させ、その時のＩＤＤＱ値をモニタする。このＩＤＤＱのＶＤＤ依存性を評価することで、不良原因を特定することができる。一般的に、配線ショート系の故障はＶＤＤ依存が少なく、ゲートリーク電流はＶＤＤの二乗に比例し、ドレインリーク電流とジャンクションリーク電流はＶＤＤに指数関数的に比例する。これらの特性により、図１１の▲１▼は配線ショート系の不良、▲２▼はゲートリーク電流に関わる不良、▲３▼はドレインリーク電流もしくはジャンクションリーク電流に関わる不良と推定できる。以上のように、ＩＤＤＱのＶＤＤ依存性を取ることにより、不良原因特定を容易にすることができる。
【００４１】
＜ＩＤＤＱの温度依存性＞
また、モニタ装置３００によりＩＤＤＱの温度依存性を調べることができる。ＬＳＩ１の周囲温度を変化させ、その時のＩＤＤＱ値をモニタする。このＩＤＤＱの温度依存性を評価することで、不良原因を特定することができる。一般的に、配線ショート系の不良では温度が上昇するとＩＤＤＱは増加する。また、ゲートリーク電流は温度にほぼ依存性が無く、ドレインリーク電流は温度が上昇すると指数関数的に増加する。このことから、図１２中の▲１▼は配線ショート系の不良、▲２▼はドレインリーク電流に関係する不良であると推定できる。以上のように、ＩＤＤＱの温度依存性を取ることにより、不良原因特定を容易にすることができる。
【００４２】
＜ＩＤＤＱの時間変化のモニタリング＞
また、モニタ装置３００によりＩＤＤＱの時間変化を調べることができる。ＩＤＤＱを時間変化させモニタし、そのＩＤＤＱの変化により不良原因を特定する。一般的に、回路内に配線のショートやオープンによりフローティングノードが存在する場合、回路内で貫通電流が流れる。このフローティングノードは時間が経つにつれ、ある特定の電位に安定していく。その結果、時間が経つにつれ、貫通電流が減少し、結果としてＩＤＤＱが減少する。図１３中の▲１▼は時間依存性が無いために、フローティングノードの存在による不良でないことが分かる。また、▲２▼は時間が経つにつれＩＤＤＱが減少していることから、フローティングノードが存在し不良となっていることが分かる。以上の様にＩＤＤＱの時間変化をモニタしその振る舞いの違いを評価することで、不良原因特定を容易にすることができる。
【００４３】
（第２の実施形態）
図１４は第２の実施形態による半導体集積回路（ＬＳＩ１）を示した図である。第１の実施形態でＬＳＩ１外部に設けていた電流検査回路２００をＬＳＩ１内部に設け、内部回路ブロック４０に接続された構造を持っている。電流検査回路２００のレギュレータ２０１は、回路ブロック４０の電源電位供給端子に電位ＶＤＤを与え，内部Ｐｃｈトランジスタの基板電位供給端子に電位ＮＷＶＤＤを与える。レギュレータ２０２は、回路ブロック４０のグランド電位供給端子に電位ＶＳＳを与え、内部Ｎｃｈトランジスタの基板電位供給端子に電位ＰＷＶＳＳを与える。電流検査回路の電流モニタ回路２０３〜２０６は、回路ブロック４０の電源電位供給端子，グランド電位供給端子，内部Ｐｃｈトランジスタの基板電位供給端子，内部Ｎｃｈトランジスタの基板電位供給端子にそれぞれ流れる電流を測定する。
【００４４】
（第３の実施形態）
図１５は第３の実施形態による半導体集積回路を示した図である。第２の実施形態で示したＬＳＩ１内部の電流検査回路２００が複数個設けられた構成になっている。それぞれの電流検査回路２００から電流値検査結果を電流値モニタ信号線１〜４により検査判定回路４２に伝え、電流値検査結果の合計が所定の電流値を下回るか上回るかの結果を、検査判定信号により外部に出力し、不良の有無を判断できる。電流検査回路２００を複数個持つことで、回路ブロック４０に供給する電位を強化することができ、内部の電源降下を低減することが可能である。
【００４５】
（第４の実施形態）
図１６は本発明の第４の実施形態を示した図である。電流検査回路２００はＬＳＩ１外部に設けているが、ＬＳＩ１内部は複数個の回路ブロック４０に分かれており、各回路ブロック４０からそれぞれ電流検査回路２００へ各電位供給配線が接続されている構成である。各回路ブロック４０の電位供給配線がそれぞれ個別に電流検査回路２００に接続されているため、回路ブロック４０に供給する電位を強化することができ、内部の電源降下を低減することが可能である。
【００４６】
図１７は回路ブロックを分割することの効果を示した図である。ＬＳＩ１内部の回路ブロック４０を分割することで、定常的に流れるリーク電流成分を分割することができ、不良による異常電流を検出し易くすることができる。
【００４７】
（第５の実施形態）
図１８は本発明の第５の実施形態を示した図である。第３の実施形態において、内部回路ブロック４０を複数個に分割した構成である。回路ブロックを複数個に分割することで、図１７で述べたように、不良による異常電流を検出し易くできる。
【００４８】
（第６の実施形態）
図１９は本発明の第６の実施形態を示した図である。ＬＳＩ１内部に電流検査回路２００と複数個の回路ブロック４０が設けられおり、電流検査回路２００から回路ブロック４０にそれぞれに電源スイッチ４３を通して、各電位を供給する構成である。電源スイッチ４３は電流検査回路２００から、回路ブロック選択信号線１〜４により選択信号を受け、それぞれの回路ブロックへ４０の電源供給を制御することができる。これにより、回路ブロック４０ごとに検査を行うことができ、故障回路による異常電流を検出し易すくすることができる。
【００４９】
【発明の効果】
プロセスの微細化により、定常的に流れるリーク電流成分が増加する。故障検出に有効な手段であるＩＤＤＱテストにおいて、故障回路による異常電流が、定常的に流れるリーク電流成分に埋もれてしまい、ＩＤＤＱテストが不可能になる。
【００５０】
本発明によれば、増加するリーク電流成分と、故障による異常電流を分離することができ、今後の微細化の進んだプロセスに於いてもＩＤＤＱテストを可能にすることができる。また、故障要因を容易に判別することができる。
【図面の簡単な説明】
【図１】従来のＩＤＤＱテストについて説明するための図である。
【図２】ＶＴ−ＣＭＯＳの回路構成例を示す図である。
【図３】ＶＴ−ＣＭＯＳのデバイス構成例を示す図である。
【図４】トランジスタのリーク電流成分を示す図である。
【図５】バイアス印加によるトランジスタのリーク電流成分変化を示す図である。
【図６】第１の実施形態による検査装置の構成を示す図である。
【図７】図６に示した電流検査回路の内部構成を示す図である。
【図８】最適な基板電位の設定方法を説明するための図である。
【図９】本発明の原理を示す図である。
【図１０】本発明の検査方法を説明するための図である。
【図１１】ＩＤＤＱのＶＤＤ依存性の例を示す図である。
【図１２】ＩＤＤＱの温度依存性の例を示す図である。
【図１３】ＩＤＤＱの時間変化の例を示す図である。
【図１４】第２の実施形態によるＬＳＩの構成を示す図である。
【図１５】第３の実施形態によるＬＳＩの構成を示す図である。
【図１６】第４の実施形態による検査装置を示す図である。
【図１７】回路ブロック分割の効果を説明するための図である。
【図１８】第５の実施形態によるＬＳＩの構成を示す図である。
【図１９】第６の実施形態によるＬＳＩの構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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