(57)【要約】【課題】チップ面積の低減と消費電力の低減を図る。【解決手段】第１ステートと第２ステートとの切り換えにより、上記第１ステートと上記第２ステートとで共通のディレイラインブロック２５が使用され、各ステートにおいてそれぞれ専用のディレイラインブロックを用意する必要が無いため、その分、チップサイズの低減や消費電力の低減を達成する。また、帰還クロック信号ｆｂｃｋｉｎを得るのに、実際にクロック信号を機能モジュールに供給するためのクロックツリー３が使用されるため、帰還クロック信号ｆｂｃｋｉｎを得るための複製回路が不要とされ、その分、チップサイズの低減や消費電力の低減を達成する。また、上記複製回路を用いる場合に比べて、位相合わせ精度の向上を達成する。【選択図】        図１
2004159239.tif 000002
【特許請求の範囲】
【請求項１】
複数の内部回路と、上記複数の内部回路にクロック信号を分配するためのクロックツリーと、基準クロック信号に基づいて、上記複数の内部回路に供給されるクロック信号の位相調整を行うための位相調整回路と、を含む半導体集積回路であって、上記位相調整回路は、
クロック信号を遅延可能なディレイラインブロックと、
上記クロックツリーを含む信号伝達系を介して上記基準クロック信号が上記ディレイラインブロックに供給された状態で、上記ディレイラインブロックでの信号遅延量と上記信号伝達系での信号遅延量との和が上記基準クロック信号の周期にほぼ等しくなるときの上記ディレイラインブロックでの信号遅延量を設定する第１ステートと、上記第１ステートで信号遅延量が設定された状態で上記ディレイラインブロックに上記基準クロック信号が供給された際の上記ディレイラインブロックからの出力クロック信号を、上記クロックツリーを介して上記複数の内部回路に分配する第２ステートとを切り換えるための遅延制御ブロックと、を含んで成ることを特徴とする半導体集積回路。
【請求項２】
上記遅延制御ブロックによって信号経路の選択動作が制御される選択手段を含み、上記選択手段は、
上記第１ステートにおいて、上記基準クロック信号を上記クロックツリーに供給し、そのとき上記クロックツリーを含む信号伝達系から帰還された帰還クロック信号を上記ディレイラインブロックに供給し、上記第２ステートにおいて、上記基準クロック信号を上記ディレイラインブロックに供給し、そのとき上記ディレイラインブロックから出力されたクロック信号を上記クロックツリーに供給するためのマルチプレクサを含む請求項１記載の半導体集積回路。
【請求項３】
上記ディレイラインブロックは、互いに直列接続された複数の論理ゲートと、上記複数の論理ゲートの直列接続ノードから引き出されたタップとを含んで成る請求項１又は２記載の半導体集積回路。
【請求項４】
上記第１ステートにおいて、上記クロックツリーを含む信号伝達系から帰還された帰還クロック信号と上記基準クロック信号との並列位相比較を可能とする並列位相比較器を含み、
上記並列位相比較器は、上記ディレイラインブロックにおける上記タップに対応して設けられ、上記基準クロック信号に基づいてそれぞれ対応するタップの信号を取り込むための複数のフリップフロップ回路を含んで成る請求項３記載の半導体集積回路。
【請求項５】
上記遅延制御ブロックは、上記フリップフロップ回路の出力信号に基づいて、上記ディレイラインブロックにおける上記論理ゲートの段数が最も少なくなる立ち上がりポイントを探索するための探索回路と、
上記探索回路によって探索された立ち上がりポイントが設定されるカウンタと、を含み、上記カウンタの出力信号に基づいて上記ディレイラインブロックにおけるタップ選択が行われる請求項４記載の半導体集積回路。
【請求項６】
上記カウンタの出力信号をデコードするためのデコーダと、上記デコーダの出力信号に従って、上記第２ステートにおいてクロック出力に使用されるタップ選択を行うためのタップ選択スイッチ回路と、を含む請求項５記載の半導体集積回路。
【請求項７】
上記カウンタの出力信号をデコードするためのデコーダと、上記デコーダの出力信号に従って、上記第２ステートにおいてクロック出力に使用されるタップ選択を行うためのタップ選択スイッチ回路と、
上記第１ステートから上記第２ステートに切り換えられた状態で、上記上記デコーダの出力信号に従って、上記位相調整における微調整を行う微調整回路と、を含む請求項６記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相調整技術、さらには位相調整回路のチップ面積の低減と消費電力の低減及びディレイ調整の精度向上を図るための技術に関する。
【０００２】
【従来の技術】
外部クロックに対して所定のタイミングで動作する内部回路に、タイミング信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路における可変遅延回路を省略して回路規模の縮小化を図るための技術が知られている（例えば特許文献１参照）。具体的には上記可変遅延回路をＤＬＬ回路と兼用することで、回路規模の低下を図っている。
【０００３】
遅延回路及びＤＬＬ回路を搭載した半導体集積回路において、クロック信号の遅延時間を精度良く調整し、位相比較を正しく行うための回路技術が知られている（例えば特許文献２参照）。具体的には、複数の補間回路を使用した遅延回路を制御して遅延クロック信号を位相調整が行われるため、微調整の最小単位を小さくすることができ、高い基準クロック信号が供給される半導体集積回路においても確実に位相調整が行えるようになっている。
【０００４】
周期的な入力信号を遅延するようにした遅延ロックループ回路が知られている（例えば特許文献３参照）。そのような回路ではディレイ回路のタップ毎に信号が取り出されて比較される。このとき、比較信号によって、１サイクル遅れになる比較信号が取り出される。
【０００５】
２系統の遅延回路を用いることなく、外部クロック信号の立ち上がりよりも、適用システムの特性に合った補正量分だけ速いタイミングで立ち上がるタイミング信号を発生可能にした回路が知られている（例えば特許文献４参照）。
【０００６】
また、位相調整用ＤＬＬ回路として、クロックバッファ出力とクロック供給端子との間に、ＤＬＬの遅延回路を設置し、１サイクル遅れの位相とクロックバッファ出力の位相を合わせるようにしている。位相の合わせ込みには別途、クロック通過ラインと等ディレイになるように複製された遅延ブロックを設置し、複製した遅延ブロックが１サイクル遅れで位相が一致するように調整するようにした回路が知られている（例えば非特許文献１参照）。
【０００７】
さらに、別の位相調整用ＤＬＬ回路として、クロックバッファ出力とＳＤＲＡＭのクロック給電端子との間に、ＤＬＬを設置し、１サイクル遅れの位相とクロックバッファ出力の位相を合わせるようにしている。位相の合わせ込みには、別途クロック通過ラインと等ディレイになるように複製した遅延ブロックの切り換えタップ毎に設置した位相検出回路によって３サイクルの低ロック時間で調整するようにした回路が知られている（例えば非特許文献２参照）。
【０００８】
【特許文献１】
特開平１１−１２７０６３号公報
【特許文献２】
特開２００１−１１１３９４号公報
【特許文献３】
特開２００１−１６８７１１号公報
【特許文献４】
特願平８−２０２９５６号公報
【非特許文献１】
ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３２，Ｎｏ．１１，ＮＯＶＥＭＭＢＥＲ  ９９７，ｐ１７２８−１７３４  Ａ  ２５６−Ｍｂ  ＳＤＲＡＭ  Ｕｓｉｎｇ  ａ  Ｒｅｇｉｓｔｅｒ−Ｃｏｎｔｒｏｌｌｅｄ  Ｄｉｇｉｔａｌ  Ｄｌｌ
【非特許文献２】
電子情報通信学会論文誌  Ｖｏｌ．Ｊ８３−Ｃ  Ｎｏ．６  ｐｐ５０２−５０８  ２０００年６月  「低電力システムクロック発生回路向け並列位相比較型ディレイ・ロックド・ループ」
【０００９】
【発明が解決しようとする課題】
上記特許文献１では、位相調整回路が一式しかないため、ＤＬＬがロックするのに時間がかかることが考えられる。
【００１０】
上記特許文献２では、タイミング補間回路を複数設けることで低ジッタ化を図っているが、短ロックのための比較器が設けられていないため、ロックまでに時間がかかることが考えられる。
【００１１】
上記特許文献３では、位相比較器を複数設けているものの、判定端子は１本であり、ロックするまでに時間がかかることが考えられる。
【００１２】
上記非特許文献１によれば、シフトレジスタの設定値によりディレイラインのタップ切り換えを行うことでディレイ調整を行うようにしているため、ロック時間が比較的長くなることが考えられる。
【００１３】
また、上記非特許文献１及び上記非特許文献２に記載された技術共、実際に遅延を生ずる回路とは別に、当該回路と等ディレイを有するように複製された回路（「複製回路」という）を形成する必要があるため、半導体集積回路においては、上記ディレイ調整のための複製回路を形成する分、チップサイズが増大するし、消費電力も増える。
【００１４】
さらに、上記非特許文献１及び上記非特許文献２に記載された技術共、実際に遅延を生じている回路と上記複製回路とは別回路であるため、それら間の比精度が重要とされる。つまり、プロセス変動や電圧変動に起因する遅延量ばらつきによって、上記ディレイ調整の精度が左右される。
【００１５】
本発明の目的は、ディレイ調整のための複製回路を不要とすることでチップ面積の低減と消費電力の低減を図ることにある。
【００１６】
また、本発明の別の目的は、ディレイ調整の精度向上を図ることにある。
【００１７】
さらに、本発明の別の目的は、位相調整の高速化を図ることにある。
【００１８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２０】
すなわち、複数の内部回路と、上記複数の内部回路にクロック信号を分配するためのクロックツリーと、基準クロック信号に基づいて、上記複数の内部回路に供給されるクロック信号の位相調整を行うための位相調整回路とを含んで半導体集積回路が構成されるとき、クロック信号を遅延可能なディレイラインブロックと、上記クロックツリーを含む信号伝達系を介して上記基準クロック信号が上記ディレイラインブロックに供給された状態で、上記ディレイラインブロックでの信号遅延量と上記信号伝達系での信号遅延量との和が上記基準クロック信号の周期にほぼ等しくなるときの上記ディレイラインブロックでの信号遅延量を設定する第１ステートと、上記第１ステートで信号遅延量が設定された状態で上記ディレイラインブロックに上記基準クロック信号が供給された際の上記ディレイラインブロックからの出力クロック信号を、上記クロックツリーを介して上記複数の内部回路に分配する第２ステートとを切り換えるための遅延制御ブロックと、を含んで上記位相調整回路を構成する。
【００２１】
上記の手段によれば、上記第１ステートと上記第２ステートとの切り換えにより、上記第１ステートと上記第２ステートとで共通のディレイラインブロックが使用されるため、各ステートにおいてそれぞれ専用のディレイラインブロックを用意する必要が無い。このことが、チップサイズの低減や消費電力の低減化を達成する。また、帰還クロック信号を得るのに、複数の内部回路にクロック信号を分配するためのクロックツリーが使用されるため、帰還クロック信号を得るための複製回路が不要とされるため、その分、チップサイズの低減や消費電力の低減を達成する。
【００２２】
このとき、上記遅延制御ブロックによって信号経路の選択動作が制御される選択手段を含んで構成することができ、その場合において、上記選択手段は、上記第１ステートにおいて、上記基準クロック信号を上記クロックツリーに供給し、そのとき上記クロックツリーを含む信号伝達系から帰還された帰還クロック信号を上記ディレイラインブロックに供給し、上記第２ステートにおいて、上記基準クロック信号を上記ディレイラインブロックに供給し、そのとき上記ディレイラインブロックから出力されたクロック信号を上記クロックツリーに供給するためのマルチプレクサを含んで構成することができる。
【００２３】
また、上記ディレイラインブロックは、互いに直列接続された複数の論理ゲートと、上記複数の論理ゲートの直列接続ノードから引き出されたタップとを含んで構成することができる。
【００２４】
さらに、位相比較を高速に行うことで位相調整の高速化を図るため、上記第１ステートにおいて、上記クロックツリーを含む信号伝達系から帰還された帰還クロック信号と上記基準クロック信号との並列位相比較を可能とする並列位相比較器を設け、上記並列位相比較器は、上記ディレイラインブロックにおける上記タップに対応して設けられ、上記基準クロック信号に基づいてそれぞれ対応するタップの信号を取り込むための複数のフリップフロップ回路を含んで構成することができる。
【００２５】
上記遅延制御ブロックは、上記フリップフロップ回路の出力信号に基づいて、上記ディレイラインブロックにおける上記論理ゲートの段数が最も少なくなる立ち上がりポイントを探索するための探索回路と、上記探索回路によって探索された立ち上がりポイントが設定されるカウンタとを含んで構成し、上記カウンタの出力信号に基づいて上記ディレイラインブロックにおけるタップ選択を行うように構成することができる。
【００２６】
また、上記カウンタの出力信号をデコードするためのデコーダと、上記デコーダの出力信号に従って、上記第２ステートにおいてクロック出力に使用されるタップ選択を行うためのタップ選択スイッチ回路とを設けることができる。
【００２７】
さらにこのとき、上記カウンタの出力信号をデコードするためのデコーダと、上記デコーダの出力信号に従って、上記第２ステートにおいてクロック出力に使用されるタップ選択を行うためのタップ選択スイッチ回路と、上記第１ステートから上記第２ステートに切り換えられた状態で、上記上記デコーダの出力信号に従って、上記位相調整における微調整を行う微調整回路とを設けることができる。
【００２８】
【発明の実施の形態】
図１３には、本発明にかかる半導体集積回路の一例であるマイクロコンピュータが示される。
【００２９】
図１３に示されるマイクロコンピュータ１０は、特に制限されないが、ＰＬＬ（フェーズ・ロックド・ループ）１、位相調整回路２、クロックツリー４、及び各種機能モジュール４を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００３０】
上記機能モジュール４には、フリップフロップ回路ＦＦ、ＲＡＭ（ランダム・アクセス・メモリ）マクロ、ＡＤＣ（アナログ・ディジタル・コンバータ）マクロ、ＤＡＣ（ディジタル・アナログ・コンバータ）、及びＣＰＵ（中央処理装置）などが含まれる。そのような機能モジュール４は、入力されたクロック信号に同期して動作される。クロック信号は、マイクロコンピュータ１０の外部端子に外付けされた水晶発振器１１に基づいて形成される。すなわち、水晶発振器１１によって発振された信号がＰＬＬ１で同期化され、後段の位相調整回路２で位相調整されてからクロックツリー３を介して機能モジュール４に供給される。上記クロックツリー３は、代表的に示されるように、バッファ５とその出力を分配するためのバッファ３１〜３４を含む。そしてクロック信号は、バッファ３１〜３４の出力クロック信号ｂｏｕｔ１〜ｂｏｕｔ４は、それぞれ対応する機能モジュールに供給される。上記位相調整回路２は、上記ＰＬＬ１から供給されたクロック信号（これを「基準クロック信号ｃｋｒｅｆ」という）を取り込むための入力端子と、上記クロックツリー３に含まれるバッファ３１から出力されたクロック信号ｂｏｕｔは、対応する機能モジュールに供給されるとともに、位相調整回路２の入力端子にまで戻される。この位相調整回路２の入力端子にまで戻されたクロック信号（これを「帰還クロック信号ｆｂｃｋｉｎ」という）を取り込むための入力端子と、クロック信号ｃｋｘｍｏｕｔの出力端子を含む。
【００３１】
図１４には、図１３における位相調整回路２での位相調整の動作タイミング示される。
【００３２】
ここで、位相調整回路２での信号遅延量をＴｄｌｉｎｅとし、クロックツリー３での信号遅延量をＴｅｘｔとし、基準クロック信号ｃｋｒｅｆの周期をＴｒｅｆとするとき、Ｔｄｌｉｎｅ＋Ｔｅｘｔ＝Ｔｒｅｆが成立するように、位相調整回路２での信号遅延量をＴｄｌｉｎｅが調整されることによって位相調整が行われる。そのような位相調整がなされたとき、上記クロックツリー３におけるバッファ３１〜３４の出力端子ｂｏｕｔ１〜ｂｏｕｔ４でのクロック信号の位相は、１周期遅れで上記基準クロック信号ｃｋｒｅｆに整合される。
【００３３】
図１には上記位相調整回路２の基本構成が示される。
【００３４】
図１に示される位相調整回路２は、特に制限されないが、第１マルチプレクサ２１、第２マルチプレクサ２２、遅延制御ブロック２３、並列位相比較器２４、及びディレイラインブロック２５を含む。第１マルチプレクサ２１は、遅延制御ブロック２３からの制御信号（ｏｎｅｌｏｃｋ）によって動作制御され、基準クロック信号入力端子を介して入力された基準クロック信号ｃｋｒｅｆと帰還クロック信号ｆｂｃｋｉｎとを選択的に並列位相比較器２４やディレイラインブロック２５に供給する。第２マルチプレクサ２２は、遅延制御ブロック２３からの制御信号（ｏｎｅｌｏｃｋ）によって動作制御され、クロック出力端子を介してディレイラインブロック２５の出力クロック信号と基準クロック信号ｃｋｒｅｆとを選択的に位相調整回路２の外部に出力する。ディレイラインブロック２５は、入力されたクロック信号を遅延して出力する。ディレイラインブロック２５からの出力クロック信号は後段の第２マルチプレクサ２２に伝達される。また、上記ディレイラインブロック２５は、互いに直列接続された複数の論理ゲートを含んで成る。そして、複数の論理ゲートの直列接続ノードからタップが引き出される。このタップは、並列位相比較回路２４での位相比較に使用される。並列位相比較回路２４は、上記クロックツリー３を含む信号伝達系から帰還された帰還クロック信号ｆｂｃｋｉｎと上記基準クロック信号ｃｋｒｅｆとの並列位相比較を可能とする。この並列位相比較回路２４での位相比較結果は、遅延制御ブロック２３に伝達される。本位相調整回路２は、第１ステート（初期ステート）と第２ステート（通常ステート）を有し、遅延制御ブロック２３において上記第１ステートと第２ステートとの切り換えが行われる。
【００３５】
図２には、本位相調整回路２における第１ステートの状態が示され、図４にはこの第１ステートでの動作タイミングが示される。この第１ステートは、システムの立ち上げ時などにおいて、初めて基準クロックｃｋｒｅｆを取り込む際のステートとされ、位相調整回路２は、当該回路本来の動作は行われず、それに代えて、ディレイラインブロック２５の最適タップ選択が行われる。
【００３６】
上記第１ステートにおいて、第１マルチプレクサ２１は、帰還クロック信号ｆｂｃｋｉｎを選択的にディレイラインブロック２５に供給し、第２マルチプレクサ２２は、基準クロック信号ｃｋｒｅｆを選択的にクロックツリー３に供給する。そして、このとき、上記クロックツリー３におけるバッファ３１の出力クロック信号が、対応する機能ブロックに供給されるとともに、帰還クロック信号ｆｂｃｋｉｎとして上記ディレイラインブロック２５に供給される。この状態で、並列位相比較器２４で位相比較が行われ、その位相比較結果に基づいて、上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅと上記信号伝達系での信号遅延量Ｔｅｘｔとの和が上記基準クロック信号ｃｋｒｅｆの周期Ｔｒｅｆにほぼ等しくなるときの上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅが、遅延制御ブロック２３におけるアップダウンカウンタ２３１に設定される。例えば上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅはタップ選択によって変更することができる。その場合、上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅと上記信号伝達系での信号遅延量Ｔｅｘｔとの和が上記基準クロック信号ｃｋｒｅｆの周期Ｔｒｅｆにほぼ等しくなるときの上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅは、上記ディレイラインブロック２５でのタップ選択が実際に行われることによって検出され、そのタップ選択情報がアップダウンカウンタ２３１に設定される。この設定が完了された後、遅延制御ブロック２３の制御によって第２ステートに切り換えられる。
【００３７】
図３には、本位相調整回路２における第２ステートの状態が示され、図５にはこの第２ステートでの動作タイミングが示される。
【００３８】
上記第２ステートでは、基準クロック信号ｃｋｒｅｆが第１マルチプレクサ２１を介してディレイラインブロック２５に供給され、帰還クロック信号ｆｂｃｋｉｎが第１マルチプレクサ２１を介して並列位相比較器２４に供給される。また、ディレイラインブロック２５の出力クロック信号がマルチプレクサ２２を介してクロックツリー３に供給される。つまり、上記第１ステートにおいて信号遅延量が設定された状態で上記ディレイラインブロック２５に上記基準クロック信号ｃｋｒｅｆが供給された際の上記ディレイラインブロック２５からの出力クロック信号が、上記クロックツリー３を介して上記複数の内部回路（機能モジュール４）に分配される。そしてこの第２ステートでは、基準クロック信号ｃｋｒｅｆの周期Ｔｒｅｆと、Ｔｄｌｉｎｅ＋Ｔｅｘｔとの位相関係が並列位相比較器２４の初段で検出されることによって、その差が小さくなるようにアップダウンカウンタ２３１のカウント出力の最下位ビットが変更（アップカウント又はダウンカウント）されることによって位相調整が行われる。例えば電位変動や温度変化によりディレイラインブロック２５での遅延時間が変動され、位相がずれた場合でも、そのずれた方向が毎サイクル検出され、それに従って、ディレイラインブロック２５のタップ選択が行われることで、上記位相のずれが修正される。
【００３９】
上記の例によれば、以下の作用効果を得ることができる。
【００４０】
（１）第１ステートにおいて、上記クロックツリー３におけるバッファ３１の出力クロック信号が、対応する機能ブロックに供給されるとともに、帰還クロック信号ｆｂｃｋｉｎとして上記ディレイラインブロック２５に供給される。この状態で、並列位相比較器２４で位相比較が行われ、その位相比較結果に基づいて、上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅと上記信号伝達系での信号遅延量Ｔｅｘｔとの和が上記基準クロック信号ｃｋｒｅｆの周期Ｔｒｅｆにほぼ等しくなるときの上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅは、遅延制御ブロック２３におけるアップダウンカウンタ２３１に設定される。そして、第２ステートでは、上記ディレイラインブロック２５に上記基準クロック信号ｃｋｒｅｆが供給された際の上記ディレイラインブロック２５からの出力クロック信号が、上記クロックツリー３を介して上記複数の内部回路（機能モジュール４）に分配される。それにより、この内部回路ではマイクロコンピュータ本来の動作（通常動作）が可能とされる。そしてこの第２ステートでは、基準クロック信号ｃｋｒｅｆの周期Ｔｒｅｆと、Ｔｄｌｉｎｅ＋Ｔｅｘｔとの位相関係が並列位相比較器２４の初段で検出されることによって、その差が小さくなるようにアップダウンカウンタ２３１のカウント出力の最下位ビットが変更（アップカウント又はダウンカウント）されることによって位相調整が行われることによって位相のずれが修正される。
【００４１】
（２）上記第１ステート（初期ステート）と上記第２ステート（通常ステート）との切り換えにより、上記第１ステートと上記第２ステートとで共通のディレイラインブロック２５が使用され、各ステートにおいてそれぞれ専用のディレイラインブロックを用意する必要が無いため、その分、チップサイズの低減や消費電力の低減を図ることができる。
【００４２】
（３）帰還クロック信号ｆｂｃｋｉｎを得るのに、実際にクロック信号を機能モジュール４に供給するためのクロックツリー３（いわゆる実パスディレイライン）が使用されるため、帰還クロック信号ｆｂｃｋｉｎを得るための複製回路が不要とされるため、複製回路を用いる場合に比べて、位相合わせ精度の向上を図ることができる。
【００４３】
（４）並列位相比較器を設けることにより位相比較を高速に行うことができるため、位相調整の高速化を図ることができる。
【００４４】
次に、上記位相調整回路２のさらに詳細な構成例について説明する。
【００４５】
図６には上記位相調整回路２の別の構成例が示される。
【００４６】
図６に示される位相調整回路２は、特に制限されないが、遅延制御ブロック２３、並列位相比較器２４、デコーダ２６、遅延回路２７、及びタイミング生成ブロック２９を含んで成る。
【００４７】
遅延回路２７は、入力クロック信号を遅延する機能を有し、特に制限されないが、第１マルチプレクサ２１、第２マルチプレクサ２２、ディレイラインブロック２５、及び微調整回路２８を含む。
【００４８】
第１マルチプレクサ２１は、遅延制御ブロック２３からの制御信号（ｏｎｅｌｏｃｋ）によって動作制御され、基準クロック信号入力端子を介して入力された基準クロック信号ｃｋｒｅｆと帰還クロック信号ｆｂｃｋｉｎとを選択的に並列位相比較器２４やディレイラインブロック２５に供給する。第２マルチプレクサ２２は、遅延制御ブロック２３からの制御信号（ｏｎｅｌｏｃｋ）によって動作制御され、クロック出力端子を介してディレイラインブロック２５の出力クロック信号と基準クロック信号ｃｋｒｅｆとを選択的に位相調整回路２の外部に出力する。
【００４９】
上記ディレイラインブロック２５は、互いに直列接続された複数の論理ゲートＧｎを含んで成る。そして、複数の論理ゲートＧｎの直列接続ノードからタップが引き出される。このタップは、並列位相比較回路２４での位相比較に使用される。また、上記タップは、タップ選択スイッチＳＷｎによって選択的に上記第２マルチプレクサ２２に結合される。このタップ選択スイッチＳＷｎによるタップ選択によってディレイラインブロック２５での遅延量の切り換えが可能とされる。
【００５０】
並列位相比較回路２４は、上記クロックツリー３を含む信号伝達系から帰還された帰還クロック信号ｆｂｃｋｉｎと上記基準クロック信号ｃｋｒｅｆとの並列位相比較を可能とする。この並列位相比較回路２４での位相比較結果は、遅延制御ブロック２３に伝達される。特に制限されないが、この並列位相比較回路２４は、複数のフリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２，…，ＦＦｎを含んで成る。上記複数のフリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２，…，ＦＦｎのクロック端子には基準クロック信号ｃｋｒｅｆが入力される。また、上記フリップフロップ回路ＦＦ０のデータ端子には、帰還クロック信号ｆｂｃｋｉｎが入力され、さらに上記複数のフリップフロップ回路ＦＦ１，ＦＦ２，…，ＦＦｎのクロック端子にはディレイラインブロック２５におけるタップが結合される。それにより、フリップフロップ回路ＦＦ０〜ＦＦｎのデータ端子へ入力されたクロック信号が基準クロック信号に同期して遅延制御ブロック２３に伝達される。
【００５１】
遅延制御ブロック２３は、特に制限されないが、上記フリップフロップ回路ＦＦ０〜ＦＦｎからの出力信号ｐｄ（０），ｐｄ（１），ｐｄ（２），…ｐｄ（ｎ）において、立ち上がり波形が存在する信号を検出するためのプライオリティエンコーダ（２分探索回路）２３３と、このプライオリティエンコーダ２３３での検出結果が初期設定されるアップダウンカウンタ２３１と、このアップダウンカウンタ２３１や上記マルチプレクサ２１，２２の動作を制御するためのステータスコントローラ２３２とを含んで成る。上記アップダウンカウンタ２３１は、上記ステータスコントローラ２３２からのロード信号ｌｏａｄによって、上記プライオリティエンコーダ２３３での検出結果の初期設定が制御される。また、上記ステータスコントローラ２３２からのダウン信号ｄｏｗｎによりダウンカウント及びアップカウントの動作制御が行われる。上記第１マルチプレクサ２１及び第２マルチプレクサ２２は、上記ステータスコントローラ２３２からの選択制御信号ｏｎｅｌｏｃｋによって選択動作が制御される。上記ステータスコントローラ２３２によって選択制御信号ｏｎｅｌｏｃｋがローレベル（論理値“０”）とされたとき、第２マルチプレクサ２２によって基準クロック信号ｃｋｒｅｆが選択的に微調整回路２８に伝達され、第１マルチプレクサ２１によって帰還クロック信号ｆｂｃｋｉｎが選択的にディレイラインブロック２５に供給される。また、上記ステータスコントローラ２３２によって選択制御信号ｏｎｅｌｏｃｋがハイレベル（論理値“１”）とされたとき、第１マルチプレクサ２２によって基準クロック信号ｃｋｒｅｆが選択的にディレイラインブロック２５に供給され、第２マルチプレクサ２２によってディレイラインブロック２５からの出力クロック信号がタップ選択スイッチＳＷｎを介して微調整回路２８に供給される。微調整回路２８では位相の微調整が行われる。
【００５２】
デコーダ２６は、上記アップダウンカウンタ２３１の出力信号をデコードすることによって、タップ選択スイッチＳＷｎの動作制御信号及び微調整回路２８の動作制御信号を生成する。
【００５３】
タイミング生成ブロック２９は、上記遅延制御ブロック２３の動作タイミング信号ｃｋ＿ｄや、上記デコーダ２６の動作タイミング信号ｃｋ３を生成する機能を有し、特に制限されないが、基準クロック信号ｃｋｒｅｆを取り込むインバータ２９１、このインバータ２９１の出力信号を３分周する分周回路２９２、この分周回路２９２の出力信号を、上記微調整回路２８の出力信号で同期化することにより上記遅延制御ブロック２３の動作タイミング信号ｃｋ＿ｄを形成するためのフリップフロップ回路２９３と、このフリップフロップ回路２９３の出力信号をバッファリングすることによって上記デコーダ２６の動作タイミング信号ｃｋ３を生成するためのバッファ２９４とを含んで成る。
【００５４】
図１に示される回路と同様に本位相調整回路２は、第１ステート（初期ステート）と第２ステート（通常ステート）を有し、遅延制御ブロック２３において上記第１ステートと第２ステートとの切り換えが行われる。
【００５５】
図８には、第１ステートでの動作タイミングが示される。この第１ステートは、システムの立ち上げ時などにおいて、初めて基準クロックｃｋｒｅｆを取り込む際のステートとされ、位相調整回路２は、当該回路本来の動作は行われず、それに代えて、ディレイラインブロック２５の最適タップ選択が行われる。
【００５６】
第１ステートにおいて、第１マルチプレクサ２１は、帰還クロック信号ｆｂｃｋｉｎを選択的にディレイラインブロック２５に供給し、第２マルチプレクサ２２は、基準クロック信号ｃｋｒｅｆを選択的に、後段の微調整回路２８を介してバッファ５に供給する。そして、このとき、バッファ３１の出力クロック信号が、対応する機能ブロックにおけるクロック給電端子に供給されるとともに、帰還クロック信号ｆｂｃｋｉｎとして遅延回路２７に供給される。この遅延回路２７では、上記帰還クロック信号ｆｂｃｋｉｎが第１マルチプレクサ２１によって選択的にディレイラインブロック２５に供給される。この状態で、並列位相比較器２４で位相比較が行われ、その位相比較結果に基づいて、上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅと上記信号伝達系での信号遅延量Ｔｅｘｔとの和が上記基準クロック信号ｃｋｒｅｆの周期Ｔｒｅｆにほぼ等しくなるときの上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅが、遅延制御ブロック２３におけるアップダウンカウンタ２３１に設定される。上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅは、デコーダ２６の出力信号に基づくタップ選択によって変更することができる。その場合、上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅと上記信号伝達系での信号遅延量Ｔｅｘｔとの和が上記基準クロック信号ｃｋｒｅｆの周期Ｔｒｅｆにほぼ等しくなるときの上記ディレイラインブロック２５での信号遅延量Ｔｄｌｉｎｅは、タップ選択スイッチＳＷｎにってタップ選択が実際に行われることによって検出され、そのタップ選択情報がアップダウンカウンタ２３１に初期設定される。すなわち、フリップフロップ回路ＦＦ０〜ＦＦｎの全ての出力信号ｐｄ（０）〜ｐｄ（ｎ）はプライオリティエンコーダ２３３に伝達され、遅延段数の最も少ない立ち上がりポイントが探索され、それに対応するタップ選択情報がアップダウンカウンタ２３１に、それの初期値として設定される。例えば図８に示される例では、フリップフロップ回路ＦＦ３の出力信号ｐｄ（３）と、フリップフロップ回路ＦＦ４の出力信号ｐｄ（４）との間に、基準クロック信号ｃｋｒｅｆの立上りエッジが存在する。この場合、調整すべき段数は３とされ、それがプライオリティエンコーダ２３３によりアップダウンカウンタ２３１に設定される。これにより粗調整段数の設定が確定され、タップ選択スイッチＳＷｎによって３段目のタップが選択されるようになる。粗調整段数が確定された後に、ステータスコントローラ２３２により、選択制御信号ｏｎｅｌｏｃｋがハイレベルにされることで第２ステートに切り換えられることにより、通常動作のクロックパスに切り換えられる。
【００５７】
図９には、第２ステートでの動作タイミングが示される。
【００５８】
第２ステートにおける初期段階では微調整回路２８による位相微調整が行われることによって、位相調整精度の向上が図られる。すなわち、基準クロック信号ｃｋｒｅｆが第１マルチプレクサ２１を介してディレイラインブロック２５に供給され、帰還クロック信号ｆｂｃｋｉｎが並列位相比較器２４におけるフリップフロップ回路ＦＦ０に供給される。また、ディレイラインブロック２５の出力クロック信号がマルチプレクサ２２及び微調整回路２８を介してクロックツリー３に供給される。つまり、上記第１ステートにおいて粗調整段数が確定された状態で上記ディレイラインブロック２５に上記基準クロック信号ｃｋｒｅｆが供給された際の上記ディレイラインブロック２５からの出力クロック信号が、上記クロックツリー３を介して上記複数の内部回路（機能モジュール４）に分配される。この状態で微調整回路２８での位相微調整が行われる。この微調整は、アップダウンカウンタ２３１の上位ビットからｎ回比較すれば上記粗調整における遅延の２ｎ分の１の分解能を得ることが可能とされる。この微調整が行われた後に、アップダウンカウンタ２３１の最下位ビットを調整するモードに移行される。つまり、基準クロック信号ｃｋｒｅｆの周期Ｔｒｅｆと、Ｔｄｌｉｎｅ＋Ｔｅｘｔとの位相関係が並列位相比較器２４の初段で検出されることによって、その差が小さくなるようにアップダウンカウンタ２３１のカウント出力の最下位ビットが変更（アップカウント又はダウンカウント）されることによって位相調整が行われる。例えば電位変動や温度変化によりディレイラインブロック２５での遅延時間が変動され、位相がずれた場合でも、そのずれた方向が毎サイクル検出され、それに従って、ディレイラインブロック２５のタップ選択が行われることで、上記位相のずれが修正される。
【００５９】
図１２には、図６に示される位相調整回路２における主要部の構成例が示される。
【００６０】
ディレイラインブロック２５がＧ０〜Ｇｎで示される複数の論理ゲートが直列接続されて構成されるとき、そのタップからのクロック信号が伝達される並列位相比較器２４は、上記複数の論理ゲートＧ０〜Ｇｎに対応する複数のフリップフロップ回路ＦＦ０〜ＦＦｎ−１を含んで成る。そして、上記タップを選択するためのタップ選択スイッチＳＷは、デコーダ２６からの制御信号ｓｅｌｓ〔０〕，ｓｅｌｓ〔１〕，ｓｅｌｓ〔２〕，ｓｅｌｓ〔３〕，…，ｓｅｌｓ〔ｎ〕によって動作制御される複数個のトライステートバッファを含んで成る。このトライステートバッファにより、上記論理ゲートが互いに１段ずれたタップからの信号が同時に選択されるようになっている。例えば、論理ゲートＧ０の出力信号と論理ゲートＧ１の出力信号とは、制御信号ｓｅｌｓ〔０〕によって動作制御されるトライステートバッファＳＷ０１，ＳＷ０２によってほぼ同時に選択され、論理ゲートＧ１の出力信号と論理ゲートＧ２の出力信号とは、制御信号ｓｅｌｓ〔１〕によって動作制御されるトライステートバッファＳＷ１１，ＳＷ１２によってほぼ同時に選択される。このように上記論理ゲートが互いに１段ずれたタップからの選択信号は、それぞれインバータ１２１，１２２、及び第２マルチプレクサ２２を介して微調整回路２８に伝達される。微調整回路２８では、上記論理ゲートが互いに１段ずれたタップからの選択信号についてのタイミング補間が行われる。
【００６１】
上記第２マルチプレクサ２２は、上記ディレイラインブロック２５における論理ゲート１段分に相当する遅延量を有するバッファ２２３と、ステータスコントローラ２３２からの選択制御信号ｏｎｅｌｏｃｋに従って経路切り換えを行うための二つの選択回路２２１，２２２とを含む。
【００６２】
微調整回路２８は、高電位側電源Ｖｄｄに結合された第１キャパシタＣ１と、低電位側電源Ｖｓｓに結合された第２キャパシタＣ２と、この第１キャパシタＣ１、Ｃ２の直列接続ノードの論理を反転するためのインバータ２８５と、上記第１キャパシタＣ１、Ｃ２の充放電を可能とするトライステートバッファ３０１〜３０５及び４０１〜４０５と、上記デコーダ２６からの出力信号ｓｅｌｂ〔０〕〜ｓｅｌｂ〔４〕に基づいて、上記トライステートバッファ３０１〜３０５及び４０１〜４０５を相補的に導通させるためのインバータ２８０〜２８４とを含んで成る。トライステートバッファ３０１〜３０５及び４０１〜４０５は、×１、×２、×４、×８、×１６で区別されるようにそれぞれ倍力（ドライバビリティ）が異なる。そのようなトライステートバッファ３０１〜３０５及び４０１〜４０５の出力信号によって第１キャパシタＣ１及び第２キャパシタＣ２の直列ノードの電位が制御されることによりインバータ２８５の出力信号の立ち上がり時間が決定されることによって、第１入力端子ｉｎ１と第２入力端子ｉｎ２とを介して入力された信号のタイミング補間が行われることによって位相微調整が可能とされる。
【００６３】
図１９には、上記微調整回路２８における微調整シーケンスと主要信号との関係が示される。
【００６４】
システムの立ち上げ時などにおいて、初めて基準クロックｃｋｒｅｆを取り込む際の第１ステートにおいて、例えば図８に示されるタイミングに従ってディレイラインブロック２５の最適タップ選択（祖調検索）が行われた後、微調整回路２８においては、遅延制御ブロック２３の制御下で、位相に対する微調コードのバイナリーサーチが開始される（ステップ＃１）。上記第１ステートにおいて並列位相比較器２４で得られた並列位相比較結果がプライオリティエンコーダ２３３においてエンコードされ、そのエンコード結果がアップダウンカウンタ２３１にその初期値として設定される。図８に示されるタイミング例ではタップ選択スイッチＳＷｎによって３段目のタップが選択されるようになっているため、図１９においてもタップ選択スイッチＳＷｎによって３段目のタップが選択され、そのとき、デコーダ２６から出力される粗調コードによって示される段数は「３」とされる。そして、第１マルチプレクサ２１及び第２マルチプレクサ２２の状態が第２ステートに切り換えられ、上記ディレイラインブロック２５に基準クロック信号ｃｋｒｅｆが供給された際の上記ディレイラインブロック２５からの出力クロック信号が微調整回路２８に伝達される。このとき、デコーダ２６から出力される微調コードｓｅｌｂ〔４〕〜ｓｅｌｂ〔０〕の初期値は、“１００００”とされ、トライステートバッファ３０５，４０５が導通されることによって、微調整回路２８は１６倍力に初期設定される。
【００６５】
そして、ステップ＃２〜＃６において、微調コードｓｅｌｂ〔４〕〜ｓｅｌｂ〔０〕の上位ビットから順番に確定される。すなわち、バイナリーサーチにおいては、微調コードｓｅｌｂ〔４〕〜ｓｅｌｂ〔０〕の上位ビットから順番に論理値“１”にされ、そのときのフリップフロップ回路ＦＦ０の出力信号ｐｄ（０）が論理値“１”になるか否かをプライオリティエンコーダ２３３で探索されることによって上記のビット確定が行われ、その都度、微調整結果としてディレイラインに反映される。図１９に示される例では、ステップ＃２で５ビット目（ｓｅｌｂ〔４〕）が論理値“０”に確定され、ステップ＃３で４ビット目（ｓｅｌｂ〔３〕）が論理値“０”に確定され、ステップ＃４で３ビット目（ｓｅｌｂ〔２〕）が論理値“１”に確定され、ステップ＃５で２ビット目（ｓｅｌｂ〔１〕）が論理値“０”に確定され、ステップ＃６で１ビット目（ｓｅｌｂ〔０〕）が論理値“１”に確定される。このように微調コードｓｅｌｂ〔４〕〜ｓｅｌｂ〔０〕の論理値が確定された後には、第２ステートにおいて、基準クロック信号ｃｋｒｅｆの周期Ｔｒｅｆと、Ｔｄｌｉｎｅ＋Ｔｅｘｔとの位相関係が並列位相比較器２４の初段（フリップフロップ回路ＦＦ０）で検出されることによって、その差が小さくなるようにアップダウンカウンタ２３１のカウント出力の最下位ビットが変更（アップカウント又はダウンカウント）されることによって位相調整が行われる（ステップ＃７）。
【００６６】
このように図６に示される構成においては、図１に示される構成の場合と同様に、上記（１）〜（４）と同様の作用効果が得られる他、以下のような有利な効果が得られる。
【００６７】
すなわち、微調整回路２８が設けられ、この微調整回路２８においてタイミング補間による位相微調整が行われるようになっているため、位相調整精度の向上を図ることができる。
【００６８】
また、タイミング生成ブロック２９においては、フリップフロップ回路２９３が設けられ、このフリップフロップ回路２９３により、上記遅延制御ブロック２３の動作タイミング信号ｃｋ＿ｄや、上記デコーダ２６の動作タイミング信号ｃｋ３の生成タイミングが、遅延回路２７の出力クロック信号に同期されるようになっているため、デコーダ２６の出力信号に基づいて行われる上記粗調整や微調整における動作タイミングの適正化を図ることができる。
【００６９】
次に、上記位相調整回路２の別の構成例について説明する。
【００７０】
例えば、図６に示される構成では微調整回路２８が設けられ、この微調整回路２８においてタイミング補間による位相微調整が行われたが、この微調整回路２８を省略することができる。図７にはその場合の構成例が示される。微調整回路２８が省略されているため、第２マルチプレクサ２２の出力端子から位相調整回路２の出力信号が得られる。微調整回路２８での微調整が省略される分、位相調整の高速化を図ることができる。微調整回路２８を用いないで位相調整精度を向上させるには、ディレイラインブロック２５における論理ゲートの段数、及び並列位相比較器２４におけるフリップフロップ回路の数を増やすことにより、並列位相比較器２４での位相比較結果に基づくタップ選択設定をさらに細かく行うことが考えられる。
【００７１】
また、タイミング生成ブロック２９においては、フリップフロップ回路２９３が設けられ、このフリップフロップ回路２９３により、上記遅延制御ブロック２３の動作タイミング信号ｃｋ＿ｄや、上記デコーダ２６の動作タイミング信号ｃｋ３の生成タイミングが、遅延回路２７の出力クロック信号に同期させる必要がない場合には、タイミング生成ブロック２９におけるフリップフロップ回路２９３を省略しても良い。図１０にはその場合の構成例が示される。
【００７２】
さらに、図１０に示される構成において微調整回路２８を省略することができる。図１１にはその場合の構成例が示される。微調整回路２８が省略される分、図１０に示される構成に比べて位相調整の高速化を図ることができる。
【００７３】
図１３に示される構成では、帰還クロック信号ｆｂｃｋｉｎを得るのに、実際にクロック信号を機能モジュール４に供給するためのクロックツリー３（いわゆる実パスディレイライン）が使用されたが、図１５に示されるように帰還クロック信号ｆｂｃｋｉｎを得るための複製回路３５，３６を設け、この複製回路３５，３６を介して帰還クロック信号ｆｂｃｋｉｎを得るようにしても良い。複製回路３５，３６での信号遅延量は、それぞれバッファ５，３１での信号遅延量に等しくされる。
【００７４】
そして、図１６に示されるように、機能モジュール４とマイクロコンピュータ１０の外部端子との間に出力バッファ４１，４２，４３が介在され、また、上記外部端子に負荷抵抗や負荷容量などが結合されると、そこに出力系での遅延Ｔｐｉｎが存在する。システムボードにおいて、マイクロコンピュータ１０と別の半導体集積回路との間で信号の転送を行うことを考えた場合、上記出力系での遅延Ｔｐｉｎを考慮し、帰還クロック信号ｆｂｃｋｉｎを得る際に、上記出力系での遅延Ｔｐｉｎに対応する複製回路４４，４５，４６を帰還経路に設けるようにすると良い。図１７にはこの場合における主要部の動作タイミングが示される。この場合、信号伝達系での信号遅延量Ｔｅｘｔには、クロックツリー３などでの信号遅延量Ｔｅｘｔ’に加えて出力系での遅延量Ｔｐｉｎが含まれ、位相調整回路２での位相調整において出力系での遅延量Ｔｐｉｎが考慮される。
【００７５】
半導体集積回路によっては、それぞれ位相が異なるクロック信号によって動作される複数の回路を含む場合がある。図１８に示されるマイクロコンピュータ１０においては、第１回路１０−１、第２回路１０−２、及び第３回路１０−３は、互いに同一構成とされ、個々の回路は、それぞれ図１３に示されるのと同等とされる。このため、図１８においては、図１３に示されるのと同一機能を有するものには同一符号を付し、その添え字として、−１，−２，−３を付加することで区別している。位相調整回路２−１，２−２，２−３は、パワーコントローラ５０によってクロック給電の中断と再開が個別的に制御されるようになっている。
【００７６】
位相調整回路２−１，２−２，２−３は、図１、図６、図７、図１０、図１１等に示される構成が採用され、それぞれ並列位相比較に基づいて位相調整を高速に行うことができるので、パワーコントローラ５０によるクロック給電の中断及び再開の制御を円滑に行うことができる。また、動作不要となる回路に対するクロック給電を中断することにより、消費電力の低減を図ることができる。
【００７７】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
例えば、図１３，図１５，図１６，図１８においてＰＬＬ１，１−１〜１−３が配置されているが、それを省略しても良い。
【００７９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００８０】
本発明は、少なくとも複数の内部回路に供給されるクロック信号の位相調整を行う位相調整回路を含むことを条件に適用することができる。
【００８１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８２】
すなわち、ディレイ調整のための複製回路を不要とすることでチップ面積の低減と消費電力の低減を図ることができる。また、クロック信号遅延のための複製回路を使用しないので、位相調整の精度向上を図ることができる。さらに、並列位相比較を行うことにより位相調整の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例であるマイクロコンピュータに含まれる位相調整回路の構成例ブロック図である。
【図２】上記位相調整回路における第１ステートの状態説明のためのブロック図である。
【図３】上記位相調整回路における第２ステートの状態説明のためのブロック図である。
【図４】上記位相調整回路における第１ステートでの主要部の動作タイミング図である。
【図５】上記位相調整回路における第２ステートでの主要部の動作タイミング図である。
【図６】上記位相調整回路の別の構成例ブロック図である。
【図７】上記位相調整回路の別の構成例ブロック図である。
【図８】図６に示される位相調整回路における第１ステートでの主要部の動作タイミング図である。
【図９】図６に示される位相調整回路における第２ステートでの主要部の動作タイミング図である。
【図１０】上記位相調整回路の別の構成例ブロック図である。
【図１１】上記位相調整回路の別の構成例ブロック図である。
【図１２】図６に示される位相調整回路における主要部の構成例回路図である。
【図１３】上記位相調整回路を含むマイクロコンピュータの構成例ブロック図である。
【図１４】図１３に示されるマイクロコンピュータにおける主要部の動作タイミング図である。
【図１５】本発明にかかる半導体集積回路の一例であるマイクロコンピュータの別の構成例ブロック図である。
【図１６】本発明にかかる半導体集積回路の一例であるマイクロコンピュータの別の構成例ブロック図である。
【図１７】図１６に示されるマイクロコンピュータにおける主要部の動作タイミング図である。
【図１８】本発明にかかる半導体集積回路の一例であるマイクロコンピュータの別の構成例ブロック図である。
【図１９】図６に示される位相調整回路に含まれる微調整回路における微調整シーケンスと主要信号との関係が示されるタイミング図である。
【符号の説明】
１  ＰＬＬ
２  位相調整回路
３  クロックツリー
４  機能モジュール
１０  マイクロコンピュータ
１１  水晶発振器
２１  第１マルチプレクサ
２２  第２マルチプレクサ
２３  遅延制御ブロック
２４  並列位相比較器
２５  ディレイラインブロック
２６  エンコーダ
２７  遅延回路
２８  微調整回路
２９  タイミング制御ブロック
２３１  アップダウンカウンタ
２３２  ステータスコントローラ
２３３  プライオリティエンコーダ
【図１】
2004159239.tif 000003
【図２】
2004159239.tif 000004
【図３】
2004159239.tif 000005
【図４】
2004159239.tif 000006
【図５】
2004159239.tif 000007
【図６】
2004159239.tif 000008
【図７】
2004159239.tif 000009
【図８】
2004159239.tif 000010
【図９】
2004159239.tif 000011
【図１０】
2004159239.tif 000012
【図１１】
2004159239.tif 000013
【図１２】
2004159239.tif 000014
【図１３】
2004159239.tif 000015
【図１４】
2004159239.tif 000016
【図１５】
2004159239.tif 000017
【図１６】
2004159239.tif 000018
【図１７】
2004159239.tif 000019
【図１８】
2004159239.tif 000020
【図１９】
2004159239.tif 000021