(57)【要約】【課題】本発明はＰＭＯＳＦＥＴのトランジスタサイズを大きくすることなく、オン抵抗を低く抑え、小型、安価で高性能なアナログスイッチ回路を提供する。【解決手段】ＣＭＯＳアナログスイッチ１は、アナログ信号入力端子４からアナログ信号の入力される充電時に、ＰＭＯＳトランジスタ３のバックゲートＢとソースＳとの間のスイッチ９がオンし、ＰＭＯＳトランジスタ３のバックゲートＢとドレインＤとの間のスイッチ１０がオフして、当該バックゲートＢをアナログ信号入力端子４にのみ接続し、アナログ信号出力端子５にアナログ信号を出力する放電時に、スイッチ９がオフし、スイッチ１０がオンして、当該バックゲートＢをアナログ信号出力端子５にのみ接続し、ＣＭＯＳアナログスイッチ１のオフ時に、ＰＭＯＳトランジスタ３のバックゲートＢと高電位電源ＶＤＤとの間のスイッチ８がオンして、当該バックゲートＢを高電位電源ＶＤＤに接続する。【選択図】          図１
2004180241.tif 000002
【特許請求の範囲】
【請求項１】
そのバックゲートが高電位の電源に接続されているＰＭＯＳトランジスタとそのバックゲートが低電位の電源に接続されているＮＭＯＳトランジスタのソースとドレイン同士が共通接続され、当該共通接続されているソースがアナログ信号入力端子に、当該共通接続されているドレインが容量負荷の接続されているアナログ信号出力端子に、それぞれ接続され、前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートにそれぞれ入力されるスイッチ制御信号に応じてオンして、前記アナログ信号入力端子からのアナログ信号を充電した後、前記アナログ信号出力端子に出力し、前記スイッチ制御信号に応じてオフして、前記アナログ信号入力端子と前記アナログ信号出力端子との導通を遮断し、前記容量負荷を駆動するアナログスイッチ回路において、前記ＰＭＯＳトランジスタのバックゲートと前記共通接続されて前記アナログ信号入力端子に接続されているソースとの間に配設された入力側スイッチ手段と、前記ＰＭＯＳトランジスタのバックゲートと前記共通接続されて前記アナログ信号出力端子に接続されているドレインとの間に配設された出力側スイッチ手段と、前記ＰＭＯＳトランジスタのバックゲートと前記高電位電源との間に配設された電源側スイッチ手段と、を備え、前記アナログ信号入力端子からアナログ信号の入力される前記充電時に、前記入力側スイッチ手段がオンし、前記出力側スイッチ手段がオフして、前記ＰＭＯＳトランジスタのバックゲートをアナログ信号入力端子にのみ接続し、前記アナログ信号出力端子に前記アナログ信号を出力する前記放電時に、前記入力側スイッチ手段がオフし、前記出力側スイッチ手段がオンして、前記ＰＭＯＳトランジスタのバックゲートを前記アナログ信号出力端子にのみ接続し、当該アナログスイッチ回路のオフ時に、前記電源側スイッチ手段がオンして、前記ＰＭＯＳトランジスタのバックゲートを前記高電位電源に接続することを特徴とするアナログスイッチ回路。
【請求項２】
前記アナログスイッチ回路は、前記入力側スイッチ手段が、前記充電時と前記放電時を示す充放電期間信号と前記スイッチ制御信号とが入力される入力側ナンド回路の出力に基づいて動作し、前記出力側スイッチ手段が、当該放電期間信号とインバータ回路で反転された前記スイッチ制御信号とが入力される出力側ナンド回路の出力に基づいて動作することを特徴とする請求項１記載のアナログスイッチ回路。
【請求項３】
前記アナログスイッチ回路は、前記電源側スイッチ手段が、インバータ回路で反転されて入力される前記スイッチ制御信号に基づいて動作することを特徴とする請求項１または請求項２記載のアナログスイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログスイッチ回路に関し、詳細には、ＰＭＯＳＦＥＴのトランジスタサイズを大きくすることなく、オン抵抗を低く抑え、小型、安価で、高性能なアナログスイッチ回路に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平７−４６１０８号公報
アナログスイッチ回路、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）のアナログスイッチは、一般的に、図２に示すように構成されており、ＰＭＯＳＦＥＴ１０１とＮＭＯＳＦＥＴ１０２のソース及びドレインがそれぞれ共通接続されていて、ソースは、アナログ入力信号の入力端子１０３に、ドレインは、アナログ出力信号の出力端子１０４にそれぞれ接続される。また、ＰＭＯＳＦＥＴ１０１のゲートは、アナログスイッチオン／オフ制御信号の入力端子１０５にインバータ１０６を介して接続され、ＮＭＯＳＦＥＴ１０２のゲートは、アナログスイッチオン／オフ制御信号の入力端子１０５に直接接続されている。ＮＭＯＳＦＥＴ１０２のバックゲート、すなわち、Ｐ−ウエル層は、最低電位ＶＳＳに接続され、ＰＭＯＳＦＥＴ１０１のバックゲート、すなわち、シリコン基板は、最高電位ＶＤＤに、接続される。
【０００３】
この従来のＣＭＯＳアナログスイッチは、アナログスイッチオン／オフ制御信号のオン制御信号が入力端子１０５に与えられると、ＮＭＯＳＦＥＴ１０２のゲート電位がアナログスイッチオン制御信号の電位となり、ＮＭＯＳＦＥＴ１０２が導通状態となると同時に、アナログスイッチオン制御信号がインバータ１０６で反転されてＰＭＯＳＦＥＴ１０１のゲートに与えられて、当該ゲート電位がアナログスイッチオン制御信号の反転電位となり、ＰＭＯＳＦＥＴ１０１も導通状態となる。したがって、アナログスイッチは、導通状態となり、アナログ信号入力端子１０３からアナログ信号出力端子１０４へ信号が伝達される。
【０００４】
次に、アナログスイッチオン／オフ制御信号のオフ制御信号が入力端子１０５に与えられると、ＮＭＯＳＦＥＴ１０２のゲート電圧がアナログスイッチオフ制御信号の電位となり、ＮＭＯＳＦＥＴ１０２が非導通状態となると同時に、アナログスイッチオフ制御信号がインバータ１０６で反転されてＰＭＯＳＦＥＴ１０１のゲートに与えられて、当該ゲート電位がアナログスイッチオフ制御信号の反転電位となり、ＰＭＯＳＦＥＴ１０１も非導通状態となる。したがって、アナログスイッチは、非導通状態となって、アナログ信号入力端子１０３からアナログ信号出力端子１０４への信号の伝達が中止される。
【０００５】
ところが、従来のＣＭＯＳアナログスイッチは、通常、出力へのノイズの影響を考慮して、ＰＭＯＳＦＥＴ１０１とＮＭＯＳＦＥＴ１０２を同一のトランジスタサイズとしており、このようにＰＭＯＳＦＥＴ１０１とＮＭＯＳＦＥＴ１０２を同一のトランジスタサイズとすると、ＰＭＯＳＦＥＴ１０１の導通時の抵抗（以下、オン抵抗という。）がＮＭＯＳＦＥＴ１０２のオン抵抗よりも大きくなる。
【０００６】
そして、従来、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース及びドレイン同士をそれぞれ共通接続し、前記ソースをアナログ信号入力端子に、前記ドレインをアナログ信号出力端子に接続し、前記ＮＭＯＳトランジスタのゲートを第１の制御信号入力端子に、前記ＰＭＯＳトランジスタのゲートを第２の制御信号入力端子に接続してなるＣＭＯＳアナログスイッチにおいて、前記ＮＭＯＳトランジスタをゲート，ソース，バックゲート同士がそれぞれ共通接続された第１及び第２のＮＭＯＳトランジスタで構成し、前記共通接続されたソースとバックゲートとをさらに接続し、前記第１のＮＭＯＳトランジスタのドレインを前記アナログ信号入力端子に、前記第２のＮＭＯＳトランジスタのドレインを前記アナログ信号出力端子に、前記共通接続されたゲートを前記第１の制御信号入力端子にそれぞれ接続したＣＭＯＳアナログスイッチが提案されている（特許文献１参照）。
【０００７】
すなわち、この従来のＣＭＯＳアナログスイッチは、図３に示すように、２つのＮＭＯＳトランジスタ１１１、１１２と１つのＰＭＯＳトランジスタ１１３とを用いて回路構成されており、第１のＮＭＯＳＦＥＴ１１１のドレインはアナログ信号入力端子１１４に接続され、ゲートは、アナログスイッチオン／オフ制御信号入力端子１１５に直接接続されている。そして、第１のＮＭＯＳＦＥＴ１１１のソースとバックゲートは、第２のＮＭＯＳＦＥＴ１１２のソースとバックゲートとに共通接続されている。
【０００８】
そして、第２のＮＭＯＳＦＥＴ１１２のドレインは、アナログ出力信号の出力端子１１６に接続され、第２のＮＭＯＳＦＥＴ１１２のゲートは、アナログスイッチオン／オフ制御信号入力端子１１５にインバータ１１７を介して接続されている。
【０００９】
ＰＭＯＳＦＥＴ１１３のソースは、アナログ信号入力端子１１４に接続され、ゲートはインバータ１１７を介してアナログスイッチオン／オフ制御信号入力端子１１５に接続されている。また、ＰＭＯＳＦＥＴ１１３のドレインはアナログ信号出力端子１１６に接続され、バックゲートは、最高電位ＶＤＤに接続されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような従来の特許文献１記載のアナログスイッチにあっては、２つのＮＭＯＳトランジスタ１１１、１１２と１つのＰＭＯＳトランジスタ１１３とを用いて回路構成されているため、トランジスタを２つ直列に接続する必要があり、低いオン抵抗を得るにはトランジスタサイズを大きくしなければならないという問題があった。
【００１１】
そこで、本発明は、２つのトランジスタを直列に接続することなく、また、ＰＭＯＳＦＥＴのトランジスタサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えるアナログスイッチ回路を提供することを目的としている。
【００１２】
具体的には、請求項１記載の発明は、そのバックゲートが高電位の電源に接続されているＰＭＯＳトランジスタとそのバックゲートが低電位の電源に接続されているＮＭＯＳトランジスタのソースとドレイン同士が共通接続され、当該共通接続されているソースがアナログ信号入力端子に、当該共通接続されているドレインが容量負荷の接続されているアナログ信号出力端子に、それぞれ接続され、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートにそれぞれ入力されるスイッチ制御信号に応じてオンして、アナログ信号入力端子からのアナログ信号を充電した後、アナログ信号出力端子に出力し、スイッチ制御信号に応じてオフして、アナログ信号入力端子とアナログ信号出力端子との導通を遮断し、容量負荷を駆動するに際して、アナログ信号入力端子からアナログ信号の入力される充電時に、ＰＭＯＳトランジスタのバックゲートとソースとの間に配設された入力側スイッチ手段がオンし、ＰＭＯＳトランジスタのバックゲートとドレインとの間に配設された出力側スイッチ手段がオフして、ＰＭＯＳトランジスタのバックゲートをアナログ信号入力端子にのみ接続し、アナログ信号出力端子にアナログ信号を出力する放電時に、入力側スイッチ手段がオフし、出力側スイッチ手段がオンして、ＰＭＯＳトランジスタのバックゲートをアナログ信号出力端子にのみ接続し、当該アナログスイッチ回路のオフ時に、ＰＭＯＳトランジスタのバックゲートと高電位電源との間に配設された電源側スイッチ手段がオンして、ＰＭＯＳトランジスタのバックゲートを高電位電源に接続することにより、２つのトランジスタを直列に接続することなく、また、ＰＭＯＳトランジスタのサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタをハイインピーダンス状態に保ち、小型かつ安価で高性能なアナログスイッチ回路を提供することを目的としている。
【００１３】
請求項２記載の発明は、入力側スイッチ手段が、充電時と放電時を示す充放電期間信号とスイッチ制御信号とが入力される入力側ナンド回路の出力に基づいて動作し、出力側スイッチ手段が、当該放電期間信号とインバータ回路で反転されたスイッチ制御信号とが入力される出力側ナンド回路の出力に基づいて動作するものとすることにより、簡単な回路構成で、ＰＭＯＳトランジスタのサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタをハイインピーダンス状態に保ち、より一層小型かつ安価で高性能なアナログスイッチ回路を提供することを目的としている。
【００１４】
請求項３記載の発明は、電源側スイッチ手段が、インバータ回路で反転されて入力されるスイッチ制御信号に基づいて動作するものとすることにより、簡単な回路構成で、ＰＭＯＳトランジスタのサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタをハイインピーダンス状態に保ち、より一層小型かつ安価で高性能なアナログスイッチ回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】
請求項１記載の発明のアナログスイッチ回路は、そのバックゲートが高電位の電源に接続されているＰＭＯＳトランジスタとそのバックゲートが低電位の電源に接続されているＮＭＯＳトランジスタのソースとドレイン同士が共通接続され、当該共通接続されているソースがアナログ信号入力端子に、当該共通接続されているドレインが容量負荷の接続されているアナログ信号出力端子に、それぞれ接続され、前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートにそれぞれ入力されるスイッチ制御信号に応じてオンして、前記アナログ信号入力端子からのアナログ信号を充電した後、前記アナログ信号出力端子に出力し、前記スイッチ制御信号に応じてオフして、前記アナログ信号入力端子と前記アナログ信号出力端子との導通を遮断し、前記容量負荷を駆動するアナログスイッチ回路において、前記ＰＭＯＳトランジスタのバックゲートと前記共通接続されて前記アナログ信号入力端子に接続されているソースとの間に配設された入力側スイッチ手段と、前記ＰＭＯＳトランジスタのバックゲートと前記共通接続されて前記アナログ信号出力端子に接続されているドレインとの間に配設された出力側スイッチ手段と、前記ＰＭＯＳトランジスタのバックゲートと前記高電位電源との間に配設された電源側スイッチ手段と、を備え、前記アナログ信号入力端子からアナログ信号の入力される前記充電時に、前記入力側スイッチ手段がオンし、前記出力側スイッチ手段がオフして、前記ＰＭＯＳトランジスタのバックゲートをアナログ信号入力端子にのみ接続し、前記アナログ信号出力端子に前記アナログ信号を出力する前記放電時に、前記入力側スイッチ手段がオフし、前記出力側スイッチ手段がオンして、前記ＰＭＯＳトランジスタのバックゲートを前記アナログ信号出力端子にのみ接続し、当該アナログスイッチ回路のオフ時に、前記電源側スイッチ手段がオンして、前記ＰＭＯＳトランジスタのバックゲートを前記高電位電源に接続することにより、上記目的を達成している。
【００１６】
上記構成によれば、そのバックゲートが高電位の電源に接続されているＰＭＯＳトランジスタとそのバックゲートが低電位の電源に接続されているＮＭＯＳトランジスタのソースとドレイン同士が共通接続され、当該共通接続されているソースがアナログ信号入力端子に、当該共通接続されているドレインが容量負荷の接続されているアナログ信号出力端子に、それぞれ接続され、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートにそれぞれ入力されるスイッチ制御信号に応じてオンして、アナログ信号入力端子からのアナログ信号を充電した後、アナログ信号出力端子に出力し、スイッチ制御信号に応じてオフして、アナログ信号入力端子とアナログ信号出力端子との導通を遮断し、容量負荷を駆動するに際して、アナログ信号入力端子からアナログ信号の入力される充電時に、ＰＭＯＳトランジスタのバックゲートとソースとの間に配設された入力側スイッチ手段がオンし、ＰＭＯＳトランジスタのバックゲートとドレインとの間に配設された出力側スイッチ手段がオフして、ＰＭＯＳトランジスタのバックゲートをアナログ信号入力端子にのみ接続し、アナログ信号出力端子にアナログ信号を出力する放電時に、入力側スイッチ手段がオフし、出力側スイッチ手段がオンして、ＰＭＯＳトランジスタのバックゲートをアナログ信号出力端子にのみ接続し、当該アナログスイッチ回路のオフ時に、ＰＭＯＳトランジスタのバックゲートと高電位電源との間に配設された電源側スイッチ手段がオンして、ＰＭＯＳトランジスタのバックゲートを高電位電源に接続するので、２つのトランジスタを直列接続することなく、また、ＰＭＯＳトランジスタのサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えることができるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタをハイインピーダンス状態に保つことができ、アナログスイッチ回路を小型かつ安価で高性能なものとすることができる。
【００１７】
この場合、例えば、請求項２に記載するように、前記アナログスイッチ回路は、前記入力側スイッチ手段が、前記充電時と前記放電時を示す充放電期間信号と前記スイッチ制御信号とが入力される入力側ナンド回路の出力に基づいて動作し、前記出力側スイッチ手段が、当該放電期間信号とインバータ回路で反転された前記スイッチ制御信号とが入力される出力側ナンド回路の出力に基づいて動作するものであってもよい。
【００１８】
上記構成によれば、入力側スイッチ手段が、充電時と放電時を示す充放電期間信号とスイッチ制御信号とが入力される入力側ナンド回路の出力に基づいて動作し、出力側スイッチ手段が、当該放電期間信号とインバータ回路で反転されたスイッチ制御信号とが入力される出力側ナンド回路の出力に基づいて動作するものとしているので、簡単な回路構成で、ＰＭＯＳトランジスタのサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えることができるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタをハイインピーダンス状態に保つことができ、アナログスイッチ回路を小型かつ安価で高性能なものとすることができる。
【００１９】
また、例えば、請求項３に記載するように、前記アナログスイッチ回路は、前記電源側スイッチ手段が、インバータ回路で反転されて入力される前記スイッチ制御信号に基づいて動作するものであってもよい。
【００２０】
上記構成によれば、電源側スイッチ手段が、インバータ回路で反転されて入力されるスイッチ制御信号に基づいて動作するものとしているので、簡単な回路構成で、ＰＭＯＳトランジスタのサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えることができるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタをハイインピーダンス状態に保つことができ、アナログスイッチ回路をより一層小型かつ安価で高性能なものとすることができる。
【００２１】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な実施の形態であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【００２２】
図１は、本発明のアナログスイッチ回路の一実施の形態を適用したＣＭＯＳアナログスイッチ１の概略構成図であり、ＣＭＯＳアナログスイッチ１は、例えば、インクジェットプリンタの駆動回路等に用いられて、容量負荷２０の駆動用に用いられる。
【００２３】
図１において、ＣＭＯＳアナログスイッチ１は、ＮＭＯＳＦＥＴ２とＰＭＯＳＦＥＴ３を有し、ＮＭＯＳＦＥＴ２とＰＭＯＳＦＥＴ３は、そのソースＳとドレインＤがそれぞれ共通接続されている。ＮＭＯＳＦＥＴ２とＰＭＯＳＦＥＴ３の共通接続されたソースＳは、アナログ入力信号の入力端子４に接続されており、ＮＭＯＳＦＥＴ２とＰＭＯＳＦＥＴ３の共通接続されたドレインＤは、アナログ出力信号の出力端子５にそれぞれ接続されている。アナログ出力信号出力端子５には、上記容量負荷２０が接続され、ＣＭＯＳアナログスイッチ１は、この容量負荷２０を駆動する。
【００２４】
ＰＭＯＳＦＥＴ３のゲートＧは、アナログスイッチオン／オフ制御信号（スイッチ制御信号）の入力端子６にインバータ７を介して接続されており、ＮＭＯＳＦＥＴ２のゲートＧは、アナログスイッチオン／オフ制御信号入力端子６に直接接続されている。ＮＭＯＳＦＥＴ２のバックゲートＢ、すなわち、Ｐ−ウエル層は、最低電位ＶＳＳに接続され、ＰＭＯＳＦＥＴ３のバックゲートＢ、すなわち、シリコン基板は、アナログスイッチ等のスイッチ（電源側スイッチ手段）８を介して最高電位ＶＤＤに、接続されている。スイッチ８には、インバータ７を介してアナログスイッチオン／オフ制御信号入力端子６からのアナログスイッチオン／オフ制御信号が入力され、スイッチ８は、このアナログスイッチオン／オフ制御信号がオフ（Ｌ）のときに、インバータ７で反転されたアナログスイッチオン制御信号によりオンして、ＰＭＯＳＦＥＴ３のドレインＤを最高電位ＶＤＤに接続し、アナログスイッチオン／オフ制御信号がオン（Ｈ）のときに、インバータ７で反転されたアナログスイッチオフ制御信号によりオフして、ＰＭＯＳＦＥＴ３のドレインＤを最高電位ＶＤＤから切り離す。
【００２５】
そして、ＰＭＯＳＦＥＴ３のバックゲートＢは、アナログスイッチ等のスイッチ（入力側スイッチ手段）９を介して上記アナログ入力信号入力端子４に接続されているとともに、アナログスイッチ等のスイッチ（出力側スイッチ手段）１０を介して上記アナログ出力信号出力端子５に接続されている。
【００２６】
上記スイッチ９は、上記充放電期間信号の入力端子１１にＮＡＮＤ（ナンド）１２を介して接続されており、ＮＡＮＤ（入力側ナンド回路）１２には、さらに、上記アナログスイッチオン／オフ制御信号入力端子６からアナログスイッチオン／オフ制御信号が入力される。
【００２７】
上記スイッチ１０は、充放電期間信号入力端子１１にＮＡＮＤ（ナンド）１３及びインバータ１４を介して接続されており、ＮＡＮＤ（出力側ナンド回路）１３には、さらに、上記アナログスイッチオン／オフ制御信号入力端子６からアナログスイッチオン／オフ制御信号が入力される。この充放電期間信号は、アナログ信号入力端子４からアナログ信号の入力される充電期間とアナログ信号出力端子５にアナログ信号を出力する放電期間とを示す信号である。
【００２８】
そして、アナログスイッチオン／オフ制御信号入力端子６からのアナログスイッチオン／オフ制御信号が、アナログスイッチオン制御信号（Ｈ）であり、充放電期間信号入力端子６からの充放電期間信号が充電期間信号（Ｈ）であると、ＮＡＮＤ１２の出力がＬ、ＮＡＮＤ１３の出力がＨとなるため、スイッチ９がオン、スイッチ１０がオフとなり、ＰＭＯＳＦＥＴ３のバックゲートＢは、アナログ入力信号入力端子４にのみ接続される。
【００２９】
また、アナログスイッチオン／オフ制御信号入力端子６からのアナログスイッチオン／オフ制御信号が、アナログスイッチオン制御信号（Ｈ）であり、充放電期間信号入力端子６からの充放電期間信号が放電期間信号（Ｌ）であると、ＮＡＮＤ１２の出力がＬ、ＮＡＮＤ１３の出力がＨとなるため、スイッチ９がオフ、スイッチ１０がオンとなり、ＰＭＯＳＦＥＴ３のバックゲートＢは、アナログ出力信号入力端子５にのみ接続される。
【００３０】
次に、本実施の形態の作用を説明する。本実施の形態のＣＭＯＳアナログスイッチ１は、ＰＭＯＳＦＥＴ３のバックゲートＢが充電時には入力側と接続され、放電時には出力側に接続されるものとし、ＣＭＯＳアナログスイッチ１のオフ時には、ＰＭＯＳＦＥＴ３のバックゲートＢを電源に接続されるものとして、ＰＭＯＳＦＥＴ３のトランジスタサイズを大きくすることなく、オン抵抗を低く抑えている。
【００３１】
すなわち、ＣＭＯＳアナログスイッチ１は、そのＰＭＯＳＦＥＴ３のバックゲートＢがスイッチ９を介してアナログ入力信号入力端子４に接続されているとともに、スイッチ１０を介してアナログ出力信号出力端子５に接続されており、スイッチ９には、アナログスイッチオン／オフ制御信号入力端子６からのアナログスイッチオン／オフ制御信号と充放電期間信号端子１１からの充放電期間信号の入力されているＮＡＮＤ１２の出力が入力され、また、スイッチ１０には、アナログスイッチオン／オフ制御信号入力端子６からのアナログスイッチオン／オフ制御信号と充放電期間信号端子１１からの充放電期間信号がインバータ１４を介して入力されているＮＡＮＤ１３の出力が入力される。
【００３２】
また、ＰＭＯＳＦＥＴ３のバックゲートＢは、スイッチ８を介して最高電位ＶＤＤに、接続されており、スイッチ８には、アナログスイッチオン／オフ制御信号入力端子６からアナログスイッチオン／オフ制御信号がインバータ７を介して入力されている。
【００３３】
そして、このＣＭＯＳアナログスイッチ１は、アナログスイッチオン／オフ制御信号がオン制御信号のとき、スイッチ８がオフしており、この状態で、充放電期間信号が充電期間信号となると、スイッチ９がオンし、スイッチ１０がオフして、ＰＭＯＳＦＥＴ３のバックゲートＢが、アナログ入力信号入力端子４にのみ接続されて、アナログ入力信号が入力される。
【００３４】
次に、ＣＭＯＳアナログスイッチ１は、アナログスイッチオン／オフ制御信号がオン制御信号の状態のままで、充放電期間信号が放電期間信号となると、スイッチ９がオフし、スイッチ１０がオンして、ＰＭＯＳＦＥＴ３のバックゲートＢが、アナログ出力信号出力端子５にのみ接続され、充電期間にアナログ入力信号入力端子４から入力されたアナログ入力信号がアナログ出力信号出力端子５を介して容量負荷２０に出力されて、容量負荷２０を駆動する。
【００３５】
したがって、ＰＭＯＳＦＥＴ３のバックゲートＢは、充電期間には入力電位となり、放電期間には出力電位となるため、バックゲートＢのバイアスが高電位側と同電位となり、ＰＭＯＳＦＥＴ３のオン抵抗を下げることができる。
【００３６】
その後、ＣＭＯＳアナログスイッチ１は、アナログスイッチオン／オフ制御信号がオフ制御信号になると、スイッチ９及びスイッチ１０がともにオフとなるとともに、スイッチ８がオンし、ＰＭＯＳＦＥＴ３のバックゲートＢは、最高電位ＶＤＤに接続されて、ＰＭＯＳＦＥＴ３のバックゲートＢのバイアスが最高電位ＶＤＤとなる。
【００３７】
したがって、ＣＭＯＳアナログスイッチ１は、出力電位が中間電位に保必要のある場合にも、ハイインピーダンス状態を保つことができる。
【００３８】
このように、本実施の形態のＣＭＯＳアナログスイッチ１は、アナログ信号入力端子４からアナログ信号の入力される充電時に、ＰＭＯＳトランジスタ３のバックゲートＢとソースＳとの間に配設された入力側スイッチ手段であるスイッチ９がオンし、ＰＭＯＳトランジスタ３のバックゲートＢとドレインＤとの間に配設された出力側スイッチ手段であるスイッチ１０がオフして、ＰＭＯＳトランジスタ３のバックゲートＢをアナログ信号入力端子４にのみ接続し、アナログ信号出力端子５にアナログ信号を出力する放電時に、スイッチ９がオフし、スイッチ１０がオンして、ＰＭＯＳトランジスタ３のバックゲートＢをアナログ信号出力端子５にのみ接続し、ＣＭＯＳアナログスイッチ１のオフ時に、ＰＭＯＳトランジスタ３のバックゲートＢと高電位電源ＶＤＤとの間に配設された電源側スイッチ手段であるスイッチ８がオンして、ＰＭＯＳトランジスタ３のバックゲートＢを高電位電源ＶＤＤに接続している。
【００３９】
したがって、２つのトランジスタを直列に接続することなく、また、ＰＭＯＳトランジスタ３のサイズを大きくすることなく、ＰＭＯＳトランジスタ３のオン抵抗を低く抑えることができるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタ３をハイインピーダンス状態に保つことができ、ＣＭＯＳアナログスイッチ１を小型かつ安価で高性能なものとすることができる。
【００４０】
また、本実施の形態のＣＭＯＳアナログスイッチ１は、スイッチ９が、充電時と放電時を示す充放電期間信号とアナログスイッチオン／オフ制御信号とが入力される入力側ナンド回路であるＮＡＮＤ１２の出力に基づいて動作し、スイッチ１０が、放電期間信号とインバータ１４で反転されたアナログスイッチオン／オフ制御信号とが入力される出力側ナンド回路であるＮＡＮＤ１３の出力に基づいて動作するものとしている。
【００４１】
したがって、簡単な回路構成で、ＰＭＯＳトランジスタ３のサイズを大きくすることなく、ＰＭＯＳトランジスタ３のオン抵抗を低く抑えることができるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタ３をハイインピーダンス状態に保つことができ、ＣＭＯＳアナログスイッチ１を小型かつ安価で高性能なものとすることができる。
【００４２】
さらに、本実施の形態のＣＭＯＳアナログスイッチ１は、スイッチ８が、インバータ７で反転されて入力されるアナログスイッチオン／オフ制御信号に基づいて動作するものとしている。
【００４３】
したがって、簡単な回路構成で、ＰＭＯＳトランジスタ３のサイズを大きくすることなく、ＰＭＯＳトランジスタ３のオン抵抗を低く抑えることができるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタ３をハイインピーダンス状態に保つことができ、ＣＭＯＳアナログスイッチ１をより一層小型かつ安価で高性能なものとすることができる。
【００４４】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４５】
【発明の効果】
請求項１記載の発明のアナログスイッチ回路によれば、そのバックゲートが高電位の電源に接続されているＰＭＯＳトランジスタとそのバックゲートが低電位の電源に接続されているＮＭＯＳトランジスタのソースとドレイン同士が共通接続され、当該共通接続されているソースがアナログ信号入力端子に、当該共通接続されているドレインが容量負荷の接続されているアナログ信号出力端子に、それぞれ接続され、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートにそれぞれ入力されるスイッチ制御信号に応じてオンして、アナログ信号入力端子からのアナログ信号を充電した後、アナログ信号出力端子に出力し、スイッチ制御信号に応じてオフして、アナログ信号入力端子とアナログ信号出力端子との導通を遮断し、容量負荷を駆動するに際して、アナログ信号入力端子からアナログ信号の入力される充電時に、ＰＭＯＳトランジスタのバックゲートとソースとの間に配設された入力側スイッチ手段がオンし、ＰＭＯＳトランジスタのバックゲートとドレインとの間に配設された出力側スイッチ手段がオフして、ＰＭＯＳトランジスタのバックゲートをアナログ信号入力端子にのみ接続し、アナログ信号出力端子にアナログ信号を出力する放電時に、入力側スイッチ手段がオフし、出力側スイッチ手段がオンして、ＰＭＯＳトランジスタのバックゲートをアナログ信号出力端子にのみ接続し、当該アナログスイッチ回路のオフ時に、ＰＭＯＳトランジスタのバックゲートと高電位電源との間に配設された電源側スイッチ手段がオンして、ＰＭＯＳトランジスタのバックゲートを高電位電源に接続するので、２つのトランジスタを直列接続することなく、また、ＰＭＯＳトランジスタのサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えることができるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタをハイインピーダンス状態に保つことができ、アナログスイッチ回路を小型かつ安価で高性能なものとすることができる。
【００４６】
請求項２記載の発明のアナログスイッチ回路によれば、入力側スイッチ手段が、充電時と放電時を示す充放電期間信号とスイッチ制御信号とが入力される入力側ナンド回路の出力に基づいて動作し、出力側スイッチ手段が、当該放電期間信号とインバータ回路で反転されたスイッチ制御信号とが入力される出力側ナンド回路の出力に基づいて動作するものとしているので、簡単な回路構成で、ＰＭＯＳトランジスタのサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えることができるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタをハイインピーダンス状態に保つことができ、アナログスイッチ回路を小型かつ安価で高性能なものとすることができる。
【００４７】
請求項３記載の発明のアナログスイッチ回路によれば、電源側スイッチ手段が、インバータ回路で反転されて入力されるスイッチ制御信号に基づいて動作するものとしているので、簡単な回路構成で、ＰＭＯＳトランジスタのサイズを大きくすることなく、ＰＭＯＳトランジスタのオン抵抗を低く抑えることができるとともに、出力電位が中間電位に保つ必要がある場合にも、ＰＭＯＳトランジスタをハイインピーダンス状態に保つことができ、アナログスイッチ回路をより一層小型かつ安価で高性能なものとすることができる。
【図面の簡単な説明】
【図１】本発明のアナログスイッチ回路の一実施の形態を適用したＣＭＯＳアナログスイッチの概略回路構成図。
【図２】従来の一般的なＣＭＯＳアナログスイッチの概略回路構成図。
【図３】従来の特許文献１のＣＭＯＳアナログスイッチの概略回構成路図。
【符号の説明】
１  ＣＭＯＳアナログスイッチ
２  ＮＭＯＳＦＥＴ
３  ＰＭＯＳＦＥＴ
４  アナログ入力信号入力端子
５  アナログ出力信号出力端子
６  アナログスイッチオン／オフ制御信号入力端子
７  インバータ
８、９、１０  スイッチ
１１  充放電期間信号入力端子
１２、１３  ＮＡＮＤ
１４  インバータ
２０  容量負荷
Ｂ  バックゲート
Ｄ  ドレイン
Ｇ  ゲート
Ｓ  ソース
【図１】
2004180241.tif 000003
【図２】
2004180241.tif 000004
【図３】
2004180241.tif 000005