(57)【要約】【課題】本発明は従来使用しないピンを利用し、簡単な回路構成のチェック回路を配設し、監視用サーバによって容易に接続異常や接続変更の検出を行うことができるインテリジェントパッチパネルシステムを提供するものである。【解決手段】本発明は、インターネットに接続された監視用サーバを通してパッチパネルに配線されたパッチケーブルの接続状態を監視するインテリジェントパッチパネルシステムに関し、インターネット等のネットワークを使用し、監視用ＰＣにより接続状態を常時監視し、接続変更や接続状態を監視し、しかも簡単な接続状態検出回路を使用して上記監視処理を行うことができる。【選択図】      図２
2004320090.tif 000002
【特許請求の範囲】
【請求項１】
複数のポートを有するパッチパネルと、
該パッチパネルにクロック信号と、モード制御信号を送信する制御手段と、
該制御手段から前記モード制御信号を出力し、転送モードの設定後、クロック信号を供給して前記パッチパネルの接続状態を確認する確認手段と、
を有することを特徴とするインテリジェントパッチパネルシステム。
【請求項２】
前記モード制御信号により、データの右シフト、又は左シフト、又はデータの読み出し指定を行うことを特徴とする請求項１記載のインテリジェントパッチパネルシステム。
【請求項３】
前記確認手段は、前記パッチパネルに設けられた空きピンに接続状態検出回路を接続し、該接続状態検出回路から出力されるデータを他のパッチパネルに設けられた接続状態検出回路によって確認することを特徴とする請求項１、又は２記載のインテリジェントパッチパネルシステム。
【請求項４】
前記確認手段は、ポート毎に行い、該確認結果は２次元配列のメモリに記録されることを特徴とする請求項１、２、又は３記載のインテリジェントパッチパネルシステム。
【請求項５】
前記接続状態検出回路は、少なくとも確認信号を出力するドライバ回路、受信信号を検出する時定数回路とコンパレータを有することを特徴とする請求項３記載のインテリジェントパッチパネルシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インターネットに接続された監視用サーバを通してパッチパネルに配線されたパッチケーブルの接続状態を監視するインテリジェントパッチパネルシステムに関する。
【０００２】
【従来の技術】
今日、データセンタや各企業の管理サーバ等に構築されたコンピュータや周辺機器、各種デバイス等の接続はパッチパネルを介して行われ、例えばインターネットに接続された監視用サーバを通してパッチパネルに配線されたケーブルの接続状態が監視されている。また、ケーブルの接続変更が生じた場合にも、監視用サーバはこの変更を検出し、システム管理者に接続変更の内容を知らせる。尚、上記接続変更や接続状態の異常は、例えば電子メールを使用して監視用サーバに通知される。
【０００３】
従来、構内ＬＡＮを構築するため、１００ＭのＢＰＳを通す多くのメタル線で、パッチパネルにより相互に接続する発明も開示されている（特許文献１）。
【０００４】
【特許文献１】
特開平１０−０６５７２７号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来例ではパッチパネルに配線変更や異常検出を行う回路は複雑である。そこで、本発明は従来使用していないパッチパネルの空きピンを使用し、簡単な回路構成の接続状態検出回路を設け、監視用サーバによって容易に接続異常や接続変更の検出を行うことができるインテリジェントパッチパネルシステムを提供するものである。
【０００６】
【課題を解決するための手段】
上記課題は、請求項１記載の発明によれば、複数のポートを有するパッチパネルと、該パッチパネルにクロック信号と、モード制御信号を送信する制御手段と、該制御手段から前記モード制御信号を出力し、転送モードの設定後、クロック信号を供給して前記パッチパネルの接続状態を確認する確認手段とを有するインテリジェントパッチパネルシステムを提供することによって達成できる。
【０００７】
このように構成することにより、パッチパネルの接続状態や接続変更を正確に確認することができる。
請求項２の記載は、前記請求項１記載の発明において、前記モード制御信号により、データの右シフト、又は左シフト、又はデータの読み出し指定が行われる構成である。
【０００８】
このように構成することにより、接続状態を確認する為、例えば確認データをシフトレジスタ内で右シフトによって転送し、読み出し指定によってデータを読み出し、左シフトの指定によって受信データの回収を行うことができる。
【０００９】
請求項３の記載は、前記請求項１、又は２の記載において、前記確認手段は、前記パッチパネルに設けられた空きピンに接続状態検出回路を接続し、該接続状態検出回路から出力されるデータを他のパッチパネルに設けられた接続状態検出回路によって確認する構成である。
【００１０】
このように構成することにより、空きピンを利用してパッチパネルの接続状態や接続変更を確認することができる。
請求項４の記載は、前記請求項１、２、又は３の記載において、前記確認手段は、ポート毎に行い、該確認結果は２次元配列のメモリに記録される構成である。
【００１１】
このように構成することにより、効率よくパッチパネルの接続状態を確認することができる。
請求項５の記載は、前記請求項３の記載において、前記接続状態検出回路は、少なくとも確認信号を出力するドライバ回路、受信信号を検出する時定数回路とコンパレータを有する。
【００１２】
尚、上記構成に限らず、各種電子回路素子を使用して接続状態検出回路を構成することも可能である。
【００１３】
【発明の実施の形態】
以下、本発明のインテリジェントパッチパネルシステムについて、図面を参照しながら実施形態を詳述する。
【００１４】
図１は本発明のインテリジェントパッチパネルシステムのシステム構成図である。同図において、インターネット等のネットワーク回線には監視用ＰＣ（監視用コンピュータ）、及び制御部としてサーバ２、パッチパネル３が接続されている。監視用ＰＣは複数配設され、本例においては２台の監視用ＰＣ１、ＰＣ２を示す。また、この監視用ＰＣ１及びＰＣ２のアプリケーションとして、例えばウェブ（Ｗｅｂ）ブラウザが使用されている。
【００１５】
一方、サーバ２は複数のパッチパネル部３に接続され、パッチパネル部３の制御処理を行う。例えば、パッチケーブルの接続変更や接続状態を検出する為の検出制御等の処理を行う。また、パッチパネル部３は複数配設され、本例ではパッチパネル部３をｎ台接続する構成である。
【００１６】
図２は上記制御部２とｎ台のパッチパネル部３（３−１、３−２、・・・３−ｎ）の接続例を示す。制御部２はパッチパネル制御回路４、ＣＰＵ５、メモリ６で構成され、制御部２の拡大図を２’に示す。この拡大図２’に示すように、上記メモリ６は、例えばＳＤＲＡＭ６ａ、フラッシュメモリ６ｂ、ＮＯＶ−ＲＡＭ６ｃで構成され、例えばＳＤＲＡＭ６ａに記憶されたプログラムに従って本例のシステム処理を行い、フラッシュメモリ６ｂにデータを記憶する。
【００１７】
また、パッチパネル制御回路４は送信レジスタ８、受信レジスタ９、モード設定レジスタ１０、クロック制御レジスタ１１、クロック制御回路１２、ネットワークインターフェース回路１３で構成されている。尚、制御部２には電源部１４も配設されている。
【００１８】
一方、各パッチパネル部３−１、３−２、・・・３−ｎは、シフトレジスタ部１５、送受信回路１６、ポート接続回路１７で構成され、それぞれ４８個のポートを有する。また、各パッチパネル部３にはクロック信号（ＣＫ１）、（ＣＫ２）、モード制御信号（Ｍ１）、（Ｍ２）、及びデータ信号（ＤＡＴＡ）が入力する。
【００１９】
ここで、クロック信号（ＣＫ１）は、シフトレジスタ１５の基本信号である。また、クロック信号（ＣＫ２）は、各送信回路のオン、オフ制御を行う為、シフトレジスタ部１５に取り込んだデータを送受信回路１６転送する為のクロック信号である。また、モード制御信号（Ｍ１）、（Ｍ２）は、シフトレジスタ部１５内をデータが転送される方向を指定する情報（例えば、右シフト、左シフト）と、入力データの取り込み処理、及びデータ保持（動作なし）を指定する為の信号である。
【００２０】
図３（ａ）に示す真理値表はモード制御信号（Ｍ１）、（Ｍ２）の論理に対する機能を示す。例えば、モード制御信号（Ｍ１）、（Ｍ２）が、“Ｈ”、“Ｈ”の時、入力データの取り込み処理「選択番号３」が指定され、“Ｈ”、“Ｌ”の時右シフト「選択番号２」が指定され、“Ｌ”、“Ｈ”の時左シフト「選択番号１」が指定され、“Ｌ”、“Ｌ”の時データ保持（動作なし）「選択番号０」が指定される。尚、同図（ｂ）は、前述のクロック信号（ＣＫ１）、（ＣＫ２）の特性を示す。
【００２１】
一方、前述のパッチパネル部３−１、３−２、・・・３−ｎに供給される上記各信号は制御部２のパッチパネル制御回路４から出力される。例えば、クロック信号（ＣＫ１）、（ＣＫ２）は、ＣＰＵ５の制御に基づいてクロック制御レジスタ１１からパッチパネル部３に出力され、モード制御信号（Ｍ１）、（Ｍ２）は、モード指定レジスタ１０からパッチパネル部３に出力される。また、送信データは前述の送信レジスタ８からパッチパネル部３に出力され、パッチパネル部３から供給されるデータは受信レジスタ９を介して入力する。
【００２２】
図４は、図３に示すパッチパネル部の具体的な回路構成を示す図である。例えば、同図に示すパッチパネル部（パッチパネル部３−１）の回路構成を示す。同図に示すように、シフトレジスタ部１５はデータセレクタ２０、Ｄ形フリップフロップ（以下、ＤＦ．Ｆで示す）２１、２２で構成されている。データセレクタ２０は上記「選択番号０」〜「選択番号３」の何れかを選択する回路であり、前述のようにモード制御信号（Ｍ１）、（Ｍ２）によって１つの選択番号が選択される。
【００２３】
例えば、右シフト「選択番号２」が選択された場合、この情報はＤＦ．Ｆ２１に転送され、ＤＦ．Ｆ２１に供給されるクロック信号（ＣＫ１）に同期してデータを次のデータセレクタ２０（２０−２）に送る。一方、入力データの取り込み処理「選択番号３」が選択された場合、この情報はＤＦ．Ｆ２１に転送され、更にクロック信号（ＣＫ２）に同期してデータを送受信回路１６（１６−１）に送る。そして、このデータはポート接続回路１７に送られる。尚、図５は上記パッチパネル部３−１内の３ポート分の回路を示し、上記シフトレジスタ１５及び送受信回路１６を拡大して示す図である。
【００２４】
図６はシフトレジスタ部１５を転送されるデータの移動方向を示す図であり、例えば前述の右シフト「選択番号２」が選択された場合、同図（ａ）に示すデータ転送となり、左シフト「選択番号１」が選択された場合、同図（ｂ）に示すデータ転送となる。
【００２５】
一方、図７は上記ポート間の接続構成を示す図であり、例えばポート１とポートＸのポート接続回路１７を具体的に示す図である。各ポートは８個の入力ピンと８個の出力ピンで構成され、対応する入力ピン（１ｐｉｎ〜６ｐｉｎ）と出力ピン（１ｐｉｎ〜６ｐｉｎ）はそれぞれ内部で接続されている。一方、出力ピン（７ｐｉｎ、８ｐｉｎ）は空きピンであり、この空きピン（７ｐｉｎ、８ｐｉｎ）には接続状態検出用の回路が接続されている。この接続状態検出回路は全てのポートにおいて同じ構成であり、同図に示すようにインターフェース３０、ドライバ３１、コンパレータ３２、カップリングコンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２、時定数回路３３、トランス３４で構成されている。
【００２６】
インターフェース３０には前述の送受信回路１６（１６−１等）から供給されるデータが入力し、例えばこのデータが“１”である時、ハイ信号をドライバ３１に出力し、ドライバ３１からカップリングコンデンサＣ１を介してトランス３４に供給する。また、上記データが“０”である時、ドライバ３１にはハイ信号が出力されない。同図の例では、ポート１のインターフェース３０からハイ信号が出力され、ポートＸのトランス３４に供給される例を示している。
【００２７】
例えば、ポート１からハイ信号がポートＸに供給されると、パッチケーブルを介して矢印方向に信号が流れ、ポートＸ側のトランス３４でこの信号を検出し、カップリングコンデンサＣ２、ダイオードＤ１、時定数回路３３を介してコンパレータ３２に供給される。コンパレータ３２は一定の閾値と比較し、一定の閾値以上のレベルの信号であればインターフェース３０に信号の入力を通知する。尚、ポートＸからポート１に信号を伝達する場合も同様であり、信号の経路が図７の矢印と逆になる。
【００２８】
一般的にパッチパネル部は外部のネットワーク（例えば、ＷＡＮ）や内部のネットワーク（例えば、ＬＡＮ）に対して、図８に示すような接続を行っており、パッチパネル部３の後面側に上記ネットワークとの接続が行われ、前面側でパッチケーブルを接続する。尚、同図に示すＰＣ−１〜ＰＣ−７は、例えば上記ＬＡＮに接続された複数のパーソナルコンピュータを示し、Ｌ３ＳＷやＬ２ＳＷ−１、Ｌ２ＳＷ−２はルータを示す。
【００２９】
以上の構成において、以下に本例の処理動作を説明する。
図９及び図１０は本例の処理動作を説明するフローチャートである。先ず、図９において、Ｐ（Ｘ、Ｙ）を受信結果を格納する２次元配列とし、Ｓ（Ｘ）をスキャンを実行する行を指定する配列とし、Ｌを再スキャンの最大回数を指定する変数とする。尚、上記Ｐ（Ｘ、Ｙ）の２次元配列結果は、例えば前述の制御部２のメモリ６に記録されるものとする。また、再スキャンの最大回数Ｌはユーザが任意に設定可能である。
【００３０】
上記設定状態において、先ずＰ（Ｘ、Ｙ）を全て０とし、スキャンを実行する行Ｓ（Ｘ）の初期値を“１”に設定する。また、再スキャンの最大回数Ｌを、本例の説明では“５”に設定する（ステップ（以下、ＳＴで示す）１）。
【００３１】
次に、上記設定状態において、ポート番号Ｘについて１〜Ｎまで反復処理を行う（ＳＴ２）。この時、前述のモード制御信号（Ｍ１）、（Ｍ２）に基づいて「選択番号２」が指定され、データは右方向にシフトしてシフトレジスタ部１５を転送される。そして、スキャンを実行する行（Ｓ（Ｘ））が“１”であるか判断し（ＳＴ３）、“１”である時（ＳＴ３がＹＥＳ）、ポート番号１〜Ｎまでの送信処理をオフする（ＳＴ４）。
【００３２】
その後、次のポート番号Ｘの送信をオンし（ＳＴ５）、ポート番号Ｙについて１〜Ｎまで反復する（ＳＴ６）。すなわち、前の送信に基づいてポート番号Ｙについて受信信号の検査を行う（ＳＴ７）。そして、受信信号の有無を前述のＰ（Ｘ、Ｙ）に記録する。例えば、受信がある場合“１”を記録し、受信がない場合“０”を記録する。尚、この時、前述のモード制御信号（Ｍ１）、（Ｍ２）に基づいて「選択番号１」が指定され、データは左方向にシフトしてシフトレジスタ部１５を転送され、制御部２に送られる。
【００３３】
次に、この処理を１〜Ｎまで繰り返し（ＳＴ８がＮＯ、ＳＴ６、ＳＴ７）、ポート番号がＮになると（ＳＴ８がＹＥＳ）、ポートＸがＮに達したか判断する（ＳＴ９）。この判断（ＳＴ９）がＮＯであると、前述と処理に戻り処理を繰り返す（ＳＴ２〜ＳＴ９）。
【００３４】
以下、上記と同様の処理を行い、ポートＸがＮに達すると（ＳＴ９がＹＥＳ）、全ての受信結果がＰ（Ｘ、Ｙ）に記録される。
次に、制御部２は上記Ｐ（Ｘ、Ｙ）に記録された結果（受信パターン）に対して正当性の検査を行う（ＳＴ１０）。そして、問題がなければ、Ｓ（Ｙ）＝０とする（ＳＴ１０）。
【００３５】
図１０は上記受信パターンに対する正当性の検査を説明するフローチャートである。この処理は、例えばメモリ６に記録された受信パターンを読み出し、ＣＰＵ５によって判断するものである。
【００３６】
先ず、受信パターンのＸに対し、１〜Ｎまで反復処理を行い（ＳＴＰ１）、Ｓ（Ｘ）＝１であるか判断する（ＳＴＰ２）。すなわち、ポート１に対応する行であるか判断し、Ｐ＝０とする（ＳＴＰ３）。このＰは正当性の検査の検査結果、データ“１”が検出された際、その数を記録するものであり、初期値として“０”を設定する。
【００３７】
次に、Ｙ（ポートＹに対応）について、１〜Ｎまで反復処理を行い、受信パターン（Ｐ（Ｘ、Ｙ））に“１”が存在するか判断する（ＳＴＰ４、ＳＴＰ５）。すなわち、上記処理によって受信パターンにデータ“１”が含まれているか判断し、含まれていれば上記Ｐ値を＋１する（ＳＴＰ６）。
【００３８】
その後、Ｘ＝Ｙであるか判断し（ＳＴＰ７）、Ｘ＝Ｙでなければ（ＳＴＰ７がＮＯ）、Ｙｓ＝Ｙとし、Ｙ（ポートＹに対応）がＮに達したか判断する（ＳＴＰ９）。最初の処理では上記判断（ＳＴＰ９）はＮＯであり、再度上記処理を繰り返す（ＳＴＰ９がＮＯ、ＳＴＰ４〜ＳＴＰ７）。
【００３９】
したがって、上記処理の間、受信パターンにデータ“１”が含まれていればＰ値が＋１され（ＳＴＰ６）、受信パターンに含まれるデータ“１”の数の情報がＰ値として得られる。
【００４０】
次に、上記Ｐ値を確認し、例えばＰ値が“１”である時（Ｐ＝１）、Ｓ（Ｘ）を０に設定する（ＳＴＰ１０、ＳＴＰ１１）。一方、Ｐ値が“２”である時（Ｐ＝２）、Ｐ（Ｙｓ、Ｙ）＝１を判断し（ＳＴＰ１０、ＳＴＰ１２）、Ｐ（Ｙｓ、Ｙ）＝１であれば、上記と同様Ｓ（Ｘ）を０に設定する（ＳＴＰ１２がＹＥＳ、ＳＴＰ１１）。一方、Ｐ（Ｙｓ、Ｙ）＝１ではない場合（ＳＴＰ１２がＮＯ）、又はＰ値が“３”以上である時（Ｐ≧３）、Ｘ＝Ｙを判断し（ＳＴＰ１３）、前述の図９に示す処理に戻る。
【００４１】
次に、前述の図９に示す処理に戻り、制御部２は上記正当性の検査結果を判断する（ＳＴ１１）。すなわち、上記処理によって得たＳ（Ｘ）＝０の判断を行う。そして、Ｓ（Ｘ）＝０であれば（ＳＴ１１がＹＥＳ）、本例のスキャン処理は正常に終了したものと判断する。一方、Ｓ（Ｘ）＝０ではない場合（ＳＴ１１がＮＯ）、前述の再スキャンの設定回数Ｌを−１する（ＳＴ１２）。本例では、前述のように再スキャンの最大回数Ｌを“５”に設定しており、判断（ＳＴ１３）はＮＯであり、上記処理を繰り返す。
【００４２】
すなわち、Ｓ（Ｘ）＝０ではない場合（ＳＴ１１がＮＯ）、前述のＰ値が“Ａ０”であるか、“２”以上であり、エラーの可能性があり、正確な結果を得る為再度スキャン処理を実行する（ＳＴ２〜ＳＴ１３）。その後、上記処理を繰り返し、再スキャンの設定回数Ｌが“０”になると、エラーであるとしてスキャン処理を終了する（ＳＴ１３がＹＥＳ）。
【００４３】
一方、Ｓ（Ｘ）＝０であれば（ＳＴ１１がＹＥＳ）、本例のスキャン処理は正常に終了したものと判断し、Ｐ（Ｘ、Ｙ）に記録された２次元配列の検査結果の正当性が確認される。
【００４４】
以上のように、本例によればＰ（Ｘ、Ｙ）に配列された検査結果を判断し、データ“１”が位置するアドレスからパッチケーブルの接続関係を確認するものである。特に、本例は受信パターンにデータ“１”が１個だけ存在する時、スキャン結果を正当であると判断し、得られた結果の正当性を判断することができ、確実なパッチケーブルの接続判断を行うことができる。
【００４５】
次に、本発明において使用する接続状態検出回路の特性について説明する。図１１はこの特性について説明する図である。仮に、前述の図７に示す接続状態検出回路のドライバ３１が理想的にオン駆動を行い、ドライバ３１のオン駆動時間が０であっても、回路に流れる電流の立ち上がり時間、周波数特性は基板上にある２個のインダクタンスＬａ、Ｌｂによって拘束される。
【００４６】
そこで、以下において駆動電流Ｉｄｒｉｖｅによって、Ｌａ／Ｌｂで発生する電圧降下Ｅｄｒｏｐから寄生インダクタンスの許容範囲を見積もる。例えば、周波数ｆが２．５ＧｂｐｓＮＲＺ信号のベースバンド帯域上限である１．２５ＧＨｚとする。この場合、
電圧降下Ｅｄｒｏｐ＝ＸＬ×Ｉｄｒｉｖｅ＝２×π×ｆ×Ｌ×Ｉｄｒｉｖｅとなり、Ｉｄｒｉｖｅを４０ｍＡとすると、図１２に示すグラフから、電圧降下Ｅｄｒｏｐの限界値＝０．８Ｖに対して今回の設計目標値を「０．５Ｖ以下」とする。
【００４７】
この条件を満たす為には、Ｌｘ＜０．５／（ω×０．０４）＝１．６ｎＨであり、各ループの寄生インダクタンス（Ｌａ、Ｌｂ）の合計を１．６ｎＨ以下にする必要があると考えられる。
【００４８】
【発明の効果】
以上説明したように、本発明によればスキャン結果を正当であると判断し、得られた結果の正当性を判断することができ、確実なパッチケーブルの接続判断を行うことができる。
【００４９】
また、本発明によれば、パッチパネルに設けられた空きピンを使用して、接続状態検出回路を配設し実行でき、簡単な回路で本発明を実現することができる。
【図面の簡単な説明】
【図１】本発明のインテリジェントパッチパネルシステムのシステム構成図である。
【図２】制御部とｎ台のパッチパネル部の接続構成を示す図である。
【図３】モード制御信号（Ｍ１）、（Ｍ２）の論理に対する機能を示す図である。
【図４】図３に示すパッチパネル部の具体的な回路構成を示す図である。
【図５】パッチパネル部内の３ポート分の回路を示し、上記シフトレジスタ及び送受信回路を拡大して示す図である。
【図６】データの転送方向を説明する図であり、（ａ）は右シフトを示し、（ｂ）は左シフトを示す。
【図７】ポート間の接続構成を示す図であり、例えばポート１とポートＸのポート接続回路を具体的に示す図である。
【図８】パッチパネルの一般的な接続構成を説明する図である。
【図９】本例の処理動作を説明するフローチャートである。
【図１０】受信パターンに対する正当性の検査を説明するフローチャートである。
【図１１】接続状態検出回路の特性について説明する図である。
【図１２】接続状態検出回路の特性について説明する図である。
【符号の説明】
１  監視用ＰＣ（パーソナルコンピュータ）
２  制御部（サーバ）
３  パッチパネル
４  パッチパネル制御回路
５  ＣＰＵ
６  メモリ
６ａ  ＳＤＲＡＭ
６ｂ  フラッシュメモリ
６ｃ  ＮＯＶ−ＲＡＭ
８  送信レジスタ
９  受信レジスタ
１０  モード設定レジスタ
１１  クロック制御レジスタ
１２  クロック制御回路
１３  ネットワークインターフェース回路
１４  電源部
１５  シフトレジスタ
１６  送受信回路
１７  ポート接続回路
２０  データセレクタ
２１、２２  ＤＦ．Ｆ
３０  インターフェース
３１  ドライバ
３２  コンパレータ
３３  時定数回路
３４  トランス
【図１】
2004320090.tif 000003
【図２】
2004320090.tif 000004
【図３】
2004320090.tif 000005
【図４】
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【図５】
2004320090.tif 000007
【図６】
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【図７】
2004320090.tif 000009
【図８】
2004320090.tif 000010
【図９】
2004320090.tif 000011
【図１０】
2004320090.tif 000012
【図１１】
2004320090.tif 000013
【図１２】
2004320090.tif 000014