(57)【要約】【課題】デジタル信号処理の不連続ノイズ軽減のための段階的な係数設定の処理負荷を削減することができるデジタル信号処理係数補間装置を提供すること。【解決手段】中心周波数及びゲイン値を所定のアドレス周期で段階的に変化させたイコライザ係数を内部メモリ１６に格納しておき、イコライザ係数指定部１８は、設定アドレス受信手段４１により設定アドレスを受信すると、２値アドレス比較手段４２で現在設定されているカレントアドレスと設定アドレスを比較し、その差に応じてアドレスカウンター選択スイッチ４３によりアドレス増減値格納手段４４からアドレス周期に対応した増加値または減少値を選択し、選択した値とカレントアドレス値格納手段４６に格納されているカレントアドレスとを加算手段４５により加算してカレントアドレス値格納手段４６に格納し、格納されたアドレスをアドレス指定手段４７により内部メモリ１６に指定する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
デジタル信号処理を行うデジタル信号処理手段と、前記デジタル信号処理手段に設定するパラメータ値を記憶する記憶手段と、前記デジタル信号処理手段に設定するパラメータ値を入力され、現在のパラメータ値から入力されたパラメータ値まで段階的に変化させたパラメータ値を前記記憶手段から読み出して前記デジタル信号処理手段に設定するパラメータ補間手段とを備えることを特徴とするデジタル信号処理係数補間装置。
【請求項２】
前記記憶手段に所定のアドレス周期で前記パラメータ値が段階的に変化するように前記パラメータ値を記憶し、前記パラメータ補間手段は、現在のパラメータ値から入力されたパラメータ値まで前記所定のアドレス周期でアドレスを変化させて前記記憶手段からパラメータ値を読み出すことを特徴とする請求項１に記載のデジタル信号処理係数補間装置。
【請求項３】
前記パラメータ補間手段は、前記デジタル信号処理手段に設定するパラメータ値を、前記記憶手段のアドレスで入力させることを特徴とする請求項２に記載のデジタル信号処理係数補間装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、音声信号に対してイコライザなどのデジタル信号処理を施し、音場補正などを行なうデジタル信号処理係数補間装置に関する。
【０００２】
【従来の技術】
従来、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）構成によるイコライザ装置は、図６に示すように、音声アナログ信号を音声デジタル信号に変換するＡ／Ｄ変換回路６１と、オーディオサンプルフレームごとにイコライザ処理などのデジタル信号処理を行なうＤＳＰ６２と、ＤＳＰ６２内でのデジタル信号処理後のデジタル出力信号をアナログ出力信号に変換するＤ／Ａ変換器６３とを備えている。
【０００３】
また、ＤＳＰ６２は、入力信号のピーク値を監視するピーク監視手段６６と、ピーク監視手段６６で検出したピーク値によりイコライザ係数を算出するイコライザ係数計算手段６５と、イコライザ係数計算手段６５が算出したイコライザ係数を用いて周波数特性補正などによる音場補正を行なうイコライザ６４とを有している。
【０００４】
このような構成により、ＤＳＰ６２内でイコライザ係数を算出し、イコライザ係数設定時のノイズを軽減するためにゲインなどを段階的に算出し、随時イコライザ６４に設定し、不連続ノイズの軽減を行っていた（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平１１−１２２０６５号公報  （図１）
【０００６】
【発明が解決しようとする課題】
しかし、このような従来のデジタル信号処理係数補間装置では、不連続ノイズが発生しないようにイコライザ係数を段階的に設定するために、その都度イコライザ係数の計算を行っているので、ＤＳＰの処理の負荷が増大するという問題があった。
【０００７】
本発明はこのような問題を解決するためになされたもので、デジタル信号処理の不連続ノイズ軽減のための段階的な係数設定の処理負荷を削減することができるデジタル信号処理係数補間装置を提供するものである。
【０００８】
【課題を解決するための手段】
本発明のデジタル信号処理係数補間装置は、デジタル信号処理を行うデジタル信号処理手段と、前記デジタル信号処理手段に設定するパラメータ値を記憶する記憶手段と、前記デジタル信号処理手段に設定するパラメータ値を入力され、現在のパラメータ値から入力されたパラメータ値まで段階的に変化させたパラメータ値を前記記憶手段から読み出して前記デジタル信号処理手段に設定するパラメータ補間手段とを備える構成を有している。
【０００９】
この構成により、記憶手段に記憶されたパラメータ値が段階的に変化するように読み出されデジタル信号処理手段に設定され、段階的に変化させるパラメータ値の算出が不要となる。
【００１０】
ここで、前記記憶手段に所定のアドレス周期で前記パラメータ値が段階的に変化するように前記パラメータ値を記憶し、前記パラメータ補間手段は、現在のパラメータ値から入力されたパラメータ値まで前記所定のアドレス周期でアドレスを変化させて前記記憶手段からパラメータ値を読み出す構成とした。
【００１１】
この構成により、記憶手段からの読み出しアドレスを周期的に変えるだけで段階的に変化したパラメータ値が読み出されることとなる。
【００１２】
さらに、前記パラメータ補間手段は、前記デジタル信号処理手段に設定するパラメータ値を、前記記憶手段のアドレスで入力させる構成とした。
【００１３】
この構成により、入力されたアドレス値と現在設定されているパラメータ値のアドレス値の間で読み出しアドレスを周期的に変えるだけで段階的に変化したパラメータ値が読み出されることとなる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
図１は本発明の一実施の形態のデジタル信号処理係数補間装置のブロック構成図である。
【００１５】
図１に示すように、本実施の形態のデジタル信号処理係数補間装置１０は、音声信号を入力される入力端子１１と、アナログ音声信号をデジタル音声信号に変換するＡＤコンバータ１２と、音場補正などを行なうイコライザ（デジタル信号処理手段）１３と、デジタル音声信号をアナログ音声信号に変換するＤＡコンバータ１４と、アナログ音声信号を出力する出力端子１５と、イコライザ係数などを格納しておく内部メモリ（記憶手段）１６と、電源リセット時にイコライザ係数を内部メモリ１６に書き込むイコライザ係数リセット部１７と、外部から設定されるイコライザ係数が現在のイコライザ係数から急激に変化するとき変化を段階的にするイコライザ係数指定部１８と、内部メモリ１６からイコライザ係数を読み込むデータ読込み手段１９と、データ読込み手段１９が読み込んだイコライザ係数をイコライザ１３に設定するイコライザ係数設定手段２０とを備えている。なお、イコライザ係数指定部１８とデータ読込み手段１９とイコライザ係数設定手段２０とでパラメータ補間手段を構成する。
【００１６】
イコライザ係数リセット部１７は、デジタル信号処理係数補間装置１０の電源が投入されたことを検出する電源リセット検出手段３１と、イコライザ係数を算出するイコライザ係数算出手段３２と、イコライザ係数算出手段３２が算出したイコライザ係数を内部メモリ１６に書き込むデータ書込み手段３３とを有している。
【００１７】
イコライザ係数指定部１８は、設定するフィルタ係数値が格納されている内部メモリ１６上のアドレス値を外部から受信する設定アドレス受信手段４１と、設定アドレス受信手段４１で受信した設定アドレスと現在設定されているアドレスであるカレントアドレスを比較する２値アドレス比較手段４２と、２値アドレス比較手段４２の比較結果からアドレス値の増減値を決定するアドレスカウンター選択スイッチ４３と、アドレスの増減値を格納するアドレス増減値格納手段４４と、カレントアドレスにアドレスカウンター選択スイッチ４３が選択した増減値を加算する加算手段４５と、カレントアドレスの値を格納するカレントアドレス値格納手段４６と、カレントアドレス値格納手段４６からアドレス値を読み出して内部メモリ１６に読み出しアドレスとして指定するアドレス指定手段４７とを有している。
【００１８】
なお、アドレス増減値格納手段４４には、列アドレスの増加値４４ａ、列アドレスの減少値４４ｂ、行アドレスの増加値４４ｃ、行アドレスの減少値４４ｄが格納されている。
【００１９】
このようなデジタル信号処理係数補間装置１０の電源が投入されると、イコライザ係数リセット部１７の電源リセット検出手段３１が電源リセット信号を検出し、イコライザ係数算出手段３２に通知する。
【００２０】
電源リセット検出手段３１から電源がリセットされたことを通知されると、イコライザ係数算出手段３２は、予め設定された方法でイコライザ係数を算出し、データ書込み手段３３により図１中の内部メモリ１６のような配置にイコライザ係数を格納する。
【００２１】
図１に示したＥＱ［ｆ（ｎ），Ｇ（ｍ）］のｆはイコライザの中心周波数を表し、Ｇはイコライザのゲインを表しており、ＥＱ［ｆ（ｎ），Ｇ（ｍ）］は、ｆ（ｎ）で表される中心周波数と、Ｇ（ｍ）で表されるゲイン値とを持つデジタル信号処理のイコライザ係数を表している。なお、一般にイコライザにはＱ値のパラメータが存在するが、便宜上ここでは省略する。
【００２２】
図１では、１からｎまで段階的に変化するｎ個の中心周波数と、１からｍまで段階的に変化するｍ個のゲイン値との組み合わせによるイコライザ係数が算出され、内部メモリ１６上にＥＱ［ｆ（１），Ｇ（１）］、ＥＱ［ｆ（１），Ｇ（２）］、…、ＥＱ［ｆ（１），Ｇ（ｍ）］、ＥＱ［ｆ（２），Ｇ（１）］、ＥＱ［ｆ（２），Ｇ（２）］、…、ＥＱ［ｆ（２），Ｇ（ｍ）］、ＥＱ［ｆ（３），Ｇ（１）］、ＥＱ［ｆ（３），Ｇ（２）］、…、ＥＱ［ｆ（ｎ），Ｇ（ｍ）］という順に連続したアドレスで格納する（図では左上から水平方向にアドレスが増えていき、右端の次は次行の左端の順となる）。これを図１に示すように、ｍ個の列アドレスとｎ個の行アドレスのメモリにマッピングさせる。
【００２３】
このように格納することで、ゲイン値はアドレスが１増えるごとに（アドレス周期１で）段階的に変化し（但し、連続したｍ個のアドレス単位で）、中心周波数はアドレスがｍ増えるごとに（アドレス周期ｍで）段階的に変化するようになる。
【００２４】
このように内部メモリ１６にイコライザ係数が格納された後、デジタル信号処理係数補間装置１０の運用が開始され、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの外部ホストからのイコライザ係数を指定する設定アドレス値を受信すると、カレントのアドレス値と比較し、比較した結果によりアドレス値のカウントアップまたはカウントダウンを行い、段階的に設定されたアドレス値に集束させ、目的のイコライザ係数にするようになっている。
【００２５】
具体的には、図２のフローチャートに示すように、運用が開始されると、イコライザ係数指定部１８は、設定アドレス受信手段４１によりアドレス値が受信されたかを判定していて（Ｓ１１）、アドレス値が受信されていないと判定を繰り返す。
【００２６】
設定アドレス受信手段４１によりアドレス値が受信されると、イコライザ係数指定部１８は、２値アドレス比較手段４２により、カレントアドレス値格納手段４６に格納されている現在設定されているイコライザ係数が格納されているアドレス値（カレントアドレス）と、設定アドレス受信手段４１により受信したアドレス値（設定アドレス）とを比較し（Ｓ１２）、カレントアドレスと設定アドレスが等しければ、設定アドレス受信手段４１によりアドレス値が受信されたかの判定（Ｓ１１）に戻る。
【００２７】
カレントアドレスと設定アドレスが異なる場合、設定アドレスからカレントアドレスを減算した結果が０より大きいか判定する（Ｓ１３）。
【００２８】
設定アドレスからカレントアドレスを減算した結果が０より大きい場合、設定アドレスからカレントアドレスを減算した結果が予め設定された行アドレスオフセット値（この場合ｍ）より大きいか判定し（Ｓ１４）、行アドレスオフセット値より大きい場合、アドレスカウンター選択スイッチ４３を行アドレスの増加値４４ｃ（この場合ｍ）を選択するようにし、加算手段４５により選択された行アドレスの増加値４４ｃとカレントアドレスを加算してカレントアドレス値格納手段４６に格納する（Ｓ１５）。
【００２９】
設定アドレスからカレントアドレスを減算した結果が行アドレスオフセット値以下だった場合、アドレスカウンター選択スイッチ４３を列アドレスの増加値４４ａ（この場合１）を選択するようにし、加算手段４５により選択された列アドレスの増加値４４ａとカレントアドレスを加算してカレントアドレス値格納手段４６に格納する（Ｓ１６）。
【００３０】
設定アドレスからカレントアドレスを減算した結果が０以下である場合、カレントアドレスから設定アドレスを減算した結果が予め設定された行アドレスオフセット値より大きいか判定し（Ｓ１７）、行アドレスオフセット値より大きい場合、アドレスカウンター選択スイッチ４３を行アドレスの減少値４４ｄ（この場合−ｍ）を選択するようにし、加算手段４５により選択された行アドレスの減少値４４ｄとカレントアドレスを加算してカレントアドレス値格納手段４６に格納する（Ｓ１８）。
【００３１】
カレントアドレスから設定アドレスを減算した結果が行アドレスオフセット値以下だった場合、アドレスカウンター選択スイッチ４３を列アドレスの減少値４４ｂ（この場合−１）を選択するようにし、加算手段４５により選択された列アドレスの減少値４４ｂとカレントアドレスを加算してカレントアドレス値格納手段４６に格納する（Ｓ１９）。
【００３２】
カレントアドレス値格納手段４６に新たにアドレス値が設定されると、アドレス指定手段４７は、カレントアドレス値格納手段４６に格納されているアドレス値を読み出しアドレスとして内部メモリ１６に指定する（Ｓ２０）。
【００３３】
データ読込み手段１９は、アドレス指定手段４７により内部メモリ１６にアドレスが指定されると、指定されたアドレスに格納されているイコライザ係数を読み出しイコライザ係数設定手段２０に入力する（Ｓ２１）。
【００３４】
イコライザ係数設定手段２０は、データ読込み手段１９からイコライザ係数を入力されると、入力されたイコライザ係数をイコライザ１３に設定する（Ｓ２２）。
【００３５】
図３は、ＥＱ［ｆ（１），Ｇ（１）］のアドレス値からＥＱ［ｆ（ｎ），Ｇ（ｍ）］のアドレス値への遷移例を示した図である。図に示すように、まず行アドレスを変化させて周波数軸上のパラメータを随時変更させ設定させ、周波数軸上のパラメータ、すなわち行アドレスが決定した後、列アドレスであるゲイン値を随時変更させ設定させる。
【００３６】
これをイコライザ特性で見ると、行アドレスを変化させると、図４に示すように、周波数軸上で同じゲイン値で段階的に変化していくので、デジタル信号処理上の不連続ノイズが軽減される。また、列アドレスを変化させると、図５に示すように、ゲイン軸上で同じ周波数値で段階的に変化していくので、デジタル信号処理上の不連続ノイズが軽減される。
【００３７】
なお、本実施の形態においては、デジタル信号処理としてイコライザ処理の場合を示したが、パラメータ値を変更可能な信号処理であれば、どのような信号処理でもかまわない。
【００３８】
また、内部メモリ１６上のメモリマップを、中心周波数を行に、ゲインを列に対応させたが、アドレス値を周期的に変化させることにより段階的に指定することができれば、イコライザのパラメータである中心周波数、ゲイン、Ｑ値をどのような方法でマッピングしてもかまわない。
【００３９】
また、本実施の形態においては、イコライザ係数を電源投入時に計算して内部メモリ１６に展開するようにしたが、例えば、デジタル信号処理係数補間装置１０に外部ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を接続し、この外部ＲＡＭにイコライザ係数を展開したり、この外部ＲＡＭに予めイコライザ係数を格納しておいたりしてもよい。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、記憶手段にデジタル信号処理手段に設定するパラメータ値を記憶しておき、新たなパラメータ値を設定されたとき、現在のパラメータ値から新たなパラメータ値まで段階的に変化させたパラメータ値を記憶手段から読み出して設定することにより、段階的に変化させるためのパラメータ値の計算が不要となり、処理負荷を軽減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のデジタル信号処理係数補間装置を示すブロック構成図
【図２】本発明の一実施の形態のデジタル信号処理係数補間装置の処理を示すフローチャート
【図３】本発明の一実施の形態のデジタル信号処理係数補間装置のアドレス値の遷移例を示す図
【図４】本発明の一実施の形態のデジタル信号処理係数補間装置の行アドレス遷移時のイコライザ特性例を示す図
【図５】本発明の一実施の形態のデジタル信号処理係数補間装置の列アドレス遷移時のイコライザ特性例を示す図
【図６】従来のデジタル信号処理係数補間装置を示すブロック構成図
【符号の説明】
１０  デジタル信号処理係数補間装置
１１  入力端子
１２  ＡＤコンバータ
１３  イコライザ
１４  ＤＡコンバータ
１５  出力端子
１６  内部メモリ
１７  イコライザ係数リセット部
１８  イコライザ係数指定部
１９  データ読込み手段
２０  イコライザ係数設定手段
３１  電源リセット検出手段
３２  イコライザ係数算出手段
３３  データ書込み手段
４１  設定アドレス受信手段
４２  ２値アドレス比較手段
４３  アドレスカウンター選択スイッチ
４４  アドレス増減値格納手段
４４ａ  列アドレスの増加値
４４ｂ  列アドレスの減少値
４４ｃ  行アドレスの増加値
４４ｄ  行アドレスの減少値
４５  加算手段
４６  カレントアドレス値格納手段
４７  アドレス指定手段
６１  Ａ／Ｄ変換回路
６２  ＤＳＰ
６３  Ｄ／Ａ変換器
６４  イコライザ
６５  イコライザ係数計算手段
６６  ピーク監視手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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