(57)【要約】【課題】炭化珪素を用いた半導体装置において、電極と層間絶縁膜との間の密着性を向上させることにより信頼性を高める。【解決手段】本発明の半導体装置では、炭化珪素基板１と、ｎ型の高抵抗層２と、高抵抗層２の表層に設けられたウェル領域３と、ウェル領域３内に設けられたＰ+コンタクト領域４と、ウェル領域３内におけるＰ+コンタクト領域４の両側方に設けられたソース領域５と、ソース領域５の上に設けられ、ニッケルからなる第１のソース電極８と、第１のソース電極８を覆うアルミニウムからなる第２のソース電極９と、２つのウェル領域３に挟まれる高抵抗層２の上に設けられたゲート絶縁膜６と、アルミニウムからなるゲート電極１０と、第２のソース電極９およびゲート電極１０の上を覆うシリコン酸化膜からなる層間絶縁膜１１とが設けられている。第２のソース電極９は第１のソース電極８よりも層間絶縁膜１１との密着性が高いため、層間絶縁膜１１とソース電極とが剥がれにくくなる。【選択図】図１
2004304174.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる半導体層と、
前記半導体層の上に設けられた電極と、
前記電極の上に設けられた層間絶縁膜と、
前記層間絶縁膜を貫通し、前記電極に到達する配線とを備え、
前記電極は、前記半導体層に接する第１電極部と、前記第１電極部と前記層間絶縁膜との間に介在する第２電極部とを有する、炭化珪素半導体装置。
【請求項２】
請求項１に記載の炭化珪素半導体装置であって、
前記第２電極部は、前記第１電極部の上面および側面を覆っている、炭化珪素半導体装置。
【請求項３】
請求項１または２に記載の炭化珪素半導体装置であって、
前記第１電極部は、前記半導体層とオーミック接触する、炭化珪素半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の炭化珪素半導体装置であって、
前記第１電極部は、Ｎｉを含む、炭化珪素半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の炭化珪素半導体装置であって、
前記第２電極部は、Ａｌ、ＴｉまたはＣｒのうちの少なくとも１つを含む、炭化珪素半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の炭化珪素半導体装置であって、
前記層間絶縁膜は酸化シリコンからなる、炭化珪素半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の炭化珪素半導体装置であって、
前記半導体層の上方にはゲート電極が設けられている、炭化珪素半導体装置。
【請求項８】
請求項７に記載の炭化珪素半導体装置であって、
前記第２電極部は前記ゲート電極と同一の材料からなる、炭化珪素半導体装置。
【請求項９】
請求項７または８に記載の炭化珪素半導体装置であって、
前記半導体層は第１導電型の不純物を含む高抵抗層であって、
前記半導体層の下面上に設けられ、前記半導体層よりも第１導電型の不純物濃度が高い半導体基板と、
前記高抵抗層のうちの上部に設けられ、第２導電型の不純物を含む複数のウェル領域と、
前記ウェル領域のうちの上部に設けられた第２導電型のコンタクト領域と、
前記複数のウェル領域の上部のうち前記コンタクト領域の両側方に設けられた第１導電型のソース領域と、
前記高抵抗層のうち前記複数のウェル領域の間に位置する領域の上方に設けられたゲート絶縁膜と、
前記半導体基板の下面上に設けられたドレイン電極とをさらに備え、
前記電極は前記コンタクト領域の上から前記ソース領域の一部の上に亘って設けられたソース電極であって、
前記ゲート電極は前記ゲート絶縁膜の上に設けられている、炭化珪素半導体装置。
【請求項１０】
請求項９に記載の炭化珪素半導体装置であって、
前記高抵抗層のうちの上部には、蓄積チャネル層がさらに設けられ、
前記ゲート絶縁膜は前記蓄積チャネル層の上に設けられている、炭化珪素半導体装置。
【請求項１１】
請求項７または８に記載の炭化珪素半導体装置であって、
前記半導体層は第２導電型の不純物を含むベース層であって、
前記半導体層の下面上に設けられ、第１導電型の不純物を含むドリフト層と、
前記ドリフト層の下面上に設けられた半導体基板と、
前記ベース層を貫通して前記ドリフト層に到達するトレンチと、
前記トレンチの側面上に設けられたゲート絶縁膜と、
前記ベース層のうちの上部に設けられた第２導電型のコンタクト領域と、
前記ベース層の上部のうち前記コンタクト領域の両側方に設けられたソース領域と、
前記半導体基板の下面上に設けられたドレイン電極とをさらに備え、
前記電極は前記コンタクト領域の上から前記ソース領域の一部の上に亘って設けられたソース電極であって、
前記ゲート電極は前記ゲート絶縁膜の上に設けられている、炭化珪素半導体装置。
【請求項１２】
請求項７または８に記載の炭化珪素半導体装置であって、
前記半導体層は第２導電型の不純物を含むベース層であって、
前記ベース層の下面上に設けられた半導体基板と、
前記ベース層の上部に互いに離間して設けられた第１導電型のソース領域およびドレイン領域と、
前記ベース層のうち前記ソース領域と前記ドレイン領域との間に位置する領域の上に設けられたゲート絶縁膜とをさらに備え、
前記電極は、前記ソース領域の上に設けられたソース電極または前記ドレイン領域の上に設けられたドレイン電極であって、
前記ゲート電極は前記ゲート絶縁膜の上に設けられている、炭化珪素半導体装置。
【請求項１３】
請求項７または８に記載の炭化珪素半導体装置であって、
前記半導体層は、第１導電型の不純物を含むドリフト層であって、
前記ドリフト層の下面上に設けられた半導体基板と、
前記ドリフト層の上部に互いに離間して設けられた第１導電型のソース領域およびドレイン領域とをさらに備え、
前記電極は、前記ソース領域の上に設けられたソース電極または前記ドレイン領域の上に設けられたドレイン電極であって、
前記ゲート電極は、前記ドリフト層のうち前記ソース領域と前記ドレイン領域との間に位置する領域の上に設けられている、炭化珪素半導体装置。
【請求項１４】
請求項７または８に記載の炭化珪素半導体装置であって、
前記半導体層は、第１導電型の不純物を含み、メサを有するドリフト層であって、
前記ドリフト層の下面上に設けられた半導体基板と、
前記ドリフト層における前記メサの上部に設けられた第１導電型のソース領域とをさらに備え、
前記電極は、前記ドリフト層における前記メサの上面上に、前記ソース領域と接して設けられたソース電極であって、
前記ゲート電極は、前記ドリフト層における前記メサの側面上から前記メサの両側方に位置する部分までに亘って設けられている、炭化珪素半導体装置。
【請求項１５】
請求項７または８に記載の炭化珪素半導体装置であって、
前記半導体層は、第１導電型の不純物を含むドリフト層であって、
前記ドリフト層の下面上に設けられた半導体基板と、
前記ドリフト層の上部のうちの一部に設けられた第１導電型のソース領域と、
前記ドリフト層の上部のうち前記ソース領域の両側方に、前記ソース領域と離間して設けられた第２導電型のゲート領域とをさらに備え、
前記電極は、前記ソース領域の上に設けられたソース電極であって、
前記ゲート電極は前記ゲート領域の上に設けられている、炭化珪素半導体装置。
【請求項１６】
炭化珪素からなる半導体層と前記半導体層の上に設けられた電極とを有する素子を備える炭化珪素半導体装置の製造方法であって、
前記半導体層の上に、前記電極の一部となる第１電極部を形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１電極部のうちの少なくとも一部を覆い、前記電極の一部となる第２電極部を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体層の上に、前記電極を覆う層間絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記層間絶縁膜を貫通し、前記電極に到達するホールを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ホールを導体で埋めることにより、配線を形成する工程（ｅ）と
を備える、炭化珪素半導体装置の製造方法。
【請求項１７】
請求項１６に記載の炭化珪素半導体装置の製造方法であって、
前記工程（ｂ）では、前記第１電極部のうちの少なくとも一部を覆い前記半導体層の上方に延びる導体膜を形成した後に、前記導体膜のパターニングを行うことにより、前記第２電極部とゲート電極とを形成する、炭化珪素半導体装置の製造方法。
【請求項１８】
請求項１６または１７に記載の炭化珪素半導体装置の製造方法であって、
前記工程（ｂ）では、前記第１電極部の上面および側面を完全に覆う前記第２電極部を形成する、炭化珪素半導体装置の製造方法。
【請求項１９】
請求項１６〜１８のうちいずれか１項に記載の炭化珪素半導体装置の製造方法であって、
前記第１電極部は、Ｎｉを含む、炭化珪素半導体装置の製造方法。
【請求項２０】
請求項１６〜１９のうちいずれか１項に記載の炭化珪素半導体装置の製造方法であって、
前記第２電極部は、Ａｌ、ＴｉまたはＣｒのうち少なくとも１つを含む、炭化珪素半導体装置の製造方法。
【請求項２１】
請求項１６〜２０のうちいずれか１項に記載の炭化珪素半導体装置の製造方法であって、
前記層間絶縁膜は酸化シリコンからなる、炭化珪素半導体装置の製造方法。
【請求項２２】
請求項１６〜２１のうちいずれか１項に記載の炭化珪素半導体装置の製造方法であって、
前記素子は、二重注入型ＭＯＳＦＥＴ、トレンチ型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、静電誘導型トランジスタ、またはＪＦＥＴである、炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体基板を用いた半導体装置、特に、大電流用に使用される炭化珪素半導体パワーデバイスに関する。
【背景技術】
【０００２】
パワーデバイスは大電流を流す半導体素子であり、高耐圧かつ低損失であることが望まれる。従来からシリコン（Ｓｉ）半導体を用いたパワーデバイスが主流であったが、近年では、炭化珪素（ＳｉＣ）半導体を用いたパワーデバイスが注目され、開発が進められている。炭化珪素半導体はシリコンに比べて１桁高い絶縁破壊電界を有するため、ＰＮ接合やショットキー接合の空乏層を薄くしても逆耐圧を維持できる。したがって、デバイス厚さを薄く、ドーピング濃度を高くすることができるために、炭化珪素は、オン抵抗が低く、高耐圧・低損失のパワーデバイスの材料として期待されている。
【０００３】
図９は、従来の炭化珪素半導体装置の例である二重注入型ＭＯＳＦＥＴの構造を示す断面図である。図９に示すように、従来の炭化珪素半導体装置では、低抵抗の炭化珪素からなる基板１０１の上に基板１０１より高抵抗な高抵抗層１０２がエピタキシャル成長されている。高抵抗層１０２の表層には選択的なイオン注入によってｐ型のウェル領域１０３が形成され、その内部にはイオン注入によって高濃度のｎ型のソース領域１０５と、ソース領域１０５に囲まれる領域に位置するｐ型のｐ+コンタクト領域１０４とが設けられている。
【０００４】
２つのウェル領域１０３によって挟まれる高抵抗層１０２の上からその２つのウェル領域１０３内におけるソース領域１０５の端部の上に亘って、熱酸化膜からなるゲート絶縁膜１０６が形成されている。ゲート絶縁膜１０６の上にはゲート電極１０９が形成されている。ｐ+コンタクト領域１０４の上からその両端に位置するソース領域１０５の端部の上には、コンタクト領域１０４とオーミック接触するソース電極１０８が設けられている。さらに、基板１０１の裏面全面には、基板１０１とオーミック接触するドレイン電極１０７が設けられている。
【０００５】
高抵抗層１０２、ｐ型ウェル領域１０３、ｐ+コンタクト領域１０４およびソース領域１０５の上には層間絶縁膜１１０が堆積されている。層間絶縁膜１１０には、ソース電極１０８およびゲート電極１０９にそれぞれ到達するコンタクトホールが設けられており、層間絶縁膜１１０の上には、厚さ２μｍのアルミニウムからなり、コンタクトホールを埋めるソース電極上部配線１１１およびゲート電極上部配線１１２が設けられている。以上のような構造は、例えば特許文献１に開示されている。
【０００６】
ところで、ソース電極１０８としては、ニッケルやニッケルシリサイドあるいはそれらの混合物が通常用いられる。これは、ニッケルやニッケルシリサイドがｎ型炭化珪素とオーミック接触しやすいという特性を有しているためである。この構造の例としては、非特許文献１に、ｎ型の炭化珪素半導体のソース電極あるいはドレイン電極としてニッケルを用い、アルゴンや窒素など不活性ガス雰囲気中で９００℃以上の熱処理を施すことによりオーミック特性を得る方法が開示されている。また、層間絶縁膜１１０としては、厚さ１μｍ程度の酸化シリコン膜が通常用いられる。酸化シリコンは絶縁破壊電圧が高く、また、ＣＶＤなどで容易に製膜できるからである。
【０００７】
しかしながら、上述した構成の半導体装置では、層間絶縁膜１１０を堆積したときに、ソース電極１０８を構成するニッケルと層間絶縁膜１１０である酸化シリコンとの密着性が悪く、ソース電極上の酸化シリコンが剥がれてしまうという不具合が生じていた。このような不具合に対して、例えば特許文献２には、ニッケルと酸化シリコンにレジストマスクを形成し、層間絶縁膜にヴィアホールを形成するためのエッチングを行う工程において、オーバーエッチングを行うことにより、レジストマスクの開口幅よりも大きな幅のヴィアホールを形成する。その後、同一のレジストマスクを用いてヴィアホールにニッケルをリフトオフすることにより、ヴィアホールの側壁とニッケル膜との間に隙間を設けている。
【０００８】
また、特許文献３には、酸化シリコンとニッケル配線との間にバリアメタルを設けることにより、ニッケル配線が剥がれることを防止する方法が開示されている。
【特許文献１】特開平１１−２９７７１２号公報
【特許文献２】特開２００２−０９３７４２号公報
【特許文献３】特開平１０−１２５６２０号公報
【非特許文献１】大野  俊之、「ＳｉＣにおける素子形成プロセス技術の現状」、電子情報通信学会論文誌、電子情報通信学会、１９９８年１月、第Ｊ８１−Ｃ−ＩＩ巻、第１号、ｐ．１２８−１３３
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ヴィアホールとソース電極との間に隙間を設ける方法では、この隙間に水分が吸収されやすく、また、機械的強度も低下するという不具合が生じてしまう。また、バリアメタルを設ける方法でも、ニッケル電極と基板との間にオーミック接合を形成するための１０００℃程度での熱処理を層間絶縁膜を形成した後に行うことになり、コンタクトホール内で層間絶縁膜と接するニッケルが層間絶縁膜と反応してしまい、信頼性を損なうという不具合が生じてしまう。
【００１０】
本発明は、このような不具合を生じさせることなく電極と層間絶縁膜との間の密着性を向上させる手段を講ずることにより、信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の炭化珪素半導体装置は、炭化珪素からなる半導体層と、前記半導体層の上に設けられた電極と、前記電極の上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通し、前記電極に到達する配線とを備え、前記電極は、前記半導体層に接する第１電極部と、前記第１電極部と前記層間絶縁膜との間に介在する第２電極部とを有する。ここで、第２電極部は第１電極部よりも層間絶縁膜との密着性が高い材料からなることが好ましい。
【００１２】
これにより、第２電極部を層間絶縁膜と接触させることができるため、第１電極部と層間絶縁膜との密着性が悪い場合でも、層間絶縁膜を剥離しにくくすることができ、割れも生じにくくすることができる。また、この構造では、電極と層間絶縁膜との間に隙間は生じないため、その隙間に水分が吸収されたり機械的強度が低下するといった不具合も生じない。
【００１３】
ここで、前記第２電極部は、前記第１電極部の上面および側面を覆っていることが好ましく、この場合には、層間絶縁膜と第１電極部とが一切接触しないため、密着性をさらに高めることができる。
【００１４】
前記第１電極部は、前記半導体層とオーミック接触していてもよい。
【００１５】
前記第１電極部は、Ｎｉを含んでいてもよい。これらの場合には、炭化珪素からなる半導体層と良好なオーミック接合を形成することができるため、低いコンタクト抵抗を実現することができる。
【００１６】
前記第２電極部は、Ａｌ、ＴｉおよびＣｒのうちの少なくとも１つを含むことが好ましく、前記層間絶縁膜は酸化シリコンからなることが好ましい。この場合には、Ａｌ、ＴｉおよびＣｒと酸化シリコンとの密着性は高いので、高い効果を得ることができる。
【００１７】
前記半導体層の上方にはゲート電極が設けられていてもよい。
【００１８】
前記第２電極部は前記ゲート電極と同一の材料からなっていてもよく、この場合には製造工程を増加させることなく、本発明の構造を得ることができる。
【００１９】
本発明の炭化珪素半導体装置は、二重注入型ＭＯＳＦＥＴであってもよい。この場合の具体的な構造では、前記半導体層は第１導電型の不純物を含む高抵抗層であって、前記半導体層の下面上に設けられ、前記半導体層よりも第１導電型の不純物濃度が高い半導体基板と、前記高抵抗層のうちの上部に設けられ、第２導電型の不純物を含む複数のウェル領域と、前記ウェル領域のうちの上部に設けられた第２導電型のコンタクト領域と、前記複数のウェル領域の上部のうち前記コンタクト領域の両側方に設けられた第１導電型のソース領域と、前記高抵抗層のうち前記複数のウェル領域の間に位置する領域の上方に設けられたゲート絶縁膜と、前記半導体基板の下面上に設けられたドレイン電極とをさらに備え、前記電極は前記コンタクト領域の上から前記ソース領域の一部の上に亘って設けられたソース電極であって、前記ゲート電極は前記ゲート絶縁膜の上に設けられている。
【００２０】
二重注入型ＭＯＳＦＥＴが蓄積型である場合には、前記高抵抗層のうちの上部には、蓄積チャネル層がさらに設けられ、前記ゲート絶縁膜は前記蓄積チャネル層の上に設けられている。
【００２１】
また、本発明の炭化珪素半導体装置は、トレンチ型ＭＯＳＦＥＴであってもよい。この場合の具体的な構造では、前記半導体層は第２導電型の不純物を含むベース層であって、前記半導体層の下面上に設けられ、第１導電型の不純物を含むドリフト層と、前記ドリフト層の下面上に設けられた半導体基板と、前記ベース層を貫通して前記ドリフト層に到達するトレンチと、前記トレンチの側面上に設けられたゲート絶縁膜と、前記ベース層のうちの上部に設けられた第２導電型のコンタクト領域と、前記ベース層の上部のうち前記コンタクト領域の両側方に設けられたソース領域と、前記半導体基板の下面上に設けられたドレイン電極とをさらに備え、前記電極は前記コンタクト領域の上から前記ソース領域の一部の上に亘って設けられたソース電極であって、前記ゲート電極は前記ゲート絶縁膜の上に設けられている。
【００２２】
また、本発明の炭化珪素半導体装置は、横型ＭＯＳＦＥＴであってもよい。この場合の具体的な構造では、前記半導体層は第２導電型の不純物を含むベース層であって、前記ベース層の下面上に設けられた半導体基板と、前記ベース層の上部に互いに離間して設けられた第１導電型のソース領域およびドレイン領域と、前記ベース層のうち前記ソース領域と前記ドレイン領域との間に位置する領域の上に設けられたゲート絶縁膜とをさらに備え、前記電極は、前記ソース領域の上に設けられたソース電極または前記ドレイン領域の上に設けられたドレイン電極であって、前記ゲート電極は前記ゲート絶縁膜の上に設けられている。
【００２３】
また、本発明の炭化珪素半導体装置は、ＭＥＳＦＥＴであってもよい。この場合の具体的な構造では、前記半導体層は、第１導電型の不純物を含むドリフト層であって、前記ドリフト層の下面上に設けられた半導体基板と、前記ドリフト層の上部に互いに離間して設けられた第１導電型のソース領域およびドレイン領域とをさらに備え、前記電極は、前記ソース領域の上に設けられたソース電極または前記ドレイン領域の上に設けられたドレイン電極であって、前記ゲート電極は、前記ドリフト層のうち前記ソース領域と前記ドレイン領域との間に位置する領域の上に設けられている。
【００２４】
また、本発明の炭化珪素半導体装置は、静電誘導型トランジスタであってもよい。この場合の具体的な構造では、前記半導体層は、第１導電型の不純物を含み、メサを有するドリフト層であって、前記ドリフト層の下面上に設けられた半導体基板と、前記ドリフト層における前記メサの上部に設けられた第１導電型のソース領域とをさらに備え、前記電極は、前記ドリフト層における前記メサの上面上に、前記ソース領域と接して設けられたソース電極であって、前記ゲート電極は、前記ドリフト層における前記メサの側面上から前記メサの両側方に位置する部分までに亘って設けられている。
【００２５】
前記炭化珪素半導体装置はＪＦＥＴであってもよい。この場合の具体的な構造では、前記半導体層は、第１導電型の不純物を含むドリフト層であって、前記ドリフト層の下面上に設けられた半導体基板と、前記ドリフト層の上部のうちの一部に設けられた第１導電型のソース領域と、前記ドリフト層の上部のうち前記ソース領域の両側方に、前記ソース領域と離間して設けられた第２導電型のゲート領域とをさらに備え、前記電極は、前記ソース領域の上に設けられたソース電極であって、前記ゲート電極は前記ゲート領域の上に設けられている。
【００２６】
本発明の炭化珪素半導体装置の製造方法は、炭化珪素からなる半導体層と前記半導体層の上に設けられた電極とを有する素子を備える炭化珪素半導体装置の製造方法であって、前記半導体層の上に、前記電極の一部となる第１電極部を形成する工程（ａ）と、前記工程（ａ）の後に、前記第１電極部のうちの少なくとも一部を覆い、前記電極の一部となる第２電極部を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記半導体層の上に、前記電極を覆う層間絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記層間絶縁膜を貫通し、前記電極に到達するホールを形成する工程（ｄ）と、前記工程（ｄ）の後に、前記ホールを導体で埋めることにより、配線を形成する工程（ｅ）とを備える。
【００２７】
これにより、第２電極部を層間絶縁膜と接触させることができるため、この製造方法により得られた半導体装置では、第１電極部と層間絶縁膜との密着性が悪い材料から構成されていても、層間絶縁膜が剥離しにくくなり、割れも生じにくくなる。また、この製造方法により得られた半導体装置では、電極と層間絶縁膜との間に隙間は生じないため、その隙間に水分が吸収されたり機械的強度が低下するといった不具合も生じない。また、第１電極部と半導体層とをオーミック接触させるためには、第１電極部を形成した後に高温での熱処理を行う必要がある。従来では、層間絶縁膜を形成した後に電極を形成して熱処理を行う場合があり、この場合には、熱処理の際に、電極が層間絶縁膜と反応してしまうという不具合があった。しかしながら、本発明では、層間絶縁膜を形成する工程（ｃ）の前に前記の熱処理をすましておくことができるため、このような不具合を回避することができる。
【００２８】
前記工程（ｂ）では、前記第１電極部のうちの少なくとも一部を覆い前記半導体層の上方に延びる導体膜を形成した後に、前記導体膜のパターニングを行うことにより、前記第２電極部とゲート電極とを同時に形成することができる。このように第２電極部を形成すると、従来よりも工程数を増加させることなく、本発明の半導体装置を得ることができる。
【００２９】
前記工程（ｂ）では、前記第１電極部の上面および側面を完全に覆う前記第２電極部を形成することが好ましく、この場合には、第１電極部と層間絶縁膜とが接触しないため、密着性をさらに高めることができる。また、層間絶縁膜にホールを形成するときに、第１電極部の上は第２電極部によって覆われているため、第１電極部が除去されるのを防止することができる。
【００３０】
前記第１電極部は、Ｎｉを含んでいてもよい。これらの場合には、炭化珪素からなる半導体層と良好なオーミック接触を形成することができるため、低いコンタクト抵抗を実現することができる。
【００３１】
前記第２電極部は、Ａｌ、ＴｉおよびＣｒのうち少なくとも１つを含むことが好ましく、前記層間絶縁膜は酸化シリコンからなることが好ましい。この場合には、Ａｌ、ＴｉおよびＣｒと酸化シリコンとの密着性は高いので、高い効果を得ることができる。
【００３２】
前記素子は、二重注入型ＭＯＳＦＥＴ、トレンチ型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、静電誘導型トランジスタ、またはＪＦＥＴであってもよい。
【発明の効果】
【００３３】
本発明によると、炭化珪素層と電極との間のコンタクト抵抗を低く保つことができると同時に、電極と層間絶縁膜との間の密着性を向上させることができるため、信頼性の高い炭化珪素半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
以下に、本発明に係る炭化珪素半導体装置の一例である二重注入型ＭＯＳＦＥＴについて図面を用いて詳細に説明する。図１は、本発明の第１の実施形態に係る反転型の二重注入型ＭＯＳＦＥＴの構造を示す断面図である。
【００３５】
図１に示すように、本実施形態の二重注入型ＭＯＳＦＥＴでは、ｎ型ドーピング濃度が１×１０18ｃｍ-3以上である低抵抗の炭化珪素基板１の上に、ｎ型ドーピング濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3の高抵抗層２が積層されている。高抵抗層２の表層には、ｐ型ドーピング濃度が例えば１×１０16ｃｍ-3から１×１０17ｃｍ-3であるウェル領域３が設けられており、ウェル領域３の内部には、ｐ型ドーピング濃度が１×１０18ｃｍ-3以上のｐ+ コンタクト領域４と、ｎ型ドーピング濃度が１×１０19ｃｍ-3前後であるソース領域５とが設けられている。
【００３６】
ｐ+ コンタクト領域４と、ｐ+ コンタクト領域４の両側方に位置するソース領域５の一部とには、ｐ+ コンタクト領域４およびソース領域５とオーミック接触し、ニッケルとニッケルシリサイドからなる第１のソース電極８が設けられている。そして、第１のソース電極８の側面および上面を覆うように、アルミニウムからなる第２のソース電極９が積層されている。ここで、第２のソース電極９は、第１のソース電極８の上面を完全に覆っていなくてもよい。つまり、第１のソース電極８と層間絶縁膜１１とが直接接触しないように、これらの間に介在していればよい。
【００３７】
第２のソース電極９の材質としては、層間絶縁膜１１との密着性の良い金属が選択される。上述したように層間絶縁膜１１が酸化シリコンである場合には、第２のソース電極９としてアルミニウム、チタンまたはクロムを用いることが好ましい。これら以外の材質であっても、第１のソース電極８よりも層間絶縁膜１１との密着性が優れた材質であれば、本発明の効果を得ることができる。
【００３８】
炭化珪素基板１の裏面全面には、炭化珪素基板１とオーミック接触するニッケルからなるドレイン電極７が設けられている。
【００３９】
２つのウェル領域３に挟まれる高抵抗層２の上から、その２つのウェル領域３の中におけるソース領域５の端部の上までに亘って、ゲート絶縁膜６が設けられている。そして、ゲート絶縁膜６の上にはアルミニウムからなるゲート電極１０が設けられている。
【００４０】
高抵抗層２、ウェル領域３、ソース領域５およびｐ+ コンタクト領域４の上には層間絶縁膜１１が堆積されている。層間絶縁膜１１には、第２のソース電極９およびゲート電極１０にそれぞれ到達するコンタクトホール１２が設けられている。そして、層間絶縁膜１１の上には、コンタクトホール１２を埋める、厚さ２μｍのアルミニウムからなるソース電極上部配線１３およびゲート電極上部配線１４が設けられている。
【００４１】
図１に示すような半導体装置において、電流は、ソース電極上部配線１３から第２のソース電極９および第１のソース電極８を通過してソース領域５に流れ、ゲート電極１０の下に形成されるチャネルを通り、高抵抗層２および炭化珪素基板１を通ってドレイン電極７へと流れる。
【００４２】
次に、図１に示すような炭化珪素半導体装置の製造方法について、図２（ａ）〜（ｉ）を参照しながら説明する。図２（ａ）〜（ｉ）は、本発明の第１の実施形態における半導体装置の製造工程を示す断面図である。
【００４３】
まず、図２（ａ）に示す工程で、（０００１）面から＜１１−２０＞方向に向かって８°オフされた主面を有し、ｎ型ドーピング濃度が１×１０18ｃｍ-3〜５×１０19ｃｍ-3の炭化珪素基板１を用意し、その上に、ｎ型の高抵抗層２を１０μｍ以上の厚さだけエピタキシャル成長させる。
【００４４】
次に、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用いて熱ＣＶＤを行うことにより、炭化珪素基板１よりもドーピング濃度の低い高抵抗層２をエピタキシャル成長させる。例えば、６００Ｖ耐圧のＭＯＳＦＥＴを製造するのであれば、高抵抗層２のドーピング濃度は１×１０15ｃｍ-3〜１×１０16ｃｍ-3で、厚さを１０μｍ以上にすることが望ましい。
【００４５】
次に、図２（ｂ）に示す工程で、ＣＶＤ法により、高抵抗層２の上に厚さ３μｍのシリコン酸化膜からなる注入マスク（図示せず）を堆積し、フォトリソグラフィおよびドライエッチングによって、開口（図示せず）を形成する。その後、注入欠陥を低減するために基板を５００℃以上の高温に保って、注入マスク（図示せず）の上から、アルミニウムまたはホウ素をイオン注入することにより、高抵抗層２の上部にｐ型のウェル領域３を形成する。ウェル領域３のドーピング濃度は通常１×１０15ｃｍ-3前後から１×１０17ｃｍ-3までの範囲であり、その深さはピンチオフしないように１μｍ前後とする。その後、注入マスクをふっ酸によって除去する。
【００４６】
続いて、基板上に、ウェル領域３の表層のうちの一部を露出する開口を有するマスク（図示せず）を形成し、ｐ型イオンをイオン注入することにより、厚さ３００ｎｍでドーピング濃度が１×１０18ｃｍ-3以上のｐ+ コンタクト領域４を形成する。このｐ+ コンタクト領域４の不純物濃度をウェル領域３よりも高濃度にすることにより、ｐ+ コンタクト領域４と、後に形成する電極とがオーミック接触しやすくなる。その後、アルゴンなどの不活性ガス中において、１７００℃前後の温度で３０分間の活性化アニールを行う。
【００４７】
次に、図２（ｃ）に示す工程で、基板上に、シリコン酸化膜からなる注入マスク（図示せず）を１μｍの厚さで堆積し、フォトリソグラフィーおよびドライエッチングによって、ウェル領域３のうちｐ+ コンタクト領域４の周囲に位置する部分の上に開口（図示せず）を形成する。そして、注入欠陥を低減するために基板温度を５００℃以上の高温に保った状態で窒素またはリンをイオン注入することにより、深さ３００ｎｍでドーピング濃度が１×１０19ｃｍ-3のソース領域５を形成する。その後、注入マスクをふっ酸によって除去し、アルゴンなどの不活性雰囲気中において１７００℃程度の温度で３０分間の活性化アニールを行う。
【００４８】
次に、図２（ｄ）に示す工程で、基板を石英管内に保持し、石英管内を１１００℃の温度に保った状態でバブリングした酸素を流量２．５ＳＬＭ（ｌ／ｓ）で導入して、３時間の熱酸化を行う。これにより、高抵抗層２の表面上に、ゲート絶縁膜６として厚さ約４０ｎｍのシリコン酸化膜を成長させる。
【００４９】
次に、図２（ｅ）に示す工程で、基板の裏面上に、厚さ２００ｎｍのニッケルからなるドレイン電極７を蒸着する。さらに、フォトリソグラフィおよびフッ酸エッチングによってゲート絶縁膜６のうちの一部を除去することにより、ｐ+ コンタクト領域４およびソース領域５の表面の一部を露出させる。その後、リフトオフ法により、ｐ+ コンタクト領域４およびソース領域５の一部の両方に接触するニッケルからなる第１のソース電極８を形成する。
【００５０】
その後、第１のソース電極８およびドレイン電極７のオーミック性を得るために窒素などの不活性ガス雰囲気中において１０００℃程度で２分間の熱処理を行う。この熱処理により、ニッケルが炭化珪素と反応して、ニッケルのうちの一部または全部がニッケルシリサイドとなる。
【００５１】
次に、図２（ｆ）に示す工程で、基板上に、ゲート絶縁膜６および第１のソース電極８を覆う厚さ２００ｎｍのアルミニウム膜１６を蒸着する。その後、アルミニウム膜１６の上に、通常のフォトリソグラフィーを行うことにより、ゲート絶縁膜６および第１のソース電極８の上を覆うレジストパターン１７を形成する。
【００５２】
ここで、第２のソース電極９を形成するフォトリソグラフィーの位置合わせ精度を考えると、第２のソース電極９は第１のソース電極８よりも少なくとも１μｍ以上広く作ることが好ましい。このようにすることによって、１μｍの位置合わせずれがあっても、第１のソース電極８の上面および側面を第２のソース電極９で覆うことができる。
【００５３】
次に、図２（ｇ）に示す工程で、塩素系ガスを用いたＲＩＥによってアルミニウム膜１６（図２（ｆ）に示す）をパターニングする。これにより、ゲート絶縁膜６の上にゲート電極１０を形成すると同時に、ゲート電極１０と同一材料のアルミニウムからなり、第１のソース電極８の上面および側面を完全に覆う第２のソース電極９を形成する。
【００５４】
次に、図２（ｈ）に示す工程で、基板上に、第２のソース電極９およびゲート電極１０を覆う厚さ１μｍのシリコン酸化膜からなる層間絶縁膜１１を形成する。その後、ＣＦ4 やＣＨＦ3 等のフッ化炭素系のガスを用いたＲＩＥを行うことにより、層間絶縁膜１１に第２のソース電極９およびゲート電極１０に到達するコンタクトホール１２を開口する。このとき、第２のソース電極９およびゲート電極１０の材料であるアルミニウムがエッチングストッパーの役目を果たす。
【００５５】
次に、図２（ｉ）に示す工程で、スパッタ法などを行うことにより、層間絶縁膜１１の上に厚さ２μｍのアルミニウム膜（図示せず）を形成する。その後、通常のウェットエッチングを行うことにより、アルミニウム膜をパターニングして、コンタクトホール１２を埋めて層間絶縁膜１１の上に延びる上部配線（ソース電極上部配線１３およびゲート電極上部配線１４）を形成する。ソース電極上部配線１３は複数のセルのソース電極（図示せず）に接続し、ゲート電極上部配線１４は複数のセルのゲート電極（図示せず）に接続する。
【００５６】
本実施形態では、第１のソース電極８をニッケルによって形成することにより、ソース領域５とのコンタクト抵抗を１×１０-5Ω・ｃｍ2以下にすることができる。それと同時に、第２のソース電極９を第１のソース電極８と層間絶縁膜１１との間に介在させることにより、密着性の悪い第１のソース電極８のニッケルと層間絶縁膜１１のシリコン酸化膜とを接触させずにすむ。そして、第２のソース電極９を構成するアルミニウム、チタンまたはクロムは、シリコン酸化膜との密着性が高いため、層間絶縁膜１１を剥離しにくくすることができ、割れも生じにくくすることができる。また、この構造では、第２のソース電極９と層間絶縁膜１１との間に隙間は生じないため、その隙間に水分が吸収されたり機械的強度が低下するといった不具合も生じない。
【００５７】
また、第１のソース電極８とソース領域５とをオーミック接触させるためには、第１のソース電極８を形成した後に高温での熱処理を行う必要がある。従来では、層間絶縁膜を形成した後にソース電極を形成して熱処理を行う場合もあり、この場合には、熱処理の際に、ソース電極のニッケルが層間絶縁膜やゲート絶縁膜と反応してしまうという不具合があった。しかしながら、本発明では、層間絶縁膜１１を形成する工程の前に前記の熱処理をすましておくことができるため、このような不具合を回避することができる。
【００５８】
また、第２のソース電極９をゲート電極１０と同一の工程において形成することができるので、従来よりも工程数や製造コストが増加することもない。
【００５９】
また、アルミニウム膜１６をパターニングして第２のソース電極９を形成する際には、第２のソース電極９となる領域の上がレジストパターン１７によって覆われている。これにより、第２のソース電極９の表面がエッチャントにより腐食されたり汚染される可能性はない。
【００６０】
また、層間絶縁膜１１にコンタクトホール１２を形成するときに、第１のソース電極８の上が第２のソース電極９により覆われているため、第１のソース電極８が除去されるのを防止することができる。
【００６１】
なお、本実施形態では、ゲート電極１０の材質としてアルミニウムを採用したが、本発明では他の金属材料を用いてもよい。具体的には、フッ化炭素系のガスによるＲＩＥのエッチングレートが小さく、また酸化シリコン膜との密着性の良い金属が好ましく、例えば銅（Ｃｕ）であってもよい。一般的に、銅はＲＩＥによるエッチングが困難であるので、例えば塩化第２鉄水溶液などをエッチャントとしたウェットエッチングを用いて成形すればよい。
【００６２】
また、本実施形態ではｎチャネルＭＯＳＦＥＴの例を示したが、本発明は、ｐ型炭化珪素基板上に、ｐ型高抵抗層をエピタキシャル成長し、ｎ型のウェル領域を形成するｐチャネルＭＯＳＦＥＴにも適用することができる。この場合にも同様の効果が得られる。
【００６３】
（第２の実施形態）
上述の第１の実施形態では、反転型の二重注入型ＭＯＳＦＥＴを例に用いて説明したが、本実施形態では、蓄積型の二重注入型ＭＯＳＦＥＴを例に用いて説明する。図３は、本発明の第２の実施形態に係る蓄積型の二重注入ＭＯＳＦＥＴの構造を示す断面図である。
【００６４】
本実施形態において第１の実施形態と異なるのは、ゲート絶縁膜６と高抵抗層２およびウェル領域３との間に蓄積チャネル層１５を設けた点である。炭化珪素半導体の熱酸化膜には炭素が残留するため、ゲート絶縁膜６と炭化珪素からなる高抵抗層２との界面には、欠陥が多数存在し、チャネル移動度が低い。しかしながら蓄積型のＭＯＳＦＥＴの場合、反転型のＭＯＳＦＥＴよりも界面から離れた領域で電流を流せるので、チャネル移動度が向上する。以下に詳細に説明する。
【００６５】
図３に示すように、本実施形態の二重注入型ＭＯＳＦＥＴでは、ｎ型ドーピング濃度が１×１０18ｃｍ-3以上である低抵抗の炭化珪素基板１の上に、ｎ型ドーピング濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3の高抵抗層２が積層されている。高抵抗層２の表層には、ｎ型ドーピング濃度が１×１０16ｃｍ-3〜５×１０17ｃｍ-3であり、深さ０．２μｍ前後の蓄積チャネル層１５が設けられている。このような蓄積チャネル層１５は、高抵抗層２と同様の熱ＣＶＤ等の方法によって、ウェル領域３を含む高抵抗層２の表層の全面に形成される。
【００６６】
また、高抵抗層２の表層のうちの一部には、ｐ型ドーピング濃度が例えば１×１０16ｃｍ-3から１×１０18ｃｍ-3であるウェル領域３が設けられており、ウェル領域３の内部には、ｐ型ドーピング濃度が１×１０18ｃｍ-3以上のソース領域５と、ソース領域５に囲まれる領域に位置し、ｐ型ドーピング濃度が１×１０19ｃｍ-3前後であるｐ+ コンタクト領域４とが設けられている。
【００６７】
ｐ+ コンタクト領域４と、ｐ+ コンタクト領域４の両側方に位置するソース領域５の一部とには、ｐ+ コンタクト領域４およびソース領域５とオーミック接触し、ニッケルまたはニッケルシリサイドからなる第１のソース電極８が設けられている。そして、第１のソース電極８の側面および上面を覆うように、アルミニウムからなる第２のソース電極９が積層されている。ここで、第２のソース電極９は、第１のソース電極８の上面を完全に覆っていなくてもよい。つまり、第１のソース電極８と層間絶縁膜１１とが直接接触しないように、これらの間に介在していればよい。
【００６８】
第２のソース電極９の材質としては、層間絶縁膜１１との密着性の良い金属が選択される。上述したように層間絶縁膜１１が酸化シリコンである場合には、第２のソース電極９としてアルミニウム、チタンまたはクロムを用いることが好ましい。これら以外の材質であっても、第１のソース電極８よりも層間絶縁膜１１との密着性が優れた材質であれば、本発明の効果を得ることができる。
【００６９】
炭化珪素基板１の裏面全面には、炭化珪素基板１とオーミック接触するニッケルからなるドレイン電極７が設けられている。
【００７０】
２つのウェル領域３に挟まれる蓄積チャネル層１５の上から、その２つのウェル領域３の一部の上に亘ってゲート絶縁膜６が設けられている。そして、ゲート絶縁膜６の上にはアルミニウムからなるゲート電極１０が設けられている。
【００７１】
蓄積型チャネル層１５およびウェル領域３の上には層間絶縁膜１１が堆積されている。層間絶縁膜１１には、第２のソース電極９およびゲート電極１０にそれぞれ到達するコンタクトホール１２が設けられている。そして、層間絶縁膜１１の上には、コンタクトホール１２を埋める、厚さ２μｍのアルミニウムからなるソース電極上部配線１３およびゲート電極上部配線１４が設けられている。ソース電極上部配線１３は複数のセルのソース電極（図示せず）に接続し、ゲート電極上部配線１４は複数のセルのゲート電極（図示せず）に接続する。
【００７２】
図３に示すような半導体装置において、電流は、ソース電極上部配線１３から第２のソース電極９および第１のソース電極８を通過してソース領域５に流れ、ゲート電極１０の下の蓄積型チャネル層１５を通り、高抵抗層２および炭化珪素基板１を通ってドレイン電極７へと流れる。
【００７３】
本実施形態では、第１の実施形態と同様の効果が得られるのに加えて、チャネル移動度のさらなる向上が可能となるため、オン抵抗をより低減させることができる。
【００７４】
なお、上述の説明では、蓄積チャネル層１５としてｎ型のドーパントが一様に分布したものを例として用いたが、本実施形態では、そのかわりとして、極めて薄い高濃度のドープ層とアンドープ層とを積層したものを用いてもよい。その具体的な構造としては、１０ｎｍの厚みを有し、ドーピング濃度が５×１０17ｃｍ-3〜５×１０18ｃｍ-3のドープ層と、４０ｎｍ前後の厚みを有し意図的なドーピングを行わないアンドープ層との積層がある。このような積層をチャネル層として用いると、ドープ層から供給されるキャリアが結晶性の高いアンドープ層を走行するので、移動度の向上という点でさらに効果的である。
【００７５】
また、本実施形態ではｎチャネルＭＯＳＦＥＴの例を示したが、本発明は、ｐ型炭化珪素基板上に、ｐ型高抵抗層をエピタキシャル成長し、ｎ型のウェル領域を形成するｐチャネルＭＯＳＦＥＴにも適用することができ、この場合にも同様の効果が得られる。
【００７６】
（第３の実施形態）
本実施形態では、トレンチ型ＭＯＳＦＥＴについて説明する。図４は、本発明の第３の実施形態に係るトレンチＭＯＳＦＥＴの構造を示す断面図である。
【００７７】
図４に示すように、本実施形態のトレンチ型ＭＯＳＦＥＴでは、（０００１）面から８度オフされた主面を有し、低抵抗のｎ型４Ｈ−ＳｉＣからなる基板２１の上に、ｎ型ＳｉＣからなるドリフト層２２と、ｐ型ＳｉＣからなるベース層２３とを有する半導体層３４が設けられている。例えば、６００Ｖ耐圧のＭＯＳＦＥＴの場合、ドリフト層２２のキャリア濃度を１×１０15ｃｍ-3〜１×１０16ｃｍ-3とし、厚みを６μｍ〜２０μｍにする。そして、ベース層２３のキャリア濃度を５×１０15ｃｍ-3〜１×１０16ｃｍ-3とし、厚みを２μｍ〜５μｍにする。
【００７８】
半導体層３４の一部には、ベース層２３を貫通し、ドリフト層２２にまで到達するトレンチ３５が設けられ、トレンチ３５の底面および側壁上には、熱酸化膜からなる厚さ４０ｎｍ程度のゲート絶縁膜２６が形成されている。そして、ゲート絶縁膜２６が表面に形成されたトレンチ３５の内部を埋め、低抵抗のポリシリコンや金属からなるゲート電極２７が形成されている。
【００７９】
そして、２つのトレンチ３５の間に位置する各ベース層２３の中央部には、濃度１×１０19ｃｍ-3以上のＰ型不純物を含む深さ０．３μｍのコンタクト領域２５が設けられている。そして、コンタクト領域２５の両側方には、トレンチ３５内におけるゲート絶縁膜２６に接し、濃度１×１０18ｃｍ-3〜１×１０20ｃｍ-3のＮ型不純物を含む、深さ０．３μｍのソース領域２４が設けられている。
【００８０】
コンタクト領域２５の上からその両側方に位置するソース領域２４の上に亘って、厚さ１００ｎｍのニッケルからなる第１の電極２９が設けられている。ここで、第１の電極２９を堆積した後に１０００℃程度の温度でＲＴＡを施すことによって、第１の電極２９とソース領域２４とをオーミック接触させることができる。また、コンタクト領域２５に含まれるｐ型不純物の濃度を高くすることによって、第１の電極２９のニッケルとコンタクト領域２５とをオーミック接触させることができる。
【００８１】
そして、第１の電極２９の上面のうちの端部から側面上にかけて、厚さ１５０ｎｍのアルミニウムからなる第２の電極３０が設けられている。ここで、第２の電極３０は、第１の電極２９と、その上方に位置する層間絶縁膜３１とが直接接しないように、それらの間に介在していることが好ましい。もちろん、第１および第２の実施形態で述べたように、本実施形態の半導体装置においても、第２の電極３０が第１の電極２９のうちの上面の全体を覆っていてもよい。
【００８２】
第２の電極３０の材質としては、層間絶縁膜３１との密着性の良い金属が選択される。上述したように層間絶縁膜３１が酸化シリコンである場合には、第２の電極３０としてアルミニウム、チタンまたはクロムを用いることが好ましい。これら以外の材質であっても、第１の電極２９よりも層間絶縁膜３１との密着性が優れた材質であれば、本発明の効果を得ることができる。
【００８３】
そして、半導体層３４の上には、第２の電極３０とゲート電極２７を覆う、ＣＶＤ酸化膜からなる厚さ１．５μｍの層間絶縁膜３１が設けられている。層間絶縁膜３１には、第２の電極３０の上面に到達するコンタクトホール３３が設けられ、そして、層間絶縁膜３１の上には、コンタクトホール３３を埋め、厚さ３μｍのアルミニウムからなる上部配線３２が設けられている。
【００８４】
なお、図４に示す断面には表れていないが、層間絶縁膜３１にはゲート電極２７に到達するコンタクトホール（図示せず）も設けられており、上部配線３２によって層間絶縁膜３１の上に設けられているゲート電極パッド（図示せず）と電気的に接続されている。
【００８５】
基板２１の裏面上には、厚さ２００ｎｍのニッケルからなるドレイン電極２８が形成されている。ここで、ドレイン電極２８を設けた後に１０００℃の温度でＲＴＡを施すことにより、基板２１とドレイン電極２８とをオーミック接触させることができる。
【００８６】
本実施形態では、第１の電極２９をニッケルによって形成することにより、ソース領域２４とのコンタクト抵抗を１×１０-5Ω・ｃｍ2以下にすることができる。それと同時に、第２の電極３０を第１の電極２９と層間絶縁膜３１との間に介在させることにより、密着性の悪い第１の電極２９のニッケルと層間絶縁膜３１のシリコン酸化膜とを接触させずにすむ。そして、第２の電極３０を構成するアルミニウム、チタンまたはクロムはシリコン酸化膜との密着性が高いため、層間絶縁膜３１を剥離しにくくすることができ、割れも生じにくくすることができる。また、この構造では、第２の電極３０と層間絶縁膜３１との間に隙間は生じないため、その隙間に水分が吸収されたり機械的強度が低下するといった不具合も生じない。
【００８７】
（第４の実施形態）
本実施形態では、横型ＭＯＳＦＥＴについて説明する。図５は、本発明の第４の実施形態に係る横型ＭＯＳＦＥＴの構造を示す断面図である。
【００８８】
図５に示すように、本実施形態の横型ＭＯＳＦＥＴでは、（０００１）面から８度オフされた主面を有し、低抵抗のｎ型４Ｈ−ＳｉＣからなる基板４１の上に、キャリア濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3で、５μｍの厚みを有する、ｐ型ベース層４２が積層されている。
【００８９】
基板４１の裏面上には、厚さ２００ｎｍのアルミニウムからなるベース電極５７が設けられている。ここで、ベース電極５７を設けた後に、１０００℃程度の温度でＲＴＡを施すことによって、基板４１とベース電極５７とをオーミック接触させることができる。
【００９０】
ｐ型ベース層４２のうちの表層には、ｎ型の不純物濃度が１×１０18ｃｍ-3以上であり、深さが０．３μｍのソース領域４４およびドレイン領域４５が、互いに離間して設けられている。そして、ソース領域４４とドレイン領域４５との間におけるｐ型ベース層４２には、ドレイン領域４５と隣接するドリフト層４３が設けられている。ドリフト層４３は、１×１０14ｃｍ-3〜１×１０16ｃｍ-3のｎ型不純物濃度を有し、その深さはドレイン領域４５と同程度である。ドリフト層４３が設けられていることによって、ドレイン領域４５近傍の電界の集中を緩和することができるため、耐圧を向上させることができる。
【００９１】
ｐ型ベース層４２のうちソース領域４４とドレイン領域４５との間に位置する領域の上から、ソース領域４４の一部とドレイン領域４５の一部との上までに亘って、厚さ４０ｎｍの熱酸化膜からなるゲート絶縁膜４６が設けられている。ゲート絶縁膜４６の上には、低抵抗のポリシリコン、金属または金属化合物からなるゲート電極４７が設けられている。
【００９２】
ソース領域４４の上には、厚さ１００ｎｍのニッケルからなる第１の電極４８が設けられており、ドレイン領域４５の上にも同様に、厚さ１００ｎｍのニッケルからなる第１の電極５０が設けられている。ここで、第１の電極４８, ５０を形成した後に、１０００℃程度のＲＴＡを施すことによって、第１の電極４８, ５０とソース領域４４およびドレイン領域４５とをオーミック接触させることができる。
【００９３】
そして、第１の電極４８の上面および側面上には、第１の電極４８を覆うように厚さ１５０ｎｍの第２の電極４９が設けられており、第１の電極５０の上面および側面上にも同様に、厚さ１５０ｎｍの第２の電極５１が設けられている。ここで、第２の電極４９, ５１は、第１の電極４８, ５０の上面を完全に覆っていなくてもよい。つまり、第１の電極４８, ５０と層間絶縁膜５２とが直接接触しないように、これらの間に介在していればよい。
【００９４】
第２の電極４９, ５１の材質としては、層間絶縁膜５２との密着性の良い金属が選択される。上述したように層間絶縁膜５２が酸化シリコンである場合には、第２の電極４９, ５１としてアルミニウム、チタンまたはクロムを用いることが好ましい。これら以外の材質であっても、第１の電極４８, ５０よりも層間絶縁膜５２との密着性が優れた材質であれば、本発明の効果を得ることができる。
【００９５】
ｐ型ベース層４２の上には、第２の電極４９，５１およびゲート電極４７を覆い、厚さ１．５μｍの酸化シリコンからなる層間絶縁膜５２が設けられている。
【００９６】
層間絶縁膜５２には、第２の電極４９, ５１およびゲート電極４７に到達するコンタクトホール５６ａ, ５６ｂ, ５６ｃが設けられ、層間絶縁膜５２の上には、各コンタクトホール５６ａ, ５６ｂ, ５６ｃを埋め、厚さ３μｍのアルミニウムからなるソース電極パッド５３、ゲート電極パッド５５およびドレイン電極パッド５４が設けられている。
【００９７】
本実施形態では、第１の電極４８, ５０をニッケルによって形成することにより、ソース領域４４およびドレイン領域４５との１×１０-5Ω・ｃｍ2以下の低いコンタクト抵抗を実現することができる。それと同時に、第２の電極４９, ５１を第１の電極４８, ５０と層間絶縁膜５２との間に介在させることにより、密着性の悪い第１の電極４８, ５０のニッケルと層間絶縁膜５２のシリコン酸化膜とを接触させずにすむ。そして、第２の電極４９, ５１を構成するアルミニウム、チタンまたはクロムはシリコン酸化膜との密着性が高いため、層間絶縁膜５２を剥離しにくくすることができ、割れも生じにくくすることができる。また、この構造では、第２の電極４９, ５０と層間絶縁膜５２との間に隙間は生じないため、その隙間に水分が吸収されたり機械的強度が低下するといった不具合も生じない。
【００９８】
（第５の実施形態）
本実施形態では、ＭＥＳＦＥＴについて説明する。図６は、本発明の第５の実施形態に係るＭＥＳＦＥＴの構造を示す断面図である。
【００９９】
図６に示すように、本実施形態のＭＥＳＦＥＴでは、（０００１）面から８度オフされた主面を有し、低抵抗のｎ型４Ｈ−ＳｉＣからなる基板６１の上に、キャリア濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3で、５μｍ〜１０μｍの厚みを有するｎ型のドリフト層６２が設けられている。
【０１００】
ドリフト層６２のうちの表層には、ｎ型の不純物濃度が１×１０17ｃｍ-3であり、深さが０．３μｍのソース領域６３およびドレイン領域６４が、互いに離間して設けられている。
【０１０１】
ドリフト層６２のうちソース領域６３とドレイン領域６４との間に位置する領域の上には、ドリフト層６２とショットキー接触し、ニッケルからなる厚さ２００ｎｍのゲート電極６９を形成する。ゲート電極６９として、ニッケルの他にチタンを用いてもよい。仮に、炭化珪素の上にニッケル膜を形成した後に熱処理を施すと炭化珪素とニッケル膜とはオーミック接触する。本実施形態では、他の電極等のための熱処理を行った後にゲート電極６９を形成して、その後には熱処理を施さないようにするため、ショットキー接触のままの状態が保たれる。
【０１０２】
そして、ソース領域６３の上には、厚さ１００ｎｍのニッケルからなる第１の電極６５が設けられ、ドレイン領域６４の上にも同様に、厚さ１００ｎｍのニッケルからなる第１の電極６７が設けられている。ここで、第１の電極６５, ６７を形成した後に１０００℃程度の温度でＲＴＡを施すことによって、第１の電極６５, ６７とソース領域６３およびドレイン領域６４とをオーミック接触させることができる。
【０１０３】
第１の電極６５, ６７およびゲート電極６９の上面および側面上には、第２の電極６６，６８，７０が設けられている。ここで、第２の電極６６，６８，７０は、第１の電極６５, ６７およびゲート電極６９の上面を完全に覆っていなくてもよい。つまり、第１の電極６５, ６７およびゲート電極６９と層間絶縁膜７１とが直接接触しないように、これらの間に介在していればよい。
【０１０４】
第２の電極６６，６８，７０の材質としては、層間絶縁膜７１との密着性の良い金属が選択される。上述したように層間絶縁膜７１が酸化シリコンである場合には、第２の電極６６，６８，７０として、アルミニウム、チタンまたはクロムを用いることが好ましい。これら以外の材質であっても、第１の電極６５, ６７およびゲート電極６９よりも層間絶縁膜７１との密着性が優れた材質であれば、本発明の効果を得ることができる。
【０１０５】
ドリフト層６２の上には、第２の電極６６，６８，７０を覆うように、厚さ１．５μｍの酸化シリコンからなる層間絶縁膜７１が設けられている。層間絶縁膜７１には、第２の電極６６，６８，７０に達するコンタクトホール７５ａ, ７５ｂ, ７５ｃが設けられ、層間絶縁膜７１の上には、各コンタクトホール７５ａ, ７５ｂ, ７５ｃを埋め、厚さ３μｍのアルミニウムからなるソース電極パッド７２、ゲート電極パッド７４およびドレイン電極パッド７３が設けられている。
【０１０６】
本実施形態では、第１の電極６５, ６７をニッケルによって形成することにより、ソース領域６３およびドレイン領域６４との１×１０-5Ω・ｃｍ2以下の低いコンタクト抵抗を実現することができる。それと同時に、第２の電極６６, ６８, ７０を第１の電極６５, ６７と層間絶縁膜７１との間に介在させることにより、密着性の悪い第１の電極６５, ６７のニッケルと層間絶縁膜７１のシリコン酸化膜とを接触させずにすむ。そして、第２の電極６６, ６８を構成するアルミニウム、チタンまたはクロムはシリコン酸化膜との密着性が高いため、層間絶縁膜７１を剥離しにくくすることができ、割れも生じにくくすることができる。また、この構造では、第２の電極６６, ６８, ７０と層間絶縁膜７１との間に隙間は生じないため、その隙間に水分が吸収されたり機械的強度が低下するといった不具合も生じない。
【０１０７】
なお、ゲート電極６９はドリフト層６２とオーミック接触させる必要はないため、ゲート電極６９を層間絶縁膜７１との密着性の悪いニッケル等の金属で形成しなくてもよい。しかし、他の材質で形成した場合にも、ゲート電極６９が層間絶縁膜７１と密着性が悪い材料からなる場合には、その上を第２の電極７０によって覆うことにより、層間絶縁膜７１の剥がれを防止することができる。
【０１０８】
（第６の実施形態）
本実施形態では、静電誘導型トランジスタについて説明する。図７は、本発明の第６の実施形態に係る静電誘導型トランジスタの構造を示す断面図である。
【０１０９】
図７に示すように、本実施形態の静電誘導型トランジスタでは、（０００１）面から８度オフされた主面を有し、低抵抗のｎ型４Ｈ−ＳｉＣからなる基板８１の上に、ｎ型ＳｉＣからなるドリフト層８２が積層されている。例えば、６００Ｖ耐圧の静電誘導型トランジスタの場合には、ドリフト層８２のキャリア濃度を１×１０15ｃｍ-3〜１×１０16ｃｍ-3とする。ドリフト層８２には、ＲＩＥなどによって両側方をエッチングすることにより、メサ８７が設けられている。メサ８７におけるドリフト層８２の厚さは６μｍ〜２０μｍであり、側方の領域において彫り込まれた深さは数μｍである。
【０１１０】
メサ８７におけるドリフト層８２の表層には、ｎ型不純物濃度が１×１０18ｃｍ-3であり、深さ０．３μｍのソース領域８３が設けられている。ソース領域８３の表面上には、厚さ１００ｎｍのニッケルからなる第１のソース電極８４が設けられている。第１のソース電極８４を形成した後に、１０００℃程度の温度でＲＴＡを施すことによって、ソース領域８３と第１のソース電極８４とをオーミック接触させることができる。第１のソース電極８４の上面上および側面上には、厚さ１５０ｎｍの第２のソース電極８５が設けられている。ここで、第２のソース電極８５は、第１のソース電極８４の上面を完全に覆っていなくてもよい。つまり、第１のソース電極８４と層間絶縁膜８８とが直接接触しないように、これらの間に介在していればよい。
【０１１１】
ここで、第２のソース電極８５の材質としては、層間絶縁膜８８との密着性の良い金属が選択される。上述したように層間絶縁膜８８が酸化シリコンである場合には、第２のソース電極８５として、アルミニウムやチタン、クロムを用いることが好ましい。これら以外の材質であっても、第１のソース電極８４よりも層間絶縁膜８８との密着性が優れた材質であれば、本発明の効果を得ることができる。
【０１１２】
ドリフト層８２のうちメサ８７の側壁となる部分の上からメサ８７の側方に位置する平坦な領域の上に亘って、厚さ２００ｎｍのチタンからなるゲート電極８６が設けられている。ゲート電極８６は、ドリフト層８２とショットキー接触している。ゲート電極８６としてチタンを用いた場合には、ドリフト層８２とショットキー接触しやすく、かつ、酸化シリコンからなる層間絶縁膜８８との密着性も向上させることができる。しかし、本実施形態では、ゲート電極８６として、チタンのかわりにニッケルを用いてもよい。
【０１１３】
ドリフト層８２の上には、第２のソース電極８５およびゲート電極８６を覆う、厚さ１．５μｍの酸化シリコンからなる層間絶縁膜８８が設けられている。層間絶縁膜８８には、第２のソース電極８５およびゲート電極８６に到達するコンタクトホール７８ａ, ７８ｂが設けられ、層間絶縁膜８８の上には、各コンタクトホール７８ａ, ７８ｂを埋め、厚さ３μｍのアルミニウムからなるソース電極パッド８９、ゲート電極パッド７９が設けられている。
【０１１４】
基板８１の裏面上には、厚さ２００ｎｍのニッケルからなるドレイン電極８０が設けられている。ここで、ドレイン電極８０を形成した後に、１０００℃程度の温度でＲＴＡを施すことにより、基板８１とドレイン電極８０とをオーミック接触させることができる。
【０１１５】
本実施形態では、第１のソース電極８４をニッケルによって形成することにより、ソース領域８３との１×１０-5Ω・ｃｍ2以下の低いコンタクト抵抗を実現することができる。それと同時に、第２のソース電極８５を第１のソース電極８４と層間絶縁膜８８との間に介在させることにより、密着性の悪い第１のソース電極８４のニッケルと層間絶縁膜８８のシリコン酸化膜とを接触させずにすむ。そして、第２のソース電極８５を構成するアルミニウム、チタンまたはクロムはシリコン酸化膜との密着性が高いため、層間絶縁膜８８を剥離しにくくすることができ、割れも生じにくくすることができる。また、この構造では、第２のソース電極８５と層間絶縁膜８８との間に隙間は生じないため、その隙間に水分が吸収されたり機械的強度が低下するといった不具合も生じない。
【０１１６】
（第７の実施形態）
本実施形態では、ＪＦＥＴについて説明する。図８は、本発明の第７の実施形態に係るＪＦＥＴの構造を示す断面図である。
【０１１７】
図８に示すように、本実施形態のＪＦＥＴでは、（０００１）面から８度オフされた主面を有し、低抵抗のｎ型４Ｈ−ＳｉＣからなる基板９１の上に、キャリア濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3で、６μｍ〜２０μｍの厚みを有するドリフト層９２が設けられている。
【０１１８】
ドリフト層９２の表層のうちの一部には、ｎ型の不純物濃度が１×１０18ｃｍ-3以上で、深さが０．１μｍのソース領域９３が形成されている。
【０１１９】
ドリフト層９２の表層のうちソース領域９３の両側方に位置する領域には、キャリア濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3であり、深さ０．３μｍであるｐ型のゲート領域９４が、ソース領域９３と互いに離間して設けられている。
【０１２０】
ソース領域９３の上には、厚さ１００ｎｍのニッケルからなる第１の電極９５が設けられている。ここで、第１の電極９５を形成した後に、１０００℃程度の温度で熱処理を行うことにより、ソース領域９３と第１の電極９５とをオーミック接触させることができる。第１の電極９５の上面および側面上には、厚さ１５０ｎｍのアルミニウムからなる第２の電極９６が設けられている。ここで、第２の電極９６は、第１の電極９５の上面を完全に覆っていなくてもよい。つまり、第１の電極９５と層間絶縁膜９８とが直接接触しないように、これらの間に介在していればよい。
【０１２１】
第２の電極９６の材質としては、層間絶縁膜９８との密着性の良い金属が選択される。上述したように層間絶縁膜９８が酸化シリコンである場合には、第２の電極９６として、アルミニウム、チタンまたはクロムを用いることが好ましい。これら以外の材質であっても、第１の電極９５よりも層間絶縁膜９８との密着性が優れた材質であれば、本発明の効果を得ることができる。
【０１２２】
ゲート領域９４の上には、厚さ１００ｎｍのアルミニウムからなるゲート電極９７が設けられている。ゲート電極９７の材質としてアルミニウムを用いた場合には、ｐ型のゲート領域９４とオーミック接触しやすくなる。また、ゲート電極９７を形成した後に１０００℃程度の温度でＲＴＡを施すことによって、ゲート電極９７とゲート領域９４とをオーミック接触させることができる。
【０１２３】
また、ドリフト層９２の上には、第２の電極９６およびゲート電極９７の上を覆い、厚さ１．５μｍの酸化シリコンからなる層間絶縁膜９８が設けられている。
【０１２４】
層間絶縁膜９８には、第２の電極９６およびゲート電極９７に達するコンタクトホール１００ａ, １００ｂが設けられ、層間絶縁膜９８の上には、各コンタクトホール１００ａ, １００ｂを埋める、厚さ３μｍのアルミニウムからなるソース電極パッド９９ａおよびゲート電極パッド９９ｂが設けられている。ゲート電極パッド９９ｂおよびソース電極パッド９９ａや層間絶縁膜９８の厚みは、ワイヤボンディングの時の衝撃によって素子にダメージを与えないような値に設定することが好ましい。
【０１２５】
基板９１の裏面上には、厚さ２００ｎｍのニッケルからなるドレイン電極９０が設けられている。ここで、ドレイン電極９０を形成した後に１０００℃程度の温度でＲＴＡを施すことによってドレイン電極９０と基板９１との間にオーミック接合を形成することができる。
【０１２６】
本実施形態では、第１の電極９５をニッケルによって形成することにより、ソース領域９３との１×１０-5Ω・ｃｍ2以下の低いコンタクト抵抗を実現することができる。それと同時に、第２の電極９６を第１の電極９５と層間絶縁膜９８との間に介在させることにより、密着性の悪い第１の電極９５のニッケルと層間絶縁膜９８のシリコン酸化膜とを接触させずにすむ。そして、第２の電極９６を構成するアルミニウム、チタンまたはクロムはシリコン酸化膜との密着性が高いため、層間絶縁膜９８を剥離しにくくすることができ、割れも生じにくくすることができる。また、この構造では、第２の電極９６と層間絶縁膜９８との間に隙間は生じないため、その隙間に水分が吸収されたり機械的強度が低下するといった不具合も生じない。
【産業上の利用可能性】
【０１２７】
本発明の炭化珪素半導体装置およびその製造方法は、炭化珪素層と電極との間のコンタクト抵抗を低く保つことができると同時に、電極と層間絶縁膜との間の密着性を向上させることができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１の実施形態に係る反転型の二重注入型ＭＯＳＦＥＴの構造を示す断面図である。
【図２】（ａ）〜（ｉ）は、本発明の第１の実施形態における半導体装置の製造工程を示す断面図である。
【図３】本発明の第２の実施形態に係る蓄積型の二重注入型ＭＯＳＦＥＴの構造を示す断面図である。
【図４】本発明の第３の実施形態に係るトレンチＭＯＳＦＥＴの構造を示す断面図である。
【図５】本発明の第４の実施形態に係る横型ＭＯＳＦＥＴの構造を示す断面図である。
【図６】本発明の第５の実施形態に係るＭＥＳＦＥＴの構造を示す断面図である。
【図７】本発明の第６の実施形態に係る静電誘導型トランジスタの構造を示す断面図である。
【図８】本発明の第７の実施形態に係るＪＦＥＴの構造を示す断面図である。
【図９】従来の炭化珪素半導体装置の例である二重注入型ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
【０１２９】
１      炭化珪素基板
２      高抵抗層
３      ウェル領域
４      コンタクト領域
５      ソース領域
６      ゲート絶縁膜
７      ドレイン電極
８      第１のソース電極
９      第２のソース電極
１０      ゲート電極
１１      層間絶縁膜
１２      コンタクトホール
１３      ソース電極上部配線
１４      ゲート電極上部配線
１５      蓄積チャネル層
１５      蓄積型チャネル層
１６      アルミニウム膜
１７      レジストパターン
２１      基板
２２      ドリフト層
２３      ベース層
２４      ソース領域
２５      コンタクト領域
２６      ゲート絶縁膜
２７      ゲート電極
２８      ドレイン電極
２９      第１の電極
３０      第２の電極
３１      層間絶縁膜
３２      上部配線
３３      コンタクトホール
３４      半導体層
３５      トレンチ
４１      基板
４２      ｐ型ベース層
４３      ドリフト層
４４      ソース領域
４５      ドレイン領域
４６      ゲート絶縁膜
４７      ゲート電極
４８      第１の電極
４９      第２の電極
５０      第１の電極
５１      第２の電極
５２      層間絶縁膜
５３      ソース電極パッド
５４      ドレイン電極パッド
５５      ゲート電極パッド
５６ａ, ５６ｂ, ５６ｃ    コンタクトホール
５７      ベース電極
６１      基板
６２      ドリフト層
６３      ソース領域
６４      ドレイン領域
６５, ６７      第１の電極
６６，６８，７０      第２の電極
６９      ゲート電極
７１      層間絶縁膜
７２      ソース電極パッド
７３      ドレイン電極パッド
７４      ゲート電極パッド
７５ａ    コンタクトホール
７８ａ    コンタクトホール
７９      ゲート電極パッド
８０      ドレイン電極
８１      基板
８２      ドリフト層
８３      ソース領域
８４      第１のソース電極
８５      第２のソース電極
８６      ゲート電極
８７      メサ
８８      層間絶縁膜
８９      ソース電極パッド
９０      ドレイン電極
９１      基板
９２      ドリフト層
９３      ソース領域
９４      ゲート領域
９５      第１の電極
９６      第２の電極
９７      ゲート電極
９８      層間絶縁膜
９９ａ    ソース電極パッド
９９ｂ    ゲート電極パッド
１００ａ    コンタクトホール
【図１】
2004304174.tif 000003
【図２】
2004304174.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2004304174.tif 000008
【図７】
2004304174.tif 000009
【図８】
2004304174.tif 000010
【図９】
2004304174.tif 000011