(57)【要約】【課題】クロストークによる遅延変動を考慮したうえで、最小限のレイアウト面積によりチップサイズの増大を抑え、かつ短期な設計期間で、タイミング制約を十分に満足させることができるＬＳＩ設計手法を提供する。【解決手段】レイアウト面積へのダメージを最低限に抑え、かつ短期間でタイミング制約を満たし、またクロストーク防止用の制約においてレイアウトを行い、正確な解析の後に、余裕のある個所の制約を緩和し、またクリティカルになる個所を推定し、最小限でのクロストーク防止を実現し、信号の到達時間の変更を最小にして修正する。【選択図】    図１
2004348298.tif 000002
【特許請求の範囲】
【請求項１】
回路に与えられた制約に対して、クロストークを防止するために追加および変更される制約を作成するクロストーク用制約作成処理と、前記回路を構成する論理セルレベルのネットリストを構築する論理合成処理と、前記クロストーク用制約作成処理で作成した回路制約に追加および変更する制約の元に、前記論理合成処理で構築したネットリストを参照して、前記回路の配置および配線についてのレイアウトを行うレイアウト処理と、前記レイアウト処理によるレイアウト後の配線容量、配線抵抗の抽出、遅延計算およびタイミング解析を行う解析処理と、前記解析処理の結果、タイミング違反が発生した場合に、前記回路の修正を行う回路修正処理と、前記解析処理の結果、タイミング違反が発生しない場合に、前記回路の面積削減を行うことが可能かを判断する削減可能判断処理と、前記削減可能判断処理で面積削減が可能と判断された場合に、前記回路面積の削減を行う削減処理と、前記レイアウトに対して、前記回路修正処理での回路修正および前記削減処理での回路の面積削減によって発生する回路修正による変更内容を反映させるレイアウト修正処理とを実行するＬＳＩ設計手法であって、前記クロストーク用制約作成処理では、前記追加および変更される制約として、クロストークの影響を受けやすい個所に対しては、駆動能力の低い論理セルの使用を禁止し、クロストークの影響を受けない個所に対しては、駆動能力の低いセルに変換することを特徴とするＬＳＩ設計手法。
【請求項２】
回路に与えられた制約に対して、クロストークを防止するために追加および変更される制約を作成するクロストーク用制約作成処理と、前記回路を構成する論理セルレベルのネットリストを構築する論理合成処理と、前記クロストーク用制約作成処理で作成した回路制約に追加および変更する制約の元に、前記論理合成処理で構築したネットリストを参照して、前記回路の配置および配線についてのレイアウトを行うレイアウト処理と、前記レイアウト処理によるレイアウト後の配線容量、配線抵抗の抽出、遅延計算およびタイミング解析を行う解析処理と、前記解析処理の結果、タイミング違反が発生した場合に、前記回路の修正を行う回路修正処理と、前記解析処理の結果、タイミング違反が発生しない場合に、前記回路の面積削減を行うことが可能かを判断する削減可能判断処理と、前記削減可能判断処理で面積削減が可能と判断された場合に、前記回路面積の削減を行う削減処理と、前記レイアウトに対して、前記回路修正処理での回路修正および前記削減処理での回路の面積削減によって発生する回路修正による変更内容を反映させるレイアウト修正処理とを実行するＬＳＩ設計手法であって、前記クロストーク用制約作成処理では、前記追加および変更される制約として、予め前記配線上の信号の遷移時間を本来の制約より厳しく設定しておき、クロストークの影響を受けない個所に対しては、前記遷移時間の制約を緩めることを特徴とするＬＳＩ設計手法。
【請求項３】
回路を構成する論理セルを、その回路に与えられた制約の元に配置をレイアウトする配置処理と、前記配置処理で配置された論理セル上で信号変化が発生するタイミングの最も早い時間と最も遅い時間とのウィンドウ枠を計算するタイミングウィンドウ計算処理と、前記配置処理による前記論理セルの配置状態を元に、クロストークの発生する可能性のある個所を特定する危険個所特定処理と、前記危険個所特定処理で特定したクロストーク発生の可能性がある個所の配置状態を元に、前記タイミングウィンドウ計算処理で計算した前記ウィンドウ枠の変更量を計算するタイミングウィンドウ変更量計算処理と、前記タイミングウィンドウ変更量計算処理で計算した前記ウィンドウ枠の変更量を用いて、前記回路の修正を行う回路修正処理と、前記レイアウトに対して、前記回路修正処理での回路修正による変更内容を反映させるレイアウト修正処理と、前記レイアウト修正処理により新しく発生したレイアウト情報を元に、前記回路の配線を行う配線処理とを実行するＬＳＩ設計手法であって、前記タイミングウィンドウ変更量計算処理で、前記ウィンドウ枠の変更量を、前記ウィンドウ枠をどの程度移動させることが最もクロストークの影響を受けないかを考慮して計算し、前記ウィンドウ枠の変更量を実現するために、前記回路修正処理で前記回路の修正を行うとともに、前記レイアウト修正処理で前記レイアウトの修正を行うことを特徴とするＬＳＩ設計手法。
【請求項４】
回路を構成する論理セルに対して、その回路に与えられた制約の元に、配置および配線についてのレイアウトを行うレイアウト処理と、前記レイアウト処理によるレイアウト後の配線容量、配線抵抗の抽出、遅延計算およびタイミング解析を行う解析処理と、前記解析処理の結果、前記レイアウトによるクロストークの影響でタイミング違反が発生した場合に、前記タイミング違反によりレイアウトを修正すべき個所を特定する修正個所特定処理と、前記修正個所特定処理による特定を元に、前記回路の修正を行う回路修正処理と、前記レイアウトに対して、前記回路修正処理での回路修正による変更内容を反映させるレイアウト修正処理とを実行するＬＳＩ設計手法であって、前記修正個所特定処理では、前記修正すべき個所として、前記配線上のパスのエンドポイントからその逆方向に沿って修正が可能な個所を特定することを特徴とするＬＳＩ設計手法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＬＳＩ）のレイアウト設計を行うためのＬＳＩ設計手法に関するものである。
【０００２】
【従来の技術】
近年、プロセスの微細化に伴い、配線間隔が狭くなり、配線間の容量の影響が増大しており、半導体集積回路（ＬＳＩ）の設計においては、隣接配線の信号変化によって回路の遅延を発生させるクロストークを考慮することが重要になっている。
【０００３】
このようなクロストークは、配線間容量、信号変化のタイミング、信号の遷移時間に応じて発生する。また、発生度合いは、セルの駆動能力に大きく依存する。このように影響を与える側をＡｇｇｒｅｓｓｏｒ、受ける側をＶｉｃｔｉｍと呼ぶ。
【０００４】
通常、正確なクロストークの発生および影響度合いは、信号線の詳細な配線レイアウトが決定するまで不明である。よって、配線のレイアウト後に違反発生個所の修正を行うことになる。しかし、パスとして制約を満たせばよいという従来の回路最適化、およびレイアウト修正等の修正では、これらの処理が何度も繰り返されるため設計期間の増大を招いている。
【０００５】
よって、クロストークの影響を受けにくい、もしくは、クロストークによる遅延の変動が小さくなるように、クロストークに対する防止策を施すことが一般的であり（例えば、特許文献１を参照）、如何に最小限の防止策でかつ短期間に収束させるかが重要となる。
【０００６】
【特許文献１】
特開平１０−５６１３５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら上記のように、遅延変動の原因となるクロストークに対して一般的に行われる従来の防止策では、セルサイズ、セル数の増加およびレイアウト面積の増加等によって、チップサイズの増大を招くという問題点を有していた。
【０００８】
一方、上記のように、クロストークに対して防止策を施すことなく、動作タイミングにおける制約を満たすためには、物理的にセルや配線等のレイアウト設計が非常に難しくなり、動作条件を満足するように設計するための設計期間が増大するという問題点をも有していた。
【０００９】
本発明は、上記従来の問題点を解決するもので、クロストークによる遅延変動を考慮したうえで、最小限のレイアウト面積によりチップサイズの増大を抑え、かつ短期な設計期間で、タイミング制約を十分に満足させることができるＬＳＩ設計手法を提供する。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に記載のＬＳＩ設計手法は、回路に与えられた制約に対して、クロストークを防止するために追加および変更される制約を作成するクロストーク用制約作成処理と、前記回路を構成する論理セルレベルのネットリストを構築する論理合成処理と、前記クロストーク用制約作成処理で作成した回路制約に追加および変更する制約の元に、前記論理合成処理で構築したネットリストを参照して、前記回路の配置および配線についてのレイアウトを行うレイアウト処理と、前記レイアウト処理によるレイアウト後の配線容量、配線抵抗の抽出、遅延計算およびタイミング解析を行う解析処理と、前記解析処理の結果、タイミング違反が発生した場合に、前記回路の修正を行う回路修正処理と、前記解析処理の結果、タイミング違反が発生しない場合に、前記回路の面積削減を行うことが可能かを判断する削減可能判断処理と、前記削減可能判断処理で面積削減が可能と判断された場合に、前記回路面積の削減を行う削減処理と、前記レイアウトに対して、前記回路修正処理での回路修正および前記削減処理での回路の面積削減によって発生する回路修正による変更内容を反映させるレイアウト修正処理とを実行するＬＳＩ設計手法であって、前記クロストーク用制約作成処理では、前記追加および変更される制約として、クロストークの影響を受けやすい個所に対しては、駆動能力の低い論理セルの使用を禁止し、クロストークの影響を受けない個所に対しては、駆動能力の低いセルに変換する方法としたことを特徴とする。
【００１１】
また、本発明の請求項２に記載のＬＳＩ設計手法は、回路に与えられた制約に対して、クロストークを防止するために追加および変更される制約を作成するクロストーク用制約作成処理と、前記回路を構成する論理セルレベルのネットリストを構築する論理合成処理と、前記クロストーク用制約作成処理で作成した回路制約に追加および変更する制約の元に、前記論理合成処理で構築したネットリストを参照して、前記回路の配置および配線についてのレイアウトを行うレイアウト処理と、前記レイアウト処理によるレイアウト後の配線容量、配線抵抗の抽出、遅延計算およびタイミング解析を行う解析処理と、前記解析処理の結果、タイミング違反が発生した場合に、前記回路の修正を行う回路修正処理と、前記解析処理の結果、タイミング違反が発生しない場合に、前記回路の面積削減を行うことが可能かを判断する削減可能判断処理と、前記削減可能判断処理で面積削減が可能と判断された場合に、前記回路面積の削減を行う削減処理と、前記レイアウトに対して、前記回路修正処理での回路修正および前記削減処理での回路の面積削減によって発生する回路修正による変更内容を反映させるレイアウト修正処理とを実行するＬＳＩ設計手法であって、前記クロストーク用制約作成処理では、前記追加および変更される制約として、予め前記配線上の信号の遷移時間を本来の制約より厳しく設定しておき、クロストークの影響を受けない個所に対しては、前記遷移時間の制約を緩める方法としたことを特徴とする。
【００１２】
以上により、クロストーク防止用の制約の元でレイアウトを行い、正確な解析の後に、余裕のある個所の制約を緩和することによって、クロストークの発生が少ないレイアウトを行うことができ、これにより、ＴＡＴの短縮化を図り、かつ、クロストークについて余裕のある個所に対しては、レイアウト解析の後に修正することでチップサイズへのダメージを削減することができる。
【００１３】
また、本発明の請求項３に記載のＬＳＩ設計手法は、回路を構成する論理セルを、その回路に与えられた制約の元に配置をレイアウトする配置処理と、前記配置処理で配置された論理セル上で信号変化が発生するタイミングの最も早い時間と最も遅い時間とのウィンドウ枠を計算するタイミングウィンドウ計算処理と、前記配置処理による前記論理セルの配置状態を元に、クロストークの発生する可能性のある個所を特定する危険個所特定処理と、前記危険個所特定処理で特定したクロストーク発生の可能性がある個所の配置状態を元に、前記タイミングウィンドウ計算処理で計算した前記ウィンドウ枠の変更量を計算するタイミングウィンドウ変更量計算処理と、前記タイミングウィンドウ変更量計算処理で計算した前記ウィンドウ枠の変更量を用いて、前記回路の修正を行う回路修正処理と、前記レイアウトに対して、前記回路修正処理での回路修正による変更内容を反映させるレイアウト修正処理と、前記レイアウト修正処理により新しく発生したレイアウト情報を元に、前記回路の配線を行う配線処理とを実行するＬＳＩ設計手法であって、前記タイミングウィンドウ変更量計算処理で、前記ウィンドウ枠の変更量を、前記ウィンドウ枠をどの程度移動させることが最もクロストークの影響を受けないかを考慮して計算し、前記ウィンドウ枠の変更量を実現するために、前記回路修正処理で前記回路の修正を行うとともに、前記レイアウト修正処理で前記レイアウトの修正を行う方法としたことを特徴とする。
【００１４】
以上により、クロストークがクリティカルになる個所を推定して、その推定個所に確実に防止策を施し、クロストークに対する防止策を最小限に抑えることによって、クロストークに対して、過剰さをなくした防止策を施すことができ、これにより、ＴＡＴを短縮して収束させることができる。
【００１５】
また、本発明の請求項４に記載のＬＳＩ設計手法は、回路を構成する論理セルに対して、その回路に与えられた制約の元に、配置および配線についてのレイアウトを行うレイアウト処理と、前記レイアウト処理によるレイアウト後の配線容量、配線抵抗の抽出、遅延計算およびタイミング解析を行う解析処理と、前記解析処理の結果、前記レイアウトによるクロストークの影響でタイミング違反が発生した場合に、前記タイミング違反によりレイアウトを修正すべき個所を特定する修正個所特定処理と、前記修正個所特定処理による特定を元に、前記回路の修正を行う回路修正処理と、前記レイアウトに対して、前記回路修正処理での回路修正による変更内容を反映させるレイアウト修正処理とを実行するＬＳＩ設計手法であって、前記修正個所特定処理では、前記修正すべき個所として、前記配線上のパスのエンドポイントからその逆方向に沿って修正が可能な個所を特定する方法としたことを特徴とする。
【００１６】
以上により、信号の到達時間の変更が最小となるような回路修正およびレイアウト修正を実現することによって、レイアウトの制約に対する違反発生個所のみを修正することができ、ＴＡＴを短縮して収束させ、かつチップサイズへのダメージを削減することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を示すＬＳＩ設計手法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１のＬＳＩ設計手法を説明する。
【００１８】
図１は本実施の形態１のＬＳＩ設計手法における処理の流れを示すフローチャートである。本実施の形態のＬＳＩ設計手法では、回路に対して所望の動作に応じて制約を与える回路制約処理１００と、回路制約処理１００で回路に与えられた制約に対して、クロストークを防止するために追加および変更される制約を作成するクロストーク用制約作成処理１０１と、回路を構成する論理セルレベルのネットリストを構築する論理合成処理１０９と、クロストーク用制約作成処理１０１で作成した回路制約に追加および変更する制約の元に、論理合成処理１０９で構築したネットリストを参照して、回路の配置および配線についてのレイアウトを行うレイアウト処理１０２と、レイアウト処理１０２によるレイアウト後の配線容量、配線抵抗の抽出、遅延計算およびタイミング解析を行う解析処理１０３と、解析処理１０３の結果、タイミング違反が発生した場合に、回路の修正を行う回路修正処理１０４と、レイアウトに対して、回路修正処理１０４での回路修正による変更内容を反映させるレイアウト修正処理１０５と、解析処理１０３の結果、タイミング違反が発生しない場合に、回路の面積削減を行うことが可能かを判断する削減可能判断処理１０６と、削減可能判断処理１０６で面積削減が可能と判断された場合に、回路面積の削減を行う削減処理１０７と、レイアウトに対して、削減処理１０７での回路の面積削減によって発生する回路修正による変更内容を反映させるレイアウト修正処理１０８とを実行する。
【００１９】
まず、クロストーク用制約作成処理１０１について詳しく説明する。
一般に、論理セルは、同一論理を構成するが、その駆動能力が異なるセルのラインナップを有する。論理セルが駆動する負荷容量が小さい時には、駆動能力が小さくサイズも小さい論理セルを使用し、駆動する負荷容量が大きい時には、サイズは大きいが、駆動能力も大きいセルを使用することにより、遅延値と面積の最適化を実現する。
【００２０】
一方、クロストークを考えた場合、Ｖｉｃｔｉｍとなるセルの駆動能力が小さい場合、クロストークの影響を受ける場合の遅延変動量が大きくなり、駆動能力が大きいとクロストークの影響を受けても、遅延変動量は小さくてすむ。ここでのクロストーク用制約作成処理１０１では、使用個所に応じて駆動能力の小さな論理セルの使用を禁止する制約を追加する。
【００２１】
このようにして作成された制約を基に、論理合成処理１０９、レイアウト処理１０２、回路修正処理１０４、レイアウト修正処理１０５を行う。
以上のようにしてレイアウトされた回路は、クロストークによる遅延変動が発生しても、それによる遅延変動量は小さく、短期間でタイミングを収束することが可能となる。
【００２２】
次に、削減可能判断処理１０６について説明する。ここでは、既に、クロストーク用制約作成処理１０１によって作成された制約を基に、タイミング制約は満足されたものとする。
【００２３】
まず、タイミング制約が満たされているパスからそのパスの余裕度を計算し、パス中のセルの駆動能力を下げることができるかを判断する。このフェーズでは、クロストーク用制約作成処理１０１で作成された制約を解除し、駆動能力の小さいセルを使用することも可能とする。
【００２４】
この時、変更しようとするセルがクロストークの影響を受けていないかも判断し、影響を受けない場合は、その変更を許可し、クロストークの影響を受けている場合、セルの駆動能力を下げることによって、増加するクロストークによる遅延変動値がパスの余裕度内に収まるかも判断し、セルの変更の判断を行う。
【００２５】
削減可能判断処理１０６で変更可能と判断された場合、回路面積の削減を行う削減処理１０７において、回路のセルの駆動能力を下げ、レイアウト修正処理１０８にて、その変更をレイアウトに反映させる。
【００２６】
これら、削減可能判断処理１０６、削減処理１０７、レイアウト修正処理１０８、解析処理１０３を繰り返し行うことにより、クロストークによる遅延変動を考慮したうえで、短期間でタイミングを収束させ、かつ面積の縮小化を可能とする。
（実施の形態２）
本発明の実施の形態２のＬＳＩ設計手法を説明する。
【００２７】
図２は本実施の形態２のＬＳＩ設計手法における処理の流れを示すフローチャートである。本実施の形態のＬＳＩ設計手法では、回路に対して所望の電気的特性に応じて制約を与える回路制約処理１００と、回路制約処理１００で回路に与えられた制約に対して、クロストークを防止するために追加および変更される制約を作成するクロストーク用制約作成処理２０１と、回路を構成する論理セルレベルのネットリストを構築する論理合成処理１０９と、クロストーク用制約作成処理２０１で作成した回路制約に追加および変更する制約の元に、論理合成処理１０９で構築したネットリストを参照して、回路の配置および配線についてのレイアウトを行うレイアウト処理１０２と、レイアウト処理１０２によるレイアウト後の配線容量、配線抵抗の抽出、遅延計算およびタイミング解析を行う解析処理１０３と、解析処理１０３の結果、タイミング違反が発生した場合に、回路の修正を行う回路修正処理１０４と、レイアウトに対して、回路修正処理１０４での回路修正による変更内容を反映させるレイアウト修正処理１０５と、解析処理１０３の結果、タイミング違反が発生しない場合に、回路の面積削減を行うことが可能かを判断する削減可能判断処理２０６と、削減可能判断処理２０６で面積削減が可能と判断された場合に、回路面積の削減を行う削減処理２０７と、レイアウトに対して、削減処理２０７での回路の面積削減によって発生する回路修正による変更内容を反映させるレイアウト修正処理２０８とを実行する。
【００２８】
また、クロストーク用制約作成処理２０１においては、信号の電圧の遷移時間に対する制約（以下、Ｔｒａｎｓｉｔｉｏｎ制約）を与える。一般に、Ｔｒａｎｓｉｔｉｏｎ制約は、信号のフルスイング、ライブラリ精度の補償のため制限を受ける。クロストークはＡｇｇｒｅｓｓｏｒとＶｉｃｔｉｍのＴｒａｎｓｉｔｉｏｎの比が大きいと、クロストークの影響によって受ける遅延変動量が大きくなる。よって、クロストークの防止のため、本処理２０１において、Ｔｒａｎｓｉｔｉｏｎ制約を厳しく設定する。
【００２９】
次に、削減可能判断処理２０６について説明する。ここでは、クロストーク用制約作成処理２０１によって作成された制約を基に、既にタイミング制約は満足されたものとする。
【００３０】
まず、タイミング制約が満たされているパスからそのパスの余裕度を計算し、パス中のセルの駆動能力を下げることができるかを判断する。これは、一般に、セルの駆動能力を下げるとセルの遅延時間、Ｔｒａｎｓｉｔｉｏｎ遅延は大きくなり、セルの駆動能力を上げるとセルの遅延時間、Ｔｒａｎｓｉｔｉｏｎ遅延は小さくなるためである。このフェーズでは、クロストーク用制約作成処理２０１で作成された制約を解除し、駆動能力の小さいセルを使用することも可能とする。
【００３１】
この時、クロストークの影響を受けないかも判断し、影響を受けない場合は、その変更を許可し、クロストークの影響を受けている場合、セルの駆動能力を下げることによって、増加するクロストークによる遅延変動値がパスの余裕度内に収まるかも判断し、セルの変更の判断を行う。
【００３２】
削減可能判断処理２０６で変更可能と判断された場合、回路面積の削減を行う削減処理２０７において、回路のセルの駆動能力を下げ、レイアウト修正処理２０８にて、その変更をレイアウトに反映させる。
【００３３】
これら、削減可能判断処理２０６、削減処理２０７、レイアウト修正処理２０８、解析処理１０３を繰り返し行うことにより、クロストークによる遅延変動を考慮したうえで、短期間でタイミングを収束させ、かつ面積の縮小化を可能とする。
（実施の形態３）
本発明の実施の形態３のＬＳＩ設計手法を説明する。
【００３４】
図３は本実施の形態３のＬＳＩ設計手法における処理の流れを示すフローチャートである。本実施の形態のＬＳＩ設計手法では、回路に対して所望の電気的特性に応じて制約を与える回路制約処理１００と、回路を構成する論理セルを、その回路に回路制約処理１００で与えられた制約の元に配置をレイアウトする配置処理３０１と、配置処理３０１で配置された論理セル上で信号変化が発生するタイミングの最も早い時間と最も遅い時間とのウィンドウ枠（以降、タイミングウィンドウと記す）を計算するタイミングウィンドウ計算処理３０２と、配置処理３０１による論理セルの配置状態を元に、クロストークの発生する可能性のある個所を特定する危険個所特定処理３０３と、危険個所特定処理３０３で特定したクロストーク発生の可能性がある個所の配置状態を元に、タイミングウィンドウ計算処理３０２で計算したタイミングウィンドウに対する変更量を計算するタイミングウィンドウ変更量計算処理３０４と、タイミングウィンドウ変更量計算処理３０４で計算したタイミングウィンドウの変更量を用いて、回路の修正を行う回路修正処理３０５と、レイアウトに対して、回路修正処理３０５での回路修正による変更内容を反映させるレイアウト修正処理３０６と、レイアウト修正処理３０６により新しく発生したレイアウト情報を元に、回路の配線を行う配線処理３０７とを実行する。
【００３５】
タイミングウィンドウ計算処理３０２では、信号の経路の違いによって生じるセルへの信号到達時間の差や、ＬＳＩ内部の電圧や温度等の動作条件によって生じる信号到達時間の差などによって発生するタイミング遅延から、最も早く到達する時間と最も遅く到達する時間とのタイミングウィンドウを計算する。
【００３６】
クロストークは、隣接している配線の信号の変化点が一致する際に発生するために、タイミングウィンドウの重なりもクロストーク発生の要因となる。本処理３０２では、配置処理３０１の結果から、配線経路も推定する。
【００３７】
危険個所特定処理３０３では、上記で推定された配線経路から、推定された配線長、配線混雑、Ｔｒａｎｓｉｔｉｏｎの比率、タイミングウィンドウの重なり状況が一定の制約を超える場合、クロストークによる影響を受けやすいと判断し、その配線を駆動するセルを危険個所と判断する。
【００３８】
タイミングウィンドウ変更量計算処理３０４では、どの程度タイミングウィンドウを移動させることが最もクロストークの影響を受けないかを考慮した上で、タイミングウィンドウの変更量を計算するとともに、この変更量を用いてタイミングウィンドウを移動したことでパスとしてのタイミング違反が発生しないかも考慮する。
【００３９】
回路修正処理３０５では、タイミングウィンドウ変更量計算処理３０４によって決定された変更量を実現するため、バッファなどの論理セルの追加や、駆動セルの駆動能力の変更によって回路修正を実施する。
【００４０】
レイアウト修正処理３０６では、回路修正処理３０５によって生じた回路修正をレイアウトへ反映させるためレイアウトの修正を行う。
図４の回路を用いて、図３のフローチャートに沿ってＬＳＩ設計手法におけるレイアウト手順を説明する。
【００４１】
図４の論理セル３００１、３００３、３００４、３００５、３０１１、３０１２、３０１３、３０１５は、配置処理３０１によって配置されたセルである。また、図４のネットであり、配線経路を示す３０２１、３０２３、３０２４、３０２５、３０２６、３０２７は、タイミングウィンドウ計算処理３０２において推定された配線経路であり、ネット３０２３のタイミングウィンドウが図５の３２２３、ネット３０２６のタイミングウィンドウが図５の３２２６と計算されたものとする。
【００４２】
ここで、セル３０１２は、危険個所特定処理３０３において、ネット３０２３とネット３０２６の平行配線長とタイミングウィンドウ３２２３とタイミングウィンドウ３２２６の重なりから、クロストークによる影響を受けやすいと判断されたものとする。
【００４３】
次に、タイミングウィンドウ変更量計算処理３０４において、論理セル３０１２の遅延をＴ時間遅らせることによって、クロストークの影響を受けないと計算し、回路修正処理３０５へ、Ｔ時間（図５）だけの遅延を挿入することを指示する。指示を受けた回路修正処理３０５では、Ｔ時間だけの遅延を挿入するため、論理セル３００２をネット３０２５に追加し、この追加変更をレイアウト修正処理３０６において、レイアウトの修正に反映させる。
（実施の形態４）
本発明の実施の形態４のＬＳＩ設計手法を説明する。
【００４４】
図６は本実施の形態４のＬＳＩ設計手法における処理の流れを示すフローチャートである。本実施の形態のＬＳＩ設計手法では、回路に対して所望の電気的特性に応じて制約を与える回路制約処理１００と、回路を構成する論理セルに対して、その回路に回路制約処理１００で与えられた制約の元に、配置および配線についてのレイアウトを行うレイアウト処理４０１と、レイアウト処理４０１によるレイアウト後の配線容量、配線抵抗の抽出、遅延計算およびタイミング解析を行う解析処理１０３と、解析処理１０３の結果、レイアウトによるクロストークの影響でタイミング違反が発生した場合に、タイミング違反によりレイアウトを修正すべき個所を特定する修正個所特定処理４０２と、修正個所特定処理４０２による特定を元に、回路の修正を行う回路修正処理４０３と、レイアウトに対して、回路修正処理４０３での回路修正による変更内容を反映させるレイアウト修正処理４０４とを実行する。
【００４５】
修正個所特定処理４０２においては、修正する個所を、パスのエンドポイントから信号の伝達方向に逆にたどり修正が可能な個所をさがし実行していく。
図７の回路を用いて、図６のフローチャートに沿ってＬＳＩ設計手法におけるレイアウト手順を説明する。
【００４６】
図７の論理セル４００１、４００２、４００３、４００４、４００５、およびネット４０１１、４０１２、４０１３、４０１４は、レイアウト処理４０１によって配置されたセルである。また、レジスタである論理セル４００１、４００５間にパス４００６が存在している。このパス４００６は、クロストークを考慮した結果、タイミング違反が発生しているパスとする。ここで信号の伝達方向は、論理セル４００１から論理セル４００５へ向かうものとする。
【００４７】
修正個所特定処理４０２において、まず、パスのエンドポイントである論理セル４００５から信号の伝達方向の逆にたどり、ネット４０１４へのバッファ挿入によるタイミング違反の改善が評価される。
【００４８】
次に、セル４００４の駆動能力の変更が評価される。この処理はタイミング制約が満たされるまで繰り返し行われる。ここでは、ネット４０１４へのバッファ挿入、セル４００４の駆動能力アップを行うことで、タイミング制約が満たされるものとしている。
【００４９】
次に、回路修正処理４０３において、回路にバッファ挿入し、セルの有働能力を変更し、レイアウト修正処理４０４において、レイアウトの修正を行う。
ここで、クロストークはタイミングウィンドウによって発生するため、回路が上記のように変更になった場合、それ以降の論理セルでクロストークが発生する恐れがあり、新たなクロストークによる遅延増加を引き起こす。
【００５０】
そこで、本実施の形態の手法により、パスのエンドポイントから修正を行うことで、新たにクロストークを引き起こすことを抑え、タイミング制約を満足することが可能となる。
【００５１】
【発明の効果】
以上のように本発明によれば、レイアウト時は、低駆動能力セルの使用を禁止した状態でレイアウトを行い、そのレイアウト後の解析によって、違反が発生しない個所に対しては、低駆動能力セルへの置き換えを行うことにより、クロストーク防止用の制約の元でレイアウトを行い、正確な解析の後に、余裕のある個所の制約を緩和することができる。
【００５２】
また、レイアウト時は、信号遷移時間の制約を厳しくした状態でレイアウトを行い、そのレイアウト後の解析によって、違反が発生しない個所に対しては、信号遷移時間の制約を緩和することにより、クロストーク防止用の制約の元でレイアウトを行い、正確な解析の後に、余裕のある個所の制約を緩和することができる。
【００５３】
それらのため、クロストークの発生が少ないレイアウトを行うことができ、これにより、ＴＡＴの短縮化を図り、かつ、クロストークについて余裕のある個所に対しては、レイアウト解析の後に修正することでチップサイズへのダメージを削減することができる。
【００５４】
また、レイアウト設計段階で、クロストークの発生する可能性がある個所を推定し、その個所に対して、信号が変化するタイミングを変更させ、また、複数のＡｇｒｅｓｓｏｒが存在する場合は、どのタイミングで信号が変化するのが最小の遅延変動になるか、かつ収束性が良いかを計算した上でタイミングを変更させることにより、クロストークがクリティカルになる個所を推定して、その推定個所に確実に防止策を施し、クロストークに対する防止策を最小限に抑えることができる。
【００５５】
そのため、クロストークに対して、過剰さをなくした防止策を施すことができ、これにより、ＴＡＴを短縮して収束させることができる。
また、レイアウトに対する解析後の回路修正において、パスのエンドポイントに近いセルから改善の対象にすることにより、信号の到達時間の変更が最小となるような回路修正およびレイアウト修正を実現することができる。
【００５６】
そのため、レイアウトの制約に対する違反発生個所のみを修正することができ、ＴＡＴを短縮して収束させ、かつチップサイズへのダメージを削減することができる。
【００５７】
以上により、クロストークによる遅延変動を考慮したうえで、最小限のレイアウト面積によりチップサイズの増大を抑え、かつ短期な設計期間で、タイミング制約を十分に満足させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のＬＳＩ設計手法を示すフロー図
【図２】本発明の実施の形態２のＬＳＩ設計手法を示すフロー図
【図３】本発明の実施の形態３のＬＳＩ設計手法を示すフロー図
【図４】同実施の形態３のＬＳＩ設計手法によるレイアウトの説明図
【図５】同実施の形態３のＬＳＩ設計手法によるレイアウトにおける波形図
【図６】本発明の実施の形態４のＬＳＩ設計手法を示すフロー図
【図７】同実施の形態４のＬＳＩ設計手法によるレイアウトの説明図
【符号の説明】
１００    回路制約処理
１０１    クロストーク用制約作成処理
１０２    レイアウト処理
１０３    解析処理
１０４    回路修正処理
１０５    レイアウト修正処理
１０６    削減可能判断処理
１０７    削減処理
１０８    レイアウト修正処理
１０９    論理合成処理
２０１    クロストーク用制約作成処理
２０６    削減可能判断処理
２０７    削減処理
２０８    レイアウト修正処理
３０１    配置処理
３０２    タイミングウィンドウ計算処理
３０３    危険個所特定処理
３０４    タイミングウィンドウ変更量計算処理
３０５    回路修正処理
３０６    レイアウト修正処理
３０７    配線処理
４０１    レイアウト処理
４０２    修正個所特定処理
４０３    回路修正処理
４０４    レイアウト修正処理
３００１、３００２、３００３、３００４、３００５    論理セル
３０１１、３０１２、３０１３、３０１５    論理セル
３０２１、３０２３、３０２４    配線経路
３０２５、３０２６、３０２７    配線経路
３２２３、３２２６    タイミングウィンドウ
４００１、４００２、４００３、４００４、４００５    論理セル
４０１１、４０１２、４０１３、４０１４    配線経路
４００６    パス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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