(57)【要約】【課題】回路規模を増大させるマッチドフィルタ及び蓄積ＲＡＭを使用せずに相関を求めること。【解決手段】１６段のデータパスに配置される積算回路１０１〜１０５、記憶回路１１１〜１１５、第１選択回路１３１〜１３５、加算回路１２１〜１２５及び第２選択回路１４１〜１４５は、それぞれのデータパス上において相関処理を行う演算回路を構成している。コード発生回路１７０が逆拡散コードとして発生するＰＳＣ及びＳＳＣの基本構成である１６ビットコードは、正極性のビットと負極性のビットとの繰り返し特性が一定であるので、１６個の演算回路それぞれにおいて１チップずらした受信データに対して相関処理を行うことができる。したがって、第１段階処理、第２段階処理及び第３段階処理において所望のタイミングで相関処理を行うことができる。【選択図】      図１
2004320253.tif 000002
【特許請求の範囲】
【請求項１】
受信データと逆拡散コードとの積を求める１６段の積算手段と、
前記積算手段の演算結果と保持しているデータとを加算し、その加算結果を新たに保持する１６段の第１記憶手段と、
拡散コードに従い、前記第１記憶手段からのデータと前記第１記憶手段からのデータを正負反転させたデータとのいずれか一方を選択して出力する１６段の第１選択手段と、
２５６サンプル分のデータを保持する第２記憶手段と、
前記第２記憶手段が保持しているデータとゼロとのいずれか一方を選択する１６段の第２選択手段と、
前記第１選択手段が選択出力するデータと前記第２選択手段が選択出力するデータとの和を求める１６段の加算手段と、
前記１６段の加算手段の加算結果のうちの一つを選択して前記第２記憶手段に送る第３選択手段と、
前記１６段の積算手段に与える逆拡散コードとして、一次同期コードの第１基本構成である１６ビットコードと二次同期コードの第１基本構成である１６ビットコードとスクランブリングコードとをそれぞれ発生し、前記１６段の第１選択手段に与える拡散コードとして、一次同期コードの第２基本構成である１６ビットコードと二次同期コードの第２基本構成である１６ビットコードと固定値とをそれぞれ発生するコード発生手段と、を具備することを特徴とする相関値演算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ：広帯域符号分割多元接続）通信システムにて採用されている三段階セルサーチで用いる相関値演算回路に関する。
【０００２】
【従来の技術】
送受信間で予め決められたフォーマットで通信を行うことは一般的であり、正しく受信するために受信信号のスロットタイミングを検出ことが必要となる。特にＷ−ＣＤＭＡでは、受信側において拡散符号及びそのタイミングを知らずに情報の復元を行うことはできないので、タイミングの検出および拡散符号を同定することはきわめて重要になる。
【０００３】
図２は、基地局から端末局への回線である下り回線におけるデータのフォーマットを示す。図２において、１つのフレームは、１５個のスロットで構成されている。１つのスロットは、１０個のシンボルで構成されている。１つのシンボルは、２５６個のチップで構成されている。この１つのチップがデータの最小単位である。
【０００４】
また、基地局から端末局への下り回線では、フレームと同じ周期を持つロングコードと、ロングコードよりも短い周期のショートコードとが用いられており、ロングコードとショートコードとの積によって拡散されている。そして、端末局にてスロットタイミングを検出することを容易にするために、スロットの先頭シンボルを既知のショートコードのみで拡散している。
【０００５】
図３は、既知のショートコードで各スロットの先頭のシンボルを拡散した状態を示す。物理チャネルとしては、一次同期チャネル（Ｐ−ＳＣＨ：Ｐｒｉｍａｒｙ  Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｃｈａｎｎｅｌ）と二次同期チャネル（Ｓ−ＳＣＨ：Ｓｅｃｏｎｄａｒｙ  Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｃｈａｎｎｅｌ）とがある。図３に示すように、Ｐ−ＳＣＨでは、各スロットの先頭シンボルはＣＰＳＣと表記される共通の一次同期コード（ＰＳＣ：Ｐｒｉｍａｒｙ  Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｃｏｄｅ）で拡散されている。Ｓ−ＳＣＨでは、各スロットの先頭シンボルはＣＳＳＣ，ｋ（ｋ＝０〜１５）と表記される１６種類ある二次同期コード（ＳＳＣ：Ｓｅｃｏｎｄａｒｙ  Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｃｏｄｅ）のいずれかで拡散されている。
【０００６】
また、図４（ａ）は、ＰＳＣの生成方法を示し、図４（ｂ）は、ＳＳＣの生成方法を示す。ＰＳＣは、図４（ａ）に示すように、１６個のコードａで構成されているが、このコードａが所定数ずつ正負反転した状態で１６個並んだ構成となっている。また、ＳＳＣは、図４（ｂ）に示すように、アダマール行列（Ｈａｄａｍａｒｄ  ｓｅｑｕｅｎｃｅ）Ｈ８の１６行毎の成分とｚとを掛け合わせて生成される１６種類のコードで構成されている。ｚは、図４（ｂ）に示すように、コードｂが所定数ずつ正負反転した状態で１６個並んだ構成となっている。
【０００７】
タイミングの検出および拡散符号を同定する方法としては三段階セルサーチ法が知られている。第１段階処理では、ＰＳＣとの相関を取ってスロットタイミングを検出する。第２段階処理では、ＳＳＣとの相関とフレームタイミングとの相関を取ってフレームタイミングの検出及びスクランブルコードグループの同定を行う。第３段階処理では、第２段階処理で同定されたスクランブルコードグループに属するスクランブリングコードとの相関を取ってスクランブルコード、即ち拡散コードの同定を行う。
【０００８】
スロットタイミングを検出するためには、基地局から非同期にデータが送信されるので、あるタイミングを仮想スロットタイミングとし、そのタイミングから第１段階処理が開始されてから最低１スロット長分のプロファイルを作成する必要がある。これは、２５６０回ＰＳＣとの相関を２５６タップのマッチドフィルタを使用して求めることによって実現される。マッチドフィルタでの演算結果は、以下の数式（１）で表すことができる。なお、数式（１）において、ｍは、０から２５５９までの値である。
【数１】
2004320253.tif 000003
【０００９】
また、フレームタイミングの検出は、前述した方法で検出したスロットタイミングに対するＳＳＣとの相関を２５６タップのマッチドフィルタを使用して求めることによって実現される。マッチドフィルタでの演算結果は、以下の数式（２）で表すことができる。なお、数式（２）において、ｍ’は、０から２５５９までの値である。
【数２】
2004320253.tif 000004
【００１０】
また、スクランブリングコードの同定も同様にマッチドフィルタを使用して以下の数式（３）ようにして求められる。なお、数式（３）において、ｍ”は、０から３８３９９までの値である。
【数３】
2004320253.tif 000005
【００１１】
ここで、図５は、従来の相関値演算回路の構成例を示すブロック図である。図５に示すように、従来の相関値演算回路は、コード発生器５０１が発生する３三階セルサーチにて使用するコードと受信データとの相関を２５６タップのマッチドフィルタ５０２にて求めるようにしている。
【００１２】
ここに、三段階セルサーチの第２段階や第３段階の処理では、マルチパスやノイズ等の影響もあり通常は複数タイミングについて処理を行うが、マッチドフィルタ５０２は、回路構成は単純であるが、２５６タップ構成となるので回路規模が大きくなり１系統しか持つことができない。
【００１３】
そのため、第２段階処理や第３段階処理など複数タイミング、複数コードに対して相関を求める必要があるときには、複数タイミングの受信データを蓄積するために蓄積ＲＡＭ５０３が設けられる。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来の相関値演算回路では、図５に示すように、マッチドフィルタ５０２は、回路構成は単純であるが、２５６タップ構成となるので回路規模が非常に大きくなる。しかも、蓄積ＲＡＭが必要となるので、一層回路規模が大きくなる。
【００１５】
また、マッチドフィルタ５０２は、相関を求めるための演算回路がデータパス上に非常に多く配置されるが、それらの演算回路が相関を求めるための演算の度に一斉に動くので、消費電力が非常に大きくなるという問題もある。
【００１６】
本発明は、かかる点に鑑みてなされたものであり、回路規模を増大させるマッチドフィルタ及び蓄積ＲＡＭを使用せずに相関を求めることができる相関値演算回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明に係る相関値演算回路は、受信データと逆拡散コードとの積を求める１６段の積算手段と、前記積算手段の演算結果と保持しているデータとを加算し、その加算結果を新たに保持する１６段の第１記憶手段と、拡散コードに従い、前記第１記憶手段からのデータと前記第１記憶手段からのデータを正負反転させたデータとのいずれか一方を選択して出力する１６段の第１選択手段と、２５６サンプル分のデータを保持する第２記憶手段と、前記第２記憶手段が保持しているデータとゼロとのいずれか一方を選択する１６段の第２選択手段と、前記第１選択手段が選択出力するデータと前記第２選択手段が選択出力するデータとの和を求める１６段の加算手段と、前記１６段の加算手段の加算結果のうちの一つを選択して前記第２記憶手段に送る第３選択手段と、前記１６段の積算手段に与える逆拡散コードとして、一次同期コードの第１基本構成である１６ビットコードと二次同期コードの第１基本構成である１６ビットコードとスクランブリングコードとをそれぞれ発生し、前記１６段の第１選択手段に与える拡散コードとして、一次同期コードの第２基本構成である１６ビットコードと二次同期コードの第２基本構成である１６ビットコードと固定値とをそれぞれ発生するコード発生手段と、を具備する構成を採る。
【００１８】
この構成によれば、１６段のデータパスに配置される積算手段、第１記憶手段、第１選択手段、加算手段及び第２選択手段は、それぞれのデータパス上において相関処理を行う演算回路を構成している。一次同期コードの基本構成である１６ビットコードと二次同期コードの基本構成である１６ビットコードとは、それぞれ正極性のビットと負極性のビットとの繰り返し特性が一定である。したがって、三段階セルサーチの第１段階処理では、１６個の演算回路それぞれにおいて１チップずらした受信データに対して相関処理を行うことができる。また、第２段階処理においても１６個の演算回路それぞれが所望のタイミングで相関処理を行うことができる。さらに、第３段階処理においても同様に１６個の演算回路それぞれが所望のタイミングで相関処理を行うことができる。
【００１９】
【発明の実施の形態】
本発明の骨子は、ＰＳＣ及びＳＳＣのコード構成の特性を利用して演算回路及び蓄積ＲＡＭを削減することである。以下、図４を参照して本発明が利用するＰＳＣ及びＳＳＣのコード構成について説明する。
【００２０】
ＰＳＣは、図４（ａ）に示すように１６個のコードａで構成されているが、このコードａが所定数ずつ正負を反転した状態で１６個並んだ構成となっている。つまり、ＰＳＣを構成する１６ビットのコードａは、一定のルールに従って正極性の状態と負極性の状態を繰り返すが、この繰り返し特性は、一定である。したがって、これを利用すれば、１チップずれると別のタイミングであることが識別できる。三段階セルサーチの第１段階でのＰＳＣとの相関処理では、この特性を利用してデータパス上の演算回路の削減を図ることができる。
【００２１】
また、ＳＳＣは、図４（ｂ）に示すようにアダマール行列（Ｈａｄａｍａｒｄ  ｓｅｑｕｅｎｃｅ）Ｈ８の１６行毎の成分とｚとを掛け合わせて生成される１６種類のコードで構成されている。ｚは、図４（ｂ）示してある通り、コードｂが所定数ずつ正負を反転した状態で１６個並んだ構成となっている。
【００２２】
そして、アダマール行列Ｈ８の各行の成分ｈｍ（０）〜ｈｍ（２５５）においてｈｍ（０）〜ｈｍ（１５）、ｈｍ（１６）〜ｈｍ（３１）、ｈｍ（３２）〜ｈｍ（４７）、・・・、ｈｍ（２５０）〜ｈｍ（２５５）は、アダマール行列Ｈ４の１行目の成分をｈ’０（０）〜ｈ’０（１５）とすると、ｈ’０（０）〜ｈ’０（１５）を所定数ずつ正負を反転した状態で１６個並んだ構成となっている。
【００２３】
したがって、ＳＳＣ自体の成分もｂ（０）×ｈ’０（０）〜ｂ（１５）×ｈ’０（１５）を所定数ずつ正負を反転した状態で１６個並んだ構成となっている。つまり、ＳＳＣを構成する１６ビットのコードは、ＰＳＣと同様に、一定のルールに従って正極性の状態と負極性の状態を繰り返すが、この繰り返し特性は、一定である。したがって、これを利用すれば、１チップずれると別のタイミングであることが識別できる。三段階セルサーチの第２段階でのＳＳＣとの相関処理では、この特性を利用して蓄積ＲＡＭを不要にすることができる。
【００２４】
以下、本発明の実施の形態について、添付図面を参照して詳細に説明する。
【００２５】
図１は、本発明の一実施の形態に係る相関値演算回路の構成を示すブロック図である。図１に示す相関値演算回路は、１６段の積算回路１０１，１０２，１０３，・・、１０４，１０５と、１６段の記憶回路１１１，１１２，１１３，・・、１１４，１１５と、１６段の加算回路１２１，１２２，１２３，・・、１２４，１２５と、１６段の第１選択回路１３１，１３２，１３３，・・、１３４，１３５と、１６段の第２選択回路１４１，１４２，１４３，・・、１４４，１４５と、２５６サンプル分のデータが保持できるＲＡＭ１５０と、タイミング制御回路１６０と、コード発生回路１７０と、ＲＡＭ１５０のアドレスを生成するアドレス生成回路１８０と、第３選択回路１９０とを備えている。
【００２６】
タイミング制御回路１６０は、各回路の動作を制御するタイミング信号を発生する。コード発生回路１７０は、１６段の積算回路１０１，１０２，１０３，・・、１０４，１０５に与える逆拡散コードとして、第１段階処理において図４（ａ）に示すＰＳＣの第１基本構成である１６ビットコードを発生し、第２段階処理において図４（ｂ）に示すＳＳＣ第１基本構成である１６ビットコードを発生し、第３段階処理において図示しないスクランブリングコードを発生する。
【００２７】
また、コード発生回路１７０は、１６段の第１選択回路１３１，１３２，１３３，・・、１３４，１３５に与える拡散コードとして、第１段階処理において図４（ａ）に示すＰＳＣの第２基本構成である１６ビットコードを発生し、第２段階処理において図４（ｂ）に示すＳＳＣの第２基本構成である１６ビットコードを発生し、第３段階処理において固定値を発生する。
【００２８】
１６段の積算回路１０１，１０２，１０３，・・、１０４，１０５は、受信データとコード発生回路１７０からの逆拡散コードの積を求める。１６段の記憶回路１１１，１１２，１１３，・・、１１４，１１５は、１６段の積算回路１０１，１０２，１０３，・・、１０４，１０５の演算結果と保持しているデータとを加算し、その加算した結果を新たに保持することを行う。
【００２９】
１６段の第１選択回路１３１，１３２，１３３，・・、１３４，１３５は、コード発生回路１７０からの拡散コードに従って、１６段の記憶回路１１１，１１２，１１３，・・、１１４，１１５の保持データをそのまま出力するか正負を反転させて出力するかを行う。１６段の第２選択回路１４１，１４２，１４３，・・、１４４，１４５は、ＲＡＭ１５０の出力と“０”とのいずれか一方を選択して出力する。
【００３０】
１６段の加算回路１２１，１２２，１２３，・・、１２４，１２５は、１６段の第１選択回路１３１，１３２，１３３，・・、１３４，１３５が選択した値と、１６段の第２選択回路１４１，１４２，１４３，・・、１４４，１４５が選択した値とを加算する。第３選択回路１９０は、１６段の加算回路１２１，１２２，１２３，・・、１２４，１２５の出力を選択してＲＡＭ１５０に格納することを行う。
【００３１】
次に、以上のように構成される相関値演算回路において実施される三段階セルサーチを各段階に分けて説明する。なお、１６段の各段における処理動作は同様であるので、第１段目のデータパスを例に挙げて説明する。受信データは、１スロットが図２に示したように２５６０チップで構成されている。
【００３２】
第１段階の処理では、コード発生回路１７０は、積算回路１０１にて受信データと掛け合わせる逆拡散コードとして図４（ａ）に示したＰＳＣを構成するコードａの１６ビットを１ビットずつ順々に発生する。したがって、積算回路１０１では、受信データとコードａの各ビットとの積が順々に求められる。
【００３３】
記憶回路１１１は、積算回路１０１での演算結果と記憶回路１１１自体が保持しているデータとの和を求め、その求めた和を再度保持することをコードａの１６ビット分繰り返し行う。そして、コードａの１６ビット分全ての受信データとの積和を求めると、その積和データを第１選択回路１３１を介して加算回路１２１に渡す。
【００３４】
このようにして得られた積和データは、ＰＳＣとの相関を求めるときの、あるタイミングでは受信データにおける最初の１６チップ分の相関値、即ちＣＰＳＣ（０）からＣＰＳＣ  （１５）との相関結果を表し、またあるタイミングでは次の１６チップの相関値、即ちＣＰＳＣ  （１６）からＣＰＳＣ  （３１）との相関結果を表し、またあるタイミングではその次の１６チップの相関値、即ちＣＰＳＣ  （３２）からＣＰＳＣ  （４７）との相関結果を表し、・・・、またあるタイミングでは最後の１６チップとの相関値、即ちＣＰＳＣ  （２４０）からＣＰＳＣ  （２５５）との相関結果を表していることになる。
【００３５】
上記したそれぞれのタイミングにおいて、コードａは、正極性状態の“ａ”と負極性に反転した“−ａ”との繰り返し特性が、それぞれのタイミングに応じた繰り返し特性となっている。そこで、コード発生回路１７０は、記憶回路１１１から加算回路１２１に積和データを渡すときに、コードａの繰り返し特性から相関処理をしているタイミングが上記の何れのタイミングであるかを判断し、そのままの状態で渡すか、あるいは正負を反転して渡すかを指定する拡散コードを発生し、第１選択回路１３１に与えている。
【００３６】
今の例では、第１段目での相関処理であるので、受信データにおける最初の１６チップ分の相関値、即ちＣＰＳＣ（０）からＣＰＳＣ  （１５）との相関を取るタイミングである。したがって、コード発生回路１７０は、最初の１６チップ分のタイミングでは、「そのままの状態で渡す」を内容とする拡散コードを発生し、その他の場合は、「正負を反転して渡す」を内容とする拡散コードを発生する。
【００３７】
その結果、第１選択回路１３１では、コード発生回路１７０からの拡散コードが「そのままの状態で渡す」であるときは、記憶回路１１１からの積和データを直接加算回路１２１の一方の入力端に出力する一方、拡散コードが「正負を反転して渡す」であるときは、記憶回路１１１からの積和データに“−１”を乗算したものを加算回路１２１の一方の入力端に出力することが行われる。
【００３８】
加算回路１２１の他方の入力端には、第２選択回路１４１の出力が与えられている。第２選択回路１４１では、第１選択回路１３１から送られてくるデータがＣＰＳＣ（０）からＣＰＳＣ  （１５）との相関結果のときは“０”を選択し、それ以外のときはＲＡＭ１５０の出力データを選択するようになっている。
【００３９】
その結果、加算回路１２１では、第１選択回路１３１から送られてくる積和データがＣＰＳＣ（０）からＣＰＳＣ  （１５）との相関結果のときは、第２選択回路１４１からそのままの状態で入力されるので、第１選択回路１３１から送られてきた値を第３選択回路１９０を介してＲＡＭ１５０に格納する。
【００４０】
一方、加算回路１２１では、第１選択回路１３１から送られてくる積和データがＣＰＳＣ（０）からＣＰＳＣ  （１５）との相関結果のとき以外は、第１選択回路１３１から送られてきた積和データのタイミングに対応してＲＡＭ１５０に格納している場所のデータを第２選択回路１４１から受け取るので、この２つのデータの和を求め、第３選択回路１９０を介してＲＡＭ１５０のデータを受け取った場所に格納する。
【００４１】
つまり、第３選択回路１９０は、加算回路１２１から加算回路１２５までの各段の出力を選択してＲＡＭ１５０の対応する格納場所に格納する。以上の動作をＲＡＭ１５０の１６個のタイミングそれぞれに対応した格納場所に対して実施する。このようにして２５６コード長のＰＳＣと２５６チップの受信データとの相関が求められる。なお、ＰＳＣとの相関値が求められると、電力計算が実行されるが、これは本発明の直接的事項ではないので説明を省略する。
【００４２】
そして、第１段目では、上述のように、積算回路１０１、記憶回路１１１、第１選択回路１３１、加算回路１２１及び第２選択回路１４１を通してＲＡＭ１５０でＰＳＣとの相関を求めるが、このデータパスでは１６チップ間隔の相関が求められるだけである。
【００４３】
そこで、第２段目に１チップずれたデータに対して上述のような方法によりＰＳＣとの相関を求める積算回路１０２、記憶回路１１２、第１選択回路１３２、加算回路１２２及び第２選択回路１４２を設け、第３段目に２チップずれに対してＰＳＣとの相関を求める積算回路１０３、記憶回路１１３、第１選択回路１３３、加算回路１２３及び第２選択回路１４３を設け、以下同様に、第１６段目に１５チップずれに対してＰＳＣとの相関を求める積算回路１０５、記憶回路１１５、第１選択回路１３５、加算回路１２５及び第２選択回路１４５を設けている。これによって、２５６タップのマッチドフィルタを用いなくても全てのタイミングに対してＰＳＣとの相関を求めることができるようになる。
【００４４】
次に、第２段階の処理では、受信データに対して１６種類あるＳＳＣ（ＣＳＳＣ，０〜ＣＳＳＣ，１５）に対して相関を求める。コード発生回路コード発生回路１７０は、積算回路１０１で受信データと掛け合わせる逆拡散コードとして図４（ｂ）に示したＳＳＣを構成するコード「ｂ（０）×ｈ’０（０）〜ｂ（１５）×ｈ’０（１５）」の１６ビットを１ビットずつ順々に発生する。したがって、積算回路１０１では、受信データとコード「ｂ（０）×ｈ’０（０）〜ｂ（１５）×ｈ’０（１５）」の各ビットとの積が順々に求められる。
【００４５】
積算回路１０１では、コード「ｂ（０）×ｈ’０（０）〜ｂ（１５）×ｈ’０（１５）」と受信データとの積和が求まると第１選択回路１３１にデータを送る。第１選択回路１３１では、コード発生回路１７０からの拡散コードに従い、求めるＳＳＣのコードによってそのまま送るか正負を反転させるかを決定し加算回路１２１に送る。
【００４６】
加算回路１２１では、第１選択回路１３１から送られてくるデータが最初の１６チップに対する相関結果のとき以外は第１選択回路１３１から送られてきたデータと相関を求めようとするＳＳＣ（ＣＳＳＣ，０〜ＣＳＳＣ，１５）に対応してＲＡＭ１５０に格納している場所のデータを受け取り、この２つのデータの和を求め、ＲＡＭ１５０のデータを受け取った場所に格納する。
【００４７】
このようにして第１段目の相関を求める系である積算回路１０１、記憶回路１１１、加算回路１２１、第１選択回路１３１及び第２選択回路１４１にて２５６コード長の１６種類のＳＳＣ（ＣＳＳＣ，０〜ＣＳＳＣ，１５）とある１タイミングからの２５６チップの受信データとの相関を求めることができる。
【００４８】
通常、第２段階の処理では、複数のタイミングに対して行う必要があるが、他のタイミングに対しては第２段目〜第１６段目の系（積算回路１０２、記憶回路１１２、第１選択回路１３２、加算回路１２２及び第２選択回路１４２、あるいは、積算回路１０３、記憶回路１１３、第１選択回路１３３、加算回路１２３及び第２選択回路１４３、・・・、積算回路１０５、記憶回路１１５、第１選択回路１３５、加算回路１２５及び第２選択回路１４５）にて求めることができるので、最大１６タイミング分のＳＳＣ（ＣＳＳＣ，０〜ＣＳＳＣ，１５）との相関を求めることができる。
【００４９】
このように複数のタイミングでの相関を求める系が１６段あるので、相関を求める系が１系統しかないマッチドフィルタで構成した場合に必要であった受信データを蓄積しておく蓄積ＲＡＭが不要になる。
【００５０】
最後に、第３段階の処理では、第２段階で同定されたスクランブリングコードグループに属する８つのスクランブリングコードに対して相関を求める。１つのスクランブリングコード２５６コード長分と受信データ２５６チップとの相関を求めるのに１６段ある相関を求める系の１段を使用する。
【００５１】
例として第１段目を使用する場合を挙げる。積算回路１０１にて受信データとコード発生回路１７０が発生するスクランブリングコード１ビットとの相関を求め、記憶回路１１１に送る。記憶回路１１１では、スクランブリングコード２５６ビットと受信データ２５６チップ分の相関を求めると、それを第１選択回路１３１に渡す。
【００５２】
加算回路１２１では２５６チップ分の相関を求めるので、コード発生回路１７０からの拡散コードに従い第１選択回路１３１では常に加算回路１２１の相関値を選択して加算回路１２１に渡す。第２選択回路１４１も同様に記憶回路１１１で受信データ２５６チップ分との相関が求まっているので常に“０”を選択する。したがって、加算回路１２１では記憶回路１１１の値がそのまま出力される。第３選択回路１９０では、加算回路１２１の出力が選択され、ＲＡＭ１５０に格納される。
【００５３】
８つのスクランブリングコードに対する相関値は、第１段目から第８段目の相関を求める系で同様にして求めることができる。相関を求める系は、１６段あるので最大２タイミングの受信データに対しスクランブリングコードとの相関を求めることができる。
【００５４】
このように、本実施の形態によれば、拡散コードとの相関を求めるのに、近似処理を行うことなく、また２５６タップのマッチドフィルタ及び蓄積ＲＡＭを使用せずに相関を求めることができる。しかも、データパス上の演算回路は、２５６タップのマッチドフィルタと比較して大幅に削減できる。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、回路規模を増大させるマッチドフィルタ及び蓄積ＲＡＭを使用せずに相関を求めることができる。したがって、回路規模の削減及び相関演算時における消費電力を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る相関値演算回路の構成を示すブロック図
【図２】下り回線におけるデータのフォーマットを示す図
【図３】既知のショートコードで各スロットの先頭のシンボルを拡散した状態を表す図
【図４】ＰＳＣ及びＳＳＣの生成方法を説明する図
【図５】従来の相関値演算回路の構成例を示すブロック図
【符号の説明】
１０１，１０２，１０３，・・、１０４，１０５  １６段の積算回路
１１１，１１２，１１３，・・、１１４，１１５  １６段の記憶回路
１２１，１２２，１２３，・・、１２４，１２５  １６段の加算回路
１３１，１３２，１３３，・・、１３４，１３５  １６段の第１選択回路
１４１，１４２，１４３，・・、１４４，１４５  １６段の第２選択回路
１５０  第２記憶手段であるＲＡＭ
１６０  タイミング制御回路
１７０  コード発生回路
１８０  アドレス生成回路
１９０  第３選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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