(57)【要約】【課題】特定用途向け半導体集積回路において、部品点数を増やさずに、容易にＩ／Ｏポートを追加する。【解決手段】ＣＰＵ２からＡＳＩＣ（特定用途向け半導体集積回路）３Ｓへのデータのリード・ライトアクセスを行う際に、ＣＰＵ２がまずＡＳＩＣ３Ｍに、ＡＳＩＣ３Ｓへリードアクセス又はライトアクセスを行うことを伝え、ＡＳＩＣ３ＭからＡＳＩＣ３Ｓのシリアルインターフェース部３１２Ｓへ、ＣＰＵ２が実行しようとしているアクセス情報を伝える。ＡＳＩＣ３ＭがＣＰＵ２とＡＳＩＣ３Ｓとのデータ転送の中継を行うことにより、ＡＳＩＣ３Ｓにおいて不要となったアドレスバス端子及びデータバス端子をＩ／Ｏポートとして使用する。【選択図】  図１
2004348561.tif 000002
【特許請求の範囲】
【請求項１】
外部から伝送されるアドレス信号を入力可能なアドレスバス端子と、
外部との間でデータを送受可能なデータバス端子と、
外部から伝送される制御信号を入力可能な複数の制御信号端子と、
外部機器との間で複数の信号を入出力可能な第１のＩ／Ｏポートと、
外部との間でデータのシリアル転送が可能なシリアル通信部と、
前記アドレスバス端子及び前記データバス端子に接続されたパラレルインターフェース部と、
前記アドレスバス端子、前記データバス端子及び前記制御信号端子のうちのいずれかの端子に接続されたシリアルインターフェース部と、
前記アドレスバス端子、前記データバス端子及び前記制御信号端子のうち前記シリアルインターフェース部に接続された端子以外の端子に接続された第２のＩ／Ｏポートと、
動作モード切換信号端子と、を備え、
前記動作モード切換信号端子に入力される動作モード切換信号に応じて、前記パラレルインターフェース部を機能させるパラレル信号伝送動作モード又は前記シリアルインターフェース部及び前記第２のＩ／Ｏポートを機能させるシリアル信号伝送動作モードのいずれか一方の伝送動作モードに選択的に切換可能に構成されたことを特徴とする特定用途向け半導体集積回路。
【請求項２】
請求項１に記載の特定用途向け半導体集積回路を少なくとも２つ以上備え、
パラレル信号伝送動作モードが選択された一の特定用途向け半導体集積回路のシリアル通信部と、シリアル信号伝送動作モードが選択された他の特定用途向け半導体集積回路のシリアルインターフェース部と、を接続し、外部と前記他の特定用途向け半導体集積回路とのデータ転送を前記一の特定用途向け半導体集積回路を中継させて行うことを特徴とするデータ転送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特定用途向け半導体集積回路及びデータ転送システムに関する。
【０００２】
【従来の技術】
ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）がデータバスあるいはアドレスバス等を介して複数の周辺デバイスを制御する場合、入力ポートと出力ポートを備えた入出力制御装置を介して信号の授受が行われる（例えば、特許文献１参照。）。
【０００３】
図８に従来の回路構成図を示す。この回路は、ＣＰＵ４１と、２つのＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：特定用途向け半導体集積回路）４２，４３と、ポート用ＩＣ４４と、を備えて構成されている。ＣＰＵ４１から、アドレスバス４５を介してアドレス信号がＡＳＩＣ４２，４３及びポート用ＩＣ４４に出力される。また、データバス４６を介して、ＣＰＵ４１からＡＳＩＣ４２，４３及びポート用ＩＣ４４に対するライトデータが出力され、ＡＳＩＣ４２，４３及びポート用ＩＣ４４からのリードデータがＣＰＵ４１へ入力される。
その他、ＣＰＵ４１から、チップセレクト信号ＣＳＢ、ライトイネーブル信号ＷＲＢ、リードイネーブル信号ＲＤＢがＡＳＩＣ４２，４３及びポート用ＩＣ４４に出力される。
【０００４】
ＡＳＩＣ４２，４３は、ＣＰＵインターフェース部、入力ポート、出力ポート、シリアル通信部を備える。さらに、タイマーやその他の機能が搭載されていてもよい。
ＡＳＩＣ４２，４３の入力ポートには、各種スイッチやセンサ等からの信号が入力され、出力ポートからは、各種モータやクラッチ等を制御する信号が出力される。
【０００５】
【特許文献１】
特開平１１−１６７５４３号公報
【０００６】
【発明が解決しようとする課題】
しかし、上記の従来のＡＳＩＣでは、ＡＳＩＣ内のポート数が予め決まっているため、同一のＡＳＩＣを複数使用した場合でも、Ｉ／Ｏポート数は、（ＡＳＩＣ１個当たりのポート数）×（ＡＳＩＣの個数）となり、ポート数に制限があった。そのため、図８に示すように、２つのＡＳＩＣ４２，４３ではＩ／Ｏポートが若干足りないだけでも、ポート用ＩＣ４４を基板上に搭載する必要があり、部品点数増加につながっていた。
【０００７】
本発明は、上記の従来技術における問題に鑑みてなされたものであって、部品点数を増やさずに、容易にＩ／Ｏポートの追加を可能とする特定用途向け半導体集積回路及びデータ転送システムを提供することを課題とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するための請求項１に記載の発明は、外部から伝送されるアドレス信号を入力可能なアドレスバス端子と、外部との間でデータを送受可能なデータバス端子と、外部から伝送される制御信号を入力可能な複数の制御信号端子と、外部機器との間で複数の信号を入出力可能な第１のＩ／Ｏポートと、外部との間でデータのシリアル転送が可能なシリアル通信部と、前記アドレスバス端子及び前記データバス端子に接続されたパラレルインターフェース部と、前記アドレスバス端子、前記データバス端子及び前記制御信号端子のうちのいずれかの端子に接続されたシリアルインターフェース部と、前記アドレスバス端子、前記データバス端子及び前記制御信号端子のうち前記シリアルインターフェース部に接続された端子以外の端子に接続された第２のＩ／Ｏポートと、動作モード切換信号端子と、を備え、前記動作モード切換信号端子に入力される動作モード切換信号に応じて、前記パラレルインターフェース部を機能させるパラレル信号伝送動作モード又は前記シリアルインターフェース部及び前記第２のＩ／Ｏポートを機能させるシリアル信号伝送動作モードのいずれか一方の伝送動作モードに選択的に切換可能に構成されたことを特徴とする特定用途向け半導体集積回路である。
【０００９】
請求項１に記載の発明によれば、シリアル信号伝送動作モードに選択された場合に、アドレスバス端子、データバス端子及び制御信号端子のうちシリアルインターフェース部に接続された端子以外の端子を第２のＩ／Ｏポートとして使用することができるので、部品点数を増やさずに、容易にＩ／Ｏポートを追加することができる。ポート用ＩＣを基板上に搭載する必要がないため、基板面積の拡大を抑えることができる。
【００１０】
また、動作モード切換信号端子に入力される動作モード切換信号に応じて、パラレル信号伝送動作モード又はシリアル信号伝送動作モードのいずれか一方の伝送動作モードに選択的に切り換えることができるので、両方の使用目的に対応することができ、特定用途向け半導体集積回路のコストを低減させることができる。
【００１１】
請求項２に記載の発明は、請求項１に記載の特定用途向け半導体集積回路を少なくとも２つ以上備え、パラレル信号伝送動作モードが選択された一の特定用途向け半導体集積回路のシリアル通信部と、シリアル信号伝送動作モードが選択された他の特定用途向け半導体集積回路のシリアルインターフェース部と、を接続し、外部と前記他の特定用途向け半導体集積回路とのデータ転送を前記一の特定用途向け半導体集積回路を中継させて行うことを特徴とするデータ転送システムである。
【００１２】
請求項２に記載の発明によれば、シリアル信号伝送動作モードが選択された特定用途向け半導体集積回路は、パラレル信号伝送動作モードが選択された特定用途向け半導体集積回路を中継させてデータ転送を行うため、アドレスバス端子、データバス端子及び制御信号端子のうちシリアルインターフェース部に接続された端子以外の端子をＩ／Ｏポートとして使用することができる。したがって、部品点数の増加による基板面積の拡大を抑えることができる。
【００１３】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。
【００１４】
図１に、本発明の実施の形態のデータ転送システム１を示す。図１に示すように、データ転送システム１は、ＣＰＵ２と、ＡＳＩＣ（特定用途向け半導体集積回路）３Ｍ，３Ｓと、を備えて構成されている。
【００１５】
ＣＰＵ２は、アドレスバス４を介してアドレス信号をＡＳＩＣ３Ｍへ出力する。また、ＣＰＵ２は、データバス５を介してＡＳＩＣ３Ｍに対するライトデータを出力する。また、ＣＰＵ２には、データバス５を介してＡＳＩＣ３Ｍからのリードデータが入力される。ここでは、アドレスバス４及びデータバス５は８本の信号線により構成されている。その他、ＣＰＵ２は、チップセレクト信号ＣＳＢ、ライトイネーブル信号ＷＲＢ、リードイネーブル信号ＲＤＢをＡＳＩＣ３Ｍに出力する。
【００１６】
ＡＳＩＣ３Ｍ，３Ｓは、ＣＰＵインターフェース部３１Ｍ，３１Ｓをそれぞれ備えている。ＣＰＵインターフェース部３１Ｍ，３１Ｓは、パラレルインターフェース部３１１Ｍ，３１１Ｓ又はシリアルインターフェース部３１２Ｍ，３１２Ｓとして機能する。
【００１７】
図１において、ＣＰＵ２からＡＳＩＣ３Ｍへのデータのリード・ライトアクセスは、パラレルインターフェース部３１１Ｍにより行われる。一方、ＣＰＵ２からＡＳＩＣ３Ｓへのデータのリード・ライトアクセスは、ＣＰＵ２がまずＡＳＩＣ３Ｍに、ＡＳＩＣ３Ｓへリードアクセス又はライトアクセスを行うことを伝え、ＡＳＩＣ３ＭからＡＳＩＣ３Ｓのシリアルインターフェース部３１２Ｓへ、ＣＰＵ２が実行しようとしているアクセス情報を伝える。つまり、ＡＳＩＣ３Ｍは、ＣＰＵ２とＡＳＩＣ３Ｓとのデータ転送の中継を行うことになる。
【００１８】
ＡＳＩＣ３ＭとＡＳＩＣ３Ｓは、同一の構成を有するＡＳＩＣ３からなる。
ここで、ＡＳＩＣ３の構成をより詳細に説明する。図２に示すように、ＡＳＩＣ３は、ＣＰＵインターフェース部３１、入力ポート３２，３６、出力ポート３３，３７、シリアル通信部３４、アドレスバス端子Ａｄｄｒｅｓｓ［７：０］、データバス端子Ｄａｔａ［７：０］、チップセレクト信号ＣＳＢ端子（制御信号端子）、ライトイネーブル信号ＷＲＢ端子（制御信号端子）、リードイネーブル信号ＲＤＢ端子（制御信号端子）、動作モード切換信号端子３５を備える。さらに、タイマーやその他の機能が搭載されていてもよい。
【００１９】
ＣＰＵインターフェース部３１は、パラレルインターフェース部３１１と、シリアルインターフェース部３１２と、レジスタ群３１３と、を備える。
【００２０】
パラレルインターフェース部３１１は、アドレスバス端子Ａｄｄｒｅｓｓ［７：０］からアドレス信号が入力され、データバス端子Ｄａｔａ［７：０］からデータが入出力される。
【００２１】
シリアルインターフェース部３１２は、データバスの下位ビットの端子Ｄａｔａ［２：０］と、チップセレクト信号ＣＳＢ端子と、ライトイネーブル信号ＷＲＢ端子と、リードイネーブル信号ＲＤＢ端子と、によりシリアルデータ転送を行う。
【００２２】
入力ポート３２，３６には、外部機器の各種スイッチやセンサ等からの信号が入力され、出力ポート３３，３７からは、外部機器の各種モータやクラッチ等を制御する信号が出力される。
【００２３】
シリアル通信部３４は、外部との間でデータのシリアル転送を行う。
【００２４】
動作モード切換信号は、パラレルインターフェース部３１１、シリアルインターフェース部３１２、入力ポート３６、出力ポート３７、レジスタ群３１３への信号を制御している。つまり、図２において、アドレスバス端子Ａｄｄｒｅｓｓ［７：０］、データバス端子Ｄａｔａ［７：０］、チップセレクト信号ＣＳＢ端子、ライトイネーブル信号ＷＲＢ端子、リードイネーブル信号ＲＤＢ端子に入出力される信号を制御している。
【００２５】
動作モード切換信号端子３５に入力される動作モード切換信号がＬｏｗ（パラレル信号伝送動作モード）の場合には、パラレルインターフェース部３１１が機能し、シリアルインターフェース部３１２、入力ポート３６及び出力ポート３７は機能しない（以下、このようにパラレル信号伝送動作モードに設定されたＡＳＩＣをマスターＡＳＩＣという。）。動作モード切換信号端子３５に入力される動作モード切換信号がＨｉ（シリアル信号伝送動作モード）である場合には、シリアルインターフェース部３１２、入力ポート３６及び出力ポート３７が機能し、パラレルインターフェース部３１１は機能しない（以下、このようにシリアル信号伝送動作モードに設定されたＡＳＩＣをスレーブＡＳＩＣという。）。
【００２６】
図１において、ＡＳＩＣ３ＭはマスターＡＳＩＣに、ＡＳＩＣ３ＳはスレーブＡＳＩＣに設定されている。以下、図１と同様に、マスターＡＳＩＣとして機能する際には符号にＭを追加し、スレーブＡＳＩＣとして機能する際には符号にＳを追加して、両者を区別する。
【００２７】
マスターＡＳＩＣ３Ｍでは、パラレルインターフェース部３１１Ｍが機能し、シリアルインターフェース部３１２Ｍ、入力ポート３６Ｍ及び出力ポート３７Ｍは機能していない。アドレスバス端子Ａｄｄｒｅｓｓ［７：０］から入力されたアドレス信号は、パラレルインターフェース部３１１Ｍでデコードされる。チップセレクト信号ＣＳＢがアクティブになったとき、ライトイネーブル信号ＷＲＢのパルス信号に同期して、データバス端子Ｄａｔａ［７：０］から入力されたデータが、レジスタ群３１３Ｍの、デコードされたアドレスデータの番地に記憶される。
【００２８】
また、マスターＡＳＩＣ３Ｍのシリアル通信部３４Ｍは、スレーブＡＳＩＣ３Ｓのシリアルインターフェース部３１２Ｓと接続され、シリアルデータ転送を行う。
【００２９】
スレーブＡＳＩＣ３Ｓでは、シリアルインターフェース部３１２Ｓ、入力ポート３６Ｓ及び出力ポート３７Ｓが機能し、パラレルインターフェース部３１１Ｓは機能していない。ただし、レジスタ群３１３Ｓは動作している。このシリアルインターフェース部３１２Ｓのシリアルデータ転送は、データバス端子Ｄａｔａ［２：０］と、チップセレクト信号ＣＳＢ端子、ライトイネーブル信号ＷＲＢ端子、リードイネーブル信号ＲＤＢ端子により実現される。つまり、６本の信号線が、シリアルデータ転送に必要な受信用の要求信号ＲＥＱ、確認応答信号ＡＣＫ、データＤＡＴＡの３本と、送信用の要求信号ＲＥＱ、確認応答信号ＡＣＫ、データＤＡＴＡの３本とに割り当てられる。
【００３０】
また、スレーブＡＳＩＣ３Ｓでは、アドレスバス端子Ａｄｄｒｅｓｓ［７：０］が入力ポート３６Ｓとして使用され、データバス端子の一部Ｄａｔａ［７：３］が出力ポート３７Ｓとして使用されることが可能となる。
【００３１】
ＣＰＵインターフェース部３１内のレジスタ群３１３のうち、００ｈ番地〜２３ｈ番地までは、パラレルインターフェース部のみを有する従来のＡＳＩＣにも備えられているレジスタ群である。このレジスタ群は、例えば、出力ポート３３の設定やシリアル通信部３４の設定用レジスタ等が設けられている。
【００３２】
レジスタ群３１３のうち、Ｅ０ｈ番地とＥ１ｈ番地はシリアルインターフェース部３１２の受信用のバッファであり、Ｆ０ｈ番地とＦ１ｈ番地はシリアルインターフェース部３１２の送信用のバッファである。また、Ｅ０ｈ番地とＦ０ｈ番地に格納される値はアドレスを示し、Ｅ１ｈ番地とＦ１ｈ番地に格納される値はデータを示す。
【００３３】
また、２０ｈ番地と２１ｈ番地は、シリアル通信部３４用の送信バッファであり、シリアル通信部３４では、２０ｈ番地と２１ｈ番地にライトされたデータを順次外部にシリアル転送する。２２ｈ番地と２３ｈ番地は、シリアル通信部３４用の受信バッファであり、シリアル通信部３４では、シリアル転送で受信されたデータを２２ｈ番地と２３ｈ番地に順次格納していく。
【００３４】
３０ｈ番地と３１ｈ番地は、ＡＳＩＣ３がスレーブＡＳＩＣとなった場合の入力ポート３６、出力ポート３７用のレジスタとする。
【００３５】
図３を参照して、ＣＰＵ２からマスターＡＳＩＣ３Ｍへのライトアクセス処理について説明する。
まず、ＣＰＵ２から所定のアドレスとデータがマスターＡＳＩＣ３Ｍへ出力される（ステップＳ１）。これらのデータは、マスターＡＳＩＣ３Ｍのパラレルインターフェース部３１１Ｍにより受信される（ステップＳ２）。そして、アドレスがデコードされ（ステップＳ３）、レジスタ群３１３Ｍの００ｈ番地〜２３ｈ番地の所定のアドレスにデータが格納される（ステップＳ４）。
以上で、ＣＰＵ２からマスターＡＳＩＣ３Ｍへのライトアクセス処理が完了する。
【００３６】
図４を参照して、ＣＰＵ２からマスターＡＳＩＣ３Ｍへのリードアクセス処理について説明する。
まず、ＣＰＵ２から所定のアドレスがマスターＡＳＩＣ３Ｍへ出力される（ステップＳ１１）。このデータは、マスターＡＳＩＣ３Ｍのパラレルインターフェース部３１１Ｍにより受信される（ステップＳ１２）。そして、アドレスがデコードされ（ステップＳ１３）、レジスタ群３１３Ｍの００ｈ番地〜２３ｈ番地の所定のアドレスに格納されているデータがパラレルインターフェース部３１１Ｍから出力される（ステップＳ１４）。出力されたデータは、ＣＰＵ２により受信される（ステップＳ１５）。
以上で、ＣＰＵ２からマスターＡＳＩＣ３Ｍへのリードアクセス処理が完了する。
【００３７】
図５を参照して、ＣＰＵ２からスレーブＡＳＩＣ３Ｓへのライトアクセス処理について説明する。
まず、ＣＰＵ２から所定のアドレス（マスターＡＳＩＣ３Ｍの２０ｈ番地、２１ｈ番地）とデータ（アクセスしたいスレーブＡＳＩＣ３Ｓのアドレス値と対象アドレスにライトしたいデータ値）がマスターＡＳＩＣ３Ｍへ順次出力される（ステップＳ２１）。この際、スレーブＡＳＩＣ３Ｓへのライトアクセスであることを示すため、最上位ビットに“１”を入れておく。
【００３８】
これらのデータは、マスターＡＳＩＣ３Ｍのパラレルインターフェース部３１１Ｍにより受信され（ステップＳ２２）、アドレスがデコードされる（ステップＳ２３）。そして、スレーブＡＳＩＣ３Ｓのアドレス値がレジスタ群３１３Ｍの２０ｈ番地に、ライトしたいデータ値が２１ｈ番地に順次格納される（ステップＳ２４）。
例えば、スレーブＡＳＩＣ３Ｓの１８ｈ番地にデータ５９ｈをライトしたい場合は、図６のようにマスターＡＳＩＣ３Ｍにライトすることになる。
【００３９】
次に、２０ｈ番地、２１ｈ番地に格納されたデータがプロトコルに従いながらシリアル通信部３４ＭからスレーブＡＳＩＣ３Ｓへ順次シリアル転送され（ステップＳ２５）、スレーブＡＳＩＣ３Ｓのシリアルインターフェース部３１２Ｓにより受信される（ステップＳ２６）。そして、マスターＡＳＩＣ３Ｍから出力された２０ｈ番地のデータ値、つまりアドレス値と、２１ｈ番地のデータ値は、それぞれレジスタ群３１３ＳのＥ０ｈ番地、Ｅ１ｈ番地に順次格納される（ステップＳ２７）。
【００４０】
そして、Ｅ０ｈ番地のデータの最上位ビットが判定され（ステップＳ２８）、Ｅ０ｈ番地のデータの最上位ビットが“１”であれば、ライトアクセスと判断される（ステップＳ２９）。この場合、受信完了後にＥ０ｈ番地の最上位ビットを除くデータ値をデコードし、データ値と一致するレジスタ群３１３Ｓのアドレス番地にＥ１ｈ番地のデータが格納される（ステップＳ３０）。
以上で、ＣＰＵ２からスレーブＡＳＩＣ３Ｓへのライトアクセス処理が完了する。
【００４１】
図７を参照して、ＣＰＵ２からスレーブＡＳＩＣ３Ｓへのリードアクセス処理について説明する。
まず、ＣＰＵ２から所定のアドレス（マスターＡＳＩＣ３Ｍの２０ｈ番地、２１ｈ番地）とデータ（アクセスしたいスレーブＡＳＩＣ３Ｓのアドレス値と仮データ値）がマスターＡＳＩＣ３Ｍへ順次出力される（ステップＳ４１）。この際、スレーブＡＳＩＣ３Ｓへのリードアクセスであることを示すため、最上位ビットに“０”を入れておく。
【００４２】
これらのデータは、マスターＡＳＩＣ３Ｍのパラレルインターフェース部３１１Ｍにより受信され（ステップＳ４２）、アドレスがデコードされる（ステップＳ４３）。そして、スレーブＡＳＩＣ３Ｓのアドレス値がレジスタ群３１３Ｍの２０ｈ番地に、仮データ値が２１ｈ番地に順次格納される（ステップＳ４４）。
【００４３】
次に、２０ｈ番地、２１ｈ番地に格納されたデータがプロトコルに従いながらシリアル通信部３４ＭからスレーブＡＳＩＣ３Ｓへ順次シリアル転送され（ステップＳ４５）、スレーブＡＳＩＣ３Ｓのシリアルインターフェース部３１２Ｓにより受信される（ステップＳ４６）。そして、マスターＡＳＩＣ３Ｍから出力された２０ｈ番地のデータ値、つまりアドレス値と、２１ｈ番地のデータ値は、それぞれレジスタ群３１３ＳのＥ０ｈ番地、Ｅ１ｈ番地に順次格納される（ステップＳ４７）。
【００４４】
そして、Ｅ０ｈ番地のデータの最上位ビットが判定され（ステップＳ４８）、Ｅ０ｈ番地のデータの最上位ビットが“０”であれば、リードアクセスと判断される（ステップＳ４９）。この場合、受信完了後にＥ０ｈ番地のデータ値がデコードされ、一致するレジスタ群３１３Ｓのアドレス番地に格納されているデータがＦ１ｈ番地に格納される（ステップＳ５０）。また、Ｆ０ｈ番地にはＥ０ｈ番地のデータ値が格納される（ステップＳ５１）。Ｆ０ｈ番地、Ｆ１ｈ番地のデータはシリアルインターフェース部３１２Ｓからプロトコルに従いながらマスターＡＳＩＣ３Ｍへ順次シリアル転送される（ステップＳ５２）。
【００４５】
転送されてきたデータは、シリアル通信部３４Ｍにより受信され、２２ｈ番地と２３ｈ番地に格納される（ステップＳ５３）。
【００４６】
そして、ＣＰＵ２から所定のアドレス（２２ｈ番地、２３ｈ番地）がマスターＡＳＩＣ３Ｍへ出力され（ステップＳ５４）、マスターＡＳＩＣ３Ｍのパラレルインターフェース部３１１Ｍにより受信される（ステップＳ５５）。そして、アドレスがデコードされ（ステップＳ５６）、２２ｈ番地、２３ｈ番地に格納されているデータがパラレルインターフェース部３１１Ｍから出力される（ステップＳ５７）。出力されたデータは、ＣＰＵ２により受信される（ステップＳ５８）。
以上で、ＣＰＵ２からスレーブＡＳＩＣ３Ｓへのリードアクセス処理が完了する。
【００４７】
本実施の形態におけるデータ転送システム１によれば、スレーブＡＳＩＣ３Ｓは、マスターＡＳＩＣ３Ｍを中継させてデータ転送を行うため、アドレスバス端子Ａｄｄｒｅｓｓ［７：０］を入力ポート３６Ｓとして使用することができ、また、データバス端子の一部Ｄａｔａ［７：３］を出力ポート３７Ｓとして使用することができる。したがって、部品点数を増やさずに、容易に入出力ポートを追加することができる。
ポート用ＩＣを基板上に搭載する必要がないため、基板面積の拡大を抑えることができる。
【００４８】
また、動作モード切換信号端子３５に入力される動作モード切換信号に応じて、パラレル信号伝送動作モード又はシリアル信号伝送動作モードのいずれか一方の伝送動作モードに選択的に切り換えることができるので、両方の使用目的に対応することができ、パッケージのピン数を増加させる必要がないため、ＡＳＩＣ３のコストを低減させることができる。
【００４９】
なお、本実施の形態においては、ＡＳＩＣ３を２つ用いて、マスターＡＳＩＣ３Ｍのシリアル通信部３４Ｍと、スレーブＡＳＩＣ３Ｓのシリアルインターフェース部３１２Ｓと、を接続し、ＣＰＵ２とスレーブＡＳＩＣ３Ｓとのデータ転送をマスターＡＳＩＣ３Ｍを中継させて行うこととしたが、ＡＳＩＣ３を３つ用いて、マスターＡＳＩＣと２つのスレーブＡＳＩＣとして機能させ、マスターＡＳＩＣのシリアル通信部と、第１のスレーブＡＳＩＣのシリアルインターフェース部と、を接続し、第１のスレーブＡＳＩＣのシリアル通信部と、第２のスレーブＡＳＩＣのシリアルインターフェース部と、を接続することによって、ＣＰＵと第１のスレーブＡＳＩＣとのデータ転送をマスターＡＳＩＣを中継させて行い、ＣＰＵと第２のスレーブＡＳＩＣとのデータ転送をマスターＡＳＩＣと第１のスレーブＡＳＩＣを中継させて行うこととしてもよい。同様に、ＡＳＩＣ３を４つ以上用いて、スレーブＡＳＩＣをより多く接続することも可能である。
【００５０】
また、本実施の形態においては、スレーブＡＳＩＣ３Ｓのデータバス端子Ｄａｔａ［２：０］と、チップセレクト信号ＣＳＢ端子、ライトイネーブル信号ＷＲＢ端子、リードイネーブル信号ＲＤＢ端子を用いて、マスターＡＳＩＣ３Ｍとのシリアルデータ転送を行うこととしたが、データ転送に用いる信号線はこれに限定されない。
【００５１】
その他、上記の実施の形態におけるＡＳＩＣ３及びデータ転送システム１の細部構成、及び詳細動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００５２】
【発明の効果】
請求項１に記載の発明によれば、シリアル信号伝送動作モードに選択された場合に、アドレスバス端子、データバス端子及び制御信号端子のうちシリアルインターフェース部に接続された端子以外の端子を第２のＩ／Ｏポートとして使用することができるので、部品点数を増やさずに、容易にＩ／Ｏポートを追加することができる。ポート用ＩＣを基板上に搭載する必要がないため、基板面積の拡大を抑えることができる。
【００５３】
また、動作モード切換信号端子に入力される動作モード切換信号に応じて、パラレル信号伝送動作モード又はシリアル信号伝送動作モードのいずれか一方の伝送動作モードに選択的に切り換えることができるので、両方の使用目的に対応することができ、特定用途向け半導体集積回路のコストを低減させることができる。
【００５４】
請求項２に記載の発明によれば、シリアル信号伝送動作モードが選択された特定用途向け半導体集積回路は、パラレル信号伝送動作モードが選択された特定用途向け半導体集積回路を中継させてデータ転送を行うため、アドレスバス端子、データバス端子及び制御信号端子のうちシリアルインターフェース部に接続された端子以外の端子をＩ／Ｏポートとして使用することができる。したがって、部品点数の増加による基板面積の拡大を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデータ転送システム１を示す図である。
【図２】ＡＳＩＣ３の回路構成図である。
【図３】ＣＰＵ２からマスターＡＳＩＣ３Ｍへのライトアクセス処理を示すフローチャートである。
【図４】ＣＰＵ２からマスターＡＳＩＣ３Ｍへのリードアクセス処理を示すフローチャートである。
【図５】ＣＰＵ２からスレーブＡＳＩＣ３Ｓへのライトアクセス処理を示すフローチャートである。
【図６】ＣＰＵ２からスレーブＡＳＩＣ３Ｓへのライトアクセス処理におけるマスターＡＳＩＣ３Ｍへの書き込みデータの一例である。
【図７】ＣＰＵ２からスレーブＡＳＩＣ３Ｓへのリードアクセス処理を示すフローチャートである。
【図８】従来の回路構成図である。
【符号の説明】
１  データ転送システム
２  ＣＰＵ
３  ＡＳＩＣ（特定用途向け半導体集積回路）
３Ｍ  マスターＡＳＩＣ（特定用途向け半導体集積回路）
３Ｓ  スレーブＡＳＩＣ（特定用途向け半導体集積回路）
３１  ＣＰＵインターフェース部
３１１  パラレルインターフェース部
３１２  シリアルインターフェース部
３１３  レジスタ群
３２，３６  入力ポート
３３，３７  出力ポート
３４  シリアル通信部
３５  動作モード切換信号端子
４１  ＣＰＵ
４２，４３  ＡＳＩＣ
４４  ポート用ＩＣ
【図１】
2004348561.tif 000003
【図２】
2004348561.tif 000004
【図３】
2004348561.tif 000005
【図４】
2004348561.tif 000006
【図５】
2004348561.tif 000007
【図６】
2004348561.tif 000008
【図７】
2004348561.tif 000009
【図８】
2004348561.tif 000010