(57)【要約】【課題】電源ラインＶＬの幅を比較的狭くしてかつ抵抗の大きな上昇を防止する。【解決手段】電源ラインＶＬの一部を突出させ、ここにコンタクト２６ａ、２６ｂを設け、第２トランジスタ２１のドレイン領域を接続する。コンタクト２６ａ、２６ｂを電源ラインの主たる電流通路からはずしたため、電源ラインＶＬの抵抗を小さくできる。【選択図】　　　　図１
2004004192.tif 000002
【特許請求の範囲】
【請求項１】
複数の電流駆動型の自発光素子を有し、これら自発光素子への電流を制御して表示を行う表示装置であって、
各自発光素子に対応して設けられ、電源ラインから対応する自発光素子への電流を制御する電流制御トランジスタと、
この電流制御トランジスタの一端と電源ラインとは厚み方向で異なる位置に配置されており両者の接続はコンタクトを介し行われ、このコンタクトは電源ラインから突出された接続用部分において電源ラインと接続され、
前記コンタクトを設けることにより電源ラインの電流を流す部分の大きさが減少されることがないことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記電流制御トランジスタは、薄膜トランジスタであり、ゲート電極への制御電圧を供給するゲート用ラインの一部を前記電源ラインと厚み方向で異なり平面的に重畳する位置に配置することを特徴とする表示装置。
【請求項３】
請求項２に記載の表示装置において、
前記電流制御トランジスタの他端はコンタクトにより対応する自発光素子に接続されており、
前記ゲート用ラインは、前記電源ラインと平面的に重畳する位置に配置されることで、前記自発光素子との接続用のコンタクトを迂回することを特徴とする表示装置。
【請求項４】
請求項１〜３のいずれか１つに記載の表示装置において、
前記電源ラインに沿った細長いポリシリコン半導体層を有し、前記接続用部分はこのポリシリコン半導体層のドレイン領域の上方にまで延びそこに前記コンタクトが設けられていることを特徴とする表示装置。
【請求項５】
請求項１〜４のいずれか１つに記載の表示装置において、
前記電流制御トランジスタは、前記電源ラインに沿った細長いポリシリコン半導体層を有し、このポリシリコン半導体層の両端部が一対のドレイン領域、その内側が一対のチャネル領域、中央部が共通のソース領域とされ、一対のチャネル領域の上方にゲート絶縁膜を介し一対のゲート電極が配置され、これら一対のゲート電極は前記電源ラインと厚み方向で異なる位置で平面的に重畳する位置に配置された接続ラインによって接続されていることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば有機エレクトロルミネッセンス素子のような電流駆動型の自発光素子を複数有し、これら自発光素子への電流を制御して表示を行う表示装置に関する。
【０００２】
【従来の技術】
自発光素子であるエレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目され、研究が進められている。
【０００３】
また、なかでも、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置は、高精細な表示装置として期待されている。
【０００４】
図４は、ｍ行ｎ列のアクティブマトリクス型ＥＬ表示装置における各画素の回路構成を示している。ＥＬ表示装置では、基板上に複数本のゲートラインＧＬが行方向に延び、複数本のデータラインＤＬ及び駆動電源ラインＶＬが列方向に延びている。また各画素は有機ＥＬ素子５０と、スイッチング用ＴＦＴ（第１ＴＦＴ）１０、ＥＬ素子駆動用ＴＦＴ（第２ＴＦＴ）２１及び保持容量Ｃｓを備えている。
【０００５】
第１ＴＦＴ１０は、ゲートラインＧＬとデータラインＤＬとに接続されており、ゲート電極にゲート信号（選択信号）を受けてオンする。このときデータラインＤＬに供給されているデータ信号は第１ＴＦＴ１０と第２ＴＦＴ２１との間に接続された保持容量Ｃｓに保持される。第２ＴＦＴ２１のゲート電極には、上記第１ＴＦＴ１０を介して供給されたデータ信号に応じた電圧が供給され、この第２ＴＦＴ２１は、その電圧値に応じた電流を電源ラインＶＬから有機ＥＬ素子５０に供給する。有機ＥＬ素子５０は陽極から注入される正孔と陰極から注入される電子とが発光層内で再結合して発光分子が励起され、この発光分子が励起状態から基底状態に戻る際に発光する。有機ＥＬ素子５０の発光輝度は有機ＥＬ素子５０に供給される電流にほぼ比例しており、上述のように各画素ごとにデータ信号に応じて有機ＥＬ素子５０に流す電流を制御することで、該データ信号に応じた輝度で有機ＥＬ素子を発光し、表示装置全体で所望のイメージ表示が行われる。
【０００６】
【発明が解決しようとする課題】
ここで、有機ＥＬ素子５０は電流駆動型の素子であり、電源ラインＶＬから第２ＴＦＴを介し有機ＥＬ素子５０に十分な電流が供給されることが必要となる。そして、電源ラインＶＬには多数の有機ＥＬ素子５０が接続され、これらに十分な電流を供給するためには、電源ラインＶＬに十分な電流供給能力が必要となる。一方、電源ラインＶＬと第２ＴＦＴ２１の接続には、コンタクトが利用される。すなわち、第２ＴＦＴのドレイン領域と、電源ラインＶＬとは厚み方向で異なる位置に配置されており、これらの接続には厚み方向に形成されたコンタクトが利用される。
【０００７】
ところが、このコンタクトは、コンタクトホールの中に導電材料がコンタクトホールの内面に沿って積層される。このため、電源ラインＶＬのコンタクトを介する電流経路はその距離が大きくなってしまう。通常コンタクトの径は、通常電源ラインＶＬの幅より小さいため、コンタクトの脇に電源ラインＶＬがそのまま残っているが、この部分の面積はかなり小さい。従って、コンタクトを形成することで、電源ラインＶＬの抵抗が大きくなってしまうという問題があった。
【０００８】
電源ラインＶＬの幅を十分大きく取っている場合には、問題が生じなかったが、画素の精細化および開口率の上昇をはかるためには電源ラインＶＬをなるべく細くしたいという要求がある。
【０００９】
本発明は、上記課題に鑑みなされたものであり、電源ラインＶＬの幅を比較的狭くしてかつ抵抗の大きな上昇を防止することができる表示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、複数の電流駆動型の自発光素子を有し、これら自発光素子への電流を制御して表示を行う表示装置であって、各自発光素子に対応して設けられ、電源ラインから対応する自発光素子への電流を制御する電流制御トランジスタと、この電流制御トランジスタの一端と電源ラインとは厚み方向で異なる位置に配置されており両者の接続はコンタクトを介し行われ、このコンタクトは電源ラインから突出された接続用部分において電源ラインと接続され、前記コンタクトを設けることにより電源ラインの電流を流す部分の大きさが減少されることがないことを特徴とする。
【００１１】
このように、コンタクトを電源ラインの電流が主として流れる部分には配置せず、ここからずらして配置している。従って、電源ラインＶＬの抵抗を小さく維持して、各画素の有機ＥＬ素子５０への電流供給を十分なものに維持できる。従って、電源ラインＶＬの幅を比較的小さくすることができ、発光部分の面積の割合である開口率を上昇することができる。
【００１２】
また、前記電流制御トランジスタは、薄膜トランジスタであり、ゲート電極への制御電圧を供給するゲート用ラインの一部を前記電源ラインと厚み方向で異なり平面的に重畳する位置に配置することが好適である。
【００１３】
このように、ゲート用ラインの一部を電源ラインの下方に配置したため、開口率を向上させることができる。
【００１４】
また、前記電流制御トランジスタの他端はコンタクトにより対応する自発光素子に接続されており、前記ゲート用ラインは、前記電源ラインと平面的に重畳する位置に配置されることで、前記自発光素子との接続用のコンタクトを迂回することことが好適である。
【００１５】
また、前記電源ラインに沿った細長いポリシリコン半導体層を有し、前記接続用部分はこのポリシリコン半導体層のドレイン領域の上方にまで延びそこに前記コンタクトが設けられていることが好適である。
【００１６】
このように、電源ラインの一部を半導体層の上方にまでのばし、そこにコンタクトを設けたため、半導体層はほぼまっすぐなままでよい。従って、半導体層を電源ラインの下まで持ってくる場合に比べ、半導体層の長さを短くすることができ、半導体層の電気抵抗を小さくすることができ、第２ＴＦＴの動作を確実なものにできる。
【００１７】
また、前記電流制御トランジスタは、前記電源ラインに沿った細長いポリシリコン半導体層を有し、このポリシリコン半導体層の両端部が一対のドレイン領域、その内側が一対のチャネル領域、中央部が共通のソース領域とされ、一対のチャネル領域の上方にゲート絶縁膜を介し一対のゲート電極が配置され、これら一対のゲート電極は前記電源ラインと厚み方向で異なる位置で平面的に重畳する位置に配置された接続ラインによって接続されていることが好適である。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。図１は、本実施形態の画素の概略構成を示す平面図である。なお、この回路構成は、上述の図４と同一である。
【００１９】
列（縦）方向にはデータラインＤＬおよび電源ラインＶＬが所定間隔で配置され、行（横）方向にはゲートラインＧＬが所定間隔で配置され、これらデータラインＤＬと、ゲートラインＧＬ、電源ラインＶＬで区画された画素エリアに第１、第２ＴＦＴ１０、２１、容量ＣＳ、有機ＥＬ素子５０が設けられている。
【００２０】
データラインＤＬは、例えば、アルミから構成され、これに第１ＴＦＴ１０のドレインがコンタクト１２によって接続されている。ここで、データラインＤＬの画素領域の右上に当たる部分には内側に向けて突出する突出部１２ａが設けられており、ここにコンタクト１２が形成されている。従って、データラインＤＬは、コンタクト１２によってその電流流通部の大きさが小さくなることはない。
【００２１】
第１ＴＦＴ１０は、ガラス基板上に設けられたポリシリコンからなる半導体層１４を有しており、データラインＤＬの突出部１２ａの下方に半導体層１４の一端が延びここが厚み方向に延びるコンタクト１２によって突出部１２ａに接続されている。
【００２２】
第１ＴＦＴ１０は、このコンタクト１２がドレイン領域になっている。そして、この半導体層１４は、行方向に延び、その上方にはゲート絶縁膜を介し、２つのゲート電極１６が配置されている。このゲート電極１６は例えばＭｏ、Ｃｒなどで形成されるゲートラインＧＬから下方（内側）に向けて突出形成されている。半導体層１４は、ゲート電極１６の下方の半導体層１４がチャネル領域になっており、ドレイン領域と反対側の端部がソース領域になっている。
【００２３】
半導体層１４はそのまま延び容量ＣＳの一方側の電極となっている。この容量ＣＳは、半導体層１４と、これに誘電体層を介し対向する容量電極からなっており、この容量電極は容量ラインＳＬの一部として形成されている。容量ラインも例えばＭｏ、Ｃｒなどで形成される。
【００２４】
ポリシリコンからなる半導体層１４は、容量ＣＳの電極の部分からそのまま下方に延びアルミで接続された一対のコンタクト１８ａ、１８ｂを介し第２ＴＦＴのゲート電極２０に接続される。なお、ゲート電極２０は、例えばＭｏで形成される。ここで、第２ＴＦＴ２１は、半導体層２２を有しており、この半導体層２２の両端部が電源ラインＶＬに接続されるドレイン領域、中央部が有機ＥＬ素子５０に接続されるソース領域、ドレイン領域とソース領域の間であってその上方にゲート絶縁膜を介しゲート電極２０が配置される部分がチャネル領域になっている。
【００２５】
ここで、第２ＴＦＴ２１を構成する半導体層２２は、電源ラインＶＬに沿って延びる細長い形状をしている。そして、その上下端の一対のドレイン領域の厚み方向の上方に電源ラインＶＬの一部が突出して一対の突出部２４ａ、２４ｂが形成され、ここにコンタクト２６ａ、２６ｂがそれぞれ形成されて電源ラインＶＬと第２ＴＦＴ２１の一対のドレイン領域との接続が行われる。
【００２６】
図２には、この部分の断面図が示されている。電源ラインＶＬの一部が内側に突出して突出部２４が形成され、この端部がコンタクト２６として、半導体層２２のドレイン領域に接続されている。なお、ガラス基板１の上にＳｉＯ２やＳｉＮの絶縁層２が設けられ、その上に半導体層２２が設けられている。そして、この半導体層２２の上にはゲート絶縁膜３が設けられ、その上に層間絶縁膜４が設けられるが、このゲート絶縁膜３および層間絶縁膜４にコンタクトホールが形成され、ここに電源ラインＶＬと同じアルミが堆積されることでコンタクト２６が形成されている。
【００２７】
このように、突出部２４にコンタクト２６が形成されているため、電源ラインＶＬは、コンタクト２６によってその電流流通部の大きさが小さくなることはない。
【００２８】
図５に、コンタクトを電源ラインＶＬからはずした場合の効果を示す。この図５は、電源ラインＶＬの線幅と、電源ラインＶＬの抵抗の関係を示したもので、本実施形態のようにコンタクト２６を電源ラインＶＬの主道線からはずした場合（実施形態）と、コンタクトを電源ラインＶＬの主道線に位置させた場合（従来例）を示している。これより、本実施形態により、電源ラインＶＬにおける抵抗を減少できることが分かる。
【００２９】
さらに、図１に示すように、ゲート電極２０は、一対のコンタクト１８ａ、１８ｂから一旦電源ラインＶＬの下方に延び、この電源ラインＶＬの下方を図における下方に向けて延びた後内側（右方向）に延び半導体層２２の上方に位置し、図における下方に延びチャネル領域の上方に位置し、その後また電源ラインＶＬの厚み方向の下方に位置し、ソース領域を回避した後、また半導体層２２の上方に位置する。従って、ゲート電極２０は、半導体層２２の内側の領域、すなわち発行領域（陽極３０）には引き回されない。このため、ゲート電極２０が発光領域をカバーすることがないので、発光面積が低下することを防止できる。
【００３０】
そして、第２ＴＦＴ２１のソース領域には、コンタクト２８が配置され、これによってソース領域と有機ＥＬ素子５０の陽極３０が接続されている。なお、この陽極３０は、ＩＴＯ、ＩＺＯなどの透明電極で構成されている。また、有機ＥＬ素子５０は、陽極３０上に形成された有機発光層を含む有機層、およびその上に形成された陰極から構成される。
【００３１】
図３には、コンタクト２８およびその周辺部分の断面図を示す。ガラス基板１上には、ＳｉＯ２やＳｉＮの絶縁膜２が形成され、その上に第２ＴＦＴ２１を構成する半導体層２２が形成されている。また、半導体層２２はゲート絶縁膜３によって覆われている。なお、この断面部分は、不純物がドープされたソース領域であるが、図においてはチャネル領域上に配置されるゲート電極２０に加え、電源ラインＶＬの下方に位置するゲート電極２０の両方を便宜的（実際には、半導体層２２を覆っている）に示している。なお、ゲート電極２０として機能する部分を破線で示している。
【００３２】
ソース領域は、画素エリアの内側に向けて延び、その上方にアルミ製の第１コンタクト２８ａが設けられている。この第１コンタクト２８ａは、ゲート絶縁膜３およびゲート電極２０を覆う層間絶縁膜（例えば、ＳｉＮｘおよびＳｉＯ２の積層膜）４の一部をくりぬいたコンタクトホールを覆うように形成されている。なお、電源ラインＶＬも層間絶縁膜４上に形成されている。
【００３３】
第１コンタクト２８ａの上方および層間絶縁膜４の上方には第１平坦化膜５が形成されており、この第１平坦化膜５の第１コンタクト２８ａの上方にコンタクトホールが形成され、ここに陽極３０の一部がコンタクト２８ｂとして延びている。すなわち、半導体層２２のソース領域にコンタクト２８を介し、陽極３０の一部が二重のコンタクトの形で直接接続されている。このように、コンタクト２８に、陽極３０の一端を直接接続しているため、陽極３０をほぼ長方形に形成でき、有機ＥＬ素子５０の面積を十分大きなものにできる。
【００３４】
なお、陽極３０上には、正孔輸送層、有機発光層、電子輸送層からなる有機層３２が設けられその上方に陰極３４が設けられ、有機ＥＬ素子５０が形成されている。なお、画素として機能しない陽極３０のコンタクト２８上の部分や第１平坦化膜５の上方の部分には、第２平坦化膜６が配置されている。
【００３５】
このように、本実施形態によれば、コンタクト２６ａ、２６ｂを電源ラインＶＬの電流が主として流れる部分には配置せず、ここからずらして配置している。従って、電源ラインＶＬの抵抗を小さく維持して、各画素の有機ＥＬ素子５０への電流供給を十分なものに維持できる。従って、電源ラインＶＬの幅を比較的小さくすることができ、発光部分の面積の割合である開口率を上昇することができる。また、電源ラインＶＬの一部を半導体層２２の上方にまでのばし、そこにコンタクトを設けたため、半導体層２２はほぼまっすぐなままでよい。従って、半導体層２２を電源ラインＶＬの下まで持ってくる場合に比べ、半導体層２２の長さを短くすることができ、半導体層２２の電気抵抗を小さくすることができ、第２ＴＦＴ２１の動作を確実なものにできる。さらに、ゲート電極２０のラインの一部を電源ラインＶＬの下方に配置したため、開口率を上昇することができる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、コンタクトを電源ラインの電流が主として流れる部分には配置せず、ここからずらして配置している。従って、電源ラインＶＬの抵抗を小さく維持して、各画素の有機ＥＬ素子５０への電流供給を十分なものに維持できる。従って、電源ラインＶＬの幅を比較的小さくすることができ、発光部分の面積の割合である開口率を上昇することができる。
【００３７】
また、ゲート用ラインの一部を電源ラインの下方に配置することで、開口率を上昇することができる。
【００３８】
また、電源ラインの一部を半導体層の上方にまでのばし、そこにコンタクトを設けたため、半導体層はほぼまっすぐなままでよい。従って、半導体層を電源ラインの下まで持ってくる場合に比べ、半導体層の長さを短くすることができ、半導体層の電気抵抗を小さくすることができ、第２ＴＦＴの動作を確実なものにできる。
【図面の簡単な説明】
【図１】実施形態の構成を示す平面図である。
【図２】実施形態のコンタクト２６周辺の構成を示す断面図である。
【図３】実施形態のコンタクト２８周辺の構成を示す断面図である。
【図４】画素回路の構成を示す図である。
【図５】コンタクトを電源ラインＶＬからはずした場合の効果を示す図である。
【符号の説明】
１０　第１ＴＦＴ、２０　ゲート電極、２６，２８コンタクト、ＧＬ　ゲート欄、ＶＬ電源ライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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