(57)【要約】【課題】複数のメモリセルへのデータの書き込み又はデータの読み出しを同時に行うことができる半導体装置を提供する。【解決手段】２ポートのメモリセル２〜５と、メモリセル２〜５の２つのポートに接続されたビットラインＢＬａ、ＢＬｂと、メモリセル２〜５の２つのポートに接続されたワードラインＷＬａ１〜ＷＬｂ４と、メモリセル２〜５とビットラインＢＬａ、ＢＬｂとの接続点の間に配置されたスイッチ回路１１〜２３と、スイッチ回路１１〜２３の制御入力に接続された制御線ＣＬａ１〜ＣＬｂ３と、制御線ＣＬａ１〜ＣＬｂ３に信号を供給する制御線駆動回路３１〜３６と、ワードラインＷＬａ１〜ＷＬｂ４に信号を供給するワードライン駆動回路４１〜４８と、ビットラインＢＬａ、ＢＬｂの両端部に接続されたデータリードライトバッファ６〜９とを具備する。【選択図】  図１
2004348857.tif 000002
【特許請求の範囲】
【請求項１】
各々が第１〜第Ｉ（Ｉは、自然数）のポートを有する第１〜第Ｊ（Ｊは、２以上の整数）のメモリセルと、
前記第１〜第Ｊのメモリセルの第１〜第Ｉのポートにそれぞれ接続された第１〜第Ｉのビットラインと、
前記１〜第Ｊのメモリセルの第１〜第Ｉのポートにそれぞれ接続された（Ｉ×Ｊ）本のワードラインと、
各群が（Ｊ−１）個のスイッチ回路を含む第１群〜第Ｉ群のスイッチ回路であって、第Ｋ群（Ｋは、１〜Ｉの整数）に含まれる（Ｊ−１）個のスイッチ回路の入出力経路が第Ｋのビットライン上であって前記第１〜第Ｊのメモリセルと前記第ＫのビットラインとのＪ個の接続点の間にそれぞれ配置された前記第１群〜第Ｉ群のスイッチ回路と、
前記第１群〜第Ｉ群のスイッチ回路の制御入力にそれぞれ接続された第１群〜第Ｉ群の制御線と、
前記（Ｉ×Ｊ）本のワードラインに信号を所定のタイミングでそれぞれ供給する第１群〜第Ｉ群のワードライン駆動回路と、
前記第１群〜第Ｉ群の制御線に信号を所定のタイミングでそれぞれ供給する第１群〜第Ｉ群の制御線駆動回路と、
前記第１〜第Ｉのビットラインの両端部にそれぞれ接続された第１群及び第２群のリードライト回路であって、各群が、前記第１〜第Ｉのビットラインにデータ信号を所定のタイミングで供給し、又は、前記第１〜第Ｊのメモリセルのいずれかによって前記第１〜第Ｉのビットラインに供給されたデータ信号を所定のタイミングで読み取るＩ個のリードライト回路を含む前記第１群及び第２群のリードライト回路と、
を具備する半導体装置。
【請求項２】
前記第１群〜第Ｉ群のワードライン駆動回路が、前記第１〜第Ｊのメモリセルへのデータの順次書き込みを指示する第１の信号又は前記第１〜第Ｊのメモリセルからのデータの順次読み出しを指示する第２の信号に応じて、前記（Ｉ×Ｊ）本のワードラインに信号を順次供給し、
前記第１群又は第２群のリードライト回路が前記第１〜第Ｊのメモリセルから読み取って出力するデータ信号を制御信号に応じて選択し、外部に出力する選択回路と、
前記第１又は第２の信号に応じて、外部から入力されるデータを前記第１〜第Ｉのビットラインに供給すること又は前記第１〜第Ｊのメモリセルによって前記第１〜第Ｉのビットラインに供給されたデータを読み取ることを指示する信号を前記第１群及び第２群のリードライト回路に出力し、前記第１群及び第２群のリードライト回路によって前記第１〜第Ｉのビットラインに供給されたデータを前記第１〜第Ｊのメモリセルに伝達すること又は前記第１〜第Ｊのメモリセルが出力したデータを前記第１群及び第２群のリードライト回路に伝達することを指示する信号を前記第１群〜第Ｉ群のスイッチ回路に出力し、前記第１群又は第２群のリードライト回路が前記第１〜第Ｊのメモリセルから読み取って出力するデータ信号を選択することを指示する前記制御信号を前記選択回路に出力する制御回路と、
を更に具備する請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリセルへのデータの書き込み又はデータの読み出しを同時に行うことが可能な半導体装置に関する。
【０００２】
【従来の技術】
従来のマルチポートメモリについて、図４を参照しながら説明する。図４においては、マトリクス状に配列された複数のメモリセルの内の４個のメモリセル６１〜６４を示している。メモリセル６１〜６４は４つのポートをそれぞれ有しており、これらのポートには、ビットラインＢＬｃ〜ＢＬｆ及びワードラインＷＬｃ１〜ＷＬｃ４、ＷＬｄ１〜ＷＬｄ４、ＷＬｅ１〜ＷＬｅ４、ＷＬｆ１〜ＷＬｆ４が接続されている。
ビットラインＢＬｃ〜ＢＬｆの図４中の下方向の端部には、データリードライトバッファ６５〜６８がそれぞれ接続されており、ワードラインＷＬｃ１〜ＷＬｃ４、ＷＬｄ１〜ＷＬｄ４、ＷＬｅ１〜ＷＬｅ４、ＷＬｆ１〜ＷＬｆ４の図４中の右方向の端部には、ワードライン駆動回路６９〜８４がそれぞれ接続されている。
【０００３】
図４において、ワードライン駆動回路６９〜８４がワードラインＷＬｃ１〜ＷＬｃ４、ＷＬｄ１〜ＷＬｄ４、ＷＬｅ１〜ＷＬｅ４、ＷＬｆ１〜ＷＬｆ４に信号を供給するとともに、データリードライトバッファ６５〜６８がビットラインＢＬｃ〜ＢＬｆにデータ信号を供給することにより、メモリセル６１〜６４へのデータの書き込み又はメモリセル６１〜６４からのデータの読み出しを同時に行うことが可能である。
【０００４】
しかしながら、図４に示す従来のマルチポートメモリにおいては、メモリセル６１〜６４へのデータの書き込み又はメモリセル６１〜６４からのデータの読み出しを同時に行うために、各メモリセルが４つのポートを有している必要があり、メモリセル６１〜６４内の素子数が多くなってしまっていた。また、４本（メモリセル６１〜６４のポート数と同数）のビットラインが必要であるとともに、１６本（メモリセル６１〜６４のポート数とメモリセル６１〜６４の個数の積）のワードラインが必要となっていた。そのため、チップ面積が大きくなってしまっていた。
【０００５】
ところで、列当たりあるいはポート当たりのビット線の数を減少させることにより、配線スペースを減少させ、メモリ全体のサイズを小さくし、高密度のシングル・ポート・メモリ、あるいは多ポート・メモリを実現するメモリ回路が知られている（例えば、特許文献１参照）。
しかしながら、特許文献１に掲載されたメモリ回路は、それぞれが少なくとも１つの読出しポートを持つマトリクス状に配設された複数のメモリセルで構成されるメモリセル・アレイと、複数のメモリセルのうち、同一行のメモリセルに共通接続されたワード線と、複数のメモリセルのうち、同一行にあるｎ（ｎ≧２）列のメモリセルに共通に接続されたビット線とを備え、同一行にありかつビット線を共有するｎ個のメモリセルのアクセストランジスタの電流駆動能力が、１：２：・・・：２ｎ−１  の関係に設定されたものであり、複数のレベルの電流値を識別できるセンスアンプを必要とする。
【０００６】
【特許文献１】
特開平９−２９７９９３号公報（第１頁、図１）
【０００７】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、メモリセル内の素子数並びにワードライン及びビットラインの数を低減し、複数のレベルの電流値を識別できるセンスアンプを必要とすることなく、複数のメモリセルへのデータの書き込み又はデータの読み出しを同時に行うことが可能な半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、各々が第１〜第Ｉ（Ｉは、自然数）のポートを有する第１〜第Ｊ（Ｊは、２以上の整数）のメモリセルと、第１〜第Ｊのメモリセルの第１〜第Ｉのポートにそれぞれ接続された第１〜第Ｉのビットラインと、１〜第Ｊのメモリセルの第１〜第Ｉのポートにそれぞれ接続された（Ｉ×Ｊ）本のワードラインと、各群が（Ｊ−１）個のスイッチ回路を含む第１群〜第Ｉ群のスイッチ回路であって、第Ｋ群（Ｋは、１〜Ｉの整数）に含まれる（Ｊ−１）個のスイッチ回路の入出力経路が第Ｋのビットライン上であって第１〜第Ｊのメモリセルと第ＫのビットラインとのＪ個の接続点の間にそれぞれ配置された第１群〜第Ｉ群のスイッチ回路と、第１群〜第Ｉ群のスイッチ回路の制御入力にそれぞれ接続された第１群〜第Ｉ群の制御線と、（Ｉ×Ｊ）本のワードラインに信号を所定のタイミングでそれぞれ供給する第１群〜第Ｉ群のワードライン駆動回路と、第１群〜第Ｉ群の制御線に信号を所定のタイミングでそれぞれ供給する第１群〜第Ｉ群の制御線駆動回路と、第１〜第Ｉのビットラインの両端部にそれぞれ接続された第１群及び第２群のリードライト回路であって、各群が、第１〜第Ｉのビットラインにデータ信号を所定のタイミングで供給し、又は、第１〜第Ｊのメモリセルのいずれかによって第１〜第Ｉのビットラインに供給されたデータ信号を所定のタイミングで読み取るＩ個のリードライト回路を含む第１群及び第２群のリードライト回路とを具備する。
【０００９】
この半導体装置は、第１群〜第Ｉ群のワードライン駆動回路が、第１〜第Ｊのメモリセルへのデータの順次書き込みを指示する第１の信号又は第１〜第Ｊのメモリセルからのデータの順次読み出しを指示する第２の信号に応じて、（Ｉ×Ｊ）本のワードラインに信号を順次供給し、第１群又は第２群のリードライト回路が第１〜第Ｊのメモリセルから読み取って出力するデータ信号を制御信号に応じて選択し、外部に出力する選択回路と、第１又は第２の信号に応じて、外部から入力されるデータを第１〜第Ｉのビットラインに供給すること又は第１〜第Ｊのメモリセルによって第１〜第Ｉのビットラインに供給されたデータを読み取ることを指示する信号を第１群及び第２群のリードライト回路に出力し、第１群及び第２群のリードライト回路によって第１〜第Ｉのビットラインに供給されたデータを第１〜第Ｊのメモリセルに伝達すること又は第１〜第Ｊのメモリセルが出力したデータを第１群及び第２群のリードライト回路に伝達することを指示する信号を第１群〜第Ｉ群のスイッチ回路に出力し、第１群又は第２群のリードライト回路が第１〜第Ｊのメモリセルから読み取って出力するデータ信号を選択することを指示する制御信号を選択回路に出力する制御回路とを更に具備することとしても良い。
【００１０】
以上の構成によれば、メモリセル内の素子数並びにワードライン及びビットラインの数を低減し、複数のレベルの電流値を識別できるセンスアンプを必要とすることなく、複数のメモリセルへのデータの書き込み又はデータの読み出しを同時に行うことができる。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の第１の実施形態としての半導体装置の一部を示す図である。この半導体装置１は、各々が２つのポートを有し、マトリクス状に配列された複数のメモリセルを具備する。図１においては、複数のメモリセルの内の４個のメモリセル２〜５を示している。
【００１２】
メモリセル２〜５の第１のポートのデータ入出力端子には、ビットラインＢＬａが接続されており、第２のポートのデータ入出力端子には、ビットラインＢＬｂが接続されている。また、メモリセル２〜５の第１のポートの制御入力端子には、ワードラインＷＬａ１〜ＷＬａ４がそれぞれ接続されており、第２のポートの制御入力端子には、ワードラインＷＬｂ１〜ＷＬｂ４がそれぞれ接続されている。
ビットラインＢＬａ上であって、メモリセル２〜５の第１のポートとビットラインＢＬａとの４個の接続点の間には、３個のスイッチ回路１１〜１３の入出力経路が接続されている。同様に、ビットラインＢＬｂ上であって、メモリセル２〜５の第２のポートとビットラインＢＬｂとの４個の接続点の間には、３個のスイッチ回路２１〜２３の入出力経路が接続されている。
【００１３】
スイッチ回路１１〜１３の制御入力には、制御線ＣＬａ１〜ＣＬａ３がそれぞれ接続されており、スイッチ回路２１〜２３の制御入力には、制御線ＣＬｂ１〜ＣＬｂ３がそれぞれ接続されている。
制御線ＣＬａ１〜ＣＬａ３の図１中の右方向の端部には、スイッチ回路１１〜１３の開閉を制御するための信号を制御線ＣＬａ１〜ＣＬａ３に供給する制御線駆動回路３１〜３３がそれぞれ接続されており、制御線ＣＬｂ１〜ＣＬｂ３の図１中の右方向の端部には、スイッチ回路２１〜２３の開閉を制御するための信号を制御線ＣＬｂ１〜ＣＬｂ３に供給する制御線駆動回路３１〜３３がそれぞれ接続されている。
【００１４】
ビットラインＢＬａの図１中上方の端部には、ビットラインＢＬａにデータ信号を供給し又はメモリセル２〜５によってビットラインＢＬａに供給されたデータ信号を読み取るためのデータリードライトバッファ６が接続されている。同様に、ビットラインＢＬａの図１中下方の端部には、データリードライトバッファ８が、ビットラインＢＬｂの図１中上方の端部には、データリードライトバッファ７が、ビットラインＢＬｂの図１中下方の端部には、データリードライトバッファ９が、それぞれ接続されている。
【００１５】
ワードラインＷＬａ１〜ＷＬａ４の図１中の右方向の端部には、メモリセル２〜５の第１のポートへのデータの書き込み又はメモリセル２〜５の第１のポートからのデータの読み出しを制御する信号をワードラインＷＬａ１〜ＷＬａ４に供給するワードライン駆動回路４１〜４４がそれぞれ接続されている。同様に、ワードラインＷＬｂ１〜ＷＬｂ４の図１中の右方向の端部には、メモリセル２〜５の第２のポートへのデータの書き込み又はメモリセル２〜５の第２のポートからのデータの読み出しを制御する信号をワードラインＷＬｂ１〜ＷＬｂ４に供給するワードライン駆動回路４５〜４８がそれぞれ接続されている。
【００１６】
次に、半導体装置１の動作について説明する。
まず、メモリセル２〜５にデータを同時に書き込む場合の動作について説明する。ここでは、データリードライトバッファ６が出力するデータをメモリセル２に、データリードライトバッファ７が出力するデータをメモリセル３に、データリードライトバッファ８が出力するデータをメモリセル４に、データリードライトバッファ９が出力するデータをメモリセル５に、それぞれ書き込むものとする。
【００１７】
この場合、制御線駆動回路３１が、スイッチ回路１１をオフ状態にさせ、制御線駆動回路３２が、スイッチ回路１２をオフ状態にさせ、制御線駆動回路３３が、スイッチ回路１３をオン状態にさせる。また、制御線駆動回路３４が、スイッチ回路２１をオン状態にさせ、制御線駆動回路３５が、スイッチ回路２２をオフ状態にさせ、制御線駆動回路３６が、スイッチ回路２３をオフ状態にさせる。
これにより、ビットラインＢＬａ及びＢＬｂは、図１中の上下方向において電気的に遮断される。
【００１８】
ここで、ワードライン駆動回路４１がワードラインＷＬａ１に、ワードライン駆動回路４６がワードラインＷＬｂ２に、ワードライン駆動回路４３がワードラインＷＬａ３に、ワードライン駆動回路４８がワードラインＷＬｂ４に信号をそれぞれ供給するとともに、データリードライトバッファ６がビットラインＢＬａに、データリードライトバッファ７がビットラインＢＬｂに、データリードライトバッファ８がビットラインＢＬａに、データリードライトバッファ９がビットラインＢＬｂにデータ信号をそれぞれ供給する。
【００１９】
このとき、データリードライトバッファ６がビットラインＢＬａに供給するデータ信号は、メモリセル２の第１のポートに到達するが、スイッチ回路１１及び１２がオフ状態であるため、メモリセル３〜５の第１のポートには到達しない。従って、データリードライトバッファ６がビットラインＢＬａに供給するデータ信号は、メモリセル２にのみ書き込まれることとなる。
【００２０】
データリードライトバッファ７がビットラインＢＬｂに供給するデータ信号は、スイッチ回路２１がオン状態であるため、メモリセル２及び３の第２のポートに到達するが、スイッチ回路２２及び２３がオフ状態であるため、メモリセル４及び５の第２のポートには到達しない。また、ワードライン駆動回路４６はワードラインＷＬｂ２に信号を供給するが、ワードライン駆動回路４５はワードラインＷＬｂ１に信号を供給しない。従って、データリードライトバッファ７がビットラインＢＬｂに供給するデータ信号は、メモリセル３にのみ書き込まれることとなる。
【００２１】
データリードライトバッファ８がビットラインＢＬａに供給するデータ信号は、スイッチ回路１３がオン状態であるため、メモリセル４及び５の第１のポートに到達するが、スイッチ回路１１及び１２がオフ状態であるため、メモリセル２及び３の第１のポートには到達しない。また、ワードライン駆動回路４３はワードラインＷＬａ３に信号を供給するが、ワードライン駆動回路４４はワードラインＷＬａ４に信号を供給しない。従って、データリードライトバッファ８がビットラインＢＬａに供給するデータ信号は、メモリセル４にのみ書き込まれることとなる。
【００２２】
データリードライトバッファ９がビットラインＢＬｂに供給するデータ信号は、メモリセル５の第２のポートに到達するが、スイッチ回路２２及び２３がオフ状態であるため、メモリセル２〜４の第２のポートには到達しない。従って、データリードライトバッファ９がビットラインＢＬｂに供給するデータ信号は、メモリセル５にのみ書き込まれることとなる。
【００２３】
なお、ここでは、データリードライトバッファ６が出力するデータをメモリセル２に、データリードライトバッファ７が出力するデータをメモリセル３に、データリードライトバッファ８が出力するデータをメモリセル４に、データリードライトバッファ９が出力するデータをメモリセル５に書き込むこととしているが、例えば、データリードライトバッファ５が出力するデータをメモリセル３に、データリードライトバッファ６が出力するデータをメモリセル２に、データリードライトバッファ７が出力するデータをメモリセル５に、データリードライトバッファ８が出力するデータをメモリセル４に書き込むことも可能である。
【００２４】
次に、メモリセル２〜５からデータを同時に読み出す場合の動作について説明する。ここでは、メモリセル２が出力するデータをリードライトバッファ６が、メモリセル３が出力するデータをリードライトバッファ７が、メモリセル４が出力するデータをリードライトバッファ８が、メモリセル５が出力するデータをリードライトバッファ９が、それぞれ読み出すものとする。
【００２５】
この場合、制御線駆動回路３１が、スイッチ回路１１をオフ状態にさせ、制御線駆動回路３２が、スイッチ回路１２をオフ状態にさせ、制御線駆動回路３３が、スイッチ回路１３をオン状態にさせる。また、制御線駆動回路３４が、スイッチ回路２１をオン状態にさせ、制御線駆動回路３５が、スイッチ回路２２をオフ状態にさせ、制御線駆動回路３６が、スイッチ回路２３をオフ状態にさせる。
これにより、ビットラインＢＬａ及びＢＬｂは、図１中の上下方向において電気的に遮断される。
【００２６】
ここで、ワードライン駆動回路４１がワードラインＷＬａ１に、ワードライン駆動回路４６がワードラインＷＬｂ２に、ワードライン駆動回路４３がワードラインＷＬａ３に、ワードライン駆動回路４８がワードラインＷＬｂ４に信号をそれぞれ供給すると、メモリセル２の第１のポートからビットラインＢＬａに、メモリセル３の第２のポートからビットラインＢＬｂに、メモリセル４の第１のポートからビットラインＢＬａに、メモリセル５の第２のポートからビットラインＢＬｂに、データ信号がそれぞれ供給される。
【００２７】
このとき、メモリセル２がビットラインＢＬａに供給するデータ信号は、データリードライトバッファ６に到達するが、スイッチ回路１１及び１２がオフ状態であるため、データリードライトバッファ８には到達しない。従って、メモリセル２がビットラインＢＬａに供給するデータ信号は、データリードライトバッファ６にのみ読み出されることとなる。
【００２８】
メモリセル３がビットラインＢＬｂに供給するデータ信号は、スイッチ回路２１がオン状態であるため、データリードライトバッファ７に到達するが、スイッチ回路２２及び２３がオフ状態であるため、データリードライトバッファ９には到達しない。従って、メモリセル３がビットラインＢＬｂに供給するデータ信号は、データリードライトバッファ７のみによって読み出されることとなる。
【００２９】
メモリセル４がビットラインＢＬａに供給するデータ信号は、スイッチ回路１３がオン状態であるため、データリードライトバッファ８に到達するが、スイッチ回路１１及び１２がオフ状態であるため、データリードライトバッファ６には到達しない。従って、メモリセル４がビットラインＢＬａに供給するデータ信号は、データリードライトバッファ８のみによって読み出されることとなる。
【００３０】
メモリセル５がビットラインＢＬｂに供給するデータ信号は、データリードライトバッファ９に到達するが、スイッチ回路２２及び２３がオフ状態であるため、データリードライトバッファ７には到達しない。従って、メモリセル５がビットラインＢＬｂに供給するデータ信号は、データリードライトバッファ９のみによって読み出されることとなる。
【００３１】
なお、ここでは、メモリセル２が出力するデータをデータリードライトバッファ６が、メモリセル３が出力するデータをデータリードライトバッファ７が、メモリセル４が出力するデータをデータリードライトバッファ８が、メモリセル５が出力するデータをデータリードライトバッファ９が、それぞれ読み出すこととしているが、例えば、メモリセル２が出力するデータをデータリードライトバッファ７が、メモリセル３が出力するデータをデータリードライトバッファ６が、メモリセル４が出力するデータをデータリードライトバッファ９が、メモリセル５が出力するデータをデータリードライトバッファ８が、それぞれ読み出すことも可能である。
【００３２】
このように、半導体装置１によれば、２ポートのメモリセル２〜５及び２本のビットラインＢＬａ、ＢＬｂを用いてメモリセル２〜５へのデータの書き込み又はデータの読み出しを同時に行うことができる。
【００３３】
次に、本発明の第２の実施形態について説明する。図２は、本発明の第２の実施形態としてのＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）メモリを示す図である。図２に示すように、ＦＩＦＯメモリ５０は、メモリセルアレイ５１と、ワードライン駆動回路群５２と、制御線駆動回路群５３と、第１データリードライトバッファ群５４と、第２データリードライトバッファ群５５と、ＦＩＦＯ制御回路５６と、セレクタ５７とを具備する。
【００３４】
メモリセルアレイ５１は、各々が１つのポートを有し、２５６行×８列のマトリクス状に配列された２０４８個のメモリセルを具備しており、８ビット幅のデータを２５６個格納することが可能である。図２においては、２０４８個のメモリセルの内の８個のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、…を示している。
メモリセルＭＣ１１、ＭＣ２１、…のデータ入出力端子には、ビットラインＢＬ１が接続されており、メモリセルＭＣ１２、ＭＣ２２、…のデータ入出力端子には、ビットラインＢＬ２が接続されている。また、メモリセルＭＣ１１、ＭＣ１２、…の制御入力端子には、ワードラインＷＬ１が接続されており、メモリセルＭＣ２１、ＭＣ２２、…の制御入力端子には、ワードラインＷＬ２が接続されており、メモリセルＭＣ３１、ＭＣ３２、…の制御入力端子には、ワードラインＷＬ３が接続されており、メモリセルＭＣ４１、ＭＣ４２、…の制御入力端子には、ワードラインＷＬ４が接続されている。
【００３５】
ビットラインＢＬ１、ＢＬ２、…の図２中の上方の端部には、ビットラインＢＬ１、ＢＬ２、…にデータを供給し又はメモリセルＭＣ１１、ＭＣ１２、…によってビットラインＢＬ１、ＢＬ２、…に供給されたデータを読み取るための８個のデータリードライトバッファを含む第１データリードライトバッファ群５４が接続されている。同様に、ビットラインＢＬ１、ＢＬ２、…の図２中の下方の端部には、８個のデータリードライトバッファを含む第２データリードライトバッファ群５５が接続されている。
ワードラインＷＬ１、ＷＬ２、…の図２中の左方向の端部には、メモリセルＭＣ１１、ＭＣ１２、…へのデータの書き込み又はメモリセルＭＣ１１、ＭＣ１２、…からのデータの読み出しを制御する信号をワードラインＷＬ１、ＷＬ２、…に供給する２５６個のワードライン駆動回路を含むワードライン駆動回路群５２が接続されている。
【００３６】
ビットラインＢＬ１上であって、メモリセルＭＣ１１、ＭＣ２１、…のポートとビットラインＢＬ１との２５６個の接続点の間には、２５５個のスイッチ回路ＳＷ１１、ＳＷ２１、…の入出力経路が接続されている。同様に、ビットラインＢＬ２上であって、メモリセルＭＣ１２、ＭＣ２２、…のポートとビットラインＢＬ２との２５６個の接続点の間には、２５５個のスイッチ回路ＳＷ１２、ＳＷ２２、…の入出力経路が接続されている。
【００３７】
スイッチ回路ＳＷ１１、ＳＷ１２、…の制御入力には、制御線ＣＬ１が接続されており、スイッチ回路ＳＷ２１、ＳＷ２２、…の制御入力には、制御線ＣＬ２が接続されており、スイッチ回路ＳＷ３１、ＳＷ３２、…の制御入力には、制御線ＣＬ３が接続されており、スイッチ回路ＳＷ４１、ＳＷ４２、…の制御入力には、制御線ＣＬ４が接続されている。
制御線ＣＬ１、ＣＬ２、…の図２中の右方向の端部には、スイッチ回路ＳＷ１１、ＳＷ１２、…の開閉を制御するための信号を制御線ＣＬ１、ＣＬ２、…に供給する２５５個の制御線駆動回路を含む制御線駆動回路群５３が接続されている。
【００３８】
ワードライン駆動回路群５２には、外部からライトストローブ信号又はリードストローブ信号が供給され、ワードライン駆動回路群５２は、ライトストローブ信号又はリードストローブ信号に応じて、ワードラインＷＬ１、ＷＬ２、…に信号を供給する。
ライトストローブ信号及びリードストローブ信号は、ＦＩＦＯ制御回路５６にも供給され、ＦＩＦＯ制御回路５６は、ライトストローブ信号又はリードストローブ信号に応じて、制御線駆動回路群５３、第１データリードライトバッファ群５４、第２データリードライトバッファ群５５、及び、セレクタ５７を制御する。
【００３９】
図３は、ＦＩＦＯメモリ５０の動作タイミングを示すタイミングチャートである。
図３に示すように、時刻ｔ０において、ライトストローブ信号が外部からＦＩＦＯメモリ５０に入力されると、ワードライン駆動回路群５２は、ワードラインＷＬ１に信号を供給する。一方、ＦＩＦＯ制御回路５６は、全てのスイッチ回路をオンにさせるように制御線駆動回路群５３に指示し、動作しないように第１データリードライトバッファ群５４に指示し、外部から入力される入力データをビットラインＢＬ１、ＢＬ２、…に供給するように第２データリードライトバッファ群５５に指示し、動作しないようにセレクタ５７に指示する。ビットラインＢＬ１、ＢＬ２、…に供給されたデータは、ワードラインＷＬ１に信号が供給されているため、メモリセルアレイ５１内の第１行目のメモリセルＭＣ１１、ＭＣ１２、…に書き込まれることとなる。
【００４０】
その後、ワードライン駆動回路群５２は、ワードラインＷＬ２、ＷＬ３、…に信号を順次供給し、第２データリードライトバッファ群５５は、外部から順次入力されるデータをビットラインＢＬ１、ＢＬ２、…に供給する。これにより、外部から入力されるデータが、メモリセルアレイ５１に順次格納されることとなる。
【００４１】
次に、時刻ｔ１において、リードストローブ信号が外部からＦＩＦＯメモリ５０に入力されると、ワードライン駆動回路群５２は、ワードラインＷＬ５７とＷＬ１に信号を供給する。一方、ＦＩＦＯ制御回路５６は、スイッチ回路ＳＷ１１、ＳＷ１２、…をオフ状態にさせるための信号を制御線ＣＬ１に供給するように制御線駆動回路群５３に指示し、ビットラインＢＬ１、ＢＬ２、…からデータを読み取ってセレクタ５７に供給するように第１データリードライトバッファ群５４に指示し、外部から入力される入力データをビットラインＢＬ１、ＢＬ２、…に供給するように第２データリードライトバッファ群５５に指示し、第１データリードライトバッファ群５４から供給されるデータを外部に出力するようにセレクタ５７に指示する。
【００４２】
第２データリードライトバッファ群５５によってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、メモリセルアレイ５１内の第２行目〜第２５６行目のメモリセルには到達するが、スイッチ回路ＳＷ１１、ＳＷ１２、…がオフ状態となっているため、第１行目のメモリセルＭＣ１１、ＭＣ１２、…には到達しない。従って、第２データリードライトバッファ群５５によってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、メモリセルアレイ５１内の第５７行目のメモリセルに書き込まれることとなる。
【００４３】
一方、第１行目のメモリセルＭＣ１１、ＭＣ１２、…は、ワードラインＷＬ１に供給された信号に応じて、格納しているデータをビットラインＢＬ１、ＢＬ２、…に供給する。第１行目のメモリセルＭＣ１１、ＭＣ１２、…によってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、第１データリードライトバッファ群５４には到達するが、スイッチ回路ＳＷ１１、ＳＷ１２、…がオフ状態となっているため、第２データリードライトバッファ群５５には到達しない。従って、第１行目のメモリセルＭＣ１１、ＭＣ１２、…によってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、第１データリードライトバッファ群５４によって読み取られ、セレクタ５７によって外部に出力される。
【００４４】
その後、ワードライン駆動回路群５２は、ワードラインＷＬ５８とＷＬ２、ＷＬ５９とＷＬ３、…に信号を順次供給し、制御線駆動回路群５３は、スイッチ回路をオフ状態にさせるための信号を制御線ＣＬ２、ＣＬ３、…に順次供給し、第１データリードライトバッファ群５４は、ビットラインＢＬ１、ＢＬ２、…からデータを順次読み取ってセレクタ５７に供給し、第２データリードライトバッファ群５５は、外部から順次入力されるデータをビットラインＢＬ１、ＢＬ２、…に供給する。これにより、外部から入力されるデータが、メモリセルアレイ５１に順次格納されるとともに、メモリセルアレイ５１に格納されているデータが、順次出力されることとなる。
【００４５】
次に、時刻ｔ２において、メモリセルアレイ５１内の第２５６行目のメモリセルへのデータの格納及び第２００行目のメモリセルに格納されているデータの読み出しが終了すると、ＦＩＦＯ制御回路５６は、スイッチ回路ＳＷ１１、ＳＷ１２、…をオフ状態にさせるための信号を制御線ＣＬ１に供給するように制御線駆動回路群５３に指示し、外部から入力される入力データをビットラインＢＬ１、ＢＬ２、…に供給するように第１データリードライトバッファ群５４に指示し、ビットラインＢＬ１、ＢＬ２、…からデータを読み取ってセレクタ５７に供給するように第２データリードライトバッファ群５５に指示し、第２データリードライトバッファ群５５から供給されるデータを外部に出力するようにセレクタ５７に指示する。
【００４６】
第１データリードライトバッファ群５４によってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、メモリセルアレイ５１内の第１行目のメモリセルには到達するが、スイッチ回路ＳＷ１１、ＳＷ１２、…がオフ状態となっているため、第２行目〜第２５６行目のメモリセル及び第２データリードライトバッファ群５５には到達しない。従って、第１データリードライトバッファ群５４によってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、メモリセルアレイ５１内の第１行目のメモリセルに書き込まれることとなる。
【００４７】
一方、第２０１行目のメモリセルは、ワードラインＷＬ２０１に供給された信号に応じて、格納しているデータをビットラインＢＬ１、ＢＬ２、…に供給する。第２０１行目のメモリセルによってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、第２データリードライトバッファ群５５には到達するが、スイッチ回路ＳＷ１１、ＳＷ１２、…がオフ状態となっているため、第１データリードライトバッファ群５４には到達しない。従って、第２０１行目のメモリセルによってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、第２データリードライトバッファ群５５によって読み取られ、セレクタ５７によって外部に出力される。
【００４８】
その後、ワードライン駆動回路群５２は、ワードラインＷＬ２とＷＬ２０２、ＷＬ３とＷＬ２０３、…に信号を順次供給し、制御線駆動回路群５３は、スイッチ回路をオフ状態にさせるための信号を制御線ＣＬ２、ＣＬ３、…に順次供給し、第１データリードライトバッファ群５４は、外部から順次入力されるデータをビットラインＢＬ１、ＢＬ２、…に供給し、第２データリードライトバッファ群５５は、ビットラインＢＬ１、ＢＬ２、…からデータを読み取ってセレクタ５７に順次供給する。これにより、外部から入力されるデータが、メモリセルアレイ５１に順次格納されるとともに、メモリセルアレイ５１に格納されているデータが、順次出力されることとなる。
【００４９】
次に、時刻ｔ３において、メモリセルアレイ５１内の第２５６行目のメモリセルに格納されているデータの読み出し及び第５６行目のメモリセルへのデータの格納が終了すると、ＦＩＦＯ制御回路５６は、スイッチ回路ＳＷ１１、ＳＷ１２、…をオフ状態にさせるための信号を制御線ＣＬ１に供給するように制御線駆動回路群５３に指示し、ビットラインＢＬ１、ＢＬ２、…からデータを読み取ってセレクタ５７に供給するように第１データリードライトバッファ群５４に指示し、外部から入力される入力データをビットラインＢＬ１、ＢＬ２、…に供給するように第２データリードライトバッファ群５５に指示し、第１データリードライトバッファ群５４から供給されるデータを外部に出力するようにセレクタ５７に指示する。
【００５０】
第２データリードライトバッファ群５５によってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、メモリセルアレイ５１内の第５７行目のメモリセルには到達するが、スイッチ回路ＳＷ１１、ＳＷ１２、…がオフ状態となっているため、第１行目のメモリセル及び第１データリードライトバッファ群５４には到達しない。従って、第２データリードライトバッファ群５５によってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、メモリセルアレイ５１内の第５７行目のメモリセルに書き込まれることとなる。
【００５１】
一方、第１行目のメモリセルは、ワードラインＷＬ１に供給された信号に応じて、格納しているデータをビットラインＢＬ１、ＢＬ２、…に供給する。第１行目のメモリセルによってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、第１データリードライトバッファ群５４には到達するが、スイッチ回路ＳＷ１１、ＳＷ１２、…がオフ状態となっているため、第２データリードライトバッファ群５５には到達しない。従って、第１行目のメモリセルによってビットラインＢＬ１、ＢＬ２、…に供給されたデータは、第１データリードライトバッファ群５４によって読み取られ、セレクタ５７によって外部に出力される。
【００５２】
その後、ワードライン駆動回路群５２は、ワードラインＷＬ５８とＷＬ２、ＷＬ５９とＷＬ３、…に信号を順次供給し、制御線駆動回路群５３は、スイッチ回路をオフ状態にさせるための信号を制御線ＣＬ２、ＣＬ３、…に順次供給し、第１データリードライトバッファ群５４は、ビットラインＢＬ１、ＢＬ２、…からデータを順次読み取ってセレクタ５７に供給し、第２データリードライトバッファ群５５は、外部から順次入力されるデータをビットラインＢＬ１、ＢＬ２、…に供給する。これにより、外部から入力されるデータが、メモリセルアレイ５１に順次格納されるとともに、メモリセルアレイ５１に格納されているデータが、順次出力されることとなる。
【００５３】
このように、ＦＩＦＯメモリ５０によれば、１ポートのメモリセルを用いて、メモリセルへのデータの書き込み又はデータの読み出しを同時に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置を示す図。
【図２】本発明の第２実施形態に係るＦＩＦＯメモリを示す図。
【図３】図２のＦＩＦＯメモリのタイミングチャート。
【図４】従来のマルチポートメモリを示す図。
【符号の説明】
１  半導体装置、２〜５、６１〜６４、ＭＣ１１、ＭＣ１２、…  メモリセル、６〜９、６５〜６８  データリードライトバッファ、１１〜１３、２１〜２３、ＳＷ１１、ＳＷ１２、…  スイッチ回路、３１〜３６  制御線駆動回路、４１〜４８、６９〜８４  ワードライン駆動回路、ＢＬａ〜ＢＬｆ、ＢＬ１、ＢＬ２、…  ビットライン、ＷＬａ１〜ＷＬａ４、ＷＬｂ１〜ＷＬｂ４、ＷＬｃ１〜ＷＬｃ４、ＷＬｄ１〜ＷＬｄ４、ＷＬｅ１〜ＷＬｅ４、ＷＬｆ１〜ＷＬｆ４、ＷＬ１、ＷＬ２、…  ワードライン、ＣＬａ１〜ＣＬａ３、ＣＬｂ１〜ＣＬｂ３、ＣＬ１、ＣＬ２、…  制御線、５０  ＦＩＦＯメモリ、５１  メモリセルアレイ、５２  ワードライン駆動回路群、５３  制御線駆動回路群、５４  第１データリードライトバッファ群、５５  第２データリードライトバッファ群、５６  ＦＩＦＯ制御回路、５７  セレクタ、
【図１】
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【図２】
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【図３】
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【図４】
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