(57)【要約】【課題】電子部品などのサンプル１２からのアナログ入力データをアナログ／デジタル変換器１８にてデジタルデータに変換し、測定を行う測定装置１１において、前記サンプル１２の高速な挙動を、低コストに検出する。【解決手段】前記アナログ／デジタル変換器１８の前段側に、前記アナログ入力データのピーク値を検出し、保持するピークホールド回路１５，１６および読出し用サンプルホールド回路１７を介在する。したがって、Ａ／Ｄ変換器１８のサンプリングタイミング間で、電子部品の短絡などのように、アナログ入力データが瞬時に変化し、復帰するような変化が生じても、その変化を検出し、保持することができ、こうしてＡ／Ｄ変換器１８のサンプリング速度を上回る高速な挙動を検出することができる。【選択図】  図１
2004251856.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力データをアナログ／デジタル変換器にてデジタルデータに変換し、そのデジタルデータを用いて測定を行う装置において、
前記アナログ／デジタル変換器の前段側に、前記アナログ入力データのピーク値を検出して保持するピークホールド手段を介在することを特徴とする測定装置。
【請求項２】
前記アナログ入力は多チャネルであること特徴とする請求項１記載の測定装置。
【請求項３】
前記ピークホールド手段は、
前記アナログ入力データの最大値および最小値をそれぞれ検出して保持する上限ピークホールド回路および下限ピークホールド回路と、
前記上限ピークホールド回路および下限ピークホールド回路のデータを入力して保持し、前記アナログ／デジタル変換器のサンプリングタイミングで前記アナログ／デジタル変換器へ出力する読出し用サンプルホ−ルド回路とを備えて構成されることを特徴とする請求項１または２記載の測定装置。
【請求項４】
前記ピークホールド手段は、
アナログ入力電圧で充電されるホールド用のコンデンサと、
前記アナログ入力電圧を前記コンデンサに与える逆流防止用のダイオードと、
前記ダイオードと並列に設けられ、前記ダイオードの端子間を短絡することで前記コンデンサの充電電圧を前記アナログ入力電圧に等しくしてリセットさせるリセット用の短絡スイッチとを備えて構成されることを特徴とする請求項１〜３の何れか１項に記載の測定装置。
【請求項５】
前記ピークホールド手段は、
アナログ入力電圧で充電されるホールド用のコンデンサと、
前記アナログ入力電圧を前記コンデンサに与える逆流防止用のダイオードと、
前記ダイオードと並列に設けられ、前記ダイオードの端子間を短絡することで前記コンデンサの充電電圧を前記アナログ入力電圧に等しくしてリセットさせるリセット用の短絡スイッチと、
前記コンデンサのホールド電圧を出力するスイッチとを備える系統を複数系統備えて構成され、
何れか１つの系統が前記短絡スイッチが遮断してピークホールド動作に使用され、残余の系統が前記短絡スイッチが導通して前記アナログ入力電圧にリセットされることを特徴とする請求項１〜３の何れか１項に記載の測定装置。
【請求項６】
ストレス印加手段によって測定対象にストレスを印加しつつ、その測定対象からの入力データを規定のサンプリングタイミングで読込んで測定を行う装置において、
前記入力データを予め定める基準値と比較し、基準値を超えると、前記ストレス印加手段によるストレス印加を解除させる比較手段を含むことを特徴とする測定装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子部品の試験などに好適に用いられ、測定対象にストレスを与えて、異常の発生の有無などを測定するための装置に関する。
【０００２】
【従来の技術】
集積回路やそれを搭載した基板およびトランジスタやコンデンサ等の素子などの前記電子部品には、その信頼性を確保するために、温度や湿度等の環境に対する試験や振動などの機械的な試験、および通電試験などの各種のストレスを与えた試験が行われる。しかも、それらの試験は、個々の部品に対して行われる必要があり、また信頼性を評価する場合などでは、過大なストレスを与える加速試験が行われるけれども、それでも１００時間から１０００時間に亘る長時間を要する場合もある。一方、測定装置は、個々の部品に対して設けることはできず、時分割でデータを取込むことになる。
【０００３】
図５は、典型的な従来技術の測定装置１の電気的構成を示すブロック図である。前記電子部品などのサンプル２には、ストレス印加回路３から、前記振動や通電などによってストレスが印加されている。前記サンプル２の測定端に現れる電圧や電流などの電気的物理量は、入力バッファ４を介して、アナログ電圧としてアナログ／デジタル変換器５に入力される。前記入力バッファ４は、高入力インピーダンスのアンプであり、前記電圧や電流を前記測定端から取出すことによる影響を、サンプル２に与えないように介在されている。前記アナログ／デジタル変換器５は、予め定めるサンプリングタイミング毎に前記入力バッファ４からの出力電圧をデジタル変換する。
【０００４】
前記アナログ／デジタル変換器５での変換結果は、マイクロコンピュータ等で実現される処理回路６を介して、半導体メモリ等で実現される記憶装置７に入力され、予め定めるサンプル数が順次更新されて格納されている。前記処理回路６は、記憶装置７に格納されているデータを比較演算して、サンプル２に異常が発生していないかを監視し、異常が発生すると、その異常発生時のデータや発生タイミングなどを記憶する。また、異常が発生すると、前記処理回路６は、出力回路８を介して前記ストレス印加回路３によるストレス印加を停止させ、サンプル２に異常発生時の状態を保持させる。
【０００５】
【発明が解決しようとする課題】
上述のような従来技術では、電子部品の短絡などのように、アナログ入力データが瞬時に変化し、復帰するような変化がサンプル２に生じた場合、その変化がアナログ／デジタル変換器５のサンプリングタイミング間で起これば、その変化を検出できないという問題がある。このため、サンプル２に予想される挙動を検出可能な短いサンプリング周期でサンプリングを行う必要があるけれども、一般的にアナログ／デジタル変換器５のサンプリング周期としては、数ｍ〜数十ｍｓｅｃが限界であり、前記サンプル２に生じる挙動を確実に検出することができない。特に、電子部品の試験のように、入力チャネル数が数百〜数千チャネルにも及び、それらの入力を時分割で切換えてアナログ／デジタル変換器５を共用するような場合には、前記サンプリング周期が長くなり、前記問題が一層顕著である。
【０００６】
ここで、前記電子部品の試験の代表として、イオンマイグレーション試験では、材料中のイオン化した原子（主に金属イオン）が、電界に沿って移動して細い針状に析出し、端子や回路間を短絡した瞬間に、印加電圧のエネルギによって蒸発してしまう。この現象を、たとえば端子間の抵抗値で見ると、絶縁状態（無限大）であったのが、一瞬０近くに低下し、再び絶縁状態に復帰する。
【０００７】
同様に、電解コンデンサを組立てた後、絶縁膜を生成するために通電を行うエージング（成膜）工程では、前記絶縁膜に不良箇所があると、コンデンサに充電された電荷がその不良箇所に瞬間的に流れ、その不良箇所は焼き切れてしまい、以後は良品のように見えてしまう。また、コネクタの瞬断や半田クラックの評価試験では、接合部に定電流を流して振動や衝撃を与え、その接合部間の電圧変化から接合抵抗の変化を検出しており、通常は瞬間的な抵抗値の変化が現れ、直ぐに元の抵抗値に復帰してしまう。
【０００８】
したがって、このようなサンプル２に生じる瞬間的な挙動を検出できないと、不良を見逃してしまうことになる。一方、ＤＳＰ（デジタル・シグナル・プロセッサ）等のような専用の集積回路を用いることで、サンプリング周波数などで要求される性能を満足することができるけれども、コストが嵩み、実現は困難である。
【０００９】
本発明の目的は、測定対象の高速な挙動を、低コストに検出することができる測定装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明の測定装置は、アナログ入力データをアナログ／デジタル変換器にてデジタルデータに変換し、そのデジタルデータを用いて測定を行う装置において、前記アナログ／デジタル変換器の前段側に、前記アナログ入力データのピーク値を検出して保持するピークホールド手段を介在することを特徴とする。
【００１１】
上記の構成によれば、アナログ／デジタル変換器のサンプリングタイミング間で、電子部品の短絡などのように、アナログ入力データが瞬時に変化し、復帰するような変化が生じても、その変化はピークホールド手段で検出され、保持されているので、前記アナログ／デジタル変換器のサンプリング速度を上回る高速な挙動を検出することができる。
【００１２】
また、前記サンプリング速度が遅くても異常を判定することができるので、アナログ／デジタル変換結果から異常を判定するにあたって、判定に使用するための該アナログ／デジタル変換結果を格納するメモリの容量も抑えることができる。さらにまた、専用の集積回路を作成したりする必要はなく、ピークホールド回路などの汎用の部品から成るピークホールド手段を設けることで、低コストに実現することができる。
【００１３】
また、本発明の測定装置では、前記アナログ入力は多チャネルであること特徴とする。
【００１４】
上記の構成によれば、入力チャネル数が多くなる程、前記アナログ／デジタル変換器のサンプリングタイミングの間隔が長くなるので、本発明が特に好適である。
【００１５】
さらにまた、本発明の測定装置では、前記ピークホールド手段は、前記アナログ入力データの最大値および最小値をそれぞれ検出して保持する上限ピークホールド回路および下限ピークホールド回路と、前記上限ピークホールド回路および下限ピークホールド回路のデータを入力して保持し、前記アナログ／デジタル変換器のサンプリングタイミングで前記アナログ／デジタル変換器へ出力する読出し用サンプルホ−ルド回路とを備えて構成されることを特徴とする。
【００１６】
上記の構成によれば、アナログ／デジタル変換後のデータの差分を求めることで、測定対象の異常などを正確に検出することができる。
【００１７】
また、本発明の測定装置では、前記ピークホールド手段は、アナログ入力電圧で充電されるホールド用のコンデンサと、前記アナログ入力電圧を前記コンデンサに与える逆流防止用のダイオードと、前記ダイオードと並列に設けられ、前記ダイオードの端子間を短絡することで前記コンデンサの充電電圧を前記アナログ入力電圧に等しくしてリセットさせるリセット用の短絡スイッチとを備えて構成されることを特徴とする。
【００１８】
上記の構成によれば、たとえばアナログ入力からコンデンサに向かって、ダイオードが順方向に挿入されている場合、アナログ入力電圧が上昇するとコンデンサの充電電圧も上昇し、前記アナログ入力電圧が降下しても、前記ダイオードの働きによって、その充電電圧は維持され、こうしてピークホールド動作が行われる。一方、短絡スイッチが導通している期間だけ、コンデンサの充電電圧は前記アナログ入力電圧に等しくなってリセットされる。こうして、前記ピークホールド手段を具体的に構成することができる。
【００１９】
さらにまた、本発明の測定装置では、前記ピークホールド手段は、アナログ入力電圧で充電されるホールド用のコンデンサと、前記アナログ入力電圧を前記コンデンサに与える逆流防止用のダイオードと、前記ダイオードと並列に設けられ、前記ダイオードの端子間を短絡することで前記コンデンサの充電電圧を前記アナログ入力電圧に等しくしてリセットさせるリセット用の短絡スイッチと、前記コンデンサのホールド電圧を出力するスイッチとを備える系統を複数系統備えて構成され、何れか１つの系統が前記短絡スイッチが遮断してピークホールド動作に使用され、残余の系統が前記短絡スイッチが導通して前記アナログ入力電圧にリセットされることを特徴とする。
【００２０】
上記の構成によれば、何れか１つの系統が順次前述のようなピークホールド動作を行うことで、連続したピークの監視・検出を行うことができるとともに、ホールド電圧のリセットを要求されるサンプリング期間内に終了させる必要はなく、リセットする時間を充分に確保することができる。
【００２１】
また、本発明の測定装置は、ストレス印加手段によって測定対象にストレスを印加しつつ、その測定対象からの入力データを規定のサンプリングタイミングで読込んで測定を行う装置において、前記入力データを予め定める基準値と比較し、基準値を超えると、前記ストレス印加手段によるストレス印加を解除させる比較手段を含むことを特徴とする。
【００２２】
上記の構成によれば、測定装置が読込んだデータから異常発生を判断し、ストレスの印加を解除させるのでは、最大でサンプリング周期分の遅れが生じるのに対して、別途に、常時入力データを監視し、速やかに異常の発生を検出する比較手段を設けることで、測定対象の高速な挙動を検出することができる。また、前記比較手段は、異常が生じた時点で速やかにストレスの印加を解除させるので、異常発生時における測定対象の状態をより適切に保持し、異常原因の解析などに寄与することができる。
【００２３】
さらにまた、前記異常原因の解析などのために、アナログ／デジタル変換結果を格納しておくようにしても、比較手段が速やかに異常の発生を検出するので、その時点で格納（更新）を停止することで、メモリなどの格納手段の容量も抑えることができる。
【００２４】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図３に基づいて説明すれば、以下のとおりである。
【００２５】
図１は、本発明の実施の一形態の測定装置１１の電気的構成を示すブロック図である。前記図５で示す測定装置１と同様に、電子部品などのサンプル１２には、ストレス印加回路１３から、前記振動や通電などによるストレスが印加されている。前記サンプル１２の測定端に現れる電圧や電流などの電気的物理量は、入力バッファ１４を介して、アナログ電圧としてアナログ／デジタル変換器１８に入力される。
【００２６】
注目すべきは、本発明では、前記入力バッファ１４からの出力は、上限ピークホールド回路１５および下限ピークホールド回路１６に共通に入力され、アナログ入力データの最大値および最小値がそれぞれ検出され、読出し用サンプルホールド回路１７で保持されていることである。前記読出し用サンプルホールド回路１７でのホールド値は、アナログ／デジタル変換器１８のサンプリングタイミングで読出され、アナログ／デジタル変換される。
【００２７】
前記アナログ／デジタル変換器１８での変換結果は、マイクロコンピュータ等で実現される処理回路１９に入力される。この処理回路１９は、予め定める周期毎に、読出し制御回路２０を介して、前記上限ピークホールド回路１５および下限ピークホールド回路１６の格納データを読出し用サンプルホールド回路１７に格納させ、格納が終了すると、これらの上限ピークホールド回路１５および下限ピークホールド回路１６を入力バッファ１４の出力でリセットさせる。次に、読出し用サンプルホールド回路１７に格納されているデータを、アナログ／デジタル変換器１８によってデジタルデータに変換させて取込む。必要に応じて、この処理回路１９に関連して、取込んだデータを必要なサンプル数だけ記憶する記憶装置を設けてもよい。
【００２８】
一方、また本発明では、前記サンプル１２に異常が発生していないかを監視し、異常が発生すると、前記ストレス印加回路１３によるストレス印加を停止させるために、差分回路２１、可変基準値回路２２および比較・ラッチ回路２３が設けられている。差分回路２１は、前記上限ピークホールド回路１５および下限ピークホールド回路１６にそれぞれ格納されているデータを常時取込んで、それらの差分（変化量）を求めている。前記差分は、比較・ラッチ回路２３において、前記可変基準値回路２２に設定されている基準値と比較演算され、基準値以上となって異常発生が検出されると、該比較・ラッチ回路２３は、前記のようにストレス印加回路１３によるストレス印加を停止させる。
【００２９】
また、前記比較・ラッチ回路２３からの出力は、読出し用ラッチ回路２４を介して前記処理回路１９に入力されており、前記読出し用サンプルホールド回路１７からのデータの取込み時に、合わせて格納される。したがって、異常原因の解析などの際は、この比較・ラッチ回路２３からの出力を参照することで、異常発生タイミングでのアナログ／デジタル変換データを特定することができる。
【００３０】
図２は、図１の一部を詳細に示すブロック図である。前記入力バッファ１４は、高入力インピーダンスのアンプであり、前記電圧や電流を前記測定端から取出すことによる影響を、サンプル１２に与えないように介在されている。この入力バッファ１４は、演算増幅器Ａ１から成り、アナログ入力電圧のレベルと、後段側の前記上限ピークホールド回路１５および下限ピークホールド回路１６のダイナミックレンジとに応じて、適宜ゲインが設定される。
【００３１】
前記上限ピークホールド回路１５は、前記入力バッファ１４の演算増幅器Ａ１からの出力電圧が入力される演算増幅器Ａ１１と、前記演算増幅器Ａ１１からの出力に介在される逆流防止用のダイオードＤ１と、前記ダイオードＤ１と並列に設けられるリセット用の短絡スイッチＳ１１と、前記ダイオードＤ１を介する演算増幅器Ａ１１からの出力電流で充電されるホールド用のコンデンサＣ１１と、前記コンデンサＣ１１の充電電圧を維持して出力するボルテージホロワ用の演算増幅器Ａ１２とを備えて構成されている。
【００３２】
ピーク値を更新してゆく場合は、前記短絡スイッチＳ１１はＯＦＦしており、コンデンサＣ１１の充電電圧が０Ｖとすると、ゲイン１の演算増幅器Ａ１２の出力電圧も０Ｖとなり、演算増幅器Ａ１１の反転入力端も０Ｖとなっている。この状態で、前記演算増幅器Ａ１から演算増幅器Ａ１１の非反転入力端に正の電圧が入力されると、該演算増幅器Ａ１１の出力電圧も正方向に上昇し、ダイオードＤ１を介してコンデンサＣ１１が充電され、充電電圧も上昇してゆく。コンデンサＣ１１の充電電圧は、前述のようにゲイン１の演算増幅器Ａ１２を介して演算増幅器Ａ１１の反転入力端に与えられており、したがって演算増幅器Ａ１からの入力電圧とコンデンサＣ１１の充電電圧とが等しくなるまで、上述の充電動作を繰返す。
【００３３】
一方、演算増幅器Ａ１からの入力電圧が低下し、演算増幅器Ａ１１の出力電圧が前記コンデンサＣ１１の充電電圧にダイオードＤ１の順方向電圧を加えた電圧より低くなっても、ダイオードＤ１によってその電荷の流出が防止されており、こうしてコンデンサＣ１１の充電電圧は、演算増幅器Ａ１からの入力電圧の最大値に更新されてゆく。
【００３４】
演算増幅器Ａ１２の出力電圧が前記読出し用サンプルホールド回路１７に取込まれ、前記読出し制御回路２０を介して、前記処理回路１９によって短絡スイッチＳ１１がＯＮされると、コンデンサＣ１１の充電電圧は、演算増幅器Ａ１１の出力電圧と等しくなり、リセットされる。
【００３５】
同様に、下限ピークホールド回路１６は、前記上限ピークホールド回路１５の演算増幅器Ａ１１、ダイオードＤ１、短絡スイッチＳ１１、コンデンサＣ１１および演算増幅器Ａ１２にそれぞれ対応する演算増幅器Ａ２１、ダイオードＤ２、短絡スイッチＳ２１、コンデンサＣ２１および演算増幅器Ａ２２を備えて構成されるけれども、ダイオードＤ２の向きが、前記ダイオードＤ１とは逆になっている。
【００３６】
したがって、前記短絡スイッチＳ２１がＯＦＦしており、コンデンサＣ２１の充電電圧が０Ｖ、演算増幅器Ａ２２の出力電圧も０Ｖ、演算増幅器Ａ２１の反転入力端も０Ｖの状態で、演算増幅器Ａ２１の反転入力端に負の電圧が入力されると、該演算増幅器Ａ２１の出力電圧も負方向に降下し、ダイオードＤ２を介してコンデンサＣ２１に負の電荷が蓄積され、充電電圧は降下してゆく。その後、演算増幅器Ａ１からの入力電圧とコンデンサＣ２１の充電電圧とが等しくなるまで、上述の動作を繰返す。一方、演算増幅器Ａ１からの入力電圧が上昇し、演算増幅器Ａ２１の出力電圧が前記コンデンサＣ２１の充電電圧にダイオードＤ２の順方向電圧を加えた電圧より高くなっても、ダイオードＤ２によってその電荷の流れが防止されており、こうしてコンデンサＣ２１の充電電圧は、演算増幅器Ａ１からの入力電圧の最小値に更新されている。
【００３７】
前記読出し制御回路２０を介して、前記処理回路１９によって短絡スイッチＳ２１がＯＮされると、コンデンサＣ２１の充電電圧は、演算増幅器Ａ２１の出力電圧と等しくなり、リセットされる。
【００３８】
また、前記読出し用サンプルホールド回路１７は、前記２つのピークホールド回路１５，１６に対応して、２つの入力スイッチＳ１２，Ｓ２２と、それらの入力スイッチＳ１２，Ｓ２２を介する前記演算増幅器Ａ１２，Ａ２２からの出力電圧でそれぞれ充電されるホールド用のコンデンサＣ１２，Ｃ２２と、前記コンデンサＣ１２，Ｃ２２の充電電圧を維持して出力するボルテージホロワ用の演算増幅器Ａ１３，Ａ２３と、前記演算増幅器Ａ１３，Ａ２３からの出力に介在される出力スイッチＳ１３，Ｓ２３とを備えて構成されている。
【００３９】
したがって、入力スイッチＳ１２，Ｓ２２がＯＮすると、コンデンサＣ１２，Ｃ２２の充電電圧、すなわち演算増幅器Ａ１３，Ａ２３の出力電圧は、前記演算増幅器Ａ１２，Ａ２２の出力電圧、すなわちコンデンサＣ１１，Ｃ２１の充電電圧に等しくなり、入力スイッチＳ１２，Ｓ２２がＯＦＦしても、その出力電圧が維持される。出力スイッチＳ１３，Ｓ２３は、前記読出し制御回路２０を介して、前記処理回路１９によって、アナログ／デジタル変換器１８の取込みタイミングにＯＮされる。
【００４０】
なお、前記入力スイッチＳ１２，Ｓ２２をＯＮして、上限ピークホールド回路１５および下限ピークホールド回路１６のホールド電圧を読出し用サンプルホールド回路１７に転送している間に、これらのピークホールド回路１５，１６のホールド電圧が変化しても、その電圧はそのまま転送される。
【００４１】
転送が終了すると、前記入力スイッチＳ１２，Ｓ２２がＯＦＦされると同時に前記短絡スイッチＳ１１，Ｓ２１が一瞬ＯＮされ、上述のように該ピークホールド回路１５，１６のホールド電圧が略入力バッファ１４の演算増幅器Ａ１からの出力電圧にリセットされる。このリセットのために短絡スイッチＳ１１，Ｓ２１をＯＮする期間は、要求されるサンプリング期間よりも短く設定される。これによって、リセット中に新たに発生したピーク電圧を捉えることができ、連続したピークの監視・検出を行うことができる。
【００４２】
しかしながら、サンプリング周波数が高く、サンプリング期間にピークホールド回路１５，１６のホールド電圧をリセットできない場合は、たとえば上限ピークホールド回路の場合で、図３で示す上限ピークホールド回路２５のように構成すればよい。すなわち、演算増幅器Ａ１１ａ、ダイオードＤ１ａ、短絡スイッチＳ１１ａ、コンデンサＣ１１ａ、演算増幅器Ａ１２ａおよび入力スイッチＳ１２ａから成る第１の系統と、演算増幅器Ａ１１ｂ、ダイオードＤ１ｂ、短絡スイッチＳ１１ｂ、コンデンサＣ１１ｂ、演算増幅器Ａ１２ｂおよび入力スイッチＳ１２ｂから成る第２の系統との２つの系統を設け、交互に切換えて読出しおよびリセットを行うようにすればよい。
【００４３】
第１の系統でピークホールド動作を行い、第２の系統をリセットする場合には、短絡スイッチＳ１１ａがＯＦＦされており、読出し用サンプルホールド回路１７への転送タイミングとなると、入力スイッチＳ１２ａがＯＮされ、第１の系統のホールド電圧が転送された後、前記入力スイッチＳ１２ａがＯＦＦされる。また、短絡スイッチＳ１１ｂはＯＮされており、第２の系統はリセットされる。
【００４４】
これに対して、第２の系統でピークホールド動作を行い、第１の系統をリセットする場合には、前記第１の系統でピークホールド動作を終了する入力スイッチＳ１２ａのＯＦＦタイミングで、同時に短絡スイッチＳ１１ａがＯＮされ、第１の系統のリセットが開始されるとともに、短絡スイッチＳ１１ｂがＯＦＦされる。そして、読出し用サンプルホールド回路１７への転送タイミングとなると、入力スイッチＳ１２ｂがＯＮされ、第２の系統のホールド電圧が転送された後、前記入力スイッチＳ１２ｂがＯＦＦされる。同時に短絡スイッチＳ１１ｂがＯＮされ、第２の系統のリセットが開始される。こうして、連続したピークの監視・検出を行いつつ、ホールド電圧をリセットする時間を充分に確保することができる。
【００４５】
前記ピークホールドの系統数は、２に限らず、要求されるサンプリング期間と、リセットに要する時間とに対応して定められればよい。
【００４６】
前記差分回路２１は、演算増幅器Ａ３と、その入力抵抗Ｒ１１，Ｒ２１と、帰還抵抗Ｒ１２，Ｒ２２とを備えて構成されている。前記演算増幅器Ａ３の非反転入力端には、前記上限ピークホールド回路１５側の演算増幅器Ａ１２からの出力電圧が入力され、反転入力端には、前記下限ピークホールド回路１６側の演算増幅器Ａ２２からの出力電圧が入力される。またこの演算増幅器Ａ３の反転入力端は、前記帰還抵抗Ｒ２２を介して出力端と接続されており、非反転入力端は、前記帰還抵抗Ｒ１２を介して接地されている。
【００４７】
したがって、この演算増幅器Ａ３は、上限ピークホールド回路１５の出力電圧Ｖｐと下限ピークホールド回路１６の出力電圧Ｖｎとの差の電圧を出力し、その電圧Ｖｏは、
2004251856.tif 000003
で表される。したがって、
｛Ｒ１２／（Ｒ１１＋Ｒ１２）｝・（１＋Ｒ２２／Ｒ２１）＝（Ｒ２２／Ｒ２１）
となるように各抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２の抵抗値を設定することによって、前記のように上限ピークホールド回路１５側の出力電圧Ｖｐと下限ピークホールド回路１６の出力電圧Ｖｎとの差の電圧を求められることが理解される。
【００４８】
前記可変基準値回路２２は、デジタル／アナログ変換器２２ａから成り、前記処理回路１９からデジタルデータで設定される基準値データに対応したアナログ電圧を出力する。
【００４９】
前記比較・ラッチ回路２３は、前記差分回路２１からの出力電圧と前記可変基準値回路２２からの基準値電圧とを比較する演算増幅器Ａ４と、前記演算増幅器Ａ４の比較結果に応答して前記ストレス印加回路１３へ制御出力を導出するＲＳフリップフロップＦＦとを備えて構成されている。前記演算増幅器Ａ４の非反転入力端には前記差分回路２１からの出力電圧が与えられており、反転入力端には前記可変基準値回路２２からの基準値電圧が与えられている。したがって、この演算増幅器Ａ４は、差分回路２１からの出力電圧が基準値電圧以上となると、ＲＳフリップフロップＦＦをリセットする。ＲＳフリップフロップＦＦは、測定開始時に、前記処理回路１９によってセットされており、またこのＲＳフリップフロップＦＦの出力によって制御されるストレス印加回路１３は、ローアクティブである。したがって、測定開始時にＲＳフリップフロップＦＦの出力はローレベルとなってストレスの印加が行われ、差分回路２１からの出力電圧が基準値電圧以上となって演算増幅器Ａ４の出力がハイレベルとなると、ＲＳフリップフロップＦＦの出力はハイレベルとなってストレスの印加が解除される。
【００５０】
上述のように構成することによって、アナログ／デジタル変換器１８のサンプリングタイミング間で、電子部品の短絡などのように、アナログ入力データが瞬時に変化し、復帰するような変化が生じても、その変化はピークホールド回路１５，１６で検出され、読出し用サンプルホールド回路１７で保持されているので、前記アナログ／デジタル変換器１８のサンプリング速度を上回る高速な挙動を検出することができる。
【００５１】
また、前記サンプリング速度が遅くても異常を判定することができるので、アナログ／デジタル変換結果から異常を判定するにあたって、判定に使用するための該アナログ／デジタル変換結果を格納するメモリの容量も抑えることができる。さらにまた、専用の集積回路を作成したりする必要はなく、ピークホールド回路１５，１６などの汎用の部品を設けることで、低コストに実現することができる。
【００５２】
また、上限ピークホールド回路１５と下限ピークホールド回路１６とを設けるので、アナログ／デジタル変換後のデータの差分を求めることで、サンプル１２の異常などを正確に検出することができる。
【００５３】
さらにまた、処理回路１９が読込んだデータから異常発生を判断し、ストレスの印加を解除させるのでは、最大でサンプリング周期分の遅れが生じるのに対して、前記処理回路１９による測定とは別途に、差分回路２１において前記ピークホールド回路１５，１６のホールド値の差分を求め、比較・ラッチ回路２３が、可変基準値回路２２で作成した基準値電圧と比較し、該基準値電圧以上となると、ストレス印加回路１３を制御してストレスの印加を解除させるので、速やかに異常の発生を検出し、ストレスの印加を解除することができる。これによって、異常発生時におけるサンプル１２の状態をより適切に保持し、異常原因の解析などに寄与することができる。
【００５４】
本発明の実施の他の形態について、図４に基づいて説明すれば、以下のとおりである。
【００５５】
図４は、本発明の実施の他の形態の測定装置１１０の電気的構成を示すブロック図である。注目すべきは、この測定装置１１０では、アナログ入力を多チャネルとしていることである。このため、各部の構成において、各チャネル毎に設けられる構成は、前述の図１の測定装置１１の構成の参照符号に、チャネル番号（１，２，…，Ｎ）を付して示し、各チャネル間で共通の構成には、測定装置１１の構成の参照符号に０を付して示している。そして、多チャネルとなっただけで、前記測定装置１１と同様の機能を行う構成については、その説明を省略する。
【００５６】
この測定装置１１０では、参照符１７０で示す読出し用サンプルホールド回路は、前記読出し用サンプルホールド回路１７における２つの演算増幅器Ａ１３，Ａ２３およびそれに対応したホールド用のコンデンサＣ１２，Ｃ２２ならびに出力スイッチＳ１３，Ｓ２３を備えて構成されており、前記入力スイッチＳ１２，Ｓ２２は、各チャネル毎に設けられ、参照符Ｓ１２１〜Ｓ１２Ｎ；Ｓ２２１〜Ｓ２２Ｎとなっている。
【００５７】
また、図４では、可変基準値回路２２０は、総てのチャネルで共通に用いられているけれども、個別の基準値が用いられてもよく、また各チャネルがグループ分けされて、グループ毎に共通の基準値が用いられてもよい。さらにまた、読出し用ラッチ回路２４０に関連して、各比較・ラッチ回路２３１〜２３Ｎからの出力を時分割して該読出し用ラッチ回路２４０に取込むために、読出しスイッチＳ３１〜Ｓ３Ｎが設けられている。読出し制御回路２００は、各チャネルのピークホールド回路１５１〜１５Ｎ；１６１〜１６Ｎのホールド動作およびリセット動作、読出しのための入力スイッチＳ１２１〜Ｓ１２Ｎ；Ｓ２２１〜Ｓ２２Ｎの切換え動作、ストレス印加制御のための比較・ラッチ回路２３１〜２３Ｎの動作等の制御を行う。
【００５８】
したがって、各チャネルのピークホールド回路１５１〜１５Ｎ；１６１〜１６Ｎからの出力は、時分割で、順次読出し用サンプルホールド回路１７０に取込まれ、アナログ／デジタル変換器１８０に与えられることになり、該アナログ／デジタル変換器１８０を時分割で使用することになる。これによって、該アナログ／デジタル変換器１８０を総てのチャネル間で共用することができる。このように多くのチャネルで前記アナログ／デジタル変換器１８０を共用すると、該アナログ／デジタル変換器１８０のサンプリングタイミングの間隔が長くなるけれども、ピークホールド回路１５１〜１５Ｎ；１６１〜１６Ｎの動作によって、サンプリング速度を上回る高速な挙動を検出し、異常を判定することができる。
【００５９】
また、異常原因の解析などのために異常発生時のデータを保持しておくようにするにあたって、従来の計測装置１では、記憶装置７は異常が発生してからもデータが更新されてゆくので、実際に異常が発生してから、前記処理回路６が異常と判定するまでの間のデータは保持しておく必要がある。したがって、たとえば入力を１０００チャネル、サンプリング周期を１ｍｓｅｃ、保持しておくべき時間を１ｓｅｃとすると、１００万個のデータを保持する必要があり、記憶装置７のコストが嵩む。これに対して、本発明では、直ちにストレスの印加を停止するので、サンプリングまでの時間と、デジタル的な基準値との比較判定処理に要する時間とを削減し、記憶装置は、解析に必要となる期間のデータ数を格納すればよく、該記憶装置の容量を抑えることもできる。
【００６０】
【発明の効果】
本発明の測定装置は、以上のように、アナログ入力データをアナログ／デジタル変換器にてデジタルデータに変換し、そのデジタルデータを用いて測定を行う装置において、アナログ／デジタル変換器のサンプリングタイミング間で、電子部品の短絡などのように、アナログ入力データが瞬時に変化し、復帰するような変化が生じても、その変化をピークホールド手段で検出し、保持する。
【００６１】
それゆえ、前記アナログ／デジタル変換器のサンプリング速度を上回る高速な挙動を検出することができる。また、前記サンプリング速度が遅くても異常を判定することができるので、アナログ／デジタル変換結果から異常を判定するにあたって、判定に使用するための該アナログ／デジタル変換結果を格納するメモリの容量も抑えることができる。さらにまた、専用の集積回路を作成したりする必要はなく、ピークホールド回路などの汎用の部品から成るピークホールド手段を設けることで、低コストに実現することができる。
【００６２】
また、本発明の測定装置は、以上のように、前記アナログ入力を多チャネルとする。
【００６３】
それゆえ、入力チャネル数が多くなる程、前記アナログ／デジタル変換器のサンプリングタイミングの間隔が長くなるので、本発明が特に好適である。
【００６４】
さらにまた、本発明の測定装置は、以上のように、前記ピークホールド手段を、前記アナログ入力データの最大値および最小値をそれぞれ検出し、保持する上限ピークホールド回路および下限ピークホールド回路と、前記上限ピークホールド回路および下限ピークホールド回路のデータを入力して保持し、前記アナログ／デジタル変換器のサンプリングタイミングで前記アナログ／デジタル変換器へ出力する読出し用サンプルホ−ルド回路とを備えて構成する。
【００６５】
それゆえ、アナログ／デジタル変換後のデータの差分を求めるので、測定対象の異常などを正確に検出することができる。
【００６６】
また、本発明の測定装置は、以上のように、前記ピークホールド手段を、アナログ入力電圧で充電されるホールド用のコンデンサと、前記アナログ入力電圧を前記コンデンサに与える逆流防止用のダイオードと、前記ダイオードと並列に設けられ、前記ダイオードの端子間を短絡することで前記コンデンサの充電電圧を前記アナログ入力電圧に等しくしてリセットさせるリセット用の短絡スイッチとを備えて構成する。
【００６７】
それゆえ、前記ピークホールド手段を具体的に構成することができる。
【００６８】
さらにまた、本発明の測定装置は、以上のように、前記ピークホールド手段を、アナログ入力電圧で充電されるホールド用のコンデンサと、前記アナログ入力電圧を前記コンデンサに与える逆流防止用のダイオードと、前記ダイオードと並列に設けられ、前記ダイオードの端子間を短絡することで前記コンデンサの充電電圧を前記アナログ入力電圧に等しくしてリセットさせるリセット用の短絡スイッチと、前記コンデンサのホールド電圧を出力するスイッチとを備える系統を複数系統備えて構成し、何れか１つの系統が前記短絡スイッチが遮断されてピークホールド動作に使用され、残余の系統が前記短絡スイッチが導通されて前記アナログ入力電圧にリセットされる。
【００６９】
それゆえ、何れか１つの系統が順次前述のようなピークホールド動作を行うので、連続したピークの監視・検出を行うことができるとともに、ホールド電圧のリセットを要求されるサンプリング期間内に終了させる必要はなく、リセットする時間を充分に確保することができる。
【００７０】
また、本発明の測定装置は、以上のように、ストレス印加手段によって測定対象にストレスを印加しつつ、その測定対象からの入力データを規定のサンプリングタイミングで読込んで測定を行う装置において、前記入力データを予め定める基準値と比較し、基準値を超えると、前記ストレス印加手段によるストレス印加を解除させる比較手段を設ける。
【００７１】
それゆえ、測定装置が読込んだデータから異常発生を判断し、ストレスの印加を解除させるのでは、最大でサンプリング周期分の遅れが生じるのに対して、前記比較手段が、別途に常時入力データを監視し、速やかに異常の発生を検出するので、測定対象の高速な挙動を検出することができる。また、前記比較手段は、異常が生じた時点で速やかにストレスの印加を解除させるので、異常発生時における測定対象の状態をより適切に保持し、異常原因の解析などに寄与することができる。
【００７２】
さらにまた、前記異常原因の解析などのために、アナログ／デジタル変換結果を格納しておくようにしても、比較手段が速やかに異常の発生を検出するので、その時点で格納（更新）を停止することで、メモリなどの格納手段の容量も抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の測定装置の電気的構成を示すブロック図である。
【図２】図１で示す測定装置の一部を詳細に示すブロック図である。
【図３】図２における上限ピークホールド回路の他の例を示すブロック図である。
【図４】本発明の実施の他の形態の測定装置の電気的構成を示すブロック図である。
【図５】典型的な従来技術の測定装置の電気的構成を示すブロック図である。
【符号の説明】
１１，１１０    測定装置
１２；１２１〜１２Ｎ    サンプル（測定対象）
１３；１３１〜１３Ｎ    ストレス印加回路
１４；１４１〜１４Ｎ    入力バッファ
１５，２５；１５１〜１５Ｎ    上限ピークホールド回路
１６；１６１〜１６Ｎ    下限ピークホールド回路
１７，１７０    読出し用サンプルホールド回路
１８，１８０    アナログ／デジタル変換器
１９，１９０    処理回路
２０，２００    読出し制御回路
２１；２１１〜２１Ｎ    差分回路
２２，２２０    可変基準値回路
２２ａ    デジタル／アナログ変換器
２３；２３１〜２３Ｎ    比較・ラッチ回路
２４；２４０    読出し用ラッチ回路
Ａ１    演算増幅器
Ａ３    演算増幅器
Ａ４    演算増幅器
Ａ１１，Ａ２１    演算増幅器
Ａ１１ａ，Ａ１１ｂ    演算増幅器
Ａ１２，Ａ２２    ボルテージホロワ用の演算増幅器
Ａ１２ａ，Ａ１２ｂ    ボルテージホロワ用の演算増幅器
Ａ１３，Ａ２３    ボルテージホロワ用の演算増幅器
Ｃ１１，Ｃ２１    ホールド用のコンデンサ
Ｃ１１ａ，Ｃ１１ｂ    ホールド用のコンデンサ
Ｃ１２，Ｃ２２    ホールド用のコンデンサ
Ｄ１，Ｄ２        逆流防止用のダイオード
Ｄ１ａ，Ｄ１ｂ        逆流防止用のダイオード
ＦＦ    ＲＳフリップフロップ
Ｒ１１，Ｒ２１    入力抵抗
Ｒ１２，Ｒ２２    帰還抵抗
Ｓ１１，Ｓ２１    リセット用の短絡スイッチ
Ｓ１１ａ，Ｓ１１ｂ    リセット用の短絡スイッチ
Ｓ１２，Ｓ２２；Ｓ１２１〜Ｓ１２Ｎ，Ｓ２２１〜Ｓ２２Ｎ    入力スイッチ
Ｓ１３，Ｓ２３    出力スイッチ
Ｓ３１〜Ｓ３Ｎ    読出しスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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