(57)【要約】【課題】この発明は、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部に設けられている場合においても、消費電流・ＡＣ特性の双方を改善し、不具合の発生を抑制することを目的とする。【解決手段】端子部６に接続される出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタ５２に与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートに制御用トランジスタ６５を介してプルアップ用抵抗６１を接続し、前記制御用トランジスタ６５は、出力バッファ回路を不使用にする端子部のハイインピーダンス状態への遷移時にワンショットパルスを発生する回路７０によりオンされ、前記端子部６のハイインピーダンス状態時に前記出力用ＰＭＯＳトランジスタ５２がオフされる。【選択図】  図７
2004312167.tif 000002
【特許請求の範囲】
【請求項１】
端子部に接続される出力用バッファセルの出力用ＰＭＯＳトランジスタとこの出力用ＰＭＯＳトランジスタに与える信号出力ノードとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタのゲートに制御用トランジスタを介してプルアップ用素子を接続し、前記制御用トランジスタは、出力バッファ回路を不使用にする端子部のハイインピーダンス状態への遷移時にワンショットパルスを発生する回路によりオンされ、前記端子部のハイインピーダンス状態時に前記出力用ＰＭＯＳトランジスタがオフされることを特徴とする出力バッファ回路。
【請求項２】
前記プルアップ用素子が複数のＰＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、出力バッファ回路に関し、さらに詳しくは、内部電源電圧、例えば３Ｖ電源仕様より高い外部電源電圧、例えば５Ｖ入力に対応できるトレラント回路を備えた入出力回路の出力バッファ回路部分に関する。
【０００２】
【従来の技術】
半導体集積回路の電源電圧は５Ｖから３Ｖまたは３．３Ｖに変わりつつあるが、その過渡期においては５Ｖ駆動素子と３Ｖ駆動素子とが混在している。このような場合、自身が３Ｖで駆動される素子であっても、５Ｖの電圧が外部より印加される場合があり、その際、入出力回路の出力バッファ回路を構成するＭＯＳトランジスタの信頼性が確保されないという問題がある。
【０００３】
このような問題を解決するため、従来、図１及び図２に示されるような保護回路を伴った入出力回路（３Ｖ／５Ｖトレラント回路）が知られている。
【０００４】
図１は、入出力回路の出力バッファ回路部分の全体構成を示し、コントロール信号がインバータ３を介してナンド回路１の一方の入力に与えられる。また、ナンド回路１の他方の入力には出力信号Ｉ１が与えられる。このナンド回路１からトレラントを内蔵した出力回路５のハイ（Ｈｉ）側出力回路部を構成する出力用ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタに与えるＰＩ信号が出力される。
【０００５】
一方、コントロール信号がノア回路２の一方の入力に与えられる。また、ノア回路２の他方の入力には出力信号Ｉ１が与えられる。このノア回路１からトレラントを内蔵した出力バッファ回路５のロー（Ｌｏｗ）側出力回路部を構成する出力用ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタに与えるＮＩ信号が出力される。そして、出力端子部６に出力バッファ回路５からの出力が与えられる。
【０００６】
図２に、トレラント回路を備えた入出力回路の出力バッファ回路５の具体的構成例を示す。図２に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。ＰＭＯＳトランジスタ５１、５３のゲートはＮウェル（Ｎ−ｗｅｌｌ）抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。そして、上記ＰＭＯＳトランジスタ５１がアナログスイッチとして機能する。
【０００７】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子部６に接続されている。
【０００８】
上記した図１及び図２に示す入出力回路のコントロール信号と各ノードの出力の関係を表１に示す。出力端子部６は、Ｈｉ（Ｈ）、Ｌｏｗ（Ｌ）、及び出力バッファ回路を不使用にするＨｉ−Ｚ（ハイインピ−ダンス）状態となる。尚、表１において、Ｈは３Ｖ、Ｌは０Ｖの状態を示している。
【０００９】
【表１】
2004312167.tif 000003
【００１０】
次に、図２の出力バッファ回路で出力端子部６から５Ｖの高電圧が印加された場合につき説明する。図２の回路は出力バッファ回路であるので、出力端子部６から信号が入力された際、自身出力信号をドライブすることは無いので、ＰＩノードはＨ（３Ｖ）、ＮＩノードはＬ（０Ｖ）となっている。
【００１１】
まず、ＮＭＯＳトランジスタ側では、ＮＭＯＳトランジスタ５５があるために、１つずつのＮＭＯＳトランジスタのソース・ドレイン間電圧が低くなり、信頼性が確保される。
【００１２】
次に、ＰＭＯＳトランジスタ側では、ＰＭＯＳトランジスタ５３がオフ（ＯＦＦ）し、代わりに出力用ＰＭＯＳトランジスタ５２及びＰＭＯＳトランジスタ５４のドレインからバックゲートへ電流が流入する。この結果、ＰＭＯＳトランジスタの基板電位（Ｎ−ｗｅｌｌ電位）が５Ｖとなり、ＰＭＯＳトランジスタ５１、５３の信頼性が確保される。更に、ＰＭＯＳトランジスタ５４が設けられているために、出力ＰＭＯＳトランジスタ５２のゲート電位も５Ｖとなり、ＰＭＯＳトランジスタ５２の信頼性も確保される。加えて、ＰＭＯＳトランジスタ５１がＯＦＦ状態のため、５Ｖの電位がＰＩノード側へは伝わらず（ＮＭＯＳトランジスタ５６により３Ｖ−Ｖｔｈ（閾値電圧）となるため）、ＰＩノードの先に繋がる回路の信頼性も確保される。
【００１３】
しかしながら、図２の出力バッファ回路を内蔵する半導体装置を実機に搭載し、評価を行ったところ、出力端子部６に外付けのプルダウン（ｐｕｌｌ−ｄｏｗｎ）抵抗を設ける構成の場合に問題が発生した。すなわち、出力端子部６が通常使用（０〜３Ｖ使用）の出力Ｈから出力バッファ回路５を不使用にするＨｉ−Ｚ（ハイインピーダンス）、即ち、端子フローティングに変更する時にＡＣ特性に問題があることが判明した。尚、最終的には、ｐｕｌｌ−ｄｏｗｎ抵抗で出力端子部６はＬ（０Ｖ）へ落ちる。
【００１４】
具体的には、図２に示すように、出力端子部６がＨからＨｉ−Ｚ（端子フローティング時）になった時、アナログスイッチとしてのＰＭＯＳトランジスタ５１が完全にオン（ＯＮ）しないため、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（トランジスタの閾値電圧）程度となり、ＰＭＯＳトランジスタ５２のソース─ドレイン間にリーク電流が流れる。
【０００１】
この結果、図３に示すように、ＰＭＯＳトランジスタ５２の不完全なＯＦＦ状態が存在することになる。例えば、トランジスタの閾値電圧（Ｖｔｈ）が−０．６Ｖ程度とすると、出力端子部６がＨからＨｉ−Ｚになった時、ＰＭＯＳトランジスタ５１がＶｔｈ（−０．６Ｖ程度）を越えて完全にオン（ＯＮ）するまでの遷移時間が長い。また、この期間は、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（２．４Ｖ程度）となり、ＰＭＯＳトランジスタ５２に流れるリーク電流も多い。このことから、図３に示されるＰＭＯＳトランジスタ５２の不完全ＯＦＦ時間がどうしても長くなるという問題がある。最後は出力端子部６に接続されたｐｕｌｌ−ｄｏｗｎ抵抗が勝ち、Ｌ（０Ｖ）となるが、そのＡＣ特性が問題となった。
【００１５】
この不具合は、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部６に付いた場合という条件ではあるが、従来回路のままでは、システム上重大な欠陥を招くこととなる。
【０００１】
上記した問題点に鑑み、ＡＣ特性を改善する出力バッファ回路を本出願人は先に出願した（特願２００２−６７２１８号）。この出力バッファ回路を説明する。
【０００１】
上記の出力バッファ回路を図４に示す。図４に示す出力バッファ回路（以下、参考例１という）は、図２に示すものと同様に、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１，５３，５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。また、ＰＭＯＳトランジスタ５１，５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。
【０００１】
ＰＭＯＳトランジスタ５１のノードとなる出力用ＰＭＯＳトランジスタ５２のゲートには、プルアップ（ｐｕｌｌ−ｕｐ）抵抗６０が設けられる。このプルアップ抵抗６０は、一端に内部電源電圧が与えられ、他端がＰＭＯＳトランジスタ５１のノードと出力用ＰＭＯＳトランジスタ５２のゲートとの間に接続される。
【０００１】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。
【０００１】
一方、出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子６に接続されている。
【０００１】
上記した図４に示す出力回路においても表１に示す信号関係となる。出力端子６は、Ｈ、Ｌ、及び出力回路を不使用にするＨｉ−Ｚ状態となる。
【０００１】
図２で示した従来の出力回路では、端子６がＨ（３Ｖ）からＨｉ−Ｚになった時、ＰＭＯＳトランジスタ５１が完全にＯＮしないため、ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ程度となり、図３に示すように不完全なＯＦＦ状態となっていた。これに対し、図４に示すこの参考例１の回路では、同ノードとなるＰＭＯＳトランジスタ５２のゲートに付いたｐｕｌｌ−ｕｐ抵抗６０により、ゲート電位が３Ｖ（内部電源電位）に引き上げられ、ソース─ドレイン間にリーク電流が流れない。
【０００１】
従って、図５に示すように、端子６は、外付けのｐｕｌｌ−ｄｏｗｎ抵抗により、内部の抵抗遅延のみで即座にＬ（０Ｖ）へ落ち着くこととなる。図２に示した回路に比べると１０３オーダー程度早くなり、瞬時に切り替わる。なお、この抵抗６０は５Ｖトレラントとして入出力バッファセルが機能する場合のことを考えて、十分に高い抵抗値を持つ。
【０００１】
上記した図４に示す参考例１においては、ＰＩノードがＬ（０Ｖ）の状態では、内部電源からプルアップ抵抗を経てＰＩノードへ常時微小ではあるが電流が流れることとなる。この弊害を無くすために更に改良を加えたものを、参考例２として図６に示す。
【０００１】
図６は、参考例２としての出力バッファ回路を示す回路図である。尚、図４の構成と同じ構成部分に同じ符号を付し、ここでは異なる構成につき説明する。
【０００１】
図６に示す参考例２のものでは、プルアップ抵抗６０とＰＭＯＳトランジスタ５１ノードと出力用ＰＭＯＳトランジスタ５２のゲートとの間にコントロール用ＰＭＯＳトランジスタ６１を設けたものである。このコントロール用ＰＭＯＳトランジスタ６１は、ＰＩノードがＬ（０Ｖ）、端子（Ａ）６がＨ（３Ｖ）の時にはＯＦＦになる。
【０００１】
このコントロール用ＰＭＯＳトランジスタ６１により、ＰＩ＝０Ｖ、端子（Ａ）＝３Ｖの際には、ｐｕｌｌ−ｕｐ抵抗６１が効かずに、電流は流れない。追加したコントロール用ＰＭＯＳトランジスタ６１により、ｐｕｌｌ−ｕｐ抵抗６０のＯＮ／ＯＦＦを制御できるので、消費電流を小さく押さえることができる。
【０００１】
また、このコントロールＰＭＯＳトランジスタ６１の５Ｖトレラント時信頼性は、他のＭＯＳ同様に確保されている。
【０００１】
一方、トレラント回路を備えた入力回路については、種々の回路が提案されている。例えば、入力バッファの消費電力を低減し、且つ信頼性を向上させた５Ｖトレラント入力回路が提案されている（例えば、特許文献１参照）。
【０００１】
しかしながら、これら入力回路においては、端子にｐｕｌｌ−ｄｏｗｎ抵抗が付いた場合の不具合については何ら言及されていない。
【０００１】
【発明が解決しようとする課題】
上記したように、従来のトレラント回路を備えた出力バッファ回路においては、ｐｕｌｌ−ｄｏｗｎ抵抗が端子に付いた場合という条件ではあるが、システム上重大な結果を招くこととなる。
【０００１】
上記した参考例１及び２においては、ＡＣ特性が改善できるが、参考例１においては、消費電流が多くなるという難点があり、また、参考例２においては、消費電流については参考例１より改善されるが、ＰＩノード側への逆流電流及び５Ｖトラレント時のコントロール用ＰＭＯＳトランジスタを介したＶＣＣへの逆流電流の問題があり、ＡＣ特性が参考例１に比べると落ちるという難点がある。
【０００１】
このように、消費電流・ＡＣ特性の双方に完全なものではなく、さらなる改善が要望されていた。
【０００１】
この発明は、上記した問題点に鑑みなされたものにして、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部に設けられている場合においても、消費電流・ＡＣ特性の双方を改善し、不具合の発生を抑制することを目的とする。
【００１６】
【課題を解決するための手段】
この発明は、端子部に接続される出力用バッファセルの出力用ＰＭＯＳトランジスタとこの出力用ＰＭＯＳトランジスタに与える信号出力ノードとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタのゲートに制御用トランジスタを介してプルアップ用素子を接続し、前記制御用トランジスタは、出力バッファ回路を不使用にする端子部のハイインピーダンス状態への遷移時にワンショットパルスを発生する回路によりオンされ、前記端子部のハイインピーダンス状態時に前記出力用ＰＭＯＳトランジスタがオフされることを特徴とする。
【０００１】
前記プルアップ用素子が複数のＰＭＯＳトランジスタで構成してもよい。
【００１７】
上記した構成によれば、制御用トランジスタは、端子部がＨからＨｉ−Ｚになった時にワンショットパルスが与えられ、オン（ＯＮ）する。そして、出力用ＰＭＯＳトランジスタのゲートに付いたｐｕｌｌ−ｕｐ素子により、ゲート電位が内部電源電位に引き上げられ、ソース─ドレイン間にリーク電流が流れない。この結果、端子部は、外付けのｐｕｌｌ−ｄｏｗｎ抵抗により、内部の抵抗遅延のみで即座にＬ（０Ｖ）へ落ち着く。
【０００１】
また、ｐｕｌｌ−ｕｐ素子に接続した制御用トランジスタと、これを制御するワンショットパルスのＯＮ／ＯＦＦロジックにより、ｐｕｌｌ−ｕｐ素子に電流が流れている期間が短いため、信号出力ノード側への逆流電流及び５Ｖトレラント時の制御用トランジスタを介した内部電源電圧への逆流電流も無視でき、抵抗値を気にしなくてもよく、消費電流が小さくできる。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図７は、この発明の第１の実施形態にかかる出力バッファ回路を示す回路図である。尚、図６の構成と同じ構成部分に同じ符号を付す。
【００２１】
この発明の出力バッファ回路５も図７に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１ａ、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。ＰＭＯＳトランジスタ５１、５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。ＰＭＯＳトランジスタ５１がアナログスイッチとして機能する。
【００２２】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子部６に接続されている。
【０００１】
さて、この発明においては、ＰＭＯＳトランジスタ５１のノードと出力用ＰＭＯＳトランジスタ５２のゲートとの間に制御用ＰＭＯＳトランジスタ６５を設け、この制御用ＰＭＯＳトランジスタ６５を介してｐｕｌｌ−ｕｐ抵抗６０を設けている。ｐｕｌｌ−ｕｐ抵抗６０は内部電源電圧（ｉｎｔＶｃｃ）が与えられる。
【０００１】
この制御用ＰＭＯＳトランジスタ６５のゲートには、出力バッファ回路を不使用にする端子部のハイインピーダンス状態への遷移時にワンショットパルスを発生するワンショットパルス発生回路７０からの出力信号（ＰＵＬＳＥ）が与えら
れる。
【０００１】
このワンショットパルス発生回路７０は、ＯＥＢノードにＰＩノードと同じ出力が与えられ、この出力の立ち上がり時に、ワンショットパルスを発生する。図８に示しように、ワンショットパルス発生回路７０は、ナンド回路７２と奇数段のインバータ７１…で構成され、ＰＩノードの出力と同期して与えられるＯＥＢノードの信号と、ＯＥＢノード信号を奇数段のインバータ６２…を介して与えられる出力とをそれぞれナンド回路６２に与え、ＯＥＢノード信号の立ち上がり時にワンショットパルスを発生する。
【０００１】
この制御用ＰＭＯＳトランジスタ６５は、ワンショットパルス発生回路７０よりパルスが与えられた時、即ち、端子部６がＨからＨｉ−Ｚにになった時に、オン（ＯＮ）する。そして、ＰＭＯＳトランジスタ５２のゲートに付いたｐｕｌｌ−ｕｐ抵抗６０により、ゲート電位が３Ｖ（内部電源電位）に引き上げられ、ソース─ドレイン間にリーク電流が流れない。
【０００１】
従って、端子６は、外付けのｐｕｌｌ−ｄｏｗｎ抵抗により、内部の抵抗遅延のみで即座にＬ（０Ｖ）へ落ち着くこととなる。
【０００１】
制御用ＰＭＯＳトランジスタ６５は、ワンショットパルス発生回路７０よりパルスが与えられない時には、オフ（ＯＦＦ）し、ｐｕｌｌ−ｕｐ抵抗６０が効かずに、電流は流れない。
【０００１】
上記したように、この発明では、ｐｕｌｌ−ｕｐ抵抗６０に接続した制御用ＰＭＯＳトランジスタ６５と、これを制御するワンショットパルス発生回路７０のＯＮ／ＯＦＦロジックにより、ｐｕｌｌ−ｕｐ抵抗６０に電流が流れている期間が短いため、ＰＩノード側への逆流電流及び５Ｖトレラントじの制御用ＰＭＯＳトランジスタ６５を介した内部電源電圧への逆流電流も無視でき、抵抗値を気にしなくてもよく、消費電流が小さくできる。
【０００１】
表２に、本発明と従来例、参考例１，２との消費電流並びにＡＣ特性の比較した結果を示す。
【０００１】
【表２】
2004312167.tif 000004
【０００１】
表２より、本発明によれば、消費電流、ＡＣ特性双方に良好な結果が得られる。
【０００１】
また、この制御用ＰＭＯＳトランジスタ６５の５Ｖトレラント時信頼性は、他のＭＯＳ同様に確保されている。
【０００１】
尚、御用ＰＭＯＳトランジスタ６５をオンさせる時間は、外部ｐｕｌｌ−ｄｏｗｎ抵抗値等によって決定し、奇数段のインバータ６２…の段数で時間調整を行う。
【０００１】
尚、上記した実施形態は、制御用ＰＭＯＳトランジスタとプルアップ抵抗とを、直列に接続したが、プルアップ抵抗の代わりに、同一設計ルールの複数のＰＭＯＳトランジスタを用いて回路を構成することができる。
【０００１】
尚、上記した実施形態では、内部電源電圧として３Ｖが用いられ、Ｈレベルの信号として３Ｖ又は５Ｖが用いられているが、３Ｖの代わりに３．３Ｖが用いられても良いなど電圧が具体的に限定されることはない。
【００３０】
【発明の効果】
以上説明したように、この発明によれば、、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部に設けられている場合においても、消費電流・ＡＣ特性の双方を改善し、不具合の発生を抑制することができる。
【図面の簡単な説明】
【図１】入出力回路の全体構成を示すブロック図である。
【図２】従来のトレラントを備えた出力バッファ回路を示す回路図である。
【図３】図２に示す回路において、端子にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図４】参考例１に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図５】参考例１の出力バッファ回路と従来の出力バッファ回路において、出力端子部にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図６】参考例２に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図７】この発明の第１の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図８】この発明の第１の実施形態の動作を示す波形図である。
【符号の説明】
６    端子
５１、５３、５４  ＰＭＯＳトランジスタ
５２  出力用ＰＭＯＳトランジスタ
５５、５６  ＮＭＯＳトランジスタ
５７  出力用ＮＭＯＳトランジスタ
６１  ｐｕｌｌ−ｕｐ抵抗
６５  制御用ＰＭＯＳトランジスタ
７０  ワンショットパルス発生回路
【図１】
2004312167.tif 000005
【図２】
2004312167.tif 000006
【図３】
2004312167.tif 000007
【図４】
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【図５】
2004312167.tif 000009
【図６】
2004312167.tif 000010
【図７】
2004312167.tif 000011
【図８】
2004312167.tif 000012