(57)【要約】      （修正有）【課題】少なくとも２以上のディスクドライブがそれぞれ異なる通信速度でディスク制御部とデータ入出力を行うストレージ装置を提供すること。【解決手段】データ入出力要求を受信するチャネル制御部と、データを記憶するためのキャッシュメモリと、前記データ入出力要求に応じて、データの入出力処理を行うディスク制御部と、データを記憶するための複数のディスクドライブとを備え、少なくとも２以上の前記ディスクドライブがそれぞれ異なる通信速度で前記ディスク制御部とデータ入出力を行うストレージ装置に関する。またストレージ装置は、少なくとも一つ以上の前記ディスクドライブをファイバチャネル規格のＦＣ−ＡＬによって定められるループを構成するように接続するための複数の通信路を有し、前記通信速度は、前記通信路毎に異なるようにすることもできる。【選択図】      図６
2004348464.tif 000002
【特許請求の範囲】
【請求項１】
データ入出力要求を受信するチャネル制御部と、
データを記憶するためのキャッシュメモリと、
前記データ入出力要求に応じて、データの入出力処理を行うディスク制御部と、
データを記憶するための複数のディスクドライブと
を備え、
少なくとも２以上の前記ディスクドライブがそれぞれ異なる通信速度で前記ディスク制御部とデータ入出力を行うストレージ装置。
【請求項２】
前記ストレージ装置は、
少なくとも一つ以上の前記ディスクドライブをファイバチャネル規格のＦＣ−ＡＬによって定められるループを構成するように接続するための複数の通信路を有し、
前記通信速度は、前記通信路毎に異なることを特徴とする請求項１に記載のストレージ装置。
【請求項３】
データを記憶するためのディスクドライブと、
前記ディスクドライブと通信を行うことにより、前記ディスクドライブに対する前記データの入出力を行うディスク制御部と、
前記通信のために授受されるパルス信号を用いてクロック信号を生成する生成部と、
前記パルス信号の周波数を識別する識別部と、
前記パルス信号の周波数に応じた分周比で前記クロック信号を分周する分周部と、
前記分周された前記クロック信号に前記パルス信号を同期させる同期部と
を備えることを特徴とするストレージ装置。
【請求項４】
前記識別部は、
蓄える電荷の量に応じた電圧を出力する蓄電部と、
前記蓄電部に蓄えられる前記電荷の量をある変化率で変化させる電荷変化部と、
前記パルス信号の信号レベルが切り替わる毎にある時間だけ前記変化を妨げる電荷変化抑制部と、
前記蓄電部から出力される前記電圧が判定条件を満たしたか否かに応じた信号を出力する信号出力部と、
前記蓄電部に蓄えられる前記電荷の量を変化させ始めてからの経過時間を計測する時間計測部と、
前記電荷の量を変化させ始めてから、前記蓄電部の前記電圧が前記判定条件を満たしたことを示す前記信号が出力されるまでの前記経過時間により、前記周波数を識別する周波数識別部と
を備えることを特徴とする請求項３に記載のストレージ装置。
【請求項５】
前記電荷変化部は、
前記蓄電部を充電する充電部を備え、
前記電荷変化抑制部は、
前記パルス信号に対してある時間だけ位相をずらしたパルス偏差信号を生成するパルス偏差信号生成部と、
前記パルス信号と前記パルス偏差信号との間に電位差が生じる間だけ前記蓄電部から放電する放電部と
を備えることを特徴とする請求項４に記載のストレージ装置。
【請求項６】
データを記憶するためのディスクドライブと、
前記ディスクドライブと通信を行うことにより、前記ディスクドライブに対する前記データの入出力を行うディスク制御部と、
前記通信のために授受されるパルス信号を用いてクロック信号を生成する生成部と、
前記パルス信号を前記クロック信号の周期で読み取った場合に、前記パルス信号が前記通信の規格を満たすかどうかを判定する通信規格判定部と、
前記判定の結果に応じて前記クロック信号を分周する分周部と、
前記分周された前記クロック信号に前記パルス信号を同期させる同期部と
を備えることを特徴とするストレージ装置。
【請求項７】
前記通信は、前記ディスク制御部と少なくとも一つ以上の前記ディスクドライブとをファイバチャネル規格のＦＣ−ＡＬによって定められるループを構成するように接続するための通信路を介して行われること
を特徴とする請求項３乃至請求項６に記載のストレージ装置。
【請求項８】
通信のために授受されるパルス信号を用いてクロック信号を生成する生成部と、
前記パルス信号の周波数を識別する識別部と、
前記パルス信号の周波数に応じた分周比で前記クロック信号を分周する分周部と、
前記分周された前記クロック信号に前記パルス信号を同期させる同期部と
を備えることを特徴とする通信信号の整形回路。
【請求項９】
前記識別部は、
蓄える電荷の量に応じた電圧を出力する蓄電部と、
前記蓄電部に蓄えられる前記電荷の量をある変化率で変化させる電荷変化部と、
前記パルス信号の信号レベルが切り替わる毎にある時間だけ前記変化を妨げる電荷変化抑制部と、
前記蓄電部から出力される前記電圧が判定条件を満たしたか否かに応じた信号を出力する信号出力部と、
前記蓄電部に蓄えられる前記電荷の量を変化させ始めてからの経過時間を計測する時間計測部と、
前記電荷の量を変化させ始めてから、前記蓄電部の前記電圧が前記判定条件を満たしたことを示す前記信号が出力されるまでの前記経過時間により、前記周波数を識別する周波数識別部と
を備えることを特徴とする請求項８に記載の通信信号の整形回路。
【請求項１０】
前記電荷変化部は、
前記蓄電部を充電する充電部を備え、
前記電荷変化抑制部は、
前記パルス信号に対してある時間だけ位相をずらしたパルス偏差信号を生成するパルス偏差信号生成部と、
前記パルス信号と前記パルス偏差信号との間に電位差が生じる間だけ前記蓄電部から放電する放電部と
を備えることを特徴とする請求項９に記載の通信信号の整形回路。
【請求項１１】
通信のために授受されるパルス信号を用いてクロック信号を生成する生成部と、
前記パルス信号を前記クロック信号の周期で読み取った場合に、前記パルス信号が前記通信の規格を満たすかどうかを判定する通信規格判定部と、
前記判定の結果に応じて前記クロック信号を分周する分周部と、
前記分周された前記クロック信号に前記パルス信号を同期させる同期部と
を備えることを特徴とする通信信号の整形回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ストレージ装置、及び通信信号の整形回路に関する。
【０００２】
【従来の技術】
近年の情報技術の進歩に伴い、ストレージ装置が備えるディスクドライブに対するデータ入出力のための通信速度が高速化している。例えばファイバチャネル規格に対応したデータ入出力においては、１Ｇｂｐｓ（Ｇｉｇａ  ｂｉｔ  ｐｅｒ  ｓｅｃｏｎｄ）の通信に加え、２Ｇｂｐｓの通信が実用化されている。また現在４Ｇｂｐｓの通信の実用化に向け、開発が進められている。
このように市場には通信速度の異なるディスクドライブが出回っている。
【０００３】
【特許文献１】
特開２０００−１８７９３８号公報
【０００４】
【発明が解決しようとする課題】
ところで、例えば稼働中のストレージ装置に新たにディスクドライブを増設する場合のように、通信速度の異なるディスクドライブを同じストレージ装置内で稼働させたいことがある。
しかしながら従来のストレージ装置は、異なる通信速度でデータの入出力が行われるディスクドライブを混在させる仕組みを備えていないため、同一のストレージ装置内で異なる通信速度で動作するディスクドライブを混在させて使用したいというユーザニーズに対応することができなかった。
本発明は上記課題を鑑みてなされたものであり、ストレージ装置、及び通信信号の整形回路を提供することを主たる目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るストレージ装置は、データ入出力要求を受信するチャネル制御部と、データを記憶するためのキャッシュメモリと、前記データ入出力要求に応じて、データの入出力処理を行うディスク制御部と、データを記憶するための複数のディスクドライブとを備え、少なくとも２以上の前記ディスクドライブがそれぞれ異なる通信速度で前記ディスク制御部とデータ入出力を行う。
【０００６】
ここでストレージ装置は、少なくとも一つ以上の前記ディスクドライブをファイバチャネル規格のＦＣ−ＡＬによって定められるループを構成するように接続するための複数の通信路を有し、前記通信速度は、前記通信路毎に異なるようにすることもできる。
【０００７】
なお、ストレージ装置はディスクドライブを備えた記憶装置である。またディスクドライブは、データを記録するための記録媒体を備えた装置であり、例えばハードディスク装置や半導体記憶装置である。
【０００８】
ファイバチャネル規格はＡＮＳＩ（Ａｍｅｒｉｃａｎ  Ｎａｔｉｏｎａｌ  Ｓｔａｎｄａｒｄｓ  Ｉｎｓｔｉｔｕｔｅ）オープンスタンダードとして標準化されている規格である。ＦＣ−ＡＬ（Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ａｒｂｉｔｒａｔｅｄ  Ｌｏｏｐ）は、ファイバチャネル規格により定められる通信路をループ状に構成する場合の規格を規定している。
【０００９】
その他、本願が開示する課題、及びその解決方法は、発明の実施の形態の欄、及び図面により明らかにされる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
＝＝＝外観構成＝＝＝
まず、本実施の形態に係るストレージ装置１０００の全体構成を示す外観図を図１に示す。
図１に示すストレージ装置１０００はディスク制御装置１１００とディスク駆動装置１２００とを備え、ディスク制御装置１１００が中央に配置され、その左右にディスク駆動装置１２００が配置されている。ディスク制御装置１１００はストレージ装置１０００全体の制御を司る。ディスク駆動装置１２００はディスクドライブ１２１０を収納する。ディスクドライブ１２１０としては、例えばハードディスク装置や半導体記憶装置等様々なものを採用することができる。
【００１１】
ディスク制御装置１１００は管理端末１１１０や、制御回路部１１２０、冷却用ファン１１３０、電源部１１４０等を備えている。管理端末１１１０はディスク制御装置１１００の前面中央に配置されている。図１において管理端末１１１０はノート型コンピュータの形態をしており、折りたたみ可能に構成されたディスプレイ装置とキーボード装置とを備えている。この管理端末１１１０を用いることにより、オペレータはストレージ装置１０００の保守、管理を行うことができる。制御回路部１１２０はストレージ装置１０００全体の制御を司るための各種装置が装着される部分である。装着される装置としては、例えば後述するチャネルアダプタ（チャネル制御部）１１２１、ディスクアダプタ（ディスク制御部）１１２４、キャッシュメモリ１１２２、共有メモリ１１２３等がある。冷却用ファン１１３０はディスク制御装置１１００を冷却するために用いられる。電源部１１４０はストレージ装置１０００を稼働させるために必要な電力を供給する。
【００１２】
ディスク駆動装置１２００には多数のディスクドライブ１２１０が配置されている。その様子を図２に示す。ディスクドライブ（図２においてはＨＤＤと記載されている）１２１０は、ディスク駆動装置１２００の筐体１２２０に着脱可能なように格納されている。ディスクドライブ１２１０はストレージ装置１０００の前面側すなわち上記管理端末１１１０と同じ側に格納されるのみならず、後面側にも格納されている。またＬＥＤ（ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ）表示部１２４０が設けられており、各ディスクドライブ１２１０の動作状態をＬＥＤの点灯や点滅等により表示することができる。
【００１３】
なおストレージ装置１０００の構成や配置は上記の内容に限られるものではない。例えば管理端末１１１０はストレージ装置１０００に組み込まれている必要は無く、通信ネットワークで結ばれた遠隔地のコンピュータとすることもできる。またノート型コンピュータの形態に限られず、例えばデスクトップ型の形態とすることもできる。またディスク制御装置１１００とディスク駆動装置１２００とが一体的に構成されるようにすることもできる。
【００１４】
またディスクドライブ１２１０はＳＥＳ（ＳＣＳＩ  Ｅｎｃｌｏｓｕｒｅ  Ｓｅｒｖｉｃｅｓ）ドライブとすることもできる。ＳＥＳドライブとは、ディスクアダプタ１１２４と、ディスクドライブ１２１０の電源供給を制御する電源コントローラとを通信可能に接続するように動作させる機能を有するディスクドライブ１２１０をいう。ＳＥＳドライブは、ＳＣＳＩ３（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ  ３）規格に規定されるＳＥＳ（ＳＣＳＩ  Ｅｎｃｌｏｓｕｒｅ  Ｓｅｒｖｉｃｅｓ）やＥＳＩ（Ｅｎｃｌｏｓｕｒｅ  Ｓｅｒｖｉｃｅ  Ｉ／Ｆ）の機能を備えており、ＳＥＳドライブが備えるインターフェースコネクタの所定の信号ピンを結線することで、ＳＥＳやＥＳＩとして機能させることができる。
【００１５】
＝＝＝全体構成＝＝＝
次に、本実施の形態に係るストレージ装置１０００の全体構成を示すブロック図を図３に示す。
ディスク制御装置１１００は情報処理装置１００からデータ入出力要求を受信し、ディスク駆動装置１２００が備えるディスクドライブ１２１０に記憶されているデータに対するデータ入出力を行う。
【００１６】
ここで情報処理装置１００はＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やメモリを備えたコンピュータである。情報処理装置１００が備えるＣＰＵにより各種プログラムが実行されることにより、様々な機能が実現される。情報処理装置１００は例えば銀行の自動預金預け払いシステムや航空機の座席予約システム等における中枢コンピュータとして利用されるようにすることもできる。
【００１７】
ディスク制御装置１１００は、チャネルアダプタ（チャネル制御部）１１２１、キャッシュメモリ１１２２、共有メモリ１１２３、ディスクアダプタ（ディスク制御部）１１２４、管理端末（図３においてはＳＶＰと記載されている）１１１０を備える。
【００１８】
チャネルアダプタ１１２１は情報処理装置１００との通信インタフェースを備え、情報処理装置１００との間でデータ入出力要求等を授受する。なおチャネルアダプタ１１２１は、複数の情報処理装置１００との間でデータ入出力要求を授受するようにすることもできる。この場合、ディスク制御装置１１００は複数のチャネルアダプタ１１２１を設けるようにすることもできる。また、チャネルアダプタ１１２１と情報処理装置１００との間は、ネットワークにより接続されるようにすることもできる。
【００１９】
キャッシュメモリ１１２２及び共有メモリ１１２３は、チャネルアダプタ１１２１とディスクアダプタ１１２４との間で授受されるデータやコマンドを記憶するメモリである。例えばチャネルアダプタ１１２１が情報処理装置１００から受信したデータ入出力要求が書き込み要求であった場合には、チャネルアダプタ１１２１は当該書き込み要求を共有メモリ１１２３に書き込むと共に、情報処理装置１００から受信した書き込みデータをキャッシュメモリ１１２２に書き込む。そうすると、ディスクアダプタ１１２４は共有メモリ１１２３に書き込まれた当該書き込み要求に従って、キャッシュメモリ１１２２から書き込みデータを読み出して、そのデータをディスクドライブ１２１０に書き込む。
【００２０】
ディスクアダプタ１１２４は、ディスクドライブ１２１０と通信を行うことによりディスクドライブ１２１０に対するデータの入出力を行う。データの入出力は、図３に示すようにファイバチャネル規格のＦＣ−ＡＬによって定められるループ（以下、ＦＣ−ＡＬループとも記す）を構成する通信路１２１１を介して行われる。通信速度は例えばファイバチャネル規格により定められる１Ｇｂｐｓ、又は２Ｇｂｐｓである。その他の通信速度とするようにすることもできる。
【００２１】
なお、チャネルアダプタ１１２１、ディスクアダプタ１１２４、キャッシュメモリ１１２２、共有メモリ１１２３は、本実施の形態のようにそれぞれ別個として設けられる必要はなく、例えば一体的に構成されるようにすることもできる。また、これらのうちの少なくともいずれかの組み合わせが一体的に構成されるようにすることもできる。
【００２２】
また、チャネルアダプタ１１２１、ディスクアダプタ１１２４、キャッシュメモリ１１２２、共有メモリ１１２３は、図３に示すようにバスで接続されるようにすることもできるし、スイッチで接続されるようにすることもできる。さらにネットワークで接続されるようにすることもできる。この場合、ネットワークとしてＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  ｎｅｔｗｏｒｋ）を構成するようにすることもできる。
【００２３】
次にディスクアダプタ１１２４がＦＣ−ＡＬループを構成する通信路１２１１によりディスクドライブ１２１０と接続される様子を示す図を図４に示す。
図４に示すようにＦＣ−ＡＬループは、ＰＢＣ（Ｐｏｒｔ  Ｂｙｐａｓｓ  Ｃｉｒｃｕｉｔ）回路１２３０が備えるマルチプレクサ１２３１にディスクアダプタ１１２４やディスクドライブ１２１０、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路１２５０を接続することにより構成することができる。ＣＤＲ回路１２５０は、通信路１２１１を介して授受されるデータの乱れ、例えばジッタを抑制するための回路である。
【００２４】
図４に示す例では２つのＰＢＣ回路１２３０を跨って一つのＦＣ−ＡＬループが構成される様子が示される。
【００２５】
各マルチプレクサ１２３１のセレクト信号は、各マルチプレクサ１２３１の”１”で示される側の入力と、”０”で示される側の入力とのいずれかを選択するための信号である。マルチプレクサ１２３１に、ディスクアダプタ１１２４やディスクドライブ１２１０、ＣＤＲ回路１２５０等が接続された場合に、マルチプレクサ１２３１の”１”で示される側の入力が選択されるようにセレクト信号が入力される。マルチプレクサ１２３１に何も接続されない場合には、マルチプレクサ１２３１の”０”で示される側の入力が選択されるようにセレクト信号が入力される。また、例えばあるディスクドライブ１２１０に障害が発生したことが検出された場合には、当該ディスクドライブ１２１０が接続されているマルチプレクサ１２３１の”０”で示される側の入力が選択されるようにセレクト信号が入力される。各マルチプレクサ１２３１のセレクト信号の入力は、それぞれに接続されるディスクアダプタ１１２４やディスクドライブ１２１０、ＣＤＲ回路１２５０により行われる様にすることもできるし、例えばディスクアダプタ１１２４により集中して行われる様にすることもできる。
【００２６】
なおＰＢＣ回路１２３０が備えるマルチプレクサ１２３１の数は、図４に示した例に限られない。例えば図２に示すディスク駆動装置１２００の例において、横１列に配列された１６台のディスクドライブ１２１０毎に１つのＰＢＣ回路１２３０を設ける様にする場合には、一つのＰＢＣ回路１２３０が備えるマルチプレクサ１２３１の数は、１台のディスクアダプタ１１２４と最大１６台のディスクドライブ１２１０とを接続してＦＣ−ＡＬループを構成可能とするために、少なくとも１７台は必要である。その他に、他のＰＢＣ回路１２３０に跨ってＦＣ−ＡＬループを構成するためのマルチプレクサ１２３１や、ＣＤＲ回路１２５０を装着するためのマルチプレクサ１２３１を備えるようにすることができる。
【００２７】
なおＣＤＲ回路１２５０はＰＢＣ回路１２３０と一体的に構成されるようにすることもできる。例えば図４に示すＰＢＣ回路１２３０において、左右両端のマルチプレクサ１２３１にはＣＤＲ回路１２５０がＰＢＣ回路１２３０を構成する基板上に構成されるようにすることもできる。
【００２８】
＝＝＝ＣＤＲ回路＝＝＝
ＣＤＲ回路１２５０は、ＦＣ−ＡＬループを構成する通信路１２１１を介して送受信されるパルス信号を整形するための回路である。ＣＤＲ回路１２５０を示すブロック図を図５に示す。
ＣＤＲ回路１２５０は、ＦＣ  ＥＮＶ−Ｐ有効検出回路１２７８、マルチプレクサ１２５１、位相周波数比較回路１２５２、チャージポンプ回路１２５３、電圧制御発振回路１２５４、フリップフロップ１２５５、フィルタ回路１２５６を備える。なお、図５において「Ｆｉｂｅｒ信号」と記された信号が、上述したＦＣ−ＡＬループを構成する通信路１２１１を介して授受されるパルス信号に相当する。以下同様である。また、位相周波数比較回路１２５２、チャージポンプ回路１２５３、電圧制御発振回路１２５４、フィルタ回路１２５６により構成される回路は、通信のために授受されるパルス信号を用いてクロック信号を生成する生成部に相当する。
【００２９】
ＦＣ  ＥＮＶ−Ｐ有効検出回路１２７８は、Ｆｉｂｅｒ信号の電圧（信号レベル）とＦＣ信号振幅検出スレッショルド（ｔｈｒｅｓｈｏｌｄ）電圧とを比較しており、Ｆｉｂｅｒ信号がＦＣ信号振幅検出スレッショルド電圧以上になった場合に、マルチプレクサ１２５１に対して、”１”側の入力信号が選択されるような信号を出力する。ＦＣ信号振幅検出スレッショルド電圧は、Ｆｉｂｅｒ信号がＣＤＲ回路１２５０に入力されたことを検出するための閾値として設定される電圧である。これにより、ＣＤＲ回路１２５０にＦｉｂｅｒ信号が入力されたことを検出することができる。
【００３０】
助走ＣＬＫは、例えば水晶発振回路等の発振回路により生成されるクロック信号である。Ｆｉｂｅｒ信号がＣＤＲ回路１２５０に入力されない間は、マルチプレクサ１２５１の”０”側の入力信号が選択され、助走ＣＬＫがＣＤＲ回路１２５０に入力される。
【００３１】
位相周波数比較回路１２５２は、ＩＮ１及びＩＮ２から入力される２つのパルス信号の立ち上がりエッジ又は立ち下がりエッジを検出することによりこれらのパルス信号の位相差を比較し、位相差に応じてＵＰ又はＤＮから信号を出力する。
【００３２】
チャージポンプ回路１２５３は、ＵＰ又はＤＮから入力される信号に応じて、ＯＵＴから出力される信号を制御する。例えば、位相周波数比較回路のＩＮ２から入力されるパルス信号の位相が、ＩＮ１から入力されるパルス信号の位相よりも進んでいる場合には、チャージポンプ回路１２５３のＯＵＴから出力される信号の電圧が下げられる。逆に、例えば位相周波数比較回路のＩＮ２から入力されるパルス信号の位相が、ＩＮ１から入力されるパルス信号の位相よりも遅れている場合には、チャージポンプ回路１２５３のＯＵＴから出力される信号の電圧が上げられる。
【００３３】
フィルタ回路１２５６は、チャージポンプ回路１２５３のＯＵＴから出力される信号に対してローパスフィルタとして機能する。
【００３４】
電圧制御発振回路１２５４は、ＲＥＦから入力されるレファレンス電圧とＣＯＮＴから入力される信号の電圧に応じた周波数のクロック信号をＯＵＴから出力する。レファレンス電圧に応じた周波数でＯＵＴから出力されるクロック信号に対して、ＣＯＮＴから入力される信号の電圧が上昇した場合には、クロック信号の周波数を上昇させる。また、レファレンス電圧に応じた周波数でＯＵＴから出力されるクロック信号に対して、ＣＯＮＴから入力される信号の電圧が低下した場合には、クロック信号の周波数を下げる。
【００３５】
このようにして生成されたクロック信号は、位相周波数比較回路１２５２のＩＮ２に入力される。これにより、電圧制御発振回路１２５４から出力されるクロック信号の立ち上がりエッジ又は立ち下がりエッジと、位相周波数比較回路１２５２のＩＮ１に入力されるパルス信号の立ち上がりエッジ又は立ち下がりエッジとの位相を合わせることができる。
【００３６】
フリップフロップ回路１２５５は、位相周波数比較回路１２５２のＩＮ１に入力されるパルス信号を、電圧制御発振回路１２５４から出力されるクロック信号に同期させて出力するための回路である。
【００３７】
以上のように、ＦＣ−ＡＬループを構成する通信路１２１１にＣＤＲ回路１２５０を装着することにより、送受信時のパルス信号の乱れ、例えばジッタを抑制することができる。
【００３８】
しかしながら上記ＣＤＲ回路１２５０においては、パルス信号の周波数値とクロック信号の周波数値とが整数倍の関係になった場合には、位相周波数比較回路１２５２において位相差が検出されない。これを防止するために、パルス信号の周波数に近い周波数のクロック信号が電圧制御発振回路１２５４から出力されるように、レファレンス電圧の値を設定する必要がある。この設定作業はストレージ装置１０００を管理するオペレータ等により行われていた。
【００３９】
次に本実施の形態に係るＣＤＲ回路１２５０の第１の実施例を示すブロック図を図６に示す。
図６に示すように本実施の形態に係るＣＤＲ回路１２５０は、ＦＣ  ＥＮＶ−Ｐ有効検出回路１２７８、マルチプレクサ１２５１、位相周波数比較回路１２５２、チャージポンプ回路１２５３、電圧制御発振回路１２５４、フリップフロップ（分周されたクロック信号にパルス信号を同期させる同期部）１２５５、フィルタ回路１２５６に加え、信号周期監視回路（パルス信号の周波数を識別する識別部）１２５７、ＣＤＲ転送設定回路（パルス信号の周波数を識別する識別部）１２５８、分周回路（パルス信号の周波数に応じた分周比でクロック信号を分周する分周部）１２５９、マルチプレクサ１２７７を備える。
【００４０】
ＦＣ  ＥＮＶ−Ｐ有効検出回路１２７８、マルチプレクサ１２５１、位相周波数比較回路１２５２、チャージポンプ回路１２５３、電圧制御発振回路１２５４、フリップフロップ１２５５、フィルタ回路１２５６については、図５により説明したのと同様である。
【００４１】
信号周期監視回路１２５７及びＣＤＲ転送設定回路１２５８は、パルス信号の周波数に応じて、クロック信号を分周するための信号を出力する。信号周期監視回路１２５７を示すブロック図を図７に示す。ＣＤＲ転送設定回路１２５８を示すブロック図を図８に示す。また、パルス信号の周波数に応じて、クロック信号を分周するための信号が出力される様子を示すためのタイムチャートを図９及び図１０に示す。図９はＦｉｂｅｒ信号の通信速度が１Ｇｂｐｓの場合の例を示し、図１０はＦｉｂｅｒ信号の通信速度が２Ｇｂｐｓの場合の例を示す。また図７及び図８に示すブロック図中に示される括弧付きの数字は、図９乃至図１０に示すタイムチャートにおける各信号に示される括弧付きの数字とそれぞれ対応する。
【００４２】
信号周期監視回路１２５７は、ＥＮＶ回路１２６０、コンパレータ１２６１、ＡＮＤ回路１２６２、遅延回路１２６３、ＥＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＯＲ）回路１２６４、電流源１２６５、１２６６、コンデンサ１２７９、チャージポンプ電圧発生回路１２６７、コンパレータ１２６８を備える。
【００４３】
なお、このうちコンデンサ１２７９は蓄える電荷の量に応じた電圧を出力する蓄電部に相当する。電流源１２６５及びチャージポンプ電圧発生回路１２６７は、蓄電部に蓄えられる電荷の量をある変化率で変化させる電荷変化部に相当する。遅延回路１２６３、ＥＯＲ回路１２６４、電流源１２６６は、パルス信号の信号レベルが切り替わる毎にある時間だけ変化を妨げる電荷変化抑制部に相当する。このうち遅延回路１２６３は、パルス信号に対してある時間だけ位相をずらしたパルス偏差信号を生成するパルス偏差信号生成部にも相当する。またＥＯＲ回路１２６４、電流源１２６６は、パルス信号と前記パルス偏差信号との間に電位差が生じる間だけ前記蓄電部から放電する放電部にも相当する。コンパレータ１２６８は、蓄電部から出力される電圧が判定条件を満たしたか否かに応じた信号を出力する信号出力部に相当する。
【００４４】
ＥＮＶ回路１２６０は、Ｆｉｂｅｒ信号（１）が入力されたことを検知するための回路である。例えばＦｉｂｅｒ信号（１）がＦｃ信号振幅検出スレッショルド電圧（図９、図１０参照）以上の電圧になったことを検知し、ＥＮＶ回路１２６０の出力信号であるＦｃ信号ＥＮＶ（３）の出力電圧を上昇させる。
コンパレータ１２６１は、Ｆｃ信号ＥＮＶ（３）の電圧がＦＣ振幅基準電圧（２）以上になった場合にＦＣＥＮＶ−Ｐ検出信号（４）を出力する。
これによりＦｉｂｅｒ信号（１）の入力を検知することができる。またＦＣＥＮＶ−Ｐ検出信号（４）が出力されることにより電流源１２６５に定電流が流れる。電流源１２６５に定電流を流すための電力は、チャージポンプ電圧発生回路１２６７により供給される。電流源１２６５に定電流が流れることにより、コンデンサ１２７９に蓄積される電荷の量が増加する。またこれによりＣｈａｒｇｅ  Ｐｏｍｐ出力（９）の電圧が上昇する。
【００４５】
ＡＮＤ回路１２６２はＦｃ信号Ａ（５）を出力する。Ｆｃ信号Ａ（５）は、ＦＣＥＮＶ−Ｐ検出信号（４）が出力されている間のみＡＮＤ回路１２６２から出力されるＦｉｂｅｒ信号（１）である。
ＡＮＤ回路１２６２からの出力信号であるＦｃ信号Ａ（５）は、遅延回路１２６３によりある時間だけ位相をずらして生成されるＤＬＦｃ信号Ａ（６）と共にＥＯＲ回路１２６４に入力される。これによりＥＯＲ回路１２６４からは、Ｆｃ信号Ａ（５）の立ち上がり又は立ち下がり毎に（パルス信号の信号レベルが切り替わる毎に）一定時間幅のパルス信号（ＥＯＲ出力信号（７））が出力される。
【００４６】
ＥＯＲ回路１２６４から出力されるＥＯＲ出力信号（７）により、電流源１２６６に定電流が流れる。電流源１２６６に定電流が流れる間、コンデンサ１２７９に蓄えられた電荷が放電される。すなわちコンデンサ１２７９に蓄積される電荷の増加を妨げる。これによりＣｈａｒｇｅ  Ｐｏｍｐ出力（９）の電圧が低下する。
【００４７】
コンパレータ１２６８は、Ｃｈａｒｇｅ  Ｐｏｍｐ出力（９）の電圧がスレッシュ電圧以上か否かに応じて、ＥＮＶＥＴＣＴ−Ｐ信号（１０）を出力する。Ｃｈａｒｇｅ  Ｐｏｍｐ出力（９）の電圧がスレッシュ電圧以上である場合、すなわち判定条件を満たした場合には、ＥＮＶＥＴＣＴ−Ｐ信号（１０）を出力する。
【００４８】
以上の信号周期監視回路１２５７によれば、コンデンサ１２７９への充電は定電流源１２６５により一定の速度で行われ、コンデンサ１２７９からの放電はＦｉｂｅｒ信号（１）の信号レベルが切り替わる毎に行われる。これにより例えばＦｉｂｅｒ信号（１）の周波数が上がると、単位時間あたりに放電される電荷の量が増える。そのためコンデンサ１２７９に充電を開始してから、Ｃｈａｒｇｅ  Ｐｏｍｐ出力（９）の電圧がスレッシュ電圧以上になるまでの時間がより長くなる。反対に、例えばＦｉｂｅｒ信号（１）の周波数が下がると、単位時間あたりに放電される電荷の量が減少する。そのためコンデンサ１２７９に充電を開始してから、Ｃｈａｒｇｅ  Ｐｏｍｐ出力（９）の電圧がスレッシュ電圧以上になるまでの時間がより短くなる。
これにより、コンデンサ１２７９に充電を開始してから、Ｃｈａｒｇｅ  Ｐｏｍｐ出力（９）の電圧がスレッシュ電圧以上になるまでの時間に応じて、Ｆｉｂｅｒ信号（１）の周波数を識別することができる。このための回路が図８に示すＣＤＲ転送設定回路１２５８である。
【００４９】
ＣＤＲ転送設定回路１２５８は、ＡＮＤ回路１２７０、カウンタ回路１２７１、ＥＯＲ回路１２７２、フリップフロップ１２７３を備える。
なお、このうちＡＮＤ回路１２７０及びカウンタ回路１２７１は、蓄電部に蓄えられる電荷の量を変化させ始めてからの経過時間を計測する時間計測部に相当する。またＥＯＲ回路１２７２、フリップフロップ１２７３は電荷の量を変化させ始めてから、蓄電部の電圧が判定条件を満たしたことを示す信号が出力されるまでの経過時間により、周波数を識別する周波数識別部に相当する。
【００５０】
ＡＮＤ回路１２７０は、ＦＣＥＮＶ−Ｐ検出信号（４）が出力されている間のみＧＥＴ  Ｃｌｏｃｋ−Ｎ信号（１１）を出力する。ＦＣＥＮＶ−Ｐ検出信号（４）は、図７に示したコンパレータ１２６１により出力される信号である。ＧＥＴ  Ｃｌｏｃｋ−Ｎ信号（１１）は例えば水晶発振回路等により生成されるクロック信号である。
【００５１】
カウンタ回路１２７１は、ＡＮＤ回路１２７０から出力されるＧＥＴ  Ｃｌｏｃｋ−Ｎ信号（１１）のパルス数を計数する。そしてＧＥＴ  Ｃｌｏｃｋ−Ｎ信号（１１）のパルス数が４パルス以上になったら、”４”と示される出力端子から信号を出力する。同様に、ＧＥＴ  Ｃｌｏｃｋ−Ｎ信号（１１）のパルス数が８パルス以上、１０パルス以上、１４パルス以上になったら、それぞれ”８”と示される出力端子、”Ａ”と示される出力端子、”Ｅ”と示される出力端子から信号を出力する。
【００５２】
ＥＯＲ回路１２７２は、カウンタ回路１２７１から出力される信号の排他的論理和を演算し、演算結果を出力する。本実施の形態においては、２つのＥＯＲ回路１２７２を用いることにより、ＧＥＴ  Ｃｌｏｃｋ−Ｎ信号（１１）のパルス数が４以上８以下の場合、及び１０（Ａ）以上１４（Ｅ）以下の場合にそれぞれのＥＯＲ回路１２７２から信号が出力されるようになっている。ここで４以上８以下の場合に出力される信号は、Ｆｉｂｅｒ信号の周波数が１Ｇｂｐｓであるかどうかを識別するために用いられる。また１０（Ａ）以上１４（Ｅ）以下の場合に出力される信号は、Ｆｉｂｅｒ信号の周波数が２Ｇｂｐｓであるかどうかを識別するために用いられる。  ２つのＥＯＲ回路１２７２からの出力信号はそれぞれフリップフロップ１２７３に入力される。まずＧＥＴ  Ｃｌｏｃｋ−Ｎ信号（１１）により同期され、続いてＥＮＶＥＴＣＴ−Ｐ信号（１０）に同期される。ＥＮＶＥＴＣＴ−Ｐ信号（１０）は、図７において説明したコンパレータ１２６８の出力信号である。
【００５３】
以上のＣＤＲ転送設定回路１２５８によれば、例えばＧＥＴ  Ｃｌｏｃｋ−Ｎ信号（１１）のパルス数が４以上８以下の場合に、コンパレータ１２６８からＥＮＶＥＴＣＴ−Ｐ信号（１０）が出力された場合には、１Ｇｂ／ｓＤＥＴ信号（１５−Ａ）が出力される。またＧＥＴ  Ｃｌｏｃｋ−Ｎ信号（１１）のパルス数が１０（Ａ）以上１４（Ｅ）以下の場合に、コンパレータ１２６８からＥＮＶＥＴＣＴ−Ｐ信号（１０）が出力された場合には、２Ｇｂ／ｓＤＥＴ信号（１５−Ｂ）が出力される。つまり、１Ｇｂ／ｓＤＥＴ信号（１５−Ａ）が出力された場合にはＦｉｂｅｒ信号（１）の周波数は１Ｇｂｐｓであり、２Ｇｂ／ｓＤＥＴ信号（１５−Ｂ）が出力された場合にはＦｉｂｅｒ信号（１）の周波数は２Ｇｂｐｓであることが識別できる。もちろんその他の周波数を識別可能とするようにＣＤＲ転送設定回路１２５８を構成するようにすることもできる。
【００５４】
そして例えば、電圧制御発振回路１２５４に入力されるレファレンス電圧の設定が２Ｇｂｐｓの周波数に合わせてある場合に、信号周期監視回路１２５７及びＣＤＲ転送設定回路１２５８によってＦｉｂｅｒ信号（１）の周波数が１Ｇｂｐｓであると識別された場合には、１Ｇｂ／ｓＤＥＴ信号（１５−Ａ）を分周回路１２５９に入力してクロック信号を２分周するようにする。これにより、Ｆｉｂｅｒ信号（１）の周波数とクロック信号の周波数とを合わせることができる。もちろん図６に示すように、マルチプレクサ１２７７を用いてクロック信号を分周回路１２５９を通す場合と通さない場合とを選択することにより、Ｆｉｂｅｒ信号（１）の周波数とクロック信号の周波数とを合わせるようにすることもできる。なお分周回路１２５９は２分周回路に限られず、３分周回路、４分周回路、あるいはその他の分周比の分周回路とすることができる。また複数の分周比を備えた分周回路とすることもできる。また逓倍回路を備えるようにしてクロック信号を逓倍するようにすることもできる。
【００５５】
なお、図７及び図８にそれぞれ示した、信号周期監視回路１２５７及びＣＤＲ転送設定回路１２５８においては、電流源１２６５、１２６６を用いてコンデンサ１２７９に蓄積される電荷の量を増減させることにより、Ｆｉｂｅｒ信号（１）の周波数を識別する場合の例を示したが、他の方法によってもＦｉｂｅｒ信号（１）の周波数を識別することは可能である。例えば、一般的なカウンタ回路を用いて、Ｆｉｂｅｒ信号（１）の入力開始と共に一定の時間毎にカウントアップを行う一方で、Ｆｉｂｅｒ信号（１）の立ち上がりエッジ、立ち下がりエッジを検出する毎にカウントダウンさせ、カウンタ回路の出力値がある一定の値になるまでの時間に応じて、Ｆｉｂｅｒ信号（１）の周波数を識別するようにすることも可能である。あるいは、例えばＦｉｂｅｒ信号（１）のある立ち上がりエッジを検出してから次の立ち上がりエッジが検出されるまでの間の水晶発振器からのパルス数を計測することにより、Ｆｉｂｅｒ信号（１）の周波数を識別するようにすることもできる。
【００５６】
なお、図７及び図８にそれぞれ示した、信号周期監視回路１２５７及びＣＤＲ転送設定回路１２５８においては、Ｆｉｂｅｒ信号（１）の入力開始と共にコンデンサ１２７９に充電が開始される場合の例を示したが、Ｆｉｂｅｒ信号（１）の入力開始と共にコンデンサ１２７９から放電が開始されるようにすることもできる。この場合は、Ｆｉｂｅｒ信号（１）の立ち上がりエッジ、立ち下がりエッジが検出される毎に一定の時間だけコンデンサ１２７９への充電が行われることになる。そしてＣｈａｒｇｅ  Ｐｏｍｐ出力（９）の電圧がスレッシュ電圧以下になるまでの時間に応じて、Ｆｉｂｅｒ信号（１）の周波数が識別されることになる。
【００５７】
以上のように本実施の形態に係るＣＤＲ回路１２５０によれば、通信路１２１１を介して授受されるパルス信号の周波数を識別し、パルス信号の周波数に合わせてクロック信号を分周することができるので、パルス信号の周波数に合わせて電圧制御発振回路１２５４に入力されるレファレンス電圧の設定を個別に行う必要をなくすことができる。これにより、ストレージ装置１０００の保守、管理作業負担を軽減することができる。また、周波数の異なるディスクドライブ１２１０をストレージ装置１０００に混在させて装着することが可能となる。これにより、例えば周波数の低いディスクドライブ１２１０と周波数の高いディスクドライブ１２１０とを所有しているユーザにとって、ディスクドライブ１２１０の周波数毎にストレージ装置１０００を設ける必要をなくすことができる。
【００５８】
また本実施の形態に係るＣＤＲ回路１２５０は、ストレージ装置１０００に適用されるのみならず広くディジタル通信機器に適用することが可能である。例えば通信機器に用いられる通信信号の整形回路に適用することができる。また、複数の信号に対する自動同期機能が具備されたＰＢＣ（Ｐｏｒｔ  Ｂｙｐａｓｓ  Ｃｕｒｃｕｉｔ）、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）、半導体等を備え、ＥＹＥパターンやジッタ、インタバルアナライザ計測等を行うためのディジタル信号測定機器等における信号入力用回路に適用することもできる。
【００５９】
次に本実施の形態に係るＣＤＲ回路１２５０の第２の実施例を示すブロック図を図１１に示す。
図１１に示すように本実施の形態に係るＣＤＲ回路１２５０は、ＦＣ  ＥＮＶ−Ｐ有効検出回路１２７８、マルチプレクサ１２５１、位相周波数比較回路１２５２、チャージポンプ回路１２５３、電圧制御発振回路１２５４、フリップフロップ（分周されたクロック信号にパルス信号を同期させる同期部）１２５５、フィルタ回路１２５６に加え、Ｃｏｄｅ  Ｗｏｒｄ  Ｅｒｒｏｒ検出回路（パルス信号をクロック信号の周期で読み取った場合に、パルス信号が通信の規格を満たすかどうかを判定する通信規格判定部）１２７４、ＣＤＲ転送レート切り替え回路（パルス信号をクロック信号の周期で読み取った場合に、パルス信号が通信の規格を満たすかどうかを判定する通信規格判定部）１２７５、分周回路（パルス信号の周波数に応じた分周比でクロック信号を分周する分周部）１２５９、マルチプレクサ１２７７を備える。
【００６０】
ＦＣ  ＥＮＶ−Ｐ有効検出回路１２７８、マルチプレクサ１２５１、位相周波数比較回路１２５２、チャージポンプ回路１２５３、電圧制御発振回路１２５４、フリップフロップ１２５５、フィルタ回路１２５６、分周回路１２５９、マルチプレクサ１２７７については、第１の実施例において説明したのと同様である。
【００６１】
Ｃｏｄｅ  Ｗｏｒｄ  Ｅｒｒｏｒ検出回路１２７４及びＣＤＲ転送レート切り替え回路１２７５は、パルス信号をクロック信号の周期で読み取った場合に、パルス信号にエラーが検出されるかどうかを判定するための回路である。
【００６２】
Ｃｏｄｅ  Ｗｏｒｄ  Ｅｒｒｏｒ検出回路１２７４において検出されるパルス信号のエラーとしては、例えばファイバチャネル規格において規定されている、１０Ｂ／８Ｂ変換エラー（Ｃｏｄｅ  Ｗｏｒｄ  Ｃｈａｒａｃｔｅｒエラー）、Ｌｏｓｓ  ｏｆ  Ｓｙｎｃエラー、Ｒｕｎ  Ｌｅｎｇｔｈ  Ｖｉｏｌａｔｉｏｎ  Ｄｅｔｅｃｔｉｏｎエラーである。ファイバチャネル規格に対応したディスクドライブ１２１０のデータ入出力回路において、１０Ｂ／８Ｂ変換エラー、Ｒｕｎ  Ｌｅｎｇｔｈ  Ｖｉｏｌａｔｉｏｎ  Ｄｅｔｅｃｔｉｏｎエラー、Ｌｏｓｓ  ｏｆ  Ｓｙｎｃエラーが検出される様子を図１３及び図１４に示す。
【００６３】
図１４に示すように、受信データはＳＯＦ（Ｓｔａｒｔ  Ｏｆ  Ｆｌａｍｅ）、Ｈｅａｄｅｒ、Ｐａｙｌｏａｄ、ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）、ＥＯＦ（Ｅｎｄ  Ｏｆ  Ｆｌａｍｅ）を備えて構成される。
【００６４】
受信データが図１３に示す受信回路に入力されると、１０Ｂ／８Ｂ変換回路においてＣｏｄｅ  Ｗｏｒｄエラー及びＲｕｎ  Ｌｅｎｇｔｈ  Ｖｉｏｌａｔｉｏｎ  Ｄｅｔｅｃｔｉｏｎエラーのチェックが実施される。エラーが検出されなければ受信データはＦＣ受信ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）回路を経由して、ディスクドライブ１２１０の内部のバッファに転送される。
【００６５】
一方１０Ｂ／８Ｂ変換回路においてエラーが検出された場合には、Ｌｏｓｓ  Ｓｙｎｃ回路にエラー報告が行われる。Ｌｏｓｓ  Ｓｙｎｃ回路は、受信データのＰａｙｌｏａｄ受信中のエラー数が４以上になったことを検知した場合には、ＦＣ受信ＦＩＦＯ及びＣＦＷ（Ｃｕｒｒｅｎｔ  Ｆｉｌｌ  Ｗｏｒｄ）にＬｏｓｓ  ｏｆ  Ｓｙｎｃエラーが発生した旨の信号を送信する。ＣＦＷでは、Ｌｏｓｓ  Ｓｙｎｃ回路からＬｏｓｓ  ｏｆ  Ｓｙｎｃエラーが発生した旨の信号を受信している間、ＰａｙｌｏａｄのデータをＩＤＬＥまたはＡＲＢｘ信号（ＡＲＢｉｔｒａｔｅ信号。”ｘ”はＡＬ−ＰＡ（Ａｒｂｉｔｒａｔｅｄ  Ｌｏｏｐ  Ｐｈｙｓｉｃａｌ  Ａｄｄｒｅｓｓ）を示す）に置き換え、送信ＭＵＸ回路に送信する。そしてＰａｙｌｏａｄの一部がＩＤＬＥまたはＡＲＢｘに置き換えられたデータが８Ｂ／１０Ｂ変換回路を経由して送信回路から送信される。そのデータがＦＣ−ＡＬループの次のディスクドライブ１２１０に受信されると、ＬＥＤ表示部１２４０に備えられるＬＥＤが点灯され、エラーの発生がオペレータ等に通知される。
【００６６】
図１１に戻って、Ｃｏｄｅ  Ｗｏｒｄ  Ｅｒｒｏｒ検出回路１２７４においてはこのようにしてＦｉｂｅｒ信号のエラーを検出する。例えば電圧制御発振回路１２５４から４Ｇｂｐｓの周波数のクロック信号が出力されるようにレファレンス電圧を設定しておき、その周波数でＦｉｂｅｒ信号を読み取った場合に１０Ｂ／８Ｂ変換エラー（Ｃｏｄｅ  Ｗｏｒｄ  Ｃｈａｒａｃｔｅｒエラー）、Ｌｏｓｓ  ｏｆ  Ｓｙｎｃエラー、Ｒｕｎ  Ｌｅｎｇｔｈ  Ｖｉｏｌａｔｉｏｎ  Ｄｅｔｅｃｔｉｏｎエラーが検出されるかどうかをＣｏｄｅ  Ｗｏｒｄ  Ｅｒｒｏｒ検出回路１２７４で判定する。なお、エラーの検出は位相周波数比較回路１２５２からＣＤＲ  ＬＯＣＫ信号を受信した際に行われる。ＣＤＲ  ＬＯＣＫ信号は、位相周波数比較回路１２５２において、ＩＮ１から入力されるパルス信号とＩＮ２から入力されるクロック信号の立ち上がりエッジ又は立ち下がりエッジの位相が一致した場合に出力される。
【００６７】
Ｃｏｄｅ  Ｗｏｒｄ  Ｅｒｒｏｒ検出回路１２７４において、１０Ｂ／８Ｂ変換エラー（Ｃｏｄｅ  Ｗｏｒｄ  Ｃｈａｒａｃｔｅｒエラー）、Ｌｏｓｓ  ｏｆ  Ｓｙｎｃエラー、Ｒｕｎ  Ｌｅｎｇｔｈ  Ｖｉｏｌａｔｉｏｎ  Ｄｅｔｅｃｔｉｏｎエラーの少なくともいずれかが検出された場合には、それらのエラーを検出した旨の信号がＣＤＲ転送レート切り替え回路１２７５に送信される。ＣＤＲ転送レート切り替え回路１２７５は、Ｃｏｄｅ  Ｗｏｒｄ  Ｅｒｒｏｒ検出回路１２７４から上記信号を受信すると、分周回路（判定の結果に応じて前記クロック信号を分周する分周部）１２５９の分周比を切り替えることによりクロック信号の分周を行う。例えばクロック信号を２分周する。この場合、元のクロック信号の周波数が４Ｇｂｐｓであれば、２分周されることにより２Ｇｂｐｓの周波数となる。この分周比の切り替えは、図１１に示すように電圧制御発振回路１２５４から出力されるクロック信号を分周回路１２５９を通す場合と通さない場合とをマルチプレクサ１２７７により選択するようにして行うことができる。なお分周回路１２５９は２分周回路に限られず、３分周回路、４分周回路、あるいはその他の分周比の分周回路とすることができる。また複数の分周比を備えた分周回路とすることもできる。また逓倍回路を備えるようにしてクロック信号を逓倍するようにすることもできる。
【００６８】
このようにして分周されたクロック信号が、再び位相周波数比較回路１２５２及びＣｏｄｅ  Ｗｏｒｄ  Ｅｒｒｏｒ検出回路１２７４に入力される。そしてＦｉｂｅｒ信号をそのクロック信号の周期で読み取った場合に、通信の規格を満たすかどうかを判定する。再びエラーが検出された場合には、さらに分周比を切り替える。例えば４分周する。これによりクロック信号の周波数を１Ｇｂｐｓにすることができる。
【００６９】
本実施の形態に係るＣＤＲ回路１２５０の第２の実施例における処理の流れを示すフローチャートを図１２に示す。
まず、ＦＣ−ＡＬループを構成する転送路１２１１に接続されるディスクドライブ１２１０に電力の供給が開始されると、ＦＣ−ＡＬループ上のディスクドライブ１２１０はＩＤｌｅ信号（パルス信号）の送信を開始する（Ｓ１０００）。ＩＤｌｅ信号は、ファイバチャネル規格で定められた信号である。ＦＣ−ＡＬループ上に複数のディスクドライブ１２１０が接続されている場合には、ファイバチャネル規格で定められる所定のディスクドライブ１２１０がＩＤｌｅ信号の送信を開始する。ＣＤＲ回路１２５０は、ＩＤｌｅ信号の入力を検知すると（Ｓ１００１）、ＩＤｌｅ信号とクロック信号との同期を行う（Ｓ１００２）。位相が同期したら、１０Ｂ／８Ｂ変換エラー（Ｃｏｄｅ  Ｗｏｒｄ  Ｃｈａｒａｃｔｅｒエラー）、Ｌｏｓｓ  ｏｆ  Ｓｙｎｃエラー、Ｒｕｎ  Ｌｅｎｇｔｈ  Ｖｉｏｌａｔｉｏｎ  Ｄｅｔｅｃｔｉｏｎエラーをチェックする（Ｓ１００３）。いずれかのエラーを検出した場合には”Ｎ”に進む。そして上述したように分周回路１２５９の分周比を切り替えてクロック信号を分周する（Ｓ１００４）。Ｓ１００３においてエラーが検出されない場合には、”Ｙ”に進む。これによりＩＤｌｅ信号とクロック信号とのネゴシエーションが成功し、ＦＣ−ＡＬループの通信が確立される（Ｓ１００５）。そしてディスクアダプタ１１２４はディスクドライブ１２１０のＦＣ−ＡＬループへの接続を認識し（Ｓ１００６）、ＡＬ−ＰＡを獲得するためにＦＣ−ＡＬの初期化処理等を行う（Ｓ１００７）。
【００７０】
以上により本実施の形態に係るＣＤＲ回路１２５０は、ＦＣ−ＡＬループを介して行われる通信の速度を識別し、通信速度に合わせてクロック信号を分周することができる。これにより、通信速度に合わせて電圧制御発振回路１２５４に入力されるレファレンス電圧の設定を個別に行う必要をなくすことができる。これにより、ストレージ装置１０００の保守、管理作業負担を軽減することができる。また、周波数の異なるディスクドライブ１２１０をストレージ装置１０００に混在させて装着することが可能となる。これにより、例えば周波数の低いディスクドライブ１２１０と周波数の高いディスクドライブ１２１０とを所有しているユーザにとって、ディスクドライブ１２１０の周波数毎にストレージ装置１０００を設ける必要をなくすことができる。
【００７１】
また本実施の形態に係るＣＤＲ回路１２５０は、ストレージ装置１０００に適用されるのみならず広くディジタル通信機器に適用することが可能である。例えば通信機器に用いられる通信信号の整形回路に適用することができる。また、複数の信号に対する自動同期機能が具備されたＰＢＣ、ＳｅｒＤｅｓ、ＰＬＬ、ＣＤＲ、半導体等を備え、ＥＹＥパターンやジッタ、インタバルアナライザ計測等を行うためのディジタル信号測定機器等における信号入力用回路に適用することもできる。
【００７２】
以上本実施の形態について説明したが、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明はその趣旨を逸脱することなく変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００７３】
【発明の効果】
ストレージ装置、及び通信信号の整形回路を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態に係るストレージ装置の全体構成を示す外観図である。
【図２】本実施の形態に係るディスク駆動装置の構成を示す外観図である。
【図３】本実施の形態に係るストレージ装置の全体構成を示すブロック図である。
【図４】本実施の形態に係るＦＣ−ＡＬループにおいてＣＤＲ回路が挿入されている様子を示す図である。
【図５】ＣＤＲ回路を示すブロック図である。
【図６】本実施の形態に係るＣＤＲ回路を示すブロック図である。
【図７】本実施の形態に係る信号周期監視回路を示すブロック図である。
【図８】本実施の形態に係るＣＤＲ転送設定回路を示すブロック図である。
【図９】本実施の形態に係る信号周期監視回路により１Ｇｂｐｓの通信速度のパルス信号の周波数を識別する様子を示すタイムチャートである。
【図１０】本実施の形態に係る信号周期監視回路により２Ｇｂｐｓの通信速度のパルス信号の周波数を識別する様子を示すタイムチャートである。
【図１１】本実施の形態に係るＣＤＲ回路の第２の実施例を示すブロック図である。
【図１２】本実施の形態に係るＣＤＲ回路の第２の実施例における処理の流れを示すフローチャートである。
【図１３】本実施の形態に係るエラー検出の様子を示すための図である。
【図１４】本実施の形態に係るエラー検出の様子を示すためのフローチャートである。
【符号の説明】
１００      情報処理装置            １０００    ストレージ装置
１１００    ディスク制御装置        １１２４    ディスクアダプタ
１２００    ディスク駆動装置        １２１０    ディスクドライブ
１２１１    通信路                  １２２０    ＰＢＣ回路
１２３１    マルチプレクサ          １２５０    ＣＤＲ回路
１２５２    位相周波数比較回路      １２５３    チャージポンプ回路
１２５４    電圧制御発振回路        １２５５    フリップフロップ回路
１２５６    フィルタ回路            １２５７    信号周期監視回路
１２５８    ＣＤＲ転送設定回路      １２５９    分周回路
１２６３    遅延回路                １２６４    ＥＯＲ回路
１２６５    電流源                  １２６６    電流源
１２６７    チャージポンプ電圧発生回路
１２６８    コンパレータ            １２７１    カウンタ回路
１２７２    ＥＯＲ回路              １２７３    フリップフロップ
１２７４    Ｃｏｄｅ  Ｗｏｒｄエラー検出回路
１２７５    ＣＤＲ転送レート切り替え回路
１２７７    マルチプレクサ          １２７９    コンデンサ
【図１】
2004348464.tif 000003
【図２】
2004348464.tif 000004
【図３】
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【図４】
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【図５】
2004348464.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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