(57)【要約】【課題】昇圧時間を長くすることなく、出力電圧のリップルを低減することができる昇圧制御回路を提供すること。【解決手段】昇圧制御回路１１は昇圧回路１、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５、バッファ６ａ，６ｂ、ラッチ回路７を含む。昇圧回路１は、各クロックφ１，φ２に基づいて出力電圧Ｖｏｕｔの昇圧を行う。電圧監視回路２は、昇圧回路１の出力電圧Ｖｏｕｔを監視して所定電圧になるようトランジスタＴｒ１１を制御する。バッファ６ａ，６ｂは、各クロックφ１，φ２を昇圧回路１に伝達するために設けられている。出力電圧Ｖｏｕｔが所定電圧に達したとき、電圧監視回路２から出力される出力信号Ｎ０に基づいて、バッファ６ａ，６ｂの駆動能力を低下させる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路と
を備えた昇圧制御回路であって、
前記クロックを昇圧回路に伝達するために設けられ、該クロックの駆動能力を変更可能に形成されたバッファを備え、
前記昇圧回路の昇圧動作により前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記バッファの駆動能力を低下させるようにしたことを特徴とする昇圧制御回路。
【請求項２】
直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路と
を備えた昇圧制御回路であって、
前記昇圧回路における容量は、スイッチにより容量値を変更可能に形成され、
前記昇圧回路の昇圧動作により前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して容量値を減少させるようにしたことを特徴とする昇圧制御回路。
【請求項３】
直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路と、
抵抗と容量とからなり、前記出力電圧に生じるリップルを除去するために設けられたローパスフィルタと
を備えた昇圧制御回路であって、
前記ローパスフィルタは、スイッチにより抵抗値を変更可能に形成され、
前記昇圧回路の昇圧動作により前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して抵抗値を増加させるようにしたことを特徴とする昇圧制御回路。
【請求項４】
前記昇圧回路における容量は、スイッチにより容量値を変更可能に形成され、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して容量値を減少させるようにしたことを特徴とする請求項１に記載の昇圧制御回路。
【請求項５】
抵抗と容量とからなり、前記出力電圧に生じるリップルを除去するために設けられたローパスフィルタを備え、
前記ローパスフィルタは、スイッチにより抵抗値を変更可能に形成され、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して抵抗値を増加させるようにしたことを特徴とする請求項２に記載の昇圧制御回路。
【請求項６】
前記クロックを昇圧回路に伝達するために設けられ、該クロックの駆動能力を変更可能に形成されたバッファを備え、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記バッファの駆動能力を低下させるようにしたことを特徴とする請求項３に記載の昇圧制御回路。
【請求項７】
抵抗と容量とからなり、前記出力電圧に生じるリップルを除去するために設けられたローパスフィルタを備え、
前記昇圧回路における容量は、第１スイッチにより容量値を変更可能に形成され、
前記ローパスフィルタは、第２スイッチにより抵抗値を変更可能に形成され、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記第１スイッチを制御して容量値を減少させるとともに、第２スイッチを制御して抵抗値を増加させるようにしたことを特徴とする請求項１に記載の昇圧制御回路。
【請求項８】
前記バッファは、２つのＰチャネルＭＯＳトランジスタを含み、その一方をオフすることにより、前記駆動能力を低下させるようにしたことを特徴とする請求項１，４，６，７のいずれかに記載の昇圧制御回路。
【請求項９】
前記昇圧回路における容量として、前記整流素子に直接接続される第１容量と、前記スイッチを介して整流素子に接続される第２容量と含み、前記スイッチをオフすることにより、前記整流素子から第２容量を切り離して前記容量値を減少させるようにしたことを特徴とする請求項２，４，５，７のいずれかに記載の昇圧制御回路。
【請求項１０】
前記スイッチは、前記ローパスフィルタにおいて直列接続された２つの抵抗のうちの一方の抵抗における両端を短絡するものであり、該スイッチをオフすることにより、前記抵抗値を増加させるようにしたことを特徴とする請求項３，５〜７のいずれかに記載の昇圧制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路の出力電圧を所定電圧になるよう制御する昇圧制御回路に関するものである。
【０００２】
近年、電子機器の多様化、高性能化、低価格化が求められており、それに用いられる半導体装置（ＬＳＩ）は高速化や回路面積の縮小化を図ることが必要になっている。フラッシュメモリやＥＥＰＲＯＭ等は、回路内部で電源電圧以上の高電圧を必要とするため、昇圧回路を内蔵しているものがある。それらの半導体記憶装置において、データの書き込み時や消去時には昇圧回路による高電圧でワード線を駆動するが、昇圧動作により生じるリップルがワード線に伝達されると、半導体記憶装置が誤動作してしまう。そのため、昇圧回路におけるリップルを抑制する技術が要求されている。
【０００３】
【従来の技術】
図８には、半導体記憶装置の書き込み電圧を生成する昇圧回路の従来例を示す。
【０００４】
昇圧回路１において、電源Ｖｃｃと出力端子ＯＵＴとの間には、多数段（図では６段）のＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ６が直列に接続され、各トランジスタＴｒ１〜Ｔｒ６のゲートはそのドレインに接続されている。
【０００５】
各トランジスタＴｒ１〜Ｔｒ５のソースは容量Ｃ１〜Ｃ５の一方の端子に接続され、電源Ｖｃｃ側から奇数段目の各容量Ｃ１、Ｃ３，Ｃ５の他方の端子には第１クロックφ１が入力され偶数段目の各容量Ｃ２，Ｃ４の他方の端子には第２クロックφ２が入力されている。
【０００６】
図９に示すように、第１クロックφ１及び第２クロックφ２は、それぞれのオン期間が重ならないように交互にオンする信号である。なお、各クロックφ１，φ２の電位レベルは、オン時がＶｃｃであり、オフ時が０Ｖである。
【０００７】
図８の昇圧回路１において、各トランジスタＴｒ１〜Ｔｒ６はそれぞれダイオードとして機能するように接続（ダイオード接続）されている。そのため、電源Ｖｃｃ側から出力端子ＯＵＴ側への電荷は移動するが、出力端子ＯＵＴ側から電源Ｖｃｃ側へ電荷は移動しない。
【０００８】
昇圧回路１に第１及び第２クロックφ１，φ２を与えつづけると、出力端子ＯＵＴの電圧は６Ｖｃｃ−６Ｖｔｈに収束する。なお、Ｖｔｈは各トランジスタのしきい値電圧である。
【０００９】
具体的には、初段のトランジスタＴｒ１のソース電位は、第１クロックφ１の入力により、Ｖｃｃ−Ｖｔｈの電位から２Ｖｃｃ−Ｖｔｈの電位に昇圧され、それにより、２段目のトランジスタＴｒ２がオンして該トランジスタＴｒ２のソース電位は、２Ｖｃｃ−２Ｖｔｈの電位になる。その後、第２クロックφ２の入力により、２段目のトランジスタＴｒ２のソース電位は、２Ｖｃｃ−２Ｖｔｈの電位から３Ｖｃｃ−２Ｖｔｈの電位に昇圧され、３段目のトランジスタＴｒ３がオンして該トランジスタＴｒ３のソース電位は、３Ｖｃｃ−３Ｖｔｈの電位になる。以降同様に、第１，第２クロックφ１，φ２の入力によって、各トランジスタのソース電位が昇圧されることで、最終段のトランジスタＴｒ６のソース電位、すなわち、出力端子ＯＵＴの電位が６Ｖｃｃ−６Ｖｔｈに昇圧される。
【００１０】
このような構成を採用した昇圧回路は、特許文献１や特許文献２等に開示されている。
図８の回路構成では、その出力電圧は、直列接続されるトランジスタの段数ｎに応じたｎ（Ｖｃｃ−Ｖｔｈ）の電圧値になり、任意の電圧値を得ることができない。そのため、図１０に示すように、昇圧回路１の出力電圧Ｖｏｕｔを監視する電圧監視回路２と出力電圧Ｖｏｕｔを降圧するためのトランジスタＴｒ１１とを設けることで、任意の電圧値を得るようにした制御回路が実用化されている。
【００１１】
電圧監視回路２には、直列接続された２つの容量Ｃ１１，Ｃ１２と、スイッチＳ１と、オペアンプ３とが備えられている。電圧監視回路２において、容量Ｃ１１と容量Ｃ１２の接続点はスイッチＳ１を介してグランドに接続される。具体的に、昇圧回路１が昇圧動作を開始する前には、スイッチＳ１がオンされることで容量Ｃ１１，Ｃ１２の接続点がグランド電位とされる。この電圧監視回路２において、各容量Ｃ１１，Ｃ１２は、昇圧回路１の出力電圧Ｖｏｕｔを分圧するために設けられており、昇圧動作の開始前には容量Ｃ１１，Ｃ１２による分圧電圧がグランド電位に初期化される。そして、その初期化後において、スイッチＳ１がオフされた後に、昇圧回路１の昇圧動作が開始され、出力電圧Ｖｏｕｔが上昇される。
【００１２】
昇圧回路１の出力電圧Ｖｏｕｔは各容量Ｃ１，Ｃ２によって分圧され、その分圧電圧（容量Ｃ１１，Ｃ１２の接続点の電圧）がオペアンプ３の非反転入力端子に入力されるとともに基準電圧ｅ１がオペアンプ３の反転入力端子に入力される。
【００１３】
オペアンプ３は容量Ｃ１１，Ｃ１２による分圧電圧と基準電圧ｅ１とを比較し、その比較結果に応じた電位レベルの信号を出力する。そして、そのオペアンプ３の出力信号Ｎ０がトランジスタＴｒ１１のゲートに入力される。トランジスタＴｒ１１のドレインには出力電圧Ｖｏｕｔが供給され、そのトランジスタＴｒ１１のソースはグランドに接続されている。
【００１４】
電圧監視回路２における各容量Ｃ１１，Ｃ１２と基準電圧ｅ１に基づいて出力電圧Ｖｏｕｔが所望の電圧値になるように設定される。すなわち、出力電圧Ｖｏｕｔが所望の電圧値以上になると、オペアンプ３の出力電圧（出力信号Ｎ０の電位レベル）が上昇してトランジスタＴｒ１１がオンする。これにより、出力電圧Ｖｏｕｔが所望の電圧値以下に低下して、オペアンプ３の出力電圧が下がりトランジスタＴｒ１１がオフする。
【００１５】
図１１は、図１０の制御回路における昇圧動作を示すタイミングチャートである。なお、図１１には、出力電圧Ｖｏｕｔ、第１及び第２クロックφ１，φ２、及び電圧監視回路２の出力信号Ｎ０を示している。
【００１６】
第１及び第２クロックφ１，φ２の入力に伴い、昇圧回路１において昇圧動作が行われ、出力電圧Ｖｏｕｔが徐々に上昇される（図１１の昇圧期間ｔｐ）。ここで、所望の電圧値まで出力電圧Ｖｏｕｔが上昇すると、電圧監視回路２は、それ以上に出力電圧Ｖｏｕｔが上昇しないようにトランジスタＴｒ１１をオンする。そして、出力電圧Ｖｏｕｔが所望の電圧値以下になると、電圧監視回路２はトランジスタＴｒ１１をオフする。その後、昇圧回路１の昇圧動作により出力電圧Ｖｏｕｔが上昇されたときにも、トランジスタＴｒ１１がオンして電圧を下げる。このような動作が繰り返されることにより、出力電圧Ｖｏｕｔは所望の電圧値にほぼ保たれる。なお、出力電圧Ｖｏｕｔが定電圧に保たれている期間では、出力信号Ｎ０の電位レベルは、トランジスタＴｒ１１のしきい値電圧Ｖｔの近辺で上下に振れる。
【００１７】
上記のような昇圧回路１を用いる場合、クロックφ１，φ２に同期して出力電圧Ｖｏｕｔにリップルが発生してしまうことが知られている。
なお、昇圧回路１のリップルを抑制する技術としては、特許文献３〜特許文献７等に開示されている。
【００１８】
【特許文献１】
特開平１０−２０８４８８号公報
【特許文献２】
特開２００２−２４７８３８号公報
【特許文献３】
特開昭６３−２９０１５９号公報
【特許文献４】
特開平４−３０４１６１号公報
【特許文献５】
特開平９−２９４３６７号公報
【特許文献６】
特開２０００−３３１４８９号公報
【特許文献７】
特開平２００１−２６８８９４号公報
【００１９】
【発明が解決しようとする課題】
ところで、従来では、昇圧回路１における出力電圧Ｖｏｕｔのリップルを抑制するために、図１２に示すように、昇圧回路１の出力に容量Ｃと抵抗Ｒとからなるローパスフィルタ４を設けるなどの対策を施すようにしていた。リップルを確実に除去するためにはローパスフィルタ４の時定数（容量Ｃ，抵抗Ｒ）を大きくする必要があるが、それにより、昇圧時間（図１１の期間ｔｐ）が長くなるといった問題が生じてしまう。さらに、ローパスフィルタ４の容量Ｃを形成するために、大きな面積が必要となるため、回路面積の縮小化を図ることができなくなる。
【００２０】
また、出力電圧Ｖｏｕｔのリップルを抑制するために、昇圧回路１自体の駆動能力を小さくする方法も考えられるが、その場合も、昇圧時間が長くなるといった問題が生じる。
【００２１】
本発明は上記問題点を解決するためになされたものであって、その目的は、昇圧時間を長くすることなく、出力電圧のリップルを低減することができる昇圧制御回路を提供することにある。
【００２２】
【課題を解決するための手段】
本発明は、直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路とを備える。
【００２３】
請求項１，４，６，７に記載の発明によれば、クロックを昇圧回路に伝達するためのバッファが設けられ、該バッファは、クロックの駆動能力を変更可能に形成されている。そして、出力電圧が所定電圧に達したとき、電圧監視回路から出力される出力信号に基づいて、バッファの駆動能力が低下される。この場合、昇圧回路の昇圧動作により出力電圧が所定電圧に達するまでは、バッファの駆動能力は大きく、該バッファにて駆動されるクロックによって出力電圧の昇圧が迅速に行われる。一方、出力電圧が所定電圧まで上昇すると、バッファの駆動能力が低下されるため、出力電圧に生じるリップルが抑制される。
請求項２，４，５，７に記載の発明によれば、昇圧回路における容量は、スイッチにより容量値を変更可能に形成されている。そして、出力電圧が所定電圧に達したとき、電圧監視回路から出力される出力信号に基づいて、スイッチが制御され容量値が減少される。この場合、昇圧回路の昇圧動作により出力電圧が所定電圧に達するまでは、昇圧のために利用される容量値が大きく、出力電圧の昇圧が迅速に行われる。一方、出力電圧が所定電圧まで上昇すると、昇圧回路の容量値が減少されるため、出力電圧に生じるリップルが抑制される。
【００２４】
請求項３，５〜７に記載の発明によれば、出力電圧に生じるリップルを除去するためにローパスフィルタが設けられる。そのローパスフィルタは抵抗と容量とからなり、スイッチにより抵抗値を変更可能に形成されている。そして、出力電圧が所定電圧に達したとき、電圧監視回路から出力される出力信号に基づいて、スイッチが制御されてローパスフィルタの抵抗値が増加される。この場合、昇圧回路の昇圧動作により出力電圧が所定電圧に達するまでは、ローパスフィルタの抵抗値が小さい（時定数が小さい）ので、出力電圧の昇圧が迅速に行われる。一方、出力電圧が所定電圧まで上昇すると、ローパスフィルタの抵抗値が大きく（時定数が大きく）なるため、出力電圧に生じるリップルが抑制される。
【００２５】
請求項８に記載の発明によれば、バッファは、２つのＰチャネルＭＯＳトランジスタを含み、その一方をオフすることにより、クロックの駆動能力が低下される。
【００２６】
請求項９に記載の発明によれば、昇圧回路における容量としては、整流素子に直接接続される第１容量と、スイッチを介して整流素子に接続される第２容量と含む。そして、そのスイッチをオフすることにより、整流素子から第２容量が切り離されて昇圧のために使用される容量値が減少される。
【００２７】
請求項１０に記載の発明によれば、スイッチは、ローパスフィルタにおいて直列接続された２つの抵抗のうちの一方の抵抗における両端を短絡するものであり、オン状態のスイッチをオフすることにより抵抗値が増加される。
【００２８】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
【００２９】
図１には、本実施形態の昇圧制御回路１１を示している。この昇圧制御回路１１は、フラッシュメモリやＥＥＰＲＯＭ等の半導体記憶装置に用いられるものである。昇圧制御回路１１は、図示しない内部回路（例えば、ワード線ドライブ回路、メモリセルアレイ等）とともに１チップの半導体集積回路装置上に搭載されており、電源Ｖｃｃから昇圧した出力電圧Ｖｏｕｔを内部回路に供給するよう構成されている。尚、図１において、従来例と同様の構成（昇圧回路１、電圧監視回路２、トランジスタＴｒ１１の構成）については同一の符号を付してその説明を一部省略する。
【００３０】
昇圧制御回路１１は、昇圧回路１、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５、バッファ６ａ，６ｂ、ラッチ回路７とを含む。クロック発生器５は、オン期間が重ならないように交互にオンする第１及び第２クロックφ１，φ２（図９参照）を生成する。第１クロックφ１はバッファ６ａを介して昇圧回路１に入力され、第２クロックφ２はバッファ６ｂを介して昇圧回路１に入力される。
【００３１】
ラッチ回路７は、電圧監視回路２から出力される出力信号Ｎ０をラッチし、各バッファ６ａ，６ｂにラッチ信号Ｎ１を出力する。具体的に、昇圧回路１の昇圧動作により出力電圧Ｖｏｕｔが所望の電圧に達したとき、ラッチ回路７は、電圧監視回路２から出力されるＨレベルの信号をラッチし、各バッファ６ａ，６ｂにＨレベルのラッチ信号Ｎ１を出力する。各バッファ６ａ，６ｂは、ラッチ回路７のラッチ信号Ｎ１に基づいて、各クロックφ１，φ２を伝達するための駆動能力を変更するよう構成されている。
【００３２】
図２には、第１クロックφ１を伝達するバッファ６ａの回路構成を示す。なお、第２クロックφ２を伝達するバッファ６ｂも図２のバッファ６ａと同一の回路構成である。
【００３３】
図２に示すように、バッファ６ａには、クロック発生器５からの第１クロックφ１を入力する入力端子Ａと、ラッチ回路７からのラッチ信号Ｎ１を入力する入力端子Ｂと、昇圧回路１にクロックφ１を出力する出力端子Ｘとが設けられている。バッファ６ａは、インバータ回路１２，１３、ナンド回路１４、ＰチャネルＭＯＳトランジスタＴｐ１、Ｔｐ２、ＮチャネルＭＯＳトランジスタＴｎ１を含む。
【００３４】
バッファ６ａにおいて、電源Ｖｃｃとグランドとの間に、ＰチャネルＭＯＳトランジスタＴｐ１とＮチャネルＭＯＳトランジスタＴｎ１とが直列に接続されている。各トランジスタＴｐ１，Ｔｎ１のゲートには、入力端子Ａからのクロックφ１がインバータ回路１２を介して入力される。各トランジスタＴｐ１，Ｔｎ１はインバータ回路を構成しており、その出力部（各トランジスタＴｐ１，Ｔｎ１の接続部）は出力端子Ｘに接続されている。
【００３５】
また、入力端子Ｂからのラッチ信号Ｎ１は、インバータ回路１３を介してナンド回路１４の第１入力端子に入力され、そのナンド回路１４の第２入力端子には、入力端子Ａからの第１クロックφ１が入力される。ナンド回路１４の出力端子は、ＰチャネルＭＯＳトランジスタＴｐ２のゲートに接続され、該トランジスタＴｐ２のソースは電源Ｖｃｃに接続されるとともに、そのドレインは出力端子Ｘに接続されている。
【００３６】
このバッファ６ａにおいて、入力端子Ｂから入力されるラッチ信号Ｎ１がＬレベルである場合、ナンド回路１４の出力信号は、入力端子Ａに入力される第１クロックφ１に応じてＬレベル又はＨレベルに変化する。この出力信号によって、ＰチャネルＭＯＳトランジスタＴｐ２がオン・オフされる。またこのとき、ＰチャネルＭＯＳトランジスタＴｐ１及びＮチャネルＭＯＳトランジスタＴｎ１は、第１クロックφ１に応じてオン・オフされる。すなわち、クロックφ１がＨレベルである場合、ＰチャネルＭＯＳトランジスタＴｐ１，Ｔｐ２はオン、ＮチャネルＭＯＳトランジスタＴｎ１はオフとなり、クロックφ１がＬレベルである場合、ＰチャネルＭＯＳトランジスタＴｐ１，Ｔｐ２はオフ、ＮチャネルＭＯＳトランジスタＴｎ１はオンとなる。
【００３７】
一方、入力端子Ｂから入力されるラッチ信号Ｎ１がＨレベルである場合には、第１クロックφ１の電位レベルにかかわらず、ナンド回路１４の出力信号は常にＨレベルになるため、トランジスタＴｐ２はオフのまま維持される。そして、入力端子Ａに入力される第１クロックφ１の電位レベルに応じて、トランジスタＴｐ１，Ｔｎ１がオン・オフされる。よって、Ｈレベルのクロックφ１を出力する場合には、トランジスタＴｐ１の駆動電流のみにより駆動されることになる。つまり、バッファ６ａの駆動能力が低減され、出力端子Ｘから出力されるクロックφ１の立ち上がりが遅くなる。
【００３８】
次に、本実施形態における作用を説明する。図３は、昇圧制御回路１１の昇圧動作を示すタイミングチャートである。なお、図３には、昇圧回路１の出力電圧Ｖｏｕｔ、バッファ６ａ，６ｂから昇圧回路１に入力される第１及び第２クロックφ１，φ２、電圧監視回路２の出力信号Ｎ０、及びラッチ回路７のラッチ信号Ｎ１を示している。
【００３９】
第１及び第２クロックφ１，φ２の入力に伴い、昇圧回路１にて昇圧動作が行われ、出力電圧Ｖｏｕｔが徐々に上昇される（図３の昇圧期間ｔｐ）。この昇圧期間ｔｐにおいては、電圧監視回路２の出力信号Ｎ０は、トランジスタＴｒ１１のしきい値電圧以下であり、ラッチ回路７のラッチ信号Ｎ１は、Ｌレベルになっている。従って、バッファ６ａ，６ｂの駆動能力は大きく、昇圧回路１には矩形波状のクロックφ１，φ２が供給されるため、そのクロックφ１，φ２によって出力電圧Ｖｏｕｔの昇圧が迅速に行われる。
【００４０】
出力電圧Ｖｏｕｔが所望の電圧値まで上昇すると、電圧監視回路２の出力信号Ｎ０がトランジスタＴｒ１１のしきい値電圧Ｖｔ以上に上昇して、トランジスタＴｒ１１をオンする。そして、出力電圧Ｖｏｕｔが所望の電圧値以下になると、電圧監視回路２はトランジスタＴｒ１１をオフする。その後、昇圧回路１の昇圧動作によって出力電圧Ｖｏｕｔが上昇されたときにも、トランジスタＴｒ１１がオンして電圧を下げる。このような動作が繰り返されることにより、出力電圧Ｖｏｕｔは所望の電圧値にほぼ保たれる。
【００４１】
また、出力電圧Ｖｏｕｔが所望の電圧値に達した時、ラッチ回路７ではＨレベルの信号Ｎ１がラッチされ、Ｈレベルのラッチ信号Ｎ１がバッファ６ａ，６ｂに入力される。このラッチ信号Ｎ１により、該バッファ６ａ，６ｂの駆動能力が低下され、各クロックφ１，φ２の立ち上がりのみが遅くなる。このように、昇圧回路１に供給するクロックφ１，φ２の駆動能力が低減されることにより、出力電圧Ｖｏｕｔに生じるリップルが抑制される。
【００４２】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）昇圧回路１の昇圧動作により出力電圧Ｖｏｕｔが所定電圧に達するまでは、バッファ６ａ，６ｂの駆動能力は大きく、該バッファ６ａ，６ｂにて駆動される各クロックφ１，φ２によって出力電圧Ｖｏｕｔの昇圧を迅速に行うことができる。一方、出力電圧Ｖｏｕｔが所定電圧まで上昇すると、バッファ６ａ，６ｂの駆動能力が低下されるため、出力電圧Ｖｏｕｔに生じるリップルを抑制することができる。
【００４３】
（２）昇圧制御回路１１では、ローパスフィルタを用いることなくリップルが抑制されるので、回路面積の縮小化を図ることができる。その結果、昇圧制御回路１１を搭載する半導体集積回路装置の小型化が可能となる。
【００４４】
（３）本実施形態では、電圧監視回路２の出力信号Ｎ０をラッチして、バッファ６ａ，６ｂにラッチ信号Ｎ１を出力するラッチ回路７を備える。そして、そのラッチ信号Ｎ１により、バッファ６ａ，６ｂの駆動能力が変更される。このようにすると、電圧監視回路２の出力信号Ｎ０に基づく適切なタイミング（昇圧回路１における昇圧完了時）でバッファ６ａ，６ｂの駆動能力を切り換えることができる。
【００４５】
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。
図４には、本実施形態の昇圧制御回路２１を示している。
【００４６】
昇圧制御回路２１は、昇圧回路２２、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５、ラッチ回路２３を含む。なお、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５の構成は、上記第１実施形態と同様である。
【００４７】
昇圧制御回路２１において、ラッチ回路２３は、電圧監視回路２の出力信号Ｎ０をラッチし、昇圧回路２２にラッチ信号Ｎ２を出力する。具体的には、昇圧回路２２の出力電圧Ｖｏｕｔが所望の電圧値に達していないとき、ラッチ回路２３は、電圧監視回路２から出力されるＬレベルの信号に基づいて、昇圧回路２２にＨレベルのラッチ信号Ｎ２を出力する。一方、昇圧回路２２の出力電圧Ｖｏｕｔが所望の電圧値に達したとき、ラッチ回路２３は、電圧監視回路２から出力されるＨレベルの信号に基づいて、昇圧回路２２にＬレベルのラッチ信号Ｎ２を出力する。
【００４８】
昇圧制御回路２１では、このラッチ回路２３のラッチ信号Ｎ２によって、昇圧回路２２の駆動能力が変更される。
図５には、昇圧回路２２の回路構成を示す。
【００４９】
この昇圧回路２２は、最終段の容量を２つの容量Ｃ５ａ，Ｃ５ｂに分割した点が、図８に示す昇圧回路１と異なる。そして、その最終段の一方の容量Ｃ５ｂは、スイッチＳＷを介してトランジスタＴｒ６又はグランドに接続されるようになっている。
【００５０】
スイッチＳＷは、ラッチ回路２３からのラッチ信号Ｎ２によって、その接続先を切り換えるように構成されている。具体的には、ラッチ信号Ｎ２がＨレベルであるとき、スイッチＳＷがオンして容量Ｃ５ｂがトランジスタＴｒ６に接続され、ラッチ信号Ｎ２がＬレベルであるときには、スイッチＳＷがオフし容量Ｃ５ｂがトランジスタＴｒ６から切り離される（グランドに接続される）。
【００５１】
このように昇圧制御回路２１を構成した場合、昇圧回路２２の昇圧動作により出力電圧Ｖｏｕｔが所望の電圧値まで上昇される期間ｔｐでは、電圧監視回路２の出力信号Ｎ０がＬレベルであり、ラッチ回路２３から昇圧回路２２に入力されるラッチ信号Ｎ２はＨレベルとなっている。このラッチ信号Ｎ２により、スイッチＳＷがオンし容量Ｃ５ｂはトランジスタＴｒ６に接続される。そのため、最終段に設けられた２つの容量Ｃ５ａ，Ｃ５ｂが昇圧用の容量として機能して、クロックφ１，φ２の入力により出力電圧Ｖｏｕｔの昇圧が迅速に行われる。
【００５２】
一方、出力電圧Ｖｏｕｔが所望の電圧値に達した後は、電圧監視回路２の出力信号Ｎ０がＨレベルとなり、ラッチ回路２３のラッチ信号Ｎ２はＬレベルとなる。このラッチ信号Ｎ２により、スイッチＳＷがオフして容量Ｃ５ｂがトランジスタＴｒ６から切り離される。そのため、最終段に設けられた各容量Ｃ５ａ，Ｃ５ｂのうちの容量Ｃ５ａのみが昇圧用の容量として機能して、出力電圧Ｖｏｕｔの昇圧が行われる。
【００５３】
このように、出力電圧Ｖｏｕｔが所望の電圧値に達すると、容量Ｃ５ｂは、昇圧回路２２から切り離され、昇圧のための電荷を蓄えることなく無効になる。その結果、昇圧回路２２の駆動能力が低下され、出力電圧Ｖｏｕｔに生じるリップルが抑制される。
【００５４】
なお、昇圧回路２２は、最終段のみ２つの容量Ｃ５ａ，Ｃ５ｂに分割する構成としていたがこれに限定されるものではない。図６に示す昇圧回路２２ａのように、全ての段の容量を２つの容量Ｃ１ａ〜Ｃ５ａ，Ｃ１ｂ〜Ｃ５ｂに分割し、各スイッチＳＷ１〜ＳＷ５の切り換えにより、昇圧回路２２ａの駆動能力を変更する構成としてもよい。
【００５５】
勿論、任意の段数の容量を２つに分割して、スイッチの切り換えにより昇圧回路の駆動能力を変更する構成としてもよい。
以上記述したように、上記実施形態によれば、下記の効果を奏する。
【００５６】
（１）昇圧回路２２，２２ａにおいて、出力電圧Ｖｏｕｔが所定電圧に達するまでは、昇圧のために利用される容量値が大きいため、出力電圧Ｖｏｕｔの昇圧を迅速に行うことができる。一方、出力電圧Ｖｏｕｔが所定電圧まで上昇すると、昇圧回路２２，２２ａの容量値が減少されるため、出力電圧Ｖｏｕｔに生じるリップルを抑制することができる。
【００５７】
（２）昇圧制御回路２１では、ローパスフィルタを用いることなくリップルが抑制されるので、回路面積の縮小化を図ることができる。その結果、昇圧制御回路２１を搭載する半導体集積回路装置の小型化が可能となる。
【００５８】
（３）本実施形態では、電圧監視回路２の出力信号Ｎ０をラッチして、昇圧回路２２，２２ａにラッチ信号Ｎ２を出力するラッチ回路２３を備える。そして、ラッチ回路２３のラッチ信号Ｎ２により、昇圧回路２２，２２ａにおける容量値（駆動能力）が変更される。このようにすると、電圧監視回路２の出力信号Ｎ０に基づく適切なタイミング（昇圧回路２２，２２ａにおける昇圧完了時）にて昇圧回路２２，２２ａの駆動能力を切り換えることができる。
【００５９】
（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
図７には、本実施形態の昇圧制御回路３１を示している。
【００６０】
昇圧制御回路３１は、昇圧回路１、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５、ラッチ回路２３、ローパスフィルタ３２を含む。なお、昇圧回路１、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５の構成は、上記第１実施形態と同様である。
【００６１】
本実施形態の昇圧制御回路３１において、昇圧回路１と出力端子Ｔ０との間には、出力電圧Ｖｏｕｔのリップルを除去するためのローパスフィルタ３２が設けられている。ローパスフィルタ３２は、直列接続された２つの抵抗Ｒ１，Ｒ２と、容量Ｃと、スイッチＳＷ１１とを含む。
【００６２】
スイッチＳＷ１１は、ラッチ回路２３から入力されるＨレベルのラッチ信号Ｎ２によりオンし、抵抗Ｒ２の両端を短絡する。この場合、ローパスフィルタ３２は、抵抗Ｒ１と容量Ｃとからなるローパスフィルタとして機能する。一方、Ｌレベルのラッチ信号Ｎ２によりスイッチＳＷ１１がオフする場合には、抵抗Ｒ１，Ｒ２と容量Ｃとからなるローパスフィルタとして機能する。つまり、ラッチ信号Ｎ２に基づいて、スイッチＳＷ１１がオンからオフに切り替わることで、ローパスフィルタ３２の時定数が増大する。
【００６３】
このように昇圧制御回路３１を構成した場合、昇圧回路１の昇圧動作により出力電圧Ｖｏｕｔが所望の電圧値まで上昇される期間ｔｐでは、電圧監視回路２の出力信号Ｎ０がＬレベルであり、ラッチ回路２３のラッチ信号Ｎ２はＨレベルとなる。このラッチ信号Ｎ２により、スイッチＳＷ１１がオンするためローパスフィルタ３２の時定数（抵抗値）は小さくなる。そのため、クロックφ１，φ２の入力により出力電圧Ｖｏｕｔの昇圧が迅速に行われる。
【００６４】
一方、出力電圧Ｖｏｕｔが所望の電圧値に達した後は、電圧監視回路２の出力信号Ｎ０がＨレベルとなり、ラッチ回路２３のラッチ信号Ｎ２はＬレベルとなる。このラッチ信号Ｎ２により、スイッチＳＷ１１がオフするためローパスフィルタ３２の時定数（抵抗値）は大きくなる。その結果、出力電圧Ｖｏｕｔに生じるリップルが抑制される。
【００６５】
なお、本実施形態において、ローパスフィルタ３２を構成する容量Ｃは、回路面積的に弊害のない程度の容量値が設定されている。また、抵抗Ｒ１は、昇圧期間ｔｐが長くならないように考慮してその抵抗値が設定されている。さらに、抵抗Ｒ２は、リップルを十分に消去できるよう考慮してその抵抗値が設定されている。
【００６６】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）昇圧回路１の昇圧動作により出力電圧が所定電圧に達するまでは、ローパスフィルタ３２の抵抗値が小さい（時定数が小さい）ので、出力電圧Ｖｏｕｔの昇圧を迅速に行うことができる。一方、出力電圧Ｖｏｕｔが所定電圧まで上昇すると、ローパスフィルタ３２の抵抗値が大きく（時定数が大きく）なるため、出力電圧Ｖｏｕｔに生じるリップルを抑制することができる。
【００６７】
（２）昇圧制御回路３１では、ローパスフィルタ３２の抵抗値を変更することによりリップルが抑制されるので、容量Ｃの容量値を変更する場合と比較して回路面積の縮小化を図ることができる。その結果、昇圧制御回路３１を搭載する半導体集積回路装置の小型化が可能となる。
【００６８】
（３）本実施形態では、電圧監視回路２の出力信号Ｎ０をラッチして、ローパスフィルタ３２にラッチ信号Ｎ２を出力するラッチ回路２３を備える。そして、そのラッチ信号Ｎ２により、ローパスフィルタ３２における抵抗値が変更される。このようにすると、電圧監視回路２の出力信号Ｎ０に基づく適切なタイミング（昇圧回路１における昇圧完了時）にてローパスフィルタ３２の抵抗値（時定数）を切り換えることができる。
【００６９】
上記実施の形態は、次に示すように変更することもできる。
・第１実施形態の昇圧制御回路１１において、昇圧回路１を図５の昇圧回路２２や図６の昇圧回路２２ａに代えて具体化してもよし、さらに、図７のローパスフィルタ３２を追加して具体化してもよい。また、第１及び第２実施形態の昇圧制御回路１１，２１において、ローパスフィルタ３２を追加して具体化してもよい。
【００７０】
・上記各実施形態では、昇圧回路１，２２，２２ａを構成する整流素子として、ダイオード接続されたトランジスタＴｒ１〜Ｔｒ６を用いるものであったが、それらトランジスタに代えてダイオードを用いてもよい。
【００７１】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路と
を備えた昇圧制御回路であって、
前記クロックを昇圧回路に伝達するために設けられ、該クロックの駆動能力を変更可能に形成されたバッファを備え、
前記昇圧回路の昇圧動作により前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記バッファの駆動能力を低下させるようにしたことを特徴とする昇圧制御回路。
（付記２）直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路と
を備えた昇圧制御回路であって、
前記昇圧回路における容量は、スイッチにより容量値を変更可能に形成され、
前記昇圧回路の昇圧動作により前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して容量値を減少させるようにしたことを特徴とする昇圧制御回路。
（付記３）直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路と、
抵抗と容量とからなり、前記出力電圧に生じるリップルを除去するために設けられたローパスフィルタと
を備えた昇圧制御回路であって、
前記ローパスフィルタは、スイッチにより抵抗値を変更可能に形成され、
前記昇圧回路の昇圧動作により前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して抵抗値を増加させるようにしたことを特徴とする昇圧制御回路。
（付記４）前記昇圧回路における容量は、スイッチにより容量値を変更可能に形成され、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して容量値を減少させるようにしたことを特徴とする付記１に記載の昇圧制御回路。
（付記５）抵抗と容量とからなり、前記出力電圧に生じるリップルを除去するために設けられたローパスフィルタを備え、
前記ローパスフィルタは、スイッチにより抵抗値を変更可能に形成され、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して抵抗値を増加させるようにしたことを特徴とする付記２に記載の昇圧制御回路。
（付記６）前記クロックを昇圧回路に伝達するために設けられ、該クロックの駆動能力を変更可能に形成されたバッファを備え、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記バッファの駆動能力を低下させるようにしたことを特徴とする付記３に記載の昇圧制御回路。
（付記７）抵抗と容量とからなり、前記出力電圧に生じるリップルを除去するために設けられたローパスフィルタを備え、
前記昇圧回路における容量は、第１スイッチにより容量値を変更可能に形成され、
前記ローパスフィルタは、第２スイッチにより抵抗値を変更可能に形成され、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記第１スイッチを制御して容量値を減少させるとともに、第２スイッチを制御して抵抗値を増加させるようにしたことを特徴とする付記１に記載の昇圧制御回路。
（付記８）前記バッファは、２つのＰチャネルＭＯＳトランジスタを含み、その一方をオフすることにより、前記駆動能力を低下させるようにしたことを特徴とする付記１，４，６，７のいずれかに記載の昇圧制御回路。
（付記９）前記昇圧回路における容量として、前記整流素子に直接接続される第１容量と、前記スイッチを介して整流素子に接続される第２容量と含み、前記スイッチをオフすることにより、前記整流素子から第２容量を切り離して前記容量値を減少させるようにしたことを特徴とする付記２，４，５，７のいずれかに記載の昇圧制御回路。
（付記１０）前記スイッチは、前記ローパスフィルタにおいて直列接続された２つの抵抗のうちの一方の抵抗における両端を短絡するものであり、該スイッチをオフすることにより、前記抵抗値を増加させるようにしたことを特徴とする付記３，５〜７のいずれかに記載の昇圧制御回路。
（付記１１）前記出力信号をラッチして、前記バッファにラッチ信号を出力することにより前記バッファの駆動能力を変更するラッチ回路を備えることを特徴とする付記１，４，６，７のいずれかに記載の昇圧制御回路。
（付記１２）前記出力信号をラッチし、前記昇圧回路にラッチ信号を出力することにより前記スイッチを制御して容量値を変更するラッチ回路を備えることを特徴とする付記２，４，５，７のいずれかに記載の昇圧制御回路。
（付記１３）前記出力信号をラッチし、前記ローパスフィルタにラッチ信号を出力することにより前記スイッチを制御して抵抗値を変更するラッチ回路を備えることを特徴とする付記３，５〜７のいずれかに記載の昇圧制御回路。
（付記１４）付記１〜１３のいずれかに記載の昇圧制御回路と前記出力電圧により動作する内部回路とを１チップに搭載したことを特徴とする半導体集積回路装置。
【００７２】
【発明の効果】
以上詳述したように、本発明によれば、昇圧時間を長くすることなく、出力電圧のリップルを低減することができる。
【図面の簡単な説明】
【図１】第１実施形態を示すブロック回路図である。
【図２】バッファを示す回路図である。
【図３】昇圧動作を説明するためのタイミングチャートである。
【図４】第２実施形態を示すブロック回路図である。
【図５】昇圧回路を示す回路図である。
【図６】別の昇圧回路を示す回路図である。
【図７】第３実施形態を示すブロック回路図である。
【図８】従来の昇圧回路を示す回路図である。
【図９】第１及び第２クロックを示す説明図である。
【図１０】従来の昇圧回路を示すブロック回路図である。
【図１１】従来の昇圧動作を説明するためのタイミングチャートである。
【図１２】ローパスフィルタの回路図である。
【符号の説明】
１，２２，２２ａ  昇圧回路
２  電圧監視回路
６ａ，６ｂ  バッファ
１１，２１，３１  昇圧制御回路
３２  ローパスフィルタ
Ｃ１〜Ｃ５  容量
Ｃ１ａ〜Ｃ５ａ  第１容量としての容量
Ｃ１ｂ〜Ｃ５ｂ  第２容量としての容量
Ｎ０  出力信号
ＯＵＴ  出力端子
Ｒ１，Ｒ２  抵抗
ＳＷ，ＳＷ１〜ＳＷ５  第１スイッチとしてのスイッチ
ＳＷ１１  第２スイッチとしてのスイッチ
Ｔｒ１〜Ｔｒ６  整流素子としてのＮチャネルＭＯＳトランジスタ
Ｖｏｕｔ  出力電圧
φ１  第１クロック
φ２  第２クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004180391.tif 000011
【図１０】
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【図１１】
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【図１２】
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