(57)【要約】【課題】  プラチナ、イリジウム等の上部電極材料は貴金属であり、エッチングおよび研磨が難しいため、ＩＣデバイスに上部電極を集積することが困難である。【解決手段】  強誘電体デバイスにおいて上部電極を形成する方法は、シリコン基板を準備する工程と、下部電極を堆積する工程と、強誘電体材料の層を堆積する工程と、アルミニウム上部電極層を堆積する工程と、アルミニウム層をフォトレジストで被覆する工程と、フォトレジスト層をパターニングおよび現像する工程と、アルミニウム層をエッチングする工程と、強誘電体デバイスを完成させる工程とを包含する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
強誘電体デバイスにおいて上部電極を形成する方法であって、
シリコン基板を準備する工程と、
下部電極を堆積する工程と、
強誘電体材料の層を堆積する工程と、
アルミニウム上部電極層を堆積する工程と、
該アルミニウム層をフォトレジストで被覆する工程と、
該フォトレジスト層をパターニングおよび現像する工程と、
該アルミニウム層をエッチングする工程と、
該強誘電体デバイスを完成させる工程と
を包含する、方法。
【請求項２】
前記強誘電体材料の層を堆積する工程は、ＰＧＯの層を堆積する工程を包含する、請求項１に記載の方法。
【請求項３】
前記下部電極を堆積する工程は、プラチナおよびイリジウムからなる材料の群より選択された材料の層を堆積する、請求項１に記載の方法。
【請求項４】
前記強誘電体層と前記上部電極との間にチタンの層を堆積する工程を包含する、請求項１に記載の方法。
【請求項５】
誘電体デバイスにおいて上部電極を形成する方法であって、
シリコン基板を準備する工程と、
下部電極を堆積する工程と、
ＰＧＯ強誘電体材料の層を堆積する工程と、
アルミニウム上部電極層を堆積する工程と、
該アルミニウム層をフォトレジストで被覆する工程と、
該フォトレジスト層をパターニングおよび現像する工程と、
該アルミニウム層をエッチングする工程と、
該強誘電体デバイスを完成させる工程と
を包含する、方法。
【請求項６】
前記下部電極を堆積する工程は、プラチナおよびイリジウムからなる材料の群から選択された材料の層を堆積する工程を包含する、請求項５に記載の方法。
【請求項７】
前記強誘体層と前記上部電極との間にチタンの層を堆積する工程を包含する、請求項５に記載の方法。
【請求項８】
強誘電体デバイスにおいて上部電極を形成する方法であって、
シリコン基板を準備する工程と、
下部電極を堆積する工程であって、該下部電極の材料は、プラチナおよびイリジウムからなる材料の群より選択される、工程と、
ＰＧＯ強誘電体材料の層を堆積する工程と、
アルミニウム上部電極層を堆積する工程と、
該アルミニウム層をフォトレジストで被覆する工程と、
該フォトレジスト層をパターニングおよび現像する工程と、
該アルミニウム層をエッチングする工程と、
該強誘電体デバイスを完成させる工程と
を包含する、方法。
【請求項９】
前記強誘電体層と前記上部電極との間にチタンの層を堆積する工程を包含する、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦｅＲＡＭに応用する上部電極の形成に関し、特に、そのような集積回路にアルミニウム電極を使用することに関する。
【背景技術】
【０００２】
プラチナ、イリジウム、またはこれらの酸化物等の鉛ゲルマニウム酸化物（Ｐｂ５Ｇｅ３Ｏ１１）（ＰＧＯ）強誘体薄膜ＩＣに種々の上部電極材料が用いられてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、これらの貴金属は、エッチングおよび研磨し難く、ＩＣデバイスに上部電極を集積することを困難にする。例えば、エッチング残留物を取り除くため、プラチナおよびイリジウムの両方がエッチングされ得る前に、プラチナおよびイリジウムの両方にハードマスクを適用することを必要とする。ハードマスクを用いることは、加工時間およびコストを増加させる。
【課題を解決するための手段】
【０００４】
強誘電体デバイスにおいて上部電極を形成する方法は、シリコン基板を準備する工程と、下部電極を堆積する工程と、強誘電体材料の層を堆積する工程と、アルミニウム上部電極層を堆積する工程と、フォトレジストでアルミニウム層を被覆する工程と、フォトレジスト層をパターニングおよび現像する工程と、アルミニウム層をエッチングする工程と、強誘電体デバイスを完成する工程とを包含する。
【０００５】
本発明の目的は、ＩＣの上部電極としてアルミニウムを用いることである。
【０００６】
本発明の別の目的は、アルミニウム上部電極を提供し、標準的エッチングプロセスを用いてアルミニウム上部電極をエッチングすることである。
【０００７】
本発明のさらなる目的は、ＦｅＲＡＭに応用するアルミニウム上部電極を提供することである。
【０００８】
本発明の別の目的は、ＰＧＯ薄膜またはドーピングＰＧＯ薄膜を有するＦｅＲＡＭにおいてアルミニウム上部電極を提供することである。
【０００９】
本発明のこの要旨および目的は、本発明の本質を速やかに理解することを可能にするために提供される。本発明のより徹底的な理解は、本発明の以下における好適な実施形態の詳細な説明を図面と共に参照することによって得られ得る。
【００１０】
本発明による方法は、強誘電体デバイスにおいて上部電極を形成する方法であって、シリコン基板を準備する工程と、下部電極を堆積する工程と、強誘電体材料の層を堆積する工程と、アルミニウム上部電極層を堆積する工程と、該アルミニウム層をフォトレジストで被覆する工程と、該フォトレジスト層をパターニングおよび現像する工程と、該アルミニウム層をエッチングする工程と、該強誘電体デバイスを完成させる工程とを包含し、これにより上記目的を達成する。
【００１１】
前記強誘電体材料の層を堆積する工程は、ＰＧＯの層を堆積する工程を包含してもよい。
【００１２】
前記下部電極を堆積する工程は、プラチナおよびイリジウムからなる材料の群より選択された材料の層を堆積してもよい。
【００１３】
前記強誘電体層と前記上部電極との間にチタンの層を堆積する工程を包含してもよい。
【００１４】
本発明による方法は、誘電体デバイスにおいて上部電極を形成する方法であって、シリコン基板を準備する工程と、下部電極を堆積する工程と、ＰＧＯ強誘電体材料の層を堆積する工程と、アルミニウム上部電極層を堆積する工程と、該アルミニウム層をフォトレジストで被覆する工程と、該フォトレジスト層をパターニングおよび現像する工程と、該アルミニウム層をエッチングする工程と、該強誘電体デバイスを完成させる工程とを包含し、これにより上記目的を達成する。
【００１５】
前記下部電極を堆積する工程は、プラチナおよびイリジウムからなる材料の群から選択された材料の層を堆積する工程を包含してもよい。
【００１６】
前記強誘体層と前記上部電極との間にチタンの層を堆積する工程を包含してもよい。
【００１７】
本発明による方法は、強誘電体デバイスにおいて上部電極を形成する方法であって、シリコン基板を準備する工程と、下部電極を堆積する工程であって、該下部電極の材料は、プラチナおよびイリジウムからなる材料の群より選択される、工程と、ＰＧＯ強誘電体材料の層を堆積する工程と、アルミニウム上部電極層を堆積する工程と、該アルミニウム層をフォトレジストで被覆する工程と、該フォトレジスト層をパターニングおよび現像する工程と、該アルミニウム層をエッチングする工程と、該強誘電体デバイスを完成させる工程とを包含し、これにより上記目的を達成する。
【００１８】
前記強誘電体層と前記上部電極との間にチタンの層を堆積する工程を包含してもよい。
【発明の効果】
【００１９】
アルミニウム上部電極のパターニングおよびエッチングは、基金属のパターニングおよびエッチングよりも、下に位置する強誘電体層に対するダメージをはるかに少なくすることができる。
【００２０】
アルミニウム上部電極は、強誘電体材料に影響を及ぼす水素による劣化をより良好に抑えることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の方法の好適な実施形態において、ＭＦＭＩＳ、ＭＦＭＳ、ＭＦＩＳ、ＭＩＦＳ、ＭＦＳ、ＭＩＦＩＭＩＳ型等のＦｅＲＡＭのＦｅＲＡＭの構成において、ＰＧＯ薄膜またはドーピングＰＧＯ薄膜等の強誘電体スタック上にアルミニウム層が上部電極として堆積される。本発明の方法は、キャパシタ、焦電赤外線センサ、光学ディスプレイ、光学スイッチ、圧電変換器、および表面弾性波デバイス等のＤＲＡＭ構成においても用いられ得る。
【００２２】
ここで、図１を参照して、酸化物領域１２を有するシリコン基板１０は、従来のプロセスを用いて、プラチナまたはイリジウムで形成され得る下部電極１４を収容できる状態になる地点まで準備される。鉛ゲルマニウム酸化物（Ｐｂ５Ｇｅ３Ｏ１１）（ＰＧＯ）強誘電体薄膜等の強誘電体薄膜１６が下部電極１４上に堆積される。アルミニウム層１８は、ＰＧＯ上に堆積される。アルミニウム層１８は、フォトレジストで被覆され、標準的なＣｌ２およびＢＣｌ３の化学を用いてパターニング、現像およびエッチングされる。フォトレジストが除去された後、サンプルＡｌ／ＰＧＯ／Ｉｒキャパシタに関してヒステリシスループ測定が行われた。図２〜図５は、本発明の方法の種々の実施形態のヒステリシスループの比較を示す。図２を参照して、それぞれ、ハードマスクを用いてＰｔ／ＰＧＯ／Ｉｒスタックが形成された図２、および、ＳｉＯ２を用いてＰｔ／ＰＧＯ／Ｉｒスタックが形成された図３と比較した場合、アルミニウム上部電極（図４）に関して、エッチングダメージがほんの少しだけ生じることが見出され得る。本発明の方法により構成されたＡｌ／ＰＧＯ／Ｉｒキャパシタを組み込んだ集積回路構造は、周知の従来プロセスによって完成される。
【００２３】
本発明の方法の別の実施形態において、チタンの層は、アルミニウム上部電極が堆積される前に、ＰＧＯ上に形成される。この場合、図５の、エッチングされたＡｌ／Ｔｉ／ＰＧＯ／Ｉｒキャパシタのヒステリシスループは、このヒステリシスループがＴｉ層の存在により、あまり飽和しないことを示す。すべての例において、Ｐｒ値は、測定されたキャパシタの領域について正規化されない。
【００２４】
本発明の方法でアルミニウム上部電極を用いることには、いくつかの有利な点がある。アルミニウム堆積およびエッチングプロセスは、ＩＣ産業において一般的である。二酸化シリコンと、プラチナ、イリジウムまたは他の貴金属との間に接着を提供するために、通常、用いられるチタンの層は、必要とされない。アルミニウム上部電極のパターニングおよびエッチングは、下に位置する強誘電体層に対して、基金属のパターニングおよびエッチングよりも、はるかに少ないダメージしか及ぼさない。アルミニウム上部電極は、強誘電体材料に影響を及ぼす、水素による劣化をより良好に抑えることができる。なぜなら、アルミニウム電極の上部に形成される表層天然アルミニウム酸化物（ｓｕｒｆａｃｅ  ｎａｔｉｖｅ  ａｌｕｍｉｎｉｕｍ  ｏｘｉｄｅ）が、ＭＦＭ構造にパシベーション層を提供するからである。
【００２５】
これまで、ＰＧＯ薄膜に応用するアルミニウム上部電極を形成する方法が開示された。以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【００２６】
（要約）
強誘電体デバイスにおいて上部電極を形成する方法は、シリコン基板を準備する工程と、下部電極を堆積する工程と、強誘電体材料の層を堆積する工程と、アルミニウム上部電極層を堆積する工程と、アルミニウム層をフォトレジストで被覆する工程と、フォトレジスト層をパターニングおよび現像する工程と、アルミニウム層をエッチングする工程と、強誘電体デバイスを完成させる工程とを包含する。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の方法により構成されたＦｅスタックを示す。
【図２】図２は、シャローマスクプロセスによって堆積されたプラチナ上部電極を有するＰｔ／ＰＧＯ／Ｉｒスタックのヒステリシスループを示す。
【図３】図３は、ＳｉＯ２ハードマスクを用いてプラチナ上部電極がエッチングされた後のＰｔ／ＰＧＯ／Ｉｒのヒステリシスループを示す。
【図４】図４は、アルミニウム上部電極がエッチングされた後のＡｌ／ＰＧＯ／Ｉｒスタックのヒステリシスループを示す。
【図５】図５は、Ａｌ／Ｔｉ上部電極がエッチングされた後のＡｌ／Ｔｉ／ＰＧＯ／Ｉｒスタックのヒステリシスループを示す。
【符号の説明】
【００２８】
１０  シリコン基板
１２  酸化物領域
１４  下部電極
１６  強誘電体薄膜
１８  アルミニウム層
【図１】
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【図２】
2004312010.tif 000004
【図３】
2004312010.tif 000005
【図４】
2004312010.tif 000006
【図５】
2004312010.tif 000007