(57)【要約】【課題】サブミクロンＣＭＯＳプロセスを使用した製造に適した、カラーフィルタを使用することなく色分解することができるＣＭＯＳピクセルおよびピクセル回路を提供する。【解決手段】深いＮウェル１１４とＰ型シリコン基板１２６の間のＰＮ接合が赤色光に反応し、深いＮウェルとＰウェル１１６の間のＰＮ接合が赤色光に反応する。ＰウェルとＮ+領域１１８、１２０の間の、多結晶シリコンで覆われていないＰＮ接合、およびＮウェルとＰ+領域１２４によって形成されるＰＮ接合が、緑色光または青色光に反応する。また、ＰウェルとＮ+領域の間の接合によって形成される、多結晶シリコンで覆われたＰＮ接合は、緑色光に反応する。青色／緑色信号から緑色信号が控除され、それにより青色信号が生成される。【選択図】  図１Ａ
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【特許請求の範囲】
【請求項１】
第１の導電型シリコンの基板と、
前記基板に形成された第２の導電型シリコンの第１のウェルと、前記第１のウェルは前記基板の頂部表面の下方に一定の距離をもち、前記第２の導電型の極性は前記第１の導電型の極性と逆であり、
前記基板に形成された前記第２の導電型シリコンの第２のウェルと、前記第２のウェルの頂部表面は前記基板の前記頂部表面であり、前記第２のウェルが内部周囲および外部周囲を有し、
前記第１のウェルと前記第２のウェルの間にあり、且つ前記第１のウェルと前記第２のウェルを接続する前記第２の導電型シリコンのオーバーラップ領域と、
前記第２のウェルの前記内部周囲内の領域で、前記基板の前記頂部表面と前記第１のウェルの間にある前記第１の導電型シリコンの第３のウェルと、前記第１のウェルおよび前記第２のウェルは前記第３のウェルと前記基板を分離し、
前記第３のウェルに形成された前記第２の導電型シリコンの第１の領域と、前記基板の前記頂部表面は前記第１の領域の頂部表面を形成し、
前記第３のウェルに形成された前記第２の導電型シリコンの第２の領域と、前記基板の前記頂部表面は前記第２の領域の頂部表面を形成し、
前記第２のウェル中に形成された前記第１の導電型シリコンの第３の領域と、前記基板の前記頂部表面は前記第３の領域の頂部表面を形成する、
を備えたピクセル構造。
【請求項２】
前記第１の導電型シリコンはＰ型シリコンである、請求項１に記載のピクセル構造。
【請求項３】
前記第２の導電型シリコンはＮ型シリコンである、請求項１に記載のピクセル構造。
【請求項４】
前記第１のウェルと前記基板の間の接合は、赤色光の波長または赤色光の波長に近い波長を有する放射に対する良好な応答を有する、請求項１に記載のピクセル構造。
【請求項５】
前記第１の領域と前記第３のウェルの間の接合および前記第３の領域と前記第２のウェルの間の接合は、青色光の波長または青色光の波長に近い波長を有する放射に対する良好な応答を有する、請求項１に記載のピクセル構造。
【請求項６】
前記第１の領域と前記第３のウェルの間の前記接合および前記第３の領域と前記第２のウェルの間の前記接合は、前記ピクセルをリセットするために使用される、請求項１に記載のピクセル構造。
【請求項７】
前記第２の導電型シリコンの前記第２の領域上に形成された誘電体層と、
前記誘電体層の上に形成され且つ前記第２の導電型シリコンの前記第２の領域を覆う、多結晶シリコン層とをさらに備えた、請求項１に記載のピクセル構造。
【請求項８】
前記第２の領域と前記第３のウェルの間の接合は、緑色光の波長または緑色光の波長に近い波長を有する放射に対する良好な応答を有する、請求項７に記載のピクセル構造。
【請求項９】
前記オーバーラップ領域におけるキャリアが空乏化する量、そのために前記オーバーラップ領域の導電率が、前記第３のウェルの電位によって決定される、請求項１に記載のピクセル構造。
【請求項１０】
Ｐ型エピタキシャルシリコンで形成された基板と、
前記基板中にＮ型シリコンで形成され、前記基板の頂部表面の下方に一定の間隔を隔てた第１のＮウェルと、
前記基板中にＮ型シリコンで形成され、頂部表面が前記基板の前記頂部表面であり、内部周囲および外部周囲を有する第２のＮウェルと、
前記第１のＮウェルを前記第２のＮウェルに接続する、前記第１のＮウェルと前記第２のＮウェルの間のＮ型シリコンのオーバーラップ領域と、
前記第２のＮウェルの前記内部周囲内、前記基板の前記頂部表面と前記第１のＮウェルの間にあるＰ型シリコンで形成されたＰウェルと、
前記ＰウェルにＮ+型シリコンで形成され、前記基板の前記頂部表面が第１のＮ+領域の頂部表面を形成している第１のＮ+領域と、
前記Ｐウェルに形成されたＮ+型シリコンで形成され、前記基板の前記頂部表面が第２のＮ+領域の頂部表面を形成する第２のＮ+領域と、
前記第２のＮウェルにＰ+型シリコンで形成され、前記基板の前記頂部表面が第１のＰ+領域の頂部表面を形成する第１のＰ+領域と、
を備えたＣＭＯＳピクセル構造。
【請求項１１】
前記第１のＮウェルと前記Ｐ型基板の間のＰＮ接合は赤色光に反応する、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項１２】
前記第１のＮ+領域と前記Ｐウェルの間のＰＮ接合および前記第１のＰ+領域と前記第２のＮウェルの間のＰＮ接合は、青色光または緑色光に反応する、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項１３】
前記第１のＮ+領域と前記Ｐウェル間の前記ＰＮ接合および前記第１のＰ+領域と前記第２のＮウェルの間の前記ＰＮ接合は、前記ピクセルをリセットするために使用される、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項１４】
前記第２のＮ+領域の上に形成された誘電体層と、
前記誘電体層の上に形成され且つ前記第２のＮ+領域を覆う多結晶シリコン層とをさらに備えた、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項１５】
前記第２のＮ+領域と前記Ｐウェルの間のＰＮ接合は緑色光に反応する、請求項１４に記載のＣＭＯＳピクセル構造。
【請求項１６】
前記オーバーラップ領域中のキャリアが空乏化する量、そのために前記オーバーラップ領域の導電率が、前記Ｐウェルと前記基板の間の電位によって決定される、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項１７】
前記第２のＮウェルに形成されたＰＭＯＳトランジスタをさらに備えた、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項１８】
前記Ｐウェルに形成されたＮＭＯＳトランジスタをさらに備えた、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項１９】
リセットサイクルの間、前記オーバーラップ領域が空乏化せず、前記第１のＮウェルの電位がリセット電圧にセットされるように、前記Ｐウェルと前記基板の間の電位が調整される、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項２０】
電荷集積サイクルの間、前記オーバーラップ領域が空乏化し、前記第１のＮウェルが分離されるように、前記Ｐウェルと前記基板の間の電位が調整される、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項２１】
読出しサイクルの間、前記オーバーラップ領域が空乏化せず、前記第１のＮウェルの電位が前記第２のＮウェルに移動するように、前記Ｐウェルと前記基板の間の電位が調整される、請求項１０に記載のＣＭＯＳピクセル構造。
【請求項２２】
接地電位に接続されたＰ型基板と、
前記Ｐ型基板に形成されたＮウェルと、前記Ｎウェルと前記Ｐ型基板の間のＰＮ接合は第１のダイオードを形成し、
前記Ｎウェルに形成されたＰウェルと、前記Ｎウェルの一部が前記Ｐウェルの下方に位置し、前記Ｐウェルと前記Ｎウェルの間のＰＮ接合が第２のダイオードを形成し、
前記Ｎウェルに形成され、ドレインが接地電位に接続されたＰＭＯＳトランジスタと、
前記Ｐウェルに形成され、ドレインが高電位ＶDDに接続された第１のＮＭＯＳトランジスタと、
ドレインが前記第１のＮＭＯＳトランジスタのソースに接続された第２のＮＭＯＳトランジスタと、
ソースが前記ＰＭＯＳトランジスタのソースに接続された第３のＮＭＯＳトランジスタと、
前記Ｎウェルと第１のリセット電圧ノードの間に接続され、アノードが前記Ｎウェルに接続され、カソードが前記第１のリセット電圧源に接続された第３のダイオードと、
前記Ｐウェルと第２のリセット電圧ノードの間に接続され、カソードが前記Ｐウェルに接続され、アノードが前記第２のリセット電圧源に接続された第４のダイオードと、
を備えたピクセル回路。
【請求項２３】
前記第１のＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタはソースフォロワトランジスタとして動作する、請求項２２に記載のピクセル回路。
【請求項２４】
前記第２のＮＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタは前記Ｐ型基板に形成される、請求項２２に記載のピクセル回路。
【請求項２５】
前記第３のダイオードは前記Ｎウェルに形成される、請求項２２に記載のピクセル回路。
【請求項２６】
前記第４のダイオードが前記Ｐウェルに形成される、請求項２２に記載のピクセル回路。
【請求項２７】
リセットサイクルの間、前記第１のリセット電圧ノードが高電位ＶDDにセットされ、前記第２のリセット電圧ノードが接地電位にセットされる、請求項２２に記載のピクセル回路。
【請求項２８】
電荷集積サイクルの間、前記第１のリセット電圧ノードが接地電位にセットされ、前記第２のリセット電圧ノードが高電位ＶDDにセットされる、請求項２２に記載のピクセル回路。
【請求項２９】
読出しサイクルの間、前記第３のＮＭＯＳトランジスタのドレインから赤色／緑色信号が取り出される、請求項２２に記載のピクセル回路。
【請求項３０】
読出しサイクルの間、前記第２のＮＭＯＳトランジスタのソースから青色／緑色信号が取り出される、請求項２２に記載のピクセル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、垂直構造およびサブミクロンプロセスを使用したＣＭＯＳピクセルに関し、より詳細には、カラーフィルタを必要とすることなく赤色信号、緑色信号および青色信号を検出することができるピクセル、およびゲートとして深いＮウェルおよびＰウェルを垂直電荷移動能動ピクセルセンサに使用したピクセルに関する。
【背景技術】
【０００２】
本出願は、参照により本明細書に組み込まれている以下に示す米国仮特許出願の優先権を主張するものである。
２００３年４月１４日出願の第６０／４６２，８２８号
デジタルイメージャにピクセルを使用する場合、色情報を適切な色信号に分解するために、カラーフィルタがしばしば使用されている。カラーフィルタを必要とすることなく色分解することができるピクセルを使用することが有利である。
【０００３】
Ｍｅｒｒｉｌｌに対する米国特許第５，９６５，８７５号に、異なる波長の光のシリコン中における吸収長さの相違を色分解に使用したデジタルイメージャ装置が記述されている。好ましい結像アレイは、三重ウェル構造を使用した三色ピクセルセンサに基づいている。
【０００４】
また、Ｃａｏ等に対する米国特許第６，１１１，３００号に、色検出能動ピクセルセンサが記述されている。このデバイスには多数のドープ領域が含まれており、異なる波長の光子を受け取ることによって電荷を導いている。
【０００５】
さらに、Ｒｈｏｄｅｓに対する米国特許第６，４６５，７８６Ｂ１号に、赤外応答が向上したＣＭＯＳイメージャに使用するためのフォトダイオード光センサが記述されている。
【０００６】
また、Ｂｅｒｅｚｉｎに対する米国特許第６，４５５，８３３Ｂ１号に、２つまたは３つの重畳層を使用したＣＭＯＳイメージセンサが記述されている。イメージセンサ中の個々のピクセルには、個別電荷集積領域を備えた複数の重畳感光ＰＮ接合が含まれている。
【０００７】
通常、カラーフィルタは、イメージャに使用されるピクセル中における色分解を達成するために使用されている。したがって、カラーフィルタを使用することなくピクセル中における色分解することができることが有利である。カラーフィルタを使用することなく色を分解することは、ピクセルの設計がサブミクロンＣＭＯＳすなわち相補性金属酸化膜半導体プロセスで実施される場合、とりわけ重要である。
【特許文献１】米国仮特許出願第６０／４６２，８２８号
【特許文献２】米国特許第５，９６５，８７５号
【特許文献３】米国特許第６，１１１，３００号
【特許文献４】米国特許第６，４６５，７８６Ｂ１号
【特許文献５】米国特許第６，４５５，８３３Ｂ１号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の主な目的は、サブミクロンＣＭＯＳプロセスを使用した製造に適した、カラーフィルタを使用することなく色分解することができるＣＭＯＳピクセルを提供することである。
【０００９】
本発明のもう１つの主な目的は、カラーフィルタを使用することなく色分解することができるピクセル回路を提供することである。
【課題を解決するための手段】
【００１０】
これらの目的は、異なるスペクトル成分がシリコンピクセルを通って移動する際の吸収係数の相違を利用するために垂直ピクセル構造を利用したＣＭＯＳピクセルを使用することによって達成される。
【００１１】
Ｐ型シリコン基板に深いＮウェルが形成される。次に、この深いＮウェルの外部周囲にＮウェルが形成され、それによりＮウェル構造内にＰウェルが形成される。Ｐウェルに２つのＮ+領域が形成され、Ｎウェルに少なくとも１つのＰ+領域が形成される。次に、一方のＮ+領域の上にゲート酸化膜層および多結晶シリコン電極が形成される。この構造は、標準のＣＭＯＳ処理を使用して形成される。深いＮウェルとＰ型シリコン基板の間の接合によって形成されるＰＮ接合が赤色光に反応し、ＰウェルとＮ+領域の間の接合によって形成される、多結晶シリコンで覆われていないＰＮ接合およびＮウェルとＰ+領域によって形成されるＰＮ接合が青色光に反応する。また、ＰウェルとＮ+領域の間の接合によって形成される、多結晶シリコンで覆われたＰＮ接合は、青色光が多結晶シリコンによって阻止されるため、緑色光に反応する。これらの接合部に蓄積される電荷を使用して、入射する光が赤色成分、緑色成分および青色成分に分解される。入射する光の赤色成分、緑色成分および青色成分を検出するために使用される回路は、入射光中の赤色／緑色および青色／緑色が入り混じった成分を検出するように構築することができる。
【００１２】
垂直構造は、色分解の他に、接合電界効果トランジスタと同様の方法で使用することができる。Ｐウェルの電位を使用して、Ｎウェルと深いＮウェルの間のオーバーラップ領域の電荷の空乏化を制御することができる。このＰウェルの電位を設定することにより、オーバーラップ領域の電荷を空乏化し、深いＮウェルを分離することができる。電荷を集積している間、電荷は深いＮウェルとＰ型基板の接合部に蓄積される。読出し中にＰウェルの電位が調整され、それによりオーバーラップ領域の空乏状態が解除され、蓄積した電荷がＮウェルへ移動する。
【発明を実施するための最良の形態】
【００１３】
以下、図１Ａ〜５を参照して、本発明による好ましい実施形態について説明する。図１Ａは、本発明による垂直ＡＰＳ構造すなわち垂直能動ピクセルセンサ構造を断面図で示したものである。ピクセルは、Ｐ型エピタキシャルシリコン基板１２６中に形成される。図１Ａに示すように、深いＮウェル１１４が基板１２６中に形成される。深いＮウェルの深さは、赤色光、赤外光および遠赤色光のシリコン中への侵入深さと同じ深さであり、約５ミクロンと８ミクロンの間である。一例として、深いＮウェル１１４は、イオン注入などの方法を使用して形成することができる。深いＮウェル１１４の周囲にＮウェル１１２が形成され、基板１２６の頂部表面と深いＮウェルの間を延長して、それによってＮウェル１１２中および深いＮウェル１１４の上にＰウェル１１６を形成する。オーバーラップ領域１０２は、深いＮウェル１１４とＮウェル１１２を接続する。他の例としては、最初に基板中に大きなＮウェルを形成し、その大きなＮウェル中にＰウェル１１６を形成し、そのためにＮウェル１１２、深いＮウェル１１４およびオーバーラップ領域１０２を形成することによってこの構造を形成することもできる。
【００１４】
第１のＮ+領域１１８および第２のＮ+領域１２０がＰウェル１１６中に形成され、Ｐ+領域１２４がＮウェル１１２中に形成される。ゲート酸化膜などの誘電体層１２１および多結晶シリコン層１２２が第２のＮ+領域の上に形成され、第２のＮ+領域１２０とＰウェル１１６の間の接合を覆うように十分に延長する。第１のＮ+領域１１８およびＰ+領域１２４は浅く、第１のＮ+領域１１８とＰウェル１１６の間のＰＮ接合およびＰ+領域１２４とＮウェル１１２の間のＰＮ接合が、青色光または緑色光に反応する。第２のＮ+領域１２０も同じく浅く、その深さは第１のＮ+領域１１８の深さと同じであるが、この第２のＮ+領域１２０は、青色光を阻止する多結晶シリコン層１２２で覆われているため、Ｐウェル１１６中の第２のＮ+領域１２０によって形成されるＰＮ接合は緑色光に反応する。
【００１５】
図１Ｂは、図１Ａに示す構造の上面図を示したものである。図１Ａは、図１Ｂの線１Ａ−１Ａ’に沿って取った、図１Ｂに示す構造の横断面図である。深いＮウェルの周囲は、図１Ｂでは点線１１０で示されている。図１Ｂに示すように、Ｎウェル１１２は、内部周囲１０９および外部周囲１１１を有している。図１Ｂでは、Ｎウェル１１２の内部周囲１０９および外部周囲１１１は、本質的に円形として示されている。この実施例では、これらの周囲は円形で示されているが、内部周囲１０９および外部周囲１１１は、任意の適切な閉鎖形状を有することができる。
【００１６】
図２は、図１Ａおよび１Ｂに示すピクセル構造を略図で示したものである。図２に示す線図では、結合Ｎウェル／深いＮウェルが第１のノード２１４として示され、Ｐウェルが第２のノード２１６として示されている。また、Ｐ型基板は第３のノード２２６として、第１のＮ+領域は第４のノード２１８として、第２のＮ+領域は第５のノード２２０として、また、Ｐ+領域は第６のノード２２４としてそれぞれ示されている。結合Ｎウェル／深いＮウェル２１４とＰ型基板２２６の間のＰＮ接合は、フォトダイオード２３６として示されている。Ｐウェル２１６と結合Ｎウェル／深いＮウェル２１４の間のＰＮ接合は、フォトダイオード２３２として示され、赤色光に反応する。第２のＮ+領域２２０とＰウェル２１６の間の、多結晶シリコン層で覆われたＰＮ接合は、フォトダイオード２２８として示され、緑色光に反応する。Ｐ+領域２２４と結合Ｎウェル／深いＮウェル２１４の間のＰＮ接合は、フォトダイオード２３４として示され、青色光または緑色光に反応する。第１のＮ+領域２１８とＰウェル２１６の間のＰＮ接合は、フォトダイオード２３８として示され、青色光または緑色光に反応する。追って説明する適切な回路を使用して、赤色信号、緑色信号および青色信号を抽出し、あるいは結合赤色／緑色信号および結合青色／緑色信号を抽出することができる。
【００１７】
当分野の技術者には理解されるように、このピクセルは、Ｐ型基板をＮ型基板に置き換え、第１のＰ領域を第１のＮ領域に置き換え、Ｎ領域をＰ領域に置き換え、Ｎ+領域をＰ+領域に置き換え、また、Ｐ+領域をＮ+領域に置き換えることによっても形成することができる。図１Ｃはこれを示したもので、Ｎ型エピタキシャル基板１２６Ａに形成された深いＰ型ウェル１１４Ａが示されている。深いＰウェル１１４Ａの周囲にＰウェル１１２Ａが形成され、基板１２６Ａの頂部表面と深いＰウェルの間を延長して、それによりＰウェル１１２Ａ中および深いＰウェル１１４Ａの上にＮウェル１１６Ａを形成する。オーバーラップ領域１０２Ａは、深いＰウェル１１４ＡとＰウェル１１２Ａを接続する。第１のＰ+領域１１８Ａおよび第２のＰ+領域１２０ＡがＮウェル１１６Ａに形成され、Ｎ+領域１２４ＡがＰウェル１１２Ａ中に形成される。ゲート酸化膜などの誘電体層１２１Ａおよび多結晶シリコン層１２２Ａが第２のＰ+領域の上に形成され、第２のＰ+領域１２０ＡとＮウェル１１６Ａの間の接合を覆うように十分に延長する。第１のＰ+領域１１８ＡおよびＮ+領域１２４Ａは浅く、第１のＰ+領域１１８ＡとＮウェル１１６Ａの間のＰＮ接合およびＮ+領域１２４ＡとＰウェル１１２Ａの間のＰＮ接合が、青色光または緑色光に反応する。第２のＰ+領域１２０Ａも同じく浅く、その深さは第１のＰ+領域１１８Ａの深さと同じであるが、この第２のＰ+領域１２０Ａは、青色光を阻止する多結晶シリコン層１２２Ａで覆われているため、Ｎウェル１１６Ａ中の第２のＰ+領域１２０Ａによって形成されるＰＮ接合は緑色光に反応する。
【００１８】
図３〜５は、図１Ａ〜２に示すピクセルと共に使用することができる回路の一実施形態を示したものである。図３Ａは、図１Ａおよび１Ｂに示すＣＭＯＳピクセルに若干の追加が施されたピクセルの横断面図を示したものである。このピクセルは、Ｐ型エピタキシャルシリコン基板３２６中に形成される。図１Ａに示すように、深いＮウェル３１４が基板３２６に形成される。深いＮウェル３１４の深さは、赤色光、赤外光または遠赤色光のシリコン中への侵入深さと同じ深さである。深いＮウェル３１４は、イオン注入などの方法を使用して形成される。深いＮウェル３１４の周囲にＮウェル３１２が形成され、基板３２６の頂部表面と深いＮウェル３１４の間を延長して、それによりＮウェル３１２および深いＮウェル３１４の上にＰウェル３１６を形成する。オーバーラップ領域３０２は、深いＮウェル３１４とＮウェル３１２を接続する。この構造は、最初に基板中に大きなＮウェルを形成し、その大きなＮウェルにＰウェル３１６を形成し、そのためにＮウェル３１２、深いＮウェル３１４およびオーバーラップ領域３０２を形成することによって形成することもできる。
【００１９】
第１のＮ+領域３１８および第２のＮ+領域３２０がＰウェル３１６中に形成され、第１のＰ+領域３２４がＮウェル３１２中に形成される。第１のゲート酸化膜などの第１の誘電体層３２１および第１の多結晶シリコン層３２２が第２のＮ+領域３２０の上に形成され、第２のＮ+領域３２０とＰウェル３１６の間の接合を覆うように十分に延長する。第１のＮ+領域３１８およびＰ+領域３２４は浅く、青色光および緑色光のシリコン中への侵入深さに対応している。第２のＮ+領域３２０も同じく浅く、第１のＮ+領域３１８の深さと同じ深さにすることができるが、青色光を阻止する多結晶シリコン層３２２で覆われているため、この第２のＮ+領域３２０は緑色光に反応する。第１のＮ+領域３１８および第２のＮ+領域の深さが同じ深さ、すなわち青色光および緑色光に対応する深さである場合、第２のＮ+領域３２０の緑色信号を控除することによって、第１のＮ+領域３１８の青色／緑色信号から緑色信号を除去することができる。
【００２０】
このピクセルは、ここまでは既に説明したピクセルと同じであるが、このピクセルの場合、第３のＮ+領域３１７がＰウェル３１６中に形成され、リセットダイオードを形成する。このピクセルの場合、第１の誘電体層３２１および第１の多結晶シリコン層３２２は、第１のＮ+領域３１８と第２のＮ+領域３２０の間のチャネルを覆うように十分に広い面積に渡って構築されており、それによりＰウェル３１６中にＮＭＯＳトランジスタ４４０を形成する。また、第２のＰ+領域３２３、第３のＰ+領域３２５、第２の多結晶シリコン層３２７およびゲート酸化膜などの第２のゲート誘電体層３２９を形成することによって、Ｎウェル３１２中にＰＭＯＳトランジスタ４５０が形成される。このＰＭＯＳトランジスタ４５０を使用して、Ｎウェル３１２および深いＮウェル３１４をリセットすることができる。
【００２１】
次に、図３に示すこの構造の断面図および図４に示すこのピクセルの略回路図を参照して、本発明による回路について説明する。図４には、結合Ｎウェル／深いＮウェルが第１のノード４１４として示され、Ｐウェルが第２のノード４１６として示されている。また、Ｐ型基板は第３のノード４２６として示されている。結合Ｎウェル／深いＮウェルとＰ型基板の間のＰＮ接合は、赤色光に反応する第１のダイオード４５２として示されている。Ｐウェルと結合Ｎウェル／深いＮウェルの間のＰＮ接合は、赤色光に反応する第２のダイオード４４４として示されている。第１のＰ+領域３２４とＮウェル３１２の間の接合（図３参照）によって形成される第３のダイオード４４６のアノードは、第１のリセット電圧ノード４６２に接続される。第３のＮ+領域３１７とＰウェル３１６の間の接合によって形成される第４のダイオード４４２のカソードは、第２のリセット電圧ノード４６０に接続される。第１のダイオード４５２、第２のダイオード４４４および第３のダイオード４４６のカソードは、すべて結合Ｎウェル／深いＮウェル領域を表している第１のノード４１４に一体接続される。第２のダイオード４４４および第４のダイオード４４２のアノードは、Ｐウェル３１６を表している第２のノード４１６に一体接続されている。
【００２２】
Ｐウェル３１６における第１のＮ+領域３１８および第２のＮ+領域３２０によって第１のＮＭＯＳトランジスタ４４０が形成され、青色光／緑色光に反応する。Ｎウェル３１２において第２のＰ+領域３２３および第３のＰ+領域３２５によってＰＭＯＳトランジスタ４５０が形成され、赤色光／緑色光に反応する。第１のＮＭＯＳトランジスタ４４０のソースは、第２のＮＭＯＳトランジスタ４５４のドレインに接続される。第１のＮＭＯＳトランジスタ４４０のドレインは、回路内における最も高い電位であることがしばしばである高電位ＶDDに接続される。ＰＭＯＳトランジスタ４５０のドレインおよびＰ型基板３２６は、すべてこの実施例では接地電位である低電位に接続される。ＰＭＯＳトランジスタ４５０のソースは、第３のＮＭＯＳトランジスタ４４８のソースに接続される。第２のＮＭＯＳトランジスタ４５４のソースは、青色／緑色出力ノード４８０に接続される。第３のＮＭＯＳトランジスタ４４８のドレインは、赤色／緑色出力ノード４６４に接続されている。第２のＮＭＯＳトランジスタ４５４のゲートは、第１の行選択ノード４５６に接続される。第３のＮＭＯＳトランジスタ４４８のゲートは、第２の行選択ノード４７０に接続される。
【００２３】
図４に示すピクセル回路の動作は次の通りである。リセットサイクルの間、第２のリセットノード４６０が接地電位にセットされ、第１のリセットノード４６２がＶDDにセットされる。これにより第１のダイオード４５２および第２のダイオード４４４がバックバイアスされる。電荷集積周期の開始時に、第１のリセットノード４６２が接地電位にセットされ、また、第３のダイオード４４６および第４のダイオード４４２をバックバイアスするために、第２のリセットノード４６０がＶDDにセットされる。Ｐウェルの電位が青色レンジおよび緑色レンジの光放射に反応し、第１のＮＭＯＳソースフォロワトランジスタが、青色放射および緑色放射の組合せを表す信号を生成する。第１の行選択ノード４５６の信号によって第２のＮＭＯＳトランジスタ４５４がターンオンすると、青色／緑色出力ノード４８０に青色／緑色信号が抽出される。結合Ｎウェル／深いＮウェルの電位が赤色レンジおよび緑色レンジの光放射に反応し、ＰＭＯＳソースフォロワトランジスタ４５０が赤色放射および緑色放射の組合せを表す信号を生成する。第２の行選択ノード４７０の信号によって第３のＮＭＯＳトランジスタ４４８がターンオンすると、赤色／緑色出力ノード４６４に赤色／緑色信号が抽出される。図５に示すように、第２のＮＭＯＳトランジスタ４５４および第３のＮＭＯＳトランジスタ４４８は、Ｎウェル、深いＮウェルおよびＰウェルの外側のＰ型基板３２６中に形成することができる。
【００２４】
もう一度図１Ａおよび１Ｂを参照する。図１Ａおよび１Ｂに示す構造は、垂直電荷移動ＡＰＳすなわち垂直電荷移動能動ピクセルセンサとしても使用することができる。この動作モードでは、オーバーラップ領域１０２は故意に小さくなるように設計され、したがってＰウェル１１６が適切な負のバイアスにセットされると、オーバーラップ領域１０２は、たとえ深いＮウェル１１４がその最小電位であるゼロボルトの状態にあっても完全に空乏化し、それにより深いＮウェル１１４が分離される。この動作モードでは、オーバーラップ領域１０２における電荷の空乏化は、Ｐウェル１１６の電位によって制御される。この動作モードでは、ピクセルをリセットするために、Ｐウェル１１６を正の電圧に保持している間に、Ｎウェル１１２をリセット電圧にセットし、その結果、オーバーラップ領域１０２は空乏化せず、深いＮウェル１１４はオーバーラップ領域１０２を介してリセット電圧にセットされる。次に、Ｐウェル１１６が負の電圧にセットされ、それによりオーバーラップ領域１０２が空乏化し、深いＮウェル１１４が分離される。次に、深いＮウェルが分離され、リセット電圧にセットされる。電荷集積サイクルの間、入射する光の強さによって生成される電子−正孔対のため、深いＮウェル１１４の電位が変化する。読出しサイクルの間、Ｐウェル１１６の電位が正の電圧にセットされ、それによりオーバーラップ領域１０２の空乏状態が解除され、深いＮウェル１１４の電位がＮウェル１１２へ移動して読み出される。
【００２５】
また、オーバーラップ領域１０２を空乏化させるこの能力により、ピクセルをスナップショットモードで使用することも可能である。深いＮウェル１１４の電位がＮウェル１１２へ移動した後、オーバーラップ領域１０２を再度空乏化させることができるため、読み出されるまでの間、電位をＮウェル１１２中に保存することができる。
【００２６】
以上、本発明について、本発明の好ましい実施形態を参照して詳細に示し、かつ、説明したが、本発明の精神および範囲を逸脱することなく、様々な形態変更および詳細変更を加えることができることは、当分野の技術者には理解されよう。
【図面の簡単な説明】
【００２７】
【図１Ａ】Ｐ型基板上に形成された本発明による垂直構造ピクセルの横断面図である。
【図１Ｂ】図１Ａに示す垂直構造ピクセルの上面図である。
【図１Ｃ】Ｎ型基板上に形成された本発明による垂直構造ピクセルの横断面図である。
【図２】図１Ａおよび１Ｂに示す垂直構造ピクセルの感光性ダイオードの略図である。
【図３】本発明による他の垂直構造ピクセルの横断面図である。
【図４】図３に示すピクセルを実施するために使用される回路の略図である。
【図５】Ｐ型基板中に形成された２つのＮＭＯＳトランジスタを示す、図３のピクセルのＰ型基板の一部を示す横断面図である。
【符号の説明】
【００２８】
１０２、１０２Ａ、３０２  オーバーラップ領域
１１２、１１６Ａ、３１２  Ｎウェル
１１２Ａ、１１６、３１６  Ｐウェル
１１４、３１４  深いＮウェル
１１４Ａ  深いＰウェル
１１８、１２０、１２４Ａ、３１７、３１８、３２０  Ｎ+領域
１１８Ａ、１２０Ａ、１２４、３２３、３２４、３２５  Ｐ+領域
１２１、１２１Ａ、３２１、３２９  誘電体層（ゲート誘電体層）
１２２、１２２Ａ、３２２、３２７  多結晶シリコン層
１２６、１２６Ａ、３２６  基板
２１４、２１６、２１８、２２０、２２４、２２６、４１４、４１６、４２６、４５６、４６０、４６２、４６４、４７０、４８０  ノード
２２８、２３２、２３４、２３６、２３８  フォトダイオード
４４０、４４８、４５４  ＮＭＯＳトランジスタ
４４２、４４４、４４６、４５２  ダイオード
４５０  ＰＭＯＳトランジスタ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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