(57)【要約】【課題】消費電力のさらなる低減を図り得るアナログ／ディジタル変換回路および通信装置を提供する。【解決手段】アナログ回路部１００に２．５Ｖのアナログ用電源電圧１２０を供給するのに対し、ディジタル回路部２００とクロック処理回路３００とに、これより低い１．５Ｖのディジタル用電源電圧１３０を供給する。また、アナログスイッチ回路１０５に近接する位置にアナログスイッチ駆動回路１０４を設け、クロック処理回路３００から供給されるアナログスイッチ駆動信号１４１をアナログスイッチ回路１０５に至る直前で昇圧してアナログスイッチ回路１０５に供給する。【選択図】    図２
2004297165.tif 000002
【特許請求の範囲】
【請求項１】
第１の動作電源電圧のもとで動作するアナログ回路と、
前記第１の動作電源電圧よりも低い第２の動作電源電圧のもとで動作し、前記アナログ回路に供給するためのクロック信号を生成するクロック回路とを具備し、
前記アナログ回路は、入力されるアナログ信号をディジタル変換するアナログ処理部と、このアナログ処理部の動作を制御するアナログスイッチ部と、前記クロック信号を昇圧して当該アナログスイッチ部のオン／オフを制御する駆動信号を生成するスイッチ駆動部とを備えることを特徴とするアナログ／ディジタル変換回路。
【請求項２】
さらに、前記第１の動作電源電圧よりも低い第３の動作電源電圧のもとで動作するディジタル回路を具備することを特徴とする請求項１に記載のアナログ／ディジタル変換回路。
【請求項３】
前記アナログスイッチ部は、
それぞれソースに前記第１の動作電源電圧が供給され、各々のゲートが互いのドレインに接続される第１および第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのドレインに接続される否定論理積ゲートと、
前記第２の電界効果トランジスタのドレインに接続される論理積ゲートとを備えることを特徴とする請求項１に記載のアナログ／ディジタル変換回路。
【請求項４】
前記アナログスイッチ部は、
それぞれソースに前記第１の動作電源電圧が供給され、各々のゲートが互いのドレインに接続される第１および第２の電界効果トランジスタと、
前記第１および第２の電界効果トランジスタのドレインに接続される排他的論理和ゲートと、
前記第１および第２の電界効果トランジスタのドレインに接続される否定排他的論理和ゲートとを備えることを特徴とする請求項１に記載のアナログ／ディジタル変換回路。
【請求項５】
前記アナログスイッチ部は、
それぞれソースに前記第１の動作電源電圧が供給され、各々のゲートが互いのドレインに接続される第１および第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのドレインに接続される第１の否定ゲートと、
前記第２の電界効果トランジスタのドレインに接続される第２の否定ゲートとを備えることを特徴とする請求項１に記載のアナログ／ディジタル変換回路。
【請求項６】
アナログ／ディジタル変換回路を備え、アナログの受信信号を前記アナログ／ディジタル変換回路でディジタル化したのち搬送波再生して受信復調する通信装置において、
前記アナログ／ディジタル変換回路は、
第１の動作電源電圧のもとで動作するアナログ回路と、
前記第１の動作電源電圧よりも低い第２の動作電源電圧のもとで動作し、前記アナログ回路に供給するためのクロック信号を生成するクロック回路とを備え、
前記アナログ回路は、
入力されるアナログ信号をディジタル変換するアナログ処理部と、
このアナログ処理部の動作を制御するアナログスイッチ部と、
前記クロック信号を昇圧して当該アナログスイッチ部のオン／オフを制御する駆動信号を生成するスイッチ駆動部とを備えることを特徴とする通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ／ディジタル変換回路とこのアナログ／ディジタル変換回路を備える通信装置に関する。
【０００２】
【従来の技術】
アナログ／ディジタル変換回路（以下Ａ／Ｄ変換回路と表記する）においては、アナログ信号を扱う（以下、アナログ回路と表記する）と、ディジタル信号を扱う回路（以下、ディジタル回路と表記する）とが共通の半導体チップ上に混在する。近年の半導体デバイスは低消費電力で動作することや、高速かつ高精度に動作することなどを求められている。近年になり需要が急増している通信装置などに備えられるＡ／Ｄ変換回路もその例外ではない。
【０００３】
Ａ／Ｄ変換回路の消費電力を少なくするには、その電源電圧をできるだけ低くすることが有効である。事実、近年の半導体技術の進歩により、一つの半導体デバイスとしてのＡ／Ｄ変換回路の電源電圧は次第に低くなってきている。しかしながら、Ａ／Ｄ変換回路内のアナログ回路とディジタル回路とにそれぞれ着目すると、低電源電圧化のための技術的困難さが両者で異なる。
【０００４】
すなわち、クロック処理回路やディジタル出力信号処理部に一般に用いられる相補型電界効果トランジスタの動作電源電圧は、下記非特許文献１に述べられているように１９９７年には３．３Ｖ、２００１年には１．５Ｖ、２０１２年には０．６Ｖ、というように、将来に渡り更に大きく低下することが予想される。
【０００５】
一方、アナログ回路の動作電源電圧を下げると増幅器の利得が低くなり、信号／雑音比が劣化して高速かつ高精度の動作が妨げられるという問題がある。また、アナログスイッチ回路のＯＮ抵抗が増えスイッチのオン／オフが困難になるという問題もある。よって、現在の半導体技術では、ディジタル回路に対してアナログ回路の低電源電圧化は困難であるといえる。
【０００６】
このようにアナログ回路の動作電圧を低くすることが困難であるので、既存のＡ／Ｄ変換回路の多くは、例えば下記非特許文献１に開示されるように回路全体を１つの電源電圧で動作させる構成をとる。しかしながらこのような構成では、ディジタル回路に本来必要な値よりも高い駆動電圧が供給されるため、動作速度の低下など種々の弊害が及ぼされる。
【０００７】
一部のＡ／Ｄ変換回路では、アナログ回路とディジタル回路とで動作電源電圧を変えるようにしている（例えば下記特許文献１を参照）。この文献の図６３には、ディジタル回路用の電源電圧をアナログ回路用の電源電圧よりも低くすることで全体としての消費電力の低減を促す構成が開示されている。
【０００８】
しかしながらこの文献の内容からは、特にクロック信号やクロック処理回路の扱いに関する詳細を読み取ることができない。図６３を見る限り、タイミング発生回路３２で生成されたクロック信号は、アナログ回路２０１の外部にあるレベルコンバータ３０により５Ｖ程度にまで昇圧されてアナログ回路２０１内に入力されている。すなわち、クロック信号がアナログ回路２０１の外で昇圧されたうえでアナログ回路２０１に供給される構成である。このことは、アナログ回路２０１内のアナログスイッチ回路などに至るまでに、振幅の大きなアナログスイッチ駆動信号が比較的長い経路を辿ることを意味し、よって回路配線間の寄生容量などに起因する消費電力が大きくなる虞が有る。
【０００９】
【特許文献１】
特開平６−２８３９８０（例えば段落番号［０３７３］〜［０３７９］、図６３）
【００１０】
【非特許文献１】
アイ・エス・エス・シー・シー、１９９９年，５９９頁〜６０６頁（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｖｏｌ．３４  Ｎｏ．５  Ｍａｙ．１９９９、ｐ５９９〜ｐ６０６  Ａ  １．５−Ｖ，１０−ｂｉｔ，１４．３−ＭＳ／ｓ  ＣＭＯＳ  Ｐｉｐｅｌｉｎｅ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）
【００１１】
【非特許文献２】
アイ・エス・エス・シー・シー、１９９５年、１６６頁〜１７２頁（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｖｏｌ．３０  Ｎｏ．３  Ｍａｒ．１９９５、ｐ１６６〜ｐ１７２  Ａ  １０  ｂ，２０  Ｍｓａｍｐｌｅ／ｓ，  ３５ｍＷ  Ｐｉｐｅｌｉｎｅ  Ａ／Ｄ  Ｃｏｎｖｅｒｔｅｒ）
【００１２】
【発明が解決しようとする課題】
以上述べたように従来のＡ／Ｄ変換回路は、動作電力の消費量が比較的大きいという不具合を有する。
本発明は上記事情によりなされたもので、その目的は、消費電力のさらなる低減を図り得るアナログ／ディジタル変換回路および通信装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために本発明に係わるアナログ／ディジタル変換回路は、第１の動作電源電圧（例えばアナログ用電源電圧１２０から供給される２．５Ｖの電圧）のもとで動作するアナログ回路（例えばアナログ回路部１００）と、前記第１の動作電源電圧よりも低い第２の動作電源電圧（例えばディジタル用電源電圧１３０から供給される１．５Ｖの電圧）のもとで動作し、前記アナログ回路に供給するためのクロック信号を生成するクロック回路（例えばクロック処理回路３００）とを具備し、前記アナログ回路は、入力されるアナログ信号をディジタル変換するアナログ処理部（例えばアナログ信号処理部１０１）と、このアナログ処理部の動作を制御するアナログスイッチ部（例えばアナログスイッチ回路１０５）と、前記クロック信号を昇圧して当該アナログスイッチ部のオン／オフを制御する駆動信号を生成するスイッチ駆動部（例えばアナログスイッチ駆動回路１０４）とを備えることを特徴とする。
【００１４】
このような手段を講じることにより、アナログ回路とクロック回路とを、それぞれ必要最低限の電圧で駆動することができ、これにより消費電力の低減が図られる。アナログ回路、およびクロック回路を駆動する電圧はアナログ／ディジタル変換回路の内部で生成しても良いし、外部から供給するようにしても良い。
【００１５】
さらに本発明では、スイッチ駆動部によりクロック信号が昇圧され、アナログスイッチ部をオン／オフ制御するための駆動信号が生成される。このような構成においてスイッチ駆動部を好ましくはアナログスイッチ部に近接して配置することにより、昇圧後の駆動信号が通過する回路配線の長さが最小限に抑えられ、配線間の寄生容量などに起因する電力消費を最小限にできる。従って、消費電力をさらに低く抑えることが可能となる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明に係わるＡ／Ｄ変換回路を備える通信装置の実施の形態を示すブロック図である。この通信装置は、６４ＱＡＭや２５６ＱＡＭなどの、多値ＱＡＭ変調方式を採用するシステムに適用される。この通信装置は、アンテナ４０と、ハイブリッド回路５０と、受信装置１０と、送信装置２０と、制御部１９とを備える。送信装置２０に与えられる送信信号は多値ＱＡＭ変調され、ハイブリッド回路５０を介してアンテナ４０から出力される。アンテナ４０に到来する多値ＱＡＭ変調信号はハイブリッド回路５０を介して受信装置１０に与えられ、復調された受信信号が出力される。
【００１７】
受信装置１０は、高周波受信回路（ＲＦ／ＩＦ）１２と、直交復調器１３と、Ａ／Ｄ変換回路１４−１、１４−２と、リサンプラ１５−１、１５−２と、適応等化器１６−１、１６−２と、キャリア（搬送波）再生部１７−１、１７−２と、復号処理部１８とを備える。
【００１８】
アンテナ４０に到来するＱＡＭ変調信号は、高周波受信回路（ＲＦ／ＩＦ）１２においてフィルタリングおよび低雑音増幅されたのち周波数変換され、中間周波数信号に変換される。この中間周波数信号は、フィルタリング処理およびＡＧＣ処理などが施されて、直交復調器１３に入力される。
【００１９】
直交復調器１３に与えられた中間周波数信号は直交復調され、互いに直交するＩチャネル（Ｉ−ｃｈ）およびＱチャネル（Ｑ−ｃｈ）の複素ベースバンド信号が出力される。各チャネルのベースバンド信号は、それぞれＡ／Ｄ変換回路１４−１、１４−２に入力され、ディジタル信号に変換される。
【００２０】
各チャネルのディジタル信号は、それぞれリサンプラ１５−１、１５−２に入力され、所定のサンプリングレートおよびサンプリングタイミングでリサンプルされて互いの同期がとられる。これにより、Ａ／Ｄ変換回路１４−１、１４−２のサンプリングレートを任意に設計することが可能になる。
【００２１】
リサンプラ１５−１、１５−２の出力は、それぞれ適応等化器１６−１、１６−２に与えられ、遅延歪みを補償して符号間干渉を低減するための処理が施される。適応等化器１６−１、１６−２の出力は、それぞれキャリア再生部１７−１、１７−２に与えられ、再生されたキャリアによりベースバンドに落とされ、残留キャリア成分（キャリア周波数誤差）および位相オフセットが取り除かれる。そうして、得られた複素ベースバンド信号は復号処理部１８においてＱＡＭ復号される。
【００２２】
リサンプラ１５−１，１５−２におけるリサンプルタイミングやサンプリング周波数、適応等化器１６−１，１６−２における入出力タイミングやタップ係数の更新処理、キャリア再生部１７−１，１７−２における入出力タイミングおよび再生方法などは、制御部１９においてフレキシブルに制御される。制御部１９は、例えばＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）やＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）などの書き換え可能なデバイスによって実現され、パラメータや制御内容などを容易に変更できる。
【００２３】
適応等化器１６−１，１６−２は、ディジタル信号領域にある信号を取り扱うためシフトレジスタやＭＡＣ（積和演算器）などを備えて実現される。シフトレジスタのタップ数はシステム仕様に合わせて最適化される。
【００２４】
図２は、本発明に係わるＡ／Ｄ変換回路の実施の形態を示す回路ブロック図である。このＡ／Ｄ変換回路は集積化された半導体チップなどとして実現され、例えば図１の通信装置におけるＡ／Ｄ変換回路１４−１、１４−２として好適に利用され得る。
【００２５】
図２のＡ／Ｄ変換回路は、アナログ回路部１００と、ディジタル回路部２００と、クロック処理回路３００とを備える。このうちアナログ回路部１００には、２．５Ｖのアナログ用電源電圧１２０が供給される。ディジタル回路部２００、クロック処理回路３００には、１．５Ｖのディジタル用電源電圧１３０が供給される。
【００２６】
アナログ回路部１００は、アナログ信号処理部１０１と、アナログスイッチ回路１０５と、アナログスイッチ駆動回路１０４とを備える。アナログスイッチ駆動回路１０４はアナログスイッチ回路１０５に近接して、好ましくはアナログスイッチ回路１０５に隣接する位置にパターン形成される。
【００２７】
ディジタル回路部２００は、ディジタル信号処理部１０２を備える。クロック処理回路３００は、アナログスイッチ駆動信号１４１をアナログスイッチ駆動回路１０４に供給する。
【００２８】
図２において、例えば１ＶのＰＰ（Ｐｅａｋ  ｔｏ  Ｐｅａｋ）電圧を持つアナログ信号１１０がアナログ回路部１００に入力されると、このアナログ信号１１０はアナログ信号処理部１０１によりディジタル変換されてディジタル回路部２００に入力される。ディジタル回路部２００のディジタル信号処理部１０２は、アナログ信号処理部１０１からのディジタル信号に対して所定のコード変換処理を施し、ディジタル信号１１１として出力する。
【００２９】
クロック処理回路３００は、外部から入力される１．５Ｖの入力クロック信号１４０に対してクロックタイミング制御、およびノンオーバーラップなどの処理を施してアナログスイッチ駆動信号１４１を生成し、これをアナログスイッチ駆動回路１０４に供給する。生成されたアナログスイッチ駆動信号１４１の電圧は、１．５Ｖとなる。
【００３０】
アナログスイッチ駆動回路１０４は、アナログスイッチ駆動信号１４１をほぼアナログ用電源電圧１２０の電圧値、すなわち２．５Ｖ程度にまで昇圧してアナログスイッチ駆動信号１４２を生成する。アナログスイッチ駆動信号１４２は、近接するアナログスイッチ回路１０５に対して最小限の配線経路を経て供給され、アナログスイッチ回路１０５のオン／オフを制御する。
【００３１】
図３は、図２のアナログスイッチ駆動回路１０４の一構成例を示す回路図である。この回路は、各々のゲートが互いのドレインにそれぞれ接続される二つのＰチャネル電界効果トランジスタ３０１，３０２を備える。Ｐチャネル電界効果トランジスタ３０１，３０２のソースには、いずれも２．５Ｖのアナログ用電源電圧１２０が供給される。
【００３２】
Ｐチャネル電界効果トランジスタ３０１のドレインにはＮＡＮＤゲート３０３が接続され、その接続点を出力ノード３６０とする。Ｐチャネル電界効果トランジスタ３０２のドレインにはＡＮＤゲート３０４が接続され、その接続点を出力ノード３６１とする。
【００３３】
ＮＡＮＤゲート３０３は、出力ノード３６０にドレインが接続されるＮチャネル電界効果トランジスタ３０５と、このＮチャネル電界効果トランジスタ３０５のソースにドレインが接続され、ソースが接地されるＮチャネル電界効果トランジスタ３０６とを備える。ＡＮＤゲート３０４は、いずれもドレインが出力ノード３６１に接続され、ソースが接地される二つのＮチャネル電界効果トランジスタ３０７，３０８を備える。
【００３４】
このうちＮチャネル電界効果トランジスタ３０５，３０７のゲートをそれぞれ入力ノード３４０，３４１とする。またＮチャネル電界効果トランジスタ３０６，３０８のゲートをそれぞれ入力ノード３５０，３５１とする。
【００３５】
入力ノード３４０，３４１には、図２のクロック処理回路３００からのアナログスイッチ駆動信号１４１の非反転信号、および反転信号をそれぞれ入力する。入力ノード３５０，３５１には、図２のアナログ信号処理部１０１からディジタル信号処理部１０２を経由するディジタル信号１１２の非反転信号、および反転信号をそれぞれ入力する。
【００３６】
次に、図３の構成における作用を複数のケースに分けて説明する。
［ケース１］  入力ノード３４０，３５０にディジット「１」が入力される場合
この場合、Ｎチャネル電界効果トランジスタ３０５，３０６がターンオンし、出力ノード３６０は約０Ｖになる。すると、Ｐチャネル電界効果トランジスタ３０２は、ゲート−ソース間電圧が大きくなりターンオンし、よって出力ノード３６１は約２．５Ｖになる。また、入力ノード３４１，３５１にはディジット「０」が入力される。よってＮチャネル電界効果トランジスタ３０７，３０８はターンオフし、かつ、Ｐチャネル電界効果トランジスタ３０１はゲート−ソース間電圧が小さくターンオフする。これにより出力ノード３６０，３６１の電圧が保たれる。
【００３７】
［ケース２］  入力ノード３４０，３５０にディジット「０」が入力される場合
この場合、入力ノード３４１，３５１にディジット「１」が入力されるので、Ｎチャネル電界効果トランジスタ３０７，３０８がターンオンし、出力ノード３６１が約０Ｖになる。すると、Ｐチャネル電界効果トランジスタ３０１は、ゲート−ソース間電圧が大きくなりターンオンし、よって出力ノード３６０は約２．５Ｖになる。また、Ｎチャネル電界効果トランジスタ３０５，３０６はターンオフし、かつ、Ｐチャネル電界効果トランジスタ３０２はゲート−ソース間電圧が小さくターンオフする。これにより出力ノード３６０，３６１の電圧が保たれる。
【００３８】
［ケース３］  入力ノード３４０にディジット「０」が入力され、入力ノード３５０にディジット「１」が入力される場合
この場合、入力ノード３４１にディジット「１」が入力されるので、Ｎチャネル電界効果トランジスタ３０７がターンオンし、出力ノード３６１が約０Ｖになる。すると、Ｐチャネル電界効果トランジスタ３０１は、ゲート−ソース間電圧が大きくなりターンオンし、よって出力ノード３６０は約２．５Ｖになる。また、Ｎチャネル電界効果トランジスタ３０５はターンオフし、かつ、Ｐチャネル電界効果トランジスタ３０２はゲート−ソース間電圧が小さくターンオフする。これにより、出力ノード３６０，３６１の電圧が保たれる。
【００３９】
［ケース４］  入力ノード３４０にディジット「１」が入力され、入力ノード３５０にディジット「０」が入力される場合
この場合、入力ノード３５１にディジット「１」が入力されるので、Ｎチャネル電界効果トランジスタ３０８がターンオンし、出力ノード３６１が約０Ｖになる。すると、Ｐチャネル電界効果トランジスタ３０１は、ゲート−ソース間電圧が大きくなりターンオンし、よって出力ノード３６０は約２．５Ｖになる。また、Ｎチャネル電界効果トランジスタ３０６はターンオフし、かつ、Ｐチャネル電界効果トランジスタ３０２はゲート−ソース間電圧が小さくターンオフする。これにより、出力ノード３６０，３６１の電圧が保たれる。
【００４０】
［ケース１］〜［ケース４］の結果からわかるように、入力ノード３４０，３５０から入力される信号に対し否定論理積（ＮＡＮＤ）演算が施され、その結果が出力ノード３６０から出力される。また入力ノード３４０，３５０から入力される信号に対し論理積（ＡＮＤ）演算が施され、その結果が出力ノード３６１から出力される。さらに、入力信号の電圧が１．５Ｖから２．５Ｖに昇圧される。
【００４１】
従って図３の構成によれば、入力ノード３５０，３５１から入力されるディジタル出力信号１１２の状態（すなわち「０」であるかまたは「１」であるか）に応じて、出力ノード３６０，３６１からアナログスイッチ駆動信号１４１を出力するか否かを選択することが可能になる。つまり、アナログスイッチ回路１０５のオン／オフ動作を行なうか否かを制御することができる。これにより、例えばパイプライン型Ａ／Ｄ変換回路やデルタシグマ回路内におけるＤ／Ａ変換回路のアナログスイッチ回路を選択するために図３の回路を利用することで、回路規模を小さくすることが可能になる。
【００４２】
以上述べたように本実施形態では、アナログ回路部１００に２．５Ｖのアナログ用電源電圧１２０を供給するのに対し、ディジタル回路部２００とクロック処理回路３００とに、これより低い１．５Ｖのディジタル用電源電圧１３０を供給する。また、アナログスイッチ回路１０５に近接する位置にアナログスイッチ駆動回路１０４を設け、クロック処理回路３００から供給されるアナログスイッチ駆動信号１４１をアナログスイッチ回路１０５に至る直前で昇圧してアナログスイッチ回路１０５に供給するようにしている。
【００４３】
このようにしたので、ディジタル用電源電圧１３０と同じ１．５Ｖによりクロック処理回路３００が駆動され、ディジタル回路部１００、クロック処理回路３００とに必要最小限の電圧が供給されることで電力消費量を最小限に抑圧することができる。
【００４４】
また、アナログスイッチ駆動信号１４１が、１．５Ｖのままアナログスイッチ回路１０５の直前まで回路配線上を伝搬する。このためアナログ回路部１００において２．５Ｖ振幅のアナログスイッチ駆動信号１４１が伝搬する回路配線の長さを、既存のＡ／Ｄ変換回路に比べて著しく短くすることができる。従って、回路配線間の寄生容量などによる消費電力を低減でき、電力消費量をさらに抑圧することができる。
【００４５】
また本実施形態に係わるアナログスイッチ駆動回路１０４は、それぞれソースにアナログスイッチ駆動信号１４１が供給され各々のゲートが互いのドレインに接続されるＰチャネル電界効果トランジスタ３０１，３０２を備え、Ｐチャネル電界効果トランジスタ３０１のドレインにＮＡＮＤゲート３０３を接続し、Ｐチャネル電界効果トランジスタ３０２のドレインにＡＮＤゲート３０４を接続するようにした。
【００４６】
このような構成によれば、アナログスイッチ駆動信号１４１を、アナログスイッチ回路１０５をオン／オフ制御するために必要な電圧にまで昇圧することと、ディジタル出力信号１１２の状態に応じてアナログスイッチ回路１０４を選択することとが、一つのアナログスイッチ駆動回路１０４の回路内で実現できる。これによりＡ／Ｄ変換回路の回路構成を簡略化することが可能になる。
【００４７】
（アナログスイッチ駆動回路１０４の変形例１）
図４は、図２のアナログスイッチ駆動回路１０４に関して、他の構成例を示す回路図である。この回路は、各々のゲートが互いのドレインにそれぞれ接続される二つのＰチャネル電界効果トランジスタ４０１，４０２を備える。Ｐチャネル電界効果トランジスタ４０１，４０２のソースには、いずれも２．５Ｖのアナログ用電源電圧１２０が供給される。
【００４８】
Ｐチャネル電界効果トランジスタ４０１，４０２のドレインには、いずれもＸＯＲゲート４０３およびＸＮＯＲゲート４０４が接続される。ＸＯＲゲート４０３は、Ｎチャネル電界効果トランジスタ４０５，４０６，４０７を備え、ＸＮＯＲゲート４０４は、Ｎチャネル電界効果トランジスタ４０８，４０９，４１０を備える。
【００４９】
このうちＮチャネル電界効果トランジスタ４０５，４０９のドレインは、いずれもＰチャネル電界効果トランジスタ４０１のドレインに接続される。Ｎチャネル電界効果トランジスタ４０６，４０８のドレインは、いずれもＰチャネル電界効果トランジスタ４０２のドレインに接続される。
【００５０】
Ｎチャネル電界効果トランジスタ４０５，４０６のソースは、いずれもＮチャネル電界効果トランジスタ４０７のドレインに接続される。Ｎチャネル電界効果トランジスタ４０７のソースは接地される。
【００５１】
Ｎチャネル電界効果トランジスタ４０８，４０９のソースは、いずれもＮチャネル電界効果トランジスタ４１０のドレインに接続される。Ｎチャネル電界効果トランジスタ４１０のソースは接地される。
【００５２】
さらに、Ｎチャネル電界効果トランジスタ４０５，４０８のゲートは互いに接続され、この接続点を入力ノード４４０とする。Ｎチャネル電界効果トランジスタ４０６，４０９のゲートは互いに接続され、この接続点を入力ノード４４１とする。Ｎチャネル電界効果トランジスタ４０７，４１０のゲートをそれぞれ入力ノード４５０，４５１とする。また、Ｐチャネル電界効果トランジスタ４０１のドレインに出力ノード４６０を接続し、Ｐチャネル電界効果トランジスタ４０２のドレインに出力ノード４６１を接続する。
【００５３】
入力ノード４４０，４４１には、図２のクロック処理回路３００からのアナログスイッチ駆動信号１４１の非反転信号、および反転信号をそれぞれ入力する。入力ノード４５０，４５１には、図２のアナログ信号処理部１０１からディジタル信号処理部１０２を経由するディジタル信号１１２の非反転信号、および反転信号をそれぞれ入力する。
【００５４】
次に、図４の構成における作用を複数のケースに分けて説明する。
［ケース１］  入力ノード４４０，４５０にディジット「１」が入力される場合
この場合、Ｎチャネル電界効果トランジスタ４０５，４０７がターンオンし、出力ノード４６０は約０Ｖになる。すると、Ｐチャネル電界効果トランジスタ４０２は、ゲート−ソース間電圧が大きくなりターンオンし、よって出力ノード４６１は約２．５Ｖになる。また、入力ノード４４１，４５１にはディジット「０」が入力される。よってＮチャネル電界効果トランジスタ４０６，４１０はターンオフし、かつ、Ｐチャネル電界効果トランジスタ４０１はゲート−ソース間電圧が小さくターンオフする。これにより出力ノード４６０，４６１の電圧が保たれる。
【００５５】
［ケース２］  入力ノード４４０，４５０にディジット「０」が入力される場合
この場合、入力ノード４４１，４５１にディジット「１」が入力されるので、Ｎチャネル電界効果トランジスタ４０９，４１０がターンオンし、出力ノード４６０が約０Ｖになる。すると、Ｐチャネル電界効果トランジスタ４０２は、ゲート−ソース間電圧が大きくなりターンオンし、よって出力ノード４６１は約２．５Ｖになる。また、Ｎチャネル電界効果トランジスタ４０６，４０８はターンオフし、かつ、Ｐチャネル電界効果トランジスタ４０１はゲート−ソース間電圧が小さくターンオフする。これにより出力ノード４６０，４６１の電圧が保たれる。
【００５６】
［ケース３］  入力ノード４４０にディジット「０」が入力され、入力ノード４５０にディジット「１」が入力される場合
この場合、入力ノード４４１にディジット「１」が入力されるので、Ｎチャネル電界効果トランジスタ４０６，４０７がターンオンし、出力ノード４６１が約０Ｖになる。すると、Ｐチャネル電界効果トランジスタ４０１は、ゲート−ソース間電圧が大きくなりターンオンし、よって出力ノード４６０は約２．５Ｖになる。また、Ｎチャネル電界効果トランジスタ４０５はターンオフし、かつ、入力ノード４５１にディジット「０」が入力されているためＮチャネル電界効果トランジスタ４１０はターンオフし、かつ、Ｐチャネル電界効果トランジスタ４０１はゲート−ソース間電圧が小さくターンオフする。これにより、出力ノード４６０，４６１の電圧が保たれる。
【００５７】
［ケース４］  入力ノード４４０にディジット「１」が入力され、入力ノード４５０にディジット「０」が入力される場合
この場合、入力ノード４５１にディジット「１」が入力されるので、Ｎチャネル電界効果トランジスタ４０８，４１０がターンオンし、出力ノード４６１が約０Ｖになる。すると、Ｐチャネル電界効果トランジスタ４０１は、ゲート−ソース間電圧が大きくなりターンオンし、よって出力ノード４６０は約２．５Ｖになる。また、Ｎチャネル電界効果トランジスタ４０７はターンオフし、かつ、入力ノード４４１にディジット「０」が入力されているためＮチャネル電界効果トランジスタ４０９はターンオフし、かつ、Ｐチャネル電界効果トランジスタ４０２はゲート−ソース間電圧が小さくターンオフする。これにより、出力ノード４６０，４６１の電圧が保たれる。
【００５８】
［ケース１］〜［ケース４］の結果からわかるように、入力ノード４４０，４５０から入力される信号に対し排他的論理和（ＸＯＲ）演算が施され、その結果が出力ノード４６０から出力される。また入力ノード４４０，４５０から入力される信号に対し否定排他的論理和（ＸＮＯＲ）演算が施され、その結果が出力ノード４６１から出力される。さらに、入力信号の電圧が１．５Ｖから２．５Ｖに昇圧される。
【００５９】
従って図４の構成によっても、入力ノード４５０，４５１から入力されるディジタル出力信号１１２の状態に応じてアナログスイッチ駆動信号１４１を出力するか否かを選択することが可能になる。これにより図３の構成と同様の効果を得ることが可能になる。
【００６０】
（アナログスイッチ駆動回路１０４の変形例２）
図５は、図２のアナログスイッチ駆動回路１０４の別の構成例を示す回路図である。この回路は、各々のゲートが互いのドレインにそれぞれ接続される二つのＰチャネル電界効果トランジスタ５０１，５０２を備える。Ｐチャネル電界効果トランジスタ５０１，５０２のソースには、いずれも２．５Ｖのアナログ用電源電圧１２０が供給される。
【００６１】
Ｐチャネル電界効果トランジスタ５０１のドレインには、ＮＯＴゲートとしてのＮチャネル電界効果トランジスタ５０３のドレインが接続される。このＮチャネル電界効果トランジスタ５０３のソースは接地され、ゲートは入力ノード５４０に接続される。またＰチャネル電界効果トランジスタ５０２のドレインには、ＮＯＴゲートとしてのＮチャネル電界効果トランジスタ５０４のドレインが接続される。このＮチャネル電界効果トランジスタ５０４のソースは接地され、ゲートは入力ノード５４１に接続される。さらに、Ｐチャネル電界効果トランジスタ５０１，５０２の各ドレインにそれぞれ出力ノード５６０，５６１を接続する。
【００６２】
入力ノード５４０，５４１には、図２のクロック処理回路３００からのアナログスイッチ駆動信号１４１の非反転信号、および反転信号をそれぞれ入力する。出力ノード５６０，５６１から出力される信号は、図２のアナログスイッチ駆動回路１０４に入力される。
【００６３】
次に、図５の構成における作用を二つのケースに分けて説明する。
［ケース１］  入力ノード５４０にディジット「１」が入力される場合
この場合、Ｎチャネル電界効果トランジスタ５０３がターンオンし、出力ノード５６０が約０Ｖになる。すると、Ｐチャネル電界効果トランジスタ５０２は、ゲート−ソース間電圧が大きくなりターンオンし、よって出力ノード５６１は約２．５Ｖになる。また、入力ノード５４１にはディジット「０」が入力されるためＮチャネル電界効果トランジスタ５０４はターンオフする。またＰチャネル電界効果トランジスタ５０１はゲート−ソース間電圧が小さく、ターンオフする。これにより、出力ノード５６０，５６１の電圧が保たれる。
［ケース２］  入力ノード５４０にディジット「０」が入力される場合
この場合、出力ノード５６０は約２．５Ｖ、出力ノード５６１は約０Ｖになる。
【００６４】
［ケース１］，［ケース２］の結果からわかるように、入力ノード５４０から入力される信号に対し否定（ＮＯＴ）演算が施され、その結果が出力ノード５６０から出力される。また入力ノード５４１から入力される信号がそのまま出力ノード５６１から出力される。入力信号の電圧が１．５Ｖから２．５Ｖに昇圧される。
【００６５】
従って図５の構成によれば、入力ノード５４０，５４１から入力されるアナログスイッチ駆動信号１４１の状態に応じて、アナログスイッチ駆動信号１４１それ自身を出力するか否かを選択することが可能になる。これによっても、図３および図４の構成と同様の効果を得ることが可能になる。
【００６６】
なお、本発明は上記実施の形態に限定されるものではない。例えば図２において、アナログ用電源電圧１２０およびディジタル用電源電圧１３０の電圧は、それぞれ複数の電圧源および電圧値を用いても良い。また、ディジタル回路部２００の動作電圧とクロック処理回路３００の動作電圧とを異ならせても良い。
【００６７】
また図３〜図５の各論理ゲートの構成は図示したものに限らず、必要に応じて、論理演算可能な他の回路を使用してもよい。このように、本発明は様々な実施の形態を包含し得る。従って本発明は、上記の開示から妥当な特許請求の範囲の発明特定事項によってのみ限定され得る。また上記実施形態における開示の一部をなす記述および図面はこの発明を限定するものであると理解すべきではなく、上記の開示から、当業者には様々な代替実施の形態、実施例および運用技術が理解されると思われる。
【００６８】
すなわち、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００６９】
【発明の効果】
以上詳しく述べたように本発明によれば、消費電力のさらなる低減を図り得るアナログ／ディジタル変換回路および通信装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係わるＡ／Ｄ変換回路を備える通信装置の実施の形態を示すブロック図。
【図２】本発明に係わるＡ／Ｄ変換回路の実施の形態を示す回路ブロック図。
【図３】図２のアナログスイッチ駆動回路１０４の一構成例を示す回路図。
【図４】図２のアナログスイッチ駆動回路１０４の他の構成例を示す回路図。
【図５】図２のアナログスイッチ駆動回路１０４の別の構成例を示す回路図。
【符号の説明】
１０…受信装置、１２…高周波受信回路、１３…直交復調器、１４−１，１４−２…アナログ／ディジタル（Ａ／Ｄ）変換回路、１５−１，１５−２…リサンプラ、１６−１，１６−２…適応等化器、１７−１，１７−２…キャリア再生部、１８…復号処理部、１９…制御部、２０…送信装置、３０…レベルコンバータ、３２…タイミング発生回路、４０…アンテナ、５０…ハイブリッド回路、１００…アナログ回路部、１０１…アナログ信号処理部、１０２…ディジタル信号処理部、１０４…アナログスイッチ駆動回路、１０５…アナログスイッチ回路、１２０…アナログ用電源電圧、１３０…ディジタル用電源電圧、２００…ディジタル回路部、２０１…アナログ回路、３００…クロック処理回路、３０１，３０２…Ｐチャネル電界効果トランジスタ、３０３…ＮＡＮＤゲート、３０４…ＡＮＤゲート、３０５〜３０８…Ｎチャネル電界効果トランジスタ、３４０，３４１，３５０，３５１…入力ノード、３６０，３６１…出力ノード、４０１，４０２…Ｐチャネル電界効果トランジスタ、４０３…ＸＯＲゲート、４０４…ＸＮＯＲゲート、４０５〜４１０…Ｎチャネル電界効果トランジスタ、４４０，４４１，４５０，４５１…入力ノード、４６０，４６１…出力ノード、５０１，５０２…Ｐチャネル電界効果トランジスタ、５０３，５０４…Ｎチャネル電界効果トランジスタ、５４０，５４１…入力ノード、５６０，５６１…出力ノード
【図１】
2004297165.tif 000003
【図２】
2004297165.tif 000004
【図３】
2004297165.tif 000005
【図４】
2004297165.tif 000006
【図５】
2004297165.tif 000007