(57)【要約】【課題】半導体集積回路の製品が、部品となる回路等や製品自体の実力を充分に発揮することを可能にする半導体集積回路の製造方法を提供する。【解決手段】半導体集積回路の特性を測定する工程Ｓ１と、この測定Ｓ１の結果に基づいて、複数の用途に振り分ける工程Ｓ２と、これら複数の用途のうち、少なくとも１つ以上の用途について、その用途に適合させるために、加工もしくは処理を行う工程Ｓ５とを有して半導体集積回路の製造を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の特性を測定する工程と、
前記測定の結果に基づいて、複数の用途に振り分ける工程と、
前記複数の用途のうち、少なくとも１つ以上の前記用途については、その用途に適合させるために、加工もしくは処理を行う工程とを有する
ことを特徴とする半導体集積回路の製造方法。
【請求項２】
電気的に切断するフューズ素子を有するメモリ手段が、前記半導体集積回路に設けられ、前記加工もしくは処理を行う工程において、前記メモリ手段に対して前記フューズ素子を切断する信号を印加することを特徴とする請求項１に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の製造方法に係わる。
【０００２】
【従来の技術】
市販されているＩＣ（集積回路）においては、製品が所定の仕様を満足することが求められるため、製品完成後に特性の検査を行って仕様を満足しているか調べるようにしている。
【０００３】
さらに、製品完成後の検査の結果から、例えば得られている特性に応じて複数の型番に振り分けることも行われる（例えば、非特許文献１参照。）。
【０００４】
例えば、上記非特許文献１においては、ＤＡ変換器用のＩＣとして、同じ品種が添え字の異なる３種類の型番で区別されており、各型番ではＮｏｎｌｉｎｅａｒｉｔｙ（直線性）の項の特性に相違が見られる。
具体的には、Ｎｏｎｌｉｎｅａｒｉｔｙ（直線性）の項が、各型番においてそれぞれ±０．１％（１０ビット精度相当）、±０．１９％（９ビット精度相当）、±０．３９％（８ビット精度相当）となっている。
【０００５】
これは、ＤＡ変換器における直線性のように、統計的に発生する部分を主要因とする誤差が、そのＩＣの仕様にて規定されている場合に、動作が完全であり、かつ該当項目以外は仕様範囲内に収まっているなら、統計的な項目がわずかに少しぐらい仕様からはみ出たものであっても、アプリケーションによっては問題ないはずであると考えているからである。
【０００６】
そのため、このように特性が相違する型番を設けていることにより、仕様値を厳しくしたバージョンと、仕様値を甘くしたバージョンとを、同様に製品として出荷することが可能になる。
【０００７】
【非特許文献１】
“ＤＡＣ０８−ＳＰＥＣＩＦＩＣＡＴＩＯＮＳ”、［ｏｎｌｉｎｅ］、Ａｎａｌｏｇ  Ｄｅｖｉｃｅｓ社ホームページ内データシート、［平成１５年３月２０日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ａｎａｌｏｇ．ｃｏｍ／ＵｐｌｏａｄｅｄＦｉｌｅｓ／Ｄａｔａｓｈｅｅｔｓ／８０４８７３４６ＤＡＣ０８＿ｂ．ｐｄｆ＞
【０００８】
【発明が解決しようとする課題】
しかしながら、上記非特許文献１に記載された仕様書は、８ビットＤＡ変換器を構成するＩＣでありながら、１つの型番（ＤＡＣ０８Ａ／Ｈ）においては、Ｎｏｎｌｉｎｅａｒｉｔｙ（直線性）が±０．１％（１０ビット精度相当）とされており、１０ビット精度が保証されていると解釈できる。
【０００９】
このことは、言い換えると、多少歩留まりは低いながら１０ビット精度が実現できる回路的な実力があるにもかかわらず、８ビット製品としてしか出荷できないということである。
即ち、製品が、部品である回路や製品自体の実力を充分に発揮することができていないことがわかる。
【００１０】
上述した問題の解決のために、本発明においては、半導体集積回路の製品が、部品となる回路等や製品自体の実力を充分に発揮することを可能にする半導体集積回路の製造方法を提供するものである。
【００１１】
【課題を解決するための手段】
本発明の半導体集積回路の製造方法は、半導体集積回路の特性を測定する工程と、この測定の結果に基づいて、複数の用途に振り分ける工程と、これら複数の用途のうち、少なくとも１つ以上の用途について、その用途に適合させるために、加工もしくは処理を行う工程とを有するものである。
【００１２】
上述の本発明の半導体集積回路の製造方法によれば、特性の測定の結果に基づいて複数の用途に振り分けるため、各製品の半導体集積回路が持っている特性に応じて適切な用途の製品にすることが可能になる。
また、少なくとも１つ以上の用途について、その用途に適合させるために、加工もしくは処理を行うことにより、その用途の製品として適合した製品とすることができる。
【００１３】
【発明の実施の形態】
本発明は、半導体集積回路の特性を測定する工程と、この測定の結果に基づいて、複数の用途に振り分ける工程と、これら複数の用途のうち、少なくとも１つ以上の用途について、その用途に適合させるために、加工もしくは処理を行う工程とを有する半導体集積回路の製造方法である。
【００１４】
また本発明は、上記半導体集積回路の製造方法において、電気的に切断するフューズ素子を有するメモリ手段が半導体集積回路に設けられ、加工もしくは処理を行う工程において、メモリ手段に対してフューズ素子を切断する信号を印加する。
【００１５】
本発明の一実施の形態として、本発明による半導体集積回路の製造工程の一形態のフローチャートを図１に示す。
まず、ステップＳ１において、半導体集積回路に対して特性の測定が行われる。
このステップＳ１の操作を、規定回数（測定対象数）繰り返す。即ち、測定対象とされる半導体集積回路の全個数に対して特性の測定を行う。
【００１６】
次に、ステップＳ２において、特性の測定結果から、測定値に基づき振り分けを行う。
図１では、次のように振り分けている。
特性が特に良好（◎印）であった場合には、ステップＳ３に進んで、第１の用途の製品として検査を行っている。
特性が良好（○印）であった場合には、ステップＳ４に進んで、第２の用途の製品として検査を行っている。
特性が普通（△印）であった場合には、第３の用途の製品とするが、まずステップＳ５において、この第３の用途に適合化する加工又は処理を行う。そして、ステップＳ６において、第３の用途の製品として検査を行っている。
これに対して、特性が不良（×印）であった場合には、ステップＳ７に移り、不良品とされて、棄却される。
このようにして、各製品が第１の用途の製品、第２の用途の製品、第３の用途の製品、不良品に振り分けられると共に、第３の用途の製品については、第３の用途に適合化させるために、加工又は処理の工程（ステップＳ５）が行われている。
【００１７】
上述の本実施の形態によれば、ステップＳ１で測定した特性の測定値に基づいて、ステップＳ２において、第１の用途、第２の用途、第３の用途、不良品の４種類に振り分けるようにしているので、回路の本来の特性を充分発揮させて、それぞれ適切な用途の製品として使用することが可能になる。
これにより、製品自体の特性も充分発揮することができ、第１の用途の製品等、良好な特性を有する製品を供給することが可能になる。
【００１８】
また、複数の用途の製品として、ほぼ同一のチップで一部の特性のみが異なる製品系列が多数ある場合において、用途への適合化のために、加工や処理の工程（ステップＳ５）を行うことによって、それぞれ別の製品として出荷することが可能になるため、個々の製品をそれぞれ独立して開発した場合と比較して、開発費を大幅に低減することができる。
【００１９】
なお、図１では、第３の用途の製品とする場合だけ適合化の工程（ステップＳ５）を行っていたが、全ての用途の製品について適合化の工程を行うようにしてもよい。その場合を次に示す。
本発明の半導体集積回路の製造方法の他の実施の形態として、製造工程のフローチャートを図２に示す。
図２では、特性が特に良好（◎印）であり、第１の用途の製品とする場合には、まずステップＳ３１の第１の用途に適合化させる工程を行ってから、ステップＳ３２において第１の用途の製品として検査を行うようにしている。また、特性が良好（○印）であり、第２の用途の製品とする場合には、まずステップＳ３３の第２の用途に適合化させる工程を行ってから、ステップＳ３４において第２の用途の製品として検査を行うようにしている。その他は図１と同様であるので、同一符号を付して重複説明を省略する。
【００２０】
この図２に示す実施の形態においても、図１に示した実施の形態と同様に、回路の本来の特性を充分発揮させて、それぞれ適切な用途の製品として使用することが可能になり、第１の用途の製品等、良好な特性を有する製品を供給することが可能になる。
また、個々の製品をそれぞれ独立して開発した場合と比較して、開発費を大幅に低減することができる。
【００２１】
また、図１とは逆に、特性が特に良好な第１の用途の製品とする場合に、第１の用途に適合化させる工程を行ってから第１の用途の製品として検査を行うようにして、第２の用途の製品や第３の用途の製品とする場合には適合化させる工程を行わない、という手法も可能である。
【００２２】
本発明では、製品を複数の用途に振り分けた後で、少なくとも１つ以上の用途においては、その用途に適合化させるために、加工又は処理の工程を行うようにする。
【００２３】
なお、本発明において、各用途の製品の関係は、仕様の規格の厳しさ（緩さ）に有意な差がある場合（図１及び図２はこの場合に該当する）、ほぼ対等である場合、或いは、ある１つの特性を重視している用途とその他の特性を重視している用途に分類される場合（各用途において求められる特性がトレードオフの関係にあるときはこの場合に含まれる）等、様々な場合が想定される。
【００２４】
ここで、本発明に対する比較例として、特性を測定するけれども、測定値が規格を満たすかどうかを調べて製品と不良品とを振り分けるだけの場合のフローチャートを図６に示す。
この図６に示す場合は、ステップＳ５１において特性の測定を行い、測定対象数だけ測定を繰り返した後、ステップＳ５２において、測定値が規格を満たすかどうか調べている。そして、規格を満たす場合には、ステップＳ５３に進んで製品として検査を行っている。一方、規格を満たさない場合には、ステップＳ５４に移って、不良品として棄却される。
【００２５】
この比較例では、１種類の（用途の）製品しか得られないため、特性の特に良好なものがあったとしても、その特性を充分に発揮することができない。
【００２６】
続いて、本発明のさらに具体的な実施の形態を説明する。
本発明を適用する半導体集積回路の一形態として、一般的なアナログ出力機能を有するＩＣのブロック図を図３に示す。
図中１０がＩＣ全体を示している。このＩＣ１０は、ディジタル入力を処理するディジタル部１１と、ディジタル信号をアナログ信号に変換し、出力仕様に合わせて増幅及び電位シフトし、負荷を駆動するアナログ部１２と、ディジタル部１１の機能をプログラミングするメモリ手段１３と、シリアル通信手段１４とを有している。
メモリ手段１３は、電気的に切断することが可能なフューズ（ｆｕｓｅ）を有しており、このフューズの切断用の電源電圧はＩＣ１０のチップの作製工程における素子の定格電圧以内とする。
シリアル通信手段１４は、入力データまたはコマンドに基づいて、メモリ手段１３におけるデータ書き込み及びフューズの切断動作を制御する通信手段であり、通常は、例えばＩ２Ｃ（Ｉｎｔｅｒｎａｌ−ＩＣ）や、その他のシリアルプロトコルに基づいて制御される。
【００２７】
また、このＩＣ１０では、ディジタル部１１やアナログ部１２の設定を、変更する設定をポリフューズ等、電気的に書き込み可能なメモリ手段１３においてプログラミングする構成となっている。
【００２８】
次に、図３のＩＣ１０における、具体的かつ詳細な構成のブロック図を図４に示す。
このブロック図は、ＩＣ１０における、ディジタル入力、ディジタル部１１、並びにメモリ手段１３の関係を、具体的に示している。そして、アナログ部１２に１０ビットＤＡ変換器１５を使用した場合を示している。
図３のディジタル入力は、図４では、クロック入力ＣＫとデータ入力Ｄ９〜Ｄ０とにより構成されている。これらの各入力ＣＫ，Ｄ９〜Ｄ０は、例えば２進フォーマットを有しており、また、図４中ではＤ０をＬＳＢと定義し、Ｄ９をＭＳＢと定義している。
ディジタル部１１は、データ入力Ｄ９〜Ｄ０をクロック入力ＣＫで捕捉する一群のＤフリップフロップＤと、入力データをアナログ部１２の１０ビットＤＡ変換器１５に固有のデータに変換するデコーダ回路１６、デコーダ回路１６の出力の遅延ばらつきをなくすためのリタイミング用の一群のＤフリップフロップＤ、メモリ手段１３内のメモリ回路１８の出力に基づいてデータ入力の一部を演算操作するＡＮＤ回路１７で構成する。
【００２９】
そして、ＡＮＤ回路１７の作用により、メモリ回路１８の出力がＨｉｇｈの場合には、デコーダ回路１６にＤ１及びＤ０に基づいたデータが入力される。一方、メモリ回路１８の出力がＬｏｗの場合には、デコーダ回路１６のＤ１，Ｄ０に対応する入力が共にＬｏｗになるため、１０ビットの入力の内、下位の２ビットの入力はマスクされる。
【００３０】
次に、図４にブロック図を示す構成のＩＣ１０において、ＩＣ１０の製造工程のフローチャート、具体的にはパッケージ後の検査工程のフローチャートを図５に示す。
【００３１】
検査工程としてＤＡ変換部のテストを開始する。
以下、順次各工程が行われる。
まず、ステップＳ１１において、データ入力として、ステップデータセットＤ９〜Ｄ０を入力する。
次に、ステップＳ１２において、クロック入力ＣＫを送出する。
その後、ステップＳ１３において、アナログ出力ＶＯＵＴを測定する。これらの各ステップＳ１１〜Ｓ１３の操作を、規定回数（測定対象数）繰り返す。
【００３２】
次に、ステップＳ１４において、アナログ出力ＶＯＵＴの測定結果より、いわゆるオフセット、スパンエラー、直線性等の直流特性の諸量を計算し、さらに仕様値と比較して誤差を計算する。オフセット、スパンエラー、直線性等の直流特性は、例えばディジタル入力の値とアナログ出力の値とをグラフにした場合に、所定の設計値と現実の測定値との違いとして定義されるものである。
【００３３】
続いて、ステップＳ１５において、誤差の値が１０ビット精度の規格以内に収まっているか判断する。
そして、１０ビット精度の規格以内に収まっていた場合には、ステップＳ１６に移り、１０ビット製品として検査を継続する。
１０ビット精度の規格に満たなかった場合には、さらに、ステップＳ１７において、誤差の値が８ビット精度の規格内に収まっているか判断する。
そして、８ビット精度の規格内に収まっていた場合には、ステップＳ１８に移り、フューズをプログラミングして、図４のメモリ回路１８の出力をＬｏｗとして、下位２ｂｉｔ入力をマスクする。その後、ステップＳ１９において、８ビット製品として検査を継続する。
【００３４】
一方、８ビット精度の規格に満たなかった場合には、ステップＳ２０において、完全な不良品とされて検査が終了し、棄却される。
【００３５】
このようにして、各製品が１０ビット製品、８ビット製品、不良品に振り分けられると共に、８ビット製品については、適合化させるためのフューズプログラミングの工程（ステップＳ１８）が行われている。
【００３６】
上述した工程を経ることにより、１０ビット精度の回路、或いは８ビット精度の回路を、チップの内部に作りこむことができる。
【００３７】
なお、図１では、測定値に基づき振り分ける工程が１つの工程（ステップＳ２）にまとめられていたが、本実施の形態では、誤差が１０ビット精度の規格以内か判断する工程（ステップＳ１５）と誤差が８ビット精度の規格以内か判断する工程（ステップＳ１７）の２つの工程に分かれている。
本発明においては、測定値に基づき振り分ける工程が、１つの工程にまとめられていても、複数の工程に分かれていても、どちらでも構わない。
【００３８】
上述の本実施の形態によれば、アナログ出力ＶＯＵＴの測定結果に基づいて、アナログ部１２の特性に応じた機能を、メモリ手段１３を利用してプログラミングすることにより、ＩＣ１０の回路特性を充分に活かした製品を製造することができる。また、可能であればＩＣ１０の回路特性を最大限に活かした製品を製造することができる。
【００３９】
また、本実施の形態によれば、ＤＡ変換器等のほぼ同一のチップで、ビット数のみが異なる製品系列が多数ある場合、フューズプログラミングのみで別製品として出荷することができるので、個々の製品をそれぞれ独立して開発した場合と比較して、開発費を大幅に低減することができる。
【００４０】
なお、図３に示した構成のＩＣ１０において、特性の測定とフューズのプログラミングとを併用して、アナログ部１２の特性に応じて最終製品の機能仕様を決めるためのＩＣの詳細な構成や製造工程は、図４に示した構成や図５に示したフローチャートに限定されるものではなく、必要な仕様に応じてその他の構成や製造工程としてもよい。
【００４１】
また、ＩＣの特性の測定は、通常は、ＩＣの半導体チップを樹脂モールド等によりパッケージ化した後で行われる。このようにパッケージ化した後で測定を行うと、大量に自動測定を行うことができる利点がある。
しかし、本発明では、パッケージ化した後で特性を測定する場合には限定されるものではなく、測定する特性の内容によっては、パッケージ化する前の半導体チップの状態で測定を行うことも考えられる。
ただし、パッケージ化によって、モールドストレスやその他の要因が生じることにより変化するような特性は、パッケージ化した後で測定する必要がある。
【００４２】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００４３】
【発明の効果】
上述の本発明によれば、回路の特性や製品自体の特性を充分に活用した製品、可能であれば特性を最大限に活用した製品を製造することが可能になる。
また、ほぼ同一のチップで一部の特性のみが異なる製品系列が多数ある場合において、用途への適合化の加工や処理を行うことによって、それぞれ別の製品として出荷することが可能になるため、個々の製品をそれぞれ独立して開発した場合と比較して、開発費を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の製造工程を示すフローチャートである。
【図２】本発明の他の実施の形態の製造工程を示すフローチャートである。
【図３】本発明製法を適用するＩＣの一形態の概略構成を示すブロック図である。
【図４】図３のＩＣのさらに詳細な構成の一形態を示すブロック図である。
【図５】本発明のさらに他の実施の形態の製造工程を示すフローチャートである。
【図６】比較例の製造工程を示すフローチャートである。
【符号の説明】
１０  ＩＣ、１１  ディジタル部、１２  アナログ部、１３  メモリ手段、１４シリアル通信手段、１５  １０ビットＤＡ変換器、１６  デコーダ回路、１７
ＡＮＤ回路、１８  メモリ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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