(57)【要約】【課題】  低電圧動作が可能でかつ雑音が低減された減算増幅回路を備えたアナログ−デジタル変換回路を提供すること。【解決手段】  差分増幅器１１１において、演算増幅器１の反転入力端子はノードＮａに接続され、非反転入力端子はノードＮｂに接続されている。演算増幅器１の反転出力端子はノードＮＯ１に接続され、非反転出力端子はノードＮＯ２に接続されている。ノードＮａは、コンデンサ３ａを介してノードＮ１１に接続され、かつコンデンサ４ａを介してノードＮ１２に接続されている。ノードＮｂは、コンデンサ３ｂを介してノードＮ２１に接続され、かつコンデンサ４ｂを介してノードＮ２２に接続されている。ノードＮＯ１，ＮＯ２間には、スイッチＳＷ１３が接続されている。そして、前段の差分増幅器１１１の出力と後段の差分増幅器１１１の入力とが、切替スイッチを介することなく接続されている。【選択図】        図１１
2004180333.tif 000002
【特許請求の範囲】
【請求項１】
アナログ−デジタル変換器、デジタル−アナログ変換器および減算増幅回路を含む回路を少なくとも２段備え、前段の減算増幅回路の出力と後段の減算増幅回路の入力とが、入力電圧を切り替えるためのスイッチを介することなく接続され、
前記減算増幅回路は、演算増幅器の一方の入力端子に第１および第２の容量が並列に接続され、前記演算増幅器の他方の入力端子に第３および第４の容量が並列に接続された構成を有し、
後段の減算増幅回路において、前記第１および第３の容量の入力端に第１および第２の入力電圧がそれぞれ与えられている間は、前記第２および第４の容量の入力端に任意の第１の設定電圧がそれぞれ与えられ、前記第１および第３の容量の入力端に任意の第２の設定電圧が与えられている間は、前記第２および第４の容量の入力端に第３および第４の入力電圧がそれぞれ与えられることにより、前記第１の入力電圧と第２の入力電圧との差分である第１の差分入力電圧と、前記第３の入力電圧と第４の入力電圧との差分である第２の差分入力電圧との減算および増幅を行うことを特徴としたアナログ−デジタル変換回路。
【請求項２】
前記第１および第３の容量の入力端と、前段の減算増幅回路の反転出力および非反転出力とが接続されていることを特徴とした請求項１に記載のアナログ−デジタル変換回路。
【請求項３】
前記第１および第２の入力電圧として、前段の減算増幅回路の反転出力と非反転出力とを用い、前記第２の設定電圧として、前段の減算増幅回路の出力をイコライズした電圧を用いることを特徴とした請求項１又は２に記載のアナログ−デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、減算増幅回路を備えたアナログ−デジタル変換回路に関する。
【背景技術】
【０００２】
近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。
【０００４】
この多段パイプライン構成を有するアナログ−デジタル変換回路では、各段がＡ／Ｄコンバータ（デジタル−アナログ変換器）、Ｄ／Ａコンバータ（デジタル−アナログ変換器）および差分増幅器からなる。
【０００５】
各段において、Ａ／ＤコンバータおよびＤ／Ａコンバータのビット数（ビット構成）ｎは同じに設定されている。また、各段のＡ／Ｄコンバータは、アナログ−デジタル変換回路全体と区別するために、サブＡ／Ｄコンバータと呼ばれる。サブＡ／Ｄコンバータには、高速変換動作が可能な全並列比較（フラッシュ）方式が用いられる。
【０００６】
このアナログ−デジタル変換回路では、まず、アナログ入力信号に対して、１段目のサブＡ／Ｄコンバータを用いてＡ／Ｄ変換を行う。次に、１段目のＡ／ＤコンバータのＡ／Ｄ変換結果を１段目のＤ／Ａコンバータに入力し、Ｄ／Ａ変換を行う。続いて、１段目のＤ／ＡコンバータのＤ／Ａ変換結果とアナログ入力信号とを１段目の差分増幅器に入力し、それらの差分を増幅する。
【０００７】
その１段目の差分増幅器の出力に対して、２段目のサブＡ／Ｄコンバータを用いてＡ／Ｄ変換を行う。次に、２段目のサブＡ／ＤコンバータのＡ／Ｄ変換結果を２段目のＤ／Ａコンバータに入力し、Ｄ／Ａ変換を行う。続いて、２段目のＤ／ＡコンバータのＤ／Ａ変換結果と１段目の差分増幅器の出力とを２段目の差分増幅器に入力し、それらの差分を増幅する。この後は、同様の動作を各段で順次行う。
【０００８】
ただし、最終段はサブＡ／Ｄコンバータのみから構成され、前段の差分増幅器の出力をＡ／Ｄ変換する。
【０００９】
例えば、３段パイプライン構成で１〜３段目のサブＡ／Ｄコンバータのビット数（ビット構成）がそれぞれａ，ｂ，ｃの場合には、１段目のサブＡ／Ｄコンバータから上位ａビット、２段目のサブＡ／Ｄコンバータから中位ｂビット、３段目のサブＡ／Ｄコンバータから下位ｃビットのデジタル出力が得られる。
【００１０】
このように、多段パイプライン構成をとれば、各段において、アナログ入力信号または前段の差分増幅器の出力と、その段のデジタル出力のＤ／Ａ変換結果との差分が、その段の差分増幅器によって増幅される。そのため、変換ビット数が増大してＬＳＢ（Least Significant Bit)が小さくなっても、サブＡ／Ｄコンバータを構成する各コンパレータの分解能を実質的に向上させることが可能になり、十分な変換精度が得られる。
【００１１】
このような多段パイプライン構成を有するアナログ−デジタル変換回路の各段の差分増幅器として減算増幅回路が用いられる。
【００１２】
図１５は従来の減算増幅回路の一例を示す回路図である。また、図１６は図１５の減算増幅回路の動作を説明するための図である。
【００１３】
図１５において、演算増幅器１の反転入力端子はノードｎｂに接続され、非反転入力端子は接地されている。また、演算増幅器１の出力端子はノードｎｏに接続されるとともにコンデンサ２を介して反転入力端子に接続されている。演算増幅器１の反転入力端子と非反転入力端子との間にはスイッチＳＷ１が接続され、ノードｎｂとノードｎａとの間にコンデンサ３が接続されている。ノードｎａは、スイッチＳＷ２を介してノードｎ１に接続され、かつスイッチＳＷ３を介してノードｎ２に接続されている。
【００１４】
ノードｎ１に電圧Ｖ1 が入力され、ノードｎ２に電圧Ｖ2 が入力され、ノードｎｏから電圧ＶO が出力される。
【００１５】
ここで、図１６を参照しながら図１５の減算増幅回路の動作を説明する。なお、コンデンサ２の容量値をＣとし、コンデンサ３の容量値をＫＣとし、接地電位をＶG とする。Ｋは定数である。
【００１６】
まず、スイッチＳＷ１およびスイッチＳＷ２をオンにし、スイッチＳＷ３をオフにする。それにより、ノードｎａの電圧はＶ1 となる。また、ノードｎｏの電圧は０となる。このとき、ノードｎｂの電荷Ｑａは次式のようになる。
【００１７】
Ｑａ＝（ＶG −Ｖ1 ）ＫＣ
次に、スイッチＳＷ１をオフにした後、スイッチＳＷ２をオフにし、かつスイッチＳＷ３をオンにする。それにより、ノードｎａの電圧はＶ2 となる。また、ノードｎｏの電圧はＶO となる。このとき、ノードｎｂは仮想接地するため、ノードｎｂの電荷Ｑｂは次式のようになる。
【００１８】
Ｑｂ＝（ＶG −Ｖ2 ）ＫＣ＋（ＶG −ＶO ）Ｃ
ノードｎｂには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなる。したがって、次式が成立する。
【００１９】
（ＶG −Ｖ1 ）ＫＣ＝（ＶG −Ｖ2 ）ＫＣ＋（ＶG −ＶO ）Ｃ
上式から、ノードｎｏの電圧ＶO は次式のようになる。
【００２０】
ＶO ＝ＶG ＋（Ｖ1 −Ｖ2 ）Ｋ
このようにして、電圧Ｖ1 から電圧Ｖ2 が減算され、その減算値がＫ倍に増幅される。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上記の従来の減算増幅回路においては、上記のように、ノードｎａに入力する電圧Ｖ1 ，Ｖ2 を切り替えるためにスイッチＳＷ２，ＳＷ３が必要となる。これらのスイッチＳＷ２，ＳＷ３は、通常ＣＭＯＳ（相補型金属酸化物半導体）電界効果トランジスタからなるＣＭＯＳスイッチにより構成される。
【００２２】
このＣＭＯＳスイッチは、低電圧動作時に確実にオンオフすることができないという特性を有し、特に、電源電圧と接地電圧の中間レベルは通しにくく、または通せない。そのため、アナログ−デジタル変換回路の低電圧化を図ることが難しい。
【００２３】
また、アナログ入力信号である電圧Ｖ1 ，Ｖ2 がスイッチＳＷ２，ＳＷ３を介してコンデンサ３に入力されるので、不特定なアナログ信号が入力される場合、アナログ入力信号にそのアナログ入力信号レベルに依存するスイッチ雑音が発生する。
【００２４】
これらの結果、低電圧動作が可能でかつ高精度なアナログ−デジタル変換回路を実現することができない。
【００２５】
本発明の目的は、低電圧動作が可能でかつ雑音が低減された減算増幅回路を備えたアナログ−デジタル変換回路を提供することである。
【課題を解決するための手段】
【００２６】
請求項１のアナログ−デジタル変換回路は、アナログ−デジタル変換器、デジタル−アナログ変換器および減算増幅回路を含む回路を少なくとも２段備え、前段の減算増幅回路の出力と後段の減算増幅回路の入力とが、入力電圧を切り替えるためのスイッチを介することなく接続され、前記減算増幅回路は、演算増幅器の一方の入力端子に第１および第２の容量が並列に接続され、前記演算増幅器の他方の入力端子に第３および第４の容量が並列に接続された構成を有し、後段の減算増幅回路において、前記第１および第３の容量の入力端に第１および第２の入力電圧がそれぞれ与えられている間は、前記第２および第４の容量の入力端に任意の第１の設定電圧がそれぞれ与えられ、前記第１および第３の容量の入力端に任意の第２の設定電圧が与えられている間は、前記第２および第４の容量の入力端に第３および第４の入力電圧がそれぞれ与えられることにより、前記第１の入力電圧と第２の入力電圧との差分である第１の差分入力電圧と、前記第３の入力電圧と第４の入力電圧との差分である第２の差分入力電圧との減算および増幅を行うことをその要旨とする。
【００２７】
請求項２のアナログ−デジタル変換回路は、請求項１の発明において、前記第１および第３の容量の入力端と、前段の減算増幅回路の反転出力および非反転出力とが接続されていることをその要旨とする。
請求項３のアナログ−デジタル変換回路は、請求項１又は２の発明において、前記第１の設定電圧として、前段の減算増幅回路の出力をイコライズした電圧を用い、前記第３および第４の入力電圧として、前段の減算増幅回路の反転出力と非反転出力とを用いることをその要旨とする。
【発明の効果】
【００２８】
低電圧動作が可能でかつ雑音が低減された減算増幅回路を備えたアナログ−デジタル変換回路を提供することができる。
【発明を実施するための最良の形態】
【００２９】
図１は本発明の第１の実施形態における減算増幅回路の回路図である。また、図２は図１の減算増幅回路の動作を説明するための図である。
【００３０】
図１において、演算増幅器１の反転入力端子はノードＮＢに接続され、非反転入力端子は接地されている。また、演算増幅器１の出力端子はノードＮＯに接続されるとともに、コンデンサ２を介して反転入力端子に接続されている。演算増幅器１の反転入力端子と非反転入力端子との間にはスイッチＳＷ１が接続されている。ノードＮＢは、コンデンサ３を介してノードＮ１に接続され、かつコンデンサ４を介してノードＮ２に接続されている。
【００３１】
ノードＮ１にはＶ1 からＶA に変化する電圧が入力され、ノードＮ２にはＶA からＶ2 に変化する電圧が入力される。ＶA は任意の設定電圧である。ノードＮＯからは電圧ＶO が出力される。
【００３２】
次に、図２を参照しながら図１の減算増幅回路の動作を説明する。ここでは、コンデンサ２の容量値をＣとし、コンデンサ３，４の容量値をそれぞれＫＣとする。Ｋは定数である。また、接地電位をＶG とする。
【００３３】
まず、スイッチＳＷ１をオンにする。そして、ノードＮ１に電圧Ｖ1 を入力し、ノードＮ２に設定電圧ＶA を入力する。ノードＮＯは接地電位ＶG となる。このとき、ノードＮＢの電荷Ｑａは次式のようになる。
【００３４】
Ｑａ＝（ＶG −Ｖ1 ）ＫＣ＋（ＶG −ＶA ）ＫＣ
次に、スイッチＳＷ１をオフにする。そして、ノードＮ１に設定電圧ＶA を入力し、ノードＮ２に電圧Ｖ2 を入力する。ノードＮＯの電圧はＶO となる。このとき、ノードＮＢの電荷Ｑｂは次式のようになる。
【００３５】
Ｑｂ＝（ＶG −ＶA ）ＫＣ＋（ＶG −Ｖ2 ）ＫＣ＋（ＶG −ＶO ）ＫＣ
ノードＮＢには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなり、次式が成立する。
【００３６】
（ＶG −Ｖ1 ）ＫＣ＋（ＶG −ＶA ）ＫＣ＝（ＶG −ＶA ）ＫＣ＋（ＶG −Ｖ2 ）ＫＣ＋（ＶG −ＶO ）ＫＣ
上式より、ノードＮＯの電圧ＶO は次式のようになる。
【００３７】
ＶO ＝ＶG ＋（Ｖ1 −Ｖ2 ）Ｋ
このように、図１の減算増幅回路から出力される電圧ＶO は、図１５の従来の減算増幅回路から出力される電圧ＶO と等しくなる。
【００３８】
本実施形態の減算増幅回路では、アナログ入力信号である電圧Ｖ1 ，Ｖ2 がスイッチを介することなくそれぞれノードＮ１，Ｎ２に入力され、かつ設定電圧ＶA を任意に設定することができるので、雑音が低減されるとともに、低電圧動作が可能となる。
【００３９】
図３は本発明の第２の実施形態における減算増幅回路の回路図である。また、図４は図３の減算増幅回路の動作を説明するための図である。
【００４０】
図３の減算増幅回路が図１の減算増幅回路と異なるのは次の点である。ノードＮＢは、コンデンサ３を介してノードＮ１に接続されるとともに、コンデンサ４Ａを介してノードＮ２１に接続され、かつコンデンサ４Ｂを介してノードＮ２２に接続されている。すなわち、本実施形態の減算増幅回路では、図１の減算増幅回路におけるコンデンサ４がコンデンサ４Ａ，４Ｂに２分割されている。
【００４１】
ノードＮ１にはＶ1 からＶA に変化する電圧が入力され、ノードＮ２１にはＶA からＶT に変化する電圧が入力され、ノードＮ２２にはＶA からＶB に変化する電圧が入力される。
【００４２】
次に、図４を参照しながら図３の減算増幅回路の動作を説明する。ここでは、コンデンサ２の容量値をＣとし、コンデンサ３の容量値をＫＣとし、コンデンサ４Ａ，４Ｂの容量値をそれぞれＫＣ／２とする。Ｋは定数である。また、図４（ａ）に示すように、Ｖ2 ＝（ＶT −ＶB ）／２である。
【００４３】
まず、スイッチＳＷ１をオンにする。そして、ノードＮ１に電圧Ｖ1 を入力し、ノードＮ２１に設定電圧ＶA を入力し、ノードＮ２２に設定電圧ＶA を入力する。ノードＮＯは接地電位ＶG となる。このとき、ノードＮＢの電荷Ｑａは次式のようになる。
【００４４】
Ｑａ＝（ＶG −Ｖ1 ）ＫＣ＋（ＶG −ＶA ）×（ＫＣ／２）×２
次に、スイッチＳＷ１をオフにする。そして、ノードＮ１に設定電圧ＶA を入力し、ノードＮ２１に電圧ＶT を入力し、ノードＮ２２に電圧ＶB を入力する。ノードＮＯの電圧はＶO となる。このとき、ノードＮＢの電荷Ｑｂは次式のようになる。
【００４５】
Ｑｂ＝（ＶG −ＶA ）ＫＣ＋（ＶG −ＶT ）×（ＫＣ／２）＋（ＶG −ＶB ）×（ＫＣ／２）＋（ＶG −ＶO ）Ｃ
ノードＮＢには電荷の抜け出る経路がないため、電荷保存則からＱａ＝Ｑｂとなり、次式が成立する。
【００４６】
ＶO ＝ＶG ＋｛Ｖ1 −（ＶT ＋ＶB ）／２｝Ｋ＝ＶG ＋（Ｖ1 −Ｖ2 ）Ｋ
このように、図３の減算増幅回路から出力される電圧ＶO は図１の減算増幅回路から出力される電圧ＶO と等しくなる。すなわち、ノードＮＢに接続されるコンデンサを２分割することにより、電圧Ｖ2 を電圧ＶT と電圧ＶB との中間点に設定することができる。ノードＮＢに接続されるコンデンサを４分割した場合には図５に示すように、電圧Ｖ2 を電圧ＶT と電圧ＶB との間の４分割点のいずれかに設定することが可能となる。
【００４７】
同様にして、ノードＮＢに接続されるコンデンサを任意の数に分割することにより電圧Ｖ2 を電圧ＶT と電圧ＶB との間の任意の電圧に設定することができる。
【００４８】
これらの場合、電圧ＶT および電圧ＶB として外部電圧を用いることができる。したがって、電圧Ｖ2 を外部電圧を用いて生成することが可能となる。
【００４９】
図６は本発明の第３の実施形態における減算増幅回路の回路図である。また、図７は図６の減算増幅回路の動作を説明するための図である。この減算増幅回路は完全差動方式の減算増幅回路である。
【００５０】
図６において、演算増幅器１の反転入力端子はノードＮａに接続され、非反転入力端子はノードＮｂに接続されている。また、演算増幅器１の反転出力端子は、ノードＮＯ１に接続されるとともに、コンデンサ２ａを介して反転入力端子に接続されている。非反転出力端子は、ノードＮＯ２に接続されるとともに、コンデンサ２ｂを介して非反転入力端子に接続されている。
【００５１】
ノードＮａはスイッチＳＷ１１を介して接地され、ノードＮｂはスイッチＳＷ１２を介して接地されている。また、ノードＮａは、コンデンサ３ａを介してノードＮ１１に接続され、かつコンデンサ４ａを介してノードＮ１２に接続されている。ノードＮｂは、コンデンサ３ｂを介してノードＮ２１に接続され、かつコンデンサ４ｂを介してノードＮ２２に接続されている。ノードＮＯ１，ＮＯ２間には、スイッチＳＷ１３が接続されている。このスイッチＳＷ１３は、スイッチＳＷ１１，ＳＷ１２と同じタイミングで作動する。
【００５２】
ノードＮ１１にはＶ1 （＋）からＶA に変化する電圧が入力され、ノードＮ１２にはＶA からＶ2 （＋）に変化する電圧が入力される。ノードＮ２１にはＶ1 （−）からＶA に変化する電圧が入力され、ノードＮ２２にはＶA からＶ2 （−）に変化する電圧が入力される。ＶA は任意の設定電圧である。ノードＮＯ１から電圧ＶO （＋）が出力され、ノードＮＯ２から電圧ＶO （−）が出力される。ノードＮＯ１，ＮＯ２間の差分電圧ΔＶO は次式で表される。
【００５３】
ΔＶO ＝ＶO （＋）−ＶO （−）
次に、図７を参照しながら図６の減算増幅回路の動作を説明する。ここでは、コンデンサ２ａ，ｂの容量値をそれぞれＣとし、コンデンサ３ａ，３ｂ，４ａ，４ｂの容量値をそれぞれＫＣとする。Ｋは定数である。また、接地電位をＶG とする。
【００５４】
まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、ノードＮ１１に電圧Ｖ1 （＋）を入力し、ノードＮ１２に設定電圧ＶA を入力し、ノードＮ２１に電圧Ｖ1 （−）を入力し、ノードＮ２２に設定電圧ＶA を入力する。ノードＮＯ１，ＮＯ２は接地電位ＶG となる。このとき、ノードＮａの電荷ＱＡＡは次式のようになる。
【００５５】
ＱＡＡ＝｛ＶG −Ｖ1 （＋）｝ＫＣ＋（ＶG −ＶA ）ＫＣ
また、ノードＮｂの電荷ＱＡＢは次式のようになる。
【００５６】
ＱＡＢ＝｛ＶG −Ｖ1 （−）｝ＫＣ＋（ＶG −ＶA ）ＫＣ
次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、ノードＮ１１に設定電圧ＶA を入力し、ノードＮ１２に電圧Ｖ2 （＋）を入力し、ノードＮ２１に設定電圧ＶA を入力し、ノードＮ２２に電圧Ｖ2 （−）を入力する。ノードＮＯ１，ＮＯ２の電圧はそれぞれＶO （＋）およびＶO （−）になる。このとき、ノードＮａの電荷ＱＢＡは次式のようになる。
【００５７】
ＱＢＡ＝（ＶG −ＶA ）ＫＣ＋｛ＶG −Ｖ2 （＋）｝ＫＣ＋｛ＶG −ＶO （＋）｝Ｃ
また、ノードＮｂの電荷ＱＢＢは次式のようになる。
【００５８】
ＱＢＢ＝（ＶG −ＶA ）ＫＣ＋｛ＶG −Ｖ2 （−）｝ＫＣ＋（ＶG −ＶO （−））Ｃ
ノードＮａ，Ｎｂには電荷の抜け出る経路がないため、電荷保存則よりＱＡＡ＝ＱＢＡおよびＱＡＢ＝ＱＢＢとなり、次式が成立する。
【００５９】
ＶO （＋）＝ＶG ＋｛Ｖ1 （＋）−Ｖ2 （＋）｝Ｋ
ＶO （−）＝ＶG ＋｛Ｖ1 （−）−Ｖ2 （−）｝Ｋ
したがって、差分電圧ΔＶO は次式のようになる。
【００６０】
ΔＶO ＝ＶO （＋）−ＶO （−）
＝｛Ｖ1 （＋）−Ｖ1 （−）｝Ｋ−｛Ｖ2 （＋）−Ｖ2 （−）｝Ｋ
＝（ΔＶ1 −ΔＶ2 ）Ｋ
なお、ΔＶ1 ＝Ｖ1 （＋）−Ｖ1 （−）、ΔＶ2 ＝Ｖ2 （＋）−Ｖ2 （−）である。
【００６１】
このように、本実施形態の減算増幅回路においては、差分電圧ΔＶ1 と差分電圧ΔＶ2 との減算および増幅を行うことが可能となる。
【００６２】
この減算増幅回路においても、電圧Ｖ1 （＋），Ｖ2 （＋）がスイッチを介さずそれぞれノードＮ１１，Ｎ１２に入力され、電圧Ｖ1 （−），Ｖ2 （−）がスイッチを介さずそれぞれノードＮ２１，Ｎ２２に入力され、かつ設定電圧ＶA を任意に設定することができるので、雑音が低減されるとともに、低電圧動作が可能となる。
【００６３】
図８は本発明の第４の実施形態における減算増幅回路の回路図である。また、図９は図８の減算増幅回路の動作を説明するための図である。図８の減算増幅回路も完全差動方式の減算増幅回路である。
【００６４】
図８の減算増幅回路が図６の減算増幅回路と異なるのは、ノードＮ１１にＶ1 （＋）からＶA1に変化する電圧が入力され、ノードＮ１２にＶA2からＶ2 （＋）に変化する電圧が入力され、ノードＮ２１にＶ1 （−）からＶA1に変化する電圧が入力され、ノードＮ２２にＶA2からＶ2 （−）に変化する電圧が入力される点である。ＶA1，ＶA2はそれぞれ任意の設定電圧である。その他の構成は図６に示される構成と同様である。
【００６５】
次に、図９を参照しながら図８の減算増幅回路の動作を説明する。ここでは、コンデンサ２ａ，２ｂの容量値をそれぞれＣとし、コンデンサ３ａ，３ｂ，４ａ，４ｂの容量値をそれぞれＫＣとする。Ｋは定数である。また、接地電位をＶG とする。
【００６６】
まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、ノードＮ１１に電圧Ｖ1 （＋）を入力し、ノードＮ１２に設定電圧ＶA2を入力し、ノードＮ２１に電圧Ｖ1 （−）を入力し、ノードＮ２２に設定電圧ＶA2を入力する。ノードＮＯ１，ＮＯ２はそれぞれ接地電位ＶG となる。
【００６７】
次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、ノードＮ１１に設定電圧ＶA1を入力し、ノードＮ１２に電圧Ｖ2 （＋）を入力し、ノードＮ２１に設定電圧ＶA1を入力し、ノードＮ２２に電圧Ｖ2 （−）を入力する。ノードＮＯ１，ＮＯ２の電圧はそれぞれＶO （＋）およびＶO （−）となる。
【００６８】
第３の実施形態と同様にして電荷保存則によりノードＮＯ１，ＮＯ２の電圧ＶO （＋），ＶO （−）を求めると次式のようになる。
【００６９】
ＶO （＋）＝ＶG ＋｛Ｖ1 （＋）−Ｖ2 （＋）｝Ｋ＋（ＶA1−ＶA2）Ｋ
ＶO （−）＝ＶG ＋｛Ｖ1 （−）−Ｖ2 （−）｝Ｋ＋（ＶA1−ＶA2）Ｋ
したがって、差分電圧ΔＶO は次式のようになる。
【００７０】
ΔＶO ＝ＶO （＋）−ＶO （−）
＝｛Ｖ1 （＋）−Ｖ1 （−）｝Ｋ−｛Ｖ2 （＋）−Ｖ2 （−）｝Ｋ
＝ΔＶ1 −ΔＶ2 
このように、本実施形態の減算増幅回路においては、任意の設定電圧ＶA1およびＶA2が等しくない場合でも差分電圧ΔＶ1 と差分電圧ΔＶ2 との減算および増幅を行うことができる。
【００７１】
また、電圧Ｖ1 （＋），Ｖ2 （＋）をそれぞれノードＮ１１，Ｎ１２にスイッチを介さずに入力することができ、かつ電圧Ｖ1 （−），Ｖ2 （−）をそれぞれノードＮ２１，Ｎ２２にスイッチを介さずに入力することができ、かつ設定電圧ＶA1，ＶA2をそれぞれ任意に設定することができるので、雑音が低減されるとともに、低電圧動作が可能となる。
【００７２】
図１０は本発明の第５の実施形態におけるアナログ−デジタル変換回路の構成を示すブロック図である。図１０のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。
【００７３】
図１０において、アナログ−デジタル変換回路１０１は、サンプルホールド回路１０２、１段目の回路１０３、２段目の回路１０４、３段目の回路１０５、４段目の回路１０６、複数のラッチ回路１０７および出力回路１０８から構成されている。
【００７４】
１段目（初段）〜３段目の回路１０３〜１０５は、サブＡ／Ｄコンバータ１０９、Ｄ／Ａコンバータ１１０、および差分増幅器１１１を備える。後述するように、差分増幅器１１１として第４の実施形態の減算増幅回路が用いられる。４段目（最終段）の回路１０６はサブＡ／Ｄコンバータ１０９のみを備える。
【００７５】
１段目の回路１０３は４ビット構成、２〜４段目の回路１０４〜１０６はそれぞれ２ビット構成である。１〜３段目の回路１０３〜１０５において、サブＡ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０のビット数（ビット構成）ｎは同じに設定されている。
【００７６】
次に、アナログ−デジタル変換回路１０１の動作を説明する。サンプルホールド回路１０２は、アナログ入力信号Ｖinをサンプリングして一定時間保持する。サンプルホールド回路１０２から出力されたアナログ入力信号Ｖinは、１段目の回路３へ転送される。
【００７７】
１段目の回路１０３において、サブＡ／Ｄコンバータ１０９はアナログ入力信号Ｖinに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１１０へ転送されるとともに、４つのラッチ回路１０７を介して出力回路１０８へ転送される。差分増幅器１１１は、Ｄ／Ａコンバータ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖinとの差分を増幅する。その差分増幅器１１１の出力は２段目の回路１０４へ転送される。
【００７８】
２段目の回路１０４においては、１段目の回路１０３の差分増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。また、３段目の回路１０５においては、２段目の回路１０４の差分増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。そして、２段目の回路１０４から中上位２ビットのデジタル出力（２5 ，２4 ）が得られ、３段目の回路１０５から中下位２ビットのデジタル出力（２3 ，２2 ）が得られる。
【００７９】
４段目の回路１０６においては、３段目の回路１０５の差分増幅器１１１の出力に対して、サブＡ／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【００８０】
１〜４段目の回路１０３〜１０６のデジタル出力は各ラッチ回路１０７を経て同時に出力回路１０８に到達する。すなわち、各ラッチ回路１０７は各回路１０３〜１０６のデジタル出力の同期をとるために設けられている。
【００８１】
出力回路１０８はアナログ入力信号Ｖinの１０ビットのデジタル出力Ｄout を必要な場合はデジタル補正処理後パラレル出力する。
【００８２】
このように、アナログ−デジタル変換回路１０１においては、各段の回路１０３〜１０５において、アナログ入力信号Ｖinまたは前段の回路１０３，１０４の差分増幅器１１１の出力と、その段の回路１０３〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差分増幅器１１１によって増幅される。
【００８３】
そのため、変換ビット数が増大してＬＳＢが小さくなっても、サブＡ／Ｄコンバータ１０９を構成する各コンパレータの分解能を実質的に向上させることが可能になり、十分な変換精度が得られる。
【００８４】
図１１は図１０のアナログ−デジタル変換回路１０１における差分増幅器１１１の回路図である。図１１の差分増幅器１１１は、図８の減算増幅回路と同様の構成を有する。
【００８５】
この差分増幅器１１１には、アナログ入力信号Ｖinまたは前段の回路１０３〜１０５の差分増幅器１１１の出力が差分電圧ΔＶi として与えられる。ΔＶi ＝Ｖi （＋）−Ｖi （−）である。また、この差分増幅器１１１には、同じ段のＤ／Ａコンバータ１１０のＤ／Ａ変換結果が差分電圧ΔＶＤＡとして与えられる。
【００８６】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）である。
【００８７】
ノードＮ１１にはＶi （＋）からＶA1に変化する電圧が入力され、ノードＮ１２にはＶA2からＶＤＡ（＋）に変化する電圧が入力され、ノードＮ２１にはＶi（−）からＶA1に変化する電圧が入力され、ノードＮ２２にはＶA2からＶＤＡ（−）に変化する電圧が入力される。
【００８８】
次に、図１２を参照しながら図１１の差分増幅器１１１の動作を説明する。まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、ノードＮ１１に電圧Ｖi （＋）を入力し、ノードＮ１２に設定電圧ＶA2を入力し、ノードＮ２１に電圧Ｖi （−）を入力し、ノードＮ２２に設定電圧ＶA2を入力する。それにより、ノードＮＯ１，ＮＯ２は接地電位ＶG となる。
【００８９】
次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、ノードＮ１１に設定電圧ＶA1を入力し、ノードＮ１２に電圧ＶＤＡ（＋）を入力し、ノードＮ２１に設定電圧ＶA1を入力し、ノードＮ２２に電圧ＶＤＡ（−）を入力する。それにより、ノードＮＯ１，ＮＯ２の電圧はそれぞれＶO （＋），ＶO （−）となる。
【００９０】
図８の減算増幅回路と同様にして差分電圧ΔＶO を求めると、次式のようになる。
【００９１】
ΔＶO ＝ＶO （＋）−ＶO （−）
＝｛Ｖi （＋）−Ｖi （−）｝Ｋ−｛ＶＤＡ（＋）−ＶＤＡ（−）｝Ｋ
＝（ΔＶi −ΔＶＤＡ）Ｋ
このように、図１１の差分増幅器１１１においては、前段から与えられる差分電圧ΔＶi と同じ段のＤ／Ａコンバータ１１０から与えられる差分電圧ΔＶＤＡとの減算および増幅が行われる。
【００９２】
この場合、設定電圧ＶA1，ＶA2は任意に設定することができる。したがって、設定電圧ＶA1として前段のサンプルホールド回路１０２の出力または差分増幅器１１１の出力のイコライズ（等電位化）時の電圧を用いることができる。また、設定電圧ＶA2として外部電圧を用いることができる。
【００９３】
このように、アナログ入力信号である電圧Ｖi （＋），Ｖi （−）をノードＮ１１，Ｎ２１にスイッチを介することなく入力することができるので、雑音が低減されるとともに、低電圧動作が可能となる。したがって、アナログ−デジタル変換回路１０１の低電圧化および高精度化を図ることができる。
【００９４】
図１３は図１０のアナログ−デジタル変換回路１０１におけるサブＡ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０の回路図である。図１３のサブＡ／Ｄコンバータ１０９は全並列比較（フラッシュ）方式サブＡ／Ｄコンバータであり、Ｄ／Ａコンバータ１１０は容量アレイ方式Ｄ／Ａコンバータである。
【００９５】
サブＡ／Ｄコンバータ１０９は、ｎ個の抵抗Ｒ、およびｎ個のコンパレータＤ１〜Ｄｎから構成される。すべての抵抗Ｒは同じ抵抗値を有し、高電位側基準電圧ＶＲＴを受けるノードＮ３１と低電位側基準電圧ＶＲＢを受けるノードＮ３２との間に直列に接続されている。ここで、ノードＮ３２とノードＮ３１との間のｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれぞれＶＲ（１）〜ＶＲ（ｎ）とする。
【００９６】
各コンパレータＤ１〜Ｄｎの正入力端子には入力信号ＶＩ（アナログ入力信号Ｖinまたは前段の回路１０３〜１０５の差分増幅器１１１の出力）が入力される。また、各コンパレータＤ１〜Ｄｎの負入力端子には、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜ＶＲ（ｎ）が印加される。
【００９７】
それにより、各コンパレータＤ１〜Ｄｎの出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合には、ハイレベルとなり、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合には、ローレベルとなる。
【００９８】
Ｄ／Ａコンバータ１１０は、アレイ状に接続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから構成される。
【００９９】
コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべて同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方の端子（以下、出力端子と呼ぶ）からは差動正側出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一方の端子（以下、出力端子という）からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【０１００】
各スイッチＥ１〜Ｅｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。各スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＨ１〜Ｈｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。
【０１０１】
各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパレータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作する。例えば、コンパレータＤｎの出力がハイレベルの場合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎはオフする。逆に、コンパレータＤｎの出力がローレベルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧｎ，Ｆｎがオンする。
【０１０２】
サブＡ／Ｄコンバータ１０９を構成するコンパレータＤ１の出力はオープン状態になっている。また、スイッチＥ１，Ｆ１が所定のタイミングでオン状態に固定され、スイッチＧ１，Ｈ１が所定のタイミングでオフ状態に固定される。
【０１０３】
サブＡ／Ｄコンバータ１０９の入力信号ＶＩの電圧範囲は高電位側基準電圧ＶＲＴから低電位側基準電圧ＶＲＢまでである。すなわち、サブＡ／Ｄコンバータ１０９の入力信号ＶＩが低電位側基準電圧ＶＲＢを下回ることはない。したがって、コンパレータＤ１の出力は必ずハイレベルになる。そこで、コンパレータＤ１の出力に関係なく、各スイッチＥ１，Ｇ１，Ｆ１，Ｈ１のオフ状態を所定のタイミングで固定することができる。
【０１０４】
次に、Ｄ／Ａコンバータ１１０の動作を説明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力端子および出力端子の電位が共に０Ｖであり、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはすべてオフしている。したがって、初期条件では、すべてのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電荷（電気量）Ｑ１＝０である。
【０１０５】
ここで、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＥ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表される。
【０１０６】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））
ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、差動正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
【０１０７】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＨ１〜Ｈｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えられる電荷Ｑ３は次式（Ａ３）で表される。
【０１０８】
Ｑ２＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））
ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、差動負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
【０１０９】
ＶＤＡ（−）＝ＶＲＢ−（ｍ−１）（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧ΔＶＤＡは式（Ａ５）で表される。
【０１１０】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋（ｍ−１）（ＶＲＴ−ＶＲＢ）／ｎ−（ＶＲＴ−ＶＲＢ）
／ｎ…（Ａ５）
図１４は第４の実施形態の減算増幅回路を図１０のアナログ−デジタル変換回路１０１の差分増幅器１１１に用いた場合のＤ／Ａコンバータ１１０および差分増幅器１１１の具体的な構成を示す回路図である。
【０１１１】
図１４において、Ｄ／Ａコンバータ１１０のノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞれコンデンサＢ１〜Ｂｎの入力端子に接続されている。また、このノードＮ３０は、スイッチＴ１〜Ｔｎを介してそれぞれコンデンサＣ１〜Ｃｎの入力端子に接続されている。ノードＮ３０には設定電圧ＶA2が入力され、ノードＮ３１には高電位側基準電圧ＶＲＴが入力され、ノードＮ３２には低電位側基準電圧ＶＲＢが入力される。コンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１のノードＮａに接続され、コンデンサＣ１〜Ｃｎの出力端子は差分増幅器１１１のノードＮｂに接続されている。
【０１１２】
差分増幅器１１１のノードＮａはコンデンサ３ａを介してノードＮ１１に接続され、ノードＮｂはコンデンサ３ｂを介してノードＮ２１に接続されている。ノードＮ１１には電圧Ｖi （＋）が入力され、ノードＮ２１には電圧Ｖi （−）が入力される。
【０１１３】
コンデンサ２ａ，２ｂの容量値はそれぞれＣであり、コンデンサ３ａ，３ｂの容量値はＫＣである。また、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの容量値はそれぞれＫＣ／ｎである。Ｋは定数である。
【０１１４】
次に、図１４のＤ／Ａコンバータ１１０および差分増幅器１１１の動作を説明する。
【０１１５】
まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオンにする。それにより、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子に設定電圧ＶA2 が入力される。また、ノードＮ１１に電圧Ｖi （＋）が入力され、ノードＮ２１に電圧Ｖi （−）が入力される。それにより、ノードＮＯ１，ＮＯ２は接地電位となる。
【０１１６】
次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオフにする。各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎが、それぞれ図１３の各コンパレータＤ１〜Ｄｎの出力レベルに従ってオンまたはオフし、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子にそれぞれ電圧が印加される。
【０１１７】
このとき、ノードＮ１１，Ｎ２１に入力される電圧Ｖi （＋），Ｖi （−）は、図１２に示すように、共に等しい電圧ＶA1にイコライズされている。これにより、ノードＮＯ１，ＮＯ２間の差分電圧ΔＶO は、図１２を用いて説明したように、次式のようになる。
【０１１８】
ΔＶO ＝ＶO （＋）−ＶO （−）＝ΔＶi −ΔＶＤＡ
このように、ノードＮ１１，Ｎ２１に入力する設定電圧ＶA1として前段の差分増幅器１１１の出力を用いることができるので、ノードＮ１１にスイッチを用いることなく電圧Ｖi （＋）および設定電圧ＶA1を入力することができ、かつノードＮ２１にスイッチを用いることなく電圧Ｖi （−）および設定電圧ＶA1を入力することができる。
【０１１９】
また、ノードＮ３０に入力する設定電圧ＶA2として任意の電圧を用いることができる。例えば、設定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢを用いることもできる。
【０１２０】
また、これらの設定電圧ＶA1，ＶA2を電源電圧または接地電圧の付近に設定できる。これにより、ＣＭＯＳスイッチを使用しても低電圧動作が可能になる。
【０１２１】
これらの結果、スイッチ雑音が低減されるとともに、低電圧動作が可能な高精度なアナログ−デジタル変換回路が実現される。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１の実施形態における減算増幅回路の回路図である。
【図２】図１の減算増幅回路の動作を説明するための図である。
【図３】本発明の第２の実施形態における減算増幅回路の回路図である。
【図４】図３の減算増幅回路の動作を説明するための図である。
【図５】容量分割の他の例を示す図である。
【図６】本発明の第３の実施形態における減算増幅回路の回路図である。
【図７】図６の減算増幅回路の動作を説明するための図である。
【図８】本発明の第４の実施形態における減算増幅回路の回路図である。
【図９】図８の減算増幅回路の動作を説明するための図である。
【図１０】本発明の第５の実施形態における多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。
【図１１】図１０のアナログ−デジタル変換回路における差分増幅器の回路図である。
【図１２】図１１の差分増幅器の動作を説明するための図である。
【図１３】図１０のアナログ−デジタル変換回路におけるサブＡ／ＤコンバータおよびＤ／Ａコンバータの回路図である。
【図１４】第５の実施形態の減算増幅回路を図１０のアナログ−デジタル変換回路の差分増幅器に用いた場合のＤ／Ａコンバータおよび差分増幅器の回路図である。
【図１５】従来の差分増幅器の一例を示す回路図である。
【図１６】図１５の差分増幅器の動作を説明するための図である。
【符号の説明】
【０１２３】
１  演算増幅器
２，２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂ，Ｂ１〜Ｂｎ，Ｃ１〜Ｃｎ  コンデンサ
１０１  アナログ−デジタル変換回路
１０２  サンプルホールド回路
１０３〜１０６  １段目〜４段目の回路
１０９  サブＡ／Ｄコンバータ
１１０  Ｄ／Ａコンバータ
１１１  差分増幅器
ＳＷ１，ＳＷ１１〜ＳＷ１２，Ｅ１〜Ｅｎ，Ｇ１〜Ｇｎ，Ｓ１〜Ｓｎ，Ｆ１〜Ｆｎ，Ｈ１〜Ｈｎ，Ｔ１〜Ｔｎ  スイッチ
【図１】
2004180333.tif 000003
【図２】
2004180333.tif 000004
【図３】
2004180333.tif 000005
【図４】
2004180333.tif 000006
【図５】
2004180333.tif 000007
【図６】
2004180333.tif 000008
【図７】
2004180333.tif 000009
【図８】
2004180333.tif 000010
【図９】
2004180333.tif 000011
【図１０】
2004180333.tif 000012
【図１１】
2004180333.tif 000013
【図１２】
2004180333.tif 000014
【図１３】
2004180333.tif 000015
【図１４】
2004180333.tif 000016
【図１５】
2004180333.tif 000017
【図１６】
2004180333.tif 000018
【手続補正書】
【提出日】平成16年1月28日(2004.1.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
次に、図４を参照しながら図３の減算増幅回路の動作を説明する。ここでは、コンデンサ２の容量値をＣとし、コンデンサ３の容量値をＫＣとし、コンデンサ４Ａ，４Ｂの容量値をそれぞれＫＣ／２とする。Ｋは定数である。また、図４（ａ）に示すように、Ｖ2 ＝（ＶT ＋ＶB ）／２である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
Ｑａ＝（ＶG −Ｖ1 ）ＫＣ＋（ＶG −ＶA ）×（ＫＣ／２）×２
次に、スイッチＳＷ１をオフにする。そして、ノードＮ１に設定電圧ＶA を入力し、ノードＮ２１に電圧ＶT を入力し、ノードＮ２２に電圧ＶB を入力する。ノードＮＯの電圧はＶO となる。このとき、ノードＮＢの電荷Ｑｂは次式のようになる。