(57)【要約】【課題】周囲温度変動に対する線形性の劣化を最小にすることができる電力増幅器を提供する。【解決手段】第１の抵抗素子Ｒ１１の第１端子と第１の抵抗素子Ｒ１１より温度係数が小さい第２の抵抗素子Ｒ１２の第１端子が接続され、その接続点ＮＤ１１がＦＥＴ１１のゲート端子Ｇに接続され、第１の抵抗素子Ｒ１１の第２端子がバイアス電圧供給端子１２に接続され、第２の抵抗素子Ｒ１２の第２端子が接地電位ＧＮＤに接続され、ＦＥＴ１１のドレイン端子Ｄは電源電圧供給端子１３に接続され、ソース端子Ｓが接地電位ＧＮＤに接続され、ＦＥＴ１１と第１の抵抗素子Ｒ１１とは同一半導体基板１４に形成された半導体素子により構成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電界効果トランジスタと、
バイアス電圧が供給されるバイアス電圧供給端子と、
基準電位と、
第１の抵抗素子と、
上記第１の抵抗素子より温度係数が小さい第２の抵抗素子と、
を有し、
上記第１の抵抗素子の第１端子と上記第２の抵抗素子の第１端子が接続され、当該接続点が上記電界効果トランジスタのゲート端子に接続され、
上記第１の抵抗素子の第２端子が上記バイアス電圧供給端子に接続され、
上記第２の抵抗素子の第２端子が上記基準電位に接続され、
上記電界効果トランジスタと上記第１の抵抗素子は同一半導体基板に形成された半導体素子である
電力増幅器。
【請求項２】
上記第２の抵抗素子は、抵抗値を可変とすることが可能な抵抗素子である
請求項１記載の電力増幅器。
【請求項３】
電界効果トランジスタと、
バイアス電圧が供給されるバイアス電圧供給端子と、
基準電位と、
第１の抵抗素子と、
第２の抵抗素子と、
上記第１の抵抗素子および上記第２の抵抗素子より温度係数が小さい第３の抵抗素子と、
を有し、
上記第１の抵抗素子の第１端子と上記第２の抵抗素子の第１端子が接続され、当該接続点が上記電界効果トランジスタのゲート端子に接続され、
上記第２の抵抗素子の第２端子が上記第３の抵抗素子の第１端子に接続され、
上記第１の抵抗素子の第２端子が上記バイアス電圧供給端子に接続され、
上記第３の抵抗素子の第２端子が上記基準電位に接続され、
上記電界効果トランジスタと、上記第１の抵抗素子と、上記第２の抵抗素子は同一半導体基板に形成された半導体素子である
電力増幅器。
【請求項４】
上記第３の抵抗素子は、抵抗値を可変とすることが可能な抵抗素子である
請求項３記載の電力増幅器。
【請求項５】
電界効果トランジスタと、
バイアス電圧が供給されるバイアス電圧供給端子と、
基準電位と、
第１の抵抗素子と、
上記第１の抵抗素子より温度係数が小さい第２の抵抗素子と、
上記第１の抵抗素子より温度係数が小さい第３の抵抗素子と、
を有し、
上記第１の抵抗素子の第１端子と上記第２の抵抗素子の第１端子が接続され、上記第２の抵抗素子の第２端子が上記第３の抵抗素子の第１端子に接続され、当該接続点が上記電界効果トランジスタのゲート端子に接続され、
上記第１の抵抗素子の第２端子が上記バイアス電圧供給端子に接続され、
上記第３の抵抗素子の第２端子が上記基準電位に接続され、
上記電界効果トランジスタと上記第１の抵抗素子は同一半導体基板に形成された半導体素子である
電力増幅器。
【請求項６】
上記第３の抵抗素子は、抵抗値を可変とすることが可能な抵抗素子である
請求項５記載の電力増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば無線システムの送信機に適用される電力増幅器に係り、特に、バイアス電流を設定するバイアス回路の改良に関するものである。
【０００２】
【従来の技術】
電力増幅器のバイアス電流は、その特性を決める重要な要素である。
とりわけ、デジタル携帯電話などに用いられる送信用電力増幅器は、高い線形性が要求されるため、バイアス電流の設定は極めて重要になってくる。
【０００３】
図８は、従来の電力増幅器のバイアス回路を示す回路図である（たとえば、特許文献１参照）。
このバイアス回路は、図８に示すように、バイアス電圧Ｖｇｇの供給端子１と接地ＧＮＤとの間に抵抗素子Ｒ１と抵抗素子Ｒ２が直列に接続され、抵抗素子Ｒ１と抵抗素子Ｒ２の接続点ＮＤ１が電界効果トランジスタ（ＦＥＴ）１のゲート端子Ｇに接続されている。
ＦＥＴ１のドレイン端子Ｄは電源電圧Ｖｄｄの供給ラインに接続され、ソース端子Ｓが接地されている。
そして、バイアス電圧供給端子２からゲートバイアス電圧Ｖｇｇを供給することにより、バイアス電流の設定が行われる。
【０００４】
【特許文献１】
特開平６−１２０４１４号公報
【０００５】
【発明が解決しようとする課題】
ところが、上述した電力増幅器は、室温においては問題ないが、周囲温度が変化すると、電力増幅器のバイアス電流は特に低温、高温において室温での設定値から大きく変動し、電力増幅器の線形性が著しく劣化するという不利益があった。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、周囲温度変動に対する線形性の劣化を最小にすることができる電力増幅器を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る電力増幅器は、電界効果トランジスタと、バイアス電圧が供給されるバイアス電圧供給端子と、基準電位と、第１の抵抗素子と、上記第１の抵抗素子より温度係数が小さい第２の抵抗素子と、を有し、上記第１の抵抗素子の第１端子と上記第２の抵抗素子の第１端子が接続され、当該接続点が上記電界効果トランジスタのゲート端子に接続され、上記第１の抵抗素子の第２端子が上記バイアス電圧供給端子に接続され、上記第２の抵抗素子の第２端子が上記基準電位に接続され、上記電界効果トランジスタと上記第１の抵抗素子は同一半導体基板に形成された半導体素子である。
【０００８】
好適には、上記第２の抵抗素子は、抵抗値を可変とすることが可能な抵抗素子である。
【０００９】
本発明の第２の観点に係る電力増幅器は、電界効果トランジスタと、バイアス電圧が供給されるバイアス電圧供給端子と、基準電位と、第１の抵抗素子と、第２の抵抗素子と、上記第１の抵抗素子および上記第２の抵抗素子より温度係数が小さい第３の抵抗素子と、を有し、上記第１の抵抗素子の第１端子と上記第２の抵抗素子の第１端子が接続され、当該接続点が上記電界効果トランジスタのゲート端子に接続され、上記第２の抵抗素子の第２端子が上記第３の抵抗素子の第１端子に接続され、上記第１の抵抗素子の第２端子が上記バイアス電圧供給端子に接続され、上記第３の抵抗素子の第２端子が上記基準電位に接続され、上記電界効果トランジスタと、上記第１の抵抗素子と、上記第２の抵抗素子は同一半導体基板に形成された半導体素子である。
【００１０】
好適には、上記第３の抵抗素子は、抵抗値を可変とすることが可能な抵抗素子である。
【００１１】
本発明の第３の観点に係る電力増幅器は、電界効果トランジスタと、バイアス電圧が供給されるバイアス電圧供給端子と、基準電位と、第１の抵抗素子と、上記第１の抵抗素子より温度係数が小さい第２の抵抗素子と、上記第１の抵抗素子より温度係数が小さい第３の抵抗素子と、を有し、上記第１の抵抗素子の第１端子と上記第２の抵抗素子の第１端子が接続され、上記第２の抵抗素子の第２端子が上記第３の抵抗素子の第１端子に接続され、当該接続点が上記電界効果トランジスタのゲート端子に接続され、上記第１の抵抗素子の第２端子が上記バイアス電圧供給端子に接続され、上記第３の抵抗素子の第２端子が上記基準電位に接続され、上記電界効果トランジスタと上記第１の抵抗素子は同一半導体基板に形成された半導体素子である。
【００１２】
好適には、上記第３の抵抗素子は、抵抗値を可変とすることが可能な抵抗素子である。
【００１３】
本発明の第１の観点によれば、バイアス電圧供給側の第１の抵抗素子は、接地側の第２の抵抗素子に比べ、抵抗温度係数が大きいことから、周囲の温度変動に応じてＦＥＴのゲート端子に供給される電圧は変動する。
これにより、電力増幅器に各温度に応じて最適なバイアス電圧が供給される。その結果、基本特性、特に、線形性の劣化が防止される。
また、ＦＥＴと第１の抵抗素子は同一半導体基板に形成されていることから、従来のように、いわゆるチップ抵抗で構成されているバイアス回路に比べて、部品点数を削減することができ、小型化が実現される。
なお、第２の抵抗素子を、第１の抵抗素子より温度係数が小さく、かつ、抵抗値を可変とすることが可能な抵抗素子により構成することにより、バイアス電流が任意の設定値に調整される。
【００１４】
本発明の第２の観点によれば、バイアス電圧供給側の第１の抵抗素子は、接地側の第２の抵抗素子および第３の抵抗素子に比べ、抵抗温度係数が大きいことから、周囲の温度変動に応じてＦＥＴのゲート端子に供給される電圧は変動する。
これにより、電力増幅器に各温度に応じて最適なバイアス電圧が供給される。その結果、基本特性、特に、線形性の劣化が防止される。
また、ＦＥＴと第１の抵抗素子と第２の抵抗素子とは同一半導体基板に形成されていることから、従来のように、いわゆるチップ抵抗で構成されているバイアス回路に比べて、部品点数を削減することができ、小型化が実現される。
なお、第３の抵抗素子を、第１の抵抗素子および第２の抵抗素子より温度係数が小さく、かつ、抵抗値を可変とすることが可能な抵抗素子により構成することにより、バイアス電流が任意の設定値に調整される。
【００１５】
本発明の第３の観点によれば、バイアス電圧供給側の第１の抵抗素子および第２の抵抗素子は、接地側の第３の抵抗素子に比べ、抵抗温度係数が大きいことから、周囲の温度変動に応じてＦＥＴのゲート端子に供給される電圧は変動する。
これにより、電力増幅器に各温度に応じて最適なバイアス電圧が供給される。その結果、基本特性、特に、線形性の劣化が防止される。
また、ＦＥＴと第１の抵抗素子とは同一半導体基板に形成されていることから、従来のように、いわゆるチップ抵抗で構成されているバイアス回路に比べて、部品点数を削減することができ、小型化が実現される。
なお、第２の抵抗素子および第３の抵抗素子を、第１の抵抗素子より温度係数が小さく、かつ、抵抗値を可変とすることが可能な抵抗素子により構成することにより、バイアス電流が任意の設定値に調整される。
【００１６】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に関連付けて説明する。
【００１７】
第１実施形態
図１は、本発明に係る電力増幅器の第１の実施形態を示す回路図である。
【００１８】
本電力増幅器１０は、図１に示すように、ＦＥＴ（電界効果トランジスタ）１１と、正のバイアス電圧Ｖｇｇが供給されるバイアス電圧供給端子１２と、電源電圧Ｖｄｄが供給される電源電圧供給端子１３と、接地電位（基準電位）ＧＮＤと、第１の抵抗素子Ｒ１１と、第１の抵抗素子Ｒ１１より温度係数が小さい第２の抵抗素子Ｒ１２とを有している。
【００１９】
第１の抵抗素子Ｒ１１の第１端子と第２の抵抗素子Ｒ１２の第１端子が接続され、その接続点ＮＤ１１がＦＥＴ１１のゲート端子Ｇに接続されている。
第１の抵抗素子Ｒ１１の第２端子がバイアス電圧供給端子１２に接続され、第２の抵抗素子Ｒ１２の第２端子が接地電位ＧＮＤに接続されている。
ＦＥＴ１１のドレイン端子Ｄは電源電圧供給端子１３に接続され、ソース端子Ｓが接地電位ＧＮＤに接続されている。
そして、ＦＥＴ１１と第１の抵抗素子Ｒ１１とは同一半導体基板１４に形成された半導体素子により構成されている。
【００２０】
この電力増幅器１０においては、バイアス電圧供給側の第１の抵抗素子Ｒ１１は、接地側の第２の抵抗素子Ｒ１２に比べ、抵抗温度係数が大きいことから、周囲の温度変動に応じてＦＥＴ１１のゲート端子Ｇに供給される電圧は変動する。
これにより、電力増幅器１０に各温度に応じて最適なバイアス電圧が供給される。その結果、基本特性、特に、線形性の劣化を防止することができる。
また、ＦＥＴ１１と第１の抵抗素子Ｒ１１は同一半導体基板に形成されていることから、従来のように、いわゆるチップ抵抗で構成されているバイアス回路に比べて、部品点数を削減することができることから、小型化を実現することができる利点がある。
【００２１】
なお、第２の抵抗素子Ｒ１２を、第１の抵抗素子Ｒ１１より温度係数が小さく、かつ、抵抗値を可変とすることが可能な抵抗素子により構成することにより、バイアス電流を任意の設定値に調整することが可能となる。
【００２２】
第２実施形態
図２は、本発明に係る電力増幅器の第２の実施形態を示す回路図である。
【００２３】
本電力増幅器２０は、図２に示すように、ＦＥＴ（電界効果トランジスタ）２１と、正のバイアス電圧Ｖｇｇが供給されるバイアス電圧供給端子２２と、電源電圧Ｖｄｄが供給される電源電圧供給端子２３と、接地電位（基準電位）ＧＮＤと、第１の抵抗素子Ｒ２１と、第２の抵抗素子Ｒ２２と、第１の抵抗素子Ｒ２１および第２の抵抗素子Ｒ２２より温度係数が小さい第３の抵抗素子Ｒ２３とを有している。
【００２４】
第１の抵抗素子Ｒ２１の第１端子と第２の抵抗素子Ｒ２２の第１端子が接続され、その接続点ＮＤ２１がＦＥＴ２１のゲート端子Ｇに接続されている。
第２の抵抗素子Ｒ２２の第２端子が第３の抵抗素子Ｒ２３の第１端子に接続され、第１の抵抗素子Ｒ２１の第２端子がバイアス電圧供給端子２２に接続され、第３の抵抗素子Ｒ２３の第２端子が接地電位ＧＮＤに接続されている。
ＦＥＴ２１のドレイン端子Ｄは電源電圧供給端子２３に接続され、ソース端子Ｓが接地電位ＧＮＤに接続されている。
そして、ＦＥＴ２１と、第１の抵抗素子Ｒ２１と、第２の抵抗素子Ｒ２２とは同一半導体基板２４に形成された半導体素子により構成されている。
【００２５】
この電力増幅器２０においては、バイアス電圧供給側の第１の抵抗素子Ｒ２１は、接地側の第２の抵抗素子Ｒ２２および第３の抵抗素子Ｒ２３に比べ、抵抗温度係数が大きいことから、周囲の温度変動に応じてＦＥＴ２１のゲート端子Ｇに供給される電圧は変動する。
これにより、電力増幅器２０に各温度に応じて最適なバイアス電圧が供給される。その結果、基本特性、特に、線形性の劣化を防止することができる。
また、ＦＥＴ２１と第１の抵抗素子Ｒ２１と第２の抵抗素子Ｒ２２とは同一半導体基板に形成されていることから、従来のように、いわゆるチップ抵抗で構成されているバイアス回路に比べて、部品点数を削減することができることから、小型化を実現することができる利点がある。
【００２６】
なお、第３の抵抗素子Ｒ２３を、第１の抵抗素子Ｒ２１および第２の抵抗素子Ｒ２２より温度係数が小さく、かつ、抵抗値を可変とすることが可能な抵抗素子により構成することにより、バイアス電流を任意の設定値に調整することが可能となる。
【００２７】
第３実施形態
図３は、本発明に係る電力増幅器の第３の実施形態を示す回路図である。
【００２８】
本電力増幅器３０は、図３に示すように、ＦＥＴ（電界効果トランジスタ）３１と、正のバイアス電圧Ｖｇｇが供給されるバイアス電圧供給端子３２と、電源電圧Ｖｄｄが供給される電源電圧供給端子３３と、接地電位（基準電位）ＧＮＤと、第１の抵抗素子Ｒ３１と、第１の抵抗素子Ｒ３１より温度係数が小さい第２の抵抗素子Ｒ３２と、第１の抵抗素子Ｒ３１より温度係数が小さい第３の抵抗素子Ｒ３３とを有している。
【００２９】
第１の抵抗素子Ｒ３１の第１端子と第２の抵抗素子Ｒ３２の第１端子が接続され、第２の抵抗素子Ｒ３２の第２端子が第３の抵抗素子Ｒ３３の第１端子に接続され、その接続点ＮＤ３１がＦＥＴ３１のゲート端子Ｇに接続されている。
第１の抵抗素子Ｒ３１の第２端子がバイアス電圧供給端子３２に接続され、第３の抵抗素子Ｒ３３の第２端子が接地電位ＧＮＤに接続されている。
ＦＥＴ３１のドレイン端子Ｄは電源電圧供給端子３３に接続され、ソース端子Ｓが接地電位ＧＮＤに接続されている。
そして、ＦＥＴ３１と第１の抵抗素子Ｒ３１は同一半導体基板３４に形成された半導体素子により構成されている。
【００３０】
この電力増幅器３０においては、バイアス電圧供給側の第１の抵抗素子Ｒ３１および第２の抵抗素子Ｒ３２は、接地側の第３の抵抗素子Ｒ３３に比べ、抵抗温度係数が大きいことから、周囲の温度変動に応じてＦＥＴ３１のゲート端子Ｇに供給される電圧は変動する。
これにより、電力増幅器３０に各温度に応じて最適なバイアス電圧が供給される。その結果、基本特性、特に、線形性の劣化を防止することができる。
また、ＦＥＴ３１と第１の抵抗素子Ｒ３１とは同一半導体基板に形成されていることから、従来のように、いわゆるチップ抵抗で構成されているバイアス回路に比べて、部品点数を削減することができることから、小型化を実現することができる利点がある。
【００３１】
なお、第２の抵抗素子Ｒ３２および第３の抵抗素子Ｒ３３を、第１の抵抗素子Ｒ３１より温度係数が小さく、かつ、抵抗値を可変とすることが可能な抵抗素子により構成することにより、バイアス電流を任意の設定値に調整することが可能となる。
【００３２】
第４実施形態
図４は、本発明に係る電力増幅器の第４の実施形態を示す回路図である。
本第４の実施形態に係る電力増幅器４０は、ＦＥＴを多段に配置した具体的なパワーアンプモジュール（電力増幅器）の構成例である。
【００３３】
本電力増幅器４０は、複数段のＦＥＴ、本実施形態では２段のＦＥＴ４１，ＦＥＴ４２を有している。
そして、電力増幅器４０は、図４に示すように、ＦＥＴ４１のバイアス回路４３、ＦＥＴ４２のバイアス回路４４、バイアス回路４３のＦＥＴ４１のゲート端子Ｇとの接続点ＮＤ４１と入力端子ＴＩＮとの間に接続された入力整合回路４５、ＦＥＴ４１のドレイン端子Ｄとバイアス回路４４のＦＥＴ４２のゲート端子Ｇとの接続点ＮＤ４２に接続された段間整合回路４６、ＦＥＴ４２のドレイン端子Ｄと出力端子ＴＯＵＴ  との間に接続された出力整合回路４７を有している。
【００３４】
バイアス回路４３は、正のバイアス電圧Ｖｇｇが供給されるバイアス電圧供給端子４８と接地電位ＧＮＤとの間に抵抗素子Ｒ４１と抵抗素子Ｒ４２が直列に接続され、抵抗素子Ｒ４１と抵抗素子Ｒ４２の接続点ＮＤ４１がＦＥＴ４１のゲート端子Ｇに接続されている。
ＦＥＴ４１のドレイン端子Ｄは電源電圧Ｖｄｄの供給端子４９に接続され、ソース端子Ｓが接地されている。
【００３５】
バイアス回路４４は、正のバイアス電圧Ｖｇｇが供給されるバイアス電圧供給端子４８と接地電位ＧＮＤとの間に抵抗素子Ｒ４３と抵抗素子Ｒ４４が直列に接続され、抵抗素子Ｒ４３と抵抗素子Ｒ４４の接続点ＮＤ４２がＦＥＴ４２のゲート端子Ｇに接続されている。
ＦＥＴ４２のドレイン端子Ｄは電源電圧Ｖｄｄの供給端子４９に接続され、ソース端子Ｓが接地されている。
【００３６】
以上の構成を有する電力増幅器４０において、抵抗素子Ｒ４１と抵抗素子Ｒ４３は、ＦＥＴ４１およびＦＥＴ４２と同一化合物半導体基板５０に形成された化合物半導体抵抗素子により構成されている。
この化合物半導体抵抗素子Ｒ４１，Ｒ４３の抵抗値は共に２．５ｋΩである。また、抵抗素子Ｒ４２と抵抗素子Ｒ４４は、金属皮膜で形成されたいわゆるチップ抵抗である。
このチップ抵抗素子Ｒ４２，Ｒ４４の抵抗値は共に５００Ωである。
【００３７】
化合物半導体抵抗素子Ｒ４１，Ｒ４３の温度係数は３５００ｐｐｍ／°Ｃ、チップ抵抗素子Ｒ４２，Ｒ４４の温度係数は−１００〜１００ｐｐｍ／°Ｃで、チップ抵抗素子Ｒ４２，Ｒ４４は化合物半導体抵抗素子Ｒ４１，Ｒ４３に比べ、温度係数は無視できるほど小さい。
【００３８】
図５は、図４の電力増幅器において、バイアス電圧Ｖｇｇを２．７Ｖ、温度使用範囲を−３０°Ｃ〜＋８５°Ｃにしたとき、抵抗素子Ｒ４１の抵抗値と温度との関係を示す図である。図５において、横軸が温度Ｔを、縦軸が抵抗値Ｒをそれぞれ表している。
また、図６は、図４の電力増幅器において、抵抗素子Ｒ４１の抵抗値とＦＥＴゲートに供給されるゲートバイアス電圧Ｖｇとの関係を示す図である。図６において、横軸が抵抗値Ｒを、縦軸がゲートバイアス電圧Ｖｇをそれぞれ表している。
なお、抵抗素子Ｒ４３についても、抵抗素子Ｒ４１と同等の特性を示す。
【００３９】
図６より、ＦＥＴのゲートに供給されるバイアス電圧Ｖｇは、２５°Ｃのとき０．３５Ｖ、−３０°Ｃのとき０．４２Ｖ、＋８５°Ｃのとき０．２９Ｖと低温では電圧が増加し、高温では電圧が低下する。
これにより、電力増幅器４０の温度補償効果を得ることができる。
【００４０】
また、電力増幅器の線形性を示す特性として隣接チャネル漏洩電力（ＡＣＰＲ：Ａｄｊａｃｅｎｔ  Ｃｈａｎｎｅｌ  Ｐｏｗｅｒ  Ｒａｔｉｏ）特性がある。
【００４１】
図７は、周囲温度に対する電力増幅器のＡＣＰＲ特性を示す図である。
図７において、横軸が温度Ｔを、縦軸がＡＣＰＲをそれぞれ表している。
図７中、Ａで示す曲線が本実施形態における電力増幅器４０のＡＣＰＲ特性を示し、Ｂで示す曲線が従来の電力増幅器のＡＣＰＲ特性を示している。
【００４２】
従来の電力増幅器の曲線Ｂは、２５°ＣでＡＣＰＲは−５５ｄＢｃであるのに対し、−３０°Ｃでは−５０ｄＢｃ、＋８５°Ｃでは−４８ｄＢｃと、全温度において５〜７ｄＢの劣化が見られる。
【００４３】
これに対して、本実施形態における電力増幅器の曲線Ａは、２５°ＣでＡＣＰＲは−５５ｄＢｃであるのに対し、−３０°Ｃでは−５４ｄＢｃ、＋８５°Ｃでは−４５３Ｂｃと、全温度において変化量が＋２ｄＢ以内のフラットで良好な特性を示し、バイアス回路の優れた温度補償効果が得られている。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、周囲温度変動に対する電力増幅器の線形性の劣化を、最小にすることができる。
また、バイアス回路に使用する抵抗素子の一部をＦＥＴと同じ半導体基板に形成するために、電力増幅器の小型化が可能となる。
また、温度係数の小さい側の抵抗素子に、抵抗値を可変とすることが可能な抵抗素子を用いることにより、ＦＥＴのしきい値ばらつきによるバイアス電流の変動に対しても、最適なバイアス電流値に設定することができる。
【図面の簡単な説明】
【図１】本発明に係る電力増幅器の第１の実施形態を示す回路図である。
【図２】本発明に係る電力増幅器の第２の実施形態を示す回路図である。
【図３】本発明に係る電力増幅器の第３の実施形態を示す回路図である。
【図４】本発明に係る電力増幅器の第４の実施形態を示す回路図である。
【図５】図４の電力増幅器において、バイアス電圧Ｖｇｇを２．７Ｖ、温度使用範囲を−３０°Ｃ〜＋８５°Ｃにしたとき、抵抗素子Ｒ４１の抵抗値と温度との関係を示す図である。
【図６】図４の電力増幅器において、抵抗素子Ｒ４１の抵抗値とＦＥＴゲートに供給されるゲートバイアス電圧Ｖｇとの関係を示す図である。
【図７】周囲温度に対する電力増幅器のＡＣＰＲ特性を示す図である。
【図８】従来の電力増幅器のバイアス回路を示す回路図である。
【符号の説明】
１０…電力増幅器、１１…ＦＥＴ、１２…バイアス電圧供給端子、１３…電源電圧供給端子、１４…半導体基板、ＧＮＤ…接地電位（基準電位）、Ｒ１１…第１の抵抗素子、Ｒ１２…第２の抵抗素子、２０…電力増幅器、２１…ＦＥＴ、２２…バイアス電圧供給端子、２３…電源電圧供給端子、２４…半導体基板、ＧＮＤ…接地電位（基準電位）、Ｒ２１…第１の抵抗素子、Ｒ２２…第２の抵抗素子、Ｒ２３…第３の抵抗素子、３１…ＦＥＴ、３２…バイアス電圧供給端子、３３…電源電圧供給端子、３４…半導体基板、ＧＮＤ…接地電位（基準電位）、Ｒ３１…第１の抵抗素子、Ｒ３２…第２の抵抗素子、Ｒ３３…第３の抵抗素子、４０…電力増幅器、４１，４２…ＦＥＴ、４３，４４…バイアス回路、４５…入力整合回路、４６…段間整合回路、４７…出力整合回路、４８…バイアス電圧供給端子、４９…電源電圧供給端子、５０…化合物半導体基板、Ｒ４１，Ｒ４３…化合物半導体抵抗素子、Ｒ４２，Ｒ４４…チップ抵抗素子。
【図１】
2004297552.tif 000003
【図２】
2004297552.tif 000004
【図３】
2004297552.tif 000005
【図４】
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【図５】
2004297552.tif 000007
【図６】
2004297552.tif 000008
【図７】
2004297552.tif 000009
【図８】
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