(57)【要約】【課題】半透過型の液晶表示装置及びその製造方法において、接続不良等を発生させることなく工程負担及び製造コストを低減することのできる装置及び方法を提供する。【解決手段】厚型樹脂膜５及びこれを貫く上層コンタクトホール５１の形成後に、一つのレジストパターン８の下で、ゲート絶縁膜１５を貫く下層コンタクトホール４１の作成と、透明画素電極形成のためのＩＴＯ膜のパターニングとを一括して行う。詳しくは、ＩＴＯ膜の堆積後にレジストパターン８を設けるにあたり、パッド用配線１４ａの端部では、上層コンタクトホール５１の内縁より内側に、サイドエッチング寸法及びマージンの分だけ、より径の小さい開口８１を設ける。そして、（１）レジストパターン８に沿ったＩＴＯ膜のパターニング、（２）バッファードフッ酸等のエッチング液による下層コンタクトホール４１の作成、及び（３）ＩＴＯ膜の「ひさし状部分」６ａの除去という３段階のエッチングを行う。【選択図】　図１
2004004680.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１導電層のパターンと、
前記第１導電層のパターン上に配置され、前記パターンに対応する位置に開口を有する第１絶縁膜と、
前記第１絶縁膜の開口よりも大きな径を有し、その内壁が第２導電層で覆われるコンタクトホールを有する第２絶縁膜と、
前記第２導電層上に形成され、前記コンタクトホールを介して前記第１導電層と接続する第３導電層を備え、
前記第１絶縁膜の開口の上端と前記第２導電層の開口は同一形状であることを特徴とする表示装置用配線基板。
【請求項２】
前記第２絶縁膜は、膜厚１μｍ以上の絶縁性樹脂膜であることを特徴とする請求項１に記載の表示装置用配線基板。
【請求項３】
前記表示装置用配線基板は、前記第２導電層および前記第３導電層のうち少なくとも一方と同一の導電材料からなる画素電極をマトリクス状に備えたことを特徴とする請求項１記載の表示装置用配線基板。
【請求項４】
前記画素電極は、前記第２導電層および前記第３導電層から構成され、一方が光透過性の導電膜、他方が光反射性の導電膜からなることを特徴とする請求項３記載の表示装置用配線基板。
【請求項５】
前記表示装置用配線基板は、半透過型液晶表示装置に用いられることを特徴とする請求項４記載の表示装置用配線基板。
【請求項６】
前記光反射性の導電膜でなる前記画素電極に対応する位置の前記第２絶縁膜は凹凸パターンを有することを特徴とする請求項４記載の表示装置用配線基板。
【請求項７】
前記第２絶縁膜は、前記光透過性の導電膜でなる前記画素電極に対応する位置が切りかかれた開口を有することを特徴とする請求項４記載の表示装置用配線基板。
【請求項８】
前記表示装置用配線基板は、有機ＥＬ表示装置に用いられることを特徴とする請求項１記載の表示装置用配線基板。
【請求項９】
前記第２導電層がＥＬ素子の陽極、前記第３導電層がＥＬ素子の陰極と同一導電材料で構成されることを特徴とする請求項８記載の表示装置用配線基板。
【請求項１０】
絶縁基板上に、第１導電層のパターンを形成する工程と、
これを覆う第１絶縁膜を成膜する工程と、
さらにこの第１絶縁膜上に形成され、前記第１導電層のパターンに対応する位置にコンタクトホールを有する第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２導電層を形成する工程と、
前記コンタクトホールよりも径の小さい開口を有するパターンマスクを用いて前記第２導電層をパターニングする第１パターニング工程と、
前記パターンマスクを用いて、前記第２導電層の開口を介して、前記第１絶縁膜をエッチングし、前記開口よりも径の大きなコンタクトホールを形成することにより、前記第１導電層を露出する第２パターニング工程と、
前記第１絶縁膜のコンタクトホールをマスクとして前記第２導電層をパターニングする第３パターニング工程と、
前記パターンマスクを除去し、前記第１および第２絶縁膜のコンタクトホールを介して前記第１導電層と接続する第３導電層を形成する工程とを含むことを特徴とする配線基板の形成方法。
【請求項１１】
前記第１絶縁膜および前記第２絶縁膜間に更に第３絶縁膜を有し、前記第３絶縁膜は、前記第１絶縁膜と同一工程でエッチング処理されることを特徴とする請求項３記載の配線の製造方法。
【請求項１２】
前記第２のパターニング工程において、第３絶縁膜が、前記第１絶縁膜よりもサイドエッチングの速度が大きいことを特徴とする請求項１１記載のアレイ基板の製造方法。
【請求項１３】
前記第１絶縁膜が、下層絶縁膜と、その上層に配される上層絶縁膜からなり、前記第２のパターニング工程において、前記上層絶縁膜が前記下層絶縁膜よりもサイドエッチングの速度が大きいことを特徴とする請求項１１記載のアレイ基板の製造方法。
【請求項１４】
前記第２のパターニング工程がウェットエッチングにより行われることを特徴とする請求項１２または１３記載のアレイ基板の製造方法。
【請求項１５】
前記ウェットエッチングの際、エッチング液としてバッファードフッ酸を用いることを特徴とする請求項１４記載のアレイ基板の製造方法。
【請求項１６】
前記第２のエッチングがドライエッチングにより行われることを特徴とする請求項１２または１３記載のアレイ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置等の表示装置に用いられる配線基板及びその製造方法に関する。特には、厚型樹脂膜を備えた配線基板に関する。
【０００２】
【従来の技術】
近年、ＣＲＴディスプレイに代わる表示装置として、平面型の表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から注目を集めている。特には、各画素電極にスイッチ素子が電気的に接続されて成るアクティブマトリクス型液晶表示装置は、隣接画素間でクロストークのない良好な表示画像を実現できることから、液晶表示装置の主流となっている。
【０００３】
以下に、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）をスイッチ素子とする光透過型のアクティブマトリクス型液晶表示装置を例にとり説明する。
【０００４】
アクティブマトリクス型液晶表示装置は、アレイ基板と対向基板との間に配向膜を介して液晶層が保持されて成っている。アレイ基板においては、ガラスや石英等の透明絶縁基板上に、複数本の信号線と複数本の走査線とが絶縁膜を介して格子状に配置され、格子の各マス目に相当する領域にＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の透明導電材料からなる画素電極が配される。そして、格子の各交点部分には、オン画素とオフ画素とを電気的に分離し、且つオン画素への映像信号を保持する機能を有するスイッチング素子としてのＴＦＴが配置される。ＴＦＴのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極に電気的に接続されている。
【０００５】
対向基板は、ガラス等の透明絶縁基板上にＩＴＯから成る対向電極が配置され、またカラー表示を実現するのであればカラーフィルタ層が配置されて構成されている。
【０００６】
液晶表示装置の表示領域外周部では、アレイ基板が対向基板から突き出して棚状の接続領域をなしており、この接続領域に配列される接続パッドと、外部駆動系統からの入力を行うための端子とが接続される。また、対向基板の端縁の部分とアレイ基板との間にシール材が配置されて、液晶層の四周を封止している。
【０００７】
このようなアクティブマトリクス液晶表示装置の製造コストを低減する上で、アレイ基板製造のための工程数が多く、そのためアレイ基板のコスト比率が高いという問題があった。
【０００８】
そこで、特開平９−１６００７６号においては、画素電極を最上層に配置し、これに伴い信号線、ソース、ドレイン電極と共に、半導体被膜等を同一のマスクパターンに基づいて一括してパターニングを行った後、ソース電極と画素電極とを接続するソース電極用コンタクトホールの作製と共に、信号線や走査線の接続端を露出するための外周部コンタクトホールの作製を同時に行うことが提案されている。これにより、少ないマスク数で生産性を向上でき、しかも製造歩留まりを低下させることもない。
【０００９】
ここで、走査線の接続端等を露出するための外周部コンタクトホールを作成するためには、層間絶縁膜だけでなく、ゲート絶縁膜をも貫く必要がある。そのため、酸化シリコン層を含むゲート絶縁膜と、窒化シリコン膜からなる層間絶縁膜とを同時に貫くことのできるように、ＢＨＦ等を用いたウェットエッチングを行っていた（特開２０００−２６７５９５号）。
【００１０】
一方、このようなアレイ基板において、バックライト光の利用効率を向上させるように画素部分の開口率を向上させることが求められている。また、反射型の平面表示装置に用いる場合には、画素電極の面積比率を増やすことにより光の有効反射率を向上させることが求められている。
【００１１】
そこで、近年、画素開口率や光反射率を向上すべく、絶縁性の厚型樹脂膜を介して、アレイ基板の配線パターンやＴＦＴの上層に画素電極を配置し、画素電極の外周の縁部を信号線及び走査線と重ね合わせることが行われている。厚型樹脂膜は、一般に１〜１０μｍ、典型的には２〜４μｍの厚さを有する低誘電率の有機樹脂からなり、これを介して重ねられる画素電極と信号線等との間での、電気容量の発生や短絡のおそれを充分に小さくすることを可能にするものである。
【００１２】
従前は、遮光膜が、対向基板上またはアレイ基板上にあって、ＴＦＴの個所のみならず、画素電極の縁部と信号線との間の間隔、及び、画素電極の縁部と走査線との間の間隔を覆う個所にも設けられていた。これは、画素電極と信号線または走査線とが重なることによる不所望の電気容量や短絡を充分に防止しつつ、画素電極のパターンと信号線または走査線のパターンとの位置ずれを吸収し、該間隔からの光漏れを確実に防止するために必要であったのである。
【００１３】
厚型樹脂膜を配置する構成により、位置合わせマージンに起因する画素開口の損失をなくすことができるので、画素開口率を大きく向上することができる。
【００１４】
特に、反射型の液晶表示装置に用いるアレイ基板にあっては、アルミニウム（Ａｌ）等からなる反射型の画素電極をアレイパターンの最上層に形成し、この反射型電極層と下方の配線層との間に厚型の樹脂膜を配することが行われている。この厚型樹脂膜は、反射型画素電極の縁部が走査線、信号線及びＴＦＴに被さるように配置することを可能にし、それだけ画素電極面積を向上させることで、光利用効率を向上させるものである。厚型樹脂膜が介在することにより、重ね合わせによる寄生容量の増大が防がれている。また、厚型樹脂膜は、一般には、絶縁基板面からの画素電極の高さを均一にし、液晶層の厚さを均一にするための平坦化膜としての役割も果たす。
【００１５】
【発明が解決しようとする課題】
最近、携帯情報端末や携帯電話における表示装置の要求性能が向上するにつれて、半透過型または透過反射兼用型と呼ばれる形式の表示装置の使用が検討されるようになった。これは、一つの画素電極中に光透過性を有する透明導電膜（ＩＴＯ等）と、光反射性を有する反射電極とを備えたものであり、太陽光の下などの明るい環境では反射電極板（反射型画素電極部分）での外光の反射により表示を行い、暗い環境では透明導電膜部分、すなわち透明電極部分を通るバックライト光により表示を行うのである。
【００１６】
このような半透過型の表示装置であると、画素電極を形成するのに２種の導電層が必要であり、それぞれパターニングを行う必要があった。そのため、半透過型でない反射型の液晶表示装置を作成する場合に比べて、パターニング工程（ＰＥＰ：　Ｐｈｏｔｏ　Ｅｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ）が一つ増加してしまう。パターニング工程数が増える分だけ必要なマスクパターンの枚数が増加し、レジスト樹脂の塗布、現像、エッチング、レジスト剥離及び洗浄の一連の工程数が増加し、それだけ、工程負担及び製造コストの増大を招く。
【００１７】
パターニング工程数を減少する目的で、例えば、厚型樹脂膜のパターンをそのままマスクとして、ゲート絶縁膜等を貫くコンタクトホールを作成することも考えられる。厚型樹脂膜のコンタクトホールに整合した形のコンタクトホールをゲート絶縁膜等に設けるのである。
【００１８】
しかし、この場合、ゲート絶縁膜のサイドエッチング等に起因して、オーバーハング部分が生じ、これにより、コンタクトホールを被覆する導電膜に不連続個所（いわゆる「段切れ」）が生じてしまうという問題があった。
【００１９】
本発明は、上記問題点に鑑みなされたものであり、表示装置及びその製造方法において、接続不良等を発生させることなく製造効率を向上し、製造コスト及び工程負担を低減することのできる装置及び方法を提供するものである。
【００２０】
【課題を解決するための手段】
本発明のアレイ基板は、基板上に形成された第１導電層のパターンと、前記第１導電層のパターン上に配置され、前記パターンに対応する位置に開口を有する第１絶縁膜と、前記第１絶縁膜の開口よりも大きな径を有し、その内壁が第２導電層で覆われるコンタクトホールを有する第２絶縁膜と、前記第２導電層上に形成され、前記コンタクトホールを介して前記第１導電層と接続する第３導電層を備え、前記第１絶縁膜の開口の上端と前記第２導電層の開口は同一形状であることを特徴とする。
【００２１】
例えば、絶縁基板上の第１導電層のパターンと、これを覆うゲート絶縁膜と、さらにこの上に形成される第２導電層のパターンとからなり、略平行に配列される走査線と、これに前記ゲート絶縁膜を介して略直交するように配列される信号線と、これら走査線及び信号線の各交点近傍に設けられるスイッチング素子とを含む積層配線パターンと、前記積層配線パターンを覆う厚さ１μｍ以上の絶縁性の樹脂膜と、この樹脂膜の上に配置される第３導電層のパターン及び第４導電層のパターンと、前記の第３及び第４導電層のパターンの少なくともいずれかからなり、画素領域にマトリクス状に配列される画素電極と、前記樹脂膜及び前記ゲート絶縁膜を貫き前記第１導電層のパターンを部分的に露出させる第１コンタクトホールと、前記樹脂膜を貫き前記第２導電層のパターンを部分的に露出させる第２コンタクトホールとを備えるアレイ基板において、前記第１及び第２コンタクトホールは、底面を含む略全体が前記第４導電層のパターンにより覆われ、また、前記第１コンタクトホールには、前記第３導電層からなり、底面から前記ゲート絶縁膜の端面の上縁に至る領域が省かれた穴あき状のパターンが配されている。
【００２２】
上記構成により、パターニングの工程数を少なくすることができ、これにより、製造効率を向上し、製造コスト及び工程負担を低減することができる。
【００２３】
前記積層配線パターンと前記樹脂膜との間に、層間絶縁膜といった、非樹脂材料からなる絶縁膜が介在される場合、前記の第１コンタクトホールの穴あき状のパターンは、底面から該絶縁膜の端面の上縁に至る領域が省かれたものである。
【００２４】
本発明のアレイ基板の製造方法は、例えば、絶縁基板上に、第１導電層のパターンと、これを覆うゲート絶縁膜と、さらにこの上に形成される第２導電層のパターンとを形成し、これにより、略平行に配列される走査線と、これに前記ゲート絶縁膜を介して略直交するように配列される信号線と、これら走査線及び信号線の各交点近傍に設けられるスイッチング素子とを含む積層配線パターンを設ける工程と、前記積層配線パターンを覆う厚さ１μｍ以上の絶縁性の樹脂膜、及びこれを貫く上層コンタクトホールを、感光性樹脂の塗布、露光、及び現像を経て作成する工程と、前記上層コンタクトホールの輪郭内にて、前記第１導電層のパターンを露出させる下層コンタクトホールをエッチングにより作成する工程と、この樹脂膜の上に、第３及び第４の導電層のパターンを形成し、この際に、少なくともこれらのうちの一方の導電層からなる画素電極を前記各スイッチング素子にそれぞれ対応して設ける工程とを含むアレイ基板の製造方法において、前記樹脂膜及び前記上層コンタクトホールの作成後、前記第３の導電層を堆積してから、前記各上層コンタクトホールの内壁の下縁より内側に開口を有するレジストパターンを作成する工程と、このレジストパターンに沿って前記第３の導電層をパターニングする第１のエッチングと、引き続き前記レジストパターンの下で、前記開口を通じてエッチング液を作用させ、サイドエッチング寸法が前記所定寸法より小さい条件で前記ゲート絶縁膜を除去することにより、前記下層コンタクトホールを、サイドエッチング後の内壁面が前記上層コンタクトホールの内壁の下縁よりも内側に位置するように作成する第２のエッチングと、さらに引き続き、前記レジストパターンの下面に沿って該レジストパターンの開口へと突き出している前記第３導電層のひさし状部分に対して、前記下層コンタクトホールを通じて裏面側からエッチング液を作用させることにより、該ひさし状部分を除去する第３のエッチングと、この後に前記レジストパターンを除去してから前記第４導電層の堆積及びパターニングを行う工程とを含む。
【００２５】
【発明の実施の形態】
＜実施例１＞
実施例１のアレイ基板及びその製造方法について図１〜８を用いて説明する。
【００２６】
図１は、実施例の製造方法の要部について説明するための、部分積層断面図による模式的な工程図である。図２は、実施例のアレイ基板１０についての模式的な平面図であり、図３及び図４は、それぞれ、実施例のアレイ基板１０を含む表示パネル１００についての画素部分及び周縁部の積層構造を示す。
【００２７】
まず、アレイ基板１０の構成について、図２〜４を用いて説明する。
【００２８】
図２〜３に示すように、下層の走査線１１と上層の信号線３１との交点付近には、走査線１１に印加されるパルス電圧にしたがい信号線３１から画素電極６への信号入力をスイッチングするためのＴＦＴ９が配置されている。ＴＦＴ９のゲート電極１１ａは走査線１１からの延在部により形成されており、ＴＦＴ９のドレイン電極３２は、信号線３１の延在部により形成されている。そして、ＴＦＴ９のソース電極３３は、透光性の厚型樹脂膜５を貫くコンタクトホール５３を通じて、画素電極６に電気的に接続している。
【００２９】
画素電極６は、走査線１１と信号線３１とにより画されるマス目状の領域（画素ドット領域）ごとに互いに電気的に絶縁されて配置され、該領域の略全体を覆うとともに両縁部が信号線３１と重ねられている。各画素電極６は、金属からなる、ここでは一つの反射画素電極７３と、ＩＴＯ等の光透過性を有する透明画素電極６３ａ，６３ｂ及び６３ｃとが組み合わさってなる。これら透明画素電極６３ａ，６３ｂ及び６３ｃは、反射画素電極７３の３つの窓状開口に対応する位置に配置され、反射画素電極の窓状開口の内縁部と透明画素電極６３ａ，６３ｂ及び６３ｃの外縁部が直接重ね合わされて互いに導通されている。
【００３０】
反射画素電極７３は、光散乱性を向上させるべく凸凹パターンが形成される。
【００３１】
透光性の厚型樹脂膜５は、例えば厚さが１μｍ以上であり、低誘電率の絶縁性の樹脂材料からなる。特には、アクリル系樹脂等の感光型の硬化性有機樹脂材料からなる。厚型樹脂膜５は、接続パッド１４の配置個所と、上層コンタクトホール５１〜５３の個所とを除き、アレイ基板上のほぼ全体を被覆する。
【００３２】
画素ドットの略中央では、反射画素電極７３により覆われる領域内で、走査線と同一材料で構成される補助容量線幅広部１２ａと、ソース電極３３から延在された補助容量用延在部３５と重ね合わされて画素電極６の補助容量を形成している。
【００３３】
図２及び図４に示すように、接続用周縁部では、厚型樹脂膜５の抜き領域５４中に、接続パッド１４が配列される。接続パッド１４は、走査線１１と同一工程で同一材料により作成され、該接続パッド１４から基板内側へと延在されるパッド用配線１４ａと、コンタクトホール４１，５１，５２及びこれらを覆うブリッジ状導電膜７１とにより、信号線３１の先端部３１ａに電気的に接続されている。ここで、パッド用配線１４ａの端部では、厚型樹脂膜５を貫く上層コンタクトホール５１の底部に、ゲート絶縁膜１５を貫く下層コンタクトホール４１が配置されている。一方、信号線の先端部３１ａには、厚型樹脂膜５を貫く上層コンタクトホール５２のみが配されている。
【００３４】
図１には、パッド用配線１４ａの基板内側の端部の個所に下層コンタクトホール４１を作成する工程について示す。この工程の概略は、以下の通りである。
【００３５】
まず、厚型樹脂膜５のパターンの上にレジストパターン８が設けられる。このレジストパターン８は、厚型樹脂膜５を貫く上層コンタクトホール５１の個所に、これより一回り径寸法の小さい開口８１を設けたものである。
【００３６】
このレジストパターン８の下で、下記（１）〜（３）の３段階のウェットエッチングが行われる。また、これに引き続き、ブリッジ状導電膜７１を形成する工程（４）が行われる。
【００３７】
（１）第１のエッチング（ＩＴＯパターンの形成；５ＰＥＰ（１）、図７）
ａ−ＩＴＯ膜のみをエッチングするシュウ酸溶液により、レジストパターン８の輪郭に沿ってａ−ＩＴＯ膜をパターニングする。これにより、開口８１の輪郭内を除いて上層コンタクトホール５１及びその近傍を覆うＩＴＯ膜パターン６１’が形成される。
【００３８】
同時に、画素領域では、透明画素電極６３ａ，６３ｂ及び６３ｃが形成される。
【００３９】
（２）第２のエッチング（スルーホールの形成；５ＰＥＰ（２））
酸化シリコン等からなるゲート絶縁膜１５がウェットエッチング液によりエッチングされて、ゲート絶縁膜１５を貫く下層コンタクトホール４１が形成される。このエッチングではサイドエッチングが大きく、形成される下層コンタクトホール４１は、レジストパターン８の開口８１よりもかなり径寸法が大きい。このため、開口８１の下縁と、下層コンタクトホール４１の上縁との間の領域には、ＩＴＯ膜が内側へと突き出した「ひさし状部分」６ａが形成される。
【００４０】
（３）第３のエッチング（ＩＴＯのバックエッチング；５ＰＥＰ（３）、図８）再びシュウ酸水溶液を用い、「ひさし状部分」６ａを除去する。この際、第２のエッチングにより形成された下層コンタクトホール４１を通じて、レジストパターン８の裏側からエッチング液が作用する。すなわち「バックエッチング」が行われる。
【００４１】
これら一連のパターニングの結果、下層コンタクトホール４１の個所が省かれた穴あきＩＴＯ膜パッチ６１が形成される。
【００４２】
この後、レジストパターン８の剥離、洗浄、ａ−ＩＴＯ膜のアニーリング（加熱による結晶化）を行う。
【００４３】
（４）最上層金属パターンの形成（６ＰＥＰ、図９）
モリブデン金属膜とアルミニウム金属膜との積層膜（Ｍｏ／Ａｌ）を堆積した後、さらなるレジストの塗布、フォトマスクを用いる露光、及び現像を行う。そして、エッチングにより、下層コンタクトホール４１及びこれに連なる上層コンタクトホール５１の個所から、その隣の上層コンタクトホール５２に至る領域を覆うブリッジ状導電膜７１を作成する。このとき、画素領域では、反射画素電極７３が形成される。
【００４４】
次ぎに、図５〜８を用いて、アレイ基板１０の製造工程について詳細に説明する。
【００４５】
なお、アレイ基板１０の製造の際には、一つの大判の原基板（例えば５５０ｍｍ　Ｘ　６５０ｍｍ）の状態で、所定寸法（例えば対角寸法２．２インチ）の領域ごとに、各液晶表示装置のための配線・成膜パターンを形成する。そして、同様に大判の状態で作成された対向基板用の原基板と、シール材及びスペーサを介して貼り合わされた後、各液晶表示装置に相当するセル構造体が切り出される。
【００４６】
（１）第１のパターニング（図５）
ガラス基板１８上に、スパッタ法によりモリブデン−タングステン合金膜（ＭｏＷ膜）を２３０ｎｍ堆積させる。そして、第１のフォトマスクを用いるパターニングにより、対角寸法２．２インチ（５６ｍｍ）の長方形領域ごとに、１７６本の走査線１１、その延在部からなるゲート電極１１ａ、及び、走査線１１と略同数の補助容量線（Ｃｓ配線）１２を形成する。図示の例で、補助容量線１２は、隣接する走査線１１の略中間に配されており、画素ドットごとに、信号線３１の配置個所近傍を避けて一つの略正方形状の幅広部１２ａを形成している。
【００４７】
また、同時に、周縁部では、接続パッド１４及びこれから延在されるパッド用配線１４ａを作成する。
【００４８】
（２）第２のパターニング（図６）
まず、第１ゲート絶縁膜１５ａをなす３５０ｎｍ厚の酸化シリコン膜（ＳｉＯｘ膜）を堆積する。表面をフッ酸で処理した後、さらに、第２ゲート絶縁膜１５ｂをなす４０〜５０ｎｍの窒化シリコン膜（ＳｉＮｘ膜）、ＴＦＴ９の半導体膜３６を作成するための５０ｎｍ厚のアモルファスシリコン（ａ−Ｓｉ：Ｈ）層、及び、ＴＦＴ９のチャネル保護膜２１等を形成するための膜厚２００ｎｍの窒化シリコン膜（ＳｉＮｘ膜）を、大気に曝すことなく連続して成膜する（図３）。
【００４９】
レジスト層を塗布した後、第１のパターニングにより得られた走査線１１等のパターンをマスクとする裏面露光技術により、各ゲート電極１１ａ上にチャネル保護膜２１を作成する。
【００５０】
（３）第３のパターニング（図６）
良好なオーミックコンタクトが得られるように、アモルファスシリコン（ａ−Ｓｉ：Ｈ）層の露出する表面をフッ酸で処理した後、低抵抗半導体膜３７を作成するための５０ｎｍ厚のリンドープアモルファスシリコン（ｎ＋ａ−Ｓｉ：Ｈ）層を上記と同様のＣＶＤ法により堆積する（図３）。
【００５１】
この後、スパッタ法により、２５ｎｍ厚のボトムＭｏ層、２５０ｎｍ厚のＡｌ層、及び、５０ｎｍ厚のトップＭｏ層からなる三層金属膜（Ｍｏ／Ａｌ／Ｍｏ）を堆積する。
【００５２】
そして、第３のフォトマスクを用いて、レジストを露光、現像した後、ａ−Ｓｉ：Ｈ層、ｎ＋ａ−Ｓｉ：Ｈ層、及び三層金属膜（Ｍｏ／Ａｌ／Ｍｏ）を一括してパターニングする。この第３のパターニングにより、対角寸法２．２インチ（５６ｍｍ）の長方形領域ごとに、２２０×３本の信号線３１と、各信号線３１から延在するドレイン電極３２と、ソース電極３３とを作成する。
【００５３】
また、同時に、補助容量線１２の幅広部１２ａにほぼ重なり合うように、幅広部１２ａより外周の縁から少しはみ出す補助容量用延在部（Ｃｓ用パターン）３５が配されている。この補助容量用延在部３５は、ソース電極３３から信号線３１に沿って延在される直線配線３３ａからさらに延在された矩形状のパターンである。
【００５４】
（４）第４のパターニング
上記のように得られた多層膜パターンの上に、アクリル樹脂からなるポジ型の感光性の硬化性樹脂液を、コーターにより、乾燥後の膜厚が２μｍとなるよう均一に塗布する。そして、以下に説明するような露光操作を行った後、現像、紫外線照射、ポストベーク、及び洗浄の操作を行う。紫外線照射は、厚型樹脂膜５中の未反応部分を低減させることにより、厚型樹脂膜５の光透過率を向上させる操作である。
【００５５】
露光操作は、上層コンタクトホール５１〜５３を設ける個所、及び接続パッドのための抜き領域５４では、強い露光を行い、反射画素電極領域内の凹部５６を設ける個所では、弱い露光を行うようにする（図２〜３参照）。
【００５６】
例えば、２枚のフォトマスクを用意し、一方フォトマスクの下で強い露光を行い、他方のフォトマスクの下で弱い露光を行うことができる。この「強い露光」及び「弱い露光」は、露光強度及び露光時間の調整により、有効な光線の積算露光量に適宜差を設けることにより行うことができる。
【００５７】
「強い露光」を受けた個所に、厚型樹脂膜５を貫く上層コンタクトホール５１〜５３及びパッド用抜き領域５４が作成されるが、「弱い露光」を受けた個所には、例えば１μｍの深さをもつ凹部５６が形成される。
【００５８】
反射画素電極７３を配置する領域に、多数の凹部５６が設けられることにより、反射画素電極７３に光散乱機能をもたせるための凹凸パターンが形成される。
【００５９】
厚型樹脂膜５は、図示の例で、液晶表示装置に組み立てられた場合に液晶層の厚さを略均一にする平坦化膜の役割を果たすとともに、画素電極を信号線等に重ねられるようにすることで、光利用効率を向上させる役割を果たす。
【００６０】
上記の説明において、厚型樹脂膜５がポジ型の感光性樹脂により形成されるとして説明したが、ネガ型の感光性樹脂を用いることも可能である。この場合、露光を行わない領域と、強い露光を行う領域とが入れ替わるが、弱い露光を行う領域は全く同様である。
【００６１】
また、上記の説明においては、２枚のフォトマスクを用いる代わりに、所定領域にメッシュパターンを有するフォトマスクを用いて、すなわち、いわゆるハーフトーンパターニングを採用することにより積算露光量に段差を設けることもできる。
【００６２】
（５）第５のパターニング（図７〜８、及び図１）
透明導電層として、４０ｎｍ厚のａ−ＩＴＯを堆積した後、レジストの塗布、露光及び現像を行う。そして、このレジストパターン８の下で、以下の３段階のエッチング操作を行う。レジストパターン８は、上層コンタクトホール５１の個所に開口を有する。パッド用配線１４ａの端部の個所では、開口８１の寸法が、上層コンタクトホール５１の内径（すなわち底面の径）より一回り小さい。
【００６３】
（５−１）ＩＴＯパターンの形成（図７）
まず、シュウ酸水溶液をエッチング液として、例えば４５℃にて約５０秒間処理することにより、レジストパターン８被覆個所以外のａ−ＩＴＯ膜を除去する。すなわち、レジストパターン８に沿った形状のａ−ＩＴＯ膜のパターンを作成する。
【００６４】
これにより、画素ドットごとに、透過画素電極６３をなす、３つの略矩形状のパターン６３ａ、６３ｂ及び６３ｃが形成される。
【００６５】
同時に、アレイ基板の周縁部においては、一対の上層コンタクトホール５１の壁面を覆うように、小穴と、より大きい穴とがあいたＩＴＯ膜パターン６１’が形成される。同時に、接続パッド１４を、その中心の線状領域を除いて覆うようにパッド被覆ＩＴＯ層６４’が形成される。
【００６６】
（５−２）スルーホール形成（図１上段）
次ぎに、バッファードフッ酸（ＢＨＦ、フッ化水素−フッ化アンモニウム緩衝液をエッチング液として例えば２８℃にて１２０秒間、スプレー方式により処理する。これにより、走査線１１（ゲート線）と同時に形成されたパッド用配線１４ａの上面を露出させるように、上層コンタクトホール５１の底面の領域内で、ゲート絶縁膜１５を除去する。バッファードフッ酸は、例えば６％のフッ化水素、及び３０％のフッ化アンモニウムを含むものである。エッチングの時間は、サイドエッチングが過大とならず、かつ、形成される下層コンタクトホール４１の内壁面が、４５°前後の傾斜のテーパー面をなすように設定される。
【００６７】
図１上段に示すように、スルーホール作成のためのウェットエッチングの際には、ゲート絶縁膜１５にかなりのサイドエッチングが生じる。そのため、レジストパターン８の開口８１の内径Ｄ１（底部の径）は、対応する樹脂膜の上層コンタクトホール５１〜５３の底部の内径Ｄ２よりも、両側にてサイドエッチングの寸法ｄに多少のマージンｍを加えた寸法だけ、小さく設定される。すなわち、Ｄ１＝Ｄ２−２（ｄ＋ｍ）である。マージンｍは、本実施例の具体例において、約２μｍである。
【００６８】
このマージンｍは、サイドエッチングの条件の多少のバラツキをも考慮して、ゲート絶縁膜１５を貫く下層コンタクトホール４１の上縁が、それぞれ対応する、厚型樹脂膜５を貫く上層コンタクトホール５１の下縁（底側の縁）よりも、必ず内側に来るように設定される。コンタクトホールの壁面を覆う導電層が、オーバーハング部分の形成により、いわゆる「段切れ」を起こすのを防止するためである。
【００６９】
（５−３）ａ−ＩＴＯのバックエッチング（図１中段及び図８）
再びシュウ酸水溶液をエッチング液として、例えば４５℃にて１５秒間処理することにより、ゲート絶縁膜１５のサイドエッチングに起因するａ−ＩＴＯの「ひさし状部分」６ａを除去する。図１中段に模式的に示すように、レジストパターン８の裏側へとエッチング液が回り込むことによるエッチング、すなわち「バックエッチング」が行われる。
【００７０】
このバックエッチングの完了後、レジストパターン８が剥離され、洗浄後に、ａ−ＩＴＯを結晶化させるためのアニーリングが行われる。
【００７１】
なお、バックエッチングの後には、コンタクトホール５１近傍を覆うパッチ状のＩＴＯ膜の内縁が、下層コンタクトホール４１の上縁と上層コンタクトホール５１の下縁との間の棚状領域内に位置する。そして、上記ＩＴＯ膜パターン６１’及びパッド被覆ＩＴＯ層６４’から下層コンタクトホール４１及び接続パッド１４露出部の個所が除かれる結果、周縁部には、１穴のＩＴＯ膜パッチ６１と、接続パッド１４の露出部を囲む縁取り状のＩＴＯ膜パッチ６４とが形成される。
【００７２】
（６）第６のパターニング（図８及び図１の下段）
スパッタ法により、５０ｎｍ厚のモリブデン金属膜と、この上の５０ｎｍ厚のアルミニウム金属膜とからなる積層膜（Ｍｏ／Ａｌ）を堆積する。この後、フォトマスクを用いてレジストパターンを形成後、ウェットエッチングによるパターニングにより、隣り合う一対の下層コンタクトホール４１，４２を覆うブリッジ状導電膜７１と、パッド被覆部７４と、各画素ドットの大部分を覆う反射画素電極７３とを作成する。
【００７３】
各画素ドットにおいて、反射画素電極７３は、先に形成された透過画素電極６３ａ，６３ｂ及び６３ｃの周縁部以外を露出するように透過用開口７３ａ，７３ｂ及び７３ｃをなしている。また、透過画素電極６３ａ，６３ｂ及び６３ｃの周縁部に重なり合わされることで、これら各画素電極６３ａ，６３ｂ及び６３ｃと電気的に導通している。
【００７４】
反射画素電極７３は、ＴＦＴ９の個所をも被覆しており、ソース電極３３上のコンタクトホール４３，５３により、ソース電極３３に、直接接続して導通している。また、反射画素電極７３は、信号線３１に沿った縁部が、厚型樹脂膜５を介して信号線３１の両縁と重ね合わされている。
【００７５】
このようにして、大判の原基板の状態のアレイ基板１０が完成する。
【００７６】
これに組み合わされる、対向基板１０２の原基板は、（ｉ）遮光層パターン（ブラックマトリクス）１０８の形成、（ｉｉ）各画素ドットにレッド（Ｒ）、ブルー（Ｂ）、グリーン（Ｇ）のカラーフィルタ層１０９の形成、（ｉｉｉ）柱状スペーサの形成、及び、（ｉｖ）対向電極１０７をなすＩＴＯ膜の成膜の各工程を経て作成される。
【００７７】
この後、いずれかの原基板にシール材１０５が塗布されて圧着、硬化を行う。スクライブによるセル構造体の切り出しの後、液晶材料１０３の注入及び注入口の封止により表示パネル１００本体を作成してから、ＴＣＰ及び駆動回路基板の装着、及びバックライト装置の組み付けを経て液晶表示装置が完成される。
【００７８】
なお、図３〜４では省略したが、アレイ基板１０及び対向基板１０２の液晶側の最表層には、これに接する液晶材料の配向を決めるための配向膜が、ポリイミド（ＰＩ）等からなる樹脂膜の形成、及びこれに続くラビング処理により形成されている。また、アレイ基板１０及び対向基板１０２の外面側には、偏光板１０４が貼り付けられる。
【００７９】
＜比較例１＞
次ぎに、図１０を用いて比較例の製造方法について説明する。
【００８０】
比較例のアレイ基板の製造方法においては、厚型樹脂膜５のパターンをマスクとして、その下層側のゲート絶縁膜のパターニングを行った。酸化シリコン膜または酸化窒化シリコン膜を一括してエッチングするために、上記実施例と同様、バッファードフッ酸を用いた。
【００８１】
この結果、図１０の上段に示すように、サイドエッチングに起因して、上層コンタクトホール５１の下縁が、下層コンタクトホール４１の上縁からコンタクトホール内方へと突き出して、下層コンタクトホール４１の全周にわたって縁部を覆うオーバーハングが形成された。そのため、上層及び下層のコンタクトホール５１，４１を覆う金属膜７１’を設けた際、金属膜７１’に「段切れ」７１ａが生じることとなった。
【００８２】
＜実施例２＞
実施例２のアレイ基板及びその製造方法について図１１〜１８を用いて説明する。
【００８３】
図１１は、実施例２の製造方法の要部について説明するための、部分積層断面図１による模式的な工程図１である。図１２は、実施例２のアレイ基板１０’についての模式的な平面図であり、図１３及び図１４は、それぞれ、実施例２のアレイ基板１０’を含む表示パネル１００’についての画素部分及び周縁部の積層構造を示す。
【００８４】
まず、アレイ基板１０’の構成について、図１２〜１４を用いて説明する。
【００８５】
画素部分においては、図１２〜１３に示すように、実施例１の場合と同様の構成において、層間絶縁膜４が透光性の厚型樹脂膜５に、下方から重ね合わされており（厚型樹脂膜５およびゲート絶縁膜１５間に層間絶縁膜４を更に備えた構造）、ＴＦＴ９のソース電極３３は、層間絶縁膜４及び透光性の厚型樹脂膜５を貫くコンタクトホール４３，５３を通じて、画素電極６に電気的に接続している。また、このコンタクトホール４３，５３の個所に、穴あきドーナツ状のＩＴＯ膜６２が形成されている。
【００８６】
周縁部においては、図１２及び図１４に示すように、実施例１の場合と同様の構成において、次のように構成される、各信号線３１の先端部３１ａと、接続パッド１４から基板内側へと延在されるパッド用配線１４ａとの接続個所で、画素電極と同時に形成されるブリッジ状導電膜７１が、コンタクトホール４１，４２，５１，５２の配置領域の全体を覆っている。
【００８７】
図１１には、パッド用配線１４ａの基板内側の端部の個所に下層コンタクトホール４１を作成する工程について示す。この工程の概略は、以下の通りである。
【００８８】
まず、厚型樹脂膜５のパターンの上にレジストパターン８が設けられる。このレジストパターン８は、厚型樹脂膜５を貫く上層コンタクトホール５１の個所に、これより一回り径寸法の小さい開口８１を設けたものである。
【００８９】
このレジストパターン８の下で、下記（１）〜（３）の３段階のウェットエッチングが行われる。また、これに引き続き、ブリッジ状導電膜７１を形成する工程（４）が行われる。
【００９０】
（１）第１のエッチング（ＩＴＯパターンの形成；５ＰＥＰ（１）、図１７）
ａ−ＩＴＯ膜のみをエッチングするシュウ酸溶液により、レジストパターン８の輪郭に沿ってａ−ＩＴＯ膜をパターニングする。これにより、上層コンタクトホール５１及びその近傍を覆うＩＴＯ膜パターン６１’が形成される。
【００９１】
同時に、画素領域では、透明画素電極６３ａ，６３ｂ及び６３ｃが形成される。
【００９２】
（２）第２のエッチング（スルーホールの形成；５ＰＥＰ（２））
窒化シリコンからなる層間絶縁膜４と、酸化シリコンからなるゲート絶縁膜１５とが、一つのウェットエッチング液によりエッチングされて、これら絶縁膜４，１５を貫く下層コンタクトホール４１が形成される。このエッチングではサイドエッチングが大きく、形成される下層コンタクトホール４１は、レジストパターン８の開口８１よりもかなり径寸法が大きい。このため、開口８１の下縁と、下層コンタクトホール４１の上縁との間の領域には、ＩＴＯ膜が内側へと突き出した「ひさし状部分」が形成される。
【００９３】
同時に画素領域では、層間絶縁膜４にソース電極３３を露出するコンタクトホール４３が形成される。
【００９４】
（３）第３のエッチング（ＩＴＯのバックエッチング；５ＰＥＰ（３）、図１８）
再びシュウ酸水溶液を用い、「ひさし状部分」６ａを除去する。この際、第２のエッチングにより形成された下層コンタクトホール４１を通じて、レジストパターン８の裏側からエッチング液が作用する。すなわち「バックエッチング」が行われる。
【００９５】
これら一連のパターニングの結果、下層コンタクトホール４１の個所が省かれた穴あきＩＴＯ膜パッチ６１が形成される。
【００９６】
この後、レジストパターン８の剥離、洗浄、ａ−ＩＴＯ膜のアニーリング（加熱による結晶化）を行う。
【００９７】
（４）最上層金属パターンの形成（６ＰＥＰ、図１９）
モリブデン金属膜とアルミニウム金属膜との積層膜（Ｍｏ／Ａｌ）を堆積した後、さらなるレジストの塗布、フォトマスクを用いる露光、及び現像を行う。そして、エッチングにより、図１１に示す下層コンタクトホール４１から、その隣の下層コンタクトホール４２（図１９）に至る領域を覆うブリッジ状導電膜７１を作成する。このとき、画素領域では、反射画素電極７３が形成される。
【００９８】
次ぎに、図１５〜１８を用いて、アレイ基板１０’の製造工程について詳細に説明する。
【００９９】
なお、アレイ基板１０’の製造の際には、一つの大判の原基板（例えば５５０ｍｍ　Ｘ６５０ｍｍ）の状態で、所定寸法（例えば対角寸法２．２インチ）の領域ごとに、各液晶表示装置のための配線・成膜パターンを形成する。そして、同様に大判の状態で作成された対向基板用の原基板と、シール材及びスペーサを介して貼り合わされた後、各液晶表示装置に相当するセル構造体が切り出される。
【０１００】
（１）第１のパターニング（図１５）
ガラス基板１８上に、スパッタ法によりモリブデン−タングステン合金膜（ＭｏＷ膜）を２３０ｎｍ堆積させる。そして、第１のフォトマスクを用いるパターニングにより、対角寸法２．２インチ（５６ｍｍ）の長方形領域ごとに、１７６本の走査線１１、その延在部からなるゲート電極１１ａ、及び、走査線１１と略同数の補助容量線１２を形成する。図示の例で、補助容量線１２は、２本の走査線１１の略中間に配されており、画素ドットごとに、信号線３１の配置個所近傍を避けて一つの略正方形状の幅広部１２ａを形成している。
【０１０１】
また、同時に、周縁部では、接続パッド１４及びこれから延在されるパッド用配線１４ａを作成する。
【０１０２】
（２）第２のパターニング（図１６）
まず、ゲート絶縁膜１５をなす３５０ｎｍ厚の酸化・窒化シリコン膜（ＳｉＯＮｘ膜）を堆積する。表面をフッ酸で処理した後、さらに、ＴＦＴ９の半導体膜３６を作成するための５０ｎｍ厚のアモルファスシリコン（ａ−Ｓｉ：Ｈ）層、及び、ＴＦＴ９のチャネル保護膜２１等を形成するための膜厚２００ｎｍの窒化シリコン膜（ＳｉＮｘ膜）を、大気に曝すことなく連続して成膜する（図１３）。
【０１０３】
レジスト層を塗布した後、第１のパターニングにより得られた走査線１１等のパターンをマスクとする裏面露光技術により、各ゲート電極１１ａ上にチャネル保護膜２１を作成する。
【０１０４】
（３）第３のパターニング（図１６）
良好なオーミックコンタクトが得られるように、アモルファスシリコン（ａ−Ｓｉ：Ｈ）層の露出する表面をフッ酸で処理した後、低抵抗半導体膜３７を作成するための５０ｎｍ厚のリンドープアモルファスシリコン（ｎ＋ａ−Ｓｉ：Ｈ）層を上記と同様のＣＶＤ法により堆積する（図１３）。
【０１０５】
この後、スパッタ法により、２５ｎｍ厚のボトムＭｏ層、２５０ｎｍ厚のＡｌ層、及び、５０ｎｍ厚のトップＭｏ層からなる三層金属膜（Ｍｏ／Ａｌ／Ｍｏ）を堆積する。
【０１０６】
そして、第３のフォトマスクを用いて、レジストを露光、現像した後、ａ−Ｓｉ：Ｈ層、ｎ＋ａ−Ｓｉ：Ｈ層、及び三層金属膜（Ｍｏ／Ａｌ／Ｍｏ）を一括してパターニングする。この第３のパターニングにより、対角寸法２．２インチ（５６ｍｍ）の長方形領域ごとに、２２０×３本の信号線３１と、各信号線３１から延在するドレイン電極３２と、ソース電極３３とを作成する。
【０１０７】
また、同時に、補助容量線１２の幅広部１２ａにほぼ重なり合うように、幅広部１２ａより外周の縁から少し、はみ出す補助容量用延在部３５が配されている。この補助容量用延在部３５は、ソース電極３３から信号線３１に沿って延在される直線配線３３ａからさらに延在された矩形状のパターンである。
【０１０８】
（４）第４のパターニング
上記のように得られた多層膜パターンの上に、５０ｎｍ厚の窒化シリコン膜からなる層間絶縁膜４を堆積する。
【０１０９】
引き続いて、アクリル樹脂からなるポジ型の感光性の硬化性樹脂液を、コーターにより、乾燥後の膜厚が２μｍとなるよう均一に塗布する。そして、以下に説明するような露光操作を行った後、現像、紫外線照射、ポストベーク、及び洗浄の操作を行う。紫外線照射は、厚型樹脂膜５中の未反応部分を低減させることにより、厚型樹脂膜５の光透過率を向上させる操作である。
【０１１０】
露光操作は、上層コンタクトホール５１〜５３を設ける個所、及び接続パッドのための抜き領域５４では、強い露光を行い、反射画素電極領域内の凹部５６を設ける個所では、弱い露光を行うようにする（図１２〜１３参照）。
【０１１１】
実施例１にて説明したと同様、ネガ型の感光性樹脂を用いることも可能であり、２枚のフォトマスクを用いる代わりに、所定領域にメッシュパターンを有するフォトマスクを用いて積算露光量に段差を設けることもできる。
【０１１２】
（５）第５のパターニング（図１７〜８、及び図１１）
透明導電層として、４０ｎｍ厚のａ−ＩＴＯを堆積した後、レジストの塗布、露光及び現像を行う。そして、このレジストパターン８の下で、以下の３段階のエッチング操作を行う。レジストパターン８は、上層コンタクトホール５１〜５３の個所に開口８１を有し、これら開口８１の寸法は、対応するコンタクトホールの内径（すなわち底面の径）よりも一回り小さい。
【０１１３】
（５−１）ＩＴＯパターンの形成（図１７）
まず、シュウ酸水溶液をエッチング液として、例えば４５℃にて約５０秒間処理することにより、レジストパターン８被覆個所以外のａ−ＩＴＯ膜を除去する。すなわち、レジストパターン８に沿った形状のａ−ＩＴＯ膜のパターンを作成する。
【０１１４】
これにより、画素ドットごとに、透過画素電極６３をなす、３つの略矩形状のパターン６３ａ、６３ｂ及び６３ｃが形成される。また、ソース電極３３の個所のコンタクトホール５３をその中心部を除いて覆うように、小穴のあいたＩＴＯ膜パターン６２’が形成される。
【０１１５】
同時に、アレイ基板の周縁部においては、一対の上層コンタクトホール５１〜５２を各コンタクトホールの中心部を除いて覆うように、小穴のあいたＩＴＯ膜パターン６１’が形成される。同時に、接続パッド１４を、その中心の線状領域を除いて覆うようにパッド被覆ＩＴＯ層６４’が形成される。
【０１１６】
（５−２）スルーホール形成（図１１上段）
次ぎに、バッファードフッ酸（ＢＨＦ、フッ化水素−フッ化アンモニウム緩衝液）をエッチング液として例えば２８℃にて、１２０秒間、スプレー方式により処理することにより、厚型樹脂膜５を貫く上層コンタクトホール５１〜５３の底面の領域内で、絶縁膜４，１５または層間絶縁膜４のみを除去してその下層の金属層を露出させる。バッファードフッ酸は、例えば６％のフッ化水素、及び３０％のフッ化アンモニウムを含むものである。エッチングの時間は、サイドエッチングが過大とならず、かつ、形成される下層コンタクトホール４１〜４３の内壁面が、４５°前後の傾斜のテーパー面をなすように設定される。
【０１１７】
図１１の上段に示すように、接続パッド１４から基板内側へと延びるパッド用配線１４ａの端部では、上層コンタクトホール５１の底部の輪郭内にて、ゲート絶縁膜１５及び層間絶縁膜４が同時に除去される。すなわち、これら絶縁膜１５，４を貫きバッド用配線１４ａの内側端部を露出させるパッド配線下層コンタクトホール４１が、作成される。
【０１１８】
また、これに隣接する信号線３１の端部３１ａの個所では、上層コンタクトホール５２の内側にて、層間絶縁膜４が除去されて、信号線の端部３１ａを露出させる信号線端下層コンタクトホール４２が作成される。同時に、各画素ドットにおいては、層間絶縁膜４を貫きソース電極３３を露出させるソース下層コンタクトホール４３が作成される。
【０１１９】
図１１上段に示すように、スルーホール作成のためのウェットエッチングの際には、絶縁膜１５，４にかなりのサイドエッチングが生じる。そのため、レジストパターン８の開口８１の内径Ｄ１（底部の径）は、対応する樹脂膜の上層コンタクトホール５１〜５３の底部の内径Ｄ２よりも、両側にてサイドエッチングの寸法ｄに多少のマージンｍを加えた寸法だけ、小さく設定される。すなわち、Ｄ１＝Ｄ２−２（ｄ＋ｍ）である。具体例において、マージンｍは約２μｍである。
【０１２０】
このマージンｍは、サイドエッチングの条件の多少のバラツキをも考慮して、絶縁膜１５，４を貫く下層コンタクトホール４１〜４３の上縁が、それぞれ対応する、厚型樹脂膜５を貫く上層コンタクトホール５１〜５３の下縁（底側の縁）よりも、必ず内側に来るように設定される。コンタクトホールの壁面を覆う導電層が、オーバーハング部分の形成により、いわゆる「段切れ」を起こすのを防止するためである。
【０１２１】
なお、バッファードフッ酸等のフッ酸系エッチング液を用いる場合、サイドエッチングの速度は、窒化シリコン膜からなる層間絶縁膜４において、ゲート絶縁膜１５におけるよりも一般にかなり大きいため、ゲート絶縁膜１５をも貫く下層コンタクトホール４１の壁面を容易に順テーパー状、すなわち緩やかな上向き斜面状とすることができる。
【０１２２】
（５−３）ａ−ＩＴＯのバックエッチング（図１１中段及び図１８）
再びシュウ酸水溶液をエッチング液として、例えば４５℃にて１５秒間処理することにより、絶縁膜１５，４のサイドエッチングに起因するａ−ＩＴＯの「ひさし状部分」６ａを除去する。図１１中段に模式的に示すように、レジストパターン８の裏側へとエッチング液が回り込むことによるエッチング、すなわち「バックエッチング」が行われる。
【０１２３】
このバックエッチングの完了後、レジストパターン８が剥離され、洗浄後に、ａ−ＩＴＯを結晶化させるためのアニーリングが行われる。
【０１２４】
なお、バックエッチングの後には、コンタクトホール５１〜５３近傍を覆うパッチ状のＩＴＯ膜の内縁が、下層コンタクトホール４１〜４３の上縁と上層コンタクトホールの下縁との間の棚状領域内に位置する。そして、上記ＩＴＯ膜パターン６１’〜６２’から下層コンタクトホール４１〜４３の個所が除かれる結果、周縁部には２穴のＩＴＯ膜パッチ６１が形成され、ソース電極３３上には穴あきドーナツ状のＩＴＯ膜パッチ６２が形成される。また、接続パッド１４の露出部を囲むように、穴あきＩＴＯ膜パッチ６４が形成される。
【０１２５】
（６）第６のパターニング（図１８及び図１１の下段）
スパッタ法により、５０ｎｍ厚のモリブデン金属膜と、この上の５０ｎｍ厚のアルミニウム金属膜とからなる積層膜（Ｍｏ／Ａｌ）を堆積する。この後、フォトマスクを用いてレジストパターンを形成後、ウェットエッチングによるパターニングにより、隣り合う一対の下層コンタクトホール４１，４２を覆うブリッジ状導電膜７１と、パッド被覆部７４と、各画素ドットの大部分を覆う反射画素電極７３とを作成する。
【０１２６】
各画素ドットにおいて、反射画素電極７３は、先に形成された透過画素電極６３ａ，６３ｂ及び６３ｃの周縁部以外を露出するように透過用開口７３ａ，７３ｂ及び７３ｃをなしている。また、透過画素電極６３ａ，６３ｂ及び６３ｃの周縁部に重なり合わされることで、これら各画素電極６３ａ，６３ｂ及び６３ｃと電気的に導通している。
【０１２７】
反射画素電極７３は、ＴＦＴ９の個所をも被覆しており、ソース電極３３上のコンタクトホール４３，５３により、ソース電極３３に、直接接続して導通している。また、反射画素電極７３は、信号線３１に沿った縁部が、厚型樹脂膜５を介して信号線３１の両縁と重ね合わされている。
【０１２８】
このようにして、大判の原基板の状態のアレイ基板１０’が完成する。
【０１２９】
対向基板１０２の作製、及びこれと組み合わせての表示パネル１００’の作製は、実施例１にて説明したのと同様である。
【０１３０】
＜比較例２＞
次ぎに、図２０を用いて比較例２の製造方法について説明する。
【０１３１】
比較例２のアレイ基板の製造方法においては、厚型樹脂膜５のパターンをマスクとして、その下層側の層間絶縁膜４及びゲート絶縁膜のパターニングを行った。窒化シリコン膜と、酸化シリコン膜または酸化窒化シリコン膜とを一括してエッチングするために、上記実施例と同様、バッファードフッ酸を用いた。
【０１３２】
この結果、図２０の上段に示すように、サイドエッチングに起因して、上層コンタクトホール５１の下縁が、下層コンタクトホール４１の上縁からコンタクトホール内方へと突き出して、下層コンタクトホール４１の全周にわたって縁部を覆うオーバーハングが形成された。そのため、上層及び下層のコンタクトホール５１，４１を覆う金属膜７１’を設けた際、金属膜７１’に「段切れ」７１ａが生じることとなった。
【０１３３】
＜実施例３〜４＞
実施例３〜４は、上記実施例１または２と同様のアレイ基板の製造方法において、パッド用配線１４ａの根元部を露出させるコンタクトホール４１が、ドライエッチングとウェットエッチングとの組み合わせにより除去される。
【０１３４】
詳しくは、上記第５のパターニングの第２エッチング工程（５ＰＥＰ（２））が次の２段階のエッチングにより行われる。
【０１３５】
（ｉ）ドライエッチングによる窒化シリコン膜の除去（図２１上段）
まず、窒化シリコン膜からなる第２ゲート絶縁膜１５ｂを、ケミカルドライエッチング（ＣＤＥ）により除去する。実施例２に対応する実施例４においては、同時に、層間絶縁膜４を除去する（図２２）。エッチング用のチャンバー内を６０℃の温度、及び、４５Ｐａの真空に保ちつつ、３３０ｓｃｃｍの酸素（Ｏ２）ガス及び６７０ｓｃｃｍの四フッ化炭素（ＣＦ４）ガスを導入し続けた。そして、６００Ｗのパワーにて、４５秒間エッチングを行った。
【０１３６】
（ｉｉ）ウェットエッチングによる酸化シリコン膜の除去（図２１下段）
次いで、酸化シリコン膜からなる第１ゲート絶縁膜１５ａを、上記実施例と同様のバッファードフッ酸により除去する。このとき、例えば、６％のフッ化水素、及び３０％のフッ化アンモニウムを重量比で含むバッファードフッ酸を用い、２８℃にて７０秒間、スプレー方式により処理する。
【０１３７】
ウェットエッチングの際のサイドエッチングは、一般に、ドライエッチングの際のサイドエッチングよりも大きいが、図２１中に示すように、窒化シリコン膜（第２ゲート絶縁膜１５ｂ）もウェットエッチングによりサイドエッチングを受ける。その結果、コンタクトホール４１の内壁が、なだらかなテーパー状となる。
【０１３８】
＜実施例５〜６＞
実施例５〜６は、上記実施例１または２と同様のアレイ基板の製造方法において、ゲート絶縁膜１５を窒化シリコン膜のみからなる単層膜とするものである。そして、ゲート絶縁膜１５を除去してコンタクトホール４１を形成する工程は、全て、ドライエッチングにより行われる（図２３〜２４）。
【０１３９】
ドライエッチングの場合のサイドエッチングは、上記実施例のようにウェットエッチングを行う場合に比べて小さいものの、ある程度の寸法となるため、上記実施例と同様の方法で製造を行うことで、段切れを確実に防止する。
【０１４０】
以下、製造方法の詳細について、実施例１または２と異なる個所のみ説明する。
【０１４１】
上記第２のパターニングの工程において、単層膜のゲート絶縁膜１５’としての約３００ｎｍ厚の窒化シリコン膜（ＳｉＮｘ膜）を堆積する。表面をフッ酸で処理した後、引き続き、ＴＦＴ９の半導体膜３６を作成するための５０ｎｍ厚のアモルファスシリコン（ａ−Ｓｉ：Ｈ）層、及び、ＴＦＴ９のチャネル保護膜２１等を形成するための膜厚２００ｎｍの窒化シリコン膜（ＳｉＮｘ膜）を、大気に曝すことなく連続して成膜する。
【０１４２】
そして、上記第５のパターニングにおける、第２のエッチングをケミカルドライエッチング（ＣＤＥ）のみにより行う。
【０１４３】
詳しくは、エッチング用のチャンバー内を６０℃の温度、及び、４５Ｐａの真空に保ちつつ、３３０ｓｃｃｍの酸素（Ｏ２）ガス及び６７０ｓｃｃｍの四フッ化炭素（ＣＦ４）ガスを導入し、６００Ｗのパワーにて、６０秒間エッチングを行った。
【０１４４】
＜実施例７〜８＞
実施例７〜８は、上記実施例１または２と同様のアレイ基板の製造方法において、透明画素電極６３の配置個所で、厚型樹脂膜５が省かれたものである。図２５は、実施例１に対応する実施例７についての画素部の積層断面図である。また、図２６は、実施例２に対応する実施例８についての画素部の積層断面図である。周縁部の積層構造や、製造工程は、実施例１または２と全く同様である。
【０１４５】
このように透明画素電極６３の個所で厚型樹脂膜５を省くことにより、該樹脂膜を光が透過する際の損失を避けることができる。すなわち、バックライト光の利用効率を向上することができる。
【０１４６】
＜実施例９〜１０＞
実施例９〜１０は、上記実施例１または２と同様のアレイ基板の製造方法において、反射画素電極７３の配置個所で、厚型樹脂膜５の凹部５６が省かれたものである。つまり、反射画素電極が凸凹パターンを有さず、フラットパターンである。
【０１４７】
図２７は、実施例１に対応する実施例９についての画素部の積層断面図である。また、図２８は、実施例２に対応する実施例１０についての画素部の積層断面図である。周縁部の積層構造は、実施例１または２と全く同様である。
【０１４８】
製造工程は、上記第４のパターニングの工程で、凹部５６を形成するための弱い露光を行わない以外は、全く同様である。
【０１４９】
＜実施例１１〜１２＞
実施例１１〜１２は、上記実施例１または２と同様のアレイ基板の製造方法において、透明画素電極６３の配置個所で厚型樹脂膜５が省かれるとともに、反射画素電極７３の配置個所で、厚型樹脂膜５の凹部５６が省かれたものである。
【０１５０】
図２９は、実施例１に対応する実施例１１についての画素部の積層断面図である。また、図３０は、実施例２に対応する実施例１２についての画素部の積層断面図である。周縁部の積層構造は、実施例１または２と全く同様である。
【０１５１】
＜実施例１３＞
次に、実施例１３について、図３１〜３２の積層断面図、及び図３３の平面図を用いて説明する。
【０１５２】
実施例１３の液晶表示装置は、ノーマリホワイトモードの光透過型である点では上記実施例１〜１２と同様である。しかし、上記各実施例と異なり、ポリシリコン（ｐ−Ｓｉ）ＴＦＴタイプものである。
【０１５３】
図３１には、本実施例に係る表示パネル１００”の画素部分の積層構造を示す。画素ドットごとのＴＦＴ９が、ポリシリコン（ｐ−Ｓｉ）の半導体層３６’からなり、トップゲート型である。すなわち、ゲート電極１１ａが、半導体層３６’やこれを囲むコンタクト部３２Ａ，３３Ａより上方に、ゲート絶縁膜１５を介して配されている。
【０１５４】
また、カラーフィルタ層が、アレイ基板１０”上の厚型樹脂膜（平坦化膜）５により形成されている。そのため、ブラックマトリクスはアレイ基板１０”及び対向基板１０２のいずれにも設けられておらず、カラーフィルタ層が画素ドット配列部分の全体を覆う領域で、インクジェット方式による染色等により形成されている。
【０１５５】
反射画素電極７３は、保護膜４５を貫くコンタクトホール４３’、及びカラーフィルタ層として厚型樹脂膜５を貫くコンタクトホール５３を介して、ソース電極３３に導通されている。ここで、上記実施例２の場合と全く同様に、ソース電極３３上には穴あきドーナツ状のＩＴＯ膜６２が形成される。
【０１５６】
また、ゲート絶縁膜１５上に走査線と同時に形成される補助容量線（Ｃｓ配線）１２には、ＴＦＴの半導体層３６´と同時に形成される補助用療養パターン３５´がゲート絶縁膜１５を介して重ねられている。そして、この補助容量用パターン３５’と、ソース電極３３および反射画素電極７３とは、層間絶縁膜４、及びゲート絶縁膜を貫くコンタクトホールを介して、互いに電気的に接続されている。
【０１５７】
図３２には、本実施例に係る表示パネル１００”の周縁部を示す。上記各実施例と全く同様に、信号線３１と同時に形成される上層配線と、走査線１１と同時に形成される下層配線とが、厚型樹脂膜５を貫くコンタクトホール５１，５２を介して、画素電極７３，６３と同時に形成される導電層により電気的に接続されている。
【０１５８】
本実施例における、信号線３１の末端の接続構造は、実施例２の場合と全く同様である。但し、実施例２の場合の層間絶縁膜４が、本実施例では保護膜４５に置き換わっている。
【０１５９】
また、これらコンタクトホール５１〜５３，５３’及び４１〜４２，４３’，４３”を設ける工程は、上記実施例１〜２において、第２のエッチング（スルーホールの形成；５ＰＥＰ（２））として説明したのと方法と全く同様である。
【０１６０】
このようなｐ−ＳｉＴＦＴタイプのアレイ基板１０”を作製するための他の工程は、例えば、特開２０００−３３０４８４や特開２００１−３３９０７０に記載の方法にしたがって行うことができる。
【０１６１】
なお、図３２中に示すように、本実施例における接続パッド１４”の個所の構造は、上記各実施例と異なる。駆動ＩＣがアレイ基板１０”の周縁部に作りつけられているため、接続パッド１４”は、外部駆動部からのフレキシブル配線基板と接続を行う個所である。そのため、接続パッド１４”の周囲では厚型樹脂膜５が省かれており、接続パッド１４”内の領域で、走査線１１と同時に形成される下層配線層と、信号線３１と同時に形成される上層配線層とが重ねられ、これらが、透明画素電極６３と同時に形成されるＩＴＯ膜により覆われている。
【０１６２】
図３３の平面図には、本実施例のアレイ基板１０”における各画素ドット部分を示す。図に示すように、アルミニウム（Ａｌ）からなる反射画素電極７３が、一つの窓枠状のパターンをなし、このパターンがなす一つの開口をＩＴＯからなる透明画素電極６３が覆っている。
【０１６３】
＜実施例１４＞
最後に、実施例１４について、図３４の積層断面図を用いて説明する。
【０１６４】
図３４は、反射画素電極７３及び透明画素電極６３の配置個所について、実施例１４にかかる信号線３１を横切る断面での積層構造を示す。厚型樹脂膜５は、透明画素電極６３の配置個所で省かれており、これにより光の透過損失を低減している。また、対向基板側にカラーフィルタ層が配置され、透過画素電極６３の外周の縁、すなわち、厚型樹脂膜５がなす斜面の個所には、走査線１１と同時に形成される遮光膜１９が設けられている。これは、該個所からの光漏れを防止し、表示性能を高く保つためのものである。
【０１６５】
尚、反射画素電極７３に凸凹パターンを有さない状態を図示しているが、厚型樹脂膜５に凹凸を設け、上記実施例と同様反射電極７３に光散乱性をもたせてもよい。
【０１６６】
アレイ基板１０”から表示パネル１００”を組み立てる工程についても、上記実施例１にて説明したのと全く同様である。なお、本実施例に係る図３１では、アレイ基板１０”及び対向基板１０２の液晶側の最上層にあるポリイミド（ＰＩ）製の配向膜１０６が描かれている。この配向膜は、上記実施例１に係る図３〜４、上記実施例２に係る図１３〜１４、上記実施例７に係る図２５、上記実施例８に係る図２６、実施例９に係る図２７、実施例１０に係る図２８、実施例１１に係る図２９、実施例１２に係る図３０、実施例１３に係る図３２では図示を省略している。
【０１６７】
本実施例においては、厚型樹脂膜５の下地をなす保護膜４５を設けるものとして説明したが、保護膜４５を省くこともできる。この場合、周縁部のコンタクトホールの構造及び製造工程は、実施例１と全く同様である。
【０１６８】
上記各実施例においては、穴あき導電膜（第２導電層）が透明導電材料からなりブリッジ状導電膜（第３導電層）が金属膜であるとして説明したが、これらが入れ替わっても全く同様である。この場合、第５のパターニングにおける第１及び第３のエッチングは、金属膜を除去するエッチングとなり、コンタクトホールの底面を覆う導電層は透明導電材料からなる。
【０１６９】
上記実施例１〜１２においては、画素ドットごとのスイッチング素子が、エッチストッパ型のＴＦＴであるとして説明したが、チャネルエッチ型でも全く同様であり、場合によってはトップゲート型のものであっても良い。
【０１７０】
また、上記実施例においては、第１層の配線パターン（走査線等のパターン）がモリブデン−タングステン合金（ＭｏＷ）といった高融点金属からなるものとして説明したが、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）との積層膜であっても良い。例えば、１５ｎｍのボトムＭｏ層と、中間の２７０ｎｍのＡｌ層と、５０ｎｍのトップＭｏ層とからなる３層構造とすることや、２７０ｎｍのＡｌ層と、これを覆う５０ｎｍのＭｏ層とからなる２層構造とすることができる。
【０１７１】
また、上記実施例においては、表示装置として半透過型液晶表示装置を例にとり説明したが、これに限定されず、アレイ基板のＴＦＴや配線パターンの上層に厚型樹脂膜を介して画素電極を配置する構造で、複数の画素電極膜をアレイ基板上に有する表示装置全般に適用することができる。
【０１７２】
例えば、有機ＥＬ表示装置の様に、アレイ基板上に陽極および陰極が形成される場合にも適用することができる。この場合は、例えば、陽極で穴開き導電幕を形成し、陰極でブリッジ状導電膜を構成することができる。
【０１７３】
【発明の効果】
表示装置用配線基板及びその製造方法において、パターニング工程数を少なくすることで、製造効率を向上し、製造コスト及び工程負担を低減することができるものを提供する。
【図面の簡単な説明】
【図１】実施例１の製造方法の要部について説明するための、部分積層断面図による模式的な工程図である。
【図２】実施例１のアレイ基板についての模式的な平面図である。
【図３】実施例１のアレイ基板を含む表示パネルについての、画素部分の模式的な積層断面図である。
【図４】実施例１のアレイ基板を含む表示パネルについての、周縁部の模式的な積層断面図である。
【図５】実施例１のアレイ基板の製造方法における第１のパターニング後の様子を模式的に示す要部平面図である。
【図６】実施例１のアレイ基板の製造方法における第３のパターニング後の様子を模式的に示す要部平面図である。
【図７】実施例１のアレイ基板の製造方法における、第５のパターニングの第１のエッチング終了後の様子を模式的に示す要部平面図である。
【図８】実施例１のアレイ基板の製造方法における第５のパターニング完了後の様子を模式的に示す要部平面図である。
【図９】実施例１のアレイ基板の製造方法における第６のパターニング後の様子を模式的に示す要部平面図である。
【図１０】比較例１のアレイ基板の製造方法について説明するための、図１に対応する模式的な工程図である。
【図１１】実施例２の製造方法の要部について説明するための、部分積層断面図による模式的な工程図である。
【図１２】実施例２のアレイ基板についての模式的な平面図である。
【図１３】実施例２のアレイ基板を含む表示パネルについての、画素部分の模式的な積層断面図である。
【図１４】実施例２のアレイ基板を含む表示パネルについての、周縁部の模式的な積層断面図である。
【図１５】実施例２のアレイ基板の製造方法における第１のパターニング後の様子を模式的に示す要部平面図である。
【図１６】実施例２のアレイ基板の製造方法における第３のパターニング後の様子を模式的に示す要部平面図である。
【図１７】実施例２のアレイ基板の製造方法における、第５のパターニングの第１のエッチング終了後の様子を模式的に示す要部平面図である。
【図１８】実施例２のアレイ基板の製造方法における第５のパターニング完了後の様子を模式的に示す要部平面図である。
【図１９】実施例２のアレイ基板の製造方法における第６のパターニング後の様子を模式的に示す要部平面図である。
【図２０】比較例２のアレイ基板の製造方法について説明するための、図１１に対応する模式的な工程図である。
【図２１】実施例３のアレイ基板の製造方法について要部を説明するための模式的な工程図である。
【図２２】実施例４のアレイ基板の製造方法について要部を説明するための模式的な工程図である。
【図２３】実施例５のアレイ基板の製造方法について要部を説明するための模式的な工程図である。
【図２４】実施例６のアレイ基板の製造方法について要部を説明するための模式的な工程図である。
【図２５】実施例７のアレイ基板を含む表示パネルについての、図３に対応する、画素部分の模式的な積層断面図である。
【図２６】実施例８のアレイ基板を含む表示パネルについての、図１３に対応する、画素部分の模式的な積層断面図である。
【図２７】実施例９のアレイ基板を含む表示パネルについての、図３に対応する、画素部分の模式的な積層断面図である。
【図２８】実施例１０のアレイ基板を含む表示パネルについての、図１３に対応する、画素部分の模式的な積層断面図である。
【図２９】実施例１１のアレイ基板を含む表示パネルについての、図３に対応する、画素部分の模式的な積層断面図である。
【図３０】実施例１２のアレイ基板を含む表示パネルについての、図１３に対応する、画素部分の模式的な積層断面図である。
【図３１】実施例１３のアレイ基板を含む表示パネルについての、画素部分の模式的な積層断面図である。
【図３２】実施例１３のアレイ基板を含む表示パネルについての、周縁部の模式的な積層断面図である。
【図３３】実施例１３のアレイ基板における画素ドット部分の平面図である。
【図３４】実施例１４のアレイ基板における、透明画素電極及び反射画素電極の配置個所についての積層断面図である。
【符号の説明】
１０　表示パネル本体
１４　接続パッド
１４ａ　パッド用配線
１５　ゲート絶縁膜（酸化・窒化シリコン膜）
４１　ゲート絶縁膜１５を貫く下層コンタクトホール
５　感光性樹脂からなる厚型樹脂膜
５１　厚型樹脂膜５を貫く上層コンタクトホール
６ａ　ＩＴＯ膜のひさし状部分
６１　穴あきＩＴＯ膜パッチ
７１　ブリッジ状導電膜（Ｍｏ／Ａｌ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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