(57)【要約】【課題】高速電気信号通信装置において、送信信号ラインの通信動作の安定化と不要輻射の低減化を両立させる。【解決手段】出力バッファから出力された送信ライン信号と出力バッファ前段の送信信号とを比較し、送信信号に対する送信ライン信号のディレイの大きさを検出し、前記ディレイの大きさに応じて、出力バッファのドライブ能力や送信ラインの容量成分を可変させ、前記ディレイが常に予め定められた一定の大きさに維持されるようにする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
電気信号を用いて通信を行う高速電気信号通信装置において、出力バッファから出力された送信ライン信号と出力バッファ前段の送信信号とを比較し、送信信号に対する送信ライン信号のディレイの大きさを検出し前記ディレイの大きさに応じて前記出力バッファのドライブ能力を可変させ前記ディレイが常に予め定められた一定の大きさに維持されるように制御し、送信信号ラインの通信動作の安定化と不要輻射の低減化を両立させることを特徴とする通信装置。
【請求項２】
電気信号を用いて通信を行う高速電気信号通信装置において、出力バッファから出力された送信ライン信号と出力バッファ前段の送信信号とを比較し、送信信号に対する送信ライン信号のディレイの大きさを検出し前記ディレイの大きさに応じて前記送信ラインの対グランド間容量を可変させ前記ディレイが常に予め定められた一定の大きさに維持されるように制御し、送信信号ラインの通信動作の安定化と不要輻射の低減化を両立させることを特徴とする通信装置。
【請求項３】
前記請求項１および２を組み合わせたことを特徴とする通信装置。
【請求項４】
電子機器のシステムバス等の電子データを伝達するためのライン（例えばアドレスバスやデータバス等）も一種の通信ラインとみなし、システムバス等に前記請求項１から３の本発明の適用を行った装置。
【請求項５】
前記請求項１から４の機能を通信用コントローラやバス・コントローラ等の半導体デバイスの内部に組み込んだことを特徴とする通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータや周辺機器間の通信、電子機器内部のデバイス間の通信等において、電気信号を用いて通信を行う高速電気信号通信の通信動作の安定化と通信ラインからの不要輻射の低減化を両立させる手段に関するものである。
【０００２】
【従来の技術】
従来、銅線媒体  Ｅｔｈｅｒｎｅｔ（登録商標）やＵＳＢやＩＥＥＥ１３９４等の通信Ｉ／Ｆ等や電子装置内部のシステムバス等の高速電気信号通信においては，通信動作が安定するように通信媒体上への出力信号（以後、送信ライン信号と呼ぶ）の出力バッファ前段の送信信号（以後送信信号と呼ぶ）に対するディレイが小さくまた送信ライン信号の電圧波形の鈍りが小さくなるように、高速で強いドライブ能力の出力バッファを使用していた。また、同じ目的で、通信媒体（通信ケーブルやプリント基板上の配線等）の線間容量や対シールド間容量、プリント基板上の配線等では線間容量や対グランド間容量等を極力小さくしていた。
【０００３】
１０ＢＡＳＥ−Ｔ  Ｅｔｈｅｒｎｅｔ（登録商標）の場合を例に説明する。図６において、１は送信側通信装置Ａ、２は受信側通信装置Ｂ、３は前記通信装置Ａの通信制御部、４は前記通信装置Ｂの通信制御部、５は前記通信装置Ａの通信制御部の送信信号をドライブして送信ラインへ出力するための差動出力バッファ、６は前記送信ラインからの差動信号を受けて前記通信装置Ｂの通信制御部の入力端子へ導く差動入力バッファ、７は前記通信装置Ａの通信制御部が出力した送信信号、８は前記送信信号が差動出力バッファを経て送信ラインへ出力された送信ライン信号の差動信号の＋側であり、９は前記送信信号が差動出力バッファを経て送信ラインへ出力された送信ライン信号の差動信号の−側である。また、７，８，９はその波形も同図の番号横に示している。
【０００４】
１０ＢＡＳＥ−Ｔ  Ｅｔｈｅｒｎｅｔ（登録商標）では、送信ラインと受信ラインがそれぞれツイストペアケーブルで構成されるが、送信ラインと受信ラインは向きが逆になるだけで全く同じ構成となるため、図６においては通信装置Ａの送信側のみを示し受信側は省略している。
【０００５】
以上の構成において、５の差動出力バッファは１００ｍの通信ケーブルが接続されても十分ドライブできるように強力なドライブ能力を有する。
【０００６】
また、通信ケーブルもできるだけ出力バッファに負担をかけないように各種容量成分が小さくなるように構成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来例ではケーブル長が３ｍ程度の短いときに図６に示すように、７の送信信号に対し８や９の送信ライン信号にはオーバーシュートやアンダーシュートが発生する。これらが通信媒体（通信ライン）からの不要輻射を大きくする原因となる。また、そのことを考慮し予め、出力バッファのドライブ能力を弱めたり通信媒体の対グランド間容量等を付加しておく対策等をとった場合には、ケーブル長が長くなった場合に電気信号波形が鈍りすぎて通信動作が安定しなくなることもある。
【０００８】
【課題を解決するための手段】
本発明によれば、送信ラインに出力する前の送信信号と送信ライン上の電気信号、つまり送信ライン信号を常に比較し、送信ライン上の電気信号の電圧の立ち上がりや立下りの勾配が常に一定になるように制御することにより通信動作の安定化と通信線からの不要輻射の低減化を両立させることを可能としたものである。
【０００９】
対象とする通信（やシステムバス）の規格で規定される送信信号の電圧波形の許容勾配を維持できる範囲でできるだけ鈍った信号を常に（ケーブル長や線間容量等が変わったり、システムバス上の拡張スロットに拡張カードが挿入されたりしても）出力できるようにしたものである。
【００１０】
【発明の実施の形態】
（第１の実施例）
図１は本発明の第１の実施例を示し、同図において１から９は前記従来例で説明したものと同じである。但し、５の差動出力バッファは、従来例のものより機能拡張されたものであり、出力のドライブ能力が可変であり、レジスタ等に設定された値によってドライブ力の大きさが設定できるドライブ能力可変差動出力バッファとする。（このドライブ能力の可変技術は既知の技術である。）１０は送信ラインの信号を通信装置Ａ側へフィードバックするための差動入力バッファ、１１は通信装置Ａの送信信号に対する送信ライン信号のディレイの大きさを検出するためのＥｘｃｌｕｓｉｖｅ  ＯＲ回路であり、１２はパルス幅の大きさを電圧の大きさに変換できるようなパルス幅−電圧変換回路であり、１３は電圧値（アナログ値）をデジタル値に変換できるＡ／Ｄコンバータであり、１４は前記５のドライブ能力可変差動出力バッファのドライブ能力の大きさを設定するためのドライブ能力設定レジスタである。
【００１１】
上記構成において、通信装置Ａの通信制御部から出力された送信信号７が図２の２０１のように出力されると送信ライン上の送信ライン信号は図２の２０２のようになる。この送信信号に対する送信ライン信号のディレイの大きさを検出するために送信ライン信号をフィードバックさせ前記１０の差動入力バッファを経た信号（ＦＢ信号）は図２の２０３のようになる。そして図２のｃやｆが送信信号に対する送信ライン信号のディレイの大きさを示す。ディレイｃは前記差動出力バッファ自身の遅れによるａの部分と、前記差動出力バッファのドライブ能力と通信ラインの容量成分等によって変化する信号の立ち上がり時間ｂとで殆どが構成される。同様に、ディレイｆは前記差動出力バッファ自身の遅れによるｄの部分と、前記差動出力バッファのドライブ能力と通信ラインの容量成分等によって変化する信号の立ち下がり時間ｅとで殆どが構成される。上記ａとｄは差動出力バッファ（の半導体構成）により決まるため、出力バッファが固定であれば決まった値となる。また、ｂとｅは前述したように出力バッファのドライブ能力と通信ラインの容量成分等で変化し、差動出力バッファのドライブ能力が大きいほど、また、通信ラインの容量成分が小さいほど送信信号の立ち上がり時間や立下り時間が小さくなる。通常、図２のｃやｆが短いほど、つまり、差動出力バッファが高速でドライブ能力が高いほど、また、通信ラインの容量成分が小さいほど通信動作が安定する。
【００１２】
しかしながら、その反面、従来の実施例で説明したように、通信ライン信号にオーバーシュートやアンダーシュートが出やすくなる。それらのオーバーシュートやアンダーシュートがあまりにも大きい場合には通信動作が不安定になることさえ有る。この、オーバーシュートやアンダーシュートの波形を構成する周波数成分やその高調波成分が不要輻射を大きくする。
【００１３】
不要輻射を抑えるためには、送信ライン信号の波形の立ち上がりや立下りが図２の２０２のようになだらかに立ち上がったり、立ち下がったりさせなければならない。しかしながら、立ち上がり時間や立下り時間がその通信方式で規定されている最大値よりも長くなるほど鈍らせると、通信動作が不安定になる。
【００１４】
よって、通信動作の安定化と不要輻射の低減化とを両立させるには、その通信方式で規定された送信ライン信号の立ち上がり時間や立下り時間以下の範囲内でできるだけなだらかな立ち上がりや立下りをさせればよい。そして、その立ち上がりや立下りのなだらかさの制御は差動出力バッファのドライブ能力を調整するか、通信ラインの容量成分を調整するかで行える。
【００１５】
本実施例１では、送信信号と送信ライン信号を比較し送信信号に対する送信ライン信号のディレイの大きさを検出し、そのディレイの大きさに応じて差動出力バッファのドライブ能力を調整することで、前記出力ライン信号のディレイを（その通信方式で規定された送信ライン信号の立ち上がり時間や立下り時間以下の範囲でできるだけなだらかな立ち上がりや立下りになるように）予め定められた値になるように制御するようにしたものである。
【００１６】
送信信号と前記ＦＢ信号との位相差（前記ディレイの大きさ）を検出するために図１の１１のＥｘｃｌｕｓｉｖｅ  ＯＲ回路に前記送信信号とＦＢ信号を入力するとその出力に図２の２０４に示すようなディレイの大きさを示す信号（Ｄｅｌｅｙ  Ｗｉｄｔｈ：ＤＷ信号）が出力される。このＤＷ信号のパルス幅を測定できればその大きさに応じて前記図１の５の差動出力バッファのドライブ能力を調整すればよい。
【００１７】
しかしながら、通常このＤＷ信号のパルス幅は数ｎＳから数十ｎＳと短いため一般的なマイクロプロセッサやその周辺デバイスで測定しデジタル値で求めることが困難である。
【００１８】
そこで、本実施例では装置のイニシャライズ時（パワーオン時）や通信ケーブル接続時等に送信ラインに予め決められた信号を一定時間送出し、その間のパルス幅を電圧値に変換するパルス幅−電圧変換回路（図１の１２）を通して電圧値に変換したものをＡ／Ｄ（Ａｎａｌｏｇｕｅ‐Ｄｉｇｉｔａｌ）変換回路でデジタルデータに変換し、その値に応じて図１の１４のドライブ能力設定レジスタを操作し図１の５の差動出力バッファのドライブ能力を制御する。
【００１９】
図１の１２のパルス幅−電圧変換回路は例えば図３のような回路構成で実現できる。３００は前記図１および図２で説明したディレイの大きさを示す信号（ＤＷ信号）ラインであり、３０１は信号のレベルを反転させるインバータ、３０２は電源ライン、３０３は定電流回路、３０４はトランジスタ、３０５はダイオード、３０６はコンデンサ、３０７は抵抗、３０８は入力インピーダンスの高いＣ−ＭＯＳアナログバッファである。以上の構成においてＤＷ信号がＨレベル（送信ライン信号の送信信号に対するディレイの大きさ）の間、電源ライン３０２からコンデンサ３０６へ定電流が流れ電荷がチャージされる。抵抗３０７はそのチャージされたコンデンサの電荷を放電しようとする。ＤＷ信号が一定時間入力されると、コンデンサ３０６を充電しようとする電流と抵抗３０７から放電される電流とが釣合って、アナログバッファ３０８の入力側の電圧値は、ＤＷ信号のＨレベルの幅に応じた電圧値を示す。よって、アナログバッファ３０８の出力は、ＤＷ信号のパルス幅の大きさに応じた電圧を出力できる。
【００２０】
前記ＤＷ信号を一定時間入力する場合に、いつも同じ送信信号パターンでなければ同条件の比較ができない。そこで、本実施例では、通信装置の電源ＯＮ時や通信ケーブルが接続された直後等の通信装置のイニシャライズ処理中に予め決められた送信信号を一定時間出力し、前記説明した一連の回路を動作させるものとする。
【００２１】
このイニシャライズ処理の様子を図４に示す。
【００２２】
図４において、４０１および４０２はシステム全体のルーチンの一部であり、システムのパワーオンや通信ケーブルの接続されたことを認識した時に通信装置（通信制御部）のイニシャライズ処理４０３を行う。このイニシャライズ処理４０３では、まず、従来の通信装置で行っていたことと同じ処理を行った後４０４に、予め定められた送信信号を一定時間出力する。（４０５）そして、前記説明した一連の回路で送信ライン信号の送信信号に対するディレイの大きさを求める。（４０６）そして、そのディレイの大きさに応じた値をドライブ能力設定レジスタに設定することにより、送信バッファのドライブ能力を送信ライン信号の送信信号に対するディレイが予め決められた一定の値になるように設定する。（４０７）
【００２３】
（第２の実施例）
図５は本発明の第２の実施例を示す。本実施例の構成はほぼ前記実施例１と同じであり、前記実施例１の図１の１３と１４の部分を本図の構成で置き換えたものである。図５において８、９は前記実施例１と同じ送信ラインの差動出力信号の＋側（Ｔｘ＋）と同じく−側（Ｔｘ−）である。図５の１３はやはり前記実施例１の１３と同じくＡ／Ｄコンバータであるが、デジタル出力がポートＰ０，Ｐ１，Ｐ２にデジタル値で直接（この場合ポートが３つなので０から７までの値が）出力されるようになっている。例えば、アナログ入力が最も低い場合はＰ０、Ｐ１、Ｐ２とも“Ｌ”レベルとなり、アナログ入力がひとつ上の値の時にはＰ０のみが“Ｈ”レベルとなり、アナログ入力が最大の時にはＰ０、Ｐ１、Ｐ２とも“Ｈ”レベルとなるように出力される。
【００２４】
図５の５０１、５０４は３ｐＦのコンデンサＣ１とＣ４であり、５０２と５０５は５ｐＦのコンデンサＣ２とＣ５であり、５０３と５０６は７ｐＦのコンデンサＣ３とＣ６である。また、５０７から５１２はゲート入力が“Ｈ”レベルの時ドレイン−ソース間が導通するＦＥＴトランジスタＱ１からＱ６である。
【００２５】
本実施例２は前記実施例１が送信信号に対する送信ライン信号のディレイの大きさを検出し、そのディレイの大きさに応じて差動出力バッファのドライブ能力を調整することで、前記ディレイの大きさが一定なるようにしたのに対し、本実施例２では、前記ディレイの大きさを検出し、そのディレイの大きさに応じて送信ラインの対グランド間容量を調整することにより、前記ディレイの大きさが一定なるようにしたものである。
【００２６】
上記構成において、Ａ／ＤコンバータのポートＰ０が“Ｈ”レベルとなった場合には、ＦＥＴのＱ１とＱ４が導通し送信ラインのＴｘ＋とＴｘ−ともに３ｐＦ（コンデンサＣ１とＣ４の容量値）の容量が付加された状態になる。同様にポートＰ１が“Ｈ”レベルとなった場合には、ＦＥＴのＱ２とＱ５が導通し送信ラインのＴｘ＋とＴｘ−ともに５ｐＦ（コンデンサＣ２とＣ５の容量値）の容量が付加された状態になる。同様にポートＰ２が“Ｈ”レベルとなった場合には、ＦＥＴのＱ３とＱ６が導通し送信ラインのＴｘ＋とＴｘ−ともに７ｐＦ（コンデンサＣ３とＣ６の容量値）の容量が付加された状態になる。
【００２７】
よって、Ａ／Ｄコンバータの入力が変化し０から最大値まで変動した場合にポートＰ０，Ｐ１，Ｐ２の値は０から７までのデジタル値で変動し、送信ラインのＴｘ＋とＴｘ−には０ｐＦから１５ｐＦまでの容量が段階的に変動することになる。
【００２８】
よって、以上説明したように、送信信号と送信ライン信号を比較し送信信号に対する送信ライン信号のディレイの大きさを検出し、そのディレイの大きさに応じて通信ラインの付加容量（対グランド間）を調整することで、前記出力ライン信号のディレイを予め定められた値になるように制御することにより、通信装置の送信ラインの通信動作の安定化と不要輻射の低減化を両立させることができる。
【００２９】
（第３の実施例）
本実施例３は前記実施例１と２を組み合わせたものであり、図１の構成に図５の回路を追加したようなものである。
【００３０】
（第４の実施例）
近年、電子機器の電子回路の動作速度は速くなる一方であり、各種ＩＣ等のアドレスバスやデータバス等の出力バッファは超高速で高ドライブ能力のものが使用されるようになった。従来は装置の試作時等に出力信号を観測し、ダンピング抵抗等を送信ラインに挿入してオーバーシュートやアンダ−シュートがなくなるように調整していた。しかしながら、この作業はデータバスやアドレスバスが６４ｂｉｔにもなると膨大な時間と工数を要した。又、プリント基板を改版するたびに再度調整する必要があり、さらに何倍もの時間と工数を要した。
【００３１】
さらに、システムバスやメモリバス等においては、そのバス上に拡張カードや拡張メモリボードが追加されたり外されたりするため、そのバスの出力条件をダンピング抵抗等で調整するのは困難であった。
【００３２】
電子機器のシステムバス等の電子データを伝達するためのライン（例えば、アドレスバスやデータバス等）も一種の通信ラインである。
【００３３】
本第４の実施例は前記実施例１から３を電子機器のシステムバス等に実施したものである。基本構成は図１と同じである。但し、図１の５の差動出力バッファが汎用デジタル論理ＩＣ等のＴＴＬ出力ポートやＣ−ＭＯＳ出力ポート等で使用されている出力バッファになり、それに伴い図１の８，９の通信ライン部分が単一の通信ライン（基準グランドに対し２値の電圧値を使用し信号を出力する）となる。
【００３４】
以上のような状況で、本実施例を電子機器の各種バス等に採用することにより、電子機器のプリント基板上の各種バスにおいて、膨大な時間や工数のかかるダンピング抵抗の調整作業は不要になるばかりか膨大な数のダンピング抵抗そのものも不要になる。さらに、プリント基板が改版され前記各種バスの結線や引き回しが変更になってもダンピング抵抗等の再調整をする必要もなくなる。又、システムバス上にある拡張スロットに拡張カードが追加されたり外されたりしても、自動的に出力条件が調整されるため、常に安定したバス動作と不要輻射の低減化が両立できる。
【００３５】
（第５の実施例）
本実施例は、前記１から４の実施例で使用した回路を通信制御ＩＣやバスコントローラＩＣ等のＩＣ内に組み込んだ構成となる。
【００３６】
つまり、図１の実施例において１の通信装置Ａ内の全ての回路（送信ラインのフィードバック信号ラインも含む）を、さらには、図５に示す回路も含めて１チップのＩＣに集積したような構成となる。
【００３７】
以上の構成をとることにより、送信ラインのフィードバック信号がＩＣの内部で完結するため、ＩＣ外部で配線した場合のような配線ディレイや両ラインのスキュ−差による誤差等が軽減される。また、前記実施例１で説明したような、ＩＣ外部での構成では困難であった数ｎＳから数十ｎＳのＤＷ信号のパルス幅の測定も、ＩＣ内部であれば高速クロックでのサンプリングにより正確に、しかも直接デジタル値で求めることが可能である。よって、図１の１２のパルス幅―電圧変換回路と１３のＡ／Ｄ変換回路を削除することが可能となる。つまり、回路がデジタル処理だけの簡潔な回路となる。ＩＣ設計では簡潔な同一回路を多く組み込むことが行いやすいので、ｂｉｔ数の多い各種バスコントローラ等に実施しやすくなる。
【００３８】
また、図５に示す回路においては、コンデンサの容量が小さいため、コンデンサへの配線等の容量が影響を与えてしまう可能性があったり、コンデンサの部品間の容量のばらつきも制御精度を下げてしまう。ＩＣ内でコンデンサを構成した場合には配線の容量も最小限になり、容量のばらつきも最小限になる。また、図１のＱ１からＱ６に相当するＦＥＴトランジスタもＩＣ内では簡単に多く構成することが可能であるためｂｉｔ数の多い各種バスコントローラ等で採用する場合にも適している。
【００３９】
【発明の効果】
第１の実施例で、説明したように、送信信号と送信ライン信号を比較し送信信号に対する送信ライン信号のディレイの大きさを検出し、そのディレイの大きさに応じて差動出力バッファのドライブ能力を調整することで、前記出力ライン信号のディレイを予め定められた値になるように制御することにより、通信装置の送信ラインの通信動作の安定化と不要輻射の低減化を両立させることができる。つまり、送信ラインの通信ケーブルの長さや通信ケーブルの種類（ＵＴＰケーブルやＳＴＰケーブル等）が変更されても常に安定した通信動作と不要輻射の低減が満たされることになる。
【００４０】
第２の実施例で、説明したように、前記実施例１と同様に、送信ラインの通信ケーブルの長さや種類が変更されても常に安定した通信動作と不要輻射の低減が満たされることになる。
【００４１】
第３の実施例で、説明したように、上記構成において、送信信号と送信ライン信号を比較し送信信号に対する送信ライン信号のディレイの大きさを検出し、そのディレイの大きさに応じて差動出力バッファのドライブ能力と通信ラインの付加容量（対グランド間）の両方を調整することで、さらに、緻密な制御が可能となり、通信装置の送信ラインの通信動作の安定化と不要輻射の低減化をより高いレベルで両立させることができる。
【００４２】
第４の実施例で、説明したように、電子機器の各種バス等に本発明を実施することにより、電子機器のプリント基板上等の各種バスの動作の安定化と不要輻射の低減化の両立が自動的に行われるため、従来膨大な時間と工数が必要であった、ダンピング抵抗等の調整作業等が不要となる。
【００４３】
また、従来、調整が大変困難であった拡張スロットを含むシステムバスや拡張メモリスロットを有するメモリバス等でもバスの動作の安定化と不要輻射の低減化の両立が可能となる。
【００４４】
第５の実施例で、説明したように、本発明の実施に必要な回路をＩＣ内に集積することにより、各回路の動作の精度が向上する。数ｎＳから数十ｎＳのＤＷ信号のパルス幅を高速クロックでのサンプリングにより正確に、しかも直接デジタル値で求めることが可能であるため前記実施例１に比べ、パルス幅―電圧変換回路やＡ／Ｄ変換回路を削除することが可能となる。ｂｉｔ数の多い各種バスコントローラ等で採用する場合にも適している。
【図面の簡単な説明】
【図１】本発明の第一の実施例の構成図
【図２】本発明の第一の実施例の信号波形の説明図
【図３】パルス幅―電圧変換回路の説明図
【図４】本発明の実施例の制御回路部のイニシャライズフロー
【図５】本発明の第２の実施例の説明図
【図６】従来例の説明図
【符号の説明】
１  送信側通信装置Ａ
２  受信側通信装置Ｂ
３  通信装置Ａの通信制御部
４  通信装置Ｂの通信制御部
５  差動出力バッファ
６  差動入力バッファ
７  送信信号
８  差動信号の＋側
９  差動信号の−側
１０  フィードバック用差動入力バッファ
１１  Ｅｘｃｌｕｓｉｖｅ  ＯＲ回路
１２  パルス幅−電圧変換回路
１３  Ａ／Ｄコンバータ
１４  ドライブ能力設定レジスタ
２０１  送信信号
２０２  送信ライン信号
２０３  フィードバック信号
２０４  ディレイ幅信号
３００  ディレイ幅信号
３０１  インバータ
３０２  電源ライン
３０３  定電流回路
３０４  トランジスタ
３０５  ダイオード
３０６  コンデンサ
３０７  抵抗
３０８  Ｃ−ＭＯＳアナログバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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