(57)【要約】【課題】  不揮発性半導体記憶装置の低電界域での漏洩電流を増加させることなく、書換え電流を増大させることである。【解決手段】  ゲート絶縁膜に接する浮遊ゲート電極のシリコン膜を非単結晶のシリコン膜とする。多結晶シリコン膜を用いる場合は、その平均膜厚を８ｎｍ以下にする。また、浮遊ゲート電極を多層構造にした場合は、ゲート絶縁膜に接する最下層のシリコン膜を上記シリコン膜を用いる。【選択図】図８
2004297092.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体装置の製造方法において、
（ａ）前記半導体基板上に、第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に、平均膜厚１０ｎｍ以下の非晶質の第１シリコン膜を形成する工程と、
（ｃ）前記非晶質のシリコン膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に第１導体膜を形成する工程と、
（ｅ）前記第１導体膜上に第３絶縁膜を形成する工程と、
（ｆ）前記第３絶縁膜上に第２導電膜を形成する工程と、
（ｇ）前記（ｂ）工程以後に、熱処理する工程と、を有し、
前記（ｂ）工程以後の熱処理する工程では、前記非晶質のシリコン膜は非晶質状態を保持することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１導電膜は非晶質の第２のシリコン膜を含み、前記熱処理する工程で、非晶質の前記第２のシリコン膜は多結晶シリコン膜に変換されることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に形成された半導体装置の製造方法において、
（ａ）前記半導体基板上に、第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に、平均膜厚１０ｎｍ以下の非晶質の第１シリコン膜を形成する工程と、
（ｃ）前記第１シリコン膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に非晶質の第２シリコン膜を有する第１導体膜を形成する工程と、
（ｈ）前記第２シリコン膜上に第３絶縁膜を形成する工程と、
（ｉ）前記第３絶縁膜上に第２導電膜を形成する工程と、
（ｊ）前記（ｄ）工程以後に、選択的に前記第２シリコン膜を多結晶化する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記選択的に前記第２シリコン膜を多結晶化する工程は、熱処理する工程であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置の製造方法において、
前記第２絶縁膜の膜厚は０．３ｎｍ以上であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第２絶縁膜の膜厚は１ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置の製造方法において、
前記第１シリコン膜の平均膜厚は８ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記熱処理する工程は、８００℃以下の熱処理工程、または、前記選択的に前記第２シリコン膜を多結晶化する工程は、８００℃以下の熱処理工程であることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に形成された半導体装置の製造方法において、
（ａ）前記半導体基板上に、第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に、平均膜厚１０ｎｍ以下の非晶質の第１シリコン膜を形成する工程と、
（ｃ）前記非晶質のシリコン膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に非晶質の第２シリコン膜を有する第１導体膜を形成する工程と、
（ｅ）前記第１導体膜上に第３絶縁膜を形成する工程と、
（ｆ）前記第３絶縁膜上に第２導電膜を形成する工程と、
（ｇ）前記（ｂ）工程以後に、前記第１シリコン膜を多結晶化する工程と、
（ｈ）前記（ｄ）工程以後に、前記第２シリコン膜を多結晶化する工程と、を有し、
前記第１シリコン膜の結晶粒径は前記第２シリコン膜の結晶粒径よりも小さいことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に形成された半導体装置の製造方法において、
（ａ）前記半導体基板上に、第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に、平均膜厚１０ｎｍ以下の非晶質の第１シリコン膜を形成する工程と、
（ｃ）前記非晶質のシリコン膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に多結晶の第２シリコン膜を有する第１導体膜を形成する工程と、
（ｅ）前記第１導体膜上に第３絶縁膜を形成する工程と、
（ｆ）前記第３絶縁膜上に第２導電膜を形成する工程と、
（ｇ）前記（ｂ）工程以後に、前記第２シリコン膜を多結晶化する工程と、を有し、
前記第１シリコン膜の結晶粒径は前記第２シリコン膜の結晶粒径よりも小さいことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９または１０記載の半導体装置の製造方法において、
前記第１シリコン膜の結晶粒径は２０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９〜１１のいずれか一項に記載の半導体装置の製造方法において、
前記第２絶縁膜の膜厚は０．３ｎｍ以上であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第２絶縁膜の膜厚は１ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９〜１３のいずれか一項に記載の半導体装置の製造方法において、
前記第１シリコン膜の平均膜厚は８ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９〜１４のいずれか一項に記載の半導体装置の製造方法において、
前記多結晶化する工程は、熱処理する工程であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記熱処理する工程で、前記第２絶縁膜が消滅することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１〜１６のいずれか一項に記載の半導体装置の製造方法において、
前記第１導体膜は、シリコン膜の積層膜であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１〜１７のいずれか一項に記載の半導体装置の製造方法において、
前記第１シリコン膜は、４８０℃以下で形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＩＳ型構造を有する半導体装置に係わるものである。更に、本発明は、特
に不揮発性半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、通例、半導体集積回路装置として構成されている。その代表的な例は、電気的に書込みおよび消去が可能なフラッシュメモリ装置である。このフラッシュメモリ装置は、例えば、特開昭62-276878号公報（特許文献１）、特開平3-219496号公報（特許文献２）あるいはIEDM,1992 92-991〜92-993に掲載の久米氏の論文「 A1.28μｍ2 Contactless Memory Cell Technology for a 3V-Only 64Mbit EEPROM」（非特許文献１）などに記載されている。
【０００３】
図１０にこうしたフラッシュメモリ装置の例の主要部の断面構造を示す。メモリの主要部はいわゆるスタック構造が幅広く用いられている。スタック構造とは、例えば電気的なスイッチ回路の上部に記憶用に供される容量が搭載された概括的形態の一般的呼称である。図１０において、６０１は単結晶Ｓｉ基板、６０２は素子分離酸化膜、６０３はゲート酸化膜（トンネル絶縁膜）、６０６は浮遊ゲート電極、６０７は層間絶縁膜、６０８は制御ゲート電極、６１０はソース、６１１はドレイン、６０９，６１２，６１３は絶縁膜、６１４はソース配線、及び６１５はドレイン配線を各々示している。
【０００４】
このメモリ主要部の構成を、以下に詳細に説明する。ゲート酸化膜６０３には厚さ７．５ｎｍ〜１０ｎｍのシリコン酸化膜が用いられている。このシリコン酸化膜は通例Ｓｉ基板を熱酸化して形成されている。浮遊ゲート電極６０６はリンを高濃度に含んだ多結晶Ｓｉ膜が用いられており、膜厚は約５０ｎｍ〜２００ｎｍ程度である。層間絶縁膜６０７には、減圧化学気相成長法（以下ＬＰ−ＣＶＤと記す）で形成したＳｉＯ2膜／Ｓｉ3Ｎ4膜／ＳｉＯ2膜の積層膜６０７が用いられている。この積層膜６０７はいわゆるＯＮＯ膜（以下、この膜をＯＮＯ膜と略記する）と称されている。
【０００５】
このフラッシュメモリの情報の第１の状態、例えば書き込みは次の方法によっている。ドレイン６１１を正バイアス（例えば＋４Ｖ）、制御ゲート電極６０８を負バイアス（例えば−１０Ｖ）、ソース６１０を開放し、一方、Ｓｉ基板６０１を０Ｖに各々設定する。この状態では浮遊ゲート電極６０６に蓄積した電子はドレイン６１１側に引き抜かれて情報の書き込みが行われる。上記の各電圧は、それぞれ１００マイクロ秒幅程度のパルスを用いて印加される。この方法によれば、浮遊ゲート電極６０６中の電子がファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流（以下、Ｆ−Ｎ電流と略記する）によってドレイン６１１側に引き抜かれる。
【０００６】
また、情報の第２の状態、例えば消去は次の方法によっている。制御ゲート電極６０８を正バイアス（例えば＋１０Ｖ）、Ｓｉ基板６０１を負バイアス（例えば−４Ｖ）、ソース６１０、及びドレイン６１１を開放の状態に各々設定する。この状態では、Ｓｉ基板６０１から浮遊ゲート電極６０６に電子が注入され情報を消去する。電圧はそれぞれ１００マイクロ秒幅程度のパルスを用いて印加される。
【０００７】
尚、上記情報の保持の状態として、第１および第２の状態を各々書き込みおよび消去と称したが、同じ電荷の状態に対して逆の呼称をすることもある。これは動作方式による。しかし、問題の所在は同様である。以下、電荷の状態に対して便宜的に上記の呼称を使用する。これは、明細書内容の理解を容易ならしめる為である。逆の呼称の動作方式の場合も、その電荷状態で本願明細書における電荷状態を読み替えるものとして、本願発明に含まれるものであることは言うまでもない。
【０００８】
【特許文献１】特開昭６２−２７６８７８号公報
【特許文献２】特開平３−２１９４９６号公報
【非特許文献１】IEDM,1992, KUME「 A1.28μｍ2 Contactless Memory Cell Technology for a 3V-Only 64Mbit EEPROM」(92-991〜92-993)
【非特許文献２】アイイーイーイー・エレクトロン・デバイス・レターズ１２巻１１号 １９９１年 （ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ， Ｖｏｌ．１２， Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ １９９１）（ｐ５８７）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
フラッシュメモリにおける情報の書換えは、ゲート絶縁膜を介して浮遊ゲート電極への電子の注入および引き抜き動作により行っている。この書換え時間はゲート絶縁膜中を流れるＦ−Ｎ電流量に依存している。このＦ−Ｎ電流量はゲート絶縁膜の膜厚に大きく依存するので、ゲート絶縁膜が薄いほど書換え時間は短くできる。しかし、ゲート絶縁膜の薄膜化は、次に示す問題を誘発する。以下、図を用いて問題点の概要を説明する。
【００１０】
図１５は定電流（Ｆ−Ｎ電流）ストレス印加前後のＭＯＳキャパシタの電界−電流特性を示した図である。尚、ストレス印加とは、実装された現実の状態でストレスが加わった状態を加速的にテストする為の方法を意味している。即ち、この方法はメモリセルに所定量の電荷を注入し、この電荷注入前後のメモリ特性を比較検討するものである。この場合に電荷の注入をストレス印加と称している。
【００１１】
図１５において実線はストレス印加前の特性、点線はストレス印加後の特性を示している。この例では、注入電流密度は０．１Ａ／ｃｍ2で、注入電荷量は１Ｃ／ｃｍ2の例である。図１５から明らかなように、ストレス印加後、その漏洩電流は低電界領域（例えば±８ＭＶ／ｃｍ以下）で増大している。これは、ストレス印加の為にＦ−Ｎ電流注入をゲート絶縁膜に行うと、ゲート絶縁膜に注入された正孔等が、ゲート絶縁膜内に新たな準位を形成する。そして、この準位を介した漏洩電流が増大する為である。
【００１２】
この低電界領域における漏洩電流は、ラッシュメモリの電荷保持特性の劣化を引き起こす主原因となる。即ち、この電荷保持特性の劣化の具体的要因は、一般的にフラッシュメモリのリテンション不良（浮遊ゲートから基板側へ電荷が漏洩）やディスターブ不良（基板側から浮遊ゲート側へ電荷が漏洩）と呼ばれるものである。
【００１３】
図１６はフラッシュメモリセルにおけるゲート絶縁膜の膜厚と電流密度との関係を示した図である。黒点の特性はゲート絶縁膜の膜厚とＦ−Ｎ電流との関係、白点の特性はゲート絶縁膜の膜厚と低電界での漏洩電流の関係を表わしている。図１６より理解されるように、上記低電界での漏洩電流はゲート絶縁膜を厚くすることで抑制できる。しかし、低電界での漏洩電流とＦ−Ｎ電流は、ゲート絶縁膜の膜厚に対してトレードオフの関係が有る。従って、ゲート絶縁膜を厚くするとＦ−Ｎ電流が減少し、書換え時間の増大という新たな問題が発生する。
【００１４】
この問題を解決する１つの手段として、従来の熱酸化膜に微量な窒素を導入した酸窒化膜を用いることで、低電界での漏洩電流を抑制する方法が提案されている。例えば、アイイーイーイー・エレクトロン・デバイス・レターズ１２巻１１号 １９９１年 （ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ， Ｖｏｌ．１２， Ｎｏ．１１， ｐ５８７， Ｎｏｖｅｍｂｅｒ １９９１）（非特許文献２）である。しかし、この方法を用いても電荷保持特性を保証する十分なレベルには未だ至っていない。
【００１５】
本発明の目的は、書換え動作によるゲート絶縁膜の低電界での漏洩電流を抑制しつつ、Ｆ−Ｎ電流増大せしめた不揮発性の半導体装置を提供するものである。更には、本発明の目的はその製造方法を提供することに有る。もって、本発明は高信頼性かつ高速書換えの不揮発性の半導体装置を提供し得るものである。
【課題を解決するための手段】
【００１６】
本明細書の開示される発明のうち代表的な例の概要を説明すれば、以下の通りである。
【００１７】
本発明の半導体装置の一つの形態は次の特徴を有する。即ち、それは、ゲート絶縁膜を介して設けられ且つ平均膜厚10ｎｍ以下、より好ましくは８ｎｍ以下の非単結晶シリコン膜からなる浮遊ゲート電極と、前記浮遊ゲート電極に少なくとも一部が積層する形で層間絶縁膜を介して設けられた制御ゲート電極とを少なくとも有する電気的に書換え可能な不揮発性の半導体装置である。本発明の効果は平均膜厚10ｎｍより以下で認められ。そして、平均膜厚８ｎｍ以下において極めて顕著に効果は現れる。
【００１８】
本発明の半導体装置の別な形態は次の特徴を有する。即ち、それは、ゲート絶縁膜を介して設けられた非晶質シリコン膜からなる浮遊ゲート電極と、前記浮遊ゲート電極に少なくとも一部が積層する形で層間絶縁膜を介して設けられた制御ゲート電極とを少なくとも有する電気的に書換え可能な不揮発性の半導体装置である。
【００１９】
尚、上記非単結晶シリコンとは多結晶シリコンあるいは非晶質シリコン、あるいはそれら両者の混在形態などを指している。これまでの半導体装置分野の製造工程、製造方法に基づけば多結晶シリコンが最も用い易い。
【００２０】
本発明の半導体装置の更に別な形態は次の通りである。即ち、それは、ゲート絶縁膜を介して設けられ且つ複数の導体ないし半導体膜から構成された浮遊ゲート電極と、前記浮遊ゲート電極に少なくとも一部が積層する形で層間絶縁膜を介して設けられた制御ゲート電極とを少なくとも有し電気的に書換え可能な不揮発性の半導体装置である。そして、前記浮遊ゲート電極を構成する層のうちゲ−ト絶縁膜に接する層の膜厚が平均膜厚10ｎｍ以下、より好ましくは平均膜厚８ｎｍ以下の非単結晶シリコン膜である。本発明の効果は平均膜厚10ｎｍより以下で認められる。そして、平均膜厚８ｎｍ以下において極めて顕著に効果は現れる。
【００２１】
本発明の半導体装置の更に別な形態は次の通りである。即ち、それは、ゲート絶縁膜を介して設けられ且つ複数の導体ないし半導体膜から構成された浮遊ゲート電極と、前記浮遊ゲート電極に少なくとも一部が積層する形で層間絶縁膜を介して設けられた制御ゲート電極とを少なくとも有し電気的に書換え可能な不揮発性の半導体装置である。そして、前記浮遊ゲート電極を構成する層のうちゲ−ト絶縁膜に接する層が非晶質シリコン膜である。
【００２２】
尚、非単結晶シリコンとは多結晶シリコンあるいは非晶質シリコン、あるいはそれら両者の混在形態などを指している。これまでの半導体装置分野の製造工程、製造方法に基づけば多結晶シリコンが最も用い易い。
【００２３】
上記浮遊ゲート電極を構成する２層以上の導体あるいは半導体材料の内、上記ゲ−ト絶縁膜に接する層以外の層は通例の半導体記憶装置において、浮遊ゲートの材料として用いている材料でよい。これらを例示すれば、半導体材料としてはシリコン、導体としては高濃度に不純物を含有する多結晶シリコン、タングステン、あるいはチタンナイトライドなどをあげることが出来る。
【００２４】
尚、浮遊ゲート電極において、前記ゲート絶縁膜に接する層より上層のシリコン膜が燐（Ｐ）または砒素（Ａｓ）を含んだ多結晶シリコン膜を多用する。
【００２５】
上記浮遊ゲート電極のゲート絶縁膜に接する層の厚みは、多結晶シリコンの場合、８ｎｍ以下の範囲が良い。又、多結晶シリコンの平均粒径は２０ｎｍ以下となすのがより好適である。一方、非晶質シリコンの場合、８ｎｍ以下の範囲が良い。尚、上記浮遊ゲート電極全体としての厚みは、不揮発性半導体記憶装置における通例の厚みとして充分である。
【００２６】
本発明の半導体装置の別な形態によれば、ゲート絶縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲート電極に少なくとも一部が積層する形で層間絶縁膜を介して設けられた制御ゲート電極とを少なくとも有し、前記浮遊ゲート電極が同一マスクを用いて加工された２層以上の導体ないし半導体膜から構成され、ゲ−ト絶縁膜に接する層の薄膜が平均膜厚１０ｎｍ以下、より好ましくは平均膜厚８ｎｍ以下のシリコン膜であることを特徴とする電気的に書換え可能な不揮発性の半導体装置である。
【００２７】
この場合、上記浮遊ゲート電極のゲート絶縁膜に接する層の厚みは、多結晶シリコンの場合、８ｎｍ以下の範囲が極めて好ましい。又、この多結晶シリコンの平均粒径は20ｎｍ以下となすのがより好適である。一方、非晶質シリコンの場合、上記浮遊ゲート電極のゲート絶縁膜に接する層の厚みは、８ｎｍ以下の範囲が極めて好ましい。
【００２８】
尚、上記浮遊ゲート電極全体としての厚みは、通例の厚みとして充分である。浮遊ゲート電極において、前記ゲート絶縁膜に接する層より上層のシリコン膜が燐（Ｐ）または砒素（Ａｓ）を含んだ多結晶シリコン膜を多用する。
【００２９】
本願発明は、ゲート絶縁膜に関する下記知見に基づいてなされた。
（１）ＭＯＳキャパシタのＦ−Ｎ電流とゲート電極となる多結晶Ｓｉ膜厚の関係についての検討を行った。この結果、多結晶Ｓｉ膜の膜厚を約８ｎｍより薄くすると、Ｆ−Ｎ電流が著しく増加することを見出した。
（２）ゲート絶縁膜に接するゲート電極を非晶質Ｓｉ膜にしても上記（１）と同様の効果が得られる知見を得た。
【００３０】
こうした現象の発生する理由は次にように思考される。即ち、例えば多結晶のシリコン膜表面にある絶縁物、例えば酸素や窒素等は高温の熱処理を行うと、シリコン粒の界面を拡散して、多結晶シリコン膜の裏面（即ち、ゲート絶縁膜側の面）に達する。この時、裏面のシリコン膜と反応し、新たな絶縁物膜を形成する。この現象は微粒界に添って発生し勝ちである。この為、多結晶シリコンの裏面は微細な凹凸状を有することとなる。この結果、電界が印加された時、この微細な凸部において電界集中が発生し、むしろF-N電流が著しく増加するものと考えられる。
【００３１】
更に、上記した本発明の形態において、非晶質シリコン膜と他のゲート材料を用い場合、上記ゲート絶縁物層に接する非晶質シリコン膜と他のゲート材料よりなる薄膜、即ち導体膜あるいは半導体の膜との界面に絶縁物の薄層が存在する。この絶縁物の薄層は、多くの場合、シリコン酸化膜、シリコン窒化膜、またはそれらの複合膜である。そして、この絶縁物の薄層の厚さは０．３ｎｍ以上１ｎｍ以下となっている。又、これらの絶縁物中、熱酸化物層が最も有用である。
【００３２】
一般に、非晶質Ｓｉ膜は６００〜６５０℃以上の温度で結晶化が進行すると認識されている。しかし、我々は、膜表面に絶縁膜が存在する場合、膜厚が約８ｎｍ以下の極めて薄い非晶質シリコン膜は結晶化温度が高くなることを見出した。具体的には、ジシラン（Ｓｉ2Ｈ6）を用いた減圧化学気相成長法により、約４８０℃以下の温度で形成した厚さ約８ｎｍ以下の非晶質シリコン膜は、約８００℃以下の熱処理温度では結晶化しない知見を得た。但し、この現象は、非晶質シリコン膜表面に約０．３ｎｍ以上の絶縁膜が存在した場合に限られる。上記現象を利用して８００℃以下のプロセスで電界効果トランジスタを作製すれば、非晶質シリコン膜からなるゲート電極を形成することが可能となる。
【発明の効果】
【００３３】
本願において開示される発明のうち代表的なものによって得られる効果を説明すれば、下記の通りである。
【００３４】
不揮発性半導体装置に代表されるフラシュメモリの低電界漏洩電流を増加させることなく、書換え電流（Ｆ−Ｎ電流）を大幅に増加させることができる。書換え電流（Ｆ−Ｎ電流）の増加は書換え時間の向上をもたらす。
【００３５】
また、ゲート絶縁膜の破壊寿命も大幅に向上する。
【００３６】
これにより、従来法に比べ書換え時間が大幅に向上した、高信頼性の不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００３７】
先ず、本発明の基礎となるキャパシタを用いた比較実験について説明する。
【００３８】
ＭＯＳキャパシタの電流−電圧特性（Ｉ−Ｖ特性）等の特性の比較を行なうため、3種類の平面キャパシタ構造を準備した。これらの断面図を図１、図２に示す。図１は本発明に対応する構造である。尚、図中、１００番台の符号は下層のゲート用Ｓｉ膜が多結晶Ｓｉ膜の場合を、２００番台の符号は下層のゲート用シリコン膜が非晶質Ｓｉ膜の場合を夫々示している。双方、幾何学的形状は同様である。図２は従来のキャパシタ構造を示す断面図である。また、図３には、プロセスの違いを比較するための試料の条件を示した。
【００３９】
まず、Ｐ型の単結晶Ｓｉ基板１０１，２０１，および３０１の各々上に周知のＬＯＣＯＳ法により、５００ｎｍの素子分離酸化膜１０２，２０２，３０２を形成する。次いで、８５０℃のパイロジェニック酸化法により、膜厚が７．７ｎｍのゲート絶縁膜を形成する。図１、および図２には、このゲート酸化膜を各々１０３，２０３，３０３と表示してある。この比較実験の各試料は図３に示した。
【００４０】
次に、Ｎｏ．１とＮｏ．６の試料は、従来のゲート電極である。
【００４１】
これらの試料のゲート電極は200ｎｍのリンドープの非晶質Ｓｉ膜３０６である。このリンドープ非晶質Ｓｉ膜３０６はＳｉ２Ｈ６とホスフィン（ＰＨ３）を用た減圧化学気相成長法（以下ＬＰ−ＣＶＤ法と記述する）による。尚、リンを３×１０20／ｃｍ3の濃度に含有させた（図２）。
【００４２】
一方、Ｎｏ．２〜Ｎｏ．５、及びＮｏ．７の各試料は、ノンドープ非晶質Ｓｉ膜、ＳｉＯ2膜、及びリンドープ非晶質Ｓｉ膜の積層構造を有するものである。
【００４３】
各層の具体的厚さは次の通りである。ノンドープ非晶質Ｓｉ膜１０４，２０４の膜厚は２〜８ｎｍ、 ＳｉＯ2膜１０５，２０４の膜厚は０．５ｎｍ及びリンドープト非晶質Ｓｉ膜１０６，２０６の膜厚は２００ｎｍである。これらの層は同一装置において、それぞれ順次連続して形成した。以下その詳細を説明する。
【００４４】
まず、Ｓｉ2Ｈ６を用いたＬＰ−ＣＶＤ法により、ゲート酸化膜上１０３，２０３にノンドープ非晶質Ｓｉ膜１０４，２０５を堆積した。堆積装置には、ロードロック機構を有する縦型ＬＰ−ＣＶＤ装置を用いた。堆積温度は４２０℃、堆積圧力は７０Ｐａ、Ｓｉ２Ｈ６の流量は毎分１５０ｃｃとした。キャリアガスとして窒素を同時に流し形成した。この窒素の流量は毎分２０００ｃｃである。
【００４５】
非晶質Ｓｉ膜１０４，２０４の膜厚は、Ｓｉ２Ｈ６ガスを導入する時間で制御した。各試料における非晶質Ｓｉ膜は次の通りである。試料Ｎｏ．２は２ｎｍ、Ｎｏ．３は４ｎｍ、Ｎｏ．４は６ｎｍ、そしてＮｏ．５は８ｎｍである（図３参照）。続いて、Ｓｉ２Ｈ６ガスを遮断し反応炉内を真空排気した後、酸素ガスを炉内に流し、減圧酸素雰囲気中で非晶質Ｓｉ膜１０４，２０４表面にＳｉＯ2膜１０５，２０５を形成した。ＳｉＯ2膜１０５，２０５の膜厚は、酸素分圧と時間により制御することが可能である。本実施例では、上記ＳｉＯ2膜１０５，２０５の膜厚を０．５ｎｍとした。続いて、減圧窒素中で、炉内の温度を５２５℃に昇温し、リンを３×１０20／ｃｍ3含んだ非晶質Ｓｉ膜１０６，２０６を２００ｎｍの膜厚に堆積した。本試料においても、上記リンドープ非晶質Ｓｉ膜１０６，２０６の形成にＳｉ2Ｈ6とＰＨ3を用い、先に記述したリンドープ非晶質膜３０６と同様の条件で堆積を行なった。
【００４６】
本実験で、ノンドープ非晶質Ｓｉ膜１０４，２０４の形成方法について検討を行った結果、約４８０℃以上の温度で堆積を行った場合、薄膜表面の凹凸が大きくなり、平坦な連続膜が得られないことが分かった。また、堆積速度が大きくなるため、膜厚制御が非常に困難であった。従って、上記ノンドープ非晶質Ｓｉ膜１０４，２０４は、４８０℃以下の温度で形成することが望ましい。
【００４７】
次に、全ての試料の上記リンドープ非晶質Ｓｉ膜１０６，２０６，３０６をリンドープ多結晶Ｓｉ膜１０６，２０６，３０６に変換した。この変換は各試料を７５０℃の窒素雰囲気中で、４０分の熱処理することによって可能である。この熱処理温度では、２００ｎｍの膜厚のリンドープＳｉ膜１０６，２０６，３０６だけが結晶化する。一方、この処理中、ゲート絶縁膜１０３，２０３と接しているノンドープ非晶質Ｓｉ膜１０４，２０４は、非晶質状態を保持している。これは、シリコンの多結晶化がリンによって促進されるからである。非晶質Ｓｉの結晶化はＳｉクラスタの半径がある一定以上の大きさに達した時に発生する。このクラスタの半径は一般に臨界半径と呼ばれる。本発明におけるＳｉ膜の膜厚は、上記臨界半径と同等以上であるため、通常、非晶質Ｓｉが結晶化する熱処理よりも更に高温の熱処理を施さなければ結晶化は発生しない。
【００４８】
次に、試料Ｎｏ．１〜Ｎｏ．５に関しては、９００℃、１２０分の窒素アニールを追加して、下層電極１０４に相当するノンドープ非晶質Ｓｉ膜１０４を多結晶Ｓｉ膜１０４に変換した。
【００４９】
続いて、周知のリソグラフィー及びドライエッチング法により、リンドープ多結晶Ｓｉ膜１０６，２０６，３０６、及び下層Ｓｉ膜１０４，２０４を所定の形状に加工してゲート電極１０４，１０６，２０４，２０６，３０６を形成する。こうして図１、および図２に示したＭＯＳキャパシタが作成される。
【００５０】
まず最初に、透過型電子顕微鏡でゲート電極であるＳｉ膜１０６，２０６，２０４，２０６，３０６の結晶性、及びその粒径を観察した。９００℃、１２０分の熱処理を追加した試料（Ｎｏ．１〜Ｎｏ．５）の上層電極１０６，２０６，３０６の結晶粒径は、試料によらず約０．５μｍ〜１．５μｍであった。これに対し、図１に示した下層の極薄Ｓｉ膜１０４は、非常に微小な粒径を有した多結晶Ｓｉ膜１０４になっていることを確認した。具体的には、それらの平均粒径は堆積膜厚の約２倍〜２．５程度となっていた。下層Ｓｉ膜１０４を８ｎｍ堆積した試料（Ｎｏ．５）の平均粒径は約２０ｎｍ程度であった。
【００５１】
一方、高温の熱処理を追加していない試料（Ｎｏ．６、Ｎｏ．７）、すなわち７５０℃の熱処理だけを行った試料のリンドープ多結晶Ｓｉ膜２０６，３０６の結晶粒径は、何れも約０．３μｍ〜１．０μｍ程度であった。また、試料Ｎｏ．７の下層Ｓｉ膜２０４は堆積直後の結晶性を保持した非晶質Ｓｉ膜２０４であること、並びに当該Ｓｉ膜上の薄いＳｉＯ2膜２０５（膜厚約０．５ｎｍ）は、変化なく存在していることを確認した。
【００５２】
上記各試料に対して定電流ストレス印加前後の電流−電界特性の比較を行った。図４はゲート酸化膜１０３上に堆積した下層極薄Ｓｉ膜１０４，２０４の膜厚と低電界漏洩電流（−６ＭＶ／ｃｍ時）の関係を示している。図５は図４と同じ試料について、ゲート酸化膜１０３上に堆積した下層極薄Ｓｉ膜１０４，２０４の膜厚とＦ−Ｎ電流（−１１ＭＶ／ｃｍ）との関係を示している。本図においては、下層Ｓｉ膜０ｎｍの点が、従来法である単層ゲート電極３０６に対応する。
【００５３】
これらの図から分かるように、本発明においてはストレス印加後の低電界リーク電流を従来法と少なくとも同等に維持したまま、Ｆ−Ｎ電流を大幅に増加できることが分かる。即ち、上記Ｆ−Ｎ電流の増加は下層Ｓｉ膜１０４の膜厚が８ｎｍより薄くなる領域から、下層Ｓｉ膜１０４の薄膜化と共に増加した。特に、下層Ｓｉ膜１０４の膜厚が２ｎｍの試料では、従来構造の試料に比べ、Ｆ−Ｎ電流を約１桁も大きくできた。
【００５４】
図６に、９００℃、６０分の熱処理を追加した試料の定電流ストレスによる破壊寿命分布の比較を示した。図５の縦軸は累積不良率、横軸は注入電荷量を示す。
【００５５】
本発明によれば、従来法に比べ一定電流ストレスに対する破壊寿命が向上すること、またそれは下層Ｓｉ膜１０４が薄くなるに伴い向上することが分かる。
【００５６】
一方、上層電極１０６を堆積する前に、予め下層非晶質Ｓｉ膜１０４を熱処理して多結晶Ｓｉ膜１０４に変換しても上述した結果と同様の結果が得られた。
【００５７】
図７は、７５０℃、４０分の熱処理だけを行った試料（Ｎｏ．６、Ｎｏ．７）の定電流ストレスによる破壊寿命分布を比較した図である。本発明では従来法に比べ、約２倍の破壊寿命の向上が見られた。
【００５８】
本実施例においては、下層非晶質Ｓｉ膜２０４の膜厚は、４ｎｍの試料しか記載していないが、この下層非晶質Ｓｉ膜厚が約８ｎｍ程度までは、上記試料と同等の結果が得られた。
【００５９】
ノンドープ非晶質Ｓｉ膜を形成した後の熱処理温度と、その膜の結晶性の関係について検討した結果、膜厚が約８ｎｍよりも厚くなると、該非晶質Ｓｉ膜の結晶化温度が減少することが分かった。従って、約８００℃程度まで非晶質状態を保持するためには、非晶質Ｓｉ膜の膜厚は、約８ｎｍ以下であることが好ましい。
【００６０】
また、本実施例においては、ゲート絶縁膜１０３，２０３にＳｉ基板を水蒸気中で酸化したＳｉＯ2膜１０３，２０３を用いたが、次の雰囲気中で形成した酸窒化膜を用いても同様の効果が得られた。それらの雰囲気は（１）アンモニア（ＮＨ3）雰囲気中、（２）亜酸化窒素（Ｎ2Ｏ）雰囲気中、もしくは（３）一酸化窒素（ＮＯ）雰囲気中である。また、ここでは、上層電極１０６，２０６としてＩｎ−Ｓｉｔｕ非晶質Ｓｉ膜１０６，２０６の堆積を行ったが、Ｉｎ−Ｓｉｔｕ多結晶Ｓｉ膜を堆積した場合でも同様の効果が得られた。
【００６１】
本発明で、もう一つ重要なことは、下層極薄Ｓｉ膜１０４，２０４と上層電極１０６，２０６との界面に存在する絶縁膜１０５，２０５の膜厚である。本実施例では、下層極薄Ｓｉ膜１０４，２０４堆積後、同一ＣＶＤ装置内で該下層極薄Ｓｉ膜１０４，２０４を酸化することにより約０．５ｎｍのＳｉＯ2膜１０５，２０５を形成している。上記、極薄Ｓｉ膜１０４，２０４表面に形成されるＳｉＯ2膜１０５，２０５の膜厚について検討したところ、約０．３ｎｍより薄くなると、上層電極１０６，２０６が結晶化する際、下層の極薄Ｓｉ膜１０４，２０４も上層の結晶性に揃って同時に結晶化し、ほとんど単層膜と同様になることが分かった。
【００６２】
一方、上記ＳｉＯ2膜１０５，２０５の膜厚が約１ｎｍより厚くなると、該絶縁膜１０５，２０５が抵抗となりゲート電圧の電圧降下が発生した。すなわち、本発明においては、電極界面に存在する絶縁膜１０５，２０５の膜厚を、０．３ｎｍ〜１ｎｍ程度にすることが重要となる。この界面の絶縁膜に関しては、窒素原子を含む雰囲気中で形成した、窒化膜や酸窒化膜についても同様の結果が得られた。
【００６３】
実施例１
次に、本発明の第１の実施例を図を用いて説明する。
【００６４】
本実施例では書込み／消去時間を評価するために図８〜図１０に示したメモリセルを作製した。図８及び図９の試料は、これまで述べてきたものと同様に極めて薄い（極薄と称する）Ｓｉ膜４０４，５０４の膜厚をパラメータとした。また、図８の試料はゲート酸化膜４０３に接するノンドープ極薄Ｓｉ膜４０４を９００℃の熱処理により多結晶Ｓｉ膜４０４に変換した試料である。図９の試料はその最高熱処理温度が７５０℃の試料である。以下、図８―図１０を用いて詳細な説明を行う。
【００６５】
まず、Ｐ型、単結晶Ｓｉ基板４０１，５０１，６０１上に周知のＬＯＣＯＳ法により、素子分離酸化膜４０２，５０２，６０２を形成する。この素子分離酸化膜に囲まれて領域内に８ｎｍのゲート絶縁膜４０３，５０３，６０３を形成した。このゲート絶縁膜４０３，５０３，６０３の形成は８５０℃のパイロジェニック酸化法によった。次に、標準試料となる従来法の試料（図１１）は、ＬＰ−ＣＶＤ法により、リンを３×１０20／ｃｍ3含んだ多結晶Ｓｉ膜６０６を１００ｎｍ堆積した。また、本発明における試料は実施例１に示した方法で非晶質のノンドープ極薄Ｓｉ膜４０４，５０４をそれぞれ２ｎｍ、４ｎｍ、６ｎｍ、８ｎｍ、１０ｎｍ堆積した後、０．５ｎｍのＳｉＯ2膜４０５，５０５、及び１００ｎｍのＩｎ−ｓｉｔｕリンドープ多結晶Ｓｉ膜４０６，５０６を形成した。本実施例においては、上記Ｉｎ−ｓｉｔｕリンドープ多結晶Ｓｉ膜３０６，４０６の形成にモノシラン（ＳｉＨ4）とホスフィン（ＰＨ3）を用い、６３０℃の温度で堆積を行なった。
【００６６】
続いて、７５０℃の窒素雰囲気中で３０分の熱処理を行なった後、浮遊ゲート電極４０４，４０６，５０４，５０６，６０６となる上記リンドープ多結晶Ｓｉ膜４０６，５０６，６０６、及び下層の極薄Ｓｉ膜４０４，５０４の一方の側面（図の紙面に並行方向）を所定の形状に加工した。この加工は周知のリソグラフィー及びドライエッチング法によった。
【００６７】
次に、ＬＰ−ＣＶＤ法によりＳｉＯ2／Ｓｉ３Ｎ４／ＳｉＯ2積層膜からなる層間絶縁膜４０７，５０７，６０７を形成した。Ｓｉ３Ｎ４の上下層となるＳｉＯ2膜の厚さは４ｎｍである。その形成にはＳｉ３Ｎ４と亜酸化窒素（Ｎ2Ｏ）を用い、製造温度は７００℃である。Ｓｉ３Ｎ４の膜厚は８ｎｍである。その製造にはジクロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）を用い、製造温度は７００℃である。続いて、制御ゲート電極４０８，５０８，６０８となる１００ｎｍのリンドープ多結晶Ｓｉ膜４０８，５０８，６０８、及び１００ｎｍのＳｉＯ2膜４０９，５０９，６０９をＬＰ−ＣＶＤ法により堆積した。更にこれらを７５０℃の窒素雰囲気中で２０分の熱処理を行なった。続いて、上記ＳｉＯ２膜４０９，５０９，６０９、制御ゲート電極４０８，５０８，６０８となるリンドープ多結晶Ｓｉ膜４０８，５０８，６０８、層間絶縁膜４０７，５０７，６０７、及び浮遊ゲート電極４０４，４０６，５０４，５０６，６０６のもう一方の側面（図の紙面に垂直方向）を所定の形状に加工して、制御ゲート電極４０８，５０８，６０８及び浮遊ゲート電極４０４，４０６，５０４，５０６，６０６とした。加工は周知のリソグラフィーおよびドライエッチング法によった。
【００６８】
次に、ＬＰ−ＣＶＤ法によりＳｉＯ2膜を１０ｎｍ堆積した後、ソース４１０，５１０，６１０、ドレイン４１１，５１１，６１１となる領域にリンをイオン注入する。この後、図８に示した試料、及び図１０に示した従来法による試料は９００℃、６０分の窒素アニールを、また図９に示した試料は７５０℃、３００分の窒素アニールを行ないソース４１０，５１０，６１０、ドレイン４１１，５１１，６１１を形成した。
【００６９】
次に、ＬＰ−ＣＶＤ法により１００ｎｍのＳｉＯ2膜４１２，５１２，６１２を堆積した後、異方性ドライエッチングにより、上記ＳｉＯ2膜４１２，５１２，６１２の全面エッチングを行ない、浮遊ゲート電極４０４，４０６，５０４，５０６，６０６、ＯＮＯ膜４０７，５０７，６０７、制御ゲート電極４０８，５０８，６０８側壁部に、側壁絶縁膜４１２，５１２，６１２を形成した。続いて、常圧−ＣＶＤ法により、リンを４ｍｏｌ％含んだＳｉＯ2膜（ＰＳＧ膜）４１３，５１３，６１３を３００ｎｍ堆積した後、ソース４１０，５１０，６１０、ドレイン４１１，５１１，６１１表面が露出するコンタクト孔を形成した。
【００７０】
最後に、アルミニウム（Ａｌ）４１４，４１５，５１４，５１５，６１４，６１５を反応性スパッタ法にて５００ｎｍ堆積した後、所定の形状に加工してソース配線４１４，５１４，６１４、ドレイン配線４１５，５１５，６１５とし、図８〜図１０に示すメモリセルを作製した。
【００７１】
図８に示した試料は、最高熱処理温度を９００℃としたので、ゲート酸化膜直上にある極薄Ｓｉ膜４０５は、多結晶Ｓｉ膜４０５になっていた。一方、図９に示した試料のそれは、最高熱処理温度が７５０℃であるため非晶質Ｓｉ膜５０４の状態を保持していた。
【００７２】
この構造の不揮発性半導体記憶装置を用いて、書換え特性を評価した。消去動作は、浮遊ゲート電極４０４，４０６，５０４，５０６，５０６へゲート絶縁膜４０３，５０３，６０３の全面を介したＦ−Ｎ電流による電荷の注入で行ない、書込み動作は浮遊ゲート電極４０４，４０６，５０４，５０６，６０６からドレイン４１１，５１１，６１１へのゲート絶縁膜４０３，５０３，６０３のＦ−Ｎ電流による電荷の引き抜きで行なった。消去を行なう際には、制御ゲート電極４０８，５０８，６０８に＋１０Ｖ、ソース４１０，５１０，６１０、ドレイン４１１，５１１，６１１を開放し、Ｓｉ基板４０１，５０１，６０１を−４Ｖにしたパルスを印加し、しきい値電圧を確認しながら消去を行なった。書込みの際には、制御ゲート電極４０８，５０８，６０８を−１０Ｖ、ドレイン４１１，５１１，６１１を＋４Ｖ、ソース４１０，５１０，６１０を開放し、Ｓｉ基板４０１，５０１，６０１をＯＶにしたパルスを印加し、しきい値電圧を確認しながら書込みを行なった。
【００７３】
上記メモリセルの下層極薄Ｓｉ膜４０４の膜厚と書込みおよび消去時間の関係を図１１に示す。図１１は９００℃、６０分の熱処理を行った試料で比較したものである。従来の方法で形成したメモリセルに比べ消去時間に有意差はほとんど見られなかったが、書込み時間に関しては下層極薄Ｓｉ膜４０４の薄膜化に伴い大幅に減少した。
【００７４】
図１２は、最高熱処理温度が７５０℃の試料で比較したものである。本試料の書込み時間も従来法に比べ大幅に短くなった。本試料の特徴は、下層極薄Ｓｉ膜５０４の膜厚が約６ｎｍ程度までは書込み時間はほとんど変化しないが、約８ｎｍを境に書込み時間が長くなる傾向を示す。これは、実施例１で記述したように、約８ｎｍ程度から結晶化が進行していることに対応している。透過型電子顕微鏡で観察した結果、約８ｎｍの下層極薄Ｓｉ膜５０４は、局所的に結晶化が進行しており、約１０ｎｍのそれは、ほぼ多結晶Ｓｉ膜になっていた。
【００７５】
本実施例では、浮遊ゲート電極としてリンドープ多結晶Ｓｉ／極薄Ｓｉの２層構造としたが、リンドープ多結晶Ｓｉ／ノンドープ多結晶Ｓｉ／極薄Ｓｉ構造やチタンナイトライド（ＴｉＮ）／ノンドープ多結晶Ｓｉ／極薄Ｓｉ構造等、３層構造にしても同様の効果が得られた。すなわち、Ｆ−Ｎ電流の増加はゲート絶縁膜に接する最下層のＳｉ膜の膜厚ないしその粒径に依存しており、その上層に形成する浮遊ゲート電極材料には依存しなかった。
【００７６】
実施例２
次に本発明の第２の実施例を説明する。これまで、最下層に極薄Ｓｉ膜を含んだ、２層ないし３層構造の浮遊ゲート構造について記述したが、ここでは浮遊ゲート電極を極薄Ｓｉ単層膜とした例について説明する。
【００７７】
図１３は本発明の第３の実施例にで作製した不揮発性半導体記憶装置の断面図である。本構造及びプロセスフローは実施例１の図１０に示した従来の構造とほとんど同じである。相違点は、浮遊ゲート電極７０４の膜厚とその形成方法である。図１０に示したように従来の浮遊ゲート電極６０６はリンを含んだ多結晶Ｓｉ膜６０６であり、またその膜厚も５０ｎｍ以上と厚い構造である。本発明による浮遊ゲート電極７０４は、実施例２の下層極薄Ｓｉ膜５０４と同様の方法で形成したノンドープのＳｉ膜７０４であり、膜厚も約８ｎｍ以下と極めて薄いのが特徴である。
【００７８】
図１４に、浮遊ゲート電極７０４の膜厚を２ｎｍ〜１０ｎｍとした時の書換え特性示す。消去／書き込みの評価方法は実施例２と同じとした。
【００７９】
消去時間に関しては従来法とほぼ同等であるが、書込み時間は浮遊ゲートＳｉ膜７０４の薄膜化、特に約８ｎｍより薄くなると著しく短くなった。
【００８０】
本実施例では最高熱処理温度が９００℃と高いため、浮遊ゲート電極は多結晶Ｓｉ膜となっているが、実施例２に示したように７５０℃以下の温度で形成した場合、すなわち浮遊ゲート電極をノンドープ非晶質Ｓｉ膜とした場合も、従来法に比べ書込み時間が大幅に短縮された。
【００８１】
実施例３
以下、不揮発性記憶素子を有する半導体集積回路装置に本発明を適用した具体例を説明する。
【００８２】
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００８３】
本発明の実施例である半導体集積回路装置の概略構成を図１７(要部等価回路図)に示す。
【００８４】
図１７に示すように、半導体集積回路装置は複数のメモリブロック１７を行列状に配置したメモリセルアレイを塔載する。メモリセルアレイには、Ｘ方向に延在するワード線ＷＬが複数本配置されると共に、Ｙ方向に延在するデータ線ＤＬが複数本配置される。
【００８５】
前記メモリブロック１７には書き込み動作及び消去動作をトンネル効果で行う不揮発性記憶素子Ｑが配置される。この不揮発性記憶素子Ｑは、ワード線ＷＬの延在方向に複数個配置され、かつデータ線ＤＬの延在方向に複数個配置される。つまり、不揮発性記憶素子Ｑは、ワード線ＷＬとデータ線ＤＬとが交差する領域に配置される。
【００８６】
尚、これまで本明細書において詳細に述べてきた本発明の直接的な対象は、上記不揮発性記憶素子Ｑの構造に関するものである。
【００８７】
前記１本のデータ線ＤＬには、その延在方向に沿って配置された複数個の不揮発性記憶素子Ｑの夫々のドレイン領域が選択用トランジスタＳｔ１及びローカルデータ線ＬＤＬを介して電気的に接続される。また、１本のデータ線ＤＬの延在方向に沿って配置された複数個の不揮発性記憶素子Ｑの夫々のソース領域にはローカルソース線ＬＳＬを介して選択用トランジスタＳｔ２が電気的に接続される。ローカルソース線ＬＳＬは、選択用トランジスタＳｔ２を介してソース線ＳＬに電気的に接続される。また、１本のワード線ＷＬには、その延在方向に沿って配置された複数個の不揮発性記憶素子Ｑの夫々の制御ゲート電極が電気的に接続される。このように構成されるメモリセルアレイは、不揮発性記憶素子Ｑの消去動作をワード線ＷＬ毎又はメモリブロック１７毎に行うことができると共に、メモリセルアレイ全体で行うことができる。なお、ワード線ＷＬと不揮発性記憶素子Ｑの制御ゲート電極とは、後述するように、一般には一体に形成される。
【００８８】
次に、前記半導体集積回路装置に塔載される不揮発性記憶素子Ｑの具体的な構造について、図１８（要部平面図）、図１９（図１８に示すＡ−Ａ切断線の位置で切った断面図）及び図２０（図２に示すＢ−Ｂ切断線の位置で切った断面図）を用いて説明する。なお、図１８において、図を見易くするため、後述する層間絶縁膜３０、データ線ＤＬ等は図示を省略している。
【００８９】
前記不揮発性記憶素子Ｑは、図１８(要部平面図)に示すように、ゲート長方向(Ｘ方向)に延在するワード線ＷＬの延在方向に複数個配置され、かつゲート幅方向(Ｙ方向)に延在するデータ線(図示せず)の延在方向に複数個配置される。
【００９０】
前記不揮発性記憶素子Ｑは、図１９に示すように、単結晶シリコンからなるｐ型半導体基板１の活性領域の表面に構成される。この不揮発性記憶素子Ｑは、主に、チャネル形成領域であるｐ型半導体基板１、第１ゲート絶縁膜３、浮遊ゲート電極(フローティングゲートないしは電荷蓄積ゲート電極とも称する)Ｇ１、第２ゲート絶縁膜１３、制御ゲート電極(コントロールゲート電極)Ｇ２、ソース領域であるｎ型半導体領域６Ａ、ドレイン領域であるｎ型半導体領域６Ｂ、ソース領域及びドレイン領域である一対のn+型半導体領域９、しきい値電圧制御領域であるｐ型半導体領域１５で構成される。つまり、不揮発性記憶素子Ｑはｎチャネル導電型の電界効果トランジスタで構成される。
【００９１】
前記第１ゲート絶縁膜３は例えば８［ｎｍ］程度の膜厚に設定された酸化珪素膜で形成される。前記第２ゲート絶縁膜１３は例えば第１酸化珪素膜、窒化珪素膜、第２酸化珪素膜の夫々を順次積層した多層構造で形成される。第１酸化珪素膜は例えば５［ｎｍ］程度の膜厚に設定され、窒化珪素膜は例えば１０［ｎｍ］程度の膜厚に設定され、第２酸化珪素膜は例えば４［ｎｍ］程度の膜厚に設定される。
【００９２】
本発明に係わる前記浮遊ゲート電極Ｇ１は、第１のゲート材（８、２０）及びこの第１のゲート材（８、２０）の表面上に積層された第２ゲート材１１で構成される。尚、本実施例において、第１のゲート材はこれまで説明してきた非単結晶のシリコン膜２０と多結晶シリコン膜８によって構成されている。第ゲート材の下層２０は、具体例は、非晶質シリコン膜を堆積した後、熱処理により結晶化した多単結晶のシリコン膜２０で、その厚さは平均膜厚は８ｎｍ以下となす。以下、この両層をもって第１のゲート材と称する。
【００９３】
第２ゲート材１１は、抵抗値を低減する不純物(例えば燐)が導入された多結晶シリコン膜で形成される。この多結晶シリコン膜は、例えば１００［ｎｍ］程度の膜厚に設定され、３．５×１０20［atoms／cm3］程度の不純物濃度に設定される。この多結晶シリコン膜に導入される不純物は多結晶シリコン膜の堆積中又は堆積後に導入される。第１ゲート材（８、２０）は、最初、不純物を含まない多結晶シリコン膜で形成され、例えば５０［ｎｍ］程度の膜厚に設定される。この後、２．５×１０20［atoms／cm3］程度の不純物濃度に設定される。この第１ゲート材（８、２０）に導入される不純物は、ゲート材１１の多結晶シリコン膜から熱拡散(ドライブイン拡散)によって導入される。
【００９４】
前記第１ゲート材（８、２０）のゲート長方向の幅は電荷蓄積ゲート電極Ｇ１のゲート長を規定する。この第１ゲート材（８、２０）のゲート長方向の幅は例えば０．５［μｍ］程度に設定される。つまり、電荷蓄積ゲート電極Ｇ１のゲート長は０．５［μｍ］に設定される。
【００９５】
前記第１ゲート材（８、２０）のゲート長方向の夫々の側壁面上には、サイドウォールスペーサ１６が形成される。このサイドウォールスペーサ１６は例えばＣＶＤ法で堆積した酸化珪素膜で形成される。
【００９６】
前記制御ゲート電極Ｇ２は例えば抵抗値を低減する不純物(例えば燐)が導入された多結晶シリコン膜で形成される。この多結晶シリコン膜は、例えば２００［ｎｍ］程度の膜厚に設定され、３．５×１０20［atoms／cm3］程度の不純物濃度に設定される。
【００９７】
前記ソース領域であるｎ型半導体領域６Ａは、熱酸化絶縁膜（フィールド絶縁膜）２と第１ゲート材（８、２０）との間のｐ型半導体基板１の活性領域の表面に形成され、例えば５×１０19［atoms／cm3］程度の不純物濃度に設定される。前記ドレイン領域であるｎ型半導体領域６Ｂは、熱酸化絶縁膜２と第１ゲート材（８、２０）との間のｐ型半導体基板１の活性領域の表面に形成され、例えば５×１０20［atoms／cm3］程度の不純物濃度に設定される。前記ソース領域及びドレイン領域である一対のn+型半導体領域９の夫々は、ｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂの夫々の表面に形成され、例えば７×１０20［atoms／cm3］程度の不純物濃度に設定される。つまり、一対のｎ型半導体領域９の夫々はｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂの夫々に比べて高不純物濃度に設定され、不揮発性記憶素子Ｑはドレイン領域のチャネル形成領域側の一部の領域がその他の領域の不純物濃度に比べて低い不純物濃度に設定されたＬＤＤ（Lightly Doped Drain）構造で構成される。
【００９８】
前記しきい値電圧制御領域であるｐ型半導体領域１５は、ソース領域であるｎ型半導体領域６Ａ下のｐ型半導体基板１の活性領域の表面に形成され、例えば５×１０17［atoms／cm3］程度の不純物濃度に設定される。ｐ型半導体領域１５は、第１ゲート材（８、２０）を形成する工程の後であって前記ソース領域であるｎ型半導体領域６Ａ及びドレイン領域であるｎ型半導体領域６Ｂを形成する工程の前に、ｐ型半導体基板１の表面にｐ型不純物を例えばイオン打込み法で選択的に導入することにより形成される。
【００９９】
前記ｐ型半導体基板１の活性領域のゲート長方向の幅は、ｐ型半導体基板１の非活性領域の表面上に形成された一対の熱酸化絶縁膜(フィールド絶縁膜)２で規定される。一対の熱酸化絶縁膜２の夫々は、周知の選択酸化法で形成された酸化珪素膜で形成され、例えば５００［ｎｍ］程度の膜厚に設定される。この一対の熱酸化珪素膜２の夫々は、ゲート幅方向に向って延在し、ワード線ＷＬが延在する方向に配置された不揮発性記憶素子Ｑ間を電気的に分離する。つまり、熱酸化絶縁膜２は素子間分離用絶縁膜として使用される。
【０１００】
前記熱酸化絶縁膜２下にはチャネルストッパ領域であるｐ型半導体領域１２が形成される。このｐ型半導体領域１２は例えば４×１０17［atoms／cm3］程度の不純物濃度に設定される。
【０１０１】
前記ソース領域であるｎ型半導体領域６Ａ、ドレイン領域であるｎ型半導体領域６Ｂの夫々は、ゲート幅方向に配置された複数の不揮発性記憶素子Ｑのｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂの夫々と一体に形成されるように、ゲート幅方向に向って連続的に形成される。また、ソース領域及びドレイン領域である一対のｎ型半導体領域９の夫々は、ゲート幅方向に配置された複数の不揮発性記憶素子Ｑのソース領域、ドレイン領域である一対のｎ型半導体領域９の夫々と一体に形成されるように、ゲート幅方向に向って連続的に形成される。つまり、不揮発性記憶素子Ｑのソース領域、ドレイン領域の夫々は、ゲート幅方向に配置された他の不揮発性記憶素子Ｑのソース領域、ドレイン領域の夫々に電気的に接続される。
【０１０２】
前記ソース領域であるｎ型半導体領域６Ａ及びソース領域である一方のn+型半導体領域９はローカルソース線(ＬＳＬ)として使用される。また、前記ドレイン領域であるｎ型半導体領域６Ｂ及びドレイン領域である他方のn+型半導体領域９はローカルデータ線(ＬＤＬ)として使用される。つまり、本実施例の半導体集積回路装置は、ｐ型半導体基板１内にローカルデータ線(ＬＤＬ)を埋め込んだ構造で構成されると共に、ＡＮＤ型のフラッシュメモリで構成される。
【０１０３】
前記熱酸化絶縁膜２と第１のゲート材（８、２０）との間のｐ型半導体基板１の夫々の表面上には一対の熱酸化絶縁膜１０が形成される。この一対の熱酸化絶縁膜１０の夫々は、ｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂ、一対のｎ型半導体領域９の夫々の表面上に形成される。一対の熱酸化絶縁膜１０の夫々は、ゲート幅方向に向って延在する。一対の熱酸化絶縁膜１０の夫々は、熱酸化法で形成され、例えば１５０［ｎｍ］程度の膜厚に設定される。
【０１０４】
前記浮遊ゲート電極Ｇ１の第２のゲート材１１は、第１のゲート材（８、２０）の表面上及び酸化絶縁膜１０の表面上に形成される。つまり、第２のゲート材１１のゲート長方向の幅は、電荷蓄積ゲート電極Ｇ１のゲート長を規定する第１のゲート材（８、２０）のゲート長方向の幅に比べて広く構成される。このように、第２ゲート材１１のゲート長方向の幅を第１ゲート材（８、２０）のゲート長方向の幅に比べて広く構成することにより、電荷蓄積ゲート電極Ｇ１のゲート長の寸法を増加することなく、電荷蓄積ゲート電極Ｇ１の面積を増加することができるので、不揮発性記憶素子Ｑの動作速度の高速化を図ることができると共に、不揮発性記憶素子Ｑの電荷蓄積量を増加することができる。
【０１０５】
前記不揮発性記憶素子Ｑの制御ゲート電極(コントロールゲート電極ともいう)Ｇ２は、ゲート長方向に延在するワード線ＷＬと一体に形成され、ゲート長方向に配置された他の不揮発性記憶素子Ｑの制御ゲート電極Ｇ２に電気的に接続される。制御ゲート電極Ｇ２及びワード線ＷＬは例えば多結晶シリコン膜で形成される。この多結晶珪素膜には抵抗値を低減する不純物がその堆積中又は堆積後に導入される。
【０１０６】
前記不揮発性記憶素子Ｑの制御ゲート電極Ｇ２上及びワード線ＷＬ上を含むｐ型半導体基板１上の全面には層間絶縁膜３０が形成される。この層間絶縁膜３０上にはデータ線ＤＬが延在する。層間絶縁膜３０は例えば酸化珪素膜で形成され、データ線ＤＬは例えばアルミニウム膜又はアルミニウム合金膜等の金属膜で形成される。
【０１０７】
なお、ゲート幅方向に配置される不揮発性記憶素子Ｑと不揮発性記憶素子Ｑとの間のｐ型半導体基板１の表面には、図２０に示すように、チャネルストッパー領域であるｐ型半導体領域１４が形成される。
【０１０８】
次に、前記不揮発性記憶素子Ｑを有する半導体集積回路装置の製造方法について、図２１乃至図２３（製造方法を説明するための要部断面図）及び図２４乃至図２７（製造方法を説明するための要部平面図）を用いて説明する。
【０１０９】
まず、単結晶シリコンからなるｐ型半導体基板１を用意する。
【０１１０】
次に、図２１及び図２３に示すように、前記ｐ型半導体基板１の非活性領域の表面上に一対の熱酸化絶縁膜(フィールド絶縁膜)２を形成する。この一対の熱酸化絶縁膜２の夫々は、例えば周知の選択酸化法で形成した熱酸化珪素膜で形成され、ゲート幅方向(Ｙ方向)に向って延在する。一対の熱酸化絶縁膜２の夫々はｐ型半導体基板１の活性領域のゲート長方向(Ｘ方向)の幅を規定する。
【０１１１】
次に、前記一対の熱酸化絶縁膜２で規定されたｐ型半導体基板１の活性領域の表面上に第１ゲート絶縁膜３を形成する。この第１ゲート絶縁膜３は熱酸化法で形成した酸化珪素膜で形成される。
【０１１２】
次に、前記熱酸化絶縁膜２、第１のゲート絶縁膜３の各々の表面上を含む基板の全面に、実施例１に示した方法で、非晶質シリコン膜２０、熱酸化絶縁膜、および多結晶シリコン膜８を順次形成する。前記、非晶質シリコン膜２０、及び多結晶シリコン膜８は、不純物を含まないシリコン膜である。前記非晶質シリコン膜２０は厚さ４ｎｍの非晶質シリコン膜であり、その表面の熱酸化絶縁膜は、非晶質シリコン膜２０を低温減圧酸素雰囲気内で熱酸化して得られる、厚さ0.5ｎｍ熱酸化珪素膜である。
【０１１３】
次に、前記第１ゲート絶縁膜３上の非晶質シリコン膜２０、熱酸化珪素膜、及多結晶シリコン膜８からなる積層膜の一部の表面上に、ゲート幅方向に向かって延在する耐酸化性のマスク５を形成する。
【０１１４】
次に、前記耐酸化性マスク５、及び積層膜にパターンングを施し、前記第１ゲート絶縁膜３の一部の表面上に、非晶質シリコン膜２０、熱酸化珪素膜、多結晶シリコン膜８、及びその上部の表面が耐酸化性のマスク５で被覆され、かつゲート長方向の幅が規定された第１ゲート材（８、２０）を形成する。
【０１１５】
次に、前記熱酸化絶縁膜２と耐酸化性のマスク５との間の一方のｐ型半導体基板１の表面に前記熱酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合でｐ型不純物(例えば硼素)を選択的に導入し、しきい値電圧制御領域であるｐ型半導体領域１５を形成する。このｐ型不純物は、加速エネルギ１００ｋｅＶ、注入量１×１０14［atoms／cm2］、ｐ型半導体基板１の表面に対して６０度の角度をなす方向から導入される。
【０１１６】
次に、前記熱酸化絶縁膜２と耐酸化性のマスク５との間の一方のｐ型半導体基板１の表面に前記熱酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合でｎ型不純物(例えば砒素)を選択的に導入し、ソース領域であるｎ型半導体領域６Ａを形成する。
【０１１７】
次に、前記熱酸化絶縁膜２と耐酸化性のマスク５との間の他方のｐ型半導体基板１の表面に前記熱酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合でｎ型不純物(例えば砒素)を選択的に導入し、ドレイン領域であるｎ型半導体領域６Ｂを形成する。
【０１１８】
次に、図２２及び図２５に示すように、前記耐酸化性のマスク５、第１ゲート材（８、２０）の夫々のゲート長方向の側壁面上にサイドウォールスペーサ１６を形成する。このサイドウォールスペーサ１６は例えば酸化珪素膜で形成される。サイドウォールスペーサ１６は、耐酸化性のマスク５の表面上を含むｐ型半導体基板１の全面に例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition)法で酸化珪素膜を形成した後、この酸化珪素膜に異方性エッチングを施すことにより形成される。
【０１１９】
次に、前記熱酸化絶縁膜２とサイドウォールスペーサ１６との間のｐ型半導体基板１の表面に前記熱酸化絶縁膜２及びサイドウォールスペーサ１６に対して自己整合でｎ型不純物(例えば燐)を導入し、ｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂの夫々の表面にソース領域及びドレイン領域である一対のｎ型半導体領域９を形成する。この一対のｎ型半導体領域９の夫々はｎ型半導体領域６Ａ、６Ｂの夫々に比べて高不純物濃度に設定される。
【０１２０】
次に、熱酸化処理を施し、前記熱酸化絶縁膜２とサイドウォールスペーサ１６との間のｐ型半導体基板１の表面上に一対の熱酸化絶縁膜１０を形成する。一対の熱酸化絶縁膜１０の夫々の膜厚は、前記熱酸化絶縁膜２に比べて薄く、第１ゲート絶縁膜３に比べて厚く設定される。熱酸化処理は、表面反応がｐ型半導体基板１の酸化量を律則する傾向の強い酸化温度領域での水蒸気中で行なわれる。
【０１２１】
上記酸化処理において、第１ゲート絶縁膜３に接する厚さ４ｎｍの非晶質シリコン膜は、多結晶シリコン膜２０となる。この時、上記非晶質シリコン膜表面に形成されていた酸化珪素膜は消滅する。
【０１２２】
一方、上記酸化により第１のゲート材（８、２０）とｐ型半導体基板１との間に第１ゲート材（８、２０）のゲート長方向の側壁面側からその中央部に向って成長するゲートバーズビーク（熱酸化絶縁膜）が形成されるが、このゲートバーズビーク(熱酸化絶縁膜)のバラツキは非常に小さくなる。このゲートバーズビークのバラツキが小さい理由は不純物濃度が小さいため増速作用がないからである。
【０１２３】
また、熱酸化絶縁膜１０の膜厚は選択酸化法で形成される熱酸化絶縁膜２に比べて薄く設定されるので、熱酸化絶縁膜１０を形成する熱処理時間は熱酸化絶縁膜２を形成する熱処理時間に比べて短い。
【０１２４】
次に、前記マスク５を除去する。この時、サイドウォールスペーサ１６の一部も除去される。
【０１２５】
次に、前記酸化絶縁膜１０、第１のゲート材（８、２０）の夫々の表面上を含むｐ型半導体基板１の全面に例えばＣＶＤ法で多結晶珪素膜を形成する。この多結晶珪素膜には抵抗値を低減する不純物(例えば燐)がその堆積中に導入される。
【０１２６】
次に、前記酸化絶縁膜１０上及び第１のゲート材（８、２０）上の多結晶シリコン膜の一部の表面上にゲート長方向の幅が規定されたマスク２０を形成する。このマスク２０は、例えばフォトレジスト膜で形成され、ゲート幅方向に向って延在する。
【０１２７】
次に、前記多結晶シリコン膜にパターンニングを施し、図７及び図１０に示すように、前記酸化絶縁膜１０、第１のゲート材（８、２０）の夫々の表面上に、不純物が導入された多結晶シリコン膜で形成され、かつゲート長方向の幅が規定された第２のゲート材１１を形成する。
【０１２８】
次に、前記熱酸化絶縁膜２下のｐ型半導体基板１の表面に前記マスク２０に対して自己整合でｐ型不純物を例えばイオン打込み法で導入し、チャネルストッパー領域であるｐ型半導体領域１２を形成する。次に、前記マスク２０を除去する。
【０１２９】
次に、熱拡散処理を施し、前記第２のゲート材１１に導入された不純物を第１ゲート材（８、２０）に拡散させる。熱拡散処理は例えば８５０［℃］程度の温度雰囲気中で約１０[分]間行う。この工程により、第１のゲート材の抵抗値は、第２ゲート材１１から拡散によって導入された不純物で低減される。
【０１３０】
次に、前記第２ゲート材１１の表面上に第２ゲート絶縁膜１３を形成する。この第２ゲート絶縁膜１３は、第１酸化珪素膜、窒化珪素膜、第２酸化珪素膜の夫々を例えばＣＶＤ法で順次積層した多層膜で形成される。
【０１３１】
次に、前記第２ゲート絶縁膜１３の表面上に第３のゲート材を形成する。この第３ゲート材は例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成される。
【０１３２】
次に、図２７に示すように、前記第３ゲート材にゲート幅方向の幅を規定するパターンニング、前記第２ゲート材１１、第１ゲート材（８、２０）の夫々にゲート幅方向の幅を規定するパターンニングを順次行い、前記第３ゲート材で制御ゲート電極Ｇ２及びワード線(ＷＬ)を形成すると共に、前記第２ゲート材１１、第１ゲート材（８、２０）の夫々で浮遊ゲート電極Ｇ１を形成する。この工程により、不揮発性記憶素子Ｑがほぼ完成する。
【０１３３】
次に、前記不揮発性記憶素子Ｑとゲート幅方向に配置された他の不揮発性記憶素子Ｑとの間のｐ型半導体基板１の表面にこれらの制御ゲート電極１３に対して自己整合でｐ型不純物を導入し、チャネルストッパ領域であるｐ型半導体領域１４を形成する。この工程により、ゲート幅方向に配置される複数個の不揮発性記憶素子Ｑのチャネル形成領域はｐ型半導体領域１４によって互いに分離される。
【０１３４】
次に、前記ワード線(ＷＬ)及び制御ゲート電極Ｇ２を含むｐ型半導体基板１の全面に層間絶縁膜３０を形成し、その後、前記層間絶縁膜３０を含むｐ型半導体基板１の全面にデータ線ＤＬを形成する。データ線ＤＬは、例えばアルミニウム膜又はアルミニウム合金膜からなる金属膜で形成される。
【０１３５】
なお、前記熱酸化絶縁膜１０、第１ゲート材（８、２０）の夫々の表面上を含むｐ型半導体基板１の全面に例えばＣＶＤ法で多結晶シリコン膜を形成する工程の後であってマスク２０を形成する工程の前に、前記多結晶シリコン膜に不純物(例えば燐)を導入する工程を備えてもよい。
【０１３６】
このように構成される不揮発性記憶素子Ｑは第１ゲート材（８、２０）とｐ型半導体基板１との間に第１ゲート材（８、２０）のゲート長方向の側壁面側からその中央部に向って成長するゲートバーズビークのバラツキを５［ｎｍ］以下に低減することができる。このゲートバーズビークのバラツキの低減は、書き込み後のしきい値電圧のバラツキを抑制することができる。
【０１３７】
なお、前記不揮発性記憶素子Ｑの実効チャネル長は０．３［ｎｍ］であり、制御ゲート電極Ｇ２から計ったしきい値電圧は１．５［Ｖ］であり、パンチスルー耐圧は８［Ｖ］である。
【０１３８】
また、前記不揮発性記憶素子Ｑへのデータの消去動作は、ｐ型半導体基板１に−４［Ｖ］の基準電位を印加し、制御ゲート電極Ｇ２にパルス幅０．５［ｍｓ］、電圧１２［Ｖ］の動作電位（書き込み電圧パルス）を印加して、チャネル領域全面から電荷蓄積ゲート電極Ｇ１へのトンネル電流注入により行う。消去後のしきい値電圧は６［Ｖ］に上昇する。一方、データの消去動作は、制御ゲート電極Ｇ２に−９［Ｖ］の動作電位を印加し、ドレイン領域にパルス幅０．５［ｍｓ］、電圧５［Ｖ］の動作電位（消去電圧パルス）を印加して、電荷蓄積ゲート電極Ｇ１からドレイン領域ヘのトンネル電流放出により行う。消去後のしきい値電圧は１［Ｖ］に低下する。この書き込み動作、消去動作のテストを１［Ｍbit ］の容量を有する半導体集積回路装置で行った結果、一定のしきい値電圧シフトを得るための書き込み−消去電圧のバラツキを０．０２［Ｖ］程度に抑えることができた。
【０１３９】
本実施例の不揮発性記憶装置を有する半導体集積回路装置によれば、上記第１のゲート材に所定の非晶質シリコン膜を用いることにより、F-N電流の増大を図ることができた。
【０１４０】
更に加えて、本実施例によれば、ゲート絶縁膜に接するゲート電極材の不純物濃度を低下し、ゲートバードビークによるオーバラップ領域の面積のバラツキを低下し、もって、F-N電流の均一化を図ることが出来る。
【０１４１】
更に加えて、本実施例によれば、以下の諸作用効果が得られる。
（１）第１のゲート材（８、２０）のゲート長方向の幅の寸法精度を高めることができ、第１ゲート材のゲート長方向の幅で規定される浮遊ゲート電極Ｇ１のゲート長の寸法精度を高めることができる。この結果、浮遊ゲート電極Ｇ１とドレイン領域とが重さなるオーバーラップ領域の面積のバラツキを低減することができると共に、浮遊ゲート電極とソース領域とが重さなるオーバラップ領域の面積のバラツキを低減することができるので、不揮発性記憶素子Ｑの書き込み特性及び消去特性の均一化を図ることができる。
【０１４２】
また、書き込み動作及び消去動作をトンネル効果で行う不揮発性記憶素子Ｑにおいて、書き込み後のしき値電圧のバラツキを低減することができる。この結果、電源電位の変動に対する不揮発性記憶素子Ｑの動作マージンを増加することができる。
【０１４３】
また、半導体チップ間や半導体ウエーハ間に渡って均一な特性の不揮発性記憶素子Ｑを製造することができるので、信頼性の高い大容量の半導体集積回路装置を安定して製造することができる。
（２）耐酸化性のマスク５に対して自己整合で導入された不純物が第１のゲート材（８、２０）下のチャネル形成領域側に拡散する拡散長を短くすることができる。この結果、ソース領域とドレイン領域との間の実効チャネル長を確保することができるので、不揮発性記憶素子Ｑのパンチスルー耐圧を高めることができる。
（３）第１ゲート材（８、２０）のゲート長方向の幅の寸法精度を更に高めることができる。この結果、電荷蓄積ゲート電極Ｇ１とドレイン領域とが重なるオーバラップ領域の面積のバラツキを更に低減することができるので、不揮発性記憶素子Ｑの書き込み特性及び消去特性の均一化を更に図ることができる。
【０１４４】
なお、第２ゲート材１１を形成する前の工程において、第１ゲート材（８）を不純物濃度が１×１０19［atoms／cm3］以下に設定された非晶質珪素膜（アモルファスシリコン膜〔ａ−Ｓｉ〕）で形成してもよい。この場合、第１ゲート材（８）を不純物濃度が１×１０19［atoms／cm3］以下に設定された多結晶珪素膜で形成した場合と同様の効果が得られる。
【０１４５】
不揮発性記憶素子の容量を増大させる為の変形例も当然実施できる。この変形例なる半導体集積回路装置の概略構成を図２８(要部断面図)に示す。
【０１４６】
図２８に示すように、半導体集積回路装置は書き込み動作及び消去動作をトンネル効果で行う不揮発性記憶素子Ｑを塔載する。この不揮発性記憶素子Ｑは、主に、チャネル形成領域であるｐ型半導体基板１、第１ゲート絶縁膜３、浮遊ゲート電極Ｇ１、第２ゲート絶縁膜１３、制御ゲート電極Ｇ２、ソース領域であるｎ型半導体領域６Ａ、ドレイン領域であるｎ型半導体領域６Ｂ、ソース領域及びドレイン領域である一対のn+型半導体領域９、しきい値電圧制御領域であるｐ型半導体領域１５で構成される。
【０１４７】
前記浮遊ゲート電極Ｇ１は、前述の例と同様に、第１ゲート材（８、２０）及びこの第１ゲート材（８、２０）の表面上に積層された第２ゲート材１１で構成される。第２ゲート材１１は抵抗値を低減する不純物として燐が導入された多結晶珪素膜で形成される。
【０１４８】
前記第２のゲート材１１の表面は凸凹形状で構成される。この第２のゲート材１１の凸凹形状は、前記第２ゲート絶縁膜１３を形成する工程の前に、ｐ型半導体基板１を燐酸液中に浸漬することにより形成される。このｐ型半導体基板１を燐酸液中に浸漬する工程は例えば１４０〜１６０［℃］程度の燐酸液(Ｈ3ＰＯ4)中に約６０分間浸漬する条件下で行なわれる。
【０１４９】
このように、第２のゲート材１１を燐が導入された多結晶珪素膜で形成し、この第２のゲート材１１を形成する工程の後であって前記第２ゲート絶縁膜１３を形成する工程の前に、前記半導体基板１を燐酸液中に浸漬する工程を備えることにより、第２のゲート材１１の表面を凸凹形状にすることができるので、第２のゲート材１１の表面積を増加することができる。この結果、電荷蓄積ゲート電極Ｇ１の表面積を増加することができるので、不揮発性記憶素子Ｑの電荷蓄積量を高めることができる。
【０１５０】
なお、第２ゲート材１１の表面の凸凹形状は、半球状の粒子（ヘミスフェリカル・グレイン：ＨＳＧ）をＣＶＤ法で堆積しても形成できる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の基本効果を説明する為に用いた平面キャパシタの断面図である。
【図２】本発明との比較に用いた従来型の平面キャパシタの断面図である。
【図３】本発明の基本効果を説明する為に用いた各試料の条件を示す図である。
【図４】定電流ストレス印加後の低電界における漏洩電流の電流密度の比較を行う図である。
【図５】定電流ストレス印加後の書換え（Ｆ−Ｎ）電流の比較を行う図である。
【図６】一定電流ストレスによる破壊寿命分布の比較（９００℃の熱処理を行ったキャパシタで比較）する図である。
【図７】一定電流ストレスによる破壊寿命分布の比較（７５０℃の熱処理を行ったキャパシタで比較）する図である。
【図８】本発明の第１の実施例に用いた第１のメモリセルの断面図である。
【図９】本発明の第１の実施例に用いた第２のメモリセルの断面図である。
【図１０】第２の実施例中に比較の為に用いた従来のメモリセルの断面図である。
【図１１】メモリセルの書込み／消去時間の比較（９００℃の熱処理）を示す図である。
【図１２】メモリセルの書込み／消去時間の比較（７５０℃の熱処理）を示す図である。
【図１３】本発明の第２の実施例に用いたメモリセルの断面図である。
【図１４】メモリセルの書込み／消去時間の比較（９００℃の熱処理）を示すである。
【図１５】一定電流ストレス前後の電流−電界特性の比較例を示す図である。
【図１６】ゲート絶縁膜の膜厚と電流密度の一般的な関係を示す図である。
【図１７】本発明の実施例３である半導体集積回路装置に搭載されるメモリアレイの主要部の等価回路図である。
【図１８】図１７の半導体集積回路装置の主要部の平面図である。
【図１９】図１８に示すＡ−Ａ切断線で切った要部断面図である。
【図２０】図１８に示すＢ−Ｂ切断線で切った要部断面図である。
【図２１】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２２】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２３】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２４】前記半導体集積回路装置の製造方法を説明するための要部平面図である。
【図２５】前記半導体集積回路装置の製造方法を説明するための要部平面図である。
【図２６】前記半導体集積回路装置の製造方法を説明するための要部平面図である。
【図２７】前記半導体集積回路装置の製造方法を説明するための要部平面図である。
【図２８】実施例３に示したメモリセルの変形例を示す主要部の断面図である。
【符号の説明】
【０１５２】
１...ｐ型半導体基板１、２...フィールド絶縁膜、３...第１ゲート絶縁膜、４...多結晶珪素膜、５...耐酸化性のマスク、６...ｎ型半導体領域、７...耐酸化性のマスク、８...第１ゲート材、９...ｎ型半導体領域、１０...酸化絶縁膜、１１...第２ゲート材、１２...ｐ型半導体領域、１３...第２ゲート絶縁膜、１４...ｐ型半導体領域、１５...ｐ型半導体領域、１６...サイドウォールスペーサ、１７...メモリブロック、Ｇ１...電荷蓄積ゲート電極、Ｇ２...制御ゲート電極、Ｑ...不揮発性記憶素子、ＳＴ...選択用トランジスタ、ＷＬ...ワード線、ＤＬ...データ線、ＬＳＬ...ローカルソース線、ＬＤＬ...ローカルデータ線。１０１，２０１，３０１，４０１，５０１，６０１，７０１...単結晶シリコン基板、１０２，２０２，３０２，４０２，５０２，６０２，７０２...素子分離酸化膜、１０３，２０３，３０３，４０３，５０３，６０３，７０３...ゲート絶縁膜（トンネル絶縁膜）、１０４，２０４，４０４，５０４，７０４...Ｓｉ膜、１０５，２０５，４０５，５０５...ＳｉＯ2膜、１０４，１０６，２０４，２０６，３０６...ゲート電極、４０４，４０６，５０４，５０６，６０６，７０４...浮遊ゲート電極、４０７，５０７，６０７，７０７...ＯＮＯ層間膜、４０８，５０８，６０８，７０８...制御ゲート電極、４０９，４１３，５０９，５１３，６０９，６１３，７０９，７１３...絶縁膜、４１２，５１２，６１２，７１２...側壁絶縁膜、４１０，５１０，６１０，７１０...ソース領域、４１１，５１１，６１１，７１１...ドレイン領域、４１４，５１４，６１４，７１４...ソース配線、４１５，５１５，６１５，７１５...ドレイン配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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