(57)【要約】【課題】イメージセンサチップに入力されるリセット信号のタイミングにずれが発生する虞れを少なくしつつ、解像度の変更を適切に行なうことが可能な画像読み取り装置を提供する。【解決手段】光電変換素子２０が受光することにより蓄積された電荷の出力と電荷蓄積のリセットとを繰り返し実行可能な複数のイメージセンサチップ２と、これらの駆動制御を行なう複数の制御チップ３と、を具備している画像読み取り装置Ａ１であって、各制御チップ３は、解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂと、この解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂに入力した解像度データＣＳに対応した周期で上記リセットを行なわせるためのリセット信号ΦＲを作成可能なリセット信号作成手段３２とを有している。【選択図】  図３
2004312574.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子を有し、かつこれら複数の光電変換素子が受光することにより蓄積された電荷の出力と電荷蓄積のリセットとを繰り返し実行可能な複数のイメージセンサチップと、
上記複数のイメージセンサチップの駆動制御を行なう複数の制御チップと、
を具備している、画像読み取り装置であって、
上記各制御チップは、解像度データ入力端子と、この解像度データ入力端子に入力した解像度データに対応した周期で上記リセットを行なわせるためのリセット信号を作成可能なリセット信号作成手段と、を有していることを特徴とする、画像読み取り装置。
【請求項２】
上記各制御チップの所定の端子が、予め定められた配線状態に設定されているときには、所定の解像度の画像読み取り処理が禁止されるように構成されている、請求項１に記載の画像読み取り装置。
【請求項３】
上記解像度データ入力端子としては、第１および第２の端子があり、
上記各制御チップは、上記第１および第２の端子に解像度データをパラレル入力可能とする第１のモードと、上記第２の端子に解像度データをシリアル入力可能とする第２のモードとに切り替え設定可能な構成とされている、請求項１または２に記載の画像読み取り装置。
【請求項４】
上記各制御チップは、モード設定用端子を有しており、かつこのモード設定用端子に対する配線接続の有無または配線の仕方により、上記第１および第２のモードのいずれかを選択可能に構成されている、請求項３に記載の画像読み取り装置。
【請求項５】
上記第２のモードが設定されているとともに、上記第１の端子が予め定められた配線状態に設定されているときには、所定の解像度の画像読み取り処理が禁止されるように構成されている、請求項３または４に記載の画像読み取り装置。
【請求項６】
上記各イメージセンサチップは、上記光電変換素子としてフォトダイオードを有し、かつラインメモリおよびアナログシフトレジスタを備えたＣＣＤイメージセンサチップであり、
上記各制御チップは、上記複数の光電変換素子から上記ラインメモリおよび上記アナログシフトレジスタに向けて電荷を順次転送させるとともに、上記アナログシフトレジスタから信号出力を行なわせるための複数の信号を作成可能であり、かつ上記アナログシフトレジスタから出力された信号は、上記各制御チップに入力されるように構成されている、請求項１ないし５のいずれかに記載の画像読み取り装置。
【請求項７】
上記各制御チップは、上記各イメージセンサチップから出力される信号を増幅するアンプを備えており、かつこれらのアンプに対する基準電圧の印加は、互いに共通する電力供給手段により並列で行なわれるように構成されている、請求項１ないし６のいずれかに記載の画像読み取り装置。
【請求項８】
イメージセンサチップを駆動制御するのに用いられる制御チップであって、
解像度データ入力端子と、この解像度データ入力端子に入力した解像度データに対応した周期で上記イメージセンサチップに電荷蓄積のリセットを実行させるためのリセット信号を作成するリセット信号作成手段と、を備えていることを特徴とする、制御チップ。
【請求項９】
予め定められた配線状態に設定されたときに、所定の解像度の画像の読み取り処理を禁止可能とする端子を備えている、請求項８に記載の制御チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、イメージセンサチップを備えた画像読み取り装置、および画像読み取り装置においてイメージセンサチップを制御するのに用いられる制御チップに関する。
【０００２】
【従来の技術】
画像読み取り装置としては、複数のＣＣＤイメージセンサチップを用いたものがある。このような画像読み取り装置においては、複数のＣＣＤイメージセンサチップをこれとは別の複数の制御チップによって駆動制御しているのが通例である。一方、このような画像読み取り装置においては、そのハード構成を大きく変更することなく、読み取り画像の解像度を用途などに応じて変更できれば便利であり、このようなことが要請される場合が多い。
【０００３】
そこで、従来の画像読み取り装置としては、上記制御チップとは別のコントローラにより所定の解像度に対応したリセット信号を作成し、このリセット信号を複数のＣＣＤイメージセンサチップに入力させたものがある。より具体的には、ＣＣＤイメージセンサチップは、複数のフォトダイオードが受光することによって蓄積される電荷の出力と電荷蓄積のリセットとを繰り返して実行するようになっている。上記電荷蓄積のリセットは、ＣＣＤイメージセンサチップがリセット信号を受信することにより行なわれるが、従来においては、このリセット信号を制御チップとは別のコントローラにより作成させていたものがある。上記コントローラは、複数種類の解像度に対応した周期のリセット信号を作成可能であり、このリセット信号の周期を変更することにより、解像度の変更がなされる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来技術においては、ＣＣＤイメージセンサチップの駆動制御を制御チップによって行なわせている一方、リセット信号の作成は上記制御チップとは別のコントローラにより行なわせているため、ＣＣＤイメージセンサチップの駆動とリセット信号とのタイミングにずれを生じる場合があった。とくに、このようなタイミングのずれは、画像読み取り処理を高速にするほど生じ易くなっていた。これでは、適正な画像信号が得られなくなり、読み取り画像の質低下を招いてしまう。
【０００５】
本願発明は、このような事情のもとで考え出されたものであって、イメージセンサチップに入力されるリセット信号のタイミングにずれが発生する虞れを少なくしつつ、解像度の変更を適切に行なうことが可能な画像読み取り装置および制御チップを提供することをその課題としている。
【０００６】
【発明の開示】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００７】
本願発明の第１の側面によって提供される画像読み取り装置は、複数の光電変換素子を有し、かつこれら複数の光電変換素子が受光することにより蓄積された電荷の出力と電荷蓄積のリセットとを繰り返し実行可能な複数のイメージセンサチップと、上記複数のイメージセンサチップの駆動制御を行なう複数の制御チップと、を具備している画像読み取り装置であって、上記各制御チップは、解像度データ入力端子と、この解像度データ入力端子に入力した解像度データに対応した周期で上記リセットを行なわせるためのリセット信号を作成可能なリセット信号作成手段と、を有していることを特徴としている。
【０００８】
このような構成によれば、制御チップの解像度データ入力端子に解像度データを入力させると、そのデータに対応した周期をもつリセット信号が制御チップのリセット信号作成手段によって作成される。このリセット信号をイメージセンサチップに入力させると、上記解像度データに対応した解像度の画像信号が得られることとなる。したがって、制御チップに入力される解像度データの内容を変更することにより、読み取り画像の解像度を簡単かつ適切に変更することができる。一方、上記リセット信号の作成処理は、制御チップがイメージセンサチップの駆動制御用の他の信号を作成するのに並行して行なわせることができる。また、上記リセット信号は、たとえばイメージセンサチップの駆動制御用の他の信号を利用したり、あるいは上記他の信号の作成基準となるクロック信号を利用するなどして作成することもできる。したがって、上記リセット信号をイメージセンサチップの駆動制御用の他の信号と正確に同期させるといったことが簡単に行なえることとなる。その結果、画像読み取り処理を高速で行なう場合であっても、リセット信号の発生タイミングにずれが生じないようにし、読み取り画像の質を高めることができる。
【０００９】
本願発明の好ましい実施の形態においては、上記各制御チップの所定の端子が、予め定められた配線状態に設定されているときには、所定の解像度の画像読み取り処理が禁止されるように構成されている。画像読み取り処理が禁止される解像度としては、複数種類の解像度のうちの最も高い解像度、最も低い解像度、およびそれらの中間レベルの範囲の解像度のうちのいずれをも選択することが可能である。上記構成によれば、各制御チップ自体のハード構成には手を加えることなく、所定の解像度の画像読み取り処理を禁止することができるために、解像度が相違する複数種類の画像読み取り装置を製作する場合であっても、制御チップとしては、構成が同一のものを用いればよいこととなる。
【００１０】
本願発明の好ましい実施の形態においては、上記解像度データ入力端子としては、第１および第２の端子があり、上記各制御チップは、上記第１および第２の端子に解像度データをパラレル入力可能とする第１のモードと、上記第２の端子に解像度データをシリアル入力可能とする第２のモードとに切り替え設定可能な構成とされている。このような構成によれば、制御チップに対する解像度データの入力が、パラレル入力とシリアル入力とのいずれであっても、好適に対処できることとなり、便利である。
【００１１】
本願発明の好ましい実施の形態においては、上記各制御チップは、モード設定用端子を有し、かつこのモード設定用端子に対する配線接続の有無または仕方によって、上記第１および第２のモードのいずれかを選択可能に構成されている。このような構成によれば、上記第１のモードと第２のモードとのいずれに設定する場合であっても、その設定を容易に行なうことができる。
【００１２】
本願発明の好ましい実施の形態においては、上記第２のモードが設定されているとともに、上記第１の端子が予め定められた配線状態に設定されているときには、所定の解像度の画像読み取り処理が禁止されるように構成されている。このような構成によれば、上記第１の端子を有効に利用することによって、所定の解像度の画像読み取り処理を禁止することができる。したがって、所定の解像度の画像読み取り処理を禁止するための専用の端子を制御チップに設ける必要が無くなる。
【００１３】
本願発明の好ましい実施の形態においては、上記各イメージセンサチップは、上記光電変換素子としてフォトダイオードを有し、かつラインメモリおよびアナログシフトレジスタを備えたＣＣＤイメージセンサチップであり、上記各制御チップは、上記複数の光電変換素子から上記ラインメモリおよび上記アナログシフトレジスタに向けて電荷を順次転送させるとともに、上記アナログシフトレジスタから信号出力を行なわせるための複数の信号を作成可能であり、かつ上記アナログシフトレジスタから出力された信号は、上記各制御チップに入力されるように構成されている。
【００１４】
本願発明の好ましい実施の形態においては、上記各制御チップは、上記各イメージセンサチップから出力される信号を増幅するアンプを備えており、かつこれらのアンプに対する基準電圧の印加は、互いに共通する電力供給手段により並列で行なわれるように構成されている。このような構成によれば、各アンプに対して電圧値が同一または略同一とされた基準電圧を印加することが可能となり、各アンプのオフセット電圧を少なくするのに有利となる。
【００１５】
本願発明の第２の側面によって提供される制御チップは、イメージセンサチップを駆動制御するのに用いられる制御チップであって、解像度データ入力端子と、この解像度データ入力端子に入力した解像度データに対応した周期で上記イメージセンサチップに電荷蓄積のリセットを実行させるためのリセット信号を作成するリセット信号作成手段と、を備えていることを特徴としている。
【００１６】
本願発明に係る制御チップは、予め定められた配線状態に設定されたときに、所定の解像度の画像の読み取り処理を禁止可能とする端子を備えている構成とすることができる。
【００１７】
本願発明に係る制御チップによれば、本願発明に係る画像読み取り装置について述べたのと同様な効果が期待できる。
【００１８】
本願発明のその他の特徴および利点については、以下に行う発明の実施の形態の説明から、より明らかになるであろう。
【００１９】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態について、図面を参照しつつ具体的に説明する。
【００２０】
図１は、本願発明に係る画像読み取り装置の要部の一例を示している。本実施形態の画像読み取り装置Ａ１は、基板１と、この基板１上に搭載された複数のＣＣＤイメージセンサチップ２（以下、「ＣＣＤチップ２」と略称する）および複数の制御チップ３とを備えて構成されている。ＣＣＤチップ２と制御チップ３とは同一個数（たとえば６個ずつ）であり、１つの制御チップ３が１つのＣＣＤチップ２の駆動制御を行なうようになっている。後述するように、この画像読み取り装置Ａ１は、解像度として、１２００［ｄｐｉ］（４７．２４４ドット／ｍｍ）、６００［ｄｐｉ］（２３．６２２ドット／ｍｍ）  、３００［ｄｐｉ］（１１．８１１ドット／ｍｍ）  、および２００［ｄｐｉ］（７．８７４ドット／ｍｍ）  の計４種類の解像度に切り替え可能である。
【００２１】
複数のＣＣＤチップ２は、基板１の長手方向に列状に並んでおり、その配列方向において複数のＣＣＤチップ２および制御チップ３は、２つずつが１組をなしており、第１ないし第３のブロックＢ１〜Ｂ３に区分されている。このように、複数のＣＣＤチップ２を複数のブロックに区分すれば、それら複数のブロックにおける画像読み取り処理を同時に行なわせることによって、１ラインの画像読み取り処理に要する時間を短縮することができる。
【００２２】
基板１には、複数の端子Ｔ１〜Ｔ７が設けられている。具体的には、端子Ｔ１は、制御チップ３の駆動用電源を接続するためのものであり、この端子Ｔ１にはたとえば５Ｖの電圧ＶＤＤ１  が印加される。この端子Ｔ１に供給された電力は、複数の制御チップ３のそれぞれに供給され、各制御チップ３には電圧ＶＤＤ１  が印加される構成となっている。端子Ｔ２は、ＣＣＤチップ２の駆動用電源を接続するためのものであり、この端子Ｔ２にはたとえば１２Ｖの電圧ＶＤＤ２  が印加される。端子Ｔ３（Ｔ３ａ〜Ｔ３ｃ）は、画像信号Ｖｏｕｔ１〜Ｖｏｕｔ３を出力するためのものであり、第１ないし第３のブロックＢ１〜Ｂ３のそれぞれの２番目の制御チップ３ｂ，３ｄ，３ｆに対してエミッタフォロア５０を介して接続されている。端子Ｔ３から出力された画像信号Ｖｏｕｔ１〜Ｖｏｕｔ３は、基板１の外部に設けられたコントローラ（図示略）に入力されるように構成されている。このコントローラは、たとえば画像信号の処理機能、各種の信号の生成機能、および演算処理機能などを備えたものであり、画像読み取り装置Ａ１全体の動作制御を行なうものである。
【００２３】
端子Ｔ４は、クロック入力用のものであり、この端子Ｔ４に入力したクロック信号は、各制御チップ３に入力される。端子Ｔ５は、波形スタート成形トリガとなるスタートパルスＳＴを上記コントローラから受信するためのものであり、この端子Ｔ５によって受信したスタートパルスＳＴは制御チップ３ａ，３ｃ，３ｅに入力されるようになっている。端子Ｔ６は、解像度データＣＳを上記コントローラから受信するためのものであり、この端子Ｔ６によって受信した解像度データＣＳは制御チップ３ａ，３ｃ，３ｅに入力されるようになっている。端子Ｔ７は、グランド接続用の端子である。
【００２４】
ＣＣＤチップ２としては、従来より既知のＣＣＤイメージセンサチップを用いることができる。図３に示すように、ＣＣＤチップ２は、列状に並んだ１７２８個のフォトダイオード２０、アナログシフトレジスタ２１、第１の移送ゲート２２、ラインメモリ２３、第２の移送ゲート２４、およびアンプ２５を有している。
【００２５】
複数の制御チップ３は、第１ないし第３のブロックＢ１〜Ｂ３の先頭と２番目とのいずれの制御チップであるかによって端子の配線接続の仕方が一部相違している。ただし、制御チップ自体のハード構成は同一である。制御チップ３は、後述する各種の回路を内部に造り込んだＩＣチップであり、電源端子Ｔ１１、グランド接続端子Ｔ１２、クロック入力端子Ｔ１３、テスト用端子Ｔ１４、スタートパルス入力端子Ｔ１５、スタートパルス出力端子Ｔ１６、モード設定用端子Ｔ１７、第１および第２の解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂ、解像度データ出力端子Ｔ１９、ＣＣＤ入力端子Ｔ２０、画像信号出力端子Ｔ２１、第１および第２のシフトレジスタ・クロック出力端子Ｔ２２ａ，Ｔ２２ｂ、第１および第２の移送ゲートパルス出力端子Ｔ２３ａ，Ｔ２３ｂ、リセットパルス出力端子Ｔ２４、ならびにクランプパルス出力端子Ｔ２５を備えている。
【００２６】
電源端子Ｔ１１は、制御チップ３の駆動に必要な電力を入力するためのものであり、この電源端子Ｔ１１には既述した基板１上の端子Ｔ１を経由して電源電圧ＶＤＤ１  が印加されている。グランド接続端子Ｔ１２は、基板１上のグランド端子Ｔ７と接続されている。クロック入力端子Ｔ１３は、たとえば１ＭＨｚ  〜１０ＭＨｚ  のクロック信号ＣＬＫ  を入力させるためのものであり、基板１上の端子Ｔ４と接続されている。このクロック信号ＣＬＫ  を基準として、後述するシフトレジスタ・クロック信号などの各種のタイミングパルス信号が生成される。テスト用端子Ｔ１４は、制御チップ３のテストに用いるためのものであり、テスト終了後の通常使用時にはオープン状態である。
【００２７】
スタートパルス入力端子Ｔ１５は、基板１上の端子Ｔ５からスタートパルスＳＴを入力させるためのものである。スタートパルスＳＴは、既述したとおり、波形発生タイミングの基準となるパルスであり、リセット回路３０に入力するようになっている。このリセット回路３０に加え、ロジック回路３１や信号生成回路３２が組み合わされた部分は、スタートパルスＳＴを基準として後述する各種の信号を生成するようになっている。スタートパルス出力端子Ｔ１６は、次段の制御チップに向けてスタートパルスＳＴを出力するためのものである。
【００２８】
第１および第２の解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂは、解像度を指定する解像度データＣＳを入力させるためのものである。モード設定用端子Ｔ１７は、第１および第２の解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂに対するデータ入力モードの選択設定を行なうためのものである。より具体的には、上記データ入力モードとしては、第１および第２の解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂに解像度データＣＳをパラレル入力可能とする第１のモードと、第２の解像度データ入力端子Ｔ１８ｂに解像度データをシリアル入力可能とする第２のモードとがある。そして、モード設定用端子Ｔ１７が、グランド接続された場合には上記第１のモードが設定される一方、オープン状態に設定された場合には上記第２のモードが設定されるようになっている。
【００２９】
上記第１のモードにおいては、第１および第２の解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂには、計２ビットの解像度データが１ビットずつパラレル入力される。２ビットの信号によれば、４通りの解像度を区別することが可能であり、たとえば「Ｈ」「Ｈ」は１２００［ｄｐｉ］、「Ｈ」「Ｌ」は６００［ｄｐｉ］、「Ｌ」「Ｈ」は３００［ｄｐｉ］、「Ｌ」「Ｌ」は２００［ｄｐｉ］を指示するようになっている。これを表１として示す。
【００３０】
【表１】
2004312574.tif 000003
【００３１】
上記第２のモードにおいては、第２の解像度データ入力端子Ｔ１８ｂは、解像度を指定する２ビットのシリアルデータを入力させるための端子として機能するようになっている。第１の解像度データ入力端子Ｔ１８ａは、上記第２のモード時においては、４種類の解像度のうちの最高の解像度である１２００［ｄｐｉ］での画像読み出しを許容するか否かを決定するための端子として機能するようになっている。この点をより詳細に説明すると、まず、表２に示すように、第２の解像度データ入力端子Ｔ１８ｂにシリアル入力する解像度データは、たとえば「Ｈ」「Ｈ」が１２００［ｄｐｉ］、「Ｈ」「Ｌ」が６００［ｄｐｉ］、「Ｌ」「Ｈ」が３００［ｄｐｉ］、「Ｌ」「Ｌ」が２００［ｄｐｉ］を指示する内容となっている。
【００３２】
【表２】
2004312574.tif 000004
【００３３】
ただし、１２００［ｄｐｉ］の解像度での画像読み出しが許容されるのは、第１の解像度データ入力端子Ｔ１８ａがグランド接続されることによって「Ｌ」とされた場合に限られ、オープンに設定されている場合には、上記解像度での画像読み出しが禁止されるようになっている。本実施形態においては、第１の解像度データ入力端子Ｔ１８ａがグランド接続されており、上記解像度での画像読み出しが許容されている。
【００３４】
また、本実施形態においては、制御チップ３ａ〜３ｆのいずれについてもこのモード設定用端子Ｔ１７がオープン状態に設定されており、上記第２のモードが設定されている。なお、モード設定用端子Ｔ１７は、制御チップ３の内部においてプルアップしており、この端子Ｔ１７をグランド接続したときには、制御チップ３の内部において定常的に一定の電流がグランド接続端子Ｔ１２に向けて流れるようになっている。
【００３５】
第１および第２の解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂには、デコーダ３４が接続されており、上記した解像度データＣＳはこのデコーダ３４によりデコードされ、かつこのデコードされたデータが信号生成回路３２に入力されるようになっている。また、上記デコードされたデータは、パラレル／シリアルコンバータ３５にも入力され、解像度データ出力端子Ｔ１９からはシリアルの解像度データＣＳとして次段の制御チップ３に出力されるように構成されている。
【００３６】
第１および第２のシフトレジスタ・クロック出力端子Ｔ２２ａ，Ｔ２２ｂは、ＣＣＤチップ２に対してＣＣＤレジスタ転送用パルス信号Φ１，Φ２をそれぞれ出力するものである。第１の移送ゲートパルス出力端子Ｔ２３ａは、ＣＣＤチップ２内のラインメモリ２３内の電荷をＣＣＤアナログシフトレジスタ２１に転送するためのタイミングパルス信号ΦＴＧ１を出力するものである。第２の移送ゲートパルス出力端子Ｔ２３ｂは、ＣＣＤチップ２のフォトダイオード２０に蓄積した電荷をラインメモリ２３に転送するタイミングパルス信号ΦＴＧ２を出力するものである。クランプパルス出力端子Ｔ２５は、ＣＣＤチップ２のＣＣＤアナログシフトレジスタ２１から出力される信号をクランプするためのタイミングパルス信号ΦＣＬＢを出力するものであり、クランプ期間中、このパルス信号ΦＣＬＢはロー・レベルである。リセットパルス出力端子Ｔ２４は、ＣＣＤチップ２の各画素の信号をリセットするためのリセット信号ΦＲを出力するものであり、リセット期間中、このリセット信号ΦＲはハイ・レベルである。リセット信号ΦＲは、たとえば信号生成回路３２により生成され、ドライバ回路３３から出力される。したがって、これらの回路が、本願発明でいうリセット信号作成手段の一例に相当する。
【００３７】
信号生成回路３２は、特定周期の信号を分周することによって周期が相違する複数種類のリセット信号ΦＲを作成する機能を有している。より具体的には、信号生成回路３２は、第１および第２の解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂのそれぞれまたは一方に入力される２ビットの解像度データＣＳの内容に応じ、１２００，６００，３００，２００［ｄｐｉ］のうちのいずれかの解像度の画像信号を出力可能な周期をもつリセット信号ΦＲを作成可能である。
【００３８】
ＣＣＤ入力端子Ｔ２０は、ＣＣＤチップ２からの出力信号（画像信号）ＳＣＣＤ  を入力させるためのものであり、カップリングコンデンサ４０を介してＣＣＤチップ２と接続されている。このＣＣＤ入力端子Ｔ２０に入力した信号ＳＣＣＤ  は、クランプ回路３６によりクランプされ、バッファ機能を備えたアンプ３７によって増幅されるようになっている。このアンプ３７には、所定の基準電圧が印加されるが、制御チップ３ａ〜３ｆのそれぞれのアンプ３７に対しては同一または略同一の電圧が印加されるように構成されている。これは、基板１上の端子Ｔ１に印加された電圧ＶＤＤ１  が制御チップ３ａ〜３ｆのそれぞれに対して並列で印加されることにより達成されている。このような構成によれば、制御チップ３ａ〜３ｆのそれぞれのアンプ３７のオフセット電圧を少なくすることが可能である。アンプ３７によって増幅された信号は、その後スイッチ回路３８に入力し、かつこのスイッチ回路３８によって有効とされた所定の期間の画像信号のみが画像信号Ｖｏｕｔ  として、画像信号出力端子Ｔ２１から基板１上の端子Ｔ３に向けて出力されるようになっている。
【００３９】
図２に示すように、制御チップ３ｂにおいては、スタートパルス入力端子Ｔ１５および第２の解像度データ入力端子Ｔ１８ｂに対するスタートパルスＳＴおよび解像度データＣＳの入力が制御チップ３ａから行なわれるようになっている。また、ＣＣＤチップ２ｂに対するタイミングパルス信号ΦＴＧ２の出力は制御チップ３ａから行なわれるようになっている。このため、制御チップ３ｂの第２の移送ゲートパルス出力端子Ｔ２３ｂはオープンに設定されている。制御チップ３ｂは、上記した点において制御チップ３ａとは相違するが、それ以外の構成は制御チップ３ａと同様である。図１に示した第２および第３のブロックＢ２，Ｂ３の先頭の制御チップ３ｃ，３ｅは制御チップ３ａと同様な設定であり、また２番目の制御チップ３ｄ，３ｆは制御チップ３ｂと同様な設定である。
【００４０】
次に、上記構成の画像読み取り装置Ａ１の作用について説明する。
【００４１】
まず、理解の容易のために第１のブロックＢ１の動作のみについて説明する。制御チップ３ａのスタートパルス入力端子Ｔ１５にスタートパルスＳＴが入力すると、リセット回路３０、ロジック回路３１および信号生成回路３２などが作動し、このスタートパルスＳＴの受信時を波形発生タイミングの基準とする各種のパルス信号Φ１，Φ２，ΦＴＧ１，ΦＴＧ２，ΦＣＬＢが作成される。一方、第２の解像度データ入力端子Ｔ１８ｂには、解像度を指定する解像度データＣＳが２ビットのシリアルデータとして入力され、これに応じて信号生成回路３２は、その解像度に対応した周期のリセット信号ΦＲを生成する。このリセット信号ΦＲは、上記した各種のパルス信号と同様に、ＣＣＤチップ２に入力される。
【００４２】
図４〜図７は、クロック信号ＣＬＫ  、ＣＣＤレジスタ転送用パルス信号Φ１，Φ２、リセット信号ΦＲ、およびＣＣＤチップ２から出力される信号ＳＣＣＤ  の具体例を示している。図４は、解像度データＣＳの内容が１２００［ｄｐｉ］の場合であり、ＣＣＤチップ２においては、フォトダイオード２０が受光することによって蓄積される電荷がリセット信号ΦＲがオンになる都度リセットされ、かつこのリセット信号ΦＲがオフになると電荷の蓄積が再開される。ＣＣＤチップ２においてはこのような動作が繰り返され、リセットされるまでに蓄積された電荷が、アンプ２５によって増幅されてから信号ＳＣＣＤ  として出力される。
【００４３】
図４においては、リセット信号ΦＲが、信号ＣＬＫ  ，Φ１，Φ２と同一の周期でオン（ハイレベル）となっている。したがって、この場合には、ＣＣＤチップ２の全てのフォトダイオード２０のそれぞれに蓄積された電荷を個々に出力可能である。すなわち、１７２８画素分の画像信号を個々に出力可能であり、このことにより１２００［ｄｐｉ］の読み取り画像が得られることとなる。なお、制御チップ３においては、クランプ回路３６によってクランプされてからアンプ３７により増幅された後に、スイッチ回路３８によって有効な信号の取り出しがなされる。図４に示す信号ＳＣＣＤ  のうち、リセット前の一定の期間Ｔ１に蓄積された電荷が、制御チップ３から出力される読み取り画像の信号に対応したものである（仮想線によってハッチングが入れられた部分に相当する電荷であり、図５〜図７においても同様である）。
【００４４】
図５は、解像度データＣＳの内容が６００［ｄｐｉ］の場合である。この場合、リセット信号ΦＲの周期は、図４に示した１２００［ｄｐｉ］の場合の２倍である。このことにより、リセット前の一定の期間Ｔ２に蓄積された電荷は、２画素分に相当するものとなり、これが１纏めにして出力されることにより６００［ｄｐｉ］の画像信号となる。図６および図７は、解像度データＣＳの内容が、３００［ｄｐｉ］および２００［ｄｐｉ］の場合である。これらの場合には、リセット信号ΦＲの周期が１２００［ｄｐｉ］の場合の４倍または６倍である。このことにより、リセット前の一定の期間Ｔ３，Ｔ４に蓄積された電荷は、４画素分または６画素分に相当するものとなり、これらが１纏めにして出力される。
【００４５】
ＣＣＤチップ２ａから信号ＳＣＣＤ  が出力された後には、スタートパルス出力端子Ｔ１６から制御チップ３ｂに向けてスタートパルスＳＴが出力する。また、制御チップ３ａの解像度データ出力端子Ｔ１９からは、制御チップ３ｂの第２の解像度データ入力端子Ｔ１８ｂに対して解像度データＣＳがシリアル出力される。したがって、制御チップ３ａに引き続いて制御チップ３ｂも上記したのと同様な処理を実行することとなり、ＣＣＤチップ２ａに引き続いてＣＣＤチップ２ｂからも所定の解像度の信号ＳＣＣＤ  が制御チップ３ｂに向けて適切に出力する。第２のブロックＢ２，Ｂ３においても、第１のブロックＢ１の処理に並行して上記と同様な処理が行なわれ、その結果１ライン分の画像読み取り処理が適切に行なわれることとなる。
【００４６】
上記したように、この画像読み取り装置Ａ１においては、制御チップ３に解像度データを入力することにより、この制御チップ３の内部においてその解像度データに対応した周期のリセット信号ΦＲが生成される。一方、各制御チップ３は、リセット信号ΦＲのみならず、クロック信号ＣＬＫ  に基づいてＣＣＤチップ２を駆動するための各種のパルス信号を生成している。したがって、それら各種のパルス信号に対するリセット信号ΦＲの同期合わせを高精度に、かつ容易に行なうことが可能となり、高速読み取り時においてリセット信号ΦＲの発生タイミングに狂いを生じることが適切に回避される。その結果、高速読み取り時の画質劣化を防止することができる。また、ＣＣＤチップ２の駆動に必要な各種の信号の生成を、制御チップ３に集約させているために、その分だけ画像読み取り装置Ａ１の全体の構成も合理的となり、画像読み取り装置Ａ１の製造コストの低減を図るのにも有効である。
【００４７】
本実施形態においては、制御チップ３の第１の解像度データ入力端子Ｔ１８ａがグランド接続されているために、１２００［ｄｐｉ］の解像度での画像読み取り処理が許容されている。これに対し、本実施形態とは異なり、第１の解像度データ入力端子Ｔ１８ａをオープンに設定すると、制御チップ３は１２００［ｄｐｉ］の解像度での画像読み取りに必要な処理を実行しないこととなる。したがって、画像読み取り装置Ａ１を６００，３００，２００［ｄｐｉ］の３種類の解像度に調整可能なものとする変更が簡易に行なえることとなる。読み取り画像の解像度を、１２００［ｄｐｉ］に設定した場合には、たとえば６００［ｄｐｉ］の場合と比較して、１画素分の信号レベルが低くなり、読み取り画像が暗くなり易いが、上記したように１２００［ｄｐｉ］での画像読み取り処理を禁止すれば、そのような暗い読み取り画像が得られないようにすることが可能である。もちろん、本願発明においては、複数種類の解像度のいずれかの解像度での画像処理を禁止する場合、上記とは反対に、最も低い解像度の画像処理を不可能にすることによって、画像の鮮明度が余り低下しないようにすることもできる。
【００４８】
図８および図９は、本願発明に係る画像読み取り装置の他の例を示している。これらの図において、上記実施形態と同一または類似の要素には、同一符号を付している。
【００４９】
本実施形態の画像読み取り装置Ａ２は、上記実施形態の場合と同一構成のＣＣＤチップ２および制御チップ３を備えて構成されている。ただし、この画像読み取り装置Ａ２においては、図８に表われているように、複数のＣＣＤチップ２や制御チップ３が複数のブロックには区分されておらず、複数のＣＣＤチップ２（２ａ〜２ｆ）が１つずつ順番に駆動されるように構成されている。
【００５０】
より具体的には、この画像読み取り装置Ａ２においては、最後段の制御チップ３ｆを除き、複数の制御チップ３ａ〜３ｅのそれぞれが、対応するＣＣＤチップ２の制御を終えた段階で次段の制御チップに対してスタートパルスＳＴを出力するようになっている。このことにより、制御チップ３ａ〜３ｆは、ＣＣＤチップ２ａ〜２ｆを一つずつ順番に駆動させていき、１ラインの連続した画像データが基板１上の端子Ｔ３に得られるようになっている。制御チップ３ａ〜３ｅは、解像度データＣＳについても次段の制御チップに出力するようになっており、各制御チップ３は指定された解像度に対応する周期のリセット信号ΦＲを作成し、ＣＣＤチップ２に出力するようになっている。
【００５１】
基板１上には、解像度データ入力用の端子として、２つの端子Ｔ６ａ，Ｔ６ｂが設けられており、これらにはコントローラ（図示略）から１ビットずつの解像度データＣＳ１，ＣＳ２がパラレル入力されるようになっている。図９に表われているように、端子Ｔ６ａ，Ｔ６ｂに入力した解像度データＣＳ１，ＣＳ２は、制御チップ３ａの第１および第２の解像度データ入力端子Ｔ１８ａ，Ｔ１８ｂにパラレル入力可能となっている。制御チップ３ａのモード設定用端子Ｔ１７は、上記実施形態の場合とは異なり、グランド接続されている。このことによって、制御チップ３ａは前述した第１のモードに設定され、第１および第２の解像度データ入力端子Ｔ１８ａ，１８ｂがパラレルの解像度データＣＳ１，ＣＳ２の入力端子として適切に機能するようになっている。
【００５２】
制御チップ３ｂ〜３ｆについては、モード設定用端子Ｔ１７がオープンに設定されている。したがって、これらの制御チップ３ｂ〜３ｆは、前述した第２のモードに設定されており、第２の解像度データ入力端子Ｔ１８ｂが前段の制御チップからシリアルの解像度データＣＳを受信するようになっている。制御チップ３ｂ〜３ｆの第１の解像度データ入力端子Ｔ１８ａは、グランド接続されており、１２００［ｄｐｉ］の解像度の画像読み取り処理を許容する状態になっている。ただし、これに代えて、第１の解像度データ入力端子Ｔ１８ａをオープンに設定することによって１２００［ｄｐｉ］の解像度の画像読み取り処理を禁止した状態に設定してもよいことは勿論である。
【００５３】
本実施形態の画像読み取り装置Ａ２においては、先頭の制御チップ３ａがパラレルの解像度データＣＳ１，ＣＳ２を受信する点が上記実施形態の画像読み取り装置Ａ１とは相違するものの、各制御チップ３におけるリセット信号ΦＲの作成処理については上記実施形態と同様になされる。したがって、この画像読み取り装置Ａ２についても、４種類の解像度のうち、指定された解像度での画像の読み取り処理を適切に行なうことが可能であり、上記実施形態と同様な効果が得られる。
【００５４】
本願発明は、上述した実施形態の内容に限定されない。本願発明に係る画像読み取り装置および制御チップの具体的な構成は、種々に設計変更自在である。
【００５５】
本願発明においては、変更可能な解像度の数やその具体的な値は限定されない。２ビットのデータでは４種類の解像度を表わすのが限度であるために、解像度をそれ以上の多段階に変更可能とする場合には、それに対応させて解像度データを多ビットにすればよいこととなる。複数のイメージセンサチップの駆動方式としては、図１〜図３に示した実施形態のように複数のブロックに分割して駆動する方式と、図８および図９に示した実施形態のように非分割で駆動する方式とのいずれであってもよいことは勿論のこと、複数のブロックに分割する場合には、そのブロック数も限定されるものではない。
【００５６】
本願発明に係る画像読み取り装置においては、イメージセンサチップとして、上述した実施形態のＣＣＤチップ２（ＣＣＤイメージセンサチップ）とは異なる構成のイメージセンサチップを用いることもできる。
【図面の簡単な説明】
【図１】本願発明に係る画像読み取り装置の一例を示す平面図である。
【図２】図１に示す画像読み取り装置の要部平面説明図である。
【図３】ＣＣＤイメージセンサチップおよび制御チップの一例を示す説明図である。
【図４】解像度が１２００ｄｐｉの場合の所定の信号波形の一例を示すタイムチャートである。
【図５】解像度が６００ｄｐｉの場合の所定の信号波形の一例を示すタイムチャートである。
【図６】解像度が３００ｄｐｉの場合の所定の信号波形の一例を示すタイムチャートである。
【図７】解像度が２００ｄｐｉの場合の所定の信号波形の一例を示すタイムチャートである。
【図８】本願発明に係る画像読み取り装置の他の例を示す平面図である。
【図９】図８に示す画像読み取り装置の要部平面説明図である。
【符号の説明】
Ａ１，Ａ２  画像読み取り装置
Ｔ１７  モード設定用端子
Ｔ１８ａ  第１の解像度データ入力端子
Ｔ１８ｂ  第２の解像度データ入力端子
２  ＣＣＤチップ（イメージセンサチップ）
３  制御チップ
２０  フォトダイオード（光電変換素子）
３２  信号生成回路（リセット信号作成手段）
３７  アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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