(57)【要約】【課題】垂直方向の画像の拡大と縮小において、回路規模が小さく、拡大と縮小の両方に簡単な切替えで対応することができ、更にラインメモリの書き換えアクセス回数を最小限にする構成の画像信号処理装置を提供することにある。【解決手段】入力画像データを一旦画像メモリ１に入れ、アドレス変換回路８の制御により隣接する２ラインを選択し、この選択された２ラインのデータをデータセレクト回路２の動作でラインメモリ３〜６の内の２つに供給して夫々のデータを更新する。ラインメモリ３〜６の４つの出力データから、補間フィルタ７で拡大又は縮小画像の補間データを生成する。このときの補間データの生成条件は、入力アドレス制御データに応じて係数発生回路１２で４つの補間係数を発生し、係数セレクト回路１０でラインメモリ３〜６の出力データの順位に合せた補間係数の並べ替えを行うことで決められる構成としたものである。【選択図】      図１
2004297500.tif 000002
【特許請求の範囲】
【請求項１】
画像信号を構成する１つのラインデータを１単位のデータとし、この１単位のデータが時系列的に順次入力され、この入力データの画像を垂直方向に拡大または縮小表示させる出力データを生成する画像信号処理装置において、
前記入力された１単位のデータを複数単位蓄積する画像メモリと、
入来するアドレス制御データに基づいて、前記画像メモリからＮ／２個（Ｎは２以上の整数）以下の単位データを読み出すアドレスを生成する一方、前記単位データの書き込みを制御するためのセレクト制御信号と、前記出力データの生成条件を有する位相データと、を夫々生成するためのアドレス変換回路と、
前記アドレスに基づいて読み出された単位データが供給されるデータセレクト回路と、
このデータセレクト回路に供給される前記セレクト制御信号に基づいて、前記単位データを蓄積するためのＮ個のラインメモリと、
前記位相データに基づいて、Ｎ個の補間係数を発生する係数発生回路と、
前記セレクト制御信号に基づいて、前記発生されたＮ個の補間係数の配列替えを行うための係数セレクト回路と、
前記Ｎ個のラインメモリから同時に読み出されたＮ個の単位データを、前記Ｎ個の補間係数を用いて前記出力データを生成する補間フィルタと、
を備えたことを特徴とする画像信号処理装置。
【請求項２】
前記Ｎは４であることを特徴とする請求項１に記載する画像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アスペクト比の変換などのように、画像信号を拡大または縮小して表示するテレビジョン受像機等に用いられるディスプレイ装置に係り、特に回路規模が小さく、メモリの書き込み読み出し制御を簡単にしたディジタル画像信号処理装置に関する。
【０００２】
【従来の技術】
近年、ハイビジョン放送の普及に伴い、アスペクト比１６：９の横長の表示画面を有するテレビジョン受像機やディスプレイ装置が多く製品化されている。このような表示画面が横長の画像表示装置には、標準のアスペクト比４：３の画像を１６：９の画像に変換するアスペクト比変換機能を備えることが必須になっている。このアスペクト比変換を実現するには、画像を拡大縮小するための信号処理回路が必要になる。
【０００３】
図８は、従来の一般的な画像縮小回路を示すブロック図である。画像の縮小は、入力データを用いて、縮小画像用の補間データを演算で新たに生成し、そのデータを選択的にメモリに書き込み、書き込んだデータを連続的に読み出すことにより実現する。同図において、入力データは補間フィルタ２１に入力される。係数発生部２２は、入力される位相データに応じて補間係数を発生させ、補間フィルタ２１に供給する。補間フィルタ２１は、入力データと補間係数とを用いて補間データを生成する。
【０００４】
補間フィルタ２１における補間方法として、２点の直線補間とすると、入力された現データをＤｎ  、１クロック分遅延した前データをＤｎ−１、補間係数をｋとした場合、一例として、次の（１）式により補間データＤｎ’が生成される。
Ｄｎ’＝Ｄｎ×（ｋ／３２）＋Ｄｎ−１×（（３２−ｋ）／３２）  …（１）
なお、（１）式中の３２は、入力データの２点間を３２分割し、補間データをその入力データの２点間で１／３２間隔上の位置に生成することを意味している。補間フィルタ１によって得られた補間データＤｎ’は、メモリ２３に供給される。メモリ２３では、必要なデータのみを選択して書き込む必要があるため、書き込みイネーブルによってデータの書き込み制御を行いながら、メモリ２３にデータを書き込む。そして、書き込んだデータを連続的に読み出すことにより、縮小したデータが出力される。
【０００５】
図９は、従来の一般的な画像拡大回路を示すブロック図である。画像の拡大は、入力データをメモリに順次書き込み、書き込んだデータをメモリから読み出し、また、必要に応じて読み出しをホールドし、拡大画像用の補間データを演算で新たに生成して、その補間データを連続的に出力することにより実現する。
【０００６】
同図において、入力データはメモリ２４に順次書き込まれる。読み出しイネーブルによってデータの読み出し制御を行うことにより、補間位相に対応させ、読み出しをホールドしながら、書き込まれたデータを読み出す。係数発生部２６は、入力される位相データに応じて補間係数を補間フィルタ２５に供給する。補間フィルタ２５は、入力データと補間係数とを用いて補間データを生成する。
補間フィルタ２５における補間方法としては、前述の縮小の場合と同様の処理を施すことにより、現データＤｎ、１クロック分遅延した前データＤｎ−１、補間係数ｋとから、補間データＤｎ’を出力する。これにより、入力データＤｎに対して、拡大した画像データＤｎ’を得ることができる。
【０００７】
なお、拡大縮小装置であれば、図８に示す縮小回路と図９に示す拡大回路とを組み合わせる。この場合、メモリ２３とメモリ２４とは共用化を図ることができる。
【０００８】
従来より、アスペクト比４：３の画像をアスペクト比１６：９の画像に変換するアスペクト変換技術の１つとして特許文献１に示す方法がある。これは、画面の水平方向中央部では画像を略一定の表示サイズとすると共に、左右部では画像を左右端部に近付くに従って順次拡大する非線形のモードを使った変換方法である。このモードでは、水平方向中央部では画像を縮小し、左右部では画像を拡大することが必要であり、１つの画面内に縮小処理と拡大処理とが混在する。
【０００９】
ところが、図８に示す縮小回路と図９に示す拡大回路とを組み合わせた従来の拡大縮小回路を用いて上記の非線形のモードを実施しようとすると、次のような問題点が発生する。
（１）回路規模が大きくなり、また、補間データの生成では、縮小回路と拡大回路を切り換えなければならない。
（２）縮小回路と拡大回路とによる補間データの生成を切り換える際、縮小と拡大との境界で制御が非常に煩雑になる。
（３）縮小回路による補間データの生成は入力データの時間に依存し、拡大回路による補間データの生成は補間データの生成時間に依存するため、縮小回路と拡大回路とを組み合わせた場合の時間合わせが難しい。
【００１０】
このような、従来の拡大縮小回路を用いた場合の上記問題点に対する改良型の従来例として、本出願人による特許文献２に開示の発明がある。この発明は、ランダムアクセスが可能なメモリを用いることと、その出力側で変換処理を行うことで拡大と縮小の機能を共存させ、且つ制御を簡単化するものである。
【００１１】
【特許文献１】
特許第２７５９７２７号公報
【特許文献２】
特開２００３−４６９０５号公報
【００１２】
【発明が解決しようとする課題】
しかし、上記特許文献２の発明では、補間データを生成するとき、補間フィルタのタップ数と同じ数のメモリから、縮小倍率に応じて、飛び飛びの間隔の入力データが同時に必要になる。殊に、垂直方向に縮小する場合には、メモリとしてラインメモリを用いるが、すべてのラインメモリが同時に入力データの書き換えをしなくてはならないことになり、このアクセス動作がシステムに負担をかけてしまう。そのため、メモリをアクセスする他の機能が影響を受け、機能制限をしなくてはならないことがあるので、この部分でメモリを同時に書き換える数の削減が望まれている。
本発明はこのような問題点に鑑みなされたものであり、垂直方向の画像の拡大と縮小において、回路規模が小さく、拡大と縮小の双方に簡単な切替えで対応することができ、更にラインメモリの書き換え数を削減する構成の画像信号処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、上記課題を解決する手段として以下の構成からなる。すなわち、
画像信号を構成する１つのラインデータを１単位のデータとし、この１単位のデータが時系列的に順次入力され、この入力データの画像を垂直方向に拡大または縮小表示させる出力データを生成する画像信号処理装置において、
前記入力された１単位のデータを複数単位蓄積する画像メモリと、
入来するアドレス制御データに基づいて、前記画像メモリからＮ／２個（Ｎは２以上の整数）以下の単位データを読み出すアドレスを生成する一方、前記単位データの書き込みを制御するためのセレクト制御信号と、前記出力データの生成条件を有する位相データと、を夫々生成するためのアドレス変換回路と、
前記アドレスに基づいて読み出された単位データが供給されるデータセレクト回路と、
このデータセレクト回路に供給される前記セレクト制御信号に基づいて、前記単位データを蓄積するためのＮ個のラインメモリと、
前記位相データに基づいて、Ｎ個の補間係数を発生する係数発生回路と、
前記セレクト制御信号に基づいて、前記発生されたＮ個の補間係数の配列替えを行うための係数セレクト回路と、
前記Ｎ個のラインメモリから同時に読み出されたＮ個の単位データを、前記Ｎ個の補間係数を用いて前記出力データを生成する補間フィルタと、
を備えたことを特徴とする画像信号処理装置。
【００１４】
【発明の実施の形態】
以下、本発明の画像信号処理装置の実施形態につき、好ましい実施例により、図面を参照して説明する。
図１はその画像信号処理装置の一実施例を示すブロック図、図２は図１中のデータセレクト回路２の動作タイミングを示した図、図３は縮小処理における画像データの入出力関係の一例を示す図、図４はデータセレクト回路２の内部ブロック図、図５はデータセレクト回路２における画像データの処理を示す図、図６は図１中の係数セレクト回路１０における係数と画像データの関係を示した図、図７は図１中の補間フィルタ７の具体的構成例を示すブロック図である。
【００１５】
図１において、拡大または縮小の対象とされる画像信号の入力データは、画像メモリ１に入力される。入力データは、画像信号を構成する１つのライン（水平区間）データを１単位のデータとし、この１単位のデータが時系列的に順次入力されてくる。本実施例では、画像を垂直方向に拡大または縮小処理（主として縮小処理）するので、このようにラインデータを１単位のデータとして以下の説明で用いる。
画像メモリに蓄積された入力データは、外部から入力されたアドレス制御データからアドレス変換回路８で分離作成した読み出しアドレス１Ｌと、その次のラインデータのアドレスである読み出しアドレス２Ｌによって、該当する位置の単位データがデータ１Ｌ、データ２Ｌとして読み出され、次のデータセレクト回路２に供給される。
データセレクト回路２は、入力されたデータ１Ｌ、データ２Ｌを、同じくアドレス制御データからアドレス変換回路８で分離作成したセレクト制御信号に応じて、次のラインメモリ３〜６のいずれかに、書き込みイネーブル信号と共に供給する。ラインメモリ３〜６は、書き込みイネーブル信号がハイの場合には、同時に供給されているデータ１Ｌもしくはデータ２Ｌを書き込み、書き込みイネーブル信号がローの場合には、前に書き込んだデータを保持する。
【００１６】
このようにしてラインメモリ３〜６に書き込まれた単位データは、次に同時に読み出されて、後段の補間フィルタ７に入力される。補間フィルタ７では、後述の４つの補間係数が供給されており、ここで、上記入力された各単位データに（正しくは単位データを構成する画素データに）、該当する補間係数を掛け、重み付けをしてから加算し、新たに１単位データを生成する。こうして４つの単位データを用いて補間フィルタ７で生成された単位データは、出力データとして順次外部に出力される。
【００１７】
一方、前述の補間フィルタ７に供給される４つの補間係数は、次のように作成される。まず、４つの補間係数は係数発生回路１２で、ここに入力された位相データに応じて発生する。係数発生回路１２は、補間係数を貯蔵したＲＯＭ等のテーブルであってもよいし、位相データから計算により作成して出力するものであってもよい。
ここで発生した補間係数は、次に係数セレクト回路１０に供給される。係数セレクト回路１０は、前述のセレクト制御信号に応じて供給された補間係数の順序を並べ替え、前述の補間フィルタ７に入力されるラインメモリ３〜６からの単位データに対応させる。なお、遅延回路９および遅延回路１１は、１ライン分の時間を遅延するもので、補間フィルタ７において、入力される単位データと補間係数のタイミングを一致させるためのものである。
【００１８】
以下、図２〜図７の図面を用いて、図１に示す画像信号処理装置の具体的動作について詳細に説明する。図２において、（Ａ）は外部より入力されるアドレス制御データのデータ列を示している（１６進数（Ｈ）で表記）。このデータは、次の生成式により作成される。
アドレス制御データ＝３２（０２０（Ｈ））／倍率×Ｐ  …（２）
ただし、Ｐ＝０、１、２、３、…
なお（２）式中の３２は、入力データにおける単位データの２点間を３２分割し、出力データをその１／３２間隔上の位置に生成することを意味している。
この生成式を用い、本実施例では、倍率２／３すなわち、入力データを３ラインから２ラインに削減し画面を縮小する場合を例にしている。図３に出力データを生成する様子を示す。この図で（Ａ）入力データの間隔を３２とすると、（Ｂ）出力データの間隔は４８となり、単位データ数が２／３に削減される。このとき出力データと先行する入力データとの時間差（この場合１６）が後述の位相データである。なお、図３では簡略化のため、入力データの上から２、５番目のデータがそのまま出力データの上から２、４番目のデータになっているように図示しているが、実際には、入力データの隣接する４つの単位データから出力データが生成される。
【００１９】
図２（Ａ）アドレス制御データは、本実施例では４桁の１６進数すなわち１６ビットのデータからできており、その下位５ビットは、同図（Ｃ）位相データになり、下位５ビットを除く上位ビットは、同図（Ｂ）読み出しアドレスである。また、上記上位ビットの中の下位２ビットは、同図（Ｆ）セレクト制御信号である。なお、（Ｃ）位相データを５ビットとしたのは、上記（２）式において、単位データの２点間を３２分割する設定条件によるものである。また、（Ｆ）セレクト制御信号を２ビットとしたのは、図１のラインメモリの数を４に設定したからである。これらはいずれも設定条件を変えることが可能で、それに合せてビット数も変えることになる。
【００２０】
次に、図２の実際の数値で動作を説明する。（Ａ）アドレス制御データ「００００（Ｈ）」が入力された場合、図１のアドレス変換回路８は下位５ビットを分離し、（Ｃ）位相データとして「０」を遅延回路１１に出力する。
また、アドレス変換回路８は同様に上位ビットを分離し（Ｂ）読み出しアドレスとして「０」を出力するが、この（Ｂ）読み出しアドレスは、（Ｄ）読み出しアドレス１Ｌにはそのままの数値を、（Ｅ）読み出しアドレス２Ｌには１をプラスして出力し、図１の画像メモリ１からライン番号０の単位データがデータ１Ｌに、ライン番号１の単位データがデータ２Ｌとして夫々読み出される。
こうして読み出された単位データをどのラインメモリに書き込むかを決めるために（Ｆ）セレクト信号が使われるが、この（Ｆ）セレクト制御信号も上記と同じくアドレス変換回路８で「０」が分離され出力される。
縮小倍率が２／３の場合には、（Ａ）アドレス制御データは図２のようなデータ列で入力され、それに応じて夫々のデータ列は図２に示す値となる。
【００２１】
図４は、図１中のデータセレクト回路２の内部回路で、上記（Ｆ）セレクト制御信号を用いて、データ１Ｌとデータ２Ｌをどのラインメモリに書き込むかを示したものである。同図で、２０１〜２０８はコンパレータであり、夫々のブロック内に表示してある比較データとセレクト制御信号が一致したときにハイ出力を出すものである。２０９〜２１２は選択回路で、入力端子Ａ、Ｂに接続されたデータ１Ｌ、データ２Ｌを、各コンパレータからの出力が接続されたａ、ｂ端子がハイのときに選択をして、夫々後段のラインメモリに供給する。２１３〜２１６は論理和回路で、夫々に２つのコンパレータの出力が接続されており、選択された単位データがある場合にはハイが出力され、後段のラインメモリの書き込み許可信号（イネーブル）となる。図２に戻って、（Ｇ）〜（Ｊ）は図４のコンパレータの出力を、（Ｋ）〜（Ｎ）は同じく論理和回路の出力を示したものである。
【００２２】
図５は図４のデータセレクト回路中の選択回路２０９を例に動作を具体的に表したものである。なお、ここでは（Ａ）データ１Ｌと（Ｂ）データ２Ｌの単位データの番号を（Ａ）読み出しアドレス１Ｌに１００を加えた数値としている。
図５で（Ａ）読み出しアドレス１Ｌと（Ｂ）読み出しアドレス２Ｌとにより読み出された（Ｃ）データ１Ｌの「１００」と（Ｄ）データ２Ｌの「１０１」は、図４の選択回路２０９に入力されるが、コンパレータ２０１の出力である（Ｅ）セレクト＝＝００（Ｂ）  がハイであるので（Ｇ）データセレクト出力０に示すように単位データ「１００」が選択出力される。同様に（Ｇ）データセレクト出力０では図示の単位データが順次出力される。この単位データは、（Ｈ）書き込みイネーブル０がハイのとき、図１のラインメモリ３に書き込まれ、この結果、ラインメモリ３上の単位データは（Ｉ）メモリデータ０に示すデータ列となる。
以下同様にラインメモリ４は（Ｊ）、同５は（Ｋ）、同６は（Ｌ）に示すデータ列となる。
【００２３】
次に、図６を用いて補間係数と出力データの生成について説明する。補間係数は、図１の係数発生回路１２で位相データに応じて発生する。本実施例での位相データは図６（Ｂ）に示すように「０」と「１６」の２種類である。この位相データを入力にして、本実施例の係数発生回路１２では次の係数を発生する。
位相データ「０」  ：（０、６４、０、０）
位相データ「１６」：（−５、３７、３７、−５）
さらに、この係数は図１の係数セレクト回路１０で、セレクト制御信号に応じて次のように並び替えられる。
セレクト制御信号「０」：（０、０、０、６４）（３７、−５、−５、３７）
セレクト制御信号「１」：（６４、０、０、０）（３７、３７、−５、−５）
セレクト制御信号「２」：（０、６４、０、０）（−５、３７、３７、−５）
セレクト制御信号「３」：（０、０、６４、０）（−５、−５、３７、３７）
図６において（Ｄ）〜（Ｇ）のセレクト係数０〜３は、上記にしたがって作成されたデータ列である。この補間係数は図１の補間フィルタ７に供給され、ラインメモリ３〜６から読み出された各単位データに乗算し、その結果を加算する。図７は、図１の補間フィルタ７の内部回路で、上記で述べた４つの単位データと４つの補間係数とを用いて出力データを生成するものである。
図６の（Ｌ）出力データのデータ列に単位データ番号を示しているが、これは、生成時にその単位データが最も重み付けされていることを示している。
【００２４】
以上の構成により、図１に示す本発明の実施例に係る画像信号処理装置は、入力データを垂直方向に縮小することができる。全く同様にして、本発明の画像信号処理装置は、入力データを拡大することができる。本発明の画像信号処理装置が拡大処理を行うか縮小処理を行うかは、アドレス変換回路８に供給されるアドレス制御データによって決まる。即ち、アドレス制御データを適宜に設定すれば、本発明の画像信号処理装置は、拡大装置にも縮小装置にもなる。拡大処理も縮小処理も全く同じ制御動作が行われるので、拡大処理と縮小処理とを処理の途中で切り換えることも、拡大処理と縮小処理とを同一画面上で混在させることも可能となる。
【００２５】
【発明の効果】
以上の構成により、本発明の画像信号処理装置では、回路規模が小さく、アドレス制御データを変化させる簡単な操作で画像の拡大と縮小の両方に対応することができると共に、例えば４つのラインメモリを使用した場合には、常に２ラインのデータ更新で済むため、画像メモリ１へのアクセスを半分にすることが出来る。これにより、余ったアクセスの時間で画像メモリ１を他の機能に利用することが可能になるなどの効果を奏する。
【図面の簡単な説明】
【図１】本発明による画像信号処理装置の一実施形態を示すブロック図である。
【図２】図１中のデータセレクト回路２の動作タイミングを示した図である。
【図３】縮小処理における画像データの入出力関係の一例を示す図である。
【図４】図１中のデータセレクト回路２の画像データ処理を示す図である。
【図５】図１中のデータセレクト回路２の動作タイミングを示す第２の例を示す。
【図６】図１中の係数セレクト回路１０における係数と画像データの関係を示した図である。
【図７】図１中の補間フィルタ７の具体的構成例を示すブロック図である。
【図８】従来の縮小処理回路の構成例を示すブロック図である。
【図９】従来の拡大処理回路の構成例を示すブロック図である。
【符号の説明】
１…画像メモリ
２…データセレクト回路
３〜６…ラインメモリ
７…補間フィルタ
８…アドレス変換回路
９、１１…遅延回路
１０…係数セレクト回路
１２…係数発生回路
２０１〜２０８…コンパレータ（一致回路）
２０９〜２１２…セレクト回路
２１３〜２１６…論理和回路
７０１〜７０４…乗算器
７０５…加算器
【図１】
2004297500.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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