(57)【要約】【課題】３ＧＰＰに規定された２つの振幅係数のいずれかに増幅し８つの回転角のいずれかに位相シフトすることができ、従来に対してハードウェアゲートの規模を削減すること。【解決手段】各ビットシフタ１１１−１〜１１１−４は、ウェイト生成回路１０２から「０」を入力した場合、入力信号をそのまま出力し、ウェイト生成回路１０２から「１」を入力した場合、入力信号を桁が大きい方向に２ビットシフトさせて出力する。各符号変換器１１２−１〜１１２−４は、ウェイト生成回路１０２から「０」を入力した場合、入力信号をそのまま出力し、ウェイト生成回路１０２から「１」を入力した場合、入力信号の符号を反転させて出力する。各スイッチ１１３−１〜１１３−４は、ウェイト生成回路１０２から「０」を入力した場合、入力信号の出力を停止し、ウェイト生成回路１０２から「１」を入力した場合、入力信号をそのまま出力する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
入力信号を、π、−３π／４、−π／２、−π／４、０、π／４、π／２、３π／４の８つの回転角のいずれかに位相シフトする場合において、
２つに分岐された同相成分及び２つに分岐された直交成分の４つの入力信号のそれぞれに対して通過させるか符号反転を行うかを前記回転角に応じて選択する４つの符号変換器と、
前記４つの符号変換器の各出力を通過させるか遮断するかを前記回転角に応じて選択する４つのスイッチと、
前記４つのスイッチの各出力の２つずつを加算する２つの加算器と、により前記位相シフトを実現することを特徴とするウェイト乗算回路。
【請求項２】
回転角がπ、−３π／４、３π／４のいずれかの場合に２つに分岐された同相成分の一方の符号を反転する第１の符号変換器と、回転角がπ／４、π／２、３π／４のいずれかの場合に２つに分岐された直交成分の一方の符号を反転する第２の符号変換器と、回転角がπ、−３π／４、３π／４のいずれかの場合に２つに分岐された直交成分の他方の符号を反転する第３の符号変換器と、回転角が−３π／４、−π／２、−π／４のいずれかの場合に２つに分岐された同相成分の一方の符号を反転する第４の符号変換器と、
回転角が−π／２、π／２のいずれかの場合に前記第１の符号変換器の出力を遮断する第１のスイッチと、回転角がπ、０のいずれかの場合に前記第２の符号変換器の出力を遮断する第２のスイッチと、回転角が−π／２、π／２のいずれかの場合に前記第３の符号変換器の出力を遮断する第３のスイッチと、回転角がπ、０のいずれかの場合に前記第４の符号変換器の出力を遮断する第４のスイッチと、
前記第１のスイッチの出力と前記第２のスイッチの出力とを加算する第１の加算器と、前記第３のスイッチの出力と前記第４のスイッチの出力とを加算する第２の加算器と、を具備することを特徴とする請求項１記載のウェイト乗算回路。
【請求項３】
入力信号を、所定の振幅計数に増幅する場合において、
２つに分岐された同相成分及び２つに分岐された直交成分の４つの入力信号のそれぞれに対して通過させるかビットシフトを行うかを前記振幅係数に応じて選択する４つのビットシフタを具備し、
前記符号変換器は、各ビットシフタの出力に対して処理を行うことを特徴とする請求項１又は請求項２記載のウェイト乗算回路。
【請求項４】
回転角あるいは振幅係数を示す制御信号と請求項１から請求項３のいずれかに記載のウェイト乗算回路の状態を表すステート情報とをテーブル上に関連づけて記憶し、入力した制御信号に対応するステート情報を前記ウェイト乗算回路に出力することにより、前記ウェイト乗算回路の各回路の状態を制御することを特徴とする制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を、所定の振幅係数によって増幅し所定の回転角に位相シフトするウェイト乗算回路に関する。
【０００２】
【従来の技術】
無線通信において誤り率特性を積極的に改善する技術の１つに送信ダイバーシチ技術がある。送信ダイバーシチ技術は、送信側装置が相関の低い２つのアンテナブランチから同一情報を送信し、受信側装置において同一情報を含む複数の受信信号を合成することにより誤り率特性の改善を行う技術である。
【０００３】
以下、送信ダイバーシチを使用する送信機の機構の一例について図６を用いて説明する。図６において、送信機は、多重化部１１と、拡散回路１２と、ウェイト乗算回路１３、１４と、多重化部１５、１６と、ウェイト生成回路１７と、ダイバーシチアンテナブランチＡＮＴ１、ＡＮＴ２とから主に構成される。また、拡散回路１２、ウェイト乗算回路１３、１４及びウェイト生成回路１７にて変調回路２０が構成される。
【０００４】
多重化部１１は、個別制御チャネル（ＤＰＣＣＨ）の信号と個別データチャネル（ＤＰＤＣＨ）の信号を多重した個別チャネル（ＤＰＣＨ）の信号を拡散回路１２に出力する。拡散回路１２は、個別チャネルの信号に拡散コードを乗算することによる拡散処理を行う。
【０００５】
ウェイト乗算回路１３、１４は、それぞれ、ウェイト生成回路１７にて生成されたウェイトＷ１、Ｗ２を拡散回路１２の出力信号に乗算することにより、増幅及び位相シフトを行う。
【０００６】
多重化部１５、１６は、それぞれ、ウェイト乗算回路１３、１４の出力信号と共通パイロットチャネル（ＣＰＩＣＨ）の信号を多重する。多重化部１５、１６にて多重された後の信号は、それぞれ、ダイバーシチアンテナブランチＡＮＴ１、ＡＮＴ２から無線送信される。
【０００７】
ウェイト生成回路１７は、通信相手から送信された制御信号ＦＳＭＰＯ、ＦＳＭＰＨに基づいて、ウェイト乗算回路１３、１４に出力するウェイトＷ１、Ｗ２を生成する。
【０００８】
ここで、３ＧＰＰでは、図７、図８のテーブル図に示すように、１ビットの制御信号ＦＳＭＰＯで表される２つの振幅係数［０．２、０．８］、３ビットの制御信号ＦＳＭＰＨで表される８つの回転角［π、−３π／４、−π／２、−π／４、０、π／４、π／２、３π／４］が規定されている。ウェイト生成回路１７は、ウェイト乗算回路１３、１４において、入力信号を、上記振幅係数のどちらかに増幅し、上記回転角のいずれかに位相シフトするようなウェイトＷ１、Ｗ２を生成する。
【０００９】
図９は、ウェイト乗算回路１３、１４の一方と等価な従来の回路の構成図である。図９に示すように、従来は、複素乗算器３０によりウェイトの乗算（増幅＋位相シフト）を行っている。
【００１０】
乗算器３１は、同相成分Ｉに対して振幅係数Ａを乗算し、乗算器３２は、直交成分Ｑに対して振幅係数Ａを乗算する。乗算器３３は、乗算器３１の出力信号に余弦成分（ｃｏｓθ）を乗算し、乗算器３４は、乗算器３２の出力信号に正弦成分（ｓｉｎθ）を乗算し、乗算器３５は、乗算器３２の出力信号に余弦成分を乗算し、乗算器３６は、乗算器３１の出力信号に正弦成分を乗算する。加算器３７は、乗算器３３の出力信号に、乗算器３４の出力信号を反転してから加算し、加算器３８は、乗算器３５の出力信号と乗算器３６の出力信号を加算する。
【００１１】
この結果、加算器３７から出力された同相成分Ｉ’、加算器３８から出力された直交成分Ｑ’は、それぞれ以下の式（１）で表される。
Ｉ’＝Ａ（Ｉ×ｃｏｓθ−Ｑ×ｓｉｎθ）
Ｑ’＝Ａ（Ｉ×ｓｉｎθ＋Ｑ×ｃｏｓθ）                      ・・・（１）
【００１２】
これを複素数で表記すると以下の式（２）で表される。
（Ｉ’＋ｊＱ’）＝（Ｉ＋ｊＱ）×Ａｅｘｐｊθ              ・・・（２）
【００１３】
すなわち、複素乗算器３０は、入力信号（Ｉ，Ｑ）に対して振幅をＡ倍し、位相をθだけシフトした信号（Ｉ’，Ｑ’）を出力することになる。
【００１４】
ここで、図６に示した変調回路２０は最もハードウェアの規模を左右する基本回路であり、Ｗ−ＣＤＭＡの基地局装置の下り送信系には、ソフトハンドオーバを実現するために収容ユーザ数の４倍もの変調回路が必要となる。さらに、今後、ＨＳＤＰＡ（Ｈｉｇｈ  Ｓｐｅｅｄ  Ｄｏｗｎｌｉｎｋ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ）等のシステムの追加により、必要な変調回路の数も増加すると予想されることから、変調回路のハードウェアゲートの規模を削減することが望まれている。
【００１５】
【非特許文献１】
３ＧＰＰ  ＴＳ２５．２１４  Ｖ３．７．０
【００１６】
【発明が解決しようとする課題】
しかしながら、従来は、複素乗算器によってウェイトの乗算（増幅＋位相シフト）を行っているため、変調回路のハードウェアゲートの規模が増大してしまい、変調回路が集積されるＬＳＩが大規模になってしまう。
【００１７】
一方で、３ＧＰＰでは、入力信号を、上記２つの振幅係数のいずれかに増幅でき、８つの回転角のいずれかに位相シフトできればよいので、複素乗算器を用いずにウェイトの乗算を実現することができる可能性がある。
【００１８】
本発明はかかる点に鑑みてなされたものであり、３ＧＰＰに規定された２つの振幅係数のいずれかに増幅し８つの回転角のいずれかに位相シフトすることができ、従来に対してハードウェアゲートの規模を削減することができるウェイト乗算回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明のウェイト乗算回路は、入力信号を、π、−３π／４、−π／２、−π／４、０、π／４、π／２、３π／４の８つの回転角のいずれかに位相シフトする場合において、２つに分岐された同相成分及び２つに分岐された直交成分の４つの入力信号のそれぞれに対して通過させるか符号反転を行うかを前記回転角に応じて選択する４つの符号変換器と、前記４つの符号変換器の各出力を通過させるか遮断するかを前記回転角に応じて選択する４つのスイッチと、前記４つのスイッチの各出力の２つずつを加算する２つの加算器と、により前記位相シフトを実現する構成を採る。
【００２０】
本発明のウェイト乗算回路は、回転角がπ、−３π／４、３π／４のいずれかの場合に２つに分岐された同相成分の一方の符号を反転する第１の符号変換器と、回転角がπ／４、π／２、３π／４のいずれかの場合に２つに分岐された直交成分の一方の符号を反転する第２の符号変換器と、回転角がπ、−３π／４、３π／４のいずれかの場合に２つに分岐された直交成分の他方の符号を反転する第３の符号変換器と、回転角が−３π／４、−π／２、−π／４のいずれかの場合に２つに分岐された同相成分の一方の符号を反転する第４の符号変換器と、回転角が−π／２、π／２のいずれかの場合に前記第１の符号変換器の出力を遮断する第１のスイッチと、回転角がπ、０のいずれかの場合に前記第２の符号変換器の出力を遮断する第２のスイッチと、回転角が−π／２、π／２のいずれかの場合に前記第３の符号変換器の出力を遮断する第３のスイッチと、回転角がπ、０のいずれかの場合に前記第４の符号変換器の出力を遮断する第４のスイッチと、前記第１のスイッチの出力と前記第２のスイッチの出力とを加算する第１の加算器と、前記第３のスイッチの出力と前記第４のスイッチの出力とを加算する第２の加算器と、を具備する構成を採る。
【００２１】
本発明のウェイト乗算回路は、入力信号を、所定の振幅計数に増幅する場合において、２つに分岐された同相成分及び２つに分岐された直交成分の４つの入力信号のそれぞれに対して通過させるかビットシフトを行うかを前記振幅係数に応じて選択する４つのビットシフタを具備し、前記符号変換器は、各ビットシフタの出力に対して処理を行う構成を採る。
【００２２】
本発明の制御装置は、回転角あるいは振幅係数を示す制御信号と上記いずれかのウェイト乗算回路の状態を表すステート情報とをテーブル上に関連づけて記憶し、入力した制御信号に対応するステート情報を前記ウェイト乗算回路に出力することにより、前記ウェイト乗算回路の各回路の状態を制御する構成を採る。
【００２３】
これらの構成により、３ＧＰＰに規定された２つの振幅係数のいずれかに増幅し８つの回転角のいずれかに位相シフトするウェイト乗算回路を、ビットシフタ、符号変換器及びスイッチにより構成することができるので、従来の複素乗算器を用いる場合に比べてハードウェアゲートの規模を削減することができる。
【００２４】
【発明の実施の形態】
３ＧＰＰに規定された２つの振幅係数［０．２、０．８］は、丁度４倍の関係にあるので、ビットシフタにより２つの振幅係数による増幅を実現することができる。
【００２５】
また、３ＧＰＰに規定された８つの回転角のコンスタレーションは図１に示され、これに示される８つの点（Ｐ１〜Ｐ８）のウェイトの実部ｃｏｓθ、虚部ｓｉｎθの一覧は図２（ａ）に示される。ウェイト（ｃｏｓθ＋ｊｓｉｎθ）をａ×ｂ＊の形で書き直すと図２（ｂ）のように、ｂ＊の実部および虚部は、それぞれ［０、１、−１］の３値に限られる。そして、「０」とその他の値との切り替えは、ＯＮ／ＯＦＦスイッチにより実現することができ、「１」と「−１」の切り替えは符号変換器により実現することができる。
【００２６】
以上の内容に着目し、本願発明者は本発明をするに至った。すなわち、本発明の骨子は、ビットシフタにより２つの振幅係数による増幅を実現し、スイッチ及び符号変換器で８つの回転角への位相シフトを実現することである。
【００２７】
以下、本発明の実施の形態について、添付図面を参照して詳細に説明する。
【００２８】
（一実施の形態）
図３は、一実施の形態に係るウェイト乗算回路１０１の構成及びこれらに乗算するウェイトを生成するウェイト生成回路１０２を示す図である。なお、本実施の形態では、ウェイト生成回路１０２が、ウェイト乗算回路１０１の状態を表すステート情報（ＯＮ／ＯＦＦ）を生成する。このステート情報はウェイトに相当するものである。
【００２９】
図３に示すウェイト乗算回路１０１は、４つのビットシフタ１１１−１〜１１１−４と、４つの符号変換器１１２−１〜１１２−４と、４つのスイッチ１１３−１〜１１３−４と、２つの加算器１１４、１１５から主に構成される。
【００３０】
ビットシフタ１１１−１、１１１−４は、ウェイト生成回路１０２の制御により、同相成分Ｉに対してビットシフト処理を行う。また、ビットシフタ１１１−２、１１１−３は、ウェイト生成回路１０２の制御により、直交成分Ｑに対してビットシフト処理を行う。具体的には、各ビットシフタ１１１−１〜１１１−４は、ウェイト生成回路１０２から「０」を入力した場合、入力した信号をそのまま出力し、ウェイト生成回路１０２から「１」を入力した場合、入力した信号を桁が大きい方向に２ビットシフトさせて出力する。入力した信号を桁が大きい方向に２ビットシフトさせることにより、出力は入力の４倍の値になる。
【００３１】
各符号変換器１１２−１〜１１２−４は、ウェイト生成回路１０２の制御により、対応するビットシフタ１１１−１〜１１１−４の出力信号に対して、符号変換処理を行う。具体的には、各符号変換器１１２−１〜１１２−４は、ウェイト生成回路１０２から「０」を入力した場合、入力した信号をそのまま出力し、ウェイト生成回路１０２から「１」を入力した場合、入力した信号の符号を反転させて出力する。
【００３２】
各スイッチ１１３−１〜１１３−４は、ウェイト生成回路１０２の制御により、対応する符号変換器１１２−１〜１１３−４の出力信号に対して、ＯＮ／ＯＦＦ制御を行う。具体的には、各スイッチ１１３−１〜１１３−４は、ウェイト生成回路１０２から「０」を入力した場合、入力した信号の出力を停止し、ウェイト生成回路１０２から「１」を入力した場合、入力した信号をそのまま出力する。
【００３３】
加算器１１４は、スイッチ１１３−１の出力信号とスイッチ１１３−２の出力信号を加算し、加算器１１５は、スイッチ１１３−３の出力信号とスイッチ１１３−４の出力信号を加算する。
【００３４】
加算器１１４、１１５から出力された信号（Ｉ”，Ｑ”）は、入力信号（Ｉ，Ｑ）に対して増幅され、位相シフトされた信号となる。なお、図３の回路により、入力信号を増幅し位相シフトすることができることの検証については後述する。
【００３５】
ウェイト生成回路１０２は、図４の真理値表を記憶し、上記図７に示した振幅係数を表す１ビットの制御信号ＦＳＭＰＯと上記図８に示した位相シフト量を表す３ビットの制御信号ＦＳＭＰＨを入力した場合、真理値表に従って１２ビットのステート情報をウェイト乗算回路１０１に出力することにより、ウェイト乗算回路１０１を制御する。
【００３６】
なお、図４の真理値表において、Ｎ１はウェイト乗算回路１０１の１番目の系列（ビットシフタ１１１−１、符号変換器１１２−１、スイッチ１１３−１）を示す。同様に、Ｎ２、Ｎ３、Ｎ４は、それぞれウェイト乗算回路１０１の２番目、３番目、４番目の系列を示す。また、Ｓはビットシフタ１１１−１〜１１１−４に出力される信号、ＳＩは符号変換器１１２−１〜１１２−４に出力される信号、ＳＷはスイッチ１１３−１〜１１３−４に出力される信号を示す。
【００３７】
以下、図３の回路により、入力信号を増幅し位相シフトすることができることについて、具体例を用いて検証する。
【００３８】
ウェイト生成回路１０２に、ＦＳＭＰＯ「０」、ＦＳＭＰＨ「００１」が入力された場合を考える。これは、アンテナブランチＡＮＴ１の振幅係数Ａ＝０．２、位相シフト量θ＝−３π／４の場合である。
【００３９】
この場合のウェイトＷ１は以下の式（３）で表される。
2004320364.tif 000003
【００４０】
従って、従来の図９の複素乗算器３０によるウェイト乗算後の信号（Ｉ’，Ｑ’）は、入力信号（Ｉ，Ｑ）を用いて複素数で表記すると以下の式（４）で表される。
2004320364.tif 000004
【００４１】
一方、本例では、ウェイト生成回路１０２は、アンテナブランチＡＮＴ１のウェイト乗算回路１０１に対して「０、１、１、０、０、１、０、１、１、０、１、１」の１２ビットのステート情報（図４斜線部分）を出力する。
【００４２】
この結果、ウェイト乗算回路１０１は、図５に示す回路となる。そして、ウェイト乗算回路１０１の出力信号（Ｉ”，Ｑ”）は、入力信号（Ｉ，Ｑ）を用いて複素数で表記すると以下の式（５）で表される。
（Ｉ”＋ｊＱ”）＝（−Ｉ＋Ｑ）−ｊ（Ｉ＋Ｑ）                                ・・・（５）
【００４３】
そして、式（４）及び式（５）から、（Ｉ’，Ｑ’）と（Ｉ”，Ｑ”）の関係は以下の式（６）で表される。
（Ｉ”＋ｊＱ”）＝（Ｉ’＋ｊＱ’）×√２／０．２          ・・・（６）
【００４４】
すなわち、（Ｉ”，Ｑ”）は、（Ｉ’，Ｑ’）と比較して、増幅量のみが異なるものの、入力信号（Ｉ，Ｑ）に対する位相シフト量は同一である。なお、ＦＳＭＰＯ、ＦＳＭＰＨが他の値であっても、（Ｉ”，Ｑ”）の入力信号（Ｉ，Ｑ）に対する位相シフト量は、（Ｉ’，Ｑ’）と同一となる。
【００４５】
従って、図３に示したウェイト乗算回路１０１は、従来の複素乗算器３０と準等価な回路であるといえる。しかも、図３に示したウェイト乗算回路１０１は、乗算回路を全く用いていないので、複素乗算器３０よりもハードウェアゲートの規模を削減することができる。
【００４６】
なお、複素乗算器３０と完全に等価な回路を作るためには、ウェイト乗算回路１０１の出力信号（Ｉ”，Ｑ”）を増幅する２つの乗算回路が必要となる。しかし、この場合であっても、複素乗算器による従来の図９の回路よりも乗算回路の数は少なくて済み、ハードウェアゲートの規模を削減することができる。また、送信機には、通常、送信電力制御用の乗算器が備えられ、上記従来回路との増幅量の差はＦＳＭＰＨによって一義的に定まるので、これを利用して従来回路との増幅量の差を畳み込めば、送信機に新たな回路を追加する必要がなくなる。
【００４７】
（他の実施の形態）
図１に示したウェイト乗算回路１０１及びウェイト生成回路１０２は、上記実施の形態で示した送信ダイバーシチのアンテナブランチのウェイト乗算以外に、▲１▼フェーズド／アダプティブアレーアンテナのフェーズシフタ、▲２▼ディジタルＢＳに使用する送信変調器（８ＰＳＫ）等、他の用途にも用いることができる。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、３ＧＰＰに規定された２つの振幅係数のいずれかに増幅し８つの回転角のいずれかに位相シフトするウェイト乗算回路を、ビットシフタ、符号変換器及びスイッチにより構成することができるので、従来の複素乗算器を用いる場合に比べてハードウェアゲートの規模を削減することができる。
【図面の簡単な説明】
【図１】３ＧＰＰに規定された８つの回転角のコンスタレーションを示す図
【図２】３ＧＰＰに規定された８つの回転角のウェイトの一覧を示す図
【図３】本発明の一実施の形態に係るウェイト乗算回路の構成及びウェイト生成回路を示す図
【図４】図３のウェイト乗算回路に用いられる真理値表
【図５】図３のウェイト乗算回路の一形態を示す図
【図６】送信ダイバーシチを使用する送信機の機構の一例を示す図
【図７】３ＧＰＰに規定された制御信号ＦＳＭＰＯと振幅係数との関係を示すテーブル図
【図８】３ＧＰＰに規定された制御信号ＦＳＭＰＨと位相シフト量との関係を示すテーブル図
【図９】図６のウェイト乗算回路と等価な従来の回路の構成図
【符号の説明】
１０１  ウェイト乗算回路
１０２  ウェイト生成回路
１１１  ビットシフタ
１１２  符号変換器
１１３  スイッチ
１１４、１１５  加算器
【図１】
2004320364.tif 000005
【図２】
2004320364.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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