(57)【要約】【課題】電気光学装置側のコストを低減するのに好適な画像表示システム、このシステムにおける、電気光学装置、画像処理装置及び画像処理装置制御プログラムを提供する。【解決手段】画像処理装置１０を、入力画像データ生成部１０ａと、入力画像データ分割部１０ｂと、フレームメモリ１０ｃと、入力画像データ伝送部１０ｄと、を含んだ構成とし、電気光学装置１１を、パネル１１ａと、走査線駆動部１１ｂと、データ線駆動部１１ｃと、制御部１１ｄと、入力画像データ取得部１１ｅと、ラインメモリ１１ｆと、を含んだ構成とし、画像処理装置１０側において、非順次走査における走査線の選択順番に合わせて予め画素データを並び替え入力画像データを生成し、且つ、走査線毎の入力画像データを各データ線駆動回路毎に分割し、更に、シリアル伝送に適した順番に並び換えてから電気光学装置１１に伝送する。【選択図】      図１
2004279595.tif 000002
【特許請求の範囲】
【請求項１】
画像処理装置と電気光学装置とを備え、前記画像処理装置からの入力画像を前記電気光学装置に表示する画像表示システムであって、
前記電気光学装置は、
光学素子を含む画素がマトリクス状に配列された画素マトリクスと、
前記画素マトリクスの行方向及び列方向のうち一方に沿って配列された画素群にそれぞれ接続する複数の走査線と、
前記画素マトリクスの行方向及び列方向のうち他方に沿って配列された画素群にそれぞれ接続する複数のデータ線と、
前記複数の走査線を、順次１つずつ選択する走査線駆動回路と、
前記光学素子の発光に係る制御信号を前記複数のデータ線のうち少なくとも１つのデータ線に出力するデータ線駆動回路と、
前記走査線駆動回路及び前記データ線駆動回路の動作を制御する制御部と、
前記画像処理装置から伝送された入力画像データを取得する入力画像データ取得手段と、を備え、前記複数のデータ線は所定数毎のグループに分割され、且つ、前記データ線駆動回路は、前記グループ毎に設けられており、
前記制御部は、前記入力画像データと前記光学素子の発光階調数に応じた所定ビット長の階調データとに基づき、前記走査線の並び順に対して非連続な順番に走査する非順次走査によって前記光学素子の発効時間を制御することで、所定数の前記走査線及び前記データ線より成る表示領域に前記入力画像を階調表示するようになっており、
前記画像処理装置は、
前記電気光学装置に入力する画像データを構成する画素データを、前記電気光学装置における前記非順次走査に対応した走査線の選択順番に合わせて並び替えることにより前記入力画像データを生成する入力画像データ生成手段と、
前記入力画像データ生成手段によって生成された入力画像データを、前記複数のデータ線駆動回路のそれぞれが取り扱う画素データ毎に分割する入力画像データ分割手段と、
前記入力画像データ分割手段によって分割された前記入力画像データを当該分割されたデータ毎に前記電気光学装置に伝送する入力画像データ伝送手段と、を備えることを特徴とする画像表示システム。
【請求項２】
前記入力画像データ分割手段は、前記１走査線毎に、当該１走査線の前記画素数分のデータ毎に前記入力画像データを分割し、且つ、当該分割された１走査線毎の入力画像データを構成する画素データを、前記グループ毎に所定の順番に並び替えることによって、前記複数のデータ線駆動回路のそれぞれに対応する１走査線分の画素データから成るデータブロックを生成するようになっていることを特徴とする請求項１記載の画像表示システム。
【請求項３】
前記入力画像データ伝送手段は、前記電気光学装置に対して、前記複数のデータ線駆動回路毎に分割された前記入力画像データを、前記各データブロックにおける前記画素データの並び順に基づきパラレル伝送するようになっていることを特徴とする請求項２記載の画像表示システム。
【請求項４】
前記制御部は、前記入力画像データ取得手段によって取得された前記入力画像データを、前記データブロック毎に、前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送するようになっていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の画像表示システム。
【請求項５】
前記入力画像データ取得手段は、取得した前記入力画像データを、前記データブロック毎に、前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送するようになっていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の画像表示システム。
【請求項６】
前記複数の走査線は、当該走査線の並び順に合わせて通し番号が対応付けられており、
前記入力画像データ伝送手段は、前記分割された入力画像データを前記電気光学装置に伝送する際に、当該分割された入力画像データ毎に対応する前記走査線を示す通し番号データを伝送するようになっていることを特徴とする請求項１乃至請求項５のいずれか１項に記載の画像表示システム。
【請求項７】
ビット長Ｎの前記階調データに基づき生成される、前記表示領域の走査線数に１を加算した加算数を前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・，（Ｎ−１））から成る比率に応じた数値に分割した数値群に基づき、前記走査線駆動回路によって選択された前記表示領域における各走査線に対応した各光学素子が、当該走査線が選択される毎に前記数値群の中から所定の順番で選択される一の数値に応じた時間だけ発光可能なように決定された前記走査線の選択順番によって、前記非順次走査を行うことを特徴とする請求項１乃至請求項６のいずれか１項に記載の画像表示システム。
【請求項８】
前記入力画像データ生成手段は、
前記光学素子の発光階調を示す階調データのビット長Ｎと、
前記走査線の総数に１を加算した加算数を、前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・，（Ｎ−１））から成る比率に応じた数値に分割した数値群と、を取得する一方、
前記走査線のそれぞれに、その並び順に合わせて通し番号を対応付け、
前記走査線に対応付けられた通し番号のうち所定番号を、前記階調データを構成するビット列の最下位ビット（０桁目）に対応する初期値とし、
前記最下位ビットに対応する初期値に、前記数値群に含まれる数値のうち最も大きい数値を加算したものを、前記階調データを構成するビット列の最上位ビット（（Ｎ−１）桁目）に対応する前記走査線の初期値とし、
前記最上位ビットと前記最下位ビットとの間にある他のビットについては、前記他のビットのビット桁数の大きい方から順に、当該他のビットのビット桁数の１桁上のビットに対応した前記初期値と前記数値群に含まれる数値のうち、小さいほうから当該他のビットのビット桁数に１を加算した値番目の数値とを加算した値を当該他のビットの初期値として対応付け、
まず、前記最下位ビットに対応する初期値が示す通し番号の走査線を選択し、次に、前記最上位ビットと、このビットから最下位ビットの１つ手前のビットに向けて１ビットずつ順番にシフトした各ビットに対応する前記初期値が示す通し番号の走査線をそれぞれ順番に選択する第１の処理と、
前記走査線を選択する毎に、前記走査線駆動回路に、当該選択された番号の走査線を駆動させる第２の処理と、
前記階調データの各ビットに対応付けられた値にそれぞれ１を加算すると共に、前記加算後の前記階調データの各ビットに対応する値が前記走査線の総数から１を減算した値を超えたときに、その値を、前記通し番号の最小値に更新する第３の処理と、
前記第３の処理後の前記階調データの各ビットに対応付けられた値に対応した走査線を前記第１の処理と同様の順番で選択する第４の処理と、を行う処理部を含み、
前記階調データを構成するビット列の各ビット毎に前記表示領域における走査線が全て選択されるまで、前記第２の処理〜前記第４の処理を繰り返し行うことにより前記走査線の選択順番を決定し、当該決定された選択順番に基づき前記入力画像データを生成することを特徴とする請求項１乃至請求項７のいずれか１項に記載の画像表示システム。
【請求項９】
請求項１記載の画像表示システムにおける前記電気光学装置であって、
光学素子を含む画素がマトリクス状に配列された画素マトリクスと、
前記画素マトリクスの行方向及び列方向のうち一方に沿って配列された画素群にそれぞれ接続する複数の走査線と、
前記画素マトリクスの行方向及び列方向のうち他方に沿って配列された画素群にそれぞれ接続する複数のデータ線と、
前記複数の走査線を、順次１つずつ選択する走査線駆動回路と、
前記光学素子の発光に係る制御信号を前記複数のデータ線のうち少なくとも１つのデータ線に出力するデータ線駆動回路と、
前記走査線駆動回路及び前記データ線駆動回路の動作を制御する制御部と、
前記画像処理装置から伝送された入力画像データを取得する入力画像データ取得手段と、を備え、前記複数のデータ線は所定数毎のグループに分割され、且つ、前記データ線駆動回路は、前記グループ毎に設けられており、
前記制御部は、前記入力画像データと前記光学素子の発光階調数に応じた所定ビット長の階調データとに基づき、前記走査線の並び順に対して非連続な順番に走査する非順次走査によって前記光学素子の発効時間を制御することで、所定数の前記走査線及び前記データ線より成る表示領域に前記入力画像を階調表示するようになっていることを特徴とする電気光学装置。
【請求項１０】
前記制御部は、前記入力画像データ取得手段によって取得された前記入力画像データを、前記データブロック毎に、前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送するようになっていることを特徴とする請求項９記載の電気光学装置。
【請求項１１】
前記入力画像データ取得手段は、取得した前記入力画像データを、前記データブロック毎に、前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送するようになっていることを特徴とする請求項９記載の電気光学装置。
【請求項１２】
ビット長Ｎの前記階調データに基づき生成される、前記表示領域の走査線数に１を加算した加算数を前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・，（Ｎ−１））から成る比率に応じた数値に分割した数値群に基づき、前記走査線駆動回路によって選択された前記表示領域における各走査線に対応した各光学素子が、当該走査線が選択される毎に前記数値群の中から所定の順番で選択される一の数値に応じた時間だけ発光可能なように決定された前記走査線の選択順番によって、前記非順次走査を行うことを特徴とする請求項９乃至請求項１１のいずれか１項に記載の電気光学装置。
【請求項１３】
請求項１記載の画像表示システムにおける前記画像処理装置であって、
前記電気光学装置に入力する画像データを構成する画素データを、前記電気光学装置における前記非順次走査に対応した走査線の選択順番に合わせて並び替えることにより前記入力画像データを生成する入力画像データ生成手段と、
前記入力画像データ生成手段によって生成された入力画像データを、前記複数のデータ線駆動回路のそれぞれが取り扱う画素データ毎に分割する入力画像データ分割手段と、
前記入力画像データ分割手段によって分割された前記入力画像データを当該分割されたデータ毎に前記電気光学装置に伝送する入力画像データ伝送手段と、を備えることを特徴とする画像処理装置。
【請求項１４】
前記入力画像データ分割手段は、前記１走査線毎に、当該１走査線の前記画素数分のデータ毎に前記入力画像データを分割し、且つ、当該分割された１走査線毎の入力画像データを構成する画素データを、前記グループ毎に所定の順番に並び替えることによって、前記複数のデータ線駆動回路のそれぞれに対応する１走査線分の画素データから成るデータブロックを生成するようになっていることを特徴とする請求項１３記載の画像処理装置。
【請求項１５】
前記入力画像データ伝送手段は、前記電気光学装置に対して、前記複数のデータ線駆動回路毎に分割された前記入力画像データを、前記各データブロックにおける前記画素データの並び順に基づきパラレル伝送するようになっていることを特徴とする請求項１４記載の画像処理装置。
【請求項１６】
前記複数の走査線は、当該走査線の並び順に合わせて通し番号が対応付けられており、
前記入力画像データ伝送手段は、前記分割された入力画像データを前記電気光学装置に伝送する際に、当該分割された入力画像データ毎に対応する前記走査線を示す通し番号データを伝送するようになっていることを特徴とする請求項１３乃至請求項１５のいずれか１項に記載の画像処理装置。
【請求項１７】
前記入力画像データ生成手段は、
前記光学素子の発光階調を示す階調データのビット長Ｎと、
前記走査線の総数に１を加算した加算数を、前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・，（Ｎ−１））から成る比率に応じた数値に分割した数値群と、を取得する一方、
前記走査線のそれぞれに、その並び順に合わせて通し番号を対応付け、
前記走査線に対応付けられた通し番号のうち所定番号を、前記階調データを構成するビット列の最下位ビット（０桁目）に対応する初期値とし、
前記最下位ビットに対応する初期値に、前記数値群に含まれる数値のうち最も大きい数値を加算したものを、前記階調データを構成するビット列の最上位ビット（（Ｎ−１）桁目）に対応する前記走査線の初期値とし、
前記最上位ビットと前記最下位ビットとの間にある他のビットについては、前記他のビットのビット桁数の大きい方から順に、当該他のビットのビット桁数の１桁上のビットに対応した前記初期値と前記数値群に含まれる数値のうち、小さいほうから当該他のビットのビット桁数に１を加算した値番目の数値とを加算した値を当該他のビットの初期値として対応付け、
まず、前記最下位ビットに対応する初期値が示す通し番号の走査線を選択し、次に、前記最上位ビットと、このビットから最下位ビットの１つ手前のビットに向けて１ビットずつ順番にシフトした各ビットに対応する前記初期値が示す通し番号の走査線をそれぞれ順番に選択する第１の処理と、
前記走査線を選択する毎に、前記走査線駆動回路に、当該選択された番号の走査線を駆動させる第２の処理と、
前記階調データの各ビットに対応付けられた値にそれぞれ１を加算すると共に、前記加算後の前記階調データの各ビットに対応する値が前記走査線の総数から１を減算した値を超えたときに、その値を、前記通し番号の最小値に更新する第３の処理と、
前記第３の処理後の前記階調データの各ビットに対応付けられた値に対応した走査線を前記第１の処理と同様の順番で選択する第４の処理と、を行う処理部を含み、
前記階調データを構成するビット列の各ビット毎に前記表示領域における走査線が全て選択されるまで、前記第２の処理〜前記第４の処理を繰り返し行うことにより前記走査線の選択順番を決定し、当該決定された選択順番に基づき前記入力画像データを生成することを特徴とする請求項１３乃至請求項１６のいずれか１項に記載の画像処理装置。
【請求項１８】
請求項９記載の電気光学装置を制御するためのコンピュータが実行可能なプログラムであって、
前記入力画像データと前記光学素子の発光階調数に応じた所定ビット長の階調データとに基づき、前記走査線の並び順に対して非連続な順番に走査する非順次走査によって前記光学素子の発効時間を制御することで、所定数の前記走査線及び前記データ線より成る表示領域に前記入力画像を階調表示することを特徴とする電気光学装置制御プログラム。
【請求項１９】
請求項１３記載の画像処理装置を制御するためのプログラムであって、
前記電気光学装置に入力する画像データを構成する画素データを、前記電気光学装置における前記非順次走査に対応した走査線の選択順番に合わせて並び替えることにより前記入力画像データを生成する入力画像データ生成ステップと、
前記入力画像データ生成ステップにおいて生成された入力画像データを、前記複数のデータ線駆動回路のそれぞれが取り扱う画素データ毎に分割するデータ分割ステップと、
前記データ分割ステップにおいて分割された前記入力画像データを当該分割されたデータ毎に前記電気光学装置に伝送する入力画像データ伝送ステップと、を備えることを特徴とする画像処理装置制御プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置に係り、特に、階調表示による画像の表示ムラを抑えるのに好適な非順次走査処理によって前記電気光学装置に画像を表示するシステムに関する。
【０００２】
【従来の技術】
従来、電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器や液晶テレビなどの表示部に広く用いられている。ここで、従来の電気光学装置は、例えば、マトリクス状に配列した画素電極や、この画素電極に接続されたスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板の間に充填された電気光学材料たる液晶とから構成される。そして、このような構成において、ある１本の走査線を選択すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介し画素電極に対して、階調に応じた電圧の画像信号を印加すると、当該画素電極および対向電極の間の液晶層に画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、当該液晶層における電荷の蓄積は、液晶層自身の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、画素毎に液晶の配向状態が変化する。このため、画素毎に濃度が変化するので、階調表示することが可能となる。
【０００３】
このとき、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、各走査線を順次選択するとともに、第２に、選択された走査線と交差する画素に、当該画素の階調に応じた電圧を有する画像信号を、対応するデータ線に印加する構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００４】
ところが、データ線に印加される画像信号は、画素の階調に対応する電圧、すなわちアナログ信号である。このため、電気光学装置の周辺回路には、Ｄ／Ａ変換回路やオペアンプなどが必要となるので、装置全体のコスト高を招致してしまう。更に、これらのＤ／Ａ変換回路・オペアンプなどの特性や、各種の配線抵抗などの不均一性に起因して、表示ムラが発生するので、高品質な表示が極めて困難となり、特に高精細な表示を行う場合に顕著となるという問題がある。また、Ｄ／Ａ変換回路やオペアンプ等による消費電力の増加等の問題もある。
【０００５】
そこで、電気光学素子の発光時間を制御して、階調を得る方式が開発されている。この方式においては、データ線に、電気光学素子を発光させるか否かの２値の信号（ディジタル信号）を供給すれば良く、画質に悪影響を与える上記したアナログ回路が不要になるといった利点があるが、この制御を行う上で走査線の選択時間がかかり過ぎるといった問題が浮上している。
【０００６】
そこで、上記した問題を解決するためのディジタル信号を利用した液晶ディスプレイの駆動方式として、非順次走査方式が開発されている。この方式では、ビット長Ｎの階調データによって光学素子の発光階調が示される。そして、この階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・（Ｎ−１））の比率に応じた数値群を生成し、この数値群を利用して走査線を非順次に選択する。このように非順次に走査線の選択を行うことで、この光学素子の発光時間が制御される。つまり、発行階調にあわせて発行時間を制御することで、階調表示を行うのである（例えば、特許文献１参照。）。
【０００７】
また、ディスプレイが大型化すればするほど電気光学装置におけるデータ線駆動回路の数が増加する。電気光学装置は、これら複数のデータ線駆動回路に対して、表示する画像データを、それぞれバスを利用した並列伝送によって伝送している。
【０００８】
【特許文献１】
特開２００１−１６６７３０号公報。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記非順次走査方式は、通常の順次走査方式に比べて処理が複雑（画素データの並び替え等が必要）になるため、この処理をすべて電気光学装置側で行わせようとすると、十分なフレームメモリと、高速なプロセッサ、あるいは、専用のハードウェア等が必要となり、電気光学装置のコストアップを招くといった問題がある。
【００１０】
また、上記したように多数のデータ線駆動回路に対してバスによるデータ伝送を行うと、基板の配線が複雑化し多層基板による立体配線の必要性が出てくるためコストが高くなってしまう。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、電気光学装置側のコストを低減するのに好適な画像表示システム、このシステムにおける、電気光学装置、画像処理装置及び画像処理装置制御プログラムを提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る画像表示システムは、画像処理装置と電気光学装置とを備え、前記画像処理装置からの入力画像を前記電気光学装置に表示する画像表示システムであって、
前記電気光学装置は、
光学素子を含む画素がマトリクス状に配列された画素マトリクスと、
前記画素マトリクスの行方向及び列方向のうち一方に沿って配列された画素群にそれぞれ接続する複数の走査線と、
前記画素マトリクスの行方向及び列方向のうち他方に沿って配列された画素群にそれぞれ接続する複数のデータ線と、
前記複数の走査線を、順次１つずつ選択する走査線駆動回路と、
前記光学素子の発光に係る制御信号を前記複数のデータ線のうち少なくとも１つのデータ線に出力するデータ線駆動回路と、
前記走査線駆動回路及び前記データ線駆動回路の動作を制御する制御部と、
前記画像処理装置から伝送された入力画像データを取得する入力画像データ取得手段と、を備え、前記複数のデータ線は所定数毎のグループに分割され、且つ、前記データ線駆動回路は、前記グループ毎に設けられており、
前記制御部は、前記入力画像データと前記光学素子の発光階調数に応じた所定ビット長の階調データとに基づき、前記走査線の並び順に対して非連続な順番に走査する非順次走査によって前記光学素子の発効時間を制御することで、所定数の前記走査線及び前記データ線より成る表示領域に前記入力画像を階調表示するようになっており、
前記画像処理装置は、
前記電気光学装置に入力する画像データを構成する画素データを、前記電気光学装置における前記非順次走査に対応した走査線の選択順番に合わせて並び替えることにより前記入力画像データを生成する入力画像データ生成手段と、
前記入力画像データ生成手段によって生成された入力画像データを、前記複数のデータ線駆動回路のそれぞれが取り扱う画素データ毎に分割する入力画像データ分割手段と、
前記入力画像データ分割手段によって分割された前記入力画像データを当該分割されたデータ毎に前記電気光学装置に伝送する入力画像データ伝送手段と、を備えることを特徴としている。
【００１２】
このような構成であれば、第１の発明である画像表示システムにおける、電気光学装置は、走査線駆動回路によって、複数の走査線を、順次１つずつ選択することが可能であり、データ線駆動回路によって、光学素子の発光に係る制御信号を前記複数のデータ線のうち少なくとも１つのデータ線に出力することが可能であり、制御部によって、前記走査線駆動回路及び前記データ線駆動回路の動作を制御することが可能であり、入力画像データ取得手段によって、画像処理装置から伝送された入力画像データを取得することが可能であり、画像処理装置は、入力画像データ生成手段によって、電気光学装置に入力する画像データを構成する画素データを、前記電気光学装置における前記非順次走査に対応した走査線の選択順番に合わせて並び替えることにより前記入力画像データを生成することが可能であり、入力画像データ分割手段によって、前記入力画像データ生成手段によって生成された入力画像データを、前記複数のデータ線駆動回路のそれぞれが取り扱う画素データ毎に分割することが可能であり、入力画像データ伝送手段によって、前記入力画像データ分割手段によって分割された前記入力画像データを当該分割されたデータ毎に前記電気光学装置に伝送することが可能である。
【００１３】
従って、画像処理装置側で、画像データの画素データを非順次走査に対応した順番に並び替え、且つ、電気光学装置側のデータ線駆動回路毎の取り扱うデータ順に並べ替えてから電気光学装置に伝送するようにしたので、電気光学装置側で画素データを並び替える処理が必要なくなり、フレームメモリの容量の低減や制御部の簡易化、基板配線の簡易化等、電気光学装置側のハードウェア構成を簡易化することが可能となる。よって、コスト低減が可能となる。
【００１４】
ここで、上記した光学素子は、例えば、液晶、エレクトロルミネッセンス素子、プラズマディスプレイ、発光ダイオード等である。
また、第２の発明は、第１の発明において、前記入力画像データ分割手段は、前記１走査線毎に、当該１走査線の前記画素数分のデータ毎に前記入力画像データを分割し、且つ、当該分割された１走査線毎の入力画像データを構成する画素データを、前記グループ毎に所定の順番に並び替えることによって、前記複数のデータ線駆動回路のそれぞれに対応する１走査線分の画素データから成るデータブロックを生成するようになっていることを特徴としている。
【００１５】
つまり、入力画像データ分割手段によって、１走査線毎に、当該１走査線の前記画素数分のデータ毎に前記入力画像データを分割し、且つ、当該分割された１走査線毎の入力画像データを構成する画素データを、前記グループ毎に所定の順番に並び替えることによって、前記複数のデータ線駆動回路のそれぞれに対応する１走査線分の画素データから成るデータブロックを生成することが可能である。
【００１６】
従って、データ線駆動回路の個数に応じてグループ分けした１走査線の画素数分のデータを並び替えたデータブロックを各グループ毎に生成することができるので、電気光学装置側の扱いやすいデータの並びで入力画像データを伝送することが可能である。また、入力画像データ分割手段は、１走査線毎の前記画素数分のデータ毎に前記入力画像データを分割して、その分割された入力画像データ毎に伝送するので、電気光学装置側のメモリの必要量を低減することが可能となり、電気光学装置にかかるコストを低減することが可能となる。
【００１７】
また、第３の発明は、第１又は第２の発明において、前記入力画像データ伝送手段は、前記電気光学装置に対して、前記複数のデータ線駆動回路毎に分割された前記入力画像データを、前記各データブロックにおける前記画素データの並び順に基づきパラレル伝送するようになっていることを特徴としている。
つまり、入力画像データ伝送手段によって、電気光学装置に対して、前記複数のデータ線駆動回路毎に分割された前記入力画像データを、前記各データブロックにおける前記画素データの並び順に基づきパラレル伝送することが可能である。
【００１８】
従って、各グループ毎の画素データの並び順に合わせて、電気光学装置に対して画素データをパラレルに伝送することが可能となり、電気光学装置側において、取り扱いやすいデータの伝送が可能である。
また、第４の発明は、第１乃至第３のいずれか１の発明において、前記制御部は、前記入力画像データ取得手段によって取得された前記入力画像データを、前記データブロック毎に、前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送するようになっていることを特徴としている。
【００１９】
つまり、制御部によって、入力画像データ取得手段によって取得された前記入力画像データの、複数のデータ線駆動回路への伝送処理をそれぞれシリアル伝送で行うことが可能である。従って、バス配線やデータ線駆動回路のそれぞれにパラレル配線した場合などと比較して、基板配線の簡易化が可能となり、多層基板にする必要がなくなるので、基板や配線にかかるコストの低減が可能となる。
【００２０】
なお、本発明の場合は、例えば、制御部に、入力画像データを記憶するメモリ及びメモリコントローラが集約されており、非順次走査による画像の階調表示処理も制御部の制御により行うことになる。
また、第５の発明は、第１乃至第３のいずれか１の発明において、前記入力画像データ取得手段は、取得した前記入力画像データを、前記データブロック毎に、前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送するようになっていることを特徴としている。
【００２１】
つまり、入力画像データ取得手段によって、当該入力画像データ取得部によって取得された前記入力画像データの、複数のデータ線駆動回路への伝送処理をそれぞれシリアル伝送で行うことが可能である。従って、バス配線やデータ線駆動回路のそれぞれにパラレル配線した場合などと比較して、基板配線の簡易化が可能となり、多層基板にする必要がなくなるので、基板や配線にかかるコストの低減が可能となる。
【００２２】
なお、本発明の場合は、例えば、データ線駆動回路に、入力画像データを記憶するメモリ及びメモリコントローラが含まれており、非順次走査による画像の階調表示処理も各データ線駆動回路によって行われることになる。
また、第６の発明は、第１乃至第５のいずれか１の発明において、前記複数の走査線は、当該走査線の並び順に合わせて通し番号が対応付けられており、
前記入力画像データ伝送手段は、前記分割された入力画像データを前記電気光学装置に伝送する際に、当該分割された入力画像データ毎に対応する前記走査線を示す通し番号データを伝送するようになっていることを特徴としている。
【００２３】
つまり、入力画像データ伝送手段は、分割された入力画像データを前記電気光学装置に伝送する際に、当該分割された入力画像データ毎に対応する前記走査線を示す番号データを伝送することが可能である。従って、電気光学装置側で走査線の番号を用意する処理を行う必要がなくなり、処理の低減及び制御部の構成の簡易化が可能となり、電気光学装置にかかるコストを低減することが可能となる。
【００２４】
また、第７の発明は、第１乃至第６のいずれか１の発明において、ビット長Ｎの前記階調データに基づき生成される、前記表示領域の走査線数に１を加算した加算数を前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・，（Ｎ−１））から成る比率に応じた数値に分割した数値群に基づき、前記走査線駆動回路によって選択された前記表示領域における各走査線に対応した各光学素子が、当該走査線が選択される毎に前記数値群の中から所定の順番で選択される一の数値に応じた時間だけ発光可能なように決定された前記走査線の選択順番によって、前記非順次走査を行うことを特徴としている。
【００２５】
つまり、前記表示領域の走査線数に１を加算した加算数を前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・（Ｎ−１））から成る比率に応じた数値に分割した数値群に基づき、発光素子の発光時間を制御するようにしたので、これにより、大きな表示領域に対して表示ムラの少ない画像を表示することが可能となる。
【００２６】
また、第８の発明は、第１〜第７のいずれか１の発明において、前記入力画像データ生成手段は、
前記光学素子の発光階調を示す階調データのビット長Ｎと、
前記走査線の総数に１を加算した加算数を、前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・，（Ｎ−１））から成る比率に応じた数値に分割した数値群と、を取得する一方、
前記走査線のそれぞれに、その並び順に合わせて通し番号を対応付け、
前記走査線に対応付けられた通し番号のうち所定番号を、前記階調データを構成するビット列の最下位ビット（０桁目）に対応する初期値とし、
前記最下位ビットに対応する初期値に、前記数値群に含まれる数値のうち最も大きい数値を加算したものを、前記階調データを構成するビット列の最上位ビット（（Ｎ−１）桁目）に対応する前記走査線の初期値とし、
前記最上位ビットと前記最下位ビットとの間にある他のビットについては、前記他のビットのビット桁数の大きい方から順に、当該他のビットのビット桁数の１桁上のビットに対応した前記初期値と前記数値群に含まれる数値のうち、小さいほうから当該他のビットのビット桁数に１を加算した値番目の数値とを加算した値を当該他のビットの初期値として対応付け、
まず、前記最下位ビットに対応する初期値が示す通し番号の走査線を選択し、次に、前記最上位ビットと、このビットから最下位ビットの１つ手前のビットに向けて１ビットずつ順番にシフトした各ビットに対応する前記初期値が示す通し番号の走査線をそれぞれ順番に選択する第１の処理と、
前記走査線を選択する毎に、前記走査線駆動回路に、当該選択された番号の走査線を駆動させる第２の処理と、
前記階調データの各ビットに対応付けられた値にそれぞれ１を加算すると共に、前記加算後の前記階調データの各ビットに対応する値が前記走査線の総数から１を減算した値を超えたときに、その値を、前記通し番号の最小値に更新する第３の処理と、
前記第３の処理後の前記階調データの各ビットに対応付けられた値に対応した走査線を前記第１の処理と同様の順番で選択する第４の処理と、を行う処理部を含み、
前記階調データを構成するビット列の各ビット毎に前記表示領域における走査線が全て選択されるまで、前記第２の処理〜前記第４の処理を繰り返し行うことにより前記走査線の選択順番を決定し、当該決定された選択順番に基づき前記入力画像データを生成することを特徴としている。
【００２７】
つまり、上記手順によって、走査線の選択順番を決定することにより、任意の走査線数の電気光学装置における走査線の選択順番を簡易に決定することが可能となる。
また、第９の発明に係る電気光学装置は、第１の発明における前記電気光学装置であって、
光学素子を含む画素がマトリクス状に配列された画素マトリクスと、
前記画素マトリクスの行方向及び列方向のうち一方に沿って配列された画素群にそれぞれ接続する複数の走査線と、
前記画素マトリクスの行方向及び列方向のうち他方に沿って配列された画素群にそれぞれ接続する複数のデータ線と、
前記複数の走査線を、順次１つずつ選択する走査線駆動回路と、
前記光学素子の発光に係る制御信号を前記複数のデータ線のうち少なくとも１つのデータ線に出力するデータ線駆動回路と、
前記走査線駆動回路及び前記データ線駆動回路の動作を制御する制御部と、
前記画像処理装置から伝送された入力画像データを取得する入力画像データ取得手段と、を備え、前記複数のデータ線は所定数毎のグループに分割され、且つ、前記データ線駆動回路は、前記グループ毎に設けられており、
前記制御部は、前記入力画像データと前記光学素子の発光階調数に応じた所定ビット長の階調データとに基づき、前記走査線の並び順に対して非連続な順番に走査する非順次走査によって前記光学素子の発効時間を制御することで、所定数の前記走査線及び前記データ線より成る表示領域に前記入力画像を階調表示するようになっていることを特徴としている。
【００２８】
ここで、本発明は、第１の発明における電気光学装置でありその作用効果は重複するので記載を省略する。
また、第１０の発明は、第９の発明において、前記制御部は、前記入力画像データ取得手段によって取得された前記入力画像データを、前記データブロック毎に、前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送するようになっていることを特徴としている。
【００２９】
ここで、本発明は、第４の発明における電気光学装置でありその作用効果は重複するので記載を省略する。
また、第１１の発明は、第９の発明において、前記入力画像データ取得手段は、取得した前記入力画像データを、前記データブロック毎に、前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送するようになっていることを特徴としている。
【００３０】
ここで、本発明は、第５の発明における電気光学装置でありその作用効果は重複するので記載を省略する。
また、第１２の発明は、第９乃至第１１のいずれか１の発明において、ビット長Ｎの前記階調データに基づき生成される、前記表示領域の走査線数に１を加算した加算数を前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・，（Ｎ−１））から成る比率に応じた数値に分割した数値群に基づき、前記走査線駆動回路によって選択された前記表示領域における各走査線に対応した各光学素子が、当該走査線が選択される毎に前記数値群の中から所定の順番で選択される一の数値に応じた時間だけ発光可能なように決定された前記走査線の選択順番によって、前記非順次走査を行うことを特徴としている。
【００３１】
ここで、本発明は、第７の発明における電気光学装置でありその作用効果は重複するので記載を省略する。
また、第１３の発明は、第１の発明における前記画像処理装置であって、
前記電気光学装置に入力する画像データを構成する画素データを、前記電気光学装置における前記非順次走査に対応した走査線の選択順番に合わせて並び替えることにより前記入力画像データを生成する入力画像データ生成手段と、
前記入力画像データ生成手段によって生成された入力画像データを、前記複数のデータ線駆動回路のそれぞれが取り扱う画素データ毎に分割する入力画像データ分割手段と、
前記入力画像データ分割手段によって分割された前記入力画像データを当該分割されたデータ毎に前記電気光学装置に伝送する入力画像データ伝送手段と、を備えることを特徴としている。
【００３２】
ここで、本発明は、第１の発明における画像処理装置でありその作用効果は重複するので記載を省略する。
また、第１４の発明は、第１３の発明において、前記入力画像データ分割手段は、前記１走査線毎に、当該１走査線の前記画素数分のデータ毎に前記入力画像データを分割し、且つ、当該分割された１走査線毎の入力画像データを構成する画素データを、前記グループ毎に所定の順番に並び替えることによって、前記複数のデータ線駆動回路のそれぞれに対応する１走査線分の画素データから成るデータブロックを生成するようになっていることを特徴としている。
【００３３】
ここで、本発明は、第２の発明における画像処理装置でありその作用効果は重複するので記載を省略する。
また、第１５の発明は、第１４の発明において、前記入力画像データ伝送手段は、前記電気光学装置に対して、前記複数のデータ線駆動回路毎に分割された前記入力画像データを、前記各データブロックにおける前記画素データの並び順に基づきパラレル伝送するようになっていることを特徴としている。
【００３４】
ここで、本発明は、第３の発明における画像処理装置でありその作用効果は重複するので記載を省略する。
また、第１６の発明は、第１３乃至第１５のいずれか１の発明において、前記複数の走査線は、当該走査線の並び順に合わせて通し番号が対応付けられており、
前記入力画像データ伝送手段は、前記分割された入力画像データを前記電気光学装置に伝送する際に、当該分割された入力画像データ毎に対応する前記走査線を示す通し番号データを伝送するようになっていることを特徴としている。
【００３５】
ここで、本発明は、第６の発明における画像処理装置でありその作用効果は重複するので記載を省略する。
また、第１７の発明は、第１３乃至第１６のいずれか１の発明において、前記入力画像データ生成手段は、
前記光学素子の発光階調を示す階調データのビット長Ｎと、
前記走査線の総数に１を加算した加算数を、前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・（Ｎ−１））から成る比率に応じた数値に分割した数値群と、を取得する一方、
前記走査線のそれぞれに、その並び順に合わせて通し番号を対応付け、
前記走査線の通し番号のうち所定番号を、前記階調データを構成するビット列の最下位ビット（０桁目）に対応する前記走査線の通し番号の初期値とし、
前記最下位ビットに対応する初期値に、前記数値群に含まれる数値のうち最も大きい数値を加算したものを、前記階調データを構成するビット列の最上位ビット（（Ｎ−１）桁目）に対応する前記走査線の初期値とし、
前記最上位ビットと前記最下位ビットとの間にある他のビットについては、前記他のビットのビット桁数の大きい方から順に、当該他のビットのビット桁数の１桁上のビットに対応した前記初期値と前記数値群に含まれる数値のうち、小さいほうから当該他のビットのビット桁数に１を加算した値番目の数値とを加算した値を当該他のビットの初期値として対応付け、
まず、前記最下位ビットに対応する初期値が示す通し番号の走査線を選択し、次に、前記最上位ビットと、このビットから最下位ビットの１つ手前のビットに向けて１ビットずつ順番にシフトした各ビットに対応する前記初期値が示す通し番号の走査線をそれぞれ順番に選択する第１の処理と、
前記走査線を選択する毎に、前記走査線駆動回路に、当該選択された番号の走査線を駆動させる第２の処理と、
前記階調データの各ビットに対応付けられた値にそれぞれ１を加算すると共に、前記加算後の前記階調データの各ビットに対応する値が前記走査線の総数から１を減算した値を超えたときに、その値を、前記通し番号の最小値に更新する第３の処理と、
前記第３の処理後の前記階調データの各ビットに対応付けられた値に対応した走査線を前記第１の処理と同様の順番で選択する第４の処理と、を行う処理部を含み、
前記階調データを構成するビット列の各ビット毎に前記表示領域における走査線が全て選択されるまで、前記第２の処理〜前記第４の処理を繰り返し行うことにより前記走査線の選択順番を決定し、当該決定された選択順番に基づき前記入力画像データを生成することを特徴としている。
【００３６】
ここで、本発明は、第８の発明における画像処理装置でありその作用効果は重複するので記載を省略する。
また、第１８の発明に係る電気光学装置制御プログラムは、第９の発明を制御するためのコンピュータが実行可能なプログラムであって、
前記入力画像データと前記光学素子の発光階調数に応じた所定ビット長の階調データとに基づき、前記走査線の並び順に対して非連続な順番に走査する非順次走査によって前記光学素子の発効時間を制御することで、所定数の前記走査線及び前記データ線より成る表示領域に前記入力画像を階調表示することを特徴としている。
【００３７】
ここで、本発明は、第９の発明を制御するためのプログラムであり、その効果は重複するので記載を省略する。
また、第１９の発明に係る画像処理装置制御プログラムは、第１３の発明を制御するためのプログラムであって、
前記電気光学装置に入力する画像データを構成する画素データを、前記電気光学装置における前記非順次走査に対応した走査線の選択順番に合わせて並び替えることにより前記入力画像データを生成する入力画像データ生成ステップと、
前記入力画像データ生成ステップにおいて生成された入力画像データを、前記複数のデータ線駆動回路のそれぞれが取り扱う画素データ毎に分割するデータ分割ステップと、
前記データ分割ステップにおいて分割された前記入力画像データを当該分割されたデータ毎に前記電気光学装置に伝送する入力画像データ伝送ステップと、を備えることを特徴としている。
【００３８】
ここで、本発明は、第１３の発明を制御するためのプログラムであり、その効果は重複するので記載を省略する。
（１）第１０の発明を制御するためのコンピュータが実行可能なプログラムであって、
前記入力画像データ取得手段によって取得された入力画像データを、前記データブロック毎に、前記制御部を介して前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送することを特徴とする電気光学装置制御プログラム。
【００３９】
（２）第１１の発明を制御するためのコンピュータが実行可能なプログラムであって、
前記入力画像データ取得手段によって取得された入力画像データを、前記データブロック毎に、前記所定の順番に基づき前記複数のデータ線駆動回路のそれぞれにシリアル伝送するようになっていることを特徴とする電気光学装置制御プログラム。
【００４０】
（３）ビット長Ｎの前記階調データに基づき生成される前記表示領域の走査線数に１を加算した加算数を前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・（Ｎ−１））から成る比率に応じた数値に分割した数値群に基づき、前記走査線駆動回路によって選択された前記表示領域における各走査線に対応した各光学素子が、当該走査線が選択される毎に前記数値群の中から所定の順番で選択される一の数値に応じた時間だけ発光可能なように決定された前記走査線の選択順番によって、前記非順次走査を行うことを特徴とする第１８の発明、（１）、（２）のいずれか１に記載の電気光学装置制御プログラム。
【００４１】
（４）前記入力画像データ分割ステップにおいては、前記１走査線毎に、当該１走査線の前記画素数分のデータ毎に前記入力画像データを分割し、且つ、当該分割された１走査線毎の入力画像データを構成する画素データを、前記グループ毎に所定の順番に並び替えることによって、前記複数のデータ線駆動回路のそれぞれに対応する１走査線分の画素データから成るデータブロックを生成するようになっていることを特徴とする第１９の発明に記載の画像処理装置制御プログラム。
【００４２】
（５）前記入力画像データ伝送ステップにおいては、前記電気光学装置に対して、前記複数のデータ線駆動回路毎に分割された前記入力画像データを、前記各データブロックにおける前記画素データの並び順に基づきパラレル伝送するようになっていることを特徴とする（４）記載の画像処理装置制御プログラム。
（６）前記複数の走査線は、当該走査線の並び順に合わせて通し番号が対応付けられており、
前記入力画像データ伝送ステップにおいては、前記分割された入力画像データを前記電気光学装置に伝送する際に、当該分割された入力画像データ毎に対応する前記走査線を示す番号データを伝送するようになっていることを特徴とする第１９の発明、（４）、（５）のいずれか１に記載の画像処理装置制御プログラム。
【００４３】
（７）前記入力画像データ生成ステップは、
前記光学素子の発光階調を示す階調データのビット長Ｎと、
前記走査線の総数に１を加算した加算数を、前記階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・，（Ｎ−１））から成る比率に応じた数値に分割した数値群と、を取得する一方、
前記走査線のそれぞれに、その並び順に合わせて通し番号を対応付け、
前記走査線に対応付けられた通し番号のうち所定番号を、前記階調データを構成するビット列の最下位ビット（０桁目）に対応する初期値とし、
前記最下位ビットに対応する初期値に、前記数値群に含まれる数値のうち最も大きい数値を加算したものを、前記階調データを構成するビット列の最上位ビット（（Ｎ−１）桁目）に対応する前記走査線の初期値とし、
前記最上位ビットと前記最下位ビットとの間にある他のビットについては、前記他のビットのビット桁数の大きい方から順に、当該他のビットのビット桁数の１桁上のビットに対応した前記初期値と前記数値群に含まれる数値のうち、小さいほうから当該他のビットのビット桁数に１を加算した値番目の数値とを加算した値を当該他のビットの初期値として対応付け、
まず、前記最下位ビットに対応する初期値が示す通し番号の走査線を選択し、次に、前記最上位ビットと、このビットから最下位ビットの１つ手前のビットに向けて１ビットずつ順番にシフトした各ビットに対応する前記初期値が示す通し番号の走査線をそれぞれ順番に選択する第１の処理と、
前記走査線を選択する毎に、前記走査線駆動回路に、当該選択された番号の走査線を駆動させる第２の処理と、
前記階調データの各ビットに対応付けられた値にそれぞれ１を加算すると共に、前記加算後の前記階調データの各ビットに対応する値が前記走査線の総数から１を減算した値を超えたときに、その値を、前記通し番号の最小値に更新する第３の処理と、
前記第３の処理後の前記階調データの各ビットに対応付けられた値に対応した走査線を前記第１の処理と同様の順番で選択する第４の処理と、を含み、
前記階調データを構成するビット列の各ビット毎に前記表示領域における走査線が全て選択されるまで、前記第２の処理〜前記第４の処理を繰り返し行うことにより前記走査線の選択順番を決定し、当該決定された選択順番に基づき前記入力画像データを生成することを特徴とする第１９の発明、（４）乃至（６）のいずれか１に記載の画像処理装置制御プログラム。
【００４４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１乃至図１３は、本発明に係る画像表示システムの実施の形態を示す図である。
まず、本発明に係る画像表示システムの構成を図１に基づいて説明する。図１は、本発明に係る画像表示システムの第１の実施の形態の構成を示すブロック図である。
【００４５】
第１の実施の形態における画像表示システム１は、画像処理装置１０と、電気光学装置１１と、を含んだ構成となっている。
画像処理装置１０は、入力画像データ生成部１０ａと、入力画像データ分割部１０ｂと、フレームメモリ１０ｃと、入力画像データ伝送部１０ｄと、を含んだ構成となっている。
【００４６】
入力画像データ生成部１０ａは、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等の装置から取得した画像データにおける画素データを、電気光学装置１１の非順次走査による画像表示における走査線の選択順番に合わせて並び替えた入力画像データを生成する処理を行うものである。
入力画像データ分割部１０ｂは、入力画像データ生成部１０ａにおいて生成された入力画像データを、電気光学装置１１の後述するデータ線駆動部１１ｃを構成する第１〜第４のデータ線駆動回路１１１ａ〜１１１ｄの各々が扱うデータ毎に分割する処理を行うものである。
【００４７】
フレームメモリ１０ｃは、各部における処理を行うために画像データを記憶するためのメモリである。このメモリは、２つの記憶領域を備え、それぞれの記憶領域は１枚分の画像データを記憶できるだけの容量を持つ。
入力画像データ伝送部１０ｄは、上記分割された入力画像データを当該データに対応した走査線の番号を付与して４ビットのデータバスにより電気光学装置１１に伝送するものである。
【００４８】
ここで、図示しないが、画像処理装置１０は、上記各部を制御するための制御プログラムを実行するためのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のプロセッサと、当該プログラムの記憶されたＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と、を備えており、前記ＲＯＭから制御プログラムを読み出して実行することにより上記した各種処理を行うようになっている。また、この構成に限らず、専用のハードウェアとして実現されてもよい。
【００４９】
電気光学装置１１は、パネル１１ａと、走査線駆動部１１ｂと、データ線駆動部１１ｃと、制御部１１ｄと、入力画像データ取得部１１ｅと、ラインメモリ１１ｆと、を含んだ構成となっている。
パネル１１ａは、スイッチングトランジスタとドライビングトランジスタと光学素子と保持容量コンデンサとを含んで成る画素回路が複数の走査線と複数のデータ線との交点にマトリクス状に設けられて構成されるものである。そして、後述する階調データのビット長に応じて前記光学素子の発光時間を制御することにより、パネル上に画像が階調表示される。
【００５０】
走査線駆動部１１ｂは、後述する制御部１１ｄの制御により、画像処理装置１０から取得した入力画像データに含まれる非順次走査における走査線の選択順番に基づき、走査線を駆動するものである。
データ線駆動部１１ｃは、第１〜第４のデータ線駆動回路１１１ａ〜１１１ｄから構成されるもので、後述する制御部１１ｄの制御により、データ線を駆動するものである。
【００５１】
制御部１１ｄは、各種制御信号により、走査線駆動部１１ｂに、非順次走査によりパネル１１ａにおける画像表示領域の走査線を特定の順番で選択させ、且つ、ラインメモリ１１ｆから入力画像データを読み出し、このデータを複数あるデータ線駆動部１１ｃにシリアル伝送し、当該選択された走査線に対応する画素回路を駆動させるものである。
【００５２】
入力画像データ取得部１１ｅは、所定のタイミング毎に画像処理装置１０から、分割された入力画像データから成る入力画像データブロックを取得するものである。
ここで、本実施の形態におけるパネル１１ａを構成する画素回路は、走査線駆動部１１ｂ及びデータ線駆動部１１ｃによる走査線及びデータ線の駆動に加え、制御部１１ｄからデータ線を介して供給されるｂｒｉｇｈｔ信号がｈｉｇｈ、又は、ｌｏｗと書き込まれることに応じてその動作が制御され、走査線が駆動されているいないに関わらず、ｂｒｉｇｈｔ信号がｈｉｇｈと書き込まれたときは光学素子を発光させ、ｌｏｗと書き込まれたときは光学素子を発光させないようになっている。また、本実施の形態において、光学素子は、エレクトロルミネッセンス素子とする。
【００５３】
ラインメモリ１１ｆは、画像処理装置１０からの入力画像データを記憶するためのメモリであり、並列して、データの書き込み及びデータの読み出しを行うために２つの記憶領域を備えたものである。
更に、図２に基づき、第１の実施の形態における画像表示システム１の、制御部１１ｄからデータ線駆動部１１ｃへのデータ伝送の仕組みを説明する。図２は、データ線駆動部１１ｃ、制御部１１ｄ及びラインメモリ１１ｆの詳細な構成を示すブロック図である。
【００５４】
図２に示すように、データ線駆動部１１ｃは、第１〜第４のデータ線駆動回路１１１ａ〜１１１ｄを含んだ構成となっている。ここで、パネル１１ａにおけるデータ線をデータ線０〜１５で表すと、第１のデータ線駆動回路１１１ａは、データ線０〜３を駆動し、第２のデータ線駆動回路１１１ｂは、データ線４〜７を駆動し、第３のデータ線駆動回路１１１ｃは、データ線８〜１１を駆動し、第４のデータ線駆動回路１１１ｄは、データ線１２〜１５を駆動するようになっている。
【００５５】
また、制御部１１ｄは、ラインメモリ１１ｆを制御するメモリ制御部１１０を含んだ構成となっている。
また、ラインメモリ１１ｆは、ラインメモリＡ１１２ａ及びラインメモリＢ１１２ｂの２つの記憶領域を備えた構成となっている。
そして、制御部１１ｄは、ラインメモリ１１ｆのラインメモリＡ１１２ａ及びラインメモリＢ１１２ｂのうちいずれか一方の記憶領域に記憶された入力画像データブロックを読み出し、これを、第１〜第４のデータ線駆動回路１１１ａ〜１１１ｄのそれぞれにシリアル伝送する。ここで、本実施の形態における電気光学装置１１においては、ラインメモリ１１ｆの２つの記憶領域に対して、入力画像データブロックの書き込み及び読み出し処理が並列で行われる。例えば、ラインメモリＡ１１２ａに対し非順次走査に合わせて並び替えられた入力画像データブロックが書き込まれるとする。本実施の形態のおいては、このデータブロックが書き込まれている間に、ラインメモリＢ１１２ｂに既に書き込まれた入力画像データブロックの順次読み出し及び当該データの第１〜第４のデータ線駆動回路１１１ａ〜１１１ｄへのシリアル伝送が行われる。次に、入力画像データの読み出されたラインメモリＢ１１２ｂに新たな入力画像データブロックを書き込み、その間に、先ほどデータの書き込まれたラインメモリＡ１１２ａから入力画像データの順次読み出し及び当該データの第１〜第４のデータ線駆動回路１１１ａ〜１１１ｄへのシリアル伝送が行われる。このようにして、ラインメモリＡ１１２ａ及びラインメモリＢ１１２ｂに対して交互に入力画像データブロックの書き込み及び順次読み出しを行うことでこれらの処理を並列で行い、且つ、非順次走査による画像の階調表示を行う。
【００５６】
また、本実施の形態に係る電気光学装置１１は、データ線に印加する信号（ｂｒｉｇｈｔ信号）を２値的なビットデータとするとともに、このビットデータを用いて、１フレームの期間において光学素子の発光時間を制御する構成となっている。すなわち、光学素子の発光時間を階調データを構成するビット列の各ビットに対応した時間にしたがって制御することで画像の階調表示を行う。
【００５７】
更に、図３乃至図５に基づき、画像表示システムのより具体的な動作を説明する。図３（ａ）は、表示領域の走査線数が１４本で、階調データが４ビットの場合の走査線の選択される様子を示す図であり、図３（ｂ）は、各走査線における表示データの数え方を示す図であり、図４は、非順次走査における走査線の選択順番と画素データとの関係を示す図であり、図５は、入力画像データを、各走査線毎に電気光学装置１１のデータ線駆動回路の数に応じて、シリアル伝送するのに適切な順番に並び替えた入力画像データブロックを示す図である。
【００５８】
まず、ＰＣ等の装置から動画等の画像データが画像処理装置１０に入力される。そして、この画像データは、フレームメモリ１０ｃに記憶される。ここで、フレームメモリ１０ｃは、２つの記憶領域を備えている。従って、当該記憶領域の一方に対して画像データの書き込み処理が行われている間に、他方の記憶領域から画像データの読み出し処理を行うことで、画像データの書き込み処理及び読み出し処理を並列で行うことが可能となっている。画像処理装置１０は、画像データがフレームメモリ１０ｃに記憶されると、入力画像データ生成部１０ａによって、この画像データを読み出して、画像データの解析を行う。この解析により画像データのサイズや色数等が解ると、次に、電気光学装置１１から取得した表示領域の走査線数に応じて、非順次走査の走査線選択順に合わせて、画像データにおける画素データの並び替えを行うことで入力画像データを生成する。ここで、生成された入力画像データにおける走査線番号と画素データとの関係は、図４に示すようになる。
【００５９】
更に、生成された入力画像データは、入力画像データ分割部１０ｂに伝送され、そこで、電気光学装置１１から取得したデータ線駆動回路の個数（ここでは４個）及び当該データ線駆動回路の取り扱うデータの情報（ここでは、上記した各４つのデータ線）に基づき、各走査線における、各データ線駆動回路において取り扱うデータ線数分のデータを１グループとして４つのグループに分割する。更に、このグループ毎の画素データをデータ線駆動回路の個数に応じた４ビットのデータバスによって伝送するため、当該グループ毎の画素データの並び替えを行う。更に、並び替えをした各グループ毎の画素データを、１走査線毎のデータブロックに区切り、それぞれのデータブロックに対応した走査線を示す番号を対応付ける。つまり、走査線番号毎に対応する入力画像データＤ０〜Ｄ１５（１６ビット）を、データ線０〜３のグループに対応したＤ０〜Ｄ３の１ブロック（４ビット）、データ線４〜７のグループに対応したＤ４〜Ｄ７の１ブロック（４ビット）、データ線８〜１１のグループに対応したＤ８〜Ｄ１１の１ブロック（４ビット）及びデータ線１２〜１５のグループに対応したＤ１２〜Ｄ１５の１ブロック（４ビット）の４ブロックに分割する。そして、図５に示すように、各ブロックの画素データを、それぞれ、Ｄ０〜Ｄ３、Ｄ４〜Ｄ７、Ｄ８〜Ｄ１１及びＤ１２〜Ｄ１５の順番に並び替え、且つ、これらのブロックに対応した走査線番号を対応付ける。
【００６０】
更に、１画像分の入力画像データの分割処理が完了すると、入力画像データ伝送部１０ｄによって、この入力画像データを電気光学装置１１に伝送する処理を行う。ここで、本実施の形態においては、４ビットのデータバスを利用し、まず、走査線番号データ４ビットをパラレル伝送する。次に、各データ線駆動回路毎のデータグループ（４ビット）を１ビットずつ４回に分けて伝送する。つまり、図５に示すように、走査線番号の伝送後に、（Ｄ０，Ｄ４，Ｄ８，Ｄ１２）の４ビットの入力画像データブロックをパラレル伝送し、以降は、（Ｄ１，Ｄ５，Ｄ９，Ｄ１３）の４ビット、（Ｄ２，Ｄ６，Ｄ１０，Ｄ１４）の４ビット、（Ｄ３，Ｄ７，Ｄ１１，Ｄ１５）の４ビット、の順で１走査線毎の入力画像データがパラレル伝送される。ここで、本実施の形態においては、これら４ビットのデータを伝送用データと称す。
【００６１】
一方、電気光学装置１１では、入力画像データ取得部１１ｅによって、画像処理装置１０からの４ビットずつパラレル伝送されてくる伝送用データを取得すると、このデータを、制御部１１ｄを介してラインメモリ１１ｆの２つある記憶領域（ラインメモリＡ１１２ａ及びラインメモリＢ１１２ｂ）のいずれか一方に記憶する。なお、これらの入力画像データブロックに対応付けられた走査線番号のデータは、制御部１１ｄから走査線駆動部１１ｂへと伝送される。そして、ラインメモリの２つある記憶領域の一方に１走査線分の入力画像データ（４ブロック分）が記憶されると、制御部１１ｄ、走査線駆動部１１ｂ及びデータ線駆動部１１ｃによって、非順次走査により、その入力画像データの画像をパネル１１ａに階調表示する処理を開始する。
【００６２】
制御部１１ｄは、ラインメモリ１１ｆから、１走査線分の入力画像データを読み出し、データ線駆動回路１１ｃの各データ線駆動回路１１１ａ〜１１１ｄにシリアル伝送する。ここで、上記したようにラインメモリ１１ｆの２つある記憶領域（ラインメモリＡ１１２ａ及びラインメモリＢ１１２ｂ）のうち一方のデータが読み出され且つ表示処理が行われている間に、他方には、新たなデータが書き込まれる。従って、選択された走査線番号に対応する１走査線分の入力画像データが読み出され、データ線駆動部１１ｃの各データ線駆動回路１１１ａ〜１１１ｄに図５に示す順番でシリアル伝送されると、制御部１１ｄによって、新たに走査線番号８に対応した入力画像データが、ラインメモリ１１ｆの他方の記憶領域に書き込まれることになる。このようなタイミングで、ラインメモリ１１ｆの２つの記憶領域に対して並列にデータの書込み及び読み出しを行い、且つ、走査線駆動部１１ｂのタイミングコントローラによる走査線の選択タイミングに合わせて、対象の画素回路を駆動することによって、非順次走査によるパネル１１ａへの画像の階調表示を行う。つまり、非順次走査の順に且つシリアル伝送に適した順に入力画像データが並びかえられているので、制御部１１ｄにおいて、データの並び替え等の処理が不要となる。
【００６３】
更に、電気光学装置１１における、非順次走査による画像の階調表示処理をより詳細に説明する。ここで、パネル１１ａの表示領域の走査線数１４本、階調データのビット長４ビット及び表示領域の画素数２２４（１４×１６）個の場合を例として説明する。但し、本実施の形態では、色データ（ＲＧＢ）を考慮しないこととする。
【００６４】
まず、走査線の総数を１４本、階調データのビット長を４ビットとしたときの走査線の選択順番の決定方法を具体的に説明する。本実施の形態において、この走査線の選択順番の決定は、画像処理装置１０側において、プログラムとして実行されるもので、画像処理装置１０が、電気光学装置１１から走査線の総数及び階調データ（表示能力データ）を取得することで行われる。
【００６５】
プログラムは、走査線の総数及び階調データ（表示能力データ）を取得すると、まず、走査線の総数１４に１を加算した１５を、ビット長Ｎの階調データを構成するビット列のビット数個の２ｎ値（ｎ＝０，１，２，・・・，（Ｎ−１））から成る比率に応じて分割した数値群を生成する。つまり、階調データのビット長Ｎは４ビットであるので、２０：２１：２２：２３＝１：２：４：８の比率で走査線の総数に１を加算した値１５を分割する。この場合は、丁度、１：２：４：８に分割できる。従って、それぞれの比に応じて、１、２、４、８の４つの数値に分割できることになる。
【００６６】
次に、総数１４本の走査線のそれぞれに０〜１３の通し番号を対応付ける。そして、階調データのＬＳＢ（０ビット目）に、最初に選択する走査線（以降、初期走査線と称す）の通し番号０を初期値として設定する。次に、階調データの３ビット目（ＭＳＢ）に対して、１つ前に選択された走査線の通し番号０に前記分割した数値のうち最も大きい８を加算し、この通し番号８を初期走査線の通し番号として設定する。更に、階調データの２ビット目に対して、１つ前に選択された走査線の通し番号８に前記分割した数値のうち２番目に大きい４を加算し、この１２を初期走査線の通し番号として設定する。なお更に、階調データの１ビット目に対して、１つ前に選択された通し番号１２に前記分割した数値のうち３番目に大きい２を加算するが、この場合は、加算後の数値が通し番号１３を超えるので、加算結果の１４を走査線の総数１４で割った時の余り（０）を初期走査線の通し番号として設定する。なお、１２に３を足した１５の場合は、１５／１４＝１（余り１）となるので、この場合の初期走査線の通し番号は１となる。
【００６７】
従って、階調データのビット長４ビットにおける、ＬＳＢに対しては通し番号０が初期値として設定され、ＭＳＢに対しては通し番号８が初期値として設定され、２ビット目に対しては通し番号１２が初期値として設定され、１ビット目に対しては通し番号０が初期値として設定されることになる。
このように、階調データのビット長に応じて、上記したように１つ前に選択された走査線の通し番号に前記分割した数値を大きいものから小さいものに向けて順番に加算した数値によって、階調データの各ビットに対応した初期走査線の通し番号を決定する。
【００６８】
更に、この決定された初期走査線を、階調データの、ＬＳＢ（０ビット目）に対応した初期走査線、ＭＳＢ（３ビット目）に対応した初期走査線、２ビット目に対応した初期走査線、１ビット目に対応した初期走査線の順でそれぞれ対応する通し番号の走査線を選択していき、且つ、選択された走査線の各画素を駆動していく。そして、各走査線の選択後は各ビットに対応した初期走査線の通し番号にそれぞれ１を加算する。この際、各ビットに対応した初期値に１を加算していった結果が走査線の総数から１を減算した値（ここでは１３）を超えたときは、その加算結果を０にする。つまり、１３番目の走査線が選択され、その通し番号１３に１を加算したときはその加算結果を走査線の通し番号１３を超える数値（１４）とせずに、走査線の通し番号の最小値である０とする。故に、次の処理では、０番目の走査線が選択されることになる。階調データの各ビットの選択順番は、ＬＳＢ→ＭＳＢ→「ＬＳＢ及びＭＳＢの間の上位ビット→下位ビット」→ＬＳＢ→ＭＳＢ→・・・の順番で行われる。すなわち、０ビット目→３ビット目→２ビット目→１ビット目→０ビット目→３ビット目→２ビット目→・・・の繰り返しとなる。つまり、階調データの各ビットに対応して、０番目の走査線、８番目の走査線、１２番目の走査線、０番目の走査線を選択すると、以降は、１番目の走査線、９番目の走査線、１３番目の走査線、１番目の走査線を選択するように、各ビットに対応した１つ前に選択した走査線の通し番号にそれぞれ１を加算した通し番号の走査線を順次選択し、各画素を駆動していく。
【００６９】
つまり、図３（ａ）に示すように、非順次走査において走査線は、階調データの各ビットに応じて、０番目の走査線→８番目の走査線→１２番目の走査線→０番目の走査線→・・・の順に選択される。
更に、上記通し番号と同様に、走査線を示す番号をＳ０〜Ｓ１３とし、且つ、各走査線に対する画素（入力画像データ）をＤ０〜Ｄ１５として表示領域を表すと、図３（ｂ）に示すように、走査線１本あたりの画素数は１６個となる。
【００７０】
従って、上記した非順次走査を行うために、入力画像データは、画像処理装置１０において図５に示す順番で並び替えられ、且つ、上記分割処理の後に電気光学装置１１に伝送されることになる。ここでは、ｎ番目（ｎ＝０，１，２，・・・，１３）の走査線Ｓｎにおける画素Ｄ０〜Ｄ１５を、（Ｓｎ，Ｄ０）〜（Ｓｎ，Ｄ１５）として表すこととする。また、各走査線は、階調データのビット毎に選択されることになるので、１つの画像が階調表示される間に４回選択されることになる。ここで、走査線Ｓ０に着目してみると、走査線Ｓ０は、Ｔ０で１回目が選択され、Ｔ３で２回目、Ｔ１０で３回目、Ｔ２５で４回目といったように選択される。その時間間隔を調べると、Ｔ０からＴ２では３、Ｔ３からＴ９では７、Ｔ１０からＴ２４では１５、Ｔ２５からＴ５５では３１となっている。つまり、発光素子は、最初の発光から２回目の発光までの間隔が３で、３回目が７、４回目が１５、５回目が３１といったように、３：７：１５：３１の比で発光が行われているのが解る。
更に、図６に基づき、画像処理装置１０における画像データの取得処理の流れを説明する。図６は、画像処理装置１０における画像データの取得処理を示すフローチャートである。ここで、フレームメモリ１０ｃの２つある記憶領域をそれぞれ記憶領域１及び記憶領域２と称す。
【００７１】
図６に示すように、まずステップＳ６００に移行し、画像データを取得したか否かを判定し、取得したと判定された場合（Ｙｅｓ）はステップＳ６０２に移行し、そうでない場合（Ｎｏ）は取得するまで待機する。
ステップＳ６０２に移行した場合は、フレームメモリ１０ｃの記憶領域１に対応するフラグであるＦ１がセット状態（専用のレジスタに１がセットされた状態）か否かを判定し、セット状態であると判定された場合（Ｙｅｓ）はステップＳ６０４に移行し、そうでない場合（Ｎｏ）はステップＳ６１２に移行する。
【００７２】
ここで、本実施の形態においては、Ｆ１がセット状態のときに、フレームメモリ１０ｃの記憶領域１に未処理の画像データが記憶された状態であり、Ｆ１がクリア状態（専用のレジスタに０がセットされた状態）のときに、フレームメモリ１０ｃの記憶領域１に処理済みの画像データが記憶された状態か、何も記憶されていない状態か、あるいは、画像データを書込み中となる。
【００７３】
ステップＳ６０４に移行した場合は、フレームメモリ１０ｃの記憶領域２に対応するフラグであるＦ２がセット状態（専用のレジスタに１がセットされた状態）か否かを判定し、セット状態であると判定された場合（Ｙｅｓ）はステップＳ６０６に移行し、そうでない場合（Ｎｏ）はステップＳ６０８に移行する。
ここで、本実施の形態においては、Ｆ１と同様に、Ｆ２がセット状態のときに、フレームメモリ１０ｃの記憶領域２に未処理の画像データが記憶された状態であり、Ｆ２がクリア状態（専用のレジスタに０がセットされた状態）のときに、フレームメモリ１０ｃの記憶領域２に処理済みの画像データが記憶された状態か、何も記憶されていない状態か、あるいは、画像データを書込み中となる。
【００７４】
ステップＳ６０６に移行した場合は、フレームメモリ１０ｃへのデータの書込みを禁止しステップＳ６０２に移行する。
つまり、フレームメモリ１０ｃの記憶領域１及び記憶領域２の両方に未処理の画像データが記憶されている状態であり、この場合は、一方が処理されるまで、ステップＳ６０２〜ステップＳ６０６の処理を繰り返し行うことになる。
【００７５】
一方、ステップＳ６０８に移行した場合は、Ｆ２に対応した記憶領域２に、入力された画像データを記憶してステップＳ６１０に移行する。
ステップＳ６１０では、フレームメモリ１０ｃの記憶領域２に対応したフラグＦ２をセットしてステップＳ６００に移行する。
また、ステップＳ６０２において、Ｆ１がクリア状態で、ステップＳ６１２に移行した場合は、Ｆ１に対応した記憶領域１に、入力された画像データを記憶してステップＳ６１４に移行する。
【００７６】
ステップＳ６１４では、フレームメモリ１０ｃの記憶領域１に対応したフラグＦ１をセットしてステップＳ６００に移行する。
つまり、画像データが入力されると、フレームメモリ１０ｃの記憶領域に対してフラグがセットされているか否かを判定し、フラグのセットされていない方の記憶領域に画像データを記憶する。これにより、入力画像データの生成処理等により一方の記憶領域のフラグがセット状態であっても、もう一方の記憶領域のフラグがセット状態でなければ、画像データを記憶することが可能である。
【００７７】
更に、図７に基づき、画像処理装置１０における伝送用データの生成処理及び伝送用データの伝送処理の流れを説明する。図７は、画像処理装置１０における伝送用データの生成処理及び伝送用データの伝送処理を示すフローチャートである。
図７に示すように、まずステップＳ７００に移行し、入力画像データ伝送部１０ｄを介して、電気光学装置１１から表示領域の走査線数及び階調情報を取得してステップＳ７０２に移行する。ここで、走査線数及び階調情報の取得は、電気光学装置１１側が表示領域や階調数を可変な場合を想定して取得するもので、これらが固定である場合は、最初に１回だけ情報を取得するか、予めその情報を入力しておくなどしても良い。
【００７８】
ステップＳ７０２では、入力画像データ生成部１０ａにおいて、取得した画像データを解析してステップＳ７０４に移行する。ここで、画像の解析においては、画像のサイズ（ピクセル数）や色数などを解析する。
ステップＳ７０４では、入力画像データ生成部１０ａにおいて、フレームメモリ１０ｃの記憶領域１に対応したフラグＦ１がセットされた状態であるか否かを判定し、セットされた状態であると判定された場合（Ｙｅｓ）はステップＳ７０６に移行し、そうでない場合（Ｎｏ）はステップＳ７２０に移行する。
【００７９】
ステップＳ７０６に移行した場合は、セットされたフラグに対応したフレームメモリ１０ｃの記憶領域から非順次走査の画像データ選択ルールおよび順番に従って画像データブロックを読み出しステップＳ７０８に移行する。
ステップＳ７０８では、入力画像データ生成部１０ａにおいて、電気光学装置１１の走査線数及び階調情報に基づき、画像データにおける画素データの並び替えを行い入力画像データを生成し、当該生成した入力画像データを入力画像データ分割部１０ｂに伝送してステップＳ７１０に移行する。
【００８０】
ステップＳ７１０では、電気光学装置１１からデータ線駆動部１１ｃの情報を取得し、このデータ線駆動部１１ｃの情報に基づき、上記したように、データ線駆動回路の数に応じて入力画像データを１走査線毎のデータブロックに分割し、且つ、各データ線駆動回路毎に対応する各データブロックの画素データを、４ビットのデータバスによるパラレル伝送に合わせて並びかえることにより伝送用データを生成してステップＳ７１２に移行する。
【００８１】
ステップＳ７１２では、入力画像データ伝送部１０ｃにおいて、前記生成された伝送用データに走査線番号を付加してステップＳ７１４に移行する。
ステップＳ７１４では、当該走査線番号の付加された伝送用データを、ステップＳ７１０において並び替えた順番に電気光学装置１１に送信してステップＳ７１６に移行する。
【００８２】
ステップＳ７１６では、１画像分の画像データの送信が終了したか否かを判定し、終了したと判定された場合（Ｙｅｓ）はステップＳ７１８に移行し、そうでない場合（Ｎｏ）はステップＳ７０６に移行する。
ステップＳ７１８に移行した場合は、送信処理を行った画像データに対応する記憶領域のフラグをクリアしてステップＳ７００に移行する。
【００８３】
また、ステップＳ７０４において、フラグＦ１がセットされておらずステップＳ７２０に移行した場合は、入力画像データ生成部１０ａにおいて、フラグＦ２がセットされた状態であるか否かを判定し、セットされた状態であると判定された場合（Ｙｅｓ）はステップＳ７０６に移行し、そうでない場合（Ｎｏ）はステップＳ７０４に移行する。
【００８４】
つまり、ステップＳ７００〜ステップＳ７２０の処理を行うことで、フレームメモリ１０ｃの記憶領域に対応したフラグがセット状態にある記憶領域から、非順次走査における画像データ選択ルール及び走査線の選択順番に合わせて画像データブロックを読み出し、更に、当該読み出した画像データブロックをデータ線駆動部１１ｃの情報に基づき加工して伝送用データを生成し、当該伝送用データに対応する走査線番号を付加して、この走査線番号の付加されたデータ毎に入力画像データを画像表示装置１１に伝送することが可能である。
【００８５】
そして、選択された記憶領域に対応した入力画像データの伝送処理が終了すると、この記憶領域のフラグがリセットされるので、上記したステップＳ６００〜ステップＳ６１４の処理において、この記憶領域に画像データの書込みが可能となる。
つまり、伝送用データの生成中又は伝送中においては、フラグがセット状態となるので、上記したステップＳ６００〜ステップＳ６１４の処理においては、その記憶領域に対して画像データの書込みを行うことができない。しかし、一方の記憶領域において、伝送用データの生成又は伝送が行われている間に、フラグがリセットされている他方の記憶領域に対しては、画像データの書込み処理を行うことが可能である。
【００８６】
従って、フレームメモリ１０ｃの記憶領域１及び記憶領域２に対する画像データの書込み処理及び画像データの読み出し処理（伝送処理）は、連続して画像データが送られてきた場合に、それぞれの領域に対して、交互に且つ並列に行われることになる。
更に、図８に基づき、電気光学装置１１におけるラインメモリ１１ｆへの入力画像データの書込み処理の流れを説明する。図８は、電気光学装置１１におけるラインメモリ１１ｆへの入力画像データの書込み処理を示すフローチャートである。
【００８７】
図８に示すように、まずステップＳ８００に移行し、制御部１１ｄにおいて、画像処理装置１０から上記した４ビット毎の伝送用データが入力されたか否かを判定し、入力されたと判定された場合（Ｙｅｓ）はステップＳ８０２に移行し、そうでない場合（Ｎｏ）は入力されるまで待機する。
ステップＳ８０２に移行した場合は、制御部１１ｄにおいて、ラインメモリＡ１１２ａに対応したフラグＦＡがセットされた状態（専用のレジスタに１がセットされた状態）であるか否かを判定し、セットされた状態であると判定された場合（Ｙｅｓ）はステップＳ８０４に移行し、そうでない場合（Ｎｏ）はステップＳ８１４に移行する。
【００８８】
ここで、本実施の形態においては、ＦＡがセット状態のときに、ラインメモリ１１ｆのラインメモリＡ１１２ａに未処理の画像データが記憶された状態であり、ＦＡがクリア状態（専用のレジスタに０がセットされた状態）のときに、ラインメモリ１１ｆのラインメモリＡ１１２ａには処理済みの画像データが記憶されている状態か、何も記憶されていない状態か、あるいは、画像データを書込み中となる。
【００８９】
ステップＳ８０４に移行した場合は、制御部１１ｄにおいて、ラインメモリＢ１１２ｂに対応したフラグＦＢがセットされた状態（専用のレジスタに１がセットされた状態）であるか否かを判定し、セットされた状態であると判定された場合（Ｙｅｓ）はステップＳ８０６に移行し、そうでない場合（Ｎｏ）はステップＳ８０８に移行する。
【００９０】
ここで、本実施の形態においては、ＦＡと同様に、ＦＢがセット状態のときに、ラインメモリ１１ｆのラインメモリＢ１１２ｂに未処理の入力画像データブロックが記憶された状態であり、ＦＢがクリア状態（専用のレジスタに０がセットされた状態）のときに、ラインメモリ１１ｆのラインメモリＢ１１２ｂには処理済みの画像データが記憶されている状態か、何も記憶されていない状態か、あるいは、画像データを書込み中となる。
【００９１】
ステップＳ８０６に移行した場合は、制御部１１ｄにおいて、ラインメモリ１１ｆへのデータの書込みを禁止しステップＳ８０２に移行する。
一方、ステップＳ８０８に移行した場合は、制御部１１ｄは、フラグＦＢの対応したラインメモリＢ１１２ｂに取得した４ビット毎の伝送用データを書込みステップＳ８１０に移行する。
【００９２】
ステップＳ８１０では、制御部１１ｄにおいて、１走査線分の伝送用データが書き込まれたか否かを判定し、書き込まれたと判定された場合（Ｙｅｓ）はステップ８１２に移行し、そうでない場合（Ｎｏ）はステップＳ８０８に移行する。
ステップＳ８１２に移行した場合は、フラグＦＢをセットしてステップＳ８００に移行する。
【００９３】
また、ステップＳ８０２においてフラグＦＡがセット状態ではなくステップＳ８１４に移行した場合は、制御部１１ｄは、フラグＦＡの対応したラインメモリＡ１１２ａに取得した４ビット毎の伝送用データを書込みステップＳ８１６に移行する。
ステップＳ８１６では、制御部１１ｄにおいて、１走査線分の伝送用データが書き込まれたか否かを判定し、書き込まれたと判定された場合（Ｙｅｓ）はステップＳ８１８に移行し、そうでない場合（Ｎｏ）はステップＳ８１４に移行する。
【００９４】
ステップＳ８１８に移行した場合は、フラグＦＡをセットしてステップＳ８００に移行する。
つまり、上記ステップＳ８００〜ステップＳ８１８の処理によって、フラグＦＡ又はフラグＦＢがセットされているか否かを判定し、フラグがセットされているラインメモリにはデータの書込みを行わず、セットされていないラインメモリに対して書込みを行う。
【００９５】
更に、図９に基づき、電気光学装置１１における非順次走査による画像の表示処理の流れを説明する。図９は、電気光学装置１１における非順次走査による画像の表示処理を示すフローチャートである。
図９に示すように、まずステップＳ９００に移行し、制御部１１ｄは、ラインメモリＡ１１２ａに対応したフラグＦＡがセットされた状態であるか否かを判定し、セットされた状態であると判定された場合（Ｙｅｓ）はステップＳ９０２に移行し、そうでない場合（Ｎｏ）はステップＳ９１０に移行する。
【００９６】
ステップＳ９０２に移行した場合は、制御部１１ｄは、ラインメモリ１１ｆにおけるラインメモリＡ１１２ａに書込まれた１走査線分の入力画像データを読み出してステップＳ９０４に移行する。
ステップＳ９０４では、ステップＳ９０２において読み出したデータをデータ線駆動部１１ｃの各データ線駆動回路１１１ａ〜１１１ｄにシリアル伝送してステップＳ９０６に移行する。
【００９７】
ステップＳ９０６では、制御部１１ｄは、入力画像データの伝送が終了したのを確認して、ラインメモリＡ１１２ａに対応するフラグＦＡをクリアしてステップＳ９０８に移行する。
ステップＳ９０８では、制御部１１ｄは、読み出した１走査線分の入力画像データに基づき、走査線駆動部１１ｂ及びデータ線駆動部１１ｃを制御して、非順次走査による画像の階調表示処理を行いステップＳ９００に移行する。
【００９８】
一方、ステップＳ９１０に移行した場合は、ラインメモリＢ１１２ｂに対応したフラグＦＢがセットされているか否かを判定し、セットされていると判定された場合（Ｙｅｓ）はステップＳ９１２に移行し、そうでない場合（Ｎｏ）はステップＳ９００に移行する。
ステップＳ９１２に移行した場合は、制御部１１ｄは、ラインメモリ１１ｆにおけるラインメモリＢ１１２ｂに書込まれた１走査線分の入力画像データを読み出してステップＳ９１４に移行する。
【００９９】
ステップＳ９１４では、ステップＳ９１２において読み出したデータをデータ線駆動部１１ｃの各データ線駆動回路１１１ａ〜１１１ｄにシリアル伝送してステップＳ９１６に移行する。
ステップＳ９１６では、制御部１１ｄは、入力画像データの伝送が終了したのを確認して、ラインメモリＢ１１２ｂに対応するフラグＦＢをクリアしてステップＳ９０８に移行する。
【０１００】
つまり、ステップＳ９００〜ステップＳ９１６の処理を繰り返し行うことで、ラインメモリ１１ｆの記憶領域であるラインメモリＡ１１２ａ又はラインメモリＢ１１２ｂに対応したフラグＦＡ又はＦＢのいずれかがセット状態にある記憶領域から１走査線分の入力画像データを読み出し、当該読み出した入力画像データに含まれる走査線番号に基づき走査線駆動部１１ｂを駆動し、更に、データ線駆動部１１ｃを駆動して選択された走査線に対応する画素回路を駆動し、画像の階調表示を行う。
【０１０１】
そして、選択された記憶領域からの１走査線分の入力画像データの読み出し処理が終了すると、この記憶領域のフラグがリセットされるので、上記したステップＳ８００〜ステップＳ８１８の処理において、この記憶領域に４ビット毎の伝送用データとして伝送される入力画像データの書込みが可能となる。
つまり、ラインメモリからデータが読み出されている間は、フラグがセット状態となるので、上記したステップＳ８００〜ステップＳ８１８の処理においては、その記憶領域に対して入力画像データブロックの書込み処理を行うことができない。しかし、一方の記憶領域において、データの読み出し処理が行われている間に、読み出し処理が終了してフラグがリセットされている他方の記憶領域に対しては、データの書込み処理を行うことが可能である。
【０１０２】
従って、ラインメモリ１１ｆのラインメモリＡ１１２ａ及びラインメモリＢ１１２ｂに対する入力画像データの書込み処理及び入力画像データの読み出し処理は、連続して送られてくる入力画像データに対し、それぞれの領域について、交互に且つ並列に行われることになる。
更に、図１０及び図１１に基づき、本発明に係る第２の実施の形態を説明する。図１０は、第２の実施の形態における画像表示システム２の構成を示すブロック図であり、図１１は、データ線駆動部１１ｃ’の詳細な構成を示すブロック図である。
【０１０３】
第２の実施の形態における画像表示システム２は、画像処理装置１０と、電気光学装置１１と、を含んだ構成となっている。
画像処理装置１０は、入力画像データ生成部１０ａと、入力画像データ分割部１０ｂと、フレームメモリ１０ｃと、入力画像データ伝送部１０ｄと、を含んだ構成となっている。
【０１０４】
入力画像データ生成部１０ａは、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等の装置から取得した画像データにおける画素データを、電気光学装置１１の非順次走査による画像表示における走査線の選択順番に合わせて並び替えた入力画像データを生成する処理を行うものである。
入力画像データ分割部１０ｂは、入力画像データ生成部１０ａにおいて生成された入力画像データを、電気光学装置１１の後述するデータ線駆動部１１ｃを構成する第１〜第４のデータ線駆動回路１１１ａ〜１１１ｄの各々が扱うデータ毎に分割する処理を行うものである。
【０１０５】
フレームメモリ１０ｃは、各部における処理を行うために画像データを記憶するためのメモリである。このメモリは、２つの記憶領域を備え、それぞれの記憶領域は１枚分の画像データを記憶できるだけの容量を持つ。
入力画像データ伝送部１０ｄは、上記分割された入力画像データに当該データに対応した走査線の番号を付与して４ビットバスにより電気光学装置１１に伝送するものである。
【０１０６】
ここで、図示しないが、画像処理装置１０は、上記各部を制御するための制御プログラムを実行するためのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のプロセッサと、当該プログラムの記憶されたＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と、を備えており、前記ＲＯＭから制御プログラムを読み出して実行することにより上記した各種処理を行うようになっている。また、この構成に限らず、専用のハードウェアとして実現されてもよい。
【０１０７】
電気光学装置１１は、パネル１１ａと、走査線駆動部１１ｂ’と、データ線駆動部１１ｃ’と、入力画像データ取得部１１ｅと、を含んだ構成となっている。
パネル１１ａは、スイッチングトランジスタとドライビングトランジスタと光学素子と保持容量コンデンサとを含んで成る画素回路が複数の走査線と複数のデータ線との交点にマトリクス状に設けられて構成されるものである。そして、後述する階調データのビット長に応じて前記光学素子の発光時間を制御することにより、パネル上に画像が階調表示される。
【０１０８】
走査線駆動部１１ｂ’は、画像処理装置１０から取得した入力画像データに含まれる非順次走査における走査線の選択順番に基づき、走査線を駆動するものである。ここで、本実施の形態において、走査線駆動部１１ｂは、分割された入力画像データに含まれる走査線番号データに基づき走査線の選択タイミングを制御するタイミングコントローラを備えている。
【０１０９】
データ線駆動部１１ｃ’は、第１〜第４のデータ線駆動回路１１１ａ’〜１１１ｄ’から構成されるもので、各データ線駆動回路１１１ａ’〜１１１ｄ’は、データ線を駆動するためのドライバと、入力画像データを記憶するラインメモリと、当該ラインメモリを制御するメモリコントローラと、を備えている。
入力画像データ取得部１１ｅは、所定のタイミング毎に画像処理装置１０から、分割された入力画像データから成る入力画像データを取得し、このデータを各データ線駆動回路１１１ａ’〜１１１ｄ’のそれぞれにシリアル伝送するものである。
【０１１０】
更に、図１１に基づき、データ線駆動部１１ｃ’の詳細な構成を説明する。
データ線駆動部１１ｃ’は、ラインメモリ及びメモリ制御部からなる第１の制御部１１０ａ〜第４の制御部１１０ｄと、第１のデータ線駆動回路１１１ａ’〜第４のデータ線駆動回路１１１ｄ’と、を含んだ構成となっている。ここで、ラインメモリは４ビットのデータを記憶可能な容量の２つの記憶領域Ａ及びＢを備えている。また、パネル１１ａにおけるデータ線をデータ線０〜１５で表すと、第１のデータ線駆動回路１１１ａ’は、データ線０〜３を駆動し、第２のデータ線駆動回路１１１ｂ’は、データ線４〜７を駆動し、第３のデータ線駆動回路１１１ｃ’は、データ線８〜１１を駆動し、第４のデータ線駆動回路１１１ｄ’は、データ線１２〜１５を駆動するようになっている。
【０１１１】
また、図１１に示すように、第１〜第４の制御部１１０ａ〜１１０ｄと第１〜第４のデータ線駆動回路１１１ａ’〜１１１ｄ’とはそれぞれ一対一に対応している。
従って、第１〜第４の制御部１１０ａ〜１１０ｄは、入力画像データ取得部１１ｅからシリアル伝送されてくる、前記第１〜第４のデータ線駆動回路１１１ａ’〜１１１ｄ’用に分割された入力画像データを対応するデータ線駆動部に伝送する。
【０１１２】
ここで、第１〜第４の制御部１１０ａ〜１１０ｄは、画像処理装置１０から伝送された入力画像データを、まずは、ラインメモリの２つある記憶領域のいずれか一方に書き込む。次に、この書き込まれた入力画像データを読み出して、各データ線駆動回路にパラレル伝送する。この入力画像データの読み出し及び伝送処理中に、他方の記憶領域には、新たな入力画像データを書き込む処理が行われる。以降は、当該記憶領域の一方からデータを読み出して対応するデータ線駆動回路に伝送する処理と、当該処理が行われている間に他方に入力画像データ取得部１１ｅからの新たな入力画像データを書込む処理と、を並列に行う。
【０１１３】
なお、本実施の形態は、第１の実施の形態において、ラインメモリ１１ｆから入力画像データを読み出し制御部１１ｄを介して、このデータを、データ線駆動部１１ｃの各データ線駆動回路１１１ａ〜１１１ｄに対してシリアル伝送していたのに対し、データ線駆動部１１ｃ’の第１〜第４の制御部１１０ａ〜１１０ｄが、それぞれラインメモリ及び当該メモリを制御するメモリコントローラを備え、走査線駆動部１１ｂ’も走査線を駆動するためのタイミングコントローラ等を備えている。つまり、第１の実施の形態における制御部１１ｄの機能が、それぞれ走査線駆動部１１ｂ’及びデータ線駆動部１１ｃ’に内臓された構成となっている。従って、入力画像データ取得部１１ｅからデータ線駆動部１１ｃ’に対して入力画像データがシリアル伝送される以外は、第２の実施の形態は、第１の実施の形態と同様の動作をするので、詳細な説明を省略する。
【０１１４】
更に、図１２及び図１３に基づき、電気光学装置における画像データの従来の伝送方法と本発明の伝送方法との比較を行う。図１２は、従来の伝送方法の一例を示す図であり、図１３は、本発明の伝送方法の一例を示す図である。ここで、図１２及び図１３においては、３２０×２４０画素の表示領域を想定しており、且つ、色データ（ＲＧＢ）を考慮している。従って、１本の走査線毎に３２０×３（ＲＧＢ）個のデータが必要となる。
【０１１５】
図１２（ａ）に示すように、従来の方法においては、データ線駆動部及びその制御部が１つのＩＣで構成され、且つ、このＩＣがパネルに対して複数設けられた構成となっている。そして、電気光学装置は外部Ｉ／Ｆコントローラにより、画像処理装置からの入力画像データを３２ビットのデータバスで受け取る。更に、電気光学装置では、取得した入力画像データを各ＩＣの扱うデータ数のデータバスにより各ＩＣに伝送する構成となっている。つまり、ＩＣの数が１５個の場合は、図１２（ｂ）に示すように、３２ビット幅のデータバスにより各ＩＣに入力画像データを３２ビット同時にバス伝送することになり、１画像分のデータ（Ｄ０〜Ｄ９５９）を伝送するためには、図に示すように１ｓｔ（Ｄ０〜Ｄ３１）〜３０ｔｈ（Ｄ９２８〜Ｄ９５９）の３０回のアクセスが必要となる。また、３２ビット幅のデータバスが１５個のＩＣにそれぞれ接続されるように基板の配線パターンを形成する必要があるため、基板の配線パターンが極めて複雑になる。ここで、バスによる配線は、例えば、４ビットのデータバスの場合、図１２（ｃ）に示すようになる。
【０１１６】
一方、図１３に示す方法においては、上記従来例と同様にデータ線駆動部及びその制御部が１つのＩＣで構成され、且つ、このＩＣがパネルに対して複数設けられた構成となっている。そして、電気光学装置は外部Ｉ／Ｆコントローラにより、画像処理装置からの入力画像データを１５ビットのデータバスで受け取る。更に、電気光学装置側では、取得した入力画像データを各ＩＣにシリアル伝送する。この場合は、１画像分のデータ（Ｄ０〜Ｄ９５９）伝送に６４回のアクセスが必要になる。シリアル伝送の際には、伝送しやすいように、画像処理装置側では、図１３（ｂ）に示すように、走査線毎の入力画像データを各ＩＣ毎に取り扱うデータ毎に分割し且つシリアル伝送に適した順番に並び替える。例えば、各ＩＣ０〜ＩＣ１４に対するシリアルデータをＳＤ０〜ＳＤ１４とすると、ＳＤ０は「Ｄ０〜Ｄ６３」、ＳＤ１は「Ｄ６４〜Ｄ１２７」、ＳＤ２は「Ｄ１２８〜Ｄ１９１」・・・ＳＤ１４は「Ｄ８９６〜Ｄ９５９」となる。これらを、図１３（ｂ）に示すように、１ｓｔデータは「Ｄ０、Ｄ６４、Ｄ１２８、Ｄ１９２・・・Ｄ７６８、Ｄ８３２、Ｄ８９６」、２ｎｄデータは「Ｄ１、Ｄ６５、Ｄ１２９、Ｄ１９３・・・Ｄ７６９、Ｄ８３３、Ｄ８９７」・・・６４ｔｈデータは「Ｄ６３、Ｄ１２７、Ｄ１９１、Ｄ２５５・・・Ｄ８３１、Ｄ８９５、Ｄ９５９」といったようにシリアル伝送に適した順番に並び替える。このようにして、入力画像データをシリアル伝送することによって、上記したバスによる伝送に比較して基板の配線パターンを簡易化することが可能となる。
【０１１７】
以上、画像データを、画像処理装置１０側で、予め非順次走査における走査線の選択順番に合わせて並び替え、且つ、走査線毎の入力画像データを各ＩＣ毎に取り扱うデータ毎に分割し、更に、分割後のデータをシリアル伝送に適した順番に並べ替えてから電気光学装置１１側に伝送することで、電気光学装置１１側において、非順次走査に合わせた画像データの抽出処理が不要になると共に、データ線駆動部に入力画像データを容易にシリアル伝送することが可能となる。
【０１１８】
また、入力画像データを、走査線毎の入力画像データ毎に電気光学装置に伝送し、且つ、各伝送データに対して走査線番号を対応付けるようにしたので、電気光学装置１１側のメモリ容量が低減でき、更に、選択する走査線番号の決定処理が不要となる。
ここで、図１及び図１０に示す、入力画像データ生成部１０ａは、第１、第８、第１３及び第１７の発明に記載の入力画像データ生成手段に対応し、入力画像データ分割部１０ｂは、第１、第２、第１３及び第１４の発明に記載の入力画像データ分割手段に対応し、入力画像データ伝送部１０ｄは、第１、第３、第６、第１３、第１５及び第１６の発明に記載の入力画像データ伝送手段に対応し、走査線駆動部１１ｂは、第１、第７、第８、第９及び第１２の発明に記載の走査線駆動回路に対応し、データ線駆動部１１ｃは、第１〜第５、第９〜第１１、第１３〜第１５及び第１９の発明に記載のデータ線駆動回路に対応し、入力画像データ取得部１１ｅは、第１、第４、第５、第９、第１０及び第１１の発明に記載の入力画像データ取得手段に対応し、図１１に示す、データ線駆動部１１ｃ’におけるメモリ制御部及び文中で述べた走査線駆動部１１ｂ’のタイミングコントローラは、第１、第４、第９及び第１０の発明に記載の制御部に対応する。
【０１１９】
なお、上記実施の形態においては、ＰＣ等の外部装置から電気光学装置１１に表示する画像データが伝送される構成を説明したが、これに限らず、画像処理装置がグラフィックスボードとしてＰＣに内蔵される構成や、画像処理装置の機能がＰＣ上で動作するソフトウェア（デバイスドライバ）として実現される構成など、他の構成であっても良い。
【０１２０】
また、上記実施の形態において説明した非順次走査における走査線の選択順番の決定方法は、上記した方法に限らず、別の方法を用いても良い。
【図面の簡単な説明】
【図１】本発明に係る画像表示システムの構成を示すブロック図である。
【図２】データ線駆動部１１ｃ、制御部１１ｄ及びラインメモリ１１ｆの詳細な構成を示すブロック図である。
【図３】（ａ）は、表示領域の走査線数が１４本で、階調データが４ビットの場合の走査線の選択される様子を示す図であり、（ｂ）は、各走査線における表示データの数え方を示す図である。
【図４】非順次走査における走査線の選択順番と画素データとの関係を示す図である。
【図５】入力画像データを、各走査線毎に電気光学装置１１のデータ線駆動回路の数に応じて、シリアル伝送するのに適切な順番に並び替えた入力画像データブロックを示す図である。
【図６】画像処理装置１０における伝送用データの生成処理及び伝送用データの伝送処理を示すフローチャートである。
【図７】電気光学装置１１におけるラインメモリ１１ｆへの入力画像データの書込み処理を示すフローチャートである。
【図８】電気光学装置１１におけるラインメモリ１１ｆへの入力画像データの書込み処理を示すフローチャートである。
【図９】電気光学装置１１における非順次走査による画像の表示処理を示すフローチャートである。
【図１０】第２の実施の形態における画像表示システム２の構成を示すブロック図である。
【図１１】データ線駆動部１１ｃ’の詳細な構成を示すブロック図である。
【図１２】従来の伝送方法の一例を示す図である。
【図１３】データ線駆動部１１ｃ及び制御部１１ｄの詳細な構成を示すブロック図である。
【符号の説明】
１…画像表示システム、１０…画像処理装置、１０ａ…入力画像データ生成部、１０ｂ…入力画像データ分割部、１０ｃ…フレームメモリ、１０ｄ…入力画像データ伝送部、１１…電気光学装置、１１ａ…パネル、１１ｂ，１１ｂ’…走査線駆動部、１１ｃ，１１ｃ’…データ線駆動部、１１ｄ…制御部、１１ｅ…入力画像データ取得部、１１ｆ…ラインメモリ、１１０ａ〜１１０ｄ…第１〜第４の制御部、１１１ａ〜１１１ｄ…第１〜第４のデータ線駆動回路、１１１ａ’〜１１１ｄ’…第１〜第４のデータ線駆動回路、１１２ａ…ラインメモリＡ、１１２ｂ…ラインメモリＢ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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