(57)【要約】【課題】本発明の課題は、部品点数の削減が可能な半導体装置（レギュレータ＋リセットＩＣ）を提供することである。【解決手段】上記課題は、半導体チップ上に形成され所定電圧を出力する定電圧出力回路（レギュレータ回路）と、電源電圧が設定電圧に達したとき、リセット解除信号を出力するリセット回路を備えてなる半導体装置において、前記定電圧出力回路（レギュレータ回路）の動作を監視する動作監視手段（コンパレータ１４、１５）と、前記の監視結果に基づいて、リセット解除信号を生成するリセット解除信号生成手段（ＮＡＮＤゲート１６）とを有することを特徴とする半導体装置にて解決される。【選択図】  図１
2004304334.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に形成され所定電圧を出力する定電圧出力回路と、電源電圧が設定電圧に達したとき、リセット解除信号を出力するリセット回路を備えてなる半導体装置において、
前記定電圧回路の動作を監視する動作監視手段と、
前記の監視結果に基づいて、リセット解除信号を生成するリセット解除信号生成手段とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記動作監視手段は、
前記定電圧回路の入力電圧と出力電圧を監視する電圧監視手段を有し、
前記リセット解除信号生成手段は、
前記入力電圧と出力電圧が所定電圧以上の場合に、リセット解除信号を生成することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記動作監視手段は、
前記定電圧回路に接続される制御端子の信号レベルと、
前記定電圧回路の入力電圧又は出力電圧を監視することを特徴とする半導体装置。
【請求項４】
請求項１又は２記載の半導体装置であって、
前記リセット解除信号生成手段は、
前記動作監視手段により出力される監視結果を論理判定する論理判定手段を有し、
前記論理判定結果に基づきリセット解除信号を生成することを特徴とする半導体装置。
【請求項５】
半導体チップ上に形成され所定電圧を出力する定電圧出力回路と、電源電圧が設定電圧に達したとき、リセット解除信号を出力するリセット回路を備えてなる半導体装置におけるリセット信号送出方法であって、
前記定電圧回路の入力電圧と出力電圧を監視し、
前記入力電圧と出力電圧が所定電圧以上の場合に、リセット解除信号を生成することを特徴とするリセット信号送出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びリセット信号送出方法に関する。
【０００２】
【従来の技術】
従来より、ＡＶ機器などの電源回路に用いられるレギュレータ回路と、遅延回路を内蔵したリセット回路を併用した半導体装置（ＩＣ）がある。このようなＩＣのリセット回路では、レギュレータ回路の電源電圧が正常に立ち上がるまでは、マイコンが動作しないようリセットがかけられ、電源電圧の立ち上がり後、一定時間後に、リセットが解除されるようになっている。
【０００３】
図１０は、従来のレギュレータ回路＋リセット回路ＩＣ（以下、レギュレータ＋リセットＩＣと略記）の一例の回路図を示す。
【０００４】
図１０において、このレギュレータ＋リセットＩＣは、レギュレータ回路とリセット回路が、同一半導体チップ上に形成された集積回路として構成される。
【０００５】
レギュレータ回路は、一定電圧以上の入力電圧ＶＤＤから安定した定電圧ＶＯＵＴを出力するものである。入力電圧ＶＤＤは定電流源４を介して基準電圧源ＶＲＥＦ１１に入力され、基準電圧源ＶＲＥＦ１１の出力はオペアンプ１の反転入力端子（−）に接続される。オペアンプ１の一方の非反転入力端子（＋）には、ＶＤＤの電源電圧が抵抗Ｒ２、Ｒ３とコンデンサＣ１が介して接続される。オペアンプ１は、基準電圧源ＶＲＥＦ１１と電源電圧ＶＤＤの差入力電圧に増幅度Ａを乗じてＰチャネルＭＯＳトランジスタ７ｂのゲート端子に出力する。そして、ＰチャネルＭＯＳトランジスタ７ｂのゲート端子に入力された電圧は、出力電圧として、ＶＯＵＴ端子から出力される。
【０００６】
また、オペアンプ１は、接地されたＧＮＤ端子と接続され、一方で、インバータ２、３及び抵抗Ｒ１と接続される。ＣＥ端子（チップイネーブル入力）は、出力電圧のＯＮ／ＯＦＦ制御端子で、ＣＥ端子の入力電圧がハイレベルのとき、出力電圧ＶＯＵＴはオンとなり、ローレベルのとき、出力電圧ＶＯＵＴはオフとなる。ＣＥ端子の入力電圧がローベルになるとすべての回路ブロックがディスエーブルされ、グランド電位に降下するようになっている。
【０００７】
また、オペアンプ１の出力には、設定した値で電流を抑える電流制限回路（カレントリミッター）１２が接続され、過電流を抑えることが可能となっている。
【０００８】
リセット回路は、定電流源１５、基準電圧源ＶＲＥＦ１３、ヒステリシス特性を有するコンパレータ１４、そのコンパレータ１４の非反転入力端子（＋）には抵抗Ｒ４、Ｒ５が接続され、一方の反転入力端子（−）には、ＶＲＥＦ１３が接続される。コンパレータ１４の出力には、出力電圧を反転させるインバータ６が接続され、該インバータ６からの出力は、ＰチャネルＭＯＳトランジスタ７ｃのゲート及びＮチャネルＭＯＳトランジスタ７ｄに接続される。さらに、ＶＤＤ端子に接続する抵抗Ｒａ及び外付けコンデンサＣＤによりリセット解除信号の伝達遅延時間（ＴＤ）を設定することができるようになっている。上記リセット解除信号の伝達遅延時間（ＴＤ）は、抵抗Ｒａの抵抗値と外付けコンデンサの容量値の時定数で決められ任意に可変することが可能となっている。
【０００９】
コンパレータ１４は、レギュレータ回路の入力電圧である電源電圧ＶＤＤを監視し、電源電圧ＶＤＤとＶＲＥＦの電位差Ｖ（下記式▲１▼参照）がインバータ６のスレッショルドに達すると、ＰチャネルＭＯＳトランジスタ７ｃがオンし、ＲＥＳＥＴ端子から電源レベルのハイレベル（リセット解除信号の出力）が出力されるようになっている。反対に、上記電位差Ｖがインバータ６のスレッショルドに達していないときは、ＮチャネルＭＯＳトランジスタ７ｄがオンし、ＲＥＳＥＴ端子からの出力は接地レベルとなる。
【００１０】
Ｖ＝ＶＤＤｅ（ｔ／ＣＲ）  ・・・▲１▼
なお、上記▲１▼式において、ｔ（スレッショルドに達するまでの時間）は、
ｔ＝ＣＲＩｎＶ／ＶＤＤ〔ｓ〕
で表され、
ＶＤＤは電源電圧、
Ｃは外付けコンデンサＣＤ、
Ｒは抵抗Ｒａ、
Ｖはスレッショルド電位、
を表す。
【００１１】
ＲＥＳＥＴ端子からハイレベルのリセット解除信号が、例えば、マイコンに対して出力されると、マイコン側では、かかっていたリセットが解除され動作状態となる。なお、ＶＯＵＴの端子には、位相補正用のカップリングコンデンサＣＯＵＴが接続される場合が多い。
【００１２】
上記の従来のリセット回路では、リセット解除信号の伝達遅延時間（ＴＤ）が抵抗Ｒａの抵抗値と外付けコンデンサの容量値の時定数で決定されるが、リセット解除信号の伝達遅延時間の設定方法は、これ以外にもある。例えば、遅延時間発生用のパルス発信回路を内蔵し、パルス数が所定値に達した時にリセット信号を解除する方法が提案されている（例えば、特許文献１参照）。
【００１３】
【特許文献１】
特開平６−３０１４５２号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上述した従来のレギュレータ＋リセットＩＣにおけるリセット回路では、以下のような問題点があった。すなわち、リセット解除信号の遅延時間を設定するために、外付けコンデンサＣＤを設けなければならなかった。上記遅延時間の設定は、外付けコンデンサＣＤの充電時間に依存するため、遅延時間を大きく設定しようとした場合、コンデンサの容量も大きくなり、回路規模が増大するといった問題があった。
【００１５】
本発明は、上記のような問題点に鑑みてなされたもので、その課題とするところは、部品点数の削減が可能な半導体装置（レギュレータ＋リセットＩＣ）を提供することである。
【００１６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、請求項１に記載されるように、半導体チップ上に形成され所定電圧を出力する定電圧出力回路と、電源電圧が設定電圧に達したとき、リセット解除信号を出力するリセット回路を備えてなる半導体装置において、前記定電圧回路の動作を監視する動作監視手段と、前記の監視結果に基づいて、リセット解除信号を生成するリセット解除信号生成手段とを有することを特徴としている。
【００１７】
また、本発明の請求項２は、前記半導体装置であって、前記動作監視手段は、前記定電圧回路の入力電圧と出力電圧を監視する電圧監視手段を有し、前記リセット解除信号生成手段は、前記入力電圧と出力電圧が所定電圧以上の場合に、リセット解除信号を生成することを特徴としている。
【００１８】
また、本発明の請求項３は、前記半導体装置であって、前記動作監視手段は、前記定電圧回路に接続される制御端子の信号レベルと、前記定電圧回路の入力電圧又は出力電圧を監視することを特徴ととしている。
【００１９】
また、本発明の請求項４は、前記半導体装置であって、前記リセット解除信号生成手段は、前記動作監視手段により出力される監視結果を論理判定する論理判定手段を有し、前記論理判定結果に基づきリセット解除信号を生成することを特徴とすることを特徴としている。
【００２０】
上記本発明によれば、定電圧回路の動作を監視し、動作状態が良好なときにリセット解除信号を出力するので、負荷側の立ち上がりと同時にリセットの解除ができる。これにより、リセット解除信号出力までの遅延時間を短縮でき、当該遅延時間の設定のための外付け部品を削除することが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２２】
図１は、本発明の半導体装置（レギュレータ＋リセットＩＣ）の一例の回路図を示す。
【００２３】
同図において、このレギュレータ＋リセットＩＣは、レギュレータ回路とリセット回路から構成され、これらが集積回路として同一半導体チップ上に形成される。
【００２４】
レギュレータ回路は、前述の図１０と同様の構成、機能を有し、リセット回路は、前述の図１０の構成に加え、レギュレータ回路の出力電圧を監視するコンパレータ１５と、コンパレータ１４からの入力電圧の監視結果と、該コンパレータ１５からの出力電圧の監視結果の否定論理積をとるＮＡＮＤゲート１６が備えられる。このＮＡＮＤゲート１６には、上述の如くコンパレータ１４とコンパレータ１５からの出力、すなわち、レギュレータの入力電圧（コンパレータ１４の出力）と、出力電圧（コンパレータ１５の出力）が入力され、本実施形態の場合、両電圧が設定電圧以上になったとき（入力がともにハイレベル）、ＮＡＮＤ１６ゲートの出力がローレベルになり、ＰチャネルＭＯＳトランジスタ７ｃがオンしてＲＥＳＥＴ端子から電源レベルのハイレベルが出力される。このようにしてＲＥＳＥＴ端子からハイレベルが出力されると、負荷側のマイコン電源のリセットが解除され、動作状態となる。
【００２５】
図２は、上記リセット回路における常温時（Ｔａ＝２５℃）の電源投入時の入力電圧対出力電圧特性とリセット解除信号の出力タイミングの関係を示す図である。
【００２６】
同図が示すように、リセット解除信号は、レギュレータ回路の入力電圧と出力電圧がともに立ち上がったときに出力され、結果として、リセット解除信号の出力は、入力電圧の立ち上がりから所定の遅延時間を持つ（この遅延時間は、レギュレータの立ち上がり時間で決まる）ことになる。
【００２７】
上記遅延時間（ｔ）は、例えば、次式（▲２▼）で表される。
【００２８】
ｔ＝ＣＯＵＴ・ＶＯＵＴ／Ｉｍａｘ〔ｓ〕
ここで、ＣＯＵＴは、位相補正用のカップリングコンデンサの出力容量
ＶＯＵＴは、出力電圧を表し、
Ｉｍａｘはカレントリミット電流を表す。
【００２９】
この例では、入力電圧の立ち上がりからリセット解除信号が出力されるまでの遅延時間は、約１５６μｓとなっている。
【００３０】
図３は上記リセット回路における高温時（Ｔａ＝１２５℃）、図４は上記リセット回路における低温時（Ｔａ＝−４０℃）の電源投入時の入力電圧対出力電圧特性とリセット解除信号の出力タイミングの関係を示す図である。同図が示すように、高温時及び低温時であっても、リセット解除信号は、レギュレータの入力電圧と出力電圧がともに立ち上がったときに出力される。因みに高温時の場合の入力電圧の立ち上がりからリセット解除信号が出力されるまでの遅延時間は、約１００μｓ、低温時では、２２４μｓである。
【００３１】
上述したように、本発明に係るリセット回路によれば、レギュレータ回路の入力電圧と出力電圧を監視し、両電圧がともに立ち上がったときに、リセット解除信号を出力する。つまり、マイコンをＯＮにさせるためのＶＯＵＴ出力電圧が確実に立ち上がっていることを確認してからリセット解除信号が出力されるので、入力電圧のみを監視し、入力電圧立ち上がり後、一定時間経過後にリセット解除信号を出力する従来のレギュレータ回路と比較して、マイコンの動作をより安定させることができる。
【００３２】
また、リセット解除信号出力までの遅延時間の設定のための抵抗Ｒａと外付けコンデンサＣＤが不要となり、部品点数の削減による実装面積の小型化及び低コスト化が図れる。
【００３３】
さらに、レギュレータの出力電圧が立ち上がったときに、確実にリセット解除信号出力が出力されるので、従来のリセット回路のように、入力電圧立ち上がり後に一定時間を確保しなくてもよくなり、その結果、マイコンの立上げ時間を短縮することができる。
【００３４】
（変形例）
本発明は上記実施形態に限定されるものではなく、種々の変形が可能である。
【００３５】
（１）上記実施形態では、レギュレータ回路の入力電圧と出力電圧を監視し、それらの否定論理積をとるＮＡＮＤゲート１６の論理によってリセット解除信号の出力論理を決定するという場合を示したが、本発明の実施形態はこれに限定されるものでなく、論理を変更したものであってもよい。例えば、ＮＡＮＤゲート回路１６の変わりにＯＲゲート１７を用いることも可能である（図５参照）。この場合、ＯＲゲート１７に入力される入力をＡ、Ｂとし、Ａを入力電圧、Ｂを出力電圧とすると、Ａが正常の入力電圧であり、かつＢが正常の出力電圧であるとき（Ａ＝１、Ｂ＝１）、ＯＲゲートの論理出力は“１”、すなわち、ハイレベルになり、ＮチャネルＭＯＳトランジスタ７ｄがオンしてＲＥＳＥＴ端子は電源レベルのハイレベルとなる。
【００３６】
（２）また、リセット解除信号の出力の論理を、図６に示すように、ＮチャネルＭＯＳトランジスタ７ｅのドレイン電極をそのまま出すオープンドレイン出力形式としてもよい。
【００３７】
（３）また、図７に示すように、カレントリミットとＶＯＵＴ電圧を検出し、その検出結果に基づいて、リセット解除信号の出力論理を決定してもよい。
【００３８】
（４）また、図８に示すように、ＣＥ端子からの出力電圧オン／オフ制御信号レベルと、ＶＤＤ電圧を検出し、これらの否定論理積（ＮＡＮＤゲート１６）をとることによって、リセット解除信号の出力論理を決定してもよい。
（５）また、図９に示すように、ＣＥ端子からの出力電圧オン／オフ制御信号レベルと、ＶＯＵＴ電圧を検出し、これらの否定論理積（ＮＡＮＤゲート１６）をとることによって、リセット解除信号の出力論理を決定してもよい。
【００３９】
【発明の効果】
以上、説明したように、本願発明によれば、レギュレータ回路の入力電圧と出力電圧を監視し、両電圧がともに立ち上がったときに、リセット解除信号を出力する。すなわち、マイコンをＯＮにさせるためのＶＯＵＴ出力電圧が確実に立ち上がっていることを確認した上でリセット解除信号が出力されるので、マイコンの立ち上がりと同時にリセットの解除ができる。これにより、リセット解除信号出力までの遅延時間を短縮でき、当該遅延時間の設定のための外付け部品を削除することが可能となり、部品点数の削減による実装面積の小型化及び低コスト化が図れる。
【００４０】
上記例において、レギュレータ回路が定電圧出力回路に対応し、コンパレータ１４、１５の機能が動作監視手段及び電圧監視手段に対応し、ＮＡＮＤゲート１６の論理判定機能がリセット解除信号生成手段に対応する。また、コンパレータ１５の機能が制御端子出力レベル監視手段に対応する。さらに、ＮＡＮＤゲート１６及びＯＲゲート１７の論理演算機能が論理判定手段に対応する。
【図面の簡単な説明】
【図１】本発明の半導体装置（レギュレータ＋リセットＩＣ）の一例の回路図である。
【図２】リセット回路における常温時（Ｔａ＝２５℃）の電源投入時の入力電圧対出力電圧特性とリセット解除信号の出力タイミングの関係を示す図である。
【図３】リセット回路における高温時（Ｔａ＝１２５℃）の電源投入時の入力電圧対出力電圧特性とリセット解除信号の出力タイミングの関係を示す図である。
【図４】リセット回路における低温時（Ｔａ＝−４０℃）の電源投入時の入力電圧対出力電圧特性とリセット解除信号の出力タイミングの関係を示す図である。
【図５】本発明に係る半導体装置の実施例の変形例（その１）を示す図である。
【図６】本発明に係る半導体装置の実施例の変形例（その２）を示す図である。
【図７】本発明に係る半導体装置の実施例の変形例（その３）を示す図である。
【図８】本発明に係る半導体装置の実施例の変形例（その４）を示す図である。
【図９】本発明に係る半導体装置の実施例の変形例（その５）を示す図である。
【図１０】従来の半導体装置（レギュレータ＋リセットＩＣ）の回路図である。
【符号の説明】
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒａ  抵抗
Ｃ１  コンデンサ
ＣＤ  遅延時間発生用コンデンサ
ＣＯＵＴ  カップリングコンデンサ
１  オペアンプ
２、３、６  インバータ
４、５  定電流源
７ａ〜７ｅ  ＭＯＳトランジスタ
１１、１３  ＶＲＥＦ（基準電圧源）
１２  カレントリミッター
１４、１５  コンパレータ
１６  ＮＡＮＤゲート
１７  ＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004304334.tif 000009
【図８】
2004304334.tif 000010
【図９】
2004304334.tif 000011
【図１０】
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