(57)【要約】【課題】画像表示装置において信号を配線に印加する時の信号の電位の望ましくない変動を抑制できる構成を実現する。また、信号を印加する回路の動作条件を最適なものに変更可能な構成を実現する。【解決手段】入力画像信号に応じて複数の定電圧電源Ｖ１，Ｖ０からの出力を制御し、列配線端子ＯＵＴに変調信号を出力する出力回路１１において、定電圧電源Ｖ１（Ｖ０）の出力をオンオフ制御する出力部１３（１４）をオン抵抗の異なる２つのＭＯＳＦＥＴ１３Ａ，１３Ｂ（１４Ｃ，１４Ｄ）で構成し、スイッチング時にはオン抵抗の大きいＭＯＳＦＥＴから順次オンすることにより、定電圧電源からの出力を段階的に遷移させて定常電位に至らしめる。【選択図】　図１
2004004429.tif 000002
【特許請求の範囲】
【請求項１】
配線と、
該配線に供給される信号の電位として所定の電位を印加する回路と、
該配線に前記信号が供給されることによって電圧が印加されて駆動状態になる画像形成素子と、
を有しており、
前記回路を、前記所定の電位を印加する時かもしくは前記所定の電位の印加を終了する時の少なくとも一方において、前記回路に定電位を供給する定電位供給経路と前記配線との間が所定の抵抗を介して接続されている状態にし、その後、前記定電位供給経路と前記配線との間が前記所定の抵抗よりも低い抵抗を介して接続されている状態にすることを特徴とする画像表示装置。
【請求項２】
前記回路は、定電位供給経路と前記配線との間に設けられた並列な複数の接続経路を有しており、該複数の接続経路の接続状態を切り替えることにより前記複数の状態を実現するものであることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記複数の接続経路のうちの一つの接続経路の、前記定電位供給経路と前記配線とを接続した状態における抵抗値は、前記複数の接続経路のうちの他の一つの接続経路の、前記定電位供給経路と前記配線とを接続した状態における抵抗値と異なることを特徴とする請求項２に記載の画像表示装置。
【請求項４】
前記複数の接続経路は、それぞれがスイッチを有しており、該スイッチによって各接続経路の接続状態を切り替えることを特徴とする請求項２または３に記載の画像表示装置。
【請求項５】
前記複数の接続経路の少なくとも一つが、前記定電位供給経路と前記配線との間に並列に配置されたＮチャネル型のトランジスタとＰチャネル型のトランジスタを有することを特徴とする請求項２，３または４に記載の画像表示装置。
【請求項６】
前記回路において、前記定電位供給経路と前記配線との間が前記所定の抵抗を介して接続されている状態の抵抗値が、その後の、前記定電位供給経路と前記配線との間が前記所定の抵抗よりも低い抵抗を介して接続されている状態の抵抗値の２．１倍以上であることを特徴とする請求項１〜５のいずれか一つに記載の画像表示装置。
【請求項７】
前記配線を複数有しており、前記回路を前記複数の配線にそれぞれ対応して複数有することを特徴とする請求項１〜６のいずれか一つに記載の画像表示装置。
【請求項８】
前記複数の配線は前記信号を変調信号として前記画像形成素子にそれぞれ印加するための変調信号配線であり、更に、マトリクス駆動のための走査信号を印加する複数の走査信号配線を有することを特徴とする請求項７に記載の画像表示装置。
【請求項９】
配線と、
該配線に供給される信号の電位として所定の電位を印加する回路と、
該配線に前記信号が供給されることによって電圧が印加されて駆動状態になる画像形成素子と、
を有しており、
前記回路は、該回路に定電位を供給する定電位供給経路と前記配線との接続状態を制御する複数の素子を、前記定電位供給経路と前記配線との間で並列に有しており、
前記所定の電位を印加する時かもしくは前記所定の電位の印加を終了する時の少なくとも一方において、前記複数の素子のうちの一部の素子が前記定電位供給経路と前記配線とを接続する状態にし、その後、前記複数の素子のうちの前記一部の素子と他の素子が前記定電位供給経路と前記配線とを接続する状態にすることを特徴とする画像表示装置。
【請求項１０】
配線と、
該配線に供給される信号の電位として所定の電位を印加する回路と、
該配線に前記信号が供給されることによって電圧が印加されて駆動状態になる画像形成素子と、
を有しており、
前記回路は、
前記配線に前記信号を出力する最終出力部と、
該最終出力部の前段に接続され、該最終出力部をオン・オフ制御する制御信号を出力する前段出力部と、
該前段出力部に電位を供給する電源と、
を含み、
前記最終出力部は、前記前段出力部から入力される制御信号の振幅値に応じてオン抵抗が定まる特性を有し、
前記前段出力部は、前記電源から供給される電位に応じて、前記制御信号の振幅値を変化させる最終出力部制御回路を有することを特徴とする画像表示装置。
【請求項１１】
前記電源として、供給する電位を変更可能な可変電源と、所定の電位を供給する定電源と、を備え、
前記最終出力部制御回路は、前記可変電源及び定電源から供給される電位を切り替えて出力する電源切替回路を含むことを特徴とする請求項１０に記載の画像表示装置。
【請求項１２】
前記最終出力部は、前記信号を供給するための電源と前記配線との間に並列に接続された第１のＭＯＳＦＥＴと該第１のＭＯＳＦＥＴとはチャネル特性の異なる第２のＭＯＳＦＥＴとを備え、
前記電源として、供給する電位を変更可能な第１及び第２の可変電源と、所定の電位を供給する第１及び第２の定電源と、を備え、
前記前段出力部は、前記第１の可変電源及び第１の定電源から供給される電位を切り替えて前記第１のＭＯＳＦＥＴのゲート端子に出力する第１の電源切替回路と、前記第２の可変電源及び第２の定電源から供給される電位を切り替えて前記第２のＭＯＳＦＥＴのゲート端子に出力する第２の電源切替回路と、外部から入力される前記前段出力部を制御するための前段出力部制御信号を分岐させ、前記第１の電源切替回路に入力される信号に対して反転された信号を前記第２の電源切替回路に入力する制御信号反転回路と、を含むことを特徴とする請求項１１に記載の画像表示装置。
【請求項１３】
前記第１及び第２の電源切替回路の少なくともいずれかをＭＯＳＦＥＴによって構成したことを特徴とする請求項１１に記載の画像表示装置。
【請求項１４】
前記最終出力部は、前記信号を供給するための第１の電源と前記配線との間に並列に接続された第１のＭＯＳＦＥＴと該第１のＭＯＳＦＥＴとはチャネル特性の異なる第２のＭＯＳＦＥＴとを備える第１の最終出力部と、前記信号を供給するための第２の電源と前記配線との間に並列に接続された第３のＭＯＳＦＥＴと該第３のＭＯＳＦＥＴとはチャネル特性の異なる第４のＭＯＳＦＥＴとを備える第２の最終出力部と、を含み、
前記前段出力部は、前記第１の最終出力部に第１の制御信号を出力する第１の前段出力部と、前記第２の最終出力部に第２の制御信号を出力する第２の前段出力部と、を含み、
前記電源として、前記第１の前段出力部に接続され、供給する電位を変更可能な第１及び第２の可変電源と、所定の電位を供給する第１及び第２の定電源と、前記第２の前段出力部に接続され、供給する電位を変更可能な第３及び第４の可変電源と、所定の電位を供給する第３及び第４の定電源と、を備え、
前記第１の前段出力部は、前記第１の可変電源及び第１の定電源から供給される電位を切り替えて前記第１のＭＯＳＦＥＴのゲート端子に出力する第１の電源切替回路と、前記第２の可変電源及び第２の定電源から供給される電位を切り替えて前記第２のＭＯＳＦＥＴのゲート端子に出力する第２の電源切替回路と、外部から入力される前記第１の前段出力部を制御するための第１の前段出力部制御信号を分岐させ、前記第１の電源切替回路に入力される信号に対して反転された信号を前記第２の電源切替回路に入力する第１の制御信号反転回路と、を含み、前記第２の前段出力部は、前記第３の可変電源及び第３の定電源から供給される電位を切り替えて前記第３のＭＯＳＦＥＴのゲート端子に出力する第３の電源切替回路と、前記第４の可変電源及び第４の定電源から供給される電位を切り替えて前記第４のＭＯＳＦＥＴのゲート端子に出力する第４の電源切替回路と、外部から入力される第２の前記前段出力部を制御するための第２の前段出力部制御信号を分岐させ、前記第３の電源切替回路に入力される信号に対して反転された信号を前記第４の電源切替回路に入力する第２の制御信号反転回路と、を含むことを特徴とする請求項１１に記載の画像表示装置。
【請求項１５】
前記第１乃至第４の電源切替回路の少なくともいずれかをＭＯＳＦＥＴによって構成したことを特徴とする請求項１４に記載の画像表示装置。
【請求項１６】
行及び列の一方の方向に配置された複数の走査配線と、
行及び列の他方の方向に配置された複数の変調配線と、を備え、
前記回路は、これら走査配線あるいは変調配線のいずれか一方に所定の電位を印加することを特徴とする請求項１０に記載の画像表示装置。
【請求項１７】
前記走査配線のいずれかを選択する走査装置を備えたことを特徴とする請求項１６に記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の画像形成素子を備えた画像表示装置に関するものである。
【０００２】
【従来の技術】
従来、電子放出素子として熱陰極素子と冷陰極素子の２種類が知られている。このうち冷陰極素子では、たとえば電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）や、表面伝導型放出素子などが知られている。
【０００３】
表面伝導型放出素子は、構造が単純で製造も容易であることから、大面積にわたり多数の素子を形成できる利点がある。そこで、たとえば特開昭６４−３１３３２号公報において開示されるように、多数の素子を配列して駆動するための方法が研究されている。また、表面伝導型放出素子の応用については、たとえば、画像表示装置、画像記録装置などの画像形成装置や、荷電ビーム源、等が研究されている。
【０００４】
特に、画像表示装置への応用としては、たとえばＵＳＰ５，０６６，８８３や特開平２−２５７５５１号公報において開示されているように、表面伝導型放出素子と電子ビームの照射により発光する蛍光体とを組み合わせて用いた画像表示装置が研究されている。表面伝導型放出素子と蛍光体とを組み合わせて用いた画像表示装置は、従来の他の方式の画像表示装置よりも優れた特性が期待されている。たとえば、近年普及してきた液晶表示装置と比較しても、自発光型であるためバックライトを必要としない点や、視野角が広い点が優れていると言える。
【０００５】
図１４に電気的な配線方法によるマルチ電子源を示す。すなわち、画像形成素子としての表面伝導型放出素子を２次元的に多数個配列し、これらの素子を図示のようにマトリックス状に配線したマルチ電子源である。図中、４００１は表面伝導型放出素子を模式的に示したもの、１００３は行配線（走査配線）、１００４は列配線（変調配線）である。行配線１００３および列配線１００４は、実際には有限の電気抵抗を有するものであるが、図においては配線抵抗４００４および４００５として示されている。上述のような配線方法を、単純マトリックス配線と呼ぶ。
【０００６】
ここで用いられる表面伝導型電子放出素子４００１には、大きく分けて平面型と垂直型がある。平面型は、カソード電極とゲート電極からなる一対の素子電極が略水平に配置された構成のもので、電子放出方向はその水平面に対して略垂直な方向となる。また、垂直型は、カソード電極とゲート電極とが略垂直に配置された構成のもので、電子放出方向はその垂直面に対して略平行な方向となる。
【０００７】
また、カソード電極とゲート電極間には導電性の薄膜が形成されており、この一対の電極間に素子電流が流れることによって、この薄膜に形成された微小な亀裂である電子放出部から電子が放出される。導電性の薄膜は、たとえば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂなどをはじめとする金属や、ＰｄＯ，ＳｎＯ２，Ｉｎ２Ｏ３，ＰｂＯ，Ｓｂ２Ｏ３などをはじめとする酸化物や、ＨｆＢ２，ＺｒＢ２，ＬａＢ６，ＣｅＢ６，ＹＢ４，ＧｄＢ４などをはじめとする硼化物や、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣなどをはじめとする炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮなどをはじめとする窒化物や、Ｓｉ，Ｇｅなどをはじめとする半導体やカーボンなどが挙げられ、これらの中から適宜選択される。
【０００８】
なお、図示の便宜上、６×６のマトリックスで示しているが、マトリックスの規模はむろんこれに限ったわけではなく、たとえば画像表示装置用のマルチ電子源の場合には、所望の画像表示を行うのに足りるだけの素子を配列し配線するものである。表面伝導型放出素子を単純マトリックス配線したマルチ電子源においては、所望の電子ビームを出力させるため、行配線１００３および列配線１００４に適宜の電気信号を印加する。たとえば、マトリックスの中の表面伝導型放出素子を駆動するための駆動波形例を図１５に示す。
【０００９】
同図（ａ）は選択行配線に印加する選択電位の電圧波形、（ｂ）は列配線に印加する変調信号の電圧波形、（ｃ）は選択素子に印加される電圧波形、（ｄ）は非選択素子に印加される電圧波形を示している。
【００１０】
図１４において、選択する行の行配線１００３には選択電位Ｖｓを印加し、同時に非選択の行の行配線１００３には非選択電位Ｖｎｓを印加する。これと同期して列配線１００４に電子ビームを出力するための変調信号Ｖｅを印加する。この方法によれば、配線抵抗４００４および４００５による電圧降下を無視すれば、選択する行の表面伝導型放出素子には、選択電位と変調信号の電位との電位差であるＶｅ−Ｖｓの電圧が印加され、また非選択行の表面伝導型放出素子には非選択電位と変調信号の電位との電位差であるＶｅ−Ｖｎｓの電圧が印加される。
【００１１】
表面伝導型放出素子は、素子印加電圧がある閾値を超えたときに初めて電子を放出するという特性と、素子電流（素子の両電極間に流れる電流）および電子放出電流（電子ビームの出力強度）が素子印加電圧に対して単調増加するという特性とを有する素子である。
【００１２】
したがって、Ｖｅ，Ｖｓ，Ｖｎｓを適宜の大きさの電位にすれば選択する行の表面伝導型放出素子だけから所望の強度の電子ビームが出力されるはずであり、また列配線の各々に異なる電位の変調信号を印加すれば、選択行の素子の各々から異なる強度の電子ビームが出力されるはずである。また、表面伝導型放出素子の応答速度は高速であるため、変調信号を印加する時間の長さを変えれば、電子ビームが出力される時間の長さも変えることができるはずである。
【００１３】
このような諸特性を活かして、表面伝導型放出素子を単純マトリックス配線したマルチ電子源にはいろいろな用途が考えられており、例えば、画像情報に応じた電圧信号を適宜印加すれば、画像表示装置用の電子源として応用できるものと期待される。
【００１４】
図１６は表面伝導型放出素子を単純マトリックス配線した画像表示装置の概略構成を示す平面図である。
【００１５】
同図に示すように、画像表示装置は、基板７と、複数の表面伝導型放出素子２を複数の行配線６と複数の列配線５によってマトリックス状に結線してなる画像表示部１と、複数の行配線６のうち一の行配線に選択電位を印加し、その選択行配線を順次切り替えることによって走査を行う走査手段としての走査回路４と、入力画像信号に応じて複数の定電圧電源からの出力を制御し変調した変調信号を複数の列配線５のそれぞれに印加する変調手段としての変調回路３と、を備えて構成される。
【００１６】
また、図１７は図１６の画像表示装置の要部の概略構成を示す斜視図である。
【００１７】
同図中、８はメタルバック、９は蛍光面、１０は基板を表している。上述したように、列配線５に変調信号Ｖｅを、行配線６に選択電位Ｖｓを印加することにより、表面伝導型放出素子２から電子が放出される。また表面伝導型放出素子２上方に配されたメタルバック８には加速電圧Ｖａが印加されており、表面伝導型放出素子２から放出された電子の一部は加速電圧Ｖａにより加速され蛍光面９に達する。これによって、蛍光面９が発光し、画像を得ることができる。
【００１８】
また、表面伝導型に限らず、エミッタコーンを用いた電界放出素子やＭＩＭ型の電子放出素子が知られている。またエレクトロルミネセンス素子を画像形成素子として用いる構成も知られている。
【００１９】
このような画像形成素子を用いた画像表示装置を駆動する構成として、マトリクス駆動が知られている。複数の走査信号配線と複数の変調信号配線とでマトリクス配線を構成し、走査信号（選択電位）が印加された走査配線によって選択電位が印加された画像形成素子に対して、複数の変調信号配線を介して一括してもしくは順次に変調信号を印加して画像形成素子を駆動する構成である。
【００２０】
走査信号や変調信号を与える構成もいくつか知られている。例えば変調信号を定電流で与える構成（所望値の電流が流れるようにする構成）や、定電圧で与える構成が知られている。一例をあげると特開平９−３１９３２７号公開公報には電流源と電圧源を組み合わせて用いる構成が開示されている。また変調の方式としては、変調信号の波高値を変調する構成や、変調信号のパルス幅を変調する構成や、波高値変調とパルス幅変調を組み合わせて用いる構成が知られている。
【００２１】
また、本願発明の背景となる技術として、特開２０００−３１０９６６公開公報が知られている。ここでは画像表示装置において、信号の立下り時に最初は２つのトランジスタをオンさせて信号を急激に立ち下げ、その後一方のトランジスタをオフさせて穏やかに立ち下げる構成が開示されている。
【００２２】
また、特開平５−２３２９０７号公開公報には、画像表示装置に用いることが出来るリセット回路が開示されている。このリセット回路は、動作中にあるインピーダンス値から該インピーダンス値よりも低いインピーダンス値に変更して、ピーク電流値を低減する構成が開示されている。
【００２３】
また、特開平８−１９０８７８号公開公報には、配線の入力端子および終端端子に抵抗による終端回路、分圧回路、ダイオードによるクランプ回路を付加することで定格以上の電圧を抑制する構成が開示されている。
【００２４】
【発明が解決しようとする課題】
本願は、画像表示装置において信号を配線に印加する時の信号の電位の望ましくない変動を抑制できる構成を実現することを課題の一つとする発明を含んでいる。また、本願は、信号を印加する回路の動作条件を最適なものに変更可能な構成を実現することを課題の一つとする発明を含んでいる。
【００２５】
望ましくない電位の変動が生じる例を、表面伝導型放出素子を単純マトリクス配線した画像表示装置を例にあげて具体的に説明する。
【００２６】
変調回路から出力される電圧レベルがスイッチングすると、近傍の配線の電圧が変動する。この現象を図１６および、図１８を用いて説明する。
【００２７】
図１８は、変調回路３および３Ａから出力される変調信号の出力波形を示しており、同図（ａ）は変調回路３の出力波形、同図（ｂ）は変調回路３Ａの出力波形を示す。
【００２８】
同図では、まず時刻Ｔ０の時点で、変調回路３および３Ａの出力電位がＶｎｅからＶｅに遷移し、その後、時刻Ｔ１の時点で、変調回路３の出力電位のみをＶｅからＶｎｅに遷移させたときの様子が示されている。
【００２９】
この時（変調回路３の出力電位をスイッチングさせた時）、同図（ｂ）に示すように、変調回路３Ａの出力波形に意図しないスパイク状のノイズΔＶｅが発生する。このノイズが発生する主な原因は、電圧スイッチング時に配線に急峻な電流が流れるためであり、この電流が他配線との相互容量や相互インダクタンスによる誘導電流を引き起こし、意図しない電圧変動を発現させるのである。
【００３０】
このようなスパイク状のノイズが大きい場合、電子放出素子や駆動回路に定格以上の電圧が印加されるため、電子放出素子の特性劣化や破壊、駆動回路のラッチアップよる破壊、さらに、外部への電磁輻射等といった問題が生じてしまう。
【００３１】
以上では表面伝導型放出素子を画像形成素子として用い、複数の変調信号の立ち下がりのタイミングが異なる場合を例にあげて説明したが、他の画像形成素子を用いる場合においてもこのような電位の望ましくない変動を抑制したい。また変調信号の立下り部分に限らず変調信号立ち上がり部分でも所望の電位に遷移させる際の望ましくない（特に高周波数の）電位の変動は抑制したい。走査信号に関しても同様である。
【００３２】
【課題を解決するための手段】
上記目的を達成するために本発明の画像表示装置にあっては、
配線と、
該配線に供給される信号の電位として所定の電位を印加する回路と、
該配線に前記信号が供給されることによって電圧が印加されて駆動状態になる画像形成素子と、
を有しており、
前記回路を、前記所定の電位を印加する時かもしくは前記所定の電位の印加を終了する時の少なくとも一方において、前記回路に定電位を供給する定電位供給経路と前記配線との間が所定の抵抗を介して接続されている状態にし、その後、前記定電位供給経路と前記配線との間が前記所定の抵抗よりも低い抵抗を介して接続されている状態にすることを特徴とする。
【００３３】
ここで、配線に信号が供給されることによって駆動される画像形成素子としては種々のものを採用できる。例えば電子放出素子を採用できる。電子放出素子以外にもエレクトロルミネセンス素子や液晶素子などを用いることができる。電子放出素子を用いる場合には、該電子放出素子が放出する電子によって発光する発光体（例えば蛍光体）を電子放出素子と共に配置することによって画像を表示することができる。
【００３４】
また前記定電位供給経路としては、電源に接続される配線を採用できる。
【００３５】
この発明によると配線に印加される電位の高周波変動が抑制されるため、電位の変動に敏感な画像形成素子である冷陰極型の電子放出素子、特には表面伝導型放出素子、やエレクトロルミネセンス素子を用いる構成に特に好適にこの発明を適用することが出来る。なお、画像形成素子としては電圧（電位差）が印加されることによって駆動されるものを用いればよい。
【００３６】
なお、ここでは配線に印加される電位が変化することによって、配線に信号が供給される。すなわち電圧が印加されて駆動される画像形成素子は、ここでいう信号の所定の電位と、ここでいう信号の該所定の電位との電位差として該電圧を与えるための他方の電位（例えば複数の走査配線と複数の変調配線（この複数の走査配線と複数の変調配線がマトリクス配線を構成する）とを用いて複数の画像形成素子を駆動するマトリクス駆動を行う構成においては、ここでいう信号がマトリクス駆動における変調信号である時にはこの他方の電位は走査信号の電位として与えることができ、またここでいう信号がマトリクス駆動における走査信号である時にはこの他方の電位は変調信号の電位として与えることが出来る。）との電位差として与えられる電圧が印加されることによって駆動される。この所定の電位は複数の電位で構成しても良い。
【００３７】
この回路が、前記所定の電位を印加する時に、前記回路に定電位を供給する定電位供給経路と前記配線との間が所定の抵抗を介して接続されている状態にし、その後、前記定電位供給経路と前記配線との間が前記所定の抵抗よりも低い抵抗を介して接続されている状態にするものであれば、前記所定の電位と該定電位供給経路が供給する電位とは前記低い抵抗による電圧降下分異なるものとなる。この回路が、前記所定の電位を、印加を終了する時に、前記回路に定電位を供給する定電位供給経路と前記配線との間が所定の抵抗を介して接続されている状態にし、その後、前記定電位供給経路と前記配線との間が前記所定の抵抗よりも低い抵抗を介して接続されている状態にするものであれば、前記所定の電位の印加が終了した後に配線に印加される電位と該定電位供給経路が供給する電位とは前記低い抵抗による電圧降下分異なるものとなる。この回路が、前記所定の電位を印加する時と該所定の電位の印加を終了する時に、前記回路に定電位を供給する定電位供給経路と前記配線との間が所定の抵抗を介して接続されている状態にし、その後、前記定電位供給経路と前記配線との間が前記所定の抵抗よりも低い抵抗を介して接続されている状態にするものであれば、前記所定の電位にするための定電位供給経路（前記所定の電位との電位差が前記電圧降下と等しくなる定電位を供給する経路）と、前記所定の電位の印加を終了した後に配線に印加される電位のための定電位供給経路（前記所定の電位の印加を終了した後に配線に印加される電位との電位差が前記電圧降下に等しくなる定電位を供給する経路）とを備えるようにすると良い。
【００３８】
前記回路は、定電位供給経路と前記配線との間に設けられた並列な複数の接続経路を有しており、該複数の接続経路の接続状態を切り替えることにより前記複数の状態を実現するものであるとよい。
【００３９】
前記複数の接続経路のうちの一つの接続経路の、前記定電位供給経路と前記配線とを接続した状態における抵抗値は、前記複数の接続経路のうちの他の一つの接続経路の、前記定電位供給経路と前記配線とを接続した状態における抵抗値と異なるとよい。
【００４０】
３つ以上の接続経路を設ける場合には、全ての（接続状態における）抵抗値を異なるようにしても良い。
【００４１】
接続した状態における抵抗値が異なる複数の接続経路を用いることにより、所定の電位にしようとする時、もしくは所定の電位の印加を終了しようとする時に、動作の開始時の抵抗値を十分に大きくすることが容易になる。前記定電位供給経路と前記配線との間が所定の抵抗を介して接続されている状態の抵抗値が、その後の、前記定電位供給経路と前記配線との間が前記所定の抵抗よりも低い抵抗を介して接続されている状態の抵抗値の２倍よりも大きく（２．１倍以上に）なるようにすることにより電位の望ましくない変動を特に好適に抑制できるが、接続状態における抵抗値が異なる複数の接続経路を用いることによりこの条件を容易に満たすことが可能となる。
【００４２】
前記複数の接続経路は、それぞれがスイッチを有しており、該スイッチによって各接続経路の接続状態を切り替えるとよい。
【００４３】
このスイッチとしてトランジスタを用いる構成を好適に採用できる。なお、このトランジスタのオン抵抗を互いに異なるものとすることにより、各接続経路の接続状態における抵抗値を異なるものとすることが出来る。
【００４４】
前記複数の接続経路の少なくとも一つが、前記定電位供給経路と前記配線との間に並列に配置されたＮチャネル型のトランジスタとＰチャネル型のトランジスタを有するとよい。
【００４５】
この場合、一つの接続経路が、Ｎチャネル型のトランジスタをスイッチとして定電位供給経路と配線とを接続する経路とＰチャネル型のトランジスタをスイッチとして定電位供給経路と配線とを接続する経路とで構成されることになる。
【００４６】
前記回路において、前記定電位供給経路と前記配線との間が前記所定の抵抗を介して接続されている状態の抵抗値が、その後の、前記定電位供給経路と前記配線との間が前記所定の抵抗よりも低い抵抗を介して接続されている状態の抵抗値の２．１倍以上であるとよい。
【００４７】
前記配線を複数有しており、前記回路を前記複数の配線にそれぞれ対応して複数有するとよい。
【００４８】
前記複数の配線は前記信号を変調信号として前記画像形成素子にそれぞれ印加するための変調信号配線であり、更に、マトリクス駆動のための走査信号を印加する複数の走査信号配線を有するとよい。
【００４９】
また、本発明の画像表示装置にあっては、
配線と、
該配線に供給される信号の電位として所定の電位を印加する回路と、
該配線に前記信号が供給されることによって電圧が印加されて駆動状態になる画像形成素子と、
を有しており、
前記回路は、該回路に定電位を供給する定電位供給経路と前記配線との接続状態を制御する複数の素子を、前記定電位供給経路と前記配線との間で並列に有しており、
前記所定の電位を印加する時かもしくは前記所定の電位の印加を終了する時の少なくとも一方において、前記複数の素子のうちの一部の素子が前記定電位供給経路と前記配線とを接続する状態にし、その後、前記複数の素子のうちの前記一部の素子と他の素子が前記定電位供給経路と前記配線とを接続する状態にすることを特徴とする。
【００５０】
また、本発明の画像表示装置にあっては、
配線と、
該配線に供給される信号の電位として所定の電位を印加する回路と、
該配線に前記信号が供給されることによって電圧が印加されて駆動状態になる画像形成素子と、
を有しており、
前記回路は、
前記配線に前記信号を出力する最終出力部と、
該最終出力部の前段に接続され、該最終出力部をオン・オフ制御する制御信号を出力する前段出力部と、
該前段出力部に電位を供給する電源と、
を含み、
前記最終出力部は、前記前段出力部から入力される制御信号の振幅値に応じてオン抵抗が定まる特性を有し、
前記前段出力部は、前記電源から供給される電位に応じて、前記制御信号の振幅値を変化させる最終出力部制御回路を有することを特徴とする。
【００５１】
前記電源として、供給する電位を変更可能な可変電源と、所定の電位を供給する定電源と、を備え、
前記最終出力部制御回路は、前記可変電源及び定電源から供給される電位を切り替えて出力する電源切替回路を含むとよい。
【００５２】
前記最終出力部は、前記信号を供給するための電源と前記配線との間に並列に接続された第１のＭＯＳＦＥＴと該第１のＭＯＳＦＥＴとはチャネル特性の異なる第２のＭＯＳＦＥＴとを備え、
前記電源として、供給する電位を変更可能な第１及び第２の可変電源と、所定の電位を供給する第１及び第２の定電源と、を備え、
前記前段出力部は、前記第１の可変電源及び第１の定電源から供給される電位を切り替えて前記第１のＭＯＳＦＥＴのゲート端子に出力する第１の電源切替回路と、前記第２の可変電源及び第２の定電源から供給される電位を切り替えて前記第２のＭＯＳＦＥＴのゲート端子に出力する第２の電源切替回路と、外部から入力される前記前段出力部を制御するための前段出力部制御信号を分岐させ、前記第１の電源切替回路に入力される信号に対して反転された信号を前記第２の電源切替回路に入力する制御信号反転回路と、を含むとよい。
【００５３】
前記第１及び第２の電源切替回路の少なくともいずれかをＭＯＳＦＥＴによって構成するとよい。
【００５４】
前記最終出力部は、前記信号を供給するための第１の電源と前記配線との間に並列に接続された第１のＭＯＳＦＥＴと該第１のＭＯＳＦＥＴとはチャネル特性の異なる第２のＭＯＳＦＥＴとを備える第１の最終出力部と、前記信号を供給するための第２の電源と前記配線との間に並列に接続された第３のＭＯＳＦＥＴと該第３のＭＯＳＦＥＴとはチャネル特性の異なる第４のＭＯＳＦＥＴとを備える第２の最終出力部と、を含み、
前記前段出力部は、前記第１の最終出力部に第１の制御信号を出力する第１の前段出力部と、前記第２の最終出力部に第２の制御信号を出力する第２の前段出力部と、を含み、
前記電源として、前記第１の前段出力部に接続され、供給する電位を変更可能な第１及び第２の可変電源と、所定の電位を供給する第１及び第２の定電源と、前記第２の前段出力部に接続され、供給する電位を変更可能な第３及び第４の可変電源と、所定の電位を供給する第３及び第４の定電源と、を備え、
前記第１の前段出力部は、前記第１の可変電源及び第１の定電源から供給される電位を切り替えて前記第１のＭＯＳＦＥＴのゲート端子に出力する第１の電源切替回路と、前記第２の可変電源及び第２の定電源から供給される電位を切り替えて前記第２のＭＯＳＦＥＴのゲート端子に出力する第２の電源切替回路と、外部から入力される前記第１の前段出力部を制御するための第１の前段出力部制御信号を分岐させ、前記第１の電源切替回路に入力される信号に対して反転された信号を前記第２の電源切替回路に入力する第１の制御信号反転回路と、を含み、前記第２の前段出力部は、前記第３の可変電源及び第３の定電源から供給される電位を切り替えて前記第３のＭＯＳＦＥＴのゲート端子に出力する第３の電源切替回路と、前記第４の可変電源及び第４の定電源から供給される電位を切り替えて前記第４のＭＯＳＦＥＴのゲート端子に出力する第４の電源切替回路と、外部から入力される第２の前記前段出力部を制御するための第２の前段出力部制御信号を分岐させ、前記第３の電源切替回路に入力される信号に対して反転された信号を前記第４の電源切替回路に入力する第２の制御信号反転回路と、を含むとよい。
【００５５】
前記第１乃至第４の電源切替回路の少なくともいずれかをＭＯＳＦＥＴによって構成するとよい。
【００５６】
行及び列の一方の方向に配置された複数の走査配線と、
行及び列の他方の方向に配置された複数の変調配線と、を備え、
前記回路は、これら走査配線あるいは変調配線のいずれか一方に所定の電位を印加するとよい。
【００５７】
前記走査配線のいずれかを選択する走査装置を備えるとよい。
【００５８】
【発明の実施の形態】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００５９】
ここでは本発明の実施の形態に係る変調回路の構成とその動作を中心に説明する。この変調回路は、複数の画像形成素子を複数の行配線（走査配線）と複数の列配線（変調配線）で単純マトリックス配線した構成の画像表示装置において、入力画像信号に応じて前記複数の定電圧電源を切り替えて、列配線に出力する変調信号を生成する手段に用いられて好適なものである。なお、画像表示装置全体の構成については上記従来技術で述べた構成やその他の公知の構成を好適に採用することができるので、ここでは詳しい説明は省略する。
【００６０】
（第１の実施の形態）
図１を参照して、本発明の第１の実施の形態について説明する。
【００６１】
図１は、本実施の形態の画像表示装置が具備する変調回路の要部の概略構成を示した回路図である。
【００６２】
同図に示す出力回路１１は、入力画像信号に応じて複数の定電圧電源Ｖ１，Ｖ０からの出力を制御し、列配線に対して変調信号を出力する回路であり、定電圧電源Ｖ１の出力をオンオフ制御するスイッチ手段としての出力部１３と、定電圧電源Ｖ０の出力をオンオフ制御するスイッチ手段としての出力部１４とを備えている。
【００６３】
定電圧電源Ｖ１の出力部１３は、２つのスイッチング素子から構成されている。スイッチング素子としてはトランジスタを好適に用いることができ、本実施の形態では、Ｐチャネル型のＭＯＳＦＥＴ（ＭＯＳ型の電界効果トランジスタ）を採用した例を示す。
【００６４】
２つのＭＯＳＦＥＴ１３Ａ，１３Ｂは、互いにオン抵抗が異なるものを選んでいる。具体的には、ＭＯＳＦＥＴ１３Ａのオン抵抗をＲ１３Ａ、ＭＯＳＦＥＴ１３Ｂのオン抵抗をＲ１３Ｂとすると、
Ｒ１３Ａ＜Ｒ１３Ｂ
のような関係を満たすように選ぶ。
【００６５】
２つのＭＯＳＦＥＴ１３Ａ，１３Ｂは、並列接続されており、各々のソース端子には定電圧電源Ｖ１が供給され、ドレイン端子は列配線端子ＯＵＴに接続されている。２つのＭＯＳＦＥＴ１３Ａ，１３Ｂのバッグゲート端子は、回路内の最高電位に接続される。ＭＯＳＦＥＴ１３Ａのゲート端子は制御電源１２（電圧Ｖｓ１）に接続され、ＭＯＳＦＥＴ１３Ｂのゲート端子は制御電源１２（電圧Ｖｗ１）に接続される。
【００６６】
つまり、制御電源１２から所定の電圧Ｖｓ１（Ｖｗ１）がＭＯＳＦＥＴ１３Ａ（１３Ｂ）のゲート端子に印加されると、スイッチがオンになり、ドレイン−ソース間に電流が流れ、列配線に電位Ｖ１が印加される。
【００６７】
ＭＯＳＦＥＴ１３Ａ，１３Ｂは並列に接続されているので、いずれかのスイッチがオンになることにより列配線に電流が流れ込むことになる。ただし、その電流量（または電位）は瞬間的に変化するわけではなく、列配線の電位がＶ１に達するにはある一定の遷移時間を要する。この遷移時間はＭＯＳＦＥＴのオン抵抗などの諸特性に左右される。この点については後述する。
【００６８】
一方、定電圧電源Ｖ０の出力部１４も、２つのスイッチング素子から構成されている。スイッチング素子としてはトランジスタを好適に用いることができ、本実施の形態では、Ｎチャネル型のＭＯＳＦＥＴ（ＭＯＳ型の電界効果トランジスタ）を採用している。
【００６９】
２つのＭＯＳＦＥＴ１４Ｃ，１４Ｄは、互いにオン抵抗が異なるものを選んでいる。具体的には、ＭＯＳＦＥＴ１４Ｃのオン抵抗をＲ１４Ｃ、ＭＯＳＦＥＴ１４Ｄのオン抵抗をＲ１４Ｄとすると、
Ｒ１４Ｃ＜Ｒ１４Ｄ
のような関係を満たすように選ぶ。
【００７０】
２つのＭＯＳＦＥＴ１４Ｃ，１４Ｄは、並列接続されており、各々のソース端子には定電圧電源Ｖ０が供給され、ドレイン端子は列配線端子ＯＵＴに接続されている。２つのＭＯＳＦＥＴ１４Ｃ，１４Ｄのバッグゲート端子は、回路内の最低電位に接続される。ＭＯＳＦＥＴ１４Ｃのゲート端子は制御電源１２（電圧Ｖｓ０）に接続され、ＭＯＳＦＥＴ１４Ｃのゲート端子は制御電源１２（電圧Ｖｗ０）に接続される。
【００７１】
つまり、制御電源１２から所定の電圧Ｖｓ０（Ｖｗ０）がＭＯＳＦＥＴ１４Ｃ（１４Ｄ）のゲート端子に印加されると、スイッチがオンになり、ドレイン−ソース間に電流が流れ、列配線に電位Ｖ０が印加される。
【００７２】
ＭＯＳＦＥＴ１４Ｃ，１４Ｄは並列に接続されているので、いずれかのスイッチがオンになることにより列配線に電流が流れ込むことになる。ただし、その電流量（または電位）は瞬間的に変化するわけではなく、列配線の電位がＶ０に達するにはある一定の遷移時間を要する。この遷移時間はＭＯＳＦＥＴのオン抵抗などの諸特性に左右される。
【００７３】
次に図２を参照して、出力回路の出力波形について説明する。
【００７４】
図２は、出力回路の出力波形、すなわち変調回路から印加される変調信号の電位波形を示している。なお、図２の実線が本実施の形態による出力波形を示し、点線が従来例による出力波形を示している。ただし、オン抵抗による電圧降下は小さいため無視している。
【００７５】
まず、変調信号の電位を電位Ｖ０から電位Ｖ１に遷移させる時の動作について説明する。
【００７６】
初期状態では、出力部１３のＭＯＳＦＥＴ１３Ａ，１３Ｂはともにオフ、出力部１４のＭＯＳＦＥＴ１４Ｃ，１４Ｄはともにオンになっており、定電圧電源Ｖ０から電位Ｖ０が出力されている。
【００７７】
Ｖ０からＶ１に遷移する場合、出力部１４のＭＯＳＦＥＴ１４Ｃ，１４Ｄをオフにした後、出力部１３のＭＯＳＦＥＴのうち、初めにオン抵抗の大きいＭＯＳＦＥＴ１３Ｂをオンさせる。その後、オン抵抗の小さいＭＯＳＦＥＴ１３Ａをオンさせる。Ｖ１を出力しつづける場合にはこの状態を維持する。
【００７８】
ＭＯＳＦＥＴのオン抵抗が大きいほど、ドレイン−ソース間に流れる電流の変化量は小さくなる。すなわち、オン抵抗が大きいスイッチング素子を用いた場合のほうが、電位Ｖ０から電位Ｖ１までの遷移時間が長くなる。
【００７９】
したがって、上記のようにオン抵抗の大きいスイッチング素子から順次オンすることによって、図２に示すごとく、定電圧電源からの出力が段階的に遷移して定常電位Ｖ１に至るようになる。
【００８０】
次に、変調信号の電位を電位Ｖ１から電位Ｖ０に遷移させる時の動作について説明する。
【００８１】
Ｖ１からＶ０に遷移する場合、出力部１３のＭＯＳＦＥＴ１３Ａ，１３ＢをＯＦＦにした後、出力部１４のＭＯＳＦＥＴのうち、初めにオン抵抗の大きいＭＯＳＦＥＴ１４Ｄをオンさせる。その後、時刻ｔ３の時に、オン抵抗の小さいＭＯＳＦＥＴ１４Ｃをオンさせる。
【００８２】
この場合も、電位Ｖ０から電位Ｖ１に遷移させたときと同様、オン抵抗の大きいスイッチング素子から順次オンすることによって、定電圧電源からの出力が段階的に遷移して定常電位Ｖ０に至るようになる。
【００８３】
変調回路では、入力画像信号の値に応じて各スイッチング素子のオン−オフタイミングを制御することによって変調信号のパルス幅を変化させ、電子放出素子からの電子放出量、すなわち表示画像の輝度を調整することができる。
【００８４】
従来技術の課題のところで述べた「意図しないスパイク状のノイズ」が発生する主な原因は、電圧スイッチング時に列配線に急峻な電流が流れるためであった。
【００８５】
本実施の形態では、この急峻な電流が流れる期間をオン抵抗の高いＭＯＳＦＥＴで駆動することで電流を制限し、一定時間後、オン抵抗の低いＭＯＳＦＥＴで駆動することで、配線に急峻な電流が流れることを抑制し、電気的なノイズの発生を低減することができる。
【００８６】
これにより、電子放出素子や駆動回路に定格以上の電圧が印加されることを防ぎ、電子放出素子の特性劣化や破壊、駆動回路のラッチアップによる破壊、外部への電磁輻射等の諸問題を解決することができ、画像表示装置の信頼性および表示性能の向上、長寿命化を図ることができる。
【００８７】
ここで、急峻な電流が流れる期間におけるスイッチング素子のオン抵抗は、その後の抵抗値の２倍よりも大きく（より好ましくは２．１倍以上）することによって、電位の望ましくない変動を好適に抑制することができる。
【００８８】
そして、並列な２つのスイッチング素子のオン抵抗を一方が他方よりも大きいものとし、オン抵抗が大きいスイッチング素子を先にオン（オン抵抗が小さいスイッチング素子はオフ）し、その後オン抵抗が小さいスイッチング素子をオン抵抗が大きいスイッチング素子とともにオンすることによって、前者の状態の抵抗値を、２つの並列なスイッチング素子が同時にオンになっている状態の抵抗値の２倍よりも大きい状態にすることが出来る。
【００８９】
（第２の実施の形態）
図３には、本発明の第２の実施の形態が示されている。
【００９０】
本実施の形態では、スイッチング素子をＮチャネル型のトランジスタとＰチャネル型のトランジスタとを並列に接続して構成している。
【００９１】
その他の構成および作用については第１の実施の形態と略同一なので、同一の構成部分については同一の符号を付して説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【００９２】
図３は、本実施の形態の画像表示装置が具備する変調回路の要部の概略構成を示した回路図である。
【００９３】
同図に示す出力回路２１は、入力画像信号に応じて複数の定電圧電源Ｖ１，Ｖ０からの出力を制御し、列配線に対して変調信号を出力する回路であり、定電圧電源Ｖ１の出力をオンオフ制御するスイッチ手段としての出力部２３と、定電圧電源Ｖ０の出力をオンオフ制御するスイッチ手段としての出力部２４とを備えている。
【００９４】
定電圧電源Ｖ１の出力部２３は、４つのスイッチング素子から構成されている。スイッチング素子としてはトランジスタを好適に用いることができ、本実施の形態では、Ｐチャネル型のＭＯＳＦＥＴ１３Ａ，１３ＢとＮチャネル型のＭＯＳＦＥＴ１３Ｃ，１３Ｄとを組み合わせて用いている。
【００９５】
２つのＰチャネル型のＭＯＳＦＥＴ１３Ａ，１３Ｂは、互いにオン抵抗が異なるものを選んでいる。また、２つのＮチャネル型のＭＯＳＦＥＴ１３Ｃ，１３Ｄも、互いにオン抵抗が異なるものを選んでいる。
【００９６】
具体的には、ＭＯＳＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄのオン抵抗をそれぞれＲ１３Ａ，Ｒ１３Ｂ，Ｒ１３Ｃ，Ｒ１３Ｄとすると、
Ｒ１３Ａ＜Ｒ１３Ｂ
Ｒ１３Ｃ＜Ｒ１３Ｄ
の関係を満たすように選ぶ。
【００９７】
４つのＭＯＳＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄは、並列接続されており、各々のソース端子には定電圧電源Ｖ１が供給され、ドレイン端子は列配線端子ＯＵＴに接続されている。
【００９８】
２つのＰチャネル型のＭＯＳＦＥＴ１３Ａ，１３Ｂのバッグゲート端子は、回路内の最高電位に接続され、一方、２つのＮチャネル型のＭＯＳＦＥＴ１３Ｃ，１３Ｄのバッグゲート端子は、回路内の最低電位に接続される。
【００９９】
Ｐチャネル型のＭＯＳＦＥＴ１３ＡとＮチャネル型のＭＯＳＦＥＴ１３Ｃは、制御電源１２（電圧Ｖｓ１）を共通にして並列に接続されている。ただし、ＭＯＳＦＥＴ１３Ａのゲート端子は制御電源１２に直接接続されているが、ＭＯＳＦＥＴ１３Ｃのゲート端子は、制御電源１２の電圧レベルを反転するためのインバータ１５を介して制御電源１２に接続される。
【０１００】
また、Ｐチャネル型のＭＯＳＦＥＴ１３ＢとＮチャネル型のＭＯＳＦＥＴ１３Ｄは、制御電源１２（電圧Ｖｗ１）を共通にして並列に接続されている。ただし、上記と同様にＮチャネル型のＭＯＳＦＥＴ１３Ｄのゲート端子は、インバータ１５を介して制御電源に接続される。
【０１０１】
一方、定電圧電源Ｖ０の出力部２４も、４つのスイッチング素子から構成されている。スイッチング素子としてはトランジスタを好適に用いることができ、本実施の形態では、Ｐチャネル型のＭＯＳＦＥＴ１４Ａ，１４ＢとＮチャネル型のＭＯＳＦＥＴ１４Ｃ，１４Ｄとを組み合わせて用いている。
【０１０２】
２つのＰチャネル型のＭＯＳＦＥＴ１４Ａ，１４Ｂは、互いにオン抵抗が異なるものを選んでいる。また、２つのＮチャネル型のＭＯＳＦＥＴ１４Ｃ，１４Ｄも、互いにオン抵抗が異なるものを選んでいる。
【０１０３】
具体的には、ＭＯＳＦＥＴ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄのオン抵抗をそれぞれＲ１４Ａ，Ｒ１４Ｂ，Ｒ１４Ｃ，Ｒ１４Ｄとすると、
Ｒ１４Ａ＜Ｒ１４Ｂ
Ｒ１４Ｃ＜Ｒ１４Ｄ
の関係を満たすように選ぶ。
【０１０４】
４つのＭＯＳＦＥＴ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、並列接続されており、各々のソース端子には定電圧電源Ｖ０が供給され、ドレイン端子は列配線端子ＯＵＴに接続されている。
【０１０５】
２つのＰチャネル型のＭＯＳＦＥＴ１４Ａ，１４Ｂのバッグゲート端子は、回路内の最高電位に接続され、一方、２つのＮチャネル型のＭＯＳＦＥＴ１４Ｃ，１４Ｄのバッグゲート端子は、回路内の最低電位に接続される。
【０１０６】
Ｐチャネル型のＭＯＳＦＥＴ１４ＡとＮチャネル型のＭＯＳＦＥＴ１４Ｃは、制御電源１２（電圧Ｖｓ０）を共通にして並列に接続されている。ただし、ＭＯＳＦＥＴ１４Ａのゲート端子は制御電源１２に直接接続されているが、ＭＯＳＦＥＴ１４Ｃのゲート端子は、制御電源１２の電圧レベルを反転するためのインバータ１５を介して制御電源１２に接続される。
【０１０７】
また、Ｐチャネル型のＭＯＳＦＥＴ１４ＢとＮチャネル型のＭＯＳＦＥＴ１４Ｄは、制御電源１２（電圧Ｖｗ０）を共通にして並列に接続されている。ただし、上記と同様にＮチャネル型のＭＯＳＦＥＴ１４Ｄのゲート端子は、インバータ１５を介して制御電源に接続される。
【０１０８】
上記構成において、変調信号の電位を切り替える際に、オン抵抗の大きいスイッチング素子から順次オンすることによって、定電圧電源からの出力が段階的に遷移して定常電位に至る。したがって、本実施の形態の構成においても、上記第１の実施の形態と同様の効果を得ることができる。
【０１０９】
さらに、本実施の形態では、Ｐチャネル型とＮチャネル型のトランジスタを併用することで、バックゲート効果によるＭＯＳＦＥＴのオン抵抗の変化を相殺することができ、より厳密な階調制御が可能となる。
【０１１０】
（第３の実施の形態）
図４には、本発明の第３の実施の形態が示されている。
【０１１１】
上記第１，第２の実施の形態では、電圧レベルをＶ０とＶ１の２レベルにしていたが、本実施の形態では電圧レベルを３レベルにした場合の構成を示す。
【０１１２】
その他の構成および作用については上記実施の形態と同一なので、同一の構成部分については同一の符号を付して説明を省略し、上記実施の形態と異なる部分を中心に説明する。
【０１１３】
図４は、本実施の形態の画像表示装置が具備する変調回路の要部の概略構成を示した回路図である。
【０１１４】
同図に示す出力回路３１は、入力画像信号に応じて複数の定電圧電源Ｖ２，Ｖ１，Ｖ０からの出力を制御し、列配線に対して変調信号を出力する回路であり、定電圧電源Ｖ２の出力をオンオフ制御するスイッチ手段としての出力部２６と、定電圧電源Ｖ１の出力をオンオフ制御するスイッチ手段としての出力部２３と、定電圧電源Ｖ０の出力をオンオフ制御するスイッチ手段としての出力部２４とを備えている。
【０１１５】
出力部２３，２４の構成および作用については上記第２の実施の形態と同様であるので、説明を割愛する。
【０１１６】
定電圧電源Ｖ２の出力部２６は、４つのスイッチング素子から構成されている。スイッチング素子としてはトランジスタを好適に用いることができ、本実施の形態では、Ｐチャネル型のＭＯＳＦＥＴ１６Ａ，１６ＢとＮチャネル型のＭＯＳＦＥＴ１６Ｃ，１６Ｄとを組み合わせて用いている。
【０１１７】
２つのＰチャネル型のＭＯＳＦＥＴ１６Ａ，１６Ｂは、互いにオン抵抗が異なるものを選んでいる。また、２つのＮチャネル型のＭＯＳＦＥＴ１６Ｃ，１６Ｄも、互いにオン抵抗が異なるものを選んでいる。
【０１１８】
具体的には、ＭＯＳＦＥＴ１６Ａ，１６Ｂ，１６Ｃ，１６Ｄのオン抵抗をそれぞれＲ１６Ａ，Ｒ１６Ｂ，Ｒ１６Ｃ，Ｒ１６Ｄとすると、
Ｒ１６Ａ＜Ｒ１６Ｂ
Ｒ１６Ｃ＜Ｒ１６Ｄ
の関係を満たすように選ぶ。
【０１１９】
４つのＭＯＳＦＥＴ１６Ａ，１６Ｂ，１６Ｃ，１６Ｄは、並列接続されており、各々のソース端子には定電圧電源Ｖ２が供給され、ドレイン端子は列配線端子ＯＵＴに接続されている。
【０１２０】
２つのＰチャネル型のＭＯＳＦＥＴ１６Ａ，１６Ｂのバッグゲート端子は、回路内の最高電位に接続され、一方、２つのＮチャネル型のＭＯＳＦＥＴ１６Ｃ，１６Ｄのバッグゲート端子は、回路内の最低電位に接続される。
【０１２１】
Ｐチャネル型のＭＯＳＦＥＴ１６ＡとＮチャネル型のＭＯＳＦＥＴ１６Ｃは、制御電源１２（電圧Ｖｓ２）を共通にして並列に接続されている。ただし、ＭＯＳＦＥＴ１６Ａのゲート端子は制御電源１２に直接接続されているが、ＭＯＳＦＥＴ１６Ｃのゲート端子は、制御電源１２の電圧レベルを反転するためのインバータ１５を介して制御電源１２に接続される。
【０１２２】
また、Ｐチャネル型のＭＯＳＦＥＴ１６ＢとＮチャネル型のＭＯＳＦＥＴ１６Ｄは、制御電源１２（電圧Ｖｗ２）を共通にして並列に接続されている。ただし、上記と同様にＮチャネル型のＭＯＳＦＥＴ１６Ｄのゲート端子は、インバータ１５を介して制御電源に接続される。
【０１２３】
図５は、出力回路の出力波形、すなわち変調回路から印加される変調信号の電位波形を示している。なお、図５の実線が本実施の形態による出力波形を示し、点線が従来例による出力波形を示している。
【０１２４】
図中の左側の出力波形では、変調信号の電位をＶ０→Ｖ１→Ｖ２→Ｖ１→Ｖ０と変化させており、右側の出力波形では、変調信号の電位をＶ０→Ｖ２→Ｖ０と変化させている。いずれの場合も、各出力部２３，２４，２６においてオン抵抗の大きいスイッチング素子から順次オンすることによって、定電圧電源からの出力を段階的に遷移させて定常電位に至らせている。
【０１２５】
したがって、本実施の形態の構成のように電圧レベルを増加させた場合であっても、各定電圧電源の出力部ごとに本発明のスイッチ手段を適用することにより、上記実施の形態と同様の効果を得ることができる。なお、電圧レベルが４以上の場合にも適用可能であることはいうまでもない。
【０１２６】
また、本実施の形態でもＰチャネル型とＮチャネル型のトランジスタを併用しているので、バックゲート効果によるＭＯＳＦＥＴのオン抵抗の変化を相殺することができ、より厳密な階調制御が可能となる。
【０１２７】
また、本実施の形態のように電圧レベルを３レベル以上にした場合、変調回路では、入力画像信号の値に応じて各スイッチング素子のオン−オフタイミングを制御することによって、変調信号のパルス幅および振幅を変化させ、電子放出素子からの電子放出量、すなわち表示画像の輝度を調整することができる。
【０１２８】
（第４の実施の形態）
図６は、本発明の第４の実施形態に係る変調装置の構成を示している。
【０１２９】
変調装置１１１ａは、主として、最終出力部１１２、前段出力部１１３、制御信号生成部１１４、変調信号電圧を供給する電圧源（変調信号電源）１１５、前段出力部１１３から最終出力部１１２に出力されるハイレベル電圧を供給する電圧源（可変電源）１１６、前段出力部１１３から最終出力部１１２に出力されるローレベル電圧を供給する電圧源（定電源）１１７を備える。
【０１３０】
最終出力部１１２は、ＭＯＳＦＥＴ等で構成され、ソース端子Ｖｎには、電源１１５を接続し、ドレイン端子ｏｕｔには列電極を接続する。ゲート端子Ｖｉｎｎは、前段出力部１１３からの出力を入力する。
【０１３１】
前段出力部１１３は、最終出力部１１２の前段であり、ハイレベル電圧端子Ｖｇｈに可変可能な電源１１６を接続し、ローレベル電圧端子Ｖｇｌに電源１１７を接続する。前段出力部１１３の動作を制御するための制御端子Ｖｃｏｎｔに、制御信号生成部１１４から出力された信号を入力する。
【０１３２】
本実施の形態の特徴は、電圧源１１６の電圧値Ｖ０ｇｈを制御することで、前段出力部１１３から出力されるハイレベルの電圧値を可変し、最終出力部１１２のオン抵抗を可変することができる点である。
【０１３３】
本発明の第４の実施形態の動作原理及びその効果について図７及び図８を用いて説明する。
【０１３４】
図７は、本案第１の実施の形態にて示した、最終出力段のＭＯＳＦＥＴを表したものである。
【０１３５】
図８は、ＭＯＳＦＥＴのドレイン−ソース間電圧（Ｖｄｓ）に対する、ドレイン−ソース間電流（Ｉｄｓ）とゲート−ソース間電圧の関係を示したものである。
【０１３６】
ＮｃｈのＭＯＳＦＥＴは、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ以下（ローレベル）の時にはオフ状態であり、Ｖｔｈ以上（ハイレベル）の時にオン状態となる。図８に示すように、Ｖｇｓが大きくなるにつれ、Ｉｄｓが大きくなっていることがわかる。これは、ゲート電圧が大きくなると、ＭＯＳＦＥＴのオン抵抗が小さくなり、ゲート電圧が小さくなると、ＭＯＳＦＥＴのオン抵抗が大きくなること意味している。
【０１３７】
本実施の形態では、この特性を利用して最終出力部のＭＯＳＦＥＴのゲート端子に印加する電圧レベルを、前段出力部で制御することで、変調回路のオン抵抗を可変することを特徴としている。したがって、前段出力部の構成として、電源電圧の電圧値によって、出力電圧が可変する構成、例えば、図９に示すような、インバータ構成で実現することができる。
【０１３８】
なお、前段出力部の構成は、これに限らず、上述した条件、すなわち電源電圧の電圧値によって、出力電圧を可変することができる回路構成であればよい。
【０１３９】
本案の効果を、図１０を用いて説明する。
【０１４０】
図１０は、電源１１６を可変した時の端子Ｖｉｎｎ及び端子ｏｕｔの電圧波形を表している。ただし、オン抵抗による電圧降下は、本実施の形態では小さいため無視している。
【０１４１】
ここで、端子ｏｕｔには、図示していない最終出力部によって、ＧＮＤ電位が出力されている。このときＧＮＤ電位から、電圧Ｖ０に遷移する場合を例に説明する。
【０１４２】
電源１１６の電圧をＶ０ｇｈ１とし、制御信号生成部１１４から前段出力部１１３に、ローレベルからハイレベルを出力するための制御信号を入力する。その時端子Ｖｉｎｎに出力される電圧波形は、図１０（Ａ）の（ａ）のようになる。この電圧波形が最終出力部のＭＯＳＦＥＴのゲート端子に入力されると、端子ｏｕｔに図１０（Ｂ）の（ａ）の電圧波形が出力される。
【０１４３】
次に、電源１１６の電圧をＶ０ｇｈ２とした時の電圧波形を説明する。
【０１４４】
制御信号生成部１１４から前段出力部１１３に、ローレベルからハイレベルを出力する制御信号を入力する。その時端子Ｖｉｎｎに出力される電圧波形は、図１０（Ａ）の（ｂ）のようになる。この電圧波形が最終出力部のＭＯＳＦＥＴのゲート端子に入力されると、端子ｏｕｔに図１０（Ｂ）の（ｂ）の電圧波形が出力される。つまり、ＭＯＳＦＥＴに入力した電圧値がＶ０ｇｈ１からＶ０ｇｈ２に下がることで、ＭＯＳＦＥＴに印加されるＶｇｓが小さくなり、オン抵抗が大きくなる。その結果、端子ｏｕｔに出力される電圧波形は、ややなまったような波形になる。
【０１４５】
次に、電源１１６の電圧をＶ０ｇｈ３とした時の電圧波形を説明する。
【０１４６】
制御信号生成部１１４から前段出力部１１３に、ローレベルからハイレベルを出力する制御信号を入力する。その時端子Ｖｉｎｎに出力される電圧波形は、図１０（Ａ）の（ｃ）のようになる。この電圧波形が最終出力部のＭＯＳＦＥＴのゲート端子に入力されると、端子ｏｕｔに図１０（Ｂ）の（ｃ）の電圧波形が出力される。つまり、ＭＯＳＦＥＴに入力した電圧値がＶ０ｇｈ３に下がることで、ＭＯＳＦＥＴに印加されるＶｇｓがさらに小さくなり、オン抵抗が大きくなる。その結果、端子ｏｕｔに出力される電圧波形は、さらになまったような波形になる。
【０１４７】
以上のことから分かるように、本発明の実施の形態により、駆動する負荷が変動しても、電源電圧を可変することで、変調回路のオン抵抗を可変することができる。このことから変調回路の駆動能力を常に最適化するができるため、前出の問題を解決することができる。
【０１４８】
（第５の実施の形態）
図１１は、本発明の第５の実施の形態を示している。
【０１４９】
本実施形態に係る変調装置１１１ｂは、最終出力部１１２ａ，１１２ｂ、前段出力部１１３ａ，１１３ｂ、制御信号生成部１１４ａ、変調信号電圧を供給する電圧源（変調信号電源）１１５ａ、前段出力部１１３ａから出力されるハイレベル電圧を供給する電圧源（第１の可変電源）１１６ａ、前段出力部１１３ｂから出力されるハイレベル電圧を供給する電圧源（第２の定電源）１１６ｂ、前段出力部１１３ａから出力されるローレベル電圧を供給する電圧源（第１の定電源）１１７ａ、前段出力部１１３ｂから出力されるローレベル電圧を供給する電圧源（第２の可変電源）１１７ｂ、制御信号を反転するインバータ（制御信号反転回路）１１８ａを備える。
【０１５０】
第４の実施の形態と異なる点は、電圧Ｖ０を出力するための最終出力部をＰｃｈとＮｃｈで構成し、それぞれを並列接続している点であり、このＰｃｈ用のＭＯＳＦＥＴを動作させるための前段出力部１１３ｂ、インバータ１１８ａを新たに搭載している点である。
【０１５１】
また、前段出力部１１３ａ、及び１１３ｂの端子Ｖｇｈ、及びＶｇｌに供給される電源が別になっており、特に電源１１６ａ、及び電源１１７ｂは可変できるようになっている。
【０１５２】
さらに、制御信号生成部１１４ａから送出された制御信号を、前段出力部１１３ａには直接入力し、前段出力部１１３ｂには、インバータ１１８ａで反転した後に入力している。
【０１５３】
本実施形態の効果を説明する。
【０１５４】
なお、Ｎｃｈ側の効果は、本発明の第４の実施の形態と同様であるため割愛し、Ｐｃｈ側の効果を、図１２を用いて説明する。
【０１５５】
図１２は、電源１１７ｂを可変した時の端子Ｖｉｎｐ及び端子ｏｕｔの電圧波形を表している。
【０１５６】
ここで、端子ｏｕｔには、図示していない最終出力部によって、ＧＮＤ電位が出力されている。このときＧＮＤ電位から、電圧Ｖ０に遷移する場合を例に説明する。
【０１５７】
電源１１７ｂの電圧をＶ０ｇｌ１とし、制御信号生成部１１４ａから、インバータ１１８ａを介して、前段出力部１１３ｂに、ハイレベルからローレベルを出力するための制御信号を入力する。その時端子Ｖｉｎｐに出力される電圧波形は、図１２（Ａ）の（ａ）のようになる。この電圧波形が最終出力部のＭＯＳＦＥＴのゲート端子に入力されると、端子ｏｕｔに図９（Ｂ）の（ａ）の電圧波形が出力される。
【０１５８】
次に、電源１１７ｂの電圧をＶ０ｇｌ２とした時の電圧波形を説明する。
【０１５９】
制御信号生成部１１４ａから、インバータ１１８ａを介して、前段出力部１１３ｂに、ハイレベルからローレベルを出力するための制御信号を入力する。その時端子Ｖｉｎｐに出力される電圧波形は、図１２（Ａ）の（ｂ）のようになる。この電圧波形が最終出力部のＭＯＳＦＥＴのゲート端子に入力されると、端子ｏｕｔに図１２（Ｂ）の（ｂ）の電圧波形が出力される。つまり、ＭＯＳＦＥＴに入力した電圧値がＶ０ｇｌ１からＶ０ｇｈｌ２に上がることで、ＭＯＳＦＥＴに印加されるＶｇｓが小さくなり、オン抵抗が大きくなる。その結果、端子ｏｕｔに出力される電圧波形は、ややなまったような波形になる。
【０１６０】
次に、電源１１７ｂの電圧をＶ０ｇｌ３とした時の電圧波形を説明する。
【０１６１】
制御信号生成部１１４ａから、インバータ１１８ａを介して、前段出力部１１３ｂに、ハイレベルからローレベルを出力するための制御信号を入力する。その時端子Ｖｉｎｐに出力される電圧波形は、図１２（Ａ）の（ｃ）のようになる。この電圧波形が最終出力部のＭＯＳＦＥＴのゲート端子に入力されると、端子ｏｕｔに図１２（Ｂ）の（ｃ）の電圧波形が出力される。つまり、ＭＯＳＦＥＴに入力した電圧値がＶ０ｇｌ３に上がることで、ＭＯＳＦＥＴに印加されるＶｇｓさらに小さくなり、オン抵抗が大きくなる。
【０１６２】
その結果、端子ｏｕｔに出力される電圧波形は、さらになまったような波形になる。
【０１６３】
以上のことから分かるように、本実施の形態を適用することにより、駆動する負荷が変動しても、電源電圧を可変することで、変調回路のオン抵抗を可変することができる。このことから変調回路の駆動能力を常に最適化するができるため、前出の問題を解決することができる。また各出力部をＰｃｈ・Ｎｃｈを併用することで、バックゲート効果によるＭＯＳＦＥＴのオン抵抗の変化を相殺することができ、より厳密な階調制御が可能となる。
【０１６４】
（第６の実施の形態）
図１３は、本発明の第６の実施の形態に係る変調装置の構成を示している。
【０１６５】
変調装置１１１ｃは、第１の最終出力部１１２ａ，１１２ｂ、第２の最終出力部１１２ｃ，１１２ｄ、前段出力部（第１及び第２の電源切替回路）１１３ａ，１１３ｂ、前段出力部（第３及び第４の電源切替回路）１１３ｃ，１１３ｄ、前段出力部１１３ａ，１１３ｂに対する制御信号を生成する制御信号生成部１１４ａ、前段出力部１１３ｃ，１１３ｄに対する制御信号を生成する制御信号生成部１１４ｂ、変調信号電圧を供給する電圧源（第１の変調信号電源）１１５ａ、変調信号電圧を供給する電圧源（第２の変調信号電源）１１５ｂ、前段出力部１１３ａから出力されるハイレベル電圧を供給する電圧源（第１の可変電源）１１６ａ、前段出力部１１３ｂから出力されるハイレベル電圧を供給する電圧源（第２の定電源）１１６ｂ、前段出力部１１３ｃから出力されるハイレベル電圧を供給する電圧源（第３の可変電圧電源）１１６ｃ、前段出力部１１３ｄから出力されるハイレベル電圧を供給する電圧源（第４の定電源）１１６ｄ、前段出力部１１３ａから出力されるローレベル電圧を供給する電圧源（第１の定電源）１１７ａ、前段出力部１１３ｂから出力されるローレベル電圧を供給する電圧源（第２の可変電源）１１７ｂ、前段出力部１１３ｃから出力されるローレベル電圧を供給する電圧源（第３の定電源）１１７ｃ、前段出力部１１３ｄから出力されるローレベル電圧を供給する電圧源（第４の可変電源）１１７ｄ、制御信号を反転するインバータ（第１の制御信号反転回路）１１８ａ、制御信号を反転するインバータ（第２の制御信号反転回路）１１８ｂを備える。
【０１６６】
本実施形態は、出力する電圧レベルを２レベルにした場合の構成を示している第４及び第５の実施形態と異なる点は、電圧Ｖ０を出力するための回路と、電圧Ｖ１を出力するための回路が独立している点であり、本実施形態では、制御信号生成部１１４ａ、及び１１４ｂにより独立した動作が可能である。
【０１６７】
なお、本実施形態の構成、及び動作原理は、第５の実施形態と同様なため、説明は割愛する。
【０１６８】
本実施形態の効果を説明する。
【０１６９】
本実施形態を適用することにより、駆動する負荷が変動しても、電源電圧を可変することで、変調回路のオン抵抗を可変することができる。このことから変調回路の駆動能力を常に最適化するができるため、前出の問題を解決することができる。さらに各出力部をＰｃｈ・Ｎｃｈを併用することで、バックゲート効果によるＭＯＳＦＥＴのオン抵抗の変化を相殺することができ、より厳密な階調制御が可能となる。
【０１７０】
なお、本実施形態では出力する電圧レベルが２レベルの場合について述べたが、３レベル以上においても適用可能であることはいうまでもない。
【０１７１】
（その他の実施の形態）
上記各実施の形態においては、変調信号における印加時の信号の電位の望ましくない変動を抑制するための構成を説明したが、走査信号に対しても、同様の構成によって、印加時の信号の電位の望ましくない変動を抑制することができる。
【０１７２】
【発明の効果】
以上説明したように、本発明により、画像表示装置において信号を配線に印加する時の信号の電位の望ましくない変動を抑制できるようになった。
【０１７３】
また、信号を印加する回路の動作条件を最適なものに変更可能な構成を実現できた。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る変調回路の要部の概略構成を示した回路図である。
【図２】本発明の第１の実施の形態に係る変調回路の出力回路の出力波形の一例を示す図である。
【図３】本発明の第２の実施の形態に係る変調回路の要部の概略構成を示した回路図である。
【図４】本発明の第３の実施の形態に係る変調回路の要部の概略構成を示した回路図である。
【図５】本発明の第３の実施の形態に係る変調回路の出力回路の出力波形の一例を示す図である。
【図６】本発明の第４の実施の形態に係る変調装置の概略構成を示すブロック図である。
【図７】ＭＯＳＦＥＴの動作を説明するための図である。
【図８】ＭＯＳＦＥＴのＩ−Ｖ特性を示す図である。
【図９】前段出力部を構成するインバータを示す図である。
【図１０】図１０（Ａ）は本発明の第１の実施形態における端子Ｖｉｎｎの電圧波形、図１０（Ｂ）は同端子ｏｕｔの電圧波形を示す図である。
【図１１】本発明の第５の実施形態に係る変調装置の概略構成を示すブロック図である。
【図１２】図１２（Ａ）は本発明の第５の実施形態における端子Ｖｉｎｐの電圧波形、図１２（Ｂ）は同端子ｏｕｔの電圧波形を示す図である。
【図１３】本発明の第６の実施形態に係る変調装置の概略構成を示すブロック図である。
【図１４】マルチ電子源の模式図である。
【図１５】表面伝導型放出素子を駆動するための駆動波形例を示す図である。
【図１６】表面伝導型放出素子を単純マトリックス配線した画像表示装置の概略構成を示す平面図である。
【図１７】画像表示装置の要部の概略構成を示す斜視図である。
【図１８】電圧スイッチングの際に発生する電気的なノイズを説明するための図である。
【符号の説明】
１　画像表示部
２　表面伝導型放出素子
３，３Ａ　変調回路
４　走査回路
５　列配線
６　行配線
７　基板
８　メタルバック
９　蛍光面
１０　基板
１１　出力回路
１２　制御電源
１３　出力部
１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ　ＭＯＳＦＥＴ
１４　出力部
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ　ＭＯＳＦＥＴ
１５　インバータ
１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ　ＭＯＳＦＥＴ
２１　出力回路
２３，２４，２６　出力部
３１　出力回路
１１１ａ〜ｃ　　変調装置
１１２，１１２ａ〜ｄ　最終出力部
１１３，１１３ａ〜ｄ　前段出力部
１１４ａ，１１４ｂ　制御信号生成部
１１５ａ，１１５ｂ　変調信号用電源
１１６，１１６ａ〜ｄ　前段出力部用ハイレベル電圧電源
１１７，１１７ａ〜ｄ　前段出力部用ローレベル電圧電源
１１８ａ，１１８ｂ　インバータ
【図１】
2004004429.tif 000003
【図２】
2004004429.tif 000004
【図３】
2004004429.tif 000005
【図４】
2004004429.tif 000006
【図５】
2004004429.tif 000007
【図６】
2004004429.tif 000008
【図７】
2004004429.tif 000009
【図８】
2004004429.tif 000010
【図９】
2004004429.tif 000011
【図１０】
2004004429.tif 000012
【図１１】
2004004429.tif 000013
【図１２】
2004004429.tif 000014
【図１３】
2004004429.tif 000015
【図１４】
2004004429.tif 000016
【図１５】
2004004429.tif 000017
【図１６】
2004004429.tif 000018
【図１７】
2004004429.tif 000019
【図１８】
2004004429.tif 000020