(57)【要約】【課題】複数の回路ブロックを備える半導体集積回路において、各回路ブロックで発生する貫通電流のピーク値の累積値を平均化し、固有の位相を有するノイズを抑制する。【解決手段】半導体集積回路１において、選択信号生成乱数発生回路４２は、反転信号Ｕの立ち上がり毎に設定範囲内でランダムに変化する選択信号Ｓを生成し、セレクタ４３は、選択信号Ｓが指示する内容に応じて、遅延クロック信号Ｃ１、Ｃ２、Ｃ３が入力される入力端と出力端との接続を切り換えることにより、各々の回路ブロックに、遅延時間の異なる遅延クロック信号をランダムに供給する。【選択図】        図１
2004348466.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作する複数の回路ブロックに、クロック信号供給源から供給されるクロック信号を分配供給するクロック信号分配回路において、
前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成する遅延クロック信号生成部と、
前記遅延クロック信号生成部により生成された複数の遅延クロック信号をランダムに切り換えて前記複数の回路ブロックの各々に分配する分配部と、
を備えることを特徴とするクロック信号分配回路。
【請求項２】
前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、前記複数の回路ブロックの各々に分配する複数の遅延クロック信号をランダムに切り換えることを特徴とする請求項１に記載のクロック信号分配回路。
【請求項３】
クロック信号に同期して動作する複数の回路ブロックと、クロック信号供給源から供給されるクロック信号を前記複数の回路ブロックに分配供給するクロック信号分配回路とを備える半導体集積回路において、
前記クロック信号分配回路は、
前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成する遅延クロック信号生成部と、
前記遅延クロック信号生成部により生成された複数の遅延クロック信号をランダムに切り換えて前記複数の回路ブロックの各々に分配する分配部と、
を備えることを特徴とする半導体集積回路。
【請求項４】
前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、前記複数の回路ブロックの各々に分配する複数の遅延クロック信号をランダムに切り換えることを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号を複数の回路ブロックに分配供給するクロック信号分配回路及びこのクロック信号分配回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、同期回路で構成され、独立した機能ブロックが複数搭載されるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）等の半導体集積回路は、各機能ブロックにおいて、同一のクロック信号供給源に接続される全てのフリップフロップ（以下、「ＦＦ」と称す。）の数（ファンアウト）を調べ、クロックスキューを調整し、各々のＦＦに供給されるクロック信号の遅延を同等にするようにクロックツリーを構成することにより、半導体集積回路全体の同期性を保つように設計される。このような回路構成は、最大動作周波数の向上を主眼とした場合に特に有効である。
【０００３】
しかしながら、同一のクロック信号により駆動される各機能ブロックは、供給されるクロック信号のスイッチングにて同時に動作するため、多機能ＡＳＩＣの高集積化が進むにつれ、各機能ブロックのセル内で発生した貫通電流が合算され、極めて短時間に大量の貫通電流が発生するという問題がある。貫通電流の発生は、ＡＳＩＣ内の電源電圧の低下を招き、消費電力の増加や、ＡＳＩＣと同一の回路基板上に設けられた他の回路の誤動作の原因となる。また、貫通電流の高調波成分は、ノイズ源にもなり、他の回路や機器等に放射電磁雑音（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｆｅｒｅｎｃｅ）を及ぼす恐れがある。このため、放射電磁雑音をＶＣＣＩなどの国内規格、ＩＥＣなどの国際規格等で定められた規格値以下に低減しなければならない。
【０００４】
このような問題を解決する方法として、特許文献１では、各機能ブロック（特許文献１では、「メガセル」と表記。）に、基本クロック信号と、基本クロック信号から生成される遅延クロック信号を供給し、必要に応じて切り換えをすることによって、同時スイッチングノイズを抑える方法が開示されている。また、特許文献２では、クロックツリー内に、各遅延クロック信号が入力されるレジスタにおけるホールドを保障する範囲内の遅延素子を、各クロックバッファ間に挿入することにより、同時スイッチングノイズの影響を緩和する方法が開示されている。
【０００５】
このような従来の半導体集積回路の一例を図３に示す。図３の半導体集積回路は、機能ブロックが３つ（回路ブロックＡ、Ｂ、Ｃ）ある場合を示しており、クロック信号供給源から供給されるクロック信号Ｃを遅延する３つの遅延素子を直列に接続してなる遅延クロック信号生成部を設け、３段目の遅延素子から出力される遅延クロック信号ＣＸを回路ブロックＡに、２段目の遅延素子から出力される遅延ブロック信号ＣＹを回路ブロックＢに、１段目の遅延素子から出力される遅延クロック信号ＣＺを回路ブロックＣに供給するように構成されている。
【０００６】
各遅延クロック信号ＣＸ、ＣＹ、ＣＺの遅延値はそれぞれ異なるので、各回路ブロックＡ、Ｂ、Ｃの動作を開始するタイミングもずれる。その結果、図４に示すように、各遅延クロック信号ＣＸ、ＣＹ、ＣＺのタイミングに応じて、各回路ブロックＡ、Ｂ、Ｃ内で貫通電流が発生するタイミングが異なり、貫通電流の発生量のピーク値を大きく減少させることができる。
【０００７】
しかしながら、図３に示した半導体集積回路では、回路ブロックＡに遅延クロック信号ＣＸ、回路ブロックＢに遅延クロック信号ＣＹ、回路ブロックＣに遅延クロック信号ＣＺをそれぞれ供給するようにしており、各回路ブロックに供給される遅延クロック信号は固定されていたため、図４に示すように、クロック信号供給源から半導体集積回路にクロック信号が供給される毎に、常に同じ位相で貫通電流が発生することになる。このように、図３に示した半導体集積回路では、各回路ブロックで発生する貫通電流は、各回路ブロック毎に入力される遅延クロック信号の周期に依存するため、各機能ブロックで発生する同時スイッチングノイズは、各機能ブロックに入力される遅延クロック信号毎に、固有の位相を有することとなる。従って、同一エネルギーのピークが累積されることになり、同時スイッチングノイズ自体を緩和することはできるが、固有の位相を有するノイズの発生は抑制されていないという問題がある。
【０００８】
この問題を解決する方法の一つとして、カウンタを用いて各回路ブロックに供給する遅延クロック信号をローテーションすることにより、貫通電流が発生する位相を変化させる方法がある。この方法を実現するためには、例えば、図３で示した半導体集積回路に、図５に示すように、各回路ブロックに出力する遅延クロック信号を選択するための選択信号を生成する選択信号生成カウンタと、選択信号に従って各回路ブロックに遅延クロック信号を分配供給するセレクタを設けるようにすればよい。
【０００９】
図５において、選択信号生成カウンタで生成される選択信号Ｓを、０、１、２の三種類とし、セレクタから回路ブロックＡ、Ｂ、Ｃに出力する遅延クロック信号をそれぞれ、Ｄ１、Ｄ２、Ｄ３とする。また、Ｓ＝０のとき、Ｄ１＝ＣＺ、Ｄ２＝ＣＹ、Ｄ３＝ＣＸとし、Ｓ＝１のとき、Ｄ１＝ＣＹ、Ｄ２＝ＣＸ、Ｄ３＝ＣＺとし、Ｓ＝２のとき、Ｄ１＝ＣＸ、Ｄ２＝ＣＺ、Ｄ３＝ＣＹとする。
【００１０】
選択信号生成カウンタにおいて、選択信号Ｓが０→１→２→０のようにローテンションする場合、遅延クロック信号の立ち上がりエッジで発生する貫通電流を図６に示す。各回路ブロックに供給する遅延クロック信号をローテーションするようにすると、図６に示すように、各回路ブロックに供給する遅延クロック信号は固定されず、遅延クロック信号の周期に対応する固有のノイズの発生を抑制することができる。
【００１１】
【特許文献１】
特開平１０−９１２７４号公報
【特許文献２】
特開平１１−１１１８５４号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、図５に示すような半導体集積回路では、遅延クロック信号の周期に対応する固有のノイズの発生を抑制することはできるが、カウンタを用いて遅延クロック信号をローテーションしているため、図６に示すように、カウンタのローテーションの周期が固定されているため、カウンタのローテーションの周期では、常に同じ位相で貫通電流が発生することになり、固有の位相ノイズが完全に抑制されていないという問題があった。
【００１３】
本発明の課題は、複数の回路ブロックを備える半導体集積回路において、各回路ブロックで発生する貫通電流のピーク値の累積値を平均化し、固有の位相を有するノイズを抑制することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、クロック信号に同期して動作する複数の回路ブロックに、クロック信号供給源から供給されるクロック信号を分配供給するクロック信号分配回路において、前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成する遅延クロック信号生成部と、前記遅延クロック信号生成部により生成された複数の遅延クロック信号をランダムに切り換えて前記複数の回路ブロックの各々に分配する分配部と、を備えることを特徴としている。
【００１５】
請求項２に記載の発明は、請求項１に記載のクロック信号分配回路において、前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、前記複数の回路ブロックの各々に分配する複数の遅延クロック信号をランダムに切り換えることを特徴としている。
【００１６】
請求項３に記載の発明は、クロック信号に同期して動作する複数の回路ブロックと、クロック信号供給源から供給されるクロック信号を前記複数の回路ブロックに分配供給するクロック信号分配回路とを備える半導体集積回路において、前記クロック信号分配回路は、前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成する遅延クロック信号生成部と、前記遅延クロック信号生成部により生成された複数の遅延クロック信号をランダムに切り換えて前記複数の回路ブロックの各々に分配する分配部と、を備えることを特徴としている。
【００１７】
請求項４に記載の発明は、請求項３に記載の半導体集積回路において、前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、前記複数の回路ブロックの各々に分配する複数の遅延クロック信号をランダムに切り換えることを特徴としている。
【００１８】
本発明によれば、半導体集積回路が備える回路ブロック毎に、遅延時間の異なる遅延クロック信号をランダムに分配することにより、全ての回路ブロックに同一のクロック信号を供給した場合に比べて、各回路ブロックで発生する貫通電流のピーク値の累積値は平均化され、ノイズの位相が分散されることで、マクロな視点においてノイズを低減させることができる。従って、半導体集積回路の信頼性を向上させることができる。
【００１９】
また、分配部により、最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックに供給する遅延クロック信号をランダムに切り換えるようにしたことにより、分配部による切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングをずらすことができ、各回路ブロックの誤動作を防止することができる。
【００２０】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
まず、構成を説明する。
【００２１】
図１に本実施の形態における半導体集積回路としてのＡＳＩＣ１を示す。ＡＳＩＣ１は、特定のユーザの特定用途に使用するために設計される集積回路であり、複数の回路ブロックＡ、Ｂ、Ｃと、クロック信号供給源（図示略）から供給されたクロック信号Ｃ０を回路ブロックＡ、Ｂ、Ｃに分配供給するクロック信号分配回路２により構成される。
【００２２】
各回路ブロックＡ、Ｂ、Ｃは、ＡＮＤ、ＯＲ、ＮＯＴ、クロック信号に同期して動作するフリップフロップの理論セル等から構成されている。回路ブロックＡ、Ｂ、Ｃは、入力された遅延クロック信号の立ち上がりエッジに同期して動作する。なお、本実施の形態においては、図１に模式的に示すように、各回路ブロックＡ、Ｂ、Ｃの集積度（規模）には差があるものとし、それぞれの集積度を回路ブロックＣ＞回路ブロックＡ＞回路ブロックＢとして説明する。
【００２３】
クロック信号分配回路２は、クロック信号Ｃ０を遅延して遅延値の異なる複数の遅延クロック信号Ｃ１、Ｃ２、Ｃ３を生成する遅延クロック信号生成部３と、遅延クロック信号生成部３により生成された遅延クロック信号Ｃ１、Ｃ２、Ｃ３を内部クロック信号（Ｄ１、Ｄ２、Ｄ３）として各回路ブロックＡ、Ｂ、Ｃにそれぞれ分配する分配部４から構成される。
【００２４】
遅延クロック信号生成部３は、３つの遅延素子３１、３２、３３が直列に接続されて構成されている。クロック信号Ｃ０は、３つの遅延素子３１、３２、３３のうち１段目の遅延素子３１に供給される。
【００２５】
遅延素子３１は、クロック信号Ｃ０を遅延して第１の遅延クロック信号Ｃ１を生成し、２段目の遅延素子３２及び分配部４に出力する。２段目の遅延素子３２は、第１の遅延クロック信号Ｃ１を更に遅延して第２の遅延クロック信号Ｃ２を生成し、３段目の遅延素子３３及び分配部４に出力する。３段目の遅延素子３３は、第２の遅延クロック信号Ｃ２を更に遅延して第３の遅延クロック信号Ｃ３を生成し、分配部４に出力する。
【００２６】
なお、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３のクロック信号Ｃ０からの遅延値は、Ｃ１＜Ｃ２＜Ｃ３であり、何れも、各回路ブロックＡ、Ｂ、Ｃに備えられるフリップフロップのセットアップタイム及びホールドタイムを満たす範囲内に設定されている。
【００２７】
分配部４は、第３の遅延クロック信号Ｃ３の反転信号Ｕを生成するインバータ４１と、反転信号Ｕの入力に応じて選択信号Ｓを生成する選択信号生成乱数発生回路４２と、選択信号Ｓに応じて各回路ブロックＡ、Ｂ、Ｃに分配する遅延クロック信号Ｃ１、Ｃ２、Ｃ３をランダムに切り換えて回路ブロックに分配供給するセレクタ４３から構成される。
【００２８】
インバータ４１は、３段目の遅延素子３３の出力端と選択信号生成乱数発生回路４２の入力端の間に接続されている。インバータ４１は、遅延素子３３から入力される第３の遅延クロック信号Ｃ３を反転し、生成した反転信号Ｕを選択信号生成乱数発生回路４２に出力する。
【００２９】
選択信号生成乱数発生回路４２は、入力された反転信号Ｕの立ち上がりエッジに同期して、設定範囲内の乱数（擬似乱数）を生成し、その乱数に対応する選択信号Ｓをセレクタ４３に出力する。この選択信号Ｓは、０、１、２の何れかの値を示し、セレクタ４３に対し、遅延クロック信号Ｃ１、Ｃ２、Ｃ３をどの回路ブロックに分配するかを指示するものである。
【００３０】
セレクタ４３は、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３及び選択信号Ｓが入力される入力端と、回路ブロックＡ、Ｂ、Ｃの各々の入力端に接続される出力端を備えている。セレクタ４３は、選択信号Ｓが指示する内容に応じて、遅延クロック信号Ｃ１、Ｃ２、Ｃ３が入力される入力端と出力端との接続を切り換える。
【００３１】
本実施の形態では、セレクタ４３から回路ブロックＡに供給される出力信号を選択遅延クロック信号Ｄ１とし、セレクタ４３から回路ブロックＢに供給される出力信号を選択遅延クロック信号Ｄ２とし、セレクタ４３から回路ブロックＣに供給される出力信号を選択遅延クロック信号Ｄ３とする。
【００３２】
また、本実施の形態では、選択信号Ｓ＝０のとき、Ｄ１＝Ｃ１、Ｄ２＝Ｃ２、Ｄ３＝Ｃ３とし、選択信号Ｓ＝１のとき、Ｄ１＝Ｃ２、Ｄ２＝Ｃ３、Ｄ３＝Ｃ１とし、選択信号Ｓ＝２のとき、Ｄ１＝Ｃ３、Ｄ２＝Ｃ１、Ｄ３＝Ｃ２とする。
【００３３】
次に、ＡＳＩＣ１の動作について説明する。
クロック信号供給源からクロック信号分配回路２にクロック信号Ｃ０が供給されると、遅延クロック信号生成部３の各遅延素子３１、３２、３３により、図２に示すように互いに遅延値の異なる第１の遅延クロック信号Ｃ１、第２の遅延クロック信号Ｃ２、第３の遅延クロック信号Ｃ３が生成される。これらの遅延クロック信号Ｃ１、Ｃ２、Ｃ３はセレクタ４３に入力される。
【００３４】
また、第３の遅延クロック信号Ｃ３は、セレクタ４３と共にインバータ４１に入力される。インバータ４１は、この第３の遅延クロック信号Ｃ３を反転し、図２に示すような反転信号Ｕを生成する。生成された反転信号Ｕは、選択信号生成乱数発生回路４２に出力される。
【００３５】
選択信号生成乱数発生回路４２では、反転信号Ｕの立ち上がりエッジに同期して、設定範囲内の乱数が生成され、その乱数に対応する選択信号Ｓがセレクタ４３に出力される。
【００３６】
選択信号Ｓ＝０のとき、セレクタ４３により、回路ブロックＡには、第１の遅延クロック信号Ｃ１が供給され、回路ブロックＢには、第２の遅延クロック信号Ｃ２が供給され、回路ブロックＣには、第３の遅延クロック信号Ｃ３が供給される。回路ブロックＡは、第１の遅延クロック信号Ｃ１の立ち上がりエッジに同期して動作し、回路ブロックＢは、第２の遅延クロック信号Ｃ２の立ち上がりエッジに同期して動作し、回路ブロックＣは、第３の遅延クロック信号Ｃ３の立ち上がりエッジに同期して動作する。各回路ブロックＡ、Ｂ、Ｃの動作に伴って、回路ブロックＡ、Ｂ、Ｃの順に貫通電流が発生する。
【００３７】
選択信号Ｓ＝１のとき、セレクタ４３により、回路ブロックＡには、第２の遅延クロック信号Ｃ２が供給され、回路ブロックＢには、第３の遅延クロック信号Ｃ３が供給され、回路ブロックＣには、第１の遅延クロック信号Ｃ１が供給される。回路ブロックＡは、第２の遅延クロック信号Ｃ２の立ち上がりエッジに同期して動作し、回路ブロックＢは、第３の遅延クロック信号Ｃ３の立ち上がりエッジに同期して動作し、回路ブロックＣは、第１の遅延クロック信号Ｃ１の立ち上がりエッジに同期して動作する。各回路ブロックＡ、Ｂ、Ｃの動作に伴って、回路ブロックＣ、Ａ、Ｂの順に貫通電流が発生する。
【００３８】
選択信号Ｓ＝２のとき、セレクタ４３により、回路ブロックＡには、第３の遅延クロック信号Ｃ３が供給され、回路ブロックＢには、第１の遅延クロック信号Ｃ１が供給され、回路ブロックＣには、第２の遅延クロック信号Ｃ２が供給される。回路ブロックＡは、第３の遅延クロック信号Ｃ３の立ち上がりエッジに同期して動作し、回路ブロックＢは、第１の遅延クロック信号Ｃ１の立ち上がりエッジに同期して動作し、回路ブロックＣは、第２の遅延クロック信号Ｃ２の立ち上がりエッジに同期して動作する。各回路ブロックＡ、Ｂ、Ｃの動作に伴って、回路ブロックＢ、Ｃ、Ａの順に貫通電流が発生する。
【００３９】
図２に、反転信号Ｕの立ち上がりエッジに同期して生成された乱数に従って、選択信号Ｓが、０、２、０、１、２、２、１、０、１…の順番で生成された場合の、各回路ブロックで発生した貫通電流を示す。
【００４０】
以上説明したＡＳＩＣ１によれば、選択信号生成乱数発生回路４２を用いることにより、各回路ブロックに入力される遅延クロック信号がランダムに変化するため、図２に示すように、回路ブロック毎に発生する貫通電流のピーク値の累積値は平均化され、ノイズの位相を分散されることで、マクロな視点においてノイズを低減させることができる。従って、ＡＳＩＣ１の信頼性を高めることができる。
【００４１】
また、選択信号生成乱数発生回路４２を遅延値が最大となる第３の遅延クロック信号Ｃ３の反転信号Ｕと同期させて選択信号Ｓを生成することにより、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３の信号レベルがＬｏｗのときにセレクタ４３の内部の接続を切り換えて、各回路ブロックＡ、Ｂ、Ｃに供給する遅延クロック信号を切り換えている。このため、接続を切り換える際にセレクタ４３が誤動作するのを防ぐことができ、入力端に入力した各遅延クロック信号Ｃ１、Ｃ２、Ｃ３を、選択信号Ｓの内容に応じた回路ブロックに確実に分配することができる。
【００４２】
また、セレクタ４３の内部の接続を切り換えるタイミングと、各回路ブロックＡ、Ｂ、Ｃが遅延クロック信号により動作を開始するタイミングとをずらすことができるため、同時スイッチングによるノイズの発生を防ぐことができるとともに各回路ブロックＡ、Ｂ、Ｃの誤動作を防止することができる。
【００４３】
また、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３の遅延値は、各回路ブロックＡ、Ｂ、Ｃに備えられるフリップフロップのセットアップタイム及びホールドタイムを満たす範囲内であるため、各回路ブロックＡ、Ｂ、Ｃの動作タイミングをずらしても、ＡＳＩＣ１全体としての同期性を保つことができる。
【００４４】
なお、本実施の形態における記述内容は、本発明の趣旨を逸脱しない範囲において適宜変更可能である。
【００４５】
例えば、ＡＳＩＣ１が備える回路ブロックの数、遅延クロック信号生成部３が備える遅延素子の数は限定されるものではない。また、遅延クロック信号生成部３の構成は、クロック信号供給源から供給されるクロック信号Ｃ０から遅延値の異なる複数の遅延クロック信号を生成することができるものであれば、上記構成に限定されるものではない。
【００４６】
【発明の効果】
本発明によれば、半導体集積回路が備える回路ブロック毎に、遅延時間の異なる遅延クロック信号をランダムに分配することにより、全ての回路ブロックに同一のクロック信号を供給した場合に比べて、各回路ブロックで発生する貫通電流のピーク値の累積値は平均化され、ノイズの位相が分散されることで、マクロな視点においてノイズを低減させることができる。従って、半導体集積回路の信頼性を向上させることができる。
【００４７】
また、分配部により、最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックに供給する遅延クロック信号をランダムに切り換えるようにしたことにより、分配部による切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングをずらすことができ、各回路ブロックの誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明に係るクロック信号分配回路２及びＡＳＩＣ（半導体集積回路）１の回路構成の一例を示すブロック図。
【図２】図１のクロック信号分配回路２により生成される各種信号の波形と、各回路ブロックで発生する貫通電流を示す図。
【図３】従来の半導体集積回路の回路構成の一例を示すブロック図。
【図４】図３の半導体集積回路の各遅延素子から出力される遅延クロック信号の波形と、各回路ブロックで発生する発生する貫通電流を示す図。
【図５】従来の半導体集積回路の回路構成の他の例を示すブロック図。
【図６】図５の半導体集積回路の各部で生成される各種信号の波形を示す図。
【符号の説明】
１    ＡＳＩＣ（半導体集積回路）
２    クロック信号分配回路
３    遅延クロック信号生成部
３１  遅延素子
３２  遅延素子
３３  遅延素子
４    分配部
４１  インバータ
４２  選択信号生成乱数発生回路
４３  セレクタ
Ｃ０  クロック信号
Ｃ１  遅延クロック信号
Ｃ２  遅延クロック信号
Ｃ３  遅延クロック信号
Ｄ１  選択遅延クロック信号
Ｄ２  選択遅延クロック信号
Ｄ３  選択遅延クロック信号
Ｓ    選択信号
【図１】
2004348466.tif 000003
【図２】
2004348466.tif 000004
【図３】
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【図４】
2004348466.tif 000006
【図５】
2004348466.tif 000007
【図６】
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