(57)【要約】【課題】プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止すること。【解決手段】第１のＭＯＳＦＥＴ１１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ１１ｇのドレインの出力電流値に差が有る場合は、第３の抵抗器１１ｋを介して出力電流値が低い方に電流が流れるため、第３の抵抗器１１ｋの各ドレインとの接続部における電位が等しくなる。このため、第１のＭＯＳＦＥＴ１１ｆと第２のＭＯＳＦＥＴ１１ｇから構成される定電流源１１ｅのプロセスばらつきによる出力電流値誤差を第３の抵抗器１１ｋにより平均化することができるため、ＩＮＬ特性とＤＮＬ特性を向上させることができる。【選択図】      図１
2004312061.tif 000002
【特許請求の範囲】
【請求項１】
基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴから構成された定電流源と、前記第１のＭＯＳＦＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインとの間に接続された抵抗器とを具備することを特徴とする電流加算型ＤＡ変換器。
【請求項２】
基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴから構成された定電流源と、前記第１のＭＯＳＦＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインとの間に接続された第３のＭＯＳＦＥＴとを具備することを特徴とする電流加算型ＤＡ変換器。
【請求項３】
前記第３のＭＯＳＦＥＴのゲート電圧を可変させる電圧可変回路を具備することを特徴とする請求項２記載の電流加算型ＤＡ変換器。
【請求項４】
基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴから構成された定電流源と、前記第１のＭＯＳＦＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインとの間に接続されたスイッチドキャパシタ回路とを具備することを特徴とする電流加算型ＤＡ変換器。
【請求項５】
前記スイッチドキャパシタ回路の入力クロックを可変させるクロック可変回路を具備することを特徴とする請求項４記載の電流加算型ＤＡ変換器。
【請求項６】
基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴから構成された定電流源と、前記第１のＭＯＳＦＥＴのドレインと接続された第４のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのドレインと接続された第５のＭＯＳＦＥＴとを具備することを特徴とする電流加算型ＤＡ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号をアナログ信号に変換する電流加算型ＤＡ変換器に関する。
【０００２】
【従来の技術】
従来の電流加算型ＤＡ変換器としては、例えば、入力信号に対応してスイッチング手段を制御して、複数の定電流源トランジスタで形成された定電流を選択的に負荷抵抗に供給してアナログ出力電圧を形成するものがある（例えば、特許文献１参照）。
【０００３】
この電流加算型ＤＡ変換器では、複数の定電流源トランジスタを出力電圧が絶対値的に大きくなるに従い飽和領域から非飽和領域までの動作範囲で動作させるとともに、複数の定電流源トランジスタのうち、非飽和領域での動作による電流がスイッチング手段により選択される定電流源トランジスタは、非飽和領域での動作による電流減少分を補うようにそのサイズを大きく形成するようにして、低電圧での動作を可能にしつつ、直線性誤差やフルスケール誤差を修正可能にしている。
【０００４】
この電流加算型ＤＡ変換器は、図７に示す等価回路構成のように、ｎビットの電流加算型ＤＡ変換器７１であり、第１の電位が印加される第２の入力端子７１ｃと接続されて第２の電位７１ｄを出力するバイアス回路７１ｂと、第１のＭＯＳＦＥＴ７１ｆ及び第１のＭＯＳＦＥＴ７１ｆと特性の等しい第２のＭＯＳＦＥＴ７１ｇからなる定電流源７１ｅと、デジタルデータ入力端子７１ａと接続されてＭＯＳＦＥＴ７１ｋ〜７１ｎからなるスイッチ７１ｈと、ＭＯＳＦＥＴ７１ｌ，７１ｎの各ドレインと接続された第１のアナログ出力端子７１ｉと、ＭＯＳＦＥＴ７１ｋ，７１ｍの各ドレインと接続された第２のアナログ出力端子７１ｊと、第１のアナログ出力端子７１ｉと接続された第１の抵抗器７２と、第２のアナログ出力端子７１ｊと接続された第１の抵抗器７２と抵抗値の等しい第２の抵抗器７３と、第１のアナログ出力端子７１ｉと接続された第１の出力端子７４と、第２のアナログ出力端子７１ｊと接続された第２の出力端子７５と、を備える。
【０００５】
以上のように構成された電流加算型ＤＡ変換器７１は、第１の電位がバイアス回路７１ｂに入力され、定電流源７１ｅはバイアス回路７１ｂによって生成される第２の電位によって出力電流値が制御される。
【０００６】
さらに、デジタル入力端子７１ａに入力されるデジタル入力信号に応じてスイッチ７１ｈ内のＭＯＳＦＥＴ７１ｋ〜７１ｎが制御され、デジタル入力信号に応じた定電流源７１ｅの出力電流値が出力される。
【０００７】
【特許文献１】
特表２０００−５３７３１３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の電流加算型ＤＡ変換器７１においては、チップとして製造する際のプロセスのばらつきにより、第１のＭＯＳＦＥＴ７１ｆと第２のＭＯＳＦＥＴ７１ｇの各出力電流値に誤差が発生するため、電流加算型ＤＡ変換器７１のＩＮＬ（ｉｎｔｅｇｒａｌ  ｎｏｎ  ｌｉｎｅａｒｉｔｙ：積分非直線性）特性と、ＤＮＬ（ｄｅｆｆｅｒｅｎｔｉａｌ  ｎｏｎ  ｌｉｎｅａｒｉｔｙ：微分非直線性）特性を劣化させるという問題がある。
【０００９】
本発明はかかる点に鑑みてなされたものであり、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる電流加算型ＤＡ変換器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の電流加算型ＤＡ変換器は、基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴから構成された定電流源と、前記第１のＭＯＳＦＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインとの間に接続された抵抗器とを具備する構成を採る。
【００１１】
この構成によれば、抵抗器により第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴの各出力電流値の差を平均化するため、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【００１２】
本発明の電流加算型ＤＡ変換器は、基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴから構成された定電流源と、前記第１のＭＯＳＦＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインとの間に接続された第３のＭＯＳＦＥＴとを具備する構成を採る。
【００１３】
この構成によれば、第３のＭＯＳＦＥＴにより第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴの各出力電流値の差を平均化するため、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【００１４】
本発明の電流加算型ＤＡ変換器は、前記第３のＭＯＳＦＥＴのゲート電圧を可変させる電圧可変回路を具備する構成を採る。
【００１５】
この構成によれば、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥのプロセスばらつきによる出力電流値誤差を平均化する第３のＭＯＳＦＥＴを選択することができる。
【００１６】
本発明の電流加算型ＤＡ変換器は、基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴから構成された定電流源と、前記第１のＭＯＳＦＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインとの間に接続されたスイッチドキャパシタ回路とを具備する構成を採る。
【００１７】
この構成によれば、スイッチドキャパシタ回路により第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴの各出力電流値の差を平均化するため、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【００１８】
本発明の電流加算型ＤＡ変換器は、前記スイッチドキャパシタ回路の入力クロックを可変させるクロック可変回路を具備する構成を採る。
【００１９】
この構成によれば、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴのプロセスばらつきによる出力電流値誤差を、スイッチドキャパシタ回路のクロックの可変調整により平均化することができる。
【００２０】
本発明の電流加算型ＤＡ変換器は、基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴから構成された定電流源と、前記第１のＭＯＳＦＥＴのドレインと接続された第４のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのドレインと接続された第５のＭＯＳＦＥＴとを具備する構成を採る。
【００２１】
この構成によれば、第４のＭＯＳＦＥＴと第５のＭＯＳＦＥＴにより第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴの各出力電流値の差を補正するため、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【００２２】
【発明の実施の形態】
本発明の骨子は、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することである。
【００２３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１に係るｎビットの電流加算型ＤＡ変換器１１の構成を示すブロック図である。
【００２５】
電流加算型ＤＡ変換器１１は、第１の電位が印加される第２の入力端子１１ｃと接続されて第２の電位１１ｄを出力するバイアス回路１１ｂと、第１のＭＯＳＦＥＴ１１ｆ及び第１のＭＯＳＦＥＴ１１ｆと特性の等しい第２のＭＯＳＦＥＴ１１ｇからなる定電流源１１ｅと、デジタルデータ入力端子１１ａと接続されてＭＯＳＦＥＴ１１ｌ〜１１ｏからなるスイッチ１１ｈと、ＭＯＳＦＥＴ１１ｍ，１１ｏの各ドレインと接続された第１のアナログ出力端子１１ｉと、ＭＯＳＦＥＴ１１ｌ，１１ｎの各ドレインと接続された第２のアナログ出力端子１１ｊと、第１のアナログ出力端子１１ｉと接続された第１の抵抗器１２及び第１の演算増幅器１７と、第２のアナログ出力端子１１ｊと接続された第１の抵抗器１２と抵抗値の等しい第２の抵抗器１３及び第２の演算増幅器１８と、第１の演算増幅器１７と接続された第１の出力端子１４と、第２の演算増幅器１８と接続された第２の出力端子１５と、第１の演算増幅器１７と第２の演算増幅器１８の各入力端子に第３の電位を供給する第３の入力端子１６と、第１のＭＯＳＦＥＴ１１ｆと第２のＭＯＳＦＥＴ１１ｇの各ドレインに接続された第３の抵抗器１１ｋと、を備える。
【００２６】
次に、上記構成を有する電流加算型ＤＡ変換器１１の動作について、以下に説明する。
【００２７】
バイアス回路１１ｂで生成された第２の電位１１ｄは、定電流源１１ｅ内の第１のＭＯＳＦＥＴ１１ｆと第２のＭＯＳＦＥＴ１１ｇの各ゲートに供給されて、第１のＭＯＳＦＥＴ１１ｆと第２のＭＯＳＦＥＴ１１ｇの各ドレインに流れる出力電流値が制御される。
【００２８】
第１のＭＯＳＦＥＴ１１ｆのドレインと第２のＭＯＳＦＥＴ１１ｇのドレインは第３の抵抗器１１ｋに接続されているため、第１のＭＯＳＦＥＴ１１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ１１ｇのドレインの出力電流値に差が有る場合は、第３の抵抗器１１ｋを介して出力電流値が低い方に電流が流れるため、第３の抵抗器１１ｋの各ドレインとの接続部における電位が等しくなる。
【００２９】
このため、第１のＭＯＳＦＥＴ１１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ１１ｇのドレインの出力電流値が等しくなり、スイッチ１１ｈ内の各ＭＯＳＦＥＴ１１ｌ〜１１ｏに流れる電流値が等しくなる。
【００３０】
更に、第１のアナログ出力端子１１ｉと第２のアナログ出力端子１１ｊを、第３の入力端子１６に供給される第３の電位によって第１の演算増幅器１７と第２の演算増幅器１８の入力段をバーチャルショートさせると、第１の出力端子１４と第２の出力端子１５から各々出力される電流値を安定化させることができる。
【００３１】
したがって、本実施の形態１における電流加算型ＤＡ変換器１１によれば、第１のＭＯＳＦＥＴ１１ｆと第２のＭＯＳＦＥＴ１１ｇから構成される定電流源１１ｅのプロセスばらつきによる出力電流値誤差を第３の抵抗器１１ｋにより平均化することができるため、ＩＮＬ特性とＤＮＬ特性を向上させることができる。
【００３２】
（実施の形態２）
図２は、本発明の実施の形態２に係るｎビットの電流加算型ＤＡ変換器２１の構成を示すブロック図である。
【００３３】
電流加算型ＤＡ変換器２１は、第１の電位が印加される第２の入力端子２１ｃと接続されて第２の電位２１ｄを出力するバイアス回路２１ｂと、第１のＭＯＳＦＥＴ２１ｆ及び第１のＭＯＳＦＥＴ２１ｆと特性の等しい第２のＭＯＳＦＥＴ２１ｇからなる定電流源２１ｅと、デジタルデータ入力端子２１ａと接続されてＭＯＳＦＥＴ２１ｌ〜２１ｏからなるスイッチ２１ｈと、ＭＯＳＦＥＴ２１ｍ，２１ｏの各ドレインと接続された第１のアナログ出力端子２１ｉと、ＭＯＳＦＥＴ２１ｌ，２１ｎの各ドレインと接続された第２のアナログ出力端子２１ｊと、第１のアナログ出力端子２１ｉと接続された第１の抵抗器２２及び第１の演算増幅器２７と、第２のアナログ出力端子２１ｊと接続された第１の抵抗器２２と抵抗値の等しい第２の抵抗器２３及び第２の演算増幅器２８と、第１の演算増幅器２７と接続された第１の出力端子２４と、第２の演算増幅器２８と接続された第２の出力端子２５と、第１の演算増幅器２７と第２の演算増幅器２８の各入力端子に第３の電位を供給する第３の入力端子２６と、第１のＭＯＳＦＥＴ２１ｆと第２のＭＯＳＦＥＴ２１ｇの各ドレインに接続された第３のＭＯＳＦＥＴ２１ｋと、を備える。
【００３４】
次に、上記構成を有する電流加算型ＤＡ変換器２１の動作について、以下に説明する。
【００３５】
バイアス回路２１ｂで生成された第２の電位２１ｄは、定電流源２１ｅ内の第１のＭＯＳＦＥＴ２１ｆと第２のＭＯＳＦＥＴ２１ｇの各ゲートに供給されて、第１のＭＯＳＦＥＴ２１ｆと第２のＭＯＳＦＥＴ２１ｇの各ドレインに流れる出力電流値が制御される。
【００３６】
第１のＭＯＳＦＥＴ２１ｆのドレインと第２のＭＯＳＦＥＴ２１ｇのドレインは第３のＭＯＳＦＥＴ２１ｋに接続されているため、第１のＭＯＳＦＥＴ２１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ２１ｇのドレインの出力電流値に差が有る場合は、第３のＭＯＳＦＥＴ２１ｋを介して出力電流値が低い方に電流が流れるため、第３のＭＯＳＦＥＴ２１ｋの各ドレインとの接続部における電位が等しくなる。
【００３７】
このため、第１のＭＯＳＦＥＴ２１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ２１ｇのドレインの出力電流値が等しくなり、スイッチ２１ｈ内の各ＭＯＳＦＥＴ２１ｌ〜２１ｏに流れる電流値が等しくなる。
【００３８】
更に、第１のアナログ出力端子２１ｉと第２のアナログ出力端子２１ｊを、第３の入力端子２６に供給される第３の電位によって第１の演算増幅器２７と第２の演算増幅器２８の入力段をバーチャルショートさせると、第１の出力端子２４と第２の出力端子２５から各々出力される電流値を安定化させることができる。
【００３９】
したがって、本実施の形態２における電流加算型ＤＡ変換器２１によれば、第１のＭＯＳＦＥＴ２１ｆと第２のＭＯＳＦＥＴ２１ｇから構成される定電流源２１ｅのプロセスばらつきによる出力電流値誤差を第３のＭＯＳＦＥＴ２１ｋにより平均化することができるため、ＩＮＬ特性とＤＮＬ特性を向上させることができる。
【００４０】
（実施の形態３）
図３は、本発明の実施の形態３に係るｎビットの電流加算型ＤＡ変換器３１の構成を示すブロック図である。
【００４１】
電流加算型ＤＡ変換器３１は、第１の電位が印加される第２の入力端子３１ｃと接続されて第２の電位３１ｄを出力するバイアス回路３１ｂと、第１のＭＯＳＦＥＴ３１ｆ及び第１のＭＯＳＦＥＴ３１ｆと特性の等しい第２のＭＯＳＦＥＴ３１ｇからなる定電流源３１ｅと、デジタルデータ入力端子３１ａと接続されてＭＯＳＦＥＴ３１ｌ〜３１ｏからなるスイッチ３１ｈと、ＭＯＳＦＥＴ３１ｍ，３１ｏの各ドレインと接続された第１のアナログ出力端子３１ｉと、ＭＯＳＦＥＴ３１ｌ，３１ｎの各ドレインと接続された第２のアナログ出力端子３１ｊと、第１のアナログ出力端子３１ｉと接続された第１の抵抗器３２及び第１の演算増幅器３７と、第２のアナログ出力端子３１ｊと接続された第１の抵抗器３２と抵抗値の等しい第２の抵抗器３３及び第２の演算増幅器３８と、第１の演算増幅器３７と接続された第１の出力端子３４と、第２の演算増幅器３８と接続された第２の出力端子３５と、第１の演算増幅器３７と第２の演算増幅器３８の各入力端子に第３の電位を供給する第３の入力端子３６と、第１のＭＯＳＦＥＴ３１ｆと第２のＭＯＳＦＥＴ３１ｇの各ドレインに接続された第３のＭＯＳＦＥＴ３１ｋと、第３のＭＯＳＦＥＴ３１ｋのゲートと接続された電圧可変回路３９と、を備える。
【００４２】
次に、上記構成を有する電流加算型ＤＡ変換器３１の動作について、以下に説明する。
【００４３】
バイアス回路３１ｂで生成された第２の電位３１ｄは、定電流源３１ｅ内の第１のＭＯＳＦＥＴ３１ｆと第２のＭＯＳＦＥＴ３１ｇの各ゲートに供給されて、第１のＭＯＳＦＥＴ３１ｆと第２のＭＯＳＦＥＴ３１ｇの各ドレインに流れる出力電流値が制御される。
【００４４】
第１のＭＯＳＦＥＴ３１ｆのドレインと第２のＭＯＳＦＥＴ３１ｇのドレインは第３のＭＯＳＦＥＴ３１ｋに接続されているため、第１のＭＯＳＦＥＴ３１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ３１ｇのドレインの出力電流値に差が有る場合は、第３のＭＯＳＦＥＴ３１ｋのゲート電圧を電圧可変回路３９により可変調整すると、第３のＭＯＳＦＥＴ３１ｋを介して出力電流値が低い方に電流が流れるため、第３のＭＯＳＦＥＴ３１ｋの各ドレインとの接続部における電位が等しくなる。
【００４５】
このため、第１のＭＯＳＦＥＴ３１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ３１ｇのドレインの出力電流値が等しくなり、スイッチ３１ｈ内の各ＭＯＳＦＥＴ３１ｌ〜３１ｏに流れる電流値が等しくなる。
【００４６】
更に、第１のアナログ出力端子３１ｉと第２のアナログ出力端子３１ｊを、第３の入力端子３６に供給される第３の電位によって第１の演算増幅器３７と第２の演算増幅器３８の入力段をバーチャルショートさせると、第１の出力端子３４と第２の出力端子３５から各々出力される電流値を安定化させることができる。
【００４７】
したがって、本実施の形態３における電流加算型ＤＡ変換器３１によれば、第１のＭＯＳＦＥＴ３１ｆと第２のＭＯＳＦＥＴ３１ｇから構成される定電流源３１ｅのプロセスばらつきによる出力電流値誤差を、第３のＭＯＳＦＥＴ３１ｋのゲート電圧の可変調整により平均化することができる。
【００４８】
更に、出力電流値誤差を平均化する第３のＭＯＳＦＥＴ３１ｋを選択することができる。
【００４９】
以上のように本実施の形態によれば、電流加算型ＤＡ変換器３１のＩＮＬ特性とＤＮＬ特性を向上させることができる。
【００５０】
（実施の形態４）
図４は、本発明の実施の形態４に係るｎビットの電流加算型ＤＡ変換器４１の構成を示すブロック図である。
【００５１】
電流加算型ＤＡ変換器４１は、第１の電位が印加される第２の入力端子４１ｃと接続されて第２の電位４１ｄを出力するバイアス回路４１ｂと、第１のＭＯＳＦＥＴ４１ｆ及び第１のＭＯＳＦＥＴ４１ｆと特性の等しい第２のＭＯＳＦＥＴ４１ｇからなる定電流源４１ｅと、デジタルデータ入力端子４１ａと接続されてＭＯＳＦＥＴ４１ｍ〜４１ｐからなるスイッチ４１ｈと、ＭＯＳＦＥＴ４１ｎ，４１ｐの各ドレインと接続された第１のアナログ出力端子４１ｉと、ＭＯＳＦＥＴ４１ｍ，４１ｏの各ドレインと接続された第２のアナログ出力端子４１ｊと、第１のアナログ出力端子４１ｉと接続された第１の抵抗器４２及び第１の演算増幅器４７と、第２のアナログ出力端子４１ｊと接続された第１の抵抗器４２と抵抗値の等しい第２の抵抗器４３及び第２の演算増幅器４８と、第１の演算増幅器４７と接続された第１の出力端子４４と、第２の演算増幅器４８と接続された第２の出力端子４５と、第１の演算増幅器４７と第２の演算増幅器４８の各入力端子に第３の電位を供給する第３の入力端子４６と、第１のＭＯＳＦＥＴ４１ｆと第２のＭＯＳＦＥＴ４１ｇの各ドレインに接続されたスイッチドキャパシタ回路（以下、ＳＣ回路という）４１ｋと、ＳＣ回路４１ｋのクロック入力端子４１ｌと、を備える。
【００５２】
次に、上記構成を有する電流加算型ＤＡ変換器４１の動作について、以下に説明する。
【００５３】
バイアス回路４１ｂで生成された第２の電位４１ｄは、定電流源４１ｅ内の第１のＭＯＳＦＥＴ４１ｆと第２のＭＯＳＦＥＴ４１ｇの各ゲートに供給されて、第１のＭＯＳＦＥＴ４１ｆと第２のＭＯＳＦＥＴ４１ｇの各ドレインに流れる出力電流値が制御される。
【００５４】
第１のＭＯＳＦＥＴ４１ｆのドレインと第２のＭＯＳＦＥＴ４１ｇのドレインはＳＣ回路４１ｋに接続されているため、第１のＭＯＳＦＥＴ４１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ４１ｇのドレインの出力電流値に差が有る場合は、ＳＣ回路４１ｋを介して出力電流値が低い方に電流が流れるため、ＳＣ回路４１ｋの各ドレインとの接続部における電位が等しくなる。
【００５５】
このため、第１のＭＯＳＦＥＴ４１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ４１ｇのドレインの出力電流値が等しくなり、スイッチ４１ｈ内の各ＭＯＳＦＥＴ４１ｍ〜４１ｐに流れる電流値が等しくなる。
【００５６】
更に、第１のアナログ出力端子４１ｉと第２のアナログ出力端子４１ｊを、第３の入力端子４６に供給される第３の電位によって第１の演算増幅器４７と第２の演算増幅器４８の入力段をバーチャルショートさせると、第１の出力端子４４と第２の出力端子４５から各々出力される電流値を安定化させることができる。
【００５７】
したがって、本実施の形態４における電流加算型ＤＡ変換器４１によれば、第１のＭＯＳＦＥＴ４１ｆと第２のＭＯＳＦＥＴ４１ｇから構成される定電流源４１ｅのプロセスばらつきによる出力電流値誤差をＳＣ回路４１ｋにより平均化することができるため、ＩＮＬ特性とＤＮＬ特性を向上させることができる。
【００５８】
（実施の形態５）
図５は、本発明の実施の形態５に係るｎビットの電流加算型ＤＡ変換器５１の構成を示すブロック図である。
【００５９】
電流加算型ＤＡ変換器５１は、第１の電位が印加される第２の入力端子５１ｃと接続されて第２の電位５１ｄを出力するバイアス回路５１ｂと、第１のＭＯＳＦＥＴ５１ｆ及び第１のＭＯＳＦＥＴ５１ｆと特性の等しい第２のＭＯＳＦＥＴ５１ｇからなる定電流源５１ｅと、デジタルデータ入力端子５１ａと接続されてＭＯＳＦＥＴ５１ｍ〜５１ｐからなるスイッチ５１ｈと、ＭＯＳＦＥＴ５１ｎ，５１ｐの各ドレインと接続された第１のアナログ出力端子５１ｉと、ＭＯＳＦＥＴ５１ｍ，５１ｏの各ドレインと接続された第２のアナログ出力端子５１ｊと、第１のアナログ出力端子５１ｉと接続された第１の抵抗器５２及び第１の演算増幅器５７と、第２のアナログ出力端子５１ｊと接続された第１の抵抗器５２と抵抗値の等しい第２の抵抗器５３及び第２の演算増幅器５８と、第１の演算増幅器５７と接続された第１の出力端子５４と、第２の演算増幅器５８と接続された第２の出力端子５５と、第１の演算増幅器５７と第２の演算増幅器５８の各入力端子に第３の電位を供給する第３の入力端子５６と、第１のＭＯＳＦＥＴ５１ｆと第２のＭＯＳＦＥＴ５１ｇの各ドレインに接続されたＳＣ回路５１ｋと、ＳＣ回路５１ｋのクロック入力端子５１ｌに接続されたクロック可変回路５９と、を備える。
【００６０】
次に、上記構成を有する電流加算型ＤＡ変換器５１の動作について、以下に説明する。
【００６１】
バイアス回路５１ｂで生成された第２の電位５１ｄは、定電流源５１ｅ内の第１のＭＯＳＦＥＴ５１ｆと第２のＭＯＳＦＥＴ５１ｇの各ゲートに供給されて、第１のＭＯＳＦＥＴ５１ｆと第２のＭＯＳＦＥＴ５１ｇの各ドレインに流れる出力電流値が制御される。
【００６２】
第１のＭＯＳＦＥＴ５１ｆのドレインと第２のＭＯＳＦＥＴ５１ｇのドレインはＳＣ回路５１ｋに接続されているため、第１のＭＯＳＦＥＴ５１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ５１ｇのドレインの出力電流値に差が有る場合は、ＳＣ回路５１ｋのクロックをクロック可変回路５９により可変調整すると、ＳＣ回路５１ｋを介して出力電流値が低い方に電流が流れるため、ＳＣ回路５１ｋの各ドレインとの接続部における電位が等しくなる。
【００６３】
このため、第１のＭＯＳＦＥＴ５１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ５１ｇのドレインの出力電流値が等しくなり、スイッチ５１ｈ内の各ＭＯＳＦＥＴ５１ｍ〜５１ｐに流れる電流値が等しくなる。
【００６４】
更に、第１のアナログ出力端子５１ｉと第２のアナログ出力端子５１ｊを、第３の入力端子５６に供給される第３の電位によって第１の演算増幅器５７と第２の演算増幅器５８の入力段をバーチャルショートさせると、第１の出力端子５４と第２の出力端子５５から各々出力される電流値を安定化させることができる。
【００６５】
したがって、本実施の形態５における電流加算型ＤＡ変換器５１によれば、第１のＭＯＳＦＥＴ５１ｆと第２のＭＯＳＦＥＴ５１ｇから構成される定電流源５１ｅのプロセスばらつきによる出力電流値誤差を、ＳＣ回路５１ｋのクロックの可変調整により平均化することができる。
【００６６】
以上のように本実施の形態によれば、電流加算型ＤＡ変換器５１のＩＮＬ特性とＤＮＬ特性を向上させることができる。
【００６７】
（実施の形態６）
図６は、本発明の実施の形態６に係るｎビットの電流加算型ＤＡ変換器６１の構成を示すブロック図である。
【００６８】
電流加算型ＤＡ変換器６１は、第１の電位が印加される第２の入力端子６１ｃと接続されて第２の電位６１ｄを出力するバイアス回路６１ｂと、第１のＭＯＳＦＥＴ６１ｆ及び第１のＭＯＳＦＥＴ６１ｆと特性の等しい第２のＭＯＳＦＥＴ６１ｇからなる定電流源６１ｅと、デジタルデータ入力端子６１ａと接続されてＭＯＳＦＥＴ６１ｍ〜６１ｐからなるスイッチ６１ｈと、ＭＯＳＦＥＴ６１ｎ，６１ｐの各ドレインと接続された第１のアナログ出力端子６１ｉと、ＭＯＳＦＥＴ６１ｍ，６１ｏの各ドレインと接続された第２のアナログ出力端子６１ｊと、第１のアナログ出力端子６１ｉと接続された第１の抵抗器６２及び第１の演算増幅器６７と、第２のアナログ出力端子６１ｊと接続された第１の抵抗器６２と抵抗値の等しい第２の抵抗器６３及び第２の演算増幅器６８と、第１の演算増幅器６７と接続された第１の出力端子６４と、第２の演算増幅器６８と接続された第２の出力端子６５と、第１の演算増幅器６７と第２の演算増幅器６８の各入力端子に第３の電位を供給する第３の入力端子６６と、第１のＭＯＳＦＥＴ６１ｆのドレインとダイオード接続された第４のＭＯＳＦＥＴ６１ｋと、第２のＭＯＳＦＥＴ６１ｇのドレインとダイオード接続された第５のＭＯＳＦＥＴ６１ｌと、を備える。
【００６９】
次に、上記構成を有する電流加算型ＤＡ変換器６１の動作について、以下に説明する。
【００７０】
バイアス回路６１ｂで生成された第２の電位６１ｄは、定電流源６１ｅ内の第１のＭＯＳＦＥＴ６１ｆと第２のＭＯＳＦＥＴ６１ｇの各ゲートに供給されて、第１のＭＯＳＦＥＴ６１ｆと第２のＭＯＳＦＥＴ６１ｇの各ドレインに流れる出力電流値が制御される。
【００７１】
第１のＭＯＳＦＥＴ６１ｆのドレインと第２のＭＯＳＦＥＴ６１ｇのドレインは、それぞれ第４のＭＯＳＦＥＴ６１ｋと第５のＭＯＳＦＥＴ６１ｌがダイオード接続されているため、第１のＭＯＳＦＥＴ６１ｆと第２のＭＯＳＦＥＴ６１ｇのプロセスばらつきによる電流値誤差は、第４のＭＯＳＦＥＴ６１ｋと第５のＭＯＳＦＥＴ６１ｌに流れる電流により補正することができる。
【００７２】
このため、第１のＭＯＳＦＥＴ６１ｆのドレインの出力電流値と、第２のＭＯＳＦＥＴ６１ｇのドレインの出力電流値が等しくなり、スイッチ６１ｈ内の各ＭＯＳＦＥＴ６１ｍ〜６１ｐに流れる電流値が等しくなる。
【００７３】
更に、第１のアナログ出力端子６１ｉと第２のアナログ出力端子６１ｊを、第３の入力端子６６に供給される第３の電位によって第１の演算増幅器６７と第２の演算増幅器６８の入力段をバーチャルショートさせると、第１の出力端子６４と第２の出力端子６５から各々出力される電流値を安定化させることができる。
【００７４】
したがって、本実施の形態６における電流加算型ＤＡ変換器６１によれば、第１のＭＯＳＦＥＴ６１ｆと第２のＭＯＳＦＥＴ６１ｇから構成される定電流源６１ｅのプロセスばらつきによる出力電流値誤差を、各ドレインにダイオード接続した第４のＭＯＳＦＥＴ６１ｋと第５のＭＯＳＦＥＴ６１ｌにより補正することができる。
【００７５】
以上のように本実施の形態によれば、電流加算型ＤＡ変換器のＩＮＬ特性、ＤＮＬ特性を向上させることができる。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るｎビットの電流加算型ＤＡ変換器の構成を示すブロック図
【図２】本発明の実施の形態２に係るｎビットの電流加算型ＤＡ変換器の構成を示すブロック図
【図３】本発明の実施の形態３に係るｎビットの電流加算型ＤＡ変換器の構成を示すブロック図
【図４】本発明の実施の形態４に係るｎビットの電流加算型ＤＡ変換器の構成を示すブロック図
【図５】本発明の実施の形態５に係るｎビットの電流加算型ＤＡ変換器の構成を示すブロック図
【図６】本発明の実施の形態６に係るｎビットの電流加算型ＤＡ変換器の構成を示すブロック図
【図７】従来のｎビットの電流加算型ＤＡ変換器の構成を示すブロック図
【符号の説明】
１１、２１、３１、４１、５１、６１  電流加算型ＤＡ変換器
１１ａ、２１ａ、３１ａ、４１ａ、５１ａ、６１ａ  デジタルデータ入力端子
１１ｂ、２１ｂ、３１ｂ、４１ｂ、５１ｂ、６１ｂ  バイアス回路
１１ｅ、２１ｅ、３１ｅ、４１ｅ、５１ｅ、６１ｅ  定電流源
１１ｆ、２１ｆ、３１ｆ、４１ｆ、５１ｆ、６１ｆ  第１のＭＯＳＦＥＴ
１１ｇ、２１ｇ、３１ｇ、４１ｇ、５１ｇ、６１ｇ  第２のＭＯＳＦＥＴ
１１ｈ、２１ｈ、３１ｈ、４１ｈ、５１ｈ、６１ｈ  スイッチ
１１ｉ、２１ｉ、３１ｉ、４１ｉ、５１ｉ、６１ｉ  第１のアナログ出力端子
１１ｊ、２１ｊ、３１ｊ、４１ｊ、５１ｊ、６１ｊ  第２のアナログ出力端子
１１ｋ  第３の抵抗器
２１ｋ、３１ｋ  第３のＭＯＳＦＥＴ
４１ｋ、５１ｋ  ＳＣ回路
４１ｌ、５１ｌ  クロック入力端子
６１ｋ  第４のＭＯＳＦＥＴ
６１ｌ  第５のＭＯＳＦＥＴ
１２、２２、３２、４２、５２、６２  第１の抵抗器
１３、２３、３３、４３、５３、６３  第２の抵抗器
１４、２４、３４、４４、５４、６４  第１の出力端子
１５、２５、３５、４５、５５、６５  第２の出力端子
１６、２６、３６、４６、５６、６６  第３の入力端子
１７、２７、３７、４７、５７、６７  第１の演算増幅器
１８、２８、３８、４８、５８、６８  第２の演算増幅器
３９  電圧可変回路
５９  クロック可変回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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