(57)【要約】【課題】出力短絡時の電力用半導体素子遮断時におけるサージ電圧を低減して信頼性を向上させるとともに、耐圧の低い素子の使用を可能としてコストを低減させる。【解決手段】ＩＧＢＴなどの電力用半導体素子５のオン電圧ＶＣＥの検出値相当Ｖｏを積分する積分回路ＩＮを設け、その積分値が過電流設定値∫ＶＣＥＯＣ１以上になったら比較回路ＣＰ２からハイ（Ｈ）信号を出力し、ナンド回路ＮＡを介して半導体素子５を強制的に遮断することで、サージ電圧を低減しつつ半導体素子５を過電流状態から保護できるようにする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
電力変換装置を構成する電力用半導体素子をオン，オフ駆動するゲート駆動回路において、
前記電力用半導体素子のオン期間中のオン電圧を検出する電圧検出回路と、その電圧検出値を積分する積分回路と、その積分値を設定値と比較する比較回路とを設け、積分値が設定値以上になったとき電力用半導体素子を強制遮断することを特徴とする電力用半導体素子のゲート駆動回路。
【請求項２】
電力変換装置を構成する電力用半導体素子をオン，オフ駆動するゲート駆動回路において、
前記電力用半導体素子のオン期間中のオン電圧を検出する電圧検出回路と、その電圧検出値を過電流設定値と比較する第１の比較回路と、この第１の比較回路からの出力に基づき前記電圧検出値をそれが過電流設定値以上のときのみ積分する積分回路と、その積分値を設定値と比較する第２の比較回路とを設け、積分値が設定値以上になったとき電力用半導体素子を強制遮断することを特徴とする電力用半導体素子のゲート駆動回路。
【請求項３】
前記比較回路の代わりにスイッチ回路を用いることを特徴とする請求項１または２に記載の電力用半導体素子のゲート駆動回路。
【請求項４】
前記積分回路の代わりにフィルタ回路を用いることを特徴とする請求項１ないし３のいずれかに記載の電力用半導体素子のゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの電力用半導体素子のゲート駆動回路、特に素子を過電流状態から保護することが可能なゲート駆動回路に関する。
【０００２】
【従来の技術】
まず、図７にＩＧＢＴを用いたインバータのごく一般的な主回路を示す。
同図において、１は直流電源回路（交流入力の場合は、整流器＋電解コンデンサの構成となる）、２は直流を交流に変換するＩＧＢＴ５およびダイオード６からなるインバータ回路、３，４はＩＧＢＴ５のドライブ回路（各素子対応に設けられる）、７はモータ等の負荷である。また、ＣＴはＩＧＢＴ５をオン，オフさせるための制御信号で、図示されない制御回路から出力される。
【０００３】
素子を過電流状態から保護するに当たり、素子オン時のコレクタ−エミッタ間電圧を検出して行なうドライブ回路が、例えば特許文献１，２により公知である。図８，９にその概略を示す。
図８の符号９は本回路駆動用の電源、１０，１１はＩＧＢＴ５をターンオンおよびターンオフさせるためのスイッチ素子、１２，１３はターンオンおよびターンオフ用のゲート抵抗で、制御信号ＣＴを絶縁器１４に入力して得た信号Ｓによって動作する。また、ＩＧＢＴ５のコレクタに接続されたダイオードＤ０は、ＩＧＢＴ５の過電流検出を目的とするＩＧＢＴ５のオン電圧（ＶＣＥ）検出のために設けられ、ＩＧＢＴ５のオン電圧相当の電位Ｖｏと過電流設定値ＶＣＥＯＣ０とを比較回路ＣＰにより比較し、電位Ｖｏが過電流設定値ＶＣＥＯＣ０以上のとき比較回路ＣＰの出力がハイ「Ｈ」となる。これによりナンド回路ＮＡの出力Ｓ１も「Ｈ」となるため、スイッチ素子１０はオフで、スイッチ素子１１はオンとなり、ＩＧＢＴ５は強制遮断される。
【０００４】
図９にドライブ回路の別の例を示す。
これは、比較回路ＣＰの代わりにツェナーダイオードＺＤ、ＭＯＳＦＥＴやトランジスタなどのスイッチ素子ＳＷおよび抵抗Ｒ２，Ｒｎなどから構成したものである。その動作は、電位ＶｏがツェナーダイオードＺＤのツェナー電圧（過電流設定値相当：Ｖｚ＝ＶＣＥＯＣ０）以上になったときスイッチ素子ＳＷがオンし、電位Ｖ１がロー（Ｌ）となることで、ナンド回路ＮＡの出力Ｓ１が「Ｈ」となり、図８と同様にＩＧＢＴ５は強制遮断されることになる。
【０００５】
【特許文献１】
特開平０５−１６１３４２号公報（第４−５頁、図１）
【特許文献２】
特開平０９−３３１６６９号公報（第３−４頁、図１）
【０００６】
【発明が解決しようとする課題】
しかし、図８，９のようにＶＣＥの値を検出し、その値によって過電流検出をしてその保護を実施するものでは、図１０に示すような通常のターンオン時においては、ターンオン信号（信号Ｓ１参照）からＶＣＥが十分に低電圧になるまで或る時間を要するため、その間は過電流検出を行なわないマスク時間ｔｍａｓｋ０を設定する必要がある。そのマスク時間設定回路として図８，９では、例えば抵抗ＲとコンデンサＣからなる時定数回路を設けている。
一般に、このマスク時間ｔｍａｓｋ０と過電流設定値ＶＣＥＯＣ０とは、概ね図１１のような関係を有しており、過電流設定値ＶＣＥＯＣ０を低く設定するほど、過電流の誤検出防止のために長い時間が必要となる。そのため、一般にはＩＧＢＴのアーム短絡保証時間が１０μｓ程度であることから、過電流設定値ＶＣＥＯＣ０を図１０のように、高め（１０Ｖ程度）に設定するのが普通である。
【０００７】
ところで、過電流設定値ＶＣＥＯＣ０を１０Ｖ程度に設定した場合、図１２のような出力短絡（負荷側の絶縁破壊など、何かしらの原因で出力線が短絡してしまう現象）が発生すると、電圧，電流波形は図１３のようになる。すなわち、オン電圧ＶＣＥは一旦ＶＣＥＯＣ０以下となるが、コレクタ電流ｉｃの上昇に伴ってＶＣＥＯＣ０を越え、期間Ｔ０（回路条件や負荷条件によっては１０μｓを越える値）後の時刻ｔ０において強制遮断動作が行なわれる。しかし、実際にｉｃが遮断するまでには、それからさらに或る時間（ｔｓｔｇ）の経過後となるため、そのときの遮断電流ｉｃｐｅａｋは非常に大きく（一般に定格電流の１０倍程度）、このときＩＧＢＴに印加されるサージ電圧ＶＣＥｓｕｒｇｅも極めて大きくなる。その結果、ＩＧＢＴとして高耐圧のものが必要になったり、ソフト遮断回路などの付加回路を必要とするなどの問題が生じる。
したがって、この発明の課題は、出力短絡を迅速に検出できるようにして、強制遮断時のサージ電圧を低下させて耐圧の低い素子の使用を可能とし、信頼性を向上させることにある。
【０００８】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、電力変換装置を構成する電力用半導体素子をオン，オフ駆動するゲート駆動回路において、
前記電力用半導体素子のオン期間中のオン電圧を検出する電圧検出回路と、その電圧検出値を積分する積分回路と、その積分値を設定値と比較する比較回路とを設け、積分値が設定値以上になったとき電力用半導体素子を強制遮断することを特徴とする。
【０００９】
請求項２の発明では、電力変換装置を構成する電力用半導体素子をオン，オフ駆動するゲート駆動回路において、
前記電力用半導体素子のオン期間中のオン電圧を検出する電圧検出回路と、その電圧検出値を過電流設定値と比較する第１の比較回路と、この第１の比較回路からの出力に基づき前記電圧検出値をそれが過電流設定値以上のときのみ積分する積分回路と、その積分値を設定値と比較する第２の比較回路とを設け、積分値が設定値以上になったとき電力用半導体素子を強制遮断することを特徴とする。
請求項１または２の発明においては、前記比較回路の代わりにスイッチ回路を用いることができ（請求項３の発明）、これら請求項１〜３のいずれかの発明においては、前記積分回路の代わりにフィルタ回路を用いることができる（請求項４の発明）。
【００１０】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す回路図である。
図示のように、保護回路を比較回路ＣＰ１，ＣＰ２および積分回路ＩＮから構成した点が特徴である。比較回路ＣＰ１はオン電圧ＶＣＥの検出値相当である電位Ｖｏと過電流設定値ＶＣＥＯＣ１とを比較する。このとき、過電流設定値ＶＣＥＯＣ１としては従来よりも低い値（例えば４Ｖ：ちなみに通常オン時のＶＣＥは１Ｖ〜２Ｖ程度であるため、４Ｖでも十分過電流検出レベルとなる）を設定する。積分回路ＩＮは、ＶＣＥの検出値相当である電位Ｖｏの値を積分する（積分回路ＩＮの出力値を∫ＶＣＥとする）。ただし、マスク期間中、またはＶＣＥの検出値（電位Ｖｏの値）が過電流設定値ＶＣＥＯＣ１以下の場合およびオフ信号入力時は、信号Ｓ２により積分回路ＩＮはリセットされるものとする。
【００１１】
以上のような構成により、通常のターンオン時には図４，図５のように、マスク時間ｔｍａｓｋ１後一時的にＶｏ＞ＶＣＥＯＣ１となり、積分回路ＩＮによる積分動作が開始されるが、期間Ｔ１（３μｓ程度）後の時刻ｔ１においてＶｏ（＝ＶＣＥ）＜ＶＣＥＯＣ１となると、積分動作はリセットされ、過電流検出が行なわれることはない。また、比較回路ＣＰ２は積分回路ＩＮの出力値∫ＶＣＥと積分値による過電流設定値∫ＶＣＥＯＣ１とを比較し、検出値の積分値∫ＶＣＥの方が大きいとき「Ｈ」を出力し、ナンド回路ＮＡに入力してＩＧＢＴ５の強制遮断を行なう。なお、積分回路ＩＮの代わりに、これと同じく積分機能を有するフィルタ回路を用いることができる。
【００１２】
図６に出力短絡時の電圧，電流波形を示す。
ＶＣＥＯＣ１＝４Ｖ程度に設定すると、出力短絡時においては常にＶＣＥ＞ＶＣＥＯＣ１となる。よって、ｔｍａｓｋ１後から積分回路ＩＮの積分動作が始まり、期間Ｔ２（５μｓ程度）の経過後の時刻ｔ２に過電流設定値∫ＶＣＥＯＣ１に達する。ここで、∫ＶＣＥＯＣ１は、Ｔ１＜Ｔ２となるように設定する。また、図１３において、Ｔ０が１０μｓ程度になる可能性があるのに対し、図６ではＴ２＝５μｓ程度となるため、遮断電流ｉｃｐｅａｋは従来の１／２程度になり、遮断時のサージ電圧ＶＣＥｓｕｒｇｅの低減も可能となる。
【００１３】
図２はの発明の第２の実施の形態を示す回路図である。
これは、図１の比較回路ＣＰ１，ＣＰ２の代わりにツェナーダイオードＺＤ１，ＺＤ２とＭＯＳＦＥＴやトランジスタなどのスイッチ素子ＳＷ１，ＳＷ２を用いた点が特徴である。動作は図１の場合と同様で、電位Ｖｏ，積分回路ＩＮの出力Ｓ３がそれぞれツェナー電圧ＶＣＥＯＣ１，∫ＶＣＥＯＣ１以上になった場合にスイッチ素子ＳＷ１，ＳＷ２がオンし、積分回路ＩＮの動作をはじめるとともに、ナンド回路ＮＡの出力を「Ｈ」とするものである。
【００１４】
図３は図２の変形例である。
これは、ＩＧＢＴ５のＶＣＥ検出用ダイオードＤ０を省略する代わりに抵抗Ｒ３，Ｒ４を設け、その抵抗分圧点を電位Ｖｏとするものである。この回路も図１，図２と同様Ｖｏの値に応じて回路の動作が行なわれる。
【００１５】
【発明の効果】
この発明によれば、出力短絡時の電流遮断時に発生するサージ電圧が従来よりも低減されるため、信頼性が向上するだけでなく、耐圧の低いＩＧＢＴの使用による安価なシステムの構築が可能となる利点が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す回路図
【図２】この発明の第２の実施の形態を示す回路図
【図３】図２の変形例を示す回路図
【図４】図１〜３における通常のターンオン，ターンオフ動作の説明図
【図５】図１〜３における通常のターンオン動作時の各部波形図
【図６】図１〜３における出力短絡時の動作説明図
【図７】インバータ回路のごく一般的な回路図
【図８】図７におけるゲート駆動回路の例を示す回路図
【図９】図７におけるゲート駆動回路の別の例を示す回路図
【図１０】図８，９における通常のターンオン，ターンオフ動作の説明図
【図１１】図８，９におけるマスク期間と過電流設定値との関係説明図
【図１２】図７における出力短絡時の電流経路説明図
【図１３】図８または９における出力短絡時の動作波形図
【符号の説明】
ＣＰ，ＣＰ１，ＣＰ２…比較回路、ＩＮ…積分回路、ＳＷ，ＳＷ１，ＳＷ２…スイッチ回路、ＺＤ，ＺＤ１，ＺＤ２…ツェナーダイオード、１…直流電源回路、２…インバータ回路、３，４…ドライブ回路、５…ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、Ｄ０，６…ダイオード、７…モータ（負荷）、９…駆動回路用電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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