(57)【要約】【課題】高濃度拡散層用の不純物導入の際にゲート電極にも不純物を高濃度に導入することができるＤＤＤトランジスタを備えた半導体装置及びその製造方法を提供する。【解決手段】Ｐ型ポリシリコン電極１２は、ＬＯＣＯＳ酸化膜６の近傍でＰ型低濃度拡散層８と重複する側面部分である低濃度部分１２ａがＰ型高濃度拡散層１４に隣接する側面部分及び中央部分である高濃度部分１２ｂに比べてＰ型不純物濃度が薄くなっている構造をもつ。Ｐ型ポリシリコン電極１２の高濃度部分１２ｂへのイオン注入は、低濃度拡散層８を作り込むために高温の熱拡散処理を施した後に、Ｐ型高濃度拡散層１４用のＰ型不純物導入と同時に行なうことができるので、Ｐ型ポリシリコン電極１２内のＰ型不純物がゲート酸化膜１０を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板表面に形成された素子分離酸化膜に囲まれた素子領域に互いに間隔をもって形成された拡散層からなるソース及びドレインと、
チャネル領域となる前記ソース及び前記ドレイン間の半導体基板上にゲート酸化膜を介して形成され、さらにチャネル幅方向に前記素子分離酸化膜上に延伸して形成されたポリシリコン膜からなるゲート電極とを備え、
前記ソース及び前記ドレインのうち少なくとも前記ドレインは、前記素子分離酸化膜とは間隔をもって、かつ前記ゲート電極に隣接して形成された高濃度拡散層と、前記高濃度拡散層を囲み、かつ前記ゲート電極に一部重複して形成された低濃度拡散層とを備えているＤＤＤ構造のＭＯＳトランジスタを備え、
前記ゲート電極の少なくとも前記ドレイン側の側面部分において、上方側から見て前記素子分離酸化膜の近傍で前記低濃度拡散層と重複する側面部分は前記高濃度拡散層に隣接する側面部分に比べて不純物濃度が薄くなっており、
前記低濃度拡散層、前記高濃度拡散層及び前記ゲート電極には同じ導電型の不純物が導入されていることを特徴とする半導体装置。
【請求項２】
前記ソースも、前記ドレイン拡散層と同様に、前記素子分離酸化膜とは間隔をもって、かつ前記ゲート電極に隣接して形成された高濃度拡散層と、前記高濃度拡散層を囲み、かつ前記ゲート電極に一部重複して形成された低濃度拡散層とを備え、
前記ゲート電極の前記ソース側の側面部分においても、前記ドレイン側の側面部分と同様に、上方側から見て前記素子分離酸化膜の近傍で前記低濃度拡散層と重複する側面部分は前記高濃度拡散層に隣接する側面部分に比べて不純物濃度が薄くなっている請求項１に記載の半導体装置。
【請求項３】
前記低濃度拡散層、前記高濃度拡散層及び前記ゲート電極には第１導電型の不純物が導入されており、
同一半導体基板上に、第１導電型のドレイン拡散層と、ＬＤＭＯＳトランジスタ用ゲート電極の一側面に対して自己整合的に前記ドレイン拡散層内に形成された第２導電型のチャネル拡散層と、前記ＬＤＭＯＳトランジスタ用ゲート電極の前記一側面に対して自己整合的に前記チャネル拡散層内に形成された第１導電型のソース用高濃度拡散層と、前記ドレイン拡散層内に形成された第１導電型のドレイン用高濃度拡散層をもつＬＤＭＯＳトランジスタをさらに備えている請求項１又は２に記載の半導体装置。
【請求項４】
出力トランジスタからの出力電圧を基準電圧と比較しその出力電圧が一定になるようにフィードバックをかける回路を備えた電源装置において、
前記出力トランジスタが請求項３に記載されたＬＤＭＯＳトランジスタであり、前記出力トランジスタを除いてそこで使用される高耐圧ＭＯＳトランジスタが請求項１又は２に記載されたＤＤＤ構造のＭＯＳトランジスタであることを特徴とする電源装置。
【請求項５】
以下の工程（Ａ）から（Ｄ）を含んでＤＤＤ構造のＭＯＳトランジスタを製造することを特徴とする半導体装置の製造方法。
（Ａ）半導体基板表面に素子分離酸化膜を形成する素子分離酸化膜形成工程、
（Ｂ）前記素子分離酸化膜に囲まれた素子領域の半導体基板表面にゲート酸化膜を形成し、前記ゲート酸化膜上及び前記素子分離酸化膜上に前記素子領域を横断するように帯状のポリシリコン膜からなるゲート電極を前記素子分離酸化膜上に延伸させて形成するゲート電極形成工程、
（Ｃ）イオン注入法により、少なくとも前記素子分離酸化膜及び前記ゲート電極をマスクにして、素子領域のうち少なくともドレイン形成予定領域に不純物を注入して低濃度拡散層を形成する低濃度拡散層形成工程、
（Ｄ）少なくとも前記ゲート電極のドレイン側の側面部分であって素子領域の周囲部分近傍の部分、及び、前記ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンを形成し、イオン注入法により、前記マスクパターン及び前記ゲート電極をマスクにして不純物を注入して、前記ゲート電極の両側に高濃度拡散層をそれぞれ形成し、かつ前記ゲート電極を低抵抗化する高濃度拡散層形成工程。
【請求項６】
前記低濃度拡散層形成工程（Ｃ）において、素子領域のソース形成予定領域にも不純物を注入して低濃度拡散層を形成し、
前記高濃度拡散層形成工程（Ｄ）において、前記マスクパターンとして、少なくとも前記ゲート電極のソース側及びドレイン側の両側面部分であって素子領域の周囲部分近傍の部分、及び、前記ゲート電極の形成領域を除く素子領域の周囲部分を覆うものを形成し、イオン注入法により、前記マスクパターン及び前記ゲート電極をマスクにして不純物を注入して、前記高濃度拡散層を形成し、かつ前記ゲート電極を低抵抗化する請求項５に記載の半導体装置の製造方法。
【請求項７】
同一半導体基板上に、第１導電型のドレイン拡散層と、ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に前記ドレイン拡散層内に形成された第２導電型のチャネル拡散層と、前記ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に前記チャネル拡散層内に形成された第１導電型のソース用高濃度拡散層と、前記ドレイン拡散層内に前記チャネル拡散層とは間隔をもって形成された第１導電型のドレイン用高濃度拡散層をもつＬＤＭＯＳトランジスタを形成する場合であって、
前記低濃度拡散層形成工程（Ｃ）において、前記低濃度拡散層用に第２導電型の不純物を注入する際、ＬＤＭＯＳトランジスタの前記チャネル拡散層の形成予定領域にも前記ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に第２導電型の不純物を注入する請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
同一半導体基板上に、第１導電型のドレイン拡散層と、ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に前記ドレイン拡散層内に形成された第２導電型のチャネル拡散層と、前記ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に前記チャネル拡散層内に形成された第１導電型のソース用高濃度拡散層と、前記ドレイン拡散層内に前記チャネル拡散層とは間隔をもって形成された第１導電型のドレイン用中濃度拡散層と、前記ドレイン用中濃度拡散層内に形成された第１導電型のドレイン用高濃度拡散層をもつＬＤＭＯＳトランジスタを形成する場合であって、
前記低濃度拡散層形成工程（Ｃ）において、前記低濃度拡散層用に第１導電型の不純物を注入する際、ＬＤＭＯＳトランジスタの前記ドレイン用中濃度拡散層の形成予定領域にも第１導電型の不純物を注入する請求項５から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
以下の工程（Ａ）から（Ｄ）を含んでＤＤＤ構造のＭＯＳトランジスタを製造することを特徴とする半導体装置の製造方法。
（Ａ）半導体基板表面に素子分離酸化膜を形成する素子分離酸化膜形成工程、
（Ｂ）前記素子分離酸化膜に囲まれた素子領域に、前記素子領域を横断するゲート電極形成予定領域の少なくとも中央側を覆い、ドレイン形成予定領域に開口部をもつマスクパターンを形成し、イオン注入法により、前記素子分離酸化膜及び前記マスクパターンをマスクにして、素子領域のうち少なくともドレイン形成予定領域に不純物を注入して低濃度拡散層を形成する低濃度拡散層形成工程、
（Ｃ）前記素子領域の半導体基板表面にゲート酸化膜を形成し、前記ゲート酸化膜上及び前記素子分離酸化膜上に、前記素子領域を横断し、かつドレイン側の側面部分が前記低濃度拡散層の一部と重複するように帯状のポリシリコン膜からなるゲート電極を前記素子分離酸化膜上に延伸させて形成するゲート電極形成工程、
（Ｄ）少なくとも前記ゲート電極のドレイン側の側面部分であって素子領域の周囲部分近傍の部分、及び、前記ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンを形成し、イオン注入法により、前記マスクパターン及び前記ゲート電極をマスクにして不純物を注入して、前記ゲート電極の両側に高濃度拡散層をそれぞれ形成し、かつ前記ゲート電極を低抵抗化する高濃度拡散層形成工程。
【請求項１０】
前記低濃度拡散層形成工程（Ｂ）において、素子領域のソース形成予定領域にも不純物を注入して低濃度拡散層を形成し、
前記ゲート電極形成工程において（Ｃ）、前記ゲート電極をソース側の側面部分がソース形成予定領域の前記低濃度拡散層の一部にも重複するように形成し、
前記高濃度拡散層形成工程（Ｄ）において、前記マスクパターンとして、前記ゲート電極のソース側の側面部分であって素子領域の周囲部分近傍の部分も覆うものを形成し、イオン注入法により、前記マスクパターン及び前記ゲート電極をマスクにして不純物を注入して、前記高濃度拡散層を形成し、かつ前記ゲート電極を低抵抗化する請求項９に記載の半導体装置の製造方法。
【請求項１１】
同一半導体基板上に、第１導電型のドレイン拡散層と、ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に前記ドレイン拡散層内に形成された第２導電型のチャネル拡散層と、前記ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に前記チャネル拡散層内に形成された第１導電型のソース用高濃度拡散層と、前記ドレイン拡散層内に前記チャネル拡散層とは間隔をもって形成された第１導電型のドレイン用高濃度拡散層をもつＬＤＭＯＳトランジスタを形成する場合であって、
前記高濃度拡散層形成工程（Ｄ）において、前記高濃度拡散層用に第１導電型の不純物を注入する際、ＬＤＭＯＳトランジスタの前記ソース用高濃度拡散層及び前記ドレイン用高濃度拡散層の形成領域にも第１導電型の不純物を注入する請求項５から１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法、並びにその応用装置に関するものである。具体的には、電源装置や書込み可能な不揮発性半導体記憶装置など、高電圧が用いられる装置において使用するのに適するＭＯＳトランジスタを備えた半導体装置とその製造方法、並びにそれら応用装置のいくつかの例としての電源装置に関するものである。
本明細書において、第１導電型とはＰ型又はＮ型であり、第２導電型とは第１導電型に対して逆導電型のＮ型又はＰ型である。
【０００２】
【従来の技術】
高耐圧のＭＯＳトランジスタとして、ＤＤＤ（二重拡散ドレイン）型のＭＯＳトランジスタ（以下ＤＤＤトランジスタともいう）が知られている。ＤＤＤトランジスタとは、低濃度拡散層と、低濃度拡散層と同じ導電型で低濃度拡散層内に形成され、低濃度拡散層よりも濃い不純物濃度をもつ高濃度拡散層からなるソース及びドレインを備えているＭＯＳトランジスタである。ＤＤＤトランジスタは例えば特許文献１に記載されている。
【０００３】
また、低オン抵抗のＭＯＳトランジスタとして、ＬＤＭＯＳトランジスタ（横方向二重拡散絶縁ゲート型電界効果トランジスタ）が知られている。ＬＤＭＯＳトランジスタとは、第１導電型のドレイン拡散層と、ゲート電極に対して自己整合的にドレイン拡散層内に形成された第２導電型のチャネル拡散層と、ゲート電極に対して自己整合的にチャネル拡散層内に形成された第１導電型のソース用高濃度拡散層と、ドレイン拡散層内にチャネル拡散層とは間隔をもって形成された第１導電型のドレイン用高濃度拡散層をもつＭＯＳトランジスタである。ＬＤＭＯＳトランジスタは例えば特許文献２に記載されている。
【０００４】
ＬＤＭＯＳトランジスタの能力を最大限に引き出し、バラツキが少なく安定したＬＤＭＯＳトランジスタを作り込むためにはソース抵抗を考慮する必要があり、ソース側の二重拡散（チャネル拡散層とソース用高濃度拡散層）は、ポリシリコン膜からなるゲート電極（以下、ポリシリコン電極と称す）と自己整合的に形成させる必要がある。
【０００５】
そのため、ＬＤＭＯＳトランジスタとＤＤＤトランジスタを混載している高耐圧製品をつくる場合、ＤＤＤトランジスタの形成領域にしきい値電圧を決めるチャネルドープを注入した後に高温の熱拡散処理をすることになる。したがって、埋め込みチャネル型ではしきい値電圧を下げることができないので、ＬＤＭＯＳトランジスタ及びＤＤＤトランジスタを含むすべてのトランジスタを表面チャネル型のＭＯＳトランジスタにする必要があり、Ｎチャネル型（以下Ｎｃｈと略記する）ＭＯＳトランジスタのゲート電極はＮ型ポリシリコン電極で形成し、Ｐチャネル型（以下Ｐｃｈと略記する）ＭＯＳトランジスタのゲート電極はＰ型ポリシリコン電極で形成する必要がある。
【０００６】
しかし、従来のＰｃｈＤＤＤトランジスタでは、耐圧を確保するために高濃度拡散層（オーミック拡散注入）をポリシリコン電極から一定距離を離して形成しているので、オーミック拡散注入時にポリシリコン電極にＰ型不純物を導入することができないので、Ｐ型ポリシリコン電極形成用のポリシリコン膜について、パターニング用のエッチング前にＰ型不純物を導入して十分低抵抗にしておかなければならなかった。
【０００７】
そのため、ＬＤＭＯＳトランジスタのチャネル拡散層用の熱拡散処理（例えば１１００℃、２〜４時間）を行なうと、ＰｃｈＤＤＤトランジスタの形成領域において、ポリシリコン電極内のＰ型不純物がゲート酸化膜を突き抜けてチャネル領域に拡散し、しきい値電圧が下がるという問題があり、安定したＤＤＤトランジスタを作り込めなかった。このような問題はゲート面積が大きいほど顕著である。
【０００８】
【特許文献１】
特開平１０−２７０５７８号公報
【特許文献２】
特開平９−１３９４３８号公報
【０００９】
【発明が解決しようとする課題】
そこで本発明は、ソース及びドレインを構成する高濃度拡散層用の不純物導入の際にゲート電極にも不純物を高濃度に導入することができるＤＤＤトランジスタを備えた半導体装置及びその製造方法、並びに応用装置を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板表面に形成された素子分離酸化膜に囲まれた素子領域に互いに間隔をもって形成された拡散層からなるソース及びドレインと、チャネル領域となる上記ソース及び上記ドレイン間の半導体基板上にゲート酸化膜を介して形成され、さらにチャネル幅方向に上記素子分離酸化膜上に延伸して形成されたポリシリコン膜からなるゲート電極とを備え、上記ソース及び上記ドレインのうち少なくとも上記ドレインは、上記素子分離酸化膜とは間隔をもって、かつ上記ゲート電極に隣接して形成された高濃度拡散層と、上記高濃度拡散層を囲み、かつ上記ゲート電極に一部重複して形成された低濃度拡散層とを備えているＤＤＤ構造のＭＯＳトランジスタを備えたものであって、上記ゲート電極の少なくとも上記ドレイン側の側面部分において、上方側から見て上記素子分離酸化膜の近傍で上記低濃度拡散層と重複する側面部分は上記高濃度拡散層に隣接する側面部分に比べて不純物濃度が薄くなっており、上記低濃度拡散層、上記高濃度拡散層及び上記ゲート電極には同じ導電型の不純物が導入されているものである。
【００１１】
本発明の半導体装置を構成するＤＤＤトランジスタは、少なくともドレインにおいて低濃度拡散層と高濃度拡散層からなる二重拡散構造をもち、ゲート電極の少なくともドレイン側の側面部分において、上方側から見て素子分離酸化膜の近傍で低濃度拡散層と重複する側面部分は高濃度拡散層に隣接する側面部分に比べて不純物濃度が薄くなっており、ゲート電極には高濃度拡散層と同じ導電型の不純物が導入されている構造をもつ。さらに、高濃度拡散層はゲート電極に隣接して設けられている。これにより、高濃度拡散層用の不純物導入と同時にゲート電極に不純物を高濃度に導入してゲート電極の低抵抗化を図ることができるので、高濃度拡散層用の不純物導入工程よりも前にゲート電極形成用のポリシリコン膜に高濃度の不純物を導入しておく必要はなく、特にＰｃｈＤＤＤトランジスタにおいて、低濃度拡散層用の不純物を活性化させるための熱処理時などにポリシリコン電極内の不純物がゲート酸化膜を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。
さらに、少なくともドレインにおいて、高濃度拡散層は素子分離酸化膜の端部から所定の距離だけ間隔をもって形成されているので、高耐圧化を図ることができる。
【００１２】
本発明の半導体装置の製造方法の第１局面は、以下の工程（Ａ）から（Ｄ）を含んでＤＤＤ構造のＭＯＳトランジスタを製造する。
（Ａ）半導体基板表面に素子分離酸化膜を形成する素子分離酸化膜形成工程、
（Ｂ）上記素子分離酸化膜に囲まれた素子領域の半導体基板表面にゲート酸化膜を形成し、上記ゲート酸化膜上及び上記素子分離酸化膜上に上記素子領域を横断するように帯状のポリシリコン膜からなるゲート電極を上記素子分離酸化膜上に延伸させて形成するゲート電極形成工程、
（Ｃ）イオン注入法により、少なくとも上記素子分離酸化膜及び上記ゲート電極をマスクにして、素子領域のうち少なくともドレイン形成予定領域に不純物を注入して低濃度拡散層を形成する低濃度拡散層形成工程、
（Ｄ）少なくとも上記ゲート電極のドレイン側の側面部分であって素子領域の周囲部分近傍の部分、及び、上記ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンを形成し、イオン注入法により、上記マスクパターン及び上記ゲート電極をマスクにして不純物を注入して、上記ゲート電極の両側に高濃度拡散層をそれぞれ形成し、かつ上記ゲート電極を低抵抗化する高濃度拡散層形成工程。
【００１３】
本発明の半導体装置の製造方法の第１局面では、少なくともドレインにおいて低濃度拡散層と高濃度拡散層からなる二重拡散構造をもつＤＤＤトランジスタを形成することができる。さらに、ゲート電極に低抵抗化用の不純物を導入する前に低濃度拡散層を形成し（工程（Ｃ））、高濃度拡散層の形成と同時にゲート電極を低抵抗化するので（工程（Ｄ））、高濃度拡散層形成工程（Ｄ）よりも前にゲート電極形成用のポリシリコン膜に高濃度の不純物を導入しておく必要はなく、低濃度拡散層形成工程（Ｃ）において、ゲート電極直下のドレイン端の電界集中を緩和すべく、深くて薄い濃度の低濃度拡散層を作り込むために高温の熱拡散処理を施しても、特にＰｃｈＤＤＤトランジスタにおいて、ポリシリコン電極内の不純物がゲート酸化膜を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。
【００１４】
さらに、高濃度拡散層形成工程（Ｄ）において、ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンをマスクにして不純物を注入しているので、高濃度拡散層を素子分離酸化膜の端部から所定の距離だけ離して形成することができ、高耐圧化を図ることができる。
【００１５】
本発明の半導体装置の製造方法の第２局面は、以下の工程（Ａ）から（Ｄ）を含んでＤＤＤ構造のＭＯＳトランジスタを製造する。
（Ａ）半導体基板表面に素子分離酸化膜を形成する素子分離酸化膜形成工程、
（Ｂ）上記素子分離酸化膜に囲まれた素子領域に、上記素子領域を横断するゲート電極形成予定領域の少なくとも中央側を覆い、ドレイン形成予定領域に開口部をもつマスクパターンを形成し、イオン注入法により、上記素子分離酸化膜及び上記マスクパターンをマスクにして、素子領域のうち少なくともドレイン形成予定領域に不純物を注入して低濃度拡散層を形成する低濃度拡散層形成工程、
（Ｃ）上記素子領域の半導体基板表面にゲート酸化膜を形成し、上記ゲート酸化膜上及び上記素子分離酸化膜上に、上記素子領域を横断し、かつドレイン側の側面部分が上記低濃度拡散層の一部と重複するように帯状のポリシリコン膜からなるゲート電極を上記素子分離酸化膜上に延伸させて形成するゲート電極形成工程、
（Ｄ）少なくとも上記ゲート電極のドレイン側の側面部分であって素子領域の周囲部分近傍の部分、及び、上記ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンを形成し、イオン注入法により、上記マスクパターン及び上記ゲート電極をマスクにして不純物を注入して、上記ゲート電極の両側に高濃度拡散層をそれぞれ形成し、かつ上記ゲート電極を低抵抗化する高濃度拡散層形成工程。
【００１６】
本発明の半導体装置の製造方法の第２局面では、少なくともドレインにおいて低濃度拡散層と高濃度拡散層からなる二重拡散構造をもつＤＤＤトランジスタを形成することができる。さらに、ゲート電極形成用のポリシリコン膜を形成する前に低濃度拡散層を形成し（工程（Ｂ））、ゲート電極を形成した後（工程（Ｃ））、高濃度拡散層の形成と同時にゲート電極を低抵抗化するので（工程（Ｄ））、上記第１局面と同様に、高濃度拡散層形成工程（Ｄ）よりも前にゲート電極形成用のポリシリコン膜に高濃度の不純物を導入しておく必要はなく、低濃度拡散層形成工程（Ｂ）において、ゲート電極直下のドレイン端の電界集中を緩和すべく、深くて薄い濃度の低濃度拡散層を作り込むために高温の熱拡散処理を施しても、特にＰｃｈＤＤＤトランジスタにおいて、ポリシリコン電極内の不純物がゲート酸化膜を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。
【００１７】
さらに、上記第１局面と同様に、高濃度拡散層形成工程（Ｄ）において、ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンをマスクにして不純物を注入しているので、高濃度拡散層を素子分離酸化膜の端部から所定の距離だけ離して形成することができ、高耐圧化を図ることができる。
【００１８】
さらに、低濃度拡散層を形成した後（工程（Ｂ））、ゲート電極を形成するので（工程（Ｃ））、ゲート電極に対して自己整合的に不純物を注入して低濃度拡散層を形成する上記第１局面に比べて、ゲート電極下の低濃度領域の実行長を長く保つことができ、ゲート電極直下のドレイン端の電界集中を緩和させる効果を向上させることができる。
【００１９】
【発明の実施の形態】
本発明の半導体装置において、上記ソースも、上記ドレイン拡散層と同様に、上記素子分離酸化膜とは間隔をもって、かつ上記ゲート電極に隣接して形成された高濃度拡散層と、上記高濃度拡散層を囲み、かつ上記ゲート電極に一部重複して形成された低濃度拡散層とを備え、上記ゲート電極の上記ソース側の側面部分においても、上記ドレイン側の側面部分と同様に、上方側から見て上記素子分離酸化膜の近傍で上記低濃度拡散層と重複する側面部分は上記高濃度拡散層に隣接する側面部分に比べて不純物濃度が薄くなっていることが好ましい。
【００２０】
この態様では、ソースについて、ドレインと同様に、高濃度拡散層用の不純物導入と同時にゲート電極に不純物を高濃度に導入してゲート電極の低抵抗化を図ることができる構造をもたせつつ、高濃度拡散層が素子分離酸化膜とは間隔をもって形成されている二重拡散構造にすることができるので、耐圧が確保され、ソース及びドレインのどちらでも、電圧印加が可能になる。
【００２１】
本発明の半導体装置において、上記低濃度拡散層、上記高濃度拡散層及び上記ゲート電極には第１導電型の不純物が導入されており、同一半導体基板上に、第１導電型のドレイン拡散層と、ＬＤＭＯＳトランジスタ用ゲート電極の一側面に対して自己整合的に上記ドレイン拡散層内に形成された第２導電型のチャネル拡散層と、上記ＬＤＭＯＳトランジスタ用ゲート電極の上記一側面に対して自己整合的に上記チャネル拡散層内に形成された第１導電型のソース用高濃度拡散層（以下、ソース拡散層とも称す）と、上記ドレイン拡散層内に形成された第１導電型のドレイン用高濃度拡散層（以下、ドレインコンタクト用拡散層とも称す）をもつＬＤＭＯＳトランジスタをさらに備えていることが好ましい。
【００２２】
本発明の半導体装置を構成するＤＤＤトランジスタでは、高濃度拡散層用の不純物導入と同時にゲート電極に不純物を高濃度に導入してゲート電極の低抵抗化を図ることができるので、チャネル拡散層がＬＤＭＯＳトランジスタ用ゲート電極の形成後に高温の熱処理でＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に形成されるＬＤＭＯＳトランジスタと同一半導体基板上に形成されても、ポリシリコン電極内の不純物の拡散に起因してしきい値電圧が変動するという不具合の発生を防止することができる。このようにＤＤＤトランジスタとＬＤＭＯＳトランジスタと同一半導体基板上に備えていることにより、汎用性が増す。
【００２３】
ＤＤＤトランジスタとＬＤＭＯＳトランジスタを同一半導体基板上に備えている態様が適用される応用装置として、例えば、出力トランジスタからの出力電圧を基準電圧と比較しその出力電圧が一定になるようにフィードバックをかける回路を備えた電源装置を上げることができる。この電源装置において、上記出力トランジスタはＬＤＭＯＳトランジスタにより構成され、上記出力トランジスタを除いてそこで使用される高耐圧ＭＯＳトランジスタが本発明の半導体装置を構成するＤＤＤトランジスタであることが好ましい。
【００２４】
本発明の半導体装置を構成するＤＤＤトランジスタは、ＬＤＭＯＳトランジスタと同一半導体基板上に形成される場合であっても、ポリシリコン電極内の不純物の拡散に起因してしきい値電圧が変動するという不具合の発生をなくすことができるので、高電圧対応の電源装置において出力精度の向上を図ることができる。さらに、出力トランジスタとしてＬＤＭＯＳトランジスタを用いることにより、低オン抵抗化が可能になり、省電力化を図ることができる。
【００２５】
本発明の半導体装置の製造方法の第１局面において、上記低濃度拡散層形成工程（Ｃ）において、素子領域のソース形成予定領域にも不純物を注入して低濃度拡散層を形成し、上記高濃度拡散層形成工程（Ｄ）において、上記マスクパターンとして、少なくとも上記ゲート電極のソース側及びドレイン側の両側面部分であって素子領域の周囲部分近傍の部分、及び、上記ゲート電極の形成領域を除く素子領域の周囲部分を覆うものを形成し、イオン注入法により、上記マスクパターン及び上記ゲート電極をマスクにして不純物を注入して、上記高濃度拡散層を形成し、かつ上記ゲート電極を低抵抗化することが好ましい。
【００２６】
これにより、ソースについて、ドレインと同様に、高濃度拡散層が素子分離酸化膜とは間隔をもって形成されている二重拡散構造にすることができるので、耐圧が確保され、ソース及びドレインのどちらでも、電圧印加が可能になる。
【００２７】
本発明の半導体装置の製造方法の第１局面において、同一半導体基板上に、第１導電型のドレイン拡散層と、ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に上記ドレイン拡散層内に形成された第２導電型のチャネル拡散層と、上記ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に上記チャネル拡散層内に形成された第１導電型のソース用高濃度拡散層と、上記ドレイン拡散層内に上記チャネル拡散層とは間隔をもって形成された第１導電型のドレイン用高濃度拡散層をもつＬＤＭＯＳトランジスタを形成する場合は、
上記低濃度拡散層形成工程（Ｃ）において、上記低濃度拡散層用に第２導電型の不純物を注入する際、ＬＤＭＯＳトランジスタの上記チャネル拡散層の形成領域にも上記ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に第２導電型の不純物を注入するようにしてもよい。
【００２８】
これにより、Ｐ型の高濃度ポリシリコン電極ではないので、高温の熱処理を施しても、ポリシリコン電極内の不純物の拡散に起因してしきい値電圧が変動するという不具合を発生させることなく、ＤＤＤトランジスタとＬＤＭＯＳトランジスタを同一半導体基板上に形成することができる。さらに、ＤＤＤトランジスタの低濃度拡散層とＬＤＭＯＳトランジスタのチャネル拡散層を同時に形成することができるので、製造工程の削減を図ることができる。
【００２９】
本発明の半導体装置の製造方法の第１局面において、同一半導体基板上に、第１導電型のドレイン拡散層と、ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に上記ドレイン拡散層内に形成された第２導電型のチャネル拡散層と、上記ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に上記チャネル拡散層内に形成された第１導電型のソース用高濃度拡散層と、上記ドレイン拡散層内に上記チャネル拡散層とは間隔をもって形成された第１導電型のドレイン用中濃度拡散層と、上記ドレイン用中濃度拡散層内に形成された第１導電型のドレイン用高濃度拡散層をもつＬＤＭＯＳトランジスタを形成する場合は、
上記低濃度拡散層形成工程（Ｃ）において、上記低濃度拡散層用に第１導電型の不純物を注入する際、ＬＤＭＯＳトランジスタの上記ドレイン用中濃度拡散層の形成領域にも第１導電型の不純物を注入するようにしてもよい。
【００３０】
これにより、Ｐ型の高濃度ポリシリコン電極ではないので、高温の熱処理を施しても、ポリシリコン電極内の不純物の拡散に起因してしきい値電圧が変動するという不具合を発生させることなく、ＤＤＤトランジスタとＬＤＭＯＳトランジスタを同一半導体基板上に形成することができる。さらに、ＤＤＤトランジスタの低濃度拡散層とＬＤＭＯＳトランジスタのドレイン用中濃度拡散層を同時に形成することができるので、製造工程の削減を図ることができる。
【００３１】
本発明の半導体装置の製造方法の第２局面において、上記低濃度拡散層形成工程（Ｂ）において、素子領域のソース形成予定領域にも不純物を注入して低濃度拡散層を形成し、上記ゲート電極形成工程において（Ｃ）、上記ゲート電極をソース側の側面部分がソース形成予定領域の上記低濃度拡散層の一部にも重複するように形成し、上記高濃度拡散層形成工程（Ｄ）において、上記マスクパターンとして、上記ゲート電極のソース側の側面部分であって素子領域の周囲部分近傍の部分も覆うものを形成し、イオン注入法により、上記マスクパターン及び上記ゲート電極をマスクにして不純物を注入して、上記高濃度拡散層を形成し、かつ上記ゲート電極を低抵抗化することが好ましい。
【００３２】
これにより、ソースについて、ドレインと同様に、高濃度拡散層が素子分離酸化膜とは間隔をもって形成されている二重拡散構造にすることができるので、耐圧が確保され、ソース及びドレインのどちらでも、電圧印加が可能になる。
【００３３】
本発明の半導体装置の製造方法の第１局面及び第２局面において、同一半導体基板上に、第１導電型のドレイン拡散層と、ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に上記ドレイン拡散層内に形成された第２導電型のチャネル拡散層と、上記ＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に上記チャネル拡散層内に形成された第１導電型のソース用高濃度拡散層と、上記ドレイン拡散層内に上記チャネル拡散層とは間隔をもって形成された第１導電型のドレイン用高濃度拡散層をもつＬＤＭＯＳトランジスタを形成する場合は、
上記高濃度拡散層形成工程（Ｄ）において、上記高濃度拡散層用に第１導電型の不純物を注入する際、ＬＤＭＯＳトランジスタの上記ソース用高濃度拡散層及び上記ドレイン用高濃度拡散層の形成領域にも第１導電型の不純物を注入することが好ましい。
【００３４】
これにより、ＤＤＤトランジスタの高濃度拡散層とＬＤＭＯＳトランジスタのソース用高濃度拡散層及びドレイン用高濃度拡散層を同時に形成することができるので、製造工程の削減を図ることができる。
【００３５】
【実施例】
図１にＰｃｈＤＤＤトランジスタを備えた半導体装置の一実施例を示す。（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ’位置での断面図である。図１では層間絶縁膜やコンタクトホール、配線などの図示は省略している。
【００３６】
２０Ωｃｍ程度のＰ型の半導体基板（Ｐｓｕｂ）２の表面側にＮウエル領域（Ｎｗｅｌｌ）４が形成されている。半導体基板２の表面にＮウエル領域４を囲むようにＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により形成されたＬＯＣＯＳ酸化膜（素子分離酸化膜）６が形成されている。
【００３７】
Ｎウエル領域４内に、２つのＰ型低濃度拡散層（Ｐ−）８，８が互いに間隔をもって形成されている。Ｐ型低濃度拡散層８は隣接するＬＯＣＯＳ酸化膜６の部分の下部にまで及んでいる。Ｐ型低濃度拡散層８，８間のＮウエル領域４表面がチャネル領域となる。
【００３８】
チャネル領域となるＰ型低濃度拡散層８，８間のＮウエル領域４上に、ゲート酸化膜１０を介して、Ｐ型低濃度拡散層８と一部重複して、帯状のポリシリコン膜からなるＰ型ポリシリコン電極（ゲート電極）１２が素子領域を横断して形成されている。Ｐ型ポリシリコン電極１２はＬＯＣＯＳ酸化膜６上に延伸されて形成されている。ゲート酸化膜１０の膜厚は例えば約５０ｎｍ（ナノメートル）である。Ｐ型ポリシリコン電極１２の膜厚は例えば５００ｎｍであり、Ｐ型ポリシリコン電極１２とＰ型低濃度拡散層８が重複している距離は例えば０．５〜１．０ｎｍである。ゲート酸化膜１０の（Ａ）での図示は省略されている。
【００３９】
Ｐ型低濃度拡散層８内に、ＬＯＣＯＳ酸化膜６とは間隔をもって、かつＰ型ポリシリコン電極１２に隣接して、Ｐ型低濃度拡散層８よりも濃いＰ型不純物濃度をもつＰ型高濃度拡散層（Ｐ＋）１４が形成されている。Ｐ型高濃度拡散層１４とＬＯＣＯＳ酸化膜６の間の距離は例えば１．５μｍ（マイクロメートル）以上である。
【００４０】
Ｐ型ポリシリコン電極１２において、上方側から見てＬＯＣＯＳ酸化膜６の近傍でＰ型低濃度拡散層８と重複する側面部分である低濃度部分１２ａは、Ｐ型高濃度拡散層１４に隣接する側面部分及び中央部分である高濃度部分１２ｂに比べてＰ型不純物濃度が薄くなっている。
【００４１】
Ｐ型高濃度拡散層１４の所定の領域上の層間絶縁膜（図示は省略）を含む絶縁膜、及びＬＯＣＯＳ酸化膜６上に配置されたＰ型ポリシリコン電極１２の高濃度部分１２ｂの所定の領域上の絶縁膜（図示は省略）に、コンタクトホール１６が形成されている。
【００４２】
このＰｃｈＤＤＤトランジスタでは、Ｐ型ポリシリコン電極１２において、上方側から見てＬＯＣＯＳ酸化膜６の近傍でＰ型低濃度拡散層８と重複する側面部分を含む低濃度部分１２ａはＰ型高濃度拡散層１４に隣接する側面部分を含む高濃度部分１２ｂに比べてＰ型不純物濃度が薄くなっている。さらに、Ｐ型高濃度拡散層１４はＰ型ポリシリコン電極１２に隣接して設けられている。これにより、Ｐ型高濃度拡散層１４を形成するためのＰ型不純物導入と同時に、Ｐ型ポリシリコン電極１２の高濃度部分１２ｂに対応する領域にＰ型不純物を高濃度に導入してＰ型ポリシリコン電極１２の低抵抗化を図ることができるので、Ｐ型高濃度拡散層１４を形成するためのＰ型不純物導入工程よりも前にＰ型ポリシリコン電極１２形成用のポリシリコン膜に高濃度の不純物を導入しておく必要はなく、Ｐ型ポリシリコン電極１２内のＰ型不純物がゲート酸化膜１０を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。さらに、Ｐ型高濃度拡散層１４はＬＯＣＯＳ酸化膜６の端部から所定の距離だけ間隔をもって形成されているので、高耐圧化を図ることができる。
【００４３】
図２にＰｃｈＤＤＤトランジスタ、ＮｃｈＤＤＤトランジスタ、ＰｃｈＬＤＭＯＳトランジスタ及びＮｃｈＬＤＭＯＳトランジスタを同一半導体基板上に備えた半導体装置の一実施例の断面図を示す。図１と同じ部分には同じ符号を付す。
【００４４】
Ｐ型の半導体基板（Ｐｓｕｂ）２の表面側にＮウエル領域（Ｎｗｅｌｌ）４，２０，２２及びＰウエル領域（Ｐｗｅｌｌ）１８が互いに電気的に分離されて形成されている。半導体基板２の表面にＮウエル領域４，２０，２２及びＰウエル領域１８をそれぞれ囲むようにＬＯＣＯＳ酸化膜６が形成されている。
【００４５】
Ｎウエル領域４内に、Ｐ型低濃度拡散層（Ｐ−）８，８、ゲート酸化膜１０、Ｐ型ポリシリコン電極１２及びＰ型高濃度拡散層（Ｐ＋）１４，１４からなるＰｃｈＤＤＤトランジスタが形成されている。このＰｃｈＤＤＤトランジスタの平面図は図１（Ａ）に示したものと同じである。
【００４６】
Ｐウエル領域１８内にＮｃｈＤＤＤトランジスタが形成されている。このＮｃｈＤＤＤトランジスタは、Ｐウエル領域１８内に互いに間隔をもって形成された２つのＮ型低濃度拡散層（Ｎ−）２４，２４と、Ｎ型低濃度拡散層２４，２４間のＰウエル領域１８表面のチャネル領域となる領域上に、ゲート酸化膜２６を介して、Ｎ型低濃度拡散層２４と一部重複して形成されたＮ型ポリシリコン電極２８と、Ｎ型低濃度拡散層２４内に、ＬＯＣＯＳ酸化膜６とは間隔をもって、かつＮ型ポリシリコン電極２８に隣接して形成され、Ｎ型低濃度拡散層２４よりも濃いＮ型不純物濃度をもつＮ型高濃度拡散層（Ｎ＋）３０を備えている。
【００４７】
このＮｃｈＤＤＤトランジスタは図１に示したＰｃｈＤＤＤトランジスタを逆導電型にしたものと同様の構造をもつ。ただし、ゲート電極２８において、ＰｃｈＤＤＤトランジスタのゲート電極１２の低濃度部分１２ａのような低濃度な部分は形成されておらず、Ｎ型不純物はゲート電極２８の全体に高濃度に導入されている。
【００４８】
Ｎウエル領域２０内にＰウエル領域３２が形成され、Ｐウエル領域３２内にＰｃｈＬＤＭＯＳトランジスタが形成されている。このＰｃｈＬＤＭＯＳトランジスタについて説明する。
ドレイン拡散層を構成するＰウエル領域３２内に、Ｎ型チャネル拡散層（Ｎ−）３４と、Ｐウエル領域３２よりもＰ型不純物が高濃度に導入されているＰ型中濃度拡散層（Ｐ−）３６が互いに間隔をもって形成されている。Ｐ型中濃度拡散層３６はＰｃｈＬＤＭＯＳトランジスタのドレインにおけるバイポーラブレイクダウンによるドレイン破壊を防止するためのものである。
【００４９】
Ｎ型チャネル拡散層３４とＰ型中濃度拡散層３６の間のＰウエル領域３２上に、ゲート酸化膜３８を介して、Ｎ型チャネル拡散層３４及びＰ型中濃度拡散層３６とそれぞれ一部重複してＰ型ポリシリコン電極４０が形成されている。ゲート酸化膜３８の膜厚は例えば約３０ｎｍである。Ｐ型ポリシリコン電極４０下のＮ型チャネル拡散層３４表面がチャネル領域となる。
【００５０】
Ｎ型チャネル拡散層３４内に、Ｐ型ポリシリコン電極４０に隣接してＰ型ソース拡散層（Ｐ＋）４２が形成されている。Ｎ型チャネル拡散層３４及びＰ型ソース拡散層４２はＰ型ポリシリコン電極４０に対して自己整合的に形成されたものである。
【００５１】
Ｐ型中濃度拡散層３６内に、Ｐ型不純物がＰ型中濃度拡散層３６よりも高濃度に導入されているＰ型ドレインコンタクト用拡散層（Ｐ＋）４４が形成されている。Ｐ型ドレインコンタクト用拡散層４４は、Ｐ型ポリシリコン電極４０端部における電界集中を緩和するために、Ｐ型ポリシリコン電極４０とは間隔をもって形成されている。
【００５２】
Ｎウエル領域２２内にＮｃｈＬＤＭＯＳトランジスタが形成されている。このＮｃｈＬＤＭＯＳトランジスタは上述したＰｃｈＬＤＭＯＳトランジスタを逆導電型にしたものと同様の構造をもつ。このＮｃｈＬＤＭＯＳトランジスタについて説明する。
【００５３】
ドレイン拡散層を構成するＮウエル領域２２内に、Ｐ型チャネル拡散層（Ｐ−）４６と、バイポーラブレイクダウンによるドレイン破壊を防止するためのＮ型中濃度拡散層（Ｎ−）４８が互いに間隔をもって形成されている。
【００５４】
Ｐ型チャネル拡散層４６とＮ型中濃度拡散層４８の間のＮウエル領域２２上に、ゲート酸化膜５０を介して、Ｐ型チャネル拡散層４６及びＮ型中濃度拡散層４８とそれぞれ一部重複してＮ型ポリシリコン電極５２が形成されている。Ｎ型ポリシリコン電極５２下のＰ型チャネル拡散層４６表面がチャネル領域となる。
【００５５】
Ｐ型チャネル拡散層４６内に、Ｎ型ポリシリコン電極５２に隣接してＮ型ソース拡散層５４が形成されている。Ｐ型チャネル拡散層４６及びＮ型ソース拡散層５４はＮ型ポリシリコン電極５２に対して自己整合的に形成されたものである。
【００５６】
Ｎ型中濃度拡散層４８内に、Ｎ型ポリシリコン電極５２端部における電界集中を緩和するためにＮ型ポリシリコン電極５２とは間隔をもって、Ｎ型不純物がＮ型中濃度拡散層４８よりも高濃度に導入されているＮ型ドレインコンタクト用拡散層（Ｎ＋）５６が形成されている。
【００５７】
すべてのトランジスタ領域を覆うように、例えばＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜からなる層間絶縁膜５８が形成されている。層間絶縁膜５８にはＰ型高濃度拡散層１４、Ｎ型高濃度拡散層３０、Ｐ型ソース拡散層４２、Ｐ型ドレインコンタクト用拡散層４４、Ｎ型ソース拡散層５４及びＮ型ドレインコンタクト用拡散層５６のそれぞれに対応して、コンタクトホール１６が形成されている。コンタクトホール１６内及び層間絶縁膜５８上にメタル配線６０が形成されている。
【００５８】
次に、図２に示した半導体装置の実施例を製造するための製造方法の一実施例を図２から図５を参照して説明する。
（１）Ｐ型の半導体基板２の一表面上に、ＰｃｈＤＤＤトランジスタ形成領域、ＰｃｈＬＤＭＯＳトランジスタ形成領域及びＮｃｈＬＤＭＯＳトランジスタ形成領域に対応して開口部をもつレジストパターン（図示は省略）を形成する。イオン注入法により、そのレジストパターンをマスクにして、加速エネルギーは１５０ＫｅＶ、ドーズ量は４×１０１２ｃｍ−２程度の条件で半導体基板２に対してリンの注入を行なう。レジストパターンを除去した後、１１８０℃、２４時間の条件で注入したリンの熱拡散を行ない、ＰｃｈＤＤＤトランジスタ形成領域に深いＮウエル領域４、ＰｃｈＬＤＭＯＳトランジスタ形成領域に深いＮウエル領域２０、ＮｃｈＬＤＭＯＳトランジスタ形成領域に深いＮウエル領域２２を互いに間隔をもたせて形成する（図３（ａ）参照）。
【００５９】
（２）ＮｃｈＤＤＤトランジスタ形成領域と、ＰｃｈＬＤＭＯＳトランジスタ形成領域のＮウエル領域２０内の領域に対応して開口部をもつレジストパターン（図示は省略）を形成する。イオン注入法により、そのレジストパターンをマスクにして、加速エネルギーは５０ＫｅＶ、ドーズ量は４×１０１２ｃｍ−２程度の条件で半導体基板２に対してボロンの注入を行なう。レジストパターンを除去した後、１１５０℃、８時間の条件で注入したボロンの熱拡散を行ない、ＮｃｈＤＤＤトランジスタ形成領域にＰウエル領域１８を形成し、Ｎウエル領域２０内にＰｃｈＬＤＭＯＳトランジスタのドレイン拡散層となるＰウエル領域３２を形成する（図３（ｂ）参照）。
【００６０】
（３）ＬＯＣＯＳ酸化法により、半導体基板２の表面に膜厚が８００ｎｍ程度のＬＯＣＯＳ酸化膜６を形成し、すべてのトランジスタ形成領域を分離する（図３（ｃ）参照）。ここで、ＬＯＣＯＳ酸化膜６を形成する前に、チャネルストップ用不純物拡散層をＬＯＣＯＳ酸化膜下に対応して形成するようにしてもよい。
【００６１】
（４）Ｎウエル領域４，２２及びＰウエル領域１８，３２の表面に、膜厚が例えば３０ｎｍのプリゲート酸化膜６２を形成する。ＰｃｈＤＤＤトランジスタのしきい値電圧制御用のチャネルドープ注入を行なうべく、Ｎウエル領域４に対応して開口部をもつレジストパターン６４を形成し、イオン注入法によりレジストパターン６４をマスクにしてＮウエル領域４の表面にしきい値電圧制御用チャネルドープ注入を行なう（図３（ｄ）参照）。
【００６２】
（５）レジストパターン６４を除去した後、ＮｃｈＤＤＤトランジスタのしきい値電圧制御用のチャネルドープ注入を行なうべく、Ｐウエル領域１８に対応して開口部をもつレジストパターン６６を形成し、イオン注入法によりレジストパターン６６をマスクにしてＰウエル領域１８の表面にしきい値電圧制御用チャネルドープ注入を行なう（図４（ｅ）参照）。
【００６３】
（６）レジストパターン６６を除去した後、Ｐウエル領域３２及びＮウエル領域２２に対応して開口部をもつレジストパターン６８を形成する。Ｎウエル領域４及びＰウエル領域１８の表面のプリゲート酸化膜６２をレジストパターン６８で覆った状態でＨＦ溶液を用いて酸化膜除去処理を行ない、Ｐウエル領域３２及びＮウエル領域２２の表面のプリゲート酸化膜６２を除去する（図４（ｆ）参照）。
【００６４】
（７）レジストパターン６８を除去した後、熱酸化処理を施し、Ｐウエル領域３２の表面にＰｃｈＬＤＭＯＳトランジスタのゲート酸化膜３８を形成し、Ｎウエル領域２２の表面にＮｃｈＬＤＭＯＳトランジスタのゲート酸化膜５０を形成する。ゲート酸化膜３８，５０の膜厚は例えば３０ｎｍである。このとき、Ｎウエル領域４及びＰウエル領域１８の表面のプリゲート酸化膜６２が厚膜化され、Ｎウエル領域４の表面にＰｃｈＤＤＤトランジスタのゲート酸化膜１０が形成され、Ｐウエル領域１８の表面にＮｃｈＤＤＤトランジスタのゲート酸化膜２６が形成される。ゲート酸化膜１０，２６の膜厚は例えば約５０ｎｍである。
【００６５】
ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板２上全面にポリシリコン膜７０を例えば５００ｎｍの膜厚に形成する（図４（ｇ）参照）。
なお、ＤＤＤトランジスタとＬＤＭＯＳトランジスタについて同じゲート酸化膜厚で製造する場合は、ＬＤＭＯＳトランジスタ形成領域のプリゲート酸化膜６２を選択的に除去する上記工程（６）を省略することができる。
【００６６】
（８）例えば熱酸化法により、８５０℃の条件でポリシリコン膜７０の表面に２５ｎｍの酸化膜（図示は省略）を形成する。その酸化膜上に、ＰｃｈＬＤＭＯＳトランジスタ形成領域に対応して開口部をもつレジストパターン７２を形成する。イオン注入法により、レジストパターン７２をマスクにして例えばボロンを加速エネルギーは２０ＫｅＶ、ドーズ量は５×１０１３〜１×１０１４ｃｍ−２程度の条件でポリシリコン膜７０に注入し、ＰｃｈＬＤＭＯＳトランジスタ形成領域に対応してＰ型低抵抗ポリシリコン膜７４を形成する（図４（ｈ）参照）。
【００６７】
（９）レジストパターン７２を除去した後、ＣＶＤ法により半導体基板２上全面に例えば膜厚が２００ｎｍの酸化膜を形成し、写真製版技術及びエッチング技術によりその酸化膜をパターニングして、ＰｃｈＤＤＤトランジスタ及びＰｃｈＬＤＭＯＳトランジスタの形成領域のみに酸化膜７６を残す。リンの堆積及び熱拡散処理を行なって、ＮｃｈＤＤＤトランジスタ及びＮｃｈＬＤＭＯＳトランジスタの形成領域のポリシリコン膜７０をＮ型低抵抗ポリシリコン膜７８とする（図５（ｉ）参照）。
【００６８】
（１０）酸化膜７６を除去した後、ポリシリコン膜７０、Ｐ型低抵抗ポリシリコン膜７４及びＮ型低抵抗ポリシリコン膜７８を写真製版技術及びエッチング技術によりパターニングして、ＰｃｈＤＤＤトランジスタ形成領域にポリシリコン膜７０からポリシリコン電極１２ｃを形成し、ＮｃｈＤＤＤトランジスタ形成領域にＮ型低抵抗ポリシリコン膜７８からＮ型ポリシリコン電極２８を形成し、ＰｃｈＬＤＭＯＳトランジスタ形成領域にＰ型低抵抗ポリシリコン膜７４からＰ型ポリシリコン電極４０を形成し、ＮｃｈＬＤＭＯＳトランジスタ形成領域にＮ型低抵抗ポリシリコン膜７８からＮ型ポリシリコン電極５２を形成する。
【００６９】
ＮｃｈＤＤＤトランジスタの形成領域、ＰｃｈＬＤＭＯＳトランジスタのＮ型チャネル拡散層の形成予定領域、及びＮｃｈＬＤＭＯＳトランジスタのＮ型中濃度拡散層の形成予定領域に対応して開口部をもち、ＰｃｈＤＤＤトランンジスタの形成領域、ＰｃｈＬＤＭＯＳトランジスタのＰ型中濃度拡散層の形成予定領域、及びＮｃｈＬＤＭＯＳトランジスタのＰ型チャネル拡散層の形成予定領域を覆うマスクパターン（図示は省略）を形成する。イオン注入法により、そのマスクパターン、ＬＯＣＯＳ酸化膜６及びポリシリコン電極２８，４０，５２をマスクにして、例えばリンを加速エネルギーは１００ＫｅＶ、ドーズ量は２．０×１０１３ｃｍ−２程度の条件で、Ｐウエル領域１８，３２及びＮウエル領域２２の所定の領域に注入する。
【００７０】
上記マスクパターンを除去した後、ＰｃｈＤＤＤトランジスタの形成領域、ＰｃｈＬＤＭＯＳトランジスタのＰ型中濃度拡散層の形成予定領域、及びＮｃｈＬＤＭＯＳトランジスタのＰ型チャネル拡散層の形成予定領域に対応して開口部をもち、ＮｃｈＤＤＤトランンジスタの形成領域、ＰｃｈＬＤＭＯＳトランジスタのＮ型チャネル拡散層の形成予定領域、及びＮｃｈＬＤＭＯＳトランジスタのＮ型中濃度拡散層の形成予定領域を覆うマスクパターン（図示は省略）を形成する。イオン注入法により、そのマスクパターン、ＬＯＣＯＳ酸化膜６及びポリシリコン電極１２ｃ，４０，５２をマスクにして、例えばボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は２．０×１０１３ｃｍ−２程度の条件で、Ｎウエル領域４，２２及びＰウエル領域３２の所定の領域に注入する。
【００７１】
上記マスクパターンを除去した後、例えば１１００℃、２００分程度の条件で熱拡散処理を施して、ＰｃｈＤＤＤトランジスタ形成領域のＮウエル領域４内にＰ型低濃度拡散層８，８を形成し、ＮｃｈＤＤＤトランジスタ形成領域のＰウエル領域１８内にＮ型低濃度拡散層２４，２４を形成し、ＰｃｈＬＤＭＯＳトランジスタ形成領域のＰウエル領域３２内にＮ型チャネル拡散層３４及びＰ型中濃度拡散層３６を形成し、ＮｃｈＬＤＭＯＳトランジスタ形成領域のＮウエル領域２２内にＰ型チャネル拡散層４６及びＮ型中濃度拡散層４８を形成する。各トランジスタ形成領域において、拡散層８，２４，３４，３６，４６，４８はポリシリコン電極１２ｃ，２８，４０，５２及びＬＯＣＯＳ酸化膜６に対して自己整合的に形成される（図５（ｊ）参照）。
【００７２】
（１１）ＰｃｈＤＤＤトランジスタ及びＰｃｈＬＤＭＯＳトランジスタの形成領域に対応して開口部をもち、ＮｃｈＤＤＤトランンジスタ及びＮｃｈＬＤＭＯＳトランジスタの形成領域を覆うＰ＋注入用レジストパターン（図５での図示は省略）を形成する。
【００７３】
図６に、ＰｃｈＤＤＤトランジスタの形成領域におけるＰ＋注入用レジストパターン形成時の平面図を示す。
Ｐ＋注入用レジストパターン８０の開口部８０ａは、ＬＯＣＯＳ酸化膜６の端部（素子領域の周囲部分）近傍のポリシリコン電極１２ｃの側面部分、及び、ポリシリコン電極１２ｃの形成領域を除くＬＯＣＯＳ酸化膜６の端部近傍のＰ型低濃度拡散層８を覆うように形成されている。ＬＯＣＯＳ酸化膜６の端部から開口部８０ａまでの距離は例えば１．５μｍである。
【００７４】
ＰｃｈＬＤＭＯＳトランジスタの形成領域において、Ｐ＋注入用レジストパターンは、Ｎ型チャネル拡散層３４側のＰ型ポリシリコン電極４０の側面部分を含むＮ型チャネル拡散層３４上に開口部をもち、さらにＰ型中濃度拡散層３６側のＰ型ポリシリコン電極４０の側面部分及びＬＯＣＯＳ酸化膜６の端部とは間隔をもってＰ型中濃度拡散層３６上に開口部をもつ。ＬＯＣＯＳ酸化膜６の端部からＰ＋注入用レジストパターンの開口部までの距離は例えば１．５μｍである。
【００７５】
イオン注入法により、Ｐ＋注入用レジストパターンをマスクにして、例えばボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は２．０×１０１５ｃｍ−２程度の条件でポリシリコン電極１２ｃ、Ｐ型低濃度拡散層８、Ｐ型ポリシリコン電極４０、Ｎ型チャネル拡散層３４及びＰ型中濃度拡散層３６の所定の領域に注入する。これにより、ポリシリコン電極１２ｃの所定の領域にＰ型不純物であるボロンが高濃度に導入される。
【００７６】
Ｐ＋注入用レジストパターンを除去した後、ＮｃｈＤＤＤトランジスタ及びＮｃｈＬＤＭＯＳトランジスタの形成領域に対応して開口部をもち、ＰｃｈＤＤＤトランンジスタ及びＰｃｈＬＤＭＯＳトランジスタの形成領域を覆うＮ＋注入用レジストパターン（図示は省略）を形成する。
【００７７】
ＮｃｈＤＤＤトランジスタの形成領域において、Ｎ＋注入用レジストパターンは、ＬＯＣＯＳ酸化膜６の端部近傍のＮ型低濃度拡散層２４上を覆い、一方のＮ型低濃度拡散層２４上からＮ型ポリシリコン電極２８上を介して他方のＮ型低濃度拡散層２４上にわたって連続して形成された開口部をもつ。その開口部の上面側から見た形状は、例えば図６に示したＰ＋注入用レジストパターン８０ａと同じ形状であってもよいし、ＬＯＣＯＳ酸化膜６上に配置されたＮ＋ポリシリコン電極２８の両端部を覆うように形成された長方形であってもよい。ＬＯＣＯＳ酸化膜６の端部からＮ＋注入用レジストパターンの開口部までの距離は例えば１．５μｍである。
【００７８】
ＮｃｈＬＤＭＯＳトランジスタの形成領域において、Ｎ＋注入用レジストパターンは、Ｐ型チャネル拡散層４６側のＮ型ポリシリコン電極５２の側面部分を含むＰ型チャネル拡散層４６上に開口部をもち、さらにＮ型中濃度拡散層４８側のＮ型ポリシリコン電極５２の側面部分及びＬＯＣＯＳ酸化膜６の端部とは間隔をもってＮ型中濃度拡散層４８上に開口部をもつ。ＬＯＣＯＳ酸化膜６の端部からＮ＋注入用レジストパターンの開口部までの距離は例えば１．５μｍである。
【００７９】
イオン注入法により、Ｎ＋注入用レジストパターン及びＮ型ポリシリコン電極２８，５２をマスクにして、例えばリン又はヒ素を加速エネルギーは５０ＫｅＶ、ドーズ量は６．０×１０１５ｃｍ−２程度の条件でＮ型低濃度拡散層２４、Ｐ型チャネル拡散層４６及びＮ型中濃度拡散層４８の所定の領域に注入する。
【００８０】
Ｎ＋注入用レジストパターンを除去した後、注入した不純物を活性化させるために、例えば１０００℃、３０分程度の条件で熱拡散処理を施す。この熱拡散処理により、ＰｃｈＤＤＤトランジスタ形成領域では、ポリシリコン電極１２ｃから、ＬＯＣＯＳ酸化膜６の近傍でＰ型低濃度拡散層８と重複する側面部分に低濃度部分１２ａをもち、中央側の側面部分及び中央部分に高濃度部分１２ｂをもつＰ型ポリシリコン電極１２が形成される。また、Ｐ型低濃度拡散層８内にＬＯＣＯＳ酸化膜６とは間隔をもってかつＰ型ポリシリコン電極１２に隣接してＰ型高濃度拡散層１４が形成される。
【００８１】
ＮｃｈＤＤＤトランジスタ形成領域では、Ｎ型低濃度拡散層２４，２４内にＬＯＣＯＳ酸化膜６とは間隔をもってかつＮ型ポリシリコン電極２８に隣接してＮ型高濃度拡散層３０がそれぞれ形成される。
【００８２】
ＰｃｈＬＤＭＯＳトランジスタ形成領域では、Ｎ型チャネル拡散層３４内にＰ型ポリシリコン電極４０に対して自己整合的にＰ型ソース拡散層４２が形成され、Ｐ型中濃度拡散層３６内にＰ型ポリシリコン電極４０及びＬＯＣＯＳ酸化膜６とは間隔をもってＰ型ドレインコンタクト用拡散層４４が形成される。
【００８３】
ＮｃｈＬＤＭＯＳトランジスタ形成領域では、Ｐ型チャネル拡散層４６内にＮ型ポリシリコン電極５２に対して自己整合的にＮ型ソース拡散層５４が形成され、Ｎ型中濃度拡散層４８内にＮ型ポリシリコン電極５２及びＬＯＣＯＳ酸化膜６とは間隔をもってＮ型ドレインコンタクト用拡散層５６が形成される（図５（ｋ）参照）。
【００８４】
（１２）半導体基板２上に、トランジスタの絶縁のための層間絶縁膜５８として例えばＢＰＳＧ膜をＣＶＤ法により堆積し、例えば９２０℃、３０分間程度の条件で熱処理を施す。
その後、コンタクトホール１６を形成し、メタル配線６０を形成する（図２参照）。
【００８５】
この実施例では、ＰｃｈＤＤＤトランジスタの形成領域において、ポリシリコン電極１２ｃに低抵抗化用の不純物を高濃度に導入する前にＰ型低濃度拡散層８を形成し（工程（１０）及び図５（ｊ）参照）、Ｐ型高濃度拡散層１４の形成と同時にポリシリコン電極１２ｃを低抵抗化してＰ型ポリシリコン電極１２を形成する（工程（１１）及び図５（ｋ）参照）。したがって、深くて薄い濃度のＰ型低濃度拡散層８を作り込むために高温の熱拡散処理を施しても、ポリシリコン電極１２ｃ内の不純物がゲート酸化膜を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。
【００８６】
さらに、ＰｃｈＤＤＤトランジスタの形成領域において、Ｐ型低濃度拡散層８用にＰ型の不純物を注入する際、ＮｃｈＬＤＭＯＳトランジスタのＰ型チャネル拡散層４６の形成領域にもＮ型ポリシリコン電極５２に対して自己整合的にＰ型の不純物を注入し（工程（１０）及び図５（ｊ）参照）、高温の熱処理を施すことにより、深くて薄い濃度のＰｃｈＤＤＤトランジスタのＰ型低濃度拡散層８及びＮｃｈＬＤＭＯＳトランジスタのＰ型チャネル拡散層４６を同時に形成しているので、製造工程の削減を図ることができる。
【００８７】
さらに、上記工程（１０）（図５（ｊ）参照）において、Ｐ型の不純物を導入する際、ＰｃｈＬＤＭＯＳトランジスタのＰ型中濃度拡散層３６の形成領域にもＰ型の不純物を注入しているので、ＰｃｈＤＤＤトランジスタのＰ型低濃度拡散層８とＰｃｈＬＤＭＯＳトランジスタのＰ型中濃度拡散層３６を同時に形成することができ、製造工程の削減を図ることができる。
【００８８】
さらに、ＮｃｈＤＤＤトランジスタの形成領域において、Ｎ型低濃度拡散層２４用にＮ型の不純物を注入する際、ＰｃｈＬＤＭＯＳトランジスタのＮ型チャネル拡散層３４の形成領域にはＰ型ポリシリコン電極４０に対して自己整合的に、ＮｃｈＬＤＭＯＳトランジスタのＮ型中濃度拡散層４８の形成領域にはＮ型ポリシリコン電極５２に対して自己整合的にＮ型の不純物を注入しているので（工程（１０）及び図５（ｊ）参照）、製造工程の削減を図ることができる。
【００８９】
さらに、ＰｃｈＤＤＤトランジスタのＰ型高濃度拡散層１４用にＰ型の不純物を注入する際、ＰｃｈＬＤＭＯＳトランジスタのＰ型ソース用高濃度拡散層４２及びＰ型ドレインコンタクト用拡散層４４の形成領域にもＰ型の不純物を注入しているので（工程（１１）及び図５（ｋ）参照）、製造工程の削減を図ることができる。
【００９０】
さらに、ＮｃｈＤＤＤトランジスタのＮ型高濃度拡散層３０用にＮ型の不純物を注入する際、ＮｃｈＬＤＭＯＳトランジスタのＮ型ソース用高濃度拡散層５４及びＮ型ドレインコンタクト用拡散層５６の形成領域にもＮ型の不純物を注入しているので（工程（１１）及び図５（ｋ）参照）、製造工程の削減を図ることができる。
【００９１】
この実施例では、図５（ｊ）を参照して説明した工程（１０）において、ＮｃｈＤＤＤトランジスタのＮ型低濃度拡散層２４、ＰｃｈＬＤＭＯＳトランジスタのＮ型チャネル拡散層３４、及びＮｃｈＬＤＭＯＳトランジスタのＮ型中濃度拡散層４８の形成予定領域へのリン注入を同時に行なっているが、これらの領域へのＮ型不純物注入は別々に行なってもよい。例えば、ＮｃｈＤＤＤトランジスタのＮ型低濃度拡散層２４の形成予定領域には、リンを加速エネルギーは１００ＫｅＶ、ドーズ量は１．０×１０１３ｃｍ−２程度の条件で注入し、ＰｃｈＬＤＭＯＳトランジスタのＮ型チャネル拡散層３４及びＮｃｈＬＤＭＯＳトランジスタのＮ型中濃度拡散層４８の形成予定領域には、リンを加速エネルギーは１００ＫｅＶ、ドーズ量は２．７×１０１３ｃｍ−２程度の条件で注入する例を挙げることができる。
【００９２】
また、図５（ｊ）を参照して説明した工程（１０）において、ＰｃｈＤＤＤトランジスタのＰ型低濃度拡散層８、ＰｃｈＬＤＭＯＳトランジスタのＰ型中濃度拡散層３６、及びＮｃｈＬＤＭＯＳトランジスタのＰ型チャネル拡散層４６の形成予定領域へのボロン注入を同時に行なっているが、これらの領域へのＰ型不純物注入は別々に行なってもよい。例えば、ＰｃｈＤＤＤトランジスタのＰ型低濃度拡散層８の形成予定領域には、ボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は１．０×１０１３ｃｍ−２程度の条件で注入し、ＰｃｈＬＤＭＯＳトランジスタのＰ型中濃度拡散層３６及びＮｃｈＬＤＭＯＳトランジスタのＰ型チャネル拡散層４６の形成予定領域には、ボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は３．５×１０１３ｃｍ−２程度の条件で注入する例を挙げることができる。
【００９３】
次に、半導体装置の製造方法の他の実施例を図７及び図８を参照して説明する。図７及び図８において図２から図６と同じ部分には同じ符号を付す。この実施例の工程（１）から（３）は、図３（ａ）から（ｃ）を参照して説明した工程（１）から（３）と同じであるので説明は省略する。
【００９４】
（４）Ｎウエル領域４，２２及びＰウエル領域１８，３２の表面にプリゲート酸化膜６２を形成する。ＰｃｈＤＤＤトランジスタ、ＰｃｈＬＤＭＯＳトランジスタ及びＮｃｈＬＤＭＯＳトランジスタの形成領域、並びにＮｃｈＤＤＤトランジスタのＮ型ポリシリコン電極の形成予定領域を覆い、ＮｃｈＤＤＤトランジスタのＮ型低濃度拡散層の形成予定領域に対応して開口部をもつレジストパターン８２を形成する。イオン注入法により、レジストパターン８２をマスクにして、例えばリンを加速エネルギーは１００ＫｅＶ、ドーズ量は１×１０１３ｃｍ−２程度の条件で、Ｐウエル領域１８の表面に注入する（図７（ｄ）参照）。ここで、リンの注入領域は、後工程で形成するＮ型ポリシリコン電極に対してチャネル長方向に例えば０．５〜１．０μｍの距離でチャネル幅方向に均一に重複するように形成する。
【００９５】
（５）レジストパターン８２を除去した後、ＮｃｈＤＤＤトランジスタ、ＰｃｈＬＤＭＯＳトランジスタ及びＮｃｈＬＤＭＯＳトランジスタの形成領域、並びにＰｃｈＤＤＤトランジスタのＰ型ポリシリコン電極の形成予定領域を覆い、ＰｃｈＤＤＤトランジスタのＰ型低濃度拡散層の形成予定領域に対応して開口部をもつレジストパターン８４を形成する。イオン注入法により、レジストパターン８４をマスクにして、例えばボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は１×１０１３ｃｍ−２程度の条件で、Ｎウエル領域４の表面に注入する（図７（ｅ）参照）。ここで、ボロンの注入領域は、後工程で形成するＰ型ポリシリコン電極に対してチャネル長方向に例えば０．５〜１．０μｍの距離でチャネル幅方向に均一に重複するように形成する。
【００９６】
（６）レジストパターン８４を除去した後、ＰｃｈＤＤＤトランジスタのしきい値電圧制御用のチャネルドープ注入を行なうべく、Ｎウエル領域４に対応して開口部をもつレジストパターン６４を形成し、イオン注入法によりレジストパターン６４をマスクにしてＮウエル領域４の表面にしきい値電圧制御用チャネルドープ注入を行なう（図７（ｆ）参照）。
【００９７】
（７）レジストパターン６４を除去した後、ＮｃｈＤＤＤトランジスタのしきい値電圧制御用のチャネルドープ注入を行なうべく、Ｐウエル領域１８に対応して開口部をもつレジストパターン６６を形成し、イオン注入法によりレジストパターン６６をマスクにしてＰウエル領域１８の表面にしきい値電圧制御用チャネルドープ注入を行なう（図７（ｇ）参照）。
【００９８】
（８）レジストパターン６６を除去した後、図４（ｆ）から図５（ｊ）を参照して説明した上記工程（６）から（１０）と同様にして、ＰｃｈＤＤＤトランジスタのＮウエル領域４上にゲート酸化膜１０及びポリシリコン電極１２ｃを形成し、ＮｃｈＤＤＤトランジスタのＰウエル領域１８上にゲート酸化膜２６及びＮ型ポリシリコン電極２８を形成し、ＰｃｈＬＤＭＯＳトランジスタのＰウエル領域３２上にゲート酸化膜３８及びＰ型ポリシリコン電極４０を形成し、ＮｃｈＬＤＭＯＳトランジスタのＮウエル領域２２上にゲート酸化膜５０及びＮ型ポリシリコン電極５２を形成する。
【００９９】
ＰｃｈＬＤＭＯＳトランジスタのＮ型チャネル拡散層の形成予定領域及びＮｃｈＬＤＭＯＳトランジスタのＮ型中濃度拡散層の形成予定領域に対応して開口部をもち、ＰｃｈＤＤＤトランンジスタの形成領域、ＮｃｈＤＤＤトランジスタの形成領域、ＰｃｈＬＤＭＯＳトランジスタのＰ型中濃度拡散層の形成予定領域、及びＮｃｈＬＤＭＯＳトランジスタのＰ型チャネル拡散層の形成予定領域を覆うマスクパターン８６を形成する。イオン注入法により、レジストパターン８６、ＬＯＣＯＳ酸化膜６及びポリシリコン電極４０，５２をマスクにして、例えばリンを加速エネルギーは１００ＫｅＶ、ドーズ量は２．７×１０１３ｃｍ−２程度の条件で、Ｐウエル領域３２及びＮウエル領域２２の所定の領域に注入する（図８（ｈ）参照）。
【０１００】
（９）レジストパターン８６を除去した後、ＰｃｈＬＤＭＯＳトランジスタのＰ型中濃度拡散層の形成予定領域及びＮｃｈＬＤＭＯＳトランジスタのＰ型チャネル拡散層の形成予定領域に対応して開口部をもち、ＰｃｈＤＤＤトランジスタの形成領域、ＮｃｈＤＤＤトランンジスタの形成領域、ＰｃｈＬＤＭＯＳトランジスタのＮ型チャネル拡散層の形成予定領域、及びＮｃｈＬＤＭＯＳトランジスタのＮ型中濃度拡散層の形成予定領域を覆うレジストパターン８８を形成する。イオン注入法により、レジストパターン８８、ＬＯＣＯＳ酸化膜６及びポリシリコン電極４０，５２をマスクにして、例えばボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は３．５×１０１３ｃｍ−２程度の条件で、Ｎウエル領域２２及びＰウエル領域３２の所定の領域に注入する（図８（ｉ）参照）。
【０１０１】
（１０）レジストパターン８８を除去した後、例えば１１００℃、２００分程度の条件で熱拡散処理を施して、ＰｃｈＤＤＤトランジスタ形成領域のＮウエル領域４内にＰ型低濃度拡散層８，８を形成し、ＮｃｈＤＤＤトランジスタ形成領域のＰウエル領域１８内にＮ型低濃度拡散層２４，２４を形成し、ＰｃｈＬＤＭＯＳトランジスタ形成領域のＰウエル領域３２内にＮ型チャネル拡散層３４及びＰ型中濃度拡散層３６を形成し、ＮｃｈＬＤＭＯＳトランジスタ形成領域のＮウエル領域２２内にＰ型チャネル拡散層４６及びＮ型中濃度拡散層４８を形成する。各トランジスタ形成領域において、拡散層３４，３６，４６，４８はポリシリコン電極４０，５２及びＬＯＣＯＳ酸化膜６に対して自己整合的に形成される（図８（ｊ）参照）。
【０１０２】
（１１）図５（ｋ）及び図６を参照して説明した上記工程（１１）と同様にして、ＰｃｈＤＤＤトランジスタ形成領域にＰ型ポリシリコン電極１２及びＰ型高濃度拡散層１４を形成し、ＮｃｈＤＤＤトランジスタ形成領域Ｎ型高濃度拡散層３０を形成し、ＰｃｈＬＤＭＯＳトランジスタ形成領域にＰ型ソース拡散層４２及びＰ型ドレインコンタクト用拡散層４４を形成し、ＮｃｈＬＤＭＯＳトランジスタ形成領域にＮ型ソース拡散層５４及びＮ型ドレインコンタクト用拡散層５６を形成する。その後、半導体基板２上に、層間絶縁膜５８、コンタクトホール１６を形成し、メタル配線６０を形成する（図２参照）。
【０１０３】
この実施例では、ＰｃｈＤＤＤトランジスタの形成領域において、ポリシリコン電極１２ｃに低抵抗化用の不純物を高濃度に導入する前にＰ型低濃度拡散層８用のイオン注入を行ない（工程（５）及び図７（ｅ）参照）、Ｐ型高濃度拡散層１４の形成と同時にポリシリコン電極１２ｃを低抵抗化してＰ型ポリシリコン電極１２を形成する（工程（１１）及び図５（ｋ）参照）。したがって、深くて薄い濃度のＰ型低濃度拡散層８を作り込むために高温の熱拡散処理を施しても、ポリシリコン電極１２ｃ内の不純物がゲート酸化膜を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。
【０１０４】
さらに、Ｎ型低濃度拡散層２４用のイオン注入（工程（４）及び図７（ｄ）参照）、及びＰ型低濃度拡散層８用のイオン注入（工程（５）及び図７（ｅ）参照）を形成した後、ポリシリコン電極１２ｃ，２８を形成するので（工程（８）及び図８（ｈ）参照）、ポリシリコン電極１２ｃ，２８に対して自己整合的に不純物を注入して低濃度拡散層８，２４を形成する場合に比べて、ポリシリコン電極１２ｃ，２８下の低濃度領域の実行長を長く保つことができ、ポリシリコン電極１２ｃ，２８直下のドレイン端の電界集中を緩和させる効果を向上させることができる。
【０１０５】
上記の実施例ではＰ型の半導体基板２を用いた例を示しているが、Ｎ型の半導体基板を用いることもできる。
例えば２０Ωｃｍ程度のＮ型の半導体基板を用いる場合、ＮｃｈＤＤＤトランジスタの形成領域、ＰｃｈＬＤＭＯＳトランジスタの形成領域及びＮｃｈＬＤＭＯＳトランジスタの形成領域に、イオン注入法により、加速エネルギーは５０ＫｅＶ、ドーズ量は４．０×１０１２ｃｍ−２程度の条件でボロンの注入を行ない、その後、１１８０℃、２４時間程度の条件で熱拡散を行なってＰウエル領域を形成する。ＰｃｈＬＤＭＯＳトランジスタの形成領域においてＰウエル領域はドレイン拡散層を構成する。
【０１０６】
ＰｃｈＤＤＤトランジスタの形成領域、及びＮｃｈＬＤＭＯＳトランジスタのＰウエル領域に、イオン注入法により、加速エネルギーは５０ＫｅＶ、ドーズ量は４．０×１０１２ｃｍ−２程度の条件でリンの注入を行ない、その後、１１５０℃、８時間程度の条件で熱拡散を行なってＮウエル領域を形成する。ＮｃｈＬＤＭＯＳトランジスタの形成領域においてＮウエル領域はドレイン拡散層を構成する。
【０１０７】
各トランジスタの形成領域を分離するためのＬＯＣＯＳ酸化膜を形成した後、上記製造方法の実施例と同様にして、ＰｃｈＤＤＤトランジスタの形成領域のＮウエル領域内にＰｃｈＤＤＤトランジスタを形成し、ＮｃｈＤＤＤトランジスタの形成領域のＰウエル領域内にＮｃｈＤＤＤトランジスタを形成し、ＰｃｈＬＤＭＯＳトランジスタの形成領域のＰウエル領域内にＰｃｈＬＤＭＯＳトランジスタを形成し、ＮｃｈＬＤＭＯＳトランジスタの形成領域のＮウエル領域内にＮｃｈＬＤＭＯＳトランジスタを形成する。
【０１０８】
このようにしてＤＤＤトランジスタ及びＬＤＭＯＳトランジスタを形成することにより、Ｎ型の半導体基板にもＤＤＤトランジスタ及びＬＤＭＯＳトランジスタを混載することができる。
【０１０９】
また、上記の実施例では、ＤＤＤトランジスタとしてソース及びドレインの両方が二重拡散構造のものを示しているが、本発明はこれに限定されるものではなく、ドレインのみが二重拡散構造をもつＤＤＤトランジスタを備えた半導体装置及びその製造方法に適用することもできる。図１０を用いてその一実施例を説明する。
【０１１０】
図９は、ドレインのみが二重拡散構造をもつＰｃｈＤＤＤトランジスタを備えた半導体装置の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ’位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付す。
【０１１１】
Ｐ型の半導体基板（Ｐｓｕｂ）２の表面側にＮウエル領域（Ｎｗｅｌｌ）４が形成されている。半導体基板２の表面にＮウエル領域４を囲むようにＬＯＣＯＳ法により形成されたＬＯＣＯＳ酸化膜６が形成されている。
【０１１２】
Ｎウエル領域４内に、Ｐ型低濃度拡散層（Ｐ−）８ｄとＰ型高濃度拡散層（Ｐ＋）１４ｓが互いに間隔をもって形成されている。Ｐ型低濃度拡散層８ｄは隣接するＬＯＣＯＳ酸化膜６の部分の下部にまで及んでいる。Ｐ型高濃度拡散層１４ｓはＰ型低濃度拡散層８ｄよりも濃いＰ型不純物濃度をもつ。Ｐ型低濃度拡散層８ｄとＰ型高濃度拡散層１４ｓの間のＮウエル領域４表面がチャネル領域となる。
【０１１３】
チャネル領域となるＰ型低濃度拡散層８ｄとＰ型高濃度拡散層１４ｓの間のＮウエル領域４上に、ゲート酸化膜１０を介して、Ｐ型低濃度拡散層８ｄと一部重複し、かつＰ型高濃度拡散層１４ｓに隣接して、帯状のポリシリコン膜からなるＰ型ポリシリコン電極（ゲート電極）１３が素子領域を横断して形成されている。Ｐ型ポリシリコン電極１３はＬＯＣＯＳ酸化膜６上に延伸されて形成されている。Ｐ型ポリシリコン電極１３の膜厚は例えば５００ｎｍであり、Ｐ型ポリシリコン電極１３とＰ型低濃度拡散層８ｄが重複している距離は例えば０．５〜１．０ｎｍである。ゲート酸化膜１０の（Ａ）での図示は省略されている。
【０１１４】
Ｐ型低濃度拡散層８ｄ内に、ＬＯＣＯＳ酸化膜６とは間隔をもって、かつＰ型ポリシリコン電極１３に隣接して、Ｐ型低濃度拡散層８ｄよりも濃いＰ型不純物濃度をもつＰ型高濃度拡散層（Ｐ＋）１４ｄが形成されている。Ｐ型高濃度拡散層１４ｄとＬＯＣＯＳ酸化膜６の間の距離は例えば１．５μｍ以上である。
【０１１５】
Ｐ型ポリシリコン電極１３において、上方側から見てＬＯＣＯＳ酸化膜６の近傍でＰ型低濃度拡散層８ｄと重複する側面部分である低濃度部分１３ａは、Ｐ型高濃度拡散層１４ｄに隣接する側面部分、Ｐ型高濃度拡散層１４ｓ側の側面部分、及び中央部分である高濃度部分１３ｂに比べてＰ型不純物濃度が薄くなっている。
【０１１６】
Ｐ型高濃度拡散層１４ｓ，１４ｄの所定の領域上の層間絶縁膜（図示は省略）を含む絶縁膜、及びＬＯＣＯＳ酸化膜６上に配置されたＰ型ポリシリコン電極１３の高濃度部分１３ｂの所定の領域上の絶縁膜（図示は省略）に、コンタクトホール１６が形成されている。
【０１１７】
このＰｃｈＤＤＤトランジスタにおいて、Ｐ型高濃度拡散層１４ｓはソースを構成し、Ｐ型低濃度拡散層８ｄ及びＰ型高濃度拡散層１４ｄはドレインを構成し、ドレインのみが二重拡散構造になっている。
【０１１８】
このＰｃｈＤＤＤトランジスタでは、Ｐ型ポリシリコン電極１３において、上方側から見てＬＯＣＯＳ酸化膜６の近傍でＰ型低濃度拡散層８ｄと重複する側面部分を含む低濃度部分１３ａはＰ型高濃度拡散層１４ｓ，１４ｄに隣接する側面部分を含む高濃度部分１３ｂに比べてＰ型不純物濃度が薄くなっている。さらに、Ｐ型高濃度拡散層１４ｄはＰ型ポリシリコン電極１３に隣接して設けられている。これにより、Ｐ型高濃度拡散層１４ｓ，１４ｄを形成するためのＰ型不純物導入と同時に、Ｐ型ポリシリコン電極１３の高濃度部分１３ｂに対応する領域にＰ型不純物を高濃度に導入してＰ型ポリシリコン電極１３の低抵抗化を図ることができるので、Ｐ型高濃度拡散層１４ｓ，１４ｄを形成するためのＰ型不純物導入工程よりも前にＰ型ポリシリコン電極１３形成用のポリシリコン膜に高濃度の不純物を導入しておく必要はなく、Ｐ型ポリシリコン電極１３内のＰ型不純物がゲート酸化膜１０を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。
さらに、Ｐ型高濃度拡散層１４ｄはＬＯＣＯＳ酸化膜６の端部から所定の距離だけ間隔をもって形成されているので、ドレインの高耐圧化を図ることができる。
【０１１９】
図１０は、ドレインのみが二重拡散構造をもつＰｃｈＤＤＤトランジスタを備えた半導体装置の製造方法の実施例の一部を示す工程断面図である。この実施例を図９及び図１０を参照して説明する。
【０１２０】
図３（ａ）から図５（ｊ）を参照して説明した上記工程（１）から上記工程（１０）と同様にして、ＰｃｈＤＤＤトランジスタの形成領域の半導体基板２に、Ｎウエル領域４、ＬＯＣＯＳ酸化膜６、ゲート酸化膜１０及びポリシリコン電極１２ｃを形成する（図１０（ａ）参照）。
【０１２１】
ＰｃｈＤＤＤトランジスタのドレイン形成予定領域に対応して開口部をもち、ＰｃｈＤＤＤトランンジスタのソース形成予定領域を覆うレジストパターン６５を形成する。イオン注入法により、レジストパターン６５、ＬＯＣＯＳ酸化膜６及びポリシリコン電極１２ｃをマスクにして、例えばボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は１．０×１０１３ｃｍ−２程度の条件で、Ｎウエル領域４の所定の領域に注入する（図１０（ｂ）参照）。
【０１２２】
レジストパターン６５を除去した後、例えば１１００℃、２００分程度の条件で熱拡散処理を施して、Ｎウエル領域４内にＰ型低濃度拡散層８ｄを形成する。Ｐ型低濃度拡散層８ｄはポリシリコン電極１２ｃ及びＬＯＣＯＳ酸化膜６に対して自己整合的に形成される（図１０（ｃ）参照）。図１０（ｃ）において、ポリシリコン電極１２ｃに注入されたボロンの図示は省略している。
【０１２３】
ＰｃｈＤＤＤトランジスタの形成領域に対応して開口部をもつＰ＋注入用レジストパターンを形成する。図１１にＰ＋注入用レジストパターン形成時の平面図を示す。
【０１２４】
Ｐ＋注入用レジストパターン８１の開口部８１ａは、ポリシリコン電極１２ｃのＰ型低濃度拡散層８ｄ側（ドレイン側）の側面部分であってＬＯＣＯＳ酸化膜６の端部（素子領域の周囲部分）近傍の部分、及び、ポリシリコン電極１２ｃの形成領域を除くＬＯＣＯＳ酸化膜６の端部近傍のＰ型低濃度拡散層８ｄを覆うように形成されている。ＬＯＣＯＳ酸化膜６の端部から開口部８１ａまでの距離は例えば１．５μｍである。図１１において、Ｐ型低濃度拡散層８ｄを形成するための上記イオン注入工程でポリシリコン電極１２ｃに注入されたボロンの図示は省略している。
【０１２５】
イオン注入法により、Ｐ＋注入用レジストパターン８１及びＬＯＣＯＳ酸化膜６をマスクにして、例えばボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は２．０×１０１５ｃｍ−２程度の条件で、Ｎウエル領域４のソース側の領域（ゲート電極１２ｃに対してＰ型低濃度拡散層８ｄとは反対側の領域）、ポリシリコン電極１２ｃの所定の領域及びＰ型低濃度拡散層８ｄの所定の領域に注入する。
【０１２６】
Ｐ＋注入用レジストパターン８１を除去した後、注入した不純物を活性化させるために、例えば１０００℃、３０分程度の条件で熱拡散処理を施す。この熱拡散処理により、ポリシリコン電極１２ｃから、ＬＯＣＯＳ酸化膜６の近傍でＰ型低濃度拡散層８ｄと重複する側面部分である低濃度部分１３ａをもち、Ｐ型高濃度拡散層１４ｄに隣接する側面部分、Ｐ型高濃度拡散層１４ｓ側の側面部分、及び中央部分である高濃度部分１３ｂをもつＰ型ポリシリコン電極１３が形成される。また、Ｐ型低濃度拡散層８ｄ内にＬＯＣＯＳ酸化膜６とは間隔をもってかつＰ型ポリシリコン電極１３に隣接してＰ型高濃度拡散層１４ｄが形成され、Ｎウエル領域４のソース側の領域にＰ型ポリシリコン電極１３及びＬＯＣＯＳ酸化膜６に隣接してＰ型高濃度拡散層１４ｓが形成される。その後、半導体基板２上に、層間絶縁膜（図示は省略）、コンタクトホール１６、メタル配線（図示は省略）などが形成される（図９参照）。
【０１２７】
この実施例では、ポリシリコン電極１２ｃに低抵抗化用の不純物を高濃度に導入する前にＰ型低濃度拡散層８ｄを形成し、Ｐ型高濃度拡散層１４ｓ，１４ｄの形成と同時にポリシリコン電極１２ｃを低抵抗化してＰ型ポリシリコン電極１３を形成する。したがって、深くて薄い濃度のＰ型低濃度拡散層８ｄを作り込むために高温の熱拡散処理を施しても、ポリシリコン電極１２ｃ内の不純物がゲート酸化膜を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。
【０１２８】
この実施例では、ドレインのみが二重拡散構造をもつＰｃｈＤＤＤトランジスタの作製に際して、図２から図６を参照して説明した製造方法の上記実施例と同様に、ポリシリコン電極１２ｃを形成した後、Ｐ型低濃度拡散層８ｄを形成しているが、本発明の製造方法はこれに限定されるものではなく、図７及び図８を参照して説明した製造方法の上記実施例と同様にして、Ｎウエル領域４の所定の領域にＰ型低濃度拡散層８ｄを形成した後、ポリシリコン電極１２ｃを形成するようにしてもよい。
【０１２９】
また、図１から図１１を参照して説明した上記の実施例において、素子分離用のＬＯＣＯＳ酸化膜６の下にチャネルストップ用の不純物拡散層を形成するようにしてもよい。
【０１３０】
図１２に本発明の半導体装置が適用される一例である定電圧電源の一実施例の回路図を示す。
電源９０からの電源を負荷９２に安定して供給すべく、定電圧回路９４が設けられている。定電圧回路９４は、電源９０が接続される入力端子（Ｖｉｎ）９６、出力端子（Ｖｏｕｔ）９８、基準電圧発生回路（Ｖｒｅｆ）１００、演算増幅器１０２、ＰｃｈＬＤＭＯＳトランジスタからなる出力トランジスタ（ＤＲＶ）１０４及び分圧抵抗Ｒ１，Ｒ２を備えている。
【０１３１】
定電圧回路９４の演算増幅器１０２では、出力端子が出力トランジスタ１０４のゲート電極に接続され、反転入力端子に基準電圧発生回路１００から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖｏｕｔが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧に等しくなるように制御される。
【０１３２】
この定電圧電源において、本発明の半導体装置を構成するＤＤＤトランジスタは例えば基準電圧発生回路１００や演算増幅器１０２において高電圧が印加される部分に使用される。本発明の半導体装置を構成するＤＤＤトランジスタは、ＬＤＭＯＳトランジスタと同一半導体基板上に形成される場合であっても、ポリシリコン電極内の不純物の拡散に起因してしきい値電圧が変動するという不具合の発生をなくすことができるので、高電圧対応の定電圧電源において出力精度の向上を図ることができる。さらに、出力トランジスタ１０４としてＰｃｈＬＤＭＯＳトランジスタを用いることにより、低オン抵抗化が可能になり、省電力化を図ることができる。
ただし、本発明の半導体装置が適用される装置や機器は電源装置に限定されるものではなく、他の装置にも適用することができる。
【０１３３】
【発明の効果】
請求項１に記載された半導体装置では、少なくともドレイン側に二重拡散構造をもつＤＤＤトランジスタのゲート電極の少なくともドレイン側の側面部分において、上方側から見て素子分離酸化膜の近傍で低濃度拡散層と重複する側面部分は高濃度拡散層に隣接する側面部分に比べて不純物濃度が薄くなっており、低濃度拡散層、高濃度拡散層及びゲート電極には同じ導電型の不純物が導入されているようにしたので、
高濃度拡散層用の不純物導入と同時にゲート電極に不純物を高濃度に導入してゲート電極の低抵抗化を図ることができ、高濃度拡散層用の不純物導入工程よりも前にゲート電極形成用のポリシリコン膜に高濃度の不純物を導入しておく必要はなく、特にＰｃｈＤＤＤトランジスタにおいて、ポリシリコン電極内の不純物がゲート酸化膜を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。さらに、高濃度拡散層は素子分離酸化膜の端部から所定の距離だけ間隔をもって形成されているので、高耐圧化を図ることができる。
【０１３４】
請求項２に記載された半導体装置では、ソースも、ドレイン拡散層と同様に、素子分離酸化膜とは間隔をもって、かつゲート電極に隣接して形成された高濃度拡散層と、高濃度拡散層を囲み、かつゲート電極に一部重複して形成された低濃度拡散層とを備え、ゲート電極のソース側の側面部分においても、ドレイン側の側面部分と同様に、上方側から見て素子分離酸化膜の近傍で低濃度拡散層と重複する側面部分は高濃度拡散層に隣接する側面部分に比べて不純物濃度が薄くなっているようにしたので、
ソースについて、ドレインと同様に、高濃度拡散層用の不純物導入と同時にゲート電極に不純物を高濃度に導入してゲート電極の低抵抗化を図ることができる構造をもたせつつ、高濃度拡散層が素子分離酸化膜とは間隔をもって形成されている二重拡散構造にすることができるので、耐圧が確保され、ソース及びドレインのどちらでも、電圧印加が可能になる。
【０１３５】
請求項３に記載された半導体装置では、同一半導体基板上にＤＤＤトランジスタとＬＤＭＯＳトランジスタを備えているようにしたので、汎用性を増すことができる。さらに、本発明の半導体装置を構成するＤＤＤトランジスタでは、高濃度拡散層用の不純物導入と同時にゲート電極に不純物を高濃度に導入してゲート電極の低抵抗化を図ることができるので、ゲート電極に対して自己整合的にチャネル拡散層を形成するためにゲート電極形成後に高温の熱処理が必要なＬＤＭＯＳトランジスタと同一半導体基板上に形成されても、ポリシリコン電極内の不純物の拡散に起因してしきい値電圧が変動するという不具合の発生を防止することができる。
【０１３６】
請求項４に記載された半導体装置では、ＤＤＤトランジスタとＬＤＭＯＳトランジスタを同一半導体基板上に備えている請求項３に記載された半導体装置を、出力トランジスタからの出力電圧を基準電圧と比較しその出力電圧が一定になるようにフィードバックをかける回路を備えた電源装置に適用し、出力トランジスタはＬＤＭＯＳトランジスタにより構成され、出力トランジスタを除いてそこで使用される高耐圧ＭＯＳトランジスタが本発明の半導体装置を構成するＤＤＤトランジスタであるようにしたので、
本発明の半導体装置を構成するＤＤＤトランジスタは、ＬＤＭＯＳトランジスタと同一半導体基板上に形成される場合であっても、ポリシリコン電極内の不純物の拡散に起因してしきい値電圧が変動するという不具合の発生をなくすことができ、高電圧対応の電源装置において出力精度の向上を図ることができる。さらに、出力トランジスタとしてＬＤＭＯＳトランジスタを用いることにより、低オン抵抗化が可能になり、省電力化を図ることができる。
【０１３７】
請求項５に記載された半導体装置の製造方法では、半導体基板表面に素子分離酸化膜を形成する素子分離酸化膜形成工程（Ａ）、ゲート酸化膜及びゲート電極を形成するゲート電極形成工程（Ｂ）、イオン注入法により、少なくとも素子分離酸化膜及びゲート電極をマスクにして、素子領域のうち少なくともドレイン形成予定領域に不純物を注入して低濃度拡散層を形成する低濃度拡散層形成工程（Ｃ）、並びに、少なくともゲート電極のドレイン側の側面部分であって素子領域の周囲部分近傍の部分、及び、ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンを形成し、イオン注入法により、マスクパターン及びゲート電極をマスクにして不純物を注入して、ゲート電極の両側に高濃度拡散層をそれぞれ形成し、かつゲート電極を低抵抗化する高濃度拡散層形成工程（Ｄ）を含んでいるので、
少なくともドレインにおいて低濃度拡散層と高濃度拡散層からなる二重拡散構造をもつＤＤＤトランジスタを形成することができ、さらに、高濃度拡散層形成工程（Ｄ）よりも前にゲート電極形成用のポリシリコン膜に高濃度の不純物を導入しておく必要はなく、低濃度拡散層形成工程（Ｃ）において、ゲート電極直下のドレイン端の電界集中を緩和すべく、深くて薄い濃度の低濃度拡散層を作り込むために高温の熱拡散処理を施しても、特にＰｃｈＤＤＤトランジスタにおいて、ポリシリコン電極内の不純物がゲート酸化膜を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。
さらに、高濃度拡散層形成工程（Ｄ）において、ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンをマスクにして不純物を注入しているので、高濃度拡散層を素子分離酸化膜の端部から所定の距離だけ離して形成することができ、高耐圧化を図ることができる。
【０１３８】
請求項６に記載された半導体装置の製造方法では、請求項５に記載された半導体装置の製造方法の低濃度拡散層形成工程（Ｃ）において、素子領域のソース形成予定領域にも不純物を注入して低濃度拡散層を形成し、高濃度拡散層形成工程（Ｄ）において、マスクパターンとして、少なくともゲート電極のソース側及びドレイン側の両側面部分であって素子領域の周囲部分近傍の部分、及び、ゲート電極の形成領域を除く素子領域の周囲部分を覆うものを形成し、イオン注入法により、マスクパターン及びゲート電極をマスクにして不純物を注入して、高濃度拡散層を形成し、かつゲート電極を低抵抗化するようにしたので、ソースについて、ドレインと同様に、高濃度拡散層が素子分離酸化膜とは間隔をもって形成されている二重拡散構造にすることができるので、耐圧が確保され、ソース及びドレインのどちらでも、電圧印加が可能になる。
【０１３９】
請求項７に記載された半導体装置の製造方法では、請求項５及び６に記載された半導体装置の製造方法において、同一半導体基板上にＬＤＭＯＳトランジスタを形成する場合は、低濃度拡散層形成工程（Ｃ）において、低濃度拡散層用に第２導電型の不純物を注入する際、ＬＤＭＯＳトランジスタのチャネル拡散層の形成領域にもＬＤＭＯＳトランジスタ用ゲート電極に対して自己整合的に第２導電型の不純物を注入するようにした場合でも、Ｐ型の高濃度ポリシリコン電極ではないので、高温の熱処理を施しても、ポリシリコン電極内の不純物の拡散に起因してしきい値電圧が変動するという不具合を発生させることなく、ＤＤＤトランジスタとＬＤＭＯＳトランジスタを同一半導体基板上に形成することができる。さらに、ＤＤＤトランジスタの低濃度拡散層とＬＤＭＯＳトランジスタのチャネル拡散層を同時に形成することができるので、製造工程の削減を図ることができる。
【０１４０】
請求項８に記載された半導体装置の製造方法では、請求項５から７に記載された半導体装置の製造方法の第１局面において、同一半導体基板上にＬＤＭＯＳトランジスタを形成する場合は、低濃度拡散層形成工程（Ｃ）において、低濃度拡散層用に第１導電型の不純物を注入する際、ＬＤＭＯＳトランジスタのドレイン用中濃度拡散層の形成領域にも第１導電型の不純物を注入するようにした場合でも、Ｐ型の高濃度ポリシリコン電極ではないので、高温の熱処理を施しても、ポリシリコン電極内の不純物の拡散に起因してしきい値電圧が変動するという不具合を発生させることなく、ＤＤＤトランジスタとＬＤＭＯＳトランジスタを同一半導体基板上に形成することができる。さらに、ＤＤＤトランジスタの低濃度拡散層とＬＤＭＯＳトランジスタのドレイン用中濃度拡散層を同時に形成することができるので、製造工程の削減を図ることができる。
【０１４１】
請求項９に記載された半導体装置の製造方法では、半導体基板表面に素子分離酸化膜を形成する素子分離酸化膜形成工程（Ａ）、ゲート電極形成予定領域の少なくとも中央側を覆い、ドレイン形成予定領域に開口部をもつマスクパターンを形成し、イオン注入法により、素子領域のうち少なくともドレイン形成予定領域に不純物を注入して低濃度拡散層を形成する低濃度拡散層形成工程（Ｂ）、ゲート酸化膜を形成し、ゲート酸化膜上及び素子分離酸化膜上に、素子領域を横断し、かつドレイン側の側面部分が低濃度拡散層の一部と重複するように帯状のポリシリコン膜からなるゲート電極を素子分離酸化膜上に延伸させて形成するゲート電極形成工程（Ｃ）、並びに、少なくともゲート電極のドレイン側の側面部分であって素子領域の周囲部分近傍の部分、及び、ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンを形成し、イオン注入法により、マスクパターン及びゲート電極をマスクにして不純物を注入して、ゲート電極の両側に高濃度拡散層をそれぞれ形成し、かつゲート電極を低抵抗化する高濃度拡散層形成工程（Ｄ）を含んでいるので、
少なくともドレインにおいて低濃度拡散層と高濃度拡散層からなる二重拡散構造をもつＤＤＤトランジスタを形成することができ、さらに、高濃度拡散層形成工程（Ｄ）よりも前にゲート電極形成用のポリシリコン膜に高濃度の不純物を導入しておく必要はなく、低濃度拡散層形成工程（Ｂ）において、ゲート電極直下のドレイン端の電界集中を緩和すべく、深くて薄い濃度の低濃度拡散層を作り込むために高温の熱拡散処理を施しても、特にＰｃｈＤＤＤトランジスタにおいて、ポリシリコン電極内の不純物がゲート酸化膜を突き抜けてチャネル領域に拡散してしきい値電圧が変動するという不具合をなくすことができる。
さらに、高濃度拡散層形成工程（Ｄ）において、ゲート電極の形成領域を除く素子領域の少なくともドレイン側の周囲部分を覆うマスクパターンをマスクにして不純物を注入しているので、高濃度拡散層を素子分離酸化膜の端部から所定の距離だけ離して形成することができ、高耐圧化を図ることができる。
さらに、低濃度拡散層を形成した後（工程（Ｂ））、ゲート電極を形成するので（工程（Ｃ））、ゲート電極に対して自己整合的に不純物を注入して低濃度拡散層を形成する第１局面に比べて、ゲート電極下の低濃度領域の実行長を長く保つことができ、ゲート電極直下のドレイン端の電界集中を緩和させる効果を向上させることができる。
【０１４２】
請求項１０に記載された半導体装置の製造方法では、請求項９に記載された半導体装置の製造方法の低濃度拡散層形成工程（Ｂ）において、素子領域のソース形成予定領域にも不純物を注入して低濃度拡散層を形成し、ゲート電極形成工程において（Ｃ）、ゲート電極をソース側の側面部分がソース形成予定領域の低濃度拡散層の一部にも重複するように形成し、高濃度拡散層形成工程（Ｄ）において、マスクパターンとして、ゲート電極のソース側の側面部分であって素子領域の周囲部分近傍の部分も覆うものを形成し、イオン注入法により、マスクパターン及びゲート電極をマスクにして不純物を注入して、高濃度拡散層を形成し、かつゲート電極を低抵抗化するようにしたので、ソースについて、ドレインと同様に、高濃度拡散層が素子分離酸化膜とは間隔をもって形成されている二重拡散構造にすることができるので、耐圧が確保され、ソース及びドレインのどちらでも、電圧印加が可能になる。
【０１４３】
請求項１１に記載された半導体装置の製造方法では、請求項５から１０に記載された半導体装置の製造方法において、同一半導体基板上にＬＤＭＯＳトランジスタを形成する場合は、高濃度拡散層形成工程（Ｄ）において、高濃度拡散層用に第１導電型の不純物を注入する際、ＬＤＭＯＳトランジスタのソース用高濃度拡散層及びドレイン用高濃度拡散層の形成領域にも第１導電型の不純物を注入するようにしたので、ＤＤＤトランジスタの高濃度拡散層とＬＤＭＯＳトランジスタのソース用高濃度拡散層及びドレイン用高濃度拡散層を同時に形成することができ、製造工程の削減を図ることができる。
【図面の簡単な説明】
【図１】ＰｃｈＤＤＤトランジスタを備えた半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ’位置での断面図である。
【図２】ＰｃｈＤＤＤトランジスタ、ＮｃｈＤＤＤトランジスタ、ＰｃｈＬＤＭＯＳトランジスタ及びＮｃｈＬＤＭＯＳトランジスタを同一半導体基板上に備えた半導体装置の一実施例を示す断面図である。
【図３】半導体装置の製造方法の一実施例の最初を示す工程断面図である。
【図４】同実施例の続きの工程を示す工程断面図である。
【図５】同実施例のさらに続きの工程を示す工程断面図である。
【図６】同実施例におけるＰｃｈＤＤＤトランジスタの形成領域でのＰ＋注入用レジストパターン形成時の状態を示す平面図である。
【図７】半導体装置の製造方法の他の実施例の一部を示す工程断面図である。
【図８】同実施例の続きの工程を示す工程断面図である。
【図９】ドレインのみが二重拡散構造をもつＰｃｈＤＤＤトランジスタを備えた半導体装置の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ’位置での断面図である。
【図１０】ドレインのみが二重拡散構造をもつＰｃｈＤＤＤトランジスタを備えた半導体装置の製造方法の実施例の一部を示す工程断面図である。
【図１１】同実施例におけるＰ＋注入用レジストパターン形成時の状態を示す平面図である。
【図１２】本発明の半導体装置が適用される他の例である定電圧電源の一実施例を示す回路図である。
【符号の説明】
２      半導体基板
４，２０，２２    Ｎウエル領域
６      ＬＯＣＯＳ酸化膜
８      Ｐ型低濃度拡散層
１０，２６，３８，５０    ゲート酸化膜
１２，１３      Ｐ型ポリシリコン電極
１２ａ，１３ａ    低濃度部分
１２ｂ，１３ｂ    高濃度部分
１２ｃ    ポリシリコン電極
１４      Ｐ型高濃度拡散層
１６      コンタクトホール
１８，３２    Ｐウエル領域
２０，２２    Ｎウエル領域
２４      Ｎ型低濃度拡散層
３４      Ｎ型チャネル拡散層
３６      Ｐ型中濃度拡散層
４２      Ｐ型ソース拡散層
４４      Ｐ型ドレインコンタクト用拡散層
４６      Ｐ型チャネル拡散層
４８      Ｎ型中濃度拡散層
５４      Ｎ型ソース拡散層
５６      Ｎ型ドレインコンタクト用拡散層
５８      層間絶縁膜
６０      メタル配線
６２      プリゲート酸化膜
６４，６５，６６，６８，７２，８２，８４，８６，８８  レジストパターン
７０      ポリシリコン膜
７４      Ｐ型低抵抗ポリシリコン膜
７６      酸化膜
７８      Ｎ型低抵抗ポリシリコン膜
８０，８１      Ｐ＋注入用レジストパターン
８０ａ，８１ａ    開口部
９０      電源
９２      負荷
９４      定電圧回路
９６      入力端子
９８      出力端子
１００      基準電圧発生回路
１０２      演算増幅器
１０４      出力トランジスタ
Ｒ１，Ｒ２    分圧抵抗
【図１】
2004297030.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004297030.tif 000009
【図８】
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【図９】
2004297030.tif 000011
【図１０】
2004297030.tif 000012
【図１１】
2004297030.tif 000013
【図１２】
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