(57)【要約】【課題】出力信号を選択的に出力可能な半導体集積回路及びそのテスト方法を提供する。【解決手段】ここに開示された半導体集積回路は、複数のデータ出力ピン、入力信号に応答して出力信号を発生するデータ処理回路、そしてテストモードである時、第１周期の間に出力信号のうち一群の出力信号をデータ出力ピンのうち一群の出力ピンに出力し、第２周期の間には出力信号のうち他群の出力信号をデータ出力ピンのうち他群の出力ピンに出力する出力選択回路を含み、半導体集積回路の出力ピンの個数より少ない数のテストピンを具備したテスト装置を利用して半導体集積回路をテストする。【選択図】図２
2004279426.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路において、
複数のデータ出力ピンと、
入力信号に応答して出力信号を発生するデータ処理回路と、
テストモードである時に、第１周期の間前記出力信号のうち一群の出力信号を前記データ出力ピンのうち一群の出力ピンに出力し、第２周期の間前記出力信号のうち他群の出力信号を前記データ出力ピンのうち他群の出力ピンに出力する出力選択回路とを含むことを特徴とする半導体集積回路。
【請求項２】
前記テストモードの間、前記出力選択回路の前記第１周期と前記第２周期とは交互に繰り返すことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記出力選択回路は、
前記テストモードである時に、前記第１周期の間前記出力信号のうちｉ（ｉはプラスの整数）番目の出力信号を前記データ出力ピンのうちｉ番目の出力ピンに出力し、第２周期の間前記出力信号のうちｉ＋１番目の出力信号を前記データ出力ピンのうち前記ｉ番目の出力ピンに出力することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記出力選択回路は、
前記テストモードである時に、前記第１周期の間前記出力信号のうちｉ（ｉはプラスの整数）番目の出力信号を前記データ出力ピンのうちｉ＋１番目の出力ピンに出力し、第２周期の間前記出力信号のうちｉ＋１番目の出力信号を前記データ出力ピンのうち前記ｉ＋１番目の出力ピンに出力することを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記データ出力ピンと前記出力信号とが各々Ｎ（Ｎはプラスの整数）個である時、
前記出力選択回路は、
前記テストモードである時に、前記第１周期の間は前記出力信号のうち一番目からＮ／２番目（前半分）の出力信号を前記データ出力ピンのうち一番目からＮ／２番目のピンに出力し、前記第２周期の間には前記出力信号のうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）の出力信号を前記データ出力ピンのうち前記一番目からＮ／２番目ピンに出力することを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
前記データ出力ピンと前記出力信号とが各々Ｎ（Ｎはプラスの整数）個である時、
前記出力選択回路は、
前記テストモードである時、前記第１周期の間は前記出力信号のうち一番目からＮ／２番目（前半分）の出力信号を前記データ出力ピンのうち（Ｎ／２＋１）番目からＮ番目のピンに出力し、前記第２周期の間には前記出力信号のうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）の出力信号を前記データ出力ピンのうち前記（Ｎ／２＋１）番目からＮ番目のピンに出力することを特徴とする請求項１に記載の半導体集積回路。
【請求項７】
複数のデータ出力ピンを具備する半導体集積回路のテストモードの間データを出力する方法において、
出力信号のうち一群の出力信号を前記データ出力ピンのうち一群の出力ピンに出力する第１段階と、
前記出力信号のうち他群の出力信号を前記データ出力ピンのうち他群の出力ピンに出力する第２段階とを含むことを特徴とする半導体集積回路のテスト（データ出力）方法。
【請求項８】
前記第１及び第２段階は繰り返して実行されることを特徴とする請求項７に記載の半導体集積回路のテスト方法。
【請求項９】
前記第１段階は、
前記出力信号のうちｉ（ｉはプラスの整数）番目の出力信号を前記データ出力ピンのうちｉ番目の出力ピンに出力することを特徴とする請求項７に記載の半導体集積回路のテスト方法。
【請求項１０】
前記第２段階は、
前記出力信号のうちｉ＋１番目の出力信号を前記データ出力ピンのうち前記ｉ番目の出力ピンに出力することを特徴とする請求項９に記載の半導体集積回路のテスト方法。
【請求項１１】
前記データ出力ピンと前記出力信号とが各々Ｎ（Ｎはプラスの整数）個である時、前記第１段階は、前記出力信号のうち一番目からＮ／２番目（前半分）の出力信号を前記データ出力ピンのうち一番目からＮ／２番目のピンに出力することを特徴とする請求項７に記載の半導体集積回路のテスト方法。
【請求項１２】
前記出力信号のうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）の出力信号を前記データ出力ピンのうち前記一番目からＮ／２番目のピンに出力することを特徴とする請求項１１に記載の半導体集積回路のテスト方法。
【請求項１３】
前記データ出力ピンと前記出力信号とが各々Ｎ（Ｎはプラスの整数）個である時、前記第１段階は、
前記出力信号のうち一番目からＮ／２番目（前半分）の出力信号を前記データ出力ピンのうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）のピンに出力することを特徴とする請求項７に記載の半導体集積回路のテスト方法。
【請求項１４】
前記第２段階は、
前記出力信号のうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）の出力信号を前記データ出力ピンのうち前記（Ｎ／２＋１）番目からＮ番目のピンに出力することを特徴とする請求項１３に記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及びそのテスト方法に関するものであり、さらに具体的には、多数のデータ出力ピンを有する半導体集積回路及びそのテスト方法に関する。
【背景技術】
【０００２】
図１は従来の半導体集積回路（ＬＣＤパネル）を用いた一般的なＴＦＴ−ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）モジュールの構成を示すための図面である。図１を参照すると、ＬＣＤモジュール１は大きく駆動回路部２、ＬＣＤパネル５、及びバックライトユニット７で構成される。
【０００３】
駆動回路部２は、ＬＣＤパネル５を駆動させるための多数個のゲートドライブＩＣ６Ａ〜６ＢとソースドライブＩＣ６Ｃ〜６Ｅ、及びタイミングコントローラなどのような各種回路素子を装着した印刷回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ；ＰＣＢ）３、４で構成されている。また、ＬＣＤパネル５（従来の半導体集積回路）は、基板と基板との間にある二つのグラスの間に液晶が注入された形態で構成される。このＬＣＤパネル５は、前述した駆動回路部２から入力された各々の画素信号電圧に応答して、バックライトユニット７から入射された白色平面光が画素に透過する光を制御することによって、カラー映像を表現する役割を実行する（例えば、特許文献１参照。）。そして、バックライトユニット７は、ランプ８と反射板９などで構成され、光源で使用される蛍光ランプ８から明るさが均一な平面光を作る役割を実行する。
【特許文献１】韓国特許出願公開第２００２−０００８６０１号明細書
【０００４】
よく知られているように、ＬＣＤパネル５は、格子形態で互いに交差して配列されたゲートラインとソースラインを含み、一つのピクセルはゲートライン及びデータラインと各々接続される。例えば、ＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）モード用ＬＣＤパネルは６４０×４８０個のピクセルを含み、ＸＧＡ（Ｅｘｔｅｎｄｅｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）モード用ＬＣＤパネルは１０２４×７６８個のピクセルを含む。このように、多数のピクセルを駆動するために、ゲートドライブＩＣとソースドライブＩＣとは多数の出力ピンを有し、出力ピンの個数はそのＩＣが使用されるＬＣＤパネル５の解像度に従って決められる。一般的に、一つのＩＣに無限に多数の出力ピンを具備することができないので、ＬＣＤモジュール１は複数個のＩＣを直列に連結して使用する。例えば、ＶＧＡモード用ＬＣＤパネルは、ソースラインの数が６４０個あるので、出力ピンが３２０個あるソースドライブＩＣでは二つを直列に連結しなければならず、または出力ピンが６４０個あるソースドライブＩＣでは一つ使用することで足りうる。
【０００５】
一方、このような従来の半導体集積回路（ＬＣＤパネル５）に対するテスト方法は、入／出力ピン全体に対してテスト装備のテストピンを１対１に割り当ててテストすることが一般的である。しかし、先の説明のＬＣＤ駆動用集積回路すなわち、ゲートドライブＩＣまたはソースドライブＩＣのように、入／出力ピンの個数が多い集積回路をテストするためには、テスト装備のテストピンの個数も多くなければならなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、従来の半導体集積回路及びそのテスト方法では、最近、ＬＣＤパネルの大形化及び高画質化に従って駆動ＩＣに具備されるピンの個数が増加する趨勢（動向）であり、ピン間の離隔距離は減少している趨勢である。したがって、半導体集積回路のピン数の増加に従ってテスト装備のピン数も増加させなければならない困難がある。
【０００７】
本発明の目的は、半導体集積回路のピン数より少ないピンを具備するテスト装備を利用して半導体集積回路をテストすることができるように、出力信号を選択的に出力可能な半導体集積回路及びそのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述の目的を達成するために本発明による半導体集積回路は、複数のデータ出力ピン、入力信号に応答して出力信号を発生するデータ処理回路、そしてテストモードである時、第１周期の間に出力信号のうち一群の出力信号をデータ出力ピンのうち一群の出力ピンに出力し、第２周期の間には出力信号のうち他群の出力信号をデータ出力ピンのうち他群の出力ピンに出力する出力選択回路を含む。
【０００９】
ここで、テストモードの間、出力選択回路の第１周期と前記第２周期とは交互に繰り返すことが好ましい。
【００１０】
また、出力選択回路は、テストモードである時に、第１周期の間出力信号のうちｉ（ｉはプラスの整数）番目の出力信号をデータ出力ピンのうちｉ番目の出力ピンに出力し、第２周期の間出力信号のうちｉ＋１番目の出力信号をデータ出力ピンのうちｉ番目の出力ピンに出力することが好ましい。
【００１１】
また、出力選択回路の他の実施例は、テストモードである時に、第１周期の間出力信号のうちｉ（ｉはプラスの整数）番目の出力信号をデータ出力ピンのうちｉ＋１番目の出力ピンに出力し、第２周期の間出力信号のうちｉ＋１番目の出力信号をデータ出力ピンのうちｉ＋１番目の出力ピンに出力することが好ましい。
【００１２】
また、データ出力ピンと出力信号とが各々Ｎ（Ｎはプラスの整数）個である時、出力選択回路は、テストモードである時に、第１周期の間は出力信号のうち一番目からＮ／２番目（前半分）の出力信号をデータ出力ピンのうち一番目からＮ／２番目のピンに出力し、第２周期の間には出力信号のうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）の出力信号をデータ出力ピンのうち一番目からＮ／２番目のピンに出力することが好ましい。
【００１３】
また、データ出力ピンと出力信号とが各々Ｎ（Ｎはプラスの整数）個である時に、出力選択回路の他の実施例は、テストモードである時に、第１周期の間は出力信号のうち一番目からＮ／２番目（前半分）の出力信号をデータ出力ピンのうち（Ｎ／２＋１）番目からＮ番目のピンに出力し、第２周期の間には出力信号のうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）の出力信号をデータ出力ピンのうち（Ｎ／２＋１）番目からＮ番目のピンに出力することが好ましい。
【００１４】
一方、本発明による複数のデータ出力ピンを具備した半導体集積回路のテストモードの間データを出力する方法は、出力信号のうち一群の出力信号をデータ出力ピンのうち一群の出力ピンに出力する第１段階と、出力信号のうち他群の出力信号をデータ出力ピンのうち他群の出力ピンに出力する第２段階とを含む。
【００１５】
ここで、第１及び第２段階は繰り返して実行することが好ましい。
【００１６】
また、第１段階は、出力信号のうちｉ（ｉはプラスの整数）番目の出力信号をデータ出力ピンのうちｉ番目の出力ピンに出力することが好ましい。
【００１７】
この実施例において、第２段階は、出力信号のうちｉ＋１番目の出力信号をデータ出力ピンのうちｉ番目の出力ピンに出力することが好ましい。
【００１８】
また、データ出力ピンと出力信号とが各々Ｎ（Ｎはプラスの整数）個である時、第１段階は、出力信号のうち一番目からＮ／２番目（前半分）の出力信号をデータ出力信号のうち一番目からＮ／２番目のピンに出力することが好ましい。
【００１９】
この実施例において、第２段階は、出力信号のうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）の出力信号をデータ出力ピンのうち一番目からＮ／２番目のピンに出力することが好ましい。
【００２０】
また、データ出力ピンと出力信号とが各々Ｎ（Ｎはプラスの整数）個である時、第１段階の他の実施例は、出力信号のうち一番目からＮ／２番目（前半分）の出力信号をデータ出力ピンのうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）のピンに出力することが好ましい。
【００２１】
この実施例において、第２段階は、出力信号のうち（Ｎ／２＋１）番目からＮ番目（後ろ半分）の出力信号をデータ出力ピンのうち（Ｎ／２＋１）番目からＮ番目のピンに出力することが好ましい。
【発明の効果】
【００２２】
以上、詳細に説明したように、本発明による半導体集積回路及びそのテスト方法によれば、ｎ／２個のテストピンを具備したテスト装置を利用して、ｎ個の出力ピンを具備した半導体集積回路をテストすることができる。このように、半導体集積回路の出力ピンの個数が多くても、テスト装置は半導体集積回路に具備された出力ピンより少ない数を具備しても良い。したがって、テスト装置の製作が容易になり、生産費用も節減できる。一方、半導体集積回路の出力ピンと同一の個数のテストピンを具備したテスト装置は同時に二つの半導体集積回路をテストすることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明による半導体集積回路及びそのテスト方法の望ましい実施の形態を添付の図面を参照して詳細に説明する。
【実施例１】
【００２４】
図２は、本発明による半導体集積回路の望ましい実施の形態によるソースドライブＩＣの内部回路構成を示すブロック図である。図２を参照すると、ソースドライブＩＣ１００は、データレジスタ１０＿１〜１０＿ｎと、マルチプレクサ２０＿１〜２０＿ｎ／２、５０＿１〜５０＿ｎ／２、７０＿１〜７０＿ｎ／２と、レベルシフト３０＿１〜３０＿ｎと、Ｎデコーダ４０＿１、４０＿３、…、４０＿ｎ−１と、Ｐデコーダ４０＿２、４０＿４、…、４０＿ｎと、増幅器６０＿１〜６０＿ｎと、及びデータ出力ピンＰ１〜Ｐｎとを含んでいる。
【００２５】
ここで、データレジスタ１０＿１〜１０＿ｎは、ホストコントローラ（図示しない）から提供されるＲＧＢデータ信号Ｄ１〜Ｄｎを各々受け入れて貯蔵する。また、マルチプレクサ２０＿１〜２０＿ｎ／２は隣接した二つのデータレジスタごとに一つずつ連結され、この連結したデータレジスタに貯蔵されたデータ信号をレベルシフト３０＿１〜３０＿ｎに提供する。例えば、マルチプレクサ２０＿１は、データレジスタ１０＿１、１０＿２に貯蔵されたデータ信号をレベルシフト３０＿１、３０＿２に各々伝達し、一定の周期ごとに伝達方向を転換する。すなわち、一番目の周期で、マルチプレクサ２０＿１は、データレジスタ１０＿１に貯蔵されたデータをレベルシフト３０＿１に伝達し、データレジスタ１０＿２に貯蔵されたデータをレベルシフト３０＿２に伝達する。二番目の周期で、マルチプレクサ２０＿１は、データレジスタ１０＿１に貯蔵されたデータをレベルシフト３０＿２に伝達し、データレジスタ１０＿２に貯蔵されたデータをレベルシフト３０＿１に伝達する。残りのマルチプレクサ２０＿２〜２０＿ｎ／２の動作は、マルチプレクサ２０＿１の動作と同一である。
【００２６】
レベルシフト３０＿１〜３０＿ｎは、対応するマルチプレクサ２０＿１〜２０＿ｎ／２から伝達されたデータ信号のレベルピクセル（すなわち、液晶）を駆動するのに適する電圧レベルに増加させる。
【００２７】
Ｎデコーダ４０＿１、４０＿３、…、４０＿ｎ−１とＰデコーダ４０＿２、４０＿４、…、４０＿ｎは、対応するレベルシフト３０＿１〜３０＿ｎによってレベルが増加したデータ信号をデコーディングする。すなわち、Ｎデコーダ４０＿１、４０＿３、…、４０＿ｎ−１は、対応するレベルシフト３０＿１、３０＿３、…、３０＿ｎ−１から伝達されたデータ信号に従って外部から提供された階調電圧のうち一つを選択して出力する。Ｐデコーダ４０＿２、４０＿４、…、４０＿ｎは、対応するレベルシフト３０＿２、３０＿４、…、３０＿ｎから伝達されたデータ信号に従って外部から提供された階調電圧のうち一つを選択して出力する。
【００２８】
先に、データレジスタ１０＿１、１０＿２に貯蔵されたデータを交差してレベルシフト３０＿１、３０＿２に伝達する理由は、一定の周期ごとにデータ信号のレベルを基準電圧を基準に反転させて、ピクセルに伝達しなければならないためである。これはよく知られたように、液晶の劣化を防止するためである。例えば、外部からＮデコーダ４０＿１、４０＿３、…、４０＿ｎ−１に提供される階調電圧の範囲は０〜７Ｖであり、Ｐデコーダ４０＿２、４０＿４、…、４０＿ｎに提供される階調電圧の範囲は８〜１５Ｖである。したがって、一番目の周期の間、外部から提供されたデータ信号Ｄ１、Ｄ３、…、Ｄ＿ｎ−１はＮデコーダ４０＿１、４０＿３、…、４０＿ｎ−１によって０〜７Ｖの階調電圧のうちいずれか一つにデコーディングされ、データ信号Ｄ２、Ｄ４、…Ｄ＿ｎはＰデコーダ４０＿２、４０＿４、…４０＿ｎによって８〜１５Ｖの階調電圧のうちいずれか一つにデコーディングされる。二番目の周期の間、外部から提供されたデータ信号Ｄ１、Ｄ３、…、Ｄ＿ｎ−１はＰデコーダ４０＿２、４０＿４、…、４０＿ｎによって８〜１５Ｖの階調電圧のうちいずれか一つにデコーディングされ、データ信号Ｄ２、Ｄ４、…、Ｄ＿ｎはＮデコーダ４０＿１、４０＿３、…、４０＿ｎ−１によって０〜７Ｖの階調電圧のうちいずれか一つにデコーディングされる。
【００２９】
マルチプレクサ５０＿１〜５０＿ｎ／２は、各々一つのＮデコーダと一つのＰデコーダとに連結され、連結されたデコーダから提供された階調電圧を増幅器６０＿１〜６０＿ｎに伝達する。マルチプレクサ５０＿１〜５０＿ｎ／２は、マルチプレクサ２０＿１〜２０＿ｎ／２と連動して動作する。例えば、マルチプレクサ２０＿１がデータレジスタ１０＿１に貯蔵されたデータ信号Ｄ１をレベルシフト３０＿１に伝達し、データレジスタ１０＿２に貯蔵されたデータ信号Ｄ２をレベルシフト３０＿２に提供すれば、マルチプレクサ５０＿１はＮデコーダ４０＿１から出力される信号を増幅器６０＿１に伝達し、Ｐデコーダ４０＿２から出力される信号を増幅器６０＿２に伝達する。残りのマルチプレクサ５０＿２〜５０＿ｎ／２の動作は、マルチプレクサ５０＿１の動作と同一であるので、詳細な説明は省略する。
【００３０】
増幅器６０＿１〜６０＿ｎから出力される信号Ｓ１〜Ｓｎは、ソース駆動信号としてデータ出力ピンＰ１〜Ｐｎを通じて対応するＬＣＤパネル（図示しない）のピクセルに提供される。ノーマルモードで、増幅器６０＿１〜６０＿ｎから出力されるソース駆動信号Ｓ１〜Ｓｎは対応するデータ出力ピンＰ１〜Ｐｎを通じてＬＣＤパネルに提供されるが、本発明による半導体集積回路及びそのテスト方法の望ましい実施の形態によるソースドライブＩＣ１００は、テストモードの間、増幅器６０＿１〜６０＿ｎから出力されるソース駆動信号Ｓ１〜Ｓｎを選択的に出力する。ノーマルモード及びテストモード各々でのデータ出力動作（テスト方法）は図３を参照して詳細に説明する。
【００３１】
図３は、図２に示したソースドライブＩＣ１００内のマルチプレクサ７０＿１〜７０＿ｎ／２の制御手順を示すフローチャートである。マルチプレクサ７０＿１〜７０＿ｎ／２は、テストモード信号ＴＭ（図２参照）に応答して動作する。テストモード信号ＴＭは例えば、ノーマルモードである時はローレベル（すなわち、論理‘０’）であり、テストモードである時にはハイレベル（すなわち、論理‘１’）である。
【００３２】
段階Ｓ１１０で、マルチプレクサ７０＿１〜７０＿ｎ／２はテストモード信号ＴＭがテストモードを示すか否かを判別する。テストモード信号ＴＭがテストモードではないノーマルモードを示す時に、その制御は段階Ｓ１５０に進行する。
【００３３】
段階Ｓ１５０で、マルチプレクサ７０＿１〜７０＿ｎ／２は増幅器６０＿１〜６０＿ｎから出力されるソース駆動信号Ｓ１〜Ｓｎを出力ピンＰ１〜Ｐｎに出力する。例えば、増幅器６０＿１から出力されるソース駆動信号Ｓ１はマルチプレクサ７０＿１を通じて出力ピンＰ１に出力され、増幅器６０＿２から出力されるソース駆動信号Ｓ２はマルチプレクサ７０＿１を通じて出力ピンＰ２に出力される。このように、増幅器６０＿１〜６０＿ｎから出力されるソース駆動信号Ｓ１〜Ｓｎと出力ピンＰ１〜Ｐｎとは一対一に対応する。
【００３４】
段階Ｓ１１０の判別結果、テストモード信号ＴＭがテストモードを示す時、すなわち、ハイレベルである時に、その制御は段階Ｓ１２０に進行する。段階Ｓ１２０で、第１テスト周期が開示される。第１テスト周期の間、一群の（例えば、奇数番目）増幅器６０＿１、６０＿３、…、６０＿ｎ−１から出力される一群の（例えば、奇数番目）ソース信号Ｓ１、Ｓ３、…、Ｓｎ−１はマルチプレクサ７０＿１〜７０＿ｎ／２を通じて一群の（例えば、奇数番目）出力ピンＰ１、Ｐ３、…、Ｐｎ−１に出力される。但し、ｎは、プラスの整数である偶数と仮定する。すなわち、第１テスト周期の間、マルチプレクサ７０＿１〜７０＿ｎ／２は奇数番目のソース駆動信号Ｓ１、Ｓ３、…、Ｓｎ−１を奇数番目の出力ピンＰ１、Ｐ３、…、Ｐｎ−１（図２の点線）に出力する。
【００３５】
その後、段階Ｓ１３０で、第２テスト周期が開示される。第２テスト周期の間、他群の（例えば、偶数番目）増幅器６０＿２、６０＿４、…、６０＿ｎから出力される他群の（例えば、偶数番目）ソース信号Ｓ２、Ｓ４、…、Ｓｎはマルチプレクサ７０＿１〜７０＿ｎ／２を通じて一群の（例えば、奇数番目）出力ピンＰ１、Ｐ３、…、Ｐｎ−１に出力される。すなわち、第２テスト周期の間、マルチプレクサ７０＿１〜７０＿ｎ／２は偶数番目のソース駆動信号Ｓ２、Ｓ４、…、Ｓｎを奇数番目の出力ピンＰ１、Ｐ３、…、Ｐｎ−１に出力する。
【００３６】
テスト装置２００のテストピンＴ１〜Ｔｎ／２は、ソースドライブＩＣ１００の一群の（例えば、奇数番目）出力ピンＰ１、Ｐ３、…、Ｐｎ−１のうち対応する出力ピンに各々連結される。したがって、第１テスト周期の間、ソースドライブＩＣ１００の奇数番目のソース駆動信号Ｓ１、Ｓ３、…、Ｓｎ−１が奇数番目の出力ピンＰ１、Ｐ３、…、Ｐｎ−１及びテストピンＴ１〜Ｔｎ／２を通じてテスト装置２００に伝達され、第２テスト周期の間、ソースドライブＩＣ１００の偶数番目のソース駆動信号Ｓ２、Ｓ４、…、Ｓｎが奇数番目の出力ピンＰ１、Ｐ３、…、Ｐｎ−１及びテストピンＴ１〜Ｔｎ／２を通じてテスト装置２００に伝達する。
【００３７】
そして、段階Ｓ１４０で、テストモードが完了したか否かが判別される。マルチプレクサ７０＿１〜７０＿ｎ／２は、テストモード信号ＴＭがローレベルに遷移すれば、テストモードが終了したと判別し、テストモード信号ＴＭがハイレベルをそのまま維持すれば、段階Ｓ１２０にリターンする。
【００３８】
このような本発明によると、ｎ／２個のテストピンを具備したテスト装置２００を利用して、ｎ個の出力ピンを具備した半導体集積回路をテストすることができる。
【００３９】
図４及び図５は、図２に示したＩＣの種々のデータ出力経路を各々示す図面である。図４は、ホストコントローラから提供された一群のデータ信号Ｄ１、Ｄ３、…、Ｄｎ−１がＮデコーダ４０＿１、４０＿３、…、４０＿ｎ−１により各々デコーディングされ、他群のデータ信号Ｄ２、Ｄ４、…、ＤｎがＰデコーダ４０＿２、４０＿４、…、４０＿ｎにより各々デコーディングされる時、テストモードでホストデコーダから提供されたデータ信号が出力ピンＰ１、Ｐ３、…、Ｐｎ−１に出力される経路を示している。そして、図５は、ホストコントローラから提供された一群のデータ信号Ｄ１、Ｄ３、…、Ｄｎ−１がＰデコーダ４０＿２、４０＿４、…、４０＿ｎにより各々デコーディングされ、他群のデータ信号Ｄ２、Ｄ４、…、ＤｎがＮデコーダ４０＿１、４０＿３、…、４０＿ｎ−１により各々デコーディングされる時に、テストモードでホストデコーダから提供されたデータ信号が出力ピンＰ１、Ｐ３、…、Ｐｎ−１に出力される経路を示している。図４及び図５で、実線は第１テスト周期の間のデータ経路であり、点線は第２テスト周期の間のデータ経路である。
【実施例２】
【００４０】
図６は、本発明による半導体集積回路の他の実施の形態によるソースドライブＩＣの内部回路構成を示している。図６に示したソースドライブＩＣ３００は、図２に示したソースドライブＩＣ１００と類似な構成を有するが、ソースドライブＩＣ１００のマルチプレクサ７０＿１〜７０＿ｎ／２代えてスイッチング回路８０を含む。図６で、図２と同一な回路構成に対する引出符合は図２と同一に併記し、重複の説明は省略する。
【００４１】
図６で、スイッチング回路８０は、ｎ／２個のスイッチＳＷ１〜ＳＷｎ／２を含む。スイッチＳＷ１〜ＳＷｎ／２は、テストモード信号ＴＷに応答して動作する。先の説明のように、テストモード信号ＴＭはノーマルモードである時はローレベルであり、テストモードである時にはハイレベルである。スイッチＳＷ１〜ＳＷｎ／２の一端は出力ピンＰ１〜Ｐｎ／２に各々接続され、他端は一群の増幅器６０＿１〜６０＿ｎ／２（上段の前半分）の出力端または他群の増幅器６０＿ｎ／２＋１〜６０＿Ｎ（下段の後ろ半分）の出力端と接続される。ノーマルモードで、スイッチＳＷ１〜ＳＷｎ／２の他端は一群の増幅器６０＿１〜６０＿ｎ／２（前半分）の出力端と接続される。テストモードで、スイッチＳＷ１〜ＳＷｎ／２の他端は、第１テスト周期の間一群の増幅器６０＿１〜６０＿ｎ／２（前半分）の出力端と接続され、第２テスト周期の間、他群の増幅器６０＿ｎ／２＋１〜６０＿Ｎ（後ろ半分）の出力端と接続（図６に示した状態）される。
【００４２】
図７は図６に示したスイッチング回路８０の制御手順を示すフローチャートである。図６及び図７を参照すると、段階Ｓ３１０で、スイッチング回路８０はテストモード信号ＴＭがテストモードを示すか否かを判別する。テストモード信号ＴＭがテストモードではないノーマルモードを示すと、その制御は段階Ｓ３５０に進行する。段階Ｓ３５０で、スイッチＳＷ１〜ＳＷｎ／２の他端は一群の増幅器６０＿１〜６０＿ｎ／２の出力端と接続される。したがって、一群の増幅器６０＿１〜６０＿ｎ／２から出力される一群のソース駆動信号Ｓ１〜Ｓｎ／２はスイッチＳＷ１〜ＳＷｎ／２を通じて出力ピンＰ１〜Ｐｎ／２に出力され、他群の増幅器６０＿ｎ／２＋１〜６０＿ｎから出力される他群のソース駆動信号Ｓｎ／２＋１〜Ｓｎは出力ピンＰｎ／２＋１〜Ｐｎに出力される。
【００４３】
一方、段階Ｓ３１０の判別結果、テストモード信号ＴＭがテストモードを示すと、その制御は段階Ｓ３２０に進行する。段階Ｓ３２０で、第１テスト周期が開示される。第１テスト周期の間、スイッチＳＷ１〜ＳＷｎ／２の他端は一群の増幅器６０＿１〜６０＿ｎ／２（上段の前半分）の出力端と接続される。したがって、一群の増幅器６０＿１〜６０＿ｎ／２から出力される一群のソース駆動信号Ｓ１〜Ｓｎ／２は、スイッチＳＷ１〜ＳＷｎ／２を通じて出力ピンＰ１〜Ｐｎ／２に出力される。その後、段階Ｓ３３０で、第２テスト周期が開示される。この第２テスト周期の間、スイッチＳＷ１〜ＳＷｎ／２の他端は、他群の増幅器６０＿ｎ／２＋１〜６０＿ｎ（下段の後ろ半分）の出力端と接続（図６に示した状態）される。したがって、他群の増幅器６０＿ｎ／２＋１〜６０＿ｎから出力される他群のソース駆動信号Ｓｎ／２＋１〜Ｓｎは、スイッチＳＷ１〜ＳＷｎ／２を通じて出力ピンＰ１〜Ｐｎ／２に出力される。
【００４４】
この際、テスト装置２００のテストピンＴ１〜Ｔｎ／２は、ソースドライブＩＣ１００の一群の出力ピンＰ１〜Ｐｎ／２に各々接続される。したがって、第１テスト周期の間は、ソースドライブＩＣ１００の一群ソース駆動信号Ｓ１〜Ｓｎ／２が一群の出力ピンＰ１〜Ｐｎ／２及びテストピンＴ１〜Ｔｎ／２を通じてテスト装置２００に伝達される。その後、第２テスト周期の間には、ソースドライブＩＣ１００の他群のソース駆動信号Ｓｎ／２＋１〜Ｓｎが一群の出力ピンＰ１〜Ｐｎ／２及びテストピンＴ１〜Ｔｎ／２を通じてテスト装置２００に伝達する。
【００４５】
そして、段階Ｓ３４０で、スイッチ回路８０はテストモード信号ＴＭがローレベルに遷移するとテストモードが終了したと判別し、テストモード信号ＴＭがハイレベルを維持するとその制御は段階Ｓ３２０にリターンする。
【００４６】
このような本発明によると、ｎ／２個のテストピンを具備したテスト装置２００を利用して、ｎ個の出力ピンを具備した半導体集積回路をテストすることができる。
【００４７】
図８及び図９は、図６に示したＩＣの種々のデータ出力経路を各々示す図面である。図８は、ホストコントローラから提供された奇数番目のデータ信号Ｄ１、Ｄ３、…、Ｄｎ−１がＮデコーダ４０＿１、４０＿３、…、４０＿ｎ−１によって各々デコーディングされ、偶数番目のデータ信号Ｄ２、Ｄ４、…、ＤｎがＰデコーダ４０＿２、４０＿４、…、４０＿ｎによって各々デコーディングされる時、テストモードでホストデコーダから提供されたデータ信号が出力ピンＰ１〜Ｐｎ／２に出力される経路を示している。そして、図９は、ホストコントローラから提供された奇数番目のデータ信号Ｄ１、Ｄ３、…、Ｄｎ−１がＰデコーダ４０＿２、４０＿４、…、４０＿ｎによって各々デコーディングされ、偶数番目のデータ信号Ｄ２、Ｄ４、…、ＤｎがＮデコーダ４０＿１、４０＿３、…、４０＿ｎ−１によって各々デコーディングされる時、テストモードでホストデコーダから提供されたデータ信号が出力ピンＰ１〜Ｐｎ／２に出力される経路を示している。図８及び図９で、実線は第１テスト周期の間のデータ経路であり、点線は第２テスト周期の間のデータ経路である。
【００４８】
例示的な望ましい実施の形態を利用して本発明による半導体集積回路及びそのテスト方法を詳細に説明したが、本発明の範囲は開示された実施の形態に限定されないことはよく理解するであろう。したがって、請求範囲はそのような変形例及びそれと類似な構成全部を含むので、幅広く解釈されなければならない。
【図面の簡単な説明】
【００４９】
【図１】従来の半導体集積回路を用いた一般的なＴＦＴ−ＬＣＤモジュールの構成を示すための図面。
【図２】本発明による半導体集積回路の望ましい実施の形態によるソースドライブＩＣの内部回路構成を示すブロック図。（実施例１）
【図３】図２に示したソースドライブＩＣ内のマルチプレクサの制御手順を示すフローチャート。
【図４】図２に示したＩＣのデータ出力経路を示す図面。
【図５】図２に示したＩＣの他のデータ出力経路を示す図面。
【図６】本発明による半導体集積回路の他の実施の形態によるソースドライブＩＣの内部回路構成を示すブロック図。（実施例２）
【図７】図６に示したスイッチング回路の制御手順を示すフローチャート。
【図８】図６に示したＩＣのデータ出力経路を示す図面。
【図９】図６に示したＩＣの他のデータ出力経路を示す図面。
【符号の説明】
【００５０】
１    ＬＣＤモジュール
２    駆動回路部
３，４    印刷回路基板
５    ＬＣＤパネル
６Ａ〜６Ｂ    ゲートドライブＩＣ
６Ｃ〜６Ｅ    ソースドライブＩＣ
７    バックライトユニット
８    蛍光ランプ
１００，３００    ソースドライブＩＣ
２００    テスト装置
１０＿１〜１０＿ｎ    データレジスタ
２０＿１〜２０＿ｎ／２，５０＿１〜５０＿ｎ／２，７０＿１〜７０＿ｎ／２    マルチプレクサ
３０＿１〜３０＿ｎ    レベルシフト
４０＿１，４０＿３，…４０＿ｎ−１    Ｎデコーダ
４０＿２，４０＿４，…４０＿ｎ    Ｐデコーダ
６０＿１〜６０＿ｎ    増幅器
８０    スイッチング回路
Ｐ１〜Ｐｎ    出力ピン
Ｔ１〜Ｔｎ／２    テストピン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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