(57)【要約】【課題】被試験メモリの試験時間を短縮することができるメモリ試験装置及びメモリ試験方法を実現することを目的にする。【解決手段】本発明は、被試験メモリの試験結果をフェイルメモリに格納し、このフェイルメモリのフェイル数をカウントするメモリ試験装置に改良を加えたものである。本装置は、被試験メモリに与える背面パターンを発生し、カウントエンド信号を受けた後、被試験メモリにテストパターンを発生すると共に、アドレスを発生するパターン発生器と、アドレスを発生するアドレスポインタと、背面パターン発生時に、選択部に前記アドレスポインタのアドレスを選択させ、フェイルメモリに与えて、フェイル数をカウントさせ、フェイル数のカウント後、パターン発生器にカウントエンド信号を与えると共に、選択部にパターン発生器のアドレスを選択させる制御部とを有することを特徴とする装置である。【選択図】        図１
2004348892.tif 000002
【特許請求の範囲】
【請求項１】
被試験メモリの試験結果をフェイルメモリに格納し、このフェイルメモリのフェイル数をカウントするメモリ試験装置において、
前記被試験メモリに与える背面パターンを発生し、カウントエンド信号を受けた後、被試験メモリにテストパターンを発生すると共に、アドレスを発生するパターン発生器と、
アドレスを発生するアドレスポインタと、
前記パターン発生器からのアドレスと前記アドレスポインタからのアドレスとを選択し、前記フェイルメモリに与える選択部と、
前記パターン発生器が背面パターン発生時に、前記選択部に前記アドレスポインタのアドレスを選択させ、前記フェイルメモリのフェイル数をカウントさせ、フェイル数のカウント後、前記パターン発生器にカウントエンド信号を与えると共に、選択部にパターン発生器のアドレスを選択させる制御部と
を有することを特徴とするメモリ試験装置。
【請求項２】
パターン発生器は、
被試験メモリに背面パターン出力を開始させる背面パターン指示手段と、
制御部のカウントエンド信号を受けて、テストパターン出力を開始させるテストパターン指示手段と
を設けたことを特徴とする請求項１記載のメモリ試験装置。
【請求項３】
制御部は、
パターン発生器の背面パターン発生時に、フェイルビットカウントを指示し、フェイルビットカウントが終了時に、カウントエンド信号をパターン発生器に出力するカウント指示手段を設けたことを特徴とする請求項１または２記載のメモリ試験装置。
【請求項４】
被試験メモリの試験結果をフェイルメモリに格納し、このフェイルメモリのフェイル数をカウントするメモリ試験方法において、
前記被試験メモリにパターン発生器が背面パターンを与える手順と、
前記パターン発生器が背面パターン発生時に、選択部にアドレスポインタのアドレスを選択させ、フェイルメモリのフェイル数のカウントを行う手順と、
前記選択部に前記パターン発生器のアドレスを選択させ、前記被試験メモリに前記パターン発生器がテストパターンを与えて試験を行う手順と
を有することを特徴とするメモリ試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被試験メモリの試験結果をフェイルメモリに格納し、このフェイルメモリのフェイル数をカウントするメモリ試験装置及びメモリ試験方法に関し、被試験メモリの試験時間を短縮することができるメモリ試験装置及びメモリ試験方法に関するものである。
【０００２】
【従来の技術】
メモリ試験装置では、各種メモリ動作マージン試験（電源電圧マージン、アクセスタイム等）が行われ、この試験結果で、メモリの不良ビット数がいくつあるかを計数していた。この計数結果により、ウェハ試験において、不良数に応じて、その後のウェハ処理工程が選択される。不良数が所定数より多ければ救済不可能なので、この時点で不良と判断し処理され、所定値より少なければ救済のリペア処理が可能となる。このような装置は例えば特許文献１に記載されている。以下、図４を用いて説明する。
【０００３】
図４において、テストヘッド１は、被試験メモリ（以下ＤＵＴと略す）１０に電気的に接続し、ＤＵＴ１０と信号の授受を行う。テストヘッド１は、フォーマットコントローラＦＣ、ドライバＤ、コンパレータＣ、デジタルコンパレータＤＣ等が搭載される。フォーマットコントローラＦＣは、パターンを入力し、波形整形して出力する。ドライバＤは、フォーマットコントローラＦＣの出力を入力し、電圧を調整し、ＤＵＴ１０に出力する。コンパレータＣは、ＤＵＴ１０の出力を入力し、電圧レベルを比較する。デジタルコンパレータＤＣは、コンパレータＣの出力と期待値とを比較し、パス／フェイルを判定する。
【０００４】
パターン発生器２は、パターン（入力パターン、期待値パターン、アドレス）をテストヘッド１に出力すると共に、アドレスを発生する。アドレスポインタ３はアドレスを発生する。マルチプレクサ４は選択部で、パターン発生器２のアドレスとアドレスポインタ３のアドレスとを選択する。フェイルメモリ５は、マルチプレクサ４からのアドレスに、テストヘッド１からのフェイルを格納する。フェイルビットカウンタ６は、フェイルメモリ５のフェイルビット数をカウントする。コントローラ７は、アドレスポインタ３、マルチプレクサ４、フェイルメモリ５、フェイルビットカウンタ６を制御する。ＣＰＵ８は、パターン発生器２を制御すると共に、コントローラ７を制御する。
【０００５】
このような装置の動作を以下に説明する。図５は図４に示す装置の動作を示したフローチャートである。
【０００６】
ＣＰＵ８は、ＤＵＴ１０の電源電圧”３．３Ｖ”をテストヘッド１に設定させる。テストヘッド１は、図示しない直流電圧発生器を用いて、ＤＵＴ１０の電源端子に”３．３Ｖ”の電圧を与える（Ｓ１１）。
【０００７】
次にＣＰＵ８はパターン発生器２にファンクションテストスタートａを指示する（Ｓ１２）。このとき、ＣＰＵ８は、コントローラ７に対して、ファンクションテストであることを通知する。これを受けて、コントローラ７はマルチプレクサ４にパターン発生器２のアドレスを選択させる。また、コントローラ７は、フェイルメモリ５に書き込み指示を与える。
【０００８】
パターン発生器２は、背面パターンを出力する。ここで、背面パターンとは、メモリの内部セルのイニシャライズのため、メモリの全セルにすべて”０”または”１”を書き込むパターンのことである。そして、フォーマットコントローラＦＣは、パターン発生器２からの背面パターンを入力し、波形整形して、ドライバＤを介して、ＤＵＴ１０に出力し、書き込みを行う（Ｓ１３）。
【０００９】
続いて、パターン発生器２は、リード／ライト試験パターン（テストパターン）、アドレスを出力する。そして、フォーマットコントローラＦＣは、リード／ライト試験パターン中の入力パターン、アドレスを波形整形して、ドライバＤを介して、ＤＵＴ１０に出力する。そして、デジタルコンパレータＤＣが、ＤＵＴ１０の出力をコンパレータＣを介して入力し、リード／ライト試験パターン中の期待値パターンと比較し、パス／フェイル判断し、フェイルを出力する。このフェイルを、フェイルメモリ５は、マルチプレクサ４のアドレスに従って書き込む（Ｓ１４）。このとき、フェイルメモリ５は、一度フェイルになった状態を保持する。そして、パターン発生器２は、ファンクションテストエンドｂをＣＰＵ８に通知する（Ｓ１５）。
【００１０】
次にＣＰＵ８は、コントローラ７に対して、フェイルビットカウントを指示する（Ｓ１６）。コントローラ７は、マルチプレクサ４にアドレスポインタ３を選択させ、アドレスポインタ３にアドレス指示を開始させる。また、コントローラ７は、フェイルメモリ５に読み出し指示を与える。アドレスポインタ３が、フェイルメモリ５の全セルのアドレスを、マルチプレクサ４を介して順次出力し、フェイルビットカウンタ６は、フェイルメモリ５のフェイル数をカウントする（Ｓ１７）。アドレスポインタ３のエンド信号を受けて、コントローラ７はフェイルビットカウントエンドをＣＰＵ８に通知する（Ｓ１８）。
【００１１】
再び、ＣＰＵ８は、ＤＵＴ１０の電源電圧”３．６Ｖ”をテストヘッド１に設定させる（Ｓ１１）。以下同様に、ファンクションテストを実行する。ファンクションテストが終了したら、ＣＰＵ８は、ＤＵＴ１０の電源電圧”３．０Ｖ”をテストヘッド１に設定させる（Ｓ１１）。このように、ＤＵＴ１０の電源電圧を複数回変更して、メモリの動作マージン試験を行っている。
【００１２】
【特許文献１】
特開平９−３３６１５号公報
【００１３】
【発明が解決しようとする課題】
各種のメモリ動作マージン試験と各試験結果でのメモリの不良ビット数の計数を順番に行っていたので、メモリデバイスの容量に比例して、フェイル計数処理時間がかかり、試験時間がかかってしまうという問題点があった。
【００１４】
そこで、本発明の目的は、被試験メモリの試験時間を短縮することができるメモリ試験装置及びメモリ試験方法を実現することにある。
【００１５】
【課題を解決するための手段】
請求項１記載の本発明は、
被試験メモリの試験結果をフェイルメモリに格納し、このフェイルメモリのフェイル数をカウントするメモリ試験装置において、
前記被試験メモリに与える背面パターンを発生し、カウントエンド信号を受けた後、被試験メモリにテストパターンを発生すると共に、アドレスを発生するパターン発生器と、
アドレスを発生するアドレスポインタと、
前記パターン発生器からのアドレスと前記アドレスポインタからのアドレスとを選択し、前記フェイルメモリに与える選択部と、
前記パターン発生器が背面パターン発生時に、前記選択部に前記アドレスポインタのアドレスを選択させ、前記フェイルメモリのフェイル数をカウントさせ、フェイル数のカウント後、前記パターン発生器にカウントエンド信号を与えると共に、選択部にパターン発生器のアドレスを選択させる制御部と
を有することを特徴とするものである。
【００１６】
請求項２記載の本発明は、請求項１記載の本発明において、
パターン発生器は、
被試験メモリに背面パターン出力を開始させる背面パターン指示手段と、
制御部のカウントエンド信号を受けて、テストパターン出力を開始させるテストパターン指示手段と
を設けたことを特徴とするものである。
【００１７】
請求項３記載の本発明は、請求項１または２記載の本発明において、
制御部は、
パターン発生器の背面パターン発生時に、フェイルビットカウントを指示し、フェイルビットカウントが終了時に、カウントエンド信号をパターン発生器に出力するカウント指示手段を設けたことを特徴とするものである。
【００１８】
請求項４記載の本発明は、
被試験メモリの試験結果をフェイルメモリに格納し、このフェイルメモリのフェイル数をカウントするメモリ試験方法において、
前記被試験メモリにパターン発生器が背面パターンを与える手順と、
前記パターン発生器が背面パターン発生時に、選択部にアドレスポインタのアドレスを選択させ、フェイルメモリのフェイル数のカウントを行う手順と、
前記選択部に前記パターン発生器のアドレスを選択させ、前記被試験メモリに前記パターン発生器がテストパターンを与えて試験を行う手順と
を有することを特徴とするものである。
【００１９】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の第１の実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し説明を省略する。
【００２０】
図１において、パターン発生器２０は、パターン発生器２の代わりに設けられ、ＤＵＴ１０に与える背面パターンを発生し、フェイルビットのカウントスタート信号ｃを出力し、フェイルビットのカウントエンド信号ｄを受けた後、ＤＵＴ１０にテストパターン（リード／ライト試験パターン）を発生すると共に、アドレスを発生する。そして、パターン発生器２０は、背面パターン指示手段２１、テストパターン指示手段２２が設けられる。背面パターン指示手段２１は、ＤＵＴ１０に背面パターン出力を開始させると共に、カウントスタート信号ｃを出力する。テストパターン指示手段２２は、カウントエンド信号ｄを受けて、テストパターン出力を開始させる。
【００２１】
ＣＰＵ８０は、ＣＰＵ８の代わりに設けられ、カウント指示手段８１を有する。ＣＰＵ８０は、パターン発生器２０が背面パターン発生時に、コントローラ７にフェイルビットカウントを指示し、フェイル数のカウント後、パターン発生器２０にカウントエンド信号ｄを与える。カウント指示手段８１は、パターン発生器２０のカウントスタート信号ｃの入力時に、コントローラ７にフェイルビットカウントを指示し、コントローラ７から、フェイルビットカウントエンドの通知を受けたら、カウントエンド信号ｄをパターン発生器２０に出力する。
【００２２】
このような装置の動作を以下で説明する。図２は図１に示す装置の動作を示したフローチャートである。ここで、ＤＵＴ１０がＤＲＡＭの場合について説明する。
【００２３】
ＣＰＵ８０は、ＤＵＴ１０の電源電圧”３．３Ｖ”をテストヘッド１に設定させる。テストヘッド１は、図示しない直流電圧発生器を用いて、ＤＵＴ１０の電源端子に”３．３Ｖ”の電圧を与える（Ｓ２１）。
【００２４】
次にＣＰＵ８０はパターン発生器２０にファンクションテストスタートａの指示を与える（Ｓ２２）。
【００２５】
これにより、パターン発生器２０の背面パターン指示手段２１は、背面パターン出力を開始させると共に、ＣＰＵ８０に対して、カウントスタート信号ｃを出力する（Ｓ３１）。そして、フォーマットコントローラＦＣは、パターン発生器２０からの背面パターンを入力し、波形整形して、ドライバＤを介して、ＤＵＴ１０に出力し、書き込みを行う。
【００２６】
このとき、カウントスタート信号ｃを受けて、ＣＰＵ８０のカウント指示手段８１は、コントローラ７に対して、フェイルビットカウントを指示する（Ｓ２３）。コントローラ７は、マルチプレクサ４にアドレスポインタ３を選択させ、アドレスポインタ３にアドレス指示を開始させる。また、コントローラ７は、フェイルメモリ５に読み出し指示を与える。アドレスポインタ３が、フェイルメモリ５の全セルのアドレスを、マルチプレクサ４を介して順次出力し、フェイルビットカウンタ６は、フェイルメモリ５のフェイル数をカウントする。アドレスポインタ３のエンド信号を受けて、コントローラ７はフェイルビットカウントエンドをＣＰＵ８０に通知する。また、コントローラ７は、マルチプレクサ４にパターン発生器２０のアドレスを選択させ、フェイルメモリ５に書き込み指示を与える。
【００２７】
このフェイルビットカウントエンドの通知を受けるまで、ＣＰＵ８０のカウント指示手段８１は待機し、パターン発生器２０にカウントエンド信号ｄを出力する（Ｓ２４，Ｓ２５）。
【００２８】
一方、パターン発生器２０のテストパターン指示手段２２は、カウントエンド信号ｄを受けるまで、リフレッシュパターンを与える（Ｓ３２，Ｓ３３）。ここで、リフレッシュパターンとは、ＤＵＴ１０（ＤＲＡＭ）をリフレッシュさせるパターンである。そして、フォーマットコントローラＦＣは、パターン発生器２０からのリフレッシュパターンを入力し、波形整形し、ドライバＤを介して、ＤＵＴ１０に出力し、リフレッシュを行う。カウントエンド信号ｄを受けると、テストパターン指示手段２２は、リード／ライト試験パターン、アドレスを出力する（Ｓ３４）。そして、フォーマットコントローラＦＣは、リード／ライト試験パターン中の入力パターン、アドレスを波形整形して、ドライバＤを介して、ＤＵＴ１０に出力する。そして、デジタルコンパレータＤＣが、ＤＵＴ１０の出力をコンパレータＣを介して入力し、リード／ライト試験パターン中の期待値パターンと比較し、パス／フェイルを出力する。このフェイルを、フェイルメモリ５は、マルチプレクサ４のアドレスに従って、書き込む。このとき、フェイルメモリ５は、一度フェイルになった状態を保持する。そして、パターン発生器２０は、ファンクションテストエンドｂをＣＰＵ８０に通知し、ＣＰＵ８０はファンクションテストを終了する（Ｓ２６）。
【００２９】
再び、ＣＰＵ８０は、ＤＵＴ１０の電源電圧”３．６Ｖ”をテストヘッド１に設定させる（Ｓ２１）。以下同様に、ファンクションテストを実行する。ファンクションテストが終了したら、ＣＰＵ８０は、ＤＵＴ１０の電源電圧”３．０Ｖ”をテストヘッド１に設定させる（Ｓ２１）。このように、ＤＵＴ１０の電源電圧を複数回変更して、メモリの動作マージン試験を行っている。
【００３０】
このように、パターン発生器２０の背面パターン発生中に、フェイルビットカウンタ６により、前回の試験におけるフェイルメモリ５のフェイルビット数をカウントするので、ＤＵＴ１０の試験時間を短縮することができる。
【００３１】
次に、第２の実施例を図３を用いて説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００３２】
図３において、背面パターン指示手段２３は、背面パターン指示手段２１の代わりに、パターン発生器２０に設けられ、ＤＵＴ１０に背面パターン出力を開始させる。カウント指示手段８２は、カウント指示手段８１の代わりに、ＣＰＵ８０に設けられ、パターン発生器２０にファンクションテストの指示時に、コントローラ７にフェイルビットカウントを指示し、コントローラ７から、フェイルビットカウントエンドの通知を受けたら、カウントエンド信号ｄをパターン発生器２０に出力する。
【００３３】
このような装置の動作は図１に示す装置とほぼ同じであるが、背面パターン指示手段２３が、背面パターン指示手段２１と異なり、カウントスタート信号を出力しない。同様に、カウント指示手段８２は、カウント指示手段８１と異なり、パターン発生器２０のカウントスタート信号を受けずに、コントローラ７に対して、フェイルビットカウントの指示を行う点が異なる。
【００３４】
このように、カウント指示手段８２が、背面パターン指示手段２３のカウントスタート信号なしに、カウントの開始指示を行うので、さらに試験時間を短縮することができる。
【００３５】
なお、本発明はこれに限定されるものではなく、コントローラ７、ＣＰＵ８０とを別の構成で示したが、一体の制御部で構成してもよい。
【００３６】
また、ＤＵＴ１０がＤＲＡＭの場合、パターン発生器２０がリフレッシュパターンを与える構成を示したが、背面パターンを繰返して、リフレッシュさせるようにしてもよい。
【００３７】
【発明の効果】
本発明によれば、パターン発生器の背面パターン発生中に、フェイルメモリのフェイルビット数をカウントするので、被試験メモリの試験時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示した構成図である。
【図２】図１に示す装置の動作を示したフローチャートである。
【図３】本発明の第２の実施例を示した構成図である。
【図４】従来のメモリ試験装置の構成を示した図である。
【図５】図４に示す装置の動作を示したフローチャートである。
【符号の説明】
１０  被試験メモリ
２０  パターン発生器
２１，２３  背面パターン指示手段
２２  テストパターン指示手段
３  アドレスポインタ
４  マルチプレクサ
５  フェイルメモリ
６  フェイルビットカウンタ
７  コントローラ
８０  ＣＰＵ
８１，８２  カウント指示手段
【図１】
2004348892.tif 000003
【図２】
2004348892.tif 000004
【図３】
2004348892.tif 000005
【図４】
2004348892.tif 000006
【図５】
2004348892.tif 000007