(57)【要約】【課題】フレームメモリに「効率的な読み出しが可能となるような書込み」を効率的に行う。【解決手段】１ビットのデータを格納できるセルを、４×４のマトリックス状に配置してなるレジスタ群２１を用意し、１画素分の階調値を示す４ビットのデータを上方および左方の双方から入力させながら、セル内のデータを縦または横方向にシフトさせる。シフト動作制御器２２からの信号により、縦方向シフトと横方向シフトとを４回ごとに切り替え、レジスタ群２１の下方および右方から４ビットのデータを排出させる。データ出力器２４は、この排出されたデータをフレームメモリに書込む。アドレス出力器２５は、所定の初期アドレスから始めて１６ずつアドレス値を増加させながらアドレス指定する処理を４回行い、そのような処理を、更に初期アドレスを１つずつずらしながら合計１６回繰り返す。【選択図】        図８
2004191700.tif 000002
【特許請求の範囲】
【請求項１】
１フレームのための表示期間をＮ個（Ｎは２以上の整数）のサブフィールドに分割し、第ｉ番目（１≦ｉ≦Ｎ）のサブフィールドの長さが、所定の単位長さの２（ｉ−１）倍になるように設定し、２Ｎ段階の階調情報をもった１画素分の表示データをＮビットのデータ（各ビットは、発光／非発光の二値状態を示す）により表現し、１フレームを構成する全Ｍ個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する１ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むための回路であって、
各画素についてのＮビットの表示データをＮ本の信号線に分けたパラレルデータとして、第１番目の画素についての表示データから第Ｍ番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
１ビットのデータを格納する機能をもったレジスタからなるセルを、Ｎ行Ｎ列の正方マトリックス状に配置することにより構成され、かつ所定のタイミングで、ｋ行目（１≦ｋ≦Ｎ−１）の各セルのデータをそれぞれ（ｋ＋１）行目の各セルに転送するとともに、１行目の各セルに前記Ｎ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｎ行目の各セルのデータをＮビットのデータとして排出する縦方向シフト動作と、ｋ列目（１≦ｋ≦Ｎ−１）の各セルのデータをそれぞれ（ｋ＋１）列目の各セルに転送するとともに、１列目の各セルに前記Ｎ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｎ列目の各セルのデータをＮビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
前記信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、前記マトリックス状レジスタ群に前記縦方向シフト動作もしくは前記横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をＮ回繰り返したら、他方のシフト動作をＮ回繰り返すように、シフト動作をＮ回ごとに切り替える切替制御を行うシフト動作制御器と、
前記シフト動作制御器による切替制御に同期して、前記マトリックス状レジスタ群から、前記縦方向シフト動作により排出されるＮビットのデータもしくは前記横方向シフト動作により排出されるＮビットのデータを選択して、前記フレームメモリに書込むべきデータとして出力するデータ出力器と、
前記データ出力器から出力されるＮビットのデータを書込むべき前記フレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を備えることを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【請求項２】
請求項１に記載の表示データ書込回路において、
アドレス出力器が、Ｎビットのワード長をもった第０のアドレス場所から第（Ｍ−１）のアドレス場所まで、合計（Ｍ×Ｎ）ビットの記憶場所をもったフレームメモリに対して書込みを行うために、Ｍ通りのアドレス場所のうちの１つを所定の順序で選択して指定することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【請求項３】
請求項２に記載の表示データ書込回路において、
アドレス出力器が、初期アドレス場所から始めて（Ｍ／Ｎ）間隔でアドレス場所を順次指定する処理をＮ回実行する一巡の動作を、初期アドレス場所を１つずつずらしながら合計（Ｍ／Ｎ）回繰り返すことにより、フレームメモリの全アドレス場所を順次指定することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【請求項４】
１フレームのための表示期間をＮ個（Ｎは２以上の整数）のサブフィールドに分割し、第ｉ番目（１≦ｉ≦Ｎ）のサブフィールドの長さが、所定の単位長さの２（ｉ−１）倍になるように設定し、２Ｎ段階の階調情報をもった１画素分の表示データをＮビットのデータ（各ビットは、発光／非発光の二値状態を示す）により表現し、１フレームを構成する全Ｍ個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する１ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むための回路であって、
各画素についてのＮビットの表示データをＮ本の信号線に分けたパラレルデータとして、第１番目の画素についての表示データから第Ｍ番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
１ビットのデータを格納する機能をもったレジスタからなるセルを、Ｌ行Ｌ列（Ｌ＞Ｎ）の正方マトリックスから左上隅の（Ｌ−Ｎ）行（Ｌ−Ｎ）列の部分のセルを削除した変則マトリックス状に配置することにより構成され、かつ所定のタイミングで、ｋ行目（１≦ｋ≦Ｌ−１）の各セルのデータをそれぞれ（ｋ＋１）行目の各セルに転送するとともに、最上行である１行目のＮ個のセルに前記Ｎ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｌ行目のＬ個のセルのデータをＬビットのデータとして排出する縦方向シフト動作と、ｋ列目（１≦ｋ≦Ｌ−１）の各セルのデータをそれぞれ（ｋ＋１）列目の各セルに転送するとともに、最左列である１列目のＮ個のセルに前記Ｎ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｌ列目のＬ個のセルのデータをＬビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
前記信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、前記マトリックス状レジスタ群に前記縦方向シフト動作もしくは前記横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をＬ回繰り返したら、他方のシフト動作をＬ回繰り返すように、シフト動作をＬ回ごとに切り替える切替制御を行うシフト動作制御器と、
前記シフト動作制御器による切替制御に同期して、前記マトリックス状レジスタ群から、前記縦方向シフト動作により排出されるＬビットのデータもしくは前記横方向シフト動作により排出されるＬビットのデータを選択して、前記フレームメモリに書込むべきデータもしくは廃棄すべきデータとして出力するデータ出力器と、
前記データ出力器から出力されるＬビットのデータを書込むべき前記フレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を備え、前記データ出力器から出力されるＮ回分のデータがフレームメモリに書込まれ、次の（Ｌ−Ｎ）回分のデータは廃棄されるような処理が繰り返し実行されるようにしたことを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【請求項５】
請求項４に記載の表示データ書込回路において、
データ出力器が、Ｎ回分のデータをフレームメモリへの書込線へ出力したら、次の（Ｌ−Ｎ）回分のデータを廃棄するという処理を、繰り返し実行することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【請求項６】
請求項４または５に記載の表示データ書込回路において、
アドレス出力器が、データ出力器から出力されるＮ回分のデータに対しては、フレームメモリ上の書込対象となる所定のアドレスを出力し、次の（Ｌ−Ｎ）回分のデータに対しては、フレームメモリ外のダミーアドレスを出力するという処理を、繰り返し実行することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【請求項７】
請求項６に記載の表示データ書込回路において、
アドレス出力器が、Ｌビットのワード長をもった第０のアドレス場所から第（（Ｍ／Ｌ）×Ｎ−１）のアドレス場所まで、合計（Ｍ×Ｎ）ビットの記憶場所をもったフレームメモリに対して書込みを行うために、（（Ｍ／Ｌ）×Ｎ）通りのアドレス場所のうちの１つを所定の順序で選択して指定することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【請求項８】
請求項７に記載の表示データ書込回路において、
アドレス出力器が、ダミーアドレスを指定する場合を除いて、初期アドレス場所から始めて（Ｍ／Ｌ）間隔でアドレス場所を順次指定する処理をＮ回実行する一巡の動作を、初期アドレス場所を１つずつずらしながら合計（Ｍ／Ｌ）回繰り返すことにより、フレームメモリの全アドレス場所を順次指定することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【請求項９】
請求項４〜８のいずれかに記載の表示データ書込回路において、
前段のセルのデータを後段のセルへと転送するシフト動作において、前段のセルが存在しない場合には、当該セルに任意のダミーデータを入力することを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【請求項１０】
請求項１〜９のいずれかに記載の表示データ書込回路において、
個々のセルを構成するレジスタを、外部から与えられる切替信号に基づいて、縦横２系統の入力端子からそれぞれ取り込まれる入力データの一方を選択するセレクタ回路と、このセレクタ回路によって選択された一方のデータを所定のタイミングでそれぞれ縦横２系統の出力端子に出力するフリップフロップ回路と、によって構成し、
縦方向に隣接する２つのセルについては、縦系統の入出力端子が相互に接続されるようにし、横方向に隣接する２つのセルについては、横系統の入出力端子が相互に接続されるようにすることにより、マトリックス状レジスタ群を構成したことを特徴とするサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路に関し、特に、プラズマディスプレイパネルや有機ＥＬ表示装置などに組み込まれるフレームメモリに対して効率的に表示データを書込むことが可能な表示データ書込回路に関する。
【０００２】
【従来の技術】
近年、液晶表示パネルに代わる新しい表示装置として、プラズマディスプレイパネルや有機ＥＬ表示装置などが普及し始めている。これらの表示装置では、個々の画素ごとの階調制御を行う方式として、サブフィールド方式を採るものが少なくない。このサブフィールド方式は、１フレームのための表示期間をＮ個（Ｎは２以上の整数）のサブフィールドに分割し、第ｉ番目（１≦ｉ≦Ｎ）のサブフィールドの長さが、所定の単位長さの２（ｉ−１）倍になるように設定し、個々の画素を構成する表示素子の発光時間によって階調表現を行う方式である。たとえば、１フレームのための表示期間を４個（Ｎ＝４）のサブフィールドに分割する場合、各サブフィールドの長さを、それぞれ１，２，４，８という比率で設定すれば、どのサブフィールドの期間を発光させるかを選択することにより１６段階の階調表現が可能になる。結局、サブフィールド方式では、サブフィールドの数をＮとすれば、２Ｎ段階の階調情報をもった１画素分の表示データが、Ｎビットのデータ（各ビットは、発光／非発光の二値状態を示す）により表現されることになる。
【０００３】
このサブフィールド方式を採る表示装置では、１フレームを構成する全Ｍ個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する１ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該サブフィールドの長さに応じた期間だけ発光させることにより表示を行うことになる。
【０００４】
たとえば、下記の特許文献１には、このようなサブフィールド方式を採る表示装置に組み込まれたフレームメモリに対して、表示データを書込む回路と読み出す回路とが開示されている。
【特許文献１】
特開２０００−０２９４２２号公報
【０００５】
【発明が解決しようとする課題】
サブフィールド方式を採る表示装置に組み込まれたフレームメモリに対するデータの読み書きは、通常の走査線方式を採るフレームメモリに対するデータの読み書きとは若干異なる動作を行う必要がある。それは、通常の走査線方式の場合は、１つの画素の階調値を示すデータをひとまとまりのデータとして読み出せばよいのに対して、サブフィールド方式の場合は、同じ画素の階調値を示すデータであっても、個々のサブフィールドごとに別個に読み出す必要があるためである。したがって、サブフィールド方式を採る場合、通常の方法でフレームメモリに対して書込みを行うと変則的な方法で読み出しを行う必要が生じるので、通常の方法で読み出しを行うためには、変則的な方法で書込みを行っておく必要がある。このため、従来はフレームメモリに対する効率的な読み書きを行うことが困難であった。
【０００６】
そこで本発明は、サブフィールド方式を用いた表示装置に用いられるフレームメモリについて、「効率的な読み出しが可能となるような書込み」を効率的に行うことが可能なフレームメモリに対する表示データ書込回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
(1)   本発明の第１の態様は、１フレームのための表示期間をＮ個（Ｎは２以上の整数）のサブフィールドに分割し、第ｉ番目（１≦ｉ≦Ｎ）のサブフィールドの長さが、所定の単位長さの２（ｉ−１）倍になるように設定し、２Ｎ段階の階調情報をもった１画素分の表示データをＮビットのデータ（各ビットは、発光／非発光の二値状態を示す）により表現し、１フレームを構成する全Ｍ個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する１ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むためのサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
各画素についてのＮビットの表示データをＮ本の信号線に分けたパラレルデータとして、第１番目の画素についての表示データから第Ｍ番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
１ビットのデータを格納する機能をもったレジスタからなるセルを、Ｎ行Ｎ列の正方マトリックス状に配置することにより構成され、かつ所定のタイミングで、ｋ行目（１≦ｋ≦Ｎ−１）の各セルのデータをそれぞれ（ｋ＋１）行目の各セルに転送するとともに、１行目の各セルにＮ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｎ行目の各セルのデータをＮビットのデータとして排出する縦方向シフト動作と、ｋ列目（１≦ｋ≦Ｎ−１）の各セルのデータをそれぞれ（ｋ＋１）列目の各セルに転送するとともに、１列目の各セルにＮ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｎ列目の各セルのデータをＮビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、マトリックス状レジスタ群に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をＮ回繰り返したら、他方のシフト動作をＮ回繰り返すように、シフト動作をＮ回ごとに切り替える切替制御を行うシフト動作制御器と、
シフト動作制御器による切替制御に同期して、マトリックス状レジスタ群から、縦方向シフト動作により排出されるＮビットのデータもしくは横方向シフト動作により排出されるＮビットのデータを選択して、フレームメモリに書込むべきデータとして出力するデータ出力器と、
データ出力器から出力されるＮビットのデータを書込むべきフレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を設けるようにしたものである。
【０００８】
(2)   本発明の第２の態様は、上述の第１の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、Ｎビットのワード長をもった第０のアドレス場所から第（Ｍ−１）のアドレス場所まで、合計（Ｍ×Ｎ）ビットの記憶場所をもったフレームメモリに対して書込みを行うために、Ｍ通りのアドレス場所のうちの１つを所定の順序で選択して指定するようにしたものである。
【０００９】
(3)   本発明の第３の態様は、上述の第２の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、初期アドレス場所から始めて（Ｍ／Ｎ）間隔でアドレス場所を順次指定する処理をＮ回実行する一巡の動作を、初期アドレス場所を１つずつずらしながら合計（Ｍ／Ｎ）回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するようにしたものである。
【００１０】
(4)   本発明の第４の態様は、１フレームのための表示期間をＮ個（Ｎは２以上の整数）のサブフィールドに分割し、第ｉ番目（１≦ｉ≦Ｎ）のサブフィールドの長さが、所定の単位長さの２（ｉ−１）倍になるように設定し、２Ｎ段階の階調情報をもった１画素分の表示データをＮビットのデータ（各ビットは、発光／非発光の二値状態を示す）により表現し、１フレームを構成する全Ｍ個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する１ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うサブフィールド方式を用いた表示装置、に用いられるフレームメモリに対して表示データを書込むためのサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
各画素についてのＮビットの表示データをＮ本の信号線に分けたパラレルデータとして、第１番目の画素についての表示データから第Ｍ番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号伝送路と、
１ビットのデータを格納する機能をもったレジスタからなるセルを、Ｌ行Ｌ列（Ｌ＞Ｎ）の正方マトリックスから左上隅の（Ｌ−Ｎ）行（Ｌ−Ｎ）列の部分のセルを削除した変則マトリックス状に配置することにより構成され、かつ所定のタイミングで、ｋ行目（１≦ｋ≦Ｌ−１）の各セルのデータをそれぞれ（ｋ＋１）行目の各セルに転送するとともに、最上行である１行目のＮ個のセルにＮ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｌ行目のＬ個のセルのデータをＬビットのデータとして排出する縦方向シフト動作と、ｋ列目（１≦ｋ≦Ｌ−１）の各セルのデータをそれぞれ（ｋ＋１）列目の各セルに転送するとともに、最左列である１列目のＮ個のセルにＮ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｌ列目のＬ個のセルのデータをＬビットのデータとして排出する横方向シフト動作と、を選択的に行う機能をもったマトリックス状レジスタ群と、
信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、マトリックス状レジスタ群に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をＬ回繰り返したら、他方のシフト動作をＬ回繰り返すように、シフト動作をＬ回ごとに切り替える切替制御を行うシフト動作制御器と、
シフト動作制御器による切替制御に同期して、マトリックス状レジスタ群から、縦方向シフト動作により排出されるＬビットのデータもしくは横方向シフト動作により排出されるＬビットのデータを選択して、フレームメモリに書込むべきデータもしくは廃棄すべきデータとして出力するデータ出力器と、
データ出力器から出力されるＬビットのデータを書込むべきフレームメモリ上の所定のアドレスを出力するアドレス出力器と、
を設け、データ出力器から出力されるＮ回分のデータがフレームメモリに書込まれ、次の（Ｌ−Ｎ）回分のデータは廃棄されるような処理が繰り返し実行されるようにしたものである。
【００１１】
(5)   本発明の第５の態様は、上述の第４の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
データ出力器が、Ｎ回分のデータをフレームメモリへの書込線へ出力したら、次の（Ｌ−Ｎ）回分のデータを廃棄するという処理を、繰り返し実行するようにしたものである。
【００１２】
(6)   本発明の第６の態様は、上述の第４または第５の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、データ出力器から出力されるＮ回分のデータに対しては、フレームメモリ上の書込対象となる所定のアドレスを出力し、次の（Ｌ−Ｎ）回分のデータに対しては、フレームメモリ外のダミーアドレスを出力するという処理を、繰り返し実行するようにしたものである。
【００１３】
(7)   本発明の第７の態様は、上述の第６の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、Ｌビットのワード長をもった第０のアドレス場所から第（（Ｍ／Ｌ）×Ｎ−１）のアドレス場所まで、合計（Ｍ×Ｎ）ビットの記憶場所をもったフレームメモリに対して書込みを行うために、（（Ｍ／Ｌ）×Ｎ）通りのアドレス場所のうちの１つを所定の順序で選択して指定するようにしたものである。
【００１４】
(8)   本発明の第８の態様は、上述の第７の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
アドレス出力器が、ダミーアドレスを指定する場合を除いて、初期アドレス場所から始めて（Ｍ／Ｌ）間隔でアドレス場所を順次指定する処理をＮ回実行する一巡の動作を、初期アドレス場所を１つずつずらしながら合計（Ｍ／Ｌ）回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するようにしたものである。
【００１５】
(9)   本発明の第９の態様は、上述の第４〜第８の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
前段のセルのデータを後段のセルへと転送するシフト動作において、前段のセルが存在しない場合には、当該セルに任意のダミーデータを入力するようにしたものである。
【００１６】
(10)  本発明の第１０の態様は、上述の第１〜第９の態様に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路において、
個々のセルを構成するレジスタを、外部から与えられる切替信号に基づいて、縦横２系統の入力端子からそれぞれ取り込まれる入力データの一方を選択するセレクタ回路と、このセレクタ回路によって選択された一方のデータを所定のタイミングでそれぞれ縦横２系統の出力端子に出力するフリップフロップ回路と、によって構成し、
縦方向に隣接する２つのセルについては、縦系統の入出力端子が相互に接続されるようにし、横方向に隣接する２つのセルについては、横系統の入出力端子が相互に接続されるようにすることにより、マトリックス状レジスタ群を構成したものである。
【００１７】
【発明の実施の形態】
以下、本発明を図示する実施形態に基づいて説明する。
【００１８】
＜＜＜  §１．  一般的なサブフィールド方式の表示装置  ＞＞＞
ここでは説明の便宜上、プラズマディスプレイパネルや有機ＥＬ表示装置など、一般的なサブフィールド方式の表示装置における表示原理を簡単に述べておく。いま、図１に示すように、画素を８行８列のマトリックス状に配置してなるディスプレイを考える。もちろん、実際のディスプレイは、より多数の画素によって構成されているのが一般的であるが、ここでは便宜上、図示のとおり６４画素から構成される単純なディスプレイを例に説明を行うことにする。ここでは、左上隅の画素から順次、図示のとおり、Ｐ１〜Ｐ６４と符号を付して呼ぶことにする。この合計６４個の画素の集合によって、１フレーム分の画像が表示されることになる。各画素Ｐ１〜Ｐ６４は、それぞれ所定の階調値をもった表示データによってその表示態様が指定され、通常、個々の階調値に応じた輝度で発光する。動画を表示させる場合には、複数フレーム分の画像データを時系列データとして順次与えるようにすればよい。
【００１９】
階調表現をサブフィールド方式で行う場合は、１フレームのための表示期間をＮ個（Ｎは２以上の整数）のサブフィールドに分割し、第ｉ番目（１≦ｉ≦Ｎ）のサブフィールドの長さが、所定の単位長さの２（ｉ−１）倍になるように設定する。ここでは、Ｎ＝４に設定し、１フレームのための表示期間を４個のサブフィールドに分割した場合を説明する。この場合、第ｊ番目の画素についての１画素分のデータは４ビットで表現されることになる。図２は、この１画素分のデータ構成を示すビット構成図（１ますが１ビットに対応する）である。ここでは、この４つのビットを、ＬＳＢ側からＭＳＢ側に向かって、ビットｂ１〜ｂ４と呼ぶことにし、各ビットのデータ自身を、ｄ（ｊ，１）〜ｄ（ｊ，４）と呼ぶことにする。当然、データｄ（ｊ，１）〜ｄ（ｊ，４）は、１または０のいずれかを示す二値データである。結局、第ｊ番目の画素についてのＬＳＢ側から数えて第ｉ番目のデータは、ｄ（ｊ，ｉ）ということになる。ここで述べる例の場合、ｉ＝１〜４、ｊ＝１〜６４の範囲をとり、４ビットのデータにより各画素について１６段階の階調表現が行われることになる。
【００２０】
図３は、図１に示す６４個の画素Ｐ１〜Ｐ６４についての１フレーム分のデータをフレームメモリに格納する格納方法の一例を示す図である。この例では、４ビットのワード長をもったフレームメモリが示されており、１行が１ワードに相当し、１ますが１ビットに対応する。また、図の左側に記したように、各行ごとに、それぞれアドレス０〜６３なるアドレス値が定義されている。結局、このフレームメモリのアドレス０〜６３に格納されている４ビットの表示データは、図１に示す画素Ｐ１〜Ｐ６４の階調値を示すデータということになる。
【００２１】
図４は、フレームメモリを組み込んだ一般的な表示装置の概略構成を示すブロック図である。ここでは、外部からアナログ信号として与えられた表示信号に基づいて表示制御を行う装置が例示されている。まず、外部からのアナログ入力信号は、Ａ／Ｄ変換器１０によってデジタル信号に変換され、表示データとして出力される。こうして、Ａ／Ｄ変換器１０から出力された表示データは、表示データ書込回路２０によって、順次、フレームメモリ３０（ＲＡＭ）へと格納されてゆく。このフレームメモリ３０に一旦格納された表示データは、表示データ読出回路によって読み出され、表示素子アレイ５０の表示制御に利用される。表示素子アレイ５０は、図１に示すようなディスプレイの表示画面を構成する素子の集合体であり、ここに示す例では、１画素分の表示素子を８行８列のマトリックスに配置することにより構成される。
【００２２】
フレームメモリ３０には、１フレーム分の表示データが格納される。たとえば、図１に示すように６４画素で１フレームが構成される場合であれば、フレームメモリ３０には、図３に示すように、画素Ｐ１〜Ｐ６４までの表示データが格納されることになる。動画の場合、Ａ／Ｄ変換器１０には、複数フレーム分の表示データが連続して入力されることになるので、通常は、２組のフレームメモリ３０を用意しておき、奇数フレームに関する表示データを第１のフレームメモリに格納し、偶数フレームに関する表示データを第２のフレームメモリに格納する、という手法が採られることが多い。そうすれば、表示データ書込回路２０が奇数フレーム分の表示データを第１のフレームメモリに書込んでいる間に、表示データ読出回路４０は偶数フレーム分の表示データを第２のフレームメモリから読み出す処理を行うことができ、逆に、表示データ書込回路２０が偶数フレーム分の表示データを第２のフレームメモリに書込んでいる間に、表示データ読出回路４０は奇数フレーム分の表示データを第１のフレームメモリから読み出す処理を行うことができる。もっとも、このような動作は公知の技術であるため、ここでは、図４に示すように、１組のフレームメモリ３０についての書込み、読み出し処理のみを簡単に説明する。
【００２３】
さて、通常の走査線方式の表示装置であれば、表示データ読出回路４０によって、図３に示すようなフレームメモリ内に格納された表示データを、１画素分ごとに読み出してゆけば、表示素子アレイ５０に対する表示制御を行うことが可能である。たとえば、図３の１行目に示されているアドレス０から４ビット分の表示データ（画素Ｐ１用データ）を読み出し、この４ビット分の表示データによって示される階調値に応じた輝度で、画素Ｐ１を構成する表示素子を発光させればよい。ところが、サブフィールド方式の表示装置の場合、個々の表示素子は、発光輝度によって階調表現を行う代わりに、発光時間によって階調表現を行うことになるため、若干異なる動作が必要になる。
【００２４】
一般に、１フレームのための表示期間をＮ個のサブフィールドに分割する場合、第ｉ番目（１≦ｉ≦Ｎ）のサブフィールドの長さが、所定の単位長さの２（ｉ−１）倍になるような設定が行われる。すなわち、ここで述べる例のようにＮ＝４に設定した場合は、各サブフィールドの長さを、それぞれ１，２，４，８という比率で設定すればよい。図５は、４個のサブフィールドＳＵＢ１〜ＳＵＢ４を用いて階調制御を行う場合の各サブフィールドの長さの比率を時間軸を横方向にとって示す図である。図示のとおり、第１のサブフィールドＳＵＢ１〜第４のサブフィールドＳＵＢ４の時間軸上の長さは、それぞれ１，２，４，８の比率となっている。
【００２５】
図６は、図５に示すような４個のサブフィールドを設定した場合の各画素の階調表現方法を説明するための模式図である。いま、フレームメモリ３０内に、図３に示すような表示データが格納されたおり、ビット“１”は発光、ビット“０”は非発光を示すものとしよう。この図３において、ビットｂ１は第１のサブフィールドＳＵＢ１の発光状態を指定するビットであり、ビットｂ２は第２のサブフィールドＳＵＢ２の発光状態を指定するビットであり、ビットｂ３は第３のサブフィールドＳＵＢ３の発光状態を指定するビットであり、ビットｂ４は第４のサブフィールドＳＵＢ４の発光状態を指定するビットである。したがって、たとえば、アドレス０に格納されていた４ビットのデータ（画素Ｐ１用データ）が“０１０１”であったとすると、ビットｂ１のデータは、ｄ（１，１）＝“１”となっており、発光を示しているので、図６の１行目に示すとおり、画素Ｐ１の第１のサブフィールドＳＵＢ１の期間は発光状態（ここでは、ハッチングを施すことにより発光状態を示している）となるような制御が行われる。同様に、ビットｂ２のデータは、ｄ（１，２）＝“０”となり非発光を示し、ビットｂ３のデータは、ｄ（１，３）＝“１”となり発光を示し、ビットｂ４のデータは、ｄ（１，４）＝“０”となり非発光を示しているので、結局、画素Ｐ１の１フレーム分の期間は、図６の１行目に示すとおり、サブフィールドＳＵＢ１で発光、ＳＵＢ２で非発光、ＳＵＢ３で発光、ＳＵＢ４で非発光となる。
【００２６】
同様に、アドレス１に格納されていた４ビットのデータ（画素Ｐ２用データ）が“１１００”であったとすると、図６の２行目に示すとおり、画素Ｐ２については、サブフィールドＳＵＢ１で非発光、ＳＵＢ２で非発光、ＳＵＢ３で発光、ＳＵＢ４で発光となり、アドレス２に格納されていた４ビットのデータ（画素Ｐ３用データ）が“１０１１”であったとすると、図６の３行目に示すとおり、画素Ｐ３については、サブフィールドＳＵＢ１で発光、ＳＵＢ２で発光、ＳＵＢ３で非発光、ＳＵＢ４で発光となる。また、アドレス６３に格納されていた４ビットのデータ（画素Ｐ６４用データ）が“００１１”であったとすると、図６の最下行に示すとおり、画素Ｐ６４については、サブフィールドＳＵＢ１で発光、ＳＵＢ２で発光、ＳＵＢ３で非発光、ＳＵＢ４で非発光となる。ここで、各画素それぞれの発光時間を積算すると、画素Ｐ１，Ｐ２，Ｐ３，Ｐ６４の積算発光時間は、所定の基準時間（第１のサブフィールドＳＵＢ１の時間長）のそれぞれ５，１２，１１，３倍となっており、これは各画素についての４ビットの表示データによって示される値に一致する。
【００２７】
このようにサブフィールド方式では、表示素子自体は発光／非発光の２つの状態しかとらないにもかかわらず、擬似的に階調表現を行うことが可能になる。しかしながら、このサブフィールド方式によって表示素子アレイ５０の表示制御を行うためには、同じ画素の階調値を示すデータであっても、個々のサブフィールドごとに別個に読み出す必要があり、フレームメモリ３０に図３に示すような形式でデータが格納されていた場合、表示データ読出回路４０は変則的な方法でこれを読み出さねばならない。別言すれば、図３に示すようなフレームメモリからデータを読み出す場合、まず、アドレス０から４ビットのデータを読み出して画素Ｐ１の表示を行い、続いて、アドレス１から４ビットのデータを読み出して画素Ｐ２の表示を行い、次に、アドレス２から４ビットのデータを読み出して画素Ｐ３の表示を行い、…というように、個々の画素ごとに表示データを読み出して、当該画素についての表示制御を行う、という単純な操作を行うことはできない。なぜなら、図６に示すような時間の経過を考慮すると、まず、第１のサブフィールドＳＵＢ１に関しての発光／非発光を、すべての画素Ｐ１〜Ｐ６４について決定する制御を行い、続いて、第２のサブフィールドＳＵＢ２に関しての発光／非発光を、すべての画素Ｐ１〜Ｐ６４について決定する制御を行い、…というように、各サブフィールドごとに発光／非発光を示すビットデータが必要になるためである。
【００２８】
したがって、図３に示すような形式で表示データが格納されていた場合、表示素子アレイ５０に対する表示制御を行うためには、次のような順序で各表示データを入手する必要になる。すなわち、まず、すべての画素Ｐ１〜Ｐ６４について、第１のサブフィールドの発光／非発光を示すビットｂ１のデータ（図３の一番右の列のデータｄ（１，１）〜ｄ（６４，１））を入手して、第１のサブフィールドＳＵＢ１の期間の表示制御を行い、続いて、第２のサブフィールドの発光／非発光を示すビットｂ２のデータ（図３の右から２列目のデータｄ（１，２）〜ｄ（６４，２））を入手して、第２のサブフィールドＳＵＢ２の期間の表示制御を行い、更に、第３のサブフィールドの発光／非発光を示すビットｂ３のデータ（図３の右から３列目のデータｄ（１，３）〜ｄ（６４，３））を入手して、第３のサブフィールドＳＵＢ３の期間の表示制御を行い、最後に、第４のサブフィールドの発光／非発光を示すビットｂ４のデータ（図３の一番左の列のデータｄ（１，４）〜ｄ（６４，４））を入手して、第４のサブフィールドＳＵＢ４の期間の表示制御を行う必要がある。
【００２９】
もっとも、実際には、フレームメモリに対するデータの読み書きはワード単位（この例の場合は４ビット単位）で行う必要があるので、特定のアドレスのビットｂ１だけを読み出すことはできず、ビットｂ１だけが必要な場合であっても、４ビットすべての読み出しを行わざるを得ない。たとえば、図３におけるアドレス０のビットｂ１のデータｄ（１，１）のみが必要な場合であっても、アドレス０を指定したワード単位の読出処理を行い、４ビットすべてのデータｄ（１，４），ｄ（１，３），ｄ（１，２），ｄ（１，１）を読み出した上で、必要なデータｄ（１，１）のみを用いるようにする、という処理を行わざるを得ない。結局、このような変則的な読出方法を採ると、１フレーム分の表示に必要なデータを読み出すのに、同一のアドレスに対して合計４回のアクセスを行わざるを得ない。たとえば、アドレス０に対しては、ビットｂ１のデータｄ（１，１）を読み出すために１回、ビットｂ２のデータｄ（１，２）を読み出すために１回、ビットｂ３のデータｄ（１，３）を読み出すために１回、ビットｂ４のデータｄ（１，４）を読み出すために１回、合計４回のアクセスが必要になる。
【００３０】
このように、同一のアドレスを複数回も繰り返してアクセスするような読出処理は、非常に非効率的であり、動作速度の遅延や消費電力の増加といった具体的な問題が生じる要因になる。
【００３１】
＜＜＜  §２．  効率的な読出処理を可能にする格納方式  ＞＞＞
このような非効率的な読出処理を改善するための手法が、前掲の特許文献１に開示されている。この特許文献１に開示された方法では、フレームメモリ３０内には、図３に示すような方式ではなく、図７に示す方式で表示データが格納される。ここで、図３に格納された合計２５４ビット（４ビット×６４ワード）のデータと、図７に格納された合計２５４ビット（同じく４ビット×６４ワード）のデータとは、全く同一のデータであり、また、いずれのフレームメモリも４ビットを１ワードとするアドレス０〜６３をもったメモリであり、全く同一のハードウエアである。両者の違いは、個々のデータの格納場所にある。すなわち、図３に示す格納方式では、アドレス０〜６３の順番に、画素Ｐ１〜Ｐ６４の表示データが順次格納されており、いわば画素の順番に応じて表示データを格納していることになる。これに対して、図７に示す格納方式では、アドレス０〜６３の順番に、第１のサブフィールドのデータ、第２のサブフィールドのデータ、第３のサブフィールドのデータ、第４のサブフィールドのデータが順次格納されており、いわばサブフィールドの順番に応じて表示データを格納していることになる。
【００３２】
たとえば、図７のアドレス０の格納場所を右から順に見てゆくと、データｄ（１，１），ｄ（２，１），ｄ（３，１），ｄ（４，１）の順にデータが格納されているが、これらのデータは、それぞれ画素Ｐ１，Ｐ２，Ｐ３，Ｐ４の第１のサブフィールドの発光／非発光の状態を示すビットデータである。結局、図７の格納方式では、アドレス０〜１５までの合計１６ワード分に、すべての画素Ｐ１〜Ｐ６４についての第１のサブフィールドデータが格納されていることになる。同様に、アドレス１６〜３１までの合計１６ワード分には、第２のサブフィールドデータが格納され、アドレス３２〜４７までの合計１６ワード分には、第３のサブフィールドデータが格納され、アドレス４８〜６３までの合計１６ワード分には、第４のサブフィールドデータが格納されている。
【００３３】
この図７に示す格納方式を採れば、効率的な読出処理が可能になる。すなわち、フレームメモリ３０内に、図７に示す格納方式で表示データが格納された状態になっていれば、表示データ読出回路４０は、まず、アドレス０〜１５までの合計１６ワード分のデータにアクセスして、データｄ（１，１）〜ｄ（６４，１）までの合計６４ビットのデータを取り出し、画素Ｐ１〜Ｐ６４についての第１のサブフィールドの期間の発光／非発光の制御を行うことができる。続いて、アドレス１６〜３１までの合計１６ワード分のデータにアクセスして、データｄ（１，２）〜ｄ（６４，２）までの合計６４ビットのデータを取り出し、画素Ｐ１〜Ｐ６４についての第２のサブフィールドの期間の発光／非発光の制御を行い、更に、アドレス３２〜４７までの合計１６ワード分のデータにアクセスして、データｄ（１，３）〜ｄ（６４，３）までの合計６４ビットのデータを取り出し、画素Ｐ１〜Ｐ６４についての第３のサブフィールドの期間の発光／非発光の制御を行い、最後に、アドレス４８〜６３までの合計１６ワード分のデータにアクセスして、データｄ（１，４）〜ｄ（６４，４）までの合計６４ビットのデータを取り出し、画素Ｐ１〜Ｐ６４についての第４のサブフィールドの期間の発光／非発光の制御を行えば、１フレーム分の表示制御が完了する。
【００３４】
これはアドレス順に従った通常の読出処理であり、しかも１つのアドレスに対しては１回のアクセスのみが行われている。このような通常の読出処理は、効率的な処理であり、動作速度の遅延や消費電力の増加といった問題が生じることはない。
【００３５】
しかしながら、フレームメモリ３０について、図３に示す格納方式を採った場合と、図７に示す格納方式を採った場合とでは、それぞれ一長一短がある。すなわち、図３に示す格納方式を採った場合、§１の最後で述べたとおり、表示データ読出回路４０による変則的な読出処理を行う必要があるため、読出処理が非効率的になるというデメリットがあるものの、表示データ書込回路２０による書込処理は通常の効率的な処理で済むというメリットが得られる。たとえば、図４に示す例の場合、アナログ入力信号は、画素Ｐ１〜Ｐ６４の画素値を示す電圧信号を時系列で示したものになるので、Ａ／Ｄ変換器１０から出力されるビット列は、画素Ｐ１についての表示データｄ（１，１），ｄ（１，２），ｄ（１，３），ｄ（１，４）、画素Ｐ２についての表示データｄ（２，１），ｄ（２，２），ｄ（２，３），ｄ（２，４）、画素Ｐ３についての表示データｄ（３，１），ｄ（３，２），ｄ（３，３），ｄ（３，４）、……、画素Ｐ６４についての表示データｄ（６４，１），ｄ（６４，２），ｄ（６４，３），ｄ（６４，４）という順になるので、このビット列を４ビットずつに区切って、アドレス０〜６３に順に格納してゆくだけですむ。
【００３６】
これに対して、図７に示す格納方式を採った場合、前述したとおり、表示データ読出回路４０は通常の効率的な読出処理を行うことができるメリットがあるものの、表示データ書込回路２０による書込処理は変則的にならざるを得ない。すなわち、Ａ／Ｄ変換器１０から出力されるビット列からなるデータｄ（１，１），ｄ（１，２），ｄ（１，３），ｄ（１，４），ｄ（２，１），ｄ（２，２），……，ｄ（６４，４）を、図７に示すような位置に格納するためには、データｄ（１，１）をアドレス０のビットｂ１へ格納し、データｄ（１，２）をアドレス１６のビットｂ１へ格納し、データｄ（１，３）をアドレス３２のビットｂ１へ格納し、データｄ（１，４）をアドレス４８のビットｂ１へ格納し、データｄ（２，１）をアドレス０のビットｂ２へ格納し、データｄ（２，２）をアドレス１６のビットｂ２へ格納し、……という複雑な処理を行う必要がある。このため、前掲の特許文献１には、表示データ書込回路２０として用いる複雑な回路構成が開示されている。
【００３７】
本発明の目的は、フレームメモリ３０に対して、図７に示す格納方式による書込み（すなわち、効率的な読出しが可能となるような書込み）を効率的に行うことが可能な表示データ書込回路を提供することにある。別言すれば、図４に示すフレームメモリ３０に対して、図７に示す格納方式で表示データの書込処理を効率的に実行することが可能な表示データ書込回路２０を実現することが本発明の目的である。以下、本発明に係る表示データ書込回路の具体的な構成例を説明する。
【００３８】
＜＜＜  §３．  本発明に係る表示データ書込回路の基本的実施例  ＞＞＞
図８は、本発明の基本的実施例に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路を示す回路図である。既に述べたように、一般的なサブフィールド方式を用いた表示装置では、１フレームのための表示期間をＮ個（Ｎは２以上の整数）のサブフィールドに分割し、第ｉ番目（１≦ｉ≦Ｎ）のサブフィールドの長さが、所定の単位長さの２（ｉ−１）倍になるように設定し、２Ｎ段階の階調情報をもった１画素分の表示データをＮビットのデータ（各ビットは、発光／非発光の二値状態を示す）により表現し、１フレームを構成する全Ｍ個の画素についての個々の表示データを一旦フレームメモリに書込み、このフレームメモリ内の表示データを各サブフィールドを構成する１ビットごとに順次読み出しながら、発光を指示するビットが読み出された画素を当該ビットに対応するサブフィールドの長さに応じた期間だけ発光させることにより表示を行うことになるが、ここでは、Ｍ＝６４、Ｎ＝４の場合、すなわち、全６４画素からなる表示装置について、１画素の階調表現を４ビットの表示データで行う具体的な例について説明を行うことにする。また、フレームメモリ３０としては、一般に、Ｎビットのワード長をもった第０のアドレス場所から第（Ｍ−１）のアドレス場所まで、合計（Ｍ×Ｎ）ビットの記憶場所をもったフレームメモリが用いられるが、ここに示す基本的実施例の場合、図７に示すように、４ビットのワード長をもったアドレス０〜アドレス６３まで、合計２５６ビットの記憶場所をもったフレームメモリを用いた例について説明を行う。
【００３９】
本発明に係る書込回路の基本構成要素は、デジタル信号として与えられる表示データを伝送するための信号伝送路、１ビットのデータを格納する機能をもったレジスタからなるセルをマトリックス状に配置してなるマトリックス状レジスタ群、このマトリックス状レジスタ群に対してシフト動作を実行させるシフト動作制御器、このマトリックス状レジスタ群から排出されるデータを、フレームメモリに書込むべきデータとして出力するデータ出力器、このデータ出力器から出力されるデータを書込むべきフレームメモリ上の所定のアドレスを出力するアドレス出力器、である。以下、これらの各構成要素を、図８の具体的な回路を参照しながら説明する。
【００４０】
まず、信号伝送路は、各画素についてのＮビットの表示データをＮ本の信号線に分けたパラレルデータとして、第１番目の画素についての表示データから第Ｍ番目の画素についての表示データまで順番に、時系列二値信号として伝送する信号線から構成される。図８の例では、図の左上に示すビットｂ１〜ｂ４についての信号線が、この信号伝送路として機能している。この例では、各画素についての４ビットの表示データは、４本の信号線に分けたパラレルデータとして伝送されることになり、しかも、画素Ｐ１についての表示データから画素Ｐ６４についての表示データまでが順番に、時系列二値信号として伝送されてくることになる。
【００４１】
一方、図８に示すマトリックス状レジスタ群２１は、１ビットのデータを格納する機能をもったレジスタからなるセルを、４行４列のマトリックス状に配置したものである。ここでは、説明の便宜上、各セルに、図示のような符号Ａ１〜Ａ４，Ｂ１〜Ｂ４，Ｃ１〜Ｃ４，Ｄ１〜Ｄ４を付して区別することにする。このマトリックス状レジスタ群２１は、縦方向シフト動作と、横方向シフト動作とを選択的に行う機能を有している。
【００４２】
縦方向シフト動作では、各セルのデータは上から下へ向かって１行ずつシフトされる。すなわち、第１行目のセルＡ１，Ｂ１，Ｃ１，Ｄ１には、新たに、４本の信号線から伝送されてきたビットｂ１〜ｂ４が図の上方から取り込まれ、もともと第１行目のセルに格納されていたデータは、それぞれ第２行目のセルＡ２，Ｂ２，Ｃ２，Ｄ２へと転送され、もともと第２行目のセルに格納されていたデータは、それぞれ第３行目のセルＡ３，Ｂ３，Ｃ３，Ｄ３へと転送され、もともと第３行目のセルに格納されていたデータは、それぞれ第４行目のセルＡ４，Ｂ４，Ｃ４，Ｄ４へと転送され、もともと第４行目のセルに格納されていたデータは、それぞれ図の下方に太線で示す４ビットのデータ線へと排出される。
【００４３】
同様に、横方向シフト動作では、各セルのデータは左から右へ向かって１列ずつシフトされる。すなわち、第１列目のセルＡ１，Ａ２，Ａ３，Ａ４には、新たに、４本の信号線から伝送されてきたビットｂ１〜ｂ４が図の左方から取り込まれ、もともと第１列目のセルに格納されていたデータは、それぞれ第２列目のセルＢ１，Ｂ２，Ｂ３，Ｂ４へと転送され、もともと第２列目のセルに格納されていたデータは、それぞれ第３列目のセルＣ１，Ｃ２，Ｃ３，Ｃ４へと転送され、もともと第３列目のセルに格納されていたデータは、それぞれ第４列目のセルＤ１，Ｄ２，Ｄ３，Ｄ４へと転送され、もともと第４列目のセルに格納されていたデータは、それぞれ図の右方に太線で示す４ビットのデータ線へと排出される。
【００４４】
以上は、Ｎ＝４の場合の具体的な構成例であるが、一般的には、このマトリックス状レジスタ群２１は、Ｎ行Ｎ列の正方マトリックス状にセルを配置したレジスタ群により構成するようにすればよい。この場合、縦方向シフト動作は、所定のタイミングで、ｋ行目（１≦ｋ≦Ｎ−１）の各セルのデータをそれぞれ（ｋ＋１）行目の各セルに転送するとともに、１行目の各セルにＮ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｎ行目の各セルのデータをＮビットのデータとして排出する動作ということになり、横方向シフト動作は、所定のタイミングで、ｋ列目（１≦ｋ≦Ｎ−１）の各セルのデータをそれぞれ（ｋ＋１）列目の各セルに転送するとともに、１列目の各セルにＮ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｎ列目の各セルのデータをＮビットのデータとして排出する動作ということになる。
【００４５】
このようなシフト動作は、ビットｂ１〜ｂ４を伝送する信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して実行される。すなわち、画素Ｐ１についての４ビットの表示データが到来すると１回目のシフト動作が実行され、画素Ｐ２についての４ビットの表示データが到来すると２回目のシフト動作が実行される。
【００４６】
このマトリックス状レジスタ群２１に縦方向シフト動作を実行させるか、横方向シフト動作を実行させるかは、シフト動作制御器２２からの切替信号ＳＥＬの指示に基づいて切り替えられる。シフト動作制御器２２は、ビットｂ１〜ｂ４を伝送する信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、図示されていないクロック信号を各セルに伝達することにより、マトリックス状レジスタ群２１に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与える。しかも切替信号ＳＥＬにより、一方のシフト動作をＮ回繰り返したら、他方のシフト動作をＮ回繰り返すように、シフト動作をＮ回ごとに切り替える切替制御を行う。この実施例の場合、シフト動作はそれぞれ４回繰り返すごとに切り替えられることになる。
【００４７】
シフト動作制御器２２からの切替信号ＳＥＬは、インバータ２３を介して、データ出力器２４にも与えられる。データ出力器２４は、この切替信号ＳＥＬに同期して、マトリックス状レジスタ群２１の縦方向シフト動作により図の下方から排出されるＮビットのデータもしくは横方向シフト動作により図の右方から排出されるＮビットのデータのいずれか一方を選択して、フレームメモリ３０に書込むべきデータとして出力する機能を有する。この実施例の場合、データ出力器２４から出力されるデータ信号ＤＡＴＡは、マトリックス状レジスタ群２１の下もしくは右から排出された４ビットのデータということになる。
【００４８】
アドレス出力器２５は、データ出力器２４から出力されるＮビットのデータを書込むべきフレームメモリ３０上の所定のアドレスを出力する機能を有し、フレームメモリ３０に対する書込みアドレスを指定する働きをする。この実施例の場合、アドレス出力器２５から出力されるアドレス信号ＡＤＤは、図７に示すアドレス０〜６３のいずれかを示すものになる。アドレス出力器２５がどのような順序でアドレス指定を行うかについては後述する。
【００４９】
図９は、マトリックス状レジスタ群２１の個々のセルを構成するレジスタの具体的な回路構成例を示す回路図である。この例では、１つのセルを構成するレジスタは、外部から与えられる切替信号ＳＥＬに基づいて、縦横２系統の入力端子からそれぞれ取り込まれる入力データの一方を選択するセレクタ回路Ｓと、このセレクタ回路Ｓによって選択された一方のデータを所定のタイミングでそれぞれ縦横２系統の出力端子に出力するフリップフロップ回路ＦＦと、によって構成されている。
【００５０】
ここで、入力端子Ｔ１には、上方向に隣接する別なセルの出力端子Ｔ３から出力された１ビットのデータもしくは信号伝送線から伝送されてきた１ビットのデータが入力され、入力端子Ｔ２には、左方向に隣接する別なセルの出力端子Ｔ４から出力された１ビットのデータもしくは信号伝送線から伝送されてきた１ビットのデータが入力される。また、入力端子Ｔ５には、シフト動作制御器２２からの切替信号ＳＥＬが直接もしくは他のセルを介して間接的に入力され、出力端子Ｔ６にはこの切替信号ＳＥＬが出力される。セレクタ回路Ｓは、入力された切替信号ＳＥＬの論理状態に基づいて、入力端子Ｔ１に入力された１ビットのデータか、入力端子Ｔ２に入力された１ビットのデータか、のいずれか一方を選択し、選択した１ビットのデータをフリップフロップ回路ＦＦに与える。フリップフロップ回路ＦＦは、与えられた１ビットのデータを一時的に保持し、これをシフト動作制御器２２から供給されるクロック信号（図示省略）に同期したタイミングで出力端子Ｔ３，Ｔ４の双方に出力する。出力端子Ｔ４に出力された１ビットのデータは、右方向に隣接する別なセルの入力端子Ｔ２に与えられるか、もしくはレジスタ群の右方から排出されることになり、出力端子Ｔ３に出力された１ビットのデータは、下方向に隣接する別なセルの入力端子Ｔ１に与えられるか、もしくはレジスタ群の下方から排出されることになる。
【００５１】
この図９に示すようなセルを１６組用意し、これを４行４列のマトリックス状に配置し、縦方向に隣接する２つのセルについては、縦系統の入出力端子Ｔ１，Ｔ３が相互に接続されるようにし、横方向に隣接する２つのセルについては、横系統の入出力端子Ｔ２，Ｔ４が相互に接続されるようにすることにより、図８に示すマトリックス状レジスタ群２１を構成することができる。なお、図９には示されていないが、各セル内のフリップフロップ回路ＦＦには、ビットｂ１〜ｂ４についての信号伝送線に、各画素ごとの表示データが伝送されるタイミングに同期した共通のクロック信号がシフト動作制御器２２から与えられており、各フリップフロップ回路ＦＦは、このクロック信号に同期したタイミングで、保持していた１ビットのデータを出力することになる。
【００５２】
結局、図９に示すような回路構成をもったセルにより、図８に示すマトリックス状レジスタ群２１を構成すれば、シフト動作制御器２２からの切替信号ＳＥＬが第１の論理状態を示している間は、セレクタ回路Ｓが入力端子Ｔ１に入力されたデータを選択する動作を行うことになり、前述した縦方向シフト動作が実行されることになり、シフト動作制御器２２からの切替信号ＳＥＬが第２の論理状態を示している間は、セレクタ回路Ｓが入力端子Ｔ２に入力されたデータを選択する動作を行うことになり、前述した横方向シフト動作が実行されることになる。なお、図８に示す回路において、シフト動作制御器２２からの切替信号ＳＥＬが、インバータ２３を介してデータ出力器２４に与えられているのは、この実施例では、データ出力器２４として、セレクタ回路Ｓと同等の素子（実際には、データ出力器２４は４ビット分のデータを選択する回路にする必要がある）を用いているため、データ出力器２４による選択動作を逆転させる必要があるためである。すなわち、縦方向シフト動作中は、マトリックス状レジスタ群２１内のセレクタ回路Ｓは、入力端子Ｔ１から供給される図の上方位置に入力された信号を選択する必要があるが、データ出力器２４は逆に図の下方位置に入力された信号を選択する必要があり、横方向シフト動作中は、マトリックス状レジスタ群２１内のセレクタ回路Ｓは、入力端子Ｔ２から供給される図の下方位置に入力された信号を選択する必要があるが、データ出力器２４は逆に図の上方位置に入力された信号を選択する必要がある。インバータ２３は、このような要求に応じた論理反転を行うための構成要素であり、本発明の実施に本質的に関与する構成要素ではない。
【００５３】
さて、図４に示す表示データ書込回路２０として、図８に示すような構成をもった回路を用いると、Ａ／Ｄ変換器１０から１フレーム分のデータが与えられた場合に、図７に示す方式でフレームメモリ３０に対する書込みが可能になる理由を、図１０〜図２５のセル内データ分布図を参照しながら説明しよう。この図１０〜図２５のセル内データ分布図は、それぞれ第１回目〜第１６回目のシフト動作を行った直後におけるマトリックス状レジスタ群２１を構成する１６個のセルに格納されているデータの分布を示すものであり、シフト動作によるデータ分布の変遷を示すものとなる。別言すれば、図１０は、画素Ｐ１の表示データ（４ビット）が到来した時点のデータ分布を示し、図１１は、画素Ｐ２の表示データ（４ビット）が到来した時点のデータ分布を示し、図２５は、画素Ｐ１６の表示データ（４ビット）が到来した時点のデータ分布を示すことになる。なお、ここでは、説明の便宜上、初期段階において各セルに格納されていたデータを“φ”と記述しているが、もちろん、“φ”と記述したセルも、実際には“１”または“０”のいずれかのデータが格納されていることになる。
【００５４】
まず、Ａ／Ｄ変換器１０から画素Ｐ１についての４ビットの表示データが出力された場合を考える。この場合、図８の左上に示す信号伝送線のビットｂ１，ｂ２，ｂ３，ｂ４には、それぞれデータｄ（１，１），ｄ（１，２），ｄ（１，３），ｄ（１，４）が出力されることになり、これら４ビットのデータは、マトリックス状レジスタ群２１の上方から、１行目のセルＤ１，Ｃ１，Ｂ１，Ａ１の入力端子Ｔ１に与えられるとともに、マトリックス状レジスタ群２１の左方から、１列目のセルＡ４，Ａ３，Ａ２，Ａ１の入力端子Ｔ２にも与えられる。このとき、シフト動作制御器２２が、縦方向シフト動作を指示する切替信号ＳＥＬを供給していれば、与えられた４ビットのデータは、図１０に示すように、１行目のセルＤ１，Ｃ１，Ｂ１，Ａ１のフリップフロップ回路ＦＦに格納されることになる。これが第１回目のシフト動作（縦方向シフト動作）である。
【００５５】
続いて、Ａ／Ｄ変換器１０から画素Ｐ２についての４ビットの表示データが出力される。この場合、図８の左上に示す信号伝送線のビットｂ１，ｂ２，ｂ３，ｂ４には、それぞれデータｄ（２，１），ｄ（２，２），ｄ（２，３），ｄ（２，４）が出力されるが、シフト動作制御器２２は、依然として、縦方向シフト動作を指示する切替信号ＳＥＬを供給するので、新たに与えられた４ビットのデータは、図１１に示すように、１行目のセルＤ１，Ｃ１，Ｂ１，Ａ１に格納され、これまで１行目のセルに格納されていた４ビットのデータは、２行目のセルに転送される。これが第２回目のシフト動作（縦方向シフト動作）である。同様に、画素Ｐ３についての４ビットの表示データが、第３回目のシフト動作（縦方向シフト動作）により図１２に示すように１行目に取り込まれ、更に、画素Ｐ４についての４ビットの表示データが、第４回目のシフト動作（縦方向シフト動作）により図１３に示すように１行目に取り込まれる。この状態で、１６個のセルには、画素Ｐ１〜Ｐ４の表示データが格納された状態になる。
【００５６】
ここで、４回連続して縦方向シフト動作が行われたことになるので、シフト動作制御器２２からの切替信号ＳＥＬは横方向シフト動作を指示する信号に切り替わり、第５〜８回目のシフト動作はすべて横方向シフト動作になる。すなわち、まず画素Ｐ５についての４ビットの表示データｄ（５，１），ｄ（５，２），ｄ（５，３），ｄ（５，４）が、第５回目のシフト動作（横方向シフト動作）により、図１４に示すように左方向から１列目のセルＡ４，Ａ３，Ａ２，Ａ１に取り込まれる。このとき、各セルにもとからあったデータは、いずれも１セル分ずつ右方向へと転送され、もともと４列目（最も右側）のセルＤ４，Ｄ３，Ｄ２，Ｄ１に格納されていたデータｄ（１，１），ｄ（２，１），ｄ（３，１），ｄ（４，１）は、図１４に示すように右方へと排出されることになる。
【００５７】
こうして排出された４ビットのデータは、図８に示すように、右方に太線で示す４ビットのデータ線を介してデータ出力器２４へ与えられる。データ出力器２４には、シフト動作制御器２２からの切替信号ＳＥＬの論理反転信号が与えられているので、マトリックス状レジスタ群２１の右方から出力されたこの４ビットのデータｄ（１，１），ｄ（２，１），ｄ（３，１），ｄ（４，１）がデータ信号ＤＡＴＡとして出力されることになる。このとき、アドレス出力器２５からは、アドレス０を示すアドレス信号ＡＤＤが出力されるようにしておけば、図７に示すアドレス０の場所に、４ビットのデータｄ（１，１），ｄ（２，１），ｄ（３，１），ｄ（４，１）からなる１ワード分のデータが書込まれることになる。
【００５８】
次に、画素Ｐ６についての４ビットの表示データｄ（６，１），ｄ（６，２），ｄ（６，３），ｄ（６，４）が、第６回目のシフト動作（横方向シフト動作）により、図１５に示すように左方向から１列目のセルＡ４，Ａ３，Ａ２，Ａ１に取り込まれる。このとき、各セルにもとからあったデータは、いずれも１セル分ずつ右方向へと転送され、データｄ（１，２），ｄ（２，２），ｄ（３，２），ｄ（４，２）が右方へと排出されることになる。このとき、アドレス出力器２５からは、アドレス１６を示すアドレス信号ＡＤＤが出力されるようにしておけば、図７に示すアドレス１６の場所に、４ビットのデータｄ（１，２），ｄ（２，２），ｄ（３，２），ｄ（４，２）からなる１ワード分のデータが書込まれることになる。
【００５９】
同様に、第７回目のシフト動作（横方向シフト動作）では、画素Ｐ７についての表示データｄ（７，１），ｄ（７，２），ｄ（７，３），ｄ（７，４）が、図１６に示すように１列目のセルＡ４，Ａ３，Ａ２，Ａ１に取り込まれ、データｄ（１，３），ｄ（２，３），ｄ（３，３），ｄ（４，３）が右方へと排出されることになる。このとき、アドレス出力器２５が、アドレス３２を指定すれば、図７に示すアドレス３２の場所に、これら４ビットのデータが書込まれる。更に、第８回目のシフト動作（横方向シフト動作）では、画素Ｐ８についての表示データｄ（８，１），ｄ（８，２），ｄ（８，３），ｄ（８，４）が、図１７に示すように１列目のセルＡ４，Ａ３，Ａ２，Ａ１に取り込まれ、データｄ（１，４），ｄ（２，４），ｄ（３，４），ｄ（４，４）が右方へと排出されることになる。このとき、アドレス出力器２５が、アドレス４８を指定すれば、図７に示すアドレス４８の場所に、これら４ビットのデータが書込まれる。
【００６０】
ここで、４回連続して横方向シフト動作が行われたことになるので、シフト動作制御器２２からの切替信号ＳＥＬは再び縦方向シフト動作を指示する信号に切り替わり、第９〜１２回目のシフト動作はすべて縦方向シフト動作になる。すなわち、画素Ｐ９についての４ビットの表示データｄ（９，１），ｄ（９，２），ｄ（９，３），ｄ（９，４）が、第９回目のシフト動作（縦方向シフト動作）により、図１８に示すように上方向から１行目のセルＤ１，Ｃ１，Ｂ１，Ａ１に取り込まれ、４行目のセルＡ４，Ｂ４，Ｃ４，Ｄ４に格納されていたデータｄ（８，１），ｄ（７，１），ｄ（６，１），ｄ（５，１）は、下方へと排出されることになる。このとき、アドレス出力器２５が、アドレス１を指定すれば、図７に示すアドレス１の場所に、これら４ビットのデータが書込まれる。
【００６１】
同様に、第１０回目のシフト動作（縦方向シフト動作）では、画素Ｐ１０についての表示データｄ（１０，１），ｄ（１０，２），ｄ（１０，３），ｄ（１０，４）が、図１９に示すように１行目のセルＤ１，Ｃ１，Ｂ１，Ａ１に取り込まれる。このとき下方から排出されたデータｄ（８，２），ｄ（７，２），ｄ（６，２），ｄ（５，２）を、アドレス１７へ書込むようにする。次に、第１１回目のシフト動作（縦方向シフト動作）では、画素Ｐ１１についての表示データｄ（１１，１），ｄ（１１，２），ｄ（１１，３），ｄ（１１，４）が、図２０に示すように１行目のセルＤ１，Ｃ１，Ｂ１，Ａ１に取り込まれる。このとき下方から排出されたデータｄ（８，３），ｄ（７，３），ｄ（６，３），ｄ（５，３）を、アドレス３３へ書込むようにする。そして、第１２回目のシフト動作（縦方向シフト動作）では、画素Ｐ１２についての表示データｄ（１２，１），ｄ（１２，２），ｄ（１２，３），ｄ（１２，４）が、図２１に示すように１行目のセルＤ１，Ｃ１，Ｂ１，Ａ１に取り込まれる。このとき下方から排出されたデータｄ（８，４），ｄ（７，４），ｄ（６，４），ｄ（５，４）を、アドレス４９へ書込むようにする。
【００６２】
ここで、再び４回連続して縦方向シフト動作が行われたことになるので、シフト動作制御器２２からの切替信号ＳＥＬは再び横方向シフト動作を指示する信号に切り替わり、第１３〜１６回目のシフト動作はすべて横方向シフト動作になる。すなわち、画素Ｐ１３についての４ビットの表示データｄ（１３，１），ｄ（１３，２），ｄ（１３，３），ｄ（１３，４）が、第１３回目のシフト動作（横方向シフト動作）により、図２２に示すように左方向から１列目のセルＡ４，Ａ３，Ａ２，Ａ１に取り込まれ、４列目のセルＤ１，Ｄ２，Ｄ３，Ｄ４に格納されていたデータｄ（１２，１），ｄ（１１，１），ｄ（１０，１），ｄ（９，１）は、右方へと排出されることになる。このとき、アドレス出力器２５が、アドレス２を指定すれば、図７に示すアドレス２の場所に、これら４ビットのデータが書込まれる。
【００６３】
同様に、第１４回目のシフト動作（横方向シフト動作）では、画素Ｐ１４についての表示データｄ（１４，１），ｄ（１４，２），ｄ（１４，３），ｄ（１４，４）が、図２３に示すように１列目のセルＡ４，Ａ３，Ａ２，Ａ１に取り込まれる。このとき右方から排出されたデータｄ（１２，２），ｄ（１１，２），ｄ（１０，２），ｄ（９，２）を、アドレス１８へ書込むようにする。次に、第１５回目のシフト動作（横方向シフト動作）では、画素Ｐ１５についての表示データｄ（１５，１），ｄ（１５，２），ｄ（１５，３），ｄ（１５，４）が、図２４に示すように１列目のセルＡ４，Ａ３，Ａ２，Ａ１に取り込まれる。このとき右方から排出されたデータｄ（１２，３），ｄ（１１，３），ｄ（１０，３），ｄ（９，３）を、アドレス３４へ書込むようにする。そして、第１６回目のシフト動作（横方向シフト動作）では、画素Ｐ１６についての表示データｄ（１６，１），ｄ（１６，２），ｄ（１６，３），ｄ（１６，４）が、図２５に示すように１列目のセルＡ４，Ａ３，Ａ２，Ａ１に取り込まれる。このとき右方から排出されたデータｄ（１２，４），ｄ（１１，４），ｄ（１０，４），ｄ（９，４）を、アドレス５０へ書込むようにする。
【００６４】
以上、図１０〜図２５を参照しながら、第１〜１６回目のシフト動作を順に説明したが、第１７〜６４回目のシフト動作も全く同様である。第６４回目のシフト動作（横方向シフト動作）では、画素Ｐ６４についての表示データｄ（６４，１），ｄ（６４，２），ｄ（６４，３），ｄ（６４，４）が、１列目のセルＡ４，Ａ３，Ａ２，Ａ１に取り込まれるが、この第６４回目のシフト動作が完了した時点では、フレームメモリ３０には、まだ１フレーム分のすべての表示データが書込まれた状態にはなっていない。しかし、Ａ／Ｄ変換器１０からは、続いて次のフレームの画素Ｐ１，Ｐ２，Ｐ３，…についての４ビットの表示データが伝送されてくる。そこで、第６５回目のシフト動作（縦方向シフト動作）では、次のフレームの画素Ｐ１の４ビットの表示データを、１行目のセルに取り込むようにする。同様に、第６６〜６８回目のシフト動作（縦方向シフト動作）で、次のフレームの画素Ｐ２〜Ｐ４の表示データを順次取り込むようにすれば、第６８回目のシフト動作が完了した時点で、フレームメモリ３０には、最初のフレームを構成する全画素Ｐ１〜Ｐ６４についての表示データが書込まれた状態になる。
【００６５】
続いて、第６９回目のシフト動作（横方向シフト動作）を行うと、フレームメモリ３０に対して、次のフレームに関する表示データの書込みが行われることになる。もし、フレームメモリを２組用意しておき、奇数番目のフレームの表示データと、偶数番目のフレームの表示データとを異なるフレームメモリに格納するようにするのであれば、第６８回目のシフト動作により最初のフレームの表示データをすべて書込んだら、第６９回目のシフト動作では、書込対象となるフレームメモリを切り替えるようにし、以下、６４回のシフト動作ごとに、フレームメモリを交互に切り替えて書込処理を行うようにすればよい。
【００６６】
結局、図８に示す書込回路を用いれば、Ａ／Ｄ変換器１０から順次与えられる表示データを、図７に示す格納方式でフレームメモリ３０に効率的に格納することが可能になる。しかも、この図８に示す書込回路は、図９に示すようなレジスタを１セルとして、合計１６組のセルをマトリックス状に配置した比較的単純な構成で実現できる。
【００６７】
なお、図７に示す位置に各表示データを格納するためには、アドレス出力器２５は、アドレス０，１６，３２，４８，１，１７，３３，４９，２，１８，３４，５０，…という順番にアドレス指定を行うことになる（図１４〜図２５のアドレス値を参照）。これは、初期アドレス０から始めて、１６間隔でアドレス指定する処理を４回実行する一巡の動作（たとえば、「０，１６，３２，４８」という一巡のアドレス指定動作や、「１，１７，３３，４９」という一巡のアドレス指定動作など）を、初期アドレスを１つずつずらしながら合計１６回行うアドレス指定操作ということになる。このようなアドレス操作により、図７に示すような格納状態が得られると、表示データ読出回路４０は、アドレス０〜６３までのデータをこの順番に読み出すだけで済むので、読出動作が非常に効率化される点は既に述べたとおりである。
【００６８】
もっとも、書込動作を行う際のアドレス出力器２５によるアドレス指定は、必ずしも上述の実施例どおりに行う必要はない。別言すれば、フレームメモリ３０内の格納状態は、必ずしも図７に示すとおりにする必要はない。たとえば、アドレス０に格納されているデータとアドレス１に格納されているデータとが入れ替わっていても、表示データ読出回路４０による読出時に、アドレス１，０，２，３，…という順に読み出せば、図７に示すとおりに格納した場合と同一の結果が得られる。しかしながら、現実的には、表示データ読出回路４０による読出時に、アドレス値の昇順もしくは降順に読み出すのが最も効率的であるので、実用上は、上述したアドレス指定を行うようにするのが好ましい。
【００６９】
すなわち、一般的には、アドレス出力器２５は、Ｎビットのワード長をもった第０のアドレス場所から第（Ｍ−１）のアドレス場所まで、合計（Ｍ×Ｎ）ビットの記憶場所をもったフレームメモリに対して書込みを行うために、Ｍ通りのアドレス場所のうちの１つを所定の順序で選択して指定する機能を有していれば足りるが、実用上は、初期アドレス場所から始めて（Ｍ／Ｎ）間隔でアドレス場所を順次指定する処理をＮ回実行する一巡の動作を、初期アドレス場所を１つずつずらしながら合計（Ｍ／Ｎ）回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するようにしておくのが好ましい。
【００７０】
＜＜＜  §４．  本発明に係る表示データ書込回路の変形例  ＞＞＞
最後に、本発明に係る表示データ書込回路の変形例を述べておく。§３で述べた基本的実施例は、Ａ／Ｄ変換器１０から与えられる４ビットの表示データを、４ビットのワード長をもったフレームメモリ３０に書込むための書込回路であった。しかしながら、本発明を実施する上では、１画素の階調表現を行うためのビット数Ｎと、用いるフレームメモリのワード長Ｌとは必ずしも一致している必要はない。ここでは、１画素の階調表現を行うためのビット数がＮ＝６であり、用いるフレームメモリのワード長がＬ＝８である場合に本発明を適用した変形例を述べておく。
【００７１】
図２６は、この変形例に係る書込回路の構成を示す回路図である。この書込回路は、図８に示す書込回路と同様に、表示データを伝送する信号伝送路と、マトリックス状レジスタ群２１′と、シフト動作制御器２２′と、インバータ２３′と、データ出力器２４′と、アドレス出力器２５′とによって構成されており、これらの各構成要素の基本的な機能は、図８に示す書込回路の対応する構成要素と同じである。そこで、以下、図８に示す基本的実施例との相違点のみを説明する。
【００７２】
まず、信号伝送路は、この変形例では、ビットｂ１〜ｂ６を伝送するための６本の信号線から構成されている。基本的実施例では、図５に示すように、１フレーム分の期間を４つのサブフィールドＳＵＢ１〜ＳＵＢ４に分割し、各サブフィールドについての発光／非発光を指示するためにビットｂ１〜ｂ４なる合計４ビットの表示データにより、１画素の階調表現を行っていたが、ここに示す変形例の場合、１フレーム分の期間を６つのサブフィールドＳＵＢ１〜ＳＵＢ６に分割し、各サブフィールドについての発光／非発光を指示するためにビットｂ１〜ｂ６なる合計６ビットの表示データが用いられることになる。階調は、２６＝６４段階になる。
【００７３】
一方、マトリックス状レジスタ群２１′は、基本的には、図９に示すようなレジスタからなるセルを８行８列に配置したものから構成されるが、図示のとおり、左上隅の２行２列のセルだけが削除されている。したがって、セル数は、６４−４＝６０個になる。ここで、基本的に８行８列のマトリックスを用いる理由は、ワード長が８ビットのフレームメモリを用いるためである。また、左上隅の２行２列のセルだけが削除されているのは、信号伝送路がビットｂ１〜ｂ６のための６本の信号線から構成されているため、８−６＝２の差分だけ入力段のセルが不要になるためである。ここでは、左下隅のセルをセルＡ０と呼び、以下、図示のとおり各セルに名前を付けることにする。第１行目には、セルＣ７〜セルＨ７までの６個のセルが配置されており、それぞれにビットｂ６〜ｂ１が入力されるようになっている。また、第１列目には、セルＡ０〜セルＡ５までの６個のセルが配置されており、それぞれにビットｂ１〜ｂ６が入力されるようになっている。更に、左上隅の削除されたセルに隣接する４つのセルＡ５，Ｂ５，Ｃ６，Ｃ７の特定の入力端子には、ダミーデータφが与えられるようになっている。実際には、このダミーデータφを与える入力端子Ｔ１，Ｔ２を、“１”または“０”に固定するようにしておけばよい。
【００７４】
マトリックス状レジスタ群２１′は、各セルに格納しているデータに対して、縦方向シフト動作または横方向シフト動作を行う機能を有しており、いずれのシフト動作を行うかは、シフト動作制御器２２′からの切替信号ＳＥＬによって指示されることになる。ただ、この変形例におけるシフト動作制御器２２′は、一方のシフト動作を８回繰り返したら、他方のシフト動作を８回繰り返すように、シフト動作を８回ごとに切り替える制御を行う。同様に、データ出力器２４′は、マトリックス状レジスタ群２１′が縦方向シフト動作を実行時には、図の下方から排出される８ビットのデータを選択してデータ信号ＤＡＴＡとして出力する機能を有し、マトリックス状レジスタ群２１′が横方向シフト動作を実行時には、図の右方から排出される８ビットのデータを選択してデータ信号ＤＡＴＡとして出力する機能を有する。また、アドレス出力器２５′は、データ出力器２４′から出力される８ビットのデータが、ワード長が８ビットのフレームメモリの所定のアドレス場所へ書込まれるように所定のアドレス指定を行うよう、アドレス信号ＡＤＤを出力する機能を有している。
【００７５】
ここで留意すべき点は、データ出力器２４′から出力されるデータには、ダミーデータφが混じっている点である。そこで、何回目のシフト動作時に排出されるデータにダミーデータが混じるのかを検討してみよう。まず、第１〜８回目のシフト動作（縦方向シフト動作）を完了した時点の各セルのデータ分布を考えると、Ｃ列〜Ｈ列のすべてのセルには、画素Ｐ１〜Ｐ８の表示データ（実データ）が格納された状態になり、Ａ列とＢ列のすべてのセルには、ダミーデータφが格納された状態になることがわかる。続く第９回目のシフト動作は、横方向シフト動作に切り替えられるので、Ｈ列の８つのセルに格納されていたデータからなる８ビットの実データが排出されることになる。したがって、第９〜１６回目のシフト動作（横方向シフト動作）を考えると、第９〜１４回目のシフト動作により右方向から排出される８ビットのデータはいずれも実データであるが、第１５，１６回目のシフト動作により右方向から排出される８ビットのデータはいずれもダミーデータになる。この横方向シフト動作では、１行目のセルＣ７〜Ｈ７および２行目のセルＣ６〜Ｈ６には、順次ダミーデータφが満たされてゆくので、第１６回目のシフト動作（横方向シフト動作）が完了した時点では、１行目のセルＣ７〜Ｈ７および２行目のセルＣ６〜Ｈ６には、すべてダミーデータφが格納された状態になるが、３行目以下の各セルには、すべて左方から入力された実データが格納された状態になる。したがって、第１７〜２４回目のシフト動作（縦方向シフト動作）を考えると、第１７〜２２回目のシフト動作により下方向から排出される８ビットのデータはいずれも実データであるが、第２３，２４回目のシフト動作により下方向から排出される８ビットのデータはいずれもダミーデータになる。
【００７６】
結局、８回の横方向シフト動作で右方向から排出される８ビットのデータは、最初の６回分は実データであるものの、残りの２回分はダミーデータということになる。同様に、８回の縦方向シフト動作で下方向から排出される８ビットのデータは、最初の６回分は実データであるものの、残りの２回分はダミーデータということになる。そこで、データ出力器２４′から出力されるデータのうち、６回分のデータは実データとしてフレームメモリに書込み、２回分のデータはダミーデータとして廃棄する、という処理を繰り返せば、実データのみをフレームメモリに書込むことができるようになる。このような廃棄処理は、データ出力器２４′側の対応によって実行することもできるし、アドレス出力器２５′側の対応によって実行することもできる。たとえば、データ出力器２４′側の対応によって実行するのであれば、データ出力器２４′が、６回分のデータをフレームメモリ３０への書込線へ出力したら、次の２回分のデータを廃棄するという処理を、繰り返し実行するようにすればよいし、アドレス出力器２５′側の対応によって実行するのであれば、アドレス出力器２５′が、データ出力器２４′から出力される６回分のデータに対しては、フレームメモリ３０上の書込対象となる所定のアドレスを出力し、次の２回分のデータに対しては、フレームメモリ３０外のダミーアドレスを出力するという処理を、繰り返し実行するようにすればよい。
【００７７】
図２７は、６本の信号線ｂ１〜ｂ６によって伝送されてくる６ビットの表示データを、従来の一般的な書込回路で、８ビットのワード長をもつフレームメモリに書込んだ状態を示す図である。ワード長が８ビットなのに対して、個々の画素の表示データが６ビットであるため、各アドレス場所のビットｂ７，ｂ８は空いた状態（任意のビットφ）とならざるを得ない。図１に示す例のように、６４個の画素で１フレームが構成される場合、１つのアドレス場所に１つの画素についての表示データを格納しているため、アドレス０〜６３という合計６４のアドレス場所が必要になる。
【００７８】
これに対して、図２８は、同様の表示データを、図２６に示す変形例の書込回路で書込んだ状態を示す図である。本発明に係る格納方式では、表示データを画素ごとに格納するのではなく、サブフィールドデータごとに格納することになるので、空いた状態のビットは発生しない。図２８のアドレス０（第１のサブフィールドデータの最初の行）に格納されている８ビットのデータｄ（１，１）〜ｄ（８，１）は、上述した第９回目のシフト動作（横方向シフト動作）によって、マトリックス状レジスタ群２１′の右方向から排出されたデータであり、アドレス８（第２のサブフィールドデータの最初の行）に格納されている８ビットのデータｄ（１，２）〜ｄ（８，２）は、上述した第１０回目のシフト動作（横方向シフト動作）によって、マトリックス状レジスタ群２１′の右方向から排出されたデータである。同様に、第１１回目、第１２回目、第１３回目、第１４回目のシフト動作（横方向シフト動作）によって、マトリックス状レジスタ群２１′の右方向から排出されたデータは、それぞれアドレス１６（第３のサブフィールドデータの最初の行）、アドレス２４（第４のサブフィールドデータの最初の行）、アドレス３２（第５のサブフィールドデータの最初の行）、アドレス４０（第６のサブフィールドデータの最初の行）に格納される。そして、上述したように、第１５，１６回目のシフト動作（横方向シフト動作）によって、マトリックス状レジスタ群２１′の右方向から排出されたデータ（すべてダミーデータ）は、廃棄処分となり、フレームメモリには書込まれない。次に、第１７回目のシフト動作（縦方向シフト動作）によって、マトリックス状レジスタ群２１′の下方向から排出される８ビットの実データｄ（９，１）〜ｄ（１６，１）は、アドレス１（第１のサブフィールドデータの２番目の行）に格納され、第１８回目のシフト動作（縦方向シフト動作）によって、マトリックス状レジスタ群２１′の下方向から排出される８ビットの実データｄ（９，２）〜ｄ（１６，２）は、アドレス９（第２のサブフィールドデータの２番目の行）に格納される。以下、同様である。
【００７９】
かくして、アドレス０〜４７という合計４８のアドレス場所に、必要な表示データのすべてが格納されることになる。このような格納方式で格納された表示データは、表示データ読出回路４０によって効率的に読み出すことが可能である。すなわち、図２８に示されているとおり、各表示データは、第１のサブフィールドデータ〜第６のサブフィールドデータが、アドレスの順に格納されているため、アドレス０〜４７までを順にアクセスして読み出してゆくだけで済む。しかも、図２７に示す格納方式のように空いたビットが存在しないため、無駄なくメモリ資源を利用することが可能である。
【００８０】
以上、本発明の変形例を図２６に示す具体的な事例、すなわち、階調表現のビット数Ｎ＝６、フレームメモリのワード数Ｌ＝８、１フレームを構成する画素数Ｍ＝６４という例について述べたが、この変形例は、このような具体的な事例への適用に限定されるものではない。
【００８１】
一般的には、マトリックス状レジスタ群２１′は、１ビットのデータを格納する機能をもったレジスタからなるセルを、Ｌ行Ｌ列（Ｌ＞Ｎ）の正方マトリックスから左上隅の（Ｌ−Ｎ）行（Ｌ−Ｎ）列の部分のセルを削除した変則マトリックス状に配置することにより構成すればよい。そして、縦方向シフト動作では、所定のタイミングで、ｋ行目（１≦ｋ≦Ｌ−１）の各セルのデータをそれぞれ（ｋ＋１）行目の各セルに転送するとともに、最上行である１行目のＮ個のセルにＮ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｌ行目のＬ個のセルのデータをＬビットのデータとして排出する動作を行い、横方向シフト動作では、所定のタイミングで、ｋ列目（１≦ｋ≦Ｌ−１）の各セルのデータをそれぞれ（ｋ＋１）列目の各セルに転送するとともに、最左列である１列目のＮ個のセルにＮ本の信号線からＮビットのデータとして伝送されてきた新たなデータを取り込み、Ｌ列目のＬ個のセルのデータをＬビットのデータとして排出する動作を行うようにすればよい。
【００８２】
また、シフト動作制御器２２′は、信号伝送路に、新たな画素についての表示データが伝送されるタイミングに同期して、マトリックス状レジスタ群２１′に縦方向シフト動作もしくは横方向シフト動作を実行させる指示を与え、かつ、一方のシフト動作をＬ回繰り返したら、他方のシフト動作をＬ回繰り返すように、シフト動作をＬ回ごとに切り替える切替制御を行えばよい。一方、データ出力器２４′は、このシフト動作制御器２２′による切替制御に同期して、マトリックス状レジスタ群２１′から、縦方向シフト動作により排出されるＬビットのデータもしくは横方向シフト動作により排出されるＬビットのデータを選択して、フレームメモリに書込むべきデータもしくは廃棄すべきデータとして出力する機能を実行できるようにし、アドレス出力器２５′は、このデータ出力器２４′から出力されるＬビットのデータを書込むべきフレームメモリ上の所定のアドレスを出力する機能を実行できるようにすればよい。
【００８３】
ただ、この変形例の場合、ダミーデータφの廃棄処理が必要になるので、データ出力器２４′から出力されるＮ回分のデータがフレームメモリに書込まれ、次の（Ｌ−Ｎ）回分のデータは廃棄されるような処理が繰り返し実行されるようにしておく。具体的には、データ出力器２４′側で対応する場合には、データ出力器２４′が、Ｎ回分のデータをフレームメモリへの書込線へ出力したら、次の（Ｌ−Ｎ）回分のデータを廃棄するという処理を、繰り返し実行するように構成しておけばよい。アドレス出力器２５′側で対応する場合には、アドレス出力器２５′が、データ出力器２４′から出力されるＮ回分のデータに対しては、フレームメモリ上の書込対象となる所定のアドレスを出力し、次の（Ｌ−Ｎ）回分のデータに対しては、フレームメモリ外のダミーアドレスを出力するという処理を、繰り返し実行するように構成しておけばよい。
【００８４】
また、アドレス出力器２５′の具体的なアドレス指定方法としては、Ｌビットのワード長をもった第０のアドレス場所から第（（Ｍ／Ｌ）×Ｎ−１）のアドレス場所まで、合計（Ｍ×Ｎ）ビットの記憶場所をもったフレームメモリに対して書込みを行うために、（（Ｍ／Ｌ）×Ｎ）通りのアドレス場所のうちの１つを所定の順序で選択して指定するようにする。この場合、ダミーデータの廃棄処理を考慮して、ダミーアドレスを指定する場合を除いて、初期アドレス場所から始めて（Ｍ／Ｌ）間隔でアドレス場所を順次指定する処理をＮ回実行する一巡の動作を、初期アドレス場所を１つずつずらしながら合計（Ｍ／Ｌ）回繰り返すことにより、フレームメモリの全アドレス場所を順次指定するのが好ましい。
【００８５】
なお、図２６に示すマトリックス状レジスタ群２１′の左上隅の２行２列分のセルは削除されてしまっているため、この変形例の場合、削除セルに隣接するセルの一部には、ダミーデータφを入力するような構成を採っている。一般的には、前段のセルのデータを後段のセルへと転送するシフト動作において、前段のセルが存在しない場合には、当該セルに任意のダミーデータを入力する構成にしておけばよい。
【００８６】
以上、本発明を図示する基本的実施例および変形例について説明したが、本発明は、これらの具体的な実施形態に限定されるものではなく、この他にも種々の形態で実施可能である。特に、上述の例では、カラー画像の表示処理についての説明は行っていないが、実際には、ＲＧＢなどの３原色についての表示データがそれぞれ３系統別々に取り扱われ、各原色ごとに用意されたフレームメモリへ格納されることになる。
【００８７】
【発明の効果】
以上のとおり本発明に係る表示データ書込回路によれば、サブフィールド方式を用いた表示装置に用いられるフレームメモリについて、「効率的な読み出しが可能となるような書込み」を効率的に行うことが可能になる。
【図面の簡単な説明】
【図１】画素を８行８列のマトリックス状に配置してなるディスプレイの表示画面を示す平面図である。
【図２】サブフィールド方式を採る場合における１画素分のデータ構成例を示すビット構成図であり、１ますが１ビットに対応する。
【図３】図１に示す６４個の画素Ｐ１〜Ｐ６４についての１フレーム分のデータをフレームメモリに格納する格納方法の一例を示す図であり、１ますが１ビットに対応する。
【図４】フレームメモリを組み込んだ一般的な表示装置の概略構成を示すブロック図である。
【図５】４個のサブフィールドＳＵＢ１〜ＳＵＢ４を用いて階調制御を行う場合の各サブフィールドの長さの比率を時間軸を横方向にとって示す図である。
【図６】図５に示すような４個のサブフィールドを設定した場合の各画素の階調表現方法を説明するための模式図である。
【図７】図１に示す６４個の画素Ｐ１〜Ｐ６４についての１フレーム分のデータを、本発明に係る書込回路を用いてフレームメモリに格納した状態を示す図であり、１ますが１ビットに対応する。
【図８】本発明の基本的実施例に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路を示す回路図である。
【図９】図８に示すマトリックス状レジスタ群２１の個々のセルを構成するレジスタの具体的な回路構成例を示す回路図である。
【図１０】図８に示すマトリックス状レジスタ群２１が、第１回目のシフト動作（縦方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図１１】図８に示すマトリックス状レジスタ群２１が、第２回目のシフト動作（縦方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図１２】図８に示すマトリックス状レジスタ群２１が、第３回目のシフト動作（縦方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図１３】図８に示すマトリックス状レジスタ群２１が、第４回目のシフト動作（縦方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図１４】図８に示すマトリックス状レジスタ群２１が、第５回目のシフト動作（横方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図１５】図８に示すマトリックス状レジスタ群２１が、第６回目のシフト動作（横方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図１６】図８に示すマトリックス状レジスタ群２１が、第７回目のシフト動作（横方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図１７】図８に示すマトリックス状レジスタ群２１が、第８回目のシフト動作（横方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図１８】図８に示すマトリックス状レジスタ群２１が、第９回目のシフト動作（縦方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図１９】図８に示すマトリックス状レジスタ群２１が、第１０回目のシフト動作（縦方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図２０】図８に示すマトリックス状レジスタ群２１が、第１１回目のシフト動作（縦方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図２１】図８に示すマトリックス状レジスタ群２１が、第１２回目のシフト動作（縦方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図２２】図８に示すマトリックス状レジスタ群２１が、第１３回目のシフト動作（横方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図２３】図８に示すマトリックス状レジスタ群２１が、第１４回目のシフト動作（横方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図２４】図８に示すマトリックス状レジスタ群２１が、第１５回目のシフト動作（横方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図２５】図８に示すマトリックス状レジスタ群２１が、第１６回目のシフト動作（横方向シフト動作）を行ったときの各セル内のデータ分布を示す図である。
【図２６】本発明の変形例に係るサブフィールド方式を用いた表示装置用のフレームメモリに対する表示データ書込回路を示す回路図である。
【図２７】６本の信号線ｂ１〜ｂ６によって伝送されてくる６ビットの表示データを、従来の一般的な書込回路で、８ビットのワード長をもつフレームメモリに書込んだ状態を示す図である。
【図２８】６本の信号線ｂ１〜ｂ６によって伝送されてくる６ビットの表示データを、本発明の変形例に係る書込回路で、８ビットのワード長をもつフレームメモリに書込んだ状態を示す図である。
【符号の説明】
１０…Ａ／Ｄ変換器
２０…表示データ書込回路
２１，２１′…マトリックス状レジスタ群
２２，２２′…シフト動作制御器
２３，２３′…インバータ
２４，２４′…データ出力器
２５，２５′…アドレス出力器
３０…フレームメモリ
４０…表示データ読出回路
５０…表示素子アレイ
ＡＤＤ…アドレス信号
Ａ１〜Ａ４…各セル
Ｂ１〜Ｂ４…各セル
ｂ１〜ｂ４…表示信号の各ビット
Ｃ１〜Ｃ４…各セル
ＤＡＴＡ…データ信号
Ｄ１〜Ｄ４…各セル
ｄ（ｊ，ｉ）…第ｊ番目の画素についての第ｉビット目の表示データ
ＦＦ…フリップフロップ回路
Ｐ１〜Ｐ６４…ディスプレイを構成する各画素
Ｓ…セレクタ回路
ＳＥＬ…切替信号
ＳＵＢ１〜ＳＵＢ４…サブフィールド
Ｔ１〜Ｔ６…各セルの入出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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