(57)【要約】　　　（修正有）【課題】走査時間の短縮を行い、表示品質と輝度の均一化をはかる。【解決手段】時間領域多重駆動回路を備えたディスプレイ装置は、第１の走査ラインと、第１の走査ラインと垂直な第１のデータラインと、第１のデータラインの異なる側に設けられて同じデータラインに接続された第１のピクセル及び第２のピクセルと、第１及び第２のピクセルにそれぞれ設けられた第１のスイッチングデバイス及び第２のスイッチングデバイスとを含む。第１のスイッチングデバイスは、データラインから第１のピクセルにピクセル信号を選択的に送信するために用いられ、第２のスイッチングデバイスは、データラインから第２のピクセルにピクセル信号を選択的に送信するために用いられる。等しい大きさのピクセル信号が、第１のピクセル及び第２のピクセルの個々に対して与えられる場合には、第１のピクセル及び第２のピクセルのフィードスルー電圧は、実質的に等しい。【選択図】　図５
2004004590.tif 000002
【特許請求の範囲】
【請求項１】
時間領域多重駆動回路を備えたディスプレイ装置であって、
第１の走査ラインを含み第１の方向へ配列された複数の平行な走査ラインと、
第１のデータラインを含み上記第１の方向と垂直な第２の方向へ配列された複数の平行なデータラインと、
上記第１のデータライン及び上記第１の走査ラインに接続された第１のピクセルと、
上記第１のピクセル及び当該第２のピクセルは上記第１のデータラインの異なる側に設けられ上記第１のデータライン及び上記第１の走査ラインに接続された第２のピクセルと、
上記第１のピクセルに上記第１のデータライン上にある第１のデータ信号を選択的に送信するために、上記第１のピクセルに設けられている第１のスイッチングデバイスと、
上記第２のピクセルに上記第１のデータライン上にある第２のデータ信号を選択的に送信するために、上記第２のピクセルに設けられている第２のスイッチングデバイスとを備え、
上記第１のピクセル及び上記第２のピクセルのフィードスルー電圧は、上記第１のデータ信号及び上記第２のデータ信号が等しい場合には、実質的に等しいこと
を特徴とするディスプレイ装置。
【請求項２】
上記第１のスイッチングデバイスは、少なくとも２つの薄膜トランジスタ（ＴＦＴ）を含み、上記第２のスイッチングデバイスは、少なくとも１つの薄膜トランジスタを含むこと
を特徴とする請求項１記載のディスプレイ装置。
【請求項３】
上記第１のスイッチングデバイスは、第１の等価フィードスルーキャパシタを含み、上記第２のスイッチングデバイスは、第２の等価フィードスルーキャパシタを含み、上記第１のピクセル及び上記第２のピクセルのフィードスルー電圧は、上記第１及び第２の等価フィードスルーキャパシタの容量を制御することによって実質的に等しくすることができること
を特徴とする請求項１記載のディスプレイ装置。
【請求項４】
当該ディスプレイ装置は、液晶表示装置（ＬＣＤ）であること
を特徴とする請求項１記載のディスプレイ装置。
【請求項５】
時間領域多重駆動回路を備えたディスプレイ装置であって、
第１の走査ラインが第２の走査ラインに隣接する上記第１の走査ライン及び上記第２の走査ラインを含み、第１の方向へ配列された複数の平行な走査ラインと、
第１のデータラインを含み、上記第１の方向と垂直な第２の方向へ配列された複数の平行なデータラインと、
上記第１のデータライン、上記第１の走査ライン、及び上記第２の走査ラインに接続された第１のピクセルと、
上記第１のピクセル及び当該第２のピクセルは上記第１のデータラインの異なる側に設けられ上記第１のデータライン及び上記第１の走査ラインに接続された第２のピクセルと、
少なくとも第１のスイッチ及び第２のスイッチを含み、上記第１のスイッチが上記第２のスイッチによって制御され、上記第１のピクセルに上記第１のデータライン上にある第１のデータ信号を選択的に送信するために、上記第１のピクセルに設けられている第１のスイッチングデバイスと
少なくとも第３のスイッチを含み、上記第２のピクセルに上記第１のデータライン上にある第２のデータ信号を選択的に送信するために、上記第２のピクセルに設けられている第２のスイッチングデバイスとを備え、
上記第１のピクセル及び上記第２のピクセルのフィードスルー電圧は、上記第１のデータ信号及び上記第２のデータ信号が等しい場合には、実質的に等しいこと
を特徴とするディスプレイ装置。
【請求項６】
上記第１のスイッチ、上記第２のスイッチ、及び上記第３のスイッチは、薄膜トランジスタ（ＴＦＴ）であること
を特徴とする請求項５記載のディスプレイ装置。
【請求項７】
上記第１のピクセルは、上記第１のデータラインの左側に設けられ、上記第２のピクセルは、上記第１のデータラインの右側に設けられること
を特徴とする請求項５記載のディスプレイ装置。
【請求項８】
上記第１のピクセルは、上記第１のデータラインの右側に設けられ、上記第２のピクセルは、上記第１のデータラインの左側に設けられること
を特徴とする請求項５記載のディスプレイ装置。
【請求項９】
上記第１のスイッチは、ゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極を含み、上記第１のソース／ドレイン電極は、上記第１のデータラインに接続され、上記ゲート電極は、上記第２のスイッチに接続されること
を特徴とする請求項５記載のディスプレイ装置。
【請求項１０】
上記第３のスイッチは、ゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極を含み、上記第１のソース／ドレイン電極は、上記第１のデータラインに接続され、上記ゲート電極は、上記第１の走査ラインに接続されること
を特徴とする請求項５記載のディスプレイ装置。
【請求項１１】
上記第２のスイッチは、ゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極を含み、上記第１のソース／ドレイン電極は、上記第１のスイッチに接続されること
を特徴とする請求項５記載のディスプレイ装置。
【請求項１２】
上記第２のスイッチの上記第２のソース／ドレイン電極は、上記第２の走査ラインに接続され、上記ゲート電極は、上記第１の走査ラインに接続されること
を特徴とする請求項１１記載のディスプレイ装置。
【請求項１３】
上記時間領域多重駆動回路は、
上記第１の走査ライン及び上記第２の走査ラインをイネーブルとし、
上記第１のデータラインに対して上記第１のデータ信号を与え、
上記第２の走査ラインをディゼーブルとし、
上記第１のデータラインに対して上記第２のデータ信号を与え、
上記第１の走査ラインをディゼーブルとすることによって駆動され、
上記第１のデータ信号は、上記第１のピクセルを駆動するために用いられ、上記第２のデータ信号は、上記第２のピクセルを駆動するために用いられること
を特徴とする請求項１２記載のディスプレイ装置。
【請求項１４】
上記第２のスイッチは、さらに、第１の等価フィードスルーキャパシタを含み、上記第３のスイッチは、さらに、第２の等価フィードスルーキャパシタを含み、上記第１のピクセル及び上記第２のピクセルのフィードスルー電圧は、上記第１及び第２の等価フィードスルーキャパシタの容量を制御することによって実質的に等しくすることができること
を特徴とする請求項５記載のディスプレイ装置。
【請求項１５】
上記第２のスイッチは、さらに、ゲート電極及び第２のソース／ドレイン電極を含み、上記第１の等価フィードスルーキャパシタの容量は、上記ゲート電極と上記第２のソース／ドレイン電極との間の重なり合う領域を制御することによって決定することができること
を特徴とする請求項１４記載のディスプレイ装置。
【請求項１６】
上記第３のスイッチは、さらに、ゲート電極及び第２のソース／ドレイン電極を含み、上記第２の等価フィードスルーキャパシタの容量は、上記ゲート電極と上記第２のソース／ドレイン電極との間の重なり合う領域を制御することによって決定することができること
を特徴とする請求項１４記載のディスプレイ装置。
【請求項１７】
当該ディスプレイ装置は、液晶表示装置（ＬＣＤ）であること
を特徴とする請求項５記載のディスプレイ装置。
【請求項１８】
時間領域多重駆動回路を備えたディスプレイ装置であって、
第２の走査ラインが第１の走査ライン及び第３の走査ラインに隣接する上記第１の走査ライン、上記第２の走査ライン、及び上記第３の走査ラインを含み、第１の方向へ配列された複数の平行な走査ラインと、
第１のデータラインを含み、上記第１の方向と垂直な第２の方向へ配列された複数の平行なデータラインと、
上記第１のデータライン、上記第１の走査ライン、及び上記第２の走査ラインに接続された第１のピクセルと、
上記第１のピクセル及び当該第２のピクセルは上記第１のデータラインの異なる側に設けられ上記第１のデータライン及び上記第１の走査ラインに接続された第２のピクセルと、
上記第１のデータライン及び上記第２の走査ラインに接続された第３のピクセルと、
上記第３のピクセル及び当該第４のピクセルは上記第１のデータラインの異なる側に設けられ、上記第３のピクセル及び上記第１のピクセルは上記第１のデータラインの同じ側に設けられ、当該第４のピクセル及び上記第２のピクセルは上記第１のデータラインの反対側に設けられ上記第１のデータライン、上記第１の走査ライン及び上記第２の走査ラインに接続された第４のピクセルと、
少なくとも第１のスイッチ及び第２のスイッチを含み、上記第１のスイッチが上記第２のスイッチによって制御され、上記第１のピクセルに上記第１のデータライン上にある第１のデータ信号を選択的に送信するために、上記第１のピクセルに設けられている第１のスイッチングデバイスと
少なくとも第３のスイッチを含み、上記第１のデータラインから上記第２のピクセルに第２のデータ信号を選択的に送信するために、上記第２のピクセルに設けられている第２のスイッチングデバイスと、
少なくとも第４のスイッチを含み、上記第１のデータラインから上記第３のピクセルに第３のデータ信号を選択的に送信するために、上記第３のピクセルに設けられている第３のスイッチングデバイスと、
少なくとも第５のスイッチ及び第６のスイッチを含み、上記第５のスイッチが上記第６のスイッチによって制御され、上記第４のピクセルに上記第１のデータライン上にある第４のデータ信号を選択的に送信するために、上記第４のピクセルに設けられている第４のスイッチングデバイスとを備え、
上記第１、第２、第３、及び第４のピクセルのフィードスルー電圧は、上記第１、第２、第３、及び第４のデータ信号が等しい場合には、実質的に等しくなり得ること
を特徴とするディスプレイ装置。
【請求項１９】
上記第１、第２、第３、第４、第５、及び第６のスイッチは、薄膜トランジスタ（ＴＦＴ）であること
を特徴とする請求項１８記載のディスプレイ装置。
【請求項２０】
上記第１のピクセルは、上記第１のデータラインの左側に設けられ、上記第２のピクセルは、上記第１のデータラインの右側に設けられること
を特徴とする請求項１８記載のディスプレイ装置。
【請求項２１】
上記第１のピクセルは、上記第１のデータラインの右側に設けられ、上記第２のピクセルは、上記第１のデータラインの左側に設けられること
を特徴とする請求項１８記載のディスプレイ装置。
【請求項２２】
上記第１のスイッチは、ゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極を含み、上記第１のソース／ドレイン電極は、上記第１のデータラインに接続され、上記ゲート電極は、上記第２のスイッチに接続されること
を特徴とする請求項１８記載のディスプレイ装置。
【請求項２３】
上記第３のスイッチは、ゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極を含み、上記第１のソース／ドレイン電極は、上記第１のデータラインに接続され、上記ゲート電極は、上記第１の走査ラインに接続されること
を特徴とする請求項１８記載のディスプレイ装置。
【請求項２４】
上記第４のスイッチは、ゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極を含み、上記第１のソース／ドレイン電極は、上記第１のデータラインに接続され、上記ゲート電極は、上記第２の走査ラインに接続されること
を特徴とする請求項１８記載のディスプレイ装置。
【請求項２５】
上記第５のスイッチは、ゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極を含み、上記第１のソース／ドレイン電極は、上記第１のデータラインに接続され、上記ゲート電極は、上記第６のスイッチに接続されること
を特徴とする請求項１８記載のディスプレイ装置。
【請求項２６】
上記第２のスイッチ及び上記第６のスイッチは、両方とも、ゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極を含み、上記第２のスイッチの上記第１のソース／ドレイン電極は、上記第１のスイッチに接続され、上記第６のスイッチの上記第１のソース／ドレイン電極は、上記第５のスイッチに接続されること
を特徴とする請求項１８記載のディスプレイ装置。
【請求項２７】
上記第２のスイッチの上記第２のソース／ドレイン電極は、上記第２の走査ラインに接続され、上記第２のスイッチの上記ゲート電極は、上記第１の走査ラインに接続され、上記第６のスイッチの上記第２のソース／ドレイン電極は、上記第３の走査ラインに接続され、上記第６のスイッチの上記ゲート電極は、上記第２の走査ラインに接続されること
を特徴とする請求項２６記載のディスプレイ装置。
【請求項２８】
当該ディスプレイ装置の上記時間領域多重駆動回路は、
上記第１の走査ライン及び上記第２の走査ラインをイネーブルとし、
上記第１のデータラインに対して上記第１のデータ信号を与え、
上記第２の走査ラインをディゼーブルとし、
上記第１のデータラインに対して上記第２のデータ信号を与え、
上記第１の走査ラインをディゼーブルとし、
上記第２の走査ライン及び上記第３の走査ラインをイネーブルとし、
上記第１のデータラインに対して上記第４のデータ信号を与え、
上記第３の走査ラインをディゼーブルとし、
上記第１のデータラインに対して上記第３のデータ信号を与え、
上記第２の走査ラインをディゼーブルとすることによって駆動され、
上記第１のデータ信号は、上記第１のピクセルを駆動するために用いられ、上記第２のデータ信号は、上記第２のピクセルを駆動するために用いられ、上記第３のデータ信号は、上記第３のピクセルを駆動するために用いられ、上記第４のデータ信号は、上記第４のピクセルを駆動するために用いられること
を特徴とする請求項２７記載のディスプレイ装置。
【請求項２９】
上記第２、第３、第４、及び第５のスイッチは、さらに、第１、第２、第３、及び第４の等価フィードスルーキャパシタをそれぞれ含み、上記第１、第２、第３、及び第４のピクセルのフィードスルー電圧は、上記第１、第２、第３、及び第４の等価フィードスルーキャパシタの容量を制御することによって実質的に等しくすることができること
を特徴とする請求項１８記載のディスプレイ装置。
【請求項３０】
上記第２のスイッチは、さらに、ゲート電極及び第２のソース／ドレイン電極を含み、上記第１の等価フィードスルーキャパシタの容量は、上記ゲート電極と上記第２のソース／ドレイン電極との間の重なり合う領域を制御することによって決定することができること
を特徴とする請求項２９記載のディスプレイ装置。
【請求項３１】
上記第３のスイッチは、さらに、ゲート電極及び第２のソース／ドレイン電極を含み、上記第２の等価フィードスルーキャパシタの容量は、上記ゲート電極と上記第２のソース／ドレイン電極との間の重なり合う領域を制御することによって決定することができること
を特徴とする請求項２９記載のディスプレイ装置。
【請求項３２】
上記第４のスイッチは、さらに、ゲート電極及び第２のソース／ドレイン電極を含み、上記第３の等価フィードスルーキャパシタの容量は、上記ゲート電極と上記第２のソース／ドレイン電極との間の重なり合う領域を制御することによって決定することができること
を特徴とする請求項２９記載のディスプレイ装置。
【請求項３３】
上記第５のスイッチは、さらに、ゲート電極及び第２のソース／ドレイン電極を含み、上記第４の等価フィードスルーキャパシタの容量は、上記ゲート電極と上記第２のソース／ドレイン電極との間の重なり合う領域を制御することによって決定することができること
を特徴とする請求項２９記載のディスプレイ装置。
【請求項３４】
当該ディスプレイ装置は、液晶表示装置（ＬＣＤ）であること
を特徴とする請求項１８記載のディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にディスプレイ装置に関し、特に、時間領域多重駆動回路を備えたディスプレイ装置に関する。
【０００２】
【従来の技術】
液晶表示装置（ＬＣＤ）は、薄さ、明るさ、及び低い放射の発生という望ましい特性を特徴としていることから、広くコンピュータ・システムにおいて用いられている。ＬＣＤパネルは、典型的には、そのピクセルを駆動するためにアクティブ・マトリクス回路を用いる。パネル製品のより高い解像度及び口径比率を達成するために、産業界は、駆動回路装置の製造コスト及びサイズの両方の低減と同様に、改良された駆動回路及び関連する駆動方法の開発に注目している。
【０００３】
図１は、従来のＬＣＤパネルの回路図を示している。ディスプレイパネルは、ディスプレイパネル上のマトリクスの形に配列される複数のピクセル（Ｐ）、及びピクセル駆動のためのアクティブ・マトリクス駆動回路を含む。アクティブ・マトリクス駆動回路は、複数の走査ライン（Ｓ）、複数のデータライン（Ｄ）、及び複数のスイッチングデバイスを含む。スイッチングデバイスは、ピクセルに対して選択的に対応するデータ信号を伝送するために、ピクセルに設けられる。各走査ラインは、各データラインに対して垂直である。同じピクセル行における各ピクセルは、同じ走査ラインに接続され、同じピクセル列における各ピクセルは、同じデータラインに接続される。スイッチングデバイスは、ｎ型電界効果トランジスタ（ｎ−ＦＥＴ）又はｐ型電界効果トランジスタ（ｐ−ＦＥＴ）のような薄膜トランジスタ（ＴＦＴ）であり得る。図１においては、各ピクセルのスイッチングデバイスは、少なくとも１つの薄膜トランジスタを含んでいる。各ピクセルにおける薄膜トランジスタは、ゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極を含んでいる。薄膜トランジスタのゲート電極は、対応する走査ラインに接続され、第１のソース／ドレイン電極は、対応するデータラインに接続される。図２（Ａ），（Ｂ）は、それぞれ、薄膜トランジスタ構造の下向きに見た図及び断面図である。パネルプレートを製造する際には、図２（Ｂ）中スラッシュ線によって示すように、全ての薄膜トランジスタの電極は、金属又は合金によって製造される。パネルプレートを製造する場合には、第１及び第２のソース／ドレイン電極が基板上に形成される前に、ゲート電極が形成される。したがって、ゲート電極は、金属層１と称され、第１及び第２のソース／ドレイン電極は、金属層２と称される。ピクセルＰ（ｍ，ｎ）を例にとる。図１に示すように、そのゲート電極、第１のソース／ドレイン電極、及び第２のソース／ドレイン電極が、それぞれ、走査ラインＳｍ、データラインＤｎ、及びピクセルキャパシタＣ１に接続される薄膜トランジスタＭ１を、ピクセルＰ（ｍ，ｎ）が含むと仮定する。データラインは、データドライバによって駆動され、走査ラインは、走査ドライバによって駆動される。データドライバ及び走査ドライバの両方は、パネルの外部に設置される。走査ドライバは、対応する走査ラインに対して走査信号を与えることを介して走査ラインをイネーブルとするために用いられる。走査ラインのうちの１つがイネーブルとなる場合には、イネーブルとなった走査ラインに接続されたピクセル行における各ピクセルは、オンとなり得る。データドライバは、ピクセルがオンとなった場合には、対応するデータラインを介して対応するピクセルに対してデータ信号を与えるために用いられる。
【０００４】
従来のアクティブ・マトリクス方式液晶表示装置は、以下の欠点を有している。第１に、複数のデータラインが必要である。例えば、アクティブ・マトリクス方式カラー・ディスプレイパネルは、１０２４×７６８の解像度、すなわち、１０２４本のピクセル列を有しており、各ピクセル行について１０２４×３＝３０７２個のサブピクセルを有している。各ピクセル行についての３０７２個のサブピクセルを駆動するために、アクティブ・マトリクス方式ディスプレイパネルは、３０７２本のデータラインを要する。多くのデータラインが要求されることから、隣接したデータライン間のピッチは小さくしなければならない。第２に、各データラインは、テープキャリアパッケージのアウターリードを介して対応するデータドライバに接続される。したがって、テープキャリアパッケージの対応するアウターリードに対して全てのデータラインを接続することは、困難となる。第３に、データライン数が非常に多いことから、ディスプレイパネルの口径比率は減少するであろう。
【０００５】
図３は、従来の時間領域多重駆動回路の図を示している。従来の時間領域多重駆動回路においては、同じピクセル行における隣接した２つのピクセル毎に、同じデータラインに接続される。これら２つのピクセルは、それぞれ、データラインの左側及び右側に設けられる。データラインの左側に設けられたピクセルは、左ピクセル（ＬＰ）と称され、データラインの右側に設けられたピクセルは、右ピクセル（ＲＰ）と称される。ピクセルＬＰ，ＲＰのスイッチングデバイスは異なる。ピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）を例にとる。これら２つのピクセルは、同じ走査ラインＳｍ及び同じデータラインＤｎの両方に接続される。図３に示すように、ピクセルＬＰ（ｍ，ｎ）は、データラインＤｎの左側に設けられ、ピクセルＲＰ（ｍ，ｎ）は、データラインＤｎの右側に設けられる。ピクセルＲＰ（ｍ，ｎ）のスイッチングデバイスは、薄膜トランジスタＭ２を含む。薄膜トランジスタＭ２のゲート電極は、走査ラインＳｍに接続され、薄膜トランジスタＭ２の第１のソース／ドレイン電極は、データラインＤｎに接続される。ピクセルＬＰ（ｍ，ｎ）及びピクセルＲＰ（ｍ，ｎ）のスイッチングデバイスは、それぞれの配置を有している。ピクセルＬＰ（ｍ，ｎ）のスイッチングデバイスは、２つの薄膜トランジスタＭ１１，Ｍ１２を含む。薄膜トランジスタＭ１１の第１のソース／ドレイン電極が、データラインＤｎに接続されている一方で、薄膜トランジスタＭ１１のゲート電極は、走査ラインＳｍ＋１に接続される。図３に示すように、薄膜トランジスタＭ１２のゲート電極は、走査ラインＳｍに接続され、薄膜トランジスタＭ１２の第１のソース／ドレイン電極は、薄膜トランジスタＭ１１の第２のソース／ドレイン電極に接続される。
【０００６】
図４は、走査ラインＳｍ，Ｓｍ＋１，Ｓｍ＋２に対して与えられたそれぞれの走査信号と、図３に示す対応するピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ），ＬＰ（ｍ＋１，ｎ），ＲＰ（ｍ＋１，ｎ）のオン，オフステータスとのタイミングチャートを示している。上述した時間領域多重駆動回路を備えたディスプレイパネルを駆動する方法は、時間領域多重駆動方法と称される。時間領域多重駆動方法が実行されると、各ピクセル行は、時間領域多重駆動回路によって順番に駆動される。時間領域多重駆動方法は、２つの走査処理を含む。第１の走査処理は、各左ピクセルの２つの対応するＴＦＴをオンとし、次に、左ピクセルのそれぞれに対応するデータ信号を供給することにより、ピクセル行の左ピクセルを選択的にオンとすることである。第２の走査処理は、各右ピクセルの１つの対応するＴＦＴをオンとし、次に、右ピクセルのそれぞれに対応するデータ信号を供給することにより、ピクセル行の右ピクセルを選択的にオンとすることである。
【０００７】
図３に示すピクセルＬＰ（ｍ，ｎ）ＲＰ（ｍ，ｎ）を例にとる。時間Ｔ１において、薄膜トランジスタＭ１１，Ｍ１２がオンとなり得るように、そして、データ信号が、ＴＦＴ　Ｍ１１，Ｍ１２を介して対応するピクセルＬＰ（ｍ，ｎ）に対して与えることができるように、走査ラインＳｍ，Ｓｍ＋１は、イネーブルとなる。時間Ｔ２においては、走査ラインＳｍのみがイネーブルとなる。薄膜トランジスタＭ２は、オンとなり得、そして、データ信号は、ＴＦＴ　Ｍ２を介して対応するピクセルＲＰ（ｍ，ｎ）に対して与えることができる。
【０００８】
時間領域多重駆動回路においては、従来のアクティブ・マトリクス方式駆動回路の上述した欠点は、改善することができる。例えば、ディスプレイパネルの解像度が１０２４×７６８である場合には、同じピクセル行における隣接した２つのピクセル毎に、時間領域多重駆動回路の１つの対応するデータラインに接続され、したがって、３０７２／２＝１５３６本のデータラインだけが必要となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来の時間領域多重駆動回路は、以下の欠点を有している。第１に、ピクセルについてより長い走査時間が必要である。ＴＦＴがオンとなった場合には、第１及び第２のソース／ドレイン電極間に等価出力抵抗Ｒ０が生み出される。等価出力抵抗Ｒ０は、ピクセル行が走査されているときに必要とされる走査時間に影響を与え得る。等価出力抵抗Ｒ０が大きいほど、走査を実行するために必要とされる時間はより長くなる。換言すれば、走査速度はより遅くなる。図３に示すピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）を例にとる。ピクセルＬＰ（ｍ，ｎ）のスイッチングデバイスは、２つの連続的に接続されたＴＦＴ　Ｍ１１，Ｍ１２を含む。ｍ番目のピクセル行が走査される場合には、ＴＦＴＭ１１，Ｍ１２は、シリーズにおけるＴＦＴ　Ｍ１１，Ｍ１２のそれぞれの出力抵抗の抵抗値と等価な抵抗値に帰着して、イネーブルとなる。したがって、ＬＰ（ｍ，ｎ）は、２Ｒ０の等価出力抵抗値、すなわち、図１に示す従来のスイッチングデバイス構造の等価出力抵抗値よりも２倍大きな等価出力抵抗値を有している。したがって、ピクセルが時間領域多重駆動回路によって駆動される場合には、対応するピクセルに対して全てのデータ信号を与えるために必要とされる走査時間はより長くしなければならない。
【００１０】
第２に、フィードスルー影響（ｆｅｅｄ−ｔｈｒｏｕｇｈ　ｅｆｆｅｃｔ）により、ディスプレイの輝度の均一性は、達成することができない。図２を参照すると、ゲート電極（Ｇ）のカバレッジ領域とパネル上の第２のソース／ドレイン電極（Ｓ／Ｄ−２）とは、パネル上のＴＦＴが下方にある場合には見ることができるが、互いに重なり合っている。ゲート電極（Ｇ）と第２のソース／ドレイン電極（Ｓ／Ｄ−２）との間の重なり合う領域は、フィードスルーキャパシタＣＦＴ２０２と実質的に等価である。ＴＦＴの出力電圧は、ＴＦＴの入力電圧よりも低く、ピクセルの輝度は、フィードスルーキャパシタ２０２と等価なもののために低下する。この現象は、フィードスルー影響と称される。入力電圧と出力電圧との間の差分は、フィードスルー電圧と称される。等価キャパシタの容量がより大きいほど、フィードスルー電圧は、より大きくなる。図３に示すピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）を例にとる。ピクセルＲＰ（ｍ，ｎ）のスイッチングデバイスは、１つのＴＦＴ　Ｍ２のみを含み、ピクセルＬＰ（ｍ，ｎ）のスイッチングデバイスは、２つのＴＦＴ　Ｍ１１，Ｍ１２を含む。データ信号は、ＴＦＴ　Ｍ２を介してのみピクセルＲＰ（ｍ，ｎ）に対して与えられ、２つのＴＦＴ　Ｍ１１，Ｍ１２を介してピクセルＬＰ（ｍ，ｎ）に対して与えられる。したがって、ＬＰ（ｍ，ｎ）の等価キャパシタは、ＲＰ（ｍ，ｎ）のそれよりもはるかに大きい。等しい大きさのデータ信号がピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）に対してそれぞれ与えられる場合には、時間領域多重駆動回路によるピクセルの駆動中、ピクセルＬＰ（ｍ，ｎ）は、ピクセルＲＰ（ｍ，ｎ）の輝度よりも小さな輝度を有するであろう。したがって、隣接したピクセルの輝度は、等しい大きさのデータ信号がピクセルに対してそれぞれ与えられる場合でさえも、同じではないこととなり得る。液晶表示装置の表示性能は、このように低下する。
【００１１】
さらに、図３に示す構造にしたがってピクセルが配列されるディスプレイパネルの輝度は、同一のデータ信号がディスプレイの全てのピクセルに対して与えられる場合には、非均一であろう。この現象は、奇数偶数ライン影響（ｏｄｄ−ｅｖｅｎ　ｌｉｎｅ　ｅｆｆｅｃｔ）と称することができる。図３にしたがったディスプレイパネルについては、奇数（又は偶数）ピクセル列の各ピクセルは、２つのＴＦＴを含み、偶数（又は奇数）ピクセル列の各ピクセルは、１つのＴＦＴを含む。その結果、隣接したピクセル列の等価容量は異なるものとなり、これにより、輝度の非均一性に帰着する。液晶表示装置の表示品質は、奇数偶数ライン影響のために低下することとなり得る。
【００１２】
上述によれば、従来の時間領域多重駆動回路は、以下の欠点を有している。第１に、ピクセルを作動させるために必要とされる走査時間は、より長い。第２に、ディスプレイの輝度は、全パネルにわたって均一ではない。第３に、奇数偶数ライン影響は、ディスプレイ品質を低下する。
【００１３】
【課題を解決するための手段】
したがって、本発明は、ディスプレイ装置を駆動するデータライン数の低減を達成するために、ディスプレイ装置のピクセルを駆動する新たな時間領域多重駆動回路を備えたディスプレイ装置を提供することを目的とする。また、走査時間の短縮を達成することができ、表示品質と同様に輝度の均一化も維持することができる。
【００１４】
本発明の目的によれば、第１の走査ラインと、上記第１の走査ラインと垂直な第１のデータラインと、上記第１のデータラインの異なる側に設けられて同じデータラインに接続された第１のピクセル及び第２のピクセルと、上記第１及び第２のピクセルにそれぞれ設けられた第１のスイッチングデバイス及び第２のスイッチングデバイスとを備えた時間領域多重駆動回路を備えたディスプレイ装置を提供することである。上記第１のスイッチングデバイスは、上記第１のピクセルにデータライン上にあるピクセル信号を選択的に送信するために用いられ、上記第２のスイッチングデバイスは、上記第２のピクセルにデータライン上にあるピクセル信号を選択的に送信するために用いられる。等しい大きさのピクセル信号が、上記第１のピクセル及び上記第２のピクセルに対してそれぞれ与えられる場合には、上記第１のピクセル及び上記第２のピクセルの等価フィードスルーキャパシタの容量は、実質的に等しい。
【００１５】
本発明の他の目的、特徴及び利点は、好適な以下の詳細な説明から明らかとなるが、実施例を制限するものではない。以下の説明は、付随する図面を参照してなされる。
【００１６】
【発明の実施の形態】
本発明の特徴は、時間領域多重駆動回路の新たなスイッチングデバイス構造を提供することである。本発明によれば、従来の時間領域多重駆動回路の欠点は改善することができる。
【００１７】
図５を参照して、時間領域多重駆動回路は、本発明の第１の実施例にしたがって示される。図５に示すピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）を例にとる。両方のピクセルは、走査ラインＳｍ及びデータラインＤｎに接続される。図５に示すように、ピクセルＬＰ（ｍ，ｎ）は、データラインＤｎの左側に設けられ、ピクセルＲＰ（ｍ，ｎ）は、データラインＤｎの右側に設けられる。ピクセルＲＰ（ｍ，ｎ）のスイッチングデバイスは、ピクセルＲＰ（ｍ，ｎ）へのデータラインＤｎ上にあるデータ信号を選択的に送信するために用いられる２つのスイッチＭ２１，Ｍ２２を含む。ピクセルＬＰ（ｍ，ｎ）のスイッチングデバイスは、ピクセルＬＰ（ｍ，ｎ）へのデータラインＤｎ上にあるデータ信号を選択的に送信するために用いられるスイッチＭ１を含む。全てのスイッチが薄膜トランジスタであり得ることに注目すべきである。反対に、１つのスイッチのみを備えたピクセル、すなわち、ＬＰ（ｍ，ｎ）が、データラインの右側に設けることができる一方で、２つのスイッチを備えたピクセル、すなわち、ＲＰ（ｍ，ｎ）は、データラインの左側に設けることができる。
【００１８】
ピクセルＬＰ（ｍ，ｎ）のスイッチングデバイスは、薄膜トランジスタＭ１を含む。薄膜トランジスタＭ１のゲート電極、第１及び第２のソース／ドレイン電極は、それぞれ、走査ラインＳｍソース／ドレイン、データラインＤｎ、及びピクセルキャパシタＣ１に接続される。ピクセルＲＰ（ｍ，ｎ）のスイッチングデバイスは、ピクセルＬＰ（ｍ，ｎ）のそれとは異なる。ピクセルＲＰ（ｍ，ｎ）のスイッチングデバイスは、２つの薄膜トランジスタＭ２１，Ｍ２２を含む。薄膜トランジスタＭ２１のゲート電極は、走査ラインＳｍに接続され、薄膜トランジスタＭ２１の第２のソース／ドレイン電極は、走査ラインＳｍ＋１に接続される。図５に示すように、薄膜トランジスタＭ２２のゲート電極は、薄膜トランジスタＭ２１の第１のソース／ドレイン電極に、薄膜トランジスタＭ２２の第１のソース／ドレイン電極は、データラインＤｎに、薄膜トランジスタＭ２２の第２のソース／ドレイン電極は、ピクセルキャパシタＣ２に、それぞれ接続される。
【００１９】
等価フィードスルーキャパシタＣＦＴの容量は、パネルを製造する場合には、金属層１と金属層２との間の重なり合う領域を適切に制御することによって決定することができる。ＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）を例にとる。金属層１と金属層２との間の重なり合う領域を適切に制御することにより、ＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）のフィードスルーキャパシタ容量は、等しくすることができる。すなわち、ＬＰ（ｍ，ｎ）に対してピクセル信号を与える場合には、ＬＰ（ｍ，ｎ）に設けられたスイッチングデバイス（薄膜トランジスタＭ１）のフィードスルー電圧は、同じピクセル信号がＲＰ（ｍ，ｎ）に対して与えられるとき、ＲＰ（ｍ，ｎ）に設けられたスイッチングデバイス（連続的に接続された薄膜トランジスタＭ２１，Ｍ２２）のフィードスルー電圧と等しくすることができる。したがって、ＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）は、等しいピクセル信号を受け取る場合には、同じ輝度であり得る。同一のピクセル信号が与えられたときＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）が異なる輝度を有するという問題は、奇数偶数ライン影響及びフリッカと同様に、このように回避することができる。
【００２０】
本発明によれば、ＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）のそれぞれの等価フィードスルー容量が等しく設定され得るという達成は、例えば、金属層１と金属層２との間の重なり合う領域を決定することにより、薄膜トランジスタＭ１の等価フィードスルー容量（ＣＦＴ１）と薄膜トランジスタＭ２２の等価フィードスルー容量（ＣＦＴ２２）とのそれぞれの比率を制御することによってなされる。実験により、ピクセルキャパシタ（ＣＬＣ）の容量が０．２７８ｐＦに設定され、等価ストレージキャパシタ（ＣＳＴ）が０．１８０ｐＦに設定された場合には、Ｍ１の等価フィードスルー容量（ＣＦＴ１）とＭ２２の等価フィードスルー容量（ＣＦＴ２２）との比率は、約１．６６／１．５６である。この方法では、ディスプレイパネル上の各ピクセルのフィードスルー電圧の大きさは、等しくなり得る。図６（Ａ），（Ｂ）を参照して、薄膜トランジスタＭ２２の構造は、本発明の第１の実施例にしたがって示される。図６（Ａ）は、下向きに見た図であり、図６（Ｂ）は、断面図である。この具体例においては、図６（Ａ），（Ｂ）に示すように、ゲート電極（Ｇ）とＭ２２の第２のソース／ドレイン電極（Ｓ／Ｄ−２）との間の重なり合う領域は、金属層１のカバレッジ領域を増加させることによって拡大する。したがって、Ｍ２２の等価フィードスルーキャパシタ（ＣＦＴ２２）６０２は、Ｍ１のそれ（ＣＦＴ１）２０２よりも容量において大きくなり得る。このように、Ｍ１の等価フィードスルーキャパシタ（ＣＦＴ１）とＭ２２のそれ（ＣＦＴ２２）との比率は、上記開示された方法によって決定することができる。ＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）のフィードスルー電圧は、このように等しくすることができる。図７（Ａ），（Ｂ）を参照して、薄膜トランジスタＭ２２の構造は、本発明の第２の実施例にしたがって示される。ここで、図７（Ａ）は、下向きに見た図であり、図７（Ｂ）は、断面図である。この具体例においては、図７（Ａ），（Ｂ）に示すように、ゲート電極（Ｇ）とＭ２２の第２のソース／ドレイン電極（Ｓ／Ｄ−２）との間の重なり合う領域は、金属層２のカバレッジ領域を増加させることによってパネルの製造プロセス中に拡大する。したがって、Ｍ２２の等価フィードスルーキャパシタ（ＣＦＴ２２）６０２は、Ｍ１のそれ（ＣＦＴ１）２０２よりも大きくなり得る。Ｍ１の等価フィードスルーキャパシタ（ＣＦＴ１）とＭ２２のそれ（ＣＦＴ２２）との比率は、上記開示された方法によって決定することができる。ＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）のフィードスルー電圧は、このように等しくすることができる。
【００２１】
同じ走査ライン及びデータラインに接続される隣接した２つのピクセルは、ピクセルグループと称することができる。例えば、走査ラインＳｍ及びデータラインＤｎに接続されるＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）は、ピクセルグループＰ（ｍ，ｎ）と称することができる。図５を参照して、ＬＰ（ｍ，ｎ）のスイッチングデバイスは、ＲＰ（ｍ，ｎ）のそれと同一であり、ＲＰ（ｍ，ｎ）のスイッチングデバイスは、ＬＰ（ｍ＋１，ｎ）のそれと同一である。この方法では、ピクセルグループＰ（ｍ，ｎ）は、隣接したピクセルグループＰ（ｍ＋１，ｎ）の鏡像であり、その逆も成り立つ。
【００２２】
各ピクセル行についての２つの任意の隣接したピクセルグループのスイッチングデバイスの鏡像配置は、表示品質に有利である。奇数偶数ライン影響は、さらに、この配置において改善することができる。第１に、同じデータラインの各側上の各ピクセルのスイッチングデバイスの配置は異なる。さらに、各ピクセルの等価フィードスルーキャパシタの容量は、本発明の上記開示された方法を用いることによって決定することができる。したがって、奇数偶数ライン影響は、改善された表示品質に帰着して、このようにさらに低減することができる。
【００２３】
図８は、走査ラインＳｍ，Ｓｍ＋１，Ｓｍ＋２の走査信号と、図５に示す対応するピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ），ＬＰ（ｍ＋１，ｎ），ＲＰ（ｍ＋１，ｎ）のオン，オフステータスとのタイミングチャートを示している。上記開示された時間領域多重駆動による時間領域多重駆動方法の実行は、順番に各ピクセル行を駆動するために用いられる。時間領域多重駆動方法は、２つの走査処理を含む。図５に示すピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）を例にとる。時間Ｔ１においては、走査ラインＳｍ，Ｓｍ＋１がイネーブルとなるように、第１の走査処理が実行される。イネーブルとなった走査ラインＳｍは、薄膜トランジスタＭ２１をオンとすることができ、イネーブルとなった走査ラインＳｍ＋１は、薄膜トランジスタＭ２２をオンとすることができる。この方法では、作動しているＲＰ（ｍ，ｎ）についてのピクセル信号は、その後、データラインＤｎからＲＰ（ｍ，ｎ）に対して与えることができ、時間領域多重駆動方法の第１の走査処理は、このように終了する。
【００２４】
その後、時間Ｔ２においては、走査ラインＳｍ＋１をディゼーブルとするために、第２の走査処理が実行される。走査ラインＳｍ＋１がディゼーブルとなった後、薄膜トランジスタＭ２２は、オフとなる。しかしながら、薄膜トランジスタＭ１は、作動しているＬＰ（ｍ，ｎ）についてのピクセル信号をデータラインＤｎからＬＰ（ｍ．ｎ）に対して与えることができるように、いまだオンである。この方法では、時間領域多重駆動方法の第２の走査処理が遂行される。
【００２５】
第１及び第２の走査処理の間に、左及び右ピクセルの対応するデータ信号が、ピクセルに対して正確に与えられることは、注目すべきことである。第１の走査処理が実行される場合には、ピクセルＬＰ（ｍ，ｎ）の薄膜トランジスタＭ１は、ピクセルＲＰ（ｍ，ｎ）における薄膜トランジスタＭ２１，Ｍ２２と同様に、オンとなる。したがって、ピクセルＲＰ（ｍ，ｎ）の対応するデータ信号は、ピクセルＬＰ（ｍ，ｎ）に対して同様に与えられる。しかしながら、第２の走査処理が実行された直後に、ピクセルＬＰ（ｍ，ｎ）の対応するデータ信号は、正確にピクセルＬＰ（ｍ，ｎ）に対して与えることができる。第２の走査処理が実行される場合には、ピクセルＬＰ（ｍ，ｎ）の薄膜トランジスタＭ１は、いまだオンであり、ピクセルＬＰ（ｍ，ｎ）の対応するデータ信号は、データラインＤｎを介してピクセルＬＰ（ｍ，ｎ）に対して与えられる。その間に、ピクセルＬＰ（ｍ，ｎ）の対応するデータ信号は、時間Ｔ２の間にピクセルＲＰ（ｍ，ｎ）に対して誤って与えられることから回避される。薄膜トランジスタＭ２２のような薄膜トランジスタのうちの他の１つがイネーブルとならない一方で、薄膜トランジスタＭ２１のような薄膜トランジスタのうちの１つがイネーブルとなることから、ピクセルＲＰ（ｍ，ｎ）は、オンとはなり得ない。このように、第１及び第２の走査処理が遂行された後、ピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ）の対応するデータ信号は、対応するピクセルに対してそれぞれ与えられる。
【００２６】
ｍ番目のピクセル行のピクセルが走査された後、（ｍ＋１）番目のピクセル行が走査される。（ｍ＋１）番目のピクセル行の走査は、さらに、２つの走査処理を含む。時間Ｔ３においては、ＬＰ（ｍ＋１，ｎ）のような（ｍ＋１）番目のピクセル行の全てのＬＰを作動させるために、第１の走査処理が実行される。次に、ＲＰ（ｍ＋１，ｎ）のような（ｍ＋１）番目のピクセル行の全てのＲＰを作動させるために、第２の走査処理が時間Ｔ４の間に実行される。（ｍ＋１）番目のピクセル行を作動させるための走査処理は、ｍ番目のピクセル行を作動させるためのそれと同一である。このように、２つの走査処理は、ディスプレイパネル上にフレームを表示するために、全てのピクセル行について実行される。
【００２７】
図３に示す従来の時間領域多重駆動回路と図５に示す本発明の時間領域多重駆動回路とを比較すると、スイッチングデバイスの動作上の差異がある。図３に示す従来の時間領域多重駆動回路のピクセルＬＰ（ｍ，ｎ）を例にとる。ピクセルＬＰ（ｍ，ｎ）のスイッチングデバイスは、２つの薄膜トランジスタＭ１１，Ｍ１２を含み、薄膜トランジスタＭ１１，Ｍ１２のゲート電極は、それぞれ、走査ラインＳｍ，Ｓｍ＋１に接続される。したがって、薄膜トランジスタＭ１１のオン，オフステータスは、薄膜トランジスタＭ１２のそれから独立しており、その逆も成り立つ。一方、図５に示す本発明の時分割導出回路のピクセルＲＰ（ｍ，ｎ）を例にとる。ピクセルＲＰ（ｍ，ｎ）のスイッチングデバイスは、２つの薄膜トランジスタＭ２１、Ｍ２２を含み、薄膜トランジスタＭ２２のゲート電極は、Ｍ２１の第２のソース／ドレイン電極に接続される。したがって、薄膜トランジスタＭ２２のオン，オフステータスは、薄膜トランジスタＭ２１のそれによって制御される。薄膜トランジスタＭ２１がイネーブルとなる場合のみ、薄膜トランジスタＭ２２は、イネーブルとなる。
【００２８】
さらに、図５に示すように、対応するデータ信号は、薄膜トランジスタＭ２２のみを介してピクセルＲＰ（ｍ，ｎ）に対して与えることができる。したがって、ピクセルＲＰ（ｍ，ｎ）の等価出力抵抗値は、Ｒ０である。図５におけるピクセルＲＰ（ｍ，ｎ）と比較して、図３におけるピクセルＬＰ（ｍ，ｎ）の等価出力抵抗値は、ＲＰ（ｍ，ｎ）よりも２倍大きく、２Ｒ０である。すなわち、低減された等価出力抵抗値は、本発明の時間領域多重駆動回路において達成することができる。したがって、短縮された走査時間は、対応するピクセルに対して全てのデータ信号を供給するのに十分であり、本発明の走査速度は、このように増加させることができる。
【００２９】
さらに、全てのピクセルのフィードスルー電圧は、各ピクセルの等価フィードスルーキャパシタの容量を適切に制御することにより、大きさにおいて実質的に等しくすることができる。したがって、ピクセルの輝度は、同一のピクセル信号がピクセルに対して与えられる場合には、均一とすることができる。ディスプレイパネルの表示性能は、このように改善することができる。
【００３０】
本発明にしたがう駆動回路を備えたディスプレイ装置は、以下の利点を有する。第１に、データライン数の低減を達成することができる。テープキャリアパッケージの対応するアウターリードに対して全てのデータラインを接続することが、従来の方法よりもはるかに容易となるように、隣接したデータライン間のピッチは、このように増加させることができる。さらに、ディスプレイパネルの口径比率の増加が、データライン数の低減のために達成される。さらに、本発明のピクセルの等価出力抵抗値は、従来の時間領域多重駆動回路のピクセルのそれよりも小さいことから、短縮された走査時間は、本発明のスイッチングデバイス配置によって達成することができる。さらに、全てのピクセルの等価フィードスルーキャパシタの容量は、パネル製造プロセスの間、全てのピクセルの等価フィードスルー容量を制御することによって等しくすることができることから、輝度の均一性に対する奇数偶数ライン影響は、低減することができる。ピクセルの配置が鏡像の形である場合には、輝度の均一性は、表示品質を向上させるためにさらに改善することができ、表示品質に対する奇数偶数ライン影響を回避することができる。
【００３１】
本発明は、例示及び望ましい具体例の方法によって説明したが、開示された具体例に制限されないことは理解されるべきである。これに対して、様々な変形例並びに同様の配列及び処理をカバーすることが意図される。また、添付したクレームの範囲は、そのような変形例並びに同様の配列及び処理を全て包含するために、最も広く解釈されるべきである。
【図面の簡単な説明】
【図１】図１（従来技術）は、従来のアクティブ・マトリクス方式液晶表示装置の配置を示す図である。
【図２】図２（Ａ），（Ｂ）（従来技術）は、薄膜トランジスタの構造図である。
【図３】図３（従来技術）は、従来の時間領域多重駆動回路である。
【図４】図４（従来技術）は、走査ラインＳｍ，Ｓｍ＋１，Ｓｍ＋２の走査信号と、図３に示す対応するピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ），ＬＰ（ｍ＋１，ｎ），ＲＰ（ｍ＋１，ｎ）のオン，オフステータスとのタイミングチャートである。
【図５】図５は、本発明の駆動回路図である。
【図６】図６（Ａ），（Ｂ）は、本発明の第１の実施例による薄膜トランジスタＭ２２の構造図である。
【図７】図７（Ａ），（Ｂ）は、本発明の第２の実施例による薄膜トランジスタＭ２２の構造図である。
【図８】図８は、走査ラインＳｍ，Ｓｍ＋１，Ｓｍ＋２の走査信号と、図５に示す対応するピクセルＬＰ（ｍ，ｎ），ＲＰ（ｍ，ｎ），ＬＰ（ｍ＋１，ｎ），ＲＰ（ｍ＋１，ｎ）のオン，オフステータスとのタイミングチャートである。
【符号の説明】
６０２，７０２　等価フィードスルーキャパシタ
Ｃ　キャパシタ
ＣＦＴ　等価フィードスルーキャパシタ
Ｄ　データライン
Ｇ　ゲート電極
ＬＰ，ＲＰ　ピクセル
Ｍ　薄膜トランジスタ
Ｓ　走査ライン
（Ｓ／Ｄ−１），（Ｓ／Ｄ−２）　ソース／ドレイン電極
Ｔ　時間
【図１】
2004004590.tif 000003
【図２】
2004004590.tif 000004
【図３】
2004004590.tif 000005
【図４】
2004004590.tif 000006
【図５】
2004004590.tif 000007
【図６】
2004004590.tif 000008
【図７】
2004004590.tif 000009
【図８】
2004004590.tif 000010
【外国語明細書】
2004004590.tif 000011
2004004590.tif 000012
2004004590.tif 000013
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2004004590.tif 000034
【図１】2004004590.tif 000035
【図２】2004004590.tif 000036
【図３】2004004590.tif 000037
【図４】2004004590.tif 000038
【図５】2004004590.tif 000039
【図６】2004004590.tif 000040
【図７】2004004590.tif 000041
【図８】2004004590.tif 000042