(57)【要約】【課題】任意のパケット長さおよびパケット送信間隔によるスイッチ動作試験を可能にする。【解決手段】アドレス生成部５は、フレームの宛先および送信先アドレス（ＭＡＣアドレス）を生成する。タイプ設定部６は、フレームのタイプを設定する。固定データ部７は、フレームのデータ部の内容を設定する。マルチプレクサ９は、フレームの各要素を、タイミング制御部１０の制御を受けて組み立て、フレームとして構成する。タイミング制御部１０は、マルチプレクサの制御および、送信フレーム間の送信間隔を制御する。また、各タイミングに応じた任意個のハードウェアトリガ信号を出力可能とし、これにより外部測定装置との同期化を容易にする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＬＡＮのスイッチング装置のスイッチ動作試験装置であって、
任意長さで複数のフレームを設定可能にしたパケット生成回路と、
メモリに設定したデータを基にしてフレームの送信間隔をビットタイム単位に設定可能にしたフレーム送信間隔制御回路と、
各フレームのＭＡＣアドレス設定で送信種別を設定可能にした送信種別制御回路とを備えたことを特徴とするＬＡＮのスイッチ動作試験装置。
【請求項２】
前記各回路は、ＦＰＧＡで構成し、その内部回路の変更により、フレーム生成機能を変更可能にしたことを特徴とする請求項１に記載のＬＡＮのスイッチ動作試験装置。
【請求項３】
フレームの送信タイミングに応じて、外部機器との同期動作をとるタイミングトリガ信号を生成する回路を設けたことを特徴とする請求項１または２に記載のＬＡＮのスイッチ動作試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＡＮ（ローカルエリアネットワーク）におけるスイッチング装置のスイッチ動作試験装置に関する。
【０００２】
【従来の技術】
イーサネット（登録商標）等により構成されるＬＡＮにおいて、スイッチ関連製品の検証試験には、スイッチ動作の性能に主眼が置かれている。
【０００３】
基本的に、ＬＡＮのスイッチング装置に対して一定量以上の伝送負荷（パケット）を印加することにより、パケット損失および機器の遅延（スイッチング装置自体の遅延）を測定することが目的となっている（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
ＩＥＥＥ  ８０２．３  規格書
【０００５】
【発明が解決しようとする課題】
前項で述べたように、スイッチング装置を含めた関連製品の検証試験においては、スイッチ動作の性能に主眼が置かれている。
【０００６】
しかしながら、低い伝送負荷においても、パケット長さおよびパケットの送信間隔においてスイッチ動作に不具合が生じる場合がある。これは、ＬＡＮスイッチの中核を成す、スイッチング装置自体の不具合などにより、特定のパケットフローにおいて誤動作を発生するためである。これは、スイッチング装置内部のマイクロコントローラなどのバグによるためであると推測される。
【０００７】
現状の試験装置は、ＬＡＮのスイッチング装置に対して一定量以上の伝送負荷（パケット）を印加することにより、パケット損失および機器の遅延（スイッチング装置自体の遅延）を測定することが目的となっているため、このような特殊ケースの不具合を抽出するのには不向きである。
【０００８】
市場には上記のような試験環境を構築可能な試験装置が存在はするが、極めて高価かつ操作が複雑であるため、入手性および、操作性および装置の維持に問題がある。また、低価格な試験装置においては、上記の高価な試験装置のサブセット的な機能しかなく、期待する試験機能を持っていない。
【０００９】
本発明の目的は、上記の課題を解決したハードウェア構成のスイッチング装置のスイッチ動作試験装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、前記の課題を解決するため、スイッチング装置のスイッチ動作試験手段として、・任意長さのイーサネットフレームを複数個送信でき、・各イーサネットフレームの送信間隔をビットタイム（ＢＴ）単位にて設定でき、・各イーサネットフレームのＭＡＣアドレスを設定可能にして送信種別（ユニキャスト・マルチキャスト）を設定できる回路を備えたもので、以下の構成を特徴とする。
【００１１】
（１）ＬＡＮのスイッチング装置のスイッチ動作試験装置であって、
任意長さで複数のフレームを設定可能にしたパケット生成回路と、
メモリに設定したデータを基にしてフレームの送信間隔をビットタイム単位に設定可能にしたフレーム送信間隔制御回路と、
各フレームのＭＡＣアドレス設定で送信種別を設定可能にした送信種別制御回路とを備えたことを特徴とする。
【００１２】
（２）前記各回路は、ＦＰＧＡで構成し、その内部回路の変更により、フレーム生成機能を変更可能にしたことを特徴とする。
【００１３】
（３）フレームの送信タイミングに応じて、外部機器との同期動作をとるタイミングトリガ信号を生成する回路を設けたことを特徴とする。
【００１４】
【発明の実施の形態】
＜実施形態１＞
図１は、本発明の実施形態を示すスイッチ動作試験のためのブロック構成図である。
【００１５】
同図において、制御用ＣＰＵ１は、送信フレーム設定やマンマシンインタフェース、さらにはフレーム生成制御などの全体制御を行う。メモリ２は制御用ＣＰＵ１が動作するための基本ソフト（ファームウェア等）およびワーク領域として使用する。汎用Ｉ／Ｏ３は、マンマシンインタフェース用端末３Ａとの接続およびタイミング制御部１０の設定・制御を行う。
【００１６】
２ポートメモリ４は、生成するフレームのデータ内容をストアする。このメモリ４には、制御用ＣＰＵ１とデータ生成部（破線ブロック）とが非同期にアクセスするため、２ポート構成とする。
【００１７】
アドレス生成部５は、イーサネットフレーム中、宛先および送信先アドレス（ＭＡＣアドレス）を生成する。宛先アドレスのビット操作により、ユニキャスト／マルチキャストの設定ができるようにする（ＩＥＥＥ８０２．３に準拠）。
【００１８】
タイプ設定部６は、イーサネットフレーム中、フレームのタイプを設定する。固定データ部７は、イーサネットフレーム中、データ部の内容を設定する。データがデフォルト値（固定値）の場合に使用する。
【００１９】
ＦＣＳ生成部８は、イーサネットフレーム中、最後尾のＣＲＣデータを生成する。このデータ生成は、５〜７で設定されるデータから算出する値もしくは故意に誤った値のどちらかを設定できる。
【００２０】
マルチプレクサ９は、上記４〜８が生成するイーサネットフレームの各要素を、タイミング制御部１０の制御を受けて組み立て、フレームとして構成する機能を持つ。このマルチプレクサ９では、次段に接続されるＰＨＹデバイス１１が一般的に２ビツトもしくは４ビツト並列バス（ＭＩＩバスなど）を使用するため、それに応じたシリアル→パラレル変換なども行う。
【００２１】
タイミング制御部１０は、上記マルチプレクサ９の制御および、送信フレーム間の送信間隔を制御する。送信間隔は公称伝送速度（１０Ｍｂｐｓまたは１００Ｍｂｐｓ）の周期（ビットタイム：ＢＴ〜１０Ｍｂｐｓ：１００ｎｓ、１００Ｍｂｐｓ：１０ｎｓ）を基本にしている。規格上の送信間隔は最小９６ＢＴである。設定値は任意とする（９６ＢＴ以下も許容する）。また、各タイミングに応じた任意個のハードウェアトリガ信号を出力可能とし、これにより外部測定装置との同期化を容易にする。
【００２２】
物理層インタフェース１１は、イーサネット物理層のインタフェースであり、一般的にはＰＨＹデバイスと呼ばれるものをそのまま使用する。ここで相手先装置とのリンク確立および送信制御を行う。
【００２３】
送信部１２は、ＬＡＮに接続する場合の電気的インタフェースをとる部分である。ＩＥＥＥ８０２．３に規定される各種インタフェースに対応する。
【００２４】
なお、上記５〜１０のハードウェア構成は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などの集積回路により構成することができる。この場合、機能構成自体の変更が容易になる。
【００２５】
図２は、試験装置が送信するパケットのフレーム構成と送信間隔を示す。フレーム構成の実体は、イーサネットフレームである。送信間隔は、試験装置が送信するパケットの（イーサネット）フレームの間隔を示す。ｎ個のパケットフレームを送信した場合、その間隔はｎ−１となる。これらすべての間隔を２ポートメモリ４にロードした設定値にて制御することができる。送信間隔は公称伝送速度（１０Ｍｂｐｓまたは１００Ｍｂｐｓ）の周期（ビツトタイム：ＢＴ〜１０Ｍｂｐｓ：１００ｎｓ，１００Ｍｂｐｓ：１０ｎｓ）を基本にしている。
【００２６】
＜実施形態２＞
図１中に、試験装置を外部機器と接続可能なように、同期信号を追加した例を示す。同図において、タイミング制御部１０は、各タイミングに応じた任意個のハードウェアトリガ信号出力を追加することにより、外部測定装置との同期化を容易にする。
【００２７】
【発明の効果】
以上のとおり、本発明によれば、イーサネットにより構成される、ローカルエリアネットワーク（ＬＡＮ）に使用される、スイッチング装置のスイッチ動作試験に、
・特定のパケットフローを生成することにより、単なる同一フレームによる負荷印加でない試験が実現できる。
【００２８】
・フレーム送信制御などは、すべてハードウェアによるため送信間隔などの設定が容易かつ正確となる。
【００２９】
・フレーム送信動作に同期した、ハードウェアトリガ信号により、周辺装置の同期動作が容易になる。
【００３０】
・高価な試験装置を用いる必要がないため、入手性・運用上も有利となる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す試験装置の構成図。
【図２】イーサネットフレームと送信間隔の例。
【符号の説明】
１…制御用ＣＰＵ
２…メモリ
３…汎用Ｉ／Ｏ
３Ａ…マンマシンインタフェース
４…２ポートメモリ
５…アドレス生成部
６…タイプ設定部
７…固定データ部
８…ＦＣＳ生成部
９…マルチプレクサ
１０…タイミング制御部
１１…物理層インタフェース
１２…送信部
【図１】
2004297419.tif 000003
【図２】
2004297419.tif 000004