(57)【要約】【課題】大容量化や高集積化が図れ、アクセス速度の高速化も実現出来る磁気ランダムアクセスメモリを提供する。【解決手段】クロスポイント型メモリセルを用い、階層ビット線構造を採用したＭＲＡＭにおいて、読み出し動作時に選択セルと同一の副ビット線ＳＢＬ１〜ＳＢＬ８に接続されたメモリセルＭＣ１１〜ＭＣ４８のワード線ＲＷＬ１〜ＲＷＬ８を電気的にフローティング状態に保持し、選択セルと異なる副ビット線に接続されたメモリセルのワード線には、主ビット線ＭＢＬ１〜ＭＢＬ４と同一の電位を供給することを特徴とする。クロスポイント型メモリセルを用いることにより、容易に大容量化と高集積化が図れる。また、クロスポイント型メモリセル固有の読み出し時の誤差電流成分を抑制し、且つ非選択状態にある全ての副ビット線の電位を主ビット線と同一に設定することで読み出し動作の高速化を図れる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
磁気抵抗効果を示すクロスポイント型のメモリセルを備える複数のセルユニットと、
前記各セルユニット中のメモリセルの一端にそれぞれ接続されるワード線と、
前記各セルユニット中の複数のメモリセルの他端に所定の単位で共通接続される副ビット線と、
複数の副ビット線にそれぞれスイッチ回路を介して共通接続され、前記副ビット線とともに階層ビット線構造をなす主ビット線と、
前記主ビット線を選択してセンスアンプに接続するように構成された列選択回路と、
前記スイッチ回路を制御することにより前記セルユニット単位で前記ワード線の選択動作を行い、読み出し動作時に、選択されたメモリセルが接続された選択ワード線以外であって、前記選択されたメモリセルが接続されている副ビット線に接続された非選択のメモリセルが接続されているワード線をフローティング状態に設定し、選択されたメモリセルを含まないセルユニット中のメモリセルに接続されたワード線を前記主ビット線と同一の電位に設定するように構成された行選択回路と
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記セルユニットは、メモリセルがマトリクス状に配置されたメモリセルブロックであり、前記各メモリセルブロック中のメモリセルの一端はそれぞれ行毎に前記ワード線に接続され、他端は列毎に前記副ビット線に接続されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記スイッチ回路は、電流通路の一端が前記副ビット線にそれぞれ接続され、電流通路の他端が列毎に主ビット線に接続され、前記行選択回路から出力されるセルユニットの選択信号でオン／オフ制御される第１のＭＯＳトランジスタを含むことを特徴とする請求項１または２に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記列選択回路は、電流通路の一端が前記主ビット線にそれぞれ接続され、他端が前記センスアンプに接続されるカラム選択用の第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのゲートに接続されるカラム選択線と、前記カラム選択線にカラムアドレス選択信号を出力して選択的に駆動するＣＳＬドライバと、カラムアドレス信号をデコードして前記ＣＳＬドライバに供給するカラムデコーダと、前記ＣＳＬドライバから出力されるカラムアドレス選択信号に基づいて前記主ビット線に選択的にバイアス電圧を与える第１のバイアス回路とを備えることを特徴とする請求項１乃至３いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記行選択回路は、前記各セルユニット毎に前記ワード線を選択的に駆動し、且つ前記各セルユニット毎に前記スイッチ回路を制御して選択されたメモリセルが含まれるセルユニット中の副ビット線を主ビット線に接続する読み出しワード線ドライバと、ロウアドレス信号をデコードして前記読み出しワード線ドライバに供給するロウデコーダとを含むことを特徴とする請求項１乃至４いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項６】
前記行選択回路は、電流通路の一端が前記ワード線の一端にそれぞれ接続され、他端が共通接続される第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタの他端にバイアス電圧を与える第２のバイアス回路と、前記第３のＭＯＳトランジスタを前記セルユニット単位で駆動する第１の読み出しワード線ドライバと、ロウアドレス信号をデコードして前記第１の読み出しワード線ドライバに供給する第１のロウデコーダと、電流通路の一端が前記ワード線の他端にそれぞれ接続され、他端が基準電位に共通接続される第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタを選択的に駆動し、且つ前記各セルユニット毎に前記スイッチ回路を制御して選択されたメモリセルが含まれるセルユニット中の副ビット線を主ビット線に接続する第２の読み出しワード線ドライバと、前記ロウアドレス信号をデコードして前記第２の読み出しワード線ドライバに供給する第２のロウデコーダとを含むことを特徴とする請求項１乃至４いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項７】
前記行選択回路は、電流通路の一端が前記ワード線の一端にそれぞれ接続され、他端が共通接続される第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタの他端にバイアス電圧を与える第２のバイアス回路と、電流通路の一端が前記ワード線の他端にそれぞれ接続され、他端が基準電位に共通接続される第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタを選択的に駆動し、且つ前記各セルユニット毎に前記スイッチ回路と前記第３のＭＯＳトランジスタを制御して選択されたメモリセルが含まれるセルユニット中の副ビット線を主ビット線に接続するとともにワード線を前記第２のバイアス回路に接続する読み出しワード線ドライバと、ロウアドレス信号をデコードして前記読み出しワード線ドライバに供給するロウデコーダとを含むことを特徴とする請求項１乃至４いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項８】
前記第３のＭＯＳトランジスタはＮチャネル型であり、前記第３のＭＯＳトランジスタのゲートには、前記スイッチ回路に供給される信号の反転信号がセルユニット毎に供給されることを特徴とする請求項７に記載の磁気ランダムアクセスメモリ。
【請求項９】
前記第３のＭＯＳトランジスタはＰチャネル型であり、前記第３のＭＯＳトランジスタのゲートには、前記スイッチ回路に供給される信号がセルユニット毎に供給されることを特徴とする請求項７に記載の磁気ランダムアクセスメモリ。
【請求項１０】
前記第１のバイアス回路は、前記ＣＳＬドライバから出力されるカラムアドレス選択信号に基づいて、選択された主ビット線に対するバイアス電圧の印加を停止することを特徴とする請求項４乃至９いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項１１】
選択された主ビット線は、前記カラムアドレス選択信号に応答して前記センスアンプへ接続され、前記センスアンプから前記第１のバイアス回路から出力されるバイアス電圧と実質的に等しい電圧が印加されることを特徴とする請求項１０に記載の磁気ランダムアクセスメモリ。
【請求項１２】
前記第２のバイアス回路から出力されるバイアス電圧は、前記第１のバイアス回路から出力されるバイアス電圧と実質的に等しいことを特徴とする請求項６乃至１１いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項１３】
磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置され、データの読み出しの際に使用される読み出しビット線が主ビット線と副ビット線とから構成される階層ビット線方式のメモリセルアレイと、
読み出し動作時に、選択されたメモリセルが接続された副ビット線に接続された非選択のメモリセルが接続されたワード線をフローティング状態にし、選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線を前記主ビット線と実質的に等しい電位に設定するワード線電位設定手段と
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項１４】
選択されたメモリセルに接続されているワード線の電位は、選択されたメモリセルを含まない副ビット線に接続された非選択のメモリセルに接続されたワード線の電位と異なることを特徴とする請求項１３に記載の磁気ランダムアクセスメモリ。
【請求項１５】
前記主ビット線の電位を所定のバイアス電圧に保持するバイアス手段を更に具備することを特徴とする請求項１３または１４に記載の磁気ランダムアクセスメモリ。
【請求項１６】
前記バイアス手段は、前記メモリセルアレイのカラムアドレスを選択するカラムアドレス選択信号により選択された主ビット線に対するバイアス電圧の供給を停止することを特徴とする請求項１５に記載の磁気ランダムアクセスメモリ。
【請求項１７】
前記選択された主ビット線は、前記カラムアドレス選択信号に基づいてセンスアンプへ接続され、前記センスアンプで前記バイアス手段から出力されるバイアス電圧と実質的に等しい電圧が印加されることを特徴とする請求項１６に記載の磁気ランダムアクセスメモリ。
【請求項１８】
磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置され、データの読み出しの際に使用される読み出しビット線が主ビット線と副ビット線とから構成される階層ビット線方式のメモリセルアレイと、
前記メモリセルを選択するためのワード線を、異なる第１，第２の電位供給源に選択的に接続する接続手段と、
前記接続手段を制御して、前記ワード線を電気的にフローティング状態に設定する制御手段と
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項１９】
前記制御手段は、読み出し時にワード線の電位を設定するための第１，第２のロウデコーダ及びワード線ドライバを備え、
前記第１，第２のロウデコーダ及びワード線ドライバで前記接続手段を非活性化することにより、前記ワード線が電気的にフローティング状態に設定されることを特徴とする請求項１８に記載の磁気ランダムアクセスメモリ。
【請求項２０】
前記接続手段は、前記第１，第２のロウデコーダ及びワード線ドライバの出力信号に基づいて前記ワード線を第１，第２の電位供給源にそれぞれ接続する第１，第２の選択回路を備え、前記第１，第２の選択回路はそれぞれＮチャネル型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタはそれぞれ、前記第１，第２のロウデコーダ及びワード線ドライバの出力信号で制御されることを特徴とする請求項１９に記載の磁気ランダムアクセスメモリ。
【請求項２１】
前記第１のロウデコーダ及びワード線ドライバから前記第１の選択回路に供給される信号は各副ビット線単位で独立であり、前記第２のロウデコーダ及びワード線ドライバから前記第２の選択回路に供給される信号は各ワード線毎に独立であることを特徴とする請求項２０に記載の磁気ランダムアクセスメモリ。
【請求項２２】
前記制御手段は、読み出し時にワード線の電位を設定するためのロウデコーダ及びワード線ドライバを備え、
前記ロウデコーダ及びワード線ドライバで前記接続手段が非活性化されることにより、前記ワード線が電気的にフローティング状態に設定されることを特徴とする請求項１８に記載の磁気ランダムアクセスメモリ。
【請求項２３】
前記接続手段は、前記ロウデコーダ及びワード線ドライバの出力信号に基づいて前記ワード線を第１，第２の電位供給源にそれぞれ接続する第１，第２の選択回路を備え、前記第１，第２の選択回路はそれぞれＮチャネル型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタはそれぞれ、前記ロウデコーダ及びワード線ドライバの出力信号で制御されることを特徴とする請求項２２に記載の磁気ランダムアクセスメモリ。
【請求項２４】
前記ロウデコーダ及びワード線ドライバから前記第１の選択回路に供給される信号は主ビット線と副ビット線間の選択信号を論理反転した信号であり、前記ロウデコーダ及びワード線ドライバから前記第２の選択回路に供給される出力信号は各ワード線毎に独立であることを特徴とする請求項２３に記載の磁気ランダムアクセスメモリ。
【請求項２５】
前記接続手段は、前記ロウデコーダ及びワード線ドライバの出力信号に基づいて前記ワード線を第１，第２の電位供給源にそれぞれ接続する第１，第２の選択回路を備え、前記第１の選択回路はＰチャネル型ＭＯＳトランジスタで構成され、前記第２の選択回路はＮチャネル型ＭＯＳトランジスタで構成され、前記各ＭＯＳトランジスタはそれぞれ、前記ロウデコーダ及びワード線ドライバの出力信号で制御されることを特徴とする請求項２２に記載の磁気ランダムアクセスメモリ。
【請求項２６】
前記ロウデコーダ及びワード線ドライバから前記第１の選択回路に供給される出力信号は主ビット線と副ビット線間の選択信号であり、前記ロウデコーダ及びワード線ドライバから前記第２の選択回路に供給される出力信号は各ワード線毎に独立であることを特徴とする請求項２５に記載の磁気ランダムアクセスメモリ。
【請求項２７】
磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置され、データの読み出しの際に使用される読み出しビット線が主ビット線と副ビット線とから構成される階層ビット線方式のメモリセルアレイを備えた磁気ランダムアクセスメモリからデータを読み出す方法であって、
選択すべきメモリセルに接続されたワード線を有意レベルにし、選択すべきメモリセルが接続された副ビット線に接続された非選択のメモリセルに接続されたワード線をフローティング状態にするステップと、
選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線を前記主ビット線と実質的に等しい電位に設定するステップと
を具備することを特徴とする磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項２８】
前記ワード線を前記主ビット線と実質的に等しい電位に設定するステップの後に、
選択されたメモリセルが接続された副ビット線を主ビット線に接続し、前記主ビット線を選択してセンスアンプに接続するステップと、
選択したメモリセルの記憶データを前記センスアンプで検知・増幅して読み出すステップと
を更に具備することを特徴とする請求項２７に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗（Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）効果を利用して“１”，“０”情報の記憶を行う磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びそのデータ読み出し方法に関する。特に、クロスポイント型メモリセルを分割ビット線構造（階層ビット線方式）で配置したメモリセルアレイにおける読み出し時の主／副ビット線並びにワード線の電位制御に関する。
【０００２】
【従来の技術】
ＭＲＡＭは、磁気抵抗効果を利用して“１”または“０”情報を蓄積させることでメモリ動作をさせるデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、及び高速動作性を兼ね備えたユニバーサルなストレージデバイスの候補の１つとして位置付けられ、各社で開発が始まっている。
【０００３】
磁気抵抗効果には、主にＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）とＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）の２つの効果が知られている。このうちＧＭＲ効果を利用する素子（ＧＭＲ素子）は、２つの強磁性層に挟まれた導体の抵抗が上下の強磁性層のスピンの向きにより変化する現象を用いて情報を記憶するものである。しかしながら、ＧＭＲ素子は、磁気抵抗値の変化の割合を示すＭＲ比が１０％程度と低いために、記憶情報の読み出し信号が小さく、読み出しマージンの確保がＭＲＡＭ実現の最大の課題である。このため、現時点では実用性が不十分と考えられている。
【０００４】
一方、ＴＭＲ効果を利用する代表的な素子としては、スピン偏局トンネル効果による磁気抵抗の変化を用いるＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子が知られている。このＭＴＪ素子は、強磁性層である２つの金属層に絶縁膜（トンネル絶縁膜）が挟まれた積層構造になっている。ＭＴＪ素子では、上下の強磁性層のスピンの向きが互いに平行な場合には、トンネル絶縁膜を介した２つの強磁性層間のトンネル確率が最大となり、その結果抵抗値が最小となる。これに対し、スピンの向きが互いに反平行な場合には、同トンネル確率が最小となることで抵抗値が最大となる。このような２つのスピン状態を実現するために、通常、上記強磁性層（磁性体膜）のうち何れか一方は、その磁化の向きが固定されており外部磁化の影響を受けないように設定されている。一般に、この磁化の向きが固定されている強磁性層はピン層と呼ばれている。他方の強磁性層（磁性体膜）は、印加される磁界の向きにより磁化の向きが上記ピン層と平行あるいは反平行にプログラム可能となっている。この強磁性層は、一般にフリー層と呼ばれており、情報を蓄える役割を担っている。ＭＴＪ素子の場合、現在では、抵抗変化率としてのＭＲ比が５０％を超えるものも得られており、ＭＲＡＭ開発の主流になりつつある。
【０００５】
上記ＭＴＪ素子を用いたＭＲＡＭへの書き込みは、上記フリー層の磁化の向きを反転させるために、各々のメモリセルに対して直交して通過しているビット線とワード線に一定以上の電流を流し、これによって発生する合成磁界の大きさに応じてフリー層の磁化の向きを制御することで行われる。
【０００６】
これに対し、読み出しは、選択されたビットに対応するＭＴＪ素子の２枚の磁性体膜間に電圧を印加し、これを流れる電流から抵抗値を読み取ることや、選択されたＭＴＪ素子に定電流を流し、これにより発生する２枚の磁性体膜間の電圧を検知することなどで可能となる。
【０００７】
このようなＭＴＪ素子を用いたＭＲＡＭの一例については、例えば非特許文献１に報告がされている。しかし、この非特許文献１に記載されているＭＲＡＭは、１ビットのデータを２つのＭＯＳトランジスタと２つのＭＴＪ素子で記憶する構成であるため大容量化や高集積化が難しい。また、大容量化や高集積化を図ると寄生容量や寄生抵抗の増大によりアクセス速度が低下する恐れがある。
【０００８】
【非特許文献１】
ＩＳＳＣＣ２０００  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ  ｐ．１２８  ”Ａ  １０ｎｓ  Ｒｅａｄ  ａｎｄ  Ｗｒｉｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  ｕｓｉｎｇ  ａ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ａｎｄ  ＦＥＴ  Ｓｗｉｔｃｈ  ｉｎ  ｅａｃｈ  Ｃｅｌｌ”
【０００９】
【発明が解決しようとする課題】
上記のように従来の磁気ランダムアクセスメモリ及びそのデータ読み出し方法は、大容量化や高集積化が難しく、且つ大容量化や高集積化を図るとアクセス速度が低下する恐れがある。
【００１０】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、大容量化や高集積化が図れ、アクセス速度の高速化も実現出来る磁気ランダムアクセスメモリ及びそのデータ読み出し方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の一態様によると、磁気抵抗効果を示すクロスポイント型のメモリセルを備える複数のセルユニットと、前記各セルユニット中のメモリセルの一端にそれぞれ接続されるワード線と、前記各セルユニット中の複数のメモリセルの他端に所定の単位で共通接続される副ビット線と、複数の副ビット線にそれぞれスイッチ回路を介して共通接続され、前記副ビット線とともに階層ビット線構造をなす主ビット線と、前記主ビット線を選択してセンスアンプに接続するように構成された列選択回路と、前記スイッチ回路を制御することにより前記セルユニット単位で前記ワード線の選択動作を行い、読み出し動作時に、選択されたメモリセルが接続された選択ワード線以外であって、前記選択されたメモリセルが接続されている副ビット線に接続された非選択のメモリセルが接続されているワード線をフローティング状態に設定し、選択されたメモリセルを含まないセルユニット中のメモリセルに接続されたワード線を前記主ビット線と同一の電位に設定するように構成された行選択回路とを具備する磁気ランダムアクセスメモリが提供される。
【００１２】
また、本発明の一態様によると、磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置され、データの読み出しの際に使用される読み出しビット線が主ビット線と副ビット線とから構成される階層ビット線方式のメモリセルアレイと、読み出し動作時に、選択されたメモリセルが接続された副ビット線に接続された非選択のメモリセルが接続されたワード線をフローティング状態にし、選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線を前記主ビット線と実質的に等しい電位に設定するワード線電位設定手段とを具備する磁気ランダムアクセスメモリが提供される。
【００１３】
更に、本発明の一態様によると、磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置され、データの読み出しの際に使用される読み出しビット線が主ビット線と副ビット線とから構成される階層ビット線方式のメモリセルアレイと、前記メモリセルを選択するためのワード線を、異なる第１，第２の電位供給源に選択的に接続する接続手段と、前記接続手段を制御して、前記ワード線を電気的にフローティング状態に設定する制御手段とを具備する磁気ランダムアクセスメモリが提供される。
【００１４】
本発明の一態様によると、磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置され、データの読み出しの際に使用される読み出しビット線が主ビット線と副ビット線とから構成される階層ビット線方式のメモリセルアレイを備えた磁気ランダムアクセスメモリからデータを読み出す方法であって、選択すべきメモリセルに接続されたワード線を有意レベルにし、選択すべきメモリセルが接続された副ビット線に接続された非選択のメモリセルに接続されたワード線をフローティング状態にするステップと、選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線を前記主ビット線と実質的に等しい電位に設定するステップとを具備する磁気ランダムアクセスメモリのデータ読み出し方法が提供される。
【００１５】
上記のような構成並びに方法によれば、セルの選択素子を必要としないクロスポイント型メモリセルを用いるので、大容量化と高集積化が容易である。また、階層ビット線方式（分割ビット線構造）を採用し、その読み出し動作時に、選択されたメモリセルと同一の副ビット線（分割ビット線）に接続された全てのメモリセルのワード線を電気的にフローティング状態に保持し、且つ選択セルと異なる副ビット線に接続された全てのメモリセルのワード線には、全ての主ビット線と同一の電位を供給するので、クロスポイント型メモリセル固有の読み出し時の誤差電流成分を抑制出来る。しかも、非選択状態にある全ての副ビット線の電位を主ビット線と同一に設定することで、読み出し動作の高速化を図ることが出来る。よって、容易に大容量化と高集積化が図れ、且つ読み出し動作マージンが大きく、高速読み出し可能なＭＲＡＭ及びそのデータ読み出し方法を実現出来る。
【００１６】
【発明の実施の形態】
本発明は、本出願人の先願である特願２００１−３９０５１８（先願１）、特願２００２−３７４７１６（先願２）及び特願２００１−４０１８５０（先願３）に記載されている技術に基づいてなされたものである。これらの先願に記載した技術を更に改良し、大容量化や高集積化とアクセス速度の高速化を図るものである。更に詳しくは、非選択セルからの誤差電流を抑制しつつ、高速アクセス動作が可能な磁気ランダムアクセスメモリ及びそのデータ読み出し方法を提供するものである。
【００１７】
まず、上記先願の技術について説明し、その後、本発明の各実施の形態について説明する。
【００１８】
先願１には、選択ＭＯＳトランジスタを複数（例えば４個）のＭＴＪ素子で共有化し、素子数の削減とセル面積の縮小を図ることにより、高集積化に寄与する手法が述べられている。この先願１のＭＲＡＭは、図１４に示すように、メモリセルとして働くＭＴＪ素子ＭＣ１１〜ＭＣ１８，ＭＣ２１〜ＭＣ２８、読み出し用ビット線／書き込み用ワード線ＲＢＬ１／ＷＷＬ１〜ＲＢＬ８／ＷＷＬ８、ソース線ＳＬ１，ＳＬ２、読み出し用ワード線ＲＷＬ１，ＲＷＬ２、書き込み用ビット線ＷＢＬ１，ＷＢＬ２、ロウデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）１１−１，１１−２、ロウデコーダ及び読み出しワード線ドライバ（Ｒｏｗ  Ｄｅｃｏｄｅｒ  ＆  Ｒｅａｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）１２−１，１２−２、書き込みワード線シンカー（Ｗｒｉｔｅ  Ｗｏｒｄ  Ｌｉｎｅ  Ｓｉｎｋｅｒ）１３−１，１３−２、カラムデコーダ及び書き込みビット線ドライバ／シンカー（Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒ  ＆  Ｗｒｉｔｅ  Ｂｉｔ  Ｌｉｎｅ  Ｄｒｉｖｅｒ／Ｓｉｎｋｅｒ）１４−１，１４−２、読み出し回路（Ｒｅａｄ  Ｃｉｒｃｕｉｔ）１５、書き込みワード線ドライバ（Ｗｒｉｔｅ  Ｗｏｒｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）１６、カラムデコーダ及び読み出しカラム選択線ドライバ（Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒ  ＆  Ｒｅａｄ  Ｃｏｌｕｍｎ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）１７、スイッチ回路として働くＭＯＳトランジスタ（ＭＯＳＦＥＴ）ＲＳＷ１〜ＲＳＷ８，ＷＳＷ１〜ＷＳＷ４，ＳＳＷ１，ＳＳＷ２等を含んで構成されている。
【００１９】
本先願１に記載されているメモリセルは、例えば図１５に示すような断面構造である。すなわち、ＭＴＪ素子ＭＣ１１〜ＭＣ１４は、これらの素子の一端を共通接続するための配線層１８上に配置されており、各ＭＴＪ素子ＭＣ１１〜ＭＣ１４上に読み出し用ビット線／書き込み用ワード線ＲＢＬ１／ＷＷＬ１〜ＲＢＬ４／ＷＷＬ４が配置されている。これら読み出し用ビット線／書き込み用ワード線ＲＢＬ１／ＷＷＬ１〜ＲＢＬ４／ＷＷＬ４と書き込み用ビット線ＷＢＬ１は、直交（交差）する方向に配置されている。読み出し用ワード線ＲＷＬ１，ＲＷＬ２とソース線ＳＬ１，ＳＬ２は、上記ＭＴＪ素子ＭＣ１１〜ＭＣ１４の下層に、上記読み出し用ビット線／書き込み用ワード線ＲＢＬ１／ＷＷＬ１〜ＲＢＬ４／ＷＷＬ４と平行な方向に沿って配置される。
【００２０】
また、先願２に提案された手法では、セル情報の読み出し信号確保の観点から、上記先願１の構成を変更してビット線に階層構造（階層ビット線方式）を採用している。この先願２のＭＲＡＭは、図１６に示すようにＭＴＪ素子ＭＣ１１〜ＭＣ１８，ＭＣ２１〜ＭＣ２８、ワード線ＷＬ１〜ＷＬ８、主ビット線ＭＢＬ１，ＭＢＬ２、副ビット線ＳＢＬ１〜ＳＢＬ４、選択線ＳＳ１，ＳＳ２、ロウデコーダ及び読み出しワード線ドライバ（Ｒｏｗ  Ｄｅｃｏｄｅｒ  ＆  Ｒｅａｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）１２−１，１２−２、書き込みワード線シンカー（Ｗｒｉｔｅ  Ｗｏｒｄ  Ｌｉｎｅ  Ｓｉｎｋｅｒ）１３−１，１３−２、カラムデコーダ及び書き込みビット線ドライバ／シンカー（Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒ  ＆  Ｗｒｉｔｅ  Ｂｉｔ  Ｌｉｎｅ  Ｄｒｉｖｅｒ／Ｓｉｎｋｅｒ）１４−１，１４−２、カラムデコーダ及びＣＳＬドライバ（Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒ  ＆  ＣＳＬ  Ｄｒｉｖｅｒ）１９、バイアス回路（Ｂｉａｓ  Ｃｉｒｃｕｉｔ）２０−１，２０−２、センスアンプ（Ｓ／Ａ）２１、スイッチとして働くＭＯＳトランジスタＡＳＷ１〜ＡＳＷ８，ＢＳＷ１〜ＢＳＷ４，ＣＳＷ１，ＣＳＷ２等を含んで構成されている。
【００２１】
図１６に示すように、主ビット線ＭＢＬ１，ＭＢＬ２と副ビット線ＳＢＬ１〜ＳＢＬ４との間に選択用のＭＯＳトランジスタＢＳＷ１〜ＢＳＷ４を配置し、選択線ＳＳ１，ＳＳ２からゲート信号を供給してオン／オフ制御することで、複数の副ビット線ＳＢＬ１〜ＳＢＬ４のうちの少なくとも１つを選択的に主ビット線ＭＢＬ１，ＭＢＬ２に接続することが可能となる。これにより、センスアンプ２１から見た選択ビット線に接続されるメモリセルの数を大幅に低減させることが出来る。
【００２２】
この先願２に記載されている技術は、クロスポイント型メモリセルにあっては、メモリセルに選択性が無いことから、非選択のメモリセル群からセンスアンプ２１に誤差信号が流れる問題を考慮し、ビット線に接続される実効的なメモリセル数の低減効果を狙ったものである。この先願２におけるメモリセルの断面構造の一例を図１７に示す。メモリセルとしてのＭＴＪ素子ＭＣ１１〜ＭＣ１４は、これらの素子の一端を共通接続するための配線層（副ビット線ＳＢＬ１）１８上に配置されており、各ＭＴＪ素子ＭＣ１１〜ＭＣ１４上にはワード線ＷＬ１〜ＷＬ４が配置されている。これらワード線ＷＬ１〜ＷＬ４と書き込み用ビット線ＷＢＬ１及び主ビット線ＭＢＬ１は、直交（交差）する方向に配置されている。また、選択線ＳＳ１，ＳＳ２は、上記ＭＴＪ素子ＭＣ１１〜ＭＣ１４の下層に、上記ワード線ＷＬ１〜ＷＬ４と平行な方向に沿って配置される。
【００２３】
これらの先願の技術では、何れもクロスポイント型メモリセルを採用し、且つメモリセルＭＣ１１〜ＭＣ１８，ＭＣ２１〜ＭＣ２８の下部に選択スイッチとしてのＭＯＳトランジスタＷＳＷ１〜ＷＳＷ４やＭＯＳトランジスタＢＳＷ１〜ＢＳＷ４を配置することで、セル面積の縮小が可能であり高集積化に寄与する、とされている。
【００２４】
ところで、クロスポイント型メモリセルからのデータの読み出しは、例えば先願３に記載されているような手法により行われる。図１８は、クロスポイント型メモリセルにおける読み出しに関係するＭＲＡＭのコア部を抽出して示すブロック図である。クロスポイント型メモリセルであるＭＴＪ素子ＭＣは、ワード線ＷＬ１〜ＷＬ５とビット線ＢＬ１〜ＢＬ５の各交差部に配置され、アレイ構成（メモリセルアレイ２２）になっている。ワード線ＷＬ１〜ＷＬ５の一端はそれぞれ、選択スイッチとしてのＭＯＳトランジスタＲＳＷ１〜ＲＳＷ５の電流通路を介して接地電位であるＶｓｓ電源に接続される。これらＭＯＳトランジスタＲＳＷ１〜ＲＳＷ５は、ロウデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）１１の出力信号でオン／オフ制御される。ビット線ＢＬ１〜ＢＬ５の一端はそれぞれ、センスアンプ及びビット線バイアス回路（Ｓｅｎｓｅ  Ａｍｐ．  ＆  Ｂｉａｓ  Ｃｉｒｃｕｉｔ  ｆｏｒ  ＢＬ）２３−１〜２３−５に接続される。
【００２５】
メモリセルＭＣからのデータの読み出し時には、上記センスアンプ及びビット線バイアス回路１２−１〜１２−５中のビット線バイアス回路により、全てのビット線ＢＬ１〜ＢＬ５に所定のバイアス電圧が印加される。一方、複数のワード線ＷＬ１〜ＷＬ５のうち、ロウデコーダ１１で選択されたワード線のみが、上記選択スイッチとしてのＭＯＳトランジスタを介して接地電位に短絡される。それ以外の非選択ワード線は上記ＭＯＳトランジスタのオフ状態により電気的にフローティング状態が保持される。これによって、選択されたワード線と選択されたビット線の間の電流経路は、選択されたメモリセル（ＭＴＪ素子）ＭＣを通る本来の経路のみとなり、非選択のメモリセルを経由して電流が流れる状態にはなり得ない。なぜなら、非選択のワード線はフローティング状態であるため、バイアス電圧が印加されたビット線から全てのＭＴＪ素子を介して充電されることになり、最悪でもこれら非選択のワード線の電位はビット線の電位（すなわちバイアス電位）と等しいか低い状態となり、決してこれよりも高くなることは有り得ないからである。このため、特定のビット線からワード線を経由して他のビット線へ繋がる電流経路は形成されず、読み出し時の誤差電流の抑制が可能となる。この結果、読み出しマージンの確保が可能となる。
【００２６】
本先願３に記載されている手法を、先願１や先願２に記載されている分割ビット線構造（階層ビット線方式）のメモリセルアレイに適用することで、同様の原理により誤差電流を抑制した読み出し動作を行うことが出来る。
【００２７】
しかしながら、上記のような構成並びに読み出し方法では、全ての非選択ワード線をフローティング状態にするため、分割ビット線構造を採用したが故に読み出しスピードの観点から見ると不利になる。なぜなら、分割ビット線構造は、読み出し時において特定の副ビット線のみ選択的に主ビット線へ接続する構造であるから、選択セルを含まない副ビット線群と主ビット線の間のスイッチ（ＭＯＳトランジスタ）を非導通状態に制御する必要があるからである。つまり、選択セルを含まない全ての副ビット線は主ビット線から電気的に切り離され、非選択のＭＴＪ素子群を介して非選択ワード線群と電気的に接続された状態となる。この状態で全ての非選択ワード線がフローティング状態に設定されると、選択セルを含まない副ビット線の電位は、アレイ内ノイズや主／副ビット線間のスイッチ素子の拡散層のリーク電流などで、個々にばらつく可能性が高い。例えば、Ｖｓｓレベルまで低下した副ビット線を介して、次のサイクルでメモリセルから情報を読み出そうとした場合には、ビット線バイアス回路により主ビット線を経由して副ビット線電位を所定のバイアス電位まで復帰させる必要があるため、センス速度が著しく遅れる可能性がある。更に、副ビット線の電位変動が異なると、それに起因してアクセス速度もばらつくことになり、読み出しマージンの確保は難しくなる。
【００２８】
そこで、本発明の各実施の形態に係る磁気ランダムアクセスメモリ及びそのデータ読み出し方法では、クロスポイント型メモリセルを備え、階層ビット線方式（分割ビット線構造）を採用したＭＲＡＭにおいて、その読み出し動作時に、選択されたメモリセルと同一の副ビット線（分割ビット線）に接続された全てのメモリセルのワード線を電気的にフローティング状態に保持し、且つ選択セルと異なる副ビット線に接続された全てのメモリセルのワード線には、全ての主ビット線と同一の電位を供給することで、クロスポイント型メモリセル固有の読み出し時の誤差電流成分を抑制している。また、非選択状態にある全ての副ビット線の電位を主ビット線と同一に設定することで、読み出し動作の高速化を図っている。
【００２９】
以下、本発明の各実施の形態について図面を参照して説明する。
【００３０】
［第１の実施の形態］
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ）の要部を抽出して示すブロック図である。本発明は読み出し動作に関係するものであるため、ここでは説明を簡単化するために読み出し系のコア部を示し、書き込み系のコア部は省略している。ＭＴＪ素子から構成されるクロスポイント型メモリセルＭＣ１１〜ＭＣ４８は、複数（ここでは２つ）のメモリセルブロック（セルユニット）中に配置されている。第１のメモリセルブロック中のメモリセルＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４，ＭＣ３１〜ＭＣ３４，ＭＣ４１〜ＭＣ４４はそれぞれ、その一端が共通ノードである副ビット線ＳＢＬ１，ＳＢＬ３，ＳＢＬ５，ＳＢＬ７へ４個ずつ接続されている。また、第２のメモリセルブロック中のメモリセルＭＣ１５〜ＭＣ１８，ＭＣ２５〜ＭＣ２８，ＭＣ３５〜ＭＣ３８，ＭＣ４５〜ＭＣ４８はそれぞれ、その一端が共通ノードである副ビット線ＳＢＬ２，ＳＢＬ４，ＳＢＬ６，ＳＢＬ８へ４個ずつ接続されている。これら副ビット線ＳＢＬ１〜ＳＢＬ８は、それぞれ選択スイッチ（スイッチ回路）として働く選択ＭＯＳトランジスタＱ１〜Ｑ８の電流通路を介して主ビット線ＭＢＬ１〜ＭＢＬ４へ列毎に接続される。つまり、選択セルを含む副ビット線ＳＢＬ１〜ＳＢＬ８の選択ＭＯＳトランジスタＱ１〜Ｑ８に、セルユニットの選択信号としてハイ（Ｈｉｇｈ）レベルのゲート信号を供給する、換言すれば選択線ＳＳ１あるいはＳＳ２を高電位に遷移させることで特定の副ビット線ＳＢＬ１〜ＳＢＬ８をセルユニット単位で主ビット線ＭＢＬ１〜ＭＢＬ４に選択的に接続出来る。
【００３１】
上記主ビット線ＭＢＬ１〜ＭＢＬ４には、列選択回路が接続されている。この列選択回路は、バイアス回路３１−１〜３１−４、カラム選択ゲートとしてのＭＯＳトランジスタＱ１１〜Ｑ１４、カラム選択線ＣＳＬ１〜ＣＳＬ４、カラムデコーダ及びカラム選択線（ＣＳＬ：Ｃｏｌｕｍｎ  Ｓｅｌｅｃｔ  Ｌｉｎｅ）ドライバ３３等を含んで構成されている。
【００３２】
すなわち、主ビット線ＭＢＬ１〜ＭＢＬ４は、その一端部において上記バイアス回路３１−１〜３１−４に接続され、全ての主ビット線ＭＢＬ１〜ＭＢＬ４に所定のバイアス電圧が印加される。更に、各主ビット線ＭＢＬ１〜ＭＢＬ４の一端部は、上記ＭＯＳトランジスタＱ１１〜Ｑ１４の電流通路を介して、選択的にセンスアンプ（Ｓｅｎｓｅ  Ａｍｐ．）３２へ接続され、メモリセルＭＣ１１〜ＭＣ１８，ＭＣ２１〜ＭＣ２８，ＭＣ３１〜ＭＣ３８，ＭＣ４１〜ＭＣ４８の記憶データを検知・増幅してチップ外、またはチップ内の他の回路へ読み出すようになっている。上記ＭＯＳトランジスタＱ１１〜Ｑ１４のゲートはカラム選択線ＣＳＬ１〜ＣＳＬ４に接続されており、これらカラム選択線ＣＳＬ１〜ＣＳＬ４には上記カラムデコーダ及びＣＳＬドライバ３３の出力信号が入力される。
【００３３】
一方、上記クロスポイント型メモリセルＭＣ１１〜ＭＣ１８，ＭＣ２１〜ＭＣ２８，ＭＣ３１〜ＭＣ３８，ＭＣ４１〜ＭＣ４８の他端は、それぞれ行毎に異なる配線層へ接続されている。読み出し時においては、これらの配線層は読み出し用ワード線ＲＷＬ（ＲＷＬ１〜ＲＷＬ８）として機能する。上記読み出し用ワード線ＲＷＬ１〜ＲＷＬ８の両端には、行選択回路が設けられている。この行選択回路は、ＭＯＳトランジスタＱ３１〜Ｑ３８、バイアス回路３６、第１のロウデコーダ及び読み出しワード線ドライバ（Ｒｏｗ  Ｄｅｃｏｄｅｒ  ＆  Ｒｅａｄ  Ｗｏｒｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）３５−１，３５−２、ＭＯＳトランジスタＱ２１〜Ｑ２８、第２のロウデコーダ及び読み出しワード線ドライバ（Ｒｏｗ  Ｄｅｃｏｄｅｒ  ＆  Ｒｅａｄ  Ｗｏｒｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）３４−１，３４−２等を含んで構成されている。
【００３４】
すなわち、上記読み出し用ワード線ＲＷＬ１〜ＲＷＬ８の一端にはＭＯＳトランジスタＱ３１〜Ｑ３８の電流通路の一端がそれぞれ接続され、ＭＯＳトランジスタＱ３１〜Ｑ３８の電流通路の他端はバイアス回路３６の出力端子に接続される。これらＭＯＳトランジスタＱ３１〜Ｑ３８は、第１のロウデコーダ及び読み出しワード線ドライバ（Ｒｏｗ  Ｄｅｃｏｄｅｒ  ＆  Ｒｅａｄ  Ｗｏｒｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）３５−１，３５−２から出力されるワード線電位設定信号ＲＷＬＳＥＴ１，ＲＷＬＳＥＴ２でセルユニット単位で駆動され、上記読み出し用ワード線ＲＷＬ１〜ＲＷＬ４またはＲＷＬ５〜ＲＷＬ８が選択的にバイアス回路３６から出力されるバイアス電圧に設定される。このバイアス回路３６は、ビット線用のバイアス回路３１−１〜３１−４と実質的に等しいバイアス電圧を発生させるものである。
【００３５】
上記読み出し用ワード線ＲＷＬ１〜ＲＷＬ８の他端にはＭＯＳトランジスタＱ２１〜Ｑ２８の電流通路の一端がそれぞれ接続され、ＭＯＳトランジスタＱ２１〜Ｑ２８の電流通路の他端は基準電位であるＶｓｓ電源（接地電位）に接続される。これらＭＯＳトランジスタＱ２１〜Ｑ２８は、第２のロウデコーダ及び読み出しワード線ドライバ（Ｒｏｗ  Ｄｅｃｏｄｅｒ  ＆  Ｒｅａｄ  Ｗｏｒｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）３４−１，３４−２から出力されるワード線駆動信号ＲＷＬＡＣＴ１〜ＲＷＬＡＣＴ８で個別に駆動され、上記読み出し用ワード線ＲＷＬ１〜ＲＷＬ８（配線層）が選択的に低電圧レベル（例えばＶｓｓレベル）へ設定される。
【００３６】
これら２つのロウデコーダ及び読み出しワード線ドライバ３４−１，３４−２，３５−１，３５−２によるワード線電位の制御方法の違いは、各ワード線ＲＷＬ１〜ＲＷＬ８を個別に制御可能か、セルユニット単位（または副ビット線単位）で制御可能かの違いにある。
【００３７】
データの読み出し時において、例えば破線で囲んだメモリセルＭＣ２２が選択されたとすると、このメモリセルＭＣ２２に対応する副ビット線ＳＢＬ３と主ビット線ＭＢＬ２間に設けられている選択ＭＯＳトランジスタＱ３のゲート入力信号（選択線ＳＳ１）を高電位へ遷移させることにより導通させ、主ビット線ＭＢＬ２と副ビット線ＳＢＬ３を接続する。また、第２のロウデコーダ及び読み出しワード線ドライバ３４−１によって選択セルＭＣ２２に該当するワード線駆動信号ＲＷＬＡＣＴ２のみを高電位に遷移させ、第１のロウデコーダ及び読み出しワード線ドライバ３５−１によりワード線電位設定信号ＲＷＬＳＥＴ１を低レベルへ遷移させる。
【００３８】
これにより、主ビット線ＭＢＬ２から副ビット線ＳＢＬ３を経由して読み出し用ワード線ＲＷＬ２への電流パスが生成される。これに続いて、外部から入力されたカラムアドレス信号をカラムデコーダ及びＣＳＬドライバ３３中のカラムデコーダでデコードし、ＣＳＬドライバでカラム選択信号ＣＳＬ２を高電位状態へ遷移させ、ＭＯＳトランジスタＱ１２を導通させて主ビット線ＭＢＬ２をセンスアンプ３２へ接続する。この時、上記カラム選択信号ＣＳＬ２により主ビット線ＭＢＬ２に接続されたバイアス回路（ビット線バイアス回路）３１−２は非活性状態に設定される。
【００３９】
上記選択された主ビット線ＭＢＬ２には、センスアンプ３２から上記ビット線バイアス回路３１−２と同電位（実質的に等しい電位）が印加され、選択セルＭＣ２２に流れる電流を検知・増幅することで記憶情報を読み出す。
【００４０】
この時、選択セルＭＣ２２を含む副ビット線ＳＢＬ３に接続された非選択セル群（ＭＣ２１，ＭＣ２３，ＭＣ２４）に接続されたワード線群ＲＷＬ１，ＲＷＬ３，ＲＷＬ４は、ロウデコーダ及び読み出しワード線ドライバ３５−１，３４−１によりフローティング状態に制御される。一方、選択セルＭＣ２２を含まない副ビット線ＳＢＬ２，ＳＢＬ４，ＳＢＬ６，ＳＢＬ８に接続された非選択セル群ＭＣ１５〜ＭＣ１８，ＭＣ２５〜ＭＣ２８，ＭＣ３５〜ＭＣ３８，ＭＣ４５〜ＭＣ４８に接続されているワード線群ＲＷＬ５〜ＲＷＬ８は、ロウデコーダ及び読み出しワード線ドライバ３５−２，３４−２によりＭＯＳトランジスタＱ３５〜Ｑ３８が導通、ＭＯＳトランジスタＱ２７〜Ｑ２８が非導通状態に設定されることにより、バイアス回路３６から出力されるバイアス電圧、すなわち主ビット線ＭＢＬ１〜ＭＢＬ４と実質的に等しいバイアス電圧に設定される。
【００４１】
なお、上記図１に示した回路では、３２ビット分のメモリセルＭＣ１１〜ＭＣ１８，ＭＣ２１〜ＭＣ２８，ＭＣ３１〜ＭＣ３８，ＭＣ４１〜ＭＣ４８を例に取って示したが、実際のＭＲＡＭにおいては、メモリセルが２次元的に適宜集積・配置された構成をとる。また、副ビット線ＳＢＬ１〜ＳＢＬ８のそれぞれに４ビットのメモリセルが接続された例を示したが、これも適宜変更可能である。
【００４２】
図２は、上記メモリセルＭＣ２２を選択する場合の読み出し動作時のタイミング図を示している。スタンドバイ状態では、副ビット線ＳＢＬ１〜ＳＢＬ８と主ビット線ＭＢＬ１〜ＭＢＬ４間の選択スイッチであるＭＯＳトランジスタＱ１〜Ｑ８は全て非導通状態にするため、選択線ＳＳ１，ＳＳ２は低電位状態にある。一方、全ての主ビット線ＭＢＬ１〜ＭＢＬ４は、ビット線バイアス回路３１−１〜３１−４により所定のバイアス電圧に設定される。更に、カラムデコーダ及びＣＳＬドライバ３３の出力信号であるカラム選択信号ＣＳＬ１〜ＣＳＬ４を低電位に設定することにより、センスアンプ３２は全てのビット線（主ビット線ＭＢＬ１〜ＭＢＬ４及び副ビット線ＳＢＬ１〜ＳＢＬ８）から切り離される。全てのワード線ＲＷＬ１〜ＲＷＬ８は、第２のロウデコーダ及び読み出しワード線ドライバ３４−１，３４−２の出力信号ＲＷＬＡＣＴ１〜ＲＷＬＡＣＴ８を低電位、第１のロウデコーダ及び読み出しワード線ドライバ３５−１，３５−２の出力信号ＲＷＬＳＥＴ１，ＲＷＬＳＥＴ２を高電位に設定することでバイアス回路（ワード線バイアス回路）３６に接続される。
【００４３】
なお、上記ワード線バイアス回路３６及びビット線バイアス回路３４−１〜３４−４は実質的に等しいバイアス電圧を発生するもので、スタンバイ（Ｓｔａｎｄ−ｂｙ）状態では全ての主ビット線ＭＢＬ１〜ＭＢＬ４と読み出しワード線ＲＷＬ１〜ＲＷＬ８が同電位にプリチャージされることになる。また、全ての副ビット線ＳＢＬ１〜ＳＢＬ８は、ＭＴＪ素子ＭＣ１１〜ＭＣ４８が単なる抵抗体であることから、読み出しワード線ＲＷＬ１〜ＲＷＬ８を経由して、ワード線並びにビット線と同様の電位に設定される。
【００４４】
これに対し、アクティブ（Ａｃｔｉｖｅ）状態では、メモリセルＭＣ２２が選択されたことを想定しているので、ゲート入力信号である選択線ＳＳ１とワード線駆動信号ＲＷＬＡＣＴ２が高電位へ遷移し、且つワード線電位設定信号ＲＷＬＳＥＴ１が低電位へ遷移する。これにより、ＭＢＬ２→ＳＢＬ３→ＲＷＬ２の経由で電流パスが形成される。また、選択セルＭＣ２２に該当するカラムアドレス信号の入力によりカラム選択信号ＣＳＬ２が高電位へ遷移し、選択された主ビット線ＭＢＬ２とセンスアンプ３２が電気的に結合される。その結果、選択セルＭＣ２２のデータのみがセンスアンプ３２へ転送され、ここで検知・増幅後、図示しない読み出し系回路群を経由してメモリの外部に読み出される。この時、カラム選択信号ＣＳＬ２により選択主ビット線ＭＢＬ２のバイアス回路３１−２は非活性状態とされる。
【００４５】
ところで、選択セルＭＣ２２を含む副ビット線ＳＢＬ３に接続された他の非選択セル用のワード線ＲＷＬ１，ＲＷＬ３，ＲＷＬ４は、ワード線電位設定信号ＲＷＬＳＥＴ１が低電位へ遷移したため、電気的にフローティング状態に制御される。この時、ワード線電位設定信号ＲＷＬＳＥＴ２は依然高電位状態を保持しているので、選択セルＭＣ２２を含まない副ビット線ＳＢＬ２，ＳＢＬ４，ＳＢＬ６，ＳＢＬ８に接続されたメモリセルＭＣ１５〜ＭＣ１８，ＭＣ２５〜ＭＣ２８，ＭＣ３５〜ＭＣ３８，ＭＣ４５〜ＭＣ４８のワード線群ＲＷＬ５〜ＲＷＬ８は、ワード線バイアス回路３６へ接続された状態を保持する。その結果、ワード線群ＲＷＬ５〜ＲＷＬ８は、主ビット線ＭＢＬ１〜ＭＢＬ４と同一電位状態を保持することになる。ゆえに、主ビット線ＭＢＬ１〜ＭＢＬ４から切り離された状態である副ビット線ＳＢＬ２，ＳＢＬ４，ＳＢＬ６，ＳＢＬ８の電位もＲＷＬ５〜ＲＷＬ８を介して低インピーダンス状態となり、主ビット線ＭＢＬ１〜ＭＢＬ４と同一の電位状態を保持させることが可能となる。これにより、次のサイクルにおいて、副ビット線ＳＢＬ２，ＳＢＬ４，ＳＢＬ６，ＳＢＬ８に接続された任意のメモリセルがアクセスされた場合の速度のバラツキや速度の低下を回避することが出来る。
【００４６】
［第２の実施の形態］
図３は、本発明の第２の実施形態に係るＭＲＡＭの概略構成を示すブロック図である。図３において、図１と同一構成部に同じ符号を付して、その詳細な説明は省略する。本第２の実施形態と前述した第１の実施形態との違いは、図１ではロウデコーダ及び読み出しワード線ドライバを読み出しワード線ＲＷＬ１〜ＲＷＬ８の両端に配置していたのを、一端側のみに設けた点にある。
【００４７】
この回路方式を実現するために、読み出しワード線ＲＷＬ１〜ＲＷＬ４，ＲＷＬ５〜ＲＷＬ８をセルユニット毎にバイアス回路３６に選択的に接続する選択回路３７−１，３７−２を設けている。選択回路３７−１は、電流通路の一端が上記読み出しワード線ＲＷＬ１〜ＲＷＬ４にそれぞれ接続され、他端がバイアス回路３６の出力端子に共通接続されたＮチャネル型ＭＯＳトランジスタＱ４１〜Ｑ４４と、ロウデコーダ及び読み出しワード線ドライバ３４から出力されるゲート信号（選択線ＳＳ１を転送され、副ビット線ＳＢＬ１，ＳＢＬ３，ＳＢＬ５，ＳＢＬ７を主ビット線ＭＢＬ１〜ＭＢＬ４へ選択的に接続する信号）を論理反転するインバータ３８−１とから構成される。このインバータ３８−１から出力される信号ｂＳＳ１は、上記ＭＯＳトランジスタＱ４１〜Ｑ４４のゲートに供給される。同様に、選択回路３７−２は、電流通路の一端が上記読み出しワード線ＲＷＬ５〜ＲＷＬ５にそれぞれ接続され、他端がバイアス回路３６の出力端に共通接続されたＮチャネル型ＭＯＳトランジスタＱ４５〜Ｑ４８と、ロウデコーダ及び読み出しワード線ドライバ３５から出力されるゲート信号（選択線ＳＳ２を転送され、副ビット線ＳＢＬ２，ＳＢＬ４，ＳＢＬ６，ＳＢＬ８を主ビット線ＭＢＬ１〜ＭＢＬ４へ選択的に接続する信号）を論理反転するインバータ３８−２とから構成されている。このインバータ３８−２から出力される信号ｂＳＳ２は、上記ＭＯＳトランジスタＱ４５〜Ｑ４８のゲートに供給される。
【００４８】
図４は、本第２の実施形態に係るＭＲＡＭにおける動作タイミング図を示している。図４と図２のタイミング図を比較すれば明らかなように、基本的な動作は第１の実施形態と同じであり、読み出しワード線ＲＷＬ１〜ＲＷＬ４，ＲＷＬ５〜ＲＷＬ８をセルユニット毎にバイアス回路３６に選択的に接続する動作にゲート信号（選択線ＳＳ１，ＳＳ２）の反転信号ｂＳＳ１，ｂＳＳ２を用いる点のみが異なっている。
【００４９】
従って、本第２の実施形態においても、前述した第１の実施形態と同様な作用効果が得られる。
【００５０】
［第３の実施の形態］
図５は、本発明の第３の実施形態に係るＭＲＡＭの概略構成を示すブロック図である。本第３の実施形態では、図３と同様に読み出しワード線ＲＷＬ１〜ＲＷＬ８の両端に配置していたロウデコーダ及び読み出しワード線ドライバを一端側のみに設けている。そして、選択回路３９−１，３９−２をＰチャネル型ＭＯＳトランジスタＱ５１〜Ｑ５４，Ｑ５５〜Ｑ５８で構成することで、これらＭＯＳトランジスタＱ５１〜Ｑ５４，Ｑ５５〜Ｑ５８にゲート信号（選択線ＳＳ１，ＳＳ２を転送され、副ビット線を主ビット線へ選択的に接続する信号）を直接供給するようにしている。
【００５１】
図６は、本第３の実施形態における動作タイミング図を示している。基本的な動作は第１，第２の実施形態と同じであり、読み出しワード線ＲＷＬ１〜ＲＷＬ４，ＲＷＬ５〜ＲＷＬ８をセルユニット毎にバイアス回路３６に選択的に接続する動作にゲート信号（選択線ＳＳ１，ＳＳ２の電位）を用いる点のみが異なっている。
【００５２】
従って、本第３の実施形態においても、前述した第１，第２の実施形態と同様な作用効果が得られる。
【００５３】
上述したように、本発明の各実施形態によれば、セルの選択素子を必要としないクロスポイント型メモリセルを用いるので大容量化や高集積化が容易である。また、分割ビット線構造（階層ビット線方式）を採用し、その読み出し動作時に、選択されたメモリセルと同一の副ビット線（分割ビット線）に接続された全てのメモリセルのワード線を電気的にフローティング状態に保持し、且つ選択セルと異なる副ビット線（分割ビット線）に接続された全てのメモリセルのワード線には、全ての主ビット線と同一の電位を供給することで、クロスポイント型メモリセル固有の読み出し時の誤差電流成分を抑制出来る。しかも、非選択状態にある全ての副ビット線（分割ビット線）の電位を主ビット線と同一に設定することで、読み出し動作の高速化を図ることが出来る。従って、容易に大容量化が図れ、且つ読み出し動作マージンが大きく、高速読み出し可能なＭＲＡＭを実現出来る。
【００５４】
なお、本発明の第１乃至第３の実施形態に係る磁気ランダムアクセスメモリ（半導体記憶装置）は、様々な装置に適用が可能である。これらの適用例のいくつかを図７乃至図１３に示す。
【００５５】
（適用例１）
図７はデジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１００、アナログ−デジタル（Ａ／Ｄ）コンバータ１１０、デジタル−アナログ（Ｄ／Ａ）コンバータ１２０、送信ドライバ１５０、及び受信機増幅器１６０などを含んでいる。図７では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム（ＤＳＰで実行される、コード化された加入者回線情報、伝送条件等（回線コード；ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ等）に応じてモデムを選択、動作させるためのプログラム）を保持するための種々のタイプのオプションのメモリとして、本実施形態の磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０を示している。
【００５６】
なお、本適用例では、回線コードプログラムを保持するためのメモリとして磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０との２種類のメモリを用いているが、ＥＥＰＲＯＭ１８０を磁気ランダムアクセスメモリに置き換えても良い。すなわち、２種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるように構成しても良い。
【００５７】
（適用例２）
図８は、別の適用例として、携帯電話端末３００を示している。通信機能を実現する通信部２００は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、及び周波数シンセサイザ２０９等を備えている。
【００５８】
また、この携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２２０が設けられている。制御部２２０は、ＣＰＵ２２１、ＲＯＭ２２２、本実施形態の磁気ランダムアクセスメモリ（ＭＲＡＭ）２２３、及びフラッシュメモリ２２４がＣＰＵバス２２５を介して接続されて形成されたマイクロコンピュータである。上記ＲＯＭ２２２には、ＣＰＵ２２１において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。ＭＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部２２０と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。
【００５９】
更に、この携帯電話端末３００には、オーディオ再生処理部２１１、外部出力端子２１２、ＬＣＤコントローラ２１３、表示用のＬＣＤ（液晶ディスプレイ）２１４、及び呼び出し音を発生するリンガ２１５等が設けられている。上記オーディオ再生処理部２１１は、携帯電話端末３００に入力されたオーディオ情報（あるいは後述する外部メモリ２４０に記憶されたオーディオ情報）を再生する。再生されたオーディオ情報は、外部出力端子２１２を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部２１１を設けることにより、オーディオ情報の再生が可能となる。上記ＬＣＤコントローラ２１３は、例えば上記ＣＰＵ２２１からの表示情報をＣＰＵバス２２５を介して受け取り、ＬＣＤ２１４を制御するためのＬＣＤ制御情報に変換し、ＬＣＤ２１４を駆動して表示を行わせる。
【００６０】
上記携帯電話端末３００には、インターフェース回路（Ｉ／Ｆ）２３１，２３３，２３５、外部メモリ２４０、外部メモリスロット２３２、キー操作部２３４、及び外部入出力端子２３６等が設けられている。上記外部メモリスロット２３２にはメモリカード等の外部メモリ２４０が挿入される。この外部メモリスロット２３２は、インターフェース回路（Ｉ／Ｆ）２３１を介してＣＰＵバス２２５に接続される。このように、携帯電話端末３００にスロット２３２を設けることにより、帯電話端末３００の内部の情報を外部メモリ２４０に書き込んだり、あるいは外部メモリ２４０に記憶された情報（例えばオーディオ情報）を携帯電話端末３００に入力したりすることが可能となる。上記キー操作部２３４は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続される。キー操作部２３４から入力されたキー入力情報は、例えばＣＰＵ２２１に伝えられる。上記外部入出力端子２３６は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続され、携帯電話端末３００に外部から種々の情報を入力したり、あるいは携帯電話端末３００から外部へ情報を出力したりする際の端子として機能する。
【００６１】
なお、本適用例では、ＲＯＭ２２２、ＭＲＡＭ２２３及びフラッシュメモリ２２４を用いているが、フラッシュメモリ２２４を磁気ランダムアクセスメモリに置き換えても良いし、更にＲＯＭ２２２も磁気ランダムアクセスメモリに置き換えることも可能である。
【００６２】
（適用例３）
図９乃至図１３はそれぞれ、磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す。
【００６３】
ＭＲＡＭカード本体４００には、ＭＲＡＭチップ４０１が内蔵されている。このカード本体４００には、ＭＲＡＭチップ４０１に対応する位置に開口部４０２が形成され、ＭＲＡＭチップ４０１が露出されている。この開口部４０２にはシャッター４０３が設けられており、当該ＭＲＡＭカードの携帯時にＭＲＡＭチップ４０１がシャッター４０３で保護されるようになっている。このシャッター４０３は、外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター４０３を開放してＭＲＡＭチップ４０１を露出させて行う。外部端子４０４はＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【００６４】
図１０及び図１１はそれぞれ、上記ＭＲＡＭカードにデータを転写するための転写装置を示している。図１０はカード挿入型の転写装置の上面図、図１１はその断面図である。エンドユーザの使用する第２ＭＲＡＭカード４５０を、矢印で示すように転写装置５００の挿入部５１０より挿入し、ストッパ５２０で止まるまで押し込む。このストッパ５２０は第１ＭＲＡＭ５５０と第２ＭＲＡＭカード４５０を位置合わせするための部材としても働く。第２ＭＲＡＭカード４５０が所定位置に配置されると、第１ＭＲＡＭデータ書き換え制御部から外部端子５３０に制御信号が供給され、第１ＭＲＡＭ５５０に記憶されたデータが第２ＭＲＡＭカード４５０に転写される。
【００６５】
図１２には、はめ込み型の転写装置を示す。この転写装置は、矢印で示すように、ストッパ５２０を目標に、第１ＭＲＡＭ５５０上に第２ＭＲＡＭカード４５０をはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【００６６】
図１３には、スライド型の転写装置を示す。この転写装置は、ＣＤ−ＲＯＭドライブやＤＶＤドライブと同様に、転写装置５００に受け皿スライド５６０が設けられており、この受け皿スライド５６０が矢印で示すように移動する。受け皿スライド５６０が破線の位置に移動したときに第２ＭＲＡＭカード４５０を受け皿スライド５６０に載置し、第２ＭＲＡＭカード４５０を転写装置５００の内部へ搬送する。ストッパ５２０に第２ＭＲＡＭカード４５０の先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【００６７】
以上第１乃至第３の実施形態と適用例１乃至３を用いて本発明の説明を行ったが、本発明は上記各実施形態や各適用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、大容量化や高集積化が図れ、アクセス速度の高速化も実現出来る磁気ランダムアクセスメモリ及びそのデータ読み出し方法が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ）の要部を抽出して示すもので、読み出し系のコア部を示すブロック図。
【図２】図１に示したＭＲＡＭの読み出し動作時のタイミング図。
【図３】本発明の第２の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ）の要部を抽出して示すもので、読み出し系のコア部を示すブロック図。
【図４】図３に示したＭＲＡＭの読み出し動作時のタイミング図。
【図５】本発明の第３の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ）の要部を抽出して示すもので、読み出し系のコア部を示すブロック図。
【図６】図５に示したＭＲＡＭの読み出し動作時のタイミング図。
【図７】本発明の第１乃至第３の実施形態に係るＭＲＡＭの適用例１について説明するためのもので、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示すブロック図。
【図８】本発明の第１乃至第３の実施形態に係るＭＲＡＭの適用例２について説明するためのもので、携帯電話端末を示すブロック図。
【図９】本発明の第１乃至第３の実施形態に係るＭＲＡＭの適用例３について説明するためのもので、ＭＲＡＭをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す上面図。
【図１０】ＭＲＡＭカードにデータを転写するための転写装置を示す平面図。
【図１１】ＭＲＡＭカードにデータを転写するための転写装置を示す断面図。
【図１２】ＭＲＡＭカードにデータを転写するための、はめ込み型の転写装置を示す断面図。
【図１３】ＭＲＡＭカードにデータを転写するための、スライド型の転写装置を示す断面図。
【図１４】クロスポイント型メモリセルを備えた先願のＭＲＡＭにおけるコア部の等価回路図。
【図１５】クロスポイント型メモリセルを備えた先願のＭＲＡＭにおけるメモリセル部の断面図。
【図１６】階層ビット線構造をクロスポイント型メモリセルに適用した先願のＭＲＡＭにおけるコア部の等価回路図。
【図１７】階層ビット線構造をクロスポイント型メモリセルに適用した先願のＭＲＡＭにおけるメモリセル部の断面図。
【図１８】先願のクロスポイント型メモリセルの読み出し動作について説明するための等価回路図。
【符号の説明】
３１−１〜３１−４…バイアス回路、３２…センスアンプ、３３…カラムデコーダ及びＣＳＬドライバ、３４−１，３４−２…第２のロウデコーダ及び読み出しワード線ドライバ、３５−１，３５−２…第１のロウデコーダ及び読み出しワード線ドライバ、３６…バイアス回路、３７−１，３７−２，３９−１，３９−２…選択回路、３８−１，３８−２…インバータ、ＭＣ１１〜ＭＣ４８…クロスポイント型メモリセル（ＭＴＪ素子）、ＳＢＬ１〜ＳＢＬ８…副ビット線、ＭＢＬ１〜ＭＢＬ４…主ビット線、Ｑ１〜Ｑ８…選択ＭＯＳトランジスタ（スイッチ回路、第１のＭＯＳトランジスタ）、Ｑ１１〜Ｑ１４…ＭＯＳトランジスタ（カラム選択ゲート、第２のＭＯＳトランジスタ）、Ｑ２１〜Ｑ２８…ＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、Ｑ３１〜Ｑ３８…ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、Ｑ４１〜Ｑ４８…Ｎチャネル型ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、Ｑ５１〜Ｑ５８…Ｐチャネル型ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、ＣＳＬ１〜ＣＳＬ４…カラム選択線、ＲＷＬ１〜ＲＷＬ８…読み出し用ワード線（配線層）、ＳＳ１，ＳＳ２…選択線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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