(57)【要約】【課題】  従来、同相帰還回路には高い入力インピーダンスが要求されているが、分圧に用いるインピーダンス素子の抵抗値を大きく設定すると、差動モードの高速動作が妨げられ、同相モードの帰還系の安定性が低下することになる。【解決手段】  全差動増幅器２の同相モードの動作点を規定する制御電圧を出力する同相帰還回路１であって、前記全差動増幅器の２つの出力端ＯＰ，ＯＭにおける電圧を分圧する分圧回路３と、前記分圧回路の出力電圧（ＮＰ）と基準電圧Ｖref（ＮＭ）とを入力とする差動増幅器４とを備え、該差動増幅器の出力電圧を前記全差動増幅器の制御電圧とするように構成する。【選択図】      図３
2004297762.tif 000002
【特許請求の範囲】
【請求項１】
全差動増幅器の同相モードの動作点を規定する制御電圧を出力する同相帰還回路であって、
前記全差動増幅器の２つの出力端における電圧を分圧する分圧回路と、
前記分圧回路の出力電圧と基準電圧とを入力とする差動増幅器とを備え、該差動増幅器の出力電圧を前記全差動増幅器の制御電圧としたことを特徴とする同相帰還回路。
【請求項２】
請求項１に記載の同相帰還回路において、
前記差動増幅器の出力電圧は、任意の符号で増幅または減衰されることを特徴とする同相帰還回路。
【請求項３】
請求項２に記載の同相帰還回路において、
前記差動増幅器の増幅率の符号は、前記全差動増幅器の制御電圧に対する出力同相電圧の伝達関数より、回路の同相モードの帰還系が負帰還系となるように選ばれることを特徴とする同相帰還回路。
【請求項４】
請求項１に記載の同相帰還回路において、前記分圧回路は、
前記全差動増幅器の２つの出力端を分圧する２つのインピーダンス回路と、
該インピーダンス回路で分圧された中点とそれぞれ固定電圧との間に接続される１つ以上の容量素子を備えることを特徴とする同相帰還回路。
【請求項５】
請求項４に記載の同相帰還回路において、
前記インピーダンス回路は、並列接続された抵抗素子および容量素子を備えることを特徴とする同相帰還回路。
【請求項６】
請求項４に記載の同相帰還回路において、前記インピーダンス回路は、前記分圧回路と同等の構成を有し、前記差動増幅器と前記基準電圧の入力端との間に挿入されることを特徴とする同相帰還回路。
【請求項７】
請求項４に記載の同相帰還回路において、前記インピーダンス回路は、前記分圧回路と同等のインピーダンスを示すように構成され、前記差動増幅器と前記基準電圧の入力端との間に挿入されることを特徴とする同相帰還回路。
【請求項８】
請求項４に記載の同相帰還回路において、
同相モードのループ伝達関数における第１の極は、前記分圧回路のインピーダンス回路と前記容量素子に起因する極が支配的な要因となっていることを特徴とする同相帰還回路。
【請求項９】
請求項４に記載の同相帰還回路において、同相モードのループ伝達関数における第１の零点は、前記分圧回路に起因する零点が支配的な要因となっており、単位利得周波数の近傍またはより低周波側に位置していることを特徴とする同相帰還回路。
【請求項１０】
全差動増幅器と、請求項１〜９のいずれか１項に記載の同相帰還回路とを備えることを特徴とする差動演算増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は同相帰還回路および差動演算増幅回路に関し、特に、全差動増幅器の同相モード（コモンモード）の動作点を規定する制御電圧を出力する同相帰還回路に関する。
【背景技術】
【０００２】
従来、全差動増幅器の同相モードの動作点を規定する制御電圧を出力する同相帰還回路が提案されている。すなわち、全差動増幅器は、入力差動電圧を出力差動電圧として増幅する回路であるが、出力同相電圧を制御するための同相帰還回路が必要である。この同相帰還回路は、全差動増幅器の非反転出力（正論理出力）および反転出力（負論理出力）を入力電圧とし、全差動増幅器の同相モードの動作点を制御するための制御電圧を発生する。
【０００３】
従来、同相帰還回路として、全差動増幅器の出力を、分圧回路を介して差動増幅器に入力し、その差動増幅器の出力を全差動増幅器にフィードバックするものが知られている（例えば、特許文献１参照）。また、従来、全差動増幅器の出力（差動出力）を、２個のバッファ回路で受け、そのバッファ回路の出力を分圧回路で分圧して中点電位を得るようにした同相帰還回路（差動演算増幅回路）も提案されている（例えば、特許文献２参照）。
【０００４】
さらに、従来、全差動増幅器の同相信号を正確に所望の電位に固定すると共に、十分高い同相帰還利得を得ることのできる同相帰還回路も提案されている（例えば、特許文献３参照）。また、従来、負荷容量を増加させることなく安定化を図る同相帰還回路も提案されている（例えば、特許文献４参照）。さらにまた、従来、少ない素子数で回路構成を簡略化した同相帰還回路も提案されている（例えば、特許文献５参照）。
【０００５】
【特許文献１】特開昭６１−１０９３０９号公報（図５）
【特許文献２】特許第２８８４８９６号公報（図１，図３）
【特許文献３】特開平６−２３２６５４号公報
【特許文献４】特開平７−７３４０号公報
【特許文献５】特開平７−２７３５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、全差動増幅器の構成として、非常に大きい出力インピーダンスを示すカスコード型の出力段をもつ増幅器が広く用いられており、これにより非常に大きい直流利得を実現している。このような増幅器に用いる同相帰還回路には、高い入力インピーダンスが要求されている。
【０００７】
図１は、従来の同相帰還回路（差動演算増幅回路）の一例を示す回路図である。図１において、参照符号１０１は同相帰還回路、１０２は全差動増幅器、１０３は分圧回路、そして、１０４は差動増幅器を示している。また、参照符号ＩＰおよびＩＭは全差動増幅器１０２の差動（相補）の入力端子、ＯＰおよびＯＭは全差動増幅器１０２の差動の出力端子、そして、ＮＰおよびＮＭは差動増幅器１０４の差動の入力ノードを示している。
【０００８】
図１に示されるように、同相帰還回路１０１は、分圧回路１０３および差動増幅器１０４を備え、そして、分圧回路１０３は、抵抗素子１３１および１３２を備えている。差動増幅器１０４は、ゲートとドレインが共通接続されたｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１４１１および１４１２で構成された能動負荷１４１と、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１４２１および１４２２で構成された差動対１４２と、定電流源１４３とを備えている。ここで、分圧回路１０３の出力は、差動対１４２のトランジスタ１４２１のゲート（ノードＮＰ）に入力され、また、差動対１４２のトランジスタ１４２２のゲート（ノードＮＭ）には、基準電圧Ｖrefが与えられるようになっている。
【０００９】
上記の同相帰還回路１０１において、入力インピーダンスを大きくするために分圧回路１０３の抵抗素子１３１および１３２の抵抗値を大きく設定すると、同相モードの帰還系の位相余裕が小さくなって回路が不安定になる。また、同相モードの帰還系の位相余裕を大きくするために、全差動増幅器１０２の出力端子ＯＰおよびＯＭに固定電位（低電位電源電圧Ｖss）に対する負荷容量１５１および１５２を接続すると、この負荷容量１５１，１５２は差動モードの負荷容量としても機能するため、回路の差動モードの高速動作を妨げることになる。
【００１０】
図２は従来の同相帰還回路の他の例を示す回路図である。図２にいて、参照符号１０６はバッファ回路を示している。
【００１１】
図２に示す従来の同相帰還回路は、高い入力インピーダンスを実現するために、全差動増幅器１０２の出力電圧を一旦バッファ回路１０６で受けた後、そのバッファ回路１０６の出力を用いて同相帰還回路１０１を構成するものである。
【００１２】
すなわち、図２に示されるように、バッファ回路１０６は、全差動増幅器１０２の差動の出力（ＯＰ，ＯＭ）をゲートで受け取るｐＭＯＳトランジスタ１６１，１６２、定電流源１６３，１６４、および、抵抗素子１６５，１６６を備えている。トランジスタ１６１および１６２並びに定電流源１６３および１６４は、高電位電源線（Ｖdd)と低電位電源線（Ｖss）との間にそれぞれ直列に接続され、各トランジスタ１６１，１６２と定電流源１６３，１６４との接続ノードが抵抗素子１６５，１６６を介して合成され、差動対１４２のｎＭＯＳトランジスタ１４２１のゲート（ノードＮＰ）に入力されるようになっている。なお、差動対１４２のトランジスタ１４２２のゲート（ノードＮＭ）には、基準電圧Ｖrefが与えられるようになっている。
【００１３】
この図２に示す従来の同相帰還回路は、回路の安定性に関する課題を解決すると共に、比較的高速に動作させることができるが、バッファ回路１０６を使用するために消費電力が増大するという新たな問題が生じる。さらに、同相帰還回路１０１の入力の電圧範囲は、バッファ回路１０６が正常に動作する範囲でなければならない。すなわち、全差動増幅器１０２の出力（ＯＰ，ＯＭ）の電圧範囲は、バッファ回路１０６が許容する入力電圧範囲に制限されるため、全差動増幅器１０２の差動振幅を制限する必要があり、回路のダイナミックレンジを低下させることになる。
【００１４】
なお、全差動増幅器の出力を同相帰還回路のトランジスタのゲートへ直接入力するような構成に関しては、上述した図２の従来例と同様に、全差動増幅器の出力電圧範囲はこれを入力とする同相帰還回路が許容する入力電圧範囲に制限されることになる。
【００１５】
このように、近年、全差動増幅器の構成として、大きい出力インピーダンスを示すカスコード型の出力段をもつ増幅器が用いられており、同相帰還回路には高い入力インピーダンスが要求されている。そこで、分圧に用いるインピーダンス素子の抵抗値を大きく設定しても、差動モードの高速動作が妨げられることがなく、同相モードの帰還系の安定性を確保することができる同相帰還回路の提供が要望されている。
【００１６】
本発明は、上述した従来の同相帰還回路が有する課題に鑑み、入力電圧範囲が広く、安定かつ低消費電力の同相帰還回路（差動演算増幅回路）の提供を目的とする。
【課題を解決するための手段】
【００１７】
本発明によれば、全差動増幅器の同相モードの動作点を規定する制御電圧を出力する同相帰還回路であって、前記全差動増幅器の２つの出力端における電圧を分圧する分圧回路と、前記分圧回路の出力電圧と基準電圧とを入力とする差動増幅器とを備え、該差動増幅器の出力電圧を前記全差動増幅器の制御電圧としたことを特徴とする同相帰還回路が提供される。
【００１８】
また、本発明によれば、全差動増幅器と、該全差動増幅器の同相モードの動作点を規定する制御電圧を出力する同相帰還回路とを備える差動演算増幅回路であって、前記全差動増幅器の２つの出力端における電圧を分圧する分圧回路と、前記分圧回路の出力電圧と基準電圧とを入力とする差動増幅器とを備え、該差動増幅器の出力電圧を前記全差動増幅器の制御電圧としたことを特徴とする差動演算増幅回路が提供される。
【００１９】
すなわち、全差動増幅器の２つの出力（差動出力）端子間の電圧は、インピーダンス回路により分圧され、また、インピーダンス回路の中点には、固定電位との間に容量素子が接続される。そして、中点が示す同相電圧と基準電圧とを比較する差動対の出力電流は、能動負荷により電圧に変換されて全差動増幅器の制御電圧として与えられる。
【００２０】
これにより、分圧に用いるインピーダンス素子の抵抗値を大きく設定しても、差動モードの高速動作が妨げられることがなく、同相モードの帰還系の安定性を確保することができる。このとき、同相帰還回路における差動対の入力電圧は、インピーダンス素子による分圧回路が検出する同相電圧が帰還により収束する電圧となっており、ほぼ基準電圧に保たれている。そのため、差動対を全差動増幅器の差動振幅によらず正常に動作させることができ、同相帰還回路の入力電圧範囲は差動対により制限されることがなく、全差動増幅回路の出力電圧範囲を広くとることができる。
【００２１】
また、インピーダンス回路を、抵抗素子および容量素子の並列回路により構成することで、同相モードの帰還系の安定性を確保すると共に、同相モードの動作をより高速に動作させることができる。
【００２２】
さらに、分圧回路と同等の構成を有するか、或いは、分圧回路と同等のインピーダンスを示すように構成されたインピーダンス回路を、差動増幅器と基準電圧の入力端との間に挿入することにより、電源雑音に対する耐性を高めることができる。
【発明の効果】
【００２３】
以上、詳述したように、本発明によれば、入力電圧範囲が広く、安定かつ低消費電力の同相帰還回路（差動演算増幅回路）を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係る同相帰還回路（差動演算増幅回路）の各実施例を、添付図面を参照して詳述する。
【実施例１】
【００２５】
図３は本発明に係る同相帰還回路の第１実施例を示す回路図である。図３において、参照符号１は同相帰還回路、２は全差動増幅器、３は分圧回路、そして、４は差動増幅器を示している。
【００２６】
図３に示されるように、同相帰還回路１は、分圧回路３および差動増幅器４を備え、そして、分圧回路３は、インピーダンス素子３１，３２および容量素子３３（３４）を備えている。全差動増幅器２の正論理出力ＯＰは、インピーダンス素子３１を介して差動増幅器４の正論理入力端子ＮＰに供給され、また、全差動増幅器２の負論理出力ＯＭは、インピーダンス素子３２を介して差動増幅器４の正論理入力端子ＮＰに供給されている。なお、参照符号５１および５２は、全差動増幅回路２が駆動する負荷容量を示している。
【００２７】
インピーダンス素子３１および３２の共通接続ノード（差動増幅器４の正論理入力端子ＮＰ）と低電位電源線Ｖssとの間には、容量素子３３が設けられている。ここで、インピーダンス素子３１および３２の共通接続ノード（ＮＰ）と高電位電源線Ｖddとの間に容量素子３４を設けるように構成してもよい。また、インピーダンス素子３１および３２の共通接続ノード（ＮＰ）と中間的なバイアス電圧供給線（なお、中間的なバイアス電圧とは、電源電圧を抵抗分割して得られる電圧や、電流源とトランジスタを使用して生成するバイアス電圧等である。）との間に容量素子を設けることもできる。すなわち、インピーダンス回路３１，３２の分圧された中点（ＮＰ）には、それぞれ固定電圧Ｖss，Ｖdd，或いは，その他のバイアス電圧との間に接続される１つ以上の容量素子を設けることができる。
【実施例２】
【００２８】
図４は本発明に係る同相帰還回路の第２実施例を概略的に示す回路図である。
【００２９】
図４と図３との比較から明らかなように、本第２実施例の同相帰還回路は、上述した第１実施例の同相帰還回路におけるインピーダンス素子３１を、並列接続された抵抗素子３１１および容量素子３１２により構成し、かつ、インピーダンス素子３２を、並列接続された抵抗素子３２１および容量素子３２２により構成するようになっている。
【実施例３】
【００３０】
図５は本発明に係る同相帰還回路の第３実施例を概略的に示す回路図である。
【００３１】
図５と図３との比較から明らかなように、本第３実施例の同相帰還回路は、前述した第１実施例の同相帰還回路のように基準電圧Ｖrefを差動増幅器４の負論理入力端子ＮＭに直接入力するのではなく、インピーダンス回路８を介して負論理入力端子ＮＭに入力するものである。ここで、インピーダンス回路８は、分圧回路３と同様の構成とされ、インピーダンス素子８１，８２および容量素子８３を備えている。なお、インピーダンス素子８１および８２は、これらのインピーダンス素子８１および８２を合成した１つのインピーダンス素子として構成してもよい。また、分圧回路３において、インピーダンス素子３１および３２の共通接続ノード（差動増幅器４の正論理入力端子ＮＰ）と高電位電源線Ｖddとの間に容量素子（３４）を設けるように構成した場合には、インピーダンス回路８においても、差動増幅器４の負論理入力端子ＮＭと高電位電源線Ｖddとの間に容量素子を設けるように構成して対称性を維持した方が好ましい。さらに、例えば、分圧回路３において、差動増幅器４の正論理入力端子ＮＰと中間的なバイアス電圧供給線との間に容量素子を設けた場合には、インピーダンス回路８においても、差動増幅器４の負論理入力端子ＮＭと上記中間的なバイアス電圧供給線との間に容量素子を設けて対称性を維持するのが好ましい。
【００３２】
このように、差動増幅器４の正論理入力端子ＮＰおよび負論理入力端子ＮＭに対して同様の回路（分圧回路３およびインピーダンス回路８）を設けることにより、差動増幅回路４の入力端子ＮＰ，ＮＭに関する入力インピーダンスの周波数特性を整合させ、差動増幅器４の動作の対称性を高くして高周波の電源雑音等に対する回路動作の耐性を向上させることができる。
【実施例４】
【００３３】
図６は本発明に係る同相帰還回路の第４実施例を概略的に示す回路図であり、差動増幅回路４をより詳細に示すものである。
【００３４】
図６に示されるように、差動増幅回路４は、能動負荷４１を構成するゲートとドレインが共通接続されたｐＭＯＳトランジスタ４１１，４１２、差動対４２を構成するｎＭＯＳトランジスタ４２１，４２２、および、電流源４３を備える。
【実施例５】
【００３５】
図７は本発明に係る同相帰還回路の第５実施例を示す回路図であり、上述した図６の第４実施例において、インピーダンス素子３１および３２を抵抗素子で構成し、全差動増幅回路２をｐＭＯＳトランジスタ２１〜２４、ｎＭＯＳトランジスタ１１〜１６および電流源２０を備えたカスコード型の増幅器として構成している。本第５実施例では、出力同相電圧を制御する端子はｐＭＯＳトランジスタ２３および２４の共通のゲート端子であり、差動増幅回路４の出力電圧がトランジスタ２３，２４のバイアス電圧ＶＢ４としてフィードバックされる。なお、参照符号５１および５２は、全差動増幅回路２が駆動する負荷容量を示している。
【００３６】
次に、上述した本第５実施例の同相帰還回路の動作を説明する。
【００３７】
全差動増幅器２の差動出力端ＯＰ，ＯＭは、同相帰還回路１へ入力され、分圧回路３により、全差動増幅器２の２つの出力端ＯＰ，ＯＭにおける電圧を分圧して同相電圧が検出される。この検出された全差動増幅器２の同相電圧および基準電圧Ｖrefは差動増幅回路４に入力され、出力電圧ＶＰ（バイアス電圧ＶＢ４）が全差動増幅回路２にフィードバックされる。すなわち、分圧回路３の出力は、差動対４２のトランジスタ４２１のゲートに供給され、また、基準電圧Ｖrefは、差動対４２のトランジスタ４２２のゲートに与えられ、この差動対４２の出力電流は能動負荷４１（トランジスタ４１１および４１２）で電圧に変換され、ノードＶＰの電圧が制御電圧（トランジスタ２３および２４のバイアス電圧ＶＢ４）として全差動増幅器２にフィードバックされる。
【００３８】
そして、トランジスタ２３および２４は、制御電圧（ＶＢ４）により両方の電流が同時に制御され、これにより全差動増幅器２の出力同相電圧が制御されることになる。すなわち、回路の同相モードの帰還系は負帰還回路を構成し、全差動増幅器２の同相電圧が同相帰還回路１へ入力される基準電圧Ｖrefと等しくなるように帰還がかけられる。
【００３９】
図８は図７の同相帰還回路の変形例を示す回路図である。
【００４０】
図８と図７との比較から明らかなように、本変形例は、上述した第５実施例の差動増幅回路４において、ｎＭＯＳトランジスタ４２１，４２２より成る差動対４２を、ｐＭＯＳトランジスタ４２１’，４２２’を有する差動対４２’で構成し、かつ、ｐＭＯＳトランジスタ４１１，４１２より成る能動負荷４１を、ｎＭＯＳトランジスタ４１１’，４１２’を有する能動負荷４１’で構成し、そして、差動対４２と低電位電源線Ｖssとの間に設けた電流源４３を、差動対４２’と高電位電源線Ｖddとの間に設けた電流源４３’で構成している。なお、差動増幅回路４の出力電圧（ＶＰ）は、トランジスタ１３および１４のバイアス電圧ＶＢ１として全差動増幅回路２にフィードバックされる。
【実施例６】
【００４１】
図９は本発明に係る同相帰還回路の第６実施例を示す回路図である。
【００４２】
図９と図７との比較から明らかなように、本第６実施例の同相帰還回路は、前述した第５実施例の分圧回路３における抵抗素子３１および３２を、それぞれ抵抗素子３１１および３２１並びに容量素子３１２および３２２で構成すると共に、基準電圧Ｖrefを、インピーダンス回路８を介して差動増幅回路２の負論理入力端子ＮＭに与えるようになっている。
【００４３】
すなわち、分圧回路３において、図７の第５実施例の抵抗素子３１（３１１）および３２（３２１）に対して容量素子３１２および３２２を追加することで同相モードの帰還系において分圧回路３が第１の零点を作るために、位相余裕を大きくすることができる。そして、所定の位相余裕を得るために必要な容量素子３３の容量値は、第５実施例と第６実施例とを比較した場合、本第６実施例の方がより小さい容量値とすることができ、同相モードの動作をより一層高速に動作させることが可能になる。
【００４４】
さらに、分圧回路３における容量素子３１２および３２２の容量値に関しては、容量素子３３の１０分の１程度の小さい容量値としても効果が得られる場合が多く、全差動増幅器２の差動モードの動作速度を、それほど劣化させることはない。
【００４５】
差動増幅回路４の負論理入力端子ＮＭには、インピーダンス回路８を介して基準電圧Ｖrefが与えられている。ここで、分圧回路３における抵抗素子３１１および３２１の抵抗値をＲ１およびＲ２とすると共に、インピーダンス回路８における抵抗素子８４の抵抗値をＲ３とする。さらに、分圧回路３における容量素子３１２，３２２および３３の容量値をＣ１，Ｃ２およびＣＰとすると共に、インピーダンス回路８における容量素子８５および８３の容量値をＣ３およびＣＰとすると、Ｒ３＝Ｒ１／２（＝Ｒ２／２）、Ｃ３＝Ｃ１×２（＝Ｃ２×２）、ＣＭ＝ＣＰとなるように設定することにより、インピーダンス回路８が示すインピーダンスを分圧回路３の同相インピーダンスと等しくすることができる。
【００４６】
このように、インピーダンス回路８を追加することにより、差動対４２の２つの入力端子ＮＰ，ＮＭに関する入力インピーダンスの周波数特性をより一層整合させることができ、その結果、差動増幅器４の動作の対称性が高くなって、高周波の電源雑音などに対する回路動作の耐性を向上させることがきる。
【００４７】
図１０は本発明に係る同相帰還回路に使用される容量素子の構成例を概略的に示す図であり、図１０（ａ）はダブルポリシリコン容量を示し、図１０（ｂ）はＭＩＭ（Metal Insulation Metal）容量を示し、図１０（ｃ）はポリシリコン−拡散層容量を示し、そして、図１０（ｄ）はＭＯＳ（Metal Oxide Silicon）容量を示している。
【００４８】
本発明の同相帰還回路に使用される容量素子（例えば、容量素子３３，３４，３１２，３２２，８３，８５）は、図１０（ａ）〜図１０（ｄ）に示されように、様々な構成のものを適用することができる。すなわち、容量素子は、図１０（ａ）に示されるようなダブルポリシリコン容量、図１０（ｂ）に示されるようなＭＩＭ容量、図１０（ｃ）に示されるようなポリシリコン−拡散層容量、或いは、図１０（ｄ）に示されるようなＭＯＳ容量等を適用して構成することができる。ここで、参照符号Ｖ２１，Ｖ２２はビア、Ｃ１１，Ｃ１２；Ｃ３１，Ｃ３２；Ｃ４１，Ｃ４２はコンタクト、ＤＦ３０；ＤＦ４１，ＤＦ４２は拡散層、ＩＳ１０，ＩＳ２０，ＩＳ３０，ＩＳ４０は絶縁層、ＭＴ２１，ＭＴ２２はメタル層、ＰＳ１１，ＰＳ１２；ＰＳ３０；ＰＳ４０はポリシリコン層、そして、ＳＢ３０，ＳＢ４０は基板を示している。
【００４９】
図１０（ａ）に示されるように、ダブルポリシリコン容量は、コンタクトＣ１１に接続されたポリシリコン層ＰＳ１１、コンタクトＣ１２に接続されたポリシリコン層ＰＳ１２、および、これらポリシリコン層ＰＳ１１およびＰＳ１２に挟まれた絶縁層ＩＳ１０により構成される。また、図１０（ｂ）に示されるように、ＭＩＭ容量は、ビアＶ２１に接続されたメタル層ＭＴ２１、ビアＶ２２に接続されたメタル層ＭＴ２２、および、これらメタル層ＭＴ２１およびＭ２２に挟まれた絶縁層ＩＳ２０により構成される。
【００５０】
さらに、図１０（ｃ）に示されるように、ポリシリコン−拡散層容量は、コンタクトＣ３１に接続された基板ＳＢ３０における拡散層ＤＦ３０、コンタクトＣ３２に接続されたポリシリコン層ＰＳ３０、および、これら拡散層ＤＦ３０およびポリシリコン層ＰＳ３０に挟まれた絶縁層ＩＳ３０により構成される。また、図１０（ｄ）に示されるように、ＭＯＳ容量は、コンタクトＣ４１およびＣ４２に接続された基板ＳＢ４０における拡散層Ｄ（ソース領域およびドレイン領域）Ｆ４１およびＤＦ４２の間の基板（チャネル領域）ＣＨ４０、コンタクトＣ４３に接続されたポリシリコン層（ゲート）ＰＳ４０、および、チャネル領域ＣＨ４０およびポリシリコン層ＰＳ４０に挟まれた絶縁層ＩＳ４０により構成される。
【００５１】
なお、容量素子は、図１０（ａ）〜図１０（ｄ）を参照して説明した容量に限定されるものではなく、他に様々なものを適用することができるのはいうまでもない。
【００５２】
以上、説明した実施例はあくまでも本発明の単なる例であり、本発明に係る同相帰還回路は種々の応用が可能である。すなわち、例えば、全差動増幅器２の出力同相電圧を制御するためのトランジスタの属性が各実施例と異なる場合には、例えば、図７に示す第５実施例において出力同相電圧を制御する端子はｐＭＯＳトランジスタ２３および２４の共通のゲート端子であるが、図８に示す変形例のように出力同相電圧を制御する端子をｎＭＯＳトランジスタ１３および１４の共通のゲート端子とした場合には、同相帰還回路１における差動増幅器４を、それぞれのトランジスタの属性を反転させた相補的な回路で構成することで対応が可能である。また、全差動増幅器２について、制御電圧に対する出力同相電圧の伝達関数の符号が、上述した各実施例と反転している場合には、同相帰還回路１が出力する制御電圧として出力ノードＶＰではなく出力ノードＶＭの電圧を供給することで本質的な構成を変えることなく対応することができる。
【００５３】
図１１はループ伝達関数を求めるために使用したシミュレーション系を示す図であり、上述した図７に示す第５実施例の同相帰還回路の周波数特性を示すためのものである。また、図１２は図１１のシミュレーション系により得られたループ伝達関数の周波数特性を示すボード線図である。
【００５４】
図１１は、従来の同相帰還回路の一例を示す図１回路、本発明に係る第５実施例の同相帰還回路を示す図７の回路および本発明に係る第６実施例の同相帰還回路を示す図９の回路を簡略化し、同相モードのループ伝達関数のシミュレーションを行うための系を示すものであり、一巡する伝達関数を求めるために、差動増幅回路４，１０４の負論理入力端子ＮＰのノードを分割してノードＮＰ’およびノードＩＮの２つに分け、ノードＩＮを入力としたときのノードＮＰの応答をシミュレーションした。そして、求めたループ伝達関数を、図１２のようにボード線図としてプロットした。
【００５５】
ここで、図１２（ａ）は利得と周波数の関係を示し、また、図１２（ｂ）は位相と周波数の関係を示している。なお、図１２（ａ）および図１２（ｂ）において、曲線Ｌ１１およびＬ２１は図１の同相帰還回路で出力負荷容量が小さい場合の特性を示し、また、曲線Ｌ１２およびＬ２２は図１の同相帰還回路で出力負荷容量が大きい場合の特性を示す。また、図１２（ａ）および図１２（ｂ）において、曲線Ｌ１３およびＬ２３は図７に示す本第５実施例の同相帰還回路の特性を示し、また、曲線Ｌ１４およびＬ２４は図９に示す本第６実施例の同相帰還回路の特性を示す。
【００５６】
図１１において、ｐＭＯＳトランジスタ２００は、例えば、図７の全差動増幅回路２におけるｐＭＯＳトランジスタ２３（２４）に対応し、容量素子５００は、負荷容量５１，５２に対応し、そして、抵抗素子３０１および容量素子３０２は、例えば、図７の同相帰還回路１の分圧回路３における抵抗素子３１，３２に対応する。ここで、容量素子（負荷容量）５００の容量値をＣＬとし、抵抗素子（出力抵抗）５０１の抵抗値をＲＬとし、抵抗素子３０１の抵抗値をＲ１０とし、容量素子３０２の容量値をＣ１０とし、そして、容量素子３０３（図７の回路においては分圧回路３の容量素子３３およびノードＮＰの寄生容量に対応し、また、図１の回路においては、ノードＮＰの寄生容量に対応する）の容量値をＣＰとする。なお、比較のために、例えば、図１の回路において、負荷容量１５１および１５２の容量値をＣＬＰおよびＣＬＭとし、抵抗素子１３１および１３２の抵抗値をＲ１およびＲ２とする。
【００５７】
図１１のシミュレーション系において、負荷容量５００の容量値（出力負荷容量）ＣＬを、ＣＬ＝１ｐＦ（ここで、ＣＬ＝ＣＬＰ＋ＣＬＭ）とし、出力抵抗５０１の抵抗値ＲＬを、ＲＬ＝１／２π［ＭΩ］（例えば、図１における全差動増幅回路１０２の差動出力ＯＰ，ＯＭの出力抵抗を合成したものに対応）とした。従って、例えば、抵抗素子３０１の抵抗値Ｒ１０（図１における抵抗素子１３１および１３２の抵抗値Ｒ１およびＲ２の合成抵抗）は、Ｒ１０＝１／２π［ＭΩ］となる。
【００５８】
そして、まず、図１に示す従来の同相帰還回路１０１において、ＣＬ＝１ｐＦ，Ｃ１０＝０ｐＦ，ＣＰ＝０．１ｐＦとし、出力負荷容量が小さい場合のシミュレーションを行って曲線Ｌ１１およびＬ２１を得た。ここで、容量値ＣＰ＝０．１ｐＦは、ノードＮＰ（ＮＰ’）の寄生容量に対応する。なお、同相ループの直流利得（ＤＣゲイン）は、６０ｄＢとした。
【００５９】
図１の従来の同相帰還回路１０１で出力負荷容量が小さい場合のシミュレーション結果において、図１２（ｂ）の曲線Ｌ２１に示されるように、図１１に示す回路のノードＮＯに起因する第１の極Ｐ１１が１ＭＨｚ付近に存在し、また、ノードＮＰに起因する第２の極Ｐ１２が１０ＭＨｚ付近に存在するような位相−周波数特性になっている。さらに、図１２（ａ）の曲線Ｌ１１および図１２（ｂ）の曲線Ｌ２１に示されるように、利得（ゲイン）が０ｄＢとなる周波数（約１００ＭＨｚ）において、位相は既にマイナスになっており、位相余裕がなく回路が不安定であることが分かる。
【００６０】
また、図１の従来の同相帰還回路１０１で出力負荷容量が大きい場合、すなわち、約５０度の位相余裕（なお、回路の構成・用途によって、必要な位相余裕は様々であるが、例として５０度の位相余裕を考える）を持たせて系を安定させるために出力負荷容量を大きくし（ＣＬ＝１００ｐＦとし）、出力負荷容量が大きい場合のシミュレーションを行って曲線Ｌ１２およびＬ２２を得た。
【００６１】
図１の従来の同相帰還回路１０１で出力負荷容量が大きい場合のシミュレーション結果においては、図１２（ａ）の曲線Ｌ１２および図１２（ｂ）の曲線Ｌ２２に示されるように、ゲインが０ｄＢとなる周波数（１０ＭＨｚ弱）において、位相が約５０度になっており、位相余裕が得られていることが分かる。すなわち、この状態では、図１２（ｂ）の曲線Ｌ２２に示されるように、ノードＮＯに起因する第１の極Ｐ２１はおよそ１０ｋＨｚの位置に移動し、また、この第１の極Ｐ２１がノードＮＰに起因する第２の極Ｐ２２からずっと低周波側に来ることで、系の位相が１８０度回転する前にゲインが十分に下げられるという効果が得られる。
【００６２】
しかしながら、ＣＬ＝１００ｐＦとして出力負荷容量を大きくすると、前述したように、この出力負荷容量が差動モードの出力負荷としても作用してしまうため、回路の差動モードの高速動作が妨げられることになる。
【００６３】
次に、本発明に係る第５実施例の同相帰還回路のシミュレーションでは、出力負荷容量ＣＬを、ＣＬ＝１ｐＦに戻し、分圧回路３における容量素子３３の容量値ＣＰを、ＣＰ＝２５０ｐＦとしてシミュレーションを行い、曲線Ｌ１３およびＬ２３を得た。
【００６４】
図７の本発明に係る第５実施例の同相帰還回路のシミュレーション結果においては、図１２（ａ）の曲線Ｌ１３および図１２（ｂ）の曲線Ｌ２３に示されるように、ゲインが０ｄＢとなる周波数（１ＭＨｚ強）において、約５０度の位相余裕が得られていることが分かる。このとき、ノードＮＰに起因する第１の極Ｐ３１はおよそ１ｋＨｚ強の位置に移動し、また、ノードＮＯに起因する第２の極Ｐ３２からずっと低周波側に来ており、系の位相が１８０度回転する前にゲインが十分に下げられるという効果が得られる。
【００６５】
最後に、本発明に係る第６実施例の同相帰還回路のシミュレーションでは、負荷容量ＣＬを、ＣＬ＝１ｐＦとし、分圧回路３における容量Ｃ１０（すなわち、図９における分圧回路３の容量素子３１２，３２２の容量値Ｃ１，Ｃ２の和）とし、そして、分圧回路３における容量素子３３の容量値ＣＰを、ＣＰ＝２５０ｐＦとしてシミュレーションを行い、曲線Ｌ１３およびＬ２３を得た。
【００６６】
図８の本発明に係る第６実施例の同相帰還回路１のシミュレーション結果においては、図１２（ａ）の曲線Ｌ１４および図１２（ｂ）の曲線Ｌ２４に示されるように、ゲインが０ｄＢとなる周波数（１００ＭＨｚ弱）よりも低い周波数において、位相の最小値（Ｍ４）は１０ＭＨｚ弱における約５０度となっており、これだけの位相余裕が得られることが分かる。
【００６７】
また、図９に示す第６実施例では、図１の従来の同相帰還回路で出力負荷容量を大きくした場合、並びに、図７に示す第５実施例に比較して、ゲインが高い周波数まで伸びており、より一層高速な同相モードの動作が可能であることが分かる。ここで、支配的な２つの極であるノードＮＰに起因する極Ｐ４１およびノードＮＯに起因する極Ｐ４２は、それぞれほぼ４００ＫＨｚおよび２ＭＨｚの位置に存在しており、そして、およそ１０ＭＨｚの位置に抵抗素子３０１および容量素子３０２に起因する零点Ｚ４が存在し、位相を戻そうとする効果が得られる。さらに、高周波側で再び位相が減少しているのは、差動増幅回路４の内部の極など、系のより高周波側の極による影響である。
【００６８】
次に、本発明に係る同相帰還回路における同相モードの帰還系の安定性について、帰還系のループ伝達関数をもとに考える。
【００６９】
例えば、図７に示す第５実施例において、分圧回路３における抵抗素子３１および３２の抵抗値Ｒ１およびＲ２は、全差動増幅器２の出力抵抗（Ｒｏ）に比べて比較的小さい場合、ループ伝達関数の第１の極については全差動増幅器２の出力端に起因する極が支配的な要因であり、第２以降の極は比較的高い周波数領域に存在するため、位相余裕が大きく回路は安定である。
【００７０】
しかしながら、同相帰還回路の入力インピーダンスを高くするために、抵抗値Ｒ１およびＲ２を大きく設定すると、差動対４２の一方の入力であるノードＮＰに起因する極の周波数が低くなり、第１の極と第２の極が周波数領域で近づき、回路の同相モードの帰還系の安定性が低下する。
【００７１】
そこで、本発明に係る同相帰還回路の各実施例では、分圧回路３に容量素子３３（３４）を追加することにより、ノードＮＰに起因する極を低周波数側に移動させ、ループ伝達関数の第１の極において端子ＮＰに起因する極が支配的な要因であるようにして、同相モードの帰還系を安定化することができる。
【００７２】
なお、追加した容量素子３３（３４）は、全差動増幅器２の出力を分圧する分圧回路３の中点（ノードＮＰ）に接続されているため、差動モードの負荷容量にはならない。従って、この容量素子３３（３４）により全差動増幅回路２の差動モードの動作速度が損なわれることはない。
【００７３】
さらに、本発明に係る同相帰還回路の各実施例において、差動対４２の一方の入力端子（ノードＮＰ）の電圧は、同相モードの負帰還回路により常に他方の入力端子（ノードＮＭ）の基準電圧Ｖrefの近くに保持されるため、差動対４２の入力電圧の変動は非常に小さい。従って、差動対４２を全差動増幅器２の差動振幅によらず常に正常に動作させることができ、同相帰還回路１の入力電圧範囲が制限されることはない。
【００７４】
（付記１）  全差動増幅器の同相モードの動作点を規定する制御電圧を出力する同相帰還回路であって、
前記全差動増幅器の２つの出力端における電圧を分圧する分圧回路と、
前記分圧回路の出力電圧と基準電圧とを入力とする差動増幅器とを備え、該差動増幅器の出力電圧を前記全差動増幅器の制御電圧としたことを特徴とする同相帰還回路。
【００７５】
（付記２）  付記１に記載の同相帰還回路において、
前記差動増幅器は、前記分圧回路の中点の電圧と前記基準電圧とを入力とすることを特徴とする同相帰還回路。
【００７６】
（付記３）  付記１に記載の同相帰還回路において、
前記差動増幅器の出力電圧は、任意の符号で増幅または減衰されることを特徴とする同相帰還回路。
【００７７】
（付記４）  付記３に記載の同相帰還回路において、
前記差動増幅器の増幅率の符号は、前記全差動増幅器の制御電圧に対する出力同相電圧の伝達関数より、回路の同相モードの帰還系が負帰還系となるように選ばれることを特徴とする同相帰還回路。
【００７８】
（付記５）  付記１に記載の同相帰還回路において、前記分圧回路は、
前記全差動増幅器の２つの出力端を分圧する２つのインピーダンス回路と、
該インピーダンス回路で分圧された中点とそれぞれ固定電圧との間に接続される１つ以上の容量素子を備えることを特徴とする同相帰還回路。
【００７９】
（付記６）  付記５に記載の同相帰還回路において、前記分圧回路は、
前記インピーダンス回路で分圧された中点と低電位電源線との間に接続された容量素子を備えることを特徴とする同相帰還回路。
【００８０】
（付記７）  付記５に記載の同相帰還回路において、前記分圧回路は、
前記インピーダンス回路で分圧された中点と高電位電源線との間に接続された容量素子を備えることを特徴とする同相帰還回路。
【００８１】
（付記８）  付記５に記載の同相帰還回路において、
前記インピーダンス回路は、並列接続された抵抗素子および容量素子を備えることを特徴とする同相帰還回路。
【００８２】
（付記９）  付記５に記載の同相帰還回路において、前記インピーダンス回路は、前記分圧回路と同等の構成を有し、前記差動増幅器と前記基準電圧の入力端との間に挿入されることを特徴とする同相帰還回路。
【００８３】
（付記１０）  付記５に記載の同相帰還回路において、前記インピーダンス回路は、前記分圧回路と同等のインピーダンスを示すように構成され、前記差動増幅器と前記基準電圧の入力端との間に挿入されることを特徴とする同相帰還回路。
【００８４】
（付記１１）  付記５に記載の同相帰還回路において、
同相モードのループ伝達関数における第１の極は、前記分圧回路のインピーダンス回路と前記容量素子に起因する極が支配的な要因となっていることを特徴とする同相帰還回路。
【００８５】
（付記１２）  付記５に記載の同相帰還回路において、同相モードのループ伝達関数における第１の零点は、前記分圧回路に起因する零点が支配的な要因となっており、単位利得周波数の近傍またはより低周波側に位置していることを特徴とする同相帰還回路。
【００８６】
（付記１３）  付記１〜１２のいずれか１項に記載の同相帰還回路において、
前記差動増幅器は、差動対および能動負荷を備え、該能動負荷が出力する電圧を前記全差動増幅器の制御電圧としたことを特徴とする同相帰還回路。
【００８７】
（付記１４）  全差動増幅器と、付記１〜１３のいずれか１項に記載の同相帰還回路とを備えることを特徴とする差動演算増幅回路。
【産業上の利用可能性】
【００８８】
本発明は、全差動増幅器の同相モード（コモンモード）の動作点を規定する制御電圧を出力し、高い入力インピーダンスが要求される同相帰還回路に適用することができる。この同相帰還回路は、分圧に用いるインピーダンス素子の抵抗値を大きく設定しても、差動モードの高速動作が妨げられることがなく、同相モードの帰還系の安定性を確保することができる。
【図面の簡単な説明】
【００８９】
【図１】従来の同相帰還回路の一例を示す回路図である。
【図２】従来の同相帰還回路の他の例を示す回路図である。
【図３】本発明に係る同相帰還回路の第１実施例を概略的に示す回路図である。
【図４】本発明に係る同相帰還回路の第２実施例を概略的に示す回路図である。
【図５】本発明に係る同相帰還回路の第３実施例を概略的に示す回路図である。
【図６】本発明に係る同相帰還回路の第４実施例を概略的に示す回路図である。
【図７】本発明に係る同相帰還回路の第５実施例を示す回路図である。
【図８】図７の同相帰還回路の変形例を示す回路図である。
【図９】本発明に係る同相帰還回路の第６実施例を示す回路図である。
【図１０】本発明に係る同相帰還回路に使用される容量素子の構成例を概略的に示す図である。
【図１１】ループ伝達関数を求めるために使用したシミュレーション系を示す図である。
【図１２】図１１のシミュレーション系により得られたループ伝達関数の周波数特性を示すボード線図である。
【符号の説明】
【００９０】
１…同相帰還回路
２…全差動増幅器
３…分圧回路
４…差動増幅器
８…インピーダンス回路
２０，４３…定電流源
３１，３２…インピーダンス素子（抵抗素子）
３３，３４，８３…容量素子
４１，４１’…能動負荷
４２，４２’…差動対
５１，５２…負荷容量
Ｃ１１，Ｃ１２；Ｃ３１，Ｃ３２；Ｃ４１，Ｃ４２…コンタクト
ＣＨ４０…チャネル領域
ＤＦ３０；ＤＦ４１，ＤＦ４２…拡散層
ＩＳ１０，ＩＳ２０，ＩＳ３０，ＩＳ４０…絶縁層
ＭＴ２１，ＭＴ２２…メタル層
ＰＳ１１，ＰＳ１２；ＰＳ３０；ＰＳ４０…ポリシリコン層
ＳＢ３０，ＳＢ４０…基板
Ｖ２１，Ｖ２２…ビア
【図１】
2004297762.tif 000003
【図２】
2004297762.tif 000004
【図３】
2004297762.tif 000005
【図４】
2004297762.tif 000006
【図５】
2004297762.tif 000007
【図６】
2004297762.tif 000008
【図７】
2004297762.tif 000009
【図８】
2004297762.tif 000010
【図９】
2004297762.tif 000011
【図１０】
2004297762.tif 000012
【図１１】
2004297762.tif 000013
【図１２】
2004297762.tif 000014