(57)【要約】【課題】位相および／または周波数の異なる複数の内部クロック信号を正確かつ安定に生成する。【解決手段】基本クロック信号（ＢＣＬＫ）に位相同期した内部クロック信号（ＣＬＫ１）を生成する発振器（３）に対する動作制御信号（Ｉｒｅｆ）を、第２の内部クロック発生回路（１０）に与える。この第２の内部クロック発生回路においては、この与えられた動作制御信号を基準として、同期対象信号（ＤＡＴＡ）と第２の内部クロック信号との位相／周波数差を調整する制御信号を生成して第２の内部クロック信号の位相／周波数を調整する。【選択図】        図６
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【特許請求の範囲】
【請求項１】
基本クロック信号に同期した第１の内部クロック信号を生成する第１の内部クロック発生回路を備え、前記第１の内部クロック発生回路は、前記基本クロック信号と前記第１の内部クロック信号との位相差を検出し、該位相差に応じた第１の制御信号を生成する第１の位相差検出回路と、前記位相差検出回路の出力する第１の制御信号に従ってその動作速度が決定されて、該動作速度に応じて動作して前記基本クロック信号に対応するクロック信号を前記第１の内部クロック信号として生成する第１のクロック生成回路とを含み、
同期対象信号と同期した第２の内部クロック信号を生成する第２の内部クロック発生回路を備え、前記第２の内部クロック発生回路は、前記同期対象信号と前記第２の内部クロック信号との位相差を検出し、該位相差に応じた位相誤差信号を生成する第２の位相差検出回路と、前記第１の制御信号に対応する信号と前記位相誤差信号とに少なくとも従って第２の制御信号を生成する制御回路、および、前記制御回路の出力する第２の制御信号に従って動作速度が決定され、該動作速度に応じて動作して前記同期対象信号に対応する信号を前記第２の内部クロック信号として生成する第２のクロック生成回路を含む、半導体装置。
【請求項２】
前記第２の内部クロック発生回路は、さらに、
前記第２の内部クロック信号と前記同期対象信号との周波数差を検出し、該周波数差に応じた周波数誤差信号を生成して前記制御回路へ与える周波数差検出回路を備え、
前記制御回路は、前記周波数誤差信号と前記位相誤差信号と前記第１の制御信号に応じた信号とに従って前記第２の制御信号を生成する、請求項１記載の半導体装置。
【請求項３】
前記第１および第２のクロック生成回路は、電流制御発振回路であり、前記第１および第２の制御信号は、前記第１および第２のクロック生成回路の動作電流量を調整する、請求項１記載の半導体装置。
【請求項４】
前記第１および第２のクロック生成回路は、電圧制御発振回路であり、
前記第１および第２の制御信号は、前記第１および第２のクロック生成回路の電圧制御発振回路の制御電圧として用いられる、請求項１記載の半導体装置。
【請求項５】
前記制御回路は、前記第１の制御信号を前記第１の制御信号に対応する信号として受ける、請求項１記載の半導体装置。
【請求項６】
前記制御回路は、前記第１の制御信号と前記位相誤差信号との加算を行なう加算回路を備える、請求項５記載の半導体装置。
【請求項７】
前記第１の制御信号を所定の係数で乗算して前記制御回路へ前記第１の制御信号に対応する信号として与える乗算回路をさらに備える、請求項１記載の半導体装置。
【請求項８】
前記制御回路は、前記第１の制御信号と前記位相誤差信号とを加算する加算回路を備える、請求項７記載の半導体装置。
【請求項９】
前記制御回路は、前記第１の制御信号を前記第１の制御信号に対応する信号として受け、前記第１の制御信号と前記位相誤差信号と前記周波数誤差信号の加算を行なう加算回路を備える、請求項２記載の半導体装置。
【請求項１０】
前記第１の制御信号を所定の係数で乗算して前記制御回路へ前記第１の制御信号に対応する信号として与える乗算回路をさらに備え、
前記制御回路は、前記乗算回路の出力信号と前記位相誤差信号と前記周波数誤差信号とを受ける加算回路を備える、請求項２記載の半導体装置。
【請求項１１】
前記第１および第２のクロック生成回路は、それぞれ、遅延回路を備え、
前記第１および第２の制御信号は、前記第１および第２のクロック生成回路の遅延回路の遅延量を調整する、請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部クロック信号に位相同期した内部クロック信号を発生する回路を内蔵する半導体装置に関し、特に、複数の少なくとも位相の異なる内部クロック信号を発生する半導体装置に関する。
【０００２】
【従来の技術】
クロック同期型装置においては、データの転送および処理などが、クロック信号に同期して行なわれる。このようなクロック同期型装置においては、通常、外部からのたとえばシステムクロックに同期する内部クロック信号を生成し、この内部クロック信号に同期して各種内部動作を行なう。たとえば、通信分野においては、受信データからクロック信号を再生して内部クロック信号を生成し、この内部クロック信号に同期して受信データの処理を行ない、またデータ送信時においては、クロック信号に同期してデータを送信する。
【０００３】
また、クロック同期型半導体記憶装置においては、クロック信号に同期して外部からのデータ、制御信号およびアドレス信号の取込みを行ない、また、クロック信号に同期してデータを転送する。このクロック同期動作のために、内部で外部クロック信号に同期した内部クロック信号を生成し、この内部クロック信号に同期して信号／データの取込みおよび出力転送が行われる。
【０００４】
このような外部クロック信号などの基準クロック信号に位相同期した内部クロック信号を生成する回路として、ＰＬＬ（位相同期回路）が一般に用いられる。ＰＬＬ回路においては、基準クロック信号と内部クロック信号との位相を比較し、その位相差に応じた信号をチャージャポンプを用いて生成する。このチャージャポンプの出力信号は、通常、容量素子の充電電圧により与えられ、このチャージャポンプの出力信号に従って発振回路の発振周波数が調整される。基準クロック信号と内部クロック信号の位相とが一致した場合、チャージャポンプの出力信号が一定となり、発振回路が一定の発振周波数で発振する。この発振回路の出力信号を、内部クロック信号として利用する。
【０００５】
発振回路としては、制御電流により発振周波数が調整される電流制御型発振回路と、制御電圧により発振周波数が調整される電圧制御型発振回路がある。
【０００６】
ＰＬＬ回路においては、ジッタなどの影響を受けることなく正確に基準クロック信号に位相同期した内部クロック信号を生成する必要がある。種々の用途に応じて、ＰＬＬ回路の帯域幅および過渡応答特性を変更する構成が、特許文献１（特開昭６３−８７０１９号公報）において示されている。この特許文献１の構成においては、同一の入力信号を受ける２つの位相同期回路を用い、一方の位相同期回路の出力する発振制御信号を他方の位相同期回路に伝達する。他方の位相同期回路で、この発振制御信号を混合して、その発振周波数を調整して内部クロック信号を生成する。
【０００７】
この特許文献１においては、第１の位相同期回路の位相を比較結果を、減衰器および反転器を介して第２の位相同期回路へ与える。第２の位相同期回路においては、この第２の位相比較器の出力信号と与えられた第１の位相比較器から減衰器および反転器を介して転送された信号とを加算して、発振制御信号を生成している。減衰比を受信信号条件に応じて変更することにより、この位相同期回路の閉ループ伝達特性の次数を調整する。すなわち、減衰比を０とした場合、閉ループ伝達特性を２次特性とし、減衰比が１のときに、この位相同期回路の閉ループ伝達関数を４次特性の関数とする。この減衰比０により、広帯域として過渡応答特性を改善し、また、減衰比を１とすることにより、狭帯域でジッタに対する抑圧効果を高くすることを図る。
【０００８】
【特許文献１】
特開昭６３−８７０１９号公報
【０００９】
【発明が解決しようとする課題】
上述の特許文献１の構成においては、クロック信号が第１および第２の位相同期回路に共通に与えられる。第１の位相同期回路の位相比較結果が、減衰器および反転器を介して第２の位相同期回路へ与えられ、この第２の位相同期回路における基本クロック信号と出力クロック信号の位相比較結果が、第１の位相同期回路から与えられた位相比較結果と加算され、ループフィルタを介して電圧制御発振回路へこの加算結果が与えられる。このループフィルタを介して与えられた加算結果に従って、第２の位相同期回路の電圧制御発振回路の発振周波数が調整されて、出力クロック信号が生成される。
【００１０】
したがって、この特許文献１の構成においては、基本クロック信号から１種類の内部クロック信号を生成するために、２つの位相同期回路が用いられている。半導体装置内部において、１種類の内部クロック信号のみが使用される場合には、この特許文献１の構成でも、エリアペナルティはあるものの利用可能である。
【００１１】
しかしながら、半導体装置においては、位相および／または周波数が基本クロック信号と少し異なる複数の内部クロック信号が必要な場合がある。このような場合としては、例えば、半導体装置に対して入力される信号に同期して内部クロック信号を生成し、この内部クロック信号に従って入力信号を処理するとともに、基本クロック信号に従って出力信号を送信する場合がある。入力信号（データ）は、送信側において基本クロック信号から生成される送信クロック信号に基づいて生成される。したがって、この信号／クロック伝送路における伝達特性により、入力信号の位相／周波数が基本クロック信号よりもずれる。特に、半導体装置内においてクロックバッファ回路により内部基本クロック信号が生成され、各データ／信号の取込みを入力バッファで行なう場合、内部でのクロック伝播遅延を考慮する必要がある。このため、入力信号を正確に処理するために、この入力信号に同期したクロック信号を生成する必要がある。
【００１２】
また、外部から転送されるデータ／信号が、外部装置の動作特性などにより、装置毎に異なる速度で転送される場合、これらのデータ／信号に同期した内部信号を生成して、データ／信号を取込むことが要求される。この場合、各信号／データの位相／周波数は近いものの、正確にこれらの信号／データを取込むためには、１つのＰＬＬ回路からの内部クロック信号を利用することはできない。特に高速のクロック信号に同期して転送が行われる場合、少しの位相／周波数のずれの影響が大きく現れて、正確名信号／データの取り込みを行なうのが困難になる。
【００１３】
このような信号／データの取込みを行なう方法として、各同期対象信号に対して位相同期回路を設けて、それぞれ、対応の同期対象信号に同期した内部クロック信号を生成することが考えられる。
【００１４】
このような複数の位相同期回路を設ける場合、複数の位相同期回路は個々に独立に、位相同期動作を行なう。したがって、１つの位相同期回路の発振周波数が安定している場合においては、別の位相同期回路の発振周波数が安定しているとは限らないため、これらの複数の位相同期回路すべての発振周波数が安定するまでに長時間を要するという問題がある。
【００１５】
また、これらの複数の位相同期回路において処理信号の周波数が異なる場合、個々に、位相同期回路を設けた場合、個々の位相同期回路の動作特性を同一とするために、それぞれに、周波数調整回路を設ける必要があり、内部クロック信号を発生する回路の占有面積が増大する。
【００１６】
それゆえ、この発明の目的は、小占有面積で正確に、複数種類の内部クロック信号を生成することのできる半導体装置を提供することである。
【００１７】
この発明の他の目的は、安定に、複数種類の位相／周波数の異なる内部クロック信号を安定に生成することのできる半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
この発明に係る半導体装置は、基本クロック信号に同期した第１の内部クロック信号を生成する第１の内部クロック発生回路と、同期対象信号と同期した第２の内部クロック信号を生成する第２の内部クロック発生回路とを含む。
【００１９】
第１の内部クロック発生回路は、基本クロック信号と第１の内部クロック信号との位相差を検出し、該位相差に応じた第１の制御信号を生成する位相差検出回路と、この位相差検出回路の出力する第１の制御信号に従って動作速度が決定されて、該動作速度に応じて動作して基本クロック信号に対応する信号を第１の内部クロック信号として生成する第１のクロック生成回路とを含む。
【００２０】
第２の内部クロック発生回路は、同期対象信号と第２の内部クロック信号との位相差を検出し、その位相差に応じた位相誤差信号を生成する第２の位相差検出回路と、第１の制御信号に対応する信号と位相誤差信号とに少なくとも従って第２の制御信号を生成する制御回路と、この制御回路の出力する第２の制御信号に従って動作速度が決定され、該動作速度で動作して同期対象信号に対応する信号を第２の内部クロック信号として生成する第２のクロック生成回路を含む。
【００２１】
第１の内部クロック発生回路のクロック制御信号を、第２の内部クロック発生回路へ与え、この第２の内部クロック発生回路において、この第１の内部クロック発生回路から与えられた第１の制御信号を参照して、第２のクロック生成回路の動作速度を制御する信号を生成している。したがって、この第２の内部クロック発生回路においては、第１の内部クロック発生回路の生成するクロック信号の周波数／位相の領域で動作して内部クロック信号を生成し、ついで同期対象信号と出力クロック信号との位相差／周波数差に従って最終的に第２の内部クロック信号の周波数／位相を設定している。したがって、この同期対象信号と基本クロック信号との位相／周波数が異なる場合においても、高速でかつ正確に、第２の内部クロック発生回路において、同期対象信号に同期した第２の内部クロック信号を生成することができる。
【００２２】
また、第１の内部クロック発生回路において安定にクロック生成状態となったとき、高速で、第２の内部クロック発生回路が同期状態となり、安定に複数の内部クロック信号を生成することができる。また、内部クロック信号の安定化タイミングは相互に関連しており、個々に内部クロック信号を生成する場合に較べて、内部クロック信号の安定化を速いタイミングで実現することができる。
【００２３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の構成を概略的に示す図である。図１において、この半導体装置は、基本クロック信号ＢＣＬＫに同期した第１の内部クロック信号ＣＬＫ１を生成する第１の内部クロック発生回路１と、同期対象信号である外部データＤＡＴＡに同期した第２の内部クロック信号ＣＬＫ２を生成する第２の内部クロック発生回路１０を含む。
【００２４】
基本クロック信号ＢＣＬＫは、この半導体装置における基本クロック信号であり、外部データＤＡＴＡは、その位相が、この基本クロック信号ＢＣＬＫに対し少しずれている。
【００２５】
第１の内部クロック信号ＣＬＫ１は、この半導体装置においてデータの出力および内部処理などのために用いられる。第２の内部クロック信号ＣＬＫ２は、外部データＤＡＴＡを処理する回路において用いられる。外部データＤＡＴＡは、たとえば、通信システムにおける外部からのデータ（またはパケット）であり、この外部データＤＡＴＡに同期した第２の内部クロック信号ＣＬＫ２を抽出して、第２の内部クロック信号ＣＬＫ２に同期して外部データＤＡＴＡを取込んで正確に処理する。
【００２６】
第１および第２の内部クロック発生回路１および１０は、動作特性が実質的に同一であり、同一半導体チップ上に形成される。
【００２７】
第１の内部クロック発生回路１は、基本クロック信号ＢＣＬＫと第１の内部クロック信号ＣＬＫ１の位相比較を行ない、その位相比較結果に従って基準電流（第１の制御信号）Ｉｒｅｆを生成する位相差検出回路２と、この位相差検出回路２の出力する基準電流Ｉｒｅｆに従って発振周波数が決定されて発振動作を行ない、第１の内部クロック信号ＣＬＫ１を生成する電流制御発振器（第１の内部クロック生成回路）３を含む。
【００２８】
位相差検出回路２は、基本クロック信号ＢＣＬＫと第１の内部クロック信号との位相を比較する位相比較器と、この位相比較器の出力信号に従ってチャージポンプ動作を行なって位相差を示す信号を生成するチャージポンプとを含む。このチャージポンプの出力信号に基づいて基準電流Ｉｒｅｆが生成される。従って、この位相差検出回路１は、基準電流生成回路を含む。また、低域成分を除去するループフィルタも、この位相差検出回路１において設けられる。
【００２９】
この第１の内部クロック発生回路は、位相ロックループ（ＰＬＬ）を構成する。電流制御発振器３および位相差検出回路２で構成されるＰＬＬ回路の構成自体は、図１に示すブロックレベルでは従来の回路と同様である。
【００３０】
基準電流Ｉｒｅｆは、電流制御発振器３の動作電流を決定する。第１の内部クロック発生回路１の生成する基準電流情報Ｉｒｅｆは、乗算器２０により、係数αを乗算されて、参照基準電流α・Ｉｒｅｆに変換されて第２の内部クロック発生回路１０へ与えられる。
【００３１】
第２の内部クロック発生回路１０は、同期対象の外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２との位相比較を行ない、その位相比較結果に従った基準電流情報を生成する位相差検出回路１２と、乗算器２０からの参照基準電流α・Ｉｒｅｆと位相差検出回路１２の出力する基準電流情報とを加算する電流加算回路１１と、電流加算回路１１の出力電流（第２の制御信号）に従って発振周波数が決定されて発振動作を行ない、第２の内部クロック信号ＣＬＫ２を生成する電流制御発振器（第２の内部クロック生成回路）１３を含む。
【００３２】
位相差検出回路１２は、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２との位相の比較を行なう位相比較器と、この位相比較器の出力信号に従ってチャージポンプ動作を行なって、位相誤差信号を生成するチャージポンプとを含む。位相差検出回路１２の構成は、位相差検出回路２の構成と同様であり、チャージポンプの出力電圧に従って位相誤差信号ＩｒｅｆＰを生成する。
【００３３】
乗算器２０の係数αは、本実施の形態１においては、１よりも小さい係数である。電流制御発振器３および１３は、同一の動作特性を有する。したがって、位相差検出回路１２の非動作時においては、電流制御発振器１３は、参照基準電流α・Ｉｒｅｆを動作電流として発振動作を行なうために、第２の内部クロック信号ＣＬＫ２の発振周波数は、第１の内部クロック信号ＣＬＫ１の発振周波数よりも低い。
【００３４】
図２は、図１に示す電流制御発振器３および１３の発振特性を概略的に示す図である。図２において、横軸に基準電流Ｉを示し、縦軸に発振周波数ｆを示す。この図２に示すように、電流制御発振器３および１３は、それぞれ、与えられる電流Ｉが増大するとその発振周波数ｆが増大する。すなわち、電流制御発振器３および１３は、それぞれ、与えられる電流を動作電流として動作して発振動作を行なっており、動作電流が増大すれば動作速度が増大し、応じて、発振周期が短くなり、発振周波数が増大する。
【００３５】
今、第１の内部クロック発生回路１は、位相同期状態にあり、基準クロック信号ＢＣＬＫに対して内部クロック信号ＣＬＫ１の同期が確立された状態を考える。この状態においては、位相差検出回路２の出力する基準電流Ｉｒｅｆは、一定の値を維持する。
【００３６】
第２の内部クロック発生回路１０は、乗算回路２０からの参照基準電流α・Ｉｒｅｆより、第１の内部クロック発生回路１の発振周波数よりも低い周波数で、発振を開始する。このとき、並行して、外部からのデータのＤＡＴＡと第２の内部クロック信号ＣＬＫ２との位相比較を行ない、その位相比較結果に従って位相誤差電流ＩｒｅｆＰを生成する。加算回路１１が、電流ＩｒｅｆＰとα・Ｉｒｅｆとを加算し、該加算結果を動作電流として電流制御発振器１３に供給する。電流制御発振器１３は、初期状態として、参照基準電流α・Ｉｒｅｆを受けており、加算回路１１の出力電流に従って、この初期発振周波数領域から、その発信周波数が、増大される。
【００３７】
すなわち、第２の内部クロック発生回路１０は、乗算器２０の出力する参照基準電流に基いて基本的な発振周波数が設定されており、従って、第２の内部クロック信号ＣＬＫ２を、第１の内部クロック発生回路１の内部クロック発生動作を参照して生成しており、第１の内部クロック信号ＣＬＫ１の安定化後、高速で第２の内部クロック信号ＣＬＫ２を生成することができる。また、第２の内部クロック信号ＣＬＫ２が安定化すれば、この半導体装置においては必要な内部クロック信号が全て安定化されており、個々に、ＰＬＬ回路を独立に動作させてこれらの内部クロック信号ＣＬＫ１およびＣＬＫ２を生成する構成に較べて、内部クロック信号の安定化タイミングを早くすることができる（第２の内部クロック信号のどうき引き込み動作が、その周波数の近傍領域から開始されている）。
【００３８】
この位相同期動作が、第２の内部クロック発生回路１０において確立されると、第２の内部クロック発生回路１０は、外部からのデータＤＡＴＡと位相が一致した第２の内部クロック信号ＣＬＫ２を生成する。
【００３９】
外部からのデータＤＡＴＡが、基本クロック信号ＢＣＬＫと周波数が同じでありかつ位相がずれている場合、第２の内部クロック信号ＣＬＫ２は、第１の内部クロック信号ＣＬＫ１と位相が異なり、かつ周波数が同じである。この第２の内部クロック発生回路１０の場合、参照基準電流α・Ｉｒｅｆにより、外部データＤＡＴＡの周波数に近い周波数で発振動作を行ない、次いで位相ロック動作を実行しており、高速かつ正確に、外部データＤＡＴＡに位相同期した第２の内部クロック信号ＣＬＫ２を生成することができる。
【００４０】
特に、この第２の内部クロックＣＬＫ２は、第１の内部クロック信号ＣＬＫ１が安定状態にあるときに、安定状態となるため、第２の内部クロック発生回路１０の安定化時、第１の内部クロック発生回路１も安定状態にあり、複数の内部クロック信号を安定に生成することができる。
【００４１】
図３は、図１に示す半導体装置の要部の構成の一例を示す図である。図３において、第１の内部クロック発生回路１において、第１の位相差検出回路２は、プリチャージの出力する制御電圧ＶＵＤ１に従ってコンダクタンスが調整されるＮチャネルＭＩＳトランジスタ（絶縁ゲート型電界効果トランジスタ）Ｑ１と、ＭＩＳトランジスタＱ１に電流を供給するＰチャネルＭＩＳトランジスタＱ２と、ＭＩＳトランジスタＱ２とカレントミラー回路をそれぞれ構成するＰチャネルＭＩＳトランジスタＱ３およびＱ４と、ＭＩＳトランジスタＱ４からの電流を受けるＮチャネルＭＩＳトランジスタＱ５を含む。
【００４２】
ＰチャネルＭＩＳトランジスタＱ２はゲートおよびドレインが相互接続されて、カレントミラー回路のマスタとして動作する。ＭＩＳトランジスタＱ５は、ゲートおよびドレインが相互接続され、飽和領域で動作し、基準電流Ｉｒｅｆを流す。
【００４３】
制御電圧ＶＵＤ１は、位相差検出回路２に含まれるチャージポンプの出力電圧に対応する電圧であり、例えば、容量素子の充電電圧に対応し、ループフィルタ（ローパスフィルタ）によりフィルタ処理された電圧である。
【００４４】
ＭＩＳトランジスタＱ３およびＱ４は、ＭＩＳトランジスタＱ２とミラー比１のカレントミラー回路を構成する。ＭＩＳトランジスタＱ１は、制御電圧ＶＵＤ１に従ってその駆動電流が決定され、このＭＩＳトランジスタＱ１を流れる電流が、ＭＩＳトランジスタＱ２により供給される。このＭＩＳトランジスタＱ２を流れる電流と同じ大きさの電流Ｉｒｅｆが、ＭＩＳトランジスタＱ３およびＱ４を流れる。ＭＩＳトランジスタＱ３からの電流Ｉｒｅｆが、乗算器２０へ与えられる。
【００４５】
電流制御発振器３は、ＭＩＳトランジスタＱ２とカレントミラー回路を構成するＰチャネルＭＩＳトランジスタＱ６と、ＭＩＳトランジスタＱ５とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ７と、これらのＭＩＳトランジスタＱ６およびＱ７により、動作電流が設定されて所定の動作を行なうゲート回路Ｇ１を含む。このゲート回路Ｇ１は、たとえばリング発振器の構成要素であり、例えば、インバータで構成される。
【００４６】
ＭＩＳトランジスタＱ５は、カレントミラー回路のマスタとして動作する。ＭＩＳトランジスタＱ２およびＱ５がそれぞれ形成するカレントミラー回路のミラー比が１の場合、ＭＩＳトランジスタＱ６およびＱ７には、それぞれ、ＭＩＳトランジスタＱ２およびＱ５と同じ大きさの電流Ｉｒｅｆが流れる。したがって、制御電圧ＶＵＤ１が調整されると、基準電流Ｉｒｅｆの大きさも変化し、応じて、電流制御発振器３においてゲート回路Ｇ１の動作電流がＭＩＳトランジスタＱ６およびＱ７により調整され、その動作速度（遅延時間）が調整されて、発振周波数が調整される。
【００４７】
乗算器２０は、ＭＩＳトランジスタＱ３からの基準電流Ｉｒｅｆを受けるＮチャネルＭＩＳトランジスタＱ８と、ＭＩＳトランジスタＱ８とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ９と、ＭＩＳトランジスタＱ９へ電流を供給するＰチャネルＭＩＳトランジスタＱ１０と、ＭＩＳトランジスタＱ１０とカレントミラー回路を構成するＰチャネルＭＩＳトランジスタＱ１１を含む。
【００４８】
ＭＩＳトランジスタＱ８およびＱ９は、ミラー比１のカレントミラー回路を構成し、また、ＭＩＳトランジスタＱ８が、カレントミラー回路のマスタとして動作する。したがって、ＭＩＳトランジスタＱ１０およびＱ９には、基準電流Ｉｒｅｆと同じ大きさの電流が流れる。
【００４９】
乗算器２０において、ＭＩＳトランジスタＱ８およびＱ９がミラー比αのカレントミラー回路を構成し、かつＭＩＳトランジスタＱ１０およびＱ１１が、ミラー比１のカレントミラー回路を構成してもよい。
【００５０】
ＭＩＳトランジスタＱ１０およびＱ１１は、ミラー比αのカレントミラー回路を構成し、したがってＭＩＳトランジスタＱ１１には、α・Ｉｒｅｆの大きさの電流が流れる。このカレントミラー回路を利用することにより、電流制御発振器３の動作電流に悪影響を及ぼすことなく、参照基準電流α・Ｉｒｅｆを生成することができる。
【００５１】
第２の内部クロック発生回路１０において、位相差検出回路１２は、チャージポンプの出力電圧に対応する制御電圧ＶＵＤ２をゲートに受けるＮチャネルＭＩＳトランジスタＱ１２と、ＭＩＳトランジスタＱ１２へ電流を供給するＰチャネルＭＩＳトランジスタＱ１３を含む。このＭＩＳトランジスタＱ１３は、ゲートおよびドレインが相互接続される。ＭＩＳトランジスタＱ１３およびＱ１２には、同じ大きさの電流が流れる。この第２の位相差検出回路１２においては、制御電圧ＶＵＤ２に従って、位相誤差に対応する電流（位相誤差信号）ＩｒｅｆＰが生成される。
【００５２】
加算回路１１は、ＭＩＳトランジスタＱ１３とカレントミラー回路を構成するＭＩＳトランジスタＱ１４と、このＭＩＳトランジスタＱ１４と乗算器２０のＭＩＳトランジスタＱ１１からの電流α・Ｉｒｅｆとを受けるＮチャネルＭＩＳトランジスタＱ１５と、ＭＩＳトランジスタＱ１５とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ１６と、ＭＩＳトランジスタＱ１６へ電流を供給するＰチャネルＭＩＳトランジスタＱ１７を含む。
【００５３】
この加算回路１１において、ＭＩＳトランジスタＱ１３およびＱ１４がカレントミラー回路を構成し、ＭＩＳトランジスタＱ１４には、ＭＩＳトランジスタＱ１３を流れる電流ＩｒｅｆＰと同じ大きさの電流が流れる。ＭＩＳトランジスタＱ１４およびＱ１１からの電流ＩｒｅｆＰおよびα・Ｉｒｅｆは、ともにＭＩＳトランジスタＱ１５を介して放電される。
【００５４】
ＭＩＳトランジスタＱ１５およびＱ１６は、ＭＩＳトランジスタＱ１５をマスタとするミラー比１のカレントミラー回路を構成しており、ＭＩＳトランジスタＱ１６が、ＭＩＳトランジスタＱ１５を介して流れる電流と同じ大きさの電流を駆動する。このＭＩＳトランジスタＱ１６への電流は、ＭＩＳトランジスタＱ１７から供給される。したがって、ＭＩＳトランジスタＱ１７およびＱ１６においては、電流α・Ｉｒｅｆ＋ＩｒｅｆＰの大きさの電流が流れる。
【００５５】
電流制御発振器１３においては、ＭＩＳトランジスタＱ１７とカレントミラー回路を構成するＰチャネルＭＩＳトランジスタＱ１８と、ＭＩＳトランジスタＱ１５とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ１９と、これらのＭＩＳトランジスタＱ１８およびＱ１９を電流源トランジスタとして動作電流を受けて所定の動作を行なうゲート回路Ｇ２を含む。このゲート回路Ｇ２は、たとえばリング発振器の構成要素であり、インバータで構成される。
【００５６】
ＭＩＳトランジスタＱ１７およびＱ１８はサイズ（チャネル幅とチャネル長との比）が同じであり、またＭＩＳトランジスタＱ１５およびＱ１９は、サイズが同じである。したがって、これらのＭＩＳトランジスタＱ１８およびＱ１９においては、電流α・Ｉｒｅｆ＋ＩｒｅｆＰが流れ、ゲート回路Ｇ２は、これらのＭＩＳトランジスタＱ１８およびＱ１９を流れる電流を動作電流として受け、その動作速度（遅延時間）が決定され、応じて、電流制御発振器１３の発振周波数が決定される。
【００５７】
したがって、この加算回路１１において、電流α・Ｉｒｅｆが一定値となった場合、制御電圧ＶＵＤ２に従って、電流ＩｒｅｆＰが徐々に増大し、加算回路１１の出力電流α・Ｉｒｅｆ＋ＩｒｅｆＰを増大させ、電流発振器１３の発振周波数を増加させる。最終的に、図１に示す外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２の位相が一致した時点で、これらの加算回路１１の出力電流が一定値となる。
【００５８】
乗算器２０の出力電流α・Ｉｒｅｆを出発電流として、位相調整を行なっており、電流制御発振器３および１３が、同一動作特性を有している。乗算器２０の出力電流α・Ｉｒｅｆから、その電流値を増大させて位相比較動作を行なうことにより、高速で、外部データに位相同期した内部クロック信号を生成することができる。特に、外部データと基準クロック信号の位相差が小さい場合、高速で同期引込みを行なって同期を確立することができる。
【００５９】
なお、図３に示す構成においては、基準電流Ｉｒｅｆと第２の位相差検出回路１２の出力電流ＩｒｅｆＰを加算して、電流発振器１３の動作電流を決定している。この構成に代えて、制御電圧ＶＵＤ１およびＶＵＤ２に基づいて、電流の加算を結果的に行なう構成が用いられてもよい。すなわち、制御電圧ＶＵＤ１およびＶＵＤ２を、それぞれゲートに受けるＮチャネルＭＩＳトランジスタを並列に設け、これらの２つのＭＩＳトランジスタに共通に、ゲートおよびドレインが相互接続されたＰチャネルＭＩＳトランジスタを接続する。このＰチャネルＭＩＳトランジスタの供給電流は、α・Ｉｒｅｆ＋ＩｒｅｆＰとなり、カレントミラー回路のスレーブトランジスタを利用して、電流制御発振器１３に対する動作電流を生成することができる。
【００６０】
例えば、図３に示す構成において、ＭＩＳトランジスタＱ１２と並列に制御電圧ＶＵＤ１をゲートに受けるＮチャネルＭＩＳトランジスタを配置し、ＭＩＳトランジスタＱ１４の供給するＭＩＳトランジスタＱ１３のミラー電流を、電流制御発振器１３の動作電流としてＭＩＳトランジスタＱ１８およびＱ１９へ与える。この場合、図３に示す加算回路１１の構成を簡略化することができ、回路のレイアウト面積を低減することができる。
【００６１】
従って、第２の内部クロック発生回路１０に対しては、第１の内部クロック発生回路１の電流制御発振器３の動作電流に対応する電流を乗算器２０を介して転送することは特に要求されない。電流制御発振器３の動作電流を決定する信号が、参照信号として第２の内部クロック発生回路１０へ与えられればよい。
【００６２】
なお、係数αの値は、同期対象の外部データの基本クロック信号ＢＣＬＫに対する位相のずれに応じて、適当な値に設定される。
【００６３】
以上のように、この発明の実施の形態１に従えば、基本クロック信号に同期した内部クロック信号を発生する第１の内部クロック発生回路の発振周波数を決定する電流を参照して、第２の内部クロック発生回路において外部データに対する同期引込動作を行なっている。したがって、この基本クロック信号に位相が少しずれた外部データに対し高速で位相同期した第２の内部クロック信号を生成することができる。
【００６４】
また、これらの第１の内部クロック発生回路の安定化時、第２の内部クロック発生回路が同期引込動作を行なっており、したがって、第２の内部クロック発生回路の安定動作時においては、第１の内部クロック発生回路も安定状態にあり、すべての内部クロック発生回路を、確実に、安定状態に維持することができる。
【００６５】
［実施の形態２］
図４は、この発明の実施の形態２に従う半導体装置の構成を概略的に示す図である。この図４に示す構成において、第１の内部クロック発生回路１は、図１に示す構成と同じであり、位相差検出回路２と、この位相差検出回路２の出力する基準電流Ｉｒｅｆに従って発振動作を行なう電流制御発振器３を含む。
【００６６】
第２の内部クロック発生回路１０に対しては、第１の内部クロック発生回路１の生成する基準電流Ｉｒｅｆが乗算器を介することなく与えられる。すなわち、内部クロック発生回路１および１０の間には図１に示す乗算器２０は設けられない。
【００６７】
第２の内部クロック発生回路１０は、以下の点が、図１に示す第２の内部クロック発生回路１０とその構成が異なる。すなわち、位相差検出回路１２と電流制御発振器１３の間に、第１の内部クロック発生回路１からの基準電流Ｉｒｅｆと位相差検出回路１２の出力電流ＩｒｅｆＰとを合成する加算回路２１が設けられる。この加算回路２１は、基準電流Ｉｒｅｆと位相誤差電流ＩｒｅｆＰとの差を求める演算を行ない、電流Ｉｒｅｆ−ＩｒｅｆＰを生成する減算器として動作する。加算回路２１の出力電流が、電流制御発振器１３へ動作電流を決定する電流として与えられる。
【００６８】
この図４に示す第２の内部クロック発生回路１０の他の構成は、図１に示す第２の内部クロック発生回路と同じである。
【００６９】
この図４に示す第２の内部クロック発生回路１０においては、基準電流Ｉｒｅｆが安定状態のとき、電流制御発振器１３は、まず、基準電流Ｉｒｅｆの規定する動作電流で発振動作を行なう。第１の内部クロック発生回路１が安定状態のときには、基準電流Ｉｒｅｆも一定の値である。電流制御発振器３および１３は同一動作特性を有するため、これらの電流制御発振器３および１３は、ほぼ同一の周波数で発振動作を行なう。
【００７０】
外部データＤＡＴＡが与えられると、外部データＤＡＴＡと内部クロック信号ＣＬＫ２との位相比較を、位相差検出回路１２において行なう。加算回路２１においては、電流Ｉｒｅｆ−ＩｒｅｆＰを生成している。したがって、電流制御発振器１３へは、基準電流Ｉｒｅｆよりも少ない電流が供給され、電流制御発振器１３の発振周波数が、電流制御発振器３の発振周波数よりも低くなる。電流制御発振器１３の発振周波数を低下させて、外部からのデータＤＡＴＡと第２の内部クロック信号ＣＬＫ２との位相が一致するように、位相差検出回路１２において、位相比較器およびチャージポンプによる制御電流ＩｒｅｆＰが生成される。すなわち、基準電流Ｉｒｅｆが規定する発振周波数で電流制御発振器１３が発振動作をさせ、この発振周波数から徐々に、その発振周波数を低下させることにより、第２の内部クロック信号ＣＬＫ２の位相を遅くすることができ、第１の内部クロック信号ＣＬＫ１に対し位相の遅れた外部データＤＡＴＡに対し、確実に、位相同期した第２の内部クロック信号ＣＬＫ２を生成することができる。
【００７１】
したがって、第２の内部クロック発生回路１０において、第１の内部クロック発生回路１が出力する第１の内部クロック信号ＣＬＫ１の周波数領域で発振動作を行なわせ、外部データＤＡＴＡに対して位相比較動作を行なうことにより、この内部クロック信号ＣＬＫ１の位相に近い外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を、高速で生成することができる。
【００７２】
なお、第２の内部クロック発生回路１０の安定動作時においては、第１の内部クロック発生回路１も安定状態にあり、複数の内部クロック発生回路を、容易に、安定状態に維持することができる。
【００７３】
また、図４に示す構成の場合、位相差検出回路１２において検出される位相誤差が増大すると、加算回路２１の出力する制御電流量が低減される。一方、図１に示す構成の場合、位相差検出回路１２において検出される位相誤差が増大されると、加算回路２０の出力する制御電流量が増加される。いずれにおいても、位相差検出回路１２の出力する位相誤差信号は、第２の内部クロック信号ＣＬＫ２と外部からのデータＤＡＴＡとの位相誤差が大きくなると、その値が大きくされる。従って、電流制御発振器１３に対する制御電流を生成する加算回路の構成が異なっても、位相差検出回路１２は、同一構成で、位相誤差検出および位相誤差信号生成を行なうことができる。
【００７４】
図５は、図４に示す加算回路２１の構成の一例を示す図である。図５において、位相差検出回路１２は、図３に示す構成と同様、制御電圧ＶＵＤ２をゲートに受けるＭＩＳトランジスタＱ１２と、このＭＩＳトランジスタＱ１２に対し電流を供給するＰチャネルＭＩＳトランジスタＱ１３を含む。
【００７５】
加算回路２１は、ＭＩＳトランジスタＱ１３とカレントミラー回路を構成し、位相誤差電流ＩｒｅｆＰを供給するＰチャネルＭＩＳトランジスタＱ２０と、ＭＩＳトランジスタＱ２０からの電流を放電するＮチャネルＭＩＳトランジスタＱ２１と、このＭＩＳトランジスタＱ２１とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ２２と、ＭＩＳトランジスタＱ２２と並列に配置されるＮチャネルＭＩＳトランジスタＱ２３を含む。基準電流Ｉｒｅｆが共通にＭＩＳトランジスタＱ２２およびＱ２３に供給される。
【００７６】
ＭＩＳトランジスタＱ２１はゲートおよびドレインが相互接続されて、カレントミラー回路のマスタ段を構成し、ＭＩＳトランジスタＱ２１およびＱ２２に同じ大きさの電流が流れる。ＭＩＳトランジスタＱ２２およびＱ２３へは、共通に基準電流Ｉｒｅｆが与えられる。したがって、ＭＩＳトランジスタＱ２３には、電流Ｉｒｅｆ−ＩｒｅｆＰが流れる。
【００７７】
加算回路２１は、さらに、ＭＩＳトランジスタＱ２３とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ２４と、ＭＩＳトランジスタＱ２４へ電流を供給するＰチャネルＭＩＳトランジスタＱ２５を含む。ＭＩＳトランジスタＱ２５はゲートおよびドレインが相互接続される。ＭＩＳトランジスタＱ２３およびＱ２４は、ミラー比１のカレントミラー回路を構成する。ＭＩＳトランジスタＱ２４およびＱ２５のゲートは、図４に示す電流制御発振器１３の電源側および接地側電流源トランジスタのゲートへそれぞれ結合される。
【００７８】
位相差検出回路１２において、制御電圧ＶＵＤ２に従って、ＭＩＳトランジスタＱ１３およびＱ１２に電流を流す。このＭＩＳトランジスタＱ１３を流れる電流と同じ大きさの電流がＭＩＳトランジスタＱ２０を介してＭＩＳトランジスタＱ２１へ供給される。制御電圧ＶＵＤ２が電圧レベルが上昇した場合には、この位相誤差電流ＩｒｅｆＰが大きくなり、制御電圧ＶＵＤ２の電圧レベルが低下した場合には、位相誤差電流ＩｒｅｆＰは、その大きさが小さくなる。外部データと第２の内部クロック信号の位相が一致した場合には、位相誤差電流ＩｒｅｆＰは一定値に維持される。
【００７９】
ＭＩＳトランジスタＱ２２が、電流ＩｒｅｆＰを駆動するため、ＭＩＳトランジスタＱ２３には、電流Ｉｒｅｆ−ＩｒｅｆＰが流れる。ＭＩＳトランジスタＱ２４は、ＭＩＳトランジスタＱ２３とミラー比１のカレントミラー回路を構成し、電流Ｉｒｅｆ−ＩｒｅｆＰが、これらのＭＩＳトランジスタＱ２４およびＱ２５へ流れる。したがって、電流制御発振器１３の動作電流が、Ｉｒｅｆ−ＩｒｅｆＰにより決定される。電流制御発振器１３の基本発振周波数が、基準電流Ｉｒｅｆにより決定され、外部データ印加時、その発振周波数を、制御電圧ＶＵＤ２に従って調整する。位相調整時において、電流制御発振器１３の基準電流が決定する基本周波数からその発振周波数を低下させ、出力クロック信号ＣＬＫ２の位相を、位相誤差電流ＩｒｅｆＰの増大とともに遅くし、外部データＤＡＴＡと内部クロック信号ＣＬＫ２の位相を一致させる。
【００８０】
最終的に、この外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２の位相が一致した時点で、制御電圧ＶＵＤ２の電圧レベルが一定に維持され、応じて電流ＩｒｅｆＰが、一定に維持される。この加算回路２１において、第１の内部クロック発生回路１の発振周波数を決定する基準電流Ｉｒｅｆから、位相差に応じて位相誤差電流ＩｒｅｆＰを減算する。これにより、第１の内部クロック発生回路１の発振周波数の近傍領域で第２の内部クロック発生回路１０を発振させることができ、最終的に、基本クロック信号ＢＣＬＫおよび外部データＤＡＴＡにそれぞれ位相同期した内部クロック信号ＣＬＫ１およびＣＬＫ２を生成することができる。
【００８１】
なお、この図４に示す構成においては、基準電流Ｉｒｅｆが、加算回路２１へ与えられている。しかしながら、係数βを１より大きい係数として、電流β・Ｉｒｅｆをこの加算回路２１へ参照基準電流として与え、第１の内部クロック発生回路１の発振周波数よりも高い発振周波数で第２の内部クロック発生回路１０を発振動作をさせた後に、その発振周波数を徐々に低下させてもよい。この場合、外部データＤＡＴＡが、基本クロック信号ＢＣＬＫに対し位相が進んでいる場合および遅れている場合いずれにおいても、第２の内部クロック発生回路において、第２の内部クロック信号ＣＬＫ２の位相を遅らせまたは進める位相調整動作を行なって、外部データＤＡＴＡに位相同期した内部クロック信号を発生することができる。
【００８２】
以上のように、この発明の実施の形態２に従えば、第２の内部クロック発生回路において第１の内部クロック発生回路の発振周波数を規定する基準電流を参照して、第２の内部クロック信号と外部データとの位相比較に基いて参照基準電流を補正して第２の内部クロック信号の位相を調整しており、互いに位相・周波数の異なる内部クロック信号を安定に高速で生成することができる。
【００８３】
［実施の形態３］
図６は、この発明の実施の形態３に従う半導体装置の構成を概略的に示す図である。この図６に示す半導体装置は、第２の内部クロック発生回路１０の構成が、図１に示す内部クロック発生回路と異なる。すなわち、第２の内部クロック発生回路１０において、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２の周波数を比較し、その比較結果に従った周波数誤差電流ＩｒｅｆＦを生成する周波数差検出回路２５、この位相差検出回路１２と周波数差検出回路２５と乗算器２０の出力する参照基準電流α・Ｉｒｅｆとを加算する加算回路３１が設けられる。
【００８４】
周波数差検出回路２５は、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２の周波数を比較する周波数比較器と、この周波数比較器の比較結果に基づいてチャージポンプ動作を行なうチャージポンプと、このチャージポンプの出力信号（電圧／電流）に基づいて周波数誤差電流ＩｒｅｆＦを生成する回路部分とを含む。
【００８５】
加算回路３１は、電流α・Ｉｒｅｆ、ＩｒｅｆＰおよびＩｒｅｆＦをすべて加算して、制御電流を生成して電流制御発振器１３へ与える。
【００８６】
この図６に示す半導体装置の他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８７】
図６に示す第２の内部クロック発生回路１０において、周波数差検出回路２５により、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２の周波数差を検出している。加算回路３１へは、実施の形態１と同様、第１の内部クロック発生回路１の発振周波数を決定する基準電流Ｉｒｅｆを、α倍した電流α・Ｉｒｅｆが与えられている。したがって、この第２の内部クロック発生回路１０においては、第１の内部クロック発生回路１の発振周波数よりも低い周波数を基本周波数として発振動作を開始した後、外部データＤＡＴＡに位相および周波数が一致した内部クロック信号ＣＬＫ２を生成することができる。
【００８８】
また、基本クロック信号ＢＣＬＫと外部からのデータＤＡＴＡとが周波数が異なる場合においても、正確に外部データに同期した内部クロック信号ＣＬＫ２を生成することができる。
【００８９】
また、周波数差検出回路２５を利用することにより、さらに、周波数差比較動作により、粗く外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成し、また、位相比較により内部クロック信号ＣＬＫの２の位相調整を行なって、外部からのデータＤＡＴＡに正確に位相の一致した内部クロック信号ＣＬＫ２を高速で生成することができる。
【００９０】
この周波数差検出回路２５は、第２の内部クロック発生回路１０において設けられているだけである。必要な回路においてのみ、周波数差検出回路２５を配置することにより、各内部クロック発生回路それぞれに、同一構成とするために、周波数差検出回路を設ける構成に比べて、回路のレイアウト面積を低減することができる。
【００９１】
周波数差検出回路２５は、たとえば周波数／電圧変換器などの通常の構成を用いて実現される。
【００９２】
図７は、図６に示す加算回路３１の構成の一例を示す図である。図７において、加算回路３１は、参照基準電流α・Ｉｒｅｆ、位相誤差電流ＩｒｅｆＰ、および周波数誤差電流ＩｒｅｆＦを受けるＮチャネルＭＩＳトランジスタＱ３０と、ＭＩＳトランジスタＱ３０とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ３１と、ＭＩＳトランジスタＱ３１へ電流を供給するＰチャネルＭＩＳトランジスタＱ３２を含む。
【００９３】
ＭＩＳトランジスタＱ３０は、ゲートおよびドレインが相互接続されて、ミラー比１のカレントミラー回路のマスタ段として動作し、ＭＩＳトランジスタＱ３０およびＱ３１には、同じ大きさの電流が流れる。
【００９４】
ＭＩＳトランジスタＱ３２も、ゲートおよびドレインが相互接続される。このＭＩＳトランジスタＱ３１およびＱ３２は、次段の電流制御発振器１３の接地側および電源側電流源トランジスタのゲートへそれぞれ接続される。ＭＩＳトランジスタＱ３２およびＱ３１を流れる電流が、この電流制御発振器１３の動作電流として利用され、電流制御発振器１３の発振周波数が調整される。
【００９５】
なお、乗算器２０の係数αの値は、実施の形態１と同様、同期対象の外部データの位相および周波数の基本クロック信号に対するずれを考慮して適当な値に設定される。
【００９６】
以上のように、この発明の実施の形態３に従えば、第２の内部クロック発生回路において、周波数差検出回路をさらに設け、外部データと第２の内部クロック信号の周波数差をも検出し、位相差および周波数差に基づいて発振周波数を調整しており、周波数および位相が異なる複数の内部クロック信号を確実に生成することができる。
【００９７】
また、第１の内部クロック発生回路の基準電流を利用して第２の内部クロック信号を生成しており、この基準電流を基に、位相比較および周波数比較を行なっており、高速で、安定化された第２の内部クロック信号を生成することができ、また各内部クロック発生回路の安定化タイミングを相互に関連づけることができる。
【００９８】
［実施の形態４］
図８は、この発明の実施の形態４に従う半導体装置の全体の構成を概略的に示す図である。この図８に示す半導体装置は、図６に示す半導体装置と以下の点でその構成が異なっている。すなわち、第１の内部クロック発生回路１の生成する基準電流Ｉｒｅｆが、第２の内部クロック発生回路１０へ与えられる。乗算回路２０は設けられない。第２の内部クロック発生回路１０においては、基準電流Ｉｒｅｆと周波数差検出回路２５の出力する周波数誤差電流ＩｒｅｆＦとの和から、位相差検出回路１２の出力する位相誤差電流ＩｒｅｆＰを減算する加算回路４１が設けられる。
【００９９】
この図８に示す半導体装置の他の構成は、図６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１００】
この図８に示す半導体装置においては、第１および第２の内部クロック発生回路１および１０の動作特性は実質的に同じであり、第２の内部クロック発生回路１０が、基準電流Ｉｒｅｆに従って、１の内部クロック発生回路１の発振周波数とほぼ同一の周波数で発振動作を行ない、さらに、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２の位相差および周波数差に応じて、その発振周波数を調整する。
【０１０１】
加算回路４１においては、基準電流Ｉｒｅｆと周波数誤差電流ＩｒｅｆＦとを加算し、その加算電流から、位相差検出回路１２の出力する位相誤差電流ＩｒｅｆＰを減算している。したがって、第１の内部クロック信号ＣＬＫ１よりも、少し周波数が高く、位相の遅れた第２の内部クロック信号ＣＬＫ２を生成することができる。
【０１０２】
この図８に示す構成においても、第１の内部クロック発生回路１の生成する基準電流Ｉｒｅｆを参照して、第２の内部クロック発生回路１０において第２の内部クロック信号ＣＬＫ２を生成している。したがって、複数の内部クロック信号を、確実に安定状態に駆動することができ、また、内部クロック信号の安定化タイミングを、最後に生成される内部クロック信号の安定化タイミングで決定することができ、内部クロック信号の安定化タイミングを、正確に設定することができる。
【０１０３】
図９は、図８に示す加算回路４１の構成の一例を示す図である。図９において、加算回路４１は、周波数誤差電流ＩｒｅｆＰを受けるＮチャネルＭＩＳトランジスタＱ４１と、ＭＩＳトランジスタＱ４１とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ４２と、ＭＩＳトランジスタＱ４２と並列に設けられるＮチャネルＭＩＳトランジスタＱ４３とを含む。ＭＩＳトランジスタＱ４２およびＱ４３へは、共通に基準電流Ｉｒｅｆと周波数誤差電流ＩｒｅｆＦが与えられる。ＭＩＳトランジスタＱ４１は、ゲートおよびドレインが相互接続され、またＭＩＳトランジスタＱ４３は、ゲートおよびドレインが相互接続され、またＭＩＳトランジスタＱ４２およびＱ４３のドレインが相互接続される。
【０１０４】
加算回路４１は、さらに、ＭＩＳトランジスタＱ４３とミラー比１のカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ４４と、ＭＩＳトランジスタＱ４４へ電流を供給するＰチャネルＭＩＳトランジスタＱ４５を含む。このＭＩＳトランジスタＱ４５はゲートおよびドレインが相互接続される。ＭＩＳトランジスタＱ４４およびＱ４５のゲートが、図８に示す電流制御発振器１３の接地側および電源側電流源トランジスタのゲートに接続される。
【０１０５】
図９に示す加算回路４１においては、ＭＩＳトランジスタＱ４１が、周波数誤差電流ＩｒｅｆＰを駆動し、ＭＩＳトランジスタＱ４２が、位相誤差電流ＩｒｅｆＰを放電する。ＭＩＳトランジスタＱ４３には、したがって、電流Ｉｒｅｆ＋ＩｒｅｆＦ−ＩｒｅｆＰの電流が流れる。このＭＩＳトランジスタＱ４３を流れる電流と同じ大きさの電流が、ＭＩＳトランジスタＱ４４を流れ、また、このＭＩＳトランジスタＱ４４の駆動電流と同じ大きさの電流が、ＭＩＳトランジスタＱ４５に流れる。
【０１０６】
したがって、電流制御発振器１３において電流源トランジスタが、これらのＭＩＳトランジスタＱ４５およびＱ４３それぞれとカレントミラー回路を構成し、応じて、加算回路４１の出力電流を動作電流として各ゲート段が動作し、その発振周波数が調整される。
【０１０７】
この加算回路４１において、位相誤差電流の減算が行われていても、位相差検出回路１２の位相検出動作および位相誤差電流生成動作は、図６に示す加算回路を利用する場合と同じである。位相差が大きい場合には、電流制御発振器１３の発振周波数を大きく低減するために、位相差検出回路１３の出力する位相誤差電流の大きさが大きくされる。図６に示す構成においては、位相差の大きい場合には、位相誤差電流の大きさが大きくされて、電流制御発振器１３の発振周波数が大きくされる。従って、位相差検出回路１２の回路構成を実施の形態３および４において、変更する必要はない。
【０１０８】
以上のように、この発明の実施の形態４に従えば、第１の内部クロック信号の発信周波数を決定する基準電流を基にして、第２の内部クロック信号の位相および周波数を粗く決定し、同期対象の外部データとの位相および周波数比較に基いて、第２の内部クロック信号の位相および周波数を調整している。従って、周波数および位相の異なる内部クロック信号を安定に生成することができる。
【０１０９】
また、乗算器を利用していないため、回路の構成要素数が低減され、レイアウト面積が低減される。
【０１１０】
［実施の形態５］
図１０は、この発明の実施の形態５に従う半導体装置の全体の構成を概略的に示す図である。この図１０に示す半導体装置は、図８に示す半導体装置と、以下の点が、その構成が異なっている。すなわち、第２の内部クロック発生回路１０において、電流制御発振器１３に対する制御電流を生成する加算回路５１は、第１の内部クロック発生回路１からの基準電流Ｉｒｅｆと位相差検出回路１２の出力する位相誤差電流ＩｒｅｆＰを加算しかつ周波数差検出回路２５の出力する周波数誤差電流ＩｒｅｆＦを減算する。したがって、加算回路５１からは、電流（Ｉｒｅｆ＋ＩｒｅｆＰ−ＩｒｅｆＦ）が出力されて、電流制御発振器１３へ、動作電流を決定する制御電流として供給される。
【０１１１】
この図１０に示す半導体装置の他の構成は図８に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１２】
この図１０に示す半導体装置においては、第１の内部クロック発生回路１が安定状態のとき、基準電流Ｉｒｅｆは一定の電流値である。この基準電流Ｉｒｅｆが、加算回路５１へ与えられている。したがって、第２の内部クロック発生回路１０は、この基準電流Ｉｒｅｆで決定される発振周波数、すなわち第１の内部クロック発生回路１に含まれる電流制御発振器３と同様の発振周波数を基本発振周波数として発振動作を行なって、内部クロック信号ＣＬＫ２を生成する。
【０１１３】
外部データが与えられると、位相差検出回路１２および周波数差検出回路２５がそれぞれ動作し、位相誤差電流ＩｒｅｆＰおよび周波数誤差電流ＩｒｅｆＦを生成する。周波数差検出回路２５の出力する周波数誤差電流ＩｒｅｆＦに従って、加算回路５１の出力電流が制限され、一方、位相差検出回路１２の出力する位相誤差電流ＩｒｅｆＰに従って、加算回路５１の出力電流が増大する。したがって、第２の内部クロック信号ＣＬＫ２は、第１の内部クロック信号ＣＬＫ１よりも周波数が低く、かつ位相が進んだ内部クロック信号として生成される。
【０１１４】
周波数差検出回路２５および位相差検出回路１２を用いることにより、まず周波数差検出回路２５により高速で、周波数引込を行なった後に、位相差検出回路１２により位相引込動作を行なって、外部からのデータＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成することができる。
【０１１５】
この図１０に示す構成においても、位相および周波数の異なる複数の内部クロック信号を安定に生成することができる。
【０１１６】
図１１は、図１０に示す加算回路５１の構成の一例を示す図である。この図１１において、加算回路５１は、カレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ５１およびＱ５２と、カレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ５３およびＱ５４と、そのＭＩＳトランジスタＱ５４へ電流を供給するＰチャネルＭＩＳトランジスタＱ５５を含む。ＭＩＳトランジスタＱ５１およびＱ５３はゲートおよびドレインが相互接続される。ＭＩＳトランジスタＱ５１に制御電流ＩｒｅｆＦが与えられ、ＭＩＳトランジスタＱ５２およびＱ５３はドレインが相互接続され、共通に、誤差電流ＩｒｅｆおよびＩｒｅｆＰが与えられる。
【０１１７】
この図１１に示す加算回路５１の構成においては、ＭＩＳトランジスタＱ５２が、周波数誤差制御電流ＩｒｅｆＦを放電するため、ＭＩＳトランジスタＱ５３には、電流Ｉｒｅｆ＋ＩｒｅｆＰ−ＩｒｅｆＦが流れる。ＭＩＳトランジスタＱ５３を流れる電流のミラー電流が、ＭＩＳトランジスタＱ５４およびＱ５５を介して流れる。これにより、図１０に示す電流制御発振器１３の電流源トランジスタの駆動電流量を調整でき、応じて、電流制御発振器１３の発振周波数を調整することができる。
【０１１８】
また、この図１０に示す半導体装置の構成において、第１の内部クロック発生回路１からの基準電流Ｉｒｅｆが、乗算器により乗算された後に、加算回路５１へ与えられてもよい。この乗算器が乗算する係数は、１以上であってもよく、また１より小さい値であってもよい。
【０１１９】
以上のように、この発明の実施の形態５に従えば、第２の内部クロック発生回路において、位相比較および周波数比較を行ない、この第１の内部クロック発生回路の基準電流と位相比較結果に応じた位相誤差電流とを加算し、かつ周波数比較結果に応じた周波数誤差電流を減算している。従って基本内部クロック信号の発振周波数を参照して周波数および位相の異なる内部クロック信号を生成することができる。応じて、安定に、高速で、第１の内部クロック信号よりも周波数の低いかつ位相の進んだ外部データに位相同期した内部クロック信号を、正確に生成することができる。
【０１２０】
［実施の形態６］
図１２は、この発明の実施の形態６に従う半導体装置の構成を概略的に示す図である。この図１２に示す半導体装置は、図１０に示す半導体装置と以下の点においてその構成が異なっている。すなわち、第２の内部クロック発生回路１０において、位相差検出回路１２と電流制御発振器１３の間に設けられる加算回路６１が、第１の内部クロック発生回路からの基準電流Ｉｒｅｆから、誤差電流ＩｒｅｆＰおよびＩｒｅｆＦを減ずる。この加算回路６１の出力電流が、電流制御発振器１３の動作電流を決定する電流として電流制御発振器１３に供給される。
【０１２１】
図１２に示す半導体装置の他の構成は、図１０に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２２】
図１２に示す半導体装置において、第２の内部クロック発生回路１０においては、まず、基準電流Ｉｒｅｆに従って電流制御発振器１３が発振動作を行なう。この状態で、外部データＤＡＴＡと内部クロック信号ＣＬＫ２との位相および周波数の比較結果に基づいて、その発振周波数が調整される。
【０１２３】
この電流制御発振器１３の発振周波数が、電流制御発振器３の発振周波数よりも低くする方向に、調整される。すなわち、第１の内部クロック信号ＣＬＫ１の周波数よりも第２の内部クロック信号ＣＬＫ２の周波数を少し低くまた位相を遅くする方向に、電流制御発振器１３の発振動作が制御される。したがって、最終的に、内部クロック信号ＣＬＫ２は、第１の内部クロック信号ＣＬＫ１よりも、少し周波数が低くかつ位相が遅れた外部データＤＡＴＡに位相同期した信号となる。
【０１２４】
この図１２に示す半導体装置においても、周波数差検出回路２５を用いて、周波数差に基づいて高速で、外部データＤＡＴＡと内部クロック信号ＣＬＫ２との同期引込を行ない、さらに、位相差検出回路１２の出力電流に従って、位相調整を行なっている。これにより、高速で、外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成することができる。
【０１２５】
図１２に示す半導体装置においても、第１の内部クロック発生回路１の生成する基準電流Ｉｒｅｆを乗算器でα倍して、第２の内部クロック発生回路１０へ与えてもよい。この場合、第１の内部クロック信号ＣＬＫ１よりも周波数が高く、かつ位相の進んだ内部クロック信号ＣＬＫ２を生成することができる。従って、乗算器の乗算係数は、１以上であってもよく、また１よりも小さくてもよい。外部データＤＡＴＡが有する基本クロック信号ＢＣＬＫに対する位相関係に応じて、この乗算器の乗算係数の値が適当に定められればよい。
【０１２６】
図１３は、図１２に示す加算回路６１の構成の一例を示す図である。図１３において、加算回路６１は、基準電流Ｉｒｅｆおよび位相誤差電流ＩｒｅｆＰを受けるＮチャネルＭＩＳトランジスタＱ６１と、ＭＩＳトランジスタＱ６１とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ６２と、ＭＩＳトランジスタＱ６２と並列に設けられるＮチャネルＭＩＳトランジスタＱ６３を含む。ＭＩＳトランジスタＱ６３は、そのゲートおよびドレインが、相互接続されかつＭＩＳトランジスタＱ６２のドレインに相互接続される。ＭＩＳトランジスタＱ６２およびＱ６３へ、共通に、基準電流Ｉｒｅｆが与えられる。
【０１２７】
加算回路６１は、さらに、ＭＩＳトランジスタＱ６３とカレントミラー回路を構成するＮチャネルＭＩＳトランジスタＱ６４と、ＭＩＳトランジスタＱ６４へ電流を供給するＰチャネルＭＩＳトランジスタＱ６５を含む。このＭＩＳトランジスタＱ６５はゲートおよびドレインが相互接続される。ＭＩＳトランジスタＱ６４およびＱ６５の各ゲートは、図１２に示す電流制御発振器１３に含まれる接地側および電源側電流源トランジスタのゲートに接続される。
【０１２８】
この図１３に示す加算回路６１においては、ＭＩＳトランジスタＱ６１が、電流Ｉｒｅｆ＋ＩｒｅｆＰを駆動する。ＭＩＳトランジスタＱ６２が、したがって、ＭＩＳトランジスタＱ６１と同じ大きさの電流を流し、残りの電流が、ＭＩＳＱ６３へ流れる。したがって、ＭＩＳトランジスタＱ６３には、大きさＩｒｅｆ−ＩｒｅｆＦ−ＩｒｅｆＰの電流が流れる。
【０１２９】
ＭＩＳトランジスタＱ６４には、ＭＩＳトランジスタＱ６３と同じ大きさの電流が流れる。したがって、このＭＩＳトランジスタＱ６４およびＱ６５により、電流制御発振器１３の各ゲート段へは、電流Ｉｒｅｆ−ＩｒｅｆＦ−ＩｒｅｆＰが、動作電流として供給され、その発振周波数が調整される。
【０１３０】
なお、電流ＩｒｅｆＦ、ＩｒｅｆＰおよびＩｒｅｆは、先の実施の形態１または２において示した回路構成と同様の構成により、それぞれ生成される（カレントミラー回路を利用する）。
【０１３１】
以上のように、この発明の実施の形態６に従えば、第１の内部クロック発生回路の基準電流から、第２の内部クロック信号と相互データとの差および周波数差に応じた電流を減算し、その減算結果に従って第２の内部クロック信号を生成する発振器の発振周波数を調整している。したがって、第１の内部クロック発生回路の安定動作後、正確に高速で、第１の内部クロック信号と周波数および位相の異なる第２の内部クロック信号を高速でかつ安定に生成することができる。
【０１３２】
［実施の形態７］
図１４は、この発明の実施の形態７に従う半導体装置の構成を概略的に示す図である。図１４においては、半導体装置は、基本クロック信号ＢＣＬＫに位相同期した第１の内部クロック信号ＣＬＫ１を生成する第１の内部クロック発生回路１００と、外部データＤＡＴＡに位相同期した第２の内部クロック信号ＣＬＫ２を生成する第２の内部クロック発生回路１１０を含む。
【０１３３】
第１の内部クロック発生回路１００は、第１の内部クロック信号ＣＬＫ１と基本クロック信号ＢＣＬＫの位相を比較し、その比較結果に従って基準電圧Ｖｒｅｆを生成する位相差検出回路１０２と、この位相差検出回路１０２の出力する基準電圧Ｖｒｅｆに従って発振周波数が決定されて、発振動作を行なって第１の内部クロック信号ＣＬＫ１を生成する電圧制御発振器１０３を含む。
【０１３４】
位相差検出回路１０２は、内部クロック信号ＣＬＫ１と基本クロック信号ＢＣＬＫとの位相を比較する位相比較器と、位相比較器の出力信号に従ってチャージポンプ動作を行って位相誤差に対応する電圧を生成するチャージポンプとを含む。このチャージポンプの生成する誤差電圧をループフィルタによりフィルタ処理することにより、電圧制御発振器１０３に対する制御電圧（基準電圧）Ｖｒｅｆが生成される。
【０１３５】
基準電圧Ｖｒｅｆは、乗算回路１２０により係数αを乗算されて第２の内部クロック発生回路１１０へ与えられる。
【０１３６】
第２の内部クロック発生回路１１０は、第２の内部クロック信号ＣＬＫ２と外部データＤＡＴＡの位相比較を行ない、その位相比較結果に従って制御電圧ＶｒｅｆＰを生成する位相差検出回路１１２と、位相差検出回路１１２の出力する制御電圧ＶｒｅｆＰと乗算回路１２０の出力する制御電圧α・Ｖｒｅｆを加算する加算回路１２１と、加算回路１２１の出力する電圧に従って発振周波数が決定されて発振動作を行ない、第２の内部クロック信号ＣＬＫ２を生成する電圧制御発振器１１３を含む。
【０１３７】
乗算器回路１２０は、制御電圧Ｖｒｅｆに係数αを乗算し、制御電圧α・Ｖｒｅｆを生成する。ここで、係数αは１より小さな数である。
【０１３８】
位相差検出回路１１２は、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２との位相を比較する位相比較器と、この位相比較器の出力信号に従って、チャージポンプ動作を行なって、誤差電圧を生成するチャージポンプとを含む。チャージポンプの生成する電圧をループフィルタによりフィルタ処理して位相誤差電圧ＶｒｅｆＰが生成される。
【０１３９】
電圧制御発振器１０３、１１３および位相差検出回路１０２，１１２の構成は、通常の内部クロック発生回路において用いられるものと同様の構成である。
【０１４０】
また、第１および第２の内部クロック発生回路１００および１１０の動作特性は実質的に同じである。
【０１４１】
この図１４に示す半導体装置においては、第１および第２の内部クロック発生回路１００および１１０において、電流制御発振器に代えて電圧制御発振器１０３および１１３が用いられる。電圧制御発振器１０３および１１３も、それぞれ制御電圧に従ってその発振周波数が決定される。電圧制御発振器１０３および１１３の構成としては、マルチバイブレータの構成が用いられてもよく、また制御電圧によりその動作電流が決定されるリングオシレータが用いられてもよい。
【０１４２】
電圧制御発振器１０３および１１３は、以下の半導体の構成においては制御電圧のレベルが高くなると、その発振周波数が高くなる。しかしながら、これらの電圧制御発振器１０３および１１３は制御電圧が高くなると発振周波数が低下するように構成されてもよい。
【０１４３】
この図１４に示す構成においては、先の実施の形態１の半導体装置の構成において、電流制御に代えて電圧制御が行なわれるだけである。第１の内部クロック発生回路１００が発振動作を行ない、第１の内部クロック信号ＣＬＫ１と基本クロック信号ＢＣＬＫが位相同期している場合には、基準電圧Ｖｒｅｆは一定の電圧レベルに維持される。乗算回路１２０を介して供給される基準電圧Ｖｒｅｆに基いて電圧制御発振器１１３の発振周波数を決定し、さらに、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２との位相比較に基いて制御電圧を生成して電圧制御発振器１０３の発振周波数を調整する。
【０１４４】
具体的に、第２の内部発生回路１１０は、乗算回路１２０から制御電圧α・Ｖｒｅｆを与えられる。したがって、外部データＤＡＴＡが印加されない場合、この電圧制御発振器１１３は、電圧制御発振器１０３と同一動作特性であり、その電圧制御発振器１０３の発振周波数よりも低い周波数で発振動作を行なって内部クロック信号ＣＬＫ２を生成する。
【０１４５】
外部データＤＡＴＡが印加されていると、位相差検出回路１１２が位相比較を行ないその比較結果に従ってチャージポンプ動作に基づいて位相誤差電圧ＶｒｅｆＰを生成する。加算回路１２１が、制御電圧ＶｒｅｆＰ＋α・Ｖｒｅｆを生成して電圧制御発振器１１３へ印加する。したがって、この電圧制御発振器１１３は、加算回路１２１からの制御電圧に従って発振動作が設定されて、外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成する。
【０１４６】
この場合、外部データＤＡＴＡが、内部クロック信号ＣＬＫ１と位相が少し異なっているだけの場合、位相差検出回路１１２の出力する制御電圧ＶｒｅｆＰの変化範囲は小さく、電圧制御発振器１１３は、高速で、その元の制御電圧α・Ｖｒｅｆでの発振周波数からその発振周波数を調整して、内部クロック信号ＣＬＫ２と外部データＤＡＴＡの位相同期を確立する。
【０１４７】
したがって、この電圧制御発振器１０３および１１３が内部クロック発生のために用いられている場合においても、第１の内部クロック発生回路１００の基準電圧Ｖｒｅｆに基づいて、第２の内部クロック発生回路の初期発振周波数を設定し、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２の位相同期の確立を行なっている。したがって、高速で安定に、互いに位相の少し異なる内部クロック信号ＣＬＫ１およびＣＬＫ２を生成することができる。
【０１４８】
特に、この加算回路１２１において制御電圧ＶｒｅｆＰとα・Ｖｒｅｆを加算することにより、電圧制御発振器１１３の発振周波数が徐々に増大されるため、内部クロック信号ＣＬＫ２が初期状態よりも位相を早くされて、外部データＤＡＴＡと内部クロック信号ＣＬＫ２の位相同期が確立される。
【０１４９】
図１５は、図１４に示す乗算回路１２０の構成の一例を示す図である。図１５において、乗算回路１２０は、ノード１２０ｄと接地ノードの間に直列に接続される抵抗素子１２０ａおよび１２０ｂを含む。ノード１２０ｄに、基準電圧Ｖｒｅｆが与えられる。抵抗素子１２０ａおよび１２０ｂの間のノード１２０ｃから、制御電圧α・Ｖｒｅｆが出力される。
【０１５０】
この図１５に示す乗算回路１２０は、抵抗分圧回路であり、α＝Ｒｂ／（Ｒａ＋Ｒｂ）の分圧比で、基準電圧Ｖｒｅｆを分圧することができる。
【０１５１】
図１６は、図１４に示す加算回路１２１の構成の一例を示す図である。図１６において、加算回路１２１は、参照基準電圧α・Ｖｒｅｆを受ける抵抗素子１２１ａと、位相誤差電圧ＶｒｅｆＰを受ける抵抗素子１２１ｂと、抵抗素子１２１ａおよび１２１ｂが共通に正入力に接続されかつ負入力が接地ノードに抵抗素子１２１ｆを介して接続され、かつ出力が抵抗素子１２１ｅを介して負入力に接続される演算増幅器１２１ｄと、この演算増幅器１２１ｄの正入力と接地ノードとの間に接続される抵抗素子１２１ｄを含む。抵抗素子１２１ａ−１２１ｆは、それぞれ抵抗値Ｒを有する。
【０１５２】
この演算増幅器１２１ｄから、図１４に示す電圧制御発振器１１３に対する制御電圧ＶＯが出力される。
【０１５３】
この演算増幅器１２１ｄの構成において、抵抗素子１２１ａ−１２１ｆがすべて同じ抵抗値Ｒを有している。したがって、この演算増幅器１２１ｄは、加算回路として動作し、その出力電圧ＶＯは、ＶｒｅｆＰ＋α・Ｖｒｅｆで与えられる。
【０１５４】
図１７は、図１４に示す加算回路１２１の変更例を示す図である。図１７において、この加算回路１２１は、電源ノードとノードＮＤ１の間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＩＳトランジスタＱ７０と、ノードＮＤ１と接地ノードの間に接続されかつそのゲートに参照基準電圧α・Ｖｒｅｆを受けるＮチャネルＭＩＳトランジスタＱ７１と、ノードＮＤ１と接地ノードの間に接続されかつそのゲートに位相誤差電圧ＶｒｅｆＰを受けるＮチャネルＭＩＳトランジスタＱ７２と、ノードＮＤ２と接地ノードの間に接続されかつそのゲートがノードＮＤ２に接続されるＮチャネルＭＩＳトランジスタＱ７３と、電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＩＳトランジスタＱ７４を含む。ノードＮＤ２から、制御電圧ＶＯが出力される。
【０１５５】
ＭＩＳトランジスタＱ７０およびＱ７４は、ミラー比１のカレントミラー回路を構成し、ＭＩＳトランジスタＱ７０を介して流れる電流と同じ大きさのミラー電流がＭＩＳトランジスタＱ７４を介して流れる。したがって、この位相誤差電圧ＶｒｅｆＰが、接地電圧レベルであり、ＭＩＳトランジスタＱ７２が非導通状態の場合、ＭＩＳトランジスタＱ７１およびＱ７３に、同じ大きさの電流が流れる。この状態においてＭＩＳトランジスタＱ７１およびＱ７３がサイズが同じ場合、ノードＮＤ２の出力電圧ＶＯは、参照基準電圧α・Ｖｒｅｆとなる。
【０１５６】
位相誤差電圧ＶｒｅｆＰの電圧レベルが上昇すると、ＭＩＳトランジスタＱ７２を介して流れる電流が増加し、応じてＭＩＳトランジスタＱ７０を介して流れる電流が上昇する。したがって、このＭＩＳトランジスタＱ７４を介して流れるミラー電流も増大し、ノードＮＤ２の電圧レベルが上昇する。したがって、このノードＮＤ２からの電圧ＶＯが、位相誤差電圧ＶｒｅｆＰの電圧レベル上昇に従って上昇する。ＶＯ＝α・Ｖｒｅｆ＋ＶｒｅｆＰと等価な制御電圧を生成して、電圧制御発振器１１３へ与えることができる。
【０１５７】
以上のように、この発明の実施の形態７に従えば、発振回路として、電圧制御発振器を用いる場合においても、クロック信号を生成する基準電圧に基づいて、別の内部クロック信号の発生動作を調整している。したがって、周波数が同じであり、かつ位相の異なる複数の内部クロック信号を高速かつ安定に生成することができる。
【０１５８】
なお、内部クロック信号ＣＬＫ２と内部クロック信号ＣＬＫ１の位相関係は任意であり、位相誤差電圧ＶｒｅｆＰの電圧レベルに応じてその位相の遅れ／進みが設定される。
【０１５９】
［実施の形態８］
図１８は、この発明の実施の形態８に従う半導体装置の全体の構成を概略的に示す図である。この図１８に示す半導体装置は、図１４に示す半導体装置と以下の点が異なっている。すなわち、第２の内部クロック発生回路１１０に対し、第１の内部クロック発生回路１００からの基準電圧Ｖｒｅｆが乗算器を介することなく直接与えられる。第２の内部クロック発生回路１１０においては、位相差検出回路１１２の出力する位相誤差電圧ＶｒｅｆＰを、基準電圧Ｖｒｅｆから減算する加算回路１３１が設けられる。この加算回路１３１の出力電圧が電圧制御発振器１１３へ発振周波数制御電圧として与えられる。この図１８に示す半導体装置の他の構成は、図１４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６０】
この図１８に示す半導体装置の構成においても、第１の内部クロック発生回路１００の安定動作時、一定の電圧レベルに基準電圧Ｖｒｅｆが維持される。したがって、第２の内部クロック発生回路１１０が、この基準電圧Ｖｒｅｆを基準として、位相調整動作を行なって制御電圧ＶｒｅｆＰの電圧レベルを調整する。したがって、この加算回路１３１からの制御電圧Ｖｒｅｆ−ＶｒｅｆＰに従って電圧制御発振器１１３が発振動作を行ない、外部データＤＡＴＡと内部クロック信号ＣＬＫ２の位相同期を確立する。これにより、第１の内部クロック発生回路１００の発振周波数近傍で、第２の内部クロック発生回路１１０を発振動作させることができ、この外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を高速でかつ安定に生成することができる。
【０１６１】
電圧制御発振器１１３は、その発振周波数が、位相誤差電圧ＶｒｅｆＰに従って低くされ、内部クロック信号ＣＬＫ２の位相が遅くされる。
【０１６２】
図１４および図１８に示す位相差検出回路１１２の構成は、同じである。第２の内部クロック信号ＣＬＫ２と外部データＤＡＴＡの位相差が大きいときには、位相誤差電圧ＶｒｅｆＰを高くする。図１４に示す構成においては、電圧制御発振器１１３の発振周波数を高くし、図１８に示す構成においては電圧制御発振器１１３の発振周波数を低くする。比較動作初期時においては、内部クロック信号ＣＬＫ２の周波数は、図１４に示す構成においては低く、図１８に示す構成においては高いほうに設定されている。従って、同一の構成の位相差検出回路１１２を図１４および図１８に示す構成において用いて、基本クロック信号ＢＣＬＫにからすこし位相のずれた内部クロック信号ＣＬＫ２を生成することができる。
【０１６３】
図１９は、図１８に示す加算回路１３１の構成の一例を示す図である。図１９において、加算回路１３１は、基準電圧Ｖｒｅｆを正入力に受け、制御電圧ＶｒｅｆＰを負入力に受ける差動増幅回路１３１ａを含む。この差動増幅回路１３１ａの利得を、１に設定することにより、出力電圧ＶＯとして、電圧Ｖｒｅｆ−ＶｒｅｆＰを得ることができる。
【０１６４】
なお、この差動増幅回路１３１ａに代えて、図１７に示すようなカレントミラー型差動増幅回路が用いられてもよい。
【０１６５】
以上のように、この発明の実施の形態８に従えば、第１の内部クロック発生回路の発振周波数を設定する基準電圧Ｖｒｅｆと、外部データと内部クロック信号との位相比較結果に従って生成される位相誤差電圧を生成して第２の内部クロック信号を生成する電圧制御発振器の発振周波数を調整しており、安定に、位相の異なる２つの内部クロック信号を容易に生成することができる。
【０１６６】
［実施の形態９］
図２０は、この発明の実施の形態９に従う半導体装置の全体の構成を概略的に示す図である。この図２０に示す半導体装置は、図１４に示す半導体装置と、以下の点が、その構成が異なる。すなわち、第２の内部クロック発生回路１１０において、第２の内部クロック信号ＣＬＫ２と外部データＤＡＴＡの周波数比較を行ない、その比較結果に基づいて周波数誤差電圧ＶｒｅｆＦを生成する周波数差検出回路１４０と、乗算回路１２０の出力する制御電圧α・Ｖｒｅｆと位相差検出回路１１２の出力する制御電圧ＶｒｅｆＰと周波数差検出回路１４０の出力する制御電圧ＶｒｅｆＦを加算して電圧制御発振器１１３へ制御電圧として印加する加算回路１４１が設けられる。
【０１６７】
周波数差検出回路１４０は、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２との周波数を比較する周波数比較器と、この周波数比較器の出力信号に従ってチャージポンプ動作を行って位相誤差電圧を生成するチャージポンプを含む。チャージポンプの生成する電圧をループフィルタを通すことにより最終的に周波数誤差電圧ＶｒｅｆＦが生成される。周波数差が大きいときには、周波数誤差電圧ＶｒｅｆＦが高くされる。
【０１６８】
この図２０に示す半導体装置の他の構成は、図１４に示す半導体装置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６９】
図２０に示す半導体装置の場合、第１の内部クロック発生回路１００が安定動作を行なった場合、一定の基準電圧Ｖｒｅｆが生成され、応じて乗算回路１２０からも、一定の大きさの制御電圧α・Ｖｒｅｆが生成される。したがって、この状態においては、第２の内部クロック発生回路１１０において、電圧制御発振器１１３が、第１の内部クロック発生回路１００に含まれる電圧制御発振器１０３よりも、少し低い発振周波数で発振動作を行なう。
【０１７０】
外部から与えられるデータＤＡＴＡと第２の内部クロック信号ＣＬＫ２との位相比較および周波数比較を行なって、それぞれ、位相誤差電圧ＶｒｅｆＰおよび周波数誤差電圧ＶｒｅｆＦが生成される。加算回路１４１が、制御電圧ＶｒｅｆＰ＋ＶｒｅｆＦ＋α・Ｖｒｅｆを生成して電圧制御発振器１１３へ与え、その発振周波数を大きくする。最終的に、このデータＤＡＴＡと内部クロック信号ＣＬＫ２が位相および周波数が一致する。
【０１７１】
この図２０に示す半導体装置の場合、第１の内部クロック発生回路１００の発振周波数近傍で、周波数および位相の異なる外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成することができる。
【０１７２】
加算回路１４１の構成としては、図１６に示す構成と同様の、演算増幅器を利用することができる。図１６に示す演算増幅器１２１ｄの正入力に、電圧α・Ｖｒｅｆ、ＶｒｅｆＰおよびＶｒｅｆＦを、それぞれ抵抗素子を介して並列に与える。
【０１７３】
また、図１７に示す比較回路を、加算回路１４１として利用することができる。ＭＩＳトランジスタＱ７１およびＱ７２と並列に、そのゲートに制御電圧ＶｒｅｆＦを受けるＮチャネルＭＩＳトランジスタをさらに設ける。これにより、その出力電圧として、３つの電圧の和に応じた電圧が生成される。
【０１７４】
以上のように、この発明の実施の形態９に従えば、第２の内部クロック発生回路において、第１の内部クロック発生回路からの基準電圧に基づく電圧に基づいて発振動作を行なって、位相および周波数比較を行なってその発振周波数を調整しており、安定に、かつ高速で、周波数および位相の異なる第２の内部クロック信号を生成することができる。
【０１７５】
［実施の形態１０］
図２１は、この発明の実施の形態１０に従う半導体装置の全体の構成を概略的に示す図である。この図２１に示す半導体装置は、以下の点が、図２０に示す半導体装置とその構成が異なる。すなわち、第２の内部クロック発生回路１１０は、第１の内部クロック発生回路１００からの基準電圧Ｖｒｅｆを、乗算回路１２０を通すことなく直接受ける。電圧制御発振器１１３に対する制御電圧は、加算回路１５１により生成される。この加算回路１５１は、基準電圧Ｖｒｅｆと周波数差検出回路１４０の出力する周波数誤差電圧ＶｒｅｆＦとを加算し、かつ位相差検出回路１１２の出力する位相誤差電圧ＶｒｅｆＰを加算して制御電圧を生成する。
【０１７６】
この図２１に示す半導体装置の他の構成は、図２０に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７７】
この図２１に示す半導体装置の構成においては、第１の内部クロック発生回路１００の安定化時、基準電圧Ｖｒｅｆは、一定の電圧レベルに維持される。第２の内部クロック発生回路１１０は、この基準電圧Ｖｒｅｆを基準電圧として、その内部の電圧制御発振器１１３が発振動作を行なう。周波数差検出回路１４０は周波数差を検出すると、周波数誤差電圧ＶｒｅｆＦの電圧レベルを変更し、また位相差検出回路１１２が位相差を検出すると、その位相誤差電圧ＶｒｅｆＰの電圧レベルを調整する。外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２とが周波数が一致しかつ位相が一致したときに、これらの誤差電圧ＶｒｅｆＰおよびＶｒｅｆＦの電圧レベルが一定に維持される。
【０１７８】
制御電圧Ｖｒｅｆ−ＶｒｅｆＰ＋ＶｒｅｆＦに従って、その発振周波数が決定されて、電圧制御発振器１１３が、発振動作を行なう。
【０１７９】
この図２１に示す構成においても、外部からのデータＤＡＴＡが、基本クロック信号ＢＣＬＫと周波数および位相が異なる場合において、その近傍領域の周波数および位相を有している場合、高速でかつ安定に、外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成することができる。
【０１８０】
この図２１に示す半導体装置においては、内部クロック信号ＣＬＫ２は、周波数差検出回路１４０により、その周波数が高くされ、また位相差検出回路１１２により、その位相が遅くされる。
【０１８１】
図２２は、図２１に示す加算回路１５１の構成の一例を示す図である。図２２において、加算回路１５１は、位相誤差電圧ＶｒｅｆＰを受ける抵抗素子１５１ｂと、基準電圧Ｖｒｅｆを受ける抵抗素子１５１ｃと、周波数誤差電圧ＶｒｅｆＦを受ける抵抗素子１５１ｄと、抵抗素子１５１ｂに接続される負入力と、抵抗素子１５１ｃおよび１５１ｄが並列に接続される正入力を有する演算増幅器１５１ａと、演算増幅器１５１ａの正入力と接地ノードの間に接続される抵抗素子１５１ｅと、演算増幅器１５１ａの出力と負入力との間に接続される抵抗素子１５１ｆを含む。これらの抵抗素子１５１ｂ−１５１ｆは、それぞれ、抵抗値Ｒを有する。
【０１８２】
この図２２に示す加算回路１５１の構成の場合、演算増幅器１５１ａにおいて、正入力および負入力の電圧レベルは等しく、また、抵抗素子１５１ｂおよび１５１ｆを流れる電流は同じである。従って、抵抗素子１５１ｂから１５１ｆの抵抗値が等しいため、この演算増幅器１５１ａからは、出力電圧ＶＯとして、正入力に与えられる電圧の和と、負入力に与えられる電圧の差に対応する電圧が得られる。すなわち、電圧（Ｖｒｅｆ＋ＶｒｅｆＦ−ＶｒｅｆＰ）が、出力電圧ＶＯとして得られる。
【０１８３】
図２３は、図２１に示す加算回路１５１の変更例を示す図である。図２３において、加算回路１５１は、電源ノードとノードＮＤ３の間に接続されかつそのゲートがノードＮＤ３に接続されるＰチャネルＭＩＳトランジスタＱ８０と、ノードＮＤ３と接地ノードの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＩＳトランジスタＱ８２と、ノードＮＤ３と接地ノードの間に接続されかつそのゲートに周波数誤差電圧ＶｒｅｆＦを受けるＮチャネルＭＩＳトランジスタＱ８３と、ノードＮＤ４と接地ノードの間に接続されかつそのゲートがノードＮＤ３に接続されるＰチャネルＭＩＳトランジスタＱ８１と、ノードＮＤ４と接地ノードの間に接続されかつそのゲートがノードＮＤ４に接続されるＮチャネルＭＩＳトランジスタＱ８４と、ノードＮＤ４と接地ノードの間に接続されかつそのゲートに位相誤差電圧ＶｒｅｆＰを受けるＮチャネルＭＩＳトランジスタＱ８５を含む。ノードＮＤ４から制御電圧ＶＯが生成されて、図２１に示す電圧制御発振器１１３へ与えられる。
【０１８４】
図２３に示す加算回路１５１の構成において、誤差電圧ＶｒｅｆＦおよびＶｒｅｆＰがともに接地電圧レベルのときには、ノードＮＤ４には、基準電圧Ｖｒｅｆと同じ大きさの電圧が生成される。すなわち、ＭＩＳトランジスタＱ８０およびＱ８１は、カレントミラー回路を構成し、同一サイズであり、同じ大きさの電流を流す。また、ＭＩＳトランジスタＱ８２およびＱ８４は、同一サイズであり、その電流駆動能力は同じである。
【０１８５】
周波数誤差電圧ＶｒｅｆＦの電圧レベルが上昇すると、ノードＮＤ３を流れる電流が増大し、応じて、ノードＮＤ４にＭＩＳトランジスタＱ８１を介して供給される電流量が増大する。このとき、位相誤差電圧ＶｒｅｆＰの電圧レベルが上昇すると、ＭＩＳトランジスタＱ８５の放電電流が増大し、ＭＩＳトランジスタＱ８４の駆動電流が低下し、ノードＮＤ４の電圧レベルが低下する。これにより、等価的に、電圧Ｖｒｅｆ＋ＶｒｅｆＦ−ＶｒｅｆＰに対応する出力電圧ＶＯを生成することができる。
【０１８６】
以上のように、この発明の実施の形態１０に従えば、第１の内部クロック発生回路からの基準電圧を用いて、第２の内部クロック発生回路において、この基準電圧に基づいて第２の内部クロック信号と外部からのデータとの位相比較および周波数比較を行なって、第２の内部クロック信号の位相／周波数を調整している。これにより、基準電圧安定化時、高速で周波数および位相が第１の内部クロック信号と異なる第２の内部クロック信号を安定かつ高速で生成することができる。
【０１８７】
また、周波数差検出回路は、必要な内部クロック発生回路に配置しているだけであり、全ての内部クロック発生回路に配置する必要がなく、回路占有面積を低減することができる。
【０１８８】
［実施の形態１１］
図２４は、この発明の実施の形態１１に従う半導体装置の全体の構成を概略的に示す図である。この図２４に示す半導体装置は、以下の点が、図２１に示す半導体装置とその構成が異なる。すなわち、第２の内部クロック発生回路１１０において、電圧制御発振器１１３へは、加算回路１６１により、基準電圧Ｖｒｅｆと位相差検出回路１１２の出力する位相誤差電圧ＶｒｅｆＰの和と周波数差検出回路１４０の出力する周波数誤差電圧ＶｒｅｆＦの差に等しい電圧が制御電圧として与えられる。この図２４に示す半導体装置の他の構成は、図２１に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８９】
この図２４に示す半導体装置においては、電圧Ｖｒｅｆ＋ＶｒｅｆＰ−ＶｒｅｆＦが制御電圧として電圧制御発振器１１３へ加算回路１６１から与えられる。したがって、第１の内部クロック発生回路１００から一定電圧レベルに維持された基準電圧Ｖｒｅｆが与えられたとき、第２の内部クロック発生回路１１１０においては、この基準電圧Ｖｒｅｆが規定する発振周波数近傍において、周波数差検出および位相差検出動作が行なわれ、それぞれ検出された周波数差および位相差に従って、誤差電圧ＶｒｅｆＦおよびＶｒｅｆＰが生成される。
【０１９０】
周波数誤差電圧ＶｒｅｆＦは、この電圧制御発振器１１３の発振周波数を低下させる方向に働き、位相誤差電圧ＶｒｅｆＰは、電圧制御発振器１１３の発振周波数を高くする方向、すなわち内部クロック信号ＣＬＫ２の位相を進める方向に機能する。したがって、内部クロック信号ＣＬＫ２として、第１の内部クロック信号ＣＬＫ１よりも周波数が低くかつ位相が進んだ内部クロック信号ＣＬＫ２を得ることができる。すなわち、外部からのデータＤＡＴＡが、基準クロック信号ＢＣＬＫよりも少し周波数が低くかつ位相が進んでいる場合、高速で、かつ安定にこの外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成することができる。
【０１９１】
加算回路１６１としては、図２２および図２３に示す加算回路１５１の構成を利用することができる。誤差電圧ＶｒｅｆＰおよびＶｒｅｆＦの位置を交換することにより、位相誤差電圧ＶｒｅｆＰの加算と周波数誤差信号ＶｒｅｆＦの減算を行なう加算回路を得ることができる。
【０１９２】
なお、図２４に示す構成において、第１の内部クロック発生回路１００から乗算器を介して基準電圧Ｖｒｅｆが、第２の内部クロック発生回路１１０に伝達されてもよい。乗算器を利用する場合、乗算係数は１以上であってもよく、１以下であってもよい。
【０１９３】
以上のように、この発明の実施の形態１１に従えば、第１の内部クロック信号の安定化時一定電圧レベルに維持される基準電圧Ｖｒｅｆに基づいて、基本発振周波数を設定し、その後、外部データに対して、周波数差および位相差に応じて、その周波数を調整しており、外部データＤＡＴＡが、基準クロック信号ＢＣＬＫと周波数および位相が少し異なる場合においても、正確に、データに位相同期した内部クロック信号を生成することができる。これにより、複数の位相・周波数の異なる内部クロック信号を安定に生成することができる。
【０１９４】
［実施の形態１２］
図２５は、この発明の実施の形態１２に従う半導体装置の構成を概略的に示す図である。この図２５に示す半導体装置は、以下の点が、図２４に示す半導体装置とその構成が異なる。すなわち、第２の内部クロック発生回路１１０において、電圧制御発振器１１３に対して制御電圧を生成する加算回路１７１が、基準電圧Ｖｒｅｆから、誤差電圧ＶｒｅｆＰおよびＶｒｅｆＦを減算する。図２５に示す半導体装置の他の構成は、図２４に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９５】
この図２５に示す半導体装置の構成の場合、一定の電圧レベルに維持された基準電圧Ｖｒｅｆに従って、電圧制御発振器１１３が、この第１の内部クロック信号１００に含まれる電圧制御発振器１０３と同じ発振周波数を基本発振周波数として発振する。外部データＤＡＴＡに対する位相比較および周波数比較動作が行なわれると、それらの比較動作に従って、誤差電圧ＶｒｅｆＰおよびＶｒｅｆＦが生成される。したがって、電圧制御発振器１１３の発振周波数は、基準電圧Ｖｒｅｆが規定する発振周波数よりも低くされ、また位相も遅くされる。すなわち、外部データＤＡＴＡが、基本クロック信号ＢＣＬＫよりも周波数が少し低くかつ位相が遅れている場合、内部クロック信号ＣＬＫ２を、外部データＤＡＴＡに高速で位相同期させることができる。
【０１９６】
なおこの図２５に示す加算回路１７１の構成としては、図２２または図２３に示す構成を利用することができる。誤差電圧ＶｒｅｆＦも、減算側に配置する。
【０１９７】
またこの図２５に示す半導体装置の構成においても、第１の内部電圧発生回路１００から生成される制御電圧Ｖｒｅｆを、乗算器により、所定数倍した後、加算回路１７１へ与えられてもよい。この場合においても、乗算係数は、１以上であってもよく、また１よりも小さい値であってもよい。
【０１９８】
以上のように、この発明の実施の形態１２に従えば、基準電圧Ｖｒｅｆで決定される発振周波数で発振する電圧制御発振器に対し、位相差および周波数差に応じてその制御電圧レベルを低くしており、外部クロック信号よりも周波数が小さく、かつ位相が遅れている外部データに対し高速で勝つ安定に位相同期した内部クロック信号を、安定に生成されている第１の内部クロック信号に基づいて生成することができる。これにより、高速で、位相／周波数の異なる複数の内部クロック信号を生成することができる。
【０１９９】
［実施の形態１３］
図２６は、この発明の実施の形態１３に従う半導体装置の構成を概略的に示す図である。図２６においても、互いに位相の異なる第１および第２の内部クロック信号ＣＬＫ１およびＣＬＫ２を生成する内部クロック発生回路２０１および２１０が設けられる。第１の内部クロック発生回路２０１は、基本クロック信号ＢＣＬＫを遅延して第１の内部クロック信号ＣＬＫ１を生成する遅延回路２０２と、基本クロック信号ＢＣＬＫと第１の内部クロック信号ＣＬＫ１の位相差を検出し、その位相差に基づいて制御信号ＤＲＥＦを生成して遅延回路２０２の遅延量を調整する位相差検出回路２０３を含む。
【０２００】
制御信号ＤＲＥＦは、電流信号であってもよく、また電圧信号であってもよい。遅延回路２０２は、たとえば、複数段のインバータで構成され、この制御信号ＤＲＥＦに従って各インバータの動作電流が調整される。この内部クロック発生回路２０１は、通常ＤＬＬ（ディレイド・ロックト・ループ）として知られており、この基本クロック信号ＢＣＬＫの位相をずらして、基本クロック信号ＢＣＬＫと同一周波数の内部クロック信号ＣＬＫ１を生成する。
【０２０１】
第２の内部クロック発生回路２１０は、外部データＤＡＴＡを遅延して第２の内部クロック信号ＣＬＫ２を生成する遅延回路２１２と、外部データＤＡＴＡと第２の内部クロック信号ＣＬＫ２の位相差を検出し、その検出した位相差に基づいて制御信号ＤＣＮＴを生成する位相差検出回路２１３と、この検出回路２１３の制御信号ＤＣＮＴと位相差検出回路２０３からの制御信号ＤＲＥＦとを加算する加算回路２１５とを含む。この加算回路２１５の出力信号に従って遅延回路２１２の遅延量が調整される。この遅延回路２１２も、同様、複数段のたとえばインバータで構成され、この加算回路２１５の出力信号に従ってその動作電流が調整され応じて遅延時間が調整される。
【０２０２】
これらの内部クロック発生回路２０１および２１０は、同一動作特性を有する。従って、遅延回路２０２および２１２は、制御信号の大きさが同じであれば、同一の遅延時間を有する。
【０２０３】
加算回路２１５は、制御信号ＤＲＥＦおよびＤＣＮＴに基づいて、制御信号ＤＲＥＦ＋ＤＣＮＴまたはＤＲＥＦ−ＤＣＮＴを生成する。
【０２０４】
この図２６に示す半導体装置の構成の場合、第１の内部クロック発生回路２０１が安定に動作している場合、制御信号ＤＲＥＦは、一定のレベル（電流または電圧レベル）に維持される。したがって、遅延回路２１２は、その遅延量が、遅延回路２０２と同じ遅延量に設定され、外部データＤＡＴＡを遅延する。このとき、外部データＤＡＴＡと内部クロック信号ＣＬＫ２の位相差に基づいて、制御信号ＤＣＮＴが生成されて、加算回路２１５の出力信号に従って、遅延回路２１２の遅延量が調整される。したがって、外部データＤＡＴＡが、基本クロック信号ＢＣＬＫと周波数が近い場合、この位相調整により、高速で、外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成することができる。
【０２０５】
外部データＤＡＴＡと基本クロック信号ＢＣＬＫとは周波数は同一であることは特に要求されない。遅延制御信号ＤＲＥＦが安定状態にあれば、この遅延制御信号ＤＲＥＦを基準として位相調整動作を第２の内部クロック発生回路２１０において行ない、外部データＤＡＴＡを遅延して内部クロック信号ＣＬＫ２を生成する。
【０２０６】
このようなＤＬＬを利用する構成においても、内部で、位相の異なるまたは周波数の異なる内部クロック信号を安定に生成することができる。
【０２０７】
なお、図２６に示す構成においても、制御信号ＤＲＥＦを、乗算回路を用いて乗算して加算回路２１５へ与えてもよい。
【０２０８】
以上のように、この発明の実施の形態１３に従えば、ＤＬＬを用いて内部クロック信号を生成する構成においても、基本クロック信号の位相を設定する制御信号を基準信号として別の内部クロックに対する遅延調整を行なっており、安定にかつ高速で複数の位相／周波数の異なる内部クロックを生成することができる。
【０２０９】
［実施の形態１４］
図２７は、この発明の実施の形態１４に従う半導体装置の構成を概略的に示す図である。図２７において、半導体装置は、基本クロック信号ＢＣＬＫに位相同期した内部クロック信号ＣＬＫ１を生成する内部クロック発生回路３０１と、外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成する内部クロック発生回路３１０とを含む。
【０２１０】
内部クロック発生回路３１０は、内部クロック発生回路３０１の生成する制御信号ＲＥＦＣを参照して、すなわち、制御信号ＲＥＦＣにより基本周波数が決定されて、その基本領域近傍において内部クロック信号ＣＬＫ２と外部データＤＡＴＡとの位相／周波数の比較結果に従って、内部クロック信号ＣＬＫ２の位相／周波数を調整して、外部データＤＡＴＡに位相同期した内部クロック信号ＣＬＫ２を生成する。内部クロック発生回路３０１および３１０の構成としては、実施の形態１から１３のいずれが用いられてもよい。
【０２１１】
半導体装置は、さらに、内部クロック信号ＣＬＫ１およびＣＬＫ２に従って動作し、所定の処理を行なう内部回路３２０を含む。この内部回路３２０は、これらの内部クロック信号ＣＬＫ１およびＣＬＫ２に同期して動作する同期型回路であればよい。
【０２１２】
内部回路３２０は、内部クロック信号ＣＬＫ１に従って外部からの信号ＳＩＧを取り込み所定の処理を実行する信号処理回路３２２と、内部クロック信号ＣＬＫ２に従って外部データＤＡＴＡを取込み内部データを生成して所定の処理を行なうデータ処理回路３２４と、これらの処理回路３２２および３２４の出力信号／データに従ってさらに所定の処理を実行する主処理回路３３０を含む。この種処理回路３３０から、最終の処理結果が例えば基本クロック信号ＢＣＬＫに従って出力される。
【０２１３】
信号ＳＩＧは、例えば、動作モードを指定する制御信号、および送信元／送信先を示すアドレス信号であり、外部データＤＡＴＡは、例えば、通信データである。この半導体装置は、一例として、インターネットなどのパケット通信の用途において利用される。送信データに同期した内部クロック信号を内部で生成する。半導体装置は、これに代えて、同期型メモリであり、外部信号ＳＩＧに従ってデータＤＡＴＡの送受信を行なう構成であってもよい。メモリの構成の場合、信号処理回路３２０は、信号入力バッファなどを含み、データ処理回路３２４は、データ入力バッファなどを含む。主処理回路３０が、メモリアレイおよびメモリ選択回路などを含む。
【０２１４】
この図２７に示す半導体装置において、入力バッファと入力ピンとの距離および内部での信号伝播経路の伝播遅延量が信号ＳＩＧ、クロック信号ＢＣＬＫおよびデータＤＡＴＡで異なる場合、それぞれに対して最適化された内部クロック信号ＣＬＫ１およびＣＬＫ２を安定に生成することができる。
【０２１５】
なお、図２７に示す構成において、データＤＡＴＡに対して内部クロック信号ＣＬＫ２を第１の内部クロック信号ＣＬＫ１を参照して、すなわち、制御信号ＲＥＦＣにより第２の内部クロック信号ＣＬＫ２の基本周波数領域を設定されて、その近傍で位相／周波数比較を行って第２の内部クロック信号ＣＬＫ２を性制している。しかしながら、信号ＳＩＧに対しても、この信号ＳＩＧが連続的に与えられてクロック信号に対する同期を取ることができる場合には、この信号ＳＩＧに対して内部クロック発生回路が設けられてもよい。
【０２１６】
以上のように、この発明の実施の形態１４に従えば、複数の内部クロック信号を１つの内部クロック信号を参照して、生成しており、安定に内部クロック信号を生成することができる。
【０２１７】
なお、上述の実施の形態１から１２においては、第１の内部クロック信号を生成する発振器の発振周波数を設定する基準電圧／基準電流を参照して、別の内部クロック信号の発生する発振器の発振周波数が調整されている。この発振周波数調整の構成としては、以下の構成が用いられてもよい。すなわち、位相差検出回路において、チャージポンプ動作を行なって容量素子を充電する。この容量素子の充電電圧を、基準電圧として用いて第２の内部クロック発生回路へ与える。第２の内部クロック発生回路においては、その容量素子に対するチャージポンプ動作による充放電動作により容量素子の充電電圧を調整する。この容量素子の充電電圧がループフィルタを介して発振器へ与えられる。電流制御発振器の場合、この充電電圧に基いて、発振器の動作電流をカレントミラー回路などを用いて生成する。または、この充電電圧が制御電圧として用いられて、電圧制御発振器の発振周波数を設定する。
【０２１８】
したがって、直接、発振器の発振周波数を決定設定する電流／電圧でなく、その発振周波数を調整する前段の信号（電流／電圧）をもとにして、発振動作を制御する構成が用いられてもよい。発振器の発振制御電流／電圧に対応する信号（電流／電圧）であれば、本発明において利用することができる。
【０２１９】
また、実施の形態１から１３においては、２つの内部クロック信号ＣＬＫ１およびＣＬＫ２が生成されている。しかしながら、この生成される内部クロック信号の数は２に限定されず、同期対象となる信号の数に応じて適当に定められればよく、それぞれに対して、基本クロック信号の基準電圧／電流／信号に基づいて、対応の内部クロック信号を生成する構成が用いられればよい。
【０２２０】
【発明の効果】
以上のように、この発明に従えば、安定に動作する内部クロック発生回路の動作速度を決定する信号（電流／電圧）を参照して、別の内部クロック信号を発生する際の調整を行なっている。このように、位相および／または周波数が近くかつ異なる複数の複数の内部クロック信号を安定かつ確実に生成することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体装置の構成を概略的に示す図である。
【図２】図１に示す電流制御発振器の電流と発振周波数の関係を示す図である。
【図３】図１に示す半導体装置の要部の構成を具体的に示す図である。
【図４】この発明の実施の形態２に従う半導体装置の全体の構成を概略的に示す図である。
【図５】図４に示す加算回路の構成の一例を示す図である。
【図６】この発明の実施の形態３に従う半導体装置の構成を概略的に示す図である。
【図７】図６に示す加算回路の一例を示す図である。
【図８】この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。
【図９】図８に示す加算回路の構成の一例を示す図である。
【図１０】この発明の実施の形態５に従う半導体装置の構成を概略的に示す図である。
【図１１】図１０に示す加算回路の構成の一例を示す図である。
【図１２】この発明の実施の形態６に従う半導体装置の構成を概略的に示す図である。
【図１３】図１２に示す加算回路の構成の一例を示す図である。
【図１４】この発明の実施の形態７に従う半導体装置の構成を概略的に示す図である。
【図１５】図１４に示す乗算回路の構成の一例を示す図である。
【図１６】図１４に示す加算回路の構成の一例を示す図である。
【図１７】図１４に示す加算回路の変更例を示す図である。
【図１８】この発明の実施の形態８に従う半導体装置の構成を概略的に示す図である。
【図１９】図１８に示す加算回路の構成の一例を示す図である。
【図２０】この発明の実施の形態９に従う半導体装置の構成を概略的に示す図である。
【図２１】この発明の実施の形態１０に従う半導体装置の全体の構成を概略的に示す図である。
【図２２】図２１に示す加算回路の構成の一例を示す図である。
【図２３】図２１に示す加算回路の変更例を示す図である。
【図２４】この発明の実施の形態１１に従う半導体装置の構成を概略的に示す図である。
【図２５】この発明の実施の形態１２に従う半導体装置の構成を概略的に示す図である。
【図２６】この発明の実施の形態１３に従う半導体装置の構成を概略的に示す図である。
【図２７】この発明の実施の形態１４に従う半導体装置の全体の構成を概略的に示す図である。
【符号の説明】
１  第１の内部クロック発生回路、２，１２  位相差検出回路、３，１３  電流制御発振器、１０  第２の内部クロック発生回路、１１  加算回路、２０  乗算器、２１，３１，４１，５１，６１，１２１，１３１，１４１，１５１，１６１，１７１，２１５  加算回路、１０２，１１２  位相差検出回路、１０３，１１３  電圧制御発振器、２５，１４０  周波数差検出回路、２０２，２１２  遅延回路、２０３，２１３  位相差検出回路、３０１，３１０  内部クロック発生回路、３２０  内部回路。
【図１】
2004180125.tif 000003
【図２】
2004180125.tif 000004
【図３】
2004180125.tif 000005
【図４】
2004180125.tif 000006
【図５】
2004180125.tif 000007
【図６】
2004180125.tif 000008
【図７】
2004180125.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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