(57)【要約】【課題】ＰＯＲ回路の誤動作を防止し、安定的にテストモードを実行することが可能な半導体装置を提供する。【解決手段】内部回路の動作をテストするテストモードにおいて、テストモード判定回路３０からテストモード信号ＴＭをＰＯＲ回路２５に入力する。これにより、ＰＯＲ回路２５から伝達されるリセット信号ＺＰＯＲを強制的に「Ｈ」レベルに固定する。これに従い、テストモード時に誤動作によりＰＯＲ回路２５から生成されるリセット信号ＺＰＯＲの内部回路への伝達を停止することができ、安定的なテストを実行することができる。【選択図】        図２
2004279052.tif 000002
【特許請求の範囲】
【請求項１】
供給される電源電圧を受けて所定の動作を実行する内部回路と、
前記電源電圧に基づく閾値電圧を有し、前記閾値電圧よりも前記電源電圧の電圧レベルが小さくなった場合に前記内部回路を初期状態に設定するためのリセット信号を生成するパワーオンリセット回路とを備え、
前記内部回路の動作をテストするテストモード時に、前記リセット信号の伝達を停止する制御回路とをさらに備える、半導体装置。
【請求項２】
前記制御回路は、所定期間、前記リセット信号の伝達を停止するためのタイミング調整回路を含む、請求項１記載の半導体装置。
【請求項３】
前記制御回路は、前記電源電圧と所定電圧との比較に応じて、前記リセット信号の伝達を停止する電圧比較回路を含む、請求項１記載の半導体装置。
【請求項４】
前記所定電圧は、通常動作時に用いられる最大の電圧レベルに設定され、
前記電圧比較回路は、前記テストモード時において、前記電源電圧の電圧レベルが前記所定電圧よりも高い場合には前記リセット信号の伝達を停止する、請求項３記載の半導体装置。
【請求項５】
供給される第１および第２の電源電圧の少なくとも一方を受けて所定の動作を実行する内部回路と、
前記第１の電源電圧に基づく第１の閾値電圧を有し、前記第１の閾値電圧よりも前記第１の電源電圧の電圧レベルが小さくなった場合に第１のリセット信号を生成する第１のパワーオンリセット回路と、
前記第１のパワーオンリセット回路と並列に設けられ、前記第２の電源電圧に基づく第２の閾値電圧を有し、前記第２の閾値電圧よりも前記第２の電源電圧の電圧レベルが小さくなった場合に第２のリセット信号を生成する第２のパワーオンリセット回路とを備え、
前記内部回路の動作をテストするテストモード時に、前記第１および第２のリセット信号がともに生成された場合に前記内部回路を初期状態に設定する第３のリセット信号を生成する論理回路とをさらに備える、半導体装置。
【請求項６】
供給される電源電圧を受けて所定の動作を実行する複数の内部回路を含む周辺回路と、
前記電源電圧に基づく閾値電圧を有し、前記閾値電圧よりも前記電源電圧の電圧レベルが小さくなった場合に前記周辺回路を初期状態に設定するリセット信号を生成するパワーオンリセット回路とを備え、
前記周辺回路は、
テストモードにおいて、前記複数の内部回路に対して複数のテストを実行するテスト回路と、
外部から入力されるコマンドに基づいて複数のテスト信号をそれぞれ設定する複数のテスト信号設定回路とを含み、
前記複数のテスト信号設定回路のうちの１つのテスト信号設定回路は、設定されたテスト信号をリセット指示に応答して前記初期状態に設定する第１のリセット回路を含み、
前記複数のテスト信号設定回路のうちの残りのテスト信号設定回路の各々は、設定されたテスト信号を外部からの前記リセット指示および前記リセット信号の少なくとも一方に応答して前記初期状態に設定する第２のリセット回路を含み、
前記１つのテスト信号設定回路は、前記複数のテストのうち前記電源電圧の電圧レベルを通常時の電圧レベルよりも高くするテストを実行するテスト信号を設定する、半導体装置。
【請求項７】
前記テストモードにおいて、前記複数のテスト信号設定回路のうち、前記１つのテスト信号設定回路が最初にテスト信号を設定する、請求項６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、テスト時におけるパワーオンリセット回路（Ｐｏｗｅｒ  Ｏｎ  Ｒｅｓｅｔ）の動作制御に関するものである。
【０００２】
【従来の技術】
半導体デバイスの複雑化高度化に伴い、内部回路の動作確認や歩留りを向上する目的で多種多様なテストモードが一般的に実行される。
【０００３】
このようなテストモードは、予めデバイス内に種々のテスト回路を組み込み、外部からの所定条件の入力に基づいて所望のテストモードが実行されるように設計されている場合が多い。
【０００４】
テストモードとしては高温および高電圧の状況の下でストレスを印加して動作させたり、通常の動作タイミングと異なるタイミングで動作させたりする特別な条件であるので、回路の誤動作が生じやすい。
【０００５】
しかし、誤動作が生じれば、テスト効率に支障をきたす恐れがあるため、安定的にテストモードを実行する方式が求められる。
【０００６】
特に、テストモード中には、回路の誤動作によりテストモードが解除されるような状態は回避する必要がある。
【０００７】
特開平１０−２９３１６３号公報においては、テストモード中に電源切断状態以外にテストモードが回路の誤動作により解除されないようにする構成が開示されている。
【０００８】
【特許文献１】
特開平１０−２９３１６３号公報（図３，ｐ３）
【０００９】
【発明が解決しようとする課題】
当該公報においても開示されているが、一般的に、この電源切断状態の判定はいわゆるパワーオンリセット回路（以下、ＰＯＲ回路とも称する）が有する閾値電圧を基準としてその判別を行なう方式が採用されている。具体的には、電源切断状態と判定されればＰＯＲ回路から内部回路をリセット信号が生成される。一般的に当該リセット信号は、デバイスを構成する大部分の内部回路に入力され、内部回路を初期状態に設定する。
【００１０】
しかしながら、このＰＯＲ回路の閾値電圧は、供給される動作電圧に基づいて設定される相対的な値である。したがって、所定のテストモードを実行することにより電源電圧が過大に変動した場合においては、ＰＯＲ回路の閾値電圧も変動してしまう。この変動に伴い、ＰＯＲ回路自体が誤動作する可能性がある。
【００１１】
すなわち、所定のテストモードにおいて、閾値電圧の変動により、電源切断状態でないにも係らず電源切断状態と誤って判定をしてしまう可能性がある。これに伴い、ＰＯＲ回路から生成されるリセット信号により設定されたテストモードが解除（リセット）されることが考えられる。
【００１２】
本発明は、上記のような問題を解決するためになされたものであって、テストモード中のＰＯＲ回路の誤動作を防止し、安定的にテストモードを実行することが可能な半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る半導体装置は、内部回路と、パワーオンリセット回路と、制御回路とを含む。内部回路は、供給される電源電圧を受けて所定の動作を実行する。パワーオンリセット回路は、電源電圧に基づく閾値電圧を有し、閾値電圧よりも電源電圧の電圧レベルが小さくなった場合に内部回路を初期状態に設定するためのリセット信号を生成する。制御回路は、内部回路の動作をテストするテストモード時に、リセット信号の伝達を停止する。
【００１４】
また、半導体装置は、内部回路と、第１および第２のパワーオンリセット回路と、論理回路とを含む。内部回路は、供給される第１および第２の電源電圧の少なくとも一方を受けて所定の動作を実行する。第１のパワーオンリセット回路は、第１の電源電圧に基づく第１の閾値電圧を有し、第１の閾値電圧よりも第１の電源電圧の電圧レベルが小さくなった場合に第１のリセット信号を生成する。第２のパワーオンリセット回路は、第１のパワーオンリセット回路と並列に設けられ、第２の電源電圧に基づく第２の閾値電圧を有し、第２の閾値電圧よりも第２の電源電圧の電圧レベルが小さくなった場合に第２のリセット信号を生成する。論理回路は、内部回路の動作をテストするテストモード時に第１および第２のリセット信号がともに生成された場合に内部回路を初期状態に設定するための第３のリセット信号を生成する。
【００１５】
また、半導体装置は、供給される電源電圧を受けて所定の動作を実行する複数の内部回路を含む周辺回路と、パワーオンリセット回路とを含む。パワーオンリセット回路は、電源電圧に基づく閾値電圧を有し、閾値電圧よりも電源電圧の電圧レベルが小さくなった場合に周辺回路を初期状態に設定するためのリセット信号を生成する。周辺回路は、テスト回路と、複数のテスト信号設定回路とを含む。テスト回路は、テストモードにおいて、複数の内部回路に対して複数のテストを実行する。複数のテスト信号設定回路は、外部から入力されるコマンドに基づいて複数のテスト信号をそれぞれ設定する。複数のテスト信号設定回路のうちの１つのテスト信号設定回路は、設定されたテスト信号を外部からのリセット指示に応答して初期状態に設定する第１のリセット回路を含む。複数のテスト信号設定回路のうちの残りのテスト信号設定回路の各々は、設定されたテスト信号を外部からのリセット指示およびリセット信号の少なくとも一方に応答して初期状態に設定する第２のリセット回路を含む。１つのテスト信号設定回路は、複数のテストのうち電源電圧の電圧レベルを高くするテストを実行するテスト信号を設定する。
【００１６】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１に従うメモリデバイス１の概略ブロック図である。
【００１８】
図１を参照して、本発明の実施の形態１に従うメモリデバイス１は、行列状に集積配置されたメモリアレイ５と、アドレスピン７＃から入力されるアドレスＡＤＤに基づいてメモリアレイ５の行選択を実行する行選択回路３と、アドレスＡＤＤに基づいてメモリアレイ５の列選択を実行する列選択回路４と、列選択回路４の列選択結果に基づいてメモリアレイ５の選択列と入出力線ＩＯとを電気的に結合する入出力制御回路９と、入出力線ＩＯとデータ入出力ピン８との間でデータＤＱの授受を実行するデータ入出力回路６と、制御信号ピン７から入力される種々の制御信号（ＺＲＡＳ，ＺＣＡＳ，ＺＷＥ）に応じてメモリデバイス１全体を制御するコントロール回路２と、種々のテストモードをメモリデバイス１内の内部回路（行選択回路、列選択回路、テスト信号発生回路等）に対して実行するテスト実行回路２１と、コントロール回路２の指示に応答してテストモードが設定されて、テスト実行回路２１に対して伝達する複数のテスト信号を生成するテスト信号発生回路２０と、外部電源ピン１０からの電源電圧ＶＣＣの入力に基づいて内部回路で用いられる動作電圧すなわち電源電圧を生成する電圧制御回路１５とを備える。
【００１９】
コントロール回路２は、制御信号ピン７から入力される種々の制御信号（ＺＲＡＳ，ＺＣＡＳ，ＺＷＥ）に基づいてデバイス内に存在する内部回路に対してコマンド信号および種々の制御信号を出力する。
【００２０】
また、コントロール回路２は、ＰＯＲ回路２５を含み、ＰＯＲ回路２５は、所定条件に応じて内部回路にリセット信号ＺＰＯＲを伝達する。周辺回路は、このリセット信号ＺＰＯＲの入力に基づいて所定状態すなわち初期状態に再設定される。
【００２１】
電圧制御回路１５は、通常動作時に外部電源ピン１０から電源電圧ＶＣＣの供給を受けて電源電圧ＶＤＤおよびＶＰＰ（以下、単に電源電圧ＶＤＤおよびＶＰＰとも称する）を生成する。一例として、電源電圧ＶＤＤは、電源電圧ＶＣＣより低い電圧レベルに設定され、電源電圧ＶＰＰは、電源電圧ＶＣＣよりも高い電圧レベルに設定される。
【００２２】
また、電圧制御回路１５は、テストモード時に、外部電源ピン１０を用いて電源電圧ＶＤＤを直接外部から制御することができる。
【００２３】
図２は、コントロール回路２内の本発明の実施の形態１に従うＰＯＲ回路２５およびテストモード判定回路３０の概略ブロック図である。
【００２４】
図２を参照して、本発明の実施の形態１に従うＰＯＲ回路２５は、抵抗Ｒｐ，トランジスタＮＴ０，ＮＴ１，ＰＴ０と、インバータＩＶ０と、ＮＡＮＤ回路ＡＤ０とを含む。抵抗Ｒｐは、抵抗値の高い高抵抗素子であり、電源電圧ＶＤＤとノードＮ０との間に配置される。トランジスタＮＴ０は、電源電圧ＶＤＤとノードＮ０との間に配置され、そのゲートはノードＮ０と電気的に結合されている。トランジスタＰＴ０は、電源電圧ＶＤＤとノードＮ１との間に配置され、そのゲートはノードＮ０と電気的に結合されている。トランジスタＮＴ１は、ノードＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ０と電気的に結合されている。ＮＡＮＤ回路ＡＤ０は、ノードＮ１に伝達される制御信号ＰＯＲとインバータＩＶ０を介して入力されるテストモード信号ＴＭの反転信号との入力を受けてそのＮＡＮＤ論理演算結果をリセット信号ＺＰＯＲとして出力する。
【００２５】
一例として、トランジスタＮＴ０，ＮＴ１は、ＮチャンネルＭＯＳトランジスタとし、トランジスタＰＴ０は、ＰチャンネルＭＯＳトランジスタとする。なお、トランジスタＮＴ０は、ノードＮ０の電圧レベルが過大に上昇するのを防止するために電源電圧ＶＤＤからトランジスタＮＴ０の閾値電圧分上昇した電圧値に設定するとともに、ノードＮ０の急激な電圧変動を抑制し、ＰＯＲ回路２５の安定動作を図る目的で設けられている。
【００２６】
テストモード判定回路３０は、入力される制御信号（ＺＲＡＳ，ＺＣＡＳ，ＺＷＥ，ＡＤＤ）の所定の組合せに応じてテストモード信号ＴＭを生成する。
【００２７】
まず、通常動作時において、電源投入時のＰＯＲ回路２５の動作について説明する。
【００２８】
ＰＯＲ回路２５は、トランジスタＰＴ０およびＮＴ０で構成されるインバータの所定の閾値電圧を基準として入力されるノードＮ０の電圧レベルに応じてリセット信号ＺＰＯＲを出力する。所定の閾値電圧は、動作電圧である電源電圧ＶＤＤとインバータを構成するトランジスタサイズとに基づいて設計される。たとえば、電源電圧ＶＤＤの電圧レベルが上昇すれば、それに追従して、閾値電圧の電圧レベルも上昇する。
【００２９】
なお、通常動作時においては、テストモード信号ＴＭは「Ｌ」レベルに設定されているものとする。
【００３０】
電源投入時において、電源電圧ＶＤＤの電圧レベルは、電源電圧ＶＣＣの立上がりに追従して上昇する。ここで、ＰＯＲ回路２５のノードＮ０の電圧レベルは、抵抗Ｒｐの負荷に伴い、電源電圧ＶＤＤの上昇に伴い緩やかに上昇する。ノードＮ０の電圧レベルは、所定期間、「Ｌ」レベルに設定される。したがって、トランジスタＰＴ０がまず最初にオンし、ノードＮ１は電源電圧ＶＤＤと電気的に結合される。これに伴い、ノードＮ１から伝達される制御信号ＰＯＲは「Ｈ」レベルに設定される。
【００３１】
通常動作時においては、テストモード信号ＴＭは「Ｌ」レベルに設定されているため、ＮＡＮＤ回路ＡＤ０の出力信号であるリセット信号ＺＰＯＲは、「Ｌ」レベルに設定される。これにより、メモリデバイス１内の各内部回路にリセット信号ＺＰＯＲ（「Ｌ」レベル）が伝達される。電源投入時においては、このリセット信号ＺＰＯＲ（「Ｌ」レベル）の入力に基づいて各内部回路は初期状態に再設定（リセット）される。その後、ノードＮ０の電圧レベルは、電源電圧ＶＤＤの上昇に伴い、所定期間経過後に「Ｈ」レベルに設定される。これに基づき、トランジスタＮＴ１がオンし、ノードＮ１と接地電圧ＧＮＤとが電気的に結合される。したがって、制御信号ＰＯＲは「Ｌ」レベルに設定される。これに伴い、ＮＡＮＤ回路ＡＤ０から出力されるリセット信号ＺＰＯＲは「Ｈ」レベルに設定される。
【００３２】
ＰＯＲ回路２５は、電源投入時から所定期間、リセット信号ＺＰＯＲ（「Ｌ」レベル）を出力し、所定期間経過後にリセット信号ＺＰＯＲ（「Ｈ」レベル）を出力してリセット状態を解除する。
【００３３】
このリセット信号ＺＰＯＲ（「Ｌ」レベル）の内部回路の伝達にともない、内部回路の不定状態は初期状態に再設定（リセット）され、安定的な回路動作を実現することが可能となる。
【００３４】
一方、電源電圧ＶＤＤが電源切断状態すなわち所定の閾値電圧よりもその電圧レベルが降下した場合には、その電圧レベルの降下に伴い、ノードＮ０が「Ｌ」レベルに設定される。これに伴い、制御信号ＰＯＲが「Ｈ」レベルに設定され、上述したようにリセット信号ＺＰＯＲ（「Ｌ」レベル）が内部回路に対して伝達される。
【００３５】
次にテストモード時において、電源電圧ＶＤＤの電圧レベルを急激に上昇させた場合について考える。この場合においては、電源電圧ＶＤＤは、外部電源ピン１０から直接制御されるものとする。電源電圧ＶＤＤは、テストモード時において、必要に応じて通常動作時よりも高い電圧レベルに設定される。
【００３６】
図３は、電源電圧ＶＤＤの電圧レベルを急激に上昇させた場合のＰＯＲ回路２５の閾値電圧と、その時のノードＮ０の電圧レベルとの関係を示す図である。
【００３７】
図３を参照して、時刻Ｔ０においてテストが開始される。このとき電源電圧ＶＤＤの電圧レベルが上昇するとトランジスタＰＴ０およびＮＴ１で構成されるインバータの閾値電圧が急激に上昇する。ノードＮ０の電圧レベルは、電源電圧ＶＤＤの上昇に伴い高抵抗Ｒｐにより徐々にその電圧レベルが上昇する。したがって、テスト開始直後においてはノードＮ０の電圧レベルがＰＯＲ回路２５の閾値電圧よりも低いという状態が所定期間起こり得る。このため、ＰＯＲ回路２５は、電源電圧ＶＤＤが電源切断状態になったと誤って判断し、上述の例と同様に考えると制御信号ＰＯＲを「Ｈ」レベルに設定し、リセット信号ＺＰＯＲ（「Ｌ」レベル）を出力する可能性がある。すなわち、テスト開始直後においてリセット信号ＺＰＯＲ（「Ｌ」レベル）が内部回路に伝達されることとなり設定したテストモードが解除される恐れがある。
【００３８】
図４は、本発明の実施の形態１に従うテストモード時におけるＰＯＲ回路２５の動作を説明するタイミングチャート図である。
【００３９】
図４を参照して、上述したように時刻Ｔ０においてテスト開始とともにノードＮ０の電圧レベルがＰＯＲ回路２５の閾値電圧よりも低くなるため制御信号ＰＯＲは「Ｈ」レベルに設定される。一方、ＰＯＲ回路２５には、テストモード判定回路３０からのテストモード信号ＴＭ（「Ｈ」レベル）が入力される。したがって、ＮＡＮＤ回路ＡＤ０は、テストモード信号ＴＭ（「Ｈ」レベル）の反転信号の入力に基づき、ＮＡＮＤ回路ＡＤ０の出力信号であるリセット信号ＺＰＯＲを「Ｈ」レベルに強制的に設定する。
【００４０】
本発明の実施の形態１に従うＰＯＲ回路２５は、テスト開始直後の時刻Ｔ０から時刻Ｔ１の期間中に制御信号ＰＯＲを「Ｈ」レベルに設定する。しかし、ＰＯＲ回路２５は、テスト開始からテスト終了までの期間ΔＴ、テストモード判定回路３０から出力されるテストモード信号ＴＭ（「Ｈ」レベル）の入力を受ける。これにより、ＰＯＲ回路２５は、制御信号ＰＯＲに依存することなく強制的にリセット信号ＺＰＯＲを「Ｈ」レベルに設定する。それゆえ、ＰＯＲ回路２５の誤動作により生成される可能性があるリセット信号ＺＰＯＲ（「Ｌ」レベル）の内部回路への伝達が回避される。
【００４１】
本発明の実施の形態１に従うＰＯＲ回路２５の構成により、電源電圧ＶＤＤを急激に高い電圧に設定するようなテストモードを実行する場合においても、ＰＯＲ回路から生成されるリセット信号ＺＰＯＲに基づいて、特にテスト信号発生回路２０等においてテストモードがリセットされることはなく安定的に所望のテストを実行することができる。
【００４２】
（実施の形態１の変形例）
図５は、テストモード判定回路３０および実施の形態１の変形例１に従うＰＯＲ回路２５ａの概略ブロック図である。
【００４３】
図５を参照して、本発明の実施の形態１に従うＰＯＲ回路２５ａは、図２で説明したＰＯＲ回路２５と比較して、インバータＩＶ０をタイミング調整回路２７に置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰返さない。
【００４４】
タイミング調整回路２７は、遅延段２６と、インバータＩＶ１と、ＮＡＮＤ回路ＡＤ１とを含む。ＮＡＮＤ回路ＡＤ１の入力ノードＮＡは、テストモード判定回路３０からのテストモード信号ＴＭの入力を受ける。他方のＮＡＮＤ回路ＡＤ１の入力ノードＮＢは、遅延段２６およびインバータＩＶ１を介するテストモード信号ＴＭの入力を受ける。ＮＡＮＤ回路ＡＤ１は、入力ノードＮＡおよびＮＢに伝達された信号のＡＮＤ論理演算結果を出力ノードＮＣに伝達する。一例として遅延段２６は、テストモード信号ＴＭを所定期間遅延させるために設けられ、偶数個の直列に接続されたインバータ群で構成されているものとする。
【００４５】
ここで、タイミング調整回路２７の通常時の動作について説明する。
通常動作時においてはテストモード信号ＴＭは「Ｌ」レベルに設定されている。したがって、入力ノードＮＡは「Ｌ」レベルであり、入力ノードＮＢは、遅延段２６およびインバータＩＶ１によりテストモード信号ＴＭ（「Ｌ」レベル）の反転信号である「Ｈ」レベルに設定されている。
【００４６】
したがって、通常動作時においては、ＮＡＮＤ回路ＡＤ１の出力ノードＮＣは、「Ｈ」レベルに設定されている。
【００４７】
通常動作時においては、ＮＡＮＤ回路ＡＤ０の一方側に「Ｈ」レベルが定常的に入力されているため、ＰＯＲ回路２５ａは通常動作時においては、実施の形態１と同様の動作を実行する。
【００４８】
図６のタイミングチャート図を用いて本実施の形態１の変形例に従うＰＯＲ回路２５ａのテストモード時の動作について説明する。
【００４９】
図６を参照して、時刻Ｔ０において、テスト開始に伴い、テストモード信号ＴＭ（「Ｈ」レベル）が入力される。この入力に応答してタイミング調整回路２７の入力ノードＮＡの電圧レベルは、「Ｈ」レベルに設定されるが、他方の入力ノードＮＢは、遅延段２６によりその信号レベルの伝達が遅延させられるため遅延段２６の遅延期間ΔＴｄに相当する期間入力ノードＮＢは「Ｈ」レベルに設定された状態を維持する。
【００５０】
したがって、テストモード信号ＴＭが「Ｈ」レベルに設定されたテスト開始直後において、一定期間、ＮＡＮＤ回路ＡＤ１は、出力ノードＮＣの電圧レベルを「Ｌ」レベルに設定する。これに伴い、ＮＡＮＤ回路ＡＤ０の出力信号であるリセット信号ＺＰＯＲは、一定期間すなわち遅延期間ΔＴｄが経過するまで「Ｈ」レベルに強制的に設定される。
【００５１】
したがって、本発明の実施の形態１の変形例に従うＰＯＲ回路２５ａは、タイミング調整回路２７が有する遅延段２６の遅延期間ΔＴｄ、リセット信号ＺＰＯＲを「Ｈ」レベルに固定することが可能となる。
【００５２】
それゆえ、テストモード時において電源電圧ＶＤＤを急激に高電圧に設定することにより、誤動作により生成される可能性があるリセット信号ＺＰＯＲ（「Ｌ」レベル）の伝達を阻止し、テストモードを安定的に実行することができる。
【００５３】
なお、この遅延期間ΔＴｄは、ＰＯＲ回路２５ａにおいて、制御信号ＰＯＲが誤動作により一時的に「Ｈ」レベルに設定される期間を考慮して、遅延段２６を構成するインバータの個数を調整することにより設定することができる。
【００５４】
本実施の形態１の変形例のＰＯＲ回路２５ａの構成は、テストモード時において、電源電圧ＶＤＤの急激な上昇に伴うリセット信号ＺＰＯＲ（「Ｌ」レベル）の生成の可能性のある一定期間のみ、その伝達を阻止することができる。したがって、実施の形態１のＰＯＲ回路２５の構成の如く、テストモード時において、固定的にリセット信号ＺＰＯＲを（「Ｈ」レベル）に設定することが無く、本来的に電源切断状態が生じた場合においては、リセット信号ＺＰＯＲ（「Ｌ」レベル）を内部回路に伝達することができる点で有用な回路を実現することができる。
【００５５】
（実施の形態２）
本発明の実施の形態２は、テストモード時において、電源電圧ＶＤＤの電圧レベルに基づいてリセット信号ＺＰＯＲの伝達を制御する構成について説明する。
【００５６】
図７は、テストモード判定回路３０および本発明の実施の形態２に従うＰＯＲ回路２５ｂの概略ブロック図である。
【００５７】
図７を参照して、本発明の実施の形態２に従うＰＯＲ回路２５ｂは、図５で説明した実施の形態１の変形例に従うＰＯＲ回路２５ａと比較して、タイミング調整回路２７を電圧比較ユニット２８と置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰返さない。
【００５８】
電圧比較ユニット２８は、電源電圧と既定の電圧レベルとを比較し、その比較結果を出力する。
【００５９】
電圧比較ユニット２８は、インバータＩＶ３と、電圧生成部４０および４５と、差動増幅部３０＃とを含む。
【００６０】
電圧生成部４０は、トランジスタ４１〜４３を含む。トランジスタ４１は、電源電圧ＶＤＤと出力ノードＮｄ０との間に配置され、そのゲートはインバータＩＶ３を介するテストモード信号ＴＭの反転信号の入力を受ける。
【００６１】
トランジスタ４２および４３は、ダイオード接続されたトランジスタであり、出力ノードＮｄ０と接地電圧ＧＮＤとの間に直列に接続される。
【００６２】
電圧生成部４５は、トランジスタ４６〜４８を含む。トランジスタ４６は、電源電圧ＶＤＤとノードＮｄ１との間に配置され、そのゲートはインバータＩＶ３を介するテストモード信号ＴＭの反転信号の入力を受ける。
【００６３】
トランジスタ４７は、ノードＮｄ１と出力ノードＮｄ２との間に配置され、そのゲートはノードＮｄ１と電気的に結合される。トランジスタ４８は、出力ノードＮｄ２と接地電圧ＧＮＤとの間に配置され、そのゲートは出力ノードＮｄ２と電気的に結合される。
【００６４】
ここで、一例として、トランジスタ４１，４６は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ４２，４３，４７，４８は、ＮチャンネルＭＯＳトランジスタとする。さらに、電圧生成部４０のトランジスタ４１は、ゲート長Ｌが長く、ゲート幅Ｗが小さいトランジスタサイズに設計される。一方、電圧生成部４５のトランジスタ４６は、ゲート長Ｌが短く、ゲート幅Ｗが大きいトランジスタサイズに設計される。
【００６５】
ここで、電圧生成部４０の出力ノードＮｄ０の電圧レベルについて考える。トランジスタ４１は、ゲート長Ｌが長くゲート幅Ｗが小さいトランジスタサイズであるため高い抵抗値を有する。したがって、微小な電流がトランジスタを流れるため出力ノードＮｄ０の電圧レベルは、２つのトランジスタ４２および４３のそれぞれの閾値電圧Ｖｔｈｎの２倍の値に設定される。
【００６６】
一方、電圧生成部４５の出力ノードＮｄ２の電圧レベルについて考える。トランジスタ４６は、ゲート長Ｌが短く、ゲート幅Ｗが大きいトランジスタサイズであるため、トランジスタ４６の抵抗値は他のトランジスタ４７および４８の抵抗値に比べて無視できる値となる。したがって、出力ノードＮｄ２の電圧レベルは、電源電圧ＶＤＤをトランジスタ４７および４８の抵抗で分割した中間値（ＶＤＤ／２）に設定される。
【００６７】
差動増幅部３０＃は、トランジスタ３１〜３５と、インバータＩＶ４とを含む。トランジスタ３１は、電源電圧ＶＤＤが供給されるノードＮ２とセンスノードＳＮ０との間に配置され、そのゲートはセンスノードＳＮ０と電気的に結合される。トランジスタ３２は、ノードＮ２とセンスノードＳＮ１との間に配置され、そのゲートはセンスノードＳＮ０と電気的に結合される。トランジスタ３３は、センスノードＳＮ０とノードＮ３との間に配置され、そのゲートは電圧生成部４０の出力ノードＮｄ０と電気的に接続される。トランジスタ３５は、センスノードＳＮ１とノードＮ３との間に配置され、そのゲートは電圧生成部４５の出力ノードＮｄ２と電気的に結合される。トランジスタ３４は、接地電圧ＧＮＤとノードＮ３との間に配置され、そのゲートは、インバータＩＶ３，ＩＶ４を介するテストモード信号ＴＭの入力を受ける。
【００６８】
差動増幅部３０＃は、テストモード信号ＴＭ（「Ｈ」レベル）の入力に基づいて活性化され、トランジスタ３３および３５に入力されるゲート電圧の電圧差を増幅してセンスノードＳＮ１からＮＡＮＤ回路ＡＤ０の入力ノードの一方に出力される。
【００６９】
図８は、テストモード時において活性化される、本発明の実施の形態２に従う電圧比較ユニット２８の出力特性図である。
【００７０】
図８を参照して、上述したように電圧比較ユニット２８は、テストモード判定回路３０で生成されたテストモード信号ＴＭ（「Ｈ」レベル）の入力に応じて活性化され、電圧生成部４０および４５でそれぞれ生成された電圧の差を差動増幅部３０＃で増幅する。
【００７１】
上述したように電圧生成部４０は、出力ノードＮｄ１の電圧レベルを閾値電圧Ｖｔｈｎの２倍の値（２Ｖｔｈｎ）に設定する。一方、電圧生成部４５は、出力ノードＮｄ２の電圧レベルは、上述したように中間値（ＶＤＤ／２）に設定する。
【００７２】
図８で示されるように電源電圧ＶＤＤの電圧レベルが比較的上昇していない場合には、出力ノードＮｄ０の方が出力ノードＮｄ１よりも電圧レベルが高い。これに伴い、差動増幅部３０＃のトランジスタ３３がターンオンし、トランジスタ３５はオフとなる。
【００７３】
したがって、センスノードＳＮ０の電圧レベルは「Ｌ」レベルに設定され、センスノードＳＮ１の電圧レベルは「Ｈ」レベルに設定される。
【００７４】
電源電圧ＶＤＤの電圧レベルが上昇した場合には、出力ノードＮｄ１と出力ノードＮｄ２との電圧レベル差が反転する。これに伴い、差動増幅部３０＃のトランジスタ３５がターンオンし、トランジスタ３３はオフとなる。
【００７５】
したがって、センスノードＳＮ０の電圧レベルは「Ｈ」レベルに設定され、センスノードＳＮ１の電圧レベルは「Ｌ」レベルに設定される。
【００７６】
具体的には、電圧比較ユニット２８は、電源電圧ＶＤＤ／２と電圧２Ｖｔｈｎとを比較し、センスノードＳＮ１からその比較結果を出力する。
【００７７】
本実施の形態２に従う電圧比較ユニット２８は、電源電圧ＶＤＤ／２の２倍の値である電源電圧ＶＤＤと、電圧２Ｖｔｈｎの２倍の値に相当する既定の電圧とを模擬的に比較した場合と等価な構成である。
【００７８】
したがって、本実施の形態２においては、電圧生成部４０の出力ノードＮｄ０に生成される電圧レベルをデバイスが通常動作時に規定する最大の電圧レベルとなるように、閾値電圧Ｖｔｈｎを有するダイオード接続されたトランジスタを用いてその個数に基づいて調整する。
【００７９】
これに伴い、電圧比較ユニット２８において、通常動作時に規定する最大の電圧レベルを電源電圧ＶＤＤが超えた場合には、センスノードＳＮ１の出力信号の伝達を受けるＮＡＮＤ回路ＡＤ０の出力信号であるリセット信号ＺＰＯＲは強制的に「Ｈ」レベルに固定される。
【００８０】
本実施の形態２のＰＯＲ回路２５ｂは、電源電圧ＶＤＤがデバイスで規定する最大の電圧レベルを超えた場合、すなわち電圧許容範囲を超えた場合においては、リセット信号ＺＰＯＲを強制的に「Ｈ」レベルに固定する。
【００８１】
これにより、上記と同様に、テストモード時に電源電圧ＶＤＤを急激に上昇させた場合にＰＯＲ回路の誤動作に伴うリセット信号ＺＰＯＲ（「Ｌ」レベル）の生成を抑制し、テストモードが解除されることを回避することができる。これにより安定的にテストモードを実行することができる。
【００８２】
（実施の形態３）
本発明の実施の形態３においては、テスト時において電源電圧ＶＤＤの電圧レベルを上昇させた場合に、テストモード判定回路３０から生成されるテストモード信号ＴＭを用いることなく誤動作によりＰＯＲ回路からリセット信号ＺＰＯＲが伝達されることを防止する構成について説明する。
【００８３】
図９は、本発明の実施の形態３に従うＰＯＲ回路２５ｃの概略構成図である。
図９を参照して、本発明の実施の形態３に従うＰＯＲ回路２５ｃは、ＰＯＲ回路ユニット２９および２９＃と、ＯＲ回路ＯＲ＃とを含む。
【００８４】
ＰＯＲ回路ユニット２９は、図２で説明したＰＯＲ回路２５と比較して、ＰＯＲ回路２５のインバータＩＶ０およびＡＮＤ回路ＡＤ０を取除くとともにインバータＩＶ６をさらに含む点で異なる。
【００８５】
インバータＩＶ６は、ノードＮ１から伝達された信号を反転してリセット信号ＺＰＯＲｄとしてＯＲ回路ＯＲ＃の入力ノードの一方に出力する。
【００８６】
ＰＯＲ回路ユニット２９＃は、抵抗Ｒｐ＃と、トランジスタＮＴ０＃，ＮＴ１＃，ＰＴ０＃と、インバータＩＶ６＃とを含む。回路の接続関係についてはＰＯＲ回路ユニット２９と同様の構成であるのでその詳細な説明は省略する。
【００８７】
ＰＯＲ回路ユニット２９＃は、ＰＯＲ回路ユニット２９と同様の構成であり電源電圧ＶＤＤではなく電源電圧ＶＰＰを受けてリセット信号ＺＰＯＲｐをＯＲ回路ＯＲ＃の入力ノードの他方に出力する点で異なる。
【００８８】
ＯＲ回路ＯＲ＃は、ＰＯＲ回路ユニット２９およびＰＯＲ回路ユニット２９＃からそれぞれ出力されるリセット信号ＺＰＯＲｄおよびＺＰＯＲｐの入力を受けてそのＯＲ論理演算結果をリセット信号ＺＰＯＲとして出力する。
【００８９】
図１０のタイミングチャート図を用いて、本発明の実施の形態３に従うＰＯＲ回路２５ｃの動作について説明する。
【００９０】
ここでは、ＰＯＲ回路２５ｃにおいて、電源電圧ＶＤＤおよびＶＰＰがともに電源切断状態となった場合の動作について説明する。
【００９１】
ＰＯＲ回路ユニット２９および２９＃は、時刻Ｔ１０において、電源電圧ＶＤＤおよびＶＰＰが所定の電圧レベル以下となるに伴い、リセット信号ＺＰＯＲｄおよびＺＰＯＲｐをともに「Ｌ」レベルに設定する。これに伴い、ＯＲ回路ＯＲ＃は、リセット信号ＺＰＯＲを「Ｌ」レベルに設定する。
【００９２】
再び、電源が投入された場合において、時刻Ｔ１１にＰＯＲ回路ユニット２９は、所定の閾値電圧を電源電圧ＶＤＤが超えたことに伴い、リセット信号ＺＰＯＲｄを「Ｈ」レベルに設定する。これに伴い、ＯＲ回路ＯＲ＃は、リセット信号ＺＰＯＲを「Ｈ」レベルに設定し、リセット状態を解除する。なお、ＰＯＲ回路ユニット２９＃は、ＺＰＯＲ回路ユニット２９よりも閾値電圧の値が高いので、時刻Ｔ１１よりも遅い時刻Ｔ１２にリセット信号ＺＰＯＲｐを「Ｈ」レベルに設定する。
【００９３】
本実施の形態３においては、２つのＰＯＲ回路ユニット２９および２９＃において、リセット信号ＺＰＯＲｄおよびＺＰＯＲｐが共に「Ｌ」レベルに設定されたときのみＯＲ回路ＯＲ＃はリセット信号ＺＰＯＲを「Ｌ」レベルとして伝達する。
【００９４】
したがって、上述したようにテストモードにおいて、外部電源供給ピン１０から直接電源電圧ＶＤＤが供給される場合、一旦、ＰＯＲ回路ユニット２９は、リセット信号ＺＰＯＲｄを「Ｌ」レベルに設定するが、電源電圧ＶＰＰは変動しないため、他方のＰＯＲ回路ユニット２９＃がリセット信号ＺＰＯＲｐを「Ｈ」レベルに維持している。したがって、「Ｌ」レベルのリセット信号ＺＰＯＲは内部回路には伝達されない。この場合、電源電圧ＶＰＰは、他の図示しない独立した外部電源供給ピンから直接供給する構成とすることも可能である。
【００９５】
これに伴い、上記において、説明したのと同様にテストモードにおいて、電源電圧ＶＤＤを上昇させることに伴い、誤動作によるリセット信号ＺＰＯＲ（「Ｌ」レベル）の生成を阻止することができ、安定的にテストモードを実行することができる。
【００９６】
（実施の形態４）
上記の実施の形態１〜３においては、テストモードにおいてＰＯＲ回路から誤動作により生成されるリセット信号ＺＰＯＲ（「Ｌ」レベル）の伝達を阻止するＰＯＲ回路の構成について説明してきた。本実施の形態４においては、テスト信号ＴＥを生成するテスト信号発生回路において、誤動作により生成されるリセット信号ＺＰＯＲによりテストモードが解除されない構成について説明する。
【００９７】
図１１は、本発明の実施の形態４に従うテスト信号発生回路２０、ＰＯＲ回路２５ｄおよびテストモード判定回路３０の概略ブロック図である。
【００９８】
図１１を参照して、テストモード判定回路３０は、上述したのと同様である。また、ＰＯＲ回路２５ｄは、実施の形態３で説明した図９のＰＯＲ回路ユニット２９と同様の回路である。具体的には、ＰＯＲ回路２５ｄは、テストモード時において、電源電圧ＶＤＤが急激に上昇した場合においては、上述したように誤動作によりリセット信号ＺＰＯＲを一旦「Ｌ」レベルに設定する。
【００９９】
本発明の実施の形態４に従うテスト信号発生回路２０は、ラッチ回路ＬＴ０〜ＬＴ３と、テスト信号生成ユニット８０，８５と、セット／リセットユニット５０および５５と、インバータ７５とを含む。
【０１００】
本発明の実施の形態４に従うテスト信号生成ユニット８０は、電源電圧ＶＤＤを急激に上昇させるテスト開始の指示に用いる制御信号を生成する。具体的には、テスト信号生成ユニット８０は、入力されるアドレスＡＤＤ０の論理レベルに応じて制御信号ＩＴＥ０を生成する。
【０１０１】
テスト信号生成ユニット８５は、その他のテスト開始の指示に用いる制御信号を生成する。たとえば、その他のテストしては、内部回路の動作マージンを確認するためのテストモード等を挙げることができる。テスト信号生成ユニット８５は、入力されるアドレスＡＤＤ１の論理レベルに応じて制御信号ＩＴＥ１を生成する。
【０１０２】
一例として、テスト信号生成ユニット８０および８５は、アドレスＡＤＤ０およびＡＤＤ１の入力が「０」もしくは「１」のいずれか一方の入力に応じて、テスト実行回路２１に対してテスト動作の指示をするために用いる制御信号ＩＴＥ０およびＩＴＥ１をそれぞれ「Ｌ」レベルに設定する。本例においては、アドレスＡＤＤ０およびＡＤＤ１が「１」である場合に制御信号ＩＴＥ０およびＩＴＥ１をそれぞれ「Ｌ」レベルに設定するものとする。
【０１０３】
ここで、アドレスＡＤＤ０およびＡＤＤ１は、アドレスピン７＃に入力される複数ビットのアドレスＡＤＤのうちの一部ビットを指し示すものとする。
【０１０４】
セット／リセットユニット５０は、テストモード開始時において、テスト信号生成ユニット８０から伝達される制御信号ＩＴＥ０に応答して、出力ノードを所定の論理レベルに設定する。また、テストモード終了時において出力ノードに設定された論理レベルをリセットする。
【０１０５】
セット／リセットユニット５０は、トランジスタ５１〜５３とを含む。トランジスタ５１および５２は、電源電圧ＶＤＤとノードＮ６との間に直列に接続される。トランジスタ５２のゲートは、テスト信号生成ユニット８０からの制御信号ＩＴＥ０の入力を受ける。トランジスタ５３は、ノードＮ６と接地電圧ＧＮＤとの間に配置される。トランジスタ５１および５３のゲートは、ラッチ回路ＬＴ１からの出力信号を受ける。
【０１０６】
セット／リセットユニット５５は、テストモード開始時において、テスト信号生成ユニット８５から伝達される制御信号ＩＴＥ１に応答して、出力ノードを所定の論理レベルに設定する。また、テストモード終了時において出力ノードに設定された論理レベルをリセットする。
【０１０７】
セット／リセットユニット５５は、トランジスタ５６〜５８を含む。トランジスタ５６および５７は、電源電圧ＶＤＤとノードＮ７との間に直列に接続される。トランジスタ５７のゲートは、テスト信号生成ユニット８５からの制御信号ＩＴＥ１の入力を受ける。トランジスタ５８は、ノードＮ７と接地電圧ＧＮＤとの間に配置される。トランジスタ５６および５８のゲートは、ラッチ回路ＬＴ０からの出力信号を受ける。
【０１０８】
なお、一例としてトランジスタ５１，５２，５６，５７は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ５３，５８は、ＮチャンネルＭＯＳトランジスタとする。
【０１０９】
ラッチ回路ＬＴ２は、インバータ６６〜６８を含む。インバータ６６および６７は、クロスカップリングされる。ラッチ回路ＬＴ２は、インバータ６８によりノードＮ８に伝達された信号を反転してテスト信号ＴＥ０として出力する。
【０１１０】
ラッチ回路ＬＴ２は、セット／リセットユニット５０の出力ノードに設定された論理レベルをラッチしてその論理レベルをテスト信号ＴＥ０として出力する。
【０１１１】
ラッチ回路ＬＴ３は、インバータ６９〜７１を含む。インバータ６９および７０は、クロスカップリングされる。ラッチ回路ＬＴ３は、インバータ７１によりノードＮ９に伝達された信号を反転してテスト信号ＴＥ１として出力する。
【０１１２】
ラッチ回路ＬＴ３は、セット／リセットユニット５５の出力ノードに設定された論理レベルをラッチしてその論理レベルをテスト信号ＴＥ１として出力する。
【０１１３】
また、本実施の形態においては、テスト信号生成ユニット８０に対応して設けられたセット／リセットユニット５０に対応してラッチ回路ＬＴ１が設けられる。また、テスト信号生成ユニット８５に対応して設けられたセット／リセットユニット５５に対応してラッチ回路ＬＴ０が設けられる。
【０１１４】
ラッチ回路ＬＴ０は、ＮＡＮＤ回路６６ａ，６１と、インバータ６２とを含む。ＮＡＮＤ回路６１は、インバータ７５を介するテストモード判定回路３０から出力されるテストモード信号ＴＭの反転信号とＮＡＮＤ回路６６ａからの出力信号とを受けてそのＮＡＮＤ論理演算結果をノードＮ４に制御信号ＴＭＥ１として伝達する。ＮＡＮＤ回路６６ａは、ＰＯＲ回路２５ｄからのリセット信号ＺＰＯＲおよびコマンド信号ＺＲＳＴおよび制御信号ＴＭＥ１のＮＡＮＤ論理演算結果をＮＡＮＤ回路６１の入力ノードの一方に出力する。ラッチ回路ＬＴ０は、インバータ６２を介して制御信号ＴＭＥ１の反転信号をセット／リセットユニット５５に伝達する。初期状態においては、リセット信号ＺＰＯＲおよびコマンド信号ＺＲＳＴは、「Ｈ」レベルに設定されているものとする。また、初期状態において、テストモード信号ＴＭは「Ｌ」レベルに設定されており、制御信号ＴＭＥ１は「Ｌ」レベルに設定されているものとする。これに伴い、ラッチ回路ＬＴ０は、初期状態においてインバータ６２を介する制御信号ＴＭＥ１の反転信号（「Ｈ」レベル）を出力する。
【０１１５】
ラッチ回路ＬＴ１は、ＮＡＮＤ回路６３，６４と、インバータ６５とを含む。ＮＡＮＤ回路６４は、インバータ７５を介するテストモード判定回路３０から出力されるテストモード信号ＴＭの反転信号とＮＡＮＤ回路６３からの出力信号とを受けてそのＮＡＮＤ論理演算結果をノードＮ５に制御信号ＴＭＥ２として伝達する。ＮＡＮＤ回路６３は、コマンド信号ＺＲＳＴと制御信号ＴＭＥ２のＮＡＮＤ論理演算結果をＮＡＮＤ回路６４の入力ノードの一方に出力する。ラッチ回路ＬＴ１は、インバータ６５を介して制御信号ＴＭＥ２の反転信号をセット／リセットユニット５０に伝達する。初期状態においては、コマンド信号ＺＲＳＴは、「Ｈ」レベルに設定されているものとする。また、初期状態においてテストモード信号ＴＭは、「Ｌ」レベルに設定されており、制御信号ＴＭＥ２は「Ｌ」レベルに設定されているものとする。これに伴い、ラッチ回路ＬＴ１は、初期状態においてインバータ６５を介する制御信号ＴＭＥ２の反転信号（「Ｈ」レベル）を出力する。
【０１１６】
ラッチ回路ＬＴ０およびＬＴ１は、テストモード判定回路３０から入力されるテストモード信号ＴＭ、リセット信号ＺＰＯＲおよびコマンド信号ＺＲＳＴに基づいて、それぞれセット／リセットユニット５０および５５の活性／非活性を制御する。セット／リセットユニット５０および５５は、ラッチ回路ＬＴ０およびＬＴ１で生成されるインバータ６２および６５を介する制御信号ＴＭＥ１およびＴＭＥ２の反転信号により制御される。具体的には、セット／リセットユニット５０および５５は、制御信号ＴＭＥ１およびＴＭＥ２の反転信号（「Ｌ」レベル）により活性化される。また、セット／リセットユニット５０および５５は、制御信号ＴＭＥ１およびＴＭＥ２の反転信号（「Ｈ」レベル）により非活性すなわち設定した出力ノードの論理レベルをリセットする。なお、コマンド信号ＺＲＳＴは、コントロール回路５に入力される種々の制御信号の組合せに応じて生成され、出力される。
【０１１７】
次に、図１２のタイミングチャートを用いて本実施の形態４のテストモード時の動作について説明する。
【０１１８】
図１２を参照して、本実施の形態４においては、電源電圧ＶＤＤの電圧レベルを上昇させるテスト信号を生成するテスト信号生成ユニット８０がテスト開始とともに先に選択され、その後、テスト信号生成ユニット８５が選択されるものとする。具体的には、アドレスＡＤＤ０が「１」に設定された後に、所定期間後、アドレスＡＤＤ１が「１」に設定されるものとする。
【０１１９】
時刻Ｔａにおいて、テストモード判定回路３０は、テストモード信号ＴＭを「Ｈ」レベルに設定する。これに伴い、制御信号ＴＭＥ１およびＴＭＥ２が「Ｈ」レベルに設定され、上述したようにセット／リセットユニット５０，５５が活性化される。具体的には、セット／リセットユニット５０，５５のトランジスタ５１および５６がそれぞれオンする。ここで、時刻Ｔａとほぼ同様のタイミングでアドレスＡＤＤ０が「１」に設定される（第１のテスト開始）。このとき、まだ、アドレスＡＤＤ１は「０」である。これに伴い、テスト信号生成ユニット８０は、制御信号ＩＴＥ０を「Ｌ」レベルに設定する。したがって、セット／リセットユニット５０のトランジスタ５２がオンし、セット／リセット回路５０は、ノードＮ６を「Ｈ」レベルに設定する。ラッチ回路ＬＴ２は、ノードＮ６の電圧レベルの入力に基づき、テスト信号ＴＥ０（「Ｈ」レベル）をラッチしてテスト実行回路２１に伝達する。
【０１２０】
このとき、上述したように、ＰＯＲ回路２５ｄは、テスト開始直後の時刻Ｔａにおいて一旦リセット信号ＺＰＯＲ（「Ｌ」レベル）をラッチ回路ＬＴ０に伝達する。これに伴い、ラッチ回路ＬＴ０において、制御信号ＴＭＥ１が初期状態に一旦リセットされるが、ラッチ回路ＬＴ１は、リセット信号ＺＰＯＲに依存しないので、制御信号ＴＭＥ２は、初期状態にリセットされない。すなわち、テスト信号ＴＥ０は、誤動作に基づくＰＯＲ回路２５ｄから出力されるリセット信号ＺＰＯＲの影響を受けない。
【０１２１】
したがって、テスト実行回路２１は、テスト信号ＴＥ０に基づき安定的に電源電圧ＶＤＤを上昇させるテストを実行することができる。なお、一旦、時刻Ｔａにおいて誤動作に基づき「Ｌ」レベルに設定されたリセット信号ＺＰＯＲは、その後時刻Ｔｂに「Ｈ」レベルに再び設定される。
【０１２２】
つぎに、時刻Ｔｃにおいて、アドレスＡＤＤ１が「１」に設定される（第２のテスト開始）。これに伴い、テスト信号生成ユニット８５は、制御信号ＩＴＥ１を「Ｌ」レベルに設定する。したがって、セット／リセットユニット５５のトランジスタ５７がオンし、セット／リセットユニット５５は、ノードＮ７を「Ｈ」レベルに設定する。ラッチ回路ＬＴ２は、ノードＮ７の電圧レベルの入力に基づき、テスト信号ＴＥ１（「Ｈ」レベル）をラッチしてテスト実行回路２１に伝達する。したがって、テスト信号ＴＥ１に基づき所定のテストがテスト実行回路２１により実行される。
【０１２３】
また、次の時刻Ｔｄにおいては、電源電圧ＶＤＤが切断状態に陥った場合において、ＰＯＲ回路２５ｄにおいてリセット信号ＺＰＯＲ（「Ｌ」レベル）が生成されて、テスト信号ＴＥ１がリセットされる状態が示されている。また、時刻Ｔｅにおいて、図示しないが入力されるコマンド信号ＺＲＳＴ（「Ｌ」レベル）に基づき制御信号ＴＭＥ１およびＴＭＥ２がともに「Ｌ」レベルに設定される。これに伴い、セット／リセットユニット５０，５５がノードＮ６およびＮ７をそれぞれ「Ｌ」レベルにリセットする。したがって、テスト信号ＴＥ０が「Ｌ」レベルに設定されてテストが終了する。
【０１２４】
本実施の形態においては、テスト信号発生回路２０において、電源電圧ＶＤＤを上昇させるテストを実行するためのテスト信号ＴＥ０を生成する一群の回路、具体的にはテスト信号生成ユニット８０、セット／リセット回路５０およびラッチ回路ＬＴ０，ＬＴ２には、リセット信号ＺＰＯＲが入力されない構成となっている。いいかえるならば、テスト信号ＴＥ０を生成する一連の回路は、リセット信号ＺＰＯＲ（「Ｌ」レベル）の生成に対して依存しない構成となっている。
【０１２５】
この構成により、電源電圧ＶＤＤを上昇させるテストを実行する際には、リセット信号ＺＰＯＲによりテストが解除されることはなく、安定的にテストを実行することができる。
【０１２６】
また、本実施の形態においては、電源電圧ＶＤＤを上昇させて誤動作によりリセット信号ＺＰＯＲ（「Ｌ」レベル）の生じる可能性のあるテストを先に実行させて、その後に他のテストを実行する。これにより、他のテストについても安定的に実行することができる。
【０１２７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２８】
【発明の効果】
この発明は以上説明したように、テストモード時に、リセット信号の伝達を停止する制御回路を設ける。これに基づき、テストモード時に、誤動作によりパワーオンリセット回路から生成されるリセット信号の伝達を停止することができ、内部回路に対して安定的なテストを実行することができる。
【０１２９】
また、本発明の半導体装置は、第１の閾値電圧を有する第１のパワーオンリセット回路と、第２の閾値電圧を有する第２のパワーオンリセット回路と、テストモード時に、第１および第２のパワーオンリセット回路がともにリセット信号を生成した時のみ内部回路に対して当該リセット信号を伝達する論理回路とを設ける。これに伴い、第１および第２のパワーオンリセット回路の一方が誤差動により、リセット信号を生成した場合においても、その伝達を阻止することができるため、安定的なテストを実行することができる。
【０１３０】
また、本発明の半導体装置は、複数のテスト信号を設定する複数のテスト信号設定回路を設ける。また、複数のテスト信号設定回路のうちの一つのテスト信号設定回路は、外部からのリセット指示に応答して初期状態に設定される第１のリセット回路を含み、他のテスト信号設定回路は、リセット指示およびリセット信号の一方に応答して初期状態に設定される第２のリセット回路を含む。この一つのテスト信号設定回路は、電源電圧の電圧レベルを高くするためのテストである。これに伴い、電源電圧の電圧レベルを高くするテストにおいては、テスト信号設定回路は、リセット信号に基づいて初期状態に設定されることはないので、ＰＯＲ回路が誤動作によりリセット信号を生成した場合においても、安定的なテストを実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うメモリデバイス１の概略ブロック図である。
【図２】コントロール回路２内の本発明の実施の形態１に従うＰＯＲ回路２５およびテストモード判定回路３０の概略ブロック図である。
【図３】電源電圧ＶＤＤの電圧レベルを急激に上昇させた場合のＰＯＲ回路２５の閾値電圧と、その時のノードＮ０の電圧レベルとの関係を示す図である。
【図４】本発明の実施の形態１に従うテストモード時におけるＰＯＲ回路２５の動作を説明するタイミングチャート図である。
【図５】テストモード判定回路３０および実施の形態１の変形例１に従うＰＯＲ回路２５ａの概略ブロック図である。
【図６】本実施の形態１の変形例に従うＰＯＲ回路２５ａの動作について説明するタイミングチャート図である。
【図７】テストモード判定回路３０および本発明の実施の形態２に従うＰＯＲ回路２５ｂの概略ブロック図である。
【図８】テストモード時において活性化される、本発明の実施の形態２に従う電圧比較ユニット２８の出力特性図である。
【図９】本発明の実施の形態３に従うＰＯＲ回路２５ｃの概略構成図である。
【図１０】本発明の実施の形態３に従うＰＯＲ回路２５ｃの動作について説明するタイミングチャート図である。
【図１１】本発明の実施の形態４に従うテスト信号発生回路２０、ＰＯＲ回路２５ｄおよびテストモード判定回路３０の概略ブロック図である。
【図１２】本実施の形態４のテストモード時の動作について説明するタイミングチャート図である。
【符号の説明】
１  メモリデバイス、２  コントロール回路、３  行選択回路、４  列選択回路、５  メモリアレイ、６  データ入出力回路、７  制御信号ピン、７＃  アドレスピン、８  データ入出力ピン、９  入出力制御回路、１０  外部電源ピン、１５  電圧制御回路、２０  テスト信号発生回路、２１  テスト実行回路、２５，２５ａ，２５ｂ，２５ｃ，２５ｄ  ＰＯＲ回路。
【図１】
2004279052.tif 000003
【図２】
2004279052.tif 000004
【図３】
2004279052.tif 000005
【図４】
2004279052.tif 000006
【図５】
2004279052.tif 000007
【図６】
2004279052.tif 000008
【図７】
2004279052.tif 000009
【図８】
2004279052.tif 000010
【図９】
2004279052.tif 000011
【図１０】
2004279052.tif 000012
【図１１】
2004279052.tif 000013
【図１２】
2004279052.tif 000014