(57)【要約】【課題】  本発明はデータセンシング方法を改善し、低電圧でもセンシングマージンを向上させてセンシング速度を速くするマルチビットライン構造を有する不揮発性強誘電体メモリ装置を開示する。【解決手段】  本発明に係る不揮発性強誘電体メモリ装置は、セルデータを格納する複数のセルアレイブロック、リード／ライトデータを伝送する共通データバス部、及びリードデータをセンシングしてライトデータを共通データバス部に出力するタイミングデータレジスタアレイ部を備え、タイミングデータレジスタアレイ部は共通データバス部のセンシング電圧が減少してセンシング感知臨界電圧を経由する時間を利用して前記リードデータをセンシングすることにより、低電圧でもセンシングマージンを向上させることができ、センシング速度も速めることができる。【選択図】図８
2004348936.tif 000002
【特許請求の範囲】
【請求項１】
サブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導するマルチビットライン構造のセルアレイで、データバスを介し出力されたデータをセンシングして格納するデータレジスタアレイにおいて、
プリチャージ時に前記データバスをプルアップさせるバスプルアップ部、
既に設けられたセンシング感知臨界電圧に従い前記データバスのセンシング電圧をセンシングするセンスアンプ部、及び
プルアップされた前記データバスのセンシング電圧が減少し始めて前記センシング感知臨界電圧に達するまでかかる時間を利用して前記センスアンプ部のセンシング値を検出した後、これを前記セルアレイに格納されたデータ値で出力するタイミングデータ検出部を備えるタイミングデータレジスタアレイ。
【請求項２】
前記タイミングデータ検出部は、前記互いに異なる時間の間に活性化されるロック信号に応答し前記センスアンプ部のセンシング値を選択的に伝達するロックスイッチ部、
前記ロックスイッチ部を介し伝達されたデータを格納するデータラッチ部、
前記データラッチ部に格納されたデータを出力するデータアウト調整部、及び
前記データラッチ部に格納されたデータを前記セルアレイに再格納するため、前記データバスに伝送するライトスイッチ部を備えることを特徴とする請求項１に記載のタイミングデータレジスタアレイ。
【請求項３】
前記ロック信号は、前記データバスのセンシング電圧の減少程度と前記センス感知臨界電圧に従い、既に測定しセッティングされた時間に活性化されることを特徴とする請求項２に記載のタイミングデータレジスタアレイ。
【請求項４】
サブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導するマルチビットライン構造のセルアレイを有するメモリ装置において、
前記セルアレイを備える複数のセルアレイブロック、
前記複数のセルアレイブロックに共有されて前記セルアレイブロックに対するリードデータ及びライトデータを伝送する共通データバス部、及び
前記共通データバス部と連結され、前記リードデータをセンシングして前記ライトデータを前記共通データバス部に出力するタイミングデータレジスタアレイ部を備え、
前記タイミングデータレジスタアレイ部は、前記共通データバス部のセンシング電圧が減少し始めてセンシング感知臨界電圧に達するまでかかる時間を利用して前記リードデータを検出することを特徴とするタイミングレファレンスセンシング機能を有する不揮発性強誘電体メモリ装置。
【請求項５】
前記タイミングデータレジスタアレイ部は、プリチャージ時に前記共通データバス部をプルアップさせるバスプルアップ部、
センシング制御信号印加の際に前記センシング感知臨界電圧に従い前記共通データバス部のデータをセンシングするセンスアンプ部、
前記リードデータ及び前記ライトデータを格納するデータラッチ部、
ロック信号に応答し前記センスアンプ部の出力データを前記データラッチ部に選択的に伝達するロックスイッチ部、
ライト動作の際に前記ライトデータが入力され前記データラッチ部に伝達するデータイン調整部、
動作モードに従い前記データラッチ部に格納されたデータの出力を制御するデータアウト調整部、及び
前記データアウト調整部の出力データを前記セルアレイブロックに再格納するため、前記共通データバス部に伝達するライトスイッチ部を備えることを特徴とする請求項４に記載のタイミングレファレンスセンシング機能を有する不揮発性強誘電体メモリ装置。
【請求項６】
前記ロック信号は、前記共通データバス部のセンシング電圧の減少程度と前記センス感知臨界電圧に従い、既に測定しセッティングされた時間に活性化されることを特徴とする請求項５に記載のタイミングレファレンスセンシング機能を有する不揮発性強誘電体メモリ装置。
【請求項７】
前記ロックスイッチ部は、前記ロック信号に応答してオン／オフされ、前記センスアンプ部のデータを選択的に伝達する伝送ゲートを備えることを特徴とする請求項６に記載のタイミングレファレンスセンシング機能を有する不揮発性強誘電体メモリ装置。
【請求項８】
前記データアウト調整部は、リードモード時に前記データラッチ部に格納されたデータをデータバッファ及び前記ライトスイッチ部に出力し、
ライトモード時に前記データラッチ部に格納されたデータを前記ライトスイッチ部に出力することを特徴とする請求項５に記載のタイミングレファレンスセンシング機能を有する不揮発性強誘電体メモリ装置。
【請求項９】
前記データイン調整部は、カラム選択信号の活性化の際に前記ライトデータを伝達することを特徴とする請求項５に記載のタイミングレファレンスセンシング機能を有する不揮発性強誘電体メモリ装置。
【請求項１０】
サブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導するマルチビットライン構造を有する複数のセルアレイブロック、及び前記複数のセルアレイブロックに共有される共通データバスを有するメモリ装置でのデータセンシング方法において、
互いに異なるデータ値に対応する前記共通データバスのセンシング電圧が減少し始めてセンシング感知臨界電圧に達する互いに異なる時間を利用し、前記共通データバスのデータ値をセンシングするタイミングレファレンスを利用したデータセンシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングレファレンスセンシング機能を有する不揮発性強誘電体メモリ装置に関し、より詳しくはマルチビットライン構造を有する不揮発性強誘電体メモリ装置において、メインビットラインのセンシング電圧が減少してセンシング感知臨界電圧に達する時間を利用し、共通データバスのデータをセンシングする不揮発性強誘電体メモリ装置に関する。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有しながら、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００３】
このようなＦｅＲＡＭは、ディラムと殆ど類似する構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により、ＦｅＲＡＭは電界を除去してもデータが消失されなくなる。
【０００４】
前述のＦｅＲＡＭに関する基本的な構成及び動作原理は、本発明と同一の発明者により出願された韓国出願番号第１０-１９９８-１４４００号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及び動作原理に関する詳しい説明は省略する。
【０００５】
ＦｅＲＡＭのチップ動作電圧の低電圧化でセルセンシング電圧が減少することにより、１Ｔ１Ｃ（1-Transistor 1-Capacitor）の回路構成において速い動作速度の具現が困難になっている。
【０００６】
特に、セルデータセンシング電圧が小さい場合は、タイミング感知のための電圧マージンが小さいのでこれをセンシングするのに困難があり、タイミング感知電圧自体の発生電圧の変動によるセンシングマージンの減少も発生することになる。
【特許文献１】USP 6,314,016
【特許文献２】USP 6,301,145
【特許文献３】USP 6,067,244
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述の問題点を解決するための本発明の目的は、データセンシング方法を改善し低電圧でもセンシングマージンを向上させてセンシング速度を速くすることにある。
【課題を解決するための手段】
【０００８】
先ず、本発明に係るタイミングレファレンスセンシング機能を有するタイミングレジスタアレイ、及びこのようなタイミングレジスタアレイを有する不揮発性強誘電体メモリ装置はサブビットライン及びメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導するマルチビットライン構造の半導体メモリ装置に適用される。
【０００９】
本発明に係るタイミングレジスタアレイは、プリチャージ時に前記データバスをプルアップさせるバスプルアップ部、前記設けられたセンシング感知臨界電圧に従い前記データバスのセンシング電圧をセンシングするセンスアンプ部、及びプルアップされた前記データバスのセンシング電圧が減少して前記センシング感知臨界電圧に達する時間を利用して前記センスアンプ部のセンシング値を検出した後、これを前記セルアレイに格納されたデータ値で出力するタイミングデータ検出部を備える。
【００１０】
本発明に係る不揮発性メモリ装置は、前記セルアレイを備える複数のセルアレイブロック、前記複数のセルアレイブロックに共有されて前記セルアレイブロックに対するリードデータ及びライトデータを伝送する共通データバス部、及び前記共通データバス部と連結され、前記リードデータをセンシングして前記ライトデータを前記共通データバス部に出力するタイミングデータレジスタアレイ部を備え、
前記タイミングデータレジスタアレイ部は、前記共通データバス部のセンシング電圧が減少してセンシング感知臨界電圧に達する時間を利用して前記リードデータをセンシングすることを特徴とする。
【００１１】
本発明に係るタイミングレファレンスを利用したデータセンシング方法は、前述のマルチビットライン構造を有する不揮発性強誘電体メモリ装置でのデータセンシング方法に適用される。
【００１２】
本発明に係るタイミングレファレンスを利用したデータセンシング方法は、互いに異なるデータ値に対応する共通データバスのセンシング電圧がセンシング感知臨界電圧に達する互いに異なる時間を利用し、前記共通データバスのデータ値をセンシングする。
【００１３】
本発明に係るタイミングレファレンスを利用したデータセンシング方法は、サブビットラインのセンシング電圧により共通データバスのセンシング電圧が変化する程度に従い、共通データバスのデータハイ及びデータローに対するセンシング電圧がそれぞれセンシング感知臨界電圧に達する第１のタイミング及び第２のタイミングを感知する第１の段階、前記共通データバスのセンシング電圧及び前記センシング感知臨界電圧に従い前記共通データバスのセンシング電圧をセンシングする第２の段階、及び前記第１のタイミング及び第２のタイミングの間のセンシング値を貯蔵して出力する第３の段階を含む。
【発明の効果】
【００１４】
本発明に係る不揮発性強誘電体メモリ装置はマルチビット構造を有する不揮発性強誘電体メモリ装置でデータセンシングのため基準電圧を利用せず、メインビットラインのデータが減少してセンシング感知臨界電圧を経由する時間を利用して共通データバスのデータをセンシングする。これにより、本発明に係る不揮発性強誘電体メモリ装置は低電圧でもセンシングマージンを向上させてセンシング速度を速めることができ、データセンシングのため基準電圧を利用しないため基準電圧によるノイズ問題を除去することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面等を参照しながら本発明に係る好ましい実施の形態をより詳しく説明する。
【００１６】
図１は、本発明に係る不揮発性強誘電体メモリ装置の第１の実施形態の構成を示す図である。
【００１７】
本発明に係る強誘電体メモリ装置は複数のセルアレイブロック１０、共通データバス部２０、タイミングデータレジスタアレイ部３０、データバッファバス部４０及びタイミングデータバッファ部５０を備える。
【００１８】
セルアレイブロック１０は、データ格納のための複数のセルアレイを備える。特に、本発明に係るセルアレイブロック１０はサブビットライン及びメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導するマルチビットライン構造のセルアレイを有する。複数のセルアレイブロック１０は共通データバス部２０を共有する。
【００１９】
タイミングデータレジスタアレイ部３０は、共通データバス部２０を介しセルアレイブロック１０と連結され、セルアレイブロック１０からのリードデータをセンシングしてデータバッファバス部４０に出力する。さらに、タイミングデータレジスタアレイ部３０はデータバッファバス部４０を介しタイミングデータバッファ部５０と連結され、タイミングデータバッファ部５０からのライトデータを共通データバス部２０に出力する。このとき、タイミングデータレジスタアレイ部３０は共通データバス部２０のデータをセンシングする際、データがセンシング感知臨界電圧を経由する時間を利用してデータハイとデータローを区別する。
【００２０】
タイミングデータバッファ部５０は、外部から入力されてタイミングデータレジスタアレイ部３０に伝送されるデータ、及びタイミングデータレジスタアレイ部３０から入力されて外部に出力されるデータをバッファリングする。このようなタイミングデータバッファ５０は、データバッファバス部４０を介しタイミングデータレジスタアレイ部３０と連結される。
【００２１】
このような構成を有する本発明は、リード動作モードの際、セルアレイブロック１０から共通データバス部２０に印加されるデータはタイミングデータレジスタアレイ部３０によりセンシングして格納される。そして、タイミングデータレジスタアレイ部３０に格納されたリードデータはデータバッファバス部４０を介しタイミングデータバッファ部５０に出力され、さらにセルアレイブロック１０に再格納される。
【００２２】
ライト動作モードの際は、タイミングデータバッファ部５０を介し入力されたデータは、データバッファバス部４０を介しタイミングデーアドレスレジスタアレイ部３０に格納される。次に、タイミングデータレジスタアレイ部３０に格納されたライトデータは、共通データバス部２０を介しセルアレイブロック１０に書き込まれる。
【００２３】
図２は、本発明に係る不揮発性強誘電体メモリ装置の第２の実施形態の構成を示す図である。
【００２４】
図２の実施形態では、セルアレイブロック１０を共通データバス部２０の上部及び下部に配置させ、これらが共通データバス部２０を共有するようにする構造を有する。その他の各構成要素等の構成及び機能は図１のそれらと同様である。
【００２５】
図３は、図１及び図２のセルアレイブロック１０の構成をより詳しく示す図である。
【００２６】
セルアレイブロック１０はメインビットライン（ＭＢＬ）プルアップ制御部１１、メインビットラインセンシングロード部１２、複数のサブセルアレイ１３及びカラム選択スイッチ部１４を備える。サブセルアレイ１３のメインビットライン等は、カラム選択スイッチ部１４を介し共通データバス部２０と連結される。
【００２７】
図４は、図３に示すメインビットラインプルアップ制御部１１及びメインビットラインセンシングロード部１２に関する詳細な回路図である。
【００２８】
メインビットラインプルアップ制御部１１は、プリチャージ時にメインビットラインプルアップ制御信号ＭＢＬＰＵＣに応答しメインビットラインＭＢＬをプルアップさせるＰＭＯＳトランジスタＰ１を備える。ＰＭＯＳトランジスタＰ１は、ソース端子とドレイン端子がそれぞれ電源電圧端ＶＣＣとメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットラインプルアップ制御信号ＭＢＬＰＵＣが入力される。
【００２９】
メインビットラインセンシングロード部１２は、メインビットラインＭＢＬのセンシングロードを制御するＰＭＯＳトランジスタＰ２を備える。ＰＭＯＳトランジスタＰ２は、ソース端子とドレイン端子がそれぞれ電源電圧端ＶＣＣとメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットライン制御信号ＭＢＬＣが入力される。
【００３０】
図５は、図３に示すカラム選択スイッチ部１４に関する詳細な回路図である。
【００３１】
カラム選択スイッチ部１４は、カラム選択信号ＣＳＮ及びＣＳＰに応答しメインビットラインＭＢＬと共通データバス部２０を連結させる。このようなカラム選択スイッチ部１４は、メインビットラインＭＢＬと共通データバス部２０との間に連結され、ゲート端子にカラム選択信号ＣＳＮ及びＣＳＰがそれぞれ入力されるＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ３を備える。
【００３２】
図６は、図３に示すサブセルアレイ１３ ＳＣＡ０〜ＳＣＡｎのうち何れか１つの単位サブセルアレイＳＣＡ０に関する詳細な回路図である。
【００３３】
サブセルアレイＳＣＡ０の各メインビットラインＭＢＬは、複数のサブビットラインＳＢＬのうち何れか１つと選択的に連結される。すなわち、複数のサブビットライン選択信号ＳＢＳＷ１のうち何れか１つだけが活性化されて当該ＮＭＯＳトランジスタＮ６をターンオンさせることにより、メインビットラインＭＢＬのロードを１つのサブビットラインＳＢＬ水準まで減少させることができる。さらに、サブビットラインＳＢＬはサブビットラインプルダウン信号ＳＢＰＤが活性化されてＮＭＯＳトランジスタＮ４がターンオンされると、接地電圧レベルに調整される。
【００３４】
サブビットラインプルアップ信号ＳＢＰＵはサブビットラインＳＢＬに供給する電源を調整する信号であり、サブビットライン選択信号ＳＢＳＷ２はサブビットラインプルアップ信号ＳＢＰＵがサブビットラインＳＢＬに選択的に印加されるように調整する。たとえば、低電圧の際に高い電圧を発生させようとする場合、メモリ装置は先ず電源電圧ＶＣＣより高い電圧をサブビットラインプルアップ信号ＳＢＰＵとして供給する。次に、メモリ装置はサブビットライン選択信号ＳＢＳＷ２を活性化してＮＭＯＳトランジスタＮ５をターンオンさせることにより、サブビットラインＳＢＬに高い電圧を供給する。
【００３５】
サブビットラインＳＢＬには複数の単位セルが連結されている。
【００３６】
ＮＭＯＳトランジスタＮ２は、接地電圧端とＮＭＯＳトランジスタＮ３との間に連結され、ゲート端子にメインビットラインプルダウン信号ＭＢＰＤが印加される。ＮＭＯＳトランジスタＮ３はＮＭＯＳトランジスタＮ２とメインビットラインＭＢＬとの間に連結され、そのゲート端子はサブビットラインＳＢＬと連結される。ＮＭＯＳトランジスタＮ３は、メインビットラインプルダウン信号ＭＢＰＤが活性化の際サブビットラインＳＢＬのセンシング電圧を電流に変換させてメインビットラインのセンシング電圧を誘導する。
【００３７】
たとえば、セルデータがハイであれば、サブビットラインＳＢＬの電圧が高くなり、これによりＮＭＯＳトランジスタＮ３を介し流れる電流量が多くなってメインビットラインＭＢＬの電圧レベルが大きくダウンされる。逆に、セルデータがローであれば、サブビットラインＳＢＬの電圧が低くなり、これによりＮＭＯＳトランジスタＮ３を介して流れる電流量が少なくなり、メインビットラインＭＢＬの電圧レベルが少しだけダウンされる。すなわち、セルデータ値はセルデータによるメインビットラインＭＢＬの電圧レベルの差を利用して求められる。
【００３８】
図７は、図１に示すタイミングデータレジスタアレイ部３０の構成を示す図である。図８は、図７に示すタイミングデータレジスタアレイ部３０に対する詳細な回路図である。
【００３９】
本発明に係るタイミングデータレジスタアレイ部３０はバスプルアップ部３１、センスアンプ部３２、ロックスイッチ部３３、データラッチ部３４、データイン調整部３５、データアウト調整部３６及びライトスイッチ部３７を備える。
【００４０】
バスプルアップ部３１は、プリチャージの間に共通データバス部２０をハイレベルにプルアップさせる。このようなバスプルアップ部３１は、電源電圧端ＶＣＣと共通データバス部２０との間に連結され、ゲート端子にデータバスプルアップ制御信号ＤＢＰＵＣが入力されるＰＭＯＳトランジスタＰ４を備える。
【００４１】
センスアンプ部３２は、センシング制御信号ＳＥＮ１に応答し共通データバス部２０のリードデータをセンシングする。このようなセンスアンプ部３２はＰＭＯＳトランジスタのＰ５、Ｐ６、ＮＭＯＳトランジスタのＮ７、Ｎ８、及びインバータＩＶ１を備える。
【００４２】
ＰＭＯＳトランジスタのＰ５は電源電圧端ＶＣＣとノードＳＬとの間に連結され、ゲート端子に制御信号ＳＰＵが入力されてプリチャージ時にノードＳＬをプルアップさせる。ＰＭＯＳトランジスタのＰ６は電源電圧端ＶＣＣとノードＳＬとの間に連結され、ゲート端子が共通データバス部２０と連結される。ＮＭＯＳトランジスタのＮ７及びＮ８は、ノードＳＬと接地電圧端との間に直列連結される。ＮＭＯＳトランジスタＮ７のゲートはＰＭＯＳトランジスタＰ６と共通連結され、ＮＭＯＳトランジスタＮ８のゲートはセンシング制御信号ＳＥＮ１が入力される。インバータＩＶ１は、ノードＳＬの信号を反転させてノードＳＬ＿Ｂに出力する。アクティブ区間で制御信号ＳＰＵ及びセンシング制御信号ＳＥＮ１は全てハイレベルとなる。
【００４３】
ロックスイッチ部３３は、センスアンプ部３２の２つの出力がデータラッチ部３４に伝達されるのを制御する。このようなロックスイッチ部３３は、ロック信号ＬｏｃｋＮ／ＬｏｃｋＰに応答してオン／オフされ、センスアンプ部３２の２つの出力ノードＳＬ、ＳＬ＿Ｂのデータをそれぞれデータラッチ部３４に出力する伝送ゲートＴ１、Ｔ２を備える。ここで、ロック信号ＬｏｃｋＮ／ＬｏｃｋＰは共通データバス部２０のデータ（「ハイ」及び「ロー」）値がセンシング臨界値を経由する時間に対応して出力される。すなわち、サブビットラインＳＢＬの電圧レベル（データハイ又はデータロー）に従ってメインビットラインＭＢＬの電圧変化率が互いに相違し、共通データバス部２０のデータ（「ハイ」又は「ロー」）値がセンシング臨界値に達する時間が互いに相違することになる。したがって、共通データバス部２０の２つのデータ値がセンシング臨界値に達する時間の間にロック信号ＬｏｃｋＮ／ＬｏｃｋＰを発生させる。このとき、共通データバス部２０の２つのデータ値がセンシング臨界値に達する時間は、測定により予め算出されてメモリ装置にセッティングされる。
【００４４】
データラッチ部３４は、制御信号ＳＥＮ２に応答し活性化されてリード／ライトデータを格納する。このようなデータラッチ部３４は、クロスカップルドされたラッチ回路構造を有するＰＭＯＳトランジスタＰ７、Ｐ８とＮＭＯＳトランジスタＮ９、Ｎ１０、そして制御信号ＳＥＮ２が活性化の際にラッチ回路を活性化させるＮＭＯＳトランジスタＮ１１を備える。
【００４５】
データイン調整部３５は、ライト動作モードの際にデータバッファバス部４０を介し入力されるライトデータをデータラッチ部３４に伝達する。ここで、伝送ゲートＴ５はライト制御信号ＷＳＮ、ＷＳＰに応答しデータバッファバス部４０のデータをノードＤＩに伝送する。ＮＭＯＳトランジスタＮ１２はノードＤＩと接地電圧端との間に連結され、ライト制御信号ＷＳＰに応答してノードＤＩをプルダウンさせる。伝送ゲートＴ３はライト制御信号ＷＳＮ、ＷＳＰに応答してノードＤＩのデータをノードＤＬに伝送する。伝送ゲートＴ４はライト制御信号ＷＳＮ、ＷＳＰに応答し、インバータＩＶ２により反転されたノードＤＩのデータをノードＤＬ＿Ｂに伝送する。
【００４６】
データアウト調整部３６は、データラッチ部３４に格納されたデータを動作モード（リード／ライト）に従いデータバッファバス部４０又はライトスイッチ部３７に出力する。ここで、伝送ゲートＴ６は制御信号ＷＨＳＮ、ＷＨＳＰに応答してノードＤＬ＿ＢのデータをノードＤＯ＿１に伝送する。伝送ゲートＴ７はリード制御信号ＲＳＮ、ＲＳＰに応答し、インバータＩＶ３により反転されたノードＤＯ＿１のデータ（即ち、ノードＤＯ＿２のデータ）をデータバッファバス部４０に出力する。ＮＭＯＳトランジスタＮ１３は、制御信号ＷＨＳＰに応答してノードＤＯ＿１をプルダウンさせる。
【００４７】
ライトスイッチ部３７は制御信号ＬＳＮ、ＬＳＰに応答してデータアウト調整部３６のデータを共通データバス部２０に出力する。ここで、ライトスイッチ部３７はノードＤＯ＿２と共通データバス部２０との間に連結され、制御信号ＬＳＮ、ＬＳＰに応答してオン／オフされる伝送ゲートＴ８を備える。
【００４８】
図９は、本発明に係るタイミングデータレジスタアレイ部３０でタイミングレファレンスを利用してデータを検出する動作を説明するためのタイミング図である。
【００４９】
Ｔ０区間は、ワードラインＷＬ及びプレートラインＰＬが非活性化状態であり、メインビットラインＭＢＬ及び制御共通データバス部２０をハイレベルにプリチャージする区間である。このとき、サブビットラインＳＢＬはローレベルにプリチャージされ、ノードＳＬは制御信号ＳＰＵによりハイレベルにプリチャージされる。そして、制御信号ＳＥＮ１、ＳＥＮ２はディスエーブル状態である。
【００５０】
Ｔ１でセルデータがリードされると、当該データ値に従いサブビットラインＳＢＬのセンシング電圧が決められる。そして、サブビットラインＳＢＬのセンシング電圧に従い既にハイレベルにプリチャージされたメインビットラインＭＢＬ、及び共通データバス部２０の電圧がダウンされることになる。このとき、サブビットラインＳＢＬのセンシング電圧に従いＮＭＯＳトランジスタＮ３に流れる電流量が異なることになり、メインビットラインＭＢＬ及び共通データバス部２０のセンシング電圧変化率が互いに相違することになる。
【００５１】
すなわち、共通データバス部２０のセンシング電圧は、サブビットラインＳＢＬのセンシング電圧がデータハイの場合は急速に減少してＴ２開始時点（第１のタイミング）でセンシング感知臨界電圧に達することになる。一方、共通データバス部２０のセンシング電圧は、サブビットラインＳＢＬのセンシング電圧がデータローの場合は、データハイの場合より減少程度が小さくＴ３開始時点（第２のタイミング）でセンシング感知臨界電圧に達することになる。このとき、第１及び第２のタイミング値は共通データバス部２０のセンシング電圧が減少する程度と、既に設けられたセンシング感知臨界電圧で実測された後メモリ装置にセッティングされる。
【００５２】
これにより、センスアンプ部３２の２つの出力データ値は第１のタイミング及び第２のタイミングの間（Ｔ２区間）でデータハイとデータローに区別される。したがって、第１のタイミングと第２のタイミングの間（Ｔ２）でノードＳＬ、ＳＬ＿Ｂのデータを検出すれば、有効な共通データバス部２０のデータを得ることができるようになる。すなわち、Ｔ２区間では、セルデータ値に従い共通データバス部２０のセンシング電圧がセンシング感知臨界電圧より高いか低いため、センスアンプ部３２のＰＭＯＳトランジスタＰ６又はＮＭＯＳトランジスタＮ７が選択的にオンされることにより、ノードＳＬ、ＳＬ＿Ｂの値がデータハイ又はローに決定される。
【００５３】
センスアンプ部３２によりセンシングされたノードＳＬ、ＳＬ＿Ｂのデータは、既にセッティングされたタイミング時間に従い活性化されたロック信号ＬｏｃｋＮ／ＬｏｃｋＰによりデータラッチ部３４に格納された後、データアウト調整部３６を介しデータバッファバス部４０に出力されるか、又はライトスイッチ部３７を介しセルアレイブロック１０に再格納される。
【００５４】
図１０は、本発明に係るタイミングデータレジスタアレイ部３０でライトモード時に選択されたカラムが動作するときのタイミング図である。
【００５５】
ライトイネーブル信号ＷＥＢ及びカラム選択ディコーダ信号Ｙｉ＜ｎ＞が活性化されるに伴い、ライト制御信号ＷＳＮ及びＷＨＳＮがそれぞれハイ及びローとなる。次に、データセンシング区間でセンシング制御信号ＳＥＮ１が活性化され、制御信号ＳＥＮ２は制御信号ＳＥＮ１が活性化された区間内で活性化しセンシングされたデータがデータラッチ部３４にラッチされる。しかし、ラッチされたセンシングデータはライト制御信号ＷＨＳＮが非活性化されているので、共通データバス部２０に伝達されはしない。
【００５６】
センシングデータがラッチされた後センシング制御信号ＳＥＮ１が非活性化されると、同時にロック信号ＬｏｃｋＮも非活性化される。これにより、センスアンプ部３２にセンシングされたデータはこれ以上データラッチ部３４に伝達できず遮断される。
【００５７】
次に、ライトされるデータがデータバッファバス部４０に印加されると、当該データはデータラッチ部３４にラッチされる。次に、ライト制御信号ＷＨＳＮが活性化されると、ラッチされたデータはデータアウト調整部３６のノードＤＯ＿２に伝達される。ノードＤＯ＿２のデータは、制御信号ＬＳＮがハイに活性化されることにより共通データバス部２０に伝達される。
【００５８】
図１１は、本発明に係るタイミングデータレジスタアレイ部３０でライトモード時に選択されないカラムが動作するときのタイミング図である。
【００５９】
カラム選択ディコーダ信号Ｙｉ＜ｍ＞が選択されないことにより、ライト制御信号ＷＳＮがローに非活性化されてデータバッファバス部４０のデータはデータラッチ部３４に伝達されなくなる。
【００６０】
したがって、センシング区間でセンシングされたデータがデータラッチ部３４に格納されてから直ぐ共通データバス部２０に伝達される。すなわち、選択されないカラムデータは再格納モードに動作することになる。
【００６１】
図１２は、本発明に係る不揮発性強誘電体メモリ装置のライト動作を説明するためのタイミング図である。
【００６２】
先ず、ｔ０区間でアドレスが遷移されてライトイネーブル信号／ＷＥがローに非活性化されると、ライトモードアクティブ状態となる。
【００６３】
ｔ１、ｔ２区間はプルアップ区間である。すなわち、ワードラインＷＬ及びプレートラインＰＬが活性化される前に、メインビットラインプルアップ制御信号ＭＢＬＰＵＣ及びデータバスプルアップ制御信号ＤＢＰＵＣによりメインビットラインＭＢＬと共通データバス部２０がそれぞれプルアップされる。そして、ｔ２区間でワードラインＷＬがイネーブルされてサブビットラインプルダウン信号ＳＢＰＤがローにディスエーブルされるようにし、セルの貯蔵ノードが接地レベルに初期化されるようにする。このとき、ワードラインＷＬをプレートラインＰＬより一定時間先に活性化させることにより、初期動作の際にセル貯蔵ノードの状態を安定させてセンシングマージンを向上させる。
【００６４】
ｔ３、ｔ４区間はセンシング区間である。ｔ３区間でプレートラインＰＬがポンピング電圧ＶＰＰレベルに活性化され、メインビットラインＭＢＬにセルデータが印加される。そして、データバスプルアップ制御信号ＤＢＰＵＣがハイに活性化され、バスプルアップ部３１は共通データバス部２０のプルアップを中止する。ｔ４区間でセンシング制御信号ＳＥＮ１がハイに活性化され、センスアンプ部３２は共通データバス部２０のデータをセンシングする。センシングされたデータは、制御信号ＳＥＮ２の活性化でデータラッチ部３４にラッチされる。次に、センシング制御信号ＳＥＮ１がローに非活性化されると共にロック信号ＬｏｃｋＮ／ＬｏｃｋＰが非活性化され、ｔ５区間に印加されたデータがデータラッチ部３４に格納される。このとき、ロック信号ＬｏｃｋＮ／ＬｏｃｋＰは図９に示されているように、共通データバス部２０のデータハイとデータローがセンシング感知臨界電圧を経由する時間の間に発生する。
【００６５】
次に、ｔ５区間進入の際にプレートラインＰＬの電圧レベルはローに非活性化され、サブビットライン選択信号ＳＢＳＷ２はポンピング電圧ＶＰＰレベルに活性化される。そして、サブビットラインプルダウン信号ＳＢＰＤがハイに活性化されてサブビットラインＳＢＬの電圧レベルが接地レベルになることにより、メインビットラインＭＢＬがハイに活性化される。
【００６６】
次に、ｔ６区間進入の際にワードラインＷＬの電圧レベルが上昇し、セルデータ「ハイ」をライトすることになる。そして、サブビットラインプルアップ信号ＳＢＰＵがハイに活性化されてサブビットライン選択信号ＳＢＳＷ２のレベルが上昇し、サブビットラインＳＢＬの電圧レベルはポンピング電圧ＶＰＰレベルに上昇することになる。さらに、サブビットラインプルダウン信号ＳＢＰＤはローに非活性化される。そして、データバッファバス部４０に印加されたライトデータはデータラッチ部３４に格納される。
【００６７】
次に、ｔ７区間進入の際にライトイネーブル信号／ＷＥがハイに活性化されると、図１０に示されているようにライト制御信号ＷＨＳＮの活性化でデータラッチ部３４に格納されたデータは共通データバス部２０に伝達される。共通データバス部２０のデータは、カラム選択スイッチ部１４によりメインビットラインＭＢＬに伝達される。そして、メインビットラインＭＢＬのデータはサブビットライン選択信号ＳＢＳＷ１が活性化されてサブビットラインＳＢＬに伝達される。したがって、新たなデータをライトするため、サブビットライン選択信号ＳＢＳＷ１が活性化されている間にタイミングデータレジスタアレイ部３０に格納されたデータをメインビットラインＭＢＬ及びサブビットラインＳＢＬにそれぞれ印加することにより、データが「０」レベルの場合メモリセルに「０」レベルのデータが格納される。
【００６８】
ところが、ｔ６区間、即ちデータ「０」をライトする前の区間でメインビットラインＭＢＬをハイレベルにプルアップすることになるが、このときのメインビットラインＭＢＬのプルアップはデータバスプルアップ制御信号ＤＢＰＵＣに応答してバスプルアップ部３１により行われる。
【００６９】
図１３は、本発明に係る不揮発性強誘電体メモリ装置のリード動作を説明するためのタイミング図である。
【００７０】
先ず、リードモード時にはライトイネーブル信号／ＷＥが電源電圧レベルを維持する。そして、ｔ６区間以後にデータ出力有効区間を維持する。
【００７１】
このとき、ライト制御信号ＷＳＮがローレベル状態に維持され、データバッファバス部４０を介し入力されるデータがセルに書き込まずデータラッチ部３４に格納されたリードデータが再びセルに格納されるようにする再格納が行われる。
【００７２】
さらに、ｔ３〜ｔ８区間でリード選択信号ＲＳＮを活性化させてデータラッチ部３４に格納されたリードデータがデータバッファバス部４０に伝達されるようにする。
【図面の簡単な説明】
【００７３】
【図１】本発明に係る不揮発性強誘電体メモリ装置の第１の実施形態の構成を示す図である。
【図２】本発明に係る不揮発性強誘電体メモリ装置の第２の実施形態の構成を示す図である。
【図３】図１及び図２に示したセルアレイブロックの構成をより詳しく示す図である。
【図４】図３に示したメインビットラインプルアップ制御部及びメインビットラインセンシングロード部に関する詳細な回路図である。
【図５】図３に示したカラム選択スイッチ部に関する詳細な回路図である。
【図６】単位サブセルアレイに関する詳細な回路図である。
【図７】図１に示したタイミングデータレジスタアレイ部の構成を示す図である。
【図８】図７に示したタイミングデータレジスタアレイ部に対する詳細な回路図である。
【図９】本発明に係るタイミングデータレジスタアレイ部でタイミングレファレンスを利用してデータを検出する動作を説明するためのタイミング図である。
【図１０】本発明に係るタイミングデータレジスタアレイ部でライトモード時に選択されたカラムが動作するときのタイミング図である。
【図１１】本発明に係るタイミングデータレジスタアレイ部でライトモード時に選択されていないカラムが動作するときのタイミング図である。
【図１２】本発明に係る不揮発性強誘電体メモリ装置のライト動作を説明するためのタイミング図である。
【図１３】本発明に係る不揮発性強誘電体メモリ装置のリード動作を説明するためのタイミング図である。
【符号の説明】
【００７４】
１０   セルアレイブロック
１１   メインビットラインプルアップ制御部
１２   メインビットラインセンシングロード部
１３   サブセルアレイ
１４   カラム選択スイッチ部
２０   共通データバス部
３０   タイミングデータレジスタアレイ部
３１   バスプルアップ部
３２   センスアンプ部
３３   ロックスイッチ部
３４   データラッチ部
３５   データイン調整部
３６   データアウト調整部
３７   ライトスイッチ部
４０   データバッファバス部
５０   タイミングデータバッファ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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