(57)【要約】【課題】電力削減のためあるいはデジタルサンプリングレートを変換させるためのクロックレート変換及び、映像の左右反転処理を実現し、システム回路規模を縮小させることを目的とする。【解決手段】アップカウンタ、ダウンカウンタ等によって必要な読み出しアドレス信号や制御信号を作成するものであり、書き込み基準信号から１ライン毎の書き込み制御回路３内の書き込みアドレスカウンタ制御を行うと共に同じ書き込み基準信号から読み出し制御回路５内の読み出しアドレスカウンタ制御を制御することにより少なくともデジタル映像信号の１ライン分のメモリ容量を持ったラインメモリを用いてクロックレート変換処理と左右反転処理を同時に行え、回路規模の縮小化を実現する映像信号処理装置が得られる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のクロックでサンプリングされた映像信号を書き込むと共に前記第１のクロックとは異なる第２のクロックで読み出し可能な一つの記憶手段と、前記記憶手段の書き込み及び読み出し制御を行う制御手段とを備え、前記制御手段は、前記記憶手段に書き込んだ映像信号を左右反転させて読み出すよう制御することを特徴とする映像信号処理装置。
【請求項２】
第１のクロックでサンプリングされたデジタル映像信号をメモリに書き込むと共に第２のクロックを用いてその直前に書かれたデジタル映像信号を前記メモリから読み出す映像信号処理装置であって、入力同期信号と前記第１のクロックを用いて書き込み基準信号を発生させる書き込み基準発生手段と、前記書き込み基準発生手段からの書き込み基準信号と前記第１のクロックとを用いて書き込み制御信号を発生し前記メモリに入力させる書き込みアドレス制御発生手段と、前記書き込み基準発生手段からの書き込み基準信号と前記第２のクロックとを用いて読み出し基準信号を発生させる読み出し基準発生手段と、前記読み出し基準発生手段からの読み出し基準信号と前記第２のクロックとを用いて読み出し制御信号を発生し前記メモリに入力させる読み出しアドレス制御発生手段とを少なくとも具備し、前記書き込みアドレス制御発生手段は、書き込み基準信号に同期してアップダウンカウンタを切り替え制御し、前記読み出しアドレス制御発生手段は、読み出し基準信号に同期させてアップダウンカウンタを切り替え制御させることを特徴とする映像信号処理装置。
【請求項３】
読み出しアドレス制御発生手段は、書き込みアドレス発生手段からの書き込み制御信号に対してメモリでの読み出し書き込みの追い越されが発生させないタイミング以上早く、読み出し制御信号を発生させることを特徴とする請求項１及び２記載の映像信号処理装置。
【請求項４】
書き込み基準発生手段からの書き込み基準信号を書き込みアドレス制御発生手段と読み出し基準発生手段とにそれぞれ独立に入力し、読み出し基準発生手段に入力する書き込み基準信号を電源立ち上げ直後あるいは、所定タイミング期間のみ発生させることを特徴とする請求項１及び２記載の映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号処理技術を用いた映像機器に利用して有効な映像信号処理装置に関するものである。
【０００２】
【従来の技術】
近年、半導体の技術の急速な発展により、各種記録メディアのデジタル化が急速に進展しつつある。特にビデオカメラ等の映像記録装置においても従来のアナログＶＴＲからデジタル記録メディアへと急速に変化している。そこでその中でも急速に変化しているデジタルビデオカメラ（以下ＤＶＣカメラとする）を例に従来の映像信号処理装置を説明する。
【０００３】
従来のＤＶＣカメラでは、固体撮像素子（以下ＣＣＤとする）を１つ用いた単板カメラ方式が主流であるが、高画質化高性能化の要求から光を３原色に分光しそれぞれ独立したＣＣＤを用いる３ＣＣＤカメラ方式を採用するものも増加している。３ＣＣＤ方式では光を分光するのにプリズムを使用しているが、小型化を実現させるためエアギャップのない所謂ギャップレスプリズムを採用している。ギャップレスプリズムを用いた３ＣＣＤカメラとしては特開平１４−１４２２２９号公報記載の従来例の通り、分光した原色の１つが鏡面反転状態になっているためにメモリを用いた信号処理上で反転補正を行っている。
【０００４】
また一方では高画質手振れ補正や、高画質静止画を実現させるため、ＣＣＤの画素数を４０万から１００万画素以上としたシステムを採用しつつある。この場合ＣＣＤの駆動周波数は画素数に比例して１４ＭＨｚから３６ＭＨｚ以上とかなり高い周波数となっている。そこで電力を削減させるため、あるいはデジタルＶＴＲ部への記録データレートを合わせるためにメモリを用いてクロックレートの変換処理を行っている。
【０００５】
これらを解決するために、例えば特開平１０−３２２５７１号公報に記載されたものが知られている。この映像信号処理装置のブロック図を図６に示す。
【０００６】
図６において、１１は第１のラインメモリ、１２は第２のメモリであり、１３はデジタルＬＰＦである。１４はこれらのラインメモリを制御するメモリ制御回路であり、１５ａ〜１５ｇまではデジタル映像信号の切り替えを行うセレクタである。
【０００７】
以上のように構成された従来の映像信号処理装置について、以下その動作について説明する。
【０００８】
まず、入力端子から入力された例えば１４．３ＭＨｚサンプリングのデジタル映像信号は、第１のセレクタ１５ａを通ってデジタルＬＰＦ１３に入力される。デジタルＬＰＦ１３ではアンチエイリアシングとして入力デジタル映像信号の帯域制限を行う。この時、デジタルＬＰＦ１３に入力されるデジタル映像信号はクロックレート変換前のクロックでサンプリングされているのでデジタルＬＰＦ１３は変換元クロックで動作する。
【０００９】
次にデジタルＬＰＦ１３によって帯域制限されたデジタル映像信号を第２のセレクタ１５ｂ、第３のセレクタ１５ｃを通して、第１のラインメモリ１１と第２のラインメモリ１２に書き込む。この時それぞれの各ラインメモリ１１，１２への書き込み動作はラインメモリ制御回路１４により制御される。
【００１０】
図７はそれぞれのラインメモリ１１，１２の制御方法を表した図である。第１のラインメモリ１１と第２のラインメモリ１２は、図７（ｄ）及び（ｅ）に示すように水平同期信号（図７（ａ））のタイミングで交互に書き込み／読み出しを繰り返している。ここで、ライトイネーブル信号ＷＥ（図７（ｂ）及び（ｃ））が“Ｈ”の時にラインメモリ１１及び１２は書き込み状態となり、“Ｌ”の時に読み出し状態となるとすると、第１と第２のラインメモリ１１及び１２が交互に書き込み／読み出しを行うようになっている。なお、読み出しクロックは１３．５ＭＨｚである。
【００１１】
第７のセレクタ１５ｇは、水平同期信号（図７（ａ））のタイミングで、第１または第２のラインメモりを選択的に切り換えられ、第１、第２のラインメモリ１１及び１２から読み出したデジタル映像信号を出力させる。
【００１２】
この各ラインメモリ１１及び１２からの読み出しにおいて、書き込み時と逆のアドレス番地から読み出すようラインメモリ制御を行うことにより、デジタルサンプリングクロックレート変換と左右反転処理を実現させるものである。
【００１３】
【特許文献１】
特開２００２−１４２２２９号公報
【特許文献２】
特開平１０−３２２５７１号公報
【００１４】
【発明が解決しようとする課題】
しかしながら上記の従来の構成では、書き込みと読み出しをそれぞれ別々のラインメモリを設ける必要があり、回路規模の縮小を行う際の妨げになっていた。
【００１５】
本発明は上記従来の問題点を解決するもので、少なくともデジタル映像信号の１ライン分のメモリ容量を持ったラインメモリを用いて、電力削減のためあるいはデジタルサンプリングレートを変換させるためのクロックレート変換及び、映像の左右反転処理を実現させる映像信号処理装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この目的を達成するために本発明の映像信号処理装置は、第１のクロックでサンプリングされたデジタル映像信号をメモリに書き込むと共に第２のクロックを用いてその直前に書かれたデジタル映像信号を前記メモリから読み出す映像信号処理装置であって、入力同期信号と前記第１のクロックを用いて書き込み基準信号を発生させる書き込み基準発生手段と、前記書き込み基準発生手段からの書き込み基準信号と前記第１のクロックとを用いて書き込み制御信号を発生し、前記メモリに入力させる書き込みアドレス制御発生手段と、前記書き込み基準発生手段からの書き込み基準信号と前記第２のクロックとを用いて読み出し基準信号を発生させる読み出し基準発生手段と、前記読み出し基準発生手段からの読み出し基準信号と前記第２のクロックとを用いて読み出し制御信号を発生し前記メモリに入力させる読み出しアドレス制御発生手段とを少なくとも具備し、前記書き込みアドレス制御発生手段は、書き込み基準信号に同期してアップダウンカウンタを切り替え制御し、前記読み出しアドレス制御発生手段は、読み出し基準信号に同期させてアップダウンカウンタを切り替え制御させる構成を有している。
【００１７】
この構成によって、少なくともデジタル映像信号の１ライン分のメモリ容量を持ったラインメモリを用いて、電力削減のためあるいはデジタルサンプリングレートを変換させるためのクロックレート変換及び、映像の左右反転処理を実現させる映像信号処理装置が得られる。
【００１８】
【発明の実施の形態】
本発明の請求項１に記載の発明は、第１のクロックでサンプリングされた映像信号を書き込むと共に前記第１のクロックとは異なる第２のクロックで読み出し可能な一つの記憶手段と、前記記憶手段の書き込み及び読み出し制御を行う制御手段とを備え、前記制御手段は、前記記憶手段に書き込んだ映像信号を左右反転させて読み出すよう制御するものであり、これにより、少なくともデジタル映像信号の１ライン分のメモリ容量を持ったラインメモリを用いて、電力削減のためあるいはデジタルサンプリングレートを変換させるためのクロックレート変換及び、映像の左右反転処理を実現させることができる。
【００１９】
本発明の請求項２に記載の発明は、第１のクロックでサンプリングされたデジタル映像信号をメモリに書き込むと共に第２のクロックを用いてその直前に書かれたデジタル映像信号を前記メモリから読み出す映像信号処理装置であって、入力同期信号と前記第１のクロックを用いて書き込み基準信号を発生させる書き込み基準発生手段と、前記書き込み基準発生手段からの書き込み基準信号と前記第１のクロックとを用いて書き込み制御信号を発生し、前記メモリに入力させる書き込みアドレス制御発生手段と、前記書き込み基準発生手段からの書き込み基準信号と前記第２のクロックとを用いて読み出し基準信号を発生させる読み出し基準発生手段と、前記読み出し基準発生手段からの読み出し基準信号と前記第２のクロックとを用いて読み出し制御信号を発生し前記メモリに入力させる読み出しアドレス制御発生手段とを少なくとも具備し、前記書き込みアドレス制御発生手段は、書き込み基準信号に同期してアップダウンカウンタを切り替え制御し、前記読み出しアドレス制御発生手段は、読み出し基準信号に同期させてアップダウンカウンタを切り替え制御させる構成を有したものであり、書き込み基準信号から１ライン毎の書き込みアドレスカウンタ制御を行うと共に同じ書き込み基準信号から読み出しアドレスカウンタ制御を制御することにより少なくともデジタル映像信号の１ライン分のメモリ容量を持ったラインメモリを用いてクロックレート変換処理と左右反転処理を同時に行え、回路規模の縮小化を実現するという作用を有する。
【００２０】
請求項３に記載の発明は、メモリ上での読み出し書き込みの逆転現象が発生しないよう、書き込みアドレス発生手段からの書き込み制御信号に対して読み出しアドレス制御発生手段からの読み出し制御信号のスタートタイミングを所定のタイミング以上早く発生させることとしたものであり、このメモリ制御タイミングをコントロールすることにより少なくとも反転の必要なデジタル映像信号分のメモリ容量を持った１本のラインメモリでクロックレート変換と反転処理を実現するという作用を有する。
【００２１】
請求項４に記載の発明は、書き込み基準発生手段からの書き込み基準信号を書き込みアドレス制御発生手段と読み出し基準発生手段とにそれぞれ独立に入力し、読み出し基準発生手段に入力する書き込み基準信号を電源立ち上げ直後あるいは、所定タイミング期間のみ発生させることとしたものであり、第１クロックと第２クロック間のジッタ成分によるアドレス制御の誤動作を防ぎ、安定にクロックレート変換と反転処理を実現するという作用を有する。
【００２２】
以下、本発明の実施の形態について、図１から図３を用いて説明する。
【００２３】
（実施の形態１）
図１は本発明における映像信号処理装置の第１の実施の形態のブロック図であり、図１において、１はデジタル映像信号を１ライン分記憶する記憶手段であるラインメモリ、２は入力水平同期信号に同期した書き込み基準信号を発生する書き込み基準発生手段である書き込み基準発生回路、３は書き込み基準発生回路２からの書き込み基準信号からラインメモリ１へ制御信号を発生させる書き込み制御手段である書き込み制御回路であって、アップカウンタ、ダウンカウンタ等によって必要な書き込みアドレス信号や制御信号を作成するものである。４は書き込み基準発生回路２からの書き込み基準信号より読み出し基準信号を発生させる読み出し基準発生手段である読み出し基準発生回路、５は読み出し基準発生回路４からの読み出し基準信号よりラインメモリ１へ制御信号を発生させる読み出し制御手段である読み出し制御回路であって、アップカウンタ、ダウンカウンタ等によって必要な読み出しアドレス信号や制御信号を作成するものである。なお、書き込み制御回路３と読み出し制御回路５と書き込み基準発生回路２と読み出し基準発生回路４とで、制御手段を構成している。
【００２４】
また図１及び図２において、ａは水平同期信号、ｂは書き込みクロックで、本実施の形態では例えば１４．２ＭＨｚとした。ｃは入力映像信号、ｄは書き込み基準信号、ｅは書き込みイネーブル信号、ｆは書き込みアドレス信号、ｇは書き込みフラグ信号、ｈは読み出し基準信号、ｉは読み出しフラグ信号、ｊは読み出しクロックで、本実施の形態では例えば１３．５ＭＨｚとしたがこのクロックに限定されるものではない。ｋは読み出しアドレス信号、ｍは出力デジタル映像信号である。
【００２５】
以上のように構成された本実施の形態の映像信号処理装置について、図面を用いてその動作を説明する。
【００２６】
図２は図１における各入出力波形図である。
【００２７】
まず、書き込み基準発生回路２には水平同期信号ａと書き込みクロックｂが入力され、入力デジタル映像信号に同期した書き込み基準信号ｄと書き込みフラグ信号ｇを作成し、書き込み制御回路３および読み出し基準発生回路４に入力する。この書き込みフラグ信号ｇは、書き込み制御回路３にあるアップダウンカウンタのアップダウン制御に用いると共に、読み出し基準発生回路４での同期基準並びに書き込み制御回路３のアップダウン制御情報として用いるものである。
【００２８】
書き込み制御回路３では、この書き込み基準信号ｄ、書き込みフラグ信号ｇおよび書き込みクロックｂによってラインメモリ１への書き込みイネーブル（ＷＥ）ｅと書き込みアドレス信号（ＷＡＤＲ）ｆを作成する。
【００２９】
また読み出し基準発生回路４では、書き込み基準発生回路２からの書き込みフラグ信号ｇから読み出しクロックｊを用いて読み出し基準信号ｈと読み出しフラグ信号ｉを作成し、読み出し制御回路５に入力する。この読み出しフラグ信号ｉは読み出し制御回路５に入力され、内部にあるアップダウンカウンタの制御を行うものである。
【００３０】
読み出し制御回路５では、この読み出しフラグ信号ｉ、読み出し基準信号ｈ並びに読み出しクロックｊによって読み出しアドレス信号（ＲＡＤＲ）ｋを作成し、ラインメモリ１に入力すると共に出力デジタル映像信号ｍを読み出すものである。そこでこのラインメモリ１への制御方法に関して更に図３を用いて説明する。
【００３１】
図３はラインメモリへのメモリ制御方法を示した模式図である。ラインメモリ１に入力される書き込み制御回路３からの書き込みアドレス信号ｆは、書き込みフラグ信号ｉに同期して書き込みアドレスカウンタが１水平同期期間毎にアップダウンされる。また直前の読み出しアドレス信号ｋも同様にフラグ信号ｉに同期して読み出しアドレスカウンタが１水平同期期間毎にアップダウンされる。例えば書き込みアドレスｆがアップされる場合、その直前の読み出しアドレス信号ｋもアップされて読み出し、書き込みアドレスｆがダウンされる場合、その直前の読み出しアドレス信号ｋもダウンされているため、ラインメモリ１から読み出し出力されるデジタル映像信号は反転されて読み出されるものである。
【００３２】
更に同図３を用いてメモリ制御方法について説明する。ラインメモリ１の仕様が仮に同一アドレスを同一タイミングで制御しても読み出し書き込みが可能なものとすると、デジタル映像信号ｃの１ライン分の有効データがＷワード、書き込みクロックｂの周波数がｆ１、読み出しクロックｊの周波数がｆ２とした場合、書き込みアドレス信号ｆに対して読み出しアドレス信号ｋを少なくとも、
α＝（１／ｆ２−１／ｆ１）＊Ｗ
で算出されるタイミングα以上早くなるよう制御させることによって、ラインメモリ１のメモリ容量はデジタル映像信号と同じＷワードだけあれば、メモリ上での読み出し書き込みの追い越しが発生せずに制御させることができるものである。また逆にメモリ容量をＷワード以上にすることにより書き込みと読み出しの間隔をα以下にすることも可能となるものである。
【００３３】
以上のように本実施の形態によれば、少なくともデジタル映像信号の１ライン分のメモリ容量を持ったラインメモリ１を第１のクロックｂで書き込むと共に第２のクロックｊで読み出し、更に書き込みアドレス信号ｆと、読み出しアドレス信号ｋを水平同期信号ａに同期させながら書き込みアドレス信号ｆと読み出しアドレス信号ｋを１水平同期信号周期でアップダウンさせることにより、少なくともデジタル映像信号の１ライン分のメモリ容量を持ったラインメモリ１でクロックレート変換処理と左右反転処理を実現し、消費電力削減並びにシステム回路規模の縮小を達成させることができるものである。
【００３４】
（実施の形態２）
図４は本発明における映像信号処理装置の第２の実施の形態のブロック図であり、図４において、１はデジタル映像信号を記憶するラインメモリ、２は入力水平同期信号に同期した書き込み基準信号を発生する書き込み基準発生回路、３は書き込み基準信号からラインメモリ１へ制御信号を発生させる書き込み制御回路であって、アップカウンタ、ダウンカウンタ等によって必要な書き込みアドレス信号や制御信号を作成するものである。４は書き込み基準信号より読み出し基準信号を発生させる読み出し基準発生回路、５は読み出し基準信号よりラインメモリ１へ制御信号を発生させる読み出し制御回路であって、アップカウンタ、ダウンカウンタ等によって必要な読み出しアドレス信号や制御信号を作成するものであり、以上は図１の構成と同様なものである。図１の構成と異なるのは、入力デジタル映像信号をデジタルＬＰＦ６に通した点である。
【００３５】
以上のように構成された本実施の形態の映像信号処理装置について、図５を用いてその動作を説明する。
【００３６】
図５は、図４における各入出力波形を示したものである。
【００３７】
まず、入力デジタル映像信号ｃはデジタルＬＰＦ６に入力され、デジタルサンプリングレート変換処理に伴う折り返しの影響を除去するための、入力帯域制限を行ったのちの信号ｎが、ラインメモリ１に入力する。
【００３８】
書き込み発生回路２には、水平同期信号ａと書き込みクロックｂが入力され、入力デジタル映像信号に同期した書き込み基準信号ｄと書き込みフラグ信号ｇを作成し、書き込み制御回路３および読み出し基準発生回路４に入力する。この書き込みフラグ信号ｇは、書き込み制御回路３にあるアップダウンカウンタのアップダウン制御に用いると共に、読み出し基準発生回路４での同期基準並びに書き込み制御回路３のアップダウン制御情報として用いるものである。
【００３９】
書き込み制御回路３では、この書き込み基準信号ｄ、書き込みフラグ信号ｇおよび書き込みクロックｂによってラインメモリ１への書き込みイネーブル（ＷＥ）ｅと書き込みアドレス信号（ＷＡＤＲ）ｆを作成する。ここで書き込みイネーブルｅによってサンプリングレート変換処理に比例した間引き書き込みを行い、ラインメモリ１にＬＰＦ後のデジタル映像信号ｎを書き込む。
【００４０】
また読み出し基準発生回路４では、書き込み基準発生回路２からの書き込みフラグ信号ｇから読み出しクロックｊを用いて読み出し基準信号ｈと読み出しフラグ信号ｉを作成し、読み出し制御回路５に入力する。この読み出しフラグ信号ｉは読み出し制御回路５に入力され内部にあるアップダウンカウンタの制御を行うものである。
【００４１】
読み出し制御回路５では、この読み出しフラグ信号ｉ、読み出し基準信号ｈ並びに読み出しクロックｊによって読み出しアドレス信号（ＲＡＤＲ）ｋを作成し、ラインメモリ１に入力すると共に出力デジタル映像信号ｍを読み出すものである。
【００４２】
以上のように本実施の形態によれば、入力デジタル映像信号をデジタルＬＰＦ６によって帯域制限し、少なくともデジタル映像信号の１ライン分のメモリ容量を持ったラインメモリ１に第１のクロックでサンプリングレート変換処理のための間引き書き込みを行うと共に第２のクロックで読み出し、更に書き込みアドレス信号と、読み出しアドレス信号を水平同期信号で同期させながら書き込みアドレス信号と読み出しアドレス信号を１水平同期信号周期でアップダウンさせることにより、１本のラインメモリでデジタルサンプリングレートを変換させるためのクロックレート変換処理と左右反転処理を実現し、システム回路規模の縮小を達成させることができるものである。
【００４３】
【発明の効果】
以上のように本発明は、少なくともデジタル映像信号の１ライン分のメモリ容量を持ったラインメモリを用いて、電力削減のためあるいはデジタルサンプリングレートを変換させるためのクロックレート変換及び、映像の左右反転処理を実現し、システム回路規模を縮小させることができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における映像信号処理装置のブロック図
【図２】同実施の形態１における映像信号処理装置の動作説明のための入出力波形図
【図３】同実施の形態１における映像信号処理装置の動作説明のためのメモリ制御を示す模式図
【図４】本発明の実施の形態２における映像信号処理装置のブロック図
【図５】同実施の形態２における映像信号処理装置の動作説明のための入出力波形図
【図６】従来の映像信号処理装置のブロック図
【図７】従来の映像信号処理装置の動作説明のための入出力波形図
【符号の説明】
１  ラインメモリ
２  書き込み基準発生回路
３  書き込み制御回路
４  読み出し基準発生回路
５  読み出し制御回路
６  デジタルＬＰＦ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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