(57)【要約】  【課題】単一チップに完全に集積された衛星デジタル・テレビジョン信号受信機を提案する。  【解決手段】本発明は、モノリシック基板上に実装された集積回路から成り、いくつかのチャネルから構成された衛星デジタル・テレビジョン・アナログ信号を受け取ることができる直接サンプリング型同調モジュールと、いくつかの異なる選択されたチャネルに対応するいくつかのデータパケット・ストリームをそれぞれ同時に送達するように同調モジュールの出力部に接続されたいくつかのチャネル復号デジタル・モジュールとを組み込んだ電子部品を提供する。【選択図】図１
2004312727.tif 000002
【特許請求の範囲】
【請求項１】
複数チャネルで構成される衛星デジタル・テレビジョン・アナログ信号を受け取る直接サンプリング型同調モジュールと、
前記同調モジュールの出力部に接続され、複数の異なる選択されたチャネルに対応する複数のデータパケット・ストリームをそれぞれ同時に送る複数のチャネル復号デジタル・モジュールと、
を備えるモノリシック基板上に実装された集積回路からなる電子部品。
【請求項２】
前記チャネルはあらかじめ定められた周波数幅に広がり、前記アナログ信号はデジタル変調によって符号化されたデジタル情報を送り、
前記同調モジュールは、
前記アナログ信号を受け取るアナログステージと、
前記周波数幅の少なくとも２倍に等しいサンプリング周波数を持つ複数ビットのアナログ／デジタル変換ステージと、
該アナログ変換ステージの出力部に接続され、複数の選択されたチャネルにそれぞれ対応しゼロ周波数を中心とする複数のサンプリングされたデジタル信号をそれぞれ同時に送ることが可能な、複数の周波数入れ替えのためのデジタル装置と、を備え、
前記チャネル復号モジュールのそれぞれは、
間引きフィルタと、
前記間引きフィルタに続き、隣接チャネルの情報を除去する付加的なデジタル・フィルタと、
前記チャネル復号モジュールで処理されるサンプリングされたデジタル信号に関連するチャネルによって送られる情報に対応する、データパケットのストリームを送る誤り訂正ステージと、
を備える、請求項１に記載の電子部品。
【請求項３】
前記アナログ／デジタル変換ステージの分解能は６ビット以上である、請求項２に記載の電子部品。
【請求項４】
前記間引きフィルタは、チャネルの２分の１周波数幅の２倍のオーダーであるカットオフ周波数を持つローパス・フィルタであり、前記付加デジタル・フィルタのカットオフ周波数は、チャネルの周波数の２分の１幅のオーダーである、請求項２または請求項３に記載の電子部品。
【請求項５】
前記基板の裏面に導電性接着材料で接着された金属プレートを含み、該金属プレートにより接地される請求項１乃至請求項４のいずれかに記載の電子部品。
【請求項６】
前記基板は第１のタイプの導電性を持ち、
前記デジタル処理を実行するエレメントは、前記基板の所定箇所に配置され、前記所定箇所は、第１のタイプとは異なる第２のタイプの導電性を持つ半導電性バリヤによって前記基板の残りの部分から絶縁され、
該半導電性バリヤは、基板の絶縁部分に位置するトランジスタに供給されるものとは異なるバイアス電圧によってバイアスされる、請求項１乃至請求項５のいずれかに記載の電子部品。
【請求項７】
請求項１乃至請求項６のいずれかに記載の電子部品を備えた衛星デジタル・テレビジョン信号受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、符号化されたデジタル情報を搬送する電波伝送チャネルの復号に関する。従って、本発明は、MPEG伝送規格に基づいた欧州仕様であるDVBS(Digital Video Broadcasting-satelliteすなわちデジタル映像放送−衛星)に定義され、例えば情報搬送のため４相位相変調を使用するデジタル衛星テレビジョン放送に特に適合する。本発明は、また、チューナーに関し、更にまた、復調器および実際のチャネル復号処理に関する。
【背景技術】
【０００２】
衛星から送信されるテレビジョン信号は、パラボラ・アンテナおよびパラボラ・アンテナの焦点に位置する低ノイズ・コンバータによってあらかじめ定められた周波数帯(典型的には950-2150MHz)に増幅および変換される。
【０００３】
次に、この信号は受信機のチューナーの入力部に送られる。チューナーの目的は、所望のチャネルを選択し、同相パス(inphase pathすなわちＩパス)および４相パス(quardrature path すなわちＱパス)上にベースバンド信号を出力することである。この信号は、次に、デジタル信号に変換および復調される。引き続くチャネル復号処理は、(典型的に多数決論理というステージによって)ゼロと１とを区別するブロックを備え、全体の誤り訂正、すなわち典型的にはビタビ復号、デインターレーシング(deinterlacing)、リード・ソロモン復号およびデシャッフリング(deshuffling)を実行する。チャネル復号装置は、MPEG規格に従ってソース復号装置において従来方法で復号されるパケットを出力することによって、衛星を経由して伝送された当初の音声／映像信号をその出力部に再度送る。
【０００４】
受信機の入力部において受信される信号は、衛星に向け伝送され、950-2150MHz周波数帯に交差されたチャネルの集合から構成される。受信される全般的パワーは、チャネルの数のネピア対数の10倍増加される１つのチャネルに関する平均パワーに実質的に等しい。この信号は、50dBmというオーダーのかなりの変動を有する。
【０００５】
現在では、大部分の受信機の場合、入力部において受信される信号は、通常、(数百ＭＨｚというオーダーの通過帯域を有する)広帯域型フィルタによってフィルタをかけられる。チューナーの後続の段階(特に制御利得増幅段階および周波数交差ステージのミクサ)の飽和を回避するため、このフィルタは低ノイズ入力増幅器の直後に配置されている。
【０００６】
更に、第１のタイプの手法は、制御利得増幅段階および周波数転移段階を含むチップの外側に位置するように低ノイズ増幅器および広帯域フィルタを配置する。これらのフィルタのカットオフ周波数は所望のチャネルを選択することによって定めることができる。これらフィルタは、"可変容量(varicap)"ダイオードのような独立した部品として実施される。
【０００７】
しかしながら、そのような部品のサイズはあまりにも大きいので、完全に一体化された形態のチューナーと整合することができない。
【０００８】
更に、このタイプの手法は、チューナーを完全に一体化することができないだけではなく、復調および実際のチャネル復号というデジタル処理部分を支持する基板と異なる半導体基板上に実施される。従って、復調およびチャネル復号は、チューナーを組み込むものとは別の部品で実施される。また、デジタル部品によって生成されるノイズをアナログ部品の信号のミキシングにおける干渉から防ぐため、チューナーは一般に遮蔽される。
【０００９】
このように、第１のタイプの手法においては、衛星テレビジョン信号受信機に組み込まれ、同調、復調およびチャネル復号を実行する機能を持つフロントエンド装置が、複数の異なるチップに実施された複数の独立した電子部品を含む。
【００１０】
別のタイプの手法は、例えばフランス特許出願第2804986号に記載されているものである。この第２のタイプの技法においては、ユニークな"フロントエンド電子部品"が提案されている。これは、単一チップ上に実施され、無線周波チューナー、復調器およびチャネル復号器を一体化している。
【００１１】
これは、複数のストリーム、すなわち異なるチャネルに対応した少なくとも２つのＭＰＥＧデータストリームを受信機から出力することができるという点において利点があるものと現在認められている。
【００１２】
非特許文献１では、４ＧＨｚで動作する複数ビット分解能を持つアナログ／デジタル変換器を使用することも可能なものが説明されている。
【非特許文献１】Ken Poulton等著"4GsSample/s 8b ADC in 0.35μm CMOS"(ISSCC 2002/SESSION 10/HIGH-SPEED ADCs/10.1)  非特許文献２では、２ＧＨｚで動作するアナログ／デジタル変換器だけが使用されるものが説明されている。
【非特許文献２】Xicheng Jiang等著“2GS/s 6b ADC in 0.18 μm CMOS”(ISSCC 2003/SESSION 18/NYQUIST A/D CONVERTERS/PAPER 18.3)。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述の第１のハードウェア手法が採用されるとすれば、そのような受信機は複数の同等の基本受信機から構成されるので、基本受信機の各々の種々の異なる電子パッケージを組み入れることができるようにするために、多数の異なるチップの製造が必要とされる。この結果、コストの上昇および表面積の増大という問題が生じる。
【００１４】
上述の第２の手法、すなわち単一チップに実施されたユニークな電子部品が採用されるとすれば、受信機の出力に同時に伝達されるように意図された種々の所望のチャネルを選択するため個別に制御されることができるような複数の完全に独立したチューナーをこのユニークなチップ上に作製することが必要となる。しかしながら、複数の完全に独立したチューナーを単一のチップ上に実装することは、種々のミキシング信号を生成するように意図された種々の電圧制御発振器の間の結合という問題を派生する。
【００１５】
従って現在の当業者は、複数の異なるチャネルに対応する複数のMPEGストリームを同時に送ることができる衛星デジタル・テレビジョン信号の受信機を製造することを望む場合、２つの解決策のいずれでも不満足な結果になる。
【００１６】
すなわち第１の解決ステージでは、相当数の異なるチップ上に複数の異なる受信機を作製することとなり、表面積およびコストの観点から不利益を蒙る。第２の解決ステージは、表面積の観点からは利点があるが、浮遊結合という問題を生む。
【課題を解決するための手段】
【００１７】
本発明は、前記課題に対する解決ステージを与えることを目的とする。本発明は、単一チップに完全に集積され、上述の浮遊結合問題を解消する衛星デジタル・テレビジョン信号の受信機の製作を提案する。
【００１８】
従って、本発明は、モノリシック基板上に実装された集積回路からなり、複数のチャネルから構成された衛星デジタル・テレビジョン・アナログ信号を受け取ることができる直接サンプリング型の同調モジュールおよび複数の異なる選択されたチャネルに対応する複数のデータパケット・ストリームをそれぞれ同時に送るように該同調モジュールの出力に接続された複数のチャネル復号デジタル・モジュールを組み込んだ電子コンポーネントを提案する。
【００１９】
本発明が提供する直接サンプリング型チューナーの使用によって、周波数交差およびチャネル選択はアナログ／デジタル変換ステージの後にアナログではなくデジタル形態で直接実行される。
【００２０】
特に、衛星デジタル・テレビジョン信号の受信に関する直接サンプリング・チューナーの使用は、アナログ／デジタル変換ステージにおける信号のオーバーサンプリング、すなわち、デジタル処理において慣習的に使用される作業周波数の一層高い周波数でのサンプリングを可能にする。このオーバーサンプリングは、オーバーサンプリングされた信号に含まれるチャネル・セットに関する複数ビットの分解能を取得することを可能にするだけではなく、複数ビット分解能で所望のチャネルを抽出することを可能にし、従って、所望のチャネルに含まれる情報を正しく利用することができる。
【００２１】
そのため、前記チューナーによってデジタルで抽出された種々のチャネルに関連する複数のチャネル復号デジタル・モジュールをこの直接サンプリング・チューナーと組み合わせることが可能となる。
【００２２】
更に、種々の所望のチャネルに対応する種々のミキシング信号による信号の交差が完全にデジタルで実行されるので、電圧制御発振器の間の浮遊結合という問題は解消する。
【００２３】
一般的に、チャネルはあらかじめ定められた周波数幅にわたって広がり、アナログ信号はデジタル変調によって符号化されたデジタル情報を搬送する。従って、本発明の１つの側面に従えば、同調モジュールは、前記アナログ信号を受信するアナログステージ、前記周波数幅の少なくとも２倍に等しいサンプリング周波数を持つ複数ビット(好ましくは６ビット以上の)アナログ/デジタル変換ステージ、および、アナログ／デジタル変換ステージに接続し、周波数の交差を実行する複数のデジタル装置を備える。これらデジタル装置は、複数の選択されたチャネルにそれぞれ対応し、ゼロ周波数に集中した複数のサンプリングされたデジタル信号を同時に送ることができる。
【００２４】
更に、チャネル復号モジュールの各々は、間引きフィルタ、それに続いて、隣接チャネルの情報を除去する付加デジタル・フィルタ、および、このチャネル復号モジュールによって処理されるサンプリングされたデジタル信号に関連するチャネルによって搬送される情報に対応するデータパケットのストリームを送る誤り訂正ステージを含む。
【００２５】
本発明の１つの側面に従えば、間引きフィルタは、チャネルの２分の１周波数幅の２倍のオーダーであるカットオフ周波数を持つローパス・フィルタである。この間引きフィルタの目的は、現在のデジタル回路技術と整合する値となるようにサンプリング周波数を低くすることであり、また、この間引きフィルタは、所望のチャネルを含む２つのチャネルだけを通過するように信号の事前フィルタリングを可能にする。
【００２６】
更に、ナイキスト・フィルタである付加デジタル・フィルタのカットオフ周波数は、チャネルの周波数の２分の１幅のオーダーであり、これにより、この付加デジタル・フィルタは隣接チャネルの情報を除去するように意図されている。
【００２７】
本発明の1つの側面に従えば、該電子部品は、導電性接着剤によって基板の裏側表面に接着された接地用金属プレートを含む。このようにして、半導体基板と金属プレートの間に生じる比較的高い値のキャパシタンスが、高周波電流スパイクを吸収することを可能にする。
【００２８】
更に、特に利点のあることであるが、基板の導電性タイプとは異なるタイプの導電性を有する半導電性バリヤによって基板の残りの部分から絶縁された基板部分にデジタル処理を実行するエレメントが配置される。更に、いわゆる"トリプル・ウェル(triple well)"技術が使用される。これは、半導電性バリヤが基板の絶縁部分に位置しているトランジスタに供給するバイアス電圧とは異なるバイアス電圧によってバイアスされる時、トランジスタの供給電圧上のノイズが受信機の種々のアナログ部品に基板を通して直接伝わることを防止することを可能にする。
【００２９】
本発明は、また、前述の電子部品を少なくとも１つ備えた衛星デジタル・テレビジョン信号受信機を提案する。
【発明を実施するための最良の形態】
【００３０】
図１において、参照符号ＲＤＳは、デジタル・テレビジョン信号を捕捉するパラボラ・アンテナＡＮＴに接続し、該信号を受信および復号するように意図された衛星受信機／復号器("セットトップ・ボックス")を表す。
【００３１】
この受信機ＲＤＳはそのフロントエンドに電子部品ＣＭＰを備える。電子部品ＣＭＰは、その信号受信部において受信される信号に含まれるすべてのチャネルＣＮｉを受け取り、その出力部ＢＳＯ１およびＢＳＯ２において、２つのＭＰＥＧデータストリームＦＭ１およびＦＭ２を同時に出力するように構成される。図１においては、単純化のため、２つの出力だけが表示されているが、本発明は出力の数をそのように制約されるものではなく、該電子部品は３つ以上の出力を備えることもできる。
【００３２】
この部品ＣＭＰは、モノリシック・シリコン基板上にＣＭＯＳ技術によって完全に集積された形態で作製される。作製された集積回路は、例えば溶接による電子カードへの接着など、従来技術を使用してパッケージに組み込まれる。
【００３３】
電子部品ＣＭＰは、そのフロントエンドにおいて同調デバイスすなわち"チューナー"ＴＺを含む。該チューナーＴＺは、チューナーの入力部でもある電子部品信号入力部ＥＳＯで受け取られた信号に含まれるすべてのチャネルＣＮｉの中から複数の所望のチャネル(本例では単純化のため２つのチャネル)を選択するように構成される。
【００３４】
このチューナーＴＺは、当業者に周知の用語に従えば、直接サンプリング・チューナーである。具体的には、チューナーＴＺは、アナログ・ブロックＢＡＮおよびデジタル交差デバイス(すなわちミクサ)ＭＸ１およびＭＸ２から基本的に形成されるデジタル部分を含む。アナログ部分とデジタル部分とはアナログ／デジタル変換段階ＡＤＣによって切り離されている。
【００３５】
チューナーＴＺのアナログ・ブロックＢＡＮは、その先頭部において、信号入力部ＥＳＯに接続した低ノイズ増幅器ＬＮＡを含む。この増幅器ＬＮＡの後に、アンチエイリアジング帯域フィルタＦＡＡが続く。このアンチエイリアジング帯域フィルタの特性は、アンテナによって送られる信号の周波数帯域が(段階ＡＤＣにおいて実行される)スペクトル・エイリアジングのないアナログ／デジタル変換と互換性を持つことを保証するように選択される。
【００３６】
このように、フィルタＦＡＡが、有用な信号帯域全体、すなわち、約1.2GHzの帯域に対応する950MHz-2150MHz帯域を通過させるように選択される場合、少なくとも2.5GHzに等しいサンプリング周波数で動作することができるアナログ／デジタル変換段階が選択される。
【００３７】
この点に関しては、例えば、４ＧＨｚで動作する複数ビット分解能を持つアナログ／デジタル変換器を使用することも可能である。そのような変換器は、例えば、Ken Poulton等著"4GsSample/s 8b ADC in 0.35μm CMOS"(ISSCC 2002/SESSION 10/HIGH-SPEED ADCs/10.1)に記載されている。
【００３８】
アンチエイリアジング・フィルタＦＡＡとアナログ／デジタル変換段階の間には、従来技術の方法で、制御利得増幅器ＡＧＣが配置される。利得制御の例は後述される。
【００３９】
チューナーＴＺのデジタル部分は、アナログ／デジタル変換段階の出力部に共に接続された２つの交差ステージＭＸ１、ＭＸ２を含む。
【００４０】
第１の交差ステージＭＸ１は、第１の所望のチャネルに対応する周波数ＦＣ１を有するデジタル交差信号を使用して、アナログ／デジタル変換器ＡＤＣから発するデジタル信号の交差を実行する。ハードウェアの観点から見れば、この交差は、周波数ＦＣ１に対応する角周波数を持つ正弦および余弦関数による信号の従来技法の乗算によってデジタル形態で実行される。このようにして、ＩパスおよびＱパスに対応する２つのデジタル・パスが第１の交差ステージＭＸの出力部において取得される。２つのパスＩおよびＱの各々に関して、信号は、アナログ／デジタル変換器ＡＤＣのサンプリング周波数でサンプリングされ、ゼロ周波数に集中したデジタル信号である。
【００４１】
この段階で、デジタル信号は(数GHzのサンプリング周波数で)オーバーサンプリングされるが、デジタル・フィルタリングの後のサンプリング周波数は、後述されるように、大幅に低くされる。
【００４２】
図２においては、交差ステージＭＸ１の出力部における選択されたチャネルＣＮｉおよびすぐ隣接するチャネルＣＮi+1が、単純化のため、１つの例として示されている。図２では、信号が、単純化のためアナログで表現されているが、当然のことながら実際にはサンプルで形成されたデジタルである。
【００４３】
図２において、周波数Ｆ１は、30MHzに等しく、チャネルＣＮiの周波数の２分の１幅を表している。当業者に認められるように、この２分の１周波数は、実際のところ、チャネルの理論的２分の１周波数幅(例えば22.5MHz)に"ロールオフ"として知られる係数(例えば1.35)を乗じた値に対応する。
【００４４】
同様の動作が、第２の所望のチャネルに対応する周波数ＦＣ２における交差信号を用いて交差ステージＭＸ２において実行される。
【００４５】
従って、交差ステージＭＸ１およびＭＸ２の出力部において、信号のすべてのパワー、すなわち所望のチャネルのみならず他のすべてのチャネルが復元されていることが認められる。また、アナログ／デジタル変換段階における信号のオーバーサンプリングによって、複数ビット分解能を持つオーバーサンプリングされた信号を交差ステージの出力部において取得することが可能となり、そのため、複数ビット分解能を保持しながら、情報を失うことなく所望のチャネルを抽出することが可能となる。
【００４６】
処理ステージＰＲＭは、コマンドに応じて、周波数ＦＣ１およびＦＣ２を有するデジタル交差信号を送る。更に、このデジタル処理ステージは、制御利得増幅器ＡＧＣに向けて制御信号を送ることもできる。
【００４７】
増幅器ＡＧＣの制御に関して複数の手法が存在するが、本発明の出願人によるフランス特許出願第2824986号に記載の手法を用いることに利点がある。本発明には該手法の主要な特徴が取り入れられている。
【００４８】
一般的な方法では、チューナーによって受け取られる信号全体の平均的全体パワーは、チューナーのアナログ・ブロックにおいて利用できるいかなる信号に基づいてでも計算することができる。
【００４９】
１つの実施モードに従えば、受け取られる信号全体の平均全体パワーの計算は、チューナーのデジタル・ブロックにおいて、すなわち、アナログ／デジタル変換段階の後段において実行される。平均全体パワーの計算は、サンプル信号のモジュラスの計算と共にサンプルの一定数(典型的には２21)に対する数値積分を含む。すなわち、アナログ・ブロックに積分器アナログ・フィルタを備え、平均を計算する対象の信号に基づいてアナログ信号の平均を計算するように構成することが可能である。次に、受け取られた信号の全般的平均パワーを表すフィルタからの出力信号(電圧)がアナログ／デジタル変換段階においてサンプリングされる。次に、理論的には、１つのサンプルだけを使用して基準値と比較を実行することが必要である。しかしながら、実際には、この比較は、例えば３または４という非常に限られた数のサンプルに対して計算される平均値に関して実行される。
【００５０】
一層具体的に述べれば、例えば、アナログ／デジタル変換器によって送られるデジタル信号は、ステージＰＲＭの計算ブロックにおいて処理され、例えばそのモジュラスを計算することによって、この信号のパワーが決定される。計算ブロックにおいて信号のモジュラスを計算する簡略化された方法は以下の式によって提供される。
【００５１】
Module(S) = Max(abs(S)) + 1/2 Min(abs(S))
上記の式において、Maxは最大値を表し、Minは最小値を表し、absは絶対値を表し、Sはアナログ／デジタル変換器によって送られる信号を表す。
【００５２】
計算ブロックの出力部は、別の入力部で更に基準値を受け取る減算器に接続される。基準値は例えばレジスタまたはメモリに記憶されている。この基準値は、アナログ・ブロックの所定位置での最大所望パワーに対応する。
【００５３】
計算ブロックによって送られる各サンプルは、実際には、このブロックの入力部において受け取られる信号の瞬時パワーを表す。減算器は、実際には、各サンプルの瞬時パワーを基準値と比較する。次に、これら連続的比較値が、プログラム可能な係数を持つ積分器において時間的に積分される。
【００５４】
例えば、積分は、２21個のサンプルからなる移動窓に対して実行され、従って、積分の出力は、受け取られた全体信号の全般的平均パワーと基準値との間の偏差を与える。このようにして、当該ブロックの出力部において積分を実行して、全般的信号の平均パワーを計算し、次に基準値をこの平均値から減算することができる。この例においては、減算器は積分器の下流に配置される。
【００５５】
次に積分器からの出力が、ブロックＢＡＮの利得を調節するステージに送られる。この調整ステージは、例えば、積分器の出力によって復号され、増幅器ＡＧＣの利得を定めることを可能にする値を持つデジタル・ワードを提供する参照テーブルを含む。
【００５６】
チャネル復号モジュールＤＭ１およびＤＭ２が、２つの交差デバイスＭＸ１およびＭＸ２の出力部に接続される。チャネル復号モジュールＤＭ１およびＤＭ２は、(当業者に周知の用語ではＱＰＳＫまたはＢＰＳＫ復調など)従来技術の復調処理を実行する従来技術の復調ステージ(単純化のため図示されてない)および従来技術のビタビ復合処理、デインターリービング(deinterleaving)、リード・ソロモン復号、デシャッフリング(deshuffling)などを実行する誤り訂正段階ＣＲＥを含み、例えばＭＰＥＧ規格に従って、電子部品ＣＭＰの外部にあるソース復号ブロックにおいて復号されるパケットストリームＦＭを供給する。
【００５７】
各チャネル復号モジュールは、また、その頭部において、例えば40MHzのオーダーのカットオフ周波数Ｆ２を持つローパス・フィルタである間引きデジタル・フィルタＦＤ１を備え、それにより、選択されたチャネルの情報ＩＣＮのみならず、いわゆる"隣接チャネル"の情報(実際には選択されたチャネルのすぐ隣接するチャネルの情報)を基本的に含む情報ＩＣＡＤ(図３)を通過させることを可能にする。
【００５８】
また、アナログ／デジタル変換器において信号をオーバーサンプリングしたという事実が、間引きフィルタの出力部において、数ビットという分解能をなおも保ちながら、例えば150MHzというオーダーの非常に低い周波数でサンプリングされた(フィルタリングされた)信号を取得することを可能にする。
【００５９】
また、各モジュールＤＭｉは、補正ステージ(すなわち"デローテイタ"(derotator)；簡略化のため図示されてない)を含み、周波数ドリフト（変動）を補正することができる。 そのようなステージ"derotation"は、例えば、ヨーロッパ特許出願第0481543号に記述されている。
【００６０】
間引きフィルタＦＤ１は、所望のチャネルの２分の１の周波数幅に等しいカットオフ周波数を持つデジタル・フィルタＦＮ１に備わるナイキスト・フィルタで補完される。従って、フィルタＦＮ１は、間引きフィルタによって実行されるフィルタリングを補完し、隣接チャネルの情報を除去する。次に、誤り訂正段階ＣＲＥ１が、"ＦＥＣ(フォワード誤り訂正)"として当業者に周知の従来技術の誤り訂正処理を実行する。このようにして、選択された２つのチャネルに対応する２つのＭＰＥＧデータストリームが、２つの出力部ＢＳＯ１およびＢＳＯ２上で同時に得られる。
【００６１】
図４に示される実施形態は、アナログ／デジタル変換段階に対する制約を緩和させることを可能にする。具体的に述べれば、特定の応用分野においては、例えば２ＧＨｚで動作するアナログ／デジタル変換器だけが使用される場合がある(参照：Xicheng Jiang等著“2GS/s 6b ADC in 0.18 μm CMOS”(ISSCC 2003/SESSION 18/NYQUIST A/D CONVERTERS/PAPER 18.3))。そのような場合、アナログ・ブロックＢＡＮを、例えば、信号入力部ＢＳＯに共に接続されるがアンチエイリアス・フィルタに関する限り相違する２つのアナログ・ブロックＢＡＮ１とＢＡＮ２に分割することが必要となる。
【００６２】
一層具体的に述べれば、950MHzと1.5GHzの間にあるチャネルを選択することを可能にする帯域フィルタであるフィルタＦＡＡ１と、1.5GHzと2.15GHzの間にあるチャネルを選択することを可能にする帯域フィルタであるフィルタＦＡＡ２との間の選択が可能となる。
【００６３】
これら２つの帯域は、アナログ／デジタル変換器ＡＤＣ１およびＡＤＣ２において使用される２ＧＨｚのサンプリング周波数と整合している。
【００６４】
次に、２つの交差デバイスＭＸ１およびＭＸ２が、処理ステージＰＲＭによって制御される切り換えシステムＳＷによって２つのアナログ／デジタル変換器ＡＤＣ１およびＡＤＣ２の出力部に接続される。
【００６５】
従って、２つのストリームＦＭ１およびＦＭ２に対応する２つの所望のチャネルＦＭ１およびＦＭ２が、フィルタＦＡＡ１の通過帯域およびフィルタＦＡＡ２の通過帯域にそれぞれ存在する場合、２つの交差デバイスＭＸ１およびＭＸ２は２つのアナログ／デジタル変換器ＡＤＣ１およびＡＤＣ２に実際に接続される。
【００６６】
一方例えば、２つのチャネルがフィルタＦＡＡ１の通過帯域に位置する場合、切り換えシステムＳＷが構成され、それにより２つの周波数交差デバイスＭＸ１およびＭＸ２がアナログ／デジタル変換器ＡＤＣ１の出力部に共に接続される。
【００６７】
同様に、２つのチャネルがフィルタＦＡＡ２の通過帯域に位置する場合、２つの周波数交差デバイスＭＸ１およびＭＸ２がアナログ／デジタル変換器ＡＤＣ２の出力部に共に接続されるように、切り換えシステムＳＷが構成される。
【００６８】
本発明の電子部品ＣＭＰは、技術的に見れば、例えばＰ-型シリコンからなるモノリシック基板上に、例えば0.18μｍＣＭＯＳ技術で実装される(図５)。
【００６９】
高周波電流スパイクを吸収するためには、従来技術の伝導性接着ステージＣＬによって基板ＳＢの裏面に金属プレートＰＬを接着することが好ましい。この金属プレートは接地を目的とする。基板のシリコン上に自然に形成する薄い酸化物レイヤが、基板ＳＢと金属プレートＰＬによってそれぞれ形成される２つの電極を持つコンデンサの誘電体を形成する。その容量が比較的大きいこのコンデンサが、高周波電流スパイクを吸収することを可能にする。
【００７０】
更に電子部品ＣＭＰのデジタル部分、すなわち本例においてデジタル・ブロックＢＮＭは、基板領域ＺＮにつくられる。基板領域ＺＮは、基板の残り部分(すなわち部品おアナログ部分ＢＡＮが形成されている部分)から、本例において埋込み層ＣＨ１と２つのウェルＰＴ１、ＰＴ２によって形成されるＮ-ドーピング半導電性バリヤによって絶縁される。
【００７１】
更に、埋込み層ＣＨ１と接触するＮ-ウェルの範囲内にデジタル部品のＰＭＯＳトランジスタが作製される。
【００７２】
また、供給電圧ＶｄｄにおけるノイズがＮ-ウェルを通してアナログ部分に伝わり特にアンチエイリアジング・フィルタリングまたは増幅器ＬＮＡを直接乱すのを防止するため、基板のこの絶縁領域ＺＮに位置しているトランジスタに供給されているものとは異なるバイアス電圧ですべてのＮ-ウェルをバイアスすることには利点がある。
【図面の簡単な説明】
【００７３】
【図１】本発明に従った電子部品の内部構造のブロック図。
【図２】フィルタリングの後のチャネルの周波数を示すブロック図。
【図３】フィルタリングの後のチャネルの周波数を示すブロック図。
【図４】本発明に従った電子部品の別の実施形態のブロック図。
【図５】本発明に従った電子部品の技術的実施形態を示すブロック図。
【符号の説明】
【００７４】
ＡＮＴ              パラボラ・アンテナ
ＲＤＳ              受信機
ＣＭＰ              電子部品
ＥＳＯ              信号受信部
ＴＺ                チューナー
ＢＡＮ              アナログ・ブロック
ＬＮＡ              低ノイズ増幅器
ＦＡＡ              アンチエイリアジング帯域フィルタ
ＡＧＣ              制御利得増幅器
ＡＤＣ              アナログ／デジタル変換段階
ＭＸ１、ＭＸ２      デジタル交差デバイス(ミクサ)
ＦＣ１、ＦＣ２      周波数
ＢＮＭ              デジタル・ブロック
ＰＲＭ              処理ステージ
ＦＤ１、ＦＤ２      間引きデジタル・フィルタ
ＦＮ１、ＦＮ２      付加デジタル・フィルタ
ＤＭ１、ＤＭ２      チャネル復号モジュール
ＣＲＥ１、ＣＲＥ２  誤り訂正段階
ＦＭ１、ＦＭ２      ＭＰＥＧデータストリーム
ＢＳＯ１、ＢＳＯ２  信号出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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