(57)【要約】【課題】回路形成部を囲むシールリングを設けた構成において、十分に耐湿性を向上させ、あるいは、シールリングに誘導電流が発生しないように構成する。【解決手段】開示される半導体装置は、回路形成部１８を囲むように半導体チップ１の外周に沿って、素子分離領域２により囲まれたＮ型拡散領域１９にそれぞれ電気的に接続されるように、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在した導電層から成る第１〜第３のシールリング２１〜２３が相互に絶縁されて設けられている。あるいは、３本のシールリング２１〜２３の長さ方向の一部にそれぞれスリット２１Ａ〜２３Ａが形成され、３本のシールリング２１〜２３の各スリット２１Ａ〜２３Ａの長さ方向の形成位置が少なくとも隣接するシールリング同士ではずれている。【選択図】      図１
2004297022.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置であって、
前記複数の層間絶縁膜にはそれぞれ前記回路形成部を囲むように前記半導体チップの外周に沿って配線溝が形成されて、各配線溝内には第１の銅の拡散防止膜を介して銅又は銅を主成分とする導電層が埋設され、かつ該導電層は互いが接続されるように埋設され、前記複数の層間絶縁膜の相互間には前記第１の銅の拡散防止膜と接続されるように第２の銅の拡散防止膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記導電層が前記半導体基板に形成されている拡散領域に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置であって、
前記回路形成部を囲むように前記半導体チップの外周に沿って、前記半導体基板に接続されるように、前記層間絶縁膜の膜厚方向に延在した導電層から成る複数のシールリングが相互に絶縁されて設けられていることを特徴とする半導体装置。
【請求項４】
前記複数のシールリングの長さ方向の一部にそれぞれスリットが形成され、前記複数のシールリングのそれぞれの前記スリットの長さ方向の形成位置が少なくとも隣接するシールリング同士ではずれていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記回路形成部の前記多層配線がダマシン配線構造から構成されている場合、前記複数のシールリングは前記ダマシン配線構造から構成されていることを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記ダマシン配線構造がシングルダマシン配線構造から構成されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ダマシン配線構造がデュアルダマシン配線構造から構成されていることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記ダマシン配線構造がシングルダマシン配線構造とデュアルダマシン配線構造との組み合わせから構成されていることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記複数のシールリングがそれぞれ前記半導体基板に形成されている拡散領域に接続されていることを特徴とする請求項３乃至８のいずれか１に記載の半導体装置。
【請求項１０】
前記複数のシールリングがそれぞれ前記半導体基板に形成されている拡散領域にコンタクトを介して接続され、該コンタクト及び拡散領域の形状が前記複数のシールリングの形状に一致するように形成されていることを特徴とする請求項３乃至９のいずれか１に記載の半導体装置。
【請求項１１】
前記複数のシールリングがそれぞれ前記半導体基板に形成されている拡散領域にコンタクトを介して接続され、該コンタクト及び拡散領域の形状が前記複数のシールリングの形状に無関係に形成されていることを特徴とする請求項３乃至９のいずれか１に記載の半導体装置。
【請求項１２】
前記複数のシールリングは、銅又は銅を主成分とする導電層から構成されることを特徴とする請求項３乃至１１のいずれか１に記載の半導体装置。
【請求項１３】
前記シールリングは、２つ以上設けられていることを特徴とする請求項３乃至１２のいずれか１に記載の半導体装置。
【請求項１４】
前記複数の層間絶縁膜は、低誘電率膜を含んでいることを特徴とする請求項１乃至１３のいずれか１に記載の半導体装置。
【請求項１５】
半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置の製造方法であって、
前記半導体基板に拡散領域を形成した後、前記半導体基板上に第１の層間絶縁膜を形成し、該第１の層間絶縁膜内に前記回路形成部を囲み、かつ前記拡散領域とそれぞれ接続する複数の第１の配線層を形成する第１の工程と、
前記第１の配線層上に第２の層間絶縁膜を形成した後、該第２の層間絶縁膜内に前記回路形成部を囲み、かつ前記第１の配線層とそれぞれ接続する複数のビア配線層を形成する第２の工程と、
前記ビア配線層上に第３の層間絶縁膜を形成した後、該第３の層間絶縁膜内に前記回路形成部を囲み、かつ前記ビア配線層とそれぞれ接続する複数の第２の配線層を形成する第３の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
前記第２の工程と前記第３の工程とを、必要に応じて交互に繰り返すことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置の製造方法であって、
前記半導体基板に拡散領域を形成した後、前記半導体基板上に第１の層間絶縁膜を形成し、該第１の層間絶縁膜内に前記回路形成部を囲み、かつ前記拡散領域とそれぞれ接続する複数の第１の配線層を形成する第１の工程と、
前記第１の配線層上に第２の層間絶縁膜及び第３の層間絶縁膜を順次に形成した後、前記第３の層間絶縁膜内及び前記第２の層間絶縁膜内にそれぞれ前記回路形成部を囲み、かつ前記第１の配線層とそれぞれ接続する複数の第２の配線層及びビア配線層を同時に形成する第４の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
前記第４の工程を、必要に応じて繰り返すことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第４の工程の前に、前記第１の配線層上に第２の層間絶縁膜及び第３の層間絶縁膜を順次に形成した後、前記第３の層間絶縁膜及び前記第２の層間絶縁膜に相互に連通する配線溝及びビア配線溝を同時に形成する第５の工程と、
を含むことを特徴とする請求項１７又は１８記載の半導体装置の製造方法。
【請求項２０】
前記第１の工程、前記第２の工程及び前記第３の工程により、あるいは前記第１の工程及び前記第４の工程により、前記第１の配線層、前記ビア配線層及び前記第２の配線層が相互に接続された前記回路形成部を囲む複数のシールリングを形成する場合、該シールリングの長さ方向の一部にスリットを形成することを特徴とする請求項１５乃至１９のいずれか１に記載の半導体装置の製造方法。
【請求項２１】
前記第１の工程の後に、前記第２の工程と前記第３の工程とを組み合わせた第６の工程、あるいは前記第４の工程のいずれかを選択することにより、前記第２の配線層を形成することを特徴とする請求項１５又は１７記載の半導体装置の製造方法。
【請求項２２】
前記第２の工程と前記第３の工程とを組み合わせた第６の工程、あるいは前記第４の工程のいずれかを選択することにより、第３の配線層以降の配線層を順次に形成することを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置であって、
前記半導体基板の表面に前記回路形成部に電気的に接続された組み立て用パッド、特性評価用パッドあるいは選別評価用パッドが設けられ、該組み立て用パッド、該特性評価用パッドあるいは該選別評価用パッドを囲むように、前記半導体基板に接続されて前記層間絶縁膜の膜厚方向に延在した導電層から成るシールリングが設けられていることを特徴とする半導体装置。
【請求項２４】
前記シールリングに代えて、前記組み立て用パッド、前記特性評価用パッドあるいは前記選別評価用パッドを囲むように、前記半導体基板に接続されない有底状シールリングが設けられていることを特徴とする請求項２３記載の半導体装置。
【請求項２５】
前記シールリングあるいは前記有底状シールリングが、複数設けられていることを特徴とする請求項２３又は２４記載の半導体装置。
【請求項２６】
半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置であって、
前記半導体基板の表面に前記回路形成部に電気的に接続された不良回路素子の置き換えを行うための複数のヒューズ素子が設けられ、該複数のヒューズ素子を囲むように、前記半導体基板に接続されて前記層間絶縁膜の膜厚方向に延在した導電層から成るシールリングが設けられていることを特徴とする半導体装置。
【請求項２７】
前記シールリングに代えて、前記複数のヒューズ素子を囲むように、前記半導体基板に接続されない有底状シールリングが設けられていることを特徴とする請求項２６記載の半導体装置。
【請求項２８】
前記シールリングあるいは前記有底状シールリングが、複数設けられていることを特徴とする請求項２６又は２７記載の半導体装置。
【請求項２９】
前記シールリングあるいは前記有底状シールリングが、ダマシン配線構造から構成されていることを特徴とする請求項２３乃至２８のいずれか１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に係り、詳しくは、半導体基板からダイシングにより分離された半導体チップのダイシング面からの水分、湿気等の浸入を防止するシールリングを設けた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の代表として知られているマイクロプロセッサやメモリ等のＬＳＩ（大規模集積回路）は、集積度の向上につれて個々の素子の寸法は益々微細化されてきており、これに伴って各素子を構成する半導体領域の寸法も微細化されてきている。また、各半導体領域に接続する配線を形成する場合、配線を半導体基板の平面方向に形成するだけでは高集積度に対応した高い配線密度が確保できないので、配線を半導体基板の厚さ方向に多層にわたって形成するようにした多層配線技術が採用されてきている。ＬＳＩにおいて典型的なマイクロプロセッサの例では、６〜９層にも及ぶ多層配線構造が実現されている。
【０００３】
このように多層配線構造を採用しているＬＳＩにおいては、配線の抵抗値が動作速度等の特性に大きな影響を与えるので、低い抵抗値の配線が望まれている。従来からＬＳＩを含めた半導体装置の配線材料として、電気的特性、加工性等の点で優れているアルミニウム（Ａｌ）又はアルミニウムを主成分とするアルミニウム系金属が一般に用いられているが、このアルミニウム系金属は、エレクトロマイグレーション耐性、ストレスマイグレーション耐性等に弱いという欠点がある。このため、アルミニウム系金属に代ってこれよりも抵抗値が小さくて、エレクトロマイグレーション耐性、ストレスマイグレーション耐性等に優れている銅（Ｃｕ）又は銅を主成分とする銅系金属が用いられる傾向にある。
【０００４】
ところで、銅系金属を用いて配線を形成する場合、銅系化合物は蒸気圧が低いので、アルミニウム系金属のようにドライエッチング技術を利用して所望の形状にパターニングするのが困難となる。このため銅系金属を用いて配線を形成する場合は、半導体基板上に形成した層間絶縁膜に予め配線溝を形成した上で、この配線溝を含む全面に銅系金属膜を形成した後、層間絶縁膜上の不要な銅系金属膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）法等により除去して、配線溝内のみに残した（埋設した）銅系金属膜を配線とするようにした、シングルダマシン（Ｓｉｎｇｌｅ  Ｄａｍａｓｃｅｎｅ）配線技術が知られている。また、多層配線における微細化配線に適した構造として、シングルダマシン配線技術を発展させたデュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）配線技術が採用されている。
【０００５】
上述のデュアルダマシン配線構造は、予め下層配線を形成した半導体基板上にビア層間絶縁膜及び配線層間絶縁膜を積層した後、これらの層間絶縁膜にそれぞれビアホール及び上層配線溝を形成し、次に全面に銅系金属膜を形成した後不要な銅系金属膜をＣＭＰ法等により除去して、ビアホール内及び上層配線溝内のみに銅系金属膜を残すようにしてビアプラグ及び上層配線を同時に形成するようにしたものである。このような構成により、ビアプラグを通じて下層配線と上層配線とが接続されたデュアルダマシン配線構造が得られる。
【０００６】
また、多層配線構造を有する半導体装置では、下層配線と上層配線との間に存在している層間絶縁膜によって形成される配線間容量（以下、単に容量とも称する）の増加や、微細化に伴って平面方向の配線間隔が狭くなったことによる配線間容量の増加等により、信号遅延が生じて高速動作に影響を受ける。したがって、層間絶縁膜による容量の減少を図るべく、層間絶縁膜としては低誘電率膜（いわゆるｌｏｗ−κ絶縁膜）が用いられる傾向にある。
【０００７】
ところで、ＬＳＩの製造ではウエハ状態の半導体基板に必要な回路素子を集積した後、半導体基板をダイシングにより個々の半導体チップに分離することが行われるが、このとき半導体チップのダイシング面である層間絶縁膜の側壁が露出されるので、このダイシング面から水分、湿気等（以下、水分等と称する）が浸入するようになって、耐湿性が低下する。特に、上述したような多層配線構造を採用しているＬＳＩでは層間絶縁膜の層数が多くなっているので、その傾向が大きくなる。したがって、リーク電流が増加したり、低誘電率膜の誘電率が増加する等の欠点が生ずるので耐湿性の向上を図ることが要求されている。
【０００８】
また、ＬＳＩの製造ではウエハ状態の半導体基板に必要な回路素子を集積する際に、各回路素子とＬＳＩの外部とを電気的に接続するためのボンディング用パッドのような組み立て用パッド、ＬＳＩ内特性評価用パッドあるいは選別評価用パッド等の各種パッドが半導体基板の表面に設けられる。そして、組み立て用パッドに対してはＬＳＩ組立て時に例えばワイヤをボンディングし、特性評価用パッドあるいは選別評価用パッドに対しては、製品出荷選別工程時等に電気測定装置のテストプローバーを接触して特性評価及び選別評価を行う。このように予め半導体基板の表面に形成された各パッドに対しては、ワイヤボンディングによる荷重、あるいはテストプローバーの接触による荷重が加えられるので、各パッド直下の層間絶縁膜を含む半導体チップの個所にクラック、いわゆるパッドクラックが発生し易くなっている。この結果、前述のようにダイシング面から水分等が浸入した場合に、パッドクラック個所からその水分等が浸入するようになるので、耐湿性が低下する。したがって、パッドクラック対策を講じることが必要になっている。
【０００９】
上述したようなダイシング面からの水分等の浸入を防止して耐湿性の向上を図るように構成した半導体装置が開示されている（例えば、特許文献１参照。）。同半導体装置は、図２８に示すように、半導体チップ１０１の回路形成部１０２とダイシングライン部１０３との間に、回路形成部１０２を囲むようにシールリング１０４が設けられている。ここで、シールリング１０４は、第１の層間絶縁膜間１０５に開口された３つの第１のシール溝１０６にそれぞれバリアメタル１０７を介して設けられたタングステンプラグ１０８と、各タングステンプラグ１０８を全て覆う第１層目のメタル電極１０９と、第２の層間絶縁膜１１０に開口された２つの第２のシール溝１１１にそれぞれバリアメタル１１２を介して設けられ、上記第１層目のメタル電極１０９を覆う第２のタングステンプラグ１１３と、各タングステンプラグ１１３を全て覆う第２層目のメタル電極１１４とが順次に積層されて構成されている。
上述したような構成によれば、ダイシングライン部１０３がダイシングされて層間絶縁膜の側壁が露出されても、ダイシング面から進入する水分等は上記シールリング１０４の存在により阻止されるので、耐湿性の向上を図ることができるとされている。
【００１０】
【特許文献１参照】
特開２０００−２３２１０４号公報（第３〜５頁、図１）。
【００１１】
【発明が解決しようとする課題】
ところで、特許文献１記載の従来の半導体装置では、シールリングを構成する配線層と層間絶縁膜との界面の耐湿性に問題があり、その結果、多重のタングステンプラグをシールリングの一部とする構成であっても半導体装置の耐湿性を十分に向上させることが困難である、という問題がある。
すなわち、特許文献１に開示されている半導体装置に設けられているシールリング１０４は、図２８に示したように、回路形成部１０２を多重に囲むように形成されるタングステンプラグ１０８及び１１３と、物理的に一つの領域として形成される第１層目のメタル電極１０９及び第２層目のメタル電極１１４から構成されている。それら第１及び第２層目のメタル電極１０９及び１１４は、ともに、第２の層間絶縁膜１１０と積層された構造を有する。
このメタル電極１０９及び１１４と層間絶縁膜１１０との界面は、一般的に、耐湿性が弱く、ダイシング時にチッピングが発生した場合、ダイシング面から浸入する水分等が容易にメタル電極１０９及び１１４に到達する。この結果、第１もしくは第２層目のメタル電極１０９もしくは１１４の劣化が始まり、劣化したそれらのメタル電極１０９もしくは１１４からさらに内部に水分等の浸入が進行する。回路形成部１０２に水分等が浸入すると、リーク電流の増加、低誘電率膜の誘電率の増加等が発生して、半導体装置の信頼性を低下させるようになる。特に、シールリング１０４の上部部分は第２層目のメタル電極１１４しか存在していないので、その傾向が大きくなる。
【００１２】
また、特許文献１記載の従来の半導体装置では、シールリングが無端状（エンドレス状）に形成されているので、半導体装置の製造プロセス中に磁場の発生を伴うと、シールリングに誘導電流が発生する、という問題がある。
すなわち、半導体装置の製造プロセスにおいてはプラズマを利用したＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法のような成膜技術、あるいはドライエッチング技術等のプロセス技術が広く実施されているが、このようにプラズマを利用したプロセス技術は磁場の発生を伴うので、図２９に示すように、発生した磁場Ｈがシールリング１０４と鎖交するようになるので、シールリング１０４に電流Ｉが誘起されるようになる。この結果、例えば銅配線形成のためにプラズマエッチングを行った例をあげて説明すると、図３０に示すように、その誘起電流の影響で銅層１１５がビアホール１１６周囲に噴出するような現象が観察される。したがって、銅配線不良が生ずるようになり、製造歩留を低下させるようになる。
【００１３】
また、特許文献１記載の従来の半導体装置では、ダイシング面からの水分等の浸入に対する対策については考慮されているが、前述したようなパッドクラック対策については全く考慮されていない。
【００１４】
この発明は、上述の事情に鑑みてなされたもので、回路形成部を囲むシールリングを設けた構成において、十分に耐湿性を向上させることができるようにした半導体装置及びその製造方法を提供することを目的としている。
【００１５】
また、この発明は、上述の事情に鑑みてなされたもので、回路形成部を囲むシールリングを設けた構成において、シールリングに誘導電流が発生しないように構成した半導体装置及びその製造方法を提供することを目的としている。
【００１６】
また、この発明は、上述の事情に鑑みてなされたもので、組み立て用パッド、特性評価用パッドあるいは選別評価用パッドを設けた構成において、パッドクラックが発生しても十分に耐湿性を向上させることができるようにした半導体装置及びその製造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置に係り、上記複数の層間絶縁膜にはそれぞれ上記回路形成部を囲むように上記半導体チップの外周に沿って配線溝が形成されて、各配線溝内には第１の銅の拡散防止膜を介して銅又は銅を主成分とする導電層が埋設され、かつ該導電層は互いが接続されるように埋設され、上記複数の層間絶縁膜の相互間には上記第１の銅の拡散防止膜と接続されるように第２の銅の拡散防止膜が形成されていることを特徴としている。
【００１８】
また、請求項２記載の発明は、請求項１記載の半導体装置に係り、上記導電層が上記半導体基板に形成されている拡散領域に接続されていることを特徴としている。
【００１９】
また、請求項３記載の発明は、半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置に係り、上記回路形成部を囲むように上記半導体チップの外周に沿って、上記半導体基板に接続されるように、上記層間絶縁膜の膜厚方向に延在した導電層から成る複数のシールリングが相互に絶縁されて設けられていることを特徴としている。
【００２０】
また、請求項４記載の発明は、請求項３記載の半導体装置に係り、上記複数のシールリングの長さ方向の一部にそれぞれスリットが形成され、上記複数のシールリングのそれぞれの上記スリットの長さ方向の形成位置が少なくとも隣接するシールリング同士ではずれていることを特徴としている。
【００２１】
また、請求項５記載の発明は、請求項３又は４記載の半導体装置に係り、上記回路形成部の上記多層配線がダマシン配線構造から構成されている場合、上記複数のシールリングは上記ダマシン配線構造から構成されていることを特徴としている。
【００２２】
また、請求項６記載の発明は、請求項５記載の半導体装置に係り、上記ダマシン配線構造がシングルダマシン配線構造から構成されていることを特徴としている。
【００２３】
また、請求項７記載の発明は、請求項５記載の半導体装置に係り、上記ダマシン配線構造がデュアルダマシン配線構造から構成されていることを特徴としている。
【００２４】
また、請求項８記載の発明は、請求項５記載の半導体装置に係り、上記ダマシン配線構造がシングルダマシン配線構造とデュアルダマシン配線構造との組み合わせから構成されていることを特徴としている。
【００２５】
また、請求項９記載の発明は、請求項３乃至８のいずれか１に記載の半導体装置に係り、上記複数のシールリングがそれぞれ上記半導体基板に形成されている拡散領域に接続されていることを特徴としている。
【００２６】
また、請求項１０記載の発明は、請求項３乃至９のいずれか１に記載の半導体装置に係り、上記複数のシールリングがそれぞれ上記半導体基板に形成されている拡散領域にコンタクトを介して接続され、該コンタクト及び拡散領域の形状が上記複数のシールリングの形状に一致するように形成されていることを特徴としている。
【００２７】
また、請求項１１記載の発明は、請求項３乃至９のいずれか１に記載の半導体装置に係り、上記複数のシールリングがそれぞれ上記半導体基板に形成されている拡散領域にコンタクトを介して接続され、該コンタクト及び拡散領域の形状が上記複数のシールリングの形状に無関係に形成されていることを特徴としている。
【００２８】
また、請求項１２記載の発明は、請求項３乃至１１のいずれか１に記載の半導体装置に係り、上記複数のシールリングは、銅又は銅を主成分とする導電層から構成されることを特徴としている。
【００２９】
また、請求項１３記載の発明は、請求項３乃至９のいずれか１に記載の半導体装置に係り、上記シールリングは、２つ以上設けられていることを特徴としている。
【００３０】
また、請求項１４記載の発明は、請求項３乃至１３のいずれか１に記載の半導体装置に係り、上記複数の層間絶縁膜は、低誘電率膜を含んでいることを特徴としている。
【００３１】
また、請求項１５記載の発明は、半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置の製造方法に係り、上記半導体基板に拡散領域を形成した後、上記半導体基板上に第１の層間絶縁膜を形成し、該第１の層間絶縁膜内に上記回路形成部を囲み、かつ上記拡散領域とそれぞれ接続する複数の第１の配線層を形成する第１の工程と、上記第１の配線層上に第２の層間絶縁膜を形成した後、該第２の層間絶縁膜内に上記回路形成部を囲み、かつ上記第１の配線層とそれぞれ接続する複数のビア配線層を形成する第２の工程と、上記ビア配線層上に第３の層間絶縁膜を形成した後、該第３の層間絶縁膜内に上記回路形成部を囲み、かつ上記ビア配線層とそれぞれ接続する複数の第２の配線層を形成する第３の工程とを含むことを特徴としている。
【００３２】
また、請求項１６記載の発明は、請求項１５記載の半導体装置の製造方法に係り、上記第２の工程と上記第３の工程とを、必要に応じて交互に繰り返すことを特徴としている。
【００３３】
また、請求項１７記載の発明は、半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置の製造方法に係り、上記半導体基板に拡散領域を形成した後、上記半導体基板上に第１の層間絶縁膜を形成し、該第１の層間絶縁膜内に上記回路形成部を囲み、かつ上記拡散領域とそれぞれ接続する複数の第１の配線層を形成する第１の工程と、上記第１の配線層上に第２の層間絶縁膜及び第３の層間絶縁膜を順次に形成した後、上記第３の層間絶縁膜内及び上記第２の層間絶縁膜内にそれぞれ上記回路形成部を囲み、かつ上記第１の配線層とそれぞれ接続する複数の第２の配線層及びビア配線層を同時に形成する第４の工程とを含むことを特徴としている。
【００３４】
また、請求項１８記載の発明は、請求項１７記載の半導体装置の製造方法に係り、上記第４の工程を、必要に応じて繰り返すことを特徴としている。
【００３５】
また、請求項１９記載の発明は、請求項１７又は１８記載の半導体装置の製造方法に係り、上記第４の工程の前に、上記第１の配線層上に第２の層間絶縁膜及び第３の層間絶縁膜を順次に形成した後、上記第３の層間絶縁膜及び上記第２の層間絶縁膜に相互に連通する配線溝及びビア配線溝を同時に形成する第５の工程とを含むことを特徴としている。
【００３６】
また、請求項２０記載の発明は、請求項１５乃至１９のいずれか１に記載の半導体装置の製造方法に係り、上記第１の工程、上記第２の工程及び上記第３の工程により、あるいは上記第１の工程及び上記第４の工程により、上記第１の配線層、上記ビア配線層及び上記第２の配線層が相互に電気的に接続された上記回路形成部を囲む複数のシールリングを形成する場合、該シールリングの長さ方向の一部にスリットを形成することを特徴としている。
【００３７】
また、請求項２１記載の発明は、請求項１５又は１７記載の半導体装置の製造方法に係り、上記第１の工程の後に、上記第２の工程と上記第３の工程とを組み合わせた第６の工程、あるいは上記第４の工程のいずれかを選択することにより、上記第２の配線層を形成することを特徴としている。
【００３８】
また、請求項２２記載の発明は、請求項２１記載の半導体装置の製造方法に係り、上記第２の工程と上記第３の工程とを組み合わせた第６の工程、あるいは上記第４の工程のいずれかを選択することにより、第３の配線層以降の配線層を順次に形成することを特徴としている。
【００３９】
また、請求項２３記載の発明は、半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置に係り、上記半導体基板の表面に上記回路形成部に電気的に接続された組み立て用パッド、特性評価用パッドあるいは選別評価用パッドが設けられ、該組み立て用パッド、該特性評価用パッドあるいは該選別評価用パッドを囲むように、上記半導体基板に接続されて上記層間絶縁膜の膜厚方向に延在した導電層から成るシールリングが設けられていることを特徴としている。
【００４０】
また、請求項２４記載の発明は、請求項２３記載の半導体装置に係り、上記シールリングに代えて、上記組み立て用パッド、上記特性評価用パッドあるいは上記選別評価用パッドを囲むように、上記半導体基板に接続されない有底状シールリングが設けられていることを特徴としている。
【００４１】
また、請求項２５記載の発明は、請求項２３又は２４記載の半導体装置に係り、上記シールリングあるいは上記有底状シールリングが、複数設けられていることを特徴としている。
【００４２】
また、請求項２６記載の発明は、半導体基板上に複数の層間絶縁膜が積層され、該層間絶縁膜に形成された多層配線を含む回路形成部が設けられて成る半導体チップを有する半導体装置に係り、上記半導体基板の表面に上記回路形成部に電気的に接続された不良回路素子の置き換えを行うための複数のヒューズ素子が設けられ、該複数のヒューズ素子を囲むように、上記半導体基板に接続されて上記層間絶縁膜の膜厚方向に延在した導電層から成るシールリングが設けられていることを特徴としている。
【００４３】
また、請求項２７記載の発明は、請求項２６記載の半導体装置に係り、上記シールリングに代えて、上記複数のヒューズ素子を囲むように、上記半導体基板に接続されない有底状シールリングが設けられていることを特徴としている。
【００４４】
また、請求項２８記載の発明は、請求項２６又は２７記載の半導体装置に係り、上記シールリングあるいは上記有底状シールリングが、複数設けられていることを特徴としている。
【００４５】
また、請求項２９記載の発明は、請求項２３乃至２８のいずれか１に記載の半導体装置に係り、上記シールリングあるいは上記有底状シールリングが、ダマシン配線構造から構成されていることを特徴としている。
【００４６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である半導体装置の構成を示す平面図、図２は図１のＡ−Ａ矢視断面図、図３は同半導体装置のシールリングをシングルダマシン配線技術を用いて製造した具体的な構成を示す断面図、図４は同半導体装置のシールリングの動作を概略的に示す図、図５は同半導体装置においてダイシング面から水分等が浸入する状況を示す断面図、図６は同半導体装置においてダイシング面から水分等が浸入する状況を示す断面図、図７は同半導体装置を水分含有雰囲気内で加圧試験を施した結果を概略的に示す図、図８は同半導体装置の寿命試験結果を示す図、図９及び図１０は同半導体装置のシールリングをシングルダマシン技術を用いて製造する方法を工程順に示す工程図である。
この例の半導体装置は、図１及び図２に示すように、例えばＰ型シリコンから成る半導体基板１により構成された半導体チップ１０を有し、基板１に形成されたＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等から成る素子分離領域２により囲まれた活性領域には、ソース領域あるいはドレイン領域となる一対のＮ型拡散領域３、４が形成され、両Ｎ型拡散領域３、４間にはゲート部５が形成され、全面を覆う絶縁保護膜６にはそれぞれ両Ｎ型拡散領域３、４及びゲート部５に接続されるコンタクト７（７Ａ〜７Ｃ）が接続されている。ここで、ゲート部５は、周知のようにシリコン酸化膜等のゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン多結晶膜等のゲート電極とにより構成され、このゲート電極にコンタクト７Ｂが接続される。そして、両Ｎ型拡散領域３、４及びゲート部５によりＮチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型トランジスタＴｒが構成されている。
【００４７】
絶縁保護膜６上に形成された第１の層間絶縁膜８には、ダマシン配線技術により形成された銅から成る第１の配線層９（９Ａ〜９Ｃ）がそれぞれ形成され、第１の層間絶縁膜８上に形成された第２の層間絶縁膜（第１のビア層間絶縁膜）１１には、ダマシン配線技術により形成された銅から成るビア配線層１２が第１の配線層９Ｂと接続されるように形成され、第２の層間絶縁膜１１上に形成された第３の層間絶縁膜１３には、ダマシン配線技術により形成された銅から成る第２の配線層１４がビア配線層１２と接続されるように形成されている。さらに、第３の層間絶縁膜１３上には第４の層間絶縁膜（第２のビア層間絶縁膜）１５が形成され、第４の層間絶縁膜１５上には第５の層間絶縁膜１６を介して全体を保護するパッシベーション膜１７が形成されている。以上により、半導体チップ１には、第１の配線層９及び第２の配線層１４から成る多層配線を含む回路形成部１８が設けられる。
【００４８】
一方、回路形成部１８を囲むように半導体チップ１０の外周に沿って、素子分離領域２により囲まれた他のＮ型拡散領域１９にそれぞれ電気的に接続されるように、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在した導電層から成る第１乃至第３のシールリング２１〜２３が、無端状にかつ同心状に相互に絶縁されて設けられている。Ｎ型拡散領域１９は、回路形成部１８に一対のＮ型拡散領域３、４を形成する工程と同時に形成される。第１のシールリング２１は、半導体チップ１のダイシング面２０に最も近い位置に設けられ、以下ダイシング面２０から離れる順序で第２のシールリング２２及び第３のシールリング２３が設けられている。
【００４９】
第１〜第３のシールリング２１〜２３はそれぞれ、図３に示すように、例えばシングルダマシン配線技術を用いて製造された具体的な構成を有している。なお、図３では、一例として第１のシールリング２１のみの構成について示しているが、第２のシールリング２２及び第３のシールリングについても同様な構成になっている。
素子分離領域２により囲まれたＮ型拡散領域１９を覆う膜厚が５００〜８００ｎｍのシリコン酸化膜から成る絶縁保護膜６には、周知のフォトリソグラフィ技術によりコンタクトホール２４が形成され、このコンタクトホール２４には、膜厚が５〜１５ｎｍのチタン膜（Ｔｉ）と膜厚が１０〜２０ｎｍのチタン窒化膜（ＴｉＮ）との積層膜から成るバリアメタル（図示せず）と、タングステン層とから成るコンタクト２５が形成されている。このコンタクト２５は、図２に示したような回路形成部１８にコンタクト７（７Ａ〜７Ｃ）を形成する工程と同時に形成される。絶縁保護膜６上には、膜厚が１０〜５０ｎｍのシリコン窒化膜２６と膜厚が２００〜４００ｎｍのシリコン酸化膜２７との積層膜から成る第１の層間絶縁膜８が形成され、この第１の層間絶縁膜８内にはトレンチ（配線溝）２８が形成されて、このトレンチ２８内には、膜厚が１０〜３０ｎｍのタンタル膜（Ｔａ）とタンタル窒化膜（ＴａＮ）との積層膜から成るバリアメタル２９と、銅層３０とから成る第１の配線層３１が形成されている。この第１の配線層３１は、図２に示したような回路形成部１８に第１の配線層９（９Ａ〜９Ｃ）を形成する工程と同時に形成される。
【００５０】
第１の層間絶縁膜８上には、膜厚が１０〜５０ｎｍのシリコン窒化膜３２と、膜厚が１５０〜３００ｎｍの低誘電率膜３３と、膜厚が５０〜１５０ｎｍのシリコン酸化膜３４との積層膜から成る第２の層間絶縁膜（第１のビア層間絶縁膜）１１が形成され、この第２の層間絶縁膜１１にはビアホール（ビア配線溝）３５が形成されて、このビアホール３５内には、膜厚が１０〜３０ｎｍのタンタル膜とタンタル窒化膜との積層膜から成るバリアメタル３６と、銅層３７とから成る第１のビア配線層３８が形成されている。この第１のビア配線層３８は、図２に示したような回路形成部１８にビア配線層１２を形成する工程と同時に形成される。
【００５１】
第２の層間絶縁膜１１上には、膜厚が１０〜５０ｎｍのシリコン窒化膜３９と、膜厚が１５０〜３００ｎｍの低誘電率膜４０と、膜厚が５０〜１５０ｎｍのシリコン酸化膜４１との積層膜から成る第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３にはトレンチ４２が形成されて、このトレンチ４２内には、膜厚が１０〜３０ｎｍのタンタル膜とタンタル窒化膜との積層膜から成るバリアメタル４３と、銅層４４とから成る第２の配線層４５が形成されている。この第２の配線層４５は、図２に示したような回路形成部１８に第２の配線層１４を形成する工程と同時に形成される。
【００５２】
以下、上述したような第１のビア配線層３８と同様な構成の第２のビア配線層５２が、また、第２の配線層４５と同様な構成の第３の配線層５９が形成されている。なお、符号４６、５３はシリコン窒化膜、符号４７、５４は低誘電率膜、符号４８、５５はシリコン酸化膜、符号４９はビアホール（ビア配線溝）、符号５０、５７はバリアメタル、符号５１、５８は銅層、符号５６はトレンチを示している。そして、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在するように形成されている、Ｎ型拡散領域１９と電気的に接続されたコンタクト２５と、第１の配線層３１と、第１のビア配線層３８と、第２の配線層４５と、第２のビア配線層５２と、第３の配線層５９とを相互に接続することにより第１のシールリング２１が形成され、同様にして第２及び第３のシールリング２２、２３が形成される。
【００５３】
ここで、一例として、第１の配線層３１、第２の配線層４５及び第３の配線層５９の幅は０．２８〜２．０μｍに選ばれ、各配線層３１、４５、５９の隣接する間隔は１．０〜２．０μｍに選ばれる。また、第１のビア配線層３８及び第２のビア配線層５２の幅は０．１〜０．４８μｍに選ばれ、各配線層３８、５２の隣接する間隔は１．０〜２．０μｍに選ばれる。
【００５４】
前述したような各層間絶縁膜１１、１３、１５、１６の主要部を構成している低誘電率膜３３、４０、４７、５４としては、一例としてＳｉＬＫ（Ｄｏｗ  Ｃｈｅｍｉｃａｌ社の登録商標）として知られている有機膜が用いられる。この低誘電率膜は、従来から一般に用いられている前述したようなシリコン酸化膜あるいはシリコン窒化膜等のそれに比べて、誘電率の値は数分の１と小さくなっている。
各シールリング２１〜２３の表面は、膜厚が１０〜５０ｎｍのシリコン窒化膜６０と、膜厚が５００〜８００ｎｍのシリコン酸化膜６１と、膜厚が１００〜２００ｎｍのシリコン酸化膜６２と、膜厚が１０００〜２０００ｎｍのシリコン窒化膜６３との積層膜から構成されたパッシベーション膜１７により覆われて保護されている。
【００５５】
ここで、上述したＮ型拡散領域１９及びコンタクト２５の形状は、第１〜第３のシールリング２１〜２３の形状に一致するように形成される。すなわち、上述したように無端状に形成されている第１〜第３のシールリング２１〜２３の形状に一致するように、Ｎ型拡散領域１９及びコンタクト２５の形状は、回路形成部１８を囲むように半導体チップ１０の外周に沿って無端状に形成される。ただし、第１の層間絶縁膜８より下方部に形成されている絶縁保護膜６への水分等の浸入が明らかにないことが確認される場合は、Ｎ型拡散領域１９及びコンタクト２５の形状は必ずしも第１〜第３のシールリング２１〜２３の形状に一致させる必要はなく、その形状は問われない。
【００５６】
上述したように３つのシールリング２１〜２３を設けた半導体装置によれば、図５に示したように、第２〜第５の層間絶縁膜１１、１３、１５、１６の主要部を構成している低誘電率膜３３、４０、４７、５４内に矢印６４の方向に浸入した水分等は、例えばダイシング面２０に最も近い位置に設けられている第１のシールリング２１のバリアメタル３６、４３、５０、５７の存在により、この内部方向に浸入するのが阻止される。すなわち、バリアメタルは一般に、層間絶縁膜に埋め込まれた銅配線から銅が周囲に拡散するのを防止するバリア（第１の銅の拡散防止膜）として作用させるために用いられているが、これに限らずバリアメタルは上述のように周囲から浸入してきた水分等に対してもバリアとして作用させることができる。
【００５７】
また、図６に示したように、例えば第３の配線層５９の銅層５８とシリコン窒化膜６０との境界に矢印６５の方向に浸入した水分等は、銅層５８を覆っているバリアメタル５７とシリコン窒化膜６０との密着性がよいので、内部方向に浸入するのが阻止される。同様にして、図３において第２の配線層４５の場合は、銅層４４を覆っているバリアメタル４３とシリコン窒化膜４６との優れた密着性により、また、第１の配線層３１の場合は、銅層３０を覆っているバリアメタル２９とシリコン窒化膜３２との優れた密着性により、いずれも銅層４４又は３０とシリコン窒化膜４６又は３２との境界に浸入した水分等は、内部方向に浸入するのが阻止される。
【００５８】
また、図３において各層間絶縁膜１１、１３、１５、１６等の下層部に形成されているシリコン窒化膜３２、３９、４６、５３等は、それぞれビアホール３５、トレンチ４２、ビアホール４９、トレンチ５６に埋め込まれている銅層３７、４４、５１、５８から、銅が周囲に拡散するのを防止する拡散防止膜（第２の銅の拡散防止膜）として作用させるために用いられており、それらのシリコン窒化膜３２、３９、４６、５３等は上述したようなバリアメタル３６、４３、５０、５７等と同様な作用を行う。このようにバリアメタル３６、４３、５０、５７等及びシリコン窒化膜３２、３９、４６、５３等のバリア作用を利用することにより、ダイシング面から浸入した水分等の浸入を防止できるので、シールリングの数は基本的に１つでも有効となる。
【００５９】
図６に示したように、ダイシング時にダイシング面２０に最も近い位置の第１のシールリング２１がチッピングにより、矢印６６のように剥がれることがある。したがって、この場合には矢印６６の方向に水分等が浸入することになるが、図１及び図２に示したように第１のシールリング２１の内側には第２のシールリング２２が存在しているので、第２のシールリング２２から内部方向に水分等が浸入するのが阻止される。さらに、上述したようなチッピングにより第２のシールリング２２が損傷したとしても、第２のシールリング２２の内側には第３のシールリング２３が存在しているので、第３のシールリング２３によりバックアップされるので、それより内部方向に水分等が浸入するのが阻止される。
【００６０】
各シールリング２１〜２３がエッチング工程やＣＶＤ工程等においてプラズマに晒された場合に、プラス電荷を持ったイオンが基板１に衝突するため、シールリング中の電子がイオンに奪われて、配線層がプラスに帯電する現象が生ずる。この場合、図４（ａ）に示すように、例えばシールリング２１が電気的に浮いているときはその電荷が貯り続けるために、放電が発生して基板１が破壊されるようになる。このような場合、この例によれば、図４（ｂ）に示すように、例えばシールリング２１は、コンタクト２５を通じてＮ型領域１９に接続されているので、基板１を通じて電荷を逃がすことができるため、基板１の破壊は防止することができる。
【００６１】
図７は、この例の半導体装置を水分含有雰囲気内で加圧試験を施した結果を概略的に示すもので、ダイシング面２０から水分等の浸入により矢印方向に腐食が進行して、ダイシング面２０に最も近い位置の第１のシールリング２１の表面が斑点状に汚染されるのが観察された。しかしながら、第２及び第３のシールリング２２、２３の表面にはそのような汚染は観察されなかった。
また、図８は、この例の半導体装置の寿命試験結果を示すもので、横軸は時間、縦軸は故障率を示している。同図から明らかなように、この例のようにシールリングを設けることにより、シールリングを設けない場合に対して、寿命時間を略１桁向上させることができる。
【００６２】
次に、図９及び図１０を参照して、この例の半導体装置のシールリングをシングルダマシン配線技術を用いて製造する方法を工程順に説明する。なお、一例として図３に示したような第１のシールリング２１のみを製造する例で説明する。
まず、図９（ａ）に示すように、Ｐ型シリコン基板１の回路形成部１８に素子分離領域２を形成するのと同時に、基板１上のシールリングの形成予定領域に素子分離領域２を形成する。次に、回路形成部１８にソース領域あるいはドレイン領域となる一対のＮ型拡散領域３、４を形成するのと同時に、Ｎ型拡散領域１９を形成する。なお、上記一対のＮ型拡散領域３、４は、基板１上にシリコン酸化膜及びシリコン多結晶膜を順次に成膜し、周知のリソグラフィ技術により所望の形状にパターニングすることによりゲート絶縁膜及びゲート電極から成るゲート部５を形成した後、ゲート部５をマスクとする自己整合法（セルフアライン法）により、Ｎ型不純物をイオン注入することにより形成する。したがって、Ｎ型拡散領域１９も、一対のＮ型拡散領域３、４と略同様な工程により同時に形成される。
【００６３】
次に、図９（ｂ）に示すように、ＣＶＤ法により全面に膜厚が５００〜８００ｎｍのシリコン酸化膜から成る絶縁保護膜６を形成した後、フォトリソグラフィ技術を使用したプラズマエッチング法により、シールリングを形成するためのコンタクトホール２４を形成する。次に、ＣＶＤ法及びスパッタ法により全面に、膜厚が５〜１５ｎｍのチタン膜と膜厚が１０〜２０ｎｍのチタン窒化膜との積層膜から成るバリアメタル（図示せず）及びタングステンを形成した後、ＣＭＰ法により不要なバリアメタル及びタングステンを除去して、コンタクトホール２４内のみに残した（埋設した）バリアメタル及びタングステンによりコンタクト２５を形成する。次に、ＣＶＤ法により全面に膜厚が１０〜５０ｎｍのシリコン窒化膜２６と、膜厚が２００〜４００ｎｍのシリコン酸化膜２７とを順次に積層して第１の層間絶縁膜８を形成した後、プラズマエッチング法により第１の層間絶縁膜８内にトレンチ２８を形成する。次に、スパッタ法により全面に、膜厚が１０〜３０ｎｍのタンタル窒化膜とタンタル膜とを順次に積層してバリアメタル２９を形成した後、スパッタ法により膜厚が５０〜１５０ｎｍの銅層を形成した後、めっき法により銅層を形成してトレンチ２８内に完全に銅層を埋め込むようにする。次に、ＣＭＰ法により不要なバリアメタル及び銅層を除去して、トレンチ２８内のみに残したバリアメタル２９及び銅層３０により第１の配線層３１を形成する。
【００６４】
次に、図９（ｃ）に示すように、ＣＶＤ法により全面に膜厚が１０〜５０ｎｍのシリコン窒化膜３２と、膜厚が１５０〜３００ｎｍの低誘電率膜３３と、膜厚が５０〜１５０ｎｍのシリコン酸化膜３４とを順次に積層して、第２の層間絶縁膜（第１のビア層間絶縁膜）１１を形成した後、プラズマエッチング法により第２の層間絶縁膜１１にビアホール３５を形成する。次に、スパッタ法により全面に、膜厚が１０〜３０ｎｍのタンタル窒化膜とタンタル膜とを順次に積層してバリアメタル３６を形成した後、スパッタ法により膜厚が５０〜１５０ｎｍの銅層を形成した後、めっき法により銅層を形成してビアホール３５内に完全に銅層を埋め込むようにする。次に、ＣＭＰ法により不要なバリアメタル及び銅層を除去して、ビアホール３５内のみに残したバリアメタル３６及び銅層３７により第１のビア配線層３８を形成する。
【００６５】
次に、ＣＶＤ法により全面に、膜厚が１０〜５０ｎｍのシリコン窒化膜３９と、膜厚が１５０〜３００ｎｍの低誘電率膜４０と、膜厚が５０〜１５０ｎｍのシリコン酸化膜４１とを順次に積層して、第３の層間絶縁膜１３を形成した後、プラズマエッチング法により第３の間絶縁膜１３にトレンチ４２を形成する。次に、スパッタ法により全面に、膜厚が１０〜３０ｎｍのタンタル窒化膜とタンタル膜とを順次に積層してバリアメタル４３を形成した後、スパッタ法により膜厚が５０〜１５０ｎｍの銅層を形成した後、めっき法により銅層を形成してトレンチ４２内に完全に銅層を埋め込むようにする。次に、ＣＭＰ法により不要なバリアメタル及び銅層を除去して、トレンチ４２内のみに残したバリアメタル４３及び銅層４４により第２の配線層４５を形成する。
【００６６】
以下、図１０に示すように、第２の配線層４５と接続するように第２のビア配線層５２を第１のビア配線層３８と同様な方法で形成した後、第２のビア配線層５２と接続するように第３の配線層５９を第２の配線層４５と同様な方法で形成する。
次に、第３の層間絶縁膜１６上に、ＣＶＤ法により全面に、膜厚が１０〜５０ｎｍのシリコン窒化膜６０と、膜厚が５００〜８００ｎｍのシリコン酸化膜６１と、膜厚が１００〜２００ｎｍのシリコン酸化膜６２と、膜厚が１０００〜２０００ｎｍのシリコン窒化膜６３とを順次に積層して、パッシベーション膜１７を形成することにより、図３の構造を完成させる。
【００６７】
上述したような製造方法によれば、シングルダマシン配線技術を用いることにより回路形成部１８に多層配線を形成する工程と同時に、３つのシールリング２１〜２３を形成することができるので、コストアップを伴うことなく簡単にシールリングを設けることができる。
【００６８】
このように、この例の半導体装置によれば、回路形成部１８を囲むように半導体チップ１０の外周に沿って、素子分離領域２により囲まれたＮ型拡散領域１９にそれぞれ接続されるように、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在した導電層から成る第１〜第３のシールリング２１〜２３が相互に絶縁されて設けられているので、ダイシング面２０から水分等が浸入しても第２のあるいは第３のシールリング２２、２３の存在により内部方向への水分等の浸入を阻止することができる。
また、この例の半導体装置の製造方法によれば、シングルダマシン配線技術を用いることにより回路形成部１８に多層配線を形成する工程と同時に、第１〜第３のシールリング２１〜２３を形成することができるので、コストアップを伴うことなく簡単にシールリングを設けることができる。
したがって、回路形成部を囲むシールリングを設けた構成において、十分に耐湿性を向上させることができる。
【００６９】
◇第２実施例
図１１は、この発明の第２実施例である半導体装置のシールリングをデュアルダマシン配線技術を用いて製造した具体的な構成を示す断面図、図１２は同半導体装置のシールリングをデュアルダマシン技術を用いて製造する方法の主要部を工程順に示す工程図である。この発明の第２実施例である半導体装置の構成が、上述の第１実施例のそれと大きく異なるところは、そのシールリングをデュアルダマシン配線技術を用いて製造するようにした点である。
この例の半導体装置は、図１１に示すように、回路形成部１８を囲むように半導体チップ１の外周に沿って、素子分離領域２により囲まれたＮ型拡散領域１９にそれぞれ電気的に接続されるように、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在した導電層から成る第１〜第３のシールリング２１〜２３が相互に絶縁されて設けられている構成において、導電経路を構成している第２の配線層４５と第１のビア配線層３８とが同時に一体に形成されるとともに、第３の配線層５９と第２のビア配線層５２とが同時に一体に形成されている。なお、図１１では、一例として第１のシールリング２１のみの構成について示しているが、第２のシールリング２２及び第３のシールリングについても同様な構成になっている。
【００７０】
これ以外は、上述した第１実施例と略同様である。それゆえ、図１１において、図３の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
この例によれば、デュアルダマシン配線技術を用いて３つのシールリング２１〜２３を設けることにより、上下に隣接する第２の配線層４５と第１のビア配線層３８とが、また、第３の配線層５９と第２のビア配線層５２とが同時に一体に形成されるので、シールリングの形成がより簡単となる。また、配線層とビア配線層とが一体に形成されることにより、両者間に境界が存在しないので、ダイシング面から水分等が浸入したときに確実に阻止できるという利点がある。
【００７１】
次に、図１２を参照して、この例の半導体装置のシールリングをデュアルダマシン配線技術を用いて製造する方法を工程順に説明する。なお、一例として図１１に示したような第１のシールリング２１のみを製造する例で説明する。
第１実施例の図９（ｂ）の工程を経た後、図１２（ａ）に示すように、ＣＶＤ法により全面に膜厚が１０〜５０ｎｍのシリコン窒化膜３２と、膜厚が１５０〜３００ｎｍの低誘電率膜３３と、膜厚が５０〜１５０ｎｍのシリコン酸化膜３４とを順次に積層して、第２の層間絶縁膜（第１のビア層間絶縁膜）１１を形成した後、ＣＶＤ法により全面に、膜厚が１５０〜３００ｎｍの低誘電率膜４０と、膜厚が５０〜１５０ｎｍのシリコン酸化膜４１とを順次に積層して、第３の層間絶縁膜１３を形成する。次に、プラズマエッチング法により第３の層間絶縁膜１３にトレンチ４２を形成すると同時に、第２の層間絶縁膜１１に第１のビアホール３５を形成する。次に、スパッタ法により全面に、膜厚が１０〜３０ｎｍのタンタル窒化膜とタンタル膜とを順次に積層してバリアメタル４３を形成した後、スパッタ法により膜厚が５０〜１５０ｎｍの銅層を形成した後、めっき法により銅層を形成してトレンチ４２及び第１のビアホール３５内に完全に銅層を埋め込むようにする。次に、ＣＭＰ法により不要なバリアメタル及び銅層を除去して、トレンチ４２及び第１のビアホール３５内のみに残したバリアメタル４３及び銅層４４により第２の配線層４５を形成すると同時に第１のビア配線層３８を形成する。
【００７２】
以下、図１２（ｂ）に示すように、第４の層間絶縁膜１５及び第５の層間絶縁膜１６を形成した後、トレンチ５６と同時に第２のビアホール４９を形成し、第３の配線層５９と同時に第２のビア配線層５２を形成し、さらにパッシベーション膜１７を形成することにより、図１１の構造を完成させる。
【００７３】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えてこの例の構成によれば、デュアルダマシン配線技術によりシールリングを設けるので、配線下部とビア配線層上部に境界がなくなり、より水分等の浸入を阻止する効果が上がる。
【００７４】
◇第３実施例
図１３は、この発明の第３実施例である半導体装置の構成を示す平面図、図１４は図１３のＢ−Ｂ矢視断面図、図１５は同半導体装置においてダイシング面から水分等が浸入する状況を示す平面図、図１６は同半導体装置のシールリングのスリットをダマシン技術を用いて製造する方法を工程順に示す工程図、図１７は同半導体装置のシールリングのスリットをダマシン技術を用いて製造する方法を工程順に示す工程図である。この発明の第３実施例である半導体装置の構成が、上述の第１実施例のそれと大きく異なるところは、シールリングにスリットを設けるようにした点である。
この例の半導体装置は、図１３及び図１４に示すように、回路形成部１８を囲むように半導体チップ１の外周に沿って、素子分離領域２により囲まれたＮ型拡散領域１９にそれぞれ電気的に接続されるように、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在した導電層から成る第１〜第３のシールリング２１〜２３が相互に絶縁されて設けられている構成において、３つのシールリング２１〜２３の長さ方向の一部にそれぞれスリット２１Ａ〜２３Ａが形成され、３つのシールリング２１〜２３のスリット２１Ａ〜２３Ａの長さ方向の形成位置が少なくとも隣接するシールリング同士ではずれているように設けられている。
【００７５】
ここで、上述したＮ型拡散領域１９及びコンタクト２５の形状は、第１〜第３のシールリング２１〜２３の形状に一致するように形成される。すなわち、上述したように各スリット２１Ａ〜２３Ａが設けられている第１〜第３のシールリング２１〜２３の形状に一致するように、Ｎ型拡散領域１９及びコンタクト２５の形状は、回路形成部１８を囲む半導体チップ１０の外周に沿ったいずれかの位置にスリットが設けられる形状に形成される。ただし、第１の層間絶縁膜８より下方部に形成されている絶縁保護膜６への水分等の浸入が明らかにないことが確認される場合は、Ｎ型拡散領域１９及びコンタクト２５の形状は必ずしも第１〜第３のシールリング２１〜２３の形状に一致させる必要はなく、その形状は問われない。
【００７６】
この例によれば、図１５に示すように、水分等の浸入経路６７は各シールリング２１〜２３の各スリット２１Ａ〜２３Ａとを結ぶ距離となるので、水分等の浸入を十分に阻止できるようになる。各スリット２１Ａ〜２３Ａの形成位置は、上述の浸入経路６７の距離が大きくなるように設定することが有効となる。また、このように水分等の浸入経路６７の距離を長くできることにより、ＥＭ（Ｅｌｅｃｔｒｏ−Ｍｉｇｒａｔｉｏｎ）の発生も十分に緩和することができる。
【００７７】
また、この例によれば、各シールリング２１〜２３は無端状でない構成となるので、半導体装置の製造プロセス中に磁場の発生を伴なっても、各シールリング２１〜２３に誘導電流は発生しなくなる。したがって、図３０を参照して説明したような、銅層が噴出するような現象は解消される。
【００７８】
次に、図１６及び図１７を参照して、この例の半導体装置のシールリングのスリットをダマシン配線技術を用いて製造する方法を工程順に説明する。
まず、図１６（ａ）に示すように、Ｐ型シリコン基板１の回路形成部１８に素子分離領域２を形成するのと同時に、基板１上のシールリングの形成予定領域に素子分離領域２を形成する。次に、回路形成部１８にソース領域あるいはドレイン領域となる一対のＮ型拡散領域３、４を形成するのと同時に、Ｎ型拡散領域１９を形成する。
【００７９】
次に、図１６（ｂ）に示すように、例えば第３のシールリング２３にスリット２３Ａを形成する例で説明すると、スリット形成予定領域のみにフォトリソグラフィにおけるレジストマスク（図示せず）を塗布した状態で、絶縁保護膜６、シリコン窒化膜２６とシリコン酸化膜２７との積層膜から成る第１の層間絶縁膜８のシールリング形成予定領域のエッチングを順次に行う。この結果、スリット形成予定領域には予めレジストマスクが塗布されているので、絶縁保護膜６、シリコン窒化膜２６及びシリコン酸化膜２７のいずれもがエッチングされないで残っている。
【００８０】
次に、図１７（ｃ）に示すように、上述したようにスリット形成予定領域にフォトリソグラフィにおけるレジストマスク（図示せず）を塗布した状態で、シリコン窒化膜３２と低誘電率膜３３とシリコン酸化膜３４との積層膜から成る第２の層間絶縁膜１１、シリコン窒化膜３９と低誘電率膜４０とシリコン酸化膜４１との積層膜から成る第３の層間絶縁膜１３のシールリング形成予定領域のエッチングを順次に行う。この時点でも、スリット形成予定領域には予めレジストマスクが塗布されているので、シリコン窒化膜３２、低誘電率膜３３、シリコン酸化膜３４、シリコン窒化膜３９、低誘電率膜４０及びシリコン酸化膜４１のいずれもがエッチングされないで残っている。
【００８１】
次に、図１７（ｄ）に示すように、上述したようにスリット形成予定領域にフォトリソグラフィにおけるレジストマスク（図示せず）を塗布した状態で、シリコン窒化膜４６と低誘電率膜４７とシリコン酸化膜４８との積層膜から成る第４の層間絶縁膜１５、シリコン窒化膜５３と低誘電率膜５４とシリコン酸化膜５５との積層膜から成る第５の層間絶縁膜１６のエッチングを順次に行う。この時点でも、スリット形成予定領域には予めレジストマスクが塗布されているので、シリコン窒化膜４６、低誘電率膜４７、シリコン酸化膜４８、シリコン窒化膜５３、低誘電率膜５４及びシリコン酸化膜５５のいずれもがエッチングされないで残っている。
このようにして、第３のシールリング２３のスリット形成予定領域にはスリット２３Ａが形成されることになる。第１及び第２のシールリング２１、２３に対しても同様な処理を行うことにより、それぞれスリット２１Ａ、２２Ａを形成することができる。
【００８２】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えてこの例の構成によれば、各シールリングにスリットが形成されているので、磁場内に配置されても誘導電流の発生を防止することができる。
【００８３】
◇第４実施例
図１８は、この発明の第４実施例である半導体装置の構成を示す平面図、図１９は図１５のＣ−Ｃ矢視断面図である。この発明の第４実施例である半導体装置の構成が、上述の第１実施例のそれと大きく異なるところは、パッドクラック対策を講じるためにシールリングを設けるようにした点である。
この例の半導体装置は、図１８及び図１９に示すように、基板１の表面に組み立て用パッド７０が設けられた構成において、組み立て用パッド７０を囲むように、素子分離領域２により囲まれたＮ型拡散領域１９にそれぞれ電気的に接続されるように、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在した導電層から成るシールリング７１が無端状に設けられている。このシールリング７１は、図１９に示すように、Ｎ型拡散領域１９と電気的に接続されたコンタクト２５と、第１の配線層３１と、第１のビア配線層３８と、第２の配線層４５と、第２のビア配線層５２と、第３の配線層５９とを相互に接続することにより形成されている。
【００８４】
組み立て用パッド７０は、膜厚が４００〜３０００ｎｍのアルミニウム又はアルミニウムを主成分とするアルミニウム系金属から成り、図１９に示すように、回路形成部１８内に形成されている所望の回路素子から引き出されて、第３の配線層５９と同時に形成された膜厚が３００〜２０００ｎｍの銅又は銅を主成分とする銅系金属から成る最上配線層７２及び外部端子層８４と接続されている。なお、最上配線層７２等は、膜厚が１００〜２０００ｎｍのシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）等から成る絶縁膜７４により覆われて、この絶縁膜７４に開口されたコンタクトホール７５を通じて、最上配線層７２上に組み立て用パッド７０が配置されている。
【００８５】
また、組み立て用パッド７０は、膜厚が１〜１０μｍのポリイミド、シリコン窒化膜、シリコン酸窒化膜等から成るカバー絶縁膜７６により覆われて、このカバー絶縁膜７６に形成された開口部７７により露出された面７０Ａが最上配線層７２の直上に配置されている。この組み立て用パッド７０の露出面７０Ａに対して、ＬＳＩの組立て時に、各回路素子とＬＳＩの外部とを電気的に接続するためのワイヤがボンディングされる。あるいは、組み立て用パッド７０は、他の半導体チップと積層して相互に接続するフリップチップボンディングや、配線基板上に半導体チップをフェースダウンボンディングする場合の接続用端子としても用いられる。また、所望の層間絶縁膜にはシールリング７１に接続するための外部からの配線（図示せず）が形成されている。
なお、シールリング７１を形成するための具体的方法は、第１実施例において第１〜第３のシールリング２１〜２３を形成するために図９及び図１０を参照して説明したシングルダマシン配線技術、あるいは第２実施例において同第１〜第３のシールリング２１〜２３を形成するために図１２を参照して説明したデュアルダマシン配線技術を略そのまま適用することができるので、その説明は省略する。
【００８６】
ここで、カバー絶縁膜７６の開口底部内寸法Ｌ１、組み立て用パッド７０の外寸法Ｌ２、コンタクトホール寸法Ｌ３、シールリング７１の内寸法Ｌ４は、シールリング７１にカバー絶縁膜７６の開口部７７が内包されるように、必須設計制約として、Ｌ１＜Ｌ４、Ｌ１＜Ｌ２の関係を満足するように設定される。一方、組み立ての観点からは、Ｌ１とＬ３との関係は任意に選ぶことができる。
【００８７】
上述したように、組み立て用パッド７０を囲むようにシールリング７１を設けた半導体装置によれば、組み立て用パッド７０の露出面７０Ａに対してＬＳＩ組立て時に例えばワイヤをボンディングした際にワイヤボンディングによる荷重が加えられてパッドクラックが発生しても、ダイシング面から水分等が浸入した場合に、シールリング７１の存在により内部方向への水分等の浸入を阻止することができる。
【００８８】
なお、半導体基板１の表面には、組み立て用パッド７０と略同様に、トランジスタ、抵抗等の単体の回路素子の特性を評価するための特性評価用パッド、及び特性に応じた評価を行って選別するための選別評価用パッドが設けられている。これらのパッドは、組み立て用パッド７０と略同様な構造に形成される。そして、特性評価用パッドあるいは選別評価用パッドに対しては、製品出荷選別工程時等に特性評価及び選別評価を行うために電気測定装置のテストプローバーが接触される。このとき、各パッドにはテストプローバーの接触による荷重が加えられるので、組み立て用パッド７０の場合と同様に、パッドクラックが発生し易くなっているため耐湿性が低下する。したがって、上述した組み立て用パッド７０に代えて、特性評価用パッドあるいは選別評価用パッドを設けた場合にも、これらのパッドを囲むように上述のシールリング７１と同様なシールリングを設けることにより、製品出荷選別工程時等に特性評価あるいは選別評価を行うために各パッドにテストプローバーの接触による荷重が加えられてパッドクラックが発生しても、ダイシング面から水分等が浸入した場合に、そのシールリングの存在により内部方向への水分等の浸入を阻止することができるようになる。
【００８９】
このように、この例の半導体装置によれば、組み立て用パッド７０、特性評価用パッドあるいは選別評価用パッドを囲むように、素子分離領域２により囲まれたＮ型拡散領域１９にそれぞれ接続されるように、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在した導電層から成るシールリング７１が設けられているので、パッドクラックが発生しても、シールリング７１の存在により内部方向への水分等の浸入を阻止することができる。
したがって、組み立て用パッド、特性評価用パッドあるいは選別評価用パッドを設けた構成において、パッドクラックが発生しても十分に耐湿性を向上させることができる。
【００９０】
◇第５実施例
図２０は、この発明の第５実施例である半導体装置の構成を示す断面図である。この発明の第５実施例である半導体装置の構成が、上述の第４実施例のそれと大きく異なるところは、組み立て用パッドの配置を変更して設けるようにした点である。
この例の半導体装置は、図２０に示すように、組み立て用パッド７０が第３の配線層５９と同時に形成された膜厚が３００〜２０００ｎｍの銅又は銅を主成分とする銅系金属から成る外部端子層８４と接続されている。
また、第４実施例と同様に、シールリング７１にカバー絶縁膜７６の開口部７７が内包されるように、必須設計制約として、Ｌ１＜Ｌ４、Ｌ１＜Ｌ２の関係を満足するように設定される。一方、組み立ての観点からは、Ｌ１とＬ３との関係は任意に選ぶことができる。
これ以外は、上述した第４実施例と略同様である。それゆえ、図２０において、図１８及び図１９の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【００９１】
この例の半導体装置によれば、例えば組み立て用パッド７０の露出面７０Ａが下層配線である外部端子層８４の直上からずれて配置されているので、この露出面７０Ａに対してＬＳＩ組立て時に例えばワイヤをボンディングした際にワイヤボンディングによる荷重が加えられても、半導体チップに直接かかる荷重を抑えることができる。したがって、パッドクラックの発生の度合いを和らげることができるようになり、組立強度を向上させることができる。これは、組み立て用パッド７０に代えて特性評価用パッドあるいは選別評価用パッドを設けた場合も同様である。
【００９２】
このように、この例の構成によっても、第４実施例において述べたのと略同様な効果を得ることができる。
加えてこの例の構成によれば、パッドクラックの発生の度合いを和らげることができるので、組立強度を向上させることができる。
【００９３】
◇第６実施例
図２１は、この発明の第６実施例である半導体装置の構成を示す断面図である。この発明の第６実施例である半導体装置の構成が、上述の第４実施例のそれと大きく異なるところは、パッドクラック対策を講じるために有底状シールリングを設けるようにして点である。
この例の半導体装置は、図１９の第４実施例に示したように、組み立て用パッド７０が第３の配線層５９と同時に形成された銅又は銅を主成分とする銅系金属から成る最上配線層７２と接続され、かつ外部端子層８４に接続されている構成において、図２１に示すように、組み立て用パッド７０を囲むように、有底状シールリング７８が無端状に設けられている。この有底状シールリング７８は、最上配線層７２の直下に形成された底部導電層としての第２の配線層７９と、第２のビア配線層５２と、第３の配線層５９とを相互に接続することにより形成されている。
【００９４】
すなわち、この例の半導体装置は、図１９の第４実施例に示したようにＮ型拡散領域１９に電気的に接続されたシールリング７１の代わりに、図２１に示すように、底部導電層としての第２の配線層７９と、第２のビア配線層５２と、第３の配線層５９とが相互に接続された有底状シールリング７８が設けられて、この有底状シールリング７８により組み立て用パッド７０が囲まれている。有底状シールリング７８を形成するための具体的方法は、第１実施例において第１〜第３のシールリング２１〜２３を形成するために図９及び図１０を参照して説明したシングルダマシン配線技術、あるいは第２実施例において同第１〜第３のシールリング２１〜２３を形成するために図１２を参照して説明したデュアルダマシン配線技術を適用することができる。例えば、有底状シールリング７８を構成している底部導電層としての第２の配線層７９を形成するには、図１０において第２の配線層４５を形成するとき、最上配線層７２の底部を十分にカバーするような広さに形成する。
また、第４実施例と同様に、シールリング７１にカバー絶縁膜７６の開口部７７が内包されるように、必須設計制約として、Ｌ１＜Ｌ４、Ｌ１＜Ｌ２の関係を満足するように設定される。一方、組み立ての観点からは、Ｌ１とＬ３との関係は任意に選ぶことができる。
【００９５】
上述したように、組み立て用パッド７０を囲むように有底状シールリング７８を設けた半導体装置によれば、底部導電層としての第２の配線層７９を第２の層間絶縁膜１３に形成したことにより、この第２の層間絶縁膜１３の下方の領域を自由な領域として確保することができる。したがって、その自由な領域を配線引き回し領域等として利用することができるので、半導体チップの利用率を拡大することができ、特に高集積度のＬＳＩにおいては有効となる。また、この例のように、全体にわたって同電位の有底状シールリング７８を設けることにより、図１３の第３実施例に示したように、各シールリング２１〜２３にスリットを形成しなくとも、磁場内に配置されても誘導電流の発生を防止することができる。組み立て用パッド７０に代えて特性評価用パッドあるいは選別評価用パッドを設けた場合も同様である。
【００９６】
このように、この例の構成によっても、第４実施例において述べたのと略同様な効果を得ることができる。
加えてこの例の構成によれば、各パッドを囲むように有底状シールリングを設けたので、底部導電層の下方の領域を自由な領域として確保することができ、半導体チップの利用率を拡大することができる。
【００９７】
◇第７実施例
図２２は、この発明の第７実施例である半導体装置の構成を示す断面図である。この発明の第７実施例である半導体装置の構成が、上述の第５実施例のそれと大きく異なるところは、パッドクラック対策を講じるために有底状シールリングを設けるようにした点である。
この例の半導体装置は、図２０の第５実施例に示したように、組み立て用パッド７０が第３の配線層５９と同時に形成された外部端子層８４と接続されている構成において、図２２に示すように、組み立て用パッド７０を囲むように、有底状シールリング７８が無端状に設けられている。この有底状シールリング７８は、図２１の第６実施例におけるそれと略同様に形成されている。
また、第５実施例と同様に、シールリング７１にカバー絶縁膜７６の開口部７７が内包されるように、必須設計制約として、Ｌ１＜Ｌ４、Ｌ１＜Ｌ２の関係を満足するように設定される。一方、組み立ての観点からは、Ｌ１とＬ３との関係は任意に選ぶことができる。
これ以外は、上述した第５実施例と略同様であるので、図２２において、図２０の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【００９８】
このように、この例の構成によっても、第５実施例において述べたのと略同様な効果を得ることができる。
加えてこの例の構成によれば、各パッドを囲むように有底状シールリングを設けたので、底部導電層の下方の領域を自由な領域として確保することができ、半導体チップの利用率を拡大することができる。
【００９９】
◇第８実施例
図２３は、この発明の第８実施例である半導体装置の構成を示す平面図、図２４は図２３のＤ−Ｄ矢視断面図である。この発明の第８実施例である半導体装置の構成が、上述の第４実施例のそれと大きく異なるところは、パッドクラック対策に代えてヒューズ素子クラック対策を講じるためにシールリングを設けるようにした点である。
この例の半導体装置は、図２３及び図２４に示すように、基板１の表面に複数のヒューズ素子８０が設けられた構成において、複数のヒューズ素子８０を囲むように、素子分離領域２により囲まれたＮ型拡散領域１９にそれぞれ電気的に接続されるように、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在した導電層から成るシールリング８１が無端状に設けられている。このシールリング７１は、Ｎ型拡散領域１９と電気的に接続されたコンタクト２５と、第１の配線層３１と、第１のビア配線層３８と、第２の配線層４５と、第２のビア配線層５２と、第３の配線層５９とを相互に接続することにより形成されている。このシールリング８１を形成するための具体的方法は、第１実施例において第１〜第３のシールリング２１〜２３を形成するために図９及び図１０を参照して説明したシングルダマシン配線技術、あるいは第２実施例において同第１〜第３のシールリング２１〜２３を形成するために図１２を参照して説明したデュアルダマシン配線技術を適用することができる。
【０１００】
複数のヒューズ素子８０は、膜厚が２０〜３０ｎｍのチタン窒化膜、銅系金属又はアルミニウム系金属から成り、シリコン酸化膜等から成る第６の層間絶縁膜８２上に形成されて、第６の層間絶縁膜８２内に形成されたコンタクト８３を介して、第５の層間絶縁膜１６内に形成された外部端子層８４と電気的に接続されている。外部端子層８４は、第３の配線層５９を形成する工程と同時に形成される。そして、ヒューズ素子８０は、シリコン酸化膜、シリコン窒化膜等から成る第１のカバー絶縁膜８６を介して、ポリイミド膜等から成る第２のカバー絶縁膜８７に形成された開口部７７により間接的に露出される面８０Ａに対して、後述するようなレーザトリミングが行われる。
【０１０１】
ヒューズ素子８０は、半導体装置に半導体メモリを搭載したときに、回路形成部１８内に形成されている所望の回路素子と電気的に接続されて、不良ビットの置き換えを行うために用いられ、予め複数のヒューズ素子８０が用意される。そして、不良ビットの置き換えを行う場合は、その不良ビットを構成しているヒューズ素子８０の露出面８０Ａに対してレーザトリミングを行って導電経路の一部を遮断する。このようなヒューズ素子８０に対してレーザトリミングを行う場合に、層間絶縁膜に部分的にクラック、いわゆるヒューズ素子クラックが発生し易くなっている。そして、前述したような組み立て用パッド７０等におけるパッドクラックの場合と同様に、ダイシング面から水分等が浸入した場合に、ヒューズ素子クラック個所からその水分等が浸入するようになるので、耐湿性が低下する。したがって、ヒューズ素子クラック対策を講じることが必要になっていた。
ここで、シールリング８１に第２のカバー絶縁膜８７の開口部７７が内包されるように、必須設計制約として、第２のカバー絶縁膜８７の開口底部内寸法Ｌ５＜シールリング８１の内寸法Ｌ６、の関係を満足するように設定される。
【０１０２】
上述したように、複数のヒューズ素子８０を囲むようにシールリング８１を設けた半導体装置によれば、複数のヒューズ素子８０の露出面８０Ａに対して第１のカバー絶縁膜８６を介してレーザトリミングが行われてヒューズ素子クラックが発生しても、ダイシング面から水分等が浸入した場合に、シールリング８１の存在により内部方向への水分等の浸入を阻止することができる。
【０１０３】
このように、この例の半導体装置によれば、複数のヒューズ素子８０を囲むように、素子分離領域２により囲まれたＮ型拡散領域１９にそれぞれ接続されるように、第１〜第５の層間絶縁膜８、１１、１３、１５、１６の膜厚方向に延在した導電層から成るシールリング８が設けられているので、ヒューズ素子クラックが発生しても、シールリング８１の存在により内部方向への水分等の浸入を阻止することができる。
したがって、複数のヒューズ素子を設けた構成において、ヒューズ素子クラックが発生しても十分に耐湿性を向上させることができる。
【０１０４】
◇第９実施例
図２５は、この発明の第９実施例である半導体装置の構成を示す断面図である。この発明の第９実施例である半導体装置の構成が、上述の第８実施例のそれと大きく異なるところは、ヒューズ素子クラック対策を講じるために有底状シールリングを設けるようにして点である。
この例の半導体装置は、図２４の第８実施例に示したように、複数のヒューズ素子８０が設けられた構成において、図２５に示すように、複数のヒューズ素子８０を囲むように、有底状シールリング８５が無端状に設けられている。この有底状シールリング８５は、図２１の第６実施例におけるそれと略同様に形成されている。
また、シールリング８１に第２のカバー絶縁膜８７の開口部７７が内包されるように、必須設計制約として、Ｌ５＜Ｌ６の関係を満足するように設定される。
【０１０５】
このように、この例の構成によっても、第８実施例において述べたのと略同様な効果を得ることができる。
加えてこの例の構成によれば、複数のヒューズ素子を囲むように有底状シールリングを設けたので、底部導電層の下方の領域を自由な領域として確保することができ、半導体チップの利用率を拡大することができる。
【０１０６】
◇第１０実施例
図２６は、この発明の第１０実施例である半導体装置の構成を示す断面図である。この発明の第１０実施例である半導体装置の構成が、上述の第８実施例のそれと大きく異なるところは、シールリングに対してヒューズ素子の配置を変更するようにした点である。
この例の半導体装置は、図２４の第８実施例に示したように、複数のヒューズ素子８０がシールリング８１により囲まれている構成において、図２６に示すように、ヒューズ素子８０の両電極としてのコンタクト８８は、シールリング８１を構成している第３の配線層５９とは分離して形成されている。すなわち、第３の配線層５９とは第７の間絶縁膜８９を介して分離された第６の層間絶縁膜８２にコンタクト８８が形成されている。これによって、第５の層間絶縁膜１６に上記両電極としてのコンタクト８８をビア配線により形成する必要がないので、製造工程を削減でき、コストダウンに寄与することができる。
これ以外は、上述した第８実施例と略同様であるので、図２６において、図２４の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【０１０７】
このように、この例の構成によっても、第８実施例において述べたのと略同様な効果を得ることができる。
加えてこの例の構成によれば、複数のヒューズ素子をシールリングとは分離して形成することができるので、工程削減を図ることができる。
【０１０８】
◇第１１実施例
図２７は、この発明の第１１実施例である半導体装置の構成を示す断面図である。この発明の第１１実施例である半導体装置の構成が、上述の第９実施例のそれと大きく異なるところは、シールリングに対してヒューズ素子の配置を変更するようにした点である。
この例の半導体装置は、図２５の第９実施例に示したように、複数のヒューズ素子８０が有底状シールリング８５により囲まれている構成において、ヒューズ素子８０の両電極としてのコンタクト８８は、シールリング８１を構成している第３の配線層５９とは分離して形成されている。すなわち、第３の配線層５９とは第７の間絶縁膜８９を介して分離された第６の層間絶縁膜８２にコンタクト８８が形成されている。これによって、第５の層間絶縁膜１６に上記両電極としてのコンタクト８８をビア配線により形成する必要がないので、製造工程を削減でき、コストダウンに寄与することができる。
これ以外は、上述した第９実施例と略同様であるので、図２７において、図２５の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【０１０９】
このように、この例の構成によっても、第９実施例において述べたのと略同様な効果を得ることができる。
加えてこの例の構成によれば、複数のヒューズ素子をシールリングとは独立して形成することができるので、工程削減を図ることができる。
【０１１０】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば第１実施例ではシールリングを３つ設けた例で説明したがこれに限らず、シールリングは少なくとも２つ設けられていればよい。また、第３実施例ではスリットを形成したシールリングを３つ設けた例で説明したが、このシールリングは少なくとも２つ設けられていればよい。すなわち、スリットを形成したシールリングを２つ設けておけば、２つのシールリングのスリットの形成位置が相互にずれるように形成しておく限り、外側あるいは内側のシールリングのスリットに隣接した位置には必ず内側あるいは外側のシールリングが存在しているので、ダイシング面から水分等が浸入しても浸入経路の距離を十分に稼ぐことができるため、十分に耐湿性を向上させることができる。
【０１１１】
また、第１実施例ではシングルダマシン技術を用いて製造した例を、第２実施例ではデュアルダマシン技術を用いて製造した例を示したが、これらに限らずシングルダマシン技術とデュアルダマシン技術とを組み合わせて製造することができる。この場合は、第１の配線層をシングルダマシン技術を用いて製造し、第２の配線層以降はシングルダマシン技術あるいはデュアルダマシン技術のいずれかを選択して製造することが望ましい。例えば、第２の配線層をシングルダマシン技術を用いて、第３の配線層をデュアルダマシン技術を用いてそれぞれ製造するようにする。また、第３実施例においても、シングルダマシン技術あるいはデュアルダマシン技術を用いて、さらには上述のように両者を組み合わせて製造することもできる。これは、第４〜第１１実施例においても同様である。また、第４〜第１１実施例において、シールリングあるいは有底状シールリングは複数設けるようにしてもよい。
【０１１２】
また、各実施例ではシールリングあるいは有底状シールリングを構成する導電層としては銅を用いる例で説明したがこれに限らず、銅を主成分としてこれに錫（Ｓｎ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、鉛（Ｐｂ）、アルミニウム、シリコン、チタン等の他の材料を微量含有した銅系金属を用いるようにしてもよい。また、各実施例では第１〜第５の５層にわたる層間絶縁膜を形成してそれぞれに導電層を形成してシールリングを設ける例で説明したが、６層以上の層間絶縁膜を形成する場合でも適用することができる。また、各実施例では層間絶縁膜の主要部を構成している低誘電率膜としてＳｉＬＫを用いる例で説明したがこれに限らず、ＭＳＱ（Ｍｅｔｈｙｌ−ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜、ＨＳＱ（Ｈｙｄｒｏｇｅｎ−ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜、あるいはＬ−Ｏｘ（Ｌａｄｄｅｒ−ｏｘｉｄｅ：ＮＥＣ社の登録商標）等の他の誘電膜を用いてもよい。また、層間絶縁膜としてはシリコン酸化膜あるいはシリコン窒化膜を用いる例に限らず、ＢＳＧ（Ｂｒｏｎ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等の他の絶縁膜を用いることもできる。また、第２の銅の拡散防止膜としてはシリコン窒化膜に例をあげて説明したがこれに限らず、シリコン炭化膜（ＳｉＣ）、シリコン炭窒化膜（ＳｉＣＮ）のようなＳｉＣ系膜等の他の膜を用いることができる。また、フォトリソグラフィ技術によるパターン形成技術に限らずに、ＥＢ（エレクトロンビーム）リソグラフィ技術等の他のリソグラフィ技術を用いることができる。また、シールリングを接続する拡散領域の導電型はＮ型、Ｐ型のいずれでもよい。
【０１１３】
【発明の効果】
以上説明したように、この発明の半導体装置によれば、複数の層間絶縁膜にはそれぞれ回路形成部を囲むように半導体チップの外周に沿って配線溝が形成されて、各配線溝内には第１の銅の拡散防止膜を介して銅又は銅を主成分とする導電層が埋設され、かつ導電層は互いが接続されるように埋設され、複数の層間絶縁膜の相互間には第１の銅の拡散防止膜と接続されるように第２の銅の拡散防止膜が形成されているので、ダイシング面から水分等が浸入しても第１及び第２の銅の拡散防止膜の存在により内部方向への水分等の浸入を阻止することができる。また、この発明の半導体装置によれば、回路形成部を囲むように半導体チップの外周に沿って、素子分離領域により囲まれた拡散領域にそれぞれ電気的に接続されるように、各層間絶縁膜の膜厚方向に延在した導電層から成る複数本のシールリングが相互に絶縁されて設けられているので、ダイシング面から水分等が浸入しても複数本のシールリングの存在により内部方向への水分等の浸入を阻止することができる。
また、この発明の半導体装置によれば、各シールリングにスリットが形成されているので、磁場内に配置されても電流は誘起されない。
また、この発明の半導体装置の製造方法によれば、ダマシン配線技術を用いることにより回路形成部に多層配線を形成する工程と同時に、複数のシールリングを形成することができるので、コストアップを伴うことなく簡単にシールリングを設けることができる。
したがって、回路形成部を囲むシールリングを設けた構成において、十分に耐湿性を向上させ、あるいは、シールリングに誘導電流を発生させるのを防止することができる。
また、この発明の半導体装置によれば、組み立て用パッド、特性評価用パッドあるいは選別評価用パッドを設けた構成において、各パッドを囲むようにシールリングあるいは有底状シールリングを設けたので、パッドクラックが発生しても、ダイシング面から水分等が浸入した場合に、シールリングの存在により内部方向への水分等の浸入を阻止することができる。
また、この発明の半導体装置によれば、不良回路素子の置き換えを行う複数のヒューズ素子を設けた構成において、複数のヒューズ素子を囲むようにシールリングあるいは有底状シールリングを設けたので、ヒューズ素子クラックが発生しても、ダイシング面から水分等が浸入した場合に、シールリングの存在により内部方向への水分等の浸入を阻止することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】同半導体装置のシールリングをシングルダマシン配線技術を用いて製造した具体的な構成を示す断面図である。
【図４】同半導体装置のシールリングの動作を概略的に示す図である。
【図５】同半導体装置においてダイシング面から水分等が侵入する状況を示す断面図である。
【図６】同半導体装置においてダイシング面から水分等が侵入する状況を示す断面図である。
【図７】同半導体装置を水分含有雰囲気内で加圧試験を施した結果を概略的に示す図である。
【図８】同半導体装置の寿命試験結果を示す図である。
【図９】同半導体装置のシールリングをシングルダマシン技術を用いて製造する方法を工程順に示す工程図である。
【図１０】同半導体装置のシールリングをシングルダマシン技術を用いて製造する方法を工程順に示す工程図である。
【図１１】この発明の第２実施例である半導体装置のシールリングをデュアルダマシン配線技術を用いて製造した具体的な構成を示す断面図である。
【図１２】同半導体装置のシールリングをデュアルダマシン技術を用いて製造する方法の主要部を工程順に示す工程図である。
【図１３】この発明の第３実施例である半導体装置の構成を示す平面図である。
【図１４】図１３のＢ−Ｂ矢視断面図である。
【図１５】同半導体装置においてダイシング面から水分等が侵入する状況を示す平面図である。
【図１６】同半導体装置のシールリングのスリットをダマシン技術を用いて製造する方法を工程順に示す工程図である。
【図１７】同半導体装置のシールリングのスリットをダマシン技術を用いて製造する方法を工程順に示す工程図である。
【図１８】この発明の第４実施例である半導体装置の構成を示す平面図である。
【図１９】図１８のＣ−Ｃ矢視断面図である。
【図２０】この発明の第５実施例である半導体装置の構成を示す断面図である。
【図２１】この発明の第６実施例である半導体装置の構成を示す断面図である。
【図２２】この発明の第７実施例である半導体装置の構成を示す断面図である。
【図２３】この発明の第８実施例である半導体装置の構成を示す平面図である。
【図２４】図２０のＤ−Ｄ矢視断面図である。
【図２５】この発明の第９実施例である半導体装置の構成を示す断面図である。
【図２６】この発明の第１０実施例である半導体装置の構成を示す断面図である。
【図２７】この発明の第１１実施例である半導体装置の構成を示す断面図である。
【図２８】従来の半導体装置の構成を示す断面図である。
【図２９】従来の半導体装置の問題点を概略的に示す図である。
【図３０】従来の半導体装置の問題点を概略的に示す図である。
【符号の説明】
１      半導体基板
２      素子分離領域
３、４、１９      拡散領域
５      ゲート部
６      絶縁保護膜
７（７Ａ〜７Ｃ）      回路形成部のコンタクト
Ｔｒ      ＮチャネルＭＯＳ型トランジスタ
８      第１の層間絶縁膜
９（９Ａ〜９Ｃ）      第１の配線層
１０      半導体チップ
１１      第２の層間絶縁膜（第１のビア層間絶縁膜）
１２      ビア配線層
１３      第３の層間絶縁膜
１４      第２の配線層
１５      第４の層間絶縁膜（第２のビア層間絶縁膜）
１６      第５の層間絶縁膜
１７      パッシベーション膜
１８      回路形成部
２０      ダイシング面
２１      第１のシールリング
２２      第２のシールリング
２３      第３のシールリング
２１Ａ〜２３Ａ      スリット
２４、７５      コンタクトホール
２５、８３、８８      コンタクト
２６、３２、３９、４６、５３、６０、６３      シリコン窒化膜
２７、３４、４１、４８、５５、６１、６２      シリコン酸化膜
２８、４２、５６      トレンチ（配線溝）
２９、３６、４３、５０、５７、７３      バリアメタル
３０、３７、４４、５１、５８      銅層
３１      第１の配線層
３３、４０、４７、５４      低誘電率膜
３５、４９      ビアホール（ビア配線溝）
３８      第１のビア配線層
４５      第２の配線層
５２      第２のビア配線層
５９      第３の配線層
６４〜６６      矢印
６７    水分等の侵入経路
７０      組み立て用パッド
７０Ａ      組み立て用パッドの露出面
７１、８１      シールリング
７２      最上配線層
７４      絶縁膜
７６、８６、８７      カバー絶縁膜
７７      開口部
７８、８５      有底状シールリング
７９      第２の配線層（底部配線層）
８０      ヒューズ素子
８０Ａ      ヒューズ素子の間接的な露出面
８２      第６の層間絶縁膜
８４      外部端子層
７６、８６、８７      カバー絶縁膜
８９      第７の層間絶縁膜
【図１】
2004297022.tif 000003
【図２】
2004297022.tif 000004
【図３】
2004297022.tif 000005
【図４】
2004297022.tif 000006
【図５】
2004297022.tif 000007
【図６】
2004297022.tif 000008
【図７】
2004297022.tif 000009
【図８】
2004297022.tif 000010
【図９】
2004297022.tif 000011
【図１０】
2004297022.tif 000012
【図１１】
2004297022.tif 000013
【図１２】
2004297022.tif 000014
【図１３】
2004297022.tif 000015
【図１４】
2004297022.tif 000016
【図１５】
2004297022.tif 000017
【図１６】
2004297022.tif 000018
【図１７】
2004297022.tif 000019
【図１８】
2004297022.tif 000020
【図１９】
2004297022.tif 000021
【図２０】
2004297022.tif 000022
【図２１】
2004297022.tif 000023
【図２２】
2004297022.tif 000024
【図２３】
2004297022.tif 000025
【図２４】
2004297022.tif 000026
【図２５】
2004297022.tif 000027
【図２６】
2004297022.tif 000028
【図２７】
2004297022.tif 000029
【図２８】
2004297022.tif 000030
【図２９】
2004297022.tif 000031
【図３０】
2004297022.tif 000032