(57)【要約】【課題】本発明の目的はスリープモードからアクティブモードに切り替わる時にスリープモード以前の状態を保存できるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路を提供する。【解決手段】本発明はＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路に係り、マスターラッチ部３１０とスレーブラッチ部３２０を備えて内部クロック信号の制御の下で入力データを受信してラッチして出力するＭＴＣＭＯＳフリップ・フロップ回路において、スリープモード時にマスターラッチ回路３１４の入力端子におけるデータの状態をスレーブラッチ回路３２４の入力端子におけるデータが反転された状態と同一の状態にして保存することによって、スリープモードからアクティブモードに切り替わる時にフリップ・フロップ回路の出力がスリープモードに入る直前の状態を維持していることを特徴とする。【選択図】図３
2004159338.tif 000002
【特許請求の範囲】
【請求項１】
内部クロック信号の制御の下で入力データを受信してラッチして出力するマスターラッチ回路及びスレーブラッチ回路を備え、
スリープモード時のマスターラッチ回路の入力端子におけるデータの状態をスレーブラッチ回路の入力端子におけるデータが反転された状態と同一の状態にして保存することによって、スリープモードからアクティブモードに切り替わる時にフリップ・フロップ回路の出力がスリープモードに入る直前の状態を維持していることを特徴とするＭＴＣＭＯＳフリップ・フロップ回路。
【請求項２】
前記ＭＴＣＭＯＳフリップ・フロップ回路は、
仮想接地と接地との間に連結されて、スリープモード時にはスリープモード制御信号によりオンされてアクティブモード時には前記スリープモード制御信号によりオフされるスイッチングトランジスタを備えることを特徴とする請求項１に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項３】
前記ＭＴＣＭＯＳフリップ・フロップ回路は、
反転スリープモード制御信号の制御の下で前記スレーブラッチ回路の入力端子におけるデータを受信して反転させて前記マスターラッチ回路の入力端子に伝達するデータ保存フィードバック回路を備えてスリープモードからアクティブモードに切り替わる時にフリップ・フロップ回路の出力がスリープモードに入る直前の状態を維持していることを特徴とする請求項１に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項４】
前記データ保存フィードバック回路は、
前記反転スリープモード制御信号を受信して反転させる第１インバータと、
電源電圧に連結されたソース端子と前記第１インバータの出力信号が印加されるゲート端子を有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレイン端子に連結されたソース端子と前記スレーブラッチ回路の入力端子に連結されてフィードバック入力信号を受信するゲート端子と前記マスターラッチ回路の入力端子に連結されてフィードバック出力信号が出力されるドレイン端子を有する第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレイン端子に連結されたドレイン端子と前記第２ＰＭＯＳトランジスタのゲート端子に連結されたゲート端子を有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソース端子に連結されたドレイン端子と反転スリープモード制御信号が印加されるゲート端子と接地に連結されたソース端子を有する第２ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項３に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項５】
前記マスターラッチ部は、相対的に高い閾値電圧を有するトランジスタで構成されて前記スレーブラッチ部は相対的に低い閾値電圧を有するトランジスタで構成されることを特徴とする請求項１に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項６】
前記内部クロック信号は、
スリープモード時には外部クロック信号によって振動しなくて、アクティブモード時には前記外部クロック信号に応答して振動することを特徴とする請求項１または２に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項７】
前記ＭＴＣＭＯＳフリップ・フロップ回路は、
スリープモード時には外部クロック信号に関係がなく前記クロック信号をロー状態に維持してアクティブモード時には前記外部クロック信号が反転された信号を前記内部クロック信号として出力するスリープモード制御回路を備えることを特徴とする請求項１または２に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項８】
前記スリープモード制御回路は、
電源電圧に連結されたソース端子と反転スリープモード制御信号を受信するゲート端子を有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレイン端子に連結されたソース端子と外部クロック信号を受信するゲート端子と第１ノードに連結されたドレイン端子を有する第２ＰＭＯＳトランジスタと、
前記第１ノードに連結されたドレイン端子と前記外部クロック信号を受信するゲート端子と接地に連結されたソース端子を有する第１ＮＭＯＳトランジスタと、
前記第１ノードに連結されたドレイン端子と前記反転スリープモード制御信号を受信するゲート端子と接地に連結されたソース端子を有する第２ＮＭＯＳトランジスタを備えて、前記第１ノードで前記内部クロック信号を発生させることを特徴とする請求項７に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項９】
前記第１ＰＭＯＳトランジスタは、相対的に高い閾値電圧を有するトランジスタであって、前記第２ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは相対的に低い閾値電圧を有するトランジスタであることを特徴とする請求項８に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１０】
外部クロック信号と反転スリープモード制御信号を受信して内部クロック信号を発生させるスリープモード制御回路と、
フリップ・フロップ入力データを受信して反転させる第１インバータと、
前記内部クロック信号と反転内部クロック信号の制御の下で前記第１インバータの出力信号を受信して第１ノードに伝達するマスターラッチゲートと、
前記マスターラッチゲートの出力信号を受信してラッチして第２ノードに出力するマスターラッチ回路と、
前記内部クロック信号と前記反転内部クロック信号の制御の下で前記第２ノードの信号を受信して第３ノードに伝達するスレーブラッチゲートと、
前記スレーブラッチゲートの出力信号を受信してラッチして第４ノードに出力するマスターラッチ回路と、
前記反転スリープモード制御信号の制御の下で前記第３ノードからフィードバック入力信号を受信して前記第１ノードにフィードバック出力信号を発生させるデータ保存フィードバック回路と、
を備えることを特徴とするＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１１】
前記ＭＴＣＭＯＳフリップ・フロップ回路は、
仮想接地と接地との間に連結されて、スリープモード時にはスリープモード制御信号によりオンされてアクティブモード時には前記スリープモード制御信号によりオフされるスイッチングトランジスタをさらに備えることを特徴とする請求項１０に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１２】
前記ＭＴＣＭＯＳフリップ・フロップ回路は、
前記スレーブラッチ回路の出力信号を受信して反転させてバッファーリングしてフリップ・フロップ出力信号を発生させるバッファー回路をさらに備えることを特徴とする請求項１０に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１３】
前記データ保存フィードバック回路は、
前記反転スリープモード制御信号を受信して反転させる第１インバータと、
電源電圧に連結されたソース端子と前記第１インバータの出力信号が印加されるゲート端子を有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレイン端子に連結されたソース端子と前記スレーブラッチ回路の入力端子に連結されてフィードバック入力信号を受信するゲート端子と前記マスターラッチ回路の入力端子に連結されてフィードバック出力信号が出力されるドレイン端子を有する第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレイン端子に連結されたドレイン端子と前記第２ＰＭＯＳトランジスタのゲート端子に連結されたゲート端子を有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソース端子に連結されたドレイン端子と反転スリープモード制御信号が印加されるゲート端子と接地に連結されたソース端子を有する第２ＮＭＯＳトランジスタを備えることを特徴とする請求項１０に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１４】
前記スリープモード制御回路は、
電源電圧に連結されたソース端子と前記反転スリープモード制御信号を受信するゲート端子を有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレイン端子に連結されたソース端子と前記外部クロック信号を受信するゲート端子と第５ノードに連結されたドレイン端子を有する第２ＰＭＯＳトランジスタと、
前記第５ノードに連結されたドレイン端子と前記外部クロック信号を受信するゲート端子と接地に連結されたソース端子を有する第１ＮＭＯＳトランジスタと、
前記第５ノードに連結されたドレイン端子と前記反転スリープモード制御信号を受信するゲート端子と接地に連結されたソース端子を有する第２ＮＭＯＳトランジスタを備えて、前記第５ノードで前記内部クロック信号を発生させることを特徴とする請求項１０に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１５】
前記マスターラッチゲートは、
相対的に高い閾値電圧を有するトランジスタで構成された第１伝達ゲートであって前記内部クロック信号がハイ状態の時にオンされることを特徴とする請求項１１に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１６】
前記マスターラッチ回路は、
前記第１ノードの信号を受信して反転させて前記第２ノードに出力する第２インバータと、
前記第２ノードの信号を受信して反転させる第３インバータと、
前記内部クロック信号と前記反転内部クロック信号の制御の下で前記第３インバータの出力信号を受信して前記第１ノードに伝達する第２伝達ゲートを備えることを特徴とする請求項１１に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１７】
前記第２伝達ゲートは、
前記内部クロック信号がロー状態の時にオンされることを特徴とする請求項１６に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１８】
前記第２伝達ゲートと前記第２インバータと前記第３インバータは、相対的に高い閾値電圧を有するトランジスタで構成されたことを特徴とする請求項１６に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項１９】
前記スレーブラッチゲートは、
相対的に低い閾値電圧を有するトランジスタで構成された第３伝達ゲートであって前記内部クロック信号がハイ状態の時にオンされることを特徴とする請求項１０に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項２０】
前記スレーブラッチ回路は、
前記第３ノードの信号を受信して反転させて前記第４ノードに出力する第４インバータと、
前記第４ノードの信号を受信して反転させる第５インバータと、
前記内部クロック信号と前記反転内部クロック信号の制御の下で前記第５インバータの出力信号を受信して前記第３ノードに伝達する第４伝達ゲートを備えることを特徴とする請求項１０に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項２１】
前記第４伝達ゲートは、
前記内部クロック信号がハイ状態の時にオンされることを特徴とする請求項２０に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【請求項２２】
前記第２伝達ゲートは、相対的に高い閾値電圧を有するトランジスタで構成されて前記第４インバータと前記第５インバータは相対的に低い閾値電圧を有するトランジスタで構成されたことを特徴とする請求項２０に記載のＭＴＣＭＯＳフリップ・フロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路に係り、特にスリープモードからアクティブモードに切り替わる時にスリープモード以前の状態を保存できるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路に関する。
【背景技術】
【０００２】
ＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術は、図１に示したように、電源電圧（または接地電圧）と論理回路１０との間にＶｔｈ（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ；閾値電圧）が比較的高いＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（ＭＰ１またはＭＮ１）を直列に連結されて、アクティブモード（ａｃｔｉｖｅ  ｍｏｄｅ；ｐｏｗｅｒ  ｏｎ）ではＭＯＳトランジスタ（ＭＰ１またはＭＮ１）をオンさせて電源電圧（または接地電圧）を閾値電圧Ｖｔｈが比較的低い論理回路１０に供給することによって論理回路の動作速度を向上させて、スリープモード（ｓｌｅｅｐ  ｍｏｄｅ；ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ）ではＭＯＳトランジスタをオフさせて論理回路に電源電圧（または接地電圧）を遮断することによって論理回路の漏れ電流やサブスレショルド電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ、ｓｕｂ−ｔｈｒｅｓｈｏｌｄ  ｃｕｒｒｅｎｔ）を減らす技術である。ＭＴＣＭＯＳ技術は、特にアクティブモードにある時間よりスリープモードにある時間がはるかに長い携帯機器用ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）チップの消費電力を減らすことに非常に有用である。しかし、ＭＴＣＭＯＳ技術はパワーオフ時、すなわちスリープモードで論理回路のラッチ（ｌａｔｃｈ）やフリップ・フロップに貯蔵されているデータが失われるという問題があった。ＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路でスリープモード時にデータが失われるという問題を解決した様々な回路が発表された。図２はスリープモードでデータを保存できる従来のＤ型フリップ・フロップ回路を示す図面である（例えば、非特許文献１参照。）。図２に示されたＤ型フリップ・フロップ回路はデータ保存回路（ｄａｔａ  ｋｅｅｐｅｒ）２３０を備えてスリープモードでデータ保存回路２３０にデータを貯蔵したあとでアクティブモードに戻るとデータ保存回路２３０に貯蔵されたデータをマスターラッチ部２１０とスレーブラッチ部２２０に伝達することによってフリップ・フロップの出力ＯＵＴは以前の状態を維持することができる。図２の回路で論理回路部分２１０、２２０は動作速度を速くするために相対的に低い閾値電圧を有するトランジスタ（ｌｏｗ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）を用いて、データ保存回路２３０は漏れ電流を減らすために相対的に高い閾値電圧を有するトランジスタ（ｈｉｇｈ−Ｖｔｈ Ｔｒａｎｓｉｓｔｏｒ）を用いる。また、データ保存回路２３０はスリープモードにおいても動作をしなければならないので直接電源電圧と接地に連結される。
【０００３】
ところが、図２に示したような従来のＤ型フリップ・フロップ回路では、データを保存するためにデータ保存回路２３０を追加的に挿入しなければならないという問題があり、また、スリープモードからアクティブモードに切り替わる時に以前のクロック信号とデータとの相互関係によってデータのリード（ｒｅａｄ）／ライト（ｗｒｉｔｅ）動作を制御するためにデータ維持制御信号Ｂ１、Ｂ１Ｂ、Ｂ２、Ｂ２Ｂを用いなければならず、これらのデータ維持制御信号を制御するための制御回路を回路設計段階のトップレベル（ｔｏｐ  ｌｅｖｅｌ）で具現しなければならないという難しさがある。
【非特許文献１】Ｓａｔｏｓｈｉ Ｓｈｉｇｅｍａｔｓｕ、ＩＥＥＥ ＪＯＵＲＮＡＬ ｏｆ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴ、１９９７年、Ｖｏｌ．３２、ＮＯ．６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明によるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路は、上述したような問題点を解決するために既存のフリップ・フロップ回路にフィードバック回路を追加することによってスリープモード制御信号だけを用いてスリープモードからアクティブモードに切り替わる時にスリープモード以前の状態を保存できる。
【０００５】
本発明の目的は、スリープモードからアクティブモードに切り替わる時にスリープモード以前の状態を保存できるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明によるＭＴＣＭＯＳフリップ・フロップ回路は、マスターラッチ部とスレーブラッチ部を備えて内部クロック信号の制御の下で入力データを受信してラッチして出力するＭＴＣＭＯＳフリップ・フロップ回路において、スリープモード時にマスターラッチ回路の入力端子におけるデータの状態をスレーブラッチ回路の入力端子におけるデータが反転された状態と同一の状態にして保存することによって、スリープモードからアクティブモードに切り替わる時にフリップ・フロップ回路の出力がスリープモードに入る直前の状態を維持していることを特徴とする。
【０００７】
本発明によるＭＴＣＭＯＳフリップ・フロップ回路は、仮想接地と接地間に連結されてスリープモード時にはスリープモード制御信号によりオンされてアクティブモード時には前記スリープモード制御信号によりオフされるスイッチングトランジスタを備えることを特徴とする。
【０００８】
本発明によるＭＴＣＭＯＳフリップ・フロップ回路は、反転スリープモード制御信号の制御の下で前記スレーブラッチ回路の入力端子におけるデータを受信して反転させて前記マスターラッチ回路の入力端子に伝達するデータ保存フィードバック回路を備えてスリープモードからアクティブモードに切り替わる時にフリップ・フロップ回路の出力がスリープモードに入る直前の状態を維持していることを特徴とする。
【０００９】
前記データ保存フィードバック回路は、前記反転スリープモード制御信号を受信して反転させる第１インバータ、電源電圧に連結されたソース端子と前記第１インバータの出力信号が印加されるゲート端子を有する第１ＰＭＯＳトランジスタ、前記第１ＰＭＯＳトランジスタのドレイン端子に連結されたソース端子と前記スレーブラッチ回路の入力端子に連結されてフィードバック入力信号を受信するゲート端子と前記マスターラッチ回路の入力端子に連結されてフィードバック出力信号が出力されるドレイン端子を有する第２ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタのドレイン端子に連結されたドレイン端子と前記第２ＰＭＯＳトランジスタのゲート端子に連結されたゲート端子を有する第１ＮＭＯＳトランジスタ、及び前記第１ＮＭＯＳトランジスタのソース端子に連結されたドレイン端子と反転スリープモード制御信号が印加されるゲート端子と接地に連結されたソース端子を有する第２ＮＭＯＳトランジスタを備えることを特徴とする。
【００１０】
前記マスターラッチ部は、相対的に高い閾値電圧を有するトランジスタ（ｈｉｇｈ−Ｖｔｈ Ｔｒａｎｓｉｓｔｏｒ）で構成されて前記スレーブラッチ部は相対的に低い閾値電圧を有するトランジスタ（ｌｏｗ− Ｖｔｈ Ｔｒａｎｓｉｓｔｏｒ）で構成されることを特徴とする。
【００１１】
本発明によるＭＴＣＭＯＳフリップ・フロップ回路は、スリープモード時には外部クロック信号に関係がなく前記クロック信号をロー状態に維持してアクティブモード時には前記外部クロック信号が反転された信号を前記内部クロック信号として出力するスリープモード制御回路を備えることを特徴とする。
【００１２】
前記スリープモード制御回路は、電源電圧に連結されたソース端子と反転スリープモード制御信号を受信するゲート端子を有する第１ＰＭＯＳトランジスタ、前記第１ＰＭＯＳトランジスタのドレイン端子に連結されたソース端子と外部クロック信号を受信するゲート端子と第１ノードに連結されたドレイン端子を有する第２ＰＭＯＳトランジスタ、前記第１ノードに連結されたドレイン端子と前記外部クロック信号を受信するゲート端子と接地に連結されたソース端子を有する第１ＮＭＯＳトランジスタ、及び前記第１ノードに連結されたドレイン端子と前記反転スリープモード制御信号を受信するゲート端子と接地に連結されたソース端子を有する第２ＮＭＯＳトランジスタを備えて、前記第１ノードで前記内部クロック信号を発生させることを特徴とする。
【００１３】
前記第１ＰＭＯＳトランジスタは、相対的に高い閾値電圧を有するトランジスタ（ｈｉｇｈ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）であって、前記第２ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは相対的に低い閾値電圧を有するトランジスタ（ｌｏｗ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）であることを特徴とする。
【発明の効果】
【００１４】
本発明によるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路によれば、既存のフリップ・フロップ回路にフィードバック回路を追加することによってスリープモード制御信号だけを用いてスリープモードからアクティブモードに切り替わる時にスリープモード以前の状態を保存できる。また、本発明によるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路では相対的に低い閾値電圧を有するトランジスタ（ｌｏｗ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）を用いた従来のフリップ・フロップ回路や相対的に高い閾値電圧を有するトランジスタ（ｈｉｇｈ−Ｖｔｈ Ｔｒａｎｓｉｓｔｏｒ）を用いた従来のフリップ・フロップ回路に比べて動作速度は若干遅い反面、漏れ電流は非常に小さい。
【発明を実施するための最良の形態】
【００１５】
以下、添付された図面を参照しながら本発明の好適な実施の形態によるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路について説明する。
【００１６】
図３は、スリープモードでデータを保存できる本発明の好適な一実施形態によるＭＴＣＭＯＳフリップ・フロップ回路を示す図面である。図４は図３の回路におけるインバータを等価的にトランジスタで示した図面である。図４（ａ）は、高い閾値電圧（高閾値電圧）を各々有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成されたＣＭＯＳインバータを示し、図４（ｂ）は、図４（ａ）で示したトランジスタよりも低い閾値電圧（低閾値電圧）を各々有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成されたＣＭＯＳインバータを示す。図５は図３の回路における仮想接地（ｖｉｒｔｕａｌ  ｇｒｏｕｎｄ；ＶＧＮＤ）と接地ＧＮＤとの間に連結されるＮＭＯＳトランジスタを示す図面である。図３には仮想接地ＶＧＮＤが表示されていないが、例えば、インバータＩＮＶ３１、ＩＮＶ３５、ＩＮＶ３６、ＩＮＶ３７、ＩＮＶ３８は、図４（ｂ）に示したように仮想接地ＶＧＮＤに連結されていて、仮想接地ＶＧＮＤと接地ＧＮＤとの間には図５に示したようにスイッチングトランジスタが連結されている。
【００１７】
図３に示した本発明の好適な一実施形態によるＭＴＣＭＯＳフリップ・フロップ回路は、外部クロック信号ＣＬＫと反転スリープモード制御信号ＳＣＢを受信して内部クロック信号ＣＫを発生させるスリープモード制御回路３３０、フリップ・フロップの入力信号Ｄを受信して反転させるインバータＩＮＶ３１、内部クロック信号ＣＫを受信して反転させて反転内部クロック信号ＣＫＮを発生させるインバータＩＮＶ３２、内部クロック信号ＣＫと反転内部クロック信号ＣＫＮの制御の下でインバータＩＮＶ３１の出力信号を受信してラッチしてノードＮ２に出力するマスターラッチ部３１０、ノードＮ２の信号を受信してラッチしてノードＮ４に出力するスレーブラッチ部３２０、反転スリープモード制御信号ＳＣＢの制御の下でノードＮ３からフィードバック入力信号ＦＢＩを受信してノードＮ１にフィードバック出力信号ＦＢＯを発生させるデータ保存フィードバック回路（ｄａｔａ  ｒｅｔｅｎｔｉｏｎ  ｆｅｅｄｂａｃｋ  ｃｉｒｃｕｉｔ）３４０、及びバッファー部３５０を備える。
【００１８】
スリープモード制御回路３３０は、電源電圧ＶＤＤに連結されたソース端子と反転スリープモード制御信号ＳＣＢを受信するゲート端子を有するＰＭＯＳ（Ｐ−ｔｙｐｅ  ＭＯＳ）トランジスタＭＰ３１、ＰＭＯＳトランジスタＭＰ３１のドレイン端子に連結されたソース端子と外部クロック信号ＣＬＫを受信するゲート端子とノードＮ５に連結されたドレイン端子を有するＰＭＯＳトランジスタＭＰ３２、ノードＮ５に連結されたドレイン端子と外部クロック信号ＣＬＫを受信するゲート端子と接地ＧＮＤに連結されたソース端子を有するＮＭＯＳトランジスタＭＮ３１、及びノードＮ５に連結されたドレイン端子と反転スリープモード制御信号ＳＣＢを受信するゲート端子と接地ＧＮＤに連結されたソース端子を有するＮＭＯＳトランジスタＭＮ３２を備えて、ノードＮ５で内部クロック信号ＣＫを発生させる。
【００１９】
マスターラッチ部３１０は、内部クロック信号ＣＫと反転内部クロック信号ＣＫＮの制御の下でインバータＩＮＶ３１の出力信号を受信してノードＮ１に伝達する伝達ゲートＴＧ３１で構成されたマスターラッチゲート３１２、及びマスターラッチゲート３１２の出力信号を受信してラッチしてノードＮ２に出力するマスターラッチ回路３１４を備える。
【００２０】
マスターラッチ回路３１４は、ノードＮ１の信号を受信して反転させてノードＮ２に出力するインバータＩＮＶ３３、ノードＮ２の信号を受信して反転させるインバータＩＮＶ３４、及び内部クロック信号ＣＫと反転内部クロック信号ＣＫＮの制御の下でインバータＩＮＶ３４の出力信号を受信してノードＮ１に伝達する伝達ゲートＴＧ３２を備える。
【００２１】
スレーブラッチ部３２０は、内部クロック信号ＣＫと反転内部クロック信号ＣＫＮの制御の下でノードＮ２の信号を受信してノードＮ３に伝達する伝達ゲートＴＧ３３で構成されたスレーブラッチゲート３２２、及びスレーブラッチゲート３２２の出力信号を受信してラッチしてノードＮ４に出力するスレーブラッチ回路３２４を備える。
【００２２】
スレーブラッチ回路３２４は、ノードＮ３の信号を受信して反転させてノードＮ４に出力するインバータＩＮＶ３５、ノードＮ４の信号を受信して反転させるインバータＩＮＶ３６、及び内部クロック信号ＣＫと反転内部クロック信号ＣＫＮの制御の下でインバータＩＮＶ３６の出力信号を受信してノードＮ３に伝達する伝達ゲートＴＧ３４を備える。
【００２３】
データ保存フィードバック回路３４０は、反転スリープモード制御信号ＳＣＢを受信して反転させるインバータＩＮＶ３９、電源電圧ＶＤＤに連結されたソース端子とインバータＩＮＶ３９の出力信号が印加されるゲート端子を有するＰＭＯＳトランジスタＭＰ３３、ＰＭＯＳトランジスタＭＰ３３のドレイン端子に連結されたソース端子とノードＮ３に連結されてフィードバック入力信号ＦＢＩを受信するゲート端子とノードＮ１に連結されてフィードバック出力信号ＦＢＯが出力されるドレイン端子を有するＰＭＯＳトランジスタＭＰ３４、ＰＭＯＳトランジスタＭＰ３４のドレイン端子に連結されたドレイン端子とＰＭＯＳトランジスタＭＰ３４のゲート端子に連結されたゲート端子を有するＮＭＯＳトランジスタＭＮ３３、及びＮＭＯＳトランジスタＭＮ３３のソース端子に連結されたドレイン端子と反転スリープモード制御信号ＳＣＢが印加されるゲート端子と接地ＧＮＤに連結されたソース端子を有するＮＭＯＳトランジスタＭＮ３４を備える。
【００２４】
バッファー部３５０は、インバータＩＮＶ３７、及びインバータＩＮＶ３８を備えて、スレーブラッチ部３２０の出力信号を受信してバッファーリングして反転された最終出力信号Ｑ、ＱＮを発生させる。
【００２５】
図３に示した本発明の好適な実施の形態においてはフリップ・フロップの動作速度が低下することを防止するためにフリップ・フロップの動作速度に大きく影響を与えるインバータＩＮＶ３１、ＩＮＶ３５、ＩＮＶ３６、ＩＮＶ３７、ＩＮＶ３８と伝達ゲートＴＧ３３は低閾値電圧トランジスタ（ｌｏｗ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）で構成した。
【００２６】
図６は、スリープモードからアクティブモードに切り替わる時に、スリープモード前の状態が保存されていることを示す図３の回路のタイミング図である。
【００２７】
以下、図３及び図６を参照しながら本発明の好適な実施の形態によるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路の動作に対して説明する。
【００２８】
図３のフリップ・フロップ回路がアクティブモードで動作をする場合、すなわちスリープモード制御信号ＳＣはハイ（ｈｉｇｈ）状態であって、反転スリープモード制御信号ＳＣＢはロー（ｌｏｗ）状態である場合、図５に示したスイッチングトランジスタＮＭＯＳがオンされて仮想接地ＶＧＮＤが接地ＧＮＤに連結されて低閾値電圧トランジスタ（ｌｏｗ−Ｖｔｈ Ｔｒａｎｓｉｓｔｏｒ）が正常に動作する。反転スリープモード制御信号ＳＣＢがロー状態であるので、図３でＰＭＯＳトランジスタＭＰ３１がターンオン（ｔｕｒｎ−ｏｎ）されてＮＭＯＳトランジスタＭＮ３２はターンオフ（ｔｕｒｎ−ｏｆｆ）状態となる。この条件でスリープモード制御回路３３０はＰＭＯＳトランジスタＭＰ３２とＮＭＯＳトランジスタＭＮ３１で構成されたインバータの機能をし、外部クロック信号ＣＬＫを反転させて内部クロック信号ＣＫを発生させる。一方、この条件でＰＭＯＳトランジスタＭＰ３３とＮＭＯＳトランジスタＭＮ３４がターンオフされるのでデータ保存フィードバック回路３４０には電源が供給されないでデータ保存フィードバック回路３４０はフリップ・フロップ回路の動作に影響を及ぼさない。
【００２９】
したがって、この条件で図３のＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路は一般的なＤ型フリップ・フロップ回路として動作し、外部クロック信号ＣＬＫの制御の下でマスターラッチ部３１０とスレーブラッチ部３２０が動作して入力信号Ｄがラッチされて出力される。
【００３０】
フリップ・フロップのデータ遷移（ｔｒａｎｓｉｔｉｏｎ）のメカニズムは次の通りである。外部クロック信号ＣＬＫがロー状態の時、伝達ゲートＴＧ３１と伝達ゲートＴＧ３４はオンされて伝達ゲートＴＧ３２と伝達ゲートＴＧ３３はオフされて入力データＤの変化がマスターラッチ部３１０のノードＮ２までだけ伝えられて、スレーブラッチ部３２０では以前の状態（ｓｔａｔｅ）のデータ値がラッチされて出力される。外部クロック信号ＣＬＫがハイ状態に変われば、伝達ゲートＴＧ３１と伝達ゲートＴＧ３４はオフされて伝達ゲートＴＧ３２と伝達ゲートＴＧ３３はオンされて外部クロック信号ＣＬＫがハイ状態に変わる前のノードＮ２の信号がマスターラッチ部３１０にラッチされて伝達ゲートＴＧ３３、インバータＩＮＶ３５、及びインバータＩＮＶ３７を通じてフリップ・フロップの出力データＱとして出力される。
【００３１】
上述したように、伝達ゲートＴＧ３１及びＴＧ３２とインバータＩＮＶ３３及びＩＮＶ３４は主にクロック信号のエッジで現在データの状態をラッチする機能を持ち、伝達ゲートＴＧ３３とインバータＩＮＶ３１、ＩＮＶ３５、ＩＮＶ３６、ＩＮＶ３７、及びＩＮＶ３８が主にフリップ・フロップの動作速度に影響を及ぼす。このために、本発明の好適な実施の形態においてはフリップ・フロップの動作速度の低下を防止するために伝達ゲートＴＧ３３とインバータＩＮＶ３１、ＩＮＶ３５、ＩＮＶ３６、ＩＮＶ３７、及びＩＮＶ３８は低閾値電圧トランジスタ（ｌｏｗ−Ｖｔｈ Ｔｒａｎｓｉｓｔｏｒ）で構成した。また、スリープモード制御回路３３０は外部クロック信号ＣＬＫを内部クロック信号ＣＫに変える機能を持ち、フリップ・フロップ回路の動作速度に影響を与えるためにＰＭＯＳトランジスタＭＰ３１だけ高閾値電圧トランジスタ（ｈｉｇｈ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）で構成してＰＭＯＳトランジスタＭＰ３２とＮＭＯＳトランジスタＭＮ３１とＮＭＯＳトランジスタＭＮ３２はすべて低閾値電圧トランジスタ（ｌｏｗ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）で構成した。
【００３２】
図３のフリップ・フロップ回路がスリープモードで動作をする場合、すなわちスリープモード制御信号ＳＣはロー状態であって、反転スリープモード制御信号ＳＣＢはハイ状態である場合、図５に示したスイッチングトランジスタＮＭＯＳがオフされて仮想接地ＶＧＮＤと接地ＧＮＤとの連結が切れて低閾値電圧トランジスタ（ｌｏｗ−Ｖｔｈ Ｔｒａｎｓｉｓｔｏｒ）がフローティング状態となる。反転スリープモード制御信号ＳＣＢがハイ状態であるので、図３でＰＭＯＳトランジスタＭＰ３１はオフされてＮＭＯＳトランジスタＭＮ３２はオンされてスリープモード制御回路３３０の出力である内部クロック制御信号ＣＫはこれ以上外部クロック信号ＣＬＫによって変化しない。一方、この条件でＰＭＯＳトランジスタＭＰ３３とＮＭＯＳトランジスタＭＮ３４がオンされるのでデータ保存フィードバック回路３４０はインバータとして動作をする。スリープモード制御回路３３０の出力信号である内部クロック信号ＣＫがロー状態であるので伝達ゲートＴＧ３１と伝達ゲートＴＧ３４はオフされて伝達ゲートＴＧ３２と伝達ゲートＴＧ３３はオンされて、マスターラッチ回路３１４はスリープモードの直前に有していたデータをラッチしてスレーブラッチ回路３２４は伝達ゲートＴＧ３４がオフされるためにラッチの機能をできなくなる。この条件において、データ保存フィードバック回路３４０が動作をするのでノードＮ３の信号がデータ保存フィードバック回路３４０により反転されてノードＮ１にフィードバックされる。ノードＮ１の信号はインバータＩＮＶ３３により反転されてノードＮ２に伝えられてノードＮ２の信号は伝達ゲートＴＧ３３を通じてノードＮ３に伝えられて、スリープモードの直前のノードＮ３の信号はアクティブモードにおいても保存される。データ保存フィードバック回路３４０はインバータの機能をするので、スリープモードの直前にマスターラッチ回路３１４の入力端子（ノードＮ１）におけるデータ値とスレーブラッチ回路３２４の入力端子（ノードＮ３）におけるデータ値が同一な場合にはノードＮ１でデータの衝突（ｃｏｎｆｌｉｃｔ）が起こり得るが、これを防止するためにデータ保存フィードバック回路３４０の駆動能力（ｄｒｉｖｉｎｇ  ｓｔｒｅｎｇｔｈ）をマスターラッチ部３１０のインバータＩＮＶ３４の駆動能力より大きく設計してスレーブラッチ回路３２４の入力端子（ノードＮ３）のデータが反転されたフィードバック出力信号ＦＢＯの値がマスターラッチ回路３１４の入力端子（ノードＮ１）におけるデータ値を無視（ｏｖｅｒｒｉｄｅ）することができるようにした。データ保存フィードバック回路３４０によりマスターラッチ回路３１４の入力端子（ノードＮ１）におけるデータの値とスレーブラッチ回路３２４の入力端子（ノードＮ３）のデータ値が反転されたフィードバック出力信号ＦＢＯを同一の状態にする理由はスリープモードからアクティブモードに変わる時、クロック信号の状態とマスターラッチ３１４のデータの状態によってフリップ・フロップの出力信号Ｑの状態がスリープモードの直前の状態と相異なるようにすることができるためである。例えば、スレーブラッチ回路３２４の入力端子（ノードＮ３）がハイ状態のデータを持っていて外部クロック信号ＣＬＫはロー状態であってフリップ・フロップの入力データＤはローである状態でスリープモードに入っていく場合、マスターラッチ回路３１４の入力端子（ノードＮ１）におけるデータの状態とスレーブラッチ回路３２４の入力端子（ノードＮ３）におけるデータの状態は相異なるようになる。以後スリープモードからアクティブモードに変えられる時に、外部クロック信号ＣＬＫがハイ状態である場合、マスターラッチ回路３１４の入力端子（ノードＮ１）におけるデータの状態であるロー状態がスレーブラッチ回路３２４に伝えられてスリープモードの直前の状態であるハイ状態が維持できなくなる。
【００３３】
本発明の好適な実施の形態においてはスリープモードに切り替わる時に、スリープモード制御信号ＳＣと反転スリープモード制御信号ＳＣＢに同期されて、マスターラッチ回路３１４の入力端子（ノードＮ１）におけるデータの状態とスレーブラッチ回路３２４の入力端子（ノードＮ３）におけるデータが反転されたフィードバック出力信号ＦＢＯの状態を同一の状態にすることによって、スリープモードからアクティブモードに切り替わる時にクロック信号の状態に関係なくフリップ・フロップの出力信号の状態はスリープモードの直前の状態を維持する。
【００３４】
スリープモードではＰＭＯＳトランジスタＭＰ３１がオフされるので外部クロック信号ＣＬＫが未知の状態（ｕｎｋｎｏｗｎ  ｓｔａｔｅ）により生じ得る短絡回路経路は存在しない。また、伝達ゲートＴＧ３４がオフされるのでノードＮ４とインバータＩＮＶ３６の出力端の状態による短絡回路経路は存在しない。したがって、本発明の好適な実施の形態によるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路では入力信号の未知の状態に起因した短絡回路経路は存在しない。
【００３５】
図３の回路において、漏れ電流に影響を与えるオフ状態（ｏｆｆ−ｓｔａｔｅ）のトランジスタはＭＰ３１、ＭＰ３４、ＭＮ３３、ＴＧ３１、ＴＧ３４とＩＮＶ３２、ＩＮＶ３９のＮＭＯＳトランジスタであって、ＩＮＶ３５とＩＮＶ３６のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタはノード状態によってオフ状態となる。ところが、このトランジスタはすべて高閾値電圧トランジスタ（ｈｉｇｈ−Ｖｔｈ Ｔｒａｎｓｉｓｔｏｒ）で構成されるので漏れ電流は低閾値電圧トランジスタ（ｌｏｗ−Ｖｔｈ Ｔｒａｎｓｉｓｔｏｒ）で構成された場合よりはるかに小さい。したがって、スリープモードで消費電力は非常に小さくなる。一方、スリープモードではスイッチングトランジスタにより仮想接地と接地との連結が切れるので図３の回路内の低閾値電圧トランジスタ（ｌｏｗ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）による漏れ電流は生じない。
【００３６】
図３のフリップ・フロップ回路がスリープモードからアクティブモードに切り替わる時に、すなわちスリープモード制御信号ＳＣはハイ状態であって、反転スリープモード制御信号ＳＣＢはロー状態である場合の動作は次の通りである。
【００３７】
スリープモード制御信号ＳＣと反転スリープモード制御信号ＳＣＢによりスリープモード制御回路３３０は、インバータの機能をするようになってデータ保存フィードバック回路３４０は動作しない。マスターラッチ回路３１４の入力端子（ノードＮ１）におけるデータはアクティブモードに切り替わる直前の状態を有する。アクティブモードに切り替わった状態で外部クロック信号ＣＬＫがハイ状態である時はマスターラッチ回路に保存されていたデータが出力信号Ｑ、ＱＮとして出力されて、外部クロック信号ＣＬＫがロー状態である時は伝達ゲートＴＧ３１と伝達ゲートＴＧ３４はオンされて伝達ゲートＴＧ３２と伝達ゲートＴＧ３３はオフされるのでアクティブモードに変更する時の入力データＤの状態がノードＮ３まで伝えられてスリープモードにおけるノードＮ３の状態がスレーブラッチ回路３２４にラッチされてバッファー回路３５０を通じて出力データＱ、ＱＮとして出力される。このように、本発明の好適な実施の形態によるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路はスリープモードからアクティブモードに切り替わる時に以前のクロック信号の状態と関係なくデータを維持するようになる。
【００３８】
図６のタイミング図は、図３に示した本発明の好適な実施の形態によるＭＴＣＭＯＳ技術を利用したフリップ・フロップ回路がスリープモードからアクティブモードに切り替わる時に、スリープモードの直前の出力状態が保存されていることを示している。
【００３９】
表１は、従来のＤ型フリップ・フロップ回路と図３に示したような本発明の好適な実施の形態によるＤ型フリップ・フロップ回路の動作速度と漏れ電流を相互に比較した表である。表１から分かるように、本発明の好適な実施の形態のＤ型フリップ・フロップ回路は既存の低閾値電圧トランジスタ（ｌｏｗ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）だけを用いたＤ型フリップ・フロップ回路に比べて動作速度は約５％程度遅いが、漏れ電流は約６７分の１に減少している。また、本発明の好適な実施の形態のＤ型フリップ・フロップ回路はＭＴＣＭＯＳ技術を用いるために既存の高閾値電圧トランジスタ（ｈｉｇｈ−ＶｔｈＴｒａｎｓｉｓｔｏｒ）だけを用いたＤ型フリップ・フロップ回路よりも漏れ電流が少ない。
【００４０】
【表１】
2004159338.tif 000003
【００４１】
前記では本発明の望ましい実施形態を参照しながら説明したが、当業者であれば、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できる。
【図面の簡単な説明】
【００４２】
【図１】ＭＴＣＭＯＳ技術を利用して設計された論理回路の一部を示す従来の回路図である。
【図２】スリープモードでデータを保存できる従来のＭＴＣＭＯＳフリップ・フロップ回路を示す図面である。
【図３】スリープモードでデータを保存できる本発明の好適な一実施形態によるＭＴＣＭＯＳフリップ・フロップ回路を示す図面である。
【図４】図３の回路でインバータを等価的にトランジスタで示した図面である。
【図５】図３の回路で仮想接地（図示せず）と接地ＧＮＤとの間に連結するスイッチングトランジスタを示す図面である。
【図６】スリープモードからアクティブモードに切り替わる時に、スリープモード前の状態が保存されていることを示す図３の回路のタイミング図である。
【符号の説明】
【００４３】
３１０：マスターラッチ部
３１２：マスターラッチゲート
３１４：マスターラッチ回路
３２０：スレーブラッチ部
３２２：スレーブラッチゲート
３２４：スレーブラッチ回路
３３０：スリープモード制御回路
３４０：データ保存フィードバック回路
３５０：バッファー部
【図１】
2004159338.tif 000004
【図２】
2004159338.tif 000005
【図３】
2004159338.tif 000006
【図４】
2004159338.tif 000007
【図５】
2004159338.tif 000008
【図６】
2004159338.tif 000009