(57)【要約】【課題】バッファ回路１１において、消費電力や回路規模を節減する。【解決手段】入力端子ＶＩＮＰ，ＶＩＮＭを、Ｍ１，Ｆ１，Ｍ３，Ｆ３；Ｍ２，Ｆ２，Ｍ４，Ｆ４から成るそれぞれの差動増幅器の反転入力端に接続し、その出力をＣＭ回路を構成するＭ５，Ｍ７；Ｍ６，Ｍ８のゲートに与え、非反転入力端をＭ５，Ｍ６のドレインに接続するとともに、インピーダンス素子Ｚ１で接続し、またインピーダンス素子Ｚ２，Ｚ３を介して出力端子ＶＯＵＴＰ，ＶＯＵＴＭおよびＭ７，Ｍ８のドレインに接続する。したがって、出力端子に接続されるインピーダンス素子を大きくしてゲインを確保しても、Ｚ２，Ｍ５，Ｍ７；Ｚ３，Ｍ６，Ｍ８から成るＦＢ回路によって、出力電圧に比例した電流を生成・増幅し、ＦＢすることで、ゲインと出力インピーダンスとの相関が小さくなり、Ｍ７，Ｍ８の面積をむやみに大きく形成する必要はなく、消費電力や回路規模を節減できる。【選択図】  図１
2004320440.tif 000002
【特許請求の範囲】
【請求項１】
入力端子への出力負荷の影響を抑えて、かつ入力されたアナログ信号を出力端子に伝達するバッファ回路において、
前記入力端子への入力が一方の入力端に与えられる差動増幅回路と、
前記差動増幅回路の出力が制御入力端に入力され、出力が前記差動増幅回路の他方の入力端に与えられる第１のトランジスタと、
前記差動増幅回路の出力が制御入力端に入力され、出力が前記出力端子に与えられる第２のトランジスタと、
ＤＣ電圧源と前記出力端子との間に接続される第１の定電流源と、
前記出力端子と差動増幅回路の他方の入力端との間に設けられる第１のインピーダンス素子とを含むことを特徴とするバッファ回路。
【請求項２】
入力端子への出力負荷の影響を抑えて、かつ入力されたアナログ信号を出力端子に伝達するバッファ回路において、
前記入力端子への入力が一方の入力端に与えられる差動増幅回路と、
前記差動増幅回路の出力が制御入力端に入力され、出力が前記差動増幅回路の他方の入力端に与えられる第１のトランジスタと、
前記差動増幅回路の出力が制御入力端に入力され、出力が前記出力端子に与えられる第２のトランジスタと、
ＤＣ電圧源と前記出力端子との間に接続される第２のインピーダンス素子と、
前記出力端子と差動増幅回路の他方の入力端との間に設けられる第１のインピーダンス素子とを含むことを特徴とするバッファ回路。
【請求項３】
前記請求項１または２記載のバッファ回路を差動入出力用に２組備え、
前記差動増幅回路の他方の入力端同士の間に設けられる第３のインピーダンス素子をさらに備えることを特徴とするバッファ回路。
【請求項４】
前記差動増幅回路は、
前記一方の入力端がゲート端子（ベース端子）に接続され、ソース端子（エミッタ端子）が前記第１のトランジスタのドレイン端子（コレクタ端子）に接続される第３のトランジスタと、
前記第３のトランジスタのドレイン端子（コレクタ端子）と一方のＤＣ電圧源との間に接続される第２の定電流源と、
ゲート端子（ベース端子）が予め定めるバイアス電圧に接続され、前記第３のトランジスタのドレイン端子（コレクタ端子）にソース端子（エミッタ端子）が接続され、ドレイン端子（コレクタ端子）が該差動増幅回路の出力端子となる第４のトランジスタと、
前記第４のトランジスタのドレイン端子（コレクタ端子）と他方のＤＣ電圧源との間に接続される第３の定電流源とを備えて構成されることを特徴とする請求項１または２記載のバッファ回路。
【請求項５】
前記第１のトランジスタのドレイン端子（コレクタ端子）と他方のＤＣ電圧源との間に接続される第４のインピーダンス素子をさらに有することを特徴とする請求項１または２記載のバッファ回路。
【請求項６】
前記差動増幅回路は、
前記一方の入力端がゲート端子（ベース端子）に接続され、ソース端子（エミッタ端子）が前記第１のトランジスタのドレイン端子（コレクタ端子）に接続される第３のトランジスタと、
前記第３のトランジスタのドレイン端子（コレクタ端子）と一方のＤＣ電圧源との間に接続される第２の定電流源と、
前記第３のトランジスタのドレイン端子（コレクタ端子）にゲート端子（ベース端子）が接続され、ドレイン端子（コレクタ端子）が一方のＤＣ電圧源に接続され、ソース端子（エミッタ端子）が該差動増幅回路の出力端子となる第４のトランジスタと、
前記第４のトランジスタのソース端子（エミッタ端子）と他方のＤＣ電圧源との間に接続される第３の定電流源とを備えて構成されることを特徴とする請求項１または２記載のバッファ回路。
【請求項７】
前記差動増幅回路は、
前記一方の入力端がゲート端子（ベース端子）に接続され、ソース端子（エミッタ端子）が前記第１のトランジスタのドレイン端子（コレクタ端子）に接続され、ドレイン端子（コレクタ端子）が該差動増幅回路の出力端子となる第３のトランジスタと、
前記第３のトランジスタのソース端子（エミッタ端子）と一方のＤＣ電圧源との間に接続される第２の定電流源と、
前記第３のトランジスタのドレイン端子（コレクタ端子）と他方のＤＣ電圧源との間に接続される第３の定電流源とを備えて構成されることを特徴とする請求項１または２記載のバッファ回路。
【請求項８】
前記第１および第２のトランジスタの制御入力端とバッファ回路の出力端子との間に、さらに第５のインピーダンス素子が設けられることを特徴とする請求項１〜７の何れか１項に記載のバッファ回路。
【請求項９】
前記請求１〜７の何れか１項に記載のバッファ回路において、前記第１のインピーダンス素子を取り除き、バッファ回路の出力端子と、演算増幅回路の他方の入力端子とを短絡したことを特徴とするバッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力端子への出力負荷の影響を低減しつつ、入力されたアナログ信号を出力端子に伝達するバッファ回路に関し、特に半導体集積回路に好適とされる線形性が高く、出力インピーダンスを調整可能なバッファ回路に関する。
【０００２】
【従来の技術】
上記のようなバッファ回路の典型的な従来技術は、たとえば特開平１０−１５０３３２号公報で示される差動回路が挙げられる。図１１は、同公報の図１８に示された典型的な従来技術のバッファ回路１の電気回路図である。
【０００３】
このバッファ回路１は、前記半導体集積回路に実装されるＣＭＯＳ構成の差動回路であり、入力端子ｖｉｎｐ，ｖｉｎｍ間には差動の入力電圧が与えられ、出力端子ｖｏｕｔｐ，ｖｏｕｔｍからは差動の出力電圧が出力される。前記入力端子ｖｉｎｐ，ｖｉｎｍは、入力差動対を構成するＮチャネルＭＯＳＦＥＴｍ１，ｍ２のゲート端子にそれぞれ接続される。前記ＭＯＳＦＥＴｍ１，ｍ２のドレイン端子は、相互に等しい定電流を供給する定電流源ｆ１，ｆ２をそれぞれ介してハイレベルの電源ＶＤＤに接続されるとともに、ゲート端子がバイアス電源ＶＢに接続されたＰチャネルＭＯＳＦＥＴｍ３，ｍ４および定電流源ｆ３、ｆ４を介してローレベルの電源ＧＮＤに接続される。これにより、前記ＭＯＳＦＥＴｍ１，ｍ２に流れる電流はそれぞれ一定となることから、ゲート‐ソース間電圧もそれぞれ一定となる。したがって、前記差動の入力電圧が該ゲート−ソース間電圧だけレベルシフトして、それぞれのソース端子に出力される。前記ＭＯＳＦＥＴｍ１，ｍ２のソース端子は、抵抗ｒ１によって相互に接続されるとともに、ＮチャネルＭＯＳＦＥＴｍ５，ｍ６をそれぞれ介して、ローレベルの電源ＧＮＤに接続される。
【０００４】
前記ＭＯＳＦＥＴｍ５のゲート端子は、前記ＭＯＳＦＥＴｍ３と定電流源ｆ３との接続点に接続されるとともに、カレントミラー回路を構成するＮチャネルＭＯＳＦＥＴｍ７のゲート端子に接続される。前記ＭＯＳＦＥＴｍ７のドレイン端子は、抵抗ｒ３を介してハイレベルの電源ＶＤＤに接続されるとともに、前記出力端子ｖｏｕｔｐとなる。同様に、前記ＭＯＳＦＥＴｍ６のゲート端子は、前記ＭＯＳＦＥＴｍ４と定電流源ｆ４との接続点に接続されるとともに、カレントミラー回路を構成するＮチャネルＭＯＳＦＥＴｍ８のゲート端子と接続される。前記ＭＯＳＦＥＴｍ８のドレイン端子は、抵抗ｒ４を介してハイレベルの電源ＶＤＤに接続されるとともに、前記出力端子ｖｏｕｔｍとなる。
【０００５】
上述のように構成されるバッファ回路１の差動入出力ゲイン（ｖｏｕｔ／ｖｉｎ）は、次式で与えられる。但し、次式では、抵抗ｒ１のインピーダンス値をＺｉとし、抵抗ｒ３，ｒ４のインピーダンス値をＺｏｕｔ／２としている（差動出力インピーダンスはＺｏｕｔとなる）。
【０００６】
2004320440.tif 000003
ここで、トランジスタｍ７とｍ５（ｍ８とｍ６）のサイズ比をＭ：１とし、出力端子ｖｏｕｔｐ，ｖｏｕｔｍ間にインピーダンス値がＺＬ  である負荷が接続されているものとした。
【０００７】
【特許文献１】
特開平１０−１５０３３２号公報（公開日：平成１０年６月２日）
【０００８】
【発明が解決しようとする課題】
無線、有線通信回路では、帯域外の妨害波を除去するために、パッシブ・フィルタが必要となる。パッシブ・フィルタの入力インピーダンスは５０〜２００Ωであり、そこで前記入力インピーダンスを駆動して、該パッシブ・フィルタに信号を伝達するためのバッファ回路が必要となる。そのバッファ回路の出力インピーダンスは、パッシブ・フィルタの特性劣化を抑えるために、所望の値に設定する必要がある（インピーダンスマッチング）。通常、５０Ω等が使われる。
【０００９】
したがって、前記パッシブ・フィルタの入力インピーダンスが５０Ω、バッファ回路の出力インピーダンスを５０Ωに設定する場合、上述のように構成されるバッファ回路１では、Ｚｏｕｔ＝５０Ω、ＺＬ  ＝５０Ωとなる。
【００１０】
一方、線形性を確保するためには、ＭＯＳＦＥＴｍ５、ｍ６に流れるＤＣ電流を、抵抗ｒ１（Ｒｉ）に流れる信号電流より十分大きくする（Ｒｉを大きく設定する）必要がある。従って、アプリケーションにもよるけれども、十分な線形性を確保したい場合には、Ｒｉ＝１ｋΩ程度、ＭＯＳＦＥＴｍ５、ｍ６に流れるＤＣ電流は１ｍＡ程度に設定する必要がある。このとき、式１で表されるゲインを１に設定するには、Ｍ＝４０となり、ＭＯＳＦＥＴｍ７、ｍ８にはそれぞれ４０ｍＡの電流を流す必要があり、消費電力の増大を招く。さらに、その大きな電流で、抵抗ｒ３、ｒ４で電圧降下が起こり、出力のダイナミックレンジが劣化する（出力で信号歪が生じてしまう）。
【００１１】
以上のように、従来技術のバッファ回路１では、高い線形性を有し、かつ、低出力負荷駆動、低出力インピーダンスを、低消費電力で実現することは困難となる。また、Ｍの値の増大に伴って、回路面積の増大を招く。
【００１２】
本発明の目的は、低インピーダンスの負荷を駆動するにあたって、消費電力や回路規模を節減することができるバッファ回路を提供することである。さらに、所望の値を有する出力インピーダンスを実現するバッファ回路を提供することである。
【００１３】
【課題を解決するための手段】
本発明のバッファ回路は、入力端子への出力負荷の影響を抑えて、かつ入力されたアナログ信号を出力端子に伝達するバッファ回路において、前記入力端子への入力が一方の入力端に与えられる差動増幅回路と、前記差動増幅回路の出力が制御入力端に入力され、出力が前記差動増幅回路の他方の入力端に与えられる第１のトランジスタと、前記差動増幅回路の出力が制御入力端に入力され、出力が前記出力端子に与えられる第２のトランジスタと、ＤＣ電圧源と前記出力端子との間に接続される第１の定電流源と、前記出力端子と差動増幅回路の他方の入力端との間に設けられる第１のインピーダンス素子とを含むことを特徴とする。
【００１４】
上記の構成によれば、出力の第１のトランジスタによる差動増幅回路の他方の入力端へのフィードバックによって、該他方の入力端の電流値は一定に保たれ、該他方の入力端へはＡＣ的な電流は流れない。したがって、差動増幅回路をゲインが∞の理想的な演算増幅器であると仮定すると、前記フィードバックによって該他方の入力端は０Ｖとなり、出力電圧に比例する電流が第１のインピーダンス素子に流れ、この電流が第１のトランジスタに流れ、第２のトランジスタにサイズ比倍の電流が流れる。
【００１５】
そして、出力インピーダンスは、出力電圧と電流との比、すなわち前記第１のインピーダンス素子のインピーダンス値と、前記第１および第２のトランジスタのサイズ比とによって、設定可能になる。
【００１６】
また、バッファ回路のゲインは、差動増幅回路を前記のようにゲインが∞の理想的な演算増幅器であると仮定すると、前記フィードバックによって２つの入力端の電圧は同じになり、前記他方の入力端および出力端子に電流保存則を適用して、該ゲインを出力電圧／入力電圧から求めると、前記トランジスタサイズ比へ依存しなくなり、前記トランジスタサイズ比を大きくする必要がなく、低消費電力化、省面積化が可能となる。
【００１７】
また、上記構成によれば、前記差動増幅回路によるフィードバックを用いているため、低インピーダンスの出力負荷を駆動する場合にも、入力信号を歪なく出力端子に伝えることが可能となり、低インピーダンス負荷を容易に駆動することができる。
【００１８】
また、本発明のバッファ回路は、入力端子への出力負荷の影響を抑えて、かつ入力されたアナログ信号を出力端子に伝達するバッファ回路において、前記入力端子への入力が一方の入力端に与えられる差動増幅回路と、前記差動増幅回路の出力が制御入力端に入力され、出力が前記差動増幅回路の他方の入力端に与えられる第１のトランジスタと、前記差動増幅回路の出力が制御入力端に入力され、出力が前記出力端子に与えられる第２のトランジスタと、ＤＣ電圧源と前記出力端子との間に接続される第２のインピーダンス素子と、前記出力端子と差動増幅回路の他方の入力端との間に設けられる第１のインピーダンス素子とを含むことを特徴とする。
【００１９】
上記の構成によっても、前記第１および第２インピーダンス素子のインピーダンス値と、前記第１および第２のトランジスタのサイズ比によって、バッファ回路の出力インピーダンスの値を設定可能である。また、バッファ回路のゲインは、前記トランジスタサイズ比に依存しないため、前記トランジスタサイズ比を大きくする必要がなく、低消費電力化、省面積化が可能となる。
【００２０】
また、上記構成によれば、前記差動増幅回路によるフィードバックを用いているため、低インピーダンスの出力負荷を駆動する場合にも、入力信号を歪なく出力端子に伝えることが可能となり、低インピーダンス負荷を容易に駆動することができる。
【００２１】
さらに、上記構成によれば、第１のインピーダンス素子として、定電流源ではなく、抵抗等を用いることができるため、回路面積をさらに小さくすることが可能となり、低コスト化が可能となる。
【００２２】
さらにまた、本発明のバッファ回路は、前記のバッファ回路を差動入出力用に２組備え、前記差動増幅回路の他方の入力端同士の間に設けられる第３のインピーダンス素子をさらに備えることを特徴とする。
【００２３】
上記の構成によれば、前記のバッファ回路を２組備え、その他方の入力端同士の間に、抵抗もしくは線形領域で動作するトランジスタなどで構成される第３のインピーダンス素子を設けることで、図１で示すような差動構成のバッファ回路を実現することができる。
【００２４】
また、本発明のバッファ回路では、前記差動増幅回路は、前記一方の入力端がゲート端子（ベース端子）に接続され、ソース端子（エミッタ端子）が前記第１のトランジスタのドレイン端子（コレクタ端子）に接続される第３のトランジスタと、前記第３のトランジスタのドレイン端子（コレクタ端子）と一方のＤＣ電圧源との間に接続される第２の定電流源と、ゲート端子（ベース端子）が予め定めるバイアス電圧に接続され、前記第３のトランジスタのドレイン端子（コレクタ端子）にソース端子（エミッタ端子）が接続され、ドレイン端子（コレクタ端子）が該差動増幅回路の出力端子となる第４のトランジスタと、前記第４のトランジスタのドレイン端子（コレクタ端子）と他方のＤＣ電圧源との間に接続される第３の定電流源とを備えて構成されることを特徴とする。
【００２５】
上記の構成によれば、上記の構成の差動増幅回路により、図６で示すようなシングルエンド構成のバッファ回路を実現することができる。
【００２６】
さらにまた、本発明のバッファ回路は、前記第１のトランジスタのドレイン端子（コレクタ端子）と他方のＤＣ電圧源との間に接続される第４のインピーダンス素子をさらに有することを特徴とする。
【００２７】
上記の構成によれば、抵抗または直列接続されたキャパシタと抵抗とから構成される前記第４のインピーダンス素子を有することにより、バッファ回路のゲインを改善（増大）することができる。
【００２８】
また、本発明のバッファ回路では、前記差動増幅回路は、前記一方の入力端がゲート端子（ベース端子）に接続され、ソース端子（エミッタ端子）が前記第１のトランジスタのドレイン端子（コレクタ端子）に接続される第３のトランジスタと、前記第３のトランジスタのドレイン端子（コレクタ端子）と一方のＤＣ電圧源との間に接続される第２の定電流源と、前記第３のトランジスタのドレイン端子（コレクタ端子）にゲート端子（ベース端子）が接続され、ドレイン端子（コレクタ端子）が一方のＤＣ電圧源に接続され、ソース端子（エミッタ端子）が該差動増幅回路の出力端子となる第４のトランジスタと、前記第４のトランジスタのソース端子（エミッタ端子）と他方のＤＣ電圧源との間に接続される第３の定電流源とを備えて構成されることを特徴とする。
【００２９】
上記の構成によれば、上記の構成の差動増幅回路により、図８で示すようなシングルエンド構成のバッファ回路を実現することができる。
【００３０】
さらにまた、本発明のバッファ回路では、前記差動増幅回路は、前記一方の入力端がゲート端子（ベース端子）に接続され、ソース端子（エミッタ端子）が前記第１のトランジスタのドレイン端子（コレクタ端子）に接続され、ドレイン端子（コレクタ端子）が該差動増幅回路の出力端子となる第３のトランジスタと、前記第３のトランジスタのソース端子（エミッタ端子）と一方のＤＣ電圧源との間に接続される第２の定電流源と、前記第３のトランジスタのドレイン端子（コレクタ端子）と他方のＤＣ電圧源との間に接続される第３の定電流源とを備えて構成されることを特徴とする。
【００３１】
上記の構成によれば、上記の構成の差動増幅回路により、図９で示すようなシングルエンド構成のバッファ回路を実現することができる。
【００３２】
また、本発明のバッファ回路は、前記第１および第２のトランジスタの制御入力端とバッファ回路の出力端子との間に、さらに第５のインピーダンス素子が設けられることを特徴とする。
【００３３】
上記の構成によれば、前記第１および第２のトランジスタの制御入力端、すなわち前記差動増幅回路の出力端と該バッファ回路の出力端子との間に、さらにキャパシタまたは直列接続されたキャパシタおよび抵抗などから構成される第５のインピーダンス素子が設けられる。
【００３４】
したがって、フィードバックを安定させることができる。
【００３５】
さらにまた、本発明のバッファ回路は、前記第１のインピーダンス素子を取り除き、バッファ回路の出力端子と、演算増幅回路の他方の入力端子とを短絡したことを特徴とする。
【００３６】
上記の構成によれば、出力インピーダンスを低く設定することができ、出力の帯域を改善することができる。また、ゲインを１に近い値にすることが可能となる。
【００３７】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図６に基づいて説明すれば、以下のとおりである。
【００３８】
図１は、本発明の実施の第１の形態のバッファ回路１１の電気回路図である。このバッファ回路１１は、前記半導体集積回路に実装されるＣＭＯＳ構成の差動回路であり、入力端子ＶＩＮＰ，ＶＩＮＭ間には差動の入力電圧Ｖｉｎｐ−Ｖｉｎｍが与えられ、出力端子ＶＯＵＴＰ，ＶＯＵＴＭからは差動の出力電圧Ｖｏｕｔｐ−Ｖｏｕｔｍが出力される。前記入力端子ＶＩＮＰ，ＶＩＮＭは、入力差動対を構成するＮチャネルＭＯＳＦＥＴＭ１，Ｍ２のゲート端子にそれぞれ接続される。前記ＭＯＳＦＥＴＭ１，Ｍ２のドレイン端子は、相互に等しい定電流Ｉｂを供給する定電流源Ｆ１，Ｆ２をそれぞれ介してハイレベルの電源ＶＤＤに接続される。前記ＭＯＳＦＥＴＭ１，Ｍ２のドレイン端子にはまた、ＰチャネルＭＯＳＦＥＴＭ３，Ｍ４のソース端子がそれぞれ接続される。前記ＭＯＳＦＥＴＭ３，Ｍ４のゲート端子は共通にバイアス電源ＶＢに接続され、ドレイン端子は相互に等しい定電流Ｉａを供給する定電流源Ｆ３，Ｆ４をそれぞれ介して、ローレベルの電源ＧＮＤに接続される。一方、前記ＭＯＳＦＥＴＭ１，Ｍ２のソース端子は、抵抗もしくは線形領域で動作するトランジスタなどで構成され、インピーダンス値がＺｉのインピーダンス素子Ｚ１によって相互に接続されるとともに、ＮチャネルＭＯＳＦＥＴＭ５，Ｍ６をそれぞれ介して、ローレベルの電源ＧＮＤに接続される。
【００３９】
前記ＭＯＳＦＥＴＭ５のゲート端子は、前記ＭＯＳＦＥＴＭ３と定電流源Ｆ３との接続点に接続されるとともに、カレントミラー回路を構成するＮチャネルＭＯＳＦＥＴＭ７のゲート端子と接続される。前記ＭＯＳＦＥＴＭ７のドレイン端子は、定電流Ｉｃを供給する定電流源Ｆ５を介してハイレベルの電源ＶＤＤに接続されるとともに、前記出力端子ＶＯＵＴＰとなる。同様に、前記ＭＯＳＦＥＴＭ６のゲート端子は、前記ＭＯＳＦＥＴＭ４と定電流源Ｆ４との接続点に接続されるとともに、カレントミラー回路を構成するＮチャネルＭＯＳＦＥＴＭ８のゲート端子と接続される。前記ＭＯＳＦＥＴＭ８のドレイン端子は、前記定電流Ｉｃを供給する定電流源Ｆ６を介してハイレベルの電源ＶＤＤに接続されるとともに、前記出力端子ＶＯＵＴＭとなる。
【００４０】
さらに、本発明では、出力端子ＶＯＵＴＰとＭＯＳＦＥＴＭ１のソース端子との間にはインピーダンス値がＺｏのインピーダンス素子Ｚ２が接続され、同様に出力端子ＶＯＵＴＭとＭＯＳＦＥＴＭ２のソース端子との間にはインピーダンス値が前記Ｚｏのインピーダンス素子Ｚ３が接続される。
【００４１】
また、前記出力端子ＶＯＵＴＰとＭＯＳＦＥＴＭ３のドレイン端子との間にはインピーダンス値がＺｃのインピーダンス素子Ｚ４が接続され、前記出力端子ＶＯＵＴＭとＭＯＳＦＥＴＭ４のドレイン端子との間にはインピーダンス値が前記Ｚｃのインピーダンス素子Ｚ５が接続されている。これらのインピーダンス素子Ｚ４，Ｚ５は、後述するフィードバック回路を安定化するために付加されたものであり、通常、キャパシタまたはキャパシタと抵抗との直列回路で構成される。充分な安定性が確保できる場合には、これらのインピーダンス素子Ｚ４，Ｚ５は、省略されてもよい。
【００４２】
以下に、バッファ回路１１の動作を説明する。上述のように構成されるバッファ回路１１において、上述のように、ＭＯＳＦＥＴＭ１（Ｍ２）の負荷である定電流源Ｆ３とＦ１（Ｆ４とＦ２）の電流値は一定（ＩａとＩｂ）であり、ＭＯＳＦＥＴＭ１（Ｍ２）のバックゲートをソース端子に接続した場合、該ＭＯＳＦＥＴＭ１（Ｍ２）に流れる電流値は、Ｉｂ−Ｉａの一定値となるので、該ＭＯＳＦＥＴＭ１（Ｍ２）のゲート−ソース間の電位差は一定となる。したがって、入力端子ＶＩＮＰ，ＶＩＮＭに印加される信号電圧Ｖｉｎｐ，Ｖｉｎｍがそのままレベルシフトして、それぞれのソース端子に出力され、該信号電圧Ｖｉｎｐ，Ｖｉｎｍがインピーダンス素子Ｚ１の両端子間に印加される。このとき、
前記インピーダンス素子Ｚ１に流れる電流値ＩＺ１は、下式で表すことができる。
【００４３】
ＩＺ１＝（Ｖｉｎｐ−Ｖｉｎｍ）／Ｚｉ                          …（２）
そして、ＭＯＳＦＥＴＭ１→定電流源Ｆ１→ＭＯＳＦＥＴＭ３→定電流源Ｆ３→ＭＯＳＦＥＴＭ５から成る第１のフィードバックループおよびＭＯＳＦＥＴＭ２→定電流源Ｆ２→ＭＯＳＦＥＴＭ４→定電流源Ｆ４→ＭＯＳＦＥＴＭ６から成るもう１つの第１のフィードバックループによって、ＭＯＳＦＥＴＭ５，Ｍ６の電流値Ｉ５，Ｉ６がそれぞれ制御され、前記電流値ＩＺ１がインピーダンス素子Ｚ１に流れるように制御される。
【００４４】
先ず始めに、バッファ回路１１の出力インピーダンスについて考える。このバッファ回路１１は、左右が対称な差動回路であるため、該バッファ回路１１の左右の片側の回路の特性を知ることによって、差動回路であるバッファ回路１１の特性も理解できる。図２は、出力インピーダンスを計算するための該バッファ回路１１（左半分の回路）の小信号等価回路を示しており、差動増幅器ＯＰ１は、前記ＭＯＳＦＥＴＭ１、定電流源Ｆ１、ＭＯＳＦＥＴＭ３および定電流源Ｆ３から成る。ここでは、インピーダンス素子Ｚ４は安定性を確保するために設けられたものであり、低周波数におけるバッファ回路の基本動作には影響を与えないため、図２では省略している。また、バッファ回路の入力端子（差動増幅器ＯＰ１の反転入力端子）はＧＮＤに接続される。前記第１のフィードバックループによりＭＯＳＦＥＴＭ１の電流値は一定に保たれることから、差動増幅器ＯＰ１の非反転入力端子（ＭＯＳＦＥＴＭ１のソース端子）へはＡＣ的な電流は流れない。差動増幅器ＯＰ１が理想的な演算増幅器（ゲインが∞）であると仮定すると、該差動増幅器ＯＰ１を含むフィードバック回路（前記第１のフィードバックに相当）により、該差動増幅器ＯＰ１の非反転入力端子は０Ｖとなり、出力電圧Ｖｏｕｔに比例する電流、
ＩＺ２＝Ｖｏｕｔ／Ｚｏ                                        …（３）
がインピーダンス素子Ｚ２に流れる。また、差動増幅器ＯＰ１の非反転入力端子は０Ｖであるため、インピーダンス素子Ｚ１にはＡＣ的な電流は流れない。したがって、前記電流ＩＺ２がＭＯＳＦＥＴＭ５に流れ、ＭＯＳＦＥＴＭ７にはＭ×ＩＺ２の電流が流れることになる。以上により、ＭＯＳＦＥＴＭ７とＭ５とのトランジスタサイズ比をＭ：１とすると、出力インピーダンスＺｏｕｔ＿ｓは下式で表すことができ、該トランジスタサイズ比Ｍおよびインピーダンス素子Ｚ２のインピーダンス値Ｚｏを設定することによって、所望の出力インピーダンスを実現可能であることが理解される。
【００４５】
Ｚｏｕｔ＿ｓ＝（Ｖｏｕｔ／Ｉｏｕｔ）＝Ｚｏ／（１＋Ｍ）            …（４）
たとえば、Ｍ＝９、Ｚｏ＝２５０Ωとした場合、出力端子ＶＯＵＴの出力インピーダンスを２５Ωに設定することができる。上述したように、図２の回路はバッファ回路１１の左または右半分の回路の等価回路であることから、該バッファ回路１１の差動出力インピーダンスＺｏｕｔ＿ｄは、バッファ回路の出力端子ＶＯＵＴＰとＶＯＵＴＭの出力インピーダンスの和で表され、次式のようになる。
【００４６】
Ｚｏｕｔ＿ｄ＝２Ｚｏ／（１＋Ｍ）                                                        …（５）
たとえば、前記のように、Ｍ＝９、Ｚｏ＝２５０Ωとした場合、バッファ回路１１の差動出力インピーダンスは５０Ωとなる。また、Ｚｏ＝０Ωにすることで（Ｚ２とＺ３を取り除き、Ｚ２およびＺ３の両端子をそれぞれ短絡することで）、前記出力インピーダンスＺｏｕｔを略０にすることが可能であり、低出力インピーダンスが必要となるアプリケーションに適した回路となる（実際には、トランジスタの実特性と寄生素子とによって、厳密に０にはならない）。また、式５より、出力インピーダンスの値は、受動素子のインピーダンス値と２つのトランジスタのサイズ比Ｍとによって設定することができるため、プロセスバラツキの影響を受けにくく、良好なインピーダンスマッチングを実現することができる。
【００４７】
次に、バッファ回路１１の差動ゲインについて考える。図１のバッファ回路１１の左側の小信号等価回路を図３に示す。ここでも、差動増幅器ＯＰ１を理想的な演算増幅器とすることにより、該差動増幅器ＯＰ１の非反転入力端子はＶｉｎと同じ電圧になる。該差動増幅器ＯＰ１の非反転入力端子および出力端子について、電流保存則を適用することにより、次の２式を得ることができる。
【００４８】
ｉ５＝−２Ｖｉｎ／Ｚｉ＋（Ｖｏｕｔ−Ｖｉｎ）／Ｚｏ          …（６）
ｉ７＝Ｍｉ５＝−２Ｖｏｕｔ／ＺＬ  −（Ｖｏｕｔ−Ｖｉｎ）／Ｚｏ  …（７）
上記２式から、ｉ５を消去することにより、ゲインＧ＿ｓは、下式のように求めることができる。
【００４９】
2004320440.tif 000004
したがって、バッファ回路１１の差動ゲインは下式のように求めることができる。
【００５０】
2004320440.tif 000005
但し、上式では、出力端子ＶＯＵＴＰ，ＶＯＵＴＭ間に、インピーダンス値がＺＬ  の負荷Ｚ６を接続しているものとした。また、式７でＺｉ＝ＭＺＬ  に設定することにより、Ｇ＝１を得ることができる。たとえば、Ｍ＝９、Ｚｉ＝４５０Ω、Ｚｃ＝２５０Ω、ＺＬ  ＝５０Ωの場合、電圧ゲインは１となる。
【００５１】
前記式９と１とを比較すると、同じ出力インピーダンス、同じ出力負荷の条件のもとで、従来技術に比べ、１／Ｚｏｕｔ＿ｄ／｛１／Ｚｏｕｔ＿ｄ＋２／ＺＬ  ｝だけゲインが改善することを示している。また、Ｚｉ＝∞のとき（Ｚ１を取り除いたとき）、式９はＺｏｕｔ＿ｄとＺＬ  とだけに依存し、トランジスタサイズ比ＭがゲインＧ＿ｄに影響を与えないため、従来のようにゲインを増大するためにＭを大きく設定する必要はない。Ｚｉが有限の値の場合は、ゲインＧ＿ｄはトランジスタサイズ比Ｍに依存するが、式１に比べその影響は低減されるため、Ｍを大きく設定する必要はなくなる。従って、消費電力の低減が可能となる。
【００５２】
一方、図１において、ＭＯＳＦＥＴＭ５，Ｍ７（Ｍ６，Ｍ８）の電流値Ｉ５，Ｉ７（Ｉ６，Ｉ８）は、定電流源Ｆ５（Ｆ６）によって設定することができる。定電流源Ｆ５（Ｆ６）の電流値を前述のようにＩｃの一定値とすると、ＭＯＳＦＥＴＭ５，Ｍ７（Ｍ６，Ｍ８）に流れる電流値Ｉ５，Ｉ７（Ｉ６，Ｉ８）は、それぞれ式１０，１１で与えられる。
【００５３】
Ｉ５（Ｉ６）＝（Ｉｃ＋Ｉｂ−Ｉａ）／（１＋Ｍ）            …（１０）
Ｉ７（Ｉ８）＝（Ｉｃ＋Ｉｂ−Ｉａ）Ｍ／（１＋Ｍ）          …（１１）
上式１０，１１で示されるように、各トランジスタのバイアス電流値を電流源Ｆ１，Ｆ３，Ｆ５（Ｆ２，Ｆ４，Ｆ６）により制御することができる。ＭＯＳＦＥＴＭ７，Ｍ８が出力負荷ＺＬ  に十分の電流を供給できるように、前記電流値Ｉａ，Ｉｂ，Ｉｃを設定すればよい。
【００５４】
上記では、図２および図３において、差動増幅器ＯＰ１を理想素子（ＤＣゲイン＝∞）として解析したが、有限ゲインの効果も考慮して、バッファ回路１１のゲイン、出力インピーダンスを解析することができる。上図と同様にバッファ回路１１の左半分の回路の等価回路を図４に示す。図４の小信号等価回路（図３に相当）を用いて、ゲインを求めると、
2004320440.tif 000006
ここで、ｇｍ１とｇｍ３はそれぞれＭＯＳＦＥＴＭ１およびＭ３のトランスコンダクタンスであり、ｒｏ１とｒｏ３はそれぞれＭＯＳＦＥＴＭ１とＭ３の出力インピーダンスである。また、ＭＯＳＦＥＴＭ５、Ｍ７の出力インピーダンスは十分に大きく無視できるものとした（実際の構成ではカスコードトランジスタをＭＯＳＦＥＴＭ５とＭＯＳＦＥＴＭ７のドレイン端子に挿入し、等価的にトランジスタの出力インピーダンスを大きくすることが可能であるため）。さらに、ｇｍ７／ｇｍ５＝Ｍとした。ここで、ｇｍ１ｇｍ３ｒｏ１ｒｏ３＞＞１が成り立つとき、上記ゲインは式８と同じになる。式Ａから分かるように、ゲインＧ＿ｓは、トランジスタのパラメータへの依存度が小さく、線形性が高いことが分かる。同様にして、出力インピーダンスについても求めることができ、ｇｍ１ｇｍ３ｒｏ１ｒｏ３＞＞１が成り立つときには、式４と同じ値となる。
【００５５】
以上をまとめると下記の通りとなる。従来と異なり、出力インピーダンスをフィードバックにより所望の値に設定できる。このとき、Ｚ２，Ｚ３の抵抗値とトランジスタ比により設定が可能である。このとき、ゲインのトランジスタ比Ｍへの依存性を緩和でき、Ｍを大きく設定する必要がなく、低消費電力化、省回路面積化が可能となる。
【００５６】
なお、各ＭＯＳＦＥＴＭ１〜Ｍ８において、バックゲート端子は、ＰチャネルＭＯＳＦＥＴＭ３，Ｍ４については電源ＶＤＤもしくはそれぞれのソース端子に接続されており、ＮチャネルＭＯＳＦＥＴＭ１，Ｍ２，Ｍ５〜Ｍ８については、ＧＮＤもしくはそれぞれのソース端子に接続されるものとする。ＮチャネルＭＯＳＦＥＴＭ１，Ｍ２のバックゲート端子をＧＮＤ電位にした場合には、バックゲート効果によりゲインＧ＿ｄは若干劣化するが、線形性が向上することがシミュレーションによって確認されたので、これらのバックゲート端子についてはＧＮＤ電位（一定電圧の電圧源でもよい）に接続することが好ましい。
【００５７】
また、前記実施例では、ＭＯＳＦＥＴを用いた構成例を示しているけれども、バイポーラトランジスタを用いた構成、ＭＯＳＦＥＴとバイポーラトランジスタとの両方を組合わせた構成であってもよく、そのような構成は、アナログ集積回路技術者であれば、容易に構成できるので、説明は省略する。また、前記実施例において、コンプリメンタリな構成（ＮチャネルトランジスタをＰチャネルトランジスタに置き換え、ＰチャネルトランジスタをＮチャネルトランジスタに置換え、ＧＮＤとＶＤＤとを相互に置換えた構成）も、同様に容易に構成可能であるので、説明は省略する。
【００５８】
さらにまた、前記実施例において、インピーダンス素子Ｚ１〜Ｚ５は、受動素子でもよいし、トランジスタ等の能動素子を用いてもよい。また、定電流源Ｆ１〜Ｆ６は、単一のトランジスタを用いて構成してもよいし、カスコード型電流源にしてもよい。さらに、ＭＯＳＦＥＴの出力インピーダンスの影響を小さくするために、ＭＯＳＦＥＴＭ５、Ｍ６、Ｍ７、Ｍ８のドレイン端子側にカスコードトランジスタを挿入してもよい。アナログ回路技術者であれば、容易に実現できるので、説明を省略する。
【００５９】
また、図１の構成において、定電流源Ｆ５，Ｆ６を、インピーダンス値がＺｐ／２であるインピーダンス素子Ｚ６，Ｚ７に置換えた構成でも同様の機能を実現することができる。以下、そのバッファ回路１１ａの原理を、図１の構成と異なる点について、図５を用いて説明する。まず、出力インピーダンスについて考える。図５のバッファ回路は左右対称であるため、片側の動作を理解すれば、バッファ回路全体の動作も理解できる。図６に図５のバッファ回路の左半分の小信号等価回路を示す。図６のインピーダンス素子Ｚ２に流れる電流ＩＺ２は、それぞれ図２の場合と同様に式３で与えられ、その電流値はカレントミラー回路を形成するＭＯＳＦＥＴＭ７によって増幅され、出力端子ＶＯＵＴにそれぞれ流れる。以上の動作によって、所望の出力インピーダンスＺｏｕｔ＿ｓ’を実現することが可能となる。但し、図６の構成での出力インピーダンスＺｏｕｔ＿ｓ’は、図１の構成の出力インピーダンス（式４）と異なり、下式で表される。
【００６０】
2004320440.tif 000007
図５の差動出力インピーダンスは、図５のＶＯＵＴＰ端子とＶＯＵＴＭ端子から見た出力インピーダンスの和であり、下式で表される。
【００６１】
2004320440.tif 000008
また、このバッファ回路１１ａのゲインＧ＿ｄ’は、前記図３に示す等価回路と同様に考え、下式のように求めることができる。
【００６２】
2004320440.tif 000009
但し、式１５では、出力端子ＶＯＵＴＰ，ＶＯＵＴＭ間にＺＬ  なる負荷を接続しているものとした。インピーダンス素子Ｚ４，Ｚ５は、前記図１の構成と同様に、入力側および出力側のフィードバックを安定化するために付加されたものであり、充分な安定性が確保できる場合には、省略されてもよい。
前記式９に比べると、ゲインはさらに劣化するが、定電流源Ｆ５、Ｆ６を抵抗で実現することができるため、回路面積を大幅に小さくすることが可能であり、コスト低減が可能となる。このように出力段の電流源を抵抗で置き換えることにより、式１３〜１５が示すように若干の性能劣化が生じるが、さらに小面積化が可能である。
【００６３】
本発明の実施の第２の形態について、図７〜図９に基づいて説明すれば、以下のとおりである。
【００６４】
図７は、本発明の実施の第２の形態のバッファ回路２１の電気回路図である。上述のバッファ回路１１，１１ａでは、入出力信号が共に差動の信号であったのに対して、このバッファ回路２１は、入出力信号が共にシングルエンドの場合に適用される。したがって、図１の構成で、略向かって右半分の構成が設けられていることになる。この図７において、図１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。
【００６５】
すなわち、入力端子ＶＩＮには前記シングルエンドの入力電圧Ｖｉｎが与えられ、ＮチャネルＭＯＳＦＥＴＭ２のゲート端子に入力される。前記ＭＯＳＦＥＴＭ２のドレイン端子は、定電流源Ｆ２を介してハイレベルの電源ＶＤＤに接続される。前記ＭＯＳＦＥＴＭ２のドレイン端子にはまた、ＰチャネルＭＯＳＦＥＴＭ４のソース端子が接続され、前記ＭＯＳＦＥＴＭ４のゲート端子はバイアス電源ＶＢに接続され、ドレイン端子は定電流Ｉａを供給する定電流源Ｆ４を介してローレベルの電源ＧＮＤに接続される。一方、前記ＭＯＳＦＥＴＭ２のソース端子は、抵抗または直列接続された抵抗とキャパシタなどから構成され、インピーダンス値がＺｉ／２のインピーダンス素子Ｚ２１によって前記電源ＧＮＤに接続されるとともに、ＮチャネルＭＯＳＦＥＴＭ６を介して、前記電源ＧＮＤに接続される。
【００６６】
前記ＭＯＳＦＥＴＭ６のゲート端子は、前記ＭＯＳＦＥＴＭ４と定電流源Ｆ４との接続点に接続されるとともに、カレントミラー回路を構成するＮチャネルＭＯＳＦＥＴＭ８のゲート端子と接続される。前記ＭＯＳＦＥＴＭ８のドレイン端子は、定電流Ｉｃを供給する定電流源Ｆ６を介してハイレベルの電源ＶＤＤに接続されるとともに、出力端子ＶＯＵＴとなる。
【００６７】
さらに、前記出力端子ＶＯＵＴとＭＯＳＦＥＴＭ２のソース端子との間にはインピーダンス値がＺｏのインピーダンス素子Ｚ３が接続され、前記出力端子ＶＯＵＴとＭＯＳＦＥＴＭ４のドレイン端子との間にはインピーダンス値がＺｃのインピーダンス素子Ｚ５が接続されている。このインピーダンス素子Ｚ５も、充分な安定性が確保できる場合には、省略されてもよい。
【００６８】
上述のように構成されるバッファ回路２１は、基本的動作はバッファ回路１１と同様であり、機能的（小信号等価回路）には図８に示す回路構成となる。図８で差動増幅器ＯＰ２は、ＭＯＳＦＥＴＭ２、定電流源Ｆ２，ＭＯＳＦＥＴＭ４および定電流源Ｆ４から構成され、入力端子ＶＩＮの信号電圧ＶｉｎとＭＯＳＦＥＴＭ２のソース電圧ＶＩとの電圧差を増幅する。図８では、インピーダンス素子Ｚ５は省略している。このバッファ回路２１の出力端子ＶＯＵＴの出力インピーダンスは、図２の小信号等価回路を用いて同様に計算することができ、式４で与えられる。また、電圧ゲインは、図３の小信号等価回路を用いて同様に計算することができ、式８で与えられる。したがって、バッファ回路１１と同様に、低消費電力化と省回路面積化が可能となる。
【００６９】
また、図９は、前記バッファ回路２１のオペアンプＯＰ２に相当する部分を異なる回路構成で実現したバッファ回路２１ａの電気回路図である。以下、その構成について簡単に説明する。図９では、Ｐチャネルであった前記ＭＯＳＦＥＴＭ４が、ＮチャネルのＭＯＳＦＥＴＭ４ａに置換えられ、該ＭＯＳＦＥＴＭ４ａのゲート端子がＭＯＳＦＥＴＭ２のドレイン端子に接続され、ドレイン端子は電源ＶＤＤに接続された構成となっている。また、インピーダンス素子Ｚ２１はここでは省略されているが、図７と同様に、ＭＯＳＦＥＴＭ２のソース端子とＧＮＤ間に接続してもよい。図９の構成は、基本的に図７の回路と同様の動作をするため、詳細は省略する。
【００７０】
このようにして、シングルエンド構成のバッファ回路においても、低インピーダンスの負荷を駆動可能であり、かつ、出力インピーダンスを制御可能とすることができるとともに、ゲインＧとトランジスタサイズ比Ｍとの相関関係を小さくして、低消費電力化が可能となる。
【００７１】
本発明の実施の第３の形態について、図１０に基づいて説明すれば、以下のとおりである。
【００７２】
図１０は、本発明の実施の第３の形態のバッファ回路３１の電気回路図である。このバッファ回路３１は、上述のバッファ回路２１，２１ａと同様にシングルエンド構成のバッファ回路であり、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このバッファ回路３１では、ゲート端子に入力信号Ｖｉｎが入力されるＭＯＳＦＥＴＭ２ａはＰチャネルＭＯＳＦＥＴであり、前記ＰチャネルＭＯＳＦＥＴＭ４が省略されていることである。
【００７３】
このため、インピーダンス素子Ｚ２１が、前記ＭＯＳＦＥＴＭ２ａのソース端子と電源ＶＤＤとの間に接続されている。また、このＭＯＳＦＥＴＭ２ａのソース端子は前記定電流源Ｆ２を介してハイレベルの電源ＶＤＤに接続され、ドレイン端子は前記定電流源Ｆ４を介してローレベルの電源ＧＮＤに接続される。さらにまた、ＭＯＳＦＥＴＭ６，Ｍ８のゲート端子がこのＭＯＳＦＥＴＭ２ａのドレイン端子に接続されるとともに、ＭＯＳＦＥＴＭ６のドレイン端子およびインピーダンス素子Ｚ３が、前記ＭＯＳＦＥＴＭ２ａのソース端子と定電流源Ｆ２との間の接続点に接続されている。また、前記ＭＯＳＦＥＴＭ２ａのドレイン端子と出力端子の間に、インピーダンス値がＺｃのインピーダンス素子Ｚ５が接続されている。このインピーダンス素子Ｚ５も、十分な安定性が確保できる場合には、省略されてもよい。
【００７４】
以下にその動作原理を説明する。ＭＯＳＦＥＴＭ２ａの負荷である定電流源Ｆ４の電流値は前記Ｉａの一定値であり、該ＭＯＳＦＥＴＭ２ａに流れる電流値は一定となるので、該ＭＯＳＦＥＴＭ２ａのバックゲートをソース端子に接続した場合、該ＭＯＳＦＥＴＭ２ａのゲート−ソース間電圧は一定となる。したがって、入力端子ＶＩＮの信号電圧Ｖｉｎと、あるオフセット電圧との和が、該ＭＯＳＦＥＴＭ２ａのソース端子に印加される。このとき、インピーダンス素子Ｚ２１に流れる電流値ＩＺ２１  は、ＤＣ成分を無視し、信号成分のみに着目すると、
ＩＺ２１  ＝Ｖｉｎ／（Ｚｉ／２）                                                          …（１７）
となる。また、ＭＯＳＦＥＴＭ２ａ→定電流源Ｆ４→ＭＯＳＦＥＴＭ６→定電流源Ｆ２から成るフィードバック回路によって、ＭＯＳＦＥＴＭ２ａの電流値がＩａとなるようにＭＯＳＦＥＴＭ６のドレイン電流値が調整される。また、インピーダンス素子Ｚ３→ＭＯＳＦＥＴＭ６→ＭＯＳＦＥＴＭ８から成るフィードバック回路によって、インピーダンス素子Ｚ３に流れる電流ｉＺ３が、ＭＯＳＦＥＴＭ６，Ｍ８を通して出力端子ＶＯＵＴへフィードバックされる。したがって、出力インピーダンスＺｏｕｔは実施例１と同様に式４のように与えられる。ここで、ＭＯＳＦＥＴＭ６，Ｍ８のトランジスタサイズ比を１：Ｍとした。
【００７５】
以上のようにして、低出力インピーダンスを駆動可能で、かつ、出力インピーダンスを所望の値に設定可能なバッファ回路を、簡単な構成で実現することができる。
【００７６】
上述のように、実施例１は差動入力、差動出力に対応するバッファ回路であり、実施例２および３はシングルエンド入力、シングルエンド出力に対応するバッファ回路であるが、前記実施例から容易に理解できるように、実施例１の差動入出力回路から実施例２のようなシングルエンド入出力回路を容易に構成することができる。また、実施例２および３のシングルエンド入出力回路から実施例１のような差動入出力回路を容易に構成することができる。
【００７７】
【発明の効果】
本発明のバッファ回路は、以上のように、入力端子への入力が一方の入力端に与えられる差動増幅回路と、前記差動増幅回路の出力が制御入力端に入力され、出力が前記差動増幅回路の他方の入力端に与えられる第１のトランジスタと、前記差動増幅回路の出力が制御入力端に入力され、出力が前記出力端子に与えられる第２のトランジスタと、ＤＣ電圧源と前記出力端子との間に接続される第１の定電流源と、前記出力端子と差動増幅回路の他方の入力端との間に設けられる第１のインピーダンス素子とを含んで構成され、第１のインピーダンス素子と第１および第２のトランジスタとによって構成されるフィードバック回路によって、出力電圧に比例した電流を生成・増幅し、出力端子にフィードバックする。
【００７８】
それゆえ、前記第１のインピーダンス素子のインピーダンス値と、前記第１および２のトランジスタのサイズ比Ｍとによってインピーダンスを制御することができる。また、ゲインの前記サイズ比Ｍへの依存度を緩和することができ、サイズ比Ｍを大きくすることなく、低出力インピーダンスを実現することができる。したがって、低消費電力化および省回路面積化が可能となる。さらに、前記差動増幅回路を用いたフィードバックにより、低インピーダンスの負荷を駆動する場合にも、入力信号を歪なく出力端子に伝えることが可能となり、低インピーダンス負荷を容易に駆動することができる。
【００７９】
また、本発明のバッファ回路は、以上のように、入力端子への入力が一方の入力端に与えられる差動増幅回路と、前記差動増幅回路の出力が制御入力端に入力され、出力が前記差動増幅回路の他方の入力端に与えられる第１のトランジスタと、前記差動増幅回路の出力が制御入力端に入力され、出力が前記出力端子に与えられる第２のトランジスタと、ＤＣ電圧源と前記出力端子との間に接続される第２のインピーダンス素子と、前記出力端子と差動増幅回路の他方の入力端との間に設けられる第１のインピーダンス素子とを含んで構成され、第１のインピーダンス素子と第１および第２のトランジスタとによって構成されるフィードバック回路によって、出力電圧に比例した電流を生成・増幅し、出力端子にフィードバックする。
【００８０】
それゆえ、前記第１および第２のインピーダンス素子のインピーダンス値と、前記第１および２のトランジスタのサイズ比Ｍとによってインピーダンスを制御することができる。また、ゲインの前記サイズ比Ｍへの依存度を緩和することができ、サイズ比Ｍを大きくすることなく、低出力インピーダンスを実現することができる。したがって、低消費電力化および省回路面積化が可能となる。さらに、前記差動増幅回路を用いたフィードバックにより、低インピーダンスの負荷を駆動する場合にも、入力信号を歪なく出力端子に伝えることが可能となり、低インピーダンス負荷を容易に駆動することができる。さらに、上記構成によれば、第２のインピーダンス素子として、定電流源ではなく、抵抗等を用いることができるため、回路面積をさらに小さくすることが可能となり、低コスト化が可能となる。
【００８１】
さらにまた、本発明のバッファ回路は、以上のように、前記のバッファ回路を差動入出力用に２組備え、その他方の入力端同士の間に第３のインピーダンス素子をさらに設ける。
【００８２】
それゆえ、図１で示すような差動構成のバッファ回路を実現することができる。
【００８３】
また、本発明のバッファ回路は、以上のように、前記差動増幅回路を、前記一方の入力端がゲート端子（ベース端子）に接続され、ソース端子（エミッタ端子）が前記第１のトランジスタのドレイン端子（コレクタ端子）に接続される第３のトランジスタと、前記第３のトランジスタのドレイン端子（コレクタ端子）と一方のＤＣ電圧源との間に接続される第２の定電流源と、ゲート端子（ベース端子）が予め定めるバイアス電圧に接続され、前記第３のトランジスタのドレイン端子（コレクタ端子）にソース端子（エミッタ端子）が接続され、ドレイン端子（コレクタ端子）が該差動増幅回路の出力端子となる第４のトランジスタと、前記第４のトランジスタのドレイン端子（コレクタ端子）と他方のＤＣ電圧源との間に接続される第３の定電流源とを備えて構成する。
【００８４】
それゆえ、上記の構成の差動増幅回路により、図６で示すようなシングルエンド構成のバッファ回路を実現することができる。
【００８５】
さらにまた、本発明のバッファ回路は、以上のように、前記第１のトランジスタのドレイン端子（コレクタ端子）と他方のＤＣ電圧源との間に接続される第４のインピーダンス素子をさらに有する。
【００８６】
それゆえ、バッファ回路のゲインを改善（増大）することができる。
【００８７】
また、本発明のバッファ回路は、以上のように、前記差動増幅回路を、前記一方の入力端がゲート端子（ベース端子）に接続され、ソース端子（エミッタ端子）が前記第１のトランジスタのドレイン端子（コレクタ端子）に接続される第３のトランジスタと、前記第３のトランジスタのドレイン端子（コレクタ端子）と一方のＤＣ電圧源との間に接続される第２の定電流源と、前記第３のトランジスタのドレイン端子（コレクタ端子）にゲート端子（ベース端子）が接続され、ドレイン端子（コレクタ端子）が一方のＤＣ電圧源に接続され、ソース端子（エミッタ端子）が該差動増幅回路の出力端子となる第４のトランジスタと、前記第４のトランジスタのソース端子（エミッタ端子）と他方のＤＣ電圧源との間に接続される第３の定電流源とを備えて構成する。
【００８８】
それゆえ、上記の構成の差動増幅回路により、図８で示すようなシングルエンド構成のバッファ回路を実現することができる。
【００８９】
さらにまた、本発明のバッファ回路は、以上のように、前記差動増幅回路を、前記一方の入力端がゲート端子（ベース端子）に接続され、ソース端子（エミッタ端子）が前記第１のトランジスタのドレイン端子（コレクタ端子）に接続され、ドレイン端子（コレクタ端子）が該差動増幅回路の出力端子となる第３のトランジスタと、前記第３のトランジスタのソース端子（エミッタ端子）と一方のＤＣ電圧源との間に接続される第２の定電流源と、前記第３のトランジスタのドレイン端子（コレクタ端子）と他方のＤＣ電圧源との間に接続される第３の定電流源とを備えて構成する。
【００９０】
それゆえ、上記の構成の差動増幅回路により、図９で示すようなシングルエンド構成のバッファ回路を実現することができる。
【００９１】
また、本発明のバッファ回路は、以上のように、前記第１および第２のトランジスタの制御入力端とバッファ回路の出力端子との間に、さらに第５のインピーダンス素子を設ける。
【００９２】
それゆえ、フィードバックを安定させることができる。
【００９３】
さらにまた、本発明のバッファ回路は、以上のように、前記第１のインピーダンス素子を取り除き、バッファ回路の出力端子と、演算増幅回路の他方の入力端子とを短絡する。
【００９４】
それゆえ、出力インピーダンスを低く設定することができ、出力の帯域を改善することができる。また、ゲインを１に近い値にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態のバッファ回路の電気回路図である。
【図２】図１で示すバッファ回路において、出力インピーダンスを求めるための小信号等価回路を示す図である。
【図３】図１に示すバッファ回路において、入力端子と出力端子との間の電圧ゲインを求めるための小信号等価回路を示す図である。
【図４】図３に示す等価回路において、電圧ゲインをより正確に求めるための小信号等価回路を示す図である。
【図５】本発明の実施の第１の形態のバッファ回路の別の例の電気回路図である。
【図６】図５で示すバッファ回路において、出力インピーダンスを求めるための小信号等価回路を示す図である。
【図７】本発明の実施の第２の形態のバッファ回路の電気回路図である。
【図８】図７に示すバッファ回路を機能ブロックに分割して示したブロック図である。
【図９】本発明の実施の第２の形態のバッファ回路の別の例の電気回路図である。
【図１０】本発明の実施の第３の形態のバッファ回路の電気回路図である。
【図１１】典型的な従来技術のバッファ回路の電気回路図である。
【符号の説明】
１１，１１ａ；２１，２１ａ；３１    バッファ回路
Ｍ１，Ｍ２    ＮチャネルＭＯＳＦＥＴ（第３のトランジスタ）
Ｍ２ａ        ＰチャネルＭＯＳＦＥＴ（第３のトランジスタ）
Ｍ３，Ｍ４    ＰチャネルＭＯＳＦＥＴ（第４のトランジスタ）
Ｍ４ａ        ＮチャネルＭＯＳＦＥＴ（第４のトランジスタ）
Ｍ５，Ｍ６    ＮチャネルＭＯＳＦＥＴ（第１のトランジスタ）
Ｍ７，Ｍ８    ＮチャネルＭＯＳＦＥＴ（第２のトランジスタ）
Ｆ１，Ｆ２    定電流源（第２の定電流源）
Ｆ３，Ｆ４    定電流源（第３の定電流源）
Ｆ５，Ｆ６    定電流源（第１の定電流源）
ＯＰ１，ＯＰ２    差動増幅器（差動増幅回路）
Ｚ１    インピーダンス素子（第３のインピーダンス素子）
Ｚ２，Ｚ３    インピーダンス素子（第１のインピーダンス素子）
Ｚ４，Ｚ５    インピーダンス素子（第５のインピーダンス素子）
Ｚ６，Ｚ７    インピーダンス素子（第２のインピーダンス素子）
Ｚ２１  インピーダンス素子（第４のインピーダンス素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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