(57)【要約】【課題】誤動作が少なく調整の容易なアービタ回路を提供する。【解決手段】複数のデータ転送要求信号（ＡＲＢＩ＜０＞〜ＡＲＢＩ＜２＞）を受け入れて所定のタイミング信号によりデータ転送要求信号を保持するデータ転送要求信号保持手段と、データ転送要求信号保持手段からの出力信号に優先順位づけをするために、その時点での最優先の信号のみを有効信号とし、それ以下の優先順位の信号を無効とする優先順位付け手段と、優先順位付け手段の出力信号からデータ転送実行信号を生成する遅延手段とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のデータ転送要求信号を受け入れて所定のタイミング信号により前記データ転送要求信号を保持するデータ転送要求信号保持手段と、
前記データ転送要求信号保持手段からの出力信号に優先順位づけをするために、その時点での最優先の信号のみを有効信号とし、それ以下の優先順位の信号を無効とする優先順位付け手段と、
前記優先順位付け手段の出力信号からデータ転送実行信号を生成する遅延手段と、
を備えたことを特徴とするアービタ回路。
【請求項２】
前記データ転送要求信号保持手段と前記優先順位付け手段との間に信号遅延手段を更に設けたことを特徴とする請求項１記載のアービタ回路。
【請求項３】
前記信号遅延手段は直列接続された複数段のインバータ回路により構成し、優先順位の低い前記データ転送要求信号ほど前記信号遅延手段の前記段数を増加させたことを特徴とする請求項２記載のアービタ回路。
【請求項４】
前記タイミング信号は、前記優先順位付け手段の出力信号に基づいて生成される信号であることを特徴とする請求項１〜３のいずれか１項記載のアービタ回路。
【請求項５】
前記遅延手段は、ＰＭＯＳトランジスタと抵抗とＮＭＯＳトランジスタにより構成される遅延インバータ回路を偶数段直列接続した遅延回路を備えており、前記優先順位付け手段の出力信号を論理反転させた反転信号を該遅延回路に入力し、前記反転信号に対する遅延回路からの出力信号と前記反転信号との論理積をとる回路とから構成したことを特徴とする請求項１記載のアービタ回路。
【請求項６】
前記遅延手段は前記優先順位付け手段の各出力信号毎に設けられていることを特徴とする請求項１記載のアービタ回路。
【請求項７】
前記遅延手段は前記優先順位付け手段の出力信号の内、その時点で最優先信号として認識された信号に対して設けられていることを特徴とする請求項１記載のアービタ回路。
【請求項８】
前記遅延手段は、ＰＭＯＳトランジスタと抵抗とＮＭＯＳトランジスタにより構成される遅延インバータ回路を偶数段直列接続した遅延回路を備えており、前記タイミング信号と前記優先順位付け手段の出力信号とから前記データ転送実行信号を生成することを特徴とする請求項１，７記載のアービタ回路。
【請求項９】
前記遅延手段は、ＰＭＯＳトランジスタと抵抗とＮＭＯＳトランジスタにより構成される遅延インバータ回路を複数段直列接続した遅延回路を複数回路備え、更に該複数回路の遅延回路の各々の動作を有効／無効とする手段を更に備えていることを特徴とする請求項８記載のアービタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、フィールドメモリを複数の装置によりアクセスするシステムにおけるアクセス制御に関するものであり、特に、メモリにアクセスする為に一時的にデータを保持しておくためのレジスタとメモリセル間のデータ転送に優先順位をつけるアービタ回路に関する。
【０００２】
【従来の技術】
従来、高速の非同期読み取り／書き込みが可能なシリアルアクセスメモリであるフィールドメモリにおいては、高速の非同期読み取り／書き込みを可能にするために、一時的にデータを保持するレジスタを読み取り／書き込み動作用にそれぞれ備えている。更に、同一アドレスのメモリセルに同時にアクセスする場合に、データを破壊しないように、レジスタとメモリセル間のデータ転送に優先順位をつけるアービタ回路を備えている。
【０００３】
図８は、従来のアービタ回路の構成図である。このアービタ回路は、データ転送に優先順位を付与するアービタ部と、優先順位のマージン（各装置のデータ転送要求が重複した場合や、優先順位の低い装置からのデータ転送要求が先に送出された場合に、データ転送の誤動作が発生しないようにするための余裕度のこと）確保及び一つのデータ転送から次のデータ転送までのマージンを確保するための遅延部から構成される。アービタ部は、アービタ回路１〜ｎから構成され、遅延部は、遅延回路１〜ｎにより構成される（図８はｎ＝３の場合の例である）。
【０００４】
次に主要な各記号の意味を簡単に説明する。
・ＡＲＢＩ＜０＞〜ＡＲＢＩ＜２＞：データ転送要求信号である。
・ＥＮＤ：データ転送終了信号である。
・ＡＲＢ＿Ｎ１，ＡＲＢ＿Ｎ２：データ転送要求信号に優先順位を付けるための信号を入力する為の信号端子である。
・ＡＲＢＯ＜０＞〜ＡＲＢＯ＜２＞：データ転送実行信号である。
・ＡＲＢ＿ＮＯ＜０＞〜ＡＲＢ＿ＮＯ＜２＞：データ転送要求セット信号である。
・ＳＴ：電源投入時に発生するイニシャルリセット信号であり、電源投入後暫くして”Ｌ”レベルから”Ｈ”レベルに遷移し、以後”Ｈ”レベルを保持する信号である。
データ転送要求信号数は説明を簡単化するために３つの信号とし、優先順位は、高い順にＡＲＢＩ＜０＞，ＡＲＢＩ＜１＞，ＡＲＢＩ＜２＞とする。
【０００５】
図８の従来のアービタ回路の動作を図１２のタイムチャートを用いて説明する。図１２に示したタイムチャートは、同時に３つのデータ転送要求信号が活性化された場合を示している。先ず、ＡＲＢＩ＜０＞，ＡＲＢＩ＜１＞，ＡＲＢＩ＜２＞が立ち上がる（有効になる）。この信号を受けて、ＡＲＢ回路１＜０＞〜ＡＲＢ回路１＜２＞中のｎｄ２（図９参照）が”Ｈ”レベルにラッチされ、データ転送要求セット信号ＡＲＢ＿ＮＯ＜０＞〜ＡＲＢ＿ＮＯ＜２＞が立ち下がり（有効となり）、遅延回路２中のｎｄ１が立ち上がり（図１１参照）、全てのデータ転送要求がセットされる。
【０００６】
ＡＲＢ回路１＜１＞、ＡＲＢ回路１＜２＞では、ＡＲＢ回路１＜０＞から出力されるＡＲＢ＿ＮＯ＜０＞信号がそれぞれのＡＲＢ＿Ｎ１端子に遅延無しで接続されているため、ＡＲＢ＿ＮＯ＜１＞，ＡＲＢ＿ＮＯ＜２＞がすぐに立ち上がり、ＤＥＬＡＹ回路２＜１＞、ＤＥＬＡＹ回路２＜２＞のｎｄ１が立ち下がるため、転送要求信号ＡＲＢＩ＜１＞，ＡＲＢＩ＜２＞に対応するデータ転送実行信号ＡＲＢＯ＜１＞，ＡＲＢＯ＜２＞が有効になることはない。
【０００７】
ＡＲＢ回路１＜０＞の回路でも同様に、優先順位付け端子ＡＲＢ＿Ｎ１，ＡＲＢ＿Ｎ２がそれぞれＡＲＢ＿ＮＯ＜１＞，ＡＲＢ＿ＮＯ＜２＞のＤＥＬＡＹ回路１からの出力信号ＡＲＢ＿ＮＩ＜１＞、ＡＲＢ＿ＮＩ＜２＞に接続されている為にＤＥＬＡＹ回路１＜１＞、ＤＥＬＡＹ回路１＜２＞での遅延時間遅れてＡＲＢ回路１＜０＞回路がリセットされようとする。ところが、既にＡＲＢ回路１＜１＞、ＡＲＢ回路１＜２＞の回路のＡＲＢ＿ＮＯ＜１＞，ＡＲＢ＿ＮＯ＜２＞信号が既にリセットされているのでリセットされることはない。これにより、ＡＲＢＯＢ＜０＞信号が図１１のｎｄ１の立ち上がりから、インバータＤＩＮＶ１，ＤＩＮＶ２により遅延して立ち上がり、データ転送実行信号ＡＲＢＯ＜０＞が立ち下がり、活性化される（有効となる）。
【０００８】
また、瞬間的にＡＲＢ＿ＮＯ＜１＞，ＡＲＢ＿ＮＯ＜２＞の信号が”Ｌ”レベル、ＤＥＬＡＹ回路２＜１＞、及びＤＥＬＡＹ回路２＜２＞のノードｎｄ１が”Ｈ”レベルとなるが、ＡＲＢ＿ＮＯ＜１＞，ＡＲＢ＿ＮＯ＜２＞については、ＤＥＬＡＹ回路１＜１＞、及びＤＥＬＡＹ回路１＜２＞の抵抗Ｒ１及びコンデンサＣ１による時定数を十分大きな値とすることにより、パルス状の信号はＯＵＴ端子から出力されず、ＡＲＢ＿ＮＩ＜１＞，ＡＲＢ＿ＮＩ＜２＞のレベルは”Ｈ”の状態を維持する。また、ＤＥＬＡＹ回路２＜１＞及びＤＥＬＡＹ回路２＜２＞については、ｎｄ１信号に対してＡＲＢ＿ＮＯ＜１＞，ＡＲＢ＿ＮＯ＜２＞信号が十分遅延される結果パルス状の信号は出力されず、データ転送実行信号ＡＲＢＯ＜１＞，ＡＲＢＯ＜２＞は、”Ｈ”レベル（無効）の状態を保持する。
【０００９】
次にデータ転送要求信号ＡＲＢＩ＜０＞に対するデータ転送が終了したことを示すＥＮＤ信号が”Ｈ”レベルとなる。この時、ＡＲＢ回路１＜０＞のＡＲＢＥＮＤ＜０＞信号（図９参照）が”Ｌ”となり、ＡＲＢ＿ＮＯ＜０＞信号は”Ｈ”レベルとなるので、ＤＥＬＡＹ回路２＜０＞を経てデータ転送実行信号ＡＲＢＯ＜０＞が立ち上がり、不活性（無効）となる。
【００１０】
尚、ＡＲＢ回路１＜１＞及びＡＲＢ回路１＜２＞では、ＥＮＤ信号が”Ｈ”レベルを維持している期間中、ＡＲＢＯＢ＜１＞、ＡＲＢＯＢ＜２＞信号が”Ｌ”レベルの状態を保持しているので、ＡＲＢＥＮＤ＜１＞、ＡＲＢＥＮＤ＜２＞の信号が立ち上がらず、図９のｎｄ２が”Ｈ”レベルにラッチされた状態が継続する。これにより、ＡＲＢ＿ＮＯ＜０＞信号の立ち下がりを受けて、信号ＡＲＢ＿ＮＯ＜１＞，ＡＲＢ＿ＮＯ＜２＞が立ち下がり、ＤＥＬＡＹ回路２＜１＞及びＤＥＬＡＹ回路２＜２＞のｎｄ１が立ち上がり、残りの二つのデータ転送要求がセットされる。
【００１１】
ＡＲＢ回路１＜１＞においては、ＡＥＢ＿ＮＩ＜２＞がＡＲＢ＿Ｎ２に接続されているため、同様に、ＤＥＬＡＹ回路１＜２＞での遅延時間遅れてＡＲＢ回路１＜１＞がリセットされようとする。ところが、既にＡＲＢ回路１＜２＞がリセットされている為に、そのリセットは無効となる。これにより、ＤＥＬＡＹ回路２＜１＞において、ＡＲＢＯＢ＜１＞がｎｄ１の立ち上がりから、インバータ回路ＤＩＮＶ１，ＤＩＮＶ２の遅延時間分遅延して立ち上がり、データ転送実行信号ＡＲＢＯ＜１＞が立ち下がり、活性化する（有効となる）。
【００１２】
また、瞬間的にＡＲＢ＿ＮＯ＜２＞信号が”Ｌ”レベル、ＤＥＬＡＹ回路２＜２＞のｎｄ１が”Ｈ”レベルとなるが、ＡＲＢ＿ＮＯ＜２＞信号についてはＤＥＬＡＹ回路１＜２＞のＣ，Ｒの時定数に関係する遅延によりこのパルス信号が吸収されるため、ＡＲＢ＿ＮＩ＜２＞信号は”Ｈ”レベルを維持し、ＤＥＬＡＹ回路２＜２＞のｎｄ１については、ＤＥＬＡＹ回路２＜２＞のインバータ回路ＤＩＮＶ１，ＤＩＮＶ２の遅延時間により吸収されて出力されず、ＡＲＢＯ＜２＞信号は”Ｈ”レベルを維持する。
【００１３】
２回目のＥＮＤ信号の立ち下がり時には、ＡＲＢ回路１＜１＞は、１回目のＥＮＤ信号の立ち上がり時のＡＲＢ回路１＜０＞と同様の動作を行い、ＡＲＢ回路１＜２＞は、１回目のＥＮＤ信号の立ち下がり時のＡＲＢ回路１＜１＞と同様の動作を行う。
【００１４】
３回目のＥＮＤ信号の立ち下がり時には、ＡＲＢ回路１＜２＞は、１回目のＥＮＤ信号の立ち上がり時のＡＲＢ回路１＜０＞と同様の動作を行う。
【００１５】
図８〜図１１に示した従来のアービタ回路においては、以上のように、同時に３つのデータ転送要求信号が活性化した場合、ＤＥＬＡＹ回路１の遅延時間を利用して、優先順位の高い順にデータ転送実行信号を活性化していた（有効としていた）。
【００１６】
しかしながら、図８〜図１１に示した従来の回路構成では、優先順位が高いデータ転送要求信号と、優先順位の低いデータ転送要求信号とが同時に活性化する場合に、ＤＥＬＡＹ回路１の遅延時間及びＤＥＬＡＹ回路２のインバータ回路ＤＩＮＶ１，ＤＩＮＶ２の遅延時間に基づいて、次のデータ転送を実行する優先順位を決める方法であるので、プロセスのバラツキによる遅延量のバラツキ、配線負荷のバラツキなどにより、一つの転送から次の転送までの時間の変動による誤動作や、優先順位が入れ替わる等の誤動作を起こす可能性があった。
【００１７】
また、データ転送要求信号が増加した場合、それぞれのデータ転送要求信号の優先順位を決定するためのＡＲＢ回路、ＤＥＬＡＹ回路も併せて増加させる必要があるため、ＩＣ化する際のレイアウト面積の増大という問題、及び各転送動作について、転送と転送との間の時間設定を行う必要が生じタイミング調整の煩雑化という問題が発生していた。
【００１８】
その他にも２つ以上の要求信号の競合を調停するアービタ回路に関して下記のような文献がある。
【００１９】
【特許文献１】
特開平８−８３２４２号公報
【００２０】
この発明は、前記従来の課題を解決して、誤動作が少なく調整の容易なアービタ回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この発明は、前記課題を解決するために、複数のデータ転送要求信号を受け入れて所定のタイミング信号によりデータ転送要求信号を保持するデータ転送要求信号保持手段と、データ転送要求信号保持手段からの出力信号に優先順位づけをするために、その時点での最優先の信号のみを有効信号とし、それ以下の優先順位の信号を無効とする優先順位付け手段と、優先順位付け手段の出力信号からデータ転送実行信号を生成する遅延手段とを備えている。これにより、データ転送要求信号の優先順位付けを誤ることが無く、また、優先順のタイミング設定が容易になるため回路の調整が容易になる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
［第１の実施の形態］
図１〜３に、本発明の第１の実施の形態におけるアービタ回路の構成を示す。説明の簡単化の為に、データ転送要求信号線の本数は、従来と同様に３本としている。図１は第１の実施の形態の全体構成を示す図であり、図２は、アービタ部の回路構成を示す図であり、図３は、ＤＥＬＡＹ部のＤＥＬＡＹ回路の具体例を示す図である。
【００２３】
図１は、第１の実施の形態におけるアービタ回路の全体構成図であり、従来の図８におけるアービタ部のＡＲＢ回路１及びＤＥＬＡＹ回路１の代わりにデータ転送要求信号を優先順位により論理的に選択し出力するＡＲＢ回路２を配置し、更に、優先順位の逆転防止及びデータ転送間のマージンを確保する為に、ＤＥＬＡＹ回路３を配置している。
【００２４】
以下、第１の実施の形態における主要な各記号の意味について簡単に説明する。
・ＡＲＢＩ＜０＞，ＡＲＢＩ＜１＞，ＡＲＢＩ＜２＞：データ転送要求信号である。
・ＡＲＢ＿ＮＯ＜０＞，ＡＲＢ＿ＮＯ＜１＞，ＡＲＢ＿ＮＯ＜２＞：データ転送要求のセット信号である。
・ＡＲＢＯＢ＜０＞，ＡＲＢＯＢ＜１＞，ＡＲＢＯＢ＜２＞：データ転送実行信号である。
・ＴＲＥ／ＴＲＥｂ：転送イネーブル信号であり、データ転送要求信号の遮断・転送・ラッチを制御する信号である。
・ＳＴ：電源投入時に発生するイニシャルリセット信号であり、電源投入後暫くして”Ｌ”レベルから”Ｈ”レベルに遷移し、以後”Ｈ”レベルを維持する信号である。
【００２５】
第１の実施例におけるアービタ回路の動作を図４のタイムチャートに従って説明する。図８の場合と同様に、３つのデータ転送要求信号ＡＲＢＩ＜０＞〜ＡＲＢＩ＜２＞が同時に活性化した場合について説明する。
【００２６】
転送イネーブル信号ＴＲＥ／ＴＲＥｂはそれぞれ”Ｈ”／”Ｌ”レベルであるので、トランスファーゲートＴＲ＜０＞〜ＴＲ＜２＞はそれぞれ”ＯＮ”しており、ＡＲＢＩ＜０＞〜ＡＲＢＩ＜２＞の入力がそれぞれインバータ対で構成されるデータ保持回路ＣＩＮＶ０〜ＣＩＮＶ２に保持される。尚、ＮＴＲ０〜ＮＴＲ２はデータ保持回路に保持されているデータをリセットする回路であり、ＴＲ＜０＞〜ＴＲ＜２＞、ＮＴＲ０〜ＮＴＲ２、及びＣＩＮＶ０〜ＣＩＮＶ２により、ＡＲＢＩ＜０＞〜ＡＲＢＩ＜２＞を入力データとし、ＴＲＥ信号をトリガ信号とし、ＡＲＢＥＮＤをリセット信号とする三つのフリップフロップ回路（データ転送要求保持手段）２０を構成している。
【００２７】
これらのデータ転送要求信号ＡＲＢＩ＜０＞〜ＡＲＢＩ＜２＞は、優先順位の高い方から順に、ＡＲＢＩ＜０＞，ＡＲＢＩ＜１＞，ＡＲＢＩ＜２＞となっており、この優先順位にもとづいて、最優先のデータ転送要求セット信号ＡＲＢ＿ＮＯ＜０＞が先ず活性化（”Ｌ”レベル）される。この信号はゲート回路２２ａ，２２ｂから構成される優先順位付け回路（優先順位付け手段）２２から出力される。このＡＲＢ＿ＮＯ＜０＞信号の活性化を受けて、優先順位が下位の信号ＡＲＢ＿ＮＯ＜１＞，ＡＲＢ＿ＮＯ＜２＞は、それぞれ前述のゲート回路２２ａ及び２２ｂによりマスクされて出力されない（”Ｈ”レベル）。
【００２８】
尚、図２においては、前述のデータ転送要求保持手段と優先順位付け手段との間にインバータ回路２１ａ及び直列接続されたインバータ回路２１ｂ〜２１ｄにより構成される回路が挿入されているが、この回路（信号遅延手段）２１は、優先順位のより低いデータ転送要求信号が優先順位のより高い信号より前に入力された場合の回路の動作を保証する為の手段である。そのようなことが起こらない場合には必ずしも必要ではない。
【００２９】
前述のＡＲＢ＿ＮＯ＜０＞信号の活性化により、ゲート回路２３ａ，２３ｂによりＴＲＥ信号及びＴＲＥｂ信号がそれぞれ、”Ｌ”レベル及び”Ｈ”レベルとなり、トランスファーゲートＴＲ＜０＞〜ＴＲ＜２＞により、データ転送要求信号ＡＲＢＩ＜０＞〜ＡＲＢＩ＜２＞の入力を遮断し、保持回路ＣＩＮＶ０〜ＣＩＮＶ２により現在の状態をそれぞれラッチする。
【００３０】
このラッチ動作の直後、ＡＲＢＩ＜０＞信号は”Ｌ”レベルにリセットされる。また、活性化されたＡＲＢＩ＜０＞信号により、ＤＥＬＡＹ回路３＜０＞において、予め設定した遅延時間の後、データ転送実行信号であるＡＲＢＯ＜０＞信号が立ち下がり、データ転送動作が行われる。このデータ転送動作が終了すると、ＥＮＤ信号がＯＮ（”Ｈ”レベル）となりＮＭＯＳトランジスタＮＴＲ０〜ＮＴＲ２がオンし、ＡＲＢＯ＜０＞〜ＡＲＢＯ＜２＞が”Ｈ”レベルとなり、ＡＲＢ回路２はリセットされる。
【００３１】
リセットされた”Ｈ”レベルのＡＲＢ＿ＮＯ＜０＞信号を受けて、ＴＲＥ，ＴＲＥｂ信号はそれぞれ”Ｈ”レベル、”Ｌ”レベルとなり、図２の回路のＴＲ＜０＞〜ＴＲ＜２＞が”ＯＮ”状態となるため、ＡＲＢＩ＜０＞〜ＡＲＢＩ＜２＞のデータ転送要求信号の入力が可能となり、次のデータ転送要求信号が優先順位に従って有効となる（この場合、ＡＲＢＯ＜１＞が活性化される）。同様に、ＡＲＢＯ＜２＞まで活性化されて、全ての転送動作が実行される。
【００３２】
以上説明したように、この実施の形態においては、データ転送要求信号の優先順位を優先順位付け手段により論理的に決定するため、従来のＤＥＬＡＹ回路１、及びＤＥＬＡＹ回路２を使用した、信号の遅延による優先順位の決定方法と比較してプロセスバラツキに対する変動が少なく誤動作を防止することができ、優先順位のタイミング設定が容易になる。
【００３３】
［第２の実施の形態］
図５は、本発明の第２の実施の形態における全体構成を示すブロック図であり、図６は、第２の実施の形態におけるＤＥＬＡＹ回路４の回路図の具体例を示している。この実施の形態においては、図５のＡＲＢ回路２については、第１の実施の形態における回路と同様であるが、ＤＥＬＡＹ回路４は、データ転送要求セット信号ＡＲＢ＿ＮＯ＜０＞〜ＡＲＢ＿ＮＯ＜２＞毎に設けるのではなく、全体で一つの回路構成と成っており、その詳細は図６の具体例に示す通りである。
【００３４】
第２の実施の形態における回路の動作について、第１の実施の形態に於ける動作と異なる部分についてのみ説明を行う。
【００３５】
データ転送実行信号であるＡＲＢＯ＜０＞信号は、ＡＲＢ回路２中において、ＡＲＢ＿ＮＯ＜０＞〜ＡＲＢ＿ＮＯ＜２＞のいずれかの信号の活性化を受けて生成されるＴＲＥｂ信号（図２参照）の入力信号に対して、ＤＥＬＡＹ回路４において予め設定された遅延時間を経て最終的にＡＲＢ＿ＮＯ＜０＞との論理ＯＲにより活性化される。この動作以外は第１の実施の形態の動作と同様である。
【００３６】
このように、この実施の形態によれば、第１の実施の形態におけるＤＥＬＡＹ回路３と比較して、ＡＲＢ＿ＮＯ信号毎に回路を設ける構成ではないので、レイアウト面積を小さくできる。従って、転送要求信号が増加した場合にチップ面積の増加を抑制できる効果がある。
【００３７】
［第３の実施の形態］
第３の実施の形態においては、アービタ部については、第１及び第２の実施の形態と同様である。ＤＥＬＡＹ部については、第２の実施の形態と基本的には同様の構成であるが、遅延時間を設定している回路部にヒューズを設けることにより、遅延時間をより細かく設定できる構成となっている。回路の動作については、第２の実施の形態における動作と同様である。
【００３８】
以上のように、この実施の形態によれば、ＤＥＬＡＹ部の遅延時間の設定をより細かく設定できる構成としているので、プロセスバラツキによる遅延量のバラツキをデバイス上で吸収できるという効果がある。
【００３９】
尚、本発明は、前述の各実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能である。例えば、前述の各実施の形態においては、データ転送要求信号の数が３信号の場合について説明したが、この信号の個数に関係なく本発明を適用可能である。また、遅延素子については、抵抗とインバータ回路の組み合わせについて説明したが、これに限定されるものではなく、抵抗とコンデンサの組み合わせ、或いはコンデンサ単体とインバータ回路の組み合わせ等種々の変形が考えられる。
【００４０】
【発明の効果】
以上詳細に説明したように、この発明によれば、複数のデータ転送要求信号を受け入れて所定のタイミング信号によりデータ転送要求信号を保持するデータ転送要求信号保持手段と、データ転送要求信号保持手段からの出力信号に優先順位づけをするために、その時点での最優先の信号のみを有効信号とし、それ以下の優先順位の信号を無効とする優先順位付け手段と、優先順位付け手段の出力信号からデータ転送実行信号を生成する遅延手段とを備えている。これにより、データ転送要求信号の優先順位付けを誤ることが無く、また、優先順のタイミング設定が容易になるため回路の調整が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の全体構成を示すブロック図である。
【図２】第１の実施の形態におけるアービタ部の回路構成を示す図である。
【図３】第１の実施の形態におけるＤＥＬＡＹ部のＤＥＬＡＹ回路の具体例を示す図である。
【図４】第１の実施の形態における回路の動作を説明するためのタイムチャートである。
【図５】第２の実施の形態における全体構成を示すブロック図である。
【図６】第２の実施の形態におけるＤＥＬＡＹ部のＤＥＬＡＹ回路の具体例を示す図である。
【図７】第３の実施の形態におけるＤＥＬＡＹ部のＤＥＬＡＹ回路の具体例を示す図である。
【図８】従来のアービタ回路の構成図である。
【図９】従来のアービタ回路のＡＲＢ回路である。
【図１０】従来のアービタ回路のＤＥＬＡＹ回路１である。
【図１１】従来のアービタ回路のＤＥＬＡＹ回路２である。
【図１２】従来のアービタ回路の動作を説明するためのフローチャートである。
【符号の説明】
ＡＲＢＩ＜０＞〜ＡＲＢＩ＜２＞        データ転送要求信号
ＡＲＢ＿ＮＯ＜０＞〜ＡＲＢ＿ＮＯ＜２＞    データ転送要求セット信号
ＥＮＤ                      データ転送終了信号
ＡＲＢＯ＜０＞〜ＡＲＢＯ＜２＞        データ転送実行信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004348463.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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