(57)【要約】【課題】安価な回路構成で画像形成装置のコピー画像の高画質化を達成する。【解決手段】周波数乗り換え動作は、書き込みアドレスにＶＩ（Ｎ）がメモリ１０１に書き込まれ、読み出しアドレスのメモリ１０１の内容がＶＯＤ（Ｎ）に出力される。ＶＩ（Ｎ）が遅延回路１０５を介して、出力データ制御回路１０２に入力され、その出力ＶＯ（Ｎ）は所定値（例えば“０”）となる。１ＬＩＮＥ遅延動作は、メモリ１０１への２ＣＬＫが同一ＣＬＫで動作を行う。書き込みアドレスにＶＩ（Ｎ）がメモリ１０１に書き込まれ、読み出しアドレスのメモリ１０１の内容がＶＯＤ（Ｎ）に出力される。ＶＩ（Ｎ）が遅延回路１０５に入力され、所定量遅延された信号が出力データ制御回路１０２に入力されスルーされて、ＶＯ（Ｎ）に出力される。【選択図】        図１
2004312398.tif 000002
【特許請求の範囲】
【請求項１】
画像読み取り装置からの信号に所定の処理を施し、当該処理した信号に応じて画像形成を行う画像形成装置内に具備された画像処理回路において、
入力信号と出力信号との駆動周波数を変更する第１の動作モードと、
前記入力信号から所定のタイミングだけ遅延された出力信号を得る第２の動作モードと、
前記第１の動作モード及び前記第２の動作モード夫々において一時的に入力されたデータを格納する記憶手段と、
前記第１のモード及び前記第２のモード夫々において、該記憶手段へアクセスする際のアドレスを発生するアドレス発生手段と
を備えたことを特徴とする画像処理回路。
【請求項２】
請求項１に記載の画像処理回路において、前記第１の動作モード時に、前記アドレス発生手段からの書き込みアドレスで順次、入力データを前記記憶手段に書き込み、当該書き込みとは非同期で、前記アドレス発生手段からの読み出しアドレスについて前記記憶手段の内容を出力して、前記駆動周波数の変更を行い、前記第２の動作モード時に、前記アドレス発生手段からの書き込みアドレスで順次、入力データを前記記憶手段に書き込み、当該書き込みと同期して、前記アドレス発生手段からの読み出しアドレスについて前記記憶手段の内容を出力して、前記所定タイミングの遅延を行うことを特徴とする画像処理回路。
【請求項３】
請求項１又は２に記載の画像処理回路において、前記アドレス発生手段は、書き込みアドレスを作る書き込みアドレス制御部と、読み出しアドレスを作る読み出しアドレス制御部とを備えたことを特徴とする画像処理回路。
【請求項４】
請求項１乃至３のいずれかに記載の画像処理回路において、前記記憶手段は、さらに、入力信号に補正を行う第３の動作モード時に、補正値を格納し、若しくは一時的に補正値を算出するためのデータを格納するために共用され、前記アドレス発生手段は、前記第１の動作モード時、前記第２の動作モード時及び前記第３の動作モード時とで共用されることを特徴とする画像処理回路。
【請求項５】
請求項４に記載の画像処理回路において、前記第３の動作モード時に、入力データを所定回数加算し、当該加算したデータを前記アドレス発生手段からの書き込みアドレスで前記記憶手段に書き込み、前記アドレス発生手段からの読み出しアドレスについて前記記憶手段の内容を読み出し、当該読み出したデータを前記所定回数で除算し、当該除算したデータを、前記アドレス発生手段からの書き込みアドレスで前記記憶手段に書き込むことを特徴とする画像処理回路。
【請求項６】
請求項１乃至５のいずれかに記載の画像処理回路において、回路がＡＳＩＣであることを特徴とする画像処理回路。
【請求項７】
請求項１乃至６のいずれかに記載の画像処理回路を備えたことを特徴とする画像読み取り装置。
【請求項８】
請求項７に記載の画像読み取り装置を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理回路、具体的には画像読み取り装置の画像処理回路に関する。より詳しくは、デジタル複写機等の画像形成装置の画像読みとり部（スキャナ；画像読み取り装置）に具備されるＣＣＤセンサからの画像読み取り信号を、後段のプリンタ部に送出するためのデータに変換する画像処理用半導体集積回路で、特にＣＣＤセンサからの読み取り信号を補正するシェーディング補正回路、ＣＣＤセンサからの読み取り信号の周波数を変換する周波数変換回路、その他の処理回路に関連した、画像読み取り装置の画像処理回路及び画像読み取り装置並びに画像形成装置に関する。
【０００２】
【従来の技術】
図４は、従来の画像読み取り装置４００の構成図である。画像読み取り装置４００は、原稿ガラス４０１、基準白板４０２、原稿圧板４０３、原稿照明ランプ４０４、第１ミラー４０５、第２ミラー４０６、第３ミラー４０７、第１ミラー台４０８、第２ミラー台４０９、光学レンズ４１０、ＣＣＤラインセンサ４１１、光学モータ４１２、第１の反射笠４１３、第２の反射笠４１４、及び処理回路４１５等を有する。
【０００３】
第１ミラー台４０８には原稿照明ランプ４０４と第１ミラー４０５が搭載され、原稿を照明すると共に原稿からの反射光を第２ミラー４０６に導く。第２ミラー台４０９には第２ミラー４０６と第３ミラー４０７が搭載されている。
【０００４】
光学レンズ４１０は第１ミラー４０５、第２ミラー４０６、第３ミラー４０７を介して導かれた原稿反射光をＣＣＤラインセンサ４１１に結像する。ＣＣＤラインセンサ４１１は結像された原稿反射光を電気信号に変換する。
【０００５】
基準白板４０２はシェーディング補正を行うための基準信号を得る際に用いられるもので、温度、湿度などの環境条件や、耐久によって色味が変動しない材料が一般的に用いられる。
【０００６】
処理回路４１５は、ＣＣＤラインセンサ４１１からの画像読み取り信号を、後段のプリンタ部に送出するためのデータに変換する画像処理用半導体集積回路である。
【０００７】
図５はＣＣＤラインセンサ４１１からの画像読み取り信号の処理回路４１５の前段部分のブロック図で、ダーク加算＆黒オフセット補正部（シェーディング補正回路）５０１、周波数乗換部（周波数変換回路）５０２、１ＬＩＮＥ遅延部５０３を有する。
【０００８】
図６は図５のダーク加算＆黒オフセット補正部５０１のブロック図、図７は黒オフセット補正の概念図、図８は図５の周波数乗換部５０２のブロック図、図９は図５の１ＬＩＮＥ遅延部５０３のブロック図である。
【０００９】
ダーク加算＆黒オフセット補正部５０１は、図７に示すようなＣＣＤラインセンサ４１１からの画像読み取り信号にもともと持っている黒オフセット信号を演算し、その演算結果を入力信号から差し引いて後段のブロックに伝達する。
【００１０】
周波数乗換部５０２は、ダーク加算＆黒オフセット補正部５０１からの信号の周波数を後段で処理する周波数に変換して伝達する。ＣＣＤラインセンサ４１１の駆動ＣＬＫと後段の画像処理部のＣＬＫの周波数が異なる時、及び放射ノイズ低減のための周波数拡散方式（ＬＶＤＳ；ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）時に用いる。
【００１１】
１ＬＩＮＥ遅延部５０３は、周波数乗換部５０２からの信号とこの信号を１ＬＩＮＥ遅延した信号とを、図示しない後段の処理回路に伝達する。ここでは、１ＬＩＮＥ遅延した信号がＶＯＤ（Ｎ）、そのままスルーして出力する信号がＶＯ（Ｎ）としている。この１ＬＩＮＥ遅延部は後段のＶＯ（Ｎ）とＶＯＤ（Ｎ）での線形補間処理や、その他の画像処理のために必要な処理ブロックである。
【００１２】
次に各ブロックの詳細な動作を説明をする。まず、図６を参照しダーク加算＆黒オフセット補正部５０１について説明する。図中符号６０１は１入力を選択信号により２つの出力に分配するデコーダ、６０２、６０３は２入力の加算回路、６０４は２入力を選択信号により１つの出力を選択するセレクタ、６０５は２入力の減算回路、６０６はＣＣＤラインセンサ４１１からの画像読み取り信号がＯＤＤ／ＥＶＥＮで特性が若干異なることに対応するためのＯＤＤ／ＥＶＥＮ切り替え信号発生回路である。
【００１３】
図６の動作について説明する。原稿照明ランプ４０４を消灯した状態でＣＣＤラインセンサ４１１からの画像読み取り信号がＶＩ（Ｎ）に入力される。そして、ＯＤＤ／ＥＶＥＮ切り替え信号発生回路６０６からの選択信号により、デコーダ６０１でこのＶＩ（Ｎ）信号が６０２、及び６０３の加算回路に振り分けられる。
【００１４】
その後、所定期間、ＥＶＥＮ側加算回路６０２、及びＯＤＤ側加算回路６０３で順次、ダーク時の画像読み取り信号が累積加算されていき、所定期間終了後、図示しない本体コントローラに各々のダーク加算結果が出力される。図示しない本体コントローラではこのダーク加算結果を平均化処理し、その結果をＥＶＥＮ黒オフセット信号、ＯＤＤ黒オフセット信号としてセレクタ６０４に入力する。
【００１５】
その後、ＯＤＤ／ＥＶＥＮ切り替え信号発生回路６０６からの選択信号によりセレクタ６０４でＥＶＥＮ黒オフセット信号、ＯＤＤ黒オフセット信号を選択的に減算回路６０５に入力し、減算回路６０５でＶＩ（Ｎ）から各黒オフセット信号を差し引き、黒オフセット補正された信号がＶＯ（Ｎ）として後段の処理ブロックに伝達される。
【００１６】
次に図８の周波数乗換部５０２について説明する。図中符号８０１は１０ワード＊１６ｂｉｔのレジスタ、８０２はレジスタ８０１への書き込みアドレスを作る書き込みアドレス制御部、８０３はレジスタ８０１の読み出しアドレスを作る読み出しアドレス制御部である。
【００１７】
また、レジスタ８０１には書き込み用のＣＬＫと読み出し用のＣＬＫが入力され、両者のＣＬＫ周波数は原則的に非同期で異なるものであり、書き込みＣＬＫは周波数乗換部５０２より前段の処理ブロックで使用しているＣＬＫ、読み出しＣＬＫは周波数乗換部５０２より後段の処理ブロックで使用しているＣＬＫとなる。
【００１８】
そして、書き込みアドレス制御部８０２からの書き込みアドレスに順次、ＶＩ（Ｎ）がレジスタ８０１に書き込まれると同時に、読み出しアドレス制御部８０３からの読み出しアドレスについてのレジスタ８０１の内容がＶＯ（Ｎ）に出力され、周波数乗換えが可能となる。
【００１９】
次に図９の１ＬＩＮＥ遅延部５０３について説明する。図中符号９０１は７５００ワード＊１６ｂｉｔのメモリ、９０２は３４０１のメモリ９０１への書き込みアドレスを作る書き込みアドレス制御部、９０３はメモリ９０１の読み出しアドレスを作る読み出しアドレス制御部、９０４は遅延回路である。また、メモリ９０１には一つのＣＬＫが入力され、このＣＬＫで書き込み、読み出しの動作を行う。
【００２０】
そして、書き込みアドレス制御部９０２からの書き込みアドレスに順次、ＶＩ（Ｎ）がメモリ９０１に書き込まれると同時に、読み出しアドレス制御部９０３からの読み出しアドレスについてメモリ９０１の内容がＶＯＤ（Ｎ）に出力され、１ＬＩＮＥ遅延が可能となる。ここで、メモリ９０１へのアクセスは読み出しが先で、書き込みが後となる。また、ＶＯＤ（Ｎ）と同期を取るために、ＶＩ（Ｎ）が遅延回路９０４に入力され、所定量遅延された信号がＶＯ（Ｎ）に出力される。
【００２１】
このように一連の動作が行われるが、後段の処理回路、及び周辺回路によっては、ダーク加算＆黒オフセット補正部５０１、周波数乗換部５０２、１ＬＩＮＥ遅延部５０３は常に動作しているのではなく、各ブロックの動作をスルーさせたりすることもある。
【００２２】
なお、以上の従来技術の構成について、ダーク加算及び周波数変換は特許文献１に、１ＬＩＮＥ遅延については特許文献２に開示されている。
【００２３】
【特許文献１】
特開２００１−６１１０４号公報
【００２４】
【特許文献２】
特開平１１−１１２７４８号公報
【００２５】
【発明が解決しようとする課題】
上述の従来の回路では、周波数乗り換えブロック５０２で、書き込みＣＬＫと読み出しＣＬＫの周波数変化範囲が大きくなれば大きくなるほど、レジスタ８０１、及び書き込みアドレス制御部８０２、及び読み出しアドレス制御部８０３のサイズも大きくせざるを得ないことから、元々、コストが高い構成となっている。さらに、この画像処理回路はほとんどの場合、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）となるが、レジスタセルはその中でも大きなサイズを占めるものであり、コストに与える影響はかなり大きいものとなっていた。
【００２６】
また、ダーク加算＆オフセット補正部５０１については、図７に示す黒オフセット分がＯＤＤ／ＥＶＥＮで異なり、さらに各画素ごとでも異なるので、従来の回路での累積加算、及びその平均値を黒オフセット補正値にすることは、昨今の高画質化の要求に対応するのにも限界があった。
【００２７】
本発明は、このような課題に鑑みてなされたもので、その目的とするところは、安価な回路構成で画像形成装置のコピー画像の高画質化を達成することができる画像読み取り装置の画像処理回路を提供することにある。
【００２８】
【課題を解決するための手段】
このような目的を達成するために、本発明の画像処理回路は、画像読み取り装置からの信号に所定の処理を施し、当該処理した信号に応じて画像形成を行う画像形成装置内に具備された画像処理回路において、入力信号と出力信号との駆動周波数を変更する第１の動作モードと、前記入力信号から所定のタイミングだけ遅延された出力信号を得る第２の動作モードと、前記第１の動作モード及び前記第２の動作モード夫々において一時的に入力されたデータを格納する記憶手段と、前記第１のモード及び前記第２のモード夫々において、該記憶手段へアクセスする際のアドレスを発生するアドレス発生手段とを備えたことを特徴とする。
【００２９】
以上の構成により、周波数変換部のレジスタと１ＬＩＮＥ遅延部のメモリを一つのメモリで共用し、さらに、メモリアドレス制御部等も共用すると共に、動作モードによって周辺回路の動作を制御する。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。なお、各図面において同様の機能を有する箇所には同一の符号を付し、説明の重複は省略する。
【００３１】
［実施形態１］
図３は、本実施形態１の画像読み取り装置３００の構成図である。画像読み取り装置３００は、原稿ガラス３０１、基準白板３０２、原稿圧板３０３、原稿照明ランプ３０４、第１ミラー３０５、第２ミラー３０６、第３ミラー３０７、第１ミラー台３０８、第２ミラー台３０９、光学レンズ３１０、ＣＣＤラインセンサ３１１、光学モータ３１２、第１の反射笠３１３、第２の反射笠３１４、及び処理回路３１５等を有する。
【００３２】
原稿照明ランプ３０４は外部電極方式のキセノン管である。原稿ガラス３０１には対象となる原稿が載置され、画像読み取りが行われる。原稿圧板３０３は原稿ガラス３０１に載置された原稿を押さえ、原稿の原稿ガラス３０１に対する浮きを押さえると共に、原稿ガラス３０１の汚れ、破損防止用カバーとしても機能する。
【００３３】
第１ミラー台３０８には原稿照明ランプ３０４と第１ミラー３０５が搭載され、原稿を照明すると共に原稿からの反射光を第２ミラー３０６に導く。第１ミラー３０５は、原稿からの反射光をＣＣＤラインセンサ３１１に導くための３枚のミラーの中の第１のミラーである。
【００３４】
第２ミラー３０６は原稿からの反射光をＣＣＤラインセンサ３１１に導くための３枚のミラーの中の第２のミラーである。第３ミラー３０７は原稿からの反射光をＣＣＤラインセンサ３１１に導くための３枚のミラーの中の第３のミラーである。第２ミラー台には第２ミラー３０６と第３ミラー３０７が搭載されている。
【００３５】
光学レンズ３１０は第１ミラー３０５、第２ミラー３０６、第３ミラー３０７を介して導かれた原稿反射光をＣＣＤラインセンサ３１１に結像する。
【００３６】
ＣＣＤラインセンサ３１１は結像された原稿反射光を電気信号に変換する。光学モータ３１２は第１ミラー台３０８、第２ミラー台３０９を矢印Ａ及びＢ方向に駆動する。一般的にステッピングモータやＤＣモータ等が用いられる。
【００３７】
基準白板３０２はシェーディング補正を行うための基準信号を得る際に用いられるもので、温度、湿度などの環境条件や、耐久によって色味が変動しない材料が一般的に用いられる。
【００３８】
第１の反射笠３１３は原稿照明ランプ３０４の効率を高めるために配置され、主に原稿面と反対側に放射される光束を原稿面に集光させる役割を持つ。第２の反射笠３１４も第１の反射笠３１３と同様に原稿照明ランプ３０４の効率を高めると共に、原稿面に対して対象に光束を集め貼り付け原稿や立体物を原稿とする場合の影の発生を抑える。
【００３９】
処理回路３１５は、ＣＣＤラインセンサ３１１からの画像読み取り信号を、後段のプリンタ部に送出するためのデータに変換する画像処理用半導体集積回路である。
【００４０】
本実施形態１の画像読み取り装置３００も、ＣＣＤラインセンサ３１１からの画像読み取り信号の処理回路３１５の前段部分において、前述の従来の技術で図５に示したダーク加算＆黒オフセット補正部５０１、周波数乗換部５０２、１ＬＩＮＥ遅延部５０３に相当する機能を有する。
【００４１】
図１は、前述の周波数乗換部５０２及び１ＬＩＮＥ遅延部５０３に相当する機能の本実施形態１における概略結線図を示す。本実施形態１の特徴は、周波数乗り換え動作に必要なレジスタと、１ＬＩＮＥ遅延動作時に必要なメモリとを共用化したことである。
【００４２】
図１において、図中符号１０１は７５００ワード＊１６ｂｉｔのメモリ、１０２は出力データ制御回路、１０３はメモリ１０１への書き込みアドレスを作る書き込みアドレス制御部、１０４はメモリ１０１への読み出しアドレスを作る読み出しアドレス制御部、１０５は遅延回路である。また、メモリ１０１には書き込みＣＬＫと読み出しＣＬＫが入力される。
【００４３】
次に動作について説明する。まず、周波数乗り換え動作については、書き込みアドレス制御部１０３からの書き込みアドレスに順次、ＶＩ（Ｎ）がメモリ１０１に書き込まれると同時に、読み出しアドレス制御部１０４からの読み出しアドレスについてメモリ１０１の内容がＶＯＤ（Ｎ）に出力され、周波数乗り換えが可能となる。
【００４４】
その際には、ＶＩ（Ｎ）が遅延回路１０５を介して、出力データ制御回路１０２に入力されるが、その出力であるＶＯ（Ｎ）は、図示しない本体コントローラからの信号により所定値（例えば“０”）となる。（周波数乗り換え動作時にはＶＯ（Ｎ）とＶＯＤ（Ｎ）は非同期で出力されるため、このような処理を行う）。
【００４５】
次に、１ＬＩＮＥ遅延動作については、メモリ１０１には書き込みＣＬＫと読み出しＣＬＫが入力されるが、両者のＣＬＫは同一ＣＬＫで動作を行う。そして、書き込みアドレス制御部１０３からの書き込みアドレスに順次、ＶＩ（Ｎ）がメモリ１０１に書き込まれると同時に、読み出しアドレス制御部１０４からの読み出しアドレスについてメモリ１０１の内容がＶＯＤ（Ｎ）に出力され、１ＬＩＮＥ遅延が可能となる。ここで、メモリ１０１へのアクセスは読み出しが先で、書き込みが後となる。
【００４６】
また、ＶＯＤ（Ｎ）と同期を取るために、ＶＩ（Ｎ）が遅延回路１０５に入力され、所定量遅延された信号が出力データ制御回路１０２に入力されると共に、図示しない本体コントローラからの信号により、このブロックではスルーされ、ＶＯ（Ｎ）に出力される。
【００４７】
［実施形態２］
本実施形態２の画像読み取り装置の構成は、前述の実施形態１で図３に示した画像読み取り装置３００の構成と同じである。
【００４８】
本実施形態２の画像読み取り装置３００も、ＣＣＤラインセンサ３１１からの画像読み取り信号の処理回路３１５の前段部分において、前述の従来の技術で図５に示したダーク加算＆黒オフセット補正部５０１、周波数乗換部５０２、１ＬＩＮＥ遅延部５０３に相当する機能を有する。
【００４９】
図２は、前述のダーク加算＆黒オフセット補正部５０１、周波数乗換部５０２及び１ＬＩＮＥ遅延部５０３に相当する機能の本実施形態２における概略結線図を示す。本実施形態２の特徴は、前述の実施形態１と同様に周波数乗り換え動作に必要なレジスタと、１ＬＩＮＥ遅延動作時に必要なメモリとを共用化し、さらにこのメモリを黒オフセット補正値を算出、格納するためのメモリとしても使用するようにしたことである。
【００５０】
図２において、図中符号２０１はＶＩ（Ｎ）とメモリ１０１からの読み出しデータとを累積加算する加算回路、２０２はメモリ１０１からの読み出しデータを累積加算回路２０１で加算した数で除算し、平均化した値を出力する平均回路、２０５はＶＩ（Ｎ）からメモリ１０１からの読み出しデータを差し引き、黒オフセット補正を行う黒オフセット補正回路である。
【００５１】
また、２０６は本体コントローラからの信号により出力データを制御しＶＯＤ（Ｎ）として出力する出力データ制御回路、２０７は加算回路２０１からの出力データ、平均回路２０２からの出力データ、及びＶＩ（Ｎ）を入力し、図示しない本体コントローラからの信号により、メモリ１０１への書き込みデータとして選択するセレクタである（前述の実施形態１と同一の構成に関しては詳細説明を省略する）。
【００５２】
以下、本実施実施形態２の特徴となる部分である、黒オフセット補正動作について説明する（周波数乗り換え動作、１ＬＩＮＥ遅延動作については前述の実施形態１と同様の動作なので、詳細説明は省略する）。
【００５３】
まず、図示しない本体コントローラからセレクタ２０７にはＶＩ（Ｎ）を出力するように信号が与えられ、メモリ１０１への書き込みデータにＶＩ（Ｎ）が選択される。これによって、メモリ１０１にはＶＩ（Ｎ）に対応する、書き込みアドレス制御部１０３からの書き込みアドレスに順次、ＶＩ（Ｎ）が一旦格納される。
【００５４】
次に、図示しない本体コントローラからセレクタ２０７に加算回路２０１からの出力データをメモリ１０１への書き込みデータとするように信号が出力され、そして、読み出しアドレス制御部１０４からの読み出しアドレスについてメモリ１０１から順次、格納されているデータが読み出されるとともに、そのデータとＶＩ（Ｎ）が加算回路２０１で加算処理され、再度、メモリ１０１に加算後のデータが順次、対応する書き込みアドレス制御部１０３からの書き込みアドレスに格納される。この加算動作を所定回数（ライン数）行い、ＶＩ（Ｎ）の累積加算結果をメモリ１０１に格納する。
【００５５】
次に図示しない本体コントローラからセレクタ２０７に平均回路２０２からの出力データをメモリ１０１への書き込みデータとするように信号が出力され、そして、読み出しアドレス制御部１０４からの読み出しアドレスについてメモリ１０１から順次、格納されているデータが読み出されると共に、そのデータを上記所定回数（ライン数）で除算し、再度、メモリ１０１に平均処理後のデータが順次、対応する書き込みアドレス制御部１０３からの書き込みアドレスに格納される。つまり、この動作で各画素ごとの黒オフセット補正値の準備が完了したこととなる。
【００５６】
その後、図示しない本体コントローラから出力データ制御回路２０６に対して、黒オフセット補正回路２０５からの出力データをＶＯＤ（Ｎ）に出力するように信号を出力するとともに、読み出しアドレス制御部１０４からの読み出しアドレスについてメモリ１０１から格納されている黒オフセット補正値を順次読み出していき、黒オフセット補正回路２０５でＶＩ（Ｎ）から減算処理され、黒オフセット補正後のデータがＶＯＤ（Ｎ）に出力される。
【００５７】
また、言うまでも無いが、前述の実施形態１で説明した周波数乗り換え動作時、及び１ＬＩＮＥ遅延動作時には、セレクタ２０７はＶＩ（Ｎ）をスルーするように、出力データ制御回路２０６はメモリ１０１の読み出しデータをスルーするように設定されている。
【００５８】
【発明の効果】
以上説明したように本発明によれば、安価な回路構成で画像形成装置のコピー画像の高画質化を達成することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１の、周波数乗換部及び１ＬＩＮＥ遅延部に相当する機能の概略結線図である。
【図２】本発明の実施形態２の、ダーク加算＆黒オフセット補正部、周波数乗換部及び１ＬＩＮＥ遅延部に相当する機能の概略結線図である。
【図３】本発明の実施形態１，２の画像読み取り装置の構成図である。
【図４】従来の画像読み取り装置の構成図である。
【図５】従来の画像読み取り信号の処理回路の前段部分のブロック図である。
【図６】従来のダーク加算＆黒オフセット補正部のブロック図である。
【図７】黒オフセット補正の概念図である。
【図８】従来の周波数乗換部のブロック図である。
【図９】従来の１ＬＩＮＥ遅延部のブロック図である。
【符号の説明】
１０１  メモリ
１０２  出力データ制御回路
１０３  書き込みアドレス制御部
１０４  読み出しアドレス制御部
１０５  遅延回路
２０１  加算回路
２０２  平均回路
２０５  黒オフセット補正回路
２０６  出力データ制御回路
２０７  セレクタ
３００  画像読み取り装置
３０１  原稿ガラス
３０２  基準白板
３０３  原稿圧板
３０４  原稿照明ランプ
３０５  第１ミラー
３０６  第２ミラー
３０７  第３ミラー
３０８  第１ミラー台
３０９  第２ミラー台
３１０  光学レンズ
３１１  ＣＣＤラインセンサ
３１２  光学モータ
３１３  第１の反射笠
３１４  第２の反射笠
３１５  処理回路
５０１  ダーク加算＆黒オフセット補正部
５０２  周波数乗換部
５０３  １ＬＩＮＥ遅延部
【図１】
2004312398.tif 000003
【図２】
2004312398.tif 000004
【図３】
2004312398.tif 000005
【図４】
2004312398.tif 000006
【図５】
2004312398.tif 000007
【図６】
2004312398.tif 000008
【図７】
2004312398.tif 000009
【図８】
2004312398.tif 000010
【図９】
2004312398.tif 000011