(57)【要約】【課題】タイミング発生器に用いるリニアライズメモリのビット数を減して、占有面積と消費電力を削減した半導体試験装置。【解決手段】複数の固定遅延回路を切り換え可変遅延回路で遅延時間を補正する可変遅延部とリニアライズメモリとを用いて可変遅延回路のタイミングを補正するタイミング発生器とを有し、基準周期の基準データを記憶する基準データ用リニアライズメモリと、差分データ用リニアライズメモリと、基準データと差分データとの書込／読出を制御するアドレス制御部と、基準データ用リニアライズメモリのメモリライトイネーブル制御部と、差分データと基準データとのデータの減算を行う減算回路と、基準データと差分データとのデータを加算して出力する加算回路とから成る半導体試験装置。【選択図】        図１
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【特許請求の範囲】
【請求項１】
遅延量を可変可能な可変遅延回路は入力パルスを受けて所定に遅延して出力し、遅延量を規定する論理的遅延データを入力として受けて前記論理的遅延データに対応する物理的遅延データに変換して該可変遅延回路へ供給するリニアライズメモリを多数チャンネル備える半導体試験装置であって、
論理的遅延データのデータビットの中で下位複数ビットをアドレス入力として受けて、当該下位複数ビットの論理遅延量に対応する該可変遅延回路に供給すべき物理遅延量の遅延データに変換する第１補正データを格納する基準データ用リニアライズメモリと、
論理的遅延データのデータビットの中で全ビットをアドレス入力として受けて、当該全ビットの論理遅延量に対応する該可変遅延回路に供給すべき物理遅延量の遅延データに対して、該第１補正データを差し引いて差分データとし、前記差分データを第２補正データとして格納する差分データ用リニアライズメモリと、
論理的遅延データの入力に基づいて両リニアライズメモリから読み出された該第１補正データと該第２補正データを受けて、両補正データを加算して物理的遅延データとして該可変遅延回路へ供給する加算回路と、
を具備することを特徴とする半導体試験装置。
【請求項２】
該基準データ用リニアライズメモリは、論理的遅延データの全区間において、繰り返し規則的に発生する所定微小遅延量に対する物理的遅延データを担当する小容量のメモリである、ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
該差分データ用リニアライズメモリは、論理的遅延データの全区間において、繰り返し規則的に発生する所定微小遅延量を差し引いた残りの物理的遅延データを担当するメモリである、ことを特徴とする請求項１記載の半導体試験装置。
【請求項４】
該基準データ用リニアライズメモリと該差分データ用リニアライズメモリとの書込／読出を制御してアドレスを切り換えるアドレス制御部と、
該基準データ用リニアライズメモリと該差分データ用リニアライズメモリとに対して個別に第１補正データ若しくは第２補正データの書き込みを制御するメモリライトイネーブル制御部と、
該差分データ用リニアライズメモリにデータを書き込む際に該基準データ用リニアライズメモリから読み出した該第１補正データにより減算を行って該差分データ用リニアライズメモリへの書込みデータとして供給する減算回路と、を備えることを特徴とする請求項１記載の半導体試験装置。
【請求項５】
該可変遅延回路の前段に入力パルスを受けて基準クロック単位若しくは該基準クロックの１／２クロック時間単位に遅延して該可変遅延回路への入力パルスとして供給するデジタル遅延手段を備える、ことを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体試験装置に用いられて所定の遅延量に遅延させたタイミングパルスを生成するタイミング発生器等の遅延クロック生成装置を備える半導体試験装置に関する。特に、搭載されているリニアライズメモリのメモリ容量の削減を行い、回路の専有面積及び消費電力の大幅な削減を図った遅延クロック生成装置を備える半導体試験装置に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００１−３３５２９号公報（第２３図）
【０００４】
始めに、半導体試験装置の概略について説明する。図５に半導体試験装置の基本的な構成例図を示す。テスタプロセッサ１は装置全体の制御を行い、テスタバスにより各ユニットに制御信号を与える。
パターン発生器２はＤＵＴ（被試験デバイス）９に与える印加パターンとパターン比較器７に与える期待値パターンを生成する。
タイミング発生器３は装置全体のテストタイミングを取るためにタイミングパルス信号を発生して、パターン発生器２、波形整形器４やパターン比較器７等に与え、テストのタイミングを取る。
【０００５】
波形整形器４はパターン発生器２からの印加パターンを信号波形に整形しドライバ５を経て、ＤＵＴ９にテスト信号を与える。
ＤＵＴ９からの応答信号はコンパレータ６で電圧比較され、その結果の論理信号をパターン比較器７に与える。
パターン比較器７はコンパレータ６からの試験結果の論理パターンとパターン発生器２からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ９の良否判定を行う。不良の場合にはフェイルメモリ８に情報を与え、パターン発生器２からの情報と共に記憶させ、後に不良解析が行われる。
【０００６】
これらの動作を行わせる各信号を生成するために、タイミング発生器３やパターン発生器２や波形整形器４にはメモリのテーブルが準備され、所定のデータがメモリされている。これらのテーブルに与えるデータは、プログラマがＤＵＴ９の性能諸元を基に、テストパターンを考察してテストプログラムを作成し、テスタプロセッサ１から各部に供給している。
タイミング発生器３にはＲＡＴＥ設定テーブルとクロック設定テーブルとがあり、ＲＡＴＥ設定テーブルにはパターン周期（  Ｔｅｓｔ  Ｐｅｒｉｏｄ）のデータがメモリされ、クロック設定テーブルにはドライバ波形のタイミングデータがメモリされている。
【０００７】
このタイミング発生器３において、設定するパターン周期は、基準クロック（ＲＣ：Ｒｅｆｅｒｅｎｃｅ  Ｃｌｏｃｋ  ）の整数倍に端数を生ずることもあるが、ハードでのパターン周期の生成は基準クロックの整数倍に設定するので容易に生成できる。一方、タイミングパルス信号は、例えば基準クロックの１／２、１／４、１／８、１／１６、…、等の分解能で精度良く生成させるので複雑となる。
この発明は、この半導体試験装置の構成におけるタイミング発生器３、特にここでのリニアライズメモリの構成に関するものである。
【０００８】
特開２００１−３３５２９号公報の図２３には、本発明の構成と同様にリニアライズメモリを用いた「遅延クロック生成装置及び半導体試験装置」がある。この図を、本出願明細書の図６として示す。本明細書の説明では、基準クロックＲＣの周期時間を４ｎｓとして説明するが、この数値に限るものでは無い。
上記文献によると、設定されるタイミングメモリ１８は、１０２４ｎｓ〜４ｎｓのメモリ１８ａと、２ｎｓのメモリ１８ｂと、１ｎｓ〜１５．６ｐｓのメモリ１８ｃとに３分割されて記憶され、それぞれの遅延を付与するようにしている。
【０００９】
第１の遅延手段は周期遅延部１２により基準クロックＲＣのクロック時間単位のデジタル的な遅延を行っている。これはタイミングセットＴＳのデータとスタート信号後に基準クロックＲＣを計数するカウンタ１２ａとの数値とを比較器１３で比較し、合致したときに信号１２Ｓを出力しタイミングを遅延させている。
第２の遅延手段は半周期遅延部１４により方形波の基準クロックＲＣの前縁と後縁のエッジを適用して、基準クロックＲＣの１／２単位時間のデジタル的な遅延を行っている。つまり半周期遅延部１４に図示するように、１／２クロック時間単位のデジタル的な遅延を行う遅延構成としている。
第３の遅延手段は、高分解能遅延部１６により前記１／２単位時間未満の高分解能の遅延を行っている。
【００１０】
リニアライズメモリ２０は、外部から入力される１／２単位時間未満（２ｎｓ以下）のタイミングセットＴＳである論理的遅延データに対応するように、予めキャリブレーションにより取得された物理的遅延データを格納するデータ変換用メモリ（データメモリ）である。即ち、予め半周期遅延部１４と高分解能遅延部１６との物理的遅延量を対象としてキャリブレーションを実施し、物理的遅延量を求め、これから論理的遅延データに対応する物理的遅延データを各メモリのアドレス位置に格納している。
【００１１】
半周期遅延部１４は２ｎｓ単位のデジタル的な遅延であるものの、パルスの通過経路が異なることや、温度変化、径時変化に伴う遅延誤差が生じる。この為、リニアライズメモリ２０で補正している。
【００１２】
ところで、図６の構成例に示すリニアライズメモリ２０のメモリ容量は、高分解能遅延部１６に適用する７ビットアドレスと、半周期遅延部１４に適用する１ビットアドレスとの合計８ビットのアドレス空間のメモリ容量としたメモリ素子を使用する必要がある。これをＬＳＩに内蔵させるのであるが、他の回路と比べると大きなチップ面積を占めることになる。
【００１３】
半導体試験装置に用いる遅延クロック生成装置は多数チャンネルである。例えば数百チャンネルから数千チャンネル以上にも及んでいる。そこで実用的な実装構成とするためにこれらの回路は全てＬＳＩに内蔵する形態で実現されている。ところが、これらの回路の中で上述のリニアライズメモリは、回路チップ上で多くの領域を占めている。これに伴って、１つのＬＳＩの中に実装可能な遅延クロック生成装置のチャンネル数はリニアライズメモリ２０の容量に大きく依存してくる。リニアライズメモリ２０の容量が大きいと実装可能な遅延クロック生成装置のチャンネル数が少なくなる。
【００１４】
例えば、全テスタチャンネル、つまり全テスタピンが、少なめであるが２００チャンネルと仮定し、１テスタチャンネル当たりに遅延クロック生成装置を適用するタイミングエッジが２０エッジ必要と仮定すると、２００×２０＝４０００チャンネルもの遅延クロック生成装置が必要である。これを１ＬＳＩ当たりで２チャンネル実装可能と仮定すると、４０００／２＝２０００個もの多数個のＬＳＩが必要となってくる。従って、半導体試験装置がコスト高となってしまう。
【００１５】
実用化されている他のタイミング発生器３の構成例図を図７に示す。
図７の構成は図６の高分解能遅延部１６に相当する高精度可変遅延部４０と、その制御部５０とで構成されている。４ｎｓ未満の高精度遅延を生成している。
制御部５０は、高精度可変遅延部４０の経路選択信号をＳＥＴ／ＲＳＴ有効サイクル毎に発生する。この経路選択信号は、リニアライズメモリ６０のデータをインターリーブ動作させることにより得ている。
ここで、インターリーブとは、交互配置のことをいう。例えば、データを高速にアクセスするために、メモリを交互配置し、切換ながら使用する。
【００１６】
高精度可変遅延部４０は、この経路選択信号により基準クロックＲＣを遅延させるが、分解能により４つの可変遅延回路で構成されている。この高精度可変遅延部４０の４つ可変遅延回路の構成は次のようになっている。
Ｌｕｍｐ  Ｄｅｌａｙ４１は、２ｎｓの固定遅延回路を内蔵し、遅延無しの直接出力か２ｎｓの遅延出力かを選択して、必要に応じた信号を出力する。
Ｎａｎｄ  ＳｔａｃｋＡ４２は、少なくとも３つの５００ｐｓの固定遅延回路を有し、切替により、５００／１０００／１５００ｐｓの必要な遅延信号を出力する。
Ｎａｎｄ  ＳｔａｃｋＢ４４は、分解能１２０ｐｓの１０００ｐｓ可変遅延回路である。リニアライズメモリ６０の出力をデコードしたデータ値で遅延量を設定する。
Ｆｉｎｅ  ＶＤ  ４５は、分解能１０ｐｓの２００ｐｓ可変遅延回路である。これも、リニアライズメモリ６０の出力をデコードしたデータ値で遅延量を設定する。
【００１７】
Ｌｕｍｐ  Ｄｅｌａｙ４１とＮａｎｄ  ＳｔａｃｋＡ４２は、所定のデータをデコードした選択信号で制御される。
Ｎａｎｄ  ＳｔａｃｋＢ４４とＦｉｎｅ  ＶＤ  ４５は、リニアライズメモリ６０の読み出しデータをＴＧインターリーブ回路部５１から読み出した信号により制御される。
ところで、Ｌｕｍｐ  Ｄｅｌａｙ４１とＮａｎｄ  ＳｔａｃｋＡ４２との設定エラーは１００ｐｓ以上もあり、このエラーは、高精度可変遅延部４０後段のＮａｎｄ  ＳｔａｃｋＢ４４及びＦｉｎｅ  ＶＤ  ４５とで補正される。
リニアライズメモリ６０の構成は６４Ｗ×７ｂｉｔである。このリニアライズメモリ６０に書き込まれる遅延設定データは、高精度可変遅延部４０のＮａｎｄ  ＳｔａｃｋＢ４４及びＦｉｎｅ  ＶＤ  ４５の遅延量を設定するためのデータであり、イニシャライズ後、つまりキャリブレーション後に設定される。
【００１８】
リニアライズメモリ６０のビット方向は７ｂｉｔであるため、Ｎａｎｄ  ＳｔａｃｋＢ４４及びＦｉｎｅ  ＶＤ  ４５において１２８通りの組み合わせがある。この内から、設定遅延データに最も近い値が選択された後にリニアライズデータとしてリニアライズメモリ６０に書き込まれる。
【００１９】
【発明が解決しようとする課題】
本発明は、リニアライズメモリに書き込まれるデータにおいて、ある一定のアドレス毎に繰り返されるデータの周期性に着眼し、１周期分のアドレス区間のデータのみこれまで通り全ビットをリニアライズメモリに保存し、それ以外のアドレス区間に保存されるデータについては、基準となる全ビット保存されたアドレス区間との差分データのみを保存することで、基準メモリアドレス以外のアドレスのビット数を削減する。
【００２０】
別言すると、リニアライズメモリに書き込まれるデータが規則性を持っており、冗長なビットを持っているので、この規則性を持つデータ群を共用化してリニアライズメモリのメモリ容量を減らす。
アドレスの削減率は、タイミング発生器３を構成する固定遅延回路の遅延量エラー割合に依存する。固定遅延回路の遅延量が５００ｐｓで、そのときの遅延量エラー割合が２０％の１００ｐｓの場合は最低２５％のリニアライズメモリ数の削減が期待できる。
本発明は、多数チャンネルのリニアライズメモリをＬＳＩ内に実装するタイミング発生器等において、ＬＳＩ内におけるリニアライズメモリの占有面積を削減してより多数チャンネルをＬＳＩ内に実装可能な半導体試験装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、この発明は、上述したように図７の高精度可変遅延部４０が図４（Ｂ）に示すような周期性を有することに着眼した。そしてその周期性は固定遅延回路の遅延量に依存した間隔で同じ傾向を持っていた。以下、説明する。
【００２２】
図４（Ａ）は、図７に示す高精度可変遅延部４０の４ｎｓの遅延時間の設定値と実測値の関係図である。設定値４ｎｓ区間の各設定に対して、直線ａに示すように実測値の実遅延量が一致しなければならない。ところが、使用部品値のバラツキ、温度変化、径時変化等によって点線ｂや点線ｃのように、設定値と実測値が異なってくる。
図７の高精度可変遅延部４０を用いた傾向も、図４（Ｂ）に示すように５００ｐｓ毎に同じ傾向の周期性を有していた。Ｌｕｍｐ  Ｄｅｌａｙ４１とＮａｎｄ  ＳｔａｃｋＡ４２とで５００ｐｓ毎に切り換え、この補正をＮａｎｄ  ＳｔａｃｋＢ４４とＦｉｎｅ  ＶＤ  ４５とで行っているからである。
【００２３】
そこで、従来のリニアライズメモリ６０に記憶されるデータの一例を示すと図３のようになる。ここで、使用するメモリ容量は６４Ｗｘ７ビット幅と仮定する。
アドレス＃００から＃３８までの行は遅延設定が０ｐｓ、５００ｐｓ、１０００ｐｓ、…、３５００ｐｓに相当する。ｎ、ｎ＋１、ｎ＋２、…、ｎ＋７の列は５００ｐｓの区間を６２．５ｐｓ分解能での設定を示している。ここで、＃及びＯｘの文字は、続く数字が１６進法の数であることを示す。
【００２４】
図３から差分データの必要ビット数（メモリのデータ幅）を見積もると次のようになる。
差分データ保存ビット数の最大値を求めるために、アドレス＃ｎ番地を基準としたときに、アドレスｎの列での＃００〜＃３８データ内での最大値を求めると、アドレス＃３０のときにデータが＃１０であることがわかる。同様なことをｎ＝０〜７まで行うと図２のような結果が得られる。
【００２５】
図２の｛ＭＡＸ−ＭＩＮ｝の値は、差分データとして保存する必要がある。｛ＭＡＸ−ＭＩＮ｝の中において最大値は、Ｏｘ１３であり、使用ｂｉｔ数（データ幅）は５ビットで良いことが判る。図２の使用ｂｉｔ数を見ると、必要ｂｉｔ数は４から５の間であるので、５ｂｉｔの差分データ保存用のメモリを使用すれば充分である。従って、差分データ保存ビット数は５ｂｉｔで良いからして、メモリのデータ幅は７ビットから５ビットとなり、２ｂｉｔの削減ができる。従って、（２ビット／７ビット）ｘ１００＝約２８％のメモリ容量を小さくできる。
【００２６】
図７で説明を行ったタイミング発生器３では、高精度可変遅延部４０を構成する内の５００ｐｓの固定遅延回路を有するＮａｎｄ  ＳｔａｃｋＡ４２をアジャストする際の分解能が１２０ｐｓと大きい。このエラーの補正をリニアライズメモリからのデータで遅延量が設定される可変遅延回路Ｎａｎｄ  ＳｔａｃｋＢ４４とＦｉｎｅ  ＶＤ  ４５でこのエラーを補っているために、リニアライズメモリ６０に保存される５００ｐｓ単位での差分が大きくなってしまう。これは、５００ｐｓ固定遅延回路の分解能をより小さくすることで差分データビット数を小さくすることが可能である。
【００２７】
次に本発明技術の解決手段について述べる。
第１の解決手段を示す。
上記課題を解決するために、遅延量を可変可能な可変遅延回路は入力パルス（タイミングパルス）を受けて所定に遅延して出力し、遅延量を規定する論理的遅延データを入力として受けて前記論理的遅延データに対応する物理的遅延データに変換して可変遅延回路へ供給するリニアライズメモリを多数チャンネル備える半導体試験装置であって、
論理的遅延データのデータビットの中で下位複数ビット（例えば下位３ビット）をアドレス入力として受けて、当該下位複数ビットの論理遅延量に対応する可変遅延回路に供給すべき物理遅延量の遅延データに変換する第１補正データを格納する基準データ用リニアライズメモリ６１を具備し、
論理的遅延データのデータビットの中で全ビットをアドレス入力として受けて、当該全ビットの論理遅延量に対応する可変遅延回路に供給すべき物理遅延量の遅延データに対して、第１補正データを差し引いて差分データとし、前記差分データを第２補正データとして格納する差分データ用リニアライズメモリ６２を具備し、
論理的遅延データの入力に基づいて両リニアライズメモリから読み出された第１補正データと第２補正データを受けて、両補正データを加算して物理的遅延データとして可変遅延回路へ供給する加算回路を具備し、
以上を具備してリニアライズメモリのメモリ容量を削減することを特徴とする半導体試験装置である。
【００２８】
次に、第２の解決手段を示す。ここで第２図と第４図（Ｂ）は、本発明に係る解決手段を示している。
基準データ用リニアライズメモリ６１の一態様としては、論理的遅延データの全区間において、繰り返し規則的（例えば５００ｐｓの繰り返し周期）に発生する所定微小遅延量に対する物理的遅延データを担当する小容量のメモリである、ことを特徴とする上述半導体試験装置がある。
【００２９】
次に、第３の解決手段を示す。
差分データ用リニアライズメモリ６２の一態様としては、論理的遅延データの全区間において、繰り返し規則的（例えば５００ｐｓの繰り返し周期）に発生する所定微小遅延量を差し引いた残りの物理的遅延データを担当するメモリである、ことを特徴とする上述半導体試験装置がある。
【００３０】
次に、第４の解決手段を示す。ここで第１図は、本発明に係る解決手段を示している。
基準データ用リニアライズメモリと差分データ用リニアライズメモリとの書込／読出を制御してアドレスを切り換えるアドレス制御部５５を具備し、
基準データ用リニアライズメモリ６１と差分データ用リニアライズメモリ６２とに対してＣＰＵから個別に第１補正データ若しくは第２補正データの書き込みを制御するメモリライトイネーブル制御部５６を具備し、
差分データ用リニアライズメモリにデータを書き込む際に基準データ用リニアライズメモリから読み出した第１補正データにより減算を行って差分データ用リニアライズメモリへの書込みデータとして供給する減算回路５７と、を備えることを特徴とする上述半導体試験装置がある。
【００３１】
次に、第５の解決手段を示す。ここで第６図は、本発明に係る解決手段を示している。
可変遅延回路の前段に入力パルス（タイミングパルス）を受けて基準クロックＲＣの単位若しくは基準クロックの１／２クロック時間単位にデジタル的な遅延して可変遅延回路への入力パルスとして供給するデジタル遅延手段（例えば周期遅延部１２、半周期遅延部１４）を備える、ことを特徴とする上述半導体試験装置がある。
【００３２】
【発明の実施の形態】
発明の実施の形態を実施例に基づき図面を参照して説明する。図１に本発明の一実施例の構成図を示す。主な構成は、基準データ用リニアライズメモリ６１、差分データ用リニアライズメモリ６２、アドレス制御部５５、メモリライトイネーブル制御部５６、減算回路５７と加算回路５８である。リタイミング用フリップフロップ５９は、加算回路５８での遅延による誤動作を防ぐために使用するが、遅延がタイミングに問題ない場合には使用する必要はない。
【００３３】
この実施例では、５００ｐｓの固定遅延回路を切り換えて４ｎｓの高精度可変遅延部４０を構成し、５００ｐｓの区間を６２．５ｐｓの分解能でもって補正している。本発明例ではリニアライズメモリを、基準データ用リニアライズメモリ６１と差分データ用リニアライズメモリ６２とに２分割する場合である。
一方の基準データ用リニアライズメモリ６１は、メモリ容量が８Ｗｘ７ビット幅のメモリである。アドレス入力は３ビットである。図４（Ｂ）のように共用化が可能で、繰り返し規則的に発生する５００ｐｓ未満の部位の遅延量を担当する。この結果、外部からの論理的遅延データＡｄｄｒｅｓｓの下位３ビットを受けて周期的に補正データを読み出して出力することになる。
他方の差分データ用リニアライズメモリ６２は、メモリ容量が５６Ｗｘ５ビット幅のメモリである。即ち、データ幅を７ビットから５ビットに削減している。更に、アドレス入力は６ビットであるが、アドレス０〜６３番地の中で、先頭の０〜７番地まではメモリの実装は不要であり、”０”データを出力するように回路を構成しておく。このメモリは、上記５００ｐｓ未満の部位の遅延量を差し引いた差分の遅延量を格納するメモリである。この結果、外部からの論理的遅延データＡｄｄｒｅｓｓの６ビット全部を受けて、対応するアドレスに格納されている差分データを読み出して出力することになる。
【００３４】
そして、リニアライズメモリのアドレス８番地以上を読み出すときには、０〜７番地に格納してあるデータと加算したデータを出力する。一例として、アドレス８番地のデータを読み出す場合には、一方の基準データ用リニアライズメモリ６１から０番地のデータを読出し、他方の差分データ用リニアライズメモリ６２から８番地の差分データを読出し、両者を加算した結果を出力する。
【００３５】
また、リニアライズメモリの削減効果を試算する。従来では６４ｗｏｒｄ×７ｂｉｔ（４４８ｂｉｔ）が必要であったが、本発明では、アドレス０番地から７番地の場合には一方の基準データ用リニアライズメモリ６１により７ｂｉｔのデータ幅が使用され、ここでの削減効果は無い。アドレス８番地から６３番地迄は他方の差分データ用リニアライズメモリ６２の５ビットのデータ幅が加算用として使用されるからして、２ｂｉｔ  ×５６ａｄｄｒｅｓｓ  ＝１１２ｂｉｔ  の削減となる。従って、全体としては、（１１２ｂｉｔ／４４８ｂｉｔ）ｘ１００＝２５％の削減効果が得られることが判る。
【００３６】
アドレス制御部５５は、遅延実行時には６ビットの論理的遅延データＡｄｄｒｅｓｓを選択出力し、補正データの書込時にはＣＰＵ（図示なし）からの書込み用のアドレスＷ＿Ａｄｄｒｅｓｓを選択出力する。遅延実行時におけるアドレス信号の出力の中で、下位３ビットを基準データ用リニアライズメモリ６１へ供給し、６ビットを差分データ用リニアライズメモリ６２へ供給する。
【００３７】
メモリライトイネーブル制御部５６は、差分データ用リニアライズメモリ６２と基準データ用リニアライズメモリ６１とに対して、ＣＰＵから個別に補正データの書き込み用のライトイネーブル（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号を与えるものである。
【００３８】
減算回路５７は、ＣＰＵから差分データ用リニアライズメモリ６２へ補正データを書き込む際に、基準データ用リニアライズメモリ６１から読出したデータを補正データから減算してから格納させる回路である。尚、ＣＰＵにより予め基準データ用リニアライズメモリ６１のデータ量を差し引いたデータを書き込むようにする場合には、当該減算回路５７を削除できる。
【００３９】
加算回路５８は、実動作時に基準データ用リニアライズメモリ６１と差分データ用リニアライズメモリ６２とから出力された両遅延量データを加算して後段のＴＧインターリーブ回路部５１でリタイミングした結果の遅延設定データを出力するものである。
【００４０】
【発明の効果】
以上詳細に説明したように本発明によれば、リニアライズメモリを基準データ用リニアライズメモリ６１と差分データ用リニアライズメモリ６２とに２分割し、一方の基準データ用リニアライズメモリ６１には、基準となる固定遅延回路の補正データを全ビット格納し、他方の差分データ用リニアライズメモリ６２には、差分データを格納するようにしたことによって、膨大な多数チャンネル備えるリニアライズメモリの占有面積を縮小することができる利点が得られる。これにより、装置はより小型化でき、消費電力を低減でき、より安価に構成することができる。従って、その経済的効果は大である。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】本発明の構成を導く説明図である。
【図３】本発明の構成を説明するリニアライズメモリに記憶されるデータの一例図である。
【図４】本発明の基となるリニアライズメモリに記憶されるデータの誤差及び補正のための説明図である。
【図５】半導体試験装置の構成例図である。
【図６】公知のリニアライズメモリを用いたタイミング発生器の構成例図である。
【図７】本発明の基となった従来のリニアライズメモリを用いたタイミング発生器の構成例図である。
【符号の説明】
１    テスタプロセッサ
２    パターン発生器
３    タイミング発生器
４    波形整形器
５    ドライバ
６    コンパレータ
７    パターン発生器
８    フェイルメモリ
９    ＤＵＴ（被試験デバイス）
１２    周期遅延部
１２ａ  カウンタ
１３    比較器
１４    半周期遅延部
１６    高分解能遅延部
１８    タイミングメモリ
２０    リニアライズメモリ
４０    高精度可変遅延部
４１    Ｌｕｍｐ  Ｄｅｌａｙ
４２    Ｎａｎｄ  ＳｔａｃｋＡ
４４    Ｎａｎｄ  ＳｔａｃｋＢ
４５    Ｆｉｎｅ  ＶＤ
５０    制御部
５１    ＴＧインターリーブ回路部
５５    アドレス制御部
５６    メモリライトイネーブル制御部
５７    減算回路
５８    加算回路
５９    リタイミング用フリップフロップ
６０    リニアライズメモリ
６１    基準データ用リニアライズメモリ
６２    差分データ用リニアライズメモリ
ＲＣ    基準クロック
ＴＳ    タイミングセット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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