(57)【要約】【課題】出力の天絡あるいは負荷ショートによる過電流の非検出を改善し、出力を構成している半導体素子の破壊を防ぐことが出来る保護回路を提供すること。【解決手段】第２のトランジスタ６のベースとベースが共通接続され、エミッタが接地された第３のトランジスタ７１と、一端が電源端子ＶＣＣに接続され、他端が第３のトランジスタ７１のコレクタと接続された第１の抵抗７２と、エミッタが電源端子ＶＣＣに接続され、第３のトランジスタ７１のコレクタにベースが接続された第４のトランジスタ７３と、第４のトランジスタ７３のコレクタに接続された検出端子２０１と、一端が接地された電流源５と、一端が電源端子ＶＣＣに接続され、他端が電流源５の他端に接続された第２の抵抗４と、第２の抵抗４の他端とベースが接続され、コレクタが検出端子２０１に接続され、エミッタが出力端子３０１に接続された第５のトランジスタ３とを備えた。【選択図】  図１
2004320307.tif 000002
【特許請求の範囲】
【請求項１】
電源端子にコレクタが接続された第１のトランジスタのエミッタと、接地端子にエミッタが接続された第２のトランジスタのコレクタとの共通接続部を出力端子とする出力回路の保護回路であって、
前記第２のトランジスタのベースとベースが共通接続され、エミッタが接地された第３のトランジスタと、
一端が前記電源端子に接続され、他端が前記第３のトランジスタのコレクタと接続された第１の抵抗と、
エミッタが前記電源端子に接続され、前記第３のトランジスタのコレクタにベースが接続された第４のトランジスタと、
前記第４のトランジスタのコレクタに接続された検出端子と、
一端が接地された電流源と、
一端が前記電源端子に接続され、他端が前記電流源の他端に接続された第２の抵抗と、
前記第２の抵抗の他端とベースが接続され、コレクタが前記検出端子に接続され、エミッタが前記出力端子に接続された第５のトランジスタとを備えたことを特徴とする保護回路。
【請求項２】
請求項１記載の保護回路を並列接続して、この並列接続した保護回路の各出力端子間に抵抗を挿入接続したことを特徴とする保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅器などの出力端子を備える半導体製品において、その出力端子の天絡・負荷ショートなどによる出力端子を構成している半導体素子の破壊を防ぐ保護回路に関するものである。
【０００２】
【従来の技術】
近年、品質の向上及び安全性が要望されており、出力端子を備える半導体製品において、実装不良や安全性検査などによる出力端子の天絡・負荷ショートでの破壊等が問題となることがあり、出力端子の天絡・負荷ショート時に過電流が流れても検出できるような保護回路の技術が必要である。
【０００３】
このような技術の一つにオペレーショナル・アンプのプッシュプル出力段のトランジスタのベースをダイオードで接地することにより給電用トランジスタへの電流制限を行う技術が特許文献１に開示されている。
【０００４】
以下、その他の従来の保護回路について説明する。
【０００５】
図３は従来の第１の形態の保護回路を示している。
【０００６】
図３において、１は出力回路、２は保護回路、３はＰＮＰトランジスタ、４は抵抗、５は電流源、６はＮＰＮトランジスタ、７はＮＰＮトランジスタ、８はＮＰＮトランジスタ、９は抵抗、１０はＰＮＰトランジスタ、２０１は検出端子、３０１は出力である。
【０００７】
従来の第１の形態における保護回路は、ＶＣＣ−ＧＮＤ間に上側ＮＰＮトランジスタ７と下側ＮＰＮトランジスタ６を接続し、コレクタがＶＣＣに接続されたＮＰＮトランジスタ７のエミッタと、エミッタが接地されたＮＰＮトランジスタ６のコレクタの接続点を出力３０１とすることにより構成される出力回路１と、ＮＰＮトランジスタ７とベースが共通のＮＰＮトランジスタ８のエミッタを出力３０１に接続し、前記ＮＰＮトランジスタ８のコレクタを一方がＶＣＣに接続された抵抗９とエミッタがＶＣＣに接続されたＰＮＰトランジスタ１０のベースに接続し、前記ＰＮＰトランジスタ１０のコレクタを検出端子２０１とし、一方の端子をＶＣＣに接続した抵抗４と一方の端子を接地した電流源５を接続してその接続点をＰＮＰトランジスタ３のベースに接続し、前記ＰＮＰトランジスタ３のコレクタを検出端子２０１とし、エミッタを出力３０１に接続して構成された保護回路２により構成されている。
【０００８】
以上で構成された保護回路について、以下その動作について説明する。
【０００９】
まず、出力３０１が天絡された場合、出力３０１からＮＰＮトランジスタ６に過電流が流れ込むが、ＰＮＰトランジスタ３のエミッタ電圧はＶＣＣとなり、ＰＮＰトランジスタ３のエミッタ・ベース間の電圧を抵抗４と電流源５によって、約０．６〜０．８Ｖ程度となるように設定すれば、ＰＮＰトランジスタ３は検出端子２０１に電流を流し込み、検出端子２０１に電流を流し込むことにより出力回路１が動作しないような構成にすれば、ＮＰＮトランジスタ６の破壊を防ぐことが出来る。
【００１０】
図４は従来の第２の形態における保護回路を示している。
【００１１】
なお、１は出力回路、２は保護回路、３はＰＮＰトランジスタ、４は抵抗、５は電流源、６はＮＰＮトランジスタ、７はＮＰＮトランジスタ、８はＮＰＮトランジスタ、９は抵抗、１０はＰＮＰトランジスタ、２０１は検出端子、３０１は出力であり、上記従来例の第１の形態と同じ構成である。
【００１２】
また、１０１は出力回路、１０２は保護回路であり、出力回路１と出力回路１０１、そして保護回路２と保護回路１０２は同じ構成である。
【００１３】
さらに、２１は負荷抵抗、３１は増幅器、３２は反転増幅器、２０２は検出端子、３０２は出力であり、図５は大振幅出力時における出力３０１と出力３０２の波形を示している。
【００１４】
上記従来例の第２の形態である保護回路は、増幅器３１と出力回路１と保護回路２とを接続して出力３０１を有し、反転増幅器３２と出力回路１０１と保護回路１０２とを接続し出力３０２を有し、それぞれの出力３０１と出力３０２とを負荷抵抗２１によってＢＴＬ接続することによって構成されている。
【００１５】
上記のように構成されたＢＴＬ接続回路で、負荷抵抗２１をショートした場合、無信号時であれば出力３０１、出力３０２共に同電位のため過電流は流れないが、大振幅出力時に負荷抵抗２１をショートすると過電流が流れる。あるいは、負荷抵抗２１をショートした状態で振幅を大きくしていくと過電流が流れる。図５は、図４の動作における大振幅出力時の出力３０１と出力３０２の様子を示したものであり、図５の期間Ｍの間に負荷抵抗２１をショートした場合に最大の過電流が流れる。
【００１６】
ここで、出力３０１から出力３０２に過電流が流れた場合を考えると、この時の過電流はＮＰＮトランジスタ７から供給されるものであり、ＮＰＮトランジスタ７が動作すると、ＮＰＮトランジスタ８が動作し、前記ＮＰＮトランジスタ８のコレクタ電流と抵抗９により電圧降下が発生することによって、ＰＮＰトランジスタ１０が動作するので、検出端子２０１に電流を流し込むことが出来、出力を天絡した場合と同様、検出端子２０１に電流を流し込むことにより出力回路１が動作しない構成にすれば、ＮＰＮトランジスタ７の破壊を防ぐことが出来る。あるいは、出力回路１０１の下側ＮＰＮトランジスタの破壊を防ぐことが出来る。
【００１７】
また、ＮＰＮトランジスタ８は出力３０１の地絡時にも動作し、ＮＰＮトランジスタ７の破壊を防いでいる。
【００１８】
【特許文献１】
特開平１−１６６６６４号公報
【００１９】
【発明が解決しようとする課題】
しかしながら上記従来の形態の構成では、出力３０１を天絡した場合であれば、出力３０１から過電流が流れ込むため、若干の配線抵抗などによるインピーダンスが付加された場合に出力３０１の電圧が下がり、ＰＮＰトランジスタ３のエミッタ電位が下がるため、ＰＮＰトランジスタ３が完全に動作しないままにＮＰＮトランジスタ６が破壊することがあり、またＰＮＰトランジスタ３のベース電圧を下げると、出力振幅で動作してしまう可能性があるという問題があった。
【００２０】
また、出力の負荷ショートの場合は、図５の期間Ｔの間にショートすると、あるいは負荷ショートした状態で振幅を大きくしていくと、ＮＰＮトランジスタ８は問題なく動作するが、図５の期間Ｍの間に負荷をショートさせると、出力３０１の電圧が十分にＶＣＣ近くまで上がっており、ＮＰＮトランジスタ８のエミッタ電圧も同電位であるため、その瞬間にＮＰＮトランジスタ７から過電流が流れると、それに伴ってＮＰＮトランジスタ８も電流も増え、コレクタ電圧が下がるため、ＮＰＮトランジスタ８が飽和し、ＰＮＰトランジスタ１０が図５の期間Ｔの間、完全には動作しないまま、ＮＰＮトランジスタ７やあるいは、出力回路１０１の下側ＮＰＮトランジスタが破壊するという問題があった。
【００２１】
本発明は上記従来の問題点を解決するもので、出力の天絡あるいは負荷ショートによる過電流の非検出を改善し、出力を構成している半導体素子の破壊を防ぐことが出来る保護回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
この目的を達成するために本発明の保護回路は、電源端子にコレクタが接続された第１のトランジスタのエミッタと、接地端子にエミッタが接続された第２のトランジスタのコレクタとの共通接続部を出力端子とする出力回路の保護回路であって、前記第２のトランジスタのベースとベースが共通接続され、エミッタが接地された第３のトランジスタと、一端が前記電源端子に接続され、他端が前記第３のトランジスタのコレクタと接続された第１の抵抗と、エミッタが前記電源端子に接続され、前記第３のトランジスタのコレクタにベースが接続された第４のトランジスタと、前記第４のトランジスタのコレクタに接続された検出端子と、一端が接地された電流源と、一端が前記電源端子に接続され、他端が前記電流源の他端に接続された第２の抵抗と、前記第２の抵抗の他端とベースが接続され、コレクタが前記検出端子に接続され、エミッタが前記出力端子に接続された第５のトランジスタとを備えたことを特徴とするものである。
【００２３】
また、この保護回路を並列接続して、この並列接続した保護回路の各出力端子間に抵抗を挿入接続したことを特徴とするものである。
【００２４】
この構成によって、出力の天絡あるいは負荷ショートによって出力端子から過電流が流れ込んだときに、過電流の非検出を改善し、出力を構成している半導体素子の破壊を防ぐことが出来る。
【００２５】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００２６】
図１は本発明の第１の実施形態における保護回路の構成図を示すものである。なお、図１において、１は出力回路、１２は新たな保護回路、３はＰＮＰトランジスタ、４は抵抗、５は電流源、６はＮＰＮトランジスタ、７はＮＰＮトランジスタ、８はＮＰＮトランジスタ、９は抵抗、１０はＰＮＰトランジスタ、２０１は検出端子、３０１は出力である。
【００２７】
また、図１において、７１はＮＰＮトランジスタ、７２は抵抗、７３はＰＮＰトランジスタである。
【００２８】
本実施形態の保護回路は、上記従来例の第１の形態の構成にエミッタが接地されたＮＰＮトランジスタ６のベースと共通でエミッタが接地されたＮＰＮトランジスタ７１のコレクタとＶＣＣとの間に抵抗７２を接続し、さらに前記ＮＰＮトランジスタ７１のコレクタにエミッタがＶＣＣに接続されたＰＮＰトランジスタ７３のベースを接続し、前記ＰＮＰトランジスタ７３のコレクタを検出端子２０１に接続することによって構成されている。
【００２９】
以上のように構成された保護回路について、以下その動作を説明する。
【００３０】
まず、出力３０１が天絡された場合、ＰＮＰトランジスタ３のエミッタ電位がほぼＶＣＣとなっていれば、上記従来例の第１の形態と同様の動作となる。
【００３１】
次に、出力３０１と天絡したＶＣＣとの間に配線抵抗等のインピーダンスが付加された場合、出力３０１からＮＰＮトランジスタ６に過電流が流れ、出力３０１の電圧が低下するので、ＰＮＰトランジスタ３が完全には動作しない。
【００３２】
この時、ＮＰＮトランジスタ６には過電流が流れ込んでいるので、ベースが共通であるＮＰＮトランジスタ７１も動作し、そのコレクタ電流と抵抗７２とで電圧降下が発生し、ＰＮＰトランジスタ７３が動作し、検出端子２０１へと電流を供給することが出来、出力３０１が天絡され配線抵抗等によるインピーダンスの影響で出力３０１の電圧が降下しても、出力３０１から過電流が流れ込んでいれば保護回路が動作する。
【００３３】
ここで、さらに検出端子２０１が出力回路１を動作しないような構成にしておけば、出力回路１が動作しないため、出力３０１から過電流は流れ込まなくなるので、ＮＰＮトランジスタ７１は動作しなくなるが、出力３０１の電圧降下も発生せず、天絡したＶＣＣの電圧となるため、今度はＰＮＰトランジスタ３が動作し、保護回路の動作を維持する。
【００３４】
つまり、まずは出力３０１からの過電流で保護回路を動作させ、過電流を止めてから、出力３０１の電圧で保護回路の動作を維持することによって、出力を構成している半導体素子の破壊を防ぐことを可能としている。
【００３５】
以下本発明の第２の実施形態について、図面を参照しながら説明する。
【００３６】
図２は本発明の第２の実施形態を示す保護回路の構成図を示すものである。なお、１は出力回路、１２は保護回路、３はＰＮＰトランジスタ、４は抵抗、５は電流源、６はＮＰＮトランジスタ、７はＮＰＮトランジスタ、８はＮＰＮトランジスタ、９は抵抗、１０はＰＮＰトランジスタ、７１はＮＰＮトランジスタ、７２は抵抗、７３はＰＮＰトランジスタ、２０１は検出端子、３０１は出力である。
【００３７】
また、１０１は出力回路、１１２は保護回路であり、出力回路１と出力回路１０１、そして保護回路１２と保護回路１１２は同じ構成である。
【００３８】
さらに、２１は負荷抵抗、３１は増幅器、３２は反転増幅器、２０２は検出端子、３０２は出力であり、図５は上記従来例と同じく大振幅出力時における出力３０１と出力３０２の波形を示している。
【００３９】
本実施形態の保護回路は、増幅器３１と出力回路１と保護回路１２とを接続して出力３０１を有し、反転増幅器３２と出力回路１０１と保護回路１１２とを接続して出力３０２を有し、それぞれの出力３０１と出力３０２とを負荷抵抗２１によってＢＴＬ接続することによって構成されている。
【００４０】
以上のように構成された保護回路について、以下その動作を説明する。
【００４１】
まず、負荷抵抗２１をショートした場合、無信号時であれば出力３０１、出力３０２共に同電位のため過電流は流れないが、大振幅出力時に負荷抵抗２１をショートすると過電流が流れる。あるいは、負荷抵抗２１をショートした状態で振幅を大きくしていくと過電流が流れる。図５は、図４の動作における大振幅出力時の出力３０１と出力３０２の様子を示したものであり、又、図２の動作を示したものである。ここで、図５の期間Ｍの間に負荷抵抗２１をショートした場合に最大の過電流が流れる。図５の期間Ｔの間に負荷抵抗２１をショートさせる、あるいは負荷抵抗２１をショートさせた状態で振幅を大きくしていった場合、上記従来例の第２の形態と同様の動作となる。
【００４２】
次に、図５の期間Ｍの間に負荷抵抗２１をショートさせた場合で出力３０１から出力３０２に過電流が流れた場合、出力３０１の電圧が十分にＶＣＣ近くまで上がっており、ＮＰＮトランジスタ８のエミッタ電圧も同電位であるため、その瞬間にＮＰＮトランジスタ７から過電流が流れると、それに伴ってＮＰＮトランジスタ８も電流も増え、コレクタ電圧が下がるため、ＮＰＮトランジスタ８が飽和し、ＰＮＰトランジスタ１０が図５の期間Ｔの間、完全には動作しない。
【００４３】
しかしこの時、出力回路１０１の下側ＮＰＮトランジスタには過電流が流れ込んでおり、またＮＰＮトランジスタ７１と第３の抵抗７２とＰＮＰトランジスタ７３が出力回路１０１にも同様に構成されているため、結局上記本発明の第１の実施形態と同じ効果が得られる。
【００４４】
よって、出力の天絡時と同様、出力の負荷ショートにおいても、ＮＰＮトランジスタ７１と抵抗７２とＰＮＰトランジスタ７３によって、過電流を検出出来ることによって、出力回路の破壊を防ぐことが可能となる。
【００４５】
負荷ショート時は、ＮＰＮトランジスタ８と抵抗９とＰＮＰトランジスタは必要なくなるが、上記従来例でも述べたように、出力の地絡時において、ＮＰＮトランジスタ８と抵抗９とＰＮＰトランジスタが必要となる。
【００４６】
なお、第１、２の実施形態において、抵抗４と電流源５の回路構成は他の回路構成としてもよいことは言うまでもない。
【００４７】
【発明の効果】
以上のように本発明は、上記従来例の第１、２の形態の構成にＶＣＣ−ＧＮＤ間に上側第１のＮＰＮトランジスタと下側第２のＮＰＮトランジスタを接続し、コレクタがＶＣＣに接続された第１のＮＰＮトランジスタのエミッタと、エミッタが接地された第２のＮＰＮトランジスタのコレクタの接続点を出力とすることにより構成される出力回路と、前記第２のＮＰＮトランジスタのベースと共通で、エミッタが接地された第３のＮＰＮトランジスタのコレクタと、一方がＶＣＣに接続された第１の抵抗を接続し、前記接続点にエミッタがＶＣＣに接続された第１のＰＮＰトランジスタのベースを接続し前記第１のＰＮＰトランジスタのコレクタを検出端子とし、一方がＶＣＣに接続された第２の抵抗と一方が接地された電流源を接続し、前記接続点に第２のＰＮＰトランジスタのベースを接続し、前記第２のＰＮＰトランジスタのエミッタを出力端子に接続しコレクタを前記検出端子と接続した構成を設けることにより、出力の天絡時の過電流及び負荷ショート時の過電流による出力端子を構成している半導体素子の破壊を防ぐことができる優れた保護回路を実現出来るものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における保護回路の構成図
【図２】本発明の第２の実施形態における保護回路の構成図
【図３】第１の従来例における保護回路の構成図
【図４】第２の従来例における保護回路の構成図
【図５】本発明の第２の実施形態、第２の従来例における出力波形図
【符号の説明】
１  出力回路
２  保護回路
３  ＰＮＰトランジスタ
５  電流源
６，７，８  ＮＰＮトランジスタ
１０  ＰＮＰトランジスタ
１２  保護回路
２１  負荷抵抗
３１  増幅器
３２  反転増幅器
７１  ＮＰＮトランジスタ
７３  ＰＮＰトランジスタ
１０１  出力回路
１０２，１１２  保護回路
２０１，２０２  検出端子
３０１，３０２  出力端子
【図１】
2004320307.tif 000003
【図２】
2004320307.tif 000004
【図３】
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【図４】
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【図５】
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