(57)【要約】【課題】内部電源電圧よりも高い外部電源電圧と接地電圧との間で変化する入力信号を受け、内部電源電圧と接地電圧との間で変化する出力信号を供給する入力回路に関し、内部電源電圧より高い外部電源の信号が入力されると、入力バッファ回路を構成するＭＯＳＦＥＴが破壊してしまう。【解決手段】入力信号ノードと接地電源間とに保護ダイオードを有し、入力信号ノードにＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとのゲート電極を接続し、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとのドレイン電極を出力ノードとする入力バッファ回路である。ＮチャネルＭＯＳＦＥＴのゲート酸化膜の膜厚を内部回路を構成するＭＯＳＦＥＴのゲート酸化膜の膜厚に較べて厚くし、ＰチャネルＭＯＳＦＥＴは高耐圧構造のＭＯＳＦＥＴとする。【選択図】      図１
2004297636.tif 000002
【特許請求の範囲】
【請求項１】
内部論理回路と保護回路と入力バッファ回路とを有し、
前記入力回路は、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとを備え、
前記内部論理回路は、第３のＭＯＳＦＥＴと第４のＭＯＳＦＥＴとを備え、
前記第１のＭＯＳＦＥＴと前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、低電圧ＭＯＳＦＥＴであり、
前記第２のＭＯＳＦＥＴは、高耐圧ＭＯＳＦＥＴであり、
前記入力バッファ回路は、入力信号を前記内部論理回路に伝達する回路であることを特徴とする半導体集積回路の入力回路。
【請求項２】
前記第２のＭＯＳＦＥＴは、オフセットドレイン構造であり、前記第１のＭＯＳＦＥＴのゲート酸化膜の膜厚は、前記第３のＭＯＳＦＥＴのゲート酸化膜の膜厚より厚いことを特徴とする請求項１に記載の半導体集積回路の入力回路。
【請求項３】
前記第２のＭＯＳＦＥＴは、マスクＬＤＤ構造であり、前記第１のＭＯＳＦＥＴのゲート酸化膜の膜厚は、前記第３のＭＯＳＦＥＴのゲート酸化膜の膜厚より厚いことを特徴とする請求項１に記載の半導体集積回路の入力回路。
【請求項４】
前記保護回路は、ダイオードと抵抗とからなることを特徴とする請求項１に記載の半導体集積回路の入力回路。
【請求項５】
前記第１のＭＯＳＦＥＴのゲート酸化膜の膜厚は、外部電源電圧が１．８Ｖ以上３．７Ｖ未満の時は１５０Å以上２５０Å以下とし、外部電源電圧が３．７Ｖ以上７．０Ｖ以下の時は２００Å以上３００Å以下であることを特徴とする請求項１から請求項４のいずれか一つに記載の半導体集積回路の入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の入力回路に関し、さらに詳しくは半導体集積回路の内部電源電圧または内部電源電圧よりも高い外部電源電圧と接地電圧との間で変化する入力信号を受け、内部電源電圧と接地電圧との間で変化する出力信号を供給する入力回路に関する。
【０００２】
【従来の技術】
半導体集積回路の電源電圧は、５Ｖから３．３Ｖ、３．３Ｖから２．５Ｖ、２．５Ｖから１．８Ｖと低電圧化が進んでいる。その過渡期において、システムを構成するいくつかの半導体集積回路は、例えば５Ｖ駆動の半導体集積回路と３．３Ｖ駆動の半導体集積回路とが混在している。
このような場合、５Ｖ駆動の半導体集積回路から３．３Ｖ駆動の半導体集積回路へのインターフェイスにおいて３．３Ｖ駆動の半導体集積回路の入力バッファの初段を構成するＭＯＳＦＥＴのゲート酸化膜の静電耐量や過電圧が入力された場合等の信頼性が確保されないという問題がある。
【０００３】
図５に一般的な入力回路を示す。図５に示す入力回路は、入力ノード５０３とＰＮ接合による保護ダイオード５０６とＰＮ接合による保護ダイオード５１０と保護抵抗５０５と入力バッファ回路５１１と、ｉｎｔＶＣＣの電位を供給する内部電源線５０７とＧＮＤ電位を供給する接地電源線５０８と、出力ノード５０４とを有している。
入力ノード５０３は、ＰＮ接合による保護ダイオード５１０のアノードとＰＮ接合による保護ダイオード５０６のカソードと保護抵抗５０５の一方の端子とに接続し、保護抵抗５０５の他方の端子は、入力バッファ回路５１１のＰチャネルＭＯＳＦＥＴ５０２のゲート電極とＮチャネルＭＯＳＦＥＴ５０１のゲート電極とに接続している。
ＰＮ接合による保護ダイオード５１０のカソードは、内部電源線５０７に接続し、ＰＮ接合による保護ダイオード５０６のアノードは、接地電源線５０８に接続している。
ＰチャネルＭＯＳＦＥＴ５０２のソース電極は、内部電源線５０７に接続し、ＮチャネルＭＯＳＦＥＴ５０１のソース電極は、接地電源線５０８に接続し、ＮチャネルＭＯＳＦＥＴ５０１のドレイン電極とＰチャネルＭＯＳＦＥＴ５０２のドレイン電極とは出力ノード５０４に接続し、出力ノード５０４は内部電源線５０７と接地電源５０８とに接続した内部論理回路５１２に接続している。
【０００４】
入力ノード５０３には、ＧＮＤ電位以上  ｉｎｔＶＣＣの電位以下の電位で変化する入力信号が与えられ、入力バッファ回路５１１を介して内部論理回路５１２に信号を伝達する。
【０００５】
入力ノード５０３には外部ノイズなどの高い電圧が進入する場合がある。入力バッファ回路５１１の入力ノード５０３に、外部ノイズなどによりｉｎｔＶＣＣの電位より高いノイズや、ＧＮＤ電位より低いノイズが入力された場合、ＰＮ接合による保護ダイオード５１０及びＰＮ接合による保護ダイオード５０６の順方向動作により、ｉｎｔＶＣＣの電位もしくはＧＮＤ電位にノイズ電位がクランプされ、ＰチャネルＭＯＳＦＥＴ５０２とＮチャネルＭＯＳＦＥＴ５０１のゲート電極に過大電圧が入力されることを防止し、ＰチャネルＭＯＳＦＥＴ５０２とＮチャネルＭＯＳＦＥＴ５０１のゲート酸化膜が破壊されることを防止する。
【０００６】
この一般的な入力回路は、ＰＮ接合による保護ダイオード５１０とＰＮ接合による保護ダイオード５０６と保護抵抗５０５とにより、外部ノイズなどの高い電圧から入力バッファ回路５１１を保護することはできるが、この回路を二つの異なる電源電圧で動作する半導体集積回路に適用した場合には、新たな問題がある。二つの異なる電位を内部電源電圧であるｉｎｔＶＣＣの電位と外部電源電圧であるｏｕｔＶＣＣの電位として、次に説明する。
【０００７】
二つの異なる電圧で動作する半導体集積回路のインターフェイスにおいては、内部電源線５０７に供給するｉｎｔＶＣＣの電位より高い電位であるｏｕｔＶＣＣの電位と接地電位ＧＮＤとの間で変化する入力信号が入力される。
図５で示す一般的な入力回路では、内部電源線５０７に供給するｉｎｔＶＣＣの電位より高いｏｕｔＶＣＣの電位と接地電位ＧＮＤとの間で変化する信号が入力される。
入力ノード５０３にｏｕｔＶＣＣの電位の信号が入力された場合、内部電源線５０７と入力ノード５０３とに設けたＰＮ接合による保護回路５１０が、順方向バイアスとなり、入力ノード５０３と内部電源線５０７とが導通状態となってしまい、回路が正常に動作しないという問題があった。
【０００８】
また、このような問題を無くすために、ＰＮ接合による保護ダイオード５１０を削除した場合、入力電圧がｉｎｔＶＣＣの電位にクランプできなくなるため、入力バッファ回路５１１のＮチャネルＭＯＳＦＥＴ５０１のゲート電極にｏｕｔＶＣＣの電位が直接印加されてしまう。また、外部ノイズなどにより入力される過大電圧もｉｎｔＶＣＣの電位にクランプできないため、ｏｕｔＶＣＣの電位や外部ノイズなどにより、ＮチャネルＭＯＳＦＥＴ５０１のゲート電極に過大な電圧が印加され、ＮチャネルＭＯＳＦＥＴ５０１のゲート酸化膜の劣化や破壊が発生するなど、ゲート酸化膜の信頼性が著しく低下する。
【０００９】
また、入力ノード５０３の電位がｏｕｔＶＣＣの電位となると、入力バッファ回路５１１を構成するＮチャネルＭＯＳＦＥＴ５０１が導通し、出力ノード５０４の電位が接地電位であるＧＮＤ電位となり、出力ノード５０４と接続したＰチャネルＭＯＳＦＥＴ５０２のドレイン電極の電位がＧＮＤ電位となる。ＰチャネルＭＯＳＦＥＴ５０２のゲート電極の電位はｏｕｔＶＣＣの電位であり、ＰチャネルＭＯＳＦＥＴ５０２のゲート電極とＰチャネルＭＯＳＦＥＴ５０２のドレイン電極とがオーバーラップした部分のゲート酸化膜には、ｏｕｔＶＣＣの電位が印加される。
同様に、外部ノイズにより高い電圧が入力ノードに印加された場合も、ＰチャネルＭＯＳＦＥＴ５０２のゲート電極とドレイン電極のオーバーラップした部分のゲート酸化膜には高い電圧が印加される。すなわち、ＰチャネルＭＯＳＦＥＴ５０２のゲート酸化膜に絶縁耐圧を超える電圧が印加され、トランジスタ５０２のゲート酸化膜の劣化や破壊が発生するなど、ゲート酸化膜の信頼性が低下する。
【００１０】
このような問題を解決するために多くの技術が提案されている。（例えば、特許文献１）
【００１１】
【特許文献１】
特開平１０−１３５８１８号公報（第６頁、第１図）
【００１２】
図６に特許文献１による構成を示す。特許文献１に示した従来の技術の入力回路は、ＮチャネルＭＯＳＦＥＴ６０２とＮチャネルＭＯＳＦＥＴ６０５とＰチャネルＭＯＳＦＥＴ６０３とＰチャネルＭＯＳＦＥＴ６０４とで構成している。
ＮチャネルＭＯＳＦＥＴ６０２のソース電極は入力ノード６０１と接続し、ＮチャネルＭＯＳＦＥＴ６０２のゲート電極は、内部電源電圧であるｉｎｔＶＣＣの電位が供給される内部電源線６０６に接続し、ＮチャネルＭＯＳＦＥＴ６０２のドレイン電極は、ＮチャネルＭＯＳＦＥＴ６０５のゲート電極と接続している。
ＮチャネルＭＯＳＦＥＴ６０５のソース電極は内部接地電圧であるＧＮＤ電位が供給される内部電源線６０７に接続している。ＮチャネルＭＯＳＦＥＴ６０５のドレイン電極は、ＰチャネルＭＯＳＦＥＴ６０３のドレイン電極に接続するとともに、出力ノード６０８に接続している。
【００１３】
ＰチャネルＭＯＳＦＥＴ６０３のゲート電極は、内部接地電圧であるＧＮＤ電位が供給される内部電源線６０７に接続し、ＰチャネルＭＯＳＦＥＴ６０３のソース電極は、ＰチャネルＭＯＳＦＥＴ６０４のドレイン電極と接続している。
ＰチャネルＭＯＳＦＥＴ６０４のゲート電極は入力ノード６０１に接続し、ＰチャネルＭＯＳＦＥＴ６０４のソース電極は、内部電源電圧であるｉｎｔＶＣＣの電位が供給される内部電源線６０６に接続している。
【００１４】
ＮチャネルＭＯＳＦＥＴ６０２は、ｉｎｔＶＣＣの電圧より高い外部電源電圧であるｏｕｔＶＣＣの電位の入力信号が入力した場合、ＮチャネルＭＯＳＦＥＴ６０５のゲート電極に加わる電圧は、［外部電源電圧］―［ＮチャネルＭＯＳＦＥＴ６０２のスレシホールド電圧］となる。
入力した外部電源電圧であるｏｕｔＶＣＣの電位の入力信号が、ＮチャネルＭＯＳＦＥＴ６０２によりクランプされ、この電圧がＮチャネルＭＯＳＦＥＴ６０５のゲート電極に印加されるので、ＮチャネルＭＯＳＦＥＴ６０５のゲート電極には高い電圧が印加されることはなく、ゲート酸化膜の信頼性が確保される。
【００１５】
【発明が解決しようとする課題】
しかしながら、内部電源電圧であるｉｎｔＶＣＣの電位より高い電圧が入力ノード６０１に印加されるため、入力ノード６０１と内部電源線６０６との間にＰＮ接合による保護ダイオードが設置できない。つまり、入力ノード６０１と接続したＮチャネルＭＯＳＦＥＴ６０２のソース電極に過大な電圧が印加されるため、ソース電極が破壊するという問題点がある。
特許文献１に示した従来の入力回路において、このような破壊を防ぐためには、ソース電極の耐ノイズ性や耐電圧性などを考慮に入れたＭＯＳＦＥＴの設計をするなどの半導体素子の設計対策が必要である。加えて、この従来の入力回路は、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとの数が４個と多く、回路面積を圧迫する。したがって、この特許文献１に示した従来の技術は、ＭＯＳＦＥＴの格別の設計による開発負荷と、回路面積の増大という二つの問題があった。
【００１６】
【課題を解決するための手段】
上記課題を解決するため本発明の半導体集積回路の入力回路は、内部論理回路と保護回路と入力バッファ回路とを有し、入力回路は、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとを備え、内部論理回路は、第３のＭＯＳＦＥＴと第４のＭＯＳＦＥＴとを備え、第１のＭＯＳＦＥＴと第３のＭＯＳＦＥＴと第４のＭＯＳＦＥＴとは、低電圧ＭＯＳＦＥＴであり、第２のＭＯＳＦＥＴは、高耐圧ＭＯＳＦＥＴであり、入力バッファ回路は、入力信号を内部論理回路に伝達する回路であることを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳しく説明する。
【００１８】
［第１の実施の形態：図１］
図１は、本発明の第１の実施の形態を示す回路図である。図１に示す入力回路は、保護回路１１０と入力バッファ回路１１１と内部論理回路１１２とを有する。保護回路１１０は、入力ノード１０３と保護ダイオード１０６と保護抵抗１０５とで構成する。入力バッファ回路１１１は、ｉｎｔＶＣＣの電位を供給する内部電源線１０７とＧＮＤ電位を供給する接地電源線１０８と出力ノード１０４と、Ｎチャネルの第１のＭＯＳＦＥＴ１０１とＰチャネルの第２のＭＯＳＦＥＴ１０２とで構成する。内部論理回路１１２は、第３のＭＯＳＦＥＴ（図示せず）と第４のＭＯＳＦＥＴ（図示せず）とを備え、入力バッファ回路１１１の出力信号を入力する回路である。
【００１９】
入力ノード１０３は、保護ダイオード１０６のカソードと保護抵抗１０５の一方の端子に接続し、保護抵抗１０５の他方の端子は、入力バッファ回路１１１のＰチャネルの第２のＭＯＳＦＥＴ１０２のゲート電極とＮチャネルの第１のＭＯＳＦＥＴ１０１のゲート電極に接続し、保護ダイオード１０６のアノードは接地電源線１０８に接続し、Ｐチャネルの第２のＭＯＳＦＥＴ１０２のソース電極は、内部電源線１０７に接続し、Ｎチャネルの第１のＭＯＳＦＥＴ１０１のソース電極は、接地電源線１０８に接続し、Ｎチャネルの第１のＭＯＳＦＥＴ１０１のドレイン電極とＰチャネルの第２のＭＯＳＦＥＴ１０２のドレイン電極は出力ノード１０４に接続し、出力ノード１０４は内部電源１０７と接地電源１０８により電源を供給する内部論理回路１１２に接続する。
【００２０】
ここで、入力信号ノード１０３は、入力信号ＩＮを受ける。出力ノード１０４は出力信号ＯＵＴを出力する。ここで入力信号ＩＮは内部電源電圧であるｉｎｔＶＣＣの電位またはそれよりも高い外部電源電圧であるｏｕｔＶＣＣの電位と接地電圧ＧＮＤ電位との間で変化する。
なお、内部電源電圧であるｉｎｔＶＣＣの電位は内部電源線１０７に供給される。接地電圧ＧＮＤ電位は接地電源線１０８に供給する。
【００２１】
次に本発明の第１の実施の形態による入力回路の動作を説明する。ここでは、内部電源電圧であるｉｎｔＶＣＣの電位が３Ｖで、外部電源電圧であるｏｕｔＶＣＣの電位が５Ｖ、接地電圧ＧＮＤ電位が０Ｖ、第３のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴとし第４のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴである場合について説明する。
【００２２】
５Ｖの入力信号ＩＮを入力ノード１０３に印加すると、Ｎチャネルの第１のＭＯＳＦＥＴ１０１のゲート電極及びＰチャネルの第２のＭＯＳＦＥＴ１０２のゲート電極が５Ｖの電位となる。Ｎチャネルの第１のＭＯＳＦＥＴ１０１の基板電位は接地電位０Ｖなので、Ｎチャネルの第１のＭＯＳＦＥＴ１０１のゲート電極と基板との間の電位差は５Ｖとなる。内部論理回路１１２のＮチャネルの第１のＭＯＳＦＥＴ１０１のゲート電極と基板の電位差は、３Ｖなので内部論理回路１１２内のＮチャネルの第１のＭＯＳＦＥＴ１０１のゲート電極と基板の電位差に比べ高い電圧が印加される。
【００２３】
また、入力ノード１０３は、外部ノイズによる高い電圧が印加される場合もある。入力ノード１０３の電位は、保護ダイオード１０６の逆方向耐圧により一定の電圧でクランプされるが、外部電源電圧であるｏｕｔＶＣＣの電位の５Ｖよりさらに高い電圧となる場合もある。つまり、Ｎチャネルの第１のＭＯＳＦＥＴ１０１のゲート電極と基板との間の電位差は５Ｖよりさらに高い電位差となる場合もある。
【００２４】
本発明の第１の実施の形態では、内部論理回路１１２の第３のＭＯＳＦＥＴ（図示せず）と第４のＭＯＳＦＥＴ（図示せず）のゲート酸化膜の膜厚に対して、入力バッファ回路１１１を構成するＮチャネルの第１のＭＯＳＦＥＴ１０１のゲート酸化膜の厚さを厚くしている。
Ｎチャネルの第１のＭＯＳＦＥＴ１０１のゲート酸化膜の破壊耐圧をＮチャネルの第３のＭＯＳＦＥＴとＰチャネルの第４のＭＯＳＦＥＴとのゲート酸化膜の破壊耐圧より高くすることで、Ｎチャネルの第３のＭＯＳＦＥＴのゲート電極と基板間の電位差が高くなってもＮチャネルの第１のＭＯＳＦＥＴ１０１のゲート酸化膜の信頼性は確保される。
【００２５】
また、Ｎチャネルの第１のＭＯＳＦＥＴ１０１のゲ−ト電極が５Ｖとなると、Ｎチャネルの第１のＭＯＳＦＥＴ１０１は、オンの状態となり出力ノード１０４は、接地電圧０Ｖとなる。同時にＰチャネルの第２のＭＯＳＦＥＴ１０２のドレイン電圧は接地電圧０Ｖとなる。Ｐチャネルの第２のＭＯＳＦＥＴ１０２の基板電位とソース電極の電位はｉｎｔＶＣＣの電圧である３Ｖにバイアスされる。
つまり、Ｐチャネルの第２のＭＯＳＦＥＴ１０２のゲート電極とソース電極間と、ゲート電極と基板間との電位差は、外部電源電圧であるｏｕｔＶＣＣの電位である５Ｖと内部電源電圧であるｉｎｔＶＣＣの電位である３Ｖとの電位差２Ｖとなる。
【００２６】
ところが、Ｐチャネルの第２のＭＯＳＦＥＴ１０２のドレイン電極はＮチャネルの第１のＭＯＳＦＥＴ１０１がＯＮすることで接地電圧０Ｖとなり、Ｐチャネルの第２のＭＯＳＦＥＴ１０２のゲート電極とドレイン電極間の電位差は５Ｖとなる。
つまり、Ｐチャネルの第２のＭＯＳＦＥＴ１０２のゲート電極とドレイン電極との電位差が高くなり、ゲート電極とドレイン電極間とのゲート酸化膜は、ゲート絶縁破壊電圧を超える場合も発生しゲート酸化膜の信頼性は低下する。
【００２７】
Ｎチャネルの第１のＭＯＳＦＥＴ１０１と同様にＰチャネルの第２のＭＯＳＦＥＴ１０２のゲート酸化膜の膜厚を内部論理回路１１２のＮチャネルの第３のＭＯＳＦＥＴとＰチャネルの第４のＭＯＳＦＥＴとより厚くする方法もあるが、Ｐチャネルの第２のＭＯＳＦＥＴ１０２がオン状態の場合、Ｐチャネルの第２のＭＯＳＦＥＴ１０２のゲート電極は接地電圧０Ｖであり、基板電位とソース電極との電位は内部電源電圧の３Ｖであるため、ゲート電極と基板との電位差は３Ｖである。それゆえ、Ｐチャネルの第２のＭＯＳＦＥＴ１０２のゲート酸化膜厚を厚くするとＭＯＳＦＥＴの閾値電圧であるＶｔｈが高くなり入力バッファ回路１１１の動作スピードが遅くなってしまうために、この方法を用いることはできない。
【００２８】
本発明の第１の実施の形態では、Ｐチャネルの第２のＭＯＳＦＥＴ１０２のゲート酸化膜の膜厚は、内部論理回路１１２のＮチャネルの第３のＭＯＳＦＥＴとＰチャネルの第４のＭＯＳＦＥＴとのゲート酸化膜の膜厚と同じにすることで、動作スピードは内部論理回路１１２並とし、ドレイン電極とゲート電極のオーバーラップ部の耐圧を向上させた高耐圧構造とした。
【００２９】
このような構造とすることで、最少のトランジスタ数と最少の保護ダイオード数とで入力バッファ回路１１１のゲート酸化膜の信頼性を高め、かつ動作スピードの速い入力回路を実現できた。
【００３０】
［第２の実施の形態：図２］
本発明の第２の実施の形態として、第１の実施の形態として説明した図１の入力バッファ回路１１１のＰチャネルの第２のＭＯＳＦＥＴ１０２のＭＯＳＦＥＴ構造をオフセットドレイン構造とした場合を説明する。図２は、本発明の第２の実施の形態であるオフセットドレイン構造のＰチャネルのＭＯＳＦＥＴを模式的に示した断面図である。
【００３１】
図２に示すオフセットドレイン構造としたＰチャネルの第２のＭＯＳＦＥＴ１０２は、ゲート電極２１１とゲート酸化膜２１０と、Ｐ型拡散領域のドレイン部２１４とソース部２１３と、Ｎ型拡散領域の基板部２１６と、この基板部２１６と電気的に接続するためのＮ型拡散領域の基板コンタクト部２１５とを有する。
【００３２】
ゲート電極２１１は、図１に示す保護回路１１０の抵抗１０５の他方の端子とＰチャネルの第２のＭＯＳＦＥＴ１０２のゲート電極とに接続するための信号入力線２１９と接続し、Ｐ型拡散領域のソース部２１３と基板コンタクト部２１５とは、内部電源線であるＩｎｔＶＣＣの電位を供給する電源線２１７に接続する。また、Ｐ型拡散領域のドレイン部２１４は、図１に示す入力バッファ回路１１１の出力ノード１０４に接続するための信号線２１８に接続する。
【００３３】
第１の実施の形態で説明した通り、入力信号が５Ｖになると入力バッファ回路１１１のＮチャネルの第１のＭＯＳＦＥＴ１０１がオンし、図２で示すＰ型拡散領域のドレイン部２１４は、ＧＮＤ電位つまり０Ｖとなる。Ｐ型拡散領域のソース部２１３とＮ型拡散領域の基板部２１６及びＮ型拡散領域の基板コンタクト部２１５は、ｉｎｔＶＣＣの電位である３Ｖとなる。また、入力信号が５Ｖなのでゲート電極２１１は、５Ｖの電位となる。
【００３４】
Ｐ型拡散領域のドレイン部２１４は０Ｖの電位となり、ゲート電極２１１は５Ｖの電位となるため、Ｐ型拡散領域のドレイン部２１４とゲート電極２１１とがオーバーラップしている場合、それぞれの間にあるゲート酸化膜２１０に高い電圧が印加され、ゲート酸化膜２１０の絶縁破壊耐圧を超え破壊に至る場合があるが、本発明の第２の実施の形態のオフセットドレイン構造のＭＯＳＦＥＴは、半導体製造プロセスにおいて、ソース・ドレイン形成時にマスクを使うことでＰ型拡散領域のドレイン部２１４とゲート電極２１１とがオーバーラップしない構造であるオフセットドレイン構造２１２とすることで、ゲート酸化膜２１０に高い電圧が印加されず、Ｎチャネルの第１のＭＯＳＦＥＴ１０１のゲート酸化膜の信頼性が確保される。
【００３５】
［第３の実施の形態：図３］
本発明の第３の実施の形態として、第１の実施の形態として説明した図１の入力バッファ回路１１１のＰチャネルの第２のＭＯＳＦＥＴ１０２のＭＯＳＦＥＴの構造をマスクＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造とした場合を説明する。
図３は、本発明の第３の実施の形態であるマスクＬＤＤ構造のＰチャネルの第２のＭＯＳＦＥＴ１０２を模式的に示した断面図である。
【００３６】
図３に示すマスクＬＤＤ構造のＰチャネルの第２のＭＯＳＦＥＴ１０２は、ゲート電極３１１とゲート酸化膜３１０と不純物濃度の濃いＰ型拡散領域のドレイン部３１４と不純物濃度の薄いＰ型拡散領域のＬＤＤ部３２０と不純物濃度の濃いＰ型拡散領域のソース部３１３とＮ型拡散領域の基板部３１６と基板と電気的に接続するためのＮ型拡散領域の基板コンタクト部３１５とを有する。
【００３７】
ゲート電極３１１は、図１に示す保護回路１１０の抵抗１０５の他方の端子とＰチャネルの第２のＭＯＳＦＥＴ１０２のゲート電極とに接続するための信号入力線３１９と接続し、Ｐ型拡散領域のソース部３１３と基板と基板コンタクト部３１５とは、内部電源線であるＩｎｔＶＣＣの電位を供給する電源線３１７に接続する。また、不純物濃度の濃いＰ型拡散領域のドレイン部３１４は、入力バッファ回路１１１の出力ノード１０４に接続する信号線３１８に接続する。
【００３８】
第１の実施の形態で説明した通り、入力信号が５Ｖになると入力バッファ回路１１１のＮチャネルの第１のＭＯＳＦＥＴ１０１がオンし、図３で示す不純物濃度の濃いＰ型拡散領域のドレイン部３１４は、ＧＮＤ電位つまり０Ｖとなる。
Ｐ型拡散領域のソース部３１３とＮ型拡散領域の基板部３１６及びＮ型拡散領域の基板コンタクト部３１５は、ｉｎｔＶＣＣの電圧３Ｖとなる。また、入力信号が５Ｖなのでゲート電極３１１は、５Ｖの電位となる。
【００３９】
不純物濃度の濃いＰ型拡散領域のドレイン部３１４は０Ｖの電位となり、ゲート電極３１１は５Ｖの電位となるため、不純物濃度の濃いＰ型拡散領域のドレイン部３１４と接しているＬＤＤ部３２０とゲート電極３１１がオーバーラップしている場合、それぞれの間にあるゲート酸化膜３１０に高い電圧が印加されゲート酸化膜の絶縁破壊耐圧を超え破壊に至る場合があるが、本発明の第２の実施の形態では、半導体製造プロセスのＬＤＤ部の形成時にマスクを使うことでＬＤＤ部３２０とゲート電極３１１とがオーバーラップしない構造であるＬＤＤ構造３１２とすることで、ゲート酸化膜３１０に高い電圧が印加されず、Ｎチャネルの第１のＭＯＳＦＥＴ１０１のゲート酸化膜の信頼性が確保される。
【００４０】
また、ドレイン部をマスクＬＤＤ構造とすることで、ドレイン耐圧を高く設定することが可能であり、さらに、ゲート酸化膜は、内部論理回路１１２のＮチャネルの第３のＭＯＳＦＥＴ（図示せず）とＰチャネルの第４のＭＯＳＦＥＴ（図示せず）と同じ膜厚に設定できる。ゲート酸化膜の膜厚はＭＯＳＦＥＴの応答速度に影響する。ゲート酸化膜の膜厚が厚いほどＭＯＳＦＥＴの応答速度は遅くなることから、入力回路の応答スピードを損なうことなく、Ｐチャネルの第２のＭＯＳＦＥＴ１０２のゲート酸化膜の信頼性を高めることが可能である。
【００４１】
［第４の実施の形態：図４］
次に、本発明の第４の実施の形態について説明する。第４の実施の形態では、外部電源電圧であるｏｕｔＶＣＣの電位が１．８Ｖ以上３．７Ｖ未満で、内部電源電圧であるｉｎｔＶＣＣの電位が外部電源電圧であるｏｕｔＶＣＣの電位より低い場合、ｏｕｔＶＣＣの電位と接地電圧ＧＮＤ電位との間で変化する入力信号が入力される入力バッファ回路１１１を構成するＮチャネルの第１のＭＯＳＦＥＴ１０１は、１５０Å以上２５０Å以下のゲート酸化膜で構成する。
ｏｕｔＶＣＣの電位が３．７Ｖ以上７．０Ｖ以下で、ｉｎｔＶＣＣの電位がｏｕｔＶＣＣの電位より低い場合、ｏｕｔＶＣＣの電位とＧＮＤ電位との間で変化する入力信号が入力される入力バッファ回路１１１を構成するＮチャネルの第１のＭＯＳＦＥＴ１０１は、２００Å以上３００Å以下のゲート酸化膜で構成する。
【００４２】
図４は、外部電源電圧であるｏｕｔＶＣＣの電位に対して入力バッファ回路１１１のＮチャネルの第１のＭＯＳＦＥＴ１０１のゲート酸化膜の膜厚を変えた場合のゲート酸化膜の破壊発生率を示したグラフである。Ｎチャネルの第１のＭＯＳＦＥＴ１０１のゲート酸化膜の膜厚を規定した理由を以下に説明する。
なお、外部電源電圧であるｏｕｔＶＣＣの電位が１．８Ｖ以上３．７Ｖ未満という場合は、３．３Ｖの電位をもつ電源を利用した場合を想定したものであり、ｏｕｔＶＣＣの電位が３．７Ｖ以上７．０Ｖ以下という場合は、５Ｖの電位を持つ電源を利用した場合を想定したものである。
【００４３】
図４（ａ）は、内部電源電圧であるｉｎｔＶＣＣの電位を１．８Ｖ、外部電源電圧であるｏｕｔＶＣＣの電位を３．７Ｖとした場合のゲート酸化膜の破壊発生率を示したものである。横軸はゲート酸化膜の膜厚、縦軸はゲート酸化膜の破壊発生率を示す。
【００４４】
図４（ｂ）は、内部電源電圧であるｉｎｔＶＣＣの電位を３．７Ｖ、外部電源電圧であるｏｕｔＶＣＣの電位を７．０Ｖとした場合のゲート酸化膜の破壊発生率である。横軸はゲート酸化膜の膜厚、縦軸はゲート酸化膜の破壊発生率を示す。
【００４５】
図４（ａ）に示すように、外部電源電圧であるｏｕｔＶＣＣの電位を３．７Ｖとした場合、ゲート酸化膜の破壊発生率はゲート酸化膜の膜厚の増加とともに減少する。図４（ａ）によれば、ゲート酸化膜の膜厚は１５０Å以上であればゲート酸化膜の破壊発生はなく、好ましい。
しかしながら、ゲート酸化膜の膜厚が厚くなるとゲート酸化膜自体の耐圧が上がるものの、Ｖｔｈ（ＭＯＳＦＥＴの閾値電圧）が高くなり、入力応答性が悪くなる。このため、実際の使用に関しては、ゲート酸化膜の破壊に対するマージンを確保しつつ入力応答性を確保するため２５０Å以下とすることが、さらに好ましい。
【００４６】
また、図４（ｂ）に示すように、外部電源電圧であるｏｕｔＶＣＣの電位が７Ｖとした場合、ゲート酸化膜の膜厚は２００Å以上ないと明らかに破壊頻度が増える。したがって、ゲート酸化膜の膜厚は２００Å以上あることが好ましいが、ゲート酸化膜の膜厚が厚くなると前述のように入力応答性が悪くなるため、実際の使用に関しては、ゲート酸化膜の破壊に対するマージンを確保しつつ入力応答性を確保するため３００Å以下とすることが、さらに好ましい。
【００４７】
【発明の効果】
従来は、内部電源電圧より高い外部電源電圧と接地電圧との間で変化する入力信号を入力する入力回路では、入力バッファ回路のゲート酸化膜の信頼性が低下するという問題や、ゲート酸化膜の信頼性低下を防止するためにＭＯＳＦＥＴのＶｔｈでクランプする方法では、ゲート酸化膜の信頼性低下は防止できるが、レイアウト面積が大きくなるといった問題があった。
本発明によれば、入力ノードと接地電源間に保護ダイオードを配置し、入力バッファ回路のＮチャネルＭＯＳＦＥＴのゲート酸化膜の膜厚を内部回路のＭＯＳＦＥＴに比べ厚くし、かつ入力バッファ回路のＰチャネルＭＯＳＦＥＴの構造を高耐圧ＭＯＳＦＥＴ構造とした。保護ダイオードを用いることと入力バッファ回路を構成するＭＯＳＦＥＴの構造を検討することで、小面積で、かつ入力バッファ回路のゲート酸化膜の信頼性を確保し、応答スピードの速い入力回路が実現可能となった。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるの回路図である。
【図２】本発明の第２の実施の形態における第２のＭＯＳＦＥＴの断面を模式的に示した図である。
【図３】本発明の第３の実施の形態における第２のＭＯＳＦＥＴの断面を模式的に示した図である。
【図４】本発明の第４の実施の形態における第１のＭＯＳＦＥＴのゲート酸化膜の破壊発生率を示すグラフである。
【図５】従来の入力回路を説明する回路図である。
【図６】特許文献１に示した従来の入力回路を説明する回路図である。
【符号の説明】
１０１  第１のＭＯＳＦＥＴ
１０２  第２のＭＯＳＦＥＴ
１０３  入力ノード
１０４  出力ノード
１０５  保護抵抗
１０６  保護ダイオード
１０７  内部電源線
１０８  接地電源線
１１０  保護回路
１１１  入力バッファ回路
１１２  内部回路
２１０  ゲート酸化膜
２１１  ゲート電極
２１２  オフセットドレイン構造
２１３  ソース部
２１４  ドレイン部
２１５  基板コンタクト部
２１６  基板部
２１７  電源線
２１８  信号線
３１０  ゲート酸化膜
３１１  ゲート電極
３１２  ＬＤＤ構造
３１３  ソース部
３１４  ドレイン部
３１５  基板コンタクト部
３１６  基板部
３１７  電源線
３１８  信号線
３２０  ＬＤＤ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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