(57)【要約】【課題】完全空乏化動作及び低寄生抵抗のＳＯＩ集積回路を実現することができ、リセス構造を有しながら、チャネル形成部のＳＯＩ層表面のダメージを最小限に抑えることができ、チャネル領域の端部においても、応力を抑制しながら、結晶欠陥を最小限に止め、それに起因するリーク電流の発生を抑えることができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】表面にＳＯＩ層３を有するＳＯＩ基板上にゲート絶縁膜１５を介して形成されたゲート電極１４と、ゲート電極１４直下のチャネル領域と、このチャネル領域の両側に形成されたソース／ドレイン領域とからなる半導体記憶装置であって、ＳＯＩ層３が、チャネル領域中央部、チャネル端部及びソース／ドレイン領域において膜厚が異なり、かつ、ゲート電極１４が、チャネル領域側において、その中間部よりも幅広に形成されてなる半導体装置。【選択図】  図３
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【特許請求の範囲】
【請求項１】
表面にＳＯＩ層を有するＳＯＩ基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース／ドレイン領域とからなる半導体記憶装置であって、
前記ＳＯＩ層が、チャネル領域中央部、チャネル端部及びソース／ドレイン領域が形成されている部分において膜厚が異なり、かつ、前記ゲート電極が、前記チャネル領域側において、その中間部よりも幅広に形成されてなることを特徴とする半導体装置。
【請求項２】
ＳＯＩ層が、チャネル領域中央部において最も膜厚が薄く、チャネル端部において膜厚が増加し、ソース／ドレイン領域において最も膜厚が厚く構成されてなる請求項１に記載の半導体装置。
【請求項３】
表面にＳＯＩ層を有するＳＯＩ基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース／ドレイン領域とからなる半導体記憶装置であって、
前記ＳＯＩ層が、チャネル領域が形成されている部分において最も膜厚が薄く、ソース／ドレイン領域が形成されている部分において、ＳＯＩ層表面に対して、少なくとも２種の異なる水平面が形成されて、前記チャネル領域が形成されている部分の膜厚よりも厚膜であることを特徴とする半導体装置。
【請求項４】
ゲート電極が、Ｔ字形状である請求項３に記載の半導体装置。
【請求項５】
さらに、表面にＳＯＩ層を有するＳＯＩ基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース／ドレイン領域とからなる半導体記憶装置であって、前記ＳＯＩ層が、チャネル領域中央部、チャネル端部及びソース／ドレイン領域が形成されている部分において膜厚が一定の半導体装置が、同一ＳＯＩ基板上に混載されてなる請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
（ａ）表面にＳＯＩ層を有するＳＯＩ基板上であって、チャネル領域を含む領域に開口を有するロコス酸化抑え膜を形成し、
（ｂ）該ロコス酸化抑え膜をマスクとして用いて、前記ＳＯＩ層に第１ロコス酸化膜を形成し、該第１ロコス酸化膜を除去することにより、チャネル領域を含む領域に第１凹部を形成し、
（ｃ）該第１凹部内であって、前記ロコス酸化抑え膜の側壁に第１サイドウォールを形成し、
（ｄ）前記ロコス酸化抑え膜と第１サイドウォールとをマスクとして、前記第１凹部内のＳＯＩ層に第２ロコス酸化膜を形成し、該第２ロコス酸化膜を除去することにより、第２凹部を形成し、
（ｅ）該第２凹部にゲート絶縁膜及び導電膜を埋め込み、該導電膜を所望の形状に加工してゲート電極を形成し、
（ｆ）前記ロコス酸化抑え膜及び第１サイドウォールを除去し、
（ｇ）前記ゲート電極をマスクとして用いて、ＳＯＩ層にイオン注入を行ってソース／ドレイン領域を形成することからなる半導体装置の製造方法。
【請求項７】
ソース／ドレイン領域の形成後に、さらに、（ｈ）  ゲート電極の側壁に第２サイドウォールを形成し、前記ソース／ドレイン領域及びゲート電極上にシリサイド膜を形成することからなる請求項６に記載の方法。
【請求項８】
ソース／ドレイン領域の形成後に、さらに、（ｈ’）  ゲート電極の側壁に第２サイドウォールを形成し、前記ゲート電極及び第２サイドウォールとをマスクとして用いて、ＳＯＩ層にイオン注入を行って、高濃度ソース／ドレイン領域を形成することからなる請求項６に記載の方法。
【請求項９】
高濃度ソース／ドレイン領域の形成後に、該高濃度ソース／ドレイン領域及びゲート電極上にシリサイド膜を形成することからなる請求項８に記載の方法。
【請求項１０】
ロコス酸化抑え膜が、ＳＯＩ層側からシリコン酸化膜とシリコン窒化膜とがこの順に形成されてなる請求項６〜９のいずれか１つに記載の方法。
【請求項１１】
第１サイドウォールが、シリコン窒化膜からなる請求項６〜１０のいずれか１つに記載の方法。
【請求項１２】
工程（ｄ）の後、工程（ｅ）の前に、第１凹部内であって、第１サイドウォールの側壁に、第３サイドウォールを形成する請求項６〜１１のいずれか１つに記載の方法。
【請求項１３】
工程（ｂ）において、第１ロコス酸化膜の形成及び除去を複数回繰り返す請求項６〜１２のいずれか１つに記載の方法。
【請求項１４】
工程（ｆ）の後、上記抑え膜及び第１サイドウォール及び第２絶縁膜を除去後、ゲート電極の表面を酸化する請求項６〜１３のいずれか１つに記載の方法。
【請求項１５】
（ａ’）表面にＳＯＩ層を有するＳＯＩ基板上であって、第１素子部におけるチャネル領域を含む領域に開口を有するロコス酸化抑え膜を形成し、
（ｂ’）該ロコス酸化抑え膜をマスクとして用いて、前記ＳＯＩ層に第１ロコス酸化膜を形成し、該第１ロコス酸化膜を除去することにより、第１素子部におけるチャネル領域を含む領域に第１凹部を形成し、
（ｃ’）該第１凹部内であって、前記ロコス酸化抑え膜の側壁に第１サイドウォールを形成し、
（ｄ１）前記ロコス酸化抑え膜と第１サイドウォールとをマスクとして、第１素子部における前記第１凹部内のＳＯＩ層に第２ロコス酸化膜を形成し、該第２ロコス酸化膜を除去することにより、第２凹部を形成し、
（ｄ２）前記ロコス酸化抑え膜の第２素子部におけるチャネル領域に開口を形成し、
（ｅ’）第１素子部における前記第２凹部及び第２素子部におけるチャネル領域にゲート絶縁膜及び導電膜を埋め込み、該導電膜を所望の形状に加工してゲート電極を形成し、
（ｆ’）前記ロコス酸化抑え膜及び第１サイドウォールを除去し、
（ｇ’）前記ゲート電極をマスクとして用いて、ＳＯＩ層にイオン注入を行ってソース／ドレイン領域を形成することからなる半導体装置の製造方法。
【請求項１６】
第２素子部におけるゲート絶縁膜を、第１素子部におけるゲート絶縁膜よりも厚膜に形成する請求項１５に記載の方法。
【請求項１７】
ソース／ドレイン領域の形成後に、さらに、（ｈ）  ゲート電極の側壁に第２サイドウォールを形成し、前記ソース／ドレイン領域及びゲート電極上にシリサイド膜を形成することからなる請求項１５に記載の方法。
【請求項１８】
ソース／ドレイン領域の形成後に、さらに、（ｈ’）  ゲート電極の側壁に第２サイドウォールを形成し、前記ゲート電極及び第２サイドウォールとをマスクとして用いて、ＳＯＩ層にイオン注入を行って、高濃度ソース／ドレイン領域を形成することからなる請求項１５に記載の方法。
【請求項１９】
高濃度ソース／ドレイン領域の形成後に、該高濃度ソース／ドレイン領域及びゲート電極上にシリサイド膜を形成することからなる請求項１８に記載の方法。
【請求項２０】
ロコス酸化抑え膜が、ＳＯＩ層側からシリコン酸化膜とシリコン窒化膜とがこの順に形成されてなる請求項１５〜１９のいずれか１つに記載の方法。
【請求項２１】
第１サイドウォールが、シリコン窒化膜からなる請求項１５〜２０のいずれか１つに記載の方法。
【請求項２２】
工程（ｄ１）の後、工程（ｄ２）の前に、第１凹部内であって、第１サイドウォールの側壁に、第３サイドウォールを形成する請求項１５〜２１のいずれか１つに記載の方法。
【請求項２３】
工程（ｂ’）において、第１ロコス酸化膜の形成及び除去を複数回繰り返す請求項１５〜２２のいずれか１つに記載の方法。
【請求項２４】
工程（ｆ’）の後、ロコス酸化抑え膜及び第１サイドウォールを除去し、ゲート電極の表面を酸化する請求項１５〜２３のいずれか１つに記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、支持基板上に絶縁膜を介して形成されたシリコン層を有する基板（以下、「ＳＯＩ基板」と記す）にチャネル厚みが異なる複数種類の電界効果トランジスタを備える半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
バルクシリコン基板をベースとした電界効果トランジスタを集積したＬＳＩは、微細化により、高速化及び低消費電力化が進んでいる。ＬＳＩの微細化はスケーリング則を基本としながら進められているが、例えば、素子のサイズが０．１μｍ以下のレベルになると、十分な素子分離のために１０１８ｃｍ−３以上の不純物濃度が基板に要求される。
【０００３】
基板の不純物濃度がこのような値となると、キャリアの移動度が低下し、電流駆動能力の上昇が期待できなくなる。その結果、微細化のメリットである高性能化が達成できなくなる。
【０００４】
このような状況下において、ＳＯＩ基板に形成された電界効果トランジスタが提案されている。ＳＯＩ基板を用いる場合、接合でなく埋め込み酸化膜によって素子分離を行うことができるので、基板の不純物濃度を低く抑えることができ、キャリアの移動度の低下を防止することができる。さらに、接合容量が低減され、結果的に、微細化による高性能化の達成が可能となる。
【０００５】
ＳＯＩ基板に電界効果トランジスタを形成する場合、ＳＯＩ基板を構成するＳＯＩ層を十分薄くすることにより、ＳＯＩ層が完全に空乏化する。ＳＯＩ層の完全空乏化により、トランジスタのＩｄ−Ｖｇ曲線のサブスレショルド領域の傾きが急峻になる。すなわち、Ｓ値（サブスレショルドスイング値）が下がり、しきい値電圧が低下し、電源電圧を低下させることができ、その結果、高速化及び低消費電力化を実現することができる。
【０００６】
しかし、ＳＯＩ構造において、高性能化を完全に実現するためには、寄生抵抗の低減化という問題の解決が前提となっており、これを解決しない限りは、ＳＯＩ構造のトランジスタにおいて、高電流駆動能力を達成することはできない。
【０００７】
寄生抵抗の低減化の１つの手法として、サリサイドプロセスによるソース／ドレイン領域の低抵抗化がある。このサリサイドプロセスは、金属が、シリコンとは反応しやすく、シリコン酸化膜やシリコン窒化膜とはほとんど反応しない現象を利用したプロセスである。
しかし、ＳＯＩ層の膜厚を、完全空乏化するほど薄く、すなわち、ソース／ドレイン領域の膜厚をチャネル領域と同等に薄くした場合、以下の不都合を生ずる。
【０００８】
チタンを用いたサリサイドプロセスでは、安定した低抵抗結晶相であるＣ５４相を均一に得るために、相転移という物理現象を促進させる必要があり、そのためにはある程度の膜厚が必要である。バルクプロセスでは少なくとも５０ｎｍ程度の厚みが必要とされている。したがって、例えば、０．３５μｍの完全空乏型ＳＯＩ基板では、ＳＯＩ層の膜厚が５０ｎｍ以下であるため、シリサイド層が完全に埋め込み酸化膜界面に接することになる。
【０００９】
一般的に、シリサイド反応は、内部応力やグレインサイズにより不均一に進行するため、上述のような膜厚でサリサイドプロセスを施すと、部分的にシリコン不足となる領域が発生し、シリサイド層内にボイドが発生する。
このようなことから、形成するシリサイド層の膜厚を薄くすることが必要であるが、そのような場合には、結果として、準安定高抵抗相であるＣ４９から低抵抗相であるＣ５４への相転移が不十分となり、あるいは、Ｃ５４が得られたとしても凝集が起こり、低抵抗化を図ることが困難である。
【００１０】
また、チタンシリサイドのような凝集、細線効果が生じにくいコバルト又はニッケルを用いたサリサイドプロセスにおいても、将来的にはＳＯＩ基板におけるＳＯＩ層は薄膜化し、サリサイドプロセスにおいて消費できるシリコン量が少なくなるであろうから、十分に低いシート抵抗を得ることは困難である。たとえば、ＳＯＩ層を３０ｎｍとし、このうちの２０ｎｍをサリサイドプロセスに付した場合、要求されるシリサイドのシート抵抗は５Ω／□前後であるにもかかわらず、１５Ω／□程度しか達成できない。
さらに、シリサイド層がこのように薄膜化すると、コンタクトエッチング時にシリサイド層を突き抜け、コンタクト抵抗が高くなる。さらにオーバーエッチングが進むと、支持基板にまでエッチングが進行し、ＳＯＩ層と支持基板とのショートが発生する。
【００１１】
一方、厚膜のシリサイド層の形成を可能とするため、シリコン層を、ＣＶＤ法により選択的にソース／ドレイン領域上にエピタキシャル成長させる方法が提案されている。
しかし、この方法では、形成初期段階の表面状態に左右されるため、プロセスがかなり限定されるものとなる。例えば、高濃度注入されたシリコン表面には自然酸化膜が形成されやすく、エピタキシャル成長する前に水素中のアニールにより酸化膜を除去する必要があるが、９００℃程度の高温処理を要するため、ショートチャネル効果等、熱履歴に伴うトランジスタ特性変動を伴う。
【００１２】
そこで、ソース及びドレイン領域のＳＯＩ層の厚みを、寄生抵抗を低減するため十分厚くし、チャネル領域のＳＯＩ層の厚みを、完全空乏化を達成すべく十分に薄くする技術が提案されている（例えば、特許文献１）。
【００１３】
この方法によれば、まず、図６（ａ）に示したように、シリコン基板３１、埋め込みシリコン酸化膜３２及びＳＯＩ層３３からなるＳＯＩ基板の上にシリコン酸化膜３５、シリコン窒化膜３４を堆積させ、シリコン窒化膜３４のチャネル領域に対応する領域に開口を形成する。次いで、図６（ｂ）に示すように、酸化により、チャネル領域に対応する領域に選択酸化膜３５ａを形成してＳＯＩ層３３のみを薄くする。この酸化は１０Åの精度で制御することができるので、最終的なチャネル領域の厚さが所望の値になるように、適宜、酸化条件を最適化することができる。
続いて、図６（ｃ）に示したように、シリコン窒化膜３４、シリコン酸化膜３５及び選択酸化膜３５ａを除去し、図６（ｄ）に示したように、通常の電界効果トランジスタ製造プロセスにしたがって、ゲート絶縁膜、ゲート電極３６及びソース／ドレイン領域を形成する。
【００１４】
また、別の方法として、図７（ａ）に示したように、シリコン基板４４、埋め込み酸化膜４３及びＳＯＩ層４２からなるＳＯＩ基板に、ロコス法により素子分離酸化膜４１を形成する。次いで、図７（ｂ）に示したように、ＳＯＩ層４２のチャネル領域となる領域に溝を形成する。この際、最終的なチャネル領域の厚さが所望の値になるようにエッチング条件を最適化する。続いて、図７（ｃ）に示したように、チャネル領域、ソース／ドレイン領域を構成するＳＯＩ層４２の表面を酸化し、シリコン酸化膜４５及びシリコン窒化膜４６を堆積し、シリコン窒化膜４６をエッチングして、チャネル領域とソース／ドレイン領域との境界の段差部分の側壁のみにシリコン窒化膜４６を残す。最後に、図７（ｄ）に示すように、溝内に埋め込みゲート電極４７を形成し、ソース／ドレイン領域を形成する。
【００１５】
さらに別に方法として、図８（ａ）に示したように、ＳＯＩ基板の上にシリコン酸化膜５５、シリコン窒化膜５１を堆積させ、シリコン窒化膜５１のチャネル領域に対応する領域に開口を形成する。次いで、図８（ｂ）に示したように、ロコス法により酸化膜を形成し、除去することによりＳＯＩ層５２に凹部を形成する。続いて、図８（ｃ）に示したように、シリコン窒化膜５１を除去せずに、ゲート絶縁膜、シリコン膜５６を全面に形成する。続いて、図８（ｄ）に示したように、シリコン窒化膜５１表面までシリコン膜５６をエッチバックしてゲート電極を形成し、ソース／ドレイン領域を形成する（非特許文献１）。
なお、上記の従来技術では、いずれにおいても、結果としてチャネル領域の厚みは、一種類となる。
【００１６】
【特許文献１】特開平８−８３９１３号公報
【非特許文献１】ＩＥＥＥ、ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐ．１２２、Ｏｃｔ．  １９９６
【００１７】
【発明が解決しようとする課題】
通常、ＬＳＩの周辺システムの電源電圧は、ＬＳＩのスケーリング則に従った低電圧化が進んでおらず、ＬＳＩ内部の回路に比べて、Ｉ／Ｏ電圧が高い。このため、一般に、周辺部に大きめのトランジスタを配置し、内部回路において最先端ルールでの低電源電圧のトランジスタを配置することにより、高性能の集積回路を要求される電源電圧で実現する。しかし、この場合、両トランジスタにおけるチャネル厚を個々に設定することが困難であるため、内部回路のトランジスタに合わせて、チャネル厚が薄膜化され、周辺部のトランジスタにおいて十分な耐圧を確保することが難しくなる。
【００１８】
ルールの異なるＳＯＩトランジスタを実現するため、フォトリソグラフィにより厚さの異なる活性領域を別々に形成することも可能であるが、厚膜ＳＯＩ層とともに最先端ルールの極薄ＳＯＩ層を使用すると、寄生抵抗が上昇し、十分な能力を発揮できない。また、ＳＯＩ層を薄くすることによりコンタクトエッチングが突き抜ける可能性が高くなり、さらにソース／ドレイン領域の高さが異なるとその確率は高くなる。
【００１９】
また、チャネル部を薄くした最先端ルールでのトランジスタにおいては、以下に示す課題が依然として残る。
つまり、第１の課題として、現行技術においてリセス構造のトランジスタを形成する場合、チャネル形成部のＳＯＩ層表面を低ダメージ化するには、ドライエッチングではなく選択酸化技術により形成する必要がある。
【００２０】
また、第２の課題として、選択酸化技術を用いた場合、選択酸化膜端（つまり、平坦な選択酸化膜底部ではないバーズビークの部分であり、選択酸化膜端部によって画定されるＳＯＩ層部分）は、選択酸化膜形成時に発生する応力によって、結晶欠陥が入りやすく、結晶欠陥に起因するリーク電流が発生する。さらに、プロセス上バーズビークの伸びは制御が難しく、選択酸化膜端の段差を含んでチャネルとする場合、安定したチャネル注入が難しくなることから、ゲート電極を選択酸化膜端とオーバーラップせず、選択酸化膜端より内側、更に望ましくは平坦部に形成する必要がある。
【００２１】
第３の課題として、セルフアライン注入により、ソース／ドレイン領域をイオン注入のドーズで制御するには、ゲート電極側壁が基板面に対して、垂直に近い形で接している必要がある。
【００２２】
また、第４の課題として、リセス部の形成及びゲート電極の形成に２枚のマスクが必要となり、その分のマージンが必要となる。このため、微細化には不向きである。さらに、ゲート電極のずれによる特性のばらつきも生ずる。そこで、微細化及び特性の安定のためには、リセス部とゲート電極とをセルフアラインで形成する必要がある。
【００２３】
さらに、第５の課題として、サイサイド技術においては、ソース／ドレイン領域とゲート電極とがシリサイドによるブリッジングでショートを生じさせないためには、ゲート電極にＣＶＤ絶縁膜によるサイドウォールを形成する必要がある。
【００２４】
また、第６の課題として、微細化に伴い、エクステンション部の浅接合化、低抵抗化が要求され、この領域を明確にする必要がある。また、高濃度不純物注入によるアモルファス化後の再結晶が不充分となり、粒界の発生により抵抗が上昇することから、アモルファス状態を正常に回復させるため、エクステンション部にはある程度の厚みが要求される。同様にエクステンション部の下にハロー注入領域を形成する上でも、ある程度の厚みを有する必要がある。他にも急激にソース／ドレインとチャネルの厚みが異なる場合、ストレスが発生するため、この間に中間的な厚みが必要である。
【００２５】
このようなことから、図６に示す方法では、選択酸化技術を用いているものの、セルフアラインでないため、第４の課題を有している。また、選択酸化膜端にチャネル領域があるため、リーク電流が発生し、電界効果トランジスタの特性が劣化し、第２の課題を有している。
【００２６】
また、図７に示す方法では、凹部に対して選択酸化技術によってリセス構造を作っておらず、ＳＯＩ層に対して直接ドライエッチングを行っているため、第１の課題を有している。また、ゲート電極の表面とソース／ドレイン領域表面がほぼ同一位置にあるため、すなわち、ゲート電極が凹部のくぼみに埋め込まれているため、サリサイド技術を導入した場合、ブリッジングが生じ、ゲートとソース及びドレイン領域がショートする可能性が大きい。また、エクステンション領域を明確に形成できないことから第６の課題を有している。
【００２７】
さらに、図８に示す方法では、ゲート電極が選択酸化膜端とオーバーラップしており、かつ、ゲート電極自体が選択酸化膜の形状になるため、ソース／ドレイン領域の注入及びチャネル領域への注入の制御が難しく、第２及び第３の課題を有する。また、サリサイド技術を導入した場合、ゲート電極が選択酸化膜の形状を有しているため、サイドウォールが形成しにくく、第５の課題を有する。さらにエクステンション領域を明確に形成できないことから第６の課題を有している。
【００２８】
【課題を解決するための手段】
本発明の半導体記憶装置は、表面にＳＯＩ層を有するＳＯＩ基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース／ドレイン領域とからなる半導体記憶装置であって、前記ＳＯＩ層が、チャネル領域中央部、チャネル端部及びソース／ドレイン領域が形成されている部分において膜厚が異なり、かつ、前記ゲート電極が、前記チャネル領域側において、その中間部よりも幅広に形成されてなることを特徴とする。
【００２９】
また、別の観点から、本発明の半導体記憶装置は、表面にＳＯＩ層を有するＳＯＩ基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極直下のチャネル領域と、該チャネル領域の両側に形成されたソース／ドレイン領域とからなる半導体記憶装置であって、前記ＳＯＩ層が、チャネル領域が形成されている部分において最も膜厚が薄く、ソース／ドレイン領域が形成されている部分において、ＳＯＩ層表面に対して、少なくとも２種の異なる水平面が形成されて、前記チャネル領域が形成されている部分の膜厚よりも厚膜であることを特徴とする。
【００３０】
さらに、本発明の半導体装置の製造方法は、
（ａ）表面にＳＯＩ層を有するＳＯＩ基板上であって、チャネル領域を含む領域に開口を有するロコス酸化抑え膜を形成し、
（ｂ）該ロコス酸化抑え膜をマスクとして用いて、前記ＳＯＩ層に第１ロコス酸化膜を形成し、該第１ロコス酸化膜を除去することにより、チャネル領域を含む領域に第１凹部を形成し、
（ｃ）該第１凹部内であって、前記ロコス酸化抑え膜の側壁に第１サイドウォールを形成し、
（ｄ）前記ロコス酸化抑え膜と第１サイドウォールとをマスクとして、前記第１凹部内のＳＯＩ層に第２ロコス酸化膜を形成し、該第２ロコス酸化膜を除去することにより、第２凹部を形成し、
（ｅ）該第２凹部にゲート絶縁膜及び導電膜を埋め込み、該導電膜を所望の形状に加工してゲート電極を形成し、
（ｆ）前記ロコス酸化抑え膜及び第１サイドウォールを除去し、
（ｇ）前記ゲート電極をマスクとして用いて、ＳＯＩ層にイオン注入を行ってソース／ドレイン領域を形成することからなることを特徴とする。
【００３１】
また、別の観点から、本発明の半導体装置の製造方法は、
（ａ’）表面にＳＯＩ層を有するＳＯＩ基板上であって、第１素子部におけるチャネル領域を含む領域に開口を有するロコス酸化抑え膜を形成し、
（ｂ’）該ロコス酸化抑え膜をマスクとして用いて、前記ＳＯＩ層に第１ロコス酸化膜を形成し、該第１ロコス酸化膜を除去することにより、第１素子部におけるチャネル領域を含む領域に第１凹部を形成し、
（ｃ’）該第１凹部内であって、前記ロコス酸化抑え膜の側壁に第１サイドウォールを形成し、
（ｄ１）前記ロコス酸化抑え膜と第１サイドウォールとをマスクとして、第１素子部における前記第１凹部内のＳＯＩ層に第２ロコス酸化膜を形成し、該第２ロコス酸化膜を除去することにより、第２凹部を形成し、
（ｄ２）前記ロコス酸化抑え膜の第２素子部におけるチャネル領域に開口を形成し、
（ｅ’）第１素子部における前記第２凹部及び第２素子部におけるチャネル領域にゲート絶縁膜及び導電膜を埋め込み、該導電膜を所望の形状に加工してゲート電極を形成し、
（ｆ’）前記ロコス酸化抑え膜及び第１サイドウォールを除去し、
（ｇ’）前記ゲート電極をマスクとして用いて、ＳＯＩ層にイオン注入を行ってソース／ドレイン領域を形成することからなることを特徴とする。
【００３２】
【発明の実施の形態】
以下に、本発明の半導体装置及びその製造方法を図面に基づいて詳細に説明する。
【００３３】
実施の形態１
本発明の半導体装置は、図３（ｎ）及び（ｎ’）に示したように、支持基板１上に、埋め込み酸化膜２を介して、ＳＯＩ層３が表面に形成されたＳＯＩ基板に形成されてなる。
【００３４】
ＳＯＩ基板としては、ＳＩＭＯＸ、張り合わせＳＯＩ（ＢＥＳＯＩ）基板等を用いることができる。ここでの支持基板は、シリコン、ガリウム等の半導体基板、ＳｉＧｅ、ＧａＡｓ等の化合物半導体基板であってもよいし、絶縁性の基板であってもよい。なかでも、シリコン基板が好ましい。
【００３５】
埋め込み絶縁膜２は、通常シリコン酸化膜により形成されており、その上に形成されるＳＯＩ層３と支持基板１とを電気的に分離する。ＳＯＩ層３としては、シリコン等の半導体層が挙げられる。膜厚は、形成するソース／ドレイン領域の接合深さ、得ようとする半導体装置の特性等によって、適宜設定することができるが、例えば、完全空乏化動作を実現し得る膜厚であることが好ましく、具体的には、最も厚膜の部分において、３０〜１００ｎｍ程度が適当である。
【００３６】
半導体装置は、ＳＯＩ層３上にゲート絶縁膜１５を介して形成されたゲート電極１４と、ゲート電極１４直下のチャネル領域と、チャネル領域の両側に形成され、ソース／ドレイン領域（図示せず）とから主として構成される。ＳＯＩ層３は、チャネル領域中央部、チャネル端部及びソース／ドレイン領域が形成されている部分において膜厚が異なる。例えば、チャネル領域中央部では最も薄く、例えば、５〜４０ｎｍ程度の膜厚を有する。また、チャネル端部では、ロコス酸化におけるバーズビークの形状によって規定されており、その膜厚は徐々に変化するが、最も厚い部分で、例えば、１５〜４５ｎｍ程度の膜厚を有する。ソース／ドレイン領域では、その膜厚は徐々に変化するが、最も厚い部分で、例えば、３０〜５５ｎｍ程度の膜厚を有して構成されている。なお、ソース／ドレイン領域が形成されている部分のＳＯＩ層の表面は、基板表面に対して略水平な面を少なくとも２つ含んで形成されていることが好ましい。また、ソース／ドレイン領域は、ＬＤＤ領域を有していてもよく、その表面にはＣｏＳｉ２膜１８等のシリサイド膜が形成されていてもよい。尚、ソース／ドレイン領域のＳＯＩ厚さ方向の構成に関しては、基本的に全体がソース／ドレインとなっていることが望ましい。
【００３７】
ゲート電極１４は、チャネル領域側において、その中間部よりも幅広に形成されており、その線幅は、４０〜１３０ｎｍ程度の範囲である。
なお、各部分の厚み、ゲート電極１４の幅は、要求される世代により、それぞれ独立に寸法を制御することが可能である。
【００３８】
このような構成の半導体装置は、以下の方法により形成することができる。なお、図１（ａ）〜図３（ｎ）は、ＬＳＩ等の内部回路におけるコアトランジスタ部を示し、図１（ａ’）〜図３（ｎ’）は、ＬＳＩ等の周辺回路、例えば、Ｉ／Ｏのトランジスタ部を示す。
まず、図１（ａ）及び（ａ’）に示すように、支持基板１上に埋め込み酸化膜２及びｐ型ＳＯＩ層３が形成されたＳＯＩ基板（例えば、ＳＩＭＯＸ：Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）のＳＯＩ層３の膜厚を、酸化及びウェットエッチングにより、約４０〜６０ｎｍに制御する。あるいは、酸素注入の深さ位置を、ＳＯＩ層３が約４０〜６０ｎｍとなるように調整する。続いて、ＳＯＩ層３に素子分離膜４を形成する。
【００３９】
次に、図１（ｂ）及び（ｂ’）に示すように、ＳＯＩ層３表面を約１０〜２０ｎｍ酸化してシリコン酸化膜５を形成し、その上に、シリコン窒化膜６を約１００〜１５０ｎｍ形成する。なお、シリコン酸化膜５及びシリコン窒化膜６の積層膜は選択酸化膜の形状を制御すると同時にゲート電極形状も制御するものであり、厚いほど最終的なゲート電極を厚くすることができる。また、シリコン酸化膜５は必ずしも形成しなくてもよい。続いて、レジスト１１を用いて、シリコン窒化膜６のコアトランジスタ部にのみ、通常のフォトリソグラフィ及びエッチング工程により、幅０．２５μｍの開口を形成する。
【００４０】
レジスト１１を除去した後、図１（ｃ）及び（ｃ’）に示すように、シリコン窒化膜６をマスクとして用いて、約２０〜３０ｎｍの選択酸化膜７を形成し、コアトランジスタ部におけるチャネル領域のＳＯＩ層３の厚さを約１５〜４５ｎｍとする。
【００４１】
次に、希フッ酸により、選択酸化膜７を除去し、Ｉ／Ｏトランジスタ部のチャネル表面のクリーニングを行う。なお、ここで選択酸化及び除去を数回に分けて行うと、選択酸化膜端での抑えの膜からの応力の影響が少なくなるため、ゲート電極形成領域の平坦部を広くできるとともに、選択酸化膜７の端部でのＳＯＩ層内への応力が低減できる。
【００４２】
続いて、図１（ｄ）及び（ｄ’）に示すように、ＳＯＩ層３上に、ＣＶＤ酸化膜１２を約２０ｎｍ、ＣＶＤ窒化膜８を約５０〜８０ｎｍ形成し、異方性エッチングにより抑えの膜であるシリコン窒化膜６の側壁にＣＶＤ窒化膜８からなるサイドウォールを形成する。この際、エッチングはＳＯＩ層３表面のＣＶＤ酸化膜１２上で止める。
【００４３】
次に、図１（ｅ）及び（ｅ’）に示すように、ウェットエッチングによりチャネル表面のＣＶＤ酸化膜１２を除去し、その表面を洗浄した後、チャネル表面に選択酸化膜１０を５〜１５ｎｍ形成する。この選択酸化膜１０は、コアトランジスタ部におけるチャネル領域の厚さを最終的に調整するとともに、チャネル表面を清浄化する目的で形成する。
【００４４】
続いて、図１（ｆ）及び（ｆ’）に示すように、得られた基板上全面にレジスト２２を塗布し、シリコン窒化膜６のＩ／Ｏトランジスタ部にのみ、通常のフォトリソグラフィ及びドライエッチングにより、幅０．３５μｍの開口を形成する。
【００４５】
レジスト２２を除去した後、図２（ｇ）及び（ｇ’）に示すように、Ｉ／Ｏトランジスタ部のチャネル領域に、５〜１５ｎｍのゲート絶縁膜１３を形成する。なお、ここで、トランジスタのしきい値を調整するためにイオン注入してもよい。
【００４６】
続いて、図２（ｈ）及び（ｈ’）に示すように、Ｉ／Ｏトランジスタ部のチャネル領域をレジスト２３で被覆し、通常のフォトリソグラフィ及びウェットエッチングにより、コアトランジスタ部におけるチャネル表面の選択酸化膜１０を除去する。
【００４７】
次いで、図２（ｉ）及び（ｉ’）に示すように、コアトランジスタ部のチャネル表面に、１〜５ｎｍのゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、シリコン酸化膜、シリコン窒化膜や、ＨｆＯ２、ＺｒＯ２のような高誘電率膜の単層膜又は積層膜を用いることができる。ゲート絶縁膜１５の上に、３００ｎｍのポリシリコン膜１４ａをＣＶＤにより形成する。ポリシリコン膜１４ａに代えて、Ｗ、Ｍｏのような導電膜を用いることができる。
【００４８】
図２（ｊ）及び（ｊ’）に示すように、ポリシリコン膜１４ａを、ＣＭＰ法により、シリコン窒化膜６表面までエッチバックすることにより、コアトランジスタ部及びＩ／Ｏトランジスタ部において、ゲート電極１４を形成する。この際、ウェットエッチング又はドライエッチング等を利用してもよいし、若干のオーバーエッチングを行ってもよい。
【００４９】
続いて、図２（ｋ）及び（ｋ’）に示すように、選択酸化膜７の抑えのシリコン窒化膜６及びサイドウォールのＣＶＤ窒化膜８をそれぞれリン酸により除去する。
その後、ゲート電極１４を、２〜１０ｎｍ酸化する（図示せず）。以上の工程によって、線幅約０．１５μｍのコアトランジスタのゲート電極１４及び約０．３５μｍのＩ／Ｏトランジスタのゲート電極１４が形成される。つづいて、ＬＤＤ構造形成のため、注入エネルギーを５〜１５ｋｅＶ、ドーズ量を５×１０１３〜５×１０１４ｃｍ−２でヒ素をイオン注入する（図示せず）。
【００５０】
続いて、図２（ｌ）及び（ｌ’）に示すように、ＣＶＤ酸化膜１６を全面に約２０ｎｍ形成し、続いて、ＣＶＤ窒化膜を約２０〜１００ｎｍ形成し、異方性エッチングで、若干ソース／ドレイン領域表面にＣＶＤ酸化膜１６を残し、ゲート電極１４の側壁にＣＶＤ窒化膜のサイドウォール１７を形成する。
【００５１】
次いで、図２（ｍ）及び（ｍ’）に示すように、得られた基板に、注入エネルギーを２０〜３０ｋｅＶ、ドーズ量を１×１０１５〜５×１０１５ｃｍ−２でヒ素をイオン注入し、ソース／ドレイン領域（図示せず）を形成するとともに、ゲート電極１４へもイオンを導入する。続いて、９００〜１０００℃、５〜１５秒の熱処理を行い、各領域の注入イオン種を活性化する。ソース／ドレイン領域及びゲート電極１４に対して、ウェットエッチングにより、自然酸化膜（図示せず）を除去する。続いて、Ｃｏ膜を５〜１５ｎｍスパッタリングにより形成し、４５０〜５５０℃、６０秒間熱処理することにより、ＣｏＳｉのシリサイド膜をゲート電極１４及びソース／ドレイン領域上に形成する。次に、未反応Ｃｏ膜を硫酸と過酸化水素水で除去し、さらに６５０〜７５０℃、３０秒間熱処理を行うことにより、ＣｏＳｉ２膜１８を形成する。なお、シリサイド膜としては、コバルトに限らず、チタン、タンタル等の高融点金属、ニッケル等の金属を利用してもよい。
【００５２】
続いて、図３（ｎ）及び（ｎ’）に示すように、ＣＶＤ酸化膜からなる層間絶縁膜１９を１０００ｎｍ形成し、ＣＭＰによる平坦化を行い、通常のコンタクト及び配線２０を形成し、２種類の電界効果トランジスタを形成する。
【００５３】
なお、上記製造方法では、２種類のチャネル厚みの電界効果トランジスタにおいて、同様の注入条件でイオン注入を行っているが、各々フォトリソグラフィ工程を行うことによって、異なる条件でイオン注入を行ってもよい。また、上記製造方法によりＮＭＯＳに代えて、ＰＭＯＳを形成してもよい。
【００５４】
実施の形態２
図２（ｈ）及び（ｈ’）におけるロコス酸化膜１０の除去の後に、図４（ａ）に示すように、絶縁膜によりサイドウォール２１を形成してもよい。
これにより、図４（ｂ）に示すように、ゲート電極１４の形状をさらに細線化することができる。
【００５５】
実施の形態３
図１（ｄ）におけるＣＶＤ窒化膜８からなるサイドウォールの形成の際に、図５（ａ）に示すように、ＣＶＤ窒化膜８を５０ｎｍ程度オーバーエッチしてもよい。これにより、図５（ｂ）に示すように、ゲート電極１４を、Ｔ字型に形成することができる。
【００５６】
【発明の効果】
本発明によれば、ＳＯＩ基板を用いて、完全空乏化動作を行わせながら、寄生抵抗の低いＳＯＩ集積回路を実現することができる。しかも、リセス構造を有しながら、チャネル形成部のＳＯＩ層表面のダメージを最小限に抑えることができ、チャネル領域の端部においても、応力を抑制しながら、結晶欠陥を最小限に止め、それに起因するリーク電流の発生を抑えることができる。しかも、バーズビークを利用しながら、バーズビークの伸びを精度よく制御しながら、十分な不純物濃度を確保したソース／ドレイン領域を得ることができる。さらに、製造プロセスによるゲート電極のずれ等による特性のばらつきを抑えることができる。
【００５７】
ＳＯＩ層が、チャネル領域中央部において最も膜厚が薄く、チャネル端部において膜厚が増加し、ソース／ドレイン領域において最も膜厚が厚く構成されている場合には、薄いチャネルと厚いソース／ドレイン形成する上で急峻な段差を抑えることができ、局所酸化に伴う欠陥を抑え、高性能のデバイスを得ることが可能となる。
【００５８】
また、ゲート電極の細線化等による微細化に対応することができ、高集積のデバイスを、高性能かつ高信頼性で得ることが可能となる。
さらに、ソース／ドレイン領域とゲート電極とがシリサイド化されている場合においても、ブリッジングでのショートを防止しながら、これら領域及び電極の低抵抗化を図ることが可能となる。特に、ゲート電極の幅がチャネル側と上部とで異なる場合には、チャネル長より幅の広いサリサイドが形成可能となり、ゲート電極の低抵抗化に有効である。
【００５９】
また、本発明においては、高速トランジスタ（コア部）と高耐圧トランジスタ（Ｉ／Ｏ部）とが混載されているために、２電源集積回路が実現できる。
【００６０】
さらに、本発明の半導体装置の製造方法によれば、ゲート電極がリセス加工されたチャネル領域に対し一義的に決定することができ、ゲート電極の最終線幅をフォトリソグラフィの限界に制限されないものとすることができる。しかも、チャネル領域端部において、チャネル領域よりＳＯＩ層が厚膜とすることができるため、不純物の注入によるアモルファス後の結晶回復に優位な構造が得られる。
【００６１】
また、製造工程における絶縁膜等の除去において、選択的なエッチングができるため、ＳＯＩ層等へのエッチングダメージを抑えることができる。
さらに、２電源集積回路において、高速トランジスタのゲート電極の底部が基板面に対し垂直となる構造が得られ、エクステンション領域の設定精度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の製造方法を示す製造工程図である。
【図２】図１のつづきの製造工程図である。
【図３】図１及び図２により形成される本発明の半導体装置の構造を示す概略断面図である。
【図４】本発明の第２の実施の形態の半導体装置の製造方法を示す製造工程図である。
【図５】本発明の第３の実施の形態の半導体装置の製造方法を示す製造工程図である。
【図６】従来の半導体装置の製造方法を示す製造工程図である。
【図７】従来の別の半導体装置の製造方法を示す製造工程図である。
【図８】従来のさらに別の半導体装置の製造方法を示す製造工程図である。
【符号の説明】
１  支持基板
２  埋め込み酸化膜
３  ＳＯＩ層
４  素子分離膜
５  シリコン酸化膜（ロコス酸化抑え膜）
６  シリコン窒化膜（ロコス酸化抑え膜）
７  選択酸化膜（第１ロコス酸化膜）
８  ＣＶＤ窒化膜（第１サイドウォール）
１０  選択酸化膜（第２ロコス酸化膜）
１１、２２、２３  レジスト
１３、１５  ゲート絶縁膜
１４ａ  ポリシリコン膜（導電膜）
１４  ゲート電極
１６  ＣＶＤ酸化膜
１７  サイドウォール（第２サイドウォール）
１８  ＣｏＳｉ２膜（シリサイド膜）
１９  層間絶縁膜
２０  配線
２１  サイドウォール（第３サイドウォール）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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