(57)【要約】【課題】微細な測定物に対するティーチング作業をより簡単且つ安全に行なえるように、タッチプローブ測定を支援する。【解決手段】支援装置４は、撮像装置２３が撮像した被測定物７の撮像画像を取得する画像取得部４１と、表示装置５に、画像取得部５が取得した被測定物７の撮像画像を表示すると共に、表示装置５に表示されている被測定物７の撮像画像上に、タッチプローブ２４のフィーラー形状を表すマークを、撮像倍率に合わせた大きさでオーバレイ表示する表示制御部４３と、被測定物７の撮像画像上にオーバレイ表示されているマークを用いて、タッチプローブ測定に用いるパスの設定を受け付ける指示受付部４４と、を有する。【選択図】図１
2004251813.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータシステムを用いて、情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスの宇宙線中性子起因のエラー耐性を評価する半導体デバイス評価支援方法であって、
前記コンピュータシステムの記憶装置には、
電気特性情報を含む前記半導体デバイスの構造設計情報が記憶されており、
前記コンピュータシステムの演算装置は、
前記記憶装置に記憶されている構造設計情報に基づいて、宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが、前記蓄積ノードを通過することによって発生する電荷の前記蓄積ノードへの収集電荷量を、数値シミュレーションにより算出し、前記記憶装置に記憶する収集電荷量算出ステップと、
前記記憶装置に記憶されている構造設計情報に含まれる電気特性情報に基づいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量を算出し、前記記憶装置に記憶する臨界電荷量算出ステップと、
前記記憶装置に記憶されている収集電荷量および臨界電荷量を読み出して、両者の差分を算出し、当該差分が予め定められたマージン内であるか否かを判断し、その判断結果を前記宇宙線中性子起因のソフトエラー耐性の評価として出力するエラー耐性評価ステップと、を行なうこと
を特徴とする半導体デバイス評価支援方法。
【請求項２】
コンピュータシステムを用いて、情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスの宇宙線中性子起因のエラー耐性を評価する半導体デバイス評価支援方法であって、
前記コンピュータシステムの記憶装置には、
電気特性情報を含む前記半導体デバイスの構造設計情報と、宇宙線中性子および前記半導体デバイスを構成する原子核の核反応によって発生する２次イオンの前記蓄積ノードへの入射位置、入射角度および当該２次イオンにより発生する電荷の電荷密度を含む２次イオン条件と、が記憶されており、
前記コンピュータシステムの演算装置は、
前記記憶装置に記憶されている構造設計情報および２次イオン条件を用いて、デバイス応答シミュレーショシにより前記半導体デバイスの応答を解析し、その結果を前記記憶装置に記憶する応答解析ステップと、
前記記憶装置に記憶されている解析結果を読み出して、これを予め定められた基準と判断し、その比較結果を前記宇宙線中性子起因のハードエラー耐性の評価として出力するエラー耐性評価ステップと、を行なうこと
を特徴とする半導体デバイス評価支援方法。
【請求項３】
請求項２記載の半導体デバイス評価支援方法であって、
前記コンピュータシステムの演算装置は、
前記記憶装置に記憶されている２次イオン条件に含まれる電荷密度に基づいて前記半導体デバイスのハードエラーを生じさせる電荷密度の目標値を設定し、前記記憶装置に記憶する目標値設定ステップと、
前記記憶装置に記憶されている構造設計情報に含まれる電気特性情報に基づいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる電荷密度である臨界電荷密度を算出し、前記記憶装置に記憶する臨界電荷密度算出ステップと、
前記記憶装置に記憶されている臨界電荷密度が前記記憶装置に記憶されている目標値を確保しているか否かを判断し、その結果を出力する判断ステップと、をさらに行なうこと
を特徴とする半導体デバイス評価支援方法。
【請求項４】
コンピュータシステムを用いて、情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスの宇宙線中性子起因のエラー耐性を評価する半導体デバイス評価支援方法であって、
前記コンピュータシステムの記憶装置には、
電気特性情報を含む前記半導体デバイスの構造設計情報と、前記半導体デバイスにおける、エラー発生点の核反応発生位置からの距離（エラー地点距離と呼ぶ）と前記蓄積ノードに収集される平均電荷量（単に電荷量と呼ぶ）との関係を示す関係データと、が記憶されており、
前記コンピュータシステムの演算装置は、
前記記憶装置に記憶されている構造設計情報に含まれる電気特性情報に基づいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量を算出し、前記記憶装置に記憶する臨界電荷量算出ステップと、
前記記憶装置に記憶されている臨界電荷量および関係データに基づいて、前記関係データが示すエラー地点距離と電荷量との関係において、前記臨界電荷量に対応するエラー地点距離を特定し、特定したエラー地点距離に応じた同一ワード内ビット間隔を設定し、前記記憶装置に記憶するビット間隔設定ステップと、
前記記憶装置に記憶されている同一ワード内ビット間隔を、前記記憶装置に記憶されている構造設計情報より特定される同一ワード内ビット間隔と比較し、その比較結果を、前記宇宙線中性子により同一ワード内の複数ビットがエラーになるマルチビットエラー耐性の評価として、出力するエラー耐性評価ステップと、を行なうこと
を特徴とする半導体デバイス評価支援方法。
【請求項５】
コンピュータシステムに、情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスの宇宙線中性子起因のエラー耐性を評価させるためのプログラムであって、
前記コンピュータシステムの記憶装置には、
電気特性情報を含む前記半導体デバイスの構造設計情報が記憶されており、
前記プログラムは、前記コンピュータシステムに読み取られて実行されることにより、前記コンピュータシステムに、
前記記憶装置に記憶されている構造設計情報に基づいて、宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが、前記蓄積ノードを通過することによって発生する電荷の前記蓄積ノードへの収集電荷量を、数値シミュレーションにより算出し、前記記憶装置に記憶する収集電荷量算出ステップと、
前記記憶装置に記憶されている構造設計情報に含まれる電気特性情報に基づいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量を算出し、前記記憶装置に記憶する臨界電荷量算出ステップと、
前記記憶装置に記憶されている収集電荷量および臨界電荷量を読み出して、両者の差分を算出し、当該差分が予め定められたマージン内であるか否かを判断し、その判断結果を前記宇宙線中性子起因のソフトエラー耐性の評価として出力するエラー耐性評価ステップと、を行なわせること
を特徴とするプログラム。
【請求項６】
コンピュータシステムに、情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスの宇宙線中性子起因のエラー耐性を評価させるためのプログラムであって、
前記コンピュータシステムの記憶装置には、
電気特性情報を含む前記半導体デバイスの構造設計情報と、宇宙線中性子および前記半導体デバイスを構成する原子核の核反応によって発生する２次イオンの前記蓄積ノードへの入射位置、入射角度および当該２次イオンにより発生する電荷の電荷密度を含む２次イオン条件と、が記憶されており、
前記プログラムは、前記コンピュータシステムに読み取られて実行されることにより、前記コンピュータシステムに、
前記記憶装置に記憶されている構造設計情報および２次イオン条件を用いて、デバイス応答シミュレーショシにより前記半導体デバイスの応答を解析し、その結果を前記記憶装置に記憶する応答解析ステップと、
前記記憶装置に記憶されている解析結果を読み出して、これを予め定められた基準と判断し、その比較結果を前記宇宙線中性子起因のハードエラー耐性の評価として出力するエラー耐性評価ステップと、を行なわせること
を特徴とするプログラム。
【請求項７】
コンピュータシステムに、情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスの宇宙線中性子起因のエラー耐性を評価させるためのプログラムであって、
前記コンピュータシステムの記憶装置には、
電気特性情報を含む前記半導体デバイスの構造設計情報と、前記半導体デバイスにおける、エラー発生点の核反応発生位置からの距離（エラー地点距離と呼ぶ）と前記蓄積ノードに収集される平均電荷量（単に電荷量と呼ぶ）との関係を示す関係データと、が記憶されており、
前記プログラムは、前記コンピュータシステムに読み取られて実行されることにより、前記コンピュータシステムに、
前記記憶装置に記憶されている構造設計情報に含まれる電気特性情報に基づいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量を算出し、前記記憶装置に記憶する臨界電荷量算出ステップと、
前記記憶装置に記憶されている臨界電荷量および関係データに基づいて、前記関係データが示すエラー地点距離と電荷量との関係において、前記臨界電荷量に対応するエラー地点距離を特定し、特定したエラー地点距離に応じた同一ワード内ビット間隔を設定し、前記記憶装置に記憶するビット間隔設定ステップと、
前記記憶装置に記憶されている同一ワード内ビット間隔を、前記記憶装置に記憶されている構造設計情報より特定される同一ワード内ビット間隔と比較し、その比較結果を、前記宇宙線中性子により同一ワード内の複数ビットがエラーになるマルチビットエラー耐性の評価として、出力するエラー耐性評価ステップと、を行なわせること
を特徴とするプログラム。
【請求項８】
情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスの宇宙線中性子起因のエラー耐性を評価する半導体デバイス評価支援装置であって、
電気特性情報を含む前記半導体デバイスの構造設計情報を記憶する構造設計情報記憶手段と、
前記構造設計情報記憶手段に記憶されている構造設計情報に基づいて、宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが、前記蓄積ノードを通過することで発生する電荷の前記蓄積ノードへの収集電荷量を、数値シミュレーションにより算出する収集電荷量算出手段と、
前記構造設計情報記憶手段に記憶されている構造設計情報に含まれる電気特性情報に基づいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量を算出する臨界電荷量算出手段と、
前記収集電荷量算出手段が算出した収集電荷量および前記臨界電荷量算出手段が算出した臨界電荷量の差分を算出し、当該差分が予め定められたマージン内であるか否かを判断し、その判断結果を前記宇宙線中性子起因のソフトエラー耐性の評価として出力するエラー耐性評価手段と、を有すること
を特徴とする半導体デバイス評価支援装置。
【請求項９】
情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスの宇宙線中性子起因のエラー耐性を評価する半導体デバイス評価支援装置であって、
電気特性情報を含む前記半導体デバイスの構造設計情報を記憶する構造設計情報記憶手段と、
宇宙線中性子および前記半導体デバイスを構成する原子核の核反応によって発生する２次イオンの前記蓄積ノードへの入射位置、入射角度および当該２次イオンにより発生する電荷の電荷密度を含む２次イオン条件を記憶する２次イオン条件記憶手段と、
前記構造設計情報記憶手段に記憶されている構造設計情報および前記２次イオン条件記憶手段に記憶されている２次イオン条件を用いて、デバイス応答シミュレーショシにより前記半導体デバイスの応答を解析する応答解析手段と、
前記応答解析手段の解析結果を予め定められた基準と判断し、その比較結果を前記宇宙線中性子起因のハードエラー耐性の評価として出力するエラー耐性評価手段と、を有すること
を特徴とする半導体デバイス評価支援装置。
【請求項１０】
情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスの宇宙線中性子起因のエラー耐性を評価する半導体デバイス評価支援装置であって、
電気特性情報を含む前記半導体デバイスの構造設計情報を記憶する構造設計情報記憶手段と、
前記半導体デバイスにおける、エラー発生点の核反応発生位置からの距離（エラー地点距離と呼ぶ）と前記蓄積ノードに収集される平均電荷量（単に電荷量と呼ぶ）との関係を示す関係データを記憶する関係データ記憶手段と、
前記構造設計情報記憶手段に記憶されている構造設計情報に含まれる電気特性情報に基づいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量を算出する臨界電荷量算出手段と、
前記臨界電荷量算出手段が算出した臨界電荷量および前記関係データ記憶手段に記憶されている関係データに基づいて、前記関係データが示すエラー地点距離と電荷量との関係において前記臨界電荷量に対応するエラー地点距離を特定し、特定したエラー地点距離に応じた同一ワード内ビット間隔を設定するビット間隔設定手段と、
前記ビット間隔設定手段が設定した同一ワード内ビット間隔を、前記構造設計情報記憶手段に記憶されている構造設計情報より特定される同一ワード内ビット間隔と比較し、その比較結果を前記宇宙線中性子により同一ワード内の複数ビットがエラーになるマルチビットエラー耐性の評価として出力するエラー耐性評価手段と、を有すること
を特徴とする半導体デバイス評価支援装置。
【請求項１１】
情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスであって、
宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが前記蓄積ノードを通過することによって発生する電荷の前記蓄積ノードへの収集電荷量が取り得る最大値よりも、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量が大きいこと
を特徴とする半導体デバイス。
【請求項１２】
情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスであって、
前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量（宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが前記蓄積ノードを通過することによって発生する電荷の前記蓄積ノードへの収集電荷量）である臨界電荷量が、宇宙線中性子起因のソフトエラー率の臨界電荷量依存特性において主因となるイオン種が重イオンからアルファ粒子へ入れ替わる点に対応する電荷量以上であること
を特徴とする半導体デバイス。
【請求項１３】
情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスであって、
前記半導体デバイスのウエルの厚み（ウエル底部と前記蓄積ノード下面との間隔）が０．５ミクロン以下であること
を特徴とする半導体デバイス。
【請求項１４】
情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスであって、
前記半導体デバイスのウエルの厚み（ウエル底部と蓄積ノード下面との間隔）が前記蓄積ノードが電荷を収集し得る最大深さの２倍以下であること
を特徴とする半導体デバイス。
【請求項１５】
情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスであって、
宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが前記蓄積ノードに入射した場合に、前記２次イオンの飛跡に沿って発生する電荷の電荷密度が３ｆＣ／μｍ以上であるとして、この電荷密度に対してエラー耐性が施されていること
を特徴とする半導体デバイス。
【請求項１６】
情報を保持する拡散層部分（以下、蓄積ノードと呼ぶ）を有する半導体デバイスであって、
宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが前記蓄積ノードを通過することによって発生する電荷の前記蓄積ノードへの平均収集量と、エラー発生点の核反応発生位置からの距離との関係を示す関係データにおいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量に対応するエラー発生点の核反応発生位置からの距離に応じた同一ワード内ビット間隔を有すること
を特徴とする半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を構成する半導体デバイスに関し、特に、半導体メモリデバイスの信頼性評価を支援する技術に関する。
【０００２】
【従来の技術】
近年、半導体集積回路を構成する半導体デバイス、特に、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｒｙ、以下ＤＲＡＭと略する）などの半導体メモリデバイスの高集積化が著しく進展している。近年の高集積化に伴い、メモリセルの面積が縮小傾向にある。このため、静電容量が小さくなり、例えば非特許文献１記載のように、一般にはアルファ線や中性子線等が原因で生じるソフトエラーに対する耐性（信頼性）の確保が、一層困難になりつつある。
【０００３】
ここで、ソフトエラーとは、メモリセルに記憶された情報が反転する現象のことである。例えば、メモリセルの記憶ノードに書き込まれた情報“１”が、アルファ線や中性子線等によって半導体メモリデバイス内に発生した電子−正孔対と、ｐｎ接合に本質的に付随する電場の影響とにより、情報“０”に書き換えられるような現象を指す。
【０００４】
アルファ線起因のソフトエラーは、１９７０年代の終わりに認識された。これはメイとウッズにより、非特許文献２において詳しく論じられている。アルファ線は、半導体デバイスを構成する配線材料やパッケージ材料中に微量に含有されるウラン（Ｕ）やトリウム（Ｔｈ）等の放射性同位元素から放射される。１９８０年代には、アルファ線起因のソフトエラー耐性を向上させるため、次の対策１〜４が提案された。これによりアルファ線起因のソフトエラーはほぼ解決したと考えられている。
【０００５】
対策１：半導体装置に使用する材料を高純度化する。
【０００６】
対策２：パッケージ材料で発生したアルファ線をポリイミド層などで遮蔽する。
【０００７】
対策３：メモリ容量を増加もしくは確保する。
【０００８】
対策４：生成キャリアに対するバリア層設置などで半導体素子ウエル構造に工夫を施す。
【０００９】
ところで、宇宙線中性子起因のソフトエラーの可能性が、アルファ線起因のソフトエラーとほぼ同じく１９７０年代の終わりに指摘された。さらに、近年では、非特許文献３に記載されているように、宇宙線中性子に起因する各種のハードエラーも指摘されている。なお、宇宙線中性子起因のソフトエラーの実験および理論的な評価方法については、本発明者等による特許文献１に紹介されている。しかし、半導体デバイスの設計への系統的なフィードバック方法については考慮されていない。
【００１０】
【特許文献１】
特開２００１−２１５２５５号公報
【非特許文献１】
Ｆ．Ｊ．Ｚｉｅｇｌｅｒ，  ＩＢＭ  Ｊ．  Ｒｅｓ．  Ｄｅｖｅｌｏｐ．，Ｖｏｌ．４０，Ｎｏ．１，ｐｐ．１９−２９（１９９６）
【非特許文献２】
Ｔ．Ｃ．Ｍａｙ  ａｎｄ  Ｍ．Ｈ．Ｗｏｏｄｓ：ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ，  ＥＤ−２６，  ｐｐ．２−９（１９７９）
【非特許文献３】
［ｏｎｌｉｎｅ］、［平成１４年１２月３日検索］、インターネット＜ｈｔｔｐ：／／ｎｐｐｐ．ｊｐｌ．ｎａｓａ．ｇｏｖ／ｄｏｃｓ／Ｒａｄｃｒｓ＿Ｆｉｎａｌ４．ｐｄｆ＞
【００１１】
【発明が解決しようとする課題】
宇宙線中性子起因のソフトエラーおよびハードエラーについてその原理を説明する。先ず、宇宙線中性子起因のソフトエラーについて説明する。
【００１２】
地上に到達する中性子は、高エネルギーの宇宙線と大気に含有される酸素等の原子核との反応によって生じる、数ＭｅＶ〜ＧｅＶオーダの極めて高いエネルギーの二次中性子である。
【００１３】
図１８は、宇宙線中性子起因のソフトエラーの原理を概念的に説明するための図であり、一般的な半導体デバイスの断面構造を示している。図示するように、高エネルギーの中性子１が半導体デバイス内に侵入すると、ある確率で半導体デバイスを構成する原子の原子核と衝突し、核破砕反応１ａを起こす。例えば、２８Ｓｉ原子核からは、陽子、および、アルファ粒子から２９Ｓｉ（２８Ｓｉが中性子を吸収したまま格子位置から飛び出したもの）に至る全ての原子番号の二次イオン２が発生する。
【００１４】
次に、二次イオン２は、そのエネルギーに対応した数の電子−正孔対６ａを発生しつつ、半導体デバイス内を移動する。そして、二次イオン２が情報を保持する拡散層部分（以下、蓄積ノードと称する）３を通過すると、蓄積ノード３の外側の電界内で発生した電荷が電場に沿って流れるため、蓄積ノード３に電荷が収集される。ここで電界は、蓄積ノード３の外側の空乏層４および蓄積ノード３を含むウェル領域５内で、空乏層４の電界が伸びて発生するファネリングと呼ばれる領域６を含む。
【００１５】
図に示した半導体デバイスは、蓄積ノード３上にキャパシタ７を付加したＤＲＡＭである。多くのＤＲＡＭでは、蓄積ノード（通常はｎ型半導体）３の下部周囲を反対極性の半導体であるウェル５で覆い、さらにその外側を蓄積ノード３と同じ極性の半導体である基板８で囲うトリプルウェル構造をとっている。すなわち、ｐｎ接合がウエル５に対して蓄積ノード３側と基板８側の両側にあり、二次イオン２が蓄積ノード３、ウェル５および基板８を貫通した場合、基板８側のｐｎ接合からもファネリング６が伸びる。このため、発生した電荷のおよそ半分が、空乏層４を介して蓄積ノード３に収集され、残り半分が空乏層４ａを介して基板８に収集されることになる。これにより、例えば、二次イオン２が蓄積ノード３、ウェル５および基板８を貫通し、その結果、情報“１”が記憶された蓄積ノード３に電荷が収集された場合、その収集電荷量がある量（臨界電荷量と呼ぶ）を超えると、蓄積ノード３に記憶されている情報“１”が情報“０”に反転する現象が起こる。
【００１６】
宇宙線中性子起因のソフトエラーの原理は、基本的にはアルファ線起因のソフトエラーの場合と同じである。しかし、高エネルギー中性子起因の場合、主として次の点でアルファ線起因の場合と異なる。
【００１７】
相違点１：発生する二次イオンのエネルギーが高い。
【００１８】
相違点２：二次イオンの飛散方向が等方的である。
【００１９】
ここで、相違点１は、半導体デバイス内に発生する電荷量がアルファ線に比べて多いことを示す。したがって、蓄積ノード３の臨界電荷量が少ない半導体デバイスでは、容易にソフトエラーを起こすことになる。また、相違点２は、二次イオン２が蓄積ノード３からあらゆる方向へ飛散する可能性を示す。したがって、従来のアルファ線ソフトエラー対策で用いられたポリイミド遮蔽（チップコート）は、中性子起因のソフトエラーの対策として十分でない。
【００２０】
次に、宇宙線中性子起因のハードエラーについて説明する。
【００２１】
図１９は、宇宙線中性子に起因するラッチアップの原理を概念的に説明するための図であり、一般的なＣＭＯＳ半導体デバイスの断面構造に、その等価回路を重ねて示している。ここで、符号１１はウェルコンタクト、符号１２はｎ−ウェル、符号１３はｐ−基板コンタクト、符号１４は基板、符号１５は寄生ｎｐｎトランジスタ、そして、符号１６は、寄生ｐｎｐトランジスタである。
【００２２】
図示するように、ＣＭＯＳ半導体デバイス内のｎＭＯＳＦＥＴ側に等価的に形成される寄生ｎｐｎトランジスタ１５が、２次イオンの電荷によりオン状態になると、ｐＭＯＳＦＥＴ側に等価的に形成される寄生ｐｎｐトランジスタ１６のゲートの電位がアース状態になる。このため、寄生ｐｎｐトランジスタ１６がオンになり、ｐＭＯＳＦＥＴに接続されている電源からアースに向けて電流が流れる。この電流が、寄生ｎｐｎトランジスタ１５の電位を保ち続けると、電流がＣＭＯＳ半導体デバイス内を流れ続けて損傷に至る現象（ＳＥＬ：シングルイベントラッチアップ）が発生する。これも宇宙線中性子に起因するハードエラーの１つである。
【００２３】
図２０（ａ）は、宇宙線中性子に起因するゲートラプチャーの原理を概念的に説明するための図であり、フラッシュメモリの断面構造を示している。ここで、符号２１はｎ＋層、符号２３はｐボディ層、符号２４はｐ＋層、符号２５は酸化膜層、符号２６はポリＳｉ電極、そして、符号２７は、ｎ＋層である。
【００２４】
図示するように、ポリＳｉ電極２６およびｎ＋エピタキシャル層２１間の強い電場がかかっている領域２２に、２次イオンの電荷によってさらに強い電場が形成されて、薄膜ゲート酸化膜層２５が破壊される現象（ＳＥＧＲ：シングルイベントゲートラプチャー）が発生する。これも宇宙線中性子に起因するハードエラーの１つである。
【００２５】
図２０（ｂ）は、宇宙線中性子に起因するバーンアップの原理を概念的に説明するための図であり、一般的なｎＭＯＳＦＥＴ半導体デバイスの断面構造に、その等価回路を重ねて示している。ここで、符号１８はｐ−ウェル、符号１９はｎエピタキシャル層、符号２０は寄生ｎｐｎトランジスタ、そして、符号２１はｎ＋層である。
【００２６】
図示するように、２次イオンの電荷によってｐ−ウェル１８の電位が高くなると、ｐ−ウェル１８およびｎエピタキシャル層１９間の領域１７に形成される寄生ｎｐｎトランジスタ２０がオンになり、ｎ＋層２１からアースに向けて電流が流れる。この電流が寄生トランジスタ２０のゲート電位を高く保ち続けると、正のフィードバックによって大電流が流れて、デバイスが破損する現象（ＳＥＢ：シングルイベントバーンアウト）が発生する。これも宇宙線中性子に起因するハードエラーの１つである。
【００２７】
本発明の課題は、半導体デバイスの設計への系統的なフィードバックが可能となるように、宇宙線中性子に起因する半導体デバイスのエラー耐性（信頼性）の評価を支援することにある。また、このエラー耐性の評価を用いることで、半導体デバイスの宇宙線中性子起因のエラー耐性を確保しつつ、過剰なコストやマンパワーの投入を伴わない半導体デバイスを提供することにある。
【００２８】
【課題を解決するための手段】
本発明等は、蓄積ノードの静電容量の確保は、微細化の進行に伴って緩和が可能であり、その緩和の程度はコンピュータシミュレーションで評価できることを見出した。
【００２９】
そこで、上記課題を解決するために、本発明の半導体デバイス評価支援方法では、蓄積ノードを有する半導体デバイスの宇宙線中性子起因のエラー耐性を、コンピュータシミュレーションによって評価するようにしている。
【００３０】
具体的には、本発明の半導体デバイス評価支援方法の第１の態様は、コンピュータシステムの記憶装置に、電気特性情報を含む前記半導体デバイスの構造設計情報を記憶させる。
【００３１】
そして、前記コンピュータシステムの演算装置に、前記記憶装置に記憶されている構造設計情報に基づいて、宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが、前記蓄積ノードを通過することによって発生する電荷の前記蓄積ノードへの収集電荷量を、数値シミュレーションにより算出し、前記記憶装置に記憶する収集電荷量算出ステップと、前記記憶装置に記憶されている構造設計情報に含まれる電気特性情報に基づいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量を算出し、前記記憶装置に記憶する臨界電荷量算出ステップと、前記記憶装置に記憶されている収集電荷量および臨界電荷量を読み出して、両者の差分を算出し、当該差分が予め定められたマージン内であるか否かを判断し、その判断結果を前記宇宙線中性子起因のソフトエラー耐性の評価として出力するエラー耐性評価ステップと、を行なわせる。
【００３２】
また、本発明の半導体デバイス評価支援方法の第２の態様は、コンピュータシステムの記憶装置に、電気特性情報を含む前記半導体デバイスの構造設計情報と、宇宙線中性子および前記半導体デバイスを構成する原子核の核反応によって発生する２次イオンの前記蓄積ノードへの入射位置、入射角度および当該２次イオンにより発生する電荷の電荷密度を含む２次イオン条件とを記憶させる。
【００３３】
そして、前記コンピュータシステムの演算装置に、前記記憶装置に記憶されている構造設計情報および２次イオン条件を用いて、デバイス応答シミュレーショシにより前記半導体デバイスの応答を解析し、その結果を前記記憶装置に記憶する応答解析ステップと、前記記憶装置に記憶されている解析結果を読み出して、これを予め定められた基準と判断し、その比較結果を前記宇宙線中性子起因のハードエラー耐性の評価として出力するエラー耐性評価ステップとを行なわせる。
【００３４】
また、本発明の半導体デバイス評価支援方法の第３の態様は、コンピュータシステムの記憶装置に、電気特性情報を含む前記半導体デバイスの構造設計情報と、前記半導体デバイスにおける、エラー発生点の核反応発生位置からの距離（エラー地点距離と呼ぶ）と前記蓄積ノードに収集される平均電荷量（単に電荷量と呼ぶ）との関係を示す関係データと、を記憶させる。
【００３５】
そして、前記コンピュータシステムの演算装置に、前記記憶装置に記憶されている構造設計情報に含まれる電気特性情報に基づいて、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量を算出し、前記記憶装置に記憶する臨界電荷量算出ステップと、前記記憶装置に記憶されている臨界電荷量および関係データに基づいて、前記関係データが示すエラー地点距離と電荷量との関係において、前記臨界電荷量に対応するエラー地点距離を特定し、特定したエラー地点距離に応じた同一ワード内ビット間隔を設定し、前記記憶装置に記憶するビット間隔設定ステップと、前記記憶装置に記憶されている同一ワード内ビット間隔を、前記記憶装置に記憶されている構造設計情報より特定される同一ワード内ビット間隔と比較し、その比較結果を、前記宇宙線中性子により同一ワード内の複数ビットがエラーになるマルチビットエラー耐性の評価として、出力するエラー耐性評価ステップと、を行なわせる。
【００３６】
また、上記課題を解決するために、本発明の蓄積ノードを有する半導体デバイスは、微細化に伴う静電容量やキャパシタ電極材料の仕様の緩和を考慮した構造設計としている。
【００３７】
具体的には、宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが前記蓄積ノードを通過することによって発生する電荷の前記蓄積ノードへの収集電荷量が取り得る最大値よりも、前記蓄積ノードに保持されている情報が反転するソフトエラーを生じさせる前記蓄積ノードへの収集電荷量である臨界電荷量が大きくなるように設計する。
【００３８】
あるいは、前記臨界電荷量が、宇宙線中性子起因のソフトエラー率の臨界電荷量依存特性において主因となるイオン種が重イオンからアルファ粒子へ入れ替わる点に対応する電荷量以上となるように設計する。
【００３９】
あるいは、前記半導体デバイスのウエルの厚み（ウエル底部と前記蓄積ノード下面との間隔）が０．５ミクロン以下、つまり前記蓄積ノードが電荷を収集し得る最大深さの２倍以下となるように設計する。
【００４０】
あるいは、宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが前記蓄積ノードに入射した場合に、前記２次イオンの飛跡に沿って発生する電荷の電荷密度が３ｆＣ／μｍ以上であるとして、この電荷密度に対してエラー耐性が施されるように設計する。
【００４１】
あるいは、宇宙線中性子と前記半導体デバイスを構成する原子核との核反応によって発生する２次イオンが前記蓄積ノードを通過することによって発生する電荷の前記蓄積ノードへの平均収集量と、エラー発生点の核反応発生位置からの距離との関係を示す関係データにおいて、前記臨界電荷量に対応するエラー発生点の核反応発生位置からの距離に応じた、同一ワード内ビット間隔を有するように設計する。
【００４２】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００４３】
先ず、本発明の第１実施形態について説明する。
【００４４】
本実施形態では、数値シミュレーションを用いて、半導体デバイスの構造設計情報から、中性子起因の２次イオンによって発生する電荷の蓄積ノードへの最大収集電荷量を算出し、これを半導体デバイスの静電容量および動作電圧より定まる臨界電荷量と比較することで、半導体デバイスの構造設計の中性子起因のソフトエラーに対する耐性（信頼性）を評価するようにしている。
【００４５】
本実施形態の詳細な説明に先立ち、半導体デバイス構成と、蓄積ノードの収集電荷量および臨界電荷量との関係について説明する。
【００４６】
半導体メモリデバイスの微細化、低動作電圧化は、大容量化、低消費電力化のために、今後も止まることなく進む見込みである。しかし、微細化、低動作電圧化に対する一つの障害として、臨界電荷量を高く保つために蓄積ノードの持つ静電容量をどのようにして確保するかが挙げられる。
【００４７】
図１に、半導体デバイス（５１２ｋＳＲＡＭ）における動作電圧とソフトエラー率との関係を示す。この図に示す結果は、文献（Ｒ．Ｃ．  Ｂａｕｍａｎｎ，２０００  ＩＥＥＥ  Ｉｎｔ’ｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ，Ｓａｎ  Ｊｏｓｅ，  ＣＡ，  Ａｐｒｉｌ  １０−１３，  ｐｐ．１５２−１５７  （２０００））に記載されたものである。図示するように、動作電圧が低くなると、静電容量と動作電圧との積に比例する臨界電荷量が低減するため、半導体メモリデバイスのソフトエラー率が増加する。図中に示した３本の線１００１〜１００３は、それぞれ、半導体メモリデバイスにアルファ線を単独で照射した場合、１０Ｂを含む半導体メモリデバイスに熱中性子を照射した場合、そして、半導体メモリデバイスに宇宙線中性子を照射した場合を示している。図示するように、それぞれの動作電圧依存性が互いに異なっている。アルファ線の場合１００１が最も急峻であり、熱中性子の場合１００２はそれに比べると緩やかである。そして、宇宙線中性子の場合１００３は、比較的高い動作電圧値を持つ変曲点１００４があり、動作電圧を変曲点１００４以上に高くしても、エラー率は大きくは変化しない。この原因は、後述するように、本発明者等が初めて明らかにした。
【００４８】
いずれにしても、臨界電荷量が小さくなると、宇宙線中性子起因のソフトエラー耐性は低くなる一方である。このため、蓄積ノードの静電容量を大きくして臨界電荷量を確保することが、半導体デバイの構造設計における従来から一つの「常識」として重要視されている。周知のように、ＤＲＡＭでは、デバイス内にコンデンサを作り込み、静電容量を確保している。しかし、微細化に伴うセル面積の減少のために、コンデンサにＴａ２Ｏ５などの高誘電率材料を採用している。このような高価格の材料採用および当該材料の適合プロセスの開発などで、多くのコストとマンパワーを費やす結果になっている。また、ＳＲＡＭでは、通常、ＤＲＡＭのようにコンデンサを作りこんでいない。このため、微細化に伴い蓄積ノードの静電容量が低減する一方であり、このことが層間絶縁膜の低誘電率材料化への制約になっている。
【００４９】
本発明者等は、任意のエネルギースペクトルを持つ中性子ビームに対し、半導体デバイス内の原子核との核反応、および、その結果発生する２次イオンが半導体デバイス内を飛散する間に蓄積ノードに収集される電荷のふるまいを詳細に解析するモンテカルロシミュレータ（製品名：ＣＯＲＩＭＳ、以下ＣＯＲＩＭＳと呼ぶ）を開発した。その詳細は、特許文献１に記載されているとおりである。ＣＯＲＩＭＳでの詳細な解析の結果、本発明者等は、宇宙線中性子に起因する半導体デバイスのソフトエラーが、蓄積ノードの臨界電荷量が少ないほど頻度が高くなることを見出した。
【００５０】
図２に、宇宙線中性子に起因する半導体デバイス（ＳＲＡＭ：スタティックランダムアクセスメモリ）のソフトエラー率の臨界電荷量依存特性についてのＣＯＲＩＭＳによる解析結果を示す。ここで、ソフトエラーは、蓄積ノードの収集電荷量が対象とする臨界電荷量以上となった場合に発生したものとしている。図示するように、ソフトエラー率の臨界電荷量依存特性は、２つの変曲点（第１変曲点１００５、第２変曲点１００６）を持つ曲線になる。なお、臨界電荷量の取り得る最大値は、蓄積ノードの最大収集電荷量でもある。
【００５１】
図２に示す傾向は、図１に示す傾向と一致する。これに加えて、図２に示す傾向によれば、図１に示す傾向では実験の制約のために見られなかった変曲点が、臨界電荷量の小さいところにもう一つ存在することがわかる。本発明者等は、アルファ線（図１の符号１００３）では見られない曲線の変曲点が、ソフトエラーの原因となる２次イオンの種類の入れ替わりに起因していることを見出した。
【００５２】
図３に、宇宙線中性子に起因する半導体デバイス（ＳＲＡＭ）のソフトエラーの主因となる各種の２次イオンについて、微分断面積と蓄積ノードの収集電荷量との関係のＣＯＲＩＭＳによる解析結果を示す。図示するように、図２の第１変曲点１００５は、ソフトエラーの主因となるイオン種が重イオン１００９からアルファ粒子１００８へ入れ替わる点に対応し、第２変曲点１００６はソフトエラーの主因となるイオン種がアルファ粒子１００８から陽子１００７へ入れ替わる点に対応していることが判った。この類推により、図１に示す熱中性子の場合１００２は、半導体デバイス中の１０Ｂを多く含む部位（例えばＢＰＳＧで形成した層間絶縁膜）で熱中性子が吸収される結果、核反応が起きて０．８４ＭｅＶの７Ｌｉ、１．４７ＭｅＶのアルファ粒子が放出される。このため、この２粒子の複合した結果として、図１に示すの傾向になると説明できる。
【００５３】
以上のことから、ソフトエラー耐性の評価のため通常行われているアルファ線源を用いた照射法が、宇宙線中性子起因のソフトエラー耐性の評価になり得ないことが判る。また、ソフトエラー感受性を短時間に評価するため動作電圧を下げる（臨界電荷量が比例して減少する）方法も、宇宙線中性子起因のソフトエラーでは臨界電荷量への依存性が非線形であるため加速係数を求めることができないので、有効ではないことが判る。本発明者等は、半導体デバイスの開発段階で宇宙線中性子起因のソフトエラー耐性を短期間に評価するためにには、数値シミュレーションが最も適当であることを見出した。
【００５４】
さて、図２に示したように、宇宙線中性子起因のソフトエラーの臨界電荷量依存性は、臨界電荷量の大きいところでのソフトエラー率の変化が小さい。したがって、臨界電荷量をむやみに大きくしても、ソフトエラー耐性の大幅な向上には繋がらない。この点において、上述した従来からの設計の常識である「蓄積ノードの静電容量を大きくして臨界電荷量を確保すること」の変更が必要である。
【００５５】
一方、臨界電荷量を蓄積ノードの最大収集電荷量以上にすれば、ソフトエラーを完全に抑制できる。最大収集電荷量の存在は、発生する２次イオンのエネルギーに限界があり、このため、２次イオンによる発生電荷量に上限がある以上、ある意味で自明である。しかし、本発明者等は、ＣＯＲＩＭＳを用いて、半導体デバイスのサイズと宇宙線中性子起因のソフトエラーの臨界電荷量依存性との関係を解析した結果、蓄積ノードの最大収集電荷量が、半導体デバイスの微細化に伴って減少することを見出した。
【００５６】
図４に、宇宙線中性子に起因する様々なサイズの半導体デバイス（ＤＲＡＭ：ダイナミックランダムアクセスメモリ、原寸デザインルール：０．３５μｍ）のソフトエラー率の臨界電荷量依存特性についてのＣＯＲＩＭＳによる解析結果を示す。図示するように、ソフトエラー率の臨界電荷量依存性の曲線１０１１〜１０１３は、デバイスのサイズを小さくするほど、原点方向に圧縮され、これに伴って最大収集電荷量も小さくなる。
【００５７】
図５に、半導体デバイス（ＤＲＡＭ、原寸デザインルール：０．３５μｍ）のサイズと蓄積ノードの最大収集電荷量との関係についてのＣＯＲＩＭＳによる計算結果を示す。図示するように、半導体メモリデバイスを微細化することにより、寄生容量が減少して臨界電荷量が小さくなる。基本的には、臨界電荷量が小さくなると、半導体デバイスのソフトエラー耐性が悪くなる。このため、ＤＲＡＭでは、ｈｉｇｈ−Ｋ膜に代表されるような様々な対策を講じて蓄積ノードの静電容量を確保することが、微細化に伴う半導体デバイスの設計のもう一つの「常識」であった。
【００５８】
しかしながら、図５に示すように、半導体デバイスの微細化に伴って最大収集電荷量も低減する。このことは、高いコスト、マンパワーをかけて蓄積ノードの静電容量を大きく保つようにソフトエラー対策を施す必要が無い場合すらあり得ることを意味している。
【００５９】
図６に、半導体デバイス（６４ＭｂＤＲＡＭ）のサイズ（Ｚ方向の１次元、ＸＹ方向の２次元、ＸＹＺ方向の３次元）を縮小した場合におけるビット当たりのソフトエラー率のＣＯＲＩＭＳによる解析結果を示す。
【００６０】
図示するように、寸法（サイズ）を小さくすると概ね１次元あたり長さの２乗に比例してソフトエラー耐性が向上する。３次元の場合１０１６は長さの６乗に比例する結果になる。長さの６乗に比例するこということは、体積の２乗に比例すると言い換えることもできる。このことは、ソフトエラーが発生するためには、２次イオンが蓄積ノードに当たること（確率はノード体積に比例）、および、発生する電荷量（電荷収集領域であるウェル体積に比例）が十分大きいことの２つの条件を同時に満たす必要があることに対応していると考えられる。つまり、半導体デバイスの微細化に伴って収集電荷量が減ることは、ウェル体積の減少に対応していると考えられる。
【００６１】
したがって、蓄積ノードの静電容量の確保は、半導体デバイスの微細化の進行に伴って緩和が可能であり、その緩和の程度はコンピュータを用いたシミュレーション（例えばＣＯＲＩＭＳ）で評価することが可能である。すなわち、半導体デバイスの構造設計情報から、中性子起因の２次イオンによって発生する電荷の蓄積ノードへの最大収集電荷量と、蓄積ノードの臨界電荷量とを算出し、両算出結果を比較することで、半導体デバイスの構造設計の中性子起因のソフトエラーに対する耐性（信頼性）を評価することができる。このように、半導体デバイスの構造設計情報からソフトエラー耐性を評価することにより、従来必要とされてきた静電容量、キャパシタ電極、酸化膜材料等への要求が、半導体デバイスの微細化に伴い緩和され、その結果、材料やプロセス開発の負担が大きく軽減することができる。
【００６２】
次に、本実施形態が適用された半導体デバイス評価支援装置を説明する。
【００６３】
図７は、本発明の第１実施形態が適用された半導体デバイス評価支援装置の概略構成図である。図示するように、本実施形態の半導体デバイス評価支援装置は、演算部１００と、記憶部１２０と、入出力部１４０とを有する。
【００６４】
入出力部１４０は、入力部１４１と、出力部１４２とを有する。
【００６５】
入力部１４１は、本半導体デバイス評価支援装置に接続されたキーボード、マウスなどの入力装置や、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭなどの記憶媒体読取装置より、情報の入力を受け付け、これを演算部１００に送信する。出力部１４２は、演算部１００より情報を受信して、本半導体デバイス評価支援装置に接続されたモニタ、プリンタなどの出力装置に出力する。
【００６６】
記憶部１２０は、構造設計情報記憶部１２１と、評価基準情報記憶部１２２と、収集電荷量記憶部１２３と、臨界電荷量記憶部１２４とを有する。
【００６７】
構造設計情報記憶部１２１には、後述するシミュレーション部１０１にて、半導体デバイスの蓄積ノードへの最大収集電荷量および臨界電荷量を算出するために必要な、半導体デバイスの構造設計情報が記憶される。具体的には、少なくとも蓄積ノードウエルの寸法、静電容量、動作電圧、不純物プロファイル等を含む情報が記憶される。
【００６８】
評価基準情報記憶部１２２には、最大収集電荷量の臨界電荷量に対するマージン（最大収集電荷量の臨界電荷量に対する差分の上限および下限）が、宇宙線中性子起因のソフトエラー耐性の評価基準として記憶される。
【００６９】
収集電荷量記憶部１２３には、後述するシミュレーション部１０１にて算出された半導体デバイスの蓄積ノードへの最大収集電荷量が記憶される。
【００７０】
臨界電荷量記憶部１２４には、後述するシミュレーション部１０１にて算出された半導体デバイスの臨界電荷量が記憶される。
【００７１】
演算部１００は、シミュレーション部１０１と、評価部１０２とを有する。
【００７２】
シミュレーション部１０１は、構造設計情報記憶部１２１に記憶されている半導体デバイスの構造設計情報に基づいて、半導体デバイスの蓄積ノードへの最大収集電荷量および臨界電荷量を算出する。ここで、蓄積ノードの最大収集電荷量の計算には、上述のＣＯＲＩＭＳなどの既存のモンテカルロシミュレータを用いることができる。また、半導体デバイスの臨界電荷量は、例えばＳＲＡＭなどでは、既存の回路解析技術やデバイスシミュレータを用いて、半導体デバイスの静電容量および動作電圧から求めることができる。そこで、本実施形態では、半導体デバイスの構造設計情報から半導体デバイスの蓄積ノードへの最大収集電荷量および臨界電荷量を算出する方法については、特に言及しないこととする。
【００７３】
評価部１０２は、シミュレーション部１０１が算出した半導体デバイスの蓄積ノードへの収集電荷量および臨界電荷量を基に、半導体デバイスの宇宙線中性子起因のソフトエラー耐性に対する評価を行ないその結果を出力する。
【００７４】
上記構成の半導体デバイス評価支援装置は、例えば図８に示すような、ＣＰＵ９０１と、メモリ９０２と、ＨＤＤ等の外部記憶装置９０３と、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ等の可搬性を有する記憶媒体９０４から情報を読み出す読取装置９０５と、キーボードやマウスなどの入力装置９０６と、ディスプレイなどの出力装置９０７と、ネットワークに接続するための通信装置９０８と、これらの各装置を接続するバス９０９と、を備えた一般的なコンピュータシステムにおいて、ＣＰＵ９０１がメモリ９０２上にロードされた所定のプログラムを実行することで実現できる。
【００７５】
この所定のプログラムは、読取装置９０５を介して記憶媒体９０４から、あるいは、通信装置９０８を介してネットワークから、外部記憶装置９０３にダウンロードされ、それから、メモリ９０２上にロードされてＣＰＵ９０１により実行されるようにしてもよい。また、読取装置９０５を介して記憶媒体９０４から、あるいは、通信装置９０８を介してネットワークから、メモリ９０２上に直接ロードされ、ＣＰＵ９０１により実行されるようにしてもよい。なお、この場合において記憶部１２０には、メモリ９０２や外部記憶装置９０３が利用される。
【００７６】
次に、上記構成の半導体デバイス評価支援装置の動作について説明する。
【００７７】
図９は、図７に示す半導体デバイス評価支援装置の動作を説明するためのフロー図である。
【００７８】
評価部１０２は、入力部１４１を介して操作者よりソフトエラー耐性の評価指示を受け付けると、出力部１４２を介して出力装置にメッセージを出力するなどして、操作者に、ソフトエラー耐性の評価基準マージンの入力を促す。そして、入力１４１を介してソフトエラー耐性の評価基準マージンを受け付けたならば、これを評価基準情報記憶部１２２に記憶する（Ｓ２００１）。
【００７９】
次に、評価部１０２は、出力部１４２を介して出力装置にメッセージを出力するなどして、操作者に、半導体デバイスの設計構造情報の入力を促す。そして、入力１４１を介して半導体デバイスの構造設計情報を受け付けたならば、これを構造設計情報記憶部１２１に記憶する（Ｓ２００２）。
【００８０】
以上のようにして、評価基準情報記憶部１２２に評価基準マージンが記憶され、構造設計情報記憶部１２１に半導体デバイスの構造設計情報が記憶されたならば、評価部１０２は、シミュレーション部１０１に対して、蓄積ノードの最大収集電荷量および臨界電荷量の算出を指示する。
【００８１】
これを受けて、シミュレーション部１０１は、構造設計情報記憶部１２１から半導体デバイスの構造設計情報を読み出す。そして、この構造設計情報に基づいて蓄積ノードの最大収集電荷量を算出し、算出結果を収集電荷量記憶部１２３に記憶する（Ｓ２００３）。
【００８２】
また、シミュレーション部１０１は、構造設計情報記憶部１２１から読み出した半導体デバイスの構造設計情報に含まれる電気特性値（静電容量、動作電圧）に基づいて半導体デバイスの臨界電荷量を算出し、算出結果を臨界電荷量記憶部１２４に記憶する（Ｓ２００４）。
【００８３】
以上のようにして、収集電荷量記憶部１２３に蓄積ノードの収集電荷量が記憶され、臨界電荷量記憶部１２４に臨界電荷量が記憶されたならば、評価部１０２は、これらを読み出す。そして、最大収集電荷量の臨界電荷量に対する差分（最大収集電荷量−臨界電荷量）を算出する（Ｓ２００５）。
【００８４】
次に、評価部１０２は、評価基準情報記憶部１２２から評価基準マージン（最大収集電荷量の臨界電荷量に対する差分の上限および下限）を読み出す。そして、Ｓ２００５で算出した差分が評価基準マージンの範囲内であるか否かを調べる（Ｓ２００６）。
【００８５】
差分が評価基準マージンの上限より大きい場合、ソフトエラー耐性が十分でない（キャパシタ構造、材料、動作電圧等を条件のより厳しい方向へ見直す必要がある）と判断する。また、差分が評価基準マージンの下限より小さい場合、半導体デバイスの構造設計が要求されているソフトエラー耐性に対し過剰（キャパシタ構造、材料、動作電圧等を条件のより緩やかな方向へ見直すことができる）であると判断する。そして、これらの場合（Ｓ２００６でいいえ）は、半導体デバイスの構造設計の見直しを促すメッセージを、判断結果と共に、出力部１４２から出力し（Ｓ２００７）、Ｓ２００２に戻る。
【００８６】
一方、差分が評価基準マージンの範囲内である場合、要求されているソフトエラー耐性に対して適切な半導体デバイスの構造設計であると判断する。そして、この場合（Ｓ２００６ではい）は、判断結果を出力部１４２から出力する（Ｓ２００８）。
【００８７】
次に、ソフトエラー耐性の評価基準マージンについて説明する。
【００８８】
図２に示したように、ソフトエラー率の臨界電荷量依存特性を示す曲線は、２つの変曲点（第１変曲点１００５、第２変曲点１００６）を有する。ソフトエラー耐性としてソフトエラーが全く発生しないことを要求するならば、臨界電荷量が最大収集電荷量以上となるようにする必要がある。しかし、第２変曲点１００６の前後であれば、それ以上臨界電荷量を大きくしても、ソフトエラー率改善の効果は小さい。また、所望のソフトエラー率に収まるようにしたいならば、臨界電荷量をそのソフトエラー率に対応する臨界電荷量以上とする必要がある。ここで、上述したように、図２において臨界電荷量の最大値が最大収集電荷量である。したがって、最大収集電荷量と臨界電荷量との差分からソフトエラー率を推測できる。つまり、要求するソフトエラー率に応じて、最大収集電荷量の臨界電荷量に対する差分の範囲（上限および下限）を設定すればよい。
【００８９】
次に、ソフトエラー耐性を向上させるための半導体デバイスの構造設計上の対策について説明する。
【００９０】
上述したように、宇宙線中性子起因の半導体デバイスのソフトエラーは、半導体デバイスの寸法依存性が極めて大きい（図６参照）。本発明者等は、半導体デバイスのウェルを浅くしたり、空乏層や蓄積ノードを薄くしたりすることが、ソフトエラー耐性の向上に効果的であることを見出した。
【００９１】
図１０に、半導体デバイス（ＤＲＡＭ、デザインルール：０．３５μｍの例）のウエルの厚みとソフトエラー率との関係についてＣＯＲＩＭＳによる解析結果を示す。図示するように、ウェルを浅くすることは、電荷収集領域の体積が小さくなるため基本的には有効である。しかし、０．５ミクロン〜０．８ミクロンの範囲では大きな効果がない。０．５ミクロン程度以下で効果が現れる。これは、電荷を収集し得る深さに限界があり（Ｃ．Ｈｕ，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，ＶＯｌ．  ＥＤＬ−３，  ｐ．３１  （１９８２）によれば蓄積ノード直下の空乏層厚さの約４倍）、ウエル底部と蓄積ノード下面との間隔が上記限界の２倍以上あると、基板ファネリングの半減効果が効かないため、ソフトエラーとウェルの深さとが無関係になるものと思われる。
【００９２】
図１１に、半導体デバイス（ＤＲＡＭ、デザインルール：０．３５μｍの例）の蓄積ノードの厚みとソフトエラー率との関係についてＣＯＲＩＭＳによる解析結果を示す。図示するように、蓄積ノードが薄いほど２次イオンのヒット確率が減るため、ソフトエラー耐性が向上する。構造や寸法へのソフトエラー耐性の依存性は、半導体デバイス毎に異なるため、その都度評価する必要がある。
【００９３】
以上、本発明の第１実施形態について説明した。
【００９４】
次に、本発明の第２実施形態について説明する。
【００９５】
本実施形態では、半導体デバイスの構造設計情報、および、２次イオンの鋭敏領域（蓄積ノードと蓄積ノードを囲む空乏層とを合わせた領域）入射時の位置、角度、２次イオンにより発生する電荷の電荷密度を用いて、デバイス応答シミュレーショシを行なうことにより、半導体デバイスの応答を解析し、その解析結果を半導体デバイスの理想的な応答結果と比較することで、ハードエラーも含めた半導体デバイスの構造設計の中性子起因のエラー耐性（信頼性）を評価するようにしている。
【００９６】
本実施形態の詳細な説明に先立ち、宇宙線中性子起因のハードエラーと、２次イオンにより発生する電荷の電荷密度との関係について説明する。
【００９７】
上述したように、ハードエラーも２次イオンによって発生する電荷が引き金になる。したがって、ソフトエラーの場合と同様に、臨界電荷量（臨界電荷密度）が存在する筈である。しかし、ハードエラーの場合、２次イオンの通過位置や角度に大きな依存性があることが予測されるため、ソフトエラーの場合に比べ、問題は一層複雑である。また、ハードエラーは、ソフトエラーに比べて発生頻度が極めて低い。このため、実験的な評価に高い精度や再現性を期待できない。したがって、シミュレーションによる評価が最も現実的な手法であると思われる。
【００９８】
図１２は、２次イオンが半導体デバイスの鋭敏領域（蓄積ノードと蓄積ノードを囲む空乏層とを合わせた領域）に入射した場合に、当該２次イオンの飛跡に沿って発生する電荷の電荷密度のヒストグラムを、２次イオンの元素別および合計について示した図であり、東京の海面レベルを想定した宇宙線中性子スペクトルを用いて計算したものである（縦軸の頻度：相対値は中性子照射量に比例する）。この図から、発生頻度の高い陽子（図中のＨなど）およびアルファ粒子（図中のＨｅ）は電荷密度が小さいことや、重い２次イオン（図中のＭｇなど）は小さい電荷密度になるケースが少ないことなどが分かる。図１２は、東京の海面レベルを想定した宇宙線中性子スペクトルを用いて計算したものであるが、最も重要なことは、半導体デバイスの鋭敏領域がＳｉベースである限り、図１２が半導体デバイスのタイプ、プロセス、地上の緯度・経度・高度に依存しない普遍的な結果を示していることである。
【００９９】
したがって、図１２を用いて発生頻度から対策を施したい最大電荷密度を決定し、２次イオンが半導体デバイスの鋭敏領域に入射した場合に上記決定した最大電荷密度が発生するものとして、２次イオンの鋭敏領域への様々な入射位置および角度に対して、半導体デバイスの応答シミュレーショシを行なうことで、宇宙線中性子起因のハードエラーにまで枠を広げた評価が可能になる。
【０１００】
次に、本実施形態が適用された半導体デバイス評価支援装置を説明する。
【０１０１】
図１３は、本発明の第２実施形態が適用された半導体デバイス評価支援装置の概略構成図である。本実施形態の半導体デバイス評価支援装置が、図７に示す第１実施形態の半導体デバイス評価装置と異なる点は、シミュレーション部１０１および評価部１０２に代えてシミュレーション部１０１ａおよび評価部１０２ａを設けた点、評価基準情報記憶部１２２、収集電荷量記憶部１２３および臨界電荷量記憶部１２４を省略した点、そして、２次イオン条件記憶部１２５、結果情報記憶部１２６および臨界電荷密度記憶部１２７を新たに設けた点にある。
【０１０２】
２次イオン条件記憶部１２５には、後述するシミュレーション部１０１ａにて、半導体デバイスの応答をシミュレーションするために必要な２次イオンの条件（鋭敏領域への入射位置、角度および２次イオンにより発生する電荷の最大電荷密度）が記憶される。
【０１０３】
結果情報記憶部１２６には、後述するシミュレーション部１０１ａでの応答シミュレーションの結果および臨界電荷密度が記憶される。
【０１０４】
臨界電荷密度記憶部１２７には、目標臨界電界密度（要求されるハードエラー耐性を満足する臨界電界密度）が記憶される。
【０１０５】
シミュレーション部１０１ａは、構造設計情報記憶部１２１に記憶されている半導体デバイスの構造設計情報および２次イオン条件記憶部１２５に記憶されている２次イオンの条件に従い、半導体デバイスの応答をシミュレーションする。つまり、２次イオンが構造設計情報により特定される半導体デバイスの鋭敏領域に入射した場合に、２次イオンの条件に含まれる最大電荷密度が発生するものとして、２次イオンの条件に含まれる鋭敏領域への入射位置および角度に対して、半導体デバイスの応答シミュレーショシを行なう。応答シミュレーションには、例えば製品名：ＭＥＤＩＣＩなどの既存のデバイス応答シミュレータを用いることができる。そこで、本実施形態では、半導体デバイスの構造設計情報および２次イオンの条件から半導体デバイスの応答をシミュレーションする方法については、特に言及しないこととする。
【０１０６】
なお、多くの市販のデバイスシミュレーションコードでは、アルファ線起因のソフトエラー解析がオプションになっている。しかし、宇宙線中性子起因のソフトエラー解析では、任意のイオンに対応できるか、あるいは、電荷密度および発生領域を指定できるようにすることが望ましい。
【０１０７】
また、シミュレーション部１０１ａは、上記の第１実施形態のシミュレーション部１０１と同様に、半導体デバイスの構造設計情報に含まれている静電容量および動作電圧から、既存の回路解析技術やデバイスシミュレータを用いて、半導体デバイスの臨界電荷密度を算出する。
【０１０８】
評価部１０２ａは、シミュレーション部１０１ａによるデバイス応答シミュレーション結果を用いて、半導体デバイスの中性子起因のハードエラー耐性に対する評価を行ないその結果を出力する。また、シミュレーション部１０１ａが算出した臨界電荷密度が、臨界電荷密度記憶部１２７に記憶されている目標臨界電界密度以上であるか否かを判断し、その結果を出力する。
【０１０９】
上記構成の半導体デバイス評価支援装置も、第１実施形態が適用された半導体デバイス装置と同様に、例えば図８に示すようなコンピュータシステムにおいて、ＣＰＵ９０１がメモリ９０２上にロードされた所定のプログラムを実行することで実現できる。
【０１１０】
次に、上記構成の半導体デバイス評価支援装置の動作について説明する。
【０１１１】
図１４は、図１３に示す半導体デバイス評価支援装置の動作を説明するためのフロー図である。
【０１１２】
評価部１０２ａは、入力部１４１を介して操作者よりハードエラーを含めたエラー耐性の評価指示を受け付けると、出力部１４２を介して出力装置にメッセージを出力するなどして、操作者に、半導体デバイスの設計構造情報の入力を促す。そして、入力１４１を介して半導体デバイスの構造設計情報を受け付けたならば、これを構造設計情報記憶部１２１に記憶する（Ｓ３００１）。
【０１１３】
次に、評価部１０２ａは、出力部１４２を介して出力装置にメッセージを出力するなどして、半導体デバイスの鋭敏領域に入射する２次イオンの条件（入射位置、角度および発生する電荷の電荷密度）の入力を促す。そして、入力１４１を介して２次イオンの条件を受け付けたならば、これを２次イオン条件記憶部１２５に記憶する（Ｓ３００２）。
【０１１４】
ここで、操作者は、図１２に示す電荷密度のヒストグラムに基づいて２次イオンの条件に含める電荷密度（対策を施したい電荷密度）を決定することができる。どのような電荷密度に決定するかは、様々な考え方がある。図１２に示すように、電荷密度として数百ｆＣ／μｍを対象にするのであれば、全ての種類の２次イオンに対策を施した半導体デバイス、つまり、エラーに対して完全な耐性をもった半導体デバイスを目指すことになる。また、電荷密度として１．５ｆＣ／μｍ、１０ｆＣ／μｍであれば、それぞれ、陽子対策、アルファ粒子対策を施した半導体デバイスを目指すことになる。図１２に示すように、１．５〜３ｆＣ／μｍの間に頻度の谷があり、３ｆＣ／μｍ以上を対象とすれば、軽〜重イオンに至る略全てについて対策を施した半導体デバイスを目指すことができる。
【０１１５】
以上のようにして、構造設計情報記憶部１２１に半導体デバイスの構造設計情報が記憶され、２次イオン条件記憶部１２５に２次イオン条件が記憶されたならば、評価部１０２ａは、シミュレーション部１０１ａに対して、デバイス応答シミュレーションの実行を指示する。
【０１１６】
これを受けて、シミュレーション部１０１ａは、構造設計情報記憶部１２１、２次イオン条件記憶部１２５から半導体デバイスの構造設計情報、２次イオン条件を読み出す。そして、この構造設計情報により特定される半導体デバイスに対して、２次イオン条件に含まれる鋭敏領域の侵入位置、角度および電荷密度を初期値として、この侵入位置および角度により特定される飛跡に沿って、この電荷密度で電荷を発生させた場合における応答シミュレーションを行なう。そして、応答シミュレーションの結果を結果情報記憶部１２６に記憶する（Ｓ３００３）。
【０１１７】
なお、２次イオンは、半導体デバイス中を移動する間にエネルギーを失う。しかし、鋭敏領域の大きさは十分に小さいので、鋭敏領域内では２次イオンのエネルギー変化は無視でき、したがって、デバイス応答シミュレーションに与える電荷密度を、鋭敏領域内均一としてよい。
【０１１８】
次に、評価部１０２ａは、結果情報記憶部１２６に応答シミュレーション結果が記憶されたならば、この結果を、予め設定された基準（例えば記憶部１２０に予め記憶されている理想的な応答シミュレーション結果）と比較することにより、構造設計情報記憶部１２１に記憶されている構造設計情報により特定される半導体デバイスが、十分なエラー耐性を有しているか否かを判断する（Ｓ３００４）。例えば、実際の応答シミュレーション結果と予め設定された基準との差分を求め、この差分が所定マージンの範囲内であるか否かを調べることで、十分なハードエラー耐性を有しているか否かを判断する。
【０１１９】
構造設計情報により特定される半導体デバイスが十分なエラー耐性を有していないと判断した場合（Ｓ３００４でいいえ）、評価部１０２ａは、半導体デバイスの構造設計あるいは２次イオン条件の見直しを促すメッセージを、判断結果と共に、出力部１４２から出力し（Ｓ３００５）、Ｓ３００１に戻る。
【０１２０】
一方、構造設計情報により特定される半導体デバイスが十分なハードエラー耐性を有していると判断した場合（Ｓ３００４ではい）、評価部１０２ａは、２次イオン条件に含まれる電荷密度から目標臨界電荷密度を設定する（Ｓ３００６）。例えば、２次イオン条件に含まれる電荷密度を目標臨界電荷密度を設定する。また、評価部１０２ａは、シミュレーション部１０１ａに対して、臨界電荷密度の算出を指示する。
【０１２１】
これを受けて、シミュレーション部１０１ａは、構造設計情報記憶部１２１から読み出した半導体デバイスの構造設計情報に含まれる電気特性値（静電容量、動作電圧）に基づいて半導体デバイスの臨界電荷密度を算出し、算出結果を臨界電荷密度記憶部１２７に記憶する（Ｓ３００７）。
【０１２２】
以上のようにして、臨界電荷密度記憶部１２７に臨界電荷密度が記憶されたならば、評価部１０２ａは、これを読み出す。そして、これをＳ３００６で設定した目標臨界電荷密度と比較して、読み出した臨界電荷密度が目標臨界電荷密度以上であるか否かを調べる（Ｓ３００８）。
【０１２３】
臨界電荷密度記憶部１２７から読み出した臨界電荷密度が目標臨界電荷密度より小さい場合（Ｓ３００８でいいえ）、ソフトエラー耐性が十分でない（キャパシタ構造、材料、動作電圧等を条件のより厳しい方向へ見直す必要がある）と判断する。そして、評価部１０２ａは、半導体デバイスの構造設計あるいは２次イオン条件の見直しを促すメッセージを、判断結果と共に、出力部１４２から出力し（Ｓ３００５）、Ｓ３００１に戻る。
【０１２４】
一方、臨界電荷密度記憶部１２７から読み出した臨界電荷密度が目標臨界電荷密度より大きい場合（Ｓ３００８ではい）、ソフトエラー耐性に対して適切な半導体デバイスの構造設計であると判断する。そして、判断結果を出力部１４２から出力する（Ｓ３００９）。
【０１２５】
以上のようにして、宇宙線中性子起因のソフトエラー／ハードエラーのいずれに対しても、必要十分なエラー耐性を持つ半導体デバイスの設計を支援することができる。  なお、本実施形態では、Ｓ３００３において、シミュレーション部１０１ａでのデバイス応答シミュレーションにより、２次イオン条件下での半導体デバイスの応答を解析したが、目的にかなえばより簡便な回路解析などのその他の手法を用いて、２次イオン条件下での半導体デバイスの応答を解析してもよい。
【０１２６】
以上、本発明の第２実施形態について説明した。
【０１２７】
次に、本発明の第３実施形態について説明する。
【０１２８】
本実施形態では、半導体デバイスのマルチビットエラーに対する耐性（信頼性）を評価するようにしている。まず、本実施形態の詳細な説明に先立ち、マルチビットエラーについて説明する。
【０１２９】
ソフトエラーは、単一のエラーであればＥＣＣ（エラーコレクションコード）により救済できる。しかし、同一ワード内の複数ビットがエラーになるマルチビットエラーの場合、ＥＣＣでは救済できない。マルチビットエラー対策としては、２次イオンの飛程より十分に長い間隔だけ、同一ワードのビット間隔を離す方法がある。ところが、１回の核反応で同時に複数の（同一ワードとは限らない）ビットがエラーになるマルチセルエラーは、発生確率が低く、且つ定量的な評価が困難である。このため、従来のマルチビットエラー対策では、同一ワード内のビット間隔を不必要に大きくとっており、このことが信号遅延や電力消費増加などの半導体デバイスの性能を落とす結果になっている。
【０１３０】
図１５は、ある半導体デバイスについて、東京海面での宇宙線中性子スペクトルに対するエラー発生点の核反応発生位置からの距離と蓄積ノードに収集される平均電荷量との関係のＣＯＲＩＭＳによる解析結果を示している。図示するように、エラー発生点が核反応発生位置から遠く離れるほど、蓄積ノードの平均収集電荷量が小さくなる。臨界電荷量を３ｆＣ程度にできれば、核反応点から１０μｍ以上はなれてソフトエラーが発生する可能性が極めて低くなる。このように、マルチビットエラー対策に必要なビット間隔は、デバイスの種類および臨界電荷量によって異なる。
【０１３１】
そこで、本実施形態では、デバイスの種類毎に、図１５に示すような関係（エラー発生点の核反応発生位置からの距離と蓄積ノードに収集される平均電荷量との関係）を示す関係データを予め用意しておき、評価対象のデバイスの種類に対応する関係データから、評価対象のデバイスの構造設計情報より定まる臨界電荷量に基づいてエラー発生点の核反応発生位置からの距離を決定する。そして、この距離に対して十分なマージンを持った同一ワード内ビット間隔を実現可能か否かを、半導体デバイスの構造設計情報に基づいて判断することとにより、マルチビットエラーの対する耐性（信頼性）を評価するようにしている。
【０１３２】
次に、本実施形態が適用された半導体デバイス評価支援装置を説明する。
【０１３３】
図１６は、本発明の第３実施形態が適用された半導体デバイス評価支援装置の概略構成図である。本実施形態の半導体デバイス評価支援装置が、図７に示す第１実施形態の半導体デバイス評価装置と異なる点は、評価部１０２に代えて評価部１０２ｂを設けた点、評価基準情報記憶部１２２および収集電荷量記憶部１２３を省略した点、そして、エラー地点距離・収集電荷量関係データ記憶部１２８を新たに設けた点にある。
【０１３４】
エラー地点距離・収集電荷量関係データ記憶部１２８には、デバイスの種類毎に、図１５に示すような関係（エラー発生点の核反応発生位置からの距離と蓄積ノードに収集される平均電荷量との関係）を示す関係データ（エラー地点距離・収集電荷量関係データと呼ぶ）が、予め記憶されている。
【０１３５】
評価部１０２ｂは、シミュレーション部１０１が算出した半導体デバイスの蓄積ノードへの収集電荷量および臨界電荷量と、エラー地点距離・収集電荷量関係データ記憶部１２８に記憶されている評価対象のデバイスの種類に対応する関係データとを基に、半導体デバイスのマルチビットエラー耐性に対する評価を行ないその結果を出力する。
【０１３６】
上記構成の半導体デバイス評価支援装置も、第１実施形態が適用された半導体デバイス装置と同様に、例えば図８に示すようなコンピュータシステムにおいて、ＣＰＵ９０１がメモリ９０２上にロードされた所定のプログラムを実行することで実現できる。
【０１３７】
次に、上記構成の半導体デバイス評価支援装置の動作について説明する。
【０１３８】
図１７は、図１６に示す半導体デバイス評価支援装置の動作を説明するためのフロー図である。
【０１３９】
評価部１０２ｂは、入力部１４１を介して操作者よりマルチビットエラー耐性の評価指示を受け付けると、出力部１４２を介して出力装置にメッセージを出力するなどして、操作者に、半導体デバイスの設計構造情報の入力を促す。そして、入力１４１を介して半導体デバイスの構造設計情報を受け付けたならば、これを構造設計情報記憶部１２１に記憶する（Ｓ４００１）。それから、この構造設計情報により特定される半導体デバイスの種類に対応するエラー地点距離・収集電荷量関係データを、エラー地点距離・収集電荷量関係データ記憶部１２８から特定する（Ｓ４００２）。
【０１４０】
次に、評価部１０２ｂは、シミュレーション部１０１に対して、蓄積ノードの臨界電荷量の算出を指示する。これを受けて、シミュレーション部１０１は、構造設計情報記憶部１２１から半導体デバイスの構造設計情報を読み出す。そして、この構造設計情報に含まれる電気特性値（静電容量、動作電圧）に基づいて半導体デバイスの臨界電荷量を算出し、算出結果を臨界電荷量記憶部１２４に記憶する（Ｓ４００３）。
【０１４１】
以上のようにして、臨界電荷量記憶部１２４に臨界電荷量が記憶されたならば、評価部１０２ｂは、これを読み出す。そして、Ｓ４００２で特定したエラー地点距離・収集電荷量関係データを用いて、読み出した臨界電荷量に対応するエラー地点距離（エラー発生点の核反応発生位置からの距離）を特定する（Ｓ４００４）。
【０１４２】
それから、評価部１０２ｂは、Ｓ４００４で特定したエラー地点距離に対して十分なマージンを持った同一ワード内ビット間隔を設定する（Ｓ４００５）。例えば、同一ワード内ビット間隔を、Ｓ４００４で特定したエラー地点距離の２倍に設定する。
【０１４３】
次に、評価部１０２ｂは、Ｓ４００１で受け付けた半導体デバイスの構造設計情報により特定される同一ワード内ビット間隔が、Ｓ４００５で設定した同一ワード内ビット間隔よりも長い否かを判断する（Ｓ４００６）。
【０１４４】
Ｓ４００１で受け付けた半導体デバイスの構造設計情報により特定される同一ワード内ビット間隔が、Ｓ４００５で設定した同一ワード内ビット間隔以下の場合（Ｓ４００６でいいえ）は、マルチビットエラー耐性が十分でないとして、半導体デバイスの構造設計の見直しを促すメッセージを、判断結果と共に、出力部１４２から出力し（Ｓ４００７）、Ｓ４００１に戻る。一方、Ｓ４００１で受け付けた半導体デバイスの構造設計情報により特定される同一ワード内ビット間隔が、Ｓ４００５で設定した同一ワード内ビット間隔より長い場合（Ｓ４００６ではい）は、マルチビットエラー耐性に対して適切な半導体デバイスの構造設計であるとして、判断結果を出力部１４２から出力する（Ｓ４００８）。
【０１４５】
以上、本実施形態の第３実施形態について説明した。
【０１４６】
上記の各実施形態で説明したように、蓄積ノードの容量の確保は、微細化の進行に伴って緩和が可能であり、その緩和の程度はコンピュータシミュレーションで評価できる。本発明者等は、次の点を考慮して半導体デバイスを設計することにより、半導体デバイスの微細化に伴う静電容量やキャパシタ電極材料の仕様を緩和できることを見出した。これにより、半導体デバイスの材料、プロセス開発の負担を大きく軽減することが可能となる。
【０１４７】
（１）半導体デバイスの臨界電荷量が、蓄積ノードの最大収集電荷量以上となるように半導体デバイスの構造を設計すれば、理論上、宇宙線中性子起因のソフトエラーが全く発生しない。
【０１４８】
（２）半導体デバイスの臨界電荷量が、図２において、宇宙線中性子起因のソフトエラーの主因となるイオン種が重イオンからアルファ粒子へ入れ替わる点に対応する第１変曲点１００５での収集電荷量以上となるように半導体デバイスの構造を設計すれば、宇宙線中性子起因のソフトエラー率が変化がなだらかとなる。つまり、宇宙線中性子起因のソフトエラー率が極端に悪化するのを防止できる。
【０１４９】
（３）図１０に示すように、半導体デバイスのウエルの厚み（ウエル底部と蓄積ノード下面との間隔）が０．５ミクロン程度以下となるように、つまり、電荷を収集し得る最大深さの２倍以下となるように、半導体デバイスの構造を設計すれば、ウエル厚みを薄くすればするほど、宇宙線中性子起因のソフトエラー率を低減すすることができる。
【０１５０】
（４）図１２に示すように、２次イオンが半導体デバイスの鋭敏領域に入射した場合に当該２次イオンの飛跡に沿って発生する電荷の電荷密度を３ｆＣ／μｍ以上として、この電荷密度に対して十分なエラー耐性を持つように半導体デバイスの構造を設計すれば、軽〜重イオンに至る略全ての２次イオンに対するハードエラー対策を施すことができる。
【０１５１】
（５）図１５に示すような、蓄積ノードに収集される平均電荷量とエラー発生点の核反応発生位置からの距離との関係を示す関係データにおいて、半導体デバイスの臨界電荷量に対応するエラー発生点の核反応発生位置からの距離に応じた同一ワード内ビット間隔となるように、半導体デバイスの構造を設計すれば、マルチビットエラー対策を施すことができる。
【０１５２】
【発明の効果】
以上説明したように、本発明によれば、半導体デバイスの設計への系統的なフィードバックが可能となるように、宇宙線中性子に起因する半導体デバイスのエラー耐性（信頼性）の評価を支援することができる。また、このエラー耐性の評価を用いることで、半導体デバイスの宇宙線中性子起因のエラー耐性を確保しつつ、過剰なコストやマンパワーの投入を伴わない半導体デバイスを提供できる。
【図面の簡単な説明】
【図１】図１は、半導体デバイス（５１２ｋＳＲＡＭ）における動作電圧とソフトエラー率との関係を示す図である。
【図２】図２は、宇宙線中性子に起因する半導体デバイスのソフトエラー率の臨界電荷量依存特性を示す図である。
【図３】図３は、宇宙線中性子に起因する半導体デバイスのソフトエラーの主因となる各種の２次イオンについて、微分断面積と蓄積ノードの収集電荷量との関係を示す図である。
【図４】図４は、宇宙線中性子に起因する様々なサイズの半導体デバイスのソフトエラー率の臨界電荷量依存特性を示す図である。
【図５】図５は、半導体デバイスのサイズと蓄積ノードの最大収集電荷量との関係を示す図である。
【図６】図６は、半導体デバイス（６４ＭｂＤＲＡＭ）のサイズ（Ｚ方向の１次元、ＸＹ方向の２次元、ＸＹＺ方向の３次元）を縮小した場合におけるビット当たりのソフトエラー率を示す図である。
【図７】図７は、本発明の第１実施形態が適用された半導体デバイス評価支援装置の概略構成図である。
【図８】図８は、図７に示す半導体デバイス評価支援装置のハードウエア構成例を示す図である。
【図９】図９は、図７に示す半導体デバイス評価支援装置の動作を説明するためのフロー図である。
【図１０】図１０は、半導体デバイスのウエルの厚みとソフトエラー率との関係を示す図である。
【図１１】図１１は、半導体デバイスの蓄積ノードの厚みとソフトエラー率との関係を示す図である。
【図１２】図１２は、２次イオンが半導体デバイスの鋭敏領域（蓄積ノードと蓄積ノードを囲む空乏層とを合わせた流域）に入射した場合に、当該２次イオンの飛跡に沿って発生する電荷の電荷密度のヒストグラムを、２次イオンの元素別および合計について示した図である。
【図１３】図１３は、本発明の第２実施形態が適用された半導体デバイス評価支援装置の概略構成図である。
【図１４】図１４は、図１３に示す半導体デバイス評価支援装置の動作を説明するためのフロー図である。
【図１５】図１５は、東京海面での宇宙線中性子スペクトルに対するエラー発生点の核反応発生位置からの距離と蓄積ノードに収集される平均電荷量との関係を示す図である。
【図１６】図１６は、本発明の第３実施形態が適用された半導体デバイス評価支援装置の概略構成図である。
【図１７】図１７は、図１６に示す半導体デバイス評価支援装置の動作を説明するためのフロー図である。
【図１８】図１８は、宇宙線中性子起因のソフトエラーの原理を概念的に説明するための図である。
【図１９】図１９は、宇宙線中性子に起因するラッチアップの原理を概念的に説明するための図である。
【図２０】図２０（ａ）は、宇宙線中性子に起因するゲートラプチャーの原理を概念的に説明するための図であり、図２０（ｂ）は、宇宙線中性子に起因するバーンアップの原理を概念的に説明するための図である。
【符号の説明】
１００…演算部、１０１…シミュレーション部、１０１ａ…シミュレーション部、１０２…評価部、１０２ａ…評価部、１０２ｂ…評価部、１２０…記憶部、１２１…構造設計情報記憶部、１２２…評価基準情報記憶部、１２３…収集電荷量記憶部、１２４…臨界電荷量記憶部、１２５…２次イオン条件記憶部、１２６…結果情報記憶部、１２７…臨界電荷密度記憶部、１２８…エラー地点距離・収集電荷量関係データ記憶部、１４０…入出力部、１４１…入力部、１４２…出力部
【図１】
2004251813.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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