(57)【要約】【課題】１次巻線に一対の２次巻線がトランス結合した電源モジュールに関し、２次巻線を含むパターン抵抗を小さくする。【解決手段】１次巻線（３０）にトランス（Ｔ）結合する一対の２次巻線（４０、５０）を両方向に引出し、且つ別の層（Ｌ２，Ｌ３）に設け、出力パターン膜（４６，５６）を、第２、第３の層（Ｌ２，Ｌ３）の両側に配置したため、パターン膜を太くできる。これにより、出力電流を大きくしても、従来に比し、電力損失が半分となり、電力効率を向上できる。しかも、インダクタンスの減少により、スイッチングノイズも低減できる。更に、モジュールのサイズを大型化せずに実現できる。【選択図】図１
2004304906.tif 000002
【特許請求の範囲】
【請求項１】
１次巻線と２次巻線とをトランスで結合した電源モジュールにおいて、
前記１次巻線と前記トランスと１次側回路と２次側回路とを搭載した部品実装層と、
第１の前記２次巻線を一方向に引き出したパターンを形成した第１の内層と、
第２の前記２次巻線を他方向に引き出したパターンを形成した第２の内層とを有し、
前記第１の内層に、前記第２の２次巻線の出力パターン膜を形成し、前記第２の内層に、前記第１の２次巻線の出力パターン膜を形成した
ことを特徴とする電源モジュール。
【請求項２】
前記第１及び第２の２次巻線のための一対のグランド膜を形成した第３の内層を更に有する
ことを特徴とする請求項１の電源モジュール。
【請求項３】
前記部品搭載層に、前記第１の２次巻線の２次側回路と、前記第２の２次巻線の２次側回路を、前記トランスの両側に配置した
ことを特徴とする請求項１の電源モジュール。
【請求項４】
前記部品搭載層は、
前記第１の２次巻線の２次側回路の整流回路と、前記第２の２次巻線の２次側回路の整流回路を、前記トランスの両側に配置した第１の部品搭載層と、
前記第１の２次巻線の２次側回路の平滑回路と、前記第２の２次巻線の２次側回路の平滑回路を、前記トランスの両側に配置した第２の部品搭載層とを有する
ことを特徴とする請求項３の電源モジュール。
【請求項５】
前記部品搭載層の前記２次側回路と、前記第１の内層の前記第１の２次巻線と出力パターン膜と、前記第２の内層の前記第２の２次巻線と出力パターン膜と、前記第３の内層の前記一対のグランド膜とを、ビア接続した
ことを特徴とする請求項２の電源モジュール。
【請求項６】
１次巻線と２次巻線とをトランスで結合した電源モジュールと、前記電源モジュールに電力を供給され動作する電子デバイスとを有する電子装置において、
前記電源モジュールは、
前記１次巻線と前記トランスと１次側回路と２次側回路とを搭載した部品実装層と、
第１の前記２次巻線を一方向に引き出したパターンを形成した第１の内層と、
第２の前記２次巻線を他方向に引き出したパターンを形成した第２の内層とを有し、
前記第１の内層に、前記第２の２次巻線の出力パターン膜を形成し、前記第２の内層に、前記第１の２次巻線の出力パターン膜を形成した
ことを特徴とする電子装置。
【請求項７】
前記電源モジュールは、前記第１及び第２の２次巻線のための一対のグランド膜を形成した第３の内層を更に有する
ことを特徴とする請求項６の電子装置。
【請求項８】
前記電源モジュールは、前記部品搭載層に、前記第１の２次巻線の２次側回路と、前記第２の２次巻線の２次側回路を、前記トランスの両側に配置した
ことを特徴とする請求項６の電子装置。
【請求項９】
前記電源モジュールの前記部品搭載層は、
前記第１の２次巻線の２次側回路の整流回路と、前記第２の２次巻線の２次側回路の整流回路を、前記トランスの両側に配置した第１の部品搭載層と、
前記第１の２次巻線の２次側回路の平滑回路と、前記第２の２次巻線の２次側回路の平滑回路を、前記トランスの両側に配置した第２の部品搭載層とを有する
ことを特徴とする請求項８の電子装置。
【請求項１０】
前記電源モジュールは、前記部品搭載層の前記２次側回路と、前記第１の内層の前記第１の２次巻線と出力パターン膜と、前記第２の内層の前記第２の２次巻線と出力パターン膜と、前記第３の内層の前記一対のグランド膜とを、ビア接続した
ことを特徴とする請求項７の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、分散型電源システム用のオンボード型電源モジュール及び電子装置に関し、特に、電源効率を向上するための電源モジュール及び電子装置に関する。
【０００２】
【従来の技術】
近年の情報処理装置等の電子装置の複雑化に伴い、電子装置の信頼性の向上が要求されている。このような電子装置の信頼性向上には、分散型構成が好適である。このため、電子装置の電源にも、分散型構成が要求される。例えば、サーバーシステムやストレージシステムには、分散型電源システムが利用されている。このような分散型電源システムでは、サーバーやストレージ装置の電子装置搭載ボードに、オンボードできる小型の電源モジュールが望まれる。
【０００３】
図９は、周知のトランス結合型スイッチング電源回路の構成図である。トランスＴのコアに一次巻線１００と、２つの二次巻線１１０、１２０が巻きつけられ、１次側と２次側とがトランス結合する。一次側には、一次巻線１００に流れる電流を制御する１次側回路であるＦＥＴ１０２と、スイッチング制御回路１０４が設けられる。
【０００４】
一方、２次側は、各々二次巻線１１０、１２０に流れる電流を整流する整流回路を構成する一対のＦＥＴ１１４，１１６，１２４，１２６と、スイッチング制御回路１１２、１２２と、平滑回路を構成するチョークコイルＬ１，Ｌ３と、コンデンサＣ１，Ｃ２とが設けられる。
【０００５】
このスイッチング電源は、周知のように、２次側の出力の整流動作を行い及び過電圧、過電流を保護するように、スイッチング制御回路１１２、１２２が、ＦＥＴ１１４，１１６，１２４，１２６をスイッチングし、且つ１次側の過電流を保護するように、スイッチング制御回路１０４がＦＥＴ１０２を制御する。
【０００６】
このように、２次側の電流を多く必要とする場合には、２次側回路を２つ設ける、所謂、倍電流構成を採用している。
【０００７】
図１０は、従来の電源モジュールの巻線を説明図、図１１は、従来の電源モジュールの分解構成図である。図１０及び図１１に示すように、電源モジュールを小型化する場合、例えば、カードサイズ、部品配列上の制限がある。電源モジュールは、Ｌ１〜Ｌ５の５層の構成を有する。
【０００８】
表面層Ｌ１と裏面層Ｌ５とは、部品実装層であり、内層Ｌ２〜Ｌ４は、パターンを形成する層である。表面層Ｌ１には、トランスＴと一次巻線１００と１次側回路１０２、１０４の一部と、２次側回路のＦＥＴ１１４，１１６，１２４，１２６と、２次側スイッチング制御回路１１２、１２２の一部と、一方の入力端子１５０、一方の出力端子１６０が設けられる。
【０００９】
裏面層Ｌ５には、トランスＴと一次巻線１００と、１次側回路１０２、１０４の他部と、２次側回路のチョークコイルＬ１，Ｌ３、コンデンサＣと、２次側スイッチング制御回路１１２、１２２の他部と、他方の入力端子１５２、他方の出力端子１６２が設けられる。
【００１０】
第１の内層Ｌ２には、２つの２次巻線１１０、１２０と、１次側回路１０２、１０４の配線領域１３２と、２次側スイッチング制御回路１１２、１２２の配線領域１３０が設けられる。第２の内層Ｌ３には、一対の出力パターン膜Ｐ１，Ｐ３と、１次側回路１０２、１０４の配線領域１３６と、２次側スイッチング制御回路１１２、１２２の配線領域１３４が設けられる。第３の内層Ｌ４には、一対のグランド膜Ｇ１，Ｇ３と、１次側回路１０２、１０４の配線領域１３８と、２次側スイッチング制御回路１１２、１２２の配線領域１４０が設けられる。
【００１１】
従って、図１０に示すように、一次巻線１００、トランスＴ，一対の２次巻線１１０、１２０の順で、モジュールの左から右に配置される。これに伴い、１次側回路１０２、１０４、２次側回路１１４、１１６、１２４、１２６、Ｌ１，Ｌ３及び出力パターン膜Ｐ１，Ｐ３、グランド膜Ｇ１，Ｇ３が設けられていた。
【００１２】
即ち、一対の２次巻線１１０、１２０は、同一方向に引き出され、各層間で、図９の２次側回路の各点ｐ１，ｕ１，ｑ１，ｓ１，ｔ１，ｐ２，ｕ２，ｑ２，ｓ２，ｔ２の接続をビアで行えるように、２次側回路１１４、１１６、１２４、１２６、Ｌ１，Ｌ３及び出力パターン膜Ｐ１，Ｐ３、グランド膜Ｇ１，Ｇ３を配置していた。
【００１３】
【発明が解決しようとする課題】
近年、このような電源モジュールにより、電力の供給を受ける負荷が、大電流を要求している。例えば、高速のＣＰＵでは、低速のＣＰＵより、大きな電流が必要となる。このように、大電流を出力する場合には、電源モジュールのパターンによる抵抗値やインダクタンスが無視できなくなり、電力損失が大きくなり、且つノイズも生じ易い。
【００１４】
前述の従来の電源モジュールのレイアウトでは、図１０に示したように、一対の２次巻線１１０，１２０を片方向に引き出すため、図１１に示すように、２次巻線１１０，１２０の断面積Ｓを大きくとれない。又、片方向に引き出すため、トランスＴの片側に２次側の整流回路、平滑回路を一対実装する必要があるため、これらとのビア接続のためには、２次巻線１１０，１２０の長さｌを長くとる必要がある。
【００１５】
２次巻線の抵抗ｒは、ｒ＝ρ・ｌ／Ｓで定義されるから、２次巻線の抵抗値を小さくできない。又、片方向に引き出すため、トランスＴの片側に、一対の出力パターン膜と、グランド膜を配置する必要があるため、出力パターン膜、グランド膜の太くとれない。このため、出力抵抗を小さくすることが困難である。
【００１６】
このため、大電流を出力する場合には、電力損失が大きくなり、電源効率が低下する。しかも、２次巻線のパターン長が長くなるため、その分、インダクタンスＬが大きくなる。スイッチング電源では、チョークコイルやトランスによる急峻な電流変化（ｄｉ／ｄｔ）が生じるため、ノイズは、Ｌ・ｄｉ／ｄｔで規定されるから、電流を大きくすると、発生ノイズが無視できなくなり、スイッチングノイズが大きくなる。
【００１７】
当然、電源モジュールのサイズを大きくすれば、パターン層Ｌ２，Ｌ３，Ｌ４に配置された各パターンを、抵抗値やインダクタンスを小さくすることができるが、これでは、電源モジュールのサイズが大きくなってしまい、小型化が要求される装置には不向きである。
【００１８】
従って、本発明の目的は、限られたサイズの範囲の大きさで、電源効率を向上するための電源モジュール及び電子装置を提供することにある。
【００１９】
又、本発明の他の目的は、出力電流を大きくしても、電力損失が大きくなることを防止するための電源モジュール及び電子装置を提供することにある。
【００２０】
更に、本発明の他の目的は、出力電流を大きくしても、スイッチングノイズの増大を防止するための電源モジュール及び電子装置を提供することにある。
【００２１】
【課題を解決するための手段】
この目的の達成のため、本発明の電源モジュール及び電子装置は、１次巻線と２次巻線とをトランスで結合した電源モジュールを有し、この電源モジュールは、前記１次巻線と前記トランスと１次側回路と２次側回路とを搭載した部品実装層と、第１の前記２次巻線を一方向に引き出したパターンを形成した第１の内層と、第２の前記２次巻線を他方向に引き出したパターンを形成した第２の内層とを有し、前記第１の内層に、前記第２の２次巻線の出力パターン膜を形成し、前記第２の内層に、前記第１の２次巻線の出力パターン膜を形成した。
【００２２】
本発明では、一対の２次巻線を両方向に引き出し、且つ別の層に設けたため、２次巻線を太く、且つ短いパターンで構成でき、しかも、この両方向引出しのため、出力パターン膜の配置位置を、第２、第３の層の両側にとれるため、パターン膜を太くできる。
【００２３】
これにより、出力電流を大きくしても、従来に比し、電力損失が半分となり、電力効率を向上できる。しかも、インダクタンスの減少により、スイッチングノイズも低減できる。更に、モジュールのサイズを大型化せずに実現できる。
【００２４】
本発明では、好ましくは、前記第１及び第２の２次巻線のための一対のグランド膜を形成した第３の内層を更に有する。これにより、グランド膜も太くできるため、一層、パターン抵抗を小さくできる。
【００２５】
又、本発明では、好ましくは、前記部品搭載層に、前記第１の２次巻線の２次側回路と、前記第２の２次巻線の２次側回路を、前記トランスの両側に配置することにより、ビア接続により、各２次巻線との接続が可能となり、小型の電源モジュールを構成できる。
【００２６】
又、本発明では、好ましくは、前記部品搭載層は、前記第１の２次巻線の２次側回路の整流回路と、前記第２の２次巻線の２次側回路の整流回路を、前記トランスの両側に配置した第１の部品搭載層と、前記第１の２次巻線の２次側回路の平滑回路と、前記第２の２次巻線の２次側回路の平滑回路を、前記トランスの両側に配置した第２の部品搭載層とを有する。
【００２７】
このため、ビア接続により、各２次巻線との接続が可能となり、小型で、パターン長の短い電源モジュールを構成できる。
【００２８】
又、本発明では、好ましくは、前記部品搭載層の前記２次側回路と、前記第１の内層の前記第１の２次巻線と出力パターン膜と、前記第２の内層の前記第２の２次巻線と出力パターン膜と、前記第３の内層の前記一対のグランド膜とを、ビア接続した。これにより、パターン長が短く、小型な電源モジュールを実現できる。
【００２９】
更に、本発明では、好ましくは、前記部品搭載層に設けられた前記２次側回路の整流回路は、スイッチング素子と、スイッチング制御回路とで構成されたことにより、スイッチング電源のスイッチングノイズを低減できる。
【００３０】
更に、本発明では、好ましくは、前記１次巻線に接続する入力端子と、前記出力パターン膜に接続する出力端子を更に有することにより、容易にプリント基板に接続できる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を、電源モジュール、電子装置、他の実施の形態の順で説明する。
【００３２】
［電源モジュール］
図１は、本発明の一実施の形態の電源モジュールの各層の構成図、図２は、本発明の一実施の形態の電源モジュールの断面図、図３は、図１の２次巻線パターンの説明図、図４は、図２のトランス部の断面図、図５は、図１の１次巻線と２次巻線との関係図、図６は、図１の電源モジュールの回路図である。
【００３３】
図１の配置構成を説明する前に、図１の構成の電源モジュールの回路構成を、図６で説明する。図６も、図９と同様のトランス結合型スイッチング電源回路の構成図である。トランスＴのコアに一次巻線３０と、２つの二次巻線４０、５０が巻きつけられ、１次側と２次側とがトランス結合する。一次側には、一次巻線３０に流れる電流を制御する１次側回路であるＦＥＴ３２と、スイッチング制御回路３４が設けられる。
【００３４】
一方、２次側は、各々二次巻線４０、５０に流れる電流を整流する整流回路を構成する一対のＦＥＴ４２，４４，５２，５４と、スイッチング制御回路７０と、平滑回路を構成するチョークコイルＬ１，Ｌ２と、コンデンサＣ１，Ｃ２とが設けられる。
【００３５】
このスイッチング電源回路は、周知のように、２次側の出力の整流動作を行い及び過電圧、過電流を保護するように、スイッチング制御回路７０が、出力電圧を監視し、ＦＥＴ４２，４４，５２，５４をスイッチングし、且つ１次側の過電流を保護するように、スイッチング制御回路３４がＦＥＴ２２を制御する。
【００３６】
このように、２次側の電流を多く必要とする場合には、２次側回路を２つ設ける、所謂、倍電流構成を採用している。
【００３７】
ここで、前述の内層のパターンによる抵抗、インダクタンス成分を、図６に示すと、ｒａ、Ｌａが、２次巻線４０、５０の抵抗、インダクタンスであり、Ｌｃ，ｒｃが、出力パターン膜のインダクタンス、抵抗であり、Ｌｇ，ｒｇが、グランド膜のインダクタンス、抵抗である。
【００３８】
図２の電源モジュール１０の断面図に示すように、電源モジュール１０は、Ｌ１〜Ｌ５の５層の構成を有する。表面層Ｌ１と裏面層Ｌ５とは、部品実装層であり、内層Ｌ２〜Ｌ４は、パターンを形成する層である。
【００３９】
図１に示すように、表面層Ｌ１には、トランスＴと一次巻線３０と１次側回路３２、３４の一部と、２次側回路のＦＥＴ４２，４４，５２，５４と、２次側スイッチング制御回路７０の一部と、一方の入力端子６０、一方の出力端子６４が設けられる。
【００４０】
裏面層Ｌ５には、トランスＴと一次巻線３０と、１次側回路３２、３４の他部と、２次側回路のチョークコイルＬ１，Ｌ３、一対のコンデンサＣと、２次側スイッチング制御回路７０の他部と、他方の入力端子６２、他方の出力端子６６が設けられる。
【００４１】
第１の内層Ｌ２には、本発明では、一方向に引き出された第１の２次巻線のパターン４０が設けられ、且つ第２の出力パターン膜５６が、その左方に設けられる。更に、１次側回路３２、３４の配線領域８２と、２次側スイッチング制御回路７０の配線領域８０が設けられる。
【００４２】
第２の内層Ｌ３には、本発明では、他方向に引き出された第２の２次巻線のパターン５０が設けられ、且つ第１の出力パターン膜４６が、その右方に設けられる。更に、１次側回路３２、３４の配線領域８６と、２次側スイッチング制御回路７０の配線領域８４が設けられる。
【００４３】
第３の内層Ｌ４には、一対のグランド膜４８、５８と、１次側回路３２、３４の配線領域８８と、２次側スイッチング制御回路７０の配線領域９０が設けられる。
【００４４】
従って、図４に示すように、トランスＴ内に、一次巻線３０、第１の２次巻線４０、第２の２次巻線５０、グランド層Ｌ４，一次巻線３０の順で、各層が構成される。即ち、一対の２次巻線４０、５０は、別の層Ｌ２，Ｌ３に設けられ、且つ、図３に示すように、一対の２次巻線４０、５０は、互いに反対方向に引き出される。
【００４５】
これに伴い、１次側回路３２、３４、２次側回路４２、４４、５２、５４、Ｌ１，Ｌ２が配置され、且つ第２の２次巻線５０の出力パターン膜５６は、第１の２次巻線４０を設けた第１の層Ｌ２に、第１の２次巻線４０の出力パターン膜４６は、第２の２次巻線５０を設けた第２の層Ｌ３に設けられる。この位置に対応して、第３の内層Ｌ４に、グランド膜４８、５８が設けられる。
【００４６】
即ち、一対の２次巻線４０、５０は、互いに逆に引き出され、各層間で、図１の２次側回路の各点ｐ１，ｕ１，ｑ１，ｓ１，ｔ１，ｐ２，ｕ２，ｑ２，ｓ２，ｔ２の接続をビアで行えるように、２次側回路の整流回路４２、４４と、整流回路５２、５４は、トランスＴの両側に設けられ、平滑回路Ｌ１，Ｌ２，Ｃも、トランスの両側に設けられる。
【００４７】
本発明では、一対の２次巻線４０、５０を異なる層Ｌ２，Ｌ３に別けて配置した。このため、２次巻線４０、５０の専有面積を、図の上下方向に大きくとれる。即ち、図３に示すように、断面積Ｓが大きく、パターン長ｌが短い２次巻線のパターンを形成できる。
【００４８】
前述のように、パターン抵抗値ｒ＝ρ・ｌ／Ｓのため、パターン抵抗値を小さくできる。しかも、パターンのインダクタンスＬも、パターン長ｌに比例するため、インダクタンスを小さくできる。
【００４９】
このように構成すると、出力パターン膜を設ける専用層がなくなるが、本発明では、２次巻線４０、５０の引き出し方向を互いに逆にすることにより、第２の２次巻線５０の出力パターン膜５６は、第１の２次巻線４０を設けた第１の層Ｌ２に、第１の２次巻線４０の出力パターン膜４６は、第２の２次巻線５０を設けた第２の層Ｌ３に設けている。
【００５０】
この出力パターン膜も、異なる層に設けたため、パターン幅（断面積Ｓ）を太くとれる。このため、同様に、パターン抵抗値ｒ＝ρ・ｌ／Ｓのため、パターン抵抗値を小さくできる。
【００５１】
同様に、グランド膜４８、５８も、第３の層Ｌ４の左右領域に配置できるため、パターン幅（断面積Ｓ）を太くとれる。このため、同様に、パターン抵抗値ｒ＝ρ・ｌ／Ｓのため、パターン抵抗値を小さくできる。
【００５２】
例えば、図９の従来構成に比し、各層のパターン幅が太くなるため、パターン抵抗ｒａ，ｒｃ，ｒｇは、半分となり、電力損失を半分にできる。同様に、２次巻線４０、５０のインダクタンスが小さくなり、スイッチングノイズを低減できる。
【００５３】
即ち、従来技術では、図１０に示すように、一対の２次巻線を片方向に引き出し、且つ同一層に設けていたため、２次巻線が細く、且つ長いパターンであり、しかも、この片方向引出しのため、出力パターン膜とグランド膜の配置位置が、第２、第３の層の片側しかとれないため、パターン膜を太くできなかった。
【００５４】
本発明では、図１及び図５に示すように、一対の２次巻線を両方向に引き出し、且つ別の層に設けたため、２次巻線を太く、且つ短いパターンで構成でき、しかも、この両方向引出しのため、出力パターン膜とグランド膜の配置位置を、第２、第３の層の両側にとれるため、パターン膜を太くできる。
【００５５】
これにより、出力電流を大きくしても、従来に比し、電力損失が半分となり、電力効率を向上できる。しかも、インダクタンスの減少により、スイッチングノイズも低減できる。更に、モジュールのサイズを大型化せずに実現できる。
【００５６】
［電子装置］
図７は、本発明の電源モジュールを搭載した電子機器ボードの構成図、図８は、図７の電子機器ボードを収容する電子装置の構成図である。
【００５７】
図７に示すように、ＣＰＵボード２０のプリント基板２１に、ＣＰＵ等のＬＳＩ２２が多数搭載される。このボード２１に、電源コネクタ１を設け、図１乃至図６で説明した電源モジュール１０を接続する。この例では、大電流を要求する高速ＣＰＵを搭載しているため、複数（３つ）の電源モジュール１０を搭載している。
【００５８】
図８に示すように、ラック２５に、このＣＰＵボード２０を縦に、必要数併設し、サーバーを構成する。このように、この電源モジュール１０は、小型であり、分散電源に使用できる。しかも、前述のように、電力効率が向上するため、大電流を必要とする高速ＣＰＵを搭載した電子装置の電力消費を低減できる。
【００５９】
［他の実施の形態］
前述の実施の形態では、図６のような２つの２次巻線を設け、出力を１つとしたが、出力を２つとしても良い。同様に、モジュールの層を増加することにより、２次巻線の数を３つ以上に増加できる。
【００６０】
以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
【００６１】
（付記１）１次巻線と２次巻線とをトランスで結合した電源モジュールにおいて、前記１次巻線と前記トランスと１次側回路と２次側回路とを搭載した部品実装層と、第１の前記２次巻線を一方向に引き出したパターンを形成した第１の内層と、第２の前記２次巻線を他方向に引き出したパターンを形成した第２の内層とを有し、前記第１の内層に、前記第２の２次巻線の出力パターン膜を形成し、前記第２の内層に、前記第１の２次巻線の出力パターン膜を形成したことを特徴とする電源モジュール。
【００６２】
（付記２）前記第１及び第２の２次巻線のための一対のグランド膜を形成した第３の内層を更に有することを特徴とする付記１の電源モジュール。
【００６３】
（付記３）前記部品搭載層に、前記第１の２次巻線の２次側回路と、前記第２の２次巻線の２次側回路を、前記トランスの両側に配置したことを特徴とする付記１の電源モジュール。
【００６４】
（付記４）前記部品搭載層は、前記第１の２次巻線の２次側回路の整流回路と、前記第２の２次巻線の２次側回路の整流回路を、前記トランスの両側に配置した第１の部品搭載層と、前記第１の２次巻線の２次側回路の平滑回路と、前記第２の２次巻線の２次側回路の平滑回路を、前記トランスの両側に配置した第２の部品搭載層とを有することを特徴とする付記３の電源モジュール。
【００６５】
（付記５）前記部品搭載層の前記２次側回路と、前記第１の内層の前記第１の２次巻線と出力パターン膜と、前記第２の内層の前記第２の２次巻線と出力パターン膜と、前記第３の内層の前記一対のグランド膜とを、ビア接続したことを特徴とする付記２の電源モジュール。
【００６６】
（付記６）前記部品搭載層に設けられた前記２次側回路の整流回路は、スイッチング素子と、スイッチング制御回路とで構成されたことを特徴とする付記１の電源モジュール。
【００６７】
（付記７）前記１次巻線に接続する入力端子と、前記出力パターン膜に接続する出力端子を更に有することを特徴とする付記１の電源モジュール。
【００６８】
（付記８）１次巻線と２次巻線とをトランスで結合した電源モジュールと、前記電源モジュールに電力を供給され動作する電子デバイスとを有する電子装置において、前記電源モジュールは、前記１次巻線と前記トランスと１次側回路と２次側回路とを搭載した部品実装層と、第１の前記２次巻線を一方向に引き出したパターンを形成した第１の内層と、第２の前記２次巻線を他方向に引き出したパターンを形成した第２の内層とを有し、前記第１の内層に、前記第２の２次巻線の出力パターン膜を形成し、前記第２の内層に、前記第１の２次巻線の出力パターン膜を形成したことを特徴とする電子装置。
【００６９】
（付記９）前記電源モジュールは、前記第１及び第２の２次巻線のための一対のグランド膜を形成した第３の内層を更に有することを特徴とする付記８の電子装置。
【００７０】
（付記１０）前記電源モジュールは、前記部品搭載層に、前記第１の２次巻線の２次側回路と、前記第２の２次巻線の２次側回路を、前記トランスの両側に配置したことを特徴とする付記８の電子装置。
【００７１】
（付記１１）前記電源モジュールの前記部品搭載層は、前記第１の２次巻線の２次側回路の整流回路と、前記第２の２次巻線の２次側回路の整流回路を、前記トランスの両側に配置した第１の部品搭載層と、前記第１の２次巻線の２次側回路の平滑回路と、前記第２の２次巻線の２次側回路の平滑回路を、前記トランスの両側に配置した第２の部品搭載層とを有することを特徴とする付記１０の電子装置。
【００７２】
（付記１２）前記電源モジュールは、前記部品搭載層の前記２次側回路と、前記第１の内層の前記第１の２次巻線と出力パターン膜と、前記第２の内層の前記第２の２次巻線と出力パターン膜と、前記第３の内層の前記一対のグランド膜とを、ビア接続したことを特徴とする付記９の電子装置。
【００７３】
（付記１３）前記電源モジュールの前記部品搭載層に設けられた前記２次側回路の整流回路は、スイッチング素子と、スイッチング制御回路とで構成されたことを特徴とする付記８の電子装置。
【００７４】
（付記１４）前記電源モジュールは、前記１次巻線に接続する入力端子と、前記出力パターン膜に接続する出力端子を更に有することを特徴とする付記８の電子装置。
【００７５】
（付記１５）前記電子デバイスを搭載する基板に、前記電源モジュールを前記基板に接続するためのコネクタを設けたことを特徴とする付記８の電子装置。
【００７６】
【発明の効果】
このように、本発明では、１次巻線とトランス結合する一対の２次巻線を両方向に引き出し、且つ別の層に設けたため、２次巻線を太く、且つ短いパターンで構成でき、しかも、この両方向引出しのため、出力パターン膜の配置位置を、第２、第３の層の両側にとれるため、パターン膜を太くできる。
【００７７】
これにより、出力電流を大きくしても、従来に比し、電力損失が半分となり、電力効率を向上できる。しかも、インダクタンスの減少により、スイッチングノイズも低減できる。更に、モジュールのサイズを大型化せずに実現できる。
【００７８】
又、これを搭載した電子装置の電力消費を低減できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の電源モジュールの分解構成図である。
【図２】本発明の一実施の形態の電源モジュールの断面図である。
【図３】図１の２次巻線パターンの説明図である。
【図４】図１のトランス及び１次巻線、２次巻線の断面図である。
【図５】図１の１次巻線と２次巻線との関係図である。
【図６】図１の電源回路の回路図である。
【図７】図１の電源モジュールを搭載したＣＰＵボードの構成図である。
【図８】図７のＣＰＵボードを収容した電子装置の構成図である。
【図９】従来の電源回路の回路図である。
【図１０】従来の１次巻線と２次巻線の関係図である。
【図１１】従来の電源モジュールの分解構成図である。
【符号の説明】
１  コネクタ
１０  電源モジュール
２０  ＣＰＵボード
２１  基板
２２  ＬＳＩ
３０  １次巻線
３２、３４  １次側回路
４０、５０  ２次巻線
４２、４４、５２、５４  整流回路（ＦＥＴ）
４６，５６  出力パターン膜
４８、５８  グランド膜
Ｌ１，Ｌ２  平滑回路（チョークコイル）
Ｃ  平滑回路（コンデンサ）
Ｔ  トランス
ＴＣ  トランスコア
Ｌ１，Ｌ５  部品搭載層
Ｌ２，Ｌ３，Ｌ４  内層（パターン形成層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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