(57)【要約】      （修正有）【課題】ＢＩＳＴ回路の自己試験機能を充実させるとともに、チップサイズの縮小あるいは外部ピン数の削減を図り得る半導体装置を提供する。【解決手段】チップにＢＩＳＴ回路を搭載し、ＢＩＳＴ回路による判定結果を外部ピンに出力する判定結果出力回路を備え、判定結果出力回路には、ＢＩＳＴ回路の正常動作を示す確認信号を生成して外部ピンに出力する確認信号生成部を備えた。判定結果出力回路を備えたＢＩＳＴ回路による動作試験では、ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＨレベルに立ち上がって、ＢＩＳＴ回路による動作試験が開始されると、その開始に先立ってパルス信号ｆｌｇｚがスタートフラグＳＦとして外部ピンから出力される。また、全てのアドレス信号の出力が終了すると、前記パルス信号ｆｌｇｚがエンドフラグＳＦとして外部ピンからに出力される。【選択図】        図３
2004251730.tif 000002
【特許請求の範囲】
【請求項１】
ＢＩＳＴ回路による被テスト回路の動作試験時に、判定結果と、前記ＢＩＳＴ回路の動作を確認可能とする確認信号とを同一の外部ピンに順次出力することを特徴とする半導体装置の動作試験方法。
【請求項２】
前記ＢＩＳＴ回路による動作試験の開始時に、前記確認信号としてスタートフラグを前記判定結果に先立って該判定結果を出力する外部ピンから出力することを特徴とする請求項１記載の半導体装置の動作試験方法。
【請求項３】
複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うＢＩＳＴ回路を搭載し、前記ＢＩＳＴ回路を搭載したチップには、該ＢＩＳＴ回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記判定結果出力回路には、前記ＢＩＳＴ回路の正常動作を示す確認信号を生成して前記外部ピンに出力する確認信号生成部を備えたことを特徴とする半導体装置。
【請求項４】
前記確認信号生成部は、前記ＢＩＳＴ回路の活性化信号の入力に基づいて、スタートフラグを前記確認信号として生成する論理回路で構成したことを特徴とする請求項３記載の半導体装置。
【請求項５】
ＢＩＳＴ回路による被テスト回路の動作試験時に、クロック信号に基づいて各アドレスから読み出しデータを順次読み出して期待値データとの比較判定を行い、該比較判定結果が出力されるクロックタイミングと、あらかじめ設定されて試験パターンとに基づいて、不良アドレスを検出することを特徴とする半導体装置の動作試験方法。
【請求項６】
複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うＢＩＳＴ回路を搭載し、前記ＢＩＳＴ回路を搭載したチップには、該ＢＩＳＴ回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記判定結果出力回路には、
前記判定結果を出力する第一の出力回路と、
前記判定結果のうち、最初の不一致判定結果をラッチして前記判定結果として出力する第二の出力回路と、
切替え信号に基づいて、前記第一及び第二の出力回路のいずれかの出力信号を選択して前記判定結果として出力する選択回路と
を備えたことを特徴とする半導体装置。
【請求項７】
複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うＢＩＳＴ回路を搭載し、前記ＢＩＳＴ回路を搭載したチップには、該ＢＩＳＴ回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記ＢＩＳＴ回路を搭載したチップには、前記被テスト回路の読み出しデータを圧縮した圧縮データと、期待値データとを比較判定して前記判定結果を出力する比較判定回路を備えたことを特徴とする半導体装置。
【請求項８】
前記判定結果出力回路は、切替え信号に基づいて、複数の前記比較判定回路の判定結果を選択して出力可能としたことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記圧縮データは、被テスト回路の冗長単位の範囲内に位置するメモリセルからの読み出しデータを圧縮して生成することを特徴とする請求項８記載の半導体装置。
【請求項１０】
ＢＩＳＴ回路による被テスト回路の動作試験時に、該ＢＩＳＴ回路が搭載されたチップの隣り合うパッドを相補レベルとする制御信号で動作試験を行うことを特徴とする半導体装置の動作試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路による自己試験機能を備えた半導体装置に関するものである。
【０００２】
近年、携帯用電子機器は益々小型化が要請され、これにともなって携帯用電子機器に搭載される半導体装置の更なる小型化が要請されている。半導体装置の小型化の一手段として、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）やＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）が開発されている。これらの半導体装置では、１つのパッケージ内に多数のチップが内蔵され、各チップを接続する配線は、外部ピンに接続されない場合もある。このような場合には、パッケージング後にパッケージ内の各チップに対し、外部試験装置による動作試験を行うことができない。そこで、パッケージに内蔵される少なくとも１つのチップにＢＩＳＴ回路を搭載し、そのＢＩＳＴ回路により当該チップあるいは同一パッケージ内の他のチップの動作試験を行う必要がある。
【０００３】
【従来の技術】
図１８は、ＢＩＳＴ回路を搭載した半導体装置の一例を示す。パッケージ１内にはチップ２，３が内蔵され、チップ２にはメモリ等の被テスト回路４と、ＢＩＳＴ回路５ａが搭載される。
【０００４】
チップ２のパッド６は、チップ３のパッド７に接続され、外部ピン８はチップ３の他のパッド７に接続される。従って、チップ２のパッド６は外部ピン８には接続されない。
【０００５】
このような半導体装置では、チップ２が外部ピン８に接続されず、外部試験装置による動作試験を行うことができないため、ＢＩＳＴ回路５により動作試験が行われ、その試験結果のみがチップ３を介して外部試験装置に出力される。
【０００６】
また、チップ３にＢＩＳＴ回路５ｂが搭載され、そのＢＩＳＴ回路５ｂでチップ２の被テスト回路４の動作試験を行うこともある。
特許文献１には、被テスト回路から出力される複数の内部出力信号と、ＢＩＳＴ回路から出力される期待値とをそれぞれ比較回路で比較し、その比較結果を圧縮して外部ピンに出力する構成が開示されている。
【０００７】
特許文献２には、被テスト回路がメモリセルアレイで構成され、ＢＩＳＴ回路と、比較回路とがメモリセルアレイのバンク毎に設けられ、各バンクから出力されるテスト出力データと期待値とを各比較回路で比較する構成が開示されている。
【０００８】
特許文献３には、ＢＩＳＴ回路を搭載したＲＡＭにおいて、動作試験時の読み出しデータと期待値とを比較回路で比較し、その読み出しデータと期待値とが不一致である場合には、当該読み出しデータに対応するアドレスを抽出するアドレス抽出手段を備えた構成が開示されている。
【０００９】
特許文献４には、動作試験時に読み出される読み出しデータを圧縮し、その圧縮データと期待値とを比較回路で比較する。そして、圧縮データと期待値とが不一致の場合、いずれの出力端子から出力された読み出しデータが不良であるかを検出する不良位置検出手段が開示されている。
【００１０】
【特許文献１】
特開２００２−１９６０４７
【特許文献２】
特開２００２−１６３８９９
【特許文献３】
特開２０００−２７６８９８
【特許文献４】
特開平６−４５４５１
【００１１】
【発明が解決しようとする課題】
（第一の課題）
特許文献１〜３に開示された半導体装置では、ＢＩＳＴ回路の判定結果をいずれか１つの入出力端子から出力する。すなわち、図１９に示すように、ＢＩＳＴ回路ではＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＨレベルとなると、クロック信号ＣＬＫに基づいてアドレス信号ＡＤＤを生成して被テスト回路であるメモリに出力する。
【００１２】
そして、メモリから各アドレス信号に対応する読み出しデータＲＤが順次読み出され、その読み出しデータＲＤとＢＩＳＴ回路から出力される期待値データＥＸＤとが比較判定回路で比較される。
【００１３】
そして、読み出しデータＲＤと期待値データＥＸＤとが一致している状態では、いずれか１つの入出力端子からＬレベルの判定結果ＤＱ（ＢＩＳＴ）が出力される。
また、図２０に示すように、読み出しデータＲＤと期待値データＥＸＤとの間に不一致Ｅｒが検出されると、その時点でＨレベルの判定結果ＤＱ（ＢＩＳＴ）が出力される。
【００１４】
ところが、このような構成では、判定結果ＤＱ（ＢＩＳＴ）の初期状態はＬレベルであるので、ＢＩＳＴ回路が正常に動作していなくても、判定結果ＤＱ（ＢＩＳＴ）はＬレベルで推移する。
【００１５】
従って、判定結果ＤＱ（ＢＩＳＴ）がＬレベルで推移するとき、ＢＩＳＴ回路が正常に動作しているか否かを確認することができないという問題点がある。
（第二の課題）
特許文献３では、ＢＩＳＴ回路による動作試験時に、読み出しデータと期待値データとの不一致が検出されたとき、対応するアドレスを抽出可能である。しかし、多ビットのアドレスを抽出するためには、アドレス抽出手段を構成する回路素子及び配線数の増大により、チップサイズが増大するという問題点がある。
（第三の課題）
特許文献１では、被テスト回路であるメモリから、アドレス信号に基づいて複数の入出力端子から読み出しデータを同時に読み出して、それぞれ比較判定回路で期待値データと比較する構成である。
【００１６】
すなわち、図２１に示すように、被テスト回路４から読み出しデータＲＤ１〜ＲＤ４が比較判定回路９ａ〜９ｄにそれぞれ入力され、各比較判定回路９ａ〜９ｄにはＢＩＳＴ回路５から期待値データＥＸＤが入力される。そして、各比較判定回路９ａ〜９ｄから出力される判定結果ＲＳ１〜ＲＳ４がＮＡＮＤ回路１０で圧縮されて、外部ピンに出力される。
【００１７】
このような構成では、被テスト回路４から出力される読み出しデータＲＤ１〜ＲＤ４に対応して、比較判定回路９ａ〜９ｄがそれぞれ設けられる。
図２２は比較判定回路９ａ〜９ｄの一例を示す。図２３は、比較判定回路９ａ〜９ｄに入力される読み出しデータＲＤ１〜ＲＤ４及び期待値データＥＸＤと、その入力に基づく判定結果ＲＳ１〜ＲＳ４を示す。
【００１８】
従って、同時に読み出される読み出しデータの数が増えると、比較判定回路の数も増加するため、チップサイズが増大するという問題点がある。
（第四の課題）
特許文献１，４では、被テスト回路の複数の入出力端子から並行して出力される読み出しデータと期待値データとを、それぞれ比較判定回路で比較し、その比較結果を圧縮した判定結果を外部ピンから出力する。また、複数の入出力端子から出力される読み出しデータのうち、いずれの入出力端子から出力される読み出しデータが不良であるかを保持手段で保持し、その保持結果を別の外部ピンから出力する構成が開示されている。
【００１９】
しかし、このような構成では、被テスト回路において、いずれの入出力回路から出力される読み出しデータが不良であるかを検出するために、被テスト回路の入出力端子に対応して保持手段をそれぞれ設ける必要がある。従って、被テスト回路の入出力端子数が増大すると、チップサイズが増大するという問題点がある。
【００２０】
また、保持手段の保持結果を外部ピンから出力するために、外部ピンの数が増えるという問題点がある。
（第五の課題）
特許文献１〜４に開示されたＢＩＳＴ回路は、被テスト回路の動作試験を行うものであり、ＢＩＳＴ回路と被テスト回路とが別チップである場合に、そのチップ間の接続の良否を判定する機能は具備していない。従って、チップ間の接続の良否を判定することができないという問題点がある。
【００２１】
この発明の目的は、ＢＩＳＴ回路の自己試験機能を充実させるとともに、チップサイズの縮小あるいは外部ピン数の削減を図り得る半導体装置を提供することにある。
【００２２】
【課題を解決するための手段】
複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うＢＩＳＴ回路を搭載し、前記ＢＩＳＴ回路を搭載したチップには、該ＢＩＳＴ回路による判定結果を外部ピンに出力する判定結果出力回路を備え、前記判定結果出力回路には、前記ＢＩＳＴ回路の正常動作を示す確認信号を生成して前記外部ピンに出力する確認信号生成部を備えた。
【００２３】
また、判定結果出力回路には、前記判定結果を出力する第一の出力回路と、前記判定結果のうち、最初の不一致判定結果をラッチして前記判定結果として出力する第二の出力回路と、切替え信号に基づいて、前記第一及び第二の出力回路のいずれかの出力信号を選択して前記判定結果として出力する選択回路とを備えた。
【００２４】
また、ＢＩＳＴ回路を搭載したチップには、前記被テスト回路の読み出しデータを圧縮した圧縮データと、期待値データとを比較判定して前記判定結果を出力する比較判定回路を備えた。
【００２５】
【発明の実施の形態】
（第一の実施の形態）
図１は、ＢＩＳＴ回路による動作試験の判定結果を出力する判定結果出力回路を示す。すなわち、ＢＩＳＴ回路から出力される期待値データと、メモリ等の被テスト回路から読み出される読み出しデータとを比較する比較判定回路の判定結果を出力信号ＤＱ（ＢＩＳＴ）として外部ピンに出力する回路である。
【００２６】
カウンタ回路１１は、例えば５段のフリップフロップ回路１２ａ〜１２ｅが直列に接続され、各フリップフロップ回路１２ａ〜１２ｅには、ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがインバータ回路１３ａを介して入力される。ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚは、ＢＩＳＴ回路の動作時にＨレベルとなる信号として入力され、ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＨレベルとなると、各フリップフロップ回路１２ａ〜１２ｅが活性化される。
【００２７】
初段のフリップフロップ回路１２ａにはＢＩＳＴ回路から供給されるクロック信号ＣＬＫが入力される。図２に示すように、各フリップフロップ回路１２ａ〜１２ｅは、入力信号の立下りの度に、立ち上がりと立下りを交互に繰り返す信号を出力することにより、入力信号を２分周する動作を行う。
【００２８】
従って、このカウンタ回路１１は、クロック信号ＣＬＫを１６パルスカウントした後に、終段のフリップフロップ回路１２ｅからＨレベルのカウントアップ信号ｅｎｄｚを出力する。
【００２９】
このカウンタ回路１１のカウント動作は、ＢＩＳＴ回路による動作試験の１サイクル、すなわちアドレス信号の出力開始から全アドレス信号の出力終了までの１サイクルをカウントするものである。従って、実際にはさらに多数段のフリップフロップ回路が直列に接続される。
【００３０】
終段のフリップフロップ回路１２ｅから出力されるカウントアップ信号ｅｎｄｚは、ＮＯＲ回路１４ａに入力され、そのＮＯＲ回路１４ａには前記ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚが入力される。
【００３１】
前記ＮＯＲ回路１４ａの出力信号は、インバータ回路１３ｂに入力され、そのインバータ回路１３ｂの出力信号は、ＮＡＮＤ回路１５に入力されるとともに、奇数段のインバータ回路１３ｃを介してＮＡＮＤ回路１５に入力される。
【００３２】
インバータ回路１３ｃ及びＮＡＮＤ回路１５は、インバータ回路１３ｂの出力信号がＨレベルに立ち上がるとき、インバータ回路１３ｃの動作遅延時間に相当するパルス幅でＨレベルとなるパルス信号を生成するワンショットパルス生成回路として動作する。
【００３３】
前記ＮＡＮＤ回路１５の出力信号は、インバータ回路１３ｄに入力され、そのインバータ回路１３ｄの出力信号ｆｌｇｚはＮＯＲ回路１４ｂに入力される。
前記ＮＯＲ回路１４ｂには、比較判定回路の判定結果ｅｏｕｔｚが入力され、そのＮＯＲ回路１４ｂの出力信号がインバータ回路１３ｅを介して出力信号ＤＱ（ＢＩＳＴ）として出力される。
【００３４】
このように構成された判定結果出力回路では、ＢＩＳＴ回路が動作していない状態、すなわちＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＬレベルの状態では、ＮＯＲ回路１４ａの入力信号がともにＬレベルとなる。
【００３５】
この状態では、インバータ回路１３ｄの出力信号ｆｌｇｚもＬレベルとなり、判定結果ｅｏｕｔｚがＬレベルであれば、出力信号ＤＱ（ＢＩＳＴ）もＬレベルとなる。
この状態から、ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＨレベルに立ち上がると、図２に示すように、ワンショットパルス生成回路によりインバータ回路１３ｄからＨレベルのパルス信号が出力信号ｆｌｇｚとして出力され、その出力信号ｆｌｇｚが出力信号ＤＱ（ＢＩＳＴ）として出力される。
【００３６】
インバータ回路１３ｄの出力信号ｆｌｇｚがＬレベルに復帰した後は、判定結果ｅｏｕｔｚがＮＯＲ回路１４ｂ及びインバータ回路１３ｅを介して出力信号ＤＱ（ＢＩＳＴ）として出力される。
【００３７】
カウンタ回路１１がクロック信号ＣＬＫをカウントアップして、フリップフロップ回路１２ｅの出力信号ｅｎｄｚがＨレベルとなると、この時点ではＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＬレベルとなっているので、インバータ回路１３ｂの出力信号がＬレベルからＨレベルに立ち上がる。
【００３８】
すると、ワンショットパルス生成回路によりインバータ回路１３ｄからＨレベルのパルス信号が出力信号ｆｌｇｚとして出力され、その出力信号ｆｌｇｚが出力信号ＤＱ（ＢＩＳＴ）として出力される。
【００３９】
このような判定結果出力回路を備えたＢＩＳＴ回路による動作試験では、図３に示すように、ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＨレベルに立ち上がって、ＢＩＳＴ回路による動作試験が開始されると、その開始に先立って前記パルス信号ｆｌｇｚがスタートフラグＳＦとして外部ピンから出力される。
【００４０】
また、すべてのアドレス信号の出力が終了すると、前記パルス信号ｆｌｇｚがエンドフラグＥＦとして外部ピンから出力される。
従って、ＢＩＳＴ回路による動作試験時に、読み出しデータＲＤと期待値データＥＸＤとがすべて一致して、比較判定回路による判定結果の出力信号ＤＱ（ＢＩＳＴ）がＬレベルに維持されていても、スタートフラグＳＦ及びエンドフラグＥＦが出力される。
【００４１】
また、図４に示すように、読み出しデータＲＤと期待値データＥＸＤとの不一致Ｅｒが検出されると、その時点で判定結果の出力信号ＤＱ（ＢＩＳＴ）がＨレベルとなる。この場合には、スタートフラグＳＦは出力されるが、エンドフラグＥＦはＨレベルの出力信号ＤＱ（ＢＩＳＴ）によりマスクされた状態となる。
【００４２】
このような動作により、前記カウンタ回路１１及びその後段の論理回路が、ＢＩＳＴ回路の正常動作を示す確認信号を生成する確認信号生成部として機能する。
上記のような判定結果出力回路を備えたＢＩＳＴ回路による動作試験では、次に示す作用効果を得ることができる。
（１）読み出しデータＲＤと期待値データＥＸＤとの比較に基づく判定結果の出力信号ＤＱ（ＢＩＳＴ）が初期状態と同レベルに維持されても、スタートフラグＳＦ及びエンドフラグＥＦが出力されるので、ＢＩＳＴ回路が正常に動作していることを容易に確認することができる。
（２）ＢＩＳＴ回路が正常に動作している否かを、判定結果の出力信号ＤＱ（ＢＩＳＴ）と共通の外部ピンから出力することができる。従って、ＢＩＳＴ回路が正常に動作している否かの判定信号を出力するための外部ピン、あるいはその判定信号を別の外部ピンから出力するための配線を設ける必要はないので、チップサイズの増大を防止することができる。
（第二の実施の形態）
図５は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のスタートフラグＳＦ及びエンドフラグＥＦ等のフラグをＢＩＳＴ回路による動作試験のモード切替え時に出力するようにしたものである。
【００４３】
ＢＩＳＴ回路では、被テスト回路の動作試験時のアドレス選択パターンをあらかじめ複数の試験モードとして備えている。そして、試験モードを設定する設定信号Ｍ１〜Ｍ３をトリガとして、判定結果の出力信号ＤＱ（ＢＩＳＴ）と共通の外部ピンからモード設定フラグＭＦ１〜ＭＦ３を出力する。
【００４４】
モード設定フラグＭＦ１〜ＭＦ３は、第一の実施の形態の判定結果出力回路と同様な構成で生成可能である。
このようなモード設定フラグＭＦ１〜ＭＦ３により、試験モードの切替えが容易に確認可能となる。
（第三の実施の形態）
この実施の形態は、ＢＩＳＴ回路による動作試験時に、読み出しデータＲＤと期待値データＥＸＤとが不一致となったアドレスを検出可能とする機能を備えた判定結果出力回路の構成を示す。
【００４５】
図７は、前記従来例と同様に、読み出しデータＲＤと期待値データＥＸＤとの不一致Ｅｒが検出されると、それ以降の出力信号ＤＱ（ＢＩＳＴ）をＨレベルに維持する動作を示す。図８は、読み出しデータＲＤと期待値データＥＸＤとの不一致Ｅｒが検出される度に、出力信号ＤＱ（ＢＩＳＴ）をＨレベルとすることにより、不良アドレスを検出可能とするものである。
【００４６】
この実施の形態は、図７に示す動作と、図８に示す動作を選択可能とした判定結果出力回路を提供するものであり、その具体的構成を図６に示す。
電源ＶｃｃとグランドＧＮＤとの間には、ＰチャネルＭＯＳトランジスタＴ１，Ｔ２とＮチャネルＭＯＳトランジスタＴ３，Ｔ４が直列に接続される。このトランジスタＴ１〜Ｔ４は出力部を構成する。
【００４７】
前記トランジスタＴ４のゲート及びＮＡＮＤ回路１６ａには、ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚが入力され、前記トランジスタＴ１のゲートにはＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがインバータ回路１７ａを介して入力される。
【００４８】
前記ＮＡＮＤ回路１６ａの出力信号は、前記トランジスタＴ２，Ｔ３のゲートに入力される。そして、トランジスタＴ２，Ｔ３のドレインから出力信号ＤＱ（ＢＩＳＴ）が出力される。
【００４９】
従って、ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＬレベルとなると、トランジスタＴ１，Ｔ４がオフされて出力部は不活性状態となる。このとき、ＮＡＮＤ回路１６ａの出力信号はＨレベルに固定される。
【００５０】
比較判定回路から出力される判定結果ｅｏｕｔｚは、インバータ回路１７ｂを介してＮＡＮＤ回路１６ｂに入力され、そのＮＡＮＤ回路１６ｂの出力信号は前記ＮＡＮＤ回路１６ａに入力されるとともに、インバータ回路１７ｃを介してＮＡＮＤ回路１６ｂに入力される。ＮＡＮＤ回路１６ｂとインバータ回路１７ｃは、インバータ回路１７ｂの出力信号をラッチするラッチ回路として動作する。
【００５１】
また、判定結果ｅｏｕｔｚは転送ゲート１８を介してインバータ回路１７ｄ，１７ｅで構成されるラッチ回路に入力され、そのラッチ回路の出力信号はＮＡＮＤ回路１６ｃに入力される。ＮＡＮＤ回路１６ｃの出力信号は、前記ＮＡＮＤ回路１６ａに入力される。
【００５２】
出力切替え信号ｏｕｔｓｗｚは、前記ＮＡＮＤ回路１６ｃに入力されるとともに、インバータ回路１７ｆを介して前記ＮＡＮＤ回路１６ｂに入力される。また、出力切替え信号ｏｕｔｓｗｚはＡＮＤ回路１９に入力される。
【００５３】
前記ＡＮＤ回路１９には、インバータ回路１７ｄ，１７ｅで構成されるラッチ回路の出力信号が入力される。前記ＡＮＤ回路１９の出力信号は、前記転送ゲート１８のＮチャネル側ゲートに入力されるとともに、インバータ回路１７ｇを介して転送ゲート１８のＰチャネル側ゲートに入力される。
【００５４】
このように構成された判定結果出力回路では、ＢＩＳＴ回路による動作試験時に、ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＨレベルとなると、トランジスタＴ１，Ｔ４がオンされて、出力部が活性化される。また、インバータ回路１７ｃの入力信号の初期値はＬレベルである。
【００５５】
この状態で、切替え信号ｏｕｔｓｗｚがＬレベルとなると、ＮＡＮＤ回路１６ｃの出力信号はＨレベルとなり、インバータ回路１７ｆの出力信号はＨレベルとなる。また、ＡＮＤ回路１９の出力信号はＬレベルとなり、転送ゲート１８は不導通となる。
【００５６】
すると、判定結果ｅｏｕｔｚがＬレベルであれば、インバータ回路１７ｂの出力信号がＨレベルとなり、ＮＡＮＤ回路１６ｂの入力信号はすべてＨレベルとなり、出力信号はＬレベルとなる。
【００５７】
そして、ＮＡＮＤ回路１６ａの出力信号はＨレベルとなり、出力信号ＤＱ（ＢＩＳＴ）はＬレベルとなる。
判定結果ｅｏｕｔｚがＨレベルとなると、インバータ回路１７ｂの出力信号がＬレベルとなり、ＮＡＮＤ回路１６ｂの出力信号はＨレベルとなる。そして、ＮＡＮＤ回路１６ａの入力信号はすべてＨレベルとなり、出力信号はＬレベルとなる。この結果、出力信号ＤＱ（ＢＩＳＴ）はＨレベルとなる。
【００５８】
このような動作により、切替え信号ｏｕｔｓｗｚがＬレベルとなると、判定結果ｅｏｕｔｚが出力信号ＤＱ（ＢＩＳＴ）として出力される。従って、図８に示すように、読み出しデータＲＤと期待値データＥＸＤとが不一致Ｅｒとなる度に、出力信号ＤＱ（ＢＩＳＴ）がＨレベルとなる。
【００５９】
ＢＩＳＴ回路による試験パターン（アドレス生成パターン）は、試験装置によりあらかじめ認識可能である。従って、試験装置では出力信号ＤＱ（ＢＩＳＴ）がＨレベルとなるタイミングをクロック信号ＣＬＫにより特定することにより、読み出しデータＲＤと期待値データＥＸＤとが不一致となるアドレスを抽出することが可能となる。
【００６０】
切替え信号ｏｕｔｓｗｚがＨレベルとなると、インバータ回路１７ｆの出力信号はＬレベルとなり、ＮＡＮＤ回路１６ｂの出力信号はＨレベルに固定される。
また、インバータ回路１７ｄの出力信号の初期値はＨレベルであるので、ＡＮＤ回路１９の出力信号はＨレベルとなり、転送ゲート１８が導通状態となる。
【００６１】
この状態で、判定結果ｅｏｕｔｚがＬレベルであれば、インバータ回路１７ｄの出力信号はＨレベルにラッチされ、ＮＡＮＤ回路１６ｃの出力信号はＬレベルとなる。
【００６２】
すると、ＮＡＮＤ回路１６ａの出力信号はＨレベルとなり、出力信号ＤＱ（ＢＩＳＴ）がＬレベルとなる。
判定結果ｅｏｕｔｚがＨレベルとなると、インバータ回路１７ｄの出力信号はＬレベルにラッチされ、転送ゲート１８は不導通となる。
【００６３】
また、ＮＡＮＤ回路１６ｃの出力信号はＨレベルとなり、ＮＡＮＤ回路１６ａの入力信号がすべてＨレベルとなり、ＮＡＮＤ回路１６ａの出力信号がＬレベルとなる。従って、出力信号ＤＱ（ＢＩＳＴ）がＨレベルとなり、この状態が維持される。
【００６４】
このような動作により、切替え信号ｏｕｔｓｗｚがＨレベルとなると、図７に示すように、読み出しデータＲＤと期待値データＥＸＤとの最初の不一致Ｅｒの検出に基づいて、出力信号ＤＱ（ＢＩＳＴ）がＨレベルとなる。
【００６５】
このような動作により、インバータ回路１７ｂ，１７ｃ、ＮＡＮＤ回路１６ｂ等が判定結果ｅｏｕｔｚを信号する第一の出力回路として機能し、インバータ回路１７ｄ，１７ｅ、ＮＡＮＤ回路１６ｃ等が最初の不一致判定結果をラッチして出力する第二の出力回路として機能する。また、ＡＮＤ回路１９、転送ゲート１８等が第一及び第二の出力回路を選択する選択回路として機能する。
【００６６】
上記のような判定結果出力回路を備えた半導体装置では、次に示す作用効果を得ることができる。
（１）切替え信号ｏｕｔｓｗｚをＬレベルとすると、読み出しデータＲＤと期待値データＥＸＤとが不一致となる度に、出力信号ＤＱ（ＢＩＳＴ）をＨレベルとすることにより、不良アドレスを抽出することができる。
（２）不良アドレスの抽出は、出力信号ＤＱ（ＢＩＳＴ）がＨレベルとなるクロック信号ＣＬＫに対応するアドレスを試験装置で抽出することにより行われるので、アドレス信号抽出手段をチップ上に搭載する必要はない。従って、多ビットのアドレス信号を抽出する場合でも、チップサイズの増大を防止することができる。
（第四の実施の形態）
図９〜図１３は、第四の実施の形態を示す。この実施の形態は、被テスト回路から同時に読み出される多ビットの読み出しデータを圧縮し、その圧縮データを比較判定回路で比較することにより、比較判定回路の回路数を削減可能としたものである。
【００６７】
図９は、同一パッケージに内蔵される第一のチップ２０ａ及び第二のチップ２０ｂを示す。
第一のチップ２０ａにはＢＩＳＴ回路２１と、比較判定回路２２ａ，２２ｂが搭載される。第二のチップ２０ｂにはメモリで構成される被テスト回路２３とデータ圧縮回路２４ａ，２４ｂが搭載される。
【００６８】
このデータ圧縮回路２４ａ，２４ｂは、動作試験時にデータの同測数を増大させるために搭載されるものである。ＢＩＳＴ回路２１による動作試験時にも被テスト回路２３から並行して出力される読み出しデータＲＤ１〜ＲＤ４を圧縮データＣＲＤ１，ＣＲＤ２に圧縮して第一のチップ２０ａの比較判定回路２２ａ，２２ｂに出力する。
【００６９】
比較判定回路２２ａ，２２ｂは、圧縮データＣＲＤ１，ＣＲＤ２と期待値データＥＸＤをそれぞれ比較判定し、その判定結果ＣＲ１，ＣＲ２をデータ圧縮回路２４ｃに出力する。データ圧縮回路２４ｃは、判定結果ＣＲ１，ＣＲ２をさらに圧縮して、出力信号ＤＱ（ＢＩＳＴ）として出力する。
【００７０】
図１１は、前記データ圧縮回路２４ａ〜２４ｃの一例を示す。この例は、複数の入力信号ｄｂｚ１，ｄｂｚ２を２つの圧縮データｃｍｐｚ，ｃｍｐｘに圧縮する圧縮回路を示し、入力信号の数が増大すれば、各ＮＡＮＤ回路２５ａ，２５ｂ及びＮＯＲ回路２６ａ，２６ｂの入力信号数が増大する。圧縮データｃｍｐｚ，ｃｍｐｘは、図９に示す圧縮データＣＲＤ１，ＣＲＤ２あるいは出力信号ＤＱ（ＢＩＳＴ）に相当する。
【００７１】
この圧縮回路では、入力信号がすべてＨレベルとなると、圧縮データｃｍｐｚがＨレベル、圧縮データｃｍｐｘがＬレベルとなる。入力信号がすべてＬレベルとなると、圧縮データｃｍｐｚがＬレベル、圧縮データｃｍｐｘがＨレベルとなる。また、入力信号が不一致であると、圧縮データｃｍｐｚ，ｃｍｐｘがともにＬレベルとなる。
【００７２】
前記比較判定回路２２ａ，２２ｂは同一構成であり、その一例を図１２に示す。この比較判定回路２２ａは、圧縮データｃｍｐｚ，ｃｍｐｘと期待値データＥＸＤの入力に基づいて、判定結果ＣＲ１を出力する。その動作論理Ｘを図１３に示す。
【００７３】
この比較判定回路２２ａは、図２２に示す従来の比較判定回路９に対し、ＮＯＲ回路２７ａが付加され、ＮＯＲ回路２７ｂの入力ゲートが増加するため、トランジスタ数は従来例の２２個に対し、２８個と増大している。
【００７４】
しかし、圧縮データｃｍｐｚ，ｃｍｐｘを入力可能とすることにより、図２１に示す状態から図９に示すように、比較判定回路の数を削減可能であるので、比較判定回路を構成するトランジスタの総数を削減することができる。
【００７５】
従って、第一のチップ２０ａのチップサイズを縮小することができるので、パッケージサイズの縮小も可能となる。なお、第二のチップ２０ｂのデータ圧縮回路２４ａ，２４ｂは、ＢＩＳＴ回路２１を使用しない動作試験における同測数を増大させるためにあらかじめ搭載されているものであり、第二のチップ２０ｂのチップサイズを増大させるものではない。
【００７６】
図１０は、第二のチップ２０ｂにおいて、被テスト回路２３から並行して出力される読み出しデータＲＤ１〜ＲＤ４を、データ圧縮回路２８により１つの圧縮データＣＲＤ１に圧縮する場合を示すものである。
【００７７】
この場合には、第一のチップ２０ａには１つの比較判定回路２２ａのみを搭載すればよい。従って、第一のチップ２０ａのチップサイズをさらに縮小することが可能となる。
（第五の実施の形態）
図１４〜図１６は、第五の実施の形態を示す。この実施の形態は、圧縮データと期待値データを比較判定する複数の比較判定回路の判定結果を選択して出力信号ＤＱ（ＢＩＳＴ）として出力可能とするものである。
【００７８】
図１４に示す第一及び第二のチップ２０ａ，２０ｂは、第一のチップ２０ａの出力切替え回路２９を除いて前記第四の実施の形態と同様である。出力切替え回路２９は、切替え信号ｏｕｔｓｗｚ２に基づいて、比較判定回路２２ａ，２２ｂから出力される判定結果ＣＲ１，ＣＲ２のいずれかを選択して出力信号ＤＱ（ＢＩＳＴ）として出力する。
【００７９】
前記出力切替え回路２９の具体的構成を図１６に示す。トランジスタＴ１〜Ｔ４で構成される出力部の構成は図６に示す構成と同様であり、ＢＩＳＴイネーブル信号ｂｉｓｔｅｎｚがＨレベルとなると活性化される。
【００８０】
比較判定回路２２ａ，２２ｂの判定結果ＣＲ１，ＣＲ２は、インバータ回路３０ａ，３０ｂを介してＮＡＮＤ回路３１ａ，３１ｂにそれぞれ入力される。前記切替え信号ｏｕｔｓｗｚ２は、前記ＮＡＮＤ回路３１ｂに入力されるとともに、インバータ回路３０ｃを介して前記ＮＡＮＤ回路３１ａに入力される。
【００８１】
前記ＮＡＮＤ回路３１ａ，３１ｂの出力信号はＮＡＮＤ回路３１ｃに入力される。そして、ＮＡＮＤ回路３１ｃの出力信号がトランジスタＴ２，Ｔ３のゲートに入力される。
【００８２】
このように構成された出力切替え回路２９では、切替え信号ｏｕｔｓｗｚ２がＬレベルとなると、ＮＡＮＤ回路３１ｂの出力信号はＨレベルに固定され、インバータ回路３０ｃの出力信号はＨレベルとなる。この状態では、判定結果ＣＲ１が出力信号ＤＱ（ＢＩＳＴ）として出力される。
【００８３】
一方、切替え信号ｏｕｔｓｗｚ２がＨレベルとなると、ＮＡＮＤ回路３１ａの出力信号はＨレベルに固定される。この状態では、判定結果ＣＲ２が出力信号ＤＱ（ＢＩＳＴ）として出力される。
【００８４】
このような出力切替え回路２９を介して出力信号ＤＱ（ＢＩＳＴ）を出力することにより、圧縮データＣＲＤ１，ＣＲＤ２と期待値データＥＸＤとを比較判定した判定結果ＣＲ１，ＣＲ２のいずれかを選択して出力信号ＤＱ（ＢＩＳＴ）として出力することが可能となる。
【００８５】
また、第二のチップ２０ｂにおいて、データ圧縮回路２４ａ，２４ｂで圧縮する読み出しデータＲＤ１，ＲＤ２及び同ＲＤ３，ＲＤ４は、被テスト回路２３上において物理的に近い位置にレイアウトされるメモリセルＣ１，Ｃ２及び同Ｃ３，Ｃ４からの読み出しデータとする。
【００８６】
例えば、図１５（ａ）に示すように、それぞれデコーダ領域３２及びセンスアンプ領域３３を備えたメモリセルアレイ３４ａ〜３４ｄがレイアウトされるとき、メモリセルＣ１，Ｃ２は同一のメモリセルアレイ３４ａ内のメモリセルとする。
【００８７】
このような構成とすることにより、判定結果ＣＲ１，ＣＲ２のいずれかを選択して出力信号ＤＱ（ＢＩＳＴ）として出力すると、不良セルがいずれのメモリセルアレイに位置するかの解析が容易となる。また、不良セルの位置の解析により、メモリセルアレイ３４ａ〜３４ｄ毎の冗長を行うことができる。
【００８８】
これに対し、図１５（ｂ）に示すように、異なるメモリセルアレイ３４ａ，３４ｂに位置するメモリセルＣ１，Ｃ２からの読み出しデータをデータ圧縮回路で圧縮すると、比較判定回路による判定結果により、不良セルはメモリセルアレイ３４ａ，３４ｂのどちらにあるかを判別することはできない。
【００８９】
従って、不良セルの位置の解析精度が低下する。また、冗長する場合にはメモリセルアレイ３４ａ，３４ｂを両方とも冗長する必要があるため、冗長効率が低下する。
【００９０】
上記構成により、この実施の形態では、次に示す作用効果を得ることができる。
（１）出力切替え回路２９により、判定結果ＣＲ１，ＣＲ２を選択して、出力信号ＤＱ（ＢＩＳＴ）として出力することができる。従って、読み出しデータの圧縮単位毎の判定結果を解析することができる。
（２）読み出しデータの圧縮単位毎の判定結果を解析することにより、不良セルの位置の解析精度を向上させることができる。また、冗長効率を向上させることができる。
（３）出力切替え回路２９により、読み出しデータの圧縮単位毎の判定結果ＣＲ１，ＣＲ２を、外部ピン数を増大させることなく出力することができる。
（４）出力切替え回路２９により、読み出しデータの圧縮単位毎の判定結果ＣＲ１，ＣＲ２を保持するための保持手段を必要としないので、チップサイズの増大を防止することができる。
（第六の実施の形態）
図１７は、第六の実施の形態を示す。この実施の形態は、第一のチップ２０ａと第二のチップ２０ｂの接続状態をチェックする機能をＢＩＳＴ回路２１に備えたものである。
【００９１】
第一のチップ２０ａ内のＢＩＳＴ回路２１は、第二のチップ２０ｂ内の被テスト回路に対し、クロック信号ＣＬＫ及び各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＣＫＥ、ＷＥバー等を出力する。これらの各信号は、両チップ２０ａ，２０ｂのパッド３５を接続する配線３６を介して出力される。
【００９２】
前記ＢＩＳＴ回路２１には、隣り合うパッド３５が相補レベルとなる制御信号を出力して被テスト回路２３の動作試験を行う機能が備えられる。
例えば、制御信号ＣＡＳバーをＬレベルとし、制御信号ＲＡＳバー、同ＣＫＥをＨレベルとする。このような制御信号の組合わせは、読み出し及び書き込みコマンドであるので、この状態で少なくとも１ビットの書き込み及び読み出し動作を行う。
【００９３】
そして、読み出しデータが期待値データと一致すれば、制御信号ＣＡＳバー、ＲＡＳバー、ＣＫＥを出力する各配線３６が正常に接続されていることを認識する。
このとき、制御信号ＣＡＳバーと同ＲＡＳバーを出力する配線３６が短絡状態であれば、被テスト回路２３はアクティブコマンドとして誤認識するため、動作不良となる。この結果、配線不良が検出される。
【００９４】
また、制御信号ＣＡＳバーをＨレベルとし、制御信号ＲＡＳバー、同ＣＫＥをＬレベルとして、動作試験を行う。このパターンのコマンドは存在しないので、片側ずつこのレベルとなるコマンドで代用する。
【００９５】
このような動作試験を各パッド３５について行うことにより、各パッド３５間の配線３６の接続不良を検出することができる。また、その動作試験を行うためあるいは検出結果を出力するために、新たな外部ピンを必要とすることもないので、チップサイズの増大を防止することができる。
【００９６】
上記実施の形態は、次に示すように変更することもできる。
・第一の実施の形態において、エンドフラグＥＦを省略し、スタートフラグＳＦのみでＢＩＳＴ回路の動作を確認するようにしてもよい。
（付記１）ＢＩＳＴ回路による被テスト回路の動作試験時に、判定結果とともに該ＢＩＳＴ回路の動作を確認可能とする確認信号を外部ピンに出力することを特徴とする半導体装置の動作試験方法。
（付記２）前記ＢＩＳＴ回路による動作試験の開始時に、前記確認信号としてスタートフラグを前記判定結果に先立って該判定結果を出力する外部ピンから出力することを特徴とする付記１記載の半導体装置の動作試験方法。
（付記３）前記ＢＩＳＴ回路による動作試験の開始時に、前記確認信号としてスタートフラグを前記判定結果に先立って該判定結果を出力する外部ピンから出力し、前記判定結果の出力終了後に前記外部ピンからエンドフラグを出力することを特徴とする付記１記載の半導体装置の動作試験方法。
（付記４）前記ＢＩＳＴ回路による同試験のモード切替設定時に、前記確認信号としてモード設定フラグを前記判定結果の出力に先立って、または判定結果の出力終了後に、該判定結果を出力する外部ピンから出力することを特徴とする付記１記載の半導体装置の動作試験方法。
（付記５）複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うＢＩＳＴ回路を搭載し、前記ＢＩＳＴ回路を搭載したチップには、該ＢＩＳＴ回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記判定結果出力回路には、前記ＢＩＳＴ回路の正常動作を示す確認信号を生成して前記外部ピンに出力する確認信号生成部を備えたことを特徴とする半導体装置。
（付記６）前記確認信号生成部は、前記ＢＩＳＴ回路の活性化信号の入力に基づいて、スタートフラグを前記確認信号として生成する論理回路で構成したことを特徴とする付記５記載の半導体装置。
（付記７）前記確認信号生成部は、前記ＢＩＳＴ回路から前記被テスト回路に出力されるアドレスの出力終了を検出して、エンドフラグを前記確認信号として生成する論理回路で構成したことを特徴とする付記５または６記載の半導体装置。
（付記８）ＢＩＳＴ回路による被テスト回路の動作試験時に、クロック信号に基づいて各アドレスから読み出しデータを順次読み出して期待値データとの比較判定を行い、該比較判定結果が出力されるクロックタイミングと、あらかじめ設定されて試験パターンとに基づいて、不良アドレスを検出することを特徴とする半導体装置の動作試験方法。
（付記９）複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うＢＩＳＴ回路を搭載し、前記ＢＩＳＴ回路を搭載したチップには、該ＢＩＳＴ回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記判定結果出力回路には、
前記判定結果を出力する第一の出力回路と、
前記判定結果のうち、最初の不一致判定結果をラッチして前記判定結果として出力する第二の出力回路と、
切替え信号に基づいて、前記第一及び第二の出力回路のいずれかの出力信号を選択して前記判定結果として出力する選択回路と
を備えたことを特徴とする半導体装置。
（付記１０）複数のチップを同一のパッケージに収容し、前記チップの少なくともいずれかに前記各チップ内の被テスト回路の動作試験を行うＢＩＳＴ回路を搭載し、前記ＢＩＳＴ回路を搭載したチップには、該ＢＩＳＴ回路による判定結果を外部ピンに出力する判定結果出力回路を備えた半導体装置であって、
前記ＢＩＳＴ回路を搭載したチップには、前記被テスト回路の読み出しデータを圧縮した圧縮データと、期待値データとを比較判定して前記判定結果を出力する比較判定回路を備えたことを特徴とする半導体装置。
（付記１１）前記判定結果出力回路は、切替え信号に基づいて、複数の前記比較判定回路の判定結果を選択して出力可能としたことを特徴とする付記１０記載の半導体装置。
（付記１２）前記圧縮データは、被テスト回路の冗長単位の範囲内に位置するメモリセルからの読み出しデータを圧縮して生成することを特徴とする付記１１記載の半導体装置。
（付記１３）ＢＩＳＴ回路による被テスト回路の動作試験時に、該ＢＩＳＴ回路が搭載されたチップの隣り合うパッドを相補レベルとする制御信号で動作試験を行うことを特徴とする半導体装置の動作試験方法。
（付記１４）付記１、付記８、付記１３の少なくともいずれか２項からなる半導体装置の試験方法。
（付記１５）付記５、付記６、付記７、付記９、付記１０、付記１１、付記１２の少なくともいずれか２項からなる半導体装置。
【００９７】
【発明の効果】
以上詳述したように、この発明はＢＩＳＴ回路の自己試験機能を充実させるとともに、チップサイズの縮小あるいは外部ピン数の削減を図り得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第一の実施の形態の判定結果出力回路を示す回路図である。
【図２】第一の実施の形態の判定結果出力回路の動作を示すタイミング波形図である。
【図３】第一の実施の形態の動作を示すタイミング波形図である。
【図４】第一の実施の形態の動作を示すタイミング波形図である。
【図５】第二の実施の形態の動作を示すタイミング波形図である。
【図６】第三の実施の形態の判定結果出力回路を示す回路図である。
【図７】第三の実施の形態の動作を示すタイミング波形図である。
【図８】第三の実施の形態の動作を示すタイミング波形図である。
【図９】第四の実施の形態を示すブロック図である。
【図１０】第四の実施の形態の変形例を示すブロック図である。
【図１１】データ圧縮回路を示す回路図である。
【図１２】比較判定回路を示す回路図である。
【図１３】比較判定回路の動作を示す説明図である。
【図１４】第五の実施の形態を示すブロック図である。
【図１５】（ａ）及び（ｂ）はデータを読み出すメモリセルの位置を示す説明図である。
【図１６】第五の実施の形態の判定結果出力回路を示す回路図である。
【図１７】第六の実施の形態を示すブロック図である。
【図１８】ＢＩＳＴ回路を備えた半導体装置を示す概要図である。
【図１９】従来例の動作を示すタイミング波形図である。
【図２０】従来例の動作を示すタイミング波形図である。
【図２１】従来例を示すブロック図である。
【図２２】従来例の比較判定回路を示す回路図である。
【図２３】従来例の比較判定回路の動作を示す説明図である。
【符号の説明】
２０ａ，２０ｂ          チップ
２１          ＢＩＳＴ回路
２２ａ，２２ｂ        比較判定回路
２３            被テスト回路
２４ａ，２４ｂ        データ圧縮回路
２９          判定結果出力回路（出力切替え回路）
【図１】
2004251730.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004251730.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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