(57)【要約】【課題】従来技術によるキャパシタより小さな電圧係数値または誘電吸収値を持つキャパシタ、その製造法およびこのキャパシタを包含する集積回路を提供することである。【解決手段】キャパシタの第１の導電板と第２の導電板の間に誘電層を設け、その誘電層は１７族元素を含む。フッ素が特に有用である。このキャパシタは改善された電圧係数値または誘電吸収値を示す。【選択図】図３
2004320019.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上部に位置する、間に誘電層を有する第１および第２の導電板を含み、上記誘電層が１７族元素を含み、誘電吸収が約１５５ｐｐｍ未満であるキャパシタ。
【請求項２】
半導体基板上部または内部に形成されたトランジスタ、
半導体基板上部に位置し、間に誘電層を有する第１および第２の導電板を含み、上記誘電層が１７族元素を含むキャパシタ、
そのキャパシタの誘電吸収が１５５ｐｐｍ未満であること、および
上記トランジスタおよび上記キャパシタを接触させて集積回路を形成する配線：
を含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、キャパシタを目的としており、さらに具体的には、１７族元素を含む誘電層を有するキャパシタおよびその製造法を目的としている。
【背景技術】
【０００２】
キャパシタアレー類は、現在、デルタシグマアナログ・デジタル変換器類（ＡＤＣ類）、継続的近似化レジスタアナログ・デジタル変換器類（ＡＤＣ類）、パイプラインアナログ・デジタル変換器類（ＡＤＣ類）ＰＧＡ類、高精度レファレンススイッチトアナログフィルター類、ＣＯＤＥＣ類等のような多くの高性能アナログ／混合信号製品のための主要な基礎単位の一つである。しかし、これらのキャパシタアレー中の個々のキャパシタは高精度のキャパシタであることが要求される。最近、ある特定のキャパシタが上述のキャパシタアレー中で用いるのに必要な要求に適合するか否かを精査する２つのパラメーターが用いられるようになっている。
【０００３】
特定のキャパシタが、高精度キャパシタに考えられる要求に適合するか否かを定める指標となる第一のパラメーターは、キャパシタの電圧係数値である。理想的なキャパシタの容量は印加される電圧に依存しないが、当業者はこのようなキャパシタは入手し難い事を知っている。この理由で、この業界においては、キャパシタの容量がどのように印加される電圧に依存するかの特性を示す値、換言すればキャパシタの電圧係数値が作り出された。
【０００４】
従来技術の図１を参照すると、特定のキャパシタの多数の異なる電圧に対する容量値をプロットしたグラフ１００が示されている。できた曲線１１０を式にあてはめると、電圧係数値１２０が得られる。図１中に描かれたキャパシタから得られる特定の電圧係数値１２０は、
ｙ＝−３．２０４７×１０−６ｘ２＋１．８５２２×１０−６ｘ＋１．００００
である。式に見られるように、電圧係数値１２０には１次電圧係数値および２次電圧係数値がある。これらの値の両方ができるだけ小さいことが望ましく、理想的にはゼロである。残念ながら、従来のキャパシタにより現在達成できる電圧係数値は、上述のキャパシタアレー類の必要を充たすには不充分なことが多い。
【０００５】
特定のキャパシタが、高精度キャパシタに考えられる要求に適合するか否かを定める指標となる当業者が注目する別のパラメーターは、キャパシタの誘電吸収値である。理想的なキャパシタは、何回帯電し、放電した後でも、元の状態に戻る。しかし、このような理想的なキャパシタは製造することが非常に難しく、したがって入手し難い。この理由で、この業界においては、電圧の印加が除かれた後に、キャパシタ内に残る電荷の量を示す値、換言すればキャパシタの誘電吸収値が作り出された。
【０００６】
従来技術の図２を参照すると、キャパシタに起こり得る３つの電気的状態２１０、２２０、２３０の描画２００が示されている。第１の状態２１０はキャパシタが帯電した状態である。図示した特定の例では、キャパシタは１ボルトの電源（Ｖ０）により帯電している。第２の状態２２０は、帯電したキャパシタが放電した状態である。理想的な筋書きでは、放電後のキャパシタに残存している電荷はゼロである。しかし、第３の状態２３０は、放電を終わった後にも電荷が残っている実際の状態を示している。ここに示す特定の例では、残存電荷（Ｖ１）は約１ｍＶである。従って、キャパシタの誘電吸収値は、キャパシタ中に残存する電荷（Ｖ１）を印加された電源電圧（Ｖ０）で割ることにより算出できる。当業者は、特定のキャパシタの誘電吸収値ができる限り小さいこと、最もよいのはゼロであることが望ましいことをよく知っている。しかし、従来のキャパシタにより現在達成できる誘電吸収値は、上述のキャパシタアレー類の必要を充たすには不充分なことが多い。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、この技術にとって必要なのは、従来技術によるキャパシタより小さな電圧係数値または誘電吸収値を持つキャパシタである。
【課題を解決するための手段】
【０００８】
上述した従来技術の欠陥に対処するために、本発明は、キャパシタ、その製造法およびこのキャパシタを包含する集積回路を提供する。本発明の一つの実施態様では、このキャパシタは、半導体基板の上部に位置する第１の導電板、その導電板の上部に位置する第２の導電板を含む。同じ実施態様において、このキャパシタはさらに、第１の導電板および第２の導電板の間に位置する誘電層を含み、その誘電層は１７族元素を含む。
【０００９】
本発明は、また、キャパシタの製造法を提供する。本発明の一つの実施態様では、キャパシタの製造法には、第１の導電板を半導体基板の上部に形成し、第２の導電板を第１の導電板の上部に設けることが包含されている。この方法は、さらに、誘電層を第１の導電板および第２の導電板の間に設けることを包含し、その誘電層は１７族元素を含む。
【００１０】
本発明は、さらに、上述のキャパシタを含む集積回路を提供する。キャパシタに関して開示された特徴に加えて、この集積回路には、半導体中または上部に形成されたトランジスタ類およびこのトランジスタ類とキャパシタを接触させて集積回路を形成する配線が含まれる。
【００１１】
当業者が、以下に示す詳細な説明をさらによく理解できるように、前述の事項により、本発明の好ましい特徴およびそれに代わる特徴の概要を示した。本発明の請求項の主題となる本発明の他の特徴は、以下に記載する。当業者は、本発明と同様な目的を達成するために、他の構造を設計したり、修正したりするための基礎として、開示された概念および特定の実施態様を容易に利用できることを、理解すべきである。当業者は、また、このような等価の構造が本発明の精神と範囲から逸脱していないことを理解すべきである。
【００１２】
さらに完全に本発明を理解するために、下記の詳細な説明をそれに伴う図と併せて示す。種々の形状要素が寸法に合わせて描かれていないことは強調される。実際、種々の形状要素の寸法は、議論を明確にするために任意に拡大または縮小されている可能性がある。加えて、議論を明確にするために、いくつかの回路部品は図示されていない可能性があることが強調される。参照番号は、添付図面と併せて以下の説明においても付与されている。
【００１３】
（詳細な説明）
まず図３を参照すると、図示されているのは、本発明の原理に従って構成されたキャパシタ３００という一つの実施態様の断面図である。一つの実施態様では、デルタシグマアナログ・デジタル変換器類（ＡＤＣ類）、継続的近似化レジスタアナログ・デジタル変換器類（ＡＤＣ類）、パイプラインアナログ・デジタル変換器類（ＡＤＣ類）ＰＧＡ類、高精度レファレンススイッチトアナログフィルター類、ＣＯＤＥＣ類、または類似のデバイスである可能性のある、図３に示される特定のキャパシタ３００は、まず、半導体基板３１０を含む。図示されているように、第１および第２の導電板３２０、３４０はそれぞれ半導体基板３１０の上部に配置されている。  
【００１４】
キャパシタ３００は、さらに、第１および第２導電板３２０、３４０の間に、誘電層３３０を含む。本発明の原理に従って、誘電層３３０は１７族元素（国際純正・応用化学連合（ＩＵＰＡＣ）会議）を含む。誘電層に関してここで使用されているように、用語“含む”は、１７族元素が誘電層３３０内部に存在する実施態様および１７族元素が誘電層３３０の一方の表面に存在する実施態様を包含する。用語“含む”は、また、１７族元素が誘電層３３０内部と一方の表面の双方に存在する実施態様を包含する。一方、１７族元素は任意のハロゲン元素を含むことができるが、フッ素が特に有用である。
【００１５】
１７族元素を含む誘電層３３０を有する本発明のキャパシタ３００では、従来のキャパシタでは発現しないいくつかの利点が発現する。例えば、１７族元素が誘電層３３０内部に存在する実施態様では、キャパシタ３００において、改善された電圧係数値が発現する。同様に、１７族元素が、１７族元素層３５０のように、誘電層３３０上に存在する実施態様では、キャパシタ３００において、改善された誘電吸収値が発現する。
【００１６】
図４を参照すると、示されているのは、従来のキャパシタの誘電層内部にフッ素が存在しないことで特徴付けられる第１の状態４１０の電圧係数値を、３種の異なるエネルギーを用いて誘電層内部に埋め込んだフッ素を有する本発明のキャパシタにより特徴付けられる第２、第３および第４の状態４２０ａ〜ｃの電圧係数値と比較している表４００である。表に示されているように、第２、第３および第４の状態４２０ａ〜ｃでは第１の状態４１０より実質的に低い電圧係数値が発現している。特に、第１の状態４１０が２次電圧係数値約−３．２０４７ｐｐｍを達成できるところで、第２の状態４２０ａでは、約−０．１８３５ｐｐｍの２次電圧係数値を達成できる。従って、誘電層内部にフッ素を埋め込んだ状態４２０ａの２次電圧係数値は、フッ素を含まない状態４１０の２次電圧係数値より一桁の大きさだけ良好である。他の二つの状態４２０ｂ〜ｃは１次電圧係数値も同じであるが、同様の結果を示した。
【００１７】
図５を参照すると、示されているのは、従来のキャパシタの誘電層内部にフッ素が存在していないことで特徴付けられる第１の状態５１０の誘電吸収値を、誘電層上に存在するフッ素を有する本発明のキャパシタで特徴づけられる第２の状態５２０と比較している表５００である。表に示されるように、誘電層上にフッ素を有するキャパシタでは、従来のキャパシタに比べ実質的により低い誘電吸収値が発現している。例えば、この例示では、従来法のキャパシタでは約１６３．３ｐｐｍ誘電吸収値であり、本発明の新規のキャパシタではわずか約９５ｐｐｍの誘電吸収値が発現している。はっきり分かるように、本発明の原理に従って構成されたキャパシタは従来の構成に対しほぼ２分の１の誘電吸収値を示す。
【００１８】
次に図６〜１２を参照すると、図示されているのは、本発明の原理に従って構成されたキャパシタの製造の種々の段階の断面図である。図６を参照すると、一つの実施態様であるキャパシタ６００の製造の最初の段階における断面図が示されている。キャパシタ６００の製造法はまず半導体基板６１０を準備することから始まる。半導体基板６１０は、一つの実施態様では、ｐ型またはｎ型導電性を有するシリコンを含んでもよい。さらに、半導体基板６１０は４度オフオリエンテーション（４−ｄｅｇｒｅｅ−ｏｆｆ  ｏｒｉｅｎｔａｔｉｏｎ）または＜１００＞Ｃｚ結晶構造を有してもよい。半導体基板６１０は、また、モノリシック基板（ドーピングされたｐ型またはｎ型）であってもよく、あるいは、その上に従来型のエピタキシャル層を配置してもよい。
【００１９】
図６に示された特定の実施態様中の半導体基板６１０の上部には、酸化物層６２０が配置される。ここで示す特定の実施態様では、酸化物層６２０はフィールド酸化物層であり、約１００ｎｍ〜約１０００ｎｍの範囲の厚さを有する。この酸化物層６２０は、導電性の半導体基板６１０とその上部に設けられる形体との間の電気的絶縁をすることが意図されている。キャパシタ６００の特定のデザインにより、酸化物層６２０は、熱成長、堆積または任意の他の類似の技術を含む多くの異なる技術を用いて形成することができる。
【００２０】
今度は図７を参照すると、第１の導電板７１０を、半導体基板６１０上部全面に堆積した後の、図６に示されたキャパシタ６００の断面図が示されている。第１の導電板７１０は、導電性を増すために後にドーピングされたポリシリコンを含む任意の導電性材料を含むことができる。図７に示されるように、第１の導電板７１０は、好ましくは酸化物層６２０と一致する。通常、第１の導電板７１０は約５０ｎｍ〜約６００ｎｍの範囲の厚さを有する。
【００２１】
今度は図８を参照すると、随意であるが設けられる低抵抗接触層８１０を、第１の導電板７１０上部に形成した後の、図７に示されたキャパシタ６００の断面図が示されている。低抵抗接触層８１０は随意に設けられるが、これにより、後に形成される配線と第１の導電板７１０の間の良好なオーム接触をもたらすので、一般には望ましい。本発明の一つの推賞すべき例となる実施態様では、低抵抗接触層８１０には、第１の導電板７１０上全面に堆積されたケイ化コバルトが含まれる。ケイ化コバルトは、低抵抗接触層８１０材料でありうる一つの候補であるが、他のものも、本発明の広い範囲の中に含まれる。
【００２２】
部分的に完成した図８のキャパシタ６００には、さらに、第１の導電板７１０の左と右に位置する、第１および第２の側壁スペーサー層８２０、８３０が含まれる。図８に示した説明のための実施態様では、第１および第２の側壁スペーサー層８２０、８３０は、第１の導電板７１０が形成された後に、従来法で形成された。
【００２３】
今度は図９を参照すると、誘電層９１０が、低抵抗層８１０の上部に形成された後の、図８に示されたキャパシタ６００の断面図が示されている。誘電層９１０は、任意の公知のキャパシタ用誘電材料を含んでよい。一つの特定な実施態様では、誘電層９１０は酸化ケイ素またはその化合物を含んでよい。例えば、本発明の一つの推賞すべき例となる実施態様の場合は、テトラエチルオルソシリケート（ＴＥＯＳ）材料を含む誘電層９１０である。
【００２４】
誘電層９１０は、例えばプラズマ化学気相成長法（ＰＥＣＶＤ）または類似のプロセスのような、従来法の全面堆積であってよい。これに代えて、誘電層９１０は、熱成長法で成長させてもよい。低抵抗接触層８１０が存在しないとすると、この特定の成長法の実施態様は、特に有用である。誘電層９１０を形成する方法には関係無く、誘電層９１０は、約１０ｎｍ〜約１００ｎｍの厚さ、さらに特定すると約３０ｎｍ〜約６５ｎｍの厚さで形成されてよい。一つの推賞すべき例となる実施態様では、誘電層９１０の最適な厚さは約５０ｎｍである。
【００２５】
今度は図１０Ａを参照すると、誘電層９１０内部に１７族元素を含ませた後の、図９に示されたキャパシタ６００の断面図が示されている。１７族元素には、本発明の広い領域には留まっている範囲内で、多くの異なる元素が包含されてよい。例えば、ハロゲン元素はどれでも、誘電層９１０の内部に、本発明の広い領域には留まっている範囲内で、含むことができる。しかし、フッ素が、１７族元素として推賞される選択肢であることが分っている。
【００２６】
１７族元素は、誘電層９１０の内部に、多数の異なった公知のプロセスで、含ませることができる。しかし、本発明の一つの推賞すべき実施態様においては、１７族元素は、誘電層９１０の内部に、特定の線量を用いて埋め込まれる。この特定の線量は変化させることができるが、約５×１０１４原子／ｃｍ２〜約２×１０１６原子／ｃｍ２の範囲の線量が特に有用である。上述の範囲の線量中で、約２×１０１５の線量で好結果が得られると考えられる。
【００２７】
同様に、１７族元素を埋め込むために用いられるエネルギーも変えられる。しかし、この値は、１７族元素を埋め込むべき誘電層９１０の厚さに強く依存する。結果としてできた誘電層９１０には、最適範囲として、１７族元素濃度が約１×１０１８原子／ｃｍ３〜約１×１０２２原子／ｃｍ３、好ましくは約１×１０２０原子／ｃｍ３〜約５×１０２１原子／ｃｍ３の範囲で含まれる。さらに、推賞すべき濃度は、約１×１０２１原子／ｃｍ３であると見られる。１７族元素の最高濃度が低抵抗接触層８１０と誘電層９１０の界面に位置していることが最適である。
【００２８】
誘電層９１０について、特定の線量、濃度および範囲について議論してきたが、本発明は、このような線量、濃度およびエネルギーに限られるべきではない。１７族元素は誘電層９１０の製造時に誘電層９１０内部に含ませてもよいこともまた注目すべきである。例えば、１７族元素の気体を、誘電層９１０の堆積の間に用い、結果として内部に１７族元素を有する誘電層９１０が得られるようにすることができる。しかし、この方法では、上述の埋め込み法ほど有利な結果は得られないと考えられる。にもかかわらず、誘電層９１０内部に１７族元素を含ませるのに用いる方法の如何によらず、１７族元素の含有により、キャパシタ６００の電圧係数値を、１７族元素を内部に持たない従来法のキャパシタに比較して減少させると考えられる。
【００２９】
今度は図１０Ｂを参照すると、１７族元素１０１０の層を誘電層９１０上に形成した後の、図９に示されたキャパシタ６００の一つの代わりの実施態様の断面図が示されている。１７族元素１０１０の層は、一般に、数原子だけの厚さで、従って、普通、約０．５ｎｍ〜約５ｎｍの範囲の厚さしか持たない。プラズマ化学気相成長法（ＰＥＣＶＤ）または他の類似のプロセスが、このような層（例えば、堆積ＴＥＯＳのプラズマ処理）を形成するために用いられる。１７族元素１０１０の層により、キャパシタ６００の誘電吸収値が低減されると考えられる。例えば、本発明の原理に従って構成されたキャパシタ６００は約１５５ｐｐｍ未満の誘電吸収値を有するであろう。
【００３０】
今度は図１１を参照すると、第２の導電板１１１０を誘電層９１０上部に形成した後の、部分的に完成した図１０Ａおよび１０Ｂに示されたキャパシタ６００の断面図が示されている。埋め込まれた１７族元素および層状の１７族元素については、これまで別に論じてきたが、当業者は、本発明のある種の実施態様では同時に両方の位置に１７族元素が存在することも包含される可能性があることは理解している。この理由で、誘電層９１０内部に含まれる１７族元素と誘電層９１０上に存在する１７族元素１０１０双方があるものとして、図１１は示されている。ドーピングされたポリシリコン、窒化チタンまたは他の類似の導電材料を包含してもよい第２の導電板１１１０は、通常約５０ｎｍ〜約１０００ｎｍの範囲の厚さがある。加えて、第２の導電板１１１０は多くの異なった方法を用いて形成することができる。第２の導電板１１１０が完成した後にキャパシタ６００は完成したと考えられ、図３に示されたキャパシタ３００と類似のデバイスとなる。
【００３１】
簡単に図１２を参照すると、図３に示されるキャパシタ３００のような、本発明に従って構成されたキャパシタが組み込まれる一つの環境で有り得る、集積回路デバイス１２００の一つの実施態様の断面図が示されている。集積回路デバイス１２００には、ＣＭＯＳデバイス類、バイポーラデバイス類または他の能動デバイス類を形成するために用いられるトランジスタ類のような能動素子類１２１０を含むことができる。この集積回路デバイス１２００には、また、インダクタ、抵抗のような他の受動素子（図示なし）を含むこともできる。当業者は、これらの種々の型のデバイス類とその製造法については精通している。
【００３２】
図１２に示された特定の実施態様においては、集積回路デバイス１２００には、また、図３に関して論議したキャパシタ３００に幾分類似している１個以上のキャパシタ１２２０が包含される。集積回路デバイス１２００には、また、１層またはそれ以上のレベル間誘電層１２４０内に位置する、能動／受動デバイス類を接続して作動可能な集積回路を形成するための、従来法による配線構造１２３０を含んでいる。
【００３３】
ここまで、本発明について詳細に記述してきたが、当業者は、本発明の最も広範な形における精神と範囲から逸脱することなく、種々の変更、置換および改変を加えることができることを理解すべきである。
【００３４】
以上の説明に関して、更に以下の項を開示する。
（１）  半導体基板上部に位置する、間に誘電層を有する第１および第２の導電板を含み、上記誘電層が１７族元素を含み、誘電吸収が約１５５ｐｐｍ未満であるキャパシタ。
（２）  上記１７族元素が上記誘電層内部に存在し、上記１７族元素により上記キャパシタの電圧係数が減少する（１）記載のキャパシタ。
（３）  上記１７族の元素がフッ素であり、濃度が約１×１０１８原子／ｃｍ３〜約１×１０２２原子／ｃｍ３の範囲である（２）記載のキャパシタ。
（４）  上記フッ素の濃度が約１×１０２０原子／ｃｍ３〜約５×１０２１原子／ｃｍ３の範囲である（３）記載のキャパシタ。
（５）  さらに上記第１の導電板および上記誘電層の間に位置するケイ化コバルト層を含み、上記１７族元素の最高濃度が上記誘電層および上記ケイ化コバルト層の間の界面に存在する（２）記載のキャパシタ。
（６）  上記誘電層が、その上に位置する上記１７族元素の層を有し、その１７族元素層により、上記キャパシタの誘電吸収が減少する（１）記載のキャパシタ。
（７）  上記１７族元素の層の厚さが約１０ｎｍ〜約１００ｎｍの範囲である（６）記載のキャパシタ。
（８）  半導体基板上部または内部に形成されたトランジスタ、
半導体基板上部に位置し、間に誘電層を有する第１および第２の導電板を含み、上記誘電層が１７族元素を含むキャパシタ、
そのキャパシタの誘電吸収が１５５ｐｐｍ未満であること、および
上記トランジスタおよび上記キャパシタを接触させて集積回路を形成する配線：
を含む集積回路。
（９）  上記１７族元素が上記誘電層内部に存在し、１７族元素の濃度が範囲が約１×１０１８原子／ｃｍ３〜約１×１０２２原子／ｃｍ３の範囲にある上記１７族元素により上記キャパシタの電圧係数が減少する（８）記載の集積回路。
（１０）  上記誘電層が、その上に位置する上記１７族元素の層を有し、その１７族元素層の厚さが約１０ｎｍ約１００ｎｍの範囲であり、上記１７族元素により上記キャパシタの誘電吸収が減少する（８）記載の集積回路。
（１１）  上記トランジスタが、
ＭＯＳトランジスタ；
ＣＭＯＳトランジスタ；
接合型電界効果トランジスタ；
バイポーラトランジスタ；および
バイポーラＣＭＯＳトランジスタ：
からなる群から選ばれる（８）記載の集積回路。
（１２）  さらに抵抗が存在する上記半導体基板を含む（８）記載の集積回路。
【００３５】
本発明は、キャパシタ３００、その製造方法およびそのキャパシタを含む集積回路を提供する。本発明の一つの実施態様では、キャパシタ３００は、半導体基板３１０上部に位置する第１の導電板３２０を含み、その第１の導電板３２０は上部に位置する第２の導電板３４０を有する。同じ実施態様において、キャパシタ３００はさらに、第１の導電板３２０と第２の導電板３４０の間に位置する誘電層３３０を含み、誘電層３３０は１７族元素を含む。
【図面の簡単な説明】
【００３６】
【図１】従来技術による特定のキャパシタの電圧係数値を示すグラフである。
【図２】従来技術によるキャパシタに起こり得る３つの電気的状態を示す。
【図３】本発明の原理により構成された一つの実施態様の断面図である。
【図４】従来のキャパシタの誘電層内部にフッ素が存在しないことで特徴付けられる第１の状態の電圧係数値を、３種の異なるエネルギーを用いて誘電層内部に埋めこんだフッ素を有する本発明のキャパシタにより特徴付けられる第２、第３および第４の状態の電圧係数値と比較している表である。
【図５】従来のキャパシタの誘電層内部にフッ素を有さないことで特徴付けられる第１の状態の誘電吸収値を、誘電層上に存在するフッ素を有する本発明のキャパシタで特徴づけられる第２の状況と比較している表である。
【図６】製造の初段階における一つのキャパシタの実施態様の断面図である。
【図７】半導体基板上部全面に第１の導電板を堆積した後の図６に示したキャパシタの断面図である。
【図８】随意であるが設けられる低抵抗接触層を第１の導電板上部に形成した後の図７に示したキャパシタの断面図である。
【図９】誘電層を低抵抗接触層上部に形成した後の図８に示したキャパシタの断面図である。
【図１０Ａ】誘電層内部に１７族元素を埋め込んだ後の、図９に示したキャパシタの断面図である。
【図１０Ｂ】１７族元素の層を誘電層上に形成した後の、図９に示されたキャパシタの一つの別の実施態様の断面図である。
【図１１】第２の導電板を誘電層上部に形成した後の、部分的に完成した図１０Ａおよび１０Ｂに示されたキャパシタの断面図である。
【図１２】本発明に従って構成されたキャパシタが組み込まれる一つの環境で有り得る集積回路デバイスの一つの実施態様の断面図である。
【符号の説明】
【００３７】
１００  キャパシタの電圧係数を示すグラフ
１１０  電圧に対する容量値
１２０  電圧係数式
２００  キャパシタに起こり得る状態
２１０  第１の状態
２２０  第２の状態
２３０  第３の状態
３００  キャパシタ
３１０  半導体基板
３２０  第１の導電板
３３０  誘電層
３４０  第２の導電板
３５０  １７族元素層
４００  電圧係数値比較表
４１０  フッ素を有さない第１の状態
４２０ａ  フッ素を有する第２の状態
４２０ｂ  フッ素を有する第３の状態
４２０ｃ  フッ素を有する第４の状態
５００  誘電吸収値比較表
５１０  フッ素を有さない第１の状態
５２０  フッ素を有する第２の状態
６００  製造の初段階
６１０  半導体基板
６２０  酸化物層
７１０  第１の導電板
８１０  低抵抗接触層
８２０  第１の側壁スペーサー層
８３０  第２の側壁スペーサー層
９１０  誘電層
１０１０  １７族元素層
１１１０  第２の導電板
１２００  集積回路
１２１０  能動素子
１２２０  キャパシタ
１２３０  配線構造
１２４０  レベル間誘電層
【図１】
2004320019.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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