(57)【要約】【目的】この発明は、基地局分散装置において、複数の方路から来る上り方向のデジタル信号を加算した合計が加算器の最大桁数を越えると合計値が極端に低くなる問題点を解決するためになされたものである。ことを目的とする。【構成】接続端子２１７に印加された高周波信号はＡ／Ｄコンバータ７によりデジタル信号に変換され全加算器１４に入力される。接続端子２１４に印加されたデジタル信号はシリアル・パラレル変換器８によりパラレルデータに変換され全加算器１４に入力される。オーバーフロー制御手段１５によって、加算器１４がオーバーフローした時でも最大値に飽和させる。【選択図】          図１
2004159228.tif 000002
【特許請求の範囲】
【請求項１】
高速のデジタル信号により変調された広帯域の高周波信号あるいはデジタル信号により変調された複数の狭帯域の高周波信号を送受信するための基地局あるいはモデムを有する広域無線アクセス回線において、
当該基地局あるいはモデムに内蔵されあるいは接続された送受信機と、当該送受信機の送信出力をＡ／Ｄコンバータによりデジタル信号に変換して下り方向のデジタル信号として出力し、逆に入力する上り方向のデジタル信号をＤ／Ａコンバータにより高周波信号に変換して当該送受信機の受信入力とするための第１の接続手段と、
当該第１の接続手段に直接あるいは伝送手段を介して接続され当該下り方向と上り方向のデジタル信号を複数方路に分岐あるいは合成あるいは接続するための分岐・合成手段と、当該分岐・合成手段の複数の方路毎に接続された伝送手段あるいはアンテナ手段とから構成され、
当該分岐・合成手段において当該複数方路毎に接続された伝送ケーブルからの上り方向のデジタル信号を合成するために設けられた合成手段がデジタル加算器を含んでおり、当該加算器の加算結果が最大値をオーバーフローする場合に当該加算器の出力が最大値で飽和するような特性を持たせるかあるいは飽和するように処理を施すことを特徴とする基地局分散装置
【請求項２】
当該アンテナ手段が当該分岐・合成手段の少なくとも１方路に対して接続され、当該１方路の下り方向のデジタル信号を無線信号に変換して空間に放射し逆に空間から受信した無線信号を上り方向のデジタル信号に変換することを特徴とする請求項第１項に記載の基地局分散装置
【請求項３】
当該伝送手段が、メタルケーブル、ツイストペアケーブル、電力用配電線、電力用屋内配線、ＬＡＮケーブル、同軸ケーブル、光ケーブルあるいはこれらの任意の組み合わせであり、当該デジタル信号を伝送媒体に適する信号に変換あるいは逆変換するための手段を含むことを特徴とする請求項第１項および第２項に記載の基地局分散装置
【発明の詳細な説明】
【００１】
【産業上の利用分野】
この発明は、高速のデジタル信号により変調された高周波信号を送受信するための基地局あるいはモデムを有する広域無線アクセスにおいて、基地局あるいはモデムの送信機および受信機の高周波信号をデジタル信号に変換して伝送し、当該ケーブルの途中に間隔を置いて分岐・挿入手段を設け、無線基地局を接続し、当該デジタル信号を元の高周波信号に変換して空間に放射しあるいは受信するための基地局分散装置に関するものである。
【００２】
【従来の技術】
図３は特願２００１−１３００６７に示された基地局分散装置の構成図である。
図３において、１はデジタル方式のモデムあるいは送受信機、２は分岐・合成器、３は分岐器、４、８はシリアル・パラレル変換器、５はＤ／Ａコンバータ、６は基準周波数発振器、７はＡ／Ｄコンバータ、９は加算器、１０はパラレル・シリアル変換器、１１は無線基地局、１２はアンテナ、１３は携帯端末、２０１、２０２、２０３、２０４はデジタル信号を伝送するためのケーブル、２０５は無線回線、２１１、２１２、２１３、２１４、２１５、２１６、２１７は接続端子である。
デジタル方式のモデムあるいは送受信機から送信される下り方向のシリアルデータのデジタル信号は、ケーブル２０１を経由して接続端子２１１に印加されて分岐器３により分岐され、一方は接続端子２１３によりケーブル２０３に接続され、もう一方はシリアル・パラレル変換器４によりパラレルデータに変換され、Ｄ／Ａコンバータ５により高周波信号に変換されて接続端子２１５により、無線基地局１１に接続され、アンテナ１２から空間に放射され無線回線２０５を経由して携帯端末１３により受信される。ここで、シリアル・パラレル変換器４から抽出される同期信号に同期して基準周波数発振器６が基準周波数を発振し、接続端子２１６を経由して無線基地局１１に基準信号を供給する。
一方、当該携帯端末１３から送信された無線信号は無線回線２０５を経由してアンテナ１２で受信され無線基地局１１により高周波信号に変換され、接続端子２１７により分岐・挿入器２のＡ／Ｄコンバータ７によりデジタル信号に変換され、加算器９において、ケーブル２０４から接続端子２１４を経由して送られるシリアルデータのデジタル信号をシリアル・パラレル変換器８によりパラレルデータのデジタル信号変換したものと加算され、パラレル・シリアル変換器１０によって再びシリアルデータのデジタル信号に変換されて、接続端子２１２によりケーブル２０２に接続され、ケーブル２０２を介してモデムあるいは送受信機１に接続される。
従来の加算器９は、上記のように構成されるため、複数の方路から来る上り方向のパラレルデータのデジタル信号を加算する際に加算合計が加算器９の最大桁数を越えると合計値が極端に低くなる問題が生じた。
【００３】
【発明が解決しようとする課題】
従来の基地局分散装置では、複数の方路から来る上り方向のデジタル信号を加算した際に加算合計が加算器の最大桁数を越えると合計値が極端に低くなる問題点を解決するためになされたものであり、加算合計が加算器の最大値を越えた場合には飽和させる等の処理を行う事を目的とする。
【００４】
【課題を解決するための手段】
この発明に係る基地局分散装置は、
請求項の第１項では、基地局あるいはモデムの送受信機から入出力される高周波信号をデジタル信号に変換あるいは逆変換して分岐・合成器により複数方路に分岐・合成する場合、上り方向のデジタル信号を合成する際ために用いる加算器がオーバーフローする時に飽和特性を持たせるかあるいは特別な処理を行う。
請求項の第２項では、当該複数の方路の内少なくとも１方路対してアンテナ手段が接続され、下り方向のデジタル信号を無線信号に変換して空間に送信し上り方向の無線信号を受信してデジタル信号に変換する。
請求項の第３項では、当該ケーブルがメタルケーブル、ツイストペアケーブル、電力用配電線、電力用屋内配線、ＬＡＮケーブル、同軸ケーブル、光ケーブルあるいはこれらの任意の組み合わせである。
【００５】
【作用】
この発明において、基地局あるいはモデムの送受信機から入出力される高周波信号をＡ／ＤコンバータあるいはＤ／Ａコンバータを用いて高速のデジタル信号に変換あるいは逆変換し直接あるいは伝送手段を介して分岐・合成器を接続して複数方路に分岐・合成し、上り方向のデジタル信号を合成する際ために用いる加算器がオーバーフローする時に飽和特性を持たせるかあるいは特別な処理を行う。
【００６】
【実施例】
以下、本発明の実施例を図１に従って説明する。図１において、７はＡ／Ｄコンバータ、８はシリアル・パラレル変換器、９は加算器、１０はパラレル・シリアル変換器、１４は全加算器、１５はオーバーフロー制御手段、２１２、２１４、２１７は接続端子、２２１、２２４はシリアルインターフエイス、２２２、２２３、２２５、２２６は８ビットのパラレルインターフエイス、２２７はアナログインターフエイスである。
接続端子２１７に印加された高周波信号はＡ／Ｄコンバータ７によって、例えば、８ビットのパラレルデータに変換されパラレルインターフエイス２２５によって全加算器１４に入力される。接続端子２１４に印加されたデジタル信号は、シリアルインターフエイス２２４により接続され、シリアル・パラレル変換器８によりパラレルデータに変換され、パラレルインターフエイス２２３によって全加算器１４に入力される。
当該Ａ／Ｄコンバータ７において、高周波信号は電圧０Ｖのとき「１０００００００」に変換され、高周波信号がプラス電圧の時は一桁目が１にマイナス電圧の時は一桁目が０に変換される。パラレルインターフエイス２２３に印加されるデジタル信号も同様の特性を有する。ここで、全加算器１４において、パラレルインターフエイス２２３が「１１１１１１１１」でパラレルインターフエイス２２５が「１００００００１」である時加算器１４の出力も８ビットのパラレルインターフエイス２２６であるためオーバーフローして「１０００００００」となって電圧が０Ｖとなる矛盾が生じる。
そこで、オーバーフロー制御手段１５によって、上記の場合でも「１１１１１１１１」となり正電圧の最大値で飽和するような処理を行う必要がある。なお、オーバーフロー制御手段１５のパラレルインターフエイス２２２はパラレル・シリアル変換器１０によってシリアルデータに変換され、接続端子２１２から上り方向のデジタル信号として伝送される。
ここで、パラレルインターフエイス２２２，２２３、２２５、および２２６は８ビットの場合について説明したが、任意のビット数でも同様である。
また、８ビットの第１ビットを電圧の極性として、正電圧を「０００００００１」〜「０１１１１１１１」、０Ｖを「１０００００００」、負電圧を「１１１１１１１１」〜「１０００００００」で割り付けることで補数計算を行う方法もある。
また、接続端子２１２および２１４に光ケーブルを接続する場合には、Ｏ／Ｅ（光・電気変換）あるいはＥ／Ｏ（電気・光変換）を用いて接続する。
【００７】
図２は、本発明のオーバーフロー制御手段の実施例を示す構成図であり、１４は全加算器、１５はオーバーフロー制御手段、２１〜２８は全加算器１４へのパラレル入力端子、４１〜４８は全加算器１４へのパラレル入力端子、３１〜３８は全加算器１４からのパラレル出力端子、５１〜５８はオーバーフロー制御手段１５からのパラレル出力端子、６１〜６５、６９〜７５、９１〜９７はインバータ、６６、６８、７６〜９０、９８〜１０４はＡＮＤゲート、６７はＸＯＲゲート、１０５〜１１２はＯＲゲートである。
パラレルインターフエイス２２３の最上位の接続端子２１とパラレルインターフエイス２２５の最上位の接続端子４１にはインバータ６１および６２を介して全加算器１４に接続しその他の端子２２〜２８および４２〜４８は全加算器１４に直接接続することで、高周波信号の電圧がプラスの時は最上位が「０」にマイナスの時は最上位が「１」に変換され補数演算が可能となるようにする。
論理素子６４〜６８では、パラレルインターフエイス２２３の最上位の接続端子２１の論理値「１」と「０」とパラレルインターフエイス２２５の最上位の接続端子４１の論理値「１」と「０」の組み合わせによってパラレルインターフエイス２２２の各接続端子５１〜５８の論理値を決めるための基礎となる論理回路を構成する。
例えば、パラレルインターフエイス２２３の最上位の接続端子２１とパラレルインターフエイス２２５の最上位の接続端子４１が共に「１」の時は、ＡＮＤゲート６８の出力が「１」となり、ＯＲゲート１０５によりパラレルインターフエイス２２２の接続端子５１は他の端子の如何に関わらず常に「１」となる。逆に、パラレルインターフエイス２２３の最上位の接続端子２１とパラレルインターフエイス２２５の最上位の接続端子４１が共に「１」以外の時は、ＡＮＤゲート６８の出力が「０」となり、ＯＲゲート１０５の出力はＡＮＤゲート７６の出力に依存する。
ＡＮＤゲート７６の入力は、パラレルインターフエイス２２３の最上位の接続端子２１とパラレルインターフエイス２２５の最上位の接続端子４１のＸＯＲゲート６７であるため接続端子２１と接続端子４１が共に「１」「１」あるいは「０」「０」の場合には出力は「０」であり、接続端子２１と接続端子４１が「１」「０」である時は出力は「１」となる。
結局、接続端子５１の論理出力は、接続端子２１と接続端子４１が共に「１」の時は「１」、接続端子２１と接続端子４１が共に「０」の時は「０」、接続端子２１と接続端子４１が「１」「０」あるいは「０」「１」の時は全加算器１４の出力の最上位の桁をＩＮＶゲート６３によって反転させたもので決まることになり、全加算器１４がオーバーフローするときには全加算器１４の最上位の桁である接続端子５１を「１」あるいは「０」に飽和させていることが分かる。
同様に、他の接続端子５２〜５８に対しても同様な処理を行うことで、パラレルインターフエイス２２３とパラレルインターフエイス２２５の論理の全ての組み合わせに対して、全加算器１４がオーバーフローする場合にはパラレルインターフエイス２２２の出力を飽和させるように論理回路を構成させることができる。なお、これらの論理回路は、ＰＬＤ素子あるいはＦＰＧＡなどのプログラム化が可能な素子により構成することができる。
【００８】
以上の説明で例として取り上げたオーバーフロー制御手段の論理構成は一例を示し、ソフトウエアによる演算を行う等多様な論理回路構成を採ることができる。
【００９】
【発明の効果】
本発明は、上記のように構成されるため、複数の方路毎に高周波信号をデジタル化したものを加算器で加算する際に加算器のオーバーフローによって歪みが発生することを防止できるメリットがある。
【図面の簡単な説明】
【図１】本発明の基地局分散装置の一実施例を示す構成図である。
【図２】本発明の基地局分散装置の他の実施例を示す構成図である。
【図３】従来の基地分散装置の例を示す構成図である。
【符号の説明】
１                                    基地局あるいはモデムの送受信機
２                                    分岐・合成器
３                                    分岐器
４                                    シリアル・パラレル変換器
５                                    Ｄ／Ａコンバータ
６                                    基準周波数発振器
７                                    Ａ／Ｄコンバータ
８                                    シリアル・パラレル変換器
９                                    加算器
１０                                  パラレル・シリアル変換器
１１                                  無線基地局
１２                                  アンテナ
１３                                  携帯端末
１４                                  全加算器
１５                                  オーバーフロー制御手段
２１〜２８                            全加算器１４へのパラレル入力端子
４１〜４８                            全加算器１４へのパラレル入力端子
３１〜３８                            全加算器１４からのパラレル出力端子
５１〜５８                            オーバーフロー制御手段１５からのパラレル出力端子
６１〜６５、６９〜７５、９１〜９７    インバータ
６６、６８、７６〜９０、９８〜１０４  ＡＮＤゲート
６７                                  ＸＯＲゲート
１０５〜１１２                        ＯＲゲート
２０１、２０２、２０３、２０４        伝送ケーブル
２０５                                無線回線
２１１、２１２、２１３、２１４        接続端子
２１５、２１６、２１７                接続端子
２２１、２２４、２２６                シリアル接続
２２２、２２３、２２５、２２７        パラレル接続
【図１】
2004159228.tif 000003
【図２】
2004159228.tif 000004
【図３】
2004159228.tif 000005