(57)【要約】【課題】回路面積を小さくしても、異なる複数の電圧レベルを得ることができる半導体記憶装置を提供する。【解決手段】可変ステージチャージポンプ１００では、共通入力バス１６０と共通出力バス１７０との間に第１，第２のチャージポンプ１１０，１２０を並列に接続している。第１のチャージポンプ１１０の出力端子と共通出力バス１７０とを接続する線にはｎチャネルＭＯＳＦＥＴ１４０を設け、第２のチャージポンプ１２０と共通出力バス１７０とを接続する線にはｎチャネルＭＯＳＦＥＴ１４２を設ける。第２のチャージポンプ１２０の入力端子と共通入力バス１６０とを接続する線には第２のスイッチ１３１を設ける。第１のチャージポンプ１１０の出力端子とｎチャネルＭＯＳＦＥＴ１４０との間と、第２のチャージポンプ１２０の入力端子と第２のスイッチ１３１との間には、第１のスイッチ１３０を設ける。【選択図】  図２０
2004348806.tif 000002
【特許請求の範囲】
【請求項１】
チャージポンプ装置と、
上記チャージポンプ装置の出力線からの出力が供給され、不揮発性メモリ素子をメモリセルとして用いたメモリセルアレイとを備え、
上記チャージポンプ装置は、
入力線と上記出力線との間に並列に接続された第１，第２のチャージポンプと、
上記第１のチャージポンプの出力端子と上記出力線とを接続する線に設けた第１の出力側スイッチと、
上記第２のチャージポンプの出力端子と上記出力線とを接続する線に設けた第２の出力側スイッチと、
上記第２のチャージポンプの入力端子と上記入力線とを接続する線に設けた入力側スイッチと、
上記第１のチャージポンプの出力端子と上記第１の出力側スイッチとの間と、上記第２のチャージポンプの入力端子と上記入力側スイッチとの間とを接続する線に設けた直列接続用スイッチと
を有し、
上記不揮発性メモリ素子は、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有することを特徴とする半導体記憶装置。
【請求項２】
チャージポンプ装置と、
上記チャージポンプ装置の出力線からの出力が供給され、不揮発性メモリ素子をメモリセルとして用いたメモリセルアレイとを備え、
上記チャージポンプ装置は、
入力線と上記出力線との間に接続されたｋ個（ｋ：３以上の正の整数）のチャージポンプと、
上記ｋ個のチャージポンプの各出力端子と上記出力線とを接続する各線に設けたｋ個の出力側スイッチと、
２からｋ番目までの上記チャージポンプの各入力端子と上記入力線とを接続する各線に設けた（ｋ−１）個の入力側スイッチと、
（ｎ−１）番目（ｎ：２からｋまでの整数）の上記チャージポンプの出力側端子と（ｎ−１）番目の上記出力側スイッチとの間と、ｎ番目の上記チャージポンプの入力端子とその入力端子に接続された上記入力側スイッチとの間とを接続する線に設けた（ｎ−１）番目の直列接続用スイッチと
を有し、
上記不揮発性メモリ素子は、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷を保持する機能を有するメモリ機能体と
を有することを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記第１，第２の出力側スイッチは、ダイオード接続された電界効果トランジスタであることを特徴とする半導体記憶装置。
【請求項４】
請求項２に記載の半導体記憶装置において、
上記出力側スイッチは、ダイオード接続された電界効果トランジスタであることを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
上記第１，第２のチャージポンプの少なくとも一方は、互いに直列接続された複数のポンプステージを含むことを特徴とする半導体記憶装置。
【請求項６】
請求項２に記載の半導体記憶装置において、
ｋ個の上記チャージポンプのうち少なくとも１つは、互いに直列接続された複数のポンプステージを含むことを特徴とする半導体記憶装置。
【請求項７】
請求項１または２に記載の半導体記憶装置において、
上記半導体記憶装置の出力端子と上記メモリセルアレイの入力端子とを接続する線に設けた少なくとも１つの電圧極性反転回路を備えたことを特徴とする半導体記憶装置。
【請求項８】
請求項１または２に記載の半導体記憶装置において、
上記メモリ機能体の少なくとも一部が上記拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。
【請求項９】
請求項１または２に記載の半導体記憶装置において、
上記メモリ機能体は、
上記ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と、
上記チャネル領域または半導体層とを隔てる絶縁膜と
を有し、
上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上であることを特徴とする半導体記憶装置。
【請求項１０】
請求項１または２に記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置およびそれを備えた携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性の半導体記憶装置としては、代表的にはフラッシュメモリが用いられている。
【０００３】
このフラッシュメモリでは、図２６に示すように、半導体基板９０１上にゲート絶縁膜９０８を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。このメモリセルの周囲には、素子分離領域９０６が形成されている（特許文献１を参照）。
【０００４】
上記メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。上記メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
このようなフラッシュメモリでは、フローティングゲート９０２中の電荷量が変化したとき、図２７に実線の曲線と破線の曲線で示すような、ドレイン電流Ｉｄ対ゲート電圧Ｖｇ特性を示す。すなわち、上記フローティングゲート９０２中の負電荷の量が増加すると、図２７中の実線の曲線で示す特性から破線の曲線で示す特性になって、Ｉｄ−Ｖｇ曲線は、同じドレイン電流Ｉｄに対してゲート電圧Ｖｇが増加する方向にほぼ平行移動して、閾値電圧が増加する。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、上述したようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であると共に、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜９０８の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜９０８の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００８】
また、上記メモリセルをメモリセルアレイに用いた半導体記憶装置では、チャージポンプ装置で異なる複数の電圧レベルを得る場合、各電圧レベルごとに専門のチャージポンプ回路を備えることになるため、チャージポンプ回路の数が多くなり、回路面積の増大を招いてしまうという問題がある。
【０００９】
そこで、本発明の課題は、回路面積を小さくしても、異なる複数の電圧レベルを得ることができる半導体記憶装置を提供することにある。
【００１０】
また、本発明のもう１つの課題は、上記半導体記憶装置を用いて、高機能、小型および低コストな携帯電子機器を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、第１の発明の半導体記憶装置は、チャージポンプ装置と、
上記チャージポンプ装置の出力線からの出力が供給され、不揮発性メモリ素子をメモリセルとして用いたメモリセルアレイとを備え、
上記チャージポンプ装置は、
入力線と上記出力線との間に並列に接続された第１，第２のチャージポンプと、
上記第１のチャージポンプの出力端子と上記出力線とを接続する線に設けた第１の出力側スイッチと、
上記第２のチャージポンプの出力端子と上記出力線とを接続する線に設けた第２の出力側スイッチと、
上記第２のチャージポンプの入力端子と上記入力線とを接続する線に設けた入力側スイッチと、
上記第１のチャージポンプの出力端子と上記第１の出力側スイッチとの間と、上記第２のチャージポンプの入力端子と上記入力側スイッチとの間とを接続する線に設けた直列接続用スイッチと
を有し、
上記不揮発性メモリ素子は、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有することを特徴とたことを特徴としている。
【００１２】
上記構成の半導体記憶装置によれば、上記チャージポンプ装置では、直列接続用スイッチがオン、かつ、上記入力側スイッチがオフのとき、第１の出力側スイッチをオフにすると共に、上記第２の出力側スイッチをオンにする。これにより、上記第１のチャージポンプと第２のチャージポンプとが互いに直列接続する。
【００１３】
また、上記チャージポンプ装置では、直列接続用スイッチがオフ、かつ、入力側スイッチがオンのとき、第１の出力側スイッチをオンにすると共に、第２の出力側スイッチをオンにする。これにより、上記第１のチャージポンプと第２のチャージポンプとが互いに並列接続する。
【００１４】
このように、上記チャージポンプ装置では、第１，第２のチャージポンプを互いに直列接続させたり、第１，第２のチャージポンプを互いに並列接続させたりすることができるので、複数の電圧レベルを、各電圧レベル専門のチャージポンプを用いることなく得ることができ、回路数を減少させことができる。
【００１５】
また、上記チャージポンプ装置では、第１，第２のチャージポンプが互いに直列接続するとき、第１の出力側スイッチをオフにすると共に、上記第２の出力側スイッチをオンにして、第１のチャージポンプと第２のチャージポンプとが短絡するのを防ぐことができる。
【００１６】
上記不揮発性メモリは、ゲート電極の両側にメモリ機能体を有するので、ゲート絶縁膜に関するスケーリングが可能であり、短チャネル効果に強い。これにより、上記メモリセルを微細化しても、２ビット以上の記憶保持ができる。その結果、上記メモリセルアレイの回路面積を縮小して、記憶装置を小型化することができる。
【００１７】
また、上記チャージポンプ装置の回路面積も縮小することができるので、不揮発性メモリ素子の微細化や多値記憶による回路面積の減少効果が損なわれず、記憶装置をより小型化することができる。
【００１８】
第２の発明の半導体記憶装置は、
チャージポンプ装置と、
上記チャージポンプ装置の出力線からの出力が供給され、不揮発性メモリ素子をメモリセルとして用いたメモリセルアレイとを備え、
上記チャージポンプ装置は、
入力線と上記出力線との間に接続されたｋ個（ｋ：３以上の正の整数）のチャージポンプと、
上記ｋ個のチャージポンプの各出力端子と上記出力線とを接続する各線に設けたｋ個の出力側スイッチと、
２からｋ番目までの上記チャージポンプの各入力端子と上記入力線とを接続する各線に設けた（ｋ−１）個の入力側スイッチと、
（ｎ−１）番目（ｎ：２からｋまでの整数）の上記チャージポンプの出力側端子と（ｎ−１）番目の上記出力側スイッチとの間と、ｎ番目の上記チャージポンプの入力端子とその入力端子に接続された上記入力側スイッチとの間とを接続する線に設けた（ｎ−１）番目の直列接続用スイッチと
を有し、
上記不揮発性メモリ素子は、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷を保持する機能を有するメモリ機能体と
を有することを特徴としている。
【００１９】
上記構成の半導体記憶装置によれば、上記チャージポンプ装置では、（ｎ−１）番目の直列接続用スイッチがオン、かつ、ｎ番目のチャージポンプの入力端子に接続された入力側スイッチがオフのとき、（ｎ−１）番目の出力側スイッチをオフにすると共に、ｎ番目の出力側スイッチをオンにする。これにより、上記（ｎ−１）番目のチャージポンプとｎ番目のチャージポンプとが互いに直列接続する。
【００２０】
また、上記チャージポンプ装置では、（ｎ−１）番目の直列接続用スイッチがオフ、かつ、ｎ番目のチャージポンプの入力端子に接続された入力側スイッチがオンのとき、（ｎ−１）番目の出力側スイッチをオンにすると共に、ｎ番目の出力側スイッチをオンにする。これにより、上記（ｎ−１）番目のチャージポンプとｎ番目のチャージポンプとが互いに並列接続する。
【００２１】
このように、上記チャージポンプ装置では、（ｎ−１）番目のチャージポンプとｎ番目のチャージポンプとを互いに直列接続させたり、上記（ｎ−１）番目のチャージポンプとｎ番目のチャージポンプとを互いに並列接続させたりすることができるので、複数の電圧レベルを、各電圧レベル専門のチャージポンプを用いることなく得ることができ、回路数を減少させることができる。
【００２２】
また、上記（ｎ−１）番目のチャージポンプとｎ番目のチャージポンプとが互いに直列接続するとき、（ｎ−１）番目の出力側スイッチをオンにすると共に、ｎ番目の出力側スイッチをオンにして、（ｎ−１）番目のチャージポンプとｎ番目のチャージポンプとが短絡するのを防ぐことができる。
【００２３】
上記不揮発性メモリは、ゲート電極の両側にメモリ機能体を有するので、ゲート絶縁膜に関するスケーリングが可能であり、短チャネル効果に強い。これにより、上記メモリセルを微細化しても、２ビット以上の記憶保持ができる。その結果、上記メモリセルアレイの回路面積を縮小して、記憶装置を小型化することができる。
【００２４】
また、上記チャージポンプ装置の回路面積も縮小することができるので、不揮発性メモリ素子の微細化や多値記憶による回路面積の減少効果が損なわれず、記憶装置をより小型化することができる。
【００２５】
一実施形態の半導体記憶装置は、上記第１の発明の半導体記憶装置において、上記第１，第２の出力側スイッチは、ダイオード接続された電界効果トランジスタである。
【００２６】
上記実施形態の半導体記憶装置によれば、上記第１，第２の出力側スイッチは、ダイオード接続された電界効果トランジスタであるので、入力線と出力線との間を流れる電流を用いて制御することができる。したがって、上記第１，第２の出力側スイッチを制御するための例えば制御回路を設けなくてもよく、回路面積をより減少させることができる。
【００２７】
一実施形態の半導体記憶装置は、上記第２の発明の半導体記憶装置において、上記出力側スイッチは、ダイオード接続された電界効果トランジスタである。
【００２８】
上記実施形態の半導体記憶装置によれば、上記出力側スイッチは、ダイオード接続された電界効果トランジスタであるので、入力線と出力線との間を流れる電流を用いて制御することができる。したがって、上記出力側スイッチを制御するための例えば制御回路を設けなくてもよく、回路面積をより減少させることができる。
【００２９】
一実施形態の半導体記憶装置は、上記第１の発明の半導体記憶装置において、上記第１，第２のチャージポンプの少なくとも一方は、互いに直列接続された複数のポンプステージを含む。
【００３０】
上記実施形態の半導体記憶装置によれば、上記第１，第２のチャージポンプの少なくとも一方が、互いに直列接続された複数のポンプステージを含むので、ポンプステージ数を適切に設定することにより、所望の電圧レベルを確実に得ることができる。
【００３１】
また、上記ポンプステージ数を適切に設定することにより、例えば分圧器または分流器を使用する必要がなくなり、消費電力の低減を可能とする。
【００３２】
一実施形態の半導体記憶装置は、上記第２の発明の半導体記憶装置において、ｋ個の上記チャージポンプのうち少なくとも１つは、互いに直列接続された複数のポンプステージを含む。
【００３３】
上記実施形態の半導体記憶装置によれば、上記ｋ個のチャージポンプのうち少なくとも１つが、互いに直列接続された複数のポンプステージを含むので、ポンプステージ数を適切に設定することにより、所望の電圧レベルを確実に得ることができる。
【００３４】
また、上記ポンプステージ数を適切に設定することにより、例えば分圧器または分流器を使用する必要がなくなり、消費電力の低減を可能とする。
【００３５】
一実施形態の半導体記憶装置は、上記チャージポンプ装置の出力端子と上記メモリセルアレイの入力端子とを接続する線に設けた少なくとも１つの電圧極性反転回路を備えている。
【００３６】
上記実施形態の半導体記憶装置によれば、上記チャージポンプ装置の出力端子とメモリセルアレイの入力端子とを接続する線に少なくとも１つの電圧極性反転回路を設けているので、不揮発性メモリ素子の各操作モードで必要とされる負電圧を得ることできる。したがって、上記不揮発性メモリ素子に負電圧を供給するための負電圧専用チャージポンプを設けなくてもよく、小さな回路面積で負電圧をメモリセルアレイに供給できる。
【００３７】
一実施形態の半導体記憶装置は、上記第１または第２の発明の半導体記憶装置において、上記メモリ機能体の少なくとも一部が上記拡散領域の一部にオーバーラップしている。
【００３８】
また、別の一実施形態の半導体記憶装置は、上記第１または第２の半導体記憶装置において、上記不揮発性メモリ素子は、上記ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と、上記チャネル領域または半導体層とを隔てる絶縁膜とを有し、上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上である。
【００３９】
また、上記不揮発性メモリ素子の書込み動作及び消去動作の電圧を低下させることによって、従来のように、高電圧に対応するためにゲート絶縁膜の膜厚を厚くする必要がない。このため、上記不揮発性メモリ素子や、上記不揮発性メモリ素子を動作させるための回路を構成する例えばトランジスタにおける短チャンネル効果が軽減される。その結果、上記不揮発性メモリ素子と、上記不揮発性メモリ素子を動作させるための回路を構成するトランジスタとについて、従来よりもチャンネル長を短くすることができる。
【００４０】
また、上記チャージポンプ装置に含まれる例えばキャパシタの面積を小さくすることができる。
【００４１】
以上より、上記半導体記憶装置の回路面積を大幅に削減することが可能となる。
【００４２】
第３の発明の携帯電子機器は、上記第１または第２の発明の半導体記憶装置を備えたことを特徴としている。
【００４３】
上記構成の携帯電子機器によれば、１つの不揮発性メモリ当たり２ビットの記憶保持が可能で、かつ、微細化が容易な半導体記憶装置を備えているので、高機能化できると共に、小型化できる。また、小型化により、製造コストを削減することが可能になる。
【００４４】
【発明の実施の形態】
まず、本発明の半導体記憶装置に用いる不揮発性のメモリ素子について、その概略を説明する。
【００４５】
上記メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、上記チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域を意味する。
【００４６】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００４７】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００４８】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００４９】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００５０】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００５１】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００５２】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００５３】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００５４】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００５５】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００５６】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００５７】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００５８】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００５９】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００６０】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００６１】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００６２】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００６３】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００６４】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００６５】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００６６】
このメモリ素子の形成方法の一例を説明する。
【００６７】
まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、上記半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を、熱酸化法により形成し、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００６８】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００６９】
その後、上記ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００７０】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００７１】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００７２】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００７３】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００７４】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００７５】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００７６】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００７７】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００７８】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００７９】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００８０】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００８１】
以下に、本発明の半導体記憶装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００８２】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、不揮発性メモリ素子の一例としてのメモリ素子１００１を備える。
【００８３】
メモリ素子１００１は、半導体基板１１０１表面に形成されたＰ型ウェル領域１１０２上にゲート絶縁膜１１０３を介してゲート電極１１０４が形成されている。ゲート電極１１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１１０９が配置されており、シリコン窒化膜１１０９のなかでゲート電極１１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能体１１０５ａ、１１０５ｂとなっている。ここで、メモリ機能体とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１１０４の両側であってＰ型ウェル領域１１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１１０７ａ、１１０７ｂが形成されている。拡散領域１１０７ａ、１１０７ｂは、オフセット構造を有している。すなわち、拡散領域１１０７ａ、１１０７ｂはゲート電極下の領域１１２１には達しておらず、電荷保持膜下のオフセット領域１１２０がチャネル領域の一部を構成している。
【００８４】
なお、実質的に電荷を保持するメモリ機能体１１０５ａ、１１０５ｂは、ゲート電極１１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能体１１０５ａ、１１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１２が絶縁膜１１１１中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１２が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１２の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００８５】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１１３１ａ、１１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１１３１ａ、１１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００８６】
第２のメモリ機能体１１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１１０７ａをソース電極に、Ｎ型の第２の拡散領域１１０７ｂをドレイン電極とする。例えば、第１の拡散領域１１０７ａ及びＰ型ウェル領域１１０２に０Ｖ、第２の拡散領域１１０７ｂに＋５Ｖ、ゲート電極１１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層１２２６が、第１の拡散領域１１０７ａ（ソース電極）から伸びるが、第２の拡散領域１１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００８７】
一方、第１のメモリ機能体１１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１１０７ｂをソース電極に、第１の拡散領域１１０７ａをドレイン電極とする。例えば、第２の拡散領域１１０７ｂ及びＰ型ウェル領域１１０２に０Ｖ、第１の拡散領域１１０７ａに＋５Ｖ、ゲート電極１１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１１３１ａに電子を注入して、書込みを行なうことができる。
【００８８】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００８９】
第１のメモリ機能体１１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１１０２に０Ｖを印加して、第１の拡散領域１１０７ａとＰ型ウェル領域１１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１１０４方向に引きこまれ、その結果、第１のメモリ機能体１１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１１３１ａの消去が行なわれる。このとき第２の拡散領域１１０７ｂには０Ｖを印加すればよい。
【００９０】
第２のメモリ機能体１１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００９１】
第１のメモリ機能体１１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１１０７ｂに０Ｖ、ゲート電極１１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１１０２と第２の拡散領域１１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１１０２と第１の拡散領域１１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１１０２と第２の拡散領域１１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１１０４方向に引きこまれ、その結果、第１のメモリ機能体１１３１ａに正孔注入が行なわれる。
【００９２】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００９３】
なお、第１のメモリ機能体１１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００９４】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００９５】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００９６】
第１のメモリ機能体１１３１ａに記憶された情報を読み出す場合、第１の拡散領域１１０７ａをソース電極に、第２の拡散領域１１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１１０７ａ及びＰ型ウェル領域１１０２に０Ｖ、第２の拡散領域１１０７ｂに＋１．８Ｖ、ゲート電極１１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１１３１ａに電子が蓄積している場合は、第１のメモリ機能体１１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、１１３１ｂにおける電荷蓄積の有無に影響されることなく、第１のメモリ機能体１１３１ａにおける電荷蓄積の状態について、より高精度に判定することが可能となる。
【００９７】
第２のメモリ機能体１１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１１０７ｂをソース電極に、第１の拡散領域１１０７ａをドレイン電極とし、トランジスタを動作させる。図示しないが、例えば、第２の拡散領域１１０７ｂ及びＰ型ウェル領域１１０２に０Ｖ、第１の拡散領域１１０７ａに＋１．８Ｖ、ゲート電極１１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１１３１ｂに記憶された情報の読出しを行なうことができる。
【００９８】
なお、ゲート電極１１０４で覆われないチャネル領域（オフセット領域１１２０）が残されている場合、ゲート電極１１０４で覆われないチャネル領域においては、メモリ機能体１１３１ａ、１１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１１２０の幅を決定することが好ましい。
【００９９】
拡散領域１１０７ａ、１１０７ｂがゲート電極１１０４端に達している場合、つまり、拡散領域１１０７ａ、１１０７ｂとゲート電極１１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１１０７ａ、１１０７ｂとゲート電極１１０４とがオーバーラップしていない（オフセット領域１１２０が存在する）ほうが好ましい。
【０１００】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１１０４にワード線ＷＬを、第１の拡散領域１１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【０１０１】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【０１０２】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【０１０３】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
【０１０４】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１０５】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【０１０６】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体１２６１、１２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１００１と実質的に同様の構成である。
【０１０７】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜１２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１２４１、１２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜１２４２がシリコン酸化膜１２４１、１２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜１２４２を強誘電体で置き換えてもよい。
【０１０８】
また、メモリ機能体１２６１、１２６２における電荷を保持する領域（シリコン窒化膜１２４２）は、拡散領域１２１２、１２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域１２１２、１２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜１２４２）の少なくとも一部が存在することを意味する。なお、１２１１は半導体基板、１２１４はゲート絶縁膜、１２７１はゲート電極１２１７と拡散領域１２１２、１２１３とのオフセット領域である。図示しないが、ゲート絶縁膜１２１４下であって半導体基板１２１１の最表面はチャネル領域となる。
【０１０９】
メモリ機能体１２６１、１２６２における電荷を保持する領域であるシリコン窒化膜１２４２と拡散領域１２１２、１２１３とがオーバーラップすることによる効果を説明する。
【０１１０】
図９に示したように、メモリ機能体１２６２周辺部において、ゲート電極１２１７と拡散領域１２１３とのオフセット量をＷ１とし、ゲート電極１２１７のチャネル長方向の切断面におけるメモリ機能体１２６２の幅をＷ２とすると、メモリ機能体１２６２と拡散領域１２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体１２６２のうちシリコン窒化膜１２４２で構成されたメモリ機能体１２６２が、拡散領域１２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１１１】
図９では、メモリ機能体１２６２のうち、シリコン窒化膜１２４２のゲート電極１２１７と離れた側の端が、ゲート電極１２１７から離れた側のメモリ機能体１２６２の端と一致しているため、メモリ機能体１２６２の幅をＷ２として定義した。
【０１１２】
なお、図１０に示すように、メモリ機能体１２６２ａのうちシリコン窒化膜１２４２ａのゲート電極１２１７ａと離れた側の端が、ゲート電極１２１７ａから離れた側のメモリ機能体１２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１２４２ａのゲート電極１２１７ａと遠い側の端までと定義すればよい。
【０１１３】
図１１は、図９のメモリ素子の構造において、メモリ機能体１２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体１２６２を消去状態（ホールが蓄積されている）とし、拡散領域１２１２、１２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜１２４２と拡散領域１２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜１２４２と拡散領域１２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜１２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０１１４】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域１２１２、１２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【０１１５】
メモリ機能体１２６１（領域１２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域１２１２をソース電極とし、拡散領域１２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１２６２の記憶状況の如何にかかわらず、メモリ機能体１２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１１６】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１１７】
なお、図８には図示していないが、半導体基板１２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１１８】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体１２６２の電荷保持膜であるシリコン窒化膜１２４２ａが、ゲート絶縁膜１２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜１２４２ａは、ゲート絶縁膜１２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【０１１９】
メモリ機能体１２６２中に、ゲート絶縁膜１２１４表面と略平行なシリコン窒化膜１２４２ａがあることにより、シリコン窒化膜１２４２ａに蓄積された電荷の多寡によりオフセット領域１２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜１２４２ａをゲート絶縁膜１２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜１２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１２０】
さらに、メモリ機能体１２６２は、ゲート絶縁膜１２１４の表面と略平行なシリコン窒化膜１２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１２４４のうちオフセット領域１２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【０１２１】
なお、シリコン窒化膜１２４２ａの膜厚を制御すると共に、シリコン窒化膜１２４２ａ下の絶縁膜（シリコン酸化膜１２４４のうちオフセット領域１２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜１２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜１２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜１２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜１２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１２２】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体１２６２は、電荷保持膜であるシリコン窒化膜１２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜１２１４の表面と略平行に配置され（領域１２８１）、さらに、ゲート電極１２１７側面と略平行に配置された（領域１２８２）形状を有している。
【０１２３】
ゲート電極１２１７に正電圧が印加された場合には、メモリ機能体１２６２中での電気力線は矢印１２８３で示すように、シリコン窒化膜１２４２を２回（領域１２８２及び領域１２８１部分）通過する。なお、ゲート電極１２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１２４２の比誘電率は約６であり、シリコン酸化膜１２４１、１２４３の比誘電率は約４である。したがって、電荷保持膜の領域１２８１のみが存在する場合よりも、電気力線１２８３方向におけるメモリ機能体１２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１２１７に印加された電圧の多くの部分が、オフセット領域１２７１における電界を強くするために使われることになる。
【０１２４】
書換え動作時に電荷がシリコン窒化膜１２４２に注入されるのは、発生した電荷がオフセット領域１２７１における電界により引き込まれるためである。したがって、シリコン窒化膜１２４２が領域１２８２を含むことにより、書換え動作時にメモリ機能体１２６２に注入される電荷が増加し、書換え速度が増大する。
【０１２５】
なお、シリコン酸化膜１２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜１２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１２６】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常に大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１２７】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜１２４１のうちオフセット領域１２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１２８】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜１２４１のうちゲート電極１２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０１２９】
さらに、実施の形態２と同様に、シリコン窒化膜１２４２下の絶縁膜（シリコン酸化膜１２４１のうちオフセット領域１２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１２４１のうちゲート電極１２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜１２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１３０】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【０１３１】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１３２】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極１２１７下の部分と拡散領域１２１２、１２１３との間にはオフセット領域１２７１が存在することとなる。これにより、メモリ機能体１２６１、１２６２（シリコン窒化膜１２４２）に蓄積された電荷により、オフセット領域１２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１３３】
また、ゲート電極１２１７と拡散領域１２１２、１２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１３４】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域１２７１が存在しなくてもよい。オフセット領域１２７１が存在しない場合においても、拡散領域１２１２、１２１３の不純物濃度が十分に薄ければ、メモリ機能体１２６１、１２６２（シリコン窒化膜１２４２）においてメモリ効果が発現し得る。
【０１３５】
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１３６】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１３７】
このメモリ素子は、半導体基板１２８６上に埋め込み酸化膜１２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域１２１２、１２１３が形成され、それ以外の領域はボディ領域１２８７となっている。
【０１３８】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域１２１２、１２１３とボディ領域１２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１３９】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域１２１２、１２１３のチャネル側に隣接して、Ｐ型高濃度領域１２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１４０】
すなわち、Ｐ型高濃度領域１２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域１２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１４１】
このように、Ｐ型高濃度領域１２９１を設けることにより、拡散領域１２１２、１２１３と半導体基板１２１１との接合が、メモリ機能体１２６１、１２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１４２】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域１２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域１２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１４３】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜１２４２）とチャネル領域又はウェル領域１２１１とを隔てる絶縁膜１２４１の厚さ（Ｔ１）が、ゲート絶縁膜１２１４の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１４４】
上記ゲート絶縁膜１２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、上記絶縁膜１２４１の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１４５】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１４６】
つまり、このメモリ素子においては、上記電荷保持膜１２４２と、チャネル領域又はウェル領域１２１１とを隔てる絶縁膜１２４１は、ゲート電極１２１７と、チャネル領域又はウェル領域１２１１とに挟まれていない。そのため、上記電荷保持膜１２４２と、チャネル領域又はウェル領域１２１１とを隔てる上記絶縁膜１２４１には、ゲート電極１２１７と、チャネル領域又はウェル領域１２１１間に働く高電界が直接作用せず、ゲート電極１２１７から横方向に広がる比較的弱い電界が作用する。そのため、上記絶縁膜１２４１に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。Ｔ１を薄くすることにより、メモリ機能体１２６１，１２６２への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜１２４２に電荷が蓄積された時にチャネル領域又はウェル領域１２１１に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１４７】
ところで、メモリ機能体中での電気力線は、図１３の矢印１２８４で示すように、シリコン窒化膜１２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜１２４２が図の下側に移動し、矢印１２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、矢印１２８４方向の電気力線に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極１２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１４８】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１４９】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１５０】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜１２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１５１】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜１２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１５２】
ゲート絶縁膜１２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜１２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１５３】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１５４】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１５５】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１５６】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１５７】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１５８】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１５９】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１６０】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１６１】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１６２】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１６３】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２７）と大きく異なる。
【０１６４】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１６５】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１６６】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１６７】
（実施の形態１０）
この実施の形態では、上記実施の形態１〜８のメモリ素子をメモリセルとして用いたメモリセルアレイを備えた半導体記憶装置について説明する。
【０１６８】
図２０に、上記半導体記憶装置が含むチャージポンプ装置の一例としての可変ステージチャージポンプ１００のブロック図を示す。
【０１６９】
上記可変ステージチャージポンプ１００は、ノード１６２を有する段と、ノード１６４を有する段とを備えている。これらの段は、入力線の一例としての共通入力バス１６０と、出力線の一例としての共通出力バス１７０との間に設けている。この共通出力バス１７０は共通出力ノード１５０を含んでいる。また、上記ノード１６２を有する段は第１のチャージポンプ１１０を含み、ノード１６４を有する段は第２のチャージポンプ１２０を含む。なお、上記共通入力バス１６０には電源電圧Ｖｐｐが印加される。また、上記共通出力バス１７０からの出力が上記メモリセルアレイに供給される。
【０１７０】
上記第１のチャージポンプ１１０は、ポンプポンプステージ１１２と、このポンプステージ１１２に直列に接続されたポンプポンプステージ１１４とを有している。上記第１のチャージポンプ１１０の入力端子（ポンプステージ１１２の入力端子）は、ノード１６２を介して共通入力バス１６０に接続されている。また、上記第１のチャージポンプ回路１１０の出力端子（ポンプステージ１１４の出力端子）は、ノード１４４を介して直列接続用スイッチの一例としての第１のスイッチ１３０に接続されていると共に、ノード１４４を介して第１の出力側スイッチの一例としてのｎチャネルＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）１４０に接続されている。また、上記ＭＯＳＦＥＴ１４０は共通出力ノード１５０にも接続されている。
【０１７１】
上記第２のチャージポンプ１２０は、ステージ１２２と、このステージ１２２に直列接続されたステージ１２４とを有している。上記第２のチャージポンプ１２０の入力端子（ステージ１２２の入力端子）は、第１のスイッチ１３０に接続されると共に、入力側スイッチの一例としての第２のスイッチ１３１に接続されている。また、上記第２のスイッチ１３１の入力端子は、ノード１６４を介して共通入力バス１６０にも接続されている。また、上記第２のチャージポンプ１２０の出力端子（ステージ１２４の出力端子）は、ノード１４６を介して第２の出力側スイッチの一例としてのｎチャネルＭＯＳＦＥＴ１４２に接続されている。また、上記ＭＯＳＦＥＴ１４２は共通出力ノード１５０にも接続されている。
【０１７２】
上記第１のスイッチ１３０は、第１のチャージポンプ１１０の出力を第２のチャージポンプ１２０に入力として与えるか否かを制御する。また、上記第２のスイッチ１３１は、第２のチャージポンプ１２０の入力端子に電源電圧Ｖｐｐを印加するために使用される。そして、上記第１のスイッチ１３０と第２のスイッチ１３１とは、第１のチャージポンプ１１０と第２のチャージポンプ１２０とを互いに直列接続させるか、それとも互いに並列接続されるかを制御する。
【０１７３】
ところで、上記可変ステージチャージポンプ１００は、「Ｘ／Ｙステージポンプ」とも呼ばれる。このような場合、「Ｘ」は、共通入力バス１６０と共通出力ノード１５０との間における段の数（すなわち、チャージポンプの最大値）を指す。「Ｙ」はチャージポンプのステージ数を指す。したがって「ＸかけるＹ」は、共通入力バス１６０と共通出力ノード１５０との間で互いに直列に接続させることができるステージの最大値を示す。このような呼び方を可変ステージチャージポンプ１００に適用した場合、可変ステージチャージポンプ１００は、段が２つあり、各段に２つのステージを備えたチャージポンプを有しているので、「２／２ステージポンプ」と呼ぶことができる。２／２ステージ・チャージポンプは、４つのステージを全て直列で接続するか、または、一方の２つの直列接続したステージを他方の２つの直列接続したステージに並列接続することができる。
【０１７４】
上記第１のスイッチ１３０の状態と第２のスイッチ１３１の状態との可能な組合わせは４通りある（２つの状態かける２つのスイッチ）。上記第１のスイッチ１３０の状態と第２のスイッチ１３１の状態とを変えることで、第１のチャージポンプ１１０と第２のチャージポンプ１２０との接続が変化して、ステージ数が変化する。ここで、上記第１のスイッチ１３０または第２のスイッチ１３１が「オン」という表現は、第１のスイッチ１３０または第２のスイッチ１３１が電流パスを形成することを意味する。また、上記第１のスイッチ１３０または第２のスイッチ１３１が「オフ」という表現は、スイッチが開状態にあることを意味する。言い換えると、スイッチ回路は多大な電流を通さない。
【０１７５】
図２２に、上記４通りの組合わせを示す。
【０１７６】
図２２から判るように、上記第１のスイッチ１３０および第２のスイッチ１３１の両方のスイッチをオフとする第１の構成では、第１のチャージポンプ１１０は共通出力ノード１５０へ電圧を供給する唯一のチャージポンプとなる。したがって、上記第１のチャージポンプ１１０は２ステージのチャージポンプであるため、可変ステージチャージポンプ１００は実質上、２ステージ・チャージポンプとなる。この第１の構成は、第１，第２のチャージポンプ１１０，１２０の両方で共電圧を通出力ノード１５０に供給する場合に対して、電源節約モードとして使用することができる。
【０１７７】
上記第１のスイッチ１３０をオフ、かつ、第２のスイッチ１３１をオンにする第２の構成では、第１のチャージポンプ１１０と第２のチャージポンプ１２０とが共通出力ノード１５０に互いに並列に接続される。したがって、上記第１のチャージポンプ１１０および第２のチャージポンプ１２０は両方とも２ステージ・チャージポンプであるため、可変ステージチャージポンプ１００は実質上、２ステージと２ステージとが互いに並列に接続された４ステージ・チャージポンプとなる。この第２の構成は、可変ステージチャージポンプ１００は、第１，第２のスイッチ１３０，１３１の両方をオフにした場合とほぼ同じ出力電圧を共通出力ノード１５０で得る。また、上記第１のチャージポンプ１１０と第２のチャージポンプ１２０とは並列接続されているため、可変ステージチャージポンプ１００は、第１のチャージポンプ１１０だけで動作する場合のほぼ２倍の量の電流を供給することができる。
【０１７８】
上記第１のスイッチ１３０をオン、かつ、第２のスイッチ１３１をオフにする第３の構成では、第１のチャージポンプ１１０と第２のチャージポンプ１２０とが互いに直列接続される。言い換えると、上記第２のチャージポンプ１２０の入力電圧は、第１のチャージポンプ１１０の出力から与えられる。上記第１のチャージポンプ１１０および第２のチャージポンプ１２０は両方とも２ステージ・チャージポンプであるため、可変ステージチャージポンプ１００が実質上、４ステージのそれぞれが互いに直列に接続された４ステージ・チャージポンプになることを意味する。この構成では、可変ステージチャージポンプ１００は、上記第１，第２の構成のほぼ２倍の電圧が共通出力ノード１５０で得られる。ただし、上記可変ステージチャージポンプ１００は、第２の構成のほぼ半分の電流しか流せない。
【０１７９】
図２２においては、第４の構成として「Ｎ／Ａ」を示している。この第４の構成は使用すべきではなく、適用できないことを示す。上記第１のスイッチ１３０および第２のスイッチ１３１の両方のスイッチがオンの場合、第１のチャージポンプ１１０は、その出力がその入力と供給電圧とに接続されるため短絡する。このような操作は、本実施形態の可変ステージチャージポンプ１００にとって有害であり、避けるべきである。
【０１８０】
図１に示すｎチャネルＭＯＳＦＥＴ１４０およびｎチャネルＭＯＳＦＥＴ１４２は、第１のチャージポンプ１１０および第２のチャージポンプ１２０それぞれの出力端子と共通出力ノード１５０との間にダイオード形式で接続されている。これにより、上記第１のチャージポンプ１１０と第２のチャージポンプ１２０とが互いに直列接続している際に、第１のチャージポンプ１１０と第２のチャージポンプ１２０とがお互いにショートしてしまうのを防ぐ。
【０１８１】
上記ＭＯＳＦＥＴ１４０のダイオード接続をなしにすると、つまり、ＭＯＳＦＥＴ１４０を配置しないと、第１のスイッチ１３０がオン、かつ、第２のスイッチ１３１がオフの場合、第２のチャージポンプ１２０はショートしてしまう。このとき、上記ノード１４４は、共通出力ノード１５０と、第２のチャージポンプ１２０の入力端子とに接続されている。そうすると、上記第２のチャージポンプ１２０の出力端子が共通出力ノード１５０に接続されるため、チャージポンプ１２０の出力はチャージポンプ１２０の入力へ接続されることになる。このような構成は、上記第２のチャージポンプ１２０を無効にするため、普通使用されない。
【０１８２】
上記ＭＯＳＦＥＴ１４０を配置すると、共通出力ノード１５０の電圧がノード１４４の電圧より高い場合、電流はＭＯＳＦＥＴ１４０を通過できない。つまり、上記ＭＯＳＦＥＴ１４０は非導通状態となる。これは、上記第１のチャージポンプ１１０と第２のチャージポンプ１２０とが互いに直列接続されている時の状況である。また、上記第１のチャージポンプ１１０と第２のチャージポンプ１２０とが互いに直列接続されている場合、ノード１４６の電圧はノード１４４の電圧より高くなる。そして、上記ノード１４６の電圧が共通出力ノード１５０の電圧をＭＯＳＦＥＴ１４２の閾値電圧だけ超える場合、ＭＯＳＦＥＴ１４２は導通して、ノード１４６で得られる電圧（ＭＯＳＦＥＴ１４２の閾値電圧を差し引いた値）を共通出力ノード１５０へ与える。また、上記ノード１４４の電圧からＭＯＳＦＥＴ１４０の閾値電圧を差し引いた電圧が、共通出力ノード１５０の現在の電圧を超えない限り、ＭＯＳＦＥＴ１４０は導通しない。
【０１８３】
以上から判るように、上記ＭＯＳＦＥＴ１４０，１４２は第１，第２のチャージポンプ１１０，１２０の直列接続構成を安定させることができる。
【０１８４】
上記ＭＯＳＦＥＴ１４０，１４２の閾値電圧が低いと、ＭＯＳＦＥＴ１４０およびＭＯＳＦＥＴ１４２による電圧降下を低減する助けとなる。この場合、上記ポンプステージ１１２，１１４，１２２，１２４によって供給される電圧のより大きな部分が共通出力ノード１５０に到達する。上記ＭＯＳＦＥＴ１４０，１４２の典型的な低い閾値電圧としては、通常１Ｖ未満が好ましく、０．２Ｖから０．９Ｖの範囲がより好ましい。
【０１８５】
本発明の他の実施形態によれば、可変ステージチャージポンプ１００は、電源電圧Ｖｐｐから０未満の電圧を供給するネガティブ・チャージポンプである。この場合、ポンプステージ１１２，１１４，１２２，１２４はネガティブ・チャージポンプである。また、上記他の実施形態において、可変ステージチャージポンプ１００がネガティブ・チャージポンプとして正確に機能するためには、ｎチャネルＭＯＳＦＥＴ１４０，１４２の代わりにｐチャネルＭＯＳＦＥＴを使用する必要がある。
本発明の直列接続用スイッチおよび入力側スイッチが本実施の形態に限定されない。
【０１８６】
例えば、上記直列接続用スイッチの一例としてＭＯＳＦＥＴを用いてもよいし、入力側スイッチとしてＭＯＳＦＥＴを用いてもよい。つまり、上記第１のスイッチ１３０および第２のスイッチ１３１の代わりに、ＭＯＳＦＥＴを用いてもよい。この場合、上記第１，第２のスイッチ１３０，１３１の代わりに用いたＭＯＳＦＥＴによって通過する電圧の範囲を最大にするために、共通出力ノード１５０からの出力電圧Ｖｏｕｔを、そのＭＯＳＦＥＴのゲートへの制御電圧として使用することができる。
【０１８７】
また、本発明の第１，第２の出力側スイッチも本実施の形態に限定されない。
【０１８８】
例えば、上記実施の形態では、第１のチャージポンプ１１０と共通出力バス１７０とをｎチャネルＭＯＳＦＥＴ１４０で接続していたが、第１のチャージポンプ１１０と共通出力バス１７０とを例えば開閉式スイッチで接続してもよい。
【０１８９】
また、本実施の形態では、第２のチャージポンプ１２０と共通出力バス１７０とをｎチャネルＭＯＳＦＥＴ１４２で接続していたが、第２のチャージポンプ１２０と共通出力バス１７０とを例えば開閉式スイッチで接続してもよい。
【０１９０】
また、本実施の形態では、ダイオード接続したｎチャネルＭＯＳＦＥＴ１４０，１４２を用いていたが、ダイオード接続していないｎチャネルＭＯＳＦＥＴ１４０を用いてもよい。
【０１９１】
本発明においてチャージポンプ装置の段の数やポンプステージ数は、上記実施の形態に限定されない。つまり、上記チャージポンプ装置の段の数やポンプステージ数は２つ以上であってもよい。
【０１９２】
（実施の形態１１）
本発明の実施の形態１１の半導体記憶装置では、上記実施の形態１０の可変ステージチャージポンプ１００を、それぞれがｙステージを有するｎ段のチャージポンプで構築する。ここで、上記ｙおよびｎは正の整数とする。上記可変ステージチャージポンプ１００は、上述した呼び方で呼ぶと、「ｎ／ｙ」ステージのポンプである。上記第１のスイッチ１３０および第２のスイッチ１３１のサブセットを適切に選択することで、ｎ個のチャージポンプを１組ｐ個のチャージポンプｍセットに分割できる。この場合、上記各セットは、「ｐ／ｙ」可変ステージチャージポンプになる。ここで、上記セットは、直列接続または並列接続のどちらでもよいため、様々な組み合せが実現される。さらに、上記各セット内の段は直列接続または並列接続のどちらでもよい。例えば、上記可変ステージチャージポンプ１００が１２段を有すると仮定する。そうすると、上記可変ステージチャージポンプ１００の各段は１つのチャージポンプを含む。各チャージポンプは互いに直列接続された２つのステージを含む。したがって、上記可変ステージチャージポンプ１００は、上述の呼び方で呼ぶと、１２／２ステージポンプである。また、上記可変ステージチャージポンプ１００は、それぞれが２つのステージを有する１２個のチャージポンプを互いに並列接続するか、または、２４個のステージを互いに直列接続することができる。
【０１９３】
ところで、１２個の段は１組３個の段４セットにまとめることができる。したがって、上記各セットは３／２ステージポンプである。これは、定義された各セット内に２通りの可能な組合わせがあることを意味する。上記各セットにおいては、６個のステージ全てを直列で接続するか、または１組２個のステージを３セットを互いに並列で接続するかである。さらに、上記各セットは互いに並列接続または直列接続のどちらであってもよい。様々な組合せは記号命名法を使用してより簡単に示すことができる。名称「Ｓ」および名称「Ｐ」は各セット内の段が直列か並列かのどちらで接続されているかを表す。上記「Ｓ」は各セット内の段が互いに直列に接続されていることを示し、「Ｐ」は各セット内の段が互いに並列に接続されていることを示す。また、記号「‖」でセット同士が互いに並列接続していることを示し、記号「−」はセット同士が互いに直列接続していることを示す。上記「Ｓ」、「Ｐ」、「‖」および「−」を用いると、１２個の段は１組３個の段４セットにまとめた場合の他の可能な７つの組合せは、Ｓ‖Ｓ‖Ｓ‖Ｓ、Ｐ‖Ｐ‖Ｐ‖Ｐ、Ｓ−Ｓ−Ｓ−Ｓ、Ｐ−Ｐ−Ｐ−Ｐ、Ｓ−Ｐ−Ｐ−Ｐ、Ｓ−Ｓ−Ｐ−Ｐ、Ｓ−Ｓ−Ｓ−Ｐである。これらの組合せのうちの２つ（すなわち、Ｓ−Ｓ−Ｓ−Ｓ、Ｐ‖Ｐ‖Ｐ‖Ｐ）は、段をセットに分割する段階を使用せずに達成できる組合せであらうから冗長である。ただし、この２つの例は、少なくとも他の５つの例の電源構成が個々に段のサブセットを制御することで達成される方法を示す。
【０１９４】
これらの様々な構成に加えて、電源を形成するために、全ての段のサブセットを選択することができる。言い換えれば、適切に関連付けられた第２のスイッチを使用して段を選択解除する（すなわち、オフにスイッチする）ことで、一部の段を様々なチャージポンプで使用することができる。これは、全てのステージおよび電圧または電源が入っている回路（例えば、メモリ回路）の分圧器または分流器を使用せずに、電源を節約するのに使用できる。分圧器および分流器は、電力を消費する傾向があるので、電力を節約するためにできればなくすべきである。
【０１９５】
ここで、「Ｘ／Ｙ」の命名規則の定義を僅かだけ変更する。これまでは「Ｘ」は段の総数を表し、各段がチャージポンプとして扱われていた。これに対して、ここでは、段のセットを再構成することにより、各セットが本質的にチャージポンプであることは明らかである。したがって、ここでは「Ｘ／Ｙ」は、並列接続されたセット中の各チャージポンプがＹ個の直列接続されたステージを有することを表わすと共に、チャージポンプのセットをＸ個並列接続したものを表す。
【０１９６】
適切なステージ数の可変ステージチャージポンプを設計することで、その可変ステージチャージポンプは利用できる電源電圧に関係なくメモリ回路に適当な電圧を加えることが可能になる。例えば、可変ステージチャージポンプを用いてメモリ回路に複数レベルの電圧を印加する必要がある場合、設計者は、入力電圧に関わらず可変ステージチャージポンプで適切な出力電圧を確実に得るために、ステージインとステージアウトのスイッチを行うか、または、ステージの接続を変更する制御をスイッチに与えることができる。上記スイッチの制御は、利用可能な電源電圧Ｖｐｐと所望の可変ステージチャージポンプ出力電圧との関数となるはずである。上記可変ステージチャージポンプの出力を調節した場合にいくらか損失が発生するため、通常は可変ステージチャージポンプで供給する電圧は給電される回路が必要とする電圧より高くなければならない。
【０１９７】
また、上記実施の形態１〜８のメモリ素子をメモリセルアレイのメモリセルとして用いた半導体記憶装置に可変ステージチャージポンプを組み込むと、外部回路が簡単になる。ただし、上記メモリ素子を最大限に利用するには、可変ステージチャージポンプは、電源から、必要とする電圧レベルを生成できなければならない。
【０１９８】
（実施の形態１２）
図２１に、本発明の実施の形態１２の半導体記憶装置が備えるチャージポンプ装置の一例としての可変ステージチャージポンプ２１０，２２０を含む電源回路のブロック図を示す。この可変ステージチャージポンプ２１０，２２０は、２Ｖまたは４Ｖの電源を用いて４Ｖと６Ｖとの電圧レベルに対応するために使用される。
【０１９９】
なお、図２中では、上記可変ステージチャージポンプ２１０を示すブロック内には「低電圧６Ｖチャージポンプ」と書くと共に、可変ステージチャージポンプ２２０を示すブロック内には「高電圧４Ｖ／６Ｖチャージポンプ」と書いている。
【０２００】
上記可変ステージチャージポンプ２１０，２２０は、出力が電圧調整器へ送られるため、名目上必要とされる電圧を超えるように設計されている。なお、適度な電源許容度は通常、入力電圧が名目値（例えば１０％）の所定のパーセンテージ内である場合に、回路が適切に機能することを必要とする。
【０２０１】
上記可変ステージチャージポンプ２２０は高電流可変ステージチャージポンプである。可変ステージチャージポンプ２１０は、必要な時だけチャージポンプ２２０に加えて使用される低電流可変ステージチャージポンプである。また、上記可変ステージチャージポンプ２１０，２２０は、読出しモード、書き込みモード、消去モードの際に、内部ノードの電圧を異なる電圧に増大させるために使用する。上記可変ステージチャージポンプが含むチャージポンプは、２Ｖまたは４Ｖの電源電圧Ｖｐｐと、出力すべき電圧レベルとによって再構成される。
【０２０２】
上記可変ステージチャージポンプ２１０，２２０のステージ制御は、操作モード（読み出し、書き込み、または消去）と電源電圧Ｖｐｐのレベルとによって決定される。上記電源電圧Ｖｐｐのレベルは４／６Ｖｐｐ検出器２３０および２／４Ｖｐｐ検出器２３１で検出し、電源電圧Ｖｃｃのレベルは２／４Ｖｃｃ検出器２３２で検出する。さらに詳しくは、上記４／６ＶＶｐｐ検出器２３０は、電源電圧Ｖｐｐが４Ｖか６Ｖかを判定するために使用される。また、上記２／４Ｖｐｐ検出器２３１は、電源電圧Ｖｐｐが２Ｖか４Ｖかを判定するために使用される。そして、上記２／４Ｖｃｃ検出器２３２は、電源電圧Ｖｃｃが２Ｖか４Ｖかを判定するために使用される。また、上記４／６Ｖｐｐ検出器２３０および２／４Ｖｐｐ検出器２３１の出力は、様々な電源電圧Ｖｐｐのレベルの適切なアルゴリズムを選択するためにアルゴリズム選択回路が受ける。上記アルゴリズムは、電源電圧Ｖｐｐおよび電源電圧Ｖｃｃによって変わる。上記アルゴリズム選択回路２９０は、各アルゴリズムにしたがってスイッチ２７４を制御する。
【０２０３】
例えば、上記電源回路の出力をメモリセルアレイに送る場合、スイッチ２７４は、メモリセルアレイへ供給される適切な電源を選択するために、チャージポンプ２１０およびチャージポンプ２２０への電力の制御に使用される。上記メモリセルアレイへの電力は、線２６０、線２６２および線２６４によって供給される。上記線２６０は、Ｖｐｐパッド２９５からの電源電圧Ｖｐｐ、または、可変ステージチャージポンプ２１０，可変ステージチャージポンプ２２０からの６Ｖをメモリセルアレイへ送る。上記メモリセルアレイの各操作モードのにより、適切な電圧をメモリセルアレイへ供給する。上記線２６２は、可変ステージチャージポンプ２２０からの４Ｖか、または、Ｖｃｃパッド２９６からの電源電圧Ｖｃｃかをメモリセルアレイへ与える。なお、上記２／４Ｖｃｃ検出器２３２を使用可能または使用不可能にするために線２８０が使用される。
【０２０４】
上記可変ステージチャージポンプ２１０，２２０を駆動するためには、ＶＣＯ（電圧制御発振器）２４０およびＶＣＯ２４１を使用する。上記ＶＣＯ２４０、ＶＣＯ２４１およびＶＣＯに印加する基準電圧Ｖｒｅｆは、基準電圧発生回路２７０で生成する。上記基準電圧Ｖｒｅｆおよび可変ステージチャージポンプ２１０，２２０の出力からのフィードバックは、ＶＣＯ２４０〜２４２が可変ステージチャージポンプ２１０，２２０の出力電圧を制御する助けとするために制御電圧として使用される。なお、上記ＶＣＯ２４２はメモリセルアレイが待機モードの時に、待機ＶＣＯとして機能する。
【０２０５】
高電流可変ステージチャージポンプである可変ステージチャージポンプ２２０、および、低電流可変ステージチャージポンプである可変ステージチャージポンプ２１０は、操作モードおよび検出した電源電圧Ｖｐｐの値によって再構成される。
【０２０６】
特定の操作モードでは、上記可変ステージチャージポンプ２１０は使用されず、オフにすることができる。したがって、上記可変ステージチャージポンプ２２０が必要な場合、Ｖｐｐパッド２９５からではなく、Ｖｃｃパッド２９６から電力を受ける。このＶｃｃパッド２９６の電源電圧Ｖｃｃが３．０Ｖ未満であると２／４Ｖｃｃ検出器２３２が検出した場合、可変ステージチャージポンプ２２０は線２６２に４Ｖを供給するために必要とされる。上記電源電圧Ｖｃｃが３．０Ｖ以上であると２／４Ｖｃｃ検出器２３２が検出した場合、電源電圧Ｖｃｃは十分であると仮定され、線２６２は、可変ステージチャージポンプ２２０（これ以上必要ないため、これはオフにすることができる）からではなく、Ｖｃｃパッド２９６からからメモリセルアレイに直接電圧を供給するようにスイッチされる。
【０２０７】
（実施の形態１３）
図２３に、本発明の実施の形態１３の半導体記憶装置のブロック図を示す。
【０２０８】
上記半導体記憶装置は電圧極性反転回路４０１を備えている。この電圧極性反転回路４０１は入力電圧の極性を反転して出力する装置である。上記電圧極性反転回路４０１の入力端子は、チャージポンプ装置の一例としての可変ステージチャージポンプ４００の出力端子に接続され、電圧極性反転回路４０１の出力端子はスイッチ４０３を介してメモリセルアレイ４０２の入力端子に接続される。また、上記可変ステージチャージポンプ４００の出力端子は、スイッチ４０４を介してメモリセルアレイ４０２の入力端子に接続されている。上記スイッチ４０３，４０４は、図示しない制御装置が出力する制御信号により制御される。
【０２０９】
上記構成の電圧極性反転回路４０１を用いることにより、メモリセルアレイ４０２に負電圧を供給することができる。したがって、上記メモリセルアレイ４０２が、メモリセルとして上記実施の形態１〜８のメモリ素子を用いているとしても、メモリセルアレイ４０２の各操作モードに可変ステージチャージポンプ４００を対応させることができる。
【０２１０】
また、上記可変ステージチャージポンプ４００の出力が電圧極性反転回路４０１の入力として使用されるので、複数の負電圧レベルをメモリセルアレイ４０２に容易に供給できる。
【０２１１】
また、上記メモリセルアレイ４０２の操作モードにおいては、可変ステージチャージポンプ４００の入力電圧レベル，出力電圧レベルによっては、使用されないチャージポンプが可変ステージチャージポンプ４００内に存在する。この操作モードでメモリセルアレイ４０２に負電圧を供給するには、その未使用のチャージポンプを使用する。これにより、上記メモリセルアレイ４０２の各操作モードで必要とされる負電圧レベルを、専用のチャージポンプを用いずに得ることができる。また、上記負電圧レベルを生成するための専用のチャージポンプを設けなくてもいいので、回路面積の縮小が可能となる。
【０２１２】
上記可変ステージチャージポンプ４００は、メモリセルアレイ４０２と同じパッケージ内で製造することができる。また、上記可変ステージチャージポンプ４００はメモリセルアレイパッケージ４０２の外部に配置することもできる。
【０２１３】
上記実施の形態では、上記可変ステージチャージポンプ４００とメモリセルアレイ４０２との間に１つの電圧極性反転回路４０１を接続していたが、可変ステージチャージポンプ４００とメモリセルアレイ４０２との間に２つ以上の電圧極性反転回路を接続してもよい。
【０２１４】
（実施の形態１４）
上述した半導体記憶装置の応用例として、例えば、図２４に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０２１５】
図２４に示す液晶パネル７０１は、液晶ドライバ７０２によって駆動される。液晶ドライバ７０２内には、半導体記憶装置としての不揮発性メモリ部７０３、ＳＲＡＭ部７０４、液晶ドライバ回路７０５がある。不揮発性メモリ部７０３は、本発明の不揮発性メモリ素子を含み、好ましくは実施の形態１０〜１３に記載の半導体記憶装置よりなる。不揮発性メモリ部７０３は外部から書換え可能な構成を有している。
【０２１６】
不揮発性メモリ部７０３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部７０４に転写される。液晶ドライバ回路７０５は、必要に応じてＳＲＡＭ部７０４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０２１７】
液晶ドライバ７０２は、図２４に示すように液晶パネル７０１に外付けしてもよいが、液晶パネル７０１上に形成してもよい。
【０２１８】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを液晶ドライバに搭載することが好ましい。この不揮発性メモリとして本発明の不揮発性メモリ素子を用いるのが好ましく、特に、本発明の不揮発性メモリ素子を集積した実施の形態１０〜１３に記載の半導体記憶装置を用いるのが好ましい。
【０２１９】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。また、実施の形態１０〜１４に記載の半導体記憶装置は、比較的メモリ規模が小規模で、信頼性や安定性が重視される場合に特に好適である。通常、液晶パネルの画像調整用の不揮発性メモリは、例えば、数キロバイトであり、比較的メモリ規模が小規模である。したがって、実施の形態１０〜１４に記載の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いるのが特に好ましい。
【０２２０】
（実施の形態１５）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２５に示す。
【０２２１】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０２２２】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０２２３】
【発明の効果】
以上より明らかなように、第１の発明の半導体記憶装置は、直列接続用スイッチ、入力側スイッチおよび第１，第２の出力側スイッチを制御することにより、１，第２のチャージポンプを互いに直列接続させたり、第１，第２のチャージポンプを互いに並列接続させたりすることができる。したがって、複数の電圧レベルを、各電圧レベル専門のチャージポンプを用いることなく得ることができ、チャージポンプ装置の回路数を減少させることができる。
【０２２４】
また、メモリセルの不揮発性メモリはゲート電極の両側にメモリ機能体を有するので、メモリセルを微細化しても、２ビット以上の記憶保持ができる。その結果、上記メモリセルアレイの回路面積を縮小して、記憶装置を小型化することができる。
【０２２５】
また、上記チャージポンプ装置の回路面積も縮小することができるので、不揮発性メモリ素子の微細化や多値記憶による回路面積の減少効果が損なわれず、記憶装置をより小型化することができる。
【０２２６】
第２の発明の半導体記憶装置は、（ｎ−１）番目の直列接続用スイッチ、ｎ番目のチャージポンプの入力端子に接続された入力側スイッチ、（ｎ−１）番目の出力側スイッチおよびｎ番目の出力側スイッチを制御することにより、（ｎ−１）番目のチャージポンプとｎ番目のチャージポンプとを互いに直列接続させたり、上記（ｎ−１）番目のチャージポンプとｎ番目のチャージポンプとを互いに並列接続させたりすることができる。したがって、複数の電圧レベルを、各電圧レベル専門のチャージポンプを用いることなく得ることができ、回路数を減少させることができる。
【０２２７】
また、メモリセルの不揮発性メモリはゲート電極の両側にメモリ機能体を有するので、メモリセルを微細化しても、２ビット以上の記憶保持ができる。その結果、上記メモリセルアレイの回路面積を縮小して、小型化することができる。
また、上記メモリ素子の形成プロセスは、通常のトランジスタの形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる周辺回路と混載する場合と比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、チップの歩留まりが向上し、コストを削減することができる。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態１の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図２】図２（ａ），（ｂ）は上記実施の形態１の半導体記憶装置におけるメモリ素子の変形例の要部の概略断面図である。
【図３】図３は上記実施の形態１の半導体記憶装置におけるメモリ素子の書込み動作を説明するための図である。
【図４】図４は上記実施の形態１の半導体記憶装置におけるメモリ素子の書込み動作を説明するための図である。
【図５】図５は上記実施の形態１の半導体記憶装置におけるメモリ素子の消去動作を説明するための図である。
【図６】図６は上記実施の形態１の半導体記憶装置におけるメモリ素子の消去動作を説明するための図である。
【図７】図７は上記実施の形態１の半導体記憶装置におけるメモリ素子の読出し動作を説明する図である。
【図８】図８は本発明の実施の形態２の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図９】図９は上記実施の形態２の半導体記憶装置の要部の拡大概略断面図である。
【図１０】図１０は上記実施の形態２の半導体記憶装置の変形例の要部の拡大概略断面図である。
【図１１】図１１は上記実施の形態２の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図１２】図１２は上記実施の形態２の半導体記憶装置におけるメモリ素子の変形例の要部の概略断面図である。
【図１３】図１３は本発明の実施の形態３の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１４】図１４は本発明の実施の形態４の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１５】図１５は本発明の実施の形態５の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１６】図１６は本発明の実施の形態６の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１７】図１７は本発明の実施の形態７の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１８】図１８は本発明の実施の形態８の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１９】図１９は本発明の実施の形態９の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図２０】図２０は本発明の実施の形態１０の半導体記憶装置の可変ステージチャージポンプのブロック図である。
【図２１】図２１は本発明の実施の形態１２の半導体記憶装置の可変ステージチャージポンプを含む電源回路のブロック図である。
【図２２】図２２は上記実施の形態１０の半導体記憶装置の第１，第２のチャージポンプの動作を説明するための表である。
【図２３】図２３は本発明の実施の形態１３の半導体記憶装置のブロック図である。
【図２４】図２４は本発明の半導体記憶装置を組み込んだ液晶表示装置の概略構成図である。
【図２５】図２５は本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図２６】図２６は従来のフラッシュメモリの要部の概略断面図である。
【図２７】図２７は従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１００，２１０，２２０，４００  可変ステージチャージポンプ
１１０  第１のチャージポンプ
１２０  第２のチャージポンプ
１３０  第１のスイッチ
１３１  第２のスイッチ
１４０，１４２  ｎチャネルＭＯＳＦＥＴ
１６０  共通入力バス
１７０  共通出力バス
３０７  チャネル領域
３００  ゲート電極
３０１  ゲート絶縁膜
３０２  ソース領域
３０３  ドレイン領域
３０５，３０６  電荷保持膜
１００１  メモリ素子
１１０４，１２１７，１２１７ａ  ゲート電極
１１０５ａ，１１０５ｂ  メモリ機能体
１１０７ａ，１１０７ｂ  拡散領域
１１０９  シリコン窒化膜
１２１２，１２１３  拡散領域
１１３１ａ，１１３１ｂ，１２６１，１２６２，１２６２ａ  メモリ機能体
【図１】
2004348806.tif 000003
【図２】
2004348806.tif 000004
【図３】
2004348806.tif 000005
【図４】
2004348806.tif 000006
【図５】
2004348806.tif 000007
【図６】
2004348806.tif 000008
【図７】
2004348806.tif 000009
【図８】
2004348806.tif 000010
【図９】
2004348806.tif 000011
【図１０】
2004348806.tif 000012
【図１１】
2004348806.tif 000013
【図１２】
2004348806.tif 000014
【図１３】
2004348806.tif 000015
【図１４】
2004348806.tif 000016
【図１５】
2004348806.tif 000017
【図１６】
2004348806.tif 000018
【図１７】
2004348806.tif 000019
【図１８】
2004348806.tif 000020
【図１９】
2004348806.tif 000021
【図２０】
2004348806.tif 000022
【図２１】
2004348806.tif 000023
【図２２】
2004348806.tif 000024
【図２３】
2004348806.tif 000025
【図２４】
2004348806.tif 000026
【図２５】
2004348806.tif 000027
【図２６】
2004348806.tif 000028
【図２７】
2004348806.tif 000029