(57)【要約】【課題】透過画像の画質を向上しつつ、透過画像の生成時間を短縮することが可能な技術を提供する。【解決手段】画像レイヤＡ，Ｂの画像データはそれぞれ複数の画素データを含んでおり、ＭＵＸ２に入力される。ＭＵＸ２は、画像レイヤＡ，Ｂのどちらか一方における画素データを選択して出力する。制御回路３は、画素単位でＭＵＸ２での画素データの選択を制御する。ＭＵＸ２で選択された画素データは表示部５に入力され、表示部５はその画素データに基づいて透過画像を表示する。このように、各画像レイヤＡ，Ｂの画素データの出力を画素単位で切り替えるため、透過画像の画面のちらつきを低減することができる。更に、ＭＵＸ２で画素データを選択することによって、透過画像の元データを生成しているため、透過画像の生成時間を短縮することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の画像レイヤのそれぞれに対応し、かつそれぞれが複数の画素データを含む複数の画像データが入力され、前記複数の画像データのいずれか一つにおける画素データを選択して出力する選択回路と、
前記選択回路での画素データの選択を画素単位で制御することが可能な制御回路と、
前記選択回路から出力される画素データに基づいて、１画面中に各前記複数の画像レイヤの画素を含む透過画像を表示する表示部と
を備える、画像表示装置。
【請求項２】
前記透過画像の一つの画面は複数のラインを含み、
各前記複数のラインは、その一方の端から連続して並ぶ複数の単位画素群を含み、
各前記複数の単位画素群は、連続して並ぶ複数の画素で構成されており、
前記制御回路は、
前記選択回路から出力される、各前記複数の単位画素群に対応する画素データが、各前記複数の画像データの画素データを所定の割合で含むように、前記選択回路での画素データの選択を制御する、請求項１に記載の画像表示装置。
【請求項３】
前記制御回路は、各前記複数のラインにおいて、
前記選択回路から出力される、前記複数の単位画素群の間で同一の画素位置に対応する画素データが、同一の前記画像データに対応するように、前記選択回路での画素データの選択を制御する、請求項２に記載の画像表示装置。
【請求項４】
前記制御回路は、前記複数のラインのうち少なくとも互いに隣接する２つの前記ラインの前記単位画素群の間において、
前記選択回路から出力される、同一の前記画素位置に対応する画素データに、互いに異なる前記画像データに対応する画素データが含まれるように、前記選択回路での画素データの選択を制御する、請求項３に記載の画像表示装置。
【請求項５】
前記制御回路は、
前記透過画像の連続して表示される２つの画面間の同一のライン位置に並ぶ少なくとも一組の前記ラインの前記単位画素群の間において、
前記選択回路から出力される、同一の前記画素位置に対応する画素データに、互いに異なる前記画像データに対応する画素データが含まれるように、前記選択回路での画素データの選択を制御する、請求項３及び請求項４のいずれか一つに記載の画像表示装置。
【請求項６】
前記選択回路の前段に、各前記複数の画像データごとに設けられたバッファと、
各前記バッファの出力を制御するバッファ制御回路と
を更に備え、
前記制御回路は、前記選択回路での画素データの選択を画素単位で制御し、
前記複数の画像データは、それぞれに対応する前記バッファを介して並列に前記選択回路に入力され、
前記バッファ制御回路は、前記選択回路で選択されるべき画素データのみが各前記バッファから直列に出力されるように、各前記バッファの出力を制御する、請求項１乃至請求項５のいずれか一つに記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数の画像レイヤの画像を重ねて表示する技術のうち、特に透過画像を生成する技術に関する。
【０００２】
【従来の技術】
ＣＲＴやプラズマディスプレイなどの表示部に、複数の画像レイヤの画像を重ねて表示する場合、ユーザーが各画像を認識できるように、複数の画像が相互に擬似的に透過した透過画像、あるいは複数の画像の一部が擬似的に透過した透過画像が生成される。
【０００３】
例えば下記特許文献１には、２つの画像レイヤの画像に基づいて透過画像を生成する技術が開示されており、垂直同期信号を使用して透過画像を生成している。具体的には、マルチプレクサに２つの画像レイヤの画像データを入力し、垂直同期信号のパルスを受け取るたびに、マルチプレクサの出力を切り替えて、入力された２つの画像データのいずれか一方を出力している。そして、マルチプレクサから出力される画像データに基づいて画像を表示している。これによって、表示する画像レイヤの画像が１画面ごとに切り替えられ、人間の視覚における残像効果によって、ユーザーにとっては２つの画像が相互に透過したように見える。
【０００４】
また下記特許文献２には、一方の画像レイヤの画像に透過処理を行って、もう一方の画像レイヤの画像には透過処理を行わずに、２つの画像を重ねて表示する技術が開示されている。ここでは、マスクパターンのデータと、一方の画像レイヤの画像データとの論理積演算を画素単位で行って、透過画像の元になる画像データを生成している。
【０００５】
【特許文献１】
特開平１０−３３３６５７号公報
【特許文献２】
特開平４−２５８９９５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の特許文献１に記載の技術では、画面単位で画像レイヤを切り替えているため、透過画像の画質が十分ではなかった。
【０００７】
また、上述の特許文献２に記載の技術では、透過画像の元になる画像データ（以後、単に「元データ」と呼ぶ場合がある）を論理演算を行って生成しているため、透過画像の生成に時間がかかっていた。
【０００８】
そこで、本発明は上述の問題に鑑みて成されたものであり、透過画像の画質を向上しつつ、透過画像の生成時間を短縮することが可能な技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る画像記憶装置は、複数の画像レイヤのそれぞれに対応し、かつそれぞれが複数の画素データを含む複数の画像データが入力され、前記複数の画像データのいずれか一つにおける画素データを選択して出力する選択回路と、前記選択回路での画素データの選択を画素単位で制御することが可能な制御回路と、前記選択回路から出力される画素データに基づいて、１画面中に各前記複数の画像レイヤの画素を含む透過画像を表示する表示部とを備えている。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係る画像表示装置の構成を示すブロック図である。図１に示す画像表示装置は、例えば２つの画像レイヤＡ，Ｂの画像が相互に擬似的に透過した透過画像を表示することが可能である。
【００１１】
また、図２は画像レイヤＡ，Ｂ及びそれらに基づいて生成される透過画像のある一画面を模式的に示す図であって、図２（ａ）〜２（ｃ）にそれぞれ示している。図２に示すように、本実施の形態１では、画像レイヤＡ，Ｂの画像及び透過画像のそれぞれは、例えば４行×１６列で並んだ６４個の画素で構成されるラスタ画像である。なお図２（ｄ）は、図２（ｃ）に示す透過画像を部分的に拡大して示す図である。
【００１２】
図２（ａ），（ｂ）に示すように、本実施の形態１では、画像レイヤＡの画像の各画面を構成する画素のそれぞれを模式的に「０」で示し、画像レイヤＢの画像の各画面を構成する画素のそれぞれを模式的に「２」で示している。なお、本明細書では「行方向」とは紙面左右方向、「列方向」とは紙面上下方向を意味するものとする。また、画像レイヤＡ，Ｂの画像及び透過画像のそれぞれの各行を「ライン」と呼び、紙面の上から下にかけて、１番目のライン，２番目のライン，・・・，４番目のラインと呼ぶ。つまり、画像レイヤＡ，Ｂの画像及び透過画像のそれぞれの各画面は４つのラインで構成されており、その各ラインは、行方向に連続に並んだ１６個の画素を有している。
【００１３】
次に、本実施の形態１で生成される透過画像について詳細に説明する。本実施の形態１では、例えば、１画面中での画像レイヤＡの画素と画像レイヤＢの画素とが１：２の割合で含まれる透過画像を生成する。
【００１４】
図２（ｃ）に示されるように、透過画像の各ラインは、その左端から連続して並ぶ５つの単位画素群２０を含んでいる。本実施の形態１では、各単位画素群２０は、行方向に連続して並ぶ３つの画素「０」，「２」，「２」で構成されている。つまり各単位画素群２０は、画像レイヤＡの画素と画像レイヤＢの画素とが、１：２の割合で含まれている。
【００１５】
更に各ラインにおいて、５つの単位画素群２０の間で同一の画素位置にある画素は、同一の画像レイヤに対応している。ここで「画素位置」とは、一つの単位画素群２０の中での各画素の位置を意味している。本実施の形態１では、各単位画素群２０において、左端の画素位置にある画素は「０」であって、画像レイヤＡに対応しており、中央及び右端の画素位置にある画素は「２」であって、それぞれ画像レイヤＢに対応している。以後、図２（ｄ）に示すように、各単位画素群２０中における各画素位置を左から順に１番目，２番目，・・・の画素位置と呼ぶ。
【００１６】
なお本実施の形態１では、透過画像の各ラインにおいて、一番右端の画素は「０」となっており、画像レイヤＡの画素である。後述の本実施の形態１に係る画像表示装置の動作説明からも理解されるように、これは、１ラインを構成する画素数の関係で、単位画素群２０の画素のうち１番目の画素位置にある画素だけが表示されているためである。
【００１７】
このように、透過画像の各ラインが上述のような複数の単位画素群２０を含むことによって、１画面中での画像レイヤＡの画素と画像レイヤＢの画素とがほぼ１：２の割合で含まれた透過画像を得ることができる。言い換えれば、画像レイヤＡを基準とする透過率が約３３％の透過画像を得ることができる。そして、人間の視覚の残像効果によって、図２（ｃ）に示す透過画像の１画面を、１秒間に所定の枚数表示することで、画像レイヤＡの画像と画像レイヤＢの画像とが互いに透過して見えるようになる。例えば、カーナビゲーションシステムのモニタにおいては、地図画面とメニュー画面とが互いに透過して見えるようになる。
【００１８】
次に、上述の図２（ｃ）に示す透過画像を生成することが可能な本実施の形態１に係る画像表示装置について説明する。図１に示すように、本実施の形態１に係る画像表示装置は、バッファ１Ａ，１Ｂと、選択回路として機能するマルチプレクサ２（以後、「ＭＵＸ２」と呼ぶ）と、制御回路３と、表示部５とを備えている。
【００１９】
バッファ１Ａは、画像レイヤＡの画像に対応した画像データｄ１Ａと、ドットクロック信号ＤＣＬＫとが入力されており、ドットクロック信号ＤＣＬＫの立ち上がりで画像データｄ１Ａをラッチして画像データｄ２Ａとして出力する。
【００２０】
バッファ１Ｂは、画像レイヤＢの画像に対応した画像データｄ１Ｂと、ドットクロック信号ＤＣＬＫとが入力されており、ドットクロック信号ＤＣＬＫの立ち上がりで画像データｄ１Ｂをラッチして画像データｄ２Ｂとして出力する。
【００２１】
各画像データｄ１Ａ，ｄ１Ｂは、それぞれが１画素に対応した複数の画素データから成り、かかる画素データは図示しない画像メモリから直列に出力される。また、１つの画素データはｒビットで構成されている。
【００２２】
バッファ１Ａ，１Ｂと画像メモリとはｒビットでバス接続されており、バッファ１Ａ，１Ｂには、一つの画素データのｒビットのデータが同時に入力される。つまり、画素単位で見れば、複数の画素データは直列にバッファ１Ａ，１Ｂに入力されており、ビット単位で見れば、一つの画素データの複数のビットデータは並列にバッファ１Ａ，１Ｂに入力されている。本実施の形態１ではｒ＝８とし、１つの画素データが８ビットで構成されているものとする。
【００２３】
ドットクロック信号ＤＣＬＫの１サイクルは、１つの画素データが出力されている時間を示している。そして、各バッファ１Ａ，１Ｂがドットクロック信号ＤＣＬＫの立ち上がりで画像データをラッチして出力することによって、ドットクロック信号ＤＣＬＫの立ち上がりに同期して、各バッファ１Ａ，１Ｂから複数の画素データが直列に出力される。なお、１つの画素データのｒビットのデータは各バッファ１Ａ，１Ｂから同時に出力される。
【００２４】
ＭＵＸ２は、制御回路３からのセレクト信号ＳＥＬに基づいて、入力データのいずれか一つを選択して透過画像データｄ３として出力する。本実施の形態１では、ＭＵＸ２と各バッファ１Ａ，１Ｂとがｒビットでバス接続されており、ＭＵＸ２は画像データｄ２Ａ，ｄ２Ｂの画素データのいずれか一つを選択して順次出力する。また、１つの画素データのｒビットのデータはＭＵＸ２から同時に出力される。
【００２５】
なお、３つ以上の画像レイヤに基づく透過画像を生成する場合には、各画像レイヤに対応した画像データごとに上述のようなバッファを設けて、その出力をＭＵＸ２に入力し、ＭＵＸ２はそのいずれか一つの画像データを選択して出力することになる。
【００２６】
制御回路３は、ドットクロック信号ＤＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ及びリセット信号ＲＳＴが入力されており、セレクト信号ＳＥＬを出力する。
【００２７】
表示部５は、例えば液晶ディスプレイやプラズマディスプレイを備えており、表示期間の透過画像データｄ３に基づいて画像を表示する。本実施の形態１では、画像レイヤＡの画像と、画像レイヤＢの画像とが互いに擬似的に透過した透過画像が表示部５で表示される。
【００２８】
画像メモリから出力される画像データには、画像表示に使用する有効なデータ、つまり表示すべき画像レイヤの画像を示すデータと、画像表示に使用しない無効なデータとが含まれており、前者の有効なデータが出力されている期間が上述の表示期間である。つまり表示部５は、入力された透過画像データｄ３に含まれる無効なデータを使用せず、有効なデータのみに基づいて画像を表示する。なお、後者の無効なデータが出力されている期間は帰線期間あるいは準備期間と呼ばれる。
【００２９】
次に、制御回路３について詳細に説明する。図３は制御回路３の構成を示すブロック図である。図３に示すように、制御回路３はＶカウンタ３０と、Ｈカウンタ３１と、Ｄカウンタ３２と、レイヤ別表示期間レジスタ３３と、レイヤ数設定レジスタ３４とを備えている。
【００３０】
Ｖカウンタ３０、Ｈカウンタ３１及びＤカウンタ３２のそれぞれは、ｔビットのアップカウンタであって、クロック端子ＣＬＫに入力された信号（以後、「カウントソース」と呼ぶ）の立ち上がりでｔビットのカウント値をインクリメントし、出力端子Ｑにそのカウント値を出力する。そして、カウント値がターミナル端子ＴＭに設定されたｔビットの値（以後、「ターミナル値」と呼ぶ）と一致すると、次のカウントソースの立ち上がりでカウント値を零に戻す。また、リセット端子ＲＳに入力された信号が立ち上がると、次のカウントリソースの立ち上がりでリロード端子ＲＬに設定されたｔビットの値（以後、「リロード値」と呼ぶ）をカウント値として出力する。
【００３１】
Ｖカウンタ３０の出力端子ＱとＨカウンタ３１のリロード端子ＲＬとは互いにｔビットでバス接続されており、Ｖカウンタ３０のカウント値がＨカウンタ３１にリロード値として入力される。また、Ｈカウンタ３１の出力端子ＱとＤカウンタ３２のリロード端子ＲＬとは互いにｔビットでバス接続されており、Ｈカウンタ３１のカウント値がＤカウンタ３２にリロード値として入力される。そして、Ｄカウンタ３２の出力端子Ｑがレイヤ別表示期間レジスタ３３にｔビットでバス接続されており、Ｄカウンタ３２のカウント値がレイヤ別表示期間レジスタ３３に入力される。
【００３２】
Ｖカウンタ３０、Ｈカウンタ３１及びＤカウンタ３２のクロック端子ＣＬＫには、それぞれ垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ及びドットクロック信号ＤＣＬＫが入力されている。また、Ｖカウンタ３０、Ｈカウンタ３１及びＤカウンタ３２のリセット端子ＲＳには、それぞれリセット信号ＲＳＴ、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣが入力されている。そして、レイヤ数設定レジスタ３４の出力とＤカウンタ３２のターミナル端子ＴＭとが互いにｔビットでバス接続されており、レイヤ数設定レジスタ３４の出力値がＤカウンタ３２のターミナル値となる。なおリセット信号ＲＳＴは、画像表示装置の電源投入直後に一度だけＬｏｗレベルからＨｉｇｈレベルになる信号である。
【００３３】
本実施の形態１では、Ｖカウンタ３０のリロード端子ＲＬ及びターミナル端子ＴＭはグランドに接続されている。そのため、Ｖカウンタ３０のリロード値及びターミナル値は零となる。従って、Ｖカウンタ３０のカウント値が常に零となり、Ｈカウンタ３１のリロード値は常に零となる。また、Ｈカウンタ３１のターミナル端子ＴＭはグランドに接続されており、Ｈカウンタ３１のカウント値は常に零である。従って、Ｄカウンタ３２のリロード値は常に零となる。
【００３４】
レイヤ数設定レジスタ３４は、透過画像を生成する際に使用する延べの画像レイヤ数ｓ（ｓの値は１０進数）を記憶している。ここで「延べの画像レイヤ数ｓ」とは、１画面中に複数の画像レイヤの画素をどのような割合で含んだ透過画像を生成するかによって決定されるものである。例えば、本実施の形態１のように、画像レイヤＡ，Ｂの画素を１：２の割合で含んだ透過画像を生成する場合には、この比を構成する各値を足し合わせた値“３”を延べ画像レイヤ数ｓに設定し、１：１の割合で含んだ透過画像を生成する場合には“２”を設定する。また、画像レイヤＡ，Ｂ，Ｃの画素を１：１：２の割合で含んだ透過画像を生成する場合には、この比の各値を足し合わせた値“４”を延べ画像レイヤ数ｓに設定する。
【００３５】
このように、複数の画像レイヤの画素の比を構成する各値をすべて足し合わせた値を延べの画像レイヤ数ｓに設定する。そして、上述の“ｔ”の値は、ｓ＞２(t-1)を満たす最大の整数に設定される。つまり本実施の形態１では、ｓ＝３であるためｔ＝２となり、Ｖカウンタ３０、Ｈカウンタ３１及びＤカウンタ３２のそれぞれは２ビットのカウンタとなる。
【００３６】
またレイヤ数設定レジスタ３４は、記憶されている延べの画像レイヤ数ｓの値をｔビットで出力する。例えば、ｓ＝２のときにはｔ＝１であるため“１”を、ｓ＝３，４のときにはｔ＝２であるため、それぞれ“１０”，“１１”を出力する。本実施の形態１では、ｓ＝３であるため、レイヤ数設定レジスタ３４は２ビットのデータ“１０”を出力する。これにより、Ｄカウンタ３２のターミナル端子ＴＭには“１０”が入力され、Ｄカウンタ３２のターミナル値は“１０”となる。
【００３７】
レイヤ別表示期間レジスタ３３は、図４に示すように、レジスタ選択回路３３ａとデコーダ回路３３ｂとを備えている。デコーダ回路３３ｂは、Ｄカウンタ３２のｔビットの出力が入力され、その値をデコードしてレジスタ選択回路３３ａに出力する。本実施の形態１では、Ｄカウンタ３２の出力は２ビットのデータであって、更にＤカウンタ３２のターミナル値は“１０”に設定されているため、Ｄカウンタ３２の出力は“００”、“０１”、“１０”の３つの値を採り、デコーダ回路３３ｂは、入力データが“００”のときには“１”（１０進数表記）を、“０１”のときには“２”（１０進数表記）を、“１０”のときには“３”（１０進数表記）を出力する。
【００３８】
レジスタ選択回路３３ａは、ｕ個のレジスタ３３ａ１〜３３ａｕを備えている。ここで“ｕ”の値は、延べ画像レイヤ数ｓの値と同じであって、更にデコーダ回路３３ｂの出力値の最大値と同じである。つまり、本実施の形態１では、レジスタ選択回路３３ａは３個のレジスタを備えている。そして、透過画像の１画面中に含ませる各画像レイヤの画素の割合に応じて、画像レイヤの種類を示すデータをｖビットでレジスタ３３ａ１〜３３ａｕに記憶させる。例えば、本実施の形態１のように、画像レイヤＡ，Ｂの画素を１：２で含んだ透過画像を生成する場合には、レジスタ３３ａ１に画像レイヤＡを示すデータを、レジスタ３３ａ２，３３ａ３のそれぞれに画像レイヤＢを示すデータを記憶させる。また、画像レイヤＡ，Ｂ，Ｃの画素を１：１：２で含んだ透過画像を生成する場合には、ｓ＝ｕ＝４となり、レジスタ３３ａ１に画像レイヤＡを示すデータを、レジスタ３３ａ２に画像レイヤＢを示すデータを、レジスタ３３ａ３，３３ａ４のそれぞれに画像レイヤＣを示すデータを記憶させる。
【００３９】
このように、複数の画像レイヤの画素の比を構成する値において、各画像レイヤに対応する値と同じ数のレジスタに、その画像レイヤを示すデータを記憶させる。なお、レジスタ３３ａ１〜３３ａｕに記憶させる具体的な値としては、例えば画像レイヤＡを示すデータを１ビットのデータ“０”で表し、画像レイヤＢを示すデータを同じく１ビットのデータ“１”で表す。また、上述の“ｖ”の値は、使用する画像レイヤの種類に応じて決定される。本実施の形態１では、画像レイヤＡ，Ｂの２種類を使用しているため、上述のようにｖ＝１となる。
【００４０】
レジスタ選択回路３３ａは、入力された値に応じてレジスタ３３ａ１〜３３ａｕのいずれか一つに記憶されている値を読み出してセレクト信号ＳＥＬとして出力する。具体的には、レジスタ選択回路３３ａに入力される値と、レジスタ３３ａ１〜３３ａｕとは一対一で対応しており、例えば入力された値が“１”の場合には、レジスタ３３ａ１の値が読み出され、“２”の場合には、レジスタ３３ａ２の値が読み出され、“ｕ”の場合には、レジスタ３３ａｕの値が読み出される。本実施の形態１では、デコーダ回路３３ｂの出力は１〜３の値を採るため、レジスタ選択回路３３ａは、入力された値が“１”の場合には、レジスタ３３ａ１の値を読み出し、“２”の場合には、レジスタ３３ａ２の値を読み出し、“３”の場合には、レジスタ３３ａ３の値を読み出してセレクト信号ＳＥＬとしてＭＵＸ２に出力する。
【００４１】
ＭＵＸ２は、セレクト信号ＳＥＬが示す画像レイヤの画像データを選択して出力する。本実施の形態１では、セレクト信号ＳＥＬが“０”のときには、画像レイヤＡの画像データｄ２Ａを選択し、“１”のときには、画像レイヤＢの画像データｄ２Ｂを選択して出力する。
【００４２】
なお、本実施の形態１に係る画像表示装置を、ＲＧＢ形式やＹＵＶ形式の画像フォーマットが採用されたカラー画像の表示装置に適用する場合には、かかるカラー画像は３要素の画像データに基づいて生成されるため、図１に示すバファ１Ａ，１Ｂ、ＭＵＸ２及び制御回路３を３要素分用意して、それぞれのＭＵＸ２の出力を表示部５に入力し、表示部５が３要素分の透過画像データに基づいてカラー画像を表示することによって、カラーの透過画像を表示することが可能になる。
【００４３】
次に図５を参照して、上述の図２（ｃ）の透過画像を表示する際の本実施の形態１に係る画像表示装置の画像表示動作について説明する。図５は、画像表示装置で取り扱われる信号のタイミングチャートを示す図である。図５に示すタイミングチャートでは、画像データｄ１Ａに含まれる画素データを画素データＡｎ（ｎ≧０）で表し、画像データｄ１Ｂに含まれる画素データを画素データＢｍ（ｍ≧０）で表している。また、図中のセレクト信号ＳＥＬの値は、動作の理解を容易にするために値Ａ，Ｂで表しており、それぞれ画像レイヤＡ，Ｂを示している。つまり、セレクト信号ＳＥＬが“Ａ”のときには、ＭＵＸ２で画像レイヤＡの画素データが選択され、“Ｂ”のときには、画像レイヤＢの画素データが選択される。なお、セレクト信号ＳＥＬの実際の値としては、上述のように、値Ａが“０”であって、値Ｂが“１”である。
【００４４】
また本実施の形態１では、画像メモリは、表示期間中に、例えば画像レイヤＡ，Ｂの１番目のラインの一番左端の画素に対応する画素データから一番右端の画素に対応する画素データまでを順に出力し、次に２番目のラインの一番左端の画素に対応する画素データから一番右端の画素に対応する画素データまでを順に出力する。そして、３番目のライン，４番目のラインの画素データを上述のように出力して、１画面分の画素データの出力が完了する。そして、次の画面に対しても同様に動作する。なお図５では、一例として、ある画面の１番目のラインを表示する際のタイミングチャートを示している。
【００４５】
図５に示すように、画素データＡｎは、ドットクロック信号ＤＣＬＫの立ち上がりに同期してバッファ１Ａから出力されており、ドットクロック信号ＤＣＬＫが立ち上がるごとに、次の画素データが出力されている。同様に、画素データＢｍは、ドットクロック信号ＤＣＬＫの立ち上がりに同期してバッファ１Ｂから出力されており、ドットクロック信号ＤＣＬＫが立ち上がるごとに、次の画素データが出力されている。
【００４６】
水平同期信号ＨＳＹＮＣが立ち上がると、次のドットクロック信号ＤＣＬＫの立ち上がりで、Ｄカウンタ３２のカウント値に、Ｈカウンタ３１のカウント値である“００”が設定される。Ｄカウンタ３２のカウント値が“００”になると、セレクト信号ＳＥＬが“Ａ”となり、ＭＵＸ２では画像レイヤＡの画素データが選択される。図中では、画素データＡ１が選択されて表示部５に出力されている。このとき、画素データＡ１は帰線期間中のデータであるため、表示部５はこの画素データＡ１に基づいて画像を表示しない。
【００４７】
そして、次のドットクロック信号ＤＣＬＫの立ち上がりでＤカウンタ３２のカウント値が“０１”となり、セレクト信号ＳＥＬが“Ｂ”となる。これによって、ＭＵＸ２では画像レイヤＢの画素データが選択される。図中では、画素データＢ２が選択されて表示部５に出力されている。このときも、画素データＢ２は帰線期間中のデータであるため、表示部５はこの画素データＢ２に基づいて画像を表示しない。
【００４８】
更にドットクロック信号ＤＣＬＫが入力されて、Ｄカウンタ３２の出力が再度“００”となると、セレクト信号ＳＥＬが“Ａ”となる。これによって、ＭＵＸ２では画像レイヤＡの画素データが選択される。図中では、画素データＡ４が選択されて表示部５に出力されている。このとき、画素データＡ４は表示期間中のデータであるため、表示部５は受け取った画素データＡ４に基づいて、１番目のラインの一番左端の画素「０」を表示する。
【００４９】
次に、ドットクロック信号ＤＣＬＫが立ち上がると、Ｄカウンタ３２のカウント値が“０１”となり、セレクト信号ＳＥＬが“Ｂ”となる。これによって、ＭＵＸ２では画像レイヤＢの画素データが選択される。図中では、画素データＢ５が選択されて表示部５に出力されている。このときも、画素データＢ５は表示期間中のデータであるため、表示部５は画素データＢ５に基づいて、１番目のラインの左から２番目の画素「２」を表示する。
【００５０】
次に、ドットクロック信号ＤＣＬＫが立ち上がると、Ｄカウンタ３２のカウント値が“１０”となり、セレクト信号ＳＥＬは“Ｂ”のままである。これによって、ＭＵＸ２では画像レイヤＢの画素データが選択される。図中では、表示期間中のデータである画素データＢ６が選択されており、この画素データＢ６は表示部５に入力される。そして、表示部５は画素データＢ６に基づいて、１番目のラインの左から３番目の画素「２」を表示する。
【００５１】
このように、単位画素群２０に対応する画素データＡ４，Ｂ５，Ｂ６は、各画像データｄ１Ａ，ｄ１Ｂの画素データを１：２の割合で含んでいる。そのため、単位画素群２０に、各画像レイヤＡ，Ｂの画素が１：２の割合で含まれるようになる。
【００５２】
そして、更にドットクロック信号ＤＣＬＫが入力されて、１番目のラインの左から２番目の単位画素群２０に対応する画素データＡ７，Ｂ８，Ｂ９、左から３番目の単位画素群２０に対応する画素データＡ１０，Ｂ１１，Ｂ１２、左から４番目の単位画素群２０に対応する画素データＡ１３，Ｂ１４，Ｂ１５、左から５番目の単位画素群２０に対応する画素データＡ１６，Ｂ１７，Ｂ１８が順にＭＵＸ２から出力される。
【００５３】
このように、制御回路３の働きによって、透過画像の１ラインに含まれる５つの単位画素群２０の間で同一の画素位置に対応する画素データが、同一の画像データに対応するようになる。
【００５４】
そして、ドットクロック信号ＤＣＬＫが更に入力され、１ライン分の画素データが表示部５に入力されると、次のドットクロック信号ＤＣＬＫの立ち上がりで、Ｄカウンタ３２のカウント値が“０１”となり、セレクト信号ＳＥＬが“Ｂ”となる。これによって、ＭＵＸ２では画像レイヤＢの画素データが選択される。図中では、画素データＢ２０が選択されて表示部５に出力されている。このとき、画素データＢ２０は帰線期間中のデータであるため、表示部５はこの画素データＢ２０に基づいて画像を表示しない。
【００５５】
そして、次に水平同期信号ＨＳＹＮＣが立ち上がると、次のドットクロック信号ＤＣＬＫの立ち上がりで、Ｄカウンタ３２のカウント値に、Ｈカウンタ３１のカウント値である“００”が設定される。Ｄカウンタ３２のカウント値が“００”になると、セレクト信号ＳＥＬが“Ａ”となり、ＭＵＸ２では画像レイヤＡの画素データが選択される。図中では、画素データＡ２４が選択されて表示部５に出力されている。このとき、画素データＡ２４は帰線期間中のデータであるため、表示部５は画素データＡ２４に基づいて画像を表示しない。そして、上述の動作が繰り返して行われ、図２（ｃ）に示すような１画面分の透過画像が表示部５に表示される。
【００５６】
このように、本実施の形態１に係る画像表示装置では、制御回路３の働きによって、画素単位でＭＵＸ２からの各画像レイヤの画素データの出力を切り替えることができる。そのため、上述の特許文献１に記載の技術のように、画面単位で画像データの出力を切り替える場合よりも、画面のちらつきを低減することができ、透過画像の画質を向上することができる。
【００５７】
更に、本実施の形態１では、ＭＵＸ２で画素データを選択することによって、表示部５に入力される透過画像データｄ３、つまり透過画像の元データを生成している。一般的に、上述の特許文献１に記載の技術のように、論理演算処理を行って透過画像の元データを生成する場合には時間がかかり、ＭＵＸ２で単に画素データを選択することによって透過画像の元データを生成する場合の方が、短時間で透過画像の元データを生成することができる。具体的には、例えば透過画像の元データを生成するためにマイクロプロセッサで１画素分の論理演算処理を行う場合、一般的にドットクロック信号ＤＣＬＫの数十クロックから数百クロックの時間が必要であるが、本実施の形態１では、１画素分の処理を行うのにドットクロック信号ＤＣＬＫの１クロックの時間で済む。従って、特許文献２に記載の技術よりも本実施の形態１の方が、透過画像の生成時間を短縮することができる。
【００５８】
また本実施の形態１では、制御回路の働きによって、ＭＵＸ２から出力される、各単位画素群２０に対応する３つの画素データが、各画像データｄ１Ａ，ｄ１Ｂの画素データを１：２の割合で含むようになる。従って、図２（ｃ）に示すように、各画像レイヤＡ，Ｂの画素を１：２の割合で含む単位画素群２０が表示されるようになる。そのため、透過画像の各ラインは、各画像レイヤＡ，Ｂの画素を１：２の割合で含む単位画素群２０が複数連続して並んで表示されることになる。
【００５９】
ここで例えば図６のように、１ライン全体としてはじめて、各画像レイヤＡ，Ｂの画素をほぼ１：２で含む場合であっても、１画面中での画像レイヤＡの画素と画像レイヤＢの画素とが約１：２の割合で含まれた透過画像を得ることができる。
【００６０】
しかしながら、１画面中の画像レイヤＡ，Ｂの画素の割合が同じであっても、本実施の形態１のように、各ラインにおいて、各画像レイヤＡ，Ｂの画素が１：２の割合で含まれる単位画素群２０が複数連続して並んでいる場合の方が、図６に示す透過画像よりも画質が良い。従って、ユーザーにとって見やすい透過画像を提供することができる。
【００６１】
また本実施の形態１では、制御回路３の働きによって、透過画像の１ラインに含まれる５つの単位画素群２０の間で同一の画素位置に対応する画素データが、同一の画像データに対応するようになる。具体的には、例えば、すべての単位画素群２０において、１番目の画素位置に対応する画素データが、画像データｄ１Ａに対応するようになり、２，３番目の画素位置に対応する画素データが、画像データｄ１Ｂに対応するようになる。そのため、図２（ｃ）に示すように、各ラインにおいて、同一の画素位置にある画素が、同一の画像レイヤに対応している５つの単位画素群２０が連続して並んで表示されることになる。
【００６２】
ここで図７に示すように、各画像レイヤＡ，Ｂの画素が１：２の割合で含まれる単位画素群２０が複数連続して並んでいる場合であっても、５つの単位画素群２０の間で同一の画素位置にある画素が、同一の画像レイヤに対応していないときには、各画像レイヤＡ，Ｂの画素が同じ種類で多数続くことになり、透過画像の画質が低下する。
【００６３】
しかしながら、本実施の形態１では、同一の画素位置にある画素が同一の画像レイヤに対応している５つの単位画素群２０が、連続して並んで表示されるため、図７に示す透過画像を表示する場合よりも、各画像レイヤＡ，Ｂの画素が同じ種類で続くことが少なくなり、透過画像の画質が向上する。
【００６４】
なお本実施の形態１では、２種類の画像レイヤに基づく透過画像を表示する場合について説明したが、上述の内容から明らかなように、それ以上の種類の画像レイヤに基づく透過画像を表示する場合にも本発明は適用できる。
【００６５】
実施の形態２．
上述の実施の形態１に係る画像表示装置で生成される透過画像は、図２（ｃ）に示されるように、ライン間で、各画像レイヤＡ，Ｂの画素の並びが同じである。そのため、場合によっては、透過画像に縦縞模様が生じることがあった。そこで、本実施の形態２では、実施の形態１に係る透過画像よりも更に画質の良い透過画像を生成することが可能な画像表示装置を提供する。
【００６６】
図８は、本実施の形態２で生成される透過画像を示す図である。なお本実施の形態２でも、一例として、２つの画像レイヤＡ，Ｂの画像が相互に擬似的に透過した透過画像を生成する場合について説明する。
【００６７】
図８（ａ）は透過画像の全体を、図８（ｂ）は図８（ａ）に示す透過画像の１番目と２番目のラインを部分的に拡大して示している。図８に示されるように、本実施の形態２で生成される透過画像は、互いに隣接する２つのライン間で、各画像レイヤＡ，Ｂの画素の並びが異なっている。
【００６８】
１番目と４番目のラインに含まれる単位画素群２０は、上述の実施の形態１と同様に、１番目の画素位置にある画素が画像レイヤＡに対応しており、２，３番目の画素位置にある画素が画像レイヤＢに対応している。一方、２番目のラインの単位画素群２０では、１，２番目の画素位置にある画素が画像レイヤＢに対応しており、３番目の画素位置にある画素が画像レイヤＡに対応している。そして、３番目のラインの単位画素群２０では、１，３番目の画素位置にある画素が画像レイヤＢに対応しており、２番目の画素位置にある画素が画像レイヤＡに対応している。
【００６９】
このように、本実施の形態２で生成される透過画像では、互いに隣接する２つのラインの単位画素群２０の間では、同一の画素位置であっても、互いに同じ画像レイヤに対応しているとは限らない。つまり、互いに隣接する２つのラインの単位画素群２０の間では、同一の画素位置にある画素に、互いに異なる画像レイヤに対応する画素が含まれている。そのため、互いに隣接する２つのライン間で各画像レイヤＡ，Ｂの画素の並びが異なるようになる。その結果、互いに隣接する２つのライン間で、各画像レイヤＡ，Ｂの画素の並びが同じである実施の形態１に係る透過画像よりも、画質の繊細さが向上する。
【００７０】
次に、図８に示す透過画像を生成することが可能な本実施の形態２に係る画像生成装置について説明する。本実施の形態２に係る画像生成装置は、上述の実施の形態１に係る画像生成装置において、制御回路３の替わりに制御回路６を採用したものである。図９はその制御回路６の構成を示すブロック図である。
【００７１】
図９に示すように、制御回路６は、図３に示す制御回路３において、Ｈカウンタ３１のターミナル値にレイヤ数設定レジスタ３４の値を設定するものである。つまり、レイヤ数設定レジスタ３４の出力と、Ｈカウンタ３１のターミナル端子とは、ｔビットでバス接続されており、レイヤ数設定レジスタ３４に設定されている延べ画像レイヤ数ｓをｔビットで表記した値が、Ｈカウンタ３１にターミナル値として設定される。本実施の形態２ではｓ＝３であるため、２ビットのデータ“１０”がＨカウンタ３１のターミナル値に設定され、Ｈカウンタ３１のカウント値は“００”、“０１”、“１０”の３つの値を採る。その他の構成については、実施の形態１に係る画像表示装置と同じであるため、その説明は省略する。
【００７２】
次に図１０を参照して、本実施の形態２に係る画像表示装置の画像表示動作について説明する。図１０は、画像表示装置で取り扱われる信号のタイミングチャートを示す図である。図１０に示すフローチャートでは、一例として、ある画面の１番目のラインと２番目のラインを表示する際のタイミングチャートを示している。
【００７３】
図１０に示すように、水平同期信号ＨＳＹＮＣが立ち上がると、次のドットクロック信号ＤＣＬＫの立ち上がりで、Ｄカウンタ３２のカウント値に、Ｈカウンタ３１のカウント値が設定される。このとき、Ｈカウンタ３１のカウント値は垂直同期信号ＶＳＹＮＣの立ち上がりによって、リロード端子の値、つまり“００”が設定される。従って、Ｄカウンタ３２のカウント値には“００”が設定される。
【００７４】
Ｄカウンタ３２のカウント値が“００”になると、セレクト信号ＳＥＬが“Ａ”となり、ＭＵＸ２では画像レイヤＡの画素データが選択される。図中では、画素データＡ１が選択されて表示部５に出力されている。このとき、画素データＡ１は帰線期間中のデータであるため、表示部５はこの画素データＡ１に基づいて画像を表示しない。
【００７５】
更にドットクロック信号ＤＣＬＫが入力されて、Ｄカウンタ３２の出力が再度“００”となると、セレクト信号ＳＥＬが“Ａ”となる。これによって、ＭＵＸ２では画像レイヤＡの画素データが選択される。図１０では図示していないが、このとき、画素データＡ４が選択されて表示部５に出力される。画素データＡ４は表示期間中のデータであるため、表示部５は受け取った画素データＡ４に基づいて、１番目のラインの一番左端に位置する単位画素群２０の１番目の画素「０」を表示する。
【００７６】
そして、更にドットクロック信号ＤＣＬＫが入力されて、１番目のラインの一番左端に位置する単位画素群２０の残りの画素に対する画素データがＭＵＸ２から出力され、その後、左から２〜５番目の単位画素群２０にそれぞれ対応する画素データが順にＭＵＸ２から出力される。そして、表示部５が受け取った画素データを順に表示することによって、１番目のラインに、「０」，「２」，「２」と順に並ぶ単位画素群２０が連続して並んで表示される。
【００７７】
次に水平同期信号ＨＳＹＮＣが立ち上がると、Ｈカウンタ３２のカウント値が“０１”となり、次のドットクロック信号ＤＣＬＫの立ち上がりで、Ｄカウンタ３２のカウント値に、Ｈカウンタ３１のカウント値である“０１”が設定される。Ｄカウンタ３２のカウント値が“０１”になると、セレクト信号ＳＥＬが“Ｂ”となり、ＭＵＸ２では画像レイヤＢの画素データが選択される。図中では、画素データＢ２４が選択されて表示部５に出力されている。このとき、画素データＢ２４は帰線期間中のデータであるため、表示部５は画素データＢ２４に基づいて画像を表示しない。
【００７８】
更にドットクロック信号ＤＣＬＫが入力されて、Ｄカウンタ３２の出力が再度“０１”となると、セレクト信号ＳＥＬが“Ｂ”となる。これによって、ＭＵＸ２では画像レイヤＢの画素データが選択される。図１０では図示していないが、このとき、画素データＢ２７が選択されて表示部５に出力される。画素データＢ２７は表示期間中のデータであるため、表示部５は受け取った画素データＢ２７に基づいて、２番目のラインの一番左端に位置する単位画素群２０の１番目の画素「２」を表示する。
【００７９】
そして、更にドットクロック信号ＤＣＬＫが入力されて、２番目のラインの一番左端に位置する単位画素群２０の残りの画素に対する画素データがＭＵＸ２から出力され、その後左から２〜５番目の単位画素群２０にそれぞれ対応する画素データが順にＭＵＸ２から出力される。そして、表示部５が受け取った画素データを順に表示することによって、２番目のラインに、「２」，「２」，「０」と順に並ぶ単位画素群２０が連続して並んで表示される。
【００８０】
その後、上述の動作が繰り返して行われ、図２（ｃ）に示すような１画面分の透過画像が表示部５に表示される。
【００８１】
このように、本実施の形態２に係る画像表示装置では、制御回路６の働きによって、互いに隣接する２つのラインの単位画素群２０の間では、同一の画素位置に対応する画素データに、互いに異なる画像データに対応する画素データが含まれるようになる。例えば、１番目のラインの単位画素群２０の１番目の画素位置に対応する画素データＡ４は、画像データｄ１Ａに対応しており、２番目のラインの単位画素群２０の１番目の画素位置に対応する画素データＢ２７は、画像データｄ１Ｂに対応している。従って、互いに隣接する２つのライン間では、図８に示すように、各画像レイヤＡ，Ｂの画素の並びが異なるようになる。その結果、互いに隣接する２つのライン間で各画像レイヤＡ，Ｂの画素の並びが同じである実施の形態１の透過画像よりも、画質の繊細さが向上する。
【００８２】
実施の形態３．
上述の実施の形態２に係る画像表示装置で生成される透過画像は、上述の説明で理解されるように、連続して表示される２つの画面間の同一のライン位置にある２つのラインの単位画素群２０の間では、同一の画素位置にある画素は、互いに同一の画像レイヤに対応している。例えば、ある画面において、１番目のラインの単位画素群２０の１番目の画素位置にある画素「０」は画像レイヤＡに対応しており、その次に表示される画面においても、同じライン位置の１番目のラインに含まれる単位画素群２０の１番目の画素位置にある画素「０」は画像レイヤＡに対応している。その結果、連続する２つの画面の間では、画像レイヤＡ，Ｂの画素の並びが全く同じになる。従って、通常連続する２つの画面の間では、その表示内容にほとんど変化が無いため、場合によっては、透過画像がユーザーにとって見にくいことがあった。
【００８３】
そこで、本実施の形態３では、実施の形態２に係る透過画像よりも更に画質の良い透過画像を生成することが可能な画像表示装置を提供する。
【００８４】
図１１は、本実施の形態３で生成される透過画像を示す図である。なお本実施の形態３でも、一例として、２つの画像レイヤＡ，Ｂの画像が相互に擬似的に透過した透過画像を生成する場合について説明する。
【００８５】
図１１（ａ）〜１１（ｃ）は、透過画像のＮ番目〜（Ｎ＋２）番目の画面をそれぞれ示す図である。また、図１１（ｄ），１１（ｅ）は、図１１（ａ），１１（ｂ）に示す画面の１番目のラインをそれぞれ部分的に拡大して示す図である。
【００８６】
図１１に示されるように、本実施の形態３で生成される透過画像は、連続して表示される２つの画面間の同一のライン位置にある２つのラインの単位画素群２０の間では、同一の画素位置にある画素に、互いに異なる画像レイヤに対応している画素を含んでいる。
【００８７】
例えば、図１１（ｄ），１１（ｅ）に示すように、Ｎ番目の画面の１番目のラインに含まれる単位画素群２０では、１番目の画素位置にある画素は画像レイヤＡに対応している。一方、（Ｎ＋１）番目の画面の１番目のラインに含まれる単位画素群２０では、１番目の画素位置にある画素は画像レイヤＢに対応している。従って、図１１（ａ）〜１１（ｃ）に示すように、連続して表示される２つの画面間では、各画像レイヤＡ，Ｂの画素の並びが異なるようになる。そのため、実施の形態２に係る透過画像よりも画質の繊細さが向上する。
【００８８】
次に、図１１に示す透過画像を生成することが可能な本実施の形態３に係る画像生成装置について説明する。本実施の形態３に係る画像生成装置は、上述の実施の形態２に係る画像生成装置において、制御回路６の替わりに制御回路７を採用したものである。図１２はその制御回路７の構成を示すブロック図である。
【００８９】
図１２に示すように、制御回路７は、図９に示す制御回路６において、Ｖカウンタ３０のターミナル値にレイヤ数設定レジスタ３４の値を設定するものである。つまり、レイヤ数設定レジスタ３４の出力と、Ｖカウンタ３０のターミナル端子とは、ｔビットでバス接続されており、レイヤ数設定レジスタ３４に設定されている延べ画像レイヤ数ｓをｔビットで表記した値が、Ｖカウンタ３０にターミナル値として設定される。本実施の形態３ではｓ＝３であるため、２ビットのデータ“１０”がＶカウンタ３０のターミナル値に設定され、Ｖカウンタ３０のカウント値は“００”、“０１”、“１０”の３つの値を採る。その他の構成については、実施の形態２に係る画像表示装置と同じであるため、その説明は省略する。
【００９０】
次に図１３を参照して、本実施の形態３に係る画像表示装置の画像表示動作について説明する。図１３は、画像表示装置で取り扱われる信号のタイミングチャートを示す図である。図１３に示すフローチャートでは、一例として、Ｎ番目の画面と（Ｎ＋１）番目の画面とを表示する際のタイミングチャートを示している。
【００９１】
図１３に示すように、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣが立ち上がると、Ｖカウンタ３０のカウント値が“００”となり、次のドットクロック信号ＤＣＬＫの立ち上がりで、Ｈカウンタ３１のカウント値にＶカウンタ３０のカウント値が設定される。そして、Ｄカウンタ３２のカウント値にＨカウンタ３１のカウント値が設定される。このとき、Ｖカウンタ３０のカウント値は“００”であるため、Ｈカウンタ３１のカウント値には“００”が設定され、Ｄカウンタ３のカウント値にも“００”が設定される。
【００９２】
Ｄカウンタ３２のカウント値が“００”になると、セレクト信号ＳＥＬが“Ａ”となり、ＭＵＸ２では画像レイヤＡの画素データが選択される。図中では、画素データＡ１が選択されて表示部５に出力されている。このとき、画素データＡ１は帰線期間中のデータであるため、表示部５はこの画素データＡ１に基づいて画像を表示しない。
【００９３】
更にドットクロック信号ＤＣＬＫが入力されて、Ｄカウンタ３２の出力が再度“００”となると、セレクト信号ＳＥＬが“Ａ”となる。これによって、ＭＵＸ２では画像レイヤＡの画素データが選択される。図１３では図示していないが、このとき、画素データＡ４が選択されて表示部５に出力される。画素データＡ４は表示期間中のデータであるため、表示部５は画素データＡ４に基づいて、Ｎ番目の画面における１番目のラインの一番左端に位置する単位画素群２０の１番目の画素「０」を表示する。
【００９４】
そして、更にドットクロック信号ＤＣＬＫが入力されて、１番目のラインの一番左端に位置する単位画素群２０の残りの画素に対応する画素データがＭＵＸ２から出力され、その後、左から２〜５番目の単位画素群２０にそれぞれ対応する画素データが順にＭＵＸ２から出力される。そして、表示部５が受け取った画素データを順に表示することによって、Ｎ番目の画面の１番目のラインに、「０」，「２」，「２」と順に並ぶ単位画素群２０が連続して並んで表示される。
【００９５】
その後、水平同期信号ＨＳＹＮＣが立ち上がるごとに、Ｎ番目の画面の２番目のライン、３番目のライン、４番目のラインが順に表示部５で表示される。
【００９６】
そして、次に垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣが立ち上がると、Ｖカウンタ３０のカウント値が“０１”となり、次のドットクロック信号ＤＣＬＫの立ち上がりで、Ｈカウンタ３１のカウント値にＶカウンタ３０のカウント値が設定される。そして、Ｄカウンタ３２のカウント値にＨカウンタ３１のカウント値が設定される。このとき、Ｖカウンタ３０のカウント値は“０１”であるため、Ｈカウンタ３１及びＤカウンタ３２のカウント値には、ともに“０１”が設定される。
【００９７】
Ｄカウンタ３２のカウント値が“０１”になると、セレクト信号ＳＥＬが“Ｂ”となり、ＭＵＸ２では画像レイヤＢの画素データが選択される。図中では、画素データＢ９３が選択されて表示部５に出力されている。このとき、画素データＢ９３は帰線期間中のデータであるため、表示部５はこの画素データＢ９３に基づいて画像を表示しない。
【００９８】
更にドットクロック信号ＤＣＬＫが入力されて、Ｄカウンタ３２の出力が“０１”となると、セレクト信号ＳＥＬが“Ｂ”となる。これによって、ＭＵＸ２では画像レイヤＢの画素データが選択される。図１３では図示していないが、このとき、画素データＢ９６が選択されて表示部５に出力される。画素データＢ９６は表示期間中のデータであるため、表示部５は受け取った画素データＢ９６に基づいて、（Ｎ＋１）番目の画面における１番目のラインの一番左端に位置する単位画素群２０の１番目の画素「２」を表示する。
【００９９】
そして、更にドットクロック信号ＤＣＬＫが入力されて、２番目のラインの一番左端に位置する単位画素群２０の残りの画素に対する画素データがＭＵＸ２から出力され、その後左から２〜５番目の単位画素群２０にそれぞれ対応する画素データが順にＭＵＸ２から出力される。そして、表示部５が受け取った画素データを順に表示することによって、（Ｎ＋１）番目の画面の１番目のラインに、「２」，「２」，「０」と順に並ぶ単位画素群２０が連続して並んで表示される。
【０１００】
その後、上述の動作が繰り返して行われ、透過画像の画面が次々と切り替わる。
【０１０１】
このように、本実施の形態３に係る画像表示装置では、制御回路７の働きによって、連続して表示される２つの画面間の同一のライン位置に並ぶ２つのラインの単位画素群２０の間で、同一の画素位置に対応した画素データに、互いに異なる画像データに対応する画素データが含まれるようになる。
【０１０２】
例えば、Ｎ番目の画面において、１番目のラインに含まれる単位画素群２０の１番目の画素位置にある画素に対応する画素データＡ４は、画像データｄ１Ａに対応している。一方、（Ｎ＋１）番目の画面において、同じライン位置の１番目のラインに含まれる単位画素群２０の１番目の画素位置にある画素に対応する画素データＢ９６は、画像データｄ１Ｂに対応している。
【０１０３】
従って、連続して表示される２つの画面間では、図１１に示すように、同一のライン位置にある２つのラインの単位画素群２０の間で、同一の画素位置にある画素に、互いに異なる画像レイヤに対応している画素を含むようになる。そのため、連続して表示される２つの画面間では、各画像レイヤＡ，Ｂの画素の並びが異なるようになり、実施の形態２に係る透過画像よりも画質の繊細さが向上する。
【０１０４】
実施の形態４．
上述の実施の形態１〜３では、図５，１０，１３に示すように、各バッファ１Ａ，１Ｂは、表示すべき画像レイヤのすべての画素に対応した画素データを直列に出力している。そして、ＭＵＸ２は制御回路の働きによって、画素単位で画素データを選択している。そのため、ＭＵＸ２で選択されるより前に、バッファ１Ａ，１Ｂが選択されるべき画素データを出力すると、その画素データは本来選択されるべきタイミングでは選択されない。従って、ＭＵＸ２で選択されるタイミングと同じタイミングでバッファ１Ａ，１Ｂから画素データが出力される必要があった。例えば、図５において、画素データＡ４が１画素分前のタイミングでバッファ１Ａから出力されると、画素データＡ４が本来選択されるべきタイミングでは、次のデータの画素データＡ５が選択される。従って表示部５では、画素データＡ４に対応する画素が表示されるべき位置に、画素データＡ５に対応する画素が表示され、問題が生じる。
【０１０５】
このように、上述の実施の形態１〜３では、ＭＵＸ２で選択されるタイミングと同じタイミングでバッファ１Ａ，１Ｂから画素データが出力される必要があるため、バッファ１Ａ，１Ｂには、データ出力までの許容遅延時間があまり大きいものを採用することができず、このことがバッファの微細化に悪影響を与えることがあった。
【０１０６】
そこで本実施の形態４では、ＭＵＸ２の前段のバッファに許容される遅延時間を大きくすることが可能な画像表示装置を提供する。
【０１０７】
図１４は本発明の実施の形態４に係る画像表示装置の構成を示すブロック図である。本実施の形態４では、例えば３つの画像レイヤＡ，Ｂ，Ｃの画素が１画面中に１：１：１の割合で含まれ、画像レイヤＡ，Ｂ，Ｃの画像が相互に擬似的に透過した透過画像を表示する場合について説明する。
【０１０８】
図１４に示すように、本実施の形態４に係る画像表示装置は、上述の実施の形態１に係る画像表示装置において、基本的には、制御回路３の替わりに制御回路８を備え、バッファ１Ｃ及びバッファ制御回路９を更に備えるものである。
【０１０９】
バッファ制御回路９は、ドットクロック信号ＤＣＬＫ及び水平同期信号ＨＳＹＮＣをもとに、クロック信号ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣを生成し、それぞれをバッファ１Ａ，１Ｂ，１Ｃに出力する。
【０１１０】
図１５は、バッファ制御回路９の構成を示すブロック図である。図１５に示すように、バッファ制御回路９は、分周回路９ａと遅延回路９ｂ，９ｃとを備えている。分周回路９ａは、水平同期信号ＨＳＹＮＣ及びドットクロック信号ＤＣＬＫが入力されている。分周回路９ａは、ドットクロック信号ＤＣＬＫをｌ分周したクロック信号を生成し、そのクロック信号の立ち上がりを水平同期信号ＨＳＹＮＣの立ち上がりに同期させて、クロック信号ＣＬＫＡとして出力している。遅延回路９ｂは、分周回路９ａの出力をドットクロック信号ＤＣＬＫの１クロック分遅延させてクロック信号ＣＬＫＢとして出力している。そして、遅延回路９ｃは、遅延回路９ｂの出力をドットクロック信号ＤＣＬＫの１クロック分遅延させてクロック信号ＣＬＫＣとして出力している。
【０１１１】
上述のｌの値は延べ画像レイヤ数ｓの値と同じであって、実施の形態４ではｓ＝３であるため、ｌ＝３となる。つまり、分周回路９ａでは、ドットクロック信号ＤＣＬＫを３分周したクロック信号が生成される。
【０１１２】
このように、各クロック信号ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣは、ドットクロック信号を３分周したものであり、クロック信号ＣＬＫＢは、クロック信号ＣＬＫＡよりもドットクロック信号ＤＣＬＫの１クロック分遅れており、クロック信号ＣＬＫＣは、クロック信号ＣＬＫＢよりもドットクロック信号ＤＣＬＫの１クロック分遅れている。
【０１１３】
バッファ１Ｃは、図１４に示すように、画像レイヤＣの画像に対応した画像データｄ１Ｃと、クロック信号ＣＬＫＣとが入力されており、クロック信号ＣＬＫＣの立ち上がりで画像データｄ１Ｃをラッチして画像データｄ２Ｃとして出力する。
【０１１４】
バッファ１Ａ，１Ｂは、実施の形態１では、ドットクロック信号ＤＣＬＫが入力されていたが、本実施の形態４では、その替わりにクロック信号ＣＬＫＡ，ＣＬＫＢがそれぞれ入力されており、その立ち上がりタイミングで、入力された画像データをラッチして出力する。
【０１１５】
画像データｄ１Ｃは、画像データｄ１Ａ，ｄ１Ｂと同様に、それぞれが１画素に対応した複数の画素データから成り、かかる画素データは図示しない画像メモリから直列に出力される。また、その各画素データはｒビットで構成されている。
【０１１６】
バッファ１Ｃと画像メモリとはｒビットでバス接続されており、バッファ１Ｃには、一つの画素データのｒビットのデータが同時に入力される。つまり、画素単位で見れば、複数の画素データは直列にバッファ１Ｃに入力されており、ビット単位で見れば、一つの画素データの複数のビットデータは並列にバッファ１Ｃに入力されている。
【０１１７】
上述のように、クロック信号ＣＬＫＡ〜ＣＬＫＣはドットクロック信号を３分周した信号であるため、バッファ１Ａ〜１Ｃがこのクロック信号の立ち上がりで画像データをラッチして出力すると、入力された画像データに含まれる複数の画素データは、ドットクロック信号ＤＣＬＫの３クロックに１回の割合でラッチされ、ドットクロック信号ＤＣＬＫに同期して直列に出力される。なお、１つの画素データのｒビットのデータは各バッファ１Ａ〜１Ｃから同時に出力される。
【０１１８】
ＭＵＸ２と各バッファ１Ａ，１Ｂ，１Ｃとはｒビットでバス接続されており、ＭＵＸ２は画像データｄ２Ａ，ｄ２Ｂ，ｄ３Ｃの画素データのうち、セレクト信号ＳＥＬが示す画像レイヤに対応した画素データを選択して順次出力する。
【０１１９】
制御回路８は、図１６に示すように、図３に示す制御回路３において、基本的には、遅延回路８０を更に備えるものである。
【０１２０】
遅延回路８０は、レイヤ別表示期間レジスタ３３から出力されるｖビットのデータを、ドットクロック信号の１クロック分遅延させてセレクト信号ＳＥＬとして出力している。本実施の形態４では、延べ画像レイヤ数ｓ＝３であるため、上述のｕ，ｖの値は、それぞれ“３”，“２”となる。そして、レジスタ３３ａ１には画像レイヤＡを示すデータを記憶し、レジスタ３３ａ２には画像レイヤＢを示すデータを記憶し、レジスタ３３ａ３には画像レイヤＣを示すデータを記憶する。例えば、画像レイヤＡ，Ｂ，Ｃを示すデータとして、それぞれ“００”，“０１”，“１０”を採用する。
【０１２１】
本実施の形態４に係る画像表示装置のその他の構成については、上述の実施の形態１に係る画像表示装置と同じであるため、その説明を省略する。
【０１２２】
次に図１７を参照して、本実施の形態４に係る画像表示装置の画像表示動作について説明する。図１７は、本画像表示装置で取り扱われる信号のタイミングチャートを示す図である。図１７に示すフローチャートでは、画像データｄ１Ｃに含まれる画素データを画素データＣｐ（ｐ≧０）で表している。また、図中のセレクト信号ＳＥＬの値は、動作の理解を容易にするために値Ａ，Ｂ，Ｃで表しており、それぞれ画像レイヤＡ，Ｂ，Ｃを示している。つまり、セレクト信号ＳＥＬが“Ａ”，“Ｂ”，“Ｃ”のときには、ＭＵＸ２ではそれぞれ画像レイヤＡ，Ｂ，Ｃの画素データが選択される。なお、セレクト信号ＳＥＬの実際の値としては、上述のように、値Ａが“００”であって、値Ｂが“０１”、値Ｃが“１０”である。
【０１２３】
また本実施の形態４では、画像メモリは、表示期間に、例えば画像レイヤＡ，Ｂ，Ｃの１番目のラインの一番左端の画素に対応する画素データから一番右端の画素に対応する画素データまでを順に出力し、次に２番目のラインの一番左端の画素に対応する画素データから一番右端の画素に対応する画素データまでを順に出力する。そして、３番目のライン，４番目のラインの画素データを上述のように出力して、１画面分の画素データの出力が完了する。そして、次の画面に対しても同様に動作する。なお、上述の実施の形態１〜３では、表示期間のデータは、画素データＡ４，Ｂ４から開始されていたが、本実施の形態４では、画素データＡ３，Ｂ３，Ｃ３から開始するものとする。また図１７では、一例として、ある画面の１番目のラインを表示する際のタイミングチャートを示している。
【０１２４】
図１７に示すように、水平同期信号ＨＳＹＮＣが立ち上がるとクロック信号ＣＬＫＡも立ち上がり、バッファ１Ａは画像データｄ１Ａの画素データＡ０をラッチして出力する。このとき、クロック信号ＣＬＫＢ，ＣＬＫＣは立ち上がっていないため、画像データｄ１Ｂの画素データＢ０と、画像データｄ１Ｃの画素データＣ０とは、各バッファ１Ｂ，１Ｃでラッチされず出力されない。
【０１２５】
そして、次のドットクロック信号ＤＣＬＫの立ち上がりで、Ｄカウンタ３２の出力は“００”となり、遅延回路８０に“００”が入力される。このとき、クロック信号ＣＬＫＢも立ち上がり、バッファ１Ｂは画像データｄ１Ｂの画素データＢ１をラッチして出力する。このとき、クロック信号ＣＬＫＡ，ＣＬＫＣは立ち上がっていないため、画像データｄ１Ａの画素データＡ１と、画像データｄ１Ｃの画素データＣ１とは、各バッファ１Ａ，１Ｃでラッチされず出力されない。
【０１２６】
次に、ドットクロック信号ＤＣＬＫが立ち上がると、セレクト信号ＳＥＬは“Ａ”となり、ＭＵＸ２では画像レイヤＡの画素データが選択される。図中では、画素データＡ０が選択されて表示部５に出力されている。画素データＡ０は帰線期間中のデータであるため、表示部５はこの画素データＡ０に基づいて画像を表示しない。またこのとき、クロック信号ＣＬＫＣも立ち上がり、バッファ１Ｃは画像データｄ１Ｃの画素データＣ２をラッチして出力し、クロック信号ＣＬＫＡ，ＣＬＫＢは立ち上がっていないため、画素データＡ２，Ｃ２は各バッファ１Ａ，１Ｃでラッチされず出力されない。更に、このドットクロック信号の立ち上がりで、Ｄカウンタ３２の出力が“０１”となり、この値が遅延回路８０に入力される。なお、図１７中の画像データｄ２Ａ〜ｄ２Ｃの欄に記載されている丸印は、ＭＵＸ２で画素データが選択されるタイミングを示している。
【０１２７】
次に、ドットクロック信号ＤＣＬＫが立ち上がると、セレクト信号ＳＥＬは“Ｂ”となり、ＭＵＸ２では画像レイヤＢの画素データが選択される。図中では、画素データＢ１が選択されて表示部５に出力されている。画素データＢ１は帰線期間中のデータであるため、表示部５はこの画素データＢ１に基づいて画像を表示しない。またこのとき、クロック信号ＣＬＫＡも立ち上がり、バッファ１Ａは画素データＡ３をラッチして出力し、クロック信号ＣＬＫＢ，ＣＬＫＣは立ち上がっていないため、画素データＢ３，Ｃ３は各バッファ１Ｂ，１Ｃでラッチされず出力されない。更に、このドットクロック信号の立ち上がりで、Ｄカウンタ３２の出力が“１０”となり、この値が遅延回路８０に入力される。
【０１２８】
そして、ドットクロック信号ＤＣＬＫが更に入力されて、セレクト信号ＳＥＬが再度“Ａ”になると、ＭＵＸ２では画像レイヤＡの画素データが選択される。図中では、画素データＡ３が選択されて表示部５に出力されている。このとき、画素データＡ３は表示期間中のデータであるため、表示部５は受け取った画素データＡ３に基づいて、１番目のラインの一番左端の画素を表示する。
【０１２９】
次に、ドットクロック信号ＤＣＬＫが立ち上がると、セレクト信号ＳＥＬが“Ｂ”となり、ＭＵＸ２では画像レイヤＢの画素データが選択される。図中では、画素データＢ４が選択されて表示部５に出力されている。このときも、画素データＢ４は表示期間中のデータであるため、表示部５は受け取った画素データＢ４に基づいて、１番目のラインの左から２番目の画素を表示する。
【０１３０】
次に、ドットクロック信号ＤＣＬＫが立ち上がると、セレクト信号ＳＥＬが“Ｃ”となり、ＭＵＸ２では画像レイヤＣの画素データが選択される。図中では、画素データＣ５が選択されて表示部５に出力されている。このときも、画素データＣ５は表示期間中のデータであるため、表示部５は受け取った画素データＣ５に基づいて、１番目のラインの左から３番目の画素を表示する。
【０１３１】
そして、更にドットクロック信号ＤＣＬＫが入力されると、透過画像の各画素が順に表示され、１画面分の透過画像が表示部５に表示される。
【０１３２】
このように、本実施の形態４では、画像レイヤＡ〜Ｃに対応する画素データは、ＭＵＸ２で選択されるより前に、具体的には、ドットクロック信号ＤＣＬＫの２クロック分前に、それぞれバッファ１Ａ〜１Ｂから出力されている。これは、各バッファ１Ａ〜１Ｃが、バッファ制御回路９の働きによって、ＭＵＸ２で選択されるべき画素データのみを出力しているために可能になっている。つまり、制御回路がＭＵＸ２での画素データの選択の制御を画素単位で行っている場合においては、画像レイヤのすべての画素に対応した画素データをバッファが出力している上述の実施の形態１〜３に係る画像表示装置では、ＭＵＸ２で選択されるタイミングと同じタイミングでバッファから画素データを出力する必要があったが、ＭＵＸ２で選択されるべき画素データのみをバッファが出力している本実施の形態４に係る画像表示装置では、ＭＵＸ２で選択されるタイミングより前に、バッファが画素データを出力することが可能になる。
【０１３３】
従って図１７に示すように、バッファ１Ａ〜１Ｃで許容されるデータの遅延時間を、ドットクロック信号ＤＣＬＫの２クロック分の時間ｔｄ増加することができる。そのため、より大きい値のデータ遅延時間を有するバッファを採用することができ、ＭＵＸ２の前段のバッファを微細化することができる。その結果、画像表示装置全体を小型化できる。
【０１３４】
なお本実施の形態４では、３つの画像レイヤＡ〜Ｃに基づく透過画像を表示する場合について説明したが、２つの画像レイヤあるいは４以上の画像レイヤに基づく透過画像を表示する場合であっても、本実施の形態４に係る発明が適用できることは言うまでもない。そして、本発明を利用して、Ｍ個の画像レイヤに基づく透過画像を表示する場合には、ＭＵＸ２の前段のバッファで許容されるデータの遅延時間を、ドットクロック信号ＤＣＬＫの（Ｍ−１）クロック分大きくすることができる。
【０１３５】
実施の形態５．
上述の実施の形態４では、画素データがＭＵＸ２で選択されるより前に、バッファからその画素データを出力することが可能な画像表示装置について説明した。しかしながら、実施の形態４に係る発明は、１画面中に各画像レイヤの画素が同じ割合で含まれる透過画像を生成しようとする場合にしか適用できなかった。そのため、画像レイヤＡ，Ｂの画素を１：２の割合で含む透過画像を生成しようとする場合には、透過画像を正常に表示することができなった。以下に、この問題を詳細に説明する。
【０１３６】
図１８は、上述の実施の形態４に係る発明を利用して、１画面中に画像レイヤＡ，Ｂが１：２の割合で含まれる透過画像を表示する場合の各信号のタイミングチャートを示す図である。図１８に示すタイミングチャートで動作する画像表示装置は、図１４に示す画像表示装置において、バッファ１Ｃを削除して、ＭＵＸ２に画像データｄ２Ａ，ｄ２Ｂのみを入力し、制御回路８のレイヤ別表示期間レジスタ３３のレジスタ３３ａ１に画像レイヤＡを示すデータ、レジスタ３３ａ２，３３ａ３のそれぞれに画像レイヤＢを示すデータを記憶させ、更にバッファ制御回路９の分周回路９ａで行われるドットクロック信号ＤＣＬＫのｌ分周のｌに“２”を設定することによって実現できる。なお、図１８中の画像データｄ２Ａ，ｄ２Ｂの欄に記載されている丸印は、ＭＵＸ２で画素データが選択されるタイミングを示している。
【０１３７】
図１８の透過画像データｄ３の欄の矢印が示すように、画素データＢ１の後には画素データＢ４が、画素データＢ４の後には画素データＢ７がＭＵＸ２から出力されている。しかしながら、本来は画素データＢ１の後には画素データＢ２が、画素データＢ４の後には画素データＢ５がＭＵＸ２から出力されるべきである。
【０１３８】
画素データＢ１の後の画素データＢ４の出力に関しては、帰線期間中に行われているので問題無いが、画素データＢ４の後の画素データＢ７の出力に関しては、表示期間中に行われているので問題となり、このような場合には、正常な透過画像を表示することができない。
【０１３９】
上述の説明からも理解できるように、実施の形態４に係る画像表示装置の構成では、同じ画像レイヤに対応する画素データが連続して選択される場合、つまり、制御回路８におけるレイヤ別表示期間レジスタ３３のレジスタ３３ａ１〜３３ａｕに同じ画像レイヤを示すデータが複数記憶される場合には、透過画像を正常に表示することができなった。
【０１４０】
そこで、本実施の形態５では、ＭＵＸ２で同じ画像レイヤの画素データが連続して選択されないように工夫し、上述の実施の形態４に係る発明の効果を生じつつ、１画面中に各画像レイヤの画素を任意の割合で含むことができる透過画像を生成することが可能な画像表示装置を提供する。
【０１４１】
図１９は本発明の実施の形態５に係る画像表示装置の構成を示すブロック図である。本実施の形態５では、一例として，図１９に示す画像表示装置で、１画面中に画像レイヤＡ，Ｂの画素を１：２の割合で含む透過画像を生成する場合について説明する。
【０１４２】
図１９に示すように、本実施の形態５に係る画像表示装置は、上述の実施の形態４に係る画像表示装置と構成は同じであって、バッファ１Ｃに入力される画像データのみが異なる。具体的には、画像レイヤＢの複製を作成して、これを画像レイヤＣとし、その画像データｄ１Ｃをバッファ１Ｃに入力する。この結果、画像レイヤＢ，Ｃは互いに同じ画像内容を示すことになり、画像レイヤＢの画像データｄ１Ｂと同じ値を示す画像データｄ１Ｃがバッファ１Ｃに入力される。なお、本発明の技術的思想としては、画像レイヤＢの複製を作成して、これを画像レイヤＣとしているが、実際の回路構成としては、画像メモリから出力される画像レイヤＢの画像データｄ１Ｂを、バッファ１Ｂ，１Ｃの両方に入力する。
【０１４３】
次に図２０を参照して、本実施の形態５に係る画像表示装置の画像表示動作について説明する。図２０は、本画像表示装置で取り扱われる信号のタイミングチャートを示す図である。図２０に示すフローチャートでは、一例として、ある画面の１番目のラインを表示する際のタイミングチャートを示している。
【０１４４】
図２０に示すように、本実施の形態５に係る画像表示装置は、上述の図１７に示すタイミングチャートと同じタイミングチャートで動作する。しかしながら、画像レイヤＣの画素データＣｐは、画像レイヤＢの画素データＢｍと値が同じであるため、結果的に画像レイヤＡ，Ｂの画素を１：２の割合で含む透過画像が表示部５に表示される。
【０１４５】
このように、画像レイヤＢの複製画像レイヤＣを生成することで、同じ画像レイヤの画素データをＭＵＸ２で連続に選択する必要が無くなり、その結果、最終的に、画像レイヤＡ，Ｂの画素を１：２の割合で含む透過画像が表示部５に表示することが可能となる。
【０１４６】
また図２０に示すように、各バッファ１Ａ〜１Ｃからは、ＭＵＸ２で選択されるタイミングよりも前に画素データを出力しており、バッファ１Ａ〜１Ｃで許容されるデータの遅延時間を、ドットクロック信号ＤＣＬＫの２クロック分の時間ｔｄ増加することができる。
【０１４７】
なお本実施の形態５では、画像レイヤＡ，Ｂの画素を１：２の割合で含む透過画像を生成する場合について説明したが、本実施の形態５に係る発明を用いることによって、実施の形態４に係る発明の効果を得つつ、透過画像の１画面中に複数の画像レイヤの画素を任意の割合で含めることができる。以下に、このことについて説明する。
【０１４８】
１画面中に、ある比で複数の画像レイヤの画素を含む透過画像を生成する場合、その比を構成する複数の値ｚにおいて、“２”以上の値ｚに対応する画像レイヤの複製画像レイヤを（ｚ−１）個用意し、それぞれを異なる画像レイヤとする。例えば、画像レイヤＡ，Ｂの画素が１：５の割合で含む透過画像を生成する場合には、画像レイヤＢの複製画像レイヤを４（＝５−１）個用意して、その４個の複製画像レイヤを、それぞれ画像レイヤＣ，Ｄ，Ｅ，Ｆとする。
【０１４９】
そして、各画像レイヤに対応する画素データをバッファを介してＭＵＸ２に入力し、ＭＵＸ２では入力された複数の画像レイヤの画素データを、所定のタイミングで順番に１回ずつ選択することによって、複数の画像レイヤの画素を任意の割合で含む透過画像を表示することが可能となる。
【０１５０】
このように、本実施の形態５に係る発明を利用することによって、上述の実施の形態４に係る発明の効果を生じつつ、透過画像の１画面中に複数の画像レイヤの画素を任意の割合で含めることができる。
【０１５１】
実施の形態６．
上述の実施の形態１〜３，５では、透過画像の１画面中に複数の画像レイヤの画素を任意の割合で含めることができる画像表示装置について説明したが、２つの画像レイヤＡ，Ｂの画素を１：１の割合で含む透過画像を生成する場合には、本実施の形態６で提供する画像表示装置を用いても良い。以下に詳細に説明する。
【０１５２】
図２１は本発明の実施の形態６に係る画像表示装置の構成を示すブロック図である。図２１に示すように、本実施の形態６に係る画像表示装置は、上述のＭＵＸ２及び表示部５と、画像メモリ１０Ａ，１０Ｂと、ラインバッファ１１と、制御回路１２とを備えている。
【０１５３】
画像メモリ１０Ａは、画像レイヤＡに対応する画像データｄ１Ａを記憶し、画像メモリ１０Ｂは、画像レイヤＢに対応する画像データｄ１Ｂを記憶している。そして画像メモリ１０Ａ，１０Ｂは、記憶している画像データを画素データ単位で出力するラインバッファであって、制御回路１２から出力されるロードイネーブル信号ＬＥＮがＨｉｇｈレベルのとき、ドットクロック信号ＤＣＬＫの立ち上がりに同期して、それぞれ画像データｄ１Ａ，ｄ１Ｂを出力する。そして、画像メモリから出力された画像データｄ１Ａ，ｄ１Ｂは、バッファを介すること無く、直接ＭＵＸ２に入力される。なお本実施の形態６では、説明の便宜上、画像レイヤＡ，Ｂの各画像は、４行×８列で並んだ３２個の画素で構成されるラスタ画像であって、１ラインは８個の画素で構成されているものとする。また、各画像メモリＡ，Ｂは、表示期間の画像データのみを記憶しているものとする。言い換えれば、画像データｄ１Ａ，ｄ１Ｂは、有効な画素データのみで構成されているものとする。
【０１５４】
ＭＵＸ２は、入力された画像データｄ１Ａ，ｄ１Ｂのうち、セレクト信号ＳＥＬが示す画像レイヤに対応した画像データを選択して透過画像データｄ３としてラインバッファ１１に出力する。
【０１５５】
ラインバッファ１１は、シリアル書き込みのラインバッファであって、１ライン分の画素データ、ここでは８つの画素データを記憶することができる。そして、ラインバッファ１１は、制御回路１２から出力されるシフトイネーブル信号ＳＥＮがＨｉｇｈレベルのとき、ドットクロック信号ＤＣＬＫの立ち上がりに同期して、記憶しているデータを順に出力しつつ、入力されるデータを順に記憶する。なお、ラインバッファ１１に画像データが記憶されているときには、画素データ単位で順にデータを出力し、画像データが入力される場合には、画素データ単位で順に書き込まれる。
【０１５６】
表示部５は、ラインバッファ１１から出力される透過画像データｄ３に基づいて透過画像を表示する。
【０１５７】
制御回路１２は、図２２に示すように、ロードイネーブル信号生成回路９０と、セレクト信号生成回路９１と、遅延回路９２と、ＯＲ回路９３、内部信号生成回路９４とを備えている。
【０１５８】
内部信号生成回路９４は、水平同期信号ＨＳＹＮＣとドットクロック信号ＤＣＬＫとが入力されており、それらをもとに内部信号ＩＮＳを生成し出力する。内部信号生成回路９４は、水平同期信号ＨＳＹＮＣが立ち上がると、次のドットクロック信号ＤＣＬＫの立ち上がりから、その立ち上がりをカウントし始め、所定の値（ｗ−１）をカウントしたら、次のドットクロック信号ＤＣＬＫの立ち上がりで内部信号ＩＮＳをＬｏｗレベルからＨｉｇｈレベルに変化させる。そして、内部信号ＩＮＳが立ち上がると、カウント値をクリアし、次のドットクロック信号ＤＣＬＫの立ち上がりからその立ち上がりをカウントしなおし、所定の値ｘをカウントしたら、次のドットクロック信号の立ち上がりで内部信号ＩＮＳをＨｉｇｈレベルからＬｏｗレベルに変化させる。そして、次に水平同期信号ＨＳＹＮＣが立ち上がると、同様の動作を繰り返す。
【０１５９】
ロードイネーブル信号生成回路９０は、内部信号生成回路９４の出力とドットクロック信号ＤＣＬＫとが入力されており、それらをもとにロードイネーブル信号ＬＥＮを生成し出力する。ロードイネーブル信号生成回路９０は、内部信号ＩＮＳが立ち下がると、次のドットクロック信号ＤＣＬＫの立ち上がりでロードイネーブル信号ＬＥＮをＬｏｗレベルからＨｉｇｈレベルに変化させ、次のドットクロック信号ＤＣＬＫの立ち上がりから、ドットクロック信号ＤＣＬＫの立ち上がりをカウントし始める。そして、１ライン分の画素数より一つ少ない値、本実施の形態６では“７”をカウントすると、次のドットクロック信号ＤＣＬＫの立ち上がりでロードイネーブル信号ＬＥＮをＨｉｇｈレベルからＬｏｗレベルに変化させる。
【０１６０】
セレクト信号生成回路９１は、ロードイネーブル信号ＬＥＮとドットクロック信号ＤＣＬＫが入力されており、それらをもとにセレクト信号ＳＥＬを生成し出力する。セレクト信号生成回路９１は、ロードイネーブル信号ＬＥＮがＨｉｇｈレベルに遷移すると、次のドットクロック信号ＤＣＬＫの立ち上がりで、セレクト信号ＳＥＬをＬｏｗレベルからＨｉｇｈレベルに変化させる。そして、ドットクロック信号ＤＣＬＫが立ち上がるたびに、セレクト信号ＳＥＬの信号レベルを交互に変化させる。セレクト信号生成回路９１は、ロードイネーブル信号ＬＥＮがＬｏｗレベルに遷移すると、次のドットクロック信号ＤＣＬＫの立ち上がりでセレクト信号ＳＥＬをＬｏｗレベルに維持する。なお、本実施の形態６では、セレクト信号ＳＥＬがＨｉｇｈレベルのとき画像レイヤＡを示すものとし、Ｌｏｗレベルのとき画像レイヤＢを示すものとする。つまり、セレクト信号ＳＥＬがＨｉｇｈレベルのとき、ＭＵＸ２では画像レイヤＡの画素データが選択され、Ｌｏｗレベルのとき画像レイヤＢの画素データが選択される。
【０１６１】
遅延回路９２は、ドットクロック信号ＤＣＬＫとロードイネーブル信号生成回路９０の出力とが入力されている。遅延回路９２は、ロードイネーブル信号生成回路９０の出力を、ドットクロック信号ＤＣＬＫの１クロック分遅延して出力する。
【０１６２】
ＯＲ回路９３は、遅延回路９２の出力と内部信号生成回路９４の出力との論理和演算を行いシフトイネーブル信号ＳＥＮとして出力する。
【０１６３】
次に図２３を参照して、本実施の形態６に係る画像表示装置の画像表示動作について説明する。なお図２３は、本画像表示装置で取り扱われる信号のタイミングチャートを示す図である。
【０１６４】
図２３に示すように、水平同期信号ＨＳＹＮＣが立ち上がり、ドットクロック信号ＤＣＬＫが順次入力されて、内部信号生成回路９４が所定の値（ｗ−１）、つまり“２”をカウントすると、次のドットクロック信号ＤＣＬＫの立ち上がりで、内部信号ＩＮＳ及びシフトイネーブル信号ＳＥＮがＬｏｗレベルからＨｉｇｈレベルに遷移する。そして、次のドットクロック信号ＤＣＬＫの立ち上がりで、ラインバッファ１１に書き込まれている有効な画素データＡ０が表示部５に入力される。表示部５は受け取った画素データＡ０に基づいて、１番目のラインの一番左端の画素を表示する。
【０１６５】
そして、ドットクロック信号ＤＣＬＫが立ち上がるごとに、画素データＢ１，Ａ２，Ｂ３，Ａ４，Ｂ５，Ａ６，Ｂ７が順にラインバッファ１１から出力され、表示部５に入力される。表示部５は受け取った画素データに基づいて、１番目のラインの画素を左から順に表示していく。
【０１６６】
内部信号生成回路９４が、所定の値ｘ、つまり“７”をカウントすると、次のドットクロック信号ＤＣＬＫの立ち上がりで内部信号ＩＮＳがＨｉｇｈレベルからＬｏｗレベルに遷移する。このとき、シフトイネーブル信号ＳＥＮもＨｉｇｈレベルからＬｏｗレベルに遷移する。
【０１６７】
次にドットクロック信号ＤＣＬＫが立ち上がると、ロードイネーブル信号ＬＥＮがＬｏｗレベルからＨｉｇｈレベルに遷移する。更に次のドットクロック信号ＤＣＬＫの立ち上がりで、シフトイネーブル信号ＳＥＮがＨｉｇｈレベルに遷移するとともに、画像メモリ１０Ａ，１０Ｂからそれぞれ画素データＡ８，Ｂ８が出力される。このとき、セレクト信号ＳＥＬはＨｉｇｈレベルであるため、ＭＵＸ２では画素データＡ８が選択されて出力される。なお、このドットクロック信号ＤＣＬＫの立ち上がりで、ロードイネーブル信号生成回路９０は、ドットクロック信号ＤＣＬＫの立ち上がりをカウントし始める。
【０１６８】
次にドットクロック信号ＤＣＬＫが立ち上がると、画素データＡ８はラインバッファ１１に書き込まれる。また、このドットクロック信号ＤＣＬＫの立ち上がりで、画像メモリ１０Ａ，１０Ｂからそれぞれ画素データＡ９，Ｂ９が出力される。そしてこのとき、セレクト信号ＳＥＬはＬｏｗレベルであるため、ＭＵＸ２では画素データＢ９が選択されて出力される。
【０１６９】
次にドットクロック信号ＤＣＬＫが立ち上がると、画素データＢ９はラインバッファ１１に書き込まれる。また、このドットクロック信号ＤＣＬＫの立ち上がりで、画像メモリ１０Ａ，１０Ｂからそれぞれ画素データＡ１０，Ｂ１０が出力される。そしてこのとき、セレクト信号ＳＥＬはＨｉｇｈレベルであるため、ＭＵＸ２では画素データＡ１０が選択されて出力される。
【０１７０】
このようにして、ドットクロック信号ＤＣＬＫが立ち上がるたびに、ＭＵＸ２での画素データの選択と、ラインバッファ１１への画素データの書き込みが行われて、ラインバッファ１１に１ライン分の画素データＡ８，Ｂ９，Ａ１０，Ｂ１１，Ａ１２，Ｂ１３，Ａ１４，Ｂ１５が帰線期間中に記憶される。
【０１７１】
ロードイネーブル信号生成回路９０が、ドットクロック信号ＤＣＬＫの立ち上がりを１ライン分の画素数より一つ少ない値、つまり“７”をカウントすると、次のドットクロック信号ＤＣＬＫの立ち上がりで、ロードイネーブル信号ＬＥＮがＨｉｇｈレベルからＬｏｗレベルに遷移する。そして、次のドットクロック信号ＤＣＬＫの立ち上がりで、シフトイネーブル信号ＳＥＮがＬｏｗレベルに遷移する。
【０１７２】
また図２３において、２回目に水平同期信号ＨＳＹＮＣが立ち上がり、内部信号生成回路９４が所定の値（ｗ−１）をカウントすると、次のドットクロック信号ＤＣＬＫの立ち上がりで、内部信号ＩＮＳ及びシフトイネーブル信号ＳＥＮがＬｏｗレベルからＨｉｇｈレベルに遷移する。
【０１７３】
次にドットクロック信号ＤＣＬＫが立ち上がると、ラインバッファ１１に書き込まれている有効な画素データＡ８が表示部５に入力される。表示部５は受け取った画素データＡ８に基づいて、２番目のラインの一番左端の画素を表示する。
【０１７４】
そして、ドットクロック信号ＤＣＬＫが立ち上がるごとに、画素データＢ９，Ａ１０，Ｂ１１，Ａ１２，Ｂ１３，Ａ１４，Ｂ１５が順にラインバッファ１１から出力され、表示部５に入力される。表示部５は受け取った画素データに基づいて、２番目のラインの画素を左から順に表示していく。
【０１７５】
以上のような動作を繰り返すことによって、１画面中に画像レイヤＡ，Ｂの画素が１：１で含む透過画像を表示部５で表示することができる。
【０１７６】
このように、１画面中に画像レイヤＡ，Ｂの画素が１：１で含む透過画像を生成する場合には、上述の実施の形態１〜５に係る画像表示装置だけではなく、本実施の形態６に係る画像表示装置でも有効である。
【０１７７】
なお本実施の形態６では、帰線期間中に、ＭＵＸ２から出力された画素データを画素単位でラインバッファ１１にシリアル書き込みしたが、ラインバッファ１１にパラレル書き込みのラインバッファを採用して、帰線期間中に、複数の画素データをまとめてラインバッファ１１に書き込んでも良い。例えば、１ラインが８画素で構成されている場合には、４画素分の画素データを２回に分けて帰線期間中にラインバッファ１１に書き込んでも良い。
【０１７８】
【発明の効果】
この発明に係る画像表示装置によれば、制御回路の働きによって、選択回路での各画像レイヤの画素データの出力を画素単位で切り替えることができるため、画面単位で切り替える場合よりも、透過画像の画面のちらつきを低減することができ、透過画像の画質を向上することができる。
【０１７９】
更に、選択回路で画素データを選択することによって、透過画像の元になるデータ（元データ）を生成しているため、論理演算処理を行って透過画像の元データを生成する場合よりも、一般的に透過画像の生成時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る画像表示装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る透過画像を示す図である。
【図３】本発明の実施の形態１に係る制御回路の構成を示すブロック図である。
【図４】本発明の実施の形態１に係るレイヤ別表示期間レジスタの構成を示すブロック図である。
【図５】本発明の実施の形態１に係る画像表示装置の動作を示すタイミングチャートである。
【図６】本発明の実施の形態１に係る透過画像との比較のための透過画像を示す図である。
【図７】本発明の実施の形態１に係る透過画像との比較のための透過画像を示す図である。
【図８】本発明の実施の形態２に係る透過画像を示す図である。
【図９】本発明の実施の形態２に係る制御回路の構成を示す図である。
【図１０】本発明の実施の形態２に係る画像表示装置の動作を示すタイミングチャートである。
【図１１】本発明の実施の形態３に係る透過画像を示す図である。
【図１２】本発明の実施の形態３に係る制御回路の構成を示す図である。
【図１３】本発明の実施の形態３に係る画像表示装置の動作を示すタイミングチャートである。
【図１４】本発明の実施の形態４に係る画像表示装置の構成を示すブロック図である。
【図１５】本発明の実施の形態４に係るバッファ制御回路の構成を示すブロック図である。
【図１６】本発明の実施の形態４に係る制御回路の構成を示すブロック図である。
【図１７】本発明の実施の形態４に係る画像表示装置の動作を示すタイミングチャートである。
【図１８】本発明の実施の形態４に係る画像表示装置の動作を示すタイミングチャートである。
【図１９】本発明の実施の形態５に係る画像表示装置の構成を示すブロック図である。
【図２０】本発明の実施の形態５に係る画像表示装置の動作を示すタイミングチャートである。
【図２１】本発明の実施の形態６に係る画像表示装置の構成を示すブロック図である。
【図２２】本発明の実施の形態６に係る制御回路の構成を示すブロック図である。
【図２３】本発明の実施の形態６に係る画像表示装置の動作を示すタイミングチャートである。
【符号の説明】
１Ａ，１Ｂ，１Ｃ  バッファ、２  マルチプレクサ、３，６，７，８，１２  制御回路、５  表示部、９  バッファ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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