(57)【要約】【課題】低温工程が可能で漏れ電流特性が向上された半導体素子のキャパシタを提供する。また、低温で半導体素子のキャパシタを製造する方法も提供する。【解決手段】本発明による半導体素子のキャパシタは、シリンダー型キャパシタ下部電極、誘電膜、及び上部電極で構成されたものであり、上部電極が金属膜とその上に積層されたドープトポリＳｉ1ーxＧｅx膜からなる。ドープトポリＳｉ1ーxＧｅx膜は５５０℃以下の低温で活性化された状態で蒸着されるか、または５５０℃以下で活性化が可能であるから現在６００℃以上の高温で進行しなければならないキャパシタ工程と比べてキャパシタの漏れ電流特性低下を著しく改善できる。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたシリンダー型キャパシタ下部電極と、
前記下部電極表面上に形成された誘電膜と、
前記誘電膜上に形成された上部電極とを含み、
前記上部電極は、前記誘電膜に接する金属膜とその上に積層されたドープトポリＳｉ1ーxＧｅx膜とからなることを特徴とする半導体素子のキャパシタ。
【請求項２】
前記下部電極はドープトポリシリコン膜からなることを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項３】
前記誘電膜は、ＨｆＯ２膜、Ａｌ２Ｏ３膜またはＡｌ２Ｏ３/ＨｆＯ２複合膜であることを特徴とする請求項２に記載の半導体素子のキャパシタ。
【請求項４】
前記下部電極は金属膜からなることを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項５】
前記誘電膜は、ＨｆＯ２膜、Ａｌ２Ｏ３膜、Ａｌ２Ｏ３/ＨｆＯ２複合膜、ＨｆＯ２/Ａｌ２Ｏ３膜、ＳｒＴｉＯ３膜及び(Ｂａ、Ｓｒ)ＴｉＯ３膜からなる群から選択されたいずれか一つであることを特徴とする請求項４に記載の半導体素子のキャパシタ。
【請求項６】
前記ドープトポリＳｉ1ーxＧｅx膜はＰまたはＡｓでドーピングされたことを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項７】
前記ドープトポリＳｉ1ーxＧｅx膜はＢでドーピングされたことを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項８】
前記Ｂのドーピング濃度は１×１０２０/cm3以上であることを特徴とする請求項７に記載の半導体素子のキャパシタ。
【請求項９】
０.０５≦ｘ≦０.９であることを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項１０】
前記上部電極中の前記金属膜は、ＴｉＮ、ＷＮ、ＴａＮ、Ｃｕ、Ｗ、Ａｌ、貴金属、貴金属酸化物及びこれらの組合わせからなる群から選択されたいずれか一つであることを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項１１】
半導体基板上に形成されて金属膜からなるシリンダー型キャパシタ下部電極と、
前記下部電極表面上に形成された誘電膜と、
前記誘電膜上に形成されたドープトポリＳｉ1ーxＧｅx上部電極とを含むことを特徴とする半導体素子のキャパシタ。
【請求項１２】
前記誘電膜は、ＨｆＯ２膜、Ａｌ２Ｏ３膜、Ａｌ２Ｏ３/ＨｆＯ２複合膜、ＨｆＯ２/Ａｌ２Ｏ３膜、ＳｒＴｉＯ３膜及び(Ｂａ、Ｓｒ)ＴｉＯ３膜からなる群から選択されたいずれか一つであることを特徴とする請求項１１に記載の半導体素子のキャパシタ。
【請求項１３】
前記金属膜は、ＴｉＮ、ＷＮ、ＴａＮ、Ｃｕ、W、Ａｌ、貴金属、貴金属酸化物及びこれらの組合わせからなる群から選択されたいずれか一つであることを特徴とする請求項１１に記載の半導体素子のキャパシタ。
【請求項１４】
半導体基板上にシリンダー型キャパシタ下部電極を形成する段階と、
前記下部電極表面上に誘電膜を形成する段階と、
前記誘電膜上に金属膜とドープトポリＳｉ1ーxＧｅx膜とを順次積層して金属膜とドープトポリＳｉ1ーxＧｅx膜とからなる上部電極を形成する段階とを含むことを特徴とする半導体素子のキャパシタ製造方法。
【請求項１５】
前記ドープトポリＳｉ1ーxＧｅx膜は、ポリＳｉ1ーxＧｅx膜をＰまたはＡｓでドーピングして形成することを特徴とする請求項１４に記載の半導体素子のキャパシタ製造方法。
【請求項１６】
前記ドープトポリＳｉ1ーxＧｅx膜は、ポリＳｉ1ーxＧｅx膜をＢでドーピングして形成することを特徴とする請求項１４に記載の半導体素子のキャパシタ製造方法。
【請求項１７】
前記ドープトポリＳｉ1ーxＧｅx膜は、ポリＳｉ1ーxＧｅx膜を蒸着しながらインサイチュで不純物をドーピングして形成することを特徴とする請求項１４に記載の半導体素子のキャパシタ製造方法。
【請求項１８】
前記ドープトポリＳｉ1ーxＧｅx膜は、蒸着と同時に活性化されるように形成することを特徴とする請求項１４に記載の半導体素子のキャパシタ製造方法。
【請求項１９】
前記ドープトポリＳｉ1ーxＧｅx膜を蒸着する時の温度は３５０ー５５０℃であることを特徴とする請求項１８に記載の半導体素子のキャパシタ製造方法。
【請求項２０】
前記ドープトポリＳｉ1ーxＧｅx膜は蒸着以後に活性化熱処理して形成することを特徴とする請求項１４に記載の半導体素子のキャパシタ製造方法。
【請求項２１】
前記ドープトポリＳｉ1ーxＧｅx膜を活性化熱処理する時の温度は４００ー５５０℃であることを特徴とする請求項２０に記載の半導体素子のキャパシタ製造方法。
【請求項２２】
前記上部電極中の前記金属膜は、ＴｉＮ、ＷＮ、ＴａＮ、Ｃｕ、Ｗ、Ａｌ、貴金属、貴金属酸化物及びこれらの組合わせからなる群から選択されたいずれか一つで形成することを特徴とする請求項１４に記載の半導体素子のキャパシタ製造方法。
【請求項２３】
前記ドープトポリＳｉ1ーxＧｅx膜は、炉タイプ設備、枚葉式設備、または２５枚のウェハーが入るミニバッチ設備を利用したＬＰＣＶＤ方法によって形成することを特徴とする請求項１４に記載の半導体素子のキャパシタ製造方法。
【請求項２４】
前記下部電極は金属膜で形成することを特徴とする請求項１４に記載の半導体素子のキャパシタ製造方法。
【請求項２５】
半導体基板上にキャパシタ下部電極を形成する段階と、
前記下部電極上に誘電膜を形成する段階と、
約５５０℃以下で前記誘電膜上にＳｉ1ーxＧｅx膜を形成する段階とを含むことを特徴とする半導体素子のキャパシタ製造方法。
【請求項２６】
前記Ｓｉ1ーxＧｅx膜を約５５０℃以下で熱処理する段階をさらに含むことを特徴とする請求項２５に記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するもので、特に高集積素子に応用可能なＤＲＡＭセルキャパシタ及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の集積度の向上によって、ＤＲＡＭのような半導体素子の場合にセルの大きさが小さくなり、セルキャパシタ下部電極の有効面積も減少する。しかし、半導体素子の安定的な動作のためには一定量以上のセルキャパシタンスを確保する必要がある。狭い面積で高いセルキャパシタンスを確保するためには、既存にキャパシタ誘電膜で使った酸化膜/窒化膜/酸化膜より数倍ないし数百倍高い誘電率を有する物質、例えばＡｌ２Ｏ３、Ａｌ２Ｏ３/ＨｆＯ２などの高誘電膜を使う必要がある。
【０００３】
従来キャパシタ上/下部電極でドープトポリシリコンを使うのが知られている。ところが、従来キャパシタ上/下部電極として使われるドープトポリシリコン電極は高誘電膜に反応してキャパシタの電気的特性を低下させる。
【０００４】
これを防止するため、ドープトポリシリコン電極と高誘電膜との間にＳｉＯＮ膜のような低誘電膜を追加的に塗布する方法も提案された。しかし、結局誘電膜の全体厚さが厚くなり限界がある。
【０００５】
より改善された方法として、高誘電膜を使うキャパシタの上部電極にだけ、または上部電極と下部電極共にポリシリコン膜より反応性が落ちる金属膜を利用する方法が提案された。ここで、「金属膜」は金属物質自体の膜だけではなく、その伝導性酸化物あるいは伝導性窒化物からなる膜までも含む意味で使われる。上/下部電極をいずれもドープトポリシリコン電極で使うＳＩＳ(Semiconductor-Insulator-Semiconductor)キャパシタに対してこれらをそれぞれＭＩＳ(Metal-Insulator-Semiconductor)キャパシタ、ＭＩＭ(Metal-Insulator-Metal)キャパシタと言う。
【０００６】
例えば、特許文献１には高誘電膜を使うため、上/下部電極をいずれも金属で形成するＭＩＭキャパシタが開示されている。
【０００７】
しかし、金属膜からなる上部電極の場合にはウェットエッチングやドライエッチングなどの集積工程上の問題が発生し、比抵抗が小さいから信号遅延のための抵抗層の役割も遂行できない問題がある。
【０００８】
このために、金属膜の上にドープトポリシリコン膜を積層した二重膜を上部電極に利用している。ここで、ドープトポリシリコン膜は、ＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)方法で非晶質シリコンを蒸着してから活性化熱処理をして形成するが、この時加えられる熱処理によって金属膜のみを使う場合に比べて漏れ電流特性が低下される問題がある。
【０００９】
図１は、従来ＭＩＳキャパシタでドープトポリシリコン膜の活性化熱処理によって漏れ電流特性がいかに低下されるかを示す。
【００１０】
図１でグラフ(ａ）は、上部電極としてＴｉＮ膜のみを使って熱処理の必要のないＭＩＳキャパシタの漏れ電流特性を示す。
【００１１】
グラフ(ｂ)は、ＴｉＮ膜とｎ-型ドープトポリシリコン膜とを積層した二重膜を上部電極に使うＭＩＳキャパシタの漏れ電流特性を現わす。
【００１２】
グラフ(ｂ)の場合、ｎ-型ドープトポリシリコン膜は５３０℃でＬＰＣＶＤ方法で蒸着してＮ２雰囲気の炉で６００℃、３０分の熱処理を実施したものである。
【００１３】
図１のグラフ(ａ)と(ｂ)とから、活性化熱処理を実施したグラフ(ｂ)の場合に漏れ電流が大きく増加してＴｏｘもより厚いことが分かる。したがって、現在使っているｎ-型ドープトポリシリコン膜の熱処理条件(６００℃、３０分あるいは６５０℃、２分の炉工程)を熱的負担が少ない工程に取り替える必要がある。
【特許文献１】大韓民国公開特許第２００２ー００５２４５５号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、低温工程が可能で漏れ電流特性が向上された半導体素子のキャパシタを提供することである。
【００１５】
また、本発明の他の目的は、低温で半導体素子のキャパシタを製造する方法も提供することである。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明に係わる半導体素子のキャパシタは、半導体基板上に形成されたシリンダー型キャパシタ下部電極と、前記下部電極の表面上に形成された誘電膜と、及び前記誘電膜上に形成された上部電極とを含み、前記上部電極は前記誘電膜に接する金属膜とその上に積層されたドープトポリＳｉ1ーxＧｅx膜とからなることを特徴にする。
【００１７】
また、前記の他の目的を達成するため、本発明に係わる半導体素子のキャパシタを製造する方法は、半導体基板上にシリンダー型キャパシタ下部電極を形成した後、前記下部電極表面上に誘電膜を形成する。前記誘電膜上に金属膜とドープトポリＳｉ1ーxＧｅx膜を順次積層して金属膜とドープトポリＳｉ1ーxＧｅx膜とからなる上部電極を形成する。このように、本発明のキャパシタの上部電極の中にはドープトポリＳｉ1ーxＧｅx膜が含まれる。
【発明の効果】
【００１８】
上述した本発明によれば、ＴｉＮ膜のような金属膜とドープトポリＳｉ1ーxＧｅx膜とを積層して上部電極を形成したり、金属膜からなる下部電極とドープトポリＳｉ1ーxＧｅx膜からなる上部電極とを形成してキャパシタを製造する。ドープトポリＳｉ1ーxＧｅx膜は５５０℃以下の低温で活性化された状態で蒸着されたり、５５０℃以下の温度で活性化が可能だから、現在６００℃以上の高温で進行されなければならないキャパシタ工程と比べてキャパシタの漏れ電流特性低下を著しく改善できる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら本発明の望ましい実施例を詳しく説明する。
【００２０】
本発明の実施例は、多くの他の形態に変形できるし、本発明の範囲が下記の実施例に限定されると解釈されてはいけない。
【００２１】
本発明の実施例は当業者に本発明をより完全に説明するために提供されるのである。したがって、図面での要素の形象などはより明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００２２】
(実施例１)
図２ないし図７は、本発明の第１実施例によるキャパシタ及びその製造方法を説明するための断面図である。第１実施例によるキャパシタは、下部電極がドープトポリシリコン膜であり、上部電極がＴｉＮ膜とｎ-型またはｐ-型ドープトポリＳｉ1ーxＧｅx膜とからなるＭＩＳキャパシタである。
【００２３】
まず、図２を参照すれば、半導体基板１００上に下部絶縁膜１１０を形成した後、下部絶縁膜１１０を貫いて半導体基板１００の不純物領域１０５と接する複数個のコンタクトプラグ１１５を形成する。コンタクトプラグ１１５及び下部絶縁膜１１０上に、例えば、シリコン窒化膜からなる食刻停止膜１２０を先に形成した後、ＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＰＳＧ(Phosphorus Silicate Glass)、ＰＥ(Plasma Enhanced)-ＴＥＯＳ(Tetra Ethyl Ortho Silicate)またはＨＤＰ(High Density Plasma)-酸化物などを蒸着してモルド酸化膜１３０を形成する。
【００２４】
次に図３のように、食刻停止膜１２０の上面が露出されるまでモルド酸化膜１３０を食刻してモルド酸化膜パターン１３０ａを形成する。この時、食刻停止膜１２０は下部絶縁膜１１０が食刻されないように保護する。次に、露出された食刻停止膜１２０だけとり除くほどに食刻工程を進行し、コンタクトプラグ１１５及びその周辺の下部絶縁膜１１０の上面を露出させる孔１３５を形成する。モルド酸化膜パターン１３０ａの下部には食刻停止膜パターン１２０ａが残る。
【００２５】
図４を参照し、孔１３５を完全に埋め込まないほどの厚さにドープトポリシリコン膜１４０を形成する。このようなドープトポリシリコン膜１４０はキャパシタの下部電極になる膜として、段差塗布性が優秀なＣＶＤまたはＡＬＤ(Atomic Layer Deposition)で形成できる。例えば、通常のＬＰＣＶＤ方法でポリシリコンを蒸着した後、比抵抗を確保するためその上にＰＨ３ドーピングを実施してｎ-型ドープトポリシリコンになるようにする。
【００２６】
続いて、図５を参照し、ドープトポリシリコン膜１４０上にギャップ充填特性が良いＵＳＧ(Undoped Silicate Glass)膜のようなギャッピング膜１４５を蒸着して孔１３５内部を埋め込む。次に、モルド酸化膜パターン１３０ａの上面が現われるまでギャッピング膜１４５とドープトポリシリコン膜１４０とをエチバックまたはＣＭＰ(Chemical Mechanical Polishing)でとり除く(図面で点線の上部をとり除くこと)。このようにすることでそれぞれ分離されたシリンダー型キャパシタ下部電極１４０ａが形成される。
【００２７】
次に図６に図示されたように、ギャッピング膜１４５とモルド酸化膜パターン１３０ａとをウェットエッチングでとり除いて下部電極１４０ａ表面が現われるようにした後、その表面上に誘電膜１５０を形成する。必要によって、誘電膜１５０を形成する前に下部電極１４０ａの表面に対してＮＨ３ガスを利用したプラズマ窒化処理または熱窒化処理を実施したりする。このような処理によって下部電極１４０ａ表面に１０ー２０Åほどのシリコン窒化膜が形成され、これは下部電極１４０ａと誘電膜１５０との間に起きることもありうる反応を防止する。
【００２８】
誘電膜１５０としては、例えば、ＨｆＯ２膜、Ａｌ２Ｏ３膜またはＡｌ２Ｏ３/ＨｆＯ２複合膜を形成できる。このような誘電膜１５０を形成するためには、段差塗布性が優秀なＣＶＤまたはＡＬＤを利用できる。特にＡＬＤの場合には、蒸着温度を３００℃近くに低く維持できて工程温度の側面で有利である。誘電膜１５０の電気的特性が改善されるよう、誘電膜１５０蒸着の後に別途処理する段階をさらに遂行することもできる。例えば、誘電膜１５０が形成された結果物をオゾン(Ｏ３)処理、酸素や窒素が含まれたガス雰囲気でプラズマ処理または酸素や窒素が含まれたガス雰囲気で熱処理できる。
【００２９】
次に，図７に図示したように、誘電膜１５０上に上部電極１６０を形成する。この時、上部電極１６０はＴｉＮ膜１５２とｎ-型またはｐ-型ドープトポリＳｉ1ーxＧｅx膜１５４を順次積層して形成する。
【００３０】
まず、ＴｉＮ膜１５２はＣＶＤやＡＬＤ、あるいはＭＯＣＶＤ(Metal Organic ＣＶＤ)によって形成できる。ＴｉＮ膜１５２の代りにＷＮ、ＴａＮ、Ｃｕ、ＡｌまたはＷ膜を形成しても良い。そして、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄなどの貴金属、このような貴金属の酸化膜で形成しても良く、ＴｉＮ/Ｗ、ＴｉＮ/ＴａＮ、ＷＮ/Ｗなどの形態のように多くの金属膜の組合わせで形成しても良い。これら膜の蒸着温度は５００℃未満の場合により効果的である。
【００３１】
次に、ＴｉＮ膜１５２上にｎ-型またはｐ-型ドープトポリＳｉ1ーxＧｅx膜１５４を形成する。ドープトポリＳｉ1ーxＧｅx膜１５４はインサイチュで不純物をドーピングして形成する。このために通常のＬＰＣＶＤ方法を具現できる炉タイプ設備、枚葉式設備、または２５枚のウェハーが入るミニバッチなどの設備を使える。勿論、インサイチュ方式の代りに、ポリＳｉ1ーxＧｅx膜蒸着の後に不純物をドーピングする二つの段階で形成しても良い。
【００３２】
Ｓｉ1ーxＧｅx膜の形成の時、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２などのシラン系ガス及びＧｅＨ４、ＧｅＦ４などのガスをソースガスに利用し、５５０℃以下の温度、例えば４００ー５００℃範囲の温度、望ましくは５００℃近辺で形成する。初めに、非晶質状態で形成した後で活性化熱処理の時に多結晶化するか、はじめから多結晶及び活性化状態で形成しても良い。しかし、結晶質であるＴｉＮ膜１５２上に蒸着するものなので、Ｓｉ1ーxＧｅx膜の蒸着温度がかなり低くない以上はＳｉ1ーxＧｅx膜も結晶質に成長しやすい。本発明者の実験結果４２５℃近辺の温度、例えば４２０℃でもＳｉ1ーxＧｅx膜が結晶質に成長して後続の熱処理が必要ないことが分かった。非晶質で形成する場合には蒸着温度を４００℃以下まで、例えば３５０ー４００℃の範囲までも低めることができ、後続活性化熱処理温度を５５０℃以下まで、例えば４００ー５００℃の範囲まで低めることができる。
【００３３】
ｎ-型ドープトポリＳｉ1ーxＧｅx膜を形成する場合には、ポリＳｉ1ーxＧｅx膜を蒸着しながらインサイチュでＰまたはＡｓをドーピングして形成する。ｐ-型ドープトポリＳｉ1ーxＧｅx膜を形成する場合には、Ｂをドーピングして形成する。Ｂドーピングソースとしては、ＢＣｌ３またはＢ２Ｈ６を利用できる。Ｓｉ1ーxＧｅx膜に不純物をドーピングすることは比抵抗を確保するためなので、目標比抵抗を考慮してドーピング濃度を決める。例えば、ＰまたはＡｓのようなｎ-型不純物の場合、ドーピング濃度は、例えば３×１０２０/cm3位になるようにし、Ｂのようなｐ-型不純物の場合、ドーピング濃度は１×１０２０/cm3以上になるようにする。蒸着温度が４００℃より低ければ、以後熱処理工程を経てドーピング不純物を活性化させる。しかし、熱処理温度が従来と違い５５０℃を過ぎなくても良い。これで、下部電極１４０ａ、誘電膜１５０及び上部電極１６０を含むキャパシタ１９０が５５０℃以下の比較的低温で製造される。
【００３４】
ここで、ＳｉとＧｅとの組成比(すなわち、ｘ)はガス流量比で調整できる。この組成比は特に限定されないが、少なくとも空乏層が形成されない一函数値になるよう不純物濃度とともに設計することが望ましい。例えば、前例でｎ-型不純物濃度を利用する場合、０.０５≦ｘ≦０.９になるようにする。また、前例でｐ-型不純物濃度を利用する場合は、０.１≦ｘ≦０.９になるようにできる。二つの場合いずれも、より望ましくは０．１≦ｘ≦０.６になるように調整する。特に、ｐ-型不純物の場合に、一番望ましくｘ＝０.５になるよう調整する。このような組成比は、比抵抗、蒸着速度、表面形態、蒸着温度などの観点から設計することが望ましい。
【００３５】
Ｓｉ1ーxＧｅxの場合、融点がシリコンより低いため蒸着、結晶化、粒成長、不純物活性化などの物理的現象もシリコンより低い温度で起きる。本発明では、このような特性を利用して既存のポリシリコンの代りにドープトポリＳｉ1ーxＧｅxを上部電極に適用することで、工程温度を５５０℃以下に低めることができ、ＭＩＳキャパシタの漏れ電流特性を大きく改善できる。
【００３６】
（実施例２）
図８は、本発明の第２実施例によるキャパシタ及びその製造方法を説明するための断面図である。図８で第１実施例と同じ要素に対しては図１ないし７と同じ参照符号を付けて重複される説明は略する。第２実施例は、本発明のドープトポリＳｉ1ーxＧｅx上部電極がＭＩＭキャパシタにも適用可能であることを説明する。
【００３７】
図８に図示されたキャパシタ２９０は、下部電極２４０ａが金属膜で、上部電極１６０がＴｉＮ膜１５２とｎ-型またはｐ-型ドープトポリＳｉ1ーxＧｅx膜１５４とで成る。
【００３８】
下部電極２４０ａは、第１実施例のようにモルド酸化膜パターンの上にＣＶＤやＡＬＤ、またはＭＯＣＶＤでＴｉＮ、ＷＮ、ＴａＮ、ＣｕまたはＷ膜を蒸着した後で平坦化させて形成できる。下部電極２４０ａに使われる金属膜としては、このような膜以外にもＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄなどの貴金属とこのような貴金属の酸化物、またはＴｉＮ/Ｗ、ＴｉＮ/ＴａＮ、ＷＮ/Ｗなどの形態の金属多重層などがある。
【００３９】
下部電極２４０ａとしてこのような金属膜を使えば、誘電膜２５０として、ＨｆＯ２膜、Ａｌ２Ｏ３膜、Ａｌ２Ｏ３/ＨｆＯ２複合膜以外にも、ＨｆＯ２/Ａｌ２Ｏ３膜、ＳｒＴｉＯ３膜または(Ｂａ、Ｓｒ)ＴｉＯ３膜を使えるようになる。
【００４０】
このように構成されるＭＩＭキャパシタ２９０の場合にも、第１実施例と同様に、既存のポリシリコンの代りに、ドープトポリＳｉ1ーxＧｅx膜１５４を上部電極に適用することで工程温度を５５０℃以下に低めることができる。
【００４１】
（実施例３）
図９は、本発明の第３実施例によるキャパシタ及びその製造方法を説明するための断面図である。図９で第１及び第２実施例と同じ要素については、図１ないし８と同じ参照符号を付けて重複される説明は略する。
【００４２】
図９のように、上部電極３６０はｎ-型またはｐ-型ドープトポリＳｉ1ーxＧｅx膜の単一膜のみで成る。ここでも、ドープトポリＳｉ1ーxＧｅx膜は、ｘの範囲は望ましくは０．１≦ｘ≦０.６である。
【００４３】
この時、キャパシタ３９０の下部電極２４０ａでは金属膜を使うのが望ましい。第２実施例で説明したように、金属膜はＴｉＮ以外にもＷＮ、ＴａＮ、Ｃｕ、Ａｌ、ＷまたはＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄなどの貴金属とこのような貴金属の酸化物などで成りうる。
【００４４】
または、ＴｉＮ/Ｗ、ＴｉＮ/ＴａＮ、ＷＮ/Ｗなどのような膜の組合でもできる。
【００４５】
本発明に関するより詳細な内容は次の具体的な実験例を通じて説明し、ここに記載しない内容はこの技術分野の当業者なら充分に技術的に類推できることなので説明を略する。
【００４６】
また、次の実験例が本発明を制限するものではない。
【００４７】
（実験例１）
本発明キャパシタの上部電極に使うために、５００℃、２７５Torrで枚葉式設備を利用してポリＳｉ1ーxＧｅx膜を蒸着しながらインサイチュでＰドーピングを実施した。ＳｉＨ４とＧｅＨ４とをソースガスに利用するがＧｅＨ４流量を変えながら４ー５分ほどポリＳｉ1ーxＧｅx膜を蒸着した。ＧｅＨ４は水素や窒素などに１０%で希釈して供給した(以下、１０%ＧｅＨ４で表示)。
【００４８】
Ｐドーピング濃度は３×１０２０/cm3位にし、結果物であるｎ-型ドープトポリＳｉ1ーxＧｅx膜に対して別途の熱処理は実施しなかった。
【００４９】
図１０は、インサイチュｎ-型ドープトポリＳｉ1ーxＧｅxのＧｅＨ４流量増加による比抵抗特性を示したグラフである。図１０で横軸は１０%ＧｅＨ４対ＳｉＨ４の割合を示し、縦軸は比抵抗を示す。図１０で分かるように、ｎ-型ドープトポリＳｉ1ーxＧｅxの比抵抗はＧｅＨ４流量とともに減少する。図１０の非抵抗値から前の５００℃、２７５Torrでの蒸着条件は蒸着と同時に活性化されたインサイチュｎ-型ドープトポリＳｉ1ーxＧｅxをもたらしたことが確認できた。
【００５０】
したがって、ＳｉＨ４とＧｅＨ４とをソースガスに利用した５００℃、２７５Torr蒸着条件による場合、既存工程と違い活性化後続熱処理は略することができる。シリコン蒸着の時、非晶質から多結晶質に転移される温度が圧力低下によって低くなるという報告があるので、枚葉式設備より圧力が低いミニバッチ(約４Torr)や炉タイプＬＰＣＶＤ設備(約１Torr以下)を利用する場合、より低い温度でインサイチュｎ-型ドープトポリＳｉ1ーxＧｅxの蒸着ができると予想される。
【００５１】
（実験例２）
ＡＬＤ方法を利用してポリシリコン膜でシリンダー型下部電極模様を形成した後、さらにＰＨ３ドーピングを実施してドープトポリシリコンになるようにした。ドープトポリシリコン下部電極表面に対してＮＨ３ガスを利用したプラズマ窒化処理を実施したが、７９０℃で３００ＷのＲＦパワーで２０秒位実施し、１６Åほどのシリコン窒化膜を形成した。その上に誘電膜としてＨｆＯ２膜を４５Å位に形成した。ソースガスではＴＥＭＡＨと呼ばれる[Ｈｆ(ＮＥｔＭｅ)４]とＯ３とを使い、３００℃でＡｒバブリングを利用した方式のＡｌＤ方法によった。
【００５２】
次に、４５０℃でＨｆＯ２膜上にＡｌＤ方法によってＴｉＮ膜を形成した。ＴｉＣｌ４とＮＨ３とをソースガスに使って、蒸着温度は５００℃を超えないようにした。その上、下に提示した条件でインサイチュｎ-型ドープトポリＳｉ1ーxＧｅx膜を積層し、ＴｉＮ膜とインサイチュｎ-型ドープトポリＳｉ1ーxＧｅx膜とからなる上部電極を形成した。
【００５３】
４７０℃、２７５Torrで枚葉式設備を利用し、ポリＳｉ1ーxＧｅx膜を蒸着しながらインサイチュで３×１０２０/cm3位濃度のＰドーピングを実施した。ＳｉＨ４とＧｅＨ４とをソースガスに利用し、蒸着はシーディング段階と主蒸着段階とに分けて実施した。
【００５４】
シーディング段階では、ＧｅＨ４なしにＳｉＨ４を５０sccmの流量で５０秒位供給した。この時Ｐドーピングソースとしての１%希釈されたＰＨ３(以下、１%ＰＨ３で表示)を６sccm供給した。キャリアガスであるＮ２の流量は９０００sccm程度にした。主蒸着段階ではＳｉＨ４の流量を８０sccmにふやして１０%ＧｅＨ４も２４０sccm供給した。１%ＰＨ３とＮ２の流量はシーディング段階と同じに維持した。主蒸着段階の時間は１１０秒位であった。このようにすればｘ値が０.２位になる。ＰＨ３とＧｅＨ４とを希釈させるには水素や窒素を利用した。結果物であるｎ-型ドープトポリＳｉ1ーxＧｅx膜に対して別途の熱処理は実施しなかった。
【００５５】
図１１は、このように製造したキャパシタの漏れ電流を測定したグラフである。図１の(ｂ)の場合より漏れ電流が非常に低く、(ａ)の場合とはほとんど類似であることが確認でき、Ｔｏｘも(ａ)と類似の２０.５Åと測定された。したがって、別途の熱処理なしでも上部電極としての特性を具備したｎ-型ドープトポリＳｉ1ーxＧｅx膜が得られることが確認できる。このような優秀な結果は４７０℃、０.４５TorrでＬＰＣＶＤ炉を利用して６５分位インサイチュＰドーピングポリＳｉ1ーxＧｅx膜を蒸着しても得ることができた。
【００５６】
（実験例３）
実験例２と類似の条件でキャパシタを製造した。
【００５７】
ただ、ＨｆＯ２膜を蒸着する条件だけ多様にして多様なＴｏｘの結果を得た。本発明の結果と比べるために、図１の(ｂ)のようにＴｉＮ膜と６００℃で３０分間熱処理されたｎ-型ドープトポリシリコン膜の二重膜とを上部電極に使うキャパシタを製造した。
【００５８】
図１２は、こうして製造したキャパシタで１.２Ｖの時の漏れ電流をＴｏｘに対して図示したグラフである。図１２で点線で表示したものは本発明によるキャパシタに対する結果で、実線で表示したものは図１の(ｂ)のような従来キャパシタに対する結果である。
【００５９】
図１２で分かるように、同じＴｏｘ条件でも本発明の場合に漏れ電流がより小さい。また、同じ漏れ電流条件の場合には、本発明の場合にＴｏｘがさらに小さい。したがって、本発明による場合に漏れ電流とＴｏｘとがいずれも従来より小くなって特性の優秀なキャパシタが製造されることを確認できる。
【００６０】
（実験例４）
本発明キャパシタの上部電極に使うためにインサイチュｐ-型ドープトポリＳｉ1ーxＧｅx膜を形成した。誘電膜の上に約１Torr以下の圧力と４２５℃の温度とで炉タイプ設備を利用したＬＰＣＶＤ方法でポリＳｉ1ーxＧｅx膜を蒸着しながら、インサイチュ方式でＢドーピングを実施して形成した。この際、ソースガスとしてはＳｉＨ４とＧｅＨ４とを使ってＢドーピングソースにはＢＣｌ３を使い、ドーピング濃度は１×１０２１/cm3位にした。
【００６１】
ポリＳｉ1ーxＧｅx膜でｘ値が０．２と０．５とになる二つの場合、すなわち、Ｓｉ０.８Ｇｅ０.２とＳｉ０.５Ｇｅ０.５との組成を得るように実験した。本発明と比べるために従来のｎ-型ドープトポリシリコン膜を５３０℃で蒸着した。ドーピングソースにはＰＨ３を利用し、ドーピング濃度は３×１０２０/cm3位にした。蒸着されたインサイチュｐ-型ドープトポリＳｉ1ーxＧｅx膜とｎ-型ドープトポリシリコン膜とに対しては活性化熱処理を別途に進行しなかった。これら膜に対する実験条件と評価データを次の表１に整理した。
【００６２】
【表１】
2004320022.tif 000003
【００６３】
従来のｎ-型ドープトポリシリコン膜の場合には、本発明によるインサイチュｐ-型ドープトポリＳｉ1ーxＧｅx膜に比べて１０５℃も高い温度で蒸着したにもかかわらず、面抵抗が測定限界を超すほどに高かった。それに比べて、本発明によるインサイチュｐ-型ドープトポリＳｉ０.８Ｇｅ０.２膜とインサイチュｐ-型ドープトポリＳｉ０.５Ｇｅ０.５膜は比較的小さな面抵抗を示した。特に、Ｇｅの量が相対的に多いＳｉ０.５Ｇｅ０.５膜の場合には、４２５℃の低温で蒸着して別途の熱処理をしなかったにもかかわらず面抵抗が１２８Ω/square程度になって、キャパシタ上部電極の利用に適当なことが分かる。
【００６４】
（実験例５）
本発明のキャパシタの上部電極に使うために、誘電膜の上にＴｉＮ膜を蒸着した後、その上にポリＳｉ1ーxＧｅx膜を蒸着しながらインサイチュでＢドーピングを実施してｐ-型ドープトポリＳｉ1ーxＧｅx膜を形成した。ポリＳｉ1ーxＧｅx膜の蒸着は約１Torr以下の圧力と４２５℃の温度とで炉タイプ設備を利用したＬＰＣＶＤ方法により、残りの蒸着条件も実験例４と同じにした。ただ、インサイチュｐ-型ドープトポリＳｉ1ーxＧｅx膜が誘電膜ではないＴｉＮ膜上に形成される点が異なる。本発明と比べるために、従来のｎ-型ドープトポリシリコン膜もＴｉＮ膜上に５３０℃で蒸着した。本発明によるインサイチュｐ-型ドープトポリＳｉ1ーxＧｅx膜に対しては活性化熱処理を進行せず、従来のｎ-型ドープトポリシリコン膜に対しては多くの条件で活性化熱処理を進行した。これら膜に対する実験条件と評価データをを次の表２に整理した。
【００６５】
【表２】
2004320022.tif 000004
【００６６】
前記表２のように、Ｓｉ０.８Ｇｅ０.２の場合、蒸着速度は１９Å/分と評価され、Ｓｉ０.５Ｇｅ０.５である場合に蒸着速度は２７Å/分と評価された。したがって、１８００Å位の厚さの膜を得るために、Ｓｉ０.８Ｇｅ０.２である場合に蒸着時間は９４分ほどと、Ｓｉ０.５Ｇｅ０.５である場合に蒸着時間は６６分ほどが必要であった。従来のドープトポリシリコンの場合には、蒸着速度が１０Å/分位なので、似ている厚さの膜を得るためには１８０分位が必要であった。したがって、本発明によってｐ-型ドープトポリＳｉ1ーxＧｅx膜を上部電極に使うなら、工程時間の大幅な短縮が期待される。
【００６７】
また、面抵抗の評価結果から、本発明のＳｉ０.５Ｇｅ０.５は別途の活性化熱処理を実施しなかったにもかかわらず従来のドープトポルリシリコンを５８０℃で３０分熱処理または６００℃で１０分熱処理して得られる結果と似ている結果を得られことが分かる。このように、本発明のよる場合には、蒸着温度が４２５℃になっても蒸着と同時に活性化されることが期待できるので、従来に比べて１０５℃位低い工程温度で進行できる。したがって、本発明によれば低温で短い時間の内に蒸着できるようになりキャパシタへの熱的負担が減少される。
【００６８】
（実験例６）
図１３は、前記のように蒸着したインサイチュｐ-型ドープトポリＳｉ０.８Ｇｅ０.２とＳｉ０.５Ｇｅ０.５とに対して活性化熱処理を実施する場合に、抵抗変化がどうなるかを図示したグラフである。図１３で、横軸は活性化熱処理の可否を示し、縦軸は面抵抗を示す。
【００６９】
まず、(1)は蒸着されたばかりの状態で、(2)は５３０℃で３０分間熱処理を進行した場合である。図１３で分かるように、Ｇｅ量が相対的に小さなインサイチュｐ-型ドープトポリＳｉ０.８Ｇｅ０.２では、蒸着されたばかりの面抵抗が１２０Ω/square程度で、Ｇｅ量が相対的に多いインサイチュｐ-型ドープトポリＳｉ０.５Ｇｅ０.５では、蒸着されたばかりの面抵抗が６０Ω/square程度である。したがって、ある程度まではＧｅの量が多いほど面抵抗の面で有利であると評価された。
【００７０】
そして、インサイチュｐ-型ドープトポリＳｉ０.８Ｇｅ０.２では、活性化熱処理後に面抵抗が１００Ω/square程度に減少されるが、インサイチュｐ-型ドープトポリＳｉ０.５Ｇｅ０.５では面抵抗が減少はするがその変化量が些細なことが分かる。したがって、インサイチュｐ-型ドープトポリＳｉ０.５Ｇｅ０.５は４２５℃で蒸着したばかりのものでも活性化熱処理したものと似ている面抵抗特性を有すると期待でき、これは蒸着と同時に低温で活性化されたと評価できる。
【００７１】
一方、図１４は前記のように４２５℃で蒸着した後に５３０℃で３０分間熱処理を進行したインサイチュｐ-型ドープトポリＳｉ０.８Ｇｅ０.２とＳｉ０.５Ｇｅ０.５とに対するＳＥＭ写真である。図１４で、(Ａ)と(Ｂ)とはインサイチュｐ-型ドープトポリＳｉ０.８Ｇｅ０.２の表面と断面とをそれぞれ示す。そして、(Ｃ)と(Ｄ)とはインサイチュｐ-型ドープトポリＳｉ０.５Ｇｅ０.５の表面と断面とをそれぞれ示す。図１４で分かるように、インサイチュｐ-型ドープトポリＳｉ０.８Ｇｅ０.２とＳｉ０.５Ｇｅ０.５といずれの表面形態とも比較的良好で、特にインサイチュｐ-型ドープトポリＳｉ０.５Ｇｅ０.５の場合に、表面形態がもっと滑らかで良好である。
【００７２】
以上、本発明を望ましい実施例に基づいて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想内で当業者によってさまざまな多くの変形が可能なことは明らかである。
【産業上の利用可能性】
【００７３】
現在使っているｎ-型ドープトポリシリコン膜の熱処理条件(６００℃、３０分あるいは６５０℃、２分の炉工程)を熱的負担が少ない工程に取り替えることができ、キャパシタの漏れ電流特性低下を著しく改善できる。したがって、高集積ＤＲＡＭ素子のキャパシタに使われうる。
【図面の簡単な説明】
【００７４】
【図１】従来のＭＩＳ(MetalーInsulatorーSemiconductor)キャパシタでｎ-型ドープトポリシリコン膜の活性化熱処理によって漏れ電流特性が低下される問題を示すグラフである。
【図２】本発明の第１実施例によるＭＩＳキャパシタ及びその製造方法を説明するための断面図である。
【図３】本発明の第１実施例によるＭＩＳキャパシタ及びその製造方法を説明するための断面図である。
【図４】本発明の第１実施例によるＭＩＳキャパシタ及びその製造方法を説明するための断面図である。
【図５】本発明の第１実施例によるＭＩＳキャパシタ及びその製造方法を説明するための断面図である。
【図６】本発明の第１実施例によるＭＩＳキャパシタ及びその製造方法を説明するための断面図である。
【図７】本発明の第１実施例によるＭＩＳキャパシタ及びその製造方法を説明するための断面図である。
【図８】本発明の第２実施例によるＭＩＭキャパシタ及びその製造方法を説明するための断面図である。
【図９】本発明の第３実施例によるＭＩＭキャパシタ及びその製造方法を説明するための断面図である。
【図１０】インサイチュｎ-型ドープトポリＳｉ1ーxＧｅxのＧｅＨ４流量増加による比抵抗特性を示したグラフである。
【図１１】本発明によって製造したＭＩＳキャパシタに対して測定したセル漏れ電流を示したグラフである。
【図１２】従来のＭＩＳキャパシタと本発明によって製造したＭＩＳキャパシタとに対して測定したセル漏れ電流をＴｏｘに対して示したグラフである。
【図１３】本発明によって蒸着したインサイチュｐ-型ドープトポリＳｉ０.８Ｇｅ０.２とＳｉ０.５Ｇｅ０.５とに対して活性化熱処理を実施する場合に抵抗変化がどうなるかを図示したグラフである。
【図１４】本発明によって蒸着したインサイチュｐ-型ドープトポリＳｉ０.８Ｇｅ０.２とＳｉ０.５Ｇｅ０.５とに対して５３０℃で３０分間熱処理を行った後のＳＥＭ写真である。
【符号の説明】
【００７５】
１００ 半導体基板
１４０ ドープトポリシリコン膜
１４０ａ、２４０ａ 下部電極
１５０、２５０ 誘電膜
１５２ ＴｉＮ膜
１５４ ｎ-型ドープトポリＳｉ1ーxＧｅx膜
１６０、３６０ 上部電極
１９０ ＭＩＳキャパシタ
２９０、３９０ ＭＩＭキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004320022.tif 000010
【図７】
2004320022.tif 000011
【図８】
2004320022.tif 000012
【図９】
2004320022.tif 000013
【図１０】
2004320022.tif 000014
【図１１】
2004320022.tif 000015
【図１２】
2004320022.tif 000016
【図１３】
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【図１４】
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