(57)【要約】【課題】欠陥スイッチング素子が存在しても不良な画素に対する映像信号が欠損することを防止することができる表示用マトリクス回路を提供する。【解決手段】欠陥画素記憶手段４６には、先に行なわれたマトリクス状のトランジスタ素子に対する良否の検査結果で得られた欠陥画素列ｙｉ　に関する位置情報及び電気的に接続された正常画素列ｙｉ＋１　に関する位置情報が予め記憶されおり、これとカウンタ４７を組み合わせて、カウンタ４７に入力される同期信号を監視して上記第１及び第２のシフトレジスタ回路４２、４５の起動のタイミングを決定するようにする。【選択図】　　　図１２
2004004868.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマトリクス状に複数の画素電極を配置し、前記個々の画素電極に対してスイッチング素子を配置し、前記個々のスイッチング素子を順次動作させて前記画素電極に電圧を印加することにより画像を表示させるようにした表示用マトリクス回路において、
不良なスイッチング素子の画素電極に隣接して前記不良なスイッチング素子と電気的に接続された正常な画素電極と、前記不良な画素電極に関する位置情報を記憶する欠陥画素記憶手段と、この欠陥画素記憶手段に記憶された位置情報に基づいて前記不良な画素電極の映像信号を一時的に記憶する一時記憶手段と、前記隣接する正常な画素電極の表示時にこの画素電極用の映像信号と前記一時記憶手段から読み出した前記不良なスイッチング素子の画素電極用の映像信号とに基づいて、前記隣接する正常な画素電極へ供給される映像信号を求める信号変換手段とを備えたことを特徴とする表示用マトリクス回路。
【請求項２】
基板上にマトリクス状に複数の画素電極を配置し、前記個々の画素電極に対してスイッチング素子を配置し、前記個々のスイッチング素子を順次動作させて前記画素電極に電圧を印加することにより画像を表示させるようにした表示用マトリクス回路において、
不良なスイッチング素子の画素電極に隣接して前記不良なスイッチング素子に電気的に接続された正常な画素電極と、前記不良な画素電極に関する位置情報を記憶する欠陥画素記憶手段と、この欠陥画素記憶手段に記憶された位置情報に基づいて前記不良な画素電極の映像信号を一時的に記憶する一時記憶手段と、前記不良なスイッチング素子の画素電極の周辺の画素電極に対する映像信号の状態を判断する状態判断手段と、前記隣接する正常な画素電極の表示時に、前記状態判断手段の判断結果に応じて、前記隣接する正常な画素電極用の映像信号と前記一時記憶手段から読み出した前記不良なスイッチング素子の画素電極用の映像信号とに基づいて、前記隣接する正常な画素電極へ供給する映像信号を求める信号変換手段とを備えたことを特徴とする表示用マトリクス回路。
【請求項３】
前記信号変換手段は、前記状態判断手段の判断結果が、中間調を示す時には前記隣接する正常な画素電極用の映像信号と前記不良なスイッチング素子の画素電極用の映像信号とを加算して２で割った信号を、前記隣接する正常な画素電極へ供給する映像信号として出力し、前記判断結果が中間調以外を示す時には前記不良なスイッチング素子に接続された画素電極用の映像信号を、前記隣接する正常な画素電極へ供給する映像信号として出力することを特徴とする請求項３記載の表示用マトリクス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置等に用いられる表示用マトリクス回路に関する。
【０００２】
【従来の技術】
一般に、分子配列が固体のような一定の秩序を保ちながら、その一方では液体のように流動性を有し、電界に対して容易に配列を変えて光学的性質の変化として現れる液晶を用いた装置として、液晶表示装置が知られている。この液晶表示装置は、共通電極とこれに対向して配置した個別に制御可能な画素電極を有するマトリクス基板との間に液晶を封じ込め、画素電極に選択的にデータ信号を印加することにより、対応する画素電極間の液晶の光学的特性を変化させるようになっている。この種の液晶表示装置は、一般的には透過型の液晶表示装置と反射型の液晶表示装置とに大別され、透過型の液晶表示装置は、光学系の構成が比較的簡単になるのでコストダウンを図り易いメリットがある反面、表示パネルを小型化すると、画素電極を選択するスイッチングトランジスタや配線の占める面積割合が増えて開口率が下がり、画像の明るさが低下して暗くなるという欠点が有る。
【０００３】
これに対して、例えば特公昭５７−３９４２２号公報や特開平４−３３８７２１号公報等に開示されたような反射型の液晶表示装置は、反射画素電極の下にスイッチングトランジスタや配線を配置できるので、表示パネルを小型化しても開口率が下がらず、明るい画像を得ることができる。従って、拡大投影方式の液晶表示装置では、小型高密度の反射型の表示パネルが適している。ここで、従来の液晶表示装置の一例として、ＭＯＳ型トランジスタを用いた反射型液晶表示装置について説明する。図８は一般的な液晶表示装置のマトリクス状の画素と、動作のための走査回路を示す回路図であり、図９は表示用マトリクス基板の単位画素部分の断面図である。
【０００４】
図１７において、１は例えばＭＯＳ型トランジスタよりなるスイッチング素子であり、ガラス基板或いはシリコン基板上に縦横にマトリクス状に多数配列されている。このスイッチング素子１のソース８或いはドレイン７には画素電極２及び画素電極２と端子の一方を共通にする電荷蓄積用のコンデンサ３が接続されている。スイッチング素子２のゲート電極４には選択信号を流すゲート線Ｘｉ　　が接続され、画素電極２に接続されていないソース８或いはドレイン７には映像信号などを流す信号線Ｙｊが接続されている。ゲート線ＸｉはＸ方向走査回路Ｘｓｃｎにより駆動され、信号線ＹｊはＹ方向走査回路Ｙｓｃｎにより駆動される。尚、図示例においては、ソース８に画素電極２が接続されている場合を示す。
【０００５】
各画素電極２には、対向させて透明な共通電極５が設けられており、この共通電極５と画素電極２との間に液晶６を封じ込めて、各電極毎に画素を形成している。この素子の動作は、例えばゲート線Ｘｉを介してゲート電極４に選択信号が印加されると、ＭＯＳ型トランジスタよりなるスイッチング素子１はオンとなり、信号線Ｙｊの映像信号はスイッチング素子１を通ってコンデンサ３を充電すると同時に画素電極２にも印加される。
【０００６】
ここで、ゲート線Ｘｉの信号が０になって非選択になっても対応するコンデンサ３に貯えられた電荷により画素電極２の電位は保持される。この間、液晶６には、画素電極２と共通電極５との間の電位差が印加され、この電圧により液晶の光透過率が変化し、従って、この電位差を制御することにより電気信号を変調された光信号に変換することができる。このような単位画素をマトリクス状に配列し、縦方向、及び横方向に信号を走査することにより、画像を形成することが可能となる。この走査方法は、例えばゲート線Ｘｉに沿ったＸ方向にスイッチング素子１を一斉にオンさせて、映像信号をコンデンサ３に書き込み、Ｙ方向に順次走査する。
【０００７】
次に、図１８も参照して単位画素部分の構造を詳しく説明する。上記ＭＯＳ型トランジスタよりなるスイッチング素子１は、ゲート電極４、ドレイン７、ソース８により構成され、ゲート電極４はゲート酸化膜９を介して設けられ、例えば多結晶シリコンによりＸ方向のゲート線Ｘｉとして配線される（図１７参照）。また、ドレイン７は、Ｙ方向に伸びる信号線Ｙｊに接続される（図１７参照）。ソース８の隣には、基板としての単結晶シリコン基板１０とコンデンサ電極１１との間に、例えばＳｉＯ２　の絶縁膜１２を挟むことで電荷蓄積用のコンデンサ３が形成されており、このコンデンサ電極１１がソース８に接続されている。画素電極２は、上記スイッチング素子１及びコンデンサ３の上方に、例えば絶縁膜１３を介して形成されており、上記画素電極２とソース８は、絶縁膜１３の厚さ方向に設けた、電気的接続のための開口部１４（図中、破線で囲まれている）を介して電気的に接続されている。
【０００８】
また、画素電極２は例えばアルミニウムのような読み出し光の反射率が高い材料で作られている。このように形成された表示用マトリクス基板１５の表面に対向させて、これより僅かな間隔Ｌ１を隔てて、表面（図中下面）に透明な共通電極５を被着形成した透明ガラス１６が設けられており、この共通電極５と、画素電極２の対向表面にそれぞれ配向膜１７、１８を形成して両電極２、５間に液晶６を封じ込めることにより、液晶パネルが形成され、これにより反射型の液晶表示装置が得られる。そして、透明ガラス１６の上方より来る入射光１９は、液晶６中を通過した後、画素電極２の表面で反射して変調光２０として出ていくことになる。
【０００９】
【発明が解決しようとする課題】
ところで、実用上十分な画像品質を得るためには白黒では画素は少ないもので３０万画素（６４０×４８０画素）、カラーで高品質の画像を得るためには数百万画素が必要であり、これに対応させて、同数のスイッチング素子としてのトランジスタを形成する必要がある。現在の半導体プロセスにおいては、数百万画素のトランジスタを形成する場合、トランジスタの形成不良などによりある程度の不良のトランジスタが発生することは避けられない。
【００１０】
表示用マトリクス基板において、トランジスタが不良になると輝点、或いは黒点の欠陥が発生するため、表示品質を落とす結果となる。数百万画素の表示用マトリクス基板の製造においては現状ではコストが高く、欠陥が発生した表示用マトリクス基板をすべて不良として扱うことは、更にコストが増大する結果となる。そのため、一般的には、不良画素を修正する、或いは目立たなくする工夫が提案されている。このような不良画素に関しては、例えばスイッチング素子であるトランジスタ及び信号線、ゲート線のマトリクスを形成した時点で、表示用マトリクス基板に駆動信号を与え、映像信号を入力し、その映像信号の電流応答を基板の駆動信号と同期させることにより、欠陥部位を同定することができる。
【００１１】
欠陥画素を修正する、或いは目立たなくする工夫として具体的には、（１）不良画素電極に相当する部分についてガラス基板を黒く塗りつぶす方法、（２）光学エネルギ或いは熱エネルギにより不良画素部分の液晶を除去する方法（特公平７−４６１８１号公報）、（３）基板内に検査端子を設け、検査結果により不良箇所をレーザで溶断する方法（特公平７−７８６７３号公報）、（４）トランジスタの走査電極、信号入力端子をレーザで切断し、レーザにより隣の画素と電気的に接続する方法（特公平４−３９０５５号公報）などがあげられる。
【００１２】
しかしながら、上述したような各種の方法は、以下に示すような問題点がある。すなわち、上記（１）のように不良画素を常に黒点とする場合は、表示画像が暗い場合は目立たないが、明るいときは目立ってしまう。また、上記（２）のように不良画素部分の液晶を除去する場合は、画素面積が小さいときは不良画素部分のみをねらって除去することが困難であり、また、該当画素周辺が熱によりダメージを受ける危険性がある。更に、上記（３）及び（４）のように、レーザで溶断する場合は、熱によるダメージを受けたり、また溶断により該当画素は動作しなくなるため、該当画素の輝度は不定となる。
【００１３】
本発明は、以上のような問題点に着目し、これを有効に解決すべく創案されたものであり、その目的は、欠陥スイッチング素子が存在してもその影響度を最小限に抑えて使用することができる表示用マトリクス基板を用いて、欠陥（不良）画素に隣接した正常画素を表示する際に、信号変換手段は、欠陥画素へ供給されるべき映像信号と、当該正常画素へ供給されるべき映像信号とを加味して新たな映像信号を求めるようにして解像度が大きい場合でも欠陥画素の悪影響を最小限に抑制することができる表示用マトリクス回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明者は、実際に表示用マトリクス基板を作成すると、不良画素の原因は、トランジスタ形成不良により該当画素トランジスタのゲートが信号線（ドレイン）とショートし、映像信号が画素電極に到達しない場合が６割以上を占めることを確認したこと、及び欠陥測定により得られた画像欠陥情報を元に、欠陥トランジスタ部位に相当する画素電極を、本来接続すべき欠陥トランジスタと接続せず、隣接する正常なトランジスタに接続された画素電極に接続することにより、その欠陥の影響度を最小限に抑えながら使用することができる、という知見を得ることにより、本発明に至ったものである。
【００１５】
請求項１に規定する発明は、基板上にマトリクス状に複数の画素電極を配置し、前記個々の画素電極に対してスイッチング素子を配置し、前記個々のスイッチング素子を順次動作させて前記画素電極に電圧を印加することにより画像を表示させるようにした表示用マトリクス回路において、不良なスイッチング素子の画素電極に隣接して前記不良なスイッチング素子に電気的に接続された正常な画素電極と、前記不良な画素電極に関する位置情報を記憶する欠陥画素記憶手段と、この欠陥画素記憶手段に記憶された位置情報に基づいて前記不良な画素電極の映像信号を一時的に記憶する一時記憶手段と、前記隣接する正常な画素電極の表示時にこの画素電極用の映像信号と前記一時記憶手段から読み出した前記不良なスイッチング素子の画素電極用の映像信号とに基づいて、前記隣接する正常な画素電極へ供給される映像信号を求める信号変換手段とを備えるようにしたものである。これによれば、欠陥（不良）画素に隣接した正常画素を表示する際に、信号変換手段は、欠陥画素へ供給されるべき映像信号と、当該正常画素へ供給されるべき映像信号とを加味して新たな映像信号を求めるようにしているので、１画素単位或いは１ライン単位の高解像度を確保することが可能となる。
【００１６】
また、請求項２に規定する発明は、基板上にマトリクス状に複数の画素電極を配置し、前記個々の画素電極に対してスイッチング素子を配置し、前記個々のスイッチング素子を順次動作させて前記画素電極に電圧を印加することにより画像を表示させるようにした表示用マトリクス回路において、不良なスイッチング素子の画素電極に隣接して前記不良なスイッチング素子に電気的に接続された正常な画素電極と、前記不良な画素電極に関する位置情報を記憶する欠陥画素記憶手段と、映像信号を一時的に記憶する一時記憶手段と、前記不良なスイッチング素子の画素電極の周辺の画素電極に対する映像信号の状態を判断する状態判断手段と、前記隣接する正常な画素電極の表示時に、前記状態判断手段の判断結果に応じて、前記隣接する正常な画素電極用の映像信号と前記一時記憶手段から読み出した前記不良なスイッチング素子の画素電極用の映像信号とに基づいて、前記隣接する正常な画素電極へ供給する映像信号を求める信号変換手段とを備えるようにしたものである。
【００１７】
これによれば、欠陥画素の周辺の画素に対する映像信号の状態、例えば階調度を判断し、信号変換手段は、この判断結果に応じて欠陥画素の映像信号とこれに隣接する正常画素の映像信号とを加味して新たな映像信号を求め、これを隣接正常画素へ供給するようにしている。例えば、周辺画素の映像信号が１つでも中間調の場合には、欠陥画素用の映像信号と隣接する正常な画素用の映像信号を加算して２で割って形成した新たな映像信号を隣接する正常な画素に供給し、これに対して、周辺画素の映像信号が全て中間調以外の場合、例えば全て白色の場合或いは全て黒色の場合には、隣接する正常な画素には、欠陥画素用の映像信号を供給する。これにより、１画素単位のより精度の高い高解像度を確保することが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の表示用マトリクス回路の発明の実施の形態につき、好ましい実施例により説明する。図１は本実施例に適用される表示用マトリクス基板の２画素部分を示す部分断面図、図２乃至図６は本実施例に適用される製造方法を説明するための工程図、図７は図１に示す素子用マトリクス基板を示す回路構成図である。図１乃至図６においては、不良な欠陥画素と正常な画素を含む２画素部分を示している。尚、図１７及び図１８に示す従来の表示用マトリクス基板と同一部分については同一符号を付して説明する。
【００１９】
また、ここでは基板としてシリコン基板上にスイッチング素子としてＭＯＳ型トランジスタを形成する場合を例として説明するが、必ずしもこれに限定されるものではなく、ガラス基板上にＴＦＴ（薄膜トランジスタ）を形成する場合でも同様に適用することができる。更に、本実施例の説明において隣接する画素という表記は、表示した場合に同色となるような隣接する画素を意味し、例えば１枚の表示面にカラーフィルタ等を用いて多色の表示画素が存在する場合には同色素子同士間で本実施例が適用されることになる。まず、図１を参照して欠陥画素と正常画素を含んだ表示用マトリクス基板について説明する。
【００２０】
図１において、左側は不良な欠陥画素２１Ａであり、右側は正常画素２１Ｂである。尚、以後、欠陥画素２１Ａに対応する部材の参照符号には文字Ａを付し、正常画素２１Ｂに対応する部材の参照符号には文字Ｂを付す。図中、１Ａ、１Ｂは単結晶シリコン基板１０の表面に形成されたスイッチング素子であり、ここではＭＯＳ型トランジスタよりなる。図中、７Ａ、７Ｂは上記トランジスタ１Ａ、１Ｂのドレイン、８Ａ、８Ｂは上記トランジスタ１Ａ、１Ｂのソース、９Ａ、９Ｂは上記トランジスタ１Ａ、１Ｂのゲート酸化膜、４Ａ、４Ｂは上記トランジスタ１Ａ、１Ｂのゲート電極である。ここでは、図中、左側のトランジスタ１Ａのゲート電極４Ａとドレイン７Ａとの間に金属性パーティクル２２が侵入して両者を短絡させており、トランジスタ１Ａを欠陥状態としている。
【００２１】
また、３Ａ、３Ｂは上記トランジスタ１Ａ、１Ｂ毎に並設された電荷蓄積用のコンデンサ、１１Ａ、１１Ｂは上記コンデンサ３Ａ、３Ｂのコンデンサ電極であり、それぞれ上記トランジスタ１Ａ、１Ｂのソース８Ａ、８Ｂに電気的に接続されている。１２Ａ、１２Ｂはシリコン基板１０と上記各コンデンサ電極３Ａ、３Ｂとの間に形成されるＳｉＯ２　の絶縁膜、１３Ａ、１３Ｂは上記トランジスタ１Ａ、１Ｂやコンデンサ３Ａ、３Ｂを覆うＳｉＯ２　の絶縁膜であり、両絶縁膜１３Ａ、１３Ｂは連続している。ここで、正常画素２１Ｂのソース８Ｂに対応する部分の絶縁膜１３Ｂには、コンタクトホール、すなわち開口部１４Ｂが形成されて下層のソース２１Ａのソース電極２３Ａが露出されているが、欠陥画素２１Ａのソース８Ａに対応する絶縁膜１３Ａには、そのようなコンタクトホールは形成していない点に注意されたい。２Ａ、２Ｂは上記絶縁膜１３Ａ、１３Ｂ上に形成された画素電極であり、ここでは従来のマトリクス基板のように画素毎に電
気的に分離されておらず、両画素電極１３Ａ、１３Ｂは連続しており、電気的に接続されている。
【００２２】
従って、正常トランジスタ１Ｂのソース８Ｂは、ソース電極２３Ｂ、開口部１４Ｂを介して両画素電極２Ａ、２Ｂに電気的に接続されることになる。すなわち、欠陥トランジスタ１Ａの画素電極２Ａは、隣接する正常トランジスタ１Ｂの画素電極２Ｂに電気的に接続されており、欠陥トランジスタ１Ａの画素電極２Ａは、隣りの正常トランジスタ１Ｂにより画素電極２Ｂと共にその動作が制御されることになる。このようにして形成された、表示用マトリクス基板は、以後、図１８に示すように表面に配向膜１８が形成され、配向膜１７及び共通電極５付きの透明ガラス１６を設けて、液晶６を封入することで液晶表示装置に組み立てられることになる。この表示用マトリクス基板の回路構成は図７に示されており、欠陥画素２１Ａの画素電極２Ａは、欠陥トランジスタ１Ａのソース８Ａではなく、隣接する正常画素２１Ｂの画素電極２Ｂに電気的に接続された状態となる。
【００２３】
次に、上記した表示用マトリクス基板の製造工程を図２乃至図７を参照して説明する。まず、第１の工程として、図２に示すように単結晶シリコン基板１０上にてスイッチング素子としてのＭＯＳ型トランジスタ１Ａ、１Ｂを形成する。このトランジスタ１Ａ、１Ｂは、所定の間隔を隔ててイオン注入により形成されたドレイン７Ａ、７Ｂとソース８Ａ、８Ｂと、これらの間にゲート酸化膜９Ａ、９Ｂを介して形成されたゲート電極４Ａ、４Ｂとにより構成される。このゲート電極４Ａ、４Ｂは、例えば多結晶シリコンによりＸ方向のゲート線Ｘｉとして配線され、またドレインはＹ方向にのびる信号線Ｙｊに接続される（図１８参照）。
【００２４】
図３に示すように、ソース８Ａ、８Ｂの隣には、単結晶シリコン基板１０の表面とコンデンサ電極１１Ａ、１１Ｂとの間に例えばＳｉＯ２　の絶縁膜１２Ａ、１２Ｂを挟むことによって電荷蓄積用のコンデンサ３Ａ、３Ｂを形成し、このコンデンサ電極１１Ａ、１１Ｂはソース８Ａ、８Ｂに接続されている。更に、トランジスタ１Ａ、１Ｂ及びコンデンサ３Ａ、３Ｂの上に、絶縁膜１３Ａ、１３Ｂを形成する。この絶縁膜１３Ａ、１３Ｂを形成する際、図中、左側のトランジスタ１Ａの部分に例えば金属性パーティクル２２が侵入してゲート電極４Ａとドレイン７Ａとの間を短絡し、このトランジスタ１Ａを欠陥（不良）状態としてしまっている。
【００２５】
また、このようなトランジスタの形成工程と、同時にこの周囲に走査部を形成することで、マトリクス状に構成されたトランジスタの走査回路、すなわち図１７に示すＸ方向走査回路ＸｓｃｎとＹ方向走査回路Ｙｓｃｎを形成しておく。以上で、第１の工程が終了することになる。
【００２６】
次に、第２の工程へ移行する。以上のようにして作成されたマトリクス状のトランジスタ回路に対し、上記Ｘ方向走査回路Ｘｓｃｎ及びＹ方向走査回路Ｙｓｃｎを用いて電気信号を入力することで、トランジスタの動作を実現することができる。従って、電気信号により、各トランジスタの動作を確認して検査を行ない、不良なトランジスタを検出する。検査方法の例として、例えば特開平３−２００１２１号公報に示されるように、保持容量コンデンサに充放電される電流を積分して評価する方法や、画素に対して一定電圧の信号を入力し、走査回路を動作させたときの電流、或いは電圧の変化により不良画素を検出する方法などがある。ここで述べる検査方法は、最終的に不良画素の位置が電気的に特定できれば、いずれの手段でも良く、特に手段、構造を選ぶ必要はない。ここでは、当然のこととして金属パーティクル２２をトランジスタ１Ａ内に含んだ図中、左側の画素２１Ａが欠陥画素として検出されることになる。
【００２７】
次に、第３の工程へ移行する。以上のようにして得られた欠陥画素情報を基に、図４及び図５に示すように正常トランジスタ１Ｂの上部のみ、最表面の絶縁膜１３Ｂに、画素電極との接続用のコンタクトホール、すなわち開口部１４Ｂ（図５参照）を形成する。絶縁膜１３Ｂに対する穴開けは、通常、レジストパターンを選択的に形成し、ドライエッチング等の方法によって穴開けを行なうのが一般的であり、本実施例でもこの方法を使用できる。図４は、絶縁膜１３Ａ，１３Ｂをつけた状態の断面図を示し、前述のように右側が正常な画素トランジスタ１Ｂ、左側が金属パーティクル２２が入ったため、ゲート電極４Ａとドレイン７Ａがショートし、不良となっている構造を示す。
【００２８】
上記絶縁膜１３Ａ、１３Ｂ上に、例えばネガレジスト２４（光を当てることによりレジストは硬化して残る）を塗布し、穴開けの位置以外の部分を露光することで、穴開け位置のみのレジストを残すことができる。この場合には、先ず、全ての画素が正常画素である場合のマスクを用いて第１の露光を行なう。この時の第１の露光エリア２５は矢印により示されている。この第１の露光エリア２５は正常、欠陥を問わず、全ての画素のコンタクトホールに対応する部分以外を露光している。
【００２９】
続いて、欠陥画素部分の穴開けを行なわないようにするために、前記欠陥画素情報に基づいて作成された修正マスク（不良画素部分の穴開け部分についてのみ、露光される）を用いて第２の露光を行なう。図中、第１の露光エリア２５の上方に、修正マスクを用いて行なう第２の露光エリア２６が矢印で示されている。これにより、不良画素部分の穴開けを行なわないようなレジストパターンが作成可能となる。すなわち、領域２９のレジストは、対応するトランジスタ１Ａが不良であることから除去されずに残ることになる。その後、例えばドライエッチングなどの方法により絶縁膜１３Ｂに穴を開けて開口部１４Ｂを形成すれば、正常画素部分のみ穴の開いた状態を実現することができる。この状態を図５に示す。
【００３０】
次に、画素電極２Ａ、２Ｂを作成する。まず、図６に示すように全体に画素電極材料としてアルミニウム膜２７をスパッタ法により形成する。続いて、レジスト２８を塗布し、アルミニウム膜を残す部分にのみレジストを形成する。ここでも、ネガレジストを利用する（光を当てた部分が残る）。まず、全ての画素電極が正常であるものとして第３の露光を行なう。この時、第３の露光によって、露光されるエリアは第３の露光エリア３０として矢印で示されている。続いて検査により得られた不良画素情報を基に第４の露光を行なって不良画素の部分について、隣接する画素との間を再度露光することにより、隣接する画素と接続された画素電極を実現することができる。
【００３１】
この時の第４の露光によって露光されるエリアは第４の露光エリア３１として矢印で示されている。これによって、領域３２のレジストは除去されずに残ることになるので、後述するように２つの画素電極２Ａ、２Ｂが分離されずに連続した状態で残ることになる。このようにして修正を行なった後、例えばドライエッチングによりアルミニウム膜２７を選択的に除去すると、図１に示すような構造の表示用マトリクス基板が作成される。図７はこの回路構成図を示している。図７中において、破線３３で示す部分は、図４において説明した絶縁膜１３の穴開け工程ににおいて、欠陥トランジスタ１Ａ側の絶縁膜１３Ａの穴開けを行わなかったことにより接続が断たれた部分である。この結果、前述のように不良画素トランジスタ１Ａは画素電極２Ａに接続されず、不良部分の画素電極２Ａは隣接する正常な画素２Ｂと接続されるため、不良トランジスタ１Ａがあってもその表示品質に悪影響を与えない表示用マトリクス基板を実現することが可能となる。
【００３２】
従って、表示用マトリクス基板の歩留りを高めることができ、製造コストの削減を図ることが可能となる。尚、１個の画素トランジスタに付属した保持容量に蓄えられる電荷が、液晶部での放電よりも十分に大きい場合、また、不良トランジスタの画素電極に接続される側から、信号線Ｙｊ或いはゲート線Ｘｉへの抵抗が十分に大きい場合、換言すれば、不良トランジスタのオフ抵抗が十分に大きい場合には、トランジスタのオフ時に放電される電荷量は小さくなる。従って、この場合には、欠陥トランジスタとそれに対応する画素電極を電気的に接続していても、放電が抑えられるので、この画素電極を隣接する正常トランジスタの画素電極と接続していさえすれば、問題を生じない。従って、この場合には、図４に示した絶縁膜１３の穴開け工程の内、第２の露光エリア２６を露光する修正工程と行わずに済み、その分、修正パターンの作成が不要となって工程の簡略化及びコストの削除を行なうことができる。この時の回路構成図は、図７中において、破線３３が実線となって、電気的につながった状態となる。
【００３３】
ところで、欠陥画素の画素電極へは、これに隣接する正常画素の映像信号を代用して印加するようになっているので、欠陥画素の画素電極へ印加すべき本来の映像信号は欠落してしまっていることになる。この場合、それ程高い解像度を要求されない場合にはそれ程問題は生じないが、例えば１画素単位或いは１ライン画素単位の高い解像度が要求される場合には、これに十分に対応できず、問題となってしまう。例えば図８（Ａ）に示すような正常画素のみで形成される表示面においては”Ｆ”という文字が現れているが、図８（Ｂ）に示す表示面においては、例えばｙｉ　列（横方向）全体が欠陥画素とすると、”Ｆ”という文字を現そうとしても、これを表示することができない。
【００３４】
そこで、これを解決するためには図９に示すように欠陥画素列であるｙｉ　列の画素電極を、これに隣接する正常な画素列、例えばｙｉ＋１　列の画素電極と電気的に接続するようにすればよい。図１０はこの時の画素電極の状態を示しており、図１０（Ａ）は、画素列ｙｉ　、ｙｉ＋１　の個々の画素電極が電気的に分離されている場合を示し、図１０（Ｂ）は画素列ｙｉ　の全体が欠陥であるために、隣接する正常な画素列ｙｉ＋１　に電気的に接続している。この場合、正常な画素列ｙｉ−１　の画素電極に加える映像信号は、画素列ｙｉ−１に本来加えるべき映像信号のみならず、欠陥画素列ｙｉ　に本来加えるべき映像信号も加味して作った新しい映像信号をこの正常な画素列ｙｉ−１　に印加するようにしている。尚、画素列ｙｉ＋１　に代えて正常な画素列ｙｉ−１　に接続させてもよいのは勿論である。
【００３５】
以下に、上記動作を行なうための構成について説明する。図１１は線欠陥があった場合の接続例を示す概略平面図、図１２は図１１に示す接続例の回路構成図である。図１２に示す回路構成４０の全体は、図１１に示すように表示面４１、Ｙ方向走査回路Ｙｓｃｎ及びＸ方向走査回路Ｘｓｃｎの外側に設けられる。この回路構成４０は、マトリクス状のトランジスタ回路の良否の検査を行なった後に、図１２に示すように構成された回路を外付けすることにより設けられる。この場合、上述のように画素列ｙｉ　列が欠陥列であり、隣接する正常な画素列ｙｉ＋１　列に電気的に接続されている。すなわち画素列ｙｉ＋１　列の映像信号を、ｙｉ　列の欠陥画素の情報を含めた状態に変換することにより、欠陥となっているｙｉ　列の映像情報を表示させることが可能となる。ここでｙｉ＋１　列の映像信号を、ｙｉ　列とｙｉ＋１　列の映像信号の平均とする変換手段について述べる。
【００３６】
この変換手段の回路構成は、１列の横線（列）を構成する画素に対応する映像信号を、順次切り替えて取り込むための第１のシフトレジスタ回路４２を有しており、この第１のシフトレジスタ回路４２には、欠陥画素列ｙｉ　の映像信号を記憶する一時記憶手段４３が接続されている。この一時記憶手段４３は、欠陥画素列ｙｉ　の個々の画素電極に対応する多数の電荷蓄積用のコンデンサ４４よりなり、映像信号を電荷として保持することになる。そして、各コンデンサ４４は、これに蓄積された電荷、すなわち映像信号を順次取り出すための第２のシフトレジスタ回路４５に接続されている。
【００３７】
一方、欠陥画素記憶手段４６には、先に行なわれたマトリクス状のトランジスタ素子に対する良否の検査結果で得られた欠陥画素列ｙｉ　に関する位置情報及び欠陥画素列ｙｉ　の画素電極が電気的に接続された正常画素列ｙｉ＋１　に関する位置情報が予め記憶されおり、これとカウンタ４７を組み合わせて、カウンタ４７に入力される同期信号を監視して上記第１及び第２のシフトレジスタ回路４２、４５の起動のタイミングを決定している。また、第２のシフトレジスタ回路４５の出力は、第１の信号変換手段４８に接続されている。この第１の信号変換回路４８は、第２のシフトレジスタ回路４５の出力と原信号（映像信号）とを加算する加算回路４９と、この加算回路４９の出力側に直列接続された２つの分配抵抗Ｒ１、Ｒ２とを有しており、両分配抵抗Ｒ１、Ｒ２の接続点の出力を、電極列ｙｉ＋１　へ出力するようになっている。ここで両分配抵抗Ｒ１、Ｒ２の抵抗値を等しくすることにより、欠陥画素の映像信号と正常画素の映像信号を加えて、この１／２のレベル信号を実際の映像信号として出力することになる。また、映像信号は、一部分岐されてバッファ９０を介して分配抵抗Ｒ１，Ｒ２の接続点に接続されており、このバッファ９０は、カウンタ４７からのスタート信号（ｙｉ＋１　を示す）をトリガとしてオフされ、ｙｉ＋１　列以外の映像信号をスルー状態で通すようになっている。
【００３８】
次に、この回路の動作について図１３も参照して説明する。図１３は図１２に示す回路のタイミングチャートを模式的に示す図である。まず、カウンタ４７は、同期信号をカウントすることにより、欠陥画素記憶手段４６に記憶されている欠陥画素列ｙｉ　に対応した映像信号がくると、スタート信号Ｓ１により第１のシフトレジスタ回路４２を起動して、この画素列ｙｉ　に対応した映像信号を内部に取り込み、これにより各画素に対応する映像信号がコンデンサ４４の列に電荷として蓄積保持される。尚、修正画素列ｙｉ＋１　列以外の画素列の映像信号は、図１２のバッファ９０をスルー状態で通ることにより変換回路を通らずにそのまま映像信号としてデバイス（表示部）に供給される。すなわち、このバッファ９０は、画素列ｙｉ＋１　列の時はオフとなり、それ以外の画素列の時はオン（オープン）で導通状態となっている。
【００３９】
次に、画素列ｙｉ＋１　の映像信号の開始タイミングにおいて、カウンタ４７は第２のシフトレジスタ回路４５に向けてスタート信号Ｓ２を出力してこの第２のシフトレジスタ回路４５を起動し、それぞれの画素に対応する映像信号をコンデンサ列から順次読み出す。この読み出された欠陥画素列ｙｉ　の映像信号は、第１の変換手段４８の加算回路４９にて、原信号として入来する正常画素列ｙｉ＋１　の本来の映像信号と重ね合わされて出力され、この出力信号は、分配抵抗Ｒ１、Ｒ２にてそのレベルが２分されて新たな映像信号として出力され、正常画素列ｙｉ＋１に順次印加されて行くことになる。図１３（Ａ）は映像信号の原信号の波形を示し、図１３（Ｂ）は変換信号の波形を示す。欠陥画素列ｙｉ　の映像信号の原信号のレベルをａとし、正常画素列ｙｉ＋１　の映像信号の原信号のレベルをｂとすると、正常画素列ｙｉ＋１　に実際に印加される映像信号のレベルは（ａ＋ｂ）／２となる。尚、この直前のレベルａの信号は実際には表示されていない。
【００４０】
このように、図１２に示す接続例においては欠陥画素列ｙｉ　の映像信号が失われることなく、この映像信号を加味した映像信号が隣接正常画素列に印加されるので、その分、解像度を向上させることができる。例えば、図８（Ｂ）に示すような表示内容が図９に示すように改善され、”Ｆ”の文字を認識することが可能となる。図１２に示す接続例は、映像信号をアナログ信号として取り扱った場合を例にとって説明したが、これをデジタル信号として取り扱うようにしてもよい。図１４は映像信号をデジタル信号として取り扱う時の回路構成図を示す。ここではコンデンサ列よりなる一時記憶手段４３に替えて、例えばＲＡＭよりなる一時記憶手段５０を用い、また、欠陥画素列の映像信号と隣接正常画素列の映像信号から新たな変換後の映像信号を求めるデジタル式の第１の信号変換手段５１としては演算回路を用いる。
【００４１】
また、アナログの映像信号の入力側には、これをデジタル信号に変換するＡ／Ｄ変換器５２を設け、出力側にはデジタル信号をアナログ信号に変換するＤ／Ａ変換器５３を設けている。更に、回路中の適当箇所には、バッファ５４、５５、５６、インバータ５７、アドレス発生回路５８等を設けている。尚、回路中、２重線の矢印はデータバスを示す。この回路の動作原理は、アナログとデジタルの相異は別として図１２に示した回路と基本的に同じである。すなわち、アナログの映像信号はＡ／Ｄ変換器５２にてデジタル化されて処理が行なわれる。カウンタ４７では同期信号と、欠陥画素記憶手段４６の欠陥画素列の位置情報とを比較し、該当する欠陥画素列ｙｉ　の画素情報になった時に、カウンタ４７はライト信号を一時記憶手段５０のｗｒｉｔｅ端子に入力し、これと同時にバッファ５４を開き、デジタルの映像信号は同期信号とカウンタ４７で発生したタイミングパルスにより決まるアドレスの一時記憶手段５０に記録される。これにより、欠陥画素列ｙｉ　の映像信号を記録することができる。
【００４２】
次に、隣接する正常画素列ｙｉ＋１　の映像信号が来たときは、カウンタ４７からリード信号が出力されてこれが一時記憶手段５０のｒｅａｄ端子に入力され、アドレス発生回路５８で決まるアドレスの記憶内容が順次読み出される。この時、バッファ５４はクローズとなり、読み出されたデータ（ｙｉ　列）は例えば第１の信号変換手段５１へ入力される。この時、Ａ／Ｄ変換器５２を通った正常画素列ｙｉ＋１　の映像信号の原信号も、オープンされたバッファ５５を介して例えば第１の信号変換手段５１へ入力される。この第１の信号変換手段５１では、上記画素列ｙｉ　の映像信号と画素列ｙｉ＋１の映像信号とを加算して２で割ることによって平均化処理を行ない、この信号を変換された新たな映像信号として出力することになる。この新たな映像信号は、Ｄ／Ａ変換器５３にてアナログ信号に変換された後に、画素列ｙｉ＋１　へ印加されることになる。
【００４３】
このように、映像信号をデジタル信号としても同様な作用効果を発揮することができる。上記実施例では、列方向（横方向）に１列の画素全体が欠陥となった場合を例にとって説明したが、行方向（縦方向）に１行の画素全体が欠陥となった場合にも同様に適用できるのは勿論である。また、ここでは１列、或いは１行の画素列全体が欠陥である場合を例にとって説明したが、１画素単位でも同様に適用できるのは勿論である。尚、上記実施例にあっては、欠陥画素の画素信号とこれに接続される正常画素の本来の映像信号とを加味して新たな映像信号を形成しているので、１画素単位の更に高い解像度を必要とする場合には対応することが困難となる。
【００４４】
例えば図１５に示すように縦横に３個ずつ配列された９個の画素Ｐ１〜Ｐ９の内、真中の画素Ｐ５が欠陥画素の場合において、欠陥画素Ｐ５と周辺の画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ９と輝度差が少ない場合には、先に図１２或いは図１４を参照して説明した接続例のように２つの映像信号を加算した後に１／２のレベルに分割して新たな映像信号を作るようにしてもそれ程問題が生じないが、欠陥画素Ｐ５と周辺画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ９の輝度の差が大きい場合、例えば白色に対して黒色のような場合には、上述のような新たな映像信号では、欠陥画素Ｐ５に対する表示が中間輝度の灰色になってしまって目立たず、解像度を更に向上させることができない。そこで、この問題点を改善するために、以下に説明する変形実施例のような構成としてもよい。
【００４５】
この変形実施例における映像信号の変換態様は次のように示される。まず、図１５に示す画素Ｐ１〜Ｐ９の内、真中の画素Ｐ５を欠陥画素とし、この画素電極を右隣りの正常画素Ｐ６の画素電極と電気的に接続したものと仮定する。ここで中心の画素Ｐ５が白或いは黒で、周辺の画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ９の全てが黒或いは白で、両者間の輝度差が大きい場合には、画素Ｐ６に対しては欠陥画素Ｐ５に対する本来の映像信号のみを与え、画素Ｐ６に対する本来の映像信号は全く考慮しないようにする。これにより、欠陥画素に対する表示を際立たせることが可能となる。これに対して、周辺画素に白或いは黒以外の中間調の映像信号が存在したならば、この時は、先の図１２或いは図１４で説明したように２つの画像信号を加算してレベルを２で割った新たな信号を映像信号として用いるようにする。
【００４６】
通常は、映像信号は多数の階調を持っており、例えば２５６階調の場合において、０〜５０階調までは黒色とし、５１〜２０４階調までを中間調とし、２０５〜２５６を白色とする。尚、階調による区分はこの実例に限定されないのは勿論である。図１６は上述したような変形例を示す回路構成図である。欠陥画素記憶手段６０には、欠陥画素がＰ５である点、その周辺の正常画素はＰ１〜Ｐ４、Ｐ６〜Ｐ９である点及び欠陥画素Ｐ５の画素電極が画素Ｐ６の画素電極に電気的に接続されている点が予め記憶されている。トリガ発生回路６１は、カウンタ６２からの指令により映像信号を記憶するタイミングを一時記憶手段６３へ指示するものである。一時記憶手段６３は上記９つの画素に対応する画像信号を記憶するセルＭ１〜Ｍ９を持っている。この各セルＭ１〜Ｍ９の出力側には映像信号の階調（輝度）を判断するための状態判断手段６４が接続されており、上述したように２５６階調の信号を黒、中間調、白の３つの種類に分類するようになっている。
【００４７】
例えば第２の信号変換手段７２は、上記各状態判断手段６４からの９つの状態信号に基づいて表示態様を分類する第１演算部６５と、画素Ｐ５に対する映像信号（原信号）及び画素Ｐ６に対する映像信号（原信号）とを加算してレベルを２で割って新たな映像信号を形成する第２演算部６６と、この第２演算部６６の出力を受けるバッファ６７と、画素Ｐ５の映像信号（原信号）を受けるバッファ６８とにより主に構成されている。そして、両バッファ６７、６８の出力はＤ／Ａ変換器６９に接続されて、これより画素Ｐ６へ向けて新たな映像信号を出力するようになっている。尚、９０はアナログ映像信号をデジタルに変換するＡ／Ｄ変換器である。
【００４８】
この回路の動作は、周辺の８画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ９の８画素の内、１画素でも中間調の映像信号が存在した場合には、欠陥画素Ｐ５と接続正常画素Ｐ６の両映像信号の平均値を、接続正常画素Ｐ６の新たな映像信号として出力する。また、周辺の８画素の映像信号が全て黒の場合、或いは周辺の８画素の映像信号が全て白の場合には、欠陥画素Ｐ５の映像信号（原信号）を、画素Ｐ６の新たな映像信号として出力する。具体的には、欠陥画素記憶手段６０のデータに基づいてカウンタ６２からは、トリガ発生回路６１を駆動する指示信号が出力され、このトリガ発生回路６１より発生するトリガのタイミングで、各画素Ｐ１〜Ｐ９に対応する映像信号が一時記憶手段６３に保持される。そして、保持された各映像信号の輝度は、状態判断手段６４によって黒、中間調、白の３つに分類されて、その結果信号が第１演算部６５へ入力される。第１演算部６５では上記結果信号に基づいて上述したような画素６に対する新たな映像信号を出力させる。
【００４９】
すなわち、周辺画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ９に１つでも中間調の映像信号が存在すれば、第１演算部６６とバッファ６７を起動して、欠陥画素Ｐ５と接続画素Ｐ６の両映像信号を加算してレベルを２で割って平均化した信号を画素Ｐ６の新たな映像信号として出力し、また、周辺画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ９の映像信号が全て黒または全て白の場合には、バッファ６８を起動して欠陥画素Ｐ５の映像信号（原信号）を、画素Ｐ６の新たな映像信号として出力することになる。これにより、欠陥画素Ｐ５に対する原信号の映像信号が欠損することがなくなり、略１画素単位まで分解能を向上させることが可能となる。
【００５０】
尚、欠陥画素Ｐ５の次の列の映像信号情報は、欠陥画素がきた後で送られるため、接続画素Ｐ６に映像信号を送る時点では次の列の信号は不明となる。従って、欠陥画素Ｐ５の周囲の８画素Ｐ１〜Ｐ４、Ｐ６〜Ｐ９の映像信号の情報がどのようになっているかの判断は、１フレーム或いは１フィールド前の映像信号の情報をもとに判断する。この場合でも、フレーム或いはフィールドの周期は略３０ｍｓｅｃ程度で非常に短いので、１フレーム或いは１フィールドの遅れがそれ程問題となることはない。
【００５１】
【発明の効果】
以上説明したように、本発明の表示用マトリクス回路によれば、次のように優れた作用効果を発揮することができる。不良な画素に対する映像信号を一時的に記憶しておき、隣接して接続される正常な画素を表示する際に、第１の信号変換手段は上記不良な画素に対する映像信号を加味して実際の映像信号を形成するようにしたので、不良な画素に対する映像信号が欠損することを防止でき、１画素単位或いは１ライン単位の解像度を向上できるのみならず、表示パネルの歩留りを向上させることができる。また、不良な画素に対する映像信号を一時的に記憶しておき、隣接して接続される正常な画素を表示する際に、この不良な画素の周辺の画素の映像信号の状態を判断し、この判断結果に基づいて第２の信号変換手段は上記不良な画素に対する映像信号を加味して実際の映像信号を形成するようにしたので、不良な画素に対する映像信号が欠損することを防止でき、１画素単位の解像度を更に向上させることができ、また、表示パネルの歩留りも向上させることができる。
【図面の簡単な説明】
【図１】本実施例に適用される表示用マトリクス基板の２画素部分を示す部分断面図である。
【図２】本実施例に適用される表示用マトリクス基板の製造方法を説明するための工程図である。
【図３】本実施例に適用される表示用マトリクス基板の製造方法を説明するための工程図である。
【図４】本実施例に適用される表示用マトリクス基板の製造方法を説明するための工程図である。
【図５】本実施例に適用される表示用マトリクス基板の製造方法を説明するための工程図である。
【図６】本実施例に適用される表示用マトリクス基板の製造方法を説明するための工程図である。
【図７】図１に示す素子用マトリクス基板を示す回路構成図である。
【図８】１ラインの欠陥画素が生じた時の表示態様の一例を示す図である。
【図９】図８に示す表示態様を本発明により修正した時の表示態様を示す図である。
【図１０】１ラインの欠陥画素が生じた時の画素電極の接続状態を示す図である。
【図１１】本実施例に適用される接続例を示す概略平面図である。
【図１２】図１１に示す接続例の回路構成図である。
【図１３】図１２に示す回路のタイミングチャートを模式的に示す図である。
【図１４】映像信号をデジタル信号として取り扱う時の回路構成図を示す。
【図１５】欠陥画素の周囲に正常画素が存在する時の状態を示す図である。
【図１６】他の実施例を示す回路構成図である。
【図１７】マトリクス画素を有する一般的な液晶表示装置を示す回路図である。
【図１８】表示用マトリクス基板の単位画素部分を示す断面図である。
【符号の説明】
１…スイッチング素子（トランジスタ）、１Ａ…不良なスイッチング素子（トランジス）、１Ｂ…正常なスイッチング素子（トランジスタ）、２，２Ａ，２Ｂ…画素電極、３，３Ａ，３Ｂ…コンデンサ、５…共通電極、６…液晶、７，７Ａ，７Ｂ…ドレイン、８，８Ａ，８Ｂ…ソース、１０…単結晶シリコン基板（基板）、１３…絶縁膜、１４Ａ…開口部、１５…表示用マトリクス基板、２１Ａ…欠陥画素、２１Ｂ…正常画素、２２…金属性パーティクル、４３，５０，６３…一時記憶手段、４６，６０…欠陥画素記憶手段、４８，５１…第１の信号変換手段、６４…状態判断回路、６１…第１演算部、６２…第２演算部、７２…第２の信号変換手段。
【図１】
2004004868.tif 000003
【図２】
2004004868.tif 000004
【図３】
2004004868.tif 000005
【図４】
2004004868.tif 000006
【図５】
2004004868.tif 000007
【図６】
2004004868.tif 000008
【図７】
2004004868.tif 000009
【図８】
2004004868.tif 000010
【図９】
2004004868.tif 000011
【図１０】
2004004868.tif 000012
【図１１】
2004004868.tif 000013
【図１２】
2004004868.tif 000014
【図１３】
2004004868.tif 000015
【図１４】
2004004868.tif 000016
【図１５】
2004004868.tif 000017
【図１６】
2004004868.tif 000018
【図１７】
2004004868.tif 000019
【図１８】
2004004868.tif 000020