(57)【要約】【課題】  パッドがフローティング状態になる場合にパッドを電源電圧レベルにプルアップすることが可能であり、パッドに高電圧が印加される場合はプルアップ手段を保護することができる入力バッファを提供する。【解決手段】  電源電圧とパッド間に連結して制御電圧が印加されるゲートとフローティングウェル電圧が印加される基板を有したプルアップトランジスタと、前記パッドに印加される信号を伝送する伝送トランジスタと、この伝送トランジスタで伝送された信号をバッファして入力信号を発生するバッファと、前記パッドに高電圧が印加されるとパッドに印加される電圧を制御電圧及びフローティングウェル電圧として発生し、パッドに前記高電圧未満の電圧が印加されると制御電圧を接地電圧で、フローティングウェル電圧を電源電圧で発生する制御回路と、で構成される。【選択図】    図２
2004312686.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧とパッド間に連結して制御電圧が印加されるゲートとフローティングウェル電圧が印加される基板を有したプルアップトランジスタと、
電源電圧が印加されるゲートと接地電圧に連結した基板を有して前記パッドに印加される信号を伝送する伝送トランジスタと、
前記伝送トランジスタで伝送された信号をバッファして入力信号を発生するバッファと、
前記パッドに高電圧が印加されると前記パッドに印加される電圧を前記制御電圧及びフローティングウェル電圧として発生し、前記パッドに前記高電圧未満の電圧が印加されると前記制御電圧を接地電圧で、前記フローティングウェル電圧を電源電圧で発生する制御手段とを備えることを特徴とする入力バッファ。
【請求項２】
前記高電圧は、
前記電源電圧より高い電圧であることを特徴とする請求項１に記載の入力バッファ。
【請求項３】
前記制御手段は、
前記パッドに高電圧が印加されると高電圧検出信号を発生する高電圧検出回路と、
前記パッドに高電圧未満の電圧が印加されると前記高電圧検出信号をリセットするための高電圧検出リセット信号を発生する高電圧検出リセット回路と、
前記高電圧検出信号が発生すれば前記パッドに印加される電圧を前記制御電圧及び前記フローティングウェル電圧として発生し、前記高電圧検出信号がリセットされると接地電圧を前記制御電圧として、電源電圧を前記フローティングウェル電圧として発生する制御電圧及びフローティングウェル電圧発生回路とを備えることを特徴とする請求項１に記載の入力バッファ。
【請求項４】
前記高電圧検出回路は、
前記パッドと第１ノード間に連結して電源電圧が印加されるゲートと前記フローティングウェル電圧が印加される基板を有した第１ＰＭＯＳトランジスタと、
前記第１ノードと第２ノード間に連結して電源電圧が印加されるゲートと接地電圧が印加される基板を有した第１ＮＭＯＳトランジスタと、
前記第２ノードに連結したドレインと前記高電圧検出リセット信号が印加されるゲートと接地電圧に連結したソースおよび基板を有した第２ＮＭＯＳトランジスタと、
電源電圧に連結したソース及び基板と前記第１ノードに連結したゲートを有した第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインに連結したソースと前記第２ノードに連結したゲートと電源電圧に連結した基板を有した第３ＰＭＯＳトランジスタと、
前記第２ノードに連結したゲートと前記第３ＰＭＯＳトランジスタのドレインに連結したドレインと接地電圧に連結したソース及び基板を有した第３ＮＭＯＳトランジスタとを備え、
前記第３ＮＭＯＳトランジスタのドレインを通じて前記高電圧検出信号を発生することを特徴とする請求項３に記載の入力バッファ。
【請求項５】
前記高電圧検出リセット回路は、
前記パッドと第３ノード間に連結して電源電圧が印加されるゲートと接地電圧に連結した基板を有した第４ＮＭＯＳトランジスタと、
電源電圧が印加されるソース及び基板と前記パッドに連結したゲートを有した第４ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのドレインに連結したソースと電源電圧が印加される基板と前記第３ノードに連結したゲートを有した第５ＰＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタのドレインに連結したドレインと前記第３ノードに連結したゲートと接地電圧に連結したソース及び基板を有した第５ＮＭＯＳトランジスタとを備え、
前記第５ＮＭＯＳトランジスタのドレインを通じて前記高電圧検出リセット信号を発生することを特徴とする請求項３に記載の入力バッファ。
【請求項６】
前記制御電圧及びフローティングウェル電圧発生回路は、
電源電圧が印加されるソース／ドレインと第４ノードに連結したゲートとフローティングウェル電圧が印加されるドレイン／ソース及び基板を有した第６ＰＭＯＳトランジスタと、
前記第６ＰＭＯＳトランジスタのドレイン／ソースに連結したソース／ドレインと電源電圧が印加されるゲートと前記パッドに連結したドレイン／ソースと前記フローティングウェル電圧が印加される基板を有した第７ＰＭＯＳトランジスタと、
前記第４ノードと前記パッド間に連結して電源電圧が印加されるゲートと前記フローティングウェル電圧が印加される基板を有した第８ＰＭＯＳトランジスタと、
電源電圧が印加されるゲートと前記第４ノードに連結したドレインと接地電圧に連結した基板を有した第６ＮＭＯＳトランジスタと、
前記第６ＮＭＯＳトランジスタのソースに連結したドレインと前記高電圧検出信号が印加されるゲートと接地電圧に連結した基板及びソースを有した第７ＮＭＯＳトランジスタを備え、
前記第４ノードを通して前記制御電圧を発生し、前記第６ＰＭＯＳトランジスタのドレイン／ソースを通して前記フローティングウェル電圧を発生することを特徴とする請求項３に記載の入力バッファ。
【請求項７】
電源電圧とパッド間に連結したプルアップトランジスタと、
電源電圧が印加されるゲートと接地電圧に連結した基板を有して前記パッドに印加される信号を伝送する伝送トランジスタと、
前記伝送トランジスタにより伝送された信号をバッファして入力信号を発生するバッファと、
前記パッドに高電圧が印加されると前記プルアップトランジスタをオフし、前記パッドに前記高電圧未満の電圧が印加されると前記プルアップトランジスタをオンする制御手段とを備えることを特徴とする入力バッファ。
【請求項８】
前記制御手段は、
前記パッドに高電圧が印加されると高電圧検出信号を発生し、前記パッドに高電圧未満の電圧が印加されると前記高電圧検出信号をリセットする高電圧検出部と、
前記高電圧検出信号が発生すれば前記パッドに印加される電圧を前記プルアップトランジスタのゲートと基板に印加し、前記高電圧検出信号がリセットされると接地電圧及び電源電圧を前記プルアップトランジスタのゲートと基板に印加する制御電圧及びフローティングウェル電圧発生回路とを備えることを特徴とする請求項７に記載の入力バッファ。
【請求項９】
前記高電圧検出部は、
前記パッドに高電圧が印加されると高電圧検出信号を発生する高電圧検出回路と、
前記パッドに高電圧未満の電圧が印加されると前記高電圧検出信号をリセットするための高電圧検出リセット信号を発生する高電圧検出リセット回路とを備えることを特徴とする請求項８に記載の入力バッファ。
【請求項１０】
前記高電圧検出回路は、
前記パッドと第１ノード間に連結して電源電圧が印加されるゲートと前記フローティングウェル電圧が印加される基板を有した第１ＰＭＯＳトランジスタと、
前記第１ノードと第２ノード間に連結して電源電圧が印加されるゲートと接地電圧が印加される基板を有した第１ＮＭＯＳトランジスタと、
前記第２ノードに連結したドレインと前記高電圧検出リセット信号が印加されるゲートと接地電圧に連結したソースおよび基板を有した第２ＮＭＯＳトランジスタと、
電源電圧に連結したソース及び基板と前記第１ノードに連結したゲートを有した第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインに連結したソースと前記第２ノードに連結したゲートと電源電圧に連結した基板を有した第３ＰＭＯＳトランジスタと、
前記第２ノードに連結したゲートと前記第３ＰＭＯＳトランジスタのドレインに連結したドレインと接地電圧に連結したソース及び基板を有した第３ＮＭＯＳトランジスタとを備え、
前記第３ＮＭＯＳトランジスタのドレインを通じて前記高電圧検出信号を発生することを特徴とする請求項９に記載の入力バッファ。
【請求項１１】
前記高電圧検出リセット回路は、
前記パッドと第３ノード間に連結して電源電圧が印加されるゲートと接地電圧に連結した基板を有した第４ＮＭＯＳトランジスタと、
電源電圧が印加されるソース及び基板と前記パッドに連結したゲートを有した第４ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのドレインに連結したソースと電源電圧が印加される基板と前記第３ノードに連結したゲートを有した第５ＰＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタのドレインに連結したドレインと前記第３ノードに連結したゲートと接地電圧に連結したソース及び基板を有した第５ＮＭＯＳトランジスタとを備え、
前記第５ＮＭＯＳトランジスタのドレインを通じて前記高電圧検出リセット信号を発生することを特徴とする請求項９に記載の入力バッファ。
【請求項１２】
前記制御電圧及びフローティングウェル電圧発生回路は、
電源電圧が印加されるソース／ドレインと第４ノードに連結したゲートとフローティングウェル電圧が印加されるドレイン／ソース及び基板を有した第６ＰＭＯＳトランジスタと、
前記第６ＰＭＯＳトランジスタのドレイン／ソースに連結したソース／ドレインと電源電圧が印加されるゲートと前記パッドに連結したドレイン／ソースと前記フローティングウェル電圧が印加される基板を有した第７ＰＭＯＳトランジスタと、
前記第４ノードと前記パッド間に連結して電源電圧が印加されるゲートと前記フローティングウェル電圧が印加される基板を有した第８ＰＭＯＳトランジスタと、
電源電圧が印加されるゲートと前記第４ノードに連結したドレインと接地電圧に連結したソースおよび基板を有した第６ＮＭＯＳトランジスタと、
前記第６ＮＭＯＳトランジスタのソースに連結したドレインと前記高電圧検出信号が印加されるゲートと接地電圧に連結した基板及びソースを有した第７ＮＭＯＳトランジスタを備え、
前記第４ノードを通して前記制御電圧を発生し、前記第６ＰＭＯＳトランジスタのドレイン／ソースを通して前記フローティングウェル電圧を発生することを特徴とする請求項８に記載の入力バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入力バッファに係り、特にプルアップ手段を有した入力バッファに関する。
【背景技術】
【０００２】
半導体装置は、工程技術の発展によってディップ-サブミクロン（ｄｅｅｐ−ｓｕｂｍｉｃｒｏｎ）線幅技術を用いるようになることによって電源電圧が３．３Ｖから徐々に低くなっているが、このような半導体装置が適用されるシステムの電源電圧は一般的に半導体装置内部の電源電圧より高電圧、例えば５Vである。
【０００３】
したがって、半導体装置の入力回路は、外部から高電圧が流入する場合にも安定的に動作できる高電圧トレラント機能を備えている。
【０００４】
一般的に、半導体装置の入力回路というものはパッドに連結してパッドから入力される信号をバッファする入力バッファを言う。
【０００５】
従来のプルアップ手段を有した入力バッファは、パッドから入力される信号をバッファして、パッドがフローティング状態である場合にプルアップ手段によってパッドをプルアップする。
【０００６】
ところが、従来のプルアップ手段を有した入力バッファは、パッドがフローティング状態である場合にプルアップ手段によってパッドを電源電圧レベルにプルアップすることができなくて、電源電圧からしきい値電圧を引いた電圧にプルアップするようになる。これにより、半導体装置のパッドに連結した外部装置のパッドに連結された入力バッファがオンされるようになって、外部装置のパッドに連結された入力バッファを通して漏れ電流を誘発するようになるという問題点があった。
【０００７】
図１は、従来のプルアップ手段を備えた入力バッファの実施形態の回路図であって、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１、及びバッファＢＵＦ１で構成されている。
図１において、１０で示したものはパッドを示す。
【０００８】
図１に示した回路の動作を説明すれば次の通りである。
ＮＭＯＳトランジスタＮ１は常にオンされていて、パッド１０に接地電圧レベルの信号が印加された場合には接地電圧レベルの信号をノードｎに伝送し、パッド１０に高電圧または電源電圧レベルの信号が印加された場合にはノードｎに高電圧からＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎを引いた電圧または電源電圧ＶＤＤからＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎを引いた電圧ＶＤＤ−Ｖｔｎを伝送する。すなわち、ＮＭＯＳトランジスタＮ１が高電圧トレラント機能を遂行する。バッファＢＵＦ１はノードｎの信号をバッファして入力信号ＩＮを発生する。このような動作時にＰＭＯＳトランジスタＰ１はノードｎの電圧に影響を及ぼさないように設計されている。
【０００９】
パッド１０がフローティング状態になれば、ＰＭＯＳトランジスタＰ１はノードｎを電源電圧ＶＤＤレベルにプルアップする。ＮＭＯＳトランジスタＮ１は電源電圧ＶＤＤからＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎを引いた電圧ＶＤＤ−Ｖｔｎをパッド１０に伝送する。すなわち、パッド１０は電源電圧ＶＤＤレベルに完全にプルアップできなくて、電源電圧ＶＤＤからＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎを引いた電圧ＶＤＤ−Ｖｔｎにプルアップされる。したがって、ＰＭＯＳトランジスタＰ１によってパッド１０がフローティング状態になることを防止するようになる。
【００１０】
ところが、この時パッド１０が電源電圧ＶＤＤからＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎを引いた電圧ＶＤＤ−Ｖｔｎにプルアップされるために、パッド１０に連結した外部の他の装置のパッドに連結された入力バッファがオンされて外部の他の装置のパッドに連結された入力バッファを通して漏れ電流を誘発するようになるという問題点があった。
【００１１】
もちろん、入力バッファの構成時にＰＭＯＳトランジスタＰ１をパッド１０に直接連結して構成するようにすればパッド１０がフローティング状態になる場合にパッド１０を電源電圧レベルにプルアップすることが可能である。しかし、このように構成した場合は、パッド１０に高電圧が流入する場合にＰＭＯＳトランジスタＰ１のゲートとドレイン間の電圧差があまりに大きくてＰＭＯＳトランジスタＰ１のゲートオキサイドが破壊されるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記の点に鑑みなされたもので、その目的は、パッドがフローティング状態になる場合にパッドを電源電圧レベルにプルアップすることが可能であり、かつパッドに高電圧が印加された場合にプルアップ手段を保護することができる入力バッファを提供することにある。
【課題を解決するための手段】
【００１３】
前記目的を達成するための本発明の入力バッファは、電源電圧とパッド間に連結して制御電圧が印加されるゲートとフローティングウェル電圧が印加される基板を有したプルアップトランジスタと、電源電圧が印加されるゲートと接地電圧に連結した基板を有して前記パッドに印加される信号を伝送する伝送トランジスタと、前記伝送トランジスタで伝送された信号をバッファして入力信号を発生するバッファと、前記パッドに高電圧が印加されると前記パッドに印加される電圧を前記制御電圧及びフローティングウェル（ｆｌｏａｔｉｎｇ  ｗｅｌｌ）電圧として発生し、前記パッドに前記高電圧未満の電圧が印加されると前記制御電圧を接地電圧で、前記フローティングウェル電圧を電源電圧で発生する制御手段とを備えることを特徴とする。
【００１４】
前記制御手段は、前記パッドに高電圧が印加されると高電圧検出信号を発生する高電圧検出回路と、前記パッドに高電圧未満の電圧が印加されると前記高電圧検出信号をリセットするための高電圧検出リセット信号を発生する高電圧検出リセット回路と、前記高電圧検出信号が発生すれば前記パッドに印加される電圧を前記制御電圧及び前記フローティングウェル電圧として発生し、前記高電圧検出信号がリセットされると接地電圧を前記制御電圧として、電源電圧を前記フローティングウェル電圧として発生する制御電圧及びフローティングウェル電圧発生回路とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明の入力バッファは、パッドがフローティング状態になる場合にパッドを電源電圧レベルにプルアップすることによって外部の装置のパッドに連結した入力バッファを通した漏れ電流を防止することができる。
【００１６】
また、本発明の入力バッファは、パッドに高電圧が印加される場合にプルアップ手段がオフされることによってプルアップ手段を高電圧から保護できる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照しながら本発明の入力バッファの実施の形態を説明する。
図２は、本発明の入力バッファの実施形態の構成を示すものであって、高電圧検出回路１００、制御電圧及びフローティングウェル電圧発生回路１１０、高電圧検出リセット回路１２０、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２、及びバッファＢＵＦ２で構成されている。
図２において、２０で示したものはパッドを示す。
【００１８】
図２に示した構成の機能を説明すれば次の通りである。
高電圧検出回路１００は、フローティングウェル電圧ＶＦＷが印加された状態で、パッド２０に電源電圧ＶＤＤレベル以上の電圧が印加されると高電圧検出信号ＶＤＥＴを発生し、高電圧検出リセット信号ＶＲＥに応答して高電圧検出信号ＶＤＥＴをリセットする。
【００１９】
制御電圧及びフローティングウェル電圧発生回路１１０は、高電圧検出信号ＶＤＥＴが発生すれば、パッド２０に印加される電圧をフローティングウェル電圧ＶＦＷ及び制御電圧ＣＯＮとして発生し、高電圧検出信号ＶＤＥＴがリセットされると電源電圧ＶＤＤをフローティングウェル電圧ＶＦＷとして発生し、接地電圧を制御電圧ＣＯＮとして発生する。
【００２０】
高電圧検出リセット回路１２０は、パッド２０に印加される電圧が電源電圧ＶＤＤレベル以上の電圧でなければ高電圧検出リセット信号ＶＲＥを発生する。
【００２１】
ＰＭＯＳトランジスタＰ２は、フローティングウェル電圧ＶＦＷ及び制御電圧ＣＯＮがパッド２０に印加される電圧ならばオフされ、フローティングウェル電圧ＶＦＷが電源電圧ＶＤＤであり、制御電圧ＣＯＮが接地電圧ならばオンされてパッド２０を電源電圧ＶＤＤレベルにプルアップする。ＮＭＯＳトランジスタＮ２は電源電圧ＶＤＤが印加されるゲートと接地電圧に連結した基板を有しパッド２０に印加される電圧を伝送する。すなわち、パッド２０に印加される電圧が電源電圧ＶＤＤレベルより低ければパッド２０に印加される電圧を伝送し、パッド２０に印加される電圧が電源電圧ＶＤＤレベル以上ならばパッド２０に印加される電圧からＮＭＯＳトランジスタＮ２のしきい値電圧Ｖｔｎを引いた電圧を伝送する。バッファＢＵＦ２はＮＭＯＳトランジスタＮ２を通して伝送される信号のレベルがバッファＢＵＦ２のトリップ電圧に至れば入力信号ＩＮのレベルを遷移する。
【００２２】
このように本発明の入力バッファは、プルアップ手段であるＰＭＯＳトランジスタＰ２をパッド２０に連結して構成し、さらにパッド２０に電源電圧ＶＤＤレベル以上の高電圧が印加された場合にＰＭＯＳトランジスタＰ２を保護するための高電圧検出回路１００、制御電圧及びフローティングウェル電圧発生回路１１０、及び高電圧検出リセット回路１２０を備えて構成される。
【００２３】
すなわち、本発明の入力バッファは、ＰＭＯＳトランジスタＰ２を高電圧から保護するためにパッド２０に電源電圧ＶＤＤレベル以上の高電圧が印加された場合にはＰＭＯＳトランジスタＰ２をオフし、パッド２０に接地電圧レベルから電源電圧ＶＤＤレベル間の電圧が印加される場合にはＰＭＯＳトランジスタＰ２をオンしてパッド２０を電源電圧ＶＤＤレベルにプルアップする。したがって、パッド２０がフローティング状態である場合にパッド２０を電源電圧ＶＤＤレベルにプルアップすることによって、外部の装置のパッドに連結された入力バッファを通した漏れ電流を除去できる。
【００２４】
図３は、本発明の入力バッファの具体例の回路図であって、高電圧検出回路１００はＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５及びＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５で構成され、制御電圧及びフローティングウェル電圧発生回路１１０はＰＭＯＳトランジスタＰ６、Ｐ７、Ｐ８、及びＮＭＯＳトランジスタＮ６、Ｎ７で構成され、高電圧検出リセット回路１２０はＰＭＯＳトランジスタＰ９、Ｐ１０、及びＮＭＯＳトランジスタＮ８、Ｎ９で構成される。
【００２５】
図３に示した回路の構成を詳細に説明すれば次の通りである。
高電圧検出回路１００は、パッド２０に接続されたノードＡとノードＢ（第１ノード）間に連結して電源電圧ＶＤＤが印加されるゲートとフローティングウェル電圧ＶＦＷが印加される基板を有したＰＭＯＳトランジスタＰ３、ノードＢとノードＣ（第２ノード）間に連結して電源電圧ＶＤＤが印加されるゲートと接地電圧が印加される基板を有したＮＭＯＳトランジスタＮ３、ノードＣに連結したドレインと高電圧検出リセット信号ＶＲＥが印加されるゲートと接地電圧に連結したソースおよび基板を有したＮＭＯＳトランジスタＮ４、電源電圧ＶＤＤが印加されるソースおよび基板とゲートとノードＢに連結したゲートを有したＰＭＯＳトランジスタＰ４、ＰＭＯＳトランジスタＰ４のドレインに連結したソースとノードＣに連結したゲートと電源電圧ＶＤＤが印加される基板を有したＰＭＯＳトランジスタＰ５、及びＰＭＯＳトランジスタＰ５のドレインに連結したドレインとノードＣに連結したゲートと接地電圧に連結したソースおよび基板を有したＮＭＯＳトランジスタＮ５で構成され、ＮＭＯＳトランジスタＮ５のドレインを通じて高電圧検出信号ＶＤＥＴを生じる。
【００２６】
制御電圧及びフローティングウェル電圧発生回路１１０は、高電圧検出信号ＶＤＥＴが印加されるゲートと接地電圧に連結したソースおよび基板を有したＮＭＯＳトランジスタＮ７、電源電圧ＶＤＤが印加されるゲートとＮＭＯＳトランジスタＮ７のドレインに連結したソースと接地電圧に連結した基板を有したＮＭＯＳトランジスタＮ６、電源電圧ＶＤＤが印加されるソース／ドレインとＮＭＯＳトランジスタＮ６のドレインに連結したゲートとフローティングウェル電圧ＶＦＷが印加される基板を有したＰＭＯＳトランジスタＰ７、このＰＭＯＳトランジスタＰ７のゲートとパッド２０間にドレインおよびソース／ソースおよびドレインが接続され、電源電圧ＶＤＤが印加されるゲートとフローティングウェル電圧ＶＦＷが印加される基板を有したＰＭＯＳトランジスタＰ６、及びＰＭＯＳトランジスタＰ７のドレイン／ソースに連結したソース／ドレインと電源電圧ＶＤＤが印加されるゲートとパッド２０に連結したドレイン／ソースとフローティングウェル電圧ＶＦＷが印加される基板を有したＰＭＯＳトランジスタＰ８で構成され、ＰＭＯＳトランジスタＰ６のドレイン／ソース（第４ノード）を通じて制御電圧ＣＯＮを発生する。
【００２７】
高電圧検出リセット回路１２０は、電源電圧ＶＤＤが印加されるゲートと接地電圧に連結した基板とパッド２０に連結したドレイン／ソースを有したＮＭＯＳトランジスタＮ８、電源電圧ＶＤＤが印加されるソースおよび基板とパッド２０に連結したゲートを有したＰＭＯＳトランジスタＰ９、ＰＭＯＳトランジスタＰ９のドレインに連結したソースとＮＭＯＳトランジスタＮ８のソース／ドレイン（第３ノード）に連結したゲートと電源電圧ＶＤＤが印加される基板を有したＰＭＯＳトランジスタＰ１０、及びＮＭＯＳトランジスタＮ８のソース／ドレインに連結したゲートとＰＭＯＳトランジスタＰ１０のドレインに連結したドレインと接地電圧に連結したソースおよび基板を有したＮＭＯＳトランジスタＮ９を備え、ＮＭＯＳトランジスタＮ９のドレインを通じて高電圧検出リセット信号ＶＲＥを発生する。
【００２８】
図４は、図３に示した回路のパッド２０に印加される電圧の変化による各ノードの電圧の変化を示すものであって、（ａ）はパッド２０の電圧の変化を、（ｂ）はノードＢの電圧の変化を、（ｃ）はノードＣの電圧の変化を、（ｄ）は高電圧検出リセット信号ＶＲＥの電圧の変化を、（ｅ）は高電圧検出信号ＶＤＥＴの電圧の変化を、（ｆ）は制御電圧ＣＯＮの変化を、（ｇ）はフローティングウェル電圧ＶＦＷの変化を、（ｈ）は入力信号ＩＮの電圧の変化を各々示すものである。
そして、図４において、ＧＮＤは接地電圧レベルを意味する。
【００２９】
図４を使用して図３に示した回路の動作を説明すれば次の通りである。
電源電圧ＶＤＤが印加され、かつ図４の（ａ）に示したようにパッド２０に接地電圧レベルから電源電圧ＶＤＤにＰＭＯＳトランジスタＰ３のしきい値電圧Ｖｔｐを加えた電圧ＶＤＤ+Ｖｔｐより小さい電圧が印加されると、ＰＭＯＳトランジスタＰ３がオフされて図４の（ｂ）に示したようにノードＢは接地電圧レベルになり、ＮＭＯＳトランジスタＮ８はパッド２０に印加される電圧を伝送する。この時、ＮＭＯＳトランジスタＮ８を通して伝送される電圧がＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ９のトリップ電圧に至る時まではＰＭＯＳトランジスタＰ９、Ｐ１０がオンされ、ＮＭＯＳトランジスタＮ９がオフされて図４の（ｄ）に示したように電源電圧ＶＤＤレベルの高電圧検出リセット信号ＶＲＥを発生する。しかし、ＮＭＯＳトランジスタＮ８を通して伝送される電圧がＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ９のトリップ電圧以上になればＰＭＯＳトランジスタＰ９、Ｐ１０がオフされ、ＮＭＯＳトランジスタＮ９がオンされて図４の（ｄ）に示したように接地電圧レベルの高電圧検出リセット信号ＶＲＥを発生する。電源電圧ＶＤＤレベルの高電圧検出リセット信号ＶＲＥが発生すればＮＭＯＳトランジスタＮ４がオンされて図４の（ｃ）に示したようにノードＣを接地電圧レベルにする。そして、ＰＭＯＳトランジスタＰ４、Ｐ５がオンされて図４の（ｅ）に示したように電源電圧ＶＤＤレベルの高電圧検出信号ＶＤＥＴを発生する。電源電圧ＶＤＤレベルの高電圧検出信号ＶＤＥＴが発生すればＮＭＯＳトランジスタＮ７がオンされて図４の（ｆ）に示したように接地電圧レベルの制御電圧ＣＯＮを発生する。すると、ＰＭＯＳトランジスタＰ７がオンされ、ＰＭＯＳトランジスタＰ６、Ｐ８がオフされて図４の（ｇ）に示したように電源電圧ＶＤＤレベルのフローティングウェル電圧ＶＦＷを発生する。また、ＰＭＯＳトランジスタＰ２はオンされてパッド２０を電源電圧レベルにプルアップする。ＮＭＯＳトランジスタＮ２はパッド２０の電圧を伝送し、バッファＢＵＦ２はＮＭＯＳトランジスタＮ２を通して伝送される信号の電圧がバッファＢＵＦ２のトリップ電圧に至れば図４の（ｈ）に示したように電源電圧ＶＤＤレベルの入力信号ＩＮを発生する。
【００３０】
すなわち、電源電圧ＶＤＤが印加され、かつパッド２０に電圧ＶＤＤ+Ｖｔｐレベルより小さい電圧が印加されると、電源電圧ＶＤＤレベルの高電圧検出信号ＶＤＥＴ、高電圧検出リセット信号ＶＲＥ、及びフローティングウェル電圧ＶＦＷを発生し、かつ接地電圧レベルの制御電圧ＣＯＮを発生する。したがって、プルアップ手段であるＰＭＯＳトランジスタＰ２がオンされてパッド２０を電源電圧レベルにプルアップする。これにより、パッド２０に連結した外部の装置内部のパッドがフローティング状態になることによって外部の装置内部のパッドに連結した入力バッファを通した漏れ電流が発生することが防止される。
【００３１】
一方、電源電圧ＶＤＤが印加され、かつ図４の（ａ）に示したようにパッド２０に電圧ＶＤＤ+Ｖｔｐレベル以上の電圧が印加されると、ＰＭＯＳトランジスタＰ３がオンされて、図４の（ｂ）に示したようにノードＢにパッド２０の電圧が伝送される。すると、ＮＭＯＳトランジスタＮ３はノードＢの電圧を伝送して、図４の（ｃ）に示したようにノードＣを電圧ＶＤＤ−Ｖｔｎにする。一方、ＮＭＯＳトランジスタＮ８はパッド２０の電圧を伝送し、ＮＭＯＳトランジスタＮ９はＮＭＯＳトランジスタＮ８を通して伝送される信号に応答してオンされて、図４の（ｄ）に示したように接地電圧レベルの高電圧検出リセット信号ＶＲＥを発生する。したがって、ＮＭＯＳトランジスタＮ４はオフされ、ＮＭＯＳトランジスタＮ５はノードＣの電圧に応答してオンされて、図４の（ｅ）に示したように接地電圧レベルの高電圧検出信号ＶＤＥＴを発生する。すると、ＮＭＯＳトランジスタＮ７とＰＭＯＳトランジスタＰ７はオフされ、ＰＭＯＳトランジスタＰ６、Ｐ８はオンされて、図４の（ｆ）及び（ｇ）に示したようにパッド２０に印加される電圧と同一の電圧レベルの制御電圧ＣＯＮ及びフローティングウェル電圧ＶＦＷを発生する。すると、ＰＭＯＳトランジスタＰ２はオフされ、ＮＭＯＳトランジスタＮ２はパッド２０の電圧を伝送し、バッファＢＵＦ２はＮＭＯＳトランジスタＮ２により伝送された電圧に応答して、図４の（ｈ）に示したように電源電圧ＶＤＤレベルの入力信号ＩＮを発生する。
【００３２】
すなわち、電源電圧ＶＤＤが印加され、かつパッド２０に電圧ＶＤＤ+Ｖｔｐレベルより高い電圧が印加されると、接地電圧レベルの高電圧検出信号ＶＤＥＴ及び高電圧検出リセット信号ＶＲＥを発生して、パッド２０に印加される電圧と同一レベルの電圧のフローティングウェル電圧ＶＦＷ及び制御電圧ＣＯＮを発生する。したがって、プルアップ手段であるＰＭＯＳトランジスタＰ２がオフされることによってＰＭＯＳトランジスタＰ２がパッド２０に高電圧が印加される場合に保護される。
【００３３】
以上、本発明の望ましい実施形態を説明したが、当該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更できることを理解できる。
【図面の簡単な説明】
【００３４】
【図１】従来のプルアップ手段を備えた入力バッファの回路図である。
【図２】本発明の入力バッファの実施形態の構成を示す図である。
【図３】本発明の入力バッファの具体例の回路図である。
【図４】図３に示した回路のパッドに印加される電圧の変化による各ノードの電圧の変化を示す波形図である。
【符号の説明】
【００３５】
１００    高電圧検出回路
１１０    制御電圧及びフローティングウェル電圧発生回路
１２０    高電圧検出リセット回路
２０    パッド
Ｐ２〜Ｐ１０    ＰＭＯＳトランジスタ
Ｎ２〜Ｎ９    ＮＭＯＳトランジスタ
【図１】
2004312686.tif 000003
【図２】
2004312686.tif 000004
【図３】
2004312686.tif 000005
【図４】
2004312686.tif 000006