(57)【要約】【課題】駆動回路を構成するＰチャネル，ＮチャネルＭＯＳトランジスタの切り替わり動作時に貫通電流の発生を防止する。【解決手段】プリドライブ回路を構成するＰチャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトランジスタ２のドレイン間に抵抗１０を接続し、ＰチャネルＭＯＳトランジスタ１のドレインに次段のＰチャネルＭＯＳトランジスタ３のゲートを接続し、ＮチャネルＭＯＳトランジスタ２のドレインに次段のＮチャネルＭＯＳトランジスタ４のゲートを接続し、出力回路を構成するＰチャネル，ＮチャネルＭＯＳトランジスタ３，４を駆動する入力波形が抵抗１０とＰチャネル，ＮチャネルＭＯＳトランジスタ３，４のゲート容量とによって遅れ、Ｐチャネル，ＮチャネルＭＯＳトランジスタ３，４が同時にオンすることを防止できる。【選択図】    図１
2004180228.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源端子にソースを接続した第１導電型の第１のＭＯＳトランジスタ、低電位側電源端子にソースを接続した第２導電型の第２のＭＯＳトランジスタ、及び前記第１，第２のＭＯＳトランジスタのドレイン間に接続された抵抗により構成されたプリドライブ回路と、
前記高電位側電源端子にソースを接続し前記第１のＭＯＳトランジスタのドレインにゲートを接続した第１導電型の第３のＭＯＳトランジスタ、及び前記低電位側電源端子にソースを接続し前記第２のＭＯＳトランジスタのドレインにゲートを接続した第２導電型の第４のＭＯＳトランジスタにより構成され、前記第３，第４のＭＯＳトランジスタのドレイン共通接続点より出力信号を出力する出力回路とを備えたことを特徴とする駆動回路。
【請求項２】
高電位側電源端子にソースを接続した第１導電型の第１のＭＯＳトランジスタ、低電位側電源端子にソースを接続した第２導電型の第２のＭＯＳトランジスタ、及び前記第１，第２のＭＯＳトランジスタのドレイン間に接続された抵抗により構成されたプリドライブ回路と、
前記高電位側電源端子にソースを接続し前記第１のＭＯＳトランジスタのドレインにゲートを接続した第１導電型の第３のＭＯＳトランジスタ、及び前記低電位側電源端子にソースを接続し前記第２のＭＯＳトランジスタのドレインにゲートを接続した第２導電型の第４のＭＯＳトランジスタにより構成され、前記第３，第４のＭＯＳトランジスタのドレイン共通接続点より出力信号を出力する出力回路とを備えた駆動回路を集積化した半導体集積回路であって、
前記抵抗が前記半導体集積回路内に形成されたポリシリコン抵抗であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動回路及び半導体集積回路に係り、切り替わり動作時における貫通電流を防止できる駆動回路、及びこれを集積化した半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来のこの種の駆動回路として、特許文献１に記載される半導体集積回路装置が提案され、図３に示したように構成されている。以下、図３を参照しながら従来の駆動回路について詳細に説明する。
【０００３】
図３に示す回路は、特許文献１に記載された駆動回路を示すものであり、同図において、ＰチャネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジスタ２とによってインバータ型のプリドライブ回路を構成し、ＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４とによってインバータ型の出力回路を構成していた。そして、ＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４のゲート間をダイオード５などで構成する電位差発生部を介して接続することにより、ＰチャネルＭＯＳトランジスタ３のゲート電位よりもＮチャネルＭＯＳトランジスタ４のゲート電位を常に一定電圧だけ低い状態にし、両者が共に導通状態になることで発生する高電位側電源端子ＶＤＤから低電位側電源端子ＶＳＳへの貫通電流を抑制していた。
【０００４】
例えば、プリドライブ回路の出力電圧が低い状態にありＰチャネルＭＯＳトランジスタ３が導通状態、ＮチャネルＭＯＳトランジスタ４が遮断状態にある状態から、プリドライブ回路の出力電圧が高い状態へ移行しＰチャネルＭＯＳトランジスタ３が遮断状態へ、ＮチャネルＭＯＳトランジスタ４が導通状態へ遷移する過程において、ＰチャネルＭＯＳトランジスタ３のゲート電位が接地電位から電源電位に向かって上昇するが、ＮチャネルＭＯＳトランジスタ４のゲート電位は電位差発生部の電圧だけ低い電圧で上昇するため、この電位差の分だけＮチャネルＭＯＳトランジスタ４は導通状態への移行が遅れる。この遅れによってＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４とで構成する出力回路の貫通電流を低減していた。
【０００５】
また、逆にプリドライブ回路の出力電圧が高い状態にありＰチャネルＭＯＳトランジスタ３が遮断状態、ＮチャネルＭＯＳトランジスタ４が導通状態にある状態から、プリドライブ回路の出力電圧が低い状態へ移行しＮチャネルＭＯＳトランジスタ４が遮断状態へ、ＰチャネルＭＯＳトランジスタ３が導通状態へ遷移する過程において、ＮチャネルＭＯＳトランジスタ３のゲート電位は電源電位ＶＤＤから接地電位ＶＳＳに向かって下降するが、ＰチャネルＭＯＳトランジスタ３のゲート電位は電位差発生部の電圧だけ高い電圧で下降するため、この電位差の分だけＰチャネルＭＯＳトランジスタ３は導通状態への移行が遅れる。この遅れによってＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４とで構成するインバータ型ドライブ回路の貫通電流を低減していた。
【０００６】
【特許文献１】
特開２０００−２０９０８４号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、前記従来の構成では、電源電圧が電位差発生部の電圧とＰチャネルＭＯＳトランジスタ３のスレッショルド電圧、ＮチャネルＭＯＳトランジスタ４のスレッショルド電圧の和よりも高い場合、ＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４が同時に導通状態になり、貫通電流が発生する期間が存在するという課題を有していた。
【０００８】
すなわち、電源電圧が５Ｖ、電位差発生部の電圧が０．７Ｖ、Ｐチャネル，ＮチャネルＭＯＳトランジスタ３，４のスレッショルド電圧が共に１Ｖの場合、プリドライブ回路の出力電圧が低い状態から上昇しＰチャネルＭＯＳトランジスタ３が遮断状態へ、ＮチャネルＭＯＳトランジスタ４が導通状態へ遷移する過程において、ＮチャネルＭＯＳトランジスタ４のゲート電圧が約１Ｖに上昇し導通状態になった時点でＰチャネルＭＯＳトランジスタ３のゲート電圧は電位差発生部の電圧だけ高い約１．７Ｖとなっている。この時点でのＰチャネルＭＯＳトランジスタ３のゲート・ソース間電圧は３．３ＶとなっておりＰチャネルＭＯＳトランジスタ３のスレッショルド電圧よりも高い電圧が残っている。この時点からＰチャネルＭＯＳトランジスタ３のゲート電位が上昇し電源電圧よりＰチャネルＭＯＳトランジスタ３のスレッショルド電圧だけ低い電位、つまり４Ｖになるまでの間はＮチャネルＭＯＳトランジスタ４とＰチャネルＭＯＳトランジスタ３の両方が導通状態にあり貫通電流が発生する。逆にプリドライブ回路の出力電圧が高い状態から下降しＮチャネルＭＯＳトランジスタ４が遮断状態へ、ＰチャネルＭＯＳトランジスタ３が導通状態へ遷移する過程においても、同様にＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４が共に導通状態になる期間が存在し、貫通電流が発生する。
【０００９】
また、特許文献１には、電位差発生部の他の構成として、ゲート電圧遷移期間後の定常時における導通側ＭＯＳトランジスタのゲート・ソース間にできるだけ高い電圧を確保し、駆動回路の動作安定化を図る目的でダイオードと並列に抵抗を接続する構成も示されているが、電位差発生部の電圧がダイオードの順方向電圧で制限されておりそれ以上は広がらないことについては同様であり、ＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４の同時導通期間の存在は避けられない。
【００１０】
本発明は、前記従来技術の問題を解決することに指向するものであり、貫通電流の発生を防止できる駆動回路及び半導体集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この目的を達成するために、本発明に係る駆動回路は、高電位側電源端子にソースを接続した第１導電型の第１のＭＯＳトランジスタ、低電位側電源端子にソースを接続した第２導電型の第２のＭＯＳトランジスタ、及び第１，第２のＭＯＳトランジスタのドレイン間に接続された抵抗により構成されたプリドライブ回路と、高電位側電源端子にソースを接続し第１のＭＯＳトランジスタのドレインにゲートを接続した第１導電型の第３のＭＯＳトランジスタ、及び低電位側電源端子にソースを接続し第２のＭＯＳトランジスタのドレインにゲートを接続した第２導電型の第４のＭＯＳトランジスタにより構成され、第３，第４のＭＯＳトランジスタのドレイン共通接続点より出力信号を出力する出力回路とを備えたことを特徴とする。
【００１２】
また、半導体集積回路は、前記の駆動回路を集積化した半導体集積回路であって、抵抗が半導体集積回路内に形成されたポリシリコン抵抗であることを特徴とする。
【００１３】
前記駆動回路及び半導体集積回路の構成によれば、駆動回路のゲート電位遷移時における第１導電型（Ｐチャネル）のＭＯＳトランジスタと第２導電型（Ｎチャネル）のＭＯＳトランジスタの同時導通状態を完全に排除し、いかなる場合でも貫通電流の発生を防止することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００１５】
図１は本発明の実施の形態１における駆動回路の概略構成を示した図である。ここで、前記従来例を示す図３において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示す。
【００１６】
次に、前記実施の形態１の動作を説明する。図１において、Ｐチャネル（第１導電型）ＭＯＳトランジスタ１とＮチャネル（第２導電型）ＭＯＳトランジスタ２とによってインバータ型のプリドライブ回路を構成し、これらＭＯＳトランジスタの各ゲートは共に信号入力端子ＶＩＮに接続した一事例により説明する。
【００１７】
なお、このプリドライブ回路は、さらにＭＯＳトランジスタを追加して複数の入力端子を有するＮＯＲゲート回路やＮＡＮＤゲート回路を構成し、これらのゲート回路によってプリドライブ回路を構成することも可能である。この場合においても、ＰチャネルＭＯＳトランジスタ１に相当するトランジスタのドレインと、ＰチャネルＭＯＳトランジスタ１に相当するトランジスタのドレインとの間に、抵抗１０が接続される回路構成だけは共通する。
【００１８】
また、Ｐチャネル（第１導電型）ＭＯＳトランジスタ３とＮチャネル（第２導電型）ＭＯＳトランジスタ４においてインバータ型の出力回路を構成している。そして、ＰチャネルＭＯＳトランジスタ１のドレインはＰチャネルＭＯＳトランジスタ３のゲートに接続され、ＮチャネルＭＯＳトランジスタ２のドレインはＮチャネルＭＯＳトランジスタ４のゲートに接続されている。さらに、出力回路を構成するＰチャネル，ＮチャネルＭＯＳトランジスタ３，４のゲート間を抵抗１０で接続しており、これらのＭＯＳトランジスタの各ドレインは出力端子ＶＯＵＴに接続されている。また、ＰチャネルＭＯＳトランジスタ１，３のソースは高電位側電源端子ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタ２，４のソースは低電位側電源端子ＶＳＳに接続されている。
【００１９】
このように構成された本実施の形態１における駆動回路の動作を図２の波形（ａ），（ｂ），（ｃ）を示す図を用いて説明する。図２の波形（ａ）において、実線２２はＮチャネルＭＯＳトランジスタ４のゲート電位（ＶＧＮ）の変化を表し、破線２１はＰチャネルＭＯＳトランジスタ３のゲート電位（ＶＧＰ）の変化を表している。また、２３はＰチャネルＭＯＳトランジスタ３のスレッショルド電圧レベルを示し、２４はＮチャネルＭＯＳトランジスタ４のスレッショルド電圧レベルを示している。波形（ｂ），（ｃ）はそれぞれＮチャネルＭＯＳトランジスタ４とＰチャネルＭＯＳトランジスタ３の導通状態（ＯＮ）と遮断状態（ＯＦＦ）を表している。
【００２０】
図１において信号入力端子ＶＩＮがハイレベルのとき、ＰチャネルＭＯＳトランジスタ１は遮断状態にあり、ＮチャネルＭＯＳトランジスタ２は導通状態にある。そのため駆動回路を構成するＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４のゲート電位は共にローレベルとなっており、ＰチャネルＭＯＳトランジスタ３が導通、ＮチャネルＭＯＳトランジスタ４が遮断状態となっている。この状態は図２におけるｔ１以前の部分に対応する。この状態から信号入力端子ＶＩＮがローレベルに変化すると、ＰチャネルＭＯＳトランジスタ１は遮断状態から導通状態へ、ＮチャネルＭＯＳトランジスタ２は導通状態から遮断状態へと変化する。その時、駆動回路を構成するＰチャネルＭＯＳトランジスタ３のゲートは導通状態となったＰチャネルＭＯＳトランジスタ１のドレインと直接接続されているため、ＰチャネルＭＯＳトランジスタ３のゲート・ソース間に存在する寄生容量はその容量値とＰチャネルＭＯＳトランジスタ１のオン抵抗値の積で規定される時定数τ１で高電位側電源端子ＶＤＤに向けて速やかに充電されＰチャネルＭＯＳトランジスタ３のゲート電位２１は急速に上昇する。そして、図２の波形（ａ）におけるスレッショルド電圧２３を超えた時点ｔ１で導通状態から遮断状態へと移行する（波形（ｃ）参照）。
【００２１】
一方、駆動回路を構成するＮチャネルＭＯＳトランジスタ４のゲートの方は、導通状態となったＰチャネルＭＯＳトランジスタ１のドレインとは抵抗１０を介して接続されているため、ＮチャネルＭＯＳトランジスタ４のゲート・ソース間に存在する寄生容量はその容量値と抵抗１０の抵抗値との積で規定される時定数τ２（＞τ１）で高電位側電源端子ＶＤＤに向けて充電され、ＮチャネルＭＯＳトランジスタ４のゲート電位２２は緩やかに上昇する。そして、図２の波形（ａ）におけるスレッショルド電圧２４を超えた時点ｔ２で遮断状態から導通状態へと移行する（波形（ｂ）参照）。すなわち、ＰチャネルＭＯＳトランジスタ３のゲート電位は時定数τ１で急速に上昇し、ＮチャネルＭＯＳトランジスタ４のゲート電位は時定数τ１より大きい時定数τ２で緩やかに上昇することにより、ＰチャネルＭＯＳトランジスタ３のゲート電位がスレッショルド電圧２３を超えｔ１で遮断状態に移行した後に、ＮチャネルＭＯＳトランジスタ４のゲート電位がスレッショルド電圧２４を超えｔ２で導通状態に移行する。そのためｔ２−ｔ１の間は共に遮断状態になり、ＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４が同時に導通状態になることはなく、貫通電流を完全に防止することができる。
【００２２】
また、逆に信号入力端子ＶＩＮがローレベルからハイレベルに変化するときは、ＰチャネルＭＯＳトランジスタ１は導通状態から遮断状態へ、ＮチャネルＭＯＳトランジスタ２は遮断状態から導通状態へと変化する。その時、駆動回路を構成するＮチャネルＭＯＳトランジスタ４のゲートは導通状態となったＮチャネルＭＯＳトランジスタ２のドレインと直接接続されているため、ＮチャネルＭＯＳトランジスタ４のゲート・ソース間に存在する寄生容量はその容量値とＮチャネルＭＯＳトランジスタ２のオン抵抗値の積で規定される時定数τ３で低電位側電源端子ＶＳＳに向けて速やかに放電され、ＮチャネルＭＯＳトランジスタ４のゲート電位２２は急速に下降する。そして、図２の波形（ａ）におけるスレッショルド電圧２４を超えた時点ｔ３で導通状態から遮断状態へと移行する（波形（ｂ）参照）。
【００２３】
一方、駆動回路を構成するＰチャネルＭＯＳトランジスタ３のゲートの方は導通状態となったＮチャネルＭＯＳトランジスタ２のドレインとは抵抗１０を介して接続されているため、ＰチャネルＭＯＳトランジスタ３のゲート・ソース間に存在する寄生容量はその容量値と抵抗１０の抵抗値との積で規定される時定数τ４（＞τ３）で低電位側電源端子ＶＳＳに向けて放電され、ＰチャネルＭＯＳトランジスタ３のゲート電位２１は緩やかに下降する。そして、図２の波形（ａ）におけるスレッショルド電圧２３を超えた時点ｔ４で遮断状態から導通状態へと移行する（波形（ｃ）参照）。すなわち、ＮチャネルＭＯＳトランジスタ４のゲート電位は時定数τ３で急速に下降し、ＰチャネルＭＯＳトランジスタ３のゲート電位は時定数τ３より大きい時定数τ４で緩やかに下降することにより、ＮチャネルＭＯＳトランジスタ４のゲート電位がスレッショルド電圧２４を超えｔ３で遮断状態に移行した後に、ＰチャネルＭＯＳトランジスタ３のゲート電位がスレッショルド電圧２３を超えｔ４で導通状態に移行する。そのため、この場合においてもｔ４−ｔ３の間は共に遮断状態になり、ＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４が同時に導通状態になることはなく、同様に貫通電流を完全に防止することができる。
【００２４】
これらのことは、図２の各波形（ａ），（ｂ），（ｃ）において、図１のＮチャネルＭＯＳトランジスタ４、及びＰチャネルＭＯＳトランジスタ３が同時に導通状態（ＯＮレベル）にならないことを表している。
【００２５】
次に、本発明の実施の形態２として、前述した駆動回路を半導体基板上に集積化した半導体集積回路について説明する。
【００２６】
前記した実施の形態１では、抵抗１０に付随する寄生容量が無いものとして説明しているが、抵抗１０を半導体集積回路内に集積化する場合、抵抗には半導体基板に対する寄生容量が必ず付随する。従って、抵抗１０にも寄生容量が付随するものとして考えると、次のことが言える。
【００２７】
例えば、ＰチャネルＭＯＳトランジスタ１のドレインに、ＰチャネルＭＯＳトランジスタ３の寄生容量（ゲート容量）と、抵抗１０の寄生容量が接続され、ＮチャネルＭＯＳトランジスタ２のドレインに、ＮチャネルＭＯＳトランジスタ４の寄生容量（ゲート容量）と、抵抗１０の寄生容量が接続されることになる。したがって、ＰチャネルＭＯＳトランジスタ１がオンして、ｔ１時点で図２に示す波形（ａ）のゲート電位（ＶＧＰ）２１が立ち上がるとき、このゲート電位（ＶＧＰ）の波形の立ち上がりが鈍って、Ｐチャネルトランジスタ３がオンからオフに切り替わるタイミングが遅れる原因になる。それと同様に、ＮチャネルＭＯＳトランジスタ２がオンして、ｔ３時点で図２に示す波形（ａ）のゲート電位（ＶＧＮ）２２が立ち下がるとき、ゲート電位（ＶＧＮ）の波形の立ち下がりが鈍って、Ｎチャネルトランジスタ４がオンからオフに切り替わるタイミングが遅れる原因になる。すなわち、抵抗１０の寄生容量が大きいと、出力回路を構成するＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４の双方がオフする期間が短くなり、貫通電流を流さないための動作マージンが小さくなる。
【００２８】
そこで、半導体集積回路内に集積化されるポリシリコン抵抗は、半導体基板上の絶縁膜の上に形成されるため、半導体基板に対する寄生容量の容量値が拡散抵抗に比べて小さい。このことから、本実施の形態２では、抵抗１０をポリシリコン抵抗で構成することにより、ＰチャネルＭＯＳトランジスタ１がオンする時の遅れ時間、およびＮチャネルＭＯＳトランジスタ２がオンする時の遅れ時間を小さくすることができる。すなわち、貫通電流を流さないための動作マージンが大きくなり、貫通電流を流さないための回路動作を確実に行うことができる。
【００２９】
【発明の効果】
以上説明したように、本発明によれば、出力回路を構成するＰチャネル，ＮチャネルＭＯＳトランジスタが同時導通状態になることを排除し、貫通電流の発生を防止することができるため、スイッチング動作時に生じうる電源ノイズを削減して、システムの誤動作を回避することができ、不用な電力消費を抑制することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１における駆動回路の概略構成を示す図
【図２】本発明の実施の形態１における駆動回路の動作の波形（ａ），（ｂ），（ｃ）を示す図
【図３】従来の駆動回路の概略構成を示す図
【符号の説明】
１，３  ＰチャネルＭＯＳトランジスタ
２，４  ＮチャネルＭＯＳトランジスタ
５  ダイオード
１０  抵抗
【図１】
2004180228.tif 000003
【図２】
2004180228.tif 000004
【図３】
2004180228.tif 000005