(57)【要約】      （修正有）【課題】集積回路におけるリードオンリメモリ用の改良したテスト技術を提供する。【解決手段】メモリセルと、内蔵自己テストセルと、比較セルと、シグナチャセルとを有し、該シグナチャセルは、第一レベルの１組の第一導電性経路と、第二レベルの１組の第二導電性経路と包含している。該第一レベルの経路は絶縁性物質により該第二レベルの経路から分離されお互いに電気的接触状態にあるようにコンタクトが配置されている。結合状態及び非結合状態にある第一及び第二導電性経路の組合わせが基準シグナチャワードのビット状態を与え、メモリ構成体へのアドレスデータを与え且つ結果的シグナチャワードを発生する。結果的シグナチャワードが基準シグナチャワードと比較されてメモリ構成体のプログラムされている状態のステータス条件を発生する。そのステータス条件を使用してメモリ構成体のプログラムされている状態に関する合否結果を表わす。【選択図】図３
2004304192.tif 000002
【特許請求の範囲】
【請求項１】
アドレス出力と、データ出力と、結果的シグナチャ出力とを具備している内蔵自己テスト回路、
前記内蔵自己テスト回路のアドレス出力及びデータ入力へ夫々結合されているアドレス入力及びアドレス出力を具備しており且つプログラムされた状態を具備しているメモリ回路、
前記内蔵自己テスト回路の結果的シグナチャ回路へ結合されている結果的シグナチャ入力、予測シグナチャ入力、ステータス出力を具備している比較回路、
前記メモリのプログラムされた状態の有効性の表示が前記比較回路のステータス出力上に存在するように前記比較回路の期待シグナチャ入力へ結合している期待シグナチャを具備しているシグナチャ回路、
を有していることを特徴とする回路。
【請求項２】
請求項１において、前記シグナチャ回路が、更に、第一複数個の導電性ストラップ、第二複数個の導電性ストラップ、前記予測シグナチャに関連する独特の配列を有する複数個のコンタクトを有していることを特徴とする回路。
【請求項３】
請求項２において、前記第一複数個の導電性ストラップの各ストラップが第一基準電圧及び第二基準電圧へ交互に結合されていることを特徴とする回路。
【請求項４】
請求項２において、前記第一複数個の導電性ストラップが金属であることを特徴とする回路。
【請求項５】
請求項２において、前記第二複数個の導電性ストラップがポリシリコンであることを特徴とする回路。
【請求項６】
請求項１において、前記予測シグナチャが前記メモリ回路のシミュレートしたプログラムされている状態と一意的に関連していることを特徴とする回路。
【請求項７】
請求項１において、前記結果的シグナチャが前記メモリ回路の製造されたプログラムされている状態と一意的に関連していることを特徴とする回路。
【請求項８】
請求項１において、前記予測シグナチャが複数個のビットであり、前記複数個のビットが２の冪の整数に等しいビット数を有していることを特徴とする回路。
【請求項９】
プログラムされた状態を具備しているリードオンリメモリ回路、
複数個の第一導電性経路と、複数個の第二導電性経路と、各々が第一導電性経路と第二導電性経路との間に結合されている複数個のコンタクトとを具備しているシグナチャ回路、
を有しており、前記複数個のコンタクトが、前記リードオンリメモリのプログラムされているコードが検証可能なものであるように一意的な配列を具備していることを特徴とする回路。
【請求項１０】
テスト回路において、
所定のプログラムされたコードを格納するリードオンリメモリが設けられており、前記所定のプログラムされたコードは複数個のデータワードを決定し、前記複数個のデータワードの各データワードは前記メモリの入力に供給されるアドレスワードに応答して前記メモリの出力において使用可能であり、
前記メモリの出力から受取った複数個のデータワードに応答して結果的シグナチャワードを計算する内蔵自己テスト回路が設けられており、
一定の論理状態を受取る複数個の第一導電性経路が設けられており、
前記一定の論理状態を分布させるための複数個の第二導電性経路が設けられており、前記複数個の第二導電性経路は、前記第二導電性経路の第一経路が第一基準電圧へ結合されており前記第二導電性経路の第二経路が第二基準電圧へ結合されるように構成されており、
前記複数個の第一導電性経路を前記複数個の第二導電性経路へ結合される複数個のコンタクトが設けられており、各コンタクトは前記複数個の第一導電性経路の１つの経路と前記複数個の第二導電性経路の１つの経路との間に結合されており、前記複数個のコンタクトは予測シグナチャワードを格納するための一意的な分布を有しており、
前記内蔵自己テスト回路からの結果的シグナチャワードを受取り且つ前記結果的シグナチャワードと前記予測シグナチャワードとの間の同等条件を決定し従ってリードオンリメモリの所定のプログラムされているコードを確認する比較回路が設けられている、
ことを特徴とするテスト回路。
【請求項１１】
請求項１０において、前記第一基準電圧が前記一定の論理状態を論理１であると定義し且つ前記第二基準電圧が前記一定の論理状態を論理０であると定義することを特徴とするテスト回路。
【請求項１２】
請求項１０において、前記複数個のコンタクトの前記一意的な分布及び前記メモリの所定のプログラムされているコードが単一製造用マスクから形態特定されることを特徴とするテスト回路。
【請求項１３】
請求項１０において、前記予測シグナチャワードが所定のものを表わすことを特徴とするテスト回路。
【請求項１４】
アドレスバスへ結合されているアドレス入力と、データバスへ結合されているデータ出力とを具備しており一意的なプログラミングコードを具備する構成とされているＲＯＭ回路、
前記ＲＯＭ回路のデータ出力へ結合されている入力と出力とを具備しているＢＩＳＴ回路、
前記ＢＩＳＴ回路の出力へ結合している第一入力と、出力と、第二入力とを具備している比較回路、
前記比較回路の第二入力へ結合している出力を具備しており、前記ＲＯＭ回路の一意的なプログラミングコードに対する一意的な関連性を具備しているシグナチャワードを格納する構成とされているシグナチャ回路、
を有していることを特徴とする装置。
【請求項１５】
シグナチャセルを製造する方法において、
第一複数個のうちの第一導電性経路が第一供給電圧へ結合され且つ第一複数個のうちの第二導電性経路が第二供給電圧へ結合されるように第一複数個の導電性経路を形成し、
前記第一複数個の導電性経路のうちの前記第一導電性経路上の位置にコンタクトを形成し、
第二複数個の導電性経路のうちの１つの導電性経路が前記コンタクトの位置において前記第一複数個の導電性経路のうちの第一導電性経路へ結合されるように第二複数個の導電性経路を形成する、
ことを特徴とする方法。
【請求項１６】
メモリシグナチャセルを製造する方法において、
第一複数個のうちの第一導電性経路が第一供給電圧へ結合され且つ第一複数個のうちの第二導電性経路が第二供給電圧へ結合されるように第一複数個の導電性経路を形成し、
前記第一複数個の導電性経路のうちの第一導電性経路上の位置にコンタクトを形成し、
リードオンリメモリのコアメモリを同時的にプログラミングしながら、第二複数個の導電性経路のうちの１つの導電性経路が前記コンタクトの位置において第一複数個の導電性経路のうちの第一導電性経路へ結合されるように第二複数個の導電性経路を形成する、
ことを特徴とする方法。
【請求項１７】
メモリ装置を確認する方法において、
メモリ装置へ複数個のアドレスベクトルを供給し、
前記複数個のアドレスベクトルに応答して複数個のデータベクトルを発生し、
前記複数個のデータベクトルから結果的シグナチャを発生し、前記結果的シグナチャは前記メモリ装置の現在プログラムされている状態を表わすものであり、
前記メモリ装置のプログラムされている状態のステータスが表示されるように所定のシグナチャを前記結果的シグナチャと比較する、
ことを特徴とする方法。
【請求項１８】
請求項１７において、前記複数個のデータベクトルを発生するステップが、前記所定のシグナチャが前記メモリ装置の予測されるプログラムされている状態を表わすように所定のシグナチャを発生することを包含していることを特徴とする方法。
【請求項１９】
請求項１７において、前記ステータスが前記メモリ装置のプログラムされている状態の合否表示であることを特徴とする方法。
【請求項２０】
請求項１９において、前記ステータスが論理０である場合には、前記結果的シグナチャが前記予測シグナチャと等価であり、一方前記ステータスが論理１である場合には、前記結果的シグナチャが前記予測シグナチャと等価でないことを特徴とする方法。
【請求項２１】
請求項１７において、前記予定シグナチャ及び前記結果的シグナチャがビットベクトルであることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路におけるリードオンリメモリ用のテスト回路における改良に関するものである。更に詳細には、本発明は、半導体面積の利用を増加させ且つ集積回路の製造用テスト時間を減少させる一方、期待シグナチャワードを格納するリードオンリメモリテスト回路のシグナチャ回路に関するものである。
【背景技術】
【０００２】
集積回路におけるリードオンリメモリ（ＲＯＭ）をテストする場合に、製造時におけるダイ寸法及びテスト時間は集積回路製品の製造コストに直接的に関連する２つの設計条件である。ダイ寸法は製品設計仕様を組込んだ半導体物質からなる面積である。与えられた製品設計仕様に対し、ダイ寸法は半導体の利用に鑑みて測定される。半導体面積の利用は、所定の物質からなる層の面積の該物質からなる層が存在しないダイの面積に対する比として定義される。製品設計仕様が与えられると、半導体面積利用における増加は、より小さなダイ寸法及びより低いコストの集積回路となる。
【０００３】
製造時におけるテストは、半導体上に実現されたＲＯＭ回路の実際にプログラムされているデータが所望のデータに対応することを確認するプロセスである。ＲＯＭテストは、高価な外部テスト装置上において集積回路当たりかなりのテスト時間を必要とする。従って、集積回路を設計する場合の目標のうちの２つは、半導体面積の利用を増加させること及び製造時におけるテスト時間を減少させることである。然しながら、これら２つの目標を達成するためのソリューションは互いに排他的になるものとなる傾向がある。
【０００４】
典型的な集積回路は、ダイの面積の一部を占有する多数のＲＯＭ回路を有している場合がある。これらのＲＯＭ回路の各々は、そのＲＯＭのコアアレイ内に包含している実際のプログラムされているデータをテストすることにより検証されねばならない。この検証プロセスは、ＲＯＭの実際のプログラムされているデータから結果的シグナチャワードを発生させることにより達成される。例えば、ＲＯＭテスト回路を図１に示してある。ＲＯＭテスト回路１０は、制御線３０、アドレス線２６、データ線２８によってＲＯＭ２０へ結合されている内蔵自己テスト（ＢＩＳＴ）回路２２を包含している。ＢＩＳＴ回路２２は、実際のプログラムされているデータを収集し且つ処理し且つ結果的シグナチャワードを発生するための手段を包含している。結果的シグナチャワードは、ＲＯＭ内に包含されている実際のプログラミングデータを表わすものである。ＲＯＭの実際にプログラムされているデータに影響を与えるＲＯＭのコアアレイ内に欠陥が存在している場合には、結果的シグナチャワードはその欠陥の表示を包含する。その欠陥を検知するために、外部テスト装置１２がＲＯＭ２０の予測されるプログラムされているデータを表わす期待シグナチャワード１６を格納している。外部テスト装置１２は、結果的シグナチャワード１４を期待シグナチャワード１６と比較し、次いで検証ステータスを発生する。その検証ステータスは、ＲＯＭ２０の実際にプログラムされているデータが予測プログラムデータと一致するか否かの表示である。実際のプログラムデータと予測プログラムデータとが一致しない場合には、その集積回路は排除される。
【０００５】
従って、上述したＲＯＭテストを達成するために、結果的シグナチャワード１６は外部テスト装置１２へ通信されねばならない。この通信は、結果的シグナチャワード１６をＩ／Ｏパッド２４を介してシリアルに複数個のＩ／Ｏパッド２４を介してパラレルにシフトさせることにより達成される。その結果はテスト時間を増加させるシリアル方法とダイ寸法を増加させるパラレル方法との間の設計トレードオフ問題である。シリアル方法は、外部テスターへ期待シグナチャワードをシフトさせるために各ビットに対してクロックサイクルを必要とする。シリアル方法は、集積回路が多数のＲＯＭ回路２０を包含する場合には、著しく時間がかかるものとなる場合がある。パラレル方法はより速いが、この方法は、Ｉ／Ｏパッド２４の数が期待シグナチャワードにおけるビット数に等しいことを必要とする。Ｉ／Ｏパッドがテスト動作期間中に多重化される場合であってもテスト制御論理及びＭＵＸ論理はＩ／Ｏパッドを制御するために製品設計仕様に付加されねばならない。付加的なＩ／Ｏパッド、テスト制御及びＭＵＸ論理は集積回路のダイ寸法及び製品のコストを増加させる。
【０００６】
上述した設計トレードオフ問題に対する１つのソリューションとして、ＲＯＭテスト回路が製品設計仕様内に内蔵され且つＲＯＭ回路を検証するためにダイ上に構成される。これらの内蔵テスト回路は、外部テスト装置のクロック周波数よりも通常より速い集積回路のクロック周波数においてテストを発生させることを可能とすることにより製造用テスト時間を改善する。例えば、ＲＯＭテスト回路は、図２に示したように、ＢＩＳＴ回路５４、比較回路５２、ＲＯＭ５０のシグナチャ部分６２を包含している。制御線６４、アドレス線６８、データ線６６がＢＩＳＴ回路５４からＲＯＭ５０へ結合されている。クロック線８０がＲＯＭ制御のタイミングのためのシステムクロックを供給する。更に、列デコーダー５８、行デコーダー６０、制御回路６１はＲＯＭアレイ及びシグナチャワード格納のためのセル６２の両方に対し充分な寸法のものでなければならない。この例においては、期待シグナチャワードがＲＯＭ回路のコアアレイ５６内に１組のメモリセル６２内に格納される。期待シグナチャワードと比較回路５２との両方を集積回路内に有することは製造用テスト時間を改善させる。然しながら、同じ設計トレードオフ問題が存在している。特に、製造用テスト時間の改善は、ＲＯＭ５０から期待シグナチャワードを得るための読取サイクルの条件により制限され、且つＲＯＭ５０内に構成され且つ期待シグナチャワードを格納するために使用される付加的なアドレスデコード論理５８、メモリセル６２、レベルシフター６０の結果としてダイ寸法が増加される。その結果、上述したＲＯＭテスト回路１０は、未だに、貴重な半導体面積を消費し且つ製造用テスト時間、従って集積回路のコストを増加させている。
【０００７】
更に、期待シグナチャワードがＲＯＭ５０のコアメモリ５６の一部６２内に格納される図２に示した例の場合には、ダイ寸法の問題は、集積回路のチャンネル領域内の線７８を介してＲＯＭ５０から比較回路５２へ期待シグナチャワードをルーチング即ち経路付けさせる条件によって更に悪化される。通常、集積回路内において、ＲＯＭ回路５０は固定寸法のマクロセルとして実現され、且つ比較回路５２は標準セルの論理ユニットとして実現される。期待シグナチャワードに対する線７８はチャンネル領域内のルーチング面積を消費し、そのことはクリチカルパスに対するルーチング面積を制限する。このルーチング面積に関する制限は、集積回路における各メモリに対して存在するものであり、更に、複数個のＲＯＭが実現される場合にはチャンネルのルーチング面積に関して累積的な影響がある。チャンネルルーチング面積に関するこの制限は、チャンネル領域に対して付加的な面積を提供するために増加したダイ寸法となる。
【０００８】
従って、ダイ寸法を減少させること及び製造用のテスト時間を減少させることの２つの設計目標は、集積回路ＲＯＭ回路のコアアレイ内に構成されるシグナチャ回路を具備するＲＯＭテスト回路の提案された解決方法によっては満足されるものではない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、集積回路におけるリードオンリメモリ用のテスト回路における改良した技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の１実施例によれば、半導体集積回路が提供され、それは、シグナチャ回路と、内蔵自己テスト（ＢＩＳＴ）回路と、比較回路と、関連するＲＯＭとを具備するＲＯＭテスト回路を有している。特に、１実施例によれば、半導体面積を減少させ且つ製造用テスト時間を減少させた期待シグナチャワードを格納するシグナチャ回路が提供される。
【００１１】
ＲＯＭテスト回路は、ＢＩＳＴ回路がアドレス、制御、データを送信し且つ実際のプログラムされているデータを受信すべくＲＯＭへ結合されている。ＢＩＳＴ回路は、結果的シグナチャワードを供給するために比較回路の第一入力へ結合している。期待シグナチャ回路は、比較回路の第二入力へ結合されており、期待シグナチャワードを供給する。比較回路がＩ／Ｏパッドへ結合されており、それはＲＯＭの実際にプログラムされているデータの検証ステータスを提供するために外部テスト装置へ選択的に接続させることが可能である。
【００１２】
内蔵自己テスト回路の１実施例は、関連するＲＯＭ制御回路、アドレス発生回路、データ格納及び結果的シグナチャ発生回路を有している。ＢＩＳＴ回路は、制御及びアドミニストレーターシグナチャワードを通信し且つデータワードを受取ることによりテスト期間中に関連するＲＯＭを制御する。ＢＩＳＴ回路は受取ったデータワードに関してシグナチャ解析アルゴリズムを動作させて結果的シグナチャワードを形成する。その結果的シグナチャワードは比較回路の第一入力へ通信される。その結果的シグナチャワードは関連するＲＯＭの実際にプログラムされているデータを表わす。期待シグナチャワードにより表わせられる予測プログラムデータと比較して関連するＲＯＭの実際にプログラムされているデータに結果が存在する場合には、結果的シグナチャワードは期待シグナチャワードに関してビット欠陥を包含している。
【発明を実施するための最良の形態】
【００１３】
面積利用の増加（小さなダイ寸法）及び改良された製造用テスト時間の設計目標を達成するために、本発明の１実施例によれば、リードオンリメモリの実際にプログラムされているデータの有効性を決定するための改良したテスト回路が提供される。特に、本発明の１実施例は、集積回路製品の製造用テスト時間及び面積の利用を改善する回路及びレイアウト構造を具備するシグナチャ回路が提供される。本発明のＲＯＭテスト回路は、標準の半導体製造処理技術を使用して製造される。
【００１４】
図３に示したように、ＲＯＭ１０回路を具備する本発明の１実施例は、ＲＯＭアレイ１２２、内蔵自己テスト（ＢＩＳＴ）回路１２６、比較回路１２８、基準シグナチャ回路１２４を具備する構造を有している。ＢＩＳＴ回路１２６は、アドレス信号及び制御信号を送信し且つデータを受信するために線１３２，１３８，１３９によってＲＯＭアレイ１２２へ接続されている。クロック線１２４がＲＯＭアレイ１２２及びＢＩＳＴ回路１２６へクロック信号を供給する。ＢＩＳＴ回路１２６は、結果的シグナチャワードを供給するために線１３６によって比較回路１２８へ接続されている。結果的シグナチャワードはＲＯＭコアアレイ１２２内に存在する実際にプログラムされているデータとを表わすものである。基準シグナチャ回路１２４は、期待シグナチャワードを供給するために線１３４によって比較回路１２８へ接続している。期待シグナチャワードは予測されるプログラムされているデータを表わすものである。基準シグナチャ回路はＲＯＭアレイの一部というよりはチップの別の面積内にある。例えば、それはＲＯＭチップ１０の周辺回路面積、標準セル面積、マクロセル面積又は何等かのその他の部分に存在することが可能である。比較回路１２８が結果的シグナチャワードと期待シグナチャワードとを比較して検証ステータス信号を供給する。所望により、検証ステータス信号はＩ／Ｏパッド１３０及び外部確認回路１３１へ送信することが可能であるが、このことは全ての実施例において必要とされることではない。テスト結果は後のプローブ又はチップのためにチップ上に格納することが可能である。検証ステータスは、結果的シグナチャワードと期待シグナチャワードとが一致するか否かの表示を与える。これは、実際のプログラムされているデータが関連するＲＯＭの期待されるプログラムデータと一致するか否かを表わす。結果的シグナチャワードがビット欠陥を包含しており、ＲＯＭの実際のプログラムされているデータが予測されるプログラムデータに関して不正確であることを表わす場合には、検証ステータスは否定状態にセットされる。
【００１５】
図３及び５に示したように、図５においては、模式的に示してあるシグナチャ回路の１実施例は、出力回路１７７とシグナチャ格納回路１７９とを有している。シグナチャ格納回路は第一組の導電線、第二組の導電線、１組の相互接続体を有している。第一組及び第二組の各導電線は第一及び第二端点を有している。第一組の導電線は対に配列されており、該対の第一導電線は第一供給電圧ＶＤＤへ両側の端点において接続されており、且つ該対の第二導電線は第二供給電圧ＧＮＤへ両側の端点において接続されている。第二組の導電線は１６本の線を有しており、期待シグナチャワードのビットに対して１本づつである。第二組の１６本の導電線のうちの各々は１つの端点において出力回路の入力ピンへ接続している。格納回路１２９は、相互接続体の選択が一意的な期待シグナチャワードを与えるように構成されている。例えば、期待シグナチャワードがＡ６Ｂ４  ＨＥＸ即ち１０１００１１０１０１１０１００の二進数であるようにＢＩＳＴ発生器アルゴリズムによって決定される場合には、相互接続回路のコネクタの所要の選択がこれを出力として供給するようになされる。
【００１６】
出力回路が相互接続回路の１６本の導電線を受取る。該導電線のうちの各々は出力回路の非反転論理バッファの入力ピンへ接続している。各非反転論理バッファの出力ピンは期待シグナチャワードのビット値を与える。別の実施例においては、反転用論理バッファを使用することが可能である。反転用論理バッファを使用することは、相互接続回路の相互接続の選択の対応する反転を必要とする。
【００１７】
格納回路１７９は期待シグナチャプログラミング情報を包含している。期待シグナチャプログラミング情報は、ＲＯＭの一意的なプログラミングデータに関連して一意的な期待シグナチャワードが供給されるように相互接続体２１６の選択から構成されている。出力回路１７７は期待シグナチャワードに対して安定な出力論理レベルを与える。
【００１８】
特に、相互接続回路の１実施例は、第一導電層２１４上の第一複数個のパラレル導電性ストリップ、絶縁層、複数個の相互接続体２１６、第二導電層上の第二複数個のパラレル導電性ストリップ２１５を包含している。第一複数個のパラレル導電性ストリップは８対のストリップに配列されており、該対の第一ストリップは第一供給電圧ＶＤＤへ接続され且つ該対の第二ストリップは第二供給電圧ＧＮＤへ接続される。該対の第一ストリップ及び第二ストリップは導電性物質からなる第一層に対し最小の設計基準間隔離隔されている。絶縁性物質からなる層が第一導電層と第二導電層とを分離している。第二複数個のパラレル導電性ストリップの各ストリップは接続体２７０−２８３を介して出力回路のバッファ回路へ接続している。第三組のパラレル導電性ストリップ２１７は第一及び第二複数個のパラレル導電性ストリップの上方で且つそれらに直交して形成されており、第一及び第二導電層のオーバーラップする領域が形成されている。最初の２つの導電体２１４及び２１５が、好適には、ポリシリコンであり且つ３番目の導体は、好適には金属である。
【００１９】
該複数個の相互接続体２１６は導電性物質からなる領域を具備するコンタクト又は第２導電性物質で充填されたビア開口を有している。コンタクト又はビア開口のいずれかの形態においても、相互接続体が絶縁層を貫通し且つ第一及び第二導電層を電気的に接続させるように相互接続体が形成される。第一組の相互接続体はオーバーラップ領域のサブセットに位置されており、従って第一供給電圧ＶＤＤへの導電性相互接続を形成している。第二組の相互接続体はオーバーラップ領域にあり、従って図５に示したように、第二供給電圧ＧＮＤへの導電性相互接続体を形成している。第一及び第二組の相互接続体は期待シグナチャワードのビットの論理状態を画定するために一意的な選択状態で配置されている。格納回路１７９の第一及び第二組の相互接続体の両方が同一のマスキング層で画定される。更に、相互接続回路の相互接続体の選択及びＲＯＭの実際のプログラムされているデータは同一のプロセスマスク層によって画定される。従って、関連するＲＯＭのデータを再度プログラムすることは、ＲＯＭのデータ及び相互接続回路の選択の両方をプログラミングするために単一のマスクを必要とするに過ぎない。
【００２０】
図４に示したように、１実施例においては、相互接続回路は基準シグナチャ回路１２４の一部として形成される。出力回路が１６個のバッファセルから形成されており、第一組の８個のバッファセルは第一行内に形成されており且つ第二組の８個のバッファセルは第二の行に形成されている。第一組の８個のバッファセルは相互接続回路の第一端部上に形成されており、且つ第二組の８個のバッファセルは集積回路の反対側の端部上に形成されている。出力回路は相互接続回路の端部上に位置された第一組の３個のバッファセル及び相互接続回路の反対側の端部上に位置された第二組の３個のバッファセルによって完成される。バッファ用セルの最良の配置は、シグナチャ回路のアスペクト比が実質的に１に近いように調整される。バッファ回路は、それら当接された場合に電気的に接続するパワー（ＶＤＤ）及び接地（ＧＮＤ）ストラップの両方を有するように構成されている。従って、シグナチャ回路１２４は、標準セル領域内におけるシグナチャ回路に近接して他の標準セル論理回路の配置及び当接と適合性がある。
【００２１】
１実施例においては、該相互接続回路はポリシリコン層から形成されている第一複数個のパラレル導電性ストリップ、誘電体物質で形成されている絶縁層、金属の領域を具備するコンタクトとして形成されている複数個の相互接続体、及び金属層内に形成されている第二複数個の導電性ストリップを包含している。この場合にも、第一複数個のポリシリコンストリップ及び第二複数個の第一金属ストリップの配向状態は直交である。該相互接続体はポリシリコン層と金属層とのオーバーラップ領域においてポリシリコン層のストリップを第一金属層のストリップへ電気的に接続させるべく位置されている。第一サブセットのコンタクトが第一金属のストリップをポリシリコンストリップ及びコンタクトを介して第一供給電圧ＶＤＤへ電気的に相互接続させるべく形成されている。第一金属のストリップの端点は出力回路のバッファ回路の入力ピンにおいて終端している。バッファ回路の出力ピンが期待シグナチャワードのビットを駆動する。このシグナチャ回路のレイアウトの場合には、ビット幅１６の期待シグナチャワードが関連するＲＯＭの実際のプログラムされているデータに対して一意的な関連を有するように形成されている。
【００２２】
別の実施例においては、第一及び第二導電層が誘電体層によって電気的に分離され且つコンタクト層によってオーバーラップ領域によって電気的に接続された第一及び第二ポリシリコンとして形成される。この実施例においては、ＲＯＭの実際のプログラムされているデータ及び期待シグナチャワードを画定する相互接続体の選択の両方が単一の処理マスク、この場合には、コンタクトマスクによって形成される。
【００２３】
更なる実施例においては、第一及び第二導電層が絶縁層によって電気的に分離され且つビア開口層によってオーバーラップ領域において電気的に接続されている第一及び第二金属層として形成される。この実施例においては、ＲＯＭの実際のプログラムされているデータ及び期待シグナチャワードを画定する相互接続体の選択の両方が単一の処理マスク、この場合には、ビア開口マスクによって形成される。
【００２４】
任意の許容可能な比較回路を比較回路１２８のために使用することが可能である。多くのこのような比較回路１２８が当該技術分野において公知であり且つ使用することが可能であって、従ってそれらの詳細については割愛する。例えば、１実施例に付いては、該比較回路は排他的ＯＲ論理回路からなる第一段から構成されており、各ＸＯＲ回路は期待シグナチャワードの１個のビットと結果的シグナチャワードの１個のビットとを受取る。最初のＸＯＲセルは期待シグナチャワード及び結果的シグナチャワードの最小桁ビットを受取ることが可能である。相次ぐＸＯＲセルは同様の態様で接続され、最後のＸＯＲセルは期待シグナチャワード及び結果的シグナチャワードの最大桁ビットを受取る。第二段ＸＯＲセルは第一段のＸＯＲセルの結果を受取る。第二段ＸＯＲセルは出力ピンにおいて検証ステータスを与える。第二段ＸＯＲセルの出力ピンは第二供給電圧（ＧＮＤ）へ接続した第二入力ピンを具備するマルチプレクサセルの第一入力ピンへ接続している。上述したようにその他の比較構成を使用することが可能である。チップ上のテスト制御論理が、ＲＯＭ１０をテストモードとさせることを可能とする。比較回路１２８の出力ピンは、所望により、Ｉ／Ｏパッドセル１３０の入力ピンへ接続させることが可能である。Ｉ／Ｏパッドセル１３０は、例えば確認回路１３１等の外部テスト装置への接続を提供する。従って、上述した態様で構成されている比較回路１２８はＸＯＲ回路の組合わせ論理速度において検証ステータスを発生する。比較回路１２８の組合わせ論理速度は標準外部テスト装置に関する等価な比較動作よりも一層高速であり、そのような装置は本発明において使用することは必要ではない。
【００２５】
上述した実施例において提供される構造のシグナチャ回路は、面積の利用を増加させ且つダイの寸法を減少させる利点を提供する。特に、期待シグナチャワードの実現が第一および第二導電層の間の相互接続層において形成されるので、期待シグナチャワードはより小さな面積のダイ内に形成される。
【００２６】
上述した実施例において与えられる構造のシグナチャ回路は、製造用時間を減少させるという利点を提供する。特に期待シグナチャワードは、関連するＲＯＭからシグナチャワードを得るために付加的な読取サイクルを必要とすることなしに、比較回路に対して使用可能とされる。
【００２７】
上述した実施例において与えられる構造のシグナチャ回路は、期待シグナチャワードとＲＯＭの実際のプログラムされているデータの両方に対して単一のコンタクト又はビア開口によるプログラム可能性の利点を与える。
【００２８】
上述した実施例において与えられる構造のシグナチャ回路は標準セルの属性を与える。従って、該シグナチャ回路は関連するＲＯＭとは構造的に独立している。従って、該シグナチャ回路は、ダイ寸法における更なる改善のために設計ＣＡＤ環境内において高度タイミング駆動型配置アルゴリズムを使用する利点を提供する。更に、標準セルとして構成されるシグナチャ回路は、改善した面積の利用という利点を提供する。何故ならば、チャンネルルーチングの問題が減少されるからである。
【００２９】
図６から理解されるように、シグナチャレイアウト構造は、開始ステップ３００においてＣＡＤ環境内にシグナチャ相互接続データファイルを入力し且つステップ３１０において終了することにより形成される。チップ上に格納される結果的に得られるシグナチャレイアウト構造は、相互接続体、コンタクト又はメモリ３２８におけるコンストラクションファイル、ビア開口を包含しており、それらは関連するリードオンメモリの期待シグナチャワードを表わす配列で位置されている。
【００３０】
図６はＢＩＳＴ１２６と、比較回路１２８と、シグナチャ回路１２４とを具備するＲＯＭテスト回路を形成する１つの許容可能な実現方法を示している。その場合のステップは、ＲＯＭデータコード、ＲＯＭ寸法、ＲＯＭ名称を供給することを包含しており、それらはＢＩＳＴ発生器アルゴリズム３０２に対してメモリ３２２上に格納して示されている。ＢＩＳＴ発生器アルゴリズム３０２はＲＯＭシグナチャデータファイルを形成し、それはブロック３０４へ転送される。ＲＯＭシグナチャデータファイルは第一変換アルゴリズムへ供給されてブロック３０４及び３０６によって示されるように、シグナチャ回路のＶＨＤＬ又はベリログのいずれかでＨＤＬビヘイビア−レベルシミュレーションモデルを形成する。次いで、ＲＯＭシグナチャデータファイルが第二変換アルゴリズムへ供給され、該アルゴリズムはブロック３０８に示したように、シグナチャ相互接続データファイルの物理的設定を発生する。シグナチャ相互接続データファイルは相互回路内のコンタクト又はビア開口の位置座標を表わす。ＲＯＭシグナチャデータファイルは、物理的レイアウトに対するベリログ又はＶＤＬのいずれかでゲートレベルＨＤＬモデルを発生する変換アルゴリズムへ供給される。該変換アルゴリズムの各々はスクリプトのライブラリから成るパーテションにおけるメモリ３２６及び３２４等の大量格納装置上に格納される。ＨＤＬモデルは標準セルモデル、メモリマクロセルモデル、カスタムセルモデルのライブラリからなるパーテションにおいて大量格納装置３２４上に格納される。
【００３１】
テスト回路の動作方法について説明する。第一及び第二供給電圧が集積回路精神を付勢すべく接続されている。例えば、１．８ＶのＶＤＤ及び０ＶのＧＮＤが集積回路へ接続され、従ってＲＯＭテスト回路のシグナチャ回路を付勢させる。供給電圧が定常状態条件に到達すると、出力回路の出力ピンは所定の論理状態へスイングする。所定の論理状態はＣＡＤ環境のＢＩＳＴ発生器アルゴリズムにより画定される。所定の論理状態は相互接続回路の相互接続体の一意的な選択の条件である。この相互接続体の一意的な選択は関連するＲＯＭのコアアレイの一意的にプログラムされているデータと関連している。
【００３２】
ＢＩＳＴ回路が関連するＲＯＭへアドレス及び制御データを供給し且つプログラムされたデータワードを受取る。ＢＩＳＴ回路は関連するＲＯＭの受取ったプログラムされているデータワードに関してシグナチャ解析アルゴリズムを動作させ、結果的シグナチャワードを発生する。この結果的シグナチャワードは関連するＲＯＭの実際にプログラムされているデータを表わす。
【００３３】
関連するＲＯＭの実際にプログラムされているデータがエラーを包含しており、そのエラーが実際にプログラムされているデータと期待プログラムデータとの間の差異である場合には、結果的シグナチャワードは欠陥を包含していることとなる。
【００３４】
比較回路による期待シグナチャワードに対する結果的シグナチャワードの比較は、結果的シグナチャワードと期待シグナチャワードとが一致したか否かを表示する検証ステータスを提供する。これは、関連するＲＯＭの実際にプログラムされているデータが期待プログラムデータと一致したか否かを示す。一致しておらず且つ実際にプログラムされているデータが期待プログラムデータと一致しない場合には、このことも表示される。
【００３５】
本発明方法の利点は、期待シグナチャワードを得るために付加的な読取りサイクルが存在しないと言うことである。更に、結果的シグナチャワードが提供すると比較処理の組合わせ論理速度でメモリステータスが得られるということである。
【００３６】
比較回路の１実施例は、第一段の排他的ＯＲ論理セルを有しており、各ＸＯＲセルは期待シグナチャワード及び結果的シグナチャワードの１個のビットを受取る。特に、最初のＸＯＲセルは期待シグナチャワード及び結果的シグナチャワードの最小桁ビットを受取る。相次ぐＸＯＲセルは同様の態様で接続されており、最後のＸＯＲセルは期待シグナチャワード及び結果的シグナチャワードの最大桁ビットを受取る。第二段ＸＯＲセル入力ピンが第一段ＸＯＲセルの出力を受取る。第二段ＸＯＲセルは出力ピンにおいてＲＯＭの検証ステータスを与える。第二段ＸＯＲセルの出力ピンはマルチプレクサの第一入力ピンへ接続されており、該マルチプレクサの第二入力ピンは第二供給電圧（ＧＮＤ）へ接続している。該マルチプレクサはテスト制御論理へ接続されているイネーブルピンによって制御される。テスト制御論理は、集積回路の通常動作モード期間中に、出力状態を接地（ＧＮＤ）へ設定することによりマルチプレクサをディスエーブルさせることを可能とする。該マルチプレクサの出力ピンはＩ／Ｏパッドセルの入力ピンへ接続している。Ｉ／Ｏパッドセルは外部テスト装置への接続を与える。
【００３７】
基準シグナチャ回路の１実施例は出力回路と相互接続回路とを有している。該相互接続回路は、出力回路の入力をＶＤＤ又はＧＮＤのいずれかへ接続させるためにコンタクトか又はビア開口のいずれかで１組の相互接続体を包含すべく構成されている。相互接続のためのＶＤＤ又はＧＮＤのいずれかの選択はシグナチャプログラミングデータとして記述される。シグナチャプログラミングデータは期待シグナチャワードを表わす。シグナチャプログラミングデータは関連するＲＯＭ回路の予測されるプログラミングデータと一意的に関連している。該出力回路は１組のバッファ回路を包含すべく構成されている。各バッファ回路は、各バッファ回路の出力が論理高又は論理低へ駆動されて期待シグナチャワードの論理値を表わすように相互接続体へ結合されている。
【００３８】
シグナチャ回路レイアウトの１実施例はバッファ回路レイアウトと相互接続回路レイアウトとを有している。該相互接続回路レイアウトは、第一導電層内に形成された第一組のパラレル導電性ストリップと、相互接続構成体と、第二導電層内に形成された第二組の導電性ストリップとを有している。該第一組のパラレル導電性ストリップは８対に形成されている。該対のうちの第一ストリップは第一供給電圧へ接続されており且つ該対の第二ストリップは第二供給電圧へ接続されている。第一組のパラレル導電性ストリップは第一導電層のための処理により許容される最小設計間隔距離だけ離隔されている。第二組のパラレル導電性ストリップが第二導電層内に形成されている。該第二組のパラレル導電性ストリップは、該第一組のパラレル導電性ストリップに対して直交して位置決めされており、それにより第一及び第二導電層のオーバーラップ領域を形成している。該第二組の各ストリップは出力バッファの入力ピンへ接続している。該第二組のパラレル導電性ストリップは、該第二導電層用のプロセスにより許容される最小設計間隔距離だけ離隔されている。第一対のパワーストリップ（ＶＤＤ，ＧＮＤ）が第二導電性物質内に形成されており且つ該第一組のパラレルストリップの各対応するストリップの第一端点とオーバーラップして位置決めされている。第二対のパワーストリップ（ＶＤＤ、ＧＮＤ）が第二導電性物質内に形成されており且つ該第一のパラレルストリップの各対応するストリップの第二端点とオーバーラップすべく位置決めされている。相互接続回路レイアウトは誘電体物質から形成されており且つ第一及び第二導電層を分離すべく構成されている絶縁層を有している。該相互接続回路レイアウトは、オーバーラップ領域において第一及び第二組のパラレル導電性ストリップを電気的に接続し且つ第一及び第二対のパワーストリップを電気的に接続すべく構成されているコンタクト又はビア開口を包含している。
【００３９】
本発明の１つの利点は、期待シグナチャワードに対して必要とされる半導体面積を減少すべくシグナチャ回路が構成されていると言うことである。
【００４０】
本発明の別の利点は、読取サイクルの必要性無しに期待シグナチャワードを供給することにより改善された製造用テスト時間を提供するようにシグナチャ回路が構成されていることである。
【００４１】
本発明の別の利点は、標準セルエリア内に配置させることが可能であり且つ高度のＣＡＤ配置アルゴリズムと適合性を有するようにシグナチャ回路が構成されていると言うことである。
【００４２】
本発明の１実施例は、シグナチャ回路を具備するＢＩＳＴ回路の実現方法を提供している。ＢＩＳＴアルゴリズムはコンピュータ補助設定環境ＣＡＤ上に格納することが可能である。ＣＡＤ環境は回路を容易に設計し且つＲＯＭ１０上に構成することを可能とする。
【００４３】
ＢＩＳＴ回路を実現する方法の１つの利点は、結果的に得られるシグナチャ回路レイアウトが構造的に関連するＲＯＭと独立していると言うことである。従って、シグナチャ回路レイアウトは、標準セル領域の位置に配置させることが可能である。シグナチャ回路レイアウトの改善された配置は、半導体面積のより効率的な利用を可能とする。
【００４４】
ＢＩＳＴ回路の実現方法の別の利点は、結果的シグナチャ回路レイアウトが２つの別々のレイアウト構造、即ち相互接続レイアウトと出力レイアウトとを包含していることである。従って、集積回路設計時間が減少され又、ＲＯＭデータコードを改定するのに必要な時間が減少される。
【００４５】
ＢＩＳＴ回路の実現方法の別の利点は、結果的に得られるＢＩＳＴ回路、関連するＲＯＭ及びシグナチャ回路の各々がＣＡＤ環境内において独立的に検証可能であるということである。従って、集積回路の信頼性が改善される。
【００４６】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【００４７】
【図１】従来技術に基づくＲＯＭテスト構成体及びテスト装置の概略ブロック図。
【図２】集積化した信号モジュールを具備するメモリコア及び外部テスターを具備する内蔵自己テストモジュールを有する従来のＲＯＭの概略ブロック図。
【図３】メモリコアと、シグナチャ構成体と、内蔵自己テスト構成体とを具備する本発明の１実施例を示した概略ブロック図。
【図４】標準セルとして構成されたシグナチャモジュール用の本発明の出力バッファの１実施例を示した概略図。
【図５】チップの標準セル部分内におけるシグナチャセルの物理的レイアウトの本発明の１実施例を示した概略図。
【図６】本発明の製造方法の１実施例を示した概略ブロック図。
【符号の説明】
【００４８】
１０  ＲＯＭ回路
１２２  ＲＯＭアレイ
１２４  基準シグナチャ回路
１２６  内蔵自己テスト（ＤＩＳＴ）回路
１２８  比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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