(57)【要約】【課題】遅延回路の段数分の遅延時間の総和から導ける周波数の理論値と同等な周波数を得られるリングオシレータ回路を提供する。【解決手段】直列に接続された複数の遅延回路と、最終段の遅延回路の出力と初段の遅延回路の入力との間に接続された反転回路と、複数の遅延回路の出力をそれぞれ高電位レベルに駆動する複数のプルアップトランジスタと、複数の遅延回路の出力をそれぞれ低電位レベルに駆動する複数のプルダウントランジスタと、プルアップトランジスタ及びプルダウントランジスタのそれぞれのオン／オフを、プルアップトランジスタ及びプルダウントランジスタが駆動する遅延回路の出力とは異なる遅延回路の出力に基づいて制御するプルアップ／プルダウン制御回路とを有する。【選択図】      図１
2004320484.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数の遅延回路と、
最終段の前記遅延回路の出力と初段の前記遅延回路の入力との間に接続された反転回路と、
前記複数の遅延回路の出力をそれぞれ高電位レベルに駆動する複数のプルアップトランジスタと、
前記複数の遅延回路の出力をそれぞれ低電位レベルに駆動する複数のプルダウントランジスタと、
前記プルアップトランジスタ及び前記プルダウントランジスタのそれぞれのオン／オフを、前記プルアップトランジスタ及び前記プルダウントランジスタが駆動する前記遅延回路の出力とは異なる遅延回路の出力に基づいて制御するプルアップ／プルダウン制御回路
とを有することを特徴とするリングオシレータ回路。
【請求項２】
前記反転回路は、２以上の入力を有する多入力反転回路であることを特徴とする請求項１記載のリングオシレータ回路。
【請求項３】
前記遅延回路の遅延時間は、外部から供給される電圧によって制御されることを特徴とする請求項１又は２記載のリングオシレータ回路。
【請求項４】
前記プルアップトランジスタのそれぞれは、前記高電位レベルに接続された第１の主電極と、前記プルアップトランジスタが駆動する前記遅延回路の出力に接続された第２の主電極と、前記プルアップ／プルダウン制御回路に接続された制御電極とを有することを特徴とする請求項１乃至３何れか１項記載のリングオシレータ回路。
【請求項５】
前記プルダウントランジスタのそれぞれは、前記低電位レベルに接続された第１の主電極と、前記プルダウントランジスタが駆動する前記遅延回路の出力に接続された第２の主電極と、前記プルアップ／プルダウン制御回路に接続された制御電極とを有することを特徴とする請求項１乃至４何れか１項記載のリングオシレータ回路。
【請求項６】
前記プルアップ／プルダウン制御回路は、前記プルアップトランジスタが駆動する前記遅延回路の出力よりもｎ段後の前記遅延回路の出力が回路閾値を上回った時に、前記プルアップトランジスタをオン状態に制御し、前記プルアップトランジスタが駆動する前記遅延回路の出力よりもｍ（ｍ＞ｎ）段後の前記遅延回路の出力が回路閾値を上回った時に、前記プルアップトランジスタをオフ状態に制御することを特徴とする請求項１乃至５何れか１項記載のリングオシレータ回路。
【請求項７】
前記プルアップ／プルダウン制御回路は、前記プルダウントランジスタが駆動する前記遅延回路の出力よりもｎ段後の前記遅延回路の出力が回路閾値を下回った時に、前記プルダウントランジスタをオン状態に制御し、前記プルダウントランジスタが駆動する前記遅延回路の出力よりもｍ（ｍ＞ｎ）段後の前記遅延回路の出力が回路閾値を下回った時に、前記プルダウントランジスタをオフ状態に制御することを特徴とする請求項１乃至６何れか１項記載のリングオシレータ回路。
【請求項８】
前記遅延回路は、入力された論理信号を論理反転して出力する反転遅延回路であり、前記反転遅延回路の数は偶数であることを特徴とする請求項１乃至５何れか１項記載のリングオシレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はリングオシレータ回路に係り、特に電圧制御信号により遅延時間が制御される遅延回路を用いたリングオシレータ回路に係る。
【０００２】
【従来の技術】
従来、図４に示すように、４段直列に接続された電圧制御型遅延回路１１、１２、１３、１４と、電圧制御型遅延回路１４の出力１ｄ及び発振制御端子ＥＮからのストップ信号を入力とする２入力ＮＯＲ回路１５とで構成される電圧制御型リングオシレータ回路が知られている。２入力ＮＯＲ回路１５の出力は、電圧制御型遅延回路１１の入力及び出力端子ＣＬＫＯＵＴに接続され、出力端子ＣＬＫＯＵＴからクロック信号が出力される。電圧制御型遅延回路１１〜１４の遅延時間は、遅延制御端子ＰＶ、ＮＶに与えられる制御電圧により制御される。
【０００３】
図５に示すように、電圧制御型遅延回路１１〜１４は、直列に接続された２つの電圧制御型反転遅延回路２１１、２１２で構成されている。電圧制御型反転遅延回路２１１は、電源電圧ＶＤＤと接地電圧ＧＮＤの間に直列に接続されたＰＭＯＳトランジスタ２０１、２０２及びＮＭＯＳトランジスタ２０３、２０４とを有する。ＰＭＯＳトランジスタ２０１のゲート電極に遅延制御端子ＰＶが接続され、ＰＭＯＳトランジスタ２０２及びＮＭＯＳトランジスタ２０３のゲート電極に入力端子ＩＮＰＵＴが接続され、ＮＭＯＳトランジスタ２０４のゲート電極に遅延制御端子ＮＶが接続されている。電圧制御型反転遅延回路２１２についても同様である。ＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０３の接続点２ｂは、ＰＭＯＳトランジスタ２０７及びＮＭＯＳトランジスタ２０８のゲート電極に接続され、ＰＭＯＳトランジスタ２０７及びＮＭＯＳトランジスタ２０８の接続点は出力端子ＯＵＴＰＵＴに接続されている。前段の電圧制御型遅延回路１１〜１４の出力端子ＯＵＴＰＵＴが後段の電圧制御型遅延回路１１〜１４の入力端子ＩＮＰＵＴに接続されている（例えば、特許文献１参照。）。入力端子ＩＮＰＵＴからの信号と同相の出力信号が遅延して出力端子ＯＵＴＰＵＴに伝わる。
【０００４】
次に、図４及び図５に示す従来の電圧制御型リングオシレータ回路の動作を説明する。先ず、図４の発振制御端子ＥＮにストップ信号として電源電位レベル（以後、ＶＤＤレベルと記す）を入力し、電圧制御型遅延回路１１、１２、１３、１４の出力１ａ、１ｂ、１ｃ、１ｄの信号及び出力端子ＣＬＫＯＵＴの信号を接地電位レベル（以後、ＧＮＤレベルと記す）でストップ状態とし、遅延制御端子ＰＶ、ＮＶに所望の伝播遅延時間を得る為の電位を与えておく。その後、発振制御端子ＥＮにＶＤＤレベルからＧＮＤレベルの信号を入力すると、２入力ＮＯＲ回路１５の出力端子ＣＬＫＯＵＴから出力される信号がＧＮＤレベルからＶＤＤレベルへと変移し始める。次に、出力端子ＣＬＫＯＵＴの信号が電圧制御型遅延回路１１内の図５の電圧制御型反転遅延回路２１１の回路閾値を越えた時点で、電圧制御型反転遅延回路２１１の出力２ｂの信号がＶＤＤレベルからＧＮＤレベルへと変移し、次段の電圧制御型反転遅延回路２１２の入力となる。また、電圧制御型反転遅延回路２１１の出力２ｂの信号が電圧制御型反転遅延回路２１２の回路閾値を越えた時点で電圧制御型反転遅延回路２１２の出力端子ＯＵＴＰＵＴの出力信号がＧＮＤレベルからＶＤＤレベルへと変移する。図４の２入力ＮＯＲ回路１５の出力端子ＣＬＫＯＵＴから出力される信号を入力とする図５の電圧制御型反転遅延回路２１１を経て電圧制御型反転遅延回路２１２の出力端子ＯＵＴＰＵＴの出力信号が出力されるまでの遅延時間を図４の電圧制御型遅延回路１１の伝播遅延時間として考える。このように、図５の電圧制御型反転遅延回路２１２の出力端子ＯＵＴＰＵＴの出力信号が図４の次段の電圧制御型遅延回路１２，１３，１４へと伝わり、合計４段分の電圧制御型遅延回路１１〜１４の伝播遅延時間を得た後に２入力ＮＯＲ回路１５の入力として信号が伝わる。すなわち、発振制御端子ＥＮから入力するストップ信号をＶＤＤレベルからＧＮＤレベルへ変化させた時点から、２入力ＮＯＲ回路１５と４段の電圧制御型遅延回路１１〜１４の伝播遅延時間を経て、２入力ＮＯＲ回路１５の入力には反転した信号が伝播し、再度、発振制御端子ＥＮにＶＤＤレベルを入力しストップさせるまで反転振幅が繰り返される。
【０００５】
また、図５の電圧制御型反転遅延回路２１１と電圧制御型反転遅延回路２１２のディメンジョンを同じもので構成して反転回路を偶数段使用することで、電圧制御型反転遅延回路２１１の立ち上がり遅延時間と電圧制御型反転遅延回路２１２の立下がり遅延時間とを足し合わせた時間が、電圧制御型反転遅延回路２１１の立ち下がり遅延時間と電圧制御型反転遅延回路２１２の立上がり遅延時間とを足し合わせた時間に等しくなるという理論式が得られる。よって、電圧制御型遅延回路１１〜１４としての立ち上がり遅延時間と立下がり遅延時間は等しくなる。すなわち、電圧制御型リングオシレータ回路としての上向きパルス幅と下向きパルス幅は等しくなる。
【０００６】
【特許文献１】
特開２００２−２４６８８２号公報（段落［００２７］〜［００３０］、第５図）
【０００７】
【発明が解決しようとする課題】
図６に示す信号波形を用いて、電圧制御型リングオシレータ回路の動作を説明する。発振制御端子ＥＮに入力されるストップ信号をＶＤＤレベルからＧＮＤレベルへ変化させた時から（３ａ）２入力ＮＯＲ回路１５の出力端子ＣＬＫＯＵＴの出力はＧＮＤレベルからＶＤＤレベルへ変移し始め（３ｂ）、出力端子ＣＬＫＯＵＴの信号が電圧制御型遅延回路１１の回路閾値を越えると電圧制御型遅延回路１１の出力１ａはＧＮＤレベルからＶＤＤレベルへ変移し始める（３ｃ）。電圧制御型遅延回路１１の出力１ａの信号が電圧制御型遅延回路１２の回路閾値を越えると電圧制御型遅延回路１２の出力１ｂはＧＮＤレベルからＶＤＤレベルへ変移し始める（３ｄ）。このような信号の伝播が電圧制御型遅延回路１３、１４の各出力１ｃ、１ｄを経て（３ｅ）、２入力ＮＯＲ回路１５にフィードバックされ、２入力ＮＯＲ回路１５のＣＬＫＯＵＴ端子の出力はＶＤＤレベルからＧＮＤレベルに変移をする（３ｆ）。次に、２入力ＮＯＲ回路１５の出力端子ＣＬＫＯＵＴの出力変化（３ｆ）が電圧制御型遅延回路１１の回路閾値を越えると電圧制御型遅延回路１１の出力１ａはＶＤＤレベル近傍からＧＮＤレベル方向に変移をするが（３ｇ）、この変移の初期状態では電圧制御型遅延回路１１の出力はまだＶＤＤレベルへは達していない。すなわち、遅延制御端子ＰＶ、ＮＶに入力される制御電圧により電圧制御型遅延回路１１の駆動能力が左右され、電圧制御型遅延回路１１〜１４の一段当りの遅延時間を大きくしようとするほど駆動能力は低下する。よって、電圧制御型遅延回路１１の出力１ａがＶＤＤレベルに達する前に次のフィードバックされてきた信号が入力され、ＧＮＤレベルを出力し始める（３ｇ）。このようにして、電圧制御型遅延回路１２、１３、１４の出力１ｂ、１ｃ、１ｄにも同じ状態が生じ（３ｈ）、２入力ＮＯＲ回路１５の出力端子ＣＬＫＯＵＴの信号は、電圧制御型遅延回路の段数分の遅延時間の総和から導ける周波数の理論値と異なる周波数の信号となってしまう。
【０００８】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、遅延回路の段数分の遅延時間の総和から導ける周波数の理論値と同等な周波数を得られるリングオシレータ回路を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、直列に接続された複数の遅延回路と、最終段の遅延回路の出力と初段の遅延回路の入力との間に接続された反転回路と、複数の遅延回路の出力をそれぞれ高電位レベルに駆動する複数のプルアップトランジスタと、複数の遅延回路の出力をそれぞれ低電位レベルに駆動する複数のプルダウントランジスタと、プルアップトランジスタ及びプルダウントランジスタのそれぞれのオン／オフを、プルアップトランジスタ及びプルダウントランジスタが駆動する遅延回路の出力とは異なる遅延回路の出力に基づいて制御するプルアップ／プルダウン制御回路とを有するリングオシレータ回路であることを要旨とする。
【００１０】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態及びその変形例を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。
【００１１】
＜リングオシレータ回路＞
図１に示すように、本発明の実施の形態に係る電圧制御型リングオシレータ回路は、直列に接続された複数の遅延回路４０１、４０２、４０３、４０４と、最終段の遅延回路４０４の出力４ｄと初段の遅延回路４０１の入力との間に接続された反転回路４１３と、複数の遅延回路４０１〜４０４の出力４ａ、４ｂ、４ｃ、４ｄをそれぞれ高電位レベル（ＶＤＤレベル）に駆動する複数のプルアップトランジスタ４０６、４０８、４１０、４１２と、複数の遅延回路４０１〜４０４の出力４ａ〜４ｄをそれぞれ低電位レベル（ＧＮＤレベル）に駆動する複数のプルダウントランジスタ４０５、４０７、４０９、４１１と、遅延回路４０１〜４０４の出力４ａ〜４ｄ、プルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１に接続されたプルアップ／プルダウン制御回路４２５とを有する。実施の形態においては、遅延回路４０１〜４０４、プルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１の数がそれぞれ４個である場合について説明する。
【００１２】
遅延回路４０１〜４０４は、遅延制御端子ＰＶ、ＮＶにそれぞれ接続され、遅延制御端子ＰＶ、ＮＶを介して外部から供給される制御電圧によってその遅延時間が制御される電圧制御型遅延回路である。
【００１３】
プルアップトランジスタ４０６、４０８、４１０、４１２のそれぞれは、ＶＤＤレベルに接続された第１の主電極（ソース電極）と、プルアップトランジスタ４０６、４０８、４１０、４１２が駆動する電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄに接続された第２の主電極（ドレイン電極）と、プルアップ／プルダウン制御回路４２５に接続された制御電極（ゲート電極）とを有するＰＭＯＳトランジスタである。
【００１４】
プルダウントランジスタ４０５、４０７、４０９、４１１のそれぞれは、ＧＮＤレベルに接続された第１の主電極（ソース電極）と、プルダウントランジスタ４０５、４０７、４０９、４１１が駆動する電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄに接続された第２の主電極（ドレイン電極）と、プルアップ／プルダウン制御回路４２５に接続された制御電極（ゲート電極）とを有するＮＭＯＳトランジスタである。
【００１５】
反転回路４１３は、２以上の入力を有する多入力反転回路である。ここでは、多入力反転回路の一例として、２個の入力を有する２入力ＮＯＲ回路４１３について説明を続ける。２入力ＮＯＲ回路４１３の一方の入力には遅延回路４０４の出力４ｄが接続され、他方の入力にはストップ信号が入力される発振制御端子ＥＮが接続されている。ＮＯＲ回路４１３の出力には、出力端子ＣＬＫＯＵＴが接続されている。
【００１６】
＜遅延回路＞
電圧制御型遅延回路４０１〜４０４は、図４に示した電圧制御型遅延回路１１〜１４と同様な構成を有する。即ち、電圧制御型遅延回路４０１〜４０４は、図５に示したように、直列に接続された２つの電圧制御型反転遅延回路２１１、２１２で構成されている。電圧制御型反転遅延回路２１１は、遅延制御端子ＰＶに接続されたゲート電極を有するＰＭＯＳトランジスタ２０１と、入力端子ＩＮＰＵＴに接続されたゲート電極をそれぞれ有するＰＭＯＳトランジスタ２０２及びＮＭＯＳトランジスタ２０３と、遅延制御端子ＮＶに接続されたゲート電極を有するＮＭＯＳトランジスタ２０４とを有する。ＰＭＯＳトランジスタ２０１、２０２及びＮＭＯＳトランジスタ２０３、２０４は、電源電圧ＶＤＤと接地電圧ＧＮＤの間に直列に接続されている。電圧制御型反転遅延回路２１２についても同様である。ＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０３の接続点２ｂは、ＰＭＯＳトランジスタ２０７及びＮＭＯＳトランジスタ２０８のゲート電極に接続されている。ＰＭＯＳトランジスタ２０７及びＮＭＯＳトランジスタ２０８の接続点は出力端子ＯＵＴＰＵＴに接続されている。前段の電圧制御型遅延回路４０１〜４０４の出力端子ＯＵＴＰＵＴと後段の電圧制御型遅延回路４０１〜４０４の入力端子ＩＮＰＵＴとを接続することで、図１に示したリングオシレータ回路が実現する。
【００１７】
遅延制御端子ＰＶからの信号によってＰＭＯＳトランジスタ２０１、２０６のドレイン電流２ｄ、２ｇを制御することにより、ＰＭＯＳトランジスタ２０２、２０７の駆動能力が制御される。また、遅延制御端子ＮＶからの信号によってＮＭＯＳトランジスタ２０４、２０９のドレイン電流２ｆ、２ｈを制御することにより、ＮＭＯＳトランジスタ２０３、２０８の駆動能力が制御される。よって、入力端子ＩＮＰＵＴからの信号と同相の出力信号が遅延して出力端子ＯＵＴＰＵＴに伝わる。
【００１８】
＜プルアップ／プルダウン制御回路＞
プルアップ／プルダウン制御回路４２５は、電圧制御型遅延回路４０３の出力信号４ｃを入力とするインバータ回路４１４と、インバータ回路４１４の出力信号４ｆと電圧制御型遅延回路４０２の出力信号４ｂを入力とする２入力ＮＡＮＤ回路４１７と、インバータ回路４１４の出力信号４ｆと電圧制御型遅延回路４０２の出力信号４ｂを入力とする２入力ＮＯＲ回路４１８と、電圧制御型遅延回路４０４の出力４ｄを入力とするインバータ回路４１５と、インバータ回路４１５の出力信号４ｇと電圧制御型遅延回路４０３の出力信号４ｃを入力とする２入力ＮＡＮＤ回路４１９と、インバータ回路４１５の出力信号４ｇと電圧制御型遅延回路４０３の出力信号４ｃを入力とする２入力ＮＯＲ回路４２０と、電圧制御型遅延回路４０１の出力信号４ａと電圧制御型遅延回路４０４の出力信号４ｄを入力とする２入力ＮＡＮＤ回路４２１と、電圧制御型遅延回路４０１の出力信号４ａと電圧制御型遅延回路４０４の出力信号４ｄを入力とする２入力ＮＯＲ回路４２２と、電圧制御型遅延回路４０１の出力信号４ａを入力とするインバータ回路４１６と、インバータ回路４１６の出力信号４ｅと電圧制御型遅延回路４０２の出力信号４ｂを入力とする２入力ＮＡＮＤ回路４２３と、インバータ回路４１６の出力信号４ｅと電圧制御型遅延回路４０２の出力信号４ｂを入力とする２入力ＮＯＲ回路４２４とを有する。
【００１９】
プルアップ／プルダウン制御回路４２５は、プルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１のそれぞれのオン／オフを、プルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１が駆動する電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄとは異なる電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄに基づいて制御する。具体的には、プルアップ／プルダウン制御回路４２５は、プルアップトランジスタ４０６、４０８、４１０、４１２が駆動する電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄよりもｎ段後の電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄが回路閾値を上回った時に、プルアップトランジスタ４０６、４０８、４１０、４１２をオン状態に制御し、プルアップトランジスタ４０６、４０８、４１０、４１２が駆動する電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄよりもｍ段後の電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄが回路閾値を上回った時に、プルアップトランジスタ４０６、４０８、４１０、４１２をオフ状態に制御する。また、プルアップ／プルダウン制御回路４２５は、プルダウントランジスタ４０５、４０７、４０９、４１１が駆動する電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄよりもｎ段後の電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄが回路閾値を下回った時に、プルダウントランジスタ４０５、４０７、４０９、４１１をオン状態に制御し、プルダウントランジスタ４０５、４０７、４０９、４１１が駆動する電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄよりもｍ段後の電圧制御型遅延回路の出力が回路閾値を下回った時に、プルダウントランジスタをオフ状態に制御する。なお、ｎ及びｍは自然数であり、ｍはｎよりも大きい。図１に示した例では、ｎ＝１であり、ｍ＝２である場合を示す。
【００２０】
＜リングオシレータ回路の動作＞
（イ）図１に示すように、発振制御端子ＥＮに入力されるストップ信号をＶＤＤレベルにすると、遅延回路４０１〜４０４の各出力４ａ、４ｂ、４ｃ、４ｄ及び出力端子ＣＬＫＯＵＴはＧＮＤレベルになる。また、出力４ａの信号を入力とするインバータ回路４１６の出力４ｅはＶＤＤレベル、出力４ｄの信号を入力とするインバータ回路４１５の出力４ｇはＶＤＤレベル、出力４ｃの信号を入力とするインバータ回路４１４の出力４ｆはＶＤＤレベル、出力４ｂ、４ｆの信号を入力とする２入力ＮＡＮＤ回路４１７の出力４ｈはＶＤＤレベル、出力４ｂ、４ｆの信号を入力とする２入力ＮＯＲ回路４１８の出力４ｉはＧＮＤレベル、出力４ｃ、４ｇの信号を入力とする２入力ＮＡＮＤ回路４１９の出力４ｊはＶＤＤレベル、出力４ｃ、４ｇの信号を入力とする２入力ＮＯＲ回路４２０の出力４ｋはＧＮＤレベル、出力４ａ、４ｄの信号を入力とする２入力ＮＡＮＤ回路４２１の出力４ｌはＶＤＤレベル、出力４ａ、４ｄの信号を入力とする２入力ＮＯＲ回路４２２の出力４ｍはＶＤＤレベル、出力４ｂ、４ｅの信号を入力とする２入力ＮＡＮＤ回路４２３の出力４ｎはＶＤＤレベル、出力４ｂ、４ｅの信号を入力とする２入力ＮＯＲ回路４２４の出力４ｏはＧＮＤレベルとなる。したがって、出力４ｈの信号を受けたＰＭＯＳトランジスタ４０６はオフ状態となり、出力４ｉの信号を受けたＮＭＯＳトランジスタ４０５はオフ状態となり、出力４ｊの信号を受けたＰＭＯＳトランジスタ４０８はオフ状態となり、出力４ｋの信号を受けたＮＭＯＳトランジスタ４０７はオフ状態となり、出力４ｌの信号を受けたＰＭＯＳトランジスタ４１０はオフ状態となり、出力４ｎの信号を受けたＰＭＯＳトランジスタ４１２はオフ状態となり、出力４ｏの信号を受けたＮＭＯＳトランジスタ４１１はオフ状態となり、出力４ｍの信号を受けたＮＭＯＳトランジスタ４０９だけがオン状態となる。そのため、ＮＭＯＳトランジスタ４０９はＧＮＤレベルを出力するが、出力４ｃは電圧制御型遅延回路４０３から既にＧＮＤレベルが出力されており信号の変化を生じない。
【００２１】
（ロ）次に、図２に示すように、発振制御端子ＥＮに入力されるストップ信号をＶＤＤレベルからＧＮＤレベルへ変化させた時（５ａ）から、２入力ＮＯＲ回路４１３の出力端子ＣＬＫＯＵＴの出力信号はＧＮＤレベルからＶＤＤレベルへ変移し始め（５ｂ）、出力端子ＣＬＫＯＵＴの出力信号が電圧制御型遅延回路４０１の回路閾値を越えると電圧制御型遅延回路４０１の出力４ａはＧＮＤレベルからＶＤＤレベルへ変移し始める（５ｃ）。出力４ａの信号が電圧制御型遅延回路４０２の回路閾値を越えると電圧制御型遅延回路４０２の出力４ｂはＧＮＤレベルからＶＤＤレベルへ変移し始める（５ｄ）。それと同時に、出力４ａの信号を入力とするインバータ回路４１６の出力４ｅはＶＤＤレベルからＧＮＤレベルへ変移する（５ｅ）。それを受けて、出力４ｅを入力とする２入力ＮＯＲ回路４２４出力４ｏはＧＮＤレベルからＶＤＤレベルへ変移する（５ｆ）。出力４ｏの信号を受けＮＭＯＳトランジスタ４１１はオン状態となりＧＮＤレベルを出力するが、出力４ｄには電圧制御型遅延回路４０４から既にＧＮＤレベルを出力されており信号の変化を生じない。
【００２２】
（ハ）次に、電圧制御型遅延回路４０２の出力４ｂの信号が電圧制御型遅延回路４０３の回路閾値を越えると電圧制御型遅延回路４０３の出力４ｃの信号はＧＮＤレベルからＶＤＤレベルへ変移し始める（５ｇ）。同時に出力４ｂの信号を入力とする２入力ＮＡＮＤ回路４１７の出力４ｈはＶＤＤレベルからＧＮＤレベルへ変移する（５ｈ）。そのため、出力４ｈの信号を入力とするＰＭＯＳトランジスタ４０６はオン状態となる。ＰＭＯＳトランジスタ４０６は、電圧制御型遅延回路４０１よりも駆動能力が高い為、ＶＤＤレベルに上がりつつあった出力４ａの信号レベルを一気にＶＤＤレベルへ引き上げることとなる（５ｉ）。また、出力４ｂの信号を入力とする２入力ＮＯＲ回路４２４の出力４ｏはＶＤＤレベルからＧＮＤレベルへ変移する（５ｊ）。出力４ｏの信号を受けＮＭＯＳトランジスタ４１１はオフ状態となるが、出力４ｄには電圧制御型遅延回路４０４からＧＮＤレベルが供給される。
【００２３】
（ニ）次に、出力４ｃの信号が電圧制御型遅延回路４０４の回路閾値を超えると電圧制御型遅延回路４０４の出力４ｄはＧＮＤレベルからＶＤＤレベルへ変移し始める（５ｋ）。それと同時に、出力４ｃの信号を入力とするインバータ回路４１４及び２入力ＮＡＮＤ回路４１９の出力４ｆと４ｊはＶＤＤレベルからＧＮＤレベルへ変移する（５ｌ、５ｍ）。そのため、出力４ｊの信号を入力とするＰＭＯＳトランジスタ４０８はオン状態となる。ＰＭＯＳトランジスタ４０８は、電圧制御型遅延回路４０２よりも駆動能力が高い為、ＶＤＤレベルに上がりつつあった出力４ｂの信号レベルを一気にＶＤＤレベルへ引き上げる事となる（５ｎ）。それと同時に、出力４ｆの信号を入力している２入力ＮＡＮＤ回路４１７の出力４ｈはＧＮＤレベルからＶＤＤレベルへと変移する（５ｏ）。そのため、出力４ｈの信号を受けＰＭＯＳトランジスタ４０６がオフ状態となるが、出力４ａには電圧制御型遅延回路４０１からＶＤＤレベルが供給される。
【００２４】
（ホ）次に、出力４ｄの信号が２入力ＮＯＲ回路４１３の回路閾値を超えると２入力ＮＯＲ回路４１３の出力端子ＣＬＫＯＵＴの信号はＶＤＤレベルからＧＮＤレベルへ変移する（５ｐ）。そして出力端子ＣＬＫＯＵＴの信号を入力とする電圧制御型遅延回路４０１の出力４ａはＶＤＤレベルからＧＮＤレベルへ変移し始める（５ｑ）。また、出力４ｄの信号がインバータ回路４１５の回路閾値を超えるとインバータ回路４１５の出力４ｇがＶＤＤレベルからＧＮＤレベルへ変移する（５ｒ）。この事により出力４ｇの信号を入力とする２入力ＮＡＮＤ回路４１９の出力４ｊがＧＮＤレベルからＶＤＤレベルへと変移する（５ｓ）。そのため、出力４ｊの信号を入力とするＰＭＯＳトランジスタ４０８はオフ状態となるが、出力４ｂの信号には電圧制御型遅延回路４０２からＶＤＤレベルが供給される。また同時に、出力４ｄの信号が２入力ＮＡＮＤ回路４２１の回路閾値を超えると２入力ＮＡＮＤ回路４２１の出力４ｌがＶＤＤレベルからＧＮＤレベルへ変移し（５ｔ）、出力４ｌの信号を入力とするＰＭＯＳトランジスタ４１０がオン状態となる。ＰＭＯＳトランジスタ４１０は、電圧制御型遅延回路４０３よりも駆動能力が高い為、ＶＤＤレベルに上がりつつあった出力４ｃの信号レベルを一気にＶＤＤレベルへ引き上げる事となる（５ｕ）。
【００２５】
（へ）次に、出力４ａの信号が電圧制御型遅延回路４０２の回路閾値より下がると電圧制御型遅延回路４０２の出力４ｂはＶＤＤレベルからＧＮＤレベルへと変移する（５ｖ）。それと同時に、出力４ａの信号を入力とするインバータ回路４１６の出力４ｅはＧＮＤレベルからＶＤＤレベルへ変移する（５ｗ）。そのため、出力４ｅの信号を入力とする２入力ＮＡＮＤ回路４２３の出力４ｎはＶＤＤレベルからＧＮＤレベルへ変移し（５ｘ）、出力４ｎの信号を入力とするＰＭＯＳトランジスタ４１２はオン状態となる。ＰＭＯＳトランジスタ４１２は、電圧制御型遅延回路４０４よりも駆動能力が高い為、ＶＤＤレベルに上がりつつあった出力４ｄの信号レベルを一気にＶＤＤレベルへ引き上げる事となる（５ｙ）。それと同時に出力４ａの信号が２入力ＮＡＮＤ回路４２１の回路閾値を超えると、２入力ＮＡＮＤ回路４２１の出力４ｌはＧＮＤレベルからＶＤＤレベルへ変移し（５ｚ）、出力４ｌの信号を入力とするＰＭＯＳトランジスタ４１０はオフ状態となるが、出力４ｃの信号には電圧制御型遅延回路４０３からＶＤＤレベルが供給される。
【００２６】
（ト）次に、出力４ｂの信号が電圧制御型遅延回路４０３の回路閾値より下がると電圧制御型遅延回路４０３の出力４ｃはＶＤＤレベルからＧＮＤレベルへと変移し始める（５ａａ）。それと同時に、出力４ｂの信号を入力とする２入力ＮＡＮＤ回路４２３の出力４ｎはＧＮＤレベルからＶＤＤレベルへ変移する（５ａｂ）。そのため出力４ｎの信号を入力とするＰＭＯＳトランジスタ４１２はオフ状態となるが、出力４ｄの信号には電圧制御型遅延回路４０４からＶＤＤレベルが供給される。更に、出力４ｂの信号を入力とする２入力ＮＯＲ回路４１８の出力４ｉはＧＮＤレベルからＶＤＤレベルへ変移する（５ａｃ）。そのため出力４ｉの信号を入力とするＮＭＯＳトランジスタ４０５はオン状態となる。ＮＭＯＳトランジスタ４０５は、電圧制御型遅延回路４０１よりも駆動能力が高い為、ＧＮＤレベルに下がりつつあった出力４ａの信号レベルを一気にＧＮＤレベルへ引き下げる事となる（５ａｄ）。
【００２７】
（チ）次に、出力４ｃの信号が電圧制御型遅延回路４０４の回路閾値より下がると電圧制御型遅延回路４０４の出力４ｄはＶＤＤレベルからＧＮＤレベルへと変移し始める（５ａｅ）。それと同時に出力４ｃの信号を入力とするインバータ回路４１４の出力４ｆはＧＮＤレベルからＶＤＤレベルへ変移し（５ａｆ）、出力４ｆの信号を入力とする２入力ＮＯＲ回路４１８の出力４ｉはＶＤＤレベルからＧＮＤレベルへ変移する（５ａｇ）。そのため出力４ｆの信号を入力とするＮＭＯＳトランジスタ４０５はオフ状態となるが、出力４ａには電圧制御型遅延回路４０１からＧＮＤレベルが供給される。更に、出力４ｃの信号を入力とする２入力ＮＯＲ回路４２０の出力４ｋはＧＮＤレベルからＶＤＤレベルへ変移し（５ａｈ）、出力４ｋの信号を入力とするＮＭＯＳトランジスタ４０７はオン状態となる。ＮＭＯＳトランジスタ４０７は、電圧制御型遅延回路４０２よりも駆動能力が高い為、ＧＮＤレベルに下がりつつあった出力４ｂの信号レベルを一気にＧＮＤレベルへ引き下げる事となる（５ａｉ）。
【００２８】
（リ）次に、出力４ｄの信号が２入力ＮＡＮＤ回路４１３の回路閾値を超えると２入力ＮＯＲ回路４１３の出力端子ＣＬＫＯＵＴの出力信号はＧＮＤレベルからＶＤＤレベルへ変移する（５ａｊ）。そのため出力端子ＣＬＫＯＵＴの出力信号を入力とする電圧制御型遅延回路４０１の出力４ａはＧＮＤレベルからＶＤＤレベルへ変移し始める（５ａｋ）。それと同時に、出力４ｄの信号がインバータ回路４１５の回路閾値を越えるとインバータ回路４１５の出力４ｇがＧＮＤレベルからＶＤＤレベルへ変移し（５ａｌ）、出力４ｇの信号を入力とする２入力ＮＯＲ回路４２０の出力４ｋはＶＤＤレベルからＧＮＤレベルへと変移する（５ａｍ）。そのため出力４ｋの信号を入力とするＮＭＯＳトランジスタ４０７はオフ状態となるが、出力４ｂには電圧制御型遅延回路４０１からＧＮＤレベルが供給される。それと同時に出力４ｄの信号が２入力ＮＯＲ回路４２２の回路閾値を超えると２入力ＮＡＮＤ回路４２２の出力４ｍがＧＮＤレベルからＶＤＤレベルへ変移し（５ａｎ）、出力４ｍの信号を入力とするＮＭＯＳトランジスタ４０９はオン状態となる。ＮＭＯＳトランジスタ４０９は、電圧制御型遅延回路４０３よりも駆動能力が高い為、ＧＮＤレベルに下がりつつあった出力４ｃの信号レベルを一気にＧＮＤレベルへ引き下げる事となる（５ａｏ）。
【００２９】
図１に示す電圧制御型リングオシレータ回路は、上記の動作を繰り返えす事で、電圧制御型遅延回路４０１〜４０４の段数分の遅延時間の総和から導ける周波数の理論値と同等の周波数を得ることが出来る。
【００３０】
以上説明したように、電圧制御型リングオシレータ回路に使用されているそれぞれの電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄが回路閾値を越えて次段の電圧制御型遅延回路４０１〜４０４に信号を伝播した後にプルアップもしくはプルダウンを行い、電圧制御型遅延回路４０１〜４０４の駆動能力に関係なく自分自身の出力信号をＶＤＤレベルからＧＮＤレベルまでフルバイアスを与える。即ち、電圧制御信号ＰＶ、ＮＶで遅延時間が制御される電圧制御型遅延回路４０１〜４０４を用いた電圧制御型リングオシレータ回路において、それぞれの電圧制御型遅延回路４０１〜４０４の出力４ａ〜４ｄに接続されるＰＭＯＳトランジスタ４０６、４０８、４１０、４１２及びＮＭＯＳトランジスタ４０５、４０７、４０９、４１１と、プルアップ／プルダウン制御回路４２５を付加する。これにより、電圧制御型リングオシレータ回路の電圧制御型遅延回路４０１〜４０４の段数分の遅延時間の総和から導ける周波数の理論値と同等の周波数を得ることが出来る。
【００３１】
図４に示した電圧制御型リングオシレータ回路では電圧制御型遅延回路１１〜１４の信号変移が中間電位での変移をする事で消費電流が増大していたが、本発明の実施の形態によれば、電圧制御型遅延回路４０１〜４０４の出力にプルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１を付加したことにより、消費電流を低減できる。
【００３２】
本発明の実施の形態によれば、１つの電圧制御型遅延回路によって長い遅延時間が得られる為、電圧制御型リングオシレータを構成する電圧制御型遅延回路の段数を削減することができる。
【００３３】
なお、実施の形態においては、電圧制御型遅延回路４０１〜４０４、プルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１の数がそれぞれ４個である場合について説明したが、１〜３個又は５個以上であっても構わない。
【００３４】
また、実施の形態において電圧制御型遅延回路４０１〜４０４は、図５に示したように、遅延制御端子ＰＶ、ＮＶに印加される制御電圧によってＭＯＳトランジスタ２０１、２０４、２０６、２０８のドレイン電流を制御することにより遅延時間を制御したが、電圧制御型遅延回路４０１〜４０４はこれに限定されるものではない。電圧制御型遅延回路４０１〜４０４は、ＭＯＳトランジスタ２０２、２０３、２０７、２０８のバックゲート電圧を制御することにより遅延時間を制御しても構わない。或いは、ＭＯＳトランジスタ２０１、２０４、２０６、２０８のドレイン電流及びＭＯＳトランジスタ２０２、２０３、２０７、２０８のバックゲート電圧を同時に制御することにより遅延時間を制御しても構わない。
【００３５】
また、図１には、プルアップトランジスタ４０６、４０８、４１０、４１２としてＰＭＯＳトランジスタを例にとり説明したが、プルアップトランジスタ４０６、４０８、４１０、４１２は、バイポーラ形トランジスタなどであっても構わない。また、プルアップトランジスタ４０６、４０８、４１０、４１２のそれぞれは、並列に接続された複数のＰＭＯＳトランジスタであっても構わない。
【００３６】
（変形例）
この変形例においては、本発明の実施の形態と同様な箇所については説明を省略する。
【００３７】
図３に示すように、本発明の実施の形態の変形例に係る電圧制御型リングオシレータ回路は、直列に接続された複数の遅延回路５０１、５０２、５０３、５０４と、最終段の遅延回路５０４の出力４ｄと初段の遅延回路５０１の入力との間に接続された２入力ＮＯＲ回路４１３と、複数の遅延回路５０１〜５０４の出力４ａ、４ｂ、４ｃ、４ｄをそれぞれＶＤＤレベルに駆動する複数のプルアップトランジスタ４０６、４０８、４１０、４１２と、複数の遅延回路５０１〜５０４の出力４ａ〜４ｄをそれぞれＧＮＤレベルに駆動する複数のプルダウントランジスタ４０５、４０７、４０９、４１１と、遅延回路５０１〜５０４の出力４ａ〜４ｄ、プルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１に接続されたプルアップ／プルダウン制御回路４２５とを有する。
【００３８】
遅延回路５０１〜５０４は、遅延制御端子ＰＶ、ＮＶにそれぞれ接続され、遅延制御端子ＰＶ、ＮＶを介して外部から供給される制御電圧によってその遅延時間が制御され、入力された論理信号を論理反転して出力する電圧制御型反転遅延回路である。電圧制御型反転遅延回路の数は偶数である。電圧制御型反転遅延回路５０１〜５０４は、図５に示した電圧制御型反転遅延回路２１１、２１２と同様な構成を有する。変形例においては、電圧制御型反転遅延回路５０１〜５０４、プルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１の数がそれぞれ４個である場合について説明する。
【００３９】
２入力ＮＯＲ回路４１３の一方の入力には遅延回路５０４の出力４ｄが接続され、他方の入力にはストップ信号が入力される発振制御端子ＥＮが接続されている。ＮＯＲ回路４１３の出力には、出力端子ＣＬＫＯＵＴが接続されている。
【００４０】
プルアップ／プルダウン制御回路４２５は、電圧制御型反転遅延回路５０３の出力信号４ｃを入力とするインバータ回路４１４と、電圧制御型反転遅延回路５０２の出力信号４ｂを入力とするインバータ回路４３５と、インバータ回路４１４の出力信号４ｆとインバータ回路４３５の出力信号を入力とする２入力ＮＡＮＤ回路４１７と、インバータ回路４１４の出力信号４ｆとインバータ回路４３５の出力信号を入力とする２入力ＮＯＲ回路４１８と、電圧制御型反転遅延回路５０４の出力４ｄを入力とするインバータ回路４１５と、電圧制御型反転遅延回路５０３の出力信号４ｃを入力とするインバータ回路４３６と、インバータ回路４１５の出力信号４ｇとインバータ回路４３６の出力信号を入力とする２入力ＮＡＮＤ回路４１９と、インバータ回路４１５の出力信号４ｇとインバータ回路４３６の出力信号を入力とする２入力ＮＯＲ回路４２０と、電圧制御型反転遅延回路５０４の出力信号４ｄを入力とするインバータ回路４４１と、電圧制御型反転遅延回路５０１の出力信号４ａとインバータ回路４４１の出力信号を入力とする２入力ＮＡＮＤ回路４２１と、電圧制御型反転遅延回路５０１の出力信号４ａとインバータ回路４４１の出力信号を入力とする２入力ＮＯＲ回路４２２と、電圧制御型反転遅延回路５０１の出力信号４ａと電圧制御型反転遅延回路５０２の出力信号４ｂを入力とする２入力ＮＡＮＤ回路４２３と、電圧制御型反転遅延回路５０１の出力信号４ａと電圧制御型反転遅延回路５０２の出力信号４ｂを入力とする２入力ＮＯＲ回路４２４とを有する。
【００４１】
以上説明したように、遅延回路５０１〜５０４が、入力された論理信号を論理反転して出力する電圧制御型反転遅延回路であっても、電圧制御型リングオシレータ回路に使用されているそれぞれの電圧制御型反転遅延回路５０１〜５０４の出力４ａ〜４ｄが回路閾値を越えて次段の電圧制御型反転遅延回路５０１〜５０４に信号を伝播した後にプルアップもしくはプルダウンを行い、電圧制御型反転遅延回路５０１〜５０４の駆動能力に関係なく自分自身の出力信号をＶＤＤレベルからＧＮＤレベルまでフルバイアスを与える。即ち、電圧制御信号ＰＶ、ＮＶで遅延時間が制御される電圧制御型反転遅延回路５０１〜５０４を用いた電圧制御型リングオシレータ回路において、それぞれの電圧制御型反転遅延回路５０１〜５０４の出力４ａ〜４ｄに接続されるＰＭＯＳトランジスタ４０６、４０８、４１０、４１２及びＮＭＯＳトランジスタ４０５、４０７、４０９、４１１と、プルアップ／プルダウン制御回路４２５を付加する。これにより、電圧制御型リングオシレータ回路の電圧制御型反転遅延回路５０１〜４０４の段数分の遅延時間の総和から導ける周波数の理論値と同等の周波数を得ることが出来る。
【００４２】
図４に示した電圧制御型リングオシレータ回路では電圧制御型遅延回路１１〜１４の信号変移が中間電位での変移をする事で消費電流が増大していたが、変形例によれば、電圧制御型反転遅延回路５０１〜５０４の出力にプルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１を付加したことにより、消費電流を低減できる。
【００４３】
変形例によれば、１つの電圧制御型反転遅延回路によって長い遅延時間が得られる為、電圧制御型リングオシレータを構成する電圧制御型遅延回路の段数を削減することができる。
【００４４】
なお、変形例においては、電圧制御型反転遅延回路５０１〜５０４、プルアップトランジスタ４０６、４０８、４１０、４１２及びプルダウントランジスタ４０５、４０７、４０９、４１１の数がそれぞれ４個である場合について説明したが、１〜３個又は５個以上であっても構わない。
【００４５】
（その他の実施の形態）
上記のように、本発明は、１つの実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４６】
本来、電圧制御型遅延回路を使用した電圧制御型リングオシレータ回路は基準クロック信号を入力し逓倍クロックを出力する逓倍回路と組み合わせて使用する。その逓倍回路は、遅延制御端子ＰＶ、ＮＶに接続された電圧制御型遅延回路から出力される信号と基準クロック信号との位相を比較する位相比較器と、この位相比較器の出力を入力して遅延制御端子ＰＶ、ＮＶの信号を生成するチャージポンプ回路と、電圧制御型遅延回路を直列に使用した逓倍信号を生成するディレイ段で構成されている。この逓倍回路で使用されている電圧制御型遅延回路をそのまま電圧制御型リングオシレータ回路で使用してかつ、遅延制御端子ＰＶ、ＮＶの信号を両者に入力することにより、電圧依存性、プロセス依存性および温度依存性の無い、上向きパルス幅と下向きパルス幅が等しく、電圧制御型リングオシレータ回路の電圧制御型遅延回路の段数分の遅延時間の総和から導ける周波数の理論値と同等な周波数を得る事ができる。しかし、図４の従来技術の電圧制御型リングオシレータ回路では遅延制御端子ＰＶ、ＮＶに入力された電圧値により電圧制御型遅延回路１１〜１４の駆動能力が変化し、遅延時間を得るほどに駆動能力が低下する。そのため電圧制御型遅延回路１１〜１４の出力１ａ〜１ｄの波形になまりを生じ、電圧制御型遅延回路１１〜１４の段数分の遅延時間の総和から導ける周波数の理論的な伝播遅延時間が得られない場合がある。
【００４７】
上記の逓倍回路と本発明の実施の形態又はその変形例に係る電圧制御型リングオシレータ回路を組み合わせ、遅延制御端子ＰＶ、ＮＶの信号を両者に入力することにより、プロセス依存性および電圧依存性、温度依存性の無い回路を実現できる。
【００４８】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、遅延回路の段数分の遅延時間の総和から導ける周波数の理論値と同等な周波数を得られるリングオシレータ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るリングオシレータ回路を示す回路図である。
【図２】図１に示した電圧制御型リングオシレータ回路の動作を示すタイムチャートである。
【図３】本発明の実施の形態の変形例に係るリングオシレータ回路を示す回路図である。
【図４】従来技術に係る電圧制御型遅延回路を用いた電圧制御型リングオシレータ回路を示す回路図である。
【図５】図４に示した電圧制御型遅延回路を示す回路図である。
【図６】図４及び図５に示した従来の電圧制御型リングオシレータ回路の動作を示すタイムチャートである。
【符号の説明】
１１〜１４、４０１〜４０４    電圧制御型遅延回路
２０１、２０２、２０６、２０７    ＰＭＯＳトランジスタ
２０３、２０４、２０８、２０９    ＮＭＯＳトランジスタ
２１１、２１２、５０１〜５０４    電圧制御型反転遅延回路
４０５、４０７、４０９、４１１    プルダウントランジスタ
４０６、４０８、４１０、４１２    プルアップトランジスタ
１５、４１３、４１８、４２０、４２２、４２４    ＮＯＲ回路
４１４〜４１６、４３５、４３６、４４１    インバータ回路
４１７、４１９、４２１、４２３    ＮＡＮＤ回路
ＰＶ、ＮＶ    遅延制御端子
ＥＮ    発振制御端子
ＣＬＫＯＵＴ、ＯＵＴＰＵＴ    出力端子
ＩＮＰＵＴ    入力端子
【図１】
2004320484.tif 000003
【図２】
2004320484.tif 000004
【図３】
2004320484.tif 000005
【図４】
2004320484.tif 000006
【図５】
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【図６】
2004320484.tif 000008