(57)【要約】【課題】  クロックジェネレータ不要で消費電力が小さい非同期回路に好適であって、ハザード対策及び遅延の見積もりが容易で設計が簡単な非同期回路を提供することを目的としている。【解決手段】  本発明のＣＰＵ側のクロックパルス列に同期しない非同期信号を扱う非同期回路であって、非同期信号を入力信号として受け、入力信号に基づいて擬似クロックを生成する擬似クロック生成手段１３を備える。【選択図】  図１
2004304781.tif 000002
【特許請求の範囲】
【請求項１】
クロックパルス列に同期しない非同期信号を扱う非同期回路であって、
前記非同期信号を入力信号として受け、前記入力信号に基づいて擬似クロックを生成する擬似クロック生成手段を備えることを特徴とする非同期回路。
【請求項２】
前記擬似クロックに応じて所定の時間間隔を持つ擬似クロック列を生成するクロック多重化回路を更に備えることを特徴とする請求項１に記載の非同期回路。
【請求項３】
前記入力信号が、ＩＣチップまたはＩＣチップの内部回路ブロックを選択するための選択信号と、メモリまたはレジスタへの書き込み又は読み出しを要求するための要求信号と、で構成され、
前記擬似クロック生成手段は、
前記選択信号がアクティブである選択期間中に前記要求信号がアクティブである要求期間が含まれるときに、前記要求信号を前記非同期信号と擬制する非同期信号擬制手段と、
前記非同期信号に基づいて前記擬似クロックを形成する非同期クロック形成手段と、
を備えることを特徴とする請求項１に記載の非同期回路。
【請求項４】
前記非同期クロック形成手段は、
前記非同期信号に応じて遅延時間を持つ遅延信号を生成する遅延素子と、
前記遅延時間と同じパルス幅を持つパルス信号を前記擬似クロックとして生成する論理演算素子と、
を備えることを特徴とする請求項３に記載の非同期回路。
【請求項５】
前記非同期クロック形成手段は、
前記非同期信号がクロック入力端子に入力されるフリップフロップと、
前記フリップフロップから出力される信号を遅延させる遅延素子と、
前記遅延素子からの出力の論理演算結果を前記フリップフロップのリセット端子に入力することにより、前記遅延素子による遅延時間と同じパルス幅を持つパルス信号を前記擬似クロックとして生成する論理演算素子とを備えることを特徴とする請求項３に記載の非同期回路。
【請求項６】
前記擬似クロックに同期した同期信号を生成する同期信号生成手段を備えることを特徴とする請求項１〜５のいずれか１項に記載の非同期回路。
【請求項７】
前記同期信号出力手段は、フリップフロップまたはラッチ回路のクロック入力端子に擬似クロックを入力することを特徴とする請求項５に記載の非同期回路。
【請求項８】
非同期回路に入力されたアクセス信号に基づいてパルスを生成する擬似クロック生成手段を備え、
前記擬似クロック生成手段にて生成されたパルスを同期クロックとして前記非同期回路に入力することにより、前記非同期回路を同期回路的に動作させることを特徴とする電子回路。
【請求項９】
前記擬似クロック生成手段は、前記アクセス信号に基づいて生成されるパルスの幅およびエッジ位置を調整する遅延手段を備えることを特徴とする請求項８に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、非同期回路および電子回路に関し、特に、ＣＰＵのタイミング動作を行うクロックパルス列に同期しない非同期回路に関するものである。
【背景技術】
【０００２】
従来の電子回路では、扱う信号の周波数がクロック周波数と比較して十分に低い場合には、同期回路が一般的に用いられている。一方、クロック周波数が低い、あるいはクロックレスな回路では、非同期回路を用いる必要がある。
図５は、従来の同期回路の構成を示す回路図、図６は、図５の同期回路の動作を示すタイミングチャートである。
【０００３】
図５および図６において、同期回路には、ＤフリップフロップＤＦ１１〜ＤＦ１５、論理積ゲートＡ１０〜Ａ１６、論理和ゲートＲ１１、Ｒ１２およびナンドゲートＮＡ１が設けられている。ここで、同期回路を構成するために、各ＤフリップフロップＤＦ１１〜ＤＦ１５のクロック入力端子には、クロック信号ＣＬＫが入力されている。また、各ＤフリップフロップＤＦ１１〜ＤＦ１５のリセット端子には、リセット信号ＸＲＳＴが入力されている。
【０００４】
なお、論理和ゲートＲ１１及び論理積ゲートＡ１３、Ａ１４からなる論理演算素子並びに論理和ゲートＲ１２及び論理積ゲートＡ１５、Ａ１６からなる論理演算素子はそれぞれセレクタを構成している。そして、論理和ゲートＲ１１、Ｒ１２及び論理積ゲートＡ１３〜Ａ１６は、アドレス信号Ａの論理値が“０”か“１”かに応じて、データ信号ＤをＤフリップフロップＤＦ１４、Ｄ１５にそれぞれ書き込むことができる。
【０００５】
そして、ＤフリップフロップＤＦ１１の入力端子には、ＩＣチップまたはＩＣチップの内部回路ブロックを選択するための選択信号ＸＣＳが入力され、ＤフリップフロップＤＦ１２の入力端子には、メモリまたはレジスタへの書き込み又は読み出しを要求するための要求信号ＸＷＲが入力される。そして、ＤフリップフロップＤＦ１１に入力された選択信号ＸＣＳは、クロック信号ＣＬＫに同期してＤフリップフロップＤＦ１１に保持され、ＤフリップフロップＤＦ１１の出力端子から出力される。また、ＤフリップフロップＤＦ１２に入力された要求信号ＸＷＲは、クロック信号ＣＬＫに同期してＤフリップフロップＤＦ１２に保持され、ＤフリップフロップＤＦ１２の出力端子から出力される。
【０００６】
そして、ＤフリップフロップＤＦ１２から出力された選択信号ＸＣＳおよびＤフリップフロップＤＦ１２から出力された要求信号ＸＷＲはそれぞれ反転された後、ナンドゲートＮＡ１に入力される。そして、図６に示すように、ナンドゲートＮＡ１、ＤフリップフロップＤＦ１３および論理積ゲートＡ１０にて、選択信号ＸＣＳおよび要求信号ＸＷＲの論理積の立ち下がりエッジ検出信号ＦＥがクロック信号ＣＬＫに同期して生成され、この信号ＦＥが論理積ゲートＡ１０から出力される。そして、論理積ゲートＡ１０から出力された信号ＦＥは、論理積ゲートＡ１１に入力され、論理積ゲートＡ１１にて、アドレス信号Ａの反転信号との論理積がとられた後、論理積ゲートＡ１３に反転入力されるとともに、論理積ゲートＡ１４にそのまま入力される。また、論理積ゲートＡ１０から出力された信号ＦＥは、論理積ゲートＡ１２に入力され、論理積ゲートＡ１２にて、アドレス信号Ａとの論理積がとられた後、論理積ゲートＡ１５に反転入力されるとともに、論理積ゲートＡ１６にそのまま入力される。
【０００７】
そして、論理和ゲートＲ１１、Ｒ１２及び論理積ゲートＡ１３〜Ａ１６からなるセレクタにて、アドレス信号Ａの論理値が“０”か“１”かに応じてデータ信号Ｄが選択される。そして、図６に示すように、アドレス信号Ａの論理値が“１”の場合、クロック信号ＣＬＫの立ち上がりのタイミングに同期して、データ信号ＤがＤフリップフロップＤＦ１５に書き込まれ、ＤフリップフロップＤＦ１５から出力されるレジスタ信号ｒｅｇ１としてデータ信号Ｄが出力されるとともに、ＤフリップフロップＤＦ１４から出力されるレジスタ信号ｒｅｇ０がそのまま保持される。一方、アドレス信号Ａの論理値が“０”の場合、クロック信号ＣＬＫの立ち上がりのタイミングに同期して、データ信号ＤがＤフリップフロップＤＦ１４に書き込まれ、ＤフリップフロップＤＦ１４から出力されるレジスタ信号ｒｅｇ０としてデータ信号Ｄが出力されるとともに、ＤフリップフロップＤＦ１５から出力されるレジスタ信号ｒｅｇ１がそのまま保持される。
【０００８】
また、この種の従来例としては、特許文献１の「静的・動的タイミング検証方法」がある。同期回路・非同期回路混在回路におけるクロック情報とハザード発生可能性とを考慮し信頼性の高いタイミング検証を能率的に行うものである。
【特許文献１】特開２０００−２６８０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来例の同期回路では、例えば、２０ＭＨｚの高速クロックに同期して動作するＣＰＵから選択信号ＸＣＳおよび要求信号ＸＷＲが入力される場合、図６に示すように、例えば、パルス幅が１００ｎｓと非常に短い選択信号ＸＣＳが入力される。そして、図５の同期回路が正常に動作するためには、信号ＦＥが“Ｈ”となる期間が、要求信号ＸＷＲが“Ｌ”となる期間内に収まっている必要があり、クロック信号ＣＬＫの周波数ｆCLKは、以下の式を満たす必要がある。
ｆCLK≧２０ＭＨｚ
このため、図５の同期回路を正常に動作させるためには、図５の同期回路のためだけに、２０ＭＨｚ以上のクロック信号ＣＬＫが必要となる。この結果、図５の同期回路で生成されたレジスタ信号ｒｅｇ０、ｒｅｇ１が、例えば、１００ｋＨｚ（周期＝１０μｓ）の低速クロックに同期して動作する回路ブロックに出力され、図５の同期回路を１００ｋＨｚの周波数で動作させることで十分対応可能な場合においても、図５の同期回路を２０ＭＨｚ以上の周波数で動作させる必要があり、消費電力が無駄に浪費されるという問題があった。
【００１０】
一方、図５の同期回路の代わりに非同期回路を用いると、ハザード対策及び遅延の見積もりが非常に複雑で設計が困難という問題があった。
そこで、本発明の目的は、アクセス信号が高速な場合においても、消費電力を低減させることを可能としつつ、ハザード対策及び遅延の見積もりを容易に行うことが可能な非同期回路および電子回路を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明では、以下の手段を採用する。
（１）クロックパルス列に同期しない非同期信号を扱う非同期回路であって、前記非同期信号を入力信号として受け、前記入力信号に基づいて擬似クロックを生成する擬似クロック生成手段を備えることを特徴とする非同期回路。
（２）前記擬似クロックに応じて所定の時間間隔を持つ擬似クロック列を生成するクロック多重化回路を更に備えることを特徴とする（１）に記載の非同期回路。
【００１２】
（３）前記入力信号が、ＩＣチップまたはＩＣチップの内部回路ブロックを選択するための選択信号と、メモリまたはレジスタへの書き込み又は読み出しを要求するための要求信号と、で構成され、前記擬似クロック生成手段は、前記選択信号がアクティブである選択期間中に前記要求信号がアクティブである要求期間が含まれるときに、前記要求信号を前記非同期信号と擬制する非同期信号擬制手段と、前記非同期信号に基づいて前記擬似クロックを形成する非同期クロック形成手段と、を備えることを特徴とする（１）に記載の非同期回路。
【００１３】
（４）前記非同期クロック形成手段は、前記非同期信号に応じて遅延時間を持つ遅延信号を生成する遅延素子と、前記遅延時間と同じパルス幅を持つパルス信号を前記擬似クロックとして生成する論理演算素子と、
を備えることを特徴とする（３）に記載の非同期回路。
（５）前記非同期クロック形成手段は、前記非同期信号がクロック入力端子に入力されるフリップフロップと、前記フリップフロップから出力される信号を遅延させる遅延素子と、前記遅延素子からの出力の論理演算結果を前記フリップフロップのリセット端子に入力することにより、前記遅延素子による遅延時間と同じパルス幅を持つパルス信号を前記擬似クロックとして生成する論理演算素子とを備えることを特徴とする（３）に記載の非同期回路。
【００１４】
（６）前記擬似クロックに同期した同期信号を生成する同期信号生成手段を備えることを特徴とする（１）〜（５）に記載の非同期回路。
（７）前記同期信号出力手段は、フリップフロップまたはラッチ回路のクロック入力端子に擬似クロックを入力することを特徴とする（５）に記載の非同期回路。
これにより、本発明は、非同期回路でありながら、擬似クロックに応じた同期回路のように作用する。
【００１５】
（８）また、本発明の一態様に係る電子回路によれば、非同期回路に入力されたアクセス信号に基づいてパルスを生成する擬似クロック生成手段を備え、前記擬似クロック生成手段にて生成されたパルスを同期クロックとして前記非同期回路に入力することにより、前記非同期回路を同期回路的に動作させることを特徴とする。
これにより、外部から非同期回路にアクセスされた時だけ非同期回路を動作させることが可能となるとともに、非同期回路でありながら同期回路的な設計手法や検証手法をとることができる。このため、非同期回路を同期回路的に動作させた場合においても、非同期回路の消費電力を低減させることが可能となるとともに、ハザード対策や遅延の見積もりを容易に行うことが可能となり、回路構成が大規模化した場合においても、回路設計を容易に行うことができる。
【００１６】
（９）また、本発明の一態様に係る電子回路によれば、前記擬似クロック生成手段は、前記アクセス信号に基づいて生成されるパルスの幅およびエッジ位置を調整する遅延手段を備えることを特徴とする。
これにより、擬似クロック生成手段にて生成されたパルスに基づいて前段に配置された回路ブロックを同期させることが可能となるとともに、遅延手段にて生成されたパルスに基づいて後段に配置された回路ブロックを同期させることが可能となり、回路ブロック間で伝達される信号の遅延を考慮しつつ、各回路ブロックの同期をとることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて説明する。
（実施の形態の構成）
図１〜図３を参照して、本発明の実施形態に係る非同期回路１１の構成を説明する。
図１の携帯用表示コントローラーのマイクロコンピュータ回路は、ＣＰＵ１０側に非常に早いクロックパルス列を生成するクロックジェネレータ（図示せず）を備えている一方、非常に遅い、例えば、１００ｋＨｚ（周期１０μｓｅｃ）のクロックとして作用する発振回路１０１と、クロックＸＣＬＫを受け、同期信号に応答するタイマー１０３及び表示コントローラー１０５と、を備える。
【００１８】
非同期回路１１は、クロックパルス列に同期しない非同期信号を入力信号として受け、入力信号に基づいて擬似クロックＶＣＬＫを生成する擬似クロック生成手段１３を備える。
詳しく述べると、非同期回路１１の擬似クロック生成手段１３の入力信号は、ＩＣチップまたはＩＣチップの内部回路ブロックを選択するための選択信号ＸＣＳと、メモリまたはレジスタへの書き込み又は読み出しを要求するための要求信号ＸＷＲと、で構成される。擬似クロック生成手段１３は、選択信号ＸＣＳがアクティブである選択期間中に要求信号ＸＷＲがアクティブである要求期間が含まれる（オーバーラップする）ときに、要求信号ＸＷＲを非同期信号ＸＡＮＤと擬制するナンドゲートの非同期信号擬制手段１３−１と、この非同期信号ＸＡＮＤに基づいて擬似クロックＶＣＬＫを形成する非同期クロック形成手段１３−２と、を備える。
【００１９】
なお、非同期信号擬制手段１３−１は、選択信号ＸＣＳおよび要求信号ＸＷＲの反転信号の演算処理を行うナンド（ＮＡＮＤ）ゲートで構成することができる。また、非同期クロック形成手段１３−２は、非同期信号ＸＡＮＤに応じて遅延時間ｔｄを持つ遅延信号を生成する遅延素子１３−２ａと、遅延時間ｔｄと同じパルス幅を持つパルス信号を擬似クロックＶＣＬＫとして生成するインバータ（ＮＯＴゲート）及びナンドゲートから成る論理演算素子１３−２ｂと、を備える。
【００２０】
また、遅延量の異なる複数の擬似クロックＶＣＬＫが処理に必要な場合を考えて、非同期回路１1は、擬似クロックＶＣＬＫに応じて所定の間隔を持つ擬似クロック列ＶＣＬＫ０、ＶＣＬＫ１、ＶＣＬＫ２を生成するクロック多重化回路１５を更に備えている。なお、クロック多重化回路１５は、２つの遅延素子１５−１ａ、１５−１ｂ及びＯＲゲート１５−２で構成することができる。
【００２１】
また、本発明の実施形態に係る非同期回路１１は、擬似クロックＶＣＬＫに応じた同期信号Ｒ０、Ｒ１を出力する同期信号生成手段１７を更に備える。
同期信号出力手段１７は、ＣＰＵ１０からのアドレス信号Ａ及びデータ信号Ｄに応じて、非同期信号ＸＡＮＤの立ち上がりエッジに同期したアドレス内部信号ＬＡ及びデータ内部信号ＬＤを生成する、２つのＤ型フリップフロップ（又はＤ型ラッチ）の内部信号生成手段１７−１と、アドレス内部信号ＬＡをデコードしたアドレスデコード信号ＡＤ０、ＡＤ１を生成する、論理和ゲート及び２つの論理積ゲートの２組から成るアドレスデコーダ１７−２と、アドレスデコード信号ＡＤ０、ＡＤ１を、擬似クロックＶＣＬＫの立ち上がりエッジに同期させて同期信号としてのレジスタ同期信号Ｒ０、Ｒ１を生成する、２つのＤ型フリップフロップ（又はＤ型ラッチ）のアドレス同期レジスタ１７−３と、を備える。
【００２２】
なお、内部信号生成手段１７−１は、アドレス信号Ａ及びデータ信号Ｄがそれぞれ入力されるとともに、非同期信号ＸＡＮＤがクロック入力端子に入力されるＤフリップフロップＤＦ１、ＤＦ２で構成することができる。
また、アドレスデコーダ１７−２は、内部信号生成手段１７−１から出力されたアドレス内部信号ＬＡ及びデータ内部信号ＬＤが入力される論理和ゲートＲ１、Ｒ２及び論理積ゲートＡ１〜Ａ４からなるセレクタで構成することができる。ここで、アドレスデコーダ１７−２は、アドレス内部信号ＬＡの論理値が“０”か“１”かに応じて、データ内部信号ＬＤをＤフリップフロップＤＦ３またはＤフリップフロップＤＦ４に書き込むことができる。
【００２３】
また、アドレス同期レジスタ１７−３は、アドレスデコーダ１７−２から出力されたアドレスデコード信号ＡＤ０、ＡＤ１がそれぞれ入力されるとともに、擬似クロックＶＣＬＫがクロック入力端子に入力されるＤフリップフロップＤＦ３、ＤＦ４で構成することができる。
（実施の形態の動作）
次に、上記実施の形態の動作を図１〜図３を用いて説明する。
【００２４】
図２を参照して、まず、リセット信号ＸＲＳＴに応じて非同期回路１１は、リセットされる。すなわち、ＤフリップフロップＤＦ１〜ＤＦ４のリセット端子には、リセット信号ＸＲＳＴが入力される。
非同期信号擬制手段１３−１は、非同期バスを介して２つの入力信号、選択信号ＸＣＳ及び要求信号ＸＷＲを受け、論理和出力ＸＡＮＤが生成される。このとき、図３に示すように、選択信号ＸＣＳのアクティブ期間（選択期間）が要求信号ＸＷＲのアクティブ期間（要求期間）内に含まれオーバーラップ期間を有するときに、要求信号ＸＷＲのアクティブ期間を持つ要求信号が、オーバーラップ期間を持つ論理和出力ＸＡＮＤとして生成され、非同期信号ＸＡＮＤとして擬制される。
【００２５】
そして、非同期クロック形成手段１３−２の遅延素子１３−２ａは、論理和出力ＸＡＮＤに応じて遅延時間ｔｄを持つ遅延信号を生成する。一方、論理演算素子１３−２ｂは、前記遅延信号のインバータ出力及び論理和出力ＸＡＮＤを受け、そのナンド（ＮＡＮＤ）出力を生成する。その結果、擬似クロックＶＣＬＫが形成される。
一方、ＣＰＵ１０からのアドレス信号Ａ及びデータ信号Ｄに応じて、同期信号出力手段１７の内部信号生成手段１７−１では、非同期信号ＸＡＮＤの立ち上がりエッジに同期したアドレス内部信号ＬＡ及びデータ内部信号ＬＤが生成される。アドレスデコーダ１７−２は、アドレス内部信号ＬＡをデコードしたアドレスデコード信号ＡＤ０、ＡＤ１を生成する。そして、アドレス同期レジスタ１７−３は、アドレスデコード信号ＡＤ０、ＡＤ１を、擬似クロックＶＣＬＫの立ち上がりエッジに同期させて、同期信号としてのレジスタ同期信号Ｒ０、Ｒ１を生成する。
【００２６】
すなわち、図２に示すように、ＤフリップフロップＤＦ１は、非同期信号擬制手段１３−１にて生成された非同期信号ＸＡＮＤの立ち上がりエッジに同期してデータ信号Ｄを保持し、データ内部信号ＬＤをアドレスデコーダ１７−２に出力する。また、ＤフリップフロップＤＦ２は、非同期信号擬制手段１３−１にて生成された非同期信号ＸＡＮＤの立ち上がりエッジに同期してアドレス信号Ａを保持し、アドレス内部信号ＬＡをアドレスデコーダ１７−２に出力する。
【００２７】
そして、データ内部信号ＬＤおよびアドレス内部信号ＬＡがアドレスデコーダ１７−２に出力されると、アドレスデコーダ１７−２は、アドレス内部信号ＬＡの論理値が“０”か“１”かに応じて、データ内部信号ＬＤを選択し、アドレス同期レジスタ１７−３に出力する。すなわち、図２に示すように、アドレス内部信号ＬＡの論理値が“０”の場合、擬似クロックＶＣＬＫの立ち上がりのタイミングに同期して、データ内部信号ＬＤがＤフリップフロップＤＦ４に書き込まれ、ＤフリップフロップＤＦ４から出力されるレジスタ同期信号Ｒ０としてデータ内部信号ＬＤが出力されるとともに、ＤフリップフロップＤＦ３から出力されるレジスタ同期信号Ｒ１がそのまま保持される。一方、アドレス内部信号ＬＡの論理値が“１”の場合、擬似クロックＶＣＬＫの立ち上がりのタイミングに同期して、データ内部信号ＬＤがＤフリップフロップＤＦ３に書き込まれ、ＤフリップフロップＤＦ３から出力されるレジスタ同期信号Ｒ１としてデータ内部信号ＬＤが出力されるとともに、ＤフリップフロップＤＦ４から出力されるレジスタ同期信号Ｒ０がそのまま保持される。
【００２８】
そして、図１に示すように、本発明の実施形態に係る非同期回路１１は、例えば、携帯表示器用のマイクロコンピュータ回路に適用した場合、発振回路１０１のクロック信号ＸＣＬＫを受けるタイマー１０３が、レジスタ同期信号Ｒ０に応じて、タイマー１０３のスタート／ストップ動作を行うことができる。一方、表示コントローラ１０５は、タイマー１０３が出力するタイマー値に応じて、表示する画像を切り替える。さらに、発振回路１０１のクロック信号ＸＣＬＫを受け、レジスタ同期信号Ｒ１に応じて、表示をオン／オフ動作させることができる。
【００２９】
これにより、同期信号生成手段１７を擬似クロックＶＣＬＫに同期させて動作させながら、ＣＰＵ１０からのアクセス要求があるときだけ、タイマー１０３および表示コントローラ１０５にレジスタ同期信号Ｒ１、Ｒ０をそれぞれ供給することができる。このため、ＣＰＵ１０からのアクセス要求に基づいて非同期回路１１を動作させる場合においても、２０ＭＨｚ以上の高速なクロック信号ＣＬＫに非同期回路１１を同期させて動作させる必要がなくなり、タイマー１０３および表示コントローラ１０５は非常に遅いクロックで十分に動作することができ、例えば、１００ｋＨｚ（周期＝１０μｓ）の低速クロックに同期して動作する場合においても、非同期回路１１にて消費電力が無駄に浪費されるこを防止することができる。
（実施の形態の効果）
以上説明したように、上述した実施形態によれば、選択信号ＸＣＳおよび要求信号ＸＷＲに基づいて擬似クロックＶＣＬＫを生成し、この擬似クロックＶＣＬＫにて非同期回路１１を同期回路的に動作させることにより、ＣＰＵ１１から非同期回路１１にアクセスされた時だけ非同期回路１１を同期回路的に動作させることが可能となるとともに、非同期回路１１でありながら同期回路的な設計手法や検証手法をとることができる。このため、非同期回路１１を同期回路的に動作させた場合においても、非同期回路１１の消費電力を低減させることが可能となるとともに、ハザード対策や遅延の見積もりを容易に行うことが可能となり、回路構成が大規模化した場合においても、非同期回路１１の回路設計を容易に行うことができる。
【００３０】
また、非同期信号擬制手段１３−１にて生成された非同期信号ＸＡＮＤを非同期クロック形成手段１３−２にて遅延させることにより、擬似クロックＶＣＬＫの幅やエッジの位置を調整することが可能となる。このため、非同期信号ＸＡＮＤに基づいて内部信号生成手段１７−１の同期をとりつつ、擬似クロックＶＣＬＫに基づいてアドレス同期レジスタ１７−３の同期をとることが可能となり、内部信号生成手段１７−１とアドレス同期レジスタ１７−３との間で伝達される信号の遅延を考慮しつつ、内部信号生成手段１７−１およびアドレス同期レジスタ１７−３の同期をとることができる。
【００３１】
なお、本発明は、上述した実施形態に係る非同期回路１１を携帯表示器用のマイクロコンピュータ回路に適用した場合に限定されず、様々な変形例が考えられる。例えば、本実施形態の非同期回路１1をゲーム機、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）カードやＲＦＩＤタグ等に適用して、メモリや表示器を制御できることは言うまでもない。
【００３２】
また、図２の構成では、非同期信号ＸＡＮＤがクロック入力端子に入力されるＤフリップフロップＤＦ１、ＤＦ２を用いて内部信号生成手段１７−１を構成する方法について説明したが、非同期信号ＸＡＮＤに同期してラッチを行うラッチ回路を用いて内部信号生成手段１７−１を構成するようにしてもよい。
また、図２の構成では、擬似クロックＶＣＬＫがクロック入力端子に入力されるＤフリップフロップＤＦ３、ＤＦ４を用いてアドレス同期レジスタ１７−３を構成する方法について説明したが、擬似クロックＶＣＬＫに同期してラッチを行うラッチ回路を用いてアドレス同期レジスタ１７−３を構成するようにしてもよい。
【００３３】
また、図２の構成では、遅延素子１３−２ａならびにインバータ（ＮＯＴゲート）及びナンドゲートから成る論理演算素子１３−２ｂを用いて非同期クロック形成手段１３−２を構成する方法について説明したが、図４に示すように、ＤフリップフロップＤＦ１５、遅延素１８およびノアゲートＮＲ１を用いて非同期クロック形成手段１３−２を構成するようにしてもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に係る非同期回路１１及びその周辺の構成を示すブロック図である。
【図２】図１の非同期回路１１の構成を示す回路図である。
【図３】図１の非同期回路１１の動作を示すタイミングチャートである。
【図４】図１の非同期クロック形成手段１３−２の他の構成例を示す回路図である。
【図５】従来の同期回路の構成を示す回路図である。
【図６】図５の同期回路の動作を示すタイミングチャートである。
【符号の説明】
【００３５】
１０  ＣＰＵ、１１  非同期回路、１３  擬似クロック生成手段、１３−１  同期信号擬制手段、１３−２  非同期クロック形成手段、１３−２ａ、１８  遅延素子、１３−２ｂ  論理演算素子、１５  クロックツリー状バッファ、１７  同期信号出力手段、１７−１  内部信号生成手段、１７−２  アドレスデコーダ、１７−３  アドレス同期レジスタ、ＤＦ１〜ＤＦ５  Ｄフリップフロップ、Ａ１〜Ａ４  論理積ゲート、Ｒ１、Ｒ２  論理和ゲート、ＮＲ１  ノアゲート、１０１  発振回路、１０３  タイマー、１０５  表示コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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