(57)【要約】【課題】バッファを素子特性のばらつきが大きいトランジスタで形成すると、入力クロックパルスとリセットパルスとのタイミングのずれが生じやすくなり、そのタイミングのずれが大きくなると誤動作を引き起こし、素子特性のばらつきに対して動作マージンが少なくなる。【解決手段】絶縁基板上に形成され、基板外部から入力されるマスタークロックＭＣＫに同期して周波数が異なるドットクロックＤＣＫおよび水平クロックＨＣＫを生成する２つのＴＦＦ１２，１３を有するタイミング発生回路において、２つのＴＦＦ１２，１３に対してパルス生成回路１５で別々のリセットパルスｄｒｓｔ，ｈｒｓｔを生成し、別々のタイミングでリセット動作を行うことで、素子特性のばらつきが大きく、プロセスルールが粗いＴＦＴを用いて各回路を形成した場合であっても、動作マージンを大きくとれるようにする。【選択図】　　　　図１
2004004247.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成され、基板外部から入力されるクロック信号に同期して周波数が異なる複数のパルス信号を生成する複数のフリップフロップと、
前記複数のフリップフロップと同一基板上に形成され、前記複数のフリップフロップを少なくとも２系統に分けて異なるタイミングで別々にリセットするリセット回路と
を備えたことを特徴とするロジック回路。
【請求項２】
絶縁基板上に形成され、基板外部から入力されるマスタークロックに同期して周波数が異なる複数のタイミング信号を生成する複数のフリップフロップと、
前記複数のフリップフロップと同一基板上に形成され、前記複数のフリップフロップを少なくとも２系統に分けて異なるタイミングで別々にリセットするリセット回路と
を備えたことを特徴とするタイミング発生回路。
【請求項３】
透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
前記透明絶縁基板上に前記表示部と共に搭載され、基板外部から入力されるマスタークロックに同期して前記表示部の駆動に必要な周波数が異なる複数のタイミング信号を発生するタイミング発生回路とを具備し、
前記タイミング発生回路が、
前記複数のタイミング信号をそれぞれ発生する複数のフリップフロップと、
前記複数のフリップフロップを少なくとも２系統に分けて異なるタイミングで別々にリセットするリセット回路とを有する
ことを特徴とする表示装置。
【請求項４】
前記タイミング発生回路は、前記透明絶縁基板上に低温ポリシリコンあるいは連続粒界結晶シリコンを用いて形成されている
ことを特徴とする請求項３記載の表示装置。
【請求項５】
透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
前記透明絶縁基板上に前記表示部と共に搭載され、基板外部から入力されるマスタークロックに同期して前記表示部の駆動に必要な周波数が異なる複数のタイミング信号を発生するタイミング発生回路とを具備し、
前記タイミング発生回路が、
前記複数のタイミング信号をそれぞれ発生する複数のフリップフロップと、
前記複数のフリップフロップを少なくとも２系統に分けて異なるタイミングで別々にリセットするリセット回路とを有する
表示装置を画面表示部として搭載したことを特徴とする携帯端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジック回路、タイミング発生回路、表示装置および携帯端末に関し、特に絶縁基板上に特性のばらつきが大きいトランジスタを用いて構成されるロジック回路、このロジック回路を用いたタイミング発生回路、このタイミング発生回路を周辺駆動回路の一つとして用いた表示装置およびこの表示装置を画面表示部として搭載した携帯端末に関する。
【０００２】
【従来の技術】
ロジック回路の一種である例えばタイミング発生回路の従来例を図７に示す。この従来例に係るタイミング発生回路は、レベルシフト回路１０１とその出力に対して順に縦続接続された２つのフリップフロップ、本例ではＴ型フリップフロップ（以下、ＴＦＦと記す）１０２，１０３とを有する構成となっている。レベルシフト回路１０１は、外部から与えられる低電圧振幅のマスタークロックＭＣＫを高電圧振幅のマスタークロックｌｓｍｃｋにレベルシフト（レベル変換）する。このマスタークロックｌｓｍｃｋは、当該マスタークロックｌｓｍｃｋを基準に動作する回路に対してバッファ１０４を介して供給される。
【０００３】
ＴＦＦ１０２は、マスタークロックｌｓｍｃｋを分周することによってドットクロックＤＣＫを生成する。このドットクロックＤＣＫは、当該ドットクロックＤＣＫを基準に動作する回路に対してバッファ１０５を介して供給される。ＴＦＦ１０３は、ドットクロックＤＣＫをさらに分周することによって水平クロックＨＣＫを生成する。この水平クロックＨＣＫは、当該水平クロックＨＣＫを基準に動作する回路に対して供給される。
【０００４】
これらＴＦＦ１０２，１０３は、外部から例えば１Ｈ（Ｈは水平期間）周期で与えられるリセットパルスによってリセットされる。ここで、リセットパルスをＴＦＦ１０２，１０３へ伝送するための配線は、配線容量やトランジスタの入力容量、他の配線とのクロス容量を持つ。そのため、それだけの負荷容量を駆動できるだけのバッファ１０６を用いることで、負荷容量に対する駆動能力を上げる構成が一般的に採られている。
【０００５】
【発明が解決しようとする課題】
上記構成のタイミング発生回路において、各回路部分を素子特性のばらつきが大きいトランジスタで形成した場合に、ＴＦＦ１０２，１０３の各入力クロックパルスとリセットパルスとのタイミングのずれが生じやすくなる。そして、そのタイミングのずれが大きくなると誤動作を引き起こし、素子特性のばらつきに対して動作マージンが少なくなるという課題がある。
【０００６】
ここで、上記構成のタイミング発生回路の回路動作について、図８のタイミングチャートを用いて説明する。
【０００７】
通常動作時（Ａ）には、ＴＦＦ１０２，１０３は、入力クロックパルスの立ち上がりに同期して状態が反転する動作を繰り返すことで、入力クロックパルスに対して周期が２倍の出力パルスを発生する。また、低レベルのリセットパルスが与えられたときには、その立ち下がりのタイミングでリセットされることで出力パルスが低レベルになり、リセットパルスの高レベルへの遷移後最初の入力クロックパルスの立ち上がりタイミングで出力パルスが高レベルに遷移し、以降、次のリセットパルスが与えられるまでの期間に亘って入力クロックパルスに同期して出力パルスを発生し続ける。
【０００８】
一方、素子特性のばらつきにより入力クロックパルスとリセットパルスとの間の相対的なタイミング関係がずれた場合（Ｂ）、例えば通常動作時（Ａ）では入力クロックパルスの低レベル期間で発生するリセットパルスが入力クロックパルスの高レベル期間で発生した場合には、次の入力クロックパルスの立ち上がりタイミング以降もリセット動作が継続されることになるため、リセット以降の出力パルスの極性が反転するという誤動作が発生する。
【０００９】
入力クロックパルスとリセットパルスとの間の相対的なタイミング関係のずれは、これらのパルスを生成する回路、即ちレベルシフト回路１０１、ＴＦＦ１０２，１０３およびバッファ１０７の遅延量の差から生まれてくる。これらの回路を素子特性のばらつきが大きく、プロセスルールが粗い（例えば、３．５μｍ）薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）で形成した場合には、遅延量も大きく特に差が生じやすい。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、特性のばらつきが大きく、プロセスルールが粗いトランジスタを用いて形成した場合であっても、動作マージンを大きくとることが可能なロジック回路、これを用いたタイミング発生回路、これを周辺駆動回路の一つとして用いた表示装置およびこれを表示出力部として搭載した携帯端末を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によるロジック回路は、絶縁基板上に形成され、基板外部から入力されるクロック信号に同期して周波数が異なる複数のパルス信号を生成する複数のフリップフロップと、これら複数のフリップフロップと同一基板上に形成され、複数のフリップフロップを少なくとも２系統に分けて異なるタイミングで別々にリセットするリセット回路とを備えた構成となっている。このロジック回路としては、基板外部から入力されるマスタークロックに同期して周波数が異なる複数のタイミング信号を生成するタイミング発生回路が挙げられる。このタイミング発生回路は、表示部の駆動に必要な周波数が異なる複数のタイミング信号を発生するタイミング発生回路表示部と同一の透明絶縁基板上に搭載してなる表示装置において、当該タイミング発生回路として用いられる。また、このタイミング発生回路を用いた表示装置は、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔｓ）や携帯電話機に代表される携帯端末に、その画面表示部として搭載される。
【００１２】
上記構成のロジック回路、これを用いたタイミング発生回路、これを周辺駆動回路の一つとして用いた表示装置またはこれを画面表示部として搭載した携帯端末において、少なくとも２系統に分けられたフリップフロップを異なるタイミングで別々にリセットする構成を採ることで、早いタイミングでリセットが必要なフリップフロップと、それよりも遅いタイミングでリセットが必要なフリップフロップとに分けてリセット動作を行うことができる。これにより、それぞれのフリップフロップに対して最適なリセットタイミングを設定できるため、素子特性のばらつきが大きく、プロセスルールが粗いトランジスタを用いて各回路を形成した場合でも、動作マージンを大きくとることが可能になる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
図１は、本発明の一実施形態に係るロジック回路、例えばタイミング発生回路の構成例を示すブロック図である。図１から明らかなように、本実施形態に係るタイミング発生回路は、レベルシフト回路１１、例えば２つのフリップフロップ（ここでは、ＴＦＦ）１２，１３、レベルシフト回路１４およびパルス生成回路１５を有し、ガラス基板などの絶縁基板上に素子特性のばらつきが大きく、プロセスルールが粗いトランジスタ、例えばＴＦＴで形成されることを前提としている。
【００１５】
レベルシフト回路１１は、外部から入力される低電圧振幅（例えば、０Ｖ−３．３Ｖ）のマスタークロックＭＣＫを、高電圧振幅（例えば、０Ｖ−６．５Ｖ）のマスタークロックｌｓｍｃｋにレベルシフト（レベル変換）する。マスタークロックｌｓｍｃｋは、ＴＦＦ１２およびパルス生成回路１５に供給されるとともに、当該マスタークロックｌｓｍｃｋを基準に動作する回路に対してバッファ１６を介して供給される。
【００１６】
ＴＦＦ１２，１３は、レベルシフト回路１１の出力に対して順に縦続接続されている。ＴＦＦ１２は、マスタークロックｌｓｍｃｋを分周することによってドットクロックＤＣＫを生成する。このドットクロックＤＣＫは、当該ドットクロックＤＣＫを基準に動作する回路に対してバッファ１７を介して供給される。ＴＦＦ１３は、ドットクロックＤＣＫをさらに分周することによって水平クロックＨＣＫを生成する。この水平クロックＨＣＫは、当該水平クロックＨＣＫを基準に動作する回路に対して供給される。
【００１７】
ここで、外部からの入力信号のタイミングに自由度を持たせるために、即ち入力タイミングを１通りに定めず幅を持たせるために、ドットクロックＤＣＫおよび水平クロックＨＣＫを生成するＴＦＦ１２，１３のリセット動作を、外部からの基準信号の周期、本例では水平同期信号Ｈｓｙｎｃの周期、即ち１水平期間に１回行う必要がある。本発明は、このＴＦＦ１２，１３をリセットするためのリセット回路の具体的な構成を特徴としている。以下に、その構成について説明する。
【００１８】
レベルシフト回路１４は、外部から入力される低電圧振幅（０Ｖ−３．３Ｖ）の水平同期信号Ｈｓｙｎｃを、高電圧振幅（０Ｖ−６．５Ｖ）にレベルシフトしてパルス生成回路１５に供給する。パルス生成回路１５は、レベルシフト後の水平同期信号Ｈｓｙｎｃのエッジ部分を検出し、そのエッジ部分にマスタークロックｌｓｍｃｋに基づいて水平同期パルスｈｄを生成し、さらに複数のリセットパルス、本例では２つのＴＦＦ１２，１３に対応した２つのリセットパルスｄｒｓｔ，ｈｒｓｔを生成する。リセットパルスｄｒｓｔは、ＴＦＦ１２をリセットするのに用いられる。リセットパルスｈｒｓｔは、ＴＦＦ１３をリセットするのに用いられる。
【００１９】
図２に、外部から入力されるマスタークロックＭＣＫおよび水平同期信号Ｈｓｙｎｃ、ならびに本タイミング発生回路内で生成されるマスタークロックｌｓｍｃｋ、リセットパルスｄｒｓｔ、ドットクロックＤＣＫ、水平同期パルスｈｄ、リセットパルスｈｒｓｔおよび水平クロックＨＣＫのタイミング関係を示す。図のタイミングチャートから明らかなように、パルス生成回路１５で生成されるリセットパルスｄｒｓｔ、水平同期パルスｈｄおよびリセットパルスｈｒｓｔは、水平同期信号Ｈｓｙｎｃの低レベル期間において、その立ち下がりエッジを基準にマスタークロックｌｓｍｃｋに基づいて生成されることがわかる。
【００２０】
上記構成のタイミング発生回路において、リセットパルスｄｒｓｔ，ｈｒｓｔ用の配線は、配線容量やトランジスタの入力容量、他の配線とのクロス容量を持つ。これにより、その負荷容量を駆動できるだけの駆動能力を持つバッファが必要になる。その結果、当該バッファの存在により、リセットパルスｄｒｓｔ，ｈｒｓｔに遅延が発生する。一方、マスタークロックｌｓｍｃｋ、ドットクロックＤＣＫおよび水平クロックＨＣＫについても、レベルシフト回路１１やＴＦＦ１２，１３を通るために遅延が生じる。
【００２１】
ここでは、マスタークロックｌｓｍｃｋは通る回路が少なく、一番遅延量が小さい。図３のタイミングチャート（図２の要部拡大図）に示すように、レベルシフト回路１１を通ることでマスタークロックｌｓｍｃｋにマスタークロックＭＣＫに対して遅延量Ｄａが発生するものとすると、ＴＦＦ１２を通ることによってドットクロックＤＣＫに遅延量Ｄｂが発生すると、マスタークロックＭＣＫに対するドットクロックＤＣＫの遅延量はＤａ＋Ｄｂになり、さらにＴＦＦ１３を通ることによって水平クロックＨＣＫに遅延量Ｄｃが発生すると、マスタークロックＭＣＫに対する水平クロックＨＣＫの遅延量はＤａ＋Ｄｂ＋Ｄｃになる。
【００２２】
このように、マスタークロックｌｓｍｃｋの遅延量が一番小さいため、マスタークロックｌｓｍｃｋを分周するＴＦＦ１２をリセットするためのリセットパルスｄｒｓｔについても極力遅延量を小さくする必要がある。この点に鑑み、本実施形態に係るタイミング発生回路では、リセットパルスｄｒｓｔをリセットパルスｈｒｓｔとは別パルスにしている。そして、パルス生成回路１５に対するＴＦＦ１２のパターン配置を近くに設定するようにする。これにより、リセットパルスｄｒｓｔ用の配線の負荷容量を小さくすることができ、負荷容量を駆動するためのバッファとして駆動能力が小さいもので済むため、当該バッファでのリセットパルスｄｒｓｔの遅延量を小さく抑えることができる。
【００２３】
ここで、図３のタイミングチャートから明らかなように、リセットパルスｄｒｓｔは水平同期信号Ｈｓｙｎｃの低レベル期間においてマスタークロックｌｓｍｃｋの立ち下がりタイミングで発生される。なお、マスタークロックｌｓｍｃｋの立ち下がりに対して、リセットパルスｄｒｓｔにはパルス生成回路１５での遅延量Ｄαが生じる。リセットパルスｈｒｓｔは、リセットパルスｄｒｓｔからさらにマスタークロックｌｓｍｃｋの半クロック分程度遅れたタイミング関係で発生される。
【００２４】
なお、マスタークロックｌｓｍｃｋとリセットパルスｄｒｓｔとのタイミング関係に限らず、ドットクロックＤＣＫとリセットパルスｈｒｓｔとのタイミング関係についても、リセットパルスｈｒｓｔはリセットパルスｄｒｓｔと別パルスであることから、必要であれば、バッファを追加するなどして遅延量を合わせることが可能である。
【００２５】
本実施形態に係るタイミング発生回路においては、図２および図３のタイミングチャートから明らかなように、ＴＦＦ１２はマスタークロックｌｓｍｃｋの立ち下がりタイミングに応答して状態が反転することで、ドッククロックＤＣＫを生成する。同様に、ＴＦＦ１３はドッククロックＤＣＫの立ち下がりタイミングに応答して状態が反転することによって水平クロックＨＣＫを発生する。
【００２６】
上述したように、絶縁基板上に形成され、基板外部から入力されるマスタークロックＭＣＫに同期して周波数が異なる複数のタイミング信号、本例ではドットクロックＤＣＫおよび水平クロックＨＣＫを生成する縦続接続された２つのＴＦＦ１２，１３を有するタイミング発生回路において、２つのＴＦＦ１２，１３に対して別々のリセットパルスｄｒｓｔ，ｈｒｓｔを生成することで、早いタイミングでリセットが必要なＴＦＦ１２と、それよりも遅いタイミングでリセットが必要なＴＦＦ１３とに分けてリセット動作を行うことができる。これにより、ＴＦＦ１２，１３の各々に対して最適なリセットタイミングを設定できることになるため、素子特性のばらつきが大きく、プロセスルールが粗いトランジスタ、例えばＴＦＴを用いて各回路を形成した場合でも、動作マージンを大きくとることが可能になる。
【００２７】
ここで、図２および図３のタイミングチャートから明らかなように、リセットパルスｄｒｓｔのタイミングの遅れが大きくなり、リセットパルスｄｒｓｔがマスタークロックｌｓｍｃｋの低レベル期間で立ち上がると、次のマスタークロックｌｓｍｃｋの立ち下がりタイミングでドットクロックＤＣＫが低レベルから高レベルに遷移することになるため、リセットパルスｄｒｓｔによるリセット動作以降のドットクロックＤＣＫの極性が反転することがわかる。
【００２８】
なお、上記実施形態では、ロジック回路としてタイミング発生回路を例に挙げて説明したが、タイミング発生回路への適用に限られるものではなく、縦続接続された複数のフリップフロップを用いて単一のクロック信号に同期して周波数が異なる複数のパルス信号を生成するロジック回路全般に適用可能である。
【００２９】
また、フリップフロップを２段縦続接続した回路構成のものを例に挙げたが、フリップフロップを３段以上に縦続接続して周波数が異なる３以上のパルス信号を生成する回路構成のものにも同様に適用することが可能であり、この場合にも３段以上のフリップフロップを少なくとも２系統に分けてそれぞれ異なるタイミングで別々にリセットするようにすれば良い。
【００３０】
さらに、遅延量のばらつきが大きいクロックをフリップフロップに入れる場合などは、リセットパルスも入力クロックと遅延量のばらつきが相対的に小さいパルスにすると、動作スピードを上げることができる。
【００３１】
上記実施形態に係るタイミング発生回路は、例えば、画素がマトリクス状に配置されてなる表示部と同一の透明絶縁基板上に、周辺の駆動回路が一体的に形成されてなる駆動回路一体型表示装置において、基板外部から入力されるマスタークロックＭＣＫに基づいて表示部の駆動に必要な各種のタイミング信号を発生するタイミングジェネレータとして用いて好適なものである。
【００３２】
［適用例］
図４は、本発明に係る表示装置、例えば液晶表示装置の構成例を示すブロック図である。図４において、透明絶縁基板、例えばガラス基板３１上には、画素がマトリクス状に配置されてなる表示部（画素部）３２が形成されている。ガラス基板３１は、もう一枚のガラス基板と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネル（ＬＣＤパネル）を構成している。
【００３３】
表示部３２における各画素の構成の一例を図５に示す。マトリクス状に配置された画素５０の各々は、画素トランジスタであるＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）５１と、このＴＦＴ５１のドレイン電極に画素電極が接続された液晶セル５２と、ＴＦＴ５１のドレイン電極に一方の電極が接続された保持容量５３とを有する構成となっている。ここで、液晶セル５２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
【００３４】
この画素構造において、ＴＦＴ５１はゲート電極がゲート線（走査線）５４に接続され、ソース電極がデータ線（信号線）５５に接続されている。液晶セル５２は対向電極がＶＣＯＭ線５６に対して各画素共通に接続されている。そして、液晶セル５２の対向電極には、ＶＣＯＭ線５６を介してコモン電圧ＶＣＯＭ（ＶＣＯＭ電位）が各画素共通に与えられる。保持容量５３は他方の電極（対向電極側の端子）がＣＳ線５７に対して各画素共通に接続されている。
【００３５】
ここで、ＩＨ（Ｈは水平期間）反転駆動または１Ｆ（Ｆはフィールド期間）反転駆動を行う場合は、各画素に書き込まれる表示信号は、ＶＣＯＭ電位を基準として極性反転を行うことになる。また、ＶＣＯＭ電位の極性を１Ｈ周期または１Ｆ周期で反転させるＶＣＯＭ反転駆動をＩＨ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線５７に与えられるＣＳ電位の極性もＶＣＯＭ電位に同期して反転する。ただし、本実施形態に係る液晶表示装置は、ＶＣＯＭ反転駆動に限られるものではない。
【００３６】
再び図４において、表示部３２と同じガラス基板３１上には、例えば、表示部３２の左側にインターフェース（ＩＦ）回路３３、タイミングジェネレータ（ＴＧ）３４および基準電圧ドライバ３５が、表示部３２の上側に水平ドライバ３６が、表示部３２の右側に垂直ドライバ３７が、表示部３２の下側にＣＳドライバ３８およびＶＣＯＭドライバ３９がそれぞれ搭載されている。これら周辺の駆動回路は、表示部３２の画素トランジスタと共に、低温ポリシリコンあるいはＣＧ（Ｃｏｎｔｉｎｕｏｕｓ　Ｇｒａｉｎ；連続粒界結晶）シリコンを用いて作製される。
【００３７】
上記構成の液晶表示装置において、ガラス基板３１に対して、低電圧振幅（例えば、３．３Ｖ振幅）のマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃおよびＲ（赤）Ｇ（緑）Ｂ（青）パラレル入力の表示データＤａｔａがフレキシブルケーブル（基板）４０を介して基板外部から入力され、インターフェース回路３３において高電圧振幅（例えば、６．５Ｖ）にレベルシフト（レベル変換）される。
【００３８】
レベルシフトされたマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃは、タイミングジェネレータ３４に供給される。タイミングジェネレータ３４は、マスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃに基づいて、基準電圧ドライバ３５、水平ドライバ３６、垂直ドライバ３７、ＣＳドライバ３８およびＶＣＯＭドライバ３９の駆動に必要な各種のタイミングパルスを生成する。
【００３９】
レベルシフトされた表示データＤａｔａは、次段のシリパラ（Ｓ／Ｐ）変換回路４２に供給される。シリパラ変換回路４２は、タイミングジェネレータ３４から与えられる後述するドットクロックＤＣＫに同期して、表示データＤａｔａを各ビットごとに２ビットに変換することで、表示データＤａｔａの周波数を１／２に落とす。このシリパラ変換回路４２で周波数が落とされた表示データは、０Ｖ−３．３Ｖの低電圧振幅に降圧されて水平ドライバ３６に供給される。
【００４０】
水平ドライバ３６は、例えば、水平シフトレジスタ３６１、データサンプリングラッチ回路３６２およびＤＡ（デジタル−アナログ）変換回路（ＤＡＣ）３６３を有する構成となっている。水平シフトレジスタ３６１は、タイミングジェネレータ３４から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。
【００４１】
データサンプリングラッチ回路３６２は、水平シフトレジスタ３６１で生成されたサンプリングパルスに同期して、インターフェース回路３３からシリパラ変換回路４３を介して供給される表示データＤａｔａを１水平期間で順次サンプリングしラッチする。このラッチされた１ライン分のデジタルデータはさらに、水平ブランキング期間にラインメモリ（図示せず）に移される。そして、この１ライン分のデジタルデータは、ＤＡ変換回路３６３でアナログ表示信号に変換される。
【００４２】
ＤＡ変換回路３６３は、例えば、基準電圧ドライバ３５から与えられる階調数分の基準電圧の中から、デジタルデータに対応した基準電圧を選択してアナログ表示信号として出力する基準電圧選択型ＤＡ変換回路の構成となっている。ＤＡ変換回路３６３から出力される１ライン分のアナログ表示信号Ｓｉｇは、表示部３２の水平方向画素数ｎに対応して配線されたデータ線５５−１〜５５−ｎに出力される。
【００４３】
垂直ドライバ３７は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ３７において、垂直シフトレジスタは、タイミングジェネレータ３４から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、表示部３２の垂直方向画素数ｍに対応して配線されたゲート線５４−１〜５４−ｍにゲートバッファを通して順次出力される。
【００４４】
この垂直ドライバ３７による垂直走査により、走査パルスがゲート線５４−１〜５４−ｍに順次出力されると、表示部３２の各画素が行（ライン）単位で順に選択される。そして、この選択された１ライン分の画素に対して、ＤＡ変換回路３６３から出力される１ライン分のアナログ表示信号Ｓｉｇがデータ線５５−１〜５５−ｎを経由して一斉に書き込まれる。このライン単位の書き込み動作が繰り返されることにより、１画面分の画表示が行われる。
【００４５】
ＣＳドライバ３８は、先述したＣＳ電位を生成し、図５のＣＳ線５７を介して保持容量５３の他方の電極に対して各画素共通に与える。ここで、表示信号の振幅を例えば０−３．３Ｖとすると、ＶＣＯＭ反転駆動を採用する場合には、ＣＳ電位は低レベルを０Ｖ（グランドレベル）、高レベルを３．３Ｖ間として交流反転を繰り返すことになる。
【００４６】
ＶＣＯＭドライバ３９は、先述したＶＣＯＭ電位を生成する。ＶＣＯＭドライバ３９から出力されるＶＣＯＭ電位は、フレキシブルケーブル４０を介して一度ガラス基板３１の外部に出力される。この基板外に出力されたＶＣＯＭ電位はＶＣＯＭ調整回路４１を経由した後、フレキシブルケーブル４０を介して再びガラス基板３１内に入力され、図５のＶＣＯＭ線５６を介して液晶セル５２の対向電極に対して各画素共通に与えられる。
【００４７】
ここで、ＶＣＯＭ電位としては、ＣＳ電位とほぼ同じ振幅の交流電圧が用いられる。ただし、実際には、図５において、データ線５４からＴＦＴ５１を通して液晶セル５２の画素電極に信号を書き込む際に、寄生容量などに起因してＴＦＴ５１で電圧降下が生じることから、ＶＣＯＭ電位としては、その電圧降下分だけＤＣシフトした交流電圧を用いる必要がある。このＶＣＯＭ電位のＤＣシフトをＶＣＯＭ調整回路４１が担う。
【００４８】
ＶＣＯＭ調整回路４１は、ＶＣＯＭ電位を入力とするコンデンサＣと、このコンデンサＣの出力端と外部電源ＶＣＣとの間に接続された可変抵抗ＶＲと、コンデンサＣの出力端とグランドとの間に接続された抵抗Ｒとから構成され、液晶セル５２の対向電極に与えるＶＣＯＭ電位のＤＣレベルを調整する、即ちＶＣＯＭ電位に対してＤＣオフセットをかける。
【００４９】
上記構成の液晶表示装置では、表示部３２と同一のパネル（ガラス基板３１）上に、水平ドライバ３６および垂直ドライバ３７に加えて、インターフェース回路３３、タイミングジェネレータ３４、基準電圧ドライバ３５、ＣＳドライバ３８およびＶＣＯＭドライバ３９などの周辺の駆動回路を一体的に搭載したことにより、全駆動回路一体型の表示パネルを構成でき、外部に別の基板やＩＣ、トランジスタ回路を設ける必要がないため、システム全体の小型化および低コスト化が可能になる。
【００５０】
この駆動回路一体型液晶表示装置において、表示部３２を駆動するための各種のタイミング信号を生成するタイミングジェネレータ３４として、先述した実施形態に係るタイミング発生回路が用いられる。図１に示すタイミング発生回路において、レベルシフト回路１１，１４はインターフェース回路３３に対応し、ＴＦＦ１２，１３、パルス生成回路１５およびバッファ１６，１７はタイミングジェネレータ３４に対応する。
【００５１】
そして、レベルシフト回路１１でレベルシフトされたマスタークロックｌｓｍｃｋは、当該マスタークロックｌｓｍｃｋを基準に動作する回路、具体的には水平ドライバ３６のデータサンプリングラッチ回路３６２に与えられる。また、ＴＦＦ１２で生成されたドットクロックＤＣＫは、当該ドットクロックＤＣＫを基準に動作する回路、具体的にはシリパラ変換回路４２に与えられ、ＴＦＦ１３で生成された水平クロックＨＣＫは、当該水平クロックＨＣＫを基準に動作する回路、具体的には水平ドライバ３６の水平シフトレジスタ３６１に与えられる。
【００５２】
このように、タイミングジェネレータ３４として、先述した実施形態に係るタイミング発生回路が用いることで、当該タイミング発生回路は、素子特性のばらつきが大きく、プロセスルールが粗いトランジスタを用いて各回路を絶縁基板上に形成した場合でも動作マージンを大きくとることができるため、ＴＦＴを用いて周辺の駆動回路を透明絶縁基板上に表示部３１と一体的に形成してなる動作マージンの大きい液晶表示装置を作製することができる。
【００５３】
なお、本適用例では、表示素子として液晶セルを用いてなる液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られものではなく、表示素子としてＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ；エレクトロルミネッセンス）素子を用いてなるＥＬ表示装置など、表示部と同一の基板上にレベルシフト回路を搭載してなる表示装置全般に適用可能である。
【００５４】
上述した適用例に係る液晶表示装置に代表される表示装置は、携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔｓ；携帯情報端末）に代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【００５５】
図６は、本発明に係る携帯端末、例えばＰＤＡの構成の概略を示す外観図である。
【００５６】
本例に係るＰＤＡは、例えば、装置本体６１に対して蓋体６２が開閉自在に設けられた折り畳み式の構成となっている。装置本体６１の上面には、キーボードなどの各種のキーが配置されてなる操作部６３が配置されている。一方、蓋体６２には、画面表示部６４が配置されている。この画面表示部６４として、先述した実施形態に係るタイミング発生回路を、表示部と同一基板上にタイミングジェネレータとして搭載してなる液晶表示装置が用いられる。
【００５７】
先述した実施形態に係るタイミング発生回路を液晶表示装置のタイミングジェネレータとして用いることで、動作マージンの大きい駆動回路一体型液晶表示装置を構成できるため、当該液晶表示装置を画面表示部６４として搭載することにより、ＰＤＡ全体の構成を簡略化でき、小型化、低コスト化に寄与できることになる。
【００５８】
なお、ここでは、ＰＤＡに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、絶縁基板上に形成され、基板外部から入力されるクロック信号に同期して周波数が異なる複数のタイミング信号を生成する複数のフリップフロップを有するタイミング発生回路において、これら複数のフリップフロップを少なくとも２系統に分けて異なるタイミングで別々にリセットすることで、早いタイミングでリセットが必要なフリップフロップと、それよりも遅いタイミングでリセットが必要なフリップフロップとに分けてリセット動作を行うことができ、それぞれのフリップフロップに対して最適なリセットタイミングを設定できるため、素子特性のばらつきが大きく、プロセスルールが粗いトランジスタを用いて各回路を形成した場合でも、動作マージンを大きくとることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るタイミング発生回路の構成例を示す回路図である。
【図２】本実施形態に係るタイミング発生回路の回路動作の説明に供するタイミングチャートである。
【図３】図２の要部を拡大して示すタイミングチャートである。
【図４】本発明に係る液晶表示装置の構成例を示すブロック図である。
【図５】画素の構成の一例を示す回路図である。
【図６】本発明に係るＰＤＡの構成の概略を示す外観図である。
【図７】従来例に係るタイミング発生回路の構成の一例を示す回路図である。
【図８】従来例に係るタイミング発生回路の回路動作の説明に供するタイミングチャートである。
【符号の説明】
１１，１４…レベルシフト回路、１２，１３…ＴＦＦ（Ｔ型フリップフロップ）、１５…パルス生成回路、１６，１７…バッファ、３１…ガラス基板、３２…表示部、３３…インターフェース（ＩＦ）回路、３４…タイミングジェネレータ（ＴＧ）、３６…水平ドライバ、３７…垂直ドライバ、３８…ＣＳドライバ、３９…ＶＣＯＭドライバ、４１…ＶＣＯＭ調整回路、４２…シリパラ変換回路、５０…画素、５１…ＴＦＴ（画素トランジスタ）、５２…液晶セル、５３…保持容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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