(57)【要約】【課題】電圧感度の異なる複数の発振周波数を有するＶＣＯを使用する場合でも、１系統のチャージポンプとＬＰＦの構成でＰＬＬのロック時間を一定とするＰＬＬ回路を提供する。【解決手段】記憶部２２に格納されたＶＣＯの電圧感度とＰＬＬ回路のロック時間との関係式と、チャージポンプの電流値とＰＬＬ回路のロック時間との関係式に、演算器２５で求めたＶＣＯの電圧感度を入力することにより、演算器２３においてＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流を発生する。【選択図】      図１
2004320387.tif 000002
【特許請求の範囲】
【請求項１】
位相基準信号及び帰還信号の位相差に依存した誤差信号を出力する位相比較器と、前記誤差信号に基づき出力電流を発生するチャージポンプと、前記出力電流に基づいて制御電圧を出力するループフィルタと、前記制御電圧により制御されかつ発振信号を前記帰還信号として出力する複数の異なる周波数で発振する電圧制御発振器とを含むＰＬＬ回路であって、
電圧制御発振器の電圧感度、ＰＬＬ回路のロック時間及びチャージポンプの電流値に関する関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流を発生する手段を含むことを特徴とするＰＬＬ回路。
【請求項２】
電圧制御発振器の電圧感度とＰＬＬ回路のロック時間との関係式の情報と、チャージポンプの電流値とＰＬＬ回路のロック時間との関係式の情報とが格納される記憶部を含むことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
ＰＬＬ回路がロックする時の２点それぞれの電圧制御発振器の発振周波数と制御電圧より電圧制御発振器の電圧感度を計算する第１演算器を含むことを特徴とする請求項１又は２記載のＰＬＬ回路。
【請求項４】
前記関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流値を計算する第２演算器を含むことを特徴とする請求項１から３いずれかに記載のＰＬＬ回路。
【請求項５】
前記チャージポンプは前記第２演算器の計算結果に基づき出力電流を切り替えるスイッチを含むことを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】
携帯電話装置に用いられることを特徴とする請求項１から５いずれかに記載のＰＬＬ回路。
【請求項７】
位相基準信号及び帰還信号の位相差に依存した誤差信号を出力する位相比較器と、前記誤差信号に基づき出力電流を発生するチャージポンプと、前記出力電流に基づいて制御電圧を出力するループフィルタと、前記制御電圧により制御されかつ発振信号を前記帰還信号として出力する複数の異なる周波数で発振する電圧制御発振器とを含むＰＬＬ回路の制御方法であって、
電圧制御発振器の電圧感度、ＰＬＬ回路のロック時間及びチャージポンプの電流値に関する関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流を発生するステップを含むことを特徴とするＰＬＬ回路の制御方法。
【請求項８】
電圧制御発振器の電圧感度とＰＬＬ回路のロック時間との関係式の情報と、チャージポンプの電流値とＰＬＬ回路のロック時間との関係式の情報とが格納される記憶部を含むことを特徴とする請求項７記載のＰＬＬ回路の制御方法。
【請求項９】
ＰＬＬ回路がロックする時の２点それぞれの電圧制御発振器の発振周波数と制御電圧より電圧制御発振器の電圧感度を計算する第１演算器を含むことを特徴とする請求項７又は８記載のＰＬＬ回路の制御方法。
【請求項１０】
前記関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流値を計算する第２演算器を含むことを特徴とする請求項７から９いずれかに記載のＰＬＬ回路の制御方法。
【請求項１１】
前記チャージポンプは前記第２演算器の計算結果に基づき出力電流を切り替えるスイッチを含むことを特徴とする請求項１０記載のＰＬＬ回路の制御方法。
【請求項１２】
携帯電話装置に用いられることを特徴とする請求項７から１１いずれかに記載のＰＬＬ回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路及びその制御方法に関し、特に複数の周波数帯域を使用する携帯電話装置に用いられるＰＬＬ回路及びその制御方法に関する。
【０００２】
【従来の技術】
単一の周波数帯域を使用する携帯電話装置のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）  回路は、一例として、位相比較器と、チャージポンプ回路と、ループフィルタと、電圧制御発振器（以下、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ  ）と称する）とを含んで構成され、これらが閉ループを構成している。
【０００３】
所定周波数の基準信号と、ＶＣＯの発振信号の一部である帰還信号とが入力されると、位相比較器は基準信号及び帰還信号の位相差に応じた誤差信号を出力する。チャージポンプ回路は、入力された誤差信号に基づいてループフィルタへ電流を流したり、ループフィルタから電流を吸い込んだりすることにより、ループフィルタ中のキャパシタの充電あるいは放電をさせて制御電圧を発生させる。この制御電圧は、ＶＣＯの制御端子に入力されて発振信号の周波数（位相）を制御する（例えば、特許文献１参照）。
【０００４】
図７は従来のデュアルバンド方式の携帯電話装置のＰＬＬ回路の一例の構成図である。同図には、一例として８００ＭＨｚ帯と１．５ＭＨｚ帯の両帯域を使用する携帯電話装置のＰＬＬ回路の一例が示されている。
【０００５】
同図を参照すると、ＰＬＬ回路１００は、ＰＬＬ・ＩＣ１０１と、８００ＭＨｚ帯域用ループフィルタ（ＬＰＦ）１１１と、８００ＭＨｚ帯域用ＶＣＯ１１２と、１．５ＧＨｚ帯域用ループフィルタ（ＬＰＦ）１１３と、８００ＭＨｚ帯域用ＶＣＯ１１４とを含んで構成されている。
【０００６】
さらに、ＰＬＬ・ＩＣ１０１は、切り替えスイッチ１０２と、位相比較器１０３と、８００ＭＨｚ帯域用チャージポンプ１０４と、１．５ＧＨｚ帯域用チャージポンプ１０５とを含んで構成されている。
【０００７】
そして、切り替えスイッチ１０２にて発振周波数を８００ＭＨｚ帯又は１．５ＧＨｚ帯に切り替える。このＰＬＬ回路１００の動作は上記単一周波数帯域のＰＬＬ回路と同様である。
【０００８】
ところで、一例として、８００ＭＨｚ帯と１．５ＭＨｚ帯の両帯域を使用するデュアルバンドの携帯電話装置に用いられるＶＣＯは、８００ＭＨｚ帯と１．５ＭＨｚ帯の両帯域を発振するため、各帯域にて電圧感度が異なる。
【０００９】
ここで、電圧感度について説明する。一般的に電圧感度は次の式（１）にて求めることができる。
【００１０】
Ｋｖ＝Δｆ／ΔＶ  ・・・（１）
ここに、Ｋｖは電圧感度、ΔＶはＶＣＯのコントロール電圧の変化量、ΔｆはＶＣＯのコントロール電圧がΔＶ変化した時の発振周波数の変化量を表す。この式（１）により、ＶＣＯ部のΔＶに対するΔｆのデータ取得を行い、電圧感度Ｋｖを求める。
【００１１】
例えば、ＰＤＣ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  ｃｅｌｌｕｌａｒ  ；ディジタル携帯電話）の周波数構成は８００ＭＨｚ帯の受信帯域では、８１０ＭＨｚ〜８８５ＭＨｚ、１．５ＧＨｚ帯の受信帯域では、１４７７ＭＨｚ〜１５０１ＭＨｚを使用している。この為、８００ＭＨｚ帯の受信帯域におけるＶＣＯの発振周波数は７５ＭＨｚ変化する必要がある。又、１．５ＧＨｚ帯の受信帯域におけるＶＣＯの発振周波数は２４ＭＨｚ変化する必要がある。
【００１２】
従って、１．５ＧＨｚ帯域と８００ＭＨｚ帯域のデュアルバンドＶＣＯにてコントロール電圧の変化量が同じ場合８００ＭＨｚ帯域のＶＣＯの方が電圧感度を高く設計する必要がある。
【００１３】
一方、電圧感度が異なるとＰＬＬのロック時間も異なる。従って、両帯域においてＰＬＬのロック時間を一定にするためには、同図に示すようにチャージポンプとＬＰＦは８００ＭＨｚ帯域用と１．５ＭＨｚ帯域用との２系統が必要であった。
【００１４】
この種の２個のＶＣＯ構成のＰＬＬ回路の一例として、ＰＬＬ・ＩＣ内に内蔵されたチャージポンプの出力電流と、２種の電圧制御発振器の動作制御端子とを選択的に切り替えることで異なる発振周波数を得る構成がある（特許文献２参照）。しかし、この特許文献２記載の技術は本発明のような記憶部に格納された一定の関係式に基づいてチャージポンプの出力電流を制御するものではない。従って、この技術は構成、動作、効果のいずれも全く本発明と相違する別発明である。
【００１５】
【特許文献１】
特開２００１−５３６０１号公報（段落０００３）
【００１６】
【特許文献２】
特開２００１−３３２９７１号公報（段落００１０〜００１２）
【００１７】
【発明が解決しようとする課題】
以上説明したように、電圧感度の異なる複数の発振周波数、一例として２種類の発振周波数を有するＶＣＯを使用する場合、チャージポンプとＬＰＦは第１の周波数帯域用と第２の周波数帯域用との２系統が必要であった。
【００１８】
そこで、本発明の目的は電圧感度の異なる複数の発振周波数を有するＶＣＯを使用する場合でも、１系統のチャージポンプとＬＰＦの構成でＰＬＬのロック時間を一定にすることが可能なＰＬＬ回路及びその制御方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明によるＰＬＬ回路は、位相基準信号及び帰還信号の位相差に依存した誤差信号を出力する位相比較器と、前記誤差信号に基づき出力電流を発生するチャージポンプと、前記出力電流に基づいて制御電圧を出力するループフィルタと、前記制御電圧により制御されかつ発振信号を前記帰還信号として出力する複数の異なる周波数で発振する電圧制御発振器とを含むＰＬＬ回路であって、その回路は電圧制御発振器の電圧感度、ＰＬＬ回路のロック時間及びチャージポンプの電流値に関する関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流を発生する手段を含むことを特徴とする。
【００２０】
又、本発明によるＰＬＬ回路の制御方法は、位相基準信号及び帰還信号の位相差に依存した誤差信号を出力する位相比較器と、前記誤差信号に基づき出力電流を発生するチャージポンプと、前記出力電流に基づいて制御電圧を出力するループフィルタと、前記制御電圧により制御されかつ発振信号を前記帰還信号として出力する複数の異なる周波数で発振する電圧制御発振器とを含むＰＬＬ回路の制御方法であって、その方法は電圧制御発振器の電圧感度、ＰＬＬ回路のロック時間及びチャージポンプの電流値に関する関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流を発生するステップを含むことを特徴とする。
【００２１】
より具体的に説明すると、本発明は、携帯電話装置において、
１．外部より入力されたＶＣＯの電圧感度とＰＬＬのロック時間の関係式及びＣＰの電流値とロック時間の関係式を記憶する記憶部を有する。
２．ＰＬＬロック時の２点のＶＣＯの発振周波数とコントロール電圧よりＶＣＯの電圧感度を計算する第１の演算器を有する。
３．記憶部に記憶されている関係式に第１の演算器での計算結果を入力し比較することで、演算結果をＣＰに出力する第２の演算器を有する。
４．第２の演算器から出力された結果より出力電流を切り替えるＣＰを有する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図１は本発明に係る携帯電話装置のＰＬＬ回路の最良の実施の形態の構成図である。同図を参照すると、ＰＬＬ回路１は、ＰＬＬ・ＩＣ１１と、ループフィルタ（ＬＰＦ）１２と、ＶＣＯ部１３とを含んで構成される。
【００２３】
ＰＬＬ・ＩＣ１１は、アナログ・ディジタル変換器（以下、Ａ／Ｄと記す）２１と、記憶部２２と、演算器２３と、Ａ／Ｄ２４と、演算器２５と、Ａ／Ｄ２４と、Ａ／Ｄ２６と、位相比較器２７と、チャージポンプ（以下、ＣＰと記す）２８とを含んで構成される。
【００２４】
Ａ／Ｄ２４はＰＬＬロック時の周波数信号をデジタル信号に変換する。Ａ／Ｄ２６はＰＬＬロック時のＶＣＯのコントロール（ＣＴＬ）電圧信号をデジタル信号に変換する。
【００２５】
記憶部２２にはＰＬＬＩＣ１とＶＣＯ部１３、ＬＰＦ１２の組み合わせにて予め求めたＶＣＯの電圧感度とロック時間の関係式４１及びＣＰの電流とロック時間の関係式４２の情報が格納されている。Ａ／Ｄ２１は外部から入力された関係式４１、４２の情報をディジタルデータに変換して記憶部２２へ出力する。
【００２６】
演算器２５はＡ／Ｄ２４から入力されたＰＬＬ動作時の２点の周波数ｆ１、ｆ２情報と、ＰＬＬ動作時の２点のコントロール電圧Ｖｃｔｌ１、Ｖｃｔｌ２とから電圧感度を計算する。
【００２７】
演算器２３は演算器２５の計算結果を記憶部２２内の関係式４１、４２に入力することにより、ロック時間の設計値を満たすＣＰの電流値を求める。
【００２８】
ＣＰ２８は演算器２３の演算結果より負荷抵抗値を切り替えるスイッチ（後述する）を有し、ＶＣＯのコントロール電圧を切り替える。
【００２９】
位相比較器２７はＰＬＬの位相基準信号となるＲｅｆ  Ｆと、ＶＣＯの出力信号の位相とを比較し、比較結果をＣＰ２８とＡ／Ｄ２４へ出力する。
【００３０】
ＶＣＯ部１３は、切り替えスイッチ３１と、８００ＭＨｚ帯域ＶＣＯ３２と、１．５ＧＨｚ帯域ＶＣＯ３３とを含んで構成される。
【００３１】
切り替えスイッチ３１は８００ＭＨｚ帯と１．５ＧＨｚ帯のＶＣＯを切り替える。その切り替え信号５１は外部から入力される。８００ＭＨｚ帯域ＶＣＯ３２は８００ＭＨｚ帯域を発振させる為のＶＣＯであり、１．５ＧＨｚ帯域ＶＣＯ３３は１．５ＧＨｚ帯域を発振させる為のＶＣＯである。
【００３２】
上記のように、演算器２５にて電圧感度を求め、演算器２３にてその電圧感度を記憶部２２内の関係式４１，４２に入力してＣＰ電流値を求め、そのＣＰ電流値に基づきチャージポンプ２８がＬＰＦ１２を充電又は放電することにより、電圧感度が異なる２種類のＶＣＯを有する場合でも、ＶＣＯの電圧感度に関係なくＰＬＬのＣＰ及びＬＰＦは１系統のみでロック時間を一定にする事ができる。
【００３３】
次に、ＶＣＯの電圧感度とロック時間の関係式４１及びＣＰの電流とロック時間の関係式４２について説明する。図２はＶＣＯの電圧感度とロック時間の関係を示すグラフ６１であり、図３はＣＰの電流とロック時間の関係を示すグラフ７１である。
【００３４】
図２を参照すると、式４１はＣＰ２８の電流基準値をＩ（Ａ）とした場合のＶＣＯの電圧感度とロック時間の関係を表している。同図には、一例として傾きが負の一次関数が式４１として表示されている。又、式４３としてロック時間の設計値ＬＴ（ｓｅｃ）（一定）が表示されている。
【００３５】
図３を参照すると、式４２は基準電圧感度をＫＶＣＯ（Ｈｚ／Ｖ）とした場合のＣＰの電流とロック時間の関係を表している。同図には、一例として傾きが負の一次関数が式４２として表示されている。又、式４３は前述のロック時間の設計値ＬＴ（ｓｅｃ）、式４４は前述のＣＰ２８の電流基準値Ｉ（Ａ）を表している。
【００３６】
これらの式４１〜４４を含むグラフ６１、７１のテーブルが記憶部２２に格納されている。
【００３７】
次に、ＣＰ２８の構成の一例について説明する。図４はＣＰ２８の一例の構成図である。同図を参照すると、ＣＰ２８はＰＮＰトランジスタ８１と、ＮＰＮトランジスタ８２と、ＰＮＰトランジスタ８１のエミッタに並列接続された抵抗８３，８４と、抵抗８３及び抵抗８４の他端間に接続されたスイッチ８５と、ＮＰＮトランジスタ８２のエミッタに接続された抵抗８６及びスイッチ８７と、スイッチ８７の他端に接続された抵抗８８と、直流電源８９と、コンデンサ９０と、直流電源８９及びコンデンサ９０間に接続された抵抗９１と、ＰＮＰトランジスタ８１のベース及び位相比較器２７間に接続された抵抗９２と、ＮＰＮトランジスタ８２のベース及び位相比較器２７間に接続された抵抗９３とを含んで構成される。
【００３８】
そして、ＰＮＰトランジスタ８１及びＮＰＮトランジスタ８２のコレクタ同士が接続され、その接続点における信号がＬＰＦ１２に出力される。又、抵抗８６，８８の他端は接地される。一方、直流電源８９及びコンデンサ９０の他端も接地され、抵抗９１とコンデンサ９０の接続点と抵抗８３とスイッチ８５の接続点とが接続される。
【００３９】
次に、本発明に係るＰＬＬ回路の動作の一例について説明する。図５及び図６は本発明に係るＰＬＬ回路の動作の一例を示すフローチャートである。図５はＰＬＬ・ＩＣ１１の動作を示し、図６はＰＬＬ・ＩＣ１１の動作の一部及びＶＣＯ部１３の動作を示している。
【００４０】
まず、式を記憶部に記憶する手順について説明する。図５を参照すると、予め求めたグラフ６１のＶＣＯの電圧感度対ロック時間の式４１と、グラフ７１のＣＰ電流対ロック時間の式４２と、ＰＬＬのロック時間の設計値の式４３とがＡ／Ｄ２１に入力され（Ｓ１）、Ａ／Ｄ２１にてそれらの式（アナログデータ）がデジタルデータに変換され（Ｓ２）、それらのデジタルデータが記憶部２２に記憶される（Ｓ３）。
【００４１】
次に、ＣＰ電流値Ｉ１を算出する手順について説明する。切り替えスイッチ３１にて８００ＭＨｚ帯域ＶＣＯ３２もしくは１．５ＧＨｚ帯域ＶＣＯ３３のいずれかが接続されている。図５を参照すると、ＰＬＬがロック状態となると（Ｓ１１）、ＶＣＯ３２のコントロール電圧Ｖｃｔｌ１及びＶｃｔｌ２を検出する（Ｓ１２）。その検出方法は、ＰＬＬロック時のスイッチ３１の入力端子３１ａにおける２点の電圧Ｖｃｔｌ１及びＶｃｔｌ２を測定する。
【００４２】
ステップＳ１２と並行してＰＬＬロック時のＶＣＯ３２の発振周波数ｆ１及びｆ２を検出する（Ｓ１３）。その検出方法は、ＰＬＬロック時の２点の発振周波数ｆ１及びｆ２をＶＣＯ３２とＶＣＯ３３の共通出力端子３４にて測定する。
【００４３】
ステップ１２にて検出されたコントロール電圧Ｖｃｔｌ１及びＶｃｔｌ２はＡ／Ｄ２６にてデジタルデータに変換される（Ｓ１４）。これと並行して、ステップ１３にて検出された発振周波数ｆ１及びｆ２は位相比較器２７を介してＡ／Ｄ２４に入力され、ここでデジタルデータに変換される（Ｓ１４）。
【００４４】
次に、デジタルデータ化されたコントロール電圧Ｖｃｔｌ１、Ｖｃｔｌ２及び発振周波数ｆ１、ｆ２は演算器２５に入力される（Ｓ１５）。演算器２５は入力されたコントロール電圧Ｖｃｔｌ１、Ｖｃｔｌ２及び発振周波数ｆ１、ｆ２を前述の式（１）に代入して電圧感度Ｋｖを計算する（Ｓ１６）。そして、演算器２５にて計算された電圧感度Ｋｖは演算器２３に入力される（Ｓ１７）。
【００４５】
演算器２３では次に示す処理が実行される。まず、記憶部２２に記憶されているグラフ６１の式４１（図２参照）に電圧感度Ｋｖを入力し、ロック時間ＬＴ１を求める（Ｓ１８）。次に、グラフ７１にロック時間ＬＴ１をプロットし、ＣＰ２８の電流基準値Ｉ（Ａ）の式４４との交点Ｐ１（図３参照）を求める（Ｓ１９）。次に、グラフ７１において、交点Ｐ１まで式４２を平行移動する（Ｓ２０）。次に、式４２を平行移動して得た式４５とロック時間の設計値の式４３との交点Ｐ２からＣＰ電流Ｉ１を求める（Ｓ２１）。求めたＣＰ電流Ｉ１はＣＰ２８へ入力される。
【００４６】
図４を参照すると、ＣＰ２８にて、ＶＣＯの発振周波数が基準周波数Ｒｅｆ  Ｆより位相が進んでいる場合、ＮＰＮトランジスタ８２が動作してＬＰＦ１２を放電する。これに対し、ＶＣＯの発振周波数が基準周波数Ｒｅｆ  Ｆより位相が遅れている場合、ＰＮＰトランジスタ８１が動作してＬＰＦ１２を充電する。
【００４７】
ここで図６に戻り、ＣＰ電流基準値ＩがＣＰ電流Ｉ１以上の場合（Ｓ２２にてＹＥＳの場合）、ＣＰ２８内のスイッチ８５がオンとなり抵抗８３，８４が並列に接続され直流電源８９からの直流電圧とＰＮＰトランジスタ８１のエミッタが接続される。同様にスイッチ８７がオンし抵抗８６，８８が並列に接続されＮＰＮトランジスタ８２のエミッタと接続される（Ｓ２３）。
【００４８】
一方、ＣＰ電流Ｉ１がＣＰ電流基準値Ｉ未満の場合（Ｓ２２にてＮＯの場合）、スイッチ８５がオフとなり、抵抗８３が接続され直流電源８９からの直流電圧とＰＮＰトランジスタ８１のエミッタが接続される。これにより、ＬＰＦ１２を充電する事が可能となる。同様にスイッチ８７がオフし抵抗８６がＮＰＮトランジスタ８２のエミッタと接続される（Ｓ２４）。
【００４９】
１．５ＧＨｚ帯域用ＶＣＯ１１４が動作している場合、８００ＭＨｚ帯域用ＶＣＯ１１２動作時と比較して抵抗８４が接続されないためＰＮＰトランジスタ８１には、高い電圧がかかる。その為、ＶＣＯの電圧感度の低い１．５ＧＨｚ帯域用ＶＣＯ１１４が動作している場合でもＶＣＯの電圧感度の高い８００ＭＨｚ帯域用ＶＣＯ１１２が動作している場合と比較してＰＬＬのロック時間が遅くなることを防ぐことができる。
【００５０】
以上のように、ＣＰ２８によりＬＰＦ１２が充放電されＰＬＬ・ＩＣ１１内の位相比較器２７にてＶＣＯの発振周波数と基準周波数Ｒｅｆ＿Ｆの差がなくなるとＰＬＬがロックする。
【００５１】
以下にＶＣＯの電圧感度とロック時間との関係式を示す。
【００５２】
2004320387.tif 000003
ここに、ωｎは固有角周波数、ＫｖはＶＣＯ変調感度、Δｆ／ΔＶはＶＣＯ電圧感度、Ｋφは位相比較器感度、Ｎｔは分周比、τは時定数、ｔはロック時間を表す。
【００５３】
よって、ＣＰの電流は電圧感度が高ければＣＰの電流を低くし、電圧感度が低ければＣＰの電流を高くすることで電圧感度の異なるＶＣＯであってもロック時間を一定に保つことが可能となる。よって、８００ＭＨｚ帯域と１．５ＧＨｚ帯域のデュアルバンドの場合８００ＭＨｚの時にＣＰの電流を低くし、１．５ＧＨｚの時にＣＰの電流を高くすれば良いことになる。
【００５４】
即ち、ＰＬＬ・ＩＣ内で記憶されたＶＣＯの電圧感度とＰＬＬが動作中のＶＣＯの電圧感度を比較し、ＣＰの出力電流を切り替えることによりＰＬＬのＣＰ出力は１つとなる。又、ＬＰＦの１系統を実現する事が可能となる。
【００５５】
なお、本実施形態ではＶＣＯとして２種類の発振周波数を有するものについて述べたが、例えば、図１のＶＣＯ部１３内の切り替えスイッチ３１として３回路以上切り替えが可能なものを用いれば、ＶＣＯとして３種類以上の発振周波数を有するものにも適用が可能である。
【００５６】
【発明の効果】
以上説明したように本発明によれば、電圧制御発振器の電圧感度、ＰＬＬ回路のロック時間及びチャージポンプの電流値に関する関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流を発生する手段を含むため、電圧感度の異なる複数の発振周波数を有するＶＣＯを使用する場合でも、１系統のチャージポンプとＬＰＦの構成でＰＬＬのロック時間を一定にすることが可能となる。
【００５７】
より具体的に説明すると、第１に、複数の発振周波数帯域を有しかつそれぞれの帯域毎にＶＣＯの電圧感度が異なるデュアル方式の携帯電話装置において、常時安定したロック時間を実現できるという効果がある。これは、ＰＬＬ・ＩＣ内に電圧感度を測定する手段を用い、測定された電圧感度に応じてＣＰの電流を切り替えることができる為である。
【００５８】
第２に、複数の発振周波数帯域を有しかつそれぞれの帯域毎にＶＣＯの電圧感度が異なるデュアル方式の携帯電話装置において、小型化の効果がある。これは、ＶＣＯの電圧感度によってＣＰの電流値を切り替えることでＰＬＬとＶＣＯのループが２系統の構成から１系統の構成にすることが可能となったことで、部品点数の削減が可能となる為である。
【図面の簡単な説明】
【図１】本発明に係る携帯電話装置のＰＬＬ回路の最良の実施の形態の構成図である。
【図２】ＶＣＯの電圧感度とロック時間の関係を示すグラフ６１である。
【図３】ＣＰの電流とロック時間の関係を示すグラフ７１である。
【図４】ＣＰ２８の一例の構成図である。
【図５】本発明に係るＰＬＬ回路の動作の一例を示すフローチャートである
【図６】本発明に係るＰＬＬ回路の動作の一例を示すフローチャートである
【図７】従来のデュアルバンド方式の携帯電話装置のＰＬＬ回路の一例の構成図である。
【符号の説明】
１  ＰＬＬ回路
１１  ＰＬＬ・ＩＣ
１２  ループフィルタ（ＬＰＦ）
１３  ＶＣＯ部
２１、２４、２６  アナログ・ディジタル変換器（Ａ／Ｄ）
２２  記憶部
２３、２５  演算器
２７  位相比較器
２８  チャージポンプ（ＣＰ）
３１  切り替えスイッチ
３２  ８００ＭＨｚ帯域ＶＣＯ
３３  １．５ＧＨｚ帯域ＶＣＯ
８１  ＰＮＰトランジスタ
８２  ＮＰＮトランジスタ
８３、８４  抵抗
８６、８８  抵抗
８５、８７  スイッチ
８９  直流電源
９０  コンデンサ
９１，９２，９３  抵抗
【図１】
2004320387.tif 000004
【図２】
2004320387.tif 000005
【図３】
2004320387.tif 000006
【図４】
2004320387.tif 000007
【図５】
2004320387.tif 000008
【図６】
2004320387.tif 000009
【図７】
2004320387.tif 000010