(57)【要約】【課題】ＣＰＵを暴走状態から短時間で復帰させることのできるマイクロコンピュータシステムを提供する。【解決手段】暴走状態のＣＰＵ２からの誤った書き込み命令により、本来書き込みを行わないＲＯＭ３に対してチップセレクト信号（ＣＳ）とライト信号（ＷＲ）が出力されたことを誤りライト検知回路４で検知し、割り込み制御回路５およびリセット回路６へ誤りライト検知信号を出力する。割り込み制御回路５がＣＰＵ２へ割り込み信号を出力することにより、ＣＰＵ２は実行中の処理を中断して、暴走状態から脱することが可能になる。また、リセット回路６がリセット信号を出力するとマイクロコンピュータシステム１を初期状態に戻すことが可能である。【選択図】  図１
2004348627.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵと、
読み出し専用の記憶手段と、
前記ＣＰＵへの割り込み制御手段と、
前記ＣＰＵから前記読み出し専用記憶手段に対して送られるライト信号を検知して誤りライト検知信号を生成する誤りライト検知手段とを具備したシステムであって、
前記誤りライト検知手段が、前記誤りライト検知信号を出力することにより、前記割り込み制御手段を動作させて前記ＣＰＵの動作を中断させることを特徴とするマイクロコンピュータシステム。
【請求項２】
ＣＰＵと、
読み出し専用の記憶手段と、
前記ＣＰＵへの割り込み制御手段と、
前記ＣＰＵから前記読み出し専用記憶手段に対して送られるライト信号を検知して誤りライト検知信号を生成する誤りライト検知手段とを具備したシステムであって、
前記誤りライト検知手段から前記誤りライト検知信号が出力されることにより、前記システムがリセットされることを特徴とするマイクロコンピュータシステム。
【請求項３】
ＣＰＵと、
随時書き込み可能な記憶手段と、
前記ＣＰＵへの割り込み制御手段と、
前記ＣＰＵから出力される書き込み禁止信号に基づき、前記随時書き込み可能な記憶手段への書き込みを禁止する書き込み制御手段と、
前記書き込み制御手段により書き込みが禁止されている前記随時書き込み可能な記憶手段に対して前記ＣＰＵから誤って送られたライト信号を検知して誤りライト検知信号を生成する誤りライト検知手段とを具備したシステムであって、
前記誤りライト検知手段が、前記誤りライト検知信号を出力することにより、前記割り込み制御手段を動作させて前記ＣＰＵの動作を中断させることを特徴とするマイクロコンピュータシステム。
【請求項４】
ＣＰＵと、
随時書き込み可能な記憶手段と、
前記ＣＰＵへの割り込み制御手段と、
前記ＣＰＵから出力される書き込み禁止信号に基づき、前記随時書き込み可能な記憶手段への書き込みを禁止する書き込み制御手段と、
前記書き込み制御手段により書き込みが禁止されている前記随時書き込み可能な記憶手段に対して前記ＣＰＵから誤って送られたライト信号を検知して誤りライト検知信号を生成する誤りライト検知手段とを具備したシステムであって、
前記誤りライト検知手段から前記誤りライト検知信号が出力されることにより、前記システムがリセットされることを特徴とするマイクロコンピュータシステム。
【請求項５】
ＣＰＵと、
随時書き込み可能な記憶手段と、
前記ＣＰＵへの割り込み制御手段と、
前記ＣＰＵから出力される前記随時書き込み可能な記憶手段に対する書き込み禁止情報が書き込まれた書き込み禁止情報レジスタと、
前記書き込み禁止情報に従って前記書き込み禁止情報レジスタから出力される書き込み禁止信号に基づき、前記随時書き込み可能な記憶手段への書き込みを禁止する書き込み制御手段と、
前記書き込み制御手段により書き込みが禁止されている前記随時書き込み可能な記憶手段に対して前記ＣＰＵから誤って出力されたライト信号を検知して誤りライト検知信号を生成する誤りライト検知手段とを具備したシステムであって、
前記誤りライト検知手段が、前記誤りライト検知信号を出力することにより、前記割り込み制御手段を動作させて前記ＣＰＵの動作を中断させることを特徴とするマイクロコンピュータシステム。
【請求項６】
ＣＰＵと、
随時書き込み可能な記憶手段と、
前記ＣＰＵへの割り込み制御手段と、
前記ＣＰＵから出力される前記随時書き込み可能な記憶手段に対する書き込み禁止情報が書き込まれた書き込み禁止情報レジスタと、
前記書き込み禁止情報に従って前記書き込み禁止情報レジスタから出力される書き込み禁止信号に基づき、前記随時書き込み可能な記憶手段への書き込みを禁止する書き込み制御手段と、
前記書き込み制御手段により書き込みが禁止されている前記随時書き込み可能な記憶手段に対して前記ＣＰＵから誤って出力されたライト信号を検知して誤りライト検知信号を生成する誤りライト検知手段とを具備したシステムであって、
前記誤りライト検知手段から前記誤りライト検知信号が出力されることにより、前記システムがリセットされることを特徴とするマイクロコンピュータシステム。
【請求項７】
前記書き込み制御手段による書き込み禁止が、前記ＣＰＵからのライト信号の前記随時書き込み可能な記憶手段への伝達を禁止することにより行われることを特徴とする請求項３乃至６のいずれか１項に記載のマイクロコンピュータシステム。
【請求項８】
前記割り込み制御手段が、前記誤りライト検知信号を受け取ったときに、前記ＣＰＵへの割り込み信号を発生することを特徴とする請求項１または３または５のいずれか１項に記載のマイクロコンピュータシステム。
【請求項９】
前記誤りライト検知手段から前記誤りライト検知信号が出力されたときに、必要に応じて前記システムがリセットされることを特徴とする請求項２または４または６のいずれか１項に記載のマイクロコンピュータシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵの暴走状態の検知が可能なマイクロコンピュータシステムに関する。
【０００２】
【従来の技術】
マイクロコンピュータシステムにおいては、電気的ノイズやプログラムの不具合などによりＣＰＵの動作が異常となり、いわゆる暴走状態となることがある。このような暴走状態を検知する手段としては、ウォッチドッグタイマがよく知られている。このウォッチドッグタイマをアプリケーションプログラムの実行時に動作させ、一定期間以内にウォッチドッグタイマがクリアされずにオーバーフローしたときには、ＣＰＵが暴走状態であると判断するものである。
【０００３】
しかし、このウォッチドッグタイマを用いる手段では、ウォッチドッグタイマがオーバーフローするまでに時間がかかり、暴走状態を検知するまでにＣＰＵが間違った命令を実行し、本来書き込みを行いたくない領域に書き込みを行って、データの破壊やシステムの異常を引き起こすことが発生していた。
【０００４】
そこで、このような間違った書き込みを防止するために、従来、書き換え可能なメモリのアドレス信号を常に監視し、予め設定したアドレスと比較して、アドレスが一致したときには、ＣＰＵへの割り込み要求信号を発生させて暴走を停止させる回路を設ける手段が提供されていた（例えば、特許文献１を参照。）。
【０００５】
【特許文献１】
特開２００１−４３１１１号公報（第５頁、図３）
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の手段では、予め設定したアドレスを書き込んだレジスタとこのレジスタに書き込んだアドレスとメモリへのアドレス信号を比較する比較器が必要であり、特に、複数のアドレスを予め設定する場合には、そのアドレスの数だけレジスタと比較器が必要であり、マイクロコンピュータシステムの回路規模が増大するという問題があった。
【０００７】
また、予め設定したアドレス以外には、誤った書き込みが行われるという問題もあった。
【０００８】
そこで、本発明の目的は、大規模な回路を追加することなく、短時間でＣＰＵを暴走状態から復帰させることを可能とするマイクロコンピュータシステムを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の一態様によれば、ＣＰＵと、読み出し専用の記憶手段と、前記ＣＰＵへの割り込み制御手段と、前記ＣＰＵから前記読み出し専用記憶手段に対して送られるライト信号を検知して誤りライト検知信号を生成する誤りライト検知手段とを具備したシステムであって、前記誤りライト検知手段が、前記誤りライト検知信号を出力することにより、前記割り込み制御手段を動作させて前記ＣＰＵの動作を中断させる、あるいはリセット手段により前記システムをリセットすることを特徴とするマイクロコンピュータシステムが提供される。
【００１０】
また、本発明の別の態様によれば、ＣＰＵと、随時書き込み可能な記憶手段と、前記ＣＰＵへの割り込み制御手段と、前記ＣＰＵから出力される書き込み禁止信号に基づき、前記随時書き込み可能な記憶手段への書き込みを禁止する書き込み制御手段と、前記書き込み制御手段により書き込みが禁止されている前記随時書き込み可能な記憶手段に対して前記ＣＰＵから誤って送られたライト信号を検知して誤りライト検知信号を生成する誤りライト検知手段とを具備したシステムであって、前記誤りライト検知手段が、前記誤りライト検知信号を出力することにより、前記割り込み制御手段を動作させて前記ＣＰＵの動作を中断させる、あるいはリセット手段により前記システムをリセットすることを特徴とするマイクロコンピュータシステムが提供される。
【００１１】
また、本発明のさらに別の態様によれば、ＣＰＵと、随時書き込み可能な記憶手段と、前記ＣＰＵへの割り込み制御手段と、前記ＣＰＵから出力される前記随時書き込み可能な記憶手段に対する書き込み禁止情報が書き込まれた書き込み禁止情報レジスタと、前記書き込み禁止情報に従って前記書き込み禁止情報レジスタから出力される書き込み禁止信号に基づき、前記随時書き込み可能な記憶手段への書き込みを禁止する書き込み制御手段と、前記書き込み制御手段により書き込みが禁止されている前記随時書き込み可能な記憶手段に対して前記ＣＰＵから誤って出力されたライト信号を検知して誤りライト検知信号を生成する誤りライト検知手段とを具備したシステムであって、前記誤りライト検知手段が、前記誤りライト検知信号を出力することにより、前記割り込み制御手段を動作させて前記ＣＰＵの動作を中断させる、あるいはリセット手段により前記システムをリセットすることを特徴とするマイクロコンピュータシステムが提供される。
【００１２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るマイクロコンピュータシステムの構成を示すブロック図である。
【００１４】
本実施の形態のマイクロコンピュータシステム１は、ＣＰＵ２と、読み出し専用の記憶手段であるＲＯＭ３と、ＲＯＭ３への書き込みを誤って行おうとするＣＰＵ２からのライト信号（ＷＲ）を検知する誤りライト検知回路４を備え、誤りライト検知回路４から出力される誤りライト検知信号が入力される割り込み制御回路５およびリセット回路６を有する。
【００１５】
ここで、ＲＯＭ３は、ＣＰＵ２からのチップセレクト信号（ＣＳ）およびリード信号（ＲＤ）がともに入力されたときに、その記憶しているデータをデータ信号としてＣＰＵ２へ出力するものである。
【００１６】
また、ライト検知回路４には、ＣＰＵ２からのチップセレクト信号（ＣＳ）とライト信号（ＷＲ）が入力されており、このチップセレクト信号（ＣＳ）とライト信号（ＷＲ）がともに発生したときに、ライト検知信号を出力するものである。
【００１７】
このマイクロコンピュータシステム１において、ＣＰＵ２が暴走状態に陥って、本来あり得ないはずのＲＯＭ３への書き込み命令を発生することがある。このような誤った書き込み命令が発生したときに、本実施の形態のマイクロコンピュータシステム１は、次のように動作する。
【００１８】
すなわち、ＣＰＵ２が誤ってＲＯＭ３への書き込み命令を発生すると、ＣＰＵ２からＲＯＭ３へのチップセレクト信号（ＣＳ）およびライト信号（ＷＲ）が出力される。すると、このチップセレクト信号（ＣＳ）とライト信号（ＷＲ）が入力されている誤りライト検知回路４は、誤りライト検知信号を出力する。
【００１９】
誤りライト検知信号が出力されると、割り込み制御回路５は、ＣＰＵ２に対して割り込み信号を出力する。この割り込み信号が入力されると、ＣＰＵ２は、実行中の処理に割り込みをかける。この割り込みによって実行中の処理が中断されると、ＣＰＵ２は暴走状態から正常状態へ復帰する。
【００２０】
ただし、ＣＰＵ２が暴走状態のため異常になっていると、上記の割り込みが常に受け付けられるとは限らない。そのような場合は、リセット回路６がリセット信号を出力し、マイクロコンピュータシステム１全体にリセットをかけ、ＣＰＵ２を暴走状態から初期状態へ復帰させる。
【００２１】
このような本実施の形態のマイクロコンピュータシステム１によれば、ＣＰＵ２が暴走状態に陥っても、ＲＯＭ３への誤ったライト信号が出力されると、そのライト信号を検知して直ちに暴走状態からの復帰を図ることが可能である。
【００２２】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係るマイクロコンピュータシステムの構成を示すブロック図である。
【００２３】
本実施の形態のマイクロコンピュータシステム１０も、その基本的な構成は、図１のマイクロコンピュータシステム１と同じである。そこで、図１と同一のブロックには図１と同一の符号を付してその説明を省略し、ここでは、図１と異なるブロックの説明を行う。
【００２４】
本実施の形態のマイクロコンピュータシステム１０においては、図１のマイクロコンピュータシステム１とは異なり、記憶手段に随時書き込み可能な記憶手段であるＲＡＭ３０が用いられている。
【００２５】
そのため、このＲＡＭ３０への書き込みを制御するために、書き込み制御回路７が新たに設けられている。この書き込み制御回路７は、ＣＰＵ２０からライト信号（ＷＲ）と書き込み禁止信号が入力され、ＲＡＭ３０へのライト信号（ＷＲＲ）が出力される。書き込み禁止信号が出力されていないときには、ライト信号（ＷＲＲ）には、ライト信号（ＷＲ）がそのまま伝達されるが、書き込み禁止信号が出力されると、ライト信号（ＷＲＲ）へのライト信号（ＷＲ）の伝達が禁止され、ＲＡＭ３０へのデータ信号の書き込みができなくなる。
【００２６】
また、誤りライト検知回路４０も図１の誤りライト検知回路４と異なり、入力に書き込み禁止信号が追加されている。そして、書き込み禁止信号が入力されているときに、ＲＡＭ３０へのチップセレクト信号（ＣＳ）およびライト信号（ＷＲ）が出力されると、誤りライト検知回路４０は、割り込み制御回路５およびリセット回路６へ誤り検知信号を出力する。
【００２７】
このマイクロコンピュータシステム１０において、ＣＰＵ２０が暴走状態に陥って、書き込み禁止状態のＲＡＭ３０への書き込み命令を発生することがある。このような誤った書き込み命令が発生したときに、本実施の形態のマイクロコンピュータシステム１０は、次のように動作する。
【００２８】
すなわち、ＣＰＵ２０が誤って書き込み禁止状態のＲＡＭ３０への書き込み命令を発生すると、ＣＰＵ２０からＲＡＭ３０へのチップセレクト信号（ＣＳ）およびライト信号（ＷＲ）が出力される。すると、このチップセレクト信号（ＣＳ）とライト信号（ＷＲ）、および書き込み禁止信号が入力されている誤りライト検知回路４０は、誤りライト検知信号を出力する。
【００２９】
誤りライト検知信号が出力されると、割り込み制御回路５は、ＣＰＵ２０に対して割り込み信号を出力する。この割り込み信号が入力されると、ＣＰＵ２０は、実行中の処理に割り込みをかける。この割り込みによって実行中の処理が中断されると、ＣＰＵ２０は暴走状態から正常状態へ復帰する。
【００３０】
ただし、ＣＰＵ２０が暴走状態のため異常になっていると、上記の割り込みが常に受け付けられるとは限らない。そのような場合は、リセット回路６がリセット信号を出力し、マイクロコンピュータシステム１０全体にリセットをかけ、ＣＰＵ２０を暴走状態から初期状態へ復帰させる。
【００３１】
このような本実施の形態のマイクロコンピュータシステム１０によれば、ＣＰＵ２０が暴走状態に陥っても、書き込み禁止状態のＲＡＭ３０への誤ったライト信号が出力されると、そのライト信号を検知して直ちに暴走状態からの復帰を図ることが可能である。
【００３２】
（第３の実施の形態）
図３は、本発明の第３の実施の形態に係るマイクロコンピュータシステムの構成を示すブロック図である。
【００３３】
本実施の形態では、記憶手段をレジスタとしたものである。図３においては、レジスタとして、読み出しと書き込みが行える読み出し／書き込みレジスタＡ３１と書き込みだけが行える書き込み専用レジスタＢ３２と読み出しだけが行える読み出し専用レジスタＣ３３を用いる例を示している。
【００３４】
これらのレジスタへのチップセレクト信号を生成するためにアドレスデコーダ８が設けられており、ＣＰＵ２１からのアドレス信号をデコードして、読み出し／書き込みレジスタＡ３１へのチップセレクト信号（ＣＳＡ）、書き込み専用レジスタＢ３２へのチップセレクト信号（ＣＳＢ）、読み出し専用レジスタＣ３３へのチップセレクト信号（ＣＳＣ）を生成している。
【００３５】
また、読み出し／書き込みレジスタＡ３１と書き込み専用レジスタＢ３２への書き込みを制御するための書き込み制御回路７１および、書き込み制御回路７１へ書き込み信号を与えるための書き込み禁止情報レジスタ９が設けられている。
【００３６】
書き込み禁止情報レジスタ９へは、ＣＰＵ２１からのデータ信号に乗せられた情報として、読み出し／書き込みレジスタＡ３１と書き込み専用レジスタＢ３２に対する書き込み禁止情報がライト信号（ＷＲ）により書き込まれ、リード信号（ＲＤ）により、それぞれのレジスタに対する書き込み禁止信号として出力される。
【００３７】
書き込み制御回路７１は、ＣＰＵ２１からのライト信号（ＷＲ）と書き込み禁止情報レジスタ９からの書き込み禁止信号に基づいて、読み出し／書き込みレジスタＡ３１へのライト信号（ＷＲＡ）と書き込み専用レジスタＢ３２へのライト信号（ＷＲＢ）を出力する。
【００３８】
書き込み禁止信号が出力されていないときには、ライト信号（ＷＲＡ）およびライト信号（ＷＲＢ）には、ライト信号（ＷＲ）がそのまま伝達されるが、書き込み禁止信号が出力されると、ライト信号（ＷＲＡ）およびライト信号（ＷＲＢ）へのライト信号（ＷＲ）の伝達が禁止され、読み出し／書き込みレジスタＡ３１および書き込み専用レジスタＢ３２へのデータ信号の書き込みができなくなる。
【００３９】
これにより、読み出し／書き込みレジスタＡ３１は、チップセレクト信号（ＣＳＡ）とライト信号（ＷＲＡ）が入力されたときにＣＰＵ２１からのデータ信号が書き込まれる。しかし、書き込み禁止信号が出力されると書き込み禁止状態となり、読み出し／書き込みレジスタＡ３１へのデータ信号の書き込みは行えなくなる。なお、チップセレクト信号（ＣＳＡ）とリード信号（ＲＤ）が入力されたときには、読み出し／書き込みレジスタＡ３１の記憶されているデータが読み出され、ＣＰＵ２１へデータ信号として出力される。
【００４０】
また、書き込み専用レジスタＢ３２は、チップセレクト信号（ＣＳＢ）とライト信号（ＷＲＢ）が入力されたときにＣＰＵ２１からのデータ信号が書き込まれる。しかし、書き込み禁止信号が出力されると書き込み禁止状態となり、書き込み専用レジスタＢ３２へのデータ信号の書き込みは行えなくなる。
【００４１】
なお、読み出し専用レジスタＣ３３は、チップセレクト信号（ＣＳＡ）とリード信号（ＲＤ）が入力されたときに、記憶されているデータが読み出され、ＣＰＵ２１へデータ信号として出力されるものであり、ライト信号（ＷＲ）は、もともと入力されていない。
【００４２】
本実施の形態における誤りライト検知回路４１には、書き込み禁止信号とアドレス信号ＣＳＡ、ＣＳＢ、ＣＳＣとライト信号（ＷＲ）が入力される。
【００４３】
書き込み禁止状態の読み出し／書き込みレジスタＡ３１への書き込みの発生、すなわち書き込み禁止信号とアドレス信号ＣＳＡとライト信号（ＷＲ）がともに出力されたとき、または、書き込み禁止状態の書き込み専用レジスタＢ３２への書き込みの発生、すなわち書き込み禁止信号とアドレス信号ＣＳＢとライト信号（ＷＲ）がともに出力されたとき、あるいは、読み出し専用レジスタＣ３３への書き込みの発生、すなわちアドレス信号ＣＳＣとライト信号（ＷＲ）がともに出力されたときに、誤りライト検知回路４１は、割り込み制御回路５およびリセット回路６へ誤り検知信号を出力する。
【００４４】
なお、割り込み制御回路５およびリセット回路６は、第１の実施の形態と同一であるので、ここでは、その説明を省略する。
【００４５】
このマイクロコンピュータシステム１１において、ＣＰＵ２１が暴走状態に陥って、書き込み禁止状態の読み出し／書き込みレジスタＡ３１あるいは書き込み専用レジスタＢ３２、もしくは読み出し専用レジスタＣ３３への書き込み命令を発生することがある。このような誤った書き込み命令が発生したときに、本実施の形態のマイクロコンピュータシステム１１は、次のように動作する。
【００４６】
すなわち、ＣＰＵ２１が誤って書き込み禁止状態の読み出し／書き込みレジスタＡ３１あるいは書き込み専用レジスタＢ３２、もしくは読み出し専用レジスタＣ３３への書き込み命令を発生すると、ＣＰＵ２１からいずれかのレジスタへのチップセレクト信号（ＣＳＡまたはＣＳＢまたはＣＳＣ）およびライト信号（ＷＲ）が出力される。すると、これらのチップセレクト信号（ＣＳＡ、ＣＳＢ、ＣＳＣ）とライト信号（ＷＲ）、および書き込み禁止信号が入力されている誤りライト検知回路４１は、誤りライト検知信号を出力する。
【００４７】
誤りライト検知信号が出力されると、割り込み制御回路５は、ＣＰＵ２１に対して割り込み信号を出力する。この割り込み信号が入力されると、ＣＰＵ２１は、実行中の処理に割り込みをかける。この割り込みによって実行中の処理が中断されると、ＣＰＵ２１は暴走状態から正常状態へ復帰する。
【００４８】
ただし、ＣＰＵ２１が暴走状態のため異常になっていると、上記の割り込みが常に受け付けられるとは限らない。そのような場合は、リセット回路６がリセット信号を出力し、マイクロコンピュータシステム１１全体にリセットをかけ、ＣＰＵ２１を暴走状態から初期状態へ復帰させる。
【００４９】
このような本実施の形態のマイクロコンピュータシステム１１によれば、ＣＰＵ２１が暴走状態に陥っても、書き込み禁止状態の読み出し／書き込みレジスタＡ３１あるいは書き込み専用レジスタＢ３２、もしくは読み出し専用レジスタＣ３３への誤ったライト信号が出力されると、そのライト信号を検知して直ちに暴走状態からの復帰を図ることが可能である。
【００５０】
（第３の実施の形態の変形例）
図４は、本発明の第３の実施の形態の変形例に係るマイクロコンピュータシステムの構成を示すブロック図である。
【００５１】
図４で、図３と異なるところは、書き込み制御回路７２へチップセレクト信号ＣＳＡとＣＳＢの入力が追加され、読み出し／書き込みレジスタＡ３１へのチップセレクト兼ライト信号ＷＣＡと書き込み専用レジスタＢ３２へのチップセレクト兼ライト信号ＷＣＢが出力されるところである。
【００５２】
ここで、チップセレクト兼ライト信号（ＷＣＡ、ＷＣＢ）とは、チップセレクト信号（ＣＳＡ、ＣＳＢ）が出力されているときに、ＣＰＵ２１からライト信号（ＷＲ）が出力されると、それぞれのレジスタへのライト信号を出力するものである。
【００５３】
このチップセレクト兼ライト信号（ＷＣＡ、ＷＣＢ）も、書き込み禁止信号が出力されているときには出力されない。
【００５４】
このようなチップセレクト兼ライト信号を用いると、書き込み専用レジスタＢ３２へのチップセレクト信号（ＷＣＢ）の入力は不要となる。
【００５５】
【発明の効果】
本発明のマイクロコンピュータシステムによれば、本来書き込みを行わない、あるいは書き込みが禁止されている記憶手段に対する書き込みを検知して、ＣＰＵを暴走状態から正常状態または初期状態へ短時間で復帰させることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るマイクロコンピュータシステムの構成を示すブロック図。
【図２】本発明の第２の実施の形態に係るマイクロコンピュータシステムの構成を示すブロック図。
【図３】本発明の第３の実施の形態に係るマイクロコンピュータシステムの構成を示すブロック図。
【図４】本発明の第３の実施の形態の変形例に係るマイクロコンピュータシステムの構成を示すブロック図。
【符号の説明】
１、１０、１１  マイクロコンピュータシステム
２、２０、２１  ＣＰＵ
３  ＲＯＭ
３０  ＲＡＭ
３１  読み出し／書き込みレジスタＡ
３２  書き込み専用レジスタＢ
３３  読み出し専用レジスタＣ
４、４０、４１  誤りライト検知回路
５  割り込み制御回路
６  リセット回路
７、７１、７２  書き込み制御回路
８  アドレスデコーダ
９  識別情報レジスタ
ＣＳ、ＣＳＡ、ＣＳＢ、ＣＳＣ  チップセレクト信号
ＲＤ  リード信号
ＷＲ、ＷＲＲ、ＷＲＡ、ＷＲＢ  ライト信号
ＷＣＡ、ＷＣＢ  チップセレクト兼ライト信号
【図１】
2004348627.tif 000003
【図２】
2004348627.tif 000004
【図３】
2004348627.tif 000005
【図４】
2004348627.tif 000006