(57)【要約】【課題】本発明により、実際の半導体装置の劣化予測と単体ＴＥＧのＤＣストレス試験法との相関を求めることにより、短時間で半導体装置における劣化予測を行う方法を提供する。さらに本発明は、半導体装置の劣化予測を高精度で行う方法を提供する。【解決手段】本発明は、単体ＴＥＧのＤＣストレス試験法とエージング試験法との間にＣＭＯＳ動作を想定したＡＣストレス試験とリングオシュレータ（Ｒ．Ｏ．）を用いたＡＣストレス試験を行うことを特徴とする。またＣＭＯＳ動作を想定したＡＣストレス試験においてオフストレスやオンストレスを分離することにより、半導体装置の劣化予測を高精度で行うことができる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
単体の半導体素子に一定の電圧を印加し、時間経過後の前記回路の第１の電流値の変化量を求め、
複数の半導体素子からなる回路にパルス状の電源電圧を印加し、時間経過後の前記回路の第２の電流値の変化量を求め、
前記第１の電流値の変化量と、前記第２の電流値の変化量との相関を求め、
前記複数の半導体素子からなる回路に電源電圧を印加し、時間経過後の前記電源電圧の変化量を求め、
前記第２の電流値と、前記電源電圧の変化量との相関を求めることにより半導体装置における劣化を予想することを特徴とする半導体装置の検査方法。
【請求項２】
単体の半導体素子に一定の電圧を印加し、時間経過後の前記回路の第１の電流値の変化量を求め、
複数の半導体素子からなる回路にパルス状の電源電圧を印加し、時間経過後の前記回路の第２の電流値の変化量を求め、
前記第１の電流値の変化量と、前記第２の電流値の変化量との相関を求め、
前記複数の半導体素子からなる回路に電源電圧を印加し、時間経過後の前記電源電圧の変化量を求め、
前記第２の電流値と、前記電源電圧の変化量との相関を求めることにより半導体装置における劣化を予想する半導体装置の検査方法であって、
前記パルス状の電源電圧の立ち上がり又は立ち下がりを考慮して前記半導体装置の劣化を予想することを特徴とする半導体装置の検査方法。
【請求項３】
単体の半導体素子に一定の電圧を印加し、時間経過後の前記回路の第１の電流値の変化量を求め、
複数の半導体素子からなる回路にパルス状の電源電圧を印加し、時間経過後の前記回路の第２の電流値の変化量を求め、
前記第１の電流値の変化量と、前記第２の電流値の変化量との相関を求め、
前記複数の半導体素子からなる回路に電源電圧を印加し、時間経過後の前記電源電圧の変化量を求め、
前記第２の電流値と、前記電源電圧の変化量との相関を求めることにより半導体装置の劣化を予想する半導体装置の検査方法であって、
前記回路に対するオフストレス、オンストレス、及びトランジェントストレスとによる劣化をそれぞれ分離した状態で半導体装置の劣化を予想することを特徴とする半導体装置の検査方法。
【請求項４】
複数の半導体素子からなる回路に一定の電圧を印加し、時間経過後の前記回路の第１の電流値の変化量を求め、
前記複数の半導体素子からなる回路にパルス状の電源電圧を印加し、時間経過後の前記回路の第２の電流値の変化量を求め、
前記第１の電流値の変化量と、前記第２の電流値の変化量との相関を求め、
前記複数の半導体素子からなる回路に電源電圧を印加し、時間経過後の前記電源電圧の変化量を求め、
前記第２の電流値と、前記電源電圧の変化量との相関を求めることにより半導体装置の劣化を予想する半導体装置の検査方法であって、
前記回路に印加する電源電圧の違いによる劣化を考慮して半導体装置の劣化を予想することを特徴とする半導体装置の検査方法。
【請求項５】
半導体装置の劣化を予測する検査装置において、
前記検査装置は第１の半導体素子に一定の電圧を印加することによる劣化度合いと、第２の半導体素子にパルス状の電圧を印加することによる劣化度合いとの相関を求める手段と、
複数の半導体素子からなる回路にパルス状の電源電圧を入力する手段と、前記電源電圧と前記半導体素子群が出力する周波数との相関を求める手段と、を有することを特徴とする検査装置。
【請求項６】
請求項５において、前記回路はリングオシュレータ又はシフトレジスタであることを特徴とする検査装置。
【請求項７】
請求項５または６において、前記第１の半導体素子または前記第２の半導体素子はＮチャネル型薄膜トランジスタまたはＰチャネル型薄膜トランジスタであることを特徴とする検査装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子を有する半導体装置に用いられるトランジスタの電気特性の寿命に必要十分な各デバイスや回路の設計を行う半導体装置の信頼性ある設計システムと信頼性設計方法、及びそれを用いて設計される半導体装置に関する。また本発明は、特にホットキャリアによる薄膜トランジスタの寿命を検査、予測する方法に関する。
【０００２】
【従来の技術】
半導体素子や半導体装置における代表的な寿命に関する物理現象として、ホットキャリアによる特性劣化現象が挙げられる。ホットキャリアはデバイスの寸法が小さくなるにつれ、局所的な電界が大きくなり、動作時において重要性が増大している。その結果、半導体装置の動作不良や動作機能の低下やドレイン電圧に対するドレイン電流の低下を引き起こし、デバイス特性や性能を劣化させている。
【０００３】
ここで、ホットエレクトロンによる劣化の現象を説明する。半導体素子、すなわち半導体装置を動作させると、ドレイン領域の近傍に高電界領域が形成され、この高電界領域に流れ込んだ電子は非常に高いエネルギーを有するホットエレクトロンとなる。そして、一部のホットエレクトロンはゲート酸化膜に注入されたり、Ｓｉ―ＳｉＯ２界面に界面準位を発生させたりして素子特性の変動をもたらす。ホットキャリアとは、格子系の温度を上回る非平衡状態の正孔と電子とに起因して発生する。また上記のチャネル電子のホットエレクトロン以外に基板ホットエレクトロンもある。
【０００４】
さらに衝突電離またはアバランシェ増倍で発生したキャリアが、ホットキャリアとして酸化膜中に注入されること（ドレインアバランシェホットキャリア：Ｄｒａｉｎ　Ａｖａｌａｎｃｈｅ　Ｈｏｔ　Ｃａｒｒｉｅｒ　：ＤＡＨＣ）や、２次衝突電離によって発生したホットエレクトロン注入（Ｓｅｃｏｎｄａｒｉｌｙ　Ｇｅｎｅｒａｔｅｄ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ：ＳＧＨＥ）がある。なお詳細は、サブミクロンデバイスＩＩｐ１２１〜１４２（小柳光正著、丸
善株式会社出版）に記載されている。
【０００５】
これらホットキャリアを代表とする劣化に対する半導体素子や半導体装置の信頼性や特性の検査及び評価は、ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）を用いて行われている。ＴＥＧは、半導体チップなどに搭載されるテスト領域に形成された複数の半導体素子からなる回路で構成される。
【０００６】
検査方法としては、ＤＣストレス試験法の一つであるトランジェント（劣化最大となるＶＧを基準としたＤＣ電圧を印加する）試験が知られている。ＤＣストレス試験法は、一定の電圧であるストレスを半導体素子にかける検査方法である。このＤＣストレス試験法は、単体の半導体素子に対して一定の電圧をかけることにより、短時間で半導体素子を検査し、結果を得ることができる。
【０００７】
しかし、実際の半導体装置では時間によって端子間のバイアス条件が変化することにより、ホットキャリアの種類が変化するため劣化の状況が異なってしまう。ホットキャリアの種類の変化により、例えば「劣化の緩和」と「劣化の促進」がおこり、両者が同時に影響を及ぼし合い、実際の半導体装置は非常に複雑な劣化を示す。
【０００８】
そこで、実際の半導体装置が受けるストレスの条件（電圧や周波数など）を考慮したＡＣストレス試験法がある。ＡＣストレス試験法では、ＴＥＧとして複数のＴＦＴからなるリングオシュレータ（Ｒ．Ｏ．）やインバーターチェーンなどによる評価が行われていた。リングオシュレータとは、ＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。またリングオシュレータ（Ｒ．Ｏ．）の検査方法は、特許文献１、２に開示されている。またインバーターチェーンは、複数のＣＭＯＳ構造でなるインバータ回路であり、特許文献３に開示されている。
【０００９】
別の検査方法として、所定の環境（温度や湿度）下で、実際の半導体装置（例えば、モジュールとなるパネル）に所定のストレスとなる電圧を印加させた状態で、長時間動作させ、半導体装置の劣化による最低駆動電圧や消費電流の変動を検査するエージング試験法がある。特に、パネルを評価する場合のエージング試験をパネルエージング試験ともいう。
【００１０】
【特許文献１】特開平５−１５７７９９
【特許文献２】特開平７−３２５１２２
【特許文献３】特開平６−３１３７８７
【００１１】
【発明が解決しようとする課題】
ところで、上記エージング法は半導体装置を検査して劣化や特性の評価が得られるが、評価を得るのに何千時間もの試験時間や何ヶ月もの試験期間がかかることが問題であった。
【００１２】
一方ＤＣストレス試験法は、短時間で半導体素子を検査し、劣化や特性の評価を得ることができる方法であるが、ＤＣストレス試験法から得られた劣化や特性の予測や評価は、実際の半導体装置とはずれてしまった。この予測や評価がずれる要因は、ＤＣストレス試験法がストレスとして一定電圧を印加するのに対して、半導体装置への実際のストレスは交流電圧（パルス電圧）が印加されることにあると考えられた。
【００１３】
また、半導体装置へのストレスである交流電圧（パルス電圧）を印加するＡＣストレス試験を行った場合であっても、半導体装置の検査を行った結果にずれが生じることがあった。これは実際の半導体装置に生じるストレスを、的確に評価、考慮しきれていないことが原因であった。そのため、半導体装置の正確な劣化や特性の予測を得ることが難しかった。
【００１４】
このように、ＤＣストレス試験法やＡＣストレス試験法の結果から求められる劣化や特性の予測が、単純に半導体装置の予測に当てはまるとは限らず、さらにはお互いの相関が不明確であった。
【００１５】
そこで本発明はエージング試験とＤＣストレス試験とに相関を求め、ＴＥＧレベルで短時間に半導体装置の劣化や特性の予測を高精度に行うことを目的とする。また本発明は、得られた結果を半導体装置のプロセスや設計に取り込む半導体装置の設計方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は上記問題点を解決するために、半導体装置を検査するエージング試験とＤＣストレス試験法とに相関を求め、短時間かつ高精度で半導体装置の劣化や特性変化の予測や評価を行う方法を提供するものである。また本発明は、ストレス試験により得られた条件を、実際の半導体装置のプロセスや設計に取り込む方法を提供するものである。
【００１７】
具体的に本発明は、図１（Ａ）に示すようにＤＣストレス試験法とエージング試験法との間に「ＣＭＯＳ動作を想定したＡＣストレス試験」を行う段階と「リングオシュレータ（Ｒ．Ｏ．）や各種回路ＴＥＧを用いたＡＣストレス試験」を行う段階とを設けることを特徴とする。
【００１８】
より具体的に説明すると、例えば図１（Ｂ）に示すように、ＤＣストレス試験によるオン電流劣化と、ＡＣストレス試験によるオン電流劣化とに、相関を求める。そして半導体装置のエージング試験による電源電圧変化量と、ＡＣストレス試験によるオン電流劣化との相関を持たせるため、リングオシュレータ（Ｒ．Ｏ．）や各種回路ＴＥＧにより電源電圧変化量（ΔＶｄｄ）に対するオン電流劣化とを求める。
【００１９】
ＣＭＯＳ動作を想定したＡＣストレス試験とは、図２に示すように、単体ＴＦＴのゲート領域とドレイン領域とへ交互に所定の周波数で０Ｖと正の電圧のパルス信号（つまり、ストレス）を外部から印加する試験である。また、インバーターチェーンを用いて０Ｖと正の電圧のパルス信号を外部から印加する試験である。このように印加するストレスを外部から制御するため、周波数、ｄｕｔｙ比、電圧値など多くの条件を設定できる。
【００２０】
このストレス条件であるｄｕｔｙ比を０％、１００％とした状態をそれぞれオフストレス状態、オンストレス状態という。すなわちオンストレスはＶｇ＝Ｖｄｄ、Ｖｄ＝０Ｖを、オフストレスはＶｇ＝０Ｖ、Ｖｇ＝Ｖｄｄを印加するＤＣストレスの一種である。本発明は、分離して評価を行うことが難しかったオンストレス、オフストレス、及びトランジェントストレス（ドレインアバランシェホットキャリア劣化が最大となるストレスを与えるＤＣストレスの一種、本発明ではゲート電極にＶｔｈ＋１Ｖ、ソース・ドレイン電極に正の電圧を印加して評価している）とを分離して半導体装置の劣化予測や評価を行うことができる。また、本発明はストレスとなる印加電圧の立ち上がりや立ち下がりにおける劣化を分離した評価を行うことができる。さらに本発明はストレス条件である印加電圧の違いによる半導体装置の劣化を予測できる。このように本発明はＡＣストレスによる劣化のメカニズムを解明する有効な手段を提供できるため、半導体装置において高精度な劣化予測が得られる。
【００２１】
そして、ＤＣストレス試験法から得られるＤＣストレスに対する半導体素子のオン電流の劣化と、ＣＭＯＳ動作を想定したＡＣストレス試験から得られるＡＣストレスに対する半導体素子のオン電流の劣化との相関が得られる。つまり、ＡＣストレスに対するＤＣストレスが、どの程度加速して劣化するか（何倍の加速係数で劣化するか）を見積もれ、ＤＣストレスとＡＣストレスとにおける加速係数の違い、すなわち劣化速度の違いがわかることができる。
【００２２】
またリングオシュレータ（Ｒ．Ｏ．）や各種回路ＴＥＧを用いたＡＣストレス試験とは、例えば図３に示すリングオシュレータに電圧（電源電圧：Ｖｄｄともいう）を印加し、リングオシュレータの半導体素子から出力される発振周波数の変化を検出する検査方法である。なお、リングオシュレータ（Ｒ．Ｏ．）以外でも、シフトレジスタやその他の回路ＴＥＧを用いて同様な評価を行える。それらの場合、初期状態の動特性を得るために必要な電源電圧の変化量（以下に示すΔＶｄｄ）の評価には、各々の回路動作でより重要となる動特性（パルス幅、遅延時間など）を用いることができる。
【００２３】
そして、リングオシュレータ（Ｒ．Ｏ．）を用いたＡＣストレス試験により、電源電圧Ｖｄｄと、リングオシュレータから出力される発振周波数の関係が求まり、ΔＶｄｄが得られる。このΔＶｄｄとは、ストレス試験を行ったリングオシュレータにおいて、初期状態の発振周波数、つまり初期状態の動特性を得るために必要な電源電圧の変化量である。
【００２４】
次にΔＶｄｄとオン電流の劣化との相関を得るために、各ΔＶｄｄに対する半導体素子のオン電流のストレス前後比（ストレス後のオン電流／初期のオン電流）が得られる。それを各ΔＶｄｄに対してプロットすると、オン電流のストレス前後比はΔＶｄｄに対してある関係を有する。
【００２５】
そして、ＣＭＯＳ動作を想定したＡＣストレス試験により得られた結果と、ΔＶｄｄとオン電流の劣化との相関から得られた結果とを対比し、オン電流の劣化率をある値（例えばオン電流の劣化率１０％とする。但しこのオン電流の劣化率は適宜設定することができる）に設定する場合の、ＡＣストレスとΔＶｄｄとの相関が得られる。
【００２６】
ここまでのストレス試験結果から、ＤＣストレス試験と、ＣＭＯＳ動作を想定したＡＣストレス試験と、リングオシュレータを用いたＡＣストレス試験と、の相関が得られる。
【００２７】
次に、リングオシュレータを用いたＡＣストレス試験とエージング試験との相関について説明する。エージング試験法では、半導体装置に正常な動作を保つことのできる駆動電圧を印加し、劣化前後で測定している。この駆動電圧は劣化に伴い変化し、その変化量は初期状態の動特性を得るために必要なリングオシュレータの電源電圧の変化量にあたいする。そのため、リングオシュレータを用いたＡＣストレス試験から得られるΔＶｄｄとオン電流の劣化との相関が得られることにより、半導体装置の劣化特性（動特性）がどの程度変化するかを予想することができる。
【００２８】
また本発明は、上述のストレス試験により得られる結果を、半導体装置のプロセスや設計にフィードバックすることが可能である。すなわち、ストレス試験を半導体装置の仕様に基づいて行い、実動作に近いストレスに対して劣化の小さい適切な条件を半導体装置のプロセスや設計にフィードバックして採用することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお以下の実施の形態で説明する薄膜トランジスタ（以下、ＴＦＴという）の極性はＮ型でもＰ型でも構わない。そしてＴＦＴのオン電流の劣化は線形領域であっても、飽和領域であっても評価することは可能である。
【００３０】
（実施の形態１）
まず本実施の形態では、ＴＥＧに形成されたＴＦＴに対して、ＤＣ（トランジェント）ストレス試験とＣＭＯＳ動作を想定したＡＣストレス試験を行った。なお試験条件は、以下のようである。
試験温度：４０℃
ｄｕｔｙ比（印加電圧のＶＧにおいてＨｉｇｈレベルの占める割合）：５０％
ストレス電圧：ＤＣ（トランジェント）ストレスＶｄ＝１６Ｖ、ＡＣストレス１６Ｖ、０Ｖをゲート電極と、ソース電極とに交互に印加、
Ｖｇ：劣化最大となる値
サンプル：単体のＮチャネル型ＴＦＴ、チャネルサイズＬ／Ｗ＝１０／８μｍ
【００３１】
そして各周波数のストレスにおける時間に対するオン電流の劣化率（劣化前と劣化後とのオン電流の差／劣化前のオン電流）を寿命としてプロットすると、図４の（ａ）〜（ｃ）ようにｌｏｇスケールで直線的な関係を持つことがわかる。なお図４の（ｄ）はＤＣ（トランジェント）ストレス試験から得られる結果である。
【００３２】
図４で得られた結果から、ＡＣストレスの周波数において劣化率が１０％となる時間を寿命としてプロットしたグラフを図５に示す。このとき寿命の目安となる劣化率の数値は適宜設定すればよい。図５の（ａ）はＤＣ（トランジェント）ストレス試験法による結果、（ｂ）はＡＣストレスの劣化において、トランジェントストレスの劣化が支配的であると仮定した場合の（ａ）から換算した結果、（ｃ）はＡＣストレス試験の結果である。なおトランジェントストレス試験からの換算とは、ＡＣストレスのＲｉｓｅ　ａｎｄ　Ｆａｌｌ　ｔｉｍｅの１／３の時間がトランジェントストレス時間に相当すると仮定する換算法である。
【００３３】
そして、ＡＣストレスに対するＤＣ（トランジェント）ストレスがどの程度の加速して劣化するのかを、加速係数として見積もる。この加速係数は、ＤＣ（トランジェント）ストレス試験の結果である（ａ）と（ｃ）との比でも、ＤＣ（トランジェント）ストレス試験から換算した（ｂ）と（ｃ）との比でも構わない。そして、得られた加速係数によりＤＣ（トランジェント）ストレスとＡＣストレスとにおける劣化速度の違いがわかる。例えば、周波数３１ｋＨｚおよび３．９ｋＨｚにおいてＡＣストレス試験の結果は、ＤＣ（トランジェント）ストレス試験の結果と比較して、それぞれ１．１９倍および８．１３倍の加速度で劣化することがわかる。
【００３４】
なお本実施の形態では、印加電圧の周波数の条件について劣化を検査するが、周波数以外に、印加電圧の電圧値、印加電圧のｄｕｔｙ比、印加電圧の波形の位相ずれ、印加電圧の波形の角度（急峻）に対する劣化を検査してもよい。
【００３５】
次に図３に示すようなリングオシュレータ（Ｒ．Ｏ．）を用いたＡＣストレス試験を行った。なお、試験条件は以下のようである。
試験温度：４０℃
ストレス電圧：Ｖｄｄ＝１２Ｖ、１４Ｖ、１６Ｖ
ストレス印加時間：２０から１００時間
サンプル：１９段のリングオシュレータ（ｎチャネル型ＴＦＴのＬ／Ｗ＝６／１０μｍ、ｐチャネル型ＴＦＴのＬ／Ｗ＝６／２０μｍ）
【００３６】
そして図６に示すように、リングオシュレータに入力した電圧（電源電圧）Ｖｄｄと、リングオシュレータから出力される発振周波数をプロットした結果が得られる。図６の（ａ）は初期状態（ストレスとなる電圧を０時間印加した状態）であり、（ｂ）はストレスを２０時間印加した状態である。これらのグラフから、初期状態の動特性を得るために必要な電源電圧の増加分に値するΔＶｄｄが得られる。
【００３７】
また図７の（Ａ）や（Ｂ）に示すように、ストレス前（初期状態）とストレス後（２０時間後）でのリングオシュレータの発振周波数は、電源電圧（Ｖｄｄ）に依存性を有する。そのため、印加する電圧の値は、実際の半導体装置や想定する回路等を考慮して設定する必要がある。本実施の形態では、例えば１０Ｖ系のＣＭＯＳ回路を想定した場合、波形のなまり等による電圧降下マージンを２Ｖ程度見込んで、ΔＶｄｄを評価する初期電源電圧Ｖｄｄは８Ｖとした。なお、本実施の形態ではリングオシュレータに電源電圧を印加する時間を２０時間としているが、この印加時間は適宜設定すればよい。
【００３８】
次に、ΔＶｄｄとリングオシュレータの一部を切断したＴＦＴ（図３参照）のオン電流の劣化との相関を求める。なお、評価するＴＦＴはどれでも構わず、またオン電流の劣化を検査するＴＦＴの数はいくつでもよい。図８には、ΔＶｄｄに対応する時間におけるＴＥＧのオン電流のストレス前後比（ストレス後のオン電流／ストレス前（初期）のオン電流）をプロットしたグラフを示す。なお、オン電流のストレス前後比は、ＡＣストレス試験のオン電流劣化から得ることができ、例えば図４に示すオン電流の劣化率から得ることができる。
【００３９】
図８からわかるように、オン電流のストレス前後比と、ΔＶｄｄとの間に直線となる近似線を得ることができる。そして図８よりΔＶｄｄ＝０．２Ｖにおけるオン電流のストレス前後比をみると０．７程度の値となることがわかる。このΔＶｄｄから、実際の半導体装置の動作マージンを予想することができる。なお、より実際の半導体装置に近い予測の方法は実施の形態５で説明する。
【００４０】
以上の本実施の形態により、ＤＣストレス試験とエージング試験とに相関が得ることができる。この得られた相関より、半導体装置の実動作に近い信頼性の判断基準を、ＴＥＧレベルのＤＣストレス試験法にも当てはめることができ、短時間のＴＥＧレベルの検査試験により半導体装置の劣化予測を得ることが可能となる。
【００４１】
（実施の形態２）
次に、オフストレスおよびオンストレスについて説明する。図９はＡＣストレス試験において、印加する電圧の波形を示す。ある１周期中に印加する電圧が一定の領域（ａ）及び領域（ｂ）と、電圧が変化する領域（ｃ）とを有する。さらに電圧が一定の領域である領域（ａ）はオンストレス状態であり、領域（ｂ）はオフストレス状態である。また領域（ｃ）は、トランジェント状態の領域（ｄ）を有する。
【００４２】
図１０（Ａ）に示すようにオンストレス状態の劣化は、ゲート電極下に集まったキャリアがゲート絶縁膜と半導体膜との界面にトラップされて起こると考えられる。また図１０（Ｂ）に示すようにオフストレス状態の劣化は、電界の高いドレイン端で加速されたキャリアが、ゲート絶縁膜に注入されて起こると考えられる。図１０（ｃ）には、ドレインアバランシェホットキャリアによる劣化が最大となる、トランジェント状態のチャネル部の図を示す。ＤＣストレス印加時では、ＶＧ＝Ｖｔｈ＋１Ｖ前後でオン電流の劣化は最大となる。そしてＡＣストレス印加時においても同様に、領域（ｄ）においてオン電流の劣化が大きくなると考えられる。以上のように、ＡＣストレスは複数の劣化状態を有し、その結果複雑な劣化が生じてしまう。
【００４３】
そこで本実施の形態では、オフストレスやオンストレスの特有な劣化を考慮し、半導体装置の劣化予測を高精度に評価する方法を説明する。
【００４４】
まず図１１に、オフストレス試験と、オンストレス試験の結果を示す。なお、オフストレス状態とはＣＭＯＳ動作を想定したＡＣストレス試験において、ｄｕｔｙ０％の状態であり、オンストレス状態とはｄｕｔｙ１００％の状態である。この結果から、オフストレス状態とオンストレス状態によってオン電流の劣化率が異なることがわかる。なお同様に、図１１で示すｄｕｔｙ０％や１００％以外のｄｕｔｙ比（例えば０．５％や５０％等）の結果を得ることも可能である。以下に、試験条件を示す。
試験温度：４０℃
ストレス電圧：Ｖｄｄ＝２２Ｖ（オフストレスＶｇ＝２２Ｖ、Ｖｄ＝０Ｖ、オンストレスＶｇ＝０Ｖ、Ｖｄ＝２２Ｖ）
サンプル：単体のＮチャネル型ＴＦＴ、Ｌ／Ｗ＝１０／８μｍ
【００４５】
次に図１２に、図１１のオフストレスとオンストレスにおけるオン電流の劣化率が１０％となる寿命をＡＣストレス周波数に対してプロットしたグラフを示す。なお、オン電流の劣化率は１０％に限定されず、適宜設定すればよい。また図１２にはＡＣストレス試験の結果と、ＤＣ（トランジェント）ストレス試験の結果と、ＤＣ（トランジェント）ストレス試験の結果から換算した値も示す。なお図１２に示すオフストレス劣化の換算やオンストレス劣化の換算とは、各周波数に占める割合で換算することを指す。
【００４６】
図１２をみると、ＡＣストレス試験の結果が、ＤＣ（トランジェント）ストレスからの換算値からずれることがわかる。このずれは、ＤＣ（トランジェント）ストレス試験の換算値とオフストレス劣化の換算値とが交わった低周波数側で起こっている。すなわち、低周波数側ではオフストレス状態の劣化による影響が現れ、相互に影響を及ぼすことがわかる。従って低周波数でのＡＣストレス試験の劣化を評価する場合には、オフストレス状態の劣化の影響を考慮しなくてはならない。もちろんＤＣ（トランジェント）ストレス試験の換算値がオンストレス状態の劣化と交わる場合には、オンストレス状態の劣化を考慮しなければならないことが予想される。
【００４７】
以上のように低周波数側で、オフストレスやオンストレス状態の劣化を考慮して、実施の形態１と同様に図８を参照し、ΔＶｄｄとの相関を求め、劣化を予測することができる。すなわち本実施の形態により、低周波数側でオフストレスやオンストレス劣化を考慮した測定結果を得ることができ、より正確な劣化予測を行うことができる。
【００４８】
このように本実施の形態のストレス試験により、ＡＣストレスによる劣化のメカニズムを解明する有効な手段を提供できる。すなわち、オンストレスやオフストレス状態の劣化がどの程度影響するか把握することができ、半導体装置の劣化予測を高精度に行うことができる。そして実施の形態１と本実施の形態とにより、ＴＥＧレベルの短時間の検査試験で高精度な劣化予測を得ることができる。
【００４９】
（実施の形態３）
本実施の形態では、図９の領域（ｃ）におけるＡＣストレス特有の劣化を考慮する検査方法の例を説明する。
【００５０】
図１３はインバーターチェーンにＡＣストレスとなる印加電圧を印加し、立ち上がりと立ち下がり（領域（ｃ））期間の時間に対してインバーターチェーン中の単体ＴＦＴのオン電流が１０％劣化した時間を寿命としてプロットしたグラフである。なお、試験条件を以下に示す。
試験温度：４０℃
ストレス電圧：０Ｖと２２Ｖを交互に印加
サンプル：インバーターチェーン　１１段（ｎチャネル型ＴＦＴのＬ／Ｗ＝１０／１０μｍ、ｐチャネル型ＴＦＴのＬ／Ｗ＝１０／２０μｍ）
【００５１】
図１３からホットキャリア劣化による寿命は、図９の領域（ｃ）であるＡＣストレスとなる印加電圧の立ち上がりと立ち下がり（以下Ｒｉｓｅ　ａｎｄ　Ｆａｌｌともいう）期間の長さに依存性を示すことがわかる。そしてこの領域（ｃ）の期間が長いほど、ホットキャリア劣化による寿命が短くなる傾向があることがわかる。
【００５２】
そこで本実施の形態では、ＡＣストレスとなる印加電圧の立ち上がりと立ち下がり期間の長さの依存性を考慮して、ＣＭＯＳ動作を想定したＡＣストレス試験を行う。図１４には、Ｒｉｓｅ　ａｎｄ　Ｆａｌｌの時間を、１μｓｅｃ、１００ｎｓｅｃ、１５ｎｓｅｃとし、ＡＣストレス周波数に対するオン電流の劣化率が１０％となる時間を寿命としてプロットしたものを（△）で示す。なお、以下に試験条件を示す。
試験温度：４０℃
ストレス電圧：２２Ｖ
ストレス周波数：３．９ｋＨｚ、３１ｋＨｚ、１００ｋＨｚ、５００ｋＨｚ
サンプル：インバーターチェーン１１段（ｎチャネル型ＴＦＴのＬ／Ｗ＝１０／１０μｍ、ｐチャネル型ＴＦＴのＬ／Ｗ＝１０／２０μｍ）
【００５３】
また図１４には、ＤＣ（トランジェント）試験の結果と、トランジェント試験結果からの換算値も示す。なお、以下に試験条件を示す。
試験温度：４０℃
ストレス電圧：Ｖｇ＝Ｖｔｈ＋１Ｖ、Ｖｄ＝２２Ｖ
サンプル：ｎチャネル型ＴＦＴのＬ／Ｗ＝１０／８μｍ
【００５４】
この結果をみると、図１４（ｃ）のようにＲｉｓｅ　ａｎｄ　Ｆａｌｌの期間が短くなるにつれ、実測値がＤＣ（トランジェント）ストレスの結果から換算した線とずれ、ＤＣ（トランジェント）ストレス試験から換算した寿命より短くなっている。従ってＲｉｓｅ　ａｎｄ　Ｆａｌｌの期間が短い、すなわち図９の領域（ｃ）が短く、電圧の立ち上がりや下がりが急峻であるほど、ＡＣストレス特有の劣化であるＲｉｓｅ　ａｎｄ　Ｆａｌｌの期間の劣化を考慮する必要があることがわかる。
【００５５】
以上のように電圧の立ち上がりや下がりが急峻であるほど、ＡＣストレス特有の劣化であるＲｉｓｅ　ａｎｄ　Ｆａｌｌの期間の劣化を考慮して、実施の形態１と同様に図８を参照し、ΔＶｄｄとの相関を求め、劣化を予測しなければならない。その結果、より正確な劣化予測を行うことができる。
【００５６】
このように本実施の形態により、ＡＣストレスによる劣化のメカニズムを解明する有効な手段を提供することができる。すなわちＡＣストレス特有の劣化であるＲｉｓｅ　ａｎｄ　Ｆａｌｌの期間がどの程度劣化に影響するか把握することができ、半導体装置の劣化予測を高精度に行うことができる。そして実施の形態１とあわせることにより、ＴＥＧレベルの短時間のストレス試験で半導体装置の劣化予測を得ることができる。
【００５７】
なお本実施の形態は、実施の形態２と合わせて利用することにより、さらに高精度に半導体装置の劣化予測することができる。
【００５８】
（実施の形態４）
本実施の形態では、劣化の電源電流依存性を用いて評価する方法について説明する。
【００５９】
図１５（Ａ）は、ＤＣ（トランジェント）ストレス試験におけるオン電流の劣化率と時間を示すグラフであり、図１５（Ｂ）は、ＣＭＯＳ動作を想定したＡＣストレス試験におけるオン電流の劣化率と時間を示すグラフであり、図１５（Ｃ）は、実施の形態２で説明したオフストレス試験におけるオン電流の劣化率と時間を示すグラフである。なお、以下に試験条件を示す。
試験温度：４０℃
ストレス条件：　（Ａ）ゲート電極（Ｖｇ）＝Ｖｔｈ＋１Ｖ、ソース電極（Ｖｓ）＝１６Ｖ、１４Ｖ、１２Ｖ
（Ｂ）ＶｇとＶｓへ０Ｖと１７Ｖ、１６Ｖ、１５Ｖのいずれかを交互に印加、周波数３ＭＨｚ
（Ｃ）Ｖｇ＝０Ｖ、Ｖｓ＝２０Ｖ、１８Ｖ、１６Ｖサンプル：単体のＮチャネル型ＴＦＴ、チャネルサイズＬ／Ｗ＝１０／８μｍ
【００６０】
図１５より、各ストレス試験において、印加する電圧の値により劣化速度が異なることがわかる。そこで本実施の形態は、ＤＣ（トランジェント）ストレス試験、ＡＣストレス試験およびオフストレス試験において印加する電圧を考慮して検査を行う例を説明する。
【００６１】
まず図１６に、図１５（Ａ）から（Ｃ）に基づきオン電流の劣化するドレイン電圧（Ｖｄｄ）の逆数と、この逆数に対してオン電流が１０％減少する時間（オン電流の劣化率は適宜設定できる）を寿命としてプロットするグラフを示す。なお図１６（Ａ）はＤＣ（トランジェント）ストレス試験結果のグラフ、図１６（Ｂ）はＡＣストレス試験結果のグラフ、図１６（Ｃ）は実施の形態３に示したＲｉｓｅ　ａｎｄ　　Ｆａｌｌ期間を考慮し、図１６（Ｂ）に示すＡＣストレス試験の結果を、トランジェントストレスに換算を行ったグラフ、図１６（Ｄ）はオフストレス試験結果のグラフである。
【００６２】
図１６のＤＣ（トランジェント）ストレス試験による結果と、ＡＣストレス試験による結果とから、ＤＣ（トランジェント）ストレス試験のＡＣストレス試験に対する加速係数を見積もることができる。
【００６３】
さらに図１６に示したように電圧による加速試験を行うことで、実際の時間をかけなくとも、各ストレス試験における１０年間や２０時間保証される推定保証電圧を求めることが可能となる。
【００６４】
劣化の電源電圧依存性を考慮して、実施の形態１の図８を参照し、ΔＶｄｄとの相関を求め、ストレス試験における劣化を予測することができる。
【００６５】
上述のように本実施の形態では劣化の電源電圧依存性を考慮することにより、長時間ストレスをかけたときの劣化の予想が可能となる。このように本実施の形態により、半導体装置の劣化予測を高精度かつ短時間に行うことができる。
【００６６】
（実施の形態５）
本実施の形態では、シフトレジスタを用いた動特性評価方法について検討する。
【００６７】
まず図１９に示すサンプルのシフトレジスタを用いて動特性劣化試験を行った。なお、図１９（Ａ）はシフトレジスタの写真を示し、（Ｂ）は等価回路図を示す。また（Ａ）におけるＧＮＤ、ＳＰ、Ｖｄｄ、ＣＬＫ、ＣＬＫｂはそれぞれ、接地領域、スタートパルス入力領域、電源電圧供給領域、クロック信号入力領域、反転クロック信号入力領域である。試験条件は以下の通りである。
試験温度：４０℃
ストレス電圧：Ｖｄｄ＝２０Ｖ、ＳＰへのパルス電圧２０Ｖ
ストレス印加時間：０（初期）〜１００時間
サンプル：１０段のシフトレジスタ　、評価部分のＴＦＴサイズＬ／Ｗ＝１０／２０μｍ
【００６８】
そしてストレス印加前後に、シフトレジスタ３、５、７、１０段目において遅延時間、及びＲｉｓｅ　Ｔｉｍｅ（Ｒｉｓｅ　ａｎｄ　　Ｆａｌｌ期間のＲｉｓｅ期間）の電源電圧に対する依存性の測定結果を図２０に示す。なお電源電圧依存特性を測定する場合には、その他のパラメータとしてパルス幅、振幅、Ｆａｌｌ　Ｔｉｍｅ等があり、測定するシフトレジスタの段数は適宜設定すればよい。そして測定時間は１、６、１００時間とするが、測定時間は実施者が適宜設定すればよい。
【００６９】
図２０（Ａ）には、シフトレジスタ３段目における遅延時間と電源電圧との関係を示し、（Ｂ）には、シフトレジスタ３段目におけるＲｉｓｅ　Ｔｉｍｅと電源電圧との関係を示す。
【００７０】
図２０（Ａ）、（Ｂ）から、測定時の電源電圧が低いほど遅延時間及びＲｉｓｅ　Ｔｉｍｅの値が大きく、ストレス印加後もこの傾向は変わっていないことがわかる。なお、その他の段数でも同様の結果を示していた。
【００７１】
次に、図２０（Ａ）、（Ｂ）から算出した電源電圧の変化量、例えば増加量（ΔＶｄｄ）とオン電流劣化（ストレス後のオン電流／ストレス前のオン電流）の関係をそれぞれ図２１（Ａ）、（Ｂ）に示す。なお、図８に示すリングオシュレータによるΔＶｄｄも合わせて示す。
【００７２】
図２１から、シフトレジスタにおける遅延時間から算出したΔＶｄｄ及びＲｉｓｅ　Ｔｉｍｅから算出したΔＶｄｄは、リングオシュレータによるΔＶｄｄと比べて、オン電流劣化に対する動作マージン（すなわちΔＶｄｄ）が大きくなっていることがわかる。シフトレジスタは、リングオシュレータよりも半導体装置内の回路に近いため、シフトレジスタ評価から得られたΔＶｄｄとオン電流の劣化との相関の方が半導体装置の劣化特性（動特性）をより正確に示していると考えられる。よってシフトレジスタを用いてΔＶｄｄを評価することにより、半導体装置により近い劣化特性を得ることが可能となる。
【００７３】
更に、リングオシュレータを用いた評価と、シフトレジスタを用いた評価とに相関を求めることにより、リングオシュレータでのより簡易な評価により、正確な半導体装置の評価を行うことができる。
【００７４】
また本発明は、シフトレジスタ以外の回路にも適応することが可能である。すなわち図６に示すＹ軸を動特性のパラメータとし、それに対する測定時のＶｄｄを求めて、ΔＶｄｄを得ることができうる回路であれば、本発明を適応することができる。
【００７５】
（実施の形態６）
本実施の形態では、ＴＥＧを構成する半導体素子、例えばＴＦＴの構造、結晶化や活性化条件、不純物領域のドーズ量等をふった条件において、実施の形態１乃至５のいずれか、又は組み合わせてストレス試験を行い、その結果を半導体装置の作製工程にフィードバックする例を説明する。
【００７６】
まず図１７に例示するように、作製工程にフィードバックする順序は大きく分けて二つある。一つ目の順序（ａ）は、半導体装置の仕様条件（例えば電源電圧や周波数等）に基づいて、設計される動作マージンをどの程度確保するかを設定する場合である。
【００７７】
順序（ａ）では、設定された動作マージンでのオン電流の劣化率を求め、求められたオン電流の劣化率での保証電圧が半導体装置の仕様である電源電圧を超えるような修正が必要な条件を、主にプロセスへフィードバックし、修正変更するものである。設計へフィードバックしても構わない。もちろん、修正が不要な条件は、そのままプロセスや設計へフィードバックして使用することができる。
【００７８】
順序（ａ）の例を具体的に説明すると、半導体装置の仕様である電源電圧を１２Ｖとする。これに基づいて半導体装置の動作マージン（動特性劣化）を０．２Ｖ確保するように設計する。この半導体装置の動作マージンは、上述したようにΔＶｄｄに値し、図８よりオン電流の劣化は３３％まで許容されることがわかる。ある現状プロセスを用いて試作したＴＥＧについてＤＣストレス試験やＡＣストレス試験を行うことにより、例えばオン電流が３３％劣化する状態の保証電圧が１０Ｖと求まるとする。すると、装置仕様の電源電圧１２Ｖを超えていないことがわかる。よってこの場合、より信頼性の高いプロセスを用いる必要があるとわかるため、プロセスへフィードバックさせて信頼性の確保を図ることができる。なお、上記数値はリングオシレータを用いた場合の一例である。
【００７９】
また各プロセス条件で試験を行った結果をデータベースに記録、保存しておき、複数のプロセス条件からパネルの画素部や駆動回路部という目的に応じた半導体装置の最適なプロセス条件を選択することができる。その後は、不純物領域へ変化する不純物の添加量、結晶化又は活性化条件等を、それぞれドーピング装置や、加熱炉またはレーザ照射装置へ入力できるようにすることもできる。また、半導体装置に適するゲート電極構造や低濃度不純物領域の構成を短時間に得ることができる。
【００８０】
すなわち本発明の検査方法から得られた結果をデータベース化することにより、半導体装置作製の管理方法や、半導体装置製造システムを提供することができる。
【００８１】
図１８は、順序（ａ）に基づき、ＤＣ（トランジェント）ストレス試験、ＡＣストレス試験およびオフストレスを考慮したストレス試験から予測される１０年間の推定保証電圧を算出した結果を示す。なお、条件Ａと条件Ｂとは同一の構成を有するＴＦＴに対して、熱活性化あり（条件Ａ）、熱活性化なし（条件Ｂ）としたものである。但し、条件Ｂのオフストレスを考慮したストレス試験では劣化がほとんどない結果を得ているため、表には掲載していない。このことは条件Ｂではオフストレスによる劣化を考慮する必要がないとも言える。
【００８２】
図１８をみると、装置の仕様である電源電圧が１２Ｖであるとき、条件ＢのＡＣストレス試験は推定保証電圧が１２Ｖを満たしていないことがわかる。つまり推定保証電圧１２Ｖ以上確保するには、条件Ａのほうがよいことがわかる。よって、条件Ａである熱活性化を行う工程を半導体装置のプロセスへ採用することができる。
【００８３】
もう一つの順序（ｂ）は、現状のプロセスで作製された半導体装置を、装置の仕様に従って１０年間駆動させた場合、オン電流の劣化がどの程度となるかをＴＥＧレベルのストレス試験で見積もる場合である。このような半導体装置の１０年後の劣化を、短時間の加速試験にて評価、予測することができる。そして、見積もられたオン電流劣化によって、動特性の変動がどの程度になるかが求まる。次に求められた動特性の変動、すなわち現プロセスで予測される動特性の変動がマージンとして確保できているかを、設計へフィードバックする。もちろんプロセスへフィードバックしても構わない。
【００８４】
順序（ｂ）の例を具体的に説明する。まず現状プロセスで作製された半導体装置を仕様である電源電圧及び周波数で１０年駆動させた場合、ＤＣストレス試験やＡＣストレス試験であるＴＥＧレベルの加速試験から、オン電流の劣化は５０％程度と見積もられる。そして図８から、オン電流の劣化５０％で、動特性変動が０．３Ｖとなることがわかる。その後、動特性変動０．３Ｖを許容できる動作マージンを確保するように設計へフィードバックする。
【００８５】
以上の本実施の形態により、ストレス試験より得られた結果を半導体装置の作製条件の設計指針として取り込むことにより、信頼性の高い半導体装置を得ることができる。また半導体装置の電源電圧が高く得られる条件をプロセスや設計にフィードバックすることも可能である。このように本発明のストレス試験より得られた結果を、半導体装置の設計指針として取り込むことにより、信頼性が高く、特性のよい半導体装置を提供することができる。
【００８６】
【発明の効果】
本発明は、ＤＣストレス試験とエージング試験との相関を得ることができ、この得られた相関に基づいて、短時間なＤＣストレス試験から、エージング試験の評価を得ることができる。つまり、得られた結果の相関を求めることにより、実際の半導体装置の実動作に近い信頼性の判断基準を、ＴＥＧレベルの試験法にも当てはめることが可能となり、短時間で半導体装置の劣化や特性の予測を得ることができる。
【００８７】
また本発明のＡＣストレス試験法は、オフストレスやオンストレスによる劣化、ストレスとなる電圧の立ち上がり、立ち下がりを代表とするＡＣストレス特有劣化を分離して評価することが可能となる。そのため、いろいろな状況、条件における半導体装置の劣化や特性の予測を高精度に行うことができる。
【００８８】
さらに本発明は、得られた予測や評価を半導体装置の設計やプロセスに取り込む（フィードバックする）ことができる。例えば、本発明の検査方法により得られる実動作に近いストレスに対して劣化が小さいプロセスを採用することができる。また、半導体装置の長期動作による動特性の変化を予測することができ、この変化を動作マージンとして設計にフィードバックすることができるため、信頼性が保証された半導体装置を提供することが可能となる。さらに本発明は、要求された条件（例えば駆動電圧を指定する）に対する設計指針としても採用できる。
【図面の簡単な説明】
【図１】本発明を示すブロック図。
【図２】本発明の検査方法の例を示す図。
【図３】本発明の検査方法の例を示す図。
【図４】本発明による検査の結果を示す図。
【図５】本発明による検査の結果を示す図。
【図６】本発明による検査の結果を示す図。
【図７】本発明による検査の結果を示す図。
【図８】本発明による検査の結果を示す図。
【図９】本発明の検査方法における印加電圧を示す図。
【図１０】劣化の状態を示す図。
【図１１】本発明による検査の結果を示す図。
【図１２】本発明による検査の結果を示す図。
【図１３】本発明による検査の結果を示す図。
【図１４】本発明による検査の結果を示す図。
【図１５】本発明による検査の結果を示す図。
【図１６】本発明による検査の結果を示す図。
【図１７】本発明の検査方法および半導体装置の作製条件を示す図。
【図１８】本発明による検査の結果を示す図。
【図１９】本発明の検査方法の例を示す図。
【図２０】本発明による検査の結果を示す図。
【図２１】本発明による検査の結果を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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