(57)【要約】【課題】分離領域増大や駆動力低下がないＳ／Ａイコライザを提案する。【解決手段】センスアンプＳ／Ａは、データの読み／書きを行うためにビット線対ＢＬｔ，ＢＬｃに接続される。ビット線イコライザＢＬＥは、ビット線対ＢＬｔ，ＢＬｃの電位をイコライズする。センスアンプイコライザＳＡＥは、センスアンプＳ／Ａの２つの電源ノードの電位をイコライズする。センスアンプイコライザＳＡＥは、ゲート酸化膜の厚さが異なる２種類のＭＯＳトランジスタから構成される。一方の種類のＭＯＳトランジスタは、薄膜Ｔｒ領域内に形成され、他方の種類のＭＯＳトランジスタは、厚膜Ｔｒ領域内に形成される。【選択図】    図１
2004348896.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを有するメモリセルアレイと、前記メモリセルアレイに対して、データの読み／書きを行うためのセンスアンプと、前記メモリセルと前記センスアンプとを接続するためのビット線対と、前記ビット線対の電位をイコライズするためのビット線イコライザと、前記センスアンプの２つの電源ノードの電位をイコライズするためのセンスアンプイコライザとを具備し、前記センスアンプイコライザは、ゲート酸化膜の厚さが異なる複数のＭＯＳトランジスタから構成されることを特徴とする半導体メモリ。
【請求項２】
前記センスアンプイコライザは、前記複数のＭＯＳトランジスタに対応して、論理振幅が異なる複数の制御信号により制御されることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記複数の制御信号は、１つの入力信号に基づいて生成されることを特徴とする請求項２に記載の半導体メモリ。
【請求項４】
前記複数の制御信号のうちの少なくとも１つは、複数のレベルシフタにより生成されることを特徴とする請求項３に記載の半導体メモリ。
【請求項５】
前記複数のＭＯＳトランジスタは、前記２つの電源ノードを短絡する薄膜トランジスタと、前記薄膜トランジスタのゲート酸化膜よりも厚いゲート酸化膜を有し、前記２つの電源ノードにプリチャージ電位を与える厚膜トランジスタとを有することを特徴とする請求項１に記載の半導体メモリ。
【請求項６】
前記薄膜トランジスタは、前記センスアンプに隣接し、前記厚膜トランジスタは、前記ビット線イコライザに隣接することを特徴とする請求項５に記載の半導体メモリ。
【請求項７】
前記薄膜トランジスタと前記厚膜トランジスタとの間、及び、前記センスアンプと前記ビット線イコライザとの間には、それぞれ、分離領域が配置されることを特徴とする請求項６に記載の半導体メモリ。
【請求項８】
前記センスアンプは、薄膜トランジスタから構成され、前記ビット線イコライザは、前記薄膜トランジスタのゲート酸化膜よりも厚いゲート酸化膜を有する厚膜トランジスタから構成されることを特徴とする請求項７に記載の半導体メモリ。
【請求項９】
マトリクス状に配置された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイに対して、データの読み／書きを行うための複数のセンスアンプと、前記複数のメモリセルと前記複数のセンスアンプとを接続するための複数のビット線対と、前記複数のビット線対の電位をイコライズするための複数のビット線イコライザと、前記複数のセンスアンプのうちの少なくとも１つについて、２つの電源ノードの電位をイコライズするためのセンスアンプイコライザとを具備し、前記センスアンプイコライザは、ゲート酸化膜の厚さが異なる複数のＭＯＳトランジスタから構成されることを特徴とする半導体メモリ。
【請求項１０】
前記センスアンプイコライザは、前記複数のセンスアンプの間に配置されることを特徴とする請求項９に記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧駆動タイプセンスアンプに関し、特に、ダイナミックＲＡＭ（以下、ＤＲＡＭ）に使用される。
【０００２】
【従来の技術】
図１１は、一般的なＤＲＡＭのメモリセルアレイ部のレイアウトの概略を示している。図１２は、メモリセルアレイ部の回路例を示している。
【０００３】
メモリセルアレイ１１は、マトリクス状に配置された複数のメモリセルから構成される。メモリセルアレイ１１上には、ロウ方向に延びる複数のワード線ＷＬとカラム方向に延びる複数のビット線ＢＬとが配置される。複数のビット線ＢＬは、通常、図１２に示すように、２本のビット線ＢＬｔ，ＢＬｃからなるビット線対を構成している。
【０００４】
センスアンプＳ／Ａは、メモリセルアレイ１１に対して、データの読み／書きを行うために、ビット線対ＢＬｔ，ＢＬｃに接続される。本例では、センスアンプＳ／Ａは、フリップフロップ接続された２つのインバータ回路Ｐ１，Ｎ１，Ｐ２，Ｎ２から構成される。センスアンプＳ／Ａの電源ノードＰＮ１には、例えば、電位ＶＢＬＨを電源ノードＰＮ１に供給するためのＰチャネルＭＯＳトランジスタＰ３が接続される。センスアンプＳ／Ａの電源ノードＰＮ２には、例えば、接地電位ＶＳＳを電源ノードＰＮ２に供給するためのＮチャネルＭＯＳトランジスタＮ３が接続される。
【０００５】
センスアンプＳ／Ａは、制御信号ＳＥＰ，ＳＥＮにより制御され、かつ、制御信号ＳＥＰが“Ｌ”、制御信号ＳＥＮが“Ｈ”のときに、活性化される。
【０００６】
センスアンプイコライザＳＡＥは、センスアンプＳ／Ａの２つの電源ノードＰＮ１，ＰＮ２の電位をイコライズする機能を有し、ＮチャネルＭＯＳトランジスタＮ４，Ｎ５，Ｎ６から構成される。ＮチャネルＭＯＳトランジスタＮ４は、２つの電源ノードＰＮ１，ＰＮ２を短絡する機能を有し、ＮチャネルＭＯＳトランジスタＮ５，Ｎ６は、２つの電源ノードＰＮ１，ＰＮ２にプリチャージ電位ＶＢＬを供給する機能を有する。
【０００７】
センスアンプイコライザＳＡＥは、制御信号ＳＡＥＱＬにより制御され、かつ、制御信号ＳＡＥＱＬが“Ｈ”のときに、２つの電源ノードＰＮ１，ＰＮ２をプリチャージ電位ＶＢＬにイコライズする。
【０００８】
ビット線イコライザＢＬＥは、ビット線対ＢＬｔ，ＢＬｃの電位をイコライズする機能を有し、ＮチャネルＭＯＳトランジスタＮ７，Ｎ８，Ｎ９から構成される。ＮチャネルＭＯＳトランジスタＮ７は、ビット線対ＢＬｔ，ＢＬｃを短絡する機能を有し、ＮチャネルＭＯＳトランジスタＮ８，Ｎ９は、ビット線対ＢＬｔ，ＢＬｃにプリチャージ電位ＶＢＬを供給する機能を有する。
【０００９】
ビット線イコライザＢＬＥは、制御信号ＥＱＬにより制御され、かつ、制御信号ＥＱＬが“Ｈ”のときに、ビット線対ＢＬｔ，ＢＬｃをプリチャージ電位ＶＢＬにイコライズする。
【００１０】
なお、メモリセルアレイ部の構成などについては、例えば、特許文献１〜４に記載されている。
【００１１】
次に、図１３の波形図を参照しながら、読み出し動作時における図１２のメモリセルアレイ部の動作について説明する。
【００１２】
まず、制御信号ＥＱＬ，ＳＡＥＱＬの“Ｈ”によって、ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２が、それぞれ、プリチャージ電位ＶＢＬにイコライズされる。
【００１３】
この後、制御信号ＥＱＬ，ＳＡＥＱＬが“Ｌ”となり、ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２のイコライズが、それぞれ解除される。ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２は、プリチャージ電位ＶＢＬで、かつ、フローティング状態となる。
【００１４】
選択されたワード線ＷＬの電位が立ち上がると、ビット線対ＢＬｔ，ＢＬｃの間には、選択されたワード線ＷＬに繋がるメモリセルのデータに応じた電位差が発生する。ビット線対ＢＬｔ，ＢＬｃに十分な電位差が生じたところで、センスアンプＳ／Ａを活性化する。
【００１５】
即ち、制御信号ＳＥＰを“Ｌ”にし、制御信号ＳＥＮを“Ｈ”にすると、電源ノードＰＮ１（ＳＡＰ）が“Ｈ”、電源ノードＰＮ２（ｂＳＡＮ）が“Ｌ”になり、センスアンプＳ／Ａが活性化される。その結果、ビット線対ＢＬｔ，ＢＬｃの間の電位差が増幅される。
【００１６】
この後、選択されたワード線ＷＬの電位を立ち下げ、メモリセルに対するアクセスを断ち切る。また、制御信号ＳＥＰを“Ｈ”にし、制御信号ＳＥＮを“Ｌ”にし、センスアンプＳ／Ａを非活性化する。さらに、制御信号ＥＱＬ，ＳＡＥＱＬを“Ｈ”にして、ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２に対するイコライズを実行する。
【００１７】
【特許文献１】
特開平５−２９１５３５号公報
【００１８】
【特許文献２】
特開２０００−２１５６７６号公報
【００１９】
【特許文献３】
米国特許第６，１８１，６１８号明細書
【００２０】
【特許文献４】
米国特許第６，２８５，６１３号明細書
【００２１】
【発明が解決しようとする課題】
図１２に示すように、ビット線イコライザＢＬＥ及びセンスアンプイコライザＳＡＥは、共に、ＮチャネルＭＯＳトランジスタのみから構成される。この場合、ＭＯＳトランジスタの閾値電圧に依存してイコライズ動作が遅くなる可能性がある。そこで、これを防ぐため、図１３に示すように、通常、イコライザＢＬＥ，ＳＡＥを制御する制御信号ＥＱＬ，ＳＡＥＱＬの“Ｈ”レベルには、ビット線対ＢＬｔ，ＢＬｃに与える“Ｈ”レベル、即ち、ＶＢＬＨよりも高い電源電位ＶＣＣを用いている。
【００２２】
また、図１１及び図１２に示すように、ビット線イコライザＢＬＥは、通常、センスアンプＳ／Ａに隣接し、かつ、センスアンプＳ／Ａごと（ビット線対ＢＬｔ，ＢＬｃごと）に設けられるが、センスアンプイコライザＳＡＥは、複数のセンスアンプＳ／Ａに対して１個だけ設けられる。このため、センスアンプイコライザＳＡＥは、複数のセンスアンプＳ／Ａおきに設けられた専用領域内に配置される。
【００２３】
図１４は、チップ内におけるセンスアンプＳ／Ａ及びイコライザＢＬＥ，ＳＡＥのレイアウトの例を示している。
【００２４】
上述したように、イコライザＢＬＥ，ＳＡＥにかかる電源電圧ＶＣＣは、センスアンプＳ／Ａにかかる電圧ＶＢＬＨよりも大きくなっている。このため、イコライザＢＬＥ，ＳＡＥを構成するＭＯＳトランジスタのゲート酸化膜は、この電圧ＶＣＣに耐えられる程度の十分な厚さを有していなければならない。一方、センスアンプＳ／Ａには、電圧ＶＢＬＨがかかるため、センスアンプＳ／Ａを構成するＭＯＳトランジスタのゲート酸化膜は、この電圧ＶＢＬＨに耐えられる程度の厚さを有していれば足りる。
【００２５】
しかし、従来では、ＶＣＣとＶＢＬＨとの電位差が小さいことなどの理由から、センスアンプＳ／Ａ、ビット線イコライザＢＬＥ及びセンスアンプイコライザＳＡＥを構成する全てのＭＯＳトランジスタのゲート酸化膜は、電源電圧ＶＣＣに耐えられる程度の厚さを持つように、一律の厚さで形成されていた。また、このように、センスアンプＳ／Ａを構成するＭＯＳトランジスタのゲート酸化膜が厚くても、センスアンプＳ／Ａに関しては、十分な駆動力を確保することができたため、特に、問題は生じなかった。
【００２６】
ところで、近年では、ＬＳＩの微細化、低消費電力化に伴って、電源電圧ＶＣＣは、低下する傾向にあるが、ＤＲＡＭの場合、ワード線に与える電圧は、メモリセルの動作に密接に関係するため、低下させることができない。つまり、ＤＲＡＭでは、ワード線に与える電圧を生成する元となる電源電圧ＶＣＣを低下させることができない。結局、ＤＲＡＭのメモリセルアレイ部においては、ビット線対ＢＬｔ，ＢＬｃに与えるＶＢＬＨの値のみが低下する。
【００２７】
その結果、ＶＢＬＨとＶＣＣとの電位差が広がることになり、センスアンプＳ／Ａを、ゲート酸化膜が厚いＶＣＣタイプＭＯＳトランジスタのみから構成すると、センスアンプＳ／Ａの駆動力が問題となってきた。
【００２８】
この問題を解決するには、センスアンプＳ／Ａには、ゲート酸化膜の厚さがＶＢＬＨに対応した薄いものを用い、イコライザＢＬＥ，ＳＡＥには、ゲート酸化膜の厚さがＶＣＣに対応した厚いものを用いればよい。
【００２９】
図１５は、１組のビット線対に接続されるセンスアンプＳ／Ａとビット線イコライザＢＬＥのレイアウトの例を示している。
【００３０】
厚膜Ｔｒ領域とは、ゲート酸化膜が電源電圧ＶＣＣに耐え得るに十分な厚さを有するＶＣＣタイプＭＯＳトランジスタから構成される領域のことである。薄膜Ｔｒ領域とは、ゲート酸化膜が電圧ＶＢＬＨ（＜ＶＣＣ）に耐え得る十分な厚さを有するＶＢＬＨタイプＭＯＳトランジスタから構成される領域のことである。ＶＢＬＨタイプＭＯＳトランジスタのゲート酸化膜は、ＶＣＣタイプＭＯＳトランジスタのそれよりも薄くなっている。
【００３１】
ビット線イコライザＢＬＥは、厚膜Ｔｒ領域内に形成される。これに対し、センスアンプＳ／Ａは、ビット線対ＢＬｔ，ＢＬｃに“Ｈ”レベルの電位ＶＢＬＨが与えられても、十分な駆動力を確保できるように、薄膜Ｔｒ領域内に形成される。
【００３２】
このように、ゲート酸化膜の厚さが異なる複数のＭＯＳトランジスタがメモリセルアレイ部に配置される場合、異なる厚さのゲート酸化膜を有するＭＯＳトランジスタの間、即ち、厚膜Ｔｒ領域と薄膜Ｔｒ領域との間には、これらＭＯＳトランジスタを安全に製造するための分離領域が必要になる。この分離領域は、メモリセルアレイ部のＭＯＳトランジスタが全て同じ厚さのゲート酸化膜から構成される場合には、存在しなかった領域である。
【００３３】
図１６は、センスアンプイコライザＳＡＥのレイアウトの例を示している。
【００３４】
センスアンプイコライザＳＡＥは、厚膜Ｔｒ領域Ａ内に形成される。この時、センスアンプＳ／Ａが配置される薄膜Ｔｒ領域Ｂと、センスアンプイコライザＳＡＥが配置される厚膜Ｔｒ領域Ａとは、互いに隣接することになる。このため、これら領域の間には、ゲート酸化膜の厚さが異なる複数のＭＯＳトランジスタを安全に製造するための分離領域が必要になる。
【００３５】
つまり、従来においては、ビット線イコライザＢＬＥとセンスアンプＳ／Ａとを分離するために、カラム方向に一定幅を有する分離領域が必要になると共に、センスアンプイコライザＳＡＥとセンスアンプＳ／Ａとを分離するために、ロウ方向に一定幅を有する分離領域が必要になる。
【００３６】
このように、ビット線対ＢＬｔ，ＢＬｃの“Ｈ”レベル（ＶＢＬＨ）の低下に依存して、センスアンプＳ／ＡをＶＢＬＨタイプＭＯＳトランジスタから構成すると、メモリセルアレイ部内の分離領域が大きくなり、メモリセルアレイ部のレイアウトサイズが増大するという問題がある。
【００３７】
なお、メモリセルアレイ部のレイアウトサイズの増大を抑えるために、例えば、図１７に示すように、センスアンプイコライザＳＡＥをＶＢＬＨタイプＭＯＳトランジスタのみから構成する例がある。
【００３８】
この場合、センスアンプイコライザＳＡＥを構成する全てのトランジスタを薄膜Ｔｒ領域Ｂ内に配置することができるため、図１６に示すようなロウ方向の分離領域が不要になる。しかし、この方式では、センスアンプイコライザＳＡＥを構成するトランジスタのサイズが小さくなるために、イコライズに要する時間が増大する問題がある。
【００３９】
本発明の目的は、センスアンプを構成するトランジスタのゲート酸化膜の厚さとビット線イコライザを構成するトランジスタのそれとが異なっている場合においても、メモリセルアレイ部のレイアウトサイズの増大がなく、かつ、センスアンプイコライザの駆動力の低下も抑えることができる半導体メモリを提案することにある。
【００４０】
【課題を解決するための手段】
本発明の例に関わる半導体メモリは、メモリセルを有するメモリセルアレイと、前記メモリセルアレイに対して、データの読み／書きを行うためのセンスアンプと、前記メモリセルと前記センスアンプとを接続するためのビット線対と、前記ビット線対の電位をイコライズするためのビット線イコライザと、前記センスアンプの２つの電源ノードの電位をイコライズするためのセンスアンプイコライザとを備え、前記センスアンプイコライザは、ゲート酸化膜の厚さが異なる複数のＭＯＳトランジスタから構成される。
【００４１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる半導体メモリについて詳細に説明する。
【００４２】
１．  概要
近年、例えば、ＤＲＡＭにおいては、ＬＳＩの動作電圧の低下により、センスアンプを構成するＭＯＳトランジスタのゲート酸化膜の厚さは、ビット線イコライザを構成するＭＯＳトランジスタのそれよりも薄くなっている。この場合、センスアンプイコライザを、同一の厚さのゲート酸化膜を有するＭＯＳトランジスタのみから構成すると、上述したように、デザインルールの制約により、メモリセルアレイ部のレイアウトサイズの増大や、イコライズ速度の低下などを引き起こす。
【００４３】
つまり、センスアンプイコライザを、ビット線イコライザと共に、厚膜Ｔｒ領域内に形成すると、分離領域の増大により、メモリセルアレイ部のレイアウトサイズが増大する。一方、センスアンプイコライザを、センスアンプと共に、薄膜Ｔｒ領域内に形成し、ロウ方向の分離領域をなくすと、センスアンプイコライザを形成する領域が狭くなり、トランジスタサイズが縮小され、結果として、イコライズ速度の低下を引き起こす。
【００４４】
そこで、本発明では、センスアンプイコライザを、ゲート酸化膜の厚さが異なる複数のＭＯＳトランジスタ、具体的には、厚膜Ｔｒ領域内に形成されるＭＯＳトランジスタと薄膜Ｔｒ領域内に形成されるＭＯＳトランジスタとから構成することにより、メモリセルアレイ部のレイアウトサイズの増大の問題と、センスアンプに対するイコライズ速度の低下の問題とを同時に解決する。
【００４５】
２．  第１実施の形態
まず、本発明の第１実施の形態に関わる半導体メモリについて説明する。
【００４６】
図１は、本発明の第１実施の形態に関わる半導体メモリのメモリセルアレイ部のレイアウトを示している。図２は、図１の等価回路を示している。図３は、図２の記号の意味を示している。
【００４７】
本実施の形態の特徴は、センスアンプイコライザＳＡＥが、ゲート酸化膜の厚さが異なる２種類のＭＯＳトランジスタ、具体的には、厚膜Ｔｒ領域Ａ内に形成されるＶＣＣタイプＭＯＳトランジスタと、薄膜Ｔｒ領域Ｂ内に形成されるＶＢＬＨタイプＭＯＳトランジスタとから構成される点にある。
【００４８】
これは、ビット線イコライザＢＬＥが、厚膜Ｔｒ領域Ａ内に形成されるＶＣＣタイプＭＯＳトランジスタから構成され、センスアンプＳ／Ａが、薄膜Ｔｒ領域Ｂ内に形成されるＶＢＬＨタイプＭＯＳトランジスタから構成されることに対応させたものである。
【００４９】
これにより、メモリセルアレイ部のレイアウトサイズの増大の問題と、センスアンプに対するイコライズ速度の低下の問題とを同時に解決する。
【００５０】
以下、図１乃至図３を参照しながら、具体的に、メモリセルアレイ部のレイアウトについて説明する。
【００５１】
センスアンプＳ／Ａは、メモリセルアレイ１１に対して、データの読み／書きを行うために、ビット線対ＢＬｔ，ＢＬｃに接続される。センスアンプＳ／Ａは、フリップフロップ接続された２つのインバータ回路Ｐ１，Ｎ１，Ｐ２，Ｎ２から構成される。センスアンプＳ／Ａの電源ノードＰＮ１には、例えば、電位ＶＢＬＨを電源ノードＰＮ１に供給するためのＰチャネルＭＯＳトランジスタＰ３が接続される。センスアンプＳ／Ａの電源ノードＰＮ２には、例えば、接地電位ＶＳＳを電源ノードＰＮ２に供給するためのＮチャネルＭＯＳトランジスタＮ３が接続される。
【００５２】
センスアンプＳ／Ａは、制御信号ＳＥＰ，ＳＥＮにより制御され、かつ、制御信号ＳＥＰが“Ｌ”、制御信号ＳＥＮが“Ｈ”のときに、活性化される。センスアンプＳ／Ａは、ＶＢＬＨにより動作するため、ＶＢＬＨタイプＭＯＳトランジスタのみから構成され、薄膜Ｔｒ領域Ｂ内に形成される。
【００５３】
ビット線イコライザＢＬＥは、ビット線対ＢＬｔ，ＢＬｃの電位をイコライズする機能を有し、ＮチャネルＭＯＳトランジスタＮ７，Ｎ８，Ｎ９から構成される。ＮチャネルＭＯＳトランジスタＮ７は、ビット線対ＢＬｔ，ＢＬｃを短絡する機能を有し、ＮチャネルＭＯＳトランジスタＮ８，Ｎ９は、ビット線対ＢＬｔ，ＢＬｃにプリチャージ電位ＶＢＬを供給する機能を有する。
【００５４】
ビット線イコライザＢＬＥは、制御信号ＥＱＬにより制御され、かつ、制御信号ＥＱＬが“Ｈ”のときに、ビット線対ＢＬｔ，ＢＬｃをプリチャージ電位ＶＢＬにイコライズする。制御信号ＥＱＬの“Ｈ”レベルは、電源電位ＶＣＣであり、その“Ｌ”レベルは、接地電位ＶＳＳであるため、ビット線イコライザＢＬＥは、ＶＣＣタイプＭＯＳトランジスタのみから構成され、厚膜Ｔｒ領域Ａ内に形成される。
【００５５】
センスアンプイコライザＳＡＥは、センスアンプＳ／Ａの２つの電源ノードＰＮ１，ＰＮ２の電位をイコライズする機能を有し、ＮチャネルＭＯＳトランジスタＮ４４，Ｎ５５，Ｎ６６から構成される。ＮチャネルＭＯＳトランジスタＮ４４は、２つの電源ノードＰＮ１，ＰＮ２を短絡する機能を有し、ＮチャネルＭＯＳトランジスタＮ５５，Ｎ６６は、２つの電源ノードＰＮ１，ＰＮ２にプリチャージ電位ＶＢＬを供給する機能を有する。
【００５６】
センスアンプイコライザＳＡＥは、制御信号ＳＡＥＱＬにより制御され、かつ、制御信号ＳＡＥＱＬが“Ｈ”のときに、２つの電源ノードＰＮ１，ＰＮ２をプリチャージ電位ＶＢＬにイコライズする。
【００５７】
センスアンプイコライザＳＡＥは、ＶＢＬＨタイプＭＯＳトランジスタ及びＶＣＣタイプＭＯＳトランジスタから構成される。
【００５８】
即ち、ＶＢＬＨタイプＭＯＳトランジスタであるＭＯＳトランジスタＮ４４は、薄膜Ｔｒ領域Ｂ内に形成され、例えば、センスアンプＳ／Ａに隣接して配置される。ＶＣＣタイプＭＯＳトランジスタであるＭＯＳトランジスタＮ５５，Ｎ６６は、厚膜Ｔｒ領域Ａ内に形成され、例えば、ビット線イコライザＢＬＥに隣接して配置される。
【００５９】
ＭＯＳトランジスタＮ４４は、ＶＢＬＨタイプＭＯＳトランジスタであるため、制御信号ＳＡＥＱＬの“Ｈ”レベルには、ＶＢＬＨ、その“Ｌ”レベルには、ＶＳＳを用いる。
【００６０】
次に、図４の波形図を参照しながら、読み出し動作時における図１乃至図３のメモリセルアレイ部の動作について説明する。
【００６１】
まず、制御信号ＥＱＬ，ＳＡＥＱＬの“Ｈ”によって、ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２が、それぞれ、プリチャージ電位ＶＢＬにイコライズされる。ここで、制御信号ＥＱＬの“Ｈ”レベルは、ＶＣＣ、制御信号ＳＡＥＱＬの“Ｈ”レベルは、ＶＢＬＨ（＜ＶＣＣ）となっている。
【００６２】
この後、制御信号ＥＱＬ，ＳＡＥＱＬが“Ｌ”となり、ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２のイコライズが、それぞれ解除される。ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２は、プリチャージ電位ＶＢＬで、かつ、フローティング状態となる。
【００６３】
選択されたワード線ＷＬの電位が立ち上がると、ビット線対ＢＬｔ，ＢＬｃの間には、選択されたワード線ＷＬに繋がるメモリセルのデータに応じた電位差が発生する。ビット線対ＢＬｔ，ＢＬｃに十分な電位差が生じたところで、センスアンプＳ／Ａを活性化する。
【００６４】
即ち、制御信号ＳＥＰを“Ｌ”にし、制御信号ＳＥＮを“Ｈ”にすると、電源ノードＰＮ１（ＳＡＰ）が、ＶＢＬＨ、即ち、“Ｈ”、電源ノードＰＮ２（ｂＳＡＮ）が、ＶＳＳ（０Ｖ）、即ち、“Ｌ”になり、センスアンプＳ／Ａが活性化される。その結果、ビット線対ＢＬｔ，ＢＬｃの間の電位差が増幅される。
【００６５】
この後、選択されたワード線ＷＬの電位を立ち下げ、メモリセルに対するアクセスを断ち切る。また、制御信号ＳＥＰを“Ｈ”にし、制御信号ＳＥＮを“Ｌ”にし、センスアンプＳ／Ａを非活性化する。さらに、制御信号ＥＱＬ，ＳＡＥＱＬを“Ｈ”にして、ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２に対するイコライズを実行する。
【００６６】
このように、本発明の第１実施の形態では、センスアンプイコライザを、ゲート酸化膜の厚さが異なる複数のＭＯＳトランジスタから構成することにより、メモリセルアレイ部のレイアウトサイズの増大の問題と、センスアンプに対するイコライズ速度の低下の問題とを同時に解決できる。
【００６７】
３．  第２実施の形態
次に、本発明の第２実施の形態に関わる半導体メモリについて説明する。
【００６８】
図５は、本発明の第２実施の形態に関わる半導体メモリのメモリセルアレイ部のレイアウトを示している。図６は、図５のメモリセルアレイ部の等価回路を示している。なお、図３のトランジスタ記号は、図６においても、そのまま当てはまる。
【００６９】
第１実施の形態（図１乃至図３）では、センスアンプイコライザＳＡＥを、ゲート酸化膜の厚さが互いに異なるＶＢＬＨタイプＭＯＳトランジスタＮ４４とＶＣＣタイプＭＯＳトランジスタＮ５５，Ｎ６６とから構成する。その一方で、制御信号ＳＡＥＱＬとしては、ＶＢＬＨ系の２値データ（ＶＢＬＨ，ＶＳＳ）のみを用いる。
【００７０】
しかし、この場合、厚いゲート酸化膜を有するＶＣＣタイプＭＯＳトランジスタＮ５５，Ｎ６６についても、ＶＢＬＨ系の２値データ（ＶＢＬＨ，ＶＳＳ）により制御されることになる。つまり、２値データの“Ｈ”レベルの電位の値が小さいために、センスアンプイコライザＳＡＥ内のＶＣＣタイプＭＯＳトランジスタＮ５５，Ｎ６６の駆動力が十分ではなくなる。
【００７１】
そこで、第２実施の形態では、この問題を解決する技術を提案する。即ち、第２実施の形態では、センスアンプイコライザＳＡＥを制御する制御信号（イコライズ信号）を、それを構成するＭＯＳトランジスタの種類に合わせて、２種類（ＳＡＥＱＬ，ＳＡＥＱＬＣ）用意する。
【００７２】
即ち、制御信号ＳＡＥＱＬは、ＶＢＬＨタイプＭＯＳトランジスタＮ４４を制御するもので、“Ｈ”レベルは、ＶＢＬＨ、“Ｌ”レベルは、ＶＳＳとなる。また、制御信号ＳＡＥＱＬＣは、ＶＣＣタイプＭＯＳトランジスタＮ５５，Ｎ６６を制御するもので、“Ｈ”レベルは、ＶＣＣ、“Ｌ”レベルは、ＶＳＳとなる。
【００７３】
これにより、センスアンプイコライザＳＡＥを、ゲート酸化膜の厚さが異なる複数種類のＭＯＳトランジスタから構成しても、その駆動力を十分に確保することができる。
【００７４】
なお、第２実施の形態におけるメモリセルアレイ部のレイアウト及び回路構成は、第１実施の形態におけるそれと同じであるため、ここでは、その説明については省略する。
【００７５】
図７の波形図を参照しながら、読み出し動作時における図５及び図６のメモリセルアレイ部の動作について説明する。
【００７６】
まず、制御信号ＥＱＬ，ＳＡＥＱＬ，ＳＡＥＱＬＣの“Ｈ”によって、ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２が、それぞれ、プリチャージ電位ＶＢＬにイコライズされる。ここで、制御信号ＥＱＬ，ＳＡＥＱＬＣの“Ｈ”レベルは、ＶＣＣ、制御信号ＳＡＥＱＬの“Ｈ”レベルは、ＶＢＬＨ（＜ＶＣＣ）となっている。
【００７７】
この後、制御信号ＥＱＬ，ＳＡＥＱＬ，ＳＡＥＱＬＣが“Ｌ”となり、ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２のイコライズが、それぞれ解除される。ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２は、プリチャージ電位ＶＢＬで、かつ、フローティング状態となる。
【００７８】
選択されたワード線ＷＬの電位が立ち上がると、ビット線対ＢＬｔ，ＢＬｃの間には、選択されたワード線ＷＬに繋がるメモリセルのデータに応じた電位差が発生する。ビット線対ＢＬｔ，ＢＬｃに十分な電位差が生じたところで、センスアンプＳ／Ａを活性化する。
【００７９】
即ち、制御信号ＳＥＰを“Ｌ”にし、制御信号ＳＥＮを“Ｈ”にすると、電源ノードＰＮ１（ＳＡＰ）が、ＶＢＬＨ、即ち、“Ｈ”、電源ノードＰＮ２（ｂＳＡＮ）が、ＶＳＳ（０Ｖ）、即ち、“Ｌ”になり、センスアンプＳ／Ａが活性化される。その結果、ビット線対ＢＬｔ，ＢＬｃの間の電位差が増幅される。
【００８０】
この後、選択されたワード線ＷＬの電位を立ち下げ、メモリセルに対するアクセスを断ち切る。また、制御信号ＳＥＰを“Ｈ”にし、制御信号ＳＥＮを“Ｌ”にし、センスアンプＳ／Ａを非活性化する。さらに、制御信号ＥＱＬ，ＳＡＥＱＬ，ＳＡＥＱＬＣを“Ｈ”にして、ビット線対ＢＬｔ，ＢＬｃ及びセンスアンプＳ／Ａの電源ノードＰＮ１，ＰＮ２に対するイコライズを実行する。
【００８１】
このように、本発明の第２実施の形態では、センスアンプイコライザを、ゲート酸化膜の厚さが異なる複数のＭＯＳトランジスタから構成することにより、メモリセルアレイ部のレイアウトサイズの増大の問題と、センスアンプに対するイコライズ速度の低下の問題とを同時に解決できる。しかも、センスアンプイコライザについては、それを構成するＭＯＳトランジスタの種類に合わせて、複数の制御信号を用いているため、駆動力が低下することもない。
【００８２】
４．  第３実施の形態
図８及び図９は、本発明の第３実施の形態に関わる半導体メモリの制御信号発生回路を示している。
【００８３】
第３実施の形態は、第２実施の形態に関わる半導体メモリを前提とする。この半導体メモリでは、センスアンプイコライザＳＡＥは、２種類の制御信号ＳＡＥＱＬ，ＳＡＥＱＬＣにより制御される。
【００８４】
ところで、制御信号ＳＡＥＱＬの“Ｈ”レベルと制御信号ＳＡＥＱＬＣの“Ｈ”レベルとの電位差が大きくなると、それらに揺らぎが生じた場合に、電位変化のタイミング（“Ｌ”→“Ｈ”，“Ｈ”→“Ｌ”）が大きくずれる。そこで、レベルシフタを用いて、このタイミングを制御する。
【００８５】
このように、レベルシフタにより、制御信号ＳＡＥＱＬ，ＳＡＥＱＬＣの変化タイミングを制御することにより、ＶＢＬＨのレベルやＶＣＣのレベルが揺らいだときにも、２つの制御信号ＳＡＥＱＬ，ＳＡＥＱＬＣの間のスキューを低減できる。
【００８６】
５．  デバイス構造
図１０は、第１乃至第３実施の形態におけるメモリセルアレイ部のデバイス構造の概略を示している。
【００８７】
本例では、メモリセルは、トレンチキャパシタタイプとなっているが、当然に、他のタイプのメモリセル、例えば、スタックキャパシタタイプであってもよい。同図に示すように、厚膜Ｔｒ領域Ａ内に形成される高電圧タイプＮチャネルＭＯＳトランジスタのゲート酸化膜１０Ａは、薄膜Ｔｒ領域Ｂ内に形成される低電圧タイプＮチャネルＭＯＳトランジスタや低電圧タイプＰチャネルＭＯＳトランジスタのゲート酸化膜１０Ｂよりも厚くなっている。
【００８８】
なお、この発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上記実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【００８９】
【発明の効果】
以上、説明したように、本発明によれば、センスアンプを構成するトランジスタのゲート酸化膜の厚さとビット線イコライザを構成するトランジスタのそれとが異なっている場合においても、メモリセルアレイ部のレイアウトサイズの増大がなく、かつ、センスアンプイコライザの駆動力の低下も抑えることができる。
【図面の簡単な説明】
【図１】第１実施の形態に関わるメモリセルアレイ部のレイアウトを示す図。
【図２】図１の等価回路を示す図。
【図３】図２の記号の意味を示す図。
【図４】第１実施の形態に関わるメモリセルアレイ部の動作を示す波形図。
【図５】第２実施の形態に関わるメモリセルアレイ部のレイアウトを示す図。
【図６】図５の等価回路を示す図。
【図７】第２実施の形態に関わるメモリセルアレイ部の動作を示す波形図。
【図８】第３実施の形態に関わる制御信号発生回路の例を示す図。
【図９】第３実施の形態に関わる制御信号発生回路の例を示す図。
【図１０】各実施の形態に関わるメモリセルアレイ部のデバイス構造の例を示す図。
【図１１】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【図１２】従来のメモリセルアレイ部の等価回路を示す図。
【図１３】従来のメモリセルアレイ部の動作を示す波形図。
【図１４】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【図１５】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【図１６】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【図１７】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【符号の説明】
１０Ａ，１０Ｂ：  ゲート酸化膜、  １１：  メモリセルアレイ、  １１−１：  ｐ型シリコン基板、  １１−２：  セルｎウェル領域、  １１−３：  セルｐウェル領域、  １１−４：  ｎウェル領域、  １１−５：  ｐウェル領域、  ＭＣ：  メモリセル、  Ｓ／Ａ：  センスアンプ、  ＢＬＥ：  ビット線イコライザ、  ＳＡＥ：  センスアンプイコライザ、  Ｐ１〜Ｐ３：  ＰチャネルＭＯＳトランジスタ、  Ｎ１〜Ｎ９：  ＮチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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