(57)【要約】【課題】電源線の電位分布を取得するテスト回路を有する半導体装置を提供する。【解決手段】半導体装置の電位分布測定テスト回路１は、電源線の複数の個所で、それぞれのソース端子６ｍが接続された複数のＭＯＳトランジスタ３ｍがあり、それぞれのＭＯＳトランジスタのドレイン端子７ｍは、互いに接続されて共通ドレインノード８となり、電位モニター端子パッド５に接続される。また、複数のＭＯＳトランジスタ３ｍのゲート端子９ｍは、シフトレジスタを構成する複数のレジスタの出力１１ｍにそれぞれ接続される。クロック１２と制御信号１３が入力されシフトレジスタを構成する複数のレジスタの出力は、１ヶ所のレジスタの出力１１ｍがＭＯＳトランジスタ３ｍを導通状態とするように制御される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源線にそれぞれ１つの端子が接続され、かつ制御端子を有する複数のスイッチング素子と、
前記複数のスイッチング素子のそれぞれの他端が接続される共通ノードと、
前記共通ノードと同一の電位レベルで接続される端子パッドと
を備え、特定の動作モードの時に、前記複数のスイッチング素子が順次導通状態となるように前記複数のスイッチング素子の制御端子が制御されることを特徴とする半導体装置。
【請求項２】
前記複数のスイッチング素子の制御端子は、各々異なるレジスタの出力で制御され、前記レジスタは、シリアルに接続されたシフトレジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記レジスタのうち少なくとも一つの入力は、他のレジスタの出力と端子パッドからの入力のいずれかを選択するマルチプレクサの出力であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記シフトレジスタを構成するレジスタは、クロックに同期してシフト動作を行うことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記共通ノードは、トランスファゲートを介して端子パッドに接続され、前記端子パッドにはトライステートバッファの出力が接続され、前記特定モード時には、前記トランスファゲートが導通状態、前記トライステートバッファの出力は高インピーダンス状態となることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記スイッチング素子は、ＭＯＳトランジスタであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数のＭＯＳトランジスタのうち少なくとも一つのトランジスタのソース端子が、半導体装置中で電流を消費する回路素子と最上層の電源配線層を介さずに接続されることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にテスト回路が搭載された半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置においては、電源線の抵抗により半導体チップ内部での電位分布が不均一になり、電源線の電位レベルの低い領域が生じると、その領域の電源線に接続された回路の動作速度が低下し、半導体チップ全体の動作速度を制限することになるため、高速化を実現するためには、半導体チップ内部での電源レベル管理は非常に重要である。
【０００３】
このようなことから、チップ内部の電源線の電位レベルを測定し、レベル低下の箇所がないかをチェックするテストは重要である。従来、このテストはプローブ装置により半導体チップの電源線の所定箇所をプロービングしながら、各箇所の電位を測定していた。
【０００４】
しかし、このプロービングテストでは、半導体チップのパッケージ封入前でしか行えないため、半導体チップのパッケージ実装、封入後における半導体装置の、実際の動作状態での電位分布を直接測定することができない問題があった。
【０００５】
さらに、半導体装置がフリップチップ実装方式の場合は、半導体チップ上のパッド配置を半導体チップの周辺部に一定の間隔をあけて直線状に設けなければならないという制約がなく、パッド配置の自由度が高いため、複雑なパッド配置となることがあり、このような場合は、プローブ装置おけるプローブカードのプローブピンも複雑な配置構造となって、このプローブピンが邪魔になり、物理的にプロービングできる箇所が制限されて電位分布をプロービングテストによっても得ることが困難になってきている。
【０００６】
【発明が解決しようとする課題】
上記したような従来の半導体装置では、実際の動作状態における電源線の電位分布を測定することができず、またパッド配置が複雑な半導体装置では、プロービングできる箇所が制限されてしまう問題があった。
【０００７】
本発明は、上記問題を解決するためになされたもので、パッケージへの実装後や、また、パッド配置の制約を受けることなく、半導体チップ内部の電源線の電位分布測定を可能にするテスト回路を搭載した半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、電源線にそれぞれ１つの端子が接続され、かつ制御端子を有する複数のスイッチング素子と、前記複数のスイッチング素子のそれぞれの他端が接続される共通ノードと、前記共通ノードと同一の電位レベルで接続されるパッドとを備え、特定の動作モードの時に、前記複数のスイッチング素子が順次導通状態となるように前記複数のスイッチング素子の制御端子が制御されることを特徴とする。
【０００９】
このように構成された本発明の半導体装置によれば、電源線の各箇所にテスト回路を設けているので、プロービングすることなく電源線の電位を測定でき、パッケージへの実装後や、また、パッド配置の制約を受けることなく、半導体チップ内部の電源線の電位分布測定が可能である。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００１１】
図１は、第一の実施の形態に係る半導体装置の電位分布測定テスト回路のブロック図である。
【００１２】
図１に示すように、本実施の形態の半導体装置では、半導体チップ１００内に電位分布測定テスト回路１を搭載している。この電位分布測定テスト回路１は、電源線の電位を測定する複数の箇所（以下、電位測定ポイントと称する）２ｍ（ａ≦ｍ≦ｎ）に対応したスイッチング素子としてのＰＭＯＳトランジスタ３ｍおよびレジスタ４ｍと、これら複数のＰＭＯＳトランジスタ３ｍに共通に接続された電位モニター端子パッド５を有する。
【００１３】
すなわち、半導体装置の電源線には、複数の電位測定ポイント２ａ乃至２ｎがあり、それぞれの電位測定ポイントに対応したＰＭＯＳトランジスタ３ａ乃至３ｎの１つの端子であるソース端子６ａ乃至６ｎが接続され、さらにＰＭＯＳトランジスタ３ａ乃至３ｎの他の１つの端子であるドレイン端子７ａ乃至７ｎは、共通ドレインノード８に接続され、共通ドレインノード８は電位モニター端子パッド５に接続される。
【００１４】
各ＰＭＯＳトランジスタ３ａ乃至３ｎの各制御端子であるゲート端子９ａ乃至９ｎは、対応するそれぞれのレジスタ４ａ乃至４ｎの出力１１ａ乃至１１ｎが接続されて制御される。
【００１５】
また、レジスタ４ａ乃至４ｎは、例えば、前段のレジスタ４ａの出力１１ａが後段のレジスタ４ｂの入力１０ｂに接続されるように、それぞれの出力が次段のレジスタの入力にシリアルに接続されて、全体として、１０ａを入力とし、１１ｎを出力とするシフトレジスタを構成する。
【００１６】
前記シフトレジスタは、各レジスタにクロック１２と制御信号１３が入力されていて、初期状態では、制御信号１３は、少なくともレジスタ４ａ乃至４ｎが初期化できる一定時間の間、０（Ｌｏｗレベル）に制御されて、レジスタ出力１１ａ乃至１１ｎが、１（Ｈｉｇｈレベル）となるように設定される。前記クロック１２および制御信号１３は、各レジスタ４ａ乃至４ｎに共通に接続された端子パッド１４、１５からそれぞれ供給される。
【００１７】
電源線の電位分布測定テストモードでは、制御信号１３は１に制御されシフトレジスタの入力１０ａに０を入力し、クロックを入力することで、出力１１ａを０にする。その後、入力１０ａに１を入力し、クロックを入力する。このように、制御することで、シフトレジスタは、クロックが入力される毎に、０を出力する１ヶ所のレジスタ位置が、例えばレジスタ４ａからレジスタ４ｂ・・・レジスタ４ｎとクロックに同期して巡回シフトする。
【００１８】
例えば、レジスタ４ｍの出力１１ｍが０となると、ＰＭＯＳトランジスタ３ｍのゲート端子９ｍが０となってＰＭＯＳトランジスタ３ｍが導通状態となり、ソース端子６ｍに接続された電位測定ポイント２ｍの電位が、ドレイン端子７ｍと共通ドレインノード８を経由して、電位モニター端子パッド５により測定できる。
【００１９】
このように、本発明の半導体装置の電位測定テスト回路は、クロックを入力して、シフトレジスタの出力が０となる位置をシフトさせることで、導通するＰＭＯＳトランジスタ位置がシフトし、結果として電位測定ポイントもシフトする。これにより、電位モニター端子パッドを測定することで、電源線における複数の電位ポイントの電位が測定できるため、半導体装置内の電源線の電位分布を取得することができる。
【００２０】
また、電位測定ポイントに接続するＰＭＯＳトランジスタは、電位の測定のため、半導体装置の製造時におけるデザインルールの最小サイズのトランジスタでよく、また、配線も最小幅のものを用いてもよく、電位測定テスト回路のための半導体装置の面積増加を、非常に小さく構成できる。
【００２１】
従って、小型で、パッケージへの実装後や、パッド配置の制約を受けることなく、チップ内の電位分布を測定テストする回路を備えた半導体装置が実現できる。
【００２２】
（変形例１）
本発明の、実施の形態に係る半導体装置の電位分布測定テスト回路の第１の変形例を図２および図３を参照して説明する。図２は、バウンダリスキャンセルを用いた半導体装置の電位分布測定テスト回路のブロック図である。第１の変形例の半導体装置では、半導体チップ１００内に電位分布測定テスト回路２０を搭載している。図３は、バウンダリスキャンセルのブロック図である。図中、実施の形態と同一構成部分には、同一符号を付し、詳細な説明を省略する。
【００２３】
図２に示すように、第１の変形例では、ＰＭＯＳトランジスタ３ｍのゲート端子９を制御する信号を出力するレジスタ４ｍに代え、バウンダリスキャンセル（ＢＳＣ：Boundary  Scan  Cell）２１ｍを用いて構成している（ａ≦ｍ≦ｎ）。なお、このバウンダリスキャンセルとそのセルのバウンダリスキャン動作のための制御回路およびＭＯＳトランジスタのゲート端子への制御回路以外は、本発明の実施の形態と同一構成である。
【００２４】
最近の半導体装置では、高密度実装を実現するため、端子の間隔が狭くなるなどのため、基板上に実装した後、端子の状態を直接測定して、半導体装置の端子パッドが基板の対応するパッドに接続されているかのテストが困難となり、このような接続テストができるように、端子に対応したバウンダリスキャンセルを搭載することが多い。
【００２５】
図３に示すように、第１の変形例で用いるバウンダリスキャンセル２１ｍでは、基本構成は通常の入力タイプのバウンダリスキャンセルと同様であるが、電位分布測定テスト用に一部回路が追加されている。
【００２６】
即ち、バウンダリスキャンセル２１ｍは、半導体装置の端子パッド２２ｍに接続される入力バッファ回路２３ｍからの出力と、隣接する前段のバウンダリスキャンセルのレジスタ出力が接続されるレジスタ入力１０ｍとのいずれか一方を、選択制御信号２４によって選択するマルチプレクサ回路２５ｍと、マルチプレクサ回路２５ｍの出力をデータ入力としクロック３０と制御信号３１が入力されるレジスタ２９ｍと、前記レジスタ２９ｍの出力１１と、電位分布測定テストモードであることを示すＴＥＳＴａ信号２６とを入力とし、出力信号２７ｍが所定のＭＯＳトランジスタ３ｍのゲート端子９ｍに接続されるＯＲゲート２８ｍとから構成される。レジスタ２９ｍは電位分布測定テストモード時のみ、端子パッド３２と端子パッド３３を介してそれぞれ入力されるクロック３０と制御信号３１とが、有効となるように、回路構成されている。
【００２７】
バウンダリスキャンテストモードでは、各バウンダリスキャンセル２１ｍは、対応する端子パッド２２ｍの信号を入力バッファ回路２３ｍ経由で各レジスタに保存する。バウンダリスキャンセル２１ｍのレジスタ２９ｍは、順次隣接するバウンダリスキャンセルのレジスタとの間でシリアル入力とシリアル出力が接続されるようにマルチプレクサ回路２５ｍの入力選択を行い、図示略のバウンダリスキャン用のクロックに同期して、バウンダリスキャンセル２１ｍのレジスタ２９ｍに取り込んだデータが順次シフトされる。
【００２８】
なお、図示しないが、バウンダリスキャンレジスタの入力および出力は、それぞれ端子パッドに接続されて、隣接する半導体装置に設けられたバウンダリスキャンレジスタと基板上の配線を介して接続し、基板レベルで複数チップのバウンダリスキャンセルレジスタを構成する。このように構成することで、基板上に実装された複数のチップの端子パッドの状態を、クロック入力に同期して順次出力されるセルの値を読み出すことで、半導体装置の端子パッドが基板の対応するパッドと接続されているかテストすることができる。
【００２９】
電位分布測定テストモードでは、上記バウンダリスキャンセル２１ｍのマルチプレクサ回路２５ｍの選択制御信号２４は、入力１０ｍを選択するように制御される。レジスタ２９ｍの出力１１ｍは、隣接の次段のレジスタの入力に接続するとともに、ＯＲゲート２８ｍを介して、ＰＭＯＳトランジスタ３ｍのゲート端子９ｍに接続するように構成する。ＴＥＳＴａ信号２６は、半導体装置の通常動作モード時には１となるように制御されて、すべてのＯＲゲート２８ｍの出力信号２７ｍが１となって接続されているＰＭＯＳトランジスタ３ｍは、非導通状態となる。
【００３０】
また、電位分布測定テストモードでは、初期値としてバウンダリスキャンセルの全てのレジスタ２９ｍに１を設定するように制御信号３１を制御し、その後、全てのＯＲゲート２８ｍの一方の入力であるＴＥＳＴａ信号２６を０として、１ヶ所のバウンダリスキャンセル２１ｍのレジスタ２９ｍに０を設定し、クロックによって０を記憶するレジスタ２９ｍを順次シフトするように制御する。
【００３１】
このように制御することで、ＰＭＯＳトランジスタ３ｍのゲート端子９ｍに接続されるＯＲゲート２８ｍの出力信号２７ｍも対応個所において０となって、対応するＰＭＯＳトランジスタ３ｍが導通状態となり、ソース端子６ｍに接続された電位測定ポイント２ｍの電位が、ドレイン端子７ｍと共通ドレインノード８を経由して、電位モニター端子パッド５で測定できる。このように第１の変形例の電位測定テスト回路２０は、クロックを入力し、バウンダリスキャンセルセル２１ｍのレジスタ２９ｍの出力が０となる位置をシフトさせて、電位モニター端子パッド５を測定することで半導体装置内の電源線の電位分布を取得することができる。
【００３２】
このような第１の変形例の電位分布測定テスト回路によれば、実施の形態の効果の他に、搭載されているバウンダリスキャンセルのレジスタを用いるため、電位分布測定用の専用レジスタを設ける必要がないため、回路素子の増加を少なくすることが可能となり、小型で、パッケージへの実装後や、また、パッド配置の制約を受けることなく、半導体チップ内の電源線の電位分布を測定テストする回路を備えた半導体装置が実現できる。
【００３３】
（変形例２）
本発明の実施の形態に係る半導体装置の電位分布測定テスト回路の第２の変形例を図４を参照して説明する。図４は、半導体装置の出力端子パッドと電位モニター端子パッドを兼用する回路のブロック図である。図中、実施の形態と同一構成部分には、同一符号を付し、詳細な説明を省略する。
【００３４】
図４に示すように、共通ドレインノード８は、トランスファーゲート４２を介して端子パッド４４に接続される。なお、この端子パッド４４と、端子パッド４４に接続する出力回路とその回路の制御回路と、トランスファーゲート４２とその制御回路以外は、本発明の実施の形態と同一構成である。
【００３５】
この変形例では、半導体装置の通常動作モードの時には、ＴＥＳＴｂ信号４１は、０となるように制御される。このため、トランスファーゲート４２は、その制御端子４３に０が入力されるためトランスファーゲート４２は非導通状態となり、共通ドレインノード８の状態は、端子パッド４４に出力されない。
【００３６】
一方、出力制御信号４５はＯＲゲート４６の出力となってトライステートバッファ４７を制御し、出力制御信号４５が０の時は、出力信号４８を端子パッド４４に出力し、出力制御信号４５が１の時は、トライステートバッファ４７の出力はハイインピーダンスとなり、通常の半導体装置の出力端子パッドと同様に使用できる。
【００３７】
電位分布測定テストモードでは、ＴＥＳＴｂ信号４１は、１となり、トランスファゲート４２が導通状態になるとともに、ＯＲゲート４６の出力が１となってトライステートバッファ４７の出力は出力制御信号４５の状態によらず、常にハイインピーダンス状態となり、共通ドレインノード８の電位が、導通状態のトランスファゲート４２を介して端子パッド４４に出力される。
【００３８】
このように構成された電位モニター回路を用いることで、電位モニター端子パッドは、半導体装置の他の出力端子パッドと兼用することができる。
【００３９】
このような第２の変形例の電位分布測定テスト回路とすることで、実施の形態の効果の他に、専用の電位モニター端子を削減することができ、半導体装置の端子数を減らすことが可能となり、小型で、パッケージへの実装後や、また、パッド配置の制約を受けることなく、半導体チップ内の電位分布を測定テストする回路を備えた半導体装置が実現できる。
【００４０】
本発明は、上記の実施の形態、および変形例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々変形し、実施できることはもちろんである。
【００４１】
例えば、電位測定ポイントは、多層配線による電源配線を採用した時に半導体装置全体への電源配線として用いられる最上層の電源配線に限らず、半導体装置の任意の電源配線層に設けてもよく、この場合は、消費電力の大きなブロックの、更に、電力消費の大きな素子に電源を供給している近傍の電源配線の電位が測定可能となり、精度のよい電位分布を取得できる。
【００４２】
また、電位分布測定テスト時に、シフトレジスタ１０ａに０を入力し、クロックを入力することで、出力１１ａを０にした後、入力１０ａにシフトレジスタの最終段の出力１１ｎが入力されるように図示略の回路を設けて制御するようにしてもよく、この場合は、継続的な電位分布測定を行う時にクロック入力を制御するだけでよく、電位分布測定テスト回路の制御が容易になる。
【００４３】
また、クロック１２は、端子パッド１４を介して半導体装置外部より入力するのではなく、半導体装置のシステムクロックから生成してもよく、この時は端子数を減らすことができる。
【００４４】
また、制御信号１３は、端子パッド１５を介して半導体装置外部より入力するのではなく、半導体装置のシステム初期化信号から生成してもよく、この時は端子数を減らすことができる。
【００４５】
また、バウンダリスキャンセルを用いた電位分布測定テスト回路２０では、ＪＴＡＧ（Joint Test Action Group）のプライベート命令として電位分布測定テストモード命令を定めて、この命令を図示略のＴＡＰ（Test Access Port）コントローラに入力し、ＴＡＰコントローラによって選択制御信号２４、ＴＥＳＴａ信号２６、クロック３０および制御信号３１を生成してもよく、この場合は、クロック３０および制御信号３１をそれぞれバウンダリスキャンセルのレジスタのクロックと制御信号とすることができ、電位分布測定テスト回路ための制御回路や端子を減らすことができる。
【００４６】
また、電位測定ポイントにソース端子が接続されるＭＯＳトランジスタをＮＭＯＳで構成して、シフトレジスタの１ヶ所のレジスタの出力を１とするようにして、ＮＭＯＳトランジスタのゲート端子に入力するように制御すれば、電源線のグランドの電位分布を取得できる。
【００４７】
また、電位モニター端子パッドを複数用意して、その数に応じて電位分布測定テスト回路のシフトレジスタを分割して、制御してもよく、この場合は、半導体装置内の電位分布の取得時間の短縮ができ、精度のよい電位分布を取得できる。
【００４８】
また、電位測定ポイントに接続されるスイッチ回路は、ＭＯＳトランジスタで説明したが、バイポーラトランジスタなどの他のスイッチング素子で構成することができる。
【００４９】
【発明の効果】
本発明によれば、パッケージへの実装後や、パッド配置の制約を受けることなく、半導体チップ内の電位分布を測定テストする回路を備えた半導体装置が実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る電位分布測定テスト回路のブロック図。
【図２】本発明の実施の形態の第１の変形例を示す電位分布測定テスト回路のブロック図。
【図３】バウンダリスキャンセルのブロック図。
【図４】電位モニター回路のブロック図。
【符号の説明】
１、２０  電位分布測定テスト回路
２ｍ  電位測定ポイント
３ｍ  ＰＭＯＳトランジスタ
４ｍ、２９ｍ  レジスタ
５  電位モニター端子パッド
６ｍ  ＰＭＯＳトランジスタのソース端子
７ｍ  ＰＭＯＳトランジスタのドレイン端子
８  共通ドレインノード
９ｍ  ＰＭＯＳトランジスタのゲート端子
１０ｍ  レジスタ入力
１１ｍ  レジスタ出力
１２、３０  クロック
１３、３１  制御信号
１４、１５、２２ｍ、３２、３３、４４  端子パッド
２１ｍ  バウンダリスキャンセル
２３ｍ  入力バッファ回路
２４  選択制御信号
２５ｍ  マルチプレクサ回路
２６  ＴＥＳＴａ信号
２７ｍ  ＯＲゲート出力信号
２８ｍ、４６  ＯＲゲート
４１  ＴＥＳＴｂ信号
４２  トランスファゲート
４３  トランスファゲートの制御端子
４５  出力制御信号
４７  トライステートバッファ
４８  出力信号
１００  半導体チップ
【図１】
2004191212.tif 000003
【図２】
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【図３】
2004191212.tif 000005
【図４】
2004191212.tif 000006