(57)【要約】【課題】小形化に適う静電浮上型ジャイロの信号検出回路を実現する。【解決手段】変位検出用信号が、三角波の電圧信号Ｖ０の状態で変位検出用電極３８，４８に印加され、それからジャイロロータ１０を経て複数の制御電極３１〜３７，４１〜４７に伝達される際に分割され、それぞれ該当する出力段回路５４の出力側に到達したところで、各出力段回路５４の給電線に介挿されたカレントミラー６４ａ，６４ｂによって電流ｉ１〜ｉ１２で検出されるようにする。これにより、電極容量が減少しても容易に適正レベルの検出信号が得られる。さらに、検出信号が矩形波状になるので、デジタル化にも適する。【選択図】        図１
2004191296.tif 000002
【特許請求の範囲】
【請求項１】
ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と共に設けられ、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記複数電極のうちの一部に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を経由したところで前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成する検出信号生成回路とを備え、前記変位検出用検出信号を前記制御回路に送出する静電浮上型ジャイロの信号検出回路において、前記印加信号供給回路が、前記変位検出用印加信号を前記変位検出用電極に印加するものであり、前記検出信号生成回路が、前記制御回路における前記制御電圧の出力段回路に分散して付設された複数の電流検出回路を具有しており、前記電流検出回路は、それぞれ、付設先の出力段回路の出力電流について前記変位検出用印加信号に係る信号成分の検出を行うものであることを特徴とする静電浮上型ジャイロの信号検出回路。
【請求項２】
前記電流検出回路が前記姿勢制御用制御電圧の出力段回路および前記回転駆動用制御電圧の出力段回路の何れにも付設されていることを特徴とする請求項１記載の静電浮上型ジャイロの信号検出回路。
【請求項３】
前記電流検出回路が、付設先の出力段回路の給電線に介挿接続されたカレトミラーを具備している、ことを特徴とする請求項１又は請求項２に記載の静電浮上型ジャイロの信号検出回路。
【請求項４】
前記カレトミラーが前記出力段回路に複数設けられ、これら複数カレトミラーの入力側は前記給電線のうち高電位側のものと低電位側のものとに分かれて介挿接続され、前記複数カレトミラーの出力ライン同士が接続されている、ことを特徴とする請求項３記載の静電浮上型ジャイロの信号検出回路。
【請求項５】
前記印加信号供給回路が前記変位検出用印加信号として三角波の電圧信号を供給するものであることを特徴とする請求項１乃至請求項４の何れかに記載された静電浮上型ジャイロの信号検出回路。
【請求項６】
前記変位検出用印加信号に同期して前記変位検出用検出信号をアナログ信号からデジタル信号に変換するＡ／Ｄ変換回路が設けられていることを特徴とする請求項５記載の静電浮上型ジャイロの信号検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、静電浮上型ジャイロの信号検出回路に関し、詳しくは、ジャイロロータを静電支持力によって浮動的に支持するジャイロ機構部に接続して用いられる電子回路であってジャイロロータの姿勢制御に必要なジャイロロータとジャイロケースとの相対変位を検出するための信号検出回路に関する。
【０００２】
【前提の技術】
小形化に適した静電浮上型ジャイロは、船舶や航空機ばかりか自動車等の移動体にも使用されており、慣性空間に対する加速度等を検出するために、慣性を具有した機械部品からなるジャイロ機構部と、静電支持力の制御や相対変位の検出等を担う電子回路部とを備えている。
図８は、そのような静電浮上型ジャイロにおけるジャイロ機構部を２つ示している。同図（ａ）〜（ｃ）は、円板形ロータ型の公知例であり（例えば特許文献１参照）、同図（ｄ）及び（ｅ）は、環状ロータ型の公知例である（例えば特許文献２参照）。なお、同図において、（ａ）及び（ｄ）は縦断正面図であり、（ｂ）と（ｃ）と（ｅ）は内蔵部品の展開斜視図である。
【０００３】
本発明の実施や説明の前提となる部分について掻い摘んで再掲すると、何れのジャイロ機構部でも、ジャイロロータ１０が静電浮上可能かつ回転可能な状態でジャイロケースに内蔵されている。ジャイロケースは、ガラス等の絶縁物からなる上側底部材２１と下側底部材２２とスペーサ２３とを組み合わせて構成され、内部に円板状の又は環状の真空空間が形成されている。ジャイロロータ１０は、シリコン等の導電体からなり、１本のスピン軸周りに安定して回転するよう、円板状に又は環状に形成されている。ジャイロケースからジャイロロータ１０に静電支持力や回転駆動力を作用させるために、両者の表面には、金属膜パターン等からなる多数の電極が形成されている。ジャイロロータ１０の電極とジャイロケースの電極は、それぞれの役割に応じて、対峙距離やピッチなど所定の対応関係を満たすよう配置されている。
【０００４】
電子回路に接続されるジャイロケースの電極（複数電極）について詳述すると、ジャイロロータ１０を中間に挟んで対向配置された複数対に分けられる。特に静電支持用電極については、それぞれの対において更に隣接配置された群・対に分けられる。具体的には、隣接電極３１ａ，３１ｂと隣接電極４１ａ，４１ｂとが対向対をなし、隣接電極３２ａ，３２ｂと隣接電極４２ａ，４２ｂとが対向対をなし、隣接電極３３ａ，３３ｂと隣接電極４３ａ，４３ｂとが対向対をなし、隣接電極３４ａ，３４ｂと隣接電極４４ａ，４４ｂとが対向対をなしている。なお、環状ロータ型の場合は、静電支持用電極の対が多くて、隣接電極３５ａ，３５ｂと隣接電極４５ａ，４５ｂも対向対をなし、隣接電極３６ａ，３６ｂと隣接電極４６ａ，４６ｂも対向対をなしている。
【０００５】
また、複数電極のうち回転駆動用電極については、上側底部材２１の下面で円状に列ぶロータ駆動用電極３７と、下側底部材２２の上面で円状に列ぶロータ駆動用電極４７とが対向対をなしている。
変位検出用電極も、変位検出用電極３８と変位検出用電極４８とが対向対をなしている。
なお、図示に際して、上側底部材２１に設けられた電極には３０番台の符号を付し、下側底部材２２に設けられた電極には４０番台の符号を付している。また、他の図示や説明に際して、隣接し合う電極３１ａ，３１ｂを区別しないで何れかを呼ぶとき又はそれらを纏めて呼ぶときには末尾のアルファベットを省いて電極３１と言う。他の電極３２等についても同様である。
【０００６】
さらに、役割分担が比較的単純で明瞭な環状ロータ型のジャイロ機構部について（図８（ｄ），（ｅ）参照）、静電支持用電極３１〜３６，４１〜４６の具体的な役割を説明する。空間で直交する３軸をそれぞれＸ軸，Ｙ軸，Ｚ軸とし、図では、紙面の左右方向にＸ軸を置き、紙面の上下方向にＹ軸を置き、紙面を貫く向きにＺ軸を置き、Ｘ軸周りの回転をφとし、Ｙ軸周りの回転をθとする。そうすると、電極３１は、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものとなっている。対向対をなす電極４１も、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものであるが、電極３１とは逆向きの特性を示すものとなっている。電極対３２，４２はＹ方向に関して同様の機能を発揮し、電極対３３，４３はＺ＋φ方向に関して同様の機能を発揮し、電極対３４，４４はＺ＋θ方向に関して同様の機能を発揮し、電極対３５，４５はＺ−φ方向に関して同様機能を発揮し、電極対３６，４６はＺ−θ方向に関して同様の機能を発揮するものとなっている。
【０００７】
【従来の技術】
図９（ａ）は、このようなジャイロケースの複数電極３１〜４８に接続されてジャイロ機構部と共に静電浮上型ジャイロを構成する電子回路を図示している。ここでも、明瞭化のため、環状ロータ型ジャイロの電子回路部を具体例に採って、本発明との対比に役立つ部分を掻い摘んで再掲する。
この電子回路は、静電支持用電極３１〜３６，４１〜４６と共に拘束制御系を構成する制御演算回路５３（制御回路）と、ロータ駆動用電極３７，４７と共にロータ駆動系を構成するロータ制御回路５２（制御回路）と、変位検出用電極３８，４８と共に変位検出系を構成する信号検出回路とを具えている。なお、図示に際し、制御演算回路５３については制御出力回路５４を明記したが、ロータ制御回路５２については省略している。
【０００８】
制御演算回路５３は、ジャイロロータ１０とジャイロケースとのＺ軸周り以外の相対変位すなわちＸ方向変位ΔＸとＹ方向変位ΔＹとＺ方向変位ΔＺとφ方向変位Δφとθ方向変位Δθとから、公知の演算を行って、姿勢制御用の制御電圧Ｖ１，Ｖ１２等を生成し、それぞれを複数の電極３１〜４８のうちの静電支持用電極３１〜３６，４１〜４６に印加する等のことで、それらの相対変位をゼロにする姿勢制御を行うものである。なお、これらの相対変位は、静電支持用電極３１〜３６，４１〜４６の容量変化から検出される。また、各制御電圧Ｖ１，Ｖ１２等は、正電圧信号とそれを反転させた負電圧信号とを出力する制御出力回路５４によって、印加前に、所要のレベルまで増幅されるようになっている。
【０００９】
ロータ制御回路５２は、ジャイロロータ１０のＺ軸周りの回転状態から、やはり公知の演算を行って、回転駆動用の制御電圧たとえば三相のパルス状信号を生成し、それらをロータ駆動用電極３７，４７へ循環的に印加する等のことで、ジャイロロータ１０を一定速度で回転させる回転制御を行うようになっている。なお、ジャイロロータ１０の回転状態は、ロータ駆動用電極３７，４７の容量変化から検出される。これらの制御電圧も、制御出力回路５４又は同様の出力回路によって、印加前に、所要のレベルまで増幅されるようになっている。
このような制御電圧が直に印加される静電支持用電極３１〜３６，４１〜４６及びロータ駆動用電極３７，４７とは異なり、複数電極３１〜４８のうちの変位検出用電極３８，４８に対しては、ジャイロロータ１０の運動に影響を及ぼすような制御電圧は印加されない。
【００１０】
信号検出回路は、ジャイロロータ１０とジャイロケースとの相対変位を検出するために、ジャイロロータ１０の運動に影響しない程度に周波数の高い変位検出用印加信号ｆ１〜ｆ１２を用いるものであり、変位検出用印加信号ｆ１〜ｆ１２を複数電極３１〜４８のうちの一部に印加する印加信号供給回路と、変位検出用印加信号ｆ１〜ｆ１２が変位検出用電極３８，４８を経由した後のところで変位検出用印加信号ｆ１〜ｆ１２に係る信号成分を検出して変位検出用検出信号Ｖｐを生成する電流検出回路５１（検出信号生成回路）とを具えている。
【００１１】
具体的には、印加信号供給回路は、弁別可能に周波数の異なる５つの正弦波信号ｗ１〜ｗ５を公知の関係式に基づいて組み合わせることで変位検出用印加信号ｆ１〜ｆ１２を生成し、それらの変位検出用印加信号ｆ１〜ｆ１２を変位検出用電極３８，４８でなく静電支持用電極３１〜３６，４１〜４６に印加するようになっている。しかも、その際、制御出力回路５４の出力側で制御電圧Ｖ１，Ｖ１２等に変位検出用印加信号ｆ１〜ｆ１２を重畳させることで、印加を行うようにもなっている。
【００１２】
環状ロータ型では静電支持用電極の対向対が６対あるが、そのうち電極対３１，４１について詳述すると（図９（ｂ）参照）、制御電圧Ｖ１は正電圧＋Ｖ１と負電圧−Ｖ１とが対で生成され、正電圧＋Ｖ１は変位検出用印加信号ｆ１の重畳後に静電支持用電極３１ｂに印加され、負電圧−Ｖ１は同じ変位検出用印加信号ｆ１の重畳後に隣接の静電支持用電極３１ａに印加される。また、制御電圧Ｖ１２は正電圧＋Ｖ１２と負電圧−Ｖ１２とが対で生成され、正電圧＋Ｖ１２は変位検出用印加信号ｆ１２の重畳後に静電支持用電極４１ｂに印加され、負電圧−Ｖ１２は同じ変位検出用印加信号ｆ１２の重畳後に隣接の静電支持用電極４１ａに印加されるようになっている。
【００１３】
一方、電流検出回路５１は（図９（ａ）参照）、制御出力回路５４側に接続されるのでなく、複数電極３１〜４８のうちの変位検出用電極３８，４８に接続されている。電流検出回路５１は、信号増幅用のアンプ等を具えているが、その入力ラインが変位検出用電極３８，４８の並列接続点に接続される。また、電流検出回路５１から出力された変位検出用検出信号Ｖｐがロータ制御回路５２や制御演算回路５３の入力回路へ送出されるようにもなっている。
【００１４】
ここで、制御演算回路５３における変位検出用検出信号Ｖｐの入力回路に言及すると（図９（ｃ）参照）、同期検波器とバンドパスフィルタとの従属接続回路に変位検出用検出信号Ｖｐと正弦波信号ｗ１とを入力して、変位検出用検出信号Ｖｐから正弦波信号ｗ１の成分を抽出する等のことで、例えばＸ方向変位ΔＸを検知するようになっている。他の変位ΔＹ，ΔＺ，Δφ，Δθについても同様である。
そして、このような信号検出回路によって、制御電極３１〜３７，４１〜４７の容量変化に基づいて相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθや回転状態が検出される。また、それを入力した制御演算回路５３及びロータ制御回路５２の姿勢制御および回転駆動によって、ジャイロロータ１０がジャイロケース内の中立位置に浮上して回転し続ける。さらに、それらに基づいて、静電浮上型ジャイロに作用した加速度等が、演算され、検知されるのである。
【００１５】
【特許文献１】
特許第３００８０７４号公報  （図１、図２、図４、図８）
【特許文献２】
特開２００１−２３５３２９号公報  （図１、図２、図３、図６）
【００１６】
【発明が解決しようとする課題】
このような従来の静電浮上型ジャイロの信号検出回路では、変位検出用印加信号ｆ１〜ｆ１２を制御電圧Ｖ１，Ｖ１２等に重畳していることから、両者の電圧の和が制御出力回路５４の電源電圧Ｖccを超えることは出来ないので、変位検出用印加信号ｆ１の振幅電圧Ｖｆと制御電圧Ｖ１の最大電圧とに電源電圧Ｖccを割り振っている（図９（ｄ）参照）。
ところで、静電浮上型ジャイロの小形化が進むと、具体的には従来５ｍｍ程度であったジャイロロータ１０の径が１ｍｍ程度まで縮小されると、複数電極３１〜４８の容量が小さくなる。特に電流検出回路５１の検出対象である入力電流Ｉｐ、これは変位検出用検出信号Ｖｐの元であるが、この検出電流Ｉｐが激減する。このため、変位ΔＸ等を正確に求めるのに必要とされる適正レベルの変位検出用検出信号Ｖｐを得るには、変位検出用印加信号ｆ１の振幅電圧Ｖｆを大きくする必要がある。
【００１７】
しかしながら、所定の電源電圧Ｖccの下で振幅電圧Ｖｆを増加させることは制御電圧Ｖ１の最大電圧の減少を伴うため、両者への割り振りのバランスが不所望に崩れてしまう（図９（ｅ）参照）。他の変位検出用印加信号も同じである。
そこで、同じ電源電圧の下で、制御電圧を犠牲にすることなく、変位検出用印加信号の振幅電圧を増やせるよう、信号検出回路を改良することが、技術的な課題となる。
この発明は、このような課題を解決するためになされたものであり、小形化に適う静電浮上型ジャイロの信号検出回路を実現することを目的とする。
【００１８】
【課題を解決するための手段】
このような課題を解決するために発明された第１乃至第３の解決手段について、その構成および作用効果を以下に説明する。
【００１９】
［第１の解決手段］
第１の解決手段の静電浮上型ジャイロの信号検出回路は、出願当初の請求項１に記載の如く、下記の印加信号供給回路と検出信号生成回路とを備えた電子回路であって、制御回路と共に設けられ、これに変位検出用検出信号を送出するものである。
すなわち、ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースに形成されている複数の電極のうちの制御電極に即ち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と共に設けられ、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記複数電極のうちの一部に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を経由したところで前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成する検出信号生成回路とを備え、前記変位検出用検出信号を前記制御回路に送出する静電浮上型ジャイロの信号検出回路において、前記印加信号供給回路が、前記変位検出用印加信号を前記変位検出用電極に印加するものであり、前記検出信号生成回路が、前記制御回路における前記制御電圧の出力段回路の総て又はそのうちの幾つかに分散して付設された複数の電流検出回路を具有しており、前記電流検出回路は、それぞれ、付設先の出力段回路の出力電流について前記変位検出用印加信号に係る信号成分の検出を行うようになっている、というものである。
あるいは、更に、出願当初の請求項２に記載の如く、前記電流検出回路が前記姿勢制御用制御電圧の出力段回路および前記回転駆動用制御電圧の出力段回路の何れにも付設されている、というものである。
【００２０】
このような第１の解決手段の静電浮上型ジャイロの信号検出回路にあっては、変位検出用信号が、変位検出用電極に印加され、それから、ジャイロロータを経て複数の制御電極に伝達される際に分割され、それぞれ該当する出力段回路の出力側に到達する。その分割割合には各制御電極の容量変化が反映されているので、電流検出回路の検出電流に基づいてジャイロロータとジャイロケースとの相対変位を算出することが可能である。
【００２１】
また、電圧の制御を担う出力段回路は一般に出力インピーダンスが低いので、その出力ラインに負荷側から大きな電流信号を重畳させても、制御電圧の周波数より重畳信号の周波数が十分に高ければ、制御電圧に重畳発現する電圧変動は僅かなものにすぎず、ジャイロロータの運動には影響が無い。そのため、制御電圧に出力段回路の最大出力電圧の大部分を割り当てると同時に、変位検出用印加信号に変位検出用電極の許容電圧を割り当てることが、ジャイロの動作特性や制御特性を損なうことなく、行えることとなる。
【００２２】
このように制御電圧と変位検出用信号との重畳が電圧有意の信号と電流有意の信号とによって遂行されるようにしたことにより、制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やすことが可能となる。その結果、静電浮上型ジャイロの小形化に伴って電極容量が小さくなっても、変位検出用印加信号のレベルを上げることで容易に、適正レベルの変位検出用検出信号が得られる。
したがって、この発明によれば、小形化に適う静電浮上型ジャイロの信号検出回路を実現することができる。
特に、姿勢制御用だけでなく回転駆動用についても電流検出にて容量変化を検知するように構成した場合、変位検出用電極が変位検出用印加信号の専用になるので、変位検出用印加信号の設定が一層容易になる。
【００２３】
［第２の解決手段］
第２の解決手段の静電浮上型ジャイロの信号検出回路は、出願当初の請求項３や請求項４に記載の如く、上記の第１の解決手段の静電浮上型ジャイロの信号検出回路であって、前記電流検出回路が、付設先の出力段回路の給電線に介挿接続されたカレトミラーを具備している、というものである。あるいは、更に、前記カレトミラーが前記出力段回路に複数設けられ、これら複数カレトミラーの入力側は前記給電線のうち高電位側のものと低電位側のものとに分かれて介挿接続され、前記複数カレトミラーの出力ライン同士が接続されている、というものである。
【００２４】
このような第２の解決手段の静電浮上型ジャイロの信号検出回路にあっては、電流検出が出力段回路の給電線を利用して行われる。
これにより、出力段回路に電流検出回路を付設しても、出力段回路の出力ラインに新たな部材や素子が直に付加されることは無いので、制御電圧の出力特性に不所望な影響を与えるおそれもなく、出力段回路の再設計などの設計負担増が回避される。
したがって、この発明によれば、小形化に適う静電浮上型ジャイロの信号検出回路を容易に実現することができる。
特に、高電位側と低電位側のカレトミラー出力を合流させた場合、差動増幅によって所望の信号が明瞭に得られる、という更なる利点もある。
【００２５】
［第３の解決手段］
第３の解決手段の静電浮上型ジャイロの信号検出回路は、出願当初の請求項５や請求項６に記載の如く、上記の第１，第２の解決手段の静電浮上型ジャイロの信号検出回路であって、前記印加信号供給回路が前記変位検出用印加信号として三角波の電圧信号を供給する、というものである。あるいは、更に、前記変位検出用印加信号に同期して前記変位検出用検出信号をアナログ信号からデジタル信号に変換するＡ／Ｄ変換回路が設けられている、というものである。
【００２６】
このような第３の解決手段の静電浮上型ジャイロの信号検出回路にあっては、変位検出用電極に三角波の電圧信号が印加される。そのことと、一般に交流的には中立の定電位になるジャイロロータを介在させた変位検出用電極や制御電極などの容量素子相当部材を経て変位検出用信号が伝達されることから、変位検出用検出電流が矩形波状になる。
これにより、デジタル処理に先立つ標本化・サンプリングのタイミングが緩和される。
したがって、この発明によれば、小形化にもデジタル化にも適う静電浮上型ジャイロの信号検出回路を実現することができる。
【００２７】
【発明の実施の形態】
このような解決手段で達成された本発明の静電浮上型ジャイロの信号検出回路について、これを実施するための具体的な形態を、以下の第１〜第５実施例により説明する。
図１〜図３に示した第１実施例は、上述した第１〜第３の解決手段を総て具現化したものであり、図４に示した第２実施例、図５に示した第３実施例、図６に示した第４実施例、及び図７に示した第５実施例は、何れも変形例である。
なお、それらの図示に際し従来と同様の構成要素には同一の符号を付して示したので、また、前提の技術の欄で述べたジャイロ機構部は以下の各実施例でもそのまま利用されるので、重複する再度の説明は割愛し、以下、電子回路部について、従来との相違点を中心に説明する。
【００２８】
【第１実施例】
本発明の静電浮上型ジャイロの信号検出回路の第１実施例について、その具体的な構成を、図面を引用して説明する。図１は、（ａ）が信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が電流検出回路である。また、図２は、（ａ）が拘束制御系の信号入力回路、（ｂ）がロータ駆動系の信号入力回路である。なお、明瞭な対比等のため、ここでも、環状ロータ型ジャイロの電子回路部を具体例とする。
【００２９】
この電子回路が既述した従来例のものと相違するのは（図１（ａ）参照）、電流検出回路５１に代わって印加信号発生回路６１（印加信号供給回路）が変位検出用電極３８，４８に接続されている点と、制御出力回路５４の出力に対する変位検出用印加信号ｆ１〜ｆ１２の重畳が無くなってその代わり制御出力回路５４それぞれに電流検出回路６４が付設された点と、制御回路５２，５３がデジタル化されてロータ制御回路６２及び制御演算回路６３になった点である。
【００３０】
印加信号発生回路６１は、周波数がジャイロロータ１０の運動に影響しないほど高いという要件を満たせば変位検出用印加信号Ｖ０として正弦波の信号を発生するものでも良く、変位検出用印加信号Ｖ０の振幅は電源電圧の許す範囲で任意に設定して良いが、ここでは（図１（ｂ）参照）、変位検出用印加信号Ｖ０として三角波の電圧信号を発生するために、一対の定電流回路を逆向きに設け、クロックＣＬＫａで切り替わるスイッチ等にて、電流送出と電流吸入とを交互に繰り返すようになっている。
【００３１】
このような定電流回路対とスイッチ回路とによって生成された変位検出用印加信号Ｖ０は、図示のように適宜なカップリングコンデンサ６１ａを介して又はそのようなものを介さず直に変位検出用電極３８，４８に印加される。そのように構成すると、印加信号発生回路６１から変位検出用電極３８，４８の並列接続点に供給される変位検出用印加電流ｉ０は、定電流の向きがクロックＣＬＫａに同期して反転する矩形波状のものとなり、変位検出用印加信号Ｖ０は三角波の電圧信号となる。なお、クロックＣＬＫａの周波数は例えば１ＭＨｚ以上にされる。これは制御電圧の有効周波数とされる数十ｋＨｚより遙かに高く、上記要件が満たされる。
【００３２】
電流検出回路６４は（図１（ａ）参照）、制御演算回路６３から静電支持用電極３１〜３６，４１〜４６へ姿勢制御用の制御電圧Ｖ１，Ｖ１２等を送出する１２個または１２組の制御出力回路５４それぞれに付設されるとともに、ロータ制御回路６２からロータ駆動用電極３７へ回転駆動用の制御電圧を送出する制御出力回路５４それぞれにも付設される。それぞれの電流検出回路６４は（図１（ｃ）参照）、一対のカレントミラー６４ａ，６４ｂと、それらの出力ライン同士を接続させた差動出力ライン６４ｃと、信号増幅や雑音除去等を行って変位検出用検出電流ｉ１等を出力するアンプ等６４ｄからなる。
【００３３】
カレントミラー６４ａは、入力側が付設先の制御出力回路５４（そのうち特に出力段回路）の給電線のうち高電位側のもの（＋）に介挿接続され、カレントミラー６４ｂは、入力側が付設先の制御出力回路５４（そのうち特に出力段回路）の給電線のうち低電位側（−）のものに介挿接続され、両者の出力側は共に差動出力ライン６４ｃに接続される。これにより、電流検出回路６４は、何れも、該当する制御出力回路５４の出力電流を検出してそれと同じか又は対応している変位検出用検出電流ｉ１〜ｉ１２，ｒ１〜ｒ６を生成するものとなっている。
【００３４】
制御演算回路６３の演算内容は基本的に従来例と変わらないが、回路構成は（図２（ａ）参照）、ＤＳＰ６６（デジタルシグナルプロセッサ）の採用によってデジタル化されているため、前段に、Ａ／Ｄ変換回路６５が設けられている。Ａ／Ｄ変換回路６５は、この例では、６個が設けられ、何れも、クロックＣＬＫｂのタイミングでサンプリング・標本化して、例えば１２ビットで量子化するようになっている。クロックＣＬＫｂは、上述したクロックＣＬＫａの位相を例えば９０゜ずらしたものであり、クロックＣＬＫａに同期している。なお、スイッチング時の過渡状態を外せば、位相差は９０゜以外でも良く、周波数は逓倍または逓減されていても良い。
【００３５】
６個のＡ／Ｄ変換回路６５は、静電支持用電極３１への変位検出用検出電流ｉ１と静電支持用電極４１への変位検出用検出電流ｉ１２との差をとってＸ方向変位ΔＸの成分を抽出した信号と、静電支持用電極３２への変位検出用検出電流ｉ２と静電支持用電極４２への変位検出用検出電流ｉ１１との差をとってＹ方向変位ΔＹの成分を抽出した信号と、静電支持用電極３３への変位検出用検出電流ｉ３と静電支持用電極４３への変位検出用検出電流ｉ１０との差をとってＺ＋φ方向変位ΔＺ＋Δφの成分を抽出した信号と、静電支持用電極３４への変位検出用検出電流ｉ４と静電支持用電極４４への変位検出用検出電流ｉ９との差をとってＺ＋θ方向変位ΔＺ＋Δθの成分を抽出した信号と、静電支持用電極３５への変位検出用検出電流ｉ５と静電支持用電極４５への変位検出用検出電流ｉ８との差をとってＺ−φ方向変位ΔＺ−Δφの成分を抽出した信号と、静電支持用電極３６への変位検出用検出電流ｉ６と静電支持用電極４６への変位検出用検出電流ｉ６との差をとってＺ−θ方向変位ΔＺ−Δθの成分を抽出した信号とに割り振られる。
【００３６】
ロータ制御回路６２の演算内容も基本的に従来例と変わらないが、回路構成は（図２（ｂ）参照）、やはり、ＤＳＰの採用によってデジタル化されているため、前段に量子化手段が設けられている。量子化手段は、Ａ／Ｄ変換回路６５と同じでも良いが、ロータ回転制御の遂行には変位検出用検出電流ｒ１〜ｒ６のうち一つ以上の位相が把握できれば足りるので、この例では、Ａ／Ｄ変換回路６５より簡便なコンパレータＣＯＭＰが変位検出用検出電流ｒ１〜ｒ６それぞれに設けられている。二値化された各変位検出用信号は、ＤＳＰのサンプリングプログラムの処理によってＤＳＰに随時入力されて標本化された後、ジャイロロータ１０のＺ軸周りの回転状態に基づいて三相パルス状信号などの回転駆動用制御電圧を生成する公知の演算に供されるようになっている。
【００３７】
この第１実施例の静電浮上型ジャイロの信号検出回路について、その使用態様及び動作を、図面を引用して説明する。図３は、（ａ）が制御電圧印加部分の詳細図であり、（ｂ）〜（ｆ）は何れも信号波形例である。
【００３８】
ここで（図３（ａ）参照）、従来例との対比明瞭化等のため、環状ロータ型の６対の静電支持用電極のうち電極対３１，４１について、制御電圧の印加状況を詳述する。制御電圧Ｖ１はやはり正電圧Ｖ１ｂと負電圧Ｖ１ａとの対に分けられて、正電圧Ｖ１ｂは静電支持用電極３１ｂに印加され、負電圧Ｖ１ａは隣接の静電支持用電極３１ａに印加される。また、制御電圧Ｖ１２も正電圧Ｖ１２ｂと負電圧Ｖ１２ａとの対に分けられて、正電圧Ｖ１２ｂは静電支持用電極４１ｂに印加され、負電圧Ｖ１２ａは隣接の静電支持用電極４１ｂに印加される。
【００３９】
そして（図３（ｂ）参照）、ジャイロロータ１０がＺ軸周りの回転は別として中立位置に静止しているとき静電支持用電極３１，４１に印加される一定のオフセット電圧をＶofとし、姿勢制御のために算出され変化するＸ軸制御電圧成分をＶｘとすると、正電圧Ｖ１ｂのうち制御出力回路５４の出力する主成分は＋Ｖof＋Ｖｘにされ、負電圧Ｖ１ａの主成分は−Ｖof−Ｖｘにされ、正電圧Ｖ１２ｂの主成分は＋Ｖof−Ｖｘにされ、負電圧Ｖ１２ａの主成分は−Ｖof＋Ｖｘにされる。ここまでは基本的に従来例と同様であるが、変位検出用信号の重畳については従来例と異なるため、これらの制御電圧Ｖ１，Ｖ１２等へ直に変位検出用印加信号Ｖ０が重畳されるようなことはない。もっとも、変位検出用印加信号Ｖ０が伝達されて来たことの影響は受ける。
【００４０】
すなわち（図３（ｃ）参照）、印加信号発生回路６１によって、電圧波形が三角波状に変化する変位検出用印加信号Ｖ０が発生され、これが変位検出用電極３８，４８とジャイロロータ１０と静電支持用電極３１，４１を順に経て制御電圧Ｖ１，Ｖ１２に重畳する。変位検出用印加電圧信号Ｖ０の振幅は、印加信号発生回路６１に昇圧回路等を付設すれば、制御出力回路５４の電源電圧Ｖccを超えることも可能であり、従来の変位検出用印加信号ｆ１，ｆ１２に比べて可成り大きい。これに対し（図３（ｂ）参照）、制御電圧Ｖ１，Ｖ１２に重畳する電圧成分は極めて小さいので、正電圧Ｖ１ｂの波形は主成分＋Ｖof＋Ｖｘの波形から大きく離れることなくそれに沿い、負電圧Ｖ１ａは主成分−Ｖof−Ｖｘに沿い、正電圧Ｖ１２ｂは主成分＋Ｖof−Ｖｘに沿い、負電圧Ｖ１２ａは主成分−Ｖof＋Ｖｘに沿い、いずれも主成分とほぼ同様の波形を描く。
【００４１】
一方、変位検出用印加電圧信号Ｖ０と共に変位検出用印加電流ｉ０（図３（ｄ）参照）も変位検出用電極３８，４８とジャイロロータ１０と静電支持用電極３１，４１等を順に経て制御出力回路５４の出力ラインに伝達されるが、その際に変位検出用印加電流ｉ０は複数電極３１〜４８の容量に基づいて分割され、伝達先でそれぞれ該当個所の電流検出回路６４によって変位検出用検出電流信号ｉ１〜ｉ１２として検出される。これらの電流信号は（図３（ｅ）の変位検出用検出電流ｉ１を参照）、分割に応じた明確な電流値を示し、クロックＣＬＫａに対応した周波数の矩形波となる。
【００４２】
そして（図３（ｆ）及び図２（ａ）参照）、クロックＣＬＫａに同期しているが位相のずれているクロックＣＬＫｂのタイミングで、Ｘ方向変位ΔＸを反映した電流信号（ｉ１−ｉ１２）や同様の信号がＡ／Ｄ変換回路６５によって量子化され、それらを取り込んだＤＳＰ６６によって姿勢制御のための公知の演算が行われる。また、慣性空間に対する角速度や加速度なども算出される。こうして、この場合も、姿勢制御や加速度検出等が適切に遂行される。さらに、変位検出用検出電流ｒ１〜ｒ６が二値化されてＤＳＰに取り込まれ、それらを取り込んだＤＳＰによって回転駆動のための公知の演算が行われる。回転駆動用制御電圧の基本周波数は上限が数百Ｈｚ程度であるが、変位検出用検出電流ｒ１〜ｒ６の基本周波数は上述したように高いので、両者は容易かつ正確に弁別される。こうして、ロータ回転駆動も適切に遂行される。
【００４３】
以上の説明より明らかに、この実施例の静電浮上型ジャイロの信号検出回路にあっては、変位検出用印加電圧信号Ｖ０を必要に応じて拡大することが可能かつ容易であり、しかも、制御電圧Ｖ１，Ｖ１２等も制御出力回路５４の電源電圧Ｖcc近くまで拡大できるので、例えジャイロ機構部の小形化に伴って複数電極３１〜４８の容量が小さくなったとしても、十分な信号レベルを確保することができて、変位の検出を適切に果たすことはもちろん、姿勢制御性能の向上にも貢献する。
【００４４】
【第２実施例】
本発明の信号検出回路の第２実施例について、その具体的な構成を、図面を引用して説明する。図４は、（ａ）が制御出力回路の詳細な接続図、（ｂ）が電流検出回路の詳細図である。
この静電浮上型ジャイロの信号検出回路が上述した第１実施例のものと相違するのは、制御電圧Ｖ１用の制御出力回路５４及び電流検出回路６４が正電圧Ｖ１ｂ用のアンプ及び検出回路と負電圧Ｖ１ａ用のアンプ及び検出回路とに分かれて設けられている点である（図４（ａ）参照）。
【００４５】
ここで一方の電流検出回路について、出力段回路５４ａがＭＯＳトランジスタを用いたＡ級プッシュプル回路である場合を具体例に挙げて詳述する（図４（ｂ）参照）。出力段回路５４ａのアイドル電流をＩｉとし、制御電圧Ｖ１に応じて制御出力回路５４の出力ライン５４ｂに流れる出力電流をＩｏとし、変位検出用信号に応じて出力ライン５４ｂに流れる変位検出用電流成分をＩｃとする。そうすると、この場合、カレントミラー６４ａの入力側トランジスタは出力段回路５４ａの高電位側給電線（＋）に介挿接続されていて、これにはアイドル電流Ｉｉと出力電流Ｉｏの１／２との和に検出対象電流Ｉｃの半分を加えた電流が流れ、カレントミラー６４ｂの入力側トランジスタは出力段回路５４ａの低電位側給電線（−）に介挿接続されていて、これにはアイドル電流Ｉｉと出力電流Ｉｏの１／２との差から検出対象電流Ｉｃの半分を引いた電流が流れる。
【００４６】
そして、カレントミラー６４ａ，６４ｂの出力ライン同士を接続した差動出力ライン６４ｃには、出力電流Ｉｏと検出対象電流Ｉｃとの和（Ｉｏ＋Ｉｃ）が流れる。これは、制御出力回路５４の出力ライン５４ｂに流れる電流と同じ電流である。そのうち出力電流Ｉｏの成分は、共にＸ方向の姿勢制御を担う静電支持用電極３１ａ，３１ｂ，４１ａ，４１ｂに係る検出信号を組み合わせることで取り除かれる。
こうして、出力段回路５４ａの出力ライン５４ｂに対しては制御電圧の伝搬を妨げるようなものを何も介挿することなく又は接続することもなく、出力段回路５４ａから検出対象電流Ｉｃを検出して変位検出用検出電流ｉ１を生成することができる。他の制御電極３２〜３７，４１〜４７についても同様である。また、この場合は、隣接電極３１ａ，３１ｂに対応して対をなす電流検出回路の出力を加算することで、変位検出用検出電流の電流値が倍加される。
【００４７】
【第３実施例】
図５に制御出力回路の接続例を示した本発明の信号検出回路が上述した第２実施例と相違するのは、対で設けられていた電流検出回路の一方が省かれている点である。図示の場合、静電支持用電極３１ｂに正電圧Ｖ１ｂを印加する方のアンプにだけ電流検出回路が付設され、静電支持用電極３１ａに負電圧Ｖ１ａを印加する方のアンプには電流検出回路が付設されていない。
【００４８】
この場合、変位検出用検出電流ｉ１の信号レベルは倍加されないが、回路規模が小さくて済む。実用上は、変位検出用印加信号Ｖ０のレベルを上げるために印加信号発生回路６１を強化する負担と、変位検出用検出電流ｉ１〜ｉ１２のレベルを上げるために電流検出回路６４を増やす負担とを比較して、妥協点が探られる。
【００４９】
【第４実施例】
図６に制御出力回路の接続例を示した本発明の信号検出回路が上述した第２実施例と相違するのは、出力段回路５４ａがバイポーラトランジスタで構成されている点である。それに伴い、バイアス電圧を発生させるための回路５４ｅが出力段回路５４ａの上流に設けられ、この回路５４ｅにも正負の給電線が接続されるが、カレントミラー６４ａ，６４ｂは、回路５４ｅではなく最終段の出力段回路５４ａの給電線に介挿接続される。
この場合も、上述したのと同様にして、差動出力ライン６４ｃには、制御出力回路５４の出力ライン５４ｂに流れる電流と同じ電流（Ｉｏ＋Ｉｃ）が流れるので、所望の変位検出用検出電流ｉ１〜ｉ１２が得られる。
【００５０】
【第５実施例】
図７に信号入力回路を示した本発明の信号検出回路が上述した第１実施例のものと相違するのは、ＤＳＰ６６に前置されたＡ／Ｄ変換回路６５が２個に減っている点と、その上流に逐次選択切換回路６７が前置されている点である。
いずれの回路６５，６７もクロックＣＬＫｃに同期して動作するようになっている。クロックＣＬＫｃは、クロックＣＬＫａから逓倍回路等にて生成され、周波数がクロックＣＬＫａのそれの８倍になっている。
【００５１】
逐次選択切換回路６７は、クロックＣＬＫｃに応じて循環的に選択対象を切り替えてＡ／Ｄ変換回路６５に送出するものであり、具体的には、変位検出用検出電流ｉ１，ｉ７の選択、検出電流ｉ２，ｉ８の選択、検出電流ｉ３，ｉ９の選択、検出電流ｉ４，ｉ１０の選択、検出電流ｉ５，ｉ１１の選択、及び検出電流ｉ６，ｉ１２の選択、無選択または固定値の選択，無選択または固定値の選択を繰り返すようになっている。なお、２回の無選択等がクロックＣＬＫａの反転エッジを挟むよう、クロックＣＬＫａとの同期も採られている。
【００５２】
この場合、変位検出用検出電流ｉ１〜ｉ１２をＤＳＰ６６に入力するためのＡ／Ｄ変換のタイミングが少しずつずれるが、変位検出用検出電流ｉ１〜ｉ１２が何れも矩形波なっていることと、その矩形波の半周期内で一連の逐次変換を済ませるようになっていることに基づいて、総ての変位検出用検出電流ｉ１〜ｉ１２の取込が適切に遂行される。
そして、環状ロータ型ジャイロであれば、ＤＳＰ６６によって、Ｘ方向変位ΔＸを反映した検出値（ｉ１−ｉ１２）や同様の検出値が算出され、それから姿勢制御のため演算が行われる。また、円板形ロータ型ジャイロであれば、詳細は割愛するが、やはりＤＳＰ６６によって、特許文献１等にて公知の演算が検出値ｉ１〜ｉ１２に基づいて行われ、ジャイロロータ１０とジャイロケースとの相対変位ΔＸ等や、静電支持用電極３１〜３６，４１〜４６に印加する制御電圧Ｖ１〜Ｖ１２が算出される。
【００５３】
こうして、何れの場合も静電浮上型ジャイロが適切に動作する。しかも、電子回路の主要部がデジタル化されたうえ、その前段のＡ／Ｄ変換回路６５の個数が減って、全体の回路規模が大幅に削減されているので、この実施例の静電浮上型ジャイロの信号検出回路は容易にＩＣ化することができる。また、ジャイロ機構部の小形化に適うにとどまらず、電子回路部までも小形化できるので、静電浮上型ジャイロ全体の小形化が一段と推進される。
【００５４】
【その他】
なお、電流検出回路６４とＤＳＰ６６との間に存在するＡ／Ｄ変換回路６５等は、上述したように制御演算回路６３の一部であるとしても良いが、制御演算回路に属するのでなく信号検出回路の一部をなしているとしても、両者に属しているインターフェイス部としても、不都合は無い。
また、制御演算回路６３のＤＳＰ６６とロータ制御回路６２のＤＳＰは、別個に設けられていても良く、両方のプログラムをインストールしたＤＳＰに纏められていても良い。
さらに、上記の第３実施例では、Ａ／Ｄ変換回路６５を２個に集約したが、逐次選択切換回路６７による逐次選択数は任意なので、採用したＡ／Ｄ変換回路６５の速度が許す範囲で、１個に集約しても、３個以上に集約しても良い。
【００５５】
【発明の効果】
以上の説明から明らかなように、本発明の第１の解決手段の静電浮上型ジャイロの信号検出回路にあっては、変位検出用信号の流れを従来と逆転させたことにより、制御電圧と変位検出用信号との重畳が電圧有意の信号と電流有意の信号とによって遂行されるようになって、制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やすことが可能となり、その結果、電極容量が減少しても容易に適正レベルの変位検出用検出信号が得られるので、小形化に適う静電浮上型ジャイロの信号検出回路を実現することができたという有利な効果が有る。
【００５６】
また、本発明の第２の解決手段の静電浮上型ジャイロの信号検出回路にあっては、出力段回路に電流検出回路を付設するに際して出力段回路の出力ラインへの直付けを避けるようにしたことにより、小形化に適う静電浮上型ジャイロの信号検出回路を容易に実現することができたという有利な効果を奏する。
【００５７】
さらに、本発明の第３の解決手段の静電浮上型ジャイロの信号検出回路にあっては、変位検出用検出電流が矩形波状になるようにしたことにより、小形化にもデジタル化にも適う静電浮上型ジャイロの信号検出回路を実現することができたという有利な効果が有る。
【図面の簡単な説明】
【図１】本発明の静電浮上型ジャイロの信号検出回路の第１実施例について、（ａ）が、信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が電流検出回路である。
【図２】（ａ）が拘束制御系の信号入力回路、（ｂ）がロータ駆動系の信号入力回路である。
【図３】（ａ）が制御電圧印加部分の詳細図、（ｂ）〜（ｆ）は何れも信号波形例である。
【図４】本発明の静電浮上型ジャイロの信号検出回路の第２実施例について、（ａ）が制御出力回路の詳細な接続図、（ｂ）が電流検出回路の詳細図である。
【図５】本発明の静電浮上型ジャイロの信号検出回路の第３実施例について、制御出力回路の詳細な接続図である。
【図６】本発明の静電浮上型ジャイロの信号検出回路の第４実施例について、制御出力回路の詳細な接続図である。
【図７】本発明の静電浮上型ジャイロの信号検出回路の第５実施例について、拘束制御系の信号入力回路である。
【図８】静電浮上型ジャイロの機構部を示し、（ａ）〜（ｃ）が円板形ロータの例、（ｄ）及び（ｅ）が環状ロータの例であり、（ａ）及び（ｄ）が縦断正面図、（ｂ）と（ｃ）と（ｅ）が内蔵部品の展開斜視図である。
【図９】従来の信号検出回路について、（ａ）が、制御回路等に信号検出回路を加えた全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）が一部の信号入力回路、（ｄ）及び（ｅ）が電圧分配例である。
【符号の説明】
１０  ジャイロロータ（ジャイロ機構部）
２１  上側底部材（ジャイロケース、ジャイロ機構部）
２２  下側底部材（ジャイロケース、ジャイロ機構部）
２３  スペーサ（ジャイロケース、ジャイロ機構部）
３１〜３６  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
３７  ロータ駆動用電極（回転電極、ロータ駆動系）
３８  変位検出用電極（検出電極、変位検出系）
４１〜４６  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
４７  ロータ駆動用電極（回転電極、ロータ駆動系）
４８  変位検出用電極（検出電極、変位検出系）
５１  電流検出回路（変位検出系）
５２  ロータ制御回路（制御回路、ロータ駆動系）
５３  制御演算回路（制御回路、拘束制御系）
５４  制御出力回路（制御回路、拘束制御系）
５５  Ａ／Ｄ変換回路（制御演算回路、拘束制御系）
５６  ＤＳＰ（デジタルシグナルプロセッサ、制御演算回路、拘束制御系）
６１  印加信号発生回路（印加信号供給回路、信号検出回路、変位検出系）
６２  ロータ制御回路（制御回路、ロータ駆動系）
６３  制御演算回路（制御回路、拘束制御系）
６４  電流検出回路（検出信号生成回路、信号検出回路、変位検出系）
６４ａ，６４ｂ  カレントミラー（電流反転回路）
６５  Ａ／Ｄ変換回路（信号入力回路、信号検出回路＋制御演算回路）
６６  ＤＳＰ（制御演算回路、拘束制御系）
６７  逐次選択切換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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