(57)【要約】【課題】  ＡＤ変換器において、回路面積の増大を伴わずに低電圧化を実現するのは困難であった。【解決手段】  ＡＤ変換器の増幅回路にバイアス電圧を印加する第１バイアス電圧生成回路７０は、駆動部８０と制御部８８を有する。駆動部８０は、並列接続された電流駆動能力の異なる複数のバイアス回路として、第１バイアス回路８２および第２バイアス回路８４を含む。第１バイアス回路８２および第２バイアス回路８４は、それぞれ電源電位ＶＤＤと接地電位ＶＳＳとの間で直接接続されたＣＭＯＳトランジスタと、貫通電流を遮断するためのスイッチング素子を含む。ＣＭＯＳトランジスタのドレインからバイアス電圧が出力される。制御部８８は、第１バイアス回路８２および第２バイアス回路８４の双方または一方をオンさせることにより、駆動部８０全体の電流駆動能力を制御する。【選択図】        図３
2004312705.tif 000002
【特許請求の範囲】
【請求項１】
所定の負荷へ印加すべきバイアス電圧を生成する駆動部と、
前記負荷へバイアス電圧を印加すべき期間において、その負荷における必要な電流量の変化に応じて前記駆動部が持つ電流駆動能力を切り替える制御部と、
を有することを特徴とするバイアス電圧生成回路。
【請求項２】
前記駆動部は、並列に接続された電流駆動能力が異なる複数のバイアス回路を含み、
前記制御部は、前記複数のバイアス回路のうち動作させる回路数を制御することにより前記電流駆動能力を切り替えることを特徴とする請求項１に記載のバイアス電圧生成回路。
【請求項３】
前記駆動部は、並列に接続された電流駆動能力が等しい複数のバイアス回路を含み、
前記制御部は、前記複数のバイアス回路のうち動作させる回路数を制御することにより前記電流駆動能力を切り替えることを特徴とする請求項１に記載のバイアス電圧生成回路。
【請求項４】
前記駆動部は、互いに異なる第１のバイアス電圧と第２のバイアス電圧とを選択的に出力可能なバイアス回路を含み、
前記制御部は、前記負荷における必要な電流量の変化に応じて前記駆動部の出力を前記第１のバイアス電圧と前記第２のバイアス電圧で切り替えることを特徴とする請求項１に記載のバイアス電圧生成回路。
【請求項５】
オートゼロ動作とアンプ動作を交互に繰り返す増幅部と、
前記増幅部にバイアス電圧を供給する駆動部と、
前記増幅部によるオートゼロ動作とアンプ動作における必要な電流量の変化に応じて前記駆動部が持つ電流駆動能力を切り替える制御部と、
を有することを特徴とする増幅回路。
【請求項６】
前記駆動部は、並列に接続された電流駆動能力が異なる複数のバイアス回路を含み、
前記制御部は、前記複数のバイアス回路のうち動作する回路数を制御することにより前記電流駆動能力を切り替えることを特徴とする請求項６に記載の増幅回路。
【請求項７】
前記駆動部は、並列に接続された電流駆動能力が等しい複数のバイアス回路を含み、
前記制御部は、前記複数のバイアス回路のうち動作する回路数を制御することにより前記電流駆動能力を切り替えることを特徴とする請求項６に記載の増幅回路。
【請求項８】
前記駆動部は、互いに異なる第１のバイアス電圧と第２のバイアス電圧とを選択的に出力可能なバイアス回路を含み、
前記制御部は、前記負荷における必要な電流量の変化に応じて前記駆動部の出力を前記第１のバイアス電圧と前記第２のバイアス電圧で切り替えることを特徴とする請求項６に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス電圧生成回路および増幅回路に関する。本発明は特に、バイアス回路を制御する技術に関する。
【背景技術】
【０００２】
近年、携帯電話に画像撮影機能、画像再生機能、動画撮影機能、動画再生機能など様々な付加機能が搭載されるようになり、内蔵される増幅回路の消費電力低減の要求が高まっている。特に、アナログ−デジタル変換器（以下、「ＡＤ変換器」という。）を内蔵させたワンチップＬＳＩは年々微細化が進んでおり、電源電圧をより低くする必要性も生じている。変換精度の高いＡＤ変換回路として、多段パイプライン型のＡＤ変換器が知られている（例えば、特許文献１参照。）。また、ＡＤ変換器にはオペアンプが内蔵されているが、そのオペアンプへバイアスを印加する回路において出力電圧の立ち上がりを速くする技術が知られている（例えば、特許文献２参照。）。
【特許文献１】特開平９−６９７７６号公報  （全文、第１図）
【特許文献２】実開平５−１７７１２号公報  （全文、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の増幅回路においては、通常その動作内容にかかわらずバイアス電圧を印加し続けているので、必要以上に電力が消費されている。一方、電力を必要としないスタンバイ期間にバイアス電圧を比較的長時間オフにすることによって省電力化を図るとしても、そのオフ期間におけるリークを低減させるためにはキャパシタなどの部品を設ける必要があり、回路面積が増加する問題があった。
【０００４】
本発明はこうした状況に鑑みなされたものであり、その目的はバイアス電圧を印加する回路において消費電力を低減させる点にある。
【課題を解決するための手段】
【０００５】
本発明のある態様はバイアス電圧生成回路である。この回路は、所定の負荷へ印加すべきバイアス電圧を生成する駆動部と、前記負荷へバイアス電圧を印加すべき期間において、その負荷における必要な電流量の変化に応じて駆動部が持つ電流駆動能力を切り替える制御部と、を有する。
【０００６】
「所定の負荷」は、例えばＡＤ変換器やその中に含まれる増幅器など、必要とする電流量が周期的に変化する回路である。「バイアス電圧を印加すべき期間」は、例えば所定の負荷が動作すべき期間であって、バイアス電圧の印加が不要である期間を除く趣旨である。すなわち、制御部は電流駆動能力をゼロにしない範囲で細かく電流駆動を変化させる。これにより、負荷の動作期間における消費電力が必要十分な量になるよう細かく制御して全体として省電力化を図ることができる。
【０００７】
駆動部は、並列に接続された電流駆動能力が異なる複数のバイアス回路を含んでもよいし、並列に接続された電流駆動能力が等しい複数のバイアス回路を含んでもよい。これら複数のバイアス回路は、それぞれ互いに異なるバイアス電圧を出力してもよいし、それぞれ等しいバイアス電圧を出力してもよい。制御部は、複数のバイアス回路のうち動作させる回路数を制御することにより電流駆動能力を切り替えてもよい。複数のバイアス回路は、電源電圧に略等しい値である第１のバイアス電圧と電源電圧と異なる所定の値である第２のバイアス電圧とを選択的に出力してもよい。
【０００８】
バイアス回路は、電源電位と接地電位の間でＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを直列接続させて共通するドレインをそれぞれのゲートに接続しドレインからバイアス電圧を出力するＣＭＯＳトランジスタと、そのＣＭＯＳトランジスタにより生じる貫通電流を遮断するスイッチング素子と、ＣＭＯＳトランジスタからのバイアス電圧の出力を制御するスイッチング素子と、を含んでもよい。制御部は、複数のバイアス回路にそれぞれ含まれるスイッチング素子に制御信号を送ることにより動作させる回路数を制御してもよい。
【０００９】
本発明の別の態様は増幅回路である。この回路は、オートゼロ動作とアンプ動作を交互に繰り返す増幅部と、増幅部にバイアス電圧を供給する駆動部と、増幅部によるオートゼロ動作とアンプ動作における必要な電流量の変化に応じて駆動部が持つ電流駆動能力を切り替える制御部と、を有する。この増幅回路は、例えば入力アナログ電圧をもとにそれぞれが段階的に上位から数ビットずつのデジタル値を生成する複数段の変換ユニットを有する多段パイプライン型ＡＤ変換器であってもよい。その場合、複数段の変換ユニットのうち少なくともいずれかの変換ユニットへ比較的大きな電流を駆動し、その他の変換ユニットへより小さな電流を駆動するよう電流駆動能力を制御してもよい。また、高いアナログ精度が最も要求される初段の変換ユニットへ比較的大きな電流を駆動し、２段目以降の変換ユニットへより小さな電流を駆動するよう電流駆動能力を制御してもよい。
【００１０】
バイアス回路は、電源電位と接地電位の間でＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを直列接続させて共通するドレインをそれぞれのゲートに接続しドレインからバイアス電圧を出力するＣＭＯＳトランジスタと、そのＣＭＯＳトランジスタにより生じる貫通電流を遮断するスイッチング素子と、ＣＭＯＳトランジスタからのバイアス電圧の出力を制御するスイッチング素子と、を含んでもよい。制御部は、複数のバイアス回路にそれぞれ含まれるスイッチング素子に制御信号を送ることにより動作させる回路数を制御してもよい。
【００１１】
本態様においても、駆動電流を細かく調整することによって、増幅回路における消費電力を低減させることができる。
【００１２】
上記のバイアス回路は、サイズ比が異なる一対のｎチャネルトランジスタと、サイズ比が略等しい一対のｐチャネルトランジスタと、第１のバイアス電圧と第２のバイアス電圧で出力を切り替えるためのスイッチ素子と、を少なくとも含むウイルソン型カレントミラー回路であってもよい。
【００１３】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、バイアス電圧を印加する回路における消費電力を低減させることができる。
【発明を実施するための最良の形態】
【００１５】
（第１実施形態）
図１は、本実施形態のバイアス電圧生成回路を一部に含む画像処理回路の基本的な構成を示す。ＣＣＤ（Charge Coupled Device）やＣＭＯＳセンサ等のイメージセンサ１２は、被写体からの光を取り込んで電気信号に変換し、これをワンチップＬＳＩ（Large Scale Integration）１０へ入力する。ワンチップＬＳＩ１０には、ＡＧＣ（Auto Gain Control）１４、ＡＤ変換器２０、ＤＳＰ（Digital Signal Processor）１６が内蔵されている。ＡＧＣ１４はイメージセンサ１２から受け取る電気信号を増幅し、ＡＤ変換器２０は増幅されたアナログ信号をデジタル信号に変換し、ＤＳＰ１６は変換されたデジタル信号に圧縮などの画像処理を施す。ワンチップＬＳＩ１０に内蔵された各構成は所定の電圧電源から電力供給される。
【００１６】
ＡＤ変換器２０は、低消費電力化を実現するためのバイアス電圧生成回路を含んでおり、ワンチップＬＳＩ１０全体としても低消費電力化が実現され、特に省電力の要求が高い携帯電話などの携帯端末へ搭載するのに好適である。またこのバイアス電圧生成回路およびこれを含むＡＤ変換器２０は、コンデンサの容量増加による回路面積の増大を招かないので、ワンチップＬＳＩ１０への搭載に好適である。
【００１７】
図２は、第１実施形態のＡＤ変換器２０の構成を示す。ＡＤ変換器２０は、第１変換部２２から第ｎ変換部２８までのｎ段の変換ユニットにより、１０ビットのＡＤ変換を段階的に処理する。初段である第１変換部２２は、４ビットを処理し、２段目以降で残りのビットを処理する。ｎ＝４の場合、２段目から４段目でそれぞれ２ビットずつ処理すればよい。
【００１８】
第１変換部２２は、第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８を含む。第１ＡＤ変換回路３２は、入力アナログ信号を上位から所定数ビット分のデジタル信号に変換するサブＡＤ変換回路である。ここでは例えば４ビットのデジタル値を第１ＤＡ変換回路３４とデジタル出力回路３０へ出力する。第１ＤＡ変換回路３４は、第１ＡＤ変換回路３２から出力されたデジタル値をアナログ信号に変換する。第１減算回路３６は、元の入力アナログ信号と第１ＤＡ変換回路３４からのアナログ信号との差を第１増幅回路３８へ入力し、これを第１増幅回路３８が増幅して第２変換部２４へ送る。第１増幅回路３８は、例えばスイッチトキャパシタ型アンプである。第１減算回路３６と第１増幅回路３８を合わせて差動増幅回路として構成してもよい。
【００１９】
第２変換部２４は、第２ＡＤ変換回路４２、第２ＤＡ変換回路４４、第２減算回路４６、第２増幅回路４８を含む。これら各構成はそれぞれ第１変換部２２の第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８と同様に動作する。ただし、第２ＡＤ変換回路４２は、例えば第１ＡＤ変換回路３２の出力ビットより下位の２ビット分を出力する。
【００２０】
第（ｎ−１）変換部２６は、第（ｎ−１）ＡＤ変換回路５２、第（ｎ−１）ＤＡ変換回路５４、第（ｎ−１）減算回路５６、第（ｎ−１）増幅回路５８を含む。これら各構成もまたそれぞれ第１変換部２２の第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８と同様に動作する。ただし、第（ｎ−１）ＡＤ変換回路５２は、前段の出力ビットより下位の２ビット分を出力する。第ｎ変換部２８は、第ｎＡＤ変換回路６０を含む。第ｎＡＤ変換回路６０は、最下位の２ビット分を出力する。デジタル出力回路３０は、第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６、第ｎ変換部２８から受け取るデジタル信号を合成して１０ビットのデジタル信号を出力する。
【００２１】
第１バイアス電圧生成回路７０、第２バイアス電圧生成回路７２、第３バイアス電圧生成回路７４、第４バイアス電圧生成回路７６は、後述する図３に記載された構成を有するとともに、それぞれ第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６、第ｎ変換部２８へバイアス電圧を印加する。
【００２２】
図３は、第１バイアス電圧生成回路７０の構成を示す。第１バイアス電圧生成回路７０は、駆動部８０と制御部８８を有する。駆動部８０は、第１変換部２２の第１増幅回路３８などの負荷に対して印加すべきバイアス電圧を生成する。制御部８８は、負荷へバイアス電圧を印加すべき期間において、その負荷における必要な電流量の変化に応じて駆動部８０が持つ電流駆動能力を切り替える。
【００２３】
駆動部８０は、並列に接続された電流駆動能力が異なる複数のバイアス回路として、第１バイアス回路８２および第２バイアス回路８４を含む。第１バイアス回路８２は、電源電位ＶＤＤと接地電位ＶＳＳの間で直列接続させた第１トランジスタＴｒ１および第２トランジスタＴｒ２からなるＣＭＯＳトランジスタと、そのＣＭＯＳトランジスタにより生じる貫通電流を遮断するスイッチング素子としての第３トランジスタＴｒ３と、を含む。第１トランジスタＴｒ１はＰチャネルＭＯＳトランジスタであり、第２トランジスタＴｒ２はＮチャネルＭＯＳトランジスタである。第１トランジスタＴｒ１および第２トランジスタＴｒ２は、共通するドレイン電極を持ち、そのドレイン電極とそれぞれのゲート電極を短絡させたダイオード接続がなされている。共通するドレイン電極は、第１トランジスタＴｒ１および第２トランジスタＴｒ２のオン抵抗で分圧された電圧をバイアス電圧として出力する。その出力経路には出力を制御するスイッチング素子としての第１出力用トランジスタＴｒ１０が設けられている。
【００２４】
第２バイアス回路８４もまた、電源電位ＶＤＤと接地電位ＶＳＳの間で直列接続させた第４トランジスタＴｒ４および第５トランジスタＴｒ５からなるＣＭＯＳトランジスタと、そのＣＭＯＳトランジスタにより生じる貫通電流を遮断するスイッチング素子としての第６トランジスタＴｒ６と、を含む。第４トランジスタＴｒ４はＰチャネルＭＯＳトランジスタであり、第５トランジスタＴｒ５はＮチャネルＭＯＳトランジスタである。第４トランジスタＴｒ４および第５トランジスタＴｒ５もまた、共通するドレイン電極を持ち、そのドレイン電極とそれぞれのゲート電極を短絡させたダイオード接続がなされている。共通するドレイン電極は、第４トランジスタＴｒ４および第５トランジスタＴｒ５のオン抵抗で分圧された電圧をバイアス電圧として出力する。その出力経路には出力を制御するスイッチング素子としての第２出力用トランジスタＴｒ２０が設けられている。
【００２５】
第１バイアス回路８２からのバイアス電圧の出力経路は、第２バイアス回路８４からのバイアス電圧の出力経路と接続されて第１変換部２２へ印加される。
【００２６】
第１バイアス回路８２と第２バイアス回路８４は、電流駆動能力は異なるが、出力するバイアス電圧が等しい。すなわち、第１バイアス回路８２における第１トランジスタＴｒ１および第２トランジスタＴｒ２の素子サイズ比と、第２バイアス回路８４における第４トランジスタＴｒ４および第５トランジスタＴｒ５の素子サイズ比が等しくなるように構成されている。そのようにサイズ比を維持したまま、第１トランジスタＴｒ１および第２トランジスタＴｒ２、または、第４トランジスタＴｒ４および第５トランジスタＴｒ５のサイズを大きくすることにより、異なる電流駆動能力を持つよう構成されている。一般に、貫通電流が大きいほど電流駆動能力が大きい。
【００２７】
制御部８８は、第３トランジスタＴｒ３、第６トランジスタＴｒ６、第１出力用トランジスタＴｒ１０、および第２出力用トランジスタＴｒ２０のそれぞれのゲート電極に制御信号を印加してオンオフ制御する。すなわち、第１バイアス回路８２は、制御部８８による第３トランジスタＴｒ３および第１出力用トランジスタＴｒ１０のオンオフ制御により動作状態と非動作状態が切り替わる。同様に、第２バイアス回路８４は、制御部８８による第６トランジスタＴｒ６および第２出力用トランジスタＴｒ２０のオンオフ制御により動作状態と非動作状態が切り替わる。
【００２８】
制御部８８は、第１バイアス回路８２および第２バイアス回路８４のうち動作させる回路数を制御することによって駆動部８０全体の電流駆動能力を切り替える。例えば、第１変換部２２において比較的大きな電流が必要な期間には、第１バイアス回路８２および第２バイアス回路８４の双方を動作させ、比較的小さな電流で十分な期間には、第１バイアス回路８２および第２バイアス回路８４のいずれか一方のみを動作させればよい。第１バイアス回路８２および第２バイアス回路８４の電流駆動能力と、制御部８８による第３トランジスタＴｒ３、第６トランジスタＴｒ６、第１出力用トランジスタＴｒ１０、および第２出力用トランジスタＴｒ２０の制御タイミングは、バイアス電圧の印加対象である第１変換部２２において必要とされる電流量の変化に応じて設計される。
【００２９】
図４は、第１実施形態における第１変換部２２の動作の変化と制御部８８による制御の関係を示すタイムチャートである。図において上から順に、第１変換部２２に含まれる第１増幅回路３８の動作モード、第３トランジスタＴｒ３のオンオフタイミング、第６トランジスタＴｒ６のオンオフタイミング、を示す。以下、第３トランジスタＴｒ３のオンオフタイミングは第１出力用トランジスタＴｒ１０のオンオフタイミングでもあり、第６トランジスタＴｒ６のオンオフタイミングは第２出力用トランジスタＴｒ２０のオンオフタイミングでもある。第１増幅回路３８は、オートゼロ動作とアンプ動作を交互に繰り返す。本実施形態では、オートゼロ動作の期間に比較的大きな電流を必要とし、アンプ動作の期間には比較的小さな電流で十分とする。これに合わせて、制御部８８はオートゼロ動作の期間に第３トランジスタＴｒ３および第６トランジスタＴｒ６の双方をオンにし、アンプ動作の期間には第３トランジスタＴｒ３をオフにして第６トランジスタＴｒのみをオンのままにする。このように、バイアス電圧を印加する回路における電力消費量の細かな調整を実現することができる。
【００３０】
第２バイアス回路８４の電流駆動能力は第１増幅回路３８のアンプ動作期間中に第１変換部２２で必要とする電流量に基づいて設計すればよい。第１バイアス回路８２の電流駆動能力は第１増幅回路３８のオートゼロ動作期間中に第１変換部２２で必要とする電流量と第２バイアス回路８４の電流駆動能力に基づいて設計すればよい。なお、第３トランジスタＴｒ３または第６トランジスタＴｒ６をオフにする期間は、第１変換部２２がアクティブの状態である期間に含まれる比較的短い期間である。したがって、スタンバイ期間にオフするのと異なり、リーク電流による影響は小さく、別途キャパシタなどの部品を設ける必要性は低い。すなわち、回路面積の増大を回避しながらバイアス電圧を印加する回路における消費電力を低減させることができる。
【００３１】
（第２実施形態）
本実施形態のバイアス電圧生成回路は、制御部による第１バイアス回路および第２バイアス回路の制御タイミングにおいて第１実施形態と異なるが、その他の構成は第１実施形態と共通する。
【００３２】
図５は、第２実施形態における第１変換部２２の動作の変化と制御部８８による制御の関係を示すタイムチャートである。本実施形態では、オートゼロ動作期間のうち、特にオートゼロ開始直後に比較的大きな電流を必要とし、残りのオードゼロ期間には比較的小さな電流で十分とする。これに合わせて、制御部８８はオートゼロ開始直後の期間に第３トランジスタＴｒ３および第６トランジスタＴｒ６の双方をオンにし、残りのオードゼロ期間には第３トランジスタＴｒ３をオフにして第６トランジスタＴｒ６のみをオンのままにする。さらに、アンプ動作期間には第６トランジスタＴｒ６もオフにする。したがって、第２バイアス回路８４の電流駆動能力は第１増幅回路３８のオートゼロ開始直後以外のオートゼロ動作期間中に第１変換部２２で必要とする電流量に基づいて設計すればよい。第１バイアス回路８２の電流駆動能力は第１増幅回路３８のオートゼロ開始直後に第１変換部２２で必要とする電流量と第２バイアス回路８４の電流駆動能力に基づいて設計すればよい。
【００３３】
（第３実施形態）
本実施形態のバイアス電圧生成回路は、駆動部を構成する複数のバイアス回路の電流駆動能力がすべて等しい点で第１、２実施形態と異なるが、その他の構成は第１または第２実施形態と共通する。
【００３４】
図６は、第１バイアス電圧生成回路７０の構成を示す。第１バイアス電圧生成回路７０において、駆動部８０は第１バイアス回路８２、第２バイアス回路８４、第３バイアス回路８６を含む。これらのバイアス回路は同一の電流駆動能力を有する。すなわち、第１バイアス回路８２を構成する第１、２トランジスタＴｒ１、Ｔｒ２の素子サイズおよびサイズ比と、第２バイアス回路８４を構成する第４、５トランジスタＴｒ４、Ｔｒ５の素子サイズおよびサイズ比と、第３バイアス回路８６を構成する第７、８トランジスタＴｒ７、Ｔｒ８の素子サイズおよびサイズ比は、すべて同一である。
【００３５】
制御部８８は、第３トランジスタＴｒ３、第６トランジスタＴｒ６、第９トランジスタＴｒ９のそれぞれに制御信号を送ることにより、第１バイアス回路８２、第２バイアス回路８４、第３バイアス回路８６のそれぞれの動作をオンオフ制御する。第１バイアス回路８２、第２バイアス回路８４、第３バイアス回路８６のうち動作させる回路数およびそのオンオフタイミングは、第１、２実施形態と同様に、第１変換部２２において必要とする電流量の変化に応じて設計すればよい。
【００３６】
なお、第１実施形態においても、第１バイアス回路８２および第２バイアス回路８４を構成する各トランジスタのサイズ比を同一にしているので、原理的には同一のバイアス電圧を出力すると考えられる。しかし、サイズ自体が異なるためにトランジスタの特性に若干の相違が見られる可能性もあり、出力されるバイアス電圧が僅かにばらつくこともあり得る。本実施形態においては、サイズ比のみならずサイズ自体も同一に構成しているので、特性のばらつきによるバイアス電圧のばらつきをより確実に低減できる。
【００３７】
（第４実施形態）
本実施形態のバイアス電圧生成回路は、多段パイプライン型ＡＤ変換回路が有する複数段の変換ユニットに対してそれぞれ異なる電流駆動能力にてバイアス電圧を印加する点で第１〜３実施形態と異なる。図２において、初段である第１変換部２２では１０ビット分の精度が必要であるのに対し、２段目の第２変換部２４では１０−４＋１＝７ビット分の精度で足りる。このように、初段と２段目以降とでは必要なビット精度が異なり、要求されるアナログ精度が異なる。したがって、第１変換部２２は比較的大きな電流を必要するのに対し、２段目以降の第２変換部２４から第ｎ変換部２８までの各変換ユニットは、比較的小さな電流で十分とされる。これに合わせる形で、第１バイアス電圧生成回路７０の電流駆動能力と、第２バイアス電圧生成回路７２から第４バイアス電圧生成回路７６までの電流駆動能力とが異なるよう、それぞれを構成するバイアス回路内の素子サイズや制御部８８による制御タイミングを設計する。
【００３８】
（第５実施形態）
本実施形態のバイアス電圧生成回路は、駆動部に含まれるバイアス回路の構成がウイルソン型カレントミラーである点で、他の実施形態と異なる。
【００３９】
図７は、第５実施形態における第１バイアス電圧生成回路の構成を示す。駆動部８０は、第１０トランジスタＴｒ３０、第１１トランジスタＴｒ３１、第１２トランジスタＴｒ３２、第１３トランジスタＴｒ３３、第１４トランジスタＴｒ３４を含む。第１０トランジスタＴｒ３０と第１１トランジスタＴｒ３１はそれぞれのサイズ比が略等しいｐチャネルＭＯＳトランジスタであり、カレントミラーを形成する。第１０トランジスタＴｒ３０と第１１トランジスタＴｒ３１は、共通するソース電極が電源電位ＶＤＤと接続され、共通するゲート電極が第１０トランジスタＴｒ３０のドレイン電極と短絡されている。
【００４０】
第１２トランジスタＴｒ３２と第１３トランジスタＴｒ３３はそれぞれのサイズ比が異なるｎチャネルＭＯＳトランジスタであり、カレントミラーを形成する。第１２トランジスタＴｒ３２のドレイン電極が第１０トランジスタＴｒ３０のドレイン電極と接続され、第１３トランジスタＴｒ３３のドレイン電極が第１１トランジスタＴｒ３１のドレイン電極と接続され、共通するゲート電極が第１３トランジスタＴｒ３３のドレイン電極と短絡されている。第１２トランジスタＴｒ３２のソース電極は接地電位と接続され、第１３トランジスタＴｒ３３のソース電極は第１４トランジスタＴｒ３４のドレイン電極と接続されている。第１４トランジスタＴｒ３４のソース電極は接地電位と接続されている。
【００４１】
第１４トランジスタＴｒ３４は、制御部８８によりオンオフ制御される。第１４トランジスタＴｒ３４がオフの場合、第１０トランジスタＴｒ３０と第１１トランジスタＴｒ３１がオンとなり、第１２トランジスタＴｒ３２と第１３トランジスタＴｒ３３がオフとなるので、電源電位ＶＤＤと略等しい値である第１のバイアス電圧が第１変換部２２へ出力される。第１４トランジスタＴｒ３４がオンされると、第１０トランジスタＴｒ３０、第１１トランジスタＴｒ３１、第１２トランジスタＴｒ３２、第１３トランジスタＴｒ３３がすべてオンされるので、第１２トランジスタＴｒ３２と第１３トランジスタＴｒ３３のサイズ比の違いに応じた値である第２のバイアス電圧が第１変換部２２へ出力される。
【００４２】
このように、本実施形態においても、制御部８８は、負荷である第１変換部２２へバイアス電圧を印加すべき期間において、第１変換部２２における必要な電流量の変化に応じて駆動部８０が持つ電流駆動能力を切り替えることができる。すなわち、制御部８８は、駆動部８０の出力を互いに異なる第１のバイアス電圧と第２のバイアス電圧で切り替えることができる。
【００４３】
（第６実施形態）
本実施形態におけるバイアス電圧生成回路は、駆動部に含まれるバイアス回路の構成が一般的なカレントミラーである点で、バイアス電圧生成回路にウイルソン型カレントミラーを採用する第５実施形態と異なる。
【００４４】
図８は、第６実施形態における第１バイアス電圧生成回路の構成を示す。駆動部８０は、第１５トランジスタＴｒ４０、第１６トランジスタＴｒ４１、第１７トランジスタＴｒ４２、第１８トランジスタＴｒ４３を含む。第１５トランジスタＴｒ４０と第１６トランジスタＴｒ４１はそれぞれｐチャネルＭＯＳトランジスタであり、カレントミラーを形成する。第１５トランジスタＴｒ４０と第１６トランジスタＴｒ４１は、それぞれのソース電極が電源電位ＶＤＤと接続され、共通するゲート電極が第１５トランジスタＴｒ４０のドレイン電極と短絡されている。
【００４５】
第１７トランジスタＴｒ４２は、ｎチャネルＭＯＳトランジスタであり、ドレイン電極とゲート電極が短絡され、そのドレイン電極が第１６トランジスタＴ４１のドレイン電極と接続されている。第１７トランジスタＴｒ４２のソース電極は接地電位に接続されている。第１６トランジスタＴｒ４１と第１７トランジスタＴｒ４２のドレイン電極からは、第１５トランジスタＴｒ４０と第１６トランジスタＴｒ４１のそれぞれのサイズ比に応じたバイアス電圧が第１増幅回路３８へ出力される。
【００４６】
第１８トランジスタＴｒ４３は、ｎチャネルＭＯＳトランジスタであり、そのドレイン電極が第１５トランジスタＴｒ４０のドレイン電極と接続され、ソース電極は接地電位に接続されている。第１８トランジスタＴｒ４３のゲート電極には制御部８８から制御信号として２通りの電圧が印加される。
【００４７】
制御部８８は、第１９トランジスタＴｒ５０、第２０トランジスタＴｒ５１、第１スイッチ１００、第２スイッチ１０１、第３スイッチ１０２、第４スイッチ１０３を含む。制御部８８は、第１の電圧を駆動部８０へ出力するときに、第１スイッチ１００および第３スイッチ１０２をオンし、第２スイッチ１０１および第４スイッチ１０３をオフする。制御部８８は、第２の電圧を駆動部８０へ出力するときに、第１スイッチ１００および第３スイッチ１０２をオフし、第２スイッチ１０１および第４スイッチ１０３をオンする。第１９トランジスタＴｒ５０と第２０トランジスタＴｒ５１はそれぞれサイズ比が異なっており、駆動部８０へ印加する第１の電圧と第２の電圧の値も異なる。
【００４８】
第１８トランジスタＴｒ４３は、ゲート電極に第１の電圧が印加された場合と第２の電圧が印加された場合とで異なる値の電流を駆動する。これにより、制御部８８による制御に応じて第１８トランジスタＴｒ４３に流れる電流の値が切り替わり、駆動部８０から出力されるバイアス電圧の値も異なる値に切り替わる。
【００４９】
このように、本実施形態においても、制御部８８は、負荷である第１変換部２２へバイアス電圧を印加すべき期間において、第１変換部２２における必要な電流量の変化に応じて駆動部８０が持つ電流駆動能力を切り替えることができる。すなわち、制御部８８は、駆動部８０の出力を互いに異なる第１のバイアス電圧と第２のバイアス電圧で切り替えることができる。
【００５０】
なお、本実施形態ではバイアス電圧の印加対象として第１増幅回路３８を例示するが、他のコンパレータをバイアス電圧の印加対象としてもよい。例えば第１ＡＤ変換回路３２、第２ＡＤ変換回路４２、第（ｎ−１）ＡＤ変換回路５２、第ｎＡＤ変換回路６０のそれぞれに含まれるコンパレータをバイアス電圧の印加対象としてもよいし、第２増幅回路４８または第（ｎ−１）増幅回路５８をバイアス電圧の印加対象としてもよい。
【００５１】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００５２】
第１実施形態の図４は、オートゼロ動作がアンプ動作に切り替わるタイミングで制御部８８が第３トランジスタＴｒ３をオフにすることを示している。変形例においては、オートゼロ動作がアンプ動作に切り替わるタイミング以降であって、次のオートゼロ動作開始前までの任意のタイミングで制御部８８が第３トランジスタＴｒ３をオフにするよう制御してもよい。
【００５３】
第２実施形態の図５は、オートゼロ開始直後の比較的大きな電流が必要とされる期間が終わるタイミングで制御部８８が第３トランジスタＴｒ３をオフにすることを示している。変形例においては、オートゼロ開始直後の比較的大きな電流が必要とされる期間が終わってからアンプ動作に切り替わるタイミングまでの任意のタイミングで制御部８８が第３トランジスタＴｒ３をオフにするよう制御してもよい。また、同図はアンプ動作に切り替わるタイミングで制御部８８が第６トランジスタＴｒ６をオフにすることを示している。変形例においては、オートゼロ開始直後の比較的大きな電流が必要とされる期間が終わってから次のオートゼロ開始までの任意のタイミングで制御部８８が第６トランジスタＴｒ６をオフにするよう制御してもよい。
【００５４】
第１〜３実施形態において、駆動部８０を２〜３個のバイアス回路で構成した。変形例においては、それ以上の個数のバイアス回路で構成してもよいし、電流動作能力が同一のバイアス回路と電流動作能力が異なるバイアス回路とを混在させて構成してもよい。
【００５５】
第４実施形態では、初段である第１変換部２２と、２段目以降の第２変換部２４から第ｎ変換部２８とで分けて電流駆動能力の相違を説明した。変形例においては、例えば２段目以降において後段に進むにつれて必要な電流量が小さくなる場合に、これに合わせて第２バイアス電圧生成回路７２から第４バイアス電圧生成回路７６までの電流駆動能力も徐々に小さくなるよう構成してもよい。
【００５６】
図２において、第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６にそれぞれ一つずつ増幅回路を含む構成とした。変形例においては、例えば初段の第１変換部２２においてさらにサンプルホールド回路などの増幅回路を設け、その増幅回路の動作に必要な電流を考慮して第１バイアス電圧生成回路７０を構成するバイアス回路および制御部８８による制御タイミングを設計してもよい。同様に、図１に示されるＡＧＣ１４に印加するバイアス電圧もまた、各実施形態と同様のバイアス電圧生成回路により生成してもよい。
【００５７】
第３実施形態の図６において、各バイアス回路から出力されるバイアス電圧の経路には出力を制御するスイッチング素子が設けられていない構成を例示した。変形例においては、第１実施形態の図３と同様に、出力経路にスイッチング素子を設けて出力を制御してもよい。
【図面の簡単な説明】
【００５８】
【図１】本実施形態のバイアス電圧生成回路を一部に含む画像処理回路の基本的な構成を示す図である。
【図２】第１実施形態のＡＤ変換器の構成を示す図である。
【図３】第１バイアス電圧生成回路の構成を示す図である。
【図４】第１実施形態における第１変換部の動作の変化と制御部による制御の関係を示すタイムチャートである。
【図５】第２実施形態における第１変換部の動作の変化と制御部による制御の関係を示すタイムチャートである。
【図６】第３実施形態における第１バイアス電圧生成回路の構成を示す図である。
【図７】第５実施形態における第１バイアス電圧生成回路の構成を示す図である。
【図８】第６実施形態における第１バイアス電圧生成回路の構成を示す図である。
【符号の説明】
【００５９】
ＶＤＤ  電源、  ２０  ＡＤ変換器、  ７０  第１バイアス電圧生成回路、  ７２  第２バイアス電圧生成回路、  ７４  第３バイアス電圧生成回路、  ７６  第４バイアス電圧生成回路、  ８０  駆動部、  ８２  第１バイアス回路、  ８４  第２バイアス回路、  ８６  第３バイアス回路、  ８８  制御部。
【図１】
2004312705.tif 000003
【図２】
2004312705.tif 000004
【図３】
2004312705.tif 000005
【図４】
2004312705.tif 000006
【図５】
2004312705.tif 000007
【図６】
2004312705.tif 000008
【図７】
2004312705.tif 000009
【図８】
2004312705.tif 000010
【手続補正書】
【提出日】平成16年8月24日(2004.8.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
所定の負荷へ印加すべきバイアス電圧を生成する駆動部と、
前記負荷へバイアス電圧を印加すべき期間において、その負荷における必要な電流量の変化に応じて前記駆動部が持つ電流駆動能力を切り替える制御部と、
を有することを特徴とするバイアス電圧生成回路。
【請求項２】
前記駆動部は、並列に接続された電流駆動能力が異なる複数のバイアス回路を含み、
前記制御部は、前記複数のバイアス回路のうち動作させる回路数を制御することにより前記電流駆動能力を切り替えることを特徴とする請求項１に記載のバイアス電圧生成回路。
【請求項３】
前記駆動部は、並列に接続された電流駆動能力が等しい複数のバイアス回路を含み、
前記制御部は、前記複数のバイアス回路のうち動作させる回路数を制御することにより前記電流駆動能力を切り替えることを特徴とする請求項１に記載のバイアス電圧生成回路。
【請求項４】
前記駆動部は、互いに異なる第１のバイアス電圧と第２のバイアス電圧とを選択的に出力可能なバイアス回路を含み、
前記制御部は、前記負荷における必要な電流量の変化に応じて前記駆動部の出力を前記第１のバイアス電圧と前記第２のバイアス電圧で切り替えることを特徴とする請求項１に記載のバイアス電圧生成回路。
【請求項５】
オートゼロ動作とアンプ動作を交互に繰り返す増幅部と、
前記増幅部にバイアス電圧を供給する駆動部と、
前記増幅部によるオートゼロ動作とアンプ動作における必要な電流量の変化に応じて前記駆動部が持つ電流駆動能力を切り替える制御部と、
を有することを特徴とする増幅回路。
【請求項６】
前記駆動部は、並列に接続された電流駆動能力が異なる複数のバイアス回路を含み、
前記制御部は、前記複数のバイアス回路のうち動作する回路数を制御することにより前記電流駆動能力を切り替えることを特徴とする請求項５に記載の増幅回路。
【請求項７】
前記駆動部は、並列に接続された電流駆動能力が等しい複数のバイアス回路を含み、
前記制御部は、前記複数のバイアス回路のうち動作する回路数を制御することにより前記電流駆動能力を切り替えることを特徴とする請求項５に記載の増幅回路。
【請求項８】
前記駆動部は、互いに異なる第１のバイアス電圧と第２のバイアス電圧とを選択的に出力可能なバイアス回路を含み、
前記制御部は、前記負荷における必要な電流量の変化に応じて前記駆動部の出力を前記第１のバイアス電圧と前記第２のバイアス電圧で切り替えることを特徴とする請求項５に記載の増幅回路。