(57)【要約】【課題】  高密度で大容量な低コストの半導体記憶装置を提供する。【解決手段】  半導体記憶装置１００は、Ｐ型半導体基板５の上にゲート絶縁膜６を介して形成されたフローティングゲート電極１と、フローティングゲート電極１の上に容量膜７を介して形成されたコントロールゲート電極４と、コントロールゲート電極４の一方の側面と容量膜８を介して対向するようにＰ型半導体基板５の上に形成されたフローティングゲート電極２と、コントロールゲート電極４の他方の側面と容量膜９を介して対向するようにＰ型半導体基板５の上に形成されたフローティングゲート電極３と、第２フローティングゲート電極２の外側の一部とオーバーラップするようにＰ型半導体基板５に形成されたＮ型不純物拡散層１０と、フローティングゲート電極３の外側の一部とオーバーラップするようにＰ型半導体基板５に形成されたＮ型不純物拡散層１１とを具備する。【選択図】  図１
2004304149.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に第１絶縁膜を介して形成された第１フローティングゲート電極と、
前記第１フローティングゲート電極の上に第２絶縁膜を介して形成されたコントロールゲート電極と、
前記コントロールゲート電極の一方の側面と第３絶縁膜を介して対向するように前記半導体基板の上に形成された第２フローティングゲート電極と、
前記コントロールゲート電極の他方の側面と第４絶縁膜を介して対向するように前記半導体基板の上に形成された第３フローティングゲート電極と、
前記第２フローティングゲート電極の外側の一部とオーバーラップするように前記半導体基板に形成された第１不純物拡散層と、
前記第３フローティングゲート電極の外側の一部とオーバーラップするように前記半導体基板に形成された第２不純物拡散層とを具備することを特徴とする半導体記憶装置。
【請求項２】
前記第３絶縁膜は、前記第１フローティングゲート電極の一方の側面ならびに、前記半導体基板と前記第１不純物拡散層および前記第２フローティングゲート電極との間を伸びるように形成されており、
前記第４絶縁膜は、前記第１フローティングゲート電極の他方の側面ならびに、前記半導体基板と前記第２不純物拡散層および前記第３フローティングゲート電極との間を伸びるように形成されている、請求項１記載の半導体記憶装置。
【請求項３】
前記第３絶縁膜は、前記第１フローティングゲート電極の一方の側面を伸びるように形成されており、
前記第４絶縁膜は、前記第１フローティングゲート電極の他方の側面を伸びるように形成されており、
前記半導体基板と前記第１不純物拡散層および前記第２フローティングゲート電極との間に形成された第５絶縁膜と、
前記半導体基板と前記第２不純物拡散層および前記第３フローティングゲート電極との間に形成された第６絶縁膜とをさらに具備する、請求項１記載の半導体記憶装置。
【請求項４】
前記第２絶縁膜と前記第３絶縁膜と前記第４絶縁膜のうち少くなくとも１つは、窒化シリコン膜と前記窒化シリコン膜の両側に形成された酸化シリコン膜とによって構成される３層構造を有している、請求項１記載の半導体記憶装置。
【請求項５】
前記第２絶縁膜は、前記３層構造を有している、請求項４記載の半導体記憶装置。
【請求項６】
前記第３絶縁膜と前記第４絶縁膜とは、前記３層構造を有している、請求項４記載の半導体記憶装置。
【請求項７】
前記コントロールゲート電極と前記第１乃至前記第３フローティングゲート電極とは、ポリシリコンによって構成されており、
前記第１乃至前記第４絶縁膜は、酸化シリコンによって構成されている、請求項１記載の半導体記憶装置。
【請求項８】
前記半導体基板は、前記第１フローティングゲート電極の互いに対向する両側面の外側にそれぞれ形成された一対の段差部を有している、請求項１記載の半導体記憶装置。
【請求項９】
前記第２フローティングゲート電極は、前記一対の段差部の一方の上に形成されており、
前記第３フローティングゲート電極は、前記一対の段差部の他方の上に形成されており、
前記第１不純物拡散層は、前記一対の段差部の一方に形成されており、
前記第２不純物拡散層は、前記一対の段差部の他方に形成されている、請求項８記載の半導体記憶装置。
【請求項１０】
請求項２記載の半導体記憶装置の製造方法であって、
前記半導体基板上の所定領域に前記第１絶縁膜を形成する工程と、
前記第１絶縁膜上に前記第１フローティングゲート電極を形成する工程と、
前記第１フローティングゲート電極上に前記第２絶縁膜を形成する工程と、
前記第２絶縁膜上に前記コントロールゲート電極を形成する工程と、
前記コントロールゲート電極の一方の側面を覆うように前記半導体基板上に前記第３絶縁膜を形成し、前記コントロールゲート電極の他方の側面を覆うように前記半導体基板上に前記第４絶縁膜を形成する工程と、
前記コントロールゲート電極の一方の側面と前記第３絶縁膜を介して対向し、かつ前記半導体基板と前記第３絶縁膜を介して対向するように前記第２フローティングゲート電極を形成する工程と、
前記コントロールゲート電極の他方の側面と前記第４絶縁膜を介して対向し、かつ前記半導体基板と前記第４絶縁膜を介して対向するように前記第３フローティングゲート電極を形成する工程と、
前記第２及び前記第３フローティングゲート電極の外側に、前記第２及び前記第３フローティングゲート電極と一部がオーバーラップするように前記第１及び前記第２不純物拡散層をそれぞれ形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記第２絶縁膜を形成する工程は、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をこの順に形成する、請求項１０に記載の半導体記憶装置の製造方法。
【請求項１２】
請求項３記載の半導体記憶装置の製造方法であって、
前記半導体基板上の所定領域に前記第１絶縁膜を形成する工程と、
前記第１絶縁膜上に前記第１フローティングゲート電極を形成する工程と、
前記第１フローティングゲート電極上に前記第２絶縁膜を形成する工程と、
前記第２絶縁膜上に前記コントロールゲート電極を形成する工程と、
前記コントロールゲート電極の一方の側面を覆うように前記第３絶縁膜を形成し、前記コントロールゲート電極の他方の側面を覆うように前記第４絶縁膜を形成する工程と、
前記第３絶縁膜および前記第４絶縁膜の両側の前記半導体基板上に前記第５および前記第６絶縁膜をそれぞれ形成する工程と、
前記コントロールゲート電極の一方の側面と前記第３絶縁膜を介して対向し、かつ前記半導体基板と前記第５絶縁膜を介して対向するように前記第２フローティングゲート電極を形成する工程と、
前記コントロールゲート電極の他方の側面と前記第４絶縁膜を介して対向し、かつ前記半導体基板と前記第６絶縁膜を介して対向するように前記第３フローティングゲート電極を形成する工程と、
前記第２及び前記第３フローティングゲート電極の外側に、前記第２及び前記第３フローティングゲート電極と一部がオーバーラップするように前記第１及び前記第２不純物拡散層をそれぞれ形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
【請求項１３】
前記第３および前記第４絶縁膜を形成する工程は、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をこの順に形成する、請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
請求項９記載の半導体記憶装置の製造方法であって、
前記半導体基板の所定の領域に前記第１絶縁膜を形成する工程と、
前記第１絶縁膜上に前記第１フローティングゲート電極を形成する工程と、
前記第１フローティングゲート電極上に前記第２絶縁膜を形成する工程と、
前記第２絶縁膜上に前記コントロールゲート電極を形成する工程と、
第１フローティングゲート電極の対向する両側面の外側の前記半導体基板に前記段差部を形成する工程と、
前記コントロールゲート電極の一方の側面を覆うように前記半導体基板上および前記半導体基板の前記段差部の一方の上に前記第３絶縁膜を形成し、前記コントロールゲート電極の他方の側面を覆うように前記半導体基板上および前記半導体基板の前記段差部の他方の上に前記第４絶縁膜を形成する工程と、
前記コントロールゲート電極の一方の側面と前記第３絶縁膜を介して対向し、かつ前記半導体基板の前記段差部の一方と前記第３絶縁膜を介して対向するように前記第２フローティングゲート電極を形成する工程と、
前記コントロールゲート電極の他方の側面と前記第４絶縁膜を介して対向し、かつ前記半導体基板の前記段差部の他方と前記第４絶縁膜を介して対向するように前記第３フローティングゲート電極を形成する工程と、
前記第２および前記第３フローティングゲート電極の外側に、前記第２および前記第３フローティングゲート電極と一部がオーバーラップするように前記第１および前記第２不純物拡散層をそれぞれ形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
【請求項１５】
前記第２絶縁膜を形成する工程は、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をこの順に形成する、請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
請求項９記載の半導体記憶装置の製造方法であって、
前記半導体基板上の所定の領域に前記第１絶縁膜を形成する工程と、
前記第１絶縁膜上に前記第１フローティングゲート電極を形成する工程と、
前記第１フローティングゲート電極上に前記第２絶縁膜を形成する工程と、
前記第２絶縁膜上に前記コントロールゲート電極を形成する工程と、
前記コントロールゲート電極の一方の側面を覆うように前記第３絶縁膜を形成し、前記コントロールゲート電極の他方の側面を覆うように前記第４絶縁膜を形成する工程と、
前記第１フローティングゲート電極の対向する両側面の外側に前記半導体基板の前記段差部を形成する工程と、
前記第３絶縁膜および前記第４絶縁膜の両側の前記半導体基板上と前記段差部上に前期第５および前記第６絶縁膜をそれぞれ形成する工程と、
前記コントロールゲート電極の一方の側面と前記第３絶縁膜を介して対向し、かつ前記半導体基板の前期段差部と前記第５絶縁膜を介して対向するように前記第２フローティングゲート電極を形成する工程と、
前記コントロールゲート電極の他方の側面と前記第４絶縁膜を介して対向し、かつ前記半導体基板の前期段差部と前記第６絶縁膜を介して対向するように前記第３フローティングゲート電極を形成する工程と、
前記第２および前記第３フローティングゲート電極の外側に、前記第２および前記第３フローティングゲート電極と一部がオーバーラップするように前記第１および前記第２不純物拡散層をそれぞれ形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
【請求項１７】
前記第３および第４絶縁膜を形成する工程は、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をこの順に形成する、請求項１６に記載の半導体記憶装置の製造方法。
【請求項１８】
請求項１乃至請求項９のいずれか１項に記載の半導体記憶装置の駆動方法であって、
前記半導体基板と前記第１及び前記第２不純物拡散層に第１電圧を印加し、前記コントロールゲート電極に第２電圧を印加して、前記第１乃至前記第３フローティングゲート電極に同時に電荷を注入する電荷同時注入動作を包含することを特徴とする半導体記憶装置の駆動方法。
【請求項１９】
前記第１電圧は、接地電圧であり、
前記第２電圧は、前記第１電圧よりも高くなっている、請求項１８記載の半導体記憶装置の駆動方法。
【請求項２０】
前記電荷同時注入動作の後で、前記コントロールゲート電極と前記半導体基板との間及び前記コントロールゲート電極と前記第２不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記第１不純物拡散層との間に前記第１電圧よりも高い第２電圧を印加することにより、前記第２フローティングゲート電極から電荷を除去する第２フローティングゲート電極電荷除去工程をさらに包含する、請求項１８記載の半導体記憶装置の駆動方法。
【請求項２１】
前記第２フローティングゲート電極電荷除去工程は、前記半導体基板と前記第２不純物拡散層に接地電圧を印加し、前記第１不純物拡散層に前記接地電圧よりも高い第３電圧を印加し、前記コントロールゲート電極に前記接地電圧よりも低い第４電圧を印加する、請求項２０記載の半導体記憶装置の駆動方法。
【請求項２２】
前記電荷同時注入動作の後で、前記コントロールゲート電極と前記半導体基板との間及び前記コントロールゲート電極と前記第１不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記第２不純物拡散層との間に前記第１電圧よりも高い第２電圧を印加することにより、前記第３フローティングゲート電極から電荷を除去する第３フローティングゲート電極電荷除去工程をさらに包含する、請求項１８記載の半導体記憶装置の駆動方法。
【請求項２３】
前記第３フローティングゲート電極電荷除去工程は、前記半導体基板と前記第１不純物拡散層に接地電圧を印加し、前記第２不純物拡散層に前記接地電圧よりも高い第３電圧を印加し、前記コントロールゲート電極に前記第３電圧よりも低い第４電圧を印加する、請求項２２記載の半導体記憶装置の駆動方法。
【請求項２４】
請求項１乃至請求項９のいずれか１項に記載の半導体記憶装置の駆動方法であって、
前記半導体基板と前記第１及び前記第２不純物拡散層に第１電圧を印加し、前記コントロールゲート電極に第２電圧を印加して、前記第１乃至前記第３フローティングゲート電極から同時に電荷を除去する電荷同時除去工程を包含することを特徴とする半導体記憶装置の駆動方法。
【請求項２５】
前記第１電圧は、接地電圧であり、
前記第２電圧は、前記第１電圧よりも低くなっている、請求項２４記載の半導体記憶装置の駆動方法。
【請求項２６】
前記電荷同時除去工程の後で、前記コントロールゲート電極と前記半導体基板との間及び前記コントロールゲート電極と前記第２不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記第１不純物拡散層との間に前記第１電圧よりも高い第２電圧を印加することにより、前記第２フローティングゲート電極へ電荷を注入する第２フローティングゲート電極電荷注入工程をさらに包含する、請求項２４記載の半導体記憶装置の駆動方法。
【請求項２７】
前記第２フローティングゲート電極電荷注入工程は、前記半導体基板と前記第２不純物拡散層とに接地電圧を印加し、前記第１不純物拡散層に前記接地電圧よりも高い第３電圧を印加し、前記コントロールゲート電極に前記第３電圧よりも高い第４電圧を印加する、請求項２６記載の半導体記憶装置の駆動方法。
【請求項２８】
前記電荷同時除去工程の後で、前記コントロールゲート電極と前記半導体基板との間及び前記コントロールゲート電極と前記第１不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記第２不純物拡散層との間に前記第１電圧よりも高い第２電圧を印加することにより、前記第３フローティングゲート電極へ電荷を注入する第３フローティングゲート電極電荷注入工程をさらに包含する、請求項２４記載の半導体記憶装置の駆動方法。
【請求項２９】
前記第３フローティングゲート電極電荷注入工程は、前記半導体基板と前記第１不純物拡散層に接地電圧を印加し、前記第２不純物拡散層に前記接地電圧よりも高い第３電圧を印加し、前記コントロールゲート電極に前記第３電圧よりも高い第４電圧を印加する、請求項２８記載の半導体記憶装置の駆動方法。
【請求項３０】
請求項１乃至請求項９のいずれか１項に記載の半導体記憶装置の駆動方法であって、
前記コントロールゲート電極と前記第２不純物拡散層との間及び前記コントロールゲート電極と前記半導体基板との間に第１電圧を印加し、前記コントロールゲート電極と前記第１不純物拡散層との間に第２電圧を印加し、前記第１不純物拡散層と前記第２不純物拡散層との間に流れる電流の大きさにより記憶状態を判定する工程とを包含することを特徴とする半導体記憶装置の駆動方法。
【請求項３１】
請求項１乃至請求項９のいずれか１項に記載の半導体記憶装置の駆動方法であって、
前記コントロールゲート電極と前記第１不純物拡散層との間及び前記コントロールゲート電極と前記半導体基板との間に第１電圧を印加し、前記コントロールゲート電極と前記第２の不純物拡散層との間に第２電圧を印加し、
前記第１不純物拡散層と前記第２不純物拡散層との間に流れる電流の大きさにより記憶状態を判定する工程とを包含することを特徴とする半導体記憶装置の駆動方法。
【請求項３２】
請求項１乃至請求項９のいずれか１項に記載の半導体記憶装置の駆動方法であって、
前記コントロールゲート電極と前記第２不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記半導体基板との間に第２電圧を印加し、前記コントロールゲート電極と前記第１不純物拡散層との間に前記第１の電圧よりも低い第３電圧を印加する印加工程と、
前記印加工程の後で、前記第１不純物拡散層と前記第２不純物拡散層との間に流れる電流の大きさにより記憶状態を判定する工程とを包含することを特徴とする半導体記憶装置の駆動方法。
【請求項３３】
請求項１乃至請求項９のいずれか１項に記載の半導体記憶装置の駆動方法であって、
前記コントロールゲート電極と前記第１不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記半導体基板との間に第２電圧を印加し、前記コントロールゲート電極と前記第２不純物拡散層との間に前記第１電圧よりも低い第３電圧を印加する印加工程と、
前記印加工程の後で、前記第１不純物拡散層と前記第２不純物拡散層との間に流れる電流の大きさにより記憶状態を判定する工程とを包含することを特徴とする半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に浮遊ゲート型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）と、その製造方法、およびその駆動方法に関する。
【背景技術】
【０００２】
近年、各種コンピュータの内部記憶装置および外部記憶装置において、電源を供給しなくても書込まれた情報を保持することができる不揮発性半導体記憶装置として浮遊ゲート型ＥＥＰＲＯＭが利用されるようになってきた。この浮遊ゲート型ＥＥＰＲＯＭとしては、現在種々の構造が用いられている。例えばその一つとしてステップ・スプリット型ＥＥＰＲＯＭと呼ばれる、フローティングゲート電極を基板に設けた段差部にまたがるように配置した構造のものが特許第３０３３７４８号明細書（特許文献１）において提案されている。
【０００３】
図３１は、従来の半導体記憶装置９０の構成を示す断面図である。Ｐ型半導体基板１０１の表面には、凹部１２０が形成されている。この凹部１２０によって半導体基板１０１の表面は、第１表面領域１２１と、第１表面領域よりも低い第２表面領域１２２と、段差側面領域１２３とに分かれる。
【０００４】
この第１表面領域１２１におけるＰ型半導体基板１０１上には、第１ゲート絶縁膜１０２と、その上側に制御ゲート１０３とが形成されている。制御ゲート１０３の上面は、ＨＴＯ膜からなる絶縁性キャップ１０４によって覆われている。
【０００５】
凹部１２０の内面は、第２ゲート絶縁膜１０８によって覆われている。制御ゲート１０３の側面には、容量絶縁膜１０７を介して、第２表面領域１２２および段差側面領域１２３にまたがるようにサイドウォール形状の浮遊ゲート１０９が形成されている。
【０００６】
第１表面領域１２１におけるＰ型半導体基板１０１内には低濃度ソース領域１１２および高濃度ソース領域１１４が形成されている。凹部１２０内におけるＰ型半導体基板１０１の内部には低濃度ドレイン領域１１１および高濃度ドレイン領域１１３が形成されている。
【０００７】
このように構成されたフラッシュ型ＥＥＰＲＯＭの半導体装置へデータを書込むためには、例えば高濃度ソース領域１１４に０Ｖの電圧を印加し、高濃度ドレイン領域１１３に５Ｖの電圧を印加し、制御ゲート１０３には１０Ｖの電圧を印加して、ドレイン近傍において発生したチャネルホットエレクトロンを浮遊ゲート１０９に注入する。チャネルホットエレクトロンの向きは散乱によってあらゆる方向を向いているが、ソースとドレインとの間に電界が作用しているのでソース領域からドレイン領域へ向かうホットエレクトロンの速度が大きくなっており、さらにチャネルホットエレクトロンの速度ベクトル方向に浮遊ゲート１０９が配置されているため、ホットエレクトロンの注入効率が非常に大きくなる。
【０００８】
次に図３２から図３８の工程順断面図を用いて、上記従来例のフローティングゲート型ＥＥＰＲＯＭの製造方法を説明する。
【０００９】
まず図３２に示すように半導体基板１０１の表面を熱酸化し、半導体基板１０１の表面に酸化シリコン膜よりなる絶縁膜１０２を形成する。この絶縁膜は最終的に第１ゲート絶縁膜１０２として機能する部分を含む絶縁膜である。次にポリシリコン薄膜およびシリコン酸化膜（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ膜）を堆積したあと、ポリシリコン薄膜およびシリコン酸化膜をパターニングし、それによってポリシリコンからなる制御ゲート１０３を形成する。制御ゲート１０３の上面はＨＴＯ膜からなる絶縁性キャップ１０４で覆われている。
【００１０】
次に図３３に示すように、制御ゲート１０３の側面を酸化し、制御ゲート１０３の側面に容量絶縁膜１０７を形成した後、ＢＰＳＧ膜１２５を基板１０１の全面に堆積する。
【００１１】
この後、異方性エッチング技術を用いてＢＰＳＧ膜１２５をその表面からエッチバックし、図３４に示すようなＢＰＳＧ膜からなるサイドウォール１０５を制御ゲート１０３の側壁部分に形成する。
【００１２】
次に図３５に示すように、レジストマスク１０６を基板１０１上に形成する。その後レジストマスク１０６、制御ゲート１０３上の絶縁性キャップ１０４、およびＢＰＳＧサイドウォール１０５をマスクとして基板１０１の表面を部分的にエッチングし、基板１０１の表面に凹部１２０を形成する。この凹部１２０の形成により基板１０１の表面は、第１表面領域１２１、第２表面領域１２２、および段差側面領域１２３に分かれる。
【００１３】
次にレジストマスク１０６を除去した後、気相フッ酸（ｖａｐｅｒ  ＨＦ）によりＢＰＳＧサイドウォール１０５を選択的に除去し、基板１０１の表面を熱酸化し、凹部１２０の内側上に第２ゲート絶縁膜１０８を形成し図３６に示す構造を得る。
【００１４】
次に図３７に示すように不純物イオンを基盤１０１の表面に注入し、低濃度ドレイン領域１１１および低濃度ソース領域１１２を形成する。
【００１５】
この後、図３８に示すように、基板１０１の表面全面にポリシリコン膜１３０を堆積する。
【００１６】
その後ポリシリコン膜１３０をその表面からエッチバックし、図３１に示すようにポリシリコン膜１３０の一部を制御ゲート１０３の側壁部分に残存させ、それによってサイドウォール状浮遊ゲート１０９を形成する。
【００１７】
次に制御ゲート１０５、浮遊ゲート１０９および絶縁性サイドウォール１１０を注入マスクとして用い、不純物イオンを基板表面に注入する。このイオン注入によって基板１０１中に高濃度ドレイン領域１１３となる高濃度不純物層および、高濃度ソース領域１１４となる高濃度不純物層が形成される。
【特許文献１】特許第３０３３７４８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら前述したような構成では、浮遊ゲート１０９が制御ゲート１０３の側面側に形成されるため、制御ゲートが浮遊ゲートの上面に配置された従来のスタックゲート型のフラッシュ型ＥＥＰＲＯＭに比べるとメモリセルの占有面積が広くなる。このため、高密度、大容量の半導体記憶装置を実現することが困難であるという問題点がある。
【００１９】
本発明の目的は、メモリセルの占有面積を増やすことなく、単位面積当たりの記憶ビット数を増やすことができる高密度で大容量な低コストの半導体記憶装置およびその製造方法およびその駆動方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明に係る半導体記憶装置は、半導体基板の上に第１絶縁膜を介して形成された第１フローティングゲート電極と、前記第１フローティングゲート電極の上に第２絶縁膜を介して形成されたコントロールゲート電極と、前記コントロールゲート電極の一方の側面と第３絶縁膜を介して対向するように前記半導体基板の上に形成された第２フローティングゲート電極と、前記コントロールゲート電極の他方の側面と第４絶縁膜を介して対向するように前記半導体基板の上に形成された第３フローティングゲート電極と、前記第２フローティングゲート電極の外側の一部とオーバーラップするように前記半導体基板に形成された第１不純物拡散層と、前記第３フローティングゲート電極の外側の一部とオーバーラップするように前記半導体基板に形成された第２不純物拡散層とを具備することを特徴とする。
【００２１】
本発明に係る半導体記憶装置の製造方法は、本発明に係る半導体記憶装置の製造方法であって、前記半導体基板上の所定領域に前記第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記第１フローティングゲート電極を形成する工程と、前記第１フローティングゲート電極上に前記第２絶縁膜を形成する工程と、前記第２絶縁膜上に前記コントロールゲート電極を形成する工程と、前記コントロールゲート電極の一方の側面を覆うように前記半導体基板上に前記第３絶縁膜を形成し、前記コントロールゲート電極の他方の側面を覆うように前記半導体基板上に前記第４絶縁膜を形成する工程と、前記コントロールゲート電極の一方の側面と前記第３絶縁膜を介して対向し、かつ前記半導体基板と前記第３絶縁膜を介して対向するように前記第２フローティングゲート電極を形成する工程と、前記コントロールゲート電極の他方の側面と前記第４絶縁膜を介して対向し、かつ前記半導体基板と前記第４絶縁膜を介して対向するように前記第３フローティングゲート電極を形成する工程と、前記第２及び前記第３フローティングゲート電極の外側に、前記第２及び前記第３フローティングゲート電極と一部がオーバーラップするように前記第１及び前記第２不純物拡散層をそれぞれ形成する工程とを備えたことを特徴とする。
【００２２】
本発明に係る半導体記憶装置の他の製造方法は、本発明に係る半導体記憶装置の製造方法であって、前記半導体基板上の所定領域に前記第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記第１フローティングゲート電極を形成する工程と、前記第１フローティングゲート電極上に前記第２絶縁膜を形成する工程と、前記第２絶縁膜上に前記コントロールゲート電極を形成する工程と、前記コントロールゲート電極の一方の側面を覆うように前記第３絶縁膜を形成し、前記コントロールゲート電極の他方の側面を覆うように前記第４絶縁膜を形成する工程と、前記第３絶縁膜および前記第４絶縁膜の両側の前記半導体基板上に前記第５および前記第６絶縁膜をそれぞれ形成する工程と、前記コントロールゲート電極の一方の側面と前記第３絶縁膜を介して対向し、かつ前記半導体基板と前記第５絶縁膜を介して対向するように前記第２フローティングゲート電極を形成する工程と、前記コントロールゲート電極の他方の側面と前記第４絶縁膜を介して対向し、かつ前記半導体基板と前記第６絶縁膜を介して対向するように前記第３フローティングゲート電極を形成する工程と、前記第２及び前記第３フローティングゲート電極の外側に、前記第２及び前記第３フローティングゲート電極と一部がオーバーラップするように前記第１及び前記第２不純物拡散層をそれぞれ形成することを特徴とする。
【００２３】
本発明に係る半導体記憶装置のさらに他の製造方法は、前記半導体基板の所定の領域に前記第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記第１フローティングゲート電極を形成する工程と、前記第１フローティングゲート電極上に前記第２絶縁膜を形成する工程と、前記第２絶縁膜上に前記コントロールゲート電極を形成する工程と、第１フローティングゲート電極の対向する両側面の外側の前記半導体基板に前記段差部を形成する工程と、前記コントロールゲート電極の一方の側面を覆うように前記半導体基板上および前記半導体基板の前記段差部の一方の上に前記第３絶縁膜を形成し、前記コントロールゲート電極の他方の側面を覆うように前記半導体基板上および前記半導体基板の前記段差部の他方の上に前記第４絶縁膜を形成する工程と、前記コントロールゲート電極の一方の側面と前記第３絶縁膜を介して対向し、かつ前記半導体基板の前記段差部の一方と前記第３絶縁膜を介して対向するように前記第２フローティングゲート電極を形成する工程と、前記コントロールゲート電極の他方の側面と前記第４絶縁膜を介して対向し、かつ前記半導体基板の前記段差部の他方と前記第４絶縁膜を介して対向するように前記第３フローティングゲート電極を形成する工程と、前記第２および前記第３フローティングゲート電極の外側に、前記第２および前記第３フローティングゲート電極と一部がオーバーラップするように前記第１および前記第２不純物拡散層をそれぞれ形成する工程とを備えたことを特徴とする。
【００２４】
本発明に係る半導体記憶装置のさらに他の製造方法は、前記半導体基板上の所定の領域に前記第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記第１フローティングゲート電極を形成する工程と、前記第１フローティングゲート電極上に前記第２絶縁膜を形成する工程と、前記第２絶縁膜上に前記コントロールゲート電極を形成する工程と、前記コントロールゲート電極の一方の側面を覆うように前記第３絶縁膜を形成し、前記コントロールゲート電極の他方の側面を覆うように前記第４絶縁膜を形成する工程と、前記第１フローティングゲート電極の対向する両側面の外側に前記半導体基板の前記段差部を形成する工程と、前記第３絶縁膜および前記第４絶縁膜の両側の前記半導体基板上と前記段差部上に前期第５および前記第６絶縁膜をそれぞれ形成する工程と、前記コントロールゲート電極の一方の側面と前記第３絶縁膜を介して対向し、かつ前記半導体基板の前期段差部と前記第５絶縁膜を介して対向するように前記第２フローティングゲート電極を形成する工程と、前記コントロールゲート電極の他方の側面と前記第４絶縁膜を介して対向し、かつ前記半導体基板の前期段差部と前記第６絶縁膜を介して対向するように前記第３フローティングゲート電極を形成する工程と、前記第２および前記第３フローティングゲート電極の外側に、前記第２および前記第３フローティングゲート電極と一部がオーバーラップするように前記第１および前記第２不純物拡散層をそれぞれ形成する工程とを備えたことを特徴とする。
【００２５】
本発明に係る半導体記憶装置の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記半導体基板と前記第１及び前記第２不純物拡散層に第１電圧を印加し、前記コントロールゲート電極に第２電圧を印加して、前記第１乃至前記第３フローティングゲート電極に同時に電荷を注入する電荷同時注入動作を包含することを特徴とする。
【００２６】
本発明に係る半導体記憶装置のさらに他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記電荷同時注入動作の後で、前記コントロールゲート電極と前記半導体基板との間及び前記コントロールゲート電極と前記第２不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記第１不純物拡散層との間に前記第１電圧よりも高い第２電圧を印加することにより、前記第２フローティングゲート電極から電荷を除去する第２フローティングゲート電極電荷除去工程をさらに包含することを特徴とする。
【００２７】
本発明に係る半導体記憶装置のさらに他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記第２フローティングゲート電極電荷除去工程は、前記半導体基板と前記第２不純物拡散層に接地電圧を印加し、前記第１不純物拡散層に前記接地電圧よりも高い第３電圧を印加し、前記コントロールゲート電極に前記接地電圧よりも低い第４電圧を印加することを特徴とする。
【００２８】
本発明に係る半導体記憶装置のさらに他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記電荷同時注入動作の後で、前記コントロールゲート電極と前記半導体基板との間及び前記コントロールゲート電極と前記第１不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記第２不純物拡散層との間に前記第１電圧よりも高い第２電圧を印加することにより、前記第３フローティングゲート電極から電荷を除去する第３フローティングゲート電極電荷除去工程をさらに包含することを特徴とする。
【００２９】
本発明に係る半導体記憶装置のさらに他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記半導体基板と前記第１及び前記第２不純物拡散層に第１電圧を印加し、前記コントロールゲート電極に第２電圧を印加して、前記第１乃至前記第３フローティングゲート電極から同時に電荷を除去する電荷同時除去工程を包含することを特徴とする。
【００３０】
本発明に係る半導体記憶装置のさらに他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記電荷同時除去工程の後で、前記コントロールゲート電極と前記半導体基板との間及び前記コントロールゲート電極と前記第２不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記第１不純物拡散層との間に前記第１電圧よりも高い第２電圧を印加することにより、前記第２フローティングゲート電極へ電荷を注入する第２フローティングゲート電極電荷注入工程をさらに包含することを特徴とする。
【００３１】
本発明に係る半導体記憶装置のさらに他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記電荷同時除去工程の後で、前記コントロールゲート電極と前記半導体基板との間及び前記コントロールゲート電極と前記第１不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記第２不純物拡散層との間に前記第１電圧よりも高い第２電圧を印加することにより、前記第３フローティングゲート電極へ電荷を注入する第３フローティングゲート電極電荷注入工程をさらに包含することを特徴とする。
【００３２】
本発明に係る半導体記憶装置の他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記コントロールゲート電極と前記第２不純物拡散層との間及び前記コントロールゲート電極と前記半導体基板との間に第１電圧を印加し、前記コントロールゲート電極と前記第１不純物拡散層との間に第２電圧を印加し、前記第１不純物拡散層と前記第２不純物拡散層との間に流れる電流の大きさにより記憶状態を判定する工程とを包含することを特徴とする。
【００３３】
本発明に係る半導体記憶装置のさらに他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記コントロールゲート電極と前記第１不純物拡散層との間及び前記コントロールゲート電極と前記半導体基板との間に第１電圧を印加し、前記コントロールゲート電極と前記第２の不純物拡散層との間に第２電圧を印加する印加工程と、前記印加工程の後で、前記第１不純物拡散層と前記第２不純物拡散層との間に流れる電流の大きさにより記憶状態を判定する工程とを包含することを特徴とする。
【００３４】
本発明に係る半導体記憶装置のさらに他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記コントロールゲート電極と前記第２不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記半導体基板との間に第２電圧を印加し、前記コントロールゲート電極と前記第１不純物拡散層との間に前記第１の電圧よりも低い第３電圧を印加する印加工程と、前記印加工程の後で、前記第１不純物拡散層と前記第２不純物拡散層との間に流れる電流の大きさにより記憶状態を判定する工程とを包含することを特徴とする。
【００３５】
本発明に係る半導体記憶装置のさらに他の駆動方法は、本発明に係る半導体記憶装置の駆動方法であって、前記コントロールゲート電極と前記第１不純物拡散層との間に第１電圧を印加し、前記コントロールゲート電極と前記半導体基板との間に第２電圧を印加し、前記コントロールゲート電極と前記第２不純物拡散層との間に前記第１電圧よりも低い第３電圧を印加する印加工程と、前記印加工程の後で、前記第１不純物拡散層と前記第２不純物拡散層との間に流れる電流の大きさにより記憶状態を判定する工程とを包含することを特徴とする。
【発明の効果】
【００３６】
本発明によれば、メモリセルの占有面積を増やすことなく、単位面積当たりの記憶ビット数を増やすことができる高密度で大容量な低コストの半導体記憶装置およびその製造方法およびその駆動方法を提供することができる。
【発明を実施するための最良の形態】
【００３７】
本実施の形態に係る半導体記憶装置においては、半導体基板の上に第１絶縁膜を介して形成された第１フローティングゲート電極と、第１フローティングゲート電極の上に第２絶縁膜を介して形成されたコントロールゲート電極と、コントロールゲート電極の一方の側面と第３絶縁膜を介して対向するように半導体基板の上に形成された第２フローティングゲート電極と、コントロールゲート電極の他方の側面と第４絶縁膜を介して対向するように半導体基板の上に形成された第３フローティングゲート電極とを備えている。このため、コントロールゲート電極の下側と両側とにフローティングゲート電極が配置される。従って、単位面積当たりの記憶ビット数を増やすことができる。その結果、より高密度で大容量な低コストの半導体記憶装置を提供することができる。
【００３８】
この実施の形態では、前記第３絶縁膜は、前記第１フローティングゲート電極の一方の側面ならびに、前記半導体基板と前記第１不純物拡散層および前記第２フローティングゲート電極との間を伸びるように形成されており、前記第４絶縁膜は、前記第１フローティングゲート電極の他方の側面ならびに、前記半導体基板と前記第２不純物拡散層および前記第３フローティングゲート電極との間を伸びるように形成されていることが好ましい。
【００３９】
前記第３絶縁膜は、前記第１フローティングゲート電極の一方の側面を伸びるように形成されており、前記第４絶縁膜は、前記第１フローティングゲート電極の他方の側面を伸びるように形成されており、前記半導体基板と前記第１不純物拡散層および前記第２フローティングゲート電極との間に形成された第５絶縁膜と、前記半導体基板と前記第２不純物拡散層および前記第３フローティングゲート電極との間に形成された第６絶縁膜とをさらに具備することが好ましい。
【００４０】
前記第２絶縁膜と前記第３絶縁膜と前記第４絶縁膜のうち少くなくとも１つは、窒化シリコン膜と前記窒化シリコン膜の両側に形成された酸化シリコン膜とによって構成される３層構造を有していることが好ましい。
【００４１】
前記第２絶縁膜は、前記３層構造を有していることが好ましい。
【００４２】
前記第３絶縁膜と前記第４絶縁膜とは、前記３層構造を有していることが好ましい。
【００４３】
前記半導体基板は、前記第１フローティングゲート電極の互いに対向する両側面の外側にそれぞれ形成された一対の段差部を有していることが好ましい。
【００４４】
前記第２フローティングゲート電極は、前記一対の段差部の一方の上に形成されており、前記第３フローティングゲート電極は、前記一対の段差部の他方の上に形成されており、前記第１不純物拡散層は、前記一対の段差部の一方に形成されており、前記第２不純物拡散層は、前記一対の段差部の他方に形成されていることが好ましい。
【００４５】
本実施の形態に係る半導体装置の製造方法においては、第１絶縁膜上に第１フローティングゲート電極を形成する工程と、第１フローティングゲート電極上に第２絶縁膜を形成する工程と、第２絶縁膜上にコントロールゲート電極を形成する工程と、コントロールゲート電極の一方の側面を覆うように半導体基板上に第３絶縁膜を形成し、コントロールゲート電極の他方の側面を覆うように半導体基板上に第４絶縁膜を形成する工程と、コントロールゲート電極の一方の側面と第３絶縁膜を介して対向し、かつ半導体基板と第３絶縁膜を介して対向するように第２フローティングゲート電極を形成する工程と、コントロールゲート電極の他方の側面と第４絶縁膜を介して対向し、かつ半導体基板と第４絶縁膜を介して対向するように第３フローティングゲート電極を形成する工程とを備えている。このため、コントロールゲート電極の下側と両側とにフローティングゲート電極を形成することができる。従って、単位面積当たりの記憶ビット数を増やすことができる。その結果、より高密度で大容量な低コストの半導体記憶装置の製造方法を提供することができる。
【００４６】
この実施の形態においては、前記第２絶縁膜を形成する工程は、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をこの順に形成することが好ましい。
【００４７】
他の実施の形態に係る半導体装置の他の製造方法においては、第１絶縁膜上に第１フローティングゲート電極を形成する工程と、第１フローティングゲート電極上に第２絶縁膜を形成する工程と、第２絶縁膜上にコントロールゲート電極を形成する工程と、コントロールゲート電極の一方の側面を覆うように第３絶縁膜を形成し、コントロールゲート電極の他方の側面を覆うように第４絶縁膜を形成する工程と、第３絶縁膜および第４絶縁膜の両側の半導体基板上に第５および第６絶縁膜をそれぞれ形成する工程と、コントロールゲート電極の一方の側面と第３絶縁膜を介して対向し、かつ半導体基板と第５絶縁膜を介して対向するように第２フローティングゲート電極を形成する工程と、コントロールゲート電極の他方の側面と第４絶縁膜を介して対向し、かつ半導体基板と第６絶縁膜を介して対向するように第３フローティングゲート電極を形成する工程とを備えている。このため、コントロールゲート電極の下側と両側とにフローティングゲート電極を形成することができる。従って、単位面積当たりの記憶ビット数を増やすことができる。その結果、より高密度で大容量な低コストの半導体記憶装置の製造方法を提供することができる。
【００４８】
他の実施の形態においては、前記第３および前記第４絶縁膜を形成する工程は、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をこの順に形成することが好ましい。
【００４９】
以下、図面を参照して本発明の実施の形態を説明する。
【００５０】
（実施の形態１）
図１は、実施の形態１に係るＮチャネルフローティングゲート型ＥＥＰＲＯＭを構成する半導体記憶装置１００の構成を示す断面図である。
【００５１】
Ｐ型半導体基板５に、トランジスタのソースまたはドレインとして機能するＮ型不純物拡散層１１と、ドレインまたはソースとして機能するＮ型不純物拡散層１０とが、所定の間隔を空けて露出するように形成されている。
【００５２】
Ｎ型不純物拡散層１０とＮ型不純物拡散層１１との間におけるＰ型半導体基板５の上には、酸化シリコンによって構成されたゲート絶縁膜６が形成されている。ゲート絶縁膜６の上には、ポリシリコンによって構成されたフローティングゲート電極１がゲート絶縁膜６と整合するように形成されている。
【００５３】
フローティングゲート電極１の上には、酸化シリコンによって構成された容量膜７が積層されている。容量膜７の上には、ポリシリコンによって構成されたコントロールゲート電極４が積層されている。
【００５４】
コントロールゲート電極４と容量膜７とフローティングゲート電極１とゲート絶縁膜６のＮ型不純物拡散層１０側の側面には、酸化シリコンによって構成された容量膜８がＮ型不純物拡散層１０のフローティングゲート電極１側の一部とオーバーラップするように略Ｌ字形状に形成されている。コントロールゲート電極４と容量膜７とフローティングゲート電極１とゲート絶縁膜６とのＮ型不純物拡散層１１側の側面には、酸化シリコンによって構成された容量膜９がＮ型不純物拡散層１１のフローティングゲート電極１側の一部とオーバーラップするように略逆Ｌ字形状に形成されている。
【００５５】
容量膜８上には、容量膜８を挟んでコントロールゲート電極４、フローティングゲート電極１およびＮ型不純物拡散層１０と対向するようにフローティングゲート電極２が形成されている。容量膜９上には、容量膜９を挟んでコントロールゲート電極４、フローティングゲート電極１およびＮ型不純物拡散層１１と対向するようにフローティングゲート電極３が形成されている。
【００５６】
このように、Ｎ型不純物拡散層１０はフローティングゲート電極２の外側の一部とオーバーラップするようにＰ型半導体基板５に形成されており、Ｎ型不純物拡散層１１はフローティングゲート電極３の外側の一部とオーバーラップするようにＰ型半導体基板５に形成されている。
【００５７】
コントロールゲート電極４は図示しないワード線に接続されるか、あるいはコントロールゲート電極４自体がワード線として機能する。またＮ型不純物拡散層１０、１１へは金属配線コンタクトがなされるが、図中では省略している。
【００５８】
このように構成された半導体記憶装置１００は、以下のようにして製造される。図２乃至図５は、実施の形態１に係る半導体記憶装置１００の製造方法を示す断面図である。
【００５９】
まず図２に示すように、Ｐ型半導体基板５の表面に熱酸化により厚さ８〜１５ナノメータ（ｎｍ）の酸化シリコン膜２４を形成する。その後、ＣＶＤ法によりポリシリコン膜２５を酸化シリコン膜２４の上に堆積する。次に、ポリシリコン膜２５の表面を熱酸化して酸化シリコン膜２６を形成する。そして、酸化シリコン膜２６上にポリシリコン膜２７を堆積する。
【００６０】
次に図３に示すように、公知のリソグラフィー技術およびドライエッチング技術を用いてポリシリコン膜２７、酸化シリコン膜２６、ポリシリコン膜２５および酸化シリコン膜２４をパターニングし、これによってゲート絶縁膜６、フローティングゲート電極１、容量膜７およびコントロールゲート電極４を形成する。
【００６１】
次に図４に示すように、Ｐ型半導体基板５およびコントロールゲート電極４およびフローティングゲート電極１の表面を熱酸化して、ゲート絶縁膜６、フローティングゲート電極１、容量膜７およびコントロールゲート電極４を覆うように厚さ１０〜１５ナノメータ（ｎｍ）の酸化シリコン膜２８を形成し、その後、酸化シリコン膜２８を覆うようにポリシリコン膜２９を堆積する。
【００６２】
次に図５に示すように、異方性エッチング技術を用いてポリシリコン膜２９をその表面からエッチバックし、ポリシリコン膜よりなるフローティングゲート電極２およびフローティングゲート電極３を、コントロールゲート電極４とフローティングゲート電極１との両側面に対向するように形成する。その後、イオン注入によって砒素イオンをＰ型半導体基板５に注入し、Ｎ型不純物拡散層１０およびＮ型不純物拡散層１１を形成する。Ｎ型不純物拡散層１０およびＮ型不純物拡散層１１はドレイン領域またはソース領域として機能する。このようにして実施の形態１に係る半導体記憶装置１００が完成する。
【００６３】
次に、半導体記憶装置１００の駆動方法を説明する。
【００６４】
図６（ａ）〜図６（ｄ）および図７（ａ）〜図７（ｄ）は、半導体記憶装置１００の駆動方法を説明するための模式断面図である。
【００６５】
データを一括して書込むために、図６（ａ）に示すように例えばコントロールゲート電極４に＋２０ボルト（Ｖ）の電圧を印加し、Ｎ型不純物拡散層１０とＮ型不純物拡散層１１とＰ型半導体基板５とを接地すると、Ｎ型不純物拡散層１０とＮ型不純物拡散層１１とＰ型半導体基板５とから電子がトンネリングによってフローティングゲート電極１、２および３へ同時に注入される。
【００６６】
データを一括して消去するために、図６（ｂ）に示すように例えばコントロールゲート電極４に−２０ボルト（Ｖ）の電圧を印加し、Ｎ型不純物拡散層１０とＮ型不純物拡散層１１とＰ型半導体基板５とを接地すると、フローティングゲート電極１，２および３から電子がトンネリングによってＮ型不純物拡散層１０とＮ型不純物拡散層１１とＰ型半導体基板５とへ同時に放出される。
【００６７】
このようにしてデータが消去されたメモリセルへ他のデータを書き込むために図６（ｃ）に示すように、コントロールゲート電極４に＋１０ボルト（Ｖ）の電圧を印加し、Ｎ型不純物拡散層１０に＋５Ｖボルト（Ｖ）の電圧を印加して、Ｎ型不純物拡散層１１とＰ型半導体基板５とを接地する。このような状態にすると、メモリトランジスタのチャンネルがオン状態となり、Ｎ型不純物拡散層１０の近傍においてホットエレクトロンが発生する。そのホットエレクトロンの一部はフローティングゲート電極２へ注入されて蓄積される。図６（ｂ）に示す状態から、図６（ｃ）に示すオペレーションを行なうことによって、フローティングゲート電極２にのみ電子が蓄積された状態を実現することができる。
【００６８】
逆に図６（ｄ）に示すように、コントロールゲート電極４に＋１０ボルト（Ｖ）の電圧を印加し、Ｎ型不純物拡散層１１に＋５ボルト（Ｖ）の電圧を印加して、Ｎ型不純物拡散層１０とＰ型半導体基板５とを接地すると、メモリトランジスタのチャンネルがオン状態となり、Ｎ型不純物拡散層１１の近傍においてホットエレクトロンが発生する。そのホットエレクトロンの一部はフローティングゲート電極３へ注入されて蓄積される。ここで図６（ｂ）に示す状態から、図６（ｄ）に示すオペレーションを行なうことによって、フローティングゲート電極３にのみ電子が蓄積された状態を実現することができる。
【００６９】
また図７（ａ）に示すように、コントロールゲート電極４に−１０ボルト（Ｖ）の電圧を印加し、Ｎ型不純物拡散層１０に＋５ボルト（Ｖ）の電圧を印加し、Ｐ型半導体基板５およびＮ型不純物拡散層１１を接地する。このようにするとフローティングゲート電極２からのみ、蓄積された電子をＮ型不純物拡散層１０へと放出することができるため、例えば図６（ａ）に示す状態から、図７（ａ）に示すオペレーションを行なうことにより、フローティングゲート電極１および３にのみ電子が蓄積された状態を作ることができる。
【００７０】
逆に図７（ｂ）に示すように、コントロールゲート電極４に−１０ボルト（Ｖ）の電圧を印加し、Ｎ型不純物拡散層１１に＋５ボルト（Ｖ）の電圧を印加して、Ｐ型半導体基板５およびＮ型不純物拡散層１０を接地すると、フローティングゲート電極３からのみ、蓄積された電子をＮ型不純物拡散層１１へと放出することができるため、例えば図６（ａ）に示す状態から、図７（ｂ）に示すオペレーションを行なうことにより、フローティングゲート電極１および２にのみ電子が蓄積された状態を作ることができる。さらにこの状態から前述した図７（ａ）に示すオペレーションを行なうと、フローティングゲート電極１にのみ電子が蓄積された状態を作ることができる。
【００７１】
以上のように、メモリセルの状態としては８種類の状態を持つことが可能となるので、従来のメモリセルが有する２種類の状態に比べてより多くの情報を記憶することができることになる。
【００７２】
次に、このメモリセルの読み出し方法を説明する。
【００７３】
メモリセルからデータを読み出すためには一般にはソースとドレインとの間の電流の大小を検出するが、実施の形態１に係る半導体記憶装置１００における読み出し方法においては、例えば図７（ｃ）に示すように、コントロールゲート電極４に＋２．５ボルト（Ｖ）の電圧を印加し、Ｎ型不純物拡散層１０に＋１．５ボルト（Ｖ）の電圧を印加して、Ｎ型不純物拡散層１１に０ボルト（Ｖ）、Ｐ型半導体基板５に０ボルト（Ｖ）の電圧を印加する。するとＮ型不純物拡散層１０の近傍のＰ型半導体基板５の内部においては、印加された逆方向電圧によって空乏層が広がり、その空乏層の端はフローティングゲート電極１まで到達する。そのため、Ｎ型不純物拡散層１０とＮ型不純物拡散層１１との間を流れる電流は、フローティングゲート電極１とフローティングゲート電極３とに蓄積されている電荷のみの影響を受ける。従って、その電流量を検出することによってフローティングゲート電極１の状態とフローティングゲート電極３の状態とを知ることができる。
【００７４】
また、逆にコントロールゲート電極４に＋２．５ボルト（Ｖ）の電圧を印加し、Ｎ型不純物拡散層１１に＋１．５ボルト（Ｖ）の電圧を印加して、Ｎ型不純物拡散層１０とＰ型半導体基板５に０ボルト（Ｖ）の電圧を印加することによって、フローティングゲート電極１の状態とフローティングゲート電極２の状態とを知ることができる。
【００７５】
さらに、フローティングゲート電極１の状態のみを知りたいときは、図７（ｄ）に示すようにコントロールゲート電極４に＋４．０ボルト（Ｖ）の電圧を印加し、Ｎ型不純物拡散層１１に＋１．５ボルト（Ｖ）の電圧を印加して、Ｎ型不純物拡散層１０に＋３．０ボルト（Ｖ）、Ｐ型半導体基板５に０ボルト（Ｖ）の電圧を印加する。このときＮ型不純物拡散層１０の近傍におけるＰ型半導体基板５の内部と、Ｎ型不純物拡散層１１の近傍におけるＰ型半導体基板５の内部とにおいて空乏層が広がる。このため、それぞれフローティングゲート電極２とフローティングゲート電極３とのチャンネル電流への影響がなくなる。従って、フローティングゲート電極１に蓄積された電荷のみによってチャンネル電流が決定される。このようにしてフローティングゲート電極１の状態のみを知ることが可能となる。
【００７６】
このように、実施の形態１においては、フローティングゲート電極１とフローティングゲート電極２とフローティングゲート電極３とのそれぞれに、電子が注入された状態と除去された状態とを作ることができるため、合計八通りの状態を半導体記憶装置に持たせることが可能となる。このため、単位面積当たりの記憶ビット数で比較した場合、従来例に比べて極めて高密度の情報を記憶することができる。
【００７７】
以上のように実施の形態１によれば、Ｐ型半導体基板５の上にゲート絶縁膜６を介して形成されたフローティングゲート電極１と、フローティングゲート電極１の上に容量膜７を介して形成されたコントロールゲート電極４と、コントロールゲート電極４の一方の側面と容量膜８を介して対向するようにＰ型半導体基板５の上に形成されたフローティングゲート電極２と、コントロールゲート電極４の他方の側面と容量膜９を介して対向するようにＰ型半導体基板５の上に形成されたフローティングゲート電極３とを備えている。このため、コントロールゲート電極４の下側と両側とにフローティングゲート電極１，２および３が配置される。従って、単位面積当たりの記憶ビット数を増やすことができる。その結果、より高密度で大容量な低コストの半導体記憶装置を提供することができる。
【００７８】
（実施の形態２）
図８は、実施の形態２に係る半導体記憶装置１００Ａの構成を示す断面図である。実施の形態１において図１乃至図７を参照して前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置１００と異なる点は、容量膜８の替わりに容量膜８Ａと絶縁膜１２とを備えており、容量膜９の替わりに容量膜９Ａと絶縁膜１３とを備えている点である。
【００７９】
容量膜８Ａは、コントロールゲート電極４、容量膜７、フローティングゲート電極１およびゲート絶縁膜６の一方の側面とフローティングゲート電極２の側面とによって挟まれるように形成されている。絶縁膜１２は、フローティングゲート電極２の底面とＰ型半導体基板５の表面およびＮ型不純物拡散層１０の表面の一部とによって挟まれるように容量膜８Ａに接して形成されている。容量膜８Ａと絶縁膜１２とは、酸化シリコン膜によって構成されている。
【００８０】
容量膜９Ａは、コントロールゲート電極４、容量膜７、フローティングゲート電極１およびゲート絶縁膜６の他方の側面とフローティングゲート電極３の側面とによって挟まれるように形成されている。絶縁膜１３は、フローティングゲート電極３の底面とＰ型半導体基板５の表面およびＮ型不純物拡散層１１の表面の一部とによって挟まれるように容量膜９Ａに接して形成されている。容量膜９Ａと絶縁膜１３とは、酸化シリコン膜によって構成されている。
【００８１】
このように構成された半導体記憶装置１００Ａは、以下のようにして製造される。図９乃至図１１は、実施の形態２に係る半導体記憶装置１００Ａの製造方法を示す断面図である。
【００８２】
図９を参照すると、まず、実施の形態１において図２および図３を参照して前述したように、Ｐ型半導体基板５の上に、ゲート絶縁膜６と容量膜７とフローティングゲート電極１と容量膜７とコントロールゲート電極４とを形成する。
【００８３】
そして、ＨＴＯからなる酸化シリコン膜３０を、ゲート絶縁膜６と容量膜７とフローティングゲート電極１と容量膜７とコントロールゲート電極４とを覆うようにＰ型半導体基板５の表面に堆積する。
【００８４】
次に図１０に示すように、酸化シリコン膜３０を異方性エッチング技術によりエッチバックすると、酸化シリコン膜３０は、コントロールゲート電極４と容量膜７とフローティングゲート電極１とゲート絶縁膜６との両側面にのみ容量膜８Ａおよび容量膜９Ａとして残留する。
【００８５】
次に図１１に示すように、Ｐ型半導体基板５の表面を熱酸化して、厚さ５〜１５ナノメータ（ｎｍ）のゲート絶縁膜３１ａおよび３１ｂを形成する。このときコントロールゲート電極４の上部も酸化されて酸化シリコン膜３２が同時に形成される。その後、ゲート絶縁膜３１ａおよび３１ｂと容量膜８Ａおよび容量膜９Ａと酸化シリコン膜３２とを覆うようにポリシリコン膜２９を堆積させる。
【００８６】
次に、ポリシリコン膜２９を異方性エッチング技術によってエッチバックすると、ポリシリコン膜２９は、容量膜８Ａの側面と容量膜９Ａの側面とに残留し、それぞれフローティングゲート電極２とフローティングゲート電極３とが形成され、図８に示す半導体記憶装置１００Ａを得ることができる。ここで、図１１に示す酸化シリコン膜３１ａ、３１ｂは、それぞれ図８に示す絶縁膜１２、１３となる。
【００８７】
実施の形態２によると、フローティングゲート電極２とコントロールゲート電極４との間の絶縁膜としての容量膜８Ａと、フローティングゲート電極２とＰ型シリコン基板５との間の絶縁膜１２と、フローティングゲート電極３とコントロールゲート電極４との間の絶縁膜としての容量膜９Ａと、フローティングゲート電極３とＰ型シリコン基板５との間の絶縁膜１３とをそれぞれ別個に形成する。このため、容量膜８Ａと絶縁膜１２と容量膜９Ａと絶縁膜１３とのそれぞれの膜厚を、書き換えおよび読み出しのために最適な厚みに形成することができる。その結果、書き換えおよび読み出しがより高速な半導体記憶装置を得ることができる。
【００８８】
（実施の形態３）
図１２は、実施の形態３に係る半導体記憶装置１００Ｂの構成を示す断面図である。実施の形態１において図１乃至図７を参照して前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置１００と異なる点は、容量膜７の替わりに容量膜７Ａを備えている点である。
【００８９】
容量膜７Ａは、フローティングゲート電極１の上に積層された酸化シリコン膜３３と、酸化シリコン膜３３の上に積層された窒化シリコン膜３４と、窒化シリコン膜３４の上に積層された酸化シリコン膜３５とを含んでいる。
【００９０】
実施の形態３に係る半導体記憶装置１００Ｂの製造方法は、実施の形態１において前述した半導体記憶装置１００の製造方法において、酸化シリコン膜によって構成された容量膜７を形成する替わりに、酸化シリコン膜３３、窒化シリコン膜３４および酸化シリコン膜３５を順次形成することによって達成される。その他の工程は前述した実施の形態１と全く同一である。従って、その説明は省略する。
【００９１】
実施の形態３に係る半導体記憶装置１００Ｂおよびその製造方法によれば、コントロールゲート電極４とフローティングゲート電極１との間の容量絶縁膜が酸化シリコン膜３３、窒化シリコン膜３４および酸化シリコン膜３５の三層積層構造となるため、単層の酸化シリコン膜の場合に比べて半導体記憶装置を書き換える際に高電界が印加されても破壊されにくいという特徴がある。したがって信頼性の高い半導体記憶装置を得ることができる。
【００９２】
（実施の形態４）
図１３は、実施の形態４に係る半導体記憶装置１００Ｃの構成を示す断面図である。実施の形態１において図１乃至図７を参照して前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置１００と異なる点は、容量膜８および容量膜９の替わりに容量膜８Ｃおよび容量膜９Ｃをそれぞれ備えている点である。
【００９３】
容量膜８Ｃは、コントロールゲート電極４と容量膜７とフローティングゲート電極１とゲート絶縁膜６とのそれぞれの一方の側面を覆うように形成された酸化シリコン膜３６ａと、酸化シリコン膜３６ａに積層された窒化シリコン膜３７ａと、窒化シリコン膜３７ａに積層された酸化シリコン膜３８ａとを含んでいる。
【００９４】
容量膜９Ｃは、コントロールゲート電極４と容量膜７とフローティングゲート電極１とゲート絶縁膜６とのそれぞれの他方の側面を覆うように形成された酸化シリコン膜３６ｂと、酸化シリコン膜３６ｂに積層された窒化シリコン膜３７ｂと、窒化シリコン膜３７ｂに積層された酸化シリコン膜３８ｂとを含んでいる。
【００９５】
実施の形態４に係る半導体記憶装置１００Ｃの製造方法は、実施の形態２において前述した図９において、酸化シリコン膜３０を形成する替わりに、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜をこの順番に形成することによって達成できる。その他の工程は前述した実施の形態２と同一である。従って、その説明は省略する。
【００９６】
実施の形態４に係る半導体記憶装置１００Ｃおよびその製造方法によれば、コントロールゲート電極４とフローティングゲート電極１および２との間の容量膜を酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の三層積層構造としているので、半導体記憶装置における書き換え動作の際に高電界が印加されても破壊されにくくなる。その結果、信頼性が極めて高い半導体記憶装置を得ることができる。
【００９７】
（実施の形態５）
図１４は本実施の形態５に係る半導体記憶装置１００Ｄの断面を示している。本実施形態においてはＮチャネルフローティングゲート型ＥＥＰＲＯＭについて説明する。
【００９８】
図示されているように、実施の形態５の半導体記憶装置１００Ｄは、Ｐ型半導体基板５Ｄの内部にソースまたはドレインとして機能するＮ型不純物拡散層１１ＤとＮ型不純物拡散層１０Ｄを備え、Ｐ型半導体基板５Ｄ上には酸化シリコンよりなるゲート酸化膜６、ポリシリコンよりなる第１フローティングゲート電極１、酸化シリコン膜７、ポリシリコンよりなるコントロールゲート電極４が順次積層されている。さらに第１フローティングゲート電極１とコントロールゲート電極４の側面には酸化シリコン膜８Ｄ、９Ｄを介して第２フローティングゲート電極２Ｄ、第３フローティングゲート電極３Ｄを備える。さらに第２フローティングゲート電極２Ｄは半導体基板５Ｄに形成された段差部上のゲート酸化膜１２Ｄを介してＮ型不純物拡散層１０Ｄと対向し、第３フローティングゲート電極３Ｄは半導体基板５Ｄに形成された段差部上のゲート酸化膜１３Ｄを介してＮ型不純物拡散層１１Ｄと対向している。
【００９９】
なおコントロールゲート電極４はワード線に接続されるか、あるいはコントロールゲート電極４自体がワード線として機能する。またＮ型不純物拡散層１０Ｄ、１１Ｄへは金属配線コンタクトがなされるが、図中では省略している。
【０１００】
次に図１５から図２１を参照しながら上記半導体記憶装置１００Ｄの製造方法を説明する。
【０１０１】
まず図１５に示すようにＰ型半導体基板５の表面に熱酸化により厚さ８〜１５ｎｍの酸化シリコン膜を形成後、ＣＶＤ法によりポリシリコン膜を堆積し、次にポリシリコン膜の表面を熱酸化して酸化シリコン膜を形成し、その上にさらにポリシリコン膜を堆積後、ＨＴＯ膜を堆積する。
【０１０２】
次に公知のリソグラフィー技術およびドライエッチング技術を用いてＨＴＯ膜、ポリシリコン膜、酸化シリコン膜、ポリシリコン膜を順次パターニングして、上から順にＨＴＯキャップ３２Ａ、コントロールゲート電極４、酸化シリコン膜７、第１フローティングゲート電極１、ゲート酸化膜６を形成する。
【０１０３】
次に図１６に示すように、コントロールゲート電極４と第１フローティングゲート電極１の側面を熱酸化し厚さ１０〜１５ｎｍの酸化シリコン膜８Ｄ、９Ｄを形成する。その後ＢＰＳＧ膜２９ＤをＣＶＤ法により半導体基板５の表面に堆積させる。
【０１０４】
次に図１７に示すように異方性エッチング技術を用いてＢＰＳＧ膜２９Ｄをエッチングすることにより、酸化シリコン膜８Ｄ、９Ｄの表面にＢＰＳＧサイドウォール９を形成する。
【０１０５】
次に図１８に示すように、ＨＴＯキャップ３２ＡとＢＰＳＧサイドウォール９をマスクとして用い、半導体基板５の表面をドライエッチング技術によりエッチングして、段差部を形成した半導体基板５Ｄとする。この際、半導体基板５Ｄの他の部分に例えば通常のＭＯＳトランジスタを形成するときは、その形成領域上にフォトレジストを形成し、半導体基板５のエッチングから保護してもよい。
【０１０６】
次に図１９に示すように、気相フッ酸（ｖａｐｅｒ  ＨＦ）によりＢＰＳＧサイドウォール９を選択的に除去し、半導体基板５Ｄの表面を熱酸化して、ゲート酸化膜１２Ｄとゲート酸化膜１３Ｄを形成する。
【０１０７】
次に図２０に示すように、ポリシリコン膜３３Ｄを半導体基板５Ｄの表面に堆積する。
【０１０８】
次に図２１に示すように、異方性エッチング技術を用いてポリシリコン膜３３Ｄをその表面からエッチバックし、ポリシリコン膜よりなる第２フローティングゲート電極２Ｄ、第３フローティングゲート電極３Ｄを、コントロールゲート電極４と第１フローティングゲート電極１の側面部分に形成する。その後イオン注入法によって砒素イオンを半導体基板５Ｄに注入し、Ｎ型不純物拡散層１０Ｄおよび１１Ｄを形成する。
【０１０９】
このようにして実施の形態５に係る半導体記憶装置１００Ｄが完成する。
【０１１０】
次に半導体記憶装置１００Ｄの駆動方法を説明する。
【０１１１】
図２２（ａ）から図２２（ｄ）および図２３（ａ）から図２３（ｄ）は半導体記憶装置１００Ｄの駆動方法を説明するための模式的断面図である。
【０１１２】
データの一括書込みは、図２２（ａ）に示すように例えばコントロールゲート電極４に２０Ｖの電圧を印加し、Ｎ型不純物拡散層１０Ｄと１１Ｄ、Ｐ型半導体基板５Ｄを接地することにより行なう。このときＮ型不純物拡散層１０Ｄと１１Ｄ、Ｐ型半導体基板５Ｄから電子がトンネリングによって第１フローティングゲート電極１、第２フローティングゲート電極２Ｄ、第３フローティングゲート電極３Ｄに同時に注入される。
【０１１３】
データの一括消去は、図２２（ｂ）に示すように例えばコントロールゲート電極４に−２０Ｖの電圧を印加し、Ｎ型不純物拡散層１０Ｄと１１Ｄ、Ｐ型半導体基板５Ｄを接地することにより行なう。このとき第１フローティングゲート電極１、第２フローティングゲート電極２Ｄ、第３フローティングゲート電極３Ｄから電子がトンネリングによってＮ型不純物拡散層１０Ｄと１１Ｄ、Ｐ型半導体基板５Ｄに同時に放出される。
【０１１４】
このように消去されたメモリセルへのデータの書き込みは図２２（ｃ）に示すように、コントロールゲート電極４に＋１０Ｖ、Ｎ型不純物拡散層１０Ｄに＋５Ｖを印加し、Ｎ型不純物拡散層１１ＤとＰ型半導体基板５Ｄを接地する。このような状態にすると、メモリトランジスタのチャンネルがオン状態となり、第１不純物拡散層近傍でホットエレクトロンが発生する。発生したホットエレクトロンはさまざまな方向に速度ベクトルを持って拡散するが、チャンネル方向ではＮ型不純物拡散層１０Ｄと１１Ｄ間の電界が働いているため、この方向で特に多くのホットエレクトロンが発生し、半導体基板５Ｄに形成された段差部の方向に向かう。そのため通常のスタックゲート型のＥＥＰＲＯＭに比べ、高効率でホットエレクトロンを第２フローティングゲート電極２Ｄに注入し蓄積することができる。図２２（ｂ）の状態から、図２２（ｃ）のオペレーションを行なうことにより、第２フローティングゲート電極２Ｄにのみ電子が蓄積された状態を実現できる。
【０１１５】
逆に図２２（ｄ）に示すように、コントロールゲート電極４に＋１０Ｖ、Ｎ型不純物拡散層１１Ｄに＋５Ｖを印加し、Ｎ型不純物拡散層１０ＤとＰ型半導体基板５Ｄを接地する。このような状態にすると、メモリトランジスタのチャンネルがオン状態となり、Ｎ型不純物拡散層１１Ｄの近傍でホットエレクトロンが発生するが、図２２（ｃ）での説明と同じ理由により、そのホットエレクトロンは高効率で第３フローティングゲート電極３Ｄに注入され蓄積される。ここで図２２（ｂ）の状態から、図２２（ｄ）のオペレーションを行なうことにより、第３フローティングゲート電極３Ｄにのみ電子が蓄積された状態を実現できる。
【０１１６】
また図２３（ａ）に示すように、コントロールゲート電極４に−１０Ｖ、Ｎ型不純物拡散層１０Ｄに＋５Ｖを印加し、Ｐ型半導体基板５Ｄを接地する。このようにすると第２フローティングゲート電極２Ｄからのみ蓄積された電子をＮ型不純物拡散層１０Ｄへと放出することができるため、図２２（ａ）の状態から、図２３（ａ）のオペレーションを行なうことにより、第１フローティングゲート電極１、第３フローティングゲート電極３Ｄにのみ電子が蓄積された状態を作ることができる。
【０１１７】
逆に図２３（ｂ）に示すように、コントロールゲート電極４に−１０Ｖ、Ｎ型不純物拡散層１１Ｄに＋５Ｖを印加し、Ｐ型半導体基板５Ｄを接地する。このようにすると第３フローティングゲート電極３Ｄからのみ蓄積された電子をＮ型不純物拡散層１１Ｄへと放出することができるため、図２２（ａ）の状態から、図２３（ｂ）のオペレーションを行なうことにより、第１フローティングゲート電極１、第２フローティングゲート電極２Ｄにのみ電子が蓄積された状態を作ることができる。さらにこの状態から図２３（ａ）のオペレーションを行なうと、第１フローティングゲート電極１にのみ電子が蓄積された状態を作ることができる。
【０１１８】
以上のように、第１フローティングゲート電極１、第３フローティングゲート電極３Ｄそれぞれに単独で電子が蓄積された状態と除去された状態を実現できるため、メモリセルとしては８つの状態を持つことが可能となり、従来のメモリセルの２つの状態に比べより多くの情報を記憶できることになる。
【０１１９】
次にこのメモリセルの読み出し方法を説明する。
【０１２０】
フローティングゲート型ＥＥＰＲＯＭメモリセルの情報の読み出しは一般にはソース、ドレイン間電流の大小で検出されるが、実施の形態５に係る半導体記憶装置１００Ｄにおける読み出し方法は、例えば図２３（ｃ）に示すように、コントロールゲート電極４に＋２．５Ｖ、Ｎ型不純物拡散層１０Ｄに＋１．５Ｖ、Ｎ型不純物拡散層１１Ｄに０Ｖ、Ｐ型半導体基板５Ｄに０Ｖを印加する。するとＮ型不純物拡散層１０Ｄの近傍のＰ型半導体基板内５Ｄでは、印加された逆方向電圧により空乏層が広がり、空乏層端は第１フローティングゲート電極１にまで達する。そのためＮ型不純物拡散層１０ＤとＮ型不純物拡散層１１Ｄ間を流れる電流は、第１フローティングゲート電極１と第３フローティングゲート電極３Ｄに蓄積されている電荷にのみ影響を受けるので、その電流量を検出することにより第１フローティングゲート電極１と第３フローティングゲート電極３Ｄの状態を知ることができる。
【０１２１】
逆にコントロールゲート電極４に＋２．５Ｖ、Ｎ型不純物拡散層１１Ｄに＋１．５Ｖ、Ｎ型不純物拡散層１０ＤとＰ型半導体基板５Ｄに０Ｖを印加することにより、第１フローティングゲート電極１と第２フローティングゲート電極２Ｄの状態を知ることができる。
【０１２２】
さらに第１フローティングゲート電極１の状態のみを知りたいときは、図２３（ｄ）に示すようにコントロールゲート電極４に４．０Ｖ、Ｎ型不純物拡散層１１Ｄに１．５Ｖ、Ｎ型不純物拡散層１０Ｄに３．０Ｖ、Ｐ型半導体基板５Ｄに０Ｖを印加する。このときＮ型不純物拡散層１０Ｄ近傍のＰ型半導体基板５Ｄ内と、Ｎ型不純物拡散層１１Ｄ近傍のＰ型半導体基板５Ｄ内で空乏層が広がり、それぞれ第２フローティングゲート電極２Ｄと第３フローティングゲート電極３Ｄのチャンネル電流への影響がなくなり、第１フローティングゲート電極１に蓄積された電荷のみでチャンネル電流が決定される。このようにして第１フローティングゲート電極１の状態のみを知ることが可能となる。
【０１２３】
以上のように実施の形態５によれば、半導体基板５Ｄの上にゲート酸化膜６を介して形成された第１フローティングゲート電極１と、第１フローティングゲート１の上に酸化シリコン膜７を介して形成されたコントロールゲート電極４と、コントロールゲート電極４の一方の側面に酸化シリコン膜８Ｄを介して対向するように半導体基板５Ｄの段差部上に形成された第２フローティングゲート２Ｄと、コントロールゲート電極４の他方の側面に酸化シリコン膜９Ｄを介して対向するように半導体基板５Ｄの段差部上に形成された第３フローティングゲート３Ｄとを備えている。このため、コントロールゲート電極４の下側と両側とに第１フローティングゲート電極１と第２フローティングゲート電極２Ｄおよび第３フローティングゲート電極３Ｄが配置され、それぞれのフローティングゲートに電子が注入された状態と除去された状態を作ることができるため、計８通りの状態を半導体記憶装置に持たせることが可能となり、同一占有面積で比較した場合、従来例に比べ極めて高密度の情報の記憶が可能となる。
【０１２４】
（実施の形態６）
図２４は実施の形態６に係る半導体記憶装置１００Ｅを示す断面図である。実施の形態５において図１４乃至図２３を参照して前述した半導体記憶装置１００Ｄの構成要素と同一の構成要素には同一の参照符号を付している。したがってこれらの構成要素の詳細な説明は省略する。前述した半導体記憶装置１００Ｄと異なる点は、酸化シリコン膜８Ｄの替わりに酸化シリコン膜８Ｄ、窒化シリコン膜２０Ｅ、酸化シリコン膜２１Ｅの複合膜を備えており、酸化シリコン膜９Ｄの替わりに酸化シリコン膜９Ｄ、窒化シリコン膜２０Ｅ、酸化シリコン膜２１Ｅの複合膜を備えている点である。
【０１２５】
このように構成された半導体記憶装置１００Ｅは、以下のようにして製造される。図２５乃至図２９は実施の形態６に係る半導体記憶装置１００Ｅの製造方法を示す工程順断面図である。
【０１２６】
図２５を参照すると、まず実施の形態６において図１５を参照して前述したように、Ｐ型半導体基板５上に、ゲート酸化膜６、第１フローティングゲート１、酸化シリコン膜７、コントロールゲート電極４、ＨＴＯキャップ３２を形成し、第１フローティングゲート電極１、コントロールゲート電極４の側面を酸化して酸化シリコン膜８Ｄ、９Ｄを形成する。次に窒化シリコン膜２０Ｅを半導体基板５の表面にＣＶＤ法により堆積する。
【０１２７】
次に図２６に示すように異方性のドライエッチング技術を用いて窒化シリコン膜２０Ｅをエッチングすることにより、酸化シリコン膜８Ｄ、９Ｄの表面に窒化シリコン膜２０Ｅ、２０Ｅを残留させる。
【０１２８】
次に図２７に示すように、ＣＶＤ法によりＢＰＳＧ膜８Ｅを半導体基板５の表面に堆積し、次いで図２８に示すように異方性ドライエッチング技術を用いてＢＰＳＧ膜８Ｅをエッチングして、ＢＰＳＧサイドウォール９Ｅを窒化シリコン膜２０Ｅ、２０Ｅの表面に形成する。
【０１２９】
次に図２９に示すように、ＢＰＳＧサイドウォール９ＥとＨＴＯキャップ３２Ａをマスクとして用い、半導体基板５をドライエッチング技術を用いてエッチングすることにより、半導体基板５に段差部を形成して半導体基板５Ｄとする。次に気相フッ酸（ｖａｐｅｒ  ＨＦ）によりＢＰＳＧサイドウォール９Ｅを選択的に除去し、その後半導体基板５Ｄの表面を熱酸化することにより、基板段差部にゲート酸化膜１２Ｄ、１３Ｄを形成する。このとき窒化シリコン膜２０Ｅ、２０Ｅの表面も同時に酸化され、それぞれ酸化シリコン膜２１Ｅ、２１Ｅが形成される。
【０１３０】
その後、実施の形態５の図２０、図２１での説明を参照し、第２フローティングゲート電極２Ｄ、第３フローティングゲート電極３Ｄ、Ｎ型不純物拡散層１０Ｄ、Ｎ型不純物拡散層１１Ｄを形成し、図２４に示す半導体記憶装置１００Ｅを得ることができる。
【０１３１】
実施の形態６によると、コントロールゲート電極４と、第２フローティングゲート電極２Ｄ、第３フローティングゲート電極３Ｄの間がそれぞれ酸化シリコン膜８Ｄ、９Ｄ、窒化シリコン膜２０Ｅ、２０Ｅ、酸化シリコン膜２１Ｅ、２１Ｅからなる複合膜となってるため、単層の酸化シリコン膜の場合と比べ、半導体記憶装置を書き換える際に高電界が印加されても破壊されにくく、したがって信頼性の高い半導体記憶装置を得ることができる。
【０１３２】
（実施の形態７）
図３０は、実施の形態７に係る半導体記憶装置１００Ｆの構成を示す断面図である。実施の形態５において図１４乃至図２３を参照して前述した半導体記憶装置１００Ｄの構成要素と同一の構成要素には同一の参照符号を付している。したがって、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置１００Ｄと異なる点は、酸化シリコン膜７の替わりに、酸化シリコン膜２３Ｆ、窒化シリコン膜２４Ｆ、酸化シリコン膜２５Ｆを順次積層した構造をとることである。
【０１３３】
実施の形態７に係る半導体記憶装置１００Ｆの製造方法は、実施の形態５において前述した半導体記憶装置１００Ｄの製造方法において、酸化シリコン膜７を形成する替わりに、酸化シリコン膜２３Ｆ、窒化シリコン膜２４Ｆ、酸化シリコン膜２５Ｆを順次形成することによって達成される。その他の工程は前述した実施の形態５と全く同一である。したがって、その説明は省略する。
【０１３４】
実施の形態７に係る半導体記憶装置１００Ｆおよびその製造方法によれば、コントロールゲート電極４と第１フローティングゲート１との間の絶縁膜が酸化シリコン膜２３Ｆ、窒化シリコン膜２４Ｆ、酸化シリコン膜２５Ｆの複合膜となっているため、単層の酸化シリコン膜の場合に比べて半導体記憶装置を書き換える際に高電界が印加されても破壊されにくいという特徴がある。したがってより信頼性の高い半導体記憶装置を得ることができる。
【産業上の利用可能性】
【０１３５】
本発明は、半導体記憶装置に関し、特に浮遊ゲート型ＥＥＰＲＯＭと、その製造方法、およびその駆動方法に対して適用することができる。
【図面の簡単な説明】
【０１３６】
【図１】実施の形態１に係る半導体記憶装置の構成を示す断面図
【図２】実施の形態１に係る半導体記憶装置の製造方法を示す断面図
【図３】実施の形態１に係る半導体記憶装置の製造方法を示す断面図
【図４】実施の形態１に係る半導体記憶装置の製造方法を示す断面図
【図５】実施の形態１に係る半導体記憶装置の製造方法を示す断面図
【図６】（ａ）乃至（ｄ）は実施の形態１に係る半導体記憶装置の駆動方法を説明するための模式断面図
【図７】（ａ）乃至（ｄ）は実施の形態１に係る半導体記憶装置の駆動方法を説明するための模式断面図
【図８】実施の形態２に係る半導体記憶装置の構成を示す断面図
【図９】実施の形態２に係る半導体記憶装置の製造方法を示す断面図
【図１０】実施の形態２に係る半導体記憶装置の製造方法を示す断面図
【図１１】実施の形態２に係る半導体記憶装置の製造方法を示す断面図
【図１２】実施の形態３に係る半導体記憶装置の構成を示す断面図
【図１３】実施の形態４に係る半導体記憶装置の構成を示す断面図
【図１４】実施の形態５に係る半導体記憶装置の構成を示す断面図
【図１５】実施の形態５に係る半導体記憶装置の製造方法を示す断面図
【図１６】実施の形態５に係る半導体記憶装置の製造方法を示す断面図
【図１７】実施の形態５に係る半導体記憶装置の製造方法を示す断面図
【図１８】実施の形態５に係る半導体記憶装置の製造方法を示す断面図
【図１９】実施の形態５に係る半導体記憶装置の製造方法を示す断面図
【図２０】実施の形態５に係る半導体記憶装置の製造方法を示す断面図
【図２１】実施の形態５に係る半導体記憶装置の製造方法を示す断面図
【図２２】（ａ）〜（ｄ）は、実施の形態５に係る半導体記憶装置の駆動方法を説明するための模式断面図
【図２３】（ａ）〜（ｄ）は、実施の形態５に係る半導体記憶装置の駆動方法を説明するための模式断面図
【図２４】実施の形態６に係る半導体記憶装置の構成を示す断面図
【図２５】実施の形態６に係る半導体記憶装置の製造方法を示す断面図
【図２６】実施の形態６に係る半導体記憶装置の製造方法を示す断面図
【図２７】実施の形態６に係る半導体記憶装置の製造方法を示す断面図
【図２８】実施の形態６に係る半導体記憶装置の製造方法を示す断面図
【図２９】実施の形態６に係る半導体記憶装置の製造方法を示す断面図
【図３０】実施の形態７に係る半導体記憶装置の構成を示す断面図
【図３１】従来の半導体記憶装置の構成を示す断面図
【図３２】従来の半導体記憶装置の製造方法を示す断面図
【図３３】従来の半導体記憶装置の製造方法を示す断面図
【図３４】従来の半導体記憶装置の製造方法を示す断面図
【図３５】従来の半導体記憶装置の製造方法を示す断面図
【図３６】従来の半導体記憶装置の製造方法を示す断面図
【図３７】従来の半導体記憶装置の製造方法を示す断面図
【図３８】従来の半導体記憶装置の製造方法を示す断面図
【符号の説明】
【０１３７】
１〜３  フローティングゲート電極
４  コントロールゲート電極
５  Ｐ型半導体基板
６  ゲート絶縁膜
７〜９  容量膜
１０、１１  Ｎ型不純物拡散層
１２、１３  絶縁膜
１４、１５  窒化シリコン膜
１００  半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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