(57)【要約】【課題】ＣＣＤ／ＣＩＳ制御信号およびＡＦＥ制御信号を高速、正確に出力することで、所望の画像データを出力することにある。ＣＣＤ／ＣＩＳのいずれにも用いることができるデータ転送制御装置を提供し、また、前記データ転送制御装置を用いた画像読取り装置を提供することにある。【解決手段】制御信号を供給するデータ転送制御装置であって、基準クロックが入力されると、前記基準クロックを逓倍した逓倍クロックを出力する逓倍回路と、識別番号が入力されると、前記識別番号に対応する割り付け信号を出力するパターン発生装置と、前記逓倍クロック１周期毎に識別番号を付し、前記該識別番号をパターン発生装置に出力し、前記識別番号に対応する割り付け信号が入力されると前記割り付け信号を制御信号として受光装置またはＡＦＥに出力する制御信号発生装置と、を有することを特徴とするデータ転送制御装置。【選択図】  図３
2004297146.tif 000002
【特許請求の範囲】
【請求項１】
制御信号を供給するデータ転送制御装置であって、
基準クロックが入力されると、前記基準クロックを逓倍した逓倍クロックを出力する逓倍回路と、
識別番号が入力されると、前記識別番号に対応する割り付け信号を出力するパターン発生装置と、
前記逓倍クロック１周期毎に識別番号を付し、前記該識別番号をパターン発生装置に出力し、前記識別番号に対応する割り付け信号が入力されると前記割り付け信号を制御信号として受光装置またはＡＦＥに出力する制御信号発生装置と、
を有することを特徴とするデータ転送制御装置。
【請求項２】
請求項１記載のデータ転送制御装置であって、
第１の遅延手段を有し、
前記割り付け信号が入力されると、前記割り付け信号を前記第１の遅延手段に入力し、前記遅延手段の出力を受光装置またはＡＦＥに出力することを特徴とするデータ転送制御装置。
【請求項３】
請求項１または２記載のデータ転送制御装置であって、
前記パターン発生装置を有し、前記識別番号と前記割り付け信号と関係は、外部装置から書き込みが可能であることを特徴とするデータ転送制御装置。
【請求項４】
請求項３記載のデータ転送制御装置であって、
遅延回路を有効にするか無効にするかの設定を記憶する遅延設定レジスタをさらに有し、前記遅延手段は、複数の遅延回路を直列に接続した回路を含む、
ことを特徴とするデータ転送制御装置。
【請求項５】
請求項１乃至請求項４記載のデータ転送制御装置であって、さらに、受光装置からアナログ信号が入力されるＡＦＥ回路を含み、
前記制御信号発生装置は、前記サンプリング信号を出力し、前記ＡＦＥ回路は前記サンプリング信号が入力されると、該サンプリング信号のタイミングに基づいて前記アナログ信号をデジタル信号に変換することを特徴とするデータ転送制御装置。
【請求項６】
請求項１乃至５記載のデータ転送制御装置であって、
前記制御信号発生装置は、
第２の遅延手段を有し、
基準クロックと基準クロックを逓倍した逓倍クロックが入力されると、
信号テーブルに基づいて信号を生成し、該信号を第２の遅延手段により遅延させた第２の出力信号として受光装置またはＡＦＥに出力することを特徴とするデータ転送制御装置。
【請求項７】
請求項６記載の制御信号発生装置であって、
前記信号テーブルを格納する手段を有し、前記信号テーブルは、外部装置から書き込みが可能であることを特徴とするデータ転送制御装置。
【請求項８】
データ転送制御装置と受光装置とを有する画像読取り装置であって、
前記データ転送制御装置は、請求項１乃至７記載のデータ転送制御装置であり、前記受光装置は、前記データ転送制御装置から出力される制御信号に基づいて画像データを出力する
ことを特徴とする画像読取り装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ転送制御装置、画像処理装置および画像読取り装置に関する。
【０００２】
【従来の技術】
ＣＣＤにより出力されるアナログデータが入力されるとデジタルデータに変換して出力するＡＦＥチップ（アナログフロントエンド）がある（図１５）。ＡＦＥチップはＣＣＤ制御回路、Ａ／Ｄ変換器などを備え、ＣＣＤから入力されるアナログ信号をサンプリングしてデジタル信号に変換し、画像処理ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）およびマイクロコンピュータがある。ＣＣＤを制御するための信号をＣＣＤ制御回路から出力している。
【０００３】
【特許文献１】
特開２００３−４６７１７
【特許文献２】
特開２００３−３７７１１
【０００４】
【発明が解決しようとする課題】
しかしながら、ＣＣＤおよびＡＦＥへ入力する制御信号には、高速化および正確性が求められており、従来のＣＣＤ制御回路では制御信号の高速性、正確性が低く、所望のＣＣＤ出力が得られなかった。また、ＣＣＤをＣＩＳ（ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）と交換すると、制御信号が異なるためＣＣＤ制御回路に替えてＣＩＳ制御回路を用いていた。
【０００５】
本発明は、以上のような技術的課題を鑑みてなされたものであり、その目的とするところは、ＣＣＤ／ＣＩＳ制御信号およびＡＦＥ制御信号を高速、正確に出力することで、所望の画像データを出力することにある。また、制御信号の設定を製造後に行うことができ、ＣＣＤ／ＣＩＳいずれにも用いることができる制御信号発生装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、制御信号を供給するデータ転送制御装置であって、基準クロックが入力されると、前記基準クロックを逓倍した逓倍クロックを出力する逓倍回路と、識別番号が入力されると、前記識別番号に対応する割り付け信号を出力するパターン発生装置と、前記逓倍クロック１周期毎に識別番号を付し、前記該識別番号をパターン発生装置に出力し、前記識別番号に対応する割り付け信号が入力されると前記割り付け信号を制御信号として受光装置またはＡＦＥに出力する制御信号発生装置と、を有することを特徴とするデータ転送制御装置に関係する。本発明によれば、クロックよりも短周期のステート毎に受光装置またはＡＦＥに供給する制御信号を出力することができる。また、容易に制御信号を設定できる。
【０００７】
本発明は、制御信号を供給するデータ転送制御装置であって、さらに第１の遅延手段を有し、前記割り付け信号が入力されると、前記割り付け信号を前記第１の遅延手段に入力し、前記遅延手段の出力を受光装置またはＡＦＥに出力することを特徴とするデータ転送制御装置に関係する。本発明によれば、ステートと遅延手段の組合せにより、詳細な出力設定ができる。また、前記遅延手段を介さない信号であっても、遅延手段を介する信号との関係では、相対的には、遅延手段の設定単位での詳細な設定が可能になる。そのため、小規模の回路構成で簡易に詳細な信号設定および信号出力ができる。
【０００８】
本発明は、制御信号を供給するデータ転送制御装置であって、さらにパターン発生装置を有し、前記識別番号と前記割り付け信号と関係は、外部装置から書き込みが可能であることを特徴とするデータ転送制御装置に関係する。本発明によれば、生産後であっても制御対象がシャッタ機能有ＣＣＤ、シャッタ機能無しＣＣＤ、ＣＩＳなどに変わっても、制御信号発生装置を使用できる。
【０００９】
本発明は，制御信号を供給するデータ転送制御装置であって、遅延回路を有効にするか無効にするかの設定を記憶する遅延設定レジスタをさらに有し、前記遅延手段は、複数の遅延回路を直列に接続した回路を含む、
ことを特徴とするデータ転送制御装置。
【００１０】
本発明は，制御信号を供給するデータ転送制御装置であって、さらに、受光装置からアナログ信号が入力されるＡＦＥ回路を含み、前記制御信号発生装置は、前記サンプリング信号を出力し、前記ＡＦＥ回路は前記サンプリング信号が入力されると、該サンプリング信号のタイミングに基づいて前記アナログ信号をデジタル信号に変換することを特徴とするデータ転送制御装置に関係する。
【００１１】
本発明は，制御信号を供給するデータ転送制御装置であって、前記制御信号発生装置は、第２の遅延手段を有し、基準クロックと基準クロックを逓倍した逓倍クロックが入力されると、信号テーブルに基づいて信号を生成し、該信号を第２の遅延手段により遅延させた第２の出力信号として受光装置またはＡＦＥに出力することを特徴とするデータ転送制御装置に関係する。
【００１２】
本発明は，制御信号を供給するデータ転送制御装置であって、前記信号テーブルを格納する手段を有し、前記信号テーブルは、外部装置から書き込みが可能であることを特徴とするデータ転送制御装置に関係する。
【００１３】
本発明は，データ転送制御装置と受光装置とを有する画像読取り装置であって、前記受光装置は、前記データ転送制御装置から出力される制御信号に基づいて画像データを出力することを特徴とする画像読取り装置に関係する。
【００１４】
【発明の実施の形態】
以下、本実施形態について図面を用いて詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００１５】
１．ＣＣＤの構成
受光装置の一例として、図１にＣＣＤ素子１０の断面図を示す。ｐ型半導体領域１１上にｎ型半導体領域１２がダイオード接合され、絶縁膜（ＳｉＯ２）１３が形成されており、ｐ型半導体領域上１１にｎ型半導体領域１２とのｐｎ接合部分に光が入るように開口部１５を設けた光シールド膜１４が形成される。絶縁膜（ＳｉＯ２）１３内にシフト電極１６および転送電極１７が形成されている。転送電極は、図２に示すようにφ１信号が入力される電極１７−１、１７−２、１７−５、１７−６、φ２信号が入力される電極１７−３、１７−４、１７−７、１７−８とからなり、アナログシフトレジスタを形成する。
【００１６】
２．ＣＣＤ駆動
開口部１５から光が入るとｐ型半導体領域１１内のｎ型半導体領域１２近傍に光電荷が蓄積される。次にｔ２でシフト電極１６に入力されるシフト信号ＳＨがハイレベルになると、シフト電極１６近傍の半導体界面に空乏層が形成され、これが少数キャリアに対してエネルギー準位の低い電位のくぼみ（以降ポテンシャルウェルという。）が形成され、光電荷が前記ポテンシャルウェルに転送される。また、転送電極１７に入力される信号φ１がハイレベルになると、転送電極１７近傍にポテンシャルウェルが形成される。ここで、シフト信号ＳＨと信号φ１が共にハイレベルである場合、転送電極１７近傍のポテンシャルウェルが深くなるように設計されているので、シフト電極１７近傍に移動していた電荷はさらに転送電極１７近傍に移動（シフト）する。
【００１７】
転送電極１７は図２に示すように並んでおり、ＳＨおよびφ１がハイレベルのときに、上述のように転送電極１７−１、１７−２近傍に電荷は移動してアナログ量として一時的に記録される。次にφ１がローレベルになり、φ２がローレベルからハイレベルに切り換わると転送電極１７−１、１７−２近傍のポテンシャルが高くなり、転送電極１７−３、１７−４のポテンシャルが低くなる。このため、蓄積された電荷は転送電極１７−２近傍から転送電極１７−３に移動（シフト）する。次に、φ１がハイレベルになり、φ２がローレベルに切り換わると、転送電極１７−４から転送電極１７−５へ移動する。
【００１８】
上記の動作を繰り返すことによって、電荷が転送電極１７−８に移動し、アウトプットゲート電極１９に入力するアウトプット信号φ３がハイレベルになると１７−８近傍にシフトした電子に対応して、フローティングキャパシタ２５に電荷が注入され、フローティングキャパシタ２５に接続されている出力基準電極２０の電位が降下する。
【００１９】
トランジスタ２１のゲートには出力基準電極２０が接続され、ドレインにはＶＤＤが接続され、ソースは負荷２２（抵抗、コイル、トランジスタ等）を介してＶＳＳに接続されている。トランジスタ２１のゲートに入力される出力基準電極２０に依存したソース電位を出力信号ＯＳとして出力する。出力信号ＯＳはＡＦＥ３１に入力されＡ／Ｄ変換される。ここでは、ドレイン設置増幅回路（ソースフォロア）を用いてアナログの出力信号ＯＳを出力したが、他の構成でも良い。次に、フローティングキャパシタ２５に蓄積された電荷は除去され、続いて転送される電荷が注入される。電荷の除去はリセットゲート２６に入力される。リセット信号φ４がハイレベルになると、リセットゲート２６がオン（導通状態）になり、電源電位ＶＤＤに接続されているドレインに電荷が流れることで実現する。
【００２０】
３．ＡＦＥの駆動
ＣＣＤにより出力されるアナログデータが入力されるとデジタルデータに変換して出力するＡＦＥチップ（アナログフロントエンド）がある。図２記載のシフトレジスタおよび出力部の構成図、および図４記載のタイミング波形図を用いてＡＦＥ３１の駆動を説明する。ＣＣＤ１０やＣＩＳ（図示せず）からのアナログ出力信号ＯＳは、ＡＦＥ３１に入力され、ＡＦＥ３１内のＡＤ変換器３２−２によってデジタル信号に変換出力され、ＡＦＥ／ＣＣＤコントローラ３３を介して出力される。
【００２１】
出力信号ＯＳの電位が安定した時点ｔ１で、サンプリング信号φ５がハイレベルになり、φ５がハイレベルになることをトリガとしてＣＤＳ３２−１が出力信号ＯＳをサンプリングし、アナログデータａ０をホールドする。次にｔ２でアウトプット信号φ３をローレベルからハイレベルにすると出力信号ＯＳが変化する。ここでの出力信号ＯＳはＣＣＤの受光量が大きいと変化量が大きくなる。
次にｔ３でサンプリング信号φ６がハイレベルになったのをトリガとしてサンプリング手段ＣＤＳ３２−１が出力信号ＯＳをサンプリングし、アナログデータａ１をホールドする。次にａ１とｔ１の時点で取得したアナログデータａ０との差分のアナログデータａ２をφ７がハイレベルである期間にサンプリングし、φ８がハイレベルである期間にホールドを行う。次に、アナログデータａ２をＡ／Ｄ変換器３２−２へ出力する。Ａ／Ｄ変換器３２−２はＡ／Ｄ変換信号がローレベルからハイレベルになったのをトリガとしてアナログデータａ２をデジタルデータｄ２に変換し、デジタルデータとして、ＡＦＥ／ＣＣＤコントローラ３３を介してデータ転送制御装置３０から外部へ出力する。
【００２２】
４．ＡＦＥ駆動の変形例
例えばＣＣＤ１０に代えてＣＩＳ（図示せず）を用いると、図５のように、ｔ１でのアナログ出力信号ＯＳがＣＣＤ画素に依存しない。画像データ出力１回当たりのアナログ出力信号ＯＳのサンプリング数は１回で行う。図５を用いて説明すると、ｔ４のタイミングでサンプリング信号φ５がローレベルからハイレベルになったのをトリガとして、サンプリング手段ＣＳＤ３２−１が出力信号ＯＳをサンプリングし、アナログデータａ３をホールドする。次に、φ７ハイレベルである期間にサンプリングし、φ８がハイレベルである期間にホールドを行う。次に、アナログデータａ３をＡ／Ｄ変換器３２−２へ出力する。Ａ／Ｄ変換器３２−２はＡ／Ｄ変換信号がローレベルからハイレベルになったのをトリガとしてアナログデータａ３をデジタルデータｄ３に変換し、デジタルデータとして、ＡＦＥ／ＣＣＤコントローラ３３を介してデータ転送制御装置３０から外部へ出力する。
【００２３】
５．ＡＦＥレジスタ３５を用いたＡＦＥの出力
図３を用いてＡＦＥレジスタ３５を用いたＡＦＥの出力について説明する。
ＡＦＥから受光素子の特性に合わせた出力をさせるため、ＡＦＥレジスタ３５はＡＦＥのゲイン・オフセット値を記憶する。
【００２４】
サンプリング手段ＣＤＳ３２−１はＣＣＤ１０またはＣＩＳ（図示せず）からＡＦＥ３１に入力されるアナログ信号ＯＳに基づいて受光素子の受光量に関係するアナログデータ（ａ２、ａ３）を出力する。ゲイン・オフセット手段３２−３を介して出力することもできる。この場合、アナログデータ（ａ２、ａ３）をゲイン・オフセット手段３２−３に入力し、ゲイン・オフセット手段３２−３はＡＦＥレジスタ３５に記憶されているＡＦＥのゲイン値およびオフセット値に基づいて、アナログ的に増減幅および加算減算したアナログデータａ４をＡ／Ｄ変換器３２−２へ出力する。Ａ／Ｄ変換器３２−２はアナログデータａ４をデジタル信号ｄ４に変換し出力する。ゲイン・オフセット手段３２−３は、図１３のように構成され、ＣＤＳ３２−１から入力されたアナログ信号をオフセット値に基づいて加算減算し、アンプにより増減幅し、Ａ／Ｄ変換器３２−２へ出力する。なお、Ａ／Ｄ変換器３２−２のデジタル出力にゲイン・オフセットを行う構成としても良いが、ゲイン・オフセットをアナログデータに対して行ことにより、高速応答を実現する。
【００２５】
６．シャッタＣＣＤ
ＣＣＤの感度を調整するためシャッタを設けたＣＣＤが存在する。すなわち、図１の受光素子の開口部１５から光が入るとｎ型半導体領域１２近傍のｐ型半導体領域に電荷が蓄積されるが、この電荷はシャッタ信号ＳＴがハイレベルである期間（図６のｔａ〜ｔｂ）は除去され、シャッタ信号ＳＴがローレベルである期間（図６のｔｂ〜ｔｄ）に電化は蓄積される。電荷はシフト電極の電位がハイレベルになるｔｃで転送され、転送電極１７を利用したシフトレジスタ、アウトプットゲート電極１９、トランジスタ２１を介してアナログの出力信号ＯＳを出力する。また、ＲＧＢ三色の受光を行う場合、フィルタ性能およびＣＣＤ感度の波長依存を補償するため、ＲＧＢ三色それぞれに対応する素子に対して、シャッタ信号ＳＴＲ、ＳＴＧ、ＳＴＢを設ける。
【００２６】
７．シャッタレスＣＣＤ
シャッタ機能が無いＣＣＤの感度を調整するため、シフト電極に入力するシフト信号ＳＨをハイレベルからローレベル、ローレベルからハイレベルにするサイクルを基準クロックＣＬＫ１周期内で２回行う。例えば図７のシフト電極が１回目にローレベルになるｔｅ−１以後で２回目にハイレベルになり次にローレベルになるｔｆ前の間に蓄積された電荷を除去し、ｔｆ〜ｔｅ−２の期間に蓄積された電荷に対応するアナログ値を出力信号ＯＳに供給する。また、ＲＧＢ三色の受光を行う場合、フィルタ性能およびＣＣＤ感度の波長依存を補償するため、ＲＧＢ三色それぞれに対応する素子に対して、シャッタ信号ＳＨＲ、ＳＨＧ、ＳＨＢを設ける。
【００２７】
８．ステート制御
ＣＣＤおよびＡＦＥを制御するための信号をステート制御によって生成する場合について図３、８、９を用いて説明する。１０ＭＨｚの基準クロックＣＬＫがデータ転送制御装置３０に入力されると、基準クロックＣＬＫはＰＬＬ回路３７に入力され、ＰＬＬ回路３７は基準クロックＣＬＫを１２逓倍した逓倍クロックＮＣＬＫを生成し（図８）、ＡＦＥ／ＣＣＤコントローラ３３に逓倍クロックＮＣＬＫを出力する。
【００２８】
ＡＦＥ／ＣＣＤコントローラ３３は逓倍クロックＮＣＬＫ１周期毎にステート番号（識別番号）を付す。本実施例では基準クロックＣＬＫがローレベルからハイレベルに切り換わり直後のステート（逓倍クロックＮＣＬＫの１周期目）にステート番号０を付し、以降のステート番号に順次１を加算する。ステート番号１１の次のステート番号を０として、基準クロックＣＬＫがローレベルからハイレベルに切り換わり直後のステート（逓倍クロックＮＣＬＫの１周期目）がステート番号０となるようにする。ＡＦＥ／ＣＣＤコントローラ３３はステート番号を出力する。
【００２９】
なお、本実施例では、基準クロックＣＬＫ１周期でステート番号を一巡するように付したが、これに限られず、例えば、基準クロックＣＬＫがｎ（ｎ＝自然数）周期毎に一巡するようにしても良い。
【００３０】
ＡＦＥ／ＣＣＤコントローラ３３から出力されたステート番号（識別番号）はクロックパターンジェネレータ３４へ入力される。クロックパターンジェネレータ３４は、クロックパルスパターン設定レジスタ３４−１に記録されているクロックパルスパターンテーブル（図９）を参照し、各ステート番号に割り付けられた略矩形状の信号（アウトプット信号φ３、リセット信号φ４、サンプリング信号φ５〜７、ホールド信号φ８、他、ステート単位での制御が必要なＣＣＤ制御、ＡＦＥ制御信号等）についてのレベルを決定し、ＡＦＥ／ＣＣＤコントローラ３３へ出力する。ＡＦＥ／ＣＣＤコントロー３３はクロックパターンジェネレータ３４から入力された信号をＡＦＥ３１およびＣＣＤ１０に出力する。
【００３１】
ここで、シャッタ信号ＳＴ、ＳＴＲ、ＳＴＧ、ＳＴＢ、シフト信号ＳＨ、ＳＨＲ、ＳＨＧ、ＳＨＢ、ラインクランプ０信号、ＬＥＤ制御信号をクロックパルスパターン設定レジスタに設定しても良い。また、これらの信号については、後述するモード別信号テーブル（図１２（ｃ））に基づいて出力レベルを決定する構成とすれば、ユーザーの信号設定が容易になる。また、ＣＣＤ１０、ＡＦＥ３１へ出力する信号を遅延させて出力しても良い。
【００３２】
本実施例では基準クロックＣＬＫは１０ＭＨｚを１２逓倍しているため、１ステートは約８．３ｎｓｅｃの時間となる。そのため、約８．３ｎｓｅｃ単位での出力信号の設定が可能である。
【００３３】
なお、本実施例では基準クロックＣＬＫを１０ＭＨｚとし、逓倍率を１２逓倍としたが、これに限られない。また、ＣＣＤ、ＡＦＥの能力に応じて基準クロックＣＬＫおよび逓倍率を所望の値に設定することもできる。
【００３４】
９．クロックパルスパターンテーブルの設定
シャッタＣＣＤ、シャッタレスＣＣＤ、ＣＩＳなど受光機器の種類の違いや受光素子の特性に合わせてＡＦＥまたはＣＣＤ（ＣＩＳ）への出力信号を設定するために、クロックパターン設定レジスタ３４−１に記録されているクロックパルスパターンテーブルを、ユーザー又はデータ転送制御装置の組み込みを行う者が書換え可能であることが望ましい。
【００３５】
クロックパルスパターンテーブルの書換えについて図３を用いて説明する。ライタ１２０をデータ転送制御装置３０のインターフェース３８に接続し、クロックパルスパターン設定レジスタ３４−１を書換えることによって、クロックパルスパターンテーブルの書換えを行う。なお、インターフェース３８とクロックパターン設定レジスタ３４−１との接続はＡＦＥ／ＣＣＤコントローラ３３を介して行うが、これに限定されず、例えば、インターフェース３８とクロックパターン設定レジスタ３４−１とを直接接続しても良い。本実施例ではクロックパルスパターン設定レジスタ３４−１にはＳＲＡＭを使用するが、１ステート単位での高速の読み出しが可能であれば他の記憶装置を使用してもよい。
【００３６】
１０．遅延手段
第１遅延手段について図３、図１０を用いて説明する。
第１遅延手段３３−３を用いると、ＡＦＥ／ＣＣＤコントローラ３３の出力信号に所望の遅延を与えて、ＣＣＤ１０またはＡＦＥ３１へ信号出力する。クロックパターンジェネレータ３４からＡＦＥ／ＣＣＤコントローラ３３に入力された信号のうち一つを図１０のＮ１に入力し、遅延回路の出力Ｎ５をＣＣＤ１０またはＡＦＥ３１の入力に接続する。Ｄ１、Ｄ２、Ｄ３はそれぞれ遅延回路である。Ｎ２をハイレベルにすると遅延回路Ｄ１はイネーブルとなり、Ｎ２をローレベルにすると遅延回路Ｄ１はディセーブルになる。同様に、Ｎ３をハイレベルにすると遅延回路Ｄ２はイネーブルとなり、Ｎ３をローレベルにすると遅延回路Ｄ２はディセーブルになる。Ｎ４をハイレベルにすると遅延回路Ｄ３はイネーブルとなり、Ｎ４をローレベルにすると遅延回路Ｄ３はディセーブルになる。
【００３７】
ここで、本実施例ではＤ１は１ｎｓｅｃ遅延、Ｄ２は２ｎｓｅｃ遅延、Ｄ３は４ｎｓｅｃ遅延とした。したがって、遅延回路Ｄ１、Ｄ２、Ｄ３のイネーブル／ディセーブルを組み合わせることによって、クロックパターンジェネレータ３４から入力された信号に、０〜７ｎｓｅｃの範囲で１ｎｓｅｃ刻みに設定された遅延をさせた上で出力することができる。
【００３８】
１１．遅延設定
図１０に示すように第１遅延手段３３−３は、Ｄ１、Ｄ２、Ｄ３の遅延回路を直列に接続し各出力信号に遅延を与えるが、遅延量を容易に設定するため、遅延設定レジスタ３６に記憶されている遅延設定テーブル（図１１）に以下のａ〜ｅを記録する。
ａ、信号名（転送信号φ１、２、アウトプット信号φ３、リセット信号φ４、サンプリング信号φ５〜７、ホールド信号φ８、他、ＣＣＤ制御およびＡＦＥを制御する信号）
ｂ、レジスタ入力端子名
ｃ、レジスタ出力端子名
ｄ、レジスタ番号
ｅ、記憶ビット
シャッタＣＣＤ、シャッタレスＣＣＤ、ＣＩＳなど受光デバイスの種類の違いや受光素子の特性に合わせてＡＦＥまたはＣＣＤ（ＣＩＳ）に出力させるため、遅延設定テーブル（図１１）は、ユーザーまたはデータ転送制御装置３０を組み込む者が書換え可能であることが望ましい。
【００３９】
本実施例では、図３に示すようにライタ１２０をデータ転送制御装置３０のインターフェース３８に接続し、遅延設定レジスタ３６を書換える。これにより、ユーザーが１ｎｓｅｃ単位での信号出力遅延を容易に設定することが出来る。なお、予め、ＡＦＥレジスタ３５に遅延設定テーブルの設定情報を記憶させておき、ＡＦＥ／ＣＣＤコントローラ３３使用時に遅延設定レジスタ３６に記憶させる構成としてもよい。遅延設定レジスタ３６は、高速の読み出しが可能である記憶装置を使用することが望ましい。
【００４０】
ここで、シャッタ信号ＳＴ、ＳＴＲ、ＳＴＧ、ＳＴＢ、シフト信号ＳＨ、ＳＨＲ、ＳＨＧ、ＳＨＢ、ラインクランプ０信号、ＬＥＤ制御信号を上述の第１遅延手段３３−３に接続し、遅延設定を行う構成とすることができる。しかし、望ましくは、これらの信号については、後述するモード別信号テーブル（図１２（ｃ））に基づいて出力レベルを決定する構成とすれば、回路規模を小さくし、また、ユーザーの信号設定が容易になる。
【００４１】
上述のとおり、基準クロックＣＬＫを逓倍した逓倍クロックＮＣＬＫにステート番号を付し、各ステート番号に対応した出力信号をクロックパルスパターンテーブルを参照して生成することで、ステート単位（本実施例では約８．３ｎｓｅｃ）の信号設定が可能となる。さらに、転送信号φ１、２、サンプリング信号φ５、φ６などステート単位未満の設定をしたい信号については、第１遅延手段３３−３に接続しておき、遅延設定レジスタ３６に記憶されている遅延設定テーブルに対応して信号を遅延させてＡＦＥまたはＣＣＤ、ＣＩＳに出力することができ、結果として、約１ｎｓｅｃ単位での出力信号の設定が可能となる。
また、クロックパルスパターンテーブルと遅延設定テーブルはユーザーやデータ転送制御装置３０を組み込む者が書換えることができるので、ＣＣＤやＣＩＳを交換しても所望の信号出力に再設定できる。
【００４２】
１２．クロック制御
ＣＣＤおよびＡＦＥを制御するための信号をクロック制御によって生成する場合について図３、１２（ａ）〜（ｃ）を用いて説明する。
【００４３】
１０ＭＨｚの基準クロックＣＬＫがデータ転送制御装置３０に入力されると、基準クロックＣＬＫは、ＡＦＥ／ＣＣＤコントローラ３３に入力される。ここで、望ましくは基準クロックＣＬＫはＰＬＬ３７を介して、１２逓倍したステート信号ＮＣＬＫと同期され、ＡＦＥ／ＣＣＤコントローラ３３に入力される構成とする。
【００４４】
ＡＦＥ／ＣＣＤコントローラ３３は、基準クロックＣＬＫをトリガとして、モード別信号テーブル（図１２（ｃ））に基づいて信号出力を生成し、生成された信号をＣＣＤ１０、ＡＦＥ３１、スキャナコントローラ４０等のデバイスに出力する。
【００４５】
図１２（ａ）（ｂ）は生成されるラインクランプ０信号ＬＣＭ０の例である。モード別信号テーブル（図１２（ｃ））に設定されているラインクランプ０信号の遅延量（遅延情報）が０であれば、図１２（ａ）のようにラインクランプ０信号ＬＣＭ０は、基準クロックＣＬＫの立ち上がりと同期して立ち上がる。一方、ラインクランプ０信号の遅延情報が４であれば、図１２（ｂ）のようにラインクランプ０信号ＬＣＭ０は、第２遅延手段３３−４により、基準クロックＣＬＫの立ち上がりから、単位遅延時間の４倍遅れて立ち上がる。
【００４６】
ここで、単位遅延時間はステートと同じにする構成とするのが望ましい。この場合、第２遅延手段３３−４は、遅延情報として記録されている数のフリップフロップ回路を直列に接続し、各フリップフロップに１周期をステートとする信号を同期入力することで所望の遅延信号を得られる。そのためクロック制御によって生成される信号は、専用の遅延素子を有さずに所望の遅延を得られる。
【００４７】
１３．モード別信号テーブルの設定
モード別信号テーブル（図１２（ｃ））には、次のの情報が記録される。
イ、モード名（シャッタＣＣＤモード、シャッタレスＣＣＤモード、ＣＩＳモード等）
ロ、信号名（シフト信号ＳＨ、シャッタ信号ＳＴＲ、ＳＴＧ、ＳＴＢ、ラインクランプ０信号ＬＣＭ０）
ハ、レジスタ入力端子名
ニ、レジスタ出力端子名
ホ、レジスタ番号
ヘ、遅延情報
が記憶される。
モード別信号テーブル（図１２（ｃ））は、ＡＦＥ／ＣＣＤコントローラ３３とインターフェース３８からアクセス可能である構成とする。例えばモード別信号テーブル（図１２（ｃ））を遅延設定レジスタ３６に設ける構成とする。
【００４８】
図３に示すようにライタ１２０をデータ転送制御装置３０のインターフェース３８に接続し、遅延設定レジスタ３６に格納されているモード別信号テーブルを書換える。これにより、ユーザーは容易に信号設定することが出来る。
【００４９】
１４．ステート制御により生成される信号とクロック制御により生成される信号
データ転送制御装置３０は、ステート制御により信号生成する機能と、第１遅延手段により遅延素子を介して信号を遅延させる機能と、クロック制御により信号生成する機能と、第２遅延手段により単位遅延時間の倍数で信号遅延させる機能とを有する。
【００５０】
本実施例では、転送信号φ１、φ２、アウトプット信号φ３、リセット信号φ４、サンプリング信号φ５〜７、ホールド信号φ８は、ステート制御により信号生成され、第１遅延手段により遅延出力される。ここで、第１遅延手段は、逓倍クロックＮＣＬＫの１周期よりも短い１ｎｓｅｃ程度の単位での遅延を行う。
【００５１】
シャッタ信号ＳＴ、ＳＴＲ、ＳＴＧ、ＳＴＢ、シフト信号ＳＨ、ＳＨＲ、ＳＨＧ、ＳＧＢ、ラインクランプ０信号ＬＣＭ０、ＬＥＤ制御信号は、モード別信号テーブル（図１２（ｂ））に基づいて生成され、第２遅延手段によって、単位遅延時間の倍数での遅延され出力される。ここで、モード別信号テーブル（図１２（ｂ））は、動作しているモードに対応して登録されている。また、単位遅延時間は、第１遅延手段により調節可能な単位時間よりも長い。例えば、複数のフリップフロップ回路を直列に接続し、逓倍クロックＮＣＬＫを各フリップフロップに同期入力することで遅延を得る構成とする。
【００５２】
ここで、シフト信号は第２遅延手段によって、単位遅延時間毎の設定となり、第１遅延手段による遅延設定に比べると詳細設定ができない。しかし、アウトプット信号φ３、リセット信号φ４、サンプリング信号φ５〜７、ホールド信号φ８は、第１遅延手段による１ｎｓｅｃ単位での遅延が可能となるため、シフト信号ＳＨ、ＳＨＲ、ＳＨＧ、ＳＧＢと、アウトプット信号φ３、リセット信号φ４、サンプリング信号φ５〜７、ホールド信号φ８との相対的な関係では、１ｎｓｅｃ単位での信号設定が実現されることになる。また、同様のことは、シャッタ信号ＳＴ、ＳＴＲ、ＳＴＧ、ＳＴＢ、ラインクランプ０信号ＬＣＭ０、ＬＥＤ制御信号についても当てはまる。
【００５３】
１５．画像読取り装置
図１４にデータ転送制御装置３０を組み込んだ画像読取り装置の例として、スキャナ１００の構成を示す。スキャナ１００はＣＣＤ１０、ＣＣＤ基板５０、メイン基板６０、ランプ７０、モータ８０、集光部９０を有する。
【００５４】
ＣＣＤ基板５０にはデータ転送制御装置３０とＣＣＤ１０とを設ける。ＣＣＤ１０は集光部からの光をアナログの画像信号に変換し、データ転送制御装置３０に対してアナログの画像信号を出力する。データ転送制御装置３０はアナログの画像信号をデジタルの画像データに変換してメイン基板６０に対して出力する。
【００５５】
また、データ転送制御装置３０はＣＣＤ１０に対して転送信号φ１、２等の制御信号を出力する。メイン基板６０はデジタルの画像データをホスト（ＰＣなど１１０）に出力し、ランプ制御信号をランプ７０に出力し、モータ制御信号をモータ８０に出力する。ランプ７０はランプ制御信号に従ってランプの点滅を行う。モータ８０はモータ制御信号に従って集光部９０を走査する。なお、集光部９０とＣＣＤ基板５０をキャリッジ（図示せず）に格納して、モータ８０はキャリッジを走査する構成としても良い。
【００５６】
なお、本発明は詳細な説明および図面に記した本実施形態に限定されず、本発明の要旨の範囲内で種種の変形実施が可能である。例えば、データ転送制御装置３０に記した構成要素を、データ転送制御装置３０の外部に設置してバスで各構成要素を接続する態様が可能である。また、本実施例ではデータ転送制御装置３０の外部に設置した要素をデータ転送制御装置３０内に設置する構成としても良い。例えば、発振器３９をデータ転送制御装置３０内に設ける構成としても良い。また、基準クロックＣＬＫの周波数、逓倍率も本実施例で説明したものに限定されない。また、スキャナコントローラ４０とＰＣ１（１１０）との接続はＵＳＢ、ＩＥＥＥ１３９４に限定されず、シリアル、パラレルのいずれの接続であっても良い。また、データ転送制御装置はスキャナに組み込まれることに限定されず、画像を取り込む装置に応用が可能であり、例えばデジタルカメラであっても良い。
【図面の簡単な説明】
【図１】ＣＣＤ素子の断面図である。
【図２】ＣＣＤの構成と動作原理を示す図である。
【図３】転送制御装置とＣＣＤとスキャナコントローラとの接続を示す図である。
【図４】受光用デバイスがＣＣＤの場合の波形図である。
【図５】受光用デバイスがＣＩＳの場合の波形図である。
【図６】シャッタＣＣＤの信号波形図である。
【図７】シャッタレスＣＣＤの信号波形図である。
【図８】基準クロックＣＬＫとステートＮＣＬＫの関係を示す波形図である。
【図９】クロックパルスパターンテーブルを示す図である。
【図１０】遅延手段を示す図である。
【図１１】遅延設定テーブル
【図１２】（ａ）シフト信号の波形図である。
（ｂ）シフト信号の波形図である。
（ｃ）モード別信号テーブルを示す図である。
【図１３】ゲイン・オフセット手段を示す図である。
【図１４】データ転送制御装置、スキャナの構成例である。
【図１５】従来のスキャナの構成例である。
【符号の説明】
１０  ＣＣＤ
１１  ｐ型半導体領域
１２  ｎ型半導体領域
１３  絶縁層
１４  光シールド膜
１５  開口部
１６  シフト電極
１７  転送電極
１７−１、１７−２、１７−３、１７−４、１７−５、１７−６、１７−７、１７−８  電極
１９  アウトプットゲート電極
２０  出力基準電極
２１  トランジスタ
２２  負荷
２５  フローティングキャパシタ
２６  リセットゲート
３０  データ転送制御装置
３１  ＡＦＥ
３２−１  サンプリング手段（ＣＤＳ）
３２−２  Ａ／Ｄ変換器
３３  ＡＦＥ／ＣＣＤコントローラ
３３−１  ＡＦＥコントローラ
３３−２  ＣＣＤコントローラ
３３−３  第１遅延手段、３３−４  第２遅延手段
３４  クロックパターンジェネレータ
３４−１  クロックパルスパターン設定レジスタ
３６  遅延設定レジスタ
３８  インターフェース
３９  発振器
４０  スキャナコントローラ
５０  ＣＣＤ基板
６０  メイン基板
７０  ランプ
８０  モータ
９０  集光部
１００  スキャナ
１１０  ＰＣ
１２０  ライタ
ｄ１、ｄ２、ｄ３、ｄ４、ｄ５  デジタルデータ
Ｄ１、Ｄ２、Ｄ３  遅延回路
Ｎ１、Ｎ２、Ｎ３、Ｎ４，Ｎ５  端子
ＯＳ  アナログの出力信号
φ１、２  転送信号
φ３  アウトプット信号
φ４  リセット信号
φ５、φ６、φ７  サンプリング信号
φ８  ホールド信号
ＳＴ、ＳＴＲ、ＳＴＧ、ＳＴＢ  シャッタ信号
ＳＨ、ＳＨＲ、ＳＨＧ、ＳＨＢ  シフト信号
ＣＬＫ  基準クロック
ＮＣＬＫ  逓倍クロック
【図１】
2004297146.tif 000003
【図２】
2004297146.tif 000004
【図３】
2004297146.tif 000005
【図４】
2004297146.tif 000006
【図５】
2004297146.tif 000007
【図６】
2004297146.tif 000008
【図７】
2004297146.tif 000009
【図８】
2004297146.tif 000010
【図９】
2004297146.tif 000011
【図１０】
2004297146.tif 000012
【図１１】
2004297146.tif 000013
【図１２】
2004297146.tif 000014
【図１３】
2004297146.tif 000015
【図１４】
2004297146.tif 000016
【図１５】
2004297146.tif 000017