(57)【要約】　　　（修正有）【課題】既存のＡＴＥに適応し、集積回路のパッドのトライステート漏れ電流テストを容易にするためのシステムおよび方法。【解決手段】ドライバテストシステム２００には、コア２１２を含む集積回路２１０が組み込まれている。コア２１２は、ロジック２１４を組み込んでおり、パッド２１６と電気的に通じている。パッド２１６は、ロジックと、例えば、集積回路外部のＡＴＥ２１８のような装置との相互接続を可能にするように構成されている。パッド２１６には、ＩＣ２１０の電気接点部２２０、並びにパッド回路２２２が含まれている。さらに、集積回路２１０には、直接または間接的にパッド２１６と電気的に通じているドライバテスト回路２２４が組み込まれている。ドライバテスト回路２２４は、選択されたＡＴＥ機能が得られるように構成されている。【選択図】　　　　図２
2004003985.tif 000002
【特許請求の範囲】
【請求項１】
外部コンポーネントのための信号インターフェースとして構成された第１のパッドを有する集積回路（ＩＣ）をテストする方法であって、前記第１のパッドはドライバを有し、該ドライバは、前記ＩＣの内部のコンポーネントからのディジタル信号を受信し、それに応答して、信号を送り出すよう構成されており、
自動テスト装置（ＡＴＥ）と前記ＩＣを電気的に相互接続するステップと、
少なくとも１つの刺激を与えて、前記ＩＣが前記第１のパッドのドライバのトライステート漏れ電流を測定するようにするステップと、
前記第１のパッドの前記ドライバのトライステート漏れ電流に対応する情報を受信するステップと、
を含む方法。
【請求項２】
前記少なくとも１つの刺激を与えるステップが、前記ＡＴＥから少なくとも１つの刺激を与えるステップを含む、請求項１に記載の方法。
【請求項３】
前記少なくとも１つの刺激を与えるステップが、
前記ドライバをあるトライステート状態に構成するステップと、
前記ドライバの出力が第１の値に対応するか否かを判定するステップと、
を含む、請求項１に記載の方法。
【請求項４】
前記ＩＣが複数のパッドを有し、前記自動テスト装置（ＡＴＥ）を前記ＩＣに電気的に相互接続する前記ステップが、前記ＡＴＥを前記複数のパッドのサブセットに電気的に相互接続するステップを含む、請求項１に記載の方法。
【請求項５】
前記判定するステップが、
第１のプルダウン・トランジスタを設けるステップと、
前記ドライバにおいて論理「１」を入力するステップと、
前記ドライバをトライステート化するステップと、
前記ドライバの出力を前記第１のプルダウン・トランジスタにおいて受信するステップと、
前記第１のプルダウン・トランジスタの出力が論理「０」であるか否かを判定し、前記第１のプルダウン・トランジスタの出力が論理「０」であれば、前記ドライバの前記トライステート漏れ電流は過剰ではないと判定するステップと、
を含む、請求項３に記載の方法。
【請求項６】
前記第１のプルダウン・トランジスタのオン抵抗が前記ドライバのオフ抵抗より小さい、請求項５に記載の方法。
【請求項７】
前記判定するステップが、
第１のプルアップ・トランジスタを設けるステップと、
前記ドライバにおいて論理「０」を入力するステップと、
前記ドライバをトライステート化するステップと、
前記ドライバの出力を前記第１のプルアップ・トランジスタにおいて受信するステップと、
前記第１のプルアップ・トランジスタの出力が論理「１」であるか否かを判定し、前記第１のプルアップ・トランジスタの出力が論理「１」であれば、前記ドライバの前記トライステート漏れ電流は過剰ではないと判定するステップと、
を含む、請求項３に記載の方法。
【請求項８】
前記第１のプルアップ・トランジスタのオン抵抗が、前記ドライバのオフ抵抗より小さい、請求項７に記載の方法。
【請求項９】
前記第１のパッドの前記ドライバが、複数のトランジスタと関連付けられ、
前記複数のトランジスタを繰り返し用いることによって、前記ドライバのトライステート漏れ電流が生じる範囲を決定するステップ、
をさらに含む、請求項１に記載の方法。
【請求項１０】
集積回路（ＩＣ）において、
前記ＩＣの少なくとも一部と電気的に通じ、第１のドライバと第１のレシーバとを有する第１のパッドであって、前記第１のドライバは、前記ＩＣの外部のコンポーネントに第１のパッドの出力信号を供給するように構成され、前記第１のレシーバは、前記ＩＣの外部のコンポーネントからの第１のパッドの入力信号を受信し、前記第１のパッドの入力信号に応答して、前記ＩＣの内部のコンポーネントに第１のレシーバのディジタル出力信号を供給するように構成されている、第１のパッドと、
前記ＩＣの内部にあって、前記第１のパッドの前記ドライバのトライステート漏れ電流に対応する情報を提供するようになっている第１のテスト回路と、
を備えている集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、集積回路に関するものであり、とりわけ、集積回路内において、集積回路のパッドのトライステート漏れ電流テストを容易にするためのシステム及び方法に関するものである。
【０００２】
【従来の技術】
これまで、さまざまなテスト方法を利用して、集積回路（ＩＣ）のテスト及び検証が行われてきた。例えば、ＩＣデバイスは、デバイスのピン・レベルにおいてＩＣデバイスを刺激して、その機能性を検証する、自動テスト装置（ＡＴＥ）を用いてＩＣに適用されるような、機能テスト・ベクトルを利用して、テストされ、欠陥がないことが検証されてきた。しかし、ＡＴＥを利用して行うＩＣテストの実際上の制限は、特定のＡＴＥによってテストすることが可能なＩＣピン（またはパッド）の数が、これまで、ＡＴＥの物理的構成によって制限されてきたということである。例えば、テストを受けるＩＣのパッド数が、ＡＴＥによって得られるテスト・チャネル数を超える可能性もあるし、あるいは、例えば、とりわけ、プローブ・カードの最大プローブ数を超えることによって、ＡＴＥ支援ハードウェアのキャパシティを超える可能性もある。本明細書において用いられる限りにおいて、「パッド」という用語は、ＩＣの電気的接点の働きをする物理的部分、並びに、ＩＣのコンポーネントとＩＣ外部のコンポーネントを電気的に通じさせることができるようにする、物理的部分に関連した回路の両方を総称して表すために用いられる。
【０００３】
さらに、特定のＡＴＥの性能制限によって、特定の他のテスト制約が課せられる可能性がある。例えば、ＩＣ入力及び出力の周波数が、ＡＴＥの最高周波数を超える可能性があり、その結果、テストを受けるＩＣのテスト周波数がＡＴＥの最高周波数に制限されることになる。追加テスト・チャネル及び／またはより高い動作周波数を備えたＡＴＥを構成することは、実施可能であるが、前述の欠陥をなくすために、ＡＴＥが適正に多いピン数及び／または適正に高い動作周波数を備えるようにすると、コストが法外に高くつく場合が多い。
【０００４】
【発明が解決しようとする課題】
以上の欠陥及び／またはその他の欠陥に鑑みて、従来の技術では、（１）ＡＴＥをＩＣデバイスの全てのピンより少ないピンに接続するステップと、（２）ＩＣデバイスの複数ピンを単一ＡＴＥテスト・チャネルに接続するステップと、（３）各パス毎に、ＩＣデバイス全体のピンのサブセットをテストする、ＡＴＥの複数パスでＩＣデバイスをテストするステップと、（４）最高周波数未満でＩＣデバイスをテストするステップと、（５）とりわけ、既存のＡＴＥに適応するため、設計による実施を通じて、ＩＣのピン数及び／または周波数を制限するステップと、を含む、さまざまな「一時しのぎの」テスト手順を利用して、ＩＣをテストすることが知られている。すぐ分るように、これらの「一時しのぎの」テスト手順は、結果として、テストの有効範囲が損なわれる可能性があり、そのため、出荷される欠陥ＩＣデバイスの数が増大することになる可能性がある。さらに、既存のＡＴＥに適応するため、設計による実施を通じて、ＩＣのピン数及び／または周波数を制限するステップを実施すると、ＩＣの設計に対する容認できない制約となる場合が多い。
【０００５】
従って、本発明の目的は、先行技術の以上の及び／またはその他の欠点に対処する改良されたシステム及び方法を提供することにある。
【０００６】
【課題を解決するための手段】
簡単に言うと、本発明によれば、集積回路内においてドライバのトライステートのテスト機能が得られる。これに関して、本発明の実施態様の中には、集積回路（ＩＣ）として構成することが可能なものもある。こうした集積回路（ＩＣ）の実施態様には、ＩＣの少なくとも一部と電気的に通じる第１のパッドが含まれている。第１のパッドには、第１のドライバと、第１のレシーバが組み込まれており、第１のドライバは、ＩＣ外部のコンポーネントに第１のパッドの出力信号を供給するように構成されている。第１のレシーバは、ＩＣ外部のコンポーネントから第１のパッドの入力信号を受信し、第１のパッドの入力信号に応答して、ＩＣ内部のコンポーネントに対して第１のレシーバのディジタル出力信号を供給するように構成されている。ＩＣには、ＩＣ内部の第１のテスト回路も含まれている。第１のテスト回路は、第１のパッドのドライバのトライステート漏れ電流に対応する情報を提供するようになっている。
【０００７】
ＩＣのもう１つの実施態様には、ＩＣの少なくとも一部と電気的に通じている第１のパッドが組み込まれている。第１のパッドには、第１のドライバと、第１のレシーバが含まれており、第１のドライバは、ＩＣ外部のコンポーネントに第１のパッドの出力信号を供給するように構成されている。第１のレシーバは、ＩＣ外部のコンポーネントから第１のパッドの入力信号を受信し、第１のパッドの入力信号に応答して、ＩＣ内部のコンポーネントに対して第１のレシーバのディジタル出力信号を供給するように構成されている。情報の提供手段も含まれている。
【０００８】
本発明の実施態様は、ＩＣのテスト方法を提供するものとみなすことも可能である。これに関して、こうした実施態様の１つには、自動テスト装置（ＡＴＥ）とＩＣを電気的に相互接続するステップと、少なくとも１つの刺激を与えて、ＩＣが第１のパッドのドライバのトライステート漏れ電流を測定するようにするステップと、第１のパッドのドライバのトライステート漏れ電流に対応する情報を受信するステップが含まれている。
【０００９】
コンピュータ可読媒体も得られる。これに関して、コンピュータ可読媒体の実施態様の１つには、ＩＣのドライバのトライステート・テストを容易にするためのコンピュータ・プログラムが含まれている。コンピュータ可読媒体には、自動テスト装置（ＡＴＥ）によって、ＩＣに少なくとも１つの刺激を加えて、第１のテスト回路から、第１のパッドのドライバのトライステート漏れ電流に対応する情報を得ることができるようにする構成が施された論理と、ＡＴＥによって、第１のテスト回路から、第１のパッドのドライバのトライステート漏れ電流に対応する情報を受信できるようにする論理が含まれている。
【００１０】
本発明の他の特徴及び利点については、当該技術者には、以下の図面及び詳細な説明を検討することによって、明らかになるであろう。これに鑑みて、こうした特徴及び利点は、全て、付属の請求項において定義された本発明の範囲内に含まれるように意図されたものである。
【００１１】
【発明の実施の形態】
次に、いくつかの図を通じて同様の番号が同様の部分を表している、図面に例示された本発明の説明を詳細に参照することにする。簡単に既述したように、内蔵（ディジタル）自己テスト回路を集積回路に組み込むことが知られている。次に、図１を参照し、こうした内蔵自己テスト回路を組み込んだ典型的な集積回路１００についてさらに詳述することにする。
【００１２】
図１に示すように、集積回路１００には、ロジック１１２及びディジタル自己テスト回路１１４を組み込んだコア１１０が含まれている。コア１１０は、例えば、１つの自動テスト装置（ＡＴＥ）１１８のような、集積回路外部の装置と電気的に通じるように構成されたパッド１１６と電気的に通じている。こうした構成によって、例えば、ＡＴＥ１１８のような外部装置から供給される信号は、パッド１１６を含む伝送経路を介してコア１１０に送ることが可能になる。
【００１３】
既知のように、ディジタル自己テスト回路１１４は、コア１１０内に含まれる論理回路の機能ベースのディジタル・テストを実施するように構成されている。こうしたテストを実施するため、ディジタル自己テスト回路１１４には、一般に、刺激発生器１２０と、応答解析器１２２が組み込まれている。すなわち、刺激発生器１２０は、コアの論理回路をテストするために、１つ以上のテスト・パターンを供給するように構成されている。
【００１４】
論理回路に供給される１つまたは複数のパターンは、ディジタル・データ、すなわち、０と１から構成されている。テストを受ける論理回路は、さまざまなパターンに応答して、応答解析器１２２に１つまたは複数の応答信号を供給し、応答解析器は、この応答を解釈して、テスト結果信号を送り出すことが可能であるが、このテスト結果信号は、集積回路の外部に供給することが可能である。従って、ディジタル自己テスト回路によれば、コアの論理回路にディジタル・テスト・パターンを供給することによって、コアのディジタル機能テストが可能になるので、これまでに、ディジタル論理回路のテストを容易にするため、集積回路に刺激を与え、集積回路からの応答をチェックする外部テスト装置、すなわち、ＡＴＥ１１８は、ほとんど不要になってしまった。
【００１５】
次に、比較のポイントとして、図１のディジタル自己テスト回路を利用し、図２の概略図を参照して、本発明のドライバ・テスト・システムの実施態様の１つに関する一般特性について述べることにする。図２に描かれているように、ドライバ・テスト・システム２００には、コア２１２を含む集積回路２１０が組み込まれている。コア２１２は、ロジック２１４を組み込んでおり、パッド２１６と電気的に通じているが、パッド２１６は、ロジックと、例えば、集積回路外部のＡＴＥ２１８のような装置との相互接続を可能にするように構成されている。
【００１６】
既述のように、パッド２１６のようなパッドには、ＩＣ２１０の電気接点の働きをする物理的部分または接点部２２０、並びに、ＩＣのコンポーネントとＩＣ外部のコンポーネントが電気的に通じるようにすることが可能な接点部と協働するパッド回路２２２が含まれている。既知のように、パッド回路には、パッドに加えられる信号を受信するための１つ以上のレシーバと、外部装置に信号を供給するためのドライバを含むことが可能である。
【００１７】
さらに、集積回路２１０には、直接または間接的に、パッド２１６と電気的に通じているドライバ・テスト回路２２４が組み込まれている。詳細に後述するように、ドライバ・テスト回路２２４は、選択されたＡＴＥ機能性が得られるように構成されており、従って、さまざまな構成による集積回路のテストに、専用の外部テスト装置を必要とする度合いが低下する可能性がある。留意しておくべきは、図２には、ドライバ・テスト回路２２４が、コア２１２外及びパッド２１６外にあるものとして描かれているが、例えば、コア内またはパッド内にテスト回路を配置するといった、テスト回路２２４の他のさまざまな構成も利用可能である。さらに、テスト回路は、テストされるパッド以外のパッド、すなわち、パッド２１６以外のパッドを介してＡＴＥと通じるように構成することも可能である。
【００１８】
前述のように、ＡＴＥによれば、一般に、多種多様な集積回路をテストすることが可能になる。しかし、特定のタイプの集積回路をテストするのに、通常、ある特定のＡＴＥの全テスト能力を必要とするわけではない場合が多い。さらに、集積回路のパッド数は、ある特定のＡＴＥのテスト・チャネル数を超える可能性があり、そのため、テスタ・チャネル数を増したＡＴＥを用いることが必要となるか、または、例えば、集積回路の全てのパッドより少ないパッドを同時にテストするといった、とても最適とはいえないテスト手順を用いることが必要になる。
【００１９】
集積回路２１０のような集積回路のテストは、ドライバ・テスト回路を「チップ上に」設けることによって、従来のＡＴＥを利用して実施することが可能になり、この結果、このドライバ・テスト回路によって、従来のＡＴＥでは一般に得られないテスト機能を得ることが可能になる。ドライバ・テスト回路は、チップ上に設けられると、ある特定のＡＴＥでは得られない、あるいは、提供することができない、テスト機能を付与し、同時に、ある特定のＡＴＥでは得られないさまざまな機能を利用することが可能になる。従って、本発明のテスト・システム２００によれば、例えば、コスト低下といったように、従来のＡＴＥに固有の長所の少なくとも一部から得られる集積回路の効率の良い、有効なテストを容易にし、同時に、改善が見込まれるテスト性能を付与することが可能になる。
【００２０】
本発明のドライバ・テスト回路を利用すると、集積回路のテスト可能なピン数は、必ずしも、ＡＴＥによって、例えば、ある特定のＡＴＥのテスタ・チャネル構成によって制限されるとは限らない。例えば、ＡＴＥは、テストを受ける集積回路のパッドの一部に対して、例えば、走査テスト信号及びリセット信号のような信号を供給し、一方、他のパッドについては、ドライバ・テスト回路によるテストを受けさせておくことが可能になる。さらに、ドライバ・テスト回路を利用すると、ＡＴＥのテスト周波数限界を超える周波数で、集積回路をテストすることが可能になる。
【００２１】
前述のように、本発明によれば、集積回路のドライバのテストが容易になる。これに関して、集積回路出力ドライバ回路の一部、一般的には、双方向性ピンに接続されるか、または、外部プルアップまたはプルダウン回路網に配線されることになるものは、３つの論理状態、すなわち、０、１、または、高インピーダンス（通常、「Ｚ」で表示される）にすることが可能である。こうしたドライバが、図３の概略図で示されている。
【００２２】
図３に示すように、パッド回路３００には、ドライバ３０２と、レシーバ３０４が含まれている。ドライバ及びレシーバは、その間に配置されたオプションの抵抗器３０６に電気的に結合されている。ドライバ３０２は、２つの入力、すなわち、データ入力３０８及びイネーブル入力３１０と、１つの出力３１２を備えている。ドライバ３０２は、下記の真理値表を示す「トライステート」・ドライバとして知られている。
【００２３】
【表１】
2004003985.tif 000003
【００２４】
トライステート・ドライバの適正な製作及び／または動作を保証するため、これらのドライバには、一般に、通常の２状態｛０，１｝ドライバに施されるテスト以外に、追加テストが必要になる。すなわち、ドライバを高インピーダンス状態にすることができるか検証する必要がある。こうしたドライバが高インピーダンス状態にされる場合、一般に、「トライステート化される」と称される。理想的なケースにおける無限インピーダンスは、ドライバがトライステート化されると、ドライバによる電流の流出または引き込みがないことを表すことになる。従って、出力信号は、浮動状態、すなわち、トライステート化されたドライバによって駆動されない状態のままである。従って、出力ノードの電圧値は、トライステート化されたドライバ外部のコンポーネントによって自由に決定することができる。
【００２５】
トライステート・ドライバ回路の実際のトランジスタによる実施例における有限インピーダンスは、高インピーダンス状態におけるゼロ電流の理想をかなえるのは不可能であるということを表している。すなわち、デバイスに固有の漏れ電流が障害になる。これらの漏れ電流は、通常、きわめて少なく、例えば、高度なサブミクロンＩＣプロセスの場合、トランジスタ幅のミクロン当り約数ナノアンペアほどであるが、欠陥のある製造が施されたトランジスタの漏れ電流は数桁多くなる可能性がある。過剰な漏れは、トライステート・ドライバを用いるシステムの動作を損なう可能性があるので、漏れの許容し得る上限が指定されており、生産時にテストされる。典型的な自動テスト装置（ＡＴＥ）システムでは、漏れ電流が指定の限界内にあるか検証するため、トライステート化パッドに接続することが可能な、パラメトリック測定装置（ＰＭＵ）におけるナノ電流計が用いられている。
【００２６】
典型的なドライバ回路は、パッドを電源電圧（論理「１」）にプルアップすることが可能な１つ以上のトランジスタと、グランド（ＧＮＤ）電圧（論理「０」）にプルダウンすることが可能な１つ以上のトランジスタによって実施される。ＣＭＯＳプロセスの場合、Ｐ型トランジスタは、通常、正の電源電圧にプルアップするために利用され、Ｎ型トランジスタは、通常、グランド電圧にプルダウンするために利用される。
【００２７】
図４には、こうしたトライステート・ドライバの一例が示されている。図４に示すように、トライステート・ドライバ４００には、電源と出力の間に結合されたＰ型トランジスタ４０２と、出力とグランドとの間に結合されたＮ型トランジスタ４０４が含まれている。
【００２８】
欠陥による漏れ現象が、いずれかの方向において生じ、その結果、望ましくない電流がプルアップ・デバイスを介して流出するか、または、プルダウン・デバイスを介して引き込まれる可能性がある。従って、トライステート漏れテストは、一般に、２つの部分から構成される。すなわち、１つは、プルアップ・デバイスの高インピーダンスを検証する部分であり、もう１つは、プルダウン・デバイスの高インピーダンスを検証する部分である。
【００２９】
あいにく、ピン数が利用可能なテスタ・チャネル数を超えるＩＣの場合、ＡＴＥを用いて、全てのパッドのトライステート漏れ電流を測定することはできない。ＡＴＥが接触するパッドのサブセットは、テストできるが、他の多くのパッドはテストを受けないままになり、欠陥が検出されないというリスクを負うことになる。本発明では、この問題は解消される可能性がある。実施態様によっては、これは、ドライバ回路内にトライステート漏れ測定回路を組み込んで、高インピーダンス状態をある程度の正確さで実現可能であるか検証できるようにすることによって実施される。
【００３０】
図５のフローチャートには、本発明の実施例の機能が示されている。これに関して、それぞれのブロックに記入された機能は、図５に示す順序通りには実施されない可能性もあるし、あるいは、添付のフローチャートのうち任意の他のフローチャートに従って実施される可能性もある。例えば、図５の続けて示された２つのブロックに関連した機能が、ほぼ同時に実施される可能性もある。実施態様によっては、機能が逆の順序で実施されることもあり得る。
【００３１】
図５に示すように、描かれたテスト・システムまたは方法２００は、少なくとも１つの刺激がＩＣに加えられて、ＩＣが第１のパッドのドライバのトライステート漏れ電流を測定することになる、ブロック５１０から開始されるものと解釈することが可能である。ブロック５２０では、第１のパッドのドライバのトライステート漏れ電流に対応する情報が受信される。例えば、この情報は、ＩＣのパッドの少なくともいくつかに電気的に相互接続されたＡＴＥによって受信することが可能である。
【００３２】
次に、図６Ａを参照すると、本発明のＩＣの実施態様が描かれている。図６Ａに示すように、集積回路のパッド６００には、例えば、接点部６０２のような接点部と、例えば、パッド回路６０４のような、接点部に関連したパッド回路の両方が含まれている。回路６０４には、例えば、リード６０８によって接点部６０２と電気的に通じている、トライステート・ドライバとすることが可能なドライバ６０６が含まれている。ドライバ６０６は、ＩＣコアからデータ信号６１０を受信し、また、ＩＣコアからドライバ・イネーブル信号を受信するように構成されている。ドライバ６０６は、レシーバ６１４にも電気的に相互接続されており、その間にオプションの抵抗器６１６が結合されている。レシーバ６１４は、例えば、リード６１８を介して、入力を受信し、例えば、リード６２０を介して、集積回路のＩＣコアに出力を供給するように構成されている。
【００３３】
図６Ａには、本発明のドライバ・テスト回路６３０の実施態様も描かれている。すなわち、ドライバ・テスト回路６３０は、矢印６３２及び６３４によって表示のドライバ出力／レシーバ入力、及び／または、矢印６３６で表示のレシーバ出力と通じるように構成されている。後述するように、ドライバ・テスト回路６３０は、ドライバ６０６をトライステート化できるか検証するように構成されている。
【００３４】
次に、図６Ｂを参照して、ドライバ・テスト回路６３０のもう１つの実施態様についてより詳細に述べることにする。図６Ｂに示すように、ドライバ・テスト回路６３０は、単純な比率論理回路をベースにしたものである。すなわち、小型のトランジスタ（ｐ型トランジスタ６５０またはｎ型トランジスタ６５６）をトライステート化ドライバの漏れ電流に対向するように起動し、結果生じる電圧と基準電圧６５２が比較され、その比較結果が、後続の観測に備えて、走査レジスタ６５４に納められる。
【００３５】
ドライバのプルアップ・デバイスのトライステート漏れ電流をテストするため、ドライバの出力は、イネーブル信号及びデータ信号を「１」にセットすることによって「１」に初期設定される。次に、ドライバのデータ入力は、「１」に保たれるが、イネーブル信号は「０」にセットされる。ｎ型プルダウン・トランジスタ６５６が、そのゲートに結合されるテスト信号（「ＬＫＧ＿ＤＮ」）によって起動する。このｎ型トランジスタは、トライステート漏れ電流仕様によって定量化されているように、そのオン抵抗が、大型のｐ型ドライバ・トランジスタのオフ抵抗より小さくなるようなサイズが付与されている。従って、ｐ型ドライバが、真に高インピーダンス状態にある場合、ＬＫＧ＿ＤＮプルダウン・トランジスタ（６５６）は、出力ノードを論理「０」に引き下げるのに十分ということになる。しかし、ｐ型ドライバが高インピーダンス状態にないか、または、過剰な電流を生じる欠陥が存在する場合には、ＬＫＧ＿ＤＮプルダウン・トランジスタは、出力ノードを引き下げるには不十分ということになる。従って、出力ノードにおいて、誤った論理値「１」がサンプリングされることになる。
【００３６】
ドライバのプルダウン・デバイスのトライステート漏れ電流をテストするため、ドライバの出力が、イネーブル信号を「１」に、データ信号を「０」にセットすることによって初期設定される。次に、ドライバのデータ入力は、「０」に保たれるが、イネーブル信号は「０」にセットされる。ｐ型プルアップ・トランジスタ６５０が、そのゲートに結合されるテスト信号（「ＬＫＧ＿ＵＰ」）の反転信号によって起動する。このｐ型トランジスタは、トライステート漏れ電流仕様によって定量化されているように、そのオン抵抗が、大型のｎ型ドライバ・トランジスタのオフ抵抗より小さくなるようなサイズが付与されている。従って、ｎ型ドライバが、真に高インピーダンス状態にある場合、ＬＫＧ＿ＵＰプルアップ・トランジスタ（６５０）は、出力ノードを論理「１」に引きあげるのに十分ということになる。しかし、ｎ型ドライバが高インピーダンス状態にないか、または、過剰な電流を生じる欠陥が存在する場合には、ＬＫＧ＿ＵＰプルアップ・トランジスタは、出力ノードを引き上げるには不十分ということになる。従って、出力ノードにおいて、誤った論理値「０」がサンプリングされることになる。
【００３７】
実施例によっては、トライステート・ドライバ回路に関連したレシーバ回路が、余分な領域による不利益を被らないように、コンパレータとして利用される場合もある。図６Ｃは、こうした実施例を表した概略図である。この構成において、レシーバに関連した走査レジスタ６５４は、レシーバ出力を取り込むために用いられる。各レシーバが、一般に、それ自体の走査レジスタを備えているので（ＩＥＥＥ規格１１４９．１に従って）、全てのパッドを同時にテストすることが可能である。
【００３８】
ドライバのトライステート漏れ電流が、ＬＫＧ＿ＤＮ及びＬＫＧ＿ＵＰトランジスタのサイズによって分類されている指定値を超えると、前述の回路によって、識別され、テスト不合格として記録することが可能であるという点に留意されたい。電流測定回路は、故障しきい値を変更できるように拡張することが可能であり、これによって、プリセットされたトライステート漏れ電流の異常限界を調整することが可能になり、同時に、異常のあるトライステート漏れ電流値の範囲を測定することも可能になる。これは、例えば、もとの組をなすトランジスタと並列または直列に、追加対をなすＬＫＧ＿ＤＮ及びＬＫＧ＿ＵＰトランジスタを加えることによって実施可能である。さらに、各組毎に、図６Ｄに示すように、固有の制御信号（例えば、ＬＫＧ＿ＵＰ＿２及びＬＫＧ＿ＤＮ＿２）を含むことが可能である。
【００３９】
各対をなすＬＫＧ＿ＤＮ及びＬＫＧ＿ＵＰトランジスタのサイズ付与は、固有のものとすることが可能であり、とりわけ、それぞれの組み合わせをオンにすると、多種多様な電流しきい値測定が行うことができるように調整することが可能である。例えば、３対のトランジスタが利用され、各対のサイズが、先行対の２倍であり、最初の対に、流出／引き込み電流が１μＡになるようなサイズが付与されている場合、下記の８対の測定しきい値を得ることが可能である：
【００４０】
【表２】
2004003985.tif 000004
【００４１】
もちろん、正の電流しきい値は、パッド・ドライバ流出電流によってｐ型トランジスタを表し、負の電流しきい値は、パッド・ドライバ引き込み電流によってｎ型トランジスタを表したものである。やはり、当然あきらかなように、任意の特定の時間に実施できるのは、一方のタイプの測定（流出または引き込み）だけであり、もう一方の検知に関する制御信号は、非アクティブ状態に保持すべきである。例えば、３つのＬＫＧ＿ＤＮ制御信号の１つ以上がアクティブの場合、すなわち、「１」にセットされる場合、３つのＬＫＧ＿ＵＰ制御信号は、全て、オフにすべきである、すなわち、「０」にセットされるべきである。
【００４２】
ＩＣのピン数が多い場合、異なる信号用に同じパッド・ドライバ回路タイプが用いられる事態が頻繁に生じる可能性が極めて高くなる。本発明では、その事実を利用して、トライステート漏れ測定回路の正確度を査定することが可能である。ある特定のパッド・ドライバ回路タイプに接続されたある信号が、ＡＴＥによって受信されると、ＡＴＥのＰＭＵ内のナノ電流計を利用して、それぞれ、ＬＫＧ＿ＵＰトランジスタ及びＬＫＧ＿ＤＮトランジスタの電流流出及び電流引き込み能力を正確に測定することが可能になる。これらの値は、回路の所与のどの領域においても小さくなる傾向にあるＩＣプロセスの変動のみに影響され、このパッド・タイプの他の全てのコピーとほぼ同じになる。従って、回路内において互いに近接したある特定タイプのパッド・ドライバ回路グループに関して、ＡＴＥが交信したある部材の測定値を利用して、他の非交信部材に関する値の信頼できる推定が可能であり、従って、非交信パッドのパッド電圧をサンプリングする走査レジスタからの合／否結果で、実際の電流仕様値を表すことが可能になる。
【００４３】
図７には、前述の機能を実施するために利用可能な本発明の実施態様７００が描かれている。図７に示すように、システム７００には、複数パッドを含む集積回路７１０が組み込まれている。すなわち、集積回路７１０には、パッド１〜６（それぞれ、７１２、７１４、７１６、７１８、７２０、及び、７２２）が含まれている。集積回路には、テスト１（７３０）、テスト２（７４０）、テスト３（７５０）、テスト４（７６０）、テスト５（７７０）、及び、テスト６（７８０）といった、それぞれのドライバ・テスト回路も組み込まれている。それぞれのドライバ・テスト回路が、さまざまな構成をなすそれぞれのパッドと電気的に通じている。例えば、回路７３０は、伝送経路７３２を介してパッド７１２と電気的に通じており（ある実施例では、経路７３２は２つの単方向性経路とすることが可能である）、回路７４０は、それぞれ、伝送経路７４２及び７４４を利用して、パッド７１４及び７１６と通じており、回路７５０及び７６０は、それぞれ、伝送経路７５２及び７６２を介して、それぞれ、パッド７１８と電気的に通じており、回路７７０は、伝送経路７７２及び７７４を介して、それぞれ、パッド７２０及び７２２と通じており、回路７８０は、やはり、伝送経路７８４及び７８２を介してではあるが、それぞれ、パッド７２０及び７２２と通じている。従って、集積回路には、さまざまなパッド・タイプ、並びに、それぞれのパッドとそれぞれのドライバ・テスト回路との間における相互通信のさまざまな構成を組み込むことが可能である。
【００４４】
制限のためではなく、説明に役立つ実例として、集積回路は、例えば、１つのドライバ・テスト回路を利用して、同様のタイプの複数パッドをテストするといったように、１つのドライバ・テスト回路を利用して、複数パッドをテストする構成を施すことが可能である。こうした構成の概略が、両方とも、テスト２によってテストされる、図７のパッド２及びパッド３によって示されている。もう１つの例として、１つ以上のパッドが、直接、または、１つ以上のドライバ・テスト回路を介して間接的に、ＡＴＥと通信することはできない。
【００４５】
図７に示すように、ＡＴＥ７０２は、さまざまな伝送経路構成を利用して、集積回路７１０のテスト回路と電気的に通じている。例えば、回路７３０は、伝送経路７３２、パッド７１２、及び、伝送経路７９２を介してＡＴＥと通じており、回路７４０は、伝送経路７４２、パッド７１４、及び、伝送経路７９４を介してＡＴＥと通じており、回路７５０は、伝送経路７５２、パッド７１８、及び、伝送経路７９６を介してＡＴＥと通じており、回路７６０は、伝送経路７６２、パッド７１８、及び、伝送経路７９６を介してＡＴＥと通じており、回路７７０は、伝送経路７７４、パッド７２２、及び、伝送経路７９８を介してＡＴＥと通じており、回路７８０は、伝送経路７８２、パッド７２２、及び、伝送経路７９８を介してＡＴＥと通じている。さらに、制御システム８１０（詳細に後述する）によって、さまざまな機能を実施できるようにすることが可能である。
【００４６】
前述のように、本発明は、自動テスト装置の集積回路をテストする機能を容易にするようになっている。これに関して、本発明の実施態様には、集積回路をテストするドライバ・テスト・システムを設けるように構成することが可能なものもある。すなわち、ドライバ・テスト・システムの実施態様には、例えば、図７のＡＴＥ７０２のようなＡＴＥと組み合わせた１つ以上のドライバ・テスト回路、及び、例えば、制御システム８１０によって実施可能な適合する制御システムを含むことが可能なものもある。こうした制御システムは、ハードウェア、ソフトウェア、ファームウェア、または、その組み合わせによって実施可能である。しかし、実施態様によっては、制御システムが、本明細書においてさらに述べることになる、さまざまなプラットフォーム及びオペレーティング・システムによる実行に適合させることが可能な、ソフトウェア・パッケージとして実施されるものもある。すなわち、論理機能を実施するために実行可能な命令の順序つきリストを含む制御システムの実施態様は、命令実行システム、装置、または、デバイスから命令を取り出して、その命令を実行することが可能な、コンピュータ・ベースのシステム、プロセッサを含むシステム、または、他のシステムといった、命令実行システム、装置、または、デバイスによって、または、それに関連して用いられる任意のコンピュータ可読媒体で具現化することが可能である。本明細書に関して、「コンピュータ可読媒体」は、命令実行システム、装置、または、デバイスによって、または、それに関連して用いられるプログラムを含み、記憶し、伝搬し、あるいは、運ぶことが可能な任意の手段とすることが可能である。
【００４７】
コンピュータ可読媒体は、例えば、制限するわけではないが、電子、磁気、光学、電気磁気、赤外線、または、半導体システム、装置、デバイス、あるいは、伝搬媒体とすることが可能である。コンピュータ可読媒体のより具体的な例（非網羅的リスト）には、次のものが含まれることになる：１つ以上のワイヤを備える電気接続（電子）、携帯用コンピュータ・ディスケット（磁気）、ランダム・アクセス・メモリ（ＲＡＭ）（磁気）、読み取り専用メモリ（ＲＯＭ）（磁気）、消去及びプログラム可能読み取り専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）（磁気）、光ファイバ（光学）、及び、携帯用コンパクト・ディスク読み取り専用メモリ（ＣＤＲＯＭ）（光学）。プログラムは、例えば、用紙または他の媒体の光学走査によって電子的に捕捉し、コンパイルし、解釈し、あるいは、必要があれば、適合するやり方で別様の処理を施し、さらに、コンピュータ・メモリに記憶することができるので、コンピュータ可読媒体は、プログラムが印刷される用紙または別の適合する媒体とすることさえ可能である。
【００４８】
図８には、本発明の制御システム８１０（詳細に後述される）の機能を容易にすることができる、典型的なコンピュータまたはプロセッサ・ベースのシステム８００が例示されている。図８に示すように、コンピュータ・システムには、一般に、プロセッサ８１２及びメモリ８１４が、オペレーティング・システム８１６と共に含まれている。本明細書において、メモリ８１４は、ランダム・アクセス・メモリまたは読み取り専用メモリのような、揮発性記憶素子及び不揮発性記憶素子の任意の組み合わせとすることが可能である。プロセッサ８１２は、バスのようなローカル・インターフェース８１８を介して、メモリ８１４から命令及びデータを受け取る。システムには、入力装置８２０及び出力装置８２２も含まれている。
【００４９】
入力装置の例には、制限するわけではないが、直列ポート、スキャナ、または、ローカル・アクセス・ネットワーク接続を含むことが可能である。出力装置の例には、制限するわけではないが、ビデオ・ディスプレイ、ユニバーサル・シリアル・バス、または、プリンタ・ポートを含むことが可能である。一般に、このシステムは、いくつかの異なるプラットフォーム及びオペレーティング・システムを実行することが可能である。機能について後述することになる、本発明の制御システム８１０は、メモリ８１４に納められており、プロセッサ８１２によって実行される。
【００５０】
図９のフローチャートには、図８に描かれた制御システム８１０の実施例の機能及び動作が示されている。
【００５１】
図９に描かれているように、制御システム８１０（または方法）は、テストを受けるＩＣがＡＴＥと電気的に相互接続される、ブロック９１０から開始されるものと解釈することが可能である。ブロック９１２に進むと、テストを受けるＩＣに対応するプロファイル・データを受信することができる。こうしたプロファイル・データには、制限するわけではないが、とりわけ、ＩＣのタイプに関する情報及び／またはＡＴＥとＩＣの相互接続に対応する電気的導通状態情報を含むことが可能である。プロファイル・データは、例えば、ワークステーションにおけるオペレータ入力の形で提供するとか、あるいは、例えば、ＡＴＥによってアナログ・テスト回路に配信されるテスト開始信号に対する応答として提供するといったように、さまざまなやり方で提供することが可能である。プロファイル・データの受信後、妥当な場合、プロセスは、できれば、ブロック９１４に進み、データの評価が行われる、すなわち、テストを進めることが可能か否かの判定が行われる。
【００５２】
ブロック９１６では、テストを受けるＩＣは、ＡＴＥによって、ドライバのテストを容易にするのに適した信号が供給される。ブロック９１８では、テスト・データが、例えば、ＡＴＥによって受信されるが、データは、例えば、テスト・サイクル全体を通じて間欠的に、または、テストの完了後に、任意の適合するやり方で受信される。ブロック９２０では、ドライバ・データが評価され、次に、ブロック９２２では、ドライバ及びその関連コンポーネントが、要望通りに機能しているか否かの判定が可能である。ドライバが要望通りに機能していないと判定されると、プロセスはブロック９２６に進み、例えば、前述のプロセス・ステップ９１０〜９２２の少なくとも一部を繰り返すことによって、テスト結果の検証を行うことが可能である。その後、集積回路が、もう一度、要望通りに機能していないと判定されると、プロセスは、ブロック９２８に進み、集積回路は不合格とすることができる。しかし、集積回路が所望の通りに機能していると判定されると、プロセスは、ブロック９２４に進み、終了することができる。
【００５３】
既知のように、ＡＴＥを利用して、集積回路をテストする場合、ＡＴＥを較正して、正確な測定結果をもたらすことを保証するのが望ましい。本発明では、少なくとも選択されたＡＴＥの機能が得られるようにするので、やはり、ドライバ・テスト回路の較正を実施することが望ましい。較正の問題に対処する先行技術よる典型的な解決法には、較正のため外部基準を利用することと、テスト回路を自己較正するように設計すること、プロセス、電圧、及び、温度（ＰＶＴ）に対して不変であるようにテスト回路を設計すること、テスト回路を全く較正しないことが含まれている。自己較正テスト回路に関して、こうした技法には、潜在的に、テスト回路のサイズが、集積回路内におけるこうした回路の利用がもはや実際的ではないサイズまで拡大するという不都合を生じる可能性がある。ＰＶＴに対して不変であるようにテスト回路を設計することに関しては、こうした不変性を与えることは、事実上不可能である。例えば、これまで、典型的な解決法としては、ＰＶＴの変化を簡単に特性解明し、予測できるようにすることであった。さらに、この技法によれば、回路のサイズを、その利用がもはや実際的ではなくなるポイントまで拡大することも可能である。故意にテスト回路を較正しないことに関しては、こうした技法によれば、結果として、不正確な結果を出すテスト回路が生じる可能性があり、このため、機能不良の集積回路の出荷数が増大したり、あるいは、適正に機能する集積回路の出荷拒否数が増大することになりかねないのは明白である。
【００５４】
本発明のドライバ・テスト回路を較正するのが望ましいので、制限のためではなく、例証のために、下記の較正方法が提示される。図１０に示すように、ドライバ・テスト較正方法１０００は、テストを受ける集積回路の指定されたパッドがＡＴＥに接続される、ブロック１０１０から開始されるのが望ましい。回路設計（例えばパッド）がＩＣ内において複数回用いられる場合、同じドライバ・テスト回路が、その回路設計の各インスタンスと関連付けられ得ることが望ましい。このように構成された場合、ブロック１０１０に示すようなＡＴＥに対するパッドの接続には、回路設計の１つ以上のインスタンスとＡＴＥとの接続だけが含まれるのが望ましい。反復回路設計の個々のインスタンスは、その欠陥のない電気的挙動に関してほぼ同じであると仮定されるので、ＡＴＥに接続された回路設計のインスタンスに施される測定は、その回路設計の他のインスタンスに施される測定と相関するものと仮定することが可能である。ただし、留意すべきは、ブロックのそれぞれの同じインスタンスは、同じ欠陥のない電気的挙動を示すものと仮定されるので、各パッド・タイプの非接続パッドの１つだけしか利用する必要がないが、さらなるエラー検出、及び、比較に備えて、さらなるパッドを利用することも可能である。
【００５５】
ブロック１０１２に進み、ドライバ・テスト回路が使用可能になる。次に、ＡＴＥと適合するドライバ・テスト回路の両方が使用可能になると、測定結果が得られることになる。従って、ブロック１０１４及び１０１６に描かれているように、このプロセスには、それぞれ、ＡＴＥの測定結果を受信するステップと、ドライバ・テスト回路の測定結果を受信するステップが含まれている。ブロック１０１８では、ＡＴＥ測定データ及びドライバ・テスト回路データが適正に一致するか否かの判定が行われ、それによって、ドライバ・テスト回路の較正が適正であることを示すことが可能になる。しかし、測定結果が一致しないと判定されると、プロセスはブロック１０２０に進み、ドライバ・テスト回路の測定結果を調整して、ＡＴＥから得られた測定結果と整合させることができる。その後、プロセスは、ブロック１０１４に戻り、ドライバ・テスト回路の測定結果が適正に較正されるまで、前述のように続行される。適正な較正が実現すると、ブロック１０２２に示すように、プロセスを終了することが可能になる。
【００５６】
以上の解説は、例証及び解説を目的として提示されたものである。本発明を余すところなく説明しようとか、あるいは、開示の形態にそっくりそのまま制限しようとするものではない。以上の教示に鑑みて、修正または変更が可能である。また一方では、論述した実施態様は、本発明の原理及びその実際の応用例を最も分りやすく例証し、それによって、通常の当業者が、企図する特定の用途に合わせて、さまざまな実施態様及びさまざまな修正に本発明を利用できるようにするために選択され、解説されている。こうした修正及び変更は、全て、付属の請求項の公正かつ合法的権利が与えられる広さに従って解釈すると、この請求項によって決められた本発明の範囲内に含まれることになる。
【図面の簡単な説明】
【図１】先行技術のディジタル自己テスト回路を組み込んだ、典型的な集積回路を表す概略図である。
【図２】集積回路及び自動テスト装置を組み込んだ本発明のテスト・システムの実施態様を表す概略図である。
【図３】トライステート・ドライバ及びレシーバを含む典型的なパッド回路を表した概略図である。
【図４】トライステート・ドライバの実施態様を表した概略図である。
【図５】本発明のテスト・システムの実施態様の機能を表したフローチャートである。
【図６Ａ】本発明のドライバ・テスト回路を含む集積回路の一部を表した概略図である。
【図６Ｂ】本発明のドライバ・テスト回路の実施態様を組み込んだ集積回路の一部を表す概略図である。
【図６Ｃ】本発明のドライバ・テスト回路の実施態様を組み込んだ集積回路の一部を表す概略図である。
【図６Ｄ】本発明のドライバ・テスト回路の実施態様を組み込んだ集積回路の一部を表す概略図である。
【図７】本発明の集積回路、ＡＴＥ、及び、制御システムの一部に関する代替実施態様を表した概略図である。
【図８】本発明の制御システムの実施態様を実施するために利用可能な典型的なコンピュータまたはプロセッサ・ベースのシステムを表す概略図である。
【図９】本発明の実施態様の機能を表すフローチャートである。
【図１０】本発明の実施態様の機能を表すフローチャートである。
【符号の説明】
２１０：集積回路
２１６：第１のパッド
２１８：自動テスト装置
２２４：第１のテスト回路
３０２：ドライバ
３０４：第１のレシーバ
６５０：第１のプルアップ・トランジスタ
６５６：第１のプルダウン・トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
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