(57)【要約】【課題】  液晶ディスプレイの薄膜トランジスタの製造方法における従来のマルチ・エッチングの不都合を回避し、画素電極、ソース電極およびドレイン電極を同時に形成して、レチクルを削減する。【解決手段】  本発明においては、液晶パネルに薄膜トランジスタ（ＴＦＴ）を形成する方法において、ソース電極／ドレイン電極が画素電極の材料で形成される。これによりソース電極／ドレイン電極の形成工程および画素電極の形成工程が結合できる。また、金属シリサイド層を使用することにより遮光も可能となる。その結果として、従来技術のマルチ・エッチング用マスクの製造困難問題を回避できる。【選択図】図６
2004304191.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成し、前記ゲート電極と前記基板とを覆う絶縁層を形成し、前記絶縁層の上であって前記ゲート電極の上部の位置に島状半導体層を形成する工程と、
前記島状半導体層の上に金属シリサイド層を形成する工程と、
前記金属シリサイド層および前記絶縁層を覆うように、透明導電層を堆積させる工程と、
パターン転写を行なって、前記透明導電層と前記金属シリサイド層とをエッチングし、前記島状半導体層の上にソース電極とドレイン電極とを形成し、前記絶縁層の上に画素電極を形成する工程と、
を含むことを特徴する液晶パネル用薄膜トランジスタの製造方法。
【請求項２】
前記島状半導体は、アモルファスシリコン層とｎ型ドープアモルファスシリコン層とからなることを特徴する請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
パターン転写を行なって、前記透明導電層と前記金属シリサイド層とをエッチングする工程において、前記ｎ型ドープアモルファスシリコン層の一部を取り除き、前記ソース電極と前記ドレイン電極の間にチャネル領域を形成することを特徴する請求項２記載の薄膜トランジスタの製造方法。
【請求項４】
基板上にゲート電極を形成する工程と、
前記ゲート電極と前記基板とを覆うように絶縁層を形成する工程と、
前記絶縁層の上であって前記ゲート電極の上部の位置に半導体層を形成する工程と、
前記半導体層の上にクロムシリサイド層を形成する工程と、
前記クロムシリサイド層および前記絶縁層を覆うように、透明導電層を形成する工程と、
前記透明導電層の上に、フォトレジスト層をフォトリソグラフィーにより形成する工程と、
前記フォトレジスト層をマスクとして、前記透明導電層をエッチングし、前記絶縁層の上に画素電極領域を形成する工程と、
前記フォトレジスト層をマスクとして、前記クロムシリサイド層をエッチングし、前記半導体層の上にソース電極領域およびドレイン電極領域を形成する工程と、
を含むことを特徴する液晶パネル用薄膜トランジスタの製造方法。
【請求項５】
パターン転写を行なって、前記透明導電層と前記金属シリサイド層とをエッチングする工程において、前記半導体層上のｎ型ドープアモルファスシリコン層の一部を取り除き、前記ソース電極領域と前記ドレイン電極領域との間にチャネル領域を形成することを特徴する請求項４記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタの製造方法に関し、より詳細には薄膜トランジスタのソース電極とドレイン電極の形成方法に関する。
【背景技術】
【０００２】
従来の液晶ディスプレイの製造方法においては、製造コスト高く、さらに精密な制御を要するフォトリソグラフィーが必須のプロセスであった。非常に多くの微小な薄膜トランジスタを大型基板に同時に形成する液晶ディスプレイの製造においては、特にフォトリソグラフィー・プロセスのアレイ（ａｒｒａｙ）プロセスは最も枢要な工程である。フォトリソグラフィー・プロセスの数を減らすことにより、液晶ディスプレイの歩留まりが向上し、製造コスト削減につながる。従来の六回のフォトリソグラフィー・プロセスから、現在では四回のフォトリソグラフィー・プロセスでアレイを形成するようになっている。少なくともひとつのレチクル（ｒｅｔｉｃｌｅ）を減らすことにより、レチクル（フォトマスク）の製造コストおよび露光回数を減少することができる。また、フォトリソグラフィーの回数を減らすことにより、高精密な工程を減少させ、歩留まりの向上が図れる。したがって、レチクルの数を減らすことに関して様々な研究がなされ、多くの論文が発表されるとともに、多くの特許が出願および公開されている。
【０００３】
従来の五回のフォトリソグラフィー・プロセスによるアレイ形成には、ゲート電極のパターンを形成する工程、島状半導体層のパターンを形成する工程、ソース電極／ドレイン電極のパターンを形成する工程、コンタクト・ウィンドウ（ｃｏｎｔａｃｔ  ｗｉｎｄｏｗ）のパターンを形成する工程、および画素電極のパターンを形成する工程が含まれる。このフォトリソグラフィー・プロセスは数年間に渡り確立されているものである。
【０００４】
四回のフォトリソグラフィー・プロセスは、一般的に、形成されるパターンが極めて類似している二つのエッチング・プロセスが、同じレチクル（マスク）を用いて一回の露光により達成されることにより可能となっている。典型的には、光学修正されたレチクルを用い、現像されたフォトレジストが厚さの異なる部分を有するようにすることにより、後の数回のエッチング・プロセスでフォトレジストのより薄い部分を取り除き、異なるパターンのマスクを形成する。すなわち、マルチ・エッチング・プロセスを行なうことにより、異なるパターンのマスクがひとつのレチクルを用いて一度の露光で形成することができる。これにより、元来の二つのレチクルと二つのフォトリソグラフィー・プロセスを用いる二つのマスクによるプロセスを置き換えることが可能となる。
【０００５】
しかし、前述のマスクは光学修正で製造されるから、マスクの製造コストが大幅に増大する。特に、液晶ディスプレイは第４世代から第５世代、更に第６世代に進んでおり、大型のレチクル（マスク）の使用が避けられない状況にある。大型マスクに光学修正を施して、光学修正の精密度を高く保つことは非常に困難である。それ故、レチクル（マスク）の歩留まりは低下し、実用的ではないというレベルにまで至っている。
【０００６】
よって、前述の製造コストの高いレチクル（マスク）を使用せずに、薄膜トランジスタ・アレイを形成する他の方法が必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の液晶ディスプレイの薄膜トランジスタの製造方法には単一のマスクでマルチ・エッチング用のマスクを光学修正で製造するために、このマスクが製造困難であり、更にこの製造コストが高いという問題があった。
【０００８】
従来技術にあっては、マルチ・エッチング用のマスクが製造困難であった。従って、本発明の目的の一つは、画素電極の材料をソース電極／ドレイン電極の材料として使用することにより、画素電極の形成プロセスおよびソース電極／ドレイン電極の形成プロセスを結合することにある。本発明の別の目的は、半導体層とソース電極／ドレイン電極との間に金属シリサイド層を使用し、抵抗値を減少させることにある。本発明の更に別の目的は、金属シリサイド層を使用し、光を遮断することにある。
【課題を解決するための手段】
【０００９】
本発明は、液晶パネル用薄膜トランジスタの製造方法に関し、具体的には薄膜トランジスタのソース電極とドレイン電極の形成方法を提供する。
本製造方法においては、まず、基板上にゲート電極を形成し、ゲート電極と基板とを覆う絶縁層を形成し、絶縁層の上であってゲート電極の上部の位置に島状半導体層を形成する。そして、金属シリサイド層を島状半導体の上に形成する。次いで、透明導電層を金属シリサイド層および絶縁層を覆うように堆積させる。パターン転写を行って、透明導電層と金属シリサイド層とをエッチングし、前記島状半導体層の上にソース電極とドレイン電極とを形成し、絶縁層の上に画素電極を形成する。
【００１０】
別の実施の形態によれば、本発明は他の薄膜トランジスタのソース電極とドレイン電極の形成方法を提供する。
本製造方法においては、まず、基板の上にゲート電極を形成する。そして、絶縁層をゲート電極および基板を覆うように形成する。次いで、半導体層が絶縁層の上であってゲート電極の上部の位置に形成される。クロムシリサイド（ｃｈｒｏｍｉｕｍ  ｓｉｌｉｃｉｄｅ）層が、半導体層の上に形成される。透明導電層が、クロムシリサイド層および絶縁層を覆うように形成される。フォトレジスト層が、透明導電層の上にフォトリソグラフィーで形成される。フォトレジスト層をマスクとして、透明導電層をエッチングし、絶縁層の上に画素電極領域を形成する。フォトレジスト層をマスクとして、クロムシリサイド層をエッチングし、半導体層の上にソース電極領域およびドレイン電極領域を形成する。
【００１１】
本発明に係る解決手段を更に具体的に説明すると、次の通りになる。
【００１２】
[第１の実施態様]
基板上にゲート電極を形成し、前記ゲート電極と前記基板とを覆う絶縁層を形成し、前記絶縁層の上であって前記ゲート電極の上部の位置に島状半導体層を形成する工程と、
前記島状半導体層の上に金属シリサイド層を形成する工程と、
前記金属シリサイド層および前記絶縁層を覆うように、透明導電層を堆積させる工程と、
パターン転写を行なって、前記透明導電層と前記金属シリサイド層とをエッチングし、前記島状半導体層の上にソース電極とドレイン電極とを形成し、前記絶縁層の上に画素電極を形成する工程と、
を含むことを特徴する液晶パネル用薄膜トランジスタの製造方法。
【００１３】
[第２の実施態様]
前記島状半導体は、アモルファスシリコン層とｎ型ドープアモルファスシリコン層とからなることを特徴する第１の実施態様に記載の薄膜トランジスタの製造方法。
【００１４】
[第３の実施態様]
パターン転写を行なって、前記透明導電層と前記金属シリサイド層とをエッチングする工程において、前記ｎ型ドープアモルファスシリコン層の一部を取り除き、前記ソース電極と前記ドレイン電極の間にチャネル領域を形成することを特徴する第２の実施態様に記載の薄膜トランジスタの製造方法。
【００１５】
[第４の実施態様]
基板上にゲート電極を形成する工程と、
前記ゲート電極と前記基板とを覆うように絶縁層を形成する工程と、
前記絶縁層の上であって前記ゲート電極の上部の位置に半導体層を形成する工程と、
前記半導体層の上にクロムシリサイド（ｃｈｒｏｍｉｕｍ  ｓｉｌｉｃｉｄｅ）層を形成する工程と、
前記クロムシリサイド層および前記絶縁層を覆うように、透明導電層を形成する工程と、
前記透明導電層の上に、フォトレジスト層をフォトリソグラフィーにより形成する工程と、
前記フォトレジスト層をマスクとして、前記透明導電層をエッチングし、前記絶縁層の上に画素電極領域を形成する工程と、
前記フォトレジスト層をマスクとして、前記クロムシリサイド層をエッチングし、前記半導体層の上にソース電極領域およびドレイン電極領域を形成する工程と、
を含むことを特徴する液晶パネル（液晶ディスプレイ）用薄膜トランジスタの製造方法。
【００１６】
[第５の実施態様]
パターン転写を行なって、前記透明導電層と前記金属シリサイド層とをエッチングする工程において、前記半導体層上のｎ型ドープアモルファスシリコン層の一部を取り除き、前記ソース電極領域と前記ドレイン電極領域との間にチャネル領域を形成することを特徴する第４の実施態様に記載の薄膜トランジスタの製造方法。
【発明の効果】
【００１７】
本発明によれば、画素電極の形成プロセスとソース電極およびドレイン電極の形成プロセスとを結合することにより、マスクの製造コストおよびフォトリソグラフィーの回数が減少でき、その歩留まりを向上することができる。また、本発明には、半導体層とソース電極／ドレイン電極との間に金属シリサイド層があって、この間の抵抗値を減少することができ、更に光の遮断が可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の幾つかの実施の形態を詳細に説明する。しかしながら、本発明は、以下に詳細に記載する形態に加えて他の形態を含む幅広い範囲内において実施可能であり、本発明の範囲は、特許請求の範囲によってのみ規定され、それ以外のものに限定されるものではない。
【００１９】
本発明の好適な一つの実施態様は、基板上にゲート電極を形成し、前記ゲート電極と前記基板とを覆う絶縁層を形成し、前記絶縁層の上であって前記ゲート電極の上部の位置に島状半導体層を形成する工程を含む液晶パネル（液晶ディスプレイ）用薄膜トランジスタの製造方法である。上述の島状半導体は、アモルファスシリコン層およびｎ型ドープアモルファスシリコン層からなる。そして、金属シリサイド層が上述の島状半導体の上に形成される。上述の金属シリサイド層は、好ましくは、クロムシリサイドであり、そして、セルフアライメント（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）技術で形成される。上述の金属シリサイド層および絶縁層を覆うように、透明導電層が堆積される。透明導電層は、好ましくは、インジウム・スズ酸化物（ＩＴＯ）である。その次に、パターン転写によって、上述の透明導電層と金属シリサイド層をエッチングし、上述の透明導電層の上にソース電極とドレイン電極および上述の絶縁層の上に画素電極を形成する。透明導電層をパターン転写によってエッチングする時、上述のｎ型ドープアモルファスシリコン層の一部が取り除かれて、上述のソース電極とドレイン電極との間にチャネル領域が形成される。それから、上述のソース電極、ドレイン電極および画素電極を覆うように、パッシベーション層が形成される。以下、図１から図６を参照して、上述の工程について説明する。
【００２０】
図１に示されるように、ゲート電極１２が基板１０の上に形成される。液晶ディスプレイにおいてバックライトが光源として使用される場合には、基板１０は透明な材料であることが好ましく、例えばガラスまたはプラスチックである。前方光を光源として使用する場合には、基板１０は必ずしも透明な材料である必要はない。ゲート電極１２は金属あるいは任意の導電材料であり、例えば、アルミ、アルミ合金、モリブデン（Ｍｏ）合金、ＭｏＷ合金、モリブデン・タングステン合金、クロム（Ｃｒ）あるいはタンタル（Ｔａ）が挙げられる。この形成方法では、まず導電層がスパッタリングにより基板１０上に堆積された後、フォトリソグラフィーおよびエッチングによりゲートパターンが既定の位置に形成される。基板１０の上にゲートパターンを形成するとき、ゲートライン（図示せず）も基板の上に同時に形成される。
【００２１】
図２に示されるように、絶縁層１４はゲート電極１２を覆うように基板１０の上に形成される。絶縁層１４はゲート絶縁層と呼ばれ、主な材料は窒化ケイ素（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）である。上述の絶縁層１４は、ゲート電極１２および基板１０を覆うように、ゲート電極１２および基板１０の上に形成される。絶縁層１４は、薄膜トランジスタのゲート誘電層（ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）として働き、他の部分と絶縁隔離する。絶縁層１４は一般的な化学気相成長（ＣＶＤ）法で形成される。
【００２２】
図３に示されるように、島状半導体層１６、１８が、上述の絶縁層１４の上であって、ゲート電極１２の上部である位置に形成される。半導体層１６は主に薄膜トランジスタのチャネル領域として働く。ＴＦＴ液晶ディスプレイにおいては、チャネル領域がゲート電極１２の上にあり、バック・チャネル領域（ｂａｃｋ  ｃｈａｎｎｅｌ  ｒｅｇｉｏｎ）とも呼ばれる。島状半導体層１６、１８は、主な構造として下部のアモルファスシリコン層および上部のｎ型ドープアモルファスシリコン層の二層構造を有する。下部のアモルファスシリコン層１６は主にトランジスタのチャネル領域として働き、上部のｎ型ドープアモルファスシリコン層１８は主に金属のソース／ドレインと半導体との間の抵抗値を削減するようにオーミックコンタクト（Ｏｈｍｉｃ  Ｃｏｎｔａｃｔ）として働く。
【００２３】
図４に示されるように、金属シリサイド層（ｓｉｌｉｃｉｄｅ  ｌａｙｅｒ）２０と透明導電層２２とは半導体層１８および絶縁層１４の上に形成される。この実施態様では、金属シリサイド層２０がクロムシリサイド（ｃｈｒｏｍｉｕｍ  ｓｉｌｉｃｉｄｅ）層であり、セルフアライメント（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）技術で形成される。金属シリサイドのセルフアライメント技術は、まず、シリコン層の上に、金属層（通常はクロムあるいはコバルト（Ｃｏ））を堆積して、金属シリサイド層をアニールプロセス（ａｎｎｅａｌ  ｐｒｏｃｅｓｓ）で形成する。余分な金属層あるいは未反応の金属層はフォトリソグラフィー・プロセスなしに取り除くことが可能である。
【００２４】
透明導電層２２は、好ましくはインジウム・スズ酸化物（ＩＴＯ）であり、画素電極として、またソース電極領域／ドレイン電極領域として働く。画素電極はソース電極領域／ドレイン電極領域に近く、ドレイン電極と電気的に接続される。インジウム・スズ酸化物層は、インジウム・スズ酸化物と酸化錫（ＳｎＯ）とをターゲットとしてスパッタリングするか、あるいは、酸化インジウム（Ｉｎ2Ｏ3）を堆積してスズ（Ｓｎ）をドープすることにより形成することができる。
【００２５】
図５に示されるように、フォトリソグラフィーおよびエッチングのプロセスによって、透明導電層２２、金属シリサイド層２０およびｎ型ドープアモルファスシリコン層１８の一部が除去される。これにより、絶縁層１４の上に画素電極が形成され、半導体層１８の上であってゲート電極１２の上部の位置にソース電極領域／ドレイン電極領域が形成され、さらにソース電極領域とドレイン電極領域との間にチャネル領域が形成される。まず、フォトレジスト層（図示せず）を使用して、透明導電層２２をエッチングし、画素電極を形成する。それから、金属シリサイド層２０とｎ型ドープアモルファスシリコン層１８とをエッチングし、ソース電極領域／ドレイン電極領域を形成する。同じエッチング剤でエッチングでき、エッチング工程を結合することができるために、インジウム・スズ酸化物と金属シリサイドとを同時にエッチングすることができる。その故に、ソース電極、ドレイン電極およびゲート電極を備えるトランジスタと画素電極とが同時に形成される。
【００２６】
図６に示されるように、トランジスタおよび画素電極を覆うように、パッシベーション層２４が透明導電層２２の上に形成される。パッシベーション層２４は、窒化ケイ素（ＳｉＮ）であってもよく、化学気相成長（ＣＶＤ）法で形成され得る。その後、他のフォトリソグラフィー・プロセスを行って、液晶ディスプレイ周辺に端子用の接続ホールが形成される。
【００２７】
本発明の別の実施形態は、以下の液晶パネル（液晶ディスプレイ）用薄膜トランジスタの形成方法である。まず、基板の上にゲート電極を形成して、ゲート電極および基板を覆うように絶縁層を形成する。そして、上述の絶縁層を覆うように、上述の絶縁層の上に、アモルファスシリコン層およびｎ型ドープアモルファスシリコン層を含む半導体層が形成される。パターン転写を行って、データ・ライン、半導体領域、ソース電極領域およびドレイン電極領域を含むパターンを形成するように、上述の半導体層がエッチングされる。金属シリサイド層は金属シリサイド層プロセスで上述の半導体層の上に形成される。好適な一つの実施形態としては、金属シリサイド層はクロムシリサイド層である。透明導電層は、上述のクロムシリサイド層と絶縁層との上を覆うように形成される。好適な一実施の形態としては、上述の透明導電層はインジウム・スズ酸化物である。フォトレジスト層が、フォトリソグラフィーで上述の透明導電層の上に形成される。それから、上述のフォトレジスト層をマスクとして、上述の透明導電層がエッチングされ、上述の絶縁層の上に画素電極領域を形成する。上述のフォトレジスト層をマスクとして、上述のクロムシリサイド層がエッチングされ、上述の前記島状半導体の上にソース電極領域およびドレイン電極領域が形成される。パターン転写を行って、上述の透明導電層と上述の金属シリサイド層をエッチングする工程において、上述のｎ型ドープアモルファスシリコン層の一部が取り除かれ、上述のソース電極とドレイン電極との間にチャネル領域が形成される。それから、上述のソース電極、ドレイン電極および画素電極を覆うように、パッシベーション層が形成される。以下、図７から図１０を参照して、上述の工程について説明する。
【００２８】
図７Ａに示されるように、ゲート電極１０２が基板１００上に形成され、絶縁層１０４が、ゲート電極１０２および基板１００を覆うように、ゲート電極１０２および基板１００の上に形成される。ゲート電極１０２は、金属あるいは任意の導電材料であり、例えば、アルミ、アルミ合金、モリブデン（Ｍｏ）、ＭｏＷ合金、モリブデン・タングステン合金、クロム（Ｃｒ）、あるいはタンタル（Ｔａ）が挙げられる。この形成方法では、まず、導電層がスパッタリングにより堆積された後、フォトリソグラフィーおよびエッチングによりゲートパターンが既定の位置に形成される。図７Ｂに示すように、基板１００の上にゲートパターンを形成するとき、ゲートライン（図示せず）も基板の上に同時に形成される。図７Ａは、図７Ｂ中の点線で切断した断面図である。
【００２９】
絶縁層１０４はゲート絶縁層とも呼ばれ、主な材料は窒化ケイ素（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）である。上述の絶縁層１０４は、ゲート電極１０２および基板１００を覆うように、ゲート電極１０２および基板１００の上に形成される。絶縁層１０４は、薄膜トランジスタのゲート誘電層（ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）として働き、他の部分と絶縁隔離する。絶縁層１０４は一般的な化学気相成長（ＣＶＤ）法で形成される。
【００３０】
図８Ａに示されるように、アモルファスシリコン層１０６が上述の絶縁層１０４の上であって、ゲート電極１０２の上部である位置に形成される。アモルファスシリコン層１０６は、島状半導体層、ソース領域／ドレイン領域およびデータ・ラインを含む。図８Ａは、図８Ｂ中の点線で切断した断面図である。アモルファスシリコン層１０６は主に薄膜トランジスタのチャネル領域として働く。ＴＦＴ液晶ディスプレイにおいては、チャネル領域がゲート電極１０２の上にあり、バック・チャネル領域とも呼ばれる。
【００３１】
図９に示されるように、金属シリサイド層（ｓｉｌｉｃｉｄｅ  ｌａｙｅｒ）１０８はアモルファスシリコン層１０６上に形成される。この実施態様では、金属シリサイド層１０８がクロムシリサイド（ｃｈｒｏｍｉｕｍ  ｓｉｌｉｃｉｄｅ）層であり、セルフアライメント技術で形成される。金属シリサイドのセルフアライメント技術は、まず、シリコン層の上に、金属層（通常はクロムあるいはコバルト（Ｃｏ））を堆積して、金属シリサイド層をアニールプロセスで形成する。余分な金属層あるいは未反応の金属層はフォトリソグラフィー・プロセスなしに取り除くことが可能である。金属シリサイド層１０８はアモルファスシリコン層１０６と後述の金属のソース電極／ドレイン電極とのオーミックコンタクト（Ｏｈｍｉｃ  Ｃｏｎｔａｃｔ）を提供する。本実施態様においては、金属シリサイド層１０８は不透明であるため、ソース電極領域／ドレイン電極領域のために光を遮断する効果をもたらす。
【００３２】
図１０に示されるように、透明導電層１１０は上述の金属シリサイド層１０８および絶縁層１０４を覆うように、金属シリサイド層１０８および絶縁層１０４の上に形成される。上述の透明導電層１１０は、好ましくは、インジウム・スズ酸化物（ＩＴＯ）であり、画素電極およびソース電極領域／ドレイン電極領域として働く。画素電極はソース電極領域／ドレイン電極領域に近く、ドレイン電極と電気的に接続される。インジウム・スズ酸化物層は、インジウム・スズ酸化物と酸化錫（ＳｎＯ）とをターゲットとして、スパッタリングするか、あるいは、酸化インジウム（Ｉｎ2Ｏ3）を堆積してスズ（Ｓｎ）をドープすることにより形成することができる。
【００３３】
図１１Ａおよび図１１Ｂに示されるように、フォトリソグラフィーおよびエッチングのプロセスによって、透明導電層１１０と金属シリサイド層１０８の一部が除去される。これにより、絶縁層１０４の上に画素電極が形成され、金属シリサイド層１０８の上であってゲート電極１０２の上部の位置にソース電極領域／ドレイン電極領域が形成され、透明導電層１１０をパターン転写によってエッチングする時上述の透明導電層１１０の一部が取り除かれ、上述のソース電極領域とドレイン電極領域との間にチャネル領域が形成される。まず、フォトレジスト層（図示せず）を使用して、透明導電層１１０をエッチングし、画素電極を形成する。それから、金属シリサイド層１０８がエッチングされ、ソース電極／ドレイン電極を形成する。同じエッチング剤でエッチングでき、エッチング工程を結合することができるために、インジウム・スズ酸化物とクロムシリサイドとを同時にエッチングすることができる。その故に、ソース電極、ドレイン電極およびゲート電極を備えるトランジスタと画素電極とが同時に形成される。
【００３４】
本発明の第２の実施の形態には、金属シリサイド層がアモルファスシリコン層と金属との良いオーミックコンタクト（Ｏｈｍｉｃ  Ｃｏｎｔａｃｔ）を提供できる。
【００３５】
上述の二つの実施の形態には、金属シリサイド層の厚さが１０オングストロームから２００オングストロームまでである。厚さが約１４０オングストロームから１７０オングストロームまでおよびアニール温度が約２００℃から２５０℃間での範囲に、金属シリサイド層のシート抵抗がより低く、導電率が高くなるから、金属シリサイド層が好ましい能率を有する。このシート抵抗は約１．０４Ｅ＋０１Ω／□から２．１８Ｅ＋０１Ω／□までで、導電率は約１．５Ｅ＋０３ (１／Ω)・ｃｍ-1から ３Ｅ＋０３(１／Ω)・ｃｍ-1までである。
【００３６】
本発明はトランジスタ・アレイの形成方法を提供する。本発明には、ソース電極／ドレイン電極および画素電極が同時に形成できる。半導体層とソース電極／ドレイン電極との間にの金属シリサイド層は抵抗値が減少でき、更に、光が遮断できる。
【００３７】
以上、特定の実施の形態について説明したが、本願請求項によって規定される範囲から逸脱することなく、本願発明に従って当業者が様々な改変・変更を加えることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明におけるゲート電極が基板の上に形成された状態を示す概略図である。
【図２】本発明における絶縁層がゲート電極および基板の上に形成された状態を示す概略図である。
【図３】本発明における島状半導体が絶縁層の上にであって、ゲート電極のちょうど上にあたる位置に形成された状態を示す概略図である。
【図４】本発明における金属シリサイド層と透明導電層とが島状半導体の上に形成された状態を示す概略図である。
【図５】本発明における画素電極およびソース電極領域／ドレイン電極領域が、フォトリソグラフィーおよびエッチングのプロセスによって、形成された状態を示す概略図である。
【図６】本発明におけるパッシベーション層により薄膜トランジスタが覆われた状態を示す概略図である。
【図７Ａ】本発明におけるゲート電極および絶縁層が基板の上に形成された状態を示す概略図である。
【図７Ｂ】本発明におけるゲート電極および絶縁層が基板の上に形成された状態を示す概略図である。
【図８Ａ】本発明におけるアモルファスシリコン層がゲート電極および基板の上に形成された状態を示す概略図である。
【図８Ｂ】本発明におけるアモルファスシリコン層がゲート電極および基板の上に形成された状態を示す概略図である。
【図９】本発明における金属シリサイド層がセルフアライメント技術でアモルファスシリコン層の上に形成された状態を示す概略図である。
【図１０】本発明における透明導電層は金属シリサイド層および絶縁層を覆うように、金属シリサイド層および絶縁層の上に形成された状態を示す概略図である。
【図１１Ａ】本発明における画素電極およびソース電極領域／ドレイン電極領域が、フォトリソグラフィーおよびエッチングのプロセスによって、形成された状態を示す概略図である。
【図１１Ｂ】本発明における画素電極およびソース電極領域／ドレイン電極領域が、フォトリソグラフィーおよびエッチングのプロセスによって、形成された状態を示す概略図である。
【符号の説明】
【００３９】
１０  基板
１２  ゲート電極
１４  絶縁層
１６  アモルファスシリコン層
１８  ｎ型ドープアモルファスシリコン層
２０  金属シリサイド層
２２  透明導電層
２４  パッシベーション層
１００  基板
１０２  ゲート電極
１０４  絶縁層
１０６  アモルファスシリコン層
１０８  金属シリサイド層
１１０  透明導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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