(57)【要約】【課題】活性層形成時に生じる段差を制御して回路のショートを防止し、ゲート絶縁膜の厚さを薄くして効率の低下や表示不良の発生を防止することができる薄膜トランジスタ及びその製造方法を提供する。【解決手段】本発明は段差による回路のショートを防止する薄膜トランジスタ及びその製造方法に係り、ガラス基板１００上に形成されたバッファー層１１０と；バッファー層１１０上に形成された活性層１２０と；活性層１２０を含んだバッファー層１１０上に形成されたゲート絶縁膜１３０を含み、バッファー層１１０は活性層１２０下部の部分とそれ以外の部分間に段差Ａ１付けられた薄膜トランジスタを提供することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ガラス基板上に形成されたバッファー層と、
前記バッファー層上に形成された活性層と、
前記活性層を含んだバッファー層上に形成されたゲート絶縁膜を含み、
前記バッファー層は、活性層下部の部分と前記活性層下部以外の部分間に段差が付けられ、前記段差は活性層とゲート絶縁膜の厚さの合計の１／２以下であることを特徴とする薄膜トランジスタ。
【請求項２】
前記バッファー層は、前記ゲート絶縁膜が側壁で厚さ変化が生じない程度の段差を有することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記活性層がＳＰＣポリシリコン３００Åであり段差が３５０Åである場合、前記ゲート絶縁膜は４００Å以上であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記活性層がＥＬＡポリシリコン５００Åであり段差が７５０Åである場合、前記ゲート絶縁膜は１０００Å以上であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
バッファー層を備えたガラス基板上に非晶質シリコン膜を蒸着する段階と、
前記非晶質シリコン膜を結晶化して多結晶シリコン膜を形成する段階と、
前記多結晶シリコン膜をエッチングして活性層を形成する段階と、
前記活性層を表面処理する段階と、
前記基板上にゲート絶縁膜を蒸着する段階とを含み、
前記活性層を形成する工程と活性層の表面処理工程は、前記バッファー層のうちゲート下部の部分と前記ゲート下部以外の部分間の段差が活性層とゲート絶縁膜厚さの合計の１／２以下の段差を有するようにエッチング時間を調節することを特徴とする薄膜トランジスタの製造方法。
【請求項６】
前記エッチング時間は、前記バッファー層が側壁でゲート絶縁膜の厚さ変化が生じない程度の段差を有するようにすることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記エッチング時間は、前記バッファー層が活性層とゲート絶縁膜の厚さの合計の１／２以下の段差を有するようにすることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ及びその製造方法に係り、さらに詳細には段差による回路のショートを防止する薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
最近では薄膜トランジスタのゲート絶縁膜の厚さがますます減少している。しかし、ゲート絶縁膜の厚さが減少することによって活性層とゲート電極間のショート発生頻度が増加する。これは活性層形成時に下部のバッファー層が同時にエッチングされて生じる高い段差によるものである。
【０００３】
以下添付された図面を参照しながら従来技術に対して説明する。  
図２は、従来の薄膜トランジスタを示す断面図である。図３は、従来の薄膜トランジスタで過度エッチングにより活性層の側面でショートが生じることを示すＳＥＭ写真である。
【０００４】
図２を参照すれば、バッファー層２１０を備えたガラス基板２００上に非晶質シリコン膜を蒸着して結晶化してポリシリコン膜を形成する。その次に、前記ポリシリコン膜をパターニングして活性層２２０を形成して、活性層２２０表面の不純物を除去するためにＨＦなどを利用して表面処理工程を遂行する。
【０００５】
その次に、前記基板上にゲート絶縁膜２３０を蒸着して、前記ゲート絶縁膜上にゲート電極２４０を形成する。  
この時、前記活性層２２０を形成するためのパターニング工程と活性層２２０を表面処理する工程で前記バッファー層２１０の過度エッチングが生じる。これによってバッファー層２１０に段差Ａ２が生じるようになる。
【０００６】
図３を参照すれば、前記バッファー層２１０の過度エッチングにより生じた高い段差Ａ２によって活性層２２０の側壁でゲート絶縁膜２３０の厚さが減少することが分かる。すなわち、図３に示すように活性層の側壁でゲート絶縁膜の厚さがＢ１からＢ２まで減少することが分かる。したがって、ゲート絶縁膜２３０の厚さが減少して活性層２２０とゲート電極２４０間にショートが生じる問題がある。
【０００７】
前記した問題点を解決するためにゲート絶縁膜２３０を厚く蒸着する方法がある。しかし、前記ゲート絶縁膜２３０を厚く蒸着すれば、駆動電圧が上昇して、消費電力が増加する問題点が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、前記した従来技術の問題点を解決するためのものであって、活性層の形成時に生じる段差を制御して回路のショートを防止し、ゲート絶縁膜の厚さを薄くして効率の低下や表示不良の発生を防止することができる薄膜トランジスタ及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【０００９】
前記目的を達成するための本発明は、ガラス基板上に形成されたバッファー層と；前記バッファー層上に形成された活性層と；前記活性層を含んだバッファー層上に形成されたゲート絶縁膜を含み、前記バッファー層は活性層下部の部分とそれ以外の部分間に段差が付けられ、前記段差は活性層とゲート絶縁膜の厚さの合計の１／２以下である薄膜トランジスタを提供することを特徴とする。  
前記バッファー層は、前記ゲート絶縁膜が側壁で厚さ変化が生じない程度の段差を有することが望ましい。また、前記活性層がＳＰＣポリシリコン３００Åであり段差が３５０Åである場合に前記ゲート絶縁膜は４００以上にしており、前記活性層がＥＬＡポリシリコン５００Åであり段差が７５０Åである場合には前記ゲート絶縁膜が１０００Å以上であるものが望ましい。  
また、本発明はバッファー層を備えたガラス基板上に非晶質シリコン膜を蒸着する段階と；前記非晶質シリコン膜を結晶化して多結晶シリコン膜を形成する段階と；前記多結晶シリコン膜をエッチングして活性層を形成する段階と；前記活性層を表面処理する段階と；前記基板上にゲート絶縁膜を蒸着する段階を含み、前記活性層を形成する工程と活性層の表面処理工程は前記バッファー層のうちゲート下部の部分とそれ以外の部分間の段差が活性層とゲート絶縁膜厚さの合計の１／２以下の段差を有するようにエッチング時間を調節する薄膜トランジスタの製造方法を提供することを特徴とする。  
本発明の実施例において、前記エッチング時間は前記バッファー層が側壁でゲート絶縁膜の厚さ変化が生じない程度の段差を有するようにしており、前記バッファー層が活性層とゲート絶縁膜厚さの合計の１／２以下の段差を有するようにすることが望ましい。
【発明の効果】
【００１０】
前記したように本発明によれば、前記段差が前記活性層とゲート絶縁膜の厚さの半分以下として発生する場合ゲート絶縁膜が活性層の側壁で均一な厚さに形成されて、前記活性層とゲート電極間のショートがない薄膜トランジスタを提供することができる。  
また、段差を調節することによってゲート絶縁膜をさらに薄く形成することができ、あらかじめ活性層の厚さも調節することができる。  
前記では本発明の望ましい実施例を参照しながら説明するが、該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できるものである。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を添付された図面を参照しながら説明すれば次の通りである。
【実施例】
【００１２】
図１は、本発明の実施例による薄膜トランジスタを示した断面図である。図１を参照すれば、ガラス基板１００上に前記ガラス基板１００から金属イオンなどの不純物が拡散して多結晶シリコンの活性層に浸透されることを防止するためのバッファー層（１１０、ｂｕｆｆｅｒ  ｌａｙｅｒ；ｄｉｆｆｕｓｉｏｎ  ｂａｒｒｉｅｒ）を形成する。
【００１３】
前記バッファー層１１０形成後に、前記バッファー層１１０の上部に非晶質シリコン膜を蒸着する。前記非晶質シリコン膜を脱水素化して、ＥＬＡなどの結晶化方法を通じて多結晶シリコン膜（ｐｏｌｙ−Ｓｉ）に作る。その次に、前記ポリシリコン膜上に活性層を形成するためのフォトレジストを形成して、フォトレジストをマスクにして前記ポリシリコン膜をパターニングしてＴＦＴのチャネル（ｃｈａｎｎｅｌ）領域として作用する活性層１２０を形成する。
【００１４】
その次に、前記活性層１２０形成工程後に活性層１２０の表面に残っているフォトレジストなどの不純物を除去するために活性層１２０の表面をＨＦなどで表面処理する。  
この時、前記活性層１２０形成工程と活性層１２０の表面処理工程時にバッファー層１１０の過度なエッチングによりバッファー層に段差Ａ１が生じるようになる。しかし、本発明においては前記活性層１２０形成工程と表面処理工程時にバッファー層１１０の過度エッチング時間を調節して、後続のゲート絶縁膜蒸着時に活性層の側壁で均一な厚さにゲート絶縁膜が蒸着されるように前記段差Ａ１を調節することができる。
【００１５】
下記の表１は、ゲート絶縁膜１３０の厚さと過度エッチングによる段差Ａ１との関係を示す表である。
【表１】
2004320010.tif 000003
【００１６】
前記表１を参照すれば、活性層１２０として用いられるＥＬＡポリシリコン膜の厚さが５００Å、ゲート絶縁膜１３０であるシリコン酸化膜が１０００Åである場合にバッファー層の過度エッチングによる段差Ａ１が７００Å以上生じれば、薄膜トランジスタの破壊が起こることが分かる。
【００１７】
また、活性層であるＳＰＣ（ｓｏｌｉｄ  ｐｈａｓｅ  ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）ポリシリコン膜の厚さが３００Å、ゲート絶縁膜２３０であるシリコン酸化膜が４００Åである場合にバッファー層の過度エッチングによる段差Ａ１が４００Å以上生じる場合も、薄膜トランジスタの破壊が起こることが分かる。
【００１８】
すなわち、前記ゲート絶縁膜１３０の厚さと過度エッチングとの関係を表１から分かるように、バッファー層の過度エッチングによる段差Ａ１がゲート絶縁膜１３０とポリシリコンの厚さの合計の半分以上になる場合、薄膜トランジスタの破壊が生じる。
【００１９】
したがって、前記バッファー層の段差Ａ１を前記ゲート絶縁膜１３０とポリシリコンの厚さの合計の半分以下にすることが望ましい。
【００２０】
以後に、前記活性層１２０が備わった基板１００上にゲート絶縁膜１３０を蒸着する。そして、前記ゲート絶縁膜１３０上部に伝導性のゲートメタルを蒸着して、前記ゲートメタルをパターニングしてゲート電極１４０を形成する。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例による薄膜トランジスタを示す断面図である。
【図２】従来の薄膜トランジスタを示す断面図である。
【図３】従来の薄膜トランジスタにおいて過度エッチングにより活性層の側面でショートが生じることを示すＳＥＭ写真である。
【符号の説明】
【００２２】
１００  ガラス基板
１１０  バッファー層
１２０  活性層
１３０  ゲート絶縁膜
１４０  ゲート電極
Ａ  段差
【図１】
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【図２】
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【図３】
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