(57)【要約】【課題】半導体装置に搭載される電源電圧異常変動検出回路に関し、閾値特性の異なる複数の電圧検出器を必要とせず、製造プロセスのばらつき等の変動に対して精度の良い電源電圧異常変動検出を行うことができるようにする。【解決手段】電源電圧の異常変動を発生させる可能性がある回路（例えば、半導体装置のＩ／Ｏ回路）が接続されていない電源線２の電源電圧ＶＤＤｘを分割して基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成する。電源電圧の異常変動を発生させる可能性がある回路が接続された電源線１０、１１を介して電源電圧ＶＤＤ、ＶＳＳが供給される閾値特性を同一とするインバータ１３〜１６のそれぞれに基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を入力し、インバータ１３〜１６の出力を電源電圧変動検出信号として利用する。【選択図】    図１
2004348323.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に搭載される電源電圧異常変動検出回路であって、
電圧値の異なる複数の基準電圧を生成する基準電圧生成回路と、
電源電圧の変動による前記複数の基準電圧に対する閾値の変動を利用して前記電源電圧の変動を検出する電源電圧変動検出回路を有することを特徴とする電源電圧異常変動検出回路。
【請求項２】
前記基準電圧生成回路は、電源電圧の異常変動を発生させる可能性がある回路が接続されていない第１、第２の電源線間の電圧を分割して前記複数の基準電圧を生成する電圧分割回路を有することを特徴とする請求項１記載の電源電圧異常変動検出回路。
【請求項３】
前記電源電圧変動検出回路は、前記電源電圧の変動を毎サイクル検出することを特徴とする請求項１記載の電源電圧異常変動検出回路。
【請求項４】
前記電源電圧変動検出回路は、電源電圧の異常変動を発生させる可能性がある回路が接続された第３、第４の電源線上の電源電圧と前記複数の基準電圧との関係から前記第３、第４の電源線上の電源電圧の変動を検出するものであることを特徴とする請求項１記載の電源電圧異常変動検出回路。
【請求項５】
前記電源電圧変動検出回路の出力を監視し、前記電源電圧の変動が異常であるか否かを示す電源電圧異常変動検出信号を生成する電源電圧異常変動検出信号生成回路を有することを特徴とする請求項１記載の電源電圧異常変動検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵを搭載したＬＳＩ等の半導体装置に搭載される電源電圧異常変動検出回路に関する。
【０００２】
【従来の技術】
近年、ＬＳＩにおいては、その微細化に伴って、電源電圧の変動が深刻な問題となっている。電源電圧の変動は、電源配線の抵抗成分に起因するＤＣ的なものだけでなく、ＬＳＩの内部動作に応じて流れるダイナミックな電流と寄生抵抗成分や寄生インダクタンス成分に起因するＡＣ的なものもある。
【０００３】
例えば、３２ビット出力のＬＳＩにおいて、同一論理値を出力していた３２個のＩ／Ｏ回路が全て出力値を変更する場合（例えば、出力値を論理０から論理１に変更する場合）には、Ｉ／Ｏ回路に極めて大きな電源電流が流れ、電源電圧の異常な変動を招くことになる。このようなＬＳＩ内部での電源電圧の異常な変動は、誤動作を招いてしまう。
【０００４】
本来は、設計の段階で多くのテストベクタを使用してＬＳＩ内部の電源電圧の変動を正確に予測し、タイミングマージンを十分に確保した設計を行うことが望ましい。しかし、設計時の電源電圧分布がタイミング的に最も厳しい状態を正確に見出すことは困難であり、また、設計時間が増大してしまうことから、現状ではあまり現実的な解ではない。
【０００５】
そこで、信頼性の高いＬＳＩ設計を行うためには、サイクル毎に電源電圧変動を検知し、一定値以上の電源電圧の変動が起こった場合には、現サイクルの結果をキャンセルして、一時的にクロック周波数を落としたり、電源電圧を増加させることによって、次サイクル以降で誤りの無い結果を得られるハードウェアアシスト機構がＬＳＩ内部に必要であると考えられる。
【０００６】
しかしながら、ＬＳＩ内部の電源電圧の変動に許される範囲は、各ＬＳＩで異なるばかりでなく、同一のＬＳＩにおいても動作周波数に応じて異なっている。すなわち、遅いクロック周波数で動作させる場合にはタイミングマージンが広くなるので、より低い電源電圧でも正常に動作させられるが、速いクロック周波数で動作させる場合には、タイミングマージンが狭くなり、このため、電源電圧の変動に許される値がより小さくなると考えられる。
【０００７】
従来、電源電圧異常変動検出方法として、例えば、電源電圧異常変動が生じたことを検出するために固定の閾値特性を持った１つの電圧検出器を使用する方法（例えば、特許文献１参照）や、異なる閾値特性を持つ複数のインバータを並べて、その入力端子に変動を検出したい電源線を接続する方法（例えば、特許文献２参照）等が提案されている。
【０００８】
【特許文献１】特開平８−１５４３３４号公報
【特許文献２】特開平３−２７８１１４号公報
【０００９】
【発明が解決しようとする課題】
特許文献１に記載された電源電圧異常変動検出方法では、ＬＳＩの動作状況に応じて電圧異常と判断する閾値を変更することができず、柔軟性に乏しいという問題点があった。
【００１０】
特許文献２に記載された電源電圧異常変動検出方法では、検出したい電圧範囲に応じて、複数の閾値特性を持つ電圧検出器を設計しなければならず、また、使用する電源電圧範囲やテクノロジ、あるいは、検出したい電圧精度に応じて、複数の電圧検出器の設計をやり直す必要があった。
【００１１】
本発明は、かかる点に鑑み、閾値特性の異なる複数の電圧検出器を必要とせず、製造プロセスのばらつき等の変動に対して精度の良い電源電圧異常変動検出を行うことができるようにした電源電圧異常変動検出回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、半導体装置に搭載される電源電圧異常変動検出回路であって、電圧値の異なる複数の基準電圧を生成する基準電圧生成回路と、電源電圧の変動による前記複数の基準電圧に対する閾値の変動を利用して前記電源電圧の変動を検出する電源電圧変動検出回路を有するというものである。
【００１３】
本発明によれば、電圧値の異なる複数の基準電圧を生成し、電源電圧の変動による複数の基準電圧に対する閾値の変動を利用して電源電圧の変動を検出することができるので、閾値特性の異なる複数の電圧検出器を必要としない。
【００１４】
【発明の実施の形態】
図１は本発明の一実施形態の構成を示す回路図である。図１中、１は基準電圧生成回路であり、２は電源電圧の異常変動を発生させる可能性がある回路（例えば、Ｉ／Ｏ回路）が接続されていないＶＤＤｘ電源線、３は電源電圧の異常変動を発生させる可能性がある回路が接続されていないＶＳＳｘ電源線（接地線）である。
【００１５】
４はＶＤＤｘ電源線２が供給する電源電圧ＶＤＤｘとＶＳＳｘ電源線３が供給する電源電圧ＶＳＳｘとの差電圧を分割して基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を出力する電圧分割回路であり、５〜９はＶＤＤｘ電源線２とＶＳＳｘ電源線３との間に直列接続された抵抗である。
【００１６】
１０は電源電圧の異常変動を発生させる可能性がある回路が接続されたＶＤＤ電源線、１１は電源電圧の異常変動を発生させる可能性がある回路が接続されたＶＳＳ電源線（接地線）である。
【００１７】
１２は電源電圧ＶＤＤ、ＶＳＳの変動を検出する電源電圧変動検出回路であり、１３〜１６はそれぞれ電源ノードをＶＤＤ電源線１０に接続され、接地ノードをＶＳＳ電源線１１に接続された閾値特性を同一とする電圧検出器をなすインバータであり、それぞれ基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を入力するものである。
【００１８】
１７は電源電圧変動検出回路１２に対応して設けられたフリップフロップ回路であり、１８〜２１はそれぞれインバータ１３〜１６の出力（信号）をクロックＣＫに同期してラッチするＤフリップフロップである。なお、フリップフロップ回路１７は、電源電圧変動検出回路１２の一部分として捉えることもできる。
【００１９】
２２は電源電圧の異常変動を発生させる可能性がある回路に供給されるシステム・クロックＳＣＫを遅延する可変遅延回路、２３は可変遅延回路２２の遅延時間を制御する遅延制御信号ＣＮＴ用の外部端子である。
【００２０】
可変遅延回路２２は、電源電圧の異常変動を発生させる可能性がある回路による電源電圧ＶＤＤ、ＶＳＳの変動が最大になるタイミングで、インバータ１３〜１６の出力をラッチできるようにするために設けられたものである。
【００２１】
２４はＤフリップフロップ１８〜２１の出力Ａ１〜Ａ４を監視して、電源電圧ＶＤＤ、ＶＳＳの変動が異常であるか否かを示す電源電圧異常変動検出信号ＵＮを生成する電源電圧異常変動検出信号生成回路である。
【００２２】
電源電圧異常変動検出信号生成回路２４は、電源電圧ＶＤＤ、ＶＳＳの異常変動を検出した場合には、電源電圧異常変動検出信号ＵＮを“１”とし、異常変動を検出しない場合には、電源電圧異常変動検出信号ＵＮを“０”とする。
【００２３】
図２は電源電圧異常変動検出信号生成回路２４の構成を示す回路図である。図２中、２５はＤフリップフロップ１８〜２１の出力Ａ１〜Ａ４を２ビットの符号Ｂ１Ｂ０にエンコードする４ビット・プライオリティ・エンコーダであり、２６は４ビット・プロイオリティ・エンコーダ２５の真理値表である。
【００２４】
２７は２ビットの値Ｃ１Ｃ０を格納する２ビット・レジスタ、２８は２ビット・レジスタ２７の格納値Ｃ１Ｃ０を被減数Ｘ、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０を減数Ｙとして、「Ｘ−Ｙ＝Ｃ１Ｃ０−Ｂ１Ｂ０」なる減算を行う減算回路、ＢＲ０は減算回路２８のボロー出力である。
【００２５】
２９は２ビットの値Ｄ１Ｄ０を格納する２ビット・レジスタ、３０は４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０を被減数Ｘ、２ビット・レジスタ２９の格納値Ｄ１Ｄ０を減数Ｙとして、「Ｘ−Ｙ＝Ｂ１Ｂ０−Ｄ１Ｄ０」なる減算を行う減算回路、ＢＲ１は減算回路３０のボロー出力である。
【００２６】
３１は減算回路２８のボロー出力ＢＲ０と減算回路３０のボロー出力ＢＲ１とをＯＲ処理して電源電圧異常変動検出信号ＵＮを出力するＯＲ回路である。なお、電源電圧異常変動検出信号ＵＮは、例えば、ＣＰＵに送られる。
【００２７】
なお、電源電圧ＶＤＤ、ＶＳＳが許容範囲にある場合に４ビット・プライオリティ・エンコーダ２５から出力される値Ｂ１Ｂ０が１種類の場合には、２ビット・レジスタ２７、２９には、電源電圧ＶＤＤ、ＶＳＳが許容範囲にある場合に４ビット・プライオリティ・エンコーダ２５から出力される値Ｂ１Ｂ０と同一値を格納する。
【００２８】
これに対して、電源電圧ＶＤＤ、ＶＳＳが許容範囲にある場合に４ビット・プライオリティ・エンコーダ２５から出力される値Ｂ１Ｂ０が複数種類の場合には、２ビット・レジスタ２７には、電源電圧ＶＤＤ、ＶＳＳが許容範囲にある場合に４ビット・プライオリティ・エンコーダ２５から出力される値Ｂ１Ｂ０のうち、最大値と同一値を格納し、２ビット・レジスタ２９には最小値と同一値を格納する。
【００２９】
図３は電源電圧ＶＤＤ、ＶＳＳと基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４とインバータ１３〜１６の閾値Ｖｔｈとの関係を示す図であり、（Ａ）は電源電圧ＶＤＤ、ＶＳＳが正常である状態、（Ｂ）は電源電圧ＶＤＤが低下した状態、（Ｃ）は電源電圧（接地電圧）ＶＳＳが上昇した状態を示している。
【００３０】
すなわち、本実施形態では、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４は、Ｖｒｅｆ１＞Ｖｒｅｆ２＞Ｖｒｅｆ３＞Ｖｒｅｆ４の関係にあるので、図３Ａに示すように、電源電圧ＶＤＤ、ＶＳＳが正常状態である場合、インバータ１３〜１６の閾値Ｖｔｈは、基準電圧Ｖｒｅｆ２、Ｖｒｅｆ３間の値となり、インバータ１３、１４の出力値＝“０”、インバータ１５、１６の出力値＝“１”となるように回路定数が設定されている。
【００３１】
この結果、Ｄフリップフロップ１８、１９の出力値Ａ１、Ａ２＝“０”、Ｄフリップフロップ２０、２１の出力値Ａ３、Ａ４＝“１”となり、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０＝“１０”となる。
【００３２】
ここで、例えば、図３Ｂに示すように、電源電圧ＶＤＤが低下した場合には、インバータ１３〜１６の閾値Ｖｔｈは、例えば、基準電圧Ｖｒｅｆ３、Ｖｒｅｆ４間の値となり、インバータ１３〜１５の出力値＝“０”、インバータ１６の出力値＝“１”となる。
【００３３】
この結果、Ｄフリップフロップ１８〜２０の出力値Ａ１〜Ａ３＝“０”、Ｄフリップフロップ２１の出力値Ａ４＝“１”となり、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０＝“１１”となる。
【００３４】
また、例えば、図３Ｃに示すように、電源電圧ＶＳＳが上昇した場合には、インバータ１３〜１６の閾値は、例えば、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２間の値となり、インバータ１３の出力値＝“０”、インバータ１４〜１６の出力値＝“１”となる。
【００３５】
この結果、Ｄフリップフロップ１８の出力値Ａ１＝“０”、Ｄフリップフロップ１９〜２１の出力値Ａ２〜Ａ４＝“１”となり、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０＝“０１”となる。
【００３６】
表１はインバータ１３〜１６の閾値Ｖｔｈが基準電圧Ｖｒｅｆ２、Ｖｒｅｆ３間以外にあるようにする電源電圧ＶＤＤ、ＶＳＳの変動を電源電圧異常変動と扱う場合の動作を説明するための表である。
【００３７】
【表１】
2004348323.tif 000003
【００３８】
この場合には、電源電圧ＶＤＤ、ＶＳＳの電圧値として、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“１０”となる電圧値のみが許されることになる。そこで、この場合には、２ビット・レジスタ２７、２９の格納値Ｃ１Ｃ０、Ｄ１Ｄ０を“１０”とする。
【００３９】
このようにすると、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“１０”の場合には、減算回路２８での減算結果は、Ｃ１Ｃ０−Ｂ１Ｂ０＝１０−１０＝００となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ１Ｂ０−Ｄ１Ｄ０＝１０−１０＝００となり、ボロー出力ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“０”となる。
【００４０】
この状態から、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“０１”になると、減算回路２８での減算結果は、Ｃ１Ｃ０−Ｂ１Ｂ０＝１０−０１＝正となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ１Ｂ０−Ｄ１Ｄ０＝０１−１０＝負となり、ボロー出力ＢＲ１＝“１”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００４１】
また、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“００”となると、減算回路２８での減算結果は、Ｃ１Ｃ０−Ｂ１Ｂ０＝１０−００＝正となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ１Ｂ０−Ｄ１Ｄ０＝００−１０＝負となり、ボロー出力ＢＲ１＝“１”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００４２】
また、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“１１”となると、減算回路２８での減算結果は、Ｃ１Ｃ０−Ｂ１Ｂ０＝１０−１１＝負となり、ボロー出力ＢＲ０＝“１”となる。減算回路３０での減算結果は、Ｂ１Ｂ０−Ｄ１Ｄ０＝１１−１０＝正となり、ボロー出力ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００４３】
したがって、２ビット・レジスタ２７、２９の格納値Ｃ１Ｃ０、Ｄ１Ｄ０を“１０”にすると、インバータ１３〜１６の閾値Ｖｔｈが基準電圧Ｖｒｅｆ２、Ｖｒｅｆ４間以外にあるようにする電源電圧ＶＤＤの低下及び電源電圧（接地電圧）ＶＳＳの上昇を電源電圧の異常変動として検出することができる。
【００４４】
表２はインバータ１３〜１６の閾値Ｖｔｈが基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２間又は基準電圧Ｖｒｅｆ２、Ｖｒｅｆ３間以外にあるようにする電源電圧ＶＤＤ、ＶＳＳの変動を電源電圧異常変動と扱う場合の動作を説明するための表である。
【００４５】
【表２】
2004348323.tif 000004
【００４６】
この場合には、電源電圧ＶＤＤ、ＶＳＳの電圧値として、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“０１”又は“１０”となる電圧値のみが許されることになる。そこで、この場合には、２ビット・レジスタ２７の格納値Ｃ１Ｃ０を“１０”、２ビット・レジスタ２９の格納値Ｄ１Ｄ０を“０１”とする。
【００４７】
このようにすると、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“０１”の場合、減算回路２８での減算結果は、Ｃ１Ｃ０−Ｂ１Ｂ０＝１０−０１＝正となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ１Ｂ０−Ｄ１Ｄ０＝０１−０１＝００となり、ボロー出力ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“０”となる。
【００４８】
また、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“１０”の場合には、減算回路２８での減算結果は、Ｃ１Ｃ０−Ｂ１Ｂ０＝１０−１０＝００となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ１Ｂ０−Ｄ１Ｄ０＝１０−０１＝正となり、ボロー出力ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“０”となる。
【００４９】
これらの状態から、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“００”になると、減算回路２８での減算結果は、Ｃ１Ｃ０−Ｂ１Ｂ０＝１０−００＝正となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ１Ｂ０−Ｄ１Ｄ０＝００−０１＝負となり、ボロー出力ＢＲ１＝“１”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００５０】
また、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ１Ｂ０が“１１”となると、減算回路２８での減算結果は、Ｃ１Ｃ０−Ｂ１Ｂ０＝１０−１１＝負となり、ボロー出力ＢＲ１＝“１”となる。減算回路３０での減算結果は、Ｂ１Ｂ０−Ｄ１Ｄ０＝１１−０１＝正となり、ボロー出力値ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００５１】
したがって、２ビット・レジスタ２７の格納値Ｃ１Ｃ０を“１０”、２ビット・レジスタ２９の格納値Ｄ１Ｄ０を“０１”とすると、インバータ１３〜１６の閾値Ｖｔｈが基準電圧Ｖｒｅｆ１、Ｖｒｅｆ３間又は基準電圧Ｖｒｅｆ２、Ｖｒｅｆ４間以外にあるようにする電源電圧ＶＤＤの低下及び電源電圧（接地電圧）ＶＳＳの上昇を電源電圧の異常変動として検出することができる。
【００５２】
以上のように、本実施形態によれば、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成し、これら基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を、閾値特性を同一とするインバータ１３〜１６に入力し、これらインバータ１３〜１６の出力を電源電圧変動検出信号としているので、電圧検出器として閾値特性の異なる４個のインバータを必要とせず、閾値特性を同一とするインバータ１３〜１６を設ければ足りる。したがって、製造プロセスのばらつき等の変動に対して精度の良い電源電圧異常変動検出を行うことができる。
【００５３】
また、電源電圧ＶＤＤ、ＶＳＳの変動を毎サイクル検出することができるように構成されているので、例えば、電源電圧異常変動検出信号ＵＮが“１”となった場合、例えば、ＣＰＵは、電源電圧異常変動検出信号ＵＮが“１”となったサイクルの結果をキャンセルし、改めて、電源電圧ＶＤＤ、ＶＳＳに異常変動が起こらないような態様での動作を指示することができる。
【００５４】
また、２ビット・レジスタ２７、２９を設け、電源電圧ＶＤＤ、ＶＳＳの変動の許容範囲を変化させることができるように構成されているので、ＬＳＩの動作状態に応じて柔軟な対応をとることができる。
【００５５】
なお、本実施形態では、電圧分割回路４を使用して基準電圧生成回路１を構成した場合について説明したが、電源電圧ＶＤＤ、ＶＳＳの変動に関係なく、一定の電圧値を維持できる基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成することができる回路であれば、電圧分割回路でなくとも良い。
【００５６】
また、本実施形態では、４個の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成し、これに対応するように後段の回路を構成しているが、５個以上の基準電圧を生成し、これに対応するように後段の回路を構成するようにしても良い。また、可変遅延回路２２を設けるようにしたが、この代わりに、遅延時間を固定とした遅延回路を設けるようにしても良い。
【００５７】
また、本実施形態では、電源電圧異常変動検出信号生成回路２４を４ビット・プライオリティ・エンコーダ２５と２ビット・レジスタ２７、２９と減算回路２８、３０とＯＲ回路３１とで構成した場合について説明したが、この代わりに、Ｄフリップフロップ１８〜２１の出力Ａ１〜Ａ４に含まれる“１”又は“０”の数を計数することにより電源電圧ＶＤＤ、ＶＳＳの異常変動を検出するように構成しても良い。
【００５８】
ここで、本発明を整理すると、本発明には、以下に掲げる電源電圧異常変動検出回路が含まれる。
【００５９】
（付記１）半導体装置に搭載される電源電圧異常変動検出回路であって、電圧値の異なる複数の基準電圧を生成する基準電圧生成回路と、電源電圧の変動による前記複数の基準電圧に対する閾値の変動を利用して前記電源電圧の変動を検出する電源電圧変動検出回路を有することを特徴とする電源電圧異常変動検出回路。
【００６０】
（付記２）前記基準電圧生成回路は、電源電圧の異常変動を発生させる可能性がある回路が接続されていない第１、第２の電源線間の電圧を分割して前記複数の基準電圧を生成する電圧分割回路を有することを特徴とする付記１記載の電源電圧異常変動検出回路。
【００６１】
（付記３）前記電源電圧変動検出回路は、前記電源電圧の変動を毎サイクル検出することを特徴とする付記１記載の電源電圧異常変動検出回路。
【００６２】
（付記４）前記電源電圧変動検出回路は、電源電圧の異常変動を発生させる可能性がある回路が接続された第３、第４の電源線上の電源電圧と前記複数の基準電圧との関係から前記第３、第４の電源線上の電源電圧の変動を検出するものであることを特徴とする付記１記載の電源電圧異常変動検出回路。
【００６３】
（付記５）前記電源電圧の異常変動を発生させる可能性がある回路は、半導体装置のＩ／Ｏ回路であることを特徴とする付記４記載の電源電圧異常変動検出回路。
【００６４】
（付記６）前記電源電圧変動検出回路は、前記第３、第４の電源線を介して電源電圧が供給され、前記複数の基準電圧のそれぞれを入力する閾値特性が同一の複数のインバータを有することを特徴とする付記４記載の電源電圧異常変動検出回路。
【００６５】
（付記７）前記電源電圧変動検出回路は、前記複数のインバータの出力をクロックに同期して取り込むフリップフロップ回路を有することを特徴とする付記６記載の電源電圧異常変動検出回路。
【００６６】
（付記８）前記クロック信号は、前記電源電圧の異常変動を発生させる可能性がある回路に供給されるクロック信号を遅延させた信号であることを特徴とする付記７記載の電源電圧異常変動検出回路。
【００６７】
（付記９）可変遅延回路を有し、前記クロック信号は、前記電源電圧の異常変動を発生させる可能性がある回路に供給されるクロック信号を前記可変遅延回路により遅延させた信号であることを特徴とする付記７記載の電源電圧異常変動検出回路。
【００６８】
（付記１０）前記電源電圧変動検出回路の出力を監視し、前記電源電圧の変動が異常であるか否かを示す電源電圧異常変動検出信号を生成する電源電圧異常変動検出信号生成回路を有することを特徴とする付記１記載の電源電圧異常変動検出回路。
【００６９】
（付記１１）前記電源電圧異常変動検出信号生成回路は、前記電源電圧変動検出回路の出力を符号化する符号化回路と、該符号化回路の出力値と所要値との大小関係から前記電源電圧異常変動検出信号を生成する第２の電源電圧異常変動検出信号生成回路を有することを特徴とする付記１０記載の電源電圧異常変動検出回路。
【００７０】
（付記１２）前記電源電圧異常変動検出信号生成回路は、前記所要値を記憶させるための書き込み可能な記憶手段を有することを特徴とする付記１０記載の電源電圧異常変動検出回路。
【００７１】
【発明の効果】
以上のように、本発明によれば、電圧値の異なる複数の基準電圧を生成し、電源電圧の変動による複数の基準電圧に対する閾値の変動を利用して電源電圧の変動を検出することができるので、閾値特性の異なる複数の電圧検出器を必要とせず、閾値特性を同一とする複数の電圧検出器を設ければ足りる。したがって、製造プロセスのばらつき等の変動に対して精度の良い電源電圧異常変動検出を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を示す回路図である。
【図２】本発明の一実施形態が備える電源電圧異常変動検出信号生成回路の構成を示す回路図である。
【図３】本発明の一実施形態における電源電圧と基準電圧とインバータの閾値との関係を示す図である。
【符号の説明】
１…基準電圧生成回路
２…電源線（ＶＤＤｘ電源線）
３…接地線（ＶＳＳｘ電源線）
４…電圧分割回路
５〜９…抵抗
１０…電源線（ＶＤＤ電源線）
１１…接地線（ＶＳＳ電源線）
１２…電源電圧変動検出回路
１３〜１６…インバータ
１７…フリップフロップ回路
１８〜２１…Ｄフリップフロップ
２２…可変遅延回路
２３…外部端子
２４…電源電圧異常変動検出信号生成回路
２５…４ビット・プライオリティ・エンコーダ
２７…２ビット・レジスタ
２８…減算回路
２９…２ビット・レジスタ
３０…減算回路
３１…ＯＲ回路
【図１】
2004348323.tif 000005
【図２】
2004348323.tif 000006
【図３】
2004348323.tif 000007