(57)【要約】【課題】ディジタル信号の０／１判定において、入力信号に重畳したノイズの影響による誤判定を抑える。【解決手段】データスライス装置１００には、入力信号としてＡ／Ｄ変換装置１によりディジタル化処理されたビデオ信号が入力される。０／１判定回路２は、入力信号のレベルと所定の基準レベルとの大小関係の判定を行い、その結果としてのディジタル信号Ａを出力する。制御部３はディジタル信号Ａに基づく制御信号Ｂを出力する。上記０／１判定の基準レベルの高さは、制御信号Ｂに基づいて第１のセレクタ回路４により切り替えられる。【選択図】        図１
2004180070.tif 000002
【特許請求の範囲】
【請求項１】
入力信号のレベルと所定の基準レベルとの大小関係の判定を行い、前記判定の結果に対応したディジタル信号を出力する判定回路と、
前記ディジタル信号に基づいた制御信号を出力する制御部と、
前記制御信号に基づき、前記所定の基準レベルの高さを切り替える第１セレクタ回路とを備える
ことを特徴とするデータスライス装置。
【請求項２】
請求項１に記載のデータスライス装置であって、
前記制御部は、前記ディジタル信号をラッチして前記制御信号として出力する単一のラッチ回路を備える
ことを特徴とするデータスライス装置。
【請求項３】
請求項１に記載のデータスライス装置であって、
前記制御部は、前記ディジタル信号をラッチして前記制御信号として出力する直列接続された複数のラッチ回路を備える
ことを特徴とするデータスライス装置。
【請求項４】
請求項１に記載のデータスライス装置であって、
前記制御部は、前記ディジタル信号が所定の時間以上連続して同一の値をとった場合に前記制御信号として前記ディジタル信号を出力する
ことを特徴とするデータスライス装置。
【請求項５】
請求項１に記載のデータスライス装置であって、
前記制御部は、直前の前記ディジタル信号である第１の信号、および、前記直前よりもさらに前の前記ディジタル信号である第２の信号を生成可能であり、前記制御信号として前記第１の信号を出力するか前記第２の信号を出力するかを切り替え可能な第２セレクタ回路をさらに有する、
ことを特徴とするデータスライス装置。
【請求項６】
請求項５に記載のデータスライス装置であって、
前記制御部は、前記ディジタル信号から所定の時間未満しか同一の値をとらない変動を除去した信号である第３の信号をさらに生成可能であり、
前記第２のセレクタ回路は、前記制御信号として前記第１の信号を出力するか前記第２の信号を出力するかに加え、前記第３の信号を出力するかも切り替え可能である
ことを特徴とするデータスライス装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号の生成技術に関するものである。
【０００２】
【従来の技術】
ビデオ信号上に重畳されている特定のアナログ信号データ（例えば文字放送のデータや欧州のＴＥＬＥＴＥＸＴのデータ）は、アナログ／ディジタル変換回路（Ａ／Ｄ変換回路）によりディジタル化処理される。そして、Ａ／Ｄ変換回路の出力信号は、所定の基準レベルに対して正負のいずれであるかを判定され、その判定結果に応じて０あるいは１の値をとる矩形のパルス信号であるディジタル信号に変換する必要がある。即ち、当該ディジタル信号はＡ／Ｄ変換回路の出力信号を所定の基準レベルでスライスして得られるパルス信号であり、このスライス処理を行う装置を「データスライス装置」という。このとき、Ａ／Ｄ変換回路の出力信号にノイズが重畳していると、所定の基準レベルに対する正負判定（０／１判定）の際に誤判定が生じ、結果として得られるディジタル信号における符号誤り率が劣化する。
【０００３】
なお、ビデオ信号の所定の部分をスライスする際のノイズの影響を抑える技術としては、スライスレベルの最適値を自動的にサーチして当該スライスレベルを調整する技術もある（例えば、特許文献１）。
【０００４】
【特許文献１】
特開平７−２０３３９４号公報（第４−９頁、第１−６図）
【０００５】
【発明が解決しようとする課題】
このように、信号を所定の基準レベルでスライスしてディジタル信号を得る際のノイズの影響を抑えることは、ディジタル信号の符号誤り率を向上させる上で重要な課題である。本発明は、入力信号を所定の基準レベルでスライスするデータスライス装置において、当該入力信号に重畳したノイズの影響による誤判定を抑えることを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係るデータスライス装置は、入力信号のレベルと所定の基準レベルとの大小関係の判定を行い、前記判定の結果に対応したディジタル信号を出力する判定回路と、前記ディジタル信号に基づいた制御信号を出力する制御部と、前記制御信号に基づき、前記所定の基準レベルの高さを切り替える第１セレクタ回路とを備えることを特徴とする。
【０００７】
【発明の実施の形態】
＜実施の形態１＞
図１は本発明に係るデータスライス装置１００の構成を示す図であり、図２は本発明の実施の形態１に係るデータスライス装置１００が有する制御部３の構成を示す図である。
【０００８】
データスライス装置１００には入力信号として、Ａ／Ｄ変換装置１によりディジタル化処理されたビデオ信号が入力される。当該入力信号は０／１判定回路２に入力され、当該０／１判定回路２において所定の基準レベルとの大小関係の判定（０／１判定）がなされる。そして、入力信号が基準レベルよりも大きい期間は１の値、入力信号が基準レベルよりも小さい期間は０の値をとる矩形のパルス信号、即ちディジタル信号Ａが出力される。また、上記０／１判定の基準レベルの高さは、後述の第１のセレクタ回路４により切り替えられる。なお、図示は省略しているが、データスライス装置１００は所定の周波数の基準クロックが入力され、それに同期した動作タイミングで動作する。
【０００９】
ディジタル信号Ａは、制御部３にも入力される。制御部３はディジタル信号Ａに基づいて得られる制御信号Ｂを出力する。図２に示すように、本実施の形態において制御部３は単一のラッチ回路５である。つまり、ラッチ回路５には直前（１クロック前）の動作タイミングにおけるディジタル信号Ａの値がラッチされており、制御部３は制御信号Ｂとしてその値を出力する。
【００１０】
第１のセレクタ回路４は、制御部３からの制御信号Ｂに基づき、０／１判定回路２で行われる０／１判定の基準レベルを第１基準レベルにするか第２基準レベルにするか切り替える。なお、第１基準レベルおよび第２基準レベルの値は、図１のように第１のセレクタ回路４に外部から入力されるものであっても良いし、第１のセレクタ回路４自身が内部に保持する構成であっても良い。
【００１１】
図３は、本実施の形態に係るデータスライス装置１００の動作を説明するための図である。説明の便宜上、図３のようにノイズが重畳した入力信号を考える。また、以下の説明において、第２基準レベルは第１基準レベルよりも高い値とし、第１のセレクタ回路４は、制御信号Ｂの値が１のときは０／１判定回路２に基準レベルとして第１基準レベルを入力し、制御信号Ｂの値が０のときは第２基準レベルを入力するように切り替える。
【００１２】
まず、入力信号のレベルが小さくディジタル信号Ａの値は０であり、制御信号Ｂの値も０（０／１判定回路２における０／１判定の基準レベルは第２基準レベル）であるとする。そして図３のように入力信号が大きくなり、タイミングｔ１で第２基準レベルを超えたとする。すると０／１判定回路２は出力するディジタル信号Ａの値を１にする。制御部３は単一のラッチ回路であるので、制御信号Ｂはその直後のタイミングｔ１＋１で１に切り替わり、それに伴い第１のセレクタ回路４は０／１判定回路２に基準レベルとして第２基準レベルよりも低い第１基準レベルを入力する。つまり、０／１判定の基準レベルは第１基準レベルなる。そのため、同図に示すようにタイミングｔ２でノイズが発生したとしても入力信号は０／１判定の基準レベルを下回らず、０／１判定における誤判定は防止される。
【００１３】
そしてその後、入力信号が小さくなり、タイミングｔ３で第１基準レベルを下回ったとする。すると０／１判定回路２は出力するディジタル信号Ａの値を０にする。そして制御信号Ｂはその直後のタイミングｔ３＋１で０に切り替わり、それに伴い第１のセレクタ回路４は０／１判定回路２に基準レベルとして第１基準レベルよりも高い第２基準レベルを入力する。つまり、０／１判定の基準レベルは第２基準レベルなる。図示は省略するが、その後にノイズが発生したとしても入力信号は０／１判定の基準レベルを上回りにくいため、０／１判定における誤判定は抑えられる。
【００１４】
以上の動作から分かるように、本実施の形態においては、データスライス装置１００における０／１判定の基準レベルにヒステリシス特性と同様の動作をさせることでノイズの影響を抑えている。
【００１５】
このように、本発明に係るデータスライス装置１００においては、ディジタル信号Ａに基づいて制御部３が出力する制御信号Ｂにより基準レベルの高さを切り替えている。よって、入力信号の種類やそれに重畳されるノイズの大きさ等に応じて、制御部３における制御信号Ｂの発生動作を変更することで、特定のノイズの影響を抑えることも可能である。以下の実施の形態では制御部３における制御信号の発生動作の他の例を示す。
【００１６】
＜実施の形態２＞
実施の形態１のデータスライス装置１００によれば、比較的小さいノイズの影響は除去可能である。しかし、例えばディジタル信号Ａが１のときに、入力信号が第１基準レベルを下回ってしまうような比較的大きいノイズが発生した場合には、それによる誤判定を完全に回避することはできない。例えば図４は、入力信号に大きいノイズが重畳した場合における実施の形態１のデータスライス装置１００の動作を示す図である。そのノイズの影響でタイミングｔ２およびｔ２＋１の２回の誤判定が発生しているのが分かる。
【００１７】
そのような場合、データスライス装置１００の出力段に、ディジタル信号Ａにおける単一のパルスが出力されるべき周期（以下「パルス周期」）毎に、ディジタル信号Ａに含まれる１の個数と０の個数とを比較して、そのうちの多い方の値を当該パルス周期でのディジタル信号Ａの値として採用する回路（以下「多数決回路」）が設けられる。例えば、８回の動作タイミングから成る単一のパルス周期内に、ディジタル信号Ａの値として１が５個、０が３個含まれていた場合、そのパルス周期のディジタル信号Ａの値は１であると判定される。つまり、ディジタル信号Ａに幾つかの誤判定による値が混ざっていても、その個数が少なければその影響を除去することができる。このように多数決回路が設けられる場合、全ての動作タイミングで誤判定を除去できないにしても、その誤判定の回数を減らすことができれば、全体として０／１判定の精度は向上する。
【００１８】
図５は本実施の形態における制御部３の構成を示す図である。同図に示すように、本実施の形態において制御部３は直列に接続された２つのラッチ回路（第１ラッチ回路５１、第２ラッチ回路５２）から成る。第１ラッチ回路５１は１クロック前の動作タイミングにおけるディジタル信号Ａの値を出力し、第２ラッチ回路５２は１クロック前の動作タイミングにおける第１ラッチ回路５１の出力を制御信号Ｂとして出力する。つまり、制御部３は制御信号Ｂとして２クロック前の動作タイミングにおけるディジタル信号Ａの値を出力する。即ち、制御信号Ｂは、ディジタル信号Ａを２クロック分遅延させた信号となる。なお、制御部３以外の構成は図１で示したもの同様であるので、ここでの説明は省略する。
【００１９】
図６は、実施の形態２のデータスライス装置１００の動作を示す図である。図６の入力信号には、図４と同様のノイズが重畳している。入力信号が大きくなり、タイミングｔ１で第２基準レベルを超えたとする。すると０／１判定回路２は出力するディジタル信号Ａの値を１にする。制御部３は直列接続された２つのラッチ回路であるので、制御信号Ｂはその２クロック後のタイミングｔ１＋２で１に切り替わり、それに伴い第１のセレクタ回路４は０／１判定回路２に基準レベルとして第１基準レベルを入力する。つまり、０／１判定の基準レベルは第１基準レベルなる。
【００２０】
その後、ノイズの影響により入力信号がタイミングｔ２で第１基準レベルを下回る。すると０／１判定回路２は出力するディジタル信号Ａの値を０にする。即ち、タイミングｔ２で誤判定が生じる。図４の例では、その次のタイミングｔ２＋１で基準レベルが第２基準レベルに切り替わるので、入力信号が第１基準レベルを上回っても続いて誤判定が生じる。しかし、本実施の形態では、タイミングｔ２＋１でも基準レベルは第１基準レベルに保持されているので、ディジタル信号Ａの値を１に戻り、誤判定は生じない。そして、タイミングｔ２＋２で基準レベルは第２基準レベルに切り替わるが、入力信号は第２基準レベルよりも高くなっているのでここでも誤判定は生じない。このように、本実施の形態においては、比較的大きなノイズが発生じる場合に、実施の形態１よりも誤判定の回数が減り、データスライス装置１００における０／１判定の精度の向上に寄与できる。
【００２１】
なお、本実施の形態においては、制御信号Ｂは２クロック前の動作タイミングにおけるディジタル信号Ａの値としたが、それに限定されるものではなく、さらに前の動作タイミングにおけるディジタル信号Ａの値であってもよい。
【００２２】
＜実施の形態３＞
本実施の形態においては、制御部３は、ディジタル信号Ａが２クロック以上連続して同一の値をとった場合にのみ制御信号Ｂの値を変化させる。即ち、制御信号Ｂは、ディジタル信号Ａから２クロックに満たない長さしか同一の値をとらない変動を除去した信号となる。
【００２３】
図７は、実施の形態３のデータスライス装置１００の動作を示す図である。図７の入力信号には、図４と同様のノイズが重畳している。入力信号が大きくなり、タイミングｔ１で第２基準レベルを超えたとする。すると０／１判定回路２は出力するディジタル信号Ａの値を１にする。制御部３はディジタル信号Ａが２クロック以上連続して同一の値をとった場合にはじめて制御信号Ｂの値を変化させるので、制御信号Ｂはその２クロック後のタイミングｔ１＋１で１に切り替わり、それに伴い第１のセレクタ回路４は０／１判定回路２に基準レベルとして第１基準レベルを入力する。つまり、０／１判定の基準レベルは第１基準レベルなる。
【００２４】
その後ノイズの影響により、入力信号がタイミングｔ２で第１基準レベルを下回る。すると０／１判定回路２は出力するディジタル信号Ａの値を０にする。即ち、タイミングｔ２で誤判定が生じる。その次のタイミングｔ２＋１で入力信号が第１基準レベルを上回ると、ディジタル信号Ａの値は１に戻る。このとき、ディジタル信号Ａが０の値をとった期間は１クロック分だけなので、制御部３は制御信号Ｂの値を変化させない。図４および図７を比較して分かるように、本実施の形態においては比較的大きなノイズが発生した場合に、実施の形態１よりも誤判定の回数が減り、データスライス装置１００における０／１判定の精度の向上に寄与できる。
【００２５】
図８は、本実施の形態に係る制御部３の構成例を示す図である。制御部３は、第１ラッチ回路５１、第２ラッチ回路５２および演算回路７を備えている。第１ラッチ回路５１の出力信号Ｓ１および第２ラッチ回路５２の出力信号Ｓ２は演算回路７に入力され、演算回路７は制御信号Ｂを出力する。また、図９は演算回路７の構成例を示す図であり、図１０は図９の演算回路７を有する制御部３の動作を示すタイミングチャートである。図１０に示す信号Ｓ１〜Ｓ８は、図８および図９に同符号で示す信号のそれぞれに対応している。
【００２６】
図９に示すように、第１ラッチ回路５１の出力信号Ｓ１は、インバータ９並びにＮＡＮＤ回路１２に入力され、第２ラッチ回路５２の出力信号Ｓ２は、インバータ１０並びにＮＡＮＤ回路１２に入力される。また、ＮＡＮＤ回路１１には、インバータ９の出力信号Ｓ３およびインバータ１０の出力信号Ｓ４が入力される。ＮＡＮＤ回路１３にはＮＡＮＤ回路１１の出力信号Ｓ５と共にラッチ回路１５が出力する制御信号Ｂが入力される。さらに、ＮＡＮＤ回路１２の出力信号Ｓ６およびＮＡＮＤ回路１３の出力信号Ｓ７はＮＡＮＤ回路１４に入力され、当該ＮＡＮＤ回路１４の出力信号Ｓ８はラッチ回路１５に入力される。
【００２７】
図１０のタイミングチャートからも分かるように、この制御部３に入力されるディジタル信号Ａが２クロック以上連続して同一の値をとった場合、それに伴って制御信号Ｂの値は変化する。しかし、ディジタル信号Ａが１クロックだけ変化した場合は、制御信号Ｂの値は変化しない。即ち、制御信号Ｂは、ディジタル信号Ａから２クロックに満たない長さしか同一の値をとらない変動を除去した信号となる。よって、この制御部３は上記したような本実施の形態に係る制御信号Ｂの出力動作を行うことができる。
【００２８】
なお、本実施の形態においては、制御部３は、ディジタル信号Ａが２クロック以上連続して同一の値をとった場合にはじめて制御信号Ｂの値を変化させるものとした。しかし、本発明はそれに限定されるものではなく、さらに長い時間だけ連続して同一の値をとった場合に制御信号Ｂの値を変化させるものとしてもよい。
【００２９】
＜実施の形態４＞
図１１は、実施の形態４に係るデータスライス装置１００の制御部３の構成を示す図である。制御部３は、第１ラッチ回路５１、第２ラッチ回路５２、演算回路７、第２のセレクタ回路８を備えている。演算回路７は実施の形態３で示したものと同様である。また、第２のセレクタ回路８には、第１ラッチ回路５１の出力信号Ｂ１、第２ラッチ回路５２の出力信号Ｂ２、演算回路７の出力信号Ｂ３が入力され、当該第２のセレクタ回路８は入力されたそれらの信号Ｂ１，Ｂ２，Ｂ３のうちのいずれかを制御信号Ｂとして出力する。第２のセレクタ回路８が制御信号Ｂとして信号Ｂ１，Ｂ２，Ｂ３のうちのどれを出力するかは、データスライス装置１００が有するレジスタ（不図示）の設定値によって決定され、使用者はその設定値を変更することで制御信号Ｂを切り替えることができる。
【００３０】
ここで、明らかに信号Ｂ１，Ｂ２，Ｂ３は、それぞれ実施の形態１，２，３における制御信号Ｂに相当する信号である。即ち、第２のセレクタ回路８は制御信号Ｂを、１クロック前のディジタル信号を制御信号Ｂにするか、２クロック前のディジタル信号を制御信号Ｂにするかを切り替えることが可能であると共に、ディジタル信号Ｂが２クロック以上連続して同一の値をとった場合にのみ制御信号Ｂの値を変化させるようにも切り替え可能である。
【００３１】
本実施の形態によれば、制御部３が発生する制御信号Ｂの種類を切り替えることで、入力信号の種類やそれに重畳されるノイズの大きさ等に対応したノイズ除去動作が可能である。
【００３２】
【発明の効果】
本発明に係るデータスライス装置によれば、出力したディジタル信号に応じて０／１判定の基準レベルの高さを切り替えることで、入力信号に重畳したノイズの影響による０／１判定における誤判定を抑えることができる。例えば、基準レベルにヒステリシス特性と同様の動作をさせることでノイズの影響を抑えることも可能である。また、入力信号の種類やそれに重畳されるノイズの大きさ等に応じて、制御部における制御信号の発生動作を変更することで、特定のノイズの影響を抑えることも可能である。
【図面の簡単な説明】
【図１】実施の形態１に係るデータスライス装置の構成を示す図である。
【図２】実施の形態１に係るデータスライス装置の制御部の構成を示す図である。
【図３】実施の形態１に係るデータスライス装置の動作を説明するための図である。
【図４】実施の形態１の問題を説明するための図である。
【図５】実施の形態２に係るデータスライス装置の制御部の構成を示す図である。
【図６】実施の形態２に係るデータスライス装置の動作を示す図である。
【図７】実施の形態３に係るデータスライス装置の動作を示す図である。
【図８】実施の形態３に係るデータスライス装置の制御部の構成例を示す図である。
【図９】実施の形態３に係るデータスライス装置の制御部が有する演算回路の構成を示す図である。
【図１０】実施の形態３に係るデータスライス装置の制御部の動作を示すタイミングチャートで−ある。
【図１１】実施の形態４に係るデータスライス装置の制御部の構成を示す図である。
【符号の説明】
１  Ａ／Ｄ変換回路、２  ０／１判定回路、３  制御部、４  第１のセレクタ回路、５，５１，５２  ラッチ回路、７  演算回路、８  第２のセレクタ回路。
【図１】
2004180070.tif 000003
【図２】
2004180070.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004180070.tif 000011
【図１０】
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【図１１】
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