(57)【要約】【課題】  ＣＰＵがメモリ機能を有する外部処理部に処理量の多いメモリアクセスを行うときに、ＣＰＵと外部処理部との通信の暴走状態を検出して、ＣＰＵの暴走を回避するマイクロコンピュータを提供することを目的とする。【解決手段】  マイクロコンピュータ１の外部に設けられている外部処理部とメモリアクセス制御装置１１との通信を監視する暴走検出制御装置１２を備える。暴走検出制御装置１２は、ＣＰＵ１０が外部処理部とハンドシェーク方式でメモリアクセスしているときに、外部処理部とＣＰＵ１０との通信が暴走状態になったことを検出した場合、正規アクノリッジ信号ＤＫ２３に代えて擬似アクノリッジ信号ＤＫをメモリアクセス制御装置１１に出力する。ＣＰＵ１０はメモリアクセス制御装置１１を介して擬似アクノリッジ信号ＤＫを受け取ると、外部処理部とのメモリアクセス方式を固定ウエイトモードに切り替える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
中央演算処理装置と、メモリ機能を有する外部処理部に上記中央演算処理装置がメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、
カウンタを内蔵し、該カウンタを用いて時間を計数し、所定の時間を計数したときに、パルス信号を発生するウォッチドッグタイマと、
上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出して暴走検出信号を出力する暴走検出回路と、
上記暴走検出信号に基づいて、上記中央演算処理装置から上記外部処理部へのメモリアクセスが終了したことを示す擬似アクノリッジ信号を生成し、上記中央演算処理装置に出力する信号発生手段と、
を有する暴走検出制御装置を備え、
上記暴走検出回路は、上記中央演算処理装置から上記外部処理部へのメモリアクセスが開始してから該メモリアクセスが終了するまでの間に、上記ウォッチドッグタイマがパルス信号を発生した場合に上記暴走検出信号を出力する、
ことを特徴とするマイクロコンピュータ。
【請求項２】
請求項１記載のマイクロコンピュータにおいて、
上記中央演算処理装置は複数の上記外部処理部に排他的にメモリアクセスし、
上記暴走検出制御装置は、上記中央演算処理装置から上記外部処理部へのメモリアクセスにおいて、上記中央演算処理装置とのメモリアクセスが正常に終了しなかった外部処理部を検知する、
ことを特徴とするマイクロコンピュータ。
【請求項３】
請求項１記載のマイクロコンピュータにおいて、
上記暴走検出制御装置が、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出した場合、上記中央演算処理装置は上記外部処理部へのメモリアクセス方式をハンドシェークモードから固定ウエイトモードに切り替える、
ことを特徴とするマイクロコンピュータ。
【請求項４】
請求項２記載のマイクロコンピュータにおいて、
上記暴走検出制御装置は、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出した上記暴走検出回路を初期化し、かつ、上記中央演算処理装置とのメモリアクセスが正常に終了しなかった外部処理部のメモリ空間を開放するリセット回路を備える、
ことを特徴とするマイクロコンピュータ。
【請求項５】
中央演算処理装置と、メモリ機能を有する外部処理部に上記中央演算処理装置がメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、
カウンタを内蔵し、該カウンタを用いて時間を計数し、所定の時間を計数したときに、パルス信号を発生するウォッチドッグタイマと、
上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出して暴走検出信号を出力する暴走検出回路と、
を有する暴走検出制御装置を備え、
上記暴走検出回路は、上記中央演算処理装置から上記外部処理部へのメモリアクセスが開始してから該メモリアクセスが終了するまでの間に、上記ウォッチドッグタイマがパルス信号を発生した場合に上記暴走検出信号を上記中央演算処理装置の割込み処理部に出力し、
上記割込み処理部は、上記暴走検出信号を入力すると上記外部処理部へのメモリアクセスを制限すること、
を特徴とするマイクロコンピュータ。
【請求項６】
中央演算処理装置と、メモリ機能を有する複数の外部処理部に上記中央演算処理装置が排他的にメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、
上記中央演算処理装置から上記外部処理部へのメモリアクセスにおいて、上記中央演算処理装置とのメモリアクセスが正常に終了せずに暴走状態になった外部処理部から暴走通知を受け取り、上記暴走状態になった外部処理部とは別の外部処理部と上記メモリアクセス制御装置とを介して、上記暴走状態となった外部処理部の情報を上記中央演算処理装置に通知する暴走通知装置を備える、
ことを特徴とするマイクロコンピュータ。
【請求項７】
中央演算処理装置と、メモリ機能を有する外部処理部に該中央演算処理装置がメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、
カウンタを内蔵し、該カウンタを用いて時間を計数し、所定の時間を計数したときに、パルス信号を発生するウォッチドッグタイマと、
上記パルス信号に基づいて、上記中央演算処理装置から外部処理部へのメモリアクセスが終了したことを示す擬似アクノリッジ信号を生成する信号発生手段と、
を有する暴走回避制御装置を備え、
上記信号発生手段は、上記メモリアクセス開始後、上記ウォッチドッグタイマが予め設定された所定の時間を計数したときに上記擬似アクノリッジ信号を上記中央演算処理装置に出力する、
ことを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータに関し、特に、中央演算処理装置からメモリ機能を有する外部処理部にハンドシェークモードでメモリアクセスするときに、中央演算処理装置と外部処理部との通信の暴走状態を検出して、中央演算処理装置の暴走を回避するマイクロコンピュータに関する。
【背景技術】
【０００２】
以下、従来のマイクロコンピュータについて、図１３を用いて説明する（例えば、特許文献１）。図１３は従来のマイクロコンピュータの主要部の模式図である。図１３において、マイクロコンピュータ１は、中央演算処理装置（以下ＣＰＵ）１０とメモリアクセス制御装置１１とを備えている。そして、マイクロコンピュータ１の外部には、メモリ機能を有する処理部Ａ１３、処理部Ｂ１４、処理部Ｃ１５、及び処理部Ｄ１６が設けられている。
ＣＰＵ１０とメモリアクセス制御装置１１とは、アドレス信号ＡＤ、データ信号ＤＴ、アクノリッジ信号ＤＫ、処理部Ａ用チップセレクト信号ＣＳ０、処理部Ｂ用チップセレクト信号ＣＳ１、処理部Ｃ用チップセレクト信号ＣＳ２、及び処理部Ｄ用チップセレクト信号ＣＳ３を介して接続されている。
【０００３】
また、メモリアクセス制御装置１１と処理部Ａ１３とは、処理部Ａ用アドレス信号Ａ０、処理部Ａ用データ信号Ｄ０、処理部Ａ用チップセレクト信号ＣＳ０、及び処理部Ａ用アクノリッジ信号ＤＫ０を介して接続されており、メモリアクセス制御装置１１と処理部Ｂ１４とは、処理部Ｂ用アドレス信号Ａ１、処理部Ｂ用データ信号Ｄ１、処理部Ｂ用チップセレクト信号ＣＳ１、及び処理部Ｂ用アクノリッジ信号ＤＫ１を介して接続されている。
また、メモリアクセス制御装置１１と処理部Ｃ１５とは、処理部Ｃ用アドレス信号Ａ２、処理部Ｃ用データ信号Ｄ２、及び処理部Ｃ用チップセレクト信号ＣＳ２を介して接続されており、メモリアクセス制御装置１１と処理部Ｄ１６とは、処理部Ｄ用アドレス信号Ａ３、処理部Ｄ用データ信号Ｄ３、及び処理部Ｄ用チップセレクト信号ＣＳ３を介して接続されている。
【０００４】
図１３において、ＣＰＵ１０から処理部Ａ１３及び処理部Ｂ１４へのメモリアクセス方式はハンドシェークモードである。ハンドシェークモードは、メモリアクセスを開始後、処理部からＣＰＵ１０にメモリアクセス制御装置１１を介してアクノリッジ信号が返されることでメモリアクセスが終了するモードである。一方、ＣＰＵ１０から処理部Ｃ１５及び処理部Ｄ１６へのメモリアクセス方式は、メモリアクセスが開始してから終了まで、設定されたウエイトサイクルでメモリアクセスが行われる固定ウエイトモードである。
【０００５】
また、図１３において、ＣＰＵ１０から処理部Ａ１３、処理部Ｂ１４、処理部Ｃ１５及び処理部Ｄ１６へのメモリアクセスは、ＣＰＵ１０により排他的に制御されている。すなわち、ＣＰＵ１０は、１つの処理部へのメモリアクセスが終了しない限り、次の処理部へメモリアクセスすることはできない。
【０００６】
以上のように構成された従来のマイクロコンピュータ１の動作について説明する。まず、ＣＰＵ１０から処理部Ａ１３へのメモリアクセスについて説明する。ＣＰＵ１０は、ハンドシェークモードで処理部Ａ１３にメモリアクセスして処理部Ａ１３に格納された情報を取り出すとき、処理部Ａ用チップセレクト信号ＣＳ０と、アクセスしたいアドレス値を示すアドレス信号ＡＤとをメモリアクセス制御装置１１に出力して処理部Ａ１３へのメモリアクセスを要求する。メモリアクセス制御装置１１は、これらの信号を受け取ると、処理部Ａ用チップセレクト信号ＣＳ０及び処理部Ａ用アドレス信号Ａ０を処理部Ａ１３に出力する。この時点で処理部Ａ１３へのメモリアクセスが開始される。そして、処理部Ａ１３への一連の処理が終わると、処理部Ａ１３はメモリアクセス制御装置１１を介してアクノリッジ信号ＤＫをＣＰＵ１０に返す。そして、メモリアクセス制御装置１１が処理部Ａ用チップセレクト信号ＣＳ０をネゲートし、これによりメモリアクセスが終了する。
同様にして、ＣＰＵ１０は処理部Ｂ１４にハンドシェークモードでメモリアクセスして、処理部Ｂ１４に格納されている情報を読み出す。
【０００７】
次に、ＣＰＵ１０から処理部１５Ｃへのメモリアクセスについて説明する。ＣＰＵ１０は、固定ウエイトモードで処理部Ｃ１５にメモリアクセスして処理部Ｃ１５に格納されている情報を取り出すとき、処理部Ｃ用チップセレクト信号ＣＳ２と、アクセスしたいアドレス値を示すアドレス信号ＡＤとをメモリアクセス制御装置１１に出力して、処理部Ｃ１５へのメモリアクセスを要求する。メモリアクセス制御装置１１は、これらの信号を受け取ると、処理部Ｃ用チップセレクト信号ＣＳ２及び処理部Ｃ用アドレス信号Ａ２を処理部Ｃ１５に出力する。この時点で処理部Ｃ１５へのメモリアクセスが開始される。そして、設定されたウエイトサイクルで処理部Ｃ１５への一連の処理が終わると、メモリアクセス制御装置１１が処理部Ｃ用チップセレクト信号ＣＳ２をネゲートし、これによりメモリアクセスが終了する。
同様にして、ＣＰＵ１０は固定ウエイトモードで処理部Ｄ１６にもメモリアクセスして、処理部Ｄ１６に格納された情報を取り出す。
【特許文献１】特開平４−２１７０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上のような従来のマイクロコンピュータでは、ＣＰＵがハンドシェークモードでメモリ機能を有する外部の処理部にメモリアクセスするとき、処理量の多いメモリアクセスを行うと、外部処理部がそのメモリアクセスの処理で占有され、処理部からＣＰＵにアクノリッジ信号が返されないことがある。このアクノリッジ信号がＣＰＵに返されないと、メモリアクセスが終了せず、処理部はＣＰＵからのメモリアクセス中断命令をも受け付け不能となる。その結果、メモリアクセスの処理が滞り、最終的にＣＰＵが暴走してしまうという問題点があった。
【０００９】
本発明は、以上のような問題点を解消するためになされたもので、ＣＰＵがメモリ機能を有する外部処理部に処理量の多いメモリアクセスを行うときに、ＣＰＵと外部処理部との通信の暴走状態を検出して、ＣＰＵの暴走を回避するマイクロコンピュータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１に係るマイクロコンピュータは、中央演算処理装置と、メモリ機能を有する外部処理部に上記中央演算処理装置がメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、カウンタを内蔵し、該カウンタを用いて時間を計数し、所定の時間を計数したときに、パルス信号を発生するウォッチドッグタイマと、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出して暴走検出信号を出力する暴走検出回路と、上記暴走検出信号に基づいて、上記中央演算処理装置から上記外部処理部へのメモリアクセスが終了したことを示す擬似アクノリッジ信号を生成し、上記中央演算処理装置に出力する信号発生手段とを有する暴走検出制御装置を備え、上記暴走検出回路は、上記中央演算処理装置から上記外部処理部へのメモリアクセスが開始してから該メモリアクセスが終了するまでの間に、上記ウォッチドッグタイマがパルス信号を発生した場合に上記暴走検出信号を出力することを特徴とする。
【００１１】
本発明の請求項２に係るマイクロコンピュータは、請求項１記載のマイクロコンピュータにおいて、上記中央演算処理装置は複数の上記外部処理部に排他的にメモリアクセスし、上記暴走検出制御装置は、上記中央演算処理装置から上記外部処理部へのメモリアクセスにおいて、上記中央演算処理装置とのメモリアクセスが正常に終了しなかった外部処理部を検知することを特徴とする。
【００１２】
本発明の請求項３に係るマイクロコンピュータは、請求項１記載のマイクロコンピュータにおいて、上記暴走検出制御装置が、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出した場合、上記中央演算処理装置は上記外部処理部へのメモリアクセス方式をハンドシェークモードから固定ウエイトモードに切り替えることを特徴とする。
これにより、中央演算処理装置と外部処理部との通信が暴走状態となっても、メモリアクセスを終了状態にして、中央演算処理装置が暴走状態となりシステムが停止するのを回避することができる。
【００１３】
本発明の請求項４に係るマイクロコンピュータは、請求項２記載のマイクロコンピュータにおいて、上記暴走検出制御装置は、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出した上記暴走検出回路を初期化し、かつ、上記中央演算処理装置とのメモリアクセスが正常に終了しなかった外部処理部のメモリ空間を開放するリセット回路を備えることを特徴とする。
これにより、中央演算処理装置との通信が暴走状態となった外部処理部のメモリ空間を開放して、次のメモリアクセスの受け待ち状態とすることができる。
【００１４】
本発明の請求項５に係るマイクロコンピュータは、中央演算処理装置と、メモリ機能を有する外部処理部に上記中央演算処理装置がメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、カウンタを内蔵し、該カウンタを用いて時間を計数し、所定の時間を計数したときに、パルス信号を発生するウォッチドッグタイマと、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出して暴走検出信号を出力する暴走検出回路とを有する暴走検出制御装置を備え、上記暴走検出回路は、上記中央演算処理装置から上記外部処理部へのメモリアクセスが開始してから該メモリアクセスが終了するまでの間に、上記ウォッチドッグタイマがパルス信号を発生した場合に上記暴走検出信号を上記中央演算処理装置の割込み処理部に出力し、上記割込み処理部は、上記暴走検出信号を入力すると上記外部処理部へのメモリアクセスを制限することを特徴とする。
これにより、中央演算処理装置と外部処理部との通信が暴走状態となっても、中央演算処理装置が暴走状態となりシステムが停止するのを回避することができる。
【００１５】
本発明の請求項６に係るマイクロコンピュータは、中央演算処理装置と、メモリ機能を有する複数の外部処理部に上記中央演算処理装置が排他的にメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、上記中央演算処理装置から上記外部処理部へのメモリアクセスにおいて、上記中央演算処理装置とのメモリアクセスが正常に終了せずに暴走状態になった外部処理部から暴走通知を受け取り、上記暴走状態になった外部処理部とは別の外部処理部と上記メモリアクセス制御装置とを介して、上記暴走状態となった外部処理部の情報を上記中央演算処理装置に通知する暴走通知装置を備えることを特徴とする。
【００１６】
本発明の請求項７に係るマイクロコンピュータは、中央演算処理装置と、メモリ機能を有する外部処理部に該中央演算処理装置がメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、カウンタを内蔵し、該カウンタを用いて時間を計数し、所定の時間を計数したときに、パルス信号を発生するウォッチドッグタイマと、上記パルス信号に基づいて、上記中央演算処理装置から外部処理部へのメモリアクセスが終了したことを示す擬似アクノリッジ信号を生成する信号発生手段とを有する暴走回避制御装置を備え、上記信号発生手段は、上記メモリアクセス開始後、上記ウォッチドッグタイマが予め設定された所定の時間を計数したときに上記擬似アクノリッジ信号を上記中央演算処理装置に出力することを特徴とする。
【発明の効果】
【００１７】
本発明の請求項１に係るマイクロコンピュータは、中央演算処理装置と、メモリ機能を有する外部処理部に上記中央演算処理装置がメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、カウンタを内蔵し、該カウンタを用いて時間を計数し、所定の時間を計数したときに、パルス信号を発生するウォッチドッグタイマと、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出して暴走検出信号を出力する暴走検出回路と、上記暴走検出信号に基づいて、上記中央演算処理装置から上記外部処理部へのメモリアクセスが終了したことを示す擬似アクノリッジ信号を生成し、上記中央演算処理装置に出力する信号発生手段とを有する暴走検出制御装置を備え、上記暴走検出回路は、上記中央演算処理装置から上記外部処理部へのメモリアクセスが開始してから該メモリアクセスが終了するまでの間に、上記ウォッチドッグタイマがパルス信号を発生した場合に上記暴走検出信号を出力することを特徴とする。
これにより、中央演算処理装置と外部処理部との通信が暴走状態となっても中央演算処理装置が暴走状態となりシステムが停止するのを回避することができる。
【００１８】
本発明の請求項２に係るマイクロコンピュータは、請求項１記載のマイクロコンピュータにおいて、上記中央演算処理装置は複数の上記外部処理部に排他的にメモリアクセスし、上記暴走検出制御装置は、上記中央演算処理装置から上記外部処理部へのメモリアクセスにおいて、上記中央演算処理装置とのメモリアクセスが正常に終了しなかった外部処理部を検知することを特徴とする。
これにより、中央演算処理装置と外部処理部との通信が暴走状態となっても、暴走状態にある外部処理部とのメモリアクセスを中止して、中央演算処理装置が暴走状態となりシステムが停止するのを回避することができる。
【００１９】
本発明の請求項３に係るマイクロコンピュータは、請求項１記載のマイクロコンピュータにおいて、上記暴走検出制御装置が、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出した場合、上記中央演算処理装置は上記外部処理部へのメモリアクセス方式をハンドシェークモードから固定ウエイトモードに切り替えることを特徴とする。
これにより、中央演算処理装置と外部処理部との通信が暴走状態となっても、メモリアクセスを終了状態にして、中央演算処理装置が暴走状態となりシステムが停止するのを回避することができる。
【００２０】
本発明の請求項４に係るマイクロコンピュータは、請求項２記載のマイクロコンピュータにおいて、上記暴走検出制御装置は、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出した上記暴走検出回路を初期化し、かつ、上記中央演算処理装置とのメモリアクセスが正常に終了しなかった外部処理部のメモリ空間を開放するリセット回路を備えることを特徴とする。
これにより、中央演算処理装置との通信が暴走状態となった外部処理部のメモリ空間を開放して、次のメモリアクセスの受け待ち状態とすることができる。
【００２１】
本発明の請求項５に係るマイクロコンピュータは、中央演算処理装置と、メモリ機能を有する外部処理部に上記中央演算処理装置がメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、カウンタを内蔵し、該カウンタを用いて時間を計数し、所定の時間を計数したときに、パルス信号を発生するウォッチドッグタイマと、上記中央演算処理装置から上記外部処理部へのメモリアクセスが正常に終了しなかったことを検出して暴走検出信号を出力する暴走検出回路とを有する暴走検出制御装置を備え、上記暴走検出回路は、上記中央演算処理装置から上記外部処理部へのメモリアクセスが開始してから該メモリアクセスが終了するまでの間に、上記ウォッチドッグタイマがパルス信号を発生した場合に上記暴走検出信号を上記中央演算処理装置の割込み処理部に出力し、上記割込み処理部は、上記暴走検出信号を入力すると上記外部処理部へのメモリアクセスを制限することを特徴とする。
これにより、中央演算処理装置と外部処理部との通信が暴走状態となっても、中央演算処理装置が暴走状態となりシステムが停止するのを回避することができる。
【００２２】
本発明の請求項６に係るマイクロコンピュータは、中央演算処理装置と、メモリ機能を有する複数の外部処理部に上記中央演算処理装置が排他的にメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、上記中央演算処理装置から上記外部処理部へのメモリアクセスにおいて、上記中央演算処理装置とのメモリアクセスが正常に終了せずに暴走状態になった外部処理部から暴走通知を受け取り、上記暴走状態になった外部処理部とは別の外部処理部と上記メモリアクセス制御装置とを介して、上記暴走状態となった外部処理部の情報を上記中央演算処理装置に通知する暴走通知装置を備えることを特徴とする。
これにより、中央演算処理装置と外部処理部との通信が暴走状態となっても、暴走状態にある外部処理部とのメモリアクセスを中止して、中央演算処理装置が暴走状態となりシステムが停止するのを回避することができる。
【００２３】
本発明の請求項７に係るマイクロコンピュータは、中央演算処理装置と、メモリ機能を有する外部処理部に該中央演算処理装置がメモリアクセスするときの制御を行うメモリアクセス制御装置とを備えたマイクロコンピュータにおいて、カウンタを内蔵し、該カウンタを用いて時間を計数し、所定の時間を計数したときに、パルス信号を発生するウォッチドッグタイマと、上記パルス信号に基づいて、上記中央演算処理装置から外部処理部へのメモリアクセスが終了したことを示す擬似アクノリッジ信号を生成する信号発生手段とを有する暴走回避制御装置を備え、上記信号発生手段は、上記メモリアクセス開始後、上記ウォッチドッグタイマが予め設定された所定の時間を計数したときに上記擬似アクノリッジ信号を上記中央演算処理装置に出力することを特徴とする。
これにより、中央演算処理装置と外部メモリとの通信が暴走状態となっても、暴走状態にある外部処理部とのアクセスを中止して、中央演算処理装置が暴走状態となりシステムが停止するのを回避することができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態にかかるマイクロコンピュータについて図を参照しながら説明する。
【００２５】
（実施の形態１）
図１は、実施の形態１に係るマイクロコンピュータの構成を示すブロック図である。図１において、図１３と同一符号は同一、又は相当部分を示す。実施の形態１に係るマイクロコンピュータは、暴走検出制御装置１２を備えることを特徴とする。暴走検出制御装置１２は、ＣＰＵ１０と処理部Ａ１３又は処理部Ｂ１４との通信の暴走状態を検出する。
【００２６】
図１において、暴走検出制御装置１２とメモリアクセス制御装置１１とは、処理部Ａ用アドレス信号Ａ０、処理部Ａ用データ信号Ｄ０、処理部Ａ用チップセレクト信号ＣＳ０、処理部Ａ及び処理部Ｂ用アクノリッジ信号ＤＫ２３、アクノリッジ信号ＤＫ、処理部Ｂ用アドレス信号Ａ１、処理部Ｂ用データ信号Ｄ１、及び処理部Ｂ用チップセレクト信号ＣＳ１を介して接続されている。
【００２７】
また、暴走検出制御装置１２と処理部Ａ１３とは、処理部Ａ用アドレス信号Ａ０、処理部Ａ用データ信号Ｄ０、及び処理部Ａ用チップセレクト信号ＣＳ０を介して接続されており、暴走検出制御装置１２と処理部Ｂ１４とは、処理部Ｂ用アドレス信号Ａ１、処理部Ｂ用データ信号Ｄ１、及び処理部Ｂ用チップセレクト信号ＣＳ１を介して接続されている。
【００２８】
また、処理部Ａ１３とメモリアクセス制御装置１１とは処理部Ａ用アクノリッジ信号ＤＫ０を介して、処理部Ｂ１４とメモリアクセス制御装置１１とは処理部Ｂ用アクノリッジ信号ＤＫ１を介して接続されている。
【００２９】
以下、暴走検出制御装置１２について図２を用いて詳細に説明する。図２は、暴走検出制御装置１２の構成を示すブロック図である。図２において、図１、図１３と同一符号は同一、又は相当部分を示す。暴走検出制御装置１２は、セレクタ１２１と、ＮＯＲ回路１２２と、ＡＮＤ回路１２３と、処理部Ａ用暴走検出回路１２４と、処理部Ｂ用暴走検出回路１２５と、ウォッチドッグタイマ（Ｗａｔｃｈｉｎｇ Ｄｏｇ Ｔｉｍｅｒ：ＷＤＴ）１２６と、汎用入出力ポート（ＧＩＯ）１２７とを備える。
【００３０】
ＷＤＴ１２６は、カウンタを内蔵し、このカウンタのカウント結果が設定値になったときに、オーバーフロー信号ａをアサートして出力する。ＧＩＯ１２７は、暴走検出制御装置１２をオンにするか否かを示す信号ｂを出力する。処理部Ａ暴走検出回路１２４は、処理部Ａ１３が暴走したか否かを検出して処理部Ａ用暴走信号ｃを出力する。処理部Ｂ暴走検出回路１２５は、処理部Ｂ１４が暴走したか否かを検出して処理部Ｂ用暴走検出信号ｄを出力する。ＮＯＲ回路１２２は処理部Ａ用暴走信号ｃと処理部Ｂ用暴走信号ｄとから処理部Ａ１３又は処理部Ｂ１４が暴走したことを示す暴走検出信号ｅを生成する。ＡＮＤ回路１２３は正規アクノリッジ信号ＤＫ２３と暴走検出信号ｅとから擬似アクノリッジ信号ｆを生成する。セレクタ１２１はメモリアクセス制御装置１１からの正規アクノリッジ信号ＤＫ２３と擬似アクノリッジ信号fとのうちのいずれかを選択して、アクノリッジ信号ＤＫとしてメモリアクセス制御装置１１に出力する。
【００３１】
以上のように構成される実施の形態１に係るマイクロコンピュータは、従来のマイクロコンピュータと同様に、ＣＰＵ１０から処理部Ａ１３及び処理部Ｂ１４へのメモリアクセス方式はハンドシェークモードであり、ＣＰＵ１０から処理部Ｃ１５及び処理部Ｄ１６へのメモリアクセス方式は固定ウエイトモードである。また、ＣＰＵ１０から処理部Ａ１３、処理部Ｂ１４、処理部Ｃ１５及び処理部Ｄ１６へのそれぞれのメモリアクセスは、ＣＰＵ１０により排他的に制御されている。
【００３２】
以下、実施の形態１に係るマイクロコンピュータの動作について説明する。なお、ＣＰＵ１０から処理部Ｃ１５、処理部Ｄ１６へのメモリアクセスは従来例と同様であるのでその説明を省略し、ＣＰＵ１０から処理部Ａ１３、処理部Ｂ１４へのメモリアクセスについてのみ、図３を用いて説明する。
図３は実施の形態１に係るマイクロコンピュータの動作を説明するためのタイミングチャート図で、ＣＰＵ１０が処理部Ａ１３にメモリアクセスするときのタイミングチャートを示す。図３において、ｔ０はＣＰＵ１０から処理部Ａ１３へのメモリアクセス開始時刻、すなわち、処理部Ａ用チップセレクト信号ＣＳ０がアサートされる時刻、ｔ１はオーバーフロー信号ａがアサートされる時刻、ｔ２は擬似アクノリッジ信号ｆがアサートされる時刻、ｔ３はＣＰＵ１０から処理部Ａ１３へのメモリアクセスの終了時刻を示す。
【００３３】
まず、ＣＰＵ１０が処理部Ａ１３にメモリアクセスするときの動作について説明する。ＣＰＵ１０は、処理部Ａ１３にメモリアクセスするとき、時刻ｔ０において、処理部Ａ用チップセレクト信号ＣＳ０とアクセスしたいアドレス値を示すアドレス信号ＡＤとをメモリアクセス制御装置１１に出力して処理部Ａ１３へのアクセスを要求する。なお、メモリアクセス時には、暴走検出制御装置１２がＧＩＯ１２７の出力信号ｂにより常にオンの状態であることとする。メモリアクセス制御装置１１は、処理部Ａ用チップセレクト信号ＣＳ０とアドレス信号ＡＤとを受け取ると、処理部Ａ用チップセレクト信号ＣＳ０と処理部Ａ用アドレス信号Ａ０とを、暴走検出制御装置１２を介して処理部Ａ１３に渡す。この時点で処理部Ａ１３へのメモリアクセスが開始する。
【００３４】
メモリアクセスが開始されると、処理部Ａ暴走検出回路１２４は、チップセレクト信号ＣＳ０とＷＤＴ１２６からのオーバーフロー信号ａとを監視し、処理部Ａ１３が暴走状態であるか否か検出する。ＷＤＴ１２６は、システムの電源投入時にカウントを開始し、通常のメモリアクセス時間に比べて十分長い時間経過後、すなわち、図３に示すｔ１のタイミングで、オーバーフロー信号ａをアサートする。処理部Ａ暴走検出回路１２４は、メモリアクセスが終了する前、すなわち、処理部Ａ用チップセレクト信号ＣＳ０がネゲートされる前に、オーバフロー信号ａがアサートされたことを検出すると、処理部Ａ１３が暴走したとして、ｔ１の次サイクルｔ２で暴走検出信号ｃをアサートする。なお、１サイクルはシステムクロックの１周期に相当する。
【００３５】
次に、ＮＯＲ回路１２２は、処理部Ａ１３の暴走状態を示す暴走検出信号ｃを入力し、ｔ２のタイミングでアサートした暴走検出信号ｅを出力する。そして、ＡＮＤ回路１２３も、暴走検出信号ｅに基づいて、ｔ２のタイミングで疑似アクノリッジ信号ｆをアサートしてセレクタ１２１に出力する。セレクタ１２１は、信号ｂをセレクタ信号とし、暴走検出制御装置１２がオン状態を示している間は、疑似アクノリッジ信号ｆを選択してメモリアクセス制御装置１１に出力する。メモリアクセス制御装置１１は、この疑似アクノリッジ信号ｆをＣＰＵ１０に出力し、次サイクルｔ３で処理部Ａ用チップセレクト信号ＣＳ０をネゲートする。これにより、ＣＰＵ１０から処理部Ａ１３へのメモリアクセスが終了する。ＣＰＵ１０は、処理部Ａ１３へのメモリアクセスが終了したことを認識すると、ハンドシェークモードである処理部Ａ１３へのメモリアクセス方式を自動的に固定ウエイトモードに切り替える。
【００３６】
また、ＣＰＵ１０が処理部Ｂ１４にメモリアクセスするときは、処理部Ｂ用チップセレクト信号ＣＳ１とオーバーフロー信号ａとから、上述のように、処理部Ｂ暴走検出回路１２５が処理部Ｂ１４の暴走を検出する。そして、処理部Ｂ用暴走検出回路１２５が暴走検出信号ｄをアサートして出力すると、ＮＯＲ回路１２２が暴走検出信号ｄと同じタイミングでアサートした暴走検出信号ｅを出力し、ＡＮＤ回路１２３が暴走検出信号ｅと同じタイミングでアサートした疑似アクノリッジ信号ｆを出力する。以降の動作は、ＣＰＵ１０から処理部Ａ１３へのメモリアクセス時と同様であるので説明を省略する。
【００３７】
このように、暴走検出制御装置１２は、ＣＰＵ１０と処理部Ａ１３との通信の暴走状態を処理部Ａ暴走検出回路１２４で検出し、ＣＰＵ１０と処理部Ｂ１４との通信の暴走状態を処理部Ｂ暴走検出回路１２５で検出することで、処理部Ａ１３と処理部Ｂ１４とのいずれで暴走が起きたかを特定できる。
【００３８】
以上のように、本実施の形態１に係るマイクロコンピュータは、マイクロコンピュータ１の外部にある、メモリ機能を有する外部処理部（処理部Ａ１３，処理部Ｂ１４）と、メモリアクセス制御装置１１との通信を監視する暴走検出制御装置１２を備えるようにした。そして、暴走検出制御装置１２は、ＣＰＵ１０が外部処理部とハンドシェーク方式でメモリアクセスを行っているとき、ＣＰＵ１０と外部処理部との通信が暴走状態であることを検出した場合、正規アクノリッジ信号ＤＫ２３に代えて擬似アクノリッジ信号ＤＫを、メモリアクセス制御装置１１を介してＣＰＵ１０に返すようにした。そして、ＣＰＵ１０は、この疑似アクノリッジ信号ＤＫによりメモリアクセスが終了したことを認識して、外部処理部とのメモリアクセス方式をハンドシェークモードから固定ウエイトモードに切り替えるようにした。これにより、処理量の多いメモリアクセスを行って、ＣＰＵ１０と外部処理部との通信が暴走状態になったとしても、このメモリアクセスを強制的に終了させて、ＣＰＵ１０が暴走状態となりシステムが停止するのを回避することができる。
【００３９】
（実施の形態２）
次に本発明の実施の形態２に係るマイクロコンピュータについて図４，５を用いて説明する。
図４は実施の形態２に係るマイクロコンピュータ１の暴走検出制御装置１２ａの構成を示す図である。図４において図１、図２、図１３と同一符号は、同一、又は相当部分を示す。暴走検出制御装置１２ａはリセット回路１２８を備えることを特徴とする。リセット回路１２８は、ＷＤＴ１２６からのオーバーフロー信号ａに基づいて、リセット信号ｇを処理部Ａ暴走検出回路１２４及び処理部Ｂ暴走検出回路１２５に出力してこれらの回路を初期化するとともに、リセット信号ｇを処理部Ａ１３及び処理部Ｂ１４に出力して、これらの処理部のメモリ空間を開放する。
【００４０】
以上のように構成されるマイクロコンピュータの動作について、図５を用いて説明する。図５は、実施の形態２に係るマイクロコンピュータの動作を説明するためのタイミングチャート図であり、ＣＰＵ１０が処理部Ａ１３にメモリアクセスするときのタイミングチャートを示す。図５において、ｔ４はＷＤＴ１２６のオーバーフロー信号ａがネゲートされる時刻、ｔ５はリセット回路１２８から処理部Ａ１３、処理部Ｂ１４、処理部Ａ暴走検出回路１２４及び処理部Ｂ暴走検出回路１２５へ出力されるリセット信号ｇがアサートされる時刻、ｔ６は処理部Ａ暴走検出回路１２４及び処理部Ｂ暴走検出回路１２５が初期化される時刻であり、かつ、処理部Ａ１３及び処理部Ｂ１４のメモリ空間が開放される時刻である。
【００４１】
以下、ＣＰＵ１０が処理部Ａ１３にメモリアクセスするときの動作について説明する。なお、暴走検出制御装置１２ａはＧＩＯ１２７の出力信号ｂによりオンの状態であることとして説明する。時刻ｔ０〜ｔ３までの動作は、実施の形態１と同様であるので説明を省略する。
【００４２】
時刻ｔ４において、ＷＤＴ１２６は、オーバーフロー信号ａをアサート後、内蔵のカウンタのカウンタ結果が設定値に達したとき、オーバーフロー信号aをネゲートする。リセット回路１２８ａは、オーバフロー信号ａがネゲートされると、次サイクルｔ５で、リセット信号ｇをアサートして、処理部Ａ１３、処理部Ｂ１４、処理部Ａ暴走検出回路１２４、及び処理部Ｂ暴走検出回路１２５に出力する。
【００４３】
そして、次サイクルｔ６で、処理部Ａ暴走検出回路１２４及び処理部Ｂ暴走検出回路１２５が初期化され、処理部Ａ１３及び処理部Ｂ１４のメモリ空間が開放される。
【００４４】
このように本実施の形態２に係るマイクロコンピュータは、ＣＰＵ１０と外部処理部（処理部１３，処理部１４）との通信が暴走状態になると、メモリアクセス制御装置１１がＣＰＵ１０に対して擬似アクノリッジ信号ｆを出力することで、ＣＰＵ１０と外部処理部とのメモリアクセスを終了させる。そして、メモリアクセス終了後、ＷＤＴ１２６の内蔵カウンタのカウンタ結果が設定値に達すると、リセット回路１２８が外部処理部（処理部Ａ１３、処理部Ｂ１４）と、暴走検出回路（処理部Ａ暴走検出回路１２４、処理部Ｂ暴走検出回路１２５）とにリセット信号ｇを出力して、外部処理部のメモリ空間を開放し、暴走検出回路を初期化する。これにより、ＣＰＵ１０と外部処理部との通信が暴走状態となったとしても、メモリアクセスを強制的に終了させて、ＣＰＵ１０が暴走状態となりシステムが停止するのを回避できる。また、リセット信号ｇにより、暴走検出回路を初期化し、かつ、ＣＰＵ１０との通信が暴走状態となった外部処理部のメモリ空間を開放して、次のメモリアクセスの受け待ち状態とすることができる。
【００４５】
（実施の形態３）
次に本発明の実施の形態３に係るマイクロコンピュータについて、図６，７を用いて説明する。
図６は実施の形態３に係るマイクロコンピュータ１の暴走検出制御装置１２ｂの構成を示す図である。図６において、図１、図２、図１３と同一符号は同一、又は相当部分を示す。暴走検出制御装置１２ｂはリセット回路１２８ａを備えることを特徴とする。リセット回路１２８ａは、リセット信号ｈを処理部Ａ１３と処理部Ａ暴走検出回路１２４とに出力して、処理部Ａ１３のメモリ空間を開放し、かつ、処理部Ａ用暴走検出回路１２４を初期化する。また、リセット信号ｉを処理部Ｂ１４と処理部Ｂ用暴走検出回路１２５とに出力して、処理部Ｂ１４のメモリ空間を開放し、かつ、処理部Ｂ用暴走検出回路１２５を初期化する。
【００４６】
図７は、実施の形態３に係るマイクロコンピュータの動作を説明するためのタイミングチャート図で、ＣＰＵ１０が処理部Ａ１３にメモリアクセスするときのタイミングチャートを示す。図７において、ｔ４はＷＤＴ１２６がオーバーフロー信号aをネゲートする時刻、ｔ５はリセット回路１２８ａから処理部Ａ１３及び処理部Ａ暴走検出回路１２４へのリセット信号hがアサートされる時刻、ｔ６は処理部Ａ１３のメモリ空間が開放され、処理部Ａ暴走検出回路１２４が初期化される時刻である。
【００４７】
以上のように構成されたマイクロコンピュータ１の暴走検出制御装置１２ｂの動作について説明する。なお、暴走検出制御装置１２ｂはＧＩＯ１２７の出力信号ｂによりオンの状態であることとして説明する。
【００４８】
まず、ＣＰＵ１０が  処理部Ａ１３にメモリアクセスするときの動作について説明する。時刻ｔ０〜ｔ３までの動作は、実施の形態１と同様であるので説明を省略する。
【００４９】
時刻ｔ４において、ＷＤＴ１２６は、オーバーフロー信号ａをアサート後、内蔵カウンタのカウンタ結果が設定値に達したとき、オーバーフロー信号aをネゲートする。リセット回路１２８ａは、オーバーフロー信号ａがネゲートされると、次サイクルｔ５でリセット信号ｈをアサートして、処理部Ａ１３と処理部Ａ暴走検出回路１２４とに出力する。これにより、次サイクルｔ６で処理部Ａ１３のメモリ空間が開放され、処理部Ａ暴走検出回路１２４が初期化される。
【００５０】
また、ＣＰＵ１０から処理部Ｂ１４にメモリアクセスするとき、処理部Ｂ暴走検出回路１２５がＣＰＵ１０と処理部Ｂ１４との通信の暴走状態を検出した場合、時刻ｔ４でＷＤＴ１２６がオーバーフロー信号ａをネゲートし、時刻ｔ５でリセット回路１２８ａがリセット信号ｉをアサートして処理部Ｂ１４と処理部Ｂ暴走検出回路１２５とに出力する。これにより、時刻ｔ６で処理部Ｂ１４のメモリ空間が開放され、処理部Ｂ暴走検出回路１２５が初期化される。
【００５１】
このように実施の形態３に係るマイクロコンピュータは、ＣＰＵ１０と外部処理部（処理部Ａ１３，処理部Ｂ１４）との通信が暴走状態になると、メモリアクセス制御装置１１が擬似アクノリッジ信号ｆをＣＰＵに出力することでメモリアクセスを終了させる。そして、メモリアクセス終了後、ＷＤＴ１２６の内蔵カウンタのカウント結果が設定値に達すると、リセット回路１２８ａがＣＰＵ１０との通信が暴走状態となった外部処理部とその暴走状態を検出した暴走検出回路にリセット信号を出力し、該外部処理部のメモリ空間を開放し、かつ、該暴走検出回路を初期化するようにした。これにより、ＣＰＵ１０と外部処理部との通信が暴走状態となったとしても、このメモリアクセスを強制的に終了させて、ＣＰＵ１０が暴走状態となりシステムが停止するのを回避できる。また、リセット信号ｈ又はリセット信号ｉにより、暴走を検出した暴走検出回路を初期化でき、さらに、暴走した処理部のメモリ空間を開放して次のメモリアクセスの待ち受け状態とすることができる。
【００５２】
（実施の形態４）
次に本発明の実施の形態４に係るマイクロコンピュータについて図８を用いて説明する。
図８は、実施の形態４に係るマイクロコンピュータの暴走検出制御装置１２ｃの構成を示す図である。図８において、図１、図２、図１３と同一符号は同一、又は相当部分を示す。実施の形態４に係るマイクロコンピュータ１は、ＣＰＵ１０と暴走検出制御装置１２ｃとが、処理部Ａ用暴走検出信号ＩＮＴ１と処理部Ｂ用暴走検出信号ＩＮＴ２とを介して接続されることを特徴とする。
【００５３】
以上のように構成されたマイクロコンピュータ１の動作ついて説明する。
まず、ＣＰＵ１０が処理部Ａ１３にメモリアクセスするときの動作について説明する。ＣＰＵ１０は、メモリアクセス制御装置１１に処理部Ａ用チップセレクト信号ＣＳ０とアクセスしたいアドレス値を示すアドレス信号ＡＤとを出力して処理部Ａ１３へのアクセスを要求する。メモリアクセス制御装置１１は、処理部Ａ用チップセレクト信号ＣＳ０とアドレス信号ＡＤとを受け取ると、処理部Ａ用チップセレクト信号ＣＳ０と処理部Ａ用アドレス信号を処理部Ａ１３に出力する。この時点で、処理部Ａ１３へのメモリアクセスが開始する。
【００５４】
処理部Ａ暴走検出回路１２４は、ＣＰＵ１０から処理部Ａ１３へのメモリアクセスが終了する前に、アサートされたオーバーフロー信号ａをＷＤＴ１２６から入力すると、次サイクルで、処理部Ａ用暴走検出信号ＩＮＴ１をＣＰＵ１０の割込み処理部の割込み端子１に直接出力する。割込み処理部は処理部Ａ用暴走検出信号ＩＮＴ１を入力すると、処理部Ａ１３へのメモリアクセスを制限する。
同様にして、ＣＰＵ１０から処理部Ｂ１４へメモリアクセスにおいて、処理部Ｂ暴走検出回路１２５がＣＰＵ１０と処理部Ｂ１４との通信の暴走状態を検出すると、処理部Ｂ用暴走検出回路１２５は、処理部Ｂ用暴走検出信号ＩＮＴ２をＣＰＵ１０の割込み処理部の割込み端子２に直接出力する。
【００５５】
ＣＰＵ１０は、処理部Ａ用暴走検出信号ＩＮＴ１を入力した場合は、処理部Ａ１３とのメモリアクセス方式をハンドシェークモードから固定ウエイトモードに切り替え、処理部Ｂ用暴走検出信号ＩＮＴ２を入力した場合は、処理部Ｂ１４とのメモリアクセス方式をハンドシェークモードから固定ウエイトモードに切り替える。これにより、ＣＰＵ１０と処理部Ａ１３又は処理部Ｂ１４との通信が暴走状態となっても、ＣＰＵ１０が暴走状態となるのを回避できる。
【００５６】
このように本実施の形態４に係るマイクロコンピュータは、ＣＰＵ１０と外部処理部（処理部Ａ１３，処理部Ｂ１４）とがハンドシェーク方式でアクセスを行っているときに、暴走検出回路（処理部Ａ暴走検出回路１２４，処理部Ｂ暴走検出回路１２５）がＣＰＵ１０と外部処理部との通信に暴走状態を検出した場合、暴走検出回路から暴走検出信号（処理部Ａ用暴走検出信号ＩＮＴ１，処理部Ｂ用暴走検出信号ＩＮＴ２）がＣＰＵ１０の割込み処理部の割込み端子（割込み端子１，２）に直接入力されるようにした。そして、ＣＰＵ１０が暴走検出信号に基づいて、外部処理部とのメモリアクセス方式をハンドシェークモードから固定ウエイトモードに切り替えるようにした。これにより、ＣＰＵ１０と外部処理部との通信が暴走状態となっても、メモリアクセスを終了させて、ＣＰＵ１０が暴走状態となりシステムが停止するのを迅速に回避して、暴走状態からの復帰の早期化を図ることができる。
【００５７】
（実施の形態５）
次に本発明の実施の形態５に係るマイクロコンピュータについて図９，１０を用いて説明する。
図９は、実施の形態５に係るマイクロコンピュータの構成を示すブロック図である。図９において、図１３と同一符号は、同一、又は相当部分を示す。実施の形態５に係るマイクロコンピュータ１は暴走通知装置１７を備えること特徴とする。図９において、処理部Ａ１３が暴走した場合、暴走通知装置１７は処理部Ａ１３から暴走通知信号ＩＮＦ１を入力する。例えば、処理部Ａ１３は、内部にカウントを備え、通常のメモリアクセス時間に比べて十分に長い時間が経過しても、メモリアクセスが終了しない場合、暴走通知装置１７に暴走通知信号ＩＮＦ１を出力する。暴走通知装置１７は、処理部Ａ１３から暴走通知信号ＩＮＦ１を入力すると、処理部Ｂ１４とメモリアクセス制御装置１１とを介して、ＣＰＵ１０に処理部Ａ１３が暴走したことを通知する。また、暴走通知装置１７は、処理部Ｂ１４が暴走した場合、処理部Ｂ１４から暴走通知信号ＩＮＦ２を入力し、処理部Ａ１３とメモリアクセス制御装置１１とを介して、ＣＰＵ１０に処理部Ｂ１４が暴走したことを通知する。
【００５８】
以上のように構成されたマイクロコンピュータ１の動作について説明する。まず、ＣＰＵ１０から処理部Ａ１３にメモリアクセスするときの動作について説明する。ＣＰＵ１０は、処理部Ａ１３にメモリアクセスするとき、メモリアクセス制御装置１１に処理部Ａ用チップセレクト信号ＣＳ０とアクセスしたいアドレス値を示すアドレス信号ＡＤとを出力して処理部Ａ１３へのアクセスを要求する。メモリアクセス制御装置１１は、これらの信号を受け取ると、処理部Ａ用チップセレクト信号ＣＳ０と処理部Ａ用アドレス信号Ａ０とを処理部Ａ１３に出力する。この時点で処理部Ａ１３へのメモリアクセスが開始する。
【００５９】
ＣＰＵ１０から処理部Ａ１３へのメモリアクセス開始後、通常のメモリアクセス時間が経過しても、メモリアクセスが終了しない場合、暴走通知装置１７は処理部Ａ１３からの暴走通知信号ＩＮＦ１を入力する。暴走通知信号ＩＮＦ１を入力すると暴走通知装置１７は、正常動作を行っている他方の処理部Ｂ１４とメモリアクセス制御装置１１とを介して、ＣＰＵ１０へ処理部Ａ１３が暴走状態であることを通知する。すなわち、暴走通知装置１７が処理部Ｂ１４に暴走通知信号ＩＮＦ２を出力し、この暴走通知信号ＩＮＦ２が処理部Ｂ１４とメモリアクセス制御装置１１とを介して、ＣＰＵ１０に入力される。以上のようにして、暴走通知装置１７はメモリアクセスの制限を要求する。処理部Ａ１３が暴走状態であることを通知されたＣＰＵ１０は、暴走状態である処理部Ａ１３へのメモリアクセスを停止させることで、システムの暴走状態からの復帰を図る。
また、ＣＰＵ１０と処理部Ｂ１４との通信が暴走状態になった場合、暴走通知装置１７は処理部Ｂ１４から暴走通知信号ＩＮＦ２を入力し、処理部Ａ１３とメモリアクセス制御装置１１とを介して、ＣＰＵ１０に処理部Ｂ１４が暴走状態であることを通知する。すなわち、暴走通知装置１７が処理部Ａ１３に暴走通知信号ＩＮＦ１を出力し、この暴走通知信号ＩＮＦ１が処理部Ａ１３とメモリアクセス制御装置１１と介して、ＣＰＵ１０に入力される。
【００６０】
このように本実施の形態５に係るマイクロコンピュータは、暴走通知装置１７を備え、ある外部処理部（例えば処理部Ａ１３）が暴走した場合には、暴走通知装置１７が別の外部処理部（例えば処理部Ｂ１４）とメモリアクセス制御装置１１とを介してＣＰＵ１０に処理部が暴走状態であることを通知するようにした。これにより、ＣＰＵ１０と、外部処理部（処理部Ａ１３、処理部Ｂ１４）との通信が暴走状態となっても、ＣＰＵ１０が暴走状態となりシステムが停止するのを回避することができる。
【００６１】
（実施の形態６）
次に本発明の実施の形態６に係るマイクロコンピュータについて図１０，１１を用いて説明する。
図１０は、実施の形態６に係るマイクロコンピュータの構成を示すブロック図であり、図１３と同一符号は同一、又は相当部分を示す。実施の形態６に係るマイクロコンピュータは暴走回避制御装置１８を備えることを特徴とする。暴走回避制御装置１８は、メモリアクセス制御装置１１を介して、ＣＰＵ１０と処理部Ａ１３及び処理部Ｂ１４との通信の暴走状態を監視し、暴走回避を行う。
【００６２】
図１１は、暴走回避制御装置１８の詳細な構成を示す図である。図１１において、暴走回避制御装置１８は、ＷＤＴ１８０と、ＮＯＲ回路１８１と、ＡＮＤ回路１８２とを備える。ＷＤＴ１８０は、内蔵カウンタのカウント結果が設定値に達したとき、パルス信号を発生する。ＣＰＵ１０が処理部Ａ１３にメモリアクセスするときは、処理部Ａ用パルス信号ｊ発生し、ＣＰＵ１０が処理部Ｂ１４にメモリアクセスするときは、処理部Ｂ用パルス信号ｋを発生する。ＮＯＲ回路１８１は、処理部Ａ用パルス信号ｊ又は処理部Ｂ用パルス信号ｋを入力し、疑似アクノリッジ信号ｌを出力する。ＡＮＤ回路１８２は擬似アクノリッジ信号ｌと正規アクノリッジ信号ＤＫ２３とを入力し、ＣＰＵ１０へ出力するためのアクノリッジ信号ＤＫを生成する。
【００６３】
以上のように構成される実施の形態６に係るマイクロコンピュータの動作について図１２を用いて説明する。図１２は、実施の形態６に係るマイクロコンピュータの動作を説明するためのタイミングチャート図で、ＣＰＵ１０から処理部Ａ１３へのメモリアクセス時のタイミングチャートを示している。図１２において、ｔ０は処理部Ａ用チップセレクト信号ＣＳ０がアサートされる時刻、ｔ７はＷＤＴ１８０がパルス信号を発生する時刻であり、かつ、擬似アクノリッジ信号ｌがアサートされる時刻、ｔ８はＣＰＵ１０から処理部Ａ１３へのメモリアクセスが終了する時刻である。
【００６４】
ＣＰＵ１０は、処理部Ａ１３にメモリアクセスするとき、時刻ｔ０において、メモリアクセス制御装置１１に処理部Ａ用チップセレクト信号ＣＳ０と、アクセスしたいアドレス値を示すアドレス信号ＡＤを出力して、処理部Ａ１３へのメモリアクセスを要求する。メモリアクセス制御装置１１は、これらの信号を受け取ると、処理部Ａ１３に処理部Ａ用チップセレクト信号ＣＳ０と、処理部Ａ用アドレス信号Ａ０とを出力する。
【００６５】
この時点で処理部Ａ１３へのメモリアクセスが開始される。そして、ＷＤＴ１８０は、内蔵の非同期カウンタにより処理部Ａ用チップセレクト信号ＣＳ０がアサートされてからの時間をカウントアップし、カウント結果が設定値を超えたとき、ｔ７のタイミングで処理部Ａ用パルス信号ｊを発生する。そして、ＮＯＲ回路１８１がｔ７のタイミングで擬似アクノリッジ信号ｌを生成し、ＡＮＤ回路１８２が擬似アクノリッジ信号ｌをアクノリッジ信号ＤＫとしてＣＰＵ１０へ出力することで、ｔ８のタイミングで強制的にメモリアクセスが終了する。
【００６６】
同様に、ＣＰＵ１０が処理部Ｂ１４にメモリアクセスするとき、ＷＤＴ１８０は、内蔵の非同期カウンタにより処理部Ｂ用チップセレクト信号ＣＳ１がアサートされてからの時間をカウントアップし、カウント結果が設定値を超えたとき、ｔ７のタイミングで処理部Ｂ用パルス信号ｋを発生する。そして、ＮＯＲ回路１８１が擬似アクノリッジ信号ｌを生成し、ＡＮＤ回路１８２が擬似アクノリッジ信号ｌをアクノリッジ信号ＤＫとしてＣＰＵ１０へ出力することで、ｔ８のタイミングで強制的にメモリアクセスが終了する。
【００６７】
このように本実施の形態６に係るマイクロコンピュータは、メモリアクセス制御装置１１と外部処理部（処理部Ａ１３、処理部Ｂ１４）とを接続する暴走回避制御装置１８を備えるようにした。そして、暴走回避制御装置１８がメモリアクセス開始されてから所定時間が経過したとき、擬似アクノリッジ信号ｌを生成し、この疑似アクノリッジ信号がメモリアクセス制御装置１１を介してアクノリッジ信号ＤＫとしてＣＰＵ１０に入力する。そして、ＣＰＵ１０は、この疑似アクノリッジ信号ＤＫによりメモリアクセスが終了したとを認識してメモリアクセスを終了させる。これにより、ＣＰＵ１０と外部処理部とのメモリアクセスを、メモリアクセス開始時から所定時間経過後に強制的に終了させて、システムの暴走を回避することができる。
【産業上の利用可能性】
【００６８】
マイクロコンピュータから外部メモリに処理量の多いメモリアクセスを行うシステムに好適である。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１に係るマイクロコンピュータの構成図である。
【図２】上記実施の形態１に係るマイクロコンピュータの暴走検出制御装置の詳細な構成図である。
【図３】上記実施の形態１に係るマイクロコンピュータの暴走検出制御装置の動作を説明するためのタイミングチャート図である。
【図４】本発明の実施の形態２に係るマイクロコンピュータの構成図である。
【図５】上記実施の形態２に係るマイクロコンピュータの暴走検出制御装置の動作を説明するためのタイミングチャート図である。
【図６】本発明の実施の形態３に係るマイクロコンピュータの構成図である。
【図７】上記実施の形態３に係るマイクロコンピュータの暴走検出制御装置の動作を説明するためのタイミングチャート図である。
【図８】本発明の実施の形態４に係るマイクロコンピュータの構成図である。
【図９】本発明の実施の形態５に係るマイクロコンピュータの構成図である。
【図１０】本発明の実施の形態６に係るマイクロコンピュータの構成図である。
【図１１】上記実施の形態６に係るマイクロコンピュータの暴走回避制御装置の詳細な構成図である。
【図１２】上記実施の形態６に係るマイクロコンピュータの暴走回避制御装置の動作を説明するためのタイミングチャート図である。
【図１３】従来のマイクロコンピュータの構成図である。
【符号の説明】
【００７０】
１  マイクロコンピュータ
１０  中央演算処理装置（ＣＰＵ）
１１  メモリアクセス制御装置
１２，１２ａ，１２ｂ，１２ｃ  暴走検出制御装置
１３  処理部Ａ
１４  処理部Ｂ
１５  処理部Ｃ
１６  処理部Ｄ
１７  暴走通知装置
１８  暴走回避制御装置
ＡＤ，Ａ０〜Ａ３  アドレス信号
ＤＴ  データ信号
ＣＳ０〜ＣＳ３  チップセレクト信号
ＤＫ，ＤＫ２，ＤＫ３，ＤＫ２３  アクノリッジ信号
Ｄ０〜Ｄ３  データ信号
Ａ１，Ａ２  アドレス信号  
ＩＮＴ１，ＩＮＴ２  暴走検出割込み信号
ＩＮＦ１，ＩＮＦ２  暴走通知信号
ａ  オーバーフロー信号
ｂ  暴走検出制御装置オン信号
ｃ  処理部Ａ用暴走検出信号
ｄ  処理部Ｂ用暴走検出信号
ｅ  処理部Ａ及び処理部Ｂ用暴走検出信号
ｆ  擬似アクノリッジ信号
ｇ  リセット信号
ｈ  処理部Ａ用リセット信号
ｉ  処理部Ｂ用リセット信号
ｊ  処理部Ａ用パルス信号
ｋ  処理部Ｂ用パルス信号
ｌ  擬似アクノリッジ信号（パルス信号）
１２１  セレクタ
１２２  ＮＯＲ回路
１２３  ＡＮＤ回路
１２４  処理部Ａの暴走検出回路
１２５  処理部Ｂの暴走検出回路
１２６，１８０  ウォッチドッグタイマ（ＷＤＴ）
１２７  汎用ポート（ＧＩＯ）
１２８，１２８ａ  リセット生成装置
１８１  ＮＯＲ回路
１８２  ＡＮＤ回路
【図１】
2004348719.tif 000003
【図２】
2004348719.tif 000004
【図３】
2004348719.tif 000005
【図４】
2004348719.tif 000006
【図５】
2004348719.tif 000007
【図６】
2004348719.tif 000008
【図７】
2004348719.tif 000009
【図８】
2004348719.tif 000010
【図９】
2004348719.tif 000011
【図１０】
2004348719.tif 000012
【図１１】
2004348719.tif 000013
【図１２】
2004348719.tif 000014
【図１３】
2004348719.tif 000015