(57)【要約】【課題】検査装置の制約がなく、複数の集積回路を同時に検査することができる。【解決手段】集積回路検査装置は、少なくとも２個以上の各検査対象集積回路２の入力ポートＳＩに対して、同じテストパターンに基づく電気信号および同期信号を与えるテスター１と、各被検査対象集積回路２のスキャンアウトピンＳＯから出力される信号とテスター１から得られる期待値ＥＸを比較して比較された信号をテスター１に導くと共に、各検査対象集積回路２の通常出力ピンＰＩの信号をテスター１から得られる期待値ＥＸと比較して比較された信号をテスター１に導く比較器回路３を備えた。【選択図】  図１
2004279136.tif 000002
【特許請求の範囲】
【請求項１】
検査対象集積回路の不良の有無を検査する集積回路検査装置において、
少なくとも２個以上の各検査対象集積回路の入力ポートに対して、同じテストパターンに基づく電気信号および同期信号を与える検査手段と、
上記各検査対象集積回路のスキャンアウトピンから出力される信号と上記検査手段から得られる期待値を比較する第１の比較手段と、
上記第１の比較手段で比較された信号を上記検査手段に導く第１のフィードバック手段と、
上記各検査対象集積回路の通常出力ピンの信号を上記検査手段から得られる期待値と比較する第２の比較手段と、
上記第２の比較手段で比較された信号を上記検査手段に導く第２のフィードバック手段を備えたことを特徴とする集積回路検査装置。
【請求項２】
検査対象集積回路の不良の有無を検査する集積回路検査方法において、
少なくとも２個以上の各検査対象集積回路の入力ポートに対して、検査手段から同じテストパターンに基づく電気信号および同期信号を与えるステップと、
上記各検査対象集積回路のスキャンアウトピンから出力される信号と上記検査手段から得られる期待値を第１の比較手段で比較するステップと、
上記第１の比較手段で比較された信号を第１のフィードバック手段で上記検査手段に導くステップと、
上記各検査対象集積回路の通常出力ピンの信号を第２の比較手段で上記検査手段から得られる期待値と比較するステップと、
上記第２の比較手段で比較された信号を第２のフィードバック手段で上記検査手段に導くステップとを備え、
上記期待値を０あるいは１に固定した状態で上記比較を行うことを特徴とする集積回路検査方法。
【請求項３】
検査対象集積回路の不良の有無を検査するための集積回路検査プログラムにおいて、
少なくとも２個以上の各検査対象集積回路の入力ポートに対して、検査手段から同じテストパターンに基づく電気信号および同期信号を与えるステップと、
上記各検査対象集積回路のスキャンアウトピンから出力される信号と上記検査手段から得られる期待値を第１の比較手段で比較するステップと、
上記第１の比較手段で比較された信号を第１のフィードバック手段で上記検査手段に導くステップと、
上記各検査対象集積回路の通常出力ピンの信号を第２の比較手段で上記検査手段から得られる期待値と比較するステップと、
上記第２の比較手段で比較された信号を第２のフィードバック手段で上記検査手段に導くステップとを備え、
上記期待値を生成することを特徴とする集積回路検査プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、検査対象集積回路の不良の有無を検査する集積回路検査装置、集積回路検査方法および集積回路検査プログラムに関するものである。
【０００２】
【従来の技術】
半導体集積回路の生産において、良品・不良品の判別検査は不可欠であり、その判別検査を行い易くするための設計、つまりテスト容易化設計が益々重要視されてきている。
【０００３】
テスト容易化設計において、現在、それを代表する技術としてスキャンテストが知られているが、昨今の半導体集積回路の大規模化に伴い、充分な故障検出率を得るために必要なテストパターンが増大し、テストコストの割合が高くなってきている。
【０００４】
プロセス微細化とウェハ大口径化によりゲート数当りの製造コストが飛躍的に減少しているなか、進んでいないテストコストの削減が求められる。
【０００５】
特許文献１にはスキャンテストについての技術が開示されており、かつ半導体集積回路に並列に信号を供給する点が開示されている。
【０００６】
【特許文献１】
特開２００２―２８６８０３号公報
【０００７】
【発明が解決しようとする課題】
しかし、上述した従来のスキャンテストの時間を短縮する方法としては、スキャンチェーン数を増やす方法が用いられるが、検査装置の制約によりスキャンに使用できるポート数が限られており上限が発生するという不都合があった。
【０００８】
また、スキャンに使用できるポート数を多く持った検査装置は非常に高価であり、テストコストの削減を妨げるという不都合があった。
【０００９】
また、特許文献１は切り替え器によって半導体集積回路へ並列に信号を供給することを為すものであり、本願発明のように半導体集積回路を並列接続した後に出力側で比較器で処理する点は開示されていない。
【００１０】
そこで、本発明は、かかる点に鑑みてなされたものであり、検査装置の制約がなく、複数の集積回路を同時に検査することができる検査装置、集積回路検査方法および集積回路検査プログラムを提供することを課題とする。
【００１１】
【課題を解決するための手段】
本発明の集積回路検査装置は、少なくとも２個以上の各検査対象集積回路の入力ポートに対して、同じテストパターンに基づく電気信号および同期信号を与える検査手段と、各検査対象集積回路のスキャンアウトピンから出力される信号と検査手段から得られる期待値を比較する第１の比較手段と、第１の比較手段で比較された信号を検査手段に導く第１のフィードバック手段と、各検査対象集積回路の通常出力ピンの信号を検査手段から得られる期待値と比較する第２の比較手段と、第２の比較手段で比較された信号を検査手段に導く第２のフィードバック手段を備えたものである。
【００１２】
従って本発明によれば、検査手段のスキャン端子から並列に複数の各検査対象集積回路にテストパターンを供給し、各検査対象集積回路からの出力を比較手段で期待値と比較してその結果を収集して検査手段に戻すようにされ、スキャンテストを用いて複数の集積回路を同時に検査するという作用をする。
【００１３】
また、本発明の集積回路検査方法は、少なくとも２個以上の各検査対象集積回路の入力ポートに対して、検査手段から同じテストパターンに基づく電気信号および同期信号を与えるステップと、各検査対象集積回路のスキャンアウトピンから出力される信号と検査手段から得られる期待値を第１の比較手段で比較するステップと、第１の比較手段で比較された信号を第１のフィードバック手段で検査手段に導くステップと、各検査対象集積回路の通常出力ピンの信号を第２の比較手段で検査手段から得られる期待値と比較するステップと、第２の比較手段で比較された信号を第２のフィードバック手段で検査手段に導くステップとを備え、期待値を０あるいは１に固定した状態で比較を行うものである。
【００１４】
従って本発明によれば、検査手段のスキャン端子から並列に複数の各検査対象集積回路にテストパターンを供給し、各検査対象集積回路からの出力を比較手段で期待値と比較してその結果を収集して検査手段に戻す際に、期待値を０あるいは１に固定した状態で比較を行うようにされ、スキャンテストを用いて複数の集積回路を同時に検査するという作用をする。
【００１５】
また、本発明の集積回路検査プログラムは、少なくとも２個以上の各検査対象集積回路の入力ポートに対して、検査手段から同じテストパターンに基づく電気信号および同期信号を与えるステップと、各検査対象集積回路のスキャンアウトピンから出力される信号と検査手段から得られる期待値を第１の比較手段で比較するステップと、第１の比較手段で比較された信号を第１のフィードバック手段で検査手段に導くステップと、各検査対象集積回路の通常出力ピンの信号を第２の比較手段で検査手段から得られる期待値と比較するステップと、第２の比較手段で比較された信号を第２のフィードバック手段で検査手段に導くステップとを備え、期待値を生成するものである。
【００１６】
従って本発明によれば、検査手段のスキャン端子から並列に複数の各検査対象集積回路にテストパターンを供給し、各検査対象集積回路からの出力を比較手段で期待値と比較してその結果を収集して検査手段に戻して、スキャンテストを用いて複数の集積回路を同時に検査するために期待値を生成する、という作用をする。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について適宜図面を参照しながら説明する。
【００１８】
本発明の実施の形態は、少なくとも２個以上の半導体集積回路の検査を同時に行い、テストコストを削減できる集積回路検査装置、集積回路検査方法および集積回路検査プログラムを提案する。
【００１９】
添付した図を用いて実施の形態例を説明する。この図の例では、Ｎ個の検査対象集積回路（ＥＶＡＬＵＡＴＩＯＮ  ＣＨＩＰ＃１〜＃Ｎ）２が同時測定される。図１は全ての検査対象集積回路に不良が無かった場合の概念図であり、図２は検査対象集積回路（＃２）に不良があった場合の概念図である。図３は比較器回路である。
【００２０】
まず、ＡＴＰＧツール（自動テストパターン発生器〔以下、ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）という〕）で作成したテストパターンをテスター（ＡＴＥ；Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ）１に格納して行なわれる検査を実行し、故障検出用テストパターンおよび期待値（ＥＸＰＥＣＴＡＴＩＯＮ）ＥＸを生成する。
【００２１】
上述したＡＴＰＧツールで生成された故障検出用テストパターンに基づいてテスター（ＴＥＳＴＥＲ）１を動作させ、各検査対象集積回路２の通常入力（ＰＩ）ピン、スキャン入力（ＳＩ）ピンおよび同期信号（クロック）（ＣＬＫ）ピンに対して信号を与える。この時の各入力信号は、全ての検査対象集積回路２（＃１（２−１）〜＃Ｎ（２−Ｎ））について同じものとなる。
【００２２】
具体的には、上述したＡＴＰＧツールで生成された期待値ＥＸに基づいてテスター１を動作させ、上述した同期信号（クロック）（ＣＬＫ）に同期させてテスター１から期待値ＥＸを出力し、比較器回路（ＣＯＭＰＡＲＡＴＯＲ＃１〜＃Ｎ）３の入力１（ＩＮＰＵＴ１）に入力する。これと同時に、各入力信号によって得られる各検査対象集積回路２の通常出力（ＰＯ）ピン、スキャン出力（ＳＯ）ピンからの出力信号を比較回路３の入力２（ＩＮＰＵＴ２）に入力する。
【００２３】
上述した比較器回路３の入力１（ＩＮＰＵＴ１）および入力２（ＩＮＰＵＴ２）に入力によって比較器回路３の出力（ＯＵＴＰＵＴ）から得られる出力値ＯＵＴの信号は、全ての検査対象集積回路２（＃１（２−１）〜＃Ｎ（２−Ｎ））が良品であった場合、図１に示される通り全て０に固定される。この固定された信号をテスター１で比較することにより良品・不良品の判定を行うことができる。
【００２４】
図２を用いて検査対象集積回路に不良があった場合の動作を以下に説明する。
【００２５】
ここで、図２のように検査対象集積回路のいずれかに不良があった場合（図２では検査対象集積回路（＃２）２−２に不良がある）、テスター１からの期待値ＥＸの値「１００１０１１０」と検査対象集積回路（＃２）２−２の出力信号の値「１０１１０１１０」との間の３ビット目に不良ビットＦＢによる不一致が起り、比較器回路（＃２）３−２の出力値ＯＵＴの値が３ビット目に不良ビットＦＢがある「００１０００００」に変化する。テスター１では比較器回路（＃２）３−２からの出力値ＯＵＴの信号の値が３ビット目に不良ビットＦＢがある「００１０００００」に変化したことで、検査対象集積回路（＃２）２−２が不良と判定できる。もし、期待値ＥＸに不定ビットが含まれる場合は、そのビット部分の比較結果を無視するようにすればよい。
【００２６】
図３を用いて比較器回路の構成例を以下に説明する。
図３において、比較器回路３は、入力１（ＩＮ１）および入力２（ＩＮ２）の排他的論理和を演算するイクスクルーシブオア回路３１（３１−１〜３１−Ｎ）と、イクスクルーシブオア回路３１（３１−１〜３１−Ｎ）からの排他的論理和出力の論理和を演算して出力ＯＵＴを出力するオア回路３２とを有して構成される。
【００２７】
次に、上述したＡＴＰＧツール・テストパターン・期待値について説明する。
【００２８】
現在、一般的なスキャンテスト手法では、縮退故障のモデルを想定して、この故障が検出できる故障検出パターンをＡＴＰＧツールによって生成する。ここで言う縮退故障とは、検査対象集積回路を構成するセルのピンが０か１の論理値に固定（縮退）した故障のことを指す。
【００２９】
図４に２入力ＡＮＤ回路の入力ピンが１縮退故障および０縮退故障を起こしている例を示す。図４において、アンド回路４１の入力ピンＰ１が１の論理値に固定（縮退）した１縮退故障４２、入力ピンＰ２が０の論理値に固定（縮退）した０縮退故障４３を起こしている状態である。
【００３０】
検査対象集積回路の良品・不良品の判別は、縮退故障の有無を調べることによって行われる。故障を検出するためには、測定箇所において正常時と故障時で論理値が異なるようなパターンを入力する。このパターンをテストパターンと呼び、正常時に得られる理論値を期待値と呼んでいる。図５に１縮退故障を起こしている２入力ＡＮＤ回路を検出するテストパターンと期待値の例を示す。
【００３１】
この例では、アンド回路５１の入力ピンＰ１に１縮退故障５２があるために、図５のテストパターン５３「０」を入力ピンＰ１、「１」を入力ピンＰ２に入力した場合、期待値５４「０」と同じ「０」の出力５５が得られる正常時では無く、期待値５４「０」と異なる「１」が出力５５として出力ピンＰ３から出力されている。このように期待値と測定値に不一致があった場合は故障時で検査対象集積回路は不良として判断することができる。
【００３２】
ＡＴＰＧツールとは、上述の縮退故障を検出するためのテストパターンと期待値を自動的に生成する機能を持つプログラムである。
【００３３】
上記で説明したように、本発明の実施の形態によれば、複数同時でのスキャンテスト検査が可能となり、Ｎ個の集積回路に対して同時検査を行えば、集積回路１個当たりのテスト時間をＮ分の１に短縮することが可能となり、テストコストの大幅な削減を可能にする。
【００３４】
他の効果として、安価な検査装置を使用することができるため、検査装置の維持費の削減にも貢献する。また、従来のテスト容易化設計ツールおよび設計フローに変更を加える必要がほとんどないために、本発明の実施の形態の導入コストは非常に少なくできる。
【００３５】
本発明の実施の形態を導入した際の、半導体集積回路へのオーバーヘッドは非常に小さいことも特徴として挙げられる。
【００３６】
本発明は、上述した実施の形態に限らず、本発明の特許請求の範囲を逸脱しない限り適宜変更して適用することができることは言うまでもない。
【００３７】
【発明の効果】
本発明の集積回路検査装置は、少なくとも２個以上の各検査対象集積回路の入力ポートに対して、同じテストパターンに基づく電気信号および同期信号を与える検査手段と、各検査対象集積回路のスキャンアウトピンから出力される信号と検査手段から得られる期待値を比較する第１の比較手段と、第１の比較手段で比較された信号を検査手段に導く第１のフィードバック手段と、各検査対象集積回路の通常出力ピンの信号を検査手段から得られる期待値と比較する第２の比較手段と、第２の比較手段で比較された信号を検査手段に導く第２のフィードバック手段を備えたものである。
【００３８】
従って本発明によれば、検査手段のスキャン端子から並列に複数の各検査対象集積回路にテストパターンを供給し、各検査対象集積回路からの出力を比較手段で期待値と比較してその結果を収集して検査手段に戻すようにされ、スキャンテストを用いて複数の集積回路を同時に検査することができるという効果を奏する。
【００３９】
また、本発明の集積回路検査方法は、少なくとも２個以上の各検査対象集積回路の入力ポートに対して、検査手段から同じテストパターンに基づく電気信号および同期信号を与えるステップと、各検査対象集積回路のスキャンアウトピンから出力される信号と検査手段から得られる期待値を第１の比較手段で比較するステップと、第１の比較手段で比較された信号を第１のフィードバック手段で検査手段に導くステップと、各検査対象集積回路の通常出力ピンの信号を第２の比較手段で検査手段から得られる期待値と比較するステップと、第２の比較手段で比較された信号を第２のフィードバック手段で検査手段に導くステップとを備え、期待値を０あるいは１に固定した状態で比較を行うものである。
【００４０】
従って本発明によれば、検査手段のスキャン端子から並列に複数の各検査対象集積回路にテストパターンを供給し、各検査対象集積回路からの出力を比較手段で期待値と比較してその結果を収集して検査手段に戻す際に、期待値を０あるいは１に固定した状態で比較を行うようにされ、スキャンテストを用いて複数の集積回路を同時に検査することができるという効果を奏する。
【００４１】
また、本発明の集積回路検査プログラムは、少なくとも２個以上の各検査対象集積回路の入力ポートに対して、検査手段から同じテストパターンに基づく電気信号および同期信号を与えるステップと、各検査対象集積回路のスキャンアウトピンから出力される信号と検査手段から得られる期待値を第１の比較手段で比較するステップと、第１の比較手段で比較された信号を第１のフィードバック手段で検査手段に導くステップと、各検査対象集積回路の通常出力ピンの信号を第２の比較手段で検査手段から得られる期待値と比較するステップと、第２の比較手段で比較された信号を第２のフィードバック手段で検査手段に導くステップとを備え、期待値を生成するものである。
【００４２】
従って本発明によれば、検査手段のスキャン端子から並列に複数の各検査対象集積回路にテストパターンを供給し、各検査対象集積回路からの出力を比較手段で期待値と比較してその結果を収集して検査手段に戻して、スキャンテストを用いて複数の集積回路を同時に検査するために期待値を生成することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態に適用される全ての検査対象集積回路に不良が無かった場合の概念図である。
【図２】本発明の実施の形態に適用される検査対象集積回路（＃２）に不良があった場合の概念図である。
【図３】比較器回路の構成例を示す図である。
【図４】２入力ＡＮＤ回路の入力ピンが１縮退故障および０縮退故障を起こしている例を示す図である。
【図５】１縮退故障を起こしている２入力ＡＮＤ回路を検出するテストパターンと期待値の例を示す図である。
【符号の説明】
１……テスター、２……検査対象集積回路、３……比較器回路、ＰＩ……通常入力、ＳＩ……スキャンイン、ＰＯ・・・…通常出力、ＳＯ……スキャンアウト、ＥＸ……期待値、ＯＵＴ……出力値、ＦＢ……不良ビット、３１……イクスクルーシブオア回路、３２……オア回路、４１……アンド回路、４２……１縮退、４３……０縮退、５１……アンド回路、５２……１縮退、５３……テストパターン、５４……期待値、５５……出力
【図１】
2004279136.tif 000003
【図２】
2004279136.tif 000004
【図３】
2004279136.tif 000005
【図４】
2004279136.tif 000006
【図５】
2004279136.tif 000007