(57)【要約】【課題】メモリセルのＷ／Ｅ  を繰り返してもワード線・基盤間が短絡してしまうようなビット不良に絡んだ市場不良を防止可能なチャネル消去型フラッシュメモリを実現し得る不揮発性半導体記憶装置、電子カードと電子装置を提供する。【解決手段】メモリセルアレイの正規のメモリ空間とは別に冗長な複数本のワード線から構成される冗長ワード線群を有し、不良のメモリセルを含む正規のワード線群を冗長ワード線群に置換する機能を具備するチャネル消去型フラッシュメモリにおいて、消去動作時に、メモリセルアレイの基盤には正の第１電圧、正常なワード線には０Ｖ以下の第２電圧、不良メモリセルを含んだ正規ワード線群もしくは冗長ワード線群に含まれる全てのワード線には第３電圧が印加される。第１電圧と第３電圧との電位差が第１電圧と第２電圧との電位差より小さくなるように設定される。【選択図】    図２
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【特許請求の範囲】
【請求項１】
電気的にデータを書換可能な複数の不揮発性半導体メモリセルが行列状に配置され、正規のメモリセル群から構成される正規のメモリ空間とは別に冗長なメモリセル群から構成される冗長なメモリ空間が付加され、前記メモリセルの記憶データが電気的に一括消去されるセルブロックを単位として基盤が複数に分割されたメモリセルアレイと、
前記各セルブロックに行列状に配置され、前記正規のメモリセルを選択するための複数本の正規のワード線、前記冗長なメモリセルを選択するための複数本の冗長なワード線および複数本のビット線と、
前記複数のセルブロックのうちで選択された少なくとも１つのセルブロックの基盤を動作条件に応じて所定の電圧状態に設定するために設けられ、選択されたセルブロックの消去動作時には、セルブロックの基盤に正の第１電圧を印加するウェル制御回路と、
前記セルブロック内のワード線を選択し、選択したセルブロック内のワード線を動作条件に応じて所定の電圧状態に設定するために設けられ、選択したセルブロックの消去動作時には、セルブロック内の正常なメモリセルに対応する正規のワード線に負の第２電圧を印加してチャネル消去を制御し、不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線には、前記第１電圧と第２電圧との電位差よりも前記第１電圧との電位差が小さくなるように設定された第３電圧を印加する行デコーダ
とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第３電圧は、前記第１電圧以下の正の電圧であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記セルブロックにおける不良のメモリセルに対応する不良のローアドレスを記憶する不良アドレス記憶回路と、
外部アドレス入力と前記不良アドレス記憶回路の記憶データを比較して一致／不一致を示す比較結果を出力する比較回路と、
前記比較結果が一致である場合には前記不良のメモリセルに対応する正規のワード線を前記冗長なワード線に置換するためのアドレスを選択し、前記比較結果が不一致である場合には前記外部アドレス入力を選択し、内部アドレス信号として出力するアドレスマルチプレクサと、
前記各セルブロックのビット線の選択動作を制御し、選択されたビット線を動作条件に応じて所定の電圧状態に設定するために設けられたカラム制御回路
とをさらに具備することを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記行デコーダは、二重ワード線方式によって前記セルブロック内のワード線を選択駆動することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記行デコーダは、
前記各セルブロックに共通に設けられ、前記内部アドレス信号に含まれる上位のローアドレスに基づいて各セルブロックのワード線を複数本単位で選択制御するための選択信号を出力する第１の行デコーダ回路と、
前記各セルブロックに対応して設けられ、前記内部アドレス信号に含まれる下位のローアドレスに基づいてセルブロックを選択制御するための選択信号を出力する第２の行デコーダ回路と、
前記第１の行デコーダ回路の出力信号および前記第２の行デコーダ回路の出力信号に基づいてセルブロックのワード線を個別に選択制御し、選択したセルブロックの消去動作時には、セルブロック内の正常なメモリセルに対応する正規のワード線もしくは置換使用された冗長なワード線には前記第２電圧を印加してチャネル消去を制御し、不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線には前記第３電圧を印加する行デコーダする第３の行デコーダ回路
とを具備することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記第３の行デコーダ回路は、
前記各ワード線に対応して直列に挿入接続されて書き込み／読み出し／消去動作時に選択的にオン状態に制御される第１のトランスファゲートと、前記第２電圧を有する消去バイアス電圧源と前記各ワード線との間にそれぞれ接続された第２のトランスファゲートとを具備し、
消去動作時には、正常なメモリセルに対応する正規のワード線もしくは置換使用された冗長なワード線に接続されている前記第１のトランスファゲートは、一端に印加される前記第２電圧を通過させ、前記不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線に接続されている前記第１のトランスファゲートは、一端に印加される前記第３電圧を通過させ、
一括消去動作時に、正常なメモリセルに対応する正規のワード線もしくは置換使用された冗長なワード線に接続されている前記第２のトランスファゲートは、オン状態に制御されて前記第２電圧を通過させ、前記不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線に接続されている前記第２のトランスファゲートは、オフ状態に制御される
ことを特徴とする請求項４または５記載の不揮発性半導体記憶装置。
【請求項７】
前記第３電圧と第２電圧との電位差の絶対値は、前記第２のトランスファゲートの耐圧以下であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記選択されたセルブロックの消去動作の後に、当該セルブロックの全てのワード線に第４電圧を印加し、当該セルブロックのビット線を選択的に第５電圧に設定することにより、前記選択されたセルブロック内の全てのメモリセルの閾値を一定範囲内に一括制御する自己収束制御回路
をさらに具備することを特徴とする請求項１乃至７のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
前記第４電圧は０Ｖであり、前記第５電圧は前記第２電圧と前記第１電圧との中間の正の電圧であることを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリセルアレイの同一列の複数の不揮発性半導体メモリセルがＮＯＲ  接続されてなり、ＮＯＲ  型フラッシュメモリを構成していることを特徴とする請求項１乃至９のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の不揮発性記憶装置は、当該不揮発性半導体記憶装置を制御するためのコントローラと同一半導体チップ上に搭載されていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の不揮発性記憶装置を搭載してなることを特徴とする電子カード。
【請求項１３】
請求項１２記載の電子カードと、
前記電子カードに電気的に接続可能なカードスロットと、
前記カードスロットに接続されたカードインターフェース
とを具備することを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書替え可能な不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置に係り、特に多数のメモリセルのデータを一括して電気的に消去が可能なフラッシュメモリにおけるメモリセルアレイに対する消去制御に関するもので、例えばＮＯＲ  型フラッシュメモリに使用される。
【０００２】
【従来の技術】
電気的にデータの書替え可能な不揮発性半導体記憶装置のうち、一括消去可能なフラッシュメモリは、消去／書き込み動作により、メモリセルトランジスタの浮遊ゲートの電荷量を変えることでその閾値電圧を変え、データを記憶する。例えば、浮遊ゲートの電子を放出して閾値電圧を負にすることで“０”データを記憶させ、浮遊ゲートに電子を注入して閾値電圧を正にすることで“１”データを記憶させる。電子の放出／注入は、例えば浮遊ゲートと半導体基板間でトンネル酸化膜を介して行われる。このため、データの書き替え回数に伴ってトンネル酸化膜が劣化し、例えば浮遊ゲートに注入された電子がトンネル酸化膜から漏れ出てしまい、データの保持が難しくなる。現状では、汎用のフラッシュメモリの書き替え可能回数は１０万回から１００  万回が必要とされる。
【０００３】
ところで、ＮＯＲ  型のフラッシュメモリにおいては、一括データ消去を行う際に消去対象となるメモリセルのゲートに負電位のバイアスを印加する方式が実用化されている。この方式として、（１）ソースおよび基盤（ウェル領域）に正電位のバイアスを印加してＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）  トンネリングによりチャネル消去を行う方式（チャネル消去型）と、（２）ソースに正電位のバイアスを印加し、基盤に０Ｖを印加する方式（負ゲート消去型）などが知られている。
【０００４】
図１８は、チャネル消去型のフラッシュメモリのメモリセルアレイ内のウェルおよびメモリセル（セルトランジスタ）の構造の一例を示している。
【０００５】
図１８において、１１はＰ型の半導体基板（ＰＳＵＢ）、１１ａ  はＰ＋  型の基板コンタクト領域、１２はＮ型ウェル領域（ＮＷＥＬＬ  ）、１３はＰ型ウェル領域（ＰＷＥＬＬ  ）、１２ａはＮ＋  型のウェルコンタクト領域、１３ａ  はＰ＋  型のウェルコンタクト領域である。ＮＯＲ  型フラッシュメモリでは、一般的に消去単位は６４ＫＢｙｔｅ（＝５１２Ｋｂｉｔ）  であり、メモリセルアレイ内で消去単位毎にＰ型ウェル領域１３が物理的に分割されており、Ｐ型ウェル領域１３には一括データ消去の対象となる多数のセルトランジスタが形成されている。１４はソース領域およびドレイン領域として形成されたＮ＋  型不純物拡散層、１５はソース領域・ドレイン領域間のチャネル領域上に積層形成されたゲート絶縁膜（トンネル酸化膜）、１６はフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ、浮遊ゲート電極）、１７は例えばＯＮＯ  膜（酸化膜／窒化膜／酸化膜の積層膜）からなるゲート間絶縁膜、１８はコントロールゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ、制御ゲート電極）であり、この制御ゲート１８はワード線の一部として形成される。
【０００６】
図１９は、図１８に示したメモリセルに対するデータの消去、書き込み、読み出しの動作時の各部の電圧（動作条件）を示している。
【０００７】
データ消去時は、選択されたメモリセルのドレイン電位Ｖｄを電位的にフローティング状態（ＦＬ）にし、コントロールゲート電位Ｖｇを−７．５Ｖ  、ソース電位Ｖｓおよび基盤電位（ウェル電位）Ｖｐｗ，  Ｖｎｗ  を＋１０Ｖにする。この時、フローティングゲート１６に注入されている電子がトンネル酸化膜１５を介して基盤側に引き抜かれることによってチャネル消去が行なわれる。これにより、選択されたメモリセルの閾値電圧は読み出しゲート電圧（例えば＋５Ｖ  ）以下となる。この状態が“０”記憶状態である。
【０００８】
このデータ消去は、選択されたブロックの全てのメモリセルＭに対して一括して行うことが可能である。非選択ブロックのワード線およびビット線はフローティング状態にされ、Ｐ型ウェル領域１３との容量結合で高い電圧になっている。
【０００９】
データ書き込み時は、選択されたメモリセルのソース電位Ｖｓおよび基盤電位Ｖｐｗ，  Ｖｎｗ  を０Ｖ、コントロールゲート電位Ｖｇを＋９Ｖ  にする。この際、“１”書き込みの場合には、ドレイン電位Ｖｄを＋５Ｖ  にすると、チャネル領域から電子がフローティングゲート１６に注入され、メモリセルの閾値電圧が上昇し、閾値電圧がある値を越えたらメモリセル毎に書き込みが禁止される。これに対して、“０”書き込みの場合には、選択されたメモリセルのドレイン電位Ｖｄを０Ｖにすると、選択された閾値電圧のメモリセルＭの上昇が禁止される。
【００１０】
データ読み出し時は、選択されたメモリセルのソース電位Ｖｓおよび基盤電位Ｖｐｗ，  Ｖｎｗ  を０Ｖ、ドレイン電位Ｖｄを＋１Ｖ  、コントロールゲート電位Ｖｇを読み出し電圧（＋５Ｖ  ）にする。この時、選択されたメモリセルの閾値電圧が読み出しゲート電圧（＋５Ｖ）  以下なら、選択されたビット線ＢＬとソース線ＳＬが導通してビット線ＢＬの電位は比較的低いレベル“Ｌ”となる。これに対して、選択されたメモリセルの閾値電圧が読み出しゲート電圧（＋５Ｖ）  以上なら、選択されたビット線ＢＬとソース線ＳＬが非導通になって、ビット線ＢＬの電位は比較的高いレベル“Ｈ”となる。
【００１１】
従来、チャネル消去型のフラッシュメモリでは、メモリセルアレイ内で発生する様々なメモリセル不良を救済するための冗長回路（Ｒｅｄｕｎｄａｎｃｙ、リダンダンシ）として、カラム（Ｃｏｌｕｍｎ）  リダンダンシ、ブロック（Ｂｌｏｃｋ）  リダンダンシを設けているが、ロー（Ｒｏｗ）  リダンダンシは以下の理由によって採用されることはなかった。
【００１２】
即ち、ウェハに素子を形成した後のダイソートテストにおいて、メモリセルアレイ内のワード線がある消去単位（６４ＫＢｙｔｅ  ブロック）のＰ型ウェル領域（基盤）と既に短絡していることが判明した場合、ワード線および基盤には所望の電圧が印加されず、それに対応する消去単位（不良ブロック）の消去ができない。そこで、その不良ブロックはメモリチップ内に予め用意されたブロックリダンダンシに置き換えるしかなかった。このブロックリダンダンシは、１つの独立したメモリ動作が必要とされるので、その個数が増えるほどチップ面積が増大するというペナルティがある。
【００１３】
一方、ＮＯＲ  型フラッシュメモリにおいて、メモリセルのドレインコンタクトがオープン（消去はできるが書き込めないビット）になっているビット不良が考えられる。ＮＯＲ  型フラッシュメモリにおいては、ドレインコンタクト１つに対して２つのメモリセルが共有しているので、ペアビット不良になり易いが、単に１つのメモリセルのチャネル領域に欠陥が存在し、セル電流が異常な値になって読み出し不良を起こすような単ビット不良もある。
【００１４】
このようなビット不良の原因は多種多様であり、不良ビットをブロックリダンダンシかカラムリダンダンシで救済する場合には、ブロック救済を行えば完全に不良を無くすることができるが、前述したようにブロックリダンダンシは面積のペナルティが問題であり、コストの観点から好ましくはない。
【００１５】
これに対して、不良ビットをカラムリダンダンシで救済する場合には、消去時に不良ビットに消去電圧が印加されることになるので、書き込み／消去（Ｗ／Ｅ）  の繰り返しの回数によっては不良ビットが消去不良に化ける危険性を孕んでいる。このようにカラムリダンダンシは、面積のペナルティはあるが、ブロックリダンダンシほどはペナルティが大きくはないので、コスト面では有利である。
【００１６】
上記したようなビット不良をリダンダンシで救済する場合、従来は、コスト面を優先させるためにブロックリダンダンシを極力少なくするように、先ずカラムリダンダンシで救済し、それから溢れた分とブロックリダンダンシでしか救済できない不良をブロックリダンダンシで救済することにしていた。
【００１７】
しかし、このような救済を行うと、メモリセルのＷ／Ｅ  を繰り返すうちにワード線・基盤間が短絡してチップが正常動作しなくなるビット不良までもがカラムリダンダンシで置換され、結果として市場不良を引き起こす危険性があった。
【００１８】
なお、本願出願人に係る特許文献１および非特許文献１には、前述した負ゲート消去型のフラッシュメモリにおいて、リダンダンシを備え、消去時には、スペアロウに置き換えを行った不良ローと置き換えに使用しなかったスペアロウについてのみ、消去用の負電位バイアスを行わないように制御する手段を設けることが開示されている。
【００１９】
【特許文献１】
特開平７−３２０４９６号公報
【００２０】
【非特許文献１】
Ｔ．Ｔａｎｚａｗａ，  ｅｔ．ａｌ．，  ”Ａ  ４４ｍｍ  ２  ４−Ｂａｎｋ  ８−Ｗｏｒｄ  Ｐａｇｅ−Ｒｅａｄ  ６４Ｍｂ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”，ＩＳＳＣＣ０２．
【００２１】
【発明が解決しようとする課題】
上記したように従来のチャネル消去型フラッシュメモリは、ビット不良をリダンダンシで救済する場合に、メモリセルのＷ／Ｅ  の繰り返しによってワード線・基盤間が短絡するビット不良までもがカラムリダンダンシで置換され、市場不良を引き起こす危険性があるという問題があった。
【００２２】
本発明は上記の問題点を解決すべくなされたもので、メモリセルのＷ／Ｅ  を繰り返してもワード線・基盤間が短絡してしまうようなビット不良に絡んだ市場不良を防止可能なチャネル消去型フラッシュメモリを実現し得る不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、電気的にデータを書換可能な複数の不揮発性半導体メモリセルが行列状に配置され、正規のメモリセル群から構成される正規のメモリ空間とは別に冗長なメモリセル群から構成される冗長なメモリ空間が付加され、前記メモリセルの記憶データが電気的に一括消去されるセルブロックを単位として基盤が複数に分割されたメモリセルアレイと、前記各セルブロックに行列状に配置され、前記正規のメモリセルを選択するための複数本の正規のワード線、前記冗長なメモリセルを選択するための複数本の冗長なワード線および複数本のビット線と、前記複数のセルブロックのうちで選択された少なくとも１つのセルブロックの基盤を動作条件に応じて所定の電圧状態に設定するために設けられ、選択されたセルブロックの消去動作時には、セルブロックの基盤に正の第１電圧を印加するウェル制御回路と、前記セルブロック内のワード線を選択し、選択したセルブロック内のワード線を動作条件に応じて所定の電圧状態に設定するために設けられ、選択したセルブロックの消去動作時には、セルブロック内の正常なメモリセルに対応する正規のワード線に負の第２電圧を印加してチャネル消去を制御し、不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線には、前記第１電圧と第２電圧との電位差よりも前記第１電圧との電位差が小さくなるように設定された第３電圧を印加する行選択駆動回路とを具備することを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２５】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＮＯＲ  型フラッシュメモリおよびそれを用いた制御システムの構成例を示すブロック図である。
【００２６】
ＮＯＲ  型フラッシュメモリ１００  、ＳＲＡＭ１０１  、ＲＯＭ１０２  、ＭＰＵ１０３  はシステムＩ／Ｏ  バス線１０４  を介して相互に接続されている。システムコントローラであるＭＰＵ１０３  は、システム起動時にＲＯＭ１０２  にアクセスし、システム起動プログラムを読み出す。
【００２７】
図２は、図１中のＮＯＲ  型フラッシュメモリ１００  の構成例を示すブロック図である。
【００２８】
本例のＮＯＲ  型フラッシュメモリにおいて、メモリセルアレイは複数の例えば６４ＫＢ単位のサブセルアレイ１１０  に分割（基盤が電気的に分離）され、二重ワード線選択方式が採用されている。メモリセルアレイの一端側には、各サブセルアレイ１１０  に共通に、第１の行デコーダ回路として、グローバルローデコーダ（Ｇｌｏｂａｌ  Ｒｏｗ  Ｄｅｃｏｄｅｒ）１１１  およびリダンダンシ（Ｒ／Ｄ）  用グローバルローデコーダ１１２  が配置されている。このグローバルローデコーダ（Ｍ０  〜Ｍ１２７）１１１およびＲ／Ｄ  用グローバルローデコーダ（ＭＲＤ）１１２は、後述するアドレスマルチプレクサ１２１  から供給される上位のローアドレスＲＡ３−９  をデコードする。
【００２９】
各サブセルアレイ１１０  は、複数のメモリセルがマトリクス状に配置されており、正規メモリ空間１１０ａとは別に冗長メモリ空間が付加されている。正規メモリ空間１１０ａには１０２４本のワード線ＷＬと５１２  本のビット線ＢＬが配置されており、冗長メモリ空間として、正規メモリ空間のビット線ＢＬに連なる５１２  本のビット線ＢＬと８  本のワード線ＷＬが配置されたローリダンダンシ１１０ｂが設けられている。
【００３０】
そして、第２の行デコーダ回路として、サブローカルローデコーダ（Ｓｕｂ  Ｌｏｃａｌ  Ｒｏｗ  Ｄｅｃｏｄｅｒ）  １２５  が設けられている。このサブローカルローデコーダ１２５  は、後述するアドレスマルチプレクサ１２１  から供給される下位のローアドレスＲＡ０−２をデコードし、各サブセルアレイ１１０  の選択／非選択に応じて所望電位のワード線駆動電位を出力する。
【００３１】
また、各サブセルアレイ１１０  に対応して、各サブセルアレイ１１０  の一端側には、第３の行デコーダ回路として、ローカルローデコーダ（Ｌｏｃａｌ  Ｒｏｗ  Ｄｅｃｏｄｅｒ）  １１３およびリダンダンシ（Ｒ／Ｄ）  用ローカルローデコーダ１１４  が配置されている。
【００３２】
上記ローカルローデコーダ１１３  は、グローバルローデコーダ１１１  の出力信号およびサブローカルローデコーダ１２５  の出力信号に基づいてサブセルアレイ１１０  の正規メモリ空間１１０ａのワード線を個別に選択制御し、消去、書き込み、読み出しに必要な電圧を出力する。
【００３３】
また、前記Ｒ／Ｄ  用ローカルローデコーダ１１４  は、Ｒ／Ｄ  用グローバルローデコーダ１１２  の出力信号およびサブローカルローデコーダ１２５  の出力信号に基づいてサブセルアレイ１１０  のローリダンダンシ１１０ｂのワード線を個別に選択制御し、消去、書き込み、読み出しに必要な電圧を出力する。
【００３４】
この場合、選択したセルブロックの消去動作時に、ローカルローデコーダ１１３およびＲ／Ｄ  用ローカルローデコーダ１１４  が正常なメモリセルに対応する正規のワード線もしくは置換使用された冗長なワード線に印加する電圧と、不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線に印加する電圧とは異なる。
【００３５】
各サブセルアレイ１１０  に対応して設けられているカラム制御回路１１５  は、サブセルアレイのビット線を選択する列選択回路（図示せず）、この列選択回路を電気的に活性化する列デコーダ回路（図示せず）、センスアンプ（図示せず）、ビット線電位制御回路（図示せず）などを含む。このカラム制御回路１１５  は、選択セルに対する書き込み時には記憶している書き込みデータにしたがってビット線の電圧を制御して書き込み制御を行い、選択セルに対する読み出し時にはビット線の電圧をセンスしてそのデータを記憶する役割を有する。
【００３６】
また、各サブセルアレイ１１０  に対応して、アレイの基盤を選択し、動作条件に応じて所定の電圧状態に設定するＰウェル制御回路１１６  、ソース線電位を制御するソース線制御回路１１７  が設けられている。
【００３７】
さらに、外部アドレス信号が入力するアドレスバッファ（Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ）回路１１８  と、不良のメモリセルが存在する場合にそれに対応するロー不良アドレスのデータをフューズ素子を用いて記憶するフューズデータ（Ｆｕｓｅ  Ｄａｔａ）  ラッチ回路１１９  が設けられている。さらに、アドレスバッファ回路１１８  のデータとフューズデータラッチ回路１１９  のデータ（フューズアドレスＦＳＲＡｉ  ）を比較し、一致不一致を示す比較信号（ＲＤヒット信号、ＳＰＥ  ）を出力するフューズ／アドレス比較回路（Ｆｕｓｅ／Ａｄｄｒｅｓｓ  Ｃｏｍｐａｒａｔｏｒ）１２０と、アドレスマルチプレクサ（Ａｄｄｒｅｓｓ  Ｍｕｌｔｉｐｌｅｘ）１２１が設けられている。
【００３８】
アドレスマルチプレクサ１２１  は、消去動作時にフューズ／アドレス比較回路１２０  の比較結果が一致の場合には、フューズデータラッチ回路１１９  のデータを内部アドレス信号として転送し、不一致の場合にはアドレスバッファ回路１１８  のデータを内部アドレス信号として転送するように切り替える。この場合、上位のローアドレスＲＡ３−９  を制御信号とともに前記グローバルローデコーダ１１１  およびリダンダンシ（Ｒ／Ｄ）  用グローバルローデコーダ１１２  に転送し、下位のローアドレスＲＡ０−２  をサブローカルローデコーダ１２５  に転送する。
【００３９】
データ入出力バッファ１２２  は、外部入出力（ＩＯ）線Ｄ０−Ｄ７  に接続され、書き込みデータの受け取り、読み出しデータの出力、コマンドデータなどを受け取るものである。具体的には、外部から受け取った書き込みデータをカラム制御回路１１５に送り、カラム制御回路１１５  から読み出したデータを受け取って外部に出力する。また、外部から受け取ったコマンドデータをコマンド・ユーザー・インターフェイス（Ｃｏｍｍａｎｄ  Ｕｓｅｒ  Ｉ／Ｆ）１２３  に送る。
【００４０】
コマンド・ユーザー・インターフェイス１２３  は、外部からの制御信号を受け取り、データ入出力バッファ１２２  に入力されたデータが書き込みデータかコマンドデータかを判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン１２４  に転送するものである。
【００４１】
ステートマシン１２４  は、フラッシュメモリ全体の管理を行うものであり、外部からのコマンドを受け取り、読み出し、書き込み、消去、データの入出力管理を行うものである。
【００４２】
図３は、図１中の複数のサブセルアレイ１１０  のうちの１個を代表的に取り出し、構成の一部の一例を示す回路図である。
【００４３】
このサブセルアレイ１１０  は、メモリセルアレイ内で消去の最小単位毎に物理的に分割されたＰ型ウェル領域１３上に形成されており、例えば図２に示したように正規メモリ空間１１０ａには１０２４×５１２  ＝５１２Ｋｂｉｔ（＝６４ＫＢｙｔｅ）に対応して５１２Ｋ個のメモリセル（セルトランジスタ）Ｍが行列状に配置されている。
【００４４】
同一行のセルトランジスタＭのドレインは、対応して異なるビット線ＢＬｊ  （ｊ＝０  〜５１１  ）に接続されており、同一列のセルトランジスタＭのドレインは、同一のビット線ＢＬｊ  に接続されている。この場合、列方向で隣り合う二行のセルトランジスタＭの各ソースは、同一のソース線ＳＬに共通に接続されている。
【００４５】
各行のワード線ＷＬｉ  （ｉ＝０  〜１０２３）は、対応する同一行のメモリセルＭの各ゲートに共通に接続されており、１本のワード線に繋がる５１２  個のメモリセルＭに対して同時にデータの書き込みと読み出しが行われる。
【００４６】
ビット線ＢＬｊ  の各一端にはそれぞれＮＭＯＳＦＥＴ  からなるカラム選択スイッチＣＳの各一端が接続されており、一定数のカラム選択スイッチＣＳの各他端には共通に負荷回路ＲＬが接続されている。上記カラム選択スイッチＣＳは、ゲートにカラム制御回路のカラムデコーダからカラムデコード信号ＣＤｊ  が与えられて選択される。
【００４７】
図３に示したサブセルアレイ１１０  および各メモリセルＭの構造は、図１８を参照して前述した従来例の構造と同じである。即ち、図１８において、Ｐ型の半導体基板１１には、Ｐ＋  型の基板コンタクト領域１１ａ  と、二重ウェル構造のＮ型ウェル領域（ＮＷＥＬＬ  ）１２およびＰ型ウェル領域（ＰＷＥＬＬ  ）１３が形成されており、Ｎ型ウェル領域１２にはＮ＋  型のウェルコンタクト領域１２ａ  が形成されている。Ｐ型ウェル領域１３には、Ｐ＋  型のウェルコンタクト領域１３ａ  と、一括データ消去の対象となる多数のセルトランジスタが形成される。
【００４８】
図１８では、１つのセルトランジスタについて、その基盤であるＰ型ウェル領域１３に形成されたＮ＋  型不純物拡散層１４からなるソース領域およびドレイン領域と、ソース領域・ドレイン領域間のチャネル領域上に積層形成されたゲート絶縁膜（トンネル酸化膜）１５、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）１６、例えばＯＮＯ膜からなるゲート間絶縁膜１７、コントロールゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）１８を示している。
【００４９】
上記構成のサブセルアレイにおいて、従来と同様の電圧を印加した場合には、前述したように不良セルにある程度の電圧ストレスが印加されることになり、Ｗ／Ｅ  を繰り返すうちに、いつかはワード線・基盤間が短絡するおそれがある。
【００５０】
そこで、本例では、消去時の不良セルに対する電圧ストレスを零にするために、ローデコーダ１１１，１１２，１１３，１１４，１２５  の耐圧を１０Ｖ  以上に上げ、不良ビットのワード線電圧をさらに上げている。但し、ローデコーダの耐圧を過大にすると、ローデコーダのＭＯＳ  トランジスタの酸化膜厚やゲート長を大きくする必要が発生し、データの読み出し速度に影響を及ぼすので、留意する必要がある。
【００５１】
図４および図５は、図２中のグローバルローデコーダ１１１  の一部（１２８  個のうちの１個分）の回路およびその動作の真理値表を示している。
【００５２】
図４において、図２中のフューズ／アドレス比較回路１２０  から出力するＲＤヒット信号ＳＰＥ  および図２中のステートマシン１２４  から供給される消去モード信号ＥＲＡＳＥ  は排他的ノアゲート４１に入力する。この排他的ノアゲート４１の出力信号および図２中のアドレスマルチプレクサ１２１  から供給される上位のローアドレス（ＲＡ３−９）  はアンドゲート４２に入力する。このアンドゲート４２の出力信号ｏｕｔ  は電圧変換回路４３に入力し、“Ｈ”レベルが＋２．５Ｖ、“Ｌ”レベルが−７．５Ｖ  の信号に変換される。この信号は、２段のインバータ回路４４，４５により、相補的な信号Ｍｉ／ＭＢｉ（ｉ＝０  〜１２７  のうちのいずれか１つ）に変換される。
【００５３】
次に、図４の回路の動作について図５の真理値表を参照しながら説明する。
【００５４】
図２中のフューズ／アドレス比較回路１２０  でヒットせず、かつ、消去モードではない時（例えば書き込み時など）は、ＳＰＥ＝“Ｌ”、ＥＲＡＳＥ＝“Ｌ”になり、アンドゲート４２の出力信号ｏｕｔ  は（ＲＡ３−９）  をデコードして選択的に“Ｈ”になる。
【００５５】
フューズ／アドレス比較回路１２０  でヒットし、かつ、消去モードではない時（例えば書き込み時など）は、ＳＰＥ＝“Ｈ”、ＥＲＡＳＥ＝“Ｌ”になり、アンドゲート４２の出力信号ｏｕｔ  は“Ｌ”になる。
【００５６】
フューズ／アドレス比較回路１２０  でヒットせず、かつ、消去モードの時は、ＳＰＥ＝“Ｌ”、ＥＲＡＳＥ＝“Ｈ”になり、アンドゲート４２の出力信号ｏｕｔ  は“Ｌ”になる。
【００５７】
フューズ／アドレス比較回路１２０  でヒットし、かつ、消去モードの時は、ＳＰＥ＝“Ｈ”、ＥＲＡＳＥ＝“Ｈ”になり、アンドゲート４２の出力信号ｏｕｔ  は（ＲＡ３−９）  をデコードして選択的に“Ｈ”になる。
【００５８】
図６および図７は、図２中のリダンダンシ用のグローバルローデコーダ１１２  の回路およびその動作の真理値表を示している。
【００５９】
図６において、図２中のフューズ／アドレス比較回路１２０  から出力するＲＤヒット信号ＳＰＥ  および図２中のステートマシン１２４  から供給される消去モード信号ＥＲＡＳＥ  は排他的オアゲート５１に入力する。この排他的オアゲート５１の出力信号およびＶｃｃ  電位入力（本例では、上位のローアドレス（ＲＡ３−９）  に相当する数）はアンドゲート５２に入力する。このアンドゲート５２の出力信号ｏｕｔ  は電圧変換回路５３に入力し、“Ｈ”レベルが＋２．５Ｖ、“Ｌ”レベルが−７．５Ｖ  の信号に変換される。この信号は、２段のインバータ回路５４，５５により、相補的な信号Ｍｒｄ／ＭＢｒｄに変換される。
【００６０】
次に、図６の回路の動作について図７の真理値表を参照しながら説明する。
【００６１】
図２中のフューズ／アドレス比較回路１２０  でヒットせず、かつ、消去モードではない時（例えば書き込み時など）は、ＳＰＥ＝“Ｌ”、ＥＲＡＳＥ＝“Ｌ”になり、アンドゲート５２の出力信号ｏｕｔ  は“Ｌ”になる。
【００６２】
フューズ／アドレス比較回路１２０  でヒットし、かつ、消去モードではない時（例えば書き込み時など）は、ＳＰＥ＝“Ｈ”、ＥＲＡＳＥ＝“Ｌ”になり、アンドゲート５２の出力信号ｏｕｔ  は“Ｈ”になる。
【００６３】
フューズ／アドレス比較回路１２０  でヒットせず、かつ、消去モードの時は、ＳＰＥ＝“Ｌ”、ＥＲＡＳＥ＝“Ｈ”になり、アンドゲート５２の出力信号ｏｕｔ  は“Ｈ”になる。
【００６４】
フューズ／アドレス比較回路１２０  でヒットし、かつ、消去モードの時は、ＳＰＥ＝“Ｈ”、ＥＲＡＳＥ＝“Ｈ”になり、アンドゲート５２の出力信号ｏｕｔ  は“Ｌ”になる。
【００６５】
図８および図９は、図２中のサブローカルローデコーダ１２５  の一部（複数のサブセルアレイ１１０  に対応する複数個のうちの１個分）の回路およびその動作の真理値表を示している。
【００６６】
図８において、図２中のアドレスマルチプレクサ１２１  から供給される下位のローアドレス（ＲＡ０−２）  は第１のナンドゲート６１に入力する。この第１のナンドゲート６１の出力信号ＮＯおよび図２中のステートマシン１２４  から供給される反転消去モード信号／ＥＲＡＳＥは第２のナンドゲート６２に入力する。この第２のナンドゲート６２の出力信号は電圧変換回路６３に入力し、“Ｈ”レベルが＋２．５Ｖ、“Ｌ”レベルが−７．５Ｖ  の信号に変換される。この信号は、２段のインバータ回路６４，６５  により各サブセルアレイ１１０  に対応する信号Ｆｉ（ｉ＝０  〜７  のうちのいずれか１つ）に変換される。
【００６７】
次に、図８の回路の動作について図９の真理値表を参照しながら説明する。
【００６８】
第１のナンドゲート６１で（ＲＡ０−２）  をデコードし、その出力信号ＮＯは“Ｌ”または“Ｈ”になる。消去モードではない時（例えば書き込み時など）は、ＥＲＡＳＥ＝“Ｌ”，／ＥＲＡＳＥ＝“Ｈ”になり、第２のナンドゲート６２の出力信号は“Ｈ”または“Ｌ”になる。これにより、サブローカルローデコーダ１２５  の出力信号Ｆｉは“Ｈ”または“Ｌ”になる。
【００６９】
消去モードの時は、ＥＲＡＳＥ＝“Ｈ”，／ＥＲＡＳＥ＝“Ｌ”になり、第２のナンドゲート６２の出力信号は“Ｈ”になり、サブローカルローデコーダ１２５  の出力信号Ｆｉは“Ｈ”  になる。なお、図９中の真理値表において、第１のナンドゲート６１の出力信号ＮＯの記号＊は、ｄｏｎ’ｔ  ｃａｒｅ（無関係）を示している。
【００７０】
図１０は、図２中のアドレスバッファ回路１１８  とアドレスマルチプレクサ１２１  の一部を示している。図１０において、図２中のフューズデータラッチ回路１１９  から供給されるフューズアドレスＦＳＲＡｉ  は第１のクロックドインバータ回路７１に入力し、外部から入力するアドレス信号Ａｉは第２のクロックドインバータ回路７２に入力する。上記２つのクロックドインバータ回路７１，７２の各出力ノードはワイヤードオア接続されている。この場合、第１のクロックドインバータ回路７１は、消去モード信号ＥＲＡＳＥと図２中のフューズ／アドレス比較回路１２０  の出力信号ＳＰＥとの論理積をとった信号ＥＲＡＳＥ＊ＳＰＥ  により活性化制御され、第２のクロックドインバータ回路７２は上記ＥＲＡＳＥ＊ＳＰＥ  の反転信号／ＥＲＡＳＥ＊ＳＰＥにより活性化制御される。
【００７１】
つまり、第１のクロックドインバータ回路７１と第２のクロックドインバータ回路７２は、相補的に活性化制御されることによって、消去動作時にフューズ／アドレス比較回路１２０  の比較結果が一致の場合にはＦＳＲＡｉ  の反転信号を選択し、不一致の場合にはＡｉの反転信号を選択するように切り替える第１のアドレスバッファ／マルチプレクサＭＰ１  を形成している。そして、このＭＰ１  の出力信号は、２段のインバータ回路７３，７４  を経て内部アドレス反転信号／ＲＡｉとして転送される。
【００７２】
また、上記第１のアドレスマルチプレクサＭＰ１  の出力信号は第３のクロックドインバータ回路７５に入力し、図２中のフューズデータラッチ回路１１９  から供給されるフューズアドレスＦＳＲＡｉ  の反転信号／ＲＡｉは第４のクロックドインバータ回路７６に入力する。上記２つのクロックドインバータ回路７５，７６  の各出力ノードはワイヤードオア接続されている。この場合、第３のクロックドインバータ回路７５は前記反転信号／ＥＲＡＳＥ＊ＳＰＥにより活性化制御され、第４のクロックドインバータ回路７６は前記信号ＥＲＡＳＥ＊ＳＰＥ  により活性化制御される。
【００７３】
つまり、第３のクロックドインバータ回路７５と第４のクロックドインバータ回路７６は、相補的に活性化制御されることによって、消去動作時にフューズ／アドレス比較回路１２０  の比較結果が一致の場合にはＦＳＲＡｉ  を選択し、不一致の場合にはＡｉを選択するように切り替える第２のアドレスバッファ／マルチプレクサＭＰ２を形成している。そして、このＭＰ２  の出力信号は、２段のインバータ回路７７，７８を経て内部アドレス信号ＲＡｉ  として転送される。
【００７４】
本例のＮＯＲ  型フラッシュメモリでは、上位のローアドレス（ＲＡ３−９）  により８本単位でワード線を選択し、下位のローアドレス（ＲＡ０−２）  により上記８本単位のワード線のうちのどれか１本を選択するように構成されている。したがって、上位のローアドレスで不良アドレスを記憶しておけば、８本単位で不良ビットを救済するローリダンダンシを実現可能である。
【００７５】
図１１は、図２に示したＮＯＲ  型フラッシュメモリのサブセルアレイ１１０  のうちの１個に不良ビットがあり、ローリダンダンシ１１０ｂによる置換が行われている場合について、ローカルローデコーダ１１３  の一部の出力回路とメモリセルＭの一部との接続関係を示す回路図であり、図１２は図１１の回路におけるデータ消去時の各部の電圧（動作条件）を示している。
【００７６】
図１１および図１２中、Ｍｉ／ＭＢｉ，Ｍｊ／ＭＢｊ  …は図２中のグローバルローデコーダ１１１  から出力する相補的な信号、Ｍｒｄ／ＭＢｒｄは図２中のリダンダンシ用のグローバルローデコーダ１１２  から出力する相補的な信号である。Ｆｉ，Ｆｊは図２中のサブローカルローデコーダ１２５  から８本単位で出力する信号Ｆｉをローカルローデコーダ１１４  で選択した信号である。Ｆｉ／Ｆｊは図２中のサブローカルローデコーダ１２５  から８本単位で出力する信号Ｆｉをリダンダンシ用のローカルローデコーダ１１４  で選択した信号である。ＶＢＢＢはデータの一括消去時に印加される−７．５Ｖ  の消去電圧である。
【００７７】
ＴＧ１  は各ワード線ＷＬｉ，ＷＬｊ  …に対応して直列に接続されている複数のＣＭＯＳトランスファゲートであり、それぞれ対応してＭｉ／ＭＢｉ，Ｍｊ／ＭＢｊ  …、Ｍｒｄ／ＭＢｒｄによりスイッチング制御され、読み出し／書き込み時にＦｉ，Ｆｊ  …をメモリセルＭのゲートに伝達する。
【００７８】
ＴＧ２  は、各ワード線ＷＬｉ，ＷＬｊ  …に対応して一端が接続され、他端がＶＢＢＢノードに接続されている複数のＮＭＯＳトランスファゲートであり、それぞれ対応してＭＢｉ，ＭＢｊ  …、ＭＢｒｄによりスイッチング制御され、データの一括消去時にＶＢＢＢをメモリセルＭのゲートに伝達する。
【００７９】
次に、図１１の回路のデータ消去時の動作について説明する。
【００８０】
選択されたメモリセルＭのドレイン電位Ｖｄ（選択されたメモリセルに接続されているビット線）を電位的にフローティング状態（ＦＬ）にし、ソース電位Ｖｓおよび基盤電位Ｖｐｗ，Ｖｎｗ  を＋１０Ｖにする。
【００８１】
この時、図１２（ａ）に示すように、不良ビットを含む８本単位のワード線ＷＬｉ  に対応する上位アドレスのローデコーダ１１１  の出力信号Ｍｉの電圧レベルは２．５Ｖ、その反転信号ＭＢｉ  の電圧レベルは−７．５Ｖ  に設定される。これに対して、図１２（ｂ）に示すように、正常な８本単位のワード線ＷＬｊ  に対応する上位アドレスのローデコーダ１１１  の出力信号Ｍｊの電圧レベルは−７．５Ｖ  、その反転信号ＭＢｊ  の電圧レベルは２．５Ｖに設定される。また、図１２（ｃ）に示すように、ローリダンダンシ１１０ｂによる置換が行われている正常な８本単位のワード線ＷＬｒｄに対応する上位アドレスのローデコーダ１１２  の出力信号Ｍｒｄ  の電圧レベルは−７．５Ｖ  、その反転信号ＭＢｒｄの電圧レベルは２．５Ｖに設定される。
【００８２】
一方、下位アドレスのローデコーダ１１３，１１４  の出力信号Ｆｉ，Ｆｊ，Ｆｉ／Ｆｊ  の電圧は２．５Ｖに設定される。その結果、不良ビットに接続されている不良ワード線ＷＬｉ  には２．５Ｖが印加されるので、不良ビットは消去されず、ワード線・基盤間のバイアスが緩和され、Ｗ／Ｅ  によるダメージが少なくなる。これに対して、正常ビットに接続されている正常ワード線ＷＬｊ，ＷＬｒｄには−７．５Ｖ  が印加されるので、正常ビットは通常の消去が行われる。
【００８３】
データの一括消去時は、上位アドレスのローデコーダ１１１，１１２  の出力信号Ｍｊ，Ｍｒｄの反転信号ＭＢｊ，ＭＢｒｄの電圧レベルは２．５Ｖに設定され、この反転信号ＭＢｊ，ＭＢｒｄによりオン状態になるＮＭＯＳトランスファゲートＴＧ２  を介して正常ワード線ＷＬｊ，ＷＬｒｄには消去バイアスＶＢＢＢの電圧レベル−７．５Ｖ  が印加されるので、正常ビットは通常の消去が行われる。
【００８４】
これに対して、上位アドレスのローデコーダ１１１  の出力信号Ｍｉの反転信号ＭＢｉの電圧レベルは−７．５Ｖ  に設定されるので、この反転信号ＭＢｉ  がゲートに印加されるＮＭＯＳトランスファゲートＴＧ２  はオフ状態になるので、不良ワード線ＷＬｉ  には消去バイアスＶＢＢＢが印加されない。
【００８５】
図１３は、図２に示したＮＯＲ  型フラッシュメモリのサブセルアレイ１１０  内に不良ビットが全く存在せず、ローリダンダンシ１１０ｂによる置換が行われていない場合について、ローカルローデコーダ１１３，１１４  の一部の出力回路とメモリセルＭの一部との接続関係を示す回路であり、図１４は図１３の回路におけるデータ消去時の各部の電圧（動作条件）を示している。ここで、図１３において、図１１中と同一部分には同一符号を付している。
【００８６】
次に、図１３の回路のデータ消去時の動作について説明する。
【００８７】
選択されたメモリセルＭのドレイン電位Ｖｄ（選択されたメモリセルＭに接続されているビット線）を電位的にフローティング状態（ＦＬ）にし、ソース電位Ｖｓおよび基盤電位Ｖｐｗ，Ｖｎｗ  を＋１０Ｖにする。この時、図１４（ａ）、（ｂ）に示すように、正常な８本単位のワード線ＷＬｉ，ＷＬＪに対応する上位アドレスのローデコーダ１１１の出力信号Ｍｉ，Ｍｊ  の電圧レベルは−７．５Ｖ  、その反転信号ＭｉＢ，ＭＢｊ  の電圧レベルは２．５Ｖに設定される。これに対して、図１４（ｃ）に示すように、使用されていないローリダンダンシ１１０ｂの８本単位のワード線ＷＬｒｄに対応する上位アドレスのローデコーダ１１２  の出力信号Ｍｒｄ  の電圧レベルは２．５Ｖ、その反転信号ＭＢｒｄの電圧レベルは−７．５Ｖ  に設定される。
【００８８】
一方、下位アドレスのローデコーダ１１３，１１４  の出力信号Ｆｉ，Ｆｊ，Ｆｉ／Ｆｊ  の電圧は２．５Ｖに設定される。その結果、正常ビットに接続されている正常ワード線ＷＬｉ，ＷＬＪ  には−７．５Ｖ  が印加されるので、正常ビットは通常の消去が行われる。これに対して、使用されていないローリダンダンシ１１０ｂのワード線ＷＬｒｄには２．５Ｖが印加されるので、ローリダンダンシ１１０ｂのメモリセルは消去されず、ワード線・基盤間のバイアスが緩和され、Ｗ／Ｅ  によるダメージが少なくなる。
【００８９】
上記したようにローリダンダンシ１１０ｂを使わない場合、データ消去時にローリダンダンシ１１０ｂのワード線ＷＬｒｄに正の電圧（＋２．５Ｖ）  をバイアスしている理由は、ローリダンダンシ１１０ｂのメモリセルの過消去を防止するためである。もし、ローリダンダンシ１１０ｂのメモリセルが過消去されてその閾値が０Ｖよりも低くなっていると、読み出し時に非選択のローリダンダンシ１１０ｂのワード線ＷＬｒｄを０Ｖにバイアスしても、そのメモリセルの電流をカットすることができず、読み出し誤動作を招くおそれがある。
【００９０】
データの一括消去時は、上位アドレスのローデコーダ１１１  の出力信号Ｍｉ，Ｍｊ  の反転信号ＭＢｉ，ＭＢの電圧レベルは２．５Ｖに設定され、この反転信号ＭＢｉ，ＭＢによりオン状態になるＮＭＯＳトランスファゲートＴＧ２  を介して正常ワード線ＷＬｉ，ＷＬＪ  には消去バイアスＶＢＢＢの電圧レベル−７．５Ｖ  が印加されるので、正常ビットは通常の消去が行われる。
【００９１】
これに対して、上位アドレスのローデコーダ１１２  の出力信号Ｍｒｄ  の反転信号ＭＢｒｄの電圧レベルは−７．５Ｖ  に設定され、この反転信号ＭＢｒｄがゲートに印加されるＮＭＯＳトランスファゲートＴＧ２  はオフ状態になるので、使用されていないローリダンダンシ１１０ｂのワード線ＷＬｒｄには消去バイアスＶＢＢＢが印加されない。
【００９２】
図１１ないし図１４を参照して上述したように、正常ビットのメモリセルの消去時に、ワード線の電圧レベルが−７．５Ｖ  、基盤のバイアスが＋１０Ｖであり、メモリセルにかかる電圧ストレスは１８Ｖ  である。これに対して、不良ビットに接続されている不良ワード線には、ローデコーダの耐圧（＋１０Ｖ）で決まる最大の電圧（本例では２．５Ｖ）を印加すると、不良セルには、ワード線の電圧レベルが＋２．５Ｖ  、基盤のバイアスが＋１０Ｖであり、メモリセルの電圧ストレスを＋７．５Ｖ  に緩和することができるので、Ｗ／Ｅ  によるワード線・基盤間の短絡を引き起こすことがなくなる。
【００９３】
即ち、上記第１の実施形態に係るＮＯＲ  型フラッシュメモリによれば、メモリセルのＷ／Ｅ  を繰り返しによってワード線・基盤間が短絡するビット不良を従来では見過ごされていたローリダンダンシで救済し、不良ビットを含むワード線に正の電圧を印加することによって、Ｗ／Ｅ  に絡んだ市場不良を防止可能なチャネル消去型フラッシュメモリを実現することができる。特に、コントローラ用のマイクロプロセッサと同じチップ上に混載されたフラッシュメモリでは、１つのメモリセル当りの書き替え可能回数は現状では１００  回程度あれば良いので、この程度の書き替え可能回数に対して上記ＮＯＲ  型フラッシュメモリは十分に応えることができる。
【００９４】
ところで、ワード線・基盤間に電位差があるので、メモリセルに対するＷ／Ｅ  を繰り返していくうちに、ある程度の閾値変動は起こり得る。メモリセルの特性には、製造バラツキからくる統計的な要素に起因するなどの理由で正規分布から外れるような特異な場合が存在し得る。このようなメモリセルは、裾ビットと呼ばれる。リダンダンシのワード線群または不良ワード線を含むワード線群に接続されているメモリセル中に裾ビットが存在する場合、Ｗ／Ｅ  回数を増やしていくと徐々に閾値が低い側へシフトし、最悪の場合にはワード線の電圧が０Ｖでもメモリセルがオン状態になるという不良ビットが発生してしまう。
【００９５】
そこで、このような不良ビットを排除するために、前記実施形態で述べたような対策に加えて、図２中に点線で示すように既知の自己収束制御回路１３０  を組み込むようにしてもよい。
【００９６】
この自己収束制御回路１３０  は、選択されたセルブロックのメモリセルに対するデータ消去動作の後、消去ブロック内の全ワード線を０Ｖにバイアスし、さらに、全ビット線を選択的に５Ｖ程度の電圧に設定する機能を有する。この機能により、通常よりも閾値が低いメモリセルのみの浮遊ゲートにドレイン側のアバランシェホットキャリア（ＤＡＨＣ）によって電子が注入され、このメモリセルの閾値がある正の値に自己整合的に回復（自己収束）し、選択されたセルブロック内の全てのメモリセルの閾値が一定範囲内に一括制御されることになる。
【００９７】
なお、本発明の不揮発性半導体記憶装置は、図２に示したような二重ローデコーダ形式以外のローデコーダ形式を有するＮＯＲ  型フラッシュメモリにも適用可能であり、ＮＯＲ  型フラッシュメモリに限らず、ＮＡＮＤ型フラッシュメモリ等にも適用することが可能である。
【００９８】
＜第２の実施形態＞
図１５は、前述したＮＯＲ  型フラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の構成の一例を示す。
【００９９】
ここでは、電子装置の一例として、携帯電子機器、例えばデジタルスチルカメラ５０を示す。このデジタルスチルカメラ５０の記録メディアとして用いられている電子カード（例えばメモリカード）５１は、第１の実施形態で前述したようなＮＡＮＤフラッシュメモリが集積化されて封止されたＩＣパッケージＰＫ１  を内部に有している．
デジタルスチルカメラ５０のケースには、カードスロット５２とそれに接続された回路基板（図示せず）が収納されており、メモリカード５１は、カードスロット５２に取り外しが可能な状態で装着された状態で前記回路基板上の電子回路に電気的に接続される。なお、メモリカード５１が例えば非接触型のＩＣカードである場合には、カードスロット５２に収納し、あるいは近づけることで、回路基板上の電子回路に無線信号により電気的に接続される。
【０１００】
なお、図１５中、５３はレンズ、１０８  は表示部（例えば液晶モニタ）、１１２  は操作ボタン（例えばシャッタボタン）、１１８  はストロボである。
【０１０１】
図１６は、図１５に示したデジタルスチルカメラの基本的な構成を示す。
【０１０２】
被写体からの光はレンズ（ＬＥＮＳＥ）５３  によって集光されて撮像装置（ＩＭＡＧＥ  ＰＩＣＫＵＰ  ＤＥＶＩＣＥ）５４  に入力される。撮像装置（例えばＣＭＯＳイメージセンサ）５４は、入力された光を光電変換し、例えばアナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ．）で増幅された後、アナログ／デジタルコンバータ（Ａ／Ｄ  ）によりデジタル変換される。変換された信号は、カメラ信号処理回路（ＣＡＭＥＲＡ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ  ＣＩＲＣＵＩＴ）５５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ  ）および色分離処理を行った後、輝度信号と色差信号に変換される。
【０１０３】
画像をモニタする場合、カメラ信号処理回路５５から出力された信号がビデオ信号処理回路（ＶＩＤＥＯ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ  ＣＩＲＣＵＩＴ）１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。上記した撮像装置５４、ＡＭＰ．、Ａ／Ｄ  、カメラ信号処理回路５５は、マイクロコンピュータ（ＭＩＣＲＯ  ＣＯＭＰＵＴＥＲ）１１１  によって制御される。
【０１０４】
ビデオ信号は、表示信号処理回路（ＤＩＳＰＬＡＹ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ  ＣＩＲＣＵＩＴ）１０７を介して、デジタルスチルカメラ５０に取り付けられた表示部（ＤＩＳＰＬＡＹ  ）１０８  に出力される。また、ビデオ信号は、ビデオドライバ（ＶＩＤＥＯ  ＤＲＩＶＥＲ）１０９  を介してビデオ出力端子１１０  に与えられる。
【０１０５】
このようにデジタルスチルカメラ５０により撮像された画像は、ビデオ出力端子１１０  を介してビデオ出力ＶＩＤＥＯ  ＯＵＴＰＵＴとして例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８  以外でも表示することができる。
【０１０６】
画像をキャプチャする場合、操作ボタン（ＯＰＥＲＡＴＩＯＮ  ＢＵＴＴＯＮ）１１２  を操作者が押す。これにより、マイクロコンピュータ１１１  はメモリコントローラ（ＭＥＭＯＲＹ  ＣＯＮＴＲＯＬＬＥＲ）１１３を制御し、カメラ信号処理回路５５から出力された信号がフレーム画像としてビデオメモリ（ＶＩＤＥＯ  ＭＥＭＯＲＹ）１１４  に書き込まれる。このように書き込まれたフレーム画像は、圧縮／伸張処理回路（ＣＯＭＰＲＥＳＳＩＮＧ／ＳＴＲＥＴＣＨＩＮＧ  ＣＩＲＣＵＩＴ）１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインターフェース（ＣＡＲＤ  ＩＮＴＥＲＦＡＣＥ）１１６  を介してカードスロット（ＣＡＲＤ  ＣＬＯＴ）５２  に装着されているメモリカード（ＭＥＭＯＲＹ  ＣＡＲＤ）５１  に記録される。
【０１０７】
記録した画像を再生する場合、メモリカード５１に記録されている画像をカードインターフェース１１６  を介して読み出し、圧縮／伸張処理回路１１５  により伸張した後、ビデオメモリ１１４  に書き込む。書き込まれた画像は、ビデオ信号処理回路１０６  に入力され、画像をモニタする場合と同様に表示部１０８  や画像機器に映し出される。
【０１０８】
なお、上記構成では、回路基板（ＣＩＲＣＵＩＴ  ＢＯＡＲＤ）１００上に、カードスロット５２、撮像装置５４、ＡＭＰ．、Ａ／Ｄ  、カメラ信号処理回路５５、ビデオ信号処理回路１０６  、表示装置１０７  、ビデオドライバ１０９  、マイクロコンピュータ１１１  、メモリコントローラ１１３  、ビデオメモリ１１４  、圧縮／伸張処理回路１１５  およびカードインターフェース１１６  が実装される。ここで、カードスロット５２については、回路基板１００  上に実装される必要はなく、コネクタケーブル等により回路基板１００  に接続されてもよい。
【０１０９】
また、回路基板１００  上には、さらに電源回路（ＰＯＷＥＲ  ＣＩＲＣＵＩＴ）１１７が実装される。電源回路１１７（例えばＤＣ／ＤＣ  コンバータ）  は、外部電源あるいは電池から電源の供給を受け、デジタルスチルカメラ５０の内部で使用する内部電源電圧を発生する。内部電源電圧は、上述した各回路に供給される他、ストロボランプ（ＳＴＲＯＢＯＳＣＯＰＩＣ  ＬＡＭＰ）１１８  、表示部１０８  にも供給される。
【０１１０】
本実施形態による電子カードは、上述したデジタルスチルカメラ等の携帯電子機器だけでなく、例えば図１７（Ａ）〜（Ｊ）に簡略的に示された各種機器にも適用可能である。即ち、図１７（Ａ）はビデオカメラ、図１７（Ｂ）はテレビジョン、図１７（Ｃ）はオーディオ機器、図１７（Ｄ）はゲーム機器、図１７（Ｅ）は電子楽器、図１７（Ｆ）は携帯電話、図１７（Ｇ）はパーソナルコンピュータ、図１７（Ｈ）はパーソナルデジタルアシスタント（ＰＤＡ  ）、図１７（Ｉ）はボイスレコーダ、図１７（Ｊ）は例えばＰＣＭＣＩＡ規格の形態を有するＰＣカード（例えばＰＣカードメモリ）を示している。
【０１１１】
【発明の効果】
上述したように本発明によれば、メモリセルのＷ／Ｅ  を繰り返してもワード線・基盤間が短絡してしまうようなビット不良に絡んだ市場不良を防止可能なチャネル消去型フラッシュメモリを実現し得る不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＮＯＲ  型フラッシュメモリおよびそれを用いた制御システムの構成例を示すブロック図。
【図２】図１中のＮＯＲ  型フラッシュメモリの構成例を示すブロック図。
【図３】図１中の複数のサブセルアレイのうちの一個を代表的に取り出し、構成の一例を示す回路図。
【図４】図２中のグローバルローデコーダの一部を示す回路図。
【図５】図４の回路の動作を示す真理値表を示す図。
【図６】図２中のリダンダンシ用のグローバルローデコーダを示す回路図。
【図７】図６の回路の動作を示す真理値表を示す図。
【図８】図２中のサブローカルローデコーダの一部を示す回路図。
【図９】図８の回路の動作を示す真理値表を示す図。
【図１０】図２中のアドレスマルチプレクサ回路を示す回路図。
【図１１】図２に示したＮＯＲ  型フラッシュメモリのサブセルアレイ内に不良ビットがあり、ローリダンダンシによる置換が行われている場合について、ローカルローデコーダの一部の出力回路とメモリセルの一部との接続関係を示す回路図。
【図１２】図１１の回路におけるデータ消去時の動作条件を示す図。
【図１３】図２に示したＮＯＲ  型フラッシュメモリのサブセルアレイ内に不良ビットが全く存在せず、ローリダンダンシによる置換が行われていない場合について、ローカルローデコーダの一部の出力回路とメモリセルの一部との接続関係を示す回路図。
【図１４】図１３の回路におけるデータ消去時の動作条件を示す図。
【図１５】本発明の第１の実施形態に係るＮＯＲ  型フラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の一例としてデジタルスチルカメラを示す一部透視斜視図。
【図１６】図１５に示したデジタルスチルカメラの基本的な構成例を示すブロック図。
【図１７】図１５中に示した電子カードを用いた各種の電子装置の構成例を簡略的に示す正面図。
【図１８】チャネル消去型のフラッシュメモリのメモリセルアレイ内のウェルおよびメモリセルの構造の一例を示している。
【図１９】図１８に示したメモリセルに対するデータの消去、書き込み、読み出しの動作時の各部の電圧条件を示す図。
【符号の説明】
１１０  …サブセルアレイ、１１０ａ…正規メモリ空間、１１０ｂ…ローリダンダンシ（冗長メモリ空間）、１１１  …グローバルローデコーダ、１１２  …リダンダンシ（Ｒ／Ｄ）  用グローバルローデコーダ、１１３  …ローカルローデコーダ、１１４  …リダンダンシ用ローカルローデコーダ、１１５  …カラム制御回路、１１６  …Ｐウェル制御回路、１１７  …ソース線電位制御回路、１１８  …アドレスバッファ回路、１１９  …フューズデータラッチ回路、１２０  …フューズ／アドレス比較回路、１２１  …アドレスマルチプレクサ、１２２  …データ入出力バッファ、１２３  …コマンド・ユーザー・インターフェイス、１２４  …ステートマシン、１２５  …サブローカルローデコーダ、１２６  …自己収束制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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