(57)【要約】【課題】リタイミング時のクロック信号を適切な位相に自動調整する位相調整回路において、データ信号として誤った情報を出力させない。【解決手段】Ｄ−Ｆ／Ｆ２および３は、クロック信号１１の位相がデータ信号１０に対して相対的にずれることによって符号誤りが発生する前兆を捉える。すなわち、Ｄ−Ｆ／Ｆ２はクロック信号の識別点がデータ信号のアイ開口の前方にこようとした場合、Ｄ−Ｆ／Ｆ３はクロック信号の識別点がデータ信号のアイ開口の後方にこようとした場合に、それぞれ“ハイ”レベルを出力する。遅延回路４，５は、上記識別点を用意するに必要なだけデータ信号を遅延させる。ＥＸ−ＯＲ７は、Ｄ−Ｆ／Ｆ２出力と、Ｄ−Ｆ／Ｆ３の反転出力とを比較して、不一致の場合にハイ”レベルを出力する。Ｔ−Ｆ／Ｆ９はハイ”レベルが入力すると、出力を反転し、ＥＸ−ＯＲ８はクロック信号の位相を１８０度ずらせる。【選択図】        図１
2004159223.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力するデータ信号をクロック信号によってリタイミングして出力する第１のフリップフロップと、
前記クロック信号の位相が相対的に進むことにより発生し得るエラーを回避するのに足りるだけ前記データ信号を遅延させる第１の遅延回路と、
前記第１のフリップフロップ出力を前記第１の遅延回路出力で識別する第２のフリップフロップと、
前記クロック信号の位相が相対的に遅れることにより発生し得るエラーを回避するのに足りるだけ前記データ信号を遅延させる第２の遅延回路と、
前記第１のフリップフロップ出力を前記第２の遅延回路出力で識別する第３のフリップフロップと、
前記第３のフリップフロップの出力データを論理反転するインバータと、
前記第２のフリップフロップの出力と前記インバータの出力とを比較する比較器と、
前記比較の結果が不一致の場合に出力を反転する第４のフリップフロップと、
前記第４のフリップフロップの出力が反転すると、外部から入力するクロック信号の位相を１８０度ずらせて前記第１のフリップフロップに供給する位相反転器とを有することを特徴とする位相調整回路。
【請求項２】
外部から入力するデータ信号をクロック信号によってリタイミングして出力する第１のフリップフロップと、
前記クロック信号の位相が相対的に進むことにより発生し得るエラーを回避するのに足りるだけ前記データ信号を遅延させる第１の遅延回路と、
前記第１のフリップフロップ出力を前記第１の遅延回路出力で識別する第２のフリップフロップと、
前記第２のフリップフロップの出力を積分する第１の積分器と、
前記第１の積分器の出力電圧を第１のリファレンス電圧と比較する第１のコンパレータと、
前記クロック信号の位相が相対的に遅れることにより発生し得るエラーを回避するのに足りるだけ前記データ信号を遅延させる第２の遅延回路と、
前記第１のフリップフロップ出力を前記第２の遅延回路出力で識別する第３のフリップフロップと、
前記第３のフリップフロップの出力データを論理反転するインバータと、
前記インバータの出力を積分する第２の積分器と、
前記第２の積分器の出力電圧を第２のリファレンス電圧と比較する第２のコンパレータと、
前記第１のコンパレータの出力と前記第２のコンパレータの出力とを比較する比較器と、
前記比較の結果が不一致の場合に出力を反転する第４のフリップフロップと、
前記第４のフリップフロップの出力が反転すると、外部から入力するクロック信号の位相を１８０度ずらせて前記第１のフリップフロップに供給する位相反転器とを有することを特徴とする位相調整回路。
【請求項３】
前記第１のリファレンス電圧および第２のリファレンス電圧は、当該位相調整回路において発生する雑音に起因する前記第１の積分器の出力電圧および前記第２の積分器の出力電圧を超える値であることを特徴とする請求項２に記載の位相調整回路。
【請求項４】
前記第１の遅延回路は、前記第１のＤ−Ｆ／Ｆの遅延時間と前記クロック信号の周期の１／４未満分の遅延時間との和だけ前記データ信号を遅延させ、
前記第２の遅延回路は、前記第１のＤ−Ｆ／Ｆの遅延時間と前記クロック信号の周期の３／４超１未満分の遅延時間との和だけ前記データ信号を遅延させることを特徴とする請求項１ないし請求項３のいずれかに記載の位相調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル伝送系において、データ信号とクロック信号との位相同期をとり直す（リタイミングする）位相調整回路に関する。
【０００２】
【従来の技術】
従来のこの種の位相調整回路（例えば、特許文献１参照）を図７，図８および図９により説明する。
【０００３】
回路図を示す図７を参照すると、この位相調整回路は、データ入力端子１０と、クロック入力端子１１と、３つのＤ型フリップフロップ（Ｄｅｌａｙ  Ｆｌｉｐ−Ｆｌｏｐ：「Ｄ−Ｆ／Ｆ」と記す）２１，２２および２３と、Ｔ型フリップフロップ（Ｔｏｇｇｌｅ  Ｆｌｉｐ−Ｆｌｏｐ：「Ｔ−Ｆ／Ｆ」と記す）２４と、インバータ２５と、２つの排他的論理和回路（「ＥＸ−ＯＲ」と記す）２６および２７と、データ出力端子１２とで構成されている。以下、データ入力端子１０上のデータ信号を１０、クロック入力端子１１上のクロック信号１１と記す。
【０００４】
タイムチャートを示す図８と、位相関係を示す図９により動作を説明する。この位相調整回路は、クロック信号１１がＥＸ−ＯＲ２７により正転ましくは反転されたＥＸ−ＯＲ２７出力を用いて、Ｄ−Ｆ／Ｆ２１がデータ信号１０をリタイミングしてデータ出力端子１２に出力するものである。
【０００５】
Ｄ−Ｆ／Ｆ２２はクロック信号１１の位相が適切であるか否かを判定する。Ｄ−Ｆ／Ｆ２２は、Ｄ−Ｆ／Ｆ２１と同じくＥＸ−ＯＲ２７出力をクロック端子Ｃに入力しているため、データ信号１０を略同じタイミングで識別している。したがって、図９（Ａ）に示すように、データ信号１０の中央付近にクロック信号１１が位置して、ＥＸ−ＯＲ２７出力の位相が適切である場合は、Ｄ−Ｆ／Ｆ２１出力とＤ−Ｆ／Ｆ２２出力は同じデータ信号となって出力される。
【０００６】
しかし、図９（Ｂ）に示すように、データ信号１０の論理の遷移点にクロック信号１１の識別点がくると、配線遅延や素子特性のバラツキ等により、Ｄ−Ｆ／Ｆ２１出力とＤ−Ｆ／Ｆ２２出力の論理が不定となって、常に同じデータ信号ではなくなる。図８では、データ信号１０の立上りエッジ近くにクロック信号１１が位置し、図９のようにデータ信号１０の中間電位する状態が続いており、タイミングＴ０でＤ−Ｆ／Ｆ２２出力は“ロウ”レベルであるべきのところ、ついに“ハイ”レベルとなっている。この結果、Ｄ−Ｆ／Ｆ２１出力を受ける装置では符号誤りが発生する。
【０００７】
Ｄ−Ｆ／Ｆ２１出力とＤ−Ｆ／Ｆ２２出力はＥＸ−ＯＲ２６で比較される。Ｄ−Ｆ／Ｆ２１のよって正常にリタイミングされている間は、ＥＸ−ＯＲ２６出力は“ロウ”レベルである。しかし、図８のタイミングＴ０でＤ−Ｆ／Ｆ２２出力が“ハイ”レベルとなって、Ｄ−Ｆ／Ｆ２１出力と一致しなくなると、ＥＸ−ＯＲ２６出力は“ハイ”レベルとなる。
【０００８】
インバータ２５はＥＸ−ＯＲ２７出力を反転しているので、タイミングＴ１においてＤ−Ｆ／Ｆ２３は“ハイ”レベルを出力する。この瞬間にＴ−Ｆ／Ｆ２４は出力論理を反転させ“ロウ”レベルを出力し、ＥＸ−ＯＲ２７はタイミングＴ２で出力を反転する。以上の結果、ＥＸ−ＯＲ２７出力は位相を１８０度ずらすことができるので、タイミングＴ３以降は正常な識別点にすることができる。
【０００９】
【特許文献１】
公開特許公報  平１−２３３８５０（第１−第４頁、図１）
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した位相調整回路では、データ信号１０の論理の遷移点にクロック信号１１の識別点がきて誤りが発生した段階で、リタイミングに使用するクロック信号を適切な位相となるように調整しているため、符号誤りが復旧されるまでの間はデータ信号として誤った情報が出力されるままになるという問題がある。
【００１１】
本発明の目的は、データ信号として誤った情報が出力されることがない位相調整回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の位相調整回路は、外部から入力するデータ信号（図１の１０）をクロック信号（図１の１１）によってリタイミングして出力する第１のフリップフロップ（図１の１）と、クロック信号の位相が相対的に進むことにより発生し得るエラーを回避するのに足りるだけデータ信号を遅延させる第１の遅延回路（図１の４）と、第１のフリップフロップ出力を第１の遅延回路出力で識別する第２のフリップフロップ（図１の２）と、クロック信号の位相が相対的に遅れることにより発生し得るエラーを回避するのに足りるだけデータ信号を遅延させる第２の遅延回路（図１の５）と、第１のフリップフロップ出力を第２の遅延回路出力で識別する第３のフリップフロップ（図１の３）と、第３のフリップフロップの出力データを論理反転するインバータ（図１の６）と、第２のフリップフロップの出力とインバータの出力とを比較する比較器（図１の７）と、比較の結果が不一致の場合に出力を反転する第４のフリップフロップ（図１の９）と、第４のフリップフロップの出力が反転すると、外部から入力するクロック信号の位相を１８０度ずらせて第１のフリップフロップに供給する位相反転器（図１の８）とを有することを特徴とする。
【００１３】
本発明の第２の位相調整回路は、外部から入力するデータ信号（図５の１０）をクロック信号（図５の１１）によってリタイミングして出力する第１のフリップフロップ（図５の１）と、クロック信号の位相が相対的に進むことにより発生し得るエラーを回避するのに足りるだけデータ信号を遅延させる第１の遅延回路（図５の４）と、第１のフリップフロップ出力を第１の遅延回路出力で識別する第２のフリップフロップ（図５の２）と、第２のフリップフロップの出力を積分する第１の積分器（図５の１３）と、第１の積分器の出力電圧を第１のリファレンス電圧と比較する第１のコンパレータ（図５の１５）と、クロック信号の位相が相対的に遅れることにより発生し得るエラーを回避するのに足りるだけデータ信号を遅延させる第２の遅延回路（図５の５）と、第１のフリップフロップ出力を第２の遅延回路出力で識別する第３のフリップフロップ（図５の３）と、第３のフリップフロップの出力データを論理反転するインバータ（図５の６）と、インバータの出力を積分する第２の積分器（図５の１４）と、第２の積分器の出力電圧を第２のリファレンス電圧と比較する第２のコンパレータ（図５の１６）と、第１のコンパレータの出力と第２のコンパレータの出力とを比較する比較器（図５の７）と、比較の結果が不一致の場合に出力を反転する第４のフリップフロップ（図５の９）と、第４のフリップフロップの出力が反転すると、外部から入力するクロック信号の位相を１８０度ずらせて第１のフリップフロップに供給する位相反転器（図５の８）とを有することを特徴とする。
【００１４】
ここで、第１のリファレンス電圧および第２のリファレンス電圧は、当該位相調整回路において発生する雑音に起因する第１の積分器の出力電圧および第２の積分器の出力電圧を超える値とされる。  また、第１の遅延回路は、第１のＤ−Ｆ／Ｆの遅延時間とクロック信号の周期の１／４未満分の遅延時間との和だけデータ信号を遅延させ、第２の遅延回路は、第１のＤ−Ｆ／Ｆの遅延時間とクロック信号の周期の３／４超１未満分の遅延時間との和だけデータ信号を遅延させる。
【００１５】
このように、本発明では、データ信号とクロック信号とのリタイミングを行う位相調整回路において、位相同期データ信号の論理の遷移点にクロック信号の識別点が近づく前に、リタイミングに使用するクロック信号を適切な位相となるように自動的に調整する構成としたため、データ信号として誤った情報が出力されることがなくなる。
【００１６】
また、位相調整回路で雑音が発生しても、その積分値が所定の値に達するまではクロック信号の調整をしない構成としたため、雑音によって誤った位相調整を阻止できる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しながら説明する。
【００１８】
【実施例の構成】
図１は本発明の位相調整回路の一実施例を示す構成図である。この位相調整回路は、データ入力端子１０と、クロック入力端子１１と、３つのＤ−Ｆ／Ｆ１，２および３と、２つの遅延回路４および５と、インバータ６と、２つのＥＸ−ＯＲ７および８と、Ｔ−Ｆ／Ｆ９と、データ出力端子１２とで構成されている。
【００１９】
データ入力端子１０は、外部から入力するデータ信号をＤ−Ｆ／Ｆ１のデータ端子Ｄと遅延回路４および５の入力端子へ導き、クロック入力端子１１は、外部から入力するクロック信号をＥＸ−ＯＲ８の一方の入力端子へ導く。ＥＸ−ＯＲ８は、Ｔ−Ｆ／Ｆ９の出力端子Ｑが“ハイ”レベルならクロック信号１１を論理反転して、“ロウ”レベルならクロック信号１１をそのままＤ−Ｆ／Ｆ１のクロック端子Ｃへ導く。
【００２０】
Ｄ−Ｆ／Ｆ１は、クロック端子Ｃ上のクロック信号によってデータ端子Ｄ上のデータ信号をリタイミングしてデータ出力端子１２へ出力する。リタイミングとは、データ信号１０とクロック信号１１との位相同期を取り直すことを意味する。これは、本来、データ信号１０の位相とクロック信号１１の位相は同期している筈であるが、伝送してくるにつれて両者の位相がずれてくるため、それを是正する措置である。
【００２１】
遅延回路４は、Ｄ−Ｆ／Ｆ１の遅延時間ｄとクロック信号１１の周期の１／４未満分の遅延時間αとの和だけ、データ信号１０を遅延させてＤ−Ｆ／Ｆ２のクロック端子Ｃへ導く。また、遅延回路５は、Ｄ−Ｆ／Ｆ１の遅延時間ｄとクロック信号１１の周期の３／４超１未満分の遅延時間βとの和だけ、データ信号１０を遅延させてＤ−Ｆ／Ｆ３のクロック端子Ｃへ導く。遅延回路４および５は、配線やトランジスタなど遅延補償できるものにより構成されている。
【００２２】
Ｄ−Ｆ／Ｆ１出力はＤ−Ｆ／Ｆ２およびＤ−Ｆ／Ｆ３のデータ端子Ｄに導かれている。Ｄ−Ｆ／Ｆ２は、Ｄ−Ｆ／Ｆ１によってリタイミングされた後のＤ−Ｆ／Ｆ１出力を遅延回路４出力、すなわちリタイミング前のデータ信号１０を遅延時間（ｄ＋α）だけ遅延させた信号で識別する。同様に、Ｄ−Ｆ／Ｆ３は、Ｄ−Ｆ／Ｆ１によってリタイミングされた後のＤ−Ｆ／Ｆ１出力を遅延回路５出力、すなわちリタイミング前のデータ信号１０を遅延時間（ｄ＋β）だけ遅延させた信号で識別する。
【００２３】
ここで、データ信号１０のパルス幅の中央にクロック信号１１の立上りエッジが位置する場合に、データ信号１０とクロック信号１１の位相同期上の位相余裕が最大となる。この場合、Ｄ−Ｆ／Ｆ２出力はデータ信号１０に対してクロック信号１１の周期の１／２だけ遅延する。したがって、Ｄ−Ｆ／Ｆ２はＤ−Ｆ／Ｆ１出力信号を必ず識別できず、Ｄ−Ｆ／Ｆ３はＤ−Ｆ／Ｆ１出力を必ず識別できる。
【００２４】
しかし、データ信号１０とクロック信号１１の位相関係が上記最適位置からずれてきてクロック信号１１の位相が相対的に進み過ぎ、αより早い時点でリタイミングするようになると、Ｄ−Ｆ／Ｆ２がＤ−Ｆ／Ｆ１出力を識別できなくなる。このとき、α，βの定義から明らかなように、Ｄ−Ｆ／Ｆ３はＤ−Ｆ／Ｆ１出力信号を識別できている。一方、クロック信号１１の位相が相対的に遅れ過ぎ、βより遅い時点でリタイミングするようになると、Ｄ−Ｆ／Ｆ３がＤ−Ｆ／Ｆ１出力信号を識別できなくなる。このとき、α，βの定義から明らかなように、Ｄ−Ｆ／Ｆ２はＤ−Ｆ／Ｆ１出力を識別できている。
【００２５】
インバータ１０７はＤ−Ｆ／Ｆ３の出力データを論理反転する。したがって、データ信号１０とクロック信号１１の位相関係が正常範囲内にある場合には、同極性の信号がＥＸ−ＯＲ７に入力する。一方、クロック信号１１の位相がαより進み、またはβより遅れると、異極性の信号がＥＸ−ＯＲ７に入力する。
【００２６】
ＥＸ−ＯＲ７は、入力信号が同極性なら“ロウ”レベル、異極性なら“ハイ”レベルをＴ−Ｆ／Ｆ９へ出力する。Ｔ−Ｆ／Ｆ９は入力信号が“ロウ”レベルから“ハイ”レベルに変化すると“ハイ”レベルをＥＸ−ＯＲ８へ出力する。
【００２７】
【実施例の動作】
次に、以上のように構成された本位相調整回路の動作について、図２，図３および図４に示すフローチャートをも参照して説明する。
【００２８】
図２はデータ信号１０とクロック信号１１との位相が正常動作範囲内にある場合のフローチャートである。データ信号１０はランダムパターンとする。この場合は、データ信号１０とクロック信号１１の位相関係は図９（Ａ）に示すようである。
【００２９】
この場合、Ｔ−Ｆ／Ｆ９出力は後に証明するように“ロウ”レベルであるため、ＥＸ−ＯＲ８はクロック信号１１を論理反転することなく、そのまま出力する。したがって、Ｄ−Ｆ／Ｆ１は、データ信号１０立上りエッジのタイミングｔ０からのクロック信号１１の位置であるクロックタイミングｔ１でデータ信号１０をリタイミングし、クロックタイミングｔ１からＤ−Ｆ／Ｆ１の遅延時間ｄだけ遅れたタイミングｔ３に出力する。
【００３０】
遅延回路４は、データ信号１０を（ｄ＋α）だけ遅延させてＤ−Ｆ／Ｆ２のクロック端子Ｃに入力する。αはクロック信号１１の周期の１／４未満分の値を有するため、遅延回路４出力の立上りエッジ（タイミングｔ２）では必ずＤ−Ｆ／Ｆ１出力は“ロウ”レベルであるので、Ｄ−Ｆ／Ｆ１０２出力を遅延回路４出力で識別するＤ−Ｆ／Ｆ２の出力は“ロウ”レベルとなる。
【００３１】
また、遅延回路５は、データ信号１０を（ｄ＋β）だけ遅延させてＤ−Ｆ／Ｆ３のクロック端子Ｃに入力する。βはクロック信号１１の周期の３／４超１未満分の値を有するため、遅延回路５出力の立上りエッジ（タイミングｔ４）では必ずＤ−Ｆ／Ｆ１出力は“ハイ”レベルであるので、Ｄ−Ｆ／Ｆ１出力を遅延回路５出力で識別するＤ−Ｆ／Ｆ３の出力は“ハイ”レベルとなる。
【００３２】
インバータ６はＤ−Ｆ／Ｆ３出力の“ハイ”レベルを論理反転して“ロウ”レベルとし、この“ロウ”信号がＤ−Ｆ／Ｆ２出力の“ロウ”信号と共にがＥＸ−ＯＲ７に入力する。この結果、ＥＸ−ＯＲ７出力は“ロウ”レベルを維持して、Ｔ−Ｆ／Ｆ９のデータ端子Ｔに入力するので、Ｔ−Ｆ／Ｆ９出力に変化がない。結局、当初の設定どおり、ＥＸ−ＯＲ８の一方の入力端子にはＴ−Ｆ／Ｆ９出力の“ロウ”レベルが入力するため、ＥＸ−ＯＲ８はクロック信号１１を論理反転することなく、そのままＤ−Ｆ／Ｆ１に供給する。
【００３３】
ここで、Ｄ−Ｆ／Ｆ１出力，遅延回路４出力および遅延回路５出力は、データ信号１０と同じ情報を持つ位相の異なったデータ信号である。Ｄ−Ｆ／Ｆ１出力の位相（タイミングｔ３）が遅延回路４出力の位相（タイミングｔ２）と遅延回路５出力の位相（タイミングｔ４）の中間に位置する場合に、十分な位相余裕が確保されて正常動作が保証される。この場合は、クロックタイミングｔ１の値がα超β未満であることを意味する。
【００３４】
図３は、クロック信号１１が相対的に早くなって、クロックタイミングｔ１の値がαより小さくなった場合のタイムチャートである。この場合は、データ信号１０とクロック信号１１の位相関係は図９（Ｂ）に示すようである。
【００３５】
この場合は、Ｄ−Ｆ／Ｆ１でのＥＸ−ＯＲ８出力によるデータ信号１０の識別タイミングがデータビットの前寄りになる。このため、Ｄ−Ｆ／Ｆ１出力の立上りエッジ（タイミングｔ３）は図２におけるよりも早まる。しかし、遅延回路１４出力の立上りエッジ（タイミングｔ２）および遅延回路５出力の立上りエッジ（タイミングｔ４）は当然に不変である。
【００３６】
クロックタイミングｔ１の値がαより小さくなると、Ｄ−Ｆ／Ｆ１出力の立上りエッジ（タイミングｔ３）が遅延回路４出力の立上りエッジ（タイミングｔ２）より早くなる。このため、Ｄ−Ｆ／Ｆ１出力を遅延回路４出力で識別するＤ−Ｆ／Ｆ２出力がタイミングｔ５で“ハイ”レベルに変化する。
【００３７】
一方、βの定義からＤ−Ｆ／Ｆ３出力は図２におけるのと同様に“ハイ”レベルであり、インバータ６出力は“ロウ”レベルである。この結果、ＥＸ−ＯＲ７出力はタイミングｔ５からやや遅れて“ハイ”レベルへと変化し、クロック信号１１が適切な位相でないことを検出する。Ｔ−Ｆ／Ｆ９はＥＸ−ＯＲ７出力が“ロウ”レベルから“ハイ”レベルへと変化するので、論理反転した“ハイ”レベルをＥＸ−ＯＲ８へ出力する。
【００３８】
ＥＸ−ＯＲ８はタイミングｔ６でクロック信号１１を反転する。反転される前のクロックタイミングｔ１の値はαより小さいため、反転された後のクロックタイミングｔ７は必ずβ未満となるので、図２における正常動作状態へと復帰することができる。
【００３９】
図４は、クロック信号１１が相対的に遅くなって、クロックタイミングｔ０の値がβより大きくなった場合のタイムチャートである。この場合も、データ信号１０とクロック信号１１の位相関係は図９（Ｂ）に示すようである。
【００４０】
この場合は、Ｄ−Ｆ／Ｆ１でのＥＸ−ＯＲ８出力によるデータ信号１０の識別タイミングがデータビットの後寄りになる。このため、Ｄ−Ｆ／Ｆ１出力の立上りエッジ（タイミングｔ３）は図２におけるよりも遅くなる。しかし、遅延回路４出力の立上りエッジ（タイミングｔ２）および遅延回路５出力の立上りエッジ（タイミングｔ４）は当然に不変である。
【００４１】
クロックタイミングｔ１の値はβより大きいので、Ｄ−Ｆ／Ｆ１出力の立上りエッジ（タイミングｔ３）が遅延回路５出力の立上りエッジ（タイミングｔ４）より遅くなる。このため、Ｄ−Ｆ／Ｆ１出力を遅延回路５出力で識別するＤ−Ｆ／Ｆ３出力がタイミングｔ５で“ロウ”レベルに変化し、インバータ６出力は“ハイ”レベルとなる。
【００４２】
一方、αの定義からＤ−Ｆ／Ｆ２出力は図２におけるのと同様に“ロウ”レベルであり、インバータ６出力は“ロウ”レベルである。この結果、ＥＸ−ＯＲ７出力はタイミングｔ５からやや遅れて“ハイ”レベルへと変化し、クロック信号１１が適切な位相でないことを検出する。Ｔ−Ｆ／Ｆ９はＥＸ−ＯＲ７出力が“ロウ”レベルから“ハイ”レベルへと変化するので、論理反転した“ハイ”レベルをＥＸ−ＯＲ８へ出力する。
【００４３】
ＥＸ−ＯＲ８はタイミングｔ６でクロック信号１１を反転する。反転される前のクロックタイミングｔ１の値はβより大きいため、反転された後のクロックタイミングｔ７は必ずα超となるので、図２における正常動作状態へと復帰することができる。
【００４４】
以上に説明したように、本実施例によれば、クロック信号１１の位相が相対的にαより進み、またはβより遅れると、リタイミングに使用するクロック信号の位相を事前に１８０度ずら構成としたため、データ信号として誤った情報が出力されることがなくなる。
【００４５】
なお、αまたはβの値の設定によって、クロック信号１１の位相ずれに起因する符号誤りの前兆予測タイミング、すなわちエラー発生許容をどれだけにするかの調整が可能である。αまたはβの値を小さくすれば符号誤りの前兆予測タイミングが早まり、エラーの発生は厳しく阻止される。一方、αまたはβの値を大きくすれば符号誤りの前兆予測タイミングが遅くなり、エラーの発生が許容される程度は甘くなる。
【００４６】
【他の実施例】
次に、本発明の他の実施例について図５および図６を参照して説明する。上記の実施例では、Ｄ−Ｆ／Ｆ１，２または３が雑音に反応してＴ−Ｆ／Ｆ９が出力を反転することがある。この実施例は、このような問題点を解消したものである。
【００４７】
図５は本発明の位相調整回路の他の実施例を示す回路図である。この位相調整回路は、図１に示した位相調整回路に、２つの積分器１３，１４および２つのコンパレータ１５，１６をそれぞれ設けている。積分器１３はＤ−Ｆ／Ｆ２の出力に接続し、積分器１３の出力はコンパレータ１５の入力の一方に接続する。コンパレータ１５の他方の入力にはリファレンス電圧ＲＥＦ１を接続し、コンパレータ１５の出力をＥＸ−ＯＲ７の一方の入力に接続する。同様に、積分器１４はインバータ６の出力に接続し、積分器１４の出力はコンパレータ１６の入力の一方に接続する。コンパレータ１６の他方の入力にはリファレンス電圧ＲＥＦ２を接続し、コンパレータ１６の出力をＥＸ−ＯＲ７の他方の入力に接続する。
【００４８】
本実施例でのリタイミング時におけるクロック信号１１の位相ずれの検出方法は基本的には前記実施例と同じである。ただし、積分器１３，１４はＤ−Ｆ／Ｆ２，３の出力を積分した結果（直流電圧）をコンパレータ１５，１６に出力する。コンパレータ１５，１６は、積分器１３，１４の出力がリファレンス電圧ＲＥＦ１，ＲＥＦ２に達するまでは積分器１３，１４の出力をＥＸ−ＯＲ７に出力しない。これにより雑音の影響を排除する。クロック信号１１の位相ずれが発生した場合は、Ｄ−Ｆ／Ｆ２，３からは相対的に幅の広いパルスが出力されるので、積分器１３，１４の出力がリファレンス電圧ＲＥＦ１，ＲＥＦ２に達し、ＥＸ−ＯＲ７に出力される。これによって位相ずれによる誤りの前兆を検出できるのである。
【００４９】
図６において、タイミングｔ０でＤ−Ｆ／Ｆ２が雑音による幅の狭いパルスを出力している。積分器１３はこれを積分するが、積分器１３は適切な時定数を有しているので出力電圧は僅かに上昇するのみでリファレンス電圧ＲＥＦ１を超えないため、エラーとして検出されずＥＸ−ＯＲ８によるクロック信号１１の位相反転は行われない。
【００５０】
タイミングｔ１でクロック信号１１の位相ずれに基づき、図３に示したように、Ｄ−Ｆ／Ｆ２が相対的に幅の広いパルスを出力する。積分器１３の出力電圧は次第に上昇し、タイミングｔ２でリファレンス電圧ＲＥＦ１を超える。すると、コンパレータ１５は“ハイ”レベルの信号をＥＸ−ＯＲ７に出力する。この後の動作は図１の実施例と同様である。クロック信号１１の位相ずれが収まった後は、積分器１５の出力電圧は時定数により降下し、コンパレータ１５の出力は“ロウ”レベルに復する。したがって、クロック信号１１の位相は反転された後の状態に維持される。
【００５１】
上記説明は、Ｄ−Ｆ／Ｆ３側で雑音が発生し、またはクロック信号１１の位相ずれが起きた場合も同様である。積分器１４はインバータ６の出力を積分し、コンパレータ１６は積分器１４の出力電圧をリファレンス電圧ＲＥＦ２と比較する。図４に示したように、Ｄ−Ｆ／Ｆ３が相対的に幅の広いパルスを出力していると、クロック信号１１の位相が反転される。しかし、幅の狭い雑音によってクロック信号１１の位相が反転されることはない。
【００５２】
なお、コンパレータ１５，１６に供給されるリファレンス電圧ＲＥＦ１，ＲＥＦ２の設定値によって、雑音に起因する符号誤りをどこまで許容することにするかの調整が可能である。リファレンス電圧ＲＥＦ１，ＲＥＦ２を小さくすれば厳しくなり、大きくすれば寛容になる。
【００５３】
【発明の効果】
本発明の第１の効果は、データ信号とクロック信号とのリタイミングを行う位相調整回路において、位相同期データ信号の論理の遷移点にクロック信号の識別点が近づく前に、リタイミングに使用するクロック信号を適切な位相となるように自動的に調整する構成としたため、データ信号として誤った情報が出力されることがなくなるということである。
【００５４】
また、本発明の第２の効果は、位相調整回路で雑音が発生しても、その積分値が所定の値に達するまではクロック信号の調整をしない構成としたため、雑音によって誤った位相調整を回避できるということである。
【図面の簡単な説明】
【図１】本発明の位相調整回路の一実施例を示す構成図
【図２】図１に示した実施例の正常動作時におけるタイムチャート
【図３】図１に示した実施例クロック信号の位相が相対的に進み過ぎた場合のタイムチャート
【図４】図１に示した実施例クロック信号の位相が相対的に遅れ過ぎた場合のタイムチャート
【図５】本発明の位相調整回路の他の実施例を示す構成図
【図６】図５に示した実施例のタイムチャート
【図７】従来の位相調整回路の一例を示す構成図
【図８】図７に示した従来例のタイムチャート
【図９】データ信号１０とクロック信号１１との位相関係を示す図
【符号の説明】
１，２，３      Ｄ−Ｆ／Ｆ
４，５          遅延回路
６              インバータ
７，８          ＥＸ−ＯＲ
９              Ｔ−Ｆ／Ｆ
１０      データ入力端子
１１      クロック入力端子
１２      データ入力端子
１３，１４      積分器
１５，１６      コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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