(57)【要約】【課題】ドプラ周波数分散の大きいクラッタを抑圧し得るレーダ信号処理装置を提供する。【解決手段】複数のアンテナ素子１１〜１ｎにより受信されるパルスエコー信号からビーム形成回路６０によりビーム合成信号を形成してＦＦＴ処理部７０とタップドディレイライン８０とに分岐入力する。ＦＦＴ処理部７０によりフィルタバンク信号Ｙｉｎ１〜ＹｉｎＢを生成してキャンセレーション回路３００に入力する。タップドディレイライン８０により各タップごとにビーム合成信号を遅延量τ１、τ２、…τＫ−１ずつ遅延し、これをプリプロセッサ回路２００に入力する。プリプロセッサ回路２００においてフィルタバンク信号Ｙｉｎ１〜ＹｉｎＢの不要波成分を生成し、キャンセレーション回路３００により各フィルタバンク信号Ｙｉｎ１〜ＹｉｎＢから不要波成分を減算して不要波成分を各フィルタバンクごとに抑圧する。【選択図】    図１
2004239845.tif 000002
【特許請求の範囲】
【請求項１】
複数のアンテナ素子により受信されるパルスエコー信号から主ビーム信号を形成する主ビーム形成手段と、
この主ビーム形成手段により形成される前記主ビーム信号からそれぞれドプラ速度に対応する複数のフィルタバンクを形成するフィルタバンク形成手段と、
前記主ビーム形成手段により形成される主ビーム信号を各タップごとにパルス繰返し周期ずつ遅延して複数の遅延信号を生成するタップ付き遅延手段と、
このタップ付き遅延手段により生成される複数の遅延信号に基づいて、前記複数のフィルタバンクのサイドローブによる不要波成分を各フィルタバンクごとにアダプティブに抑圧する不要波抑圧手段とを具備することを特徴とするレーダ信号処理装置。
【請求項２】
前記不要波抑圧手段は、
前記タップ付き遅延手段により生成される複数の遅延信号に含まれる不要波成分から各フィルタバンクごとの不要波成分を生成する不要波成分生成手段と、
この不要波成分生成手段により生成される不要波成分を各フィルタバンクのフィルタバンク信号から減算する減算手段とを備えることを特徴とする請求項１に記載のレーダ信号処理装置。
【請求項３】
前記不要波成分生成手段は、前記タップ付き遅延手段により生成される複数の遅延信号に含まれる不要波成分からグラムシュミット方式のもとで各フィルタバンクごとの不要波成分を生成することを特徴とする請求項２に記載のレーダ信号処理装置。
【請求項４】
前記不要波成分生成手段は、前記タップ付き遅延手段により生成される複数の遅延信号に含まれる不要波成分からフィードバックループ方式のもとで各フィルタバンクごとの不要波成分を生成することを特徴とする請求項２に記載のレーダ信号処理装置。
【請求項５】
前記不要波成分生成手段は、前記タップ付き遅延手段により生成される複数の遅延信号に含まれる不要波成分から直接解方式のもとで各フィルタバンクごとの不要波成分を生成することを特徴とする請求項２に記載のレーダ信号処理装置。
【請求項６】
前記フィルタバンク形成手段は、前記主ビーム形成手段により形成される前記主ビーム信号に対して高速フーリエ変換処理を施して前記複数のフィルタバンクを形成することを特徴とする請求項１に記載のレーダ信号処理装置。
【請求項７】
前記フィルタバンク形成手段は、前記主ビーム形成手段により形成される前記主ビーム信号に対して離散的フーリエ変換処理を施して前記複数のフィルタバンクを形成することを特徴とする請求項１に記載のレーダ信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クラッタを適応的に抑圧するレーダ信号処理装置に関する。
【０００２】
【従来の技術】
レーダ信号処理装置においては、クラッタを抑圧する能力が重要な指標となる。この種の既存の装置においてはＭＴＩ（Ｍｏｖｉｎｇ  Ｔａｒｇｅｔ  Ｉｎｄｉｃａｔｏｒ）のみ、またはＭＴＩと、ＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）またはＤＦＴ（Ｄｉｓｃｒｅｔｅ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）をカスケードに組み合わせ、帯域の固定された周波数フィルタを用いることによりクラッタを抑圧するようにしている。
【０００３】
しかしながらこのような構成においては、ドプラ速度分散（すなわちドプラ周波数分散）が大きいクラッタに対しては、各フィルタのサイドローブに生じるクラッタを抑圧することが困難である。このためクラッタ成分が残留し、精密なレーダ信号処理を実施することが難しいという不具合がある。
【０００４】
なお、この種の技術に関する情報を開示する文献に下記の特許文献１がある。この文献には、ディジタル信号に変換されたアンテナ素子信号の一部若しくは全部を抽出した抽出信号に関してその振幅値の規格化を行ない、各抽出信号に含まれる不要波成分を順次段階的に相関除去することにより、不要波除去にかかる処理時間を大幅に短縮できるようにしたアダプティブアンテナ装置が開示される。
【０００５】
【特許文献１】
特開平２−３９７０５号公報
【０００６】
【発明が解決しようとする課題】
以上のように既存のレーダ信号処理装置は、ドプラ周波数分散の大きいクラッタを抑圧することが困難であるという不具合を有する。
本発明は上記事情によりなされたもので、その目的は、ドプラ周波数分散の大きいクラッタを抑圧し得るレーダ信号処理装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために本発明は、複数のアンテナ素子により受信されたパルスエコー信号から主ビーム信号を形成する主ビーム形成手段と、この主ビーム形成手段により形成される前記主ビーム信号からそれぞれドプラ速度に対応する複数のフィルタバンクを形成するフィルタバンク形成手段と、前記主ビーム形成手段により形成される主ビーム信号を各タップごとにパルス繰返し周期ずつ遅延して複数の遅延信号を生成するタップ付き遅延手段と、このタップ付き遅延手段により生成される複数の遅延信号に基づいて前記複数のフィルタバンクのサイドローブによる不要波成分を各フィルタバンクごとにアダプティブに抑圧する不要波抑圧手段とを具備することを特徴とする。
【０００８】
このような構成であるから、パルス繰返し周期ずつ遅延する複数の遅延信号がタップ付き遅延手段により生成され、これをアダプティブ処理に用いることができる。すなわち、各遅延信号を用いて例えばグラムシュミット方式などにより各フィルタバンクに含まれる不要波成分を生成することができ、これを各フィルタバンク信号からそれぞれ減算することで、各フィルタごとに不要波成分を除去することができるようになる。従ってドプラ周波数分散の大きいクラッタがレーダエコーに含まれている場合でも、これを効果的に抑圧することが可能になる。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
（第１の実施形態）
図１は、本発明に係わるレーダ信号処理装置の第１の実施形態を示す機能ブロック図である。このレーダ信号処理装置は、レーダパルスのエコーをアクティブフェーズドアレイを用いて受信し、複数のフィルタバンクを形成して各フィルタバンクごとのクラッタ成分をアダプティブに抑圧する機能を備える。特に図１のレーダ信号処理装置は、アダプティブ処理としてグラムシュミット型を用いる。
【００１０】
図１において、アンテナ素子１１〜１ｎに到来するパルスエコーはそれぞれ送受信モジュール（ＴＲ）２１〜２ｎで低雑音増幅され、第１周波数変換器３１〜３ｎ、第２周波数変換器４１〜４ｎを介して中間周波数信号にまでダウンコンバートされる。その後各中間周波数信号は、アナログ／ディジタル（ＡＤ）変換器５１〜５ｎによりそれぞれディジタル信号に変換され、次いでビーム形成回路６０によりビーム合成される。
【００１１】
ビーム信号は２分岐され、一方はＦＦＴ処理部７０に入力され他方はタップドディレイライン８０に入力される。ＦＦＴ処理部７０はビーム合成された信号に対して高速フーリエ変換処理を施し、それぞれ異なるドプラ速度に対応する複数のフィルタバンクを形成する。各フィルタバンクから出力されるフィルタバンク信号Ｙｉｎ１〜ＹｉｎＢは、キャンセレーション回路３００に入力される。
【００１２】
タップドディレイライン８０に入力されるビーム合成信号は、Ｋ−１段の各タップ８１〜８Ｋ−１においてそれぞれ遅延量τ１、τ２、…τＫ−１だけ遅延される。各遅延量τ１、τ２、…τＫ−１は、いずれもレーダパルスのパルス繰返し周期（ＰＲＩ）に合わせて設定される。各タップ８１〜８Ｋ−１から取り出される遅延信号Ｘｉｎ１〜ＸｉｎＫは、いずれもプリプロセッサ回路２００に入力される。
【００１３】
プリプロセッサ回路２００は、シストリックアレイ状に接続される演算セルＡと演算セルＢとを備え、各フィルタバンクにおけるクラッタ成分に相当する演算出力Ｘｏｕｔ１とＸｏｕｔ２とを生成してこれをキャンセレーション回路３００に入力する。キャンセレーション回路３００はアレイ状に接続される演算セルＢを備え、プリプロセッサ回路２００から与えられる信号Ｘｏｕｔ１、Ｘｏｕｔ２をそれぞれ順次フィルタバンク信号Ｙｉｎ１〜ＹｉｎＢから減算する。これにより、クラッタ成分の抑圧されたフィルタバンク信号Ｙｏｕｔ１〜ＹｏｕｔＢがキャンセレーション回路３００から出力される。
【００１４】
図２は、図１の演算セルＡ及び演算セルＢの構成を示す回路ブロック図である。図２（ａ）に示されるように演算セルＡは、規格化部Ａ１と複素共役化部（＊）Ａ２とを備え、遅延信号Ｘｉｎをそのまま出力Ｙｏｕｔ１とすると共に、遅延信号Ｘｉｎを規格化部Ａ１及び複素共役化部Ａ２を直列に介して出力Ｙｏｕｔ２とする。演算セルＡにより実施される計算処理を次式（１）に示す。
【数１】
2004239845.tif 000003
【００１５】
図２（ｂ）に示されるように演算セルＢは、乗算器Ｂ３、加算器Ｂ４、サンプル遅延器Ｂ５、係数器（ａ）Ｂ６、係数器（ｇ）Ｂ７を用いて現サンプルＹｏｕｔ、Ｘｏｕｔ２（＝Ｘ２）から複素ウェイトＷ（ｎ）を生成すると共に、乗算器Ｂ２で１サンプル前の遅延信号Ｘｏｕｔ１（ｎ−１）と１サンプル前の複素ウェイトＷ（ｎ−１）とを乗じ、これを減算器Ｂ１で１サンプル前の遅延信号Ｙｉｎ（ｎ−１）から減じて出力Ｙｏｕｔ（ｎ−１）とする。演算セルＢにより実施される計算処理を次式（２）に示す。
【数２】
2004239845.tif 000004
【００１６】
つまり、演算セルＡは入力電力の規格化を行い、演算セルＢは入力Ｙｍの成分のうちＹｉｎと相関をもつ信号成分を取り除くものである。これらの演算セルＡ、Ｂを図１のプリプロセッサ回路２００に示すようにシストリックアレイ状に接続すると、各段にグラムシュミットの直交化を用いて入力信号を分解した場合と同様の出力が得られる。これらの分解された信号は、図１に示すキャンセレーション回路３００に入力される。
【００１７】
プリプロセッサ回路２００の出力は、キャンセレーション回路３００においてシストリックアレイ状に接続された演算セルＢに入力される。キャンセレーション回路３００は、各フィルタバンク信号に含まれる不要波成分をプリプロセッサ回路２００の出力信号を用いて抑圧する。つまり、各フィルタバンク信号Ｙｉｎ１〜ＹｉｎＢがそれぞれ各列に入力され、これらの信号のうち大電力を有する成分が順次除去され、最終段の演算セルＢにはアダプテーションが行われたフィルタバンク信号Ｙｏｕｔ１からＹｏｕｔＢが得られる。
【００１８】
図３は、本実施形態により得られる効果を従来と比較して示す図である。図３（ａ）は、従来のレーダ信号処理装置における出力の周波数分布を示す。このように従来においてはサイドローブ領域にクラッタ成分が残留するため、精密なレーダ信号処理を実施することが難しい。
【００１９】
これに対し本実施形態によれば、図３（ｂ）に示すようにフィルタバンクごとにサイドローブヌルが形成され、これによりクラッタ成分を各フィルタバンクごとに個別に抑圧できる。従って残留クラッタ成分を効果的に抑圧することが可能となる。
【００２０】
このように本実施形態では、複数のアンテナ素子１１〜１ｎにより受信されるパルスエコー信号からビーム形成回路６０によりビーム合成信号を形成し、このビーム合成信号をＦＦＴ処理部７０とタップドディレイライン８０とに分岐入力する。ＦＦＴ処理部７０により複数のフィルタバンク信号Ｙｉｎ１〜ＹｉｎＢを生成し、これをキャンセレーション回路３００に入力する。タップドディレイライン８０においては、各タップごとにビーム合成信号を遅延量τ１、τ２、…τＫ−１ずつ遅延した遅延信号を生成し、これをプリプロセッサ回路２００に入力する。そして、プリプロセッサ回路２００においてフィルタバンク信号Ｙｉｎ１〜ＹｉｎＢの不要波成分を生成して、キャンセレーション回路３００により各フィルタバンク信号Ｙｉｎ１〜ＹｉｎＢから不要波成分を減算することにより、サイドローブによる不要波成分を各フィルタバンクごとにアダプティブに抑圧するようにしている。
【００２１】
すなわち本実施形態によれば、タップドディレイライン８０によりビーム合成信号をＰＲＩ単位で遅延させた信号を生成できる。そして、これを用いてアダプティブ処理を実施し、遅延された各タップの信号を用いてＦＦＴ処理部７０におけるフーリエ変換処理の係数をアダプティブに変化させることができる。いわば各フィルタバンクごとに周波数フィルタを形成することができ、これにより各フィルタバンクごとに個別に不要波成分を除去することが可能となる。従って、ドプラ周波数分散の大きいクラッタであっても、これを効果的に抑圧することが可能となる。
【００２２】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図４は、本発明に係わるレーダ信号処理装置の第２の実施形態を示す機能ブロック図である。なお図４において図１と共通する部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。
【００２３】
図４においては、タップドディレイライン８０の各タップの信号を、それぞれＭＳＮ（Ｍａｘｉｍｕｍ  Ｓｉｇｎａｌ  Ｎｏｉｓｅ  ｒａｔｉｏ）演算処理部９１〜９Ｂに入力し、ＭＳＮ方式により各フィルタバンクのクラッタ成分を抑圧するようにしている。各ＭＳＮ演算処理部９１〜９Ｂによりフィルタバンクごとの係数を算出し、これを減算器１０１〜１０Ｂにより各フィルタバンク出力Ｙｉｎ１〜ＹｉｎＢから減算することで、クラッタ成分の抑圧されたフィルタバンク出力Ｙｏｕｔ１〜ＹｏｕｔＢが得られる。
【００２４】
図５は、図４のＭＳＮ演算処理部９１〜９Ｂの構成を示す回路ブロック図である。ＭＳＮ演算処理部９１〜９Ｂは、それぞれタップ遅延信号が入力されるＫの演算セルＢを備える。各演算セルＢには、減算器１０１〜１０Ｂの出力Ｙｏｕｔおよびタップ遅延信号Ｘｉｎ１〜ＸｉｎＫがそれぞれ与えられ、タップ遅延信号Ｘｉｎ１〜ＸｉｎＫからＹｏｕｔと相関を持つ信号成分が除去される。その結果は加算器Ｃ１により合計され、Ｘ′ｏｕｔとして減算器１０１〜１０Ｂに与えられる。ＭＳＮ演算処理部９１〜９Ｂにより実施される計算処理を次式（３）に示す。
【数３】
2004239845.tif 000005
【００２５】
すなわちＭＳＮ演算処理部９１〜９Ｂにおいては、１サンプル前の遅延信号Ｘｉｎｋ（ｎ−１）と１サンプル前の複素ウェイトＷｋ（ｎ−１）とを乗じ、これを１サンプル前の遅延信号Ｘｉｎｋ（ｎ−１）から減じて出力Ｘｏｕｔｋ（ｎ−１）とする。なお添字ｋは各演算セルＢを示すインデックスである。
【００２６】
このように本実施形態では、タップドディレイライン８０の各タップの信号を用いてＭＳＮ方式により各フィルタバンクのクラッタ成分をアダプティブに抑圧するようにしている。このようにしても上記第１の実施の形態と同様の効果を得ることができる。
【００２７】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図６は、本発明に係わるレーダ信号処理装置の第３の実施形態を示す機能ブロック図である。なお図６において図１と共通する部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。
【００２８】
図６においては、タップドディレイライン８０の各タップの信号を、それぞれウェイト乗算部１２１〜１２ｋと直接演算部１１０とに入力し、直接演算方式によりウェイト乗算部１２１〜１２ｋのウェイトを算出することにより各フィルタバンクのクラッタ成分を抑圧するようにしている。直接演算部１１０で各フィルタバンクごとに算出されたウェイトをウェイト乗算部１２１〜１２ｋにおいて各タップ信号と乗算し、それを合計した係数を減算器１０１〜１０Ｂにより各フィルタバンク出力Ｙｉｎ１〜ＹｉｎＢから減算することで、クラッタ成分の抑圧されたフィルタバンク出力Ｙｏｕｔ１〜ＹｏｕｔＢが得られる。直接演算部１１０における演算式を次式（４）に示す。式（４）において最適ウェイトをはＷｏｐｔで示される。
【００２９】
【数４】
2004239845.tif 000006
【００３０】
このように本実施形態では、タップドディレイライン８０の各タップの信号を用いて、直接演算方式により最適ウェイトをアダプティブに算出するようにしている。これにより本実施形態においても上記第１、第２の実施形態と同様の効果を得られる。これに加え、主要な演算処理を直接演算部によりソフトウェア的に実施するようにしているので、回路規模を縮小することが可能となる。
【００３１】
なお、本発明は上記実施の形態に限定されるものではない。例えば図１，４，６において第１周波数変換器および第２周波数変換器を用いて２段階に分けて周波数変換を行うようにしているが、これに代えて単段の周波数変換器により各素子信号をダウンコンバートするようにしても良い。また、フィルタバンクを形成するための処理はＦＦＴに限らず、ＤＦＴでも良い。このほか、本発明の要旨を逸脱しない範囲で種々の変形実施を行うことができる。
【００３２】
【発明の効果】
以上詳しく述べたように本発明によれば、ドプラ周波数分散の大きいクラッタを抑圧し得るレーダ信号処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係わるレーダ信号処理装置の第１の実施形態を示す機能ブロック図。
【図２】図１の演算セルＡ及び演算セルＢの構成を示す回路ブロック図。
【図３】本発明の実施の形態により得られる効果を従来と比較して示す図。
【図４】本発明に係わるレーダ信号処理装置の第２の実施形態を示す機能ブロック図。
【図５】図４のＭＳＮ演算処理部９１〜９Ｂの構成を示す回路ブロック図。
【図６】本発明に係わるレーダ信号処理装置の第３の実施形態を示す機能ブロック図。
【符号の説明】
Ａ，Ｂ…演算セル、Ａ１…規格化部、Ａ２…複素共役部、Ｂ１…減算器、Ｂ２…乗算器、Ｂ３…乗算器、Ｂ４…加算器、Ｂ５…サンプル遅延器、Ｂ６…係数器、Ｂ７…係数器、Ｃ１…加算器、Ｗｋ…複素ウェイト、１１〜１ｎ…アンテナ素子、２１〜２ｎ…送受信モジュール、３１〜３ｎ…周波数変換器、４１〜４ｎ…周波数変換器、５１〜５ｎ…ディジタル変換器、６０…ビーム形成回路、７０…ＦＦＴ処理部、８０…タップドディレイライン、８１〜８Ｋ…タップ、９１…ＭＳＮ演算処理部、１０１〜１０Ｂ…減算器、１１０…直接演算部、１２１〜１２ｋ…ウェイト乗算部、２００…プリプロセッサ回路、３００…キャンセレーション回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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