(57)【要約】【課題】電源端子やＧＮＤ端子を共通としたＭＣＰでは、ワイヤ断線が発生してもいずれのチップで発生したものかを判別できない。【解決手段】複数のチップを１パッケージ化したＭＣＰにおいても各チップに、ワイヤ断線のチェックのための接続回路が設けられている。本発明では、その接続回路を構成するトランジスタのサイズ（ゲート幅長）を各チップ毎に異ならせている。これにより、テスト時に接続回路に流した電流の大きさから、いずれのチップにワイヤ接続の不良があるのかを判別できる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数のチップを１パッケージ化した半導体記憶装置において、各チップの入力回路部に、パッケージ側の端子とチップ側の入出力パッドとの状態を試験可能な接続回路を構成するトランジスタのサイズをチップごとに互いに異ならせたことを特徴とする半導体記憶装置。
【請求項２】
上記接続回路の一端は、上記各入力回路部に接続され、他端は、各チップ共通のＧＮＤに接続される請求項１記載の半導体記憶装置。
【請求項３】
上記接続回路の一端は、上記各入力回路部に接続され、他端は、各チップ共通の電源に接続される請求項１記載の半導体記憶装置。
【請求項４】
複数のチップを１パッケージに搭載し、各チップのＧＮＤは共通のＧＮＤ端子に接続され、１部のチップは共通の電源端子に接続され、そして各チップの入力回路部に、パッケージ側の端子とチップ側の入出力パッドとが正しく接続されているかを試験するための接続回路の一端が接続された半導体記憶装置において、
共通の電源端子に接続されたチップの内の一方は、接続回路の他端がＧＮＤに接続され、他方は、接続回路の他端が共通の電源端子に接続され、電源を共有しないチップは、接続回路の他端を個々の電源に接続したことを特徴とする半導体記憶装置。
【請求項５】
複数のチップを１パッケージ化した半導体記憶装置において、パッケージ側の端子とチップ側の入出力パッドとが正しく接続されているかを試験するための接続回路の一端を各チップの入力回路部に接続し、前記接続回路の他端を、チップ別のＧＮＤ又はチップ別の電源にそれぞれ接続し、各チップ別のＧＮＤ又はチップ別の電源をそれぞれ独立したパッケージのＧＮＤ端子又は電源端子を接続したことを特徴とする半導体記憶装置。
【請求項６】
複数のチップを１パッケージ化した半導体記憶装置において、各チップの入力回路部に、パッケージ側の端子とチップ側の入出力パッドとの接続状態を試験可能な接続回路を、前記入力回路部から切り離すテストモード回路を備えたことを特徴とする半導体記憶装置。
【請求項７】
複数のチップを１パッケージ化した半導体記憶装置において、各チップの入力回路部に、パッケージ側の端子とチップ側の入出力パッドとの接続状態を試験可能な接続回路として、それぞれトランジスタのサイズを異ならせたものを複数備え、前記複数の接続回路から１つを選択する手段を備えたことを特徴とする半導体記憶装置。
【請求項８】
複数のチップを１パッケージ化した半導体記憶装置において、各チップの入力回路部に、パッケージ側の端子とチップ側の入出力パッドとの接続状態を試験可能な接続回路を二つ備え、前記二つの接続回路のそれぞれの一端を前記入力回路部に接続し、前記二つの接続回路の他端をそれぞれ、ＧＮＤおよび電源に接続し、前記二つの接続回路の一方を選択的に切り離す手段を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に複数のチップを１つのパッケージに封入する技術に関するものである。
【０００２】
【従来の技術】
複数のチップを１つのパッケージに封入したＭＣＰ（マルチチップパッケージ）においては、複数のチップの入出力信号のピンをチップ間で共通とすることで、パッケージのピン数を削減し、パッケージの小型化を図ることが可能である。
【０００３】
ＭＣＰの一例として、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭを１パッケージ化する場合、例えば、各チップにあるアドレス入力信号およびデータ入力信号の各入出力パッドを、パッケージの共通ピンに接続することで入出力ピンを共通化している。
【０００４】
その場合、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭの各チップの入出力パッドには、パッケージ側の端子とチップ側の入出力パッドとが正しく接続されているかを試験するために、例えば入出力パッド以降の信号線とＧＮＤとの間に、接続回路が接続されており、入力端子に負の電圧を印加した時に、ＧＮＤより入力端子に流れる電流を測定して、入出力パッドとパッケージ側の端子とを接続しているワイヤの断線やショートをチェックしている。
【０００５】
しかしながら、各チップのＧＮＤをパッケージ側の共通ＧＮＤ端子に接続した構造のＭＣＰでは、ワイヤ断線が発生しても、測定電流からでは、いずれのチップで発生したものかを判別できなかった。
【０００６】
マルチチップ半導体のオープンテストに関するものとして、共通ピンに接続させた各チップのパッド部にスイッチングトランジスタを設け、個々のチップのオープンテストを行うものがある（例えば特許文献１参照）。
【０００７】
チップ識別のために、入力端にＰＭＯＳまたはＮＭＯＳを接続し、識別時に入力端を電源より高くまたはＧＮＤより低くして電流を流す識別回路がある（例えば特許文献２）。
【０００８】
チップ位置の識別に関し、入力パッド部にＭＯＳまたはＰＭＯＳ＋ヒューズを設け、電流特性により識別するものがある（特許文献３）。
【０００９】
【特許文献１】
特開平６−３３１７０６号公報「マルチチップ半導体装置」（［００１４］、図１）
【特許文献２】
特開昭６０−２５７５５５号公報「半導体集積回路」（請求の範囲１、第１図）
【特許文献３】
特開平１０−２０９３８４号公報「半導体集積回路およびその識別方法」（［００３２］、図１）
【００１０】
【発明が解決しようとする課題】
上述した従来技術や上記特許文献では、ＧＮＤ端子や電源端子を共通化した構造のＭＣＰでは、ワイヤ断線が発生しても、いずれのチップで発生したものかを判別できなかった。
【００１１】
ＭＣＰでは３チップから４チップ又はそれ以上の多数のチップを搭載して実装面積の向上が図られており、搭載チップの増加に伴い、施工されるワイヤの本数も増加するため、ワイヤ断線のチェックがますます重要となっている。それゆえ、この発明は、チップとパッケージ端子との接続状態の試験を容易にする半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
複数のチップを１パッケージ化したＭＣＰにおいても各チップに、ワイヤ断線のチェックのための接続回路が設けられている。本発明では、その接続回路を構成するトランジスタのサイズ（ゲート幅長）を各チップ毎に異ならせている。これにより、ＧＮＤ端子や電源端子を共通化した構造のＭＣＰであっても、テスト時に接続回路に流れた電流の大きさから、いずれのチップにワイヤ接続の不良があるのかを判別できる。
【００１３】
【発明の実施の形態】
実施の形態１．
図１において（Ａ）図は、フラッシュメモリ１０、ＳＲＡＭ２０およびＤＲＡＭ３０の３つのチップを１つのパッケージに積層したＭＣＰの一例を示した断面図であり、その平面図を（Ｂ）図に示す。各チップ側の入出力パッド３は、ボンディング用のワイヤ１により、パッケージ側の共通の端子２に接続されている。
【００１４】
上記フラッシュメモリ１０、ＳＲＡＭ２０およびＤＲＡＭ３０の入力回路部１０ａ、２０ａ、３０ａを図２に示す。各チップにおいては、入出力パッド３と入力バッファ５とを結ぶラインに、Ｎチャンネル型トランジスタを用いた接続回路４（４ａ、４ｂ、４ｃ）の一端を接続し、それらの他端を、各チップ共通のＧＮＤに接続している。そしてそれぞれの接続回路のサイズの相対値を、例えばフラッシュメモリ１０のものを“１”とすると、ＳＲＡＭ２０およびＤＲＡＭ３０のものをそれぞれ“１０”、“１００”となるように、それぞれ互いに異ならせている。但し、例えばチップが３つのとき、いずれか２つのチップのサイズ合計が残りのチップのサイズと等しくならないようにする。パッケージ側の電源端子およびＧＮＤ端子は各チップで共通である。
【００１５】
接続試験時に、パッケージ側の共通の端子２に負の電圧を印加して、３つのチップにおいて、それぞれ、ＧＮＤから接続回路４、入出力パッド３、ワイヤ１を通じて端子２に流れる電流を測定する。接続回路４ａに流れる電流の大きさを“ｉ”とすると、接続回路４ｂ、４ｃに流れる電流の大きさは、“１０・ｉ”、“１００・ｉ”となり、端子２に流れる電流は“１１１・ｉ”となる。ここで、測定した電流が“１１０・ｉ”であったなら、フラッシュメモリ１０におれるワイヤ１の断線であると判定できる。このように、接続回路４ａ〜４ｃのサイズを互いに異ならせたために、測定した電流の値から、いずれのチップでワイヤ断線があつたかを判別することができ、製造工程における異常発見を容易にし、製造管理、品質管理に役立つ。
【００１６】
実施の形態２．
サージ破壊からチップを保護するための保護ダイオードが、入出力パッド３からバッファ５へのラインとＧＮＤとの間に接続されていることがあり、その場合には、接続試験時に、接続回路４ａ〜４ｃだけでなく前記ダイオードにも流れるため、電流値の大きさによる判定が困難となる。
【００１７】
そこで実施の形態１にて、Ｎチャンネル型トランジスタを用いた接続回路４ａ、４ｂ、４ｃの他端をＧＮＤに接続していたのに替えて、実施の形態２では、図３に示した各チップの入力回路部１１ａ、２１ａ、３１ａに示すように、各チップで共通の電源Ｖｃｃに接続している。
【００１８】
図３の構成では、前記電源Ｖｃｃから接続回路４ａ〜４ｃに流れる電流を測定するため、ダイオードに流れる電流は含まれず、よっていずれのチップでワイヤが断線したかを判別することが可能となる。
【００１９】
実施の形態３．
実施の形態３では、図４に示した各チップの入力回路部１２ａ、２２ａ、３２ａに示すように、フラッシュメモリ１０の入力回路部１２ａでは、接続回路４ａの他端を共通のＧＮＤに接続し、ＳＲＡＭ２０の接続回路２２ａでは、接続回路４ｂの他端を、当該ＳＲＡＭ専用の電源Ｓ−Ｖｃｃに接続し、ＤＲＡＭ３０の接続回路４ｃの他端を、電源Ｖｃｃに接続して、フラッシュメモリ１０およびＤＲＡＭ３０の電源を共通としている。
【００２０】
この実施の形態３では、ＧＮＤ、Ｓ−Ｖｃｃ、Ｖｃｃのいずれの端子に電流が流れているかを知ることができるため、各々のチップのワイヤ状態をチェックできる。この場合、各接続回路４ａ、４ｂ、４ｃのサイズは互いに同一であってもよい。
【００２１】
実施の形態４．
実施の形態４では、図５に示した各チップの入力回路部１３ａ、２３ａ、３３ａに示すように、各接続回路４ａ、４ｂ、４ｃの他端を、パッケージ側にチップ別に設けた個別のＧＮＤ（Ｆ−Ｖｓｓ、Ｓ−Ｖｓｓ、Ｄ−Ｓｓｓ）の端子に接続している。
【００２２】
この実施の形態４では、パッケージ側にチップ別に独立したＧＮＤ端子を設けたため、各チップのＧＮＤに流れる電流を個別に測定でき、そのため各々のチップのワイヤ状態をチェックできる。この場合も各接続回路４ａ、４ｂ、４ｃのサイズは互いに同一サイズでなくてもよい。
【００２３】
実施の形態５．
実施の形態５では、図６に示した各チップの入力回路部１４ａ、２４ａ、３４ａに示すように、各接続回路４ａ、４ｂ、４ｃの他端を、パッケージ側にチップ別に設けた個別の電源Ｆ−Ｖｃｃ、Ｓ−Ｖｃｃ、Ｄ−Ｖｓｓの端子にそれぞれ接続している。
【００２４】
この実施の形態５では、電源Ｆ−Ｖｃｃ、Ｓ−Ｖｃｃ、Ｄ−Ｖｃｃの各端子に流れる電流を個別に測定できるため、各々のチップのワイヤ状態を個別にチェックできる。この場合も各接続回路４ａ、４ｂ、４ｃのサイズは互いに同一サイズでなくてもよい。
【００２５】
実施の形態４および５では、各接続回路の他端を、パッケージ側にチップ別に設けたＧＮＤ端子および電源端子に接続したが、端子を介さずにチップ別のＧＮＤおよびチップ別の電源に直接接続しても同じ効果が得られる。
【００２６】
実施の形態６．
実施の形態６では、図７に示すように、各チップで共通の入力回路を備える。この入力回路においては、他端をＧＮＤに接続した接続回路４に対して別のトランジスタ４１が直列に挿入され、そのトランジスタ４１をオンオフ制御するためにそのゲートにテストモード信号Φａを供給するテストモード回路７が備えられる。そのテストモード回路７にそれぞれ入力端子８を備える。テストモード回路７の出力部に設けたインバータＩＮＶには、チップ内部で発生される負の電圧Ｖｂｂが給電される。
【００２７】
前記入力端子８に電源電圧以上の電圧を印加すると、テストモード信号Φａは“Ｈ”レベルから“Ｌ”レベルに切り替り、トランジスタ４１がオフとなることにより、接続回路４がラインから切り離される。
【００２８】
このような構成とすることにより、例えば、ＲＡＭ２０およびＤＲＡＭ３０におけるトランジスタ４１をオフにしてそれぞれの接続回路４をラインから切り離しておき、フラッシュメモリ１０におけるトランジスタ４１をのみをオンにすることにより、フラッシュメモリ１０に対して選択的に接続試験を行うことができる。
【００２９】
実施の形態７．
ＭＣＰとして例えば同じフラッシュメモリ１０を二つを含み、入出力ピンを共通とした場合、両チップで電気的特性が同一のためワイヤ断線の識別が困難となる。そこで実施の形態７では、それぞれのチップに対して、図８に示したような同一回路構成の入力回路部１０ａ−１、１０ａ−２を設ける。同回路は、他端をＧＮＤに接続した二組みの接続回路４ｘ、４ｙを備え、それらの試験回路にそれぞれヒューズ６ｘ、６ｙが直列に挿入される。接続回路４ｘ、４ｙのサイズは互いに異ならせておく。
【００３０】
そして入力回路部１０ａ−１ではヒューズ６ｘのみをレーザでブローし、入力回路部１０ａ−２ではヒューズ６ｙのみをレーザでブローすると、同じ二つのチップであっても、サイズの異なる接続回路を持たせることができ、それぞれでのワイヤ断線を判別することが可能となる。
【００３１】
実施の形態８．
図８に示した入力回路部１０ａ−１、１０ａ−２の変形例を図９に示している。図９の入力回路部１０ａ−１、１０ａ−２ＭＣＰでは、他端をＧＮＤに接続していたトランジスタ４ｙおよびヒューズ回路６ｙを電源電圧Ｖｃｃに接続している。
【００３２】
この回路構成においても、入力回路部１０ａ−３ではヒューズ６ｘのみをレーザでブローし、入力回路部１０ａ−４ではヒューズ６ｙのみをレーザでブローすると、同じ二つのチップであっても、接続試験時の電流の流れ先から、いずれのチップでワイヤ断線が生じたかを識別できる。この実施の形態８では、両接続回路４ｘ、４ｙのサイズは同一でなくてもよい。
【００３３】
実施の形態９．
前述した図８の回路構成では、共通端子の多いＭＣＰの場合に組み込みのヒューズ本数が増加し、エリアペナルティの増加となる。また、多くのヒューズをブローする必要があるため、レーザトリマ工程の負荷が増大する。
【００３４】
そこで図１０に示した実施の形態９では、図８のヒューズ６ｘ、６ｙに替えて、トランジスタ４１ｘ、４１ｙを用い、これらのトランジスタをオンオフするために、各ゲートにテストモード信号Φａ、Φｂを送出するテストモード回路７１を備えている。
【００３５】
テストモード回路７１側のヒューズ９ｘまたは９ｙをレーザにより溶断させることにより、試験回路選択信号ΦａまたはΦｂを“Ｌ”レベルとし、トランジスタ４１ｘまたは４１ｙをオフとすることにより、接続回路４ｘまたは４ｙがラインから切り離される。接続回路４ｘと４ｙとでサイズを異ならせておくことにより、ＭＣＰに組み込むチップが同一のものであっても、いずれのチップでワイヤ断線が生じたかを識別できる。この実施の形態９では、入力回路部にヒューズを組み込む必要がないため、上述したような課題を解消できる。
【００３６】
以上述べた実施の形態では、２種類もしくは３種類の接続回路を用いて説明したが、チップ数に応じてこれ以上の接続回路を設けることもできる。
【００３７】
【発明の効果】
この発明によれば、各チップの入力回路部に設けた接続回路のサイズを互いに異ならせたので、電源端子やＧＮＤ端子が共通端子になっていても、テスト時に接続回路に流した電流の大きさから、いずれのチップにワイヤ接続の不良があるか識別することができる。
【図面の簡単な説明】
【図１】３つのチップを１つのパッケージに積層したＭＣＰの一例を示した断面図およびその平面図
【図２】積層化された３つのチップに対する実施の形態１による入力回路部の回路図
【図３】積層化された３つのチップに対する実施の形態２による入力回路部の回路図
【図４】積層化された３つのチップに対する実施の形態３による入力回路部の回路図
【図５】積層化された３つのチップに対する実施の形態４による入力回路部の回路図
【図６】積層化された３つのチップに対する実施の形態５による入力回路部の回路図
【図７】各チップに対する実施の形態６による共通の入力回路部の回路図
【図８】積層化された２つのチップに対する実施の形態７による入力回路部の回路図
【図９】積層化された２つのチップに対する実施の形態８による入力回路部の回路図
【図１０】各チップに対する実施の形態９による共通の入力回路部の回路図
【符号の説明】
２  端子、３  入出力パッド、４  接続回路、５  入力バッファ、６  ヒューズ、７  テストモード回路、８  入力端子、１０  フラッシュメモリ、１０ａ  入力回路部、２０  ＳＲＡＭ、２０ａ  入力回路部、３０  ＤＲＡＭ、３０ａ  入力回路部、４１  トランジスタ、７１  テストモード回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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