(57)【要約】【課題】半導体と絶縁膜の界面領域における再結合雑音などのノイズを低減し、ノイズ特性を向上させることが可能な半導体装置を提供する。【解決手段】第１導電型コレクタ領域１０３と、前記第１導電型コレクタ領域１０３上の第２導電型ベース領域１０４と、前記第２導電型ベース領域１０４の表面領域の一部に形成されたノンドープ層形成領域１０６と、前記ノンドープ層形成領域１０６に、底部が前記第２導電型ベース領域１０４に達するよう形成された第１導電型エミッタ領域１０７と、前記第２導電型ベース領域１０４上の第２導電型ベース引き出し領域１０９と、前記第２導電型ベース引き出し領域１０９上部及び側部と、前記ノンドープ層形成領域１０６上に形成された絶縁膜１１０，１１１と、前記第１導電型エミッタ領域１０７上に形成された第１導電型エミッタ引き出し領域１１２とを具備した半導体装置である。【選択図】  図１
2004304099.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型コレクタ領域と、
前記第１導電型コレクタ領域上に形成された第２導電型ベース領域と、
前記第２導電型ベース領域の表面領域の一部に形成されたノンドープ層形成領域と、
前記ノンドープ層形成領域に、底部が前記第２導電型ベース領域に達するよう形成された第１導電型エミッタ領域と、
前記第２導電型ベース領域上に形成された第２導電型ベース引き出し領域と、
前記第２導電型ベース引き出し領域上部及び側部と、前記ノンドープ層形成領域上に形成された絶縁膜と、
前記第１導電型エミッタ領域上に形成された第１導電型エミッタ引き出し領域とを具備したことを特徴とする半導体装置。
【請求項２】
前記ノンドープ層形成領域は、シリコンをエピタキシャル成長させることによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、前記第２導電型ベース引き出し領域の上部及び側部と前記ノンドープ層形成領域上に形成された第１の絶縁膜と、
前記ノンドープ層形成領域上の前記第１の絶縁膜上にサイドウォールとして形成された第２の絶縁膜とによって構成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜は酸化膜であり、前記第２の絶縁膜は窒化膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２導電型ベース引き出し領域及び前記第１導電型エミッタ引き出し領域は、ポリシリコンによって形成されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に高周波で使用されるバイポーラトランジスタを備えた半導体装置に関する。
【０００２】
【従来の技術】
高周波で使用される半導体装置では、周波数特性の向上やノイズ特性の向上が強く求められている。例えば、２ＧＨｚ以上の高周波で使用されるＶＣＯ（電圧制御型発信器）などで用いられている、高性能なバイポーラトランジスタでは、周波数特性を向上させるために、セルフアライン構造を採用して素子サイズを微細化したり、ベース領域を狭く形成してコレクタ−ベース接合面積を縮小することによって、周波数特性の向上をはかっている。また、熱処理を低減して浅い接合を形成することによって、周波数特性の向上をはかっている。
【０００３】
図７に、従来の技術のＮＰＮバイポーラトランジスタを示す。Ｐ型半導体基板７０１上には、Ｎ型埋め込み層７０２が形成されており、前記Ｎ型埋め込み層７０２上には、Ｎ型コレクタ領域７０３が形成されている。前記Ｎ型コレクタ領域７０３上にはＰ型ベース領域７０４及び素子分離領域７０５が形成されている。前記Ｐ型ベース領域７０４の表面領域の一部には、Ｎ型エミッタ領域７０６が形成されている。前記Ｐ型ベース領域７０４上及び前記素子分離領域７０５上には、前記Ｐ型ベース領域７０４の一部及び前記Ｎ型エミッタ領域７０６が露出するような第１の開口部７０７を有するＰ型ベース引き出し領域７０８が形成されている。前記Ｐ型ベース引き出し領域７０８の上部及び側部と、前記Ｐ型ベース領域７０４上には、絶縁膜７０９が形成されている。前記Ｎ型エミッタ領域７０６上には、Ｎ型エミッタ引き出し領域７１０が形成されており、前記絶縁膜７０９上に前記Ｎ型エミッタ引き出し領域７１０の端部が延在して形成されている。
【０００４】
続いて、図８乃至図１１に、従来の技術のＮＰＮバイポーラトランジスタの製造方法を示す。
【０００５】
図８に示すように、Ｐ型半導体基板８０１上にＮ型埋め込み層８０２を形成する。続いて、前記Ｎ型埋め込み層８０２上にＮ型コレクタ領域８０３を形成する。続いて、前記Ｎ型コレクタ領域８０３上にＰ型ベース領域８０４を形成する。前記Ｐ型ベース領域８０４に素子分離領域８０５を形成し、バイポーラトランジスタの活性領域を分離する。
【０００６】
次に、図９に示すように、前記素子分離領域８０５及び前記Ｐ型ベース領域８０４上に、前記Ｐ型ベース領域８０４の一部が露出するような開口部８０６を有するポリシリコンを形成し、前記ポリシリコンが形成されている領域に、Ｐ型不純物を導入し、Ｐ型ベース引き出し領域８０７を形成する。
【０００７】
次に、図１０に示すように、前記Ｐ型ベース引き出し領域８０７上及び前記Ｐ型ベース領域上に絶縁膜８０８を形成し、続いて、前記絶縁膜８０８の一部をエッチングして、前記Ｐ型ベース領域８０４の一部を露出させる。
【０００８】
次に、図１１に示すように、露出した前記Ｐ型ベース領域８０４上にポリシリコンを形成する。続いて、前記ポリシリコンが形成されている領域にＮ型不純物を導入し、前記ポリシリコンからなるＮ型エミッタ引き出し領域８１０を形成するとともに、前記Ｐ型ベース領域８０４の一部にＮ型エミッタ領域８０９を形成する。この種のバイポーラトランジスタは、特許文献１に記載されている。
【０００９】
【特許文献１】
特開平１１−２３３５２３号公報（図１）
【００１０】
【発明が解決しようとする課題】
上記した半導体装置及びその製造方法では、数ＧＨｚの高周波領域で抵抗体から発生する熱によるノイズが主に生じ、数Ｈｚ〜数ＭＨｚの低周波領域では界面領域におけるキャリアの再結合によるノイズが主に生じる。再結合によるノイズは、界面領域や格子欠陥でキャリアがトラップされ、再結合することによって生じる雑音である。この低周波ノイズである再結合雑音は、高周波の発振周波数付近でも、ノイズとして現れる。また、この再結合雑音は、界面領域のうち、特に半導体と絶縁膜の界面領域で顕著に発生する。
【００１１】
図７に、ベース電流ＩＢ及びコレクタ電流ＩＣを矢印で示した。ベース電流ＩＢの一部は、前記Ｐ型ベース領域７０４と前記絶縁膜７０９の界面領域を経由して前記Ｎ型エミッタ領域７０６及び前記Ｎ型エミッタ引き出し領域７１０に流れている。したがって、前記Ｐ型ベース領域７０４と前記絶縁膜７０９の界面領域付近では、低周波ノイズである再結合雑音などのノイズが生じるため、ノイズ特性が劣化するという問題がある。
【００１２】
本発明は、上記した問題点を解決すべくなされたもので、界面領域における再結合雑音などのノイズを低減し、ノイズ特性を向上させることが可能となる半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記した課題を解決するための本発明の半導体装置の一形態は、半導体基板上に形成された第１導電型コレクタ領域と、
前記第１導電型コレクタ領域上に形成された第２導電型ベース領域と、
前記第２導電型ベース領域の表面領域の一部に形成されたノンドープ層形成領域と、
前記ノンドープ層形成領域に、底部が前記第２導電型ベース領域に達するよう形成された第１導電型エミッタ領域と、
前記第２導電型ベース領域上に形成された第２導電型ベース引き出し領域と、
前記第２導電型ベース引き出し領域上部及び側部と、前記ノンドープ層形成領域上に形成された絶縁膜と、
前記第１導電型エミッタ領域上に形成された第１導電型エミッタ引き出し領域とを具備したことを特徴としている。
【００１４】
本発明の一形態によれば、Ｐ型ベース領域の表面領域に高抵抗な半導体領域を形成することによって、半導体と絶縁膜の界面領域を高抵抗に形成することができるため、キャリアは界面領域を流れず、半導体のバルク領域を流れる。したがって、界面領域における再結合雑音などのノイズを低減し、ノイズ特性を向上させることが可能となる半導体装置を提供することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１に、本実施の形態のＮＰＮバイポーラトランジスタの要部断面図を示す。Ｐ型の半導体基板１０１上にＮ＋型埋め込み層１０２が形成されており、前記Ｎ＋型埋め込み層１０２上には、ＡｓなどのＮ型不純物を導入したＮ型コレクタ領域１０３が形成されている。前記Ｎ型コレクタ領域１０３上には、ＢなどのＰ型不純物を導入したＰ型ベース領域１０４及び酸化膜などの絶縁膜からなる素子分離領域１０５が形成されている。
【００１６】
前記Ｐ型ベース領域１０４の表面領域の一部には、高抵抗な半導体領域として、不純物が添加されていない真性半導体のノンドープ層形成領域１０６が形成され、前記ノンドープ層形成領域１０６の一部には、底部が前記Ｐ型ベース領域１０４に達するＮ型エミッタ領域１０７が形成されている。前記Ｐ型ベース領域１０４上及び前記素子分離領域１０５上には、前記ノンドープ層形成領域１０６及び前記Ｎ型エミッタ領域１０７が露出するような第１の開口部１０８を有するＰ型ベース引き出し領域１０９が形成されている。
【００１７】
前記Ｐ型ベース引き出し領域１０９の上部及び側部と、前記ノンドープ層形成領域１０６上には、シリコン酸化膜などの第１の絶縁膜１１０が形成されている。前記ノンドープ層形成領域１０６上の前記第１の絶縁膜１１０上には、サイドウォールとして、シリコン窒化膜などの第２の絶縁膜１１１が形成されている。前記Ｎ型エミッタ領域１０７上には、Ｎ型エミッタ引き出し領域１１２が形成されている。その端部は前記第１の絶縁膜１１０上に延在しているが、特にこれに限定しない。
【００１８】
本実施の形態によれば、前記第１の絶縁膜１１０下の半導体は、ノンドープ層形成領域１０６であり、半導体と絶縁膜の界面領域は高抵抗に形成されているため、キャリアは界面領域を流れず、半導体のバルク領域を流れる。したがって、界面領域における再結合雑音などのノイズを低減し、ノイズ特性を向上させることができる。
【００１９】
次に、図２乃至図５は、本実施の形態のＮＰＮバイポーラトランジスタの製造方法の工程を示す要部断面図である。
【００２０】
図２に示すように、Ｐ型のシリコン半導体基板２０１上にＮ＋型埋め込み層２０２を形成する。続いて、Ｓｂ（アンチモン）などのＮ型不純物を添加しながらシリコンをエピタキシャル成長させ、Ｎ型コレクタ領域２０３を形成する。前記Ｎ型コレクタ領域２０３上に、ＢなどのＰ型不純物を添加しながらシリコンをエピタキシャル成長させ、Ｐ型ベース領域２０４を形成する。続いて、前記Ｐ型ベース領域２０４上に、シリコンをエピタキシャル成長させ（不純物は添加しない）、ノンドープ層形成領域（シリコンエピタキシャル層）２０５を形成する。
【００２１】
また、前記Ｐ型ベース領域２０４を形成する際、シリコンにＰ型不純物を添加しながら、エピタキシャル成長させて形成しているが、シリコン半導体にＰ型不純物をイオン注入し、熱処理を行って形成する方法でもよい。
【００２２】
次に図３に示すように、素子を分離するための素子分離領域２０６を前記Ｎ型コレクタ領域上に形成する。前記素子分離領域２０６は、例えば、シリコン酸化膜によって形成されている。ＬＯＣＯＳで形成されていてもよい。続いて、前記ノンドープ層形成領域２０５上及び前記素子分離領域２０６上に、前記ノンドープ層形成領域２０５の一部が露出するような第１の開口部２０７を有する第１のポリシリコンパターン２０８を形成し、前記第１のポリシリコンパターン２０８及び前記第１のポリシリコンパターン２０８下の前記ノンドープ層形成領域２０５にＢなどのＰ型不純物をイオン注入する。
【００２３】
次に図４に示すように、前記第１のポリシリコンパターン２０８上及び前記ノンドープ層形成領域２０５上に、シリコン酸化膜などの第１の絶縁膜２０９を形成する。次に、前記第１の絶縁膜２０９上にシリコン窒化膜などの第２の絶縁膜２１０を形成し、反応性イオンエッチングによって前記第２の絶縁膜２１０をエッチングし、前記第１の開口部２０７の内側にサイドウォールを形成する。続いて、ウェットエッチングによって前記第２の絶縁膜２１０をマスクとして前記第１の絶縁膜２０９をエッチングし、前記ノンドープ層形成領域２０５を露出させるような第２の開口部２１１を形成する。前記ノンドープ層形成領域２０５を露出させる工程では、エッチングによって前記ノンドープ層形成領域２０５の表面に格子欠陥などのダメージが生じることによるノイズの発生を抑止する必要があるため、ウェットエッチングを用いることが好ましい。
【００２４】
ここでは、エッチング選択比の異なる第１の絶縁膜及び第２の絶縁膜を用いているが、同じ材料を用いて一層の絶縁膜として形成してもよい。この場合、前記第１のポリシリコンパターン２０８上及び前記ノンドープ層形成領域２０５上に、シリコン酸化膜などの絶縁膜を形成し、エッチバックを行うことによって、前記ノンドープ層形成領域２０５の表面を露出する。または、この絶縁膜上にレジストパターンを形成し、エッチングを行うことによって、前記ノンドープ層形成領域２０５の表面を露出する。
【００２５】
次に図５に示すように、前記第２の開口部２１１を埋めるように、第２のポリシリコンパターン２１２を形成し、続いて前記第２のポリシリコンパターン２１２の形成された領域にＡｓなどのＮ型不純物をイオン注入する。前記第２のポリシリコンパターン２１２は、その端部が前記第１の絶縁膜２０９上に形成されているが、特にこれに限定しない。次に、熱処理を行い、前記第１のポリシリコンパターン２０８によってＰ型ベース引き出し領域２１３を形成するとともに、前記第２のポリシリコンパターン２１２によってＮ型エミッタ引き出し領域２１４を形成する。前記Ｐ型ベース引き出し領域２１３下のノンドープ層形成領域は、Ｐ型不純物が拡散することによって、Ｐ型ベース領域２０４の一部を構成している。また、前記Ｎ型エミッタ引き出し領域２１４下のノンドープ層形成領域は、Ｎ型不純物が拡散することによって、Ｎ型エミッタ領域２１５を構成している。熱処理は、イオン注入後に行ってもかまわない。ただし、熱処理を複数回行うと、拡散層がその都度拡散してしまい、所定の大きさで製造することができなくなる、または、微細化の妨げとなることがある。したがって、熱処理は、必要最低限の時間、回数で行うことが好ましい。
【００２６】
ここで、第１または第２のポリシリコンパターン２０８，２１２からＰ型ベース引き出し領域２１３またはＮ型エミッタ引き出し領域２１４を形成する際、ポリシリコンのパターンを形成した後、Ｐ型またはＮ型不純物をイオン注入し、熱処理を行う方法を記載したが、すでに不純物を導入したポリシリコンを堆積して形成してもよい。また、シリコンに不純物を添加しながらエピタキシャル成長させて形成してもよい。
【００２７】
次に、所望の領域にＮ型コレクタ引き出し領域を形成し（図示しない）、前記Ｎ型コレクタ引き出し領域、前記Ｐ型ベース引き出し領域及び前記Ｎ型エミッタ引き出し領域上に、コレクタ電極、ベース電極及びエミッタ電極を形成する（図示しない）。図６に、図１のＡ−Ａ’における不純物濃度を模式的に示す。
【００２８】
本実施の形態によれば、前記第１の絶縁膜１１０と前記第１の絶縁膜１１０下の半導体との界面領域は高抵抗であるため、キャリアは界面領域を流れず、半導体のバルク領域を流れる。したがって、界面領域における再結合雑音などのノイズを低減し、ノイズ特性を向上させることができる半導体装置を製造することができる。なお、半導体と絶縁膜の界面領域に形成されるノンドープ層形成領域は、比較的に高抵抗な半導体領域であればよく、他の領域から拡散した微量の不純物が一部に導入されていても、十分効果を有する。また、不純物濃度が５×１０１６ｃｍ−３以下の高抵抗な半導体領域であっても、効果を有する。
【００２９】
本実施の形態では、コレクタ領域及びベース領域をシリコン層で形成しているが、ＳｉＧｅ層で形成してもかまわない。
【００３０】
以上、第１の実施の形態について説明したが、本発明は特にこの形態に限定されず、その要旨を逸脱しない範囲で変形して適用することが可能である。さらに、Ｎ型とＰ型を逆に形成し、ＰＮＰバイポーラトランジスタに適用することも可能である。
【００３１】
【発明の効果】
以上詳述したように、本発明によれば、Ｐ型ベース領域の表面領域にノンドープ層形成領域を形成することによって、半導体と絶縁膜の界面領域を高抵抗に形成することができるため、キャリアは界面領域を流れず、半導体のバルク領域を流れる。したがって、界面領域における再結合雑音などのノイズを低減し、ノイズ特性を向上させることが可能となる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施の形態に係る半導体装置の要部断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図６】本発明の第１の実施の形態のＡ−Ａ’における不純物濃度を模式的に示す図である。
【図７】従来の技術の半導体装置の要部断面図である。
【図８】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図９】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図１０】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図１１】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【符号の説明】
１０１，２０１  半導体基板
１０２，２０２  Ｎ＋型埋め込み層
１０３，２０３，７０３，８０３  Ｎ型コレクタ領域
１０４，２０４，７０４，８０４  Ｐ型ベース領域
１０５，２０６，７０５，８０５  素子分離領域
１０６，２０５  ノンドープ層形成領域
１０７，２１５，７０６，８０９  Ｎ型エミッタ領域
１０８，２０７，７０７  第１の開口部
１０９，２１３，７０８，８０７  Ｐ型ベース引き出し領域
１１０，２０９  第１の絶縁膜
１１１，２１０  第２の絶縁膜
１１２，２１４，７１０，８１０  Ｎ型エミッタ引き出し領域
２０８  第１のポリシリコンパターン
２１１  第２の開口部
２１２  第２のポリシリコンパターン
７０１，８０１  Ｐ型半導体基板
７０２，８０２  Ｎ型埋め込み層
７０９，８０８  絶縁膜
８０６  開口部
【図１】
2004304099.tif 000003
【図２】
2004304099.tif 000004
【図３】
2004304099.tif 000005
【図４】
2004304099.tif 000006
【図５】
2004304099.tif 000007
【図６】
2004304099.tif 000008
【図７】
2004304099.tif 000009
【図８】
2004304099.tif 000010
【図９】
2004304099.tif 000011
【図１０】
2004304099.tif 000012
【図１１】
2004304099.tif 000013