(57)【要約】【課題】  極めて単純なセル構造を実現でき、ＭＲＡＭなどの大幅な低コスト化を達成することができる磁気ランダムアクセスメモリを提供することを目的とする。【解決手段】  磁気抵抗素子ＭＴＪの非磁性層７３を挟持した磁性のフリー層７１と磁性のピン層７２との磁化配列状態により変化する前記非磁性層７３の抵抗値に“0”、“1”のデータを対応させ、前記磁気抵抗素子ＭＴＪに近接し互いに交叉して配置された第１、第２の書き込み電流路に電流を流して合成書き込み磁界を発生させ、前記フリー層７１の磁化方向を変化させてデータを書き込む磁気ランダムアクセスメモリにおいて、  前記第１の書き込み電流路は、前記フリー層７１に近接して配置された絶縁ゲート型のトランジスタＴｒのチャネル領域を含み、前記トランジスタＴｒは、前記磁気抵抗素子ＭＴＪに対するデータの書き込みに際して書き込み電流として所望の大きさのチャネル電流Ｉｃｈが流れるように制御される磁気ランダムアクセスメモリ。【選択図】      図１
2004297049.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗素子の非磁性層を挟持した磁性のフリー層と磁性のピン層との磁化配列状態により変化する前記非磁性層の抵抗値に“0”、“1”のデータを対応させ、前記磁気抵抗素子に近接し互いに分離して配置された第１、第２の書き込み電流路に電流を流して合成書き込み磁界を発生させ、前記フリー層の磁化方向を変化させてデータを書き込む磁気ランダムアクセスメモリにおいて、
前記第１の書き込み電流路は、前記フリー層に近接して配置された絶縁ゲート型のトランジスタのチャネル領域を含み、前記トランジスタは、前記磁気抵抗素子に対するデータの書き込みに際して書き込み電流として所望の大きさのチャネル電流が流れるように制御される磁気ランダムアクセスメモリ。
【請求項２】
非磁性層を挟持した磁性のフリー層と磁性のピン層とを有する磁気抵抗素子の前記フリー層とピン層との磁化配列状態により変化する前記非磁性層の抵抗値に“0”、“1”のデータを対応させ、前記磁気抵抗素子に近接して配置された少なくとも１つの書き込み電流路に電流を流して書き込み磁界を発生させ、前記磁気抵抗素子のフリー層の磁化方向を変化させてデータを書き込む磁気ランダムアクセスメモリにおいて、
前記書き込み電流路は、前記磁気抵抗素子のフリー層に近接して配置された絶縁ゲート型のトランジスタのチャネル領域を含み、前記トランジスタは、前記磁気抵抗素子に対するデータの書き込みに際して書き込み電流として書き込み閾値以上の書き込み磁界を発生させるチャネル電流が流れるように制御される磁気ランダムアクセスメモリ。
【請求項３】
半導体基板上に形成された配線と、
前記配線に沿って間欠的に配置され、それぞれ磁性膜からなるピン層とフリー層との間に非磁性層が挟まれた構造によってトンネル磁気抵抗効果を有する複数のトンネル磁気抵抗素子と、
前記複数個のトンネル磁気抵抗素子に対応して前記配線に沿って間欠的に配置され、それぞれ配線の一部をゲート電極とし、前記複数個の磁気抵抗素子の各フリー層に対応して近接するチャネル領域を有する複数個の絶縁ゲート型のトランジスタとを具備し、
前記トランジスタは、前記磁気抵抗素子に対するデータの書き込みに際して書き込み電流の一部として所望の大きさのチャネル電流が流れるように制御される、磁気ランダムアクセスメモリ。
【請求項４】
前記トランジスタは、書き込み電流として、書き込みデータ“0”、“1”に対応して互いに逆向きのチャネル電流が流れるように書き込み電源に接続される請求項１ないし３のいずれか１項に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記トランジスタのゲート電極の周面の少なくとも一部が磁性体により被覆されている請求項１ないし３のいずれか１項に記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory ）に係り、特にトンネル型磁気抵抗効果により“0”／“1”データの記憶を行う素子を利用して構成した磁気メモリセルを用いるＭＲＡＭにおけるメモリセルの構造に関する。
【背景技術】
【０００２】
近年、新たな原理によりデータを記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive) 効果を用いて“0”／“1”データの記憶を行う磁気トンネル接合（Magnetic Tunnel Junction: 以後、ＭＴＪと表記する）素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つＭＲＡＭが提案されている。
【０００３】
図１４は、従来のＭＲＡＭで用いられるＭＴＪ素子７０の断面構造を概略的に示す。
【０００４】
図１５（ａ）および図１５（ｂ）は、図１４に示したＭＴＪ素子７０の２つの磁性層７１、７２のスピンの向きの２つの状態を示している。
【０００５】
このＭＴＪ素子７０は、２つの磁性層７１、７２で１つの非磁性層（トンネルバリア膜）７３を挟んだ構造を有し、２つの磁性層７１、７２のスピンの向きが図１５（ａ）のように平行であるか図１５（ｂ）のように反平行であるかによって“0”／“1”データを記憶する。
【０００６】
通常、２つの磁性層７１、７２の一方側には反強磁性層７４が配置される。反強磁性層７４は、一方側の磁性層７２のスピンの向きを固定することによって、他方側の磁性層７１のスピンの向きのみを変えることによりデータを容易に書き換えるための部材である。ここで、スピン可変側の磁性層７１は自由層（またはフリー層）、スピン固定側の磁性層７２は固定層（またはピン層）と呼ばれる。
【０００７】
図１５（ａ）に示すように、２つの磁性層７１、７２のスピンの向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層７１、７２に挟まれたトンネルバリア膜７３のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図１５（ｂ）に示すように、２つの磁性層７１、７２のスピンの向きが反平行である場合は、２つの磁性層７１、７２に挟まれたトンネルバリア膜７３のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
図１６は、従来のメモリセルを組み込んだＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す。ここではデータ書き込み時の構成を示している。
【００１０】
複数の書き込みワード線ＷＷＬと、複数のビット線ＢＬが直交方向に配設され、その各交点に対応してＭＴＪ素子で構成されるメモリセルが配設される。このＭＴＪ素子は、長方形の長辺が書き込みワード線ＷＷＬに沿い、短辺がビット線に沿い、かつ長辺方向に沿うようにスピン方向が付与されている。ＭＲＡＭでは、ＭＴＪ素子の抵抗値が異なる２つの状態を、“1”データの記憶状態（“1”状態）および“0”データの記憶状態（“0”状態）に対応させている。
【００１１】
図１７は、図１６の１５−１５線により切断して矢印方向に見た、書き込みワード線ＷＷＬに垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００１２】
図１８は、図１６の１６−１６線で切って矢印方向に見た、ビット線ＢＬに垂直な断面におけるメモリセル構造の一例を示す断面図である。
【００１３】
図１７および図１８において、１０は半導体基板（例えばＰ型Ｓｉ基板）、１１はシャロウトレンチ型の素子分離領域(ＳＴＩ)、１２はゲート酸化膜、１３は読み出し用セル選択トランジスタＴｒ（ＮＭＯＳＦＥＴ）のドレイン領域またはソース領域となる不純物拡散層(Ｎ+)、１４はゲート電極(ＧＣ)、１５は第１金属配線層(Ｍ１)、１６は第２金属配線層(Ｍ２)、１７は第３金属配線層(Ｍ３)からなるＭＴＪ接続用配線、１８は第１金属配線層１５を拡散層１３へ電気的に接続するための導電性のコンタクト、１９は第２金属配線層１６から第１金属配線層１５へ電気的に接続するための導電性のコンタクト、２０は第３金属配線層１７から第２金属配線層１６へ電気的に接続するための導電性のコンタクト、７０はＭＴＪ素子、２２は第４配線層(Ｍ４)、２３は第４金属配線層２２をＭＴＪ素子７０へ電気的に接続するための導電性のコンタクト、２４は層間絶縁膜である。
【００１４】
なお、図中、配線の用途として、(ＢＬ)は書き込み／読み出し用のビット線、(ＷＷＬ) は書き込みワード線、(ＳＬ)はソース線、(ＲＷＬ) は読み出しワード線を表わしており、ソース線(ＳＬ)は接地電位に接続される。
【００１５】
次に、図１４乃至図１８を参照して従来のＭＴＪ素子７０に対するデータ書き込み動作原理を説明する。
【００１６】
ＭＴＪ素子７０に対するデータ書き込みは、図１６に示すように書き込みワード線ＷＷＬおよびビット線ＢＬに例えば矢印で示す方向の電流を流し、両配線に流れる電流により作られる磁界Ｈｙ、Ｈｘの合成磁界を用いてＭＴＪ素子７０のフリー層７１のスピンの向きをピン層７２に対して平行または反平行に設定することにより達成される。
【００１７】
例えば、図１６のＭＴＪ素子７０へデータを書き込む時には、ビット線ＢＬには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Ｈｘを発生させ、書き込みワード線ＷＷＬには一定方向に向かう電流のみを流して磁界Ｈｙを発生させることにより形成された合成磁界を用いてデータを書き込む。この際、ビット線ＢＬに第１の方向に向かう電流を流すと、ＭＴＪ素子７０のスピンの向きは平行となり、ビット線ＢＬに第２の方向に向かう電流を流すと、ＭＴＪ素子７０のスピンの向きは反平行となる。図１６には合成磁界によりフリー層７１のスピンの向きが平行となる場合を示す。
【００１８】
ＭＴＪ素子７０からデータを読み出す時には、図１５、図１６の読み出しワード線ＲＷＬを活性化させ、選択されたＭＴＪ素子７０に接続されるスイッチ素子であるトランジスタＴｒをオン状態として電流経路を作り、選択されたビット線ＢＬから接地電位へ電流を流す。その結果、選択されたＭＴＪ素子７０のみにその抵抗値に応じた電流が流れるので、その電流値を検出することによりデータを読み出すことができる。
【００１９】
次に、印加磁界の方向によりＭＴＪ素子７０のスピンの向きが選択される仕組みについて、図１９および図２０を参照しながら簡単に説明する。
【００２０】
図１９は、ＭＴＪ素子７０の印加磁界の反転による抵抗値の変化特性（ＭＴＪ曲線）を示している。
【００２１】
図２０は、ＭＴＪ素子７０のアステロイド曲線を示している。
【００２２】
図１９に示すＭＴＪ曲線のように、ＭＴＪ素子のEasy-Axis（容易軸）方向に磁界Ｈｘをかけると、ＭＴＪ素子７０の抵抗値（ＭＲ比）は例えば１７％程度変化する。図１９の縦軸はＭＴＪ素子７０の抵抗値をこの変化率（変化の前後の抵抗の比）であるＭＲ比で示している。なお、ＭＲ比は、ＭＴＪ素子７０の磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＭＴＪ素子も得られている。ＭＴＪ素子７０には、Easy-Axis方向の磁界ＨｘとHard-Axis（困難軸）方向の磁界Ｈｙとの合成磁界が印加される。
【００２３】
図１９中の実線および破線に示すように、Hard-Axis方向の磁界Ｈｙの大きさによって、ＭＴＪ素子７０の抵抗値を変えるために必要なEasy-Axis方向の磁界Ｈｘの大きさも変化する。破線はHard-Axis方向の磁界Ｈｙが実線の場合より大きい場合のＭＴＪ曲線を示す。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線ＷＷＬおよび選択されたビット線ＢＬの交点に対応して配置されているＭＴＪ素子７０のみにデータを書き込むことができる。
【００２４】
即ち、図２０に示すように、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、ＭＴＪ素子７０の磁性層のスピンの向きを反転させることができる。
【００２５】
逆に、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、ＭＴＪ素子７０の磁性層のスピンの向きを反転させることはできない。
【００２６】
従って、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさを変え、合成磁界の大きさのＨｘ-Ｈｙ平面内における位置を変えることにより、ＭＴＪ素子７０に対するデータの書き込みを制御できる。
【００２７】
しかし、上記した従来のセル構造は、図１７に示すように、読み出し用セル選択トランジスタＴｒの上方に多くのメタル層を介してＭＴＪ素子７０を積層している。ここでは、８つの金属配線層１８、１５、１９、１６、２０、１７、２３、２２と１つのＭＴＪ素子７０とを含む非常に多くの導電層および層間絶縁膜を必要とする複雑な積層構造であるので、工程数が非常に多くなり、低コストでＭＲＡＭなどの磁気ランダムアクセスメモリを提供することが困難であった。
【００２８】
また、磁気メモリ素子にデータを書き込むための電流を流すために金属配線層を用いずにＭＯＳトランジスタのチャネルに流れる電流を用いる技術が特許文献１に記載されている。しかしながらこの特許文献１に記載された技術では磁気メモリ素子はホール効果を利用した素子でありＭＴＪ素子ではない。また、ＭＯＳトランジスタのソース又はドレインを２つに分割してそれぞれに２本のデータ線を接続し、書き込み時にこの２本のデータ線を短絡するために別にスイッチを設ける必要があり、読み出し時にはこの２本のデータ線上の読み出し電流の大小関係によりデータ再生を行う必要があるなど、回路構成が複雑となり、この技術では低コストでＭＲＡＭなどの磁気ランダムアクセスメモリを提供する課題の解決にはならない。
【特許文献１】特開２００２−１７０９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
上述したように、従来の技術では、ＭＴＪ素子にデータを書き込むための電流路を簡単化して低コストでＭＲＡＭなどの磁気ランダムアクセスメモリを提供することは困難であった。
【課題を解決するための手段】
【００３０】
本発明の一態様の磁気ランダムアクセスメモリは、磁気抵抗素子の非磁性層を狭持した磁性のフリー層と磁性のピン層との磁化配列状態により変化する前記非磁性層の抵抗値に“0”、“1”のデータを対応させ、前記磁気抵抗素子に近接し互いに分離して配置された第１、第２の書き込み電流路に電流を流して合成書き込み磁界を発生させ、前記フリー層の磁化方向を変化させてデータを書き込む磁気ランダムアクセスメモリにおいて、
前記第１の書き込み電流路は、前記フリー層に近接して配置された絶縁ゲート型のトランジスタのチャネル領域を含み、前記トランジスタは、前記磁気抵抗素子に対するデータの書き込みに際して書き込み電流として所望の大きさのチャネル電流が流れるように制御される構成を有する。
【発明の効果】
【００３１】
本発明の磁気ランダムアクセスメモリによれば、極めて単純なセル構造を実現でき、ＭＲＡＭなどの製造に際し大幅な低コスト化を達成することができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図である。以下の説明において、図１４乃至図１８と同じ構成部分は同じ参照番号を付してある。
【００３４】
図１において、１０は半導体基板（本例ではＰ型Ｓｉ基板）、１は半導体基板１０中に形成されたトランジスタＴｒ（ＮＭＯＳＦＥＴ）のゲート酸化膜、２および３は基板表層部に選択的に形成された不純物拡散層（本例ではＮ+拡散層）からなるドレイン(Drain)領域およびソース(Source)領域、４はゲート電極、５および６は第１金属層からなるドレイン電極（コンタクトプラグ）およびソース電極（コンタクトプラグ）である。
【００３５】
２１はゲート電極４の上部に配設されたＭＴＪ素子であり、図１４を参照して前述した構造と同様に、それぞれ磁性膜からなるフリー層７１とピン層７２との間に非磁性層７３が挟まれた構造によってトンネル磁気抵抗効果を有する。そして、ピン層７２側には反強磁性層７４が配置されている。
【００３６】
本例のＭＴＪ素子２１は長方形であり、磁性層として、ＮｉＦｅ、ＣｏＦｅ、ＣｏＣｒ、ＣｏＰｔなどの磁性材料が用いられており、この長方形の長辺方向に沿う方向にスピン方向が設定される。ここではこのスピン方向は紙面に対して直交する方向である。即ち、この長辺方向がトランジスタＴｒのチャネル幅方向に沿い、短辺方向に沿う方向がトランジスタＴｒのチャネル長方向に沿うように配設されている。
【００３７】
２５はＭＴＪ素子２１のピン層７２側（本例では上部側）に接続された第１の接続配線（本例では上部配線）、２６はＭＴＪ素子２１のフリー層７１側（本例では下部側）のゲート電極４に接続される第２の接続配線（本例では下部配線）である。
【００３８】
後述するように、上部配線２５と下部配線２６との間には、ＭＴＪ素子２１を介してデータ読み出し時には読み出し用電圧Ｖｒが印加され。また、データ書き込み時には下部配線２６が書き込み用の一方の配線として動作する。また、書き込み用のトランジスタＴｒは、ＭＴＪ素子２１に対するデータの書き込みに際して書き込み電流として所望の大きさのチャネル電流Ｉｃｈがソース、ドレイン電極５、６間に流されるように書き込み電源ＣＳに接続され、所定方向の電圧が印加される。
【００３９】
なお、ゲート電極４の材質は、後述するように書き込み用トランジスタＴｒのチャネル電流により発生させた磁界をＭＴＪ素子２１のフリー層７１に作用させる機能に支障がないものであればよく、不純物がドープされたポリシリコンに限らず、ポリシリコンゲート上面に金属シリサイド層が形成されたものとか、一部のＭＩＳＦＥＴで採用されているＴａなどのメタルゲートなどを用いることが可能である。
【００４０】
ゲート電極４として、本例では、ポリシリコンゲート上面に金属シリサイド層が形成されたゲート電極を用いており、ゲート電極として動作する部分以外の金属シリサイド層がＭＴＪ素子２１の下部配線２６の一部になっている。チャネル制御のためのゲート電圧として、ＭＴＪ素子２１自体を用いてゲート電圧を印加することも可能であり、この場合には、後述する書き込み動作時に書き込み用トランジスタＴｒを制御するゲート電圧を図中破線で示すようにＭＴＪ素子２１全体に印加するように変更してもよい。このようにして、メモリセルＭｃ１が形成される。
【００４１】
即ち、図１に示すメモリセルＭｃ１は、半導体基板１０上に形成された書き込み用トランジスタＴｒのゲート電極４の上部にＭＴＪ素子２１が配設されて構成されている。換言すれば、半導体基板１０上に形成されたＭＴＪ素子２１の一方側のフリー磁性層７１に近接するように２つの書き込み電流路、即ちゲート電極４と書き込み用トランジスタＴｒのチャネル領域とが配設されている。
【００４２】
なお、上記したような構造のメモリセルＭｃ１を、例えば図１６と同様に半導体基板上に行列状に複数個配置してセルアレイを構成することができる。
【００４３】
図１に示したメモリセルＭｃ１を図１６のようにセルアレイとして配置するには、個々のＭＴＪ素子２１のトランジスタＴｒのソース、ドレイン電極５，６を図１６の書き込みワード線ＷＷＬ内に直列に接続する。また、必要に応じてトランジスタＴｒのゲート電極４を図１６のビット線ＢＬの１部として接続する。
【００４４】
また、同一行のメモリセルＭｃ１のＭＴＪ素子２１に共通に連なるように上部配線２５として例えばＣｕ配線を形成する。また、書き込み用トランジスタＴｒのドレイン電極５およびソース電極６に直列に連なるようにワード線ＷＷＬとして金属配線を形成し、この金属配線に書き込み電流供給素子としてのトランジスタＴｒを接続する。
【００４５】
この場合、後で説明するように、下部配線２６にも所定の電圧Ｖｒが印加される。この電圧ＶｒはメモリセルＭｃ１を選択する際のビット線選択電圧であるとともに、読み出し時にはＭＴＪ素子２１を流れる電流による読み出し電圧として上部配線２５との間に印加される。
【００４６】
このようにして、ワード線ＷＷＬとビット線ＢＬとが直交方向に配設され、その各交点に対応してＭＴＪ素子２１が配設される。このＭＴＪ素子２１は、ゲート電極４の方向に沿うようにスピン方向が付与されるように配置される。
【００４７】
次に、図１の構成によるメモリセルＭｃ１がデータ書き込み、読み出し時に選択されたものとしてその動作を説明する。なお、以下の説明において、図中の矢印記号は紙面に平行な方向の電流あるいは磁界の向きを示しており、×印を丸で囲んだ記号は紙面に垂直な奥向き方向の電流あるいは磁界を示しており、ドットを丸で囲んだ記号は紙面に垂直な手前向き方向の電流あるいは磁界を示している。
【００４８】
選択されたメモリセルＭｃ１にデータを書き込む時は、このメモリセルＭｃ１のＭＴＪ素子２１に接続されている下部配線２６Ａと接地との間に正の書き込み電圧Ｖｇｗを印加する。即ち、選択したメモリセルＭｃ１の書き込み用トランジスタＴｒを最大限にオン駆動するために、配線２６Ａを介して上記ＭＴＪ素子２１に対応するゲート電極４と接地電位間に所定値以上の高いゲート電圧Ｖｇｗを印加する。或いは、破線で示すように上部配線２５Ａにも同じ電圧Ｖｇｗを印加してもよい。この結果、ゲート電極４に流れる電流により発生した磁界がフリー層７１に印加されるとともに、書き込み電源ＣＳからは、ドレイン電極５とソース電極６との間に、ゲート電極４に流れる電流による磁界との合成磁界がＭＴＪ素子２１の書き込み閾値を超える大きさとなるに十分な大きさのチャネル電流Ｉｃｈ（書き込み電流）が流される。この場合、書き込み電源ＣＳからは、ドレイン５、ソース６間に書き込みデータの“1”、“0”に対応した極性で電圧差を印加すればよい。即ち、書き込みデータの“1”、“0”に対応してドレイン５→ソース６の方向、または、ソース６→ドレイン５の方向に書き込み電流Ｉｃｈを流す。この結果、フリー層７１のスピンの方向はゲート電極４に流れる電流による磁界と、チャネル電流Ｉｃｈによる磁界との合成磁界の方向によって紙面の奥向きまたは紙面手前向きとなる。
【００４９】
このように、フリー層７１のスピンの向きをデータの内容に合わせて変化させるために、トランジスタＴｒのチャネルに流れる電流Ｉｃｈにより生じる磁界と、ゲート電極４に流れる電流により生じる磁界とを合成した磁界の向きを制御する。この場合、下部配線２６を介してゲート電極４に上記のチャネル電流Ｉｃｈとは直交する方向の電流を流すが、この電流の方向を固定すれば最終的にスピンの向きを決定するのはチャネル電流Ｉｃｈの方向である。
【００５０】
上記したように互いに直交する方向のゲート電流とチャネル電流Ｉｃｈを書き込み電流として流し、それぞれ磁界を発生させて合成磁界を形成させ、例えばチャネル電流Ｉｃｈの向きに応じてＭＴＪ素子２１のフリー層７１の磁化方向を変化させてデータを書き込む。この場合、ゲート配線（下部配線26）の紙面に直交する長さ方向に沿うＭＴＪ素子２１の長辺方向に形成される２つのスピンの向きは、平行または反平行となる。データ消去の場合も書き込みと同様である。
【００５１】
上記書き込み動作において、ＭＴＪ素子２１の長辺の長さをトランジスタのチャネル幅よりも長く形成しておくことにより、ＭＴＪ素子２１の長さ方向のフリー層７１端部に印加される磁界強度を強めることが可能になる。
【００５２】
この図１の実施形態では、データ読み出し時にはトランジスタＴｒがオフとなるように、ゲート電極４の印加電圧Ｖｇが低く保持される。
【００５３】
選択されたメモリセルＭｃ１からデータを読み出す時は、メモリセルＭｃ１のＭＴＪ素子２１を介して図示しないセンスアンプに読み出し電流が流れるように、読み出し用ビット線として動作する上部配線２５および下部配線２６間に読み出し電圧Ｖｒを印加する。その結果、当該ＭＴＪ素子２１にその磁気抵抗値に応じた電流が流れるので、例えば読み出し用ビット線に接続されたセンスアンプで電流値を検出することでデータを読み出すことができる。
【００５４】
上記実施形態によれば、ゲート配線４に流れる電流およびトランジスタＴｒのチャネル電流を書き込み電流として用いるので、従来例のメモリセルで必要とした書き込み専用配線（例えば図１７中に示した書き込みワード線ＷＷＬ）およびそれとのコンタクトをとるためのビアなどを形成する工程を必要としなくなり、工程数をその分だけ削減することができる。
【００５５】
また、ゲート配線４を下部配線２６と共用することによって、金属層は２つ（ドレインコンタクト５、ソースコンタクト６用の第１金属層および上部配線２５用の第２層配線）で済むので、工程数を大幅に削減でき、大幅な低コスト化が可能となる。
【００５６】
さらに、書き込み時に、下部配線２６の代わりに上部配線２５に電流を流し、あるいはこれら両方の配線２５、２６に電流を流し、チャネル電流によって発生される磁界との合成磁界を用いて書き込みを行うことにより、書き込みに必要なチャネル電流の値（書き込み閾値）を低減することが可能になる。結果として、書き込み用のトランジスタＴｒのサイズを微細化でき、セルサイズを縮小でき、さらに低コスト化が可能となる。
【００５７】
＜第２の実施形態＞
第１の実施形態における書き込み用トランジスタＴｒを読み出し用トランジスタとしても兼用するように変更することが可能であり、その一例を第２の実施形態として以下に示す。
【００５８】
図２は、第２の実施形態に係るＭＲＡＭで用いられるメモリセルＭｃ２の一例について構造を模式的に示す断面図である。
【００５９】
このメモリセルＭｃ２は、第１の実施形態のメモリセルＭｃ１と比べて、ＭＴＪ素子２１の下端側のゲート電極４に接続された下部配線２７をトランジスタＴｒの一端側の例えばドレイン電極５に電気的に接続する。この下部配線２７の接続用配線としては例えばゲート電極４として形成されるタンタルＴａ膜を共通に使用するようにできる。また、図１の下部配線２６Ａがこの下部配線２７に接続される。その他は同じであるので図１中と同一符号を付している。
【００６０】
このメモリセルＭｃ２に対する書き込み動作時には、ゲート配線である下部配線２６Ａ、２７を介してゲート電極４と接地電位間に所定値以上の高い書き込み電圧Ｖｇｗを印加してトランジスタＴｒをオン状態にし、書き込み電源ＣＳによりドレイン電極５とソース電極６との間に所定方向の書き込みチャネル電流Ｉｃｈを流す。これにより、ゲート電極４に流れる電流による磁界とチャネル電流Ｉｃｈによる磁界との合成磁界により書き込みが行われる。なお、上部配線２５に電流を流し、これとチャネル電流との合成磁界による書き込みも図１の実施形態同様に可能である。
【００６１】
これに対して、読み出し動作時には、書き込みゲート電圧Ｖｇｗより低い読み出しゲート電圧Ｖｇｒを印加してトランジスタＴｒをオン状態にする。これとともに、上部配線２５とソース電極６間に所定の読み出し電圧Ｖｒを印加し、ＭＴＪ素子２１からの読み出し電流が、たとえば図示しないセンスアンプ→上部配線２５→ＭＴＪ素子２１→ゲート電極４→ドレイン電極５→トランジスタＴｒのチャネル→ソース電極６→接地間に流される。
【００６２】
このようにＭＴＪ素子２１に直列にトランジスタＴｒを接続した構成によれば、１個のトランジスタＴｒを、書き込み用トランジスタおよびＭＴＪ素子２１の読み出し電流経路をスイッチする読み出し用トランジスタとして共用することができる。
【００６３】
＜第３の実施形態＞
図３は、本発明の第３の実施形態に係るＭＲＡＭで用いられるメモリセルＭｃ３の一例について構造を模式的に示す断面図である。
【００６４】
このメモリセルＭｃ３は、第１の実施形態のメモリセルＭｃ１と比べて、ＭＴＪ素子２１の表面の少なくとも一部（本例では上面および側面）にＮｉＦｅ、ＣｏＺｒＮｂなどの軟磁性膜３１を被覆している点が異なる。この場合、軟磁性膜３１はヨークとして用いられ、フリー層７１の側面を除きＭＴＪ素子２１の殆どを覆うように形成される。その他は同じであるので図１中と同一符号を付している。
【００６５】
このような構成によれば、書き込みに際して例えば上部配線２５に流す電流により発生してフリー層７１に与えられる磁界が大きくなり、その分、書き込みに必要なトランジスタＴｒのチャネル電流Ｉｃｈの値（書き込み電流の閾値）を低減することが可能になる。結果として、例えば書き込み用トランジスタＴｒのチャネル幅サイズを微細化でき、セルサイズを縮小でき、さらに低コスト化が可能となる。尚、図示しないが、この実施形態でも図１、図２の実施形態同様にトランジスタＴｒには書き込み電源が接続される。また、上部配線２５の代わりに下部配線に電流を流すようにし、これとチャネル電流Ｉｃｈとの合成磁界による書き込みも可能である。同様に、以下に説明する図４乃至図７の実施形態でも、図示しないが、書き込み電源を含む２つの書き込み電流路が形成される。
【００６６】
＜第４の実施形態＞
第１乃至第３の実施形態では、ＭＴＪ素子２１のフリー層７１の磁化の方向はチャネル電流Ｉｃｈの向きと直交する方向（ゲート配線４の長さ方向）となっているが、ＭＴＪ素子２１のフリー層７１、ピン層７２の磁化の方向をチャネル電流Ｉｃｈの方向と平行（チャネル長方向）にしてもよく、その一例を以下に示す。
【００６７】
図４は、本発明の第４の実施形態に係るＭＲＡＭで用いられるメモリセルＭｃ４の一例について構造を模式的に示す断面図である。
【００６８】
このメモリセルＭｃ４は、第３の実施形態のメモリセルＭｃ３と比べて、フリー層７１およびピン層７２の磁化の方向がトランジスタＴｒのチャネル長方向となるようにＭＴＪ素子２１ａを配設している点が異なり、その他は同じであるので図３と同一符号を付している。
【００６９】
このような構成により、書き込みに際して、選択したメモリセルＭｃ４のトランジスタＴｒに紙面に沿う方向のチャネル電流Ｉｃｈを流す。これとともに、反強磁性層７４を含む上部配線２５に書き込みデータの“１”、“０”に対応した方向（紙面に垂直方向）にも、合成磁界がＭＴＪ素子２１ａの書き込み閾値を超えるように電流を流すことにより、ＭＴＪ素子２１ａのフリー層７１の磁化の向きを切り替えることができる。これによって、トランジスタＴｒのチャネルに流す電流Ｉｃｈは図示のように１つの方向に固定できる。
【００７０】
＜第５の実施形態＞
図５は、本発明の第５の実施形態に係るＭＲＡＭで用いられるメモリセルＭｃ５の一例について構造を模式的に示す断面図である。
【００７１】
このメモリセルＭｃ５は、第１の実施形態のメモリセルＭｃ１と比べて、半導体基板が例えばＳＯＩ（シリコン・オン・インシュレータ）であり、例えばガラスなどのＳＯＩ基板１００上に形成された半導体層５０であり、この半導体層５０上に書き込み電流提供用のトランジスタとして薄膜トランジスタ(Thin Film Transistor)Ｔｒｔｈが形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００７２】
このような第５の実施形態によれば、半導体基板上に形成した例えばロジック回路部を下地として、その上に薄膜トランジスタＴｒｔｈのアレイを積層できるので、いわゆるシステム・オン・シリコン(System on Silicon)構造を容易、かつ、安価に形成することが可能になる。この図５の実施形態ではチャネル電流の向きを変えることにより書き込みデータの“１”、“０”に対応することができる場合を示している。
【００７３】
＜第６の実施形態＞
図６は、本発明の第６の実施形態に係るＭＲＡＭで用いられるメモリセルＭｃ６の一例について構造を模式的に示す断面図である。
【００７４】
このメモリセルＭｃ６は、第５の実施形態のメモリセルＭｃ５と比べて、薄膜トランジスタＴｒｔｈの下方側にＮｉＦｅ、ＣｏＺｒＮｂなどの軟磁性膜６１を配置した（例えばＳＯＩ基板１００全面中に埋め込んだ状態で）点が異なり、その他は同じであるので図５中と同一符号を付している。
【００７５】
このようにトランジスタＴｒｔｈのチャネル領域が形成されている基板領域をＭＴＪ素子２１とともに挟むように配設された軟磁性層６１を備えた構成によれば、書き込みに際して、例えば反強磁性層７４に電流を流すとともにチャネル電流Ｉｃｈを流し、これらの電流により発生してフリー層７１に作用する磁界を大幅に強める効果がある。結果として、特に書き込みに必要なチャネル電流Ｉｃｈの値（書き込み電流の閾値）を大幅に低減することが可能になり、トランジスタＴｒｔｈのチャネル幅などのサイズをさらに微細化することができる。
【００７６】
＜第７の実施形態＞
図７は、本発明の第７の実施形態に係るＭＲＡＭで用いられるメモリセルＭｃ７の一例について構造を模式的に示す断面図である。
【００７７】
このメモリセルＭｃ７は、第１の実施形態のメモリセルＭｃ１と比べて、
（１）ＭＴＪ素子２１の少なくとも一部（本例では上面および側面）を図３の実施形態と同様にＮｉＦｅ、ＣｏＺｒＮｂなどの軟磁性膜３１でなるヨークで被覆している点、（２）書き込み電流供給用トランジスタとして半導体層５０上に薄膜トランジスタ(Thin Film Transistor)Ｔｒｔｈを形成した点、（３）薄膜トランジスタＴｒｔｈの下方側にＮｉＦｅ、ＣｏＺｒＮｂなどの軟磁性膜６１をＳＯＩ基板１００中に配置した点、（４）ＭＴＪ素子２１のフリー層７１に接続される配線２７とゲート配線４を別に設け、ＭＴＪ素子２１のフリー層７１に接続された配線２７をトランジスタＴｒｔｈの一端側の例えばドレイン電極５に電気的に接続するように形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。なお、フリー層７１を形成する磁性膜を接続用配線27と共用するようにしてもよい。
【００７８】
上記構成のメモリセルＭｃ７に対する書き込み時は、第１の実施形態と同様に、トランジスタＴｒｔｈのチャネル電流Ｉｃｈとして、ＭＴＪ素子２１の書き込み閾値を超えるに十分な書き込み電流が流れる必要がある。そのため、トランジスタＴｒｔｈを十分なオン状態にする必要があり、これを達成するのに必要な値のゲート電圧を設定する。他方の書き込み電流路は上部配線２５を用いる。
【００７９】
読み出し時には、トランジスタＴｒｔｈのチャネル電流としてＭＴＪ素子２１の書き込み電流に比べて一桁以上小さい読み出し電流が流れるオン状態に電極４におけるゲート電位を設定する。読み出し経路は、図７には図示していないが、図２の実施形態と同様にトランジスタＴｒを読み出し時のスイッチとして含む接続とされる。書き込み時／読み出し時以外は、トランジスタＴｒｔｈのチャネル電流Ｉｃｈが流れないオフ状態にゲート電極４のゲート電圧を設定する。
【００８０】
したがって、選択したＭＴＪ素子２１を、書き込み時だけでなく読み出しにも他のメモリセルから分離することができるので、読み出し速度が速くなる。
【００８１】
＜変形例＞
図８は、前記各実施形態に係るＭＲＡＭの応用例に係るメモリモジュールを示す斜視図である。
【００８２】
このメモリモジュールは、半導体基板上に前記各実施形態に係るメモリセルのアレイを大容量化のために任意数だけ積み重ねた構造を有するメモリチップ８１を、セル選択駆動用のドライバ回路を半導体基板上に形成したドライバチップ、あるいは、書き込み／読み出し制御用のロジック回路を半導体基板上に形成したロジックチップ８２などと積層してパッケージングしたものである。
【００８３】
このようなメモリモジュールによれば、各チップ毎の構成が簡易化されるので、それぞれの製造歩留りおよび全体の製造歩留りが改善され、さらに低コスト化が可能になる。
【００８４】
以下、図９ないし図１１を参照してこの発明のＭＲＡＭの更に他の実施形態のメモリセルの基本構成、動作を詳細に説明する。ここで、説明の重複を避けるために図９ないし図１１において図１乃至図７と対応する部分は同一参照番号、参照符号を付して示している。
【００８５】
＜第８の実施形態＞
図９において、トランジスタＴｒのチャネル領域上にはゲート絶縁膜１を介してワード線４ｗがチャネル幅方向に延長して配設される。このワード線４ｗの上にはＭＴＪ素子２１のフリー層７１が接するように設けられる。ＭＴＪ素子２１のピン層７２上に形成された反強磁性層７４の上に接するようにワード線４ｗと直交する方向にビット線２５ｂが配設される。ピン層７２のスピンの向きは紙面手前から奥向きに設定され、ワード線４ｗはこのピン層７２のスピンに沿って配置される。
【００８６】
製造時には、半導体基板１０に形成されたドレイン領域２、ソース領域３の表面に接して第１金属層としてドレインコンタクト５、ソースコンタクト６が形成されとともに、ゲート絶縁膜１の上にはゲート電極としても用いられるワード線４ｗが形成される。つぎに、ワード線４ｗ上には４層構造のＭＴＪ素子２１が形成され、図示しない層間絶縁膜で基板１０全体を覆ったあとで反強磁性層７４を露出させ、ビット線２５ｂを形成する。このようにしてこの実施形態のメモリセルＭｃ８の基本構造部が構成される。
【００８７】
図９の実施形態において、図示のようにピン層７２のスピンの向きは紙面奥から手前向きであり、フリー層７１のスピンの向きはこのピン層７２と逆に紙面手前から奥向きであるものとする。
【００８８】
この状態で、書き込み電源ＣＳによりドレイン領域２、ソース領域３の間に所定の電位差を与えた状態で、図示しないデコーダにより選択されたワード線４ｗにはＨＩＧＨ状態のゲート電圧が印加される。この結果、トランジスタＴｒには例えば図示の方向にチャネル電流Ｉｃｈが流れ、このチャネル電流Ｉｃｈによりフリー層７１には奥から手前方向の磁界が印加される。
【００８９】
一方、図示しないデコーダにより選択されたビット線２５ｂに図示の方向にビット線電流Ｉｂが流れる。フリー層７１にはこれにより発生された磁界がやはり奥から手前方向に印加される。結果として、これらの２つの磁界の合成磁界がフリー層７１に印加され、そのスピンの向きが手前向きに反転し、データがこのメモリセルＭｃ８に書き込まれたことになる。
【００９０】
読み出し時にはワード線４ｗの電圧がＬＯＷ状態となり、トランジスタＴｒはオフ状態に設定される。この状態でセルＭｃ８が選択された場合は、ビット線２５ｂとワード線４ｗ間に電圧が印加される。この時、ピン層７２とフリー層７１のスピンが平行状態となって、ＭＴＪ素子２１の抵抗値が低下している。このＭＴＪ素子２１を通って読み出し電流が流れる。この読み出し電流は図示しないセンスアンプに供給され、データがセルＭｃ８から読み出される。反対に、ピン層７２とフリー層７１のスピンが反対方向の場合にはＭＴＪ素子２１の抵抗値が大きく、読み出し電流は小さい。したがって、この状態に対応するデータがセンスアンプから読み出されることになる。
【００９１】
＜第９の実施形態＞
次に、図１０を参照して他の実施形態のメモリセルＭｃ９の構成、動作を説明する。図１０の実施形態では、ワード線４ｗはトランジスタＴｒのチャネル長の方向に沿って延長して形成され、ドレインコンタクト５、ソースコンタクト６はこのワード線４ｗに接触しない位置でドレイン領域２、ソース領域３上に形成される。一方、ビット線２５ｂはこれに直交するチャネル幅方向に延長して形成される。ＭＴＪ素子２１はトランジスタＴｒのチャネル領域に対応してワード線４ｗ、ビット線２５ｂの交さ位置にサンドイッチされる。この場合、ピン層７２、フリー層７１内のスピンの向きは図９と同様に紙面に直交する方向である。
【００９２】
図１０の実施形態では書き込み電源ＣＳの極性に対するドレイン領域２、ソース領域３の接続を反転できるように構成される。従って、ソース、ドレイン相互の電位関係が反転され、チャネル電流Ｉｃｈも電源ＣＳの接続の極性により互いに反対の方向に流れるように選択的に設定できる。一方、ビット線２５ｂに流れるビット電流Ｉｂは図示のように紙面手前から奥への一方向のみに固定される。金属層としては図９の実施形態と同様、ドレインコンタクト５、ソースコンタクト６、ワード線４ｗおよびＭＴＪ素子２１を挟んで形成されたビット線２５ｂであり、構成がシンプルで製造プロセスも簡単である。
【００９３】
図１０のメモリセルＭｃ９のデータ書き込み時に際して最初はフリー層７１のスピンの向きは紙面の手前から奥方向であり、ピン層７２のスピンの向きと逆になっているものとする。この状態でワード線４ｗからゲート電圧が印加されると、トランジスタＴｒがオン状態となり、チャネル電流Ｉｃｈがソース領域３からドレイン領域２に向かって流れ、このチャネル電流Ｉｃｈによりフリー層７１部分には手前方向への磁界が発生する。このときビット線２５ｂに矢印方向のビット電流Ｉｂが流れると、このビット電流Ｉｂによりフリー層７１のスピンの向きに対して直交方向に磁界が発生する。これらの互いに直交する磁界は合成され、この合成磁界のうちでフリー層７１のスピンと同じ方向の成分が所定の強さを超えると、このスピンの向きが紙面手前の方向に反転する。この結果、所定のデータ書き込みが行われたことになる。この場合、ビット電流Ｉｂはワード線４ｗに流れる電流Ｉｗと同じ大きさの電流でよい。
【００９４】
データ消去の場合には、書き込み時と同じ方向のビット電流Ｉｂに対して、ドレイン領域２、ソース領域３に印加される電源ＣＳの極性を反転させる。この結果、チャネル電流Ｉｃｈが反転され、発生される磁界が紙面手前から奥の方向となる。この結果、形成される合成磁界が書き込み時とは反対方向となり、フリー層７１のスピンの向きが紙面奥の方向に反転し、データ消去が行われる。
【００９５】
データ読み出し時にはトランジスタＴｒがオフの状態で、デコーダにより選択されたビット線２５ｂとワード線４ｗとの間に読み出し電流が流れ、図示しないセンスアンプによりＭＴＪ素子２１に流れる電流の大小によりデータが読み出される。
【００９６】
＜第１０の実施形態＞
図１１は更に他の実施の形態のメモリセルＭｃ１０を示す。この場合は、図１０の実施形態と異なり、チャネル電流Ｉｃｈはソース領域３からドレイン領域２に向かう一方向のみに固定される代わりに、ビット線２５ｂに流れるビット電流Ｉｂの向きが互いに反対の２つの方向から選択される。また、ＭＴＪ素子２１のフリー層７１、ピン層７２におけるスピンの向きがチャネル長方向に沿った方向となる。
【００９７】
最初の状態としてフリー層７１のスピンの向きが図中の破線矢印の方向であるとする。データ書き込み時には、デコーダにより選択されたゲート電極であるワード線４ｗにＨＩＧＨの電圧を印加してトランジスタＴｒをオンとする。この結果、チャネル電流Ｉｃｈが図示の方向に流れ、ＭＴＪ素子２１のスピンの方向に対して直交する方向に磁界が発生する。
【００９８】
一方、デコーダにより選択されたビット線２５ｂに紙面の奥から手前方向に電流Ｉｂが流れると、これにより発生した磁界がフリー層７１の図示の実線のスピンの方向に発生する。この結果、チャネル電流Ｉｃｈにより発生された磁界との合成磁界が生成される。この合成磁界が所定値を超えた値を持つと、フリー層７１のスピンの方向が破線の方向から実線の方向に反転する。これによりデータが書きこまれる。
【００９９】
データ消去の場合には、トランジスタＴｒがオンで、図示方向にチャネル電流Ｉｃｈが流れる状態で、ビット線２５ｂに手前から奥の方向にビット電流Ｉｂを流す。この結果、書き込み時と反対方向に合成磁界が発生し、フリー層７１のスピンの向きが破線矢印の方向に反転する。これを消去方向とする。
【０１００】
読み出し時には、ゲート電極であるワード線４ｗの電圧を下げてトランジスタＴｒをオフとする。この状態で、アドレスデコーダにより選択されたワード線４ｗとビット線２５ｂとの間に挟まれたＭＴＪ素子２１が選択され、フリー層７１のスピンの向きがピン層７２のスピンの向きと同じか逆かで決まる抵抗値によるビット電流の大きさを図示しないセンスアンプで検知し、データを読み出す。
【０１０１】
なお、本発明は、前記各実施形態におけるＭＴＪ素子のフリー層が、単層構造でなく、多層構造からなる場合にも適用可能である。例えば、図１の実施形態に示すように、フリー層７１を上層７１ａ、下層７１ｂとの２層構造とすることができる。
【０１０２】
以上に説明した各実施形態では書き込み時にチャネル電流Ｉｃｈにより発生した磁界と、上部配線２５あるいは下部配線２６にも電流を流して磁界を発生させ、両方の磁界の合成磁界を用いてフリー層７１のスピンの向きを書き込み情報の内容によって制御する構成としている。しかしながら、書き込み時にチャネル電流Ｉｃｈによる磁界のみによりフリー層７１のスピンの方向を制御することも可能である。
【０１０３】
＜第１１の実施形態＞
以下、図１２、図１３を参照してこの実施形態について詳細に説明する。例えばビッド線方向のゲート電極４に接続された下部配線２６Ｂ１が選択されると、この下部配線２６Ｂ１に接続されたメモリセルＭｃ１１を含む複数のメモリセルが半選択状態となる。
【０１０４】
ワード線方向は、トランジスタＴｒのソースコンタクト６に接続されたソース線２８が選択され、オン電圧Ｖｏｎがソース線２８とトランジスタＴｒのドレインコンタクト５に接続された接地線２９との間に印加される。
【０１０５】
データ書き込み時には、ゲート電圧Ｖｇｗがゲート電極４に供給され、書き込み電流がソース線２８に接続されたソースコンタクト６とドレイン線２９に接続されたドレインコンタクト５との間に供給される。この結果、選択されたメモリセルＭｃ１１ではトランジスタＴｒが導通し、チャネル電流Ｉｃｈが書き込み電源から流れる。
【０１０６】
この場合、ゲート電極４には僅かに電流しか流れずこれから発生される磁界はフリー層７１には殆ど作用せず、フリー層７１のスピンの向きを決定するに十分な磁界がトランジスタＴｒのチャネル電流からのみ発生されるように設定する。
【０１０７】
トランジスタＴｒに対する書き込み電源の極性を逆転すればソース、ドレイン線２８、２９間に印加される電圧Ｖｏｎの極性が反転されてチャネル電流Ｉｃｈの向きが逆転し、フリー層７１のスピンの方向が反転する。このようにしてＭＴＪ素子２１に書き込まれるデータの内容が決定される。
【０１０８】
データ読み出し時には、図１２、図１３に示すように、読み出し電圧Ｖｒが上部配線２５ｃ１と、ＭＴＪ素子２１のフリー層７１に接続された下部配線２６Ｂ１との間に印加される。図１２、図１３における残りの構成、動作は図１の実施形態と同じである。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図２】本発明の第２の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図３】本発明の第３の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図４】本発明の第４の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図５】本発明の第５の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図６】本発明の第６の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図７】本発明の第７の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図８】本発明のＭＲＡＭの応用例に係るメモリモジュールを示す斜視図。
【図９】本発明の第８の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図１０】本発明の第９の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図１１】本発明の第１０の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図１２】本発明の第１１の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図１３】本発明の第１１の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す平面図。
【図１４】従来のＭＲＡＭで用いられるＭＴＪ素子の一般的な構造を概略的に示す断面図。
【図１５】図１４中のＭＴＪ素子の２つの磁性層のスピンの向きを示す図。
【図１６】従来のメモリセルを用いて構成されたＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す図。
【図１７】図１６中の書き込みワード線に垂直な面内においてメモリセルの１個分に着目して構造の一例を模式的に示す断面図。
【図１８】図１６中のビット線に垂直な面内の構造の一例を模式的に示す断面図。
【図１９】図１４に示したＭＴＪ素子の印加磁界の反転による抵抗値の変化特性を示す特性図。
【図２０】図１４に示したＭＴＪ素子のアステロイド曲線を示す特性図。
【符号の説明】
【０１１０】
２１…ＭＴＪ素子、７１…フリー層、７２…ピン層、７３…非磁性層、Ｔｒ…トランジスタ、Ｉｃｈ…チャネル電流。
【図１】
2004297049.tif 000003
【図２】
2004297049.tif 000004
【図３】
2004297049.tif 000005
【図４】
2004297049.tif 000006
【図５】
2004297049.tif 000007
【図６】
2004297049.tif 000008
【図７】
2004297049.tif 000009
【図８】
2004297049.tif 000010
【図９】
2004297049.tif 000011
【図１０】
2004297049.tif 000012
【図１１】
2004297049.tif 000013
【図１２】
2004297049.tif 000014
【図１３】
2004297049.tif 000015
【図１４】
2004297049.tif 000016
【図１５】
2004297049.tif 000017
【図１６】
2004297049.tif 000018
【図１７】
2004297049.tif 000019
【図１８】
2004297049.tif 000020
【図１９】
2004297049.tif 000021
【図２０】
2004297049.tif 000022