(57)【要約】【課題】論理回路規模と、内蔵メモリの増加により検査時間が増加し、検査コストが増大する、という問題を有していた。【解決手段】組合せ回路とスキャンフリップフロップとスキャンシフト／キャプチャ制御信号１１とで構成された第１のスキャンテスト回路１と、これとは独立に、組合せ回路とスキャンフリップフロップとスキャンシフト／キャプチャ制御信号１１とで構成された自己テスト回路２と、第１のスキャンテスト回路１の出力信号と自己テスト回路２の判定出力信号を、スキャンシフト／キャプチャ制御信号により選択する選択器１２を有し、該選択器は、スキャンシフト／キャプチャ制御信号１１によりスキャンシフト時には第１のスキャンテスト回路１の出力信号を選択し、スキャンキャプチャ時には、自己テスト回路２の判定出力信号を選択し、観測するようにした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号により、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、
組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査し、その判定結果を出力する自己テスト回路と、
前記第１のスキャンテスト回路の出力信号と、前記自己テスト回路の判定出力信号のいずれかを、前記スキャンシフト／キャプチャ制御信号により選択する選択器と、を備え、
該選択器の出力を観測する、
ことを特徴とするテスト容易化回路。
【請求項２】
請求項１記載のテスト容易化回路において、
前記自己テスト回路は、メモリを検査するものである、
ことを特徴とするテスト容易化回路。
【請求項３】
組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号により、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、
組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査しその判定結果を出力する自己テスト回路と、
前記第１のスキャンテスト回路の出力信号と、前記自己テスト回路の判定出力信号のいずれかを、スキャンシフト／キャプチャ制御信号により選択する選択器とを有し、該選択器の出力を観測するテスト容易化回路を備え、
まず、前記自己テスト回路のスキャンテストを実施し、
その後、前記第１のスキャンテスト回路のスキャンテストと、前記自己テスト回路を用いた検査対象回路の検査とを同時に実施する、
ことを特徴とする検査方法。
【請求項４】
請求項３記載の検査方法において、
前記自己テスト回路は、メモリを検査するものである、
ことを特徴とする検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大規模なデジタル回路を内蔵する半導体集積回路の検査時間の短縮を図るためのテスト容易化回路、および前記テスト容易化回路を用いた検査方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路では集積化が進み、従来のスキャンテスト対象回路に加え、メモリ、アナログ回路等の非スキャン対象回路が混載されるようになってきている。しかしながら、スキャンテストは内部の回路構成によらず、全ての回路の検査を実施するため、前記スキャンテスト対象回路と、前記非スキャンテスト対象回路を、別々に検査することが要求されている。また、検査時間を短縮するために、自己テスト回路を搭載し検査する傾向にある。
【０００３】
図３は、従来のテスト容易化回路を示すものである。
図３において、５は、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号で、シフト動作とセット動作を切り替えられるスキャンテスト回路、６はメモリ、２はメモリ６を自ら検査し判定結果を出力する自己テスト回路、１８〜２１はスキャンフリップフロップ、１０はスキャンテストに切り替えるスキャンテスト制御信号、１３はメモリ６の出力信号と、スキャンフリップフロップ２０の出力信号をスキャンテスト制御信号１０により選択する選択器、１１は４つのスキャンフリップフロップのシフト動作とセット動作を切り替えるスキャンシフト／キャプチャ制御信号、３２はスキャンテスト回路５の出力信号を出力するスキャンアウト端子である。
【０００４】
以上のように構成されたテスト容易化回路について、その動作を説明する。まず、スキャンテスト時には、スキャンフリップフロップ１８〜２０にデータをセットする。また、選択器１３はスキャンテスト制御信号１０によりスキャンフリップフロップ２０の出力信号を選択する。スキャンシフト／キャプチャ制御信号１１をキャプチャ動作にして通常動作を所定のクロック周期行い、その時に組合せ回路を通過したデータをスキャンフリップフロップ１９〜２１にセットし、次にスキャンシフト／キャプチャ制御信号１１をシフト動作にして、スキャンフリップフロップ１９〜２１にセットしたデータをスキャンアウト端子３２から順次取り出して観測する。
【０００５】
また、メモリテスト時には、上記スキャンテストでパスした自己テスト回路２は、テストパターンを生成してメモリ６に書き込み、自ら検査して判定結果を出力し、その判定結果はスキャンフリップフロップ１９〜２１を伝わって、スキャンアウト端子３２から取り出して観測される。
【０００６】
このように、以上のように構成された従来のテスト容易化回路では、スキャンテスト回路と、メモリのような非スキャンテスト対象回路を別々に検査する（例えば、特許文献１）。
【０００７】
また、上記のような従来のテスト容易化回路では、スキャンテストを実施する際、自己テスト回路２もスキャンテスト対象となるため、スキャンテストと、メモリ検査を個別に実施する必要もあった。
【０００８】
【特許文献１】
特開２０００−３２１３３５号公報（第２−３頁、第一図）
【０００９】
【発明が解決しようとする課題】
最近の半導体集積回路では、プロセスの微細化により集積化が進み、様々な機能を１つの半導体集積回路において実現可能となったことにより、論理回路規模と内蔵するメモリが飛躍的に増加してきている。しかしながら、論理回路規模が増大することによりスキャンテストの検査時間がかかるという問題を有し、また、同様に内蔵するメモリが増加することによりメモリの検査時間がかかるという問題を有していた。
【００１０】
また、メモリ検査の検査時間を短縮するために自己テスト回路が用いられるようになってきているが、前記従来のテスト容易化回路を用いた検査方法では、前述のようにスキャンテストとメモリ検査を別々に実施するので、メモリに故障が存在する可能性が高い場合でも、自己テスト回路を含めた論理回路のスキャンテストを先に実施し、自己テスト回路の故障が無いことを確認した後に、メモリ検査を実施する必要があったため、スキャンテスト時間の検査コストが増大するという問題を有していた。
また、前述のように集積化が進む反面、端子数が減少するため、テスト端子に割り当てられる端子数も減少するという問題を有していた。
【００１１】
この発明は、上記のような従来の問題点を解決するためになされたもので、メモリに故障が存在する可能性が高い場合でも、スキャンテスト時間の検査コストが増大するという問題を生ずることなく、また、集積化が進む反面、端子数が減少した場合においても、スキャンテストを良好に行うことのできるテスト容易化回路、および検査方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明（請求項１）にかかるテスト容易化回路は、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査しその判定結果を出力する自己テスト回路と、前記第１のスキャンテスト回路の出力信号と前記自己テスト回路の判定出力信号のいずれかを、前記スキャンシフト／キャプチャ制御信号により選択する選択器とを備え、該選択器の出力を観測する、ことを特徴とするものである。
【００１３】
また、本発明（請求項２）にかかるテスト容易化回路は、請求項１記載のテスト容易化回路において、前記自己テスト回路は、メモリを検査するもの、としたものである。
【００１４】
また、本発明（請求項３）にかかる検査方法は、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査しその判定結果を出力する自己テスト回路と、前記スキャンテスト回路の出力信号と前記自己テスト回路の判定出力信号のいずれかを、スキャンシフト／キャプチャ制御信号により選択する選択器とを有し、該選択器の出力を観測するテスト容易化回路を備え、まず前記自己テスト回路のスキャンテストを実施し、その後、前記第１のスキャンテスト回路のスキャンテストと、前記自己テスト回路を用いた検査対象回路の検査とを同時に実施する、ことを特徴とするものである。
【００１５】
また、本発明（請求項４）にかかる検査方法は、請求項３記載の検査方法において、前記自己テスト回路は、メモリを検査するものである、としたことを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態１による、テスト容易化回路の構成を示すものである。図１において、１は組合せ回路と、スキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号で、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路、２はメモリを自ら検査し判定結果を出力する自己テスト回路である。６は自己テスト回路２の検査対象となるメモリである。１２は第１のスキャンテスト回路１の出力信号と、自己テスト回路２の判定出力信号とを選択する選択器、１１はスキャンフリップフロップのシフト動作とセット動作とを切り替え、また選択器１２の出力を制御するスキャンシフト／キャプチャ制御信号、３０、３１はスキャンテスト回路の出力信号を観測するスキャンアウト端子である。また、３は、自己テスト回路２を、第１のスキャンテスト回路１と同様に形成した第２のスキャンチェーンである。なお、第１のスキャンテスト回路１と、第２のスキャンテスト回路３のスキャンチェーンは、独立した構成である。
【００１７】
以上のように構成された本実施の形態１によるテスト容易化回路について、その動作を説明する。
まず、第２のスキャンテスト回路３のスキャンテストを実施し、スキャンアウト端子３１よりスキャンテスト回路３の故障判定を行う。
【００１８】
次に、第１のスキャンテスト回路１のスキャンテストと、自己テスト回路２を用いた検査とを同時に実施し、スキャンシフト／キャプチャ制御信号１１により、前記第１のスキャンテスト回路１のスキャンシフト動作時には、前記第１のスキャンテスト回路１の出力信号を選択し、スキャンアウト端子３０から観測する。
また、スキャンキャプチャ動作時には、前記自己テスト回路２からメモリ６の検査結果の判定出力信号を選択し、スキャンアウト端子３０から観測する。
【００１９】
なお、自己テスト回路２を用いた検査、すなわち、自己テスト回路２が検査対象回路のメモリ６を自ら検査する動作は、例えば、次のように行うことができる。自己テスト回路２は、テストパターンを生成してメモリ６に対して書き込み、そしてメモリ６に書き込まれた値を読み出し所定の期待値と比較して、比較結果の判定出力信号を出力する。
【００２０】
これにより、スキャンテスト時に、第１のスキャンテスト回路１の出力信号と、自己テスト回路２の判定出力信号とを観測することが可能となる。
また、スキャンシフト／キャプチャ制御信号１１で観測する出力信号を選択することにより、端子を共有することが可能となる。
【００２１】
このように、本実施の形態１によるテスト容易化回路では、第１のスキャンテスト回路１と、該第１のスキャンテスト回路１とは独立した第２のスキャンチェーンを含み、メモリ６を自ら検査しその判定結果を出力する自己テスト回路２と、第１のスキャンテスト回路の出力信号と前記自己テスト回路の判定出力信号を選択する選択器１２とを有し、選択器１２の出力を観測するようにしたので、スキャンテスト時に第１のスキャンテスト回路１の出力信号と自己テスト回路２の判定出力信号とを交替的に観測することが可能となり、即ち、スキャンテスト時にスキャンテスト回路のテストとメモリのテストを同時に実施できるという効果がある。また、スキャンシフト／キャプチャ制御信号１１で観測する出力信号を選択することにより、出力端子を共有することが可能となり、端子数の削減にも対応できる効果がある。
【００２２】
（実施の形態２）
本実施の形態２は、上記実施の形態１によるテスト容易化回路、を用いた検査方法についてのものである。該テスト容易化回路については、実施の形態１と同様であるため、同一の名称および符号を付け、構成についての説明は省略する。
【００２３】
本実施の形態２による検査方法について、以下、その手順を説明する。
図２は本実施の形態２による、テスト容易化回路を用いた検査方法を示すものである。図２において、１００は、第２のスキャンテスト回路３のスキャンテストを実施する検査工程、１００ａは、その結果の判定工程である。また、１０１は第１のスキャンテスト回路１のスキャンテストと自己テスト回路２を用いたメモリ６の検査を実施する検査工程、１０１ａは、その結果の判定工程である。
【００２４】
まず、検査工程１００にて、第２のスキャンテスト回路３のスキャンテストを実施し、スキャンアウト端子３１より第２のスキャンテスト回路３の出力信号を観測し、自己テスト回路２の故障判定を行う。
【００２５】
次に自己テスト回路２に故障が無い場合、検査工程１０１にて第１のスキャンテスト回路１のスキャンテストと、自己テスト回路２を用いたメモリ６の検査とを同時に実施し、スキャンシフト／キャプチャ制御信号１１によりスキャンシフト動作時は、第１のスキャンテスト回路１の出力信号を選択し、スキャンキャプチャ動作時は、自己テスト回路２からメモリ６の検査結果の判定出力信号を選択し、スキャンアウト端子３０から観測する。
【００２６】
これにより、スキャンテスト時にスキャンテスト回路の出力信号と自己テスト回路の判定出力信号を観測することが可能となり、また、スキャンテストとメモリ検査を同時に実施できることから検査時間を短縮することが可能である。
なお、検査１と、検査２の検査工程については、検査方法を規定するものではなく、必要に応じて検査を実施することは言うまでもない。
【００２７】
このように、本実施の形態２による検査方法によれば、第１のスキャンテスト回路１と、該第１のスキャンテスト回路１とは独立した第２のスキャンチェーンを含み、メモリ６を自ら検査しその判定結果を出力する自己テスト回路２と、第１のスキャンテスト回路１の出力信号と自己テスト回路２の判定出力信号をスキャンシフト／キャプチャ制御信号により選択する選択器１２とを有し、選択器１２の出力を観測するテスト容易化回路を備え、まず、自己テスト回路２のスキャンテストを実施し、その後、第１のスキャンテスト回路１のスキャンテストと、自己テスト回路２を用いたメモリの検査とを同時に実施するようにしたので、スキャンテスト時に第１のスキャンテスト回路の出力信号と自己テスト回路の判定出力信号を観測することが可能となり、スキャンテストとメモリ検査を同時に実施することができ、検査時間を短縮することが可能となる効果が得られる。
【００２８】
【発明の効果】
以上のように、本発明にかかるテスト容易化回路によれば、スキャンテストを実施する際に、シフト動作時には、スキャンテスト回路の出力信号を観測し、キャプチャ動作時には、自己テスト回路の判定出力信号を観測することにより、スキャンテストと、メモリ検査とを同時に実施することが可能となり、検査時間を短縮し、検査コストの削減に大きな効果を得られるものである。また、スキャンテストとメモリ検査の端子を共有することにより、端子を削減することが可能となり、コストの削減に大きな効果を得られるものである。
【００２９】
すなわち、本発明の請求項１にかかるテスト容易化回路によれば、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号により、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査し、その判定結果を出力する自己テスト回路と、前記第１のスキャンテスト回路の出力信号と、前記自己テスト回路の判定出力信号のいずれかを、前記スキャンシフト／キャプチャ制御信号により選択する選択器とを備え、該選択器の出力を観測する、ようにしたので、スキャンテストを実施する際に、シフト動作時には第１のスキャンテスト回路の出力信号を観測し、キャプチャ動作時には自己テスト回路の判定出力信号を観測することにより、スキャンテストと、検査対象回路の検査とを同時に実施することが可能となり、検査コストの削減に大きな効果を得られるとともに、出力信号を選択器で選択して観測することにより、出力端子を共用することが可能となり、端子数を削減することができるという効果がある。
【００３０】
本発明の請求項２にかかるテスト容易化回路によれば、請求項１記載のテスト容易化回路において、前記自己テスト回路は、メモリを検査するもの、としたので、論理回路のスキャンテストと、メモリの検査とを同時に実施することが可能となり、検査時間を短縮し、検査コストの削減に大きな効果を得られるとともに、スキャンテストとメモリ検査の端子を共有することにより、端子を削減することが可能となり、コストを削減することができるという効果がある。
【００３１】
また、本発明の請求項３にかかる検査方法によれば、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号により、シフト動作とセット動作を切り替えられる第１のスキャンテスト回路と、組合せ回路とスキャンフリップフロップで構成され、スキャンシフト／キャプチャ制御信号によりシフト動作とセット動作を切り替えられる、前記第１のスキャンテスト回路と独立して設けられた第２のスキャンチェーンを含み、検査対象回路を自ら検査しその判定結果を出力する自己テスト回路と、前記第１のスキャンテスト回路の出力信号と前記自己テスト回路の判定出力信号のいずれかを、スキャンシフト／キャプチャ制御信号により選択する選択器とを有し、該選択器の出力を観測するテスト容易化回路を備え、まず、前記自己テスト回路のスキャンテストを実施し、その後、前記第１のスキャンテスト回路のスキャンテストと、前記自己テスト回路を用いた検査対象回路の検査とを同時に実施するようにしたので、自己テスト回路のスキャンテストを個別に実施し、次に論理回路のスキャンテストと検査対象回路の検査を同時に実施することにより、検査時間を短縮することが可能となり、検査コストの削減に大きな効果を得られるとともに、スキャンテストと検査対象回路の検査の端子を共有することにより、端子を削減することが可能となり、コストを削減することができるという大きな効果がある。
【００３２】
また、本発明の請求項４にかかる検査方法によれば、請求項３記載の検査方法において、前記自己テスト回路は、メモリを検査するもの、としたので、自己テスト回路のスキャンテストを個別に実施し、次に論理回路のスキャンテストとメモリ検査を同時に実施することにより、検査時間を短縮することが可能となり、検査コストの削減に大きな効果を得られるとともに、スキャンテストとメモリ検査の端子を共有することにより、端子を削減することが可能となり、コストを削減することができるという大きな効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるテスト容易化回路の構成を示す図である。
【図２】本発明の実施の形態２による検査方法の工程図である。
【図３】従来例によるテスト容易化回路の構成図である。
【符号の説明】
１  第１のスキャンテスト回路
２  自己テスト回路
３  第２のスキャンテスト回路
５  スキャンテスト回路
６  メモリ
１０  スキャンテスト制御信号
１１  スキャンシフト／キャプチャ制御信号
１２〜１３  選択器
１８〜２１  スキャンフリップフロップ
３０  第１のスキャンアウト端子
３１  第２のスキャンアウト端子
３２  スキャンアウト端子
１００    自己テスト回路のスキャンテスト工程
１００ａ  自己テスト回路のスキャンテストの結果の判定工程
１０１    第１のスキャンテスト回路のスキャンテストとメモリ検査工程
１０１ａ  第１のスキャンテスト回路のスキャンテストとメモリ検査の結果の判定工程
【図１】
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【図２】
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【図３】
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