(57)【要約】【課題】温度特性の無い電圧検出が可能で、電源電圧が低下したときでも異常な検出結果を出力するおそれのない電圧検出回路を提供する。【解決手段】バンドギャップ発生部１００で発生されたバンドギャップ電圧ＶＢＧは、基準電圧発生部２００においてオフセット補償回路を備えた差動増幅器で増幅され、温度特性がほとんど無い所定の基準電圧ＶＲＦが生成される。基準電圧ＶＲＦは電圧比較部４００に与えられ、例えば基板電圧ＶＢＢや昇圧電圧ＶＰＰ等の検出対象の電圧と比較され、その比較結果が検出信号ＯＵＴとして出力される。一方、動作監視部３００では、バンドギャップ発生部１００の動作状態が監視され、もしもその動作が正常でないと判断されると、監視信号ＭＯＮによって、電圧比較部４００から出力される検出信号ＯＵＴが強制的に異常である旨の信号に変更される。【選択図】      図１
2004191130.tif 000002
【特許請求の範囲】
【請求項１】
バンドギャップ電圧及び該バンドギャップ電圧に対応したバイアス電流を発生するバンドギャップ発生部と、
前記バンドギャップ電圧と前記バイアス電流に対応したバイアス電圧が与えられて該バンドギャップ電圧を増幅する差動増幅器及び該差動増幅器のオフセット電圧誤差をなくすための補償手段を有し、該差動増幅器の出力電圧で導通状態が制御されるトランジスタに接続された抵抗に生ずる電圧をこの差動増幅器に帰還することによって該抵抗に基準電圧を発生させる基準電圧発生部と、
前記バンドギャップ電圧発生部が所定のバンドギャップ電圧を発生させる動作状態にあるか否かを監視する動作監視部と、
前記バンドギャップ発生部が正常な動作状態のときは検出対象の電圧と前記基準電圧を比較してその比較結果の検出信号を出力し、該バンドギャップ発生部が正常でないときには異常である旨の検出信号を出力する電圧比較部とを、
備えたことを特徴とする電圧検出回路。
【請求項２】
前記電圧比較部における検出対象の電圧は、基板電圧、電源電圧、または内部で生成した内部電圧であることを特徴とする請求項１記載の電圧検出回路。
【請求項３】
前記基準電圧発生部は、
前記バイアス電流に対応するバイアス電圧を生成する電流電圧変換手段と、
前記バンドギャップ電圧が正入力端子に、帰還電圧が負入力端子にそれぞれ与えられ、前記バイアス電圧で制御される第１のバイアス電流制御トランジスタ及びオフセット補償電圧で制御される第２のバイアス電流制御トランジスタを有する差動増幅器と、
負荷トランジスタ並びに第１及び第２の抵抗が電源電圧と接地電圧との間に直列に接続され、該負荷トランジスタの導通状態が前記差動増幅器の出力電圧で制御されて該負荷トランジスタ及び該第１の抵抗の接続点から前記帰還電圧が出力されると共に、該第１及び第２の抵抗の接続点から前記基準電圧が出力される負荷手段と、
前記電源電圧と接地電圧との間に直列に接続された第１及び第２のオフセット補償トランジスタで構成され、該第１のオフセット補償トランジスタが前記差動増幅器の出力電圧で制御されて該第１及び第２のオフセット補償トランジスタの接続点から前記オフセット補償電圧が出力されるオフセット制御手段と、
前記第１及び第２のオフセット補償トランジスタの接続点と接地電圧との間に接続され、前記バイアス電圧が与えられて前記バイアス電流に応じた電流を流す第１のバイアス用トランジスタと、
前記第１及び第２の抵抗に並列に接続され、前記バイアス電圧が与えられて前記バイアス電流に応じた電流を流す第２のバイアス用トランジスタとを、
備えたことを特徴とする請求項１または２記載の電圧検出回路。
【請求項４】
前記バンドギャップ発生部は、バンドギャップ電流を生成するバンドギャップ電流レベル設定機構と、該バンドギャップ電流レベル設定機構の出力信号を反転増幅して該バンドギャップ電流レベル設定機構に帰還する帰還手段とを有することを特徴とする請求項１、２または３記載の電圧検出回路。
【請求項５】
バンドギャップ電流を生成するバンドギャップ電流レベル設定機構及び該バンドギャップ電流レベル設定機構の出力信号を反転増幅して該バンドギャップ電流レベル設定機構に帰還する帰還手段によってバンドギャップ電圧を発生すると共に、該バンドギャップ電圧に対応したバイアス電流を発生するバンドギャップ発生部と、
前記バンドギャップ電圧発生部が所定のバンドギャップ電圧を発生させる動作状態にあるか否かを監視する動作監視部と、
前記バンドギャップ発生部が正常な動作状態のときは検出対象の電圧と前記バンドギャップ電圧を比較してその比較結果の検出信号を出力し、該バンドギャップ発生部が正常でないときには異常である旨の検出信号を出力する電圧比較部とを、
備えたことを特徴とする電圧検出回路。
【請求項６】
前記電圧比較部における検出対象の電圧は、基板電圧、電源電圧、または内部で生成した内部電圧であることを特徴とする請求項５記載の電圧検出回路。
【請求項７】
バンドギャップ電流を生成するバンドギャップ電流レベル設定機構及び該バンドギャップ電流レベル設定機構の出力信号を反転増幅して該バンドギャップ電流レベル設定機構に帰還する帰還手段によってバンドギャップ電圧を発生するバンドギャップ発生部と、
電源電圧を抵抗によって分圧して第１の比較電圧及び該第１の比較電圧よりも低い第２の比較電圧を発生する電圧発生部と、
前記バンドギャップ電圧と前記第１の比較電圧とを比較して前記電源電圧が前記バンドギャップ発生部を正常に動作させるレベルにあるか否かの監視信号を出力する第１の比較器と、
前記監視信号によって前記バンドギャップ発生部が正常な動作状態のときには前記バンドギャップ電圧を選択し、該バンドギャップ発生部が正常でないときには前記第１の比較電圧を選択して出力するスイッチと、
前記スイッチから出力される電圧と前記バンドギャップ電圧とを比較してその比較結果の検出信号を出力する第２の比較器と、
前記バンドギャップ発生部が正常な動作状態でないときに、前記監視信号によって第２の比較器の動作を停止させて前記検出信号に異常である旨を出力させる停止手段とを、
備えたことを特徴とする電圧検出回路。
【請求項８】
バンドギャップ電流を生成するバンドギャップ電流レベル設定機構及び該バンドギャップ電流レベル設定機構の出力信号を反転増幅して該バンドギャップ電流レベル設定機構に帰還する帰還手段によってバンドギャップ電圧を発生するバンドギャップ発生部と、
電源電圧を抵抗によって分圧して第１の比較電圧、該第１の比較電圧よりも低い第２の比較電圧及び該第２の比較電圧よりも低い第３の比較電圧を発生する電圧発生部と、
前記バンドギャップ電圧と前記第１の比較電圧とを比較して前記電源電圧が前記バンドギャップ発生部を正常に動作させるレベルにあるか否かの監視信号を出力する第１の比較器と、
前記監視信号によって前記バンドギャップ発生部が正常な動作状態のときには前記バンドギャップ電圧を選択し、該バンドギャップ発生部が正常でないときには前記第１の比較電圧を選択して検出対象電圧を出力するスイッチと、
前記検出対象電圧と前記第２の比較電圧とを比較し、該第２の比較電圧の方が高い場合にリセット信号を出力する第２の比較器と、
前記検出対象電圧と前記第３の比較電圧とを比較し、該検出対象電圧の方が高い場合にセット信号を出力する第３の比較器と、
前記監視信号によって前記バンドギャップ発生部が正常な動作状態でないときに前記第２及び第３の比較器の動作を停止させる停止手段と、
前記リセット信号によってリセットされ、前記セット信号によってセットされてその状態を検出信号として保持して出力するフリップフロップとを、
備えたことを特徴とする電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において電源電圧や昇圧した電圧等のレベルを検出する電圧検出回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平１１−３１１６４３号公報
【０００４】
上記特許文献１には、その図４及び図５に、バンドギャップ電圧を用いて温度変動がほとんど無い定電流を発生させるバンドギャップ電流レベル設定機構と、この定電流を抵抗に流すことによって得られた基準電圧を増幅する差動増幅器と、この差動増幅器の出力電圧と検出対象の電圧とを比較する電圧レベル比較器で構成される電圧検出回路が記載されている。これにより、温度変動のない高度に安定した電圧検出が可能になるとされている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の電圧検出回路では、次のような課題があった。
【０００６】
温度変動がほとんど無いバンドギャップ電圧を発生させるためには、バンドギャップ電流レベル設定機構に所定の定電流が流れるように、一定レベル以上の電源電圧を印加する必要がある。もしも、電源電圧が一定レベル以下であると、温度変動の無い定電流を流すことができず、所定の基準電圧を得ることができない。また、基準電圧を増幅する差動増幅器の動作バイアス電流は、一般的に温度特性を有している。このため、差動増幅器の出力電圧は温度特性を有することになってしまう。更に、電圧レベル比較器に差動増幅器を用いているため、比較する差動増幅器の出力電圧と検出対象の電圧は、所定のレベル以上でなければ正常な動作ができなくなる。
【０００７】
このため、温度特性の無い完全な電圧検出ができないだけでなく、電源電圧が低下すると検出動作そのものも不可能になるというおそれがあった。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明は、電圧検出回路において、バンドギャップ電圧及び該バンドギャップ電圧に対応したバイアス電流を発生するバンドギャップ発生部と、前記バンドギャップ電圧と前記バイアス電流に対応したバイアス電圧が与えられて該バンドギャップ電圧を増幅する差動増幅器及び該差動増幅器のオフセット電圧誤差をなくすための補償手段を有し、該差動増幅器の出力電圧で導通状態が制御されるトランジスタに接続された抵抗に生ずる電圧をこの差動増幅器に帰還することによって該抵抗に基準電圧を発生させる基準電圧発生部と、前記バンドギャップ電圧発生部が所定のバンドギャップ電圧を発生させる動作状態にあるか否かを監視する動作監視部と、前記バンドギャップ発生部が正常な動作状態のときは検出対象の電圧と前記基準電圧を比較してその比較結果の検出信号を出力し、該バンドギャップ発生部が正常でないときには異常である旨の検出信号を出力する電圧比較部とを備えている。
【０００９】
本発明によれば、以上のように電圧検出回路を構成したので、次のような作用が行われる。
【００１０】
バンドギャップ発生部によって、温度特性がほとんどないバンドギャップ電圧と、このバンドギャップ電圧に対応したバイアス電流が発生され、基準電圧発生部に与えられる。基準電圧発生部では、オフセット電圧誤差を無くすための補償手段を有する差動増幅器によってバンドギャップ電圧が増幅され、基準電圧が発生される。基準電圧は電圧比較部に与えられ、検出対象の電圧と比較される。
【００１１】
一方、動作監視部では、バンドギャップ電圧発生部が所定のバンドギャップ電圧を発生させる動作状態にあるか否かが監視される。そして、正常な動作状態であれば、電圧比較部から基準電圧と検出対象の電圧の比較結果が検出信号として出力される。もしも正常な動作状態でなければ、この電圧比較部から異常である旨の検出信号が出力される。
【００１２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す電圧検出回路の構成図である。
【００１３】
この電圧検出回路は、バイアス電流とバンドギャップ電圧を発生するバンドギャップ発生部１００と、基板電圧比較用の基準電圧と基板電圧レベルをシフトさせるためのシフト電流を発生する基準電圧発生部２００と、バンドギャップ発生部１００の動作状態を監視する動作監視部３００と、基準電圧と基板電圧を比較して比較結果を出力する電圧比較部４００とで構成されている。
【００１４】
バンドギャップ発生部１００は、ＰＮＰトランジスタ（以下、「ＰＮＰ」という）１０１，１０２と、抵抗１０３と、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１０４，１０５とで構成されるバンドギャップ電流レベル設定機構を有している。
【００１５】
ＰＮＰ１０２は、同じ閾値電圧レベルにおいてＰＮＰ１０１よりも大きな電流容量を有するように設定されており、これらのＰＮＰ１０１，１０２のコレクタは基板電圧ＶＢＢに、ベースは接地電圧ＧＮＤに接続されている。ＰＮＰ１０１のエミッタは、ＮＭＯＳ１０４のソースに接続され、ＰＮＰ１０２のエミッタは、抵抗１０３を介してＮＭＯＳ１０４のソースに接続されている。ＮＭＯＳ１０４，１０５のゲートは、このＮＭＯＳ１０４のドレインに接続されている。
【００１６】
ＮＭＯＳ１０４のドレインは、直列に接続されたＮＭＯＳ１０６とＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１０７，１０８を介して電源電圧ＶＤＤに接続され、ＮＭＯＳ１０５のドレインは、直列に接続されたＮＭＯＳ１０９とＰＭＯＳ１１０，１１１を介して電源電圧ＶＤＤに接続されている。ＮＭＯＳ１０６，１０９のゲートはＮＭＯＳ１０６のドレインに、ＰＭＯＳ１０７，１１０のゲートはＰＭＯＳ１１０のドレインに、ＰＭＯＳ１０８，１１１のゲートはＰＭＯＳ１１１のドレインに、それぞれ接続されている。これにより、同一電流パスのＮＭＯＳミラー回路とＰＭＯＳミラー回路からなる帰還ループが構成されるようになっている。
【００１７】
更に、このバンドギャップ発生部１００は、バンドギャップ電流レベル設定機構に対してミラー回路を構成するＰＮＰ１１２、抵抗１１３、及びＰＭＯＳ１１４，１１５と、スタートアップ時の電圧印加用のＰＭＯＳ１１６を有している。ＰＮＰ１１２、抵抗１１３、及びＰＭＯＳ１１４，１１５は、基板電圧ＶＢＢと電源電圧ＶＤＤの間に順次直列に接続され、ＰＮＰ１１２のベースは接地電圧ＧＮＤに接続されている。ＰＭＯＳ１１４，１１５のゲートは、それぞれＰＭＯＳ１１０，１１１のゲートに接続されている。
【００１８】
そして、ＰＭＯＳ１１４のドレインがノードＮ１に接続され、このノードＮ１から温度変動がほとんど無いバンドギャップ電圧ＶＢＧが出力されるようになっている。また、ＰＭＯＳ１１５のゲート電圧は、このバンドギャップ電圧ＶＢＧに対応するバイアス電流の基準となるバイアス信号ＢＡＳとして、基準電圧発生部２００へ与えられるようになっている。ＰＭＯＳ１１６のソースは電源電圧ＶＤＤに、ドレインはＮＭＯＳ１０６のドレインにそれぞれ接続され、ゲートにはスタートアップ信号ＳＴが与えられるようになっている。
【００１９】
基準電圧発生部２００は、バンドギャップ発生部１００のＰＭＯＳ１１５に対してミラー回路を構成するＰＭＯＳ２０１及びＮＭＯＳ２０２と、このバンドギャップ発生部１００の出力電圧を増幅するための差動増幅器を構成するＮＭＯＳ２０３，２０４，２０５、及びＰＭＯＳ２０６，２０７を有している。
【００２０】
ＰＭＯＳ２０１のゲートにはバイアス信号ＢＡＳが与えられ、ソースは電源電圧ＶＤＤに、ドレインはＮＭＯＳ２０２のドレイン及びゲートと差動増幅器の定電流源であるＮＭＯＳ２０５のゲートに、それぞれ接続されている。ＮＭＯＳ２０２のソースは、接地電圧ＧＮＤに接続されている。差動増幅器の＋入力端子であるＮＭＯＳ２０３のゲートはノードＮ１に、出力端子であるＮＭＯＳ２０３のドレインはＰＭＯＳ２０８のゲートに、それぞれ接続されている。ＰＭＯＳ２０８のソースは電源電圧ＶＤＤに接続され、ドレインはノードＮ２に接続され、このノードＮ２の電圧が帰還電圧として差動増幅器の−入力端子、即ちＮＭＯＳ２０４のゲートに与えられるようになっている。更にノードＮ２は、直列接続された抵抗２０９，２１０を介して接地電圧ＧＮＤに接続され、この抵抗２０９，２１０の接続点から基板電圧比較用の基準電圧ＶＲＦが出力されるようになっている。
【００２１】
また、この基準電圧発生部２００は、差動増幅器のバイアス電流のずれによって生じるオフセット電圧を打ち消すためのＰＭＯＳ２１１及びＮＭＯＳ２１２，２１３，２１４，２１５を有している。ＰＭＯＳ２１１のソースは電源電圧ＶＤＤに、ゲートは差動増幅器の出力端子であるＮＭＯＳ２０３のドレインにそれぞれ接続され、ドレインはＮＭＯＳ２１２，２１３を介して接地電圧ＧＮＤに接続されている。そして、ＰＭＯＳ２１１のドレインからオフセット補償電圧ＶＮＢが出力されるようになっている。ＮＭＯＳ２１４のドレインはノードＮ２に、ソースは接地電圧ＧＮＤに接続されている。ＮＭＯＳ２１３，２１４のゲートはＮＭＯＳ２０２のゲートに接続されてミラー回路が構成されている。ＮＭＯＳ２１５のドレインはＮＭＯＳ２０５のドレインに、ソースは接地電圧ＧＮＤに接続され、ゲートにはＮＭＯＳ２１２のゲートと共にオフセット補償電圧ＶＮＢが与えられるようになっている。
【００２２】
更に、この基準電圧発生部２００は、比較対象となる比較基板電圧ＶＰＢを出力するためのＮＭＯＳ２１６とＰＭＯＳ２１７を有している。ＮＭＯＳ２１６のソースは接地電圧ＧＮＤに接続され、ゲートにはオフセット補償電圧ＶＮＢが与えられている。ＮＭＯＳ２１６のドレインは、ＰＭＯＳ２１７のドレインとゲートに接続され、このＰＭＯＳ２１７のソースが電源電圧位ＶＤＤに接続されている。そして、ＰＭＯＳ２１７のドレインから比較基板電圧ＶＰＢが出力されるようになっている。
【００２３】
動作監視部３００は、バンドギャップ発生部１００におけるＰＭＯＳ１１０のソースの電圧ＢＰ１とドレインの電圧ＢＰ２に基づいて比較電圧ＶＮＲを発生する電圧発生器３１０と、ＮＭＯＳ１０６のソースの電圧ＢＮ１とドレインの電圧ＢＮ２に基づいて比較電圧ＶＰＲを発生する電圧発生器３２０を有している。更に、動作監視部３００は、比較電圧ＶＮＲとＮＭＯＳ１０５のドレインの電圧ＶＮ１を比較する比較器３３０、比較電圧ＶＰＲとＰＭＯＳ１０８のドレインの電圧ＶＰ１を比較する比較器３４０、これらの比較器３３０，３４０に比較用のバイアス電圧ＣＰＢを与えるバイアス発生器３５０、及び比較器３３０，３４０の比較結果の論理積を監視信号ＭＯＮとして出力する論理積ゲート（以下、「ＡＮＤ」という）３６０を有している。
【００２４】
電圧比較部４００は、最も低い供給電圧よりも更に低い基板電圧ＶＢＢと基準電圧ＶＲＦとを比較して、その比較結果の検出信号ＯＵＴを出力するものである。この電圧比較部４００は、基準電圧発生部２００から出力される比較基板電圧ＶＰＢのレベルをシフトするためのＰＭＯＳ４０１及び抵抗４０２と、シフトされた電圧を基準電圧発生部２００から出力される基準電圧ＶＲＦと比較するためのＮＭＯＳ４０３，４０４，４０５及びＰＭＯＳ４０６，４０７で構成される差動増幅器を有している。ＰＭＯＳ４０１のソースは電源電圧ＶＤＤに接続され、ゲートには基準電圧発生部２００から比較基板電圧ＶＰＢが与えられるようになっている。
【００２５】
ＰＭＯＳ４０１のドレインはノードＮ４に接続され、このノードＮ４が、抵抗４０２を介して基板電圧ＶＢＢに接続されると共に、差動増幅器の＋入力端子であるＮＭＯＳ４０３のゲートに接続されている。差動増幅器の−入力端子であるＮＭＯＳ４０４のゲートには基準電圧ＶＲＦが与えられ、定電流源のＮＭＯＳ４０５のゲートには、オフセット補償電圧ＶＮＢがバイアス電圧として与えられている。
【００２６】
更に、この電圧比較部４００は、動作監視部３００からの監視信号ＭＯＮに従って、比較結果の検出信号ＯＵＴを強制的に停止させるためのＰＭＯＳ４０８を有している。ＰＭＯＳ４０８は差動増幅器の出力端子であるＮＭＯＳ４０３のドレインと電源電圧ＶＤＤの間に接続され、このＰＭＯＳ４０８のドレインに監視信号ＭＯＮが与えられるようになっている。ＮＭＯＳ４０３のドレインにはインバータ４０９が接続され、このインバータ４０９から比較検出結果の検出信号ＯＵＴが出力されるようになっている。
【００２７】
図２は、図１中の動作監視部３００の一例を示す回路図である。
【００２８】
電圧発生器３１０は、電源電圧ＶＤＤと基板電圧ＶＢＢの間に、ＰＭＯＳ３１１，３１２、抵抗３１３、ＮＭＯＳ３１４，３１５、抵抗３１６、及びＰＮＰ３１７を順次直列に接続したもので、このＰＭＯＳ３１１，３１２のゲートに、それぞれ電圧ＢＰ１，ＢＰ２が与えられるようになっている。また、ＮＭＯＳ３１４のゲートはＰＭＯＳ３１２のドレインに、ＮＭＯＳ３１５のゲートはＮＭＯＳ３１４のドレインに、ＰＮＰ３１７のベースは接地電圧ＧＮＤに、それぞれ接続されている。そして、ＮＭＯＳ３１４のドレインから比較電圧ＶＮＲが出力されるようになっている。
【００２９】
電圧発生器３２０は、電源電圧ＶＤＤと基板電圧ＶＢＢの間に、ＰＭＯＳ３２１，３２２、抵抗３２３、ＮＭＯＳ３２４，３２５、及びＰＮＰ３２６を順次直列に接続したもので、このＮＭＯＳ３２４，３２５のゲートに、それぞれ電圧ＢＮ２，ＢＮ１が与えられるようになっている。また、ＰＭＯＳ３２１のゲートはＰＭＯＳ３２２のドレインに、ＰＭＯＳ３２２のゲートはＮＭＯＳ３２４のドレインに、ＰＮＰ３２６のベースは接地電圧ＧＮＤに、それぞれ接続されている。そして、ＰＭＯＳ３２１のドレインから比較電圧ＶＰＲが出力されるようになっている。
【００３０】
比較器３３０は、差動増幅器を構成するＮＭＯＳ３３１，３３２，３３３及びＰＭＯＳ３３４，３３５と、出力段のＮＭＯＳ３３６及びＰＭＯＳ３３７とで構成されている。そして、ＮＭＯＳ３３１，３３２のゲートに、それぞれ比較電圧ＶＮＲ及び電圧ＶＮ１が与えられ、ＮＭＯＳ３３６のドレインから比較結果の信号が出力されるようになっている。比較器３４０も同様に、差動増幅器を構成するＮＭＯＳ３４１，３４２，３４３及びＰＭＯＳ３４４，３４５と、出力段のＮＭＯＳ３４６及びＰＭＯＳ３４７とで構成されている。そして、ＮＭＯＳ３４１，３４２のゲートに、それぞれ電圧ＶＰ１及び比較電圧ＶＰＲが与えられ、ＮＭＯＳ３４６のドレインから比較結果の信号が出力されるようになっている。
【００３１】
バイアス発生器３５０は、電源電圧ＶＤＤと接地電圧ＧＮＤの間に直列に接続された抵抗３５１とＮＭＯＳ３５２で構成され、このＮＭＯＳ３５２のドレインとゲートが接続されて、この接続点から比較器３３０，３４０に対するバイアス電圧ＣＰＢが出力されるようになっている。
【００３２】
次に、図１の動作を説明する。
【００３３】
電源電圧ＶＤＤが投入された後に、スタートアップ信号ＳＴがレベル“Ｌ”から“Ｈ”にされると、バンドギャップ発生部１００の動作が開始する。
【００３４】
バンドギャップ発生部１００が動作するための電源電圧ＶＤＤの条件は、次の２つの式を同時に満たすことである。
2004191130.tif 000003
【００３５】
ここで、例えば、Ｖｂｅ１０１  はＰＮＰ１０１のベース・エミッタ間電圧、Ｖｔｈ１０４  はＮＭＯＳ１０４の閾値電圧、Ｖｄｓｓａｔ１０７はＰＭＯＳ１０７の飽和領域におけるドレイン・ソース間電圧、Ｒ１０３  は抵抗１０３の抵抗値を示す。また、後出の例えばＶｄｓ１０８  は、ＰＭＯＳ１０８のドレイン・ソース間電圧を示している。
【００３６】
また、電流Ｉ１は、ＰＮＰ１０１，１０２を含む各直列回路に流れる電流で、その値は、｛Ｋ×（Ｔ／ｑ）×ＬＮ（ＰＮＰ１０２のエミッタ面積／ＰＮＰ１０１のエミッタ面積）｝／Ｒ１０３  で近似される。
【００３７】
電源電圧ＶＤＤが（１），（２）式の条件を満たす場合は、ＰＭＯＳ１０８とＮＭＯＳ１０５は飽和領域で動作するので、電圧ＶＰ１，ＶＮ１は、次のようになる。
ＶＰ１≦ＶＤＤ−Ｖｄｓｓａｔ１０８                  …（３）
ＶＮ１≧Ｖｂｅ１０２  ＋Ｉ１×Ｒ１０３  ＋Ｖｄｓｓａｔ１０５  …（４）
【００３８】
もしも、電源電圧ＶＤＤが（１），（２）式の条件を満たさない場合は、電流Ｉ１は微小な電流値に低下する。この場合に、ＰＮＰ１０１を含む直列回路に流れる電流値をＩ１Ｓ１とし、ＰＮＰ１０２を含む直列回路に流れる電流値をＩ１Ｓ２とすると、ＰＮＰ１０２はＰＮＰ１０１よりも大きな電流容量を有するように設定されているので、次式が成り立つ。
Ｉ１ｓ１＜Ｉ１ｓ２（＜Ｉ１）  …（５）
【００３９】
ＮＭＯＳ１０４，１０６とＮＭＯＳ１０５，１０９で構成されるミラー回路と、ＰＭＯＳ１１０，１１１とＰＭＯＳ１０７，１０８で構成されるミラー回路とによって帰還ループが構成されているため、（５）式の状態において、次の２つの式が成り立つ。
2004191130.tif 000004
【００４０】
一方、電源電圧ＶＤＤが（１），（２）式の条件を満たす場合、電圧発生器３１０のＰＭＯＳ３１１，３１２と、バンドギャップ発生部１００のＰＭＯＳ１１１，１１０はミラー回路構成となる。従って、ＰＮＰ１０１と電圧発生器３２０のＰＮＰ３２６のエミッタ面積が等しければ、この電圧発生器３２０におけるＮＭＯＳ３２５，３２４はＮＭＯＳ１０４，１０６とミラー回路構成となる。これにより、電圧発生器３１０のＰＭＯＳ３１１〜ＰＮＰ３１７に流れる電流と、電圧発生器３２０のＰＭＯＳ３２１〜ＰＮＰ３２６に流れる電流は、電流Ｉ１と等しくなる。この場合、電圧発生器３１０から出力される比較電圧ＶＮＲは次のようになる。
ＶＮＲ＝Ｖｂｅ３１７  ＋Ｉ１×Ｒ３１６  ＋Ｖｇｓ３１５  ＋Ｉ１×Ｒ３１３  −Ｖｇｓ３１４  …（８）
【００４１】
ここで、回路設計定数を次の次のように定める。
ＰＮＰ１０２のエミッタ面積＝ＰＮＰ３１７のエミッタ面積
Ｒ１０３  ＝Ｒ３１６
Ｉ１×Ｒ３１３  ＝Ｖｄｓｓａｔ３１５（＝Ｖｄｓｓａｔ１０５）  …（９）
【００４２】
これにより、（８）式は次のようになる。
ＶＮＲ＝Ｖｂｅ１０２  ＋Ｉ１×Ｒ１０３  ＋Ｖｄｓｓａｔ１０５  …（１０）
【００４３】
従って、電圧ＶＮ１と比較電圧ＶＮＲの関係は、（４），（１０）式から、次のようになる。
ＶＮ１≧ＶＮＲ
【００４４】
一方、電圧発生器３２０から出力される比較電圧ＶＰＲは、次のようになる。
ＶＰＲ＝ＶＤＤ−Ｖｇｓ３２１  −Ｉ１×Ｒ３２３  ＋Ｖｇｓ３２２    …（１１）
【００４５】
ここで、回路設計定数を次のように定める。
Ｉ１×Ｒ３２３  ＝Ｖｄｓｓａｔ３２１（＝Ｖｄｓｓａｔ１０８）  …（１２）
【００４６】
これにより、（１１）式は次のようになる。
ＶＰＲ＝ＶＤＤ−Ｖｄｓｓａｔ１０８  …（１３）
【００４７】
従って、電圧ＶＰ１と比較電圧ＶＰＲの関係は、（６），（１３）式から、次のようになる。
ＶＰ１≧ＶＰＲ
【００４８】
電源電圧ＶＤＤが（１），（２）式の条件を満たさない場合は、（８），（９）式から、電圧ＶＮＲは次のようになる。
ＶＮＲ＝Ｖｂｅ１０２（Ｉ１Ｓ２）＋Ｉ１ｓ２×Ｒ１０３  ＋Ｉ１ｓ２×Ｒ３１３  …（１４）
【００４９】
ここで、（５），（９）式の関係と、抵抗３１３は線形抵抗であることと、ＮＭＯＳ１０５が非飽和動作のために非線形抵抗とみなせることにより、次の関係が成り立つ。
Ｉ１ｓ２×Ｒ３１３  ＞Ｖｄｓ１０５  （Ｉ１ｓ２）  …（１５）
【００５０】
従って、電圧ＶＮ１と比較電圧ＶＮＲの関係は、（７），（１４），（１５）式より、次のようになる。
ＶＮ１＜ＶＮＲ
【００５１】
同様に、比較電圧ＶＰＲは、（１１），（１２）式から、次のようになる。
ＶＰＲ＝ＶＤＤ−Ｉ１ｓ１×Ｒ３２３    …（１６）
【００５２】
ここで、（５），（１２）式の関係と、抵抗３２３は線形抵抗であることと、ＰＮＰ１０８が非飽和動作のために非線形抵抗とみなせることにより、次の関係が成り立つ。
Ｉ１ｓ１×Ｒ３２３  ＞Ｖｄｓ１０８  （Ｉ１ｓ１）  …（１７）
【００５３】
従って、電圧ＶＰ１と比較電圧ＶＰＲの関係は、（６），（１６），（１７）式より、次のようになる。
ＶＰ１＜ＶＰＲ
【００５４】
以上をまとめると、バンドギャップ発生部１００に正常な電源電圧ＶＤＤが印加されて動作している場合は、電圧ＶＮ１≧比較電圧ＶＮＲ、かつ、電圧ＶＰ１≧比較電圧ＶＰＲとなり、正常な電源電圧ＶＤＤが印加されていない場合は、電圧ＶＮ１＜比較電圧ＶＮＲ、かつ、電圧ＶＰ１＜比較電圧ＶＰＲとなる。
【００５５】
動作監視部３００の比較器３３０の＋入力端子には電圧ＶＮ１が入力され、−入力端子には比較電圧ＶＮＲが入力されて両電圧が比較される。また、比較器３４０の−入力端子に電圧ＶＰ１が入力され、＋入力端子には比較電圧ＶＰＲが入力されて両電圧が比較される。比較器３３０，３４０の比較結果は、ＡＮＤ３６０によって論理積がとられるので、監視信号ＭＯＮは、バンドギャップ発生部１００が正常な電源電圧ＶＤＤで動作しているときにレベル“Ｈ”となり、正常な電源電圧ＶＤＤで動作していないときにはレベル“Ｌ”となる。
【００５６】
一方、基準電圧発生部２００では、ＮＭＯＳ２０２が、ＮＭＯＳ２０５，２１３，２１４とミラー回路を構成しているので、これらのＮＭＯＳ２０２，２０５，２１３，２１４に流れる電流Ｉ２０２，Ｉ２０５，Ｉ２１３，Ｉ２１４  の間には、次の関係が成り立つ。
2004191130.tif 000005
【００５７】
但し、例えば（Ｗ／Ｌ）２０２は、ＮＭＯＳ２０２のゲート幅対ゲート長の比の値を示している。
【００５８】
ＰＭＯＳ２０８に流れる電流は、抵抗２７０に流れる電流とＮＭＯＳ２１４に流れる電流の和であるので、次のようになる。
Ｉ２０８  ＝ＶＲＦ／Ｒ２１０（＝ＶＮ２／（Ｒ２０９＋Ｒ２１０））＋Ｉ２１４  …（１９）
【００５９】
（１８）式から、（１９）式は次のようになる。
Ｉ２０８／（Ｗ／Ｌ）２０８＝（ＶＲＦ／Ｒ２１０）／（Ｗ／Ｌ）２０８＋Ｉ２０２  ×（Ｗ／Ｌ）２１４／（（Ｗ／Ｌ）２０８  ×（Ｗ／Ｌ）２０２）    …（２０）
【００６０】
差動増幅器の入力段のＮＭＯＳ２０３，２０４、及び能動負荷のＰＭＯＳ２０６，２０７をそれぞれ同一特性として、ＮＭＯＳ２０５，２１３，２１４とＰＭＯＳ２０６（２０７），２０８，２１１のディメンジョン関係を、次のように設定する。
２×（Ｗ／Ｌ）２０５：（Ｗ／Ｌ）２１３：（Ｗ／Ｌ）２１４
＝（Ｗ／Ｌ）２０６（＝（Ｗ／Ｌ）２０７）：（Ｗ／Ｌ）２１１：（Ｗ／Ｌ）２０８    …（２１）
【００６１】
更に、ミラー回路を構成するＮＭＯＳ２１２，２１５のディメンジョン関係を、次のように設定する。
２×（Ｗ／Ｌ）２１２：（Ｗ／Ｌ）２１５
＝（Ｗ／Ｌ）２０６（＝（Ｗ／Ｌ）２０７）：（Ｗ／Ｌ）２１１  …（２２）
ＮＭＯＳ２１１に流れる電流は、ＮＭＯＳ２１２に流れる電流とＮＭＯＳ２１３に流れる電流の和であるので、次のようになる。
Ｉ２１２  ＝Ｉ２１１  −Ｉ２１３    …（２３）
【００６２】
従って、ＮＭＯＳ２１２の電流Ｉ２１２  は、（１８），（２０），（２１），（２３）式から次のように表される。
Ｉ２１２  ＝（ＶＲＦ／Ｒ２１０）×（Ｗ／Ｌ）２１１／（Ｗ／Ｌ）２０８    …（２４）
【００６３】
即ち、電流Ｉ２１２  は、基準電圧ＶＲＦと、抵抗２１０と、ＰＭＯＳ２０８，２１１のディメンジョン比とで決定される値となる。
【００６４】
ＮＭＯＳ２１２，２１５は、ミラー回路を構成しているので、電流Ｉ２１２  は、次のように表される。
Ｉ２１５  ＝（ＶＲＦ／Ｒ２１０）×（Ｗ／Ｌ）２１１／（Ｗ／Ｌ）２０８×（Ｗ／Ｌ）２１５／（Ｗ／Ｌ）２１２…（２５）
【００６５】
更に、（１８），（２０）〜（２２），（２４），（２５）式の関係から、次の関係が成り立つ。
Ｉ２１１／（Ｗ／Ｌ）２１１＝（ＶＲＦ／Ｒ２１０）／（Ｗ／Ｌ）２０８＋Ｉ２０２  ×（Ｗ／Ｌ）２１４／（（Ｗ／Ｌ）２１１×（Ｗ／Ｌ）２０２）  …（２６）
Ｉ２１４／（Ｗ／Ｌ）２１４＝（ＶＲＦ／Ｒ２１０）／（Ｗ／Ｌ）２０８＋Ｉ２０２  ×（Ｗ／Ｌ）２０５／（２×（Ｗ／Ｌ）２１４×（Ｗ／Ｌ）２０２）…（２７）
Ｉ２１４／（Ｗ／Ｌ）２１４＝Ｉ２０８／（Ｗ／Ｌ）２０８＝Ｉ２１１／（Ｗ／Ｌ）２１１    …（２８）
【００６６】
ここで、差動増幅器の回路的入力換算オフセット電圧がゼロである条件は、次のとおりである。
Ｉ２０３  ＝Ｉ２０４（＝Ｉ２０６＝Ｉ２０７）＝（Ｉ２０５  ＋Ｉ２１５）／２    …（２９）
【００６７】
この場合、ＰＭＯＳ２０６，２０７のゲート電圧及びドレイン電圧が等しくなるので、このＰＭＯＳ２０６（２０７）とＰＭＯＳ２０８，２１１に流れる電流関係は、次のようになる。
Ｉ２０６（＝Ｉ２０７  ＝（Ｉ２０５  ＋Ｉ２１５）／２）：Ｉ２０８  ：Ｉ２１１
＝（Ｗ／Ｌ）２０６：（Ｗ／Ｌ）２０８：（Ｗ／Ｌ）２１１      …（３０）
【００６８】
（３０）式は（２８）式と等価になっているので、差動増幅器は回路的入力換算オフセット電圧がゼロの状態で動作する。
【００６９】
従って、ノードＮ２の電圧は、ノードＮ１から与えられる温度変動がほとんど無いバンドギャップ基準電圧と等しくなり、このノードＮ２の電圧を抵抗２０９，２１０で分圧した基準電圧ＶＲＦも温度変動のほとんど無い電圧となる。
【００７０】
しかも、回路的入力換算オフセット電圧がゼロである状態の動作は、（２０），（２６），（２７）式からも明らかなように、抵抗２１０の変動やＮＭＯＳ２０２の電流の変動に対しても不動である。
【００７１】
ＮＭＯＳ２１２，２１６は、ミラー回路を構成しているので、（２５）式から次の関係が導かれる。
Ｉ２１６（＝Ｉ２１７）
＝（ＶＲＦ／Ｒ２１０）×（Ｗ／Ｌ）２１１／（Ｗ／Ｌ）２０８×（Ｗ／Ｌ）２１６／（Ｗ／Ｌ）２１２
＝Ｋ×（ＶＲＦ／Ｒ２１０）
【００７２】
これは、ＮＭＯＳ２１６に、温度変動の無い安定した一定の電流が流れることを意味している。
【００７３】
電圧比較部４００において、ＰＭＯＳ４０１が基準電圧発生部２００のＰＭＯＳ２１７とミラー回路を構成しているので、このＰＭＯＳ４０１に流れる電流Ｉ４０１  は、ＰＭＯＳ２１７に流れる電流Ｉ２１７（＝Ｉ２１６）、即ち（ＶＲＦ／Ｒ２１０）に比例する。従って、ノードＮ４の電圧ＶＮ４は、αを任意設定の設計定数として、次のようになる。
2004191130.tif 000006
【００７４】
ノードＮ４の電圧ＶＮ４は、差動増幅器の＋入力端子に与えられ、この差動増幅器の−入力端子には、温度変動がほとんど無い基準電圧ＶＲＦが与えられている。従って、動作監視部３００からＰＭＯＳ４０８のゲートに与えられる監視信号ＭＯＮが“Ｈ”、即ち、正常な電源電圧ＶＤＤで動作しているときには、ＰＭＯＳ４０８がオフとなり、差動増幅器による正常な比較動作が行われる。そして、比較結果はインバータ４０９から検出信号ＯＵＴとして出力される。
【００７５】
一方、監視信号ＭＯＮが“Ｌ”、即ち、正常な電源電圧ＶＤＤで動作していないときには、ＰＭＯＳ４０８がオンとなり、インバータ４０９から出力される検出信号ＯＵＴは強制的に“Ｌ”となる。
【００７６】
以上のように、この第１の実施形態の電圧検出回路は、次の利点がある。
【００７７】
バンドギャップ発生部１００が所定のバイアス電流とバンドギャップ電圧を発生させる動作状態にあるか否かを監視する動作監視部３００を有している。これにより、正常な動作状態でない場合には、電圧比較部４００から出力される検出信号ＯＵＴを強制的に停止させ、電圧検出結果が定まらないという不具合を防止することができる。
【００７８】
更に、バンドギャップ発生部１００から与えられる温度変動のない電圧に基づいて、比較用の定電流を発生させるための差動増幅器による電圧電流変換回路を有する基準電圧発生部２００において、この差動増幅器で生じるオフセット電圧誤差をキャンセルさせる手段として、負荷用のＰＭＯＳ２０６，２０７と出力用のＰＭＯＳ２１１，２１７の特性比で電圧変換電流を差動増幅器動作バイアス電流に加算すると共に、電圧変換電流を発生させる抵抗２０９，２１０に差動増幅器動作バイアス電流分が流れないようにしている。これにより、抵抗値の変化や差動増幅器のバイアス電流の変動に対して誤差のない基準電圧と定電流を維持することが可能になり、電圧検出レベルの温度依存性をなくすことができる。
【００７９】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す電圧比較部の構成図である。この電圧比較部４００Ａは、図１中の電圧比較部４００に代えて設けられるものであり、図１中の要素と共通の要素には共通の符号が付されている。
【００８０】
図１中の電圧比較部４００は、基板電圧ＶＢＢを基準電圧ＶＲＦと比較するものであったが、この電圧比較部４００Ａは、電源電圧ＶＤＤと基準電圧ＶＲＦとを比較して、その比較結果の検出信号ＯＵＴを出力するものである。電圧比較部４００Ａでは、図１中の電圧比較部４００のＰＭＯＳ４０１と抵抗４０２を削除して、電源電圧ＶＤＤとノードＮ４の間に抵抗４１０を接続し、このノードＮ４と接地電圧ＧＮＤの間にＮＭＯＳ４１１を接続している。ＮＭＯＳ４１１のゲートは、ＮＭＯＳ４０５のゲートと接続され、基準電圧発生部２００からのバイアス電圧ＶＮＢが与えられるようになっている。その他の構成は、図１中の電圧比較部４００と同様である。
【００８１】
この電圧比較部４００Ａでは、ＮＭＯＳ４１１が基準電圧発生部２００のＰＭＯＳ２１６とミラー回路を構成しているので、このＮＭＯＳ４１１に流れる電流Ｉ４１１  は、ＰＭＯＳ２１６に流れる電流Ｉ２１６  、即ち（ＶＲＦ／Ｒ２１０）に比例する。従って、ノードＮ４の電圧ＶＮ４は、αを任意設定の設計定数として、次のようになる。
2004191130.tif 000007
【００８２】
ノードＮ４の電圧ＶＮ４は、差動増幅器の＋入力端子に与えられ、この差動増幅器の−入力端子には、温度変動がほとんど無い基準電圧ＶＲＦが与えられている。従って、動作監視部３００からＰＭＯＳ４０８のゲートに与えられる監視信号ＭＯＮが“Ｈ”、即ち、正常な電源電圧ＶＤＤで動作しているときには、ＰＭＯＳ４０８がオフとなり、差動増幅器による正常な比較動作が行われる。そして、比較結果はインバータ４０９から検出信号ＯＵＴとして出力される。
【００８３】
一方、監視信号ＭＯＮが“Ｌ”、即ち、正常な電源電圧ＶＤＤで動作していないときには、ＰＭＯＳ４０８がオンとなり、インバータ４０９から出力される検出信号ＯＵＴは強制的に“Ｌ”となる。
【００８４】
従って、この第２の実施形態は、電源電圧ＶＤＤの検出において、第１の実施形態と同様の利点がある。
【００８５】
（第３の実施形態）
図４は、本発明の第３の実施形態を示す電圧比較部の構成図である。この電圧比較部４００Ｂは、図１中の電圧比較部４００に代えて設けられるものであり、図１及び図３中の要素と共通の要素には共通の符号が付されている。
【００８６】
図１中の電圧比較部４００は、基板電圧ＶＢＢを基準電圧ＶＲＦと比較するものであったが、この電圧比較部４００Ｂは、例えば電源電圧ＶＤＤを昇圧して生成された昇圧電圧ＶＰＰ等の内部電圧を、基準電圧ＶＲＦと比較して、その比較結果の検出信号ＯＵＴを出力するものである。電圧比較部４００Ｂでは、図１中の電圧比較部４００のＰＭＯＳ４０１，４０８と抵抗４０２を削除し、昇圧電圧ＶＰＰとノードＮ４の間に抵抗４１０を接続してこのノードＮ４と接地電圧ＧＮＤの間にＮＭＯＳ４１１を接続している。ＮＭＯＳ４１１のゲートは、ＮＭＯＳ４０５のゲートと接続され、基準電圧発生部２００からのバイアス電圧ＶＮＢが与えられるようになっている。
【００８７】
更に、差動増幅器に出力端子であるＮＭＯＳ４０３のゲートと接地電圧ＧＮＤの間にＮＭＯＳ４１２が接続され、このＮＭＯＳ４１２のゲートに、動作監視部３００からの監視信号ＭＯＮがインバータ４１３で反転されて与えられるようになっている。その他の構成は、図１中の電圧比較部４００と同様である。
【００８８】
この電圧比較部４００Ｂでは、ＮＭＯＳ４１１が基準電圧発生部２００のＰＭＯＳ２１６とミラー回路を構成しているので、このＮＭＯＳ４１１に流れる電流Ｉ４１１  は、ＰＭＯＳ２１６に流れる電流Ｉ２１６  、即ち（ＶＲＦ／Ｒ２１０）に比例する。従って、ノードＮ４の電圧ＶＮ４は、αを任意設定の設計定数として、次のようになる。
2004191130.tif 000008
【００８９】
ノードＮ４の電圧ＶＮ４は、差動増幅器の＋入力端子に与えられ、この差動増幅器の−入力端子には、温度変動がほとんど無い基準電圧ＶＲＦが与えられている。従って、動作監視部３００からＰＭＯＳ４０８のゲートに与えられる監視信号ＭＯＮが“Ｈ”、即ち、正常な電源電圧ＶＤＤで動作しているときには、ＮＭＯＳ４１２がオフとなり、差動増幅器による正常な比較動作が行われる。そして、比較結果はインバータ４０９から検出信号ＯＵＴとして出力される。
【００９０】
一方、監視信号ＭＯＮが“Ｌ”、即ち、正常な電源電圧ＶＤＤで動作していないときには、ＮＭＯＳ４１２がオンとなり、インバータ４０９から出力される検出信号ＯＵＴは強制的に“Ｈ”となる。
【００９１】
従って、この第３の実施形態は、昇圧電圧ＶＰＰ等の内部電圧の検出において、第１の実施形態と同様の利点がある。
【００９２】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す電圧検出回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００９３】
この電圧検出回路は、図１中のバンドギャップ発生部１００と動作監視部３００に代えて、それぞれ構成の異なるバンドギャップ発生部１００Ａと動作監視部３００Ａを設けている。
【００９４】
図１のバンドギャップ発生部１００では、バイアス電流発生回路の動作点の安定収束のために、同一電流パスのＮＭＯＳミラー回路とＰＭＯＳミラー回路からなる帰還ループを用いていたが、このバンドギャップ発生部１００Ａでは、ＮＭＯＳの１段増幅帰還ループを用いている。
【００９５】
即ち、このバンドギャップ発生部１００Ａは、図１のバンドギャップ発生部１００と同様に、ＰＮＰ１０１，１０２と、抵抗１０３と、ＮＭＯＳ１０４，１０５とで構成されるバンドギャップ電流レベル設定機構を有している。ＮＭＯＳ１０４，１０５のゲートはＮＭＯＳ１０５のドレインに接続され、これらのＮＭＯＳ１０４，１０５のドレインが、それぞれＰＭＯＳ１１７，１１８を介して電源電圧ＶＤＤに接続されている。また、バンドギャップ電流レベル設定機構に対してミラー回路を構成するＰＮＰ１１２、抵抗１１３、ＰＭＯＳ１１９を有し、ノードＮ１であるＰＭＯＳ１１９のドレインからバンドギャップ電圧ＶＢＧが出力されるようになっている。
【００９６】
更に、このバンドギャップ発生部１００Ａは、ＰＮＰ１２０、ＮＭＯＳ１２１、キャパシタ１２２及びＰＭＯＳ１２３からなる帰還用の増幅回路を有している。ＰＮＰ１２０のコレクタとベースは、それぞれ基板電圧ＶＢＢと接地電圧ＧＮＤに接続され、エミッタはＮＭＯＳ１２１のソースに接続されている。ＮＭＯＳ１２１のゲートはＮＭＯＳ１０５のドレインに接続されると共に、キャパシタ１２２を介して接地電圧ＧＮＤに接続されている。ＮＭＯＳ１２１のドレインは、ＰＭＯＳ１２３を介して電源電圧ＶＤＤに接続されている。そして、ＮＭＯＳ１２１のドレインの電圧が、バンドギャップ電圧ＶＢＧに対応するバイアス電流を流すためのバイアス信号ＢＡＳとして、ＰＭＯＳ１１７〜１１９，１２５のゲートに与えられると共に、基準電圧発生部２００へ与えられている。
【００９７】
また、このバンドギャップ発生部１００Ａは、図１のバンドギャップ発生部１００と同様に、スタートアップ時の電圧印加用のＰＭＯＳ１１６を有しており、このＰＭＯＳ１１６のソースが電源電圧ＶＤＤに、ドレインがＮＭＯＳ１０４のドレインにそれぞれ接続され、ゲートにはスタートアップ信号ＳＴが与えられるようになっている。
【００９８】
一方、動作監視部３００Ａは、バンドギャップ発生部１００Ａの動作状態を監視するもので、電源電圧ＶＤＤに対応した比較電圧ＶＰＲを発生する電圧発生器３６０と、比較電圧ＶＰＲとバンドギャップ発生部１００ＡのＰＭＯＳ１１７のドレインの電圧ＶＰ４を比較する比較器３４０と、この比較器３４０にバイアス電圧ＣＰＢを与えるバイアス発生器３５０とで構成されている。
【００９９】
電圧発生器３６０は、スタート信号ＳＴを反転するインバータ３６１と、電源電圧ＶＤＤと接地電圧ＧＮＤの間に直列に接続されたＰＭＯＳ３６２と抵抗３６３，３６４で構成され、インバータ３６１の出力信号がＰＭＯＳ３６２のゲートに与えられ、抵抗３６３，３６４の接続点から比較電圧ＶＰＲが出力される。比較器３４０とバイアス発生器３５０の構成は、図２と同様で、この比較器３４０の出力側から監視信号ＭＯＮが出力されるようになっている。その他の構成は、図１と同様である。
【０１００】
次に、図５の動作を説明する。
【０１０１】
電源電圧ＶＤＤが投入された後に、スタートアップ信号ＳＴがレベル“Ｌ”から“Ｈ”にされると、バンドギャップ発生部１００Ａの動作が開始する。
【０１０２】
バンドギャップ発生部１００Ａが動作するための電源電圧ＶＤＤの条件は、次の２つの式を同時に満たすことである。
ＶＤＤ＞Ｖｂｅ１２０  ＋Ｖｄｓｓａｔ１２１＋Ｖｄｓｓａｔ１２３  …（３１）
ＶＤＤ＞Ｖｂｅ１０２  ＋Ｉ１×Ｒ１０３  ＋Ｖｔｈ１０５  ＋Ｖｄｓｓａｔ１１８  …（３２）
【０１０３】
ここで、Ｉ１はＰＮＰ１２０，１０２を含む各直列回路に流れる電流であり、その値は、｛Ｋ×（Ｔ／ｑ）×ＬＮ（ＰＮＰ１０２のエミッタ面積／ＰＮＰ１０１のエミッタ面積）｝／Ｒ１０３  で近似される。
【０１０４】
電源電圧ＶＤＤが（３１），（３２）式の条件を満たす場合は、ＰＭＯＳ１１７とＮＭＯＳ１０４は飽和領域で動作するので、電圧ＶＰ４は次のようになる。
ＶＰ４＝Ｖｂｅ１０１  ＋Ｖｔｈ１０４  ≦ＶＤＤ−Ｖｄｓｓａｔ１１７  …（３３）
【０１０５】
もしも、電源電圧ＶＤＤが（３１），（３２）式の条件を満たさない場合は、電流Ｉ１は微小な電流値に低下する。この場合に、ＰＮＰ１０１を含む直列回路に流れる電流値をＩ１Ｓ１とし、ＰＮＰ１０２を含む直列回路に流れる電流値をＩ１Ｓ２とすると、ＰＮＰ１０２はＰＮＰ１０１よりも大きな電流容量を有するように設定されているので、次式が成り立つ。
Ｉ１ｓ１＜Ｉ１ｓ２（＜Ｉ１）  …（３４）
【０１０６】
ＮＭＯＳ１０４及びＰＭＯＳ１１７の直列回路と、ＮＭＯＳ１２１及びＰＭＯＳ１２６の直列回路は、相互に出力側が入力側に接続された帰還ループを構成しているので、（３４）式の状態において、次の式が成り立つ。
2004191130.tif 000009
【０１０７】
一方、スタートアップ信号ＳＴが“Ｈ”の場合、電圧発生器３６０から出力される比較電圧ＶＰＲは次のようになる。
ＶＰＲ＝（ＶＤＤ−Ｖｄｓｓａｔ３６２）  ×Ｒ３６４  ／（Ｒ３６３  ＋Ｒ３６４）  …（３６）
【０１０８】
（３１），（３２）式を満たす電源電圧ＶＤＤの最低値をＶＤＤ１として、抵抗３６３，３６４の値を次の条件となるように設定する。
2004191130.tif 000010
【０１０９】
これにより、バンドギャップ発生部１００Ａに正常な電源電圧ＶＤＤが印加されて動作している場合は、電圧ＶＰ４≦比較電圧ＶＰＲとなり、正常な電源電圧ＶＤＤが印加されていない場合は、電圧ＶＰ４＞比較電圧ＶＰＲとなる。
【０１１０】
比較器３４０の−入力端子に電圧ＶＰ４が入力され、＋入力端子には比較電圧ＶＰＲが入力されて両電圧が比較される。これにより、監視信号ＭＯＮは、バンドギャップ発生部１００Ａが正常な電源電圧ＶＤＤで動作しているときに“Ｈ”となり、正常な電源電圧ＶＤＤで動作していないときには“Ｌ”となる。
【０１１１】
なお、基準電圧発生部２００と電圧比較部４００の動作は、第１の実施形態で説明したとおりであり、重複を避けるためここでの説明は割愛する。
【０１１２】
以上のように、この第４の実施形態の電圧検出回路は、第１の実施形態の利点に加えて、次の利点がある。
【０１１３】
バンドギャップ発生部１００Ａにおいて、回路動作点の安定収束のために、ＮＭＯＳの１段増幅帰還ループ回路を使用しているので、電源電圧ＶＤＤの上昇に対する電圧ＶＰ４の変動も負帰還ループとなっている。これにより、所定の電源電圧ＶＤＤが印加されている範囲において、この電源電圧ＶＤＤの変動の影響を受けずにＮＭＯＳ１０４，１０５のドレイン電圧が決定され、電源電圧ＶＤＤの変化によるＮＭＯＳ１０４，１０５のドレイン電圧の差がなくなり、ＮＭＯＳ１０４，１０５の実効チャネル長変調効果による発生バイアス電流の変動を極力なくすことができる。従って、バンドギャップ発生のためにカスコード接続を用いることができないような低い電源電圧ＶＤＤで基板電圧ＶＢＢを検出する場合や、ＮＭＯＳ及びＰＭＯＳの実効チャネル長変調効果が大きな製造プロセスを使用しなければならない場合に有効である。
【０１１４】
（第５の実施形態）
図６は、本発明の第５の実施形態を示す電圧検出回路の構成図であり、図５中の要素と共通の要素には共通の符号が付されている。
【０１１５】
この電圧検出回路は、図５中のバンドギャップ発生部１００Ａとは若干構成の異なるバンドギャップ発生部１００Ｂと、電圧発生部５００と、電圧比較部６００とで構成されている。
【０１１６】
バンドギャップ発生部１００Ｂは、図５中のバンドギャップ発生部１００Ａに、バイアス電圧ＶＰＢを出力するためのＮＭＯＳ１２０とＰＭＯＳ１２１を追加したものである。ＮＭＯＳ１２０のソースは接地電圧ＧＮＤに接続され、ゲートとドレインはＰＭＯＳ１２１のドレインに接続されている。ＰＭＯＳ１２１のソースは電源電圧ＶＤＤに接続され、ゲートにはバイアス信号ＢＡＳが与えられている。そして、ＰＭＯＳ１２１のドレインから比較基板電圧ＶＰＢが出力されるようになっている。
【０１１７】
電圧発生部５００は、電源電圧ＶＤＤに対応した比較電圧ＶＰＲと、検出の対象となる比較電圧ＶＣＰを発生させるもので、インバータ５０１、ＰＭＯＳ５０２、及び抵抗５０３，５０４，５０５で構成されている。ＰＭＯＳ５０２のソースは電源電圧ＶＤＤに接続され、ドレインは直列接続された抵抗５０３〜５０５を介して接地電圧ＧＮＤに接続されている。ＰＭＯＳ５０２のゲートには、スタートアップ信号ＳＴがインバータ５０１で反転されて与えられている。そして、抵抗５０３，５０４の接続点から比較電圧ＶＰＲが出力され、抵抗５０４，５０５の接続点から比較電圧ＶＣＰが出力されるようになっている。
【０１１８】
電圧比較部６００は、バンドギャップ発生部１００Ｂから出力される電圧ＶＰ４と電圧発生部５００で発生された比較電圧ＶＰＲを比較して、正常な電源電圧ＶＤＤが印加されているか否かを示す監視信号ＭＯＮを出力する比較器６１０と、この監視信号ＭＯＮを反転した監視信号／ＭＯＮを出力するインバータ６２０を有している。
【０１１９】
更に、この電圧比較部６００は、バンドギャップ発生部１００Ｂから出力されるバンドギャップ電圧ＶＢＧと電圧発生部５００で発生された比較電圧ＶＰＲのいずれか一方を、監視信号ＭＯＮ，／ＭＯＮに基づいて選択するためのスイッチ６３０，６４０を有している。これらのスイッチ６３０，６４０の出力側は比較器６５０の−入力端子に与えられ、この比較器６５０の＋入力端子に与えられる比較信号ＶＣＰと比較されるようになっている。そして、比較器６５０の出力側から比較結果の検出信号ＯＵＴが出力されるようになっている。
【０１２０】
図７は、図６中の比較器６１０，６５０の一例を示す回路図である。
【０１２１】
比較器６１０は、差動増幅器を構成するＮＭＯＳ６１１，６１２，６１３及びＰＭＯＳ６１４，６１５と、出力段のＮＭＯＳ６１６及びＰＭＯＳ６１７と、バイアス電圧生成用の抵抗６１８及びＮＭＯＳ６１９とで構成されている。そして、ＮＭＯＳ６１１，６１２のゲートに、それぞれ電圧ＶＰ４及び比較電圧ＶＰＲが与えられ、ＮＭＯＳ６１６のドレインから監視信号ＭＯＮが出力されるようになっている。
【０１２２】
比較器６５０は、差動増幅器を構成するＮＭＯＳ６５１，６５２，６５３及びＰＭＯＳ６５４，６５５と、出力段のＮＭＯＳ６５６及びＰＭＯＳ６５７を有している。更に、この比較器６５０は、監視信号ＭＯＮが“Ｈ”のときに、バンドギャップ発生部１００Ｂから出力される比較基板電圧ＶＰＢをバイアス電圧として入力するスイッチ用のＮＭＯＳ６５８と、監視信号／ＭＯＮが“Ｈ”のときに、比較結果の検出信号ＯＵＴを“Ｌ”に固定するためのＮＭＯＳ６５９，６６０を有している。そして、ＮＭＯＳ６５１のゲートに、スイッチ６３０，６４０の出力側が接続され、ＮＭＯＳ６５２のゲートに比較電圧ＶＣＰが与えられ、ＮＭＯＳ６５６のドレインから検出信号ＯＵＴが出力されるようになっている。
【０１２３】
次に、図６の動作を説明する。
【０１２４】
バンドギャップ発生部１００Ｂが動作するための電源電圧ＶＤＤの条件は、第４の実施形態と同様に、次の２つの式を同時に満たすことである。
ＶＤＤ＞Ｖｂｅ１２０  ＋Ｖｄｓｓａｔ１２１＋Ｖｄｓｓａｔ１２３  …（３１）
ＶＤＤ＞Ｖｂｅ１０２  ＋Ｉ１×Ｒ１０３  ＋Ｖｔｈ１０５  ＋Ｖｄｓｓａｔ１１８  …（３２）
【０１２５】
一方、スタート信号が“Ｈ”のとき、電圧発生器３６０から出力される比較電圧ＶＰＲは次のようになる。
ＶＰＲ＝（ＶＤＤ−Ｖｄｓｓａｔ５０２）  ×（Ｒ５０４  ＋Ｒ５０５）／（Ｒ５０４  ＋Ｒ５０４  ＋Ｒ５０５）  …（４１）
【０１２６】
（３１），（３２）式を満たす電源電圧ＶＤＤの最低値をＶＤＤ１として、抵抗５０３〜５０５の値を次の条件となるように設定する。
Ｖｂｅ１０１  ＋Ｖｔｈ１０４
＜（ＶＤＤ１  −Ｖｄｓｓａｔ５０２）  ×（Ｒ５０４  ＋Ｒ５０５）／（Ｒ５０４  ＋Ｒ５０４  ＋Ｒ５０５）
＜ＶＤＤ１  −Ｖｄｓｓａｔ１１７      …（４２）
【０１２７】
上式より、バンドギャップ発生部１００Ｂに正常な電源電圧ＶＤＤが印加されて動作している場合は、電圧ＶＰ４≦比較電圧ＶＰＲとなり、正常な電源電圧ＶＤＤが印加されていない場合は、電圧ＶＰ４＞比較電圧ＶＰＲとなる。従って、比較器６１０から出力される監視信号ＭＯＮは、正常な電源電圧ＶＤＤが印加されているときに“Ｈ”、正常な電源電圧ＶＤＤが印加されていないときに“Ｌ”となる。
【０１２８】
これにより、正常な電源電圧ＶＤＤが印加されているときには、スイッチ６３０がオン、スイッチ６４０がオフとなり、比較器６５０の入力端子には、バンドギャップ発生部１００Ｂから出力されるバンドギャップ電圧ＶＢＧと電圧発生部５００から出力される比較電圧ＶＣＰが与えられる。
【０１２９】
このとき、監視信号ＭＯＮ，／ＭＯＮはそれぞれ“Ｈ”，“Ｌ”であるので、比較器６５０内のＮＭＯＳ６５８はオン、ＮＭＯＳ６５９、６６０はオフとなる。従って、比較基板電圧ＶＰＢがＮＭＯＳ６５８を介して、ＮＭＯＳ６５３，６５６のゲートに与えられ、このＮＭＯＳ６５３，６５６は、バンドギャップ発生部１００ＢのＮＭＯＳ１２０とミラー回路構成となり、これらのＮＭＯＳ６５３，６５６に流れる電流Ｉ６５３  ，Ｉ６５６  は、次のようになる。
Ｉ６５３  ＝（Ｗ／Ｌ）６５３／（Ｗ／Ｌ）１２０×Ｉ１２０  ＝α６５３  ×Ｉ１  …（４３）
Ｉ６５６  ＝（Ｗ／Ｌ）６５６／（Ｗ／Ｌ）１２０×Ｉ１２０  ＝α６５６  ×Ｉ１  …（４４）
【０１３０】
ここで、α６５３，α６５６  は回路設計定数であり、ＮＭＯＳ６５１，６５２、ＰＭＯＳ６５４，６５５と、ＰＭＯＳ６５７のディメンジョン比に応じて設定できるので、比較器６５０の入力換算オフセット電圧をゼロに設定することが可能であることはいうまでもない。
【０１３１】
一方、正常な電源電圧ＶＤＤが印加されていないときには、スイッチ６３０がオフ、スイッチ６４０がオンとなり、比較器６５０の−入力端子には、電圧発生器５００から出力される比較電圧ＶＰＲが、＋入力端子には比較電圧ＶＣＰが与えられる。このとき、比較器６５０内のＮＭＯＳ６５８はオフ、ＮＭＯＳ６５９、６６０はオンとなり、検出信号ＯＵＴは強制的に“Ｌ”となる。なお、−入力端子には、＋入力端子よりも高い電圧が印加されるので、入力回路のインピーダンスや寄生容量による電源投入時や断線時の誤出力が防止される。
【０１３２】
以上のように、この第５の実施形態の電圧検出回路は、次の利点がある。
【０１３３】
バンドギャップ発生部１００Ｂにおいて、第４の実施形態と同様に、回路動作点の安定収束のために、ＮＭＯＳの１段増幅帰還ループ回路を使用しているので、所定の電源電圧ＶＤＤが印加されている範囲において、電源電圧ＶＤＤの変動によるＮＭＯＳ１０４，１０５のドレイン電圧の差がなくなり、発生バイアス電流の変動を極力なくすことができる。従って、バンドギャップ発生のためにカスコード接続を用いることができないような低い電源電圧ＶＤＤで基板電圧ＶＢＢを検出する場合や、ＮＭＯＳ及びＰＭＯＳの実効チャネル長変調効果が大きな製造プロセスを使用しなければならない場合に有効である。
【０１３４】
また、電圧比較部６００では、所定の電源電圧ＶＤＤが印加されていないときに、比較器６５０から出力する検出信号ＯＵＴを強制的に“Ｌ”に固定すると共に、この比較器６５０の入力端子に比較結果の出力信号が“Ｌ”となるよう関係を有する電圧を与えるように構成している。これにより、電源電圧ＶＤＤが所定の値に達していないときに、電源電圧ＶＤＤの検出結果が定まらないという不具合や、電源電圧ＶＤＤの投入時や断線時の誤出力を防止することができる。
【０１３５】
（第６の実施形態）
図８は、本発明の第６の実施形態を示す電圧検出回路の構成図であり、図６中の要素と共通の要素には共通の符号が付されている。
【０１３６】
この電圧検出回路は、図６中の電圧発生部５００と電圧比較部６００に代えて、若干構成の異なる電圧発生部５００Ａと電圧比較部６００Ａを設けている。
【０１３７】
電圧発生部５００Ａは、電源電圧ＶＤＤに対応した比較電圧ＶＰＲと、検出の対象となる比較電圧ＶＣＰに加えて、この比較電圧ＶＣＰよりも低い比較電圧ＶＣＱを発生させるもので、インバータ５０１、ＰＭＯＳ５０２、及び抵抗５０３〜５０６で構成されている。ＰＭＯＳ５０２のソースは電源電圧ＶＤＤに接続され、ドレインは直列接続された抵抗５０３〜５０６を介して接地電圧ＧＮＤに接続されている。ＰＭＯＳ５０２のゲートには、スタートアップ信号ＳＴがインバータ５０１で反転されて与えられている。そして、抵抗５０３，５０４の接続点から比較電圧ＶＰＲが、抵抗５０４，５０５の接続点から比較電圧ＶＣＰが、抵抗５０５，５０６の接続点から比較電圧ＶＣＱが、それぞれ出力されるようになっている。
【０１３８】
電圧比較部６００Ａは、図６と同様に、スイッチ６３０，６４０の出力側の信号と比較電圧ＶＣＰとを比較する比較器６５０−１に加えて、このスイッチ６３０，６４０の出力側の信号と比較電圧ＶＣＱとを比較する比較器６５０−２を有している。更に、これらの比較器６５０−１，６５０−２の出力側には、ＮＡＮＤ６７１，６７２とインバータ６７３で構成されるフリップフロップ６７０が接続され、このフリップフロップ６７０の出力側から、検出信号ＯＵＴが出力されるようになっている。その他のバンドギャップ発生部１００Ｂ等の構成は、図６と同様である。
【０１３９】
次に、動作を説明する。
【０１４０】
この電圧検出回路では、図６の電圧検出回路と同様に、比較器６１０から出力される監視信号ＭＯＮは、正常な電源電圧ＶＤＤが印加されているときに“Ｈ”、正常な電源電圧ＶＤＤが印加されていないときに“Ｌ”となる。
【０１４１】
正常な電源電圧ＶＤＤが印加されている場合、監視信号ＭＯＮ，／ＭＯＮによって、スイッチ６３０がオン、スイッチ６４０がオフとなる。これにより、比較器６５０−１の−入力端子には、バンドギャップ発生部１００Ｂから出力されるバンドギャップ電圧ＶＢＧが与えられ、＋入力端子には電圧発生部５００から出力される比較電圧ＶＣＰが与えられる。また、比較器６５０−２の＋入力端子にはバンドギャップ電圧ＶＢＧが与えられ、−入力端子には比較電圧ＶＣＱが与えられる。そして、これらの比較器６５０−１，６５０−２には、バンドギャップ発生部１００Ｂから比較基板電圧ＶＰＢがバイアス電圧として与えられ、比較動作が開始される。
【０１４２】
電源電圧ＶＤＤが上昇して、電圧発生部５００Ａの比較電圧ＶＣＰがバンドギャップ電圧ＶＢＧよりも高くなると、比較器６５０−１の出力信号が“Ｌ”から“Ｈ”に変化し、フリップフロップ６７０の強制リセット入力が解除される。更に電源電圧ＶＤＤが上昇して、電圧発生部５００Ａの比較電圧ＶＣＱがバンドギャップ電圧ＶＢＧよりも高くなると、比較器６５０−２の出力信号が“Ｈ”から“Ｌ”に変化し、フリップフロップ６７０がセットされて検出信号ＯＵＴは“Ｈ”となる。
【０１４３】
フリップフロップ６７０が一旦セットされると、その後、電源電圧ＶＤＤが低下して、比較電圧ＶＣＱがバンドギャップ電圧ＶＢＧよりも低くなって比較器６５０−２の出力信号が“Ｈ”に変化しても、このフリップフロップ６７０の状態は変化しない。更に電源電圧ＶＤＤが低下して、比較電圧ＶＣＰがバンドギャップ電圧ＶＢＧよりも低くなって比較器６５０−１の出力信号が“Ｌ”に変化すると、フリップフロップ６７０は再び強制リセットされて検出信号ＯＵＴは“Ｌ”となる。このように、検出信号ＯＵＴは、電源電圧ＶＤＤが一旦所定の電圧まで上昇するとセットされ、その後、一定レベルまで低下してもその状態が保持されるというヒステリシスを有している。その他の動作は、第５の実施形態と同様である。
【０１４４】
以上のように、この第６の実施形態の電圧検出回路は、２つの比較器６５０−１，６５０−２と、フリップフロップ６７０を有しているので、電源電圧ＶＤＤが一旦所定の電圧まで上昇して検出信号ＯＵＴがセットされると、その後に電源電圧ＶＤＤが若干低下しても、検出信号ＯＵＴはそのまま保持される。これにより、第５の実施形態の利点に加えて、停止機能や待機機能を備えて消費電流が動作状態で著しく変化するシステムにおいて、電源インピーダンスに起因する電源電圧変動によりシステム発振を抑制することができるという利点がある。
【０１４５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【０１４６】
（ａ）  図示したバンドギャップ部１００や基準電圧発生部２００等の各部の回路構成は一例であり、同様の機能を有する回路であれば適用可能である。
【０１４７】
（ｂ）  図４の電圧検出回路における電圧比較部４００に代えて、図３または図４のような電圧比較部４００Ａ，４００Ｂを使用しても良い。これにより、電源電圧ＶＤＤや昇圧電圧ＶＰＰ等の電圧を検出することができる。
【０１４８】
【発明の効果】
以上詳細に説明したように、本発明によれば、基準電圧発生部は、バンドギャップ発生部で発生された温度特性がほとんど無いバンドギャップ電圧を増幅する差動増幅器とこの差動増幅器のオフセット電圧誤差をなくすための補償手段を有している。従って、温度特性がほとんど無い基準電圧を発生させることができる。また、バンドギャップ電圧発生部が所定のバンドギャップ電圧を発生させる動作状態にあるか否かを監視する動作監視部を有し、もしも、このバンドギャップ発生部が正常でないときには、電圧比較部から異常である旨の検出信号を出力するようにしている。これにより、温度特性の無い完全な電圧検出が可能になり、電源電圧が低下したときでも異常な検出結果を出力するおそれがない。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電圧検出回路の構成図である。
【図２】図１中の動作監視部３００の一例を示す回路図である。
【図３】本発明の第２の実施形態を示す電圧比較部の構成図である。
【図４】本発明の第３の実施形態を示す電圧比較部の構成図である。
【図５】本発明の第４の実施形態を示す電圧検出回路の構成図である。
【図６】本発明の第５の実施形態を示す電圧検出回路の構成図である。
【図７】図６中の比較器６１０，６５０の一例を示す回路図である。
【図８】本発明の第６の実施形態を示す電圧検出回路の構成図である。
【符号の説明】
１００，１００Ａ，１００Ｂ    バンドギャップ発生部
２００    基準電圧発生部
３００，３００Ａ    動作監視部
３１０，３２０，５００，５００Ａ    電圧発生部
４００，４００Ａ，４００Ｂ，６００，６００Ａ    電圧比較部
６１０，６５０    比較器
６３０、６４０    スイッチ
６７０    フリップフロップ
【図１】
2004191130.tif 000011
【図２】
2004191130.tif 000012
【図３】
2004191130.tif 000013
【図４】
2004191130.tif 000014
【図５】
2004191130.tif 000015
【図６】
2004191130.tif 000016
【図７】
2004191130.tif 000017
【図８】
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