(57)【要約】【課題】  バイトオペレーション不揮発性半導体メモリ装置を提供する。【解決手段】  メモリセルアレイを構成するバイトメモリセルは、一方向に長く配列されて活性領域にそれぞれの接合領域及びチャンネル領域が形成されている１バイトメモリトランジスタと、活性領域に形成されており、接合領域が１バイトメモリトランジスタにそれぞれの接合領域と直接連結されているバイト選択トランジスタとを含む半導体メモリ装置である。そして、バイト選択トランジスタは、１バイトメモリトランジスタが配列されている方向に垂直方向に上部または下部に位置する。【選択図】  図２
2004320039.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置において、
活性領域及び素子隔離領域を含む半導体基板と、
第１方向に長く配列されている１バイトメモリトランジスタであって、前記１バイトメモリトランジスタを構成するそれぞれのトランジスタは、前記半導体基板の前記活性領域に接合領域及びチャンネル領域が形成されている１バイトメモリトランジスタと、
前記活性領域に形成されているバイト選択トランジスタであって、前記バイト選択トランジスタの接合領域が前記１バイトメモリトランジスタそれぞれの接合領域と直接連結されているバイト選択トランジスタと、を備えるバイトオペレーション不揮発性半導体メモリ装置。
【請求項２】
前記バイト選択トランジスタは、前記１バイトメモリトランジスタが配列された方向に対して垂直方向に前記１バイトメモリトランジスタの上部または下部に形成されていることを特徴とする請求項１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項３】
前記バイト選択トランジスタの接合領域と直接連結されている前記１バイトメモリトランジスタそれぞれの前記接合領域は、ソース領域であることを特徴とする請求項１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項４】
前記１バイトメモリトランジスタそれぞれの前記接合領域と直接連結されている前記バイト選択トランジスタの前記接合領域は、ドレーン領域であることを特徴とする請求項１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項５】
前記バイト選択トランジスタの前記接合領域及び前記チャンネル領域は、不純物がドーピングされていない未加工半導体基板に形成されていることを特徴とする請求項１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項６】
前記バイト選択トランジスタの前記接合領域及び前記チャンネル領域は、不純物がドーピングされた導電性ウェル領域に形成されていることを特徴とする請求項１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項７】
前記１バイトメモリトランジスタの前記接合領域及び前記チャンネル領域は、前記導電性ウェル領域に形成されていることを特徴とする請求項６に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項８】
前記１バイトメモリトランジスタを構成するそれぞれのメモリトランジスタは、ソースサイド注入方式で作動する素子であることを特徴とする請求項１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項９】
前記バイト選択トランジスタのチャンネル領域の幅は、前記１バイトメモリトランジスタそれぞれのチャンネル領域の幅を合せたものより広いことを特徴とする請求項１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項１０】
前記バイト選択トランジスタのチャンネル領域の幅は、前記１バイトメモリトランジスタそれぞれのチャンネル領域の幅の和と前記半導体基板の隔離領域の幅の和とを合せたものと同じであるか、またはさらに広いことを特徴とする請求項９に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項１１】
前記１バイトメモリトランジスタを構成するそれぞれのメモリトランジスタは、フローティングゲート型トランジスタであることを特徴とする請求項１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項１２】
前記１バイトメモリトランジスタを構成するそれぞれのメモリトランジスタは、ＳＯＮＯＳ型トランジスタまたはＭＯＮＯＳ型トランジスタであることを特徴とする請求項１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項１３】
前記ＳＯＮＯＳ型及びＭＯＮＯＳ型トランジスタのゲート電極構造物は、実質的に同幅を有する第１酸化膜、窒化膜、第２酸化膜及び導電体膜が順次に積層されて備わっていることを特徴とする請求項１２に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項１４】
前記ＳＯＮＯＳ型及びＭＯＮＯＳ型トランジスタのゲート電極構造物は、第１酸化膜、前記第１酸化膜より狭い幅の窒化膜、前記第１酸化膜と同じ幅の第２酸化膜及び前記第１酸化膜と同じ幅の導電体膜が順次に積層されて備わっていることを特徴とする請求項１２に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項１５】
多数のバイトメモリセルを含むバイトオペレーション不揮発性半導体メモリ装置において、前記バイトメモリセルは、
１バイトメモリトランジスタが一方向に長く配列されているメモリセルブロックと、
前記１バイトメモリセルトランジスタが配列されている方向に垂直な方向に前記メモリセルブロックに対して上部または下部に平行に配列されているバイトオペレーションブロックと、を含むバイトオペレーション不揮発性半導体メモリ装置。
【請求項１６】
前記半導体メモリ装置は、
前記１バイトメモリトランジスタそれぞれのドレーン領域と電気的に連結されている多数のビットラインと、
前記バイト選択トランジスタのソース領域と電気的に連結されている多数のグロ−バルソースラインと、
前記１バイトメモリトランジスタそれぞれのゲート電極が連結されている多数のワードラインと、
前記バイト選択トランジスタのゲート電極が連結されている多数のバイト選択ラインと、を含み、
前記１バイトメモリトランジスタそれぞれのソース領域は、前記バイト選択トランジスタのドレーン領域と共通接合領域を形成することを特徴とする請求項１５に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項１７】
前記ワードラインと前記バイト選択ラインとは相互平行していることを特徴とする請求項１６に記載のバイトオペレーション半導体メモリ装置。
【請求項１８】
前記共通接合領域は、不純物がドーピングされた導電性ウェル領域内に形成されていることを特徴とする請求項１６に記載のバイトオペレーション半導体メモリ装置。
【請求項１９】
前記共通接合領域の一部は、不純物がドーピングされた導電性ウェル領域に形成されており、前記共通接合領域の残りの一部は未加工半導体基板に形成されていることを特徴とする請求項１６に記載のバイトオペレーション半導体メモリ装置。
【請求項２０】
前記バイト選択トランジスタのソース領域、ドレーン領域及びチャンネル領域は、不純物がドーピングされていない未加工半導体基板に形成されていることを特徴とする請求項１５に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項２１】
前記バイト選択トランジスタのソース領域、ドレーン領域及び前記チャンネル領域は、不純物がドーピングされた導電性ウェル領域に形成されていることを特徴とする請求項１５に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項２２】
前記１バイトメモリトランジスタそれぞれのソース領域、ドレーン領域及びチャンネル領域は、前記導電性ウェル領域に形成されていることを特徴とする請求項２１に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項２３】
前記１バイトメモリトランジスタを構成するそれぞれのメモリトランジスタは、ソースサイド注入方式で作動する素子であることを特徴とする請求項１５に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項２４】
前記バイト選択トランジスタのチャンネル領域の幅は、前記１バイトメモリトランジスタそれぞれのチャンネル領域の幅を合せたものより広いことを特徴とする請求項１５に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項２５】
前記１バイトメモリトランジスタを構成するそれぞれのメモリトランジスタは、フローティングゲート型トランジスタであることを特徴とする請求項１５に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項２６】
前記１バイトメモリトランジスタを構成するそれぞれのメモリトランジスタは、ＳＯＮＯＳ型及びＭＯＮＯＳ型トランジスタであることを特徴とする請求項１５に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項２７】
前記ＳＯＮＯＳ型及びＭＯＮＯＳ型トランジスタのゲート電極構造物は、同幅を有する第１酸化膜、窒化膜、第２酸化膜及び導電体膜が順次に積層されて備わっていることを特徴とする請求項２６に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項２８】
前記ＳＯＮＯＳ型及びＭＯＮＯＳ型トランジスタのゲート電極構造物は、第１酸化膜、前記第１酸化膜より狭い幅の窒化膜、前記第１酸化膜と同じ幅の第２酸化膜及び前記第１酸化膜と同じ幅の導電体膜が順次に積層されて備わっていることを特徴とする請求項２６に記載のバイトオペレーション不揮発性半導体メモリ装置。
【請求項２９】
メモリセルを含む装置において、前記メモリセルは、
データを保存する機能を行う多数の第１トランジスタと、
前記多数の第１トランジスタを同時に動作させる機能を行う第１トランジスタと、を含み、
前記多数の第１トランジスタを構成するそれぞれのトランジスタのソースまたはドレーンは、前記第２トランジスタのソースまたはドレーンと連結されており、
前記多数の第１トランジスタを構成するそれぞれのトランジスタと前記第２トランジスタ間の各連結部での抵抗は実質的に同じであることを特徴とするメモリセルを含む装置。
【請求項３０】
前記多数の第１トランジスタを構成するそれぞれのトランジスタと前記第２トランジスタ間の各連結部の長さは実質的に同じであることを特徴とする請求項２９に記載のメモリセルを含む装置。
【請求項３１】
前記多数の第１トランジスタを構成するそれぞれのトランジスタと前記第２トランジスタ間の各連結部の長さが最小化されていることを特徴とする請求項３０に記載のメモリセルを含む装置。
【請求項３２】
前記多数の第１トランジスタは、列方向に相互平行に配列されており、
前記第２トランジスタのチャンネルが前記多数の第１トランジスタを構成するそれぞれのトランジスタのチャンネルと実質的に平行していることを特徴とする請求項２９に記載のメモリセルを含む装置。
【請求項３３】
前記第２トランジスタの前記チャンネルの幅は、前記多数の第１トランジスタの列方向長さ程度に延びていることを特徴とする請求項３２に記載のメモリセルを含む装置。
【請求項３４】
前記多数の第１トランジスタを構成するそれぞれのトランジスタと前記第２トランジスタとのそれぞれの連結部は、前記第２トランジスタのソースまたはドレーンによって他の地点に位置することを特徴とする請求項３３に記載のメモリセルを含む装置。
【請求項３５】
前記装置は、ソースサイド注入方式で動作するＮＯＲ型フラッシュメモリ装置であることを特徴とする請求項２９に記載のメモリセルを含む装置。
【請求項３６】
前記多数の第１メモリトランジスタは、３つ以上のトランジスタで構成されていることを特徴とする請求項２９に記載のメモリセルを含む装置。
【請求項３７】
前記多数の第１メモリトランジスタは、８つのトランジスタで構成されていることを特徴とする請求項３６に記載のメモリセルを含む装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ：ＮＶＭ）装置に係り、さらに具体的にはバイトオペレーション不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ装置は、外部からの電源供給が中断されてもデータを保存し続ける特性を有する。不揮発性半導体メモリ装置は、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどに区分でき、一括消去型ＥＥＰＲＯＭは、特にフラッシュメモリまたはフラッシュＥＥＰＲＯＭと呼ばれる。
【０００３】
ＥＥＰＲＯＭ装置の１ビットメモリセルには、通常的に２つのトランジスタが含まれる。２つのトランジスタは、ビットメモリセルを選択するためのビット選択トランジスタと情報を保存するためのメモリトランジスタとである。そして、ＥＥＰＲＯＭのメモリトランジスタは、プログラム動作や消去動作時に、通常、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング方式で作動する。
【０００４】
一方、一括消去型フラッシュメモリ装置は、メモリセルに保存された情報を一括的に消去する。一括消去型フラッシュメモリ装置は、一度に消去できる情報の量によってブロック消去型、セクター消去型またはページ消去型がある。このような一括消去型フラッシュメモリ装置の１ビットメモリセルは、通常的に１つのメモリトランジスタで構成される。
【０００５】
フラッシュメモリ装置は、メモリセルの連結状態によってＮＡＮＤ型とＮＯＲ型とに区分できる。ＮＡＮＤ型フラッシュメモリは、プログラム及び消去動作が速い長所があるものの、ランダムアクセスが不可能である短所がある。一方、ＮＯＲ型フラッシュメモリは、プログラム及び消去動作は速くないが、ランダムアクセスが可能である長所がある。
【０００６】
このような相反する特性以外にも、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリとは作動方式にも相異なる点が存在する。すなわち、消去動作時には２類型がいずれも一般的にＦ−Ｎトンネリング方式で作動するが、プログラム動作時にはＮＡＮＤ型は一般的にＦ−Ｎトンネリング方式で、ＮＯＲ型は一般的にチャンネルホットエレクトロン注入（ＣＨＥＩ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式で作動する。
【０００７】
ＣＨＥＩ方式とは、ソースとドレーン間に電位差を発生させて電流を流した後、ゲート電極に相対的に高いか、または低い電圧を加えることによってフローティングゲートや窒化膜などの絶縁膜に電子または正孔を注入させるか、またはトラップさせる方式である。電子または正孔がトラップされる現象がソース付近で発生するため、この方式はソースサイド注入（Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ：ＳＳＩ）方式ともいう。
【０００８】
ＮＶＭ装置は、以上の代表的な類型以外にも色々な種類があり、現在その応用分野が持続的に拡大されている。ＮＶＭ装置はまた、メモリカードの内蔵型メモリとしても広く使われているが、特に、フラッシュメモリは、一般的に携帯電話とセットトップボックス(set-top box)、ＭＰ３プレーヤ、デジタルカメラ、カムコーダ、ＰＤＡなどの携帯型デジタル電子機器の記憶媒体として広く利用されている。
【０００９】
メモリカードの内蔵型メモリとして使われるＮＶＭ装置の場合、バイト単位で一括消去する方式が多く要求されている。バイトオペレーションＮＶＭ装置に対する一例は、特許文献１に開示されている。以下では、前記文献を参照してバイトオペレーションＮＶＭ装置の一例について記述する。
【００１０】
図１は、バイトオペレーション不揮発性半導体メモリ装置のメモリセル等価回路の一例を示している。図面で点線で表示した部分は‘バイトメモリセル’、すなわち、８ビットの単位メモリセルを表す。
【００１１】
図１を参照すれば、バイトメモリセルは、メモリセルブロックとバイトオペレーションブロックとを含む。メモリセルブロックは、２つのトランジスタ１１０，１２０が直列に連結されている８つの１ビットメモリセルを含む。この２つのトランジスタ１１０，１２０は、メモリトランジスタ１１０及びビット選択トランジスタ１２０である。メモリトランジスタ１１０は、フローティングゲート積層型であり、この場合、プログラム動作をする時や消去動作をする時に一般的にＦ−Ｎトンネリング方式で作動する。そして、バイトオペレーションブロックは、バイト選択トランジスタ１３０を含む。
【００１２】
図示されたように、ビット選択トランジスタ１２０のソースＳは、メモリトランジスタ１１０のドレーンＤと連結されており、ビット選択トランジスタ１２０のドレーンＤは、ｍ番目ビットラインのうち一つの例えばＢＬｍ０に連結されている。そして、このビットラインＢＬｍ０には同じ列の他のバイトメモリセルに配列されているメモリトランジスタが並列に連結されている。そして、バイト選択トランジスタ１３０のドレーンＤは、ｍ番目プログラムラインＧＳＬｍに連結され、バイト選択トランジスタ１３０のソースＳは、メモリトランジスタ１１０のゲートＧと連結される。
【００１３】
また、ビット選択トランジスタ１２０及びバイト選択トランジスタ１３０のゲートは、ｎ番目ワードラインＷＬｎに共に連結されている。また、ｎ番目ワードラインＷＬｎには同じ行に配列されている他のバイトメモリセルのビット選択トランジスタ１２０とバイト選択トランジスタ１３０とも連結されている。
【００１４】
前記等価回路が具現された不揮発性半導体メモリ装置は、次のような特徴がある。
例えば、バイト選択トランジスタ１３０によってバイト単位でビットメモリセルを選択できるので、バイト単位で保存されたデータを一括消去できる。
【００１５】
また、前記不揮発性半導体メモリ装置は、プログラム、消去及びリード動作時にバイトトランジスタを通じて伝えられた電圧がメモリトランジスタ１１０のゲートＧに印加される方式で動作する。したがって、ソースＳでの電圧特性が半導体メモリ装置の動作特性に重要な影響を及ぼし、バイト選択トランジスタ１３０のチャンネルを通じて流れることができる電流容量は、半導体メモリ装置の動作特性と直接的な関連はない。
【００１６】
最後にレイアウトの観点で、前記半導体メモリ装置は、バイト選択トランジスタを各バイトメモリセルの側面に配置できる。これは、前述したように、バイト選択トランジスタ１３０のチャンネル電流容量は、半導体メモリ装置の動作特性に直接的な影響を及ぼさず、したがって、バイト選択トランジスタ１３０のチャンネル幅を広くさせなければならない制約がほとんどないためである。
【特許文献１】米国特許出願第１０／０２２,３１４号（出願公開２００２／０１１４１８５Ａ１号公報）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明が解決しようとする技術的課題は、バイト単位で保存された情報を一括消去でき、高集積化が可能な不揮発性半導体メモリ装置のメモリセルレイアウトを提供することである。
【課題を解決するための手段】
【００１８】
前記課題を達成するための本発明の一実施例によるバイトオペレーション不揮発性半導体メモリ装置は、半導体基板、１バイトメモリトランジスタ及び／またはバイト選択トランジスタを含む。前記半導体基板は、活性領域及び素子隔離領域でに限定されている。１バイトメモリトランジスタは、一方向に長く配列されている。そして、１バイトメモリトランジスタは、前記活性領域に形成されている接合領域及びチャンネル領域を含む。前記バイト選択トランジスタは、前記活性領域に形成されており、前記１バイトメモリトランジスタそれぞれの接合領域に直接隣接した接合領域を含む。
【００１９】
前述した実施例の一側面によれば、前記バイト選択トランジスタは、前記１バイトメモリトランジスタが配列された方向に対して垂直方向に前記１バイトメモリトランジスタの上部または下部に形成されていることがある。
【００２０】
前述した実施例の他の側面によれば、前記バイト選択トランジスタの接合領域と直接連結されている前記１バイトメモリトランジスタそれぞれの接合領域はソース領域であり、前記１バイトメモリトランジスタそれぞれの接合領域と直接連結されている前記バイト選択トランジスタの接合領域はドレーン領域でありうる。そして、前記バイト選択トランジスタの接合領域及びチャンネル領域は、不純物がドーピングされていない未加工半導体基板に形成されるか、または不純物がドーピングされた導電性ウェル領域に形成されていることがある。後者の場合、前記１バイトメモリトランジスタの接合領域及びチャンネル領域も前記導電性ウェル領域に形成されていることがある。
【００２１】
前述した実施例のさらに他の側面によれば、前記１バイトメモリトランジスタを構成するそれぞれのメモリトランジスタは、ＳＳＩ方式で作動する素子でありうる。
そして、前記バイト選択トランジスタのチャンネル領域の幅は、１バイトメモリトランジスタそれぞれのチャンネル領域の幅を合せたものより広いことが望ましい。また、前記バイト選択トランジスタのチャンネル領域の幅は、１バイトメモリトランジスタそれぞれのチャンネル領域の幅の和と１バイトメモリトランジスタ各々を隔離させる半導体基板の隔離領域の幅の和とを合せたものと同じであるか、またはさらにより広い場合もある。
【００２２】
前述した実施例のさらに他の一側面によれば、前記１バイトメモリトランジスタを構成するそれぞれのメモリトランジスタは、フローティングゲート型トランジスタでありうる。例えば、前記メモリトランジスタは、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ：ＳＯＮＯＳ）型トランジスタまたはＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ、ＭＯＮＯＳ）型トランジスタ（以下、両者ともを指称する時は‘ＳＯＮＯＳ型メモリトランジスタ’という）でありうる。
【００２３】
特に、メモリトランジスタがＳＯＮＯＳ型メモリトランジスタである場合に、このＳＯＮＯＳ型メモリトランジスタのゲート電極構造物は、同幅を有する第１酸化膜、窒化膜、第２酸化膜及び導電体膜が順次に積層されて備わっているか、または第１酸化膜、第１酸化膜より狭い幅の窒化膜、第１酸化膜と同じ幅の第２酸化膜及び第１酸化膜と同じ幅の導電体膜が順次に積層されて備わっていることがある。
【００２４】
前記課題を達成するための本発明の他の実施例によるバイトオペレーション不揮発性半導体メモリ装置は、多数のバイトメモリセルを含む半導体メモリ装置である。前記バイトメモリセル各々は、１バイトメモリトランジスタが一方向に長く配列されているメモリセルブロックを含む。そして、バイトメモリセル各々はまた、バイト選択トランジスタを含むバイトオペレーションブロックを含む。前記バイトオペレーションブロックは、前記１バイトメモリセルトランジスタが配列されている方向に垂直方向に前記メモリセルブロックの上部または下部に平行に配列されている。
【００２５】
そして、前記半導体メモリ装置は、１バイトメモリトランジスタそれぞれのドレーン領域と電気的に連結されている多数のビットライン、バイト選択トランジスタのソース領域と電気的に連結されている多数のグロ−バルソースライン、１バイトメモリトランジスタそれぞれのゲート電極が連結されている多数のワードライン及びバイト選択トランジスタのゲート電極が連結されている多数のバイト選択ラインを含み、前記１バイトメモリトランジスタそれぞれのソース領域は、前記バイト選択トランジスタのドレーン領域と共通接合領域を形成できる。
【００２６】
前記実施例の一側面によれば、前記ワードラインと前記バイト選択ラインとは相互平行でありうる。
前述した実施例の他の側面によれば、前記共通接合領域は、不純物がドーピングされた導電性ウェル領域内に形成されているか、または前記共通接合領域の一部は、不純物がドーピングされた導電性ウェル領域に形成されており、共通接合領域の残りの一部は未加工半導体基板に形成されてもよい。
【発明の効果】
【００２７】
本発明によるバイトオペレーション不揮発性半導体メモリ装置のメモリセル等価回路図は、バイト選択トランジスタの電流駆動能力がメモリ装置の性能と密接な関連を有する特性を表す。
【００２８】
そして、本発明によるバイトオペレーション不揮発性半導体メモリ装置のメモリセルレイアウトによれば、バイト選択トランジスタが一方向にレイアウトされた１バイトメモリトランジスタの配列方向と垂直方向への上部または下部にバイト選択トランジスタが配置される。したがって、本発明によれば、半導体メモリ装置は、バイトオペレーションという要求条件を満足させるだけでなく、バイト選択トランジスタを通じて十分な量の電流を流すことができ、基板効果などによってバイト選択トランジスタで電圧が降下される現象を防止しうる。
【００２９】
また、バイトメモリセルが占有する面積を狭めることができるため、集積度を向上させることができ、バイト選択トランジスタが微細化されても十分なチャンネル幅を確保できる。
【発明を実施するための最良の形態】
【００３０】
以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。しかし、本発明はここで説明される実施例に限定されず、他の形態に具体化されうる。むしろ、ここで紹介される実施例は、本発明の技術的思想を完全に開示できるように、そして当業者に本発明の思想を十分に伝達できるために例示的に提供されるものである。図面において、層領域の厚さは明確性のために誇張された。また、層が他の層または基板“上”にあると言及された場合に、それは他の層または基板上に直接形成されるか、またはそれら間に第３の層が介在されることもある。明細書全体にわたって同じ参照番号は同じ構成要素を表す。
【００３１】
図２にはバイトオペレーション不揮発性半導体メモリ装置についてのバイトメモリセルの等価回路図の一例が示されている。図２を参照すれば、バイトメモリセルは、ローカルソースラインＬＳＬ、これに連結された１バイトのメモリセルトランジスタ２１０及びバイト選択トランジスタ２３０を備え、隣接したバイトメモリセルとはグロ−バルソースラインＧＳＬ、ビットラインＢＬ、バイト選択ラインＢＳＬ及び／またはワードラインＷＬによって相互連結されている。図面で点線で表示した部分は、バイトメモリセルを表す。
【００３２】
バイトメモリセルは、１バイトメモリトランジスタ２１０が備わったメモリセルブロック、ローカルソースラインＬＳＬｎｍ及びバイト選択トランジスタ２３０が備わったバイトオペレーションブロックを含む。１バイトメモリトランジスタ２１０は、ローカルソースラインＬＳＬｎｍに並列に連結されている。そして、ローカルソースラインＬＳＬｎｍにはバイト選択トランジスタ２３０も連結されている。ローカルソースラインＬＳＬｎｍにはメモリトランジスタ２１０及びバイト選択トランジスタのソース／ドレーンが連結されるが、例えば、メモリトランジスタ２１０それぞれのソースＳとバイト選択トランジスタ２３０のドレーンＤとがローカルソースラインＬＳＬｎｍに各々連結される。
【００３３】
バイト選択トランジスタ２３０の他のソース／ドレーン、例えば、ソースＳはグロ−バルソースラインＧＳＬｍに連結され、バイト選択トランジスタ２３０のゲートＧはバイト選択ラインＢＳＬｎに連結される。そして、メモリトランジスタ２１０それぞれの他のソース／ドレーン、例えば、ドレーンＤはｍ番目ビットライン（ＢＬｍ０ないしＢＬｍ７のうち一つ）に連結され、メモリトランジスタ２１０のゲートＧはｎ番目ワードラインＷＬｎに連結される。
【００３４】
図２に示されているような等価回路の特徴は、バイト選択トランジスタ２３０のドレーンＤが１バイトメモリトランジスタ２１０それぞれのソースＳと連結されているという点である。すなわち、バイト選択トランジスタ２３０のドレーンＤは、８つのメモリトランジスタ２１０が並列に連結されているローカルソースラインＬＳＬｎｍを通じてメモリトランジスタ２１０それぞれのソースＳと連結されている。したがって、バイト選択トランジスタ２３０のチャンネルを通じて流れる電流は、メモリトランジスタ２１０のソースを通じてビットラインに流れる。
【００３５】
１バイトメモリトランジスタを構成するそれぞれのメモリトランジスタは、Ｆ−Ｎトンネリング方式で作動するか、またはＳＳＩ方式で作動する素子であってもよい。このうち、ＳＳＩ方式で作動する素子の場合には、メモリトランジスタ２１０のソースＳ及びドレーンＤに十分な電位差を発生させる必要がある。そして、メモリトランジスタ２１０のチャンネルに十分な量のホットエレクトロンやホットホールを発生させる必要がある。後者の場合には、メモリトランジスタ２１０のチャンネルには十分な電流を流す必要がある。
【００３６】
図示された等価回路図によれば、１つのバイト選択トランジスタ２３０を通じて流れる電流は、１バイトメモリセルそれぞれのメモリトランジスタ２１０に供給される。したがって、メモリトランジスタ２１０がＳＳＩ方式で作動する素子の場合には、半導体メモリ装置のプログラム、消去及びリード動作の特性は、バイト選択トランジスタ２３０の電流駆動能力と密接に関連している。すなわち、バイト選択トランジスタ２３０は、プログラム動作時に同時に１バイトの情報をプログラムするのに必要な電流を８つのメモリトランジスタ２１０に供給できなければならない。
【００３７】
また、前述したようにメモリトランジスタ２１０にホットエレクトロンまたはホットホールの十分な流れを発生させるためには、バイト選択トランジスタ２３０を通じてメモリトランジスタ２１０のソースＳに高い電圧が伝達されなければならない。例えば、プログラムや消去動作時にグローバルソースラインＧＳＬｍを通じて印加される高い電圧がメモリトランジスタ２１０のソースＳに伝達される必要がある。
【００３８】
このためには、バイト選択トランジスタ２３０のしきい電圧Ｖｔｈは低くすることが望ましい。バイト選択トランジスタ２３０で電位が低くなることを防止するか、または電位が低くなることを最小化するためには、例えば、しきい電圧Ｖｔｈが０Ｖ以下であることが望ましい。
【００３９】
図２に示された等価回路が具現されたバイトオペレーション不揮発性半導体メモリ装置のプログラム、消去及びリード動作時に各端子に印加される電位に関する具体的な例は後述する。
【００４０】
図３には図２に示された等価回路が具現された本発明によるバイトオペレーション不揮発性半導体メモリ装置に関する一実施例が示されている。図３には、相互隣接している２バイトのバイトメモリセルレイアウトが示されている。
【００４１】
図３を参照すれば、バイトメモリセルは、１バイトのメモリトランジスタ２１０とバイト選択トランジスタ２３０とを含む。そして、これらは、ｍ番目のビットラインＢＬｍ０ないしＢＬｍ７、ｍ番目のグロ−バルソースラインＧＳＬｍ、ｎ番目のワードラインＷＬｎ及びｎ番目のバイト選択ラインＢＳｎによって他のバイトメモリセルと連結されている。
【００４２】
半導体基板の活性領域に１バイトメモリトランジスタ２１０が一方向（ｘ軸方向）に長く配列されている。１バイトメモリトランジスタ２１０及びそのそれぞれのゲート電極を連結するゲートライン（これが延びたものがｎ番目のワードラインＷＬｎである）を含んでメモリブロックが構成される。そして、メモリトランジスタ２１０が配列された方向に対して垂直方向（ｙ軸方向）におけるメモリトランジスタ２１０の上部または下部にはバイト選択トランジスタ２３０が配置されている。バイトオペレーションブロックは、このバイト選択トランジスタ２３０を含んで構成される。そして、メモリセルブロックとバイトオペレーションブロックとは相互平行に配列されている。
【００４３】
続けて、図３を参照すれば、各バイトメモリセルのゲートラインがｘ軸方向に長く連結されてワードラインＷＬｎになる。そして、各バイトメモリセルのバイト選択トランジスタ２３０のゲート電極は、ｘ軸方向に長く連結されてバイト選択ラインＢＳＬｎになる。一方、ワードラインＷＬｎに対して垂直方向、すなわち、ｙ軸方向にはビットラインＢＬｍ０ないしＢＬｍ７及びグロ−バルソースラインＧＳＬｍが配列される。
【００４４】
そして、それぞれのメモリトランジスタ２１０の接合、すなわち、ソース／ドレーンはコンタクトを通じてビットラインＢＬｍ０ないしＢＬｍ７と電気的に連結される。このコンタクトは、隣接したバイトメモリセルにあるメモリトランジスタのドレーンとも連結される共有コンタクトであってもよい。
【００４５】
前述したように、本発明による半導体メモリ装置は、１バイトメモリトランジスタ２１０がｘ軸方向に長く配列されており、ｙ軸方向にその上部または下部にバイト選択トランジスタ２３０が配列されている。すなわち、１バイトメモリトランジスタそれぞれの接合領域及びバイト選択トランジスタの接合領域が同じ活性領域に形成されて直接連結されている。例えば、１バイトメモリトランジスタそれぞれの接合領域及びバイト選択トランジスタの接合領域は共通接合領域を形成でき、この場合、１バイトメモリトランジスタそれぞれのソース領域とバイト選択トランジスタのドレーン領域とが共通接合領域を形成できる。
【００４６】
本発明の実施例によれば、接合領域を相互共有し、１バイトメモリトランジスタ及びバイト選択トランジスタが上下に並べて配列されているため、バイト選択トランジスタ２３０のチャンネル幅を十分に広くすることができる。図３で、バイト選択トランジスタ２３０のチャンネル幅は、１バイトメモリトランジスタ２１０それぞれのチャンネル幅を合せたものより広い。それだけでなく、バイト選択トランジスタ２３０のチャンネル幅は、メモリトランジスタ２１０を隔離するために各メモリトランジスタ２１０間に位置する素子隔離領域の幅を合せたものと同じであるか、またはこれより広い。
【００４７】
図３に示されたようなレイアウトは、バイト選択トランジスタによる電流駆動能力が半導体メモリ素子のプログラム、消去及びリード動作の特性に決定的な役割をする半導体装置に望ましい。その理由は、図示された方式の通りにレイアウトをすれば、バイト選択トランジスタのチャンネル幅を十分に広く製造できるためである。チャンネル幅が広ければ、１バイトメモリトランジスタ全部を駆動するのに十分な電流を１つのバイト選択トランジスタを通じて供給できる。
【００４８】
本発明の一実施例によるメモリセルレイアウトは、高集積化にも有利である。その理由は、本実施例によるレイアウトとバイト選択トランジスタが１バイトメモリトランジスタの側面に配置するレイアウトとを相互比較してみれば分かる。
【００４９】
バイト選択トランジスタを１バイトメモリトランジスタが配列された方向の左右側面に配列する方法は、簡単に次の２つの場合がありえる。
第一に、バイト選択トランジスタのチャンネル方向（幅に垂直な方向）がメモリトランジスタのチャンネル方向と平行した場合を仮定する。図３を参照すれば、バイト選択トランジスタのチャンネル幅を十分に確保するためには、バイト選択トランジスタのチャンネル幅は、ｘ軸方向に非常に広い構造でなければならない。
【００５０】
この場合、単位バイトメモリセルの形状がｙ軸方向に比べてｘ軸方向が長い長方形の形状になる。単位メモリセルの形状が横及び縦方向の長さの差が大きく生じることは、全体メモリセルのレイアウト側面で見る時、望ましくない。また、この方法はバイト選択トランジスタから各メモリトランジスタまでの距離が位置によって差が大きい。距離差が存在すれば、バイト選択トランジスタから各メモリトランジスタまでの抵抗で差が生じる。抵抗の差は、各メモリトランジスタの動作電圧及びチャンネル電流の差によって現れるため、半導体メモリ装置の動作特性に望ましくない。
【００５１】
第二に、バイト選択トランジスタのチャンネル方向がメモリトランジスタのチャンネル方向に垂直である場合を仮定する。バイト選択トランジスタのチャンネル幅を十分に確保するためには、バイト選択トランジスタのチャンネル幅はｙ軸方向に非常に広い構造でなければならない。しかし、メモリトランジスタのチャンネル長さ（ｙ軸方向）は、要求される電気的特性上、一定したサイズに制約されているため、メモリトランジスタのチャンネル長さとバイト選択トランジスタのチャンネル幅とは差が大きく生じる。
【００５２】
したがって、このような構造では、メモリトランジスタの上部及び／または下部空間に不要な空間が発生する。不要な空間があれば、メモリセルアレイ全体領域が占める面積を広くするため、半導体メモリ装置の集積度を向上させるのに障害となる。また、前者の場合と同様に、バイト選択トランジスタから各メモリトランジスタまでの距離が位置によって差が生じる短所もある。
したがって、本発明の実施例によるレイアウトを利用してバイト選択トランジスタをメモリトランジスタの上部または下部に配置すれば、前記問題点を解決できる長所がある。
【００５３】
次いで、図４Ａ及び図４Ｂと図５Ａ及び図５Ｂとを参照して本発明によるレイアウトによって形成されたメモリトランジスタ及びバイト選択トランジスタの構造について具体的に説明する。
図２を参照して記述したように、メモリトランジスタ２１０は、Ｆ−Ｎトンネリング方式で作動する素子であるか、またはＳＳＩ方式で作動する素子でありうる。しかし、本発明の実施例によるレイアウトは、メモリトランジスタ２１０がプログラム及び／または消去動作時にＳＳＩ方式で作動する素子である場合にさらに適している。
【００５４】
メモリトランジスタ２１０がＳＳＩ方式で作動する素子である場合に、メモリトランジスタ２１０のゲート電極構造物は、フローティングゲート積層型であるか、またはＳＯＮＯＳ型またはＭＯＮＯＳ型でありうる。
【００５５】
ゲート電極構造物がＳＯＮＯＳ型であるか、またはＭＯＮＯＳ型であるトランジスタである場合に、このＳＯＮＯＳ型メモリトランジスタは、図４Ａ及び図４Ｂに示されたように、そのトランジスタのチャンネル領域と同幅を有する第１酸化膜、窒化膜、第２酸化膜及び導電体膜が順次に積層された構造でありうる。これとは違って、図５Ａ及び図５Ｂに示されたように、各膜の積層順序及び窒化膜を除外した他の膜の幅は、前者の場合と同一であるが、窒化膜の幅がそのトランジスタのチャンネル領域よりさらに狭い構造でありうる。後者の場合に、電子または正孔が注入されて移動する位置がＳＯＮＯＳ型メモリトランジスタのソース付近であるため、窒化膜は一般的にトランジスタのソース付近に位置する。図４Ａ、図４Ｂ、図５Ａ及び図５Ｂは、図３のＡ−Ａ´ラインに沿って切断した概略的な断面図である。
【００５６】
図４Ａ、図４Ｂ、図５Ａ及び図５Ｂを参照すれば、その左側に示されたトランジスタはメモリトランジスタであり、右側に示されたトランジスタはバイト選択トランジスタである。そして、前述したように、図４Ａ、図４Ｂ、図５Ａ及び図５Ｂに示されたメモリトランジスタは、ＳＯＮＯＳ型メモリトランジスタである。しかし、本発明は、ＳＯＮＯＳ型メモリトランジスタではない他の類型のメモリトランジスタにも適用が可能である。
【００５７】
図４Ａ及び図４Ｂに示されたＳＯＮＯＳ型メモリトランジスタを構成する第１酸化膜３３１、窒化膜３３２ａ、第２酸化膜３３３及びポリシリコン膜３３４の幅がそのトランジスタのチャンネル幅とほぼ同じである。そして、メモリトランジスタがＭＯＮＯＳ型トランジスタである場合には、ポリシリコン膜３３４は金属物質よりなる金属膜に変わらなければならない。しかし、残りの物質及び構造は、ＳＯＮＯＳ型トランジスタと同じでありうる。
【００５８】
一方、図５Ａ及び図５Ｂに示されたＳＯＮＯＳ型メモリトランジスタは、窒化膜３３２ｂの幅がそのトランジスタのチャンネル幅より狭い。しかし、第１酸化膜３３１、第２酸化膜３３３及びポリシリコン膜３３４の幅は、チャンネル幅とほぼ同じである。図５Ａ及び図５Ｂの場合に、窒化膜３３２ｂは、ＳＯＮＯＳ型メモリトランジスタの一側面に位置できる。
【００５９】
そして、前記メモリトランジスタのゲート電極構造物の構造に関係なくバイト選択トランジスタのゲート電極構造物は、ゲート酸化膜３３６及びゲート導電膜３３８が積層された通常的なトランジスタ構造でありうる。
【００６０】
図４Ａ、図４Ｂ、図５Ａ及び図５Ｂに示されたバイトオペレーション不揮発性半導体メモリ装置のプログラム、消去及びリード動作時に各素子に加えられる電圧の一例が表１に開示されている。表１で、Ｖｇｓｌはグロ−バルソースラインに印加される電圧を、Ｖｂｓｌはバイト選択ラインに印加される電圧を、Ｖｗｌはワードラインに印加される電圧を、Ｖｂｌはビットラインに印加される電圧を表し、そしてＶｂはバルク電圧、すなわちシリコン基板に印加される電圧を表す。
【００６１】
【表１】
2004320039.tif 000003
【００６２】
次いで、図４Ａ、図４Ｂ、図５Ａ及び図５Ｂの断面図を参照して、本発明による不揮発性半導体メモリ素子の実施例をさらに具体的に説明する。
まず、図４Ａを参照すれば、半導体基板３００上にはメモリトランジスタのゲート電極構造物及びバイト選択トランジスタのゲート電極構造物が形成されている。メモリトランジスタのチャンネルは、半導体基板３００の第１導電型、例えば、ｐ型ウェル領域３１０ａに形成されている。しかし、バイト選択トランジスタのチャンネルは、ウェル領域でない未加工半導体基板に形成されている。
【００６３】
メモリトランジスタのゲート電極構造物の両側の半導体基板にはソース／ドレーン領域３２２及び３２４が形成されており、バイト選択トランジスタのゲート電極構造物の両側の半導体基板にもソース／ドレーン領域３２０及び３２２が形成されている。ソース／ドレーン領域３２０，３２２及び３２４は、半導体基板３００に、例えば、ｎ型不純物を注入して形成できる。
【００６４】
図４Ａ及び図５Ａに示された半導体メモリ装置の構造的特徴のうち一つは、メモリトランジスタのチャンネル領域がｐ型ウェル領域３１０ａに形成されるが、バイト選択トランジスタのチャンネルは、ｐ型ウェル領域３１０ａではない原基板(native substrate)に形成されるという点である。言い換えれば、前記バイト選択トランジスタのチャンネルは、ウェル領域３１０ａに形成されていない。このように、バイト選択トランジスタのチャンネルを原基板に形成すれば、バイト選択トランジスタのしきい電圧を相対的に低くさせうる。すなわち、しきい電圧を０Ｖ以下にすることができる。
【００６５】
しきい電圧が０Ｖ以下となれば、図２を参照して記述したように、バイト選択トランジスタで電位が低くなる現象、すなわち基板効果を防止するか、または最小化できるため、バイト選択トランジスタを通じてメモリトランジスタのソース／ドレーン領域３２２に伝達される電圧が低くならない。したがって、十分な電流駆動能力を確保することもできる。
【００６６】
一方、図４Ｂ及び図５Ｂに示された半導体メモリ装置は、バイト選択トランジスタのチャンネルがメモリトランジスタのチャンネルと同様に第１導電性ウェル領域３１０ｂに形成されている。これは、図４Ａ及び図５Ａに示された半導体メモリ素子と相異なる点である。したがって、図４Ｂ及び図５Ｂによる半導体メモリ装置は、図４Ａ及び図５Ａの場合とは違って、バイト選択トランジスタのしきい電圧が高まる。そのため、バイト選択トランジスタを通じて伝えられる電圧が低くなる基板効果が発生することもあるという短所がある。
【００６７】
しかし、図４Ｂ及び図５Ｂに示された実施例によれば、図４Ａ及び図５Ａに示された実施例と比較してバイト選択トランジスタのゲート電極構造物とメモリトランジスタのゲート電極構造物間の間隔を狭めることができる。これは、同じｐ型ウェル領域３１０ｂにバイト選択トランジスタ及びメモリトランジスタをいずれも形成できるためである。このように、ゲート電極構造物間の間隔が狭くなれば、単位バイトメモリセルのサイズが減少するため、高集積化に有利な長所がある。
【産業上の利用可能性】
【００６８】
前記メモリセル等価回路図及びメモリセルレイアウトを有するバイトオペレーション不揮発性半導体メモリ装置は、バイト単位のプログラム、消去及び動作が要求される電子機器に利用が可能である。特に、本発明による不揮発性半導体メモリ装置は、バイト単位の一括消去方式が多く要求されるメモリカードの内蔵型メモリ用にさらに適している。
【図面の簡単な説明】
【００６９】
【図１】バイトオペレーション不揮発性半導体メモリ装置のメモリセル等価回路の一例を示すメモリセル等価回路図である。
【図２】バイトオペレーション半導体メモリ装置に対するメモリセル等価回路の他の例を示すメモリセル等価回路図である。
【図３】バイトオペレーション不揮発性半導体メモリ装置に対するメモリセルレイアウトの一実施例を示す図面である。
【図４Ａ】図３のＡ−Ａ´ラインに沿って切断した概略的な断面図の一実施例を示す図である。
【図４Ｂ】図３のＡ−Ａ´ラインに沿って切断した概略的な断面図の他の実施例を示す図である。
【図５Ａ】図４Ａにおいて窒化膜の幅をトランジスタのチャンネル領域よりも狭くした場合の構造を示す図である。
【図５Ｂ】図４Ｂにおいて窒化膜の幅をトランジスタのチャンネル領域よりも狭くした場合の構造を示す図である。
【符号の説明】
【００７０】
２１０    １バイトメモリトランジスタ
２３０    バイト選択トランジスタ
ＢＳＬ    バイト選択ライン
ＢＬ    ビットライン
ＷＬ    ワードライン
ＬＳＬ    ローカルソースライン
ＧＳＬ    グローバルソースライン
【図１】
2004320039.tif 000004
【図２】
2004320039.tif 000005
【図３】
2004320039.tif 000006
【図４Ａ】
2004320039.tif 000007
【図４Ｂ】
2004320039.tif 000008
【図５Ａ】
2004320039.tif 000009
【図５Ｂ】
2004320039.tif 000010