(57)【要約】【課題】高周波域での増幅回路の利得の低下を補償し、増幅回路の入力インピーダンスの増大を抑制すること。【解決手段】ソース接地トランジスタ１のドレイン端子とゲート端子との間に帰還抵抗２を接続して帰還回路を構成するとともに、ソース接地トランジスタ１のドレイン端子に接続された負荷抵抗３に、インダクタ６を直列に接続することにより、高周波域での開ループ利得の低下を抑制し、入力インピーダンスが大きくなるのを抑制する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ゲート端子に入力された信号を増幅してドレイン端子から出力するソース接地トランジスタと、
前記ソース接地トランジスタのドレイン端子に接続された負荷抵抗と、
前記負荷抵抗に直列に接続されたインダクタと、
前記ソース接地トランジスタのドレイン端子とゲート端子との間に接続された帰還抵抗と、
を具備することを特徴とする増幅回路。
【請求項２】
前記ソース接地トランジスタのゲート端子に、ゲート端子に入力された信号を増幅してドレイン端子から出力する第２のソース接地トランジスタのドレイン端子を接続したことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記ソース接地トランジスタのドレイン端子と前記帰還抵抗との間に、前記ソース接地トランジスタのドレイン端子にゲート端子が接続され、かつ前記帰還抵抗にソース端子が接続されたドレイン接地トランジスタを接続したことを特徴とする請求項１または２に記載の増幅回路。
【請求項４】
前記ドレイン接地トランジスタのソース端子に定電流源を接続したことを特徴とする請求項３に記載の増幅回路。
【請求項５】
請求項１〜４のいずれか一つに記載の増幅回路を一対用いて差動構成としたことを特徴とする増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、増幅回路に関し、特に光通信システム等のデータ伝送システムに使用される光送受信機に適用して好適な広帯域増幅回路、またはＩＣ内インタフェース回路として用いるのに適した構成の増幅回路に関する。
【０００２】
社会の高度情報化に伴い、今後ますます、動画像伝送やデータ伝送などが盛んになると予測される。これに対応するため、より大容量でより高速な幹線系光通信システムが求められている。光通信システムの３Ｒ中継器や端局では、光信号送信部において、電気信号を増幅し、その波形を整形をした後、光信号に変換して光ファイバー伝送をおこなう。一方、光信号受信部では、受信した光信号を電気信号に変換し、等化増幅、タイミングクロックの抽出および識別などの各種処理をおこなう。通常、これらの機能は集積回路によって実現されている。これらの機能を、１０Ｇｂｐｓを超える伝送速度域において実現するためには、広帯域な増幅回路が必要となる。また、集積回路内において、高速特性を維持したまま回路ブロック間を配線で接続する必要がある。
【０００３】
【従来の技術】
従来より、広帯域な増幅回路として、帰還構成のものが知られている（たとえば、特許文献１参照。）。
【０００４】
図１１に、従来の帰還構成の増幅回路としてソース接地トランジスタを用いた構成の要部を示す。図１１に示すように、ソース接地トランジスタ１のゲート端子には、帰還抵抗２を介してドレイン端子が接続されている。また、ゲート端子は、増幅回路の入力端子４に接続されており、一方、ドレイン端子は、増幅回路の出力端子５と負荷抵抗３に接続されている。
【０００５】
【特許文献１】
特開昭６２−０７２２１２号公報（第１〜第８図）
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の帰還構成の増幅回路では、周波数が高くなるにしたがって、主信号増幅部の利得（開ループ利得）が低下し、増幅回路の入力インピーダンスが増大する。このため、入力部に付随する配線等による寄生容量との間で遮断が生じ、増幅回路全体の帯域が制限されてしまうので、１０Ｇｂｐｓを超える伝送速度域まで広帯域化を図るのは困難であるという問題点がある。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、高周波域での利得の低下を補償し、増幅回路の入力インピーダンスの増大を抑制することが可能な増幅回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、帰還構成の増幅回路において、主信号増幅部の負荷抵抗にインダクタを直列に接続したことを特徴とする。すなわち、図１にその原理図を示すように、ソース接地トランジスタ１のドレイン端子に接続された負荷抵抗３に、インダクタ６が直列接続されている。ソース接地トランジスタ１のドレイン出力は、帰還抵抗２を介してゲート端子に入力される。
【０００９】
ここで、帰還構成の増幅回路の入力インピーダンスをＺｉｎとし、帰還抵抗２の抵抗値をＲｆとし、開ループ利得をＡとすると、入力インピーダンスＺｉｎはつぎの（１）式で表される。
【００１０】
Ｚｉｎ＝Ｒｆ／Ａ  ・・・（１）
【００１１】
また、高周波域における開ループ利得Ａはつぎの（２）式で表される。ただし、トランジスタのトランスコンダクタンスをｇｍとし、負荷抵抗３の抵抗値をＲＬとし、負荷抵抗３に並列に付加される寄生容量（トランジスタ容量や配線容量などの総和）をＣとし、インダクタ６のインダクタンスをＬとし、角周波数をωとする。
【００１２】
【数１】
2004159195.tif 000003
【００１３】
それに対して、負荷抵抗３にインダクタ６が接続されていない場合、すなわち従来構成（図１１参照）の場合には、高周波域における開ループ利得Ａはつぎの（３）式で表される。
【００１４】
【数２】
2004159195.tif 000004
【００１５】
上記（２）式および（３）式について、たとえばＲＬ、ＬおよびＣの値をそれぞれ２００Ω、１ｎＨおよび５０ｆＦとし、縦軸および横軸をそれぞれ開ループ利得Ａおよび周波数（ｌｏｇ）としてグラフ化すると、図２のようになる。図２より明らかなように、従来構成では、高周波域において、負荷抵抗３に並列に付加される寄生容量の影響で、数ＧＨｚで開ループ利得Ａが低下している。したがって、従来構成では、数ＧＨｚで入力インピーダンスが増大し、増幅回路全体の帯域劣化を招くこととなる。それに対して、本発明によれば、開ループ利得Ａが低下するのは１０ＧＨｚを超えてからである。つまり、十数ＧＨｚまで開ループ利得Ａの低下を抑制することができる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、本明細書および添付図面においては、同一の構成要素には同一の符号を付し、重複する説明を省略する。
【００１７】
（実施の形態１）
図３は、本発明の実施の形態１にかかる増幅回路の構成を示す回路図である。図３に示すように、実施の形態１は、図１に示す原理構成の帰還回路にソースフォロワを追加した構成となっている。その他の構成は、図１に示す原理構成と同じである。
【００１８】
ソースフォロワとなるドレイン接地トランジスタ１１のゲート端子は、ソース接地トランジスタ１のドレイン端子に接続されている。ドレイン接地トランジスタ１１のソース端子は、帰還抵抗２を介してソース接地トランジスタ１のゲート端子に接続されている。また、ドレイン接地トランジスタ１１のソース端子は、バイアス電流を流すための定電流源１２に接続されている。また、原理構成と同様に、ソース接地トランジスタ１のドレイン端子には負荷抵抗３が接続されており、この負荷抵抗３に、インダクタ６が直列に接続されている。
【００１９】
図３に示す構成の増幅回路（実施例１とする）と、図３に示す構成からインダクタ６を失くした構成の増幅回路（比較例１とする）とについて、入力インピーダンスの周波数特性のシミュレーション結果を図４に示す。なお、シミュレーションを実施するにあたっては、抵抗値やインダクタンスなどのパラメータを適当に設定するとともに、実施例１と比較例１とで同じ設定値とした。図４より明らかなように、実施例１（実線）では、４０ＧＨｚまで入力インピーダンスが低いが、比較例１（波線）では、数ＧＨｚで入力インピーダンスが大きくなり始める。
【００２０】
実施の形態１によれば、４０ＧＨｚに至るまで、入力インピーダンスの増大を抑制することができ、したがって、従来よりもより広帯域な増幅回路が得られる。また、ソースフォロワを付加したことにより、出力５をソースフォロワのソースから取り出す構成とすることによって、負荷抵抗３にインダクタ６を直列接続したことに伴う主信号増幅部の出力インピーダンスの増大を抑制することができる。
【００２１】
（実施の形態２）
図５は、本発明の実施の形態２にかかる増幅回路の構成を示す回路図である。図５に示すように、実施の形態２は、図３に示す実施の形態１の構成において、帰還抵抗２とソース接地トランジスタ１（以下、第１のソース接地トランジスタ１とする）のゲート端子との接続ノードに、新たに追加した第２のソース接地トランジスタ１３のドレイン端子を接続し、かつ入力端子４に第２のソース接地トランジスタ１３のゲート端子を接続した構成となっている。また、図５に示す例では、帰還回路のドレイン接地トランジスタ１１のソース端子には、定電流源１２が接続されていない。その他の構成は、実施の形態１と同じである。
【００２２】
ところで、通常、所望の利得を得るためには、同様の構成の増幅回路を多段に縦続接続した構成とする。この多段構成の場合、後段に接続される増幅回路の入力インピーダンス、すなわち、たとえば図５に示す構成の増幅回路では、第２のソース接地トランジスタ１３のゲートから見込んだインピーダンスが高インピーダンスであることが望まれる。つまり、入力容量が小さいことが望まれる。
【００２３】
しかし、ソース接地トランジスタにより構成される増幅回路では、増幅回路の利得をＡとした場合、その入力容量として、ミラー効果により、ゲート−ドレイン間容量を（１＋Ａ）倍した容量が見えてしまう。そのため、従来構成では、高周波域における入力インピーダンスＺｉｎの増大に伴って、ミラー効果により入力容量がさらに増大し、周波数帯域が制限されてしまう。
【００２４】
それに対して、実施の形態２では、高周波域まで入力インピーダンスＺｉｎを低くすることができる。したがって、実施の形態２によれば、ミラー効果による入力容量の増大を抑制することができる。また、第１のソース接地トランジスタ１の入力インピーダンスＺｉｎが高周波域まで低いことにより、第２のソース接地トランジスタ１３のドレイン部での帯域劣化を抑制して、周波数帯域制限を高い周波数とすることができる。
【００２５】
なお、図６に示すように、帰還回路のドレイン接地トランジスタ１１のソース端子に定電流源１２を接続した構成としてもよい。この場合には、帰還回路のドレイン接地トランジスタ１１に信号電流に依存しない直流電流が流れるので、大信号入力時にトランジスタがスイッチングすることにより引き起こされる入力インピーダンスの増加を抑制することができる。
【００２６】
（実施の形態３）
図７は、本発明の実施の形態３にかかる増幅回路の構成を示す回路図である。実施の形態３は、上述した実施の形態２の増幅回路を、ＩＣ内のインタフェース回路として用いたものである。すなわち、図７に示すように、複数の回路ブロックが存在するＩＣにおいて、入力トランジスタである第２のソース接地トランジスタ１３を前段の回路ブロックに配置する。また、第１のソース接地トランジスタ１、帰還抵抗２、負荷抵抗３、インダクタ６、ドレイン接地トランジスタ１１および定電流源１２を後段の回路ブロックに配置する。
【００２７】
そして、第２のソース接地トランジスタ１３のドレイン端子と、帰還抵抗２と第１のソース接地トランジスタ１のゲート端子との接続ノードとの間を、回路ブロック間を接続する容量性の配線１４で接続する。このようにすることにより、高速特性の劣化を抑制しながら、ＩＣ内で配線を引き回すことができる。なお、図７では、図６に示す構成の増幅回路を用いているが、図５に示す構成の回路を用いてもよい。
【００２８】
（実施の形態４）
図８は、本発明の実施の形態４にかかる増幅回路の構成を示す回路図である。実施の形態４は、上述した実施の形態２の増幅回路を２個用いて差動対を構成し、差動増幅回路としたものである。差動対の各第１のソース接地トランジスタ１，１のソース端子には、定電流源１５が接続されている。また、各第２のソース接地トランジスタ１３，１３のソース端子にも、定電流源１６が接続されている。
【００２９】
このように差動構成とすることにより、同相雑音を除去することができるとともに、トランジスタ等の絶対精度のばらつきによる影響をなくすことができるので、集積回路に適した回路とすることができる。なお、図８では、図６に示す構成の増幅回路を用いているが、図５に示す構成の回路を用いてもよい。
【００３０】
図９に、図８に示す構成の差動増幅回路（実施例２とする）と、図８に示す構成の差動増幅回路において負荷抵抗３にインダクタ６が接続されていない構成の差動増幅回路（比較例２とする）とについて、利得の周波数特性のシミュレーション結果を示す。なお、シミュレーションを実施するにあたっては、抵抗値やインダクタンスなどのパラメータを適当に設定するとともに、実施例２と比較例２とで同じ設定値とした。図９より明らかなように、実施例２（実線）の方が比較例２（波線）よりも広帯域な特性を得ることができる。
【００３１】
ところで、たとえば図８に示す増幅回路は、幹線系光通信システムにおける光送受信機のアンプなどに用いられる。また、光送受信機においては、実施の形態３のようなＩＣ内インタフェース回路が用いられる。なお、図１０に光送受信機の要部の構成を示すが、光送受信機自体は本発明の要旨ではないので、詳細な説明を省略する。
【００３２】
図１０に示すように、光送信機２０は、マルチプレクサ２１、Ｄフリップフロップ２２、ドライバ２３、レーザーダイオード２４および光変調器２５などにより構成される。光受信機３０は、ホトダイオード３１、アンプ３２、タイミング抽出回路３３、識別回路３４およびデマルチプレクサ３５などにより構成される。光送信機２０と光受信機３０とは、光アンプ４１、光ファイバー４２および光アンプ４３を介して接続される。
【００３３】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。また、上述した各実施の形態は、電界効果トランジスタ（ＦＥＴ）を用いているが、バイポーラトランジスタを用いた構成としてもよく、その場合には、上述した説明において、ソース、ドレインおよびゲートをそれぞれエミッタ、コレクタおよびベースと読み替えるものとする。
【００３４】
（付記１）ゲート端子に入力された信号を増幅してドレイン端子から出力するソース接地トランジスタと、
前記ソース接地トランジスタのドレイン端子に接続された負荷抵抗と、
前記負荷抵抗に直列に接続されたインダクタと、
前記ソース接地トランジスタのドレイン端子とゲート端子との間に接続された帰還抵抗と、
を具備することを特徴とする増幅回路。
【００３５】
（付記２）前記ソース接地トランジスタのゲート端子に、ゲート端子に入力された信号を増幅してドレイン端子から出力する第２のソース接地トランジスタのドレイン端子を接続したことを特徴とする付記１に記載の増幅回路。
【００３６】
（付記３）前記ソース接地トランジスタのドレイン端子と前記帰還抵抗との間に、前記ソース接地トランジスタのドレイン端子にゲート端子が接続され、かつ前記帰還抵抗にソース端子が接続されたドレイン接地トランジスタを接続したことを特徴とする付記１または２に記載の増幅回路。
【００３７】
（付記４）前記ドレイン接地トランジスタのソース端子に定電流源を接続したことを特徴とする付記３に記載の増幅回路。
【００３８】
（付記５）前記第２のソース接地トランジスタをＩＣ内の前段の回路ブロックの出力部に配置し、前記ソース接地トランジスタ、前記負荷抵抗、前記インダクタおよび前記帰還抵抗をＩＣ内の後段の回路ブロックの入力部に配置し、前記第２のソース接地トランジスタのドレイン端子と前記ソース接地トランジスタのゲート端子との間を容量性の配線で接続したことを特徴とする付記２〜４のいずれか一つに記載の増幅回路。
【００３９】
（付記６）ベース端子に入力された信号を増幅してコレクタ端子から出力するエミッタ接地トランジスタと、
前記エミッタ接地トランジスタのコレクタ端子に接続された負荷抵抗と、
前記負荷抵抗に直列に接続されたインダクタと、
前記エミッタ接地トランジスタのコレクタ端子とベース端子との間に接続された帰還抵抗と、
を具備することを特徴とする増幅回路。
【００４０】
（付記７）前記エミッタ接地トランジスタのベース端子に、ベース端子に入力された信号を増幅してコレクタ端子から出力する第２のエミッタ接地トランジスタのコレクタ端子を接続したことを特徴とする付記６に記載の増幅回路。
【００４１】
（付記８）前記エミッタ接地トランジスタのコレクタ端子と前記帰還抵抗との間に、前記エミッタ接地トランジスタのコレクタ端子にベース端子が接続され、かつ前記帰還抵抗にエミッタ端子が接続されたコレクタ接地トランジスタを接続したことを特徴とする付記６または７に記載の増幅回路。
【００４２】
（付記９）前記コレクタ接地トランジスタのエミッタ端子に定電流源を接続したことを特徴とする付記８に記載の増幅回路。
【００４３】
（付記１０）前記第２のエミッタ接地トランジスタをＩＣ内の前段の回路ブロックの出力部に配置し、前記エミッタ接地トランジスタ、前記負荷抵抗、前記インダクタおよび前記帰還抵抗をＩＣ内の後段の回路ブロックの入力部に配置し、前記第２のエミッタ接地トランジスタのコレクタ端子と前記エミッタ接地トランジスタのベース端子との間を容量性の配線で接続したことを特徴とする付記７〜９のいずれか一つに記載の増幅回路。
【００４４】
（付記１１）付記１〜１０のいずれか一つに記載の増幅回路を一対用いて差動構成としたことを特徴とする増幅回路。
【００４５】
【発明の効果】
本発明によれば、負荷抵抗にインダクタを直列に接続したことにより、高周波域において開ループ利得の低下が抑制されるので、高周波域において増幅回路の入力インピーダンスが大きくなるのを抑制することができる。したがって、従来よりもより広帯域な増幅回路が得られる。
【図面の簡単な説明】
【図１】本発明にかかる増幅回路の構成を示す原理図である。
【図２】本発明にかかる増幅回路と従来構成とについて、開ループ利得の周波数特性を示す図である。
【図３】本発明の実施の形態１にかかる増幅回路の構成を示す回路図である。
【図４】図３に示す構成の増幅回路とそれに対する比較例とについて、入力インピーダンスの周波数特性のシミュレーション結果を示す図である。
【図５】本発明の実施の形態２にかかる増幅回路の構成を示す回路図である。
【図６】本発明の実施の形態２にかかる増幅回路の他の構成を示す回路図である。
【図７】本発明の実施の形態３にかかる増幅回路の構成を示す回路図である。
【図８】本発明の実施の形態４にかかる増幅回路の構成を示す回路図である。
【図９】図８に示す構成の増幅回路とそれに対する比較例とについて、利得の周波数特性のシミュレーション結果を示す図である。
【図１０】本発明にかかる増幅回路の適用例の一つである光送受信機の要部の構成を示すブロック図である。
【図１１】従来の帰還構成の増幅回路の要部を示す回路図である。
【符号の説明】
１  ソース接地トランジスタ
２  帰還抵抗
３  負荷抵抗
６  インダクタ
１１  ドレイン接地トランジスタ
１２  定電流源
１３  第２のソース接地トランジスタ
【図１】
2004159195.tif 000005
【図２】
2004159195.tif 000006
【図３】
2004159195.tif 000007
【図４】
2004159195.tif 000008
【図５】
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【図６】
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【図７】
2004159195.tif 000011
【図８】
2004159195.tif 000012
【図９】
2004159195.tif 000013
【図１０】
2004159195.tif 000014
【図１１】
2004159195.tif 000015