(57)【要約】【課題】本発明は同期整流回路に関し、メインスイッチがオフの時に転流用ダイオードを確実にオンにすることができる同期整流回路を提供することを目的としている。【解決手段】変換トランスＴ１の２次側に設けた交互にオン／オフする整流用及び転流用のＦＥＴを用いて２次側直流電圧を発生させるフォワード型ＤＣ／ＤＣコンバータの同期整流回路において、変換トランスＴ１の２次側に設けた補助巻線４と、該補助巻線４の出力を受けて、前記変換トランス２次巻線間に配置された整流用ＦＥＴ２及び転流用ＦＥＴ３のゲートを確実にオン／オフする信号を発生するＦＥＴゲート電圧保持回路３と、を設けて構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
変換トランスの２次側に設けた交互にオン／オフする整流用及び転流用のＦＥＴを用いて２次側直流電圧を発生させるフォワード型ＤＣ／ＤＣコンバータの同期整流回路において、
変換トランスの２次側に設けた補助巻線と、
該補助巻線の出力を受けて、前記変換トランス２次巻線間に配置された整流用ＦＥＴ及び転流用ＦＥＴのゲートを確実にオン／オフする信号を発生するＦＥＴゲート電圧保持回路と、
を設けたことを特徴とする同期整流回路。
【請求項２】
前記ＦＥＴゲート電圧保持回路は、前記変換トランスの補助巻線と転流用ＦＥＴのゲート間に直列に接続されたツェナーダイオードと、そのツェナー電圧を保持するためのコンデンサを含むことを特徴とする請求項１記載の同期整流回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフォワード型ＤＣ／ＤＣコンバータの同期整流回路に関する。
【０００２】
近年、電子機器の小型化に伴い、電子機器にエネルギーを供給する電源も小型化が要請される。この目的のために、電源としてＤＣ／ＤＣコンバータ方式の電源が用いられるようになってきた。小型の電源で負荷（電子機器）に十分のエネルギーを供給するためには、電源の効率を向上させる必要がある。
【０００３】
【従来の技術】
図４は従来の同期整流回路の構成例を示す図、図５は各部の動作波形を示す図である。図４において、Ｖｉｎは入力電圧、Ｃ１は入力電圧の両端に接続された平滑用コンデンサ、Ｔ１は電力変換部に設けられた変換トランスである。この変換トランスＴ１の１次巻数をＮ１、２次巻数をＮ２とする。コンデンサＣ１の両端には、変換トランスＴ１の１次巻線とメインスイッチであるＦＥＴ１の直列回路が接続されている。
【０００４】
１はメインスイッチＦＥＴ１を駆動するＰＷＭ制御回路である。該ＰＷＭ制御回路１は、メインスイッチＦＥＴ１をオンにするパルスの幅を変化させて、変換トランスＴ１の２次側の出力電圧値を一定になるように制御する。ＦＥＴ２は変換トランスＴ１の２次巻線に直列に接続された整流用ＦＥＴ、ＦＥＴ３は変換トランスＴ１の２次巻線とＦＥＴ２とで構成される直列回路に並列に接続された転流用ＦＥＴである。これらＦＥＴ２とＦＥＴ３のドレイン（Ｄ）、ソース（Ｓ）の向きは図に示す通りである。
【０００５】
Ｌは２次巻線の一端と接続されたチョークコイル、Ｃｏは該チョークコイルＬの他端とコモンライン間に接続された平滑用コンデンサである。チョークコイルＬとコンデンサＣｏとで平滑回路を構成している。この２次側出力には、負荷２が接続される。
【０００６】
なお、ＦＥＴ２とＦＥＴ３には、それぞれ寄生ダイオードＤ１とＤ２が図に示す向きに存在する。出力電圧は、前記ＰＷＭ制御回路１にフィードバックされ、該ＰＷＭ制御回路１は、出力電圧を検出し、その出力値が一定となるようにメインスイッチＦＥＴ１のオンになる時間を制御する。
【０００７】
このように構成された回路の動作を図５を参照しつつ説明する。図５において、（ａ）はＰＷＭ制御回路１から出力されるオン／オフパルス信号である。図のＴｏｎがメインスイッチＦＥＴ１がオンになる時間、ＴｏｆｆがメインスイッチＦＥＴ１がオフになる時間である。（ｂ）はメインＦＥＴ１のドレイン−ソース間電圧Ｖｄｓ１、（ｃ）は変換トランスＴ１の２次巻線間電圧Ｖｔ２、（ｄ）はＦＥＴ２のゲート電圧Ｖｇｓ２、（ｅ）はＦＥＴ２に流れるドレイン電圧Ｉｄ２、（ｆ）はＦＥＴ３のゲート電圧Ｖｇｓ３、（ｇ）はＦＥＴ３に流れるドレイン電流Ｉｄ３である。
【０００８】
（ａ）に示すようなＰＷＭ制御回路１からのオン電圧信号により、メインＦＥＴ１のゲート・ソース間に電圧が印加され、ＦＥＴ１がオンする。その時、変換トランスＴ１の１次巻線間に入力電圧Ｖｉｎが印加され、その巻数比（Ｎ２／Ｎ１）分の（Ａ）電圧が（ｃ）に示すように２次巻線間に間に発生する。（ｃ）において、１次巻線電圧は、交流成分しか２次巻線には伝わらないので、変換トランスＴ１の２次側に発生する電圧は、（ｃ）に示すように直流成分が除去されたものとなる。以降、変換トランスＴ１の１次巻線としてＮ１、２次巻線としてＮ２をそのまま用いるものとする。
【０００９】
２次巻線間に発生する電圧１周期の内訳は、（ｃ）に示すように（Ａ）、（Ｂ）、（Ｃ）に分けて考えることができる。前述したように、（Ａ）はメインスイッチＦＥＴ１がオンの期間に相当する。この時、変換トランスＴ１の２次巻線の巻き始め→ＦＥＴ２のゲート→ＦＥＴ２のソース→ＦＥＴ２の寄生ダイオードＤ１→２次巻線の巻き終わりのループによりＦＥＴ２のゲート・ソース間に（Ａ）電圧が印加される。よって、ＦＥＴ２がオンし、電流Ｉｄ２がＦＥＴ２→チョークコイルＬ→平滑コンデンサＣｏの平滑フィルタを通って負荷２に供給される。
【００１０】
一方、メインＦＥＴ１がオフの時には、変換トランスＴ１の２次巻線の電圧は（ｃ）に示すように反転し、（ｃ）の（Ｂ）のような電圧が発生する。この時、変換トランスＴ１の２次巻線の巻き終わり→ＦＥＴ３のゲート→ＦＥＴ３のソース→ＦＥＴ３の寄生ダイオードＤ２→２次巻線の巻き始めのループによりＦＥＴ３のゲート・ソース間に（Ｂ）電圧が印加される。よって、ＦＥＴ３はオンしチョークコイルＬがエネルギー供給源となり、チョークコイルＬ→コンデンサＣｏ→ＦＥＴ３の平滑フィルタを通って負荷２にエネルギーを供給する。
【００１１】
但し（ｃ）の（Ｃ）の区間では、２次巻線電圧は０となるので、ゲート・ソース間電圧は印加されず、ＦＥＴ３はオンにできず、負荷電流は全てＦＥＴ３の寄生ダイオードＤ２に流れることになる。
【００１２】
この回路は、構成が非常に簡単であり、最も一般的に用いられている方式であるが、近年、電源の小型化・高効率化、そして低電圧出力が求められている。
【００１３】
なお、前記した区間（Ｃ）の間もＦＥＴ３をオンにするための工夫がなされている（例えば特許文献１参照）。
【００１４】
【特許文献１】
特許第２９９９９０５号公報（第４頁、図１）
【００１５】
【発明が解決しようとする課題】
前述した回路は、非常に簡単であり、最も一般的に用いられている回路であるが、近年、電源の小型化・高効率化、そして低電圧出力化が求められてきている。図４に示す従来回路では、図５の（ｃ）の（Ｃ）に示す期間が存在するため、ＦＥＴ３がオンしなければならない期間にオンできない。この期間は、そのＦＥＴ３の寄生ダイオードＤ２に全ての電流が流れることになるが、寄生ダイオードの順方向電圧Ｖｆは約１Ｖあるため、電流×電圧で表わされる損失は結局大きなものとなり、高効率化を妨げる要因となっている。
【００１６】
更に、この寄生ダイオードは、スピード（逆回復時間）が遅いため、メインＦＥＴ１がオンになった瞬間においても、寄生ダイオードにはまだ電流が流れている状態が存在する。この期間では、メインＦＥＴ１には短絡電流が流れるため、１次側メインＦＥＴ１の損失もまた増大することになる。
【００１７】
このような問題を解決するため、順方向電圧Ｖｆの低いショットキーバリアダイオード（Ｖｆ≒０．４Ｖ）を並列に接続する必要があり、コストアップ、大型化する要因となっていた。
【００１８】
また、低電圧出力の場合、変換トランスＴ１の巻数比が大きく、整流用ＦＥＴ２を動作させるだけの電圧が得られなくなる。そのため、一般的には整流用ＦＥＴ２の駆動用巻線を変換トランスＴ１に巻いて対応している。図６は変換トランスＴ１の補助巻線（３次巻線）によるＦＥＴ駆動回路の例を示す図である。図４と同一のものは、同一の符号を付して示す。
【００１９】
この回路は、変換トランスＴ１に補助巻線（３次巻線）Ｎ３を設け、この補助巻線Ｎ３に発生する電圧で整流用ＦＥＴ２と転流用ＦＥＴ３を駆動するようにしたものである。この場合に、２次側に発生する電圧Ｖｏは、次式で表わされる。
【００２０】
Ｖｏ＝（Ｎ２／Ｎ１）・Ｄ・Ｖｉｎ
ここで、Ｖｏは出力電圧、Ｎ１は変換トランスＴ１の１次巻線の巻数、Ｎ２は変換トランスＴ１の２次巻線の巻数、Ｄは時比率であり、（Ｔｏｎ／Ｔ）で表わされる。ここで、Ｔはパルス周期であり、周波数をｆとするとＤは次式で表わされる。
【００２１】
Ｄ＝Ｔｏｎ／Ｔ
しかしながら、この回路もＦＥＴ３をオンする電圧は図５の（ｃ）の（Ｃ）に示す期間が存在する。図７は図６に示す回路の各部の動作波形を示す図である。（ａ）は変換トランスＴ１の２次巻線間電圧Ｖｔ２、（ｂ）は整流用ＦＥＴ２のゲート電圧Ｖｇｓ２、（ｃ）は整流用ＦＥＴ２に流れるドレイン電流Ｉｄ２、（ｄ）は転流用ＦＥＴ３のゲート電圧Ｖｇｓ３、（ｅ）は転流用ＦＥＴ３に流れるドレイン電流Ｉｄ３である。
【００２２】
変換トランスＴ１の２次巻線間には、（Ａ）、（Ｂ）に加えて（Ｃ）期間が存在し、この期間は転流用ＦＥＴ３のゲートに電圧が印加されないため、転流用ＦＥＴ３はオンできず、寄生ダイオードＤ２に電流が流れてしまう。
【００２３】
本発明はこのような課題に鑑みてなされたものであって、メインスイッチがオフの時に転流用ダイオードを確実にオンにすることができる同期整流回路を提供することを目的としている。
【００２４】
【課題を解決するための手段】
（１）図１は本発明の原理回路図である。図４と同一のものは、同一の符号を付して示す。図において、４は変換トランスＴ１に設けられた補助巻線（３次巻線）、３は該補助巻線４と接続され、該補助巻線４の出力を受けて、前記変換トランスＴ１の２次巻線間に配置された同期整流用ＦＥＴ（ＦＥＴ２，ＦＥＴ３）のゲートを確実にオン／オフする信号を発生するＦＥＴゲート電圧保持回路である。
【００２５】
このように構成すれば、図７の（ａ）の期間（Ｃ）の場合においては、ＦＥＴゲート電圧保持回路３が転流用ダイオードＦＥＴ３をオンにするためのゲート電圧を発生させるので、ＦＥＴ３をオンにし続けることができる。この結果、ＦＥＴ３の寄生ダイオードＤ２に電流が流れることはなくなり、損失の発生を防止することができる。
【００２６】
また、本発明によれば、ＦＥＴゲート電圧保持回路３を動作させるための電源を変換トランスＴ１の補助巻線からとっているので、出力電圧Ｖｏの電圧値が極めて低い場合でも、回路を確実に動作させることができる。
（２）請求項２記載の発明は、前記ＦＥＴゲート電圧保持回路は、前記変換トランスの補助巻線と転流用ＦＥＴのゲート間に直列に接続されたツェナーダイオードと、そのツェナー電圧を保持するためのコンデンサを含むことを特徴とする。
【００２７】
このように構成すれば、変換トランスＴ１の２次巻線の電圧が０になる期間（Ｃ）においても、ツェナーダイオードのツェナー電圧により転流用ＦＥＴ３のゲートに印加する電圧を保持することができ、転流用ＦＥＴ３のオンを維持し続けることができる。
【００２８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態例を詳細に説明する。
【００２９】
図２は本発明の一実施の形態例を示す回路図である。図１と同一のものは、同一の符号を付して示す。図において、３は整流用ＦＥＴ２と、転流用ＦＥＴ３を駆動するゲート電圧保持回路である。該ゲート電圧保持回路３から、整流用ＦＥＴ２と転流用ＦＥＴ３のゲートにオン／オフ信号が入力される。
【００３０】
ゲート電圧保持回路３において、Ｃ１はコンデンサ、Ｄ３はダイオード、Ｒ１は抵抗、ＺＤ１はツェナーダイオードである。補助巻線４の一端はコンデンサＣ２とツェナーダイオードＺＤ１に接続されており、補助巻線４には中点の電位が設けられており、この中点の電位は、２次側出力回路のコモンラインと接続されている。
【００３１】
補助巻線４の他端には、ダイオードＤ３のアノード側が接続されおり、該ダイオードＤ３のカソード側は抵抗Ｒ１と接続されている。前記ツェナーダイオードＺＤ１の他端は、抵抗Ｒ１の他端と接続されている。前記コンデンサＣ２の他端は、ダイオードＤ３と抵抗Ｒ１の接続点に接続されている。そして、ツェナーダイオードＺＤ１と抵抗Ｒ１の接続点から転流用ＦＥＴ３のゲートに駆動信号が入っている。なお、整流用ＦＥＴ２のゲートには、補助巻線４の一端から駆動信号が入っている。このように構成された回路の動作を、図３に示す動作波形を参照しつつ説明する。
【００３２】
図３は本発明の実施の形態例の各部の動作波形を示す図である。図において、（ａ）は変換トランスＴ１の２次巻線間電圧Ｖｔ２、（ｂ）は整流用ＦＥＴ２のゲート電圧Ｖｇｓ２（変換トランスＴ１の補助巻線間電圧Ｖｔ３）、（ｃ）は整流用ＦＥＴ２に流れるドレイン電流Ｉｄ２、（ｄ）は変換トランスＴ１の補助巻線間電圧Ｖｔ４、（ｅ）は転流用ＦＥＴ３のゲート電圧Ｖｇｓ３、（ｆ）は転流用ＦＥＴ３に流れるドレイン電流Ｉｄ３である。
（メインスイッチＦＥＴ１がオンの時）
メインスイッチＦＥＴ１がオンの時、変換トランスＴ１の補助巻線４間に（ｂ）に示すような電圧Ｖｔ３、（ｄ）に示す電圧Ｖｔ４が発生する。Ｖｔ３には正の電圧が発生し、整流用ＦＥＴ２をオンにする。この時、変換トランスＴ１の補助巻線（ａ）→ダイオードＤ３→コンデンサＣ２→トランスＴ１の駆動用巻線（ｂ）のループによりコンデンサＣ２が充電される。
【００３３】
この充電された電圧が抵抗Ｒ１を介してツェナーダイオードＺＤ１に供給される。このため、変換トランスＴ１の補助巻線（ｂ）に対して転流用ＦＥＴ３のゲート電圧にはツェナーダイオードＺＤ１の保持電圧がかかる。この時、Ｖｔ４には負の電圧が発生している。ここで、
｜ＺＤ１の保持電圧｜−｜Ｖｔ４に発生する電圧｜＜ＦＥＴ３のゲート動作電圧の条件が満たされた場合、転流用ＦＥＴ３はオンにならない。
（メインスイッチＦＥＴ１がオフの時）
メインスイッチＦＥＴ１がオフの時、Ｖｔ４としては（ａ）の（Ｂ）に示す電圧が発生する。この電圧波形には、（ａ）の（Ｃ）に示す期間が存在するが、ＦＥＴ３のゲートに印加される電圧Ｖｇｓ３には、コンデンサＣ１に充電された電圧が抵抗Ｒ１を介してツェナーダイオードＺＤ１に供給されている。このため、（Ｃ）の期間においても、Ｖｇｓ３にはツェナーダイオードＺＤ１の保持電圧がかかっている。
【００３４】
この保持電圧を転流用ＦＥＴ３のゲート動作電圧より高く設定することにより、ＦＥＴ３は必要な期間オン動作を維持することができる。この回路の設定条件は、以下の通りである。
（Ｎ３／Ｎ１）・Ｖｉｎ＞ツェナー電圧＞ＦＥＴ３のゲート動作電圧
ここで、Ｖｉｎは入力電圧、Ｎ１は変換トランスＴ１の１次巻数、Ｎ３は補助巻線の巻数である。
【００３５】
図３において、（ｅ）の波形（ＦＥＴ３のゲート電圧Ｖｇｓ３）で、破線は変換トランスＴ１の補助巻線間電圧を、実線はＶｇｓ３の波形を示す。ＦＥＴ３がオンになる期間がｔ１からｔ２にのびており、この結果、（Ｃ）に示す領域でも、ＦＥＴ３のゲートにかかる電圧が印加され、ＦＥＴ３はオンしている。
【００３６】
このように、本発明によれば、ＦＥＴ３をオンにし続けることができるので、ＦＥＴ３の寄生ダイオードに電流が流れることはなくなり、損失の発生を防止することができる。また、本発明によれば、ＦＥＴゲート電圧保持回路３を動作させるための電源を変換トランスＴ１の補助巻線からとっているので、出力電圧Ｖｏの電圧値が極めて低い場合でも、回路を確実に動作させることができる。
【００３７】
更に、コンデンサＣ２により動作させるツェナーダイオードＺＤ１でＦＥＴ３のゲートを駆動しているので、変換トランスＴ１の２次巻線の電圧が０になる期間においても、転流用ＦＥＴ３のゲートに印加する電圧を保持することができ、転流用ＦＥＴ３のオンを維持し続けることができる。
【００３８】
【発明の効果】
以上、詳細に説明したように、本発明によれば以下の効果が得られる。
（１）請求項１記載の発明によれば、変換トランスＴ１の２次電圧が０になる期間においてもＦＥＴゲート電圧保持回路が転流用ダイオードＦＥＴをオンにするためのゲート電圧を発生させるので、ＦＥＴをオンにし続けることができる。この結果、ＦＥＴの寄生ダイオードに電流が流れることはなくなり、損失の発生を防止することができる。
【００３９】
また、本発明によれば、ＦＥＴゲート電圧保持回路を動作させるための電源を変換トランスＴ１の補助巻線からとっているので、出力電圧の電圧値が極めて低い場合でも、回路を確実に動作させることができる。
（２）請求項２記載の発明によれば、変換トランスＴ１の２次巻線の電圧が０になる期間（Ｃ）においても、ツェナーダイオードのツェナー電圧により転流用ＦＥＴ３のゲートに印加する電圧を保持することができ、転流用ＦＥＴ３のオンを維持し続けることができる。
【００４０】
このように、本発明によれば、メインスイッチがオフの時に転流用ダイオードを確実にオンにすることができる同期整流回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理回路図である。
【図２】本発明の一実施の形態例を示す回路図である。
【図３】本発明の実施の形態例の各部の動作波形を示す図である。
【図４】従来の同期整流回路の構成例を示す図である。
【図５】図４に示す回路の各部の動作波形を示す図である。
【図６】補助巻線によるＦＥＴ駆動回路の例を示す図である。
【図７】図６に示す回路の各部の動作波形を示す図である。
【符号の説明】
２  負荷
３  ＦＥＴゲート電圧保持回路
４  補助巻線
Ｔ  変換トランス
Ｃｏ  コンデンサ
Ｃ１  コンデンサ
ＦＥＴ１  メインスイッチ
ＦＥＴ２  整流用ＦＥＴ
ＦＥＴ３  転流用ＦＥＴ
Ｌ  チョークコイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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