(57)【要約】【課題】互いに９０度位相差を持つ矩形波の出力信号を得るエンコーダの提供。【解決手段】エンコーダ信号出力回路の一方のA相出力手段15aは、A相の立上りエッジを検出して所定の時間の矩形波を発生させる遅延回路18a〜20a、AND17a、フリップフロップ21aを有し、矩形波の立ち上がりエッジと次の立上がりエッジ間の時間を計測するｎビットカウンタ22aと、A相の立上がりエッジで該エッジ間の時間をラッチし保持するｎビットレジスタ16aと、前記保持された値を1ビット右シフトさせる1ビットシフト回路23aと、A相の立上がりエッジを検出して所定の時間の矩形波にて"0"クリアされるｎビットカウンタ25aと、1ビットシフト回路23aの結果とｎビットカウンタ25aの出力との比較を行う比較器24aと、J入力にA相の立ち上がりエッジを検出して所定の時間の矩形波を入力するJKフリップフロップ26aを具備した。他方のB相出力手段15bも同構成とした。【選択図】    図１
2004191219.tif 000002
【特許請求の範囲】
【請求項１】
一定間隔で形成された符号板を挟むように一方側に配置された発光素子と、他方側に配置された少なくとも４つの受光素子と、前記受光素子が前記発光素子から受光信号を受けた際に発生させる電流により、電気信号に変換させる手段と、該電気信号をシステムクロックに同期させ２つの９０度位相差を持つＡ相とＢ相からなるデジタル信号に加工する手段と、前記デジタル信号を入力として、位置のデータとして出力するＡ相出力手段およびＢ相出力手段を備えたエンコーダにおいて、
前記Ａ相出力手段は、Ａ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段と、前記矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段と、Ａ相の立ち上がりエッジで前記エッジ間の時間をラッチし保持する手段と、前記保持された値を１ビット右シフトさせる演算手段と、前記Ａ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされるカウンタ回路と、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較手段と、Ｊ入力にＡ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップを具備しており、
前記Ｂ相出力手段は、Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段と、前記矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段と、Ｂ相の立ち上がりエッジで前記エッジ間の時間をラッチし保持する手段と、前記保持された値を１ビット右シフトさせる演算手段と、前記Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされるカウンタ回路と、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較手段と、Ｊ入力にＢ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップを具備してあることを特徴とするエンコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発光素子及び受光素子を用いて移動体の位置を検出するエンコーダに関し、特にその信号処理回路に関する。
【０００２】
【従来の技術】
従来、発光素子及び受光素子を用いて移動体の位置を検出するエンコーダの信号処理回路は、図３のようになっている。 図３は従来のエンコーダの信号処理回路の構成を示すブロック図である。
図３において、１〜４は受光素子、５ａ、５ｂ、６ａ、６ｂは抵抗素子、９、１０はコンパレータ回路、１１、１２はバッファ回路、１３、１４はフリップフロップ、７は発光素子である。ここで、抵抗素子５ａ、５ｂ、６ａ、６ｂは、受光素子１〜４が発光素子７から受光信号を受けた際に発生させる電流により、電圧（電気信号）に変換させる手段である。また、コンパレータ回路９、１０、バッファ回路１１、１２およびフリップフロップ１３、１４は、受光素子１〜４から変換された該電気信号をシステムクロックに同期させ２つの９０度位相差を持つＡ相とＢ相からなるデジタル信号に加工する手段である。
発光素子７と受光素子１〜４の間に図示しない符号板を設けており、符合板にパタニングされたスリットパターンを発光素子７と受光素子１〜４にて電気信号に変換し、位置のデータとしている。以下、従来のエンコーダ信号処理回路の構成およびその動作を説明する。
【０００３】
従来のエンコーダ信号処理回路は、光源として発光素子７が配置され、他方には少なくとも４個の電気的に独立した受光素子１、２、３、４が配置されている。各受光素子１〜４には互いに１／４ピッチずれた光信号が入力される。即ち受光素子１と３とでは、９０度、受光素子１と２では１８０度、受光素子１と４とでは２７０度の位相差が生じている。
【０００４】
受光素子１からの出力信号Ａ＋はコンパレータ９のプラス入力端子に接続され、受光素子２からの出力信号Ａ−はコンパレータ９のマイナス入力端子に接続されている。コンパレータ９の出力はバッファ回路１１に接続され、バッファ回路１１の出力は、システムクロックＣＬＫを同期クロックとするフリップフロップ１３に接続されＡＯとして出力される。
また、受光素子３からの出力信号Ｂ＋はコンパレータ１０のプラス入力端子に接続され、受光素子４からの出力信号Ｂ−はコンパレータ１０のマイナス入力端子に接続されている。コンパレータ１０の出力はバッファ回路１２に接続され、バッファ回路１２の出力は、システムクロックＣＬＫを同期クロックとするフリップフロップ１４に接続されＢＯとして出力される。
【０００５】
図４は、図３のエンコーダ信号処理回路の動作を説明する信号図であって、（ａ）は信号ＡＯの電圧、（ｂ）は信号ＢＯの電圧、（ｃ）はＣＬＫの出力、（ｄ）は信号Ａ１の出力、（ｅ）はＡ０の出力である。
図４に示す様に、コンパレータ９には互いに１８０度ずれた正弦波信号Ａ＋とＡ−が入力され、正弦波信号Ａ＋とＡ−が互いに交差する位置で矩形波信号となり、バッファ回路１１において完全に電源電位を“Ｈ”レベル、ＧＮＤレベルを“Ｌ”レベルとするデジタルの矩形波Ａ１となる、さらにシステムクロックＣＬＫを同期クロックとするフリップフロップ１３で同期化させ矩形波信号ＡＯをデジタル信号化する。
同様にまた、図４に示す様に、コンパレータ１０には互いに１８０度ずれた正弦波信号Ｂ＋とＢ−が入力され、正弦波信号Ｂ＋とＢ−が互いに交差する位置で矩形波信号となり、バッファ回路１２において完全に電源電位を“Ｈ”レベル、ＧＮＤレベルを“Ｌ”レベルとするデジタルの矩形波Ｂ１となる、さらにシステムクロックＣＬＫを同期クロックとするフリップフロップ１４で同期化させ矩形波信号ＢＯをデジタル信号化する。
矩形波信号ＡＯとＢＯの関係は、図４に示すように互いに９０度位相のずれた信号となる(例えば、特許文献１参照)。
【０００６】
【特許文献１】
特許３２７７５９７号公報(第１―３頁、第１図)
【０００７】
【発明が解決しようとする課題】
しかしながら、図３で示されるエンコーダ信号処理回路において、符合板（図示せず）にパタニングされたスリットパターンの不均一や、発光素子７からの出力光のばらつき、受光素子１〜４の感度のばらつきにより、図３で示される受光素子１、２、３、４が受光する光量にアンバランスが発生する。この為、図４に示されるように、本来、周期Ｔに対して、Ｔ１＝Ｔ２＝Ｔ３＝Ｔ４となるべき矩形波が、Ｔ１≠Ｔ２≠Ｔ３≠Ｔ４となってしまい、矩形波の立ち上がりと立ち下がりを示すパルスエッジを位置データとなる電気信号に変換した際に、正しい位置を検出することができず、このようなエンコーダ信号出力を入力する制御系に不都合をきたすという問題があった。
さらに、図３で示される信号Ａ１あるいは信号Ｂ１の周期が、図３で示されるクロック（以下ＣＬＫという）の周期より小さく検出された場合、即ち、図４に示されるように、時間ＴＡ１が時間ＴＣＬＫより小さくかつＣＬＫの立ち上がりから次の立ち上がりの１周期の中で信号Ａ１が“Ｈ”レベルに遷移さらに“Ｌ”レベルに遷移した場合、ＣＬＫで信号Ａ１の検出ができない為、ＣＬＫでの内部同期化ができず、位置のデータ（時間ＴＡ１）が消失するという不具合が発生していた。
【０００８】
本発明は上記課題を解決するためになされたものであり、発光素子からの出力光のばらつき、受光素子の感度のばらつきなどに影響を受けることなく、互いに９０度の位相差を持つ矩形波の出力信号を得ることができるように、矩形波の幅を所定の時間に広げることによりシステムクロックの周期以下で検出された矩形波を確実に位置のデータとして検出が可能な信号出力回路を有するエンコーダを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記問題を解決するため、請求項１記載の発明は、一定間隔で形成された符号板を挟むように一方側に配置された発光素子と、他方側に配置された少なくとも４つの受光素子と、前記受光素子が前記発光素子から受光信号を受けた際に発生させる電流により、電気信号に変換させる手段と、該電気信号をシステムクロックに同期させ２つの９０度位相差を持つＡ相とＢ相からなるデジタル信号に加工する手段と、前記デジタル信号を入力として、位置のデータとして出力するＡ相出力手段およびＢ相出力手段を備えたエンコーダにおいて、前記Ａ相出力手段は、Ａ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段と、前記矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段と、Ａ相の立ち上がりエッジで前記エッジ間の時間をラッチし保持する手段と、前記保持された値を１ビット右シフトさせる演算手段と、前記Ａ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされるカウンタ回路と、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較手段と、Ｊ入力にＡ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップを具備しており、前記Ｂ相出力手段は、Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段と、前記矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段と、Ｂ相の立ち上がりエッジで前記エッジ間の時間をラッチし保持する手段と、前記保持された値を１ビット右シフトさせる演算手段と、前記Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされるカウンタ回路と、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較手段と、Ｊ入力にＢ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップを具備したものである。
【００１０】
これにより、エンコーダ信号処理回路は、ＣＬＫの周期以下で検出された矩形波をＣＬＫの立ち上がり区間で確実に検出できるよう内部同期化を行い、さらにＡ相或いはＢ相の立ち上がりの間隔を計測し、周期の半分で“Ｈ” レベルを出力し、残りの半分で“Ｌ”レベルを出力できるようにした為、Ｔ１＝Ｔ２＝Ｔ３＝Ｔ４、即ちその出力信号が互いに９０度の異なる信号を出力できる。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図に基づいて詳細に説明する。
図１は本発明の実施例を示すエンコーダ信号処理回路の詳細を示したブロック図である、なお、図１の本実施例の入力信号Ａ１、Ｂ１は図３に示す従来の回路例の出力信号Ａ１、Ｂ１と同一である。また、図１では便宜上、Ａ相出力手段の各素子に符号ａ、信号に符号（Ａ）を付与すると共に、Ｂ相出力手段の各素子に符号ｂ、信号に符号（Ｂ）を付与して区別してある。
【００１２】
図１において、１５ａはＡ相出力手段、１５ｂはＢ相出力手段、１６ａ、１６ｂはｎビットレジスタ、１７ａ、１７ｂはＡＮＤ、１８ａ、１９ａ、２０ａはＩＮＶ、１８ｂ、１９ｂ、２０ｂはＩＮＶ、２１ａ、２１ｂはフリップフロップ、２２ａ、２２ｂはｎビットカウンタ、２３ａ、２３ｂは１ビットシフト回路、２４ａ、２４ｂは比較器、２５ａ、２５ｂはｎビットカウンタ、２６ａ、２６ｂはＪＫフリップフロップ、ＣＬＫはシステムクロックである。
【００１３】
本発明の特徴は以下のとおりである。
本発明のエンコーダ信号処理回路が従来技術と異なる点は、図３に示す従来技術のバッファ回路１１、１２の後段に設けたフリップフロップ１３、１４に替えて、バッファ回路１１、１２の後段に夫々、図１に示すＡ相出力手段、Ｂ相出力手段を接続した点である。
すなわち、Ａ相出力手段は、Ａ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段である、ＩＮＶ１８ａ、ＩＮＶ１９ａ、ＩＮＶ２０ａで構成される遅延回路、ＡＮＤ１７ａおよびフリップフロップ２１ａを有すると共に、矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段であるnビットカウンタ２２ａと、Ａ相の立ち上がりエッジで該エッジ間の時間をラッチし保持する手段であるｎビットレジスタ１６ａと、前記保持された値を１ビット右シフト（÷２の演算回路）させる演算手段である１ビットシフト回路２３ａと、前記Ａ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされる手段であるｎビットカウンタ２５ａと、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較器２４ａと、Ｊ入力にＡ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップ２６ａを具備したものとなっている。
【００１４】
また、Ｂ相出力手段は、Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段である、ＩＮＶ１８ｂ、ＩＮＶ１９ｂ、ＩＮＶ２０ｂで構成される遅延回路、ＡＮＤ１７ｂおよびフリップフロップ２１ｂを有すると共に、矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段であるnビットカウンタ２２ｂと、Ｂ相の立ち上がりエッジで該エッジ間の時間をラッチし保持する手段であるｎビットレジスタ１６ｂと、前記保持された値を１ビット右シフト（÷２の演算回路）させる演算手段である１ビットシフト回路２３ｂと、前記Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされる手段であるｎビットカウンタ２５ｂと、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較器２４ｂと、Ｊ入力にＢ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップ２６ｂを具備したものとなっている。
【００１５】
次に、Ａ相出力手段１５ａの回路接続構成を説明する。
Ａ相出力手段１５ａの入力信号Ａ１は、信号Ａ１の立ち上がり毎にラッチされるｎビットレジスタ１６ａに接続され、さらにＡＮＤ１７ａの一方の入力端子に接続され、さらにＩＮＶ１８ａの入力端子に接続されている。ＩＮＶ１８ａの出力はＩＮＶ１９ａの入力端子に接続され、ＩＮＶ１９ａの出力は、ＩＮＶ２０ａの入力端子に接続され、ＩＮＶ２０ａの出力はＡＮＤ１７ａの他方の入力端子に接続されている。ＡＮＤ１７ａの出力は、ＣＬＫの立ち下がりで動作するフリップフロップ２１ａのセット端子に接続され、フリップフロップ２１ａの入力には常に“Ｌ”レベルが接続され、フリップフロップ２１ａの出力は、信号ＣＲ（Ａ）となる。該信号ＣＲ（Ａ）は、ｎビットカウンタ２２ａのクリア端子とｎビットカウンタ２５ａのクリア端子とＪＫフリップフロップ２６ａのＪ入力端子に接続されている。ｎビットカウンタ２２ａはＣＬＫに同期して動作し、ｎビットカウンタ２２ａの出力は、ｎビットレジスタ１６ａの入力端子に接続される。ｎビットレジスタ１６ａの出力は、１ビットシフト回路２３ａに入力され、１ビットシフト回路２３ａの出力は、比較器２４ａの一方の入力に接続され、他方は、ｎビットカウンタ２５ａの出力に接続されている。比較器２４ａの出力は、ＪＫフリップフロップ２６ａのＫ端子へ接続されている。
なお、Ｂ相出力手段の回路接続構成については、Ａ相出力手段のものと基本的に同一であるため、その説明を省略する。
【００１６】
次に、Ａ相出力手段およびＢ相出力手段の動作について、図２に示すエンコーダ信号処理回路の動作のタイミングチャートを用いて説明する。
図２は図１のエンコーダ信号処理回路の動作のタイミングチャートを示した図であって、（ａ）は信号ＣＬＫの出力、（ｂ）は信号ＣＲ（Ａ）の出力、（ｃ）は信号Ｂ１の出力、（ｄ）は信号Ａ１の出力、（ｅ）はｎビットカウンタ２２ａの出力、（ｆ）はｎビットレジスタ１６ａの出力、（ｇ）はｎビットカウンタ２５ａの出力、（ｈ）は信号Ｋ（Ａ）の出力、（ｉ）は信号Ａの出力、（ｊ）は信号ＣＬＫの出力、（ｋ）は信号Ｂ１の出力、（ｌ）は信号ＣＲ（Ｂ）の出力、（ｍ）はｎビットカウンタ２２ｂの出力、（ｎ）はｎビットレジスタ１６ｂの出力、（ｏ）はｎビットカウンタ２５ｂの出力、（ｐ）は信号Ｋ（Ｂ）の出力、（ｑ）は信号Ｂの出力、（ｒ）は信号Ａの出力である。なお、入力信号Ａ１は、ＣＬＫの周期より十分小さくＣＬＫの立ち下がりエッジで検出可能であった信号であるとする。また、入力信号Ｂ１は、入力信号Ａ１より遅れて入来するものの、入力信号Ａ１が“Ｌ”レベルに達してから“Ｈ”レベルへ遷移したものとする。
【００１７】
最初に、Ａ相出力手段の動作を図２に基づいて説明する。
入力信号Ａ１が“Ｌ”レベルより“Ｈ”レベルへ遷移すると、ＡＮＤ１７ａの出力に所定の時間“Ｈ”レベルがあらわれる。
入力信号Ａ１は、ＣＬＫの周期より十分小さい信号であるが、フリップフロップ２１ａのセット端子に信号ＡＮＤ１７ａの“Ｈ”レベルが印加されるから、フリップフロップ２１ａには、信号ＡＮＤ１７ａが“Ｈ”レベルに遷移してから、次のＣＬＫの立ち下がりまでは、ＣＲ（Ａ）に“Ｈ”レベルを出力しつづける。即ち信号ＡＮＤ１７ａの立ち上がりから、ＣＬＫの立ち下がりの区間で確実に信号ＣＲ（Ａ）に“Ｈ”レベルを出力させることができる。
まず、信号Ａ１の立ち上がりを受けてｎビットレジスタ１６ａがその時のｎビットカウンタ２２ａの出力値をラッチ保持する。図２では、１６進表示で３（以下３ｈという）を保持したとする。
今、入力信号Ａ１は、ＣＬＫで検出可能な矩形波ＣＲ（Ａ）とされたから、まずｎビットカウンタ２２ａの出力とｎビットカウンタ２５ａの出力がすべて“Ｌ”（以下ゼロクリアという）となる、また信号ＣＲ（Ａ）の立ち上がりを受けて、ＣＬＫの立ち上がりに同期して動作するＪＫフリップフロップ２６ａの出力Ａが“Ｈ”レベルへ遷移する。
前記ｎビットレジスタ１６ａに保持された３ｈは１ビットシフト回路２３ａに入力されるが、３ｈを１ビットシフトするから、１ｈが比較器２４ａに入力されている。ｎビットカウンタ２５ａが１ｈとなった所で比較器２４ａの出力、信号Ｋ（Ａ）が“Ｈ”レベルとなる。信号Ｋ（Ａ）が“Ｈ”レベルとなると、ＣＬＫの立ち上がりに同期して動作するＪＫフリップフロップ２６ａの出力Ａが“Ｌ”レベルへ遷移する。
即ち、信号Ａ１の立ち上がりエッジから次の立ち上がりエッジまでの時間の前半の半分で“Ｈ”レベルを出力し、後半の半分で“Ｌ”レベルを出力する。
【００１８】
続いて、Ｂ相出力手段の動作を、図２に基づいて説明する。
入力信号Ｂ１が“Ｌ”レベルより“Ｈ”レベルへ遷移すると、ＡＮＤ１７ｂの出力に所定の時間“Ｈ”レベルがあらわれる。
フリップフロップ２１ｂのセット端子に信号ＡＮＤ１７ｂの“Ｈ”レベルが印加されるから、フリップフロップ２１ｂには、信号ＡＮＤ１７ｂが“Ｈ”レベルに遷移してから、次のＣＬＫの立ち下がりまでは、ＣＲ（Ｂ）に“Ｈ”レベルを出力しつづける。即ち信号ＡＮＤ１７ｂの立ち上がりから、ＣＬＫの立ち下がりの区間で確実に信号ＣＲ（Ｂ）に“Ｈ”レベルをえることができる。
まず、信号Ｂ１の立ち上がりを受けてｎビットレジスタ１６ｂがその時のｎビットカウンタ２２ｂの出力値をラッチ保持する。図２では、１６進表示で３ｈを保持したとする。
まずｎビットカウンタ２２ｂの出力とｎビットカウンタ２５ｂの出力がすべてゼロクリアとなる、また信号ＣＲ（Ｂ）の立ち上がりを受けて、ＣＬＫの立ち上がりに同期して動作するＪＫフリップフロップ２６ｂの出力Ｂが“Ｈ”レベルへ遷移する。
前記ｎビットレジスタ１６ｂに保持された３ｈは１ビットシフト回路２３ｂに入力されその結果１ｈが比較器２４ｂに入力されている。ｎビットカウンタ２５ｂが１ｈをなった所で比較器２４ｂの出力、信号Ｋ（Ｂ）が“Ｈ”レベルとなる。信号Ｋ（Ｂ）が“Ｈ”レベルとなると、ＣＬＫの立ち上がりに同期して動作するＪＫフリップフロップ２６ｂの出力Ａが“Ｌ”レベルへ遷移する。
即ち、信号Ｂ１の立ち上がりエッジから次の立ち上がりエッジまでの時間の前半の半分で“Ｈ”レベルを出力し、後半の半分で“Ｌ”レベルを出力する。
【００１９】
これより、Ａ相出力手段１５ａの出力ＡとＢ相出力手段１５ｂの出力Ｂは、図２の（ｑ）および（ｒ）に示すように、Ｔ３１Ａ＝Ｔ３２Ａ＝Ｔ３３Ａ＝Ｔ３４Ａと互いに９０度の位相差をもつ２つの矩形波をＴ３１≠Ｔ３２≠Ｔ３３≠Ｔ３４の入力信号Ａ１とＢ１から得ることができる。
またＴ３１は、ＣＬＫの周期より十分小さな値であるが、これも確実に矩形波（位置データ）として信号処理ができる。
【００２０】
したがって、本発明の実施例は、一定間隔で形成された符号板を挟むように一方側に配置された発光素子７と、他方側に配置された少なくとも４つの受光素子１〜４と、前記受光素子１〜４が前記発光素子７から受光信号を受けた際に発生させる電流により、電気信号に変換させる手段と、該電気信号をシステムクロックに同期させ２つの９０度位相差を持つＡ相とＢ相からなるデジタル信号に加工する手段と、前記デジタル信号を入力として、位置のデータとして出力するＡ相出力手段１５ａおよびＢ相出力手段１５ｂを備えたエンコーダにおいて、Ａ相出力手段１５ａは、Ａ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段となるＡＮＤ１７ａ、ＩＮＶ１８ａ〜２０ａおよびフリップフロップ２１ａと、前記矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段となるｎビットカウンタ２２ａと、Ａ相の立ち上がりエッジで前記エッジ間の時間をラッチし保持する手段となるｎビットレジスタ１６ａと、前記保持された値を１ビット右シフトさせる演算手段１ビットシフト回路２３ａと、前記Ａ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされるカウンタ回路であるｎビットカウンタ２５ａと、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較器２４ａと、Ｊ入力にＡ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップ２６ａを具備しており、Ｂ相出力手段１５ｂは、Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段となるＡＮＤ１７ｂ、ＩＮＶ１８ｂ〜２０ｂ、フリップフロップ２１ｂと、前記矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段であるｎビットカウンタ２２ｂと、Ｂ相の立ち上がりエッジで前記エッジ間の時間をラッチし保持する手段ｎビットレジスタ１６ｂと、前記保持された値を１ビット右シフトさせる演算手段１ビットシフト回路２３ｂと、前記Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされるカウンタ回路であるｎビットカウンタ２５ｂと、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較器２４ｂと、Ｊ入力にＢ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップ２６ｂを具備したので、互いに９０度の位相差をもつ符号板より、互いに９０度の位相差をもつ２つの矩形波の電気信号に変換した後、矩形波の立ち上がりエッジのみを検出し、また矩形波の立ち上がりから次に立ち上がりまでの時間を計測し、さらにその半分の時間を計算することにょって、発光素子からの出力光のバラツキ、受光素子の感度のバラツキ等の各素子特性のバラツキに起因した９０度位相差のバラツキを低減することができ、矩形波の立ち上がりと立ち下がりのエッジを確実に位置のデータとして検出が可能な信号出力回路を得ることができる。
【００２１】
さらにまた、信号Ａ１あるいは信号Ｂ１に立ち上がりエッジより所定の時間だけかならず“Ｈ”の区間を確保するようにした為、図３で示される信号Ａ１あるいは信号Ｂ１の周期が、図３で示されるＣＬＫの周期より小さく検出された場合即ち、図４に示されるように、時間ＴＡ１が時間ＴＣＬＫより小さくかつＣＬＫの立ち上がりから次の立ち上がりの１周期の中で信号Ａ１が“Ｈ”レベルに遷移さらに“Ｌ”レベルに遷移した場合、ＣＬＫで信号Ａ１の検出ができない為、ＣＬＫでの内部同期化ができず、位置のデータ（時間ＴＡ１）が消失するという不具合が発生しないという効果があり、さらに安定した制御を行うことができる。
【００２２】
【発明の効果】
以上述べたように、本発明のエンコーダによれば、一定間隔で形成された符号板を挟むように一方側に配置された発光素子と、他方側に配置された少なくとも４つの受光素子と、前記受光素子が前記発光素子から受光信号を受けた際に発生させる電流により、電気信号に変換させる手段と、該電気信号をシステムクロックに同期させ２つの９０度位相差を持つＡ相とＢ相からなるデジタル信号に加工する手段と、前記デジタル信号を入力として、位置のデータとして出力するＡ相出力手段およびＢ相出力手段を備えたエンコーダにおいて、Ａ相出力手段は、Ａ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段と、前記矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段と、Ａ相の立ち上がりエッジで前記エッジ間の時間をラッチし保持する手段と、前記保持された値を１ビット右シフトさせる演算手段と、前記Ａ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされるカウンタ回路と、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較手段と、Ｊ入力にＡ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップを具備しており、Ｂ相出力手段は、Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波を発生させる手段と、前記矩形波の立ち上がりエッジと次の立ち上がりエッジの間の時間を計測する計測手段と、Ｂ相の立ち上がりエッジで前記エッジ間の時間をラッチし保持する手段と、前記保持された値を１ビット右シフトさせる演算手段と、前記Ｂ相の立ち上がりエッジを検出して所定の時間の矩形波にて“０”クリアされるカウンタ回路と、前記演算手段の結果と前記カウンタ回路の出力との比較を行う比較手段と、Ｊ入力にＢ相の立ち上がりエッジを検出して所定の時間の矩形波を入力し、またＫ入力に前記比較手段の出力が入力されるＪＫフリップフロップを具備したため、互いに９０度の位相差をもつ符号板より、互いに９０度の位相差をもつ２つの矩形波の電気信号に変換した後、矩形波の立ち上がりエッジのみを検出し、また矩形波の立ち上がりから次に立ち上がりまでの時間を計測し、さらにその半分の時間を計算することにょって、発光素子からの出力光のバラツキ、受光素子の感度のバラツキ等の各素子特性のバラツキに起因した９０度位相差のバラツキを低減することができ、矩形波の立ち上がりと立ち下がりのエッジを確実に位置のデータとして検出が可能な信号出力回路を得ることができる。
さらにまた、信号Ａ１あるいは信号Ｂ１に立ち上がりエッジより所定の時間だけかならず“Ｈ”の区間を確保するようにした為、図３で示される信号Ａ１あるいは信号Ｂ１の周期が、図３で示されるＣＬＫの周期より小さく検出された場合即ち、図４に示されるように、時間ＴＡ１が時間ＴＣＬＫより小さくかつＣＬＫの立ち上がりから次の立ち上がりの１周期の中で信号Ａ１が“Ｈ”レベルに遷移さらに“Ｌ”レベルに遷移した場合、ＣＬＫで信号Ａ１の検出ができない為、ＣＬＫでの内部同期化ができず、位置のデータ（時間ＴＡ１）が消失するという不具合が発生しないという効果があり、さらに安定した制御を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施例を示すエンコーダ信号処理回路の詳細を示したブロック図である。
【図２】図１のエンコーダ信号処理回路の動作のタイミングチャートを示した図であって、（ａ）は信号ＣＬＫの出力、（ｂ）は信号ＣＲ（Ａ）の出力、（ｃ）は信号Ｂ１の出力、（ｄ）は信号Ａ１の出力、（ｅ）はｎビットカウンタ２２ａの出力、（ｆ）はｎビットレジスタ１６ａの出力、（ｇ）はｎビットカウンタ２５ａの出力、（ｈ）は信号Ｋ（Ａ）の出力、（ｉ）は信号Ａの出力、（ｊ）は信号ＣＬＫの出力、（ｋ）は信号Ｂ１の出力、（ｌ）は信号ＣＲ（Ｂ）の出力、（ｍ）はｎビットカウンタ２２ｂの出力、（ｎ）はｎビットレジスタ１６ｂの出力、（ｏ）はｎビットカウンタ２５ｂの出力、（ｐ）は信号Ｋ（Ｂ）の出力、（ｑ）は信号Ｂの出力、（ｒ）は信号Ａの出力である。
【図３】従来のエンコーダの信号処理回路の構成を示すブロック図である。
【図４】図３のエンコーダ信号処理回路の動作を説明する信号図であって、（ａ）は信号ＡＯの電圧、（ｂ）は信号ＢＯの電圧、（ｃ）はＣＬＫの出力、（ｄ）は信号Ａ１の出力、（ｅ）はＡ０の出力を示したものである。
【符号の説明】
１〜４  受光素子
５ａ、５ｂ、６ａ、６ｂ  抵抗素子
７  発光素子
９、１０  コンパレータ回路
１１、１２  バッファ回路
１３、１４  フリップフロップ
１５ａ  Ａ相出力手段
１５ｂ  Ｂ相出力手段
１６ａ、１６ｂ  ｎビットレジスタ
１７ａ、１７ｂ  ＡＮＤ
１８ａ、１９ａ、２０ａ  ＩＮＶ
１８ｂ、１９ｂ、２０ｂ  ＩＮＶ
２１ａ、２１ｂ  フリップフロップ
２２ａ、２２ｂ  ｎビットカウンタ
２３ａ、２３ｂ  １ビットシフト回路
２４ａ  ２４ｂ  比較器
２５ａ  ２５ｂ  ｎビットカウンタ
２６ａ  ２６ｂ  ＪＫフリップフロップ
ＣＬＫ  システムクロック
【図１】
2004191219.tif 000003
【図２】
2004191219.tif 000004
【図３】
2004191219.tif 000005
【図４】
2004191219.tif 000006