(57)【要約】【課題】各スイッチング素子に入力するパルス信号のデューティ比をできるだけ上げることができ、且つ、トランスやスイッチング素子にかかる過剰な負荷を抑えることが可能な絶縁型電圧変換回路を提供することを目的とする。【解決手段】出力電圧Ｖｏｕｔと所望な基準電圧Ｖｒとを比較し、出力電圧Ｖｏｕｔが基準電圧Ｖｒを超える場合、各ＭＯＳＦＥＴ５１−１〜５１−４に入力されるドライブパルス信号の１周期分（パルス信号Ｓ１のあるパルスの立ち上がりから次のパルスの立ち上がりまでの期間（又はパルス信号Ｓ１のあるパルスの立下りから次のパルスの立下りまでの期間））のパルスを間引く。【選択図】  図２
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【特許請求の範囲】
【請求項１】
トランスの１次側コイルに接続されたスイッチング素子対の駆動により前記トランスのコアに交番磁束を生成する絶縁型電圧変換回路において、
前記トランスで変換された電圧値を検出する検出回路と、
該検出回路で検出された電圧値が所望な電圧値を超えると、前記パルス信号のあるパルスの立ち上がりから次のパルスの立ち上がりまでの期間、又は前記パルス信号のあるパルスの立下りから次のパルスの立下りまでの期間、前記スイッチング素子対の駆動を停止させる駆動停止回路と、
を備えることを特徴とする絶縁型電圧変換回路。
【請求項２】
請求項１に記載の絶縁型電圧変換回路であって、
前記駆動停止回路は、前記パルス信号のデューティ比が前記所定のデューティ比未満であるとき、前記スイッチング素子対の駆動を停止させないことを特徴とする絶縁型電圧変換回路。
【請求項３】
請求項１に記載の絶縁型電圧変換回路であって、
前記駆動停止回路は、当該絶縁型電圧変換回路を起動すると、徐々に前記パルス信号のデューティ比を上げ、前記パルス信号のデューティ比が前記所定のデューティ比となると、前記パルス信号のデューティ比を一定に保つデューティ比制御手段を備えることを特徴とする絶縁型電圧変換回路。
【請求項４】
請求項１に記載の絶縁型電圧変換回路であって、
前記駆動停止回路は、前記スイッチング素子対の各スイッチング素子に入力されるそれぞれのパルス信号のハイレベル期間が重ならないように前記所定デューティ比を最大に設定し、前記トランスで変換された電圧値が前記所望な電圧値を超えると、
前記各スイッチング素子がそれぞれ連続して１回づつオンする期間、前記スイッチング素子対の駆動を停止させることを特徴とする絶縁型電圧変換回路。
【請求項５】
請求項１に記載の絶縁型電圧変換回路であって、
前記所定のデューティ比のパルス信号は、位相が異なる第１及び第２のパルス信号からなり、
前記第１及び第２のパルス信号は、デューティ比５０％のパルス信号の各ハイレベル期間から、前記スイッチング素子対の各スイッチング素子が共にオンしない期間を除いたハイレベル期間をもつパルス信号であることを特徴とする絶縁型電圧変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のスイッチング素子からなるブリッジ回路とトランスとを利用し、入力される電力の電圧値を所定の電圧値に変換する絶縁型電圧変換回路に関する。
【０００２】
【従来の技術】
図５は、従来の絶縁型電圧変換回路を示す図である。
図５に示す絶縁型電圧変換回路５０は、例えば、電気自動車のメイン電源から電気自動車内の各装置のサブ電源に電力を供給するために、その電力の電圧を昇降させるためのものであって、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）５１−１及び５１−２と、ＭＯＳＦＥＴ５１−３及び５１−４とからなり、入力直流電力を所定の交流電力に変換するＨブリッジ回路５１と、Ｈブリッジ回路５１から出力される交流電力の電圧値を所定の電圧値に変換するメイントランス５２と、メイントランス５２から出力される交流電力を直流電力に整流する整流用ダイオード５３と、整流用ダイオード５３から出力される直流電力を平滑する平滑用コイル５４及び平滑用コンデンサ５５と、平滑された直流電力の電圧値Ｖｏｕｔを検出する電圧検出回路５６と、電圧検出回路５６で検出された電圧値Ｖｏｕｔに基づいて、Ｈブリッジ回路５１の各ＭＯＳＦＥＴ５１−１〜５１−４のオン／オフ動作を制御する制御回路５７とを備えて構成されている。
【０００３】
上記制御回路５７は、絶縁型電圧変換回路５０から出力される直流電力の電圧値Ｖｏｕｔが所望の電圧値となるように、Ｈブリッジ回路５１の各ＭＯＳＦＥＴに入力されるパルス信号のデューティ比を可変させる。そして、各ＭＯＳＦＥＴのオン期間又はオフ期間を制御することによって、メイントランス５２の１次側コイルに印加される電圧の電圧値を決定している。そして、絶縁型電圧変換回路５０の出力電圧の電圧値は、以下の式（１）に示すように、メイントランス５２の１次側コイルに印加される電圧値と、メイントランス５２の１次側コイルの巻き線数（ｎ１）と２次側コイルの巻き線数（ｎ２）との比（巻き線比：ｎ１／ｎ２）と、各ＭＯＳＦＥＴ５１−１〜５１−４に入力されるパルス信号のデューティ比と、入力電力の電圧値から所望な電圧値に変換される際の変換効率とに基づいて決定される。
（出力電圧）＝｛（１次側トランス電圧）／（メイントランス巻き線比）｝
×（パルス信号デューティ比）×（変換効率）  −（１）
ところで、このような従来の絶縁型電圧変換回路５０では、Ｈブリッジ回路５１を構成する各ＭＯＳＦＥＴ５１−１〜５１−４のオン抵抗損失やスイッチング損失などにより変換効率が低下することが懸念されている。
【０００４】
そして、このようなＭＯＳＦＥＴのオン抵抗損失を低減するために、オン抵抗の低いＭＯＳＦＥＴを採用することが考えられる。
また、ＭＯＳＦＥＴのスイッチング損失を低減するために、Ｈブリッジ回路５１にコイルやコンデンサなどから構成される共振回路を追加し、ソフトスイッチング方式でＭＯＳＦＥＴを駆動させる方法がある。
【０００５】
しかしながら、オン抵抗の低いＭＯＳＦＥＴを使用することやソフトスイッチングを行うために部品を追加することはコストが高くなるという問題がある。
そこで、ＭＯＳＦＥＴのオン抵抗損失やスイッチング損失を低減する他の方法として、各ＭＯＳＦＥＴ５１−１〜５１−４に流れる電流の電流値を下げる方法が考えられる。
【０００６】
ここで、以下に示す（２）式は、ＭＯＳＦＥＴに流れる電流の電流値と、絶縁型電圧変換回路５０の出力電流と、メイントランス５２の巻き線比との関係を示す式である。
（ＭＯＳＦＥＴ電流）＝（出力電流）／（メイントランス巻線比）−（２）
そして、各ＭＯＳＦＥＴ５１−１〜５１−４に流れる電流の電流値を下げるためには、上記（２）式より、メイントランス５２の巻き線比を上げればよいことがわかる。
【０００７】
しかしながら、メイントランス５２の巻き線比のみ上げてしまうと、上記（１）式より、所望な出力電圧が得られなくなってしまう。そこで、メイントランス５２の巻き線比を上げつつ、且つ、各ＭＯＳＦＥＴ５１−１〜５１−４に入力されるそれぞれのパルス信号のデューティ比を上げる必要がある。
【０００８】
そして、このとき、制御回路５７は、Ｈブリッジ回路５１の上下の各ＭＯＳＦＥＴ（例えば、ＭＯＳＦＥＴ５１−１及び５１−４）が同時にオンしないように、所定間隔のデッドタイム（例えば、ＭＯＳＦＥＴ５１−１及び５１−４が共にオンとなる期間）を考慮に入れて、各ＭＯＳＦＥＴ５１−１〜５１−４に入力されるパルス信号を生成する必要がある。
【０００９】
しかしながら、各パルス信号にデッドタイムを設ける場合、そのデッドタイム分、各パルス信号のハイレベル期間が小さくなり、各パルス信号のデューティ比をあまり高くすることができないという問題が発生する。
このように、従来の絶縁型電圧変換回路５０では、デッドタイム確保のため、デューティ比をあまり高くすることができない。これより、メイントランス５２の巻き線比を上げることができないので、ＭＯＳＦＥＴのオン抵抗損失やスイッチング損失が低減されず、変換効率の向上が阻害されるという問題がある。
【００１０】
ところで、スイッチング素子のオン／オフ動作を制御することにより、安定した電圧の直流電力を供給する電圧変換回路において、そのスイッチング素子に入力される制御用のパルス信号のパルスを、出力電圧の過不足に応じて、間引いたり、又は追加したりすることによりパルス信号のデューティ比を最大の５０％に設定することができる方法がある。（特許文献１参照）
【００１１】
【特許文献１】
特公平６−１０３９８５号  （第３頁  第１図）
【００１２】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載される方法を、図５に示すようなＨブリッジ回路５１を利用した絶縁型電圧変換回路５０に適応する場合、各ＭＯＳＦＥＴ５１−１〜５１−４にそれぞれ入力されるパルス信号のパルスを間引き、又は追加することで、例えば、ＭＯＳＦＥＴ５１−１及びＭＯＳＦＥＴ５１−２が連続してオンとなる場合がある。このように、同じスイッチング素子が連続してオンとなると、メイントランス５２の１次側コイルなどに同じ方向の電圧が連続して印加されるので、メイントランス５２が飽和状態となる場合がある。そして、ＭＯＳＦＥＴ５１−１、５１−２に過大な電流が流れ破損するという問題がある。
【００１３】
また、たとえ、各ＭＯＳＦＥＴ５１−１〜５１−４にそれぞれ入力されるパルス信号をメイントランス５２が飽和しないように制御できても、それぞれのパルス信号のデューティ比が５０％であるために、例えば、ＭＯＳＦＥＴ５１−１とＭＯＳＦＥＴ５１−４が同時にオンし、アーム短絡するおそれがある。これより、ＭＯＳＦＥＴ５１−１〜５１−４を破損するという問題がある。
【００１４】
そこで、本発明では、上記問題点を考慮し、各スイッチング素子に入力されるパルス信号のデューティ比をできるだけ上げることができ、且つ、トランスやスイッチング素子にかかる過剰な負荷を抑えることが可能な絶縁型電圧変換回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の絶縁型電圧変換回路は、トランスの１次側コイルに接続されたスイッチング素子対の駆動により上記トランスのコアに交番磁束を生成する絶縁型電圧変換回路において、上記トランスで変換された電圧値を検出する検出回路と、該検出回路で検出された電圧値が所望な電圧値を超えると、上記パルス信号のあるパルスの立ち上がりから次のパルスの立ち上がりまでの期間、又は上記パルス信号のあるパルスの立下りから次のパルスの立下りまでの期間、上記スイッチング素子対の駆動を停止させる駆動停止回路とを備えることを特徴とする。
【００１６】
このように、電圧検出回路において検出される電圧値に応じて、スイッチング素子対の駆動を上記の期間停止することによって、パルス信号のデューティ比をできるだけ上げることができる。これより、トランスの巻き線比を上げることができ、変換効率を上げることが可能となる。
【００１７】
また、パルス信号のデューティ比をできるだけ上げることができるので、トランスの巻き線比を上げることができ、スイッチング素子対の各スイッチング素子に流れる電流を小さくすることができる。これより、各スイッチング素子の定常オン損失を低減することが可能となり、更に、変換効率を上げることができる。
【００１８】
また、スイッチング素子対の駆動を上記の期間停止させることにより、スイッチング素子対のそれぞれのスイッチング素子が所定期間づつオフとなる。これより、連続して同じスイッチング素子が駆動されることがなくなるので、トランスの１次側コイルなどに過剰な電圧が印加されなくなり、トランスが飽和状態となることを防止することが可能となる。
【００１９】
また、スイッチング素子対の駆動を上記の期間停止させることにより、各スイッチング素子のスイッチング回数が減るので、各スイッチング素子のスイッチング損失を低減することが可能となる。これより、更に、変換効率を上げることができる。
【００２０】
また、上記絶縁型電圧変換回路における上記駆動停止回路は、上記パルス信号のデューティ比が上記所定のデューティ比未満であるとき、上記スイッチング素子対の駆動を停止させないように構成している。
また、上記絶縁型電圧変換回路における上記駆動停止回路は、当該絶縁型電圧変換回路を起動すると、徐々に上記パルス信号のデューティ比を上げ、上記パルス信号のデューティ比が上記所定のデューティ比となると、上記パルス信号のデューティ比を一定に保つデューティ比制御手段を備えて構成している。
【００２１】
このように、パルス信号のデューティ比が所定のデューティ比となるまで、徐々にパルス信号のデューティ比を上げることにより、各スイッチング素子に大きな電流が突然流れることを防止するので、スイッチング素子の破損を防ぐことができる。
【００２２】
また、上記絶縁型電圧変換回路における上記駆動停止回路は、上記スイッチング素子対の各スイッチング素子に入力されるそれぞれのパルス信号のハイレベル期間が重ならないように上記所定デューティ比を最大に設定し、上記トランスで変換された電圧値が上記所望な電圧値を超えると、上記各スイッチング素子がそれぞれ連続して１回づつオンする期間、上記スイッチング素子対の駆動を停止させるように構成している。
【００２３】
また、上記絶縁型電圧変換回路における上記所定のデューティ比のパルス信号は、位相が異なる第１及び第２のパルス信号（例えば、互いに１８０度位相がずれた２つのパルス信号）からなり、その第１及び第２のパルス信号は、デューティ比５０％のパルス信号の各ハイレベル期間から、上記各スイッチング素子が共にオンしない期間を除いたハイレベル期間をもつパルス信号であるように構成している。
【００２４】
このように、デューティ比ができるだけ上げられたパルス信号を各スイッチング素子に入力し、ブリッジ回路を駆動することにより、トランスの巻き線比を上げることができるので、変換効率を上げることが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
＜第１の実施形態＞
図１は、本発明の実施形態の絶縁型電圧変換回路１０を示す図である。なお、図５に示す従来の絶縁型電圧変換回路５０と同じ構成のものは同じ符号を付けている。
【００２６】
図１に示す絶縁型電圧変換回路１０は、ＭＯＳＦＥＴ５１−１及び５１−２（スイッチング素子対）と、ＭＯＳＦＥＴ５１−３及び５１−４（スイッチング素子対）とからなり、入力直流電力を所定の交流電力に変換するＨブリッジ回路５１と、Ｈブリッジ回路５１から出力される交流電力の電圧値を所定の電圧値に変換するメイントランス５２（トランス）と、メイントランス５２から出力される交流電力を直流電力に整流する整流用ダイオード５３と、整流用ダイオード５３から出力される直流電力を平滑する平滑用コイル５４及び平滑用コンデンサ５５と、平滑された直流電力の電圧値Ｖｏｕｔを検出する電圧検出回路５６（検出回路）と、電圧検出回路５６で検出された電圧値Ｖｏｕｔに基づいて、各ＭＯＳＦＥＴ５１−１〜５１−４のオン／オフ動作を制御する制御回路１１（駆動停止回路）とを備えて構成され、メイントランス５２の１次側コイルに接続されるＨブリッジ回路５１が駆動することによりメイントランス５２のコアに所定の交番磁束を生じさせている。
【００２７】
次に、制御回路１１の構成を説明する。
図２は、制御回路１１の構成を示す図である。
図２に示すように、制御回路１１は、各ＭＯＳＥＴ５１−１〜５１−４に入力されるパルス信号の基準となるパルス信号Ｓ１を生成するソフトスタート回路１１−１（デューティ比制御回路）と、ソフトスタート回路１１−１で生成されるパルス信号Ｓ１の１周期（ハイレベル期間＋ローレベル期間）をカウントする１周期カウント回路１１−２と、電圧検出回路５６から出力される直流電圧の電圧値（以下、出力電圧という）Ｖｏｕｔと所望な出力電圧の電圧値（以下、基準電圧という）Ｖｒとを比較するＦ／Ｂ（ＦｅｅｄＢａｃｋ）回路１１−３と、Ｆ／Ｂ回路１１−３の比較結果に基づいて、ＭＯＳＦＥＴ５１−１及び５１−２、又はＭＯＳＦＥＴ５１−３及び５１−４のオン／オフ動作を１周期停止させる１周期出力停止回路１１−４と、パルス信号Ｓ１に基づいて、ドライブパルス信号Ａを生成するためのデューティ比５０％のパルス信号Ｓ５と、ドライブパルス信号Ｂを生成するためのデューティ比５０％のパルス信号Ｓ６とを生成するＦ／Ｆ（Ｆｌｉｐ  Ｆｌｏｐ）回路１１−５と、パルス信号Ｓ５及びＳ６とパルス信号Ｓ４とパルス信号Ｓ１とのＡＮＤをとり、その結果であるパルス信号Ｓ７及びＳ８を出力するＡＮＤ回路１１−６と、パルス信号Ｓ７及びＳ８のそれぞれのオン期間が重ならないようにパルス信号Ｓ５及びＳ６にデッドタイムを生成するデッドタイム作成回路１１−７とを備えて構成されている。
【００２８】
次に、制御回路１１の動作を説明する。
図３は、制御回路１１における各回路が出力するパルス信号のタイミングチャートを示す図である。
まず、絶縁型電圧変換回路１０が起動すると、ソフトスタート回路１１−１は、パルス信号Ｓ１のデューティ比を５０％になるまで（ソフトスタート期間）徐々に上げ、その後、デューティ比を５０％に保つ。そして、そのパルス信号Ｓ１は、１周期カウンタ回路１１−２、Ｆ／Ｆ回路１１−５、及びＡＮＤ回路１１−６に入力される。
【００２９】
１周期カウンタ回路１１−２は、例えば、パルス信号Ｓ１の立ち上がり（又は、立下り）でカウントを開始し、１周期分のカウントが終了した時点（すなわち、パルス信号Ｓ１の２つ目の立ち上がり（又は、立下り）のタイミング）でリセットパルス信号Ｓ２を１つ出力する。
【００３０】
Ｆ／Ｂ回路１１−３は、出力電圧Ｖｏｕｔと基準電圧Ｖｒとを比較し、出力電圧Ｖｏｕｔが基準電圧Ｖｒを超えると、トリガパルス信号Ｓ３を１周期出力停止回路１１−４に１つ出力する。
また、１周期出力停止回路１１−４は、パルス信号Ｓ３の立ち上がり（又は、立下り）に続くパルス信号Ｓ２でハイレベルからローレベルに切り替わり、その次のパルス信号Ｓ２でローレベルからハイレベルに切り替わるパルス信号Ｓ４を出力する。なお、１周期出力停止回路１１−４は、ソフトスタート回路１１−１から出力されるデューティ比信号（デューティ比が５０％であるか否かを示す信号）に基づいて、パルス信号Ｓ３の入力のオン／オフの切り替えを行う。すなわち、例えば、１周期出力停止回路１１−４は、ソフトスタート期間（デューティ比が５０％未満）であるとき、パルス信号Ｓ３の入力をオフし、常にハイレベルのパルス信号Ｓ４を出力する。
【００３１】
Ｆ／Ｆ回路１１−５は、パルス信号Ｓ１と同じ位相のパルス信号Ｓ５と、パルス信号Ｓ１と位相が１８０度異なるパルス信号Ｓ６とを出力する。
そして、ＡＮＤ回路１１−６は、Ｆ／Ｆ回路１１−５から出力されるパルス信号Ｓ５及びＳ６とパルス信号Ｓ４とソフトスタート回路１１−１から出力されるパルス信号Ｓ１とのＡＮＤをとり、パルス信号Ｓ７及びＳ８を生成する。
【００３２】
そして、デッドタイム作成回路１１−７は、パルス信号Ｓ７及びＳ８の各パルスにおいて、ハイレベル期間から所定のデッドタイム期間が除かれたパルス信号Ｓ９及びＳ１０（ドライブパルス信号Ａ及びＢ）を生成する。
このように、制御回路１１は、出力電圧Ｖｏｕｔが所望な基準電圧Ｖｒを超えると、パルス信号Ｓ１０のあるパルスを間引くと共に、次に生成されるパルス信号Ｓ９のパルスも間引く。また、反対に、パルス信号Ｓ９のあるパルスを間引く場合は、次に生成されるパルス信号Ｓ１０のパルスも間引く。
【００３３】
このように、出力電圧Ｖｏｕｔと所望な基準電圧Ｖｒとを比較し、出力電圧Ｖｏｕｔが基準電圧Ｖｒを超える場合、各ＭＯＳＦＥＴ５１−１〜５１−４に入力されるドライブパルス信号の１周期分（パルス信号Ｓ１のあるパルスの立ち上がりから次のパルスの立ち上がりまでの期間（又はパルス信号Ｓ１のあるパルスの立下りから次のパルスの立下りまでの期間））のパルスを間引く、すなわち、出力電圧Ｖｏｕｔが基準電圧Ｖｒを超えた場合、その出力電圧Ｖｏｕｔが基準電圧Ｖｒ以下になるまで、ＭＯＳＦＥＴ５１−１及び５１−４とＭＯＳＦＥＴ５１−２及び５１−３とを同じ期間停止することにより、ドライブパルス信号Ａ及びＢのデューティ比をできるだけ上げることができる。これより、メイントランス５２の巻き線比を上げることができ（上記（１）式参照）、変換効率を上げることが可能となる。
【００３４】
また、ドライブパルス信号Ａ及びＢのデューティ比をできるだけ上げることができるので、メイントランス５２の巻き線比を上げることができ（上記（１）式参照）、各ＭＯＳＦＥＴに流れる電流を小さくすることができる（上記（２）式参照）。これより、各ＭＯＳＦＥＴの定常オン損失を低減することが可能となり、更に、変換効率を上げることができる。
【００３５】
また、ドライブパルス信号Ａ及びＢの１周期分のパルスを間引くことにより、連続して同じＭＯＳＦＥＴが駆動されることがないので、メイントランス３２が飽和状態となることを防止することが可能となる。
また、各ＭＯＳＦＥＴに入力されるドライブパルス信号の１周期分のパルスを間引くことにより、各ＭＯＳＦＥＴのスイッチング回数が減るので、各ＭＯＳＦＥＴのスイッチング損失を低減することが可能となる。これより、更に、変換効率を上げることができる。
【００３６】
また、パルス信号Ｓ１のデューティ比をデューティ比が５０％になるまで、徐々に上げていくことより、トランスの１次側コイルが飽和状態となることを防止できる。
＜その他の実施形態＞
本発明は、上記実施の形態に限定されるものではなく、各請求項に記載した範囲において、種々の構成を採用可能である。例えば、以下のような構成変更も可能である。
【００３７】
（１）上記実施形態の絶縁型電圧変換回路１０では、Ｈブリッジ回路５１を採用しているが、図４に示すように、２つのトランジスタ（バイポーラトランジスタ又はＭＯＳＦＥＴ）からなるスイッチング素子対４０を採用してもよい。
図４に示すスイッチング素子対４０は、トランジスタ４０−１及び４０−２から構成され、例えば、トランジスタ４０−１に上記デッドタイム作成回路１１−７から出力されるドライブパルス信号Ａが入力され、トランジスタ４０−２にドライブパルス信号Ｂが入力されることにより、トランジスタ４０−１及び４０−２を交互に駆動し、メイントランス５２の１次側コイルに所定の電圧を印加させる（メイントランス５２のコアに所定の交番磁束を生成させる）。
【００３８】
（２）上記実施形態の絶縁型電圧変換回路１０では、Ｈブリッジ回路５１をＭＯＳＦＥＴで構成しているが、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子でＨブリッジ回路５１を構成してもよい。
【００３９】
（３）上記制御回路１１の１周期出力停止回路１１−４は、ソフトスタート回路１１−１から出力されるデューティ比信号に基づいて、パルス信号Ｓ３の入力のオン／オフの切り替えを行っているが、ソフトスタート回路１１−１から１周期出力停止回路１１−４にデューティ比信号が出力されない構成としてもよい。すなわち、制御回路１１は、ソフトスタート期間中においても出力電圧Ｖｏｕｔが基準電圧Ｖｒを超えた場合、スイッチング素子の駆動停止の制御を行うように構成してもよい。
【００４０】
（４）上記ソフトスタート回路１１−１から出力されるパルス信号Ｓ１は、ソフトスタート時のデューティ比の決定に使用すると共に、Ｆ／Ｆ回路１１−５及び１周期カウンタ回路１１−２の動作クロックに使用しているが、Ｆ／Ｆ回路１１−５及び１周期カウンタ回路１１−２の動作クロックを生成するクロック生成回路を設け、パルス信号Ｓ１を上記のように兼用しない構成としてもよい。そして、このときのパルス信号Ｓ１のデューティ比５０％期間のパルス信号は常にハイレベルとする。
【００４１】
【発明の効果】
以上、本発明の絶縁型電圧変換回路によれば、ブリッジ回路の各スイッチング素子に入力されるパルス信号のデューティ比をできるだけ上げることができるので、トランスの巻き線比を上げることができ、変換効率を上げることが可能となる。
【００４２】
また、ブリッジ回路の各スイッチング素子に入力されるパルス信号のデューティ比をできるだけ上げることができるので、トランスの巻き線比を上げることができ、各スイッチング素子に流れる電流を小さくすることができる。これより、各スイッチング素子の定常オン損失を低減することが可能となり、更に、変換効率を上げることができる。
【００４３】
また、ブリッジ回路の各スイッチング素子に入力されるパルス信号のあるパルスの立ち上がりから次のパルスの立ち上がりまでの期間、又はパルス信号のあるパルスの立下りから次のパルスの立下りまでの期間のパルスを間引くことにより、連続して同じスイッチング素子が駆動されることがないので、トランスが飽和状態となることを防止することが可能となる。
【００４４】
また、ブリッジ回路の各スイッチング素子に入力されるパルス信号のあるパルスの立ち上がりから次のパルスの立ち上がりまでの期間、又は前記パルス信号のあるパルスの立下りから次のパルスの立下りまでの期間のパルスを間引くことにより、各スイッチング素子のスイッチング回数が減り、各スイッチング素子のスイッチング損失を低減することが可能となる。これより、更に、変換効率を上げることができる。
【図面の簡単な説明】
【図１】本発明の実施形態の絶縁型電圧変換回路を示す図である。
【図２】本発明の実施形態の制御回路の構成を示す図である。
【図３】本発明の実施形態の制御回路における各回路が出力するパルス信号のタイミングチャートを示す図ある。
【図４】本発明の他の実施形態の絶縁型電圧変換回路を示す図である。
【図５】従来の絶縁型電圧変換回路を示す図である。
【符号の説明】
１０  絶縁型電圧変換回路
１１  制御回路  （駆動停止回路）
１１−１  ソフトスタート回路  （デューティ比制御回路）
１１−２  １周期カウント回路
１１−３  Ｆ／Ｂ回路
１１−４  １周期出力停止回路
１１−５  Ｆ／Ｆ回路
１１−６  ＡＮＤ回路
１１−７  デッドタイム作成回路
１２  プッシュプル回路
４０  スイッチング素子対
４０−１、４０−２  トランジスタ
５０  絶縁型電圧変換回路
５１  Ｈブリッジ回路
５１−１〜５１−４  ＭＯＳＦＥＴ
５２  メイントランス  （トランス）
５６  電圧検出回路  （検出回路）
５７  制御回路
【図１】
2004159473.tif 000003
【図２】
2004159473.tif 000004
【図３】
2004159473.tif 000005
【図４】
2004159473.tif 000006
【図５】
2004159473.tif 000007