(57)【要約】【課題】  再現性高くＴＦＴのチャネル長を制御することが可能な工程を提供する。また、チャネル長の短いＴＦＴを作製することが可能な工程を提供する。さらには、電流電圧特性を向上させることが可能なＴＦＴの構造を提供する。【解決手段】  本発明は、絶縁表面上に第１の導電膜、第１の絶縁膜及び第２の導電膜とが順に積層される積層物と、該積層物の側面に接して形成される半導体膜と、第２の絶縁膜を介して半導体膜に覆設される第３の導電膜を有する薄膜トランジスタである。第１の導電膜及び第２の導電膜はソース電極及びドレイン電極であり、半導体膜において第１の絶縁膜及び第３の導電膜に接する部分はチャネル形成領域であり、第３の導電膜はゲート電極である。【選択図】  図１
2004304182.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に第１の導電膜、第１の絶縁膜及び第２の導電膜とが順に積層される積層物と、
前記積層物の側面に接して形成される半導体膜と、
第２の絶縁膜を介して前記半導体膜を覆設する第３の導電膜を有し、
前記第１の導電膜及び第２の導電膜は、ソース電極及びドレイン電極であり、
前記半導体膜において、前記第１の絶縁膜及び前記第３の導電膜に接する領域はチャネル形成領域であり、
前記第３の導電膜は、ゲート電極であることを特徴とする薄膜トランジスタ。
【請求項２】
請求項１において、前記第３の導電膜は、少なくとも前記第１の絶縁膜に接する前記半導体膜を前記第2の絶縁膜を介して覆設していることを特徴とする薄膜トランジスタ。
【請求項３】
請求項１において、前記第３の導電膜は、前記第１の絶縁膜に接する前記半導体膜の一部を前記第2の絶縁膜を介して覆設していることを特徴とする薄膜トランジスタ。
【請求項４】
絶縁表面上において導電膜と絶縁膜とが交互に形成される積層物と、
該積層物の側面に形成される半導体膜と、
第２の絶縁膜を介して前記半導体膜を覆設する第２の導電膜を有し、
前記積層物の導電膜はｎ（ｎは２以上の整数）層であり、前記積層物の絶縁膜はｎ−１層であり、
前記積層物の導電膜において、前記絶縁表面に接する導電膜、及び該導電膜と
最も離れている導電膜が、ソース電極及びドレイン電極であり、
前記半導体膜において、前記積層物の絶縁膜及び前記第２の導電膜に接する領域がチャネル形成領域であり、
前記第２の導電膜がゲート電極であることを特徴とする薄膜トランジスタ。
【請求項５】
請求項４において、前記第２の導電膜は、少なくとも前記積層物の絶縁膜に接する前記半導体膜を前記第2の絶縁膜を介して覆設していることを特徴とする薄膜トランジスタ。
【請求項６】
請求項４において、前記第２の導電膜は、前記積層物の絶縁膜に接する前記半導体膜の一部を前記第2の絶縁膜を介して覆設していることを特徴とする薄膜トランジスタ。
【請求項７】
請求項１又は請求項４において、前記半導体膜のチャネル形成領域が閉曲線形状であることを特徴とする薄膜トランジスタ。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記積層物の側面は、前記絶縁表面に対して傾斜していることを特徴とする薄膜トランジスタ。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記ソース電極又はドレイン電極は、中央と端部とで膜厚が異なることを特徴とする薄膜トランジスタ。
【請求項１０】
絶縁表面上に第１の導電膜、第１の絶縁膜、第２の導電膜を順に成膜して積層物を形成し、
該積層物をエッチングした後、積層物の側面に半導体膜、第２の絶縁膜及び、第３の導電膜を順に成膜しゲート絶縁膜及びゲート電極を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１１】
請求項９において、前記積層物をエッチングするとき、該積層物の側面が前記絶縁表面に対して傾斜するようにエッチングすることを特徴とする薄膜トランジスタの作製方法。
【請求項１２】
絶縁表面上に第１の導電膜を成膜し、該第１の導電膜を所望の形状にエッチングして第１の電極を形成し、
前記第１の電極及び前記絶縁表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に、第２の導電膜を形成し、該第２の導電膜及び前記第１の絶縁膜を所望の形状にエッチングして第２の電極を形成すると共に、前記第１の電極、前記第１の絶縁膜、及び前記第２の電極の側面を露出させ、
該露出面に半導体膜を形成し、前記半導体膜を所望の形状にエッチングし、
前記半導体膜上に第２の絶縁膜及び第３の導電膜を順に形成し、前記第３の導電膜を所望の形状にエッチングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１３】
絶縁表面上に第１の導電膜を成膜し、該第１の導電膜を所望の形状にエッチングして第１の電極を形成し、
前記第１の電極及び前記絶縁表面上に第１の絶縁膜を形成し、該第１の絶縁膜をエッチングして前記第１の電極の一部を露出させ、
前記第１の絶縁膜及び前記第１の電極上に、第２の導電膜を形成し、該第２の導電膜をエッチングして前記第１の電極及び前記第１の絶縁膜の一部を露出させると共に第２の電極を形成し、
前記第１の電極及び前記第１の絶縁膜の露出面及び第２の電極の一部に半導体膜を形成し、前記半導体膜を所望の形状にエッチングし、
前記半導体膜上に第２の絶縁膜及び第３の導電膜を順に形成し、前記第３の導電膜を所望の形状にエッチングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１４】
請求項１２又は請求項１３において、前記露出面は前記絶縁表面に対して傾斜するようにエッチングすることを特徴とする薄膜トランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁表面を有する基板上に半導体膜及び絶縁膜を積層形成してなる薄膜トランジスタの作製方法に有効な技術に関する。
また、本発明は、短チャネル構造を有する薄膜トランジスタの作製方法に有効な技術に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。さらには、画素部と駆動回路部の他に、ＣＰＵ，ＤＲＡＭ、画像処理回路、音声処理回路等をも同一基板上に設けたシステム・オン・パネルが提案されている。特に、結晶質シリコン膜を活性領域に用いたＴＦＴは電界効果移動度が高いため、これを用いて様々な機能を備えた回路（例えば、画像表示を行う画素回路、シフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路、ＣＰＵ，ＳＲＡＭ、画像処理回路、音声処理回路等）を形成することも可能である。
【０００３】
図１０は、ＴＦＴの電圧電流特性（Ｉd−Ｖd特性）を示す。なお、図１０で示すＴＦＴの電圧電流特性のグラフは、ソース領域とドレイン領域の間の電圧であるＶdに対する、ＴＦＴのドレイン領域に流れる電流の大きさＩdを示しており、図１０にはＴＦＴのソース領域とゲート電極の間の電圧であるＶgの値の異なる複数のグラフを示している。
【０００４】
図１０に示すように、ＴＦＴの電圧電流特性は、ＶgとＶdの値によって２つの領域に分けられる。｜Ｖg−Ｖth｜＜｜Ｖd｜である領域が飽和領域、｜Ｖg−Ｖth｜＞｜Ｖd｜である領域が線形領域である。
【０００５】
飽和領域においては以下の式１が成り立つ。
【０００６】
【数１】
2004304182.tif 000003
【０００７】
なお、μはＴＦＴの移動度、ＣOXは単位面積あたりのゲート絶縁膜の容量、Ｗ／Ｌはチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比である。
【０００８】
一方、線形領域においては以下の式２が成り立つ。
【０００９】
【数２】
2004304182.tif 000004
【００１０】
この式より、線形領域においてＴＦＴの性能の向上は、ゲート容量（Ｃox）及びチャネル幅とチャネル長の比（Ｗ／Ｌ）により、改善することができると考えられる。
【００１１】
第１の改善策としては、ゲート絶縁膜の容量（Ｃox）を増加させることが考えられる。具体的には、ゲート絶縁膜の比誘電率を増大させる、膜厚を薄くする、半導体層とゲート絶縁膜の界面特性を向上させる等の手法がある（例えば、特許文献１参照）。
【００１２】
第２の改善策としては、チャネル幅とチャネル長の比（Ｗ／Ｌ）をより大きくすることが考えられる。すなわち、ＴＦＴのチャネル幅（Ｗ）を拡大する、またはチャネル長（Ｌ）を縮小すればよいことが分かる。
【特許文献１】特開２０００−２７５６７８号公報（第３〜４頁、図１〜４参照）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、Ｗ／Ｌ比を大きくするために、チャネル幅（Ｗ）広げると、ＴＦＴの面積が大きくなるという問題がある。ＴＦＴを、透過型の表示装置の画素のスイッチングに用いた場合、一つ以上のＴＦＴが表示部である画素内に存在する。このため、ＴＦＴの面積が大きくなると、画素部の表示領域が狭くなり、表示装置の開口率が低下してしまうという問題がある。
【００１４】
また、ＴＦＴの面積が大きくなると、ＴＦＴのゲート電極に覆われる半導体層の面積が増加するため、半導体膜とゲート電極との間で寄生容量が発生し、動作周波数が低下してしまい、高速動作ができないという問題もある。
【００１５】
さらには、ＴＦＴの面積が大きくなると、ＴＦＴを用いた回路の面積が増大し、該回路を有する電子機器の容積が増大してしまう。これは、現在の電子機器の小型化薄型化に相反するものである。
【００１６】
一方、Ｗ／Ｌ比を大きくするために、チャネル長を狭める手法、即ちゲート電極の長さを狭める手法もある。この手法に関しては、１）レジストマスクを形成する為に用いる露光装置における微細化の限界、２）レジストマスクを形成するために用いるメタルマスクの位置あわせ精度の限界、３）メタルマスクの寸法とレジストマスクの仕上がり寸法との差を抑制する限界、４）レジストマスクと実際のエッチングによるずれを抑制する限界（狭い間隔を確実にエッチングできるか否か）等の問題により、チャネル長を狭めるにも限界がある。
【００１７】
そこで、本発明は、再現性高くＴＦＴのチャネル長を制御することが可能な工程を提供する。また、チャネル長の短いＴＦＴを作製することが可能な工程を提供する。さらには、電流電圧特性を向上させることが可能なＴＦＴの構造を提供する。
【００１８】
また、本発明は、占有面積の小さなＴＦＴ及び半導体集積回路、並びに表示装置の開口率を向上することが可能なＴＦＴの構造を提供する。
【課題を解決するための手段】
【００１９】
本発明は、絶縁表面上に第１の導電膜、第１の絶縁膜及び第２の導電膜とが順に積層される積層物と、該積層物の側面に接して形成される半導体膜と、第２の絶縁膜を介して半導体膜を覆設する第３の導電膜を有する薄膜トランジスタであって、第１の導電膜及び第２の導電膜はソース電極及びドレイン電極であり、半導体膜において第１の絶縁膜及び第３の導電膜に接する部分はチャネル形成領域であり、第３の導電膜はゲート電極であることを特徴とする。
【００２０】
第２の絶縁膜はゲート絶縁膜である。ゲート電極は、少なくとも半導体膜を覆設している。一方、ゲート電極は、第１の絶縁膜に接する半導体膜の一部を覆設していてもよい。
【００２１】
また、第１の導電膜、第１の絶縁膜及び第２の導電膜は、絶縁表面の縦方向に積層している。
【００２２】
本発明は、絶縁表面上において導電膜と絶縁膜とが交互に形成される積層物と、該積層物の側面に形成される半導体膜と、第２の絶縁膜を介して半導体膜を覆設する第２の導電膜を有する薄膜トランジスタであって、積層物の導電膜において絶縁表面に接する導電膜及び該導電膜と最も離れている導電膜がソース電極及びドレイン電極であり、半導体膜において積層物の絶縁膜及び積層物の導電膜並びに第２の導電膜に接する部分がチャネル形成領域であり、第２の導電膜がゲート電極であることを特徴とする。
【００２３】
ゲート電極は、少なくとも半導体膜を絶縁膜を介して覆設している。一方、ゲート電極は、積層物の絶縁膜及び導電膜に接する半導体膜の一部を絶縁膜を介して覆設していてもよい。
【００２４】
また、積層物の導電膜と絶縁膜とは、絶縁表面の縦方向に交互に形成されている。
【００２５】
本発明の薄膜トランジスタは、チャネル長を半導体膜に接する絶縁膜の膜厚で制御することが可能である。このため、短チャネル構造のＴＦＴを作製するプロセスにおける従来の問題点を解決することが可能であり、短チャネル構造のＴＦＴを作製することが容易となる。
【００２６】
また、積層物又は積層物の少なくとも一部の側面は、絶縁表面に対して傾斜していることが好ましい。この構造により、後に成膜される半導体膜が被覆性良く成膜され、断切れを防ぐことができる。
【００２７】
また、半導体膜のチャネル形成領域は、閉曲線形状であってもよい。この場合、チャネル幅（Ｗ）を広げることが可能となるため、Ｗ/Ｌ比を増加させることが可能である。すなわち、ＴＦＴの電圧電流特性を向上させることが可能である。
【００２８】
また、ゲート電極が半導体膜の一部を覆っている場合、ＴＦＴの面積を縮小することができるため、このＴＦＴを透過型表示装置に用いた場合、開口率を向上させることができる。
【００２９】
また、第２の導電膜及び第２の絶縁膜をエッチングする場合、ソース電極又はドレイン電極をオーバーエッチングし、一部を露出させる。この工程により、ソース電極又はドレイン電極の中央と端部とで膜厚が異なる。この構造により、半導体膜とソース電極又はドレイン電極との接触面積が増加し、コンタクト性を高めることが可能である。
【発明の効果】
【００３０】
本発明により、絶縁膜と該絶縁膜を介して積層された導電膜の側面に活性領域を有するＴＦＴを形成することができる。本発明で作製できるＴＦＴは、導電膜で挟まれた絶縁膜の膜厚を制御することにより、チャネル長を制御することができる。このため、従来の工程と比較して、チャネル長の制御がしやすくなるため、従来の工程よりもチャネル長の短い薄膜トランジスタを作製することが容易である。すなわち、Ｗ／Ｌ比を大きくすることが容易であるため、電圧電流特性を高めることができ、ＴＦＴの特性を向上させることができる。
【００３１】
さらには、各電極が重畳しているため、ＴＦＴの占有面積を小さくすることが可能であり、該ＴＦＴを透過型表示装置に用いた場合、開口率を高めることが可能である。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
例えば、本実施の形態においては、画素部のＴＦＴを代表例として用いて説明している。このため、コンタクトホールに形成され、かつ第１の電極又は第２の電極に接続される導電膜（図１の領域１１１、図２の領域２１１、図３の領域３１３、図4の領域４１１、図１１の領域１１１１、図１２の領域１２１１）を画素電極として説明しているが、これに限られるものではなく、画素電極を配線として解釈することも可能である。
【００３４】
また、各実施の形態において代表例として、第１の導電膜、第２の絶縁膜、第２の導電膜で形成される積層物の側面、すなわち半導体膜が形成される領域は、絶縁表面上に対して傾斜を有する構造を示すが、この構造に限られない。積層物の側面は、絶縁表面に対して垂直でもよい。この場合、ひとつのマスクで第１の導電膜、第２の絶縁膜及び第２の導電膜をエッチングすることが可能であり、マスク数の削減が可能である。
【００３５】
（実施の形態１）
本実施の形態を図１を用いて説明する。図１（Ａ）は、本実施の形態により作製されるＴＦＴの上面図であり、図１（Ｂ）は、同様のものの断面図である。まず始めに、基板１０１上に第１の絶縁膜１０２を形成した後、第１の導電膜を形成する。こののち、第１の導電膜を所望の形状にエッチングして第１の電極１０３を形成する。なお第１の電極は第１の接続配線１１２から延在している。本実施の形態において、第１の接続配線をソース配線とする。
【００３６】
基板材料としては、ガラス基板、石英基板、プラスチック等の樹脂製の基板、シリコン基板、金属基板等を用いることができる。さらには、膜厚の薄いフィルム状の基板や、可撓性を有する部材を基板に用いることもできる。
【００３７】
第１の絶縁膜としては、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化アルミニウム膜、ＤＬＣ（ダイヤモンドライクカーボン）等が挙げられる。第１の絶縁膜の作製方法としては、ＣＶＤ法、スパッタリング法、蒸着法等の公知の手法を用いることができる。該絶縁膜は、基板から又は基板を通過した不純物（金属イオン、水分、酸素等）が拡散して該基板の上部に形成される素子に進入するのを防ぐためのものである。基板に石英基板を用いた場合は、絶縁膜を形成しなくともよい。本実施の形態では、絶縁膜を１０〜２００ｎｍの厚さで形成する。図１（Ｂ）では下地膜を１層としているが、これは２層以上でも良い。
【００３８】
第１の導電膜としては、後に形成される半導体膜とオーミック接触する材料で形成される膜を用いる。代表的には、金や白金、クロム、パラジウム、アルミニウム、インジウム、モリブデン、ニッケル、タングステン、チタン、タンタル等の金属又は合金等で形成された膜を、ＣＶＤ法、スパッタリング法、蒸着法等により成膜する。また、これらの金属又は合金等の材料を用いた導電性ペースト、導電性高分子膜（代表的には、ポリ（３，４−エチレンジオキシチィオフェン）（ＰＥＤＯＴ）、ＩＴＯ等を印刷法やロールコーター法で形成してもよい。
【００３９】
次に、第１の導電膜上に第２の絶縁膜１０４及び第２の導電膜を順に成膜する。第２の絶縁膜としては、スパッタリング法、ＣＶＤ法で形成される酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、塗布法で形成されるシリコン酸化膜（ＳＯＧ:Spin on Glass）、ボロフォスフェートシリケートガラス（ＢＰＳＧ）、フォスフェートシリケートガラス（ＰＳＧ）、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、フェノキシ樹脂、非芳香族多官能性イソシアナート、メラミン樹脂、陽極酸化法で形成された酸化タンタル、酸化チタン、酸化アルミニウム、ＤＬＣ（ダイヤモンドライクカーボン）等を用いることができる。
【００４０】
第２の導電膜としては、第１の導電膜と同様に、後に形成される半導体膜とオーミック接触する材料で形成される膜を用いる。
【００４１】
次に、第２の導電膜上にレジストマスクを形成し、第２の導電膜及び第２の絶縁膜を所望の形状にエッチングする。この結果、エッチングされた第２の導電膜は第２の電極１０５となる。第２の絶縁膜は、ソース電極とドレイン電極とを電気的に接続されないために設けたものである。この工程において、第２の導電膜と第２の絶縁膜の側面が基板表面に対して傾斜していることが好ましい。この構造により、後に成膜される半導体膜が被覆性良く成膜され、断切れを防ぐことができる。
【００４２】
また、該工程は、第１の電極表面が露出する境界面において、第２の絶縁膜のエッチングを終了する。この結果、エッチングされた第２の導電膜は第２の電極となる。
【００４３】
また、第２の絶縁膜の膜厚を制御することで、後に形成される半導体膜のチャネル長を制御することができる。本実施の形態では、膜厚１０〜１００ｎｍの第２の絶縁膜を形成する。
【００４４】
なお、本実施の形態では、第２の絶縁膜と第２の導電膜を順に成膜したのち、第２の導電膜と第２の絶縁膜を同時にエッチングしているが、この工程の代わりに、第２の絶縁膜を成膜したのち、これをエッチングし、次に第２の導電膜を成膜し所望の形状にエッチングして第２の電極を形成してもよい。この場合、最終的には、第１の電極及び第２の絶縁膜が一部露出するように第２の導電膜をエッチングする。
【００４５】
また、インクジェット法に代表される液滴吐出法で、選択的に導電性粒子を含む溶液を吐出し、乾燥焼成して、第１の電極又は第２の電極を形成することができる。
【００４６】
次に、第１の電極、エッチングされた第２の絶縁膜、及び第２の電極が積層された側面に半導体膜１０６を形成する。該半導体膜は、無機材料又は有機材料で形成される膜、更には有機材料及び無機材料を含む膜で形成することができる。
【００４７】
無機材料で形成される半導体膜の代表例としては、ＣＶＤ法等で形成されたシリコン膜、ガリウムが添加されたシリコン膜等を用いることができる。また、有機材料で形成される半導体膜及びその作製方法の代表例としては、共役ポリマーで代表されるポリマーないしはオリゴマー、例えば、ポリフェニレンビニレン誘導体、ポリフルオレン誘導体、ポリチオフェン誘導体、ポリフェニレン誘導体およびこれらの共重合体、オリゴフェニレン、オリゴチオフェン、が挙げられ、この場合にはスピンコート法、ディップコーティング法、インクジェットプリント法、スクリーンプリント法、スプレイコーティング法等の湿式法で形成される。また、低分子物質では、例えば、ペンタセン、テトラセン、銅フタロシアニン、フッ素置換フタロシアニン、ペリレン誘導体等が挙げられ、これらの場合には、主に真空蒸着法で形成されるが、電解重合法、電解析出法等の手法も用いることができる。
【００４８】
次に、基板全面に第３の絶縁膜１０７及び第３の導電膜を順に形成したのち、第３の導電膜を所望の形状にエッチングする。該エッチング工程において、少なくとも第２の絶縁膜１０４に接する半導体膜の部分に第３の導電膜が覆設されることが重要である。この結果、第３の絶縁膜はゲート絶縁膜となり、エッチングされた第３の導電膜はゲート電極１０８となる。
【００４９】
第３の絶縁膜としては、スパッタリング法、ＣＶＤ法で形成される酸化珪素膜、酸化窒化珪素膜、及び窒化珪素膜、熱酸化法で形成された酸化シリコン膜、塗布法で形成されるシリコン酸化膜（ＳＯＧ:Spin on Glass）、ボロフォスフェートシリケートガラス（ＢＰＳＧ）、フォスフェートシリケートガラス（ＰＳＧ）、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料（シロキサン）、Ｓｉ−Ｎ結合を有するポリマーを含む材料（ポリシラザン）、ポリビニルアルコール（ＰＶＡ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリスチレン（ＰＳ）、ポリビニルフェノール、ポリパラキシリレンやその誘導体、ポリイミドやその誘導体、ポリアクリロニトリル、ポリメタクリル酸メチル、ポリスチレン、ポリフェノール誘導体、ポリ尿素、ポリエチレン、ポリプロピレン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリフッ化ビニル、ポリフッ化ビニリデン、アセチルセルロースやその誘導体等のポリマー膜、ＤＬＣ（ダイヤモンドライクカーボン）等を用いることができる。本実施の形態では、膜厚５０〜１３０ｎｍの第３の絶縁膜を成膜する。
【００５０】
第３の導電膜としては、インクジェット法により形成されるポリ（３，４−エチレンジオキシチィオフェン）（ＰＥＤＯＴ）、ＣＶＤ法、スパッタリング法、蒸着法等の公知の手法で形成されるＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成される膜、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いることができる。
【００５１】
次に、基板全面に第４の絶縁膜１０９を形成する。第４の絶縁膜としては、無機絶縁膜（代表的には、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコン膜）や有機絶縁膜（代表的には、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等）を用いることができる。なお、無機絶縁膜を第４の絶縁膜として用いる場合、研磨工程等により表面を平坦化することが好ましい。
【００５２】
次に、該第４の絶縁膜にコンタクトホール１１０を形成して、第２の電極に接続する配線１１１（第２の接続配線）を形成する。本実施の形態では、第２の接続配線を画素電極とする。
【００５３】
以上の工程により、絶縁膜と該絶縁膜を介して積層された導電膜の側面に活性領域を有するＴＦＴを形成することができる。即ち、絶縁膜と該絶縁膜を介して設けられた一対の導電膜の側面に活性領域を有するＴＦＴを形成することができる。本実施の形態で作製できるＴＦＴは、第２の絶縁膜の膜厚を制御することにより、チャネル長を制御することが容易である。このため、従来の工程と比較して、チャネル長の制御がしやすくなるため、従来の工程よりもチャネル長の短い薄膜トランジスタを作製することができる。すなわち、Ｗ／Ｌ比を大きくすることが容易であるため、電圧電流特性を高めることができ、ＴＦＴの特性を向上させることができる。
【００５４】
さらには、第１の電極と第２の電極とが重畳しているため、ＴＦＴの占有面積を小さくすることが可能であり、該ＴＦＴを透過型表示装置に用いた場合、開口率を高めることが可能である。
【００５５】
（実施の形態２）
本実施の形態では、実施の形態１において第２の電極が第１の接続配線から延在している構造を図２を用いて説明する。なお、図２（Ａ）は、本実施の形態により作製されるＴＦＴの上面図であり、図２（Ｂ）は、同様のものの断面図である。
【００５６】
まず始めに、基板２０１上に第１の絶縁膜２０２を形成した後、第１の導電膜を形成する。こののち、第１の導電膜を所望の形状にエッチングして第１の電極２０３を形成する。第１の電極は、後の工程で第２の接続配線２１１と接続する。なお、本実施の形態において、第２の接続配線は画素電極とする。第１の絶縁膜及び第１の導電膜は、実施の形態1と同様のものを用いて形成することができる。
【００５７】
次に、第１の電極上に第２の絶縁膜２０４及び第２の導電膜を順に成膜する。なお、第２の絶縁膜及び第２の導電膜は、実施の形態1と同様のものを用いて形成することができる。
【００５８】
次に、第２の導電膜上にレジストマスクを形成し、第２の導電膜及び第２の絶縁膜を所望の形状にエッチングし第２の電極２０５を形成すると共に、第２の絶縁膜２０４及び第１の電極２０３の一部を露出させる。この工程は、実施の形態１と同様の手法を用いることができる。なお、本実施の形態において、第１の電極２０３と第２の接続配線とが接続されるように第２の導電膜をエッチングする。即ち、少なくとも第１の電極において、第２の電極に覆設されない領域を有するように第２の導電膜をエッチングする。なお、第２の電極２０５は、第１の接続配線２１２から延在している。本実施の形態において、第１の接続配線をソース配線とする。
【００５９】
次に、第１の電極、エッチングされた第２の絶縁膜、及び第２の電極が積層された側面に半導体膜２０６を形成する。該半導体膜は、実施の形態1と同様のものを用いることができる。
【００６０】
次に、基板全面に第３の絶縁膜２０７及び第３の導電膜を順に形成したのち、第３の導電膜を所望の形状にエッチングし、ゲート電極を形成する。該エッチング工程において、少なくとも第２の絶縁膜に接する半導体膜の部分に第３の導電膜が覆設されることが重要である。この結果、第３の絶縁膜２０７はゲート絶縁膜となり、エッチングされた第３の導電膜はゲート電極２０８となる。
【００６１】
次に、基板全面に第４の絶縁膜２０９を形成する。なお、第３の絶縁膜、第３の導電膜、及び第４の絶縁膜は、実施の形態1と同様のものを用いることができる。
【００６２】
次に、該第４の絶縁膜にコンタクトホール２１０を形成して、第１の電極に接続する配線（第２の接続配線）２１１を形成する。本実施の形態では、第２の接続配線を画素電極とする。
【００６３】
以上の工程により、絶縁膜と該絶縁膜を介して積層された２層の導電膜の側面に活性領域を有するＴＦＴを形成することができる。即ち、絶縁膜と該絶縁膜を介して設けられた一対の導電膜の側面に活性領域を有するＴＦＴを形成することができる。本実施の形態で作製できるＴＦＴは、第２の絶縁膜の膜厚を制御することにより、チャネル長を制御することが容易である。このため、従来の工程と比較して、チャネル長の制御がしやすくなるため、従来の工程よりもチャネル長の短い薄膜トランジスタを作製することができる。すなわち、Ｗ／Ｌ比を大きくすることが容易であるため、電圧電流特性を高めることができ、ＴＦＴの特性を向上させることができる。
【００６４】
さらには、第１の電極と第２の電極とが重畳しているため、ＴＦＴの占有面積を小さくすることが可能であり、該ＴＦＴを透過型表示装置に用いた場合、開口率を高めることが可能である。
【００６５】
（実施の形態３）
本実施の形態においては、複数のチャネル形成領域を有するＴＦＴの作製方法について図３を用いて示す。なお、図３（Ａ）は、本実施の形態により作製されるＴＦＴの上面図であり、図３（Ｂ）は、同様のものの断面図である。第１の接続配線、第２の接続配線、第１の電極、及び第２の電極の接続方法は、実施の形態1と同様とする。
【００６６】
始めに、実施の形態1と同様に基板３０１上に第１の絶縁膜３０２を形成した後、第１の導電膜を形成する。こののち、第１の導電膜を所望の形状にエッチングして第１の電極３０３を形成する。なお、第１の電極は第１の接続配線３１４から延在している。本実施の形態において、第１の接続配線はソース配線とする
。
【００６７】
次に、第１の電極上に第２の絶縁膜、第２の導電膜、第３の絶縁膜、及び第３の導電膜を順に成膜する。なお、第２の絶縁膜及び第３の絶縁膜は、実施の形態１の第２の絶縁膜と同様のものを用いることができる。また、第２の導電膜、及び第３の導電膜は、実施の形態１の第１の導電膜及び第２の導電膜と同様のものを用いることができる。
【００６８】
次に、第３の導電膜上にレジストマスクを形成し、第３の導電膜、第３の絶縁膜、及び第２の導電膜、第２の絶縁膜を所望の形状にエッチングする。第２の導電膜から第２の電極３０５を形成し、第３の導電膜から第３の電極３０７を形成する。なお、該エッチング工程では、第１の電極３０３及び第２の電極３０５が一部露出するようにエッチングする。また、該エッチング工程は、実施の形態１の第２の絶縁膜及び第２の導電膜をエッチングする工程を適応することができる。この工程により、導電膜と絶縁膜が交互に形成された積層物を形成する。
【００６９】
次に、第１の電極３０３、エッチングされた第２の絶縁膜３０４、第２の電極３０５、エッチングされた第３の絶縁膜３０６、及び第３の電極３０７が積層された側面に、半導体膜３０８を形成する。該半導体膜は、実施の形態1と同様のものを用いることができる。
【００７０】
次に、基板全面に第４の絶縁膜３０９及び第４の導電膜を順に形成したのち、第４の導電膜を所望の形状にエッチングし、ゲート電極３１０を形成する。該エッチング工程において、少なくとも第２の絶縁膜３０４に接する半導体膜、及び第３の絶縁膜３０６に接する半導体膜の部分にゲート電極３１０が覆設されることが重要である。この結果、第４の絶縁膜はゲート絶縁膜となる。
【００７１】
次に、基板全面に第５の絶縁膜３１１を形成する。
【００７２】
次に、該第５の絶縁膜にコンタクトホール３１２を形成して、第２の電極に接続する配線（第２の接続配線）３１３を形成する。本実施の形態では、第２の接続配線を画素電極とする。
【００７３】
本実施の形態では、２つのチャネル形成領域を有するＴＦＴの例を示したが、これに限定されるものではない。すなわち、ｎ―１（ｎは２以上の整数）個のチャネル形成領域を有するＴＦＴを作製することができる。具体的には、ｎ―１層の絶縁膜とそれらと交互に形成されたｎ層の導電膜とが積層され、該積層された側面において半導体膜、ゲート絶縁膜、及びゲート電極とが形成されたＴＦＴを作製することができる。
【００７４】
以上の工程により、絶縁膜と該絶縁膜とが交互に形成された積層物の側面に活性領域を有するＴＦＴを形成することができる。本実施の形態で作製できるＴＦＴの第２と第３の絶縁膜の膜厚を制御することにより、チャネル長を制御することができる。このため、従来の工程と比較して、チャネル長の制御がしやすくなるため、従来の工程よりもチャネル長の短い薄膜トランジスタを作製することが容易である。すなわち、Ｗ／Ｌ比を大きくすることが容易であるため、電圧電流特性を高めることができ、ＴＦＴの特性を向上させることができる。さらに、活性領域において、複数のチャネル形成領域が直列に接続されているため、ドレイン領域とチャネル形成領域との界面での電界が緩和されるため、オフ電流を低減することができる。
【００７５】
さらには、第１の電極、第２の電極、及び第３の電極が重畳しているため、ＴＦＴの占有面積を小さくすることが可能であり、該ＴＦＴを透過型表示装置に用いた場合、開口率を高めることが可能である。
【００７６】
なお、本実施の形態を実施の形態１、又は実施の形態２のＴＦＴに適応することができる。
【００７７】
（実施の形態４）
本実施の形態では、閉曲線形状のチャネル形成領域を有するＴＦＴの作製方法について図４を用いて説明する。図４（Ａ）は、本実施の形態により作製されるＴＦＴの上面図であり、図４（Ｂ）は、同様のものの断面図である。なお、第１の電極は第１の接続配線から延在している構造を説明する。
【００７８】
始めに、実施の形態１と同様に基板４０１上に第１の絶縁膜４０２、及び第１の導電膜を順に成膜する。こののち、第１の導電膜を所望の形状にエッチングして第１の電極４０３を形成する。なお、第１の電極は第１の接続配線４１２から延在している。本実施の形態において、第１の接続配線はソース配線とする。第１の絶縁膜及び第１の導電膜は、実施の形態1と同様のものを用いて形成することができる。
【００７９】
次に、第１の導電膜上に第２の絶縁膜及び第２の導電膜を順に成膜する。なお、第２の絶縁膜及び第２の導電膜は、実施の形態1と同様のものを用いて形成することができる。
【００８０】
次に導電膜上にレジストマスクを形成し、第２の導電膜及び第２の絶縁膜を所望の形状にエッチングし第２の電極４０５を形成する。なお、該工程は、第１の電極の一部が露出するまで第２の導電膜及び第２の絶縁膜をエッチングする。また、本実施の形態においては、第２の絶縁膜及び第２の導電膜を同様の形状にエッチングすることが好ましい。このようにエッチングすると、後に半導体膜が形成される部分において、第１の電極と第２の電極との距離を一定に保つことができる。すなわち、チャネル長（Ｌ）が均一で、かつチャネル幅（Ｗ）が長いチャネル形成領域を形成できる。
【００８１】
なお、本実施の形態では、第２の絶縁膜と第２の導電膜を順に成膜したのち、第２の導電膜と第２の絶縁膜を同時にエッチングしているが、この工程の代わりに、第２の絶縁膜を成膜したのち、これをエッチングし、次に第２の導電膜を成膜し所望の形状にエッチングして第２の電極を形成してもよい。この場合、最終的には、第１の電極及び第２の絶縁膜が一部露出するように第２の導電膜をエッチングする。
【００８２】
次に、第１の電極、エッチングされた第２の絶縁膜４０４、及び第２の電極４０５が積層された側面に半導体膜４０６を形成する。該半導体膜は、実施の形態1と同様のものを用いることができる。この後、半導体膜の中央部を一部除去して、上面から見た形状が閉曲線を有する半導体膜を形成する。
【００８３】
次に、基板全面に第３の絶縁膜４０７及び第３の導電膜を順に形成したのち、第３の導電膜を所望の形状にエッチングしてゲート電極４０８を形成する。なお、該エッチング工程において、少なくとも第２の絶縁膜に接する半導体膜の部分に第３の導電膜が覆設されることが重要である。また、第３の絶縁膜はゲート絶縁膜となる。
【００８４】
次に、基板全面に第４の絶縁膜４０９を形成する。本実施の形態においても、第３の絶縁膜、第３の導電膜及び第４の絶縁膜は、実施の形態１と同様のものを用いることができる。
【００８５】
次に、該第４の絶縁膜にコンタクトホールを形成して、第２の電極に接続する配線（第２の接続配線）４１１を形成する。なお、該工程において、コンタクトホールは、半導体膜４０６及びゲート電極４０８と接しないように形成することが重要である。すなわち、第２の電極４０５に第３の絶縁膜４０７及び第４の絶縁膜４０９とが順に接している領域において、コンタクトホールを形成する。本実施の形態では、第２の接続配線を画素電極とする。
【００８６】
以上の工程により、絶縁膜と該絶縁膜を介して積層された導電膜の側面に活性領域を有するＴＦＴを形成することができる。本実施の形態で作製できるＴＦＴは、第２の絶縁膜の膜厚を制御することにより、チャネル長を制御することができる。このため、従来の工程と比較して、チャネル長の制御がしやすくなるため、従来の工程よりもチャネル長の短い薄膜トランジスタを作製することが容易である。すなわち、Ｗ／Ｌ比を大きくすることが容易であるため、電圧電流特性を高めることができ、ＴＦＴの特性を向上させることができる。また、本実施の形態で形成されるＴＦＴのチャネル形成領域は、閉曲線の形状を有しており、従来と比較してＬ長を短くすると共に、チャネル幅（Ｗ）を増加することができる。この結果、電圧電流特性を高めることができる。
【００８７】
さらには、第１の電極と第２の電極とが重畳しているため、ＴＦＴの占有面積を小さくすることが可能であり、該ＴＦＴを透過型表示装置に用いた場合、開口率を高めることが可能である。
【００８８】
なお、本実施の形態を実施の形態１〜３のいずれかのＴＦＴに適応することができる。
【００８９】
（実施の形態５）
本実施の形態では、第1の電極、第2の電極それぞれが、半導体膜との接触面積を増加させ、それぞれのコンタクト性を高める構造について説明する。本実施の形態においては、実施の形態１のＴＦＴの構造を用いて説明する。このため、同じ部分は、同様の符号を付して詳細の説明を省略する。また、本実施の形態を、実施の形態２乃至実施の形態４、及び実施の形態６のいずれかのＴＦＴにも適応することができる。
【００９０】
本実施の形態を図１１を用いて説明する。図１１（Ａ）は、本実施の形態により作製されるＴＦＴの上面図であり、図１１（Ｂ）は、同様のものの断面図、図１１（C）は、同様のものの第１の電極、第２の電極、及び半導体膜の拡大図である。
【００９１】
まず始めに、基板１０１上に第１の絶縁膜１０２を形成した後、第１の導電膜を形成する。こののち、第１の導電膜を所望の形状にエッチングして第１の電極１１０３を形成する。なお、第１の電極は第１の接続配線１１２から延在している。本実施の形態において、第１の接続配線をソース配線とする。
【００９２】
次に、第１の導電膜上に第２の絶縁膜１０４及び第２の導電膜を順に成膜する。
【００９３】
次に、第２の導電膜上にレジストマスクを形成し、第２の導電膜及び第２の絶縁膜１０４を所望の形状にエッチングする。この結果、エッチングされた第２の導電膜は第２の電極１０５となる。第２の絶縁膜は、ソース電極とドレイン電極とを電気的に接続されないために設けたものである。
【００９４】
なお、第２の導電膜を所望の形状にエッチングして第２の電極１０５を形成した後、該第２の絶縁膜を所望の形状にエッチングしてもよい。
【００９５】
また、該工程は、図１１（C）のように、第１の電極の一部をオーバーエッチングし、第１の電極の１１０３一部を露出させる。このような工程をとることにより、第１の電極１１０３の露出部が増加し、後に形成される半導体膜との接触面積が増加し、コンタクト性を高めることができる。また、チャネル長の精度を高めることができる。
【００９６】
また、第２の絶縁膜の膜厚は、後に形成される半導体膜のチャネル長とほぼ等しくなる。すなわち、第２の絶縁膜の膜厚を制御することにより、チャネル長を制御することができる。本実施の形態では、膜厚１０〜１００ｎｍの第２の絶縁膜を形成する。
【００９７】
なお、本実施の形態では、第２の絶縁膜と第２の導電膜を順に成膜したのち、第２の導電膜と第２の絶縁膜を同時にエッチングしているが、この工程の代わりに、第２の絶縁膜を成膜したのち、これをエッチングし、次に第２の導電膜を成膜し所望の形状にエッチングして第２の電極を形成してもよい。この場合、最終的には、第２の絶縁膜が一部露出され、かつ第１の電極がオーバーエッチングされるように第２の絶縁膜及び第２の導電膜をエッチングする。
【００９８】
次に、第１の電極、エッチングされた第２の絶縁膜、及び第２の電極が積層された側面に半導体膜１０６を形成する。該半導体膜は、無機材料又は有機材料で形成される膜、更には有機材料及び無機材料を含む膜で形成することができる。
【００９９】
次に、基板全面に第３の絶縁膜１０７及び第３の導電膜を順に形成したのち、第３の導電膜を所望の形状にエッチングする。該エッチング工程において、少なくとも第２の絶縁膜１０４に接する半導体膜の部分に第３の導電膜が覆設されることが重要である。この結果、第３の絶縁膜１０７はゲート絶縁膜となり、エッチングされた第３の導電膜はゲート電極１０８となる。
【０１００】
次に、基板全面に第４の絶縁膜１０９を形成する。第４の絶縁膜に無機絶縁膜を用いる場合、研磨工程等により表面を平坦化することが好ましい。
【０１０１】
次に、該第４の絶縁膜にコンタクトホール１１０を形成して、第２の電極に接続する配線１１１１（第２の接続配線）を形成する。本実施の形態では、第２の接続配線を画素電極とする。
【０１０２】
以上の工程により、絶縁膜と該絶縁膜を介して積層されたの導電膜の側面に活性領域を有するＴＦＴを形成することができる。本実施の形態で作製できるＴＦＴは、第２の電極と同様、第１の電極と半導体膜との接触面積が増加するため、実施の形態１よりもコンタクト性を高めることが可能となる。また、第２の絶縁膜の膜厚を制御することにより、チャネル長を制御することが容易である。このため、従来の工程と比較して、チャネル長の制御がしやすくなるため、従来の工程よりもチャネル長の短い薄膜トランジスタを作製することができる。すなわち、Ｗ／Ｌ比を大きくすることが容易であるため、電圧電流特性を高めることができ、ＴＦＴの特性を向上させることができる。
【０１０３】
さらには、第１の電極と第２の電極とが重畳しているため、ＴＦＴの占有面積を小さくすることが可能であり、該ＴＦＴを透過型表示装置に用いた場合、開口率を高めることが可能である。
【０１０４】
（実施の形態６）
本実施の形態では、実施の形態５で示す半導体素子の第１の電極１１０３について説明する。図１１（Ｃ）に示すように、第１の電極１１０３の一部は、オーバーエッチングされているため、中央部と、端部とでは膜厚が異なる。この構造により、後に形成される半導体膜との接触面積が増加し、コンタクト性を高めることが可能である。
【０１０５】
（実施の形態７）
本実施の形態では、面積をより縮小することが可能なＴＦＴの構造について、図１２を用いて説明する。本実施の形態においては、実施の形態１のＴＦＴの構造を用いて説明する。このため、同じ部分は、同様の符号を付して詳細の説明を省略する。また、本実施の形態を、実施の形態２、実施の形態３及び実施の形態５のいずれかのＴＦＴにも適応できる。
【０１０６】
実施の形態１の工程により、基板上に、第１の絶縁膜１０２、第１の電極１０３、第２の絶縁膜１０４、第２の電極１０５、半導体膜１０６、第３の絶縁膜１０７を形成する。
【０１０７】
この後、第３の導電膜を形成し、該膜を所望の形状にエッチングしゲート電極１２０８を形成する。この場合、第３の導電膜は、チャネル形成領域上に形成された半導体膜の全てを覆わず、一部を覆っている。この構造により、ゲート電極の占有面積が少なくなり、この結果、ＴＦＴの電圧電流特性を高めつつ、画素の開口率を向上させることができる。
【実施例１】
【０１０８】
以下に、本発明の実施例について記載する。本実施例では、実施の形態１の構造を有するＴＦＴを用いた液晶表示装置のアクティブマトリクス基板、特に画素部におけるＴＦＴの作製方法を図５〜図９を用いて述べる。なお、図５〜図９の（Ａ）は、アクティブマトリクス基板の画素部の上面図を表しており、絶縁膜は全面に形成されているため、省略している。図５〜図９の（Ｂ）は、それぞれ順に図５の（ホ）―（ホ）‘、図６の（ヘ）―（ヘ）‘、図７の（ト）―（ト）‘、図８の（チ）―（チ）‘、図９の（リ）―（リ）‘の断面図を表している。
【０１０９】
まず、図５に示すように、絶縁表面を有する基板５０１上に第１の導電膜を形成し、パターニング及びエッチングを施すことによりソース配線５０２、５０３を形成する。ここでは基板５０１としてガラス基板を用い、走査線５０２、５０３としてタングステンシリサイド（Ｗ−Ｓｉ）膜を用いる。
【０１１０】
次いで、走査線５０２、５０３を覆う絶縁膜５０３ａ、５０３ｂを形成する。ここではプラズマＣＶＤ法を用いた酸化シリコン膜と減圧熱ＣＶＤ法を用いた酸化シリコン膜を積層させる。
【０１１１】
また、絶縁膜５０３ｂを形成した後、絶縁膜表面を化学的及び機械的に研磨する処理（代表的にはＣＭＰ技術）等）により平坦化してもよい。例えば、絶縁膜表面の最大高さ（Ｒmax）が０．５μｍ以下、好ましくは０．３μｍ以下となるようにする。
【０１１２】
次いで、絶縁膜５０３ｂ上にレジストマスクを形成し、走査線５０２に達するコンタクトホール５０４〜５０７を形成する。この後、マスクを除去する。
【０１１３】
次いで、第２の導電膜を形成し、該導電膜上に公知のフォトリソグラフィーによりレジストマスクを形成する。この後、ドライエッチング又はウエットエッチング法等の公知の手法により、第２の導電膜をエッチングし、第１の電極であるソース電極５０８〜５１１を形成する。ここでは、スパッタリング法により、タングステン膜で形成されたソース電極を形成する。
【０１１４】
次に、図６に示すように、ソース電極５０８〜５１１及び絶縁膜５０３ｂ上に減圧熱ＣＶＤ法で酸化シリコン膜を５０ｎｍで形成する。こののち、第３の導電膜を成膜する。
【０１１５】
次に、該第３の導電膜上に公知のフォトリソグラフィー法によりレジストマスクを形成したのち、ドライエッチング法により第２の電極であるドレイン電極５２１〜５２４を形成する。ここでは、第３の導電膜（第２の電極）として、スパッタリング法により、タングステン膜を成膜する。
【０１１６】
次に、ドレイン電極上にレジストマスクを形成し、酸化シリコン膜をドライエッチング法によりエッチングする（５２２）と共に、第３の絶縁膜に覆われたソース電極５０８〜５１１の一部を露出させる。このときのエッチング処理は、ソース電極５０８〜５１１が露出する境界部で終了させる。なお、ソース電極５０８〜５１１の露出部を均一にさせるために、酸化シリコン膜を除去すると共に、ソース電極５０８〜５１１をオーバーエッチングしてもよい。
【０１１７】
次に、図７に示すように、基板表面を洗浄し、ＵＶクリーニング等の前処理を十分に行ったのち、半導体膜５３１〜５３４を形成する。ここでは、蒸着装置により有機半導体材料であるペンタセンをメタルマスクを用いて、第１の電極、第３の絶縁膜、及び第２の電極が積層され、かつ第１の電極が露出している側面に成膜する。
【０１１８】
次に、図８に示すように、基板全面にゲート絶縁膜５４１に相当する第４の絶縁膜を形成したのち、ゲート電極５４２、５４３に相当する第３の導電膜を形成する。ここでは、嫌気雰囲気にてポリビニルアルコール（ＰＶＡ）をスピナーにて塗布してゲート絶縁膜を形成し、次に、インクジェット法によりポリ（３，４−エチレンジオキシチィオフェン）（ＰＥＤＯＴ）を滴下してゲート電極を形成する。なお、ゲート電極を形成するときは、少なくとも、第３の絶縁膜に接している半導体膜の領域に覆設するように成膜する。
【０１１９】
次に、図９に示すように、基板全面に第５の絶縁膜５５１を形成する。ここでは、アクリル樹脂を塗布したのち、仮焼きして第５の絶縁膜を形成する。
【０１２０】
次に、第５の絶縁膜をエッチングして第２の電極（ドレイン電極）に接続するコンタクトホール５６１〜５６４を形成する。ここでは、レジストマスクを形成し、ドライエッチング法により、第５の絶縁膜をエッチングして、コンタクトホールを形成する。次に、透明導電膜、ここでは酸化インジウム・スズ（ＩＴＯ）膜を成膜した後、パターニングして画素電極５５２〜５６０を形成する。
【０１２１】
以上の工程により、本発明を適応した液晶表示装置のアクティブマトリクス基板を形成することができる。なお、本実施例においては、画素電極に透明導電膜を用いて透過型表示装置用のアクティブマトリクス基板を作製する例を示したが、画素電極に反射性を有する材料膜を用いて反射型表示装置用のアクティブマトリクス基板を作製してもよい。また、画素部の作製工程しか述べなかったが、本発明は、駆動回路を構成するＴＦＴにも適応することができる。このため、同一基板上に、画素部と駆動回路とを同時に本発明を用いて作製することができる。
【０１２２】
また、本実施例のように、他の表示装置（ＥＬ表示装置、電界放出表示装置、電気泳動表示装置等）のアクティブマトリクス基板に本発明の作製工程を適応することができる。さらに、本発明の作製工程をＴＦＴで形成されたＩＣチップ、すなわちＴＦＴで形成された外付けの駆動回路、メモリー等の作製工程に適応することができる。
【０１２３】
さらに、本実施例のＴＦＴの構造は、実施の形態1の構造を適応しているが、他の構造（実施の形態２〜実施の形態７）のような構造を適応することもできる。
【図面の簡単な説明】
【０１２４】
【図１】本発明のＴＦＴの構造の模式図。
【図２】本発明のＴＦＴの構造の模式図。
【図３】本発明のＴＦＴの構造の模式図。
【図４】本発明のＴＦＴの構造の模式図。
【図５】本発明のＴＦＴの作製工程を示す図。
【図６】本発明のＴＦＴの作製工程を示す図。
【図７】本発明のＴＦＴの作製工程を示す図。
【図８】本発明のＴＦＴの作製工程を示す図。
【図９】本発明のＴＦＴの作製工程を示す図。
【図１０】ＴＦＴの電流電圧特性を示す図。
【図１１】本発明のＴＦＴの作製工程を示す図。
【図１２】本発明のＴＦＴの構造の模式図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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