(57)【要約】【課題】可変遅延時間パルス増幅器において、遅延時間が外部制御電圧の逆数に比例する性質を保ったまま、出力パルス波形が歪むことなく、またその振幅を大きくすること。【解決手段】ラッチ素子Ｔ１およびＴ２の入力端子を、従来のように入力部出力端子と負荷素子との接続部０２および０３端子に接続するのではなく、０２および０３端子に接続された電圧シフト手段Ｓ１およびＳ２の出力、ＯＵＴＮ端子およびＯＵＴＰ端子に接続する。また可変電流制御手段ＣＴは、外部制御電圧ＶＣ１からトランジスタのスレッショルド電圧Ｖｔｈを減じた電圧、すなわち、（ＶＣ１−Ｖｔｈ）の２乗に比例した電流と、ＶＣ１に比例した電圧ＶＣ２と、外部ディジタルデータにより発生された電圧ＶＣ３を加えた電圧からトランジスタのスレッショルド電圧Ｖｔｈを減じた電圧（ＶＣ２＋ＶＣ３−Ｖｔｈ）の２乗に比例した電流とを合成としたものとする。【選択図】  図１
2004320647.tif 000002
【特許請求の範囲】
【請求項１】
互いに逆相のパルス入力信号を入力し、当該入力信号を反転して出力する第１、第２の出力端子を有する反転増幅器と、
制御電圧により電流値を設定する電流を前記反転増幅器に供給する可変電流供給手段と、
一端を共に第２のバイアス電圧源に接続し、各他端を前記反転増幅器の異なる出力端子に接続する２つの負荷手段と、
前記反転増幅器の各出力端子の出力電圧を一定値だけシフトして、それぞれパルス増幅器の２つの出力端子に出力する２つの電圧シフト手段と、
各入力端を前記パルス増幅器のそれぞれ異なる一方の出力端子に接続し、各一方の出力端を、それぞれ異なる一方の前記電圧シフト手段の入力端と前記負荷手段の出力端と前記反転増幅器の出力端との接続点に接続する２つのラッチ素子とを備えることを特徴とする可変遅延時間パルス増幅器。
【請求項２】
外部制御電圧により遅延時間を可変となすパルス増幅器において、
入力端と第１および第２の出力端を持つ第１と第２の入力素子のそれぞれの入力端に互いに逆相のパルス入力信号を加え、該第１と第２の入力素子の第１の出力端どうしを接続して第１の入力部出力端子とし、前記第１の入力素子の第２の出力端を第２の入力部出力端子とし、前記第２の入力素子の第２の出力端を第３の入力部出力端子とした入力部と、
一端を前記第１の入力部出力端子に接続し、他端を第１のバイアス電源に接続し、制御電圧により電流値が設定される可変電流供給手段と、
一端を前記第２の入力部出力端子に接続し、他端を第２のバイアス電圧源に接続する第１の負荷手段と、
一端を前記第３の入力部出力端子に接続し、他端を第２のバイアス電圧源に接続する第２の負荷手段と、
前記第２の入力部出力端子の電圧値を入力としてその電圧値を一定値だけシフトして、パルス増幅器の第１の出力端子に出力する第１の電圧シフト手段と、
前記第３の入力部出力端子の電圧値を入力としてその電圧値を一定値だけシフトして、パルス増幅器の第２の出力端子に出力する第２の電圧シフト手段と、
入力端と第１および第２の出力端を持ち、当該入力端を前記パルス増幅器の第２の出力端子に接続し、第１の出力端を前記第２の入力部出力端子と前記第１の負荷手段との接続点に接続し、第２の出力端を前記第２のバイアス電圧源に接続した第１のラッチ素子と、
入力端と第１および第２の出力端を持ち、当該入力端を前記パルス増幅器の第１の出力端子に接続し、第１の出力端を前記第３の入力部出力端子と前記第２の負荷手段との接続点に接続し、第２の出力端を前記第２のバイアス電圧源に接続した第２のラッチ素子とを備えることを特徴とする可変遅延時間パルス増幅器。
【請求項３】
前記可変電流供給手段は、
第１の制御電圧を電流に変換する第１の電流供給手段と、
第２および第３の制御電圧の合成値を電流に変換する第２の電流供給手段を有し、
前記第２の電流供給手段の第２の制御電圧は、第１の制御電圧に比例する電圧となし、
前記第２の電流供給手段の第３の制御電圧は、外部ディジタルデータにより発生される電圧とし、
前記第１の電流供給手段と第２の電流供給手段の電流を加算して電流値を設定することを特徴とする、請求項１又は２に記載の可変遅延時間パルス増幅器。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は可変遅延時間パルス増幅器に関し、信号あるいはパルス波形の発生に用いられるＰＬＬ（位相同期ループ）のＶＣＯ（電圧制御発振器）に適用することができ、特に外部制御電圧に比例した発振周波数の変化特性を持つＶＣＯにおいて好適である。
【０００２】
【従来の技術】
従来、この種の可変遅延時間パルス増幅器としては、例えば、非特許文献１が知られている。非特許文献１に示される可変遅延時間パルス増幅器では、図２に示すような回路が使用され、制御電圧の変化に伴い広い周波数可変範囲が実現できる。
【０００３】
図２において、入力部１０に属する入力ＮＭＯＳトランジスタＩ１およびＩ２はソース端子が第１の入力部出力端子０１において互いに接続されることにより、差動増幅器を構成しており、互いに逆相の入力パルス信号（ＩＮＰ）および（ＩＮＮ）を増幅する機能を有する。入力部１０の第１の入力部出力端子０１と第１のバイアス電圧源ＶＳＳ（本例ではグラウンド）間には、外部より加えた制御電圧の値により電流の変化する可変電流供給手段ＣＴが接続されている。
【０００４】
第２の入力部出力端子０２と第３の入力部出力端子０３には、第２のバイアス電源（本例ではＶＣＣ）との間にＰＭＯＳトランジスタの負荷手段Ｌ１およびＬ２が接続され、第２の入力部出力端子０２の信号はＯＵＴＮ端子に、第３の入力部出力端子０３の信号はＯＵＴＰ端子に出力される。ＯＵＴＮ端子およびＯＵＴＰ端子には、通常、素子や配線などの持つ浮遊容量ＣＬが存在している。
【０００５】
図２の回路は反転増幅器の機能を果たし、ＩＮＰ端子の信号を反転増幅してＯＵＴＮ端子へ出力し、ＩＮＮ端子の信号を反転増幅してＯＵＴＰ端子へ出力する。いま、ＩＮＰ端子に正のパルス信号が、ＩＮＮ端子に負のパルス信号が加わった場合を考えると、差動構成のＮＭＯＳトランジスタＩ１およびＩ２において、Ｉ１がオンとなりＩ２がオフとなるので、可変電流源ＣＴの電流はＩ１を通って第２の入力部出力端子０２へと導かれる。この電流はＰＭＯＳで構成される負荷Ｌ１に流れるので、Ｌ１の両端の電圧は拡大し、ＯＵＴＮ端子の電圧は降下する。
【０００６】
この時、Ｌ１の両端の電圧降下ＶＬ１は、
【数１】
2004320647.tif 000003
となる。なお、Ｌ、Ｗ、κ、ＶｔｈはそれぞれＰＭＯＳトランジスタのゲート長、ゲート幅、伝達コンダクタンス係数、スレッショルド電圧であり、Ｉは可変電流供給手段ＣＴの電流値である。
【０００７】
一方、入力トランジスタＩ２には電流が流れないので、負荷Ｌ２にも電流は流れない。Ｌ２両端の電圧降下ＶＬ２は、
【数２】
2004320647.tif 000004
である。
【０００８】
以上より図２のＯＵＴＮ端子およびＯＵＴＰ端子間に現われる信号の振幅は、
【外１】
2004320647.tif 000005
であることが分かる。
【０００９】
次に、ＯＵＴＮ端子およびＯＵＴＰ端子における信号の立ち上がり時間、あるいは立ち下がり時間に着目する。負荷Ｌ１あるいはＬ２はＰＭＯＳトランジスタのドレイン端子とゲート端子を接続したもので、交流信号に対する等価的な抵抗ＲＬは、伝達コンダクタンスをｇｍとすれば、
【数３】
2004320647.tif 000006
と表せる。
【００１０】
ここで可変電流供給手段ＣＴの電流値Ｉが外部より印加される制御電圧ＶＣの２乗に比例する（比例定数をＫ１とする）とすれば、
【数４】
2004320647.tif 000007
であり、ＯＵＴＮ端子及びＯＵＴＰ端子は、ＲＬＣＬの時定数で立ち上がるあるいは立ち下がるので、ＣＬの値を一定とすれば、立ち上がり時間あるいは立ち下がり時間もＲＬＣＬ、すなわち１／Ｖｃに比例することになる。この立ち上がり時間あるいは立ち下がり時間は、図２の回路のパルス遅延時間を表すものと解釈できる。
【００１１】
図２の回路を使用し、奇数個の反転増幅器を従属に接続してリングオシレータと呼ばれる自励発振器を構成する。この場合、図２の回路の個数をｎ個、回路のパルス遅延時間をτとすると、リングオシレータの発振周波数ｆｒは、１／２ｎτとなる。
【００１２】
上記の議論より、τは１／Ｖｃに比例するので、リングオシレータの発振周波数ｆｒは、
ｆｒ∝Ｖｃ                                          （５）
になるという結論が得られる。
【００１３】
図２の回路を用いたリングオシレータは、式（５）よりわかるように、制御電圧Ｖｃにより発振周波数を変える機能を有しており、これはＰＬＬのＶＣＯに要求される機能と一致している。また式（５）は、図２の回路を構成要素とするＶＣＯの発振周波数が、制御電圧に比例する特性を持つ事を物語っている。
【００１４】
図２のＯＵＴＮ端子あるいはＯＵＴＰ端子のパルス波形の振幅は、前述の議論の通り
【外２】
2004320647.tif 000008
である。
【００１５】
図３は図２の回路を６段従属に接続してリングオシレータとなした構成例において、可変電流制御手段ＣＴの電流を０．２ｍＡと一定とした場合のＯＵＴＮ端子およびＯＵＴＰ端子の波形のシミュレーション結果を示している。ＶＣＣ電圧は５Ｖで、発振周波数を約１５０ＭＨｚに設定してある。ＯＵＴＮ端子およびＯＵＴＰ端子の波形の振幅は、図３に示した通り約４００ｍＶであり小さい。
【００１６】
ＶＣＯの特性で問題となる位相雑音電力は、その構成要素である可変遅延時間パルス増幅器のパルス振幅の２乗に逆比例するので、位相雑音を小さくするためにはパルス振幅が大である必要がある。図２の回路は、負荷２０が単純であるため浮遊容量が少なく、高速で動作する可能性があるなど長所もあるが、そのままＶＣＯの構成要素として用いるのはパルス波形の振幅が小さいので好ましくない。
【００１７】
図４は、図２の回路の欠点を補うべくパルス振幅が大となるよう改良された従来回路である。図４の回路では、図２の回路にＰＭＯＳトランジスタによるラッチ素子Ｔ１およびＴ２を付加してある。ラッチ素子Ｔ１は、入力であるゲート端子を０３端子に接続し、第１の出力であるドレイン端子を０２端子に接続し、第２の出力であるソース端子を第２のバイアス電圧源ＶＣＣに接続する。また、ラッチ素子Ｔ２は、入力であるゲート端子を０２端子に接続し、第１の出力であるドレイン端子を０３端子に接続し、第２の出力であるソース端子を第２のバイアス電圧源ＶＣＣに接続する。
【００１８】
図４の構成によれば、例えばＩＮＰ端子に正のパルスを印加しＩＮＮ端子に負のパルスを印加した場合、入力部１０のトランジスタＩ１がオンとなりＩ２がオフとなるので、可変電流供給手段ＣＴの電流は０２端子を通って負荷素子Ｌ１に流れるようになる。この結果０２端子の電圧は降下する。一方、負荷素子Ｌ２にはＣＴからの電流は流れないが、第２のバイアス電圧源ＶＣＣと０３端子間の電圧差が、負荷素子Ｌ２を構成するＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｈよりも大である限りにおいて、ＶＣＣからＬ２を通して０３端子に電流が供給され、０３端子の電圧は上昇する。ＶＣＣと０３端子間の電圧差が、ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｈの大きさに達した所で、Ｌ２は電流の駆動能力を失い、したがって０３端子の電圧の上昇も停止する。
【００１９】
０２端子の電圧が降下し、０３端子の電圧が上昇すると、ラッチ素子Ｔ１のゲート・ソース間電圧は縮小し、ラッチ素子Ｔ２のゲート・ソース間電圧は拡大するので、ラッチ素子Ｔ２はオンし、ラッチ素子Ｔ１はオフとなる。このためラッチ素子Ｔ２を通してＶＣＣより０３端子に電流が流れ、０３端子の電圧は上昇して、最終的にＶＣＣに等しくなる。
【００２０】
ＩＮＰ端子に負のパルスを印加し、ＩＮＮ端子に正のパルスを印加した場合には、以上と同様な動作により、０２端子の電圧はＶＣＣとなり、０３端子の電圧は降下する。
【００２１】
０２端子あるいは０３端子の電圧値の降下量は、ゲート・ドレインを短絡したトランジスタに電流を流した時の電圧であり、式（１）の形で表されるので、図４の回路では図２の回路に比して大きなパルス振幅が得られる。
【００２２】
ただし、図４の回路を６段使用しリングオシレータを構成した場合、図５に示すように波形の歪が観測される。この場合のＶＣＣ電圧は５Ｖで、発振周波数は約１５０ＭＨｚである。発振周波数を１５０ＭＨｚとするためのＣＴの電流は１ｍＡとなった。図５の波形を観測すると、電流の増加も相まってパルス波形の振幅は約２Ｖと拡大しているが、ローの部分で電圧値が一定ではなく、また立ち上がり時に２つの異なる時定数が現われているのがわかる。ローの部分で電圧値が一定でないのは、ＩＮＰ端子あるいはＩＮＮ端子に加わるパルス振幅と、０２端子あるいは０３端子のパルス振幅がほぼ等しいためである。
【００２３】
この場合、例えばＩＮＰ端子に正のパルスが加わった場合、０２端子の電圧はほぼ同一値だけ下降するので、入力部トランジスタＩ１の第１出力端子と第２出力端子間に動作に必要な電圧を確保できなくなるのである。
【００２４】
また、立ち上がり時に２つの異なる時定数が現われているのは、負荷素子Ｌ１あるいはＬ２と、ラッチ素子Ｔ１あるいはＴ２が動作するタイミングがずれるためであるが、この点については後述する。
【００２５】
図６は、ローの部分で電圧値が一定でないという欠点を更に補った従来回路である。図６の回路は、図４の回路に更に、レベルシフト回路Ｓ１およびＳ２を付加した構成である。レベルシフト回路Ｓ１は、ＮＭＯＳトランジスタＭＳ１の入力であるゲート端子を０２端子に接続し、第１の出力端子であるソース端子をＯＵＴＮ端子に接続し、第２の出力端子であるドレイン端子を第２のバイアス電圧源ＶＣＣに接続し、定電流源Ｉｂ１をＯＵＴＮ端子と第１のバイアス電圧源ＶＣＣ（グラウンド）間に接続した構成である。レベルシフト回路Ｓ２は、ＮＭＯＳトランジスタＭＳ２の入力であるゲート端子を０３端子に接続し、第１の出力端子であるソース端子をＯＵＴＰ端子に接続し、第２の出力端子であるドレイン端子を第２のバイアス電圧源ＶＣＣに接続し、定電流源Ｉｂ２をＯＵＴＰ端子と第１のバイアス電圧源ＶＳＳ（グラウンド）間に接続した構成である。
【００２６】
図６の構成によれば、ＯＵＴＮ端子およびＯＵＴＰ端子の電圧は、それぞれ０２端子および０３端子の電圧を、ＭＳ１およびＭＳ２のゲート・ソース間電圧分だけ低下させた電圧となる。リングオシレータを構成した場合には、この低下させた電圧とこれに重畳したパルス波形が、前段からＩＮＰ端子およびＩＮＮ端子に供給されるので、入力部トランジスタＩ１およびＩ２の第１の出力端子と第２の出力端子間の電圧として、少なくともＭＳ１およびＭＳ２のゲート・ソース間電圧分が確保される。
【００２７】
図７は、図６の回路を６段従属に接続してリングオシレータを構成した場合の、０２端子と０３端子の波形をシミュレーションしたものである。電源ＶＣＣは５Ｖで、発振周波数は約１５０ＭＨｚ、ＣＴの電流値は０．８ｍＡで一定とした。図５で観測されたような、ローの部分で電圧値が一定でないという歪は現れていない。これはレベルシフト回路Ｓ１およびＳ２を導入した事で、パルス波形の振幅が大きい場合においても、入力部のトランジスタＩ１およびＩ２のドレイン・ソース間に一定値以上の電圧が確保出来るようになったためである。しかしながらパルス波形の立ち上がり時に、時定数の異なる２段階の立ち上がり状態が存在する現象は変わらない。パルス波形の立ち上がりと立ち下りの波形が異なると、５０％のデューティ比を得る事が難しくなるので好ましくない。
【００２８】
パルス波形の立ち上がり時に、時定数の異なる２段階の立ち上がり状態が存在する理由は、図８の負荷素子Ｌ１とラッチ素子Ｔ１に流れる電流のシミュレーション結果を観測すればわかる。図８によれば、０２端子の電圧が上昇する過程において、０２端子の電圧は前述のように、第２のバイアス電圧源ＶＣＣと０２端子間の電圧差が、負荷素子Ｌ１のＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｈとなる電圧に向かって上昇するが、同時に負荷素子Ｌ１の電流Ｉｄは減少するので、０２端子の電圧の上昇も緩やかとなる。続いてラッチ素子Ｔ１が動作状態となり電流が流れるので、０２端子の電圧は更にＶＣＣの電圧まで上昇するが、この時負荷素子Ｌ１はすでにカットオフの状態にあるので、０２端子のインピーダンスは高くなっており、端子の電圧は急速に上昇することになる。
【００２９】
このように、負荷素子Ｌ１とラッチ素子Ｔ１が供給する電流が、別個に、別々の時刻で働くため２段階の動作が生じ、立ち上がりの様子も変わって来ているのである。
【００３０】
一方、パルス波形の遅延時間を可変となすための電流を発生する可変電流供給手段については、上述の議論の通り、制御電圧の２乗に比例する電流を供給する必要がある。この目的で構成されている従来回路を図９に示す。図９では、ＮＭＯＳトランジスタＴＦ１を飽和領域で動作させた場合、ドレイン・ソース間電流Ｉｄｓ１が、ゲート・ソース間電圧Ｖｃ１からスレッショルド電圧Ｖｔｈを減算した電圧の２乗に比例する、すなわち、
【数５】
2004320647.tif 000009
の関係を利用している。ここで、μｎは電子の移動度、Ｃｏｘは単位面積あたりのゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長である。
【００３１】
（６）式よりＩｄｓ１は（Ｖｃ１−Ｖｔｈ）の２乗に比例する事がわかる。なお、Ｖｔｈの値は一定と考えて良い。ＰＭＯＳトランジスタＴＭＰ１およびＴＭＰ２よりなるカレントミラー回路ＣＭ１と、ＮＭＯＳトランジスタＴＭＮ１およびＣＴよりなるカレントミラー回路ＣＭ２は、電流値を一定値Ｋ倍にする回路であるので、可変電流供給手段と入力部との接続点である０１端子には、（Ｖｃ１−Ｖｔｈ）の２乗に比例する電流が流れる。
【００３２】
なお、図９において、トランジスタＣＴのゲート端子に直接外部制御電圧Ｖｃ１を印加しない理由は、Ｖｃ１がＣＴのドレイン端子の電圧とスレッショルド電圧Ｖｔｈの和の電圧より高くなった場合にＣＴは線形領域の動作に入り、（６）式で示される関係が成り立たなくなるからである。図１に示したように、ＣＴ、入力部および負荷素子は第１および第２のバイアス電源間に直列に接続されるので、ＣＴのドレイン電圧（０１端子）を高くは設定出来ない。
【００３３】
ただし、図９に示す可変電流供給回路は、可変遅延時間パルス増幅器のパルス遅延時間の微調整をＰＬＬのループ外から設定出来る機能を充分に果たしているとは言い難い。これはディジタル・アナログ変換器などを用いて、ＰＬＬのループ外よりＶＣＯの発振周波数を微量に変化させる（変調）ような用途に対応している。したがって、このような可変電流供給手段を新たに提供する必要がある。
【００３４】
この場合注意を要するのは、ＶＣＯにおいて変調により可変される周波数は、発振の中心周波数に対し一定の割合でなければならないという事である。例えば、発振の中心周波数が１ＧＨｚの場合、３％の変移を与えるためには３０ＭＨｚの周波数の変化が必要であり、発振の中心周波数が５００ＭＨｚの時は、これが１５ＭＨｚとなる。すなわち、１ＧＨｚの場合は５００ＭＨｚの場合に比して、周波数の変化を２倍大きくするように可変電流供給手段ＣＴの電流を制御しなければならないという事である。
【００３５】
【非特許文献１】
ＩＥＩＣＥ  Ｔｒａｎｓ．  Ｆｕｎｄａｍｅｎｔａｌｓ，  ｖｏｌ．Ｅ８０−Ａ，  ｎｏ．２，  ページ３０４〜３１２，  １９９７年２月（Ｄｅｓｉｇｎ  ｏｆ  ａ  Ｌｏｗ−Ｖｏｌｔａｇｅ，  Ｌｏｗ−Ｐｏｗｅｒ，  Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ  ＣＭＯＳ  Ｃｕｒｒｅｎｔ−Ｍｏｄｅ  ＶＣＯ  Ｃｉｒｃｕｉｔ  ｂｙ  ｕｓｉｎｇ  ０．６μｍ  ＭＯＳ  Ｄｅｖｉｃｅｓ）
【００３６】
【発明が解決しようとする課題】
図７および図８に示したように、図６の回路構成では、可変遅延時間パルス増幅器の出力パルス波形が立ち上がり時に歪むので好ましくない。
【００３７】
さらに図９に示すような可変電流供給回路は、ＶＣＯの発振周波数を、ディジタル・アナログ変換器などを用いて外部より変調するような場合、ＶＣＯの構成要素である可変遅延時間パルス増幅器の可変電流供給手段としては不十分である。
【００３８】
そこで本発明の目的は、可変遅延時間パルス増幅器において、遅延時間が外部制御電圧の逆数に比例する性質を保ったまま、出力パルス波形が歪むことなく、またその振幅が極力大となる回路構成を提供することにある。また、可変遅延時間パルス増幅器をＶＣＯの要素回路として使用する際に好適な可変電流供給手段を提供することにある。
【００３９】
【問題を解決するための手段】
本発明は、上記従来技術の課題を解決するためになされたものであり、互いに逆相のパルス入力信号を入力し、この入力信号を反転して出力する第１、第２の出力端子を有する反転増幅器と、制御電圧により電流値を設定する電流を反転増幅器に供給する可変電流供給手段と、一端を共に第２のバイアス電圧源に接続し、各他端を前記反転増幅器の異なる出力端子に接続する２つの負荷手段と、反転増幅器の各出力端子の出力電圧を一定値だけシフトして、それぞれパルス増幅器の２つの出力端子に出力する２つの電圧シフト手段と、各入力端を前記パルス増幅器のそれぞれ異なる一方の出力端子に接続し、各一方の出力端を、それぞれ異なる一方の電圧シフト手段の入力端と負荷手段の出力端と反転増幅器の出力端との接続点に接続する２つのラッチ素子とを備える。
【００４０】
可変電流供給手段は、制御電圧により設定される電流値の電流を反転増幅器のに供給する。反転増幅器には、互いに逆相のパルス入力信号が入力され、反転した出力が２つの複数の負荷手段に加えられる。
【００４１】
各負荷手段は反転増幅器からの電流を電圧に変換し、ラッチ素子は負荷手段の両端電圧変化であるパルス波形の振幅を拡大する。負荷手段は流れる電流の平方根に逆比例して抵抗が変化することにより、パルスの遅延時間であるパルス波形の立ち上がり時間および立下り時間を制御電圧に逆比例して制御することができる。このとき、電圧レベル手段を介してラッチ素子にパルス波形を入力することによりラッチ素子と負荷手段に電流を流す。これにより、パルス波形の振幅を拡大すると共に、両者の動作時刻のずれを無くして両者の電圧変化の時間ずれを無くし、パルス波形の立ち上がり時のひずみを解消する。
【００４２】
本発明の可変遅延時間パルス増幅器のより詳細な構成は、外部制御電圧により遅延時間を可変となすパルス増幅器において、入力端と第１および第２の出力端を持つ第１と第２の入力素子のそれぞれの入力端に互いに逆相のパルス入力信号を加え、該第１と第２の入力素子の第１の出力端どうしを接続して第１の入力部出力端子とし、前記第１の入力素子の第２の出力端を第２の入力部出力端子とし、前記第２の入力素子の第２の出力端を第３の入力部出力端子とした入力部と、一端を前記第１の入力部出力端子に接続し、他端を第１のバイアス電源に接続し、制御電圧により電流値が設定される可変電流供給手段と、一端を前記第２の入力部出力端子に接続し、他端を第２のバイアス電圧源に接続する第１の負荷手段と、一端を前記第３の入力部出力端子に接続し、他端を第２のバイアス電圧源に接続する第２の負荷手段と、前記第２の入力部出力端子の電圧値を入力としてその電圧値を一定値だけシフトして、パルス増幅器の第１の出力端子に出力する第１の電圧シフト手段と、前記第３の入力部出力端子の電圧値を入力としてその電圧値を一定値だけシフトして、パルス増幅器の第２の出力端子に出力する第２の電圧シフト手段と、入力端と第１および第２の出力端を持ち、当該入力端を前記パルス増幅器の第２の出力端子に接続し、第１の出力端を前記第２の入力部出力端子と前記第１の負荷手段との接続点に接続し、第２の出力端を前記第２のバイアス電圧源に接続した第１のラッチ素子と、入力端と第１および第２の出力端を持ち、当該入力端を前記パルス増幅器の第１の出力端子に接続し、第１の出力端を前記第３の入力部出力端子と前記第２の負荷手段との接続点に接続し、第２の出力端を前記第２のバイアス電圧源に接続した第２のラッチ素子とを備える。
【００４３】
また、可変電流供給手段は、第１の制御電圧を電流に変換する第１の電流供給手段と、第２および第３の制御電圧の合成値を電流に変換する第２の電流供給手段を有し、前記第２の電流供給手段の第２の制御電圧は、第１の制御電圧に比例する電圧となし、前記第２の電流供給手段の第３の制御電圧は、外部ディジタルデータにより発生される電圧とし、前記第１の電流供給手段と第２の電流供給手段の電流を加算して電流値を設定する構成が望ましい。
【００４４】
また、可変遅延時間パルス増幅器をＶＣＯの要素回路として使用する際に、その発振周波数を外部ディジタル信号により微量に変調する事が行われる場合があるが、前記した可変電流供給手段を可変遅延時間パルス増幅器に適用すると、可変遅延時間パルス増幅器のパルス遅延時間は、中心周波数を設定する外部制御電圧と該外部制御電圧に比例する電圧と外部ディジタルデータにより設定出来る電圧の合成電圧に比例するため、ＶＣＯを構成した場合に、発振周波数の中心周波数に対して一定の割合で周波数を変移させることができる。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づき詳細に説明する。図１は、本発明実施例の可変遅延時間パルス増幅器の構成を示す回路ブロック図である。
【００４６】
入力部１０は、１つの入力端子と２つの出力端子を持つ入力トランジスタＩ１およびＩ２から構成されている。入力トランジスタＩ１およびＩ２は、差動増幅器としての機能を果たすために、２つの出力端子のうち１つの出力端子が接続点０１において互いに接続されている。入力部１０のＩＮＰ端子およびＩＮＮ端子に互いに逆極性のパルス信号を入力すると、入力パルス信号の極性に従って、入力トランジスタＩ１あるいはＩ２の一方がオン状態、他方がオフ状態となり、可変電流供給手段ＣＴより供給される電流の経路が切り替わる。
【００４７】
可変電流供給手段であるＣＴは、制御部３０の２つの出力の合成電流に比例した電流値が流れる電流源である。電圧−電流変換機能を有するＴＦ１は、外部制御電圧ＶＣ１よりトランジスタのスレッショルド電圧Ｖｔｈを引いた電圧、すなわち（ＶＣ１−Ｖｔｈ）の２乗に比例した電流を発生させる。ＶＣ２は外部制御電圧ＶＣ１の電圧に比例した電圧であり、ＴＦ１の出力を利用して作成される。この電圧と外部ディジタルデータにより発生されるＶＣ３電圧は互いに加算されて、電圧−電流変換機能を有するＴＦ２により制御電圧からトランジスタのスレッショルド電圧Ｖｔｈを引いた電圧の２乗に比例した電流に変換される。ここで外部ディジタルデータにより発生されるＶＣ３電圧とは、例えば外部より与えられるディジタルデータをディジタル・アナログ変換した後の電圧である。
【００４８】
ＶＣ１が増加した場合にはＶＣ２も増加するので、ＴＦ３の出力電流も増大する。この動作によりＴＦ１とＴＦ２の電流の割合が常に一定となるよう設定される。ＴＦ１およびＴＦ２により変換された２つの電流はＧ１の電流加算器の電流合成手段により加算され、この電流に比例した電流が可変電流供給手段ＣＴより入力部に供給される。
【００４９】
負荷手段２０における負荷素子Ｌ１およびＬ２は、入力部より供給される電流を電圧に変換する機能を持っている。可変遅延時間パルス増幅器において、外部制御電圧と遅延時間の関係が直線性を保つためには、負荷素子Ｌ１およびＬ２の抵抗値が、流れる電流の平方根に逆比例して変化しなければならない。このため負荷素子Ｌ１およびＬ２として、ドレインとゲート端子を接続したＭＯＳトランジスタが用いられる。
【００５０】
ただし、そのままでは負荷素子Ｌ１およびＬ２の両端の電圧変化は小さい。可変遅延時間パルス増幅器は、ＶＣＯの構成要素として使用されるが、ＶＣＯの重要な特性として位相雑音特性がある。この位相雑音特性は、可変遅延時間パルス増幅器のパルス振幅と相関を持ち、パルス振幅が大であればあるほど良好な特性となる事が知られている。したがって、端子０２および０３におけるパルス信号の振幅を極力大とする事が肝要である。
【００５１】
ラッチ素子Ｔ１およびＴ２は、１つの入力端子と第１および第２の出力端子を持つトランジスタ素子で、その入力は電圧シフト回路（レベルシフト回路）の出力端子に接続される。第１の出力端子は負荷素子の出力端と入力部の出力端との接続点に接続され、また、第２の出力端子は第２のバイアス電圧源に接続されている。ラッチ素子Ｔ１およびＴ２は、入力が加わると第１および第２の出力端子間を短絡するような働きをするので、負荷素子Ｌ１およびＬ２の両端の電圧の変化であるパルス波形の振幅は拡大する。
【００５２】
ただし、上記ラッチ素子Ｔ１およびＴ２の入力端子をレベルシフト回路の出力端子に接続する場合と、レベルシフト回路を介さない場合とでは、端子０２および０３におけるパルス波形に差異が生じる。すなわち、レベルシフト回路を介することなくラッチ素子Ｔ１およびＴ２の入力端子を端子０２および０３に接続すると、パルス波形の立ち上がり時に歪が導入される。これは負荷素子Ｌ１あるいはＬ２が動作する時刻と、ラッチ素子Ｔ１あるいはＴ２が動作し負荷素子の両端を短絡する時刻とがずれているため、負荷素子のみによる電圧の変化とラッチ素子のみによる電圧変化の２つの異なる電圧変化状態が別々に現われるためである。
【００５３】
そこで、本発明の可変遅延時間パルス増幅器では、この歪を取り去るためにレベルシフト回路Ｓ１およびＳ２を設ける。ラッチ素子Ｔ１およびＴ２の入力端子に、レベルシフト回路Ｓ１およびＳ２の出力端子を通じてパルス波形を入力することにより、０２端子あるいは０３端子の電圧がＶＣＣに等しい場合でもラッチ素子Ｔ１あるいはＴ２はオン状態のままであり、電流駆動能力は失われない。また、波形の立ち上がり時においては、オン状態にあるラッチ素子と負荷素子の両者により電流が流れて端子電圧を上昇させるので、性質の異なる負荷素子とラッチ素子の各電圧変化がそれぞれ単独した時間経過で別々に現われるということがなくなる。これにより、歪の低減が計られる。
【００５４】
次に本例の動作について説明する。
図１０に示した回路は、図１の構成において、入力部、負荷、レベルシフト回路およびラッチ素子の部分をＭＯＳトランジスタを使用して具体的に構成した例である。この場合、可変電流供給手段ＣＴは、制御電圧に応じて一定の電流を供給する定電流源と考える。
【００５５】
今、入力部１０の２つの入力端子のうち、ＩＮＰの入力端子に正のパルスが加わり、ＩＮＮの入力端子に負パルスが加わっているとする。入力部１０はＮＭＯＳトランジスタＩ１およびＩ２の差動増幅器の構成であるから、この場合Ｉ１がオン、Ｉ２がオフとなるので、可変電流供給手段ＣＴの電流はＩ１を通って０２端子を流れる。これに対して、０３端子には電流は流れない。
【００５６】
このため、０２端子およびレベルシフト回路を通ったＯＵＴＮ端子の電圧レベルはローとなっている。ラッチ素子Ｔ２のゲート端子はＯＵＴＮ端子に接続されており、十分なゲート・ソース電圧が供給されているので、ラッチ素子Ｔ２は０３端子と第２のバイアス電圧源ＶＣＣを短絡する。したがって、０３端子の電圧はＶＣＣに一致している。ＯＵＴＰ端子の電圧レベルはハイとなっているが、レベルシフト回路中のＭＳ２トランジスタのゲート・ソース間電圧分だけ０３端子の電圧に比して下がっている。この電圧がラッチ素子Ｔ１のゲート・ソース間に加わっているので、Ｔ１は即座に動作可能な状態となっていると言える。
【００５７】
次に、入力部１０の２つの入力端子のうち、ＩＮＰの入力端子に印加される信号が負のパルスに変化し、ＩＮＮの入力端子に印加される信号が正のパルスに変化したとする。可変電流供給手段ＣＴの電流はＩ２を通って０３端子を流れるようになる。パルスが切り替わる直前では、ラッチ素子Ｔ２のゲート・ソース間電圧は十分にあるため、パルスが切り替わってもこの電圧はすぐには変わらない。したがって、パルス切り替わり直後には０３端子に流れる電流は最初Ｔ２に流れ、その端子電圧は次第に降下して行く。０３端子の電圧がＶＣＣより負荷Ｌ２のＶｔｈの電圧分降下した所でＬ２がオンし、０３端子の電圧降下は緩やかとなりやがて止まる。
【００５８】
一方、Ｔ１は即座に動作可能な状態であり、０２端子には電流が流れなくなるので、パルス切り替わり直後にはＴ１とＬ１の両者の働きで０２端子の電圧は上昇してゆく。Ｌ１は、０２端子の電圧がＶＣＣより負荷Ｌ１のＶｔｈの電圧分降下した所を境に動作しなくなるが、この時ＯＵＴＰ端子の電圧も降下中であり、ラッチ素子Ｔ１のゲート・ソース間電圧が拡大するので、０２端子はＴ１の働きでＶＣＣに短絡される。
【００５９】
以上のようにして、０２端子および０３端子のパルス波形は、電源ＶＣＣの電圧と、負荷Ｌ１あるいはＬ２に電流が流れている状態の両端の電圧（約１．５〜２Ｖ程度）の間を遷移する。その結果大きなパルス振幅が確保される。
【００６０】
以上の効果は、図１１で確認する事が出来る。図１１には、図１０の回路を６段従属に接続して構成したリングオシレータにおいて、図１０の回路の０２端子および０３端子の波形をシミュレーションした結果を示している。ここで、電源ＶＣＣは５Ｖとし、発振周波数は約１５０ＭＨｚとし、ＣＴの電流値は０．７ｍＡで一定としている。このシミュレーション結果によれば、０２端子および０３端子の振幅として約１．５Ｖが得られていること、および歪の発生が低減されていることが確認される。
【００６１】
図１２は、負荷素子Ｌ１およびラッチ素子Ｔ１に流れる電流を示している。
図１２によれば、０２端子の波形の立ち上がり時には、パルス波形の切り替わった直後においては、負荷素子Ｌ１およびラッチ素子Ｔ１の両者が電流を供給して端子の電圧を上昇させているのがわかる。この負荷素子Ｌ１およびラッチ素子Ｔ１の電流供給は、図８に示したように負荷素子Ｌ１とラッチ素子Ｔ１が時間的に別個に電流を供給する態様と異にしている。０２端子の電圧が上昇し、負荷素子Ｌ１がオフとなった場合に於いても、引続きラッチ素子Ｔ１に相応な電流が流れて０２端子の電圧をＶＣＣに一致させる。以上の理由で顕著な歪は現れない。
【００６２】
可変電流供給手段ＣＴの具体的な構成回路を図１３に示す。図１３の回路は、図１０の回路と共にＶＣＯを構成する場合において、外部ディジタルデータによりたとえばディジタル・アナログ変換器を用いて発振周波数を変調するような場合に対応した回路を図９の回路に付加した構成である。この付加回路は、外部制御電圧ＶＣ１により制御される電流Ｉｄｂを発生する電流発生回路１００と、外部ディジタルデータに従って電流を発生するディジタル・アナログ変換器２００と、ディジタル・アナログ変換器により発生された電流をミラーした電流を発生する電流制御手段３００とから成る。
【００６３】
ディジタル・アナログ変換器２００は、電流発生回路１００に含まれるトランジスタＭＰＶＣと、常にオン状態であるスイッチＳＷＶＣに流れる電流（すなわちＩｄｂ）に比例した電流を発生するトランジスタＭＰＤ１〜ＭＰＤｎより成る複数の電流源と、外部ディジタルデータによりオンまたはオフに制御されるスイッチＭＳＤ１〜ＭＳＤｎの複数のスイッチとを直列に接続した構成である。
【００６４】
例えば、外部ディジタルデータによりＭＳＤ１がオンとなった場合には、この電流が電流制御手段３００に供給される。また、外部ディジタルデータによりＭＳＤｎがオンとなった場合には、ＭＰＤｎにより発生される電流が電流制御手段３００に供給される。ＭＰＤ１〜ＭＰＤｎより成る複数の電流源の電流値は２進の重みを付けて設定されており、２進数で表現された外部ディジタルデータに対応した電流が電流制御手段３００に供給される。
【００６５】
電流制御手段３００は、ディジタル・アナログ変換器２００より供給される電流を、基本的にはトランジスタＭＣＣ１およびＭＣＣ２により電流ミラーとするものである。ディジタル・アナログ変換器の電流は、電流発生回路１００中のトランジスタＭＰＶＣに流れる電流、すなわちトランジスタＴＦ１０に流れる電流Ｉｄｂに比例している。この電流が電流ミラーされて電流制御手段３００中のトランジスタＭＣＣ２の電流となるのであるが、トランジスタＴＦ１０が飽和領域で動作する限りにおいて、Ｉｄｂは外部制御電圧ＶＣ１からＴＦ１０のスレッショルド電圧Ｖｔｈを減算した電圧値、すなわち（ＶＣ１−Ｖｔｈ）の２乗に比例するので、結局ＭＣＣ２の電流は、ディジタル・アナログ変換器によりその電流値は制御されるものの、（ＶＣ１−Ｖｔｈ）の２乗の電圧に依存しているといえる。
【００６６】
したがって、図１０と図１３を組み合わせて構成される可変遅延時間パルス増幅器のパルス遅延時間は、外部ディジタルデータにより微調をする場合においても常に外部制御電圧に比例する。
【００６７】
このことは、図１０と図１３を組み合わせた可変遅延時間パルス増幅器を構成要素としてＶＣＯを構成した場合、外部ディジタルデータによりその中心周波数を一定の割合だけ変化させる事が出来ることを示している。
【００６８】
なお、電流制御手段３００に含まれる抵抗ＲａはトランジスタＭＣＣ２に流れる電流をさらにわずかに増加させたい場合に挿入される。通常は低抵抗である。ディジタル・アナログ変換器２００より供給される電流が抵抗Ｒａに流れて、ＭＣＣ２のゲート電圧をＭＣＣ１のゲート電圧より僅かに上昇させるので、トランジスタＭＣＣ２に流れる電流はＲａがない場合に比して増加する。この調整は、外部制御電圧とＶＣＯの発振周波数の関係を更に完全な直線に近づけたいような場合に行われる。
【００６９】
なお、他の応用例として図１４の回路がある。図１４の回路は、図１０の可変遅延時間パルス増幅器の遅延時間の中心値を増加させるような場合に用いる。図１０の構成に加えて、０２端子および０３端子、あるいはＯＵＴＮ端子およびＯＵＴＰ端子に容量を接続すれば良い。電流を絞って遅延時間を増大させる手法は、パルス振幅の減少を招くので上記のような手法が有効である。
【００７０】
図１５は、図１４と図１３を組み合わせた可変遅延時間パルス増幅器を、３段従属接続してリングオシレータを構成し、この発振周波数を３逓倍して得られる周波数のパルスを出力するＶＣＯについて、外部制御電圧対ＶＣＯ発振周波数特性を示したものである。６段構成ではなく３段構成とした理由は、消費電力を低減するためである。すなわちＶＣＯが４５０ＭＨｚで発振する時、リングオシレータは１５０ＭＨｚで発振している。このときリングオシレータの構成要素である図１４の可変遅延時間パルス増幅器のＣＴの電流値は０．７ｍＡに設定している。
【００７１】
これは図１１での電流値と同一である。電流値が同一で、段数が６段から３段に減少すると、リングオシレータとしての発振周波数は２倍に増大する。電流値を絞ることなく発振周波数を同一とするため、図１０の回路に代えて図１４の回路を用いている。
【００７２】
電源ＶＣＣの電圧を５Ｖとし、６ビットのディジタル・アナログ変換器を用いた場合に、外部ディジタルデータによりＶＣＯの発振周波数を最大約３％増加させる機能（Ｄ／Ａコントロール）を実現しているのが確認出来る。図１５を見れば、ＶＣＯの発振周波数が増加するにつれ、微調される周波数範囲が拡がっていることがわかる。
【００７３】
以上より図１３の回路は有効であることが確認されたと言える。微調の有無にかかわらず、外部制御電圧とＶＣＯの発振周波数の関係は直線的であり、線形性にすぐれたＶＣＯ特性となっていることがわかる。したがって、図１０あるいは図１４の有効性についても確認することができる。
【００７４】
図１の構成を持つ本発明の回路によれば、パルス遅延時間を外部制御電圧により直線的に変化できる機能を持った可変パルス遅延増幅器を実現することができる。この場合、出力パルスの振幅を大とすることができるので、ＶＣＯの要素回路として本可変遅延時間パルス増幅器を用いるならば、位相ジッタの低減が期待できる。
【００７５】
また、外部のディジタルデータにより、ＶＣＯの発振周波数を変化させて変調をかけるような用途において、ＶＣＯの中心発振周波数の値によらず、常に中心発振周波数に対し一定の割合の周波数を変化させることができる。
【００７６】
【発明の効果】
本発明によれば、可変遅延時間パルス増幅器において、遅延時間が外部制御電圧の逆数に比例する性質を保ったまま、出力パルス波形が歪むことなく、またその振幅を大きくすることができる。
【図面の簡単な説明】
【図１】本発明の実施例の可変パルス遅延増幅器の回路構成を示す図である。
【図２】従来の可変パルス遅延増幅器の回路構成を示す図である。
【図３】従来の可変パルス遅延増幅器の出力波形を示す図である。
【図４】パルス振幅を大とした、改良した可変パルス遅延増幅器の回路構成を示す図である。
【図５】パルス振幅を大とした、改良した可変パルス遅延増幅器の出力波形を示す図である。
【図６】レベルシフト回路を付けた、改良した可変パルス遅延増幅器の回路構成を示す図である。
【図７】レベルシフト回路を付けた、改良した可変パルス遅延増幅器の出力波形を示す図である。
【図８】レベルシフト回路を付けた、改良した可変パルス遅延増幅器の負荷素子およびラッチ素子に流れる電流を示す図である。
【図９】従来の可変電流制御手段の回路構成を示す図である。
【図１０】本発明の具体的な実施例の可変パルス遅延増幅器の回路構成を示す図である。
【図１１】本発明の具体的な実施例の可変パルス遅延増幅器の出力波形を示す図である。
【図１２】本発明の具体的な実施例の可変パルス遅延増幅器の負荷素子およびラッチ素子に流れる電流を示す図である。
【図１３】本発明の具体的な実施例の可変電流制御手段の回路構成を示す図である。
【図１４】本発明の具体的な実施例の可変パルス遅延増幅器の応用例を示す図である。
【図１５】本発明の具体的な実施例の可変パルス遅延増幅器の応用例および可変電流制御手段を構成要素とするＶＣＯの制御電圧対発振周波数特性を示す図である。
【符号の説明】
０１、０２、０３    端子
ＩＮＰ、ＩＮＮ    入力端子
ＯＵＴＰ、ＯＵＴＮ    出力端子
Ｉ１、Ｉ２    入力素子
Ｌ１、Ｌ２    負荷素子
Ｓ１、Ｓ２    レベルシフト回路
ＣＴ    可変電流供給手段
ＶＣ１    外部制御電圧
ＶＣ２    制御電圧
ＶＣ３    制御電圧
ＴＦ１、ＴＦ２    電圧−電流変換手段
Ｇ１    電流合成手段
１０    入力部
２０    負荷
３０    制御電流発生部
ＶＳＳ    第１のバイアス電源
ＶＣＣ    第２のバイアス電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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