(57)【要約】【課題】動作電圧における絶縁破壊時間を、より正確に予測することが可能な半導体装置の評価方法を提供する。【解決手段】ＭＩＳ型半導体装置の閾値電圧の初期値を測定する。ＭＩＳ型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流の初期値を測定する。ＭＩＳ型半導体装置の基板とゲート電極との間に試験電圧を印加した状態で、ある時間経過させる。ＭＩＳ型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流を測定する。ＭＩＳ型半導体装置の閾値電圧を測定し、その初期値からの変動量を求める。閾値電圧の変動量に基づいて、測定されたゲートリーク電流を補正してゲートリーク電流の補正値を求める。【選択図】  図５
2004191272.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ＭＩＳ型半導体装置の閾値電圧の初期値を測定する工程と、
（ｂ）前記ＭＩＳ型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流の初期値を測定する工程と、
（ｃ）前記ＭＩＳ型半導体装置の基板とゲート電極との間に試験電圧を印加した状態で、ある時間経過させる工程と、
（ｄ）前記ＭＩＳ型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流を測定する工程と、
（ｅ）前記ＭＩＳ型半導体装置の閾値電圧を測定し、その初期値からの変動量を求める工程と、
（ｆ）前記工程（ｅ）で求められた閾値電圧の変動量に基づいて、前記工程（ｄ）で測定されたゲートリーク電流を補正してゲートリーク電流の補正値を求める工程と
を有するＭＩＳ型半導体装置の評価方法。
【請求項２】
前記工程（ｃ）〜工程（ｆ）を複数回繰り返して実施し、
さらに、前記ゲートリーク電流の補正値の、該ゲートリーク電流の初期値からの変動量と、第１回目の前記工程（ｃ）において前記試験電圧を印加し始めた時からの経過時間との第１の関係を求める工程を有する請求項１に記載のＭＩＳ型半導体装置の評価方法。
【請求項３】
さらに、前記第１の関係から、前記ＭＩＳ型半導体装置のゲート絶縁膜に注入された累積電荷量と、前記ゲートリーク電流の補正値の、該ゲートリーク電流の初期値からの変動量との第２の関係を求める工程を含む請求項２に記載のＭＩＳ型半導体装置の評価方法。
【請求項４】
さらに、前記第２の関係と、前記ＭＩＳ型半導体装置のゲート絶縁膜が絶縁破壊を生ずる臨界欠陥密度とから、前記試験電圧における該ＭＩＳ型半導体装置のゲート絶縁膜が絶縁破壊するまでの時間を求める工程を有する請求項３に記載のＭＩＳ型半導体装置の評価方法。
【請求項５】
さらに、複数の試験電圧において、前記ＭＩＳ型半導体装置のゲート絶縁膜が絶縁破壊するまでの時間を求める工程と、
前記ＭＩＳ型半導体装置の動作電圧において、該ＭＩＳ型半導体装置のゲート絶縁膜が絶縁破壊するまでの時間を予測する工程と
を有する請求項４に記載のＭＩＳ型半導体装置の評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ型半導体装置の評価方法に関し、特にゲート絶縁膜の絶縁破壊に至るまでの時間を評価する方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の微細化の進行に伴い、ＭＩＳ型半導体装置のゲート絶縁膜がますます薄くなってきている。ゲート絶縁膜の薄膜化に伴い、ゲートリーク電流が増大してきている。これにより、従来実施されていた完全絶縁破壊試験は意味をなさなくなり、代わりにソフト破壊による寿命予測が定着しようとしている。以下、ソフト破壊について説明する。
【０００３】
定電圧または定電流等の電気的ストレスにより、酸化シリコン膜中に中性欠陥が誘起される。この中性欠陥を介してリーク電流が流れるため、電気的ストレスを印加し続けると、ゲートリーク電流が増加する。ゲートリーク電流の増加により、半導体素子の動作に支障をきたす場合（例えばサブスレッショルド電流の増大）に、ソフト破壊現象が発生したと定義される。
【０００４】
ゲート電極に実際の動作電圧を印加してソフト破壊に至るまでの経過時間を測定する方法では、年単位という膨大な時間を必要とするため現実的ではない。評価時間を短くするために、ゲート電極に実際の動作電圧よりも高いストレス電圧（試験電圧）を印加して、ソフト破壊に至るまでの時間を短くする方法が採用される。試験時間の短縮化を図るために、試験電圧をできる限り高くすることが好ましい。ところが、試験電圧を高くすると、ゲート絶縁膜に過剰なストレスが印加され、寿命を過小評価してしまう危険性がある。
【０００５】
比較的低い試験電圧を印加して寿命を評価する方法において、試験時間の長期化を避けるために、欠陥生成確率（ＰG）と臨界欠陥密度（ＮSBD）という概念が提唱された。欠陥生成確率は、ゲート電極に試験電圧を印加することにより誘起されるリーク電流の増分を、ゲート絶縁膜に注入された累積電荷量で微分することにより得られる。ゲート絶縁膜がソフト破壊を起こす時のゲート絶縁膜中の欠陥密度を、臨界欠陥密度と定義する。
【０００６】
ゲート絶縁膜に注入された累積電荷量をＱINJ、ゲート電極に試験電圧を印加している時のゲートリーク電流密度をＪTEST、試験電圧印加開始からの経過時間（ストレス印加時間）をｔとすると、
【０００７】
【数１】
2004191272.tif 000003
と表される。
【０００８】
臨界欠陥密度ＮSBDは、その定義から
【０００９】
【数２】
2004191272.tif 000004
と表すことができる。ここで、ＱSBDは、ゲート絶縁膜がソフト破壊されるまでにゲート絶縁膜中に注入された総電荷量、ＴSBDは、ソフト破壊に至るまでの時間である。なお、式（１）中のゲートリーク電流ＪTESTは、経過時間によらずほぼ一定であると仮定している。
【００１０】
複数の試験電圧について欠陥生成確率ＰGを求めれば、各試験電圧における臨界欠陥密度ＮSBDと寿命ＴSBDとの関係を求めることができる。臨界欠陥密度ＮSBDが既知であれば、各試験電圧における寿命が求まる。動作電圧よりも高い複数の試験電圧における寿命から、動作電圧における寿命を予測することができる。試験電圧を動作電圧に近づけることにより、予測の精度を高めることができる。
【００１１】
【非特許文献１】
D. J. Dimaria, Defect generation in ultrathin silicon dioxide films produced by anode hole injection, Applied Physics Letters, American Institute of Physics, 23 October 2000, Vol.77, No.17, p.2716-2718.
【非特許文献２】
Muhammand Ashraful Alam, SILC as a Measure of Trap Generation and Predictor of TBD in Ultrathin Oxides, IEEE Transactions on Electron Devices,February 2002, Vol.49, No.2, p.226-231.
【００１２】
【発明が解決しようとする課題】
従来の方法では、実際の動作電圧よりも２倍程度高いストレス電圧を印加して測定したソフト破壊時間から、動作電圧における絶縁破壊時間を予測するため、誤差が大きくなる。
【００１３】
本発明の目的は、動作電圧における絶縁破壊時間を、より正確に予測することが可能な半導体装置の評価方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によると、（ａ）ＭＩＳ型半導体装置の閾値電圧の初期値を測定する工程と、（ｂ）前記ＭＩＳ型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流の初期値を測定する工程と、（ｃ）前記ＭＩＳ型半導体装置の基板とゲート電極との間に試験電圧を印加した状態で、ある時間経過させる工程と、（ｄ）前記ＭＩＳ型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流を測定する工程と、（ｅ）前記ＭＩＳ型半導体装置の閾値電圧を測定し、その初期値からの変動量を求める工程と、（ｆ）前記工程（ｅ）で求められた閾値電圧の変動量に基づいて、前記工程（ｄ）で測定されたゲートリーク電流を補正してゲートリーク電流の補正値を求める工程とを有するＭＩＳ型半導体装置の評価方法が提供される。
【００１５】
閾値電圧の変動量に基づいて補正されたゲートリーク電流の補正値を求めることにより、閾値変動による影響を排除して、ゲートリーク電流の変動を観測することができる。
【００１６】
【発明の実施の形態】
本願発明の実施例を説明する前に、ＭＩＳ型半導体装置の寿命の予測精度を高めるために、試験電圧を動作電圧に近づけてゲートリーク電流を測定した結果について説明する。
【００１７】
図１に、評価試験に用いた回路構成を示す。シリコン基板１の表面上にＰチャネルＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴは、シリコン基板１の表層部のチャネルの両側に形成されたソース２、ドレイン３、チャネル上に形成されたゲート絶縁膜４、その上に形成されたゲート電極５を含んで構成される。
【００１８】
シリコン基板１に印加する電圧ＶSUB、ソース２に印加する電圧ＶS、ドレイン３に印加する電圧ＶDを接地電位とし、ゲート電極５に測定電圧ＶSENSを印加する。この状態でゲートリーク電流を測定し、測定結果を初期値ＪGOとする。測定電圧ＶSENSは、例えば測定対象のＭＩＳＦＥＴの動作電圧に等しい。本評価試験では、測定電圧ＶSENSを−１Ｖとした。
【００１９】
ゲート電極５に、動作電圧よりも高い試験電圧ＶTESTを印加した状態で、所定時間放置する。所定時間経過後、ゲート電極５に測定電圧ＶSENSを印加し、ゲートリーク電流ＪGMを測定する。試験電圧ＶTESTを印加した状態で所定時間放置する工程と、測定電圧ＶSENSを印加してゲートリーク電流ＪGMを測定する工程とを繰り返し実施する。これにより、試験電圧ＶTESTにおけるゲートリーク電流ＪGMの時間依存性が求まる。
【００２０】
図２に、正規化されたストレス印加リーク電流（stress-induced leakage current:SILC）の測定結果を示す。図２の横軸はストレス印加時間を単位「秒」で表し、縦軸は正規化されたストレス印加リーク電流を表す。ここで、正規化されたストレス印加リーク電流は、測定されたゲートリーク電流ＪGMの、初期値ＪGOからの増分ΔＪGを初期値ＪGOで除した値（ΔＪG／ＪGO）である。図中の菱形記号、丸記号、及び黒四角記号は、それぞれ試験電圧ＶTESTを−１．３Ｖ、−１．４Ｖ、及び−１．５Ｖとしたときの正規化ストレス印加リーク電流を示す。
【００２１】
ゲート電極に試験電圧を印加すると、ゲートリーク電流が流れ、ゲート絶縁膜中に欠陥が生成される。この欠陥に起因してゲートリーク電流が増加すると考えられる。ところが、図２に示したように、実際には時間経過と共に、正規化ストレス印加リーク電流が減少していることがわかる。ゲートリーク電流が減少している場合、見掛け上の欠陥生成確率が負になってしまう。このため、欠陥生成確率と臨界欠陥密度とを用いた従来の寿命予測方法を適用することができない。
【００２２】
次に、ゲートリーク電流が減少している場合にもて適用可能な実施例による寿命予測方法について説明する。
図３に、試験電圧ＶTESTを印加している状態でのゲートリーク電流ＩGの時間変動を示す。横軸はストレス印加時間を単位「秒」で表し、縦軸はゲートリーク電流を単位「μＡ」で表す。なお、ゲート電極からチャネルに流れる電流の向きを正とした。試験電圧ＶTESTを印加している状態のときのゲートリーク電流が、時間の経過と共に指数関数的に減少していることがわかる。
【００２３】
ゲートリーク電流の変動がゲート絶縁膜中における欠陥の生成のみに依存すると考えると、ゲートリーク電流が減少することはありえない。ゲートリーク電流の減少は、ゲート絶縁膜中における欠陥の生成以外に、他の物理現象が生じているためと考えられる。
【００２４】
試験電圧印加時のゲートリーク電流が、図３に示したように指数関数的に減少していることから、ゲート絶縁膜中へのキャリアトラップがゲートリーク電流減少の要因になっていると考えられる。
【００２５】
図４に、閾値電圧の変動量とストレス印加時間との関係を示す。横軸はストレス印加時間を単位「秒」で表し、縦軸は閾値電圧の変動量を単位「ｍＶ」で表す。図中の下方の白丸、アスタリスク、黒丸、上方の白丸、及び十字は、それぞれ試験電圧ＶTESTを−１．４Ｖ、−１．８Ｖ、−２．０Ｖ、−２．２Ｖ、及び−２．４Ｖとしたときの閾値電圧変動量を示す。
【００２６】
時間の経過と共に、閾値電圧が負方向にシフトしている。これは、いわゆる負バイアス温度不安定性（Negative Bias Temperature Instability:NBTI）と呼ばれる現象である。一般的に、ＮＢＴＩは、正の固定電荷の生成とドナー型界面準位の生成に起因する。
【００２７】
サブスレッショルド領域でドレイン電流を一桁変化させるのに必要なゲート電圧の変化量Ｓは、界面準位に依存する。ストレス印加時間の経過と共に、閾値電圧は変動したが、上記Ｓはほとんど一定であった。このことから、実験で印加した試験電圧の範囲内では、閾値電圧の変動の要因は、固定電荷の生成が主であることがわかる。
【００２８】
正の固定電荷の生成により、ゲート絶縁膜を通して流れるトンネル電流が抑制される。試験電圧が比較的低い場合には、ゲート絶縁膜中への欠陥生成によるリーク電流の増加よりも、固定電荷の生成によるトンネル電流の減少の方が支配的になり、図２に示したように、ストレス印加リーク電流が時間の経過と共に減少していると考えられる。
【００２９】
精度の高い寿命予測を行うためには、ストレス印加リーク電流の測定結果から、固定電荷の生成によるトンネル電流の減少分を排除し、欠陥生成によるリーク電流の増加分のみを求めればよい。以下に説明する実施例では、固定電荷の生成によるトンネル電流の減少分を排除し、欠陥生成によるリーク電流の増加分に基づいて寿命を予測することができる。
【００３０】
次に、本発明の実施例による評価方法について説明する。最初に、図１に示した評価対象のＭＩＳＦＥＴの基板１、ソース２、及びドレイン３を接地し、ゲート電極５に測定電圧ＶSENSを印加してゲートリーク電流の初期値ＪGOを測定する。ここで、測定電圧ＶSENSは、動作電圧（例えば−１Ｖ）に等しくなるように選択される。
【００３１】
次に、ドレイン３にドレイン電圧、例えば−５０ｍＶを印加して、閾値電圧ＶTHの初期値を測定する。
ゲートリーク電流の初期値及び閾値電圧の初期値を測定した後、基板１、ソース２、及びドレイン３を接地し、ゲート電極５にストレス電圧（試験電圧）ＶTESTを印加した状態で、所定時間、例えば一定時間間隔で１００秒間、ゲート電極５に試験電圧ＶTESTを印加する。ゲート電極５に試験電圧ＶTESTを印加した状態を「ストレス印加状態」と呼ぶこととする。なお、一定時間隔ではなく、対数間隔としてもよい。
【００３２】
ストレス印加状態を所定時間継続した後、下記に示す手順でＭＩＳＦＥＴの特性の測定を行う。
まず、基板１、ソース２、及びドレイン３を接地し、ゲート電極５に印加する測定電圧ＶSENSを動作電圧の近傍で変化させて、ゲートリーク電流のゲート電圧依存性を測定する。
【００３３】
図５に、ゲートリーク電流のゲート電圧依存性の測定結果の一例を示す。横軸はゲート電圧を単位「Ｖ」で表し、縦軸はゲートリーク電流を単位「μＡ」で表す。図中の白丸記号が、ゲートリーク電流の測定値を示す。ゲート電圧が−１Ｖのときのゲートリーク電流の測定値ＪGMが約２．５２μＡである。
【００３４】
次に、基板１及びソース２を接地し、ドレイン３に−５０ｍＶを印加して、閾値電圧を測定する。測定された閾値の、初期値からの変動量を計算する。通常、閾値電圧は図４に示したように負の向きに増加する。
【００３５】
図５に示したゲートリーク電流とゲート電圧との関係を示すグラフにおいて、閾値電圧の変動量だけゲートリーク電流の補正を行う。具体的には、白丸記号で示した測定値を、ゲート電圧の絶対値が減少する向きに閾値電圧の変動量ΔＶｔｈだけ移動させる。ゲートリーク電流の補正値を白四角記号で示す。
【００３６】
ゲート電圧が測定電圧ＶSENS（本実施例では−１Ｖ）のときのゲートリーク電流の補正値ＪGCを求める。図５に示した測定例では、補正値ＪGCが約２．６μＡである。この補正値は、閾値電圧の変動がなかったと仮定した場合のゲートリーク電流に相当する。ゲートリーク電流の補正値ＪGCの、初期値ＪGOからの増加量ΔＪGCを計算する。ΔＪGCを初期値ＪGOで除して正規化する。この正規化された値を、「閾値補正後の正規化ストレス印加リーク電流」と呼ぶこととする。
【００３７】
ストレス印加状態を所定時間継続させる工程と、ＭＩＳＦＥＴの特性の測定とを繰り返し実施することにより、閾値補正後の正規化ストレス印加リーク電流の時間変動を求める。
【００３８】
図６に、閾値補正後の正規化ストレス印加リーク電流の測定結果の一例を示す。横軸はストレス印加時間（経過時間）を単位「秒」で表し、縦軸は閾値補正後の正規化ストレス印加リーク電流を表す。図中の菱形記号、白丸記号、及び黒四角記号は、それぞれ試験電圧ＶTESTを−１．３Ｖ、−１．４Ｖ、及び−１．５Ｖとした場合の閾値補正後の正規化ストレス印加リーク電流を示す。
【００３９】
時間の経過と共に、補正後の正規化ストレス印加リーク電流が増加していることがわかる。図６に示したグラフの各点は、図２に示した補正前の正規化ストレス印加リーク電流の各点を補正したものである。補正前の状態では、正規化ストレス印加リーク電流が時間の経過と共に減少していたが、補正を行うことにより、正規化ストレス印加リーク電流が増加に転じている。この増分は、ゲート絶縁膜中に生成される欠陥の増加に対応していると考えられる。
【００４０】
ストレス印加状態のゲートリーク電流をＪTEST、評価試験開始からの経過時間をｔとすると、ゲート絶縁膜４に注入された累積電荷量ＱINJは、
【００４１】
【数３】
2004191272.tif 000005
と表される。
【００４２】
図７に、閾値補正後の正規化ストレス印加リーク電流（ΔＪGC／ＪGO）と累積電荷量ＱINJとの関係を示す。横軸は累積電荷量ＱINJを単位「Ｃ／ｃｍ2」で表し、縦軸は閾値補正後の正規化ストレス印加リーク電流を表す。図中の黒菱形記号、白四角記号、白三角記号、黒丸記号、白丸記号は、それぞれ試験電圧ＶTESTが−１．２Ｖ、−１．５Ｖ、−１．８Ｖ、−２．０Ｖ、及び−２．２Ｖの場合の閾値補正後の正規化ストレス印加リーク電流を示す。
【００４３】
両対数目盛上にプロットした閾値補正後の正規化ストレス印加リーク電流と累積電荷量との関係が、ほぼ直線で近似できることがわかる。
欠陥生成確率ＰGは、
【００４４】
【数４】
2004191272.tif 000006
で定義される。
【００４５】
図８に、図７及び式（４）から求めた欠陥生成確率ＰGと試験電圧ＶTESTとの関係を示す。横軸は試験電圧ＶTESTを単位「Ｖ」で表し、縦軸は欠陥生成確率ＰGを単位「ｃｍ2／Ｃ」で表す。図中の白四角記号、黒丸記号、白三角記号、及び黒菱形記号は、それぞれ累積電荷量ＱINJが１×１０6Ｃ／ｃｍ2、１×１０5Ｃ／ｃｍ2、１×１０4Ｃ／ｃｍ2、及び１×１０3Ｃ／ｃｍ2の場合の欠陥生成確率を示す。なお、図７において、測定点のない累積電荷量における正規化ストレス印加リーク電流は、近似直線を延伸させることにより求めた。
【００４６】
試験電圧が−１．５Ｖ以上の範囲において、欠陥生成確率ＰGと試験電圧ＶTESTとの関係は直線で近似される。ところが、試験電圧が−１．２Ｖのときの欠陥生成確率ＰGは、この近似直線から下方に外れていることがわかる。
【００４７】
図７に示したように、閾値補正後の正規化ストレス印加リーク電流ΔＪGC／ＪGOと、累積電荷量ＱINJとの関係が、両対数目盛上で直線近似できるため、欠陥生成確率ＰGは、
【００４８】
【数５】
2004191272.tif 000007
と表すことができる。ここで、ａは比例係数である。
【００４９】
式（５）は、試験電圧ＶTEST毎に求まる。すなわち、比例係数ａは試験電圧ＶTEST毎に求まる。比例係数ａと、試験電圧ＶTESTとの関係を量対数目盛のグラフ上にプロットすると、ほぼ直線の関係になることがわかった。このため、比例係数ａは、
【００５０】
【数６】
2004191272.tif 000008
と表すことができる。
【００５１】
式（５）及び（６）から、欠陥生成確率ＰGは、
【００５２】
【数７】
2004191272.tif 000009
と表すことができる。
【００５３】
式（２）及び（７）から、
【００５４】
【数８】
2004191272.tif 000010
が得られる。ゲート絶縁膜がソフト破壊されるまでにゲート絶縁膜中に注入された総電荷量ＱSBDは、ソフト破壊に至るまでの時間ソフト破壊に至るまでの時間ＴSBDと、ストレス印加時のゲートリーク電流ＪTESTを用いて、
【００５５】
【数９】
2004191272.tif 000011
と表すことができる。式（８）と（９）とから、
【００５６】
【数１０】
2004191272.tif 000012
と表すことができる。臨界欠陥密度ＮSBDが既知であれば、式（１０）から、試験電圧ＶTESTと、ソフト破壊に至るまでの時間ＴSBDとの関係が決定される。
【００５７】
臨界欠陥密度ＮSBDは、実際にゲート絶縁膜が絶縁破壊するまでストレスを印加して、絶縁破壊に至るまでの累積電荷量ＱSBDを求め、この累積電荷量ＱSBDを式（８）に適用することにより決定することができる。
【００５８】
図９に、ソフト破壊に至るまでの時間ＴSBDと試験電圧ＶTESTとの関係を示す。横軸は試験電圧を単位「Ｖ」で表し、縦軸はソフト破壊に至るまでの時間を任意目盛で表す。なお、図９においては、式（１０）の臨界欠陥密度ＮSBDを１としている。
【００５９】
試験電圧が−１．２Ｖ、−１．５Ｖ、−１．８Ｖ、−２．０Ｖ、及び−２．２Ｖの時の５点のソフト破壊時間から、動作電圧−１Ｖにおけるソフト破壊時間を予測することができる。試験電圧が−１．２Ｖのときのソフト破壊時間は、他の４点のソフト破壊時間と試験電圧との関係を延伸させた線上から外れている。このため、試験電圧が−１．５Ｖよりも負の方向に大きい４点から、動作電圧におけるソフト破壊時間を予測すると、誤差が大きくなることがわかる。例えば、図９の場合には、試験電圧−１．２Ｖの点を除いて予測したソフト破壊時間が、試験電圧−１．２Ｖの点を含めて予測したソフト破壊時間よりも約１桁短くなっている。このため、本来はソフト破壊時間の要求仕様を満たす素子を、要求仕様を満たさないものと判断してしまう可能性がある。
【００６０】
上述のように、動作電圧よりも高い少なくとも３つの試験電圧についてソフト破壊時間を求め、これらのソフト破壊時間から動作電圧におけるソフト破壊時間を予測することができる。上記実施例では、ストレス印加中の閾値電圧の変動による影響を排除し、補正後のゲートリーク電流を用いて欠陥生成確率を求める。このため、見掛け上、ゲートリーク電流が時間の経過と共に減少している場合でも、欠陥生成確率からソフト破壊時間を求めることができる。
【００６１】
ソフト破壊時間の予測精度を高めるために、選択される複数の試験電圧のうち少なくとも１つは、動作電圧よりも高く、かつその１．２倍以下であることが好ましい。
【００６２】
上記実施例では、ＰチャネルＭＩＳＦＥＴの寿命を測定する場合を説明したが、同様の方法でＮチャネルＭＩＳＦＥＴの寿命を測定することも可能である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、ストレス印加による閾値電圧の変動による影響を排除し、欠陥生成確率と臨界欠陥密度とを用いて、動作電圧におけるゲート絶縁膜のソフト破壊時間を予測することができる。
【図面の簡単な説明】
【図１】評価試験で用いた測定回路の構成を示す図である。
【図２】正規化ストレス印加リーク電流とストレス印加時間との関係を示すグラフである。
【図３】ストレス印加中のゲートリーク電流とストレス印加時間との関係を示すグラフである。
【図４】閾値電圧変動量とストレス印加時間との関係を示すグラフである。
【図５】ゲートリーク電流の測定値及び補正値とゲート電圧との関係を示すグラフである。
【図６】閾値補正後の正規化ストレス印加リーク電流とストレス印加時間との関係を示すグラフである。
【図７】閾値補正後の正規化ストレス印加リーク電流と累積電荷量との関係を示すグラフである。
【図８】欠陥生成確率と試験電圧との関係を示すグラフである。
【図９】ソフト破壊時間と試験電圧との関係を示すグラフである。
【符号の説明】
１  シリコン基板
２  ソース
３  ドレイン
４  ゲート絶縁膜
５  ゲート電極
【図１】
2004191272.tif 000013
【図２】
2004191272.tif 000014
【図３】
2004191272.tif 000015
【図４】
2004191272.tif 000016
【図５】
2004191272.tif 000017
【図６】
2004191272.tif 000018
【図７】
2004191272.tif 000019
【図８】
2004191272.tif 000020
【図９】
2004191272.tif 000021