(57)【要約】【課題】回路規模を小さくても、複数の入力データに対して一度に２つの論理演算を実現でき、その演算結果を得ることができる論理演算回路の提供。【解決手段】この発明は、強誘電体キャパシタＣ１、Ｃ２と、ＭＯＳトランジスタＴＲ１１とを備え、入力端子１１〜１３から入力される入力信号Ａ〜Ｃに含まれる入力データついて選択的に４種類の論理演算ができるとともに、その論理演算の結果を強誘電体キャパシタＣ１、Ｃ２に記憶させ、かつ、その強誘電体キャパシタＣ１、Ｃ２の記憶内容を出力端子１５から読み出すようにした。また、出力端子１５の出力電圧Ｑを、２つの基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１でそれぞれ２値化するようにすれば、所定の２つの論理演算を一度に行い、その演算結果を一度に出力することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一方の電極を第１入力端子に接続させた第１強誘電体キャパシタと、
一方の電極を第２入力端子に接続させ、他方の電極を前記第１強誘電体キャパシタの他方の電極に接続させた第２強誘電体キャパシタと、
一端側を第３入力端子とし、他端側を前記両強誘電体キャパシタの共通接続部に接続させたスイッチング素子とを備え、
前記第１入力端子および前記第２入力端子には、それぞれ演算対象となる入力データの演算処理に応じて予め定めてある前記両強誘電体キャパシタの各分極方向を設定する分極方向設定信号と、前記入力データと、予め定めてある前記両強誘電体キャパシタの各データを読み出すデータ読み出し信号とを、時分割で入力するようにし、
前記第３入力端子には、前記分極方向設定信号と、論理演算の対象となる入力データとを時分割で入力するようにし、
前記スイッチング素子は、予め定めてあるオンオフ制御信号でオンオフ制御するようにし、
かつ、前記両強誘電体キャパシタの共通接続部から出力信号を取り出すようにしたことを特徴とする記憶機能付き論理演算回路。
【請求項２】
前記出力信号を所定の基準値を用いて２値化する２値化手段と、
前記オンオフ制御信号を反転させた信号と前記２値手段の出力との論理積演算を行うアンド回路とを、
さらに備えるようにしたことを特徴とする請求項１に記載の記憶機能付き論理演算回路。
【請求項３】
前記出力信号を所定の第１基準値を用いて２値化する第１の２値化手段と、
前記出力信号を所定の第２基準値を用いて２値化する第２の２値化手段と、
前記オンオフ制御信号を反転させた信号と前記第１の２値化手段の出力との論理積演算を行う第１アンド回路と、
前記オンオフ制御信号を反転させた信号と前記第２の２値化手段の出力との論理積演算を行う第２アンド回路とを、
さらに備えるようにしたことを特徴とする請求項１に記載の記憶機能付き論理演算回路。
【請求項４】
直列に接続される第１強誘電体キャパシタおよび第２強誘電体キャパシタと、
一端側が第１入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第１スイッチング素子と、
一端側が第２入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第２スイッチング素子と、
一端側が第３入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第３スイッチング素子と、
一端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続され、他端側が電源に接続される第４スイッチング素子と、
一端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続され、他端側が電源に接続される第５スイッチング素子とを備え、
前記第１入力端子乃至前記第３入力端子には、それぞれ演算対象となる入力データの演算処理に応じて予め定めてある前記両強誘電体キャパシタの各分極方向を設定する分極方向設定信号と、前記入力データとを、時分割で入力するようにし、
前記第１スイッチング素子乃至前記第３スイッチング素子は予め定めてある第１オンオフ制御信号でオンオフ制御するとともに、前記第４スイッチング素子および前記第５スイッチング素子は予め定めてある第２オンオフ制御信号でオンオフ制御するようにし、
かつ、前記両強誘電体キャパシタの共通接続部から出力信号を取り出すようにしたことを特徴とする記憶機能付き論理演算回路。
【請求項５】
前記出力信号を所定の基準値を用いて２値化する２値化手段と、
前記オンオフ制御信号を反転させた信号と前記２値手段の出力との論理積演算を行うアンド回路とを、
さらに備えるようにしたことを特徴とする請求項４に記載の記憶機能付き論理演算回路。
【請求項６】
前記出力信号を所定の第１基準値を用いて２値化する第１の２値化手段と、
前記出力信号を所定の第２基準値を用いて２値化する第２の２値化手段と、
前記オンオフ制御信号を反転させた信号と前記第１の２値化手段の出力との論理積演算を行う第１アンド回路と、
前記オンオフ制御信号を反転させた信号と前記第２の２値化手段の出力との論理積演算を行う第２アンド回路とを、
さらに備えるようにしたことを特徴とする請求項４に記載の記憶機能付き論理演算回路。
【請求項７】
直列に接続される第１強誘電体キャパシタおよび第２強誘電体キャパシタと、
一端側が第１入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第１スイッチング素子と、
一端側が第２入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第２スイッチング素子と、
一端側が第３入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第３スイッチング素子と、
一端側が第１制御端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第４スイッチング素子と、
一端側が前記第１制御端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第５スイッチング素子と、
一端側が第２制御端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第６スイッチング素子とを備え、
前記第１入力端子乃至前記第３入力端子には、演算対象となる入力データをそれぞれ入力するようにし、
前記第１スイッチング素子乃至前記第３スイッチング素子は、前記両強誘電体キャパシタへの前記入力データの書き込みを許可するデータストローブ信号でオンオフ制御するようにし、
前記第１制御端子には、前記入力データの演算処理に応じて予め決められている前記両強誘電体キャパシタの分極方向を設定する分極方向設定信号と、前記両強誘電体キャパシタのデータを読み出すデータ読み出し信号とを、時分割でそれぞれ入力するようにし、
前記第２制御端子には、前記分極方向設定信号を入力するようにし、
前記第４スイッチング素子および前記第５スイッチング素子は、前記データストーブ信号を反転させた信号でオンオフ制御するようにし、
前記第６スイッチング素子は、所定のオンオフ制御信号でオンオフ制御を行うようにし、
かつ、前記両強誘電体キャパシタの共通接続部から出力信号を取り出すようにしたことを特徴とする記憶機能付き論理演算回路。
【請求項８】
前記出力信号を所定の基準値を用いて２値化する２値化手段と、
前記オンオフ制御信号を反転させた信号と前記２値手段の出力との論理積演算を行うアンド回路とを、
さらに備えるようにしたことを特徴とする請求項７に記載の記憶機能付き論理演算回路。
【請求項９】
前記出力信号を所定の第１基準値を用いて２値化する第１の２値化手段と、
前記出力信号を所定の第２基準値を用いて２値化する第２の２値化手段と、
前記オンオフ制御信号を反転させた信号と前記第１の２値化手段の出力との論理積演算を行う第１アンド回路と、
前記オンオフ制御信号を反転させた信号と前記第２の２値化手段の出力との論理積演算を行う第２アンド回路とを、
さらに備えるようにしたことを特徴とする請求項７に記載の記憶機能付き論理演算回路。
【請求項１０】
一端側が第４入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第７スイッチング素子と、
一端側が第５入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第８スイッチング素子と、
一端側が第６入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第９スイッチング素子とをさらに備え、
前記第４入力端子乃至前記第６入力端子には、演算対象となる入力データをそれぞれ入力するようにし、
前記第７スイッチング素子乃至前記第９スイッチング素子は、前記強誘電体キャパシタへの前記入力データの書き込みを許可するデータストローブ信号でそれぞれオンオフ制御するようにしたことを特徴とする請求項８に記載の記憶機能付き論理演算回路。
【請求項１１】
一方の電極を第１入力端子に接続させた第１強誘電体キャパシタと、
一方の電極を第２入力端子に接続させ、他方の電極を前記第１強誘電体キャパシタの他方の電極に接続させた第２強誘電体キャパシタと、
一端側を第３入力端子とし、他端側を前記両強誘電体キャパシタの共通接続部に接続させたスイッチング素子と、から記憶機能付き論理回路を構成し、
前記スイッチング素子をオンにし、前記第１入力端子乃至前記第３入力端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記両強誘電体キャパシタの分極を所定方向にそれぞれ設定する第１ステップと、
前記スイッチング素子をオンにし、前記第１入力端子乃至前記第３入力端子に入力データをそれぞれ入力し、前記両強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記両誘電体キャパシタにそれぞれ書き込んで保持する第２ステップと、
前記スイッチング素子をオフにし、前記第１入力端子および前記第２入力端子にデータ読み出し信号をそれぞれ入力し、前記両強誘電体キャパシタに書き込まれている演算結果をその両強誘電体キャパシタの共通接続部から読み出す第３ステップと、
からなることを特徴とする記憶機能付き論理演算回路の論理演算方法。
【請求項１２】
前記両強誘電体キャパシタの共通接続部から読み出した出力信号を所定の第１基準値を用いて２値化するとともに、前記出力信号を所定の第２基準値を用いて２値化する第４ステップを、さらに含むことを特徴とする請求請１１に記載の記憶機能付き論理演算回路の論理演算方法。
【請求項１３】
直列に接続される第１強誘電体キャパシタおよび第２強誘電体キャパシタと、
一端側が第１入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第１スイッチング素子と、
一端側が第２入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第２スイッチング素子と、
一端側が第３入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第３スイッチング素子と、
一端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続され、他端側が電源に接続される第４スイッチング素子と、
一端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続され、他端側が電源に接続される第５スイッチング素子と、から記憶機能付き論理回路を構成し、
前記第１スイッング素子乃至前記第３スイッチング素子をオンにするとともに前記第４および前記第５スイッチング素子をオフにし、前記第１入力端子乃至前記第３入力端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記両強誘電体キャパシタの分極を所定方向にそれぞれ設定する第１ステップと、
前記第１スイッング素子乃至前記第３スイッチング素子をオンにするとともに前記第４および前記第５スイッチング素子をオフにし、前記第１入力端子乃至前記第３入力端子に入力データをそれぞれ入力し、前記両強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記両誘電体キャパシタにそれぞれ書き込んで保持する第２ステップと、
前記第１スイッング素子乃至前記第３スイッチング素子をオフにするとともに前記第４および前記第５スイッチング素子をオンにし、前記両強誘電体キャパシタに電源電圧をそれぞれ印加し、前記両強誘電体キャパシタに書き込まれている演算結果をその両強誘電体キャパシタの共通接続部から読み出す第３ステップと、
からなることを特徴とする記憶機能付き論理演算回路の論理演算方法。
【請求項１４】
前記両強誘電体キャパシタの共通接続部から読み出した出力信号を所定の第１基準値を用いて２値化するとともに、前記出力信号を所定の第２基準値を用いて２値化する第４ステップを、さらに含むことを特徴とする請求請１３に記載の記憶機能付き論理演算回路の論理演算方法。
【請求項１５】
直列に接続される第１強誘電体キャパシタおよび第２強誘電体キャパシタと、
一端側が第１入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第１スイッチング素子と、
一端側が第２入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第２スイッチング素子と、
一端側が第３入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第３スイッチング素子と、
一端側が第１制御端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第４スイッチング素子と、
一端側が前記第１制御端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第５スイッチング素子と、
一端側が第２制御端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第６スイッチング素子と、から記憶機能付き論理回路を構成し、
前記第１スイッチング素子乃至前記第３スイッチング素子をオフにするとともに前記第４スイッチング素子乃至前記第６スイッチング素子をオンにし、前記第１制御端子および前記第２制御端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記両強誘電体キャパシタの分極を所定方向にそれぞれ設定する第１ステップと、
前記第１スイッチング素子乃至前記第３スイッチング素子をオンにするとともに前記第４スイッチング素子乃至前記第６スイッチング素子をオフにし、前記第１入力端子乃至前記第３入力端子に入力データをそれぞれ入力し、前記両強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記両誘電体キャパシタにそれぞれ書き込んで保持する第２ステップと、
前記第１スイッチング素子乃至第３スイッチング素子および前記第６スイッチング素子をオフにするとともに前記第４および前記第５スイッチング素子をオンにし、前記第１制御端子にデータ読み出し信号を入力し、前記両強誘電体キャパシタに書き込まれている演算結果をその両強誘電体キャパシタの共通接続部から読み出す第３ステップと、
からなることを特徴とする記憶機能付き論理演算回路の論理演算方法。
【請求項１６】
前記両強誘電体キャパシタの共通接続部から読み出した出力信号を所定の第１基準値を用いて２値化するとともに、前記出力信号を所定の第２基準値を用いて２値化する第４ステップを、さらに含むことを特徴とする請求請１５に記載の記憶機能付き論理演算回路の論理演算方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタとスイッチング素子を使用し、複数の入力データに対して所定の論理演算を行うとともにその演算結果を記憶できる記憶機能付き論理演算回路およびその論理演算方法に関するものである。
【０００２】
【従来の技術】
従来、この種の記憶機能付き論理演算回路としては、例えば図２６に示すものが知られている。
この論理演算回路は、図２６に示すように、強誘電体キャパシタＣ１と、４つのＭＯＳトランジスタＴＲ１〜ＴＲ４とから構成されている。また、入力端子１、２には、演算処理対象である入力信号Ａ、Ｂがそれぞれ入力され、制御端子３にはデータストーブ信号ＤＳが入力され、制御端子４にはポンプ信号ＰＵＭＰが入力され、制御端子５にはリセット信号ＲＳが入力されるようになっている。さらに、強誘電体キャパシタＣ１の一端側の電極と接続する出力端子６からは出力信号Ｑ０を出力するようになっている。
【０００３】
このような構成からなる論理演算回路では、ＭＯＳトランジスタＴＲ１、ＴＲ２がデータストローブ信号ＤＳでオンオフ制御される。従って、データストローブ信号ＤＳがＨレベルのときにはＭＯＳトランジスタＴＲ１、ＴＲ２がオンし、データストローブ信号ＤＳがＬレベルのときにはＭＯＳトランジスタＴＲ１、ＴＲ２がオフとなる。また、ＭＯＳトランジスタＴＲ３は、ポンプ信号ＰＵＭＰによりオンオフ制御され、ポンプ信号ＰＵＭＰがＨレベルのときにオンし、それがＬレベルのときにオフとなる
従って、ＭＯＳトランジスタＴＲ１、ＴＲ２をオンにすることにより、入力信号Ａ、Ｂのデータを入力することができる。また、ＭＯＳトランジスタＴＲ３をオンにすることにより、ノードＱ１の電位を電源ＶＤＤの電位にすることができる。さらに、リセット信号ＲＳをＨレベルにすることによりＭＯＳトランジスタＴＲ４がオンとなり、出力端子６の出力信号Ｑ０を接地電位（ＧＮＤ）にすることができる。
【０００４】
そこで、この論理演算回路では、ＭＯＳトランジスタＴＲ１〜ＴＲ４のオンオフ制御を、データストローブ信号ＤＳ、ポンプ信号ＰＵＭＰ、およびリセット信号ＲＳにより所定の手順で行い、強誘電体キャパシタ１０の分極方向を設定、変化させることにより、以下の２つ式（１）、（２）で示す論理演算を行うことができ、その論理演算の結果を強誘電体キャパシタＣ１に記憶させることができる。
【０００５】
Ｑ０＝Ａ×（／Ｂ）・・・・（１）
Ｑ０＝Ａ＋（／Ｂ）・・・・（２）
ここで、（１）式中の記号「×」は論理積の記号を示し、（２）式中の記号「＋」は論理和の記号を示し、両式中の「／Ｂ」は「Ｂ」の否定（反転）を示し、これらの意味は本明細書においては以下同様である。
【０００６】
【発明が解決しようとする課題】
ところが、従来の論理演算回路では、入力データが３つの場合には、論理演算が行えないという不具合があった。
また、従来の論理演算回路では、回路規模が大きい上に、一度に２つの論理演算を行うことができないという不具合があった。
【０００７】
そこで、本発明の目的は、入力データが３つの場合でも、その所定の論理演算が行うことができる記憶機能付き論理演算回路およびその論理演算方法を提供することにある。
また、本発明の他の目的は、回路規模を小さくても、複数の入力データに対して一度に２つの論理演算を実現でき、その演算結果をそれぞれ得ることができる記憶機能付き論理演算回路およびその論理演算方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、一方の電極を第１入力端子に接続させた第１強誘電体キャパシタと、一方の電極を第２入力端子に接続させ、他方の電極を前記第１強誘電体キャパシタの他方の電極に接続させた第２強誘電体キャパシタと、一端側を第３入力端子とし、他端側を前記両強誘電体キャパシタの共通接続部に接続させたスイッチング素子とを備え、前記第１入力端子および前記第２入力端子には、それぞれ演算対象となる入力データの演算処理に応じて予め定めてある前記両強誘電体キャパシタの各分極方向を設定する分極方向設定信号と、前記入力データと、予め定めてある前記両強誘電体キャパシタの各データを読み出すデータ読み出し信号とを、時分割で入力するようにし、前記第３入力端子には、前記分極方向設定信号と、論理演算の対象となる入力データとを時分割で入力するようにし、前記スイッチング素子は、予め定めてあるオンオフ制御信号でオンオフ制御するようにし、かつ、前記両強誘電体キャパシタの共通接続部から出力信号を取り出すようにした。
【０００９】
第２の発明は、第１の発明の論理演算回路において、前記出力信号を所定の基準値を用いて２値化する２値化手段と、前記オンオフ制御信号を反転させた信号と前記２値手段の出力との論理積演算を行うアンド回路とを、さらに備えるようにした。
第３の発明は、第１の発明の論理演算回路において、前記出力信号を所定の第１基準値を用いて２値化する第１の２値化手段と、前記出力信号を所定の第２基準値を用いて２値化する第２の２値化手段と、前記オンオフ制御信号を反転させた信号と前記第１の２値化手段の出力との論理積演算を行う第１アンド回路と、前記オンオフ制御信号を反転させた信号と前記第２の２値化手段の出力との論理積演算を行う第２アンド回路とを、さらに備えるようにした。
【００１０】
第４の発明は、直列に接続される第１強誘電体キャパシタおよび第２強誘電体キャパシタと、一端側が第１入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第１スイッチング素子と、一端側が第２入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第２スイッチング素子と、一端側が第３入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第３スイッチング素子と、一端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続され、他端側が電源に接続される第４スイッチング素子と、一端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続され、他端側が電源に接続される第５スイッチング素子とを備え、前記第１入力端子乃至前記第３入力端子には、それぞれ演算対象となる入力データの演算処理に応じて予め定めてある前記両強誘電体キャパシタの各分極方向を設定する分極方向設定信号と、前記入力データとを、時分割で入力するようにし、前記第１スイッチング素子乃至前記第３スイッチング素子は予め定めてある第１オンオフ制御信号でオンオフ制御するとともに、前記第４スイッチング素子および前記第５スイッチング素子は予め定めてある第２オンオフ制御信号でオンオフ制御するようにし、かつ、前記両強誘電体キャパシタの共通接続部から出力信号を取り出すようにした。
【００１１】
第５の発明は、第４の発明の論理演算回路において、前記出力信号を所定の基準値を用いて２値化する２値化手段と、前記オンオフ制御信号を反転させた信号と前記２値手段の出力との論理積演算を行うアンド回路とを、さらに備えるようにした。
第６の発明は、第４の発明の論理演算回路において、前記出力信号を所定の第１基準値を用いて２値化する第１の２値化手段と、前記出力信号を所定の第２基準値を用いて２値化する第２の２値化手段と、前記オンオフ制御信号を反転させた信号と前記第１の２値化手段の出力との論理積演算を行う第１アンド回路と、前記オンオフ制御信号を反転させた信号と前記第２の２値化手段の出力との論理積演算を行う第２アンド回路とを、さらに備えるようにした。
【００１２】
第７の発明は、直列に接続される第１強誘電体キャパシタおよび第２強誘電体キャパシタと、一端側が第１入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第１スイッチング素子と、一端側が第２入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第２スイッチング素子と、一端側が第３入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第３スイッチング素子と、一端側が第１制御端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第４スイッチング素子と、一端側が前記第１制御端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第５スイッチング素子と、一端側が第２制御端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第６スイッチング素子とを備え、前記第１入力端子乃至前記第３入力端子には、演算対象となる入力データをそれぞれ入力するようにし、前記第１スイッチング素子乃至前記第３スイッチング素子は、前記両強誘電体キャパシタへの前記入力データの書き込みを許可するデータストローブ信号でオンオフ制御するようにし、前記第１制御端子には、前記入力データの演算処理に応じて予め決められている前記両強誘電体キャパシタの分極方向を設定する分極方向設定信号と、前記両強誘電体キャパシタのデータを読み出すデータ読み出し信号とを、時分割でそれぞれ入力するようにし、前記第２制御端子には、前記分極方向設定信号を入力するようにし、前記第４スイッチング素子および前記第５スイッチング素子は、前記データストーブ信号を反転させた信号でオンオフ制御するようにし、前記第６スイッチング素子は、所定のオンオフ制御信号でオンオフ制御を行うようにし、かつ、前記両強誘電体キャパシタの共通接続部から出力信号を取り出すようにした。
【００１３】
第８の発明は、第７の発明の論理演算回路において、前記出力信号を所定の基準値を用いて２値化する２値化手段と、前記オンオフ制御信号を反転させた信号と前記２値手段の出力との論理積演算を行うアンド回路とを、さらに備えるようにした。
第９の発明は、第７の発明の論理演算回路において、前記出力信号を所定の第１基準値を用いて２値化する第１の２値化手段と、前記出力信号を所定の第２基準値を用いて２値化する第２の２値化手段と、前記オンオフ制御信号を反転させた信号と前記第１の２値化手段の出力との論理積演算を行う第１アンド回路と、前記オンオフ制御信号を反転させた信号と前記第２の２値化手段の出力との論理積演算を行う第２アンド回路とを、さらに備えるようにした。
【００１４】
第１０の発明は、第８の発明の論理演算回路において、一端側が第４入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第７スイッチング素子と、一端側が第５入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第８スイッチング素子と、一端側が第６入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第９スイッチング素子とをさらに備え、前記第４入力端子乃至前記第６入力端子には、演算対象となる入力データをそれぞれ入力するようにし、前記第７スイッチング素子乃至前記第９スイッチング素子は、前記強誘電体キャパシタへの前記入力データの書き込みを許可するデータストローブ信号でそれぞれオンオフ制御するようにした。
【００１５】
第１１の発明は、一方の電極を第１入力端子に接続させた第１強誘電体キャパシタと、一方の電極を第２入力端子に接続させ、他方の電極を前記第１強誘電体キャパシタの他方の電極に接続させた第２強誘電体キャパシタと、一端側を第３入力端子とし、他端側を前記両強誘電体キャパシタの共通接続部に接続させたスイッチング素子と、から記憶機能付き論理回路を構成し、前記スイッチング素子をオンにし、前記第１入力端子乃至前記第３入力端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記両強誘電体キャパシタの分極を所定方向にそれぞれ設定する第１ステップと、前記スイッチング素子をオンにし、前記第１入力端子乃至前記第３入力端子に入力データをそれぞれ入力し、前記両強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記両誘電体キャパシタにそれぞれ書き込んで保持する第２ステップと、前記スイッチング素子をオフにし、前記第１入力端子および前記第２入力端子にデータ読み出し信号をそれぞれ入力し、前記両強誘電体キャパシタに書き込まれている演算結果をその両強誘電体キャパシタの共通接続部から読み出す第３ステップと、からなる。
【００１６】
第１２の発明は、第１１の発明の論理演算方法において、前記両強誘電体キャパシタの共通接続部から読み出した出力信号を所定の第１基準値を用いて２値化するとともに、前記出力信号を所定の第２基準値を用いて２値化する第４ステップを、さらに含む。
第１３の発明は、直列に接続される第１強誘電体キャパシタおよび第２強誘電体キャパシタと、一端側が第１入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第１スイッチング素子と、一端側が第２入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第２スイッチング素子と、一端側が第３入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第３スイッチング素子と、一端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続され、他端側が電源に接続される第４スイッチング素子と、一端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続され、他端側が電源に接続される第５スイッチング素子と、から記憶機能付き論理回路を構成し、前記第１スイッング素子乃至前記第３スイッチング素子をオンにするとともに前記第４および前記第５スイッチング素子をオフにし、前記第１入力端子乃至前記第３入力端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記両強誘電体キャパシタの分極を所定方向にそれぞれ設定する第１ステップと、前記第１スイッング素子乃至前記第３スイッチング素子をオンにするとともに前記第４および前記第５スイッチング素子をオフにし、前記第１入力端子乃至前記第３入力端子に入力データをそれぞれ入力し、前記両強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記両誘電体キャパシタにそれぞれ書き込んで保持する第２ステップと、前記第１スイッング素子乃至前記第３スイッチング素子をオフにするとともに前記第４および前記第５スイッチング素子をオンにし、前記両強誘電体キャパシタに電源電圧をそれぞれ印加し、前記両強誘電体キャパシタに書き込まれている演算結果をその両強誘電体キャパシタの共通接続部から読み出す第３ステップと、からなる。
【００１７】
第１４の発明は、第１３の発明の論理演算方法において、前記両強誘電体キャパシタの共通接続部から読み出した出力信号を所定の第１基準値を用いて２値化するとともに、前記出力信号を所定の第２基準値を用いて２値化する第４ステップを、さらに含む。
第１５の発明は、直列に接続される第１強誘電体キャパシタおよび第２強誘電体キャパシタと、一端側が第１入力端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第１スイッチング素子と、一端側が第２入力端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第２スイッチング素子と、一端側が第３入力端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第３スイッチング素子と、一端側が第１制御端子に接続され、他端側が前記第１強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第４スイッチング素子と、一端側が前記第１制御端子に接続され、他端側が前記第２強誘電体キャパシタの前記共通接続部側とは反対側の電極に接続される第５スイッチング素子と、一端側が第２制御端子に接続され、他端側が前記両強誘電体キャパシタの共通接続部に接続される第６スイッチング素子と、から記憶機能付き論理回路を構成し、前記第１スイッチング素子乃至前記第３スイッチング素子をオフにするとともに前記第４スイッチング素子乃至前記第６スイッチング素子をオンにし、前記第１制御端子および前記第２制御端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記両強誘電体キャパシタの分極を所定方向にそれぞれ設定する第１ステップと、前記第１スイッチング素子乃至前記第３スイッチング素子をオンにするとともに前記第４スイッチング素子乃至前記第６スイッチング素子をオフにし、前記第１入力端子乃至前記第３入力端子に入力データをそれぞれ入力し、前記両強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記両誘電体キャパシタにそれぞれ書き込んで保持する第２ステップと、前記第１スイッチング素子乃至第３スイッチング素子および前記第６スイッチング素子をオフにするとともに前記第４および前記第５スイッチング素子をオンにし、前記第１制御端子にデータ読み出し信号を入力し、前記両強誘電体キャパシタに書き込まれている演算結果をその両強誘電体キャパシタの共通接続部から読み出す第３ステップと、からなる。
【００１８】
第１６の発明は、第１５の発明の論理演算方法において、前記両強誘電体キャパシタの共通接続部から読み出した出力信号を所定の第１基準値を用いて２値化するとともに、前記出力信号を所定の第２基準値を用いて２値化する第４ステップを、さらに含む。
このような構成からなる本発明によれば、入力データが３つの場合でも、その所定の論理演算が行うことができる。
【００１９】
また、本発明によれば、回路規模が小さくても、複数の入力データに対して一度に２つの論理演算を実現でき、その演算結果をそれぞれ得ることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の記憶機能付き論理演算回路の第１実施形態の基本的な構成を示す回路図である。
この第１実施形態は、図１に示すように、２つの強誘電体キャパシタＣ１、Ｃ２と、スイッチング素子であるＭＯＳトランジスタＴＲ１１とを備え、入力端子１１、１２、１３から入力信号Ａ、Ｂ、Ｃとして入力される入力データについて強誘電体キャパシタＣ１、Ｃ２で４種類の論理演算が可能であって、その論理演算の結果を強誘電体キャパシタＣ１、Ｃ２に記憶させることができるようになっている。
【００２１】
また、この第１実施形態では、その強誘電体キャパシタＣ１、Ｃ２の記憶内容を、演算処理後直ちに、またはその後に必要に応じて両強誘電体キャパシタＣ１、Ｃ２の電極が共通接続される出力端子１５から読み出すことができるようにしたものである。
さらに、この第１実施形態では、後述のように４種類の論理演算を選択的に行うことができるが、その４種類の各論理演算は、強誘電体キャパシタＣ１、Ｃ２の分極方向の設定と、強誘電体キャパシタＣ１、Ｃ２のデータを読み出して２値化する際の基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１の設定の組み合わせにより実現させることができる。
【００２２】
回路の構成を具体的に説明すると、２つの強誘電体キャパシタＣ１、Ｃ２は直列接続されており、その共通接続部が出力端子１５に接続されている。強誘電体キャパシタＣ１の共通接続部と反対側の電極は、入力端子１１に接続されている。強誘電体キャパシタＣ２の共通接続部と反対側の電極は、入力端子１２に接続されている。
【００２３】
ＭＯＳトランジスタＴＲ１１は、その一端側であるドレインが入力端子１３に接続され、その他端側であるソースが両強誘電体キャパシタＣ１、Ｃ２の共通接続部に接続されている。また、ＭＯＳトランジスタＴＲ１１の開閉制御端子であるゲートは、制御端子１４に接続されている。
ここで、スイッチング素子としてＭＯＳトランジスタＴＲ１１を使用したが、これに代えてバイポーラトランジスタなどを使用するようにしても良い。この点は、以下の他の実施形態においても同様である。
【００２４】
また、入力端子１１、１２、１３には、図２に示すような入力信号Ａ、Ｂ、Ｃがそれぞれ入力されるようになっている。この各入力信号Ａ、Ｂは、それぞれ強誘電体キャパシタＣ１、Ｃ２の分極方向を設定するための分極方向設定信号と、演算対象となる入力データと、強誘電体キャパシタＣ１、Ｃ２からのデータの読み出し（電荷の抽出）のためのデータ読み出し信号とからなる。一方、入力信号Ｃは、分極方向設定信号と、入力データとからなる。
【００２５】
そして、分極方向設定信号は例えば図２の各期間Ｔ１で入力され、入力データは例えば図２の期間Ｔ２、Ｔ４、Ｔ５、Ｔ６でそれぞれ入力され、データ読み出し信号は例えば図２の各期間Ｔ３で入力されるようになっている。すなわち、入力端子１１、１２、１３には、これらの各信号が時分割で入力されるようになっている。
【００２６】
ここで、その入力信号Ａ、Ｂに含まれる分極方向設定信号および読み出し信号と、入力信号Ｃに含まれる分極方向設定信号とは、入力データの論理演算の種類に応じて波形が予め定められている（例えば、図２、図６、図９および図１１の入力信号Ａ、Ｂ、Ｃの各波形を比較のこと）。
制御端子１４には、ＭＯＳトランジスタＴＲ１１のオンオフ制御を行うオンオフ制御信号ＳＰ０が入力されるようになっている。ここで、そのオンオフ制御信号ＳＰ０は、入力データの論理演算の種類かかわらず所定の波形からなる（例えば、図２、図６、図９および図１１のオンオフ制御信号ＳＰ０の各波形を参照のこと）。
【００２７】
出力端子１５からは、強誘電体キャパシタＣ１、Ｃ２の共通接続部の電圧を、出力電圧（出力データ）Ｑとして取り出すようになっている。
次に、このような構成からなる第１実施形態の動作について、図１〜図１３を参照して説明する。
この第１実施形態は、図８および図１３の真理値表に示すような４種類の論理演算を選択的に実現できるとともに、その論理演算の結果を記憶させることができる。従って、以下では各論理演算を実現させる場合の動作について、順次説明する。
【００２８】
最初に、図１の回路で、図８に示す真理値表の演算を実現するための動作について説明するが、説明の便宜上、これを以下のように２つに分けて説明する。
まず、図１の回路で、図３に示す真理値表の論理演算を行う場合の動作について、図１〜図５を参照して説明する。
この場合には、図２に示すように、以下の（１）〜（３）の３つの動作（ステップ）を論理演算処理の一単位としている。
（１）期間Ｔ１において、論理演算に先立って行う強誘電体キャパシタＣ１、Ｃ２への分極方向の書き込み動作。
（２）期間Ｔ２、Ｔ４、Ｔ５、またはＴ６において、入力信号Ａ、Ｂ、Ｃとして入力される３つの入力データの強誘電体キャパシタＣ１、Ｃ２での論理演算およびその演算結果を記憶する動作。
（３）期間Ｔ３において、強誘電体キャパシタＣ１、Ｃ２から演算結果の内容（データ）を読み出すデータ読み出し動作。
【００２９】
まず、図２の期間Ｔ１において、論理演算に先立って行う強誘電体キャパシタＣ１、Ｃ２への分極方向の書き込み動作について説明する。
期間Ｔ１では、図１に示す制御端子１４に入力されるオンオフ制御信号ＳＰ０は、図２に示すよう「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオン状態となる。このため、入力信号Ａと入力信号Ｃの電位差が強誘電体キャパシタＣ１の両電極間に印加され、入力信号Ｂと入力信号Ｃとの電位差が強誘電体キャパシタＣ２の両電極間に印加される。
【００３０】
このときには、強誘電体キャパシタＣ１は、入力端子１１側の電極に入力信号Ａとして「Ｌ」レベルの電圧が印加され、出力端子１５側の電極に入力信号Ｃとして「Ｈ」レベルの電圧が印加される（図２参照）。このときの強誘電体キャパシタＣ１の分極状態を、図２の分極方向として上向き（図２では「↑」と表すものとする）とする。
【００３１】
また、強誘電体キャパシタＣ２は、入力端子１２側の電極に入力信号Ｂとして「Ｌ」レベルの電圧が印加され、出力端子１５側の電極に入力信号Ｃとして「Ｈ」レベルの電圧が印加される（図２参照）。このときの強誘電体キャパシタＣ２の分極状態を、図２の分極方向として下向き（図２では「↓」と表すものとする）とする。
【００３２】
このように、図２に示す各期間Ｔ１では、図示のように、強誘電体キャパシタＣ１を上向きに分極させるとともに、強誘電体キャパシタＣ２を下向きに分極させる。
次に、図２の期間Ｔ２、Ｔ４、Ｔ５またはＴ６において、入力信号Ａ、Ｂ、Ｃとして入力される入力データの強誘電体キャパシタＣ１、Ｃ２での論理演算、およびその演算結果を記憶する動作について説明する。
【００３３】
期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１に示す制御端子１４に入力されるオンオフ制御信号ＳＰ０は、図２に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオン状態となる。この結果、入力信号Ａと入力信号Ｃの電位差が強誘電体キャパシタＣ１の両電極間に印加され、入力信号Ｂと入力信号Ｃとの電位差が強誘電体キャパシタＣ２の両電極間に印加される。
【００３４】
ここで、各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における入力信号Ａ、入力信号Ｂ、および入力信号Ｃについて説明する。なお、入力信号Ｃは、期間Ｔ２、Ｔ４、Ｔ５、およびＴ６において常に「Ｌ」レベルに固定されているので、以下では入力信号Ａ、Ｂについて説明する。
すなわち、各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６を前半と後半の２つに分けると、図２の期間Ｔ２では、入力信号Ａは前半が「Ｌ」レベルで後半が「Ｌ」レベルであり、入力信号Ｂは前半が「Ｌ」レベルで後半が「Ｌ」レベルである。図２の期間Ｔ４では、入力信号Ａは前半が「Ｌ」レベルで後半が「Ｌ」レベルであり、入力信号Ｂは前半が「Ｈ」レベルで後半が「Ｌ」レベルである。図２の期間Ｔ５では、入力信号Ａは前半が「Ｈ」レベルで後半が「Ｌ」レベルであり、入力信号Ｂは前半が「Ｌ」レベルで後半が「Ｌ」レベルである。さらに、図２の期間Ｔ６では、入力信号Ａは前半が「Ｈ」レベルで後半が「Ｌ」レベルであり、入力信号Ｂは前半が「Ｈ」レベルで後半が「Ｌ」レベルである。
【００３５】
ここで、入力信号Ａ、Ｂの「Ｈ」レベルを「１」、その「Ｌ」レベルを「０」とすると、各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂは、その前半では図３に示す入力データＡ、Ｂの組み合わせのデータが入力され、その後半では「Ｌ」レベルに固定させている。
このように、入力信号Ａ、Ｂにおいて、その後半で「Ｌ」レベルに固定するのは、後述のように、演算データの読み出しのために、出力電圧Ｑを任意の固定電位（この場合には「Ｌ」レベルの電圧）にするためであり、また、強誘電体キャパシタＣ１、Ｃ２の分極を破壊しないためである。
【００３６】
従って、期間Ｔ２では、入力信号Ａ、Ｂ、Ｃとして（０、０、０）のデータの入力を行い、期間Ｔ４では、入力信号Ａ、Ｂ、Ｃとして（０、１、０）のデータの入力を行っている。また、期間Ｔ５では、入力信号Ａ、Ｂ、Ｃとして（１、０、０）のデータの入力を行い、期間Ｔ６では、入力信号Ａ、Ｂ、Ｃとして（１、１、０）のデータの入力を行っている。
【００３７】
次に、図２の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタＣ１、Ｃ２の分極方向について説明する。
まず、期間Ｔ２では、入力信号Ａ、Ｂ、Ｃはいずれも「Ｌ」レベルであり、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は期間Ｔ１と同じ向きのままである。
【００３８】
次に、期間Ｔ４の前半、すなわち入力信号Ａが「Ｌ」レベル、入力信号Ｂが「Ｈ」レベル、および入力信号Ｃが「Ｌ」レベルの場合の強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
この場合には、入力信号Ａ、Ｃが「Ｌ」レベルであるので、強誘電体キャパシタＣ１の両端の電位差は生ぜず、強誘電体キャパシタＣ１の分極方向は期間Ｔ１と同じ上向きのままである。また、このときには、入力信号Ｂが「Ｈ」レベルで入力信号Ｃが「Ｌ」レベルであるので、強誘電体キャパシタＣ２の両端の印加電圧の方向は期間Ｔ１のときとは逆になり、強誘電体キャパシタＣ２の分極方向は下向きから上向きに反転する。この結果、期間Ｔ４の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、いずれも上向きとなる。
【００３９】
次に、期間Ｔ４の後半、すなわち入力信号Ａが、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強誘電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１，Ｃ２の分極方向は、前の状態（期間Ｔ４の前半の状態）と同じ向きのままである。
次に、期間Ｔ５の前半、すなわち入力信号Ａが「Ｈ」レベルで、入力信号Ｂ、Ｃが「Ｌ」レベルの場合の強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
【００４０】
この場合には、入力信号Ａが「Ｈ」レベルで入力信号Ｃが「Ｌ」レベルであるので、強誘電体キャパシタＣ１の両端の印加電圧の方向は期間Ｔ１のときとは逆になり、強誘電体キャパシタＣ１の分極方向は上向きから下向きに反転する。また、このときには、入力信号Ｂ、Ｃが「Ｌ」レベルであるので、強誘電体キャパシタＣ２の両端の電位差は生ぜず、強誘電体キャパシタＣ２の分極方向は期間Ｔ１と同じ下向きのままである。この結果、期間Ｔ５の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、いずれも下向きとなる。
【００４１】
次に、期間Ｔ５の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強誘電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１，Ｃ２の分極方向は、前の状態（期間Ｔ５の前半の状態）と同じ向きのままである。
次に、期間Ｔ６の前半、すなわち入力信号Ａ、Ｂが「Ｈ」レベルで、入力信号Ｃが「Ｌ」レベルの場合の強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
【００４２】
この場合には、入力信号Ａが「Ｈ」レベルで入力信号Ｃが「Ｌ」レベルであるので、強誘電体キャパシタＣ１の両端の印加電圧の方向は期間Ｔ１のときとは逆になり、強誘電体キャパシタＣ１の分極方向は上向きから下向きに反転する。また、このときには、入力信号Ｂが「Ｈ」レベルで、入力信号Ｃが「Ｌ」レベルであるので、強誘電体キャパシタＣ２の両端の印加電圧の方向は期間Ｔ１のときとは逆になり、強誘電体キャパシタＣ２の分極方向は下向きから上向きに反転する。この結果、期間Ｔ６の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、下向きと上向きとなる。
【００４３】
次に、期間Ｔ６の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強誘電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１，Ｃ２の分極方向は、前の状態（期間Ｔ６の前半の状態）と同じ向きのままである。
次に、図２の期間Ｔ３において、強誘電体キャパシタＣ１、Ｃ２から演算結果の内容（データ）を読み出すデータ読み出し動作について説明する。
【００４４】
図２の期間Ｔ３では、オンオフ制御信号ＳＰ０は「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオフ状態となる。また、この期間Ｔ３では、入力端子１１、１２に入力信号Ａ、Ｂとしてデータ読み出し信号が入力される。このとき、演算結果は、出力端子１５から出力電圧Ｑとして出力される。
このときの強誘電体キャパシタＣ１、Ｃ２の分極方向について説明する。
【００４５】
まず、強誘電体キャパシタＣ１の分極方向について説明すると、期間Ｔ３では、入力信号Ａが「Ｈ」レベルで、オンオフ制御信号ＳＰ０は「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオフ状態となる。しかし、出力端子１５の出力電圧Ｑは前の状態のまま「Ｌ」レベルとなり、強誘電体キャパシタＣ１の分極の方向は下向きとなる。
【００４６】
さらに、強誘電体キャパシタＣ２の分極方向について説明すると、期間Ｔ３では、入力信号Ｂが「Ｈ」レベルで、オンオフ制御信号ＳＰ０が「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオフ状態となる。しかし、出力端子１５の出力電圧Ｑは前の状態のまま「Ｌ」レベルとなり、強誘電体キャパシタＣ２の分極の方向は上向きとなる。
【００４７】
この結果、期間Ｔ３では、図２に示すように、強誘電体キャパシタＣ１、Ｃ２の各分極方向は、下向きと上向きになる。
次に、データの出力動作について、図４および図５を参照して説明する。
図４（ａ）に示すように、図１の回路には、回路パターンやＭＯＳトランジスタＴＲ１１による浮遊容量Ｃ３がグランドとの間に存在する。また、この浮遊容量Ｃ３は管理され、レイアウトを行う時に、ある決められた値になるように配慮されている。
【００４８】
ここで、この第１実施形態では、強誘電体キャパシタＣ１、Ｃ２は、同じ特性としているが、データが検出できる動作可能である範囲では、その限りでなくても良い。
図２の期間Ｔ３の状態においては、図４（ａ）に示すように、強誘電体キャパシタＣ１、Ｃ２には、「Ｈ」レベルの入力信号Ａ、Ｂが印加され、出力端子１５から出力電圧Ｑを出力している。
【００４９】
ここで、出力電圧Ｑは、入力信号Ａ、Ｂの「Ｈ」レベルの電圧を、強誘電体キャパシタＣ１、Ｃ２と浮遊容量Ｃ３とで容量分割した値と、強誘電体キャパシタＣ１、Ｃ２から分極方向が変化することにより出力される電荷の量に依存する。また、分極方向が変化するときの電荷の出力は、それが変化しないときのそれよりも大きい。
【００５０】
正確には、「分極方向が変化することにより出力される電荷の量」とは、強誘電体キャパシタの「印加電圧と電荷量のヒステリシス特性に応じた電荷の量」であるが、ここではその詳細な説明はしない。ただし、このことが、本発明の構成や理論に影響を与えることはない。
ところで、図１の回路の出力波形としては、図４（ｆ）、（ｇ）および図５（ｈ）の３種類がある。ここで、各図の原点は、入力信号Ａ、Ｂが印加された瞬間を示し、縦軸がその出力電圧Ｑである。
【００５１】
図４（ｆ）は、図４（ｂ）の場合の出力電圧Ｑの波形であり、強誘電体キャパシタＣ１、Ｃ２の分極方向に変化がない場合である。これは、図２の期間Ｔ６かから期間Ｔ３へ変化するときの強誘電体キャパシタＣ１、Ｃ２の分極方向の状態に相当する。このときには、強誘電体キャパシタＣ１、Ｃ２は分極方向に変化がないので、出力電圧Ｑの出力波形は、図４（ｆ）に示すようになる。この結果、出力電圧Ｑのレベルは、基準電圧（リファレンス電圧）Ｖｒｅｆ１よりも小さくなる。
【００５２】
図４（ｇ）は、図４（ｃ）（ｄ）の場合の出力電圧Ｑの波形であり、強誘電体キャパシタＣ１、Ｃ２のうち、一方に分極方向の変化がなく他方に分極方向の変化があるときである。
図４（ｃ）は、図２の期間Ｔ４から期間Ｔ３に変化するときの強誘電体キャパシタＣ１、Ｃ２の分極方向の状態に相当する。また、図４（ｄ）は、図２の期間Ｔ５から期間Ｔ３に変化するときの強誘電体キャパシタＣ１、Ｃ２の分極方向の状態に相当する。
【００５３】
このときには、分極方向の変化のある強誘電体キャパシタは、分極方向の変化のない強誘電体キャパシタよりも多くの電荷を出力するので、出力電圧Ｑの出力波形は、図４（ｇ）に示すようになる。この結果、出力電圧Ｑのレベルは、図示のように基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ０との間になる。
図５（ｈ）は、図５（ｅ）の場合の出力電圧Ｑの波形であり、強誘電体キャパシタＣ１、Ｃ２の両方に分極方向の変化があるときである。
【００５４】
図５（ｅ）は、図２の期間Ｔ２から期間Ｔ３に変化するときの強誘電体キャパシタＣ１、Ｃ２の分極方向の状態に相当する。このように強誘電体キャパシタＣ１、Ｃ２の両方に分極方向の変化（反転）がある場合には、その一方に分極変化のある場合に比べてさらに多くの電荷を出力する。このため、出力電圧Ｑの出力波形は図５（ｈ）に示すようになり、図４（ｇ）に比べてさらに高い電圧になる。この結果、出力電圧Ｑのレベルは、図示のように基準電圧Ｖｒｅｆ０を超える値となる。
【００５５】
以上の説明からわかるように、図１の回路の出力端子１５から出力される出力電圧Ｑは、図２に示すようになる。
すなわち、図２の期間Ｔ２から期間Ｔ３への遷移では「高い電圧」を出力し、図２の期間Ｔ４から期間Ｔ３および期間Ｔ５から期間Ｔ３への各遷移では「中の電圧」を出力し、図２の期間Ｔ６から期間Ｔ３への遷移では「低い電圧」を出力する。
【００５６】
次に、図２に示す出力電圧Ｑを２値化信号（ロジック信号）に置き換える場合について説明する。
ここでは、２値化信号を得るために２つの基準電圧Ｖｒｅｆ０と、基準電圧Ｖｒｅｆ１とを使用するようにした。すなわち、図２に示すように、出力電圧Ｑが基準電圧Ｖｒｅｆ０を上回る場合には、２値化電圧は高い電圧「１」とし、それを下回る場合にはその出力電圧Ｑの２値化電圧は低い電圧「０」とする。また、出力電圧Ｑが基準電圧Ｖｒｅｆ１を上回る場合には、２値化電圧は高い電圧「１」とし、それを下回る場合にはその出力電圧Ｑの２値化電圧は低い電圧「０」とする。
【００５７】
なお、基準電圧Ｖｒｅｆ０と基準電圧Ｖｒｅｆ１の関係は、Ｖｒｅｆ０＞Ｖｒｅｆ１である。
以上の説明から明らかなように、図２に示す出力電圧Ｑの２値化電圧は、期間Ｔ２、Ｔ４、Ｔ５またはＴ６において入力端子１１、１２、１３に入力される入力信号Ａ、Ｂ、Ｃの演算結果であることがわかる。
【００５８】
ここで、出力電圧Ｑを基準電圧Ｖｒｅｆ０を使用して２値化した値のうち、期間Ｔ３の各値（図２の丸で囲んだ値）に着目すると、左から「１、０、０、０」となり、これに応じた出力ＯＵＴ（Ｖｒｅｆ０）は図２に示すようになる。
この各出力ＯＵＴ（Ｖｒｅｆ０）と、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂ、Ｃとの対応をとると、図３に示す真理値表が得られる。この真理値表に基づいて、入力と出力の関係を求めると、次の（３）式が得られる。
【００５９】
ＯＵＴ（Ｖｒｅｆ０）＝（／Ａ）×（／Ｂ）・・・・（３）
一方、出力電圧Ｑを基準電圧Ｖｒｅｆ１を使用して２値化した値のうち、期間Ｔ３の各値（図２の三角で囲んだ値）に着目すると、左から「１、１、１、０」となり、これに応じた出力ＯＵＴ（Ｖｒｅｆ１）は図２に示すようになる。
この各出力ＯＵＴ（Ｖｒｅｆ１）と、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂ、Ｃとの対応をとると、図３に示す真理値表が得られる。この真理値表に基づいて、入力と出力の関係を求めると、次の（４）式が得られる。
【００６０】
ＯＵＴ（Ｖｒｅｆ１）＝（／Ａ）＋（／Ｂ）・・・・（４）
次に、図１の回路で図７に示す真理値表の論理演算を実現させる場合の動作について、図１、図６、および図７を参照して説明する。
この場合には、図６に示すように、以下の（１）〜（３）の３つの動作を論理演算処理の一単位としている。
（１）期間Ｔ１において、論理演算に先立って行う強誘電体キャパシタＣ１、Ｃ２への分極方向の書き込み動作。
（２）期間Ｔ２、Ｔ４、Ｔ５、またはＴ６において、入力信号Ａ、Ｂ、Ｃとして入力される３つの入力データの強誘電体キャパシタＣ１、Ｃ２での論理演算およびその演算結果を記憶する動作。
（３）期間Ｔ３において、強誘電体キャパシタＣ１、Ｃ２から演算結果の内容（データ）を読み出すデータ読み出し動作。
【００６１】
まず、図６の期間Ｔ１において、論理演算に先立って行う強誘電体キャパシタＣ１、Ｃ２への分極方向の書き込み動作について説明する。
期間Ｔ１では、図１に示す制御端子１４に入力されるオンオフ制御信号ＳＰ０は、図６に示すよう「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオン状態となる。この結果、入力信号Ａと入力信号Ｃの電位差が強誘電体キャパシタＣ１の両電極間に印加され、入力信号Ｂと入力信号Ｃとの電位差が強誘電体キャパシタＣ２の両電極間に印加される。
【００６２】
このときには、強誘電体キャパシタＣ１は、入力端子１１側の電極に入力信号Ａとして「Ｌ」レベルの電圧が印加され、出力端子１５側の電極に入力信号Ｃとして「Ｈ」レベルの電圧が印加される（図６参照）。この結果、強誘電体キャパシタＣ１の分極方向は上向きとなる。
また、強誘電体キャパシタＣ２は、入力端子１２側の電極に入力信号Ｂとして「Ｌ」レベルの電圧が印加され、出力端子１５側の電極に入力信号Ｃとして「Ｈ」レベルの電圧が印加される（図６参照）。この結果、強誘電体キャパシタＣ２の分極方向は下向きとなる。
【００６３】
このように、図６に示す各期間Ｔ１では、図示のように、強誘電体キャパシタＣ１を上向きに分極させるとともに、強誘電体キャパシタＣ２を下向きに分極させる。
次に、図６の期間Ｔ２、Ｔ４、Ｔ５またはＴ６において、入力信号Ａ、Ｂ、Ｃとして入力される入力データの強誘電体キャパシタＣ１、Ｃ２での論理演算、およびその演算結果を記憶する動作について説明する。
【００６４】
期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１に示す制御端子１４に入力されるオンオフ制御信号ＳＰ０は、図６に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオン状態となる。この結果、入力信号Ａと入力信号Ｃの電位差が強誘電体キャパシタＣ１の両電極間に印加され、入力信号Ｂと入力信号Ｃとの電位差が強誘電体キャパシタＣ２の両電極間に印加される。
【００６５】
この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂ、は図２の場合と同様であり、入力信号Ｃはそれと異なり「Ｈ」レベルとなり、図６に示すようになる。
すなわち、期間Ｔ２では、入力信号Ａ、Ｂ、Ｃとして（０、０、１）が入力され、期間Ｔ４では、入力信号Ａ、Ｂ、Ｃとして（０、１、１）が入力される。また、期間Ｔ５では、入力信号Ａ、Ｂ、Ｃとして（１、０、１）が入力され、期間Ｔ６では、入力信号Ａ、Ｂ、Ｃとして（１、１、１）が入力される。
【００６６】
次に、図６の各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタＣ１、Ｃ２の分極方向について説明する。
まず、期間Ｔ２の前半、すなわち入力信号Ａ、Ｂが「Ｌ」レベル、入力信号Ｃが「Ｈ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
【００６７】
この場合には、入力信号Ａが「Ｌ」レベルで入力信号Ｃが「Ｈ」レベルであるので、強誘電体キャパシタＣ１の両端の印加電圧は期間Ｔ１のときと同じになり、強誘電体キャパシタＣ１の分極方向は上向きのままとなる。また、このときには、入力信号Ｂが「Ｌ」レベルで入力信号Ｃが「Ｈ」レベルであるので、強誘電体キャパシタＣ２の両端の印加電圧は期間Ｔ１のときと同じになり、強誘電体キャパシタＣ２の分極方向は下向きのままとなる。この結果、期間Ｔ２の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、上向きと下向きになる。
【００６８】
次に、期間Ｔ２の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ２の前半の状態）と同じ向きのままである。
次に、期間Ｔ４の前半、すなわち入力信号Ａが「Ｌ」レベルで、入力信号Ｂ、Ｃが「Ｈ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
【００６９】
この場合には、入力信号Ａが「Ｌ」レベルで入力信号Ｃが「Ｈ」レベルであるので、強誘電体キャパシタＣ１の両端の印加電圧は期間Ｔ１のときと同じになり、強誘電体キャパシタＣ１の分極方向は上向きのままとなる。また、このときには、入力信号Ｂが「Ｈ」レベルで入力信号Ｃが「Ｈ」レベルであるので、強誘電体キャパシタＣ２の両端の電位差は生じず、強誘電体キャパシタＣ２の分極方向は下向きのままとなる。この結果、期間Ｔ４の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、上向きと下向きになる。
【００７０】
次に、期間Ｔ４の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ４の前半の状態）と同じ向きのままである。
次に、期間Ｔ５の前半、すなわち入力信号Ａが「Ｈ」レベル、入力信号Ｂが「Ｌ」レベル、および入力信号Ｃが「Ｈ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
【００７１】
この場合には、入力信号Ａが「Ｈ」レベルで入力信号Ｃが「Ｈ」レベルであり、強誘電体キャパシタＣ１の両端の電位差が生じないので、強誘電体キャパシタＣ１の分極方向は上向きのままとなる。また、このときには、入力信号Ｂが「Ｌ」レベルで入力信号Ｃが「Ｈ」レベルであり、強誘電体キャパシタＣ２の両端の印加電圧の方向が期間Ｔ１のときと同じになるので、強誘電体キャパシタＣ２の分極方向は下向きのままとなる。この結果、期間Ｔ５の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、上向きと下向きになる。
【００７２】
次に、期間Ｔ５の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ５の前半の状態）と同じ向きのままである。
次に、期間Ｔ６の前半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｈ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。この場合には、入力信号Ａ、Ｂ、Ｃがいずれも「Ｈ」レベルであって、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は期間Ｔ１の状態と同じ向きのままである。
【００７３】
次に、期間Ｔ６の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ６の前半の状態）と同じ向きのままである。
【００７４】
次に、図６の各期間Ｔ３において、強誘電体キャパシタＣ１、Ｃ２から演算結果の内容を読み出すデータ読み出し動作について説明する。
期間Ｔ３では、オンオフ制御信号ＳＰ０は「Ｌ」レベル、入力信号Ａ、Ｂは「Ｈ」レベル、入力信号Ｃは「Ｌ」レベルであるので、上記の図２の期間Ｔ３の場合と同様である。従って、図６に示すように、強誘電体キャパシタＣ１の分極方向は下向きで、強誘電体キャパシタＣ２の分極方向は上向きとなる。
【００７５】
次に、図２の場合と同様に、この場合の出力電圧Ｑについて図６を参照して検討する。
図６において、期間Ｔ２から期間Ｔ３、期間Ｔ４から期間Ｔ３、期間Ｔ５から期間Ｔ３、および期間Ｔ６から期間Ｔ３への各遷移では、強誘電体キャパシタＣ１、Ｃ２は共に分極方向の変化があるので、図５（ｅ）の状態となり、出力電圧Ｑは高い電圧となる。この結果、図１に示す回路の出力電圧Ｑは、図６に示すような波形となる。
【００７６】
次に、図２の場合と同様に、その出力電圧Ｑに基づいて出力ＯＵＴを求めると、図６に示すようになる。
すなわち、出力電圧Ｑを基準電圧Ｖｒｅｆ０を使用して２値化した値のうち、期間Ｔ３の各値（図６の丸で囲んだ値）に着目すると、左から「１、１、１、１」となり、これに応じた出力ＯＵＴ（Ｖｒｅｆ０）は図６に示すようになる。
【００７７】
この各出力ＯＵＴ（Ｖｒｅｆ０）と、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂ、Ｃとの対応をとると、図７に示す真理値表が得られる。この真理値表に基づいて、入力と出力の関係を求めると、次の（５）式が得られる。
ＯＵＴ（Ｖｒｅｆ０）＝１・・・・（５）
一方、出力電圧Ｑを基準電圧Ｖｒｅｆ１を使用して２値化した値のうち、期間Ｔ３の各値（図６の三角で囲んだ値）に着目すると、左から「１、１、１、１」となり、これに応じた出力ＯＵＴ（Ｖｒｅｆ１）は図６に示すようになる。
【００７８】
この各出力ＯＵＴ（Ｖｒｅｆ１）と、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂ、Ｃとの対応をとると、図７に示す真理値表が得られる。この真理値表に基づいて、入力と出力の関係を求めると、次の（６）式が得られる。
ＯＵＴ（Ｖｒｅｆ１）＝１・・・・（６）
次に、図３に示す真理値表と図７に示す真理値表を１つにまとめると、図８に示す真理値表が得られる。
【００７９】
図８に示す真理値表に基づいて、入力と出力の関係を求めると、次の（７）（８）式が得られる。
ＯＵＴ（Ｖｒｅｆ０）＝｛（／Ａ）×（／Ｂ）｝＋Ｃ・・・・（７）
ＯＵＴ（Ｖｒｅｆ１）＝（／Ａ）＋（／Ｂ）＋Ｃ    ・・・・（８）
次に、図１の回路で、図１３に示す真理値表の論理演算を実現するための動作について説明するが、説明の便宜上、この動作を以下のように２つに分けて説明する。
【００８０】
まず、図１の回路で図１０に示す真理値表の論理演算を実現させる場合の動作について、図１、図９、および図１０を参照して説明する。
この場合には、図９に示すように、以下の（１）〜（３）の３つの動作を論理演算処理の一単位としている。
（１）期間Ｔ１において、論理演算に先立って行う強誘電体キャパシタＣ１、Ｃ２への分極方向の書き込み動作。
（２）期間Ｔ２、Ｔ４、Ｔ５、またはＴ６において、入力信号Ａ、Ｂ、Ｃとして入力される３つの入力データの強誘電体キャパシタＣ１、Ｃ２での論理演算およびその演算結果を記憶する動作。
（３）期間Ｔ３において、強誘電体キャパシタＣ１、Ｃ２から演算結果の内容（データ）を読み出すデータ読み出し動作。
【００８１】
まず、図９の期間Ｔ１において、論理演算に先立って行う強誘電体キャパシタＣ１、Ｃ２への分極方向の書き込み動作について説明する。
期間Ｔ１では、図１に示す制御端子１４に入力されるオンオフ制御信号ＳＰ０は、図９に示すよう「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオン状態となる。この結果、入力信号Ａと入力信号Ｃの電位差が強誘電体キャパシタＣ１の両電極間に印加され、入力信号Ｂと入力信号Ｃとの電位差が強誘電体キャパシタＣ２の両電極間に印加される。
【００８２】
このときには、強誘電体キャパシタＣ１は、入力端子１１側の電極に入力信号Ａの「Ｈ」レベルの電圧が印加され、出力端子１５側の電極に入力信号Ｃの「Ｌ」レベルの電圧が印加される（図９参照）。このため、強誘電体キャパシタＣ１の分極方向は下向きとなる。
また、強誘電体キャパシタＣ２は、入力端子１２側の電極に入力信号Ｂの「Ｈ」レベルの電圧が印加され、出力端子１５側の電極に入力信号Ｃの「Ｌ」レベルの電圧が印加される（図９参照）。このため、強誘電体キャパシタＣ２の分極方向は上向きとなる。
【００８３】
このように、図９に示す各期間Ｔ１では、図示のように、強誘電体キャパシタＣ１を下向きに分極させるとともに、強誘電体キャパシタＣ２を上向きに分極させる。
次に、図９の期間Ｔ２、Ｔ４、Ｔ５またはＴ６において、入力信号Ａ、Ｂ、Ｃとして入力される入力データの強誘電体キャパシタＣ１、Ｃ２での論理演算、およびその演算結果を記憶する動作について説明する。
【００８４】
期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１に示す制御端子１４に入力されるオンオフ制御信号ＳＰ０は、図９に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオン状態となる。この結果、入力信号Ａと入力信号Ｃの電位差が強誘電体キャパシタＣ１の両電極間に印加され、入力信号Ｂと入力信号Ｃとの電位差が強誘電体キャパシタＣ２の両電極間に印加される。
【００８５】
この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂ、Ｃは図２の場合と同様であり、図９に示すようになる。
すなわち、期間Ｔ２では、入力信号Ａ、Ｂ、Ｃとして（０、０、０）が入力され、期間Ｔ４では、入力信号Ａ、Ｂ、Ｃとして（０、１、０）が入力される。また、期間Ｔ５では、入力信号Ａ、Ｂ、Ｃとして（１、０、０）が入力され、期間Ｔ６では、入力信号Ａ、Ｂ、Ｃとして（１、１、０）が入力される。
【００８６】
次に、図９の各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタＣ１、Ｃ２の分極方向について説明する。
まず、期間Ｔ２では、入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルであるので、強誘電体キャパシタＣ１、Ｃ２の両端には電位差が生じない。このため、強誘電体キャパシタＣ１、Ｃ２の分極方向は、期間Ｔ１と同じ向きのままである。
【００８７】
次に、期間Ｔ４の前半、すなわち入力信号Ａが「Ｌ」レベル、入力信号Ｂが「Ｈ」レベル、および入力信号Ｃが「Ｌ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
この場合には、入力信号Ａ、Ｃがいずれも「Ｌ」レベルであり、強誘電体キャパシタＣ１の両端の電位差は生じないので、強誘電体キャパシタＣ１の分極方向は下向きのままとなる。また、このときには、入力信号Ｂが「Ｈ」レベルで入力信号Ｃが「Ｌ」レベルであるので、強誘電体キャパシタＣ２の両端の印加電圧の方向は期間Ｔ１のときと同じになり、強誘電体キャパシタＣ２の分極方向は上向きのままとなる。この結果、期間Ｔ４の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、下向きと上向きになる。
【００８８】
次に、期間Ｔ４の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ４の前半の状態）と同じ向きのままである。
次に、期間Ｔ５の前半、すなわち入力信号Ａが「Ｈ」レベルで、入力信号Ｂ、Ｃが「Ｌ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
【００８９】
この場合には、入力信号Ａが「Ｈ」レベルで入力信号Ｃが「Ｌ」レベルであるので、強誘電体キャパシタＣ１の両端の印加電圧の方向が期間Ｔ１のときと同じになり、強誘電体キャパシタＣ１の分極方向は下向きのままとなる。また、このときには、入力信号Ｂ、Ｃがいずれも「Ｌ」レベルであるので、強誘電体キャパシタＣ２の両端の電位差は生じないので、強誘電体キャパシタＣ２の分極方向は上向きのままとなる。この結果、期間Ｔ５の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、下向きと上向きになる。
【００９０】
次に、期間Ｔ５の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ５の前半の状態）と同じ向きのままである。
次に、期間Ｔ６の前半、すなわち入力信号Ａ、Ｂが「Ｈ」レベルで、入力信号Ｃが「Ｌ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。この場合には、強誘電体キャパシタＣ１、Ｃ２の印加電圧の状態が期間Ｔ１の場合と同様である。このため、期間Ｔ６の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、下向きと上向きになる。
【００９１】
次に、期間Ｔ６の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ６の前半の状態）と同じ向きのままである。
次に、図９の各期間Ｔ３において、強誘電体キャパシタＣ１、Ｃ２から演算結果の内容を読み出すデータ読み出し動作について説明する。
【００９２】
期間Ｔ３では、オンオフ制御信号ＳＰ０は「Ｌ」レベル、入力信号Ａ、Ｂは「Ｈ」レベル、入力信号Ｃは「Ｌ」レベルであるので、上記の図２の期間Ｔ３の場合と同様である。従って、図９に示すように、強誘電体キャパシタＣ１の分極方向は下向きで、強誘電体キャパシタＣ２の分極方向は上向きとなる。
次に、図２の場合と同様に、この場合の出力電圧Ｑについて図９を参照して検討する。
【００９３】
図９において、期間Ｔ２から期間Ｔ３、期間Ｔ４から期間Ｔ３、期間Ｔ５から期間Ｔ３、および期間Ｔ６から期間Ｔ３への各遷移では、強誘電体キャパシタＣ１、Ｃ２は共に分極方向の変化がないので、図４（ｂ）の状態となり、出力電圧Ｑは低い電圧となる。この結果、図１に示す回路の出力電圧Ｑは、図９に示すような波形となる。
【００９４】
次に、図２の場合と同様に、その出力電圧Ｑに基づいて出力ＯＵＴを求めると、図９に示すようになる。
すなわち、出力電圧Ｑを基準電圧Ｖｒｅｆ０を使用して２値化した値のうち、期間Ｔ３の各値（図９の丸で囲んだ値）に着目すると、左から「０、０、０、０」となり、これに応じた出力ＯＵＴ（Ｖｒｅｆ０）は図９に示すようになる。
【００９５】
この各出力ＯＵＴ（Ｖｒｅｆ０）と、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂ、Ｃとの対応をとると、図１０に示す真理値表が得られる。この真理値表に基づいて、入力と出力の関係を求めると、次の（９）式が得られる。
ＯＵＴ（Ｖｒｅｆ０）＝０・・・・（９）
一方、出力電圧Ｑを基準電圧Ｖｒｅｆ１を使用して２値化した値のうち、期間Ｔ３の各値（図９の三角で囲んだ値）に着目すると、左から「０、０、０、０」となり、これに応じた出力ＯＵＴ（Ｖｒｅｆ１）は図９に示すようになる。
【００９６】
この各出力ＯＵＴ（Ｖｒｅｆ１）と、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂ、Ｃとの対応をとると、図１０に示す真理値表が得られる。この真理値表に基づいて、入力と出力の関係を求めると、次の（１０）式が得られる。
ＯＵＴ（Ｖｒｅｆ１）＝０・・・・（１０）
次に、図１の回路で図１２に示す真理値表の論理演算を実現させる場合の動作について、図１、図１１、および図１２を参照して説明する。
【００９７】
この場合には、図１１に示すように、以下の（１）〜（３）の３つの動作を論理演算処理の一単位としている。
（１）期間Ｔ１において、論理演算に先立って行う強誘電体キャパシタＣ１、Ｃ２への分極方向の書き込み動作。
（２）期間Ｔ２、Ｔ４、Ｔ５、またはＴ６において、入力信号Ａ、Ｂ、Ｃとして入力される入力データの強誘電体キャパシタＣ１、Ｃ２での論理演算およびその演算結果を記憶する動作。
（３）期間Ｔ３において、強誘電体キャパシタＣ１、Ｃ２から演算結果の内容（データ）を読み出すデータ読み出し動作。
【００９８】
まず、図１１の期間Ｔ１において、論理演算に先立って行う強誘電体キャパシタＣ１、Ｃ２への分極方向の書き込み動作を行うが、この動作は図９の期間Ｔ１の動作と同じである。その結果、図１１に示す各期間Ｔ１では、図示のように、強誘電体キャパシタＣ１は下向きに分極されるとともに、強誘電体キャパシタＣ２は上向きに分極される。
【００９９】
次に、図１１の期間Ｔ２、Ｔ４、Ｔ５またはＴ６において、入力信号Ａ、Ｂ、Ｃとして入力される入力データの強誘電体キャパシタＣ１、Ｃ２での論理演算、およびその演算結果を記憶する動作について説明する。
この期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１に示す制御端子１４に入力されるオンオフ制御信号ＳＰ０は、図１１に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオン状態となる。この結果、入力信号Ａと入力信号Ｃの電位差が強誘電体キャパシタＣ１の両電極間に印加され、入力信号Ｂと入力信号Ｃとの電位差が強誘電体キャパシタＣ２の両電極間に印加される。
【０１００】
この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂ、Ｃは図６の場合と同様であり、図１１に示すようになる。
すなわち、期間Ｔ２では、入力信号Ａ、Ｂ、Ｃとして（０、０、１）が入力され、期間Ｔ４では、入力信号Ａ、Ｂ、Ｃとして（０、１、１）が入力される。また、期間Ｔ５では、入力信号Ａ、Ｂ、Ｃとして（１、０、１）が入力され、期間Ｔ６では、入力信号Ａ、Ｂ、Ｃとして（１、１、１）が入力される。
【０１０１】
次に、図１１の各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタＣ１、Ｃ２の分極方向について説明する。
まず、期間Ｔ２の前半、すなわち入力信号Ａ、Ｂが「Ｌ」レベル、入力信号Ｃが「Ｈ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
【０１０２】
この場合には、入力信号Ａが「Ｌ」レベルで入力信号Ｃが「Ｈ」レベルであるので、強誘電体キャパシタＣ１の両端の印加電圧の方向は期間Ｔ１のときとは逆になり、強誘電体キャパシタＣ１の分極方向は上向きとなる。また、このときには、入力信号Ｂが「Ｌ」レベルで入力信号Ｃが「Ｈ」レベルであるので、強誘電体キャパシタＣ２の両端の印加電圧の方向は期間Ｔ１のときとは逆になり、強誘電体キャパシタＣ２の分極方向は下向きとなる。この結果、期間Ｔ２の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、上向きと下向きになる。
【０１０３】
次に、期間Ｔ２の前半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ２の前半の状態）と同じ向きのままである。
次に、期間Ｔ４の前半、入力信号Ａが「Ｌ」レベルで、入力信号Ｂ、Ｃが「Ｈ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
【０１０４】
この場合には、入力信号Ａが「Ｌ」レベルで入力信号Ｃが「Ｈ」レベルであるので、強誘電体キャパシタＣ１の両端の印加電圧の方向は期間Ｔ１のときとは逆となり、強誘電体キャパシタＣ１の分極方向は上向きになる。また、このときには、入力信号Ｂが「Ｈ」レベルで入力信号Ｃが「Ｈ」レベルであるので、強誘電体キャパシタＣ２の両端の電位差は生ぜず、強誘電体キャパシタＣ２の分極方向は上向きのままとなる。この結果、期間Ｔ４の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、両方とも上向きになる。
【０１０５】
次に、期間Ｔ４の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ４の前半の状態）と同じ向きのままである。
次に、期間Ｔ５の前半、すなわち入力信号Ａが「Ｈ」レベル、入力信号Ｂが「Ｌ」レベル、および入力信号Ｃが「Ｈ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。
【０１０６】
この場合には、入力信号Ａが「Ｈ」レベルで入力信号Ｃが「Ｈ」レベルであり、強誘電体キャパシタＣ１の両端の電位差が生じないので、強誘電体キャパシタＣ１の分極方向は下向きのままとなる。また、このときには、入力信号Ｂが「Ｌ」レベルで入力信号Ｃが「Ｈ」レベルであり、強誘電体キャパシタＣ２の両端の印加電圧の方向が期間Ｔ１のときとは逆になるので、強誘電体キャパシタＣ２の分極方向は下向きになる。この結果、期間Ｔ５の前半では、強誘電体キャパシタＣ１、Ｃ２の分極方向は、両方とも下向きになる。
【０１０７】
次に、期間Ｔ５の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ５の前半の状態）と同じ向きのままである。
次に、期間Ｔ６の前半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｈ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。この場合には、入力信号Ａ、Ｂ、Ｃがいずれも「Ｈ」レベルであって、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は期間Ｔ１の状態と同じ向きのままである。
【０１０８】
次に、期間Ｔ６の後半、すなわち入力信号Ａ、Ｂ、Ｃがいずれも「Ｌ」レベルの場合における強誘電体キャパシタＣ１、Ｃ２の分極方向について検討する。この場合には、強電体キャパシタＣ１、Ｃ２の両端には電位差が生じないので、強誘電体キャパシタＣ１、Ｃ２の分極方向は前の状態（期間Ｔ６の前半の状態）と同じ向きのままである。
【０１０９】
次に、図１１の各期間Ｔ３において、強誘電体キャパシタＣ１、Ｃ２から演算結果の内容を読み出すデータ読み出し動作について説明する。
期間Ｔ３では、オンオフ制御信号ＳＰ０は「Ｌ」レベル、入力信号Ａ、Ｂは「Ｈ」レベル、入力信号Ｃは「Ｌ」レベルであるので、上記の図２の期間Ｔ３の場合と同様である。従って、図１１に示すように、強誘電体キャパシタＣ１の分極方向は下向きで、強誘電体キャパシタＣ２の分極方向は上向きとなる。
【０１１０】
次に、図２の場合と同様に、この場合の出力電圧Ｑについて図１１を参照して検討する。
図１１において、期間Ｔ２から期間Ｔ３への遷移では、強誘電体キャパシタＣ１、Ｃ２は共に分極方向の変化があるので、図５（ｅ）の状態となり、出力電圧Ｑは高い電圧となる。また、期間Ｔ４から期間Ｔ３への遷移では、強誘電体キャパシタＣ１のみに分極方向の変化があるので、図４（ｃ）の状態となり、出力電圧Ｑは中の電圧となる。さら、期間Ｔ５から期間Ｔ３への遷移では、強誘電体キャパシタＣ２のみに分極方向の変化があるので、図４（ｄ）の状態となり、出力電圧Ｑは中の電圧となる。また、期間Ｔ６から期間Ｔ３への遷移では、強誘電体キャパシタＣ１、Ｃ２は共に分極方向の変化がないので、図４（ｂ）の状態となり、出力電圧Ｑは低い電圧となる。
【０１１１】
このような動作により、図１に示す回路の出力電圧Ｑは、図１１に示すような波形となる。
次に、図２の場合と同様に、その出力電圧Ｑに基づいて出力ＯＵＴを求めると、図１１に示すようになる。
すなわち、出力電圧Ｑを基準電圧Ｖｒｅｆ０を使用して２値化した値のうち、期間Ｔ３の各値（図１１の丸で囲んだ値）に着目すると、左から「１、０、０、０」となり、これに応じた出力ＯＵＴ（Ｖｒｅｆ０）は、図１１に示すようになる。
【０１１２】
この各出力ＯＵＴ（Ｖｒｅｆ０）と、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂ、Ｃとの対応をとると、図１２に示す真理値表が得られる。この真理値表に基づいて、入力と出力の関係を求めると、次の（１１）式が得られる。
ＯＵＴ（Ｖｒｅｆ０）＝（／Ａ）×（／Ｂ）・・・・（１１）
一方、出力電圧Ｑを基準電圧Ｖｒｅｆ１を使用して２値化した値のうち、期間Ｔ３の各値（図１１の三角で囲んだ値）に着目すると、左から「１、１、１、０」となり、これに応じた出力ＯＵＴ（Ｖｒｅｆ１）は、図１１に示すようになる。
【０１１３】
この各出力ＯＵＴ（Ｖｒｅｆ１）と、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂ、Ｃとの対応をとると、図７に示す真理値表が得られる。この真理値表に基づいて、入力と出力の関係を求めると、次の（１２）式が得られる。
ＯＵＴ（Ｖｒｅｆ１）＝（／Ａ）＋（／Ｂ）・・・・（１２）
次に、図１０に示す真理値表と図１２に示す真理値表を１つにまとめると、図１３に示す真理値表が得られる。
【０１１４】
図１３に示す真理値表に基づいて、入力と出力の関係を求めると、次の（１３）（１４）式が得られる。
ＯＵＴ（Ｖｒｅｆ０）＝Ｃ×（／Ａ）×（／Ｂ）    ・・・・（１３）
ＯＵＴ（Ｖｒｅｆ１）＝Ｃ×｛（／Ａ）＋（／Ｂ）｝・・・・（１４）
以上の説明からわかるように、第１実施形態によれば、強誘電体キャパシタＣ１、Ｃ２の分極方向と、出力電圧Ｑを２値化する基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１との組み合わせで、式（７）（８）（１３）（１４）の４通りの演算を選択することができる。
【０１１５】
また、この第１実施形態によれば、図８または図１３の真理値表からわかるように、一度に２種類の論理演算を行うことが可能である。
さらに、この第１実施形態によれば、回路規模を小さくできるので、消費電流の低減化を図ることができる。
また、この第１実施形態によれば、強誘電体キャパシタＣ１、Ｃ２の分極方向は電源をオフにしても保持できるので、演算の種類とデータを記憶しておくことが可能である。
【０１１６】
次に、本発明の第２実施形態について、図１４を参照して説明する。
この第２実施形態は、図１に示す第１実施形態を基本とし、これに図１４に示すような２値化回路としてのコンパレータ２１と、インバータ回路２２と、アンド回路２３とを追加し、出力電圧Ｑを２値化する際の基準電圧Ｖｒｅｆの任意の設定により、入力信号Ａ、Ｂ、Ｃとして入力される３つの入力データについて４種類の演算処理のうちの１つを選択できるようにしたものである。
【０１１７】
なお、以下では、図１の回路と同一の構成要素については、同一符号を付してその説明は省略する。
コンパレータ２１の＋入力端子には、強誘電体キャパシタＣ１、Ｃ２の共通接続部からの出力電圧Ｑが供給され、その−入力端子には出力電圧Ｑを２値化するための任意の基準電圧Ｖｒｅｆが設定できるようになっている。コンパレータ２１の出力は、アンド回路２３の一方の入力側に供給されるようになっている。インバータ回路２２は、その入力側がオンオフ制御信号ＳＰ０が入力される制御端子１４に接続され、その出力側がアンド回路２３の他方の入力側に接続されている。また、アンド回路２３の出力側からは、出力ＯＵＴを取り出すようになっている。
【０１１８】
次に、このような構成からなる第２実施形態の動作について、図１４を参照して説明する。なお、以下の説明では、図１の回路に相当する部分の動作説明は省略する。
コンパレータ２１は、強誘電体キャパシタＣ１、Ｃ２の共通接続部からの出力電圧Ｑが基準電圧Ｖｒｅｆを上回る場合に「Ｈ」レベルを出力し、その出力電圧Ｑが基準電圧Ｖｒｅｆを下回る場合に「Ｌ」レベルを出力する。インバータ回路２２は、制御端子１４に入力されるオンオフ制御信号ＳＰ０を反転し、この反転信号をアンド回路２３に出力する。アンド回路２３は、コンパレータ２１の出力とインバータ回路２２の出力の論理積演算を行い、その演算結果を出力する。
【０１１９】
ここで、コンパレータ２１には、基準電圧Ｖｒｅｆとして、基準電圧Ｖｒｅｆ０または基準電圧Ｖｒｅｆ１を設定できる。従って、第２実施形態の各部の波形は、図２、図６、図９、および図１１に示すようになる。
このように、第２実施形態によれば、出力電圧Ｑ、基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１、およびオンオフ制御信号ＳＰ０を使用することにより、入力信号（入力データ）Ａ、Ｂ、Ｃについて、式（７）（８）（１３）（１４）の４種類の演算を回路の変更なしに選択できる。
【０１２０】
ここで、重要なことは、出力電圧Ｑとオンオフ制御信号ＳＰ０を使用していることであり、入力信号Ａ、Ｂ、Ｃについて４種類の演算が回路の変更なしで実現できるものであれば、その回路の構成は問わない。
次に、本発明の第３実施形態について、図１５を参照して説明する。
この第３実施形態は、図１に示す第１実施形態を基本とし、これに図１５に示すような２値化回路としての２つのコンパレータ３１、３２と、インバータ回路３３と、２つのアンド回路３４、３５とを追加し、これらにより一度に２種類の論理演算ができ、この２つの論理演算の結果を同時に読み出すことができるようにしたものである。
【０１２１】
なお、以下では、図１の回路と同一の構成要素については、同一符号を付してその説明は省略する。
コンパレータ３１の＋入力端子には、強誘電体キャパシタＣ１、Ｃ２の共通接続部からの出力電圧Ｑが供給され、その−入力端子には所定の基準電圧Ｖｒｅｆ０が設定されるようになっている。コンパレータ３１の出力は、アンド回路３４の一方の入力側に供給されるようになっている。
【０１２２】
コンパレータ３２の＋入力端子には、強誘電体キャパシタＣ１、Ｃ２の共通接続部からの出力電圧Ｑが供給され、その−入力端子には所定の基準電圧Ｖｒｅｆ１が供給されるようになっている。コンパレータ３２の出力は、アンド回路３５の一方の入力側に供給されるようになっている。
インバータ回路３３は、その入力側がオンオフ制御信号ＳＰ０が入力される制御端子１４に接続され、その出力側がアンド回路３４、３５の他方の各入力側に設定されるようになっている。また、アンド回路３４、３５の各出力側からは、出力ＯＵＴ（Ｖｒｅｆ０）、出力ＯＵＴ（Ｖｒｅｆ１）をそれぞれ取り出すようになっている。
【０１２３】
次に、このような構成からなる第３実施形態の動作について、図１５を参照して説明する。なお、以下の説明では、図１の回路に相当する部分の動作説明は省略する。
コンパレータ３１は、強誘電体キャパシタＣ１、Ｃ２の共通接続部からの出力電圧Ｑが基準電圧Ｖｒｅｆ０を上回る場合に「Ｈ」レベルを出力し、その出力電圧Ｑが基準電圧Ｖｒｅｆ０を下回る場合に「Ｌ」レベルを出力する。また、コンパレータ３２は、出力電圧Ｑが基準電圧Ｖｒｅｆ１を上回る場合に「Ｈ」レベルを出力し、その出力電圧Ｑが基準電圧Ｖｒｅｆ１を下回る場合に「Ｌ」レベルを出力する。
【０１２４】
インバータ回路２２は、制御端子１４に入力されるオンオフ制御信号ＳＰ０を反転し、この反転信号をアンド回路３４、３５にそれぞれ出力する。アンド回路３４は、コンパレータ３１の出力とインバータ回路３３の出力の論理積演算を行い、その演算結果を出力する。アンド回路３５は、コンパレータ３２の出力とインバータ回路３３の出力の論理積演算を行い、その演算結果を出力する。
【０１２５】
従って、第３実施形態の各部の波形は、図２、図６、図９、および図１１に示すようになる。
このように、第３実施形態によれば、式（７）（８）に示す２つの論理演算を同時に行い、その各演算結果を同時に出力することができる。
ここで、式（７）（８）において、Ｃ＝０とすると、式（３）（４）に示す２つの論理演算を同時に行い、出力することができる。
【０１２６】
一方、Ｃ＝１とすると、式（５）（６）に示すように、Ｑ（Ｖｒｅｆ０）＝１、Ｑ（Ｖｒｅｆ１）＝１となる。従って、出力データは、入力信号Ａ、Ｂのいかんにかかわらず「１」となるので、出力データを「１」に固定するマスク信号として、入力信号Ｃを使用することができる（図８の真理値表を参照）。
また、第３実施形態によれば、式（１３）（１４）に示す２つの論理演算を同時に行い、その各演算結果を同時に出力することができる。
【０１２７】
ここで、式（１３）（１４）において、Ｃ＝１とすると、式（１１）（１２）に示す２つの論理演算を同時に行い、出力することができる。
一方、Ｃ＝０とすると、式（９）（１０）に示すように、Ｑ（Ｖｒｅｆ０）＝０、Ｑ（Ｖｒｅｆ１）＝０となる。従って、出力データは、入力信号Ａ、Ｂのいかんにかかわらず「０」となるので、出力データを「０」に固定するマスク信号として、入力信号Ｃを使用することができる（図１３の真理値表を参照）。
【０１２８】
このように、この第３実施形態では、一度の演算で２種類の演算が実現でき、これにより演算回数を大幅に減らすことができるので、高速な演算処理が可能となる。
次に、本発明の第４実施形態について、図１６を参照して説明する。
図１に示す第１実施形態では、演算対象である入力信号（入力データ）と、強誘電体キャパシタＣ１、Ｃ２の分極方向を決定する分極方向設定信号と、強誘電体キャパシタＣ１、Ｃ２のデータを読み出すデータ読み出し信号とを、入力信号Ａ、Ｂ、Ｃとして入力端子１１、１２、１３から時分割で強誘電体キャパシタＣ１、Ｃ２に供給するようにした。
【０１２９】
第４実施形態は、これに代えて、データ読み出し信号を別個に用意し、これを後述のように別個の端子から強誘電体キャパシタＣ１、Ｃ２にそれぞれ供給するようにし、各種の演算を行う際の制御の容易化を図るようにしたものである。
これを実現するために、第４実施形態は、図１６に示すように、強誘電体キャパシタＣ１、Ｃ２と、スイッチング素子である５つのＭＯＳトランジスタＴＲ２１〜ＴＲ２５とを備え、入力信号Ａ、Ｂ、Ｃに含まれる入力データについて第１実施形態と同様な論理演算ができるとともに、その論理演算の結果を強誘電体キャパシタＣ１、Ｃ２に記憶させ、かつ、その強誘電体キャパシタＣ１、Ｃ２の記憶内容を出力端子３６から読み出すことができるようにした。
【０１３０】
回路について具体的に説明すると、図１６に示すように、強誘電体キャパシタＣ１と強誘電体キャパシタＣ２とを直列に接続させるとともに、その共通接続部を出力端子３６に接続させ、その出力端子３６から出力電圧Ｑを取り出すようになっている。
ＭＯＳトランジスタＴＲ２１は、その一端側であるドレインが入力端子３１に接続され、その他端側であるソースが、強誘電体キャパシタＣ１の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ２１のゲートは、制御端子３４に接続されている。
【０１３１】
ＭＯＳトランジスタＴＲ２２は、その一端側であるドレインが入力端子３３に接続され、その他端側であるソースが両強誘電体キャパシタＣ１、Ｃ２の共通接続部に接続されている。また、ＭＯＳトランジスタＴＲ２２のゲートは、制御端子３４に接続されている。
ＭＯＳトランジスタＴＲ２３は、その一端側であるドレインが入力端子３２に接続され、その他端側であるソースが、強誘電体キャパシタＣ２の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ２３のゲートは、制御端子３４に接続されている。
【０１３２】
ＭＯＳトランジスタＴＲ２４は、その一端側であるドレインに正の電源電圧ＶＤＤが供給され、その他端側であるソースが、強誘電体キャパシタＣ１の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ２４のゲートは、制御端子３５に接続されている。
【０１３３】
ＭＯＳトランジスタＴＲ２５は、その一端側であるドレインに正の電源電圧ＶＤＤが供給され、その他端側であるソースが、強誘電体キャパシタＣ２の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ２５のゲートは、制御端子３５に接続されている。
【０１３４】
また、入力端子３１、３２、３３には、図１８に示すような各入力信号Ａ、Ｂ、Ｃがそれぞれ入力されるようになっている。この各入力信号Ａ、Ｂ、Ｃは、それぞれ強誘電体キャパシタＣ１、Ｃ２の分極方向を設定する分極方向設定信号と、演算処理の対象となる入力データとからなる。そして、分極方向設定信号は図１８の各期間Ｔ１に入力され、入力データは図１８の期間Ｔ２、Ｔ４、Ｔ５、Ｔ６にそれぞれ入力される。
【０１３５】
制御端子３４には、図１８に示すようなオンオフ制御信号ＳＰ０が入力されるようになっている。このオンオフ制御信号ＳＰ０は、入力信号Ａ、Ｂ、Ｃの強誘電体キャパシタＣ１、Ｃ２への書き込みを許可するなどのために、ＭＯＳトランジスタＴＲ２１〜ＴＲ２３をオンオフするための信号である。
制御端子３５には、制御端子３４に入力されるオンオフ制御信号ＳＰ０を反転した制御信号（／ＳＰ０）が入力されるようになっている。この制御信号（／ＳＰ０）は、ＭＯＳトランジスタＴＲ２４、２５をオンオフ制御するために使用される。
【０１３６】
ところで、このような構成からなる図１６に示す回路は、図１７に示す回路に置き換えることがきる。
すなわち、図１６に示す制御端子３５に入力される制御信号（／ＳＰ０）は、制御端子３４に入力されるオンオフ制御信号ＳＰ０を反転した信号である。そこで、図１７の回路では、制御端子３５に代えてインバータ回路３７を設け、これにより制御端子３４に入力されるオンオフ制御信号ＳＰ０を反転して制御信号（／ＳＰ０）を得るようにし、その制御信号（／ＳＰ０）をＭＯＳトランジスタＴＲ２４、ＴＲ２５の各ゲートに供給するようにした。
【０１３７】
次に、このような構成からなる第４実施形態の図１７の回路の動作について、図１７および図１８を参照して説明する。
ここで、図１８の場合の演算処理は、第１実施形態の図２の場合の演算処理と同じである。
図１８の場合には、入力信号Ａ、Ｂ、Ｃとして、強誘電体キャパシタＣ１、Ｃ２の分極方向を設定する分極方向設定信号と、入力データとが入力されるので、期間Ｔ１および期間Ｔ２、Ｔ４、Ｔ５、Ｔ６、については、図２の場合との違いはない。
【０１３８】
しかし、図１８の場合には、入力信号Ａ、Ｂ、Ｃを使用することによりデータの読み出しを行っていない。このため、各期間Ｔ３では、図２の場合には入力信号Ａ、Ｂが「Ｈ」レベルとなるが、図１８の場合には入力信号Ａ、Ｂが「Ｌ」レベルとなる。
ただし、この第４実施形態では、図１８の各期間Ｔ３において、オンオフ制御信号ＳＰ０がインバータ回路３７で反転され、これによりＭＯＳトランジスタＴＲ２４、ＴＲ２５がオンとなり、強誘電体キャパシタＣ１、Ｃ２に電源電圧ＶＤＤが印加される（図１７参照）。従って、その電源電圧ＶＤＤは、図２の期間Ｔ３における入力信号Ａ、Ｂの「Ｈ」レベルに相当する。
【０１３９】
次に、オンオフ制御信号ＳＰ０の波形について、図１８の場合と図２の場合を比較すると、両者は同じになる。
この第４実施形態が、第１実施形態の図２以外の図６、図９、および図１１の場合に対応する演算処理をする動作は、その各図中の期間Ｔ３において、入力信号Ａ、Ｂ、Ｃを「Ｌ」レベルに固定してデータの読み出し信号として使用しない点を除けば、同じとなる。
【０１４０】
ただし、ここで、期間Ｔ３において入力信号Ａ、Ｂ、Ｃを「Ｌ」レベルにしているのは、入力信号Ａ、Ｂ、Ｃの直前の状態が「Ｌ」レベルであるので「Ｌ」レベルにしているにすぎない。従って、入力信号Ａ、Ｂ、Ｃは、強誘電体キャパシタＣ１、Ｃ２に接続されていないので、どのようなレベルであっても構わない。
以上のように、この第４実施形態によれば、第１実施形態と同様に、図８または図１３に示す論理演算が実現でき、その演算の制御が第１実施形態の場合に比べて容易となる。
【０１４１】
次に、本発明の第５実施形態について、図１９を参照して説明する。
この第５実施形態は、図１７に示す第４実施形態を基本とし、これに図１９に示すような２値化回路としてのコンパレータ４１と、アンド回路４２とを追加し、出力電圧Ｑを２値化する際の基準電圧Ｖｒｅｆを任意に設定することにより、入力信号Ａ、Ｂ、Ｃとして入力される３の入力データについて、４種類の演算を選択できるようにしたものである。
【０１４２】
なお、以下では、図１７の回路と同一の構成要素については、同一符号を付してその説明は省略する。
コンパレータ４１の＋入力端子には、強誘電体キャパシタＣ１、Ｃ２の共通接続部からの出力電圧Ｑが供給され、その−入力端子には出力電圧Ｑを２値化するための任意の基準電圧Ｖｒｅｆが設定されるようになっている。コンパレータ４１の出力は、アンド回路４２の一方の入力側に供給されるようになっている。アンド回路４２の他方の入力側には、オンオフ制御信号ＳＰ０をインバータ回路３７で反転した信号が供給されるようになっている。また、アンド回路４２の出力側からは、出力ＯＵＴを取り出すようになっている。
【０１４３】
次に、このような構成からなる第５実施形態の動作について、図１９を参照して説明する。なお、以下の説明では、図１７の回路に相当する部分の動作説明は省略する。
コンパレータ４１は、強誘電体キャパシタＣ１、Ｃ２の共通接続部からの出力電圧Ｑが基準電圧Ｖｒｅｆを上回る場合に「Ｈ」レベルを出力し、その出力電圧Ｑが基準電圧Ｖｒｅｆを下回る場合に「Ｌ」レベルを出力する。アンド回路４２は、コンパレータ４１の出力と強誘電体キャパシタＣ１，Ｃ２の共通接続部の出力電圧Ｑの論理積演算を行い、その演算結果を出力する。
【０１４４】
ここで、コンパレータ４１には、基準電圧Ｖｒｅｆとして、基準電圧Ｖｒｅｆ０または基準電圧Ｖｒｅｆ１を設定できる。従って、第５実施形態の各部の波形は、図２、図６、図９、および図１１に示すようになる。
このように、第５実施形態によれば、出力電圧Ｑ、基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１、およびオンオフ制御信号ＳＰ０を使用することにより、入力信号（入力データ）Ａ、Ｂ、Ｃについて、式（７）（８）（１３）（１４）の４種類の演算を回路の変更なしに選択できる。
【０１４５】
なお、上記の第５実施形態では、コンパレータ４１とアンド回路４２などを使用して出力電圧Ｑを２値化するようにした。しかし、これに代えて、図１５に示す第３実施形態のように２つのコンパレータや２つのアンド回路を使用し、出力電圧Ｑを異なる基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１を用いて、出力電圧Ｑをそれぞれ２値化するようにしても良い。このようにすると、第３実施形態と同様に、３つの入力データについて、２つの論理演算を行い、その２つの演算結果を同時に出力することができる。
【０１４６】
次に、本発明の第６実施形態について、図２０を参照して説明する。
図１に示す第１実施形態では、上記のように、分極方向設定信号と、入力データと、データ読み出し信号とを、入力信号Ａ、Ｂ、Ｃとして入力端子１１、１２、１３から時分割で強誘電体キャパシタＣ１、Ｃ２に供給するようにした。
第６実施形態は、これに代えて、入力信号Ａ、Ｂ、Ｃを入力データの入力のために使用するようにして、分極方向設定信号と、データ読み出し信号を別個に用意し、これを後述のように別個の端子から強誘電体キャパシタＣ１、Ｃ２にそれぞれ供給するようにし、各種の演算を行う際の制御の容易化を図るようにしたものである。
【０１４７】
これを実現するために、第６実施形態は、図２０に示すように、強誘電体キャパシタＣ１、Ｃ２と、スイッチング素子である６つのＭＯＳトランジスタＴＲ３１〜ＴＲ３６と、インバータ回路５６とを備え、入力信号Ａ、Ｂ、Ｃとして入力される３つの入力データについて第１実施形態と同様な論理演算ができるとともに、その論理演算の結果を強誘電体キャパシタＣ１、Ｃ２に記憶させ、かつ、その記憶内容を出力端子５９から読み出すことができるようにした。
【０１４８】
回路について具体的に説明すると、図２０に示すように、強誘電体キャパシタＣ１と強誘電体キャパシタＣ２とを直列に接続させるとともに、その共通接続部を出力端子５９に接続させ、その出力端子５９から出力電圧Ｑを取り出すようになっている。
ＭＯＳトランジスタＴＲ３１は、その一端側であるドレインが入力端子５１に接続され、その他端側であるソースが、強誘電体キャパシタＣ１の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ３１のゲートは、制御端子５４に接続されている。
【０１４９】
ＭＯＳトランジスタＴＲ３２は、その一端側であるドレインが入力端子５３に接続され、その他端側であるソースが両強誘電体キャパシタＣ１、Ｃ２の共通接続部に接続されている。また、ＭＯＳトランジスタＴＲ３２のゲートは、制御端子５４に接続されている。
ＭＯＳトランジスタＴＲ３３は、その一端側であるドレインが入力端子５２に接続され、その他端側であるソースが、強誘電体キャパシタＣ２の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ３３のゲートは、制御端子５４に接続されている。
【０１５０】
ＭＯＳトランジスタＴＲ３４は、その一端側であるドレインが制御端子５７に接続され、その他端側であるソースが、強誘電体キャパシタＣ１の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ３４のゲートは、インバータ５６の出力側に接続され、制御端子５４に入力されるデータストローブ信号ＤＳ０をインバータ回路５６で反転した信号が供給されるようになっている。
【０１５１】
ＭＯＳトランジスタＴＲ３５は、その一端側であるドレインが制御端子５７に接続され、その他端側であるソースが、強誘電体キャパシタＣ２の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ３５のゲートは、インバータ回路５６の出力側に接続され、制御端子５４に入力されるデータストローブ信号ＤＳ０をインバータ回路５６で反転した信号が供給されるようになっている。
【０１５２】
ＭＯＳトランジスタＴＲ３６は、その一端側が制御端子５８に接続され、その他端側が、強誘電体キャパシタＣ１、Ｃ２の共通接続部に接続されている。また、ＭＯＳトランジスタＴＲ３６のゲートは、制御端子５５に入力されるオンオフ制御信号ＰＳ０が供給されるようになっている。
また、入力端子５１、５２、５３には、図２１に示すような各入力信号Ａ、Ｂ、Ｃがそれぞれ入力されるようになっている。
【０１５３】
制御端子５４には、図２１に示すようなデータストローブ信号ＤＳ０が入力されるようになっている。このデータストローブ信号ＤＳ０は、入力信号Ａ、Ｂ、Ｃの強誘電体キャパシタＣ１、Ｃ２への書き込みを許可するために、ＭＯＳトランジスタＴＲ３１〜ＴＲ３３をオンするための信号である。
また、データストローブ信号ＤＳ０はインバータ回路５６で反転され、この反転信号がＭＯＳトランジスタＴＲ３４、ＴＲ３５のオンオフ制御を行うようになっている。
【０１５４】
制御端子５５には、図２１に示すようなオンオフ制御信号ＳＰ０が入力されるようになっている。このオンオフ制御信号ＳＰ０は、ＭＯＳトランジスタＴＲ３６をオンオフ制御するために使用される。
制御端子５７には、図２１に示すような分極方向設定信号ＶＳ０が入力されるようになっている。この分極方向設定信号ＶＳ０は、強誘電体キャパシタＣ１、Ｃ２の分極方向の設定を行うための信号である。
【０１５５】
制御端子５８には、図２１に示すような制御信号ＶＳ１が入力されるようになっている。この制御信号ＶＳ１は、強誘電体キャパシタＣ１、Ｃ２の分極方向の設定と、強誘電体キャパシタＣ１、Ｃ２からのデータを読み出しとを行うための信号である。
次に、このような構成からなる第６実施形態の動作について、図２０〜図２２を参照して説明する。
【０１５６】
まず、図２１を参照して説明するが、この図２１の場合の演算処理は、第１実施形態の図２の場合の演算処理と同じである。
まず、図２１の期間Ｔ１において、論理演算に先立って行う強誘電体キャパシタＣ１、Ｃ２への分極方向の書き込み動作について説明する。
期間Ｔ１では、図２０に示す制御端子５５に入力されるオンオフ制御信号ＳＰ０は、図２１に示すよう「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ３６はオン状態となる。このため、制御端子５８に入力される制御信号ＶＳ１が、両強誘電体キャパシタＣ１、Ｃ２の共通接続部に、「Ｈ」レベルの分極方向設定信号として印加される。
【０１５７】
また、このときには、制御端子５４に入力されるデータストローブ信号ＤＳ０は「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ３１、ＴＲ３２、ＴＲ３３はオフ状態となっている。このため、入力端子５１、５２、５３からは入力信号Ａ、Ｂ、Ｃが入力されない状態となっている。
さらに、このときには、データストローブ信号ＤＳ０がインバータ回路５６で反転され、この「Ｈ」レベルの反転信号がＭＯＳトランジスタＴＲ３４、ＴＲ３５のゲートに入力されるので、ＭＯＳトランジスタＴＲ３４、ＴＲ３５はオン状態になっている。このため、「Ｌ」レベルの分極方向設定信号ＶＳ０が、強誘電体キャパシタＣ１、Ｃ２にそれぞれ印加されている。
【０１５８】
この結果、図２１の各期間Ｔ１では、図２に示す各期間Ｔ１と同様に、強誘電体キャパシタＣ１が上向きに分極され、強誘電体キャパシタＣ２が下向きに分極される。
次に、図２１の各期間Ｔ２、Ｔ４、Ｔ５またはＴ６において、入力信号Ａ、Ｂ、Ｃとして入力される入力データの強誘電体キャパシタＣ１、Ｃ２での論理演算、およびその演算結果を記憶する動作について説明する。
【０１５９】
まず、データストローブ信号ＤＳ０は、図２１に示すように、期間Ｔ２、Ｔ４、Ｔ５、Ｔ６のすべてにおいて、その前半では「Ｈ」レベルとなっている。そして、データストローブ信号ＤＳ０が「Ｈ」レベルのときには、ＭＯＳトランジスタＴＲ３１、ＴＲ３２、ＴＲ３３はオンとなるので、入力信号Ａ、Ｂ、Ｃがデータとして入力される。また、このときには、ＭＯＳトランジスタＴＲ３４、ＴＲ３５はオフ状態になるとともに、オンオフ制御信号ＳＰ０は「Ｌ」レベルであってＭＯＳトランジスタＴＲ３６はオフ状態になる。
【０１６０】
この結果、期間Ｔ２では、入力信号Ａ、Ｂ、Ｃとして（０、０、０）のデータの入力を行い、期間Ｔ４では、入力信号Ａ、Ｂ、Ｃとして（０、１、０）のデータの入力を行っている。また、期間Ｔ５では、入力信号Ａ、Ｂ、Ｃとして（１、０、０）のデータの入力を行い、期間Ｔ６では、入力信号Ａ、Ｂ、Ｃとして（１、１、０）のデータの入力を行う。
【０１６１】
次に、データストローブ信号ＤＳ０は、図２１に示すように、期間Ｔ２、Ｔ４、Ｔ５、Ｔ６のすべてにおいて、その後半では「Ｌ」レベルとなっている。そして、データストローブ信号ＤＳ０が「Ｌ」レベルのときには、ＭＯＳトランジスタＴＲ３１、ＴＲ３２、ＴＲ３３はオフとなるので、入力信号Ａ、Ｂ、Ｃがデータとして入力されない。また、このときには、ＭＯＳトランジスタＴＲ３４、ＴＲ３５はオン状態になるので、「Ｌ」レベルの分極方向設定信号ＶＳ０が、強誘電体キャパシタＣ１、Ｃ２にそれぞれ印加される。さらに、このときには、オンオフ制御信号ＳＰ０は「Ｈ」レベルであってＭＯＳトランジスタＴＲ３６はオン状態になるので、「Ｌ」レベルの制御信号ＶＳ１が、強誘電体キャパシタＣ１、Ｃ２にそれぞれ印加される。
【０１６２】
従って、図２１の各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６の後半では、制御信号ＶＳ１および分極方向設定信号ＶＳ０はともに「Ｌ」レベルとなるので、各強誘電体キャパシタＣ１、Ｃ２の電圧の電位は、「Ｌ」レベルとなる。これは、次の動作であるデータ読み出しの期間Ｔ３のために行うものである。
次に、図２１の各期間Ｔ３において、強誘電体キャパシタＣ１、Ｃ２から演算結果の内容（データ）を読み出すデータ読み出し動作について説明する。
【０１６３】
図２１の期間Ｔ３では、データストローブ信号ＤＳ０は「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ３１、ＴＲ３２、ＴＲ３３はオフ状態、ＭＯＳトランジスタＴＲ３４、ＴＲ３５はオン状態となる。このため、入力信号Ａ、Ｂ、Ｃは入力されず、分極方向設定信号ＶＳ０が入力される。
また、このときには、オンオフ制御信号は「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ３６はオフになる。このため、制御信号ＶＳ１は入力されることはない。
【０１６４】
従って、図２１の各期間Ｔ３は、図２の場合の各期間Ｔ３の場合と同じ状態になる。
以上の説明により、図２１の場合の論理演算では、図２０の回路の強誘電体キャパシタＣ１、Ｃ２の分極状態の遷移は、図２の場合の論理演算のそれと同じになる。従って、図２１の場合の論理演算の入力と出力の関係は、図３に示す真理値表のようになる。
【０１６５】
次に、図２２を参照して論理演算処理を説明するが、この論理演算処理と図２１の場合の論理演算の違いは、演算処理の対象となるデータとして入力される入力信号Ｃの値が異なるのみである。
すなわち、図２２の演算の場合には、期間Ｔ２では、入力信号Ａ、Ｂ、Ｃとして（０、０、１）のデータの入力を行い、期間Ｔ４では、入力信号Ａ、Ｂ、Ｃとして（０、１、１）のデータの入力を行っている。また、期間Ｔ５では、入力信号Ａ、Ｂ、Ｃとして（１、０、１）のデータの入力を行い、期間Ｔ６では、入力信号Ａ、Ｂ、Ｃとして（１、１、１）のデータの入力を行う。
【０１６６】
この点を除けば、図２２の場合の論理演算では、各部は図２１の場合の論理演算と同じ動作をしている。
以上の説明により、図２２の場合の論理演算では、図２０の回路の強誘電体キャパシタＣ１、Ｃ２の分極状態の遷移は、図６の演算の場合のそれと同じになる。このため、図２２の場合の論理演算の入力と出力の関係は、図７に示す真理値表のようになる。
【０１６７】
従って、この第６実施形態によれば、第１実施形態と同様に、図８に示す真理値表の論理演算を実現できる。また、この第６実施形態では、その説明は省略するが、第１実施形態と同様に図１３に示す真理値表の論理演算ができる。
以上の説明からわかるように、第６実施形態によれば、強誘電体キャパシタＣ１、Ｃ２の分極方向と、出力電圧Ｑを２値化する基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１との組み合わせで、式（７）（８）（１３）（１４）の４通りの演算を選択することができる。
【０１６８】
また、第６実施形態では、演算対象となるデータの入力において、その入力が簡素化されている。このため、図２１、図２２に示すように、入力信号Ａ、Ｂ、Ｃとして入力される入力データは、データストローブ信号ＤＳ０が「Ｈ」レベルのときにのみ確定していれば良く、他の実施形態に比べてデータの取り扱いがより容易になる。
【０１６９】
次に、本発明の第７実施形態について、図２３を参照して説明する。
この第７実施形態は、図２０に示す第６実施形態を基本とし、これに図２３に示すような２値化回路としてのコンパレータ６１と、ノア回路６２と、アンド回路６３とを追加し、出力電圧Ｑを２値化する際の基準電圧Ｖｒｅｆの任意の設定により、入力信号Ａ、Ｂ、Ｃとして入力される３つの入力データについて４種類の演算処理のうちの１つを選択できるようにしたものである。
【０１７０】
なお、以下では、図２０の回路と同一の構成要素については、同一符号を付してその説明は省略する。
コンパレータ６１の＋入力端子には、強誘電体キャパシタＣ１、Ｃ２の共通接続部からの出力電圧Ｑが供給され、その−入力端子には出力電圧Ｑを２値化するための任意の基準電圧Ｖｒｅｆが設定できるようになっている。コンパレータ６１の出力は、アンド回路６３の一方の入力側に供給されるようになっている。ノア回路６２の一方の入力側はオンオフ制御信号ＳＰ０が入力される制御端子５５に接続され、ノア回路６２の他方の入力側はデータストローブ信号ＤＳ０が入力される制御端子５４に入力されるようになっている。また、ノア回路６２の出力側は、アンド回路６３の他方の入力側に接続されている。また、アンド回路６３の出力側からは、出力ＯＵＴを取り出すようになっている。
【０１７１】
次に、このような構成からなる第７実施形態の動作について、図２３を参照して説明する。なお、以下の説明では、図２０の回路に相当する部分の動作説明は省略する。
コンパレータ６１は、強誘電体キャパシタＣ１、Ｃ２の共通接続部からの出力電圧Ｑが基準電圧Ｖｒｅｆを上回る場合に「Ｈ」レベルを出力し、その出力電圧Ｑが基準電圧Ｖｒｅｆを下回る場合に「Ｌ」レベルを出力する。ノア回路６２はオンオフ制御信号ＳＰ０とデータストローブ信号ＤＳ０との論理和否定演算を行い、その演算結果をアンド回路６３に出力する。アンド回路６３は、コンパレータ６１の出力とノア回路６２の出力の論理積演算を行い、その演算結果を出力する。
【０１７２】
ここで、コンパレータ６１には、基準電圧Ｖｒｅｆとして、基準電圧Ｖｒｅｆ０または基準電圧Ｖｒｅｆ１を設定できる。従って、第７実施形態の各部の波形は、例えば図２１、図２２に示すようになる。
このように、第７実施形態によれば、出力電圧Ｑ、基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１、オンオフ制御信号ＳＰ０、データストローブ信号ＤＳ０を使用することにより、入力信号（入力データ）Ａ、Ｂ、Ｃについて、式（７）（８）（１３）（１４）の４種類の演算を回路の変更なしに選択できる。
【０１７３】
なお、上記の第７実施形態では、コンパレータ６１やアンド回路６３を使用して出力電圧Ｑを２値化するようにした。しかし、これに代えて、図１５に示す第３実施形態のように２つのコンパレータや２つのアンド回路を使用し、出力電圧Ｑを異なる基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１を用いて、その出力電圧Ｑをそれぞれ２値化するようにしても良い。このようにすると、第３実施形態と同様に、３つの入力データについて、２つの論理演算を行い、その２つの演算結果を同時に出力することができる。
【０１７４】
次に、第８実施形態について、図２４を参照して説明する。
この第８実施形態は、図２３に示す第７実施形態のノア回路６２を、図２４に示すようにオア回路６４に置き換えたものである。そして、オア回路６４の一方の入力側には、オンオフ制御信号ＳＰ０を反転させた反転信号を入力し、オア回路６４の他方の入力側にはデータストーブ信号ＤＳ０をインバータ回路５６で反転させた反転信号を入力するようにした点が異なる。
【０１７５】
この第８実施形態の他の部分の構成は、第７実施形態と同様であるので、同一の構成要素には同一の符号を付してその詳細な説明は省略する。
このような構成からなる第８実施形態では、オア回路６４の動作を除けば、各部は図２３の第７実施形態と同様に動作し、第７実施形態の場合と同じ論理演算を行うことができる。
【０１７６】
次に、本発明の第９実施形態について、図２４を参照して説明する。
この第９実施形態は、図２４に示す第８実施形態を基本とし、これに図２５に示すような入力端子７１〜７３と、この入力端子７１〜７３に接続されるＭＯＳトランジスタＴＲ４１〜ＴＲ４３とを追加するとともに、図２４に示すインバータ回路５６を図２５に示すようにノア回路７４に置き換えるようにしたものである。
【０１７７】
そして、この第９実施形態では、ＭＯＳトランジスタＴＲ３１〜ＴＲ３３とＭＯＳトランジスタＴＲ４１〜ＴＲ４３とを切り換えて、入力信号Ａ０、Ｂ０、Ｃ０と入力信号Ａ１、Ｂ１、Ｃ１とを選択的に共通の強誘電体キャパシタＣ１、Ｃ２に入力させて論理演算を行うようにした。
ＭＯＳトランジスタＴＲ４１は、その一端側であるドレインが入力端子７１に接続され、その他端側であるソースが、強誘電体キャパシタＣ１の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ４１のゲートは、データストローブ信号ＤＳ１が供給されるようになっている。
【０１７８】
ＭＯＳトランジスタＴＲ４２は、その一端側であるドレインが入力端子７３に接続され、その他端側であるソースが両強誘電体キャパシタＣ１、Ｃ２の共通接続部に接続されている。また、ＭＯＳトランジスタＴＲ４２のゲートは、データストローブ信号ＤＳ１が供給されるようになっている。
ＭＯＳトランジスタＴＲ４３は、その一端側であるドレインが入力端子７２に接続され、その他端側であるソースが、強誘電体キャパシタＣ２の電極のうち両強誘電体キャパシタＣ１、Ｃ２の共通接続部とは反対側の電極に接続されている。また、ＭＯＳトランジスタＴＲ４３のゲートは、データストローブ信号ＤＳ１が供給されるようになっている。
【０１７９】
ノア回路７４の入力側には、データストローブ信号ＳＤ０とデータストローブ信号ＤＳ１とが入力されるようになっている。また、ノア回路７４の出力は、ＭＯＳトランジスタＴＲ３４、ＴＲ３５の各ゲートと、オア回路６４の入力側とにそれぞれ入力されるようになっている。
ここで、この第９実施形態の他の部分の構成は、第８実施形態と同様であるので、同一の構成要素には同一の符号を付してその詳細な説明は省略する。
【０１８０】
このような構成からなる第９実施形態によれば、入力信号Ａ０、Ｂ０、Ｃ０と入力信号Ａ１、Ｂ１、Ｃ１とを選択的に入力させて、共通の強誘電体キャパシタＣ１、Ｃ２で論理演算ができるので便宜である。
なお、上記の各実施形態では、演算処理後のデータは電源をオフにしても保持される。このため、回路を大規模にしても、演算に使用しない部分の回路は電源をオフにしておくことができるので、消費電力の削減ができる。
【０１８１】
【発明の効果】
以上説明したように、本発明によれば、入力データが３つの場合でも、その所定の論理演算が行うことができる。
また、本発明によれば、回路規模が小さくても、複数の入力データに対して一度に２つの論理演算を実現でき、その演算結果をそれぞれ得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成例を示す回路図である。
【図２】図１の回路で図３に示す真理値表の演算を実現する場合の各部の信号波形例を示す波形図である。
【図３】図２の動作波形に対応する真理値表を示す図である。
【図４】図１の強誘電体キャパシタからのデータの読み出しを説明するための説明図である。
【図５】図１の強誘電体キャパシタからのデータの読み出しを説明するための説明図である。
【図６】図１の回路で図７に示す真理値表の演算を実現する場合の各部の信号波形例を示す波形図である。
【図７】図６の動作波形に対応する真理値表を示す図である。
【図８】図３および図７の真理値表を１つにまとめた真理値表を示す図である。
【図９】図１の回路で図１０に示す真理値表の演算を実現する場合の各部の信号波形例を示す波形図である。
【図１０】図９の動作波形に対応する真理値表を示す図である。
【図１１】図１の回路で図１２に示す真理値表の演算を実現する場合の各部の信号波形例を示す波形図である。
【図１２】図１１の動作波形に対応する真理値表を示す図である。
【図１３】図１０および図１２の真理値表を１つにまとめた真理値表を示す図である。
【図１４】本発明の第２実施形態の構成例を示す回路図である。
【図１５】本発明の第３実施形態の構成例を示す回路図である。
【図１６】本発明の第４実施形態の構成例を示す回路図である。
【図１７】本発明の第４実施形態の変形例の構成を示す回路図である。
【図１８】第４実施形態が論理演算を実現する場合の各部の信号波形例を示す波形図である。
【図１９】本発明の第５実施形態の構成例を示す回路図である。
【図２０】本発明の第６実施形態の構成例を示す回路図である。
【図２１】第６実施形態が論理演算を実現する場合の各部の信号波形例を示す波形図である。
【図２２】第６実施形態が他の論理演算を実現する場合の各部の信号波形例を示す波形図である。
【図２３】本発明の第７実施形態の構成例を示す回路図である。
【図２４】本発明の第８実施形態の構成例を示す回路図である。
【図２５】本発明の第９実施形態の構成例を示す回路図である。
【図２６】従来回路の構成を示す回路図である。
【符号の説明】
Ｃ１、Ｃ２は強誘電体キャパシタ、ＴＲ１１はＭＯＳトランジスタ、ＴＲ２１〜ＴＲ２５はＭＯＳトランジスタ、１１〜１３は入力端子、１４は制御端子、１５は出力端子、２１、３１、３２はコンパレータ、２２はインバータ回路、２３、３４、３５はアンド回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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