(57)【要約】【課題】特定の機能ブロックの電源を遮断するときに、トランジスタの貫通電流及びリーク電流が発生しないことを確認する。【解決手段】電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間に組合せ回路を介して信号線が接続されている半導体回路において、半導体回路の入力情報を格納する入力部８と、入力情報より半導体回路の回路データを解析して、組合せ回路の接続の有無を判別する接続素子解析部１２と、組合せ回路の正負論理を解析する接続論理解析部１３と、接続素子解析部および接続論理解析部１３を制御する解析制御部９と、解析結果の出力を制御する出力制御部１０と、出力制御部１０より出力制御された解析結果を出力する出力部１１とを備えた。これにより、組合せ回路の入出力方向と出力論理を解析することが可能となる。【選択図】        図１
2004348406.tif 000002
【特許請求の範囲】
【請求項１】
電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に組合せ回路を介して信号線が接続されている半導体回路の回路データを解析して、前記組合せ回路の接続の有無を判別する工程と、前記組合せ回路の接続論理を解析する工程とを含む半導体回路の検証方法。
【請求項２】
電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間の接続として少なくとも一つの双方向信号線が存在する半導体回路の回路データを解析して、トライステート回路の接続の有無を判別する工程と、前記トライステート回路の接続論理を解析する工程とを含む半導体回路の検査方法。
【請求項３】
電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に存在するすべての信号線の電位を同時に固定することができる半導体回路の回路データを解析して、前記信号線の電位を固定する制御信号線の接続の有無を判別する工程と、前記制御信号線の接続論理を解析する工程とを含む半導体回路の検証方法。
【請求項４】
電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に存在するすべての信号線の電位を同時に固定することができる半導体回路の回路データの接続論理を解析する工程と、予め期待される値を設定した入力情報と接続論理を解析した結果とを比較する工程と、比較結果を出力する工程とを含む半導体回路の検証方法。
【請求項５】
電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に組合せ回路を介して信号線が接続されている半導体回路を有し、必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックに電源を供給しないように前記半導体回路を制御するための検証を行う半導体回路の検証装置であって、前記半導体回路の入力情報を格納する入力部と、前記入力情報より前記半導体回路の回路データを解析して、前記組合せ回路の接続の有無を判別する接続素子解析部と、前記組合せ回路の正負論理を解析する接続論理解析部と、前記接続素子解析部および前記接続論理解析部を制御する解析制御部と、解析結果の出力を制御する出力制御部と、前記出力制御部より出力制御された解析結果を出力する出力部とを備えた半導体回路の検証装置。
【請求項６】
電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間の接続として少なくとも一つの双方向信号線が存在する半導体回路を有し、必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックに電源を供給しないように前記半導体回路をトライステート回路により制御するための検証を行う半導体回路の検証装置であって、前記半導体回路の入力情報を格納する入力部と、前記入力情報より前記半導体回路の回路データを解析して、トライステート回路の接続の有無を判別するトライステート接続素子解析部と、前記トライステート回路の正負論理を解析するトライステート接続論理解析部と、前記トライステート接続素子解析部および前記トライステート接続論理解析部を制御する解析制御部と、解析結果の出力を制御する出力制御部と、前記出力制御部より出力制御された解析結果を出力する出力部とを備えた半導体回路の検証装置。
【請求項７】
組合せ回路は、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路のいずれかの論理で構成されている請求項５記載の半導体回路の検証装置。
【請求項８】
トライステート回路は、トライステートバッファ回路、トライステートインバータ回路のいずれかの論理で構成されている請求項６記載の半導体回路の検証装置。
【請求項９】
電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に存在するすべての信号線の電位を電源制御レジスタにより同時に固定することができる半導体回路を有し、必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックに電源を供給しないように前記半導体回路を制御するための検証を行う半導体回路の検証装置であって、前記半導体回路の回路データを解析して、前記信号線の電位を固定する電源制御レジスタの制御信号線の接続の有無を判別する接続素子解析部と、前記制御信号線の接続論理を解析する接続論理解析部とを備えた半導体回路の検証装置。
【請求項１０】
電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に存在するすべての信号線の電位を電源制御レジスタにより同時に固定することができる半導体回路を有し、必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックに電源を供給しないように前記半導体回路を制御するための検証を行う半導体回路の検証装置であって、前記半導体回路の回路データの接続論理を解析する接続論理解析部と、予め期待される値を設定した入力情報と接続論理を解析した結果とを比較する解析制御部と、比較結果を出力する出力部とを備えた半導体回路の検証装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電源の異なる複数の機能ブロックにより構成される半導体回路の検証方法および検証装置に関する。
【０００２】
【従来の技術】
近年、携帯端末に代表される携帯機器製品は、高機能化や小型化といった付加価値に加えて低消費電力化が必須であり、搭載されるＬＳＩも同様に消費電力の削減が必要になってきている。ＬＳＩの消費電力を削減する一つの手段として、動作していない機能ブロックの電源そのものを遮断する方法が提案されている。つまり、特定の動作モード時にはＬＳＩの動作に必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックには電源を供給しないように回路を制御する方法である。
【０００３】
さらに、特定の機能ブロックの電源を遮断するときに、電源が供給されていてかつ、動作している機能ブロック（以下電源供給ブロックと略す）に影響を与えないように、前記電源を遮断する機能ブロック（以下電源遮断ブロックと略す）の入出力信号を固定する回路（以下貫通電流対策素子と略す）が挿入される。図２に示すように、貫通電流対策素子１により、電源を遮断するイネーブル信号２がアクティブ状態の時は電源遮断ブロック３に入力されるすべての信号は“０”に固定され、電源供給ブロック４へ入力される信号にはハイインピーダンス状態が伝達されずに“０”あるいは“１”に固定される。
【０００４】
前記貫通電流対策素子１が正常に挿入されているかどうかは、前記電源を遮断するイネーブル信号２のアクティブ・非アクティブのそれぞれの状態において、シミュレーションを実行することにより検証を行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の検証手法では、機能設計の段階で貫通電流の有無を検証することが困難である。機能シミュレーションにより検証できるのは、回路が正常に動作するかどうかであり、ハイインピーダンスの信号が入力されても動作に影響がなければ機能的には正常であると判断されてしまう。また、貫通電流の有無はＬＳＩを製造した後のＬＳＩテスターによる検査を行って初めて表面化する。つまり、電源供給ブロックには、ハイインピーダンス状態の信号が入力されていないことを設計の早い段階で確認することが非常に重要となる。
【０００６】
さらに、トランジスタのリーク電流の有無を検証することも困難である。電源遮断ブロックの入力端子に接続されている初段の回路において、トランジスタのゲート入力が“１”であればゲート・ドレイン間に微小ながらリーク電流が発生することになる。つまり、電源が遮断されているときの電源遮断ブロックには、“０”状態の信号が入力されていることを確認する必要がある。
【０００７】
いずれも、シミュレーション実行時に電源遮断ブロック及び電源供給ブロックの全入出力信号を観測できるようにテストベンチを変更し、かつ電源遮断時には常に全入出力端子をサンプリングすることにより信号の状態を観測することができるが、シミュレーション環境の構築に多大な工数が追加発生する。さらには、信号のサンプリング個所が増大することによりシミュレーション時間も増大し、開発期間が激増してしまう。
【０００８】
したがって、この発明の目的は、特定の機能ブロックの電源を遮断するときに、トランジスタの貫通電流及びリーク電流が発生しないことを確認するための半導体回路の検証方法および検証装置を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、この発明の請求項１記載の半導体回路の検証方法は、電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に組合せ回路を介して信号線が接続されている半導体回路の回路データを解析して、前記組合せ回路の接続の有無を判別する工程と、前記組合せ回路の接続論理を解析する工程とを含む。
【００１０】
このように、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間に組合せ回路を介して信号線が接続されている半導体回路の回路データを解析して、組合せ回路の接続の有無を判別する工程と、組合せ回路の接続論理を解析する工程とを含むので、組合せ回路の入出力方向と出力論理を解析することが可能となる。すなわち、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時に貫通電流およびリーク電流の発生を抑制する回路として挿入された組合せ回路が、電源遮断ブロックの全入出力端子に接続されていることが検証でき、さらに接続先の論理セルの入出力属性を解析して接続されている組合せ回路の挿入方向の検証も可能になる。このため、組合せ回路と電源供給ブロックおよび電源遮断ブロックとの接続状態の検証を行うことができる。
【００１１】
請求項２記載の半導体回路の検証方法は、電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間の接続として少なくとも一つの双方向信号線が存在する半導体回路の回路データを解析して、トライステート回路の接続の有無を判別する工程と、前記トライステート回路の接続論理を解析する工程とを含む。
【００１２】
このように、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間の接続として少なくとも一つの双方向信号線が存在する半導体回路の回路データを解析して、トライステート回路の接続の有無を判別する工程と、トライステート回路の接続論理を解析する工程とを含むので、双方向信号線に接続されるすべての回路の入出力方向とトライステート出力論理を解析することが可能となる。すなわち、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時にトライステート回路が、電源遮断ブロックの全入出力端子に接続されていることが検証でき、さらに接続先のトライステート出力セルの入出力属性を解析して接続されているトライステート回路の挿入方向の検証も可能になる。このため、トライステート回路と電源供給ブロックおよび電源遮断ブロックとの接続状態の検証を行うことができる。
【００１３】
請求項３記載の半導体回路の検証方法は、電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に存在するすべての信号線の電位を同時に固定することができる半導体回路の回路データを解析して、前記信号線の電位を固定する制御信号線の接続の有無を判別する工程と、前記制御信号線の接続論理を解析する工程とを含む。
【００１４】
このように、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間に存在するすべての信号線の電位を同時に固定することができる半導体回路の回路データを解析して、信号線の電位を固定する制御信号線の接続の有無を判別する工程と、制御信号線の接続論理を解析する工程とを含むので、電源遮断を制御する制御信号線による２ブロック間の信号線の電位の検証が可能になる。
【００１５】
請求項４記載の半導体回路の検証方法は、電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に存在するすべての信号線の電位を同時に固定することができる半導体回路の回路データの接続論理を解析する工程と、予め期待される値を設定した入力情報と接続論理を解析した結果とを比較する工程と、比較結果を出力する工程とを含む。
【００１６】
このように、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間に存在するすべての信号線の電位を同時に固定することができる半導体回路の回路データの接続論理を解析する工程と、予め期待される値を設定した入力情報と接続論理を解析した結果とを比較する工程と、比較結果を出力する工程とを含むので、電源遮断時における電源供給ブロックへ入力する信号の電位および電源遮断ブロックへ入力する信号の電位の検証が可能になる。
【００１７】
請求項５記載の半導体回路の検証装置は、電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に組合せ回路を介して信号線が接続されている半導体回路を有し、必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックに電源を供給しないように前記半導体回路を制御するための検証を行う半導体回路の検証装置であって、前記半導体回路の入力情報を格納する入力部と、前記入力情報より前記半導体回路の回路データを解析して、前記組合せ回路の接続の有無を判別する接続素子解析部と、前記組合せ回路の正負論理を解析する接続論理解析部と、前記接続素子解析部および前記接続論理解析部を制御する解析制御部と、解析結果の出力を制御する出力制御部と、前記出力制御部より出力制御された解析結果を出力する出力部とを備えた。
【００１８】
このように、半導体回路の入力情報を格納する入力部と、入力情報より半導体回路の回路データを解析して、組合せ回路の接続の有無を判別する接続素子解析部と、組合せ回路の正負論理を解析する接続論理解析部と、接続素子解析部および接続論理解析部を制御する解析制御部と、解析結果の出力を制御する出力制御部と、出力制御部より出力制御された解析結果を出力する出力部とを備えているので、電源供給ブロックと電源遮断ブロックとの信号線の接続状態を検証することが可能になる。この際、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時に貫通電流およびリーク電流の発生を抑制する回路として挿入された組合せ回路が、電源遮断ブロックの全入出力端子に接続されていることが検証できる。さらに、接続先の論理セルの入出力属性を解析して接続されている組合せ回路の挿入方向の検証も可能になる。
【００１９】
請求項６記載の半導体回路の検証装置は、電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間の接続として少なくとも一つの双方向信号線が存在する半導体回路を有し、必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックに電源を供給しないように前記半導体回路をトライステート回路により制御するための検証を行う半導体回路の検証装置であって、前記半導体回路の入力情報を格納する入力部と、前記入力情報より前記半導体回路の回路データを解析して、トライステート回路の接続の有無を判別するトライステート接続素子解析部と、前記トライステート回路の正負論理を解析するトライステート接続論理解析部と、前記トライステート接続素子解析部および前記トライステート接続論理解析部を制御する解析制御部と、解析結果の出力を制御する出力制御部と、前記出力制御部より出力制御された解析結果を出力する出力部とを備えた。
【００２０】
このように、半導体回路の入力情報を格納する入力部と、入力情報より半導体回路の回路データを解析して、トライステート回路の接続の有無を判別するトライステート接続素子解析部と、トライステート回路の正負論理を解析するトライステート接続論理解析部と、トライステート接続素子解析部およびトライステート接続論理解析部を制御する解析制御部と、解析結果の出力を制御する出力制御部と、出力制御部より出力制御された解析結果を出力する出力部とを備えているので、電源供給ブロックと電源遮断ブロックが少なくとも一つの双方向信号線により接続されている場合でもその接続状態を検証することが可能になる。この際、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時にトライステート回路が、電源遮断ブロックの全入出力端子に接続されていることが検証できる。さらに、接続先のトライステート出力セルの入出力属性を解析して接続されているトライステート回路の挿入方向の検証も可能になる。
【００２１】
請求項７記載の半導体回路の検証装置は、請求項５記載の半導体回路の検証装置において、組合せ回路は、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路のいずれかの論理で構成されている。このように、組合せ回路は、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路のいずれかの論理で構成されているので、電源遮断時にトランジスタの貫通電流およびリーク電流の発生を抑制することができる。
【００２２】
請求項８記載の半導体回路の検証装置は、請求項６記載の半導体回路の検証装置において、トライステート回路は、トライステートバッファ回路、トライステートインバータ回路のいずれかの論理で構成されている。このように、トライステート回路は、トライステートバッファ回路、トライステートインバータ回路のいずれかの論理で構成されているので、電源遮断時にトランジスタの貫通電流およびリーク電流の発生を抑制することができる。
【００２３】
請求項９記載の半導体回路の検証装置は、電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に存在するすべての信号線の電位を電源制御レジスタにより同時に固定することができる半導体回路を有し、必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックに電源を供給しないように前記半導体回路を制御するための検証を行う半導体回路の検証装置であって、前記半導体回路の回路データを解析して、前記信号線の電位を固定する電源制御レジスタの制御信号線の接続の有無を判別する接続素子解析部と、前記制御信号線の接続論理を解析する接続論理解析部とを備えた。
【００２４】
このように、半導体回路の回路データを解析して、信号線の電位を固定する電源制御レジスタの制御信号線の接続の有無を判別する接続素子解析部と、制御信号線の接続論理を解析する接続論理解析部とを備えているので、電源遮断時に設定する電源制御レジスタによって確実に貫通電流およびリーク電流の発生を抑制する回路を制御できることが検証可能となる。また、電源レジスタの出力端子から解析を行うので、電源制御レジスタが複数存在してもよい。
【００２５】
請求項１０記載の半導体回路の検証装置は、電源の異なる複数の機能ブロックにより構成され、前記電源の異なる２ブロック間に存在するすべての信号線の電位を電源制御レジスタにより同時に固定することができる半導体回路を有し、必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックに電源を供給しないように前記半導体回路を制御するための検証を行う半導体回路の検証装置であって、前記半導体回路の回路データの接続論理を解析する接続論理解析部と、予め期待される値を設定した入力情報と接続論理を解析した結果とを比較する解析制御部と、比較結果を出力する出力部とを備えた。
【００２６】
このように、半導体回路の回路データの接続論理を解析する接続論理解析部と、予め期待される値を設定した入力情報と接続論理を解析した結果とを比較する解析制御部と、比較結果を出力する出力部とを備えているので、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時に電源供給ブロックへ入力される信号の電位および電源遮断ブロックへ入力される信号の電位が検証可能となり、ハイインピーダンス入力によるトランジスタの貫通電流の有無が検証できる。
【００２７】
【発明の実施の形態】
この発明の第１の実施の形態を図１〜図１１に基づいて説明する。図１はこの発明の実施の形態の半導体回路の検証装置、図２はこの発明の前提となる基本的な構造であり、ブロック間信号線が単方向の場合の制御回路図である。
【００２８】
図２に示すように、特定の動作モード時にはＬＳＩの動作に必要な機能ブロック４にのみ電源を供給して、動作に無関係な機能ブロック３には電源を供給しないように回路を制御する方法として、電源遮断ブロック３と電源供給ブロック４間の信号線に組合せ回路１を挿入して制御する。
【００２９】
この場合、電源供給ブロック４からの出力信号は貫通電流対策素子１を介して電源遮断ブロック３に入力される。同様に電源遮断ブロック３からの出力信号は貫通電流対策素子１を介して電源供給ブロック４に入力される。また、貫通電流対策素子１は電源制御レジスタ５と接続されている。
【００３０】
このような回路構成における検証装置について説明する。図１において、８は半導体回路の入力情報を格納する入力部、９は回路データの解析を制御する解析制御部、１０は解析結果の出力を制御する出力制御部、１１は出力制御部１０が出力する情報（解析結果）を出力する出力部である。解析制御部９が制御する装置は、入力情報８より回路データを解析して、組合せ回路で構成されている貫通電流対策素子の接続の有無と入出力方向を解析する接続素子解析部１２、貫通電流対策素子の正負論理を解析する接続論理解析部１３である。１４は各解析部による結果を格納する解析結果格納部である。接続素子解析部１２および接続論理解析部１３は解析制御部９により制御される。
【００３１】
また、図３はこの発明の実施の形態の検証装置への入出力情報を示している。回路のネットリスト１５と、電源遮断ブロック名及び貫通電流対策素子名、電源制御レジスタ名の情報を記した設定ファイル１６と、電源遮断時に電源供給ブロックへ入力される信号線の電位を記した期待値ファイル１７と、セルの論理情報や入出力ピンの方向が規定されているライブラリ１８が、検証装置１９へ入力される。検証装置１９では、入力された情報を元に回路を解析し、電源遮断ブロック全端子接続レポート２０と、貫通電流対策素子接続レポート２１と、論理チェックレポート２２を出力する。
【００３２】
図４はこの発明の実施の形態の検証方法による概略フローである。まず、図３に示したネットリスト１５と、電源遮断ブロック名及び貫通電流対策素子名、電源制御レジスタ名の情報を記した設定ファイル１６と、電源遮断時に電源供給ブロック４へ入力される信号線の電位を記した期待値ファイル１７と、セルの論理情報や入出力ピンの方向が規定されているライブラリ１８を入力する（ステップ５Ａ）。次に、設定ファイル１６より電源遮断ブロック３の全入出力端子を検出して、前記端子から信号線を解析する工程（ステップ５Ｂ）と、電源制御レジスタ５の出力端子から信号線を解析する工程（ステップ５Ｃ）と、前記ステップ５Ｂ及びステップ５Ｃより検出された貫通電流対策素子１の論理を解析する工程（ステップ５Ｄ）を経て、電源遮断ブロック全端子接続レポート２０と、貫通電流対策素子接続レポート２１と、論理チェックレポート２２を出力する（ステップ５Ｅ）。
【００３３】
以下、この検証装置による第１の実施の形態の検証方法について説明する。図５は、この発明の第１の実施の形態の検証方法であるステップ５Ｂの詳細フローである。図５に示すように、入力された情報を元に、電源遮断ブロック３の全入出力端子を検出し（ステップ６Ａ）、前記入出力端子の各々の端子から信号線をトレースする（ステップ６Ｂ）。まず、電源遮断ブロック３内に対して信号線をトレースする（ステップ６Ｃ）。
【００３４】
図６は、電源遮断ブロック３内に対しての解析工程（ステップ６Ｃ）の詳細フローである。電源遮断ブロック３内で論理セルに接続されていなければ（ステップ７Ａ）、開放状態としてエラー認識する（ステップ７Ｂ）。また、接続されている論理セルが複数存在しかつ、二つ以上の前記論理セルの出力端子に接続（以下、マルチドライブ接続と略す）されている場合（ステップ７Ｃ）は、エラーとして認識する（ステップ７Ｂ）。最後に、信号線の一つ以上の接続先すべてが論理セルの入力端子のみの場合は、前記信号線は電源遮断ブロック３への入力信号として、また信号線の一つ以上の接続先のうち、一つだけは論理セルの出力端子で他は入力端子である場合は、前記信号線は電源遮断ブロック３からの出力信号として認識される（ステップ７Ｄ）。
【００３５】
図５に戻って、次に、電源遮断ブロック３外に対して信号線をトレースする（ステップ６Ｄ）。図７は、電源遮断ブロック３外に対しての解析工程（ステップ６Ｄ）の詳細フローである。電源遮断ブロック３外で論理セルに接続されていなければ（ステップ８Ａ）、開放状態としてエラー認識する（ステップ８Ｂ）。また、トレースしている信号線に分岐が存在する場合（ステップ８Ｃ）は、分岐先に接続されている論理セルが電源遮断ブロック３内に存在する場合（ステップ８Ｄ）はエラー認識する（ステップ８Ｂ）。前記論理セルが電源遮断ブロック３外に存在していても、マルチドライブ接続されている場合（ステップ８Ｅ）はエラー認識する。一方、トレースしている前記信号線が分岐していない場合（ステップ８Ｃ）もしくはマルチドライブ接続されていない場合（ステップ８Ｅ）は、論理セルとの接続を検出し、前記論理セルの接続端子の入出力属性とステップ７Ｄにて認識した信号線の入出力属性とから接続方向を判断し（ステップ８Ｆ）、異常であればエラー認識する（ステップ８Ｂ）。接続方向が正しければ、検出された論理セルは貫通電流対策素子１として認識する（ステップ８Ｇ）。
【００３６】
図５に戻って、次に、認識された貫通電流対策素子１の未解析端子に接続されている信号線をトレースする（ステップ６Ｅ）。図８は貫通電流対策素子１の未解析端子に対しての解析工程（ステップ６Ｅ）の詳細フローである。まず、貫通電流対策素子１のトレースしていない残りの端子を検出（ステップ９Ａ）し、未解析端子のトレースを開始する。端子の属性が入力ではない場合（ステップ９Ｂ）でかつ、前記端子が論理セルの入力端子に接続されていなければ（ステップ９Ｃ）エラーとして認識（ステップ９Ｄ）する。トレースしている端子の属性が入力（ステップ９Ｂ）もしくは前記端子が論理セルの入力端子に接続されている場合（ステップ９Ｃ）、前記端子が論理セルの出力端子に接続されていなければ（ステップ９Ｅ）エラー認識する。また、出力端子に接続されていてもマルチドライブ接続されていれば（ステップ９Ｆ）エラー認識する。マルチドライブ接続されていない場合は、貫通電流対策素子１の接続情報を記憶しておく（ステップ９Ｇ）。前記工程はステップ８Ｇにて認識された貫通電流対策素子１の全入出力端子について行われる。
【００３７】
図５に示すように、前記工程は、検出された電源遮断ブロック３の全入出力端子について行われる（ステップ６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ）。最後に認識された貫通電流対策素子１のインスタンス名を記憶しておく（ステップ６Ｇ）。
【００３８】
以上のようにこの実施の形態によれば、電源遮断ブロック３の全入出力端子から信号をトレースし、すべての端子には貫通電流対策素子１が接続されていることが検証できる。さらに、接続先の論理セルの入出力属性を解析して接続されている貫通電流対策素子１の挿入方向の検証も可能になる。
【００３９】
なお、組合せ回路で構成されている貫通電流素子１は、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路のいずれかの論理で構成することができる。
【００４０】
この発明の第２の実施の形態を図９〜図１２に基づいて説明する。図９はこの発明の前提となる基本的な構造であり、ブロック間信号線が双方向の場合の制御回路図である。
【００４１】
図９に示すように、特定の動作モード時にはＬＳＩの動作に必要な機能ブロックにのみ電源を供給して、動作に無関係な機能ブロックには電源を供給しないように回路を制御する方法として、電源遮断ブロック３と電源供給ブロック４間の信号線が双方向信号の場合はトライステート回路７により制御する。
【００４２】
この場合、電源遮断ブロック３と電源供給ブロック４は双方向信号線６で接続され、かつ前記双方向信号線６の電位を“０”にするための貫通電流対策素子７が接続されている。また、貫通電流対策素子７は電源制御レジスタ５と接続されている。
【００４３】
このような回路構成における検証装置は図１と同様の構成であるが、トライステート接続素子解析部、トライステート接続論理解析部を有する。すなわち、接続素子解析部１２、接続論理解析部１３で解析する対象が、トライステート回路で構成されている貫通電流対策素子７である。
【００４４】
以下、この検証装置による第２の実施の形態の検証方法について説明する。図５は図４のステップ５Ｂの詳細フローで、この発明の第１の実施の形態の検証方法を示していたが、同時にこの発明の第２の実施の形態の検証方法を示すフローでもある。図５に示すように、入力された情報を元に、電源遮断ブロック３の全入出力端子を検出し（ステップ６Ａ）、前記入出力端子の各々の端子から信号線をトレースする（ステップ６Ｂ）。まず、電源遮断ブロック３内に対して信号線をトレースする（ステップ６Ｃ）。
【００４５】
図１０は、電源遮断ブロック３内に対しての解析工程（ステップ６Ｃ）の詳細フローである。電源遮断ブロック３内で論理セルに接続されていなければ（ステップ１０Ａ）、開放状態としてエラー認識する（ステップ１０Ｂ）。
【００４６】
図５に戻って、次に、電源遮断ブロック３外に対して信号線をトレースする（ステップ６Ｄ）。図１１は、電源遮断ブロック３外に対しての解析工程（ステップ６Ｄ）の詳細フローである。電源遮断ブロック３外で論理セルに接続されていなければ（ステップ１１Ａ）、開放状態としてエラー認識する（ステップ１１Ｂ）。また、トレースしている信号線にトライステート出力がない場合（ステップ１１Ｃ）もエラー認識する。検出されたトライステート出力セルは貫通電流対策素子７として認識する（ステップ１１Ｄ）。
【００４７】
図５に戻って、次に、認識された貫通電流対策素子７の未解析端子に接続されている信号線をトレースする（ステップ６Ｅ）。図１２は貫通電流対策素子７の未解析端子に対しての解析工程（ステップ６Ｅ）の詳細フローである。まず、貫通電流対策素子７のトレースしていない残りの端子を検出（ステップ１２Ａ）し、未解析端子のトレースを開始する。トライステート出力を制御する端子に論理セルが接続されていない場合（ステップ１２Ｂ）はエラー認識する（ステップ１２Ｃ）。制御端子への接続がある場合でもトライステート出力セルのデータ入力端子の電位が固定されていなければ（ステップ１２Ｄ）エラー認識する。前記データ入力端子が“１”または“０”に固定されていれば貫通電流対策素子７の接続情報を記憶しておく（ステップ１２Ｅ）。
【００４８】
図５に示すように、前記工程は、検出された電源遮断ブロック３の全入出力端子について行われる（ステップ６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ）。最後に認識された貫通電流対策素子７のインスタンス名を記憶しておく（ステップ６Ｇ）。
【００４９】
以上のようにこの実施の形態によれば、電源遮断ブロック３の全入出力端子から信号をトレースし、すべての端子にはトライステート回路による貫通電流対策素子７が接続されていることが検証できる。さらに、接続先のトライステート出力セルの入出力属性を解析して接続されている貫通電流対策素子７の挿入方向の検証も可能になる。
【００５０】
なお、トライステート回路で構成されている貫通電流素子７は、トライステートバッファ回路、トライステートインバータ回路のいずれかの論理で構成することができる。また、第１，２の実施の形態では、図４のフローでステップ５Ｃ，５Ｄを行わない。
【００５１】
この発明の第３の実施の形態を図１３に基づいて説明する。この検証装置の前提となる基本的な構造は図２または図９と同様である。
【００５２】
すなわち、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間に存在するすべての信号線の電位を電源制御レジスタ５により同時に固定することができる半導体回路を有する。また、必要な機能ブロック４にのみ電源を供給して、動作に無関係な機能ブロック３に電源を供給しないように半導体回路を制御するための検証を行うために、半導体回路の回路データを解析して、信号線の電位を固定する電源制御レジスタの制御信号線の接続の有無を判別する接続素子解析部と、制御信号線の接続論理を解析する接続論理解析部とを備えている。
【００５３】
以下、この検証装置による第３の実施の形態の検証方法について説明する。図１３は、この発明の第３の実施の形態の検証方法である図４のステップ５Ｃの詳細フローである。ステップ５Ａにて入力された情報を元に、電源制御レジスタ５の出力端子を検出し、前記出力端子に接続されている論理セルを検出する（ステップ１３Ａ）。図５に示すステップ６Ｇにて記憶された貫通電流対策素子のインスタンスと前記ステップ１３Ａにて検出されたインスタンスとから解析を行い貫通電流対策素子リストを作成する（ステップ１３Ｂ）。
【００５４】
次に電源制御レジスタ５の出力端子をトレース（ステップ１３Ｃ）し、前記貫通電流対策素子リストにあるセルと接続されていなければ（ステップ１３Ｄ）エラー認識する（ステップ１３Ｅ）。また、接続されている貫通電流対策素子の端子が入力でない場合（ステップ１３Ｆ）もエラー認識する。電源制御レジスタ５の出力端子が貫通電流対策素子リストにあるセルの入力端子に接続されている場合は、前記セルがＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、トライステート回路のいずれかであれば（ステップ１３Ｇ）、貫通電流対策素子として認識する（ステップ１３Ｈ）。
【００５５】
以上のようにこの実施の形態によれば、貫通電流対策素子が電源制御レジスタ５によってのみ制御されることが検証可能である。
【００５６】
この発明の第４の実施の形態を図１４に基づいて説明する。この検証装置の前提となる基本的な構造は図２または図９と同様である。
【００５７】
すなわち、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間に存在するすべての信号線の電位を電源制御レジスタ５により同時に固定することができる半導体回路を有する。また、必要な機能ブロック４にのみ電源を供給して、動作に無関係な機能ブロック３に電源を供給しないように半導体回路を制御するための検証を行うために、半導体回路の回路データの接続論理を解析する接続論理解析部と、予め期待される値を設定した入力情報と接続論理を解析した結果とを比較する解析制御部と、比較結果を出力する出力部とを備えている。
【００５８】
以下、この検証装置による第４の実施の形態の検証方法について説明する。図１４は、この発明の第４の実施の形態の検証方法である図４のステップ５Ｄの詳細フローである。図１３に示すステップ１３Ｈにて認識された貫通電流対策素子のセルタイプを認識（ステップ１４Ａ）し、ステップ５Ａにて入力された情報を元に、電源遮断時に設定する電源制御レジスタ５の出力電位から、電源遮断時の貫通電流対策素子の出力電位を検出する（ステップ１４Ｂ）。
【００５９】
次に、貫通電流対策素子の出力先が電源遮断ブロック３の場合（ステップ１４Ｃ）は、貫通電流対策素子の出力電位が“０”であることを確認する（ステップ１４Ｄ）。“０”でなければエラー認識する（ステップ１４Ｅ）。一方、前記貫通電流対策素子の出力先が電源遮断ブロック以外の場合は、ステップ５Ａにて入力された情報（図３に示す期待値ファイル１７）と、電源遮断時の貫通電流対策素子の出力電位を比較して（ステップ１４Ｆ）一致していなければエラー認識する。
【００６０】
以上のようにこの実施の形態によれば、貫通電流対策素子が電源制御レジスタ５によって電位が固定されることが検証可能となり、電源遮断時には、電源供給ブロック４へはあらかじめ期待される電位へ、電源遮断ブロック３へは“０”固定されることが検証可能となる。
【００６１】
【発明の効果】
この発明の請求項１記載の半導体回路の検証方法によれば、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間に組合せ回路を介して信号線が接続されている半導体回路の回路データを解析して、組合せ回路の接続の有無を判別する工程と、組合せ回路の接続論理を解析する工程とを含むので、組合せ回路の入出力方向と出力論理を解析することが可能となる。すなわち、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時に貫通電流およびリーク電流の発生を抑制する回路として挿入された組合せ回路が、電源遮断ブロックの全入出力端子に接続されていることが検証でき、さらに接続先の論理セルの入出力属性を解析して接続されている組合せ回路の挿入方向の検証も可能になる。このため、組合せ回路と電源供給ブロックおよび電源遮断ブロックとの接続状態の検証を行うことができる。
【００６２】
この発明の請求項２記載の半導体回路の検証方法によれば、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間の接続として少なくとも一つの双方向信号線が存在する半導体回路の回路データを解析して、トライステート回路の接続の有無を判別する工程と、トライステート回路の接続論理を解析する工程とを含むので、双方向信号線に接続されるすべての回路の入出力方向とトライステート出力論理を解析することが可能となる。すなわち、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時にトライステート回路が、電源遮断ブロックの全入出力端子に接続されていることが検証でき、さらに接続先のトライステート出力セルの入出力属性を解析して接続されているトライステート回路の挿入方向の検証も可能になる。このため、トライステート回路と電源供給ブロックおよび電源遮断ブロックとの接続状態の検証を行うことができる。
【００６３】
この発明の請求項３記載の半導体回路の検証方法によれば、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間に存在するすべての信号線の電位を同時に固定することができる半導体回路の回路データを解析して、信号線の電位を固定する制御信号線の接続の有無を判別する工程と、制御信号線の接続論理を解析する工程とを含むので、電源遮断を制御する制御信号線による２ブロック間の信号線の電位の検証が可能になる。
【００６４】
この発明の請求項４記載の半導体回路の検証方法によれば、電源の異なる複数の機能ブロックにより構成され、電源の異なる２ブロック間に存在するすべての信号線の電位を同時に固定することができる半導体回路の回路データの接続論理を解析する工程と、予め期待される値を設定した入力情報と接続論理を解析した結果とを比較する工程と、比較結果を出力する工程とを含むので、電源遮断時における電源供給ブロックへ入力する信号の電位および電源遮断ブロックへ入力する信号の電位の検証が可能になる。
【００６５】
この発明の請求項５記載の半導体回路の検証装置によれば、半導体回路の入力情報を格納する入力部と、入力情報より半導体回路の回路データを解析して、組合せ回路の接続の有無を判別する接続素子解析部と、組合せ回路の正負論理を解析する接続論理解析部と、接続素子解析部および接続論理解析部を制御する解析制御部と、解析結果の出力を制御する出力制御部と、出力制御部より出力制御された解析結果を出力する出力部とを備えているので、電源供給ブロックと電源遮断ブロックとの信号線の接続状態を検証することが可能になる。この際、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時に貫通電流およびリーク電流の発生を抑制する回路として挿入された組合せ回路が、電源遮断ブロックの全入出力端子に接続されていることが検証できる。さらに、接続先の論理セルの入出力属性を解析して接続されている組合せ回路の挿入方向の検証も可能になる。
【００６６】
この発明の請求項６記載の半導体回路の検証装置によれば、半導体回路の入力情報を格納する入力部と、入力情報より半導体回路の回路データを解析して、トライステート回路の接続の有無を判別するトライステート接続素子解析部と、トライステート回路の正負論理を解析するトライステート接続論理解析部と、トライステート接続素子解析部およびトライステート接続論理解析部を制御する解析制御部と、解析結果の出力を制御する出力制御部と、出力制御部より出力制御された解析結果を出力する出力部とを備えているので、電源供給ブロックと電源遮断ブロックが少なくとも一つの双方向信号線により接続されている場合でもその接続状態を検証することが可能になる。この際、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時にトライステート回路が、電源遮断ブロックの全入出力端子に接続されていることが検証できる。さらに、接続先のトライステート出力セルの入出力属性を解析して接続されているトライステート回路の挿入方向の検証も可能になる。
【００６７】
請求項７では、組合せ回路は、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路のいずれかの論理で構成されているので、電源遮断時にトランジスタの貫通電流およびリーク電流の発生を抑制することができる。
【００６８】
請求項８では、トライステート回路は、トライステートバッファ回路、トライステートインバータ回路のいずれかの論理で構成されているので、電源遮断時にトランジスタの貫通電流およびリーク電流の発生を抑制することができる。
【００６９】
この発明の請求項９記載の半導体回路の検証装置によれば、半導体回路の回路データを解析して、信号線の電位を固定する電源制御レジスタの制御信号線の接続の有無を判別する接続素子解析部と、制御信号線の接続論理を解析する接続論理解析部とを備えているので、電源遮断時に設定する電源制御レジスタによって確実に貫通電流およびリーク電流の発生を抑制する回路を制御できることが検証可能となる。また、電源レジスタの出力端子から解析を行うので、電源制御レジスタが複数存在してもよい。
【００７０】
この発明の請求項１０記載の半導体回路の検証装置によれば、半導体回路の回路データの接続論理を解析する接続論理解析部と、予め期待される値を設定した入力情報と接続論理を解析した結果とを比較する解析制御部と、比較結果を出力する出力部とを備えているので、テストパターンを用いた機能シミュレーションを実行することなく、電源遮断時に電源供給ブロックへ入力される信号の電位および電源遮断ブロックへ入力される信号の電位が検証可能となり、ハイインピーダンス入力によるトランジスタの貫通電流の有無が検証できる。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体回路の検証装置のブロック図である。
【図２】この発明の前提となる基本的な構造でブロック間信号線が単方向の場合の制御回路図である。
【図３】この発明の実施の形態の検証装置への入出力情報の概念図である。
【図４】この発明の実施の形態の検証方法による概略フロー図である。
【図５】この発明の第１の実施の形態の検証方法であるステップ５Ｂの詳細フロー図である。
【図６】第１の実施の形態の電源遮断ブロック内に対しての解析工程（ステップ６Ｃ）の詳細フロー図である。
【図７】第１の実施の形態の電源遮断ブロック外に対しての解析工程（ステップ６Ｄ）の詳細フローである。
【図８】第１の実施の形態の貫通電流対策素子の未解析端子に対しての解析工程（ステップ６Ｅ）の詳細フローである。
【図９】この発明の前提となる基本的な構造でブロック間信号線が双方向の場合の制御回路図である。
【図１０】第２の実施の形態の電源遮断ブロック内に対しての解析工程（ステップ６Ｃ）の詳細フローである。
【図１１】第２の実施の形態の電源遮断ブロック外に対しての解析工程（ステップ６Ｄ）の詳細フローである。
【図１２】第２の実施の形態の貫通電流対策素子の未解析端子に対しての解析工程（ステップ６Ｅ）の詳細フローである。
【図１３】この発明の第３の実施の形態の検証方法である図４のステップ５Ｃの詳細フロー図である。
【図１４】この発明の第４の実施の形態の検証方法である図４のステップ５Ｄの詳細フローである。
【符号の説明】
１  貫通電流対策素子（組合せ回路）
２  電源を遮断するイネーブル信号
３  電源遮断ブロック
４  電源供給ブロック
５  電源制御レジスタ
６  双方向信号線
７  貫通電流対策素子（トライステート回路）
８  入力部
９  解析制御部
１０  出力制御部
１１  出力部
１２  接続素子解析部
１３  接続論理解析部
１４  解析結果格納部
１５  ネットリスト
１６  設定ファイル
１７  期待値ファイル
１８  ライブラリ
１９  検証装置
２０  電源遮断ブロック全端子接続レポート
２１  貫通電流対策素子接続レポート
２２  論理チェックレポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004348406.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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