(57)【要約】【課題】ＴＦＴを用いて絶縁基板上に形成した場合、デジタル表示データのようにデータレートが早いデータ信号を高速に処理することが難しくなる。【解決手段】絶縁基板上にＴＦＴを用いて形成してなるデータ処理回路において、シリアルに入力される低電圧振幅のデータ信号をレベルシフト回路１１によって一度高電圧振幅にレベルアップし、この高電圧振幅のシリアルデータ信号をシリアル−パラレル変換回路１２によってパラレルデータ信号に変換した後、再度低電圧振幅のデータ信号にレベルシフト回路１３Ａ，１３Ｂによってレベルダウンすることで、低消費電力にてデジタルデータ信号の高速処理を可能にする。【選択図】　　　　図１
2004004242.tif 000002
【特許請求の範囲】
【請求項１】
シリアルに入力される第１電圧振幅のデータ信号を当該第１電圧振幅よりも大きな第２電圧振幅のデータ信号にレベル変換する第１のレベル変換手段と、
前記第１のレベル変換手段でレベル変換されたデータ信号をパラレルのデータ信号に変換するシリアル−パラレル変換手段と、
前記パラレルのデータ信号を前記第２電圧振幅よりも小さな第３電圧振幅のデータ信号にレベル変換する第２のレベル変換手段と
を備え、絶縁基板上に薄膜トランジスタで形成されたことを特徴とするデータ処理回路。
【請求項２】
前記第１のレベル変換手段および前記シリアル−パラレル変換手段は、前記第１電圧振幅のデータ信号が共通に入力される複数のサンプリングラッチ型レベル変換回路を有し、これら複数のサンプリングラッチ型レベル変換回路がタイミングの異なる複数のサンプリング信号によってそれぞれサンプリングされる
ことを特徴とする請求項１記載のデータ処理回路。
【請求項３】
透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
前記透明絶縁基板上に前記表示部と共に搭載され、前記表示部の各画素に対して表示データを書き込む複数の水平駆動回路と、
前記透明絶縁基板上に前記表示部と共に搭載され、基板外部からシリアルに入力される第１電圧振幅の表示データ信号を処理して前記複数の水平駆動回路に供給するデータ処理回路とを具備し、
前記データ処理回路が薄膜トランジスタで形成され、
前記第１電圧振幅の表示データ信号を当該第１電圧振幅よりも大きな第２電圧振幅の表示データ信号にレベル変換する第１のレベル変換手段と、
前記第１のレベル変換手段でレベル変換された表示データ信号をパラレルの表示データ信号に変換するシリアル−パラレル変換手段と、
前記パラレルの表示データ信号を前記第２電圧振幅よりも小さな第３電圧振幅の表示データ信号にレベル変換して前記複数の水平駆動回路に対して供給する第２のレベル変換手段とを有する
ことを特徴とする表示装置。
【請求項４】
前記複数の水平駆動回路は、前記第３電圧の電源電圧で動作し、前記データ処理回路から供給される表示データ信号をラッチするデータラッチ回路群を有する
ことを特徴とする請求項３記載の表示装置。
【請求項５】
前記複数の水平駆動回路は、前記第３電圧の電源電圧で動作し、前記データラッチ回路群から一括して転送される表示データ信号をラッチする第２ラッチ回路群と、この第２ラッチ回路群にラッチされた表示データ信号を前記第３電圧振幅よりも大きな第４電圧振幅の表示データ信号にレベル変換するレベルシフト回路群とを有する
ことを特徴とする請求項４記載の表示装置。
【請求項６】
前記第４電圧振幅は、前記レベルシフト回路群から出力される表示データ信号をアナログ表示信号に変換するＤＡ変換回路群での処理に必要な電圧振幅に設定されている
ことを特徴とする請求項５記載の表示装置。
【請求項７】
透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
前記透明絶縁基板上に前記表示部と共に搭載され、前記表示部の各画素に対して表示データを書き込む複数の水平駆動回路と、
前記透明絶縁基板上に前記表示部と共に搭載され、基板外部からシリアルに入力される第１電圧振幅の表示データ信号を処理して前記複数の水平駆動回路に供給するデータ処理回路とを具備し、
前記データ処理回路が薄膜トランジスタで形成され、
前記第１電圧振幅の表示データ信号を当該第１電圧振幅よりも大きな第２電圧振幅の表示データ信号にレベル変換する第１のレベル変換手段と、
前記第１のレベル変換手段でレベル変換された表示データ信号をパラレルの表示データ信号に変換するシリアル−パラレル変換手段と、
前記パラレルの表示データ信号を前記第２電圧振幅よりも小さな第３電圧振幅の表示データ信号にレベル変換して前記複数の水平駆動回路に対して供給する第２のレベル変換手段とを有する
表示装置を画面表示部として搭載したことを特徴とする携帯端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ処理回路、表示装置および携帯端末に関し、特にデータレートが早いデジタルデータ信号を処理するデータ処理回路、当該データ処理回路を表示部の周辺駆動回路の一つとして用いた表示装置および当該表示装置を画面表示部として搭載した携帯端末に関する。
【０００２】
【従来の技術】
液晶表示装置やＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に代表されるフラットパネル型表示装置の分野では、近年、パネルの狭額縁化、薄型化を図るために、画素がマトリクス状に配置されてなる表示部と同じ透明絶縁基板上に、当該表示部を駆動する周辺の駆動回路を一体的に搭載するいわゆる駆動回路一体型表示装置の開発が進められている。液晶表示装置やＥＬ表示装置においては、画素トランジスタとして薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）が用いられていることから、周辺の駆動回路を透明絶縁基板上に搭載するに当たっては当該駆動回路もＴＦＴを用いて形成されることになる。
【０００３】
【発明が解決しようとする課題】
表示装置の周辺駆動回路としては、表示部の各画素を行単位で選択する垂直駆動回路や、その選択された行の各画素に対して表示データを書き込む水平駆動回路に加えて、当該水平駆動回路に供給する表示データに対して様々な処理を施すデータ処理回路が不可欠である。ここで、当該データ処理回路を絶縁基板上、表示装置に適用する場合にあってはガラス基板等の透明絶縁基板上にＴＦＴを用いて形成する場合について考える。
【０００４】
ＴＦＴは、素子特性のばらつきが大きくかつ閾値Ｖｔｈの絶対値が大きい。また、ガラス基板等の絶縁基板上に形成すると、シリコン基板上に形成する場合に比べてＴＦＴの素子特性がさらに悪化することが知られている。このように、閾値Ｖｔｈの絶対値が大きいＴＦＴを用いて絶縁基板上にデータ処理回路を形成する場合には、デジタル表示データ信号のようにデータレートが早いデータ信号を高速に処理することが難しくなる。
【０００５】
一方、閾値Ｖｔｈの絶対値が大きくても、回路の電源電圧を高く設定し、データ信号を大振幅信号として扱うことで、データレートが早いデジタルデータ信号を高速に処理することが可能になる。しかし、データ処理回路の電源電圧を高くすると、当該データ処理回路での消費電力が大幅に増加するため、駆動回路一体型の構成を採りつつ、表示装置の低消費電力化を図る上で不利になる。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、絶縁基板上にＴＦＴで形成する場合であっても、低消費電力にてデジタルデータ信号の高速処理が可能なデータ処理回路、これを表示部の周辺駆動回路の一つとして用いた表示装置および当該表示装置を画面表示部として搭載した携帯端末を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるデータ処理回路は、シリアルに入力される第１電圧振幅のデータ信号を当該第１電圧振幅よりも大きな第２電圧振幅のデータ信号にレベル変換する第１のレベル変換手段と、この第１のレベル変換手段でレベル変換されたデータ信号をパラレルのデータ信号に変換するシリアル−パラレル変換手段と、前記パラレルのデータ信号を前記第２電圧振幅よりも小さな第３電圧振幅のデータ信号にレベル変換する第２のレベル変換手段とを備え、絶縁基板上に薄膜トランジスタで形成された構成となっている。このデータ処理回路は、基板外部からシリアルに入力される表示データ信号を処理して複数の水平駆動回路に供給するデータ処理回路を表示部と同じ透明絶縁基板上に搭載してなる表示装置において、当該データ処理回路として用いられる。また、このデータ処理回路を用いた表示装置は、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔｓ）や携帯電話機に代表される携帯端末に、その画面表示部として搭載される。
【０００８】
上記構成のデータ処理回路、これを表示部の周辺駆動回路の一つとして用いた表示装置または当該表示装置を画面表示部として搭載した携帯端末において、シリアル入力される第１電圧振幅のデータ信号は、第１のレベル変換手段で第２電圧振幅のデータ信号にレベル変換されることで大振幅のデータ信号となる。シリアル−パラレル変換手段は、シリアルデータ信号がデータレートの早い信号であっても、大振幅の信号であることから高速処理が可能であり、シリアルデータ信号をパラレルデータ信号に高速処理にて変換する。このパラレル化処理により、データ信号のデータレートが遅くなる。このパラレルデータ信号は、第２のレベル変換手段で第３電圧振幅のデータ信号にレベル変換されることで小振幅のデータ信号となる。以降の処理では、データ信号が小振幅信号でもデータレートが遅いため、回路電源の電源電圧が低くても高速処理が可能となる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１０】
図１は、本発明の一実施形態に係るデータ処理回路の構成例を示すブロック図である。図１から明らかなように、本実施形態に係るデータ処理回路は、第１のレベル変換手段であるレベルシフト回路１１と、シリアル−パラレル変換回路１２と、第２のレベル変換手段であるレベルシフト回路１３Ａ，１３Ｂと、出力回路１４Ａ，１４Ｂとを有し、ガラス基板などの絶縁基板上に素子特性のばらつきが大きくかつ閾値Ｖｔｈのばらつきが大きいＴＦＴで形成されることを前提としている。
【００１１】
本実施形態に係るデータ処理回路には、第１電圧振幅（例えば、０Ｖ−３．３Ｖ）のデジタルデータ信号がシリアルに入力される。レベルシフト回路１１は、シリアル入力される第１電圧振幅のデータ信号を当該第１電圧振幅よりも大きな第２電圧振幅（例えば、０Ｖ−６．５Ｖ）のデータ信号にレベル変換（レベルアップ）する。シリアル−パラレル変換回路１２は、レベルシフト回路１１でレベルアップされたシリアルデータ信号を例えば２つのパラレルデータ信号に変換する。ここで言うシリアル−パラレル変換とは、シリアルに入力されたデジタルデータ信号を複数系統、本例では２系統のデジタルデータ信号（２つのパラレルデータ信号）に変換する処理を意味する。
【００１２】
シリアル−パラレル変換回路１２の後段には、２系統のデジタルデータ信号に対応して２つのレベル変換回路１３Ａ，１３Ｂが第３のレベル変換手段として設けられている。この２つのレベル変換回路１３Ａ，１３Ｂは、第２電圧振幅のデータ信号を当該第２電圧振幅よりも小さな第３電圧振幅（例えば、０Ｖ−３．３Ｖ）のデータ信号にレベル変換（レベルダウン）する。この第３電圧振幅のデジタルデータ信号は、出力回路１４Ａ，１４Ｂを通して外部に出力される。
【００１３】
上記構成の本実施形態に係るデータ処理回路において、シリアル入力される第１電圧振幅のデータ信号は、レベルシフト回路１１で第２電圧振幅のデータ信号にレベルアップされることで、大振幅のデータ信号となってシリアル−パラレル変換回路１２に与えられる。シリアル−パラレル変換回路１２では、シリアルデータ信号がデータレートの早い信号であっても大振幅の信号であることから、ＴＦＴからなる回路構成でも高速処理が可能であり、シリアルデータ信号からパラレルデータ信号への変換処理が高速に行われる。
【００１４】
シリアル−パラレル変換回路１２でのシリアル−パラレル変換により、データ信号のデータレートが遅くなる。本回路例の場合は、２つのパラレルデータ信号に変換されることから、変換後のデータ信号のデータレートは変換前の１／２になる。パラレルデータ信号は、レベルシフト回路１３Ａ，１３Ｂで第３電圧振幅のデータ信号にレベルダウンされることで再度小振幅の信号になる。この小振幅のデータ信号は、出力回路１４Ａ，１４Ｂを通して外部へ出力される。ここで、出力回路１４Ａ，１４Ｂおよび外部の回路では、データ信号が小振幅信号でもデータレートが遅いため、回路電源の電源電圧が低く、ＴＦＴからなる回路構成でも処理が可能となる。
【００１５】
上述したように、シリアルに入力される低電圧振幅のデータ信号を一度高電圧振幅にレベルアップし、この高電圧振幅のシリアルデータ信号をパラレルデータ信号に変換した後、再度低電圧振幅のデータ信号にレベルダウンすることで、大振幅のデータ信号を扱うのが一部の回路部分、即ちレベルシフト回路１１の出力段、シリアル−パラレル変換回路１２およびレベルシフト回路１３Ａ，１３Ｂだけであるため、絶縁基板上にＴＦＴで形成してなるデータ処理回路であっても、低消費電力にてデジタルデータ信号の高速処理が可能になる。
【００１６】
また、上記構成の本実施形態に係るデータ処理回路において、例えば、レベルシフト回路１１とシリアル−パラレル変換回路１２とは共通の回路として構成される。すなわち、シリアルに入力されたデータ信号を２つのパラレルデータ信号に変換する場合は、図２に示すように、２つのサンプリングラッチ型レベルシフト回路１１Ａ，１１Ｂを並列的に配置し、これらレベルシフト回路１１Ａ，１１Ｂに入力データＤａｔａを共通に入力する。
【００１７】
そして、位相が異なる２つのサンプリングパルスＳＰ１，ＳＰ２をレベルシフト回路１１Ａ，１１Ｂに別々に与え、これらレベルシフト回路１１Ａ，１１Ｂを異なるタイミングでサンプリング動作させるようにする。この動作により、レベルシフト回路１１Ａ，１１Ｂの各々でデータ信号Ｄａｔａがレベルアップされると同時に、レベルシフト回路１１Ａ，１１Ｂの各々から２系統に分離された２つのパラレルデータ信号Ｄａｔａ１，Ｄａｔａ２が出力されることになる。
【００１８】
図３は、シリアル−パラレル変換回路１２を兼ねるサンプリングラッチ型レベルシフト回路１１Ａ，１１Ｂの具体的な回路例を示す回路図である。図３から明らかなように、本例に係るサンプリングラッチ型レベルシフト回路１１Ａ（１１Ｂ）は、サンプリングラッチ部２１およびデータラッチ部２２を有し、いずれもＴＦＴを用いて絶縁基板上に形成された構成となっている。
【００１９】
本レベルシフト回路には、制御端子２３、データ入力端子２４、負側電源端子２５、２つの正側電源端子２６，２７およびデータ出力端子２８が設けられている。制御端子２３には、サンプリングパルスＳＰが基板外部から入力される。データ入力端子２４には、第１電圧振幅（０Ｖ−３．３Ｖ）のデータ信号Ｄａｔａが基板外部から入力される。電源端子２５には、電源電圧ＶＳＳ（例えば、グランドレベル）が与えられる。電源端子２６には、データ信号Ｄａｔａの振幅電圧の電源電圧ＶＣＣ（本例では、３．３Ｖ）が与えられる。また、電源端子２７には、電源電圧ＶＣＣよりも高い電源電圧ＶＤＤ（本例では、６．５Ｖ）が与えられる。
【００２０】
サンプリングラッチ部２１は、ＣＭＯＳインバータ２１１，２１２、ＣＭＯＳラッチセル２１３およびインバータ回路２１４から構成されている。ＣＭＯＳインバータ２１１は、例えばＶＣＣラインとＶＳＳラインとの間に直列に接続されかつ各ゲートがデータ入力端子２４に接続されたＰＭＯＳトランジスタＱｐ１１およびＮＭＯＳトランジスタＱｎ１１から構成されている。このＣＭＯＳインバータ２１１においては、基板外部からデータ入力端子２４を介して入力されるデータ信号Ｄａｔａの極性を反転する処理が行われる。
【００２１】
ＣＭＯＳインバータ２１２は、ＶＤＤラインとＶＳＳラインとの間に直列に接続され、ゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１２およびＮＭＯＳトランジスタＱｎ１２から構成されている。このＣＭＯＳインバータ２１２においては、制御端子２１を介して入力される０Ｖ−６．５Ｖ振幅のサンプリングパルスＳＰの極性を反転する処理が行われる。
【００２２】
ＣＭＯＳラッチセル２１３は、直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１３およびＮＭＯＳトランジスタＱｎ１３からなる第１のＣＭＯＳインバータと、直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１４およびＮＭＯＳトランジスタＱｎ１４からなる第２のＣＭＯＳインバータとを有し、これらＣＭＯＳインバータの各入出力端が交差接続された構成となっている。
【００２３】
具体的には、第１のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１３，Ｑｎ１３のゲート共通接続点が第２のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のドレイン共通接続点に接続され、第２のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のゲート共通接続点が第１のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１３，Ｑｎ１３のドレイン共通接続点に接続されている。
【００２４】
このＣＭＯＳラッチセル２１３の電源側とＶＤＤラインとの間にはＰＭＯＳトランジスタＱｐ１５が接続されている。このＰＭＯＳトランジスタＱｐ１５は、制御端子２１を介して入力されるサンプリングパルスＳＰが低レベルの期間にオン状態となってＣＭＯＳラッチセル２１３に対して電源電圧ＶＤＤを供給し、高レベルの期間にオフ状態となってＣＭＯＳラッチセル２１３への電源電圧ＶＤＤの供給を遮断する。以上により、ＣＭＯＳラッチセル２１３がレベルシフト部として構成されている。
【００２５】
ＣＭＯＳラッチセル２１３において、第１のＣＭＯＳインバータの入力端とデータ入力端子２４との間にはＮＭＯＳトランジスタＱｎ１５が、第２のＣＭＯＳインバータの入力端とＣＭＯＳインバータ２１１の各出力端との間にはＮＭＯＳトランジスタＱｎ１６がそれぞれ接続されている。これらＮＭＯＳトランジスタＱｎ１５，Ｑｎ１６は、サンプリングパルスＳＰが高レベルの期間にオン状態となってデータ信号Ｄａｔａおよびその逆相信号をサンプリングし、ＣＭＯＳラッチセル２１３に供給する。
【００２６】
インバータ回路２１４は、直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１７およびＮＭＯＳトランジスタＱｎ１７からなる第１のＣＭＯＳインバータと、直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１８およびＮＭＯＳトランジスタＱｎ１８からなる第２のＣＭＯＳインバータとから構成され、ＰＭＯＳトランジスタＱｐ１５を通して電源電圧ＶＤＤが供給されることで動作状態となる。
【００２７】
このインバータ回路２１４において、第１，第２のＣＭＯＳインバータは各入力端、即ちＭＯＳトランジスタＱｐ１７，Ｑｎ１７およびＱｐ１８，Ｑｎ１８の各ゲート共通接続点が、ＣＭＯＳラッチセル２１３の第１，第２のＣＭＯＳインバータの各出力端に接続されている。第１，第２のＣＭＯＳインバータの各出力端、即ちＭＯＳトランジスタＱｐ１７，Ｑｎ１７およびＱｐ１８，Ｑｎ１８の各ドレイン共通接続点には、ＮＭＯＳトランジスタＱｎ１９，Ｑｎ２０の各ドレインが接続されている。これらＮＭＯＳトランジスタＱｎ１９，Ｑｎ２０は、ＣＭＯＳインバータ２１２でレベルシフトされたサンプリングパルスＳＰが高レベルの期間にオン状態となってＣＭＯＳラッチセル２１３にラッチされたデータ信号Ｄａｔａを次段のデータラッチ部２２に伝送する。
【００２８】
データラッチ部２２は、ＣＭＯＳラッチ２２１およびＣＭＯＳインバータ２２２から構成されている。ＣＭＯＳラッチ２２１は、ＶＤＤラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ２１およびＮＭＯＳトランジスタＱｎ２１からなる第１のＣＭＯＳインバータと、ＶＤＤラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ２２およびＮＭＯＳトランジスタＱｎ２２からなる第２のＣＭＯＳインバータとを有し、これらＣＭＯＳインバータの各入出力端が交差接続され構成となっている。
【００２９】
具体的には、第１のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ２１，Ｑｎ２１のゲート共通接続点が第２のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ２２，Ｑｎ２２のドレイン共通接続点に接続され、第２のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ２２，Ｑｎ２２のゲート共通接続点が第１のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ２１，Ｑｎ２１のドレイン共通接続点に接続されている。また、第１，第２のＣＭＯＳインバータの各入力端は、サンプリングラッチ部２１のＮＭＯＳトランジスタＱｎ１９，Ｑｎ２０の各ソースに接続されている。
【００３０】
ＣＭＯＳインバータ２２２は、ＶＤＤラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ２３およびＮＭＯＳトランジスタＱｎ２３からなり、その入力端、即ちＭＯＳトランジスタＱｐ２３，Ｑｎ２３のゲート共通接続点がＣＭＯＳラッチ２２１における第１のＣＭＯＳインバータの出力端に接続され、その出力端、即ちＭＯＳトランジスタＱｐ２３，Ｑｎ２３のドレイン共通接続点がデータ出力端子２８に接続された構成となっている。
【００３１】
上記構成のサンプリングラッチ型レベルシフト回路を、図２に示したように並列的に配置し、これらレベルシフト回路１１Ａ，１１Ｂに入力データＤａｔａを共通に入力するとともに、位相が異なる２つのサンプリングパルスＳＰ１，ＳＰ２をレベルシフト回路１１Ａ，１１Ｂに別々に与えて、これらレベルシフト回路１１Ａ，１１Ｂを異なるタイミングでサンプリングラッチさせることで、シリアル入力のデータ信号Ｄａｔａに対するレベル変換（レベルアップ）およびシリアル−パラレル変換を効率的に行うことができる。
【００３２】
また、図３に示したサンプリングラッチ型レベルシフト回路では、サンプリングパルスＳＰの立ち下がる瞬間にレベル変換を行い、この瞬間にのみ電流が消費されるので低消費電力化が図れる。しかも、当該サンプリングラッチ型レベルシフト回路を用いることで、レベルシフト回路１１とシリアル−パラレル変換回路１２とを共通の回路として構成することができるため、省スペース化が図れるというメリットもある。
【００３３】
なお、上記実施形態においては、レベルシフト回路１３Ａ，１３Ｂでレベルダウンする第３電圧振幅を、入力されるデータ信号の低電圧振幅（本例では、０Ｖ−３．３Ｖ）に設定した場合を例に挙げて説明したが、この電圧振幅に限られるものではなく、第２電圧振幅よりも小さな電圧振幅であれば、低消費電力化の効果を得ることができる。ただし、入力されるデータ信号の低電圧振幅と同じに設定すれば、別の電源を設ける必要がないというメリットがある。
【００３４】
また、上記実施形態では、シリアル−パラレル変換回路１２において、シリアルに入力される１系統のデータ信号を２系統のデータ信号に分離、即ち２つのパラレルのデータ信号に変換するとしたが、３つ以上のパラレルのデータ信号に変換することで、データ信号のデータレートをさらに落とすことも可能である。具体的には、図２の回路において、レベルシフト回路をｎ個（ｎ≧３）並列的に配置するとともに、これらｎ個のレベルシフト回路に対して位相が異なるｎ個のサンプリングパルスＳＰ１〜ＳＰｎを別々に与えるようにすれば良い。
【００３５】
以上説明した実施形態に係るデータ処理回路は、その用途が特に限定されるものではないが、例えば駆動回路一体型表示装置において、表示部を駆動する周辺の駆動回路として用いて好適なものである。ただし、本発明は、表示装置の駆動回路への適用に限られるものではなく、特に絶縁基板上にＴＦＴで形成されるデータ処理回路単体として用いても有用なものである。
【００３６】
図４は、本発明に係る駆動回路一体型表示装置、例えば液晶表示装置の構成例を示すブロック図である。図４において、透明絶縁基板、例えばガラス基板３１上には、画素がマトリクス状に配置されてなる表示部（画素部）３２が形成されている。ガラス基板３１は、もう一枚のガラス基板と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネル（ＬＣＤパネル）を構成している。
【００３７】
表示部３２における画素の構成の一例を図５に示す。マトリクス状に配置された画素５０の各々は、画素トランジスタであるＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）５１と、このＴＦＴ５１のドレイン電極に画素電極が接続された液晶セル５２と、ＴＦＴ５１のドレイン電極に一方の電極が接続された保持容量５３とを有する構成となっている。ここで、液晶セル５２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
【００３８】
この画素構造において、ＴＦＴ５１はゲート電極がゲート線（走査線）５４に接続され、ソース電極がデータ線（信号線）５５に接続されている。液晶セル５２は対向電極がＶＣＯＭ線５６に対して各画素共通に接続されている。そして、液晶セル５２の対向電極には、ＶＣＯＭ線５６を介してコモン電圧ＶＣＯＭ（ＶＣＯＭ電位）が各画素共通に与えられる。保持容量５３は他方の電極（対向電極側の端子）がＣＳ線５７に対して各画素共通に接続されている。
【００３９】
ここで、ＩＨ（Ｈは水平期間）反転駆動または１Ｆ（Ｆはフィールド期間）反転駆動を行う場合は、各画素に書き込まれる表示信号は、ＶＣＯＭ電位を基準として極性反転を行うことになる。また、ＶＣＯＭ電位の極性を１Ｈ周期または１Ｆ周期で反転させるＶＣＯＭ反転駆動をＩＨ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線５７に与えられるＣＳ電位の極性もＶＣＯＭ電位に同期して交流反転する。
【００４０】
ここで、ＶＣＯＭ電位としては、ＣＳ電位とほぼ同じ振幅の交流電圧が用いられる。ただし、実際には、データ線５４からＴＦＴ５１を通して液晶セル５２の画素電極に信号を書き込む際に、寄生容量などに起因してＴＦＴ５１で電圧降下が生じることから、ＶＣＯＭ電位としては、その電圧降下分だけＤＣシフトした交流電圧が用いられる。
【００４１】
再び図４において、表示部３２と同一のガラス基板３１上には、例えば、表示部３２の左側にデータ処理回路３３が、表示部３２の上下側に水平（Ｈ）ドライバ（水平駆動回路）３４Ａ，３４Ｂが、表示部３２の右側に垂直（Ｖ）ドライバ（垂直駆動回路）３５がそれぞれ周辺の駆動回路として搭載されている。ここでは、周辺の駆動回路として一部を例示したに過ぎず、これらに限られるものではない。また、水平ドライバ３４Ａ，３４Ｂについては表示部３２の上下いずれか一方に配置されても良い。これら周辺の駆動回路は、表示部３２の画素トランジスタと共に、低温ポリシリコンあるいはＣＧ（Ｃｏｎｔｉｎｕｏｕｓ　Ｇｒａｉｎ；連続粒界結晶）シリコンを用いて作製される。
【００４２】
上記構成の液晶表示装置において、ガラス基板３１に対して、低電圧振幅（例えば、０Ｖ−３．３Ｖ振幅）のＲ（赤）Ｇ（緑）Ｂ（青）パラレル入力の表示データが入力パッド（ＰＡＤ）部３６を介して基板外部から入力される。この入力されたデジタル表示データは、データ処理回路３３で複数系統、本例では表示部３２の奇数画素に書き込むデータと偶数画素に書き込むデータの２系統に分離される。この２系統に分離されたデジタル表示データはそれぞれデータバスライン３７Ａ，３７Ｂを通して水平ドライバ３４Ａ，３４Ｂに供給される。
【００４３】
水平ドライバ３４Ａは、例えば、水平シフトレジスタ３４１、データサンプリングラッチ部３４２、第２ラッチ部３４３、レベルシフタ３４４およびＤＡ（デジタル−アナログ）変換回路（ＤＡＣ）３４４を有するデジタルドライバ構成となっている。水平ドライバ３４Ｂについても、水平ドライバ３４Ａと全く同じ構成となっている。一例として、水平ドライバ３４Ａは表示部３２の奇数画素への表示データの書き込みを行い、水平ドライバ３４Ｂは表示部３２の偶数画素への表示データの書き込みを行うことになる。
【００４４】
水平シフトレジスタ３４１は、タイミング発生回路（図示せず）から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該タイミング発生回路から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。データサンプリングラッチ部３４２は、水平シフトレジスタ３４１で生成されたサンプリングパルスに同期して、データ処理回路３３から供給される表示データＤａｔａを１水平期間で順次サンプリングしラッチする。
【００４５】
このラッチされた１ライン分のデジタルデータは、水平ブランキング期間に第２ラッチ部３４３に一括して移される。第２ラッチ部３４３からは、１ライン分のデジタルデータが一斉に出力される。この出力された１ライン分のデジタルデータは、レベルシフタ３４４でレベルアップされてＤＡ変換回路３４５に与えられ、ここでアナログ表示信号に変換される。ＤＡ変換回路３４５から出力される１ライン分のアナログ表示信号は、表示部３２の水平方向画素数ｎに対応して配線されたデータ線５５−１〜５５−ｎに出力される。
【００４６】
垂直ドライバ３５は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ３５において、垂直シフトレジスタは、タイミング発生回路（図示せず）から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、当該タイミング発生回路から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、表示部３２の垂直方向画素数ｍに対応して配線されたゲート線５４−１〜５４−ｍにゲートバッファを通して順次出力される。
【００４７】
この垂直ドライバ３５による垂直走査により、走査パルスがゲート線５４−１〜５４−ｍに順次出力されると、表示部３２の各画素が行（ライン）単位で順に選択される。そして、この選択された１ライン分の画素に対して、ＤＡ変換回路３４５から出力される１ライン分のアナログ表示信号がデータ線５５−１〜５５−ｎを経由して一斉に書き込まれる。このライン単位の書き込み動作が繰り返されることにより、１画面分の画表示が行われる。
【００４８】
上記構成の液晶表示装置では、表示部３２と同一のパネル（ガラス基板３１）上に、データ処理回路３３、水平ドライバ３４Ａ，３４Ｂおよび垂直ドライバ３５などの周辺の駆動回路を一体的に搭載したことにより、全駆動回路一体型の表示パネルを構成でき、外部に別の基板やＩＣ、トランジスタ回路を設ける必要がないため、システム全体の小型化および低コスト化が可能になる。
【００４９】
この駆動回路一体型液晶表示装置において、データ処理回路３３として、先述した実施形態に係るデータ処理回路が用いられる。この場合、図１に示したデータ処理回路は、例えばＲＧＢ各色６ビットの計１８ビットのデジタル表示データが基板外部から入力されるものとすると、各ビットごとに１つずつ設けられることになる。そして、１８ビットのデジタル表示データを２系統に分離する。この２系統のデジタル表示データは、１８本ずつの配線からなるデータバスライン３７Ａ，３７Ｂによって水平ドライバ３４Ａ，３４Ｂに伝送される。
【００５０】
このように、データ処理回路３３として、先述した実施形態に係るデータ処理回路を用いることで、当該データ処理回路が絶縁基板上にＴＦＴで形成した場合であっても、表示データのデータレートを落とすことによって表示データの高速処理が可能であるとともに、必要以外の回路部分では低電圧振幅信号にて信号処理を行うことによって低消費電力化が可能であるため、従来困難とされていた、ＴＦＴを用いての駆動回路一体型液晶表示装置の実現が可能になるとともに、ＲＧＢパラレル入力のデジタル表示データを低消費電力にて高速に処理できることになる。
【００５１】
ところで、駆動回路一体型液晶表示装置を構成する場合、データ処理回路３３の基板上の配置位置が制約されることから、デジタル表示データをデータ処理回路３３から水平ドライバ３４Ａ，３４Ｂまで伝送するデータバスライン３７Ａ，３７Ｂの配線長が長くならざるを得ないため、配線に付く寄生容量等が大きく、その容量負荷が重くなる。しかも、データバスライン３７Ａ，３７ＢはＲＧＢ各色６ビットの計１８ビットのデジタル表示データに対応した１８本ずつの配線からなるため、その容量負荷が非常に重いものとなる。
【００５２】
この非常に重い容量負荷の駆動をデータ処理回路３３が担うことになるため、当該データ処理回路３３で消費する電力が非常に大きなものとなる。ところが、データ処理回路３３として、先述した実施形態に係るデータ処理回路を用いることにより、図１において、大電圧振幅のデータ信号をレベルシフト回路１３Ａ，１３Ｂで再び小電圧振幅のデータ信号にレベルダウンしているため、出力回路１４Ａ，１４Ｂ以降の処理での消費電力が少なくて済む。このことは、先述した実施形態に係るデータ処理回路は、配線長が長いデータバスライン３７Ａ，３７Ｂを通してデジタルデータを伝送するのに非常に適していることを意味する。
【００５３】
なお、本適用例では、データ処理回路３３での処理において、１系統のデジタル表示データを２系統に分離する、即ちシリアルに入力される表示データを２つのパラレルの表示データに変換する場合を例に挙げて説明したが、３つ以上のパラレルの表示データに変換し、表示データのデータレートをさらに落とすようにすることも可能である。この場合、水平ドライバはパラレルデータ数に対応した数だけ配置されることになる。
【００５４】
図６は、水平ドライバ３４Ａ（３４Ｂ）内のデータサンプリングラッチ部３４２、第２ラッチ部３４３およびレベルシフタ３４４の具体的な回路例を示す回路図である。
【００５５】
図６から明らかなように、本例に係る回路は、サンプリングラッチ部４０およびデータラッチ部４１を有し、いずれもＴＦＴを用いて絶縁基板上に形成された構成となっている。また、データラッチ部４１がレベルシフタを兼ねている。すなわち、図４の対応において、サンプリングラッチ部４０がデータサンプリングラッチ部３４２に相当し、データラッチ部４１が第２ラッチ部３４３およびレベルシフタ３４４に相当する。
【００５６】
本例に係る回路には、第１制御端子４２、負側の２つの電源端子４３，４４、正側の２つの電源端子４５，４６、データ入力端子４７、第２制御端子４８およびデータ出力端子４９が設けられている。データ入力端子４７には、図４において、データ処理回路３３からデータバスライン３７Ａ，３７Ｂによって伝送される低電圧振幅（本例では、０Ｖ−３．３Ｖ）の表示データが入力される。制御端子４２には、タイミング発生回路（図示せず）で発生されるラッチパルスＬＰが与えられる。制御端子４８には、上記タイミング発生回路で発生されるサンプリングパルスＳＰが与えられる。
【００５７】
電源端子４４と電源端子４５との間には、データ入力端子４７に入力される表示データの振幅電圧、即ち本例の場合には電源電圧ＶＳＳとして０Ｖ（グランドレベル）、電源電圧ＶＣＣとして３．３Ｖが与えられる。電源端子４３には、電源電圧ＶＳＳよりも低い電源電圧ＶＬ、例えば−３．３Ｖが与えられる。電源端子４６には、電源電圧ＶＣＣよりも高い電源電圧ＶＤＤ、例えば６．５Ｖが与えられる。
【００５８】
サンプリングラッチ部４０は、入力部４０１、ＣＭＯＳラッチセル４０２および出力部４０３から構成されている。入力部４０１は、ＣＭＯＳラッチセル２１３は、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートがデータ入力端子４７に対して共通に接続されたＰＭＯＳトランジスタＱｐ３１およびＮＭＯＳトランジスタＱｎ３１からなるＣＭＯＳインバータと、当該ＣＭＯＳインバータの入出力端、即ちゲート共通接続点およびドレイン共通接続点に各ドレインがそれぞれ接続されたサンプリング用のＮＭＯＳトランジスタＱｎ３２，Ｑｎ３３とを有する構成となっている。ＮＭＯＳトランジスタＱｎ３２，Ｑｎ３３の各ゲートは制御端子４８に共通に接続されている。
【００５９】
ＣＭＯＳラッチセル４０２は、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ３４およびＮＭＯＳトランジスタＱｎ３４からなる第１のＣＭＯＳインバータと、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ３５およびＮＭＯＳトランジスタＱｎ３５からなる第２のＣＭＯＳインバータとを有し、これらＣＭＯＳインバータの各入出力端が交差接続された構成となっている。
【００６０】
具体的には、第１のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ３４，Ｑｎ３４のゲート共通接続点が第２のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ３５，Ｑｎ３５のドレイン共通接続点に接続され、第２のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ３５，Ｑｎ３５のゲート共通接続点が第１のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ３４，Ｑｎ３４のドレイン共通接続点に接続されている。第１，第２のＣＭＯＳインバータの各入力端は、サンプリング用のＮＭＯＳトランジスタＱｎ３２，Ｑｎ３３の各ソースにそれぞれ接続されている。
【００６１】
出力部４０３は、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ３６およびＮＭＯＳトランジスタＱｎ３６からなる第１のＣＭＯＳインバータと、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ３７およびＮＭＯＳトランジスタＱｎ３７からなる第２のＣＭＯＳインバータとを有する構成となっている。第１のＣＭＯＳインバータの入力端は、ＣＭＯＳラッチセル４０２のＭＯＳトランジスタＱｐ３５，Ｑｎ３５のドレイン共通接続点に接続されている。第２のＣＭＯＳインバータの入力端は、ＣＭＯＳラッチセル４０２のＭＯＳトランジスタＱｐ３５，Ｑｎ３５のゲート共通接続点に接続されている。
【００６２】
データラッチ部４１は、入力部４１１、ＣＭＯＳラッチセル４１２および出力部４１３から構成されている。入力部４１１は、ラッチ用のＮＭＯＳトランジスタＱｎ４１，Ｑｎ４２から構成されている。ＮＭＯＳトランジスタＱｎ４１のドレインは、サンプリングラッチ部４０における出力部４０３のＭＯＳトランジスタＱｐ３６，Ｑｎ３６のドレイン共通接続点に接続されている。ＮＭＯＳトランジスタＱｎ４２のドレインは、当該出力部４０３のＭＯＳトランジスタＱｐ３７，Ｑｎ３７のドレイン共通接続点に接続されている。これらＮＭＯＳトランジスタＱｎ４１，Ｑｎ４２各ゲートは制御端子４２に共通に接続されている。
【００６３】
ＣＭＯＳラッチセル４１２は、ＶＨラインとＶＬラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ４３およびＮＭＯＳトランジスタＱｎ４３からなる第１のＣＭＯＳインバータと、ＶＨラインとＶＬラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ４４およびＮＭＯＳトランジスタＱｎ４４からなる第２のＣＭＯＳインバータとを有し、これらＣＭＯＳインバータの各入出力端が交差接続された構成となっている。
【００６４】
具体的には、第１のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ４３，Ｑｎ４３のゲート共通接続点が第２のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ４４，Ｑｎ４４のドレイン共通接続点に接続され、第２のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ４４，Ｑｎ４４のゲート共通接続点が第１のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ４３，Ｑｎ４３のドレイン共通接続点に接続されている。第１，第２のＣＭＯＳインバータの各入力端は、ラッチ用のＮＭＯＳトランジスタＱｎ４１，Ｑｎ４２の各ソースにそれぞれ接続されている。
【００６５】
出力部４１３は、ＶＨラインとＶＬラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ４５およびＮＭＯＳトランジスタＱｎ４５からなる第１のＣＭＯＳインバータと、ＶＨラインとＶＬラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ４６およびＮＭＯＳトランジスタＱｎ４６からなる第２のＣＭＯＳインバータとを有し、これらＣＭＯＳインバータが縦続接続された構成となっている。第１のＣＭＯＳインバータの入力端は、ＣＭＯＳラッチセル４１２の出力端に接続されている。
【００６６】
上記構成の回路、即ち水平ドライバ３４Ａ（３４Ｂ）内のデータサンプリングラッチ部３４２、第２ラッチ部３４３およびレベルシフタ３４４の機能を持つ回路において、第２ラッチ部３４３に相当するデータラッチ部４１へデータを渡すまで、即ちサンプリングラッチ部４０ではデータ処理回路３３から供給される表示データの電圧振幅（０Ｖ−３．３Ｖ）に対応した０Ｖ−３．３Ｖの電源電圧で処理が行われる。その結果、消費電力を抑えることができる。
【００６７】
また、データラッチ部４１へのデータ転送の完了後に電源電圧ＶＨ，ＶＬがスイッチングされ、データラッチ部４１ではこの電源電圧ＶＨ，ＶＬで処理が行われるため、当該データラッチ部４１で表示データのレベルシフト、即ち低電圧振幅（ＶＳＳ−ＶＣＣ）から高電圧振幅（ＶＬ−ＶＨ）へレベルアップされる。このように、第２ラッチ部３４３に相当するデータラッチ部４１がレベルシフタ３４４の機能を兼ねた構成を採ることにより、回路構成の簡略化および省スペース化が図れる。
【００６８】
以上説明した適用例では、表示素子として液晶セルを用いてなる液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られものではなく、表示素子としてＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ；エレクトロルミネッセンス）素子を用いてなるＥＬ表示装置など、表示部と同一の基板上にデータ処理回路を搭載してなる表示装置全般に適用可能である。
【００６９】
上述した適用例に係る液晶表示装置に代表される表示装置は、携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔｓ；携帯情報端末）に代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【００７０】
図７は、本発明に係る携帯端末、例えばＰＤＡの構成の概略を示す外観図である。
【００７１】
本例に係るＰＤＡは、例えば、装置本体６１に対して蓋体６２が開閉自在に設けられた折り畳み式の構成となっている。装置本体６１の上面には、キーボードなどの各種のキーが配置されてなる操作部６３が配置されている。一方、蓋体６２には、画面表示部６４が配置されている。この画面表示部６４として、先述した実施形態に係るデータ処理回路を、表示部と同一基板上に搭載してなる液晶表示装置が用いられる。
【００７２】
この実施形態に係るデータ処理回路を搭載した液晶表示装置では、先述したように、ＴＦＴを用いた駆動回路一体型を容易に実現できるとともに、デジタル表示データの高速処理が低消費電力にて実現できる。したがって、当該液晶表示装置を画面表示部６４として搭載することで、ＰＤＡ全体の構成を簡略化できるとともに、画面表示部６４の低消費電力化によってバッテリ電源による連続使用可能時間の長時間化が図れることになる。
【００７３】
なお、ここでは、ＰＤＡに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、シリアルに入力される低電圧振幅のデータ信号を一度高電圧振幅にレベルアップし、この高電圧振幅のシリアルデータ信号をパラレルデータ信号に変換した後、再度低電圧振幅のデータ信号にレベルダウンすることで、大振幅のデータ信号を扱うのが一部の回路部分だけであるため、絶縁基板上にＴＦＴで形成してなるデータ処理回路であっても、低消費電力にてデジタルデータ信号の高速処理が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るデータ処理回路の構成例を示すブロック図である。
【図２】レベルシフト回路およびシリアル−パラレル変換回路の具体的な構成の一例を示すブロック図である。
【図３】シリアル−パラレル変換回路を兼ねるサンプリングラッチ型レベルシフト回路の具体的な回路例を示す回路図である。
【図４】本発明に係る駆動回路一体型液晶表示装置の構成例を示すブロック図である。
【図５】表示部における画素の構成の一例を示す回路図である。
【図６】水平ドライバ内のデータサンプリングラッチ部、第２ラッチ部およびレベルシフタの具体的な回路例を示す回路図である。
【図７】本発明に係るＰＤＡの構成の概略を示す外観図である。
【符号の説明】
１１，１１Ａ，１１Ｂ，１３Ａ，１３Ｂ…レベルシフト回路、１２…パラレル−シリアル変換回路、２１，４０…サンプリングラッチ部、２２，４１…データラッチ部、５０…画素、５１…ＴＦＴ（画素トランジスタ）、５２…液晶セル、５３…保持容量
【図１】
2004004242.tif 000003
【図２】
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【図３】
2004004242.tif 000005
【図４】
2004004242.tif 000006
【図５】
2004004242.tif 000007
【図６】
2004004242.tif 000008
【図７】
2004004242.tif 000009