(57)【要約】【目的】小なる回路規模にてディジタル画像信号をアナログ画像信号に変換することが可能な画像信号処理装置を提供することを目的とする。【解決手段】入力画素データの上位ビット群からなる上位ビット画素データに、この上位ビット画素データの最下位のビット桁に対応した値を加算して加算上位ビット画素データを生成する。そして、所定期間内において、入力画素データの下位ビット群からなる下位ビット画素データの値に応じた期間中は加算上位ビット画素データをＤ／Ａ変換対象とし、それ以外の期間では上位ビット画素データをＤ／Ａ変換対象とする。かかる構成によれば、例えＤ／Ａ変換器の分解能を入力画素データによって要求される分解能より低くしても、所定期間を通して最終的に視覚される画像の分解能は、入力画素データによって要求される分解能に等しくなる。従って、Ｄ／Ａ変換器の分解能を低下できる分だけ回路規模の縮小化が可能となる。【選択図】  図１
2004279644.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルの各画素に対応して供給される入力画素データをアナログの画像信号に変換する画像信号処理装置であって、
前記入力画素データの上位ビット群からなる上位ビット画素データにその最下位のビット桁に対応した値を加算して加算上位ビット画素データを得る演算手段と、
前記下位ビット画素データの値に応じて、前記加算上位ビット画素データ及び前記上位ビット画素データの内のいずれか一方を選択してこれを変換対象画素データとして出力する選択手段と、
前記変換対象画素データに対してディジタルアナログ変換処理を施すことによりアナログの前記画像信号を得るＤ／Ａ変換手段と、を有することを特徴とする画像信号処理装置。
【請求項２】
前記選択手段は、所定の単位期間内における前記下位ビット画素データの値に応じた期間中は前記加算上位ビット画素データを選択する一方、前記単位期間内におけるその他の期間では前記上位ビット画素データを選択することを特徴とする請求項１記載の画像信号処理装置。
【請求項３】
前記下位ビット画素データは、前記入力画素データの下位Ｍビット（Ｍは自然数）からなり、
前記選択手段は、連続する２Ｍ個のフレーム分の前記入力画素データに対する画像信号処理毎に、前記下位ビット画素データの値に応じた数のフレームでは前記加算上位ビット画素データを選択する一方、その他のフレームでは前記上位ビット画素データを選択することを特徴とする請求項１記載の画像信号処理装置。
【請求項４】
前記下位ビット画素データは、Ｎビット（Ｎは自然数）の前記入力画素データの最下位ビットを含む下位Ｍビット分（ＭはＮよりも小なる自然数）からなるデータであり、
前記上位ビット画素データは、前記入力画素データの最上位ビットを含む上位（Ｎ−Ｍ）ビット分からなるデータであることを特徴とする請求項１記載の画像信号処理装置。
【請求項５】
表示パネルの各画素に対応して供給される入力画素データをアナログの画像信号に変換する画像信号処理装置であって、
前記入力画素データの上位ビット群からなる上位ビット画素データに対してディジタルアナログ変換処理を施すことによりアナログの画像信号を得るＤ／Ａ変換手段と、
前記入力画素データの下位ビット群からなる下位ビット画素データの値に応じて、前記上位ビット画素データの最下位のビット桁に対応した値を前記画像信号に加算した加算結果を出力する演算手段と、を有することを特徴とする画像信号処理装置。
【請求項６】
前記演算手段は、所定の単位期間内における前記下位ビット画素データの値に応じた期間中は前記上位ビット画素データの最下位のビット桁に対応した値を前記画像信号に加算した加算結果を出力する一方、前記単位期間内におけるその他の期間では前記画像信号をそのまま出力することを特徴とする請求項５記載の画像信号処理装置。
【請求項７】
前記下位ビット画素データは、前記入力画素データの下位Ｍビット（Ｍは自然数）からなり、
前記演算手段は、連続する２Ｍ個のフレーム分の前記入力画素データに対する画像信号処理毎に、前記下位ビット画素データの値に応じた数のフレームでは前記上位ビット画素データの最下位のビット桁に対応した値を前記画像信号に加算した加算結果を出力する一方、その他のフレームでは前記画像信号をそのまま出力することを特徴とする請求項５記載の画像信号処理装置。
【請求項８】
前記下位ビット画素データは、Ｎビット（Ｎは自然数）の前記入力画素データの最下位ビットを含む下位Ｍビット分（ＭはＮよりも小なる自然数）からなるデータであり、
前記上位ビット画素データは、前記入力画素データの最上位ビットを含む上位（Ｎ−Ｍ）ビット分からなるデータであることを特徴とする請求項５記載の画像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル画像信号をアナログの画像信号に変換する画像信号処理装置に関する。
【０００２】
【従来の技術】
現在、例えばアクティブマトリクス方式の液晶表示パネルを駆動する液晶駆動装置には、入力されたデジタル画像信号をアナログの画像信号に変換するＤ／Ａ変換器が搭載されている（例えば、特許文献１参照）。
かかるＤ／Ａ変換器は、出力すべきアナログ信号のレベルに対応した各種の中間電圧を予め生成しておき、これら中間電圧の内から、入力されたデジタル画像信号に対応した中間電圧を選択して出力するようにしている。
【０００３】
よって、上記の如きＤ／Ａ変換器においては、入力デジタル画像信号のビット数が多くなるほど、つまり要求される分解能が高くなるほど、より多種の中間電圧を生成しなければならず、回路規模が大になるという問題が生じる。
【０００４】
【特許文献１】
特開２００２−４３９４４号公報
【０００５】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべく為されたものであり、小なる回路規模にてディジタル画像信号をアナログ画像信号に変換することが可能な画像信号処理装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載による画像信号処理装置は、表示パネルの各画素に対応して供給される入力画素データをアナログの画像信号に変換する画像信号処理装置であって、前記入力画素データの上位ビット群からなる上位ビット画素データにその最下位のビット桁に対応した値を加算して加算上位ビット画素データを得る演算手段と、前記下位ビット画素データの値に応じて、前記加算上位ビット画素データ及び前記上位ビット画素データの内のいずれか一方を選択してこれを変換対象画素データとして出力する選択手段と、前記変換対象画素データに対してディジタルアナログ変換処理を施すことによりアナログの前記画像信号を得るＤ／Ａ変換手段と、を有する。
【０００７】
又、請求項５記載による画像信号処理装置は、表示パネルの各画素に対応して供給される入力画素データをアナログの画像信号に変換する画像信号処理装置であって、前記入力画素データの上位ビット群からなる上位ビット画素データに対してディジタルアナログ変換処理を施すことによりアナログの画像信号を得るＤ／Ａ変換手段と、前記入力画素データの下位ビット群からなる下位ビット画素データの値に応じて、前記上位ビット画素データの最下位のビット桁に対応した値を前記画像信号に加算した加算結果を出力する演算手段と、を有する。
【０００８】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明による画像信号処理装置を搭載したディスプレイ装置の概略構成を示す図である。
図１において、表示パネル１は、各画素を担う画素セルがマトリクス状に配列されている例えば、液晶ディスプレイパネル、エレクトロルミネッセンスディスプレイパネル、又はプラズマディスプレイパネルの如きディスプレイパネルである。ドライバ２は、画像信号処理装置３から供給されたアナログの画像信号に対応した画像を表示パネル１の画面上に表示させるべき各種駆動信号を発生して上記表示パネル１に供給する。
【０００９】
画像信号処理装置３は、フレーム検出回路３０、ビット分離回路３１、選択制御回路３２、セレクタ３３、＋１加算器３４及びＤ／Ａ変換器３５から構成される。
フレーム検出回路３０は、表示パネル１の各画素に対応した入力画素データＰＤが１フレーム分供給される度にフレーム検出信号ＦＤを発生し、これを選択制御回路３２に供給する。尚、入力画素データＰＤは、Ｎビットのディジタルデータであり、各画素毎にその画素を発光させるべき輝度レベルをＮビットで表すものである。
【００１０】
ビット分離回路３１は、Ｎビットの入力画素データＰＤを、その最下位ビットを含む下位のＭビット分（Ｍ：Ｎよりも小なる自然数）からなる下位ビット群と、その最上位ビットを含む上位（Ｎ−Ｍ）ビット分からなる上位ビット群とに分離する。そして、ビット分離回路３１は、かかる下位ビット群を下位ビット画素データＤＬとして選択制御回路３２に供給すると共に、上位ビット群を上位ビット画素データＤＵとしてセレクタ３３及び＋１加算器３４に供給する。
【００１１】
＋１加算器３４は、（Ｎ−Ｍ）ビットからなる上位ビット画素データＤＵの最下位ビットに「１」を加算して得られた（Ｎ−Ｍ）ビットの加算上位ビット画素データＤＵＡＤＤをセレクタ３３に供給する。つまり、加算上位ビット画素データＤＵＡＤＤとは、上位ビット画素データＤＵにその最下位のビット桁に対応した値を加算した、いわゆる下位ビット群からの桁上げが為されたものである。
【００１２】
選択制御回路３２は、先ず、フレーム検出信号ＦＤに基づいて２Ｍフレーム分の入力画素データＰＤが供給されたか否かを検出する。ここで、２Ｍフレーム分の入力画素データＰＤが供給されたことを検出する度に、選択制御回路３２は、その内の１フレーム分の入力画素データＰＤに基づき各画素毎の下位ビット画素データＤＬを取り込む。そして、選択制御回路３２は、取り込んだ１フレーム分の各画素毎の下位ビット画素データＤＬに基づき、その後の２Ｍフレーム処理期間毎に、各フレームにおいて上位ビット画素データＤＵ及び加算上位ビット画素データＤＵＡＤＤの内のどちらを選択させるのかを示す選択信号Ｓを生成する。この際、選択制御回路３２は、上述した如き２Ｍフレーム処理期間内において、下位ビット画素データＤＬに応じた数のフレームでは加算上位ビット画素データＤＵＡＤＤ、その他のフレームでは上位ビット画素データＤＵを示す選択信号Ｓを生成してセレクタ３３に供給する。
【００１３】
例えば、ビット分離回路３１において分離された下位ビット群のビット数Ｍが１である場合には、選択制御回路３２は下記の如き動作を行う。
先ず、下位ビット画素データＤＬが［０］の場合には、選択制御回路３２は、常に、上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［１］の場合には、選択制御回路３２は、２フレーム処理期間毎に、第１番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、第２番目のフレームでは上位ビット画素データＤＵを夫々選択させるべき選択信号Ｓをセレクタ３３に供給する。
【００１４】
又、ビット分離回路３１において分離された下位ビット群のビット数Ｍが２である場合には、選択制御回路３２は下記の如き動作を行う。
先ず、下位ビット画素データＤＬが［００］の場合には、選択制御回路３２は、常に上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［０１］の場合には、選択制御回路３２は、４フレーム処理期間毎に、第２番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、その他の第１、第３及び第４番目のフレームでは上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［１０］の場合には、選択制御回路３２は、４フレーム処理期間毎に、第１及び第３番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、第２及び第４番目のフレームでは上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［１１］の場合には、選択制御回路３２は、４フレーム処理期間毎に、第４番目のフレームでは上位ビット画素データＤＵ、第１〜第３番目のフレーム各々では加算上位ビット画素データＤＵＡＤＤを選択させるべき選択信号Ｓをセレクタ３３に供給する。
【００１５】
又、ビット分離回路３１において分離された下位ビット群のビット数Ｍが３である場合には、選択制御回路３２は下記の如き動作を行う。
先ず、下位ビット画素データＤＬが［０００］の場合には、選択制御回路３２は、常に、上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［００１］の場合には、選択制御回路３２は、８フレーム処理期間毎に、第４番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、第１〜第３、第５〜第８番目のフレームでは上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［０１０］の場合には、選択制御回路３２は、８フレーム処理期間毎に、第２及び第６番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、その他の第１、第３〜第５、第７及び第８番目のフレームでは上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［０１１］の場合には、選択制御回路３２は、８フレーム処理期間毎に、第２、第４及び第６番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、その他の第１、第３、第５、第７及び第８番目のフレームでは上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［１００］の場合には、選択制御回路３２は、８フレーム処理期間毎に、第１、第３、第５及び第７番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、第２、第４、第６及び第８番目のフレームでは上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［１０１］の場合には、選択制御回路３２は、８フレーム処理期間毎に、第１、第３、第４、第５及び第７番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、その他の第２、第６及び第８番目のフレームでは上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［１１０］の場合には、選択制御回路３２は、８フレーム処理期間毎に、第１〜第３番目及び第５〜第７番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、その他の第４及び第８番目のフレームでは上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。又、下位ビット画素データＤＬが［１１１］の場合には、選択制御回路３２は、８フレーム処理期間毎に、第１〜第７番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、第８番目のフレームでは上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。
【００１６】
セレクタ３３は、上位ビット画素データＤＵ及び加算上位ビット画素データＤＵＡＤＤの内から、上記選択信号Ｓにて示される方を選択してこれを変換対象画素データＤＤとしてＤ／Ａ変換器３５に供給する。Ｄ／Ａ変換器３５は、供給された変換対象画素データＤＤをアナログの画像信号に変換してこれを上記ドライバ２に供給する。
【００１７】
以下に、上記の如き構成による画像信号処理装置３の動作について、図２〜図５に示される一例を用いて説明する。
図２は、ビット分離回路３１において分離された下位ビット群のビット数Ｍが１である場合に、Ｄ／Ａ変換器３５に入力される変換対象画素データＤＤを示す図である。
【００１８】
先ず、下位ビット画素データＤＬが［１］の場合には、第（２ｎ−１）番目のフレーム（ｎは自然数）では加算上位ビット画素データＤＵＡＤＤ、第（２ｎ）番目のフレームでは上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［１］の場合には、第（２ｎ−１）及び第（２ｎ）番目のフレームの内の１フレームにおいて加算上位ビット画素データＤＵＡＤＤが変換対象画素データＤＤとしてＤ／Ａ変換器３５に供給されるのである。一方、下位ビット画素データＤＬが［０］の場合には、全てのフレームにおいて上位ビット画素データＤＵが変換対象画素データＤＤとしてＤ／Ａ変換器３５に供給される。つまり、下位ビット画素データＤＬが［０］の場合には、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となることはない。
【００１９】
ここで、入力画素データＰＤが例えば８ビットである場合、上位ビット画素データＤＵは７ビットデータとなり、加算上位ビット画素データＤＵＡＤＤはこの上位ビット画素データＤＵの最下位ビットに「１」を加算した７ビットデータとなる。つまり、入力画素データＰＤの最下位ビットからの桁上げ分を上位ビット画素データＤＵに加算したものが、加算上位ビット画素データＤＵＡＤＤとなる。この際、２フレーム処理期間内において、入力画素データＰＤの最下位ビットの値に応じたフレームの数（０又は１）だけそのフレームでは加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となり、その他のフレームでは上位ビット画素データＤＵがＤ／Ａ変換対象となる。つまり、入力画素データＰＤの最下位ビットが論理レベル「０」である場合には、この最下位ビット分に対するＤ／Ａ変換処理は実質的に不要となるので、入力画素データＰＤの上位７ビット分（ＤＵ）だけでＤ／Ａ変換を実施する。ところが、入力画素データＰＤの最下位ビットが論理レベル「１」である場合には、この最下位ビット分をＤ／Ａ変換処理に反映させる必要が生じる。そこで、２フレーム処理期間中の１フレームでは、入力画素データＰＤの上位７ビット分（ＤＵ）に下位ビットからの桁上げ分を加味した加算上位ビット画素データＤＵＡＤＤをＤ／Ａ変換対象とするようにしている。かかる動作によれば、例えＤ／Ａ変換器３５自体の分解能が７ビットであっても、２フレーム処理期間を通して最終的に視覚される画像の分解能は入力画素データＰＤによって要求される８ビット相当になる。
【００２０】
図３は、ビット分離回路３１において分離された下位ビット群のビット数Ｍが２である場合に、Ｄ／Ａ変換器３５に入力される変換対象画素データＤＤを示す図である。
図３に示されるように、下位ビット画素データＤＬが［１１］の場合には、第（４ｎ−３）、第（４ｎ−２）及び第（４ｎ−１）番目のフレーム各々では加算上位ビット画素データＤＵＡＤＤ、第（４ｎ）番目のフレームでは上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［１１］の場合には、連続する４つのフレームの内の３つのフレーム各々において、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となるのである。又、下位ビット画素データＤＬが［１０］の場合には、第（４ｎ−３）番目及び第（４ｎ−１）番目のフレーム各々では加算上位ビット画素データＤＵＡＤＤ、第（４ｎ−２）番目及び第（４ｎ）番目のフレーム各々では上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［１０］の場合には、連続する４つのフレームの内の２つのフレーム各々において、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となるのである。又、下位ビット画素データＤＬが［０１］の場合には、第（４ｎ−２）番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、第（４ｎ−３）、第（４ｎ−１）及び第（４ｎ）番目のフレーム各々では上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［０１］の場合には、連続する４つのフレームの内の１つのフレームにて、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となるのである。又、下位ビット画素データＤＬが［００］の場合には、全てのフレームにおいて上位ビット画素データＤＵが変換対象画素データＤＤとなる。つまり、下位ビット画素データＤＬが［００］の場合には、いずれのフレームにおいても、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象にはなならない。
【００２１】
ここで、入力画素データＰＤが例えば８ビットである場合、上位ビット画素データＤＵは６ビットデータとなり、加算上位ビット画素データＤＵＡＤＤはこの上位ビット画素データＤＵの最下位ビットに「１」を加算した６ビットデータとなる。つまり、入力画素データＰＤの下位２ビットからの桁上げ分を上位ビット画素データＤＵに加算したものが、加算上位ビット画素データＤＵＡＤＤとなる。この際、４フレーム処理期間内において、入力画素データＰＤの下位２ビットの値に応じたフレームの数（０、１、２又は３）だけそのフレームでは加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となり、その他のフレームでは上位ビット画素データＤＵがＤ／Ａ変換対象となる。例えば、入力画素データＰＤの下位２ビットが論理レベル「００」である場合には、この最下位ビット分に対するＤ／Ａ変換処理は実質的に不要となるので、入力画素データＰＤの上位６ビット分（ＤＵ）だけでＤ／Ａ変換を実施する。ところが、入力画素データＰＤの下位２ビット分が論理レベル「００」以外の値である場合には、その値に応じた分をＤ／Ａ変換処理に反映させる必要が生じる。そこで、入力画素データＰＤの下位２ビット分が論理レベル「０１」である場合には、４フレーム処理期間あたり１フレームでは、加算上位ビット画素データＤＵＡＤＤをＤ／Ａ変換対象としている。又、入力画素データＰＤの下位２ビット分が論理レベル「１０」である場合には４フレーム処理期間あたり２フレーム、論理レベル「１１」である場合には４フレーム処理期間あたり３フレームにて、加算上位ビット画素データＤＵＡＤＤをＤ／Ａ変換対象とするようにしている。かかる動作によれば、例えＤ／Ａ変換器３５自体の分解能が６ビットであっても、４フレーム処理期間を通して最終的に視覚される画像の分解能は、入力画素データＰＤによって要求される８ビット相当になる。
【００２２】
図４及び図５は、ビット分離回路３１において分離された下位ビット群のビット数Ｍが３である場合に、Ｄ／Ａ変換器３５に入力される変換対象画素データＤＤの一例を示す図である。
図４又は図５に示されるように、下位ビット画素データＤＬが［１１１］の場合には、第（８ｎ−７）、第（８ｎ−６）、第（８ｎ−５）、第（８ｎ−４）、第（８ｎ−３）、第（８ｎ−２）及び第（８ｎ−１）番目の各フレームでは加算上位ビット画素データＤＵＡＤＤ、第（８ｎ）番目のフレームでは上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［１１１］の場合には、連続する８つのフレームの内の７つのフレーム各々において、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となる。又、下位ビット画素データＤＬが［１１０］の場合には、第（８ｎ−７）、第（８ｎ−６）、第（８ｎ−５）、第（８ｎ−３）、第（８ｎ−２）及び第（８ｎ−１）番目のフレーム各々では加算上位ビット画素データＤＵＡＤＤ、第（８ｎ−４）及び第（８ｎ）番目のフレーム各々では上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［１１０］の場合には、連続する８つのフレームの内の６つのフレーム各々において、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となる。又、下位ビット画素データＤＬが［１０１］の場合には、第（８ｎ−７）、第（８ｎ−５）、第（８ｎ−４）、第（８ｎ−３）及び第（８ｎ−１）番目の各フレームでは加算上位ビット画素データＤＵＡＤＤ、第（８ｎ−６）、第（８ｎ−２）及び第（８ｎ）番目の各フレームでは上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［１０１］の場合には、連続する８つのフレームの内の５つのフレーム各々において、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となる。又、下位ビット画素データＤＬが［１００］の場合には、第（８ｎ−７）、第（８ｎ−５）、第（８ｎ−３）及び第（８ｎ−１）番目の各フレームでは加算上位ビット画素データＤＵＡＤＤ、第（８ｎ−６）、第（８ｎ−４）、第（８ｎ−２）及び第（８ｎ）番目の各フレームでは上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［１００］の場合には、連続する８つのフレームの内の４つのフレーム各々において、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となる。又、下位ビット画素データＤＬが［０１１］の場合には、第（８ｎ−６）、第（８ｎ−４）及び第（８ｎ−２）番目の各フレームでは加算上位ビット画素データＤＵＡＤＤ、第（８ｎ−７）、第（８ｎ−５）、第（８ｎ−３）、第（８ｎ−１）及び第（８ｎ）番目の各フレームでは上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［０１１］の場合には、連続する８つのフレームの内の３つのフレーム各々において、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となる。又、下位ビット画素データＤＬが［０１０］の場合には、第（８ｎ−６）及び第（８ｎ−２）番目の各フレームでは加算上位ビット画素データＤＵＡＤＤ、第（８ｎ−７）、第（８ｎ−５）、第（８ｎ−４）、第（８ｎ−３）、第（８ｎ−１）及び第（８ｎ）番目の各フレームでは上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［０１０］の場合には、連続する８つのフレームの内の２つのフレーム各々において、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となる。又、下位ビット画素データＤＬが［００１］の場合には、第（８ｎ−４）番目のフレームでは加算上位ビット画素データＤＵＡＤＤ、その他の各フレームでは上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［００１］の場合には、連続する８つのフレームの内の１つのフレームにおいて、加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となる。又、下位ビット画素データＤＬが［０００］の場合には、第（８ｎ−７）、第（８ｎ−６）、第（８ｎ−５）、第（８ｎ−４）、第（８ｎ−３）、第（８ｎ−２）、第（８ｎ−１）及び第（８ｎ）番目の各フレームにおいて上位ビット画素データＤＵが変換対象画素データＤＤとなる。すなわち、下位ビット画素データＤＬが［０００］の場合には、いずれのフレームにおいても加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象にはならない。
【００２３】
ここで、入力画素データＰＤが例えば８ビットである場合、上位ビット画素データＤＵは５ビットデータとなり、加算上位ビット画素データＤＵＡＤＤはこの上位ビット画素データＤＵの最下位ビットに「１」を加算した５ビットデータとなる。つまり、入力画素データＰＤの下位３ビットからの桁上げ分を上位ビット画素データＤＵに加算したものが、加算上位ビット画素データＤＵＡＤＤとなる。この際、８フレーム処理期間内において、入力画素データＰＤの下位３ビットの値に応じたフレームの数（０、１、２、３、４、５、６又は７）だけそのフレームでは加算上位ビット画素データＤＵＡＤＤがＤ／Ａ変換対象となり、その他のフレームでは上位ビット画素データＤＵがＤ／Ａ変換対象となる。かかる動作によれば、例えＤ／Ａ変換器３５自体の分解能が５ビットであっても、８フレーム処理期間を通して最終的に視覚される画像の分解能は、入力画素データＰＤによって要求される８ビット相当になる。
【００２４】
以上の如く、画像信号処理装置３では、入力画素データＰＤの上位（Ｎ−Ｍ）ビット分からなる上位ビット画素データＤＵに、その最下位のビット桁に対応した値を加算して加算上位ビット画素データＤＵＡＤＤを生成する。そして、２Ｍフレーム処理期間内において、入力画素データＰＤの下位Ｍビット分からなる下位ビット画素データＤＬの値に応じた数のフレームでは加算上位ビット画素データＤＵＡＤＤをＤ／Ａ変換対象とし、その他のフレームでは上位ビット画素データＤＵをＤ／Ａ変換対象としている。つまり、所定期間内において、下位ビット画素データＤＬの値に応じた期間中は加算上位ビット画素データＤＵＡＤＤをＤ／Ａ変換対象とし、それ以外の期間では上位ビット画素データＤＵをＤ／Ａ変換対象としているのである。
【００２５】
かかる構成によれば、例えＤ／Ａ変換器の分解能を入力画素データによって要求される分解能より低くしても、所定期間（２Ｍフレーム処理期間）を通して最終的に視覚される画像の分解能は、入力画素データによって要求される分解能に等しくなる。従って、Ｄ／Ａ変換器の分解能を低下できる分だけ回路規模の縮小化が可能となる。
【００２６】
図６は、本発明の他の実施例による画像信号処理装置を搭載したディスプレイ装置の構成を示す図である。
図６において、表示パネル１は、各画素を担う画素セルがマトリクス状に配列されている例えば、液晶ディスプレイパネル、エレクトロルミネッセンスディスプレイパネル、又はプラズマディスプレイパネルの如きディスプレイパネルである。ドライバ２は、画像信号処理装置６０から供給されたアナログの画像信号に対応した画像を表示パネル１の画面上に表示させるべき各種駆動信号を発生して上記表示パネル１に供給する。
【００２７】
画像信号処理装置６０は、フレーム検出回路３０、ビット分離回路３１、選択制御回路４０、電流出力Ｄ／Ａ変換器３６、加算器３７、定電流源３８、スイッチング素子３９から構成される。
フレーム検出回路３０は、表示パネル１の各画素に対応した入力画素データＰＤが１フレーム分供給される度にフレーム検出信号ＦＤを発生し、これを選択制御回路４０に供給する。尚、入力画素データＰＤは、Ｎビットのディジタルデータであり、各画素毎にその画素を発光させるべき輝度レベルをＮビットで表すものである。
【００２８】
ビット分離回路３１は、Ｎビットの入力画素データＰＤを、その最下位ビットを含む下位のＭビット分（Ｍ：Ｎよりも小なる自然数）からなる下位ビット群と、その最上位ビットを含む上位（Ｎ−Ｍ）ビット分からなる上位ビット群とに分離する。そして、ビット分離回路３１は、かかる下位ビット群を下位ビット画素データＤＬとして選択制御回路４０に供給すると共に、上位ビット群を上位ビット画素データＤＵとして電流出力Ｄ／Ａ変換器３６に供給する。
【００２９】
電流出力Ｄ／Ａ変換器３６は、上位ビット画素データＤＵによって表される値に対応した電流量を有する画素データ電流ＩＰを発生して加算器３７に供給する。つまり、電流出力Ｄ／Ａ変換器３６は、入力画素データＰＤの上位（Ｎ−Ｍ）ビットによって表される各画素の輝度レベルを、その輝度レベルに対応した電流量を有する画素データ電流ＩＰに変換して加算器３７に供給するのである。
【００３０】
定電流源３８は、上位ビット画素データＤＵにおける最下位のビット桁が論理レベル「１」である際の輝度レベルに対応した電流量を有する桁上げ画素データ電流ＩＣを発生してこれをスイッチング素子３９に供給する。
選択制御回路４０は、先ず、フレーム検出信号ＦＤに基づいて２Ｍフレーム分の入力画素データＰＤが供給されたか否かを検出する。ここで、２Ｍフレーム分の入力画素データＰＤが供給されたことを検出する度に、選択制御回路４０は、その内の１フレーム分の入力画素データＰＤに基づき各画素毎の下位ビット画素データＤＬを取り込む。そして、選択制御回路４０は、取り込んだ１フレーム分の各画素毎の下位ビット画素データＤＬに基づき、その後の２Ｍフレーム処理期間内における各フレームにおいて桁上げ画素データ電流ＩＣを加算器３７に供給するか否かを指定するスイッチング信号ＳＷを生成する。この際、選択制御回路４０は、上述した如き２Ｍフレーム処理期間内における下位ビット画素データＤＬに応じた数のフレームではオン状態、その他のフレームではオフ状態を指定するスイッチング信号ＳＷをスイッチング素子３９に供給する。
【００３１】
例えば、ビット分離回路３１において分離された下位ビット群のビット数Ｍが２である場合には、選択制御回路４０は下記の如き動作を行う。
先ず、下位ビット画素データＤＬが［００］の場合には、選択制御回路４０は、４フレーム処理期間毎に、第１〜第４番目のフレーム各々においてオフ状態を指定するスイッチング信号ＳＷをスイッチング素子３９に供給する。又、下位ビット画素データＤＬが［０１］の場合には、選択制御回路４０は、４フレーム処理期間毎に、第２番目のフレームではオン状態、その他のフレームではオフ状態を指定するスイッチング信号ＳＷをスイッチング素子３９に供給する。又、下位ビット画素データＤＬが［１０］の場合には、選択制御回路４０は、４フレーム処理期間毎に、第１及び第３番目のフレームではオフ状態、第２及び第４番目のフレームではオン状態を指定するスイッチング信号ＳＷをスイッチング素子３９に供給する。又、下位ビット画素データＤＬが［１１］の場合には、選択制御回路４０は、４フレーム処理期間毎に、第１〜第３番目のフレーム各々でオン状態、第４番目のフレームではオフ状態を指定するスイッチング信号ＳＷをスイッチング素子３９に供給する。
【００３２】
スイッチング素子３９は、オン状態を指定するスイッチング信号ＳＷが供給された場合に限りオン状態となって、上記桁上げ画素データ電流ＩＣを加算器３７に供給する。
加算器３７は、スイッチング素子３９から桁上げ画素データ電流ＩＣが供給された場合には、上記画素データ電流ＩＰ及び桁上げ画素データ電流ＩＣを互いに加算して得られた電流量に応じたレベルを有するアナログの画像信号をドライバ２に供給する。一方、スイッチング素子３９から桁上げ画素データ電流ＩＣが供給されなかった場合には、加算器３７は、上記画素データ電流ＩＰにて示される電流量に応じたレベルを有するアナログの画像信号をドライバ２に供給する。
【００３３】
以下に、画像信号処理装置６０の動作について、入力画素データＰＤのビット数が８ビットであり、ビット分離回路３１において分離された下位ビット群のビット数Ｍが２である場合を例にとって説明する。
この際、電流出力Ｄ／Ａ変換器３６は、入力画素データＰＤの上位６ビット分からなる上位ビット画素データＤＵをその値に対応した電流量を有する画素データ電流ＩＰに変換する。更に、定電流源３８により、上位ビット画素データＤＵの最下位ビットが論理レベル「１」である際の輝度レベルに対応した電流量を有する桁上げ画素データ電流ＩＣが生成される。
【００３４】
ここで、下位ビット画素データＤＬが［００］の場合には、画素データ電流ＩＰに応じたアナログの画像信号がドライバ２に供給される。又、下位ビット画素データＤＬが［０１］の場合には、４フレーム処理期間毎に、その第１〜第３番目のフレーム各々では画素データ電流ＩＰ、第４番目のフレームでは（画素データ電流ＩＰ＋桁上げ画素データ電流ＩＣ）なる電流に応じたアナログの画像信号がドライバ２に供給される。又、下位ビット画素データＤＬが［１０］の場合には、４フレーム処理期間毎に、その第１及び第３番目のフレーム各々では画素データ電流ＩＰ、第２及び第４番目のフレーム各々では（画素データ電流ＩＰ＋桁上げ画素データ電流ＩＣ）なる電流に応じたアナログの画像信号がドライバ２に供給される。そして、下位ビット画素データＤＬが［１１］の場合には、４フレーム処理期間毎に、その第１〜第３番目のフレーム各々では（画素データ電流ＩＰ＋桁上げ画素データ電流ＩＣ）なる電流、第４番目のフレームでは画素データ電流ＩＰに応じたアナログの画像信号がドライバ２に供給される。
【００３５】
すなわち、図６に示される画像信号処理装置６０においては、入力画素データＰＤの上位ビット群からなる上位ビット画素データＤＵをＤ／Ａ変換することにより、この上位ビット画素データＤＵに対応した電流量を有する画素データ電流ＩＰを得る。そして、この画素データ電流ＩＰに応じたアナログの画像信号をドライバ２に供給する。この際、２Ｍフレーム処理期間毎に、入力画素データＰＤの下位ビット群からなる下位ビット画素データＤＬの値に応じたフレームの数だけ、そのフレームでは上位ビット画素データＤＵの最下位のビット桁に対応した桁上げ画素データ電流ＩＣを画素データ電流ＩＰに加算するようにしている。つまり、所定期間内における下位ビット画素データＤＬの値に応じた期間だけ、上位ビット画素データＤＵの最下位のビット桁に対応した桁上げ画素データ電流ＩＣを画素データ電流ＩＰに加算するのである。
【００３６】
かかる構成によれば、図１に示される画像信号処理装置３と同様に、例えＤ／Ａ変換器の分解能を入力画素データによって要求される分解能より低くしても、所定期間（２Ｍフレーム処理期間）を通して最終的に視覚される画像の分解能は、入力画素データによって要求される分解能に等しくなる。従って、Ｄ／Ａ変換器の分解能を低下できる分だけ回路規模の縮小化が可能となる。
【００３７】
尚、上記実施例においては、１フレーム分の下位ビット画素データＤＬに基づき、それ以降の２Ｍフレーム処理期間内でのＤ／Ａ変換対象データの選択シーケンスを決定しているが、このような動作に限定されるものではない。例えば、１フレーム分の下位ビット画素データＤＬを取り込む度に、この下位ビット画素データＤＬに基づいてＤ／Ａ変換対象とすべきデータの選択を行うようにしても良い。
【００３８】
以下に、その動作について、図１に示されるディスプレイ装置を用いて且つ下位ビット画素データＤＬのビット数Ｍが２である場合を例にとって説明する。
先ず、図３に示す如き第（４Ｎ−３）番目のフレームにおいて、その１フレームの下位ビット画素データＤＬが［００］又は［０１］の場合には、選択制御回路３２は、上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。一方、かかる第（４Ｎ−３）番目のフレームにおいて、下位ビット画素データＤＬが［１０］又は［１１］の場合には、選択制御回路３２は、加算上位ビット画素データＤＵＡＤＤを選択させるべき選択信号Ｓをセレクタ３３に供給する。
【００３９】
次に、図３に示す如き第（４Ｎ−２）番目のフレームにおいて、その１フレームの下位ビット画素データＤＬが［００］又は［１０］の場合には、選択制御回路３２は、上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。一方、かかる第（４Ｎ−２）番目のフレームにおいて、下位ビット画素データＤＬが［０１］又は［１１］の場合には、選択制御回路３２は、加算上位ビット画素データＤＵＡＤＤを選択させるべき選択信号Ｓをセレクタ３３に供給する。
【００４０】
次に、図３に示す如き第（４Ｎ−１）番目のフレームにおいて、その１フレームの下位ビット画素データＤＬが［００］又は［０１］の場合には、選択制御回路３２は、上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。一方、かかる第（４Ｎ−１）番目のフレームにおいて、下位ビット画素データＤＬが［１０］又は［１１］の場合には、選択制御回路３２は、加算上位ビット画素データＤＵＡＤＤを選択させるべき選択信号Ｓをセレクタ３３に供給する。
【００４１】
そして、図３に示す如き第（４Ｎ）番目のフレームでは、下位ビット画素データＤＬの値に拘わらずに、選択制御回路３２は、上位ビット画素データＤＵを選択させるべき選択信号Ｓをセレクタ３３に供給する。
以上の如き選択制御によると、静止画像を表す入力画素データＰＤが供給された場合には、図３に示される動作と同一の動作が為されることになる。
【００４２】
すなわち、第（４Ｎ−３）、第（４Ｎ−２）、第（４Ｎ−１）及び第（４Ｎ）フレームからなる４フレーム処理期間内において、入力画素データＰＤの下位２ビットの値に応じたフレームの数（０、１、２又は３）だけそのフレームでは加算上位ビット画素データＤＵＡＤＤ、その他のフレームでは上位ビット画素データＤＵがＤ／Ａ変換対象となるのである。
【図面の簡単な説明】
【図１】本発明による画像信号処理装置を搭載したディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるビット分離回路３１において分離された下位ビット群のビット数Ｍが１である場合に、Ｄ／Ａ変換器３５に入力される変換対象画素データＤＤの一例を示す図である。
【図３】図１に示されるビット分離回路３１において分離された下位ビット群のビット数Ｍが２である場合に、Ｄ／Ａ変換器３５に入力される変換対象画素データＤＤの一例を示す図である。
【図４】図１に示されるビット分離回路３１において分離された下位ビット群のビット数Ｍが３である場合に、Ｄ／Ａ変換器３５に入力される変換対象画素データＤＤの一例を示す図である。
【図５】図１に示されるビット分離回路３１において分離された下位ビット群のビット数Ｍが３である場合に、Ｄ／Ａ変換器３５に入力される変換対象画素データＤＤの一例を示す図である。
【図６】本発明の他の実施例による画像信号処理装置を搭載したディスプレイ装置の概略構成を示す図である。
【符号の説明】
３，６０  画像信号処理装置
３０  フレーム検出回路
３１  ビット分離回路
３２，４０  選択制御回路
３３  セレクタ
３４  ＋１加算器
３５  Ｄ／Ａ変換器
３６  電流出力Ｄ／Ａ変換器
３７  加算器
３８  定電流源
３９  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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