(57)【要約】【課題】スプレッドスペクトラムを使用した発振器を用いた電子回路における自動追従型のＰＬＬ発振器を内蔵したＬＳＩ（または回路）【解決手段】スプレッドスペクトラムを用いた発振器は放射ノイズ対策として多用されているがこれを用いた場合に次段以降のＰＬＬ回路とのアンマッチの問題はさけて通れない。本発明はスプレッドスペクトラムを使用した発振器を用いたことを自動判別するとともにその結果によって次段以降のＰＬＬ回路を用いるか前記スプレッドスペクトラムを使用した発振器の出力を用いるかを自動判別するものである。【選択図】        図１
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【特許請求の範囲】
【請求項１】
継続的なクロック信号を入力する手段と、そのクロックの周波数変調成分を検出する手段と、その検出量を基準値と比較してその結果を出力する手段と、前記入力されたクロック信号を入力としたＰＬＬ回路と、前記比較した結果の出力の状態に応じて前記入力されたクロック信号を選択するか上記ＰＬＬ回路の出力を選択するかを切り替える手段から構成される電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号を使用する電子回路に関するものである。
【０００２】
【従来の技術】
従来、電子機器において放射ノイズを抑制する目的でその電子装置のクロック源にスプレッドスペクトラムクロックジェネレータ（以下ＳＳＣＧと言う）を使用してそのクロック自体およびそのクロックから生成される各種信号のスペクトラムに変調をかける方式がとられている。ＳＳＣＧとしては例えばＩＭＩ社ＦＳ７８１やＩＣＳ社ＭＫ１７１４−０２などがある。ＳＳＣＧの使用例としては、入力に６．２５ＭＨｚのクロック信号を入れて、ＳＳＣＧにてスプレッドスペクトラム処理を行い、その処理されたクロック信号をＣＰＵチップのクロック入力に入れて、そのクロックはＣＰＵチップ内で８逓倍のＰＬＬ回路に入力されて、そのＰＬＬ回路の出力は５０ＭＨｚのクロックとなり、それは該ＣＰＵ内の各回路の動作用クロックとして使用され、また該ＣＰＵ内で２分周された２５ＭＨｚのクロック信号は該ＣＰＵのＳＹＳＣＬＫ信号端子を経由して該ＣＰＵの外部に出力され、そのクロック信号は該ＣＰＵの周辺回路にてシステムクロック信号として使用される。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来例では、スプレッドスペクトラム処理された信号をＣＰＵに入力してもＣＰＵ内部のＰＬＬの定数によっては、そのＰＬＬの出力において変調成分が低減したりなくなってしまうという欠点があった。
【０００４】
また、上記従来例では、スプレッドスペクトラム処理された信号をＣＰＵに入力した場合、ＣＰＵ内部のＰＬＬの定数によっては、そのＰＬＬの出力において変調成分が予想外に大きくなって、それが原因で誤動作を生じるという欠点があった。
【０００５】
【課題を解決するための手段】
上記欠点を解決するために本出願に係る第一の発明は、ＰＬＬに入力される信号の変調成分を検出して、その検出結果によりＰＬＬ周辺回路を切り替えることを行い、上記欠点をなくしたものである。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【０００７】
図１は本発明の特徴を最もよく表す図面であり、同図において１はクロック信号を発生する発振器、２は前記発信器１の出力であるクロックを入力としその入力されたクロック信号に対してスプレッドスペクトラム処理を行うＳＳＣＧ、３は前記ＳＳＣＧ２の出力クロックの変調成分をとりだす復調器、４はＰＬＬ回路を構成するところの位相比較器で基準入力と比較入力を持つ。５はＰＬＬ回路を構成するところのループフィルタ、６はＰＬＬ回路を構成するところの電圧制御発信器、７は前記ＶＣＯ６の出力と前記ＳＳＣＧ２の出力のうちの一方を制御信号により選択して出力を行うセレクタ、８は基準レベルを生成する基準発生器、９は前記復調器３の出力のレベルと前記基準発生器３の出力のレベルを比較するレベル比較器、１０は前記レベル比較器の出力の状態により前記セレクタ７を切り替えるための制御器である。
【０００８】
発振器１で発振した５０ＭＨｚのクロックはＳＳＣＧ２においてスプレッドスペクトラム変調をかけられる。スプレッドスペクトラム変調をかけられた５０ＭＨｚの信号は位相比較器４の基準入力、復調器３の入力およびセレクタ７の入力に接続される。復調器３ではＳＳＣＧ２の出力クロックの復調を行い、その周波数デビエーションの大きさに応じた値のレベル信号を出力する。基準発生器８は前記復調器３が出力するレベル信号と比較対象となる基準のレベル信号を出力する。レベル比較器９は前記復調器３が出力するレベル信号と前記基準発生器８が出力する基準のレベル信号とを比較しその比較結果を制御器１０に伝達する。制御器１０は前記レベル検出器９の比較結果の状態に応じてセレクタ７を切り替える。ループフィルタ５は位相比較器４の出力信号に対してその定数によってフィルタをかけてその出力を電圧制御発振器６の電圧入力となる。ＶＣＯ６は前記ループフィルタ５の出力電圧に応じた周波数のクロックを出力する。前記ＶＣＯ６が出力するクロックは前記位相比較器４の比較入力とセレクタ７のもう一方の入力に接続される。
【０００９】
位相比較器４、ループフィルタ５、電圧制御発振器６から構成されるＰＬＬ回路においては、位相比較器４の基準入力と比較入力の周波数が一致するように動作をするので、電圧制御発振器６の出力は５０ＭＨｚとなる。
【００１０】
図２は発振器１の構成例であり２１はインバ−ター素子、２２はバッファ素子、２３はゲイン調整用抵抗、２４は振幅制限用抵抗、２５は水晶発振子で５０ＭＨｚの共振周波数を持つ。２６はコンデンサ素子である。本回路で水晶振動子２５を発振させてその出力をバッファ素子２２の出力から取り出す。
【００１１】
図３はレベル比較器９の構成例であり３１は抵抗素子、３２は抵抗素子、３３はオペアンプ、３４は抵抗素子、３５は抵抗素子、３６はスイッチング用のトランジスタ、３７は出力ポート、３８は入力ポート、３９はもう一方の入力ポートである。入力ポート３８に印加された電圧は抵抗素子３１を経由してオペアンプ３３の反転入力端子に入力される。入力ポート３９に印加された電圧は抵抗素子３２を経由してオペアンプ３３の非反転入力端子に入力される。いま入力ポート３８に印加される電圧が入力ポート３９に印加される電圧よりも高いときにはオペアンプ３３の出力にはローレベルの電圧が出力され、抵抗素子３４を経由して接続されたトランジスタ３６のベースに電流を流すことはないのでトランジスタ３６のコレクタ−エミッタ間はオフ状態でありＶＣＣに接続された抵抗素子３５によって出力ポート３７にはハイレベルの電圧が出力される。また入力ポート３８に印加される電圧が入力ポート３９に印加される電圧よりも低いときにはオペアンプ３３の出力にはハイレベルの電圧が出力され、抵抗素子３４を経由して接続されたトランジスタ３６のベースに電流を流すのでトランジスタ３６のコレクタ−エミッタ間はオン状態であり出力ポート３７にはローレベルの電圧が出力される。
【００１２】
図４は基準発生器８の構成例であり４１は抵抗素子、４２はツエナーダイオード、４３はコンデンサ素子、４４は抵抗素子、４５は抵抗素子、４６はオペアンプ、４７は出力ポートである。ＶＣＣに接続された抵抗素子４１を経由して印加された電圧はツエナーダイオード４２によって電圧の安定化がはかられ、コンデンサ素子４３によってそのノイズ成分が除去されて抵抗素子４４と抵抗素子４５の直列回路に印加される。上記印加された電圧は抵抗素子４４と抵抗素子４５で分割されてオペアンプ４６の非反転入力端子に接続される。オペアンプ４６はその出力を直接同オペアンプ４６の反転入力に接続された電圧バッファ回路を形成しており、その非反転入力端子に印加された電圧がそのまま出力となって出力ポート４７に現れる。
【００１３】
図５は復調器３の構成例であり５１は入力ポート、５２は位相検出器で基準入力と比較入力を持つ。５３はループフィルタ、５４は電圧制御発振器、５５は検波器、５６は平滑回路、５７は出力ポートである。電圧制御発振器５４の出力は位相比較器５２の比較入力にフィ―ドバックされており、位相比較器５２、ループフィタ５３および電圧制御発振器５４はＰＬＬ回路を形成している。同ＰＬＬは入力ポート５１に入力されたスプレッドスペクトラム処理されたクッロクの周波数変化に追従して動作をするのでループフィルタ５３の出力には入力ポート５１に入力された周波数変調信号の復調波形が現れている。同信号を検波器５５と平滑回路５６にて検波平滑を行うことにより、入力ポート５１に入力された周波数変調信号の変調率に応じた電圧レベルが出力ポート５７に出力される。
【００１４】
図６は制御器１０の構成例であり６１は入力ポート、６２はインバータ、６３はインバータ、６４はオープンコレクタ出力のバッファ、６５は発光ダイオード、６６はオープンコレクタ出力のバッファ、６７は発光ダイオード、６８は出力ポートである。入力ポート６１に入力された信号はインバータ６２とインバータ６３を経由して入力ポート６１に入力された信号と同一の論理レベルとして出力ポート６８に出力される。いま入力ポート６１にローレベルの信号が入力されたときは発光ダイオード６５は消灯し、発光ダイオード６７は点灯する。また入力ポート６１にハイレベルの信号が入力されたときは発光ダイオード６５は点灯し、発光ダイオード６７は消灯する。
【００１５】
図７はセレクタ７の構成例であり７１は被セレクトの入力ポート、７２はもう一方の被セレクトの入力ポート、７３は制御入力ポート、７４は出力ポートである。制御入力ポート７３がハイレベルのときは入力ポート７２の入力信号が出力ポート７４に出力され、また制御入力ポート７３がローレベルのときは入力ポート７２の入力信号が出力ポート７４に出力される。
【００１６】
図１においてＳＳＣＧ２出力のデビエーションが大きい場合は復調器３の出力が大きくなり、基準発生器８の出力よりも大きければレベル比較器９の出力はハイレベルになりセレクタ７の入力ポート７２が選択されて、同ポートに接続されているＳＳＣＧ２の出力がセレクタ７の出力にあらわれる。また図１においてＳＳＣＧ２出力のデビエーションが小さい場合は復調器３の出力が小さくなり、基準発生器８の出力よりも小さければレベル比較器９の出力はローレベルになりセレクタ７の入力ポート７１が選択されて、同ポートに接続されているＶＣＯ６の出力がセレクタ７の出力にあらわれる。
【００１７】
【発明の効果】
以上説明したようにＰＬＬに入力される信号の変調成分を検出して、その検出結果によりＰＬＬ出力とＰＬＬ入力を切り替えることを行うことにより、変調をかけない単一周波数のクロックまたは基準よりも小さな変調率のクロックがＰＬＬに入力された場合はその信号を基準信号としたＰＬＬを構成し、スプレッドスペクトラム処理がおこなわれたクロックが入力された場合には同クロックをスルーで使用する方式をとるので、クロック回路を設計する場合において選択肢を広げることができ、またクロック回路を変更することも容易になり、回路設計期間を短縮することができるとともに、放射ノイズ抑制対策期間も短縮することができる。
【図面の簡単な説明】
【図１】本発明の特徴を最もよく表す図
【図２】発振器１の構成例
【図３】レベル比較器９の構成例
【図４】基準発生器８の構成例
【図５】復調器３の構成例
【図６】制御器１０の構成例
【図７】セレクタ７の構成例
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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