(57)【要約】【課題】  多層電子コンポーネント用のターミネーションフィーチャを提供する。【解決手段】  主題のめっきターミネーションは、多層コンポーネントのカバー層に選択的に延在させることができる露出内部電極タブと追加のアンカータブによってガイドされ固定される。このようなアンカータブはチップ構造の内部または外部に配置され、追加のメタライゼーションがなされためっき材の核を形成する。モノリシック構造の頂面および底面の両方に配置された外部アンカータブは、選択的なラップアラウンドめっきターミネーションの形成を容易にする。開示技術は、インタディジテイティドキャパシタ、多層キャパシタアレイ、集積受動コンポーネントを含んでおり、複数のモノリシック多層コンポーネントで用いることができる。種々の異なるめっき技術およびターミネーション材料が、主題の自己決定めっきターミネーションの形成に使用することができる。【選択図】  図２Ｂ
2004312023.tif 000002
【特許請求の範囲】
【請求項１】
電子コンポーネント用の無電解めっきターミネーションを形成する方法であって、
複数の内部電極要素と選択的にインタリーブされた複数のセラミック基板層を含む複数の電子コンポーネントを提供するステップであって、前記内部電極要素の選択部分を前記電子コンポーネントの側面の選択ロケーションに露出させるステップと、
無電解浴溶液を用意するステップと、
ターミネーション材料を前記複数の電子コンポーネント上にデポジットして、露出内部電極要素間にそれぞれブリッジドターミネーションを形成するため、前記複数の電子コンポーネントを前記無電解浴溶液中に予め定めた時間浸漬するステップと
を備えたことを特徴とする方法。
【請求項２】
請求項１において、前記予め定めた時間は、約１５分未満であることを特徴とする方法。
【請求項３】
請求項１において、前記予め定めた時間は、約１ミクロンを超える厚さにターミネーション材料をデポジットするのに必要な時間に基き定めた時間であることを特徴とする方法。
【請求項４】
請求項１において、前記複数の電子コンポーネントは、それぞれ約２から約４ミクロンまでの間の厚さを有するブリッジドターミネーションを得るように、前記無電解浴溶液の中に予め定めた時間浸漬することを特徴とする方法。
【請求項５】
請求項１において、前記無電解浴溶液は、ニッケルまたは銅イオン溶液を備えたことを特徴とする方法。
【請求項６】
請求項１において、前記電子コンポーネントを前記無電解浴溶液中に浸漬する前に、前記複数の電子コンポーネントの選択した面を洗浄するステップをさらに備えたことを特徴とする方法。
【請求項７】
請求項６において、前記電子コンポーネントの前記内部電極要素は、ニッケルを備え、前記洗浄ステップは、それぞれの電子コンポーネント側面の酸化ニッケルのデポジションも実質的に除去する化学研磨ステップを備えたことを特徴とする方法。
【請求項８】
請求項１において、前記複数の電子コンポーネントを加熱して、それぞれのブリッジドターミネーションの前記電子コンポーネントへの付着性を向上させるステップをさらに備えたことを特徴とする方法。
【請求項９】
請求項１において、露出内部電極をアクティベートして、前記複数の電子コンポーネント上へのターミネーション材料のデポジションを容易にするステップをさらに備えたことを特徴とする方法。
【請求項１０】
請求項９において、前記アクティベートするステップは、金属塩への浸漬、有機金属前駆物質のフォトパターン形成、金属化合物のスクリーン印刷またはインクジェットデポジション、または電気泳動によるメタライゼーションのデポジションよりなるグループから選択して、アクティベーション材料を適用するステップをさらに備えたことを特徴とする方法。
【請求項１１】
請求項９において、前記電子コンポーネントの前記内部電極要素は、ニッケルを備え、前記アクティベートステップは、パラジウム塩への浸漬、パラジウム有機金属前駆物質のフォトパターン形成、パラジウム化合物のスクリーン印刷またはインクジェットデポジション、および電気泳動によるパラジウムデポジションよりなるグループから選択して、アクティベーション材料を適用するステップをさらに備えたことを特徴とする方法。
【請求項１２】
電子コンポーネント用の無電解めっきターミネーションを形成する方法であって、
複数の内部電極要素と選択的にインタリーブした複数のセラミック基板層を備えた複数の電子コンポーネントを提供するステップであって、前記内部電極要素の選択部分を電子コンポーネントの側面の選択ロケーションに露出させるステップと、
複数の電子コンポーネントの表面を洗浄するステップと、
アクティベーション材料を各電子コンポーネントの露出内部電極に適用するステップと、
ターミネーション材料を前記複数の電子コンポーネント上にデポジットして、露出内部電極要素の選択部分の間にブリッジドターミネーションを形成するため、前記複数の電子コンポーネントを前記無電解浴溶液中に予め定めた時間浸漬するステップと
を備えたことを特徴とする方法。
【請求項１３】
請求項１２において、前記予め定めた時間は、約１５分未満であることを特徴とする方法。
【請求項１４】
請求項１２において、前記予め定めた時間は、約１ミクロンを超える厚さにターミネーション材料をデポジットするのに必要な時間に基き定めた時間であることを特徴とする方法。
【請求項１５】
請求項１２において、前記複数の電子コンポーネントは、それぞれ約２から約４ミクロンまでの間の厚さを有するブリッジドターミネーションを得るため、前記無電解浴溶液の中に予め定めた時間浸漬されることを特徴とする方法。
【請求項１６】
請求項１２において、前記無電解浴溶液は、ニッケルまたは銅イオン溶液を備えたことを特徴とする方法。
【請求項１７】
請求項１２において、前記電子コンポーネントの前記内部電極要素は、ニッケルを備え、前記洗浄ステップは、それぞれの電子コンポーネントの側面の酸化ニッケルのデポジションも実質的に除去する化学研磨ステップを備えたことを特徴とする方法。
【請求項１８】
請求項１２において、前記複数の電子コンポーネントを加熱して、それぞれのブリッジドターミネーションの前記電子コンポーネントへの付着性を向上させるステップをさらに備えたことを特徴とする方法。
【請求項１９】
請求項１２において、前記アクティベーション材料を適用するステップは、金属塩への浸漬、有機金属前駆物質のフォトパターン形成、金属化合物のスクリーン印刷またはインクジェットデポジション、および電気泳動によるデポジションメタライゼーションよりなるグループから選択して適用することを特徴とする方法。
【請求項２０】
請求項１２において、前記電子コンポーネントの前記内部電極要素は、ニッケルを備え、前記アクティベートするステップは、パラジウム塩への浸漬、パラジウム有機金属前駆物質のフォトパターン形成、パラジウム化合物のスクリーン印刷またはインクジェットデポジション、および電気泳動によるパラジウムデポジションよりなるグループから選択して、アクティベーション材料を適用するステップをさらに備えたことを特徴とする方法。
【請求項２１】
複数の横長のセラミック層を有する第１セラミック層群を複数有する複数第１セラミック層群と、
前記第１セラミック層群の間に複数の電極をインタリーブしてなる内部アセンブリであって、頂面と底面を特徴とする内部アセンブリであり、前記電極が、前記複数の電極を前記複数の第１セラミック層群の少なくとも１つの端部に延在させ露出させてなるタブを有する内部アセンブリと、
横長の第２セラミック層であって、前記内部アセンブリの頂面および底面のうちの選択した面に、当該多層電子コンポーネント用の少なくとも１つのカバー層として設けた第２セラミック層であり、前記内部アセンブリととともに、頂面および底面を有するモノリシックコンポーネントアセンブリを形成する第２セラミック層と、
めっきターミネーション材料の少なくとも１つの層であって、前記露出タブが前記めっきターミネーション材料の核形成およびガイド点となるように予め定めた間隔にある前記露出タブのうちの選択した露出タブを接続するための層と
を備えたことを特徴とする多層電子コンポーネント。
【請求項２２】
請求項２１において、前記電極の前記露出タブは、前記内部アセンブリの選択された端部において列に整列し、前記列はそれぞれの幅を特徴とし、めっきターミネーション材料の少なくとも１つの層は、整列した列と実質的に同じ幅に形成されることを特徴とする多層電子コンポーネント。
【請求項２３】
請求項２１において、前記第１および第２セラミック層の選択した端部に露出させた複数の内部アンカータブをさらに備えたことを特徴とする多層電子コンポーネント。
【請求項２４】
請求項２１において、前記露出タブと、前記内部アンカータブの露出部分とは、前記モノリシックコンポーネントアセンブリの予め定めた端部において列状に整列することを特徴とする多層電子コンポーネント。
【請求項２５】
請求項２４において、前記めっきターミネーション材料の少なくとも１つの層は、前記モノリシックコンポーネントアセンブリの最上位層から、前記列状に整列した露出タブと内部アンカータブに沿って、最下位層に至るように延在させたことを特徴とする多層電子コンポーネント。
【請求項２６】
請求項２４において、前記モノリシックコンポーネントアセンブリの頂面および底面のうちの選択した面に設けた複数の外部アンカータブをさらに備え、
前記めっきターミネーション材料の少なくとも１つの層は、前記モノリシックコンポーネントアセンブリの最上位層から、前記列状に整列した露出タブと内部アンカータブに沿って、最下位層に至るようにラップアラウンドさせた
ことを特徴とする多層電子コンポーネント。
【請求項２７】
請求項２６において、前記外部アンカータブは、前記モノリシックコンポーネントアセンブリの頂面および底面のうちのいずれかの面と実質的にフラッシュするように埋め込まれることを特徴とする多層素子。
【請求項２８】
請求項２４において、前記モノリシックコンポーネントアセンブリの頂面および底面のうちの選択した面に設けた複数の外部アンカータブをさらに備え、
前記めっきターミネーション材料の少なくとも１つの層は、前記モノリシックコンポーネントアセンブリの最上位層から、前記列状に整列した露出タブと内部アンカータブに沿って、最下位層に至るようにラップアラウンドさせた
ことを特徴とする多層電子コンポーネント。
【請求項２９】
請求項２８において、前記外部アンカータブは、前記モノリシックコンポーネントアセンブリの頂面および底面にこれら面と実質的にフラッシュするように埋め込まれることを特徴とする多層素子。
【請求項３０】
請求項２４において、前記列状に整列した露出電極タブと露出内部アンカータブは、前記モノリシックコンポーネントアセンブリの側面において、互いに１０ミクロン未満の間隔で露出することを特徴とする多層電子コンポーネント。
【請求項３１】
横長で頂面および底面を有する複数の絶縁基板と、
該複数の絶縁基板とインタリーブした複数の電極であって、該複数の電極を前記複数の絶縁基板の少なくとも１つの端部まで延在させ露出させてなる露出電極タブを有する電極と、
前記露出電極タブに接続するための無電解めっきターミネーション材料の少なくとも１つの層であって、前記露出電極タブが前記めっきターミネーション材料の核形成およびガイド点となるように予め定めた間隔にある前記露出電極タブのうち選択した露出電極タブを接続するための層と
を備えたことを特徴とする多層電子コンポーネント。
【請求項３２】
請求項３１において、前記複数の電極と露出電極タブは、全体的にＪ字形状になるように構成したことを特徴とする多層電子コンポーネント。
【請求項３３】
請求項３１において、前記複数の電極と露出電極タブは、全体的にＴ字形状になるように構成したことを特徴とする多層電子コンポーネント。
【請求項３４】
請求項３１において、前記複数の電極と露出電極タブは、前記無電解めっきターミネーション材料の少なくとも１つの層が、前記多層電子コンポーネントの予め定めた側部に形成できるように、インタディジテイティド構成にしたことを特徴とする多層電子コンポーネント。
【請求項３５】
請求項３１において、前記複数の電極と露出電極タブは、前記無電解めっきターミネーション材料の少なくとも２つの層を前記多層電子コンポーネントの予め定めた２つの側部にそれぞれ形成できるように、インタディジテイティド構成にしたことを特徴とする多層電子コンポーネント。
【請求項３６】
請求項３１において、前記複数の電極と露出電極タブは、前記無電解めっきターミネーション材料の少なくとも４つの層が前記多層電子コンポーネントの予め定めた４つの側部にそれぞれ形成できるように、インタディジテイティド構成にしたことを特徴とする多層電子コンポーネント。
【請求項３７】
請求項３１において、前記電極は、ニッケルを備えたことを特徴とする多層電子コンポーネント。
【請求項３８】
請求項３７において、前記電極は、パラジウムドーパントをさらに備えたことを特徴とする多層電子コンポーネント。
【請求項３９】
請求項３１において、無電解めっきターミネーション材料の少なくとも１つの層は、銅を備えたことを特徴とする多層電子コンポーネント。
【請求項４０】
請求項３１において、無電解めっきターミネーション材料の少なくとも１つの層は、その層上に追加のターミネーション層をさらに備えたことを特徴とする多層電子コンポーネント。
【請求項４１】
請求項４０において、無電解めっきターミネーション材料の少なくとも１つの層は、銅を備え、前記追加のターミネーション層は、ニッケル層およびスズ層を備えたことを特徴とする多層電子コンポーネント。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の主題は、一般的に、多層電子コンポーネントの改良されたターミネーションフィーチャ（termination feature）に関し、具体的には、多層電子コンポーネント、例えば、キャパシタ、抵抗その他用のめっきターミネーション（termination）に関し、あるいは、集積受動コンポーネント用のめっきターミネーションに関する。本主題のターミネーションの設計は、めっき電気接続部の形成を容易にするため、内部および／または外部電極タブを選択的に配置するのに利用されている。外部接続を行うのが好ましく、これにより、典型的な厚膜ターミネーションストライプが省略されるか、あるいは大幅に単純化される。
【背景技術】
【０００２】
最近の電子コンポーネントは、モノリシックデバイスとしてパッケージングされることが多く、シングルチップパッケージ内に、シングル又はマルチプルコンポーネントを備えることができるものが多い。このようなモノリシックデバイスの１つの具体例としては、多層キャパシタまたはキャパシタアレイがあり、開示された技術に関して特に注目すべきものとしては、インタディジテイティド（interdigitated）内部電極層と、対応する電極タブと、を備える多層キャパシタがある。インタディジテイティドキャパシタ（interdigitated capacitor; ＩＤＣ）のフィーチャを含む多層キャパシタの例は、特許文献１および２に見ることができる。他のモノリシック電子コンポーネントは、複数の受動コンポーネントを単一チップ構造に集積したデバイスである。このように集積された受動コンポーネントは、抵抗、キャパシタ、インダクタ、および／または他の受動コンポーネントを、選択的に組み合わせて、多層構成にし、モノリシック電子デバイスとしてパッケージングしたものとして提供することができる。
【０００３】
選択的なターミネーションは、種々のモノリシック電子コンポーネントを電気的に接続するのに必要となることが多い。マルチプルターミネーションは、集積モノリシックデバイスの異なる電子コンポーネントを電気的に接続するのに必要である。マルチプルターミネーションは、不要なインダクタンスを低減するため、ＩＤＣその他の多層アレイとともに使用されることが多い。マルチプルターミネーションを多層コンポーネント内に形成する方法の一例としては、選択したデバイスの電極間を電気的に接続するため、チップ構造の選択した面をドリルで孔を開けてビア（ｖｉａ）を設け、このビアを導電材で充填する方法がある。
【０００４】
本主題のデバイス用の外部ターミネーションを形成する他の方法にあっては、ガラス母材中の銀または銅の厚膜ストライプが、内部電極層の露出部に施され、その後、一部を基板にはんだ付け可能なように、このターミネーションストライプ上に金属層が追加めっきされる。外部電極を有する電子コンポーネントの例が特許文献３に開示されているが、これら外部電極は、ベークされたターミネーションと、これらターミネーション上にめっきにより形成された金属膜とにより形成されている。ターミネーションのアプリケーションは、制御が困難なことが多く、チップサイズを縮小すると問題が生じる可能性がある。特許文献４および５は、電子デバイスの選択した領域にターミネーションを形成する方法に関するものである。
【０００５】
電子コンポーネントのサイズの縮小化は止まることを知らないが、このため、予め定めた領域に、必要な精度で、ターミネーションのストライプを印刷することは、極めて困難になっている。典型的には、厚膜ターミネーションストライプは、チップを掴み、特別に設計したホイールで選択にターミネーションを施すマシンにより、設けられている。特許文献６〜９においては、チップ構造にターミネーションストライプを施すことに関する機械的なフィーチャとステップが開示されている。コンポーネントサイズが縮小化され、電子チップデバイス用ターミネーション接点の数が増加しているが、このコンポーネントサイズ又は接点の数は、典型的なターミネーションマシンの有する分解能を超えてしまった。
【０００６】
選択的にターミネーションを設けようとするときに生じる他の問題としては、ターミネーションランドがシフトすること、ターミネーションの位置がずれて内部電極タブが露出するか完全になくなってしまうこと、あるいは、ラップアランウド（wrap-around）ターミネーション部分がなくなることがある。次のようなとき、すなわち、塗料のようなターミネーション材料をあまりにも薄く施したとき、あるいはターミネーションコーティングの一部分が他の部分に滲んだためターミネーションランドが短絡したとき、さらに他の問題が生じる。電気的なターミネーションをモノリシックデバイスに提供するうえでの関心はこれに止まらないので、電子チップコンポーネント用の安価で効率的なターミネーションフィーチャを提供するニーズが生じる。
【０００７】
コンポーネントを小型化するとの観点と、特に複数のコンポーネントを回路基板上に近接して配置するときターミネーションが互いに短絡しないようにするとの観点とから、特許文献１０は、外部電極を、セラミック基板の側部に予め定めた間隔で配置したチップタイプの電子コンポーネントを提供している。より詳細に説明すると、開示の電子コンポーネントは、慣用の５サイド（sided）ターミネーションとは異なり、３サイドターミネーションを有する。この３サイドターミネーションを有するコンポーネントにおいては、容易に、ターミネーションどうしが互いに短絡しないようにすることができる。特許文献１０の開示するいくつかの実施形態においては、電気めっき膜が個々の電極の露出部に設けてある。
【０００８】
ターミネーションのアプリケーションに関しては周知のオプションがさらにあり、このアプリケーションにおいては、複数の個別の基板コンポーネントがシャドウマスクにアライメントされる。部品は、特許文献１１に開示されたような特別に設計した取付具に装填することができ、マスク要素を介してスパッタリングすることができる。これは、典型的には、非常に高価な製造プロセスであり、したがって、他の効率的で割安なターミネーションを提供するのが望ましい。
【０００９】
特許文献１２〜１５においては、それぞれ、種々の電子コンポーネント用のターミネーションが形成される。
【００１０】
背景技術に関する参照文献にあって、多層セラミックデバイスの形成方法を取り扱っているものには、特許文献１６〜１９が含まれる。
【００１１】
電子コンポーネントおよびそのターミネーションの分野において、種々の態様と、代替するフィーチャが周知であるが、本明細書で述べた全ての課題について取り扱っている設計は、見当たらない。前述の特許文献の全ての開示は、ここに番号を付して本明細書の一部とする。
【００１２】
【特許文献１】米国特許第５，８８０，９２５号明細書
【特許文献２】米国特許第６，２４３，２５３Ｂ１号明細書
【特許文献３】米国特許第５，０２１，９２１号明細書
【特許文献４】米国特許第６，２３２，１４４号明細書
【特許文献５】米国特許第６，２１４，６８５Ｂ１号明細書
【特許文献６】米国特許第５，９４４，８９７号明細書
【特許文献７】米国特許第５，８６３，３３１号明細書
【特許文献８】米国特許第５，７５３，２９９号明細書
【特許文献９】米国特許第５，２２６，３８２号明細書
【特許文献１０】米国特許第６，３８０，６１９号明細書
【特許文献１１】米国特許第４，９１９，０７６号明細書
【特許文献１２】米国特許第５，８８０，０１１号明細書
【特許文献１３】米国特許第５，７７０，４７６号明細書
【特許文献１４】米国特許第６，１４１，８４６号明細書
【特許文献１５】米国特許第３，２５８，８９８号明細書
【特許文献１６】米国特許第４，８１１，１６４号明細書
【特許文献１７】米国特許第４，２６６，２６５号明細書
【特許文献１８】米国特許第４，２４１，３７８号明細書
【特許文献１９】米国特許第３，９８８，４９８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本主題は、前述した課題と、電子ターミネーションとそれに関連する技術のある態様と、を認識しており、これらに対処するものである。
【課題を解決するための手段】
【００１４】
そこで、広い意味で言えば、本開示技術の主な目的は、電子コンポーネント用のターミネーションフィーチャを改良することにある。具体的には、開示されたターミネーションフィーチャは、めっきされているが、その設計により、ターミネーション用のモノリシックデバイスに典型的に印刷された厚膜ストライプが省略されるか、大幅に単純化されている。
【００１５】
本開示技術の他の主目的は、内部電極タブを設け、かつ追加のアンカータブを任意選択的に配置し、これによりめっきターミネーションを形成する方法を提供することにある。内部電極タブと追加のアンカータブとの両方によって、外部めっきを確実に信頼性高く形成することが容易になる。アンカータブは、典型的に内部の電気的な接続を提供しないが、外部ターミネーションの結合性を強くなり、めっき材料により機械的な統合が良好となり、めっき材料のデポジションが良くなる。
【００１６】
本主題のさらに他の主目的は、電子コンポーネント用のターミネーションフィーチャを提供することにあるが、これにより、典型的な厚膜ターミネーションストライプが省略されるか又は単純化されるので、外部電極の接続を行うには、めっきターミネーションのみを必要とする。本開示技術に係るめっき材料は、金属性導体、抵抗材料、および／または半導体材料を備えることができる。
【００１７】
さらに主題に係るターミネーション技術の主目的は、ターミネーションフィーチャを種々の多層モノリシックデバイスに従って使用できることにあるが、これら種々の多層モノリシックデバイスとしては、例えば、低インダクタンスキャパシタおよびキャパシタアレイと、多層セラミックキャパシタおよびキャパシタアレイと、集積受動コンポーネントとが含まれる。集積受動コンポーネントには、抵抗、キャパシタ、バリスタ、インダクタ、バラン、および／または他の受動コンポーネントを含めることができる。
【００１８】
本開示主題の利点は、電子コンポーネント用のターミネーションフィーチャを、ターミネーションマシンによらずに設けることができる点にあり、これにより分解能が向上した外部ターミネーションを提供することができる。ターミネーションの分解能がこのように改良されたため、所定のコンポーネントの面積内により多くのターミネーションを設けることができ、ターミネーションのピッチをより狭くすることができる。
【００１９】
本技術の全体的な目的は、はんだ浸出を少なくし、絶縁抵抗を小さくした効率的なはんだベースを可能にするターミネーションフィーチャを提供することにある。隣接する露出タブはめっきターミネーション材料で装飾されるが、別のターミネーションロケーションどうしがブリッジしないように、露出電極およびアンカータブの構成が設計される。
【００２０】
本主題のさらに他の目的は、本開示技術が、外部ターミネーションの数と配置が異なることを含む無数の異なるターミネーション構成に従って利用できるようにする点にある。めっきターミネーションは、露出導電要素を電子コンポーネントに提供することによって自己決定される（self-determined）位置に、本明細書に開示の種々の異なるめっき技術によって、形成することができる。
【００２１】
さらに主題に係るめっきターミネーション技術の目的は、適正で信頼性のある方法により、より安価でより効率的な電子コンポーネントの製造を容易にすることにある。
【００２２】
本発明のさらなる目的および利点は、当業者であれば明らかであるが、本明細書の詳細な説明に記載されている。次のことも当業者にとって当然のことであるが、本明細書において具体的に例示し参照し述べたフィーチャを、種々の実施形態において、修正し変形することができ、開示技術の精神および範囲から逸脱しないかぎり、その開示技術を参照して、用いることができる。
【００２３】
このような変形には、等価の手段およびフィーチャの代替するものを含めることができ、あるいは、図示し参照し述べたものの材料の代替するものを含めることができ、および種々の部品、フィーチャのようなものの機能、オペレーション、または配置が逆のものも含むことができるが、これらに限定されるものではない。
【００２４】
さらに、本発明の異なる実施形態は、本明細書の異なる好ましい実施形態と同様に、本明細書に開示のフィーチャもしくは要素を種々に組み合わせたものか、又は構成したものか、又はその同等品（図示されないか、または詳細な説明において述べられないフィーチャまたは構成を組み合わせたものを含む）を含むことができる、ことは当然のことである。
【００２５】
本主題の第１の例示的実施形態は、無電解めっきターミネーションを備える多層電子コンポーネントに関する。このような多層電子コンポーネントは、複数の絶縁基板を含み、これら複数の絶縁基板と複数の電極とがインタリーブされているのが好ましい。個々の電極は、それぞれ、延在させて当該複数の絶縁基板の選択した面に露出させた少なくとも１つのタブを有する、のが好ましい。露出電極タブは、複数の無電解めっきターミネーションを電子コンポーネントの側面に形成するため、予め定めた間隔内でスタックされるのが好ましい。いくつかの例示的な実施形態においては、電極と個々のタブはインタディジテイティド構成にしてあり、多層電子コンポーネントの、例えば、１つ、２つ、または４つの側面まで延在させた部分を電極タブとしているが、延在させる側面は、これらに限定されるものではない。他の例示的実施形態においては、当該電極は、典型的にはＴ字形状および／またはＪ字形状にすることができる。
【００２６】
当該開示技術の別の関連する実施形態は、前述の第１の例示的実施形態のような電子コンポーネントに関する例であり、さらに追加のアンカータブを含む例である。このような例示的の実施形態においては、めっきターミネーションが、露出電極タブおよび露出アンカータブの位置でガイドされるように、アンカータブは複数の基板層とインタリーブされ、予め定めたロケーションに露出させることもできる。スタック構成の露出タブを設けるとともに、このスタック構成の露出タブと整列させて、誘電体の頂面および底面のうちの少なくとも一方に、露出タブを設け、当該電子コンポーネントの側面と、頂面および底面のいずれか一方又は両方とをラップアラウンドするめっきターミネーションを形成することが可能であるが、これは、通常望ましいが、いつも望ましいわけではない。その結果得られるＪ字形状またはＵ字形状のターミネーションにより、電子コンポーネントをプリント基板その他のマウントロケーションに容易にマウントするためのランドが提供される。あるいはまた、頂面および／または底面をラップアラウンドせずに、側面に設けた露出タブは、当該デバイスの各角部にアンカータブを設けることにより形成することができ、これにより、プリント基板その他のマウント面に良好なはんだ濡れが可能なランドレスターミネーションが容易になる。  
【００２７】
本主題のいくつかの実施形態においては、ターミネーションは、めっきターミネーション材料の１つ以上の層を備え、その層上に追加のターミネーション層が提供される。このような多層ターミネーションとして、銅のめっき層に続いて、ニッケルおよびスズの連続層がある例があるが、この例においても、本明細書に開示の技術によってめっきすることができる。
【００２８】
本発明の他の例示的な実施形態は、多層電子コンポーネントの例であって、第１および第２のセラミック層群が複数あり、電極が複数あり、めっきターミネーション材料の層として少なくとも１つの層がある例である。内部アセンブリを形成するため、これら複数の電極と複数の第１セラミック層群とが選択的にインタリーブされており、当該電子コンポーネントのカバー層を形成すため、第２のセラミック層群がこの内部アセンブリの対向する頂面および底面に設けられている。さらにめっきターミネーション材料の形成の核を作り、ガイドするため、電気的に絶縁されたアンカータブを、第１および／または第２のセラミック層の中に、任意選択的に、埋め込むことができる。
【００２９】
本主題のさらに他の例示的な実施形態は、インタディジテイティドキャパシタに関するが、このキャパシタは、複数の電極と誘電体層とがインタリーブされており、最上位層および最下位層に特徴がある。インタディジテイティド多層キャパシタの最上位および最下位の層が、スタック構成の他の誘電体誘電体層よりも厚い誘電体カバー層を含む、のが好ましい。各電極層は、複数の電極タブを含むが、これら複数の電極タブは、電極をインタディジテイティドキャパシタの側面に延在させた部分である。これ複数の電極タブは、スタックさせて、キャパシタの側面の選択ロケーションに露出させるのが好ましい。当該多層デバイスの側面に露出タブのスタックを設けるため、アンカータブを、最上位および最下位のカバー層の内に埋め込み、任意選択的には、アクティベーション層内に埋め込むのが好ましい。ついで、外部ターミネーションにより、スタック構成の露出タブをめっきすることができ、仮にアンカータブが最上位および最下位層のいずれか一方または両方に配置され、しかもスタック構成の露出内部タブと整列している場合には、これら最上位および最下位層のいずれか一方または両方をラップアラウンドすることもできる。当該デバイスの最上位および／または最下位層をラップアラウンドせずに当該デバイスの側面に設けた露出タブは、これら最上位および最下位のカバー層の角部にアンカータブを含むことができ、これによりプリント基板その他のマウント面に良好なはんだ濡れを可能にするランドレスターミネーションが容易になる。
【００３０】
本主題は、同様に、本開示技術に係る多層電子コンポーネントを形成することに関連する方法に関する。このような方法の例示的の実施形態の１つとしては、複数の電子コンポーネントを提供するステップと、無電解浴溶液を提供するステップと、電子コンポーネントを無電解浴溶液に予め定めた時間浸漬するステップとを含むものがある。電子コンポーネントはそれぞれ複数の内部電極と選択的にインタリーブされた複数のセラミック基板層を含む。当該内部電極の選択部分は、各電子コンポーネントの側面に露出されるが、これは、ブリッジドターミネーションを電子コンポーネントに形成するため、これら電子コンポーネントを無電解浴溶液に浸漬することにより、ターミネーション材料を、複数の電子コンポーネントの側面にデポジットすることができる。本主題に係るさらなる例示的なステップは、当該電子コンポーネントを無電解用溶液に浸漬する前に、当該電子コンポーネントの選択した面を化学研磨などによって洗浄するステップを含むことができる。さらに例示的なステップは、金属塩への浸漬、有機金属前駆物質のフォト形成、スクリーン印刷またはインクジェットによるパラジウムデポジション、および／または電気泳動による金属デポジションなどによって、露出電極部にアクティベーション材料を付着させるステップである。さらに他の例示的ステップは、めっきターミネーション材料の電子コンポーネントへの付着性を向上させるため、加熱またはアニールするステップである。
【００３１】
本主題に係るさらなる実施形態においては、この概要説明部分では必ずしも述べていないが、上記要約した目的において参照した形態の態様もしくは部品、および／または本明細書で述べた形態もしくは部品の種々に組み合わせたものを備え、あるいは組み込むことができる。
【００３２】
当業者であれば、本明細書の残りを概観すれば、それらの実施形態のフィーチャおよび態様その他をより良く認識するであろう。
【００３３】
本主題の充分で可能な説明は、本主題の最良のモードを含めて、当業者に向けたものであり、添付の図面を参照して行う。
【００３４】
本明細書および添付の図面においては、参照番号は本発明の同じまたは類似の形態または要素を表すものである。
【発明を実施するための最良の形態】
【００３５】
本主題は、上記発明の概要の欄で参照したように、モノリシック電子コンポーネントの改良されたターミネーションフィーチャにある。
【００３６】
本主題のターミネーションスキームは、構造、例えば、モノリシックキャパシタアレイと、インタディジテイティド電極構成のキャパシタを含むキャパシタ多層キャパシタと、集積受動コンポーネントと、その他の電子チップ構造と、の露出電極部分を利用している。このようなモノリシックコンポーネント内に、追加のアンカータブを埋め込むことができるが、これは、複数の内部導電部をスタック構造にして露出させ、しかも、めっきターミネーションを、露出部分に形成して、デバイスの側部に確実に位置させるためである。
【００３７】
追加のアンカータブを、チップデバイスの選択した頂面および／または選択した底面に設け、このチップデバイスの上位の１つ以上の層から、この１つ以上の層と下位の１つ以上の層の間の側部を介して、この下位の１つ以上の層に至るラップアラウンドを行い、ラップアラウンドめっきターミネーションを形成することができる。
【００３８】
このラップアラウンドめっきターミネーションは、あるアプリケーションにおいては、プリント基板その他の適正な基板へのチップのソルダリングを容易にするうえで望ましい。当該デバイスの上位層および／または下位層をラップアラウンドせずに、露出タブを当該デバイスの側面に設けるには、当該デバイスの最上位および最下位のカバー層の各角部にアンカータブを設けることによって、露出タブを形成することができ、これにより、プリント基板その他のマウント面上に良好なはんだ濡れを可能にするランドレスターミネーションが容易になる。
【００３９】
主題に係るめっき技術と、アンカータブフィーチャは、複数の異なるモノリシックコンポーネントに従って、利用することができる。図１Ａおよび１Ｂは、周知のインタディジテイティド電極層構成の態様を示す。このインタディジテイティド電極層構成においては、一般に、多層コンポーネントの２つの選択した側面に延在させ露出させて複数の電極タブとしている。本主題に係るめっきターミネーションの態様は、図２Ａおよび２Ｂに示してあるが、これは、多層コンポーネントの例であって、複数の導電部がデバイスの２つの選択した側面に露出させてある。
【００４０】
図３Ａは周知の電極層構成の態様を示すが、この態様においては、多層電子デバイスの１つの選択した側面に露出させるための電極タブを有する。図３Ｂおよび４Ａは、それぞれ、図３Ａの例を改良したものに関するものであって、多層キャパシタの例であり、この多層キャパシタは、内部電極タブがこのキャパシタの１つの選択した側面に露出させてあり、本技術によるアンカータブをフィーチャしている。図４Ｂは、多層インタディジテイティドコンポーネントの例に関するものであり、本主題に基いて、この多層インタディジテイティドコンポーネントの４つの選択した側面に、内部電極タブおよびアンカータブを露出させてある。
【００４１】
本主題のさらなる実施形態は、それぞれ、図６Ａから６Ｃまでに示した多層キャパシタ構成に関するものであり、それぞれ、図５Ａ〜５Ｃの多層キャパシタ構成を改良したものである。多層キャパシタ構成の追加の例は、図１３Ａ〜１３Ｃと、図１４Ａ〜１４Ｃとにそれぞれ示してある。開示技術のさらなる実施形態は、図７Ａおよび７Ｂのキャパシタアレイに関するものである。図８Ａおよび８Ｂは、主題のめっきターミネーションフィーチャの態様を示し、図９Ａおよび９Ｂは、本主題に基き、ターミネーションを選択的に設けた集積受動コンポーネントの例である。本開示技術を使用可能な具体例としては、図１０Ａおよび１０Ｂにおいて、「Ｉ字形状」のターミネーションの態様が示してあり、図１１Ａおよび１１Ｂにおいて、「Ｊ字形状」のターミネーションの態様が示してある。図１２Ａおよび１２Ｂは「Ｕ字形状」のターミネーションの態様を示す。
【００４２】
本明細書の実施形態が本開示技術を限定するものでないことに留意すべきである。１つの実施形態の一部として図示されるか説明されるフィーチャは、他の実施形態と組み合わせて使用することができるが、この組み合わせたものも別の実施形態である。加えて、あるフィーチャを同様のデバイスと置換することができ、あるいは、同一の機能か、同様の機能か、又は同等の機能を有するまだ記載していないフィーチャと置換することができる。
【００４３】
以下、本開示技術の好ましい実施形態を詳細に参照する。図を参照するに、図１Ａは、電極層１０および１２の周知の例示的構成であって、多層インタディジテイティドキャパシタまたはキャパシタアレイで使用するための電極タブ１４を有するものを示す。電極層１０、１２が交互に配置してあり、電極タブ１４は、電極層１０に設けた電極タブ１４どうしが同一列を形成し、かつ電極層１２に設けた電極タブ１４どうしが同一例を形成するように、電極層１０、１２から突出させてある。図には、このように設けたタブを有する電極層を４つだけ示したが、現在の技術をもって利用される典型的な配列においては、電極層をこの例より多くすることができ、タブの数も多くすることができる。このフィーチャにより、（電極の数を選択して）大容量を有する容量性素子を作成するとのオプションが提供される。
【００４４】
図１Ａの電極層構成例はキャパシタの完成形態ではない。図１Ａは、キャパシタおよびキャパシタアレイ構成例の中間態様を参考まで提供するものである。図１Ａの電極層構成は、図１Ｂの多層インタディジテイティドキャパシタの例で使用することができる。
【００４５】
インタディジテイティドキャパシタは、図１Ａに示すような複数の電極層であって、誘電体材料のボディ１８、例えば図１Ｂのインタディジテイティドキャパシタ構成１６の例に見られるようなボディ内に配設された電極層よりなるのが典型的である。電極層１０および１２は、電極タブ１４がＩＤＣ１６の２つの側部まで延在させ露出するように、誘電材１８中に配設されている。このような電極層の材料の例には、白金、ニッケル、パラジウム−銀合金、又はその他の適正な導電材を含めることができる。誘電材１８には、チタン酸バリウム、酸化亜鉛、低焼成ガラスを有するアルミナ、またはその他の適正なセラミックもしくはガラス結合材を含めることができる。あるいはまた、誘電材は、エポキシ（セラミックと混合したもの若しくはしないものか、またはファイバーグラスを有するもの若しくは有さないもの）のような有機化合物か、回路基板材としてポピュラーな有機化合物か、又は誘電体として典型的な他のプラスチックとすることができる。これらの場合においては、導電体は、通常、化学エッチングをしてパターンを設けた銅箔である。
【００４６】
あるいはまた、例示的な実施形態であるＩＤＣ１６は、複数の電極層と複数の誘電層を交互に設けた多層構造と見ることができ、当該デバイスにおいて誘電層は参照番号２０で示す部分に見られる。このＩＤＣ１６の典型的な特徴となるところは、最上位層の誘電層２２と、最下位層の誘電層２４とにあり、これらの誘電層を他の誘電層よりも厚く作製することができる点にある。このような誘電層２２および２４は、カバー層としてアクトできるものであって、このカバー層により、デバイスが保護され、しかも、キャパシタボディに対して耐火性のあるガラス／メタルフリットの応力に対して耐性を有する充分なバルク（bulk）を得ることができる。周知のキャパシタの実施形態は、図１Ｂの多層配置を利用していたが、本主題は、本明細書に開示した追加のフィーチャに従ってこのような構成１６の態様を利用している。
【００４７】
図１Ｂに図示したような多層のＩＤＣ１６には、図１Ａの周知の電極層構成が組み込まれているが、この多層のＩＤＣ１６の特徴は、電極部１４が２つの選択した側面に露出させてある点にある。当該デバイス側面に露出させる電極部分のロケーションおよび／または数が異なるようにした内部電極構成の他の例を、多層コンポーネントにおいて採用することができる。
【００４８】
例えば、図３Ａにおいて展開して示す内部電極層の構成例を考察する。電極層２６および２８を交互に配置し、電極タブ３０を選択した一方向に突出させてある。各電極層のタブ３０は、これら電極層を交互に配置したとき、それぞれの電極層のセットのタブどうしがスタックされるように、例えば、電極層２６のタブ３０の列が２列になるように、設けるのが好ましい。電極層２８のタブ３０についても、同様に整列するのが好ましい。図３Ａの例示的な内部電極構成を利用した多層キャパシタその他の受動コンポーネントにあっては、典型的には、電極タブ３０が、当該コンポーネントの単一の選択した側面に露出するように構成されることになる。
【００４９】
さらに他の例示的な内部電極層構成にあっては、電極タブを、多層のインタディジテイティドコンポーネントの４つの側部に露出させてある。このような内部電極層は、図１Ａの構成と同様の構成とすることができ、交互に配設した電極層１０および１２は、タブ１４が存在する側面と側面が近接する層の側面に、追加のタブを有することができる。
【００５０】
さらなる例示的な電極層構成と、対応する多層キャパシタの実施形態とを、それぞれ、図５Ａないし５Ｃに示す。図５Ｃに示したような多層キャパシタ３８を形成するため、図５Ａに示したような第１の複数の内部電極層３２は、誘電材のボディ３６において、図５Ｂに示したような内部電極層３４とインタリーブされている。このような例示的な多層コンポーネント３８においては、電極層３２または３４の１つのセットである、図５Ｃにおいて参照番号４０で示す部分が、コンポーネント３８の側面４２に露出している。電極層３２または３４の他のセットは、当該デバイスの側面４２と反対側にある側面に露出している（図では見えない）。
【００５１】
再び図１Ｂを説明する。ＩＤＣ１６その他のモノリシック電子コンポーネントの典型的な慣用のターミネーションは、ガラス母材内に、銀又は銅その他の適正な金属の厚膜ストライプであって、プリントされファイヤ（fire）された厚膜ストライプを備え、このガラス母材上に、浸出抵抗を高くするため、ニッケル層がめっきしてあり、このニッケル層の上に、スズ層又ははんだ合金層が設けてあり、これにより、ニッケルの酸化がプロテクトされ、容易にソルダリングできるターミネーションをプロモートすることができる。
【００５２】
また、このようなタイプのターミネーションに係る厚膜ストライプにあっては、典型的には、金属入りペーストを転写するため、ターミネーションマシンと、プリンティングホイールその他の適正なコンポーネントとによってプリントされるアプリケーションが要求される。このようなプリンティングハードウェアは、分解能に限界があるから、厚膜ストライプを、特に小さなチップに設けるのは、困難である。ＩＤＣ１６その他の電子コンポーネントの現行のサイズは、典型的には、一方の対向する側面間の長さ×他方の対向する側面間の長さが、約１２０ミル（千分の１インチ）（３０４８μｍ）×６０ミル（１４２４μｍ）で、頂面から底面までの厚さが約３０ミル（７６２μｍ）である。このサイズの部品に４つを超える数のターミネーションを施すか、あるいはターミネーションが所望される部品のサイズが小さいときは、ターミネーションストライプを効率的に施すうえで、専用のターミネーションマシンの分解能は限界に達している。
【００５３】
本主題によれば、このような典型的な厚膜ターミネーションストライプを施さないか、大幅に単純化するターミネーションスキームが提供される。コントロールのしずらい厚膜ストライプを省略すれば、典型的なターミネーションプリンティングハードウェアは必要でなくなる。本開示技術に係るターミネーションフィーチャは、その焦点を、ニッケル、スズ、銅などのめっき層であって、典型的には、厚膜ターミネーションストライプ上に形成されるめっき層に、合わせている。
【００５４】
本開示技術に係るめっきターミネーションによれば、露出された内部電極と同じ幅のターミネーションをコンポーネントの周側面に形成できることは、当然のことである。従来のターミネーションスキームにあっては、厚膜ターミネーションストライプが施されるが、露出されたタブが位置ズレしないようにするため、ターミネーションはその幅が露出された電極部よりも広いのが典型的である。このような従来技術の実施形態における露出された電極部分は、典型的には、狭くしなければならないが、これは、これら露出された電極部分がターミネーションによって完全に覆われるようにするためだけではなく、隣接するターミネーションどうしが短絡しないようにするためである。本明細書に開示のめっきターミネーションの態様によれば、内部電極タブの幅を最大にすると、電子コンポーネントの等価直列インダクタンス（ＥＳＬ）が大幅に低くなって好都合である。
【００５５】
図７Ａに示した例示的なキャパシタアレイ構成４４を考察する。キャパシタアレイ４４の特徴は、複数の内部電極と、対応する電極タブ１６とが、誘電体４８の中に埋め込まれている点にある。キャパシタアレイ４４の電極タブ４６は、例示的なＩＤＣ１６の電極層とは逆に、典型的には、内部電極と分離している。キャパシタアレイ４４か、あるいは同様の露出電極タブを有する他の電子コンポーネントを、無電解めっき溶液、例えばニッケルまたは銅イオン溶液に浸漬すると、図７Ｂに示すようなめっきターミネーション５０を形成するうえで、好ましい結果が得られる。このような溶液に浸漬すると、露出電極タブ４６を、ニッケル、銅、スズその他の金属めっき材でめっきすることができる。めっき材は、スタック構成の電極タブ４６の隣り合うどうしを電気的に接続できる程度に、デポジットするのが好ましい。スタック構成の電極タブにより形成される列にあっては、隣り合う電極タブ間の距離は、適正にめっきをするため、たかだか約１０ミクロンであるのが好ましい。そこで、スタック構成の電極タブ４６により形成される列間の距離は、個々のターミネーション５０どうしが繋がらないように、この最小距離の少なくとも２倍にすべきである。本開示技術のいくつかの実施形態においては、隣り合う露出メタライゼーション（exposed metallization）列間の距離は、特定のスタック構成の露出電極タブ４６間の距離の約４倍である。露出内部導体部分間の距離を制御することによって、ターミネーションのコネクティビティを操作して、所望のターミネーションフィーチャに応じて、ブリッジドターミネーションを形成したり、非ブリッジドターミネーションを形成したり、することができる。
【００５６】
したがって、めっきターミネーション５０は、露出電極タブ４６の位置の取り方に支配される。この現象を以下「自己決定（self-determining）」というが、これは、多層コンポーネント、すなわちキャパシタアレイ４４の側面における選択したロケーションに、露出メタライゼーションを構成すると、これによりめっきターミネーション５０の形成が決定されるからである。露出内部電極タブ４６は、キャパシタアレイ４４′の側面にターミネーション５０をアンカー（anchor）する助けにもなるが、これは、図７Ａに示すような多層キャパシタの実施形態であって、めっきターミネーション５０を加えた実施形態に対応するものである。めっき溶液に減抵抗添加剤（resistance-reducing additives）を加えると、完全にめっきで覆い、かつ金属どうしを結合する点を、さらに保障することができる。主題のめっきターミネーションを形成する金属デポジットの付着性を向上させるメカニズムは、ベーキング、レーザ照射、ＵＶ照射、マイクロウェーブ照射、アーク溶接などの技術に従って、その後、コンポーネントを加熱することである。
【００５７】
図７Ｂのめっきターミネーション５０は、いくつかのコンポーネントのアプリケーションにあっては、十分に形成することができるが、内部電極タブの露出メタライゼーションは、本開示技術に係る自己決定ターミネーションを形成するには、十分でないことがある。このような場合には、追加のアンカータブを、モノリシックコンポーネントの選択した部分に埋め込むことが有利であり、必要な場合もある。アンカータブは、導電性の短いタブであり、典型的には、コンポーネントに電気的な機能を与えないが、モノリシックデバイスの側面に、追加のめっきターミネーションを機械的に作製し確保する。露出アンカータブは、露出内部電極とともに、十分な露出メタライゼーションを提供して、より効率的な自己決定ターミネーションを作成する。
【００５８】
例えば、図２Ａに示した例示的な内部メタライゼーションの構成を考察する。電極層５２および５４を交互に配置して、図１Ａの電極層と同様の構成を提供しており、電極タブ５６は電極層５２および５４の選択した位置に設けてある。追加のアンカータブ５８は、多層コンポーネントの選択した位置に露出するのが好ましく、また内部において電気的に接続しないように、アクティブ電極層５２および５４と同じ面に設けるのが好ましい。当該コンポーネントのより多くの側面において、自己決定めっきターミネーションを形成することができるように、追加のアンカータブは、多層コンポーネントのカバー層にも設けることができ、かつ選択した側面に露出させることもできる。
【００５９】
図２Ｂを説明する。多層コンポーネント６０は、本主題に係る例示的な多層キャパシタの実施形態に対応するものである。多層コンポーネント６０において、部分６２は、図２Ａに示すような、例示的なインタディジテイティド電極層とアンカータブ構成を誘電体に埋め込んだものを備えるのが好ましい。部分６２において、側面に図示の実線５６で、図２Ａの電極タブ５６の露出部分を示し、側面に図示の破線５８で、露出アンカータブ５８を示す。本主題に係る自己決定めっきターミネーションの形成を容易にするための露出メタライゼーションをさらに配置するため、追加のアンカータブ（図２Ａには図示していない）を誘電体カバー層６４および６６（このような露出部分は点線６８で表されている）の中に埋め込んである。内部電極タブがスタックされて形成される列に、内部アンカータブを整列させれば、内部にある全てのタブどうしがスタック構成になる。
【００６０】
いくつかのコンポーネントアプリケーションにあっては、コンポーネントの側面にターミネーションを設け、最上位層から、この側面を介して最下位層に至るラップアラウンドを行うのが好ましい。この場合、外部アンカータブ７０を多層ＩＤＣの最上位層の頂面と最下位層の底面に配置すれば、当該多層ＩＤＣの側面と頂面と底面に、めっきターミネーションを形成することができ、これにより、はんだランドを拡張して形成することができる。例えば、ＩＤＣにおいて、埋め込まれた内部アンカータブ５８および６８と、外部アンカータブとを、現在ある露出電極タブ５６ととともに、例えば図２Ｂに示すように、設ければ、例えば図８Ａに示すようなラップアラウンドめっきターミネーション７２の形成が容易になるであろう。
【００６１】
めっきターミネーション、例えば図８Ａの多層コンポーネント７４に設けたターミネーションを形成するのに使用するとこができる可能性のあるいくつかの異なる技術がある。上述したが、第１の方法は、電気めっき、または電気化学的デポジションに対応するものであるが、この方法によると、露出導電部分を有する電子コンポーネントが、電気的にバイアスをかけられ、電解溶液、例えば電解ニッケルまたは電解スズ溶液に浸漬される。当該コンポーネントには、当該電解溶液の極性とは逆の極性に電気的にバイアスがかけられ、これにより、めっき溶液中の導電性元素が、当該コンポーネントの露出メタライゼーションに引き付けられる。このような電気的なバイアスを特徴としないめっき技術は、無電解めっき技術と呼ばれ、無電解めっき溶液、例えばニッケルまたは銅イオン溶液と共に用いられる。
【００６２】
無電解めっき技術は、アプリケーションによっては、浸漬めっきと呼ばれるが、この無電解めっき技術においては、電子コンポーネントを所定の無電解めっき溶液に浸漬する前に、予備工程が利用されることが多い。露出金属電極および／またはアンカータブを電子コンポーネントに形成した後、化学ポリシング工程を経ると、金属部の露出部分がより多くなる。化学ポリシングを行えば、例えば、ニッケル製の電極および／またはアンカータブにあっては、まだターミネーションを設けていないコンポーネントの側面に付着した酸化ニッケル（ＮｉＯ）を、化学的に除去することができる。
【００６３】
本明細書に開示の無電解めっき技術において用いることができるさらなる予備工程の例としては、無電解めっき材料のデポジションを容易にするため、当該デバイスの露出金属部をアクティベートする工程がある。アクティベーションは、次のようにして、すなわち、当該電子コンポーネントをパラジウム塩に浸漬すること、（マスクまたはレーザによって）フォトパターン形成されたパラジウム有機金属先駆物質（precursor）、スクリーン印刷されるかインクジェットデポジションされたパラジウム化合物、又は、電気泳動によるパラジウムデポジション、によって行うことができる。ここで開示したパラジウムベースのアクティベーションは、アクティベーション溶液の一例として開示したが、ニッケルまたはニッケルベース合金から形成された露出電極および／またはタブのアクティベーションと、協働できることが多い。他の実施形態においては、代替のアクティベーション溶液を用いることができる。さらなる実施形態においては、無電解ＣｕをデポジットするためのＰｄアクティベーション工程を省略するため、パラジウム（Ｐｄ）ドーパントを、キャパシタの電極を形成するためのニッケルインク（Nickel ink）の中に導入することができる。上記アクティベーション方法のうちのいくつかの方法、例えば有機金属前駆物質によって行う方法によれば、本体全体がセラミック製の電子コンポーネントの本体への付着性を向上させるため、この有機金属前駆物質がガラス形成材とともにデポジットされる、ことは当然のことである。
【００６４】
電気化学的デポジションと無電解めっき技術によれば、図８ＡのＩＤＣ７４のようなコンポーネントは、適正なめっき溶液に、特定の時間の間、浸漬することが好ましい。本主題に係るある実施形態においては、コンポーネントの露出導電ロケーションに対して垂直方向に、めっき材を付着でき、しかも隣り合う露出導電部どうしがブリッジされるように、めっき材をこれら露出導電ロケーションにデポジットするためには、１５分もあればよい。本主題に係るめっきターミネーションを形成するうえで、使用できる他の技術としては、めっき材を磁気的に引き寄せる方法が含まれる。ニッケル粒子には磁気特性があるので、例えば、ニッケル粒子懸濁中のニッケル粒子を、同様に導電性のある多層コンポーネント露出電極タブとアンカータブに、引き寄せることができる。同様の磁気特性を有する他の材料も、めっきターミネーションを形成するうえで用いることができる。
【００６５】
多層コンポーネントの露出電極タブとアンカータブに、めっきターミネーション材を付着させることに関するさらなる技術には、電気泳動または静電気の原理が含まれる。このような例示的な技術においては、浴溶液には、静電荷電粒子が含まれる。そして、露出導電部を有するＩＤＣその他の多層コンポーネントを、逆バイアスをかけて、浴溶液に浸漬して、荷電粒子を、当該コンポーネントの選択した位置にデポジットさせることができる。この技術は、ガラスと、他の半導体または非導電材との用途に、特に有用である。ひとたびこのような材料がデポジットされると、その後、中間においてコンポーネントを十分加熱すると、これにより、デポジットされた材料を導電材に変換することができる。
【００６６】
本明細書に開示のめっきターミネーションを形成する方法においては、その方法の大部分に関係する利点は、バルクプロセス、例えばバレルめっき、または流動床ターミネーションプロセスにおいて、複数の電子コンポーネントにターミネーションを設けることができる点にある。このような態様によれば、より利便性があり適正なコンポーネントのターミネーションが容易になる。これは、デバイスの製造にあっては、正確に構成されたターミネーションマシンによって、ターミネーションを選択的に設ける必要がないからである。
【００６７】
これら電子部品が小さくなればなるほど、これら電子部品の端部に厚膜ターミネーションを設けるに際して、当該電子部品を物理的に保持することは、実際的でなくなってきた。
【００６８】
さらに、この薄膜アプローチによれば、寸法に変化がなく、より容易に自動的にハンドリングすることができる。
【００６９】
開示技術によるめっきターミネーションを形成する１つの特定の方法は、上記のめっきアプリケーションを組み合わせたものである。露出タブ上に銅の層をデポジットするため、多層コンポーネントを、まず、銅イオン溶液のような無電解めっき溶液に浸漬することができ、接触面積を広くすることができる。ついで、めっき技術を、電気化学めっきシステムに切り換えることができ、この電気化学めっきシステムにより、このようなコンポーネントの選択した部分への銅の付着をより速くすることができる。
【００７０】
異なる利用可能な技術であって、本技術に係る多層コンポーネントの露出メタライゼーション層に材料をめっきする技術によれば、めっきターミネーションを設けるため、及び電子コンポーネントの内部フィーチャに電気的に接続するため、異なる材料を使用することができる。例えば、金属導電体、例えばニッケル、銅、スズ等は、適正な抵抗材料または半導体材料、および／または、これらの異なるタイプの材料を組み合わせたものを、同様に使用することができる。
【００７１】
本主題に係るめっきターミネーションの特別な例であって、めっきターミネーションが複数の異なる材料を備える例を、図８Ｂを参照して説明する。図８Ｂは、図８Ａのコンポーネント７４のＡ−Ａ線断面図であって、めっきターミネーション７２の特別な例示的な実施形態にかかるものである。ターミネーション７２は最初のめっき層のみを備え、この例に示したような追加の層は備えなくてもよいことは、当然のことである。図８Ａおよび８Ｂの多層コンポーネントおよびターミネーションの実施形態においては、めっき層の層数が変化する可能性があるので、これら２つの実施形態を図には参照番号７４および７４′で示してあるが、これは、これら２つの実施形態が異なることを意味するものではない。
【００７２】
図８Ｂに示したターミネーション形成にあって、第１工程においては、コンポーネントをニッケルまたは銅イオン溶液のような無電解めっき溶液中に浸漬しており、これにより、コンポーネント７４′側面であって、内部アンカータブ５８および６８と、電極層５２および５４の露出内部電極タブと、外部アンカータブ７０とが露出した側面に、銅７６その他の金属の層がデポジットされる。そして、金属めっき７６で被覆されたタブの領域は、抵抗ポリマー材料７８で被覆され、ついで銅その他の金属材料８０で再びめっきされる。他の例示的な実施形態において、ターミネーション層７８は、はんだバリア層、例えばＮｉ−はんだバリア層である。ある実施形態において、ターミネーション層７８は、最初にめっき（例えば銅めっき）された層７６の頂面に、めっきによりニッケル層が追加して形成される。第３の例示的なターミネーション層８０は、いくつかの実施形態においては、導電層、例えば、めっきＮｉ、めっきＮｉ／Ｃｒ、めっきＡｇ、めっきＰｄ、めっきＳｎ、めっきＰｂ／Ｓｎ、その他の適正なめっきはんだである。
【００７３】
さらなるめっきの代替法は、金属めっき層を形成し、ついでこのような金属めっき層上に抵抗性合金を電気めっきする方法である。めっき層は、単独の層とすることができ、または、多くの異なるめっきターミネーションフィーチャを提供するため、組み合わせた層とすることができる。このようなめっきターミネーションの原理によれば、自己決定めっきは、設計より構成され、しかも露出導電部をコンポーネントの側面に配置することにより構成される。複数の層を有する上述のめっきターミネーションは、図８Ａおよび８Ｂに示した実施形態とともに利用することに限定されるものではなく、全ての明示的に図示し開示したような電子コンポーネントの変形例に従って実施できることは、当然のことである。
【００７４】
内部電極とアンカータブにあっては、本主題に係るめっきターミネーションの形成を容易にするために、種々の異なる構成において、このような特別に配列することができる。例えば、電極層２６および２８による図３Ｂの内部の導電構成例を考察する。図４Ａと同様の多層コンポーネントを作製するため、電極タブ３０と内部アンカータブ８２を誘電材本体に設けることができる。追加の内部アンカータブ８４と外部アンカータブ８６を設けることもできる。ついで、上記めっき技術の１つを利用して、多層コンポーネント８８上のメタライゼーションの露出領域にめっきターミネーションを形成することができる。
【００７５】
本主題に係るさらに他の例示的な多層コンポーネントは、図４Ｂにおいて、コンポーネント９０として図示してある。内部電極には、コンポーネント９０の４つの側面において、電極タブが設けられる。追加の内部アンカータブ９４は、露出電極タブ９２とインタリーブさせることができる。さらに、内部アンカータブ９６は、コンポーネント９０のカバー層の内部に埋め込むことができ、拡張めっきターミネーションを提供することができる。外部アンカータブ９８を設ければ、コンポーネントの頂面および／または底面にラップアラウンドするためのめっきターミネーションの形成が容易になる。サブストレートの最上位層を完全にフラッシュ（flush）にするための「埋め込み（embedded）」層を形成するため、このような外部アンカータブ９８を、セラミック板へ直接印刷することができ、又はサブストレートの最上位層上にテープ形成することができる。当該電子コンポーネントのこのような部分を埋め込むと、ターミネーションは部分的に破損したり不意に剥離したりすることが軽減され、コンポーネント全体をより美観的に設計することができる。
【００７６】
異なるターミネーションの形状、例えば、外部アンカータブを選択的に配置することによって得られる形状の例を、図１０Ａ、１０Ｂ、１１Ａ、１１Ｂ、１２Ａ、１２Ｃに図示してある。図１０Ａを参照して詳細に説明する。多層電子コンポーネント１５０には、電極対が複数あり、具体的には、第１の電極１５２と第２の電極１５４である。各電極層はセラミック層上に形成され、このセラミック層上に、少なくとも１つのアンカータブ１５６を設けることもできる。露出導電領域を多層コンポーネント１５０の側面に設けることができるように、追加のアンカータブ１５８を電極要素のない誘電体カバー層に設けることもできる。露出導電性アンカータブ１５８をこの誘電体カバー層に設けるとともに、コンポーネント１５０の角部１５７に接近させると、これにより、例えば図１０Ｂに図示したように、全体的に「Ｉ字形状」のターミネーション１５９ａおよび１５９ｂを形成することが容易になる。このようなＩ字形状のターミネーションは、ランドレスターミネーションにすることができるが、このランドレスターミネーションでもプリント基板その他のマウント面へのはんだ濡れは良い。これは、当該ターミネーションを、コンポーネント１５０の頂面および／または底面まで完全に延在させるのが好ましいからである。
【００７７】
図１１Ａおよび１１Ｂを説明する。多層電子コンポーネント１６０には、電極対が複数あり、具体的には、第１の電極１６２と第２の電極１６４である。各電極層は、セラミック層上に形成され、このセラミック層上に少なくとも１つのアンカータブ１６６を設けることもできる。露出導電領域を多層コンポーネント１６０の側面に設けるため、追加のアンカータブ１６８を、電極要素のない誘電体カバー層に設けることもできる。主題に係るめっき技術によって「Ｊ字形状」のターミネーション１６９ａおよび１６９ｂが形成されるように、外部アンカータブ１６５を、コンポーネント１６０の頂面又は底面のいずれか一方に設けるのが好ましい。このような「Ｊ字形状」のターミネーションにあっては、プリント基板その他のマウント面に、電子コンポーネントをマウントするためのランドが設けられるが、これらランドがコンポーネント１０８の選択した面側にのみあるので、コンポーネントのマウントの向きは予め定められることになる。
【００７８】
頂面に導電部がないのが望ましいことがあり、例えば、その頂面が、熱シールドまたはＲＦシールドがあるため、接触してショートする恐れがある場合がそうである。図１２Ａおよび１２Ｂを説明する。多層電子コンポーネント１７０には、電極対が複数あり、具体的には、第１の電極１７２と、第２の電極１７４である。各電極層はセラミック層上に形成され、このセラミック層上に少なくとも１つのアンカータブ１７６を設けることもできる。露出導電領域が多層コンポーネント１７０の側面に設けられるように、追加のアンカータブ１７８を、電極要素のない誘電体カバー層に設けることもできる。「Ｕ字形状」のターミネーション１７９ａおよび１７９ｂが、主題に係るめっき技術によって形成されるように、外部アンカータブ１７５を、コンポーネント１７０の頂面および底面の両面に設けることが好ましい。このような「Ｕ字形状」のターミネーションにあっては、電子コンポーネント１７０のいずれかの側に、プリント基板その他のマウント面にマウントするためのランドが設けられる。
【００７９】
図１０Ｂ、１１Ｂ、および１２Ｂに関していえば、当然、ターミネーション１５９ａ、１５９ｂ、１６９ａ、１６９ａ、１７９ａ、１７９ｂは、単一層ターミネーションとして、または多層ターミネーションとして選択的に形成することができる。例えば、図１０Ｂ、１１Ｂ、１２Ｂにおいて図示したターミネーションは、めっき銅またはニッケルの単一層である。あるいはまた、このようなターミネーションは、めっき銅の層を形成した後に、めっきはんだバリアおよびはんだ層を形成し、例えばニッケルの層を形成した後にスズの層を形成することができる。多層ターミネーションにあっては、多層ターミネーションのいずれかを、抵抗材料または半導体材料から形成することができる。
【００８０】
本明細書に開示の技術のさらなるアプリケーションは、図６Ａ、６Ｂ、６Ｃに図示したように、より典型的な多層コンポーネント構成に関する。図６Ａの電極層１００と、図６Ｂの電極層１０２とは、電極タブ１０４は電極層から延在されたものであり、その形状がそれぞれＴ字形状である。多層セラミックデバイスを形成するため、電極層１００および１０２が、図６Ｃに示したように、誘電層とインタリーブされると、各電極タブ１０４がデバイス１０８の２つの隣接する側面に露出する。アンカータブ１０６を電極層プレーン内に設けると、露出導電部がデバイス１０８の対向する側面で整列し、これら露出導電部にめっき電極を形成することが容易になる。本明細書で述べためっき技術の１つで、デバイス１０８が処理されると、この後、角部においてターミネーションが形成される。多層電子コンポーネントの角部にこのようなターミネーションを設けることは、従来技術によるターミネーションプロセスにおいては、しばしば困難であった、ことを認識されたい。当業者であれば当然のことであるが、角部にターミネーションを設けるという設計は、デバイス１０８だけではなく、他の多くの特定構成のデバイスについて、行うことができ、次のこと、すなわち、さらに上述したアンカータブと同様にして、角部ラップ（corner wrap）を１つの角部にだけ行うことができることは、当然のことであり、この角部ラップは、オリエンテーションフィーチャ（orientation feature）が必要なときのように、必要であれば、行うことができる。
【００８１】
本明細書に開示の技術を用いることのできる多層電子コンポーネントの他の例は、図１３Ａ、１３Ｂ、１３Ｃに図示してある。図１３Ａの電極層１３０と、図１３Ｂの電極層１３２とは、電極タブ１３４を設けるため、電極層を延在させて、Ｊ字形状にしたものである。例えば図１３Ｃに示すように多層セラミックデバイスを形成するため、電極層１３０および１３２が、誘電層とインタリーブされかつスタックされると、各電極タブ１３４（それぞれ実線で示す）が、デバイス１３８の頂面に露出する。アンカータブ１３６を電極層プレーン内および／または誘電体カバー層内部に設けると、追加の露出導電部（図１３Ｃにおいてそれぞれ破線で示す）によって、アンカータブ１３６上にめっき電極を容易に形成することができる。図１３Ａ〜１３Ｃに示した「Ｊ字形状」の電極を利用したコンポーネントにあっては、ターミネーションがコンポーネントの１つの側にのみ形成されるので、このようなコンポーネントは、コンポーネントのオリエンテーションが固有のものであるアプリケーションにおいて有利である。
【００８２】
図１３Ａ〜１３Ｃにそれぞれ図示した「Ｊ字形状」の電極をわずかに変形した例としては、図１４Ａ、１４Ｂ、１４Ｃに図示した「Ｔ字形状」の電極の例がある。図１４Ａの電極層１４０と、図１４Ｂの電極層１４２とは、電極層を延在させて電極タブ１４４としており、これらの形状はそれぞれＴ字形状をしている。電極層１３０および１３２と誘電層とを、図１４Ｃに示すようにインタリーブしスタックして多層セラミックデバイスを形成する場合には、各電極タブ１４４（それぞれ実線で図示してある）は、デバイス１４８の頂面および底面の両面の選択したロケーションに露出させる。アンカータブ１４６を電極層面の内部および／または誘電体カバー層の内部に設けることもでき、これにより、追加の露出導電部（図１４Ｃにおいて破線で図示してある）により、これら追加の露出導電部上にめっき電極を容易に形成することができるようになる。
【００８３】
開示技術の具体的な態様は、図９Ａおよび９Ｂに関連して提示してある。図９Ａは、集積受動コンポーネント１１０を図示したものであって、シングルモノリシック構造の受動コンポーネントを組み合わせたものを備えたものである。集積コンポーネント１１０には、抵抗、バリスタ、キャパシタ、インダクタ、カプラー、バラン、および／または他の受動コンポーネントを選択的に組み合わせたものを含めることができる。個別の受動コンポーネントは、典型的には、少なくとも１つの導電性の電極様部分（electrode-like portion）に特徴があり、この電極様部分は、コンポーネント１１０の側面に延在させ露出させて、少なくとも１つの電極タブ１１２としている。
【００８４】
集積受動コンポーネント１１０、例えば図９Ａに図示したようなものは、図に示すように、内部電極の配置を異ならせることができる。対応する電極タブ１１２は、対称又は非対称にすることができ、種々の方法でグループに分けることができる。重要なフィーチャは、選択的なめっきターミネーションの形成を容易にするため、露出電極タブ１１２を、コンポーネント１１０の内部に配置することができる。加えて、内部アンカータブ１１４および／または外部アンカータブ１１６を集積受動コンポーネントに設けて、追加のターミネーションを選択的に配置することもできる。例えば、図９Ａの露出タブであって、多数の露出内部電極タブ１１２、内部アンカータブ１１４、外部アンカータブ１１６を備えるものを考察する。このように構成したものを、本明細書に開示の種々の技術に係るめっき溶液に浸漬すれば、複数のめっき側面ターミネーション１１８と、めっきラップアラウンドターミネーション１２０とであって、図９Ｂに示すようなものが得られるのが好ましい。集積受動コンポーネント、または多層電子デバイス１１０′は、図９Ａの１１０に示すような集積受動コンポーネントであって、めっきターミネーション１１８および１２０をそれぞれ追加したものに対応する。そこで、集積受動コンポーネントのタブを設計することができ、これにより、異なる電極と異なるコンポーネント層との間にめっきターミネーションを形成することができる。
【００８５】
図１Ａないし９Ｂにおいて提示したモノリシックコンポーネントの実施形態は、当然、それぞれ、このような中間態様を含めて当該開示技術の例にすぎない。本例においては、大部分の場合、４つ以上の電極列を図示してあるが、コンポーネントの形態によっては、電極列をこれより少なくすることもでき、多くすることもできる。当該開示技術によれば、コンポーネントの任意の選択した面の任意の選択した部分にめっきターミネーションを形成することが可能である。このようなめっきターミネーションにあっては、めっき導電材料、抵抗材料、若しくは半導体材料の単一層か、あるいはこのような材料の単一層を選択的に組み合わせてなる多層を含めることができる。
【００８６】
内部アンカータブおよび外部アンカータブは、異なるサイズの側面ターミネーションまたはラップアラウンドめっきターミネーションを提供するため、ターミネーションの異なる優先度に応じて選択的に使用できる、ことは当然のことである。本明細書に示し説明したＩＤＣの実施形態は、内部アンカータブおよび外部アンカータブの両方を特徴とするが、特殊なアプリケーションにあってラップアラウンドめっきターミネーションが好ましくない場合には、例えば、内部アンカータブのみの形態を用いることができる。種々の異なる多層コンポーネントにあって、内部アンカータブおよび外部アンカータブの両方と、既存の露出電極タブと、を異なるように組み合わせると、１つのデバイスに対して、莫大な数のターミネーションシステムが得られる可能性がある。
【００８７】
以上、本主題を、本主題の具体的な実施形態に関して、詳細に説明したが、本技術は、上述したことを理解するに至れば、このような実施形態の代替したもの、変形したもの、および等価のものに、直ちに適合させることができるが、このことは当業者にとって当然のことである。したがって、本開示の範囲は、例にすぎず、制限するものではなく、主題の開示によっては、このような修正、変形、および／または追加を排除するものではなく、このことは当業者にとって顕著である。
【図面の簡単な説明】
【００８８】
【図１Ａ】多層インタディジテイティドキャパシタの電極層構成の周知例を展開して示す展開図である。
【図１Ｂ】図１Ａのような内部電極層構成を有する例示的な多層インタディジテイティドキャパシタの外観図である。
【図２Ａ】本主題に係る多層インタディジテイティドキャパシタの例示的な内部電極層およびアンカータブ構成を展開して示す展開図である。
【図２Ｂ】図２Ａに示したような内部電極およびアンカータブを有する、本主題に係る例示的な多層インタディジテイティドキャパシタの外観図である。
【図３Ａ】多層キャパシタの周知の例示的な内部電極層構成を展開して示す展開図である。
【図３Ｂ】本主題に係る多層キャパシタの例示的な内部電極層およびアンカータブ構成を展開して示す展開図である。
【図４Ａ】図３Ｂに示したような内部電極およびアンカータブを有する、本主題に係る例示的な多層キャパシタの外観図である。
【図４Ｂ】本主題に係る例示的な多層インタディジテイティドキャパシタの外観図であって、４つの選択した面に、内部電極およびアンカータブが露出している例を示す外観図である。
【図５Ａ】例示的な多層キャパシタの実施形態に使用される周知の電極層構成を示す上面図である。
【図５Ｂ】例示的な多層キャパシタの実施形態に使用される周知の電極層構成を示す上面図である。
【図５Ｃ】図５Ａおよび５Ｂの周知の例示などの電極層構成を有する例示的な多層キャパシタの外観図である。
【図６Ａ】多層キャパシタに使用される、本主題に係る例示的な電極層構成の上面図である。
【図６Ｂ】多層キャパシタに使用される、本主題に係る例示的な電極層構成の上面図である。
【図６Ｃ】図６Ａおよび６Ｂに示したものなどの電極層構成を有する、本主題に係る例示的な多層キャパシタの外観図である。
【図７Ａ】露出電極タブを有する例示的なキャパシタアレイの外観図である。
【図７Ｂ】本主題に係るめっきターミネーションを有する例示的なキャパシタアレイの外観図である。
【図８Ａ】本主題に係るめっきターミネーションを有する例示的な多層インタディジテイティドキャパシタの外観図である。
【図８Ｂ】図８ＡのＡ−Ａ線断面図である。
【図９Ａ】開示技術に係る露出電極タブおよび追加のアンカータブを有する例示的なモノリシック集積受動コンポーネントの外観図である。
【図９Ｂ】本主題に係るめっきターミネーションを有する例示的なモノリシック集積受動コンポーネントの外観図である。
【図１０Ａ】本開示技術によって「Ｉ字形状」のターミネーションを形成するために配置され露出された電極およびアンカータブを有する例示的な多層電子コンポーネントの断面図である。
【図１０Ｂ】図１０Ａに示した実施形態を、本主題に従って開示された選択めっきプロセスによって形成された、「Ｉ字形状」のターミネーションを有する例示的な多層電子コンポーネントの断面図である。
【図１１Ａ】本開示技術によって「Ｊ字形状」のターミネーションを形成するために配置され露出された電極およびアンカータブを有する例示的な多層電子コンポーネントの断面図である。
【図１１Ｂ】図１１Ａに示した実施形態を、本主題に従って開示された選択めっきプロセスによって形成された、「Ｊ字形状」のターミネーションを有する例示的な多層電子コンポーネントの断面図である。
【図１２Ａ】本開示技術によって、「Ｕ字形状」のターミネーションを形成するために配置され露出された電極およびアンカータブを有する例示的な多層電子コンポーネントの断面図である。
【図１２Ｂ】図１２Ａに示した実施形態を、本主題に従って開示された選択めっきプロセスによって形成された、「Ｕ字形状」のターミネーションを有する例示的な多層電子コンポーネントの断面図である。
【図１３Ａ】多層キャパシタに使用するための本主題に係る例示的な電極層構成の上面図である。
【図１３Ｂ】多層キャパシタに使用するための本主題に係る例示的な電極層構成の上面図である。
【図１３Ｃ】図１３Ａおよび１３Ｂに示したものなどの電極層構成を有する、本主題に係る例示的な多層キャパシタの実施形態の外観図である。
【図１４Ａ】多層キャパシタに使用するための本主題に係る例示的な電極層構成の上面図である。
【図１４Ｂ】多層キャパシタの実施形態に使用するための本主題に係る例示的な電極層構成の上面図である。
【図１４Ｃ】図１４Ａおよび１４Ｂに示したものなどの電極層構成を有する、本主題に係る例示的な多層キャパシタの外観図である。
【符号の説明】
【００８９】
１０、１２  電極層
１４  電極タブ
１６  インタディジテイティドキャパシタ構成
１８  誘電体本体
２２、２４  誘電層
２６、２８  電極層
３０  電極タブ
３２、３４  内部電極層
３６  誘電体本体
３８  多層コンポーネント
４２  側面
４４  キャパシタアレイ
４６  電極タブ
４８  誘電体
５０  めっきターミネーション
５２、５３、５４  電極層
５６  電極タブ
５８  内部アンカータブ
６０  多層コンポーネント
６４、６６  誘電体カバー層
６８  内部アンカータブ
７０  外部アンカータブ
７４、７４′  多層コンポーネント
７６  銅の層
７８  抵抗ポリマー材料
８２  内部アンカータブ
８４  追加の内部アンカータブ
８６  外部アンカータブ
８８  多層コンポーネント
９０  コンポーネント
９２  電極タブ
９４、９６  内部アンカータブ
９８  外部アンカータブ
１００、１０２  電極層
１０４  電極タブ
１０６  アンカータブ
１０８  コンポーネント
１１０  集積受動コンポーネント
１１２  電極タブ
１１４  内部アンカータブ
１１６  外部アンカータブ
１１８  側面ターミネーション
１２０  ラップアラウンドめっきターミネーション
１３０、１３２  電極層
１３４  電極タブ
１３６  アンカータブ
１３８  デバイス
１４０、１４２  電極層
１４４  電極タブ
１４６  アンカータブ
１４８  デバイス
１５０  多層電子コンポーネント
１５２  第１の電極
１５４  第２の電極
１５６、１５８  アンカータブ
１５７  角部
１５９ａ、１５９ｂ  Ｉ字形状のターミネーション
１６０  多層コンポーネント
１６２  第１の電極
１６４  第２の電極
１６５  外部アンカータブ
１６６、１６８  アンカータブ
１６９ａ  Ｊ字形状のターミネーション
１６９ｂ  Ｊ字形状のターミネーション
１７０  多層電子コンポーネント
１７２  第１の電極
１７４  第２の電極
１７５  外部アンカータブ
１７６、１７８  アンカータブ
１７９ａ、１７９ｂ  Ｕ字形状のターミネーション
【図１Ａ】
2004312023.tif 000003
【図１Ｂ】
2004312023.tif 000004
【図２Ａ】
2004312023.tif 000005
【図２Ｂ】
2004312023.tif 000006
【図３Ａ】
2004312023.tif 000007
【図３Ｂ】
2004312023.tif 000008
【図４Ａ】
2004312023.tif 000009
【図４Ｂ】
2004312023.tif 000010
【図５Ａ】
2004312023.tif 000011
【図５Ｂ】
2004312023.tif 000012
【図５Ｃ】
2004312023.tif 000013
【図６Ａ】
2004312023.tif 000014
【図６Ｂ】
2004312023.tif 000015
【図６Ｃ】
2004312023.tif 000016
【図７Ａ】
2004312023.tif 000017
【図７Ｂ】
2004312023.tif 000018
【図８Ａ】
2004312023.tif 000019
【図８Ｂ】
2004312023.tif 000020
【図９Ａ】
2004312023.tif 000021
【図９Ｂ】
2004312023.tif 000022
【図１０Ａ】
2004312023.tif 000023
【図１０Ｂ】
2004312023.tif 000024
【図１１Ａ】
2004312023.tif 000025
【図１１Ｂ】
2004312023.tif 000026
【図１２Ａ】
2004312023.tif 000027
【図１２Ｂ】
2004312023.tif 000028
【図１３Ｃ】
2004312023.tif 000029
【図１４Ａ】
2004312023.tif 000030
【図１４Ｂ】
2004312023.tif 000031
【図１４Ｃ】
2004312023.tif 000032
【図１３Ａ】
2004312023.tif 000033
【図１３Ｂ】
2004312023.tif 000034