(57)【要約】【課題】メモリセルの選択性が高く、書き込み電流のマージンの大きいメモリセル及び磁気ランダムアクセスメモリ（ＭＲＡＭ）を提供する。【解決手段】ビット線対４・５とワード線３とメモリセル２とを備えるＭＲＡＭを用いる。ビット線対４・５は、Ｙ方向に延びる第１ビット線４と第２ビット線５を含む。ワード線３は、Ｘ方向に延びる。メモリセル２は、ビット線対４・５とワード線３とが交差する位置に設けられ、第１トランジスタ（第１Ｔｒ）６と第２トランジスタ（第２Ｔｒ）１６と磁気抵抗素子７とを含む。第１Ｔｒ６は、ゲートがワード線３に、ソースが第１ビット線４に接続される。第２Ｔｒ１６は、ゲートがワード線３に、ソースが第２ビット線５に、ドレインが第１Ｔｒ６のドレインに接続される。磁気抵抗素子７は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、接地２４と第１Ｔｒ６のドレインとの間に介設される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１ゲートと、前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子と、他方の端子としての第４端子とを含む磁気抵抗素子と
を具備し、
前記第１端子は、第１ビット線に接続され、
前記第２端子は、第２ビット線に接続され、
前記第１ゲートは、第１ワード線に接続され、
前記第３端子は、第２ワード線に接続され、
前記第４端子は、前記第２端子に接続される
メモリセル。
【請求項２】
請求項１に記載のメモリセルにおいて、
前記第１トランジスタと前記第２ビット線との間に設けられ、第２ゲートと、前記第２ゲート以外の一方の端子としての第５端子と、他方の端子としての第６端子とを含む第２トランジスタ
を更に具備し、
前記第５端子は、前記第２ビット線に接続され、
前記第６端子は、前記第２端子に接続され、
前記第２ゲートは、前記第１ワード線に接続され、
前記第３端子は、前記第２ワード線に代えて、接地に接続される
メモリセル。
【請求項３】
請求項１に記載のメモリセルにおいて、
前記第１トランジスタと前記第２ビット線との間に設けられ、第２ゲートと、前記第２ゲート以外の一方の端子としての第５端子と、他方の端子としての第６端子とを含む第２トランジスタ
を更に具備し、
前記第５端子は、前記第２ビット線に接続され、
前記第６端子は、前記第２端子に接続され、
前記第２ゲートは、前記第１ワード線に接続され、
前記第３端子は、前記第２ワード線に代えて、第３ビット線に接続される
メモリセル。
【請求項４】
請求項１に記載のメモリセルにおいて、
前記磁気抵抗素子と前記第２ワード線との間に設けられ、第１極性の第７端子と、前記第１極性と異なる第２極性の第８端子とを含むダイオード
を更に具備し、
前記第７端子は、前記第３端子に接続され、
前記第８端子は、第２ワード線に接続される
メモリセル。
【請求項５】
請求項１に記載のメモリセルにおいて、
前記第１トランジスタと前記第２ビット線との間に設けられ、第１極性の第９端子と、前記第１極性と異なる第２極性の第１０端子とを含む第２ダイオードと、
前記第１トランジスタと前記第２ビット線との間に設けられ、前記第１極性の第１１端子と、前記第２極性の第１２端子とを含む第３ダイオードと
を更に具備し、
前記第９端子は、前記第２ビット線に接続され、
前記第１０端子は、前記第２端子に接続され、
前記第１１端子は、前記第２端子に接続され、
前記第１２端子は、前記第２ビット線に接続され、
前記第３端子は、前記第２ワード線に代えて、所定の電圧原に接続される
メモリセル。
【請求項６】
請求項１に記載のメモリセルにおいて、
前記第１トランジスタと前記第２ビット線との間に設けられ、第１極性の第９端子と、前記第１極性と異なる第２極性の第１０端子とを含む第２ダイオードと
前記第２ビット線と前記第１ダイオードとの間に設けられ、前記第１極性の第１１端子と、前記第２極性の第１２端子とを含む第３ダイオードと
を更に具備し、
前記第９端子は、前記第２ビット線に接続され、
前記第１０端子は、前記第１２端子に接続され、
前記第１１端子は、前記第２端子に接続され、
前記第３端子は、前記第２ワード線に代えて、所定の電圧原に接続される
前記書き込み動作時に前記第２ダイオード又は前記第３ダイオードのいずれか一方にかかる逆方向の電圧は、ブレークダウン電圧以上である
メモリセル。
【請求項７】
請求項２又は３に記載のメモリセルにおいて、
第３ゲートと、前記第３ゲート以外の一方の端子としての第７端子と、他方の端子としての第８端子とを含む第３トランジスタと、
第４ゲートと、前記第４ゲート以外の一方の端子としての第９端子と、他方の端子としての第１０端子とを含む第４トランジスタと、
を更に具備し、
前記第３ゲート及び前記第４ゲートは、前記第１ワード線から分岐し、前記第１ワード線と実質的に同電位の第３ワード線に接続され、
前記第７端子は、前記第１ビット線に接続され、
前記第８端子は、前記第２端子に接続され、
前記第９端子は、前記第２ビット線に接続され、
前記第１０端子は、前記第６端子に接続される
メモリセル。
【請求項８】
第１極性の第１端子と、前記第１極性とは異なる第２極性の第２端子とを含む第２ダイオードと、
前記第１極性の第３端子と、前記第２極性の第４端子とを含む第３ダイオードと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第５端子と、他方の端子としての第６端子とを含む磁気抵抗素子と
を具備し、
前記第２端子と前記第３端子とは、第１ワード線に接続され、
前記第１端子と前記第４端子と前記第５端子とは、ビット線に接続され、
前記第６端子は、第２ワード線に接続される
メモリセル。
【請求項９】
請求項７に記載のメモリセルにおいて、
前記第１極性の第７端子と、前記第２極性の第８端子とを含む第１ダイオードを更に具備し、
前記第１ダイオードは、前記磁気抵抗素子と前記第２ワード線との間に設けられ、前記第８端子を前記第２ワード線に、前記第７端子を前記第６端子に接続される
メモリセル。
【請求項１０】
ゲートと、前記ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含むトランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地に、他方の端子としての第４端子を前記第２端子に配線を介して接続された磁気抵抗素子と、
一方の端子としての第５端子を接地に、他方の端子としての第６端子を前記第２端子に前記配線を介して接続されたキャパシタと
を具備し、
前記第１端子は、ビット線に接続され、
前記第１ゲートは、ワード線に接続されている
メモリセル。
【請求項１１】
行列状に設けられた複数の請求項１乃至６、８乃至１０のいずれか一項に記載のメモリセルと、
前記行列に含まれる複数の行の各々に対応して設けられた複数の前記第１ワード線と、
前記複数の前記第１ワード線から選択第１ワード線を選択するＸセレクタと
を具備し、
書き込み動作の場合、一つの前記メモリセルに対応するワード線は、前記第１ワード線の１本である
磁気ランダムアクセスメモリ。
【請求項１２】
複数のメモリセルと、
ここで、前記複数のメモリセルの各々は、
記憶されるデータに応じて磁化方向が反転される自発磁化を有する磁気抵抗素子と、
少なくとも一つのスイッチング素子と
を備え、
前記少なくとも一つのスイッチング素子をオン及びオフのいずれか一方の状態にするメモリ選択部と
を具備し、
前記メモリ選択部は、前記複数のメモリセルのうちから選択される選択セルへのデータの書き込み動作時に、前記選択セルの前記少なくとも一つのスイッチング素子をオンとし、それにより前記選択セルの近傍に書き込み電流が流れ、読み出し動作時に、前記選択セルの前記少なくとも一つのスイッチング素子をオンとし、それにより前記選択セルに読み出し電流が流れる
磁気ランダムアクセスメモリ。
【請求項１３】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線から選択ワード線を選択する第３セレクタと、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続された第１ゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
前記ワード線に接続された第２ゲートと、前記第２ビット線に接続された前記第２ゲート以外の一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含む第２トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地に、他方の端子としての第４端子を前記第２端子に接続された磁気抵抗素子と
を備える
磁気ランダムアクセスメモリ。
【請求項１４】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対、及び、複数の第３ビット線と、
前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数の第３ビット線から選択第３ビット線を選択する第３セレクタと、
前記複数のワード線から選択ワード線を選択する第４セレクタと、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続された第１ゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
前記ワード線に接続された第２ゲートと、前記第２ビット線に接続された前記第２ゲート以外の一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含む第２トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を前記第３ビット線に、他方の端子としての第４端子を前記第２端子に接続された磁気抵抗素子と
を備える
磁気ランダムアクセスメモリ。
【請求項１５】
半導体基板内に設けられた第１拡散層と、第２拡散層と、前記第１拡散層と前記第２拡散層との間の前記半導体基板上に絶縁層を介して設けられた第１ゲートとを含む第１トランジスタと、
前記半導体基板から離れる方向へ前記第１拡散層から延びる第１コンタクト配線を介して、前記第１拡散層と接続された第１ビット線と、
前記半導体基板内に設けられた第３拡散層と、第４拡散層と、前記第３拡散層と前記第４拡散層との間の前記半導体基板上に絶縁層を介して設けられた第２ゲートとを含む第２トランジスタと、
前記半導体基板から離れる方向へ前記第３拡散層から延びる第３コンタクト配線を介して、前記第３拡散層と接続された前記第２ビット線と、
前記第１ゲートと前記第２ゲートとに接続したワード線と、
前記半導体基板から離れる方向へ前記第２拡散層から延びる第２コンタクト配線を介して、一端において前記第２拡散層と接続され、前記半導体基板から離れる方向へ前記第４拡散層から延びる第４コンタクト配線を介して、他端において前記第４拡散層と接続された引き出し配線層と、
前記引き出し配線層上に設けられ、一方の端子を前記引き出し配線層に、他方の端子を接地へ第５コンタクト配線を介して接続された磁気抵抗素子と
を備える
磁気ランダムアクセスメモリ。
【請求項１６】
複数のメモリセルアレイと、
前記複数のメモリセルアレイのうちから選択セルアレイを選択するアレイセレクタと
を具備し、
前記複数のメモリセルアレイの各々は、
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線から選択ワード線を選択する第３セレクタと
を備え、
前記複数のメモリセルの各々は、
前記ワード線に接続された第１ゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
前記ワード線に接続された第２ゲートと、前記第２ビット線に接続された前記第２ゲート以外の一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含む第２トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地に、他方の端子としての第４端子を前記第２端子に接続された磁気抵抗素子と
を含み、
前記第１セレクタ及び前記第２セレクタのうちの少なくとも一方は、前記アレイセレクタに接続されている
磁気ランダムアクセスメモリ。
【請求項１７】
複数のメモリセルアレイと、
前記複数のメモリセルアレイのうちから選択セルアレイを選択するアレイセレクタと
を具備し、
前記複数のメモリセルアレイの各々は、
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対、及び、複数の第３ビット線と、
前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数の第３ビット線から選択第２ビット線を選択する第３セレクタと、
前記複数のワード線から選択ワード線を選択する第４セレクタと
を備え、
前記複数のメモリセルの各々は、
前記ワード線に接続された第１ゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
前記ワード線に接続された第２ゲートと、前記第２ビット線に接続された前記第２ゲート以外の一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含む第２トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を前記第３ビット線に、他方の端子としての第４端子を前記第２端子に接続された磁気抵抗素子と
を含み、
前記第１セレクタ、前記第２セレクタ及び前記第３セレクタのうちの少なくとも一つは、前記アレイセレクタに接続されている
磁気ランダムアクセスメモリ。
【請求項１８】
請求項１３に記載の磁気ランダムアクセスメモリにおいて、
前記複数のワード線の各々は、第１ワード線と第２ワード線との複数のワード線対であり、
前記第３セレクタは、前記複数のワード線対から選択ワード線対を選択し、
前記複数のメモリセルの各々は、
前記第２ワード線に接続された第３ゲートと、前記第１ビット線に接続された前記第３ゲート以外の一方の端子としての第７端子と、前記第２端子に接続された他方の端子としての第８端子とを含む第３トランジスタと、
前記第２ワード線に接続された第４ゲートと、前記第２ビット線に接続された前記第４ゲート以外の一方の端子としての第９端子と、前記第６端子に接続された他方の端子としての第１０端子とを含む第４トランジスタと
を更に備え、
前記第１ゲートと前記第２ゲートとは、前記第１ワード線に接続される
磁気ランダムアクセスメモリ。
【請求項１９】
請求項１４に記載の磁気ランダムアクセスメモリにおいて、
前記複数のワード線の各々は、第１ワード線と第２ワード線との複数のワード線対であり、
前記第４セレクタは、前記複数のワード線対から選択ワード線対を選択し、
前記複数のメモリセルの各々は、
前記第２ワード線に接続された第３ゲートと、前記第１ビット線に接続された前記第３ゲート以外の一方の端子としての第７端子と、前記第２端子に接続された他方の端子としての第８端子とを含む第３トランジスタと、
前記第２ワード線に接続された第４ゲートと、前記第２ビット線に接続された前記第４ゲート以外の一方の端子としての第９端子と、前記第６端子に接続された他方の端子としての第１０端子とを含む第４トランジスタと
を更に備え、
前記第１ゲートと前記第２ゲートとは、前記第１ワード線に接続される
磁気ランダムアクセスメモリ。
【請求項２０】
請求項１８又は１９に記載の磁気ランダムアクセスメモリにおいて、
前記複数のビット線対の方向に隣り合う二つの前記メモリセルは、一方の前記メモリセルの前記第１端子及び前記第５端子の拡散層が、それぞれ、他方の前記メモリセルの前記第７端子及び前記第９端子の拡散層と共通である
磁気ランダムアクセスメモリ。
【請求項２１】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する第１ワード線と第２ワード線との複数のワード線対と、
前記複数の第１ビット線から書き込み動作時に選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から前記書き込み動作時に選択第２ビット線を選択する第２セレクタと、
前記複数の第２ビット線から読み出し動作時に選択第２ビット線を選択する第３セレクタと、
前記複数の第１ワード線から前記書き込み動作時に選択第１ワード線を選択する第４セレクタと、
前記複数の第２ワード線から選択第２ワード線を選択する第５セレクタと、
前記複数のビット線対と前記複数のワード線対とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記第１ワード線に接続された第１ゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、前記第２ビット線に接続された他方の端子としての第２端子とを含む第１トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を前記第２ワード線に、他方の端子としての第４端子を前記第２端子に接続される磁気抵抗素子と
を具備する
磁気ランダムアクセスメモリ。
【請求項２２】
第１方向に延伸する複数のビット線と、
前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
前記複数のビット線から選択第１ビット線を選択する第１セレクタと、
前記複数のワード線から選択ワード線を選択する第２セレクタと、
前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続されたゲートと、前記ビット線に接続された前記ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含むトランジスタと、
接地に接続された一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含むキャパシタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地に、他方の端子としての第４端子を前記第２端子に接続された磁気抵抗素子と
を具備する
磁気ランダムアクセスメモリ。
【請求項２３】
請求項２２に記載の磁気ランダムアクセスメモリにおいて、
前記メモリセルへの前記データの書き込みは、
前記第１セレクタが、前記複数のビット線のうちから選択ビット線を選択し、前記選択ビット線を所定の電圧にして前記キャパシタを充電し、
前記第２セレクタが、前記複数のワード線のうちから前記選択ワード線を選択して、前記第１トランジスタをオンとし、
前記選択ビット線と、前記選択ワード線とにより前記複数のメモリセルから選択される選択セルに対して、前記キャパシタの充電後に、前記選択ビット線を前記データに基づいた所定の電圧にして、前記キャパシタと前記選択ビット線との間に流れる電流に基づいて行う
磁気ランダムアクセスメモリ。
【請求項２４】
請求項２２に記載の磁気ランダムアクセスメモリにおいて、
前記メモリセルへの前記データの読出しは、
前記第１セレクタが、前記複数のビット線のうちから選択ビット線を選択し、前記選択ビット線を所定の電圧にして前記キャパシタを充電し、
前記第２セレクタが、前記複数のワード線のうちから前記選択ワード線を選択して、前記第１トランジスタを所定の速度以下でオンとし、
前記選択ビット線と、前記選択ワード線とにより前記複数のメモリセルから選択される選択セルに対して、前記キャパシタの充電後に、所定の電流を、前記選択第１ビット線と前記選択セルの磁気抵抗素子とを含む経路に流したときの前記選択セルの電位に基づいて行う
磁気ランダムアクセスメモリ。
【請求項２５】
第１方向に延伸する複数のビット線と、
前記第１方向に実質的に垂直な第２方向に延伸する第１ワード線と第２ワード線との複数のワード線対と、
前記複数のビット線から書き込み動作時及び読み出し動作時に選択ビット線を選択する第１セレクタと、
前記書き込み動作時に前記複数の第１ワード線から選択第１ワード線を選択し、読み出し動作時に前記複数の第２ワード線から選択第２ワード線を選択する第２セレクタと、
前記複数のビット線と前記複数のワード線対とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
第１極性の第１端子と、前記第１極性とは異なる第２極性の第２端子とを含む第２ダイオードと、
前記第１極性の第３端子と、前記第２極性の第４端子とを含む第３ダイオードと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第５端子と、他方の端子としての第６端子とを含む磁気抵抗素子と
を備え、
前記第２端子と前記第３端子とは、前記第１ワード線に接続され、
前記第１端子と前記第４端子と前記第５端子とは、前記ビット線に接続され、
前記第６端子は、前記第２ワード線に接続される
磁気ランダムアクセスメモリ。
【請求項２６】
複数のメモリセルアレイと、
前記複数のメモリセルアレイのうちから選択セルアレイを選択するアレイセレクタと
を具備し、
前記複数のメモリセルアレイの各々は、
第１方向に延伸する複数のビット線と、
前記第１方向に実質的に垂直な第２方向に延伸する第１ワード線と第２ワード線との複数のワード線対と、
前記複数のビット線から書き込み動作時及び読み出し動作時に選択ビット線を選択する第１セレクタと、
前記書き込み動作時に前記複数の第１ワード線から選択第１ワード線を選択し、読み出し動作時に前記複数の第２ワード線から選択第２ワード線を選択する第２セレクタと、
前記複数のビット線と前記複数のワード線対とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を備え、
前記複数のメモリセルの各々は、
第１極性の第１端子と、前記第１極性とは異なる第２極性の第２端子とを含む第２ダイオードと、
前記第１極性の第３端子と、前記第２極性の第４端子とを含む第３ダイオードと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第５端子と、他方の端子としての第６端子とを含む磁気抵抗素子と
を含み、
前記第２端子と前記第３端子とは、前記第１ワード線に接続され、
前記第１端子と前記第４端子と前記第５端子とは、前記ビット線に接続され、
前記第６端子は、前記第２ワード線に接続される
前記第１セレクタは、前記アレイセレクタに接続されている
磁気ランダムアクセスメモリ。
【請求項２７】
請求項２５又は２６項に記載の磁気ランダムアクセスメモリにおいて、
前記メモリセルは、
前記第１極性の第７端子と、前記第２極性の第８端子とを含む第１ダイオードを更に備え、
前記第１ダイオードは、前記磁気抵抗素子と前記第２ワード線との間に設けられ、前記第８端子を前記第２ワード線に、前記第７端子を前記第６端子に接続される
磁気ランダムアクセスメモリ。
【請求項２８】
請求項２７に記載の磁気ランダムアクセスメモリにおいて、
前記第１ダイオード、前記第２ダイオード及び前記第３ダイオードは、基板から離れた位置に製膜により形成される
磁気ランダムアクセスメモリ。
【請求項２９】
請求項２８に記載の磁気ランダムアクセスメモリにおいて、
前記メモリセルは、前記基板から離れる方向に対して、積層されている
磁気ランダムアクセスメモリ。
【請求項３０】
基板上に絶縁層を介して設けられ、前記基板の表面と平行なビット線と、
前記基板から離れる方向へ前記ビット線から延びる第１コンタクト配線を介して、一端において前記ビット線と接続され、前記基板の表面と平行な引き出し配線層と、
第１極性の第１端子と前記第１極性とは異なる第２極性の第２端子とを含み、前記基板から離れる方向へ前記引き出し配線層から延びる第２コンタクト配線の途中に設けられた第２ダイオードと、
前記第１極性の第３端子と前記第２極性の第４端子とを含み、前記基板から離れる方向へ前記引き出し配線層から延びる第３コンタクト配線の途中に設けられた第３ダイオードと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、第５端子と第６端子とを含み、前記第５端子を前記引き出し配線層に接続された磁気抵抗素子と、
前記第１極性の第７端子と前記第２極性の第８端子とを含み、前記基板から離れる方向へ前記磁気抵抗素子の前記第６端子から延びる第４コンタクト配線の途中に設けられた第１ダイオードと、
前記第２コンタクト配線を介して前記第２ダイオードの前記第２端子と接続され、且つ、前記第３コンタクト配線を介して、前記第３ダイオードの前記第３端子と接続され、前記基板と平行な第１ワード線と、
前記第４コンタクト配線を介して前記第１ダイオードの前記第７端子と接続され、前記基板と平行な第２ワード線と
を具備し、
前記引き出し配線層における前記第５端子の位置は、前記第２コンタクト配線及び前記第３コンタクト配線の各々と前記引き出し配線層とが接続する位置よりも、前記第１コンタクト配線と前記引き出し配線層とが接続する位置に近い
磁気ランダムアクセスメモリ。
【請求項３１】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する第１ワード線と第２ワード線との複数のワード線対と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線対から選択第１ワード線及び選択第２ワード線の少なくとも一方を選択する第３セレクタと、
前記複数のビット線対と前記複数のワード線対とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記第１ワード線に接続されたゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、前記第２ビット線に接続された他方の端子としての第２端子とを含むトランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、前記第２ビット線に接続された一方の端子としての第４端子と、他方の端子としての第３端子と含む磁気抵抗素子と、
前記第３端子と接続された第１極性の第５端子と、前記第２ワード線に接続された前記第１極性と異なる第２極性の第６端子とを含むダイオードと
を備える
磁気ランダムアクセスメモリ。
【請求項３２】
複数のメモリセルアレイと、
前記複数のメモリセルアレイのうちから選択セルアレイを選択するアレイセレクタと
を具備し、
前記複数のメモリセルアレイの各々は、
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する第１ワード線と第２ワード線との複数のワード線線対と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線対から選択第１ワード線及び選択第２ワード線の少なくとも一方を選択する第３セレクタと、
前記複数のビット線対と前記複数のワード線対とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を備え、
前記複数のメモリセルの各々は、
前記第１ワード線に接続されたゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、前記第２ビット線に接続された他方の端子としての第２端子とを含むトランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、前記第２ビット線に接続された一方の端子としての第４端子と、他方の端子としての第３端子と含む磁気抵抗素子と、
前記第３端子と接続された第１極性の第５端子と、前記第２ワード線に接続された前記第１極性と異なる第２極性の第６端子とを含むダイオードと
を含み、
前記第１セレクタ及び前記第２セレクタは、前記アレイセレクタに接続されている
磁気ランダムアクセスメモリ。
【請求項３３】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
前記第２方向に延伸するプリチャージワード線と、
前記第２方向に延伸し、プリチャージ電圧を供給するプリチャージ線と、
前記第２方向に延伸し、前記複数のワード線に対応して設けられ、前記プリチャージ電圧を供給する複数のプリチャージ電圧線と、
前記プリチャージワード線と前記プリチャージ線と前記第１ビット線と前記第２ビット線とに接続され、前記プリチャージワード線からの信号に基づいて、前記第１ビット線と前記第２ビット線とを前記プリチャージ電圧にプリチャージするプリチャージ部と、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線から選択ワード線を選択する第３セレクタと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続された第１ゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
前記ワード線に接続された第２ゲートと、前記第２ビット線に接続された前記第２ゲート以外の一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含む第２トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を前記プリチャージ電圧線に、他方の端子としての第４端子を前記第２端子に接続された磁気抵抗素子と
を含み、
前記プリチャージ電圧は、前記書き込み動作時に前記メモリセルに電流が流されるとき、前記第１トランジスタと前記第２トランジスタと前記磁気抵抗素子とが接続された節点に生じる電圧と同じになるように設定される
磁気ランダムアクセスメモリ。
【請求項３４】
請求項３３に記載の磁気ランダムアクセスメモリにおいて、
前記第１ビット線及び前記第２ビット線は、非選択時に、前記プリチャージ電圧にプリチャージされる
磁気ランダムアクセスメモリ。
【請求項３５】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと、
読み出し動作時に前記複数の第１ビット線から選択第１ビット線を選択する第１読み出しセレクタと、
書き込み動作時に前記複数の第１ビット線から選択第１ビット線を選択する第１書き込みセレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線から選択ワード線を選択する第３セレクタと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続された第１ゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
前記ワード線に接続された第２ゲートと、前記第２ビット線に接続された前記第２ゲート以外の一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含む第２トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地に、他方の端子としての第４端子を前記第２端子に接続された磁気抵抗素子と
を含む
磁気ランダムアクセスメモリ。
【請求項３６】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと、
書き込み動作時に前記複数の第１ビット線から選択第１ビット線又は前記複数の第２ビット線から選択第２ビット線のいずれか一方を選択し、読み出し動作時に前記選択第１ビット線及び前記選択第２ビット線を選択する第１セレクタと、
書き込み動作時に前記第１セレクタで選択された前記選択第１ビット線又は前記選択第２ビット線と対を成す選択第２ビット線又は選択第１ビット線を選択する第２セレクタと、
前記複数のワード線から選択ワード線を選択する第３セレクタと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続された第１ゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
前記ワード線に接続された第２ゲートと、前記第２ビット線に接続された前記第２ゲート以外の一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含む第２トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地に、他方の端子としての第４端子を前記第２端子に接続された磁気抵抗素子と
を含む
磁気ランダムアクセスメモリ。
【請求項３７】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数の第１ワード線から選択第１ワード線を選択する第３セレクタと、
前記第１セレクタから延びる前記複数の第１ビット線の各々に接続された複数の延長第１ビット線と、前記複数の第１ビット線の各々に対応する前記第２セレクタから延びる前記複数の第２ビット線の各々に接続された複数の延長第２ビット線とに接続され、前記延長第１ビット線と前記延長第２ビット線との電位差を増幅する複数のセンスアンプと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続された第１ゲートと、前記第１ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
前記ワード線に接続された第２ゲートと、前記第２ビット線に接続された前記第２ゲート以外の一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含む第２トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地に、他方の端子としての第４端子を前記第２端子に接続された磁気抵抗素子と
を含む
磁気ランダムアクセスメモリ。
【請求項３８】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸する第１ワード線と第２ワード線との複数のワード線対と、
前記複数のビット線対と前記複数のワード線対とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
ゲート電極を前記第１ワード線に、残りの一方の端子を前記第１ビット線に、他方の端子を前記磁気抵抗素子に接続されている第１トランジスタと、
ゲート電極を前記第２ワード線に、残りの一方の端子を前記第１トランジスタの他方の端子に、他方の端子を前記第２ビット線に接続されている第２トランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子を接地に、他方の端子を前記第１トランジスタの他方の端子に接続された磁気抵抗素子と
を備え、
前記第１ビット線と対を成す前記第２ビット線は、前記第２ビット線の両隣となる２本の前記第１ビット線に共用される
磁気ランダムアクセスメモリ。
【請求項３９】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸するワード線と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線から選択ワード線を選択する第３セレクタと、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続されたゲートと、前記第１ビット線に接続された前記ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含むトランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、前記第２端子に接続された一方の端子としての第４端子と、所定の電圧を供給する電圧源に接続された他方の端子としての第３端子と含む磁気抵抗素子と、
前記第２端子に接続された第１極性の第５端子と、前記第２ビット線に接続された前記第１極性と異なる第２極性の第６端子とを含む第２ダイオードと
前記第２ビット線に接続された前記第１極性の第７端子と、前記第２端子に接続された前記第２極性の第８端子とを含む第３ダイオードと
を備える
磁気ランダムアクセスメモリ。
【請求項４０】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対、及び複数の第３ビット線と、
前記第１方向に実質的に垂直な第２方向に延伸するワード線と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数の第３ビット線から選択第３ビット線を選択する第３セレクタと、
前記複数のワード線から選択ワード線を選択する第４セレクタと、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続されたゲートと、前記第１ビット線に接続された前記ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含むトランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、前記第２端子に接続された一方の端子としての第４端子と、前記第３ビット線に接続された他方の端子としての第３端子と含む磁気抵抗素子と、
前記第２端子に接続された第１極性の第５端子と、前記第２ビット線に接続された前記第１極性と異なる第２極性の第６端子とを含む第２ダイオードと
前記第２ビット線に接続された前記第１極性の第７端子と、前記第２端子に接続された前記第２極性の第８端子とを含む第３ダイオードと
を備える
磁気ランダムアクセスメモリ。
【請求項４１】
複数のメモリセルアレイと、
前記複数のメモリセルアレイのうちから選択セルアレイを選択するアレイセレクタと
を具備し、
前記複数のメモリセルアレイの各々は、
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸するワード線と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線から選択ワード線を選択する第３セレクタと、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を備え、
前記複数のメモリセルの各々は、
前記ワード線に接続されたゲートと、前記第１ビット線に接続された前記ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含むトランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、前記第２端子に接続された一方の端子としての第３端子と、所定の電圧を供給する電圧源に接続された他方の端子としての第４端子と含む磁気抵抗素子と、
前記第２端子に接続された第１極性の第５端子と、前記第２ビット線に接続された前記第１極性と異なる第２極性の第６端子とを含む第２ダイオードと
前記第２ビット線に接続された前記第１極性の第７端子と、前記第２端子に接続された前記第２極性の第８端子とを含む第３ダイオードと
を含み、
前記第１セレクタ及び前記第２セレクタは、前記アレイセレクタに接続されている
磁気ランダムアクセスメモリ。
【請求項４２】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸するワード線と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線から選択ワード線を選択する第３セレクタと、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続されたゲートと、前記第１ビット線に接続された前記ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含むトランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、前記第２端子に接続された一方の端子としての第４端子と、所定の電圧を供給する電圧源に接続された他方の端子としての第３端子と含む磁気抵抗素子と、
前記第２ビット線に接続された第１極性の第５端子と、前記第１極性と異なる第２極性の第６端子とを含む第２ダイオードと、
前記第２端子に接続された前記第１極性の第７端子と、前記第６端子に接続された前記第２極性の第８端子とを含む第３ダイオードと
を備える
磁気ランダムアクセスメモリ。
【請求項４３】
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対、及び複数の第３ビット線と、
前記第１方向に実質的に垂直な第２方向に延伸するワード線と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数の第３ビット線から選択第３ビット線を選択する第３セレクタと、
前記複数のワード線から選択ワード線を選択する第４セレクタと、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記ワード線に接続されたゲートと、前記第１ビット線に接続された前記ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含むトランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、前記第２端子に接続された一方の端子としての第４端子と、前記第３ビット線に接続された他方の端子としての第３端子と含む磁気抵抗素子と、
前記第２ビット線に接続された第１極性の第５端子と、前記第１極性と異なる第２極性の第６端子とを含む第２ダイオードと、
前記第２端子に接続された前記第１極性の第７端子と、前記第６端子に接続された前記第２極性の第８端子とを含む第３ダイオードと
を備える
磁気ランダムアクセスメモリ。
【請求項４４】
複数のメモリセルアレイと、
前記複数のメモリセルアレイのうちから選択セルアレイを選択するアレイセレクタと
を具備し、
前記複数のメモリセルアレイの各々は、
第１方向に延伸する第１ビット線と第２ビット線との複数のビット線対と、
前記第１方向に実質的に垂直な第２方向に延伸するワード線と、
前記複数の第１ビット線から選択第１ビット線を選択する第１セレクタと、
前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
前記複数のワード線から選択ワード線を選択する第３セレクタと、
前記複数のビット線対と前記複数のワード線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を備え、
前記複数のメモリセルの各々は、
前記ワード線に接続されたゲートと、前記第１ビット線に接続された前記ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含むトランジスタと、
記憶されるデータに応じて磁化方向が反転される自発磁化を有し、前記第２端子に接続された一方の端子としての第３端子と、所定の電圧を供給する電圧源に接続された他方の端子としての第４端子と含む磁気抵抗素子と、
前記第２ビット線に接続された第１極性の第５端子と、前記第１極性と異なる第２極性の第６端子とを含む第２ダイオードと、
前記第２端子に接続された前記第１極性の第７端子と、前記第６端子に接続された前記第２極性の第８端子とを含む第３ダイオードと
を含み、
前記第１セレクタ及び前記第２セレクタは、前記アレイセレクタに接続され、
前記データに基づいて、書き込み動作時に、前記第２ダイオード又は前記第３ダイオードのいずれか一方にかかる逆方向の電圧は、ブレークダウン電圧以上である
磁気ランダムアクセスメモリ。
【請求項４５】
請求項１３乃至２４、３２乃至４４のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、
前記磁気抵抗素子に前記データを書き込むための書き込み電流が流れる経路上のトランジスタの閾値電圧は、電源電圧の１／２以下の電圧が前記トランジスタのソースとドレインとの間に印加される前提で設計される
磁気ランダムアクセスメモリ。
【請求項４６】
請求項４５に記載の磁気ランダムアクセスメモリにおいて、
前記トランジスタのゲート長は、標準のトランジスタに比較して小さく設計され、ここで、前記標準のトランジスタは、前記電源電圧の１／２よりも大きい電圧がソースとドレインとの間に印加される前提で設計される
磁気ランダムアクセスメモリ。
【請求項４７】
請求項１３乃至４６のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、
前記磁気抵抗素子に前記データを書き込むための書き込み電流が流れる層を挟んで、前記磁気抵抗素子と反対側に設けられた磁気構造体を更に具備し、
前記磁性構造体は、前記書き込み電流により前記磁気抵抗素子付近に発生する磁場に、前記書き込み電流による自身の磁化で発生する磁場を重畳する
磁気ランダムアクセスメモリ。
【請求項４８】
請求項１３乃至４７のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、
前記磁気抵抗素子の形状は、前記磁気抵抗素子の磁化容易軸に対して、非対称である
磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気メモリセル及び磁気ランダムアクセスメモリに関し、特に、トンネル磁気抵抗素子にトランジスタを組み合わせた磁気メモリセル及び磁気ランダムアクセスメモリに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：以下「ＭＲＡＭ」という）の技術が知られている。ＭＲＡＭについて、米国特許第６，１９１，９８９号公報（特許文献１参照）に公開されている技術を参考にして説明する。
【０００３】
図９３は、磁気メモリセルに含まれる磁気抵抗素子の原理を示した図である。磁気抵抗素子１０７は、反転可能な自発磁化を有するフリー層１２１と、固定された自発磁化を有するピン層１２３と、ピン層１２３とフリー層１２１との間に介説されたトンネル絶縁層１２２とを備える。フリー層１２１は、その自発磁化の向きが、ピン層１２３の自発磁化の向きと平行、又は反平行に向くことが可能なように形成される。
【０００４】
磁気抵抗素子１０７は、フリー層１２１の自発磁化の向きがピン層１２３の自発磁化の向きと平行か、反平行かにより、その電気抵抗が変化するため、トンネル絶縁層１２２を流れる電流の量が変化する。磁気抵抗素子１０７は、自発磁化の向きが互いに平行である“平行”状態と、互いに反平行である“反平行”状態のいずれか一方に「１」を、他方に「０」を対応付ける。例えば、図９３（ａ）では、自発磁化の向きが反平行であり、磁気抵抗素子１０７の抵抗がＲ＋ΔＲとなり、印加電圧が一定であれば、電流の量は小さくなる。この状態に「１」を対応付けている。一方、図９３（ｂ）では、自発磁化の向きが平行であり、磁気抵抗素子１０７の抵抗がＲとなり、電流の量は大きくなる。この状態に「０」を対応付けている。
【０００５】
この磁気抵抗素子１０７を含む磁気メモリセルを、メモリセル１０２として使った半導体記憶装置をＭＲＡＭと呼んでいる。ピン層１２３の磁化の向きは製造時に固定されている。固定は反強磁性体層１２４を用いて行われることが多い。
【０００６】
図９４は、メモリセルの断面を示す図である。メモリセル１０２は、磁気抵抗素子１０７、ＭＯＳトランジスタ１０６、コンタクト配線１２６、コンタクト配線１２７、コンタクト配線１２８、引き出し配線１２９を備える。
ＭＯＳトランジスタ１０６は、半導体基板内に設けられた第１拡散層１０６ａと、第２拡散層１０６ｃと、第１拡散層１０６ａと第２拡散層１０６ｃとの間の半導体基板上に絶縁層を介して設けられた第１ゲート１０６ｂとを含む。そして、第１拡散層１０６ａは、コンタクト配線１２８を介してＧＮＤ配線１２４に接続されている。第２拡散層１０６ｃは、コンタクト配線１２７を介して引き出し配線層１２９の一端に接続されている。ゲート１０６ｂは、読み出しワード線１０４に接続されている。引き出し配線層１２９は、他端において磁気抵抗素子１０７の一端側と接続されている。磁気抵抗素子１０７は、他端側においてコンタクト配線１２６を介してビット線１０５と接続されている。また、磁気抵抗素子１０７に対して、ビット線１０５と反対の側に引き出し配線層１２９及び層間絶縁層１２５を介して、ビット線１０５と直交するように書き込みワード線１０３が設けられている。
【０００７】
磁気抵抗素子１０７におけるフリー層１２１の自発磁化は、メモリセル１０２の上を通るビット線１０５を流れる電流と、メモリセル１０２の下を通る書き込みワード線１０３に流れる電流とによって誘起される合成磁場によって、所望の向きに反転される。
【０００８】
図９５は、磁気抵抗素子へのデータの書き込みの原理を示す図である。縦軸は、Ｙ軸方向（図９３及び図９４に対応）の磁場であり、横軸はＸ軸方向の磁場である。フリー層１２１の抗磁力は、アステロイドカーブ（磁化反転磁場曲線）と呼ばれる特性を示す。アステロイドカーブの外側の領域にある磁場を印加することは、その磁場が抗磁力を超え、従って、フリー層１２１の自発磁化が反転されることを意味する。図９５のアステロイドカーブは、互いに直交するビット線１０５と書き込みワード線１０３により、Ｘ軸及びＹ軸の両方に対して４５°の方向を向く合成磁場Ｈ０がフリー層１２１に印加されると、フリー層１２１の自発磁化は、最も容易に反転されることを示している。
ビット線１０５と書き込みワード線１０３とに流れる電流は、それらの電流が発生する磁場の合成磁場Ｈ０が、アステロイドカーブの外側の領域にあり、かつ、それぞれの電流が単独に発生する磁場ＨＹ０及びＨＸ０が、アステロイドカーブの内側の領域にあるように選択される。各電流をこのように選択することにより、磁気抵抗素子１０７にデータを書き込むことが出来る。
【０００９】
図９６は、メモリセルを用いた従来のＭＲＡＭを示す図である。従来のＭＲＡＭは、メモリセルアレイ１０１、複数の書き込みワード線１０３、複数の読み出しワード線１０４、複数のビット線１０５、Ｘセレクタ１０８、Ｘ側電流源回路１０９、Ｘ側電流終端回路１１０、Ｙセレクタ１１１、Ｙ側電流源回路１１２、読み出し電流負荷回路１１３、Ｙ側電流終端回路１１４及びセンスアンプ１１５を具備する。
【００１０】
メモリセルアレイ１０１は、メモリセル１０２が行列に配列されている。Ｘセレクタ１０８は、Ｘ軸方向（ワード線方向）に延設されている複数の読み出しワード線１０４及び複数の書き込みワード線１０３から、読み出し動作時には所望の選択読み出しワード線１０４ｓを、書き込み動作時には所望の選択書き込みワード線１０３ｓを選択する。Ｘ側電流源回路１０９は、メモリセル１０２へのデータ書き込み動作時に、定電流を供給する定電流源である。Ｘ側電流終端回路１１０は、複数の書き込みワード線１０３を終端する。Ｙセレクタ１１１は、Ｙ軸方向（ビット線方向）に延設されている複数のビット線１０５から、所望の選択ビット線１０５ｓを選択する。Ｙ側電流源回路１１２は、メモリセル１０２へのデータ書き込み動作時に、定電流を供給する定電流源である。読み出し電流負荷回路１１３は、メモリセル１０２からのデータ読み出し動作時に、選択されたメモリセルと、リファレンス用のメモリセル１０２ｒに所定の電流を供給する定電流源である。Ｙ側電流終端回路１１４は、複数のビット線１０５を終端する。センスアンプ１１５は、リファレンス用のメモリセル１０２ｒにつながるリファレンス用のビット線１０５ｒの電圧と、選択されたメモリセル１０２（以下、選択セル１０２ｓ）につながるビット線１０５の電圧との差に基づいて、選択セル１０２ｓのデータを出力する。
【００１１】
メモリセル１０２は、読み出しワード線１０４及び書き込みワード線１０３と、ビット線１０５との交点に対応して設けられている。メモリセル１０２は、メモリセル１０２の選択時にオンとなるＭＯＳトランジスタ１０６と、磁気抵抗素子１０７とを含み、それらが直列に接続されている。磁気抵抗素子１０７は、データが「１」と「０」とで実効的な抵抗値が変わる（Ｒ＋ΔＲとＲ）ので可変抵抗記号で示している。
【００１２】
メモリセル１０２からのデータの読み出しは、以下のようにして行う。すなわち、Ｘセレクタ１０８で選択された選択読み出しワード線１０４ｓと、Ｙセレクタで選択された選択ビット線１０５ｓとの交点に対応する選択セル１０２ｓの磁気抵抗素子１０７に対して、読み出し電流負荷回路１１３により定電流が供給される。それにより、選択ビット線１０５ｓが、磁気抵抗素子１０７のフリー層１２１の状態（磁気抵抗素子１０７の抵抗値）に対応した大きさを有する電圧となる。一方、ビット線１０５ｒと選択読み出しワード線１０４ｓとで選択されるリファレンス用のメモリセル１０２ｒに対しても、同様に定電流が供給され、ビット線１０５ｒが、所定のリファレンス電圧となる。そして、センスアンプ１１５は、両電圧の大きさを比較し、例えば、選択ビット線１０５ｓの電圧がリファレンス電圧より大きければ選択セル１０２ｓのデータは「１」、小さければ「０」と判定する。
【００１３】
メモリセル１０２へのデータの書き込みは、以下のようにして行う。すなわち、Ｘセレクタ１０８で選択された選択書き込みワード線１０３ｓと、Ｙセレクタで選択された選択ビット線１０５ｓとの交点に対応する選択セル１０２ｓの磁気抵抗素子１０７に対して、磁界ＨＹ０と磁界ＨＸ０とが発生し、合成磁界Ｈ０を生成する。ただし、磁界ＨＹ０は、選択書き込みワード線１０３に、Ｘ側電流源回路１０９により電流が流れることにより発生する。また、磁界ＨＸ０は、選択ビット線１０５に、Ｙ側電流源回路１１２により書き込むデータに対応した向きを有する電流が流れることにより発生する。磁気抵抗素子１０７は、合成磁界Ｈ０を受け、書き込むデータに対応するように自発磁化の方向を反転する。
【００１４】
ここで示されるＭＲＡＭでは、選択書き込みワード線に流れる電流と選択ビット線に流れる電流とで形成される合成磁場Ｈ０によりメモリセルへデータを書き込んでいる。この書き込みに用いる電流は、小さ過ぎるとデータの書き込みが出来ない。また、逆に大き過ぎると、選択セルだけでなく、同一の選択書き込みワード線もしくは同一の選択ビット線につながる他のメモリセルにもデータが書き込まれる可能性がある。従って、選択書き込みワード線に流れる電流及び選択ビット線に流れる電流の電流値は、高い正確性が要求されている。
【００１５】
選択されたメモリセルにデータ書き込みを行うとき、他のメモリセルに対して影響を与えることのない技術が求められている。データ書き込みにおいて、書き込み用の電流のマージンをより大きくすることが出来る技術が望まれている。メモリセルアレイの中からセルを選択する際の選択性が高いメモリセルの構成が求められている。不揮発性メモリを高歩留まりで製造することが可能な技術が望まれている。そして、不揮発性メモリを安価で製造する技術が望まれている。
【００１６】
また、関連する技術として、特開２００２−２３０９６５号公報（特許文献２）に、不揮発性メモリ装置の技術が公開されている。この技術の不揮発性メモリ装置は、磁化方向によってその抵抗値が変化する磁気抵抗素子をメモリセルに含み、そのメモリセルで１ビットの情報を記録する不揮発性メモリ装置である。ここで、そのメモリセルには、磁気抵抗素子を少なくとも１つ含むサブセルを複数有する。そして、そのサブセルが直列または並列に接続されている。ただし、そのサブセルは、複数の磁気抵抗素子を並列又は直列に接続した１つのサブセルと１つの選択トランジスタとで構成されている。また、メモリセルは、そのサブセルを直列又は並列に複数接続したものであっても良い。
この技術は、ＭＲＡＭの記録信頼性を向上すること、ある程度の抵抗値のばらつきを前提とした場合であっても信頼性の高い情報の読出しを実現すること、磁気抵抗素子のＭＲ比のバイアス電圧依存性を緩和することを目的としている。
【００１７】
特開２００２−１４０８８９号公報（特許文献３）に、強磁性体メモリおよびその情報再生方法の技術が開示されている。この技術の強磁性体メモリは、可変抵抗器と、磁界発生手段と、保持回路と、信号検出回路とを有することを特徴とする。ここで、可変抵抗器は、磁性体からなり、磁化の向きにより情報を記憶するハード層、非磁性層、前記ハード層より保磁力が小さな磁性体からなるソフト層を有する。磁界発生手段は、ソフト層の磁化を初期化し、また、初期化状態から反転させる。保持回路は、初期化状態における抵抗値を保持する。信号検出回路は、反転後の可変抵抗器の抵抗値と保持回路に保持された抵抗値とを比較し、再生信号を出力する。
この技術は、１Ｔ１Ｒ型ＭＲＡＭにおいて、セル面積を小さくし、かつ、記憶した情報を安定的に検出することを目的としている。
【００１８】
特開２００２−１００１８１号公報（特許文献４）に、磁気ランダムアクセスメモリの技術が開示されている。この技術の磁気ランダムアクセスメモリは、複数のセンス線と複数のセンス線に直交して設けられた複数のワード線と、センス線とワード線との各交点にアレイ状に配置された単位記憶セルとを具備する。ここで、単位記憶セルは、セル選択スイッチと磁気抵抗素子とが直列に接続されている。さらに、電源にスイッチを介して接続されたコンデンサと、そのコンデンサの一端とセンス線との間を接続する電圧降下素子とを有する。そして、コンデンサの一端を前記単位記憶セルの格納された情報に対応する電圧変化の検出端とすることを特徴とする。
この技術は、磁気抵抗素子の特性ばらつきを排除し、動作マージンを広くすること、磁気抵抗素子と直列に接続された配線およびトランジスタの抵抗による電圧降下がもたらす、読み出し回路（センスアンプ）の検出感度の低下を防ぐこと、磁気抵抗のバイアス効果、および、トンネルバリアの破壊を防止することを目的としている。
【００１９】
【特許文献１】米国特許第６，１９１，９８９号公報
【特許文献２】特開２００２−２３０９６５号公報
【特許文献３】特開２００２−１４０８８９号公報
【特許文献４】特開２００２−１００１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従って、本発明の目的は、選択されたメモリセルにデータ書き込みを行うとき、残りのメモリセルに対して影響を与えない磁気メモリセル及び磁気ランダムアクセスメモリを提供することである。
【００２１】
また、本発明の他の目的は、メモリセルにデータを書き込むとき、書き込み用の電流のマージンをより大きくすることが可能な磁気メモリセル及び磁気ランダムアクセスメモリを提供することである。
【００２２】
本発明の更に他の目的は、メモリセルアレイの中からメモリセルを選択する際の選択性が高い磁気メモリセル及び磁気ランダムアクセスメモリを提供することである。
【００２３】
本発明の別の目的は、高歩留まりで製造することが可能な磁気メモリセル及び磁気ランダムアクセスメモリを提供することである。
【００２４】
本発明の更に別の目的は、製造コストを抑制し、安価で製造することが可能な磁気メモリセル及び磁気ランダムアクセスメモリを提供することである。
【００２５】
本発明の更に別の目的は、寄生容量を低減し、処理速度を向上することが可能な磁気メモリセル及び磁気ランダムアクセスメモリを提供することである。
【課題を解決するための手段】
【００２６】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２７】
従って、上記課題を解決するために、本発明のメモリセルは、第１トランジスタ（６）と、磁気抵抗素子（７）とを具備する。第１トランジスタ（６）は、第１ゲート（６ｂ）と、第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子と、他方の端子としての第４端子とを含む。第１端子（６ａ）は、第１ビット線（４）に接続されている。第２端子（６ｃ）は、第２ビット線（５）に接続されている。第１ゲート（６ｂ）は、第１ワード線（３Ｗ）に接続されている。第３端子は、第２ワード線（３Ｒ）に接続されている。第４端子は、第２端子（６ｃ）に接続されている。
【００２８】
ここで、上記のメモリセルへのデータの書き込み動作では、第１トランジスタ（６）がオンになることによって第１ビット線（４）と第２ビット線（５）との間を流れる電流（Ｉｗ（１）、Ｉｗ（０））に基づいて、磁気抵抗素子（７）へデータが書き込まれる。また、データの読み出し動作では、第２ビット線（５）と磁気抵抗素子（７）とを通過する電流（Ｉｓ）に基づいて、磁気抵抗素子（７）からデータが読み出される。
【００２９】
上記のメモリセルは、第２トランジスタ（１６）を更に具備する。第２トランジスタ（１６）は、第１トランジスタ（６）と第２ビット線（５）との間に設けられている。第２ゲート（１６ｂ）と、第２ゲート（１６ｂ）以外の一方の端子としての第５端子（１６ａ）と、他方の端子としての第６端子（１６ｃ）とを含む。そして、第５端子（１６ａ）は、第２ビット線（５）に接続されている。第６端子（１６ｃ）は、第２端子（６ｃ）に接続されている。第２ゲート（１６ｂ）は、第１ワード線（３）に接続されている。第３端子は、第２ワード線に代えて、接地（２４）に接続される。
【００３０】
ここで、上記のメモリセルへのデータの書き込み動作では、第１トランジスタ（６）及び第２トランジスタ（１６）の各々がオンになることによって第１トランジスタ（６）と第２トランジスタ（１６）との間を流れる電流（Ｉｗ（１）、Ｉｗ（０））に基づいて、磁気抵抗素子（７）にデータが書き込まれる。また、データの読み出し動作では、第１トランジスタ（６）のオンにより第１トランジスタ（６）と磁気抵抗素子（７）とを通過する電流（Ｉｓ）に基づいて、磁気抵抗素子（７）からデータが読み出される。
【００３１】
上記のメモリセルにおいて、第１トランジスタ（６）と第２ビット線（５）との間に設けられ、第２ゲート（１６ｂ）と、第２ゲート（１６ｂ）以外の一方の端子としての第５端子（１６ａ）と、他方の端子としての第６端子（１６ｃ）とを含む第２トランジスタ（１６）を更に具備する。第５端子（１６ａ）は、第２ビット線（５）に接続される。第６端子（１６ｃ）は、第２端子（６ｃ）に接続される。第２ゲート（１６ｂ）は、第１ワード線（３）に接続される。第３端子は、第２ワード線（５）に代えて、第３ビット線（３５）に接続される。
【００３２】
ここで、上記のメモリセルへのデータの書き込み動作では、第１トランジスタ（６）及び第２トランジスタ（１６）の各々がオンになることによって第１トランジスタ（６）と第２トランジスタ（１６）との間を流れる電流（Ｉｗ（１）、Ｉｗ（０））に基づいて、磁気抵抗素子（７）にデータが書き込まれる。また、データの読み出し動作では、第１トランジスタ（６）のオンにより第１トランジスタ（６）と磁気抵抗素子（７）とを通過する電流（Ｉｓ）に基づいて、磁気抵抗素子（７）からデータが読み出される。
【００３３】
上記のメモリセルは、ダイオード（３１）を更に具備する。ダイオード（３１）は、磁気抵抗素子（７）と第２ワード線（３Ｒ）との間に設けられている。第１極性の第７端子と、第１極性と異なる第２極性の第８端子とを含む。そして、第７端子は、第３端子に接続されている。第８端子は、第２ワード線（３Ｒ）に接続されている。
【００３４】
ここで、上記のメモリセルへのデータの書き込み動作では、第１トランジスタ（６）がオンになることによって第１ビット線（４）と第２ビット線（５）との間を流れる電流（Ｉｗ（１）、Ｉｗ（０））に基づいて、磁気抵抗素子（７）へデータが書き込まれる。また、データの読み出し動作では、第１トランジスタ（６）がオンになることによって第１ビット線（４）と磁気抵抗素子（７）とを通過する電流（Ｉｓ）に基づいて、磁気抵抗素子（７）からデータが読み出される。
【００３５】
上記のメモリセルは、第２ダイオード（３２）と第３ダイオード（３３）とを更に具備する。第２ダイオード（３２）は、第１トランジスタ（６）と第２ビット線（５）との間に設けられ、第１極性の第９端子と、第１極性と異なる第２極性の第１０端子とを含む。第３ダイオード（３２）は、第１トランジスタと第２ビット線との間に設けられ、第１極性の第１１端子と、前記第２極性の第１２端子とを含む。そして、第９端子は、第２ビット線（５）に接続されている。第１０端子は、第２端子に接続されている。第１１端子は、第２端子に接続されている。第１２端子は、第２ビット線（５）に接続されている。第３端子は、第２ワード線に代えて、所定の電圧原（２４ａ）に接続されている。
【００３６】
ここで、上記のメモリセルへのデータの書き込み動作では、第１トランジスタ（６）がオンになることによって第１ビット線（４）と第２ビット線（５）との間を流れる電流（Ｉｗ（１）、Ｉｗ（０））に基づいて、磁気抵抗素子（７）へデータが書き込まれる。また、データの読み出し動作では、第１トランジスタ（６）がオンになることによって第１ビット線（４）と磁気抵抗素子（７）とを通過する電流（Ｉｓ）に基づいて、磁気抵抗素子（７）からデータが読み出される。
【００３７】
上記のメモリセルは、第２ダイオード（３２）と第３ダイオード（３３）とを更に具備する。第２ダイオード（３２）は、第１トランジスタ（６）と第２ビット線（５）との間に設けられている。第１極性の第９端子と、第１極性と異なる第２極性の第１０端子とを含む。第３ダイオード（３３）は、第２ビット線（５）と第１ダイオード（３２）との間に設けられている。第１極性の第１１端子と、第２極性の第１２端子とを含む。そして、第１０端子は、第２端子に接続されている。第９端子は、第１１端子に接続されている。第１２端子は、第２ビット線（５）に接続されている。第３端子は、第２ワード線に代えて、所定の電圧原に接続されている。前記書き込み動作時に前記第２ダイオード（３２）又は前記第３ダイオード（３２）のいずれか一方にかかる逆方向の電圧は、ブレークダウン電圧（Ｖｂｄ）以上である。
【００３８】
ここで、上記のメモリセルへのデータの書き込み動作では、第１トランジスタ（６）がオンになることによって第１ビット線（４）と第２ビット線（５）との間を流れる電流（Ｉｗ（１）、Ｉｗ（０））に基づいて、磁気抵抗素子（７）へデータが書き込まれる。また、データの読み出し動作では、第１トランジスタ（６）がオンになることによって第１ビット線（４）と磁気抵抗素子（７）とを通過する電流（Ｉｓ）に基づいて、磁気抵抗素子（７）からデータが読み出される。
【００３９】
上記のメモリセルは、第３トランジスタ（６−２）と、第４トランジスタ（１６−２）とを更に具備する。第３トランジスタ（６−２）は、第３ゲートと、第３ゲート以外の一方の端子としての第７端子と、他方の端子としての第８端子とを含む。第４トランジスタ（１６−２）は、第４ゲートと、第４ゲート以外の一方の端子としての第９端子と、他方の端子としての第１０端子とを含む。そして、第３ゲート及び第４ゲートは、第１ワード線（３ａ）から分岐し、第１ワード線（３ａ）と実質的に同電位の第３ワード線（３ｂ）に接続されている。第７端子は、第１ビット線（４）に接続されている。第８端子は、第２端子に接続されている。第９端子は、第２ビット線（５）に接続されている。第１０端子は、第６端子に接続されている。
【００４０】
ここで、上記のメモリセルへのデータの書き込み動作では、第１トランジスタ（６−１）、第２トランジスタ（１６−１）、第３トランジスタ（６−２）及び第４トランジスタ（１６−２）の各々がオンになることによって、第１トランジスタ（６−１）及び第３トランジスタ（６−２）と、第２トランジスタ（１６−１）及び第４トランジスタ（１６−２）との間を流れる電流（Ｉｗ（１）、Ｉｗ（０））に基づいて、磁気抵抗素子（７）にデータが書き込まれる。また、データの読み出し動作では、第１トランジスタ（６−１）及び第３トランジスタ（６−２）のオンにより第１トランジスタ（６−１）及び第３トランジスタ（６−２）と磁気抵抗素子（７）とを通過する電流（Ｉｓ）に基づいて、磁気抵抗素子（７）からデータが読み出される。
【００４１】
また、本発明のメモリセルは、第２ダイオード（３２）と、第３ダイオード（３３）と、磁気抵抗素子（７）とを具備する。第２ダイオード（３２）は、第１極性の第１端子と、第１極性とは異なる第２極性の第２端子とを含む。第３ダイオード（３３）は、第１極性の第３端子と、第２極性の第４端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第５端子と、他方の端子としての第６端子とを含む。そして、第２端子と第３端子とは、第１ワード線（３Ｗ）に接続されている。第１端子と第４端子と第５端子とは、ビット線（４）に接続されている。第６端子は、第２ワード線（３Ｒ）に接続されている。
【００４２】
ここで、上記のメモリセルへのデータの書き込み動作では、第１ワード線（３Ｗ）とビット線（４）との間の電位差に基づいて、第１ワード線（３Ｗ）とビット線（４）との間をへ流れる電流（Ｉｗ（１）、Ｉｗ（０））に基づいて、磁気抵抗素子（７）へデータが書き込まれる。また、データの読み出し動作では、ビット線（４）と磁気抵抗素子（７）とを通過する電流（Ｉｓ）に基づいて、磁気抵抗素子（７）からデータが読み出される。
【００４３】
上記のメモリセルにおいて、第１極性の第７端子と、第２極性の第８端子とを含む第１ダイオード（３１）を更に具備する。第１ダイオード（３１）は、磁気抵抗素子（７）と第２ワード線（３Ｒ）との間に設けられている。第８端子を第２ワード線（３Ｒ）に、第７端子を第６端子に接続されている。
【００４４】
更に、本発明のメモリセルは、トランジスタ（６）と、磁気抵抗素子（７）と、キャパシタ（１９）とを具備する。トランジスタ（６）は、ゲート（６ｂ）と、ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地（２４）に、他方の端子としての第４端子を配線（２９）を介して第２端子（６ｃ）に接続される。キャパシタ（１９）は、一方の端子としての第５端子を接地（２４）に、他方の端子としての第６端子を第２端子（６ｃ）に配線（２９）を介して接続されている。そして、第１端子（６ａ）は、書き込み動作時及び読み出し動作時に選択されるビット線（４）に接続されている。第１ゲート（６ｂ）は、書き込み動作時及び読み出し動作時に選択されるワード線（３）に接続されている。
【００４５】
ここで、上記のメモリセルへのデータの書き込み動作では、第１トランジスタ（６）がオンになることによってキャパシタ（１９）が充電又は放電する際に、配線（２９）を流れる電流（Ｉｗ（１）、Ｉｗ（０））に基づいて、磁気抵抗素子（７）へデータが書き込まれる。また、データの読み出し動作では、第１トランジスタ（６）のオンにより第１トランジスタ（６）と磁気抵抗素子（７）とを通過する電流（Ｉｓ）に基づいて、磁気抵抗素子（７）からデータが読み出される。
【００４６】
上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、行列状に設けられた複数の上記のいずれか一項に記載のメモリセル（２）と、その行列に含まれる複数の行の各々に対応して設けられた複数のｓ第１ワード線（３）と、複数の第１ワード線（３）から選択ワード線（３ｓ）を選択するＸセレクタ（８）とを具備する。そして、書き込み動作の場合、一つのメモリセル（２）に対応するワード線は、第１ワード線（３）の１本である。
すなわち、書き込み動作用のワード線が、一つである。
【００４７】
上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、複数のメモリセル（２）と、メモリ選択部（８）とを具備する。ここで、複数のメモリセル（２）の各々は、記憶されるデータに応じて磁化方向が反転される自発磁化を有する磁気抵抗素子（７）と、少なくとも一つのスイッチング素子（６，１６）とを備える。メモリ選択部（８）は、少なくとも一つのスイッチング素子（６，１６）をオン及びオフのいずれか一方の状態にする。そして、複数のメモリセル（２）のうちから選択される選択セル（２ｓ）へのデータの書き込み動作時に、メモリ選択部（８）は、選択セル（２ｓ）の少なくとも一つのスイッチング素子（６，１６）をオンとする。それにより選択セル（２ｓ）に書き込み電流が流れる。読み出し動作時に、選択セル（２ｓ）の少なくとも一つのスイッチング素子（６，１６）をオンとする。それにより選択セル（２ｓ）に読み出し電流が流れる。
【００４８】
また、本発明の磁気ランダムアクセスメモリは、複数のビット線（４及び５）対と、複数のワード線（３）と、第１セレクタ（１１）と、第２セレクタ（１４）と、第３セレクタ（８）と、複数のメモリセル（２）とを具備する。複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）を含む。複数のワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。第１セレクタ（１１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。複数のメモリセル（２）は、複数のビット線対（４及び５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。
ここで、複数のメモリセル（２）の各々は、第１トランジスタ（６）と、第２トランジスタ（１６）と、磁気抵抗素子（７）とを備える。第１トランジスタ（６）は、ワード線（３）に接続された第１ゲート（６ｂ）と、第１ビット線（４）に接続された第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。第２トランジスタ（１６）は、ワード線（３）に接続された第２ゲート（１６ｂ）と、第２ビット線（５）に接続された第２ゲート以外の一方の端子としての第５端子（１６ａ）と、第２端子（６ｃ）に接続された他方の端子としての第６端子（１６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地（２４）に、他方の端子としての第４端子を第２端子（６ｃ）に接続されている。
【００４９】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のように行う。
まず、第１セレクタ（１１）及び第２セレクタ（１４）が、複数のビット線対（４及び５）から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。このとき、第２セレクタ（１４）が、選択第２ビット線（５ｓ）を所定の電圧（Ｖｔｅｒｍ）に固定する。同時に、第３セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、データに基づく所定の電流（Ｉｗ（１）、Ｉｗ（０））を、選択第１ビット線（４ｓ）と選択セル（２ｓ）と選択第２ビット線（５ｓ）とを含む経路に流す。
【００５０】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの読出しは、以下のようにして行う。
まず、第１セレクタ（１１）が、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。同時に、第３セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、選択第１ビット線（４ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）とを含む経路に流し、そのときの選択セル（２ｓ）の電位に基づいてデータの読出しを行う。
【００５１】
また、本発明の磁気ランダムアクセスメモリは、複数のビット線（４及び５）対及び複数の第３ビット線（３５）と、複数のワード線（３）と、第１セレクタ（１１−１）と、第２セレクタ（１４）と、第３セレクタ（１１−２）と、第４セレクタ（８）と、複数のメモリセル（２）とを具備する。複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）を含む。、複数の第３ビット線（３５）は第１方向（Ｙ）に延伸する。複数のワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。第１セレクタ（１１−１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（１１−２）は、複数の第３ビット線（３５）から選択第３ビット線（３５ｓ）を選択する。第４セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。複数のメモリセル（２）は、複数のビット線対（４及び５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。
ここで、複数のメモリセル（２）の各々は、第１トランジスタ（６）と、第２トランジスタ（１６）と、磁気抵抗素子（７）とを備える。第１トランジスタ（６）は、ワード線（３）に接続された第１ゲート（６ｂ）と、第１ビット線（４）に接続された第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。第２トランジスタ（１６）は、ワード線（３）に接続された第２ゲート（１６ｂ）と、第２ビット線（５）に接続された第２ゲート以外の一方の端子としての第５端子（１６ａ）と、第２端子（６ｃ）に接続された他方の端子としての第６端子（１６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を第３ビット線（３５）に、他方の端子としての第４端子を第２端子（６ｃ）に接続されている。
【００５２】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のように行う。まず、第１セレクタ（１１−１）及び第２セレクタ（１４）が、複数のビット線対（４及び５）から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。このとき、第２セレクタ（１４）が、選択第２ビット線（５ｓ）を所定の電圧（Ｖｔｅｒｍ）に固定する。同時に、第４セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、データに基づく所定の電流（Ｉｗ（１）、Ｉｗ（０））を、選択第１ビット線（４ｓ）と選択セル（２ｓ）と選択第２ビット線（５ｓ）とを含む経路に流す。このとき、第３ビット線（３５）は、第４端子の電位が第３端子の電位と概ね同電位になるような電位に設定される。
【００５３】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの読出しは、以下のようにして行う。まず、第１セレクタ（１１−１）が、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。第３セレクタ（１１−２）が、複数の第３ビット線（３５）のうちから選択第３ビット線（３５ｓ）を選択する。第４セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、選択第３ビット線（３５ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）と選択第１ビット線（４ｓ）とを含む経路に流し、そのときの選択セル（２ｓ）の電位に基づいてデータの読出しを行う。
【００５４】
上記のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、複数のビット線対（４及び５）の各々は、対応するメモリセル（２ａ）の第１トランジスタ（６）と第２トランジスタ（１６）との間を通るように設けられている。
【００５５】
上記のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、メモリセル（２）は、更に、第１トランジスタ（６）と第２トランジスタ（１６）とを接続する配線（２７、２９及び３７）に含まれる引き出し配線（２９）を備える。また、磁気抵抗素子（７）は、引き出し配線（２９）上に形成されている。その一方の端子は、引き出し配線（２９）に接続され、他方の端子は、接地（２４）に接続されている。そして、引き出し配線（２９）中を流れる電流（Ｉｗ（０）、Ｉｗ（１））の方向としての配線電流方向に対して、角度としての素子配置角度（θ）だけ傾いた方向に磁化しやすい形状を有する。
【００５６】
上記の磁気ランダムアクセスメモリにおいて、素子配置角度（θ）は、３０°乃至６０°である。
【００５７】
上記のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、第１トランジスタ（６）の第１端子（６ａ）及び第２端子（６ｃ）を形成する各々の拡散層を配置する方向、及び、第２トランジスタ（１６）の第５端子（１６ａ）及び第６端子（１６ｃ）を形成する各々の拡散層を配置する方向は、実質的に互いに平行で、第１方向（Ｙ）に対して角度としての拡散層配置角度（φ）だけ傾いている。
【００５８】
上記のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、複数のワード線（３）の各々と対を成して設けられ、第２方向（Ｘ）に延伸する複数の接地配線（２４）を更に具備する。また、メモリセル（２ｄ）は、更に、第１トランジスタ（６）と第２トランジスタ（１６）とを接続する配線（２７、２９及び３７）に含まれる引き出し配線（２９）を備える。そして、磁気抵抗素子（７）は、接地配線（２４）上に形成されている。一方の端子は、接地配線（２４）に接続され、他方の端子は、引き出し配線（２９）に接続されている。
【００５９】
また、本発明の磁気ランダムアクセスメモリは、第１トランジスタ（６）と、第１ビット線（４）と、第２トランジスタ（１６）と、第２ビット線（５）と、ワード線（３）と、引き出し配線層（２９）と、磁気抵抗素子（７）とを備える。
第１トランジスタ（６）は、半導体基板内に設けられた第１拡散層（６ａ）と、第２拡散層（６ｃ）と、第１拡散層（６ａ）と第２拡散層（６ｃ）との間の半導体基板上に絶縁層を介して設けられた第１ゲート（６ｂ）とを含む。第１ビット線（４）は、半導体基板から離れる方向へ第１拡散層（６ａ）から延びる第１コンタクト配線（２８）を介して、第１拡散層（６ａ）と接続されている。第２トランジスタ（１６）は、半導体基板内に設けられた第３拡散層（１６ａ）と、第４拡散層（１６ｃ）と、第３拡散層（１６ａ）と第４拡散層（１６ｃ）との間の半導体基板上に絶縁層を介して設けられた第２ゲート（１６ｂ）とを含む。第２ビット線（５）は、半導体基板から離れる方向へ３拡散層（１６ａ）から延びる第３コンタクト配線（３８）を介して、第３拡散層と接続されている。ワード線（３）は、第１ゲート（６ｂ）と第２ゲート（１６ｂ）とに接続している。引き出し配線層（２９）は、半導体基板から離れる方向へ第２拡散層（６ｃ）から延びる第２コンタクト配線（２７）を介して、一端において第２拡散層（６ｃ）と接続され、半導体基板から離れる方向へ第４拡散層（１６ｃ）から延びる第４コンタクト配線（３７）を介して、他端において第４拡散層（１６ｃ）と接続されている。磁気抵抗素子（７）は、引き出し配線層（２９）上に設けられ、一方の端子を引き出し配線層（２９）に、他方の端子を第５コンタクト配線（２６）を介して接地（２４）へ接続されている。
【００６０】
更に、本発明の複数の磁気ランダムアクセスメモリは、複数のメモリセルアレイ（４１、４１ａ）と、アレイセレクタ（１７、４４）とを具備する。
アレイセレクタ（１７、４４）は、複数のメモリセルアレイ（４１、４１ａ）のうちから選択セルアレイ（４１ｓ、４１ａｓ）を選択する。複数のメモリセルアレイ（４１、４１ａ）の各々は、複数のビット線対（４及び５）と、複数のワード線（３）と、複数のメモリセル（２）と、第１セレクタ（１１’）と、第２セレクタ（１４）と、第３セレクタ（８）とを備える。
ここで、複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）とを含む。複数のワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。複数のメモリセル（２）は、複数のビット線対（４及び５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。第１セレクタ（１１’）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。
ただし、複数のメモリセル（２）の各々は、第１トランジスタ（６）と、第２トランジスタ（１６）と、磁気抵抗素子（７）とを含む。第１トランジスタ（６）は、ワード線（３）に接続された第１ゲート（６ｂ）と、第１ビット線（４）に接続された第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。第２トランジスタ（１６）は、ワード線（３）に接続された第２ゲート（１６ｂ）と、第２ビット線（５）に接続された第２ゲート（１６ｂ）以外の一方の端子としての第５端子（１６ａ）と、第２端子（６ｃ）に接続された他方の端子としての第６端子（１６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地（２４）に、他方の端子としての第４端子を第２端子（６ｃ）に接続されている。
そして、第１セレクタ（１１’）及び第２セレクタ（１４）のうちの少なくとも一方は、アレイセレクタ（１７、４４）に接続されている。
【００６１】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のようにして行う。
まず、複数のメモリセルアレイ（４１、４１ａ）のうちから選択セルアレイ（４１ｓ、４１ａｓ）を選択する。次に、選択セルアレイ（４１ｓ、４１ａｓ）における複数のビット線対（４及び５）のうちから一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択して、選択第２ビット線（５ｓ）を所定の電圧（Ｖｔｅｒｍ、ＧＮＤ）に固定する。同時に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、データに基づく所定の電流（Ｉｗ（０）、Ｉｗ（１））を、アレイセレクタ（１７、４４）と第１セレクタ（１１’）と選択第１ビット線（４ｓ）と選択セル（５ｓ）と選択第２ビット線（５ｓ）と第２セレクタ（１４）とを含む経路に流す。
【００６２】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの読出しは、以下のようにして行う。
まず、複数のメモリセルアレイ（４１、４１ａ）のうちから選択セルアレイ（４１ｓ、４１ａｓ）を選択する。次に、選択セルアレイ（４１ｓ、４１ａｓ）における複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。同時に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、アレイセレクタ（１７、４４）と第１セレクタ（１１’）と選択第１ビット線（４ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）とを含む経路に流したときの選択セル（７）の電位に基づいてデータの読み出しを行う。
【００６３】
更に、本発明の複数の磁気ランダムアクセスメモリは、複数のメモリセルアレイ（４１ｈ）と、アレイセレクタ（４４ａ）とを具備する。アレイセレクタ（４４ａ）は、複数のメモリセルアレイ（４１ｈ）のうちから選択セルアレイ（４１ｈｓ）を選択する。複数のメモリセルアレイ（４１ｈ）の各々は、複数のビット線対（４及び５）及び複数の第３ビット線（３５）と、複数のワード線（３）と、複数のメモリセル（２）と、第１セレクタ（１１−１ａ）と、第２セレクタ（１４ａ’）と、第３セレクタ（１１−２ａ）と、第４セレクタ（８）とを備える。
ここで、複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）とを含む。複数の第３ビット線（３５）は、第１方向（Ｙ）に延伸する。複数のワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。複数のメモリセル（２）は、複数のビット線対（４及び５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。第１セレクタ（１１−１ａ）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４’）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（１１−２ａ）は、複数の第３ビット線（３５）から選択第３ビット線（３５ｓ）を選択する。第４セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。
ただし、複数のメモリセル（２）の各々は、第１トランジスタ（６）と、第２トランジスタ（１６）と、磁気抵抗素子（７）とを含む。第１トランジスタ（６）は、ワード線（３）に接続された第１ゲート（６ｂ）と、第１ビット線（４）に接続された第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。第２トランジスタ（１６）は、ワード線（３）に接続された第２ゲート（１６ｂ）と、第２ビット線（５）に接続された第２ゲート（１６ｂ）以外の一方の端子としての第５端子（１６ａ）と、第２端子（６ｃ）に接続された他方の端子としての第６端子（１６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を第３ビット線（３５）に、他方の端子としての第４端子を第２端子（６ｃ）に接続されている。
そして、第１セレクタ（１１−１ａ）、第２セレクタ（１４）及び第３セレクタ（１１−２ａ）のうちの少なくとも一つは、アレイセレクタ（４４ａ）に接続されている。
【００６４】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のようにして行う。まず、複数のメモリセルアレイ（４１ｈ）のうちから選択セルアレイ（４１ｈｓ）を選択する。次に、選択セルアレイ（４１ｈｓ）における複数のビット線対（４及び５）のうちから一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。このとき、第２セレクタ（１４ａ’）が、選択第２ビット線（５ｓ）を所定の電圧（Ｖｔｅｒｍ、ＧＮＤ）に固定する。同時に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、データに基づく所定の電流（Ｉｗ（０）、Ｉｗ（１））を、アレイセレクタ（４４ａ）と第１セレクタ（１１−１ａ）と選択第１ビット線（４ｓ）と選択セル（５ｓ）と選択第２ビット線（５ｓ）と第２セレクタ（１４ａ’）とを含む経路に流す。このとき、第３ビット線（３５）は、第４端子の電位が第３端子の電位と概ね同電位になるような電位に設定される。
【００６５】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの読出しは、以下のようにして行う。まず、複数のメモリセルアレイ（４１ｈ）のうちから選択セルアレイ（４１ｈｓ）を選択する。次に、選択セルアレイ（４１ｈｓ）における複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。複数の第３ビット線（３５）のうちから選択第３ビット線（３５ｓ）を選択する。複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、アレイセレクタ（４４ａ）と第２セレクタ（１１−２ａ）と選択第３ビット線（３５ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）と選択第１ビット線（４ｓ）とを含む経路に流したときの選択セル（７）の電位に基づいてデータの読み出しを行う。
【００６６】
上記の磁気ランダムアクセスメモリにおいて、複数のワード線（３）の各々は、第１ワード線（３ａ）と第２ワード線（３ｂ）との複数のワード線対（３）である。第３セレクタ（８）は、複数のワード線対（３）から選択ワード線対（３ｓ）を選択する。複数のメモリセル（２ｈ）の各々は、第３トランジスタ（６−２）と、第４トランジスタ（１６−２）とを更に備える。第３トランジスタ（６−２）は、第２ワード線（３ｂ）に接続された第３ゲートと、第１ビット線（４）に接続された第３ゲート以外の一方の端子としての第７端子と、第２端子に接続された他方の端子としての第８端子とを含む。第４トランジスタ（１６−２）は、第２ワード線（３ｂ）に接続された第４ゲートと、第２ビット線（５）に接続された第４ゲート以外の一方の端子としての第９端子と、第６端子に接続された他方の端子としての第１０端子とを含む。
そして、第１ゲートと第２ゲートとは、第１ワード線（３ａ）に接続される。
【００６７】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２ｈ）へのデータの書き込みは、以下のようにして行う。まず、第１セレクタ（１１）及び第２セレクタ（１２）が、複数のビット線対から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）が、複数のワード線対（３）のうちから一対の選択第１ワード線（３ａｓ）及び選択第２ワード線（３ｂｓ）を選択して、第１トランジスタ（６−１）と第２トランジスタ（１６−１）と第３トランジスタ（６−２）と第４トランジスタ（１６−２）をオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択第１ワード線（３ａｓ）及び選択第２ワード線（３ｂｓ）とにより複数のメモリセル（２ｈ）から選択される選択セル（２ｈｓ）に対して、データに基づく所定の電流（Ｉｗ（１）、Ｉｗ（０））を、選択第１ビット線（４ｓ）と選択セル（２ｈｓ）と選択第２ビット線（５ｓ）とを含む経路に流すことにより行う。
【００６８】
上記の磁気ランダムアクセスメモリにおいて、メモリセルへ（２ｈ）のデータの読出しは、以下のようにして行う。まず、第１セレクタ（１１）が、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。第３セレクタ（８）が、複数のワード線対（３）のうちから一対の選択第１ワード線（３ａｓ）及び選択第２ワード線（３ｂｓ）を選択して、第１トランジスタ（６−１）と第３トランジスタ（６−２）とをオンとする。そして、選択第１ビット線（４ｓ）と、選択第１ワード線（３ａｓ）及び選択第２ワード線（３ｂｓ）とにより複数のメモリセル（２ｈ）から選択される選択セル（２ｈｓ）に対して、所定の電流（Ｉｓ）を、選択第１ビット線（４ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）とを含む経路に流したときの選択セル（２ｓ）の電位に基づいて行う。
【００６９】
上記の磁気ランダムアクセスメモリにおいて、複数のワード線（３）の各々は、第１ワード線（３ａ）と第２ワード線（３ｂ）との複数のワード線対（３）である。第４セレクタ（８）は、複数のワード線対（３）から選択ワード線対（３ｓ）を選択する。複数のメモリセル（２）の各々は、第３トランジスタ（６−２）と、第４トランジスタ（１６−２）とを更に備える。第３トランジスタ（６−２）は、第２ワード線（３ｂ）に接続された第３ゲートと、第１ビット線（４）に接続された第３ゲート以外の一方の端子としての第７端子と、第２端子に接続された他方の端子としての第８端子とを含む。第４トランジスタ（１６−２）は、第２ワード線（３ｂ）に接続された第４ゲートと、第２ビット線（５）に接続された第４ゲート以外の一方の端子としての第９端子と、第６端子に接続された他方の端子としての第１０端子とを含む。
そして、第１ゲートと第２ゲートとは、第１ワード線（３ａ）に接続される。
【００７０】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のようにして行う。まず、第１セレクタ（１１−１）及び第２セレクタ（１４）が、複数のビット線対（４及び５）から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。このとき、第２セレクタ（１４）が、選択第２ビット線（５ｓ）を所定の電圧（Ｖｔｅｒｍ）に固定する。第３セレクタ（８）が、複数のワード線対（３）のうちから一対の選択第１ワード線（３ａｓ）及び選択第２ワード線（３ｂｓ）を選択して、第１トランジスタ（６−１）と第２トランジスタ（１６−１）と第３トランジスタ（６−２）と第４トランジスタ（１６−２）をオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択第１ワード線（３ａｓ）及び選択第２ワード線（３ｂｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、データに基づく所定の電流（Ｉｗ（１）、Ｉｗ（０））を、選択第１ビット線（４ｓ）と選択セル（２ｓ）と選択第２ビット線（５ｓ）とを含む経路に流すことにより行う。このとき、第３ビット線（３５）は、第４端子の電位が第３端子の電位と概ね同電位になるような電位に設定される。
【００７１】
上記の磁気ランダムアクセスメモリにおいて、メモリセルへ（２）のデータの読出しは、以下のようにして行う。まず、第１セレクタ（１１−１）が、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。第３セレクタ（１１−２）が、複数の第３ビット線（３５）のうちから選択第３ビット線（３５ｓ）を選択する。第４セレクタ（８）が、複数のワード線対（３）のうちから一対の選択第１ワード線（３ａｓ）及び選択第２ワード線（３ｂｓ）を選択して、第１トランジスタ（６−１）と第３トランジスタ（６−２）とをオンとする。そして、選択第１ビット線（４ｓ）と、選択第１ワード線（３ａｓ）及び選択第２ワード線（３ｂｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｈｓ）に対して、所定の電流（Ｉｓ）を、選択第３ビット線（３５ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）と選択第１ビット線（４ｓ）とを含む経路に流したときの選択セル（２ｓ）の電位に基づいて行う。
【００７２】
上記の磁気ランダムアクセスメモリにおいて、複数のビット線対（３）の方向に隣り合う二つのメモリセル（２ｈ、２）は、一方のメモリセル（２ｈ、２）の第１端子及び第５端子の拡散層が、それぞれ、他方のメモリセル（２ｈ、２）の第７端子及び第９端子の拡散層と共通である。
【００７３】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２ｈ、２）は、第２端子と第８端子の拡散層は共通であり、第６端子と第１０端子の拡散層が共通である。
【００７４】
また、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４及び５）と、複数のワード線対と、
第１セレクタ（１１）と、第２セレクタ（１４）と、第３セレクタ（８）と、第４セレクタ（８−１）と、第５セレクタ（８−２）と、複数のメモリセル（２０）とを具備する。
複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）とを含む。複数のワード線対（３Ｗ及び３Ｒ）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する第１ワード線（３Ｗ）と第２ワード線（３Ｒ）とを含む。第１セレクタ（１１−１）は、複数の第１ビット線（４）から書き込み動作時に選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から書き込み動作時に選択第２ビット線（５ｓ）を選択する。第３セレクタ（１１−２）は、複数の第２ビット線（５）から読み出し動作時に選択第２ビット線（５ｓ）を選択する。第４セレクタ（８−１）は、複数の第１ワード線（３Ｗ）から選択第１ワード線（３Ｗｓ）を選択する。第５セレクタ（８−２）は、複数の第２ワード線（３Ｒ）から選択第２ワード線（３Ｒｓ）を選択する。複数のメモリセル（２０）は、複数のビット線対（４及び５）と複数のワード線対（３Ｗ及び３Ｒ）とが交差する位置のそれぞれに対応して設けられている。
ここで、複数のメモリセル（２０）の各々は、第１トランジスタ（６）と、磁気抵抗素子（７）とを具備する。第１トランジスタ（６）は、第１ワード線（３Ｗ）に接続された第１ゲート（６ｂ）と、第１ビット線（４）に接続された第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、第２ビット線（５）に接続された他方の端子としての第２端子（６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を第２ワード線（３Ｒ）に、他方の端子としての第４端子を第２端子（６ｃ）に接続される。
【００７５】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２０）へのデータの書き込みは、以下のようにして行う。まず、第１セレクタ（１１−１）及び第２セレクタ（１４）が、複数のビット線対（４及び５）から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。このとき、第２セレクタ（１４）は、選択第２ビット線（５ｓ）を所定の電圧（Ｖｔｅｒｍ）に固定する。同時に、第４セレクタ（８−１）が、複数の第１ワード線（３Ｗ）のうちから選択第１ワード線（３Ｗｓ）を選択して、第１トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択第１ワード線（３Ｗｓ）とにより複数のメモリセル（２０）から選択される選択セル（２０ｓ）に対して、データに基づく所定の電流（Ｉｗ（１）、Ｉｗ（０））を、選択第１ビット線（４ｓ）と選択セル（２０ｓ）と選択第２ビット線（５ｓ）とを含む経路に流す。
【００７６】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２０）へのデータの読出しは、以下のようにして行う。
まず、第３セレクタ（１１−２）が、複数の第２ビット線（５）のうちから選択第２ビット線（５ｓ）を選択する。同時に、第５セレクタ（８−２）が、複数の第２ワード線（３Ｒ）のうちから選択第２ワード線（３Ｒｓ）を選択する。そして、選択第２ビット線（５ｓ）と、選択第２ワード線（３Ｒｓ）とにより複数のメモリセル（２０）から選択される選択セル（２０ｓ）に対して、所定の電流（Ｉｓ）を、選択第２ビット線（５ｓ）と選択セル（２０ｓ）の磁気抵抗素子（７）とを含む経路に流し、そのときの選択セル（２０ｓ）の電位に基づいてデータの読出しを行う。
【００７７】
また、本発明の磁気ランダムアクセスメモリは、複数のビット線（４）と、複数のワード線（３）と、第１セレクタ（１１）、第２セレクタ（８）複数のメモリセル（２ｆ）とを具備する。
複数のビット線（４）は、第１方向（Ｙ）に延伸する。複数のワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。第１セレクタ（１１）は、複数のビット線（４）から選択ビット線（４ｓ）を選択する。第２セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。複数のメモリセル（２ｆ）は、複数のビット線（４）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。
ここで、複数のメモリセル（２ｆ）の各々は、トランジスタ（６）と、キャパシタ（１９）と、磁気抵抗素子（７）とを備える。トランジスタ（６）は、ワード線（３）に接続されたゲート（６ｂ）と、ビット線（４）に接続されたゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。キャパシタ（１９）は、接地（２４）に接続された一方の端子としての第５端子と、第２端子（６ｃ）に接続された他方の端子としての第６端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地（２４）に、他方の端子としての第４端子を第２端子（６ｃ）に接続されている。
【００７８】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２ｆ）へのデータの書き込みは、以下のようにして行う。まず、第１セレクタ（１１）が、複数のビット線（４）のうちから選択ビット線（４ｓ）を選択し、選択ビット線（４ｓ）を所定の電圧にしてキャパシタ（１９）を充電する。次に、第２セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）をオンとする。そして、選択ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２ｆ）から選択される選択セル（２ｆｓ）に対して、キャパシタ（１９）の充電後に、選択ビット線（４ｓ）をデータに基づいた所定の電圧にして、キャパシタ（１９）と選択ビット線（４ｓ）との間に電流（Ｉｗ（１）、Ｉｗ（０））を流す。
【００７９】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２ｆ）へのデータの読出しは、以下のようにして行う。まず、第１セレクタ（１１）が、複数のビット線（４）のうちから選択ビット線（４ｓ）を選択し、選択ビット線（４ｓ）を所定の電圧にしてキャパシタ（１９）を充電する。次に、第２セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）を所定の速度以下でオンとする。そして、選択ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２ｆ）から選択される選択セル（２ｆｓ）に対して、キャパシタ（１９）の充電後に、所定の電流（Ｉｓ）を、選択第１ビット線（４ｓ）と選択セル（２ｆｓ）の磁気抵抗素子（７）とを含む経路に流し、そのときの選択セル（２ｆｓ）の電位に基づいてデータの読み出しを行う。
【００８０】
また、本発明の磁気ランダムアクセスメモリは、複数のビット線（４）と、複数のワード線対（３Ｗ，３Ｒ）と、第１セレクタ（１１）と、第２セレクタ（８）と、複数のメモリセル（３０）とを具備する。複数のビット線（４）は、第１方向（Ｙ）に延伸する。複数のワード線対（３Ｗ，３Ｒ）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸し、第１ワード線（３Ｗ）と第２ワード線（３Ｒ）とを含む。第１セレクタ（１１）は、複数のビット線（４）から書き込み動作時及び読み出し動作時に選択ビット線（４ｓ）を選択する。第２セレクタ（８）は、その書き込み動作時に複数の第１ワード線（３Ｗ）から選択第１ワード線（３Ｗｓ）を選択し、読み出し動作時に複数の第２ワード線（３Ｒ）から選択第２ワード線（３Ｒｓ）を選択する。複数のメモリセル（３０）は、複数のビット線（４）と複数のワード線対（３Ｗ，３Ｒ）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（３０）の各々は、第２ダイオード（３２）と、第３ダイオード（３３）と、磁気抵抗素子（７）とを備える。第２ダイオード（３２）は、第１極性の第１端子と、その第１極性とは異なる第２極性の第２端子とを含む。第３ダイオード（３３）は、その第１極性の第３端子と、その第２極性の第４端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第５端子と、他方の端子としての第６端子とを含む。そして、その第２端子とその第３端子とは、第１ワード線（３Ｗ）に接続されている。その第１端子とその第４端子とその第５端子とは、ビット線（４）に接続されている。その第６端子は、第２ワード線（３Ｒ）に接続されている。
【００８１】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（３０）へのデータの書き込みは、以下のようにして行う。まず、第１セレクタ（１１）が、複数のビット線（４）のうちから選択ビット線（４ｓ）を選択する。第２セレクタ（８）が、複数のワード線対（３Ｗ，３Ｒ）のうちから選択第１ワード線（３Ｗｓ）を選択する。そして、選択ビット線（４ｓ）と第１選択ワード線（３Ｗｓ）とにより複数のメモリセル（３０）から選択される選択セル（３０ｓ）に対して、そのデータに基づく電流を、選択ビット線（４ｓ）と選択セル（３０ｓ）の第２ダイオード（３２）又は第３ダイオード（３３）と選択第１ワード線（３Ｗｓ）とを含む経路に流すことにより行う。
【００８２】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（３０）からのデータの読み出しは、以下のようにして行う。まず、第１セレクタ（１１）が、複数のビット線（４）のうちから選択ビット線（４ｓ）を選択する。第２セレクタ（８）が、複数のワード線対（３Ｗ，３Ｒ）のうちから選択第２ワード線（３Ｒｓ）を選択する。そして、選択ビット線（４ｓ）と、選択第２ワード線（３Ｒｓ）とにより複数のメモリセル（３０）から選択される選択セル（３０ｓ）に対して、所定の電流を、選択ビット線（４ｓ）と選択セル（３０ｓ）の磁気抵抗素子（７）と選択第２ワード線（３Ｒｓ）とを含む経路に流したときの選択セル（３０ｓ）の電位に基づいて行う。
【００８３】
また、本発明の磁気ランダムアクセスメモリは、複数のメモリセルアレイ（４１ｄ）と、複数のメモリセルアレイ（４１ｄ）のうちから選択セルアレイ（４１ｄｓ）を選択するアレイセレクタ（１７ａ）とを具備する。
複数のメモリセルアレイ（４１ｄ）の各々は、複数のビット線（４）と、複数のワード線対（３Ｗ，３Ｒ）と、第１セレクタ（１１）と、第２セレクタ（８）と、複数のメモリセル（３０）とを具備する。複数のビット線（４）は、第１方向（Ｙ）に延伸する。複数のワード線対（３Ｗ，３Ｒ）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸し、第１ワード線（３Ｗ）と第２ワード線（３Ｒ）とを含む。第１セレクタ（１１）は、複数のビット線（４）から書き込み動作時及び読み出し動作時に選択ビット線（４ｓ）を選択する。第２セレクタ（８）は、その書き込み動作時に複数の第１ワード線（３Ｗ）から選択第１ワード線（３Ｗｓ）を選択し、読み出し動作時に複数の第２ワード線（３Ｒ）から選択第２ワード線（３Ｒｓ）を選択する。複数のメモリセル（３０）は、複数のビット線（４）と複数のワード線対（３）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（３０）の各々は、第２ダイオード（３２）と、第３ダイオード（３３）と、磁気抵抗素子（７）とを備える。第２ダイオード（３２）は、第１極性の第１端子と、その第１極性とは異なる第２極性の第２端子とを含む。第３ダイオード（３３）は、その第１極性の第３端子と、その第２極性の第４端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第５端子と、他方の端子としての第６端子とを含む。そして、その第２端子とその第３端子とは、第１ワード線（３Ｗ）に接続されている。その第１端子とその第４端子とその第５端子とは、ビット線（４）に接続されている。その第６端子は、第２ワード線（３Ｒ）に接続されている
第１セレクタ（１１）は、アレイセレクタ（１７ａ）に接続されている。
【００８４】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（３０）は、その第１極性の第７端子と、その第２極性の第８端子とを含む第１ダイオード（３１）を更に備える。そして、第１ダイオード（３１）は、磁気抵抗素子（７）と第２ワード線（３Ｒ）との間に設けられ、その第８端子を第２ワード線（７）に、その第７端子をその第６端子に接続されている。
【００８５】
上記の磁気ランダムアクセスメモリにおいて、第１ダイオード（３１）、第２ダイオード（３２）及び第３ダイオード（３３）は、基板（１０）から離れた位置に製膜により形成される。
【００８６】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（３０）は、基板（１０）から離れる方向に対して、積層されている。
【００８７】
更に、本発明の磁気ランダムアクセスメモリは、ビット線（４）と、引き出し配線層（２９）と、第２ダイオード（３２）と、第３ダイオード（３３）と、磁気抵抗素子（７）と、第１ダイオード（３１）と、第１ワード線（３Ｗ）と、第２ワード線（３Ｒ）とを具備する。
ビット線（４）は、基板（１０）上に絶縁層（３５）を介して設けられ、基板（１０）の表面と平行である。引き出し配線層（２９）は、基板（１０）から離れる方向へビット線（４）から延びる第１コンタクト配線（５３）を介して、一端においてビット線（４）と接続され、基板（１０）の表面と平行である。第２ダイオード（３２）は、第１極性の第１端子と、その第１極性とは異なる第２極性の第２端子とを含み、基板（１０）から離れる方向へ引き出し配線層（２９）から延びる第２コンタクト配線（５５）の途中に設けられている。第３ダイオード（３３）は、その第１極性の第３端子と、その第２極性の第４端子とを含み、基板（１０）から離れる方向へ引き出し配線層（２９）から延びる第３コンタクト配線（５６）の途中に設けられている。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、第５端子と第６端子とを含み、その第５端子を引き出し配線層（２９）に接続されている。第１ダイオード（３１）は、その第１極性の第７端子と、その第２極性の第８端子とを含み、基板（１０）から離れる方向へ磁気抵抗素子（７）のその第６端子から延びる第４コンタクト配線（５４）の途中に設けられている。第１ワード線（３Ｗ）は、第２コンタクト配線（５５）を介して第２ダイオード（３２）のその第２端子と接続され、且つ、第３コンタクト配線（５６）を介して、第３ダイオード（３３）のその第３端子と接続され、基板（１０）と平行である。第２ワード線（３Ｒ）は、第４コンタクト配線（５４）を介して第１ダイオード（３１）のその第７端子と接続され、基板（１０）と平行である。
そして、引き出し配線層（２９）におけるその第５端子の位置は、第２コンタクト配線（５５）及び第３コンタクト配線（５６）の各々と引き出し配線層（２９）とが接続する位置よりも、第１コンタクト配線（５３）と引き出し配線層（２９）とが接続する位置に近い。
【００８８】
更に、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４，５）と、複数のワード線線対（３Ｗ，３Ｒ）と、第１セレクタ（１１）と、第２セレクタ（１４）と、第３セレクタ（８）と、複数のメモリセル（２０ｊ）とを具備する。複数のビット線対（４，５）は、第１方向（Ｙ）に延伸し、第１ビット線（４）と第２ビット線（５）との組みである。複数のワード線対（３Ｗ，３Ｒ）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する第１ワード線（３Ｗ）と第２ワード線（３Ｒ）との組である。第１セレクタ（１１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線対（３Ｗ，３Ｒ）から選択第１ワード線（３Ｗｓ）及び選択第２ワード線（３Ｒｓ）の少なくとも一方を選択する。複数のメモリセル（２０ｊ）は、複数のビット線対（４，５）と複数のワード線対（３Ｗ，３Ｒ）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（２０ｊ）の各々は、トランジスタ（６）と、磁気抵抗素子（７）と、ダイオード（３１）とを備える。トランジスタ（６）は、第１ワード線（３Ｗ）に接続されたゲートと、第１ビット線（４）に接続されたその第１ゲート以外の一方の端子としての第１端子と、第２ビット線（５）に接続された他方の端子としての第２端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、第２ビット線（５）に接続された一方の端子としての第４端子と、他方の端子としての第３端子と含む。ダイオード（３１）は、その第３端子と接続された第１極性の第５端子と、第２ワード線（３Ｒ）に接続されたその第１極性と異なる第２極性の第６端子とを含む。
【００８９】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２０ｊ）へのデータの書き込みは、以下のように行う。まず、第１セレクタ（１１）及び第２セレクタ（１４）が、複数のビット線対（４，５）から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）が、複数の第１ワード線（３Ｗ）のうちから選択第１ワード線（３Ｗｓ）を選択して、トランジスタ（６）をオンとする。そして選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択第１ワード線（３Ｗｓ）とにより複数のメモリセル（２０ｊ）から選択される選択セル（２０ｊｓ）に対して、そのデータに基づく電流を、選択第１ビット線（４ｓ）と選択セル（２０ｊ）と選択第２ビット線（５ｓ）とを含む経路に流すことにより行う。
【００９０】
請求項３６に記載の磁気ランダムアクセスメモリにおいて、メモリセル（２０ｊ）からのそのデータの読み出しは、以下のように行う。まず、第１セレクタ（１１）が、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。第３セレクタ（８）が、複数のワード線対（３Ｗ，３Ｒ）のうちから選択第１ワード線（３Ｗｓ）及び選択第２ワード線（３Ｒｓ）を選択して、トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択第１ワード線（３Ｗｓ）とにより複数のメモリセル（２０ｊ）から選択される選択セル（２０ｊｓ）に対して、所定の電流を、選択第１ビット線（４ｓ）と選択セル（２０ｊｓ）の磁気抵抗素子（７）と選択第２ワード線（３Ｒｓ）とを含む経路に流したときの選択セル（２０ｊｓ）の電位に基づいて行う。
【００９１】
更に、本発明の磁気ランダムアクセスメモリは、複数のメモリセルアレイ（４１ｅ）と、複数のメモリセルアレイ（４１ｅ）のうちから選択セルアレイ（４１ｅｓ）を選択するアレイセレクタ（１７ａ）とを具備する。
複数のメモリセルアレイ（３１ｅ）の各々は、複数のビット線対（４，５）と、複数のワード線線対（３Ｗ，３Ｒ）と、第１セレクタ（１１）と、第２セレクタ（１４）と、第３セレクタ（８）と、複数のメモリセル（２０ｊ）とを具備する。複数のビット線対（４，５）は、第１方向（Ｙ）に延伸し、第１ビット線（４）と第２ビット線（５）との組みである。複数のワード線対（３Ｗ，３Ｒ）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する第１ワード線（３Ｗ）と第２ワード線（３Ｒ）との組である。第１セレクタ（１１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線対（３Ｗ，３Ｒ）から選択第１ワード線（３Ｗｓ）及び選択第２ワード線（３Ｒｓ）の少なくとも一方を選択する。複数のメモリセル（２０ｊ）は、複数のビット線対（４，５）と複数のワード線対（３Ｗ，３Ｒ）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（２０ｊ）の各々は、トランジスタ（６）と、磁気抵抗素子（７）と、ダイオード（３１）とを備える。トランジスタ（６）は、第１ワード線（３Ｗ）に接続されたゲートと、第１ビット線（４）に接続されたその第１ゲート以外の一方の端子としての第１端子と、第２ビット線（５）に接続された他方の端子としての第２端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、第２ビット線（５）に接続された一方の端子としての第４端子と、他方の端子としての第３端子と含む。ダイオード（３１）は、その第３端子と接続された第１極性の第５端子と、第２ワード線（３Ｒ）に接続されたその第１極性と異なる第２極性の第６端子とを含む。
第１セレクタ（１１）及び第２セレクタ（１４）は、アレイセレクタ（１７ａ）に接続されている。
【００９２】
更に、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４及び５）と、複数のワード線（３）と、プリチャージワード線（３ｐ）と、プリチャージ線（４５）と、複数のプリチャージ電圧線（４８）と、プリチャージ部（４９）と、複数のメモリセル（２）と、第１セレクタ（１１’）と、第２セレクタ（１４）と、第３セレクタ（８）とを具備する。
ここで、複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）とを含む。複数のワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。プリチャージワード線（３ｐ）は、第２方向（Ｘ）に延伸する。プリチャージ線（４５）は、第２方向（Ｘ）に延伸し、プリチャージ電圧（Ｖｐｒ）を供給する。複数のプリチャージ電圧線（４８）は、第２方向（Ｘ）に延伸し、複数のワード線（３）に対応して設けられ、プリチャージ電圧（Ｖｐｒ）を供給する。プリチャージ部（４９）は、プリチャージワード線（３ｐ）とプリチャージ線（４５）と第１ビット線（４）と第２ビット線（５）とに接続され、プリチャージワード線（３ｐ）からの信号に基づいて、第１ビット線（４）と第２ビット線（５）とをプリチャージ電圧（Ｖｐｒ）にプリチャージする。複数のメモリセル（２）は、複数のビット線対（４及び５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。第１セレクタ（１１’）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。
複数のメモリセル（２）の各々は、第１トランジスタ（６）と、第２トランジスタ（１６）と、磁気抵抗素子（７）とを含む。
ただし、第１トランジスタ（６）は、ワード線（３）に接続された第１ゲート（６ｂ）と、第１ビット線（４）に接続された第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。第２トランジスタ（１６）は、ワード線（３）に接続された第２ゲート（１６ｂ）と、第２ビット線（５）に接続された第２ゲート（１６ｂ）以外の一方の端子としての第５端子（１６ａ）と、第２端子（６ｃ）に接続された他方の端子としての第６端子（１６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子をプリチャージ電圧線（４８）に、他方の端子としての第４端子を第２端子（６ｃ）に接続されている。
そして、プリチャージ電圧（Ｖｐｒ）は、書き込み動作時にメモリセル（２）に電流が流されるとき、第１トランジスタ（６）と第２トランジスタ（１６）と磁気抵抗素子（７）とが接続された節点に生じる電圧と同じになるように設定される。
【００９３】
上記の磁気ランダムアクセスメモリにおいて、第１ビット線（４）及び第２ビット線（５）は、非選択時に、プリチャージ電圧（Ｖｐｒ）にプリチャージされる。
【００９４】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のようにして行う。まず、複数のビット線対（４及び５）のうちから一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択して、選択第２ビット線（５ｓ）を所定の電圧（ＧＮＤ）に固定する。同時に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（１６ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、データに基づく所定の電流（Ｉｗ（０）、Ｉｗ（１））を、第１セレクタ（１１’）と選択第１ビット線（４ｓ）と選択セル（２）と選択第２ビット線（５ｓ）と第２セレクタ（１４）とを通る経路に流す。
【００９５】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの読出しは、以下のようにして行う。まず、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。次に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、第１セレクタ（１１’）と選択第１ビット線（４ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）とを含む経路に流したときの選択セル（２ｓ）の電位に基づいてデータの読み出しを行う。
【００９６】
さらに、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４及び５）と、複数のワード線（３）と、複数のメモリセル（２）と、第１読み出しセレクタ（１１’ａ）と、第１書き込みセレクタ（１１’ｂ）と、第２セレクタ（１４）と、第３セレクタ（８）とを具備する。
ここで、複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）とを含む。複数のワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。複数のメモリセル（２）は、複数のビット線対（４及び５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。第１読み出しセレクタ（１１’ａ）は、読み出し動作時に複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第１書き込みセレクタ（１１’ｂ）は、書き込み動作時に複数の第１ビット線（４）から選択第１ビット線（４ａ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。
ただし、複数のメモリセル（２）の各々は、第１トランジスタ（６）と、第２トランジスタ（１６）と、磁気抵抗素子（７）とを含む。第１トランジスタ（６）は、ワード線（３）に接続された第１ゲート（６ｂ）と、第１ビット線（４）に接続された第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。第２トランジスタ（１６）は、ワード線（３）に接続された第２ゲート（１６ｂ）と、第２ビット線（５）に接続された第２ゲート（１６ｂ）以外の一方の端子としての第５端子（１６ａ）と、第２端子（６ｃ）に接続された他方の端子としての第６端子（１６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地（２４）に、他方の端子としての第４端子を第２端子（６ｃ）に接続されている。
【００９７】
ここで、上記に記載の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のようにして行う。まず、複数のビット線対（４及び５）のうちから一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択して、選択第２ビット線（５ｓ）を所定の電圧（ＧＮＤ）に固定する。同時に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択ワード線（３）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、データに基づく所定の電流（Ｉｗ（０）、Ｉｗ（１））を、第１書き込みセレクタ（１１’ａ）と選択第１ビット線（４ｓ）と選択セル（２ｓ）と選択第２ビット線（５ｓ）と第２セレクタ（１４）とを通る経路に流す。
【００９８】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの読出しは、以下のようにして行う。まず、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。同時に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、第１読み出しセレクタ（１１’ｂ）と選択第１ビット線（４ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）とを含む経路に流し、そのときの選択セル（２ｓ）の電位に基づいてデータの読み出しを行う。
【００９９】
更に、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４及び５）と、複数のワード線（３）と、複数のメモリセル（２）と、第１セレクタ（１１’’）と、第２セレクタ（１４’’）と、第３セレクタ（８）とを具備する。
ここで、複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）とを含む。複数のワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。複数のメモリセル（２）は、複数のビット線対（４及び５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。第１セレクタ（１１’’）は、アレイセレクタ（４４）と接続され、書き込み動作時に複数の第１ビット線（４）から選択第１ビット線（４ｓ）又は複数の第２ビット線（５）から選択第２ビット線（５）のいずれか一方を選択し、読み出し動作時に選択第１ビット線（４ｓ）及び選択第２ビット線（５）を選択する。第２セレクタ（１４’’）は、アレイセレクタ（４４）と接続され、書き込み動作時に第１セレクタ（１１’’）で選択された選択第１ビット線（４ｓ）又は選択第２ビット線（５ｓ）と対を成す選択第２ビット線（５ｓ）又は選択第１ビット線（４ｓ）を選択する。第３セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。
ただし、複数のメモリセル（２）の各々は、第１トランジスタ（６）と、第２トランジスタ（１６）と、磁気抵抗素子（７）とを含む。第１トランジスタ（６）は、ワード線（３）に接続された第１ゲート（６ｂ）と、第１ビット線（４）に接続された第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。第２トランジスタ（１６）は、ワード線（３）に接続された第２ゲート（１６ｂ）と、第２ビット線（５）に接続された第２ゲート（１６ｂ）以外の一方の端子としての第５端子（１６ａ）と、第２端子（６ｃ）に接続された他方の端子としての第６端子（１６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地（２４）に、他方の端子としての第４端子を第２端子（６ｃ）に接続されている。
【０１００】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のようにして行う。まず、複数のビット線対（４及び５）のうちから一対の選択第１ビット線（４）及び選択第２ビット線（５）を選択する。同時に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、データに基づく所定の電流（Ｉｗ（０）、Ｉｗ（１））を、第１セレクタ（１１’’）と選択第１ビット線（４ｓ）と選択セル（２ｓ）と選択第２ビット線（５ｓ）と第２セレクタ（１４’’）とを通る経路、又は、第１セレクタ（１１’’）と選択第２ビット線（５ｓ）と選択セル（２ｓ）と選択第１ビット線（４ｓ）と第２セレクタ（１４’’）とを通る経路に流す。
【０１０１】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの読出しは、以下のようにして行う。まず、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。同時に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択し、第１トランジスタ（６）及び第２トランジスタ（１６）を共にオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、第１セレクタ（１１’’）と選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）とを含む経路に流し、そのときの選択セル（２ｓ）の電位に基づいてデータの読み出しを行う。
【０１０２】
更に、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４及び５）と、複数のワード線（３）と、複数のメモリセル（２）と、第１セレクタ（７１）と、第２セレクタ（７２）と、第３セレクタ（８）と、センスアンプ（８１）とを具備する。
複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）とを含む。複数のワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。複数のメモリセル（２）は、複数のビット線対（４及び５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。第１セレクタ（７１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（７２）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数の第１ワード線（３）から選択第１ワード線（３ｓ）を選択する。複数のセンスアンプ（８１）は、第１セレクタ（７１）から延びる複数の第１ビット線（４）の各々に接続された複数の延長第１ビット線（９０内の４）と、複数の第１ビット線（４）の各々に対応する第２セレクタ（７２）から延びる複数の第２ビット線（５）の各々に接続された複数の延長第２ビット線（９０内の５）とに接続され、延長第１ビット線（９０内の４）と延長第２ビット線（９０内の５）との電位差を増幅する。
ただし、複数のメモリセル（２）の各々は、第１トランジスタ（６）と、第２トランジスタ（１６）と、磁気抵抗素子（７）とを含む。第１トランジスタ（６）は、ワード線（３）に接続された第１ゲート（６ｂ）と、第１ビット線（４）に接続された第１ゲート（６ｂ）以外の一方の端子としての第１端子（６ａ）と、他方の端子としての第２端子（６ｃ）とを含む。第２トランジスタ（１６）は、ワード線（３）に接続された第２ゲート（１６ｂ）と、第２ビット線（５）に接続された第２ゲート（１６ｂ）以外の一方の端子としての第５端子（１６ａ）と、第２端子（６ｃ）に接続された他方の端子としての第６端子（１６ｃ）とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子を接地（２４）に、他方の端子としての第４端子を第２端子（６ｃ）に接続されている。
【０１０３】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込み（一括書き込み）は、以下のようにして行う。まず、複数の延長第１ビット線（９０内の４）と複数の延長第２ビット線（９０内の５）とのうちから、順番に、一対の延長選択第１ビット線（９０内の４ｓ）及び延長選択第２ビット線（９０内の５ｓ）を選択して、延長選択第１ビット線（９０内の４ｓ）と延長選択第２ビット線（９０内の５ｓ）とにデータに基づく信号を入力する。次に、センスアンプ（８１）が、信号を増幅して、延長選択第１ビット線（９０内の４ｓ）と延長選択第２ビット線（９０内の５ｓ）とに出力する。続いて、第３セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。次に、第１セレクタ（７１）及び第２セレクタ（７２）が、複数のビット線対（４及び５）を選択する。そして、複数のビット線対（４及び５）の各々と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される同一の選択ワード線（３ｓ）に接続する複数の選択セル（２ｓ）に対して、増幅された信号に基づいた電流（Ｉｗ（０），Ｉｗ（１））を、複数の選択セル（２ｓ）に流す。
【０１０４】
なお、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込み（一つのデータ）は、以下のようにして行う。まず、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。同時に、複数のビット線対（４及び５）を選択する。次に、複数の延長第１ビット線（９０内の４）と複数の延長第２ビット線（９０内の５）とのうちから一対の延長選択第１ビット線（９０内の４ｓ）及び延長選択第２ビット線（９０内の５ｓ）を選択して、延長選択第１ビット線（９０内の４）ｓと延長選択第２ビット線（９０内の５ｓ）とにデータに基づく信号を入力する。続いて、延長選択第１ビット線（９０内の４ｓ）と延長選択第２ビット線（９０内の５ｓ）とに対応する第１ビット線（４）及び第２ビット線（５）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、信号に基づいた電流（Ｉｗ（０），Ｉｗ（１））を、選択セル（２ｓ）に流すことにより行う。
【０１０５】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）からのデータの読み出し（一括読み出し）は、以下のようにして行う。まず、第１セレクタ（７１）が、複数の第１ビット線（４）を選択する。同時に、第３セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択し、第１トランジスタ（６）をオンとする。そして、複数の第１ビット線（４）の各々と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される同一の選択ワード線（３ｓ）に接続する複数の選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、複数の第１ビット線（４）の各々と、対応する複数の選択セル（２ｓ）の各々の磁気抵抗素子（７）とを含む経路に流したときの選択セル（２ｓ）の電位に基づいて行う。
【０１０６】
なお、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）からのデータの読み出し（一つのデータ）は、以下のようにして行う。まず、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。次に、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択し、第１トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、選択第１ビット線（４ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）とを含む経路に流し、そのときの選択セル（２ｓ）の電位に基づいてデータの読み出しを行う。
【０１０７】
更に、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４及び５）と、複数のワード線対（３ｃ及び３ｄ）と、複数のメモリセル（２ｅ）とを具備する。
複数のビット線対（４及び５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）とを含む。複数のワード線対（３ｃ及び３ｄ）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する第１ワード線（３ｃ）と第２ワード線（３ｄ）とを含む。複数のメモリセル（２ｅ）は、複数のビット線対（４及び５）と複数のワード線対（３ｃ及び３ｄ）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（２ｅ）の各々は、第１トランジスタ（６）と、第２トランジスタ（１６）と、磁気抵抗素子（７）とを備える。
ただし、第１トランジスタ（６）は、ゲート電極（６ｂ）を第１ワード線（３ｃ）に、残りの一方の端子（６ａ）を第１ビット線（４）に、他方の端子（６ｃ）を磁気抵抗素子（７）に接続されている。第２トランジスタ（１６）は、ゲート電極（１６ｃ）を第２ワード線（３ｄ）に、残りの一方の端子（１６ｃ）を第１トランジスタ（６）の他方の端子（６ｃ）に、他方の端子（１６ａ）を第２ビット線（５）に接続されている。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子を接地（２４）に、他方の端子を第１トランジスタ（６）の他方の端子（６ｃ）に接続されている。
そして、第１ビット線（４）と対を成す第２ビット線（５）は、第２ビット線（５）の両隣となる２本の第１ビット線（４）に共用される。
【０１０８】
ここで、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２ｅ）へのデータの書き込みは、以下のようにして行う。まず、複数のビット線対（４及び５）のうちから一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択して、選択第２ビット線（５ｓ）を所定の電圧（Ｖｔｅｒｍ）に固定する。同時に、複数のワード線対（３ｃ及び３ｄ）のうちから一対の選択第１ワード線（３ｃｓ）及び選択第２ワード線（３ｄｓ）を選択して、第１トランジスタ（６）と第２トランジスタ（１６）とを共にオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択第１ワード線（３ｃｓ）及び選択第２ワード線（３ｄｓ）とにより複数のメモリセル（２ｅ）から選択される選択セル（２ｅｓ）に対して、データに基づく所定の電流（Ｉｗ（０）、Ｉｗ（１））を、選択第１ビット線（４ｓ）と選択セル（２ｅｓ）と選択第２ビット線（５ｓ）とを含む経路に流す。
【０１０９】
一方、上記の磁気ランダムアクセスメモリにおいて、メモリセル（２ｅ）からのデータの読出しは、以下のようにして行う。まず、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。同時に、複数の第１ワード線（３ｃ）のうちから選択第１ワード線（３ｃｓ）を選択して、第１トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択第１ワード線（３ｃｓ）とにより複数のメモリセル（２ｅ）から選択される選択セル（２ｅｓ）に対して、所定の電流（Ｉｓ）を、選択第１ビット線（４ｓ）と選択セル（２ｅｓ）の磁気抵抗素子（７）とを含む経路に流したときの選択セル（２ｅｓ）の電位に基づいてデータの読み出しを行う。
【０１１０】
更に、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４，５）と、ワード線（３）と、第１セレクタ（１１）と、第２セレクタ（１４）と、第３セレクタ（８）と、複数のメモリセル（２０ｆ）とを具備する。複数のビット線対（４，５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）との組である。ワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。第１セレクタ（１１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。複数のメモリセル（２０ｆ）は、複数のビット線対（４，５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（２０ｆ）の各々は、トランジスタ（６）と、磁気抵抗素子（７）と、第２ダイオード（３２）と、第３ダイオード（３３）とを備える。トランジスタ（６）は、ワード線（３）に接続されたゲートと、第１ビット線（４）に接続されたそのゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、その第２端子に接続された一方の端子としての第３端子と、所定の電圧を供給する電圧源（２４ａ）に接続された他方の端子としての第４端子と含む。第２ダイオード（３２）は、その第２端子に接続された第１極性の第５端子と、第２ビット線（５）に接続されたその第１極性と異なる第２極性の第６端子とを含む。第３ダイオード（３３）は、第２ビット線（５）に接続されたその第１極性の第７端子と、その第２端子に接続されたその第２極性の第８端子とを含む。
【０１１１】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２０ｆ）へのデータの書き込みは、以下のように行う。まず、第１セレクタ（１１）及び第２セレクタ（１４）が、複数のビット線対（４，５）から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択第１ワード線（３ｓ）とにより複数のメモリセル（２０ｆ）から選択される選択セル（２０ｆｓ）に対して、データに基づく電流を、選択第１ビット線（４ｓ）と選択セル（２０ｆｓ）と選択第２ビット線（５ｓ）とを含む経路に流すことにより行う。
【０１１２】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２０ｆ）からのそのデータの読み出しは、以下のように行う。まず、第１セレクタ（１１）が、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。第３セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２０ｆ）から選択される選択セル（２０ｆｓ）に対して、所定の電流を、選択第１ビット線（４ｓと選択セル（２０ｆｓ）の磁気抵抗素子（７）とを含む経路に流したときの選択セル（２０ｆｓ）の電位に基づいて行う。
【０１１３】
更に、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４，５）及び複数の第３ビット線（３５）と、ワード線（３）と、第１セレクタ（１１−１）と、第２セレクタ（１４）と、第３セレクタ（１１−２）と、第４セレクタ（８）と、複数のメモリセル（２）とを具備する。複数のビット線対（４，５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）との組である。複数の第３ビット線（３５）は、第１方向（Ｙ）に延伸する。ワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。第１セレクタ（１１−１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（１１−２）は、複数の第３ビット線（３５）から選択第３ビット線（３５ｓ）を選択する。第４セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。複数のメモリセル（２）は、複数のビット線対（４，５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（２）の各々は、トランジスタ（６）と、磁気抵抗素子（７）と、第２ダイオード（３２）と、第３ダイオード（３３）とを備える。トランジスタ（６）は、ワード線（３）に接続されたゲートと、第１ビット線（４）に接続されたそのゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、その第２端子に接続された一方の端子としての第４端子と、第３ビット線（３５）に接続された他方の端子としての第３端子と含む。第２ダイオード（３２）は、その第２端子に接続された第１極性の第５端子と、第２ビット線（５）に接続されたその第１極性と異なる第２極性の第６端子とを含む。第３ダイオード（３３）は、第２ビット線（５）に接続されたその第１極性の第７端子と、その第２端子に接続されたその第２極性の第８端子とを含む。
【０１１４】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のように行う。まず、第１セレクタ（１１−１）及び第２セレクタ（１４）が、複数のビット線対（４，５）から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。このとき、第２セレクタ（１４）が、選択第２ビット線（５ｓ）を所定の電圧（Ｖｔｅｒｍ）に固定する。第４セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択第１ワード線（３ｓ）とにより複数のメモリセル（２０ｆ）から選択される選択セル（２ｓ）に対して、データに基づく所定の電流（Ｉｗ（１）、Ｉｗ（０））を、選択第１ビット線（４ｓ）と選択セル（２ｓ）と選択第２ビット線（５ｓ）とを含む経路に流すことにより行う。このとき、第３ビット線（３５）は、第４端子の電位が第３端子の電位と概ね同電位になるような電位に設定される。
【０１１５】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）からのそのデータの読み出しは、以下のように行う。まず、第１セレクタ（１１−１）が、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。第３セレクタ（１１−２）が、複数の第３ビット線（３５）のうちから選択第３ビット線（３５ｓ）を選択する。第４セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、選択第３ビット線（３５ｓ）と選択セル（２ｓ）の磁気抵抗素子（７）と選択第１ビット線（４ｓ）とを含む経路に流したときの選択セル（２ｓ）の電位に基づいて行う。
【０１１６】
更に、本発明の磁気ランダムアクセスメモリは、複数のメモリセルアレイ（４１ｆ）と、複数のメモリセルアレイ（４１ｆ）のうちから選択セルアレイ（４１ｆｓ）を選択するアレイセレクタ（１７ａ）とを具備する。
複数のメモリセルアレイ（４１ｆ）の各々は、複数のビット線対（４，５）と、ワード線（３）と、第１セレクタ（１１）と、第２セレクタ（１４）と、第３セレクタ（８）と、複数のメモリセル（２０ｆ）とを具備する。複数のビット線対（４，５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）との組である。ワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。第１セレクタ（１１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。複数のメモリセル（２０ｆ）は、複数のビット線対（４，５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（２０ｆ）の各々は、トランジスタ（６）と、磁気抵抗素子（７）と、第２ダイオード（３２）と、第３ダイオード（３３）とを備える。トランジスタ（６）は、ワード線（３）に接続されたゲートと、第１ビット線（４）に接続されたその第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、その第２端子に接続された一方の端子としての第３端子と、所定の電圧を供給する電圧源（２４ａ）に接続された他方の端子としての第４端子と含む。第２ダイオード（３２）は、その第２端子に接続された第１極性の第５端子と、第２ビット線（５）に接続されたその第１極性と異なる第２極性の第６端子とを含む。第３ダイオード（３３）は、第２ビット線（５）に接続されたその第１極性の第７端子と、その第２端子に接続されたその第２極性の第８端子とを含む。
第１セレクタ（１１）及び第２セレクタ（１４）は、アレイセレクタ（１７ａ）に接続されている。
【０１１７】
更に、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４，５）と、ワード線（３）と、第１セレクタ（１１）と、第２セレクタ（１４）と、第３セレクタ（８）と、複数のメモリセル（２０ｇ）とを具備する。複数のビット線対（４，５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）との組である。ワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。第１セレクタ（１１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。複数のメモリセル（２０ｇ）は、複数のビット線対（４，５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（２０ｇ）の各々は、トランジスタ（６）と、磁気抵抗素子（７）と、第２ダイオード（３２）と、第３ダイオード（３３）とを備える。トランジスタ（６）は、ワード線（３）に接続されたゲートと、第１ビット線（４）に接続されたその第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、その第２端子に接続された一方の端子としての第３端子と、所定の電圧を供給する電圧源（２４ａ）に接続された他方の端子としての第４端子と含む。第２ダイオード（３２）は、第２ビット線（５）に接続された第１極性の第５端子と、その第１極性と異なる第２極性の第６端子とを含む。第３ダイオード（３３）は、その第２端子に接続されたその第１極性の第７端子と、その第６端子に接続されたその第２極性の第８端子とを含む。
【０１１８】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２０ｇ）へのデータの書き込みは、以下のように行う。まず、第１セレクタ（１１）及び第２セレクタ（１４）が、複数のビット線対（４，５）から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２０ｇ）から選択される選択セル（２０ｇｓ）に対して、そのデータに基づく電流を、選択第１ビット線（４ｓ）と選択セル（２０ｇｓ）と選択第２ビット線（５ｓ）とを含む経路に流すことにより行う。このとき、そのデータに基づいて第２ダイオード（３２）又は第３ダイオード（３３）のいずれか一方にかかる逆方向の電圧は、ブレークダウン電圧以上である。
【０１１９】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２０ｇ）からのそのデータの読み出しは、以下のように行う。まず、第１セレクタ（１１）が、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。第３セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２０ｇ）から選択される選択セル（２０ｇｓ）に対して、所定の電流を、選択第１ビット線（４ｓ）と選択セル（２０ｇｓ）の磁気抵抗素子（７）とを含む経路に流したときの選択セル（２０ｇｓ）の電位に基づいて行う。
【０１２０】
更に、本発明の磁気ランダムアクセスメモリは、複数のビット線対（４，５）、及び複数の第３ビット線と、ワード線（３）と、第１セレクタ（１１−１）と、第２セレクタ（１４）と、第３セレクタ（１１−２）と、第４セレクタ（８）と、複数のメモリセル（２）とを具備する。複数のビット線対（４，５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）との組である。複数の第３ビット線（３５）は、第１方向（Ｙ）に延伸する。ワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。第１セレクタ（１１−１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第２セレクタ（１１−２）は、複数の第３ビット線（３５）から選択第１ビット線（３５ｓ）を選択する。第４セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。複数のメモリセル（２０は、複数のビット線対（４，５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（２）の各々は、トランジスタ（６）と、磁気抵抗素子（７）と、第２ダイオード（３２）と、第３ダイオード（３３）とを備える。トランジスタ（６）は、ワード線（３）に接続されたゲートと、第１ビット線（４）に接続されたそのゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、その第２端子に接続された一方の端子としての第４端子と、第３ビット線（３５）に接続された他方の端子としての第３端子と含む。第２ダイオード（３２）は、第２ビット線（５）に接続された第１極性の第５端子と、その第１極性と異なる第２極性の第６端子とを含む。第３ダイオード（３３）は、その第２端子に接続されたその第１極性の第７端子と、その第６端子に接続されたその第２極性の第８端子とを含む。
【０１２１】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）へのデータの書き込みは、以下のように行う。まず、第１セレクタ（１１−１）及び第２セレクタ（１４）が、複数のビット線対（４，５）から一対の選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）を選択する。このとき、第２セレクタ（１４）が、選択第２ビット線（５ｓ）を所定の電圧（Ｖｔｅｒｍ）に固定する。第４セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）及び選択第２ビット線（５ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、そのデータに基づく電流を、選択第１ビット線（４ｓ）と選択セル（２ｓ）と選択第２ビット線（５ｓ）とを含む経路に流すことにより行う。このとき、そのデータに基づいて第２ダイオード（３２）又は第３ダイオード（３３）のいずれか一方にかかる逆方向の電圧は、ブレークダウン電圧以上である。第３ビット線（３５）は、第４端子の電位が第３端子の電位と概ね同電位になるような電位に設定される。
【０１２２】
上記の磁気ランダムアクセスメモリにおいて、メモリセル（２）からのそのデータの読み出しは、以下のように行う。まず、第１セレクタ（１１−１）が、複数の第１ビット線（４）のうちから選択第１ビット線（４ｓ）を選択する。第３セレクタ（１１−２）が、複数の第３ビット線（３５）のうちから選択第３ビット線（３５ｓ）を選択する。第４セレクタ（８）が、複数のワード線（３）のうちから選択ワード線（３ｓ）を選択して、トランジスタ（６）をオンとする。そして、選択第１ビット線（４ｓ）と、選択ワード線（３ｓ）とにより複数のメモリセル（２）から選択される選択セル（２ｓ）に対して、所定の電流（Ｉｓ）を、選択第３ビット線（３５ｓ）と選択セル（２０ｇｓ）の磁気抵抗素子（７）と選択第１ビット線（４ｓ）とを含む経路に流したときの選択セル（２０ｇｓ）の電位に基づいて行う。
【０１２３】
更に、本発明の磁気ランダムアクセスメモリは、複数のメモリセルアレイ（４１ｇ）と、複数のメモリセルアレイ（４１ｇ）のうちから選択セルアレイ（４１ｇｓ）を選択するアレイセレクタ（１７ａ）とを具備する。
複数のメモリセルアレイ（４１ｇ）の各々は、複数のビット線対（４，５）と、ワード線（３）と、第１セレクタ（１１）と、第２セレクタ（１４）と、第３セレクタ（８）と、複数のメモリセル（２０ｇ）とを具備する。複数のビット線対（４，５）は、第１方向（Ｙ）に延伸する第１ビット線（４）と第２ビット線（５）との組である。ワード線（３）は、第１方向（Ｙ）に実質的に垂直な第２方向（Ｘ）に延伸する。第１セレクタ（１１）は、複数の第１ビット線（４）から選択第１ビット線（４ｓ）を選択する。第２セレクタ（１４）は、複数の第２ビット線（５）から選択第２ビット線（５ｓ）を選択する。第３セレクタ（８）は、複数のワード線（３）から選択ワード線（３ｓ）を選択する。複数のメモリセル（２０ｇ）は、複数のビット線対（４，５）と複数のワード線（３）とが交差する位置のそれぞれに対応して設けられている。
複数のメモリセル（２０ｇ）の各々は、トランジスタ（６）と、磁気抵抗素子（７）と、第２ダイオード（３２）と、第３ダイオード（３３）とを備える。トランジスタ（６）は、ワード線（３）に接続されたゲートと、第１ビット線（４）に接続されたその第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む。磁気抵抗素子（７）は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、その第２端子に接続された一方の端子としての第３端子と、所定の電圧を供給する電圧源（２４ａ）に接続された他方の端子としての第４端子と含む。第２ダイオード（３２）は、第２ビット線（５）に接続された第１極性の第５端子と、その第１極性と異なる第２極性の第６端子とを含む。第３ダイオード（３３）は、その第２端子に接続されたその第１極性の第７端子と、その第６端子に接続されたその第２極性の第８端子とを含む。
第１セレクタ（１１）及び第２セレクタ（１４）は、アレイセレクタ（４１ｇ）に接続されている。そのデータに基づいて、書き込み動作時に、第２ダイオード（３２）又は第３ダイオード（３３）のいずれか一方にかかる逆方向の電圧は、ブレークダウン電圧以上である。
【０１２４】
上記の磁気ランダムアクセスメモリにおいて、磁気抵抗素（７）にそのデータを書き込むための書き込み電流（Ｉｗ）が流れる経路上のトランジスタの閾値電圧（Ｖｔｗ）は、電源電圧（Ｖｄｄ）の１／２以下の電圧がそのトランジスタのソースとドレインとの間に印加される前提で設計される
磁気ランダムアクセスメモリ。
【０１２５】
上記の磁気ランダムアクセスメモリにおいて、トランジスタのゲート長（Ｌｗ）は、標準のトランジスタに比較して小さく設計される。ここで、その標準のトランジスタは、その電源電圧（Ｖｄｄ）の１／２よりも大きい電圧がソースとドレインとの間に印加される前提で設計される。
【０１２６】
上記の磁気ランダムアクセスメモリにおいて、磁気抵抗素子（７）にそのデータを書き込むための書き込み電流（Ｉｗ）が流れる層（２９）を挟んで、磁気抵抗素子（７）と反対側に設けられた磁気構造体（７−１）を更に具備する。そして、磁性構造体（７−１）は、書き込み電流（Ｉｗ）により磁気抵抗素子（７）付近に発生する磁場（ＨＩ）に、書き込み電流（Ｉｗ）による自身の磁化で発生する磁場（ＨＪ）を重畳する。
【０１２７】
上記の磁気ランダムアクセスメモリにおいて、磁気抵抗素子（７）の形状は、記磁気抵抗素子（７）の磁化容易軸に対して、非対称である。
【発明の効果】
【０１２８】
本発明の磁気ランダムアクセスメモリは、第１（及び第２）トランジスタを有し、磁気抵抗素子の片方の端子が接続される節点に電流が流れるのは選択セルのみとなる。そのため、書き込み電流が非選択セルに対して印加する磁場は非常に小さく、選択性の高いメモリセルを得ることができている。また、本発明の磁気ランダムアクセスメモリは、読み出しおよび書き込みのどちらの状態でも、行の選択はワード線の活性化によってのみ行われるので、Ｘセレクタの構成が簡単に出来て、Ｘセレクタ面積の小さい、ひいてはチップサイズの小さいＭＲＡＭを得ることができている。
【発明を実施するための最良の形態】
【０１２９】
以下、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの実施の形態に関して、添付図面を参照して説明する。
【０１３０】
（第１の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１の実施の形態について説明する。
【０１３１】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１の実施の形態の構成について説明する。図１は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４、複数の第２ビット線５、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電流源回路１２、Ｙ側電源回路１９、読み出し電流負荷回路１３、Ｙ側電流終端回路１４及びセンスアンプ１５を具備する。
【０１３２】
メモリセルアレイ１は、メモリセル２が行列に配列されている。ここで、メモリセル２は、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６と磁気抵抗素子７とを含む。なお、リファレンス用のメモリセル２をリファレンスセル２ｒと記す。
第１トランジスタとしての第１ＭＯＳトランジスタ６は、ゲート（第１ゲート）をワード線３に、ソース（第１端子）を第１ビット線４に、ドレイン（第２端子）を磁気抵抗素子７の一端側（第４端子）及び第２ＭＯＳトランジスタ１６のドレイン（第６端子）に接続している。
第２ＭＯＳトランジスタ１６は、ゲート（第２ゲート）をワード線３に、ソース（第５端子）を第２ビット線５に、ドレイン（第６端子）を磁気抵抗素子７の一端側（第４端子）及び第１ＭＯＳトランジスタ６のドレイン（第２端子）に接続している。
読み出し動作時において、第１ＭＯＳトランジスタ６は、磁気抵抗素子７を第１ビット線４に接続し、磁気抵抗素子７−第１ビット線４に電流を流すために用いられる。書き込み動作時において、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６は、第１ビット線４と第２ビット線５とを接続して磁気抵抗素子７近傍に電流を流すために用いる。
磁気抵抗素子７は、一端側（第４端子）を上記各トランジスタに、他端側（第３端子）を接地配線２４に接続さている。記憶されるデータに応じて磁化方向が反転される自発磁化を有する。
【０１３３】
第１ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、Ｙセレクタ１１に接続されている。なお、リファレンス用の第１ビット線４を、リファレンス第１ビット線４ｒと記す。
第２ビット線５は、第１ビット線４と対を成し、Ｙ軸方向へ延伸して設けられ、Ｙ側電流終端回路１４に接続されている。なお、リファレンス用の第２ビット線５を、リファレンス第２ビット線５ｒと記す。
ワード線３は、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられＸセレクタ８に接続されている。
そして、上記各メモリセル２は、上記の第１ビット線と第２ビット線との複数の組と複数のワード線とが交差する位置のそれぞれに対応して設けられている。
【０１３４】
Ｘセレクタ８は、データの読み出し動作時及び書き込み動作時のいずれの場合にも、複数のワード線３から、１つのワード線３を選択ワード線３ｓとして選択する。
Ｙセレクタ１１は、データの読み出し動作時及び書き込み動作時のいずれの場合にも、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。
ここで、選択ワード線３ｓと選択第１ビット線４ｓとで選択されるメモリセル２を、選択セル２ｓと記す。
【０１３５】
Ｙ側電流源回路１２は、データの書き込み動作時に、選択第１ビット線４ｓへ所定の電流の供給又は引き込みを行う電流源である。電流の向きを定める電流セレクタ部１２ｂと、定電流を供給する定電流源１２ａを備える。
Ｙ側電流終端回路１４は、データの書き込み動作時に、複数の第２ビット線５から、選択第１ビット線４ｓと対を成す１つの第２ビット線５を選択第２ビット線５ｓとして選択する。
Ｙ側電源回路１９は、データの書き込み動作時に、Ｙ側電流終端回路１４へ所定の電圧を供給する。
ここで、Ｙ側電流源回路１２による所定の電流は、書き込むデータに応じて、選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓの経路を、Ｙセレクタ１１へ流れ込む方向又はＹセレクタ１１から流れ出す方向に流れる。
【０１３６】
読み出し電流負荷回路１３は、データの読み出し動作時に、選択第１ビット線４ｓへ所定の電流を流す。同様に、データの読み出し動作時に、リファレンス第１ビット線４ｒへ所定の電流を流す。
センスアンプ１５は、リファレンスセル２ｒにつながるリファレンス第１ビット線４ｒの電圧と、選択セル２ｓにつながる選択第１ビット線４ｓの電圧との差に基づいて、選択セル２ｓからデータを読み出し、そのデータを出力する。
【０１３７】
ここで、リファレンスセル２ｒは、基本構造は通常のメモリセル２と同様の構成である。ただし、抵抗値が所定（読み出し電流負荷回路１３が流す所定の電流により、「１」のデータを有する磁気抵抗素子７の電圧降下分と、「０」のデータを有する磁気抵抗素子７の電圧降下分との中間の電圧降下を有する）の値に固定され、他のメモリセル２の読み出し動作の際、参照される。そのような設定としては、リファレンスセル２ｒに流す電流の値の設定や、リファレンスセル２ｒの磁気抵抗素子７の膜特性（膜厚、材料）等の変更により可能である。
【０１３８】
図２は、図１に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２を代表して示している。
メモリセル２の第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、ワード線３からＹ軸方向に枝分かれしたワード線３−１を利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線３７を介して第２ＭＯＳトランジスタ１６のドレイン１６ｃ（第６端子）に接続している。第２ＭＯＳトランジスタ１６は、ゲート１６ｂ（第２ゲート端子）が、ワード線３からＹ軸方向に枝分かれしたワード線３−２を利用している。ソース１６ａ（第５端子）は、コンタクト配線３８を介して第２ビット線５に接続している。
【０１３９】
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。ここでは、引き出し配線層２９を流れる電流は、Ｘ軸方向にながれるので、磁気抵抗素子７が感じる磁界の方向はＹ軸方向である。従って、Ｙ軸方向に磁化容易となる形状で設けられる。例えば、Ｙ軸方向に平行な長軸を有する楕円又は楕円に類似の形状である。磁気抵抗素子７の一端側（第４端子）は引き出し配線層２９に、他端側（第３端子）は接地配線２４（図２において図示されず）に接続されている。他端側（第３端子）の接地配線２４は、メモリセル２ごとに分離する必要が無いため、一体に形成される。それを示しているのが図３である。
【０１４０】
図３は、接地配線を示す図である。接地（ＧＮＤ）配線２４は、図２に示すメモリセルアレイ１の更に上方において、メモリセルアレイ全体を覆うように設けられている。ただし、図３においては、１つのメモリセル２を１つの磁気抵抗素子７で代表させて示している。
【０１４１】
図４（ａ）は、メモリセル２の構造を示し、図２におけるＡＡ’断面を示す図である。
第１ＭＯＳトランジスタ６は、半導体基板の表面部に形成される。半導体基板内に設けられた第１拡散層としてのソース６ａは、Ｚ軸方向に延びるコンタクト配線２８を介して第１ビット線４と接続している。第２拡散層としてのドレイン６ｃは、Ｚ軸方向に延びるコンタクト配線２７を介して引き出し配線層２９の一端に接続している。第１ゲートとしてのゲート６ｂは、ワード線３から枝分かれしたワード線３−１を利用している。ただし、ドレイン６ｃは、ソース６ａよりもメモリセル２の内側に設けられている。
第２ＭＯＳトランジスタ１６は、半導体基板の表面部に形成される。半導体基板内に設けられた第３拡散層としてのソース１６ａは、Ｚ軸方向に延びるコンタクト配線３８を介して第２ビット線５と接続している。第４拡散層としてのドレイン１６ｃは、Ｚ軸方向に延びるコンタクト配線３７を介して引き出し配線層２９の他端に接続している。第２ゲートとしてのゲート１６ｂは、ワード線３から枝分かれしたワード線３−２を利用している。ただし、ドレイン１６ｃは、ソース１６ａよりもメモリセル２の内側に設けられている。
磁気抵抗素子７は、一端側において引き出し配線層２９上に接続して設けられている。他端側は、コンタクト配線２６を介して、接地（ＧＮＤ）線２４に接続されている。
【０１４２】
図４（ｂ）は、磁気抵抗素子７の構造を示す断面図である。磁気抵抗素子７は、フリー層２１と、ピン層２３とトンネル絶縁層２２とを備える。ピン層２３は、引き出し配線層２９上に形成され、トンネル絶縁層２２は、ピン層２３の上に形成され、フリー層２１は、トンネル絶縁層２２の上に形成される。ピン層２３とフリー層２１とは、いずれも強磁性体で形成され、それぞれに自発磁化を有している。ピン層２３の自発磁化の方向は、＋Ｘの方向に固定されている。フリー層２１の自発磁化の方向は、反転可能であり、＋Ｘ方向と−Ｘ方向との２つの方向を向くことが出来る。メモリセル２に記憶されるデータは、フリー層２１の自発磁化の方向として記憶される。そして、自発磁化の方向の違いによる磁気抵抗素子７の抵抗値の違いにより、データを読み出す。トンネル絶縁層２２は、絶縁体で形成される。トンネル絶縁層２２の膜厚は、トンネル電流が流れる程度に薄い。
【０１４３】
図７０は、トランジスタのゲート長と閾値電圧との関係を示すグラフである。縦軸は、閾値電圧Ｖｔ、横軸はゲート長Ｌｗである。
一般に、トランジスタのゲート長Ｌｗは、特別な場合を除き、安定した閾値電圧Ｖｔｗが得られる最小のゲート長Ｌｗａを持って決定される。そのときのドレイン−ソース間電圧Ｖｄｓは電源電圧Ｖｄｄである（曲線Ａ）。しかし、書込みの電流経路（…−第１ビット線４−メモリセル２−第２ビット線５−…）のみをについて考えると、メモリセル２の両端子側にトランジスタをはじめとする選択素子が存在する。これらの素子は素子抵抗を持つ。各素子を抵抗素子とみなせば、抵抗素子は、電源（Ｖｄｄ）側と接地（Ｇｎｄ）側とに等分に分割した方が、効率が良い。その場合、メモリセル２の電位はおよそＶｄｄ／２以下となる。
そこで、本発明においては、書込みの電流経路にあるトランジスタ、特にメモリセル２のトランジスタ（第１ＭＯＳトランジスタ６及び第２トランジスタ１６）のゲート長ＬｗをＶｄｄ／２のＶｄｓで最適化する（曲線Ｂ）。より低いＶｄｓでは、より細いＬｗｂのところで安定した閾値電圧Ｖｔｗが得られる。それにより、Ｌｗｂは、Ｌｗａより細くできる。Ｌｗが細くなったことで、直接的に、セル面積を小さくすることが可能となる。
【０１４４】
図７１は、トランジスタの電流能力とゲート長の関係を示すグラフである。縦軸は、電流能力Ｉｏｎ、横軸は、ゲート長Ｌｗである。
トランジスタの電流能力Ｉｏｎは、ゲート長Ｌｗの増加に伴い、単調に減少している。すなわち、図７０の説明にあるようにゲート長Ｌｗを小さくすることにより、同じメモリセル面積でより大きな書込み電流を流すことが出来る。これにより、チップ面積を増やすことなく、動作マージンを増大させることが可能になる。
【０１４５】
図７２は、トランジスタのゲート長と閾値電圧との関係を示すグラフである。縦軸は、閾値電圧Ｖｔ、横軸はゲート長Ｌｗである。
一般に、トランジスタの安定した閾値電圧Ｖｔｗは、シリコン基板の不純物注入の濃度等によって制御される。閾値電圧Ｖｔｗを低めに設定すると、一般的なトランジスタにおける電流能力の式Ｉｏｎ∝（Ｖｇｓ−Ｖｔｗ）２：（ここでＶｇｓはゲートソース間電圧）より導き出されるように、トランジスタの電流能力を向上することが出来る。しかし、一方で、Ｖｔｗを低くすると、Ｌｗが大きくなる。すなわち、図７０の曲線ＡのＬｗａに対して、図７２の曲線ＣのＬｗｃのように、Ｌｗａ＜Ｌｗｃとなり、必ずしも有利ではない。そのため、Ｖｔｗは、総合的に最適化されている。
ここで、図７０での説明のように、ＶｄｓをＶｄｄ／２とすれば、Ｌｗを低くしたまま、低いＶｔｗを設定することができる。それにより、曲線Ｄに示すように、低いＶｔｗで、より低いゲート長Ｌｗｄとすることが出来る。従って、同じメモリセル面積でより大きな書込み電流を流すことが出来る。これにより、チップ面積を増やすことなく、動作マージンを増大させることが可能になる。
【０１４６】
図７０から図７２の説明は、書き込み電流の経路にトランジスタがある他のメモリセル及びメモリセルアレイについても同様に適用することが出来る。
【０１４７】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１の実施の形態の動作について説明する。
図５は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１の実施の形態の動作を説明する図である。すなわち、図５は、１つのメモリセル２を例にとって、書き込み及び読み出し経路の回路を例示した回路図を示す。
【０１４８】
メモリセル２からのデータの読み出しは、以下のようにして行う。
（１）ステップＳ０１
Ｘセレクタ８は、行アドレス（２ビット：Ｘ０及びＸ１）の入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（２）ステップＳ０２
Ｙセレクタ１１は、列アドレス（２ビット：Ｙ０及びＹ１）の入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、読み出しアクティブ信号ＲＡにより、読み出し電流負荷回路１３は、選択第１ビット線４ｓに所定の電流Ｉｓを流し、リファレンス第１ビット線４ｒに所定の電流Ｉｒを流す。
このとき、読み出し電流負荷回路１３から選択第１ビット線４ｓを介して、選択セル２ｓの第１ＭＯＳトランジスタ６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｓが流れ込む。同様に、読み出し電流負荷回路１３−リファレンス第１ビット線４ｒ−選択リファレンスセル２ｒ（選択ワード線３ｓとリファレンス第１ビット線４ｒとの交点に対応するリファレンスセル２ｒ）の第１ＭＯＳトランジスタ６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｒが流れ込む。
（３）ステップＳ０３
読み出しアクティブ信号ＲＡにより、センスアンプ１５は、所定の電流Ｉｓを流したときの選択第１ビット線４ｓの電圧と、所定の電流Ｉｒを流したときのリファレンス第１ビット線４ｒの電圧との差に基づいて、「１」又は「０」のいずれか一方を出力する。
【０１４９】
以上の読み出し動作により、選択セル２ｓのデータを読み出すことができる。
【０１５０】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０１５１】
（１）ステップＳ１１
Ｘセレクタ８は、行アドレス（２ビット：Ｘ０及びＸ１）の入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（２）ステップＳ１２
Ｙセレクタ１１は、列アドレス（２ビット：Ｙ０及びＹ１）の入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。また、書き込みアクティブ信号ＷＡにより、Ｙ側電流終端回路１４は、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。
このとき、Ｙ側電流終端回路１４は、選択第２ビット線５ｓに、所定の電圧Ｖｔｅｒｍを印加する。Ｙ側電流源回路１２は、書き込みアクティブ信号ＷＡとデータ信号Ｄａｔａに基づいて、データ信号Ｄａｔａに対応した所定の大きさを有する電流Ｉｗ（０）（「０」の場合：Ｙ側電流源回路１２に引き込む方向）又は電流Ｉｗ（１）（「１」の場合、Ｙ側電流源回路１２から流れ出る方向）を選択第１ビット線４ｓ−選択セル２ｓへ流す。
電流Ｉｗ（０）又は電流Ｉｗ（１）は、選択第２ビット線５ｓ−選択セル２ｓの第２ＭＯＳトランジスタ１６（−選択セル２ｓの引き出し配線層２９）−選択セル２ｓの第１ＭＯＳトランジスタ６−選択第１ビット線４ｓの経路を、順又は逆の方向に流れる。
（３）ステップＳ１３
選択セル２ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（＋Ｘ方向）又は電流Ｉｗ（１）（−Ｘ方向）が流れることにより、−Ｙ方向、又は、＋Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄａｔａに対応する自発磁化を記憶する。
【０１５２】
なお、リファレンスアクティブ信号ＳＲは、リファレンスセル２ｒに書き込みを行う際に、リファレンスセル２ｒを選択する信号であり、通常のメモリセル２における書き込みアクティブ信号ＷＡに対応する。
【０１５３】
以上の書き込み動作により、選択セル２ｓにデータを書き込むことができる。
【０１５４】
図６は、選択セル２ｓの磁気抵抗素子７に印加される磁場Ｈ０とアステロイト゛カーブとの比較を示すグラフである。印加される磁場Ｈ０（Ｈ０（０）及びＨ０（１））がアステロイドカーブの外側になるように、電流Ｉｗ（０）及び電流Ｉｗ（１）の大きさを設定する。選択されないメモリセル２（以下、「非選択セル２」という）には一切電流が流れないので非選択セル２への誤書き込みの恐れがなく、十分に大きな電流を設定することができる。
【０１５５】
書き込み動作における電流Ｉｗ（０）及びＩｗ（１）は、選択セル２ｓ以外の他のメモリセル２及びその近傍には流れることは無く、他のメモリセル２へ影響を及ぼさない。従って、メモリセルの信頼性を向上することが可能となる。
【０１５６】
更に、書き込み用の電流Ｉｗ（０）及びＩｗ（１）は、選択セル２ｓ以外の他のメモリセル２及びその近傍には流れることは無い。それにより、メモリセル２を選択する際の選択性を高くすることが可能となる。
【０１５７】
本実施の形態のＸセレクタ８は、従来の技術（書き込みワード線及び読み出しワード線の２本が必要、それに対応して２つの出力部も必要）と異なり、Ｘ軸方向の選択をワード線３のみで行う。従って、Ｘセレクタ８の回路面積、Ｘ側電流源回路の回路面積及び１種類分のワード線の回路面積を減らすことが出来る。
【０１５８】
また、図４に示されるように、選択セル２ｓにおいて、磁気抵抗素子７と引き出し配線層２９とは極めて近いため、引き出し配線層２９を通る書き込み用の電流Ｉｗ（０）及びＩｗ（１）を、より小さくすることが可能となる。
【０１５９】
本実施の形態において、引き出し配線層に積層フェリ構造体を配置することも可能である。それを示したのが図７３である。
図７３は、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１の実施の形態の他の応用例を示す断面図である。すなわち、メモリセル２の構造の他の応用例を示し、図２におけるＡＡ’断面を示す図である。
【０１６０】
この図の引き出し配線層２９は、その磁気抵抗素子７と反対の側（基板側）に積層フェリ構造体７−１が配置されている。形状は、例えば磁気抵抗素子７と同じかそれよりも大きいことが好ましい。位置は、引き出し配線層２９を挟んで磁気抵抗素子７の直下であることが好ましい。磁気抵抗素子７に対する積層フェリ構造体７−１による磁場の影響を大きくすることが可能となる。
【０１６１】
図７４は、積層フェリ構造体７−１の特性を示すグラフである。縦軸は、自発磁化（Ｍ）横軸は、磁場（Ｈ）である。このグラフのように、磁場（Ｈ）の絶対値が、閾値（Ｈｔ）以下の状態では、自発磁化（Ｍ）が０となるように、積層フェリ構造体７−１の構造が設計されている。
【０１６２】
図７５は、積層フェリ構造体７−１の構造を示している。積層フェリ構造体７−１は、積層フェリ構造を有しており、図７５（ａ）に示されているように、第１磁性層７−２と、非磁性スペーサ層７−３と、第２磁性層７−４とを含む。第１磁性層７−２と第２磁性層７−４とは、いずれも、強磁性体で形成され、第１磁性層７−２と第２磁性層７−４との間に介設される非磁性スペーサ層７−３は、非磁性体で形成される。
【０１６３】
積層フェリ構造体７−１の非磁性スペーサ層７−３の膜厚ｔは、第１磁性層７−２と第２磁性層７−４とが反強磁性的に結合するように定められる。従って、積層フェリ構造体７−１に磁場が印加されてない状態では、図７５（ｃ）に示されているように、第１磁性層７−２と第２磁性層７−４とは、互いに逆の方向の自発分極を有しており、この状態では、積層フェリ構造体７−１全体の磁化は実質的に０である。即ち、積層フェリ構造体７−１に磁場が印加されてない状態において、積層フェリ構造体７−１は、実質的に、磁気モーメントを有しない。
【０１６４】
第１磁性層７−２と第２磁性層７−４とが反強磁性的に結合し、積層フェリ構造体７−１が全体として磁気モーメントを有しないことは、磁気抵抗素子７のオフセット磁場を小さくする点で好ましい。
例えば、積層フェリ構造体７−１が全体として磁気モーメントを有する場合、磁気モーメントが発生する磁場が磁気抵抗素子７に印加される。従って、引き出し配線層２９に書き込み電流Ｉｗが印加されていない状態でも、磁気抵抗素子７には、磁気モーメントが発生する磁場が印加される。この磁場は、磁気抵抗素子７のフリー層の自発磁化が反転される反転磁場（抗磁力）を非対称化し、磁気抵抗素子７がオフセット磁場を有する原因となる。磁気抵抗素子７におけるオフセット磁場の存在は、書き込み電流Ｉｗを増大し、メモリセル２の動作余裕を減少させる点で好ましくない。積層フェリ構造体７−１が磁気モーメントを有しないことは、磁気抵抗素子７におけるオフセット磁場の発生を効果的に防止する。
【０１６５】
図７５（ｂ）は、好適な積層フェリ構造体７−１の構造を示している。好適な積層フェリ構造体７−１では、第１磁性層７−２は、ＮｉＦｅ層７−２ａとＣｏＦｅ層７−２ｂとを含み、第２磁性層７−４は、ＣｏＦｅ層７−４ａとＮｉＦｅ層７−４ｂとを含む。非磁性スペーサ層７−３は、Ｒｕ層で形成される。ＮｉＦｅ層７−２ａの上には、ＣｏＦｅ層７−２ｂが形成され、ＣｏＦｅ層７−２ｂの上には、Ｒｕ層７−３が形成される。Ｒｕ層７−３の上には、ＣｏＦｅ層７−４ａが形成され、ＣｏＦｅ層７−４ａの上には、ＮｉＦｅ層７−４ｂが形成される。
【０１６６】
このような積層フェリ構造体７−１の構造は、積層フェリ構造体７−１の特性の調節が容易であり、従って設計が容易という利点を有している。積層フェリ構造体７−１の磁化の大きさは、ＮｉＦｅ層７−２ａとＮｉＦｅ層７−４ｂとの厚さによって独立的に決定できる。更に、第１磁性層７−２と第２磁性層７−４との間の結合定数はＲｕ層７−３の厚さによって独立に決定できる。このように、積層フェリ構造体７−１は、その特性を、ＮｉＦｅ層７−２ａ、ＮｉＦｅ層７−４ｂ及びＲｕ層７−３の厚さによって自在に決定できる。
【０１６７】
図７６は、磁気抵抗素子と積層フェリ構造体とで構成される磁性構造体の働きを示す図である。積層フェリ構造体７−１は、書込み電流Ｉｗによって発生する磁場ＨＩにより磁化される。ここで、ＨＩ＞Ｈｔである。この磁化は、磁場ＨＪを発生する。それにより、磁気抵抗素子７の場所では、実効的な磁場Ｈが、Ｈ＝ＨＩ＋ＨＪとなる。すなわち、書込み電流Ｉｗのみによる磁場ＨＩより大きくなる。従って、同じメモリセル面積で同じ電流を流しても、書き込み動作時の磁場を大きくすることができる。これにより、チップ面積を増やすことなく、動作マージンを増大させることが可能になる。
【０１６８】
図７３から図７６の説明は、本明細書中における他のメモリセル及びメモリセルアレイについても同様に適用することが出来る。
【０１６９】
（第２の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２の実施の形態について説明する。
【０１７０】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２の実施の形態の構成について説明する。図７は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２の実施の形態の構成を示す図である。図７は、図１に示すＭＲＡＭの回路例を階層化した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ４１−０〜４１−３、セルアレイセレクタ１７、Ｙ側電流源回路１２、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０１７１】
セルアレイ４１−０〜４１−３は、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、Ｘセレクタ８、Ｙセレクタ１１’、Ｙ側電流終端回路１４、Ｙ側電源回路１９を備える。各構成は、Ｙセレクタ１１’が第１ビット線４の選択だけでなくリファレンス第１ビット線４ｒの選択も可能であること以外は、第１の実施の形態と同様であるのでその説明を省略する。
なお、図７においては、４つのセルアレイ４１を示しているが、本発明は、この数に制限されるものではない。
【０１７２】
セルアレイセレクタ１７は、セルアレイ４１を選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３の整数：セルアレイ４１の番号）に基づいて、セレクタ用トランジスタ１７−１及び１７−２により、選択セルアレイ４１−ｉを選択する。選択セルアレイ４１−ｉと、Ｙ側電流源回路１２と、読み出し電流負荷回路１３と、センスアンプ１５とは、第１メインビット線１８−１及び第２メインビット線１８−２により接続され、第１の実施の形態と同様の動作を行う。
【０１７３】
Ｙ側電流源回路１２、読み出し電流負荷回路１３及びセンスアンプ１５は、第１の実施の形態と同様であるのでその説明を省略する。
【０１７４】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２の実施の形態の動作について説明する。ただし、ＹＳＷｊ（ｊ＝０〜ｍ：ｍ＋１は第１ビット線４の数）はｊ番の第１ビット線４を選択する信号であり、ＷＡは書き込みアクティブ信号であり、ＲＡは読み出しアクティブ信号であり、ＹＳＷＲは読み出し動作時及び書き込み動作時にリファレンスセルを選択する信号であり、ＹＳＷＲＷは書き込み動作時にリファレンスセル２ｒを選択する信号である。ＳＲはリファレンスセル２ｒに書き込みを行う際にリファレンスセル２ｒをアクティブにする信号である。本明細書中において同じである。
【０１７５】
図７のＭＲＡＭにおいて、メモリセル２からのデータの読み出しは、以下のようにして行う。
（１）ステップＳ２１
セルアレイセレクタ１７は、セルアレイ４１−ｉ（ｉ＝０〜ｎ：ｎ＋１はセルアレイの数）のいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７−１及び１７−２をオンにし、選択セルアレイ４１−ｉを選択する。
このとき、選択セルアレイ４１−ｉと、読み出し電流負荷回路１３と、センスアンプ１５とは、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ２２
以下、上記ステップＳ０１〜ステップＳ０３の動作を行う。
ただし、ステップＳ０２において、Ｙセレクタ１１’は、選択第１ビット線４ｓに加えて、必要に応じてリファレンス第１ビット線４ｒを選択する。
【０１７６】
以上の読み出し動作により、所望の選択セルアレイ４１−ｉにおける所望の選択セル２ｓのデータを読み出すことができる。
【０１７７】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０１７８】
（１）ステップＳ３１
セルアレイセレクタ１７は、セルアレイ４１−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７−１及び１７−２をオンにし、選択セルアレイ４１−ｉを選択する。
このとき、選択セルアレイ４１−ｉと、Ｙ側電流源回路１２とは、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ３２
以下、上記ステップＳ１１〜ステップＳ１３の動作を行う。Ｙセレクタ１１’は、選択第１ビット線４ｓに加えて、必要に応じてリファレンス第１ビット線４ｒを選択する。
【０１７９】
以上の書き込み動作により、所望の選択セルアレイ４１−ｉにおける所望の選択セル２ｓにデータを書き込むことができる。
【０１８０】
なお、リファレンスセル２ｒに書き込みを行う際は、リファレンスアクティブ信号ＳＲの入力と共に、Ｙセレクタ１１’においてリファレンス第１ビット線４ｒを、Ｙ側電流終端回路１４においてリファレンス第２ビット線５ｒ選択する。
【０１８１】
本発明により、第１の実施の形態と同様の効果を得ることが出来る。また、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
【０１８２】
（第３の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３の実施の形態について説明する。
【０１８３】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３の実施の形態の構成について説明する。図８は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第３の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数の第１ビット線４、複数の第２ビット線５、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、書き込みＹセレクタ１１−１、読み出しＹセレクタ１１−２、Ｙ側電源回路１９、Ｙ側電流源回路１２、Ｙ側電流終端回路１４及び電流センスアンプ１５ａを具備する。
【０１８４】
メモリセルアレイ１０は、メモリセル２０が行列に配列されている。ここで、メモリセル２０は、第１ＭＯＳトランジスタ６と磁気抵抗素子７とを含む。なお、リファレンス用のメモリセル２０をリファレンスセル２０ｒと記す。リファレンスセル２０ｒは、「０」が書き込まれ、通常、書き込み動作は行われない。
第１トランジスタとしての第１ＭＯＳトランジスタ６は、ゲート（第１ゲート）を書き込みワード線３Ｗに、ソース（第１端子）を第１ビット線４に、ドレイン（第２端子）を磁気抵抗素子７の一端側（第４端子）及び第２ビット線５に接続している。なお、メモリセル２０は、第２ＭＯＳトランジスタ１６を有していない点で第１の実施の形態のメモリセル２と異なる。
第１ＭＯＳトランジスタ６は、書き込み動作時において、第１ビット線４と第２ビット線５とを接続して磁気抵抗素子７近傍に電流を流すために用いる。
磁気抵抗素子７は、一端側（第４端子）を第１ＭＯＳトランジスタ６のドレインに、他端側（第３端子）を読み出しワード線３Ｒに接続さている。記憶されるデータに応じて磁化方向が反転される自発磁化を有する。
【０１８５】
第１ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、書き込みＹセレクタ１１−１に接続されている。なお、リファレンス用の第１ビット線４を、リファレンス第１ビット線４ｒと記す。
第２ビット線５は、第１ビット線４と対を成し、Ｙ軸方向へ延伸して設けられ、一端をＹ側電流終端回路１４に、他端を読み出しＹセレクタ１１−２に接続されている。なお、リファレンス用の第２ビット線５を、リファレンス第２ビット線５ｒと記す。
書き込みワード線３Ｗは、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられ、書き込みＸセレクタ８−１に接続されている。
読み出しワード線３Ｒは、書き込みワード線３Ｗと対を成し、Ｘ軸方向（ワード線方向）へ延伸するように設けられ、読み出しＸセレクタ８−２に接続されている。
そして、上記各メモリセル２０は、上記の第１ビット線と第２ビット線との複数の組と、書き込みワード線３Ｗと読み出しワード線３Ｒとの複数の組とが交差する位置のそれぞれに対応して設けられている。
【０１８６】
書き込みＸセレクタ８−１は、データの書き込み動作時に、複数の書き込みワード線３Ｗから、１つの書き込みワード線３Ｗを選択書き込みワード線３Ｗｓとして選択する。
読み出しＸセレクタ８−２は、データの書き込み動作時に、複数の読み出しワード線３Ｒから、１つの読み出しワード線３Ｒを選択読み出しワード線３Ｒｓとして選択し、ＧＮＤ（接地）に固定する。また、データの読み出し動作時に、複数の読み出しワード線３Ｒから、１つの読み出しワード線３Ｒを選択読み出しワード線３Ｒｓとして選択し、所定の読み出し電圧Ｖｒｅａｄ（例示：０．５Ｖ）に固定する。
書き込みＹセレクタ１１−１は、書き込み動作時に、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。
読み出しＹセレクタ１１−２は、データの読み出し動作時に、複数の第２ビット線５から、１つの第２ビット線５を選択第２ビット線５ｓとして選択する。
ここで、選択書き込み／読み出しワード線３Ｗｓ／３Ｒｓと選択第１／第２ビット線４ｓ／５ｓとで選択されるメモリセル２を、選択セル２ｓと記す。
【０１８７】
Ｙ側電流源回路１２は、データの書き込み動作時に、選択第１ビット線４ｓへ所定の電流の供給又は引き込みを行う電流源である。電流の向きを定める電流セレクタ部１２ｂと、定電流を供給する定電流源１２ａを備える。
Ｙ側電流終端回路１４は、データの書き込み動作時に、複数の第２ビット線５から、選択第１ビット線４ｓと対を成す１つの第２ビット線５を選択第２ビット線５ｓとして選択する。
Ｙ側電源回路１９は、データの書き込み動作時に、Ｙ側電流終端回路１４へ所定の電圧を供給する。
ここで、Ｙ側電流源回路１２による所定の電流は、書き込むデータに応じて、選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓの経路を、書き込みＹセレクタ１１−１へ流れ込む方向又は書き込みＹセレクタ１１−１から流れ出す方向に流れる。
【０１８８】
電流センスアンプ１５ａは、リファレンスセル２０ｒにつながるリファレンス第２ビット線５ｒを流れる電流と、選択セル２ｓにつながる選択第２ビット線５ｓを流れる電流と差に基づいて、選択セル２ｓからデータを読み出し、そのデータを出力する。
【０１８９】
図９は、図８に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２０を代表して示している。
メモリセル２０の第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、書き込みワード線３ＷからＹ軸方向に枝分かれした書き込みワード線３−１を利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線３７を介して第２ビット線５に接続している。
【０１９０】
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。ここでは、引き出し配線層２９を流れる電流は、Ｘ軸方向に流れるので、磁気抵抗素子７が感じる磁界の方向はＹ軸方向である。従って、Ｙ軸方向に磁化容易となる形状で設けられる。例えば、Ｙ軸方向に平行な長軸を有する楕円又は楕円に類似の形状である。磁気抵抗素子７の一端側（第４端子）は引き出し配線層２９に、他端側（第３端子）は読み出しワード線３Ｒに接続されている。
【０１９１】
図１０は、メモリセル２０の構造を示し、図９におけるＢＢ’断面を示す図である。
第１ＭＯＳトランジスタ６は、半導体基板の表面部に形成される。半導体基板内に設けられた第１拡散層としてのソース６ａは、Ｚ軸方向に延びるコンタクト配線２８を介して第１ビット線４と接続している。第２拡散層としてのドレイン６ｃは、Ｚ軸方向に延びるコンタクト配線２７を介して引き出し配線層２９の一端に接続している。第１ゲートとしてのゲート６ｂは、書き込みワード線３Ｗから枝分かれした書き込みワード線３−１を利用している。ただし、ドレイン６ｃは、ソース６ａよりもメモリセル２０の内側に設けられている。引き出し配線層２９の他端は、第２ビット線５からＺ軸方向に延びるコンタクト配線３７に接続されている。引き出し配線層は、基板と平行に設けられている。
磁気抵抗素子７は、一端側において引き出し配線層２９上に接続して設けられている。他端側は、コンタクト配線２６を介して、読み出しワード線３Ｒに接続されている。
【０１９２】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３の実施の形態の動作について説明する。
【０１９３】
メモリセル２からのデータの読み出しは、以下のようにして行う。
（１）ステップＳ４１
読み出しＸセレクタ８−２は、行アドレスの入力により、複数の読み出しワード線３Ｒから選択読み出しワード線３Ｒｓを選択する。
（２）ステップＳ４２
読み出しＹセレクタ１１−２は、列アドレスの入力により、複数の第２ビット線５から選択第２ビット線５ｓを選択する。これにより、読み出しＸセレクタ８−２−選択読み出しワード線３Ｒｓ−選択セル２０ｓ（の磁気抵抗素子７）−選択第２ビット線５ｓ−読み出しＹセレクタ１１−２−電流センスアンプ１５ａの経路には、読み出しＸセレクタ８−２と電流センスアンプ１５ａとの電圧差により、選択セル２０ｓのデータを反映した電流Ｉｓが流れる。一方、読み出しＸセレクタ８−２−選択読み出しワード線３Ｒｓ−リファレンスセル２０ｒ（の磁気抵抗素子７）−リファレンス第２ビット線５ｒ−電流センスアンプ１５ａの経路には、リファレンスセル２０ｒのデータ「０」を反映した電流Ｉｒが流れる。
（３）ステップＳ４３
電流センスアンプ１５ａは、電流Ｉｓと電流Ｉｒとの差に基づいて、ほぼ同じであれば読み出したデータを「０」とし、異なれば（例示：より小さければ）「１」と判定し、その結果を出力する。
【０１９４】
以上の読み出し動作により、選択セル２ｓのデータを読み出すことができる。
【０１９５】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０１９６】
（１）ステップＳ５１
書き込みＸセレクタ８−１は、行アドレスの入力により、複数の書き込みワード線３Ｗから選択書き込みワード線３Ｗｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６はオンになる。
（２）ステップＳ５２
書き込みＹセレクタ１１−１は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。また、書き込みアクティブ信号ＷＡにより、Ｙ側電流終端回路１４は、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。読み出しワード線３Ｒは、ＧＮＤに固定される。
このとき、Ｙ側電源回路１９は、選択第２ビット線５ｓに、所定の電圧Ｖｔｅｒｍを印加する。Ｙ側電流源回路１２は、書き込みアクティブ信号ＷＡとデータ信号Ｄａｔａに基づいて、データ信号Ｄａｔａに対応した所定の大きさを有する電流Ｉｗ（０）（「０」の場合：Ｙ側電流源回路１２に引き込む方向）又は電流Ｉｗ（１）（「１」の場合、Ｙ側電流源回路１２から流れ出る方向）を選択第１ビット線４ｓ−選択セル２ｓへ流す。
電流Ｉｗ（０）又は電流Ｉｗ（１）は、選択第２ビット線５ｓ（−選択セル２ｓの引き出し配線層２９）−選択セル２ｓの第１ＭＯＳトランジスタ６−選択第１ビット線４ｓの経路を、順又は逆の方向に流れる。
（３）ステップＳ５３
選択セル２ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（＋Ｘ方向）又は電流Ｉｗ（１）（−Ｘ方向）が流れることにより、−Ｙ方向、又は、＋Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄａｔａに対応する自発磁化を記憶する。
【０１９７】
以上の書き込み動作により、選択セル２ｓにデータを書き込むことができる。
【０１９８】
本実施の形態により、第１の実施の形態及び第２の実施の形態と同様の効果を得ることが出来る。
また、メモリセルの第２ＭＯＳトランジスタを使用しないので、その回路面積の分、ＭＲＡＭをコンパクト化することが可能となる。
【０１９９】
（第４の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第４の実施の形態について説明する。
【０２００】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第４の実施の形態の構成について説明する。図１１は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第４の実施の形態の構成を示す図である。図１１は、図８に示すＭＲＡＭの回路例を階層化した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ５１−０〜５１−３、セルアレイセレクタ１７、Ｙ側電流源回路１２及び電流センスアンプ１５ａを具備する。
【０２０１】
セルアレイ５１−０〜５１−３は、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、Ｙセレクタ１１’’、Ｙ側電流終端回路１４、Ｙ側電源回路１９を備える。各構成は、Ｙセレクタ１１’’が書き込みＹセレクタ１１−１及び読み出しＹセレクタ１１−２を併せ、かつ、リファレンス第１ビット線４ｒ及びリファレンス第２ビット線５ｒの選択も可能であること以外は、第３の実施の形態と同様であるのでその説明を省略する。
なお、図１１においては、４つのセルアレイ５１を示しているが、本発明は、この数に制限されるものではない。
【０２０２】
セルアレイセレクタ１７は、セルアレイ５１を選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３の整数：セルアレイ５１の番号）に基づいて、セレクタ用トランジスタ１７−１及び１７−２により、選択セルアレイ５１−ｉを選択する。選択セルアレイ５１−ｉと、Ｙ側電流源回路１２と、電流センスアンプ１５ａとは、第１メインビット線１８−１及び第２メインビット線１８−２により接続され、第３の実施の形態と同様の動作を行う。
【０２０３】
Ｙ側電流源回路１２及びセンスアンプ１５ａは、第３の実施の形態と同様であるのでその説明を省略する。
【０２０４】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第４の実施の形態の動作について説明する。ただし、ＹＳＷｊ（ｊ＝０〜ｍ：ｍ＋１は第１ビット線４の数）はｊ番の第１ビット線４を選択する信号であり、ＷＡは書き込みアクティブ信号であり、ＲＡは読み出しアクティブ信号であり、ＹＳＷＲは読み出し動作時及び書き込み動作時にリファレンスセルを選択する信号であり、ＹＳＷＲＷは書き込み動作時にリファレンスセルを選択する信号である。ＳＲはリファレンスセル２ｒに書き込みを行う際にリファレンスセル２ｒをアクティブにする信号である。本明細書中において同じである。
【０２０５】
図１１のＭＲＡＭにおいて、メモリセル２からのデータの読み出しは、以下のようにして行う。
（１）ステップＳ６１
セルアレイセレクタ１７は、セルアレイ５１−ｉ（ｉ＝０〜ｎ：ｎ＋１はセルアレイの数）のいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７−１及び１７−２をオンにし、選択セルアレイ５１−ｉを選択する。
このとき、選択セルアレイ５１−ｉと、電流センスアンプ１５とは、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ６２
以下、上記ステップＳ４１〜ステップＳ４３の動作を行う。
ただし、ステップＳ４１〜ステップＳ４３における読み出しＹセレクタ１１−２は、Ｙセレクタ１１’’に置き換わる。また、ステップＳ４２において、Ｙセレクタ１１’’は、リファレンス第２ビット線５ｒを選択する。
【０２０６】
以上の読み出し動作により、所望の選択セルアレイ５１−ｉにおける所望の選択セル２ｓのデータを読み出すことができる。
【０２０７】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０２０８】
（１）ステップＳ７１
セルアレイセレクタ１７は、セルアレイ５１−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７−１及び１７−２をオンにし、選択セルアレイ５１−ｉを選択する。
このとき、選択セルアレイ５１−ｉと、Ｙ側電流源回路１２とは、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ７２
以下、上記ステップＳ５１〜ステップＳ５３の動作を行う。
ただし、ステップＳ５１〜ステップＳ５３における書き込みＹセレクタ１１−１は、Ｙセレクタ１１’’に置き換わる。また、ステップＳ５２において、Ｙセレクタ１１’’は、リファレンス第１ビット線４ｒを選択する。
【０２０９】
以上の書き込み動作により、所望の選択セルアレイ５１−ｉにおける所望の選択セル２ｓにデータを書き込むことができる。
【０２１０】
なお、リファレンスセル２ｒに書き込みを行う際は、リファレンスアクティブ信号ＳＲの入力と共に、Ｙセレクタ１１’’においてリファレンス第１ビット線４ｒを、Ｙ側電流終端回路１４においてリファレンス第２ビット線５ｒを選択する。
【０２１１】
本実施の形態により、第２の実施の形態と同様の効果を得ることが出来る。
また、メモリセルの第２ＭＯＳトランジスタを使用しないので、その回路面積の分、ＭＲＡＭをコンパクト化することが可能となる。
【０２１２】
（第５の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第５の実施の形態について説明する。
【０２１３】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第５の実施の形態の構成について説明する。図１は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第５の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４、複数の第２ビット線５、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電流源回路１２、Ｙ側電源回路１９、読み出し電流負荷回路１３、Ｙ側電流終端回路１４及びセンスアンプ１５を具備する。
図１の構成は、第１の実施の形態と同様であるので、その説明を省略する。
【０２１４】
図１２は、図１に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２ａ（ここでは、図２の場合と構造が異なるため、メモリセル２ａと表示）を代表して示している。
本実施の形態のメモリセル２ａは、枝分かれしたワード線３−１（ゲート６ｂ）及びワード線３−２（ゲート１６ｂ）の内側に挟まれる形で、第１ビット線４及び第２ビット線５が設けられている点で、第１の実施の形態の図２と異なる。
ただし、第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６の配置の変更、及び、それに伴う第１ビット線４及び第２ビット線５の配置の変更がある他は、第１の実施の形態と同様であるので、その説明を省略する。
【０２１５】
このような配置にすることにより、引き出し配線層２９の形状のマージンが大きくなる。それにより、引き出し配線層２９の形状を長く、広く取ることが出来、その上に形成される磁気抵抗素子７を大きくすることが出来る。
【０２１６】
図１３は、メモリセル２ａの構造を示し、図１２におけるＣＣ’断面を示す図である。
第１ＭＯＳトランジスタ６のソース６ａは、Ｚ軸方向に延びるコンタクト配線２８を介して第１ビット線４と接続している。ドレイン６ｃは、Ｚ軸方向に延びるコンタクト配線２７を介して引き出し配線層２９の一端に接続している。ゲート６ｂは、ワード線３から枝分かれしたワード線３−１を利用している。ただし、ソース６ａは、ドレイン６ｃよりもメモリセル２ａの内側に設けられている。
同様に第２ＭＯＳトランジスタ１６のソース１６ａは、Ｚ軸方向に延びるコンタクト配線３８を介して第２ビット線５と接続している。ドレイン１６ｃは、Ｚ軸方向に延びるコンタクト配線３７を介して引き出し配線層２９の他端に接続している。ゲート１６ｂは、ワード線３から枝分かれしたワード線３−２を利用している。ただし、ソース１６ａは、ドレイン１６ｃよりもメモリセル２ａの内側に設けられている。
引き出し配線層２９は、メモリセル２ａを通る第１ビット線４及び第２ビット線５を覆うように設けられている。
磁気抵抗素子７は、一端側において引き出し配線層２９上に接続して設けられている。他端側は、コンタクト配線２６を介して、接地（ＧＮＤ）線２４に接続されている。
【０２１７】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第５の実施の形態の動作については、第１の実施の形態と同様であるので、その説明を省略する。
【０２１８】
本実施の形態における第１ビット線４及び第２ビット線５は、第１の実施の形態の両ビット線よりも近い。しかし、本実施の形態の両ビット線は、磁気抵抗素子７に対して、メモリセル２ａ内の引き出し配線層２９よりは遠い。そのため、両ビット線に引き出し配線層２９と同じ電流が流れていても、磁気抵抗素子７に届く磁場は小さい。しかも、本発明のメモリセル２ａの場合、第１ビット線４及び第２ビット線５からの磁場は、磁気抵抗素子７の異方性とは直交の方向にかかる。これらを示しているのが図１４である。
【０２１９】
図１４は、選択セル（図１４（ａ））及び非選択セル（図１４（ｂ））にかかる可能性のある磁場を示すグラフである。図１４（ｂ）の非選択セルには、第１ビット線４及び第２ビット線５からの磁場ＨＸ１によりＸ軸方向の磁場がかかっている。しかし、その大きさが十分小さいので影響は無い。図１４（ａ）の選択セルの場合は、第１ビット線４及び第２ビット線５からの磁場ＨＸ１と、引き出し配線層２９による磁場ＨＹ１との合成磁場Ｈ１となっている。すなわち、図６の第１の実施の形態の場合と比較して、より近くにある第１ビット線４及び第２ビット線５からの磁場の影響により、Ｈｙ軸から少しずれている。しかし、アステロイドカーブとの関係を見ると、より小さい磁場で自発磁化を反転できるようになっていることが分かる。すなわち、選択セル２ａにおいては、両ビット線からの磁場ＨＸ１は、磁化反転を助ける方向に働くことがわかる。
【０２２０】
本実施の形態についても第１の実施の形態と同様の効果を得ることが出来る。
また、引き出し配線層２９の形状や磁気抵抗素子７のマージンが大きくなり、設計ルールを緩めることが出来るので、歩留まりを向上させることが出来る。
【０２２１】
そして、磁気抵抗素子７を大きくでき、又、第１ビット線４及び第２ビット線５からの磁場の効果により、より低い書き込み用の電流Ｉｗ（０）及びＩｗ（１）で選択セルにおける磁気抵抗素子の自発磁化を反転することが可能となる。
【０２２２】
（第６の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第６の実施の形態について説明する。
【０２２３】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第６の実施の形態の構成について説明する。図８は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第６の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数の第１ビット線４、複数の第２ビット線５、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、書き込みＹセレクタ１１−１、読み出しＹセレクタ１１−２、Ｙ側電源回路１９、Ｙ側電流源回路１２、Ｙ側電流終端回路１４及び電流センスアンプ１５ａを具備する。
図８の構成は、第３の実施の形態と同様であるので、その説明を省略する。
【０２２４】
図１５は、図８に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２０ａ（ここでは、図９の場合と構造が異なるため、メモリセル２０ａと表示）を代表して示している。また、図９に記されている読み出しワード線３Ｒについては、図９と同様に磁気抵抗素子７上に設けられるが、見易さの観点から本図では省略する。
本実施の形態のメモリセル２０ａは、枝分かれした書き込みワード線３−１（ゲート６ｂ）よりもメモリセル２０ａの内側に、第１ビット線４が設けられている点で、第３の実施の形態の図９と異なる。
ただし、第１ＭＯＳトランジスタ６の配置の変更、及び、それに伴う第１ビット線４の配置の変更がある他は、第３の実施の形態と同様であるので、その説明を省略する。
【０２２５】
このような配置にすることにより、引き出し配線層２９の形状のマージンが大きくなる。それにより、引き出し配線層２９の形状を長く、広く取ることが出来、その上に形成される磁気抵抗素子７を大きくすることが出来る。
【０２２６】
図１６は、メモリセル２０ａの構造を示し、図１５におけるＤＤ’断面を示す図である。
第１ＭＯＳトランジスタ６のソース６ａは、Ｚ軸方向に延びるコンタクト配線２８を介して第１ビット線４と接続している。ドレイン６ｃは、Ｚ軸方向に延びるコンタクト配線２７を介して引き出し配線層２９の一端に接続している。ゲート６ｂは、書き込みワード線３Ｗから枝分かれした書き込みワード線３−１を利用している。ただし、ソース６ａは、ドレイン６ｃよりもメモリセル２０ａの内側に設けられている。
引き出し配線層２９は、メモリセル２０ａを通る第１ビット線４を覆うように設けられている。
磁気抵抗素子７は、一端側において引き出し配線層２９上に接続して設けられている。他端側は、コンタクト配線２６を介して、読み出しワード線３Ｒに接続されている。
【０２２７】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第６の実施の形態の動作については第３の実施の形態の動作と同様であるので、その説明を省略する。
【０２２８】
本実施の形態により、第３及び第５の実施の形態と同様の効果を得ることが出来る。
【０２２９】
（第７の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第７の実施の形態について説明する。
【０２３０】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第７の実施の形態の構成について説明する。図１は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第７の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４、複数の第２ビット線５、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電流源回路１２、Ｙ側電源回路１９、読み出し電流負荷回路１３、Ｙ側電流終端回路１４及びセンスアンプ１５を具備する。
図１の構成は、第１の実施の形態と同様であるので、その説明を省略する。
【０２３１】
図１７は、図１に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２ｂ（ここでは、図２の場合と構造が異なるため、メモリセル２ｂと表示）を代表して示している。
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。引き出し配線層２９を流れる電流は、Ｘ軸方向にながれるので、磁気抵抗素子７が感じる磁界の方向はＹ軸方向である。本実施の形態では、磁気抵抗素子７の磁化異方性をＹ軸に対して所定の角度θだけ傾けることとする。図１７の例では、磁気抵抗素子７の形状で異方性をつけ、磁気抵抗素子７をＹ軸に対して４５°傾けている（θ＝４５°）。これにより、書き込み電流を小さく設定でき、消費電流を低減できる。それを説明したのが図１８である。
【０２３２】
図１８は、書き込み電流により生じる磁場と磁気抵抗素子７が磁化されるのに必要な磁場を示すアステロイドカーブとを示すグラフである。図１７のメモリセル２ｂの場合、書き込み電流による磁場は磁気抵抗素子７の磁性体の異方性とは４５°ずれた方向にかかる。図１８のアステロイドカーブと、書き込み電流で発生する磁場Ｈ０との比較から、図６の場合と比較して、磁場Ｈ０を小さく出来ることが分かる。すなわち、書き込み電流を小さく設定でき、消費電流を低減することが出来る。
磁気抵抗素子７の磁化異方性をＹ軸に対して傾ける際の所定の角度は、Ｙ軸に対してわずかだけ傾けても効果はある。より好ましくは、１０°〜８０°である。更に好ましくは、３０°〜６０°である。Ｙ軸の反対の側に同様に傾けても、同様の効果がある。
【０２３３】
図１７におけるその他の構成は、第１の実施の形態と同様であるのでその説明を省略する。
【０２３４】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第７の実施の形態の動作については、第１の実施の形態と同様であるので、その説明を省略する。
【０２３５】
本実施の形態により、第１の実施の形態と同様の効果を得ることが出来る。
また、磁気抵抗素子７の磁性体の異方性を傾けることにより書き込み電流を小さく設定でき、消費電流を低減することが出来るので、それにより、メモリセル２ｂのトランジスタサイズを小さくすることできる。従って、チップサイズを小さくすることができ、コストの削減が可能となる。
【０２３６】
上記実施の形態では、磁気抵抗素子７を傾けている。それに加えて、磁気抵抗素子７を、その磁化容易軸方向に対して非対称にすることで、上記実施の形態と同様の効果を得ることが出来る。それを示したのが図７７である。
図７７は、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第７の実施の形態の他の応用例を示す構成を示す図である。この図では、引き出し配線層２９の磁気抵抗素子７部分のみを示している。図１７の場合と比較して、この場合では、磁気抵抗素子７は、容易軸方向（図中、Ｈｘの方向）に非対称である。
【０２３７】
図７８は、図７７の場合のアステロイド特性を示すグラフである。縦軸はＹ方向の磁場（Ｈｙ）、横軸はＸ方向の磁場（Ｈｘ）である。このように非対称の磁気抵抗素子７の磁性体のアステロイド特性は、隣り合う２つの象限（例示：第１象限と第２象限）について非対称になる。この場合、書き込み動作に第２象限と第４象限とを使用すると、第１象限と第３象限とを使用する場合や通常の場合に比較して、非対称性により書き込み電流Ｉｗを下げることが出来る。これにより、チップ面積を増やすことなく、動作マージンを増大させることが出来る。
【０２３８】
図７７から図７８の説明は、本明細書中における他のメモリセル及びメモリセルアレイについても同様に適用することが出来る。
【０２３９】
（第８の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第８の実施の形態について説明する。
【０２４０】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第８の実施の形態の構成について説明する。図８は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第８の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数の第１ビット線４、複数の第２ビット線５、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、書き込みＹセレクタ１１−１、読み出しＹセレクタ１１−２、Ｙ側電流源回路１２、Ｙ側電源回路１９、Ｙ側電流終端回路１４及び電流センスアンプ１５ａを具備する。
図８の構成は、第３の実施の形態と同様であるので、その説明を省略する。
【０２４１】
図１９は、図８に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１０の中の２×２のメモリセル２０ｂ（ここでは、図９の場合と構造が異なるため、メモリセル２０ｂと表示）を代表して示している。また、図９に記されている読み出しワード線３Ｒについては、図９と同様に磁気抵抗素子７上に設けられるが、見易さの観点から本図では省略する。
磁気抵抗素子７は、第７の実施の形態と同様であるので、その説明を省略する。
また、図１９におけるその他の構成は、第３の実施の形態と同様であるのでその説明を省略する。
【０２４２】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第８の実施の形態の動作については、第３の実施の形態と同様であるので、その説明を省略する。
【０２４３】
本実施の形態により、第３及び第７の実施の形態と同様の効果を得ることが出来る。
【０２４４】
（第９の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第９の実施の形態について説明する。
【０２４５】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第９の実施の形態の構成について説明する。図２０は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第９の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数のワード線３（２本のワード線３ａ及びワード線３ｂで一組）、複数の第１ビット線４、複数の第２ビット線５、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電流源回路１２、Ｙ側電源回路１９、読み出し電流負荷回路１３、Ｙ側電流終端回路１４及びセンスアンプ１５を具備する。
【０２４６】
メモリセルアレイ１は、２つのメモリセル２ｃ−１及び２ｃ−２が一組になり、行列に配列されている。ここで、２つのメモリセル２ｃ−１及び２ｃ−２の各々は、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６と磁気抵抗素子７とを含む。なお、リファレンス用のメモリセル２をリファレンスセル２ｒ−１及び２ｒ−２と記す。
メモリセル２ｃ−１は、第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６のゲートをワード線３ａに接続している。また、メモリセル２ｃ−２は、第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６のゲートをワード線３ｂに接続している。
メモリセル２ｃ−１及びメモリセル２ｃ−２は、それぞれの第１ＭＯＳトランジスタ６のソースを接続し、共通の配線（後述）で第１ビット線４に接続している。また、メモリセル２ｃ−１及びメモリセル２ｃ−２は、それぞれの第２ＭＯＳトランジスタ１６のソースを接続し、共通の配線（後述）で第２ビット線５に接続している。
上記構成のようにメモリセル２ｃ−１及びメモリセル２ｃ−２は、第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６のソースを共通化することにより、メモリセル２（２ｃ−１及び２ｃ−２）の回路面積を低減している。
【０２４７】
ただし、ワード線３ａ及びワード線３ｂは、構造的に組になっている以外は、第１の実施の形態のワード線３と同様である。また、メモリセル２ｃ−１及びメモリセル２ｃ−２は、第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６のソースを共通化している以外は、第１の実施の形態の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６と同様である。従って、それらの説明を省略する。
更に、図２０の他の構成については、第１の実施の形態と同様であるので、その説明を省略する。
【０２４８】
図２１は、図２０に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の４×４（２組×２組）のメモリセル２ｃ（２ｃ−１及び２ｃ−２）を代表して示している。
メモリセル２ｃ−１の第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、ワード線３ａを利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線３７を介して第２ＭＯＳトランジスタ１６のドレイン１６ｃ（第６端子）に接続している。第２ＭＯＳトランジスタ１６は、ゲート１６ｂ（第２ゲート端子）が、ワード線３ａを利用している。ソース１６ａ（第５端子）は、コンタクト配線３８を介して第２ビット線５に接続している。
一方、メモリセル２ｃ−２の第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、ワード線３ｂを利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線３７を介して第２ＭＯＳトランジスタ１６のドレイン１６ｃ（第６端子）に接続している。第２ＭＯＳトランジスタ１６は、ゲート１６ｂ（第２ゲート端子）が、ワード線３ｂを利用している。ソース１６ａ（第５端子）は、コンタクト配線３８を介して第２ビット線５に接続している。
【０２４９】
ここで、拡散層（各ＭＯＳトランジスタのソース（６ａ及び１６ａ）及びドレイン（６ｃ及び１６ｃ））は、第１ビット線４及び第２ビット線５に対して、所定の角度φ（図２１においては、φ＝４５°）だけ傾けてレイアウトされている。このようなレイアウトにより、拡散層を配置する密度をあげることができ、メモリセル２ｃのサイズを小さくすることができる。また、本実施の形態では、第１ビット線４及び第２ビット線５と各メモリセル２ｃとを接続する配線（２８及び３８）を共通化している。この配線の共通化によってもメモリセル２ｃのサイズを小さくすることができる。
なお、所定の角度φは、メモリセル２ｃのコンパクト化の観点から、３０°〜６０°が好ましい。より好ましくは、４０°〜５０°である。両ビット線（４及び５）に対して、どちら側に傾けても良い。
【０２５０】
なお、このレイアウトでは第１ビット線４及び第２ビット線５が磁気抵抗素子７の下に配置される。従って、両ビット線からの磁場は、磁気抵抗素子７に影響を与える。その様子を示したのが図２２である。
図２２は、選択セルにかかる可能性のある磁場を示すグラフである。図２２（ｂ）は、選択セル２ｃにかかる可能性のある第１ビット線４及び第２ビット線５からの磁場ＨＸ１を示す。この磁場ＨＸ１の大きさは、十分に小さく磁気抵抗素子７の自発磁化には影響しない。ただし、その磁場により、図２２（ａ）に示すように、選択セル２ｃには、第１ビット線４及び第２ビット線５からの磁場ＨＸ１と、引き出し配線層２９による磁場ＨＹ１との合成磁場Ｈ１がかかることになる。その場合、図２２（ｃ）に示すように、磁気抵抗素子７の向きを第７の実施の形態のようにＹ軸から４５°ずらしていた場合、磁場ＨＸ１の分の角度Δだけ予めずらして設計すれば良い。磁気抵抗素子７の磁気異方性の方向を少し（Δ）ずらしておけば、動作マージンの減少はなく、書き込み用の磁場の大きさが大きくなる（Ｈ１）だけにできるので両ビット線の電流からの磁場は、良い方向にのみ働くようにすることができる。
【０２５１】
その他の構成については、第７の実施の形態と同様であるのでその説明を省略する。
【０２５２】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第９の実施の形態の動作については、第１ビット線４及び第２ビット線５と各メモリセル２ｃとを接続する配線（２８及び３８）を共通化し、各拡散層がφ傾き、引き出し配線層２９の下に第１ビット線４及び第２ビット線５が通っている他は第７の実施の形態と同様であるので、その説明を省略する。
【０２５３】
本実施の形態により、第７の実施の形態と同様の効果を得ることが出来る。
また、各トランジスタの拡散層を配置する密度をあげること、及び、各ビット線と各メモリセル２ｃとを接続する配線を共通化することにより、メモリセル２ｃのサイズを小さくすることができる。従って、チップサイズを小さくすることができ、コストの削減が可能となる。
【０２５４】
（第１０の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１０の実施の形態について説明する。
【０２５５】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１０の実施の形態の構成について説明する。図２３は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１０の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１０、複数の書き込みワード線（２本の書き込みワード線３ａＷ及び書き込みワード線３ｂＷで一組）、複数の読み出しワード線（２本の読み出しワード線３ａＲ及び読み出しワード線３ｂＲで一組）、複数の第１ビット線４、複数の第２ビット線５、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、書き込みＹセレクタ１１−１、読み出しＹセレクタ１１−２、Ｙ側電流源回路１２、Ｙ側電源回路１９、Ｙ側電流終端回路１４及び電流センスアンプ１５ａを具備する。
【０２５６】
メモリセルアレイ１０は、２つのメモリセル２０ｃ−１及び２０ｃ−２が一組になり、行列に配列されている。ここで、２つのメモリセル２０ｃ−１及び２０ｃ−２の各々は、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６と磁気抵抗素子７とを含む。なお、リファレンス用のメモリセル２０をリファレンスセル２０ｒ−１及び２０ｒ−２と記す。
メモリセル２０ｃ−１は、第１ＭＯＳトランジスタ６のゲートを書き込みワード線３ａＷに接続している。また、メモリセル２０ｃ−２は、第１ＭＯＳトランジスタ６のゲートを書き込みワード線３ｂＷに接続している。
メモリセル２０ｃ−１及びメモリセル２０ｃ−２は、それぞれの第１ＭＯＳトランジスタ６のソースを、共通の配線（後述）で第１ビット線４に接続している。同様にして、それぞれの第１ＭＯＳトランジスタ６のドレインを、共通の配線（後述）で第２ビット線５に接続している。
上記構成のようにメモリセル２０ｃ−１及びメモリセル２０ｃ−２は、第１ＭＯＳトランジスタ６のソース及びドレインを共通化することにより、メモリセル２０（２０ｃ−１及び２０ｃ−２）の回路面積を低減している。
【０２５７】
ただし、書き込みワード線３ａＷ及び書き込みワード線３ｂＷは、構造的に組になっている以外は、第３の実施の形態の書き込みワード線３Ｗと同様である。また、読み出しワード線３ａＲ及び読み出しワード線３ｂＲは、構造的に組になっている以外は、第３の実施の形態の読み出しワード線３Ｒと同様である。
また、メモリセル２０ｃ−１及びメモリセル２０ｃ−２は、第１ＭＯＳトランジスタ６のソース及びドレインを共通化している以外は、第３の実施の形態の第１ＭＯＳトランジスタ６と同様である。従って、それらの説明を省略する。
更に、図２３の他の構成については、第３の実施の形態と同様であるので、その説明を省略する。
【０２５８】
図２４は、図２３に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の４×４（２組×２組）のメモリセル２ｃ（２ｃ−１及び２ｃ−２）を代表して示している。また、図９に記されている読み出しワード線３ａＲ及び読み出しワード線３ｂＲについては、図９と同様に磁気抵抗素子７上に設けられるが、見易さの観点から本図では省略する。
【０２５９】
メモリセル２０ｃ−１の第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、書き込みワード線３ａＷを利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線３７を介して第２ビット線５に接続している。
一方、メモリセル０２ｃ−２の第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、書き込みワード線３ｂＷを利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線３７を介して第２ビット線５に接続している。
図２４のその他の構成は、第９の実施の形態の図２１と同様であるので、その説明を省略する。
【０２６０】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１０の実施の形態の動作については、第１ビット線４及び第２ビット線５と各メモリセル２０ｃとを接続する配線（２８及び３７）を共通化し、各拡散層がφ傾き、引き出し配線層２９の下に第１ビット線４及び第２ビット線５が通っている他は、第８の実施の形態の動作と同様であるので、その説明を省略する。
【０２６１】
本実施の形態により、第８の実施の形態と同様の効果を得ることが出来る。
また、各トランジスタの拡散層を配置する密度をあげること、及び、各ビット線と各メモリセル２０ｃとを接続する配線を共通化することにより、メモリセル２０ｃのサイズを小さくすることができる。従って、チップサイズを小さくすることができ、コストの削減が可能となる。
【０２６２】
（第１１の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１１の実施の形態について説明する。
【０２６３】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１１の実施の形態の構成について説明する。図１は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１１の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４、複数の第２ビット線５、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電流源回路１２、Ｙ側電源回路１９、読み出し電流負荷回路１３、Ｙ側電流終端回路１４及びセンスアンプ１５を具備する。
図１の構成は、第１の実施の形態と同様であるので、その説明を省略する。
【０２６４】
図２５は、図１に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２ｄ（ここでは、図２の場合と構造が異なるため、メモリセル２ｄと表示）を代表して示している。
本実施の形態のメモリセルアレイ１は、接地配線２４が、互いに隣り合う２本のワード線３の間にＸ軸方向に延設されている。また、その接地配線２４は、Ｘ軸方向に並んだメモリセル２ｄにおいて、引き出し配線層２９の下側（半導体基板側）の位置になるように設けられている。これにより、磁気抵抗素子７は、接地配線２４の上に設けられる。そして、一端を接地配線２４に、他端を引き出し配線層２９に接続している。
また、接地配線２４上に磁気異方性の方向をＹ軸方向に平行して形成された磁気抵抗素子７に対して、引き出し配線層２９が所定の角度ψ（図２５では、４５°）傾いている。これにより、第７の実施の形態のように、書き込み電流を小さく設定でき、消費電流を低減することが出来る効果を持たすことが出来る。
【０２６５】
なお、引き出し配線層２９と磁気抵抗素子７の磁化異方性の方向とによる所定の角度ψは、第７の実施の形態に示すように、わずかだけ傾けても効果はある。ただし、配線の関係から、より好ましくは３０°〜６０°である。更に好ましくは、４０°〜５０°である。
【０２６６】
メモリセルアレイ１のその他の構成及び、図２５のその他の構成については、第１の実施の形態と同様であるので、その説明を省略する。
【０２６７】
このような配置にすることにより、引き出し配線層２９の厚みを容易に厚くすることが出来る。それにより、書き込み用の電流が大きく、信頼性を上げるため引き出し配線層２９の厚みを厚くしたい場合にも、容易に適切な厚みに変更することが可能となる。
【０２６８】
図２６は、メモリセル２ｄの構造を示し、図２５におけるＥＥ’断面を示す図である。
ワード線３と平行に延びる接地配線２４の上に、磁気抵抗素子７が設けられ、その上に、引き出し配線層２９が設けられている。引き出し配線層２９の両端は、図示されないが、一方がＺ軸方向に延びるコンタクト配線２７を介して第１ＭＯＳトランジスタ６のドレイン６ｃに、他方がＺ軸方向に延びるコンタクト配線３７を介して第２ＭＯＳトランジスタ１６のドレイン１６ｃに接続している。
その他のメモリセル２ｄの構成は、第１の実施の形態と同様であるので、その説明を省略する。
【０２６９】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１１の実施の形態の動作については、第１の実施の形態と同様であるので、その説明を省略する。
【０２７０】
本実施の形態についても第１及び第７の実施の形態と同様の効果を得ることが出来る。
また、引き出し配線層２９の形状（厚み）のマージンが大きくなり、書き込み用の電流の大きさに対応した、引き出し配線層２９の形状を形成することが可能となる。そして、それにより、メモリセル２の信頼性を向上させることが可能となる。
【０２７１】
（第１２実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１２の実施の形態について説明する。
【０２７２】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１２の実施の形態の構成について説明する。図８は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１２の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数の第１ビット線４、複数の第２ビット線５、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、書き込みＹセレクタ１１−１、読み出しＹセレクタ１１−２、Ｙ側電流源回路１２、Ｙ側電源回路１９、Ｙ側電流終端回路１４及び電流センスアンプ１５ａを具備する。
図８の構成は、第３の実施の形態と同様であるので、その説明を省略する。
【０２７３】
図２７は、図８に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１０の中の２×２のメモリセル２０ｄ（ここでは、図９の場合と構造が異なるため、メモリセル２０ｄと表示）を代表して示している。
本実施の形態のメモリセルアレイ１０は、読み出しワード線３Ｒが、互いに隣り合う２本の書き込みワード線３Ｗの間であって、メモリセル２０ｄに重ならない位置でＸ軸方向に延設されている。また、その読み出しワード線３Ｒは、メモリセル２０ｄごとに枝分かれした読み出しワード線３Ｒ−１を有している。そして、読み出しワード線３Ｒ−１は、Ｘ軸方向に並んだメモリセル２０ｄにおいて、引き出し配線層２９の下側（半導体基板側）の位置に入るように設けられている。これにより、磁気抵抗素子７は、読み出しワード線３Ｒ−１の上に設けられる。そして、一端を読み出しワード線３Ｒ−１に、他端を引き出し配線層２９に接続している。
【０２７４】
メモリセルアレイ１０のその他の構成及び、図２７のその他の構成については、第３の実施の形態と同様であるので、その説明を省略する。
【０２７５】
このような配置にすることにより、引き出し配線層２９の厚みを容易に厚くすることが出来る。それにより、書き込み用の電流が大きく、信頼性を上げるため引き出し配線層２９の厚みを厚くしたい場合にも、容易に適切な厚みに変更することが可能となる。
【０２７６】
図２８は、メモリセル２０ｄの構造を示し、図２７におけるＦＦ’断面を示す図である。
書き込みワード線３Ｗと平行に延びる読み出しワード線３Ｒから枝分かれした読み出しワード線３Ｒ−１の上に、磁気抵抗素子７が設けられ、その上に、引き出し配線層２９が設けられている。引き出し配線層２９の両端は、一方がＺ軸方向に延びるコンタクト配線２７を介して第１ＭＯＳトランジスタ６のドレイン６ｃに、他方がＺ軸方向に延びるコンタクト配線３７を介して第２ビット線５に接続している。
その他のメモリセル２０ｄの構成は、第３の実施の形態と同様であるので、その説明を省略する。
【０２７７】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１２の実施の形態の動作については、第３の実施の形態と同様であるので、その説明を省略する。
【０２７８】
本実施の形態についても第３の実施の形態と同様の効果を得ることが出来る。
また、引き出し配線層２９の形状（厚み）のマージンが大きくなり、書き込み用の電流の大きさに対応した、引き出し配線層２９の形状を形成することが可能となる。そして、それにより、メモリセル２０の信頼性を向上させることが可能となる。
【０２７９】
（第１３の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１３の実施の形態について説明する。
【０２８０】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１３の実施の形態の構成について説明する。図２９は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１３の実施の形態の構成を示す図である。図２９は、図１に示すＭＲＡＭの回路例を階層化し、一部変更した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ４１ａ−０〜４１ａ−３（本実施の形態と類似の第２の実施の形態における図７のセルアレイ４１と一部変更しているため４１ａと表示）、セルアレイセレクタ４４、Ｙ側電流源回路４２、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０２８１】
セルアレイ４１ａ−０〜４１ａ−３は、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、Ｘセレクタ８、Ｙセレクタ１１’、Ｙ側電流終端回路１４を備える。各構成は、Ｙセレクタ１１’が第１ビット線４の選択だけでなくリファレンス第１ビット線４ｒの選択も可能であること以外は、第１の実施の形態と同様であるのでその説明を省略する。
なお、図２９においては、４つのセルアレイ４１ａを示しているが、本発明は、この数に制限されるものではない。
【０２８２】
セルアレイセレクタ４４は、セルアレイ４１ａを選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３の整数：セルアレイ４１ａの番号）に基づいて、セレクタ用トランジスタ４４−１及び４４−２により、選択セルアレイ４１ａ−ｉを選択する。選択セルアレイ４１ａ−ｉは、第１メインビット線１８−１及び第２メインビット線１８−２により、Ｙ側電流源回路４２と、読み出し電流負荷回路１３と、センスアンプ１５とに接続され、データの書き込み、読み出しの動作を行う。
【０２８３】
Ｙ側電流源回路４２は、データの書き込み動作時に、選択セルアレイ４１ａ−ｉの選択第１ビット線４ｓと選択第２ビット線５ｓとの間へ、所定の電流の供給及び引き込みを行う電流源である。例えば、データ「１」の書き込み動作時に、第１メインビット線１８−１−セルアレイセレクタ４４−選択セルアレイ４１ａ−ｉへ電流を供給し、Ｙセレクタ１１’−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙ側電流源終端回路１４−セルアレイセレクタ４４−第２メインビット線１８−２（第２メインビット線１８−２は接地に固定）の経路で電流を流す。データ「０」の書き込み動作時には、逆向きに、第２メインビット線１８−２−セルアレイセレクタ４４−選択セルアレイ４１ａ−ｉへ電流を供給し、Ｙ側電流源終端回路１４−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−Ｙセレクタ１１’−セルアレイセレクタ４４−第１メインビット線１８−１（第１メインビット線１８−１は接地に固定）の経路で電流を供給する。ただし、４２ａは、定電流を発生し、４２ｂが電流の供給方向を選択する。
【０２８４】
読み出し電流負荷回路１３は、データの読み出し動作時に、選択セルアレイ４１ａ−ｉの選択第１ビット線４ｓへ所定の電流を流す。同時に、選択セルアレイ４１ａ−ｉのリファレンス第１ビット線４ｒへ所定の電流を流す。すなわち、データの読み出し動作時には、第１メインビット線１８−１−セルアレイセレクタ４４−Ｙセレクタ１１’−選択セル２ｓ経由で電流を流す。同時に、第２メインビット線１８−２−セルアレイセレクタ４４−Ｙ側電流終端回路１４−リファレンスセル２ｒ経由で電流を流す。
センスアンプ１５は、リファレンスセル２ｒにつながる第２メインビット線１８−２の電圧と、選択セル２ｓにつながる第１メインビット線１８−１の電圧との差に基づいて、選択セル２ｓの読み出したデータを出力する。
【０２８５】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１３の実施の形態の動作について説明する。
【０２８６】
図２９のＭＲＡＭにおいて、メモリセル２からのデータの読み出しは、以下のようにして行う。
（１）ステップＳ８１
セルアレイセレクタ４４は、セルアレイ４１ａ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ４４−１及び４４−２をオンにし、選択セルアレイ４１ａ−ｉを選択する。
このとき、選択セルアレイ４１ａ−ｉと、読み出し電流負荷回路１３と、センスアンプ１５とは、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ８２
選択セルアレイ４１ａ−ｉのＸセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（３）ステップＳ８３
選択セルアレイ４１ａ−ｉのＹセレクタ１１’は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。同時に、Ｙ側電流終端回路１４は、リファレンス第２ビット線５ｒを選択する。そして、読み出しアクティブ信号により、読み出し電流負荷回路１３は、第１メインビット線１８−１−セルアレイセレクタ４４−Ｙセレクタ１１’−選択第１ビット線４ｓ−選択セル２ｓの第１ＭＯＳトランジスタ６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｓを流し込む。同時に、第２メインビット線１８−２−セルアレイセレクタ４４−Ｙ側電流終端回路１４−リファレンス第２ビット線５ｒ−選択リファレンスセル２ｒ（選択ワード線３ｓとリファレンス第１ビット線４ｒとの交点に対応するリファレンスセル２ｒ）の第２ＭＯＳトランジスタ１６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｒを流し込む。
（４）ステップＳ８４
読み出しアクティブ信号により、センスアンプ１５は、第１メインビット線１８−１の電位と第２メインビット線１８−２の電位との電位差に基づいて、「１」又は「０」のいずれか一方を出力する。
【０２８７】
以上の読み出し動作により、所望の選択セルアレイ４１ａ−ｉにおける所望の選択セル２ｓのデータを読み出すことができる。
【０２８８】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０２８９】
（１）ステップＳ９１
セルアレイセレクタ４４は、セルアレイ４１ａ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ４４−１及び４４−２をオンにし、選択セルアレイ４１ａ−ｉを選択する。
このとき、選択セルアレイ４１ａ−ｉと、Ｙ側電流源回路４２は、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ９２
選択セルアレイ４１ａ−ｉのＸセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（３）ステップＳ９３
選択セルアレイ４１ａ−ｉのＹセレクタ１１’は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。また、書き込みアクティブ信号により、Ｙ側電流終端回路１４は、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。
（ａ）「１」を書き込む場合
第２メインビット線１８−２が接地に固定される。すなわち、選択第２ビット線５ｓは、Ｙ側電流終端回路１４経由で、接地に固定される。Ｙ側電流源回路４２は、書き込みアクティブ信号とデータ信号（「１」）に基づいて、データ信号に対応した所定の大きさを有する電流Ｉｗ（１）（Ｙ側電流源回路４２から流れ出る方向）を、第１メインビット線１８−１−セルアレイセレクタ４４−Ｙセレクタ１１’−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙ側電流終端回路１４−第２メインビット線１８−２−接地の経路で流す。
（ｂ）「０」を書き込む場合
第１メインビット線１８−１が接地に固定される。すなわち、選択第１ビット線４ｓは、Ｙセレクタ１１’経由で、接地に固定される。Ｙ側電流源回路４２は、書き込みアクティブ信号とデータ信号（「０」）に基づいて、データ信号に対応した所定の大きさを有する電流Ｉｗ（０）（Ｙ側電流源回路４２から流れ出る方向）を、第２メインビット線１８−２−セルアレイセレクタ４４−Ｙ側電流終端回路１４−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−Ｙセレクタ１１’−第１メインビット線１８−１−接地の経路で流す。
（４）ステップＳ９４
選択セル２ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（−Ｘ方向）又は電流Ｉｗ（１）（＋Ｘ方向）が流れることにより、＋Ｙ方向、又は、−Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号に対応する自発磁化を記憶する。
【０２９０】
以上の書き込み動作により、所望の選択セルアレイ４１ａ−ｉにおける所望の選択セル２ｓにデータを書き込むことができる。
【０２９１】
本発明により、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
また、Ｙ側電流源回路１２の定電流源４２ａは、単方向（本実施の形態では、流れ出る方向）のみに対応していれば良く、設計の融通性を向上させることが出来る。
【０２９２】
（第１４の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１４の実施の形態について説明する。
【０２９３】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１４の実施の形態の構成について説明する。図３０は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１４の実施の形態の構成を示す図である。図３０は、図８に示すＭＲＡＭの回路例を階層化し、一部変更した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ５１ａ−０〜５１ａ−３（本実施の形態と類似の第４の実施の形態における図１１のセルアレイ５１と一部変更しているため５１ａと表示）、セルアレイセレクタ４４、Ｙ側電流源回路４２及び電流センスアンプ１５ａを具備する。
【０２９４】
セルアレイ５１ａ−０〜５１ａ−３は、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、Ｙセレクタ１１’、Ｙ側電流終端回路１４を備える。
【０２９５】
ただし、メモリセルアレイ１０のメモリセル２０は、第１ＭＯＳトランジスタ６を有せず、第２ＭＯＳトランジスタ１６（ゲート（第１ゲート）を書き込みワード線３Ｗに、ソース（第１端子）を第２ビット線５に、ドレイン（第２端子）を磁気抵抗素子７の一端側（第４端子）及び第１ビット線４に接続）を有している点を除けば、第３の実施の形態と同様である。リファレンスセル２０ｒは、第３の実施の形態と同様である。
【０２９６】
第１ビット線４は、Ｙ軸方向（ビット線方向）へ延伸するように設けられ、Ｙセレクタ１１’に接続されている。リファレンス用の第１ビット線４を、リファレンス第１ビット線４ｒと記す。
第２ビット線５は、第１ビット線４と対を成し、Ｙ軸方向へ延伸して設けられ、一端をＹ側電流終端回路１４に接続されている。なお、リファレンス用の第２ビット線５を、リファレンス第２ビット線５ｒと記す。
書き込みワード線３と読み出しワード線３Ｒは、第３の実施の形態と同様である。
そして、上記各メモリセル２０は、上記の第１ビット線と第２ビット線との複数の組と、書き込みワード線３Ｗと読み出しワード線３Ｒとの複数の組とが交差する位置のそれぞれに対応して設けられている。
【０２９７】
書き込みＸセレクタ８−１と読み出しＸセレクタ８−２は、第３の実施の形態と同様である。
Ｙセレクタ１１’は、書き込み動作時及び読み出し動作時に、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。また、リファレンスセル２０ｒの書き込み動作時に、リファレンス第１ビット線４ｒを選択する。
Ｙ側電流終端回路１４は、データの書き込み動作時に、複数の第２ビット線５から、選択第１ビット線４ｓと対を成す１つの第２ビット線５を選択第２ビット線５ｓとして選択する。また、読み出し動作時及びリファレンスセル２０ｒの書き込み動作時に、リファレンス第２ビット線５ｒを選択する。
ここで、選択書き込み／読み出しワード線３Ｗｓ／３Ｒｓと選択第１／第２ビット線４ｓ／５ｓとで選択されるメモリセル２を、選択セル２ｓと記す。
なお、図３０においては、４つのセルアレイ５１ａを示しているが、本発明は、この数に制限されるものではない。
【０２９８】
セルアレイセレクタ４４は、セルアレイ５１ａを選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３の整数：セルアレイ４１ａの番号）に基づいて、セレクタ用トランジスタ４４−１及び４４−２により、選択セルアレイ５１ａ−ｉを選択する。選択セルアレイ５１ａ−ｉは、第１メインビット線１８−１及び第２メインビット線１８−２により、Ｙ側電流源回路４２と、電流センスアンプ１５ａとに接続され、データの書き込み、読み出しの動作を行う。
【０２９９】
Ｙ側電流源回路４２は、データの書き込み動作時に、選択セルアレイ５１ａ−ｉ（ｉ＝０〜ｎ：ｎ＋１はセルアレイの数）の選択第１ビット線４ｓと選択第２ビット線５ｓとの間へ、所定の電流の供給及び引き込みを行う電流源である。例えば、データ「１」の書き込み動作時に、第１メインビット線１８−１−セルアレイセレクタ４４−選択セルアレイ５１ａ−ｉへ電流を供給し、Ｙセレクタ１１’−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙ側電流源終端回路１４−セルアレイセレクタ４４−第２メインビット線１８−２（第２メインビット線１８−２は接地に固定）の経路で電流を流す。データ「０」の書き込み動作時には、逆向きに、第２メインビット線１８−２−セルアレイセレクタ４４−選択セルアレイ５１ａ−ｉへ電流を供給し、Ｙ側電流源終端回路１４−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−Ｙセレクタ１１’−セルアレイセレクタ４４−第１メインビット線１８−１（第１メインビット線１８−１は接地に固定）の経路で電流を供給する。ただし、４２ａは、定電流を発生し、４２ｂが電流の供給方向を選択する。
電流センスアンプ１５ａは、リファレンスセル２０ｒにつながるリファレンス第２ビット線５ｒ（第２メインビット線１８−２）を流れる電流と、選択セル２ｓにつながる選択第１ビット線４ｓ（第１メインビット線１８−１）を流れる電流と差に基づいて、選択セル２ｓからデータを読み出し、そのデータを出力する。
【０３００】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１４の実施の形態の動作について説明する。
【０３０１】
図３０のＭＲＡＭにおいて、メモリセル２からのデータの読み出しは、以下のようにして行う。
（１）ステップＳ１０１
セルアレイセレクタ４４は、セルアレイ５１ａ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ４４−１及び４４−２をオンにし、選択セルアレイ５１ａ−ｉを選択する。
このとき、選択セルアレイ５１ａ−ｉと、電流センスアンプ１５とは、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ１０２
選択セルアレイ５１ａ−ｉの読み出しＸセレクタ８−２は、行アドレスの入力により、複数の読み出しワード線３Ｗから選択読み出しワード線３Ｒｓを選択する。
（３）ステップＳ１０３
選択セルアレイ５１ａ−ｉのＹセレクタ１１’は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。同時に、Ｙ側電流終端回路１４は、リファレンス第２ビット線５ｒを選択する。これにより、読み出しＸセレクタ８−２−選択読み出しワード線３Ｒｓ−選択セル２０ｓ（の磁気抵抗素子７）−選択第２ビット線５ｓ−Ｙセレクタ１１’−第１メインビット線１８−１−電流センスアンプ１５ａの経路には、読み出しＸセレクタ８−２と電流センスアンプ１５ａとの電圧差により、選択セル２０ｓのデータを反映した電流Ｉｓが流れる。一方、読み出しＸセレクタ８−２−選択読み出しワード線３Ｒｓ−リファレンスセル２０ｒ（の磁気抵抗素子７）−リファレンス第２ビット線５ｒ−第２メインビット線１８−２−電流センスアンプ１５ａの経路には、リファレンスセル２０ｒのデータ「０」を反映した電流Ｉｒが流れる。
（４）ステップＳ１０４
電流センスアンプ１５ａは、電流Ｉｓと電流Ｉｒとの差に基づいて、ほぼ同じであれば読み出したデータを「０」とし、異なれば（例示：より小さければ）「１」と判定し、その結果を出力する。
【０３０２】
以上の読み出し動作により、所望の選択セルアレイ５１ａ−ｉにおける所望の選択セル２ｓのデータを読み出すことができる。
【０３０３】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０３０４】
（１）ステップＳ１１１
セルアレイセレクタ４４は、セルアレイ５１ａ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ４４−１及び４４−２をオンにし、選択セルアレイ５１ａ−ｉを選択する。
このとき、選択セルアレイ５１ａ−ｉと、Ｙ側電流源回路４２は、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ１１２
選択セルアレイ５１ａ−ｉの書き込みＸセレクタ８−１は、行アドレスの入力により、複数の書き込みワード線３Ｗから選択書き込みワード線３Ｗｓを選択する。各メモリセル２０の第２ＭＯＳトランジスタ１６はオンになる。
（３）ステップＳ１１３
選択セルアレイ５１ａ−ｉのＹセレクタ１１’は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。また、書き込みアクティブ信号により、Ｙ側電流終端回路１４は、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。
（ａ）「１」を書き込む場合
第２メインビット線１８−２が接地に固定される。すなわち、選択第２ビット線５ｓは、Ｙ側電流終端回路１４経由で、接地に固定される。Ｙ側電流源回路４２は、書き込みアクティブ信号とデータ信号（「１」）に基づいて、データ信号に対応した所定の大きさを有する電流Ｉｗ（１）（Ｙ側電流源回路４２から流れ出る方向）を、第１メインビット線１８−１−セルアレイセレクタ４４−Ｙセレクタ１１’−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙ側電流終端回路１４−第２メインビット線１８−２−接地の経路で流す。
（ｂ）「０」を書き込む場合
第１メインビット線１８−１が接地に固定される。すなわち、選択第１ビット線４ｓは、Ｙセレクタ１１’経由で、接地に固定される。Ｙ側電流源回路４２は、書き込みアクティブ信号とデータ信号（「０」）に基づいて、データ信号に対応した所定の大きさを有する電流Ｉｗ（０）（Ｙ側電流源回路４２から流れ出る方向）を、第２メインビット線１８−２−セルアレイセレクタ４４−Ｙ側電流終端回路１４−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−Ｙセレクタ１１’−第１メインビット線１８−１−接地の経路で流す。
（４）ステップＳ１１４
選択セル２ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（−Ｘ方向）又は電流Ｉｗ（１）（＋Ｘ方向）が流れることにより、＋Ｙ方向、又は、−Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号に対応する自発磁化を記憶する。
【０３０５】
以上の書き込み動作により、所望の選択セルアレイ５１ａ−ｉにおける所望の選択セル２ｓにデータを書き込むことができる。
【０３０６】
本発明により、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
また、Ｙ側電流源回路１２の定電流源４２ａは、単方向（本実施の形態では、流れ出る方向）のみに対応していれば良く、設計の融通性を向上させることが出来る。
【０３０７】
（第１５の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１５の実施の形態について説明する。
【０３０８】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１５の実施の形態の構成について説明する。図３１は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１５の実施の形態の構成を示す図である。図３１は、図１に示すＭＲＡＭの回路例を階層化し、一部変更した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ４１ｃ−０〜４１ｃ−３（本実施の形態と類似の第１３の実施の形態における図２９のセルアレイ４１ａと一部変更しているため４１ｃと表示）、セルアレイセレクタ４４、Ｙ側電流源回路４２、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０３０９】
セルアレイ４１ｃ−０〜４１ｃ−３は、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、Ｘセレクタ８、Ｙセレクタ１１’（ただし、リファレンス第１ビット線４ｒの選択／非選択も行う）、Ｙ側電流終端回路１４、プリチャージワード線３ｐ、プリチャージ線４５、複数のプリチャージ電圧線４８、プリチャージ電源４６、プリチャージセレクタ４７及びプリチャージトランジスタ４９（４９−１及び４９−２）を備える。
なお、図３１においては、４つのセルアレイ４１ｃを示しているが、本発明は、この数に制限されるものではない。
【０３１０】
メモリセルアレイ１は、メモリセル２が行列に配列されている。ここで、メモリセル２は、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６と磁気抵抗素子７とを含む。なお、リファレンス用のメモリセル２をリファレンスセル２ｒと記す。
第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６は、第１３の実施の形態と同様である。
磁気抵抗素子７は、一端側を上記各トランジスタのドレインに、他端側をプリチャージ電圧線４８に接続さている。記憶されるデータに応じて磁化方向が反転される自発磁化を有する。
読み出し動作時において、第１ＭＯＳトランジスタ６は、磁気抵抗素子７を第１ビット線４に接続し、第１ビット線４−磁気抵抗素子７−プリチャージ電圧線４８に電流を流すために用いられる。書き込み動作時において、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６は、第１ビット線４と第２ビット線５とを接続して磁気抵抗素子７近傍に電流を流すために用いる。
【０３１１】
プリチャージ電源４６は、プリチャージ線４５及び複数のプリチャージ電圧線４８へ所定のプリチャージ電圧Ｖｐｒを印加する。プリチャージ電圧Ｖｐｒは、メモリセル２へデータを書き込むためにメモリセル２に電流が流される際、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６と磁気抵抗素子７とが接続された節点における電圧と同じ電圧になるように設定される。
プリチャージセレクタ４７は、プリチャージワード線３ｐを活性化させる。
プリチャージワード線３ｐは、Ｘ軸方向（ワード線方向）へ延伸するように設けられ、プリチャージセレクタ４７に接続されている。
プリチャージ線４５は、Ｘ軸方向（ワード線方向）へ延伸するように設けられ、プリチャージ電源４６に接続されている。プリチャージ電圧Ｖｐｒを、プリチャージトランジスタ４９−１及び４９−２を介して、第１ビット線４及び第２ビット線５へ供給する。
複数のプリチャージ電圧線４８は、Ｘ軸方向（ワード線方向）へ延伸するように設けられ、プリチャージ電源４６に接続されている。複数のプリチャージ電圧線４８の各々は、メモリセル２の列ごとに配線されている。そして、メモリセル２の磁気抵抗素子７における第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６との節点とは反対側の節点に、プリチャージ電圧Ｖｐｒを供給する。
プリチャージトランジスタ４９−１（プリチャージ部）は、ゲートをプリチャージワード線３ｐに、ソースを第１ビット線４に、ドレインをプリチャージ線４５に接続されている。プリチャージトランジスタ４９−２（プリチャージ部）は、ゲートをプリチャージワード線３ｐに、ソースを第２ビット線５に、ドレインをプリチャージ線４５に接続されている。
【０３１２】
セルアレイ４１ｃのその他の構成は、第１３の実施の形態と同様であるので、その説明を省略する。
【０３１３】
セルアレイセレクタ４４、Ｙ側電流源回路４２、読み出し電流負荷回路１３及びセンスアンプ１５は、第１３の実施の形態と同様であるので、その説明を省略する。
【０３１４】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１５の実施の形態の動作について説明する。
【０３１５】
図３１のＭＲＡＭにおいて、第１ビット線４及び第２ビット線５の非選択時には、プリチャージセレクタ４７によるプリチャージワード線３ｐの活性化によりプリチャージトランジスタ４９−１とプリチャージトランジスタ４９−２がオンとなっている。それに伴い、プリチャージ電源４６からプリチャージ線４５とプリチャージトランジスタ４９−１及びプリチャージトランジスタ４９−２を介して、第１ビット線４と第２ビット線５がプリチャージ電圧Ｖｐｒへプリチャージされている。
【０３１６】
図３１のＭＲＡＭにおける、メモリセル２からのデータの読み出し動作、及び、メモリセル２へのデータの書き込み動作は、読み出しの際の電流Ｉｓ及び電流Ｉｒが接地配線２４ではなく、プリチャージ電圧線４８を介してプリチャージ電源４６へ流れ込むこと以外は、第１３の実施の形態と同様であるので、その説明を省略する。
【０３１７】
本発明により、データの書き込み動作時には、磁気抵抗素子７の両端が同じ電圧（プリチャージ電圧Ｖｐｒ）になり電位差が無くなるので、書き込み電流のメモリセル２内での損失を防止することが出来る。すなわち、書き込み電流の精度を向上させることが可能となる。
【０３１８】
また、第１ビット線４及び第２ビット線をプリチャージ電圧Ｖｐｒにすることにより、第１ビット線４及び第２ビット線が異電位のために寄生容量間の電荷のやり取りによる電流でメモリセル２が書き込まれてしまうことを抑制することが出来る。
【０３１９】
また、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
【０３２０】
（第１６の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１６の実施の形態について説明する。
【０３２１】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１６の実施の形態の構成について説明する。図３２は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１６の実施の形態の構成を示す図である。図３２は、図８に示すＭＲＡＭの回路例を階層化し、一部変更した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ５１ｃ−０〜５１ｃ−３（本実施の形態と類似の第１４の実施の形態における図３０のセルアレイ５１ａと一部変更しているため５１ｃと表示）、セルアレイセレクタ４４、Ｙ側電流源回路４２及び電流センスアンプ１５を具備する。
【０３２２】
セルアレイ５１ｃ−０〜５１ｃ−３は、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、Ｙセレクタ１１’（ただし、リファレンス第１ビット線４ｒの選択／非選択も行う）、Ｙ側電流終端回路１４、Ｘ側電源回路４６ａ、プリチャージワード線３ｐ、プリチャージ線４５、プリチャージ電源４６、プリチャージセレクタ４７及びプリチャージトランジスタ４９（４９−１及び４９−２）を備える。
なお、図３２においては、４つのセルアレイ５１ｃを示しているが、本発明は、この数に制限されるものではない。
【０３２３】
プリチャージ電源４６は、プリチャージ線４５及び読み出しＸセレクタ８−２を介して読み出しワード線３Ｒへ所定のプリチャージ電圧Ｖｐｒを印加する。プリチャージ電圧Ｖｐｒは、メモリセル２０へデータを書き込むためにメモリセル２０に電流が流される際、第１ＭＯＳトランジスタ６又は第２ＭＯＳトランジスタ１６と磁気抵抗素子７とが接続された節点における電圧と同じ電圧になるように設定される。
Ｘ側電源回路４６ａは、読み出し動作時に、読み出しＸセレクタ８−２を介して読み出しワード線３Ｒへ、所定の読み出し電圧Ｖｒｅａｄを印加する。
プリチャージセレクタ４７、プリチャージワード線３ｐ、プリチャージ線４５、プリチャージトランジスタ４９−１及び４９−２（プリチャージ部）は、第１５の実施の形態と同様であり、セルアレイ５１ｃの他の構成は第１４の実施の形態の図３０と同様であるので、その説明を省略する。
【０３２４】
セルアレイセレクタ４４、Ｙ側電流源回路４２及び電流センスアンプ１５ａは、第１４の実施の形態と同様であるので、その説明を省略する。
【０３２５】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１６の実施の形態の動作について説明する。
【０３２６】
図３２のＭＲＡＭにおいて、第１ビット線４及び第２ビット線５の非選択時には、プリチャージセレクタ４７によるプリチャージワード線３ｐの活性化によりプリチャージトランジスタ４９−１とプリチャージトランジスタ４９−２がオンとなっている。それに伴い、プリチャージ電源４６からプリチャージ線４５とプリチャージトランジスタ４９−１及びプリチャージトランジスタ４９−２を介して、第１ビット線４と第２ビット線５がプリチャージ電圧Ｖｐｒへプリチャージされている。
【０３２７】
図３２のＭＲＡＭにおける、メモリセル２０からのデータの読み出し動作、及び、メモリセル２０へのデータの書き込み動作は、第１４の実施の形態と同様であるので、その説明を省略する。
【０３２８】
本発明により、第１５の実施の形態と同様の効果を得ることが出来る。
本発明により、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
【０３２９】
（第１７の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１７の実施の形態について説明する。
【０３３０】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１７の実施の形態の構成について説明する。図３３は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１７の実施の形態の構成を示す図である。図３３は、図１に示すＭＲＡＭの回路例を階層化し、一部変更した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ４１ｂ−０〜４１ｂ−３（本実施の形態と類似の第１３の実施の形態における図２９のセルアレイ４１ａと一部変更しているため４１ｂと表示）、セルアレイセレクタ４４ａ、Ｙ側電流源回路４２、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０３３１】
セルアレイ４１ｂ−０〜４１ｂ−３は、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、Ｘセレクタ８、第１Ｙセレクタ１１’ａ（ただし、リファレンス第１ビット線４ｒの選択／非選択も行う）、第２Ｙセレクタ１１’ｂ（ただし、リファレンス第１ビット線４ｒの選択／非選択も行う）、Ｙ側電流終端回路１４を備える。
なお、図３３においては、４つのセルアレイ４１ｂを示しているが、本発明は、この数に制限されるものではない。
【０３３２】
第１Ｙセレクタ１１’ａは、書き込み動作時に、第１の実施の形態のＹセレクタ１１と同様の動作を行う。ただし、それに加えて、リファレンス第１ビット線４ｒの選択／非選択も行う。
また、第２Ｙセレクタ１１’ｂは、読み出し動作時に、第１の実施の形態のＹセレクタ１１と同様の動作を行う。ただし、リファレンス第１ビット線４ｒの選択／非選択も行う。
【０３３３】
その他の第１Ｙセレクタ１１’ａ及び第２Ｙセレクタ１１’ｂの機能及び、他の構成については実施の形態１と同様であるのでその説明を省略する。
【０３３４】
セルアレイセレクタ４４ａは、セルアレイ４１ａを選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３の整数：セルアレイ４１ａの番号）に基づいて、セレクタ用書き込みトランジスタ４４ａ−１ａ、セレクタ用読み出しトランジスタ４４ａ−１ｂ、セレクタ用読み出しトランジスタ４４ａ−１ｃ及びセレクタ用書き込みトランジスタ４４ａ−２により、選択セルアレイ４１ｂ−ｉを選択する。選択セルアレイ４１ｂ−ｉは、第１書き込みメインビット線６８−１及び第２書き込みメインビット線６８−２により、Ｙ側電流源回路４２に接続されデータの書き込み動作を行う。また、第１読み出しメインビット線６９−１及び第２読み出しメインビット線６９−２により、読み出し電流負荷回路１３と、センスアンプ１５とに接続され、データの読み出し動作を行う。
【０３３５】
Ｙ側電流源回路４２は、データの書き込みに、選択セルアレイ４１ｂ−ｉの選択第１ビット線４ｓと選択第２ビット線５ｓとの間へ、所定の電流の供給及び引き込みを行う電流源である。
例えば、データ「１」の書き込み動作時に、第２書き込みメインビット線６８−２−セルアレイセレクタ４４ａ（セレクタ用書き込みトランジスタ４４ａ−１ａ）−選択セルアレイ４１ｂ−ｉへ電流を供給し、第１Ｙセレクタ１１’ａ−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙ側電流源終端回路１４−セルアレイセレクタ４４ａ（セレクタ用書き込みトランジスタ４４ａ−２）−第１書き込みメインビット線６８−１（第１書き込みメインビット線６８−２は接地に固定）の経路で電流を流す。
データ「０」の書き込み動作時には、逆向きに、第１書き込みメインビット線６８−１−セルアレイセレクタ４４ａ（セレクタ用書き込みトランジスタ４４ａ−２）−選択セルアレイ４１ａ−ｉへ電流を供給し、Ｙ側電流源終端回路１４−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−第１Ｙセレクタ１１’ａ−セルアレイセレクタ４４（セレクタ用書き込みトランジスタ４４ａ−１ａ）−第１書き込みメインビット線６８−１（第１メインビット線６８−１は接地に固定）の経路で電流を供給する。ただし、４２ａは、定電流を発生し、４２ｂが電流の供給方向を選択する。
【０３３６】
読み出し電流負荷回路１３は、データの読み出し動作時に、選択セルアレイ４１ｂ−ｉの選択第１ビット線４ｓへ所定の電流を流す。同時に、選択セルアレイ４１ｂ−ｉのリファレンス第１ビット線４ｒへ所定の電流を流す。すなわち、データの読み出し動作時には、第２読み出しメインビット線６９−１−セルアレイセレクタ４４ａ（セレクタ用読み出しトランジスタ４４ａ−１ｂ）−第２Ｙセレクタ１１’ｂ−選択第１ビット線４ｓ−選択セル２ｓ経由で電流を流す。同時に、第１読み出しメインビット線６９−１−セルアレイセレクタ４４（セレクタ用読み出しトランジスタ４４ａ−１ｃ）−第２Ｙセレクタ１１’ｂ−選択第１ビット線４ｓ−リファレンスセル２ｒ経由で電流を流す。
センスアンプ１５は、リファレンスセル２ｒにつながる第２読み出しメインビット線６９−２の電圧と、選択セル２ｓにつながる第１読み出しメインビット線６９−１の電圧との差に基づいて、選択セル２ｓの読み出したデータを出力する。
【０３３７】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１７の実施の形態の動作について説明する。
【０３３８】
図３３のＭＲＡＭにおいて、メモリセル２からのデータの読み出しは、以下のようにして行う。
（１）ステップＳ１２１
セルアレイセレクタ４４ａは、セルアレイ４１ｂ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、セレクタ用読み出しトランジスタ４４ａ−１ｃ及びセレクタ用読み出しトランジスタ４４ａ−１ｂをオンにし、選択セルアレイ４１ｂ−ｉを選択する。
このとき、選択セルアレイ４１ｂ−ｉと、読み出し電流負荷回路１３と、センスアンプ１５とは、第１読み出しメインビット線６９−１及び第２読み出しメインビット線６９−２により接続される。
（２）ステップＳ１２２
選択セルアレイ４１ｂ−ｉのＸセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（３）ステップＳ１２３
選択セルアレイ４１ｂ−ｉの第２Ｙセレクタ１１’ｂは、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。同時に、第２Ｙセレクタ１１’ｂは、リファレンス第１ビット線４ｒを選択する。そして、読み出しアクティブ信号により、読み出し電流負荷回路１３は、第２読み出しメインビット線６９−２−第２Ｙセレクタ１１’ｂ−選択第１ビット線４ｓを介して、選択セル２ｓの第１ＭＯＳトランジスタ６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｓを流し込む。同時に、第１読み出しメインビット線６９−１−第２Ｙセレクタ１１’ｂ−リファレンス第１ビット線４ｒ−選択リファレンスセル２ｒ（選択ワード線３ｓとリファレンス第１ビット線４ｒとの交点に対応するリファレンスセル２ｒ）の第１ＭＯＳトランジスタ６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｒを流し込む。
（４）ステップＳ１２４
読み出しアクティブ信号により、センスアンプ１５は、第２読み出しメインビット線６９−２の電位と第１読み出しメインビット線６９−１の電位との電位差に基づいて、「１」又は「０」のいずれか一方を出力する。
【０３３９】
以上の読み出し動作により、所望の選択セルアレイ４１ｂ−ｉにおける所望の選択セル２ｓのデータを読み出すことができる。
【０３４０】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０３４１】
（１）ステップＳ１３１
セルアレイセレクタ４４ａは、セルアレイ４１ｂ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、セレクタ用書き込みトランジスタ４４ａ−１ａ及びセレクタ用書き込みトランジスタ４４ａ−２をオンにし、選択セルアレイ４１ｂ−ｉを選択する。
このとき、選択セルアレイ４１ｂ−ｉと、Ｙ側電流源回路４２とは、第２書き込みメインビット線６８−２及び第１書き込みメインビット線６８−１により接続される。
（２）ステップＳ１３２
選択セルアレイ４１ｂ−ｉのＸセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（３）ステップＳ１３３
選択セルアレイ４１ｂ−ｉの第１Ｙセレクタ１１’ａは、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。また、Ｙ側電流終端回路１４は、書き込みアクティブ信号により、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。
（ａ）「１」を書き込む場合
第１書き込みメインビット線６８−１が接地に固定される。すなわち、選択第２ビット線５ｓは、Ｙ側電流終端回路１４経由で、接地に固定される。Ｙ側電流源回路４２は、書き込みアクティブ信号とデータ信号（「１」）に基づいて、データ信号に対応した所定の大きさを有する電流Ｉｗ（１）（Ｙ側電流源回路４２から流れ出る方向）を、第２書き込みメインビット線６８−２−セルアレイセレクタ４４ａ−第１Ｙセレクタ１１’ａ−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙ側電流終端回路１４−セルアレイセレクタ４４ａ−第１書き込みメインビット線６８−１−接地の経路で流す。
（ｂ）「０」を書き込む場合
第２書き込みメインビット線６８−２が接地に固定される。すなわち、選択第１ビット線４ｓは、第１Ｙセレクタ１１’ａ経由で、接地に固定される。Ｙ側電流源回路４２は、書き込みアクティブ信号とデータ信号（「０」）に基づいて、データ信号に対応した所定の大きさを有する電流Ｉｗ（０）（Ｙ側電流源回路４２から流れ出る方向）を、第１書き込みメインビット線６８−１−セルアレイセレクタ４４ａ−Ｙ側電流終端回路１４−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−第１Ｙセレクタ１１’ａ−セルアレイセレクタ４４ａ−第２書き込みメインビット線６８−２−接地の経路で流す。
（４）ステップＳ１３４
選択セル２ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（−Ｘ方向）又は電流Ｉｗ（１）（＋Ｘ方向）が流れることにより、＋Ｙ方向、又は、−Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号に対応する自発磁化を記憶する。
【０３４２】
以上の書き込み動作により、所望の選択セルアレイ４１ｂ−ｉにおける所望の選択セル２ｓにデータを書き込むことができる。
【０３４３】
セルアレイセレクタ４４ａにおいて、読み出し用のトランジスタと書き込み用のトランジスタを分けて使用することが出来るので、書き込み電流と読み出し電流の大きさが異なる際などにトランジスタサイズを別にすることが出来る。それにより、書き込み電流と読み出し電流の大きさが異なる場合でも、書き込み動作及び読み出し動作を安定的に行わせることが出来る。
また、本発明により、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
【０３４４】
（第１８の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１８の実施の形態について説明する。
【０３４５】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１８の実施の形態の構成について説明する。図３４は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１８の実施の形態の構成を示す図である。
図３４は、第１４の実施の形態の図３０と比較して、書き込み専用として、Ｙセレクタ１１’として第１Ｙセレクタ１１’ａを、第１及び第２メインビット線１８−１及び１８−２として第１及び第２書き込みメインビット線６８−１及び６８−２を設け、書き込み動作時にはそれらを用いている。また、読み出し専用として、Ｙセレクタ１１’として第２Ｙセレクタ１１’ｂを、第１及び第２メインビット線１８−１及び１８−２として第１及び第２読み出しメインビット線６９−１及び６９−２を設け、読み出し動作時にはそれらを用いている。
そして、セルアレイセレクタ４４ａが、セルアレイ４１ａを選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３の整数：セルアレイ４１ａの番号）に基づいて、書き込み動作時に、セレクタ用書き込みトランジスタ４４ａ−１ａ及びセレクタ用書き込みトランジスタ４４ａ−２により選択セルアレイ４１−ｉを選択し、読み出し動作時に、セレクタ用読み出しトランジスタ４４ａ−１ｂ及びセレクタ用読み出しトランジスタ４４ａ−１ｃにより選択セルアレイ４１−ｉを選択する。
その他の構成は、第１４の実施の形態と同様であるのでその説明を省略する。
【０３４６】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１８の実施の形態の動作については、書き込み動作時に書き込み専用の構成（第１Ｙセレクタ１１’ａ、第１及び第２書き込みメインビット線６８−１及び６８−２、セレクタ用書き込みトランジスタ４４ａ−１ａ及びセレクタ用書き込みトランジスタ４４ａ−２）を用い、読み出し動作時に読み出し専用の構成（第２Ｙセレクタ１１’ｂ、第１及び第２読み出しメインビット線６９−１及び６９−２、セレクタ用読み出しトランジスタ４４ａ−１ｂ及びセレクタ用読み出しトランジスタ４４ａ−１ｃ）を用いる以外は、第１４の実施の形態と同様であるのでその説明を省略する。
【０３４７】
本発明により、第１７の実施の形態と同様の効果を得ることが出来る。
【０３４８】
（第１９の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１９の実施の形態について説明する。
【０３４９】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１９の実施の形態の構成について説明する。図３５は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１９の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、セルアレイ４１ｄ−０〜４１ｄ−３（本実施の形態と類似の第１３の実施の形態における図２９のセルアレイ４１ａと一部変更しているため４１ｄと表示）、セルアレイセレクタ４４、Ｙ側電流源回路４３、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
なお、図３５においては、４つのセルアレイ４１ｄを示しているが、本発明は、この数に制限されるものではない。
【０３５０】
セルアレイ４１ｄ−０〜４１ｄ−３は、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、Ｘセレクタ８、Ｙセレクタ１１’’（ただし、リファレンス第１ビット線４ｒの選択／非選択も行う）、Ｙ側電流終端回路１４’’（ただし、リファレンス第２ビット線５ｒの選択／非選択も行う）を備える。
【０３５１】
メモリセルアレイ１は、第１の実施の形態と同様であるので、その説明を省略する。
【０３５２】
第１ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、一方をＹセレクタ１１’’に、他方をＹ側電流終端回路１４’’に接続されている。
第２ビット線５は、第１ビット線４と対を成し、Ｙ軸方向へ延伸して設けられ、一方をＹセレクタ１１’’に、他方をＹ側電流終端回路１４’’に接続されている。
ワード線３は、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられＸセレクタ８に接続されている。
そして、上記各メモリセル２は、上記の第１ビット線４と第２ビット線５との複数の組と複数のワード線とが交差する位置のそれぞれに対応して設けられている。
【０３５３】
Ｘセレクタ８は、データの読み出し動作時及び書き込み動作時のいずれの場合にも、Ｘ軸方向（ワード線方向）に延設されている複数のワード線３から、１つのワード線３を選択ワード線３ｓとして選択する。
Ｙセレクタ１１’’は、データの読み出し動作時に、Ｙ軸方向（ビット線方向）に延設されている複数の第１ビット線４及び複数の第２ビット線５から、１つの第１ビット線４を選択第１ビット線４ｓとし、それと対を成す１つの第２ビット線５を選択第２ビット線５ｓとして選択する。また、書き込み動作時に、書き込むデータ（「０」又は「１」のいずれか一方）に対応して、選択第１ビット線４ｓ又は選択第２ビット線５ｓのいずれか一方を選択する。
Ｙ側電流終端回路１４’’は、データの読み出し動作時に、リファレンス第１ビット線４ｓ及びリファレンス第２ビット線５ｒを選択する。また、書き込み動作時に、書き込むデータ（「１」又は「０」のいずれか一方）に対応して、選択第１ビット線４ｓ又は選択第２ビット線５ｓのいずれか一方を選択する。
【０３５４】
Ｙ側電流源回路４３は、データの書き込み動作時に、第２メインビット線１８−２を介して、選択第１ビット線４ｓ又は選択第２ビット線５ｓへ、所定の電流の供給を行う電流源である。ただし、４３ａは、定電流を発生し、４３ｂが電流のデータの入力に応じたオンオフを行う。
ここで、Ｙ側電流源回路４３による所定の電流は、書き込むデータに応じて、第２メインビット線１８−２−セルアレイセレクタ４４−（選択セルアレイ４１ａ−ｉの）Ｙ側電流終端回路１４’’−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙセレクタ１１’’−セルアレイセレクタ４４−第１メインビット線１８−１、又は、第２メインビット線１８−２−セルアレイセレクタ４４−（選択セルアレイ４１ａ−ｉの）Ｙ側電流終端回路１４’’−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−Ｙセレクタ１１’’−セルアレイセレクタ４４−第１メインビット線１８−１と流れ、Ｙ側電流源回路４３へ戻る。
【０３５５】
読み出し電流負荷回路１３は、データの読み出し動作時に、選択セル２ｓへ所定の電流を流す。同様に、データの読み出し動作時に、リファレンスセル２ｒへ所定の電流を流す。
ここで、リファレンスセル２ｒは、基本構造は通常のメモリセル２と同様である。ただし、抵抗値が所定の値（読み出し電流負荷回路１３が流す所定の電流により、「１」のデータを有する磁気抵抗素子７の電圧降下分と、「０」のデータを有する磁気抵抗素子７の電圧降下分との中間の電圧降下を有する）に固定され、他のメモリセル２の読み出し動作の際、参照される。
【０３５６】
セルアレイセレクタ４４及びセンスアンプ１５は、第１７の実施の形態と同様であるのでその説明を省略する。
【０３５７】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１９の実施の形態の動作について説明する。ただし、ＹＳＷＲＲは、読み出し動作時にリファレンスセル２ｒを選択する信号である。本明細書中において同じである。
【０３５８】
図３５のＭＲＡＭにおいて、メモリセル２からのデータの読み出しは、以下のようにして行う。
（１）ステップＳ１４１
セルアレイセレクタ４４は、セルアレイ４１ｄ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３の整数：セルアレイ４１ｄの番号）に基づいて、セレクタ用トランジスタ４４−１及び４４−２をオンにし、選択セルアレイ４１ｄ−ｉを選択する。
このとき、選択セルアレイ４１ｄ−ｉと、読み出し電流負荷回路１３と、センスアンプ１５とは、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ１５２
選択セルアレイ４１ｄ−ｉのＸセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（３）ステップＳ１５３
選択セルアレイ４１ｄ−ｉのＹセレクタ１１’’は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択すると共に、複数の第２ビット線５から選択第１ビット線４ｓと対を成す選択第２ビット線５ｓを選択する。同時に、Ｙ側電流終端回路１４は、リファレンス第１ビット線４ｒ及びリファレンス第２ビット線５ｒを選択する。そして、読み出しアクティブ信号により、読み出し電流負荷回路１３は、第１メインビット線１８−１−Ｙセレクタ１１’’−選択第１ビット線４ｓ及び選択第２ビット線５ｓを介して、選択セル２ｓの第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｓを流し込む。同時に、第２メインビット線１８−２−Ｙ側電流終端回路１４’’−リファレンス第１ビット線４ｒ及びリファレンス第２ビット線５ｒ−選択リファレンスセル２ｒ（選択ワード線３ｓとリファレンス第１ビット線４ｒとの交点に対応するリファレンスセル２ｒ）の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｒを流し込む。
（４）ステップＳ１５４
読み出しアクティブ信号により、センスアンプ１５は、第１メインビット線１８−１の電位と第２メインビット線１８−２の電位との電位差に基づいて、「１」又は「０」のいずれか一方を出力する。
【０３５９】
以上の読み出し動作により、所望の選択セルアレイ４１ｄ−ｉにおける所望の選択セル２ｓのデータを読み出すことができる。
【０３６０】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０３６１】
（１）ステップＳ１６１
セルアレイセレクタ４４は、セルアレイ４１ｄ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、セレクタ用トランジスタ４４−１及び４４−２をオンにし、選択セルアレイ４１ｄ−ｉを選択する。
このとき、選択セルアレイ４１ｄ−ｉと、Ｙ側電流源回路１２と、センスアンプ１５とは、第１メインビット線１８−１及び第２メインビット線１８−２により接続される。
（２）ステップＳ１６２
選択セルアレイ４１ｄ−ｉのＸセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（３）ステップＳ１６３
選択セルアレイ４１ｄ−ｉのＹセレクタ１１’’に列アドレスとデータ信号が入力され、データ信号に応じて選択第１ビット線４ｓ又は選択第２ビット線５ｓを選択する。また、書き込みアクティブ信号と列アドレスとデータ信号により、Ｙ側電流終端回路１４は、データ信号に応じて選択第２ビット線５ｓ又は選択第１ビット線４ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択されている。
（ａ）「１」を書き込む場合
Ｙ側電流終端回路１４は、選択第１ビット線４ｓを選択する。Ｙセレクタ１１’’は、選択第１ビット線４ｓと対を成す選択第２ビット線５ｓを選択する。
そして、Ｙ側電流源回路４３は、所定の大きさを有する電流Ｉｗ（１）を、Ｙ側電流源回路４３−第２メインビット線１８−２−Ｙ側電流終端回路１４’’−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙセレクタ１１’’−第１メインビット線１８−１−Ｙ側電流源回路４３の経路で流す。
（ｂ）「０」を書き込む場合
Ｙ側電流終端回路１４は、選択第２ビット線５ｓを選択する。Ｙセレクタ１１’’は、選択第２ビット線５ｓと対を成す選択第１ビット線４ｓを選択する。
そして、Ｙ側電流源回路４３は、所定の大きさを有する電流Ｉｗ（０）を、Ｙ側電流源回路４３−第２メインビット線１８−２−Ｙ側電流終端回路１４’’−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−Ｙセレクタ１１’’−第１メインビット線１８−１−Ｙ側電流源回路４３の経路で流す。
（４）ステップＳ１６４
選択セル２ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（−Ｘ方向）又は電流Ｉｗ（１）（＋Ｘ方向）が流れることにより、＋Ｙ方向、又は、−Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号に対応する自発磁化を記憶する。
【０３６２】
以上の書き込み動作により、所望の選択セルアレイ４１ａ−ｉにおける所望の選択セル２ｓにデータを書き込むことができる。
【０３６３】
本発明により、Ｙ側電流源回路４３のメインビット線の選択回路が省略され、単純な電源接続回路４３ｂにすることが出来る。
また、読み出し電流Ｉｓ（及びＩｒ）は、２つのＭＯＳトランジスタを使って読み出されるので、メモリセル内のＭＯＳトランジスタのばらつきの影響を抑制することが可能となる。
さらに、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
【０３６４】
（第２０の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２０の実施の形態について説明する。
【０３６５】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２０の実施の形態の構成について説明する。図３６は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２０の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、Ｘセレクタ８、第１Ｙセレクタ７１、第２Ｙセレクタ７２、複数のセンスアンプ７３、複数の読み出し電流負荷回路７４、複数の第３トランジスタ７７、複数のコラム選択トランジスタ７５（７５−１及び７５−２）、リファレンス選択トランジスタ７６（７６−１及び７６−２）、センス線８１（８１−１及び８１−２）、読み出し電流信号線８２、比較信号線８３、データバス線８４（８４−１及び８４−２）、コラム信号線８５を備える。ここで、センス線８１−１からデータバス線８４までをデータ処理部９０とも記す。
【０３６６】
メモリセルアレイ１（メモリセル２を含む）は、第１の実施の形態と同様であるので、その説明を省略する。
【０３６７】
第１ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、一方を第１Ｙセレクタ７１に接続している。そして、更に第１Ｙセレクタ７１からデータバス線８４まで延伸している。ここでは、その信号をＢＬｉＴ（ただし、ｉ＝０〜ｎの整数：第１ビット線４の番号）と記す。
第２ビット線５は、第１ビット線４と対を成し、Ｙ軸方向へ延伸して設けられ、一方を第２Ｙセレクタ７２に接続されている。そして、更に第２Ｙセレクタ７２からデータバス線８４まで延伸している。ここでは、その信号をＢＬｉＮ（ただし、ｉ＝０〜ｎの整数：第１ビット線４の番号）と記す。
ワード線３は、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられＸセレクタ８に接続されている。ここでは、その信号をＷＬｋ（ただし、ｋ＝０〜ｍの整数：ワード線３の番号）と記す。
そして、上記各メモリセル２は、上記の第１ビット線４と第２ビット線５との複数の組と複数のワード線とが交差する位置のそれぞれに対応して設けられている。
【０３６８】
Ｘセレクタ８は、データの読み出し動作時及び書き込み動作時のいずれの場合にも、複数のワード線３から、１つのワード線３を選択ワード線３ｓとして選択する。
第１Ｙセレクタ７１は、データの読み出し動作時及び書き込み動作時に、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。
第２Ｙセレクタ７２は、データの書き込み動作時に、複数の第２ビット線５から、１つの第２ビット線５を選択第２ビット線５ｓとして選択する。
センスアンプ７３は、Ｙ軸方向に延伸する第１ビット線４及び第２ビット線５と、Ｘ軸方向に延伸するセンス線８１−１及びセンス線８１−２とで囲まれる領域に設けられている。センス線８１−１及び８１−２からのＳＡＰ信号で活性化され、第１ビット線４及び第２ビット線５との間の電位差を高速に増幅する。
【０３６９】
読み出し電流負荷回路７４は、Ｙ軸方向に延伸する第１ビット線４（又はリファレンス第１ビット線４）と、Ｘ軸方向に延伸する読み出し電流信号線８２とが交差する点に設けられている。データの読み出し動作時に、読み出し電流信号線８２からのＬＤＡ信号により活性化され、選択第１ビット線４ｓ（又はリファレンス第１ビット線４ｒ）を介して選択セル２ｓ（又はリファレンスセル２ｒ）へ所定の電流を流す。
ここで、リファレンスセル２ｒは、基本構造は通常のメモリセル２と同様である。ただし、抵抗値が所定の値（読み出し電流負荷回路１３が流す所定の電流により、「１」のデータを有する磁気抵抗素子７の電圧降下分と、「０」のデータを有する磁気抵抗素子７の電圧降下分との中間の電圧降下を有する）に固定され、他のメモリセル２の読み出し動作の際、参照される。
【０３７０】
第３トランジスタ７７は、ゲートを比較信号線８３に、他の２端子のうちの一方を第２ビット線５に、他方をリファレンス第１ビット線４ｒに接続されている。比較信号線８３からのＲＴＧ信号の入力によりオンとなり、第２ビット線５の電位をリファレンス第１ビット線４ｒの電位と同じにする。
コラム選択トランジスタ７５−１及び７５−２は、ゲートをコラム信号線８５に、他の２端子のうちの一方を、第１ビット線４及び第２ビット線５のメモリセルアレイ１側に、他方を第１ビット線４及び第２ビット線５のデータバス線８４側に接続している。コラム信号線８５からのＹＳＷｉ信号（ただし、ｉ＝０〜ｎの整数：第１ビット線４の番号）に基づいて、それぞれ第１ビット線４の電圧（ＢＬｉＴ）、及び第２ビット線５の電圧（ＢＬｉＮ）を、データバス線８４−１及び８４−２へ出力する。
リファレンス選択トランジスタ７６−１及び７６−２は、ゲートをコラム信号線８５に、他の２端子のうちの一方を、リファレンス第１ビット線４ｒ及びリファレンス第２ビット線５ｒのメモリセルアレイ１側に、他方をリファレンス第１ビット線４ｒ及びリファレンス第２ビット線５ｒのデータバス線８４側に接続している。コラム信号線８５からのＲＹＳＷ信号に基づいて、それぞれリファレンス第１ビット線４ｒの電圧（ＢＬＲＵ）、及びリファレンス第２ビット線５ｒの電圧（ＢＬＲＬ）を、データバス線８４−１及び８４−２へ出力する。
【０３７１】
センス線８１（８１−１及び８１−２）は、センスアンプ７３にＳＡＰ信号を出力する。読み出し電流信号線８２は、読み出し電流負荷回路７４にＬＤＡ信号を出力する。比較信号線８３は、第３トランジスタ７７にＲＴＧ信号を出力する。データバス線８４（８４−１及び８４−２）は、第１ビット線４及び第２ビット線５からデータとしての電圧を取得する。コラム信号線８５は、ＹＳＷｉ信号又はＲＹＳＷ信号を出力する。
【０３７２】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２０の実施の形態の動作について説明する。
【０３７３】
図３７は、図３６のＭＲＡＭの読み出し動作時における各信号（電圧）の変化を示す図である。ここでは、各信号が“Ｈｉｇｈ”及び“Ｌｏｗ”の状態に成ることを単に、Ｈ及びＬと記すこととする。
メモリセル２からのデータの読み出しは、以下のようにして行う。
Ａ．１選択セル２ｓ分の読み出し動作
ここでは、０番目の第１ビット線４及び第２ビット線５と、０番目のワード線で選択されるメモリセル２を選択セル２ｓとする。
（１）ステップＳ１７１
時刻ｔＲ１において、Ｘセレクタ８は、ＷＬ０信号のＨの入力により、選択ワード線３ｓを選択する。同時に、第１Ｙセレクタ７１は、ＲＷＴＧ信号のＨの入力により、選択第１ビット線４ｓを選択する。これらの動作により選択セル２ｓが選択される。さらに、第３トランジスタ７７は、ＲＴＧ信号のＨの入力によりオンとなり、選択第１ビット線４ｓと対を成す選択第２ビット線５ｓのデータ処理部９０の側を、リファレンス第１ビット線４ｒと同電位とする。
（２）ステップＳ１７２
時刻ｔＲ２において、選択第１ビット線４ｓに接続された読み出し電流負荷回路７４は、ＬＤＡ信号のＨの入力により、選択第１ビット線４ｓへ所定の大きさの電流Ｉｓを供給する。同様に、リファレンス第１ビット線４ｒに接続された読み出し電流負荷回路７４は、ＬＤＡ信号のＨの入力により、リファレンス第１ビット線４ｒへ所定の大きさの電流Ｉｒを供給する。電流Ｉｓは選択セル２ｓにおいて、電流Ｉｒはリファレンスセル２ｒにおいて、それぞれの磁気抵抗素子７を経由して接地配線２４へ流れ込む。
このとき、時刻ｔＲ３（〜ｔＲ５）において、選択セル２ｓの磁気抵抗素子７に含まれるデータを反映した電圧が、ＢＬ０Ｔ信号として現れる。また、リファレンスセル２ｒの磁気抵抗素子７に含まれる予め設定（固定）されたデータを反映した電圧が、ＢＬＲＵ信号として現れる。
それに伴い、時刻ｔＲ３において、選択第１ビット線４ｓ及び選択第２ビット線５ｓとの間にあるセンスアンプ８１の選択第１ビット線４ｓ側の電圧ＢＬＳ０Ｔは、ＢＬ０Ｔ信号を反映した電圧となる。同様に、選択第２ビット線５ｓ側の電圧ＢＬＳ０Ｎは、ＢＬＲＵ信号を反映した電圧となる。
（３）ステップＳ１７３
時刻ｔＲ４において、ＬＤＡ信号がＬとなり、各読み出し電流負荷回路７４からの電流が停止する。そして、時刻ｔＲ５において、ＲＷＴＧ信号、ＲＴＧ信号がＬとなり、データ処理部９０と、メモリセルアレイ１とが分離される。このとき、センスアンプ８１の電圧ＢＬＳ０Ｔと電圧ＢＬＳ０Ｎの相対的な大小関係は維持される。
（４）ステップＳ１７４
時刻ｔＲ６において、センスアンプ７３は、ＳＡＰ信号のＨの入力により活性化する。そして、電圧ＢＬＳ０Ｔと電圧ＢＬＳ０Ｎとの電圧の差が増幅され、読み出したデータ（センスアンプ８１の電圧ＢＬＳ０Ｔに対応）を反映した電圧となる。例えば、読み出したデータが「１」ならば、電圧ＢＬＳ０Ｔは図中「Ｈ」で示されるように増幅され、電圧ＢＬＳ０Ｎは図中「Ｌ」で示されるように小さくなる。「１」ならば逆になる。
（５）ステップＳ１７５
時刻ｔＲ７において、ＹＳＷ０信号が入力され、コラム選択トランジスタ７５がオンとなる。それにより、増幅又は小さくされた電圧ＢＬＳ０Ｔがデータバス線８４−１へ、電圧ＢＬＳ０Ｎがデータバス線８４−２へ出力される。
そして、時刻ｔＲ７から時刻ｔＲ８までの間に、データバス線８４−１の出力／ＲＩＯ信号と、データバス線８４−２の出力ＲＩＯ信号が取り出される。
（６）ステップＳ１７６
時刻ｔＲ８においてＹＳＷ０信号がＬとなり、時刻ｔＲ９においてＳＡＰ信号がＬとなる。それに伴い、時刻ｔＲ１０において電圧ＢＬＳ０Ｔ及び電圧ＢＬＳ０ＮがＬとなる。そして、時刻ｔＲ１１においてＷＬ０信号がＬとなる。
【０３７４】
以上の読み出し動作により、所望の選択セル２ｓのデータを読み出すことができる。
【０３７５】
Ｂ．選択ワード線３ｓ上のすべてのメモリセル２の読み出し動作
図３８は、図３６のＭＲＡＭの読み出し動作時における各信号（電圧）の変化を示す図である。図３７及び図３８を参照して、選択ワード線３ｓ上のすべてのメモリセル２の読み出し動作は、上記のステップＳ１７５において、以下のような操作を行う。
【０３７６】
ただし、この場合、図３７において、ＢＬ０Ｔは、ＢＬｋＴ（ただし、ｋ＝１〜ｎ：ｎは、ビット線の対（第１ビット線４及び第２ビット線５）の数）を示し、ＢＬＳ０Ｔ及びＢＬＬＳ０Ｎは、ＢＬＳｋＴ及びＢＬＬＳｋＮ（ただし、ｋ＝１〜ｎ）を示す。また、ＹＳＷ０、ＲＩＯ及び／ＲＩＯは、図３８のタイミングチャートとする。
また、各センスアンプ７３は、時刻ｔＲ２〜ｔＲ５において、選択ワード線３ｓ上のメモリセル２のデータを、一括して読み出す。そして、時刻ｔＲ６において、増幅又は小さくされた電圧ＢＬＳｋＴ及び電圧ＢＬＳｋＮを発生している。
【０３７７】
（５−１）ステップＳ１７５−１
時刻ｔＲ７＝時刻ｔＲ７＿１０〜時刻ｔＲ７＿１１、…時刻ｔＲ７＿ｋ０〜時刻ｔＲ７＿ｋ１…、時刻ｔＲ７＿ｎ０〜時刻ｔＲ７＿ｎ１＝時刻ｔＲ８の各期間ごとに、ｋ＝１からｎまで連続的に、ＹＳＷｋ信号をｋ番目のコラム選択トランジスタ７５に入力する。それにより、ｋ番目のコラム選択トランジスタ７５がオンになり、増幅又は小さくされた電圧ＢＬＳｋＴがデータバス線８４−１へ、電圧ＢＬＳｋＮがデータバス線８４−２へ出力される。そして、データバス線８４−１の出力／ＲＩＯ信号と、データバス線８４−２の出力ＲＩＯ信号として、時刻ｔＲ７＿ｋ０から時刻ｔＲ７＿ｋ１までの間にｋ番目のメモリセル２のデータが取り出され、時刻ｔＲ７＿ｎ０から時刻ｔＲ７＿ｎ１までの間にｎ番目のメモリセル２のデータが取り出される。
【０３７８】
すなわち、センスアンプ７３には、各メモリセル２のデータが、一括して読み出されているので、ＹＳＷ信号を連続的に活性化するとデータを連続的に読み出すことが出来る。それにより、データの読み出しのスループットが向上する。
【０３７９】
以上の読み出し動作により、所望の選択ワード線３ｓ上のすべてのメモリセル２のデータを一括して読み出すことができる。
【０３８０】
図３９は、図３６のＭＲＡＭの書き込み動作時における各信号（電圧）の変化を示す図である。メモリセル２へのデータの書き込みは、以下のようにして行う。
Ａ．１選択セル２ｓ分の書き込み動作
ここでは、０番目の第１ビット線４及び第２ビット線５と、０番目のワード線で選択されるメモリセル２を選択セル２ｓとする。
（１）ステップＳ１８１
時刻ｔＷ１０において、Ｘセレクタ８は、ＷＬ０信号をＨとし、選択ワード線３ｓを選択する。このとき、第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６のゲート電位は、通常の電源電圧に比べて所定の電圧Ｖαだけ高く設定される。同時に、第１Ｙセレクタ７１は、ＲＷＴＧ信号をＨとし、選択第１ビット線４ｓを選択する。更に、第２Ｙセレクタ７２は、ＷＴＧ信号をＨとし、選択第２ビット線５ｓを選択する。これらの動作により選択セル２ｓが選択される。
（２）ステップＳ１８２
時刻ｔＷ２０において、データバス線８４−１にデータを示すＤＩＯ信号が入力され、データバス線８４−２にＤＩＯ信号の反転信号／ＤＩＯ信号がそれぞれ入力される。同時に、コラム選択トランジスタ７５−１及び７５−２は、ＹＳＷ０信号のＨの入力によりオンとなる。それにより、データ処理部９０側において選択第１ビット線４ｓと選択第２ビット線５ｓが選択され、それぞれにＤＩＯ信号及び／ＤＩＯ信号が入力される。
（３）ステップＳ１８３
時刻ｔＷ３０において、選択第１ビット線４ｓの電位（電圧ＢＬＯＴ）と、選択第２ビット線５ｓ（電圧ＢＬＯＮ）の電位は、データに対応した電位になる。そして、電圧ＢＬＯＴと電圧ＢＬＯＮとの差に応じて、選択第１ビット線４ｓと選択第２ビット線５ｓとの間を、選択セル２ｓ（の第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ）を介して書き込み用の電流が流れる。書き込み用の電流は、ＤＩＯ信号及び／ＤＩＯ信号により流れる。
（４）ステップＳ１８４
時刻ｔＲ４０において、ＹＳＷ０信号がＬとなり、ＤＩＯ信号及び／ＤＩＯ信号が停止する。それにより、電圧ＢＬＯＴと電圧ＢＬＯＮとがＬとなる。これにより、書き込み動作が終了する。時刻ｔＲ５０において、ＷＬ０信号、ＲＷＴＧ信号、ＷＴＧ信号をＬとする。
【０３８１】
以上の書き込み動作により、所望の選択セル２ｓへデータを書き込むことができる。
選択ワード線３ｓ上のデータを全て書きかえる必要がない場合、選択ワード線３ｓが活性化されている状態で、ＹＳＷ信号を活性化し、データバス線８４からセンスアンプ７３を介さずに書き込むこの方法が、スループットや電力消費の観点から好ましい。
【０３８２】
Ｂ．選択ワード線３ｓ上のすべてのメモリセル２の書き込み動作
図４０は、図３６のＭＲＡＭの書き込み動作時における各信号（電圧）の変化を示す図である。選択ワード線３ｓ上のすべてのメモリセル２の書き込み動作は、以下のようにして行う。
（１）ステップＳ１９１
時刻ｔＷ１−１〜時刻ｔＷ２−１、…時刻ｔＷ１−ｋ〜時刻ｔＷ２−ｋ…、時刻ｔＷ１−ｎ〜時刻ｔＷ２−ｎの各期間ごとに、ｋ＝１からｎまで連続的に、選択ワード線３ｓ上のｋ番目のメモリセル２に書き込むデータ（ＤＩＯ信号及びＤＩＯ信号の反転信号／ＤＩＯ信号）が、データバス線８４−１及び８４−２に入力され、ＹＳＷｋ信号がＨとなる。それにより、各期間ごとに、ｋ番目のコラム選択トランジスタ７５−１及び７５−２がオンとなり、ｋ番目のセンスアンプ７３の両端に、ｋ番目のデータに対応した電圧ＢＬＳＯＴと電圧ＢＬＳＯＮが発生する。
（２）ステップＳ１９２
時刻ｔＷ２−ｎにおいて、すべてのセンスアンプ７３は、ＳＡＰ信号のＨの入力により活性化する。そして、電圧ＢＬＳＯＴと電圧ＢＬＳＯＮの大きい方を増幅し、小さい方を小さくする。
（３）ステップＳ１９３
時刻ｔＷ３において、Ｘセレクタ８は、ＷＬ０信号をＨとし、選択ワード線３ｓを選択する。このとき、第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６のゲート電位は、通常の電源電圧に比べて所定の電圧Ｖαだけ高く設定される。同時に、第１Ｙセレクタ７１は、ＲＷＴＧ信号をＨとし、すべての選択第１ビット線４ｓを選択する。更に、第２Ｙセレクタ７２は、ＷＴＧ信号をＨとし、すべての選択第２ビット線５ｓを選択する。これらの動作により選択ワード線３ｓ上のすべてのメモリセル２が選択される。
このとき、電圧ＢＬＳＯＴと電圧ＢＬＳＯＮとの差に応じて、選択ワード線３ｓ上のすべてのメモリセル２の各々において、第１ビット線４ｓと第２ビット線５ｓとの間を、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタを介して書き込み用の電流が流れる。この場合、書き込み電流の電流源はセンスアンプ７３となる。
なお、所定の電圧Ｖαは、書き込み電流が流れたときのトランジスタのオン抵抗によるトランジスタのチャネル部の電位の上昇分程度である。
（４）ステップＳ１９４
時刻ｔＲ４において、ＷＬ０信号、ＲＷＴＧ信号、ＷＴＧ信号をＬとする。これにより、書き込み動作が終了する。時刻ｔＲ５において、ＳＡＰ信号及びＳＡＮ信号がＬとなる。それに伴い、時刻ｔＲ６において電圧ＢＬＳ０Ｔ及び電圧ＢＬＳ０ＮがＬとなる。
【０３８３】
以上の書き込み動作により、所望の選択ワード線３ｓ上のすべてのメモリセル２にデータを一括して書き込むことができる。それにより、データ処理のスループットが向上する。
【０３８４】
書き込みの際、第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６のゲート電位は、通常の電源電圧に比べて所定の電圧Ｖαだけ高く設定されるので、より大きな書き込み電流を流すことが出来る。それにより、より確実に選択セルにデータを書き込むことが可能となる。
なお、通常は、電源電圧以上の電圧をゲートに加えると、ゲート酸化膜に負担がかかるが、書き込み中は、書き込み電流が流れるため、トランジスタのオン抵抗により、トランジスタのチャネル部の電位が上昇しているため、問題とならない。
【０３８５】
本発明により、ＤＲＡＭと同様に、各ビット線（第１ビット線４と第２ビット線５との間）に取り付けられているセンスアンプを用いてデータの読み出し動作／書き込み動作を行うことが可能となる。
【０３８６】
（第２１の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２１の実施の形態について説明する。
【０３８７】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２１の実施の形態の構成について説明する。図４１は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２１の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数の第１ワード線３ｃ、複数の第２ワード線３ｄ、複数の第１ビット線４、複数の共通第２ビット線５’、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電流源回路１２、Ｙ側電源回路１９、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０３８８】
メモリセルアレイ１は、メモリセル２ｅが行列に配列されている。ここで、メモリセル２ｅは、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６と磁気抵抗素子７とを含む。なお、リファレンス用のメモリセル２をリファレンスセル２ｅｒとする。
第１トランジスタとしての第１ＭＯＳトランジスタ６は、ゲート（第１ゲート）を第１ワード線３ｃに、ソース（第１端子）を第１ビット線４に、ドレイン（第２端子）を磁気抵抗素子７の一端側（第４端子）及び第２ＭＯＳトランジスタ１６のドレイン（第６端子）に接続している。
第２ＭＯＳトランジスタ１６は、ゲート（第２ゲート）を第２ワード線３ｄに、ソース（第５端子）を共通第２ビット線５’に、ドレイン（第６端子）を磁気抵抗素子７の一端側（第４端子）及び第１ＭＯＳトランジスタ６のドレイン（第２端子）に接続している。
読み出し動作時において、第１ＭＯＳトランジスタ６は、磁気抵抗素子７を第１ビット線４に接続し、磁気抵抗素子７−第１ビット線４に電流を流すために用いられる。書き込み動作時において、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６は、第１ビット線４と共通第２ビット線５’とを接続して磁気抵抗素子７近傍に電流を流すために用いる。
磁気抵抗素子７は、一端側（第４端子）を上記各トランジスタに、他端側（第３端子）を接地配線２４に接続さている。記憶されるデータに応じて磁化方向が反転される自発磁化を有する。
【０３８９】
第１ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、Ｙセレクタ１１に接続されている。図４１において、共通第２ビット線５の左側を第１ビット線４Ｌ、右側を第１ビット線４Ｒともいう。なお、リファレンス用の第１ビット線４を、リファレンス第１ビット線４ｒと記す。
共通第２ビット線５は、その両側に配設された２本の第１ビット線４と組を成し、Ｙ軸方向へ延伸して設けられ、Ｙ側電源回路１９に接続されている。なお、リファレンス用の第２ビット線５を、リファレンス第２ビット線５ｒと記す。
第１ワード線３ｃは、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられＸセレクタ８に接続されている。
第２ワード線３ｄは、第１ワード線３ｃと対を成し、Ｘ軸方向（ワード線方向）へ延伸するように設けられ、Ｘセレクタ８に接続されている。
そして、上記各メモリセル２ｅは、上記の第１ビット線４及び共通第２ビット線５’の組（複数）と、第１ワード線３ｃ及び第２ワード線３ｄの組（複数）とが交差する位置のそれぞれに対応して設けられている。
【０３９０】
Ｘセレクタ８は、データの読み出し動作時に、複数の第１ワード線３ｃから、１つの第１ワード線３ｃを選択第１ワード線３ｃｓとして選択する。また、データの書き込み動作時に、複数の第１ワード線３ｃから、１つの第１ワード線３ｃを選択第１ワード線３ｃｓとして選択するとともに、複数の第２ワード線３ｄから、１つの第２ワード線３ｄを選択第２ワード線３ｄｓとして選択する。
Ｙセレクタ１１は、データの読み出し動作時及び書き込み動作時のいずれの場合にも、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。
ただし、選択セル２ｅｓは、選択ワード線３ｓと選択第１ビット線４ｓと選択共通第２ビット線５’ｓとで選択されるメモリセル２ｅである。
【０３９１】
Ｙ側電流源回路１２は、データの書き込み動作時に、選択第１ビット線４ｓへ所定の電流の供給又は引き込みを行う電流源である。
Ｙ側電源回路１９は、常に、共通第２ビット線５’へ所定の電圧を供給する。
ここで、Ｙ側電流源回路１２による所定の電流は、書き込むデータに応じて、選択第１ビット線４ｓ−選択セル２ｅｓ−選択共通第２ビット線５’ｓ（選択第１ビット線４ｓに対応する共通第２ビット線５’）の経路を、Ｙセレクタ１１へ流れ込む方向又はＹセレクタ１１から流れ出す方向に流れる。
【０３９２】
読み出し電流負荷回路１３は、データの読み出し動作時に、選択第１ビット線４ｓへ所定の電流を流す。同様に、データの読み出し動作時に、リファレンス第１ビット線４ｒへ所定の電流を流す。
センスアンプ１５は、リファレンスセル２ｅｒにつながるリファレンス第１ビット線４ｒの電圧と、選択セル２ｅｓにつながる選択第１ビット線４ｓの電圧との差に基づいて、選択セル２ｅｓの読み出したデータを出力する。
【０３９３】
ここで、リファレンスセル２ｒは、基本構造は通常のメモリセル２と同様である。ただし、抵抗値が所定の値（読み出し電流負荷回路１３が流す所定の電流により、「１」のデータを有する磁気抵抗素子７の電圧降下分と、「０」のデータを有する磁気抵抗素子７の電圧降下分との中間の電圧降下を有する）に固定され、他のメモリセル２の読み出し動作の際、参照される。
【０３９４】
図４２は、図４１に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２ｅを代表して示している。
メモリセル２ｅの第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、第１ワード線３ｃからＹ軸方向に枝分かれした第１ワード線３ｃ−１を利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線３７を介して第２ＭＯＳトランジスタ１６のドレイン１６ｃ（第６端子）に接続している。第２ＭＯＳトランジスタ１６は、ゲート１６ｂ（第２ゲート端子）が、第２ワード線３ｄからＹ軸方向に枝分かれした第２ワード線３ｄ−２を利用している。ソース１６ａ（第５端子）は、コンタクト配線３８を介して共通第２ビット線５’に接続している。
メモリセル２ｅは、第１ワード線３ｃと、第２ワード線３ｄと、第１ビット線４と、共通第２ビット線５’で囲まれる領域に配置されている。
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。引き出し配線層２９を流れる電流は、Ｘ軸方向にながれるので、磁気抵抗素子７が感じる磁界の方向はＹ軸方向である。本実施の形態では、磁気抵抗素子７の磁化異方性をＹ軸に対して所定の角度だけ傾けることとする。図４１の例では、磁気抵抗素子７の形状で異方性をつけ、磁気抵抗素子７をＹ軸に対して４５°傾けている。これにより、書き込み電流を小さく設定でき、消費電流を低減できる（図１８における説明を参照のこと）。
磁気抵抗素子７の磁化異方性をＹ軸に対して傾ける際の所定の角度は、Ｙ軸に対してわずかだけ傾けても効果はある。より好ましくは、１０°〜８０°である。更に好ましくは、３０°〜６０°である。Ｙ軸の反対の側に同様に傾けても、同様の効果がある。
接地（ＧＮＤ）配線２４は、図４１に示すメモリセルアレイ１の更に上方において、メモリセルアレイ全体を覆うように設けられている。
【０３９５】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２１の実施の形態の動作について説明する。
【０３９６】
メモリセル２ｅからのデータの読み出しは、以下のようにして行う。
（１）ステップＳ２０１
Ｘセレクタ８は、行アドレスの入力により、複数の第１ワード線３ｃから選択第１ワード線３ｃｓを選択する。そして、Ｘ側電源回路９は、所定の電圧Ｖ１が選択ワード線３ｓに印加する。各メモリセル２ｅの第１ＭＯＳトランジスタ６はオンになる。
（２）ステップＳ２０２
Ｙセレクタ１１は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、読み出しアクティブ信号ＲＡにより、読み出し電流負荷回路１３は、選択第１ビット線４ｓに所定の電流Ｉｓを、及び、リファレンス第１ビット線４ｒに所定の電流Ｉｒをそれぞれ流す。
このとき、読み出し電流負荷回路１３から選択第１ビット線４ｓを介して、選択セル２ｓの第１ＭＯＳトランジスタ６−磁気抵抗素子７を経由して、接地配線２４へ、所定の電流Ｉｓが流れ込む。同様に、読み出し電流負荷回路１３−リファレンス第１ビット線４ｒ−選択リファレンスセル２ｒ（選択第１ワード線３ｃｓとリファレンス第１ビット線４ｒとの交点に対応するリファレンスセル２ｅｒ）の第１ＭＯＳトランジスタ６−磁気抵抗素子７を経由して、接地配線２４へ、所定の電流Ｉｒが流れ込む。
（３）ステップＳ２０３
読み出しアクティブ信号ＲＡにより、センスアンプ１５は、選択第１ビット線４ｓの電圧とリファレンス第１ビット線４ｒの電圧との差に基づいて、「１」又は「０」のいずれか一方を出力する。
【０３９７】
以上の読み出し動作により、選択セル２ｅｓのデータを読み出すことができる。
【０３９８】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０３９９】
（１）ステップＳ２１１
Ｘセレクタ８は、行アドレスの入力により、複数の第１ワード線３ｃから選択第１ワード線３ｃｓを選択する。同時に、複数の第２ワード線３ｄから、選択第１ワード線３ｃｓと対を成す選択第２ワード線３ｄｓを選択する。選択第１ワード線３ｃｓ及び選択第２ワード線３ｄｓに接続する各メモリセル２ｅの第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（２）ステップＳ２１２
Ｙセレクタ１１は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。Ｙ側電源回路１９は、選択共通第２ビット線５’ｓ（選択第１ビット線４ｓと対を成す共通第２ビット線５’）を含む複数の共通第２ビット線５’（リファレンス第２ビット線５ｒを含む）に、所定の電圧Ｖｔｅｒｍを固定的に印加している。
Ｙ側電流源回路１２は、書き込みアクティブ信号とデータ信号（「１」又は「０」）に基づいて、選択セル２ｅｓにデータ信号に対応した所定の大きさを有する電流Ｉｗ（０）（Ｙ側電流源回路１２に引き込む方向）又は電流Ｉｗ（１）（Ｙ側電流源回路１２から流れ出る方向）を流す。
電流Ｉｗ（０）又は電流Ｉｗ（１）は、選択共通第２ビット線５’ｓ−選択セル２ｅｓの第２ＭＯＳトランジスタ１６（−選択セル２ｅｓの引き出し配線層２９）−選択セル２ｅｓの第１ＭＯＳトランジスタ６−選択第１ビット線４ｓの経路を、順又は逆の方向に流れる。
（３）ステップＳ２１３
選択セル２ｅｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（＋Ｘ方向）又は電流Ｉｗ（１）（−Ｘ方向）が流れることにより、−Ｙ方向、又は、＋Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄａｔａに対応する自発磁化を記憶する。
【０４００】
以上の書き込み動作により、選択セル２ｅｓにデータを書き込むことができる。
【０４０１】
本発明により、第１の実施の形態と同様の効果（ただし、Ｘ軸方向ワード線が１本で済むことを除く）を得ることが出来る。
【０４０２】
本発明により、第２ビット線５を２つのメモリセル２で共有でき、その分の回路面積を削減することが可能となる。また、Ｙ側電流終端回路が必要ないので、その分の回路面積を削減することが出来る。すなわち、チップサイズを小さくすることが出来、コストを削減することが可能となる。
【０４０３】
（第２２の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２２の実施の形態について説明する。
【０４０４】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２２の実施の形態の構成について説明する。図４３は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２２の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電源回路５８、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０４０５】
メモリセルアレイ１は、メモリセル２ｆが行列に配列されている。ここで、メモリセル２ｆは、第１ＭＯＳトランジスタ６と磁気抵抗素子７とキャパシタ１９を含む。なお、リファレンス用のメモリセル２ｆをリファレンスセル２ｆｒと記す。
第１トランジスタとしての第１ＭＯＳトランジスタ６は、ゲート（第１ゲート）をワード線３に、ソース（第１端子）を第１ビット線４に、ドレイン（第２端子）を磁気抵抗素子７の一端側（第４端子）及びキャパシタ１９の一端に接続している。
キャパシタ１９は、一端を第１ＭＯＳトランジスタ６のドレインに、他端を接地配線２４に接続している。
読み出し動作時において、第１ＭＯＳトランジスタ６は、磁気抵抗素子７を第１ビット線４に接続し、磁気抵抗素子７−第１ビット線４に電流を流すために用いられる。書き込み動作時において、第１ＭＯＳトランジスタ６は、第１ビット線４とキャパシタ１９とを接続して磁気抵抗素子７近傍に電流を流すために用いる。
磁気抵抗素子７は、一端側（第４端子）を上記第１ＭＯＳトランジスタ６に、他端側（第３端子）を接地配線２４に接続さている。記憶されるデータに応じて磁化方向が反転される自発磁化を有する。
【０４０６】
第１ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、Ｙセレクタ１１に接続されている。
ワード線３は、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられ、Ｘセレクタ８に接続されている。
そして、上記各メモリセル２ｆは、上記の複数の第１ビット線４と、複数のワード線３とが交差する位置のそれぞれに対応して設けられている。
【０４０７】
Ｘセレクタ８は、データの読み出し／書き込み動作時に、複数のワード線３から、１つのワード線３を選択ワード線３ｓとして選択する。
Ｘ側電源回路９は、データの読み出し／書き込み動作時に選択ワード線３ｓに、所定の電圧を供給する電源である。
Ｙセレクタ１１は、データの読み出し／書き込み動作時に、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。
Ｙ側電源回路５８は、データの書き込み動作時に、選択第１ビット線４ｓへ、データに対応した所定の電圧の供給を行う。
【０４０８】
読み出し電流負荷回路１３は、データの読み出し動作時に、選択第１ビット線４ｓへ所定の電流を流す。同様に、データの読み出し動作時に、リファレンス第１ビット線４ｒへ所定の電流を流す。
ここで、リファレンスセル２ｒは、基本構造は通常のメモリセル２と同様である。ただし、抵抗値が所定の値（読み出し電流負荷回路１３が流す所定の電流により、「１」のデータを有する磁気抵抗素子７の電圧降下分と、「０」のデータを有する磁気抵抗素子７の電圧降下分との中間の電圧降下を有する）に固定され、他のメモリセル２の読み出し動作の際、参照される。
センスアンプ１５は、リファレンス用のメモリセル２ｒにつながるリファレンス第１ビット線４ｒの電圧と、選択セル２ｓにつながる選択第１ビット線４ｓの電圧との差に基づいて、選択セル２ｓの読み出したデータを出力する。
【０４０９】
図４４は、図４３に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２ｆを代表して示している。
メモリセル２ｆの第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、ワード線３からＹ軸方向に枝分かれしたワード線３−１を利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９を介して、キャパシタ１９及び磁気抵抗素子７に接続している。
接地配線２４は、複数のワード線３の各々と対を成し、Ｘ軸方向にワード線３と平行に延設されている。そして、各メモリセル２ｆごとに枝分かれした接地配線２４−１を含む。各メモリセル２ｆにおける接地配線２４−１は、磁気抵抗素子７及びキャパシタ１９に接続されている。
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。引き出し配線層２９を流れる電流は、Ｘ軸方向にながれるので、磁気抵抗素子７が感じる磁界の方向はＹ軸方向である。本実施の形態では、磁気抵抗素子７の磁化異方性をＹ軸に対して所定の角度だけ傾けることとする。図４３の例では、磁気抵抗素子７の形状で異方性をつけ、磁気抵抗素子７をＹ軸に対して４５°傾けている。これにより、書き込み電流を小さく設定でき、消費電流を低減できる（図１８における説明を参照のこと）。
磁気抵抗素子７の磁化異方性をＹ軸に対して傾ける際の所定の角度は、Ｙ軸に対してわずかだけ傾けても効果はある。より好ましくは、１０°〜８０°である。更に好ましくは、３０°〜６０°である。Ｙ軸の反対の側に同様に傾けても、同様の効果がある。
【０４１０】
図４５は、メモリセル２ｆの構造を示し、図４４におけるＧＧ’断面を示す図である。
第１ＭＯＳトランジスタ６は、半導体基板の表面部に形成される。半導体基板内に設けられた第１拡散層としてのソース６ａは、Ｚ軸方向に延びるコンタクト配線２８を介して第１ビット線４と接続している。第２拡散層としてのドレイン６ｃは、Ｚ軸方向上方に延びるコンタクト配線２７を介して引き出し配線層２９の下側の一端に接続している。第１ゲートとしてのゲート６ｂは、ワード線３から枝分かれしたワード線３−１を利用している。ただし、ドレイン６ｃは、ソース６ａよりもメモリセル２ａの内側に設けられている。
磁気抵抗素子７は、一端側において引き出し配線層２９の上側に接続して設けられている。他端側は、コンタクト配線２６を介して、接地（ＧＮＤ）線２４から枝分かれした接地配線２４−１の下側に接続されている。
キャパシタ１９は、一端側を下方に延びるコンタクト配線５９を介して引き出し配線層２９の他端の上部に、他端側をその上部を覆うように設けられた配線層６０に接続している。配線層６０は、一端において、その下側に延びるコンタクト配線６１により、接地配線２４−１に接続している。
【０４１１】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２２の実施の形態の動作について図４４を参照して説明する。
【０４１２】
メモリセル２ｆからのデータの読み出しは、以下のようにして行う。
（１）ステップＳ２２１
Ｙセレクタ１１は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。選択第１ビット線４ｓは、所定の中間電位Ｖｍに設定される。
（２）ステップＳ２２２
Ｘセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。ただし、Ｘセレクタ８は、電圧を少しずつ増加させて、所定の時間をかけて、選択ワード線３ｓに所定の電圧Ｖ１を印加する。所定の時間は、メモリセル２ｆのキャパシタ１９を所定の中間電位Ｖｍで充電する際にキャパシタ１９へ流れ込む電流が、磁気抵抗素子７の書き込みを行えない程度に小さくなるように選択される。キャパシタ１９は、所定の時間後に充電される。
（３）ステップＳ２２３
読み出しアクティブ信号ＲＡにより、読み出し電流負荷回路１３は、選択第１ビット線４ｓに所定の電流Ｉｓを、及び、リファレンス第１ビット線４ｒに所定の電流Ｉｒをそれぞれ流す。
このとき、読み出し電流負荷回路１３から選択第１ビット線４ｓを介して、選択セル２ｆｓの第１ＭＯＳトランジスタ６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｓが流れ込む。同様に、読み出し電流負荷回路１３−リファレンス第１ビット線４ｒ−選択リファレンスセル２ｒ（選択ワード線３ｓとリファレンス第１ビット線４ｒとの交点に対応するリファレンスセル２ｆｒ）の第１ＭＯＳトランジスタ６−磁気抵抗素子７を経由して、接地配線２４へ電流Ｉｒが流れ込む。
（４）ステップＳ２２４
読み出しアクティブ信号ＲＡにより、センスアンプ１５は、選択第１ビット線４ｓの電圧とリファレンス第１ビット線４ｒの電圧との差に基づいて、「１」又は「０」のいずれか一方を出力する。
【０４１３】
以上の読み出し動作により、選択セル２ｆｓのデータを読み出すことができる。
【０４１４】
メモリセル２へのデータの書き込みは、以下のようにして行う。
【０４１５】
（１）ステップＳ２３１
Ｙセレクタ１１は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。選択第１ビット線４ｓは、所定の中間電位Ｖｍに設定される。
（２）ステップＳ２３２
Ｘセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。キャパシタ１９は中間電位Ｖｍにより充電される。
（３）ステップＳ２３３
Ｙ側電源回路５８は、書き込みアクティブ信号ＷＡとデータ信号（「１」又は「０」）に基づいて、選択セル２ｆｓにデータ信号に対応した所定の大きさの電圧を印加する。例えば、データ信号Ｄａｔａ「１」の場合、中間電位Ｖｍよりも高い電圧、「０」の場合、中間電位Ｖｍよりも低い電圧とする。それにより、中間電位Ｖｍよりも高い電圧の場合には、キャパシタ１９への蓄電に伴う電流Ｉｗ（１）（Ｙ側電源回路５８から流れ出る方向）が、中間電位Ｖｍよりも低い電圧の場合には、キャパシタ１９からの放電に伴うを有する電流Ｉｗ（０）（Ｙ側電源回路５８に引き込む方向）が流れる。
（４）ステップＳ２３４
選択セル２ｆｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（＋Ｘ方向）又は電流Ｉｗ（１）（−Ｘ方向）が流れることにより、−Ｙ方向、又は、＋Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号に対応する自発磁化を記憶する。
【０４１６】
以上の書き込み動作により、選択セル２ｆｓにデータを書き込むことができる。
【０４１７】
本発明により、第１の実施の形態と同様の効果（ただし、Ｘ軸方向ワード線が１本で済むことを除く）を得ることが出来る。
【０４１８】
書き込み動作における電流Ｉｗ（０）及びＩｗ（１）は、選択セル２ｓ以外の他のメモリセル２及びその近傍には流れることは無く、他のメモリセル２へ影響を及ぼさないためメモリセル２を選択する際の選択性、メモリセルの信頼性を向上することが可能となる。
【０４１９】
本実施の形態のＸセレクタ８は、従来の技術と異なり、Ｘ軸方向の選択をワード線３のみで行う。従って、Ｘセレクタ８の回路面積及び１種類分のワード線の回路面積を減らすことが出来る。また、Ｙ側電流終端回路を用いないので、その回路面積を減らすことが出来る。すなわち、チップサイズを小さくすることが可能となる。
【０４２０】
また、図４５に示されるように、選択セル２ｆｓにおいて、磁気抵抗素子７と引き出し配線層２９とは極めて近いため、引き出し配線層２９を通る書き込み用の電流Ｉｗ（０）及びＩｗ（１）を、より小さくすることが可能となる。
【０４２１】
なお、各実施の形態における各Ｘセレクタ、各Ｙセレクタ、各Ｙ側電流終端回路、各Ｙ側電流源回路、各読み出し電流負荷回路、各センスアンプ、各セルアレイセレクタなどの回路は、各図に示される回路に制限されるものではない。それらについて、本発明の技術的思想の範囲内において、他の構成の回路を適宜使用することが可能である。
【０４２２】
（第２３の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２３の実施の形態について説明する。
【０４２３】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２３の実施の形態の構成について説明する。図４６は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２３の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数のビット線４、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、Ｘ側電源回路９、Ｙセレクタ１１、Ｙ側電圧源回路１２ｖ、読み出し電流負荷回路１３、センスアンプ１５を具備する。
【０４２４】
メモリセルアレイ１０は、メモリセル３０が行列に配列されている。ここで、メモリセル３０は、第１ダイオード３１と第２ダイオード３２と第３ダイオード３３と磁気抵抗素子７とを含む。なお、リファレンス用のメモリセル３０をリファレンスセル３０ｒと記す。リファレンスセル３０ｒは、「０」が書き込まれ、通常、書き込み動作は行われない。
【０４２５】
第２ダイオード３２は、第１極性（ｐ極）の第１端子と、第２極性（ｎ極）の第２端子とを含む。第３ダイオード３３は、第１極性（ｐ極）の第３端子と、第２極性（ｎ極）の第４端子とを含む。第２端子とその第３端子とは、書き込みワード線３Ｗに接続されている。第１端子と第４端子とは、ビット線４と磁気抵抗素子７に接続されている。第２ダイオード３２と第３ダイオード３３は、書き込み動作時において、ビット線４と書き込みワード線３Ｗとを接続して磁気抵抗素子７近傍に電流を流すために用いる。
第１ダイオード３１は、第１極性（ｐ極）の第７端子と、その第２極性（ｎ極）の第８端子とを含む。第１ダイオード３１は、第７端子を磁気抵抗素子７に、第８端子を読み出しワード線３Ｒに接続されている。第１ダイオード３１は、読み出し動作時において、ビット線４と読み出しワード線３Ｒとを接続して所定の方向に磁気抵抗素子７に電流を流すために用いる。
【０４２６】
ここで、各ダイオードの特性について説明する。図４７は、ダイオードの特性を説明するグラフである。縦軸は、ダイオードを流れる電流である。横軸は、ダイオードに印加される電圧である。Ｖｔｈは順方向の閾値電圧を示し、Ｖｂｄは逆方向のブレークダウン電圧を示す。
図４７（ａ）は、一つのダイオードの特性を示す。閾値電圧Ｖｔｈ（例示：０．７Ｖ）の絶対値は、ブレークダウン電圧Ｖｂｄの絶対値よりも小さい。
図４７（ｂ）は、第２ダイオード３２と第３ダイオード３３とを逆の向きに並列に接続した場合（メモリセル３０参照）の特性を示す。すなわち、一端側は第１端子と第４端子とを接続し、他端側は第２端子と第３端子とを接続している。いずれも互いに異なる特性の端子同士を接続している。この場合、一端側と他端側との間に印加する電圧は、いずれかのダイオードにおいて順方向になる。従って、＋方向電圧の場合、閾値電圧Ｖｔｈ＋（例示：＋０．７Ｖ）を持ち、−方向電圧の場合、閾値電圧Ｖｔｈ−（例示：−０．７Ｖ）を持つ。すなわち、印加される電圧ＶｉｎがＶｔｈ−＜Ｖｉｎ＜Ｖｔｈ＋ならばオフ、それ以外ならばオンとなるスイッチング素子とみなすことが出来る。
【０４２７】
図４６を参照して、磁気抵抗素子７は、一方の端子としての第５端子と、他方の端子としての第６端子とを含む。そして、第５端子は、第１端子と第４端子とビット線４とに接続されている第６端子は、読み出しワード線３Ｒに接続されている。記憶されるデータに応じて磁化方向が反転される自発磁化を有する。
【０４２８】
ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、Ｙセレクタ１１に接続されている。リファレンス用のビット線４を、リファレンス第１ビット線４ｒと記す。
書き込みワード線３Ｗは、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられている。そして、書き込みＸセレクタ８−１に接続されている。
読み出しワード線３Ｒは、書き込みワード線３Ｗと対を成し、Ｘ軸方向（ワード線方向）へ延伸するように設けられている。そして、読み出しＸセレクタ８−２に接続されている。
上記各メモリセル２０は、上記のビット線４と、書き込みワード線３Ｗ及び読み出しワード線３Ｒの複数の組とが交差する位置のそれぞれに対応して設けられている。
【０４２９】
書き込みＸセレクタ８−１は、複数の書き込みワード線３Ｗを中間電位Ｖｈａｌｆ（例えば、電源電圧＝２．５ＶでＶｈａｌｆ＝１．２５Ｖ）にプリチャージしている。そして、データの書き込み動作時に、複数の書き込みワード線３Ｗから、１つの書き込みワード線３Ｗを選択書き込みワード線３Ｗｓとして選択する。そのとき、選択書込みワード線３Ｗｓを、書き込みデータ（Ｄ）に応じてＶｈ＋もしくはＶｈ−の電位にする。例えば、Ｖｈ＋は１．７５ＶでありＶｈ−は０．７５Ｖである。
読み出しＸセレクタ８−２は、複数の読み出しワード線３Ｒを中間電位Ｖｈａｌｆ（例示：Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージしている。そして、データの読み出し動作時に、複数の読み出しワード線３Ｒから、１つの読み出しワード線３Ｒを選択読み出しワード線３Ｒｓとして選択する。そのとき、選択読み出しワード線３Ｒｓを、Ｖｈ−（例示：Ｖｈ−＝０．７５Ｖ）の電位にする。
Ｙセレクタ１１は、複数のビット線４を中間電位Ｖｈａｌｆ（例示：Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージしている。そして、書き込み動作時及び読み出し動作時に、複数のビット線４から、１つのビット線４を選択ビット線４ｓとして選択する。そして、書き込み動作時には、選択ビット線４ｓを、選択書込みワード線３Ｗｓとは逆の電位のＶｈ−もしくはＶｈ＋にする。読み出し動作時には、選択ビット線４ｓを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。
ここで、選択書き込み／読み出しワード線３Ｗｓ／３Ｒｓと選択ビット線４ｓとで選択されるメモリセル３０を、選択セル３０ｓと記す。
【０４３０】
Ｙ側電圧源回路１２ｖは、データの書き込み動作時に、Ｙセレクタ１１（選択ビット線４ｓ）へ所定の電圧の供給を行う電源である。
読み出し電流負荷回路１３は、データの読み出し動作時に、Ｙセレクタ１１（選択ビット線４ｓ）及びリファレンスビット線４ｒへ所定の電圧の供給を行う電源である。
センスアンプ１５は、リファレンスセル３０ｒにつながるリファレンスビット線４ｒを流れる電流と、選択セル３０ｓにつながる選択ビット線４ｓを流れる電流との差に基づいて、選択セル３０ｓからデータを読み出し、そのデータを出力する。
Ｘ側電源回路９は、書き込みＸセレクタ８−１及び読み出しＸセレクタ８−２に対して、所定の電圧（プリチャージ電圧Ｖｈａｌｆ、書き込み／読み出し用の電圧Ｖｈ＋又はＶｈ−）を供給する。
【０４３１】
図４８は、図４６に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１０の中の２×２のメモリセル３０を代表して示している。
メモリセル３０の第２ダイオード３２はコンタクト配線５５を介して、第３ダイオード３３はコンタクト配線５６を介して、それぞれ引き出し配線層２９と書き込みワード線３Ｗとの間に設けられている。また、第１ダイオード３１は、コンタクト配線５４を介して、読み出しワード線３Ｒと磁気抵抗素子７との間に設けられている。
【０４３２】
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。ここでは、引き出し配線層２９を流れる電流は、Ｙ軸方向に流れるので、磁気抵抗素子７が感じる磁界の方向はＸ軸方向である。従って、Ｘ軸方向に磁化容易となる形状で設けられる。例えば、Ｘ軸方向に平行な長軸を有する楕円又は楕円に類似の形状である。
引き出し配線層２９は、コンタクト５３を介してビット線４と接続している。
【０４３３】
図４９は、メモリセル３０の構造を示し、図４８におけるｇｇ’断面を示す図である。
メモリセル３０は、基板１０の表面に設けられた層間絶縁膜３５上に設けられている。ビット線４は、基板１０上に層間絶縁膜３５を介して設けられている。基板１０の表面と平行に、Ｙ軸方向に延伸している。引き出し配線層２９は、基板１０から離れる方向へビット線４から延びるコンタクト配線５３を介して、一端においてビット線４と接続されている。基板１０の表面と平行である。第２ダイオード３２は、第１極性（ｐ）の第１端子と、第２極性（ｎ）の第２端子とを含む。基板１０から離れる方向へ引き出し配線層２９から延びコンタクト配線５５の途中に設けられている。第３ダイオード３３は、第１極性（ｐ）の第３端子と、第２極性（ｎ）の第４端子とを含む。基板１０から離れる方向へ引き出し配線層２９から延びるコンタクト配線５６の途中に設けられている。磁気抵抗素子７は、第５端子と第６端子とを含む。第５端子を引き出し配線層２９に接続されている。第１ダイオード３１は、第１極性（ｐ）の第７端子と、第２極性（ｎ）の第８端子とを含む。基板１０から離れる方向へ磁気抵抗素子７の第６端子から延びるコンタクト配線５４の途中に設けられている。書き込みワード線３Ｗは、コンタクト配線５５を介して第２ダイオード３２の第２端子と接続され、且つ、コンタクト配線５６を介して、第３ダイオード３３の第３端子と接続されている。基板１０の表面と平行に、Ｘ軸方向に延伸している。読み出しワード線３Ｒは、コンタクト配線５４を介して第１ダイオード３１の第７端子と接続されている。基板１０の表面と平行に、Ｘ軸方向に延伸している。
そして、引き出し配線層２９における第５端子の位置は、コンタクト配線５５及びコンタクト配線５６の各々と引き出し配線層２９とが接続する位置よりも、コンタクト配線５３と引き出し配線層２９とが接続する位置に近い。
【０４３４】
この構成により、ビット線４−引き出し配線層２９−第２ダイオード３２又は第３ダイオード３３の経路で電流が流れるとき、引き出し配線層２９に接する磁気抵抗素子７に対してデータを書き込むことが可能となる。
【０４３５】
図４９のメモリセル３０は、基板１０（例示：シリコン）上の素子（例示：ＭＯＳトランジスタ）を用いていない。従って、メモリセル３０を積層して設けることが出来る。それを図５０に示す。
図５０は、メモリセル３０を積層した場合の断面構造を示す図である。この場合には、２層に積層している。このように、本実施の形態におけるメモリセル３０は、Ｚ軸方向に複数の層にして設けることが出来る。従って、実効的なセル面積を小さくすることが可能になる。
【０４３６】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２３の実施の形態の動作について説明する。
【０４３７】
メモリセル３０からのデータの読み出しは、以下のようにして行う。ただし、書込みワード線３Ｗ、読出しワード線３Ｒ、ビット線４は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
（１）ステップＳ２４１
読み出しＸセレクタ８−２は、行アドレス及びＲＡ（Ｒｅａｄ  Ａｃｔｉｖｅ）信号の入力により、複数の読み出しワード線３Ｒから選択読み出しワード線３Ｒｓを選択する。そして、選択読み出しワード線３Ｒｓを、Ｖｈ−（例示：Ｖｈ−＝０．７５Ｖ）の電位にする。
（２）ステップＳ２４２
Ｙセレクタ１１は、列アドレスの入力により、複数のビット線４から選択ビット線４ｓを選択する。そして、選択ビット線４ｓを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。
これにより、読み出しＸセレクタ８−２によるＶｈ−の電位と、Ｙセレクタ１１によるＶｈ＋の電位とが、選択セル３０ｓに印加される。この電位差（（Ｖｈ＋）−（Ｖｈ−）＝１．０Ｖ）は、第１ダイオード３１の閾値電圧Ｖｔｈ（例示：０．７Ｖ）よりも大きくなるように設定されている（図４７（ａ）参照）。従って、読み出しＸセレクタ８−２−選択読み出しワード線３Ｒｓ−選択セル３０ｓ（の磁気抵抗素子７）−選択ビット線４ｓ−Ｙセレクタ１１−センスアンプ１５の経路において、選択セル３０ｓのデータを反映した電流Ｉｓが流れる。同様に、読み出しＸセレクタ８−２−選択読み出しワード線３Ｒｓ−リファレンスセル３０ｒ（の磁気抵抗素子７）−リファレンスビット線４ｒ−センスアンプ１５の経路には、リファレンスセル３０ｒのデータ「０」を反映した電流Ｉｒが流れる。
（３）ステップＳ２４３
センスアンプ１５は、電流Ｉｓと電流Ｉｒとの差に基づいて、予め設定された値の範囲で同じであれば読み出したデータを「０」とし、異なれば（例示：より小さければ）「１」と判定し、その結果を出力する。
【０４３８】
以上の読み出し動作により、選択セル３０ｓのデータを読み出すことができる。
【０４３９】
メモリセル２へのデータの書き込みは、以下のようにして行う。ただし、書込みワード線３Ｗ、読出しワード線３Ｒ、ビット線４は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
【０４４０】
（１）ステップＳ２５１
書き込みＸセレクタ８−１は、行アドレス及びＷＡ（Ｗｒｉｔｅ  Ａｃｔｉｖｅ）信号の入力により、複数の書き込みワード線３Ｗから選択書き込みワード線３Ｗｓを選択する。そして、選択書込みワード線３Ｗｓを、書き込みデータ（Ｄ）に応じてＶｈ＋又はＶｈ−の電位にする。例えば、Ｖｈ＋は１．７５ＶでありＶｈ−は０．７５Ｖである。
（２）ステップＳ２５２
Ｙセレクタ１１は、列アドレスの入力により、複数のビット線４から選択ビット線４ｓを選択する。そして、選択ビット線４ｓを、選択書込みワード線３Ｗｓの電位とは逆のＶｈ−又はＶｈ＋の電位にする。
これにより、書き込みＸセレクタ８−１によるＶｈ＋又はＶｈ−の電位と、Ｙセレクタ１１によるＶｈ−又はＶｈ＋の電位とが、選択セル３０ｓに印加される。この電位差（（Ｖｈ＋又はＶｈ−）−（Ｖｈ−又はＶｈ＋）＝±１．０Ｖ）は、第２ダイオード３２と第３ダイオード３３とを並列接続させた場合の閾値電圧Ｖｔｈ＋又はＶｔｈ−（例示：±０．７Ｖ）よりも大きくなるように設定されている（図４７（ｂ）参照）。従って、書き込みＸセレクタ８−１−選択書き込みワード線３Ｗｓ−選択セル３０ｓ（の磁気抵抗素子７の近傍）−選択ビット線４ｓ−Ｙセレクタ１１の経路において、データ信号Ｄに対応した所定の大きさを有する電流Ｉｗ（０）（「０」の場合：Ｙセレクタ１１へ向かう方向）又は電流Ｉｗ（１）（「１」の場合、書き込みセレクタ８−１へ向かう方向）が流れる。
（３）ステップＳ２５３
選択セル３０ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（１）（＋Ｙ方向）又は電流Ｉｗ（０）（−Ｙ方向）が流れることにより、＋Ｘ方向、又は、−Ｘ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄに対応する自発磁化を記憶する。
【０４４１】
以上の書き込み動作により、選択セル３０ｓにデータを書き込むことができる。
この場合、書き込み動作時及び読み出し動作時において、選択セルのみに電流を流すことが可能となる。そして、書込みたい選択セルのみに電流が流れるため、多重選択の問題をなくすことが出来る。
【０４４２】
本実施の形態により、第１の実施の形態と同様の効果を得ることが出来る。
また、シリコン基板上の素子を使っていないため、メモリセル３０を積層することが出来る。そして、実効的なセル面積を小さくすることが可能となる。
【０４４３】
（第２４の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２４の実施の形態について説明する。
【０４４４】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２４の実施の形態の構成について説明する。図５１は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２４の実施の形態の構成を示す図である。図５１は、図４６に示すＭＲＡＭの回路例を階層化した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ４１ｄ−０〜４１ｄ−３、セルアレイセレクタ１７ａ、Ｙ側電圧源回路１２、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０４４５】
セルアレイ４１ｄ−ｉ（ｉ＝０〜３の整数）は、メモリセルアレイ３０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数のビット線４（リファレンス第１ビット線４ｒを含む）、書き込みＸセレクタ８−１、読み出しＸセレクタ８−２、Ｙセレクタ１１ｄ、リファレンスＹセレクタ１１ｒ、を備える。各構成は、第２３の実施の形態と同様であるのでその説明を省略する。ただし、Ｙセレクタ１１ｄは、Ｙセレクタ１１と同じであるが、Ｙセレクタ１１のうちのリファレンスビット線４の選択機能は無い。リファレンスビット線４の選択機能は、リファレンスＹセレクタ１１ｒが有する。ここでは、各セレクタに対するプリチャージ電圧Ｖｈａｌｆは、図示しない電源により各セレクタへ供給される。また、読み出しＸセレクタ８−２には、読み出し動作時に、図示されないＸ側電源回路９からＶｈ−の電位が供給される。
なお、図５１においては、４つのセルアレイ４１ｄを示しているが、本発明は、この数に制限されるものではない。
【０４４６】
セルアレイセレクタ１７ａは、セルアレイ４１ｄを選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３：セルアレイ４１ｄの番号）に基づいて、セレクタ用トランジスタ１７ａ−１〜１７ａ−３により、選択セルアレイ４１ｄ−ｉを選択する。選択セルアレイ４１ｄ−ｉは、Ｙ側電圧源回路１２ｖ、読み出し電流負荷回路１３及びセンスアンプ１５のそれぞれと、第１メインビット線６２、第２メインビット線６３及び第３メインビット線６４により接続され、第２３の実施の形態と同様の動作を行う。
【０４４７】
Ｙ側電流源回路１２ｖ、読み出し電流負荷回路１３及びセンスアンプ１５は、セルアレイ４１ｄの外にあり各セルアレイ４１ｄ−ｉと共通であるほかは、第２３の実施の形態と同様であるのでその説明を省略する。
【０４４８】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２４の実施の形態の動作について説明する。ただし、ＷＡは書き込みアクティブ信号であり、ＲＡは読み出しアクティブ信号であり、ＳＲはリファレンスセル３０ｒに書き込みを行う際にリファレンスセル３０ｒをアクティブにする信号である。本明細書中において同じである。
【０４４９】
図５１のＭＲＡＭにおいて、メモリセル３０からのデータの読み出しは、以下のようにして行う。ただし、書込みワード線３Ｗ、読出しワード線３Ｒ、ビット線４は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
（１）ステップＳ２６１
セルアレイセレクタ１７ａは、セルアレイ４１ｄ−ｉ（ｉ＝０〜ｎ：ｎはセレクタアレイの番号）のいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７ａ−１、１７ａ−２及び１７ａ−３をオンにし、選択セルアレイ４１ｄ−ｉを選択する。
このとき、選択セルアレイ４１ｄ−ｉと、読み出し電流負荷回路１３及びセンスアンプ１５とは、第１メインビット線６２及び第２メインビット線６３により接続される。
（２）ステップＳ２６２
読み出しＸセレクタ８−２は、行アドレス及びＲＡ信号の入力により、複数の読み出しワード線３Ｒから選択読み出しワード線３Ｒｓを選択する。そして、選択読み出しワード線３Ｒｓを、Ｖｈ−（例示：Ｖｈ−＝０．７５Ｖ）の電位にする。
（３）ステップＳ２６３
Ｙセレクタ１１ｄは、列アドレスの入力により、複数のビット線４から選択ビット線４ｓを選択する。そして、選択ビット線４ｓを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。Ｖｈ＋の電位は、第１メインビット線６２を介して読み出し電流負荷回路１３により印加される。
リファレンスＹセレクタ１１ｒは、ＲＡ信号の入力により、リファレンスビット線４ｒを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。Ｖｈ＋の電位は、第２メインビット線６３を介して読み出し電流負荷回路１３により印加される。
これにより、読み出しＸセレクタ８−２によるＶｈ−の電位と、Ｙセレクタ１１ｄによるＶｈ＋の電位とが、選択セル３０ｓに印加される。この電位差（（Ｖｈ＋）−（Ｖｈ−）＝１．０Ｖ）は、第１ダイオード３１の閾値電圧Ｖｔｈ（例示：０．７Ｖ）よりも大きくなるように設定されている。従って、読み出しＸセレクタ８−２−選択読み出しワード線３Ｒｓ−選択セル３０ｓ（の磁気抵抗素子７）−選択ビット線４ｓ−Ｙセレクタ１１ｄ−セルアレイセレクタ１７ａ−センスアンプ１５の経路において、選択セル３０ｓのデータを反映した電流Ｉｓが流れる。同様に、読み出しＸセレクタ８−２−選択読み出しワード線３Ｒｓ−リファレンスセル３０ｒ（の磁気抵抗素子７）−リファレンスビット線４ｒ−リファレンスＹセレクタ１１ｒ−セルアレイセレクタ１７ａ−センスアンプ１５の経路には、リファレンスセル３０ｒのデータ「０」を反映した電流Ｉｒが流れる。
（３）ステップＳ２６４
センスアンプ１５は、電流Ｉｓと電流Ｉｒとの差に基づいて、予め設定された値の範囲で同じであれば読み出したデータを「０」とし、異なれば（例示：より小さければ）「１」と判定し、その結果を出力する。
【０４５０】
以上の読み出し動作により、所望の選択セルアレイ４１ｄ−ｉにおける所望の選択セル３０ｓのデータを読み出すことができる。
【０４５１】
メモリセル３０へのデータの書き込みは、以下のようにして行う。ただし、書込みワード線３Ｗ、読出しワード線３Ｒ、ビット線４は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
【０４５２】
（１）ステップＳ２７１
セルアレイセレクタ１７ａは、セルアレイ４１ｄ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７ａ−１、１７ａ−２及び１７ａ−３をオンにし、選択セルアレイ４１ｄ−ｉを選択する。
このとき、選択セルアレイ４１ｄ−ｉは、Ｙ側電圧源回路１２ｖ及びセンスアンプ１５と、第１メインビット線６２〜第３メインビット線６４により接続される。
（２）ステップＳ２７２
書き込みＸセレクタ８−１は、行アドレス及びＷＡ信号の入力により、複数の書き込みワード線３Ｗから選択書き込みワード線３Ｗｓを選択する。そして、選択書込みワード線３Ｗｓを、書き込みデータ（Ｄ）に応じてＶｈ＋又はＶｈ−の電位にする。例えば、Ｖｈ＋は１．７５ＶでありＶｈ−は０．７５Ｖである。Ｖｈ＋又はＶｈ−の電位は、第３メインビット線６４を介してＹ側電圧源回路１２ｖにより印加される。
（３）ステップＳ２７３
Ｙセレクタ１１ｄは、列アドレスの入力により、複数のビット線４から選択ビット線４ｓを選択する。そして、選択ビット線４ｓを、選択書込みワード線３Ｗｓの電位とは逆のＶｈ−又はＶｈ＋の電位にする。Ｖｈ−又はＶｈ＋の電位は、第１メインビット線６２を介してＹ側電圧源回路１２ｖにより印加される。
これにより、書き込みＸセレクタ８−１によるＶｈ＋又はＶｈ−の電位と、Ｙセレクタ１１にｄよるＶｈ−又はＶｈ＋の電位とが、選択セル３０ｓに印加される。この電位差（（Ｖｈ＋又はＶｈ−）−（Ｖｈ−又はＶｈ＋）＝±１．０Ｖ）は、第２ダイオード３２と第３ダイオード３３とを並列接続させた場合の閾値電圧Ｖｔｈ＋又はＶｔｈ−（例示：±０．７Ｖ）よりも大きくなるように設定されている。従って、書き込みＸセレクタ８−１−選択書き込みワード線３Ｗｓ−選択セル３０ｓ（の磁気抵抗素子７の近傍）−選択ビット線４ｓ−Ｙセレクタ１１ｄ−セルアレイセレクタ１７ａ−Ｙ側電圧源回路１２ｖの経路において、データ信号Ｄに対応した所定の大きさを有する電流Ｉｗ（０）（「０」の場合：Ｙセレクタ１１ｄへ向かう方向）又は電流Ｉｗ（１）（「１」の場合、書き込みセレクタ８−１へ向かう方向）が流れる。
（３）ステップＳ２７４
選択セル３０ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（１）（＋Ｙ方向）又は電流Ｉｗ（０）（−Ｙ方向）が流れることにより、＋Ｘ方向、又は、−Ｘ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄに対応する自発磁化を記憶する。
【０４５３】
以上の書き込み動作により、所望の選択セルアレイ４１ｄ−ｉにおける所望の選択セル２ｓにデータを書き込むことができる。
【０４５４】
なお、リファレンスセル２ｒに書き込みを行う際は、リファレンスアクティブ信号ＳＲの入力と共に、リファレンスＹセレクタ１１ｒにおいてリファレンスビット線４ｒを選択する。
【０４５５】
本実施の形態により、第２３の実施の形態と同様の効果を得ることが出来る。また、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
【０４５６】
（第２５の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２５の実施の形態について説明する。
【０４５７】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２５の実施の形態の構成について説明する。図５２は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２５の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数の第１ビット線４、複数の第２ビット線５、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電圧源回路１２ｖ、読み出し電流負荷回路１３、Ｙ側電流終端回路１４、Ｙ側電源回路１９及びセンスアンプ１５を具備する。
【０４５８】
メモリセルアレイ１０は、メモリセル２０ｊが行列に配列されている。ここで、メモリセル２０ｊは、第１ＭＯＳトランジスタ６と磁気抵抗素子７と第１ダイオード３１を含む。なお、リファレンス用のメモリセル２０ｊをリファレンスセル２０ｒと記す。リファレンスセル２０ｒは、「０」が書き込まれ、通常、書き込み動作は行われない。
【０４５９】
第１トランジスタとしての第１ＭＯＳトランジスタ６は、ゲート（第１ゲート）を書き込みワード線３Ｗに、ソース（第１端子）を第１ビット線４に、ドレイン（第２端子）を磁気抵抗素子７の一端側（第４端子）及び第２ビット線５に接続している。第１ＭＯＳトランジスタ６は、書き込み動作時及び読み出し動作時において、メモリセル２０ｊの一つを選択するために用いる。
磁気抵抗素子７は、一端側（第４端子）を第１ＭＯＳトランジスタ６のドレインに、他端側（第３端子）を第１ダイオード３１の第５端子に接続されている。記憶されるデータに応じて磁化方向が反転される自発磁化を有する。
第１ダイオード３１は、第１極性（ｐ極）の第５端子と、その第２極性（ｎ極）の第６端子とを含む。第１ダイオード３１は、第５端子を磁気抵抗素子７に、第６端子を読み出しワード線３Ｒに接続されている。第１ダイオード３１は、読み出し動作時において、第１ビット線４と読み出しワード線３Ｒとを接続して磁気抵抗素子７に所定の方向の電流を流すために用いる。第１ダイオード３１は、第２３の実施の形態（図４７）で説明したとおりである。
【０４６０】
第１ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、Ｙセレクタ１１に接続されている。なお、リファレンス用の第１ビット線４を、リファレンス第１ビット線４ｒと記す。
第２ビット線５は、第１ビット線４と対を成し、Ｙ軸方向へ延伸して設けられ、Ｙ側電流終端回路１４に接続されている。なお、リファレンス用の第２ビット線５を、リファレンス第２ビット線５ｒと記す。
書き込みワード線３Ｗは、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられ、Ｘセレクタ８に接続されている。
読み出しワード線３Ｒは、書き込みワード線３Ｗと対を成し、Ｘ軸方向（ワード線方向）へ延伸するように設けられ、Ｘセレクタ８に接続されている。
そして、上記各メモリセル２０ｊは、上記の第１ビット線４と第２ビット線５との複数の組と、書き込みワード線３Ｗと読み出しワード線３Ｒとの複数の組とが交差する位置のそれぞれに対応して設けられている。
【０４６１】
Ｘセレクタ８は、複数の読み出しワード線３Ｒを中間電位Ｖｈａｌｆ（例えば、電源電圧＝２．５ＶでＶｈａｌｆ＝１．２５Ｖ）にプリチャージしている。データの書き込み動作時に、複数の書き込みワード線３Ｗから、１つの書き込みワード線３Ｗを選択書き込みワード線３Ｗｓとして選択する。また、読み出し動作時に、複数の書き込みワード線３Ｗから、１つの書き込みワード線３Ｗを選択書き込みワード線３Ｗｓとして選択する。同時に、複数の読み出しワード線３Ｒから、１つの読み出しワード線３Ｒを選択読み出しワード線３Ｒｓとして選択する。そのとき、選択読み出しワード線３Ｒｓを、Ｖｈ−（例示：Ｖｈ−＝０．７５Ｖ）の電位にする。
Ｙセレクタ１１は、複数の第１ビット線４を中間電位Ｖｈａｌｆ（例示：Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージしている。そして、書き込み動作時に、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。そのとき、選択第１ビット線４ｓを、書き込みデータ（Ｄ）に応じてＶｈ＋もしくはＶｈ−の電位にする。例えば、Ｖｈ＋は１．７５ＶでありＶｈ−は０．７５Ｖである。また、読み出し動作時に、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。そのとき、択ビット線４ｓを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。
Ｙ側電流終端回路１４は、複数の第２ビット線５を中間電位Ｖｈａｌｆ（例示：Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージしている。そして、データの書き込み動作時に、複数の第２ビット線５から、選択第１ビット線４ｓと対を成す１つの第２ビット線５を選択第２ビット線５ｓとして選択する。選択第１ビット線４ｓとは逆の電位のＶｈ−もしくはＶｈ＋にする。
ここで、選択書き込み／読み出しワード線３Ｗｓ／３Ｒｓと選択第１／第２ビット線４ｓ／５ｓとで選択されるメモリセル２０ｊを、選択セル２０ｊｓと記す。
【０４６２】
Ｙ側電圧源回路１２ｖは、データの書き込み動作時に、Ｙセレクタ１１（選択第１ビット線４ｓ）へ所定の電圧の供給する。
Ｙ側電源回路１９は、データの書き込み動作時に、Ｙ側電流終端回路１４（選択第２ビット線５ｓ）へ所定の電圧を供給する。
読み出し電流負荷回路１３は、データの読み出し動作時に、Ｙセレクタ１１（選択ビット線４ｓ）及びリファレンスビット線４ｒへ所定の電圧の供給を行う電源である。
センスアンプ１５は、リファレンスセル２０ｒにつながるリファレンスビット線４ｒに流れる電流と、選択セル２０ｊｓにつながる選択ビット線４ｓに流れる電流との差に基づいて、選択セル２０ｊｓからデータを読み出し、そのデータを出力する。
Ｘ側電源回路９は、Ｘセレクタ８に対して、所定の電圧（第１ＭＯＳトランジスタのオン、プリチャージ電圧Ｖｈａｌｆ、読み出し用の電圧Ｖｈ＋又はＶｈ−）を供給する。
【０４６３】
図５３は、図８に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１０の中の２×２のメモリセル２０ｊを代表して示している。
メモリセル２０の第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、書き込みワード線３ＷからＹ軸方向に枝分かれした書き込みワード線３Ｗ−１を利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線３７を介して第２ビット線５に接続している。
【０４６４】
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。ここでは、引き出し配線層２９を流れる電流は、Ｘ軸方向に流れるので、磁気抵抗素子７が感じる磁界の方向はＹ軸方向である。従って、Ｙ軸方向に磁化容易となる形状で設けられる。例えば、Ｙ軸方向に平行な長軸を有する楕円又は楕円に類似の形状である。磁気抵抗素子７の一端側（第４端子）は引き出し配線層２９に、他端側（第３端子）はコンタクト配線５４−第１ダイオード３１を介して読み出しワード線３Ｒに接続されている。
【０４６５】
この構成により、第１ビット線４−第１ＭＯＳトランジスタ６−引き出し配線層２９−第２ビット線５の経路で電流が流れるとき、引き出し配線層２９に接する磁気抵抗素子７に対してデータを書き込むことが可能となる。
【０４６６】
図５４は、メモリセル２０ｊの構造を示し、図５３におけるＨＨ’断面を示す図である。
第１ＭＯＳトランジスタ６は、半導体基板の表面部に形成される。半導体基板内に設けられた第１拡散層としてのソース６ａは、Ｚ軸方向に延びるコンタクト配線２８を介して第１ビット線４と接続している。第２拡散層としてのドレイン６ｃは、Ｚ軸方向に延びるコンタクト配線２７を介して引き出し配線層２９の一端に接続している。第１ゲートとしてのゲート６ｂは、書き込みワード線３Ｗから枝分かれした書き込みワード線３Ｗ−１を利用している。ただし、ドレイン６ｃは、ソース６ａよりもメモリセル２０ｊの内側に設けられている。引き出し配線層２９の他端は、第２ビット線５からＺ軸方向に延びるコンタクト配線３７に接続されている。引き出し配線層は、基板と平行に設けられている。
磁気抵抗素子７は、一端側において引き出し配線層２９上に接続して設けられている。他端側は、コンタクト配線５４に接続している。コンタクト配線５４は、途中に第１ダイオード３１を含み、読み出しワード線３Ｒに接続されている。
【０４６７】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２５の実施の形態の動作について説明する。
【０４６８】
メモリセル２からのデータの読み出しは、以下のようにして行う。ただし、読出しワード線３Ｒ、第１ビット線４及び第２ビット線５は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
（１）ステップＳ２８１
Ｘセレクタ８は、行アドレス及びＲＡ信号の入力により、複数の読み出しワード線３Ｒから選択読み出しワード線３Ｒｓを選択する。そして、選択読み出しワード線３Ｒｓを、Ｖｈ−（例示：Ｖｈ−＝０．７５Ｖ）の電位にする。同時に、複数の書き込みワード線３Ｗから選択書き込みワード線３Ｗｓを選択する。これにより、第１ＭＯＳトランジスタがオンとなる。
（２）ステップＳ２８２
Ｙセレクタ１１は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、選択第１ビット線４ｓを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。
これにより、Ｘセレクタ８によるＶｈ−の電位と、Ｙセレクタ１１によるＶｈ＋の電位とが、選択セル２０ｊｓに印加される。この電位差（（Ｖｈ＋）−（Ｖｈ−）＝１．０Ｖ）は、第１ダイオード３１の閾値電圧Ｖｔｈ（例示：０．７Ｖ）よりも大きくなるように設定されている。従って、Ｘセレクタ８−選択読み出しワード線３Ｒｓ−選択セル２０ｊｓ（の磁気抵抗素子７）−選択第１ビット線４ｓ−Ｙセレクタ１１−センスアンプ１５の経路において、選択セル２０ｊｓのデータを反映した電流Ｉｓが流れる。同様に、Ｘセレクタ８−選択読み出しワード線３Ｒｓ−リファレンスセル２０ｒ（の磁気抵抗素子７）−リファレンスビット線４ｒ−センスアンプ１５の経路には、リファレンスセル３０ｒのデータ「０」を反映した電流Ｉｒが流れる。
（３）ステップＳ２８３
センスアンプ１５は、電流Ｉｓと電流Ｉｒとの差に基づいて、予め設定された値の範囲で同じであれば読み出したデータを「０」とし、異なれば（例示：より小さければ）「１」と判定し、その結果を出力する。
【０４６９】
以上の読み出し動作により、選択セル２０ｊｓのデータを読み出すことができる。
【０４７０】
メモリセル２へのデータの書き込みは、以下のようにして行う。ただし、読出しワード線３Ｒ、第１ビット線４及び第２ビット線５は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
【０４７１】
（１）ステップＳ２９１
Ｘセレクタ８は、行アドレスの入力により、複数の書き込みワード線３Ｗから選択書き込みワード線３Ｗｓを選択する。各メモリセル２０ｊの第１ＭＯＳトランジスタ６はオンになる。
（２）ステップＳ２９２
Ｙセレクタ１１は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、選択第１ビット線４ｓを、書き込みデータ（Ｄ）に応じてＶｈ＋又はＶｈ−の電位にする。例えば、Ｖｈ＋は１．７５ＶでありＶｈ−は０．７５Ｖである。また、Ｙ側電流終端回路１４は、列アドレスの入力により、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。そして、選択第２ビット線５ｓを、選択第１ビット線４ｓの電位とは逆のＶｈ−又はＶｈ＋の電位にする。
これにより、Ｙセレクタ１１によるＶｈ＋又はＶｈ−の電位と、Ｙ側電流終端回路１４によるＶｈ−又はＶｈ＋の電位とが、選択セル２０ｊｓに印加される。この電位差（（Ｖｈ＋又はＶｈ−）−（Ｖｈ−又はＶｈ＋）＝±１．０Ｖ）により、Ｙセレクタ１１−選択第１ビット線４ｓ−選択セル２０ｊｓ（の磁気抵抗素子７の近傍）−選択第２ビット線５ｓ−Ｙ側電流終端回路１４の経路において、データ信号Ｄに対応した所定の大きさを有する電流Ｉｗ（０）（「０」の場合：Ｙセレクタ１１へ向かう方向）又は電流Ｉｗ（１）（「１」の場合、Ｙ側電流終端回路１４）が流れる。
（３）ステップＳ２９３
選択セル２０ｊｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（＋Ｘ方向）又は電流Ｉｗ（１）（−Ｘ方向）が流れることにより、−Ｙ方向、又は、＋Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄに対応する自発磁化を記憶する。
【０４７２】
以上の書き込み動作により、選択セル２０ｊｓにデータを書き込むことができる。
【０４７３】
本実施の形態により、第１の実施の形態及び第３の実施の形態と同様の効果を得ることが出来る。
また、第１ダイオード３１を用いているので、用いない場合に比較して、読み出し動作時における電流の選択性を改善することが出来る。それにより、読み出しのスピードを高速にすることが可能となる。
【０４７４】
（第２６の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２６の実施の形態について説明する。
【０４７５】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２６の実施の形態の構成について説明する。図５５は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２６の実施の形態の構成を示す図である。図５５は、図５２に示すＭＲＡＭの回路例を階層化した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ４１ｅ−０〜４１ｅ−３、セルアレイセレクタ１７ａ、Ｙ側電流源回路１２、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０４７６】
セルアレイ４１ｅ−ｉ（ｉ＝０〜３の整数）は、メモリセルアレイ１０、複数の書き込みワード線３Ｗ、複数の読み出しワード線３Ｒ、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、Ｘセレクタ８、Ｙセレクタ１１ｄ、リファレンスＹセレクタ１１ｒ、Ｙ側電流終端回路１４を備える。各構成は、第２６の実施の形態と同様であるのでその説明を省略する。ただし、Ｙセレクタ１１ｄは、Ｙセレクタ１１と同じであるが、Ｙセレクタ１１のうちのリファレンスビット線４の選択機能は無い。リファレンスビット線４の選択機能は、リファレンスＹセレクタ１１ｒが有する。ここでは、各セレクタに対するプリチャージ電圧Ｖｈａｌｆは、図示しない電源により各セレクタへ供給される。また、Ｘセレクタ８には、読み出し動作時に、図示されないＸ側電源回路９からＶｈ−の電位が供給される。
なお、図５５においては、４つのセルアレイ４１ｅを示しているが、本発明は、この数に制限されるものではない。
【０４７７】
セルアレイセレクタ１７ａは、セルアレイ４１ｅを選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３の整数：セルアレイ５１の番号）に基づいて、セレクタ用トランジスタ１７ａ−１〜１７ａ−３により、選択セルアレイ４１ｅ−ｉを選択する。選択セルアレイ４１ｅ−ｉは、Ｙ側電圧源回路１２ｖ、読み出し電流負荷回路１３及びセンスアンプ１５のそれぞれと、第１メインビット線６２、第２メインビット線６３及び第３メインビット線６４により接続され、第２５の実施の形態と同様の動作を行う。
【０４７８】
Ｙ側電流源回路１２ｖ、読み出し電流負荷回路１３及びセンスアンプ１５は、セルアレイ４１ｅの外にあり各セルアレイ４１ｅ−ｉと共通であるほかは、第２５の実施の形態と同様であるのでその説明を省略する。
【０４７９】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２６の実施の形態の動作について説明する。
【０４８０】
図５５のＭＲＡＭにおいて、メモリセル２０ｊからのデータの読み出しは、以下のようにして行う。ただし、読出しワード線３Ｒ、第１ビット線４及び第２ビット線５は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
（１）ステップＳ３０１
セルアレイセレクタ１７ａは、セルアレイ４１ｅ−ｉ（ｉ＝０〜ｎ：ｎはセレクタアレイの番号）のいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７ａ−１、１７ａ−２及び１７ａ−３をオンにし、選択セルアレイ４１ｅ−ｉを選択する。
このとき、選択セルアレイ４１ｅ−ｉと、読み出し電流負荷回路１３及びセンスアンプ１５とは、第１メインビット線６２及び第２メインビット線６３により接続される。
（２）ステップＳ３０２
Ｘセレクタ８は、行アドレス及びＲＡ信号の入力により、複数の読み出しワード線３Ｒから選択読み出しワード線３Ｒｓを選択する。そして、選択読み出しワード線３Ｒｓを、Ｖｈ−（例示：Ｖｈ−＝０．７５Ｖ）の電位にする。同時に、複数の書き込みワード線３Ｗから選択書き込みワード線３Ｗｓを選択する。これにより、第１ＭＯＳトランジスタがオンとなる。
（３）ステップＳ３０３
Ｙセレクタ１１ｄは、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、選択ビット線４ｓを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。Ｖｈ＋の電位は、第１メインビット線６２を介して読み出し電流負荷回路１３により印加される。
リファレンスＹセレクタ１１ｒは、ＲＡ信号の入力により、リファレンスビット線４ｒを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。Ｖｈ＋の電位は、第２メインビット線６３を介して読み出し電流負荷回路１３により印加される。
これにより、Ｘセレクタ８によるＶｈ−の電位と、Ｙセレクタ１１ｄによるＶｈ＋の電位とが、選択セル２０ｊｓに印加される。この電位差（（Ｖｈ＋）−（Ｖｈ−）＝１．０Ｖ）は、第１ダイオード３１の閾値電圧Ｖｔｈ（例示：０．７Ｖ）よりも大きくなるように設定されている。従って、Ｘセレクタ８−選択読み出しワード線３Ｒｓ−選択セル２０ｊｓ（の磁気抵抗素子７）−選択第１ビット線４ｓ−Ｙセレクタ１１ｄ−セルアレイセレクタ１７ａ−センスアンプ１５の経路において、選択セル２０ｊｓのデータを反映した電流Ｉｓが流れる。同様に、Ｘセレクタ８−選択読み出しワード線３Ｒｓ−リファレンスセル２０ｒ（の磁気抵抗素子７）−リファレンスビット線４ｒ−リファレンスＹセレクタ１１ｒ−セルアレイセレクタ１７ａ−センスアンプ１５の経路には、リファレンスセル３０ｒのデータ「０」を反映した電流Ｉｒが流れる。
（４）ステップＳ３０４
センスアンプ１５は、電流Ｉｓと電流Ｉｒとの差に基づいて、予め設定された値の範囲で同じであれば読み出したデータを「０」とし、異なれば（例示：より小さければ）「１」と判定し、その結果を出力する。
【０４８１】
以上の読み出し動作により、所望の選択セルアレイ４１ｅ−ｉにおける所望の選択セル２０ｊｓのデータを読み出すことができる。
【０４８２】
メモリセル２へのデータの書き込みは、以下のようにして行う。ただし、読出しワード線３Ｒ、第１ビット線４及び第２ビット線５は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
【０４８３】
（１）ステップＳ３１１
セルアレイセレクタ１７ａは、セルアレイ４１ｅ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７ａ−１、１７ａ−２及び１７ａ−３をオンにし、選択セルアレイ４１ｅ−ｉを選択する。
このとき、選択セルアレイ４１ｅ−ｉは、Ｙ側電圧源回路１２ｖ、読み出し電流負荷回路１３及びセンスアンプ１５と、第１メインビット線６２〜第３メインビット線６４により接続される。
（２）ステップＳ３１２
Ｘセレクタ８は、行アドレスの入力により、複数の書き込みワード線３Ｗから選択書き込みワード線３Ｗｓを選択する。各メモリセル２０ｊの第１ＭＯＳトランジスタ６はオンになる。
（３）ステップＳ３１３
Ｙセレクタ１１ｄは、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、選択第１ビット線４ｓを、書き込みデータ（Ｄ）に応じてＶｈ＋又はＶｈ−の電位にする。例えば、Ｖｈ＋は１．７５ＶでありＶｈ−は０．７５Ｖである。Ｖｈ＋又はＶｈ−の電位は、第１メインビット線６２を介してＹ側電圧源回路１２ｖにより印加される。
また、Ｙ側電流終端回路１４は、列アドレスの入力により、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。そして、選択第２ビット線５ｓを、選択第１ビット線４ｓの電位とは逆のＶｈ−又はＶｈ＋の電位にする。Ｖｈ−又はＶｈ＋の電位は、第３メインビット線６４を介してＹ側電圧源回路１２ｖにより印加される。
これにより、Ｙセレクタ１１ｄによるＶｈ＋又はＶｈ−の電位と、Ｙ側電流終端回路１４によるＶｈ−又はＶｈ＋の電位とが、選択セル２０ｊｓに印加される。この電位差（（Ｖｈ＋又はＶｈ−）−（Ｖｈ−又はＶｈ＋）＝±１．０Ｖ）により、Ｙセレクタ１１ｄ−選択第１ビット線４ｓ−選択セル２０ｊｓ（の磁気抵抗素子７の近傍）−選択第２ビット線５ｓ−Ｙ側電流終端回路１４の経路において、データ信号Ｄに対応した所定の大きさを有する電流Ｉｗ（０）（「０」の場合：Ｙセレクタ１１へ向かう方向）又は電流Ｉｗ（１）（「１」の場合、Ｙ側電流終端回路１４）が流れる。
（４）ステップＳ３１４
選択セル２０ｊｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（＋Ｘ方向）又は電流Ｉｗ（１）（−Ｘ方向）が流れることにより、−Ｙ方向、又は、＋Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄに対応する自発磁化を記憶する。
【０４８４】
以上の書き込み動作により、所望の選択セルアレイ４１ｅ−ｉにおける所望の選択セル２０ｊｓにデータを書き込むことができる。
【０４８５】
なお、リファレンスセル２０ｒに書き込みを行う際は、リファレンスアクティブ信号ＳＲの入力と共に、Ｙセレクタ１１ｄにおいてリファレンス第１ビット線４ｒを、Ｙ側電流終端回路１４においてリファレンス第２ビット線５ｒを選択する。
【０４８６】
本実施の形態により、第２５の実施の形態と同様の効果を得ることが出来る。また、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
【０４８７】
（第２７の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２７の実施の形態について説明する。
【０４８８】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２７の実施の形態の構成について説明する。図５６は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２７の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１０、複数のワード線３、複数の第１ビット線４、複数の第２ビット線５、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電圧源回路１２ｖ、読み出し電流負荷回路１３、Ｙ側電流終端回路１４、Ｙ側電源回路１９及びセンスアンプ１５を具備する。
【０４８９】
メモリセルアレイ１０は、メモリセル２０ｆが行列に配列されている。ここで、メモリセル２０ｆは、第１ＭＯＳトランジスタ６と磁気抵抗素子７と第２ダイオード３２と第３ダイオード３３とを含む。なお、リファレンス用のメモリセル２０ｆをリファレンスセル２０ｒと記す。リファレンスセル２０ｒは、「０」が書き込まれ、通常、書き込み動作は行われない。
【０４９０】
第１トランジスタとしての第１ＭＯＳトランジスタ６は、ゲート（第１ゲート）を書き込みワード線３Ｗに、ソース（第１端子）を第１ビット線４に、ドレイン（第２端子）を磁気抵抗素子７の一端側（第４端子）、第２ダイオード３２及び第３ダイオード３３に接続している。第１ＭＯＳトランジスタ６は、書き込み動作時及び読み出し動作時において、メモリセル２０ｆの一つを選択するために用いる。
磁気抵抗素子７は、一端側（第４端子）を第１ＭＯＳトランジスタ６のドレインに、他端側（第３端子）を所定の電圧源２４ａ（Ｖｈａｌｆ）源に接続している。記憶されるデータに応じて磁化方向が反転される自発磁化を有する。
第２ダイオード３２は、第１極性（ｐ極）の第５端子と、第２極性（ｎ極）の第６端子とを含む。第３ダイオード３３は、第１極性（ｐ極）の第７端子と、第２極性（ｎ極）の第８端子とを含む。第６端子とその第７端子とは、第２ビット線５に接続されている。第５端子と第８端子とは、磁気抵抗素子７の第４端子に接続されている。第２ダイオード３２と第３ダイオード３３は、書き込み動作時において、第１ビット線４と第２ビット線５とを接続して磁気抵抗素子７近傍に電流を流すために用いる。
【０４９１】
第１ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、Ｙセレクタ１１に接続されている。なお、リファレンス用の第１ビット線４を、リファレンス第１ビット線４ｒと記す。
第２ビット線５は、第１ビット線４と対を成し、Ｙ軸方向へ延伸して設けられ、Ｙ側電流終端回路１４に接続されている。なお、リファレンス用の第２ビット線５を、リファレンス第２ビット線５ｒと記す。
ワード線３は、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられ、Ｘセレクタ８に接続されている。
そして、上記各メモリセル２０ｆは、上記の第１ビット線４と第２ビット線５との複数の組と、ワード線３とが交差する位置のそれぞれに対応して設けられている。
【０４９２】
Ｘセレクタ８は、データの書き込み動作時及び読み出し動作時に、複数のワード線３から、１つのワード線３を選択ワード線３ｓとして選択する。
Ｙセレクタ１１は、複数の第１ビット線４を中間電位Ｖｈａｌｆ（例示：Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージしている。そして、書き込み動作時に、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。そのとき、選択第１ビット線４ｓを、書き込みデータ（Ｄ）に応じてＶｈ＋もしくはＶｈ−の電位にする。例えば、Ｖｈ＋は１．７５ＶでありＶｈ−は０．７５Ｖである。また、読み出し動作時に、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。そのとき、択ビット線４ｓを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。
Ｙ側電流終端回路１４は、複数の第２ビット線５を中間電位Ｖｈａｌｆ（例示：Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージしている。そして、データの書き込み動作時に、複数の第２ビット線５から、選択第１ビット線４ｓと対を成す１つの第２ビット線５を選択第２ビット線５ｓとして選択する。選択第１ビット線４ｓとは逆の電位のＶｈ−もしくはＶｈ＋にする。
ここで、選択書き込み／読み出しワード線３Ｗｓ／３Ｒｓと選択第１／第２ビット線４ｓ／５ｓとで選択されるメモリセル２０ｆを、選択セル２０ｆｓと記す。
【０４９３】
Ｙ側電圧源回路１２ｖ、Ｙ側電源回路１９、読み出し電流負荷回路１３、センスアンプ１５は、第２５の実施の形態と同様であるので、その説明を省略する。
【０４９４】
図５７は、図５６に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１０の中の２×２のメモリセル２０ｆを代表して示している。
メモリセル２０の第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、ワード線３からＹ軸方向に枝分かれしたワード線３−１を利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線５５又はコンタクト配線５６を介して第２ビット線５に接続している。コンタクト配線５５及びコンタクト配線５６の途中には、それぞれ第２ダイオード３２及び第３ダイオード３３とが設けられている。
【０４９５】
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。ここでは、引き出し配線層２９を流れる電流は、Ｘ軸方向に流れるので、磁気抵抗素子７が感じる磁界の方向はＹ軸方向である。従って、Ｙ軸方向に磁化容易となる形状で設けられる。例えば、Ｙ軸方向に平行な長軸を有する楕円又は楕円に類似の形状である。磁気抵抗素子７の一端側（第４端子）は引き出し配線層２９に、他端側（第３端子）は電位Ｖｈａｌｆを供給する電圧源２４ａへの配線（図示されず）に接続されている。
【０４９６】
この構成により、第１ビット線４−第１ＭＯＳトランジスタ６−引き出し配線層２９−第２ビット線５の経路で電流が流れるとき、引き出し配線層２９に接する磁気抵抗素子７に対してデータを書き込むことが可能となる。
【０４９７】
図５８は、メモリセル２０ｆの構造を示し、図５７におけるＩＩ’断面を示す図である。
第１ＭＯＳトランジスタ６は、半導体基板の表面部に形成される。半導体基板内に設けられた第１拡散層としてのソース６ａは、Ｚ軸方向に延びるコンタクト配線２８を介して第１ビット線４と接続している。第２拡散層としてのドレイン６ｃは、Ｚ軸方向に延びるコンタクト配線２７を介して引き出し配線層２９の一端に接続している。第１ゲートとしてのゲート６ｂは、ワード線３から枝分かれしたワード線３−１を利用している。ただし、ドレイン６ｃは、ソース６ａよりもメモリセル２０ｆの内側に設けられている。引き出し配線層２９の他端は、第２ビット線５からＺ軸方向に延びるコンタクト配線５５及びコンタクト配線５６とに接続されている。引き出し配線層は、基板と平行に設けられている。コンタクト配線５５及びコンタクト配線５６の途中には、それぞれ第２ダイオード３２及び第３ダイオード３３とが設けられている。
磁気抵抗素子７は、一端側において引き出し配線層２９上に接続して設けられている。他端側は、コンタクト配線２６に接続している。コンタクト配線２６は、電圧源２４ａへの配線に接続されている。
【０４９８】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２７の実施の形態の動作について説明する。
【０４９９】
メモリセル２からのデータの読み出しは、以下のようにして行う。ただし、第１ビット線４及び第２ビット線５は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
（１）ステップＳ３２１
Ｘセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。これにより、第１ＭＯＳトランジスタ６がオンとなる。
（２）ステップＳ３２２
Ｙセレクタ１１は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、選択ビット線４ｓを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。
これにより、電圧源２４ａのＶｈａｌｆの電位と、Ｙセレクタ１１によるＶｈ＋の電位とが、選択セル２０ｆｓに印加される。この電位差（（Ｖｈ＋）−（Ｖｈａｌｆ）＝０．５Ｖ）は、第２ダイオード３２及び第３ダイオード３３のいずれの閾値電圧Ｖｔｈよりも小さく設定されている。それにより、各ダイオードには、電流は流れず、電圧源２４ａ−選択セル２０ｆｓ（の磁気抵抗素子７）−選択第１ビット線４ｓ−Ｙセレクタ１１−センスアンプ１５の経路において、選択セル２０ｆｓのデータを反映した電流Ｉｓが流れる。この場合、第２ダイオード３２及び第３ダイオード３３は、閾値電圧が０．７Ｖに設定されているので、両ダイオードに電流が流れることは無い。
同様に、電圧源２４ａ−リファレンスセル２０ｒ（の磁気抵抗素子７）−リファレンスビット線４ｒ−センスアンプ１５の経路には、リファレンスセル３０ｒのデータ「０」を反映した電流Ｉｒが流れる。
（３）ステップＳ３２３
センスアンプ１５は、電流Ｉｓと電流Ｉｒとの差に基づいて、予め設定された値の範囲で同じであれば読み出したデータを「０」とし、異なれば（例示：より小さければ）「１」と判定し、その結果を出力する。
【０５００】
以上の読み出し動作により、選択セル２０ｆｓのデータを読み出すことができる。
【０５０１】
メモリセル２へのデータの書き込みは、以下のようにして行う。第１ビット線４及び第２ビット線５は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
【０５０２】
（１）ステップＳ３３１
Ｘセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２０ｆの第１ＭＯＳトランジスタ６はオンになる。
（２）ステップＳ３３２
Ｙセレクタ１１は、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、選択第１ビット線４ｓを、書き込みデータ（Ｄ）に応じてＶｈ＋又はＶｈ−の電位にする。例えば、Ｖｈ＋は１．７５ＶでありＶｈ−は０．７５Ｖである。また、Ｙ側電流終端回路１４は、列アドレスの入力により、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。そして、選択第２ビット線５ｓを、選択第１ビット線４ｓの電位とは逆のＶｈ−又はＶｈ＋の電位にする。
これにより、Ｙセレクタ１１によるＶｈ＋又はＶｈ−の電位と、Ｙ側電流終端回路１４によるＶｈ−又はＶｈ＋の電位とが、選択セル２０ｆｓに印加される。この電位差（（Ｖｈ＋又はＶｈ−）−（Ｖｈ−又はＶｈ＋）＝±１．０Ｖ）は、第２ダイオード３２及び第３ダイオード３３のいずれの閾値電圧Ｖｔｈよりも大きく設定されている。それにより、Ｙセレクタ１１−選択第１ビット線４ｓ−選択セル２０ｆｓ（の磁気抵抗素子７の近傍）−選択第２ビット線５ｓ−Ｙ側電流終端回路１４の経路において、データ信号Ｄに対応した所定の大きさを有する電流Ｉｗ（０）（「０」の場合：Ｙセレクタ１１へ向かう方向）又は電流Ｉｗ（１）（「１」の場合、Ｙ側電流終端回路１４）が流れる。
（３）ステップＳ３３３
選択セル２０ｆｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（＋Ｘ方向）又は電流Ｉｗ（１）（−Ｘ方向）が流れることにより、−Ｙ方向、又は、＋Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄに対応する自発磁化を記憶する。
【０５０３】
以上の書き込み動作により、選択セル２０ｆｓにデータを書き込むことができる。
【０５０４】
本実施の形態により、第１の実施の形態及び第３の実施の形態と同様の効果を得ることが出来る。半導体基板を直接用いる素子の数を減らし、素子を小型化できる。
また、ワード線を読出し用と書込み用に分ける必要がなく、制御がやさしくなりデコーダ回路が単純にできる。それにより、チップサイズを小さくすることが出来る。
【０５０５】
（第２８の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２８の実施の形態について説明する。
【０５０６】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２８の実施の形態の構成について説明する。図５９は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２８の実施の形態の構成を示す図である。図５９は、図５６に示すＭＲＡＭの回路例を階層化した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ４１ｆ−０〜４１ｆ−３、セルアレイセレクタ１７ａ、Ｙ側電流源回路１２ｖ、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０５０７】
セルアレイ４１ｆ−ｉ（ｉ＝０〜３の整数）は、メモリセルアレイ１０、複数のワード線３Ｗ、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、Ｘセレクタ８、Ｙセレクタ１１ｄ、リファレンスＹセレクタ１１ｒ、Ｙ側電流終端回路１４を備える。各構成は、第２７の実施の形態と同様であるのでその説明を省略する。ただし、Ｙセレクタ１１ｄは、Ｙセレクタ１１と同じであるが、Ｙセレクタ１１のうちのリファレンスビット線４の選択機能は無い。リファレンスビット線４の選択機能は、リファレンスＹセレクタ１１ｒが有する。ここでは、各セレクタに対するプリチャージ電圧Ｖｈａｌｆは、図示しない電源が各セレクタへ供給される。
なお、図５９においては、４つのセルアレイ４１ｆを示しているが、本発明は、この数に制限されるものではない。
【０５０８】
セルアレイセレクタ１７ａは、第２６の実施の形態と同様であるのでその説明を省略する。
また、Ｙ側電流源回路１２ｖ、読み出し電流負荷回路１３及びセンスアンプ１５は、セルアレイ４１ｆの外にあり各セルアレイ４１ｆ−ｉと共通であるほかは、第２７の実施の形態と同様であるのでその説明を省略する。
【０５０９】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２８の実施の形態の動作について説明する。
【０５１０】
図５９のＭＲＡＭにおいて、メモリセル２０ｆからのデータの読み出しは、以下のようにして行う。ただし、第１ビット線４及び第２ビット線５は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
（１）ステップＳ３４１
セルアレイセレクタ１７ａは、セルアレイ４１ｆ−ｉ（ｉ＝０〜ｎ：ｎはセレクタアレイの番号）のいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７ａ−１、１７ａ−２及び１７ａ−３をオンにし、選択セルアレイ４１ｆ−ｉを選択する。
このとき、選択セルアレイ４１ｅ−ｉと、読み出し電流負荷回路１３及びセンスアンプ１５とは、第１メインビット線６２及び第２メインビット線６３により接続される。
（２）ステップＳ３４２
Ｘセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。これにより、第１ＭＯＳトランジスタ６がオンとなる。
（３）ステップＳ３４３
Ｙセレクタ１１ｄは、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、選択ビット線４ｓを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。Ｖｈ＋の電位は、第１メインビット線６２を介して読み出し電流負荷回路１３により印加される。
リファレンスＹセレクタ１１ｒは、列アドレス及びＲＡ信号の入力により、リファレンスビット線４ｒを、Ｖｈ＋（例示：Ｖｈ＋＝１．７５Ｖ）の電位にする。Ｖｈ＋の電位は、第２メインビット線６３を介して読み出し電流負荷回路１３により印加される。
これにより、電圧源２４ａのＶｈａｌｆの電位と、Ｙセレクタ１１ｄによるＶｈ＋の電位とが、選択セル２０ｆｓに印加される。この電位差（（Ｖｈ＋）−（Ｖｈａｌｆ）＝０．５Ｖ）は、第２ダイオード３２又は第３ダイオード３３の閾値電圧Ｖｔｈ（０．７Ｖ）よりも小さくなるように設定されている。従って、電圧源２４ａ−選択セル２０ｆｓ（の磁気抵抗素子７）−選択第１ビット線４ｓ−Ｙセレクタ１１ｄ−セルアレイセレクタ１７ａ−センスアンプ１５の経路において、選択セル２０ｆｓのデータを反映した電流Ｉｓが流れる。同様に、電圧源２４ａ−リファレンスセル２０ｒ（の磁気抵抗素子７）−リファレンスビット線４ｒ−リファレンスＹセレクタ１１ｒ−セルアレイセレクタ１７ａ−センスアンプ１５の経路には、リファレンスセル３０ｒのデータ「０」を反映した電流Ｉｒが流れる。
（４）ステップＳ３４４
センスアンプ１５は、電流Ｉｓと電流Ｉｒとの差に基づいて、予め設定された値の範囲で同じであれば読み出したデータを「０」とし、異なれば（例示：より小さければ）「１」と判定し、その結果を出力する。
【０５１１】
以上の読み出し動作により、所望の選択セルアレイ４１ｆ−ｉにおける所望の選択セル２０ｆｓのデータを読み出すことができる。
【０５１２】
メモリセル２へのデータの書き込みは、以下のようにして行う。ただし、第１ビット線４及び第２ビット線５は、中間電位Ｖｈａｌｆ（例示：電源電圧＝２．５Ｖ、Ｖｈａｌｆ＝１．２５Ｖ）にプリチャージされている。
【０５１３】
（１）ステップＳ３５１
セルアレイセレクタ１７ａは、セルアレイ４１ｆ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、対応するセレクタ用トランジスタ１７ａ−１、１７ａ−２及び１７ａ−３をオンにし、選択セルアレイ４１ｆ−ｉを選択する。
このとき、選択セルアレイ４１ｆ−ｉは、Ｙ側電圧源回路１２ｖ、読み出し電流負荷回路１３及びセンスアンプ１５と、第１メインビット線６２〜第３メインビット線６４により接続される。
（２）ステップＳ３５２
Ｘセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２０ｆの第１ＭＯＳトランジスタ６はオンになる。
（３）ステップＳ３５３
Ｙセレクタ１１ｄは、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。そして、選択第１ビット線４ｓを、書き込みデータ（Ｄ）に応じてＶｈ＋又はＶｈ−の電位にする。例えば、Ｖｈ＋は１．７５ＶでありＶｈ−は０．７５Ｖである。Ｖｈ＋又はＶｈ−の電位は、第１メインビット線６２を介してＹ側電圧源回路１２ｖにより印加される。
また、Ｙ側電流終端回路１４は、列アドレスの入力により、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。そして、選択第２ビット線５ｓを、選択第１ビット線４ｓの電位とは逆のＶｈ−又はＶｈ＋の電位にする。Ｖｈ−又はＶｈ＋の電位は、第３メインビット線６４を介してＹ側電圧源回路１２ｖにより印加される。
これにより、Ｙセレクタ１１ｄによるＶｈ＋又はＶｈ−の電位と、Ｙ側電流終端回路１４によるＶｈ−又はＶｈ＋の電位とが、選択セル２０ｆｓに印加される。この電位差（（Ｖｈ＋又はＶｈ−）−（Ｖｈ−又はＶｈ＋）＝±１．０Ｖ）は、第２ダイオード３２及び第３ダイオード３３のいずれの閾値電圧Ｖｔｈよりも大きく設定されている。それにより、Ｙセレクタ１１ｄ−選択第１ビット線４ｓ−選択セル２０ｆｓ（の磁気抵抗素子７の近傍）−選択第２ビット線５ｓ−Ｙ側電流終端回路１４の経路において、データ信号Ｄに対応した所定の大きさを有する電流Ｉｗ（０）（「０」の場合：Ｙセレクタ１１へ向かう方向）又は電流Ｉｗ（１）（「１」の場合、Ｙ側電流終端回路１４）が流れる。
（４）ステップＳ３５４
選択セル２０ｆｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（＋Ｘ方向）又は電流Ｉｗ（１）（−Ｘ方向）が流れることにより、−Ｙ方向、又は、＋Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄに対応する自発磁化を記憶する。
【０５１４】
以上の書き込み動作により、所望の選択セルアレイ４１ｆ−ｉにおける所望の選択セル２０ｆｓにデータを書き込むことができる。
【０５１５】
なお、リファレンスセル２０ｒに書き込みを行う際は、リファレンスアクティブ信号ＳＲの入力と共に、Ｙセレクタ１１ｄにおいてリファレンス第１ビット線４ｒを、Ｙ側電流終端回路１４においてリファレンス第２ビット線５ｒを選択する。
【０５１６】
本実施の形態により、第２７の実施の形態と同様の効果を得ることが出来る。また、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
（第２９の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２９の実施の形態について説明する。
【０５１７】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２９の実施の形態の構成について説明する。図６０は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２９の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１０、複数のワード線３、複数の第１ビット線４、複数の第２ビット線５、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電圧源回路１２ｖ、読み出し電流負荷回路１３、Ｙ側電流終端回路１４、Ｙ側電源回路１９及びセンスアンプ１５を具備する。
【０５１８】
メモリセルアレイ１０は、メモリセル２０ｇが行列に配列されている。ここで、メモリセル２０ｇは、第１ＭＯＳトランジスタ６と磁気抵抗素子７と第２ダイオード３２と第３ダイオード３３とを含む。なお、リファレンス用のメモリセル２０ｇをリファレンスセル２０ｒと記す。リファレンスセル２０ｒは、「０」が書き込まれ、通常、書き込み動作は行われない。
【０５１９】
本実施の形態におけるメモリセル２０ｇは、第２ダイオード３２と第３ダイオード３３が、互いのｎ極同士を接合する形で向かい合わせにしている点で、第２７の実施の形態のメモリセル２０ｆと異なる。すなわち、第２ダイオード３２は、第２ビット線５に接続された第１極性（ｐ）の第５端子と、第２極性（ｎ）の第６端子とを含む。第３ダイオード３３は、第２端子に接続されたその第１極性（ｐ）の第７端子と、その第６端子に接続されたその第２極性（ｎ）の第８端子とを含む。
【０５２０】
ここで、第２ダイオード３２と第３ダイオード３３とを向かい合わせに接合した素子（以下、「直列ダイオード素子」ともいう）の特性について説明する。図６１は、直列ダイオード素子の特性を説明するグラフである。縦軸は、ダイオードを流れる電流である。横軸は、ダイオードに印加される電圧である。Ｖｂｄ＋又はＶｂｄ−は、第２ダイオード３２及びと第３ダイオード３３のそれぞれの逆方向のブレークダウン電圧を示す。直列ダイオード素子は、理想的には電流を流さない。しかし、ブレークダウンをしやすいようにデバイスを設計すると、比較的低い電圧の逆バイアスで、ブレークダウン電圧（Ｖｂｄ＋又はＶｂｄ−）を超えることが出来る。ブレークダウン電圧以上では、ＰＮ接合を乗り越えて電流を流すことが出来る。それにより、直列ダイオード素子は、印加される電圧ＶｉｎがＶｂｄ−＜Ｖｉｎ＜Ｖｂｄ＋ならばオフ、それ以外ならばオンとなるスイッチング素子とみなすことが出来る。
図４７（ａ）は、一つのダイオードの特性を示す。閾値電圧Ｖｔｈ（例示：０．７Ｖ）の絶対値は、ブレークダウン電圧Ｖｂｄの絶対値よりも小さい。
【０５２１】
その他の構成については、第２７の実施の形態と同様であるのでその説明を省略する。
【０５２２】
図６２は、図６０に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１０の中の２×２のメモリセル２０ｇを代表して示している。
本実施の形態におけるメモリセル２０ｇは、第２ダイオード３２と第３ダイオード３３が、コンタクト配線５４の途中に、重なるように設けられている点で、第２７の実施の形態のメモリセル２０ｆと異なる。その他の構成については、第２７の実施の形態と同様であるのでその説明を省略する。
【０５２３】
図６３は、メモリセル２０ｇの構造を示し、図６２におけるＪＪ’断面を示す図である。
本実施の形態におけるメモリセル２０ｇは、第２ダイオード３２と第３ダイオード３３が、コンタクト配線５４の途中に、重なるように設けられている点で、第２７の実施の形態のメモリセル２０ｆと異なる。その他の構成については、第２７の実施の形態と同様であるのでその説明を省略する。
【０５２４】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第２９の実施の形態の動作については、第２７の実施の形態の動作（ステップＳ３２１〜Ｓ３２３、ステップＳ３３１〜Ｓ３３３）と同様であるのでその説明を省略する。
ただし、読み出し動作時、選択セル２０ｇｓに印加される電位差（（Ｖｈ＋）−（Ｖｈａｌｆ）＝０．５Ｖ）は、直列ダイオード素子のブレークダウン電圧（Ｖｂｄ＋及びＶｂｄ−）よりも小さく設定されている。それにより、各ダイオードには、電流は流れない。
書き込み動作時、選択セル２０ｇｓに印加される電位差（（Ｖｈ＋又はＶｈ−）−（Ｖｈ−又はＶｈ＋）＝±１．０Ｖ）は、直列ダイオード素子のブレークダウン電圧（Ｖｂｄ＋及びＶｂｄ−）よりも大きく設定されている。それにより、選択セル２０ｆｓの磁気抵抗素子７の近傍において、データ信号Ｄに対応した所定の大きさを有する電流Ｉｗ（０）又は電流Ｉｗ（１）が流れる。
【０５２５】
本実施の形態により、第２７の実施の形態と同様の効果を得ることが出来る。半導体基板を直接用いる素子を減らせるので、メモリセルを小型化できる。また、メモリセルの２つのダイオードを重ねて作成するので、チップサイズをより小さくすることが出来る。
【０５２６】
（第３０の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３０の実施の形態について説明する。
【０５２７】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３０の実施の形態の構成について説明する。図６４は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第３０の実施の形態の構成を示す図である。図６４は、図６０に示すＭＲＡＭの回路例を階層化した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ４１ｇ−０〜４１ｇ−３、セルアレイセレクタ１７ａ、Ｙ側電流源回路１２ｖ、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０５２８】
各構成は、２８の実施の形態と同様であるのでその説明を省略する。
ただし、本実施の形態におけるメモリセル２０ｇは、第２ダイオード３２と第３ダイオード３３が、互いのｎ極同士を接合する形で向かい合わせにしている点で、第２８の実施の形態のメモリセル２０ｆと異なる。すなわち、第２ダイオード３２は、第２ビット線５に接続された第１極性（ｐ）の第５端子と、第２極性（ｎ）の第６端子とを含む。第３ダイオード３３は、第２端子に接続されたその第１極性（ｐ）の第７端子と、その第６端子に接続されたその第２極性（ｎ）の第８端子とを含む。
【０５２９】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３０の実施の形態の動作については、第２８の実施の形態の動作（ステップＳ３４１〜Ｓ３４４、ステップＳ３５１〜Ｓ３５４）と同様であるのでその説明を省略する。
ただし、読み出し動作時、選択セル２０ｇｓに印加される電位差（（Ｖｈ＋）−（Ｖｈａｌｆ）＝０．５Ｖ）は、直列ダイオード素子のブレークダウン電圧（Ｖｂｄ＋及びＶｂｄ−）よりも小さく設定されている。それにより、各ダイオードには、電流は流れない。
書き込み動作時、選択セル２０ｇｓに印加される電位差（（Ｖｈ＋又はＶｈ−）−（Ｖｈ−又はＶｈ＋）＝±１．０Ｖ）は、直列ダイオード素子のブレークダウン電圧（Ｖｂｄ＋及びＶｂｄ−）よりも大きく設定されている。それにより、選択セル２０ｆｓの磁気抵抗素子７の近傍において、データ信号Ｄに対応した所定の大きさを有する電流Ｉｗ（０）又は電流Ｉｗ（１）が流れる。
【０５３０】
本実施の形態により、第２８の実施の形態と同様の効果を得ることが出来る。
また、メモリセルの２つのダイオードを重ねて作成するので、チップサイズをより小さくすることが出来る。
【０５３１】
（第３１の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３１の実施の形態について説明する。
【０５３２】
まず、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３１の実施の形態の構成について説明する。図６５は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第３１の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数の第１ワード線３ａ、複数の第２ワード線３ｂ、複数の第１ビット線４、複数の第２ビット線５、Ｘセレクタ８、Ｙセレクタ１１、Ｙ側電流源回路１２、Ｙ側電源回路１９、読み出し電流負荷回路１３、Ｙ側電流終端回路１４及びセンスアンプ１５を具備する。
【０５３３】
メモリセルアレイ１は、メモリセル２が行列に配列されている。ここで、メモリセル２ｈは、第１ＭＯＳトランジスタ６−１、第２ＭＯＳトランジスタ１６−１、第３ＭＯＳトランジスタ６−２、第４ＭＯＳトランジスタ１６−２及び磁気抵抗素子７とを含む。なお、リファレンス用のメモリセル２をリファレンスセル２ｒと記す。
【０５３４】
第１の実施の形態では、一組の第１ＭＯＳトランジスタ６−１、第２ＭＯＳトランジスタ１６−１及びビット線３で、磁気抵抗素子７に対してメモリセルを選択する機能を果たしていた。本発明においては、同じ機能を、二組（（第１ＭＯＳトランジスタ６−１、第２ＭＯＳトランジスタ１６−１及び第１ビット線３ａ）及び（第３ＭＯＳトランジスタ６−２、第４ＭＯＳトランジスタ１６−２及び第２ビット線３ｂ））で行う点で、第１の実施の形態と異なる。この場合、電流を流すＭＯＳトランジスタが２倍になるので、読み出し動作時及び書き込み動作時に流す電流を増加させることが出来る。それにより、セルアレイの信頼性を向上させることが可能となる。
【０５３５】
第１ＭＯＳトランジスタ６−１は、ゲート（第１ゲート）を第１ワード線３ａに、ソース（第１端子）を第１ビット線４に、ドレイン（第２端子）を磁気抵抗素子７の一端側（第４端子）及び第２ＭＯＳトランジスタ１６−１のドレイン（第６端子）に接続している。
第２ＭＯＳトランジスタ１６−１は、ゲート（第２ゲート）を第１ワード線３ａに、ソース（第５端子）を第２ビット線５に、ドレイン（第６端子）を磁気抵抗素子７の一端側（第４端子）及び第１ＭＯＳトランジスタ６のドレイン（第２端子）に接続している。
第３ＭＯＳトランジスタ６−２は、ゲート（第３ゲート）を第２ワード線３ｂに、ソース（第７端子）を第１ビット線４に、ドレイン（第８端子）を磁気抵抗素子７の一端側（第４端子）及び第１ＭＯＳトランジスタ６−１のドレイン（第２端子）に接続している。
第４ＭＯＳトランジスタ１６−２は、ゲート（第４ゲート）を第２ワード線３ｂに、ソース（第９端子）を第２ビット線５に、ドレイン（第１０端子）を磁気抵抗素子７の一端側（第４端子）及び第２ＭＯＳトランジスタ１６−２のドレイン（第６端子）に接続している。
読み出し動作時において、第１ＭＯＳトランジスタ６−１及び第３ＭＯＳトランジスタ６−２は、磁気抵抗素子７を第１ビット線４に接続し、磁気抵抗素子７−第１ビット線４に電流を流すために用いられる。書き込み動作時において、第１ＭＯＳトランジスタ６−１、第２ＭＯＳトランジスタ１６−１、第３ＭＯＳトランジスタ６−２及び第４ＭＯＳトランジスタ１６−２は、第１ビット線４と第２ビット線５とを接続して磁気抵抗素子７近傍に電流を流すために用いる。
【０５３６】
第１ワード線３ａは、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられＸセレクタ８に接続されている。
第２ワード線３ｂは、Ｘ軸方向（ワード線方向）へ延伸するように設けられＸセレクタ８に接続されている。第１ワード線３ａと第２ワード線３ｂとは、一つのワード線３がＸセレクタ８から出た時点で分岐されたものである。従って、両者は常に同電位であり、Ｘセレクタ８により同時に選択される。
【０５３７】
その他の構成については、第１の実施の形態と同様であるので、その説明を省略する。
【０５３８】
図６６は、図６５に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２を代表して示している。
メモリセル２ｈの第１ＭＯＳトランジスタ６−１は、ソース６−１ａ（第１端子）が、コンタクト配線２８−１を介して第１ビット線４に接続している。ゲート６−１ｂ（第１ゲート端子）は、第１ワード線３ａを利用している。ドレイン６−１ｃ（第２端子）は、コンタクト配線２７に接続している。同様に、第３ＭＯＳトランジスタ６−２は、ソース６−２ａ（第７端子）が、コンタクト配線２８−２を介して第１ビット線４に接続している。ゲート６−２ｂ（第３ゲート端子）は、第２ワード線３ｂを利用している。ドレイン６−２ｃ（第８端子）は、コンタクト配線２７に接続している。
このとき、ドレイン６−１ｃ（第２端子）とドレイン６−２ｃ（第８端子）とは、共通の拡散層６ｄで形成されている。また、ソース６−１ａ（第１端子）と隣接するメモリセル２ｈのソース６−２ａ（第７端子）とは、共通の他の拡散層６ｄで形成されている。
【０５３９】
第２ＭＯＳトランジスタ１６−１は、ソース１６−１ａ（第５端子）は、コンタクト配線３８−１を介して第２ビット線５に接続している。ゲート１６−１ｂ（第２ゲート端子）は、第１ワード線３ａを利用している。ドレイン１６−１ｃ（第６端子）は、コンタクト配線３７に接続している。同様に、第４ＭＯＳトランジスタ１６−２は、ソース１６−２ａ（第９端子）は、コンタクト配線３８−２を介して第２ビット線５に接続している。ゲート１６−２ｂ（第４ゲート端子）は、第２ワード線３ｂを利用している。ドレイン１６−２ｃ（第１０端子）は、コンタクト配線３７に接続している。
このとき、ドレイン１６−１ｃ（第６端子）とドレイン１６−２ｃ（第１０端子）とは、共通の拡散層６ｅで形成されている。また、ソース１６−１ａ（第５端子）と隣接するメモリセル２ｈのソース１６−２ａ（第９端子）とは、共通の他の拡散層６ｅで形成されている。
コンタクト配線２７とコンタクト配線３７とは、引き出し配線層２９を介して接続している。
【０５４０】
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。ここでは、引き出し配線層２９を流れる電流は、Ｘ軸方向にながれるので、磁気抵抗素子７が感じる磁界の方向はＹ軸方向である。従って、Ｙ軸方向に磁化容易となる形状で設けられる。例えば、Ｙ軸方向に平行な長軸を有する楕円又は楕円に類似の形状である。磁気抵抗素子７の一端側（第４端子）は引き出し配線層２９に、他端側（第３端子）は接地配線２４（図６６において図示されず）に接続されている。他端側（第３端子）の接地配線２４は、メモリセル２ｈごとに分離する必要が無いため、図３に示すように一体に形成される。
【０５４１】
このように、隣接するＭＯＳトランジスタ同士で、ソース又はドレイン、及び、コンタクト配線を共有化させている。従って、トランジスタ間の分離領域が必要ではなくなるため、メモリセルを効率よく狭い面積内に配置することができる。すなわち、チップの面積を広げることなく、メモリセル内のＭＯＳトランジスタを増やすことができる。それにより、メモリセルを流れる電流を大きくとることが可能となる。
【０５４２】
図６７は、メモリセル２ｈの構造を示し、図６６におけるＫＫ’断面を示す図である。第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタが、分離した以外は第１の実施の形態（図４）と同様であるのでその説明を省略する。
【０５４３】
図６８は、図６５に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た、メモリセル２ｈの他の構成を示す図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２を代表して示している。
この構成では、磁気抵抗素子７を拡散層上に直接配置している。それにより、引き出し配線層２９、コンタクト配線２７及び３７を省略することができる。その他は、図６６と同様である。
【０５４４】
図６９は、メモリセル２ｈの他の構成の構造を示し、図６８におけるＬＬ’断面を示す図である。図６７と比較して、引き出し配線層２９、コンタクト配線２７及び３７が省略され、磁気抵抗素子７が拡散層上に直接配置されている。
【０５４５】
このように、各ビット線より下に、磁気抵抗素子７を配置することにより、ＭＯＳトランジスタから引き出し配線層２９までのコンタクト配線のための面積が必要なくなる。従って、メモリセルを効率よく狭い面積内に配置することができる。また、高さ方向においても、メモリセルについて、低く配置することができる。
【０５４６】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３１の実施の形態の動作については、第１の実施の形態における第１ＭＯＳトランジスタ６−１及び第２ＭＯＳトランジスタ１６−１を、それぞれ（第１ＭＯＳトランジスタ６−１と第２ＭＯＳトランジスタ１６−１及び第３ＭＯＳトランジスタ６−２と第４ＭＯＳトランジスタ１６−２に変更した以外は、第１の実施の形態と同様であるので、その説明を省略する。
【０５４７】
本発明により、第１の実施の形態と同様の効果を得ることができる。
また、ＭＯＳトランジスタから引き出し配線層２９までのコンタクト配線のための面積が必要なくなる。従って、メモリセルを効率よく狭い面積内に配置することができる。そして、トランジスタ間の分離領域が必要ではなくなるため、メモリセルを効率よく狭い面積内に配置することができる。すなわち、チップの面積を広げることなく、メモリセル内のＭＯＳトランジスタを増やすことができる。それにより、メモリセルを流れる電流を大きくとることが可能となる。
【０５４８】
（第３２の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３２の実施の形態について説明する。
【０５４９】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３２の実施の形態の構成について説明する。図７９は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第３２の実施の形態の構成を示す図である。本実施の形態のＭＲＡＭは、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４、複数の第２ビット線５、複数のリファレンスビット線３５、Ｘセレクタ８、Ｙセレクタ１１−１、読み出しＹセレクタ１１−２、Ｙ側電流源回路１２、Ｙ側電源回路１９、読み出し電流負荷回路１３、Ｙ側電流終端回路１４及びセンスアンプ１５ａを具備する。
【０５５０】
メモリセルアレイ１は、メモリセル２が行列に配列されている。ここで、メモリセル２は、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６と磁気抵抗素子７とを含む。なお、リファレンス用のメモリセル２をリファレンスセル２ｒと記す。
第１トランジスタとしての第１ＭＯＳトランジスタ６は、ゲート（第１ゲート）をワード線３に、ソース（第１端子）を第１ビット線４に、ドレイン（第２端子）を磁気抵抗素子７の一端側（第４端子）及び第２ＭＯＳトランジスタ１６のドレイン（第６端子）に接続している。
第２ＭＯＳトランジスタ１６は、ゲート（第２ゲート）をワード線３に、ソース（第５端子）を第２ビット線５に、ドレイン（第６端子）を磁気抵抗素子７の一端側（第４端子）及び第１ＭＯＳトランジスタ６のドレイン（第２端子）に接続している。
読み出し動作時において、第１ＭＯＳトランジスタ６は、磁気抵抗素子７を第１ビット線４に接続し、リファレンスビット線３５−磁気抵抗素子７−第１ビット線４に電流を流すために用いられる。書き込み動作時において、第１ＭＯＳトランジスタ６と第２ＭＯＳトランジスタ１６は、第１ビット線４と第２ビット線５とを接続して磁気抵抗素子７近傍に電流を流すために用いる。
磁気抵抗素子７は、一端側（第４端子）を上記各トランジスタに、他端側（第３端子）をリファレンスビット線３５に接続さている。記憶されるデータに応じて磁化方向が反転される自発磁化を有する。
【０５５１】
第１ビット線４は、第１方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、一端をＹセレクタ１１−１に、他端をＹ側電流終端回路１４に接続されている。なお、リファレンス用の第１ビット線４を、リファレンス第１ビット線４ｒと記す。
第２ビット線５は、第１ビット線４と対を成し、Ｙ軸方向へ延伸して設けられ、Ｙ側電流終端回路１４に接続されている。なお、リファレンス用の第２ビット線５を、リファレンス第２ビット線５ｒと記す。
読み出しビット線３５は、第１ビット線４及び第２ビット線５と組を成し、Ｙ軸方向へ延伸して設けられ、一端を読み出しＹセレクタ１１−２に、他端をＹ側電流終端回路１４に接続されている。なお、リファレンス用の読み出しビット線３５を、リファレンス読み出しビット線３５ｒと記す。
ワード線３は、Ｙ軸方向に実質的に垂直な第２方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられＸセレクタ８に接続されている。
そして、上記各メモリセル２は、上記の第１ビット線、第２ビット線及び読み出しビット線の複数の組と複数のワード線とが交差する位置のそれぞれに対応して設けられている。
【０５５２】
Ｘセレクタ８は、データの読み出し動作時及び書き込み動作時のいずれの場合にも、複数のワード線３から、１つのワード線３を選択ワード線３ｓとして選択する。
Ｙセレクタ１１−１は、書き込み動作時に、複数の第１ビット線４から、１つの第１ビット線４を選択第１ビット線４ｓとして選択する。
読み出しＹセレクタ１１−２は、データの読み出し動作時に、複数の読み出しビット線３５から、１つの読み出しビット線３５を選択読み出しビット線３５ｓとして選択する。
ここで、選択ワード線３ｓと選択第１ビット線４ｓとで選択されるメモリセル２を、選択セル２ｓと記す。
【０５５３】
Ｙ側電流源回路１２は、データの書き込み動作時に、選択第１ビット線４ｓへ所定の電流の供給又は引き込みを行う電流源である。
Ｙ側電流終端回路１４は、データの書き込み動作時に、複数の第２ビット線５から、選択第１ビット線４ｓと対を成す１つの第２ビット線５を選択第２ビット線５ｓとして選択する。また、データの読み出し動作時に、選択読み出しビット線３５を所定の電圧にプリチャージする。第１ビット線４及び第２ビット線を制御するＹ側電流終端回路１４ｂ、及び、読み出しビット線３５を制御するＹ側電流終端回路１４ａを備える。
Ｙ側電源回路１９は、データの書き込み動作時及び読み出し動作時に、Ｙ側電流終端回路１４へ所定の電圧を供給する。
ここで、Ｙ側電流源回路１２による所定の電流は、書き込むデータに応じて、選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓの経路を、Ｙセレクタ１１−１へ流れ込む方向又はＹセレクタ１１−１から流れ出す方向に流れる。
【０５５４】
読み出し電流負荷回路１３は、データの読み出し動作時に、選択読み出しビット線３５ｓ−選択セル２ｓ−選択第１ビット線４ｓへ所定の電流を流す。同様に、データの読み出し動作時に、リファレンス読み出しビット線３５ｒ−リファレンスセル２ｒ−リファレンス第１ビット線４ｒへ所定の電流を流す。
センスアンプ１５は、リファレンスセル２ｒにつながるリファレンス読み出しビット線３５ｒの電圧と、選択セル２ｓにつながる選選択読み出しビット線３５ｓの電圧との差に基づいて、選択セル２ｓからデータを読み出し、そのデータを出力する。
【０５５５】
ここで、リファレンスセル２ｒは、基本構造は通常のメモリセル２と同様の構成である。ただし、抵抗値が所定（読み出し電流負荷回路１３が流す所定の電流により、「１」のデータを有する磁気抵抗素子７の電圧降下分と、「０」のデータを有する磁気抵抗素子７の電圧降下分との中間の電圧降下を有する）の値に固定され、他のメモリセル２の読み出し動作の際、参照される。そのような設定としては、リファレンスセル２ｒに流す電流の値の設定や、リファレンスセル２ｒの磁気抵抗素子７の膜特性（膜厚、材料）等の変更により可能である。
【０５５６】
図８０は、図７９に示すＭＲＡＭのメモリセルアレイについて、メモリセルアレイを製造する基板の上方（Ｚ軸の正方向）から見た図である。この図では、メモリセルアレイ１の中の２×２のメモリセル２を代表して示している。
メモリセル２の第１ＭＯＳトランジスタ６は、ソース６ａ（第１端子）が、コンタクト配線２８を介して第１ビット線４に接続している。ゲート６ｂ（第１ゲート端子）は、ワード線３からＹ軸方向に枝分かれしたワード線３−１を利用している。ドレイン６ｃ（第２端子）は、コンタクト配線２７−引き出し配線層２９−コンタクト配線３７を介して第２ＭＯＳトランジスタ１６のドレイン１６ｃ（第６端子）に接続している。第２ＭＯＳトランジスタ１６は、ゲート１６ｂ（第２ゲート端子）が、ワード線３からＹ軸方向に枝分かれしたワード線３−２を利用している。ソース１６ａ（第５端子）は、コンタクト配線３８を介して第２ビット線５に接続している。
【０５５７】
磁気抵抗素子７は、引き出し配線層２９上に設けられている。引き出し配線層２９を流れる電流により、自発磁化の方向を反転される。ここでは、引き出し配線層２９を流れる電流は、Ｘ軸方向にながれるので、磁気抵抗素子７が感じる磁界の方向はＹ軸方向である。従って、Ｙ軸方向に磁化容易となる形状で設けられる。例えば、Ｙ軸方向に平行な長軸を有する楕円又は楕円に類似の形状である。磁気抵抗素子７の一端側（第４端子）は引き出し配線層２９に、他端側（第３端子）は読み出しビット線３５に接続されている。
【０５５８】
図８１は、メモリセル２の構造を示し、図８０におけるＭＭ’断面を示す図である。
第１ＭＯＳトランジスタ６は、半導体基板の表面部に形成される。半導体基板内に設けられた第１拡散層としてのソース６ａは、Ｚ軸方向に延びるコンタクト配線２８を介して第１ビット線４と接続している。第２拡散層としてのドレイン６ｃは、Ｚ軸方向に延びるコンタクト配線２７を介して引き出し配線層２９の一端に接続している。第１ゲートとしてのゲート６ｂは、ワード線３から枝分かれしたワード線３−１を利用している。ただし、ドレイン６ｃは、ソース６ａよりもメモリセル２の内側に設けられている。
第２ＭＯＳトランジスタ１６は、半導体基板の表面部に形成される。半導体基板内に設けられた第３拡散層としてのソース１６ａは、Ｚ軸方向に延びるコンタクト配線３８を介して第２ビット線５と接続している。第４拡散層としてのドレイン１６ｃは、Ｚ軸方向に延びるコンタクト配線３７を介して引き出し配線層２９の他端に接続している。第２ゲートとしてのゲート１６ｂは、ワード線３から枝分かれしたワード線３−２を利用している。ただし、ドレイン１６ｃは、ソース１６ａよりもメモリセル２の内側に設けられている。
磁気抵抗素子７は、一端側において引き出し配線層２９上に接続して設けられている。他端側は、コンタクト配線２６を介して、読み出しビット線３５に接続されている。
【０５５９】
本実施の形態のメモリセルアレイは、第１の実施の形態におけるメモリセルアレイに比較して、寄生容量をより小さくすることができる。それを図８２及び図８３を用いて説明する。
図８２は、第１の実施の形態のメモリセル２における寄生容量を示す図である。寄生容量を考える場合、選択セルは一つであり、非選択セルを中心に考えるものとする。この図のメモリセルは非選択セル（第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタはオフ）とする。この場合、拡散層（６ａ、６ｃ、１６ａ、１６ｃ）による拡散容量素子（Ｃｄｉｆ）は、対極が基板電位である。第１の実施の形態の場合、基板電位はＧＮＤ電位であり、電位が動かないので、寄生容量値は概ね固定された状態にある。図８２では、一つのトランジスタについてＣｄｉｆの２個分となる。磁気抵抗素子７の寄生容量素子はＣｔｍｒであり、一端がＧＮＤ電位であるので、この場合もＣｔｍｒは概ね固定でされた状態にある。ここで、セル節点Ｎ１における実効的な容量値Ｃｃは、次のような容量素子の直列結合で表される。
１／Ｃｃ＝１／Ｃ（Ｃｔｍｒ）＋１／２×Ｃ（Ｃｄｉｆ）      （ａ）
ただし、Ｃ（Ｃｔｍｒ）及びＣ（Ｃｄｉｆ）は、それぞれＣｔｍｒ＋Ｃｄｉｆの容量値である。ここでは、Ｃｄｉｆ及びＣｔｍｒが固定されているので、Ｃｃも概ね固定された値となる。
【０５６０】
図８３は、本実施の形態のメモリセル２における寄生容量を示す図である。本実施の形態の場合、磁気抵抗素子７の一方の端子がＧＮＤではなく、読み出しビット線３５に接続されている。そのため、読み出しビット線３５の電位により、磁気抵抗素子７の寄生容量素子のＣ（Ｃｔｍｒ）は変動する。上記（ａ）式を参照して、Ｃ（Ｃｄｉｆ）を一定とすると、Ｃｃは、Ｃ（Ｃｔｍｒ）が無限大のときに最大となる。しかし、その場合でも、Ｃｃは従来の２×Ｃ（Ｃｄｉｆ）を超えることはない。実際には、Ｃ（Ｃｔｍｒ）が２×Ｃ（Ｃｄｉｆ）程度なので、Ｃｃは、第１の実施の形態の半分になる。すなわち、本実施の形態のメモリセルアレイは、第１の実施の形態におけるメモリセルアレイに比較して、寄生容量をより小さくすることができる。
【０５６１】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３２の実施の形態の動作について説明する。
図８４は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第３２の実施の形態の動作を説明する図である。すなわち、図８４は、１つのメモリセル２を例にとって、書き込み及び読み出し経路の回路を例示した回路図を示す。図８５は、その読み出し動作におけるタイミングチャートを示す図である。図８６は、その書き込み動作におけるタイミングチャートを示す図である。
【０５６２】
図８４を参照して、メモリセル２からのデータの読み出しは、以下のようにして行う。
まず、読み出し動作中において、第１ビット線４及び第２ビット線５（リファレンス第１及び第２ビット線４ｒ、５ｒを含む）は、Ｙ側電流終端回路１４ｂにより常にＧＮＤ電位である（図８５では、ＢＬＵ５及びＢＬＬ４が常にＧＮＤ電位となっている）。また、複数の読み出しビット線３５（リファレンス読み出しビット線３５ｒを含む）は、全てプリチャージ電位Ｖｐｒにプリチャージされている（図８５では、ＲＢＬｉ３５がｔＲ１でＶｐｒになっている）。
（１）ステップＳ３６１
Ｘセレクタ８は、行アドレス（２ビット：Ｘ０及びＸ１）の入力により、複数のワード線３から選択ワード線３ｓを選択する（図８５では、ＷＬ３がｔＲ１でｈｉｇｈになる）。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（２）ステップＳ３６２
Ｙ側電流終端回路１４ａは、読み出しアクティブ信号ＲＡを入力される（図８５では、ＲＡがｔＲ１でｈｉｇｈになる）。それにより、複数の読み出しビット線３５とプリチャージ電位Ｖｐｒとの接続をオフにする。一方、読み出しＹセレクタ１１−２は、列アドレス（２ビット：Ｙ０及びＹ１）を入力される。これにより、複数の読み出しビット線３５から選択読み出しビット線３５ｓを選択する。そして、読み出しアクティブ信号ＲＡにより、読み出し電流負荷回路１３は、選択セル２ｓ及びリファレンスセル２ｒの磁気抵抗素子７に概ねプリチャージ電圧Ｖｐｒの電位がかかるようにする。それにより、選択読み出しビット線３５ｓに所定の電流Ｉｓを流し、リファレンス読み出しビット線３５ｒに所定の電流Ｉｒを流す。この場合、選択読み出しビット線３５ｓには、プリチャージ電圧が印加され続けているため、ビット線の寄生容量を充電することなく、電流Ｉｓを流すことができる。
このとき、読み出し電流負荷回路１３から選択読み出しビット線３５ｓ（概ねプリチャージ電圧）を介して、選択セル２ｓの磁気抵抗素子７−第１ＭＯＳトランジスタ６を経由して、選択第１ビット線４ｓ（ＧＮＤ電位）へ電流Ｉｓが流れ込む（図８５では、ＲＢＬｉ３５がｔＲ２からｔＲ５の間、選択セル２ｓのデータに応じてＶｐｒ又はＶｐｒ−Δになる）。同様に、読み出し電流負荷回路１３−リファレンス読み出しビット線３５ｒ−選択リファレンスセル２ｒ（選択ワード線３ｓとリファレンス第１ビット線４ｒとの交点に対応するリファレンスセル２ｒ）の磁気抵抗素子７−第１ＭＯＳトランジスタ６を経由して、リファレンス第１ビット線４ｒへ電流Ｉｒが流れ込む。
（３）ステップＳ３６３
読み出しアクティブ信号ＲＡにより、センスアンプ１５は、所定の電流Ｉｓを流したときの選択読み出しビット線３５ｓの電圧と、所定の電流Ｉｒを流したときのリファレンス読み出しビット線３５ｒの電圧との差に基づいて、「１」又は「０」のいずれか一方を出力する（図８５では、ＯＵＴがｔＲ３からｔＲ６の間、選択セル２ｓのデータに応じて所定の値を出力する）。
その後、Ｘセレクタ８が選択ワード線３を開放し、読み出しアクティブ信号ＲＡがｌｏｗになり（図８５ではｔＲ４）、電流Ｉｓが止まり（図８５ではｔＲ５）、出力が止まり（図８５ではｔＲ６）、読み出し動作が終了する（図８５ではｔＲ７）。
【０５６３】
以上の読み出し動作により、選択セル２ｓのデータを読み出すことができる。
【０５６４】
図８４を参照して、メモリセル２へのデータの書き込みは、以下のようにして行う。
まず、書き込み動作中において、複数の読み出しビット線３５（リファレンス読み出しビット線３５ｒを含む）は、全てプリチャージ電位Ｖｐｒにプリチャージされている（図８６では、ＲＢＬｉ３５が常にＶｐｒになっている）。
【０５６５】
（１）ステップＳ３７１
Ｘセレクタ８は、行アドレス（２ビット：Ｘ０及びＸ１）の入力により、複数のワード線３から選択ワード線３ｓを選択する（図８６では、ＷＬ３がｔＷ１でｈｉｇｈになる）。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（２）ステップＳ３７２
Ｙセレクタ１１−１は、列アドレス（２ビット：Ｙ０及びＹ１）の入力される。これにより、複数の第１ビット線４から選択第１ビット線４ｓを選択する。Ｙ側電流終端回路１４ｂは、書き込みアクティブ信号ＷＡを入力される（図８６では、ＷＡがｔＷ１でｈｉｇｈになる）。これにより、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。
このとき、Ｙ側電流終端回路１４ｂは、選択第２ビット線５ｓに、所定の電圧Ｖｔｅｒｍを印加する。Ｙ側電流源回路１２は、書き込みアクティブ信号ＷＡとデータ信号Ｄａｔａに基づいて、データ信号Ｄａｔａに対応した所定の大きさを有する電流Ｉｗ（０）（「０」の場合：Ｙ側電流源回路１２に引き込む方向）又は電流Ｉｗ（１）（「１」の場合、Ｙ側電流源回路１２から流れ出る方向）を選択第１ビット線４ｓ−選択セル２ｓへ流す（図８６では、ＢＬＵ５及びＢＬＬ４が、ｔＷ２からｔＲ４の間、選択セル２ｓのデータに応じてＧＮＤ電位とＶｔｒｅｍとの間の２種類の電位のいずれかになる）。
電流Ｉｗ（０）又は電流Ｉｗ（１）は、選択第２ビット線５ｓ−選択セル２ｓの第２ＭＯＳトランジスタ１６（−選択セル２ｓの引き出し配線層２９）−選択セル２ｓの第１ＭＯＳトランジスタ６−選択第１ビット線４ｓの経路を、順又は逆の方向に流れる。
（３）ステップＳ３７３
選択セル２ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（＋Ｘ方向）又は電流Ｉｗ（１）（−Ｘ方向）が流れることにより、−Ｙ方向、又は、＋Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号Ｄａｔａに対応する自発磁化を記憶する。
その後、Ｘセレクタ８が選択ワード線３を開放し、書き込みアクティブ信号ＷＡがｌｏｗになり（図８６ではｔＷ３）、電流Ｉｓが止まり（図８６ではｔＷ４）、書き込み動作が終了する（図８６ではｔＷ５）。
【０５６６】
なお、リファレンスアクティブ信号ＳＲは、リファレンスセル２ｒに書き込みを行う際に、リファレンスセル２ｒを選択する信号であり、通常のメモリセル２における書き込みアクティブ信号ＷＡに対応する。
【０５６７】
以上の書き込み動作により、選択セル２ｓにデータを書き込むことができる。
【０５６８】
なお、プリチャージ電位Ｖｐｒを、書き込み動作時における磁気抵抗素子７の引き出し配線層２９の電位と同程度にすることで、書き込み時に磁気抵抗素子７中にトンネル電流を流さないように設定することも可能である。すなわち、データの書き込み動作時には、磁気抵抗素子７の両端が同じ電圧（プリチャージ電圧Ｖｐｒ）になり電位差が無くなるので、書き込み電流のメモリセル２内での損失を防止することが出来る。すなわち、書き込み電流の精度を向上させることが可能となる。
【０５６９】
本実施の形態により、第１の実施の形態と同様の効果を得ることができる。
加えて、磁気抵抗素子の一端を読み出しビット線に接続し、読み出しビット線の電位を概ね所定のプリチャージ電圧にしているため、ビット線の寄生容量に充電することなく、その影響をより小さくすることが可能となる。すなわち、ビット線の寄生容量を実効的に小さくでき、素子の動作速度を向上することが可能となる。
【０５７０】
（第３３の実施の形態）
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３３の実施の形態について説明する。
【０５７１】
本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３３の実施の形態の構成について説明する。図８７は、本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第３３の実施の形態の構成を示す図である。図８７は、図７９に示すＭＲＡＭの回路例を階層化した構成を示している。本実施の形態のＭＲＡＭは、セルアレイ４１ｈ−０〜４１ｈ−３、セルアレイセレクタ４４ａ、Ｙ側電流源回路４２、Ｙ側電流終端回路１４ａ’’、読み出し電流負荷回路１３及びセンスアンプ１５を具備する。
【０５７２】
セルアレイ４１ｈ−０〜４１ｈ−３は、メモリセルアレイ１、複数のワード線３、複数の第１ビット線４（リファレンス第１ビット線４ｒを含む）、複数の第２ビット線５（リファレンス第２ビット線５ｒを含む）、複数の読み出しビット線３５（リファレンス読み出しビット線３５ｒを含む）Ｘセレクタ８、Ｙセレクタ１１−１ａ（ただし、リファレンス第１ビット線４ｒの選択／非選択も行う）、読み出しＹセレクタ１１−２ａ、Ｙ側電流終端回路１４ａ’、Ｙ側電流終端回路１４ｂ’を備える。各構成は、Ｙセレクタ１１−１ａが第１ビット線４の選択だけでなくリファレンス第１ビット線４ｒの選択も可能であること、Ｙ側電流終端回路１４ｂ’の電源が外部にある以外は、第３２の実施の形態と同様であるのでその説明を省略する。
なお、図８７においては、４つのセルアレイ４１を示しているが、本発明は、この数に制限されるものではない。
【０５７３】
セルアレイセレクタ４４ａは、セルアレイ４１ｈを選択するセルアレイ選択信号ＭＷＳｉ（ｉ＝０〜３の整数：セルアレイ４１ｈの番号）に基づいて、セレクタ用書き込みトランジスタ４４ａ−１ａ、セレクタ用読み出しトランジスタ４４ａ−１ｂ、セレクタ用読み出しトランジスタ４４ａ−１ｃ及びセレクタ用書き込みトランジスタ４４ａ−２により、選択セルアレイ４１ｈ−ｉを選択する。選択セルアレイ４１ｈ−ｉは、第１書き込みメインビット線６８−１及び第２書き込みメインビット線６８−２により、Ｙ側電流源回路４２に接続されデータの書き込み動作を行う。また、第１読み出しメインビット線６９−１及び第２読み出しメインビット線６９−２により、読み出し電流負荷回路１３と、センスアンプ１５と、Ｙ側電流終端回路１４ａ’’とに接続され、データの読み出し動作を行う。
【０５７４】
Ｙ側電流終端回路１４ａ’’は、読み出しアクティブ信号ＲＡ（後述）のｈｉｇｈのとき以外において、第１読み出しメインビット線６９−１及び第２読み出しメインビット線６９−２をプリチャージ電圧Ｖｐｒにプリチャージする。
【０５７５】
Ｙ側電流源回路４２は、データの書き込みに、選択セルアレイ４１ｈ−ｉの選択第１ビット線４ｓと選択第２ビット線５ｓとの間へ、所定の電流の供給及び引き込みを行う電流源である。
例えば、データ「１」の書き込み動作時に、第２書き込みメインビット線６８−２−セルアレイセレクタ４４ａ（セレクタ用書き込みトランジスタ４４ａ−１ａ）−選択セルアレイ４１ｈ−ｉへ電流を供給し、Ｙセレクタ１１−１ａ−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙ側電流源終端回路１４ｂ’−セルアレイセレクタ４４ａ（セレクタ用書き込みトランジスタ４４ａ−２）−第１書き込みメインビット線６８−１（第１書き込みメインビット線６８−２は接地に固定）の経路で電流を流す。
データ「０」の書き込み動作時には、逆向きに、第１書き込みメインビット線６８−１−セルアレイセレクタ４４ａ（セレクタ用書き込みトランジスタ４４ａ−２）−選択セルアレイ４１ｈ−ｉへ電流を供給し、Ｙ側電流源終端回路１４ｂ’−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−Ｙセレクタ１１−１ａ−セルアレイセレクタ４４ａ（セレクタ用書き込みトランジスタ４４ａ−１ａ）−第１書き込みメインビット線６８−１（第１メインビット線６８−１は接地に固定）の経路で電流を供給する。ただし、４２ａは、定電流を発生し、４２ｂが電流の供給方向を選択する。
【０５７６】
読み出し電流負荷回路１３は、データの読み出し動作時に、選択セルアレイ４１ｈ−ｉの選択読み出しビット線３５ｓへ所定の電流を流す。同時に、選択セルアレイ４１ｈ−ｉのリファレンス読み出しビット線３５ｒへ所定の電流を流す。すなわち、データの読み出し動作時には、第２読み出しメインビット線６９−１−セルアレイセレクタ４４ａ（セレクタ用読み出しトランジスタ４４ａ−１ｃ）−読み出しＹセレクタ１１−２ａ−選択読み出しビット線３５ｓ−選択セル２ｓ経由で電流を流す。同時に、第１読み出しメインビット線６９−１−セルアレイセレクタ４４ａ（セレクタ用読み出しトランジスタ４４ａ−１ｂ）−選択読み出しビット線３５ｓ−リファレンスセル２ｒ経由で電流を流す。
センスアンプ１５は、リファレンスセル２ｒにつながる第２読み出しメインビット線６９−２の電圧と、選択セル２ｓにつながる第１読み出しメインビット線６９−１の電圧との差に基づいて、選択セル２ｓの読み出したデータを出力する。
【０５７７】
次に、本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第３３の実施の形態の動作について説明する。ただし、ＹＳＷｊ（ｊ＝０〜ｍ：ｍ＋１は第１ビット線４の数）はｊ番の第１ビット線４を選択する信号であり、ＷＡは書き込みアクティブ信号であり、ＲＡは読み出しアクティブ信号であり、ＹＳＷＲは読み出し動作時及び書き込み動作時にリファレンスセルを選択する信号であり、ＹＳＷＲＷは書き込み動作時にリファレンスセル２ｒを選択する信号である。ＳＲはリファレンスセル２ｒに書き込みを行う際にリファレンスセル２ｒをアクティブにする信号である。本明細書中において同じである。
【０５７８】
図８７のＭＲＡＭにおいて、メモリセル２からのデータの読み出しは、以下のようにして行う。複数の読み出しビット線３５（リファレンス読み出しビット線３５ｒを含む）は、セルアレイ選択信号ＭＷＳｉのｈｉｇｈのとき以外において、Ｙ側電流終端回路１４ａ’により全てプリチャージ電位Ｖｐｒにプリチャージされている。
（１）ステップＳ３８１
セルアレイセレクタ４４ａは、セルアレイ４１ｈ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、セレクタ用読み出しトランジスタ４４ａ−１ｃ、セレクタ用読み出しトランジスタ４４ａ−１ｂ、セレクタ用書き込みトランジスタ４４ａ−１ａをオンにし、選択セルアレイ４１ｈ−ｉを選択する。
このとき、選択セルアレイ４１ｈ−ｉと、読み出し電流負荷回路１３と、センスアンプ１５と、Ｙ側電流終端回路１４ａ’’とは、第１読み出しメインビット線６９−１及び第２読み出しメインビット線６９−２により接続される。
（２）ステップＳ３８２
選択セルアレイ４１ｈ−ｉのＸセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（３）ステップＳ３８３
選択セルアレイ４１ｈ−ｉの読み出しＹセレクタ１１−２ａは、列アドレスの入力により、複数の読み出しビット線３５から選択読み出しビット線３５ｓを選択する。Ｙセレクタ１１−１ａは、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択し、リファレンス第１ビット線４ｒを選択する。このとき、リファレンス読み出しビット線３５ｒは、セレクタ用読み出しトランジスタ４４ａ−１ｂで選択されている。そして、読み出しアクティブ信号により、読み出し電流負荷回路１３は、第２読み出しメインビット線６９−２−読み出しＹセレクタ１１−２ａ−選択読み出しビット線３５ｓを介し、選択セル２ｓの磁気抵抗素子７−第１ＭＯＳトランジスタ６を経由して、選択第１ビット線４ｓ−Ｙセレクタ１１−１ａ−第２書き込みメインビット線６８−２（ＧＮＤ電位）へ電流Ｉｓを流し込む。同時に、第１読み出しメインビット線６９−１−リファレンス読み出しビット線３５ｒ−選択リファレンスセル２ｒの磁気抵抗素子７−第１ＭＯＳトランジスタ６を経由して、リファレンス第１ビット線４ｒ−Ｙセレクタ１１−１ａ−第２書き込みメインビット線６８−２（ＧＮＤ電位）へ電流Ｉｒを流し込む。
（４）ステップＳ３８４
読み出しアクティブ信号により、センスアンプ１５は、第２読み出しメインビット線６９−２の電位と第１読み出しメインビット線６９−１の電位との電位差に基づいて、「１」又は「０」のいずれか一方を出力する。
【０５７９】
以上の読み出し動作により、所望の選択セルアレイ４１ｂ−ｉにおける所望の選択セル２ｓのデータを読み出すことができる。
【０５８０】
メモリセル２へのデータの書き込みは、以下のようにして行う。書き込み動作中において、複数の読み出しビット線３５（リファレンス読み出しビット線３５ｒを含む）は、Ｙ側電流終端回路１４ａ’により全てプリチャージ電位Ｖｐｒにプリチャージされている。
【０５８１】
（１）ステップＳ３９１
セルアレイセレクタ４４ａは、セルアレイ４１ｈ−ｉのいずれか１つを選択するセルアレイ選択信号ＭＷＳｉに基づいて、セレクタ用書き込みトランジスタ４４ａ−１ａ及びセレクタ用書き込みトランジスタ４４ａ−２をオンにし、選択セルアレイ４１ｈ−ｉを選択する。
このとき、選択セルアレイ４１ｈ−ｉと、Ｙ側電流源回路４２とは、第２書き込みメインビット線６８−２及び第１書き込みメインビット線６８−１により接続される。
（２）ステップＳ３９２
選択セルアレイ４１ｈ−ｉのＸセレクタ８は、行アドレスの入力により、複数のワード線３から選択ワード線３ｓを選択する。各メモリセル２の第１ＭＯＳトランジスタ６及び第２ＭＯＳトランジスタ１６はオンになる。
（３）ステップＳ３９３
選択セルアレイ４１ｈ−ｉの第１Ｙセレクタ１１’ａは、列アドレスの入力により、複数の第１ビット線４から選択第１ビット線４ｓを選択する。また、Ｙ側電流終端回路１４ｂ’は、書き込みアクティブ信号により、複数の第２ビット線５から選択第２ビット線５ｓを選択する。選択第１ビット線４ｓと選択第２ビット線５ｓとは、対を成しているものが選択される。
（ａ）「１」を書き込む場合
第１書き込みメインビット線６８−１が接地に固定される。すなわち、選択第２ビット線５ｓは、Ｙ側電流終端回路１４ｂ’経由で、接地に固定される。Ｙ側電流源回路４２は、書き込みアクティブ信号とデータ信号（「１」）に基づいて、データ信号に対応した所定の大きさを有する電流Ｉｗ（１）（Ｙ側電流源回路４２から流れ出る方向）を、第２書き込みメインビット線６８−２−セルアレイセレクタ４４ａ−Ｙセレクタ１１−１ａ−選択第１ビット線４ｓ−選択セル２ｓ−選択第２ビット線５ｓ−Ｙ側電流終端回路１４ｂ’−セルアレイセレクタ４４ａ−第１書き込みメインビット線６８−１−接地の経路で流す。
（ｂ）「０」を書き込む場合
第２書き込みメインビット線６８−２が接地に固定される。すなわち、選択第１ビット線４ｓは、Ｙセレクタ１１−１ａ経由で、接地に固定される。Ｙ側電流源回路４２は、書き込みアクティブ信号とデータ信号（「０」）に基づいて、データ信号に対応した所定の大きさを有する電流Ｉｗ（０）（Ｙ側電流源回路４２から流れ出る方向）を、第１書き込みメインビット線６８−１−セルアレイセレクタ４４ａ−Ｙ側電流終端回路１４ｂ’−選択第２ビット線５ｓ−選択セル２ｓ−選択第１ビット線４ｓ−Ｙセレクタ１１−１ａ−セルアレイセレクタ４４ａ−第２書き込みメインビット線６８−２−接地の経路で流す。
（４）ステップＳ３９４
選択セル２ｓにおいては、磁気抵抗素子７の接する引き出し配線層２９上に電流Ｉｗ（０）（−Ｘ方向）又は電流Ｉｗ（１）（＋Ｘ方向）が流れることにより、＋Ｙ方向、又は、−Ｙ方向に磁界が発生する。その磁界により、磁気抵抗素子７のフリー層２１の自発磁界が反転し、データ信号に対応する自発磁化を記憶する。
【０５８２】
以上の書き込み動作により、所望の選択セルアレイ４１ｈ−ｉにおける所望の選択セル２ｓにデータを書き込むことができる。
【０５８３】
本実施の形態により、第３２の実施の形態と同様の効果を得ることができる。
加えて、セルアレイセレクタ４４ａにおいて、読み出し用のトランジスタと書き込み用のトランジスタを分けて使用することが出来るので、書き込み電流と読み出し電流の大きさが異なる際などにトランジスタサイズを別にすることが出来る。それにより、書き込み電流と読み出し電流の大きさが異なる場合でも、書き込み動作及び読み出し動作を安定的に行わせることが出来る。
また、本発明により、セルアレイを階層化し、一部の回路を共通化することにより、ＭＲＡＭをコンパクト化することが出来る。
【０５８４】
図８８は、図２０に示すメモリセルを図７９に示すメモリセルに応用したものである。その構成及び動作は、ビット線方向に隣接するトランジスタの拡散層を共有しているほかは図７９と同様である（一部、図２０の動作を参照）のでその説明を省略する。この場合にも第３２の実施の形態と同様の効果、及び図２０の場合と同様の効果（拡散層を共有でき、素子を小型化できる等）を得ることができる。
【０５８５】
図８９は、図４１に示すメモリセルを図７９に示すメモリセルに応用したものである。その構成及び動作は、ビット線が２本に別れ２つのトランジスタを別々に制御するほかは図７９と同様である（一部、図４１の動作を参照）のでその説明を省略する。この場合にも第３２の実施の形態と同様の効果、及び図４１の場合と同様の効果（第２ビット線を２つのメモリセル２で共有でき、素子を小型化できる等）を得ることができる。
【０５８６】
図９０は、図５６に示すメモリセルを図７９に示すメモリセルに応用したものである。その構成及び動作は、図７９における第２ＭＯＳトランジスタが２つのダイオードに置き換わっているほかは図７９と同様である（一部、図５６の動作を参照）のでその説明を省略する。この場合にも第３２の実施の形態と同様の効果、及び図５６の場合と同様の効果（半導体基板を直接用いる素子の数を減らし、素子を小型化できる等）を得ることができる。
【０５８７】
図９１は、図６０に示すメモリセルを図７９に示すメモリセルに応用したものである。その構成及び動作は、図７９における第２ＭＯＳトランジスタが２つのダイオードに置き換わっているほかは図７９と同様である（一部、図６０の動作を参照）のでその説明を省略する。この場合にも第３２の実施の形態と同様の効果、及び図６０の場合と同様の効果（半導体基板を直接用いる素子の数を減らし、素子を小型化できる等）を得ることができる。
【０５８８】
図９２は、図６５に示すメモリセルを図７９に示すメモリセルに応用したものである。その構成及び動作は、図７９における２つのトランジスタをそれぞれ２つに増やしている以外は図７９と同様である（一部、図６５の動作を参照）のでその説明を省略する。この場合にも第３２の実施の形態と同様の効果、、及び図６５の場合と同様の効果（チップの面積を広げることなくメモリセル内のＭＯＳトランジスタを増やすことができ、メモリセルを流れる電流を大きくとることができる等）を得ることができる。
【０５８９】
上記全ての実施の形態において、各セレクタ、各電流源回路、各電流負荷回路、各センスアンプ、各電流終端回路として示される具体的な回路は、例示である。従って、本発明は、それらに限定されるものではなく、同様の機能、動作を有しているものならば、他の回路構成でも同様に用いることができる。
【０５９０】
上記各実施の形態の項に記載されている技術は、技術的に矛盾を生じない限り、他の実施の形態においても同様に使用することができる。
【０５９１】
本発明のＭＲＡＭは、書き込み動作において、メモリセルに対する選択性が高いので、誤動作を著しく低減させることが出来る。それにより、高い歩留まりでＭＲＡＭを製造することが出来、結果として安価な不揮発性メモリを製造することが可能になる。本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【０５９２】
【図１】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第１、５、７、１１の実施の形態の構成を示す図である。
【図２】図１に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図３】接地配線を示す図である。
【図４】（ａ）メモリセルの図２におけるＡＡ’断面を示す図である。（ｂ）磁気抵抗素子の構造を示す断面図である。
【図５】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第１の実施の形態の動作を説明する図である。
【図６】選択セルの磁気抵抗素子に印加される磁場Ｈ０とアステロイト゛カーブとの比較を示すグラフである。
【図７】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２の実施の形態の構成を示す図である。
【図８】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第３、６、８、１２の実施の形態の構成を示す図である。
【図９】図８に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図１０】メモリセルの図９におけるＢＢ’断面を示す図である。
【図１１】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第４の実施の形態の構成を示す図である。セルアレイ４１’−１〜４１’−４
【図１２】図１に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図１３】メモリセルの図１２におけるＣＣ’断面を示す図である。
【図１４】（ａ）（ｂ）選択セル及び非選択セルにかかる可能性のある磁場を示すグラフである。
【図１５】図８に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図１６】メモリセルの図１５におけるＤＤ’断面を示す図である。
【図１７】図１に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図１８】書き込み電流の磁場と磁気抵抗素子のアステロイドカーブとを示すグラフである。
【図１９】図８に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図２０】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第９の実施の形態の構成を示す図である。
【図２１】図２０に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図２２】（ａ）〜（ｃ）選択セルにかかる可能性のある磁場に関するグラフである。
【図２３】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第１０の実施の形態の構成を示す図である。
【図２４】図２３に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図２５】図１に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図２６】メモリセルの図２５におけるＥＥ’断面を示す図である。
【図２７】図８に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図２８】メモリセルの図２７におけるＦＦ’断面を示す図である。
【図２９】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第１３の実施の形態の構成を示す図である。
【図３０】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第１４の実施の形態の構成を示す図である。
【図３１】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第１５の実施の形態の構成を示す図である。
【図３２】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第１６の実施の形態の構成を示す図である。
【図３３】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第１７の実施の形態の構成を示す図である。
【図３４】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第１８の実施の形態の構成を示す図である。
【図３５】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第１９の実施の形態の構成を示す図である。
【図３６】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）の第２０の実施の形態の構成を示す図である。
【図３７】図３６のＭＲＡＭの読み出し動作時における各信号の変化を示す図である。
【図３８】図３６のＭＲＡＭの読み出し動作時における各信号の変化を示す図である。
【図３９】図３６のＭＲＡＭの書き込み動作時における各信号の変化を示す図である。
【図４０】図３６のＭＲＡＭの書き込み動作時における各信号の変化を示す図である。
【図４１】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２１の実施の形態の構成を示す図である。
【図４２】図４１に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図４３】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２２の実施の形態の構成を示す図である。
【図４４】図４３に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図４５】メモリセルの図４３におけるＧＧ’断面を示す図である。
【図４６】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２３の実施の形態の構成を示す図である。
【図４７】（ａ）（ｂ）ダイオードの特性を説明するグラフである。
【図４８】図４６に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図４９】メモリセルの図４８におけるｇｇ’断面を示す図である。
【図５０】メモリセルを積層した場合の断面構造を示す図である。
【図５１】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２４の実施の形態の構成を示す図である。
【図５２】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２５の実施の形態の構成を示す図である。
【図５３】図８に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図５４】メモリセルの図５３におけるＨＨ’断面を示す図である。
【図５５】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２６の実施の形態の構成を示す図である。
【図５６】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２７の実施の形態の構成を示す図である。
【図５７】図５６に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図５８】メモリセルの図５７におけるＩＩ’断面を示す図である。
【図５９】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２８の実施の形態の構成を示す図である。
【図６０】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２９の実施の形態の構成を示す図である。
【図６１】ダイオードの特性を説明するグラフである。
【図６２】図６０に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図６３】メモリセルの図６２におけるＪＪ’断面を示す図である。
【図６４】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第２９の実施の形態の構成を示す図である。
【図６５】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第３１の実施の形態の構成を示す図である。
【図６６】図６５に示すＭＲＡＭを上方（Ｚ軸の正方向）から見た図である。
【図６７】メモリセルの図６６におけるＫＫ’断面を示す図である。
【図６８】図６５に示すＭＲＡＭの他の構成を上方（Ｚ軸の正方向）から見た図である。
【図６９】メモリセルの他の構成の図６８におけるＬＬ’断面を示す図である。
【図７０】トランジスタのゲート長と閾値電圧との関係を示すグラフである。
【図７１】トランジスタの電流能力とゲート長の関係を示すグラフである。
【図７２】トランジスタのゲート長と閾値電圧との関係を示すグラフである。
【図７３】本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第１の実施の形態の他の応用例を示す断面図である。
【図７４】積層フェリ構造体の特性を示すグラフである。
【図７５】（ａ）〜（ｃ）積層フェリ構造体の構造を示している。
【図７６】磁気抵抗素子と積層フェリ構造体とで構成される磁性構造体の働きを示す図である。
【図７７】本発明の磁気メモリセル及び磁気ランダムアクセスメモリの第７の実施の形態の他の応用例を示す構成を示す図である。
【図７８】図７７の場合のアステロイド特性を示すグラフである。縦軸はＹ方向の磁場、横軸はＸ方向の磁場である。
【図７９】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第３２の実施の形態の構成を示す図である。
【図８０】図７９に示すＭＲＡＭの上方（Ｚ軸の正方向）から見た図である。
【図８１】メモリセル２の図８０におけるＭＭ’断面を示す図である。
【図８２】第１の実施の形態のメモリセル２における寄生容量を示す図である。
【図８３】本実施の形態のメモリセル２における寄生容量を示す図である。
【図８４】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第３２の実施の形態の動作を説明する図である。
【図８５】読み出し動作におけるタイミングチャートを示す図である。
【図８６】書き込み動作におけるタイミングチャートを示す図である。
【図８７】本発明の磁気メモリセルを含む磁気ランダムアクセスメモリの第３３の実施の形態の構成を示す図である。
【図８８】図２０に示すメモリセルを図７９に示すメモリセルに応用したものである。
【図８９】図４１に示すメモリセルを図７９に示すメモリセルに応用したものである。
【図９０】図５６に示すメモリセルを図７９に示すメモリセルに応用したものである。
【図９１】図６０に示すメモリセルを図７９に示すメモリセルに応用したものである。
【図９２】図６５に示すメモリセル２０を図７９に示すメモリセルに応用したものである。
【図９３】（ａ）（ｂ）磁気メモリセルに含まれる磁気抵抗素子の原理を示した図である。
【図９４】メモリセルの断面を示す図である。
【図９５】磁気抵抗素子へのデータの書き込みの原理を示す図である。
【図９６】メモリセルを用いた従来のＭＲＡＭを示す図である
【符号の説明】
【０５９３】
１、１０    メモリセルアレイ
２、２ａ、２ｂ、２ｃ−１〜２、２ｄ、２ｅ、２ｆ、２ｈ、
２０、２０ａ、２０ｂ、２０ｃ−１〜２、２０ｄ、
２０ｆ、２０ｇ、２０ｈ、２０ｊ、３０    メモリセル
２ｒ（−１〜２）、２０ｒ（−１〜２）、３０ｒ    リファレンスセル
２ｓ、２０ｓ    選択セル
３、３ａ、３ｂ、３−１〜２    ワード線
３ｃ（−１）    第１ワード線
３ｄ（−２）    第２ワード線
３ｓ    選択ワード線
３ｐ    プリチャージワード線
３Ｗ（ａ，ｂ）    書き込みワード線
３Ｒ（ａ，ｂ）    読み出しワード線
４（ａ，ｂ）    第１ビット線
４ｒ    リファレンス第１ビット線
４ｓ    選択第１ビット線
５    第２ビット線
５ｒ  リファレンス第２ビット線
５ｓ    選択第２ビット線
６（−１）    第１ＭＯＳトランジスタ
６−２    第３ＭＯＳトランジスタ
６ａ    ソース      ６ｂ    ゲート      ６ｃ    ドレイン
６ｄ、６ｅ    拡散層
７    磁気抵抗素子
７−１    積層フェリ構造体
７−２    第１磁性層
７−３    非磁性スペーサ層
７−４    第２磁性層
８    Ｘセレクタ
９    Ｘ側電源回路
１０    基板
１１（’、’’、ｄ）、１１−１    Ｙセレクタ
１１−２    読み出しＹセレクタ
１１’ａ    第１Ｙセレクタ
１１’ｂ    第２Ｙセレクタ
１１ｒ    リファレンスセルセレクタ
１２    Ｙ側電流源回路
１２ｖ    Ｙ側電圧流源回路
１３    読み出し電流負荷回路
１４（’’）    Ｙ側電流終端回路
１５    センスアンプ
１６（−１）    第２ＭＯＳトランジスタ
１６−２    第４ＭＯＳトランジスタ
１６ａ    ソース      １６ｂ    ゲート      １６ｃ    ドレイン
１７（ａ）    セルアレイセレクタ
１７−１〜２    セレクタ用トランジスタ
１９    Ｙ側電源回路
１８−１    第１メインビット線
１８−２    第２メインビット線
２１    フリー層
２２    トンネル絶縁層
２３    ピン層２３
２４（−１）    接地（ＧＮＤ）配線
２５、３５    層間絶縁層
２６、２７、２８（−１，２）、３７、３８（−１，２）、５３（ａ，ｂ）、５４（ａ，ｂ）、５５（ａ，ｂ）、５６（ａ，ｂ）、５９、６１    コンタクト配線
２９（ａ，ｂ）    引き出し配線層
３１（ａ，ｂ）    第１ダイオード
３２（ａ，ｂ）    第２ダイオード
３３（ａ，ｂ）    第３ダイオード
３５    読み出しビット線
３５ｓ    選択読み出しビット線
３５ｒ    リファレンス読み出しビット線
４１（’）−１〜４、４１ａ−１〜４、４１ｂ−１〜４、４１ｃ−１〜４、４１ｄ−０〜３、４１ｅ−０〜３、４１ｆ−０〜３、４１ｇ−０〜３、４１ｈ−０〜３    セルアレイ
４１（’）ｓ、４１ａｓ、４１ｂｓ、４１ｃｓ    選択セルアレイ
４２    Ｙ側電流源回路
４４、４４ａ    セルアレイセレクタ
４４−１〜２    セレクタ用トランジスタ
４４ａ−１ａ    セレクタ用書き込みトランジスタ
４４ａ−１ｂ    セレクタ用読み出しトランジスタ
４４ａ−１ｃ    セレクタ用読み出しトランジスタ
４４ａ−２    セレクタ用書き込みトランジスタ
４５    プリチャージ線
４６    プリチャージ電源
４７    プリチャージセレクタ
４８    プリチャージ電圧線
４９（−１〜２）    プリチャージトランジスタ
５１ｂ−１〜４、５１ｃ−１〜４    セルアレイ
５８    Ｙ側電源回路
６０    配線層
６２    第１メインビット線
６３    第２メインビット線
６４    第３メインビット線
６８−１    第１書き込みメインビット線
６８−２    第２書き込みメインビット線
６９−１    第１読み出しメインビット線
６９−２    第２読み出しメインビット線
７１    第１Ｙセレクタ
７２    第２Ｙセレクタ
７３    センスアンプ
７４    読み出し電流負荷回路
７５（−１〜２）    コラム選択トランジスタ
７６（−１〜２）    リファレンス選択トランジスタ
７７    第３トランジスタ
８１（−１〜２）    センス線
８２    読み出し電流信号線
８３    比較信号線
８４（−１〜２）    データバス線
８５    コラム信号線
９０    データ処理部
１０１    メモリセルアレイ
１０２    メモリセル
１０３    書き込みワード線
１０４    読み出しワード線
１０５    ビット線
１０６    ＭＯＳトランジスタ
１０７    磁気抵抗素子
１０８    Ｘセレクタ
１０９    Ｘ側電流源回路
１１０    Ｘ側電流終端回路
１１１    Ｙセレクタ
１１２    Ｙ側電流源回路
１１３    読み出し電流負荷回路
１１４    Ｙ側電流終端回路
１１５    センスアンプ
１２１    フリー層
１２２    トンネル絶縁層
１２３    ピン層
１２４    反強磁性体層
１２６、１２７、１２８    コンタクト配線
１２９    引き出し配線
【図１】
2004348934.tif 000003
【図２】
2004348934.tif 000004
【図３】
2004348934.tif 000005
【図４】
2004348934.tif 000006
【図５】
2004348934.tif 000007
【図６】
2004348934.tif 000008
【図７】
2004348934.tif 000009
【図８】
2004348934.tif 000010
【図９】
2004348934.tif 000011
【図１０】
2004348934.tif 000012
【図１１】
2004348934.tif 000013
【図１２】
2004348934.tif 000014
【図１３】
2004348934.tif 000015
【図１４】
2004348934.tif 000016
【図１５】
2004348934.tif 000017
【図１６】
2004348934.tif 000018
【図１７】
2004348934.tif 000019
【図１８】
2004348934.tif 000020
【図１９】
2004348934.tif 000021
【図２０】
2004348934.tif 000022
【図２１】
2004348934.tif 000023
【図２２】
2004348934.tif 000024
【図２３】
2004348934.tif 000025
【図２４】
2004348934.tif 000026
【図２５】
2004348934.tif 000027
【図２６】
2004348934.tif 000028
【図２７】
2004348934.tif 000029
【図２８】
2004348934.tif 000030
【図２９】
2004348934.tif 000031
【図３０】
2004348934.tif 000032
【図３１】
2004348934.tif 000033
【図３２】
2004348934.tif 000034
【図３３】
2004348934.tif 000035
【図３４】
2004348934.tif 000036
【図３５】
2004348934.tif 000037
【図３６】
2004348934.tif 000038
【図３７】
2004348934.tif 000039
【図３８】
2004348934.tif 000040
【図３９】
2004348934.tif 000041
【図４０】
2004348934.tif 000042
【図４１】
2004348934.tif 000043
【図４２】
2004348934.tif 000044
【図４３】
2004348934.tif 000045
【図４４】
2004348934.tif 000046
【図４５】
2004348934.tif 000047
【図４６】
2004348934.tif 000048
【図４７】
2004348934.tif 000049
【図４８】
2004348934.tif 000050
【図４９】
2004348934.tif 000051
【図５０】
2004348934.tif 000052
【図５１】
2004348934.tif 000053
【図５２】
2004348934.tif 000054
【図５３】
2004348934.tif 000055
【図５４】
2004348934.tif 000056
【図５５】
2004348934.tif 000057
【図５６】
2004348934.tif 000058
【図５７】
2004348934.tif 000059
【図５８】
2004348934.tif 000060
【図５９】
2004348934.tif 000061
【図６０】
2004348934.tif 000062
【図６１】
2004348934.tif 000063
【図６２】
2004348934.tif 000064
【図６３】
2004348934.tif 000065
【図６４】
2004348934.tif 000066
【図６５】
2004348934.tif 000067
【図６６】
2004348934.tif 000068
【図６７】
2004348934.tif 000069
【図６８】
2004348934.tif 000070
【図６９】
2004348934.tif 000071
【図７０】
2004348934.tif 000072
【図７１】
2004348934.tif 000073
【図７２】
2004348934.tif 000074
【図７３】
2004348934.tif 000075
【図７４】
2004348934.tif 000076
【図７５】
2004348934.tif 000077
【図７６】
2004348934.tif 000078
【図７７】
2004348934.tif 000079
【図７８】
2004348934.tif 000080
【図７９】
2004348934.tif 000081
【図８０】
2004348934.tif 000082
【図８１】
2004348934.tif 000083
【図８２】
2004348934.tif 000084
【図８３】
2004348934.tif 000085
【図８４】
2004348934.tif 000086
【図８５】
2004348934.tif 000087
【図８６】
2004348934.tif 000088
【図８７】
2004348934.tif 000089
【図８８】
2004348934.tif 000090
【図８９】
2004348934.tif 000091
【図９０】
2004348934.tif 000092
【図９１】
2004348934.tif 000093
【図９２】
2004348934.tif 000094
【図９３】
2004348934.tif 000095
【図９４】
2004348934.tif 000096
【図９５】
2004348934.tif 000097
【図９６】
2004348934.tif 000098