(57)【要約】【課題】平面基板上に任意選択で組み合わせることができる電子回路チップ間で帯域幅の増大したＩ／Ｏ構成を提供すること。【解決手段】チップとチップが実装された基板の他の回路との間に配線タイプの接続を使用する周囲に配置された一般的なＩ／Ｏ接続の組を覆ってかつ上方にある集積回路チップに対して、内側に配置されたＣ４タイプのＩ／Ｏ接続の組を使用する装置。内側に配置された組の接続は、対応する組のＩ／Ｏ接続ポイントを有する任意選択の補助チップへの直接接続を提供するために使用することができる。そのような構成は、可能なＩ／Ｏ接続の数を増すだけでなく、その上直接接続されるチップ間で通信帯域幅を増大する。【選択図】図２
2004320012.tif 000002
【特許請求の範囲】
【請求項１】
基板に接続するためのＩ／Ｏ回路を周囲に有する上位チップと、
上位チップ上の内側に配置されたＩ／Ｏ回路と、
前記内側に配置されたＩ／Ｏ回路を介して前記上位チップに実質的に直接接続された任意選択で接続可能な補助チップとを備える集積回路チップ組立構造。
【請求項２】
平面基板上の任意選択の補助ダイへのＩ／Ｏ集積回路ダイ相互接続の帯域幅を増大する方法であって、
第１のダイの表面にＩ／Ｏ接続ポイントを設けるステップと、
第２のダイの表面に対応するＩ／Ｏ接続ポイントを設けるステップと、
前記第１および第２のダイを位置合せして対応するＩ／Ｏ接続ポイントを接触させるステップと、
前記第１および第２のダイの対応する接続ポイント間で電気的接続が形成される周囲を使用するステップとを備える方法。
【請求項３】
基板と、
前記基板上の対応する回路に物理的に取り付けられた、周囲に位置するＩ／Ｏ接続の組を有する第１の集積回路チップと、
もう１つの集積回路チップに任意選択で接続するための、前記集積回路チップの外表面に位置する、内側に配置されたＩ／Ｏ接続の組とを備える集積回路組立品。
【請求項４】
マザー・チップと基板上の任意選択の補助チップとの間でＩ／Ｏ経路の帯域幅を増大する方法であって、
基板への接続をするために、周囲のＩ／Ｏ接続の組をチップ上に設けるステップと、
補助チップに任意選択で直接接続するために、前記チップ上に１組のＣ４接続を設けるステップとを備える方法。
【請求項５】
チップ組立品で使用するための集積回路チップ構造であって、
周囲を画定するマザー・チップを備え、前記チップが、
前記周囲にある第１のＩ／Ｏ回路と、
前記チップ上で前記周囲から内側に配置された第２のＩ／Ｏ回路とを含み、
前記マザー・チップおよび所定の補助チップの両方が個別に基板に取り付けられるとき、前記マザー・チップが、前記第１のＩ／Ｏ回路への接続を介して前記補助チップとともに動作し、さらに、
前記マザー・チップが、前記第２のＩ／Ｏ回路を介して前記特定の補助チップに接続されたとき、Ｉ／Ｏ接続の帯域幅の増大によって拡張した動作を提供する、集積回路チップ構造。
【請求項６】
チップ組立品で使用するための集積回路チップ構造であって、
周囲を画定するマザー・チップを備え、前記チップが、
前記周囲にある第１のＩ／Ｏ回路と、
前記チップ上で前記周囲から内側に配置された第２のＩ／Ｏ回路とを含み、
前記マザー・チップが、特定の補助チップの無い状態で機能的に動作可能であり、さらに前記マザー・チップが、前記第２のＩ／Ｏ回路を介して前記特定の補助チップに接続されたとき、拡張した動作を提供する集積回路チップ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、基板上の電子回路チップ（electronic chip）間の通信帯域幅を増大することに関する。
【背景技術】
【０００２】
通常、集積回路チップのＩ／Ｏ（入力／出力）接続または端子は、チップの周辺端上に配置される。そのようなチップが平面基板（planar）または他の基板上で使用されるとき、これらの周囲Ｉ／Ｏ端子から平面基板に接続が行われる。一般に、この接続は金配線または他の金属配線を使用して行われる。この配線は有限量の抵抗、キャパシタンス、およびインダクタンスを有する。したがって、これらのＩ／Ｏ端子から得られる帯域幅は、時折、望ましい帯域幅に満たないことがある。やはり同じ平面基板に実装され、かつプロセッサ・チップとともに使用される、任意選択の外部キャッシュ・チップを１つの例とすることができる。プロセッサとキャッシュの間でより良好な帯域幅を得る１つの方法には、両ユニットを同じチップ上に配置するか、またはマルチチップ・モジュール（ＭＣＭ）に組み合わせて配置することがある一方、所定のキャッシュ・チップとの組合せだけでなくプロセッサ・チップ単体で市場に出すという戦略的な動機づけがあり得る。
【特許文献１】米国特許第６，５０７，１１５号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、平面基板上に任意選択で組み合わせることができる電子回路チップ間で帯域幅の増大したＩ／Ｏ構成を提供すること。
【課題を解決するための手段】
【０００４】
本発明は、平面基板または他の基板に実装された回路電子チップ間で帯域幅の増大した接続を実現することを含む。チップとチップが実装された基板の他の回路との間に配線タイプの接続を使用する周囲に配置された一般的なＩ／Ｏ接続の組を覆ってかつ上方にある集積回路チップに対して、内側に配置されたＣ４タイプのＩ／Ｏ接続の組を使用する装置。内側に配置された組の接続は、対応する組のＩ／Ｏ接続ポイントを有する任意選択の補助チップへの直接接続を提供するために使用することができる。そのような構成は、可能なＩ／Ｏ接続の数を増すだけでなく、その上直接接続されるチップ間で通信帯域幅を増大する。
【０００５】
本発明およびその効果をより完全に理解するために、ここで次の詳細な説明において添付の図面を参照する。
【発明を実施するための最良の形態】
【０００６】
本発明と同じ譲受人に譲渡された米国特許第６，５０７，１１５号に示されるようなマルチチップ・モジュール（ＭＣＭ）は、従来技術として認められていることを述べておくべきである。このＭＣＭは、複合単一デバイスとして設計されており、顧客要求に応じた任意選択の接続性を有さない。
【０００７】
図１において、電子回路チップ、デバイス、またはダイ（die）１０は、破線の長方形で示す第２のより小さなチップまたはダイ１２を覆っているのが示されている。配線または接続１４は、基板または平面基板１６（図示せず）へのＩ／Ｏ（入力／出力）接続を提供する。チップ１０は、特に第２のチップ１２に電力を供給しているとき、上位チップまたはマザー・チップと呼ぶことができる。平面基板１６上に他の部品または回路は示されていないが、配線（接続）１４はチップ１０をこの他の回路に接続するために使用されることになる。さらに、配線１４はチップ１０の２つの側面にだけ示されているが、チップ実装の多くの例では、配線１４はチップ１０の周辺部の周りに余すところ無く広がっている。
【０００８】
図２において、図１の断面は、基板または平面基板１６上に実装されたチップ１０および１２を示す。配線１４は、チップ１０に電力を供給し、平面基板１６上に実装された他の回路とチップ１０の間で信号の伝送を可能にする。１８として示す突起、半田バンプまたはＣ４（Controlled Collapse Chip Connection）構造は、チップ１０と１２の間で電力および信号の伝送を可能にするように作用する。理解されるように、この突起は、説明のために高さが誇張されている。一般に、チップ１０と１２の間の距離は、突起１８の接合後、まさに最小限になる。電子産業の一部では、この接続突起はさらに「Ｚ」接続と呼ばれている。このＺ接続は非常に短いので、得られる信号周波数帯域幅は、配線１４および平面基板１６上の関連した電気経路を使用して得られるものよりも遥かに大きい。一般に、突起１８は、チップを互いに適正な位置合せで配置し、かつ優れた接合を得るのに必要な熱量を加えることで、良好な電気的接続を有するようになる。理解されるように、チップ１０は、このようにして２組のＩ／Ｏ接続を有する。第１の周囲すなわち外側の組のＩ／Ｏ接続は、配線１４がチップ１０上の突起を平面基板１６上の回路に接続する場所に配置されるものである。第２または内側の組の接続（突起１８で示す）は、チップ１２へのＩ／Ｏ接続を提供する。配線１４の平面基板１６への接続は、図示されたような突起への、または後で図８に、あるいは参照した特許に示されるような回路経路への接続である。
【０００９】
図３において、２０で表示した側面および底面を有するキャビティ(cavity;空洞)が平面基板１６内に示されている。チップ１２はキャビティ２０内に配置され、それにより、図２のより簡単な製造構成の場合に比べて配線１４は短くなる。この構成では、配線１４は、任意選択なので破線として示す。代替接続が、平面基板１６の同様なＣ４突起に直接接触するように突起１９を用いて示されている。
【００１０】
図４において、チップ３０は、十字を形成するようにチップ３２の上に位置付けされている。図では、チップ３０が、この図に示さない平面基板に向かって延びるＩ／Ｏ接続３４を有することを示している。図では、チップ３２が、平面基板に対して独立したＩ／Ｏ接続３６を有することを示している。
【００１１】
図５において、チップ３２は、チップ３０とのＺ接続とともに平面基板３８の表面に示されている。見やすいように、チップ３２と平面基板の間の接続３６は示されていない。接続３４の長さを短くするために、図３に示したものと同じ方法で平面基板３８の凹部（recess）にチップ３２を配置することができ、さらに突起４２から平面基板３８に配置された同様なコンタクトへの直接接続を使用することができる。
【００１２】
図６では、マザー・チップ５０は、平面基板５２の上方に取り付け、Ｚ接続６０によって複数のチップ５４、５６および５８に相互接続される。Ｉ／Ｏは、配線６２で提供される。図３に示すのと同様な方法で、キャビティまたは凹部を平面基板５２内に設け、チップ５４、５６、および５８を配置し、したがって長さを短くし、接続６２を通過する信号の帯域幅を増大することができる。理解されるであろうが、他の考慮すべき事項に従って、図６の実施形態は、チップ５４、５６および５８のすべてより少なくすることができる。チップ５０がプロセッサであるという上述の仮定を使用するならば、補助チップ（ancillary chip）は様々な数のキャッシュを提供すると考えることができる。あるいは、補助チップの１つ、例えば５８は、補助チップを使用した場合、プロセッサ５０に拡張機能を与えるために使用することができる。そのような拡張機能の例には、チップ５８によりチップ５０上のプロセッサに対して浮動小数点演算能力が高まる可能性を挙げることができる。
【００１３】
各側面図に示すように、上部のチップは、１つまたは複数の補助チップに実質的に直接接続を行うための内側に配置されたＩ／Ｏ接続の組だけでなく、チップが実装される基板への周囲Ｉ／Ｏ接続の組も有する。
【００１４】
図７において、マザー・チップ７０が、接続基板７６のビア（via）７４を通して同じ物理サイズの補助チップ７２に接続されるのが示されている。当技術分野で知られているように、ビアは、回路基板または基板の１つの面から反対側の面への接続に過ぎない。チップ７０の周囲の突起は、基板７６上の導電性経路７８に接触し、そして配線８０は次に導電性経路７８から平面基板８２上の適切な接続部に結合（ボンディング）される。
【００１５】
図８において、凹部（指定せず）は平面基板９０内に示され、この凹部にマザー・チップ９２が配置される。補助チップ９４は、チップ９２の内側に配置されたＩ／Ｏ突起に電気的に接続され、配線９６はチップ９２の外側に配置されたＩ／Ｏ突起を平面基板９０に接続する。よく見ればわかるように、この組立は基本的には図３の逆である。しかし、気付かれるであろうが、平面基板９０の凹部内にダイ９２をしっかりと位置決めするために、具体的に示さない接着剤または他の充填材が使用される。
【００１６】
以上のことをまとめると、本発明は、チップ１０および１２または図４〜８に示すもののような２つの任意選択で接続されたチップの間を通る信号の帯域幅を増大するだけでなく、所定のチップのＩ／Ｏポートの数を増す方法および装置を例示する。有利なことには、主チップまたはマザー・チップは、図６に示すような複数の他のチップに任意選択で接続することができる。
【００１７】
本発明について特定の実施例に関連して説明したが、説明は制限する意味で解釈されないものとする。本発明の説明を参照したとき、本発明の代替実施形態はもちろんのこと、開示された実施形態の様々な修正形態も当業者には明らかになるであろう。したがって、特許請求の範囲は、本発明の真の範囲および精神の範囲内に入る任意のそのような修正形態または実施形態を含むことを意図している。
【００１８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００１９】
（１）基板に接続するためのＩ／Ｏ回路を周囲に有する上位チップと、
上位チップ上の内側に配置されたＩ／Ｏ回路と、
前記内側に配置されたＩ／Ｏ回路を介して前記上位チップに実質的に直接接続された任意選択で接続可能な補助チップとを備える集積回路チップ組立構造。
（２）平面基板上の任意選択の補助ダイへのＩ／Ｏ集積回路ダイ相互接続の帯域幅を増大する方法であって、
第１のダイの表面にＩ／Ｏ接続ポイントを設けるステップと、
第２のダイの表面に対応するＩ／Ｏ接続ポイントを設けるステップと、
前記第１および第２のダイを位置合せして対応するＩ／Ｏ接続ポイントを接触させるステップと、
前記第１および第２のダイの対応する接続ポイント間で電気的接続が形成される周囲を使用するステップとを備える方法。
（３）基板と、
前記基板上の対応する回路に物理的に取り付けられた、周囲に位置するＩ／Ｏ接続の組を有する第１の集積回路チップと、
もう１つの集積回路チップに任意選択で接続するための、前記集積回路チップの外表面に位置する、内側に配置されたＩ／Ｏ接続の組とを備える集積回路組立品。
（４）マザー・チップと基板上の任意選択の補助チップとの間でＩ／Ｏ経路の帯域幅を増大する方法であって、
基板への接続をするために、周囲のＩ／Ｏ接続の組をチップ上に設けるステップと、
補助チップに任意選択で直接接続するために、前記チップ上に１組のＣ４接続を設けるステップとを備える方法。
（５）チップ組立品で使用するための集積回路チップ構造であって、
周囲を画定するマザー・チップを備え、前記チップが、
前記周囲にある第１のＩ／Ｏ回路と、
前記チップ上で前記周囲から内側に配置された第２のＩ／Ｏ回路とを含み、
前記マザー・チップおよび所定の補助チップの両方が個別に基板に取り付けられるとき、前記マザー・チップが、前記第１のＩ／Ｏ回路への接続を介して前記補助チップとともに動作し、さらに、
前記マザー・チップが、前記第２のＩ／Ｏ回路を介して前記特定の補助チップに接続されたとき、Ｉ／Ｏ接続の帯域幅の増大によって拡張した動作を提供する、集積回路チップ構造。
（６）チップ組立品で使用するための集積回路チップ構造であって、
周囲を画定するマザー・チップを備え、前記チップが、
前記周囲にある第１のＩ／Ｏ回路と、
前記チップ上で前記周囲から内側に配置された第２のＩ／Ｏ回路とを含み、
前記マザー・チップが、特定の補助チップの無い状態で機能的に動作可能であり、さらに前記マザー・チップが、前記第２のＩ／Ｏ回路を介して前記特定の補助チップに接続されたとき、拡張した動作を提供する集積回路チップ構造。
【図面の簡単な説明】
【００２０】
【図１】基板上に実装された１対の電子回路チップを示す平面図である（基板上の回路および他の部品は特に示されていない）。
【図２】図１のチップの１つの断面構成を示す側面図である。
【図３】図１のチップの第２の可能な断面構成を示す側面図である。
【図４】基板上に実装された第２の１対の電子回路チップを示す平面図である（基板上の回路および他の部品は特に示されていない）。
【図５】図４のチップの断面構成を示す側面図である。
【図６】上位チップまたはマザー・チップに相互接続された複数の隠れたチップの断面構成を示す側面図である。
【図７】チップ組立を示す断面図である（ここでマザー・チップおよび補助チップは異なる大きさである必要はない）。
【図８】チップ組立を示す断面図である（マザー・チップから平面基板への接続を簡単化するためにマザー・チップと補助チップは図３と位置が反対になっている）。
【符号の説明】
【００２１】
１０、１２、３０、３２、５４、５６  チップ（集積回路チップ）、ダイ
１４、３４、６２、９６  配線、Ｉ／Ｏ接続
１６、３８、５２、８２、９０  平面基板
１８、１９  突起（半田バンプ、Ｃ４構造）
２０  キャビティ（凹部）
５０、７０、９２  マザー・チップ
５８、７２、９４  補助チップ
６０  Ｚ接続
７４  ビア
７６  接続基板
７８  導電性経路
【図１】
2004320012.tif 000003
【図２】
2004320012.tif 000004
【図３】
2004320012.tif 000005
【図４】
2004320012.tif 000006
【図５】
2004320012.tif 000007
【図６】
2004320012.tif 000008
【図７】
2004320012.tif 000009
【図８】
2004320012.tif 000010