(57)【要約】【課題】短時間の電界加速試験により、室温における電荷保持寿命の推定を可能にする。【解決手段】不揮発性半導体記憶装置の信頼性評価方法は、トンネル膜４の電界極性が第１の極性になるように、第１の時間Ｔ１の間、第１のゲート基板間電位差Ｖｃｇ０を与えた場合におけるトンネル膜４の第１の電界Ｅｏｘ１を算出する。トンネル膜４の電界極性が第１の極性になるように、第２の時間Ｔ２の間、第１のゲート基板間電位差Ｖｃｇ０を与えた場合におけるトンネル膜の第２の電界Ｅｏｘ２を算出する。第１の極性の場合における、所定の時間Ｔとトンネル膜の電界Ｅｏｘ（Ｔ）との関係を、Ｅｏｘ（Ｔ）＝ａ×ｌｏｇ（Ｔ）＋ｂを用いて算出する。【選択図】  図４
2004348859.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域及びドレイン領域が形成されている半導体基板の上に、下から順に形成されたトンネル膜、浮遊ゲート電極、容量絶縁膜及び制御ゲート電極からなる積層ゲートを有するメモリセルが複数配置されてなる不揮発性半導体記憶装置における前記複数のメモリセルのうち評価対象となるメモリセルの信頼性を評価する方法であって、
前記トンネル膜の電界極性が第１の極性になるように、第１の時間（Ｔ１）の間、前記制御ゲート電極と前記半導体基板との間に第１のゲート基板間電位差（Ｖｃｇ０）を与えた場合における前記トンネル膜の第１の電界（Ｅｏｘ１）を算出する工程と、
前記トンネル膜の電界極性が前記第１の極性になるように、前記第１の時間（Ｔ１）よりも長い第２の時間（Ｔ２）の間、前記制御ゲート電極と前記半導体基板との間に前記第１のゲート基板間電位差（Ｖｃｇ０）を与えた場合における前記トンネル膜の第２の電界（Ｅｏｘ２）を算出する工程と、
前記第１の極性の場合における、所定の時間（Ｔ）と該所定の時間（Ｔ）に対応する前記トンネル膜の電界（Ｅｏｘ（Ｔ））との関係を、
Ｅｏｘ（Ｔ）＝ａ×ｌｏｇ（Ｔ）＋ｂ・・・（１）
（但し、ａ＝（Ｅｏｘ２−Ｅｏｘ１）÷（ｌｏｇ（Ｔ２）−ｌｏｇ（Ｔ１）），
ｂ＝（Ｅｏｘ１×ｌｏｇ（Ｔ２）−Ｅｏｘ２×ｌｏｇ（Ｔ１））÷（ｌｏｇ（Ｔ２）−ｌｏｇ（Ｔ１）））
を用いて算出する工程とを備えることを特徴とする不揮発性半導体記憶装置の信頼性評価方法。
【請求項２】
前記数式（１）に基づいて、前記トンネル膜の電界極性が前記第１の極性になるような第２のゲート基板間電位差（Ｖｃｇ１）を前記制御ゲート電極と前記半導体基板との間に与えた場合における前記所定の時間（Ｔ）に対応する前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項３】
前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程は、
前記所定の時間（Ｔ）を前記数式（１）に代入することにより得られる前記所定の時間（Ｔ）に対応する前記トンネル膜の電界（Ｅｏｘ（Ｔ））と、
Ｖｔｍ（Ｔ）＝−（Ｅｏｘ（Ｔ）×Ｔｏｘ−α）×（Ｃｔ÷Ｃｐ）＋Ｖｃｇ１＋Ｖｔｍ０・・・（２）とから前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程を含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置の信頼性評価方法。
但し、数式（２）において、
Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、
Ｃｔは浮遊ゲート電極周りの全容量であり、
Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、
αは補正項であり、
Ｔｏｘはトンネル膜の膜厚である。
【請求項４】
前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程は、
前記数式（２）における前記第２のゲート基板間電位差（Ｖｃｇ１）に０を代入することにより、前記メモリセルが放置された状態である場合における前記所定の時間（Ｔ）に対応する前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程を含むことを特徴とする請求項３に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項５】
前記数式（１）に基づいて、前記トンネル膜の電界極性が前記第１の極性になるような第２のゲート基板間電位差（Ｖｃｇ１）を前記制御ゲート電極と前記半導体基板との間に与えた場合における前記メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））に対応する前記所定の時間（Ｔ）を算出する工程をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項６】
前記所定の時間（Ｔ）を算出する工程は、
前記メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））と、
Ｅｏｘ（Ｔ）＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ１−Ｖｔｍ（Ｔ）＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（３）とから得られたトンネル膜の電界（Ｅｏｘ（Ｔ））を前記数式（１）に代入することにより、前記所定の時間（Ｔ）を算出する工程を含むことを特徴とする請求項５に記載の不揮発性半導体記憶装置の信頼性評価方法。
但し、数式（３）において、
Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、
Ｃｔは浮遊ゲート電極周りの全容量であり、
Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、
αは補正項であり、
Ｔｏｘはトンネル膜の膜厚である。
【請求項７】
前記第１の極性とは逆方向である第２の極性の場合における、前記所定の時間（Ｔ）と該所定の時間（Ｔ）に対応する前記トンネル膜の電界（Ｅｏｘ（Ｔ））との関係を、
Ｅｏｘ（Ｔ）＝−ａ×ｌｏｇ（Ｔ）−ｂ・・・（４）
を用いて算出する工程をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項８】
前記数式（４）に基づいて、前記トンネル膜の電界極性が前記第２の極性になるような第３のゲート基板間電位差（Ｖｃｇ２）を前記制御ゲート電極と前記半導体基板との間に与えた場合における前記所定の時間（Ｔ）に対応する前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程をさらに備えることを特徴とする請求項７に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項９】
前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程は、
前記所定の時間（Ｔ）を前記数式（４）に代入することにより得られる前記所定の時間（Ｔ）に対応する前記トンネル膜の電界（Ｅｏｘ（Ｔ））と、
Ｖｔｍ（Ｔ）＝−（Ｅｏｘ（Ｔ）×Ｔｏｘ−α）×（Ｃｔ÷Ｃｐ）＋Ｖｃｇ２＋Ｖｔｍ０・・・（５）とから前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程を含むことを特徴とする請求項８に記載の不揮発性半導体記憶装置の信頼性評価方法。
但し、数式（５）において、
Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、
Ｃｔは浮遊ゲート電極周りの全容量であり、
Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、
αは補正項であり、
Ｔｏｘはトンネル膜の膜厚である。
【請求項１０】
前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程は、
前記数式（５）における前記第３のゲート基板間電位差（Ｖｃｇ２）に０を代入することにより、前記メモリセルが放置された状態である場合における前記所定の時間（Ｔ）に対応する前記メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項１１】
前記数式（４）に基づいて、前記トンネル膜の電界極性が前記第２の極性になるような第３のゲート基板間電位差（Ｖｃｇ２）を前記制御ゲート電極と前記半導体基板との間に与えた場合における前記メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））に対応する前記所定の時間（Ｔ）を算出する工程をさらに備えることを特徴とする請求項７に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項１２】
前記所定の時間（Ｔ）を算出する工程は、
前記メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））と、
Ｅｏｘ（Ｔ）＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ２−Ｖｔｍ（Ｔ）＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（６）とから得られたトンネル膜の電界（Ｅｏｘ（Ｔ））を前記数式（４）に代入することにより、前記所定の時間（Ｔ）を算出する工程を含むことを特徴とする請求項１１に記載の不揮発性半導体記憶装置の信頼性評価方法。
但し、数式（６）において、
Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、
Ｃｔは浮遊ゲート電極周りの全容量であり、
Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、
αは補正項であり、
Ｔｏｘはトンネル膜の膜厚である。
【請求項１３】
前記第１の電界（Ｅｏｘ１）を算出する工程は、前記第１の時間（Ｔ１）の間、前記制御ゲート電極と前記半導体基板との間に前記第１のゲート基板間電位差（Ｖｃｇ０）を与えた場合における前記メモリセルの第１の閾値電圧（Ｖｔｍ１）を検出し、該第１の閾値電圧（Ｖｔｍ１）と、
Ｅｏｘ１＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ０−Ｖｔｍ１＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（７）とから前記第１の電界（Ｅｏｘ１）を算出する工程を含み、
前記第２の電界（Ｅｏｘ２）を算出する工程は、前記第２の時間（Ｔ２）の間、前記制御ゲート電極と前記半導体基板との間に前記第１のゲート基板間電位差（Ｖｃｇ０）を与えた場合における前記メモリセルの第２の閾値電圧（Ｖｔｍ２）を検出し、該第２の閾値電圧（Ｖｔｍ２）と、
Ｅｏｘ２＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ０−Ｖｔｍ２＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（８）とから前記第２の電界（Ｅｏｘ２）を算出する工程を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の信頼性評価方法。
但し、数式（７）及び（８）において、
Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、
Ｃｔは浮遊ゲート電極周りの全容量であり、
Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、
αは補正項であり、
Ｔｏｘはトンネル膜の膜厚である。
【請求項１４】
前記第１の極性が、前記浮遊ゲート電極中の電子が前記半導体基板へ除去される方向である場合には前記補正項（α）として＋１を用いる一方、前記半導体基板から前記浮遊ゲート電極へ電子が注入される方向である場合には前記補正項（α）として０を用いることを特徴とする請求項３、６又は１３に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項１５】
前記第２の極性が、前記浮遊ゲート電極中の電子が前記半導体基板へ除去される方向である場合には前記補正項（α）として＋１を用いる一方、前記半導体基板から前記浮遊ゲート電極へ電子が注入される方向である場合には前記補正項（α）として０を用いることを特徴とする請求項９又は１２に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項１６】
前記評価対象となるメモリセルは、
前記第１の極性が、前記浮遊ゲート電極中の電子が前記半導体基板へ除去される方向である場合には、前記複数のメモリセルのうち最も低い閾値電圧を有するメモリセルである一方、
前記第１の極性が、前記半導体基板から前記浮遊ゲート電極へ電子が注入される方向である場合には、前記複数のメモリセルのうち最も高い閾値電圧を有するメモリセルであることを特徴とする請求項１に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項１７】
前記制御ゲート電極と前記半導体基板との間に前記第１のゲート基板間電位差（Ｖｃｇ０）を与えたときの温度はセ氏＋１２０度以下であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項１８】
前記第２の時間は１０００秒以下であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の信頼性評価方法。
【請求項１９】
前記トンネル膜の前記第２の電界（Ｅｏｘ２）の絶対値の大きさは５ＭＶ／ｃｍ以上であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の信頼性評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の信頼性評価方法に関し、特に、室温における電荷保持寿命を推定する方法に関する。
【０００２】
【従来の技術】
近年、浮遊ゲート電極とトンネル膜とを用いる不揮発性半導体記憶装置の信頼性評価に関して、セ氏＋１２５度以上の高温における電荷保持寿命よりも、セ氏約＋２５度の室温における電荷保持寿命の方が短いことが判明してきた（例えば、非特許文献１参照）。このため、室温における電荷保持寿命の推定を精度良く且つ短時間で行なう方法が求められている。
【０００３】
以下、フラッシュメモリ又はＥＥＰＲＯＭ等の不揮発性半導体記憶装置の室温における従来の電荷保持寿命の推定方法について説明する。
【０００４】
図１１はフラッシュメモリのメモリセルの断面図を示している。図１１に示すように、Ｐ型半導体基板１にはＮ型ソース拡散層２及びＮ型ドレイン拡散層３が形成されている。Ｐ型半導体基板１の上に、下から順に形されたトンネル膜４、浮遊ゲート電極５、容量絶縁膜６及び制御ゲート電極７からなる積層ゲート８が形成されている。積層ゲート８の両側面には絶縁膜よりなるサイドウォール９が形成されている。このように、フラッシュメモリのメモリセルは形成されている。
【０００５】
図１２は、図１１に示したメモリセルがマトリックス状に複数配置されたフラッシュメモリのセルアレイの平面図を示している。図１１に示すように、制御ゲート電極７はワード線ＷＬに接続されており、Ｎ型ソース拡散層２はソース線ＳＬに接続されており、Ｎ型ドレイン拡散層３はビット線ＢＬに接続されている。
【０００６】
次に、フラッシュメモリの書き込み動作、消去動作及び読み出し動作について説明する。
【０００７】
図１３はフラッシュメモリの書き込み動作を説明するためのメモリセルの断面図を示している。図１３に示すように、制御ゲート電極７に＋１０Ｖの電圧を印加し、Ｎ型ドレイン拡散層３には＋５Ｖの電圧を印加し、Ｎ型ソース拡散層２及びＰ型半導体基板１には０Ｖを印加することにより、Ｎ型ドレイン拡散層３付近に発生したチャネルホットエレクトロンが浮遊ゲート電極５に注入されるので、メモリセルの閾値電圧Ｖｔｍは高い状態に変化する。
【０００８】
図１４はフラッシュメモリの消去動作を説明するためのメモリセルの断面図を示している。図１４に示すように、制御ゲート電極７に−８Ｖの電圧を印加し、Ｐ型半導体基板１に＋１０Ｖの電圧を印加すると共に、Ｎ型ソース拡散層２及びＮ型ドレイン拡散層３を開放にすることにより、浮遊ゲート電極５とＰ型半導体基板１との間にＦＮ電流が流れ、トンネル膜４の全面を介して浮遊ゲート電極５の中にある電子がＰ型半導体基板１へ除去されるので、メモリセルの閾値電圧Ｖｔｍは低い状態に変化する。
【０００９】
図１５はフラッシュメモリの読み出し動作を説明するためのメモリセルの断面図を示している。図１５に示すように、制御ゲート電極７に＋５Ｖの電圧を印加し、Ｎ型ドレイン拡散層３に＋１Ｖを印加し、Ｎ型ソース拡散層２及びＰ型半導体基板１に０Ｖの電圧を印加することにより、メモリセルの閾値電圧Ｖｔｍが読み出し電圧よりも高いか否かの検出を行なう。
【００１０】
このようにして、フラッシュメモリの書き込み動作、消去動作及び読み出し動作は行なわれる。
【００１１】
次に、室温における電荷保持特性について説明する。
【００１２】
書き込みがなされた状態のメモリセルアレイを室温放置した場合におけるメモリセルアレイの閾値電圧の分布変化は、放置時間が長くなるにつれてメモリセルアレイ全体の閾値電圧が下降することが判明している。さらに、この場合、メモリセルアレイ全体の閾値電圧の主分布から外れた箇所において、メモリセルの閾値電圧が大きく変動しているメモリセル（以下、異常ビットという）が現れることも判明している（例えば、非特許文献１参照）。
【００１３】
また、異常ビットが発生する原因については、以下のように考えられている。すなわち、書き換え動作後の浮遊ゲート電極５には電荷が蓄えられているので、トンネル膜４には放置状態においても微小な電界が発生しており、さらに、異常ビットのトンネル膜４の内部には、書き換え動作により中性トラップ又はホールトラップ等が発生している。従って、電子は中性トラップ又はホールトラップを介してＰ型半導体基板１と浮遊ゲート電極５との間を容易に移動することができるので、メモリセルの閾値電圧が大きく変動すると考えられている（例えば、非特許文献２参照）。
【００１４】
一般的に、フラッシュメモリ又はＥＥＰＲＯＭ等の不揮発性半導体記憶装置の放置時の保証温度は、セ氏−４０度からセ氏＋１２０度の範囲内であるが、書き換え動作により発生する中性トラップ又はホールトラップは、セ氏−４０度からセ氏＋１２０度の範囲内において容易に消滅することはない。従って、メモリセルの閾値電圧Ｖｔｍが大きく変動する異常ビットを考慮して、不揮発性半導体記憶装置の電荷保持寿命を推定する必要がある。
【００１５】
一方、電荷保持寿命の保証期間は数年から約１０年間と非常に長いものであるので、加速試験を行なうことにより電荷保持寿命を推定する必要がある。
【００１６】
電荷保持寿命を推定するために行なう従来の加速試験方法の一つとして、メモリセルアレイの放置温度を高くする温度加速によって加速試験を行なう方法がある。しかしながら、セ氏＋２００度以上の高温においてメモリセルアレイを放置すると、書き換え動作によってトンネル膜４内に発生する中性トラップ又はホールトラップが容易に消滅するので、電荷保持寿命について異常ビットを考慮した推定を行なうことができない。
【００１７】
また、温度加速による加速試験方法とは異なり、電界加速による加速試験方法を用いて電荷保持寿命を推定する方法がある。すなわち、制御ゲート電極７とＰ型半導体基板１との間にゲート基板間電位差Ｖｃｇを与えてトンネル膜４の電界を加速させることにより行なう加速試験方法がある。
【００１８】
以下に、電荷保持寿命を推定するための従来の電界加速による加速試験方法について具体的に説明する。
【００１９】
まず、制御ゲート電極７とＰ型半導体基板１との間に与えるゲート基板間電位差Ｖｃｇとして複数の値を設定して電界加速試験を行なうことにより、複数のゲート基板間電位差Ｖｃｇ毎に電荷保持寿命を検出する。尚、試験開始直前のトンネル膜４の電界は、試験開始直前のメモリセルの閾値電圧とゲート基板間電位差Ｖｃｇとから算出する。
【００２０】
次に、図１６に示すように、横軸をトンネル膜４の電界とすると共に縦軸を電荷保持寿命として、前記で得られた複数のゲート基板間電位差Ｖｃｇ毎の電荷保持寿命をプロットする。図１６においては、ゲート基板間電位差Ｖｃｇの値として、例えばＶｃｇ＝−４Ｖ、Ｖｃｇ＝−５Ｖ及びＶｃｇ＝−６Ｖの各場合の電荷保持寿命をプロットしている。次に、最小二乗法により、プロットした点を一つの直線にフィッティングさせることにより、図１６に示すようなフィッティング直線が得られる。図１６に示すフィッティング直線を用いて、ゲート基板間電位差Ｖｃｇがゼロの場合の電荷保持寿命を求めることにより、放置状態における電荷保持寿命を推定する（例えば、特許文献１参照）。
【００２１】
このように、電界加速による加速試験を行なうことにより電荷保持寿命を推定すると、温度加速による加速試験のように、書き換え動作によりトンネル膜４内に発生している中性トラップ又はホールトラップを消滅させることなく加速試験を行なうことができるので、異常ビットを考慮した室温における電荷保持寿命を推定することができる。
【００２２】
【非特許文献１】
“Ｅｘｔｅｎｄｅｄ  Ｄａｔａ  Ｒｅｔｅｎｔｉｏｎ  Ｐｒｏｃｅｓｓ  Ｔｅｃｈｎｏｌｏｇｙ  Ｆｏｒ  Ｈｉｇｈｌｙ  Ｒｅｌｉａｂｌｅ  Ｆｌａｓｈ  ＥＥＰＲＯＭ  Ｏｆ  １０６  ｔｏ  １０７  Ｗ／Ｅ  Ｃｙｃｌｅ，  ”  ＩＥＥＥ９８ＣＨ３６１７３．３６  Ａｎｎｕａｌ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ，Ｒｅｎｏ，Ｎｅｖａｄａ，１９９８，  ｐｐ．３８０
【非特許文献２】
Ｆ．Ｓｃｈｕｌｅｒ，  ｅｔ  ａｌ．，  “Ｐｈｙｓｉｃａｌ  ｄｅｓｃｒｉｐｔｉｏｎ  ｏｆ  ａｎｏｍａｌｏｕｓ  ｃｈａｒｇｅ  ｌｏｓｓ  ｉｎ  ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｂａｓｅｄ  ＮＶＭ’ｓ  ａｎｄ  ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  ｏｆ  ｉｔｓ  ｄｏｍｉｎａｎｔ  ｐａｒａｍｅｔｅｒ，”  ＩＲＰＳ  ２００２，  ｐｐ．６−３３．
【特許文献１】
特開２０００−３４９１７４号公報
【００２３】
【発明が解決しようとする課題】
しかしながら、電界加速による加速試験を用いた従来の電荷保持寿命を推定方法によると、ゲート基板間電位差Ｖｃｇの条件として複数の値を設定する必要があって煩雑である上に、トンネル膜４にかかる電界は４〜６ＭＶ／ｃｍの比較的低い電界であるので、試験時間として比較的長い時間（数１００分）が必要になるという課題があった。
【００２４】
また、不揮発性半導体記憶装置の種類によっては消去状態及び書き込み状態のそれぞれについて、室温における電荷保持寿命を推定する必要があり、電界加速による加速試験を用いた従来の電荷保持寿命を推定する方法の場合、消去状態及び書き込み状態のそれぞれについて別々の電界加速による加速試験を行なう必要があった。このため、消去状態及び書き込み状態のそれぞれについて、試験時間として比較的長い時間（数１００分）が必要になるという課題があった。
【００２５】
さらに、このように長い試験時間を考慮すると、量産過程において全製品に対する出荷検査において、電界加速による加速試験を用いた従来の電荷保持寿命を推定する方法を行なうことは非現実的であるという課題もあり、その結果、室温における電荷保持寿命に関する市場故障率を保証できなかった。
【００２６】
本発明は、前記に鑑み、短時間の電界加速試験により、室温における電荷保持寿命の推定を可能とする不揮発性半導体記憶装置の信頼性評価方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】
前記課題を解決するために、ソース領域及びドレイン領域が形成されている半導体基板の上に、下から順に形成されたトンネル膜、浮遊ゲート電極、容量絶縁膜及び制御ゲート電極からなる積層ゲートを有するメモリセルが複数配置されてなる不揮発性半導体記憶装置における前記複数のメモリセルのうち評価対象となるメモリセルの信頼性を評価する方法であって、トンネル膜の電界極性が第１の極性になるように、第１の時間（Ｔ１）の間、制御ゲート電極と半導体基板との間に第１のゲート基板間電位差（Ｖｃｇ０）を与えた場合におけるトンネル膜の第１の電界（Ｅｏｘ１）を算出する工程と、トンネル膜の電界極性が第１の極性になるように、第１の時間（Ｔ１）よりも長い第２の時間（Ｔ２）の間、制御ゲート電極と半導体基板との間に第１のゲート基板間電位差（Ｖｃｇ０）を与えた場合におけるトンネル膜の第２の電界（Ｅｏｘ２）を算出する工程と、第１の極性の場合における、所定の時間（Ｔ）と該所定の時間（Ｔ）に対応するトンネル膜の電界（Ｅｏｘ（Ｔ））との関係を、Ｅｏｘ（Ｔ）＝ａ×ｌｏｇ（Ｔ）＋ｂ・・・（１）（但し、ａ＝（Ｅｏｘ２−Ｅｏｘ１）÷（ｌｏｇ（Ｔ２）−ｌｏｇ（Ｔ１）），ｂ＝（Ｅｏｘ１×ｌｏｇ（Ｔ２）−Ｅｏｘ２×ｌｏｇ（Ｔ１））÷（ｌｏｇ（Ｔ２）−ｌｏｇ（Ｔ１）））を用いて算出する工程とを備えることを特徴とする。
【００２８】
本発明の不揮発性半導体記憶装置の信頼性評価方法によると、トンネル膜の電界極性が第１の極性になるように、第１のゲート基板間電位差（Ｖｃｇ０）の条件として一の電位差を与えることにより加速試験を行なった結果に基づいて、数式（１）：Ｅｏｘ（Ｔ）＝ａ×ｌｏｇ（Ｔ）＋ｂを導出する。これにより、短時間の電界加速試験により、所定の時間（Ｔ）とトンネル膜４の電界Ｅｏｘ（Ｔ）との関係を得ることができるので、第１の極性についての室温における不揮発性半導体記憶装置の電荷保持寿命の推定が可能になる。
【００２９】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、数式（１）に基づいて、トンネル膜の電界極性が第１の極性になるような第２のゲート基板間電位差（Ｖｃｇ１）を制御ゲート電極と半導体基板との間に与えた場合における所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程をさらに備えることが好ましい。
【００３０】
このように、所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出することにより、第１の極性についての室温における不揮発性半導体記憶装置の電荷保持寿命の推定が可能になる。
【００３１】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程は、所定の時間（Ｔ）を数式（１）に代入することにより得られる所定の時間（Ｔ）に対応するトンネル膜の電界（Ｅｏｘ（Ｔ））と、Ｖｔｍ（Ｔ）＝−（Ｅｏｘ（Ｔ）×Ｔｏｘ−α）×（Ｃｔ÷Ｃｐ）＋Ｖｃｇ１＋Ｖｔｍ０・・・（２）とからメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程を含むことが好ましい。但し、数式（２）において、Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、Ｃｔは浮遊ゲート電極周りの全容量であり、Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、αは補正項であり、Ｔｏｘはトンネル膜の膜厚である。
【００３２】
このようにすると、所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出することができる。
【００３３】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程は、数式（２）における第２のゲート基板間電位差（Ｖｃｇ１）に０を代入することにより、メモリセルが放置された状態である場合における所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程を含むことが好ましい。
【００３４】
このようにすると、メモリセルが放置された状態である場合の所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出することができる。
【００３５】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、数式（１）に基づいて、トンネル膜の電界極性が第１の極性になるような第２のゲート基板間電位差（Ｖｃｇ１）を制御ゲート電極と半導体基板との間に与えた場合におけるメモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））に対応する所定の時間（Ｔ）を算出する工程をさらに備えることが好ましい。
【００３６】
このように、メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））に対応する所定の時間（Ｔ）を算出することにより、第１の極性についての室温における不揮発性半導体記憶装置の電荷保持寿命の推定が可能になる。
【００３７】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、所定の時間（Ｔ）を算出する工程は、メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））と、Ｅｏｘ（Ｔ）＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ１−Ｖｔｍ（Ｔ）＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（３）とから得られたトンネル膜の電界（Ｅｏｘ（Ｔ））を数式（１）に代入することにより、所定の時間（Ｔ）を算出する工程を含むことが好ましい。但し、数式（３）において、Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、Ｃｔは浮遊ゲート電極周りの全容量であり、Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、αは補正項であり、Ｔｏｘはトンネル膜の膜厚である。
【００３８】
このようにすると、メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））に対応する所定の時間（Ｔ）を算出することができる。
【００３９】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、第１の極性とは逆方向である第２の極性の場合における、所定の時間（Ｔ）と該所定の時間（Ｔ）に対応するトンネル膜の電界（Ｅｏｘ（Ｔ））との関係を、Ｅｏｘ（Ｔ）＝−ａ×ｌｏｇ（Ｔ）−ｂ・・・（４）を用いて算出する工程をさらに備えることが好ましい。
【００４０】
このようにすると、第２の極性の場合について、新たに加速試験を行なうことなく、第２の極性の場合における、所定の時間（Ｔ）とトンネル膜４の電界Ｅｏｘ（Ｔ）との関係を示す数式（４）：Ｅｏｘ（Ｔ）＝−ａ×ｌｏｇ（Ｔ）−ｂを導出することができるので、第２の極性についての室温における不揮発性半導体記憶装置の電荷保持寿命の推定が可能になる。
【００４１】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、数式（４）に基づいて、トンネル膜の電界極性が第２の極性になるような第３のゲート基板間電位差（Ｖｃｇ２）を制御ゲート電極と半導体基板との間に与えた場合における所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程をさらに備えることが好ましい。
【００４２】
このように、所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出することにより、第２の極性についての室温における不揮発性半導体記憶装置の電荷保持寿命の推定が可能になる。
【００４３】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程は、所定の時間（Ｔ）を数式（４）に代入することにより得られる所定の時間（Ｔ）に対応するトンネル膜の電界（Ｅｏｘ（Ｔ））と、Ｖｔｍ（Ｔ）＝−（Ｅｏｘ（Ｔ）×Ｔｏｘ−α）×（Ｃｔ÷Ｃｐ）＋Ｖｃｇ２＋Ｖｔｍ０・・・（５）とからメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程を含むことが好ましい。但し、数式（５）において、Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、Ｃｔは浮遊ゲート電極周りの全容量であり、Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、αは補正項であり、Ｔｏｘはトンネル膜の膜厚である。
【００４４】
このようにすると、所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出することができる。
【００４５】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、メモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程は、数式（５）における第２のゲート基板間電位差（Ｖｃｇ２）に０を代入することにより、メモリセルが放置された状態である場合における所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出する工程を含むことが好ましい。
【００４６】
このようにすると、メモリセルが放置された状態である場合の所定の時間（Ｔ）に対応するメモリセルの閾値電圧（Ｖｔｍ（Ｔ））を算出することができる。
【００４７】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、数式（２）に基づいて、トンネル膜の電界極性が第２の極性になるような第３のゲート基板間電位差（Ｖｃｇ２）を制御ゲート電極と半導体基板との間に与えた場合におけるメモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））に対応する所定の時間（Ｔ）を算出する工程をさらに備えることが好ましい。
【００４８】
このように、メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））に対応する所定の時間（Ｔ）を算出することにより、第２の極性についての室温における不揮発性半導体記憶装置の電荷保持寿命の推定が可能になる。
【００４９】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、所定の時間（Ｔ）を算出する工程は、メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））と、Ｅｏｘ（Ｔ）＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ２−Ｖｔｍ（Ｔ）＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（６）とから得られたトンネル膜の電界（Ｅｏｘ（Ｔ））を数式（２）に代入することにより、所定の時間（Ｔ）を算出する工程を含むことが好ましい。但し、数式（６）において、Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、Ｃｔは浮遊ゲート電極周りの全容量であり、Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、αは補正項であり、Ｔｏｘはトンネル膜の膜厚である。
【００５０】
このようにすると、メモリセルの所定の閾値電圧（Ｖｔｍ（Ｔ））に対応する所定の時間（Ｔ）を算出することができる。
【００５１】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、第１の電界（Ｅｏｘ１）を算出する工程は、第１の時間（Ｔ１）の間、制御ゲート電極と半導体基板との間に第１のゲート基板間電位差（Ｖｃｇ０）を与えた場合におけるメモリセルの第１の閾値電圧（Ｖｔｍ１）を検出し、該第１の閾値電圧（Ｖｔｍ１）と、Ｅｏｘ１＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ０−Ｖｔｍ１＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（７）とから第１の電界（Ｅｏｘ１）を算出する工程を含み、第２の電界（Ｅｏｘ２）を算出する工程は、第２の時間（Ｔ２）の間、制御ゲート電極と半導体基板との間に第１のゲート基板間電位差（Ｖｃｇ０）を与えた場合におけるメモリセルの第２の閾値電圧（Ｖｔｍ２）を検出し、該第２の閾値電圧（Ｖｔｍ２）と、Ｅｏｘ２＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ０−Ｖｔｍ２＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（８）とから第２の電界（Ｅｏｘ２）を算出する工程を含むことが好ましい。但し、数式（７）及び（８）において、Ｃｐは浮遊ゲート電極と制御ゲート電極との間の容量であり、Ｃｔは浮遊ゲート電極周りの全容量であり、Ｖｔｍ０は浮遊ゲート電極中の電荷が中和されている状態におけるメモリセルの閾値電圧であり、αは補正項であり、Ｔｏｘはトンネル膜の膜厚である。
【００５２】
このように、数式（７）及び（８）を用いることにより、第１の電界（Ｅｏｘ１）及び第２の電界（Ｅｏｘ２）を算出することができる。
【００５３】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、第１の極性が、浮遊ゲート電極中の電子が半導体基板へ除去される方向である場合には補正項（α）として＋１を用いる一方、半導体基板から浮遊ゲート電極へ電子が注入される方向である場合には補正項（α）として０を用いることが好ましい。
【００５４】
このように、トンネル膜の電界極性に応じて補正項（α）の値を設定することにより、数式（２）、（３）、（７）及び（８）の信頼性として十分な精度を得ることができる。
【００５５】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、第２の極性が、浮遊ゲート電極中の電子が半導体基板へ除去される方向である場合には補正項（α）として＋１を用いる一方、半導体基板から浮遊ゲート電極へ電子が注入される方向である場合には補正項（α）として０を用いることが好ましい。
【００５６】
このように、トンネル膜の電界極性に応じて補正項（α）の値を設定することにより、数式（５）及び（６）の信頼性として十分な精度を得ることができる。
【００５７】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、評価対象となるメモリセルは、第１の極性が、浮遊ゲート電極中の電子が半導体基板へ除去される方向である場合には、複数のメモリセルのうち最も低い閾値電圧を有するメモリセルである一方、第１の極性が、半導体基板から浮遊ゲート電極へ電子が注入される方向である場合には、複数のメモリセルのうち最も高い閾値電圧を有するメモリセルであることが好ましい。
【００５８】
このようにすると、異常ビットを考慮した信頼性の高い、室温における半導体半導体不揮発性装置の電荷保持寿命の推定が可能になる。
【００５９】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、制御ゲート電極と半導体基板との間に第１のゲート基板間電位差（Ｖｃｇ０）を与えたときの温度はセ氏＋１２０度以下であることが好ましい。
【００６０】
このようにすると、異常ビットが容易に消滅することがなくなるので、異常ビットを考慮した信頼性の高い、室温における半導体半導体不揮発性装置の電荷保持寿命の推定が可能になる。
【００６１】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、第２の時間（Ｔ２）は１０００秒以下であることが好ましい。
【００６２】
このようにすると、短時間の加速試験により不揮発性半導体記憶装置の信頼性評価が可能になると共に、製品の出荷検査においても容易に適用することができる。
【００６３】
本発明の不揮発性半導体記憶装置の信頼性評価方法において、トンネル膜の第２の電界（Ｅｏｘ２）の絶対値の大きさは５ＭＶ／ｃｍ以上であることが好ましい。
【００６４】
このようにすると、短時間の加速試験により不揮発性半導体記憶装置の信頼性評価が可能になると共に、製品の出荷検査においても容易に適用することができる。
【００６５】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。
【００６６】
尚、以下では、本発明に係る不揮発性半導体記憶装置の信頼性評価方法の一実施例として、フラッシュメモリを用いて不揮発性半導体記憶装置の信頼性評価方法について説明するが、フラッシュメモリのメモリセルの断面構造並びに書き込み動作、消去動作及び読み出し動作は前述の従来例における説明と同じであるので、ここではその説明は繰り返さない。
【００６７】
まず、フラッシュメモリのメモリセルアレイを構成する複数のメモリセルのうち電界加速試験及び電荷保持寿命の推定の際に着目するメモリセルについて説明する。
【００６８】
我々は、前述の通り、異常ビットを考慮に入れた室温における電荷保持寿命の推定を可能にするために、フラッシュメモリの消去動作直後に、メモリセルアレイをセ氏約＋２５度で４００時間の間放置した場合のメモリセルアレイの閾値電圧Ｖｔｍの分布がどう変化するかについて実験を行なった。
【００６９】
図１は消去状態のメモリセルアレイが室温放置された場合における各メモリセルの閾値電圧Ｖｔｍの分布変化を示しており、横軸を各メモリセルの閾値電圧Ｖｔｍとすると共に、縦軸を書き換え度数としている。尚、ここで、書き換え度数とは、メモリセルアレイ内において、Ｖｔｍを示すビット数を表している。
【００７０】
我々は、図１に示すように、メモリセルアレイが４００時間の間放置されることにより、メモリセルアレイ全体の閾値電圧Ｖｔｍが上昇すると共に、メモリセルアレイの中に、メモリセルの閾値電圧Ｖｔｍの主分布から外れていくにつれてメモリセルの閾値電圧Ｖｔｍが大きく変動する異常ビットが僅かながら存在することを見出した。
【００７１】
そこで、我々は、図１に示す結果に基づいて検討を加えたところ、室温放置された場合におけるメモリセルアレイの閾値電圧Ｖｔｍの分布変化に関して、図２に示すような関係があることを見出した。
【００７２】
図２は、室温放置された場合におけるメモリセルアレイの閾値電圧Ｖｔｍの分布変化を模式的に示している。
【００７３】
図２に示すように、読み出し電圧Ｖ０よりも閾値電圧Ｖｔｍとして低い側が消去状態におけるメモリセルアレイの閾値電圧Ｖｔｍの分布変化を示しており、メモリセルアレイの閾値電圧Ｖｔｍの分布全体が低い側から高い側へと変化している。ここで、メモリセルアレイを構成する複数のメモリセルのうち、メモリセルアレイの閾値電圧Ｖｔｍの主分布からから外れるにつれて閾値電圧Ｖｔｍが高い方に変化している異常ビットが僅かながら存在し、異常ビットの閾値電圧Ｖｔｍのうち最も高い閾値電圧ＶｔｍをＶ１とする。
【００７４】
一方、読み出し電圧Ｖ０よりも閾値電圧Ｖｔｍとして高い側が書き込み状態におけるメモリセルアレイの閾値電圧Ｖｔｍの分布変化を示しており、メモリセルアレイの閾値電圧Ｖｔｍの分布全体が高い側から低い側へと変化している。ここで、メモリセルアレイを構成する複数のメモリセルのうち、メモリセルアレイの閾値電圧Ｖｔｍの主分布から外れるにつれて閾値電圧Ｖｔｍが低い方に変化している異常ビットが僅かながら存在し、異常ビットの閾値電圧のうち最も低い閾値電圧ＶｔｍをＶ２とする。
【００７５】
電荷保持寿命は読み出し電圧Ｖ０に対して最もマージンが小さいビット（以下ワーストビットという）で決定すればよい。従って、消去状態の場合は閾値電圧Ｖｔｍとして最も高い電圧Ｖ１を有するワーストビットに着目すると共に、書き込み状態の場合は閾値電圧Ｖｔｍとして最も低い電圧Ｖ２を有するワーストビットに着目して電界加速試験及び電荷保持寿命の推定を行なえばよい。従って、以下では、ワーストビットに着目してフラッシュメモリの電荷保持寿命の推定を行なう。
【００７６】
第１に、消去状態の場合におけるフラッシュメモリの電荷保持寿命の推定方法について説明する。尚、以下では、従来例で用いた図１１に示すメモリセルを適宜参照する。
【００７７】
まず、消去状態の場合におけるメモリセルのトンネル膜４の電界極性について説明する。
【００７８】
消去状態である場合又は消去状態であって且つ制御ゲート電極７と半導体基板１との間に与えるゲート基板間電位差Ｖｃｇが正である場合におけるトンネル膜４の電界極性（以下、第１の極性という）は、Ｐ型半導体基板１から浮遊ゲート電極５へ電子が注入される方向である。
【００７９】
次に、本実施形態においては、前処理として１００回の書き換えを行なった後、メモリセルアレイを構成する全てのメモリセルを消去状態にして、電界加速試験を行なう。ここで、放置温度はセ氏約＋２５度とする。また、電界加速による電圧印加条件として、トンネル膜４の電界極性が第１の極性になるように、制御ゲート電極７に＋１０Ｖを印加し、Ｐ型半導体基板１、Ｎ型ソース拡散層２及びＮ型ドレイン拡散層３に０Ｖをそれぞれ印加することにより、制御ゲート電極７と半導体基板１との間に与える第１のゲート基板間電位差Ｖｃｇ０を＋１０Ｖとしている。第１のゲート基板間電圧Ｖｃｇ０を与える時間は１０００秒までとし、この間に、第１のゲート基板間電圧Ｖｃｇ０を与える複数の時間毎にワーストビットの閾値電圧Ｖｔｍを検出する。
【００８０】
図３は消去状態の場合について電界加速試験を行なった場合における時間Ｔとワーストビットの閾値電圧Ｖｔｍとの関係を示している。
【００８１】
図３に示すように、横軸を第１のゲート基板間電圧Ｖｃｇ０が与えられる時間Ｔとすると共に、縦軸をワーストビットの閾値電圧Ｖｔｍとすると、時間Ｔが増加するにつれて閾値電圧Ｖｔｍが上昇している。また、図３においては、メモリセルアレイが放置された状態である場合、すなわち、第１のゲート基板間電位差Ｖｃｇ０が０Ｖである場合のワーストビットの試験結果も併せて示しているが、メモリセルアレイが放置された状態である場合、時間Ｔが１０００秒を過ぎたあたりで、ワーストビットの閾値電圧Ｖｔｍは変化し始めている。
【００８２】
次に、図３に示された時間Ｔとワーストビットの閾値電圧Ｖｔｍとの関係を、下記の数式（Ａ）により、時間Ｔとワーストビットのトンネル膜４の電界Ｅｏｘとの関係に変換する。
【００８３】
Ｅｏｘ＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ０−Ｖｔｍ＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（Ａ）
但し、数式（Ａ）において、Ｃｐは浮遊ゲート電極５と制御ゲート電極７との間の容量であり、Ｃｔは浮遊ゲート電極５の周りの容量であり、Ｖｃｇ０は制御ゲート電極７とＰ型半導体基板１との間の第１のゲート基板間電位差であり、Ｖｔｍ０は浮遊ゲート電極５内の電荷が中和されているときのメモリセルの閾値電圧であり、αは補正項であり、Ｔｏｘはトンネル膜４の膜厚である（尚、この但書きは以下で用いる数式において共通する部分については同様であるものとし、その説明は繰り返さない）。
【００８４】
また、補正項αはフラットバンド電圧及びＰ型半導体基板１の空乏化によって生じる電圧降下を考慮して設定される値であり、前記及び以降で用いる数式における補正項αは、以下のようにして決定する。
【００８５】
すなわち、補正項αはＰ型半導体基板１の表面が反転状態であるか蓄積状態であるかに応じて決定される値であり、シミュレーションを行なった結果、本実施形態のフラッシュメモリにおける補正項αは、Ｐ型半導体基板１の表面が反転状態である場合には０を用いると共に、Ｐ型半導体基板１の表面が蓄積状態である場合には＋１を用いる。
【００８６】
従って、いま、消去状態の場合におけるフラッシュメモリの電荷保持寿命を推定する場合であるので、消去状態の場合におけるメモリセルのトンネル膜４の電界極性から判断すると、Ｐ型半導体基板１の表面は反転状態にあるので、数式（Ａ）における補正項αとして０を代入すればよい。
【００８７】
図４は、数式（Ａ）を用いて、図３の縦軸に示すワーストビットの閾値電圧Ｖｔｍの値をワーストビットのトンネル膜４の電界Ｅｏｘの値に変換した結果を示している。尚、図４に示すように、横軸を時間Ｔの対数とすると共に、縦軸をワーストビットのトンネル膜４の電界Ｅｏｘとしている。
【００８８】
我々は、図４に示すように、時間Ｔが増加するにつれてトンネル膜４の電界Ｅｏｘが変化している部分に着目したところ、トンネル膜４の電界Ｅｏｘはｌｏｇ（Ｔ）を変数とする１つの一次式にフィッティングすることを見出した。すなわち、我々は、消去状態の場合、つまりトンネル膜４の電界極性が第１の極性の場合における、所定の時間Ｔと該所定の時間Ｔに対応するトンネル膜４の電界Ｅｏｘ（Ｔ）との関係は、数式（１）：
Ｅｏｘ（Ｔ）＝ａ×ｌｏｇ（Ｔ）＋ｂ・・・（１）
を用いることにより算出できることを見出した。
【００８９】
ここで、数式（１）における定数ａ及びｂの導出方法について説明する。
【００９０】
図３に示した電界加速試験の結果に基づいて、第１の時間Ｔ１の間、制御ゲート電極７と半導体基板１との間に第１のゲート基板間電位差Ｖｃｇ０として＋１０Ｖを与えた場合におけるワーストビットの第１の閾値電圧Ｖｔｍ１を検出し、該第１の閾値電圧Ｖｔｍ１と、数式（７）：
Ｅｏｘ１＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ０−Ｖｔｍ１＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（７）とから第１の電界Ｅｏｘ１を算出する。尚、この場合、前記の通り、補正項αとして０を代入すればよい。
【００９１】
同様に、第１の時間Ｔ１よりも長い第２の時間Ｔ２の間、制御ゲート電極７と半導体基板１との間に第１のゲート基板間電位差Ｖｃｇ０として＋１０Ｖを与えた場合におけるワーストビットの第２の閾値電圧Ｖｔｍ２を検出し、該第２の閾値電圧Ｖｔｍ２と、数式（８）：
Ｅｏｘ２＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ０−Ｖｔｍ２＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（８）とから第２の電界Ｅｏｘ２を算出する。尚、この場合も同様に、補正項αとして０を代入すればよい。
【００９２】
そして、第１の時間Ｔ１、第２の時間Ｔ２、第１の電界Ｅｏｘ１及び第２の電界Ｅｏｘ２から、所定の時間Ｔと該所定の時間Ｔに対応するトンネル膜４の電界Ｅｏｘ（Ｔ）との関係は、前記の通り、数式（１）：
Ｅｏｘ（Ｔ）＝ａ×ｌｏｇ（Ｔ）＋ｂ・・・（１）
で表されると共に、数式（１）における定数ａ及びｂは、
ａ＝（Ｅｏｘ２−Ｅｏｘ１）÷（ｌｏｇ（Ｔ２）−ｌｏｇ（Ｔ１））
ｂ＝（Ｅｏｘ１×ｌｏｇ（Ｔ２）−Ｅｏｘ２×ｌｏｇ（Ｔ１））÷（ｌｏｇ（Ｔ２）−ｌｏｇ（Ｔ１））
で表される。
【００９３】
ここで、数式（１）は、第１のゲート基板間電位差Ｖｃｇ０の大きさに依存することがない点について説明する。
【００９４】
図５は、前記図３で示した結果に加え、制御ゲート電極７と半導体基板１との間に第１のゲート基板間電位差Ｖｃｇ０として＋３Ｖを与えた場合について、時間Ｔとワーストビットの閾値電圧Ｖｔｍとの関係を示している。図５に示すように、時間Ｔが増加するにつれてワーストビットの閾値電圧Ｖｔｍが変化している部分に着目すると、第１のゲート基板間電位差Ｖｃｇ０が＋３Ｖである場合についても、時間Ｔが増加するにつれてワーストビットの閾値電圧Ｖｔｍは上昇しているが、第１のゲート基板間電位差Ｖｃｇ０が＋１０Ｖの場合と同様な上昇を示している。
【００９５】
また、図６は、前記図４と同様に、数式（Ａ）を用いて、図５の縦軸に示すワーストビットの閾値電圧Ｖｔｍの値をトンネル膜４の電界Ｅｏｘの値に変換した結果を示している。
【００９６】
図６に示すように、時間Ｔが増加するにつれてワーストビットのトンネル膜４の電界Ｅｏｘが変化している部分に着目すると、第１のゲート基板間電位差Ｖｃｇ０が＋３Ｖである場合の結果も、数式（１）に示す直線にフィッティングすることが分かる。このように、数式（１）は、第１のゲート基板間電位差Ｖｃｇ０の大きさに依存することはない。
【００９７】
これにより、数式（１）を用いることにより、トンネル膜４の電界極性が第１の極性になるような所定の第２のゲート基板間電位差Ｖｃｇ１を、制御ゲート電極７と半導体基板１との間に与えた場合の所定の時間Ｔに対応するメモリセルの閾値電圧Ｖｔｍ（Ｔ）を算出することができる。
【００９８】
具体的には、所定の時間Ｔを数式（１）に代入することにより得られる所定の時間Ｔに対応するトンネル膜４の電界Ｅｏｘ（Ｔ）と、数式（２）：
Ｖｔｍ（Ｔ）＝−（Ｅｏｘ（Ｔ）×Ｔｏｘ−α）×（Ｃｔ÷Ｃｐ）＋Ｖｃｇ１＋Ｖｔｍ０・・・（２）とからメモリセルの閾値電圧Ｖｔｍ（Ｔ）を算出することができる。
【００９９】
また、メモリセルの閾値電圧Ｖｔｍ（Ｔ）を算出する際に、数式（２）における第２のゲート基板間電位差Ｖｃｇ１に０を代入することにより、メモリセルが放置された状態である場合の所定の時間Ｔに対応するメモリセルの閾値電圧Ｖｔｍ（Ｔ）を算出することができる。また、トンネル膜４の電界極性から判断すると、Ｐ型半導体基板１の表面は反転状態にあるので、数式（２）における補正項αに０を代入すればよい。
【０１００】
例えば、図７に示すように、１０００秒以下のデータから、所定の時間Ｔとして１０年（３×１０８  秒）間放置した後のワーストビットのトンネル膜４の電界Ｅｏｘは、数式（１）における所定の時間Ｔとして３×１０８  秒を代入しすることにより算出することができる。また、このときのワーストビットの閾値電圧Ｖｔｍは、このようにして算出したワーストビットのトンネル膜４の電界Ｅｏｘと数式（２）とから算出することができる。尚、このとき、放置状態におけるワーストビットの閾値電圧Ｖｔｍを求めるので、数式（２）における第１のゲート基板間電位差Ｖｃｇ１に０を代入し、また、補正項αとして０を代入すればよい。
【０１０１】
また、数式（１）を用いることにより、トンネル膜４の電界極性が第１の極性になるような所定の第２のゲート基板間電位差Ｖｃｇ１を制御ゲート電極７と半導体基板１との間に与えた場合のメモリセルの所定の閾値電圧Ｖｔｍ（Ｔ）に対応する所定の時間Ｔを算出することができる。
【０１０２】
具体的には、メモリセルの所定の閾値電圧Ｖｔｍ（Ｔ）と、数式（３）：
Ｅｏｘ（Ｔ）＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ１−Ｖｔｍ（Ｔ）＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（３）とから得られたトンネル膜の電界Ｅｏｘ（Ｔ）を数式（１）に代入することにより、所定の時間Ｔを算出することができる。また、このとき、トンネル膜４の電界極性から判断すると、Ｐ型半導体基板１の表面は反転状態にあるので、数式（３）における補正項αに０を代入すればよい。
【０１０３】
ここで、数式（１）を導出するための望ましい試験時間、すなわち図３〜図６に示した第２の時間Ｔ２として望ましい時間について説明する。
【０１０４】
フラッシュメモリの出荷検査において、ウェ−ハ状態で実施するテスター検査の時間は通常１チップ当たり約１０秒であり、パッケージ状態で実施するバーイン検査の時間は通常１チップ当たり約１０００秒であるので、全製品に対して室温における電荷保持寿命の検査を行なうためには、第２の時間Ｔ２として１０秒以内又は１０００秒以内であることが望ましい。また、図４から明らかなように、第２の時間Ｔ２を１０秒以内として評価する場合は、電界加速試験時のトンネル膜４の電界Ｅｏｘは６ＭＶ／ｃｍ以上であればよく、第２の時間Ｔ２を１０００秒以内として評価する場合は、電界加速試験時のトンネル膜４の電界Ｅｏｘは５ＭＶ／ｃｍ以上であればよいことが分かる。
【０１０５】
第２に、書き込み状態の場合におけるフラッシュメモリの電荷保持寿命の推定方法について説明する。
【０１０６】
まず、書き込み状態の場合におけるメモリセルのトンネル膜４の電界極性について説明する。
【０１０７】
書き込み状態である場合又は書き込み状態であって且つ制御ゲート電極７と半導体基板１との間に与えるゲート基板間電位差Ｖｃｇが負である場合におけるトンネル膜４の電界極性（第２の極性）は、浮遊ゲート電極５内の電子がＰ型半導体基板１に除去される方向であり、消去状態の場合におけるメモリセルのトンネル膜４の電界極性（第１の極性）とは逆方向である。
【０１０８】
図８の下段において、書き込み状態の場合についての電界加速試験を行なった場合における時間Ｔとワーストビットのトンネル膜４の電界Ｅｏｘとの関係を示すと共に、メモリセルアレイが放置された場合の時間Ｔとワーストビットのトンネル膜４の電界Ｅｏｘとの関係を示している。また、図８の下段に示した書き込み状態の場合についての電界加速試験においては、制御ゲート電極７と半導体基板１との間に与える第１のゲート基板間電位差Ｖｃｇ０を−１０Ｖとして、電界加速試験を行なったものである。尚、図８においては、横軸を時間Ｔの対数とすると共に、縦軸をワーストビットのトンネル膜４の電界Ｅｏｘとしている。また、図８の上段においては、前記図６で示した結果を併せて示している。
【０１０９】
我々は、図８に示すように、時間Ｔが増加するにつれてワーストビットのトンネル膜４の電界Ｅｏｘが変化している部分に着目すると、書き込み状態の場合についても、図６に示した消去状態の場合と同様に、第１のゲート基板間電位差Ｖｃｇ０の大きさに依存することなく、１つの一次式にフィッティングすることを見出した。さらに、我々は、書き込み状態の場合におけるこの一次式は、ワーストビットのトンネル膜４の電界Ｅｏｘ＝０に関して、消去状態の場合における一次式である数式（１）と線対称の位置関係になることを見出した。すなわち、我々は、消去状態における電界加速試験の結果に基づいて、書き込み状態における電界加速試験の結果を推定できることを見出したのである。
【０１１０】
従って、消去状態の場合、つまりトンネル膜４の電界極性が第１の極性の場合における、所定の時間Ｔと該所定の時間Ｔに対応するトンネル膜４の電界Ｅｏｘ（Ｔ）との関係を示す前記数式（１）から、書き込み状態の場合、つまりトンネル膜４の電界極性が第２の極性の場合における、所定の時間Ｔと該所定の時間Ｔに対応するトンネル膜４の電界Ｅｏｘ（Ｔ）との関係については、数式（４）：
Ｅｏｘ（Ｔ）＝−ａ×ｌｏｇ（Ｔ）−ｂ・・・（４）
で表すことができる。尚、数式（４）において、定数ａ及びｂは前記数式（１）に示した定数ａ及びｂと同様である。
【０１１１】
このように、書き込み状態の場合について新たに電界加速試験を行なうことなく、消去状態の場合の電界加速試験の結果から書き込み状態の場合の電界加速試験の結果を推定することができる。
【０１１２】
これにより、数式（４）を用いることにより、トンネル膜４の電界極性が第２の極性になるような所定の第３のゲート基板間電位差Ｖｃｇ２を、制御ゲート電極７と半導体基板１との間に与えた場合の所定の時間Ｔに対応するメモリセルの閾値電圧Ｖｔｍ（Ｔ）を算出することができる。
【０１１３】
具体的には、所定の時間Ｔを数式（４）に代入することにより得られる所定の時間Ｔに対応するトンネル膜４の電界Ｅｏｘ（Ｔ）と、数式（５）：
Ｖｔｍ（Ｔ）＝−（Ｅｏｘ（Ｔ）×Ｔｏｘ−α）×（Ｃｔ÷Ｃｐ）＋Ｖｃｇ２＋Ｖｔｍ０・・・（５）とからメモリセルの閾値電圧Ｖｔｍ（Ｔ）を算出することができる。
【０１１４】
また、メモリセルの閾値電圧Ｖｔｍ（Ｔ）を算出する際に、数式（５）における第３のゲート基板間電位差Ｖｃｇ２に０を代入することにより、メモリセルが放置された状態である場合の所定の時間Ｔに対応するメモリセルの閾値電圧Ｖｔｍ（Ｔ）を算出することができる。また、このとき、トンネル膜４の電界極性から判断すると、Ｐ型半導体基板１の表面は蓄積状態にあるので、数式（５）における補正項αに＋１を代入すればよい。
【０１１５】
例えば、図９の下段に示すように、１０００秒以下のデータから、所定の時間Ｔとして１０年（３×１０８  秒）間放置した後のワーストビットのトンネル膜４の電界Ｅｏｘは、数式（４）における所定の時間Ｔとして３×１０８  秒を代入することにより算出することができる。また、このときのワーストビットの閾値電圧Ｖｔｍは、このようにして算出したワーストビットのトンネル膜４の電界Ｅｏｘと数式（５）とから算出することができる。尚、このとき、放置状態におけるワーストビットの閾値電圧Ｖｔｍを求めるので、数式（５）における第２のゲート基板間電位差Ｖｃｇ２に０を代入し、また、補正項αとして＋１を代入すればよい。
【０１１６】
また、数式（４）を用いることにより、トンネル膜４の電界極性が第２の極性になるような所定の第３のゲート基板間電位差Ｖｃｇ２を制御ゲート電極７と半導体基板１との間に与えた場合のメモリセルの所定の閾値電圧Ｖｔｍ（Ｔ）に対応する所定の時間Ｔを算出することができる。
【０１１７】
具体的には、メモリセルの所定の閾値電圧Ｖｔｍ（Ｔ）と、数式（６）：
Ｅｏｘ（Ｔ）＝（（Ｃｐ÷Ｃｔ）×（Ｖｃｇ１−Ｖｔｍ（Ｔ）＋Ｖｔｍ０）＋α）÷Ｔｏｘ・・・（６）とから得られたトンネル膜の電界Ｅｏｘ（Ｔ）を数式（４）に代入することにより、所定の時間（Ｔ）を算出することができる。また、このとき、トンネル膜４の電界極性から判断すると、Ｐ型半導体基板１の表面は蓄積状態にあるので、数式（６）における補正項αに＋１を代入すればよい。
【０１１８】
以上のように本実施形態によると、まず、トンネル膜４の電界極性が、第１の極性になるように、第１の時間Ｔ１の間制御ゲート電極７と半導体基板１との間に第１のゲート基板間電位差Ｖｃｇ０を与えた場合のワーストビットの第１の閾値電圧Ｖｔｍ１を検出し、該第１の閾値電圧Ｖｔｍ１からトンネル膜４の第１の電界Ｅｏｘを算出すると共に、第２の時間Ｔ２の間制御ゲート電極７と半導体基板１との間に第１のゲート電極Ｖｃｇ０を与えた場合のワーストビットの第２の閾値電圧Ｖｔｍ２を検出し、該第２の閾値電圧Ｖｔｍ２からトンネル膜４の第２の電界Ｅｏｘ２を算出する。そして、第１の電界Ｅｏｘ１及び第２の電界Ｅｏｘ２から、第１の極性の場合における、所定の時間Ｔと該所定の時間Ｔに対応するトンネル膜４の電界Ｅｏｘ（Ｔ）との関係を、前記数式（１）：Ｅｏｘ（Ｔ）＝ａ×ｌｏｇ（Ｔ）＋ｂを用いて算出する。
【０１１９】
このように、電界加速試験に用いる第１のゲート基板間電位差Ｖｃｇ０の条件として１つ電位差を与えることにより加速試験を行なった結果に基づいて、数式（１）を導出するため、短時間の電界加速試験により、所定の時間（Ｔ）とトンネル膜４の電界Ｅｏｘ（Ｔ）との関係を得ることができるので、第１の極性についての室温における不揮発性半導体記憶装置の電荷保持寿命の推定が可能になる。
【０１２０】
さらに、トンネル膜４の電界極性が第１の極性とは逆方向の第２の極性における場合については、第１の極性の場合における、所定の時間Ｔと該所定の時間Ｔに対応するトンネル膜４の電界Ｅｏｘ（Ｔ）との関係を示す数式（１）から、第２の極性の場合における、所定の時間Ｔと該所定の時間Ｔに対応するトンネル膜４の電界Ｅｏｘ（Ｔ）との関係を、数式（４）：Ｅｏｘ（Ｔ）＝−ａ×ｌｏｇ（Ｔ）−ｂで表すことができる。これにより、新たに電界加速試験を行なうことなく、第１の極性の場合に行なった電界加速試験結果に基づいて、トンネル膜４の電界極性が第２の極性である場合についての室温におけるフラッシュメモリの電荷保持寿命を推定できる。
【０１２１】
尚、本実施形態において、放置温度としてセ氏約＋２５度を用いたが、本実施形態はこれに限る趣旨ではなく、フラッシュメモリの書き換え動作によりトンネル膜４内に発生する中性トラップ又はホールトラップ等が容易に消滅しない程度の温度であればよい。具体的には、放置温度としてセ氏１２０度以下であることが望ましい。
【０１２２】
また、本実施形態において、数式（１）における定数ａ及びｂは、異なる２つの第１の時間Ｔ１及び第２の時間Ｔ２と第１の時間Ｔ１及び第２の時間Ｔ２に対応するトンネル膜４の第１の電界Ｅｏｘ１及び第２の電界Ｅｏｘ２とから算出したが、異なる３つ以上の時間とこれらの時間に対応するトンネル膜４の電界とから最小二乗法を用いて算出してもよい。
【０１２３】
また、本実施形態において、電界加速試験試時におけるトンネル膜４の電界極性として、Ｐ型半導体基板１から浮遊ゲート電極５に電子が注入される方向を第１の極性とすると共に、浮遊ゲート電極５内の電子がＰ型半導体基板１に除去される方向を第２の極性として説明した。しかしながら、浮遊ゲート電極５内の電子がＰ型半導体基板１に除去される方向を第１の極性とすると共に、Ｐ型半導体基板１から浮遊ゲート電極５に電子が注入される方向を第２の極性としてもよい。さらに、トンネル膜４の電界極性として浮遊ゲート電極５内の電子がＰ型半導体基板１に除去される方向の場合における数式（４）を導入した後に、トンネル膜４の電界極性としてＰ型半導体基板１から浮遊ゲート電極５に電子が注入される方向の場合における数式（１）を導入してもよい。
【０１２４】
また、本実施形態において、数式（２）、（３）、（５）、（６）、（７）及び（８）における補正項αは、シミュレーションの結果から、前記の通り、反転状態の場合に０を用いると共に、蓄積状態の場合に＋１を用いたが、反転状態及び蓄積状態における補正項αの値はプロセス条件によって変わるので、この値に限るものではなく、プロセス条件に応じた値を設定すればよい。
【０１２５】
また、本実施形態において、メモリセルアレイを構成する複数のメモリセルのうちワーストビットを評価対象のメモリセルとして着目したが、累積度数確率における閾値電圧に基づいて評価対象となるメモリセルを選定してもよい。すなわち、図１０は、閾値電圧Ｖｔｍに関して消去状態を例にとると、値が低いものから累積していった場合の累積度数確率分布を示しているが、例えば、累積度数確率９９．９９％における閾値電圧Ｖ３を有するメモリセルに着目し、室温におけるフラッシュメモリの電荷保持寿命を推定してもよい。
【０１２６】
また、本実施形態において、半導体不揮発性記憶装置の一例としてフラッシュメモリを用いて説明したが、これに限られるものではない。
【０１２７】
【発明の効果】
以上のように、本発明によると、トンネル膜の電界極性が第１の極性になるように、第１のゲート基板間電位差（Ｖｃｇ０）の条件として一の電位差を与えることにより加速試験を行なった結果に基づいて、数式（１）：Ｅｏｘ（Ｔ）＝ａ×ｌｏｇ（Ｔ）＋ｂを導出する。これにより、短時間の電界加速試験により、所定の時間（Ｔ）とトンネル膜４の電界Ｅｏｘ（Ｔ）との関係を得ることができるので、第１の極性についての室温における不揮発性半導体記憶装置の電荷保持寿命の推定が可能になる。
【図面の簡単な説明】
【図１】消去状態におけるメモリセルアレイが室温放置された場合における閾値電圧の分布変化を示すグラフである。
【図２】消去状態及び書き込み状態におけるメモリセルアレイの閾値電圧の分布変化を示す模式図である。
【図３】消去状態の場合における時間とワーストビットの閾値電圧との関係を示すグラフである。
【図４】消去状態の場合における時間とワーストビットのトンネル膜の電界との関係を示すグラフである。
【図５】消去状態の場合における時間とワーストビットの閾値電圧との関係を示すグラフである。
【図６】消去状態の場合における時間とワーストビットのトンネル膜の電界との関係を示すグラフである。
【図７】消去状態における１０年放置後のトンネル膜の電界を推定するためのグラフである。
【図８】書き込み状態及び消去状態における時間とトンネル膜との関係を示すグラフである。
【図９】書き込み状態における１０年放置後のトンネル膜の電界を推定するためグラフである。
【図１０】メモリセルアレイの閾値電圧の累積度数確率分布を示すグラフである。
【図１１】フラッシュメモリのメモリセルの断面図である。
【図１２】メモリセルがマトリックス状に複数配置されたメモリセルアレイを示す平面図である。
【図１３】フラッシュメモリの書き込み動作を説明するためのメモリセルの断面図である。
【図１４】フラッシュメモリの消去動作を説明するためのメモリセルの断面図である。
【図１５】フラッシュメモリの読み出し動作を説明するためのメモリセルの断面図である。
【図１６】電界加速試験を用いた従来の電荷保持寿命の推定方法を説明するためのグラフである。
【符号の説明】
１  Ｐ型半導体基板
２  Ｎ型ソース拡散層
３  Ｎ型ドレイン拡散層
４  トンネル膜
５  浮遊ゲート電極
６  容量絶縁膜
７  制御ゲート電極
８  積層ゲート
９  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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