(57)【要約】【課題】簡単な構成で逐次比較型ＡＤコンバータの変換精度を向上させる。【解決手段】アナログ値をｍビットのデジタル値に変換するための基準値を各接続部に発生する直列抵抗体と、前記アナログ値および前記基準値の何れかを順次比較してデジタル値を出力する比較器と、を有する逐次比較型ＡＤコンバータにおいて、前記基準値の何れかを容量比で分配する複数の容量素子と、前記比較器がｍビットのデジタル値を出力したとき、前記比較器で前記アナログ値と比較される値を、前記基準値から前記複数の容量素子の分配値へ切り替える制御部と、を備え、前記アナログ値を（ｍ＋ｎ）ビットのデジタル値に変換することを特徴とする。【選択図】      図１
2004180065.tif 000002
【特許請求の範囲】
【請求項１】
アナログ値をｍビットのデジタル値に変換するための基準値を各接続部に発生する直列抵抗体と、前記アナログ値および前記基準値の何れかを順次比較してデジタル値を出力する比較器と、を有する逐次比較型ＡＤコンバータにおいて、
前記基準値の何れかを容量比で分配する複数の容量素子と、
前記比較器がｍビットのデジタル値を出力したとき、前記比較器で前記アナログ値と比較される値を、前記基準値から前記複数の容量素子の分配値へ切り替える制御部と、を備え、
前記アナログ値を（ｍ＋ｎ）ビットのデジタル値に変換することを特徴とする逐次比較型ＡＤコンバータ。
【請求項２】
前記複数の容量素子は、前記直列抵抗体の所定の接続部に発生する基準値の差を、前記容量比で分配することを特徴とする請求項１記載の逐次比較型ＡＤコンバータ。
【請求項３】
前記複数の容量素子は、第１容量素子および第２容量素子からなり、
前記第１容量素子および前記第２容量素子は、前記基準値の何れかと接地との間に直列接続され、前記第１容量素子および前記第２容量素子の接続部は、前記比較器で前記アナログ値が入力されない側の入力と接続されることを特徴とする請求項２記載の逐次比較型ＡＤコンバータ。
【請求項４】
前記第１容量素子および前記第２容量素子の容量比は、前記（ｍ＋ｎ）ビットに応じて、１：（２のｎ乗−１）であることを特徴とする請求項３記載の逐次比較型ＡＤコンバータ。
【請求項５】
前記制御部の出力に基づいて、前記基準値が前記比較部へ入力されるのをオンオフするスイッチ回路を、有することを特徴とする請求項１乃至４の何れかに記載の逐次比較型ＡＤコンバータ。
【請求項６】
請求項１記載の逐次比較型ＡＤコンバータを有することを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、逐次比較型ＡＤコンバータおよびマイクロコンピュータに関する。
【０００２】
【従来の技術】
逐次比較型ＡＤコンバータは、直列抵抗体を有し、この直列抵抗体の各接続部に発生する基準値とアナログ値とを１／２近似法で順次比較して、アナログ値をｍビットのデジタル値に変換するものである。上記の直列抵抗体は、逐次比較型ＡＤコンバータの変換精度（例えばｍビット）に応じて、２↑ｍ個（↑はべき乗）の抵抗を直列接続したものとなる。つまり、直列抵抗体の個数は、逐次比較型ＡＤコンバータの変換精度（分解能）の向上に伴って、べき乗の単位で膨大に増加することとなる。例えば、逐次比較型ＡＤコンバータの変換精度を８ビットから１０ビットへ向上させると、直列抵抗体の個数は２５６個から１０２４個へ増加することとなる。したがって、上記の逐次比較型ＡＤコンバータでは、直列抵抗体の個数が多いので、直列抵抗体の配置面積が大きくなるとともにコストアップする問題があった。さらには、上記の逐次比較型ＡＤコンバータを内蔵するマイクロコンピュータでは、チップ面積が大きくなる問題があった。
【０００３】
そこで、本願出願人は、上記の問題を解決することを目的とする逐次比較型ＡＤコンバータを出願している（例えば、特許文献１参照）。この逐次比較型ＡＤコンバータは、基準値が入力される側の比較器の入力と接地との間に複数の容量素子を並列接続するとともに、複数の容量素子の充電電圧の平均値を基準値とすることによって、変換精度を向上させている。
【０００４】
【特許文献１】
特開２００１−５３６１２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、特許文献１の逐次比較型ＡＤコンバータでは、変換精度の向上に伴う直列抵抗体の増加を防止できるものの、複数の容量素子の充電タイミングを適切に制御する必要があるので、そのための制御素子が増加し且つそのための制御が複雑となる問題があった。
【０００６】
【課題を解決するための手段】
前記課題を解決するための主たる発明は、アナログ値をｍビットのデジタル値に変換するための基準値を各接続部に発生する直列抵抗体と、前記アナログ値および前記基準値の何れかを順次比較してデジタル値を出力する比較器と、を有する逐次比較型ＡＤコンバータにおいて、前記基準値の何れかを容量比で分配する複数の容量素子と、前記比較器がｍビットのデジタル値を出力したとき、前記比較器で前記アナログ値と比較される値を、前記基準値から前記複数の容量素子の分配値へ切り替える制御部と、を備え、前記アナログ値を（ｍ＋ｎ）ビットのデジタル値に変換することを特徴とする逐次比較型ＡＤコンバータである。
本発明の上記以外の特徴とするところは、本明細書および添付図面の記載により明らかとなる。
【０００７】
【発明の実施の形態】
＝＝＝開示の概要＝＝＝
本明細書及び添付図面の記載により少なくとも以下の事項が明らかとなる。
アナログ値をｍビットのデジタル値に変換するための基準値を各接続部に発生する直列抵抗体と、前記アナログ値および前記基準値の何れかを順次比較してデジタル値を出力する比較器と、を有する逐次比較型ＡＤコンバータにおいて、前記基準値の何れかを容量比で分配する複数の容量素子と、前記比較器がｍビットのデジタル値を出力したとき、前記比較器で前記アナログ値と比較される値を、前記基準値から前記複数の容量素子の分配値へ切り替える制御部と、を備え、前記アナログ値を（ｍ＋ｎ）ビットのデジタル値に変換することを特徴とする逐次比較型ＡＤコンバータ。この逐次比較型ＡＤコンバータによれば、比較器でアナログ値と比較される値を、直列抵抗体の基準値から複数の容量素子の分配値へ切り替えて、ｍビット以降の下位ｎビットのデジタル値を求めることとしている。これにより、複数の容量素子の分配値を使用する簡単な構成で、逐次比較型ＡＤコンバータの変換精度を確実に向上させることができる。なお、直列抵抗体の個数は、逐次比較型ＡＤコンバータの変換精度が向上しても、増加することはない。
【０００８】
また、かかる逐次比較型ＡＤコンバータにおいて、前記複数の容量素子は、前記直列抵抗体の所定の接続部に発生する基準値の差を、前記容量比で分配することとする。この逐次比較型ＡＤコンバータによれば、直列抵抗体の所定の基準値の差（最小単位の電位差）を容量比で細分化するので、逐次比較型ＡＤコンバータの変換精度を確実に向上させることができる。
【０００９】
また、かかる逐次比較型ＡＤコンバータにおいて、前記複数の容量素子は、第１容量素子および第２容量素子からなり、前記第１容量素子および前記第２容量素子は、前記基準値の何れかと接地との間に直列接続され、前記第１容量素子および前記第２容量素子の接続部は、前記比較器で前記アナログ値が入力されない側の入力と接続されることとする。この逐次比較型ＡＤコンバータによれば、２個の容量素子を使用する簡単な構成で、逐次比較型ＡＤコンバータの変換精度を確実に向上させることができる。
【００１０】
また、かかる逐次比較型ＡＤコンバータにおいて、前記第１容量素子および前記第２容量素子の容量比は、前記（ｍ＋ｎ）ビットに応じて、１：（２のｎ乗−１）であることとする。この逐次比較型ＡＤコンバータによれば、２個の容量素子の容量比を上記の値に設定することにより、逐次比較型ＡＤコンバータの変換精度を容易に可変とすることができる。
【００１１】
また、かかる逐次比較型ＡＤコンバータにおいて、前記制御部の出力に基づいて、前記基準値が前記比較部へ入力されるのをオンオフするスイッチ回路を、有することとする。この逐次比較型ＡＤコンバータによれば、直列抵抗体の基準値と複数の容量素子の分配値とを確実に切り替えることができる。
【００１２】
また、上記の逐次比較型ＡＤコンバータを有することを特徴とするマイクロコンピュータ。このマイクロコンピュータによれば、高い変換精度を有する逐次比較型ＡＤコンバータを小面積のチップ上に形成することができる。
【００１３】
＝＝＝逐次比較型ＡＤコンバータの構成＝＝＝
図１を参照しつつ、本発明の逐次比較型ＡＤコンバータの構成について説明する。図１は、本発明の逐次比較型ＡＤコンバータを示す図である。なお、本実施形態では、逐次比較型ＡＤコンバータは、１０ビットの変換精度を有することとする。例えば、この逐次比較型ＡＤコンバータは、直列抵抗体の基準値を基に８ビットのデジタル値を求め、さらに、複数の容量素子の分配値を基に２ビットのデジタル値を求めることとする。
【００１４】
図１において、直列抵抗体２は、アナログ電圧（アナログ値）と比較される基準電圧（基準値）を各接続部に発生するものである。つまり、直列抵抗体２は、抵抗値Ｒを有する２５６（＝２↑８）個の抵抗を電源Ｖｄｄと接地との間に直列接続し、各接続部の分圧電圧を基準電圧として発生するものである。
【００１５】
トランスミッションゲート４は、直列抵抗体２の各接続部と１対１に対応するものである。つまり、直列抵抗体２の各接続部に発生する基準電圧は、各トランスミッションゲート４の一端に供給されている。そして、何れか１個のトランスミッションゲート４が比較器（後述）の出力に応じて１／２近似法で順次オンすることによって、該当する８レベルの基準電圧がトランスミッションゲート４の他端から得られる。本実施形態の逐次比較型ＡＤコンバータでは、この８レベルの基準電圧を基に、８ビット（ｍビット）のデジタル値Ｄ９（最上位ビットＭＳＢ）〜Ｄ２を求めることとなる。
【００１６】
トランスミッションゲート６は、直列抵抗体２の連続する４個の接続部Ｃ１〜Ｃ４と１対１に対応するものである。つまり、直列抵抗体２の接続部Ｃ１〜Ｃ４に発生する基準電圧Ｖ１〜Ｖ４は、各トランスミッションゲート６の一端に供給されている。また、逐次比較型ＡＤコンバータがデジタル値Ｄ９〜Ｄ２を求めている間は、直列抵抗体２の接続部Ｃ１と対応するトランスミッションゲート６がオンして、基準電圧Ｖ１のみが上記のトランスミッションゲート６の他端から得られる。そして、逐次比較型ＡＤコンバータがデジタル値Ｄ９〜Ｄ２を求めた後は、トランスミッションゲート６が上記の比較器の出力に応じてオンオフすることによって、基準電圧Ｖ２〜Ｖ４がトランスミッションゲート６の他端から適宜の順序で得られる。本実施形態の逐次比較型ＡＤコンバータでは、この４レベルの基準電圧Ｖ１〜Ｖ４を基に、２ビット（ｎビット）のデジタル値Ｄ１およびＤ０（最下位ビットＬＳＢ）を求めることとなる。なお、トランスミッションゲート６は、トランスミッションゲート４の一部を兼用することとしてもよい。また、直列抵抗体２の接続部Ｃ１〜Ｃ４は、図１の位置に限定されるものではない。連続する４個の接続部であるならば、直列抵抗体２の如何なる位置の接続部であってもよい。また、直列抵抗体２とは別の直列抵抗体（不図示）から基準電圧Ｖ１〜Ｖ４を得ることとしてもよい。
【００１７】
コンデンサ８（第１容量素子）とコンデンサ１０（第２容量素子）は、１：３（１：（２↑ｎ−１）の容量比を有し、トランスミッションゲート６の共通の他端と接地との間に直列接続されるものである。コンデンサ８、１０は、４個のトランスミッションゲート６を適宜の順序でオンオフすることによって、４個のトランスミッションゲート６の他端から得られる差電圧（変化）を上記の容量比で分圧する。これにより、コンデンサ８、１０の接続部からは、上記の差電圧の分圧電圧が得られる。例えば、直列抵抗体２の各抵抗の抵抗値Ｒは等しいので、各抵抗の電位差をΔＶとする。このとき、トランスミッションゲート６の他端からは、差電圧ΔＶ、２ΔＶが得られ、コンデンサ８、１０の接続部からは、分圧電圧ΔＶ／４、ΔＶ／２、３ΔＶ／４という、１個の抵抗の電位差ΔＶを細分化した電圧が得られることとなる。なお、コンデンサ８、１０の動作の詳細については後述する。
【００１８】
比較器１２の＋（非反転入力）端子は、アナログ電圧が入力される端子である。比較器１２の−（反転入力）端子は、トランスミッションゲート１４を介してトランスミッションゲート４の共通の他端と接続されるとともに、コンデンサ８、１０の接続部と接続されている。つまり、比較器１２は、トランスミッションゲート１４（スイッチ回路）がオンしているとき、アナログ電圧とトランスミッションゲート４を通過する基準電圧との大小を比較することによってデジタル値Ｄ９〜Ｄ２を出力し、その後、トランスミッションゲート１４がオフすると、アナログ電圧とコンデンサ８、１０の接続部の分圧電圧とを比較することによってデジタル値Ｄ１およびＤ０を出力する。レジスタ１６は、比較器１２から得られる１０ビットのデジタル値Ｄ９〜Ｄ０を保持するものである。
【００１９】
制御部１８は、比較器１２から得られる各ビットのデジタル値が順次入力され、このデジタル値とその論理（”１”または”０”）に応じて、トランスミッションゲート４、６、１４のオンオフを制御するものである。制御部１８は、初期状態において、トランスミッションゲート１４をオンするとともに、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２と対応するトランスミッションゲート４をオンする。これにより、比較器１２は、最上位ビットのデジタル値Ｄ９を出力することとなる。その後、制御部１８は、比較器１２から得られる１ビット上位のデジタル値の論理に応じて、１／２近似法でトランスミッションゲート４の何れか１個を選択的にオンする。これにより、比較器１２は、デジタル値Ｄ８〜Ｄ２を出力することとなる。その後、制御部１８は、比較器１２から得られるデジタル値Ｄ２に応じてトランスミッションゲート１４をオフするとともに、比較器１２から得られる１ビット上位のデジタル値の論理に応じて、１／２近似法でトランスミッションゲート６を選択的にオンする。これにより、比較器１２は、デジタル値Ｄ１およびＤ０を出力することとなる。
【００２０】
＝＝＝逐次比較型ＡＤコンバータの動作＝＝＝
次に、図２を参照しつつ、本発明の逐次比較型ＡＤコンバータの動作について説明する。図２は、本発明の逐次比較型ＡＤコンバータの要部を示す図である。なお、比較器１２がデジタル値Ｄ９〜Ｄ２を出力するための動作は、従来の逐次比較型ＡＤコンバータと同様であるので、その説明を省略することとする。
【００２１】
先ず、制御部１８は、比較器１２から得られる１ビット上位のデジタル値Ｄ３の論理に応じて、基準電圧ＶＭと対応するトランスミッションゲート４をオンすることとする。このとき、コンデンサ８、１０の接続部の電圧は、基準電圧ＶＭに保持される。また、比較器１２は、アナログ電圧と基準電圧ＶＭとの大小の比較結果に基づいて、デジタル値Ｄ２を制御部１８に出力する。これにより、上記のアナログ電圧は、基準電圧ＶＭと基準電圧ＶＮとの差電圧ΔＶの間に存在することとなる。
【００２２】
制御部１８は、比較器１２からデジタル値Ｄ２が供給されることによって、トランスミッションゲート４、１４をオフする。すなわち、直列抵抗体２の基準電圧とコンデンサ８、１０の分圧電圧とを切り替える。これにより、直列抵抗体２の各接続部に発生する基準電圧は、比較器１２の−端子へ供給されることはなくなる。また、制御部１８は、トランスミッションゲート６Ａをオフするとともにトランスミッションゲート６Ｃをオンする。このとき、トランスミッションゲート６Ａ〜６Ｄの他端の差電圧は２ΔＶ（＝Ｖ３−Ｖ１）となる。コンデンサ８、１０は、この差電圧２ΔＶを容量比１：３で分圧して分圧電圧ΔＶ／２を得る。これにより、コンデンサ８、１０の接続部からは、基準電圧ＶＭと基準電圧ＶＮとの中間電圧（ＶＭ＋ΔＶ／２）が新しい基準電圧として得られることとなる。比較器１２は、アナログ電圧と基準電圧（ＶＭ＋ΔＶ／２）との大小の比較結果に基づいて、論理が”１”または”０”のデジタル値Ｄ１を制御部１８に出力する。
【００２３】
デジタル値Ｄ１の論理が”１”のとき、上記のアナログ電圧は、基準電圧（ＶＭ＋ΔＶ／２）と基準電圧ＶＮとの差電圧ΔＶ／２の間に存在することとなる。制御部１８は、比較器１２から論理”１”のデジタル値Ｄ１が供給されることによって、トランスミッションゲート６Ｃをオフするとともにトランスミッションゲート６Ｄをオンする。このとき、トランスミッションゲート６Ａ〜６Ｄの他端の差電圧はΔＶ（＝Ｖ４−Ｖ３）となる。コンデンサ８、１０は、この差電圧ΔＶを容量比１：３で分圧して分圧電圧ΔＶ／４を得る。これにより、コンデンサ８、１０の接続部からは、基準電圧（ＶＭ＋ΔＶ／２）と基準電圧ＶＮとの中間電圧（ＶＭ＋３ΔＶ／４）が新しい基準電圧として得られることとなる。比較器１２は、アナログ電圧と基準電圧（ＶＭ＋３ΔＶ／４）との大小の比較結果に基づいて、論理が”１”または”０”のデジタル値Ｄ０を制御部１８に出力する。
【００２４】
一方、デジタル値Ｄ１の論理が”０”のとき、上記のアナログ電圧は、基準電圧ＶＭと基準電圧（ＶＭ＋ΔＶ／２）との差電圧ΔＶ／２の間に存在することとなる。制御部１８は、比較器１２から論理”０”のデジタル値Ｄ１が供給されることによって、トランスミッションゲート６Ｃをオフするとともにトランスミッションゲート６Ｂをオンする。このとき、トランスミッションゲート６Ａ〜６Ｄの他端の差電圧は−ΔＶ（＝Ｖ２−Ｖ３）となる。コンデンサ８、１０は、この差電圧−ΔＶを容量比１：３で分圧して分圧電圧−ΔＶ／４を得る。これにより、コンデンサ８、１０の接続部からは、基準電圧ＶＭと基準電圧（ＶＭ＋ΔＶ／２）との中間電圧（ＶＭ＋ΔＶ／４）が新しい基準電圧として得られることとなる。比較器１２は、アナログ電圧と基準電圧（ＶＭ＋ΔＶ／４）との大小の比較結果に基づいて、論理が”１”または”０”のデジタル値Ｄ０を制御部１８に出力する。
【００２５】
制御部１８では、比較器１２から最下位ビットのデジタル値Ｄ０が供給されることによって、動作を停止する。これにより、アナログ電圧から１０ビットのデジタル値Ｄ９〜Ｄ０を得ることができる。
【００２６】
以上より、２個のコンデンサの容量比を適宜設定することによって、逐次比較型ＡＤコンバータの変換精度を８ビットから１０ビットへ確実に向上させることができる。
【００２７】
＝＝＝マイクロコンピュータへの適用＝＝＝
本実施形態の逐次比較型ＡＤコンバータは、２個のコンデンサの容量比を用いて、高い変換精度を得るものである。これにより、逐次比較型ＡＤコンバータを内蔵するマイクロコンピュータとしては、高い変換精度を有する逐次比較型ＡＤコンバータを小面積のチップ上に形成することができる。また、２個のコンデンサの容量比を用いるので、数ｐＦ程度の集積化可能な容量を設定することができる。
【００２８】
＝＝＝その他の実施形態＝＝＝
以上、本発明に係る逐次比較型ＡＤコンバータおよびマイクロコンピュータについて説明したが、上記した発明の実施の形態は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることはもちろんである。
【００２９】
≪容量素子の容量比≫
本実施形態では、コンデンサ８、１０の容量比は１：３であるが、これに限定されるものではない。つまり、コンデンサ８：１０の容量比は、逐次比較型ＡＤコンバータの変換精度に応じて、１：（２↑ｎ−１）で設定されればよいこととなる。例えば、逐次比較型ＡＤコンバータの変換精度を３ビット向上させるとき、コンデンサ８、１０の容量比は１：７となる。また、逐次比較型ＡＤコンバータの変換精度を４ビット向上させるとき、コンデンサ８、１０の容量比は１：１５となる。これにより、コンデンサ８、１０の容量比と、トランスミッションゲート６の個数とを適宜設定することにより、逐次比較型ＡＤコンバータの変換精度を容易に可変とすることができる。
【００３０】
≪容量素子の数≫
本実施形態では、コンデンサの数は２個であるが、これに限定されるものではない。例えば、３個以上のコンデンサを直列接続し、これらのコンデンサの所定の接続部から１：（２↑ｎ−１）となる分圧電圧を得ることとしてもよい。これにより、既成のコンデンサを有効に活用することができる。
【００３１】
≪スイッチ回路≫
本実施形態では、スイッチ回路は、双方向入力のトランスミッションゲート１４であるが、これに限定されるものではない。例えば、一方向入力のバイポーラトランジスタまたはＭＯＳトランジスタを適用することとしてもよい。
【００３２】
【発明の効果】
本発明によれば、複数の容量素子の分配値を使用する簡単な構成で、逐次比較型ＡＤコンバータの変換精度を確実に向上させることができる。
【図面の簡単な説明】
【図１】本発明の逐次比較型ＡＤコンバータを示す図である。
【図２】本発明の逐次比較型ＡＤコンバータの要部を示す図である。
【符号の説明】
２  直列抵抗体
４、６、１４  トランスミッションゲート
８、１０  コンデンサ
１２  比較器
１６  レジスタ
１８  制御部
【図１】
2004180065.tif 000003
【図２】
2004180065.tif 000004