(57)【要約】【課題】同期回路の回路構成をより簡素化し、処理速度の向上を図る。【解決手段】同期回路１０では、ビット列取得部１８で取得されたビット列のビットパターンに基づいて、ビット列取得部１８に入力されるクロックの反転／非反転が切り替えられる。ビット列取得部１８は、入力されるクロック（ＣＫ）の立ち上がりまたは立ち下がりのいずれか一方でサンプリングおよびビットシフトを行うから、クロックが反転すると、サンプリングタイミングひいては同期回路１０の基準タイミングが変化する。かかる構成により、クロックの周期あるいは周波数を変更する従来装置に比べて回路構成が簡素化されるので、より小型かつ高速な同期回路が得られる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリアルデータからその周期より短い周期で順次サンプリングして所定ビット数の連続したビット列を取得するビット列取得部と、
前記シフトレジスタによって取得されたビット列のビットパターンに基づいて基準タイミングの保持／変更を指示するシフト情報を取得するシフト情報取得部と、
固定周期のクロックを生成するクロック生成部と、
前記シフト情報に基づいて前記クロックの反転／非反転を切り替えるクロック補正部と、を備え、
前記ビット列取得部は、前記クロック補正部から出力されたクロックの立ち上がりまたは立ち下がりのいずれか一方をトリガとして動作し、前記クロック補正部によるクロックの反転／非反転によって前記ビット列取得部におけるサンプリングタイミングが変化することを特徴とする同期回路。
【請求項２】
さらに、前記クロック補正部からのクロックに基づく前記ビット列取得部の動作の実行／停止が、前記シフト情報に基づいて制御されることを特徴とする請求項１に記載の同期回路。
【請求項３】
前記シフト情報に基づいて前記ビット列取得部の動作の実行／停止を制御する制御信号を生成する制御信号生成部を備え、
前記ビット列取得部は、入力された前記制御信号にしたがって、前記クロック補正部からのクロックに基づく動作の実行／停止を切り替えることを特徴とする請求項２に記載の同期回路。
【請求項４】
前記シフト情報に基づいて前記クロック補正部から出力されたクロックを前記ビット列取得部に入力するか否かを切り替えるクロック入力制御部を備えることを特徴とする請求項２に記載の同期回路。
【請求項５】
全ビットパターンに対応する判定結果を記憶する記憶部を備え、
前記シフト情報取得部は前記記憶部を参照して前記ビット列取得部によって取得されたビットパターンに対応する判定結果を取得することを特徴とする請求項１〜４のうちいずれか一つに記載の同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたシリアルデータに装置の基準タイミングを同期させるべく当該基準タイミングを補正する同期回路に関する。
【０００２】
【従来の技術】
従来のこの種の技術として、例えば特許文献１に開示される同期信号生成回路が知られている。ここで、この同期信号生成回路について図１１を参照して説明する。図１１は、同期信号生成回路４０のブロック図である。
【０００３】
パラレルデータ取得部４２は、シリアルデータ（ディジタルデータ）をその周期より短い周期でサンプリングし、所定ビット数の連続したパラレルデータを取得する。進み／遅れ判別部４８は、そのパラレルデータのビットパターンから、シリアルデータに対する基準タイミング（装置側の基準となるタイミング）の進み／遅れを判別する。一例として、パラレルデータ取得部４２が、シリアルデータ１周期の８分の１のタイミングで８ビットのパラレルデータを取得し、かつ進み／遅れ判別部４８が、シリアルデータの立ち下がりのタイミングと基準タイミングとのずれを判別する場合について説明すると、パラレルデータが「１１１１００００」である場合には基準タイミングはシリアルデータの立ち下がりタイミングに同期し、「１１１１１０００」である場合には基準タイミングは遅れ、また「１１１０００００」である場合には基準タイミングは進んでいると判別される。
【０００４】
同期信号生成部５０は、進み／遅れ判別部４８の判別結果に基づいて同期信号を生成する。受信処理部５２は、この同期信号に基づいてシリアルデータをサンプリングし、情報（バイナリデータ）を取得する。
【０００５】
ここで、同期信号生成部５０は、可変分周器を含んでおり、発振器５４から出力されたクロックの分周数を変化させることによって、同期信号の周期を変化させる。すなわち、進み／遅れ判別部４８において、基準タイミングがシリアルデータに対して遅れていると判別されると、分周数を増やして基準タイミングを進め、逆に、基準タイミングがシリアルデータに対して進んでいると判別されると、分周数を減らして基準タイミングを遅らせる。また、サンプリング制御部５６は、生成された同期信号に基づいてサンプリングタイミングを変化させるようになっている。すなわち、かかる構成により、進み／遅れ判別部４８の判別結果に基づいて、パラレルデータ取得部４２のサンプリングタイミングが、基準タイミングとシリアルデータの立ち下がりとのずれ（誤差）を減らすように補正される。
【０００６】
【特許文献１】
特開２００２−２６１７４０号公報
【０００７】
【発明が解決しようとする課題】
上記特許文献１の回路は、シリアルデータに対する同期を迅速に検出するという機能を十分に発揮するものである。しかしながら、この種の回路が搭載される無線機器等の各種装置については、従来より一層の小型・軽量化や、取り扱うデータ量の増大、伝送速度の向上が望まれており、この種の回路についても、更なる小型化や処理速度の向上が望まれている。
【０００８】
【課題を解決するための手段】
本発明にかかる同期回路は、シリアルデータからその周期より短い周期で順次サンプリングして所定ビット数の連続したビット列を取得するビット列取得部と、上記シフトレジスタによって取得されたビット列のビットパターンに基づいて基準タイミングの保持／変更を指示するシフト情報を取得するシフト情報取得部と、固定周期のクロックを生成するクロック生成部と、上記シフト情報に基づいて上記クロックの反転／非反転を切り替えるクロック補正部と、を備え、上記ビット列取得部は、上記クロック補正部から出力されたクロックの立ち上がりまたは立ち下がりのいずれか一方をトリガとして動作し、上記クロック補正部によるクロックの反転／非反転によって上記ビット列取得部におけるサンプリングタイミングが変化する。
【０００９】
また、上記本発明にかかる同期回路では、さらに、上記クロック補正部からのクロックに基づく上記ビット列取得部の動作の実行／停止が、上記シフト情報に基づいて制御されるのが好適である。
【００１０】
また、上記本発明にかかる同期回路では、上記シフト情報に基づいて上記ビット列取得部の動作の実行／停止を制御する制御信号を生成する制御信号生成部を備え、上記ビット列取得部は、入力された上記制御信号にしたがって、上記クロック補正部からのクロックに基づく動作の実行／停止を切り替えるのが好適である。
【００１１】
また、上記本発明にかかる同期回路では、上記シフト情報に基づいて上記クロック補正部から出力されたクロックを上記ビット列取得部に入力するか否かを切り替えるクロック入力制御部を備えるのが好適である。
【００１２】
また、上記本発明にかかる同期回路では、全ビットパターンに対応する判定結果を記憶する記憶部を備え、上記シフト情報取得部は上記記憶部を参照して上記ビット列取得部によって取得されたビットパターンに対応する判定結果を取得するのが好適である。
【００１３】
【発明の実施の形態】
まず、本発明の第一の実施形態について図面を参照して説明する。図１は、本実施形態にかかる同期回路１０の要部の回路構成を示すブロック図、図２は、シリアルデータからのビット列の取得および基準タイミングの補正（基準タイミングを遅らせる補正）の一例を示す図、また図３は、各ビットパターン（一部のみ示す）に対応して設定されるシフト情報の一例を一覧表形式で模式的に示す図である。
【００１４】
図１に示すように、同期回路１０は、制御部（例えばＣＰＵ）１２、記憶部１４およびクロック補正部１６を含む。このうち制御部１２は、ビット列取得部１８、シフト情報取得部２０、制御信号生成部２２、受信処理部２４、発振器２６、および分周器２８を含む。
【００１５】
ビット列取得部（例えばシフトレジスタ）１８は、シリアルデータ（ディジタルデータ）を、その周期より短い所定の周期で順次サンプリングして、所定ビット数の連続したビット列を取得する。ビット列取得部１８がシフトレジスタとして構成される場合、ビット列取得部１８は、入力されるクロック（ＣＫ）の立ち上がりまたは立ち下がりのいずれか一方のタイミングで、サンプリング（およびビットシフト）を実行する。図２の例では、ビット列取得部１８は、一定周期のクロックに同期したサンプリングタイミング（上向きの矢印↑）でシリアルデータをサンプリングし、基準タイミングｔｓ１，ｔｓ２がビット列３４ａ，３４ｂの丁度中央となるタイミング（＝ビット列取得タイミング）で、そのときのビット列３４ａ，３４ｂをパラレルデータとして取得する。そして、取得されたビット列は、シフト情報取得部２０および受信処理部２４に渡される。なお、この例では、基準タイミングｔｓ１，ｔｓ２をシリアルデータのビット変化タイミングｔｐ１，ｔｐ２に対応すべきものとして設定し、また、クロックの周期は、シリアルデータの１ビットを、ビット列のビット数（図２の例では８）で分割した周期（すなわちシリアルデータの転送レートの１／８）に設定されている。
【００１６】
記憶部１４には、全ビットパターン（取得するビット列のビット数が８の場合、２５６パターン）のそれぞれに対応するシフト情報（図３）が格納されている。図３の例では、シフト情報として、「１０」（：基準タイミングを保持する指示）、「００」（：基準タイミング進める指示）、および「０１」（：基準タイミング遅らせる指示）の３種類のコードが設定されている。
【００１７】
シフト情報取得部２０は、記憶部１４を参照して、ビット列取得部１８から受け取ったビット列に対応するシフト情報を取得する。例えば、シフト情報取得部２０は、図２の１回目のビット列取得タイミングで取得されたビット列３４ａ「１１１０００００」については、図３のテーブルを参照して、シフト情報「００」（すなわち基準タイミングを進める指示）を取得する。実際、図２の例では、１回目ビット列取得タイミングで取得されたビット列３４ａの基準タイミングｔｓ１は、それに対応するシリアルデータのビット変化タイミングｔｐ１に対して遅れている。したがって、このケースでは、基準タイミングｔｓ１を進める指示は適切である。
【００１８】
制御信号生成部２２は、シフト情報に基づいて、基準タイミングを補正するための制御信号を生成する。ここで、本実施形態では、発振器２６で発生し分周器２８（分周率は固定）で分周されたクロックが、ＥＸＯＲゲート（排他的論理和ゲート）として構成されるクロック補正部１６に入力され、当該クロック補正部１６から出力されたクロックがビット列取得部１８に入力される。そして、制御信号生成部２２は、基準タイミングを進める場合は、クロック補正部１６にクロックを反転させる反転制御信号を入力する。逆に、基準タイミングを遅らせる場合は、クロック補正部１６にクロックを反転させる反転制御信号を入力するとともに、ビット列取得部１８にビット列取得部１８の動作の実行／停止を制御する動作制御信号を入力する。
【００１９】
ここで、図４および図５を参照して、基準タイミングｔｓ１を進める場合の制御信号生成部２２および各部の動作について説明する。図４は、同期回路１０のクロック波形（図１のａ点およびｂ点の波形）ならびにビット列取得部１８のサンプリングタイミングを示す図、また、図５は、クロック補正部１６における入力信号と出力信号との対応関係を示す図である。なお、図４は、図２の期間Ａについて示している。
【００２０】
さて、図４の例では、分周器２８から出力されたクロック（ａ点）は、「１」（Ｈレベル）と「０」（Ｌレベル）とのデューティ比が１：１の波形であり、その周期は、上述したように、例えば、シリアルデータの転送レートの１／８で一定である。ここで、制御信号生成部２２は、１回目のビット列取得タイミング（サンプリングタイミングｔ１１直後のタイミング）で取得されたシフト情報が、基準タイミングｔｓ１を進める指示（すなわち上記例では「０１」）であった場合、クロック１周期以内（この例では直近のクロックの立ち上がりｔ１２が到来する前）に、クロック（ａ点）を反転させるための反転制御信号を出力する。
【００２１】
ここで、上述したように、クロック補正部１６はＥＸＯＲゲートとして構成されている。したがって、図５に示すように、クロック補正部１６に反転制御信号として「１」（Ｈレベル）が入力された場合は、当該クロック補正部１６の出力すなわち補正後のクロック（ｂ点）の値は、入力されるクロック（ａ点）の値が反転されたものとなり、逆に反転制御信号として「０」（Ｌレベル）が入力された場合は、クロック（ｂ点）の値は反転されずクロック（ａ点）の値と同じになる。
【００２２】
そして、制御信号生成部２２は、図４に示すように、切り替え前の最後のサンプリングタイミングｔ１１からクロック１周期以内（すなわちタイミングｔ１２の前まで）に反転制御信号を「０」から「１」に切り替える。すると、クロック補正部１６の入力と出力とでクロックが反転され、その切り替えの後は、クロック（ａ点）の立ち下がりのタイミングが補正後のクロック（ｂ点）の立ち上がりのタイミングとなる。ここで、ビット列取得部１８のサンプリングタイミングが、図４に示すように、そのＣＫ（図１）に入力されるクロックの立ち上がりをトリガとするならば、切り替え後のサンプリングタイミングは、切り替え実施前に比べて、クロック半周期だけ進んだタイミングとなる。基準タイミングｔｓ１およびビット列取得タイミングはサンプリングタイミングを基準として決定されるから、このような制御を実行することにより、図２に示すように、１回目のビット列取得の結果に基づいて次の２回目の基準タイミングｔｓ２がクロック半周期だけ進められ、その誤差δｔ２は１回目の誤差δｔ１より小さくなる。すなわち、このような制御により、基準タイミングのシリアルデータに対する誤差が補正されることになる。なお、上述した１回目の切替以降、さらに基準タイミングを進める場合も、これと同様に、変更前の最後のサンプリングタイミングからクロック１周期までの間に反転制御信号を切り替えればよい。こうすれば、変更前の最後のサンプリングタイミングの後クロック１周期までの間に次のサンプリングタイミングが出現し、それ以降のサンプリングタイミングは切替前に対してクロック半周期ずれたタイミングでクロック１周期毎に出現することになるから、結果として、以降の基準タイミングがクロック半周期分だけ進むことになる。なお、図４の例では、クロック１周期のうち後半のタイミングでクロックを反転させたが、これを前半のタイミングで行うようにしてもよい。
【００２３】
次に、図６および図７を参照して、基準タイミングｔｓ１１（図６）を遅らせる場合の制御信号生成部２２および各部の動作について説明する。図６は、シリアルデータからのビット列の取得および基準タイミングの補正（基準タイミングを遅らせる補正）の一例を示す図、また、図７は、同期回路１０のクロック波形（図１のａ点およびｂ点の波形）ならびにビット列取得部１８のサンプリングタイミングを示す図である。なお、図７は、図６の期間Ｂについて示している。
【００２４】
シフト情報取得部２０は、図６の１回目のビット列取得タイミングで取得されたビット列３４ｃ「１１１１１０００」に対応するシフト情報として、図３のテーブルを参照して「０１」（すなわち基準タイミングを遅らせる指示）を取得する。実際、図６の例では、１回目のビット列取得タイミングで取得されたビット列３４ｃの基準タイミングｔｓ１１は、それに対応するシリアルデータのビット変化タイミングｔｐ１１に対して進んでいる。したがって、このケースでは、基準タイミングｔｓ１１を遅らせる指示は適切である。
【００２５】
ここで、制御信号生成部２２は、図７に示すように、切り替え前の最後のサンプリングタイミングｔ２１からクロック１周期以内に反転制御信号を「０」から「１」に切り替える。すると、クロック補正部１６の入力と出力とでクロックが反転され、その切り替え以降、クロック（ａ点）の立ち下がりのタイミングが補正後のクロック（ｂ点）の立ち上がりのタイミングとなる。ここまでの動作は、基準タイミングを進める場合（図４）と同じである。すなわち、ビット列取得部１８のサンプリングタイミングが、図７（および図４）に示すように、そのＣＫ（図１）に入力されるクロックの立ち上がりをトリガとするならば、切り替え実施以降のサンプリングタイミングは、そのままでは、切り替え実施前に比べて、クロック半周期だけ進んだタイミングとなってしまう。
【００２６】
ここで、本実施形態では、ビット列取得部１８は、動作制御信号が「０」（Ｌレベル）の場合にはＣＫ（図１）に入力されるクロックにしたがって動作（すなわちサンプリングおよびビットシフト）し、逆に動作制御信号が「１」（Ｈレベル）の場合には、ＣＫ（図１）の入力によらず、データを保持したままその動作が一時的に停止するように構成されている。
【００２７】
そこで、本実施形態では、動作制御信号を適切に制御して切り替え後のサンプリング（およびビットシフト）を１回だけ無効にすることで、サンプリングタイミングをクロック半周期分だけ遅らせるようにする。具体的には、制御信号生成部２２は、ビット列取得部１８に動作制御信号「１」を出力し、タイミングｔ２２におけるビット列取得部１８の動作を一時的に停止させるのである。図７から明らかなように、このような制御により、切り替え制御後のサンプリングタイミングを、切り替え制御前のサンプリングタイミングに比べてクロック半周期分だけ遅らせることができる。そして、図６に示すように、基準タイミングｔｓ１１およびビット列取得タイミングはサンプリングタイミングを基準として決定されるから、このような制御を実行することにより、１回目のビット列取得の結果に基づいて次の２回目の基準タイミングｔｓ１２がクロック半周期だけ遅れ、その誤差δｔ１２は１回目の誤差δｔ１１より小さくなり、基準タイミングのシリアルデータに対する誤差が補正される。なお、１回目の切替以降、さらに基準タイミングを遅らせる場合も、ここで述べたのと同様に、変更前の最後のサンプリングタイミングからクロック１周期以内に反転制御信号を切り替えるとともに、変更後のサンプリングタイミングを１回だけ無効にするよう、動作制御信号を「１」としてビット列取得部の動作を一時的に停止させればよい。なお、動作制御信号を「１」とする期間は、一時停止させたサンプリングタイミングの次のサンプリングタイミングの前まで（すなわち、ｔ２１の後ｔ２２の前の時点から開始し、ｔ２２の後ｔ２３の前の時点で終了する期間）であれば、その長さは限定されない（ここでｔ２３は、図７に示すように、変更前の最後のサンプリングタイミングｔ２１からクロック（ａ点）１．５周期後のタイミングである）。また、ビット列取得部１８が、動作制御信号用のレジスタ等を備え、インパルス状の動作制御信号によってその動作を切り替える場合は、上記動作制御信号を「１」とする期間の開始時点で動作を停止させるインパルスを入力し、同期間の終了時点で動作を再開させるインパルスを入力すればよい。
【００２８】
なお、ビット列を取得した時点で従前の状態を維持すれば、サンプリングタイミングおよび基準タイミングがそのまま維持されることは容易に理解できよう。
【００２９】
ところで、受信処理部２４は、ビット列取得部１８で取得されたビット列から、シリアルデータのビット情報を取得することができる。このとき、ビット列の特定のビット（例えばＡ０）のデータをシリアルデータのビット情報としてもよいし、記憶部１４に各ビットパターンに対応するビット情報を格納しておき、受信処理部２４がこれを参照して、取得されたビット列に対応するビット情報を取得するようにしてもよい。
【００３０】
次に、本発明の第二の実施形態について図面を参照して説明する。図８は、本実施形態にかかる同期回路１０ａの要部の回路構成を示すブロック図である。なお、本実施形態にかかる同期回路１０ａは、上記第一の実施形態にかかる同期回路１０と同様の構成要素を含んでいる。以下では、それら構成要素については同じ符号を付し、重複する説明を省略する。
【００３１】
同期回路１０ａは、クロック補正部１６の出力したクロックをビット列取得部１８に入力するか否かを切り替える入力制御部３０を備える。この入力制御部３０は、例えばＯＲゲート（論理和ゲート）として構成され、制御信号生成部３２がシフト情報に基づいて生成した入力制御信号とクロック補正部１６の出力したクロックとが入力される。図９は、入力制御部３０における入力信号と出力信号との対応関係を示す図である。この図９に示すように、クロック補正部１６の出力の値と入力制御信号の値とがともに「０」（Ｌレベル）である場合のみ、入力制御部３０の出力の値は「０」となり、それ以外の場合は「１」となる。ここで、ビット列取得部１８は、クロック（ＣＫ）の値が維持されると、データを保持したまま動作を停止する。したがって、入力制御信号の値が「０」のときは、クロック補正部１６からの出力がそのままビット列取得部１８に入力され、ビット列取得部１８はクロック（ｂ点）にしたがって動作する。逆に入力制御信号の値が「１」のときは、ビット列取得部１８はデータを保持したまま動作を停止することになる。
【００３２】
同期回路１０ａは、基準タイミングを進める制御については、上記第一の実施形態にかかる同期回路１０と全く同様に行うので、ここでは説明しない。基準タイミングを遅らせる制御については、同期回路１０ａは、動作制御信号に替えて上述した入力制御信号を用い、入力制御部３０を適切に動作させることによって行う。以下、図１０および図６を参照して、基準タイミングを遅らせる場合の動作について説明する。図１０は、同期回路１０のクロック波形（図８のａ点、ｂ点およびｃ点の波形）ならびにビット列取得部１８のサンプリングタイミングを示す図である。なお、ここでは、図６と同じ状況下で、基準タイミングｔｓ１１を遅らせる場合について説明することとする。ちなみに、本実施形態にかかる同期回路１０ａによって得られるタイミング補正の効果は、第一の実施形態にかかる同期回路１０によって得られるものと同じになる。そして、図１０は、図６の期間Ｂについて示している。
【００３３】
クロック（ａ点）、反転制御信号、および補正後のクロック（ｂ点）の波形は、上述したものと全く同様であるので、ここでは説明しない（図７参照）。
【００３４】
一方、本実施形態では、動作制御信号に替えて上記入力制御信号を適切に制御し、切り替え後のサンプリングを１回だけ無効にすることで、サンプリングタイミングをクロック半周期分だけ遅らせるようにする。具体的には、制御信号生成部３２は、入力制御部３０に入力制御信号「１」を入力することで、タイミングｔ２２でビット列取得部１８（のＣＫ）に有効なクロックが入力されないようにし、ビット列取得部１８の動作を一時的に停止させるのである。図１０から明らかなように、このような制御により、切り替え制御後のサンプリングタイミングを、切り替え制御前のサンプリングタイミングに比べてクロック半周期分だけ遅らせることができる。そして、図６に示すように、基準タイミングｔｓ１１およびビット列取得タイミングはサンプリングタイミングを基準として決定されるから、このような制御を実行することにより、１回目のビット列取得の結果に基づいて次の２回目の基準タイミングｔｓ１２がクロック半周期だけ遅れ、その誤差δｔ１２は１回目の誤差δｔ１１より小さくなり、基準タイミングのシリアルデータに対する誤差が補正される。なお、１回目の切替以降、さらに基準タイミングを遅らせる場合も、ここで述べたのと同様に、変更前の最後のサンプリングタイミングからクロック１周期以内に反転制御信号を切り替えるとともに、変更後のサンプリングタイミングを１回だけ無効にするよう、入力制御信号を「１」としてビット列取得部の動作を一時的に停止させればよい。なお、入力制御信号を「１」とする期間は、一時停止させるサンプリングタイミングの次のサンプリングタイミングの前まで（すなわちｔ２１の後ｔ２２の前の時点から開始し、ｔ２２の後ｔ２３の前の時点で終了する期間）であれば、その長さは限定されない（ここでｔ２３は、図１０に示すように、変更前の最後のサンプリングタイミングｔ２１からクロック（ａ点）１．５周期後のタイミングである）。
【００３５】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態には限定されない。例えば、上記実施形態では、ビット列取得部１８は、制御部（例えばＣＰＵ）１２，１２ａ内に設けられるシリアルデータ通信用のシフトレジスタとして構成することができるが、これには限られず、ビット列取得部１８を、制御部１２，１２ａと別個の素子として設けてもよい。なお、上記実施形態のような構成とすれば、装置構成の更なる小型・軽量化が図れるとともに、処理速度を更に高速化できるというメリットがある。また、上述した実施形態では、クロック補正部１６を制御部１２と別個に構成しているが、これらをまとめて一つの素子（例えばＤＳＰ等）としても構わない。
【００３６】
さらに、クロック補正部１６や入力制御部３０の構成も、上記実施形態に開示した構成には限定されず、これらと同じ作用効果を奏する種々の等価回路を適用しても良いし、あるいは一部異なる構成としてもよい。例えば、図１の同期回路１０あるいは図８の同期回路１０ａは、ＥＸＯＲゲート（１６）を削除した構成とすれば、１クロック単位で進み／遅れ制御を実行することができる。かかる構成によれば、回路がより小型化されるというメリットがある。また、図８の同期回路１０ａのＯＲゲート（３０）の代わりにＡＮＤゲートを用いることもできる。
【００３７】
ところで、上記実施形態では、図３に示すように、本来同期状態に最も近いビットパターン「１１１１００００」，「００００１１１１」に対応するシフト情報を、敢えて「０１」（すなわち基準タイミングを遅らせる指示）としている。
これは、これらビットパターンを「同期状態」としてタイミングを保持することにすると、「同期状態」におけるシリアルデータのビット変化タイミング（ｔｐｎ）と基準タイミング（ｔｓｎ）との誤差（δｔｎ）の最大値が１．５ビットとなるのに対して、本実施形態のように「０１」とすれば、誤差（δｔｎ）の最大値は１ビットとなり、制御の安定性が向上するからである。なお、「０１」に替えて「００」（すなわち基準タイミング進める指示）としても同様の効果が得られる。そして、上記実施形態では、図３に示すように、全ビットのうち特定のビット（例えばビット列が８ビットの場合２ビット以下）だけが他と異なる値になる場合（例えば「１１１１１００１」や「１１１１０１１１」）など、ビット列にノイズが含まれると考えられるビットパターンについて、シフト情報を「１０」とし、タイミングを保持するようにしている。
【００３８】
【発明の効果】
以上説明した本発明にかかる同期回路によれば、ビットパターンによって可変分周器の分周率を変化させ、クロックの周期を調整していた従来回路に比べ、回路構成がより簡素化されるとともに、その制御が容易化されるため、同期回路ひいてはこれを搭載する無線装置等の更なる小型化・軽量化が図れるとともに、処理速度の高速化が図れるというメリットがある。
【図面の簡単な説明】
【図１】本発明の第一の実施形態にかかる同期回路の概略構成を示すブロック図である。
【図２】本発明の実施形態にかかる同期回路によるビット列の取得および基準タイミングの補正の一例（基準タイミングを進める場合）について示す図である。
【図３】本発明の実施形態にかかる同期回路においてビットパターンに対応して設定されるシフト情報の一例を示す図である。
【図４】本発明の第一の実施形態にかかる同期回路のクロックおよび反転制御信号の波形ならびにサンプリングタイミングの一例（基準タイミングを進める場合）を示す図である。
【図５】本発明の実施形態にかかる同期回路のクロック補正部における入力値と出力値との対応を示す図である。
【図６】本発明の実施形態にかかる同期回路によるビット列の取得および基準タイミングの補正の一例（基準タイミングを遅らせる場合）について示す図である。
【図７】本発明の第一の実施形態にかかる同期回路のクロックおよび反転制御信号の波形ならびにサンプリングタイミングの一例（基準タイミングを遅らせる場合）を示す図である。
【図８】本発明の第二の実施形態にかかる同期回路の概略構成を示すブロック図である。
【図９】本発明の第二の実施形態にかかる同期回路の入力制御部における入力値と出力値との対応を示す図である。
【図１０】本発明の第二の実施形態にかかる同期回路のクロックおよび反転制御信号の波形ならびにサンプリングタイミングの一例（基準タイミングを遅らせる場合）を示す図である。
【図１１】従来の同期信号生成回路のブロック図である。
【符号の説明】
１０，１０ａ  同期回路、１２，１２ａ  制御部、１４  記憶部、１６  クロック補正部、１８  ビット列取得部、２０  シフト情報取得部、２２，３２  制御信号生成部、２４  受信処理部、２６  発振器、２８  分周器、３０  入力制御部、３４ａ，３４ｂ，３４ｃ，３４ｄ  ビット列。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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