(57)【要約】【課題】 本発明は、サブシステムでデータバス効率(data bus efficiency)の損失がほとんどなく、命令及びアドレスバスに対して向上した信号無欠性(signal integrity)を確保し、命令及びアドレスバスに係わる回路ブロック、通信方式及びシステム構成を簡略化するものに関する。【解決手段】 サブシステムは、周波数が互いに異なる第１クロック信号と第２クロック信号を発生するクロック発生手段を含むマスタと、マスタから命令及びアドレスを要求されると、それに当たる結果をマスタにリターンして通信が行える複数個のスレーブを含み、第１クロック信号は該当するスレーブに命令及びアドレスを要求する時に使われ、第２クロック信号はデータを該当するスレーブへ転送時に使われる。【選択図】図３
2004348705.tif 000002
【特許請求の範囲】
【請求項１】
周波数が互いに異なる第１クロック信号及び第２クロック信号を発生するクロック発生手段を含むマスタと; 及び
前記マスタから命令及びアドレスを要求されると、 それに当たる結果をマスタにリターンして通信が行われる複数個のスレーブを含み、
前記第１クロック信号は、該当前記スレーブに命令及びアドレスを要求する時に使われ、 前記第２クロック信号はデータを該当前記スレーブに転送する時に使われることを特徴とするサブシステム。
【請求項２】
前記マスタは、命令及びアドレスを要求する時に使われる前記第１クロック信号のライジングエッジでのみ、命令及びアドレスにあたる前記スレーブに転送することを特徴とする請求項１に記載のサブシステム。
【請求項３】
前記マスタは、命令及びアドレスを要求する時に使われる前記第１クロック信号のポーリングエッジでのみ、命令及びアドレスをあたる前記スレーブに転送することを特徴とする請求項１に記載のサブシステム。
【請求項４】
前記マスタは、命令及びアドレスを要求する時に使われる前記第１クロック信号のライジングエッジ及びポーリングエッジを同時に利用して、命令及びアドレスをあたる前記スレーブに転送することを特徴とする請求項１に記載のサブシステム。
【請求項５】
前記スレーブはメモリモジュール、 レシーバー(receiver), 演算装置(ALU) 中のいずれか一つを使うことを特徴とする請求項１に記載のサブシステム。
【請求項６】
前記第１クロック信号の周波数は前記第２クロック信号の周波数より低いことを特徴とする請求項１に記載のサブシステム。
【請求項７】
前記クロック発生手段はクロック同期手段であることを特徴とする請求項１に記載のサブシステム。
【請求項８】
前記クロック発生手段は前記第１クロック信号を分周して前記第２クロック信号を発生する分周手段を含むことを特徴とする請求項７に記載のサブシステム。
【請求項９】
前記クロック発生手段は、
前記第１クロック信号を駆動する第１駆動手段及び
前記第２クロック信号を駆動する第２駆動手段を含むことを特徴とする請求項７または請求項８に記載のサブシステム。
【請求項１０】
前記クロック同期手段は、位相遅延同期手段(PLL)であることを特徴とする請求項７に記載のサブシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタとスレーブを含むサブシステムに関するものである。更に詳しくは、命令及びアドレスバスに対するクロック信号の周波数とデータバスに対するクロック信号の周波数を別々に設定して、命令及びアドレス関連回路を単純化させることができるサブシステム(memory sub-system)に関するものである。
【背景技術】
【０００２】
図１は、一般的なメモリサブシステムをあらわした概念ブロック図である。
【０００３】
メモリサブシステムはメモリ制御部(master)１と、 複数個のメモリ装置(slave)２を含む。 ここではメモリ装置２がメモリモジュール(memory module)やメモリデバイス(memory device)から構成される場合を例として説明しているが、 システム設計によってレシーバー(receiver)、演算装置(ALU) などが使われることができる。
【０００４】
メモリ制御部１は複数個のメモリ装置２に、命令及びアドレスを命令バス３及びアドレスバス４を通じてそれぞれ伝達して制御する。ここで、 メモリ制御部１は、チップ選択信号ＣＳによって該当するメモリ装置２を選択して活性化させる。
【０００５】
またメモリ制御部１は、データバス５を通じて入力されたデータを該当するメモリ装置２に格納し、メモリ装置２に格納されたデータを外部に出力する。
【０００６】
この時、すべてのメモリ装置２の動作は、クロック信号対CLK、CLKbに同期して行われ、クロック信号対CLK、CLKbはクロックバス６を通じてメモリ制御部１から各メモリ装置２に転送される。
【０００７】
図２ａ及び図２ｂは図１に図示したメモリサブシステムの動作タイミングをあらわした図面である。ここでは４００MHz クロック信号CLKを使う場合を例として説明する。 またクロック信号CLKのライジングエッジ(rising edge)でのみ命令及びアドレスをサンプリングする場合を例として説明する。
【０００８】
図２ａはサブシステムがライトＷＲ、ライトＷＲ、リードＲＤ、ライトＷＲ、ライトＷＲ命令を順次に行なう場合をあらわした動作タイミング図であり、図２ｂはサブシステムがリードＲＤ、リードＲＤ、ライトＷＲ、リードＲＤ、リードＲＤ命令を順次に行なう場合をあらわした動作タイミング図である。
【０００９】
高周波システムにおいて命令/アドレス及びデータをサンプリングするためにメモリ装置内部またはメモリモジュール上にPLL(Phase Locked Loop)やDLL(Delay Locked Loop) 回路を使わなければならないという問題点がある。
【００１０】
また、サンプリングのためのタイミングウィンドウ(timing window)セットアップ時間(setup time) 及びホールディングタイム(holding time))が減って信号無欠性(signal integrity)が悪化し、これを解決するための回路ブロック及びシステムボード設計を追加しなければならない。 即ち、相対的に設計が難しいという問題点がある。
【特許文献１】特開平１１−２４９９１０
【特許文献２】特開２０００−３４７９１７
【特許文献３】特開２０００−２６９６３６（Ｐ２０００−２９６３６Ａ）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記問題点を解決するための本発明の目的は、命令及びアドレス関連回路とデータ関連回路の動作周波数を別々に設定し、命令及びアドレス関連回路の構成を簡潔化し、命令及びアドレスセットアップ及びホールド時間を確保して安定した動作を行えるサブシステムを提供するものである。
【課題を解決するための手段】
【００１２】
前記目的を果たすための本発明のサブシステムは、複数個のマスタ及び複数個のスレーブを含み、前記マスタが該当するスレーブに命令及びアドレスを要求し、前記該当するスレーブはマスタから命令及びアドレスを要求されると、それに当たる結果をマスタにリターンする通信が行われるサブシステムにおいて、前記マスタが該当するスレーブに命令及びアドレスを要求する時に使われる周波数と異なる周波数のクロック信号を使ってデータを該当するスレーブに転送することを特徴とする。
【発明の効果】
【００１３】
本発明によると、サブシステムは命令及びアドレスバスに対して使うクロック信号の周波数を、データバスに対して使うクロック信号の周波数より低く設定し、命令及びアドレスバスに対して向上した信号無欠性(signal integrity)を確保することができ、命令及びアドレスバスに係る回路ブロック、通信方式及びシステム構成を単純化することができる效果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の望ましい実施形態を添付の図面に基づいて詳細に説明する。
【００１５】
図３は、本発明によるメモリサブシステムをあらわした概念ブロック図である。
【００１６】
メモリサブシステムは、メモリ制御部(master)１０と, 複数個のメモリ装置 (slave)２０を含む。ここではメモリ装置２０がメモリモジュール(memory module)やメモリデバイス(memory device)からなる場合を例として説明しているが、システム設計によってレシーバー(receiver)、演算装置(ALU) などが使われることができる。
【００１７】
メモリ制御部１０は複数個のメモリ装置２０に命令及びアドレスを命令バス３０及びアドレスバス４０を通じてそれぞれ伝達して制御する。 ここで、メモリ制御部１０はチップ選択信号ＣＳによって該当するメモリ装置２０を選択して活性化させる。
またメモリ制御部１０は、データバス５０を通じて入力されたデータを該当するメモリ装置２０に格納し、メモリ装置２０に格納されたデータを外部に出力する。
【００１８】
この時, 命令及びアドレス関連動作は低い周波数を有するクロック信号対 CCLK, CCLKbに同期して行われ、データ関連動作は高い周波数を有するクロック信号対 DCLK, DCLKbに同期して行われる。
【００１９】
メモリ制御部１０は、命令及びアドレス関連動作を制御する低い周波数を持つクロック信号対 CCLK, CCLKbとデータ関連動作を制御する高い周波数を持つクロック信号対 DCLK, DCLKbを発生するクロック同期回路１１を含む。
【００２０】
図４は図３に図示されたメモリ制御部１０のクロック同期回路１１をあらわした詳細ブロック図である。クロック同期回路１１は、位相同期ループ(Phase Locked Loop; PLL) または遅延同期ループ(Delay Locked Loop; DLL)が使われる。ここでは位相同期ループを使う場合を例として説明する。
【００２１】
クロック同期回路１１は、位相検出器(phase detector)１２、電荷ポンプ(charge pump)１３、RC ループフィルター(RC loop filter)１４、電圧制御オシレーター(Voltage Controlled Oscillator; VCO)１５、分周率の異なる二つの分周器(divider)１６、１７及び二つの駆動部(driver)１８、１９を含む。
【００２２】
位相検出器１２は、システムクロック信号ＳＣＬＫの位相と1/N分周器１６から出力されたフィードバッククロック信号ＦＣＬＫの位相を比べた値によって制御信号ＵＰ、ＤＮを出力する。
【００２３】
電荷ポンプ１３は制御信号ＵＰ、ＤＮによって一定電圧VDを作る。
【００２４】
ループフィルター１４は、低域通過フィルター(Low Pass Filter)からなり, 電荷ポンプ１３から出力された電圧VDをフィルタリングして高周波成分をとり除いてDC制御電圧VCを出力する。
【００２５】
電圧制御オシレーター１５は、ループフィルター１４から出力された制御電圧 VCに比例する周波数を持つクロック信号ＩＣＬＫを出力する。
【００２６】
一番目の分周器１６は同期時間を減らすため, 電圧制御オシレーター１５から出力されたクロック信号 ICLKの周期を一定分周の割合(1/N)に分周する。
【００２７】
二番目の分周器１７は命令及びアドレス関連動作をデータ関連動作より低い周波数を持つクロック信号に同期させるために電圧制御オシレーター１５から出力されたクロック信号 ICLKを一定分周の割合(1/M)に分周する。 ここで分周割合は１/２を使う場合を例として説明する。
【００２８】
一番目の駆動部１８は電圧制御オシレーター１５から出力されたクロック信号ICLKを駆動させてデータ関連動作を同期させるためのクロック信号 DCLK、 DCLKbを発生する。
【００２９】
二番目の駆動部１９は、二番目の分周器１７から出力されたクロック信号を駆動させて命令及びアドレス関連動作を同期させるためのクロック信号 CCLK、CCLKbを発生する。
【００３０】
したがって、クロック同期装置１１は入力されたシステムクロック信号SCLKに内部クロック信号DCLK、CCLKを同期させ、命令及びアドレス関連動作が同期するクロック信号 CCLKは、データ関連動作が同期するクロック信号DCLKの周波数が二番目の分周器１７によって１/２分周したクロック信号が使われる。
【００３１】
図５ａ及び図５ｂは、図３に図示されたメモリサブシステムの動作タイミングをあらわした図面である。ここでは命令及びアドレスバスに対するクロック信号ＣＣＬＫの周波数は２００MHzで、データバスに対するクロック信号 ＤＣＬＫの周波数は４００MHzの場合を例として説明する。 またクロック信号 ＣＬＫのライジングエッジ(rising edge)でのみ命令及びアドレスをサンプリングする場合を例として説明する。
【００３２】
図５aはサブシステムがライトＷＲ、ライトＷＲ、リードＲＤ、ライトＷＲ、ライトＷＲ命令を順次に行う場合をあらわした動作タイミング図であり、図５bはサブシステムがリードＲＤ、リードＲＤ、ライトＷＲ、リードＲＤ、リードＲＤ命令を順次に行う場合をあらわした動作タイミング図である。
【００３３】
使われるクロック信号の周波数が低くなるにしたがい、命令及びアドレスバスによって送信される信号のタイミングウィンドウが拡大するので、命令及びアドレスバスを通じて信号の伝達において広いマージンの確保を可能とする。
【００３４】
したがってクロック信号ＣＬＫのスキュ(skew)を減らすための回路(PLL, DLL, DCC(duty cycle corrector) などを用いることなく、安定的に動作することができる。 即ち、向上した信号無欠性(signal integrity)を得ることができ、回路を単純に設計することができる。
【産業上の利用可能性】
【００３５】
以上で詳述したように、本発明によるサブシステムは命令及びアドレスバスに対して使うクロック信号の周波数を、データバスに対して使うクロック信号の周波数より低く設定して、命令及びアドレスバスに対して向上した信号無欠性(signal integrity)を確保することができ、命令及びアドレスバスに係わる回路ブロック、通信方式及びシステム構成を単純化させることができる效果がある。
【図面の簡単な説明】
【００３６】
【図１】一般的なメモリサブシステムをあらわした概念ブロック図である。
【図２ａ】図１に図示されたメモリサブシステムの動作タイミング図である。
【図２ｂ】図1に図示されたメモリサブシステムの動作タイミング図である。
【図３】本発明によるメモリサブシステムをあらわした概念ブロック図である。
【図４】図３に図示されたメモリ制御部のクロック同期回路をあらわした詳細ブロック図である。
【図５ａ】図３に図示されたメモリサブシステムの動作タイミング図である。
【図５ｂ】図３に図示されたメモリサブシステムの動作タイミング図である。
【符号の説明】
【００３７】
１０   メモリ制御部
１１   クロック同期回路
１２   位相比較器
１３   電荷ポンプ
１４   ループフィルター
１５   電圧制御オシレーター
１６   分周器(1/N)
１７   分周器(1/2)
１８、１９   駆動部
２０  メモリ装置
３０   命令バス
４０   アドレスバス
５０   データバス
【図１】
2004348705.tif 000003
【図２ａ】
2004348705.tif 000004
【図２ｂ】
2004348705.tif 000005
【図３】
2004348705.tif 000006
【図４】
2004348705.tif 000007
【図５ａ】
2004348705.tif 000008
【図５ｂ】
2004348705.tif 000009