(57)【要約】【課題】  データの出力遅延と電力消費が減少され、さらにハードウェアの複雑化を減少させることができる高速フーリエ変換プロセッサを提供する。【解決手段】  メモリバンクとラディックス(radix)−２ＦＦＴ部を有する信号変換部はロングプリアンブルとデータを有するＯＦＤＭ信号を周波数領域のＯＦＤＭ信号に変換し出力する。ラディックス−２ＦＦＴ部はパイプライン構造を有し、メモリバンクに貯蔵されたロングプリアンブルをＦＦＴ変換してメモリバンクに貯蔵し、さらにバッファリングされて入力されるデータとダイレクト入力データに対してＦＦＴ変換し、ＦＦＴ変換されたデータをメモリバンクに貯蔵する。メモリバンクは４個のメモリを含み、ＦＦＴ変換前と後のロングプリアンブルを各々貯蔵し、ＦＦＴ変換されたデータが入力されるにつれて、貯蔵されたロングプリアンブル又はＦＦＴ変換されたデータを復調のために出力する。【選択図】    図３
2004312682.tif 000002
【特許請求の範囲】
【請求項１】
第１ロングプリアンブルと、第１データを含むシンボルを有する直交周波数分割多重変調（ＯＦＤＭ）信号を復調するための高速フーリエ変換プロセッサにおいて、
前記第１ロングプリアンブルの終了ポイントの検出に応答してタイミング信号を出力するタイミング獲得部と、
前記タイミング信号に応答して第１コントロール信号と第２コントロール信号を出力する制御部と、
前記第１コントロール信号に応答して前記第１ロングプリアンブルを貯蔵し、前記貯蔵された第１ロングプリアンブルを第２ロングプリアンブルにＦＦＴ変換して貯蔵し、前記第１データが順次に入力されるにつれて、前記第１データを第２データにＦＦＴ変換して貯蔵し、前記第２ロングプリアンブルと前記第２データを出力する信号変換部と、
前記第２コントロール信号に応答して前記信号変換部から出力される前記第２ロングプリアンブルと前記第２データをクロック周波数に同期させ、同期された第２ロングプリアンブルと第２データを出力する周波数領域等化部とを含むことを特徴とする高速フーリエ変換プロセッサ。
【請求項２】
前記信号変換部は、
前記第１コントロール信号に応答して入力される第１データを一時貯蔵し、一時貯蔵された前記第１データを出力する入力バッファと、
前記第１ロングプリアンブルと前記第１データを貯蔵し、さらに前記第２ロングプリアンブルと前記第２データを貯蔵し、前記第１コントロール信号に応答して貯蔵された前記第１、第２ロングプリアンブルと前記第１、第２データを出力するメモリバンクと、
前記第１コントロール信号に応答して前記メモリバンクに貯蔵された前記第１ロングプリアンブルをリードしてＦＦＴ変換して周波数領域の前記第２ロングプリアンブルに変換し、変換された第２ロングプリアンブルを前記メモリバンクに貯蔵し、さらに前記第１コントロール信号に応答して前記入力バッファから提供される前記第１データとダイレクト入力される前記第１データに対してＦＦＴ変換して周波数領域の前記第２データに変換し、変換された第２データを前記メモリバンクに貯蔵する周波数変換部とを含むことを特徴とする請求項１に記載の高速フーリエ変換プロセッサ。
【請求項３】
前記メモリバンクは第１乃至第４メモリを含むことを特徴とする請求項２に記載の高速フーリエ変換プロセッサ。
【請求項４】
前記入力バッファがシングルポートを有して、入力されるシンボルのＮ／２サンプルを貯蔵することを特徴とする請求項２に記載の高速フーリエ変換プロセッサ。
【請求項５】
前記周波数変換部はパイプライン構造を有するラディックス（ｒａｄｉｘ）−２ＦＦＴ部を含むことを特徴とする請求項２に記載の高速フーリエ変換プロセッサ。
【請求項６】
前記メモリバンクが入／出力機能を有することを特徴とする請求項２に記載の高速フーリエ変換プロセッサ。
【請求項７】
前記第１乃至第４メモリの各々は前記シンボルのＮ／２サンプルを貯蔵することを特徴とする請求項３に記載の高速フーリエ変換プロセッサ。
【請求項８】
Ｎサンプルの同一のシーケンスを各々有する第１及び第２ロングプリアンブルと、前記第１ロングプリアンブル、前記第２ロングプリアンブル及び第１データを含むシンボルを有する直交周波数分割多重変調（ＯＦＤＭ）信号の高速フーリエ変換方法において、
前記ＯＦＤＭ信号が入力されるにつれて、前記第１及び第２ロングプリアンブルを第１乃至第４メモリに順次に貯蔵する段階（ａ）と、
前記第２ロングプリアンブルの終了ポイントの検出に応答して前記第１乃至第４メモリに貯蔵された前記第１及び第２ロングプリアンブルをリードして第３及び第４ロングプリアンブルに各々ＦＦＴ変換し、前記第３及び第４ロングプリアンブルを前記第１及び第２メモリに順次に貯蔵する段階（ｂ）と、
前記第１及び第２ロングプリアンブルに対するＦＦＴを終了することにより、バッファリング入力される第１データとダイレクト入力される第２データを各々第３データ及び第４データにＦＦＴ変換してメモリに順次に貯蔵し、前記メモリに貯蔵された前記第３データを出力する段階（ｃ）と、
前記シンボルが最終シンボルであるか否かをチェックし、最終シンボルであるとチェックされた場合には終了し、最終シンボルではないとチェックされた場合には前記段階（ｃ）にフィードバックする段階（ｄ）とを含むことを特徴とする高速フーリエ変換方法。
【請求項９】
前記段階（ｃ）は、
前記第１及び第２ロングプリアンブルがＦＦＴにより変換された場合、メモリのリード／ライトを制御する第１トグル信号を設定する段階（ｃ−１）と、
前記第１トグル信号が設定されるにつれて、前記第１及び第２データがＦＦＴにより変換されたか否かをチェックする段階（ｃ−２）と、
前記第１及び第２データがＦＦＴにより変換された場合、前記第３及び第４データを前記第１及び第３メモリに順次に貯蔵し、前記第２及び第４メモリに貯蔵された前記第３データを順次に出力する段階（ｃ−３）と、
前記第１トグル信号を反転させてメモリのライト／リードを制御する第２トグル信号を設定する段階（ｃ−４）とを含むことを特徴とする請求項８に記載の高速フーリエ変換方法。
【請求項１０】
前記段階（ｃ−３）は、
前記第１データがＦＦＴにより変換された場合、前記第２データを前記第２及び第４メモリに順次に貯蔵し、前記第１及び第３メモリに貯蔵された前記第３データを順次に出力する段階（ｃ−３１）をさらに含むことを特徴とする請求項９に記載の高速フーリエ変換方法。
【請求項１１】
前記第１トグル信号が前記第１及び第３メモリのリードを制御し、さらに前記第２及び第４メモリのライトを制御し、前記第２トグル信号が前記第１及び第３メモリのライトを制御し、さらに前記第２及び第４メモリのリードを制御することを特徴とする請求項９に記載の高速フーリエ変換方法。
【請求項１２】
前記第１データはＦＦＴポイントの１／２ほど遅延されたデータであることを特徴とする請求項８に記載の高速フーリエ変換方法。
【請求項１３】
第１ロングプリアンブルと第１データを含むシンボルを有するＯＦＤＭ信号を受信し、受信されたＯＦＤＭ信号をベースバンドＯＦＤＭ信号に変換して前記ＯＦＤＭ信号の実数（Ｉチャンネル）と前記ＯＦＤＭ信号の虚数部（Ｑチャンネル）を発生させ、発生された前記ＯＦＤＭ信号の実数部と前記ＯＦＤＭ信号の虚数部を出力する複素検出部と、
前記ＯＦＤＭ信号の実数部と前記ＯＦＤＭ信号の虚数部をデジタル変換し、デジタル変換されたＯＦＤＭ信号の実数部と虚数部を出力するＡ／Ｄ変換部と、
前記デジタルＯＦＤＭ信号に対して高速フーリエ変換を実施する高速フーリエ変換プロセッサと、
前記高速フーリエ変換された実数部及び虚数部ＯＦＤＭ信号の提供を受けて復調する復調部とを含み、
前記高速フーリエ変換プロセッサは、
前記第１ロングプリアンブルの終了ポイントの検出に応答してタイミング信号を出力するタイミング獲得部と、
前記タイミング信号に応答して第１コントロール信号と第２コントロール信号を出力する制御部と、
前記第１コントロール信号に応答して前記第１ロングプリアンブルを貯蔵し、貯蔵された第１ロングプリアンブルを第２ロングプリアンブルにＦＦＴ変換して貯蔵し、さらに前記第１データが順次に入力されるにつれて前記第１データを第２データにＦＦＴ変換して貯蔵し、前記第２ロングプリアンブルと前記第２データを出力する信号変換部と、
前記第２コントロール信号に応答して前記信号変換部から出力される前記第２ロングプリアンブルと前記第２データをクロック周波数に同期させ、同期された第２ロングプリアンブルと第２データを出力する周波数領域等化部とを含むことを特徴とする直交周波数分割多重変調（ＯＦＤＭ）方式の受信装置。
【請求項１４】
前記信号変換部は、
前記第１コントロール信号に応答して入力される第１データを一時貯蔵し、一時貯蔵された前記第１データを出力する入力バッファと、
前記第１ロングプリアンブルと前記第１データを貯蔵し、さらに前記第２ロングプリアンブルと前記第２データを貯蔵し、前記第１コントロール信号に応答して貯蔵された前記第１、第２ロングプリアンブルと前記第１、第２データを出力するメモリバンクと、
前記第１コントロール信号に応答して前記メモリバンクに貯蔵された前記第１ロングプリアンブルをリードしてＦＦＴ変換して周波数領域の前記第２ロングプリアンブルに変換し、変換された第２ロングプリアンブルを前記メモリバンクに貯蔵し、さらに前記第１コントロール信号に応答して前記入力バッファから提供される前記第１データとダイレクト入力される前記第１データに対してＦＦＴ変換して周波数領域の前記第２データに変換し、変換された第２データを前記メモリバンクに貯蔵する周波数変換部とを含むことを特徴とする請求項１３に記載の直交周波数分割多重変調（ＯＦＤＭ）方式の受信装置。
【請求項１５】
前記メモリバンクがロングプリアンブル区間でＦＦＴ入力バッファ機能を実施し、前記ロングプリアンブル区間を経過した区間でＦＦＴ出力バッファ機能を実施することを特徴とする請求項１４に記載の直交周波数分割多重変調（ＯＦＤＭ）方式の受信装置。
【請求項１６】
前記メモリバンクが前記ＯＦＤＭ信号のＮ／２サンプルを各々貯蔵するための第１乃至第４メモリを含むことを特徴とする請求項１４に記載の直交周波数分割多重変調（ＯＦＤＭ）方式の受信装置。
【請求項１７】
前記入力バッファがシングルポートメモリを含み、Ｎ／２サンプルを受信することを特徴とする請求項１４に記載の直交周波数分割多重変調（ＯＦＤＭ）方式の受信装置。
【請求項１８】
第１ロングプリアンブルと、第１データを含むシンボルを有する直交周波数分割多重変調（ＯＦＤＭ）信号を復調するための高速フーリエ変換プロセッサにおいて、
前記第１データを一時的に貯蔵する入力バッファと、
前記第１ロングプリアンブルを貯蔵するメモリバンクと、
前記メモリバンクに貯蔵された前記第１ロングプリアンブルを周波数領域の第２ロングプリアンブルにＦＦＴ変換し、その第２ロングプリアンブルを前記メモリバンクに貯蔵し、さらに前記第１データを周波数領域の第２データにＦＦＴ変換し、その第２データを前記メモリバンクに貯蔵するＦＦＴユニットとを含むことを特徴とする高速フーリエ変換プロセッサ。
【請求項１９】
前記メモリバンクは前記第１及び第２プリアンブル及び前記第１及び第２データを受信し、かつ前記第１及び第２プリアンブルと前記第１及び第２データを出力することにより、入／出力機能を実施することを特徴とする請求項１８に記載の高速フーリエ変換プロセッサ。
【請求項２０】
第１ロングプリアンブルと、第１データを含むシンボルを有する直交周波数分割多重変調（ＯＦＤＭ）信号を復調するための高速フーリエ変換方法において、
前記第１データを入力バッファに一時的に貯蔵する段階と、
前記第１ロングプリアンブルをメモリバンクにダイレクト貯蔵する段階と、
前記メモリバンクに貯蔵された前記第１ロングプリアンブルを周波数領域の第２ロングプリアンブルにＦＦＴ変換して前記第２ロングプリアンブルを前記メモリバンクに貯蔵する段階と、
前記入力バッファに一時的に貯蔵された前記第１データを周波数領域の第２データにＦＦＴ変換して前記第２データを前記メモリバンクに貯蔵する段階とを含むことを特徴とする高速フーリエ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高速フーリエ変換プロセッサ及び方法に関するものであり、より詳しくは、直交周波数分割多重変調方式の受信装置に利用される高速フーリエ変換プロセッサ及び方法に関するものである。
【背景技術】
【０００２】
一般に、直交周波数分割多重変調（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ；以下ＯＦＤＭと称する）は時間軸により直列に入力されるデータを並列に変換して逆高速フーリエ変換（Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ；ＩＦＦＴ）を実施した後、直列に再度変換してＯＦＤＭ受信装置に転送する変調方式である。ＯＦＤＭ受信装置では入力された信号をデジタル信号に変換する。ここで、デジタル変換された信号は高速フーリエ変換（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ；以下、ＦＦＴと称する）されて元来の信号に復元される。
【０００３】
無線モデム標準であるＩＥＥＥ８０２．１１ａで、信号はＯＦＤＭ方式を利用して送／受信される。ＯＦＤＭ送信システム側では信号の同期のためにショートプリアンブル（Ｓｈｏｒｔ  Ｐｒｅａｍｂｌｅ）とロングプリアンブル（Ｌｏｎｇ  Ｐｒｅａｍｂｌｅ）をパケット（ｐａｃｋｅｔ）前半部に転送し、ＯＦＤＭ受信システム側ではプリアンブルを通じて同期してＯＦＤＭ信号を復調する。
【０００４】
図１は一般のＯＦＤＭ信号のパケット（ｐａｃｋｅｔ）構造を説明するための図として、特にＩＥＥＥ８０２．１１ａによるＯＦＤＭ信号のパケット構造を説明するための図である。
【０００５】
図１に示すように、ＯＦＤＭ信号のパケットには周期が各々１６，６４サンプルである二種類のプリアンブルが定義されているが、ｔ１からｔ１０までは周期が１６サンプルであるショートプリアンブルを、Ｔ１とＴ２は周期が６４サンプルであるロングプリアンブルを各々示す。プリアンブル一つのサンプルの長さは５０ｎｓであり、プリアンブル全体の長さは１６μｓの長さを有する。
【０００６】
ＩＥＥＥ８０２．１１ａで、ｔ１からｔ７区間は信号検出、自動利得制御（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ；ＡＧＣ）及びダイバーシティ選択（Ｄｉｖｅｒｓｉｔｙ  ｓｅｌｅｃｔｉｏｎ）のために割り当てられ、ｔ８からｔ１０区間は概略的（ｃｏａｒｓｅ）搬送波周波数オフセット（ｏｆｆｓｅｔ）とシンボル同期オフセット推定のために割り当てられ、Ｔ１、Ｔ２区間は細密（ｆｉｎｅ）な搬送波周波数オフセットとチャンネル推定を実施するように割り当てられる。
【０００７】
また、ＧＩ２はＮ／２サンプルガードインターバル（ｇｕａｒｄ  ｉｎｔｅｒｖａｌ）であり、ＧＩはＮ／４サンプルガードインターバルである。ここで、ＮはＦＦＴポイントであり、シンボルはＦＦＴポイントに可変インターバルを合わせたものである。例えば、ＦＦＴポイントを６４とすれば、可変インターバルを含む前記シンボルは８０である。
【０００８】
以上で、ＯＦＤＭ受信装置はロングプリアンブルを利用し、ＦＦＴのタイム領域と周波数領域のロングプリアンブルを同時に利用することができる。だから、ロングプリアンブルの場合、ＯＦＤＭ受信装置は信号をバッファリングさせて信号を遅延させる。
【特許文献１】ヨーロッパ特許公報第０，４７８，１２８Ａ２明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ＯＦＤＭ信号遅延を最少化するためにバッファの構造及びＦＦＴの構造を変更して低電力及びハードウェアの減少を達成することができる高速フーリエ変換プロセッサを提供することにある。
【００１０】
本発明の他の目的は、上述した高速フーリエ変換プロセッサを用いた高速フーリエ変換方法を提供することにある。
【００１１】
さらに、本発明の他の目的は、上述した高速フーリエ変換プロセッサを有するＯＦＤＭ受信装置を提供することにある。
【課題を解決するための手段】
【００１２】
上述した目的を達成するための本発明による高速フーリエ変換プロセッサは、
第１ロングプリアンブル（ｌｏｎｇ  ｐｒｅａｍｂｌｅ ）と、第１データを含むシンボルを有する直交周波数分割多重変調（ＯＦＤＭ）信号を復調するための高速フーリエ（ｆａｓｔ  Ｆｏｕｒｉｅｒ）変換プロセッサにおいて、前記第１ロングプリアンブルの終了ポイントの検出に応答してタイミング信号を出力するタイミング獲得部と、前記タイミング信号に応答して第１コントロール信号と第２コントロール信号を出力する制御部と、前記第１コントロール信号に応答して前記第１ロングプリアンブルを貯蔵し、前記貯蔵された第１ロングプリアンブルを第２ロングプリアンブルにＦＦＴ変換して貯蔵し、前記第１データが順次に入力されるにつれて、前記第１データを第２データにＦＦＴ変換して貯蔵し、前記第２ロングプリアンブルと前記第２データを出力する信号変換部と、第２コントロール信号に応答して前記信号変換部から出力される前記第２ロングプリアンブルと前記第２データをクロック周波数に同期させ、同期された第２ロングプリアンブルと第２データを出力する周波数領域等化部（ｅｑｕａｌｉｚｅｒ）とを含む。
【００１３】
上述した目的を達成するための本発明による高速フーリエ変換方法は、Ｎサンプルの同一のシーケンスを各々有する第１及び第２ロングプリアンブルと、前記第１ロングプリアンブル、前記第２ロングプリアンブル及び第１データを含むシンボルを有する直交周波数分割多重変調（ＯＦＤＭ）信号の高速フーリエ変換方法において、前記ＯＦＤＭ信号が入力されるにつれて、前記第１及び第２ロングプリアンブルを第１乃至第４メモリに順次に貯蔵する段階（ａ）と、前記第２ロングプリアンブルの終了ポイントの検出に応答して前記第１乃至第４メモリに貯蔵された前記第１及び第２ロングプリアンブルをリードして第３及び第４ロングプリアンブルに各々ＦＦＴ変換し、前記第３及び第４ロングプリアンブルを前記第１及び第２メモリに順次に貯蔵する段階（ｂ）と、前記第１及び第２ロングプリアンブルに対するＦＦＴを終了することにより、バッファリング入力される第１データとダイレクト入力される第２データを各々第３データ及び第４データにＦＦＴ変換してメモリに順次に貯蔵し、前記メモリに貯蔵された前記第３データを出力する段階（ｃ）と、前記シンボルが最終シンボルであるか否かをチェックし、最終シンボルであるとチェックされた場合には終了し、最終シンボルではないとチェックされた場合には前記段階（ｃ）にフィードバックする段階（ｄ）とを含む。
【００１４】
上述した目的を達成するための本発明による直交周波数分割多重変調（ＯＦＤＭ）受信装置は、第１ロングプリアンブルと第１データを含むシンボルを有するＯＦＤＭ信号を受信し、受信されたＯＦＤＭ信号をベースバンドＯＦＤＭ信号に変換して前記ＯＦＤＭ信号の実数（Ｉチャンネル）と前記ＯＦＤＭ信号の虚数部（Ｑチャンネル）を発生させ、発生された前記ＯＦＤＭ信号の実数部と前記ＯＦＤＭ信号の虚数部を出力する複素検出部と、前記ＯＦＤＭ信号の実数部と前記ＯＦＤＭ信号の虚数部をデジタル変換し、デジタル変換されたＯＦＤＭ信号の実数部と虚数部を出力するＡ／Ｄ変換部と、前記デジタルＯＦＤＭ信号に対して高速フーリエ変換を実施する高速フーリエ変換プロセッサと、前記高速フーリエ変換された実数部及び虚数部ＯＦＤＭ信号の提供を受けて復調する復調部とを含む。前記高速フーリエ変換プロセッサは、上述したものと同一である。
【００１５】
上述した他の目的を達成するための本発明による高速フーリエ変換プロセッサは、第１ロングプリアンブルと、第１データを含むシンボルを有する直交周波数分割多重変調（ＯＦＤＭ）信号を復調するための高速フーリエ変換プロセッサにおいて、前記第１データを一時的に貯蔵する入力バッファと、前記第１ロングプリアンブルを貯蔵するメモリバンクと、前記メモリバンクに貯蔵された前記第１ロングプリアンブルを周波数領域の第２ロングプリアンブルにＦＦＴ変換し、その第２ロングプリアンブルを前記メモリバンクに貯蔵し、さらに前記第１データを周波数領域の第２データにＦＦＴ変換し、その第２データを前記メモリバンクに貯蔵するＦＦＴユニットとを含む。
【００１６】
また、上述した他の目的を達成するための本発明による高速フーリエ変換方法は、第１ロングプリアンブルと、第１データを含むシンボルを有する直交周波数分割多重変調（ＯＦＤＭ）信号を復調するための高速フーリエ変換方法において、前記第１データを入力バッファに一時的に貯蔵する段階と、前記第１ロングプリアンブルをメモリバンクにダイレクト貯蔵する段階と、前記メモリバンクに貯蔵された前記第１ロングプリアンブルを周波数領域の第２ロングプリアンブルにＦＦＴ変換して前記第２ロングプリアンブルを前記メモリバンクに貯蔵する段階と、前記入力バッファに一時的に貯蔵された前記第１データを周波数領域の第２データにＦＦＴ変換して前記第２データを前記メモリバンクに貯蔵する段階とを含む。
【発明の効果】
【００１７】
上記のような本発明によると、並列メモリ構造を使用することによりＯＦＤＭ信号の処理遅延を減少させることができ、さらにメモリのポートをシングルポートに変換し、メモリを再使用することにより、ハードウェアのサイズを減少させることができる。また、パイプライン構造のＦＦＴを使用することにより、動作電力を減少させることができる。即ち、ハードウェアの複雑度を減少させることができ、かつ低電力設計をすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の望ましい一実施形態を詳細に説明する。
【００１９】
図２は本発明によるＯＦＤＭ受信装置を説明するための図である。
【００２０】
図２に示すように、本発明によるＯＦＤＭ受信装置は、チューナ１０、複素検出部２０、Ａ／Ｄ変換部３０、高速フーリエ変換プロセッサ４０及び復調部５０を含む。また、ＯＦＤＭ受信装置は外部から受信されるＯＦＤＭ信号を復調し、復調されたＯＦＤＭ信号を再生装置（図示せず）などに提供する。
【００２１】
チューナ１０は受信ユニット（図示せず）に連結され、ＯＦＤＭ送信装置（図示せず）から転送されるＯＦＤＭ信号９を受信ユニットを通じて受信し、受信されたＯＦＤＭ信号９を中間周波数範囲を有するＯＦＤＭ信号１１に変換し、変換されたＯＦＤＭ信号１１を複素検出部２０に提供する。
【００２２】
複素検出部２０はチューナ１０から提供されるＯＦＤＭ信号１１をベースバンドのＯＦＤＭ信号に変換してＯＦＤＭ信号の実数部（ｒｅａｌ  ｐａｒｔ、Ｉチャンネル）２１ＩとＯＦＤＭ信号の虚数部（ｉｍａｇｉｎａｒｙ  ｐａｒｔ、Ｑチャンネル）２１Ｑを発生させ、発生されたＯＦＤＭ信号の実数部２１ＩとＯＦＤＭ信号の虚数部２１ＱをＡ／Ｄ変換部３０に提供する。
【００２３】
Ａ／Ｄ変換部３０はＯＦＤＭ信号の実数部２１ＩとＯＦＤＭ信号の虚数部２１Ｑをデジタル変換し、デジタル変換されたＯＦＤＭ信号の実数部３１ＩとＯＦＤＭ信号の虚数部３１Ｑを高速フーリエ変換プロセッサ４０に提供する。
【００２４】
高速フーリエ変換プロセッサ４０はＡ／Ｄ変換部３０に連結され、デジタルＯＦＤＭ信号（３１Ｉ、３１Ｑ）を受信し、ＯＦＤＭ信号のシンボルを複素数（ｃｏｍｐｌｅｘ  ｎｕｍｂｅｒ）演算を通じて高速フーリエ変換する。これを数式に定義すると次のとおりである。
【００２５】
まず、ＦＦＴ定義式でＦＦＴの入力を実数部と虚数部で表現すると、〔数１〕のとおりである。
【００２６】
【数１】
2004312682.tif 000003
【００２７】
ここで、ｘ（ｎ）はＦＦＴの入力であり、ａ（ｎ）は実数部であり、ｂ（ｎ）は虚数部である。ＦＦＴの出力も次の〔数２〕のように表現することができる。
【００２８】
【数２】
2004312682.tif 000004
【００２９】
これをＦＦＴ一般式に代入して整理すると、次の〔数３〕乃至〔数５〕のとおりである。
【００３０】
【数３】
2004312682.tif 000005
【００３１】
【数４】
2004312682.tif 000006
【００３２】
【数５】
2004312682.tif 000007
【００３３】
このような、高速フーリエ変換によりＯＦＤＭ信号はデジタル変調波形の周波数軸で実数部と虚数部に各々分けられる。
【００３４】
復調部５０は高速フーリエ変換プロセッサ４０から高速フーリエ変換された実数部及び虚数部ＯＦＤＭ信号（４１Ｉ、４１Ｑ）の提供を受けて復調する。勿論、復調されたＯＦＤＭ信号５１は再生のために外部の処理装置（図示せず）に転送される。
【００３５】
上述した高速フーリエ変換プロセッサ４０をさらに詳細に説明する。
【００３６】
図３は本発明の実施形態による高速フーリエ変換プロセッサを説明するための図であり、図４は図３によるデータ遅延を説明するための図である。
【００３７】
まず、図３に示すように、本発明の実施形態による高速フーリエ変換プロセッサ４０はタイミング獲得部２１０、信号変換部２２０、制御部２３０及び周波数領域等化部（ｅｑｕａｌｉｚｅｒ）２４０を含む。高速フーリエ変換プロセッサ４０は、図２のＡ／Ｄ変換部３０から提供されるデジタル変換された時間領域のＯＦＤＭ信号３１を周波数領域の信号に変換し、変換されたＯＦＤＭ信号を高速フーリエ変換プロセッサ４０のクロック周波数に同調させ、同調されたＯＦＤＭ信号４１をデコーダ（図示せず）に出力する。ここで、デコーダは同調されたＯＦＤＭ信号を復調するための復調器５００の入力端に連結される。また、説明の便宜のために複素検出部２０で分離された実数部のＯＦＤＭ信号と虚数部のＯＦＤＭ信号を分離せずに、一つのＯＦＤＭ信号として説明する。
【００３８】
タイミング獲得部２１０はＯＦＤＭ信号３１のロングプリアンブル（図１のＴ１、Ｔ２）の終了ポイントを検出し、検出されたタイミング信号２１１を制御部２３０に提供する。
【００３９】
信号変換部２２０はＦＦＴ入力バッファ２２１、パイプラインＦＦＴ構造のラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２及びメモリバンク２２３を含む。また、信号変換部２２０は制御部２３０から提供される各種のコントロール信号２３１、２３２、２３３に応答して時間領域のＯＦＤＭ信号を周波数領域のＯＦＤＭ信号に変換し、変換されたＯＦＤＭ信号２２０ａを周波数領域等化部（ｅｑｕａｌｉｚｅｒ）２４０に提供する。
【００４０】
詳細には、ＦＦＴ入力バッファ２２１はシングルポートを有し、ＦＦＴ入力バッファ２２１に入力されるＯＦＤＭ信号３１をＮ／２サンプル貯蔵し、入力されたＯＦＤＭ信号３１のＮ／２サンプル以上のサンプルがＦＦＴ入力バッファ２２１に貯蔵される時、ラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２に提供する。ここで、貯蔵されるＯＦＤＭ信号はデジタル変換された信号として、ロングプリアンブル以後のデータのうちのＮ／２サンプルに該当するデータである。
【００４１】
ラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２はパイプライン構造を有し、制御部２３０から提供されるコントロール信号２３３に応答してメモリバンク２２３に貯蔵されたロングプリアンブルをリードしてＦＦＴ変換して周波数領域のロングプリアンブルに変換し、変換されたロングプリアンブルをメモリバンク２２３に貯蔵する。また、ラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２は制御部２３０から提供されるコントロール信号２３３に応答してＦＦＴ入力バッファ２２１から提供されるＯＦＤＭ信号３１ｂとラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２にダイレクト入力されるＯＦＤＭ信号３１ｃに対してＦＦＴ変換して周波数領域のＯＦＤＭ信号に変換し、変換されたＯＦＤＭ信号をメモリバンク２２３に貯蔵する。図３に示すように、ＦＦＴ変換のためにラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２がメモリバンク２２３から読んだ信号、望ましくはロングプリアンブルを符号２２３ａで表記し、ラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２によりＦＦＴ変換されてメモリバンク２２３に提供される信号であるロングプリアンブルやデータを符号２２２ａで表記する。
【００４２】
特に、上述したパイプラインＦＦＴ構造は規則的な構造であり、簡単に制御され、シリアル（ｓｅｒｉａｌｌｙ）入／出力をするために高い性能を要求する応用分野で広く使用される構造である。一つのバタフライプロセッシング素子（Ｂｕｔｔｅｒｆｌｙ  Ｐｒｏｃｅｓｓｉｎｇ  Ｅｌｅｍｅｎｔ）はラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２の各ステージに相応する。
【００４３】
メモリバンク２２３は第１乃至第４メモリ２２３Ａ、２２３Ｂ、２２３Ｃ、２２３Ｄを含
む。図４に示すように、メモリバンク２２３はタイミング獲得後Ｎ／２クロックのサイクルの間にロングプリアンブルの平均値をメモリバンク２２３に全て入力し、この時点からＦＦＴの出力メモリの役割を実施する。また、ロングプリアンブル以後からは直列に入力されるデータのうちの前半部データはＦＦＴ入力バッファ２２１に貯蔵され、データのうちの後半部データは入力即ラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２の入力に割り当てられる。上述したメモリバンク２２３の入／出力構造に対しては後述する図７及び図８で詳細に説明する。
【００４４】
特に、上述したメモリバンク２２３に含まれた第１乃至第４メモリ２２３Ａ、２２３Ｂ、２２３Ｃ、２２３Ｄは各々シングルポートメモリである。各々のメモリはロングプリアンブルが各メモリに入力されるまではＦＦＴの入力バッファとして動作を実施し、ロングプリアンブルが各メモリに入力された後にはＦＦＴ出力バッファとしての動作を実施するので、高速フーリエ変換プロセッサ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ  Ｐｒｏｃｅｓｓｏｒ）または高速フーリエ変換プロセッサを有するＯＦＤＭ受信装置を具現する場合において、ハードウェアを減少させることができる。
【００４５】
制御部２３０はタイミング獲得部２１０から獲得したタイミング信号２１１に応答して信号変換部２２０に備えられるＦＦＴ入力バッファ２２１、パイプラインＦＦＴ構造のラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２及びメモリバンク２２３の動作を制御するコントロール信号２３１、２３２、２３３を出力する。また、制御部２３０は周波数領域等化部（ｅｑｕａｌｉｚｅｒ）２４０の出力を制御するコントロール信号２３４を出力する。
【００４６】
周波数領域等化部（ｅｑｕａｌｉｚｅｒ）２４０は制御部２３０から提供されるコントロール信号２３４が入力されるにつれて、ロングプリアンブルであるＴ１、Ｔ２の算術平均値を利用してメモリバンク２２３から出力されるＦＦＴ変換された結果値２２０ａを高速フーリエ変換プロセッサ４０のクロック周波数に同期させ、周波数同期されたＦＦＴ結果値４１をデコーダ（図示せず）に出力する。
【００４７】
動作時、ラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２はメモリバンク２２３に貯蔵されたロングプリアンブルをリードしてＦＦＴ変換した後、メモリバンク２２３に貯蔵する。また、ラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２はＦＦＴ入力バッファ２２１を通じて入力されるデータとラディックス（ｒａｄｉｘ）−２ＦＦＴ部２２２にダイレクト入力されるデータに対してＦＦＴ変換し、ＦＦＴ変換されたデータをメモリバンク２２３に貯蔵する。メモリバンク２２３はＦＦＴ変換前と後のロングプリアンブルを各々貯蔵し、ＦＦＴ変換されたデータが入力されるにつれて既に貯蔵されたＦＦＴ変換後のロングプリアンブルまたはＦＦＴ変換されたデータを復調のために周波数領域等化部（ｅｑｕａｌｉｚｅｒ）２４０に出力する。
【００４８】
図５は図３のＦＦＴ部２２２を詳細に図示した図として、特に、パイプライン構造のラディックス（ｒａｄｉｘ）−２ＦＦＴを示す。パイプライン構造のラディックス（ｒａｄｉｘ）−２ＦＦＴは〔特許文献１〕「パイプラインされた高速フーリエ変換プロセッサ」‘ＰＩＰＥＬＩＮＥＤ  ＦＡＳＴ  ＦＯＵＲＩＥＲ  ＴＲＡＮＳＦＯＲＭ  ＰＲＯＣＥＳＳＯＲ’に記載されている。ここで、パイプラインされた高速フーリエ変換プロセッサはカスケード（ｃａｓｃａｄｅ）に連結された４個のバタフライプロセッシング素子を含む。バタフライプロセッシング素子はＢＡＵと略称される。
【００４９】
これらバタフライプロセッシング素子の各々は入力ポートに受信されたデータを処理して、次ステージの入力ポートに連続的に印加されたり、素子が最終第４ステージである場合は、マルチプレックサを経てメモリ位置に印加される一対の出力信号を発生させる。
【００５０】
図５に示すように、パイプライン構造を有するラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２は第１乃至第６バタフライステージ２５１、２５２、２５３、２５４、２５５、２５６を有する。
【００５１】
各々のバタフライステージはアッパー及びロー入力端とアッパー及びロー出力端を各々有するラディックス(ｒａｄｉｘ)−２バタフライプロセッシング素子２５１１、２５２１、２５３１、２５４１、２５５１と、アッパー及びロー入力端とアッパー及びロー出力端を有するスイッチング素子２５１３、２５２３、２５３３、２５４３、２５５３と、ラディックス(ｒａｄｉｘ)−２バタフライプロセッシング素子のロー出力端とスイッチング素子のロー入力端に備えられる第１遅延素子２５１２、２５２２、２５３２、２５４２、２５５２と、スイッチング素子のアッパー出力端と次段のラディックス(ｒａｄｉｘ)−２バタフライプロセッシング素子のアッパー入力端に備えられる第２遅延素子２５１４、２５２４、２５３４、２５４４、２５５４とを含む。ここで、最終段のバタフライステージ２５６はアッパー及びロー入力端とアッパー及びロー出力端を各々有する一つのラディックス(ｒａｄｉｘ)−２バタフライプロセッシング素子２５６１のみを有する。
【００５２】
即ち、図５に示すように、本発明の実施形態によるラディックス(ｒａｄｉｘ)−２ＦＦＴは、〔数６〕個のバタフライステージと〔数７〕個の複素掛け算機を含む。
【００５３】
【数６】
2004312682.tif 000008
【００５４】
【数７】
2004312682.tif 000009
【００５５】
ラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２、望ましくは最終段のラディックス(ｒａｄｉｘ)−２バタフライプロセッシング素子２５１６によりＦＦＴ処理されたデータはシンボル別に図３のメモリバンク２２３内の第１及び第２メモリ２２３Ａ、２２３Ｂまたは第３及び第４メモリ２２３Ｃ、２２３Ｄに交互に貯蔵され、周波数領域等化部(ｅｑｕａｌｉｚｅｒ)２４０にＦＦＴとは反対に出力する。即ち、第１及び第２メモリ２２３Ａ、２２３ＢにＦＦＴ変換されたデータが貯蔵される時、メモリバンク２２３は第３及び第４メモリ２２３Ｃ、２２３Ｄに貯蔵されたデータを周波数領域等化部(ｅｑｕａｌｉｚｅｒ)２４０に出力し、第３及び第４メモリ２２３Ｃ、２２３ＤにＦＦＴ変換されたデータが貯蔵される時、メモリバンク２２３は 第１及び第２メモリ２２３Ａ、２２３Ｂに貯蔵されたデータを周波数領域等化部(ｅｑｕａｌｉｚｅｒ)２４０に出力する。
【００５６】
図５によるラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２は１／４クロック率を使用しながらも、従来のラディックス(ｒａｄｉｘ)−２ＦＦＴと同一の総ＦＦＴ処理遅延であるＮ／２サンプルを使用した。
【００５７】
例えば、６４ポイントＦＦＴの場合、本発明の実施形態によるラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２は４個の複素掛け算機、４個のＮ／２シングルポートメモリ、Ｎ／２Ｔ．Ｄ．Ｌ（ＴＤＬ；Ｔａｐｐｅｄ  Ｄｅｌａｙ  Ｌｉｎｅ）を同一のサンプル率で動作させるので、動作電力を減少させることができる。
【００５８】
図６は上述した図５のパイプライン構造のＦＦＴ部の動作を図示した図である。上述した図５ではラディックス(ｒａｄｉｘ)−２  ６４−ポイントパイプラインＦＦＴの構造を図示したが、ここでは説明の便宜上ラディックス(ｒａｄｉｘ)−２  ６４−ポイントパイプラインＦＦＴの構造とこれによるデータの流れを図示する。
【００５９】
各々のスイッチＳＷ１、ＳＷ２、ＳＷ３に入力されるデータが交差され、各計算に合うバタフライ素子に入力され、最終段のバタフライ素子が周波数領域に変換されたＯＦＤＭ信号を出力することを確認することができる。
【００６０】
以上で説明したように、本発明の実施形態による高速フーリエ変換プロセッサはメモリ比重を大幅に減少させることができる。詳細には、メモリバンク２２３の各メモリはシングルポートメモリであり、ロングプリアンブルがメモリバンク２２３に入力される時、ＦＦＴ入力バッファとしての役割を実施し、ロングプリアンブルがメモリバンク２２３に入力された後はＦＦＴ出力バッファとしての役割を実施する。その結果、本発明の高速フーリエ変換プロセッサはハードウェアの数を減少させることができる。
【００６１】
ロングプリアンブル以後、全て信号はラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２の入力端に入力されるまで遅延されない。その結果、ラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２が１／２クロック率で動作してもデータ処理遅延が減少する効果が得られる。具体的に、タイミング獲得が起こっているデータは第１乃至第４メモリ２２３Ａ、２２３Ｂ、２２３Ｃ、２２３Ｄに順次に貯蔵され、図７の矢印地点でタイミング獲得が決定されると、現在貯蔵しているメモリの次のアドレスがＴ１の第一貯蔵位置になる。
【００６２】
６４−ポイントＦＦＴで第１メモリ２２３Ａのアドレス１５でタイミング獲得が発生した場合、メモリに貯蔵されたデータは図７に図示されたような分布を有する。
【００６３】
図７は上述した図３のメモリバンクＦＦＴ入力構造を図式的に説明するための図であり、図８は上述した図３のメモリバンクＦＦＴ出力構造を図式的に説明するための図である。
【００６４】
図７及び図８に示すように、メモリバンク２２３はタイミング獲得後、Ｎ／２クロックサイクルの間にロングプリアンブルＴ１、Ｔ２の平均値をラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に全て入力する。ロングプリアンブルの平均値がラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に全て入力された後、メモリバンク２２３はＦＦＴの出力メモリの役割を実施する。シングルデータ以後、ＦＦＴ入力バッファ２２１に貯蔵された前半部Ｎ／２のデータはラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に貯蔵され、後半部データは入力即ラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に入力されるので、サンプルバッファ遅延を無くすことができる。
【００６５】
結果的に、ロングプリアンブルのラディックス(ｒａｄｉｘ)−２ＦＦＴ入力信号は次のような順序でＮ／２サイクルの間に成される。
----------------------------------------------------------------------------
（Ｂ１６＋Ｄ１６）／２、（Ｃ１６＋Ａ１６）／２
（Ｂ１７＋Ｄ１７）／２、（Ｃ１７＋Ａ１７）／２
．．．（中略）．．．
（Ｃ０＋Ａ０）／２、（Ｂ０＋Ｄ０）／２
．．．（中略）．．．
（Ｃ１５＋Ａ１５）／２、（Ｂ１５＋Ｄ１５）／２
----------------------------------------------------------------------------
【００６６】
図７に示すように、メモリバンク２２３はタイミング獲得後、Ｎ／２クロックサイクルの間にロングプリアンブルＴ１、Ｔ２の平均値をラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に全て入力する。ロングプリアンブルの平均値がラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に全て入力された後、メモリバンク２２３はＦＦＴの出力メモリの役割を実施する。シングルデータ以後、ＦＦＴ入力バッファ２２１に貯蔵された前半部Ｎ／２のデータはラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に貯蔵され、後半部データは入力即ラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に入力されるので、サンプルバッファ遅延を無くすことができる。
【００６７】
以上で説明したように、本発明の実施形態によるＯＦＤＭ受信装置は低電力設計のためにパイプラインＦＦＴ構造を採択し、バッファ出力に所要される処理遅延を除去するために並列バッファを使用することにより、全体的な信号遅延を減少させると共に並列バッファのＦＦＴ出力バッファ再使用によりハードウェア的な効率性まで得ることができる。
【００６８】
図９及び図１０は本発明によるＯＦＤＭ受信装置に利用したデータ復調過程を説明するための順序図として、特に、本発明の実施形態によるＯＦＤＭ受信装置に利用したデータ復調過程を説明するための順序図である。
【００６９】
図６、図９及び図１０に示すように、制御部２３０はタイミング獲得が発生したか否かをチェックし（段階Ｓ１０５）、タイミング獲得が発生した場合には第１乃至第４メモリ２２３Ａ、２２３Ｂ、２２３Ｃ、２２３ＤはＡ／Ｄ変換部から直接入力されるデジタル変換されたロングプリアンブルを順次に貯蔵する（段階Ｓ１１０）。
【００７０】
続いて、タイミング獲得部２１０は同期信号検出であるか否かをチェックし（段階Ｓ１１５）、同期信号未検出であるとチェックされた場合には、段階Ｓ１１０にフィードバックし、同期信号検出であるとチェックされた場合には、第１及び第３メモリ２２３Ａ、２２３Ｃに貯蔵された第１ロングプリアンブルがラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２の第１入力端子（以下、ローラディックス(ｒａｄｉｘ)−２ＦＦＴという）に入力され、第２及び第４メモリ２２３Ｂ、２２３Ｄに貯蔵された第２ロングプリアンブルがラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２の第２入力端子（以下、アッパーラディックス(ｒａｄｉｘ)−２ＦＦＴという）に入力され、その後に第１、第２ロングプリアンブルがＦＦＴ変換される（段階Ｓ１２０）。勿論、第１ロングプリアンブルがアッパーラディックス(ｒａｄｉｘ)−２ＦＦＴに入力され、第２ロングプリアンブルがローラディックス(ｒａｄｉｘ)−２ＦＦＴに入力され、その後に第１、第２ロングプリアンブルが全てＦＦＴにより変換されるようにすることもできる。
【００７１】
続いて、ラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２は第１、第２ロングプリアンブルが全てＦＦＴにより変換されたか否かをチェックし（段階Ｓ１２５）、第１及び第２ロングプリアンブルがＦＦＴにより全て変換されない場合は、段階Ｓ１２０にフィードバックする。
【００７２】
第１及び第２ロングプリアンブルがＦＦＴにより全て変換された場合は、各シンボルのＭ／２番目データが入力されたか否かをチェックする（段階Ｓ１３２）。各シンボルのＭ／２番目データが未入力であるとチェックされた場合には段階Ｓ１３２にフィードバックし、各シンボルのＭ／２番目データが入力されたとチェックされた場合にはダイレクト入力される第１データをローラディックス(ｒａｄｉｘ)−２ＦＦＴに提供してＦＦＴ変換を実施し、変換された第１データをメモリバンク２２３に貯蔵する。さらに、ＦＦＴ入力バッファ２２１を通じて入力された第２データをアッパーラディックス(ｒａｄｉｘ)−２ＦＦＴに提供してＦＦＴ変換を実施し、変換された第２データをメモリバンク２２３に貯蔵する（段階Ｓ１３４）。例えば、高速フーリエ変換プロセッサ４０が６４−ポイントＯＦＤＭ信号をＦＦＴ処理する場合、３３番目データが入力されると、ＦＦＴ入力バッファ２２１に貯蔵された第一データと３３番目データがＦＦＴ変換のためにラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に入力され、第二データと３４番目データがＦＦＴ変換のためにラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に入力される。
【００７３】
続いて、ラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２は入力されたシンボルが最終シンボルであるか否かをチェックして（段階Ｓ１３６）、最終シンボルであるとチェックされた場合には終了し、最終シンボルではないとチェックされた場合には段階Ｓ１３２にフィードバックして持続的にＦＦＴ変換を実施する。ここで、入力されたシンボルが最終シンボルであると、メッセージはデコーダや復調部などを通じてラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２に提供される。
【００７４】
一方、段階Ｓ１２５で第１及び第２ロングプリアンブルがＦＦＴにより変換された場合、トグル信号が‘０’に設定され（段階Ｓ１４２）、ラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２はＦＦＴの終了可否をチェックする（段階Ｓ１４４）。
【００７５】
段階Ｓ１４４でＦＦＴが未終了であるとチェックされた場合には、ＦＦＴが終了するまで待機するが、ＦＦＴが終了であるとチェックされた場合にはＦＦＴ出力が第１及び第３メモリ２２３Ａ、２２３Ｃに貯蔵され、第２及び第４メモリ２２３Ｂ、２２３Ｄに貯蔵されたＦＦＴ結果が出力される（段階Ｓ１４６）。ここで、 第１及び第３メモリ２２３Ａ、２２３ＣにはＭ／２サンプルが貯蔵され、第２及び第４メモリ２２３Ｂ、２２３ＤからはＭサンプルが出力される。
【００７６】
また、段階Ｓ１４４でＦＦＴが終了であるとチェックされた場合にはＦＦＴ出力が第２及び第４メモリ２２３Ｂ、２２３Ｄに貯蔵され、第１及び第３メモリ２２３Ａ、２２３Ｃに貯蔵されたＦＦＴ結果が出力される（段階Ｓ１４７）。ここで、第２及び第４メモリ２２３Ｂ、２２３ＤにはＭ／２サンプルが貯蔵され、 第１及び第３メモリ２２３Ａ、２２３ＣからはＭサンプルが出力される。
【００７７】
トグル信号が‘０’から‘１’に反転され（段階Ｓ１４９）、ラディックス(ｒａｄｉｘ)−２ＦＦＴ部２２２は入力されたシンボルが最終シンボルであるか否かをチェックして（段階Ｓ１５０）、最終シンボルであるとチェックされた場合にはデータの復調過程が終了するが、最終シンボルではないとチェックされた場合には段階Ｓ１４４にフィードバックする。
【００７８】
一般に、Ｎ−ポイントＦＦＴの場合、〔数８〕個のステージが必要である。万一、ラディックス(ｒａｄｉｘ)−２ＦＦＴとシングルステージが使用される場合、〔数９〕ほどの処理時間が必要である。例えば、Ｎが６４であると、３２＊６＝１９２の処理時間が所要され、追加的に入力される他のシンボルを処理するために４倍のサンプルクロックを利用してＦＦＴ処理しなければならない。即ち、処理時間は１／４＊３２＊６＝４８になり、メモリ入／出力遅延を含めて近似的にＮサンプルに相応する処理遅延が発生する。
【００７９】
【数８】
2004312682.tif 000010
【００８０】
【数９】
2004312682.tif 000011
【００８１】
しかし、本発明の実施形態による高速フーリエ変換プロセッサの構造は１／４クロック率を使用しながらも、総ＦＦＴ処理遅延をＮ／２サンプルに減少させることができる。
【００８２】
以上では６４−ポイントＦＦＴのために４個の複素掛け算機、Ｎ／２サンプルを貯蔵する４個のシングルポートメモリ、また、Ｎ／２ＴＤＬをサンプル率に動作させる高速フーリエ変換プロセッサを説明したが、当業者であれば多様なポイントＦＦＴ、例えば、８−ポイントＦＦＴや１６−ポイントＦＦＴなどにも適用することにより、動作電力を減少させることができる。
【００８３】
以上、本発明の実施形態を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、実施形態を修正または変更できる。
【図面の簡単な説明】
【００８４】
【図１】一般のＯＦＤＭ信号のパケット構造を説明するための図である。
【図２】本発明によるＯＦＤＭ受信装置を説明するための図である。
【図３】本発明の実施形態による高速フーリエ変換プロセッサを説明するための図である。
【図４】図３によるデータ遅延を説明するための図である。
【図５】図３のＦＦＴ部を説明するための図である。
【図６】図５のパイプライン構造のＦＦＴ部の動作を説明するための図である。
【図７】本発明によるメモリバンクの入力構造を図式的に説明するための図である。
【図８】本発明によるメモリバンクの出力構造を 図式的に説明するための図である。
【図９】本発明によるＯＦＤＭ受信装置に利用したデータ復調過程を説明するための流れ図である。
【図１０】本発明によるＯＦＤＭ受信装置に利用したデータ復調過程を説明するための流れ図である。
【符号の説明】
【００８５】
１０    チューナ
２０    複素検出部
３０    Ａ／Ｄ変換部
４０    高速フーリエ変換プロセッサ
５０    復調部
２１０    タイミング獲得部
２２０    信号変換部
２２１    ＦＦＴ入力バッファ
２２２    ラディックス(ｒａｄｉｘ)−２ＦＦＴ部
２２３    メモリバンク
２３０    制御部
２４０    周波数領域等化部(ｅｑｕａｌｉｚｅｒ)
【図１】
2004312682.tif 000012
【図２】
2004312682.tif 000013
【図３】
2004312682.tif 000014
【図４】
2004312682.tif 000015
【図５】
2004312682.tif 000016
【図６】
2004312682.tif 000017
【図７】
2004312682.tif 000018
【図８】
2004312682.tif 000019
【図９】
2004312682.tif 000020
【図１０】
2004312682.tif 000021