(57)【要約】【課題】出力トランジスタと保護トランジスタのトランジスタ構造が異なって，出力トランジスタのブレークダウンが保護トランジスタより先に起こる場合にも，ＥＳＤ耐性の劣る出力トランジスタにＥＳＤサージ電流が集中せずに，静電破壊耐性を向上した半導体装置を提供する。【解決手段】第１導電型の例えばＮＭＯＳ出力トランジスタ１１のドレインが出力電極に接続され，ソースが接地されている出力回路において，ドレイン及びソースがＮＭＯＳ出力トランジスタ１１の各々ドレイン及びソースに接続され，ゲートがＮＭＯＳ出力トランジスタ１１のゲート電極下の第２導電型の層であるＰウェル２２に直接接続されたＮＭＯＳ保護トランジスタ１０を形成することにより，静電サージがＮＭＯＳ出力トランジスタ１１に集中せずに保護トランジスタの効果を高めることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型ＭＯＳ出力トランジスタのドレインに接続される出力電極から入るサージに対して，前記第１導電型ＭＯＳ出力トランジスタを保護する半導体装置において，
前記第１導電型ＭＯＳ出力トランジスタのドレインに接続されるドレインと，前記第１導電型ＭＯＳ出力トランジスタのソースに接続されるソースと，前記第１導電型ＭＯＳ出力トランジスタのゲート下の第２導電型層に接続されたゲートとを有する第１導電型ＭＯＳ保護トランジスタを含むことを特徴とする半導体装置。
【請求項２】
前記第１導電型ＭＯＳ保護トランジスタは，前記第１導電型ＭＯＳ出力トランジスタよりも静電破壊耐圧が高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型ＭＯＳ保護トランジスタのドレインは，前記第１導電型ＭＯＳ出力トランジスタのドレインよりも出力電極近くに形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１導電型ＭＯＳ保護トランジスタのゲートは，前記第１導電型ＭＯＳ出力トランジスタのゲート電極下の前記第２導電型層に電極配線によって接続されていることを特徴とする請求項１，２または３のいずれかに記載の半導体装置。
【請求項５】
前記第１導電型ＭＯＳ出力トランジスタ及び前記第１導電型ＭＯＳ保護トランジスタは，ＳＯＩ構造であることを特徴とする請求項１，２，３または４のいずれかに記載の半導体装置。
【請求項６】
前記第１導電型ＭＯＳ出力トランジスタのゲート下の第２導電型層に接続される第２導電型領域を有し，
前記第１導電型ＭＯＳ保護トランジスタのゲートは，前記第２導電型領域を介して前記第１導電型ＭＯＳ出力トランジスタのゲート下の第２導電型層に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
ソースが電源に接続される第１導電型ＭＯＳ出力トランジスタ及びソースが接地される第２導電型ＭＯＳ出力トランジスタの各ドレインに接続される出力電極から入るサージに対して，前記第１導電型ＭＯＳ出力トランジスタ及び前記第２導電型ＭＯＳ出力トランジスタを保護する半導体装置において，
前記第１導電型ＭＯＳ出力トランジスタのドレインに接続されるドレインと，前記第１導電型ＭＯＳ出力トランジスタのソースに接続されるソースと，前記第１導電型ＭＯＳ出力トランジスタのゲート下の第２導電型層に接続されたゲートとを有する第１導電型ＭＯＳ保護トランジスタと，
前記第２導電型ＭＯＳ出力トランジスタのドレインに接続されるドレインと，前記第２導電型ＭＯＳ出力トランジスタのソースに接続されるソースと，前記第２導電型ＭＯＳ出力トランジスタのゲート下の第１導電型層に接続されたゲートとを有する第２導電型ＭＯＳ保護トランジスタを含むことを特徴とする半導体装置。
【請求項８】
前記第１導電型ＭＯＳ保護トランジスタ及び前記第２導電型ＭＯＳ保護トランジスタは，前記第１導電型ＭＯＳ出力トランジスタ及び前記第２導電型ＭＯＳ出力トランジスタよりも静電破壊耐圧が高いことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１導電型ＭＯＳ保護トランジスタ及び前記第２導電型ＭＯＳ保護トランジスタのドレインは，前記第１導電型ＭＯＳ出力トランジスタ及び前記第２導電型ＭＯＳ出力トランジスタのドレインよりも出力電極近くに形成されていることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記第１導電型ＭＯＳ保護トランジスタ及び前記第２導電型ＭＯＳ保護トランジスタのゲートは，前記第１導電型ＭＯＳ出力トランジスタ及び前記第２導電型ＭＯＳ出力トランジスタのゲート電極下の前記第２導電型層及び前記第１導電型層の各々に，電極配線によって接続されていることを特徴とする請求項７，８または９のいずれかに記載の半導体装置。
【請求項１１】
前記第１導電型ＭＯＳ出力トランジスタ，前記第１導電型ＭＯＳ保護トランジスタ，前記第２導電型ＭＯＳ出力トランジスタ及び前記第２導電型ＭＯＳ保護トランジスタは，ＳＯＩ構造であることを特徴とする請求項７８，９または１０のいずれかに記載の半導体装置。
【請求項１２】
前記第１導電型ＭＯＳ出力トランジスタのゲート下の第２導電型層に接続される第２導電型領域と，前記第２導電型ＭＯＳ出力トランジスタのゲート下の第１導電型層に接続される第１導電型領域とを有し，
前記第１導電型ＭＯＳ保護トランジスタのゲートは，前記第２導電型領域を介して前記第１導電型ＭＯＳ出力トランジスタのゲート下の第２導電型層に接続され，
前記第２導電型ＭＯＳ保護トランジスタのゲートは，前記第１導電型領域を介して前記第２導電型ＭＯＳ出力トランジスタのゲート下の第１導電型層に接続されていることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体装置の出力回路に設けられる，静電破壊防止保護回路に関するものである。
【０００２】
【従来の技術】
半導体装置の入力回路や出力回路には，静電破壊防止のために，不要な静電サージが素子部をバイパスするような形で保護素子が形成されている。特許文献１には，ダイオードを用いた保護回路について開示されている。図６に一般的なＬＳＩの出力回路を示す。出力電極（ＰＡＤ）６４から見て，ＮチャネルＭＯＳ型（ＮＭＯＳ）出力トランジスタ６１とＮＭＯＳダミートランジスタ６０がＧＮＤに対して並列に，ＰチャネルＭＯＳ型（ＰＭＯＳ）出力トランジスタ６３とＰＭＯＳダミートランジスタ６２が電源（ＶＤＤ）に対して並列に配置されている。
【０００３】
ダミートランジスタとは，出力トランジスタのＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）保護能力が低い場合に，ゲート幅を補う為に挿入する保護トランジスタのことで，ゲートをオフ状態（ＮＭＯＳトランジスタの場合はＧＮＤレベル，ＰＭＯＳトランジスタの場合はＶＤＤレベル）に固定する。
【０００４】
ダミートランジスタの素子構造は，製造上の形成の容易さの点から，出力トランジスタと同一構造になっている場合が多い。しかし近年，サリサイドプロセスが主流になるにつれ，出力トランジスタとダミートランジスタを異なる素子構造にて形成するケースが現れてきている。ダミートランジスタをよりＥＳＤ保護能力の高い構造にすることにより，出力回路としてのＥＳＤ保護能力を高めようとするものである。
【０００５】
まず，図７にサリサイドプロセスに於ける一般的なＥＳＤ保護用ＮＭＯＳトランジスタを示す。（ａ）が概略平面図であり，Ａ−Ａでの概略断面図を（ｂ）に示す。基板７０上のＰウェル７２にソース部Ｎ＋拡散層７３，ドレイン部Ｎ＋拡散層７４，ゲート電極７１でＮＭＯＳトランジスタを形成する。ドレイン側はコンタクト（拡散層接続孔７７）領域とゲート近傍領域を除いてサリサイドブロック７５で囲み，コンタクトとゲート電極間の拡散層のシリサイド化を防ぎ抵抗成分を付ける。サリサイドブロック７５で囲まれた以外の箇所は，シリサイド７６が形成される。
【０００６】
こうすることで，ドレインにＥＳＤサージが印加されても，非シリサイド領域での抵抗成分による電圧ドロップにより，ＰＮ接合にかかるストレスを緩和でき，接合破壊耐性を向上することができる。しかし一方，図７のトランジスタよりもＥＳＤ耐性の優れた素子構造を持ったトランジスタが，近年の研究で明らかになってきた。
【０００７】
図８に示すトランジスタがそれに相当する。（ａ）が概略平面図であり，Ｂ−Ｂでの概略断面図を（ｂ）に示す。基板８０上のＰウェル８２にソース部Ｎ＋拡散層８３，ドレイン部Ｎ＋拡散層８４，ゲート電極８１でＮＭＯＳトランジスタを形成する。ドレイン，ソース上の拡散層接続孔８７領域を除いて，トランジスタ領域全体をシリサイドが形成されないようにサリサイドブロック８５で囲む。こうして拡散層接続孔８７領域上のみシリサイド８６が形成され，ゲート電極近傍及びゲート電極上が，シリサイド化されない構造となる。図７のトランジスタ構造に対してＥＳＤ耐性が向上するのは，ゲート近傍の拡散層の非シリサイド化が影響していると考えられる。
【０００８】
ゲート近傍にシリサイド層があると，低抵抗のシリサイド層をサージ電流が流れるため，ＰＮ接合がブレークダウンする際に薄いシリサイド層に電界が加わり接合破壊を引き起こし易くなるのである。入力回路においては，出力回路のように出力トランジスタが存在しないので，このようなＥＳＤ耐性の優れた保護素子を使用することは，非常に効果的である。しかし，ドレイン，ソースサリサイドブロック構造は，ＥＳＤ耐性は向上するが，ゲート電極上のシリサイド層が形成されず，ゲートが高抵抗化してしまうので，出力トランジスタとして使うとゲート遅延が大きくなり，高速動作に向かない。
【０００９】
そこで出力回路に於いて，ダミートランジスタにはＥＳＤ耐性が高く，トランジスタ面積を小さくできる図８のトランジスタ構造を用い，出力トランジスタには，従来の図７のトランジスタ構造を使えば，高速動作，高いＥＳＤ耐性，回路面積の縮小化が同時に実現できることとなる。
【００１０】
【特許文献１】
特開２００１−３５８２９７号公報
【００１１】
【発明が解決しようとする課題】
ここで懸念されるのは，出力パッドから正極のサージが加わった場合，出力トランジスタのブレークダウン電圧がダミートランジスタよりも低く，ＥＳＤサージに対して出力トランジスタが先に応答して，サージ電流が集中してしまい，高いＥＳＤ耐性を持つ保護トランジスタ側に流すことができないために，出力電極としてのＥＳＤ耐性は低下してしまうことである。
【００１２】
このように，回路特性とＥＳＤ耐性とがトレードオフの関係にあり，出力トランジスタと保護トランジスタとのトランジスタ構造が異なるケースは今後も増えていくものと考えられる。
【００１３】
本発明は，従来の半導体装置の出力回路に設けられた静電破壊防止保護回路に関する上記問題点に鑑みてなされたものであり，本発明の目的は，出力トランジスタと保護トランジスタのトランジスタ構造が異なって，出力トランジスタのブレークダウンが保護トランジスタより先に起こる場合にも，ＥＳＤ耐性の劣る出力トランジスタにＥＳＤサージ電流が集中せずにダミートランジスタ経由でサージ電流を流すことができ，静電破壊耐性を向上した，新規かつ改良された半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するため，本発明によれば，第１導電型ＭＯＳ出力トランジスタのドレインに接続される出力電極から入るサージに対して，第１導電型ＭＯＳ出力トランジスタを保護するために，第１導電型ＭＯＳ出力トランジスタのドレインに接続されるドレインと，第１導電型ＭＯＳ出力トランジスタのソースに接続されるソースと，第１導電型ＭＯＳ出力トランジスタのゲート下の第２導電型層に接続されたゲートとを有する第１導電型ＭＯＳ保護トランジスタを含むことを特徴とする半導体装置が提供される。
【００１５】
こうして，第１導電型ＭＯＳ保護トランジスタのゲートと第１導電型ＭＯＳ出力トランジスタのゲート下ウェル領域（Ｂｏｄｙ領域）を低抵抗に接続することにより，たとえ出力電極から入るＥＳＤサージにより第１導電型ＭＯＳ出力トランジスタが先にブレークダウンを起こしても，ウェル電位の上昇と連動して第１導電型ＭＯＳ保護トランジスタのゲート電位が上昇するので，第１導電型ＭＯＳ保護トランジスタのオン電流が流れて第１導電型ＭＯＳ出力トランジスタにサージ電流が集中せず，第１導電型ＭＯＳ出力トランジスタを保護することができる。
【００１６】
ここで，第１導電型ＭＯＳ保護トランジスタは，第１導電型ＭＯＳ出力トランジスタよりも静電破壊耐圧が高いことが望ましく，また，第１導電型ＭＯＳ保護トランジスタのドレインは，なるべく出力電極近くに形成されることが好ましい。こうして出力電極から入る静電サージに対して，第１導電型ＭＯＳ出力トランジスタをより効果的に保護することができる。
【００１７】
さらに，第１導電型ＭＯＳ保護トランジスタのゲートと第１導電型ＭＯＳ出力トランジスタのゲート電極下の第２導電型層の接続は，できるだけ低抵抗にするために，直接電極配線によって接続することが好ましく，静電サージに対する応答を速くすることができる。
【００１８】
また，第１導電型ＭＯＳ出力トランジスタ及び第１導電型ＭＯＳ保護トランジスタは，従来のウェル上に素子を形成する構造のものだけでなく，ＳＯＩ構造にも適用することができる。この場合，第１導電型ＭＯＳ出力トランジスタのゲート電極下の第２導電型層と第１導電型ＭＯＳ保護トランジスタのゲートの接続は，従来構造のように配線できるウェルがないので，ゲート電極下の第２導電型層に隣接して高濃度の第２導電型領域を形成し，その高濃度の第２導電型領域を介して接続する。
【００１９】
上記では，出力回路が第１の導電型，例えばＰ型またはＮ型のＭＯＳ出力トランジスタにより構成されたものであったが，第１の導電型及び第２の導電型，つまり，Ｐ型及びＮ型を用いたＣＭＯＳ出力トランジスタによる出力回路においても，Ｐ型及びＮ型出力トランジスタのそれぞれに保護トランジスタを接続することにより，同様にサージに対する保護効果を得ることができる。
【００２０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体装置の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２１】
図１に第１の実施の形態について示す。図１（ａ）は，出力部の概略回路図，（ｂ）は，素子部の断面構造を表す説明図である。また，図２は本実施の形態のダミー（保護）トランジスタを含む出力回路部の概略レイアウト図である。
【００２２】
まず本実施の形態の構造について説明する。図１（ａ）に示すように回路構造としては，第１導電型ＭＯＳ保護トランジスタとしてＥＳＤ耐性の高いＮＭＯＳダミートランジスタ１０と，第１導電型ＭＯＳ出力トランジスタとしてＥＳＤ耐性の低いＮＭＯＳ出力トランジスタ１１で構成される出力回路であり，ＮＭＯＳダミートランジスタ１０のドレインはＮＭＯＳ出力トランジスタ１１のドレインに接続されて出力電極（ＰＡＤ）１２に接続し，ＮＭＯＳダミートランジスタ１０のソースはＮＭＯＳ出力トランジスタ１１のソースに接続されて，ＧＮＤ１３接地レベルに接続し，ＮＭＯＳダミートランジスタ１０のゲートはＮＭＯＳ出力トランジスタ１１のゲート下の第２導電型層であるＰウェルに接続するものである。
【００２３】
図１（ｂ）に示すように断面構造としては，Ｐ型基板２０上にＰウェル２２を形成し，ＮＭＯＳダミートランジスタ１０部にドレインＮ＋拡散層１５，ソースＮ＋拡散層１６を，ＮＭＯＳ出力トランジスタ１１部にドレインＮ＋拡散層２５，ソースＮ＋拡散層２６，さらにＧＮＤに接続されるＰ＋コンタクト層２７が形成される。ＮＭＯＳダミートランジスタ１０部とＮＭＯＳ出力トランジスタ１１部とは，Ｎウェル２３によって分けられている。ＮＭＯＳダミートランジスタ１０のゲート電極１４は，ＮＭＯＳ出力トランジスタ１１のＰ＋コンタクト層２７を介してＰウェル２２に接続され，ＮＭＯＳ出力トランジスタ１１のゲート電極２１は，出力信号線２４に接続されている。
【００２４】
このときゲート電極とＰウェルとは，他のウェルを介さずに，直接に配線等により接続することが好ましい。これは，ウェルを介すと高いウェル抵抗が入ってしまうためである。ＥＳＤサージは，数１０ｎｓｅｃという周期の短い外乱ノイズなので，保護トランジスタのゲート電位が上昇するまでの遅延は，できる限り小さくする必要があり，抵抗の小さいメタル配線で直接接続する。
【００２５】
図２のレイアウト図にＮＭＯＳダミートランジスタ１０のゲート電極１４がＰ＋コンタクト層２７（Ｐウェル２２）に接続されている配線例を示す。接続箇所３０に接続孔を設けてＰウェル２２上のメタル配線２８と接続されている。ゲート電極１４とＰウェル２２を電極配線にて接続するので，従来構造と比べてレイアウト面積が増加することはない。
【００２６】
ここで，図１での出力回路は図や構造をわかり易くするために，ＮＭＯＳ出力トランジスタのみの出力回路構成となっている。しかし勿論，従来技術で述べたようなＮＭＯＳ出力トランジスタとＰＭＯＳ出力トランジスタとを用いるＣＭＯＳ出力構成にも適用することができる。この場合，図３に示すようにＰＭＯＳ出力トランジスタ１８側においては，ＰＭＯＳ保護トランジスタ１７のゲートとＰＭＯＳ出力トランジスタのＮウェルを接続する。
【００２７】
本実施の形態による出力回路に出力ＰＡＤから正極のＥＳＤサージが進入した際には，ＮＭＯＳダミートランジスタよりも先にＮＭＯＳ出力トランジスタのドレイン，Ｐウェル間がブレークダウンを起こしたとしても，Ｐウェルに注入されるホールにより，Ｐウェル電位が上昇して，ＮＭＯＳ出力トランジスタが構成する寄生ＮＰＮバイポーラトランジスタがターンオンする前に，上昇したＰウェル電位がＮＭＯＳダミートランジスタのゲートに供給されるので，ＮＭＯＳダミートランジスタがオンしてトランジスタ電流としてＥＳＤサージ電流の一部をＧＮＤに流すことになる。
【００２８】
次に，サージ電流が出力パッドに入力された場合の各トランジスタの動作について，印加されたサージがパッドからＧＮＤへと至る動作順に説明する。まず，ＮＭＯＳトランジスタの正極サージに対する振る舞いについて説明する。ＮＭＯＳトランジスタのドレインに正極サージが印加されると，ドレイン（Ｎ＋），Ｐウェル（Ｐ−）のＰＮ接合に逆バイアスがかかるため，ある電圧を超えるとブレークダウンを起こして，Ｐウェル内に正孔（ホール）が注入される。そのホールがＧＮＤ電位に固定されたＰ＋拡散層に到達する際にウェル（基板）電流が流れることで，ウェル電位が上昇する。
【００２９】
Ｐウェル電位がＰＮ接合のフラットバンド電圧を超えると，Ｐウェル，ソース（Ｎ＋）間が順バイアスとなりソースに向かって電流が流れ，ドレイン（Ｎ＋），Ｐウェル（Ｐ−），ソース（Ｎ＋）で形成されるＮＰＮ寄生バイポーラがオンし，ドレイン（コレクタ）からソース（エミッタ）にバイポーラ電流が流れる。つまり，静電気サージをバイポーラ電流としてＧＮＤに流すことになる。
【００３０】
ここで出力パッドに正極サージが侵入した際に，仮にＥＳＤ耐性の低い出力トランジスタ側で先にブレークダウンを起こしてＰウェル（基板）の電位が上昇しても，その上昇した電位がＰウェルに直接接続されたダミー（保護）トランジスタのゲートに伝播され，保護トランジスタがオンすることになる。またその間に保護トランジスタ側でもブレークダウンが起こると思われるので，実際の動作としては，出力トランジスタのバイポーラ電流，保護トランジスタ側のオン電流とバイポーラ電流が並列に流れることになる。こうして，出力トランジスタ側だけに静電気サージが集中して流れることはないので，破壊耐圧が向上する。
【００３１】
次に，出力パッドに負極のサージが加わった場合は，負極サージはＮＭＯＳトランジスタではＰＮ接合の順バイアスになるので，正極サージのように局所的に電界がかかりブレークダウンを起こさない（空乏層が伸びない）為，ＥＳＤ耐性は一般的に正極サージの時より強くなる。出力トランジスタと保護トランジスタで形状が異なっていたとしても，フラットバンド電圧の差は殆どないので，出力トランジスタと保護トランジスタとで立ち上がり（応答）は変わらず，ほぼ分流してＧＮＤに対して流れる。
【００３２】
こうして，本実施の形態では，ＥＳＤ耐性が高いがブレークダウンの遅いダミートランジスタのゲートとＥＳＤ耐性が低いがブレークダウンの早い出力トランジスタのＢｏｄｙ領域を接続するだけで，ＥＳＤサージで出力トランジスタが先にブレークダウンを起こしてもＢｏｄｙ電位の上昇と連動してダミートランジスタのゲート電位が上昇するので，ダミートランジスタのオン電流が流れて出力トランジスタにサージ電流が集中せず，出力トランジスタを保護することができる。
【００３３】
また，本実施の形態は，上記のようなバルク構造の素子だけでなく，ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を用いた素子の出力回路にも適用可能である。図４に一般的なＳＯＩ構造の素子について，（ａ）に概略平面図，（ｂ）に概略断面図を示す。
【００３４】
ＳＯＩ構造では，基板４０上に埋め込み酸化膜４２層を形成し，その上にドレイン部Ｎ＋拡散層４３，ソース部Ｎ＋拡散層４４，ゲート部Ｐ−拡散層４５，フィールド酸化膜４７を形成し，Ｎ＋拡散層４３，Ｎ＋拡散層４４及びゲート電極４１の上部には更にシリサイドを形成する。薄いＮ＋拡散層で素子を形成するため，ウェルは存在しない。そのため，保護トランジスタのゲート電極４１は，ゲート電極下のＰ−拡散層４５領域に接続することで，バルク構造と同様の効果を得ることができる。
【００３５】
ここで，ゲート電極をＰ−領域に接続するためには，例として図５に示すようにＰ−拡散層４５領域に接続するＰ＋領域５１を新たに形成し，このＰ＋領域５１に電極配線を介してゲート電極を接続することが望ましい。このような構成とすることにより，接続抵抗を高くすることなく，保護トランジスタのゲート電極４１をＰ−拡散層４５に接続することが可能となる。
【００３６】
なお，出力回路がＮＭＯＳ及びＰＭＯＳ出力トランジスタにて構成される場合，ＮＭＯＳ出力トランジスタのゲート電極下Ｐ−拡散層４５に接続されるＰ＋領域５１は，ＰＭＯＳ出力トランジスタのソースまたはドレインを構成するＰ＋拡散層の形成工程にて同時に形成することが可能である。つまり，Ｐ＋領域５１を形成する新たな工程が不要となるため，全体の工程数を増加させることなく，本実施の形態の半導体装置を実現することができるようになる。
【００３７】
本実施の形態においては，出力回路がＮＭＯＳ及びＰＭＯＳ出力トランジスタにて構成される場合におけるＰ＋領域５１を例に挙げて説明を行ったが，出力回路がＮＭＯＳ及びＰＭＯＳ出力トランジスタにて構成される場合のＰＭＯＳ保護トランジスタのゲート電極を接続するＮ＋領域を形成する場合についても，Ｐ＋領域５１を形成する場合と同様に形成することが可能である。
【００３８】
以上，添付図面を参照しながら本発明にかかる半導体装置の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００３９】
【発明の効果】
以上説明したように本発明によれば，ＥＳＤ耐性が高い保護トランジスタのゲートと出力トランジスタのＢｏｄｙ領域を電極配線で低抵抗に接続することにより，たとえ出力電極から入るＥＳＤサージにより出力トランジスタが先にブレークダウンを起こしても，Ｂｏｄｙ電位の上昇と連動して保護ダミートランジスタのゲート電位が上昇するので，保護トランジスタのオン電流が流れて出力トランジスタにサージ電流が集中せず，出力トランジスタを保護することができる。
【００４０】
また，電極配線で接続することにより，レイアウト面積を増加させることもなく，出力トランジスタには，ＥＳＤ耐性が低くても，より高速な素子構造を採用できるので，半導体装置としての性能を向上させることができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる，（ａ）は，出力部の概略回路図，（ｂ）は，素子部の断面構造を表す説明図である。
【図２】本実施の形態にかかる，ダミートランジスタを含む出力回路部の実際のレイアウト図である。
【図３】本実施の形態にかかり，出力回路構成がＣＭＯＳ出力トランジスタである場合の概略回路図である。
【図４】本実施の形態にかかり，ＳＯＩ構造の素子について，（ａ）に概略平面図，（ｂ）に概略断面図を示す。
【図５】本実施の形態にかかり，ＳＯＩ構造の素子の場合について，Ｐ＋領域にゲート電極を直接接続する方法を示す概略パターン図である。
【図６】従来技術による保護トランジスタを含む，一般的なＬＳＩの出力回路である。
【図７】サリサイドプロセスにおける一般的なＥＳＤ保護ＮＭＯＳトランジスタについて，（ａ）はパターン概略平面図，（ｂ）はＡ−Ａの概略断面図である。
【図８】サリサイドプロセスにおいて，更にＥＳＤ耐性の優れた素子構造を持ったＮＭＯＳトランジスタについて，（ａ）はパターン概略平面図，（ｂ）はＡ−Ａの概略断面図である。
【符号の説明】
１０    ＮＭＯＳダミートランジスタ
１１    ＮＭＯＳ出力トランジスタ
１２    出力パッド
１３    ＧＮＤ
１４    ゲート電極
１５    Ｎ＋拡散層
１６    Ｎ＋拡散層
２０    Ｐ型基板
２２    Ｐウェル
２３    Ｎウェル
２４    出力信号線
２５    Ｎ＋拡散層
２６    Ｎ＋拡散層
２７    Ｐ＋コンタクト層
【図１】
2004304136.tif 000003
【図２】
2004304136.tif 000004
【図３】
2004304136.tif 000005
【図４】
2004304136.tif 000006
【図５】
2004304136.tif 000007
【図６】
2004304136.tif 000008
【図７】
2004304136.tif 000009
【図８】
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