(57)【要約】【課題】  高密度な双方向性読出し／プログラム不揮発性メモリセル及び配列を提供する。【解決手段】  各メモリセル（１５）は、電荷を蓄積できる２つの離間した浮遊ゲート（４０ａ、４０ｂ）と、チャンネルにより離間されたソース／ドレイン領域（５２ａ、５２ｂ）を持つ。チャンネルは３つの部分を有し、１つの浮遊ゲートが第１部分上にあり、別の浮遊ゲートが第２部分上にあり、ゲート電極（６２）が第１部分と第２部分の間にあるチャンネルの第３部分の伝導を制御する。制御ゲート（５４ａ、５４ｂ）がソース／ドレイン領域の各々に接続されて浮遊ゲートに容量的に結合している。セルはホット・チャンネル電子注入によりプログラムされ、浮遊ゲートからゲート電極への電子のファウラー・ノルデハイム・トンネリングにより消去される。双方向性読出しにてセルが各浮遊ゲートに１ビットを記憶するプログラムを可能にする。【選択図】          図２Ｐ
2004312020.tif 000002
【特許請求の範囲】
【請求項１】
複数のビットを記憶するための不揮発性メモリセルであって、
第１導電型の実質的に単結晶半導体材料と、
前記材料内の前記第１導電型とは異なる第２導電型の第１領域と、
前記第１領域と離間した前記材料内の前記第２導電型の第２領域と、
電荷の伝導のために前記第１及び第２領域を接続する第１部分、第２部分、及び第３部分を有するチャンネル領域と、
前記チャンネル領域上の誘電体と、
前記複数のビットの少なくとも１つを記憶するため、前記第１領域に隣接した前記チャンネル領域の前記第１部分から離間した、前記誘電体上の第１浮遊ゲートと、
前記複数のビットの少なくとも別を記憶するため、前記第２領域に隣接した前記チャンネル領域の前記第２部分から離間した、前記誘電体上の第２浮遊ゲートと、
前記第１部分と前記第２部分との間の前記チャンネル領域の前記第３部分から離間した、前記誘電体上のゲート電極と、
前記第１領域に電気的に接続し且つ前記第１浮遊ゲートに容量的に結合した第１ゲート電極と、
前記第２領域に電気的に接続し且つ前記第２浮遊ゲートに容量的に結合した第２ゲート電極と、
を含むメモリセル。
【請求項２】
前記実質的に単結晶半導体材料が平面表面を持つ単結晶シリコンである請求項１に記載のメモリセル。
【請求項３】
前記チャンネル領域の前記第１部分が実質的に前記平面表面に対して垂直な請求項２に記載のメモリセル。
【請求項４】
前記チャンネル領域の前記第２部分が実質的に前記平面表面に対して垂直な請求項３に記載のメモリセル。
【請求項５】
前記チャンネル領域の前記第３部分が実質的に前記平面表面に対して平行な請求項４に記載のメモリセル。
【請求項６】
前記シリコンが底壁と側壁とを持つ第１溝を有し、前記チャンネル領域の前記第１部分が前記側壁に沿っている請求項５に記載のメモリセル。
【請求項７】
前記シリコンが底壁と側壁とを持つ第２溝を有し、前記チャンネル領域の前記第２部分が前記第２溝の前記側壁に沿っている請求項６に記載のメモリセル。
【請求項８】
前記第１浮遊ゲートが前記第１溝の前記側壁から離間して前記第１溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項７に記載のメモリセル。
【請求項９】
前記第２浮遊ゲートが前記第２溝の前記側壁から離間して前記第２溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項８に記載のメモリセル。
【請求項１０】
前記第１領域が前記第１溝の前記底壁に沿っている請求項９に記載のメモリセル。
【請求項１１】
前記第２領域が前記第２溝の前記底壁に沿っている請求項１０に記載のメモリセル。
【請求項１２】
前記第１ゲート電極が前記第１溝内にあり、前記第１浮遊ゲートから離間し且つ前記第１領域と電気的に接続している請求項１１に記載のメモリセル。
【請求項１３】
前記第２ゲート電極が前記第２溝内にあり、前記第２浮遊ゲートから離間し且つ前記第２領域と電気的に接続している請求項１２に記載のメモリセル。
【請求項１４】
複数の行及び列に配置された不揮発性メモリセルの配列であって、
第１導電型の実質的に単結晶の半導体材料と、
前記半導体材料中に複数の行及び列に配置されて各々が複数のビットを記憶する複数の不揮発性メモリセルと、を含み、各メモリセルが、
前記材料内の前記第１導電型とは異なる第２導電型の第１領域と、
前記第１領域と離間した前記材料内の前記第２導電型の第２領域と、
電荷の伝導のために前記第１及び第２領域を接続する第１部分、第２部分、及び第３部分を有するチャンネル領域と、
前記チャンネル領域上の誘電体と、
前記複数のビットの少なくとも１つを記憶するため、前記第１領域に隣接した前記チャンネル領域の前記第１部分から離間した、前記誘電体上の第１浮遊ゲートと、
前記複数のビットの少なくとも別を記憶するため、前記第２領域に隣接した前記チャンネル領域の前記第２部分から離間した、前記誘電体上の第２浮遊ゲートと、
前記第１部分と前記第２部分との間の前記チャンネル領域の前記第３部分から離間した、前記誘電体上のゲート電極と、
前記第１領域に電気的に接続し且つ前記第１浮遊ゲートに容量的に結合した第１ゲート電極と、
前記第２領域に電気的に接続し且つ前記第２浮遊ゲートに容量的に結合した第２ゲート電極と、を含み、
同じ行内の前記メモリセルが共通に前記ゲート電極を有し、
同じ列内の前記メモリセルが共通に前記第１領域と、共通に前記第２領域と、共通に第１ゲート電極と、共通に第２ゲート電極とを有し、
隣接する列内の前記メモリセルが共通に前記第１領域と、共通に前記第１ゲート電極とを有する配列。
【請求項１５】
前記実質的に単結晶半導体材料が平面表面を持つ単結晶シリコンである請求項１４に記載の配列。
【請求項１６】
前記チャンネル領域の前記第１部分が実質的に前記平面表面に対して垂直な請求項１５に記載の配列。
【請求項１７】
前記チャンネル領域の前記第２部分が実質的に前記平面表面に対して垂直な請求項１６に記載の配列。
【請求項１８】
前記チャンネル領域の前記第３部分が実質的に前記平面表面に対して平行な請求項１７に記載の配列。
【請求項１９】
前記シリコンが底壁と側壁とを持つ第１溝を有し、前記チャンネル領域の前記第１部分が前記側壁に沿っている請求項１８に記載の配列。
【請求項２０】
前記シリコンが底壁と側壁とを持つ第２溝を有し、前記チャンネル領域の前記第２部分が前記第２溝の前記側壁に沿っている請求項１９に記載の配列。
【請求項２１】
前記第１浮遊ゲートが前記第１溝の前記側壁から離間して前記第１溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項２０に記載の配列。
【請求項２２】
前記第２浮遊ゲートが前記第２溝の前記側壁から離間して前記第２溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項２１に記載の配列。
【請求項２３】
前記第１領域が前記第１溝の前記底壁に沿っている請求項２２に記載の配列。
【請求項２４】
前記第２領域が前記第２溝の前記底壁に沿っている請求項２３に記載の配列。
【請求項２５】
前記第１ゲート電極が前記第１溝内にあり、前記第１浮遊ゲートから離間し且つ前記第１領域と電気的に接続している請求項２４に記載の配列。
【請求項２６】
前記第２ゲート電極が前記第２溝内にあり、前記第２浮遊ゲートから離間し且つ前記第２領域と電気的に接続している請求項２５に記載の配列。
【請求項２７】
第１導電型の実質的に単結晶の半導体基板中に不揮発性メモリセルの配列を製造する方法であって、不揮発性メモリセルの前記配列は前記半導体基板中に複数の行及び列に配置されて各々が複数のビットを記憶する複数の不揮発性メモリセルを有し、
前記半導体基板上に前記列方向に延びて互いに実質的に平行な離間した隔離領域を形成して、隣り合う隔離領域の各対の間に能動領域を形成し、前記半導体基板は表面を有し、
各能動領域中に各々が複数のビットを記憶する複数のメモリセルを形成し、各メモリセルの形成は、
各々が側壁と底壁を持つ第１溝及び第２溝を、半導体基板の表面内に離間して形成し、
第１領域及び第２領域を前記第１溝及び第２溝の前記底壁中にそれぞれ形成し、前記第１領域及び第２領域は前記第１導電型とは異なる第２導電型であり、電荷を伝導するため前記第１領域及び第２領域を接続するチャンネル領域を形成し、前記チャンネル領域は第１部分、第２部分、及び第３部分を有し、
前記チャンネル領域上に誘電体を形成し、
前記複数のビットの少なくとも１つを記憶するための第１浮遊ゲートを、前記誘電体上に、前記第１溝の前記側壁及び前記チャンネル領域の前記第１部分から離間して前記第１溝内に形成し、前記チャンネル領域の前記第１部分は前記第１領域に隣接し、
前記複数のビットの少なくとも別を記憶するための第２浮遊ゲートを、前記誘電体上に、前記第２溝の前記側壁及び前記チャンネル領域の前記第２部分から離間して前記第２溝内に形成し、前記チャンネル領域の前記第２部分は前記第２領域に隣接し、
ゲート電極を、前記誘電体上に、前記第１部分と前記第２部分との間の前記チャンネル領域の前記第３部分から離間して形成し、
第１ゲート電極を前記第１溝内に形成して、前記第１領域と電気的に接続し且つ前記第１浮遊ゲートと容量的に結合し、
第２ゲート電極を前記第２溝内に形成して、前記第２領域と電気的に接続し且つ前記第２浮遊ゲートと容量的に結合する、
各ステップを含む方法。
【請求項２８】
前記第１ゲート電極を形成する前記ステップが、前記複数の列を横断する前記行方向へ連続的に前記第１ゲート電極を形成することを含む請求項２７に記載の方法。
【請求項２９】
前記第２ゲート電極を形成する前記ステップが、前記複数の列を横断する前記行方向へ連続的に前記第２ゲート電極を形成することを含む請求項２８に記載の方法。
【請求項３０】
前記第１領域及び第２領域を形成する前記ステップが、複数の列を横断する前記行方向へ連続的に前記第１領域及び第２領域を形成することを含む請求項２９に記載の方法。
【請求項３１】
前記第１領域及び第２領域を形成する前記ステップが、能動領域内の１つの列内の前記第１領域及び第２領域のみを形成することを含む請求項２９に記載の方法。
【請求項３２】
前記ゲート電極を形成する前記ステップが、複数のメモリセルを横断して前記列方向へ連続的に前記ゲート電極を形成することを含む請求項２９に記載の方法。
【請求項３３】
第１導電型の実質的に単結晶の半導体基板中に不揮発性メモリセルを製造する方法であって、前記不揮発性メモリセルは複数のビットを記憶するものであり、
各々が側壁と底壁を持つ第１溝及び第２溝を、半導体基板の表面内に離間して形成し、
第１領域及び第２領域を前記第１溝及び第２溝の前記底壁中にそれぞれ形成し、前記第１領域及び第２領域は前記第１導電型とは異なる第２導電型であり、電荷を伝導するため前記第１領域及び第２領域を接続するチャンネル領域を形成し、前記チャンネル領域は第１部分、第２部分、及び第３部分を有し、
前記チャンネル領域上に誘電体を形成し、
前記複数のビットの少なくとも１つを記憶するための第１浮遊ゲートを、前記誘電体上に、前記第１溝の前記側壁及び前記チャンネル領域の前記第１部分から離間して前記第１溝内に形成し、前記チャンネル領域の前記第１部分は前記第１領域に隣接し、
前記複数のビットの少なくとも別を記憶するための第２浮遊ゲートを、前記誘電体上に、前記第２溝の前記側壁及び前記チャンネル領域の前記第２部分から離間して前記第２溝内に形成し、前記チャンネル領域の前記第２部分は前記第２領域に隣接し、
ゲート電極を、前記誘電体上に、前記第１部分と前記第２部分との間の前記チャンネル領域の前記第３部分から離間して形成し、
第１ゲート電極を前記第１溝内に形成して、前記第１領域と電気的に接続し且つ前記第１浮遊ゲートと容量的に結合し、
第２ゲート電極を前記第２溝内に形成して、前記第２領域と電気的に接続し且つ前記第２浮遊ゲートと容量的に結合する、
各ステップを含む方法。
【請求項３４】
ゲート電極を前記誘電体上に形成する前記ステップがさらに、前記第１及び第２浮遊ゲートから前記ゲート電極へ電子のファウラー・ノルデハイム・トンネリングを許容する厚さの絶縁材料を前記第１及び第２浮遊ゲート電極とゲート電極との間に形成することを含む請求項３３に記載の方法。
【請求項３５】
前記第１及び第２浮遊ゲートを形成する前記ステップが、基板表面上に前記第１及び第２浮遊ゲートを形成することを含む請求項３４に記載の方法。
【請求項３６】
不揮発性メモリセルであって、
第１導電型の実質的に単結晶半導体材料の基板と、前記基板は実質的に平面の表面と前記表面内の第１溝及び第２溝とを有し、前記溝の各々は側壁と底を有し、
前記第１溝の前記底に沿った第２導電型の第１領域と、
前記第２溝の前記底に沿った前記第２導電型の第２領域と、
前記第１領域と前記第２領域との間のチャンネル領域と、前記チャンネル領域は前記第１溝の前記側壁に沿った第１部分、前記表面に沿った第２部分、及び前記第２溝の前記側壁に沿った第３部分を有し、
前記第１溝の前記側壁に沿い前記チャンネル領域の前記第１部分から絶縁されて、前記底から最も離れた先端を持った第１浮遊ゲートと、
前記第２溝の前記側壁に沿い前記チャンネル領域の前記第３部分から絶縁されて、前記底から最も離れた先端を持った第２浮遊ゲートと、
前記第１及び第２浮遊ゲートの前記先端から絶縁されて且つ前記チャンネル領域の方向へ前記浮遊ゲートに対して実質的に垂直に延びた消去ゲートと、
前記先端と前記消去ゲートとの間にあり、前記先端から前記消去ゲートへ電荷のトンネルを許容する絶縁材料と、
を含むメモリセル。
【請求項３７】
前記基板が、単結晶シリコンである請求項３６に記載のメモリセル。
【請求項３８】
前記絶縁材料が、二酸化シリコンである請求項３７に記載のメモリセル。
【請求項３９】
前記浮遊ゲートが、二酸化シリコンの層により前記基板から絶縁されている請求項３８に記載のメモリセル。
【請求項４０】
前記消去ゲートが、二酸化シリコンの層により前記平面の表面から絶縁されている請求項３９に記載のメモリセル。
【請求項４１】
前記浮遊ゲートが、前記第１領域に容量的に結合している請求項４０に記載のメモリセル。
【請求項４２】
不揮発性メモリセルの配列であって、
第１導電型の実質的に単結晶半導体材料の基板と、前記基板は実質的に平面の表面と前記表面内の複数の溝とを有し、各溝は側壁と底を有し、
前記基板中に複数の行及び列に配置された複数の不揮発性メモリセルと、を含み、前記不揮発性メモリセルの各々が、
１つ置きの溝の各々の前記底に沿った第２導電型の第１領域と、
前記第１領域を持つ溝の間の各溝の前記底に沿った前記第２導電型の第２領域と、
前記第１領域及び前記第２領域の間のチャンネル領域と、前記チャンネル領域は各溝の前記側壁に沿った第１部分と前記表面に沿った第２部分を有し、
各々が各溝の前記側壁に沿い且つ前記チャンネル領域の前記第１部分から絶縁されていて、前記底から最も離れた先端を有する２つの浮遊ゲートと、
前記浮遊ゲートの前記先端から絶縁されて前記浮遊ゲートに対して実質的に垂直に前記チャンネル領域の方向へ延びた消去ゲートと、
前記先端から前記消去ゲートへの電荷のトンネルを許容する前記先端と前記消去ゲートとの間の絶縁材料と、を含み、
同じ行内の前記メモリセルが第１領域を一緒に接続し、同じ列内の前記メモリセルが消去ゲートを一緒に接続し且つ第２領域を一緒に接続した配列。
【請求項４３】
前記基板が、単結晶シリコンである請求項４２に記載の配列。
【請求項４４】
前記絶縁材料が、二酸化シリコンである請求項４３に記載の配列。
【請求項４５】
前記浮遊ゲートが、二酸化シリコンの層により前記基板から絶縁されている請求項４４に記載の配列。
【請求項４６】
前記消去ゲートが、二酸化シリコンの層により前記平面の表面から絶縁されている請求項４５に記載の配列。
【請求項４７】
前記浮遊ゲートが、前記第１領域に容量的に結合している請求項４６に記載の配列。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷を貯蔵する浮遊ゲートを使用する双方向性読出し／プログラム不揮発性メモリセルに関する。より詳細には、本発明は、単一セル内に複数ビットを記憶可能なこのような不揮発性メモリセル及びこのようなセルの配列及び製造方法に関する。
【背景技術】
【０００２】
記憶のために浮遊ゲートを使用した単方向性読出し／プログラム不揮発性メモリセルは、業界で良く知られている。例えば、本出願人に譲渡された特許文献１を参照。典型的に、これらのタイプのメモリセルの各々は、１つのビットを記憶するために導電性浮遊ゲートを使用する。すなわち、浮遊ゲートが電荷を貯蔵するか又はしないかのいずれかである。浮遊ゲート上に貯蔵された電荷はトランジスタのチャンネル中の電荷の流れを制御する。このような不揮発性メモリセルの記憶容量を増大する要望のために、このようなメモリセルの浮遊ゲートにセルの異なる状態を決定する異なる量のいくつかの電荷を貯蔵するようにプログラムし、これにより単一セル中に複数ビットを記憶させる。セルを複数レベル状態の１つにプログラムし、そしてこのような状態を読み出す場合の問題は、１つの状態を他から区別するため浮遊ゲート上に貯蔵される電荷量を大変注意深く制御しなければならないことである。
【０００３】
単一セル中に複数のビットを記憶できる双方向性読出し／プログラム不揮発性メモリセルも業界で良く知られている。例えば、特許文献２を参照。典型的に、これらのタイプのメモリセルは、電荷を捕まえるため、二酸化シリコンなどの２つの絶縁層の間にある窒化シリコンなどの異なる絶縁性トラッピング材料を使用する。また、トランジスタのチャンネル中の電荷の流れを制御するために電荷がソース／ドレインの近くで捕まえられる。セルはソース／ドレイン領域の１つの近くで捕まえられた電荷の状態を決定するために１つの方向に読み出され、そして、ソース／ドレイン領域の他の近くで捕まえられた電荷の状態を決定するために反対方向に読み出される。したがって、これらのセルは双方向的に読み出され及びプログラムされる。
【０００４】
【特許文献１】米国特許第５，０２９，１３０号公報
【特許文献２】米国特許第６，０１１，７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
これらのタイプのセルの問題は、消去のため、プログラミング電荷を「中性化」するために最初にプログラミング電荷が捕まえられた正確に同じ場所のトラッピング材料中に反対導電性の電荷又は正孔が注入又は「プログラム」されなければならないことである。プログラミング電荷と消去電荷とが非導電性トラッピング材料中に注入されるため、電荷は導電性材料のようには移動しない。従って、もし、消去電荷をプログラミング電荷の場所に注入する際に誤りがあると、消去電荷はプログラミング電荷を中性化せず、そしてセルは完全には消去されない。さらに、消去電荷を注入するために、セルは双方向的に消去されなければならず、よって、１つのセルを消去するのに要する時間が増大する。
従って、これらの問題を解決した不揮発性メモリセルと配列が必要である。
【課題を解決するための手段】
【０００６】
本発明においては、複数のビットを記憶するための不揮発性メモリセルが、第１導電性型の単結晶シリコンなどの実質的に単結晶半導体材料を含む。第１導電性型とは異なる第２導電性型の第１領域が基板中に存在する。第１領域から離れて、第２導電性型の第２領域も基板中に存在する。第１部分、第２部分、及び第３部分を有するチャンネル領域が電荷を流すために第１及び第２領域を接続する。誘電体がチャンネル領域上にある。第１浮遊ゲートが、チャンネル領域の第１部分から離間して誘電体上にある。チャンネル領域の第１部分は第１領域の隣接する。第１浮遊ゲートは複数ビットの少なくとも１つの記憶のためのものである。第２浮遊ゲートが、チャンネル領域の第２部分から離間して誘電体上にある。チャンネル領域の第２部分は第２領域に隣接する。第２浮遊ゲートは複数ビットの少なくとも別のものの記憶のためである。ゲート電極が、チャンネル領域の第３部分から離間して誘電体上にある。チャンネルの第３部分は第１部分と第２部分との間にある。第１ゲート電極が第１領域に電気的に接続され、そして第１浮遊ゲートにも容量的に結合される。第２ゲート電極が第２領域に電気的に接続され、そして第２浮遊ゲートにも容量的に結合される。
また、本発明は、前述された不揮発性メモリセルの配列、及び不揮発性メモリセル及び配列の製造方法にも関する。
【発明を実施するための最良の形態】
【０００７】
本発明の方法は、本発明のメモリセル配列を製造する処理ステップを示す図１Ａ乃至１Ｆ及び図２Ａ乃至２Ｐに説明されている。方法は、業界で良く知られている好ましくはＰ型の半導体基板から出発する。以下に説明される層の厚さは設計規則とプロセス技術生成に依存する。ここで説明されるのは０．１ミクロン・プロセスのものである。しかし、当業者には理解されるように本発明はどんな特定のプロセス技術生成に限定されず、以下に説明されるどんなプロセス・パラメータのどんな特定の値に限定されない。
【０００８】
隔離領域形成
図１Ａ乃至１Ｆは、基板上に隔離領域を形成する周知のＳＴＩ方法を示す。図１Ａを参照すると、業界では良く知られている好ましくはＰ型の半導体基板１０（又は、半導体ウェル）の上面図を示す。基板上に材料の第１層１２と第２層１４とが形成される（例えば、成長又は堆積で）。例えば、第１層１２は、約６０−１５０オングストロームの厚さに酸化された又は酸化物堆積（例えば、化学蒸着又はＣＶＤ）などの既知の技術により基板１０上に形成された二酸化シリコン（以下、「酸化物」）である。第２層１４は、約１０００−２０００オングストロームの厚さに好ましくはＣＶＤで酸化層１２上に形成された窒化シリコン（以下、「窒化物」）である。図１Ｂは、結果として得られた構造の断面図を示す。
【０００９】
一旦、第１及び第２層１２／１４が形成されると、適当なフォト・レジスト材料１６が窒化層１４上に塗布されて、図１Ｃに示すようにＹ又は列方向に延びる中央領域（ストライプ１８）からフォト・レジスト材料を選択的に除去するマスキング・ステップが実行される。フォト・レジスト材料１６が除去された場所では、露出された窒化層１４及び酸化層１２が構造中に溝２０を形成するために標準のエッチング技術（すなわち、異方性窒化物及び酸化物エッチ・プロセス）を使用してストライプ１８にてエッチ除去される。隣接ストライプ１８間の距離Ｗは、使用されるプロセスの最小のリソグラフイック特徴と同程度に小さくできる。そして、シリコン・エッチ・プロセスが図１Ｄに示すように、約５００−４０００オングストロームの深さまでシリコン基板１０中に溝２０を掘り下げるのに使用される。フォト・レジスト１６が除去されない場所では、窒化層１４及び酸化層１２が維持される。結果として得られる構造が図１Ｄに示され、隔離された領域２４によりインターレースされた能動領域２２が画定される。
【００１０】
この構造は残留フォト・レジスト１６を除去するためにさらに処理される。そして、二酸化シリコンなどの隔離材料が厚い酸化層の堆積により溝２０内に形成され、その後に、図１Ｅに示すように溝２０内の酸化ブロック２６を除いて酸化層を除去するために（窒化層１４をエッチ・ストップとして使用して）化学機械研磨又はＣＭＰエッチが続く。
【００１１】
上述したＳＴＩ隔離方法が、隔離領域２４を形成するための好ましい方法である。しかし、周知のＬＯＣＯＳ隔離方法（窪みＬＯＣＯＳ、ポリ緩衝ＬＯＣＯＳ等）が代替的に使用でき、この場合、溝２０は基板中に延びずに、隔離材料がストライプ領域１８の基板表面上に形成できる。図１Ａ乃至１Ｆは、基板のメモリセル配列領域を示す。ここには、メモリセルの列が隔離領域２４により分離された能動領域２２内に形成される。また、基板１０は、メモリセル配列領域中に形成されたメモリセルを動作するのに使用される制御回路が形成される少なくとも１つの周辺領域を含むことに注意する。好ましくは、隔離ブロック２６が周辺領域にも上述した同じＳＴＩ又はＬＯＣＯＳプロセス中に形成される。
【００１２】
メモリセル形成
図１Ｆに示された構造はさらに以下に説明するように処理される。図２Ａ乃至２Ｑは、図１Ｆに垂直な断面（図１Ｃ及び１Ｆに示されるような線２Ａ−２Ａに沿った）の能動領域２２の構造の断面図を示す。
【００１３】
図２Ａに示すように、絶縁層（好ましくは、酸化層）３０が基板１０上に最初に形成される。基板１０の能動領域２２部分は、この時にメモリ装置のセル配列部分が周辺領域よりも相対的により良く独立に制御するため、ドープできる。このようなドープは業界に良く知られているＶｔ注入又はセル・ウェル注入として時々呼ばれる。この注入の際、周辺領域は、全体構造上に堆積されてそして基板のメモリセル配列領域だけから除去されるフォト・レジストにより保護される。次に、酸化層３０上に窒化物などのハード・マスク材料３２の厚い層が形成される（例えば、〜３５００Å厚）。複数の平行な第２溝３４が窒化層３２中に、窒化層３２上にフォト・レジスト（マスキング）を塗布し、そして選択された平行ストライプ領域からフォト・レジスト材料を取り除くためにマスキング・ステップが実行される。異方性窒化層エッチがストライプ領域中の窒化層３２の露出部分を除去するのに使用されて、酸化層３０に延びて露出する第２溝３４を残す。フォト・レジストが除去された後、異方性酸化層エッチが酸化層３０の露出した部分を除去するために使用されて、第２溝３４を基板１０へ延ばす。そして、シリコン異方性エッチ・プロセスが各能動領域２２中のシリコン基板１０中に第２溝３４を延ばすために使用される（例えば、ほぼ１つの特徴サイズの深さまで延ばされる。例えば、０．１５μｍ技術では約０．１５μｍ深さ）。交互に、基板１０中に溝３４が形成された後にフォト・レジストは除去できる。図２Ｂに結果として得られた能動領域２２が示されている。
【００１４】
次に、絶縁材料３６の層が（好ましくは、熱的酸化プロセスを使用して）、第２溝３４の底と低側側壁を形成する第２溝３４中の露出されたシリコンに沿って形成される（例えば、〜７０Å乃至１２０Å厚）。ポリシリコン（以下、「ポリ」という）３８の厚い層が構造中に形成されて、第２溝３４を満たす。ポリ層３８は、イオン注入又はインサイト・プロセスによりドープできる（例えば、ｎ＋）。図２Ｃに結果として得られた能動領域２２が示される。
【００１５】
ポリ・エッチ・プロセス（例えば、窒化層３２をエッチ・ストップとして使用するＣＭＰプロセス）が、第２溝３４中に残留するポリシリコン３８のブロック４０を除いてポリ層３８を除去するために使用される。そして、制御されたポリ・エッチがポリ・ブロック４０の高さを低くするために使用されて、図２Ｄに示すように、ポリ・ブロック４０の頂上が基板表面上で且つ隔離領域２４中のＳＴＩブロック２６の頂上の下に配置される。
【００１６】
そして、別のポリ・エッチが、ポリ・ブロック４０の頂上に傾斜部分４２を作るために実行される（第２溝側壁の近く）。そして、窒化スペーサー４４が第２溝側壁に沿ってポリ・ブロック４０の傾斜部分４２上に形成される。スペーサーの形成は業界に良く知られていて、構造の輪郭上に材料を堆積することを含み、その後に異方性エッチ・プロセスを続けて、これにより、構造の水平表面から材料を除去し、一方、構造の垂直方向表面上では材料が大部分残こる。スペーサー４４は、酸化物、窒化物等のどんな誘電体材料から形成できる。本実施の形態では、絶縁性スペーサー４４は、全体構造上に窒化物を堆積し、その後に、スペーサー４４を除いた窒化層を除去するために周知の反応性イオンエッチ（ＲＩＥ）などの異方性窒化物エッチ・プロセスを続けることにより形成される。図２Ｅに、結果として得られた能動領域２２が示される。スペーサー４４はポリ・ブロック４０の傾斜部分４２により形成される先端の鋭さを増強するために使用されるため、窒化物スペーサー４４の形成は選択可能であることに注意する。従って、図２Ｆ−２Ｑは、選択的な窒化物スペーサー４４無しの残余のステップを示す。
【００１７】
次に、熱酸化プロセスが実行されて、図２Ｆに示すように、ポリ・ブロック４０の露出した頂上表面を酸化する（その上に酸化層４６を形成する）。次に、酸化物スペーサー４８（図２Ｇ）が、構造上に酸化物を堆積して（例えば、約３５０Å厚）、その後に異方性酸化物エッチをすることにより、第２溝３４の側壁に沿って形成される。また、酸化物エッチは第２溝３４の各々の酸化層４６の中心部分を除去する。図２Ｇに、結果として得られる能動領域２２が示される。
【００１８】
次に、異方性ポリ・エッチが実行されて、酸化物スペーサー４８により保護されていないポリ・ブロック４０の中心部分を除去し、図２Ｈに示すように、第２溝３４の各々の中に一対の対向するポリ・ブロック４０ａを残す。そして、絶縁物堆積及び異方性エッチ・バック・プロセスが、第２溝３４の内側のポリ・ブロック４０ａの露出した側壁に沿って絶縁層５０を形成するために使用される（図２Ｉ参照）。絶縁材料はどんな絶縁材料であることができる（例えば、ＯＮＯ−酸化物／窒化物／酸化物、又は、他の高誘電体材料）。好ましくは、酸化物堆積／エッチ・プロセスがまた酸化物スペーサー４８を厚くして、図２Ｋに示すように基板１０を露出するため、各第２溝３４の底の酸化層３６の露出部分を除去するように、絶縁材料は酸化物である。
【００１９】
次に、適当なイオン注入（及び可能なアニール）が、第２溝３４の底の露出した基板部分中に第１（ソース）領域５２を形成するために基板の表面を横断して行われる。ソース領域５２は第２溝３４に対して自己整列し、そして基板（例えば、Ｐ型）の第１導電型とは異なる第２導電型（例えば、Ｎ型）を有する。イオンは窒化層３２には重大な影響を与えない。図２Ｋに結果として得られた能動領域２２を示す。
【００２０】
図２Ｌに示されるように、第２溝３４をポリ・ブロック５４で満たすため、ポリ堆積ステップと、その後に続くポリＣＭＰエッチ（窒化層３２をエッチ・ストップとして使用する）とが使用される。窒化物エッチが続き、窒化層３２を除去して、ポリ・ブロック４０ａの上側端を露出する。次に、トンネル酸化層５６が、熱酸化、酸化物堆積のいずれか又は両方によりポリ・ブロック４０ａの露出した上側端の上に形成される。また、この酸化物形成ステップは、ポリ・ブロック５４の露出した頂上表面上に酸化層５８を形成すると同様に基板１０上の酸化層３０を厚くするであろう。周辺領域への選択的なＶｔ注入が、能動領域２２をマスキングすることによりこの時に実行できる。図２Ｍと２Ｎに、結果として得られる能動領域２２が示される。
【００２１】
酸化層３０は能動領域中のメモリセル及び周辺領域中の制御回路の両方のゲート酸化物として機能する。各装置については、ゲート酸化物の厚さがその最大動作電圧を決定する。すなわち、もし、ある制御回路がメモリセル又は制御回路の他の装置とは異なる電圧で動作することが望まれる場合、ゲート酸化物３２の厚さがプロセスのこのポイントで修正できる。限定ではなく例示として、フォト・レジスト６０が構造上に形成され、その後に酸化層３０の部分を露出するために周辺領域中のフォト・レジストの部分を選択的に除去するマスキング・ステップが続く。図２Ｏに示すように、酸化層３０の露出した部分は薄くできるか（例えば、制御されたエッチを使用して）又は所望の厚さを持つ酸化層３０ａにより置換される（例えば、酸化物エッチ及び酸化物堆積により）。
【００２２】
フォト・レジスト６０の除去後、ポリ堆積ステップが構造上にポリ層６２を形成するために使用される（例えば、約５００Å厚）。フォト・レジスト堆積とマスキング・ステップが続き、各々が能動領域２２上に互いに離間したポリ層６２の帯を形成する。図２Ｐ中に結果として得られる能動領域２２が示される。各ポリ層６２はメモリ配列のワード線として機能する。
【００２３】
図２Ｐに示すように、本発明の方法は一対の離間したソース／ドレイン領域５２（ａ，ｂ）の間に各メモリセル１５があるメモリセルの配列を形成する（当業者はソース及びドレインの言葉は操作中に交換できることが理解される）。非平面チャンネル領域が２つのソース領域５２（ａ，ｂ）を、第１部分、第２部分及び第３部分の３つの部分を持つチャンネルで接続する。チャンネル領域の第１部分は、１つの溝３４の側壁の１つに沿い、第１ソース領域５２ａに隣接している。チャンネル領域の第２部分は、他の溝３４の側壁の１つに沿い、第２ソース領域５２ｂに隣接している。チャンネル領域の第３部分は第１部分と第２部分の間にあり、実質的に基板１０の上表面に沿っている。誘電体層がチャンネル領域上にある。チャンネル領域の第１部分上には、誘電体層３６ａがある。チャンネル領域の第２部分上には、誘電体層３６ｂがある。チャンネル領域の第３部分上には、誘電体層３０がある。第１浮遊ゲート４０ａは、層３６ａ上にあり、第１ソース領域５２ａに隣接したチャンネルの第１領域上にある。第２浮遊ゲート４０ｂは、層３６ｂ上にあり、第２ソース領域５２ｂに隣接したチャンネルの第２領域上にある。ポリ層６２により形成されたゲート電極６２は、誘電体層３０上にあり、そしてチャンネル領域の第３部分上にある。第１制御ゲート５４ａが第１ソース領域５２ａに接続されていて、第１浮遊ゲート４０ａと容量的に結合している。第２制御ゲート５４ｂが第２ソース領域５２ｂに接続されていて、第２浮遊ゲート４０ｂと容量的に結合している。さらに、浮遊ゲート４０ａ及び４０ｂの各々はゲート電極６２と基板１０の表面に対して実質的に垂直である。最後に、各ソース領域、例えば、第１ソース領域５２ａとその関連した制御ゲート、例えば、第１制御ゲート５４ａは、同じ能動領域２２中の隣接メモリセル１５と共有される。
【００２４】
浮遊ゲート４０（ａ，ｂ）は、溝３４中に配置されていて、各浮遊ゲートは対向していてチャンネル領域の部分から絶縁されている。さらに、各浮遊ゲート４０（ａ，ｂ）は基板表面上に延びて制御ゲート６２の１つと対向して絶縁されている端で終わる上側部分を含み、よって、酸化層５６を介してのファラー・ノルデハイム・トンネリング経路を提供している。各制御ゲート５４は、浮遊ゲート４４に沿って延びて絶縁されており（酸化層５０により）、これらの間の電圧結合を増強している。
【００２５】
配列を形成する複数のメモリセルに関しては、相互接続は次の通りである。同じ列内、すなわち、同じ能動領域２２内のメモリセル１５については、各メモリセル１５のゲート電極を形成するワード線６２が各メモリセル１５に対してＹ方向へ延びている。同じ行内、すなわち、能動領域２２及びＳＴＩ２６を横断するメモリセル１５については、ソース線５２（ａ，ｂ）及び／又は関連制御ゲート５４（ａ，ｂ）がこれら各メモリセル１５に対してＸ方向へ延びている。ソース領域５２（ａ，ｂ）が溝３４内にあるため、これらは能動領域２２内にあり、ＳＴＩ２６により接続され、よってアイランドを形成している。この場合、Ｘ方向に延びて基板１０の表面上の関連制御ゲート５４（ａ，ｂ）は、同じ行内にあるメモリセル１５間の接続を形成する。代替的に、図２Ｋに示されるようなソース領域５２を形成する直前に、ＳＴＩ２６は隔離領域から除去することができる。その後のソース領域５２の形成は、行方向でＸ方向に延びるメモリセル１５間の連続した接続を形成する。もちろん、関連制御ゲート５４（ａ，ｂ）のその後の形成はまた、行方向のメモリセル１５を接続するであろう。最後に、上述から理解されるように、隣接する行中のメモリセル１５は、同じソース領域５２と同じ関連制御ゲート５４を共有する。
【００２６】
メモリセル動作
図２Ｐに示されるメモリセル１５の動作を以下に説明する。
消去
メモリセル１５は、ソース領域５２（ａ，ｂ）に接続された制御ゲート５４（ａ，ｂ）に０ボルトを加えることにより消去される。同じ電圧が両ソース領域５２（ａ，ｂ）に加えられるため、チャンネル領域内に電荷は流れない。さらに、制御ゲート５４（ａ，ｂ）が浮遊ゲート４０（ａ，ｂ）と高度に容量的に結合しているため、浮遊ゲート４０（ａ，ｂ）は低電圧を経験する。８乃至１２ボルトの間の電圧がワード線へ加えられる。これは、浮遊ゲート４０（ａ，ｂ）とワード線６２の間に大きな電圧差を生ずる。浮遊ゲート４０（ａ，ｂ）上に蓄積されたどんな電子もワード線６２に加えられた正電圧により引き付けられて、ファラー・ノルデハイム・トンネリング機構を介して、電子が浮遊ゲート４０（ａ，ｂ）から取り出されて、ワード線６２上へトンネリング酸化物５６を介してトンネルされる。この消去のためのポリ・ツー・ポリ・トンネリング機構は特許文献１に説明されている。本特許文献１を参照によりここに組み込む。
【００２７】
プログラミング
メモリセル１５のプログラミングは、２つの機構の内の１つ：第１浮遊ゲート４０ａがプログラムされるか又は第２浮遊ゲート４０ｂがプログラムされるかいずれか、で行うことができる。最初に、第１浮遊ゲート４０ａのプログラミング、すなわち、第１浮遊ゲート４０ａ上の電子の蓄積を説明する。第１ソース領域５２ａ及び第１制御ゲート５４ａが、１０乃至１５ボルトの間の正電圧に維持される。ワード線が、１−２ボルトの正電圧に維持される。第２ソース領域５２ｂ及び第２制御ゲート５４ｂが、２−５ボルトの間の正電圧に維持される。第２ソース領域５２ｂ及び第２制御ゲート５４ｂの２−５ボルトの正電圧は、たとえ、第２浮遊ゲートがプログラムされていても、すなわち、その上に電子を蓄積していても、チャンネル領域の第２部分を導通するのに十分である。ワード線６２の１−２ボルトの正電圧はチャンネル領域の第３部分を導通するのに十分である。第１ソース領域５２ａ及び第１制御ゲート５４ａの１０−１５ボルトの間の正電圧はチャンネル領域の第１部分を導通するのに十分である。従って、電子が第２ソース領域５４ｂから第１ソース領域５４ａへチャンネル領域を流れる。しかし、チャンネル領域が平面的表面から第１溝３４ａの方向へ実質的に９０度の曲がりを持つチャンネル領域の接合部で、電子は第１浮遊ゲート４０ａに容量的に結合されている第１制御ゲート５４ａ上の正の高電圧により発生される電圧の突然の増加を経験する。これにより電子は第１浮遊ゲート４０ａに注入されるホット・チャンネルになる。プログラミングのためのホット・チャンネル電子注入のこの機構は、特許文献１に記載されている。
【００２８】
第２浮遊ゲート４０ｂをプログラムするには、第１制御ゲート５４ａ／第１ソース領域５２ａに加えられる電圧が、第２制御ゲート５４ｂ／第２ソース領域５２ｂに加えられる電圧と反転される。
【００２９】
読出し
メモリセル１５の読出しは、２つの機構の１つ：第１浮遊ゲート４０ａの状態を読み出すか又は第２浮遊ゲート４０ｂの状態を読み出すかのいずれか、で実行することができる。最初に、第１浮遊ゲート４０ａ上に電子が蓄積されているかどうか、第１浮遊ゲート４０ａの状態を読み出す動作について説明する。第１ソース領域５２ａと第１制御ゲート５４ａが、０乃至１ボルトの正電圧に維持される。ワード線は、１．５−２．５ボルトの正電圧に維持される。第２ソース領域５２ｂと第２制御ゲート５４ｂは、２−５ボルトの間の正電圧に維持される。第２ソース領域５２ｂと第２制御ゲート５４ｂの２−５ボルトの間の正電圧は、たとえ、第２浮遊ゲート４０ｂがプログラムされていても、すなわち、その上に電子を蓄積していても、チャンネル領域の第２部分を導通するのに十分である。第１ソース領域５２ａと第１制御ゲート５４ａの０乃至１ボルトの正電圧は、第１浮遊ゲート４０ａがプログラムされていない場合のみ、チャンネル領域の第１部分を導通するのに十分である。この場合、電子が第１領域５４ａから第２領域５４ｂへチャンネル領域を流れる。しかし、もし、第１浮遊ゲート４０ａがプログラムされていると、０乃至１ボルト正電圧はチャンネル領域の第１部分を導通するのに十分ではない。この場合、チャンネルは非導通に留まる。従って、第２ソース領域５２ｂにて検知される電流の存在／不存在又は電流量が、第１浮遊ゲート４０ａのプログラミング状態を決定する。
【００３０】
第２浮遊ゲート４０ｂを読み出すには、第１制御ゲート５４ａ／第１ソース領域５２ａに加えられる電圧が、第２制御ゲート５４ｂ／第２ソース領域５２ｂに加えられる電圧と反転される。
【００３１】
メモリセル配列の動作
メモリセル１５の配列の動作を以下に説明する。図３に概略的にメモリセルの配列が示されている。図３に示すように、メモリセル１５の配列は、複数の列：１５ａ（１−ｋ），１５ｂ（１−ｋ）及び１５ｃ（１−ｋ）と行：１５（ａ−ｎ）１及び１５（ａ−ｎ）２に配置された複数のメモリセルを持つ。メモリセル１５に接続されたワード線６２はまた、同じ列の他のメモリセル１５に接続されている。メモリセル１５に接続された第１及び第２制御ゲート５４と第１及び第２ソース領域５２はまた、同じ行内の他のメモリセルに接続されている。
【００３２】
消去
消去動作において、共通ワード線６２により接続された同じ列内のメモリセル１５は同時に消去される。従って、例えば、もし、列１５ｂ（１−ｎ）内のメモリセル１５を消去したい場合、ワード線２が、８乃至１２ボルトに維持される。選択されないワード線１及び３は、０ボルトに維持される。全てのソース領域／制御ゲート線、すなわち、線５２Ａ、５２Ｂ及び５２Ｃもまた、０ボルトに維持される。このようにして、全てのメモリセル１５ｂ（１−ｎ）が同時に消去されるが、他の列内のメモリセルに関して、消去妨害は発生しない。
【００３３】
プログラム
メモリセル１５ｂ１の第１浮遊ゲート４０ａがプログラムされると仮定する。従って、上述の説明に基づいて、さまざまな線に加えられる電圧は次の通りである。線２は１乃至２ボルトの正電圧、線５２Ａは２乃至５ボルトの正電圧、線５２Ｂは１０乃至１５ボルトの正電圧である。
【００３４】
選択されていないワード線６２及び選択されていないソース領域／制御ゲートに加えられる電圧は以下の通りである。線１及び３は０ボルト、線５２Ｃは０ボルトである。選択されていないメモリセル１５の「妨害」は次の通りである。
【００３５】
選択されていない列中のメモリセル１５について、線１及び３へ０ボルトを加えることは、これらのメモリセル１５ｃ（１−ｎ）及び１５ａ（１−ｎ）のチャンネル領域はいずれも導通しないことを意味する。従って、妨害はない。同じ選択された列内にあって、選択されていない行にあるメモリセル１５ｂ２について、線５２Ｃへ０ボルトを加えることは、ソース領域５２Ｃに隣接したメモリセル１５ｂ２のチャンネル領域の部分は導通しないことを意味する。この場合、線５２Ｃに接続したソース領域及び線５２Ｂに接続したソース領域の間のチャンネルは遮断される。従って、メモリセル１５ｂ２にはほとんど又は全く妨害は発生しない。
【００３６】
メモリセル１５ｂ１の第２浮遊ゲート４０ｂのプログラミングは、さまざまな線へ以下の電圧を加える。線２に１．５乃至２．５ボルトの正電圧、線５２Ｂに２乃至５ボルトの正電圧、線５２Ａに１０乃至１５ボルトの正電圧を加え、全ての選択されていないワード線及び選択されていない行線は０ボルトに維持される。
【００３７】
読出し
メモリセル１５ｂ１の第２浮遊ゲート４０ｂが読み出されると仮定する。よって、前述の説明に従って、以下の様に電圧がさまざまな線に加えられる。線２に１．５乃至２．５ボルトの間の正電圧、線５２Ａに０乃至１ボルトの間の正電圧、線５２Ｂに２乃至５ボルトの間の正電圧が加えられる。
【００３８】
選択されていないワード線６２及び選択されていないソース領域／制御ゲートに加えられる電圧は以下の通りである。線１及び３には０ボルト、線５２Ｃは０ボルトである。選択されていないメモリセル１５への「妨害」は次の通りである。
【００３９】
選択されていない列中のメモリセル１５について、線１及び３へ０ボルトを加えることは、メモリセル１５ｃ（１−ｎ）及び１５ａ（１−ｎ）のチャンネル領域がどれも導通しないことを意味する。従って、妨害はない。同じ選択された列内にあるが選択されていない行にあるメモリセル１５ｂ２については、線５２Ｃへ０ボルトを加えることは、ソース領域５２Ｃへ隣接したメモリセル１５ｂ２のチャンネル領域の部分が導通しないことを意味する。この場合、ソース領域５２Ｃとソース領域５２Ｂの間のチャンネルは遮断される。従って、メモリセルへの妨害はほとんど又は全く生じない。
【００４０】
メモリセル１５ｂ１の第１浮遊ゲート４０ａの読出しは、以下の電圧をさまざまな線へ加える。線２に１．５乃至２．５ボルトの間の正電圧、線５２Ａに２乃至５ボルトの正電圧、線５２Ｂに０乃至１ボルトの正電圧を加え、全ての選択されていないワード線及び選択されていない行線は０ボルトに維持される。
【００４１】
当業者には理解されるように、線５２Ａ、５２Ｂ及び５２Ｃは埋め込まれた拡散線であり、接点がメモリセルの配列の外側でこれらの線に作られる。１つの手法では、埋め込まれた拡散及びメモリ配列中の制御ゲートへ電気的に接続された埋め込まれた拡散線５２に接続するために制御ゲート５４が使用される。
【００４２】
以上の説明により、新規で高密度の不揮発性メモリセル、配列及び製造方法が開示された。好ましい実施の形態では、メモリセル内の２つの浮遊ゲートの各々に単一ビットが記憶されることが説明されたが、単一のメモリセル内の各々の浮遊ゲート上に複数ビットを記憶して、よって、記憶密度をさらに増加することも本発明の精神の範囲内にある。
【図面の簡単な説明】
【００４３】
【図１Ａ】隔離領域を形成するため本発明の方法の第１ステップに使用される半導体基板の上面図。
【図１Ｂ】本発明の最初の処理ステップを示す線１Ｂ−１Ｂに沿って切断した構造の断面図。
【図１Ｃ】隔離領域が画定された図１Ｂの構造の処理の次のステップを示す構造の上面図。
【図１Ｄ】構造中に形成された隔離トレンチを示す線１Ｄ−１Ｄに沿って切断した図１Ｃの構造の断面図。
【図１Ｅ】図１Ｄの構造の隔離トレンチ中の隔離ブロック材料の形成を示す断面図。
【図１Ｆ】図１Ｅの構造の隔離領域の最終構造を示す断面図。
【図２Ａ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｂ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｃ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｄ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｅ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｆ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｇ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｈ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｉ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｊ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｋ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｌ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｍ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｎ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｏ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図２Ｐ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図１Ｆの半導体構造の線２Ａ−２Ａに沿って切断した断面図。
【図３】本発明のメモリセル配列の概略的回路図。
【符号の説明】
【００４４】
１０              半導体基板
１５              メモリセル
２０              溝
２２              能動領域
３０              酸化層（誘電体層）
３４ａ            第１溝
３４ｂ            第２溝
３６ａ、３６ｂ    誘電体層
４０ａ            第１浮遊ゲート
４０ｂ            第２浮遊ゲート
５２ａ            第１ソース領域
５２ｂ            第２ソース領域
５４ａ            第１制御ゲート
５４ｂ            第２制御ゲート
５６              酸化層
６２              ゲート電極（ワード線）
【図１Ａ】
2004312020.tif 000003
【図１Ｂ】
2004312020.tif 000004
【図１Ｃ】
2004312020.tif 000005
【図１Ｄ】
2004312020.tif 000006
【図１Ｅ】
2004312020.tif 000007
【図１Ｆ】
2004312020.tif 000008
【図２Ａ】
2004312020.tif 000009
【図２Ｂ】
2004312020.tif 000010
【図２Ｃ】
2004312020.tif 000011
【図２Ｄ】
2004312020.tif 000012
【図２Ｅ】
2004312020.tif 000013
【図２Ｆ】
2004312020.tif 000014
【図２Ｇ】
2004312020.tif 000015
【図２Ｈ】
2004312020.tif 000016
【図２Ｉ】
2004312020.tif 000017
【図２Ｊ】
2004312020.tif 000018
【図２Ｋ】
2004312020.tif 000019
【図２Ｌ】
2004312020.tif 000020
【図２Ｍ】
2004312020.tif 000021
【図２Ｎ】
2004312020.tif 000022
【図２Ｏ】
2004312020.tif 000023
【図２Ｐ】
2004312020.tif 000024
【図３】
2004312020.tif 000025