(57)【要約】【課題】検査のためのアナログ回路を増加させることなく、デジタル回路のみで半導体集積回路に内蔵されたＰＬＬ回路の周波数の測定、およびロック、再ロックの検査を容易に実現できる半導体集積装置を得ること。【解決手段】ＶＣＯ４と、ＶＣＯ４の出力を分周する分周回路５と、分周回路５の出力をクロックＣＬＫ１と位相比較する位相比較回路６と、外部デジタル信号ＲＳＴ，ＳＥＴによりチャージポンプを制御するチャージポンプ制御回路９と、位相比較回路６からの位相差信号に応じてチャージポンプを行うチャージポンプ回路７と、該チャージポンプ回路７の出力の低域成分のみを上記ＶＣＯ４に供給するＬＰＦ８と、上記ＶＣＯ４の出力信号の周波数を測定するＰＬＬ周波数測定回路１０とを備え、チャージポンプ回路７に対する制御信号を、外部デジタル信号ＳＥＴ，ＲＳＴから設定可能な構成とした。【選択図】      図１
2004251854.tif 000002
【特許請求の範囲】
【請求項１】
ロジック回路が発生する第１のクロック信号を逓倍し出力するＰＬＬ回路を有する半導体集積装置において、
入力した制御信号の電圧に応じた周波数の信号を第２のクロック信号として出力する電圧制御発振器と、
前記電圧制御発振器の制御信号を生成するチャージポンプ回路と、
前記第２のクロック信号を分周して、第３のクロック信号として出力する分周回路と、
前記第２のクロック信号、又は第３のクロック信号を入力とし、前記第１のクロック信号との位相を比較し、第１のチャージポンプ制御信号群を出力する位相比較器と、
前記第１のチャージポンプ制御信号、および外部から入力される設定信号群を入力とし、前記第１のチャージポンプ制御信号および前記設定信号に応じて第２のチャージポンプ制御信号を生成し、前記チャージポンプ回路に出力するチャージポンプ制御回路と、
前記第２のクロック信号、あるいは第３のクロック信号の周波数を測定するＰＬＬ周波数測定回路とを備えた、
ことを特徴とする半導体集積装置。
【請求項２】
請求項１記載の半導体集積装置において、
少なくとも電圧制御発振器と、チャージポンプ回路と、位相比較器と、チャージポンプ制御回路とからなるＰＬＬ回路を、複数個内蔵し、前記複数個のＰＬＬ回路中の各チャージポンプ制御回路に入力する設定信号群を、前記複数個のＰＬＬ回路で共通とした、
ことを特徴とする半導体集積装置。
【請求項３】
請求項１記載の半導体集積装置において、
前記ロジック回路が出力する第１のクロック信号を分周する第２の分周回路と、
外部から入力される第２の設定信号、および前記第２の分周回路の分周結果に応じて、前記チャージポンプ制御回路に入力する前記設定信号を生成するＰＬＬ周波数設定回路とを備えた、
ことを特徴とする半導体集積装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路を有する半導体集積装置に関し、特に位相同期ループ（ＰＬＬ）周波数測定装置を用いて、半導体チップに内蔵されている電源制御装置（ＶＣＯ）より出力される周波数を検査するための半導体集積装置に関するものである。
【０００２】
【従来の技術】
近年、半導体プロセスの微細化によるシステムＬＳＩの大規模化、半導体集積装置の高速化に伴う不要輻射対策のため、発振要素（例えばＶＣＯ，ＰＬＬ）を内蔵する傾向にある。しかし、このような半導体集積回路をデジタル回路の試験環境で試験を行う場合、検査時間の増大、検査装置の特殊化を引き起こし、検査コストの上昇に繋がっている。そこで、内蔵される発振要素の試験をデジタル回路試験と共通化し、検査時間短縮が可能な有効な技術が求められている。
【０００３】
従来の半導体集積回路では、半導体集積回路にＰＬＬ回路の出力する被周波数測定信号をカウントするＰＬＬ周波数測定回路を内蔵することで、半導体集積回路外部に特殊な周波数測定手段を設けずとも、デジタル試験環境でＰＬＬ周波数を検査できるものがある（例えば、特許文献１）。
【０００４】
さらに、半導体集積回路に内蔵されたＤ／Ａコンバータを利用してデジタル的に検査することにより、検査時間の削減と共に検査の簡易化ができる半導体集積回路装置も提案されている（例えば、特許文献２）。
【０００５】
【特許文献１】
特開平１１−２３６６２号公報
【特許文献２】
特開２００１−１６６００８号公報
【０００６】
以下、従来の半導体集積回路に内蔵しているＰＬＬの周波数測定について図面を参照しながら説明する。
図１１は、従来の半導体集積回路に内蔵したＰＬＬの周波数測定を行う装置の構成を示す構成図である。
【０００７】
１は半導体集積回路、２はロジック回路、３はＰＬＬ回路、４はＶＣＯ、５は分周回路、６は位相比較回路、７はチャージポンプ回路、８は低域通過フィルタ、９−１，９−２はアナログスイッチ、１０はＰＬＬ周波数測定回路であり、アナログスイッチ９−１，９−２は外部デジタル入力信号端子２００の入力レベルにより制御される。さらにＰＬＬ周波数測定回路は外部デジタル入力端子２０２の入力レベルに初期化、外部デジタル入力端子２０３の入力レベルにより保持動作をし、その出力信号は外部デジタル出力端子４０を介して、半導体集積回路の外部に接続されたＬＳＩテスタなどの評価、検査装置の判別信号に使用される。
【０００８】
図１２は、図１１の半導体装置の各部波形を示すタイミングチャートである。図１２において、上から順に、低域通過フィルタ８の出力信号ＬＰＦＯＵＴ、外部アナログ入力端子２０１から入力されるアナログ入力信号ＡＩＮ、外部デジタル入力端子２００から入力されるＶＣＯ入力選択設定信号ＳＥＬ、ＶＣＯ４の入力電圧ＶＣＩ、ＶＣＯ４から出力される被測定周波数信号ＭＳ、ＰＬＬ周波数測定回路１０の初期化信号ＣＬＲ、ＰＬＬ周波数測定回路１０のホールド信号ＳＴＰ、および周波数測定回路１０から出力される周波数測定値ＭＦ、の波形を示している。
【０００９】
次に、図１１および図１２を参照して、従来の半導体集積装置の動作を説明する。
まず、ＶＣＯ４の周波数測定時には、ＶＣＯ入力選択設定信号ＳＥＬに“Ｈ”レベルを設定することで、アナログスイッチ９−１は開状態、９−２は閉状態となり、低域通過フィルタ８からＶＣＯ４へのアナログ電圧の経路は遮断状態となり、外部アナログ入力端子２０１からＶＣＯ４への経路は導通状態となる。すなわち、ＶＣＯ４の周波数測定時には、ロジック回路２から出力されるクロック信号ＣＬＫＩと、ＶＣＯ４から出力された逓倍クロック信号を分周器５によって分周された信号とが、位相比較および位相補償され出力されるアナログ電圧の誤差信号は、ＶＣＯ４には入力されない。
【００１０】
この状態において、半導体集積回路１の外部のＬＳＩテスタ（図示しない）から、アナログ信号ＡＩＮを外部アナログ入力端子２０１から入力する。アナログスイッチ９−１は導通状態なので、アナログ信号ＡＩＮはそのままＶＣＯ４の入力電圧ＶＣＩとなる。これにより、図１１に示すようにそのアナログ値を制御電圧として、ＶＣＯ４は被測定周波数信号ＭＳを出力する。図１１に示すＶＣＯ４は、入力電圧が“Ｌ”レベルに近いときに低周波数、入力電圧が“Ｈ”レベルに近いときに高周波数の逓倍クロックを発振するものとする。この被周波数測定信号ＭＳはＰＬＬ周波数測定回路１０に供給される。ＰＬＬ周波数測定回路１０は外部デジタル入力端子２０２からの入力信号ＣＬＲにて時刻Ｔ１００で初期化され、外部デジタル入力端子からの入力信号ＳＴＰにて時刻Ｔ１１０以降保持動作をする。周波数測定値ＭＦ（デジタル信号）は、以下の式にて周波数値が測定され、周波数測定値ＭＦ（デジタル信号）が出力される。
【００１１】
ＭＦ  ＝  （Ｔ１１０−Ｔ１００）／  ｆ
ｆ：ＶＣＯの逓倍クロック周波数
【００１２】
アナログ信号ＡＩＮおよびデジタル信号ＣＬＲ，ＳＴＰの設定タイミングは外部のＬＳＩテスタは制御されるため、周波数測定値ＭＦの判定箇所は外部ＬＳＩテスタの制限に従って自由に設定することができる。このようにして、２個のアナログスイッチから構成された半導体集積回路に内蔵された検査回路にて、簡易的に半導体集積回路に内蔵したＰＬＬの周波数測定を行うことができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、このような従来のＰＬＬ回路を有する半導体集積装置においては、ＶＣＯの入力電圧としてアナログ信号を半導体集積回路の外部から設定する必要がある。そのため、ＰＬＬ周波数検査のために余分なアナログ入力端子およびアナログスイッチのアナログ回路のレイアウトが必要となり、レイアウト設計時のフロアプランに検査回路を考慮する必要がある等、半導体集積回路の設計効率を低下させていた。
【００１４】
本発明は、このような問題点に鑑みてなされたものであり、検査のためのアナログ回路を増加させることなく、デジタル回路のみで半導体集積回路に内蔵されたＰＬＬ回路の周波数測定、およびロック、再ロック検査を容易に実現できるＰＬＬ回路を有する半導体集積装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を達成するため、本発明（請求項１）にかかる半導体集積装置は、ロジック回路が発生する第１のクロック信号を逓倍し出力するＰＬＬ回路を有する半導体集積装置において、入力した制御信号の電圧に応じた周波数の信号を第２のクロック信号として出力する電圧制御発振器と、前記電圧制御発振器の制御信号を生成するチャージポンプ回路と、前記第２のクロック信号を分周して、第３のクロック信号として出力する分周回路と、前記第２のクロック信号、又は第３のクロック信号を入力とし、前記第１のクロック信号との位相を比較し、比較結果から第１のチャージポンプ制御信号群を出力する位相比較器と、前記第１のチャージポンプ制御信号群、および前記半導体集積装置の外部から入力される設定信号群を入力し、前記第１のチャージポンプ制御信号群および前記設定信号群に応じて第２のチャージポンプ制御信号群を生成し、前記チャージポンプ回路に出力するチャージポンプ制御回路と、前記第２のクロック信号、あるいは第３のクロック信号の周波数を測定するＰＬＬ周波数測定回路とを備えた、ものである。
【００１６】
この請求項１の半導体集積装置によれば、外部制御信号の“Ｈ”／“Ｌ”レベルのパルス幅だけで、デジタル的にＶＣＯの入力電圧値を設定できるため、従来に比べて半導体集積回路内部に検査用アナログ回路を備えることなく、容易にＶＣＯ周波数を検査することが可能になる。
【００１７】
該半導体集積装置は、さらに半導体集積回路の設定信号を外部から時系列的に設定することで、外部から強制的にＰＬＬ周波数を設定する状態と、内部ロジック回路によるＰＬＬ回路のロック状態とを切替えることを容易にできる。そのため、半導体集積回路に内蔵されたＰＬＬ回路の非ロック状態からロック状態への引き込み遷移状態を検査することが可能になる。
【００１８】
また、本発明（請求項２）にかかる半導体集積装置は、請求項１記載の半導体集積装置において、少なくとも電圧制御発振器と、チャージポンプ回路と、位相比較器と、チャージポンプ制御回路とからなるＰＬＬ回路を、複数個内蔵し、前記複数個のＰＬＬ回路中の各チャージポンプ制御回路に入力する設定信号群を、前記複数個のＰＬＬ回路で共通とした、ものである。
【００１９】
この請求項２の構成によれば、半導体集積回路に内蔵された複数のＰＬＬ回路のＶＣＯ周波数を同時に測定することができ、半導体集積回路内部の複数のＰＬＬ回路を検査するための複雑なアナログ回路を増大させることがなく、さらに検査時間の削減を実現することが可能となる。
【００２０】
また、本発明（請求項３）にかかる半導体集積装置は、請求項１記載の半導体集積装置において、前記ロジック回路が出力する第１のクロック信号を分周する第２の分周回路と、外部から設定される第２の設定信号群、および前記第２の分周回路の分周結果に応じて、前記チャージポンプ制御回路に入力する設定信号群を生成するＰＬＬ周波数設定回路とを備えた、ものである。
【００２１】
この請求項３の構成によれば、半導体集積回路に内蔵されたＰＬＬ回路の周波数を測定するために半導体集積回路外部から“Ｈ”／“Ｌ”レベルのパルス幅を制御するため時系列にデータを変換した入力信号を準備する必要がなく、外部からクロック信号を入力するだけで“Ｈ”／“Ｌ”レベルのパルス幅を調整した制御信号を発生でき、半導体集積回路周辺の検査環境を簡略化することが可能になる。
【００２２】
【発明の実施の形態】
（実施の形態１）
以下に、本発明の実施の形態１について図面を参照にして説明する。
図１は、本発明の実施の形態１に係わる半導体集積装置の構成図である。
【００２３】
１は半導体集積回路、２はロジック回路、３はＰＬＬ回路、４はＶＣＯ、５は分周回路、６は位相比較回路、７はチャージポンプ回路、８は低域通過フィルタ、９はチャージポンプ制御回路（選択回路）、１０はＰＬＬ周波数測定回路であり、チャージポンプ制御回路９は外部デジタル入力信号端子２０、３０からの入力レベルにより制御される。従来の構成と同様に、ＰＬＬ周波数測定回路１０は外部デジタル入力端子２０２からの入力ＣＬＲにて初期化され、外部デジタル入力端子２０３からの入力ＳＴＰにて保持動作をすることで、ＰＬＬ周波数測定回路１０の出力は外部デジタル出力端子４０を介して、半導体集積回路の外部に接続されたＬＳＩテスタなどの評価、検査装置の判別信号に使用される。
【００２４】
図２は、本発明の実施の形態１に係わるチャージポンプ制御回路９およびチャージポンプ回路７から構成された検査回路の代表的な構成図である。チャージポンプ制御回路９は、複合ゲート回路９１，９２から構成され、ロジック回路２からの通常動作時の制御信号ＮＵＰ，ＤＯＷＮと、検査時の外部制御信号ＲＳＴ，ＳＥＴとを入力とする。チャージポンプ回路７は、Ｎｃｈトランジスタ７１、Ｐｃｈトランジスタ７２から構成され、低域通過フィルタ８にＰＷＭ信号ＶＯＵＴを出力する。
【００２５】
図３は、図２に示したチャージポンプ制御回路９およびチャージポンプ回路７から構成された検査回路の真理値表を示したもので、デジタル信号ＲＳＴが“Ｌ”レベル、かつデジタル信号ＳＥＴが“Ｌ”レベルの時は、出力信号ＶＯＵＴは、ロジック回路からの出力ＮＵＰ，ＤＯＷＮに依存する。すなわち通常動作時の制御により出力信号ＶＯＵＴは設定される。また、デジタル信号ＲＳＴが“Ｈ”レベル、かつデジタル信号ＳＥＴが“Ｌ”レベルの時は、出力信号ＶＯＵＴは、ロジック回路からの出力ＮＵＰ，ＤＯＷＮに関係なく、“Ｌ”レベルになり、デジタル信号ＲＳＴが“Ｌ”レベル、かつデジタル信号ＳＥＴが“Ｈ”レベルの時は、出力信号ＶＯＵＴは、ロジック回路からの出力ＮＵＰ，ＤＯＷＮに関係なく、“Ｈ”レベルになり、さらにデジタル信号ＲＳＴが“Ｈ”レベル、かつデジタル信号ＳＥＴが“Ｈ”レベルの時は、出力信号ＶＯＵＴは、ロジック回路からの出力ＮＵＰ，ＤＯＷＮに関係なく、“ＨｉＺ”レベルになる。
【００２６】
次に、上述の如く構成された本実施の形態１の、チャージポンプ動作が、ＮＵＰ信号，ＤＯＷＮ信号に関係なく行なわれる第１の動作について説明する。
図４は、図１の半導体集積装置の各部波形を示すタイミング図である。図４において、上から順に、選択回路９への外部デジタル信号ＳＥＴ、選択回路９への外部デジタル信号ＲＳＴ、チャージポンプ回路７のＰＷＭ出力信号ＶＯＵＴ、ＶＣＯ４の制御を行うアナログ入力電圧ＶＣＩ、ＶＣＯ４から出力される被測定周波数信号ＭＳ，ＰＬＬ周波数測定回路１０の初期化信号ＣＬＲ，ＰＬＬ周波数測定回路１０のホールド信号ＳＴＰ、ＰＬＬ周波数測定回路１０から出力される周波数測定値ＭＦ、の波形を示したもので、横軸は時間、縦軸は信号レベルを表す。
【００２７】
まず、時刻Ｔ０から時刻Ｔ１の期間は、外部デジタル信号ＲＳＴが“Ｈ”レベルなので、ＰＷＭ出力信号ＶＯＵＴは外部デジタル信号ＳＥＴにより制御され、外部デジタル信号ＳＥＴが“Ｌ”レベルのときにはＰＷＭ出力信号ＶＯＵＴは“Ｌ”レベル、外部デジタル信号ＳＥＴが“Ｈ”レベルのときにはＰＷＭ出力信号ＶＯＵＴは“ＨｉＺ”レベルとなる。ＰＷＭ出力信号ＶＯＵＴは低域通過フィルタ８にて積分されるため、ＶＣＯ４の入力レベルは徐々に低下していき、それに応じてＶＣＯ４から出力される被測定周波数信号ＭＳの周波数も低周波数になる。
【００２８】
次に、時刻Ｔ１から時刻Ｔ２の期間は、外部デジタル信号ＲＳＴ、ＳＥＴがともに“Ｈ”レベルなので、ＰＷＭ出力信号ＶＯＵＴは“ＨｉＺ”レベルとなり、低域通過フィルタ８にて積分されたＶＣＯ４の入力レベルは変動しなくなる。それに応じて、ＶＣＯ４から出力される被測定周波数信号ＭＳの周波数も一定の周波数を維持することになる。
【００２９】
また、時刻Ｔ２から時刻Ｔ３の期間は、外部デジタル信号ＳＥＴが“Ｈ”レベルなので、ＰＷＭ出力信号ＶＯＵＴは外部デジタル信号ＲＳＴにより制御され、外部デジタル信号ＲＳＴが“Ｌ”レベルのときにはＰＷＭ出力信号ＶＯＵＴは“Ｈ”レベル、外部デジタル信号ＲＳＴが“Ｈ”レベルのときにはＰＷＭ出力信号ＶＯＵＴは“ＨｉＺ”レベルとなる。ＰＷＭ出力信号ＶＯＵＴは低域通過フィルタ８にて積分されるため、ＶＣＯ４の入力レベルは徐々に上昇していき、それに応じてＶＣＯ４から出力される被測定周波数信号ＭＳの周波数も高周波数になる。
【００３０】
次に、時刻Ｔ３から時刻Ｔ４の期間は、時刻Ｔ１から時刻Ｔ２の期間と同様に外部デジタル信号ＲＳＴ、ＳＥＴがともに“Ｈ”レベルなので、ＰＷＭ出力信号ＶＯＵＴは“ＨｉＺ”レベルとなり、低域通過フィルタ８にて積分されたＶＣＯ４の入力レベルは変動しなくなる。それに応じてＶＣＯ４から出力される被測定周波数信号ＭＳの周波数も一定の周波数を維持することになる。
【００３１】
従来例と同様に、ＰＬＬ周波数測定回路１０は、外部デジタル入力端子２０２からの入力信号ＣＬＲにて初期化され、外部デジタル入力端子からの入力信号ＳＴＰにて保持動作ができるため、周波数測定値ＭＦ（デジタル信号）は、以下の式にて周波数値が測定され、周波数測定値ＭＦ（デジタル信号１０，Ｅ６）が出力される。
【００３２】
ＭＦ  ＝  （Ｔ５−Ｔ６）／  ｆ
ｆ：ＶＣＯの逓倍クロック周波数
【００３３】
ここで、外部デジタル信号ＳＥＴ，ＲＳＴ、および外部デジタル信号ＣＬＲ，ＳＴＰの設定タイミングは、外部のＬＳＩテスタにより制御することができるため、周波数測定値ＭＦの判定箇所は、外部ＬＳＩテスタの制限に従って自由に設定することができ、図４の判定箇所の周波数測定値ＭＦを検証することにより、所望の周波数の測定を行うことが可能になる。
【００３４】
さらに、上述の如く構成された本実施の形態１の、チャージポンプ動作が、ＮＵＰ信号，ＤＯＷＮ信号に基づいて行なわれる第２の動作について説明する。
【００３５】
図５は、図１の半導体集積装置の各部波形を示すタイミング図である。図５において、上から順に、選択回路９への外部デジタル信号ＳＥＴ、選択回路９への外部デジタル信号ＲＳＴ、位相比較回路６の第１の出力信号ＮＵＰ、位相比較回路６の第２の出力信号ＤＯＷＮ、チャージポンプ回路７のＰＷＭ出力信号ＶＯＵＴ、ＶＣＯ４の制御を行うアナログ入力電圧ＶＣＩ、ＶＣＯ４から出力される被測定周波数信号ＭＳ、ＰＬＬ周波数測定回路１０の初期化信号ＣＬＲ、ＰＬＬ周波数測定回路１０のホールド信号ＳＴＰ、ＰＬＬ周波数測定回路１０から出力される周波数測定値ＭＦ、の波形を示したもので、横軸は時間、縦軸は信号レベルを表す。
【００３６】
まず、時刻Ｔ１０から時刻Ｔ１１の期間は、外部デジタル信号ＲＳＴが“Ｈ”レベルなので、ＰＷＭ出力信号ＶＯＵＴは外部デジタル信号ＳＥＴにより制御され、外部デジタル信号ＳＥＴが“Ｌ”レベルのときにはＰＷＭ出力信号ＶＯＵＴは“Ｌ”レベル、外部デジタル信号ＳＥＴが“Ｈ”レベルのときにはＰＷＭ出力信号ＶＯＵＴは“ＨｉＺ”レベルとなる。ＰＷＭ出力信号ＶＯＵＴは低域通過フィルタ８にて積分されるため、ＶＣＯ４の入力レベルは徐々に低下していき、それに応じてＶＣＯ４から出力される被測定周波数信号ＭＳの周波数も低周波数になる。
【００３７】
次に、時刻Ｔ１１から時刻Ｔ１２の期間は、外部デジタル信号ＲＳＴ、ＳＥＴがともに“Ｌ”レベルなので、ＰＷＭ出力信号ＶＯＵＴは、ロジック回路２から出力されるクロック信号ＣＬＫＩと、ＶＣＯ４から出力された逓倍クロック信号を分周回路５によって分周した信号とを位相比較および位相補償して得られる出力信号ＮＵＰ，ＤＯＷＮに依存する。時刻Ｔ１１時点では、ＶＣＯ４のアナログ入力電圧は十分低い電圧になっており、ＶＣＯ４の出力周波数も通常使用時の周波数よりも低周波数になっているため、位相比較回路６からの出力信号ＮＵＰ，ＤＯＷＮにおいて出力信号ＮＵＰが支配的に動作することで、チャージポンプ回路７の出力信号ＶＯＵＴは“Ｈ”レベルの期間が長くなる。ＰＷＭ出力信号ＶＯＵＴは低域通過フィルタ８にて積分されるため、ＶＣＯ４の入力レベルは徐々に上昇していき、それに応じてＶＣＯ４から出力される被測定周波数信号ＭＳの周波数も高周波数になる。ＶＣＯ４から出力される被測定周波数信号ＭＳの周波数が高周波数になるに従い、ロジック回路２のクロック出力ＣＬＫＩと、分周回路５の出力信号との位相比較結果の誤差信号は小さくなり、これ以上ＶＣＯ４の周波数を上げる必要がないと判断した時点（Ｔ１２）から、位相比較回路６からの出力信号ＮＵＰ，ＤＯＷＮにおいて支配的な動作は発生せずに、チャージポンプ回路７の出力信号の“Ｈ”／“Ｌ”レベルのパルス幅は等長となる。ＰＷＭ出力信号ＶＯＵＴは低域通過フィルタ８にて積分されるため、ＶＣＯ４の入力レベルは変動しなくなり、それに応じてＶＣＯ４から出力される被測定周波数信号ＭＳの周波数も一定の周波数（図５中の７６）となり、ＰＬＬのロック状態になる。
【００３８】
図５では、時刻Ｔ１０から時刻Ｔ１１の期間においてデジタル信号ＲＳＴが“Ｈ”レベルに固定され、デジタル信号ＳＥＴが“Ｌ”レベルを出力した（ＶＣＯ４の出力周波数が十分、低周波数になる）場合の動作を説明したが、時刻Ｔ１０から時刻Ｔ１１の期間においてデジタル信号ＳＥＴが“Ｈ”レベルに固定され、デジタル信号ＲＳＴが“Ｌ”レベルを出力した（ＶＣＯ４の出力周波数が十分、高周波数になる）場合の動作も、同様に測定できることは明らかである。
【００３９】
以上のように、本実施の形態１においては、チャージポンプ回路７を制御する選択回路９の選択動作を、外部デジタル信号ＳＥＴ，ＲＳＴにより設定可能にするようにしたので、アナログ回路に全く修正を加えることなく、第１の動作であるＰＬＬ周波数の測定動作と、第２の動作である非ロック状態からの再引き込み動作、の検査をすることを実施可能であり、レイアウト設計の容易化、および検査の効率化を達成できる効果が得られる。
【００４０】
（実施の形態２）
次に、本発明の実施の形態２について図面を参照にして説明する。
図６は、本実施の形態２に係わる半導体集積装置のブロック図である。２、１０２はロジック回路、３、１０３はＰＬＬ回路、４、１０４はＶＣＯ、５、１０５は分周回路、６、１０６は位相比較回路、７、１０７はチャージポンプ回路、８、１０８は低域通過フィルタ、９、１０９はチャージポンプ制御回路、１０、１１０はＰＬＬ周波数測定回路であり、チャージポンプ制御回路９、１０９は外部デジタル入力信号端子２０、３０から入力レベルにより制御される。ＰＬＬ周波数測定回路１０は、外部デジタル入力端子２０２からの入力ＣＬＲにて初期化され、外部デジタル入力端子２０３からの入力ＳＴＰにて出力保持され、ＰＬＬ周波数測定回路１１０は、外部デジタル入力端子３０２からの入力ＣＬＲにて初期化され、外部デジタル入力端子３０３からの入力ＳＴＰにて出力保持される、という動作をすることで、上記実施の形態１の構成と同様に、ＰＬＬ周波数測定回路１０の出力は、外部デジタル出力端子４０を介して、ＰＬＬ周波数測定回路１１０の出力は、外部デジタル出力端子１４０を介して、半導体集積回路の外部に接続されたＬＳＩテスタなどの評価、検査装置の判別信号に使用される。
【００４１】
上記実施の形態１と異なる点は、複数のチャージポンプ制御回路９，１０９の制御を、同一の外部デジタル端子２０，３０で共用化した点である。
【００４２】
次に、上述の如く構成された本実施の形態２の動作について説明する。
ＰＬＬ回路３を検査する時には、上記実施の形態１で説明したように外部デジタル信号ＳＥＴ、ＲＳＴを用いてチャージポンプ回路７のＰＷＭ出力信号を制御することで、ＶＣＯ４を所望の周波数で動作させることができ、ＰＬＬ周波数測定回路１０は、外部デジタル信号ＣＬＲ，ＳＴＰを用いて、半導体集積回路外部の測定装置が定義可能な判定箇所にて周波数の測定を実施することができる。
【００４３】
半導体集積回路に第２のＰＬＬ回路１０３を内蔵した場合を考えると、第２のＰＬＬ回路１０３の検査も第１のＰＬＬ回路３と同様に検査することができ、外部デジタル信号ＳＥＴ、ＲＳＴを用いてチャージポンプ回路１０７のＰＷＭ出力信号を制御することで、ＶＣＯ１０４を所望の周波数で動作させることができ、ＰＬＬ周波数測定回路１１０は、外部デジタル信号ＣＬＲ，ＳＴＰを用いて、半導体集積回路外部の測定装置が定義可能な判定箇所にて周波数の測定を実施することができる。
【００４４】
図６では、ＰＬＬ回路３，１０３の発振周波数が任意の周波数であることを想定して、汎用的にＰＬＬ周波数測定回路１０，１１０の制御信号を、外部入力端子２０２，２０３と、外部入力端子３０２，３０３の個別端子として定義したが、ＰＬＬ回路３，１０３の発振周波数が比較的近い場合は、外部入力端子２０２，３０２、および外部入力端子２０３，３０３を共用にすることも可能である。
【００４５】
以上のように、本実施の形態２においては、半導体集積回路内に複数のＰＬＬ回路を内蔵した場合でも、検査回路はデジタル回路のみで構成できるため、従来のようにアナログ制御信号の選択回路のためのアナログ回路を増加させることがなく、さらに単一のＰＬＬ回路用の検査回路の構成をそのまま使用するため新たな回路追加の必要がなく、チップサイズを増加させることなく検査の効率化を図ることができる効果が得られる。
【００４６】
（実施の形態３）
次に、実施の形態３について図面を参照して説明する。
図７は、実施の形態３に係わる半導体集積装置のブロック図である。２はロジック回路、３はＰＬＬ回路、４はＶＣＯ、５は分周回路、６は位相比較回路、７はチャージポンプ回路、８は低域通過フィルタ、９は選択回路、１０はＰＬＬ周波数測定回路、１６０はロジック回路２のクロック出力ＣＬＫＩで動作するｎｂｉｔ分周回路、１６１はＰＬＬ周波数設定回路である。
【００４７】
本実施の形態３が、上記実施の形態１と異なる点は、チャージポンプ制御回路９は、半導体集積回路に内蔵されたＰＬＬ周波数設定回路１６１の出力信号により制御される点である。
【００４８】
図８は、本実施の形態３に係わる分周回路１６０、およびＰＬＬ周波数設定回路１６１の代表的な構成図である。ここで、分周回路１６０は、２ｂｉｔ分周回路、外部デジタル信号は、４ｂｉｔとする。ＰＬＬ周波数設定回路１６１はセレクタ回路から構成され、４ｂｉｔ外部デジタル信号で、出力信号ＳＥＴ，ＲＳＴを出力する。
【００４９】
図９は、図８に示したＰＬＬ周波数設定回路１６１の真理値表を示したもので、出力信号ＳＥＴは、外部デジタル信号ＭＯＤ［１］、ＭＯＤ［０］で設定され、出力信号ＲＳＴは、外部デジタル信号ＭＯＤ［３］、ＭＯＤ［２］で設定される。
【００５０】
次に、上述の如く構成された本実施の形態３の動作について説明する。
【００５１】
図１０は、図７の半導体集積装置の各部波形を示すタイミング図である。図１０において、上から順に、分周回路１６０のクロック信号ＣＬＫＩ、分周回路１６０の出力信号ＤＩＶ［１］、ＤＩＶ［０］、外部デジタル信号ＭＯＤ［０］，ＭＯＤ［１］、ＰＬＬ周波数設定回路１６１の出力信号ＳＥＴ、外部デジタル信号ＭＯＤ［２］，ＭＯＤ［３］、ＰＬＬ周波数設定回路１６１の出力信号ＲＳＴ、の波形を示したもので、横軸は時間、縦軸は信号レベルを表す。
【００５２】
まず、時刻Ｔ２０から時刻Ｔ２１の期間は、外部デジタル信号ＭＯＤ［１］、ＭＯＤ［０］の設定により出力信号ＳＥＴは分周出力信号ＤＩＶ［０］が出力される。次に、時刻Ｔ２１から時刻Ｔ２２の期間は、外部デジタル信号ＭＯＤ［１］、ＭＯＤ［０］の設定により出力信号ＳＥＴは“Ｈ”レベル固定信号が出力される。この時刻Ｔ２０から時刻Ｔ２２の期間のＭＯＤ［３］、ＭＯＤ［２］が、“Ｈ”レベルに固定なので、出力信号ＲＳＴは“Ｈ”レベル固定になる。
【００５３】
また、時刻Ｔ２２から時刻Ｔ２３の期間は、外部デジタル信号ＭＯＤ［３］、ＭＯＤ［２］の設定により出力信号ＲＳＴは分周出力信号ＤＩＶ［０］が出力される。さらに、時刻Ｔ２３から時刻Ｔ２４の期間は、外部デジタル信号ＭＯＤ［３］、ＭＯＤ［２］の設定により出力信号ＲＳＴは“Ｈ”レベル固定信号が出力される。この時刻Ｔ２０から時刻Ｔ２２の期間のＭＯＤ［１］、ＭＯＤ［０］は“Ｈ”レベルに固定なので、出力信号ＳＥＴは“Ｈ”レベル固定になる。このようにして生成された出力信号ＳＥＴ、ＲＳＴは、上記実施の形態１における半導体集積装置で外部端子から入力したデジタル入力信号と同一であり、ＰＬＬ周波数測定についても同様の手順で実施することが可能である。
【００５４】
このように、本実施の形態３においては、上記実施の形態１では半導体集積回路の外部から入力していたＳＥＴ，ＲＳＴ信号を、半導体集積回路の外部デジタルレベル信号を切替えることにより半導体集積回路内部で自由に生成できるので、パルス信号のタイミングを詳細に制御する信号発生器を使用しなくとも、半導体集積回路内部のＰＬＬ周波数の測定動作を実施することができる。
【００５５】
なお、上記実施の形態３においては、説明の簡便のため分周回路１６０およびＰＬＬ周波数設定回路１６１のｂｉｔ数を制限したが、分周回路１６０およびＰＬＬ周波数設定回路１６１のｂｉｔ数を拡張することで、出力信号ＳＥＴ、ＲＳＴのパルス幅を選択することができる。また、出力信号ＳＥＴ，ＲＳＴのパルス幅は、チャージポンプ回路７の出力信号ＶＯＵＴのパルス幅に影響するため、出力信号ＳＥＴ、ＲＳＴのパルス幅のデューティを小さくすると、低域通過フィルタ８で積分された入力電圧値の変動時間が遅くなり、出力信号ＳＥＴ、ＲＳＴのパルス幅のデューティを大きくすると、低域通過フィルタ８で積分された入力電圧値の変動時間が早くなる。すなわち、上記実施の形態３において、分周回路１６０，及びＰＬＬ周波数設定回路１６１のｂｉｔ数を拡張し、出力信号ＳＥＴ，ＲＳＴのパルス幅を調整することにより、周波数応答が遅い場合のＰＬＬ動作の測定のみならず、周波数応答が早い場合のＰＬＬ動作の測定をも行なうことができる。
【００５６】
【発明の効果】
以上のように、本発明にかかる、ＰＬＬ回路を有する半導体集積装置によれば、ロジック回路が発生する第１のクロック信号を逓倍し出力するＰＬＬ回路を有する半導体集積装置において、入力した制御信号の電圧に応じた周波数の信号を第２のクロック信号として出力する電圧制御発振器と、前記電圧制御発振器の制御信号を生成するチャージポンプ回路と、前記第２のクロック信号を分周して、第３のクロック信号として出力する分周回路と、前記第２のクロック信号、又は第３のクロック信号を入力とし、前記第１のクロック信号との位相を比較し、第１のチャージポンプ制御信号を出力する位相比較器と、前記第１のチャージポンプ制御信号、および外部から入力される設定信号を入力とし、前記第１のチャージポンプ制御信号および前記設定信号に応じて第２のチャージポンプ制御信号を生成し、前記チャージポンプ回路に出力するチャージポンプ制御回路と、前記第２のクロック信号、あるいは第３のクロック信号の周波数を測定するＰＬＬ周波数測定回路とを備えたものとしたので、外部制御信号の“Ｈ”／“Ｌ”レベルのパルス幅を設定するだけで、デジタル的にＶＣＯの入力電圧値を設定することができ、従来に比べて半導体集積回路内部に検査回路としてアナログ回路を備えることなく容易にＶＣＯ周波数を検査することができ、検査時間の増加を最小に抑えた効率的な回路を実現でき、チップサイズ、検査コスト等のトータルでの製造コストの低減を図ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体集積装置の構成図
【図２】本発明の実施の形態１における選択回路およびチャージポンプ回路の構成図
【図３】本発明の実施の形態１における選択回路およびチャージポンプ回路の真理値表を示す図
【図４】本発明の実施の形態１による第１の動作のタイミング図
【図５】本発明の実施の形態１による第２の動作のタイミング図
【図６】本発明の実施の形態２による半導体集積装置の構成図
【図７】本発明の実施の形態３による半導体集積装置の構成図
【図８】本発明の実施の形態３における分周回路およびセレクタ回路の構成図
【図９】本発明の実施の形態３における分周回路およびセレクタ回路の真理値表を示す図
【図１０】本発明の実施の形態３による動作のタイミング図
【図１１】従来例による構成図
【図１２】従来例による動作のタイミング図
【符号の説明】
１：半導体集積回路
２、１０２：ロジック回路
３、１０３：ＰＬＬ回路
４、１０４：電源制御発振器（ＶＣＯ）
５、１０５：分周回路
６、１０６：位相比較回路
７、１０７：チャージポンプ回路
８、１０８：低域通過フィルタ
９、１０９：選択回路
９−１、９−２：アナログスイッチ
１０、１１０：ＰＬＬ周波数測定回路
２０、３０：外部デジタル入力端子
４０、１４０：外部デジタル出力端子
５０、５１：外部クロック入力端子
７１：Ｎｃｈトランジスタ
７２：Ｐｃｈトランジスタ
９１、９２：複合ゲート回路
１２０：ｍｂｉｔ外部デジタル入力端子群
１６０：ｎｂｉｔ分周回路
１６１：ＰＬＬ周波数設定回路
１６１−２：ＡＮＤ回路
１６１−３：ＡＮＤ回路
１６１−４：ＡＮＤ回路
１６１−５：ＡＮＤ回路
１６１−ｎ−１：ＡＮＤ回路
１６１−ｎ：ＡＮＤ回路
１６２：ｍｂｉｔ分周回路
２００：外部デジタル入力端子
２０１：外部アナログ入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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