(57)【要約】【課題】誤差やばらつきが少なく、回路素子数も簡素化できるヒステリシス付コンパレータを提供する。【解決手段】差動増幅器を構成するトランジスタＱ６，Ｑ９の入力側トランジスタＱ９のベースに第１のトランジスタＱ１０のエミッタを接続し、基準側トランジスタＱ６のベースに第２のトランジスタＱ５のエミッタを接続し、第１のトランジスタＱ９のベースを入力端子とし、第２のトランジスタＱ５のベースにリファレンス電圧Ｖｒｅｆを入力し、差動増幅器の入力側トランジスタＱ９のコレクタ電圧を出力トランジスタＱ１１を介して取り出すコンパレータにおいて、第２のトランジスタＱ５のエミッタに第１の電流供給用トランジスタＱ２２と第２の電流供給用トランジスタＱ２１を接続し、出力トランジスタＱ１１の出力電圧により第２の電流供給用トランジスタＱ２１をオンオフスイッチングするＮＭＯＳトランジスタＭ１を設けたヒステリシス付コンパレータ。【選択図】  図１
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【特許請求の範囲】
【請求項１】
差動増幅器を構成する１対のトランジスタの入力側トランジスタのベースにインピーダンス変換用の第１のトランジスタのエミッタを接続し、前記１対のトランジスタの基準側トランジスタのベースに第２のトランジスタのエミッタを接続し、前記第１のトランジスタのベースを入力端子とし、前記第２のトランジスタのベースにリファレンス電圧を入力し、前記差動増幅器を構成する１対のトランジスタの入力側トランジスタのコレクタ電圧を出力トランジスタを介して取り出すコンパレータにおいて、
前記第２のトランジスタのエミッタに第１の電流供給用トランジスタと第２の電流供給用トランジスタを接続し、前記出力トランジスタの出力電圧により前記第２の電流供給用トランジスタをオンオフするスイッチング素子を設けたことを特徴とするヒステリシス付コンパレータ。
【請求項２】
前記第１の電流供給用トランジスタと第２の電流供給用トランジスタとは、同じベース電位で駆動されることを特徴とする請求項１記載のヒステリシス付コンパレータ。
【請求項３】
差動増幅器を構成する１対のトランジスタの入力側トランジスタのベースにインピーダンス変換用の第１のトランジスタのエミッタを接続し、前記１対のトランジスタの基準側トランジスタのベースに第２のトランジスタのエミッタを接続し、前記第１のトランジスタのベースを入力端子とし、前記第２のトランジスタのベースにリファレンス電圧を入力し、前記差動増幅器を構成する１対のトランジスタの入力側トランジスタのコレクタ電圧を出力トランジスタを介して取り出すコンパレータにおいて、
前記基準側トランジスタのコレクタに１対のカレントミラー回路の一方のトランジスタを接続し、前記第２のトランジスタのエミッタに第１の電流供給用トランジスタと第２の電流供給用トランジスタを接続し、前記カレントミラー回路の他方のトランジスタのコレクタ電流で前記第２の電流供給用トランジスタの出力電流が流れる経路を制御するようにしたことを特徴とするヒステリシス付コンパレータ。
【請求項４】
前記第１の電流供給用トランジスタと第２の電流供給用トランジスタとは、同じベース電位で駆動されることを特徴とする請求項３記載のヒステリシス付コンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヒステリシス付コンパレータに関する。
【０００２】
【従来の技術】
入力信号に含まれるノイズなどでコンパレータが誤動作するのを防止するために、ヒステリシス付コンパレータが用いられている。
【０００３】
例えば特許文献１には、図４（特許文献１の図５）及び図５（特許文献１の図２）に示すようなヒステリシス付コンパレータが記載されている。
【０００４】
図４において、リファレンス電圧Ｖｒｅｆは定電流源ＩＡ１で作られる定電流Ｉと抵抗Ｒ１の抵抗値によって決まる。コンパレータの入力端子ＩＮに供給される入力が閾値未満の電圧から閾値以上の電圧に上昇すると、トランジスタＱ１０がオフし、トランジスタＱ９がオフし、トランジスタＱ１１もオフする。そうすると出力端子ＯＵＴがハイレベルとなり、ＮＭＯＳトランジスタＭ１がオンする。ＮＭＯＳトランジスタＭ１がオンすることにより、直流的に見てベース接地であるＮＰＮトランジスタＱ４がオンし、抵抗Ｒ４の抵抗値で決まる電流Ｉ１が流れる。電流はトランジスタＱ２とＱ３で構成されるカレントミラー回路でミラーされ、電流Ｉ１と同等の電流Ｉ２がトランジスタＱ３のコレクタに流れる。通常のコンパレータの場合、ＰＮＰトランジスタＱ５とＱ１０のエミッタ電流は同じ電流Ｉ３となるが、この場合、トランジスタＱ５のエミッタ電流がＩ２＋Ｉ３となるため、電流Ｉ２の分だけΔＶＢＥの電位差（オフセット）がトランジスタＱ６とＱ９のベース電位間に発生する。
【０００５】
逆にコンパレータの入力端子ＩＮに供給される入力が閾値以上の電圧から閾値未満の電圧に下降すると、トランジスタＱ１０がオンし、トランジスタＱ９もオン、トランジスタＱ１１もオンとなる。そうすると出力端子ＯＵＴがローレベルとなり、ＮＭＯＳトランジスタＭ１がオフする。ＮＭＯＳトランジスタＭ１がオフすることにより、ＮＰＮトランジスタＱ４がオフし、電流Ｉ１もＩ２も発生しない。したがって、トランジスタＱ５とＱ１０のエミッタ電流は同じ電流Ｉ３となり、コンパレータとしては、オフセットのない動作となる。
【０００６】
このように、入力端子ＩＮに入力される電圧が閾値に対して上昇する場合と下降する場合のコンパレータの動作は、オフセット電圧ΔＶＢＥ分のヒステリシスを有することになる。
【０００７】
ところが、図４に示す回路では、トランジスタＱ４のＶＢＥの温度依存性により電流Ｉ１，Ｉ２の温度依存性が発生し、ヒステリシスを決定するオフセット電圧ΔＶＢＥの温度依存性が大きくなるという問題があった。さらに抵抗Ｒ４の抵抗値のばらつきによる電流Ｉ１，Ｉ２の誤差が発生し、オフセット電圧ΔＶＢＥのばらつきが発生するという問題がある。
【０００８】
図５に示す従来例は、図４の従来回路に、温度補償機能を備えたスイッチ制御回路を追加したものである。このスイッチ制御回路は、ＮＭＯＳトランジスタＭ１と、抵抗Ｒ５，Ｒ６と、ＰＮＰトランジスタＱ１２，Ｑ１３とで構成され、ＮＭＯＳトランジスタＭ２でスイッチを構成したものである。この回路の動作について説明する。
【０００９】
コンパレータの入力端子ＩＮに供給される電圧が閾値未満の電圧から閾値以上の電圧に上昇すると、図４の回路と同様にトランジスタＱ１１がオフすることでＮＭＯＳトランジスタＭ１がオンする。これにより、抵抗Ｒ５とトランジスタＱ１３のＶＢＥで決まる定電流Ｉ４が流れ、トランジスタＱ１３とともにカレントミラー回路を構成するトランジスタＱ１２にも定電流Ｉ４と同じ電流Ｉ５が流れる。この電流Ｉ５が抵抗Ｒ６に流れることによりＭＯＳトランジスタＭ２がオンになり、トランジスタＱ２のコレクタ電流Ｉ２は、抵抗Ｒ３を経由しないでトランジスタＱ１と抵抗Ｒ２に流れる。したがって、トランジスタＱ５のベース電位Ｖｒｅｆ１＝Ｖｒｅｆとなる。
【００１０】
一方、コンパレータの入力端子ＩＮに供給される電圧が閾値以上の電圧から閾値未満の電圧に下降すると、図４の回路と同様にトランジスタＱ１１がオンすることでＮＭＯＳトランジスタＭ１がオフする。これにより、コレクタ電流Ｉ４は０となる。そうすると、トランジスタＱ１３とともにカレントミラー回路を構成するトランジスタＱ１２のコレクタ電流も０となるため、ＭＯＳトランジスタＭ２がオフとなり、トランジスタＱ２のコレクタ電流Ｉ２は、抵抗Ｒ３を経由してトランジスタＱ１に流れる。したがって、トランジスタＱ５のベース電位Ｖｒｅｆ１＝Ｖｒｅｆ＋ΔＶ（ΔＶ＝Ｉ２＊Ｒ３）となる。
【００１１】
このように、入力端子ＩＮに入力される電圧が閾値に対して上昇する場合と下降する場合のコンパレータの動作は、オフセットΔＶ分のヒステリシスを有することになる。
【００１２】
【特許文献１】
特開２００２−３１４３８５号公報（第２頁、第４頁、図２、図５）
【００１３】
【発明が解決しようとする課題】
前記図５のヒステリシス付コンパレータの構成によれば、ヒステリシス特性を規定するオフセット電圧ΔＶにトランジスタのＶＢＥ成分が含まれないため、温度依存性は解消されるが、抵抗Ｒ３のばらつきによりΔＶがばらつく。また、トランジスタＱ２と共にカレントミラー回路を構成するトランジスタＱ３のコレクタ側のトランジスタＱ４のエミッタ抵抗Ｒ４がばらつくとＩ２が変化することで、ΔＶがばらつく。さらに、ヒステリシスを持たせるための回路素子数が多いなどの問題点がある。
【００１４】
本発明は、誤差やばらつきが少なく、回路素子数も簡素化できるヒステリシス付コンパレータを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のヒステリシス付コンパレータにおいては、差動増幅器の基準側トランジスタに接続されるトランジスタのエミッタ電流の大きさを、入力側トランジスタに入力される入力信号が閾値電圧を上昇するときと閾値電圧を下降するときとで変化させ、ヒステリシス特性を得るものである。
【００１６】
この発明によれば、誤差やばらつきが少なく、回路素子数も簡素化できるヒステリシス付コンパレータが得られる。
【００１７】
【発明の実施の形態】
本発明の請求項１に記載の発明は、差動増幅器を構成する１対のトランジスタの入力側トランジスタのベースにインピーダンス変換用の第１のトランジスタのエミッタを接続し、前記１対のトランジスタの基準側トランジスタのベースに第２のトランジスタのエミッタを接続し、前記第１のトランジスタのベースを入力端子とし、前記第２のトランジスタのベースにリファレンス電圧を入力し、前記差動増幅器を構成する１対のトランジスタの入力側トランジスタのコレクタ電圧を出力トランジスタを介して取り出すコンパレータにおいて、前記第２のトランジスタのエミッタに第１の電流供給用トランジスタと第２の電流供給用トランジスタを接続し、前記出力トランジスタの出力電圧により前記第２の電流供給用トランジスタをオンオフするスイッチング素子を設けたことを特徴とするものである。
【００１８】
この請求項１に係るヒステリシス付コンパレータにおいては、第１のトランジスタのベースに供給された入力信号が閾値未満から閾値以上に上昇したときは出力トランジスタから出力される電圧でスイッチング素子がオンになり、第２の電流供給用トランジスタからの電流がオフとなって、第２のトランジスタに流れる電流が第１の電流供給用トランジスタからのみとなる。第１のトランジスタのベースに供給された入力信号が閾値以上から閾値未満に下降したときは出力トランジスタから出力される電圧でスイッチング素子がオフになり、第２の電流供給用トランジスタからの電流と第１の電流供給用トランジスタからの電流がともに第２のトランジスタに流れる。この入力電圧の上昇時と下降時の第２のトランジスタのエミッタ電流の相違により、差動増幅器の基準側トランジスタのベース電位にオフセット電圧が生じ、ヒステリシス特性が得られるという作用を有する。
【００１９】
請求項２に記載の発明は、前記第１の電流供給用トランジスタと第２の電流供給用トランジスタとは、同じベース電位で駆動されることを特徴とする請求項１記載のヒステリシス付コンパレータとしたものであり、同一形状、同一サイズのトランジスタのベースを共通にしてカレントミラー回路を構成することで、第１および第２の電流供給用トランジスタのコレクタ電流の相対誤差を１％以下にすることができ、オフセット電圧のばらつきが非常に小さくなるという作用を有する。
【００２０】
請求項３に記載の発明は、差動増幅器を構成する１対のトランジスタの入力側トランジスタのベースにインピーダンス変換用の第１のトランジスタのエミッタを接続し、前記１対のトランジスタの基準側トランジスタのベースに第２のトランジスタのエミッタを接続し、前記第１のトランジスタのベースを入力端子とし、前記第２のトランジスタのベースにリファレンス電圧を入力し、前記差動増幅器を構成する１対のトランジスタの入力側トランジスタのコレクタ電圧を出力トランジスタを介して取り出すコンパレータにおいて、前記基準側トランジスタのコレクタに１対のカレントミラー回路の一方のトランジスタを接続し、前記第２のトランジスタのエミッタに第１の電流供給用トランジスタと第２の電流供給用トランジスタを接続し、前記カレントミラー回路の他方のトランジスタのコレクタ電流で前記第２の電流供給用トランジスタの出力電流が流れる経路を制御するようにしたことを特徴とするヒステリシス付コンパレータである。
【００２１】
この請求項３に係るヒステリシス付コンパレータにおいては、入力電圧の上昇時に差動増幅器を構成する入力側トランジスタがオンして基準側トランジスタに電流が流れないときは、カレントミラー回路にも電流が流れないため、第２の電流供給用トランジスタのコレクタ電流は第１の電流供給用トランジスタのコレクタ電流と共に、第２のトランジスタのエミッタ電流となる。入力電圧の下降時に入力側トランジスタがオフして基準側トランジスタがオンしたときは、１対のカレントミラー回路の他方のトランジスタに電流が流れ、第２の電流供給用トランジスタのコレクタへ流れ込む。第１の電流供給用トランジスタのコレクタ電流のみが第２のトランジスタのエミッタ電流となる。この入力電圧の上昇時と下降時の第２のトランジスタのエミッタ電流の相違により、差動増幅器の基準側トランジスタのベース電位にオフセット電圧が生じ、ヒステリシス特性が得られるという作用を有する。
【００２２】
請求項４に記載の発明は、前記第１の電流供給用トランジスタと第２の電流供給用トランジスタとは、同じベース電位で駆動されることを特徴とする請求項４記載のヒステリシス付コンパレータとしたものであり、同一形状、同一サイズのトランジスタのベースを共通にしてカレントミラー回路を構成することで、第１、第２の電流供給用トランジスタのコレクタ電流の相対誤差を１％以下にすることができ、オフセット電圧のばらつきが非常に小さくなるという作用を有する。
【００２３】
以下、本発明の実施の形態について、図１から図３を用いて説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１を示す回路図であり、図１においてヒステリシス付コンパレータは、コンパレータを構成するＰＮＰトランジスタＱ６，Ｑ９と、同コンパレータのトランジスタの負荷を形成するＮＰＮトランジスタＱ７，Ｑ８と、トランジスタＱ６，Ｑ９のベースに接続されるエミッタフォロワ用トランジスタＱ５，Ｑ１０と、出力トランジスタＱ１１と、オフセット電圧切換用ＮＭＯＳトランジスタＭ１と、カレントミラー回路を構成するモノリシックトランジスタＱ２１〜Ｑ２５と、逆流阻止用ダイオードＤ７とから構成されている。
【００２５】
図１において、トランジスタＱ５のベースに与えられるリファレンス電圧Ｖｒｅｆは、定電流源ＩＡ１で作られる定電流と抵抗Ｒ１の抵抗値によって決まる。
【００２６】
いま、入力端子ＩＮに供給される入力電圧が閾値未満の電圧から閾値以上の電圧に上昇すると、トランジスタＱ１０がオフし、トランジスタＱ９がオフし、トランジスタＱ１１がオフする。そうすると、トランジスタＱ１１のコレクタがハイレベルになり、ＮＭＯＳトランジスタＭ１がオンする。ＮＭＯＳトランジスタＭ１がオンするとトランジスタＱ２１から電流Ｉ４が流れ、ダイオードＤ７は逆バイアスとなるのでトランジスタＱ２１からの電流はトランジスタＱ５には流れない。トランジスタＱ２２のコレクタ電流ＩＡ２がトランジスタＱ５に流れるため、トランジスタＱ６のベース電位Ｖｒｅｆ２＝Ｖｒｅｆ＋ＶＢＥとなる。ここで、ＶＢＥ＝Ｖｔ＊ｌｎ（ＩＡ２／Ｉｓ）（Ｖｔは熱起電力、ＩＡ２はコレクタ電流、Ｉｓは逆方向飽和電流）。
【００２７】
一方、入力端子ＩＮに供給される入力電圧が閾値以上の電圧から閾値未満の電圧に下降すると、トランジスタＱ１０がオンし、トランジスタＱ９がオンし、トランジスタＱ１１がオンする。そうすると、トランジスタＱ１１のコレクタがローレベルになり、ＮＭＯＳトランジスタＭ１がオフする。ＮＭＯＳトランジスタＭ１がオフするとトランジスタＱ２１からの電流ＩＡ２’はダイオードＤ７を通してトランジスタＱ５に流れる。トランジスタＱ５には、トランジスタＱ２２のコレクタ電流ＩＡ２も流れるため、トランジスタＱ６のベース電位Ｖｒｅｆ２＝Ｖｒｅｆ＋ＶＢＥ’となる。ここで、ＶＢＥ’＝Ｖｔ＊ｌｎ｛（ＩＡ２’＋ＩＡ２）／Ｉｓ｝。
【００２８】
以上より、電圧上昇時と下降時のヒステリシス特性のオフセット電圧はΔＶ＝ＶＢＥ’−ＶＢＥ＝Ｖｔ＊ｌｎ｛（ＩＡ２’＋ＩＡ２）／ＩＡ２｝となる。
【００２９】
ＩＡ２’とＩＡ２を同じカレントミラー回路から取り出すことで、ＩＡ２’＝ＩＡ２のときはΔＶ＝Ｖｔ＊ｌｎ２（≒１８ｍＶ）に、ＩＡ２’＝２＊ＩＡ２のときはΔＶ＝Ｖｔ＊ｌｎ３（≒２９ｍＶ）となる。
【００３０】
この実施の形態１における入力電圧ＶＩＮと出力電圧ＶＯＵＴおよびオフセット電圧ΔＶの関係を図３に示す。
【００３１】
図１の回路構成においては、コンパレータ部に抵抗を用いていないので、抵抗のばらつきがオフセット電圧ΔＶには影響しないため精度が非常によい。
【００３２】
ちなみに、Ｖｔ＝ｋ・Ｔ／ｑ（ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷）であり、オフセット電圧ΔＶには温度依存性がある。例えば、ΔＶ＝Ｖｔ＊ｌｎ２の回路で−２０℃のとき、ΔＶ≒１５ｍＶ、２７℃のときΔＶ≒２１ｍＶである。電子回路中の熱雑音は、√Ｔに比例する。耐熱雑音特性として、ΔＶの温度依存性は都合がよい。
【００３３】
（実施の形態２）
図２は本発明の実施の形態２を示す回路図であり、図２においてヒステリシス付コンパレータは、コンパレータを構成するＮＰＮトランジスタＱ６，Ｑ９と、トランジスタＱ６のコレクタに接続されたカレントミラー回路を形成するＰＮＰトランジスタＱ７，Ｑ８と、トランジスタＱ６，Ｑ９のベースに接続されるエミッタフォロワ用トランジスタＱ５，Ｑ１０と、トランジスタＱ９のコレクタにベースが接続された位相反転用トランジスタＱ１２と、出力トランジスタＱ１１と、カレントミラー回路を構成するトランジスタＱ３１〜Ｑ３４と、ダイオードＤ４〜Ｄ６で構成されたオフセット電圧切換回路とから構成されている。
【００３４】
図２において、トランジスタＱ５のベースに与えられるリファレンス電圧Ｖｒｅｆは、定電流源ＩＡ１で作られる定電流によるダイオードＤ１〜Ｄ３の順方向電圧（＝３＊ＶＦ）によって決まる。
【００３５】
いま、入力端子ＩＮに供給される入力電圧が閾値以上の電圧から閾値未満の電圧に下降すると、トランジスタＱ１０がオフし、トランジスタＱ９がオフし、トランジスタＱ１２がオフし、トランジスタＱ１１がオフする。トランジスタＱ９がオフすると、差動増幅器を構成しているトランジスタＱ６はオンとなり、カレントミラー回路のトランジスタＱ７からコレクタ電流（＝ＩＡ３）が流れる。カレントミラー回路の他方のトランジスタＱ８には、本例では２＊ＩＡ３のコレクタ電流が流れる。その電流は、トランジスタＱ３２のコレクタ電流より大きく、ダイオードＤ５，Ｄ６とトランジスタＱ３２に分流し、トランジスタＱ３２のコレクタ電位が２＊ＶＦまで上昇するため、ダイオードＤ４は逆バイアスとなって、トランジスタＱ３２のコレクタ電流は全てトランジスタＱ８より流れる。トランジスタＱ５のエミッタ電流はトランジスタＱ３１のコレクタ電流のみとなる。トランジスタＱ５のエミッタ電位（トランジスタＱ６のベース電位）は、Ｖｒｅｆ２＝Ｖｒｅｆ−ＶＢＥである。ここで、ＶＢＥ＝Ｖｔ＊ｌｎ（ＩＡ２／Ｉｓ）（Ｖｔは熱起電力、ＩＡ２はコレクタ電流、Ｉｓは逆方向飽和電流）。
【００３６】
一方、入力端子ＩＮに供給される入力電圧が閾値未満の電圧から閾値以上の電圧に上昇すると、トランジスタＱ１０がオンし、トランジスタＱ９がオンし、トランジスタＱ１２，Ｑ１１がオンする。トランジスタＱ９がオンすると、トランジスタＱ６がオフとなり、カレントミラー回路を構成するトランジスタＱ７，Ｑ８には電流が流れなくなり、トランジスタＱ３２のコレクタ電位が下降するため、ダイオードＤ４は順バイアスとなって、トランジスタＱ３２のコレクタ電流は、ダイオードＤ４を経由してトランジスタＱ５のエミッタより流れる。そうすると、トランジスタＱ５のエミッタ電流はＩＡ２＋ＩＡ２’に増加し、トランジスタＱ５のエミッタ電位（トランジスタＱ６のベース電位）は、Ｖｒｅｆ２＝Ｖｒｅｆ−ＶＢＥ’となる。ここで、ＶＢＥ’＝Ｖｔ＊ｌｎ｛（ＩＡ２’＋ＩＡ２）／Ｉｓ｝。
【００３７】
以上より、電圧上昇時と下降時のヒステリシス特性のオフセット電圧はΔＶ＝ＶＢＥ’−ＶＢＥ＝Ｖｔ＊ｌｎ｛（ＩＡ２’＋ＩＡ２）／ＩＡ２｝となる。
【００３８】
ＩＡ２’とＩＡ２を同じカレントミラー回路から取り出すことで、ＩＡ２’＝ＩＡ２のときはΔＶ＝Ｖｔ＊ｌｎ２（≒１８ｍＶ）に、ＩＡ２’＝２＊ＩＡ２のときはΔＶ＝Ｖｔ＊ｌｎ３（≒２９ｍＶ）となる。
【００３９】
この実施の形態２における入力電圧ＶＩＮと出力電圧ＶＯＵＴおよびオフセット電圧ΔＶの関係も、図３に示した特性と同様となる。
【００４０】
実施の形態２においても、実施の形態１と同様にオフセット電圧Δの精度は非常によい。また温度依存性についても同様である。
【００４１】
なお、以上の実施の形態１および２において、トランジスタのＰＮＰとＮＰＮを逆にし、電源ラインも正負を逆にした回路構成としても、同様に実施可能である。
【００４２】
【発明の効果】
以上のように、本発明によれば、入力電圧の上昇時と下降時の第２のトランジスタのエミッタ電流の相違により、差動増幅器の基準側トランジスタのベース電位にオフセット電圧が生じ、このオフセット電圧は抵抗値のばらつきが影響しないため、誤差やばらつきが少なく、回路素子数も簡素化できるヒステリシス付コンパレータが得られるという効果を奏する。
【００４３】
また、第１の電流供給用トランジスタと第２の電流供給用トランジスタとを、同じベース電位で駆動する構成とすることにより、同一形状、同一サイズのトランジスタのベースを共通にしてカレントミラー回路を構成することで、第１、第２の電流供給用トランジスタのコレクタ電流の相対誤差を１％以下にすることができ、オフセット電圧のばらつきが非常に小さくなるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１を示す回路図
【図２】本発明の実施の形態２を示す回路図
【図３】本発明の実施の形態１の動作を示すタイムチャート
【図４】従来のヒステリシス付コンパレータの第１例を示す回路図
【図５】従来のヒステリシス付コンパレータの第２例を示す回路図
【符号の説明】
Ｑ５〜Ｑ１２，Ｑ２１〜Ｑ２５，Ｑ３１〜Ｑ３４  トランジスタ
Ｄ１〜Ｄ７  ダイオード
Ｍ１  ＮＭＯＳトランジスタ
Ｒ１，Ｒ１１，Ｒ１２  抵抗
Ｖｒｅｆ    リファレンス電圧
ＩＮ  入力端子
ＯＵＴ  出力端子
【図１】
2004304515.tif 000003
【図２】
2004304515.tif 000004
【図３】
2004304515.tif 000005
【図４】
2004304515.tif 000006
【図５】
2004304515.tif 000007