(57)【要約】【課題】少ない外部配線で動作可能な光書込みヘッドに用いられる、複数点灯可能で、途中でデータの書込みを中断できる構造の自己走査型発光素子アレイチップを提供する。【解決手段】シフト部１において、奇数番目のサイリスタのカソードはφ１配線１６に、偶数番目のサイリスタのカソードはφ２配線１７に接続される。各サイリスタのゲートは、結合ダイオード４３を介して右隣のサイリスタのゲートに接続され、また、ゲート負荷抵抗４２を介して電源配線１５に接続される。さらに、１〜４番目のサイリスタのゲートは、結合ダイオード４４を介して発光部２のサイリスタ４５のゲートに接続されている。一方、５，６番目シフト部サイリスタには、接続すべき対応する発光部サイリスタが無い。このように対応する発光部サイリスタを設けないことによって、データの書込みを中断させることができる。【選択図】      図２
2004181741.tif 000002
【特許請求の範囲】
【請求項１】
複数個の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、奇数番目の第１のサイリスタのアノード／カソードを第１のクロックパルス配線に接続し、偶数番目の第１のサイリスタのアノード／カソードを第２のクロックパルス配線に接続したシフト部と、
複数個の第２の３端子発光サイリスタを１次元に配列し、所定数の第２のサイリスタごとにブロック化し、各ブロックの第２のサイリスタのゲートを、間に奇数番目および偶数番目の２個の第１のサイリスタを残して、所定数の第１のサイリスタごとにブロック化された前記シフト部の対応する第１のサイリスタのゲートに、ダイオードを介して接続し、第２の各サイリスタのアノード／カソードをアノード／カソード負荷抵抗を介して書込み信号配線に接続し、この書込み信号配線をダイオードを介して、リセット信号端子に接続した発光部と、
を備える自己走査型発光素子アレイチップ。
【請求項２】
複数個の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、奇数番目の第１のサイリスタのアノード／カソードを第１のクロックパルス配線に接続し、偶数番目の第１のサイリスタのアノード／カソードを第２のクロックパルス配線に接続したシフト部と、
複数個の第２の３端子発光サイリスタを１次元に配列し、所定数の第２のサイリスタごとにブロック化し、各ブロックの第２のサイリスタのゲートを、間に奇数番目および偶数番目の２個の第１のサイリスタを残して、所定数の第１のサイリスタごとにブロック化された前記シフト部の対応する第１のサイリスタのゲートに、ダイオードを介して接続し、第２の各サイリスタのアノード／カソードをアノード／カソード負荷抵抗を介してデータ書込み配線に接続し、このデータ書込み配線をダイオードを介して、リセット信号端子に接続したラッチ部と、
複数個の第３の３端子発光サイリスタを１次元に配列し、第３の各サイリスタのゲートを、前記ラッチ部の対応する第２のサイリスタのゲートに接続し、第３の各サイリスタのアノード／カソードを、アノード／カソード負荷抵抗を介して、発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。
【請求項３】
複数個の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、奇数番目の第１のサイリスタのアノード／カソードを第１のクロックパルス配線に接続し、偶数番目の第１のサイリスタのアノード／カソードを第２のクロックパルス配線に接続したシフト部と、
複数個の第２の３端子発光サイリスタを１次元に配列し、所定数の第２のサイリスタごとにブロック化し、各ブロックのＫ個（Ｋは２以上の整数）の第２のサイリスタの各ゲートを、間に奇数番目および偶数番目の２個の第１のサイリスタを残して、所定数の第１のサイリスタごとにブロック化された前記シフト部の対応する１個の第１のサイリスタのゲートに、ダイオードを介して接続し、前記各ブロックの第２のサイリスタのアノード／カソードをアノード／カソード負荷抵抗を介してＫ本のデータ書込み配線に順繰りに接続し、各データ書込み配線をダイオードをそれぞれ介して、１個のリセット信号端子に接続したラッチ部と、
複数個の第３の３端子発光サイリスタを１次元に配列し、第３の各サイリスタのゲートを、前記ラッチ部の対応する第２のサイリスタのゲートに接続し、第３の各サイリスタのアノード／カソードを、アノード／カソード負荷抵抗を介して、発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。
【請求項４】
前記各サイリスタは、ＰＮＰＮ構造である、請求項１，２または３に記載の自己走査型発光素子アレイチップ。
【請求項５】
請求項１に記載の自己走査型発光素子アレイチップを駆動する方法であって、前記第１および第２のクロックパルス配線に、第１および第２のクロックパルスを与えることにより、前記シフト部の第１のサイリスタのオン状態を順次転送するステップと、
前記シフト部の第１のサイリスタがオン状態にあるときに、前記発光部の信号書込み配線に電圧を与えることにより、前記オン状態の第１のサイリスタに対応する第２のサイリスタをオン状態にするステップと、
前記シフト部の前記２個の第１のサイリスタのうちの奇数番目のサイリスタがオン状態になったときに、前記発光部の書込み信号配線に電圧を与えることにより、前記オン状態の第２のサイリスタを点灯させるステップと、
前記リセット信号端子を０ボルトにすることにより、前記発光部の点灯している第２のサイリスタをオフするステップと、
を含む駆動方法。
【請求項６】
請求項２に記載の自己走査型発光素子アレイチップを駆動する方法であって、前記第１および第２のクロックパルス配線に、第１および第２のクロックパルスを与えることにより、前記シフト部の第１のサイリスタのオン状態を順次転送するステップと、
前記シフト部の第１のサイリスタがオン状態にあるときに、前記ラッチ部のデータ書込み配線に電圧を与えることにより、前記オン状態の第１のサイリスタに対応する第２のサイリスタをオン状態にするステップと、
前記シフト部の前記２個の第１のサイリスタのうちの奇数番目のサイリスタがオン状態になったときに、前記発光部の発光信号配線に電圧を与えることにより、前記オン状態の第２のサイリスタに対応する第３のサイリスタを点灯させるステップと、
前記リセット信号端子を０ボルトにすることにより、前記リセット部のオンしている第２のサイリスタをオフするステップと、
を含む駆動方法。
【請求項７】
請求項３に記載の自己走査型発光素子アレイチップを駆動する方法であって、前記第１および第２のクロックパルス配線に、第１および第２のクロックパルスを与えることにより、前記シフト部の第１のサイリスタのオン状態を順次転送するステップと、
前記シフト部の第１のサイリスタがオン状態にあるときに、前記ラッチ部のＫ本のデータ書込み配線に電圧を与えることにより、前記オン状態の第１のサイリスタに対応するＫ個の第２のサイリスタをオン状態にするステップと、
前記シフト部の前記２個の第１のサイリスタのうちの奇数番目のサイリスタがオン状態になったときに、前記発光部の発光信号配線に電圧を与えることにより、前記オン状態の第２のサイリスタに対応する第３のサイリスタを点灯させるステップと、
前記リセット信号端子を０ボルトにすることにより、前記ラッチ部のオンしている第２のサイリスタをオフするステップと、
を含む駆動方法。
【請求項８】
請求項１に記載のＮ個（Ｎは２以上の整数）の自己走査型発光素子アレイチップを１グループとして、Ｍグループ（Ｍは２以上の整数）を１次元に配列した自己走査型発光素子アレイと、
前記Ｎ個のチップの第１のクロックパルス配線が順繰りに接続されるＮ本の第１のクロックパルス共通配線と、
前記全てのチップの第２のクロックパルス配線が接続される１本以上Ｎ本以下の第２のクロックパルス共通配線と、
前記全てのチップの電源配線が接続される１本の電源共通配線と、
前記全てのチップのリセット信号端子が接続される１本のリセット信号共通配線と、
前記各グループのチップの書込み信号配線がそれぞれ接続されるＭ本の書込み信号共通配線と、
を備える光書込みヘッド。
【請求項９】
請求項２に記載のＮ個（Ｎは２以上の整数）の自己走査型発光素子アレイチップを１グループとして、Ｍグループ（Ｍは２以上の整数）を１次元に配列した自己走査型発光素子アレイと、
前記Ｎ個のチップの第１のクロックパルス配線が順繰りに接続されるＮ本の第１のクロックパルス共通配線と、
前記全てのチップの第２のクロックパルス配線が接続される１本以上Ｎ本以下の第２のクロックパルス共通配線と、
前記全てのチップの電源配線が接続される１本の電源共通配線と、
前記全てのチップのリセット信号端子が接続される１本のリセット信号共通配線と、
前記各グループのチップのデータ書込み信号配線がそれぞれ接続されるＭ本のデータ書込み信号共通配線と、
前記全てのチップの発光信号配線が接続された１本の発光信号共通配線と、
を備える光書込みヘッド。
【請求項１０】
請求項２に記載のＮ個（Ｎは２以上の整数）の自己走査型発光素子アレイチップを１グループとして、Ｍグループ（Ｍは２以上の整数）を１次元に配列した自己走査型発光素子アレイと、
前記Ｎ個のチップの第１のクロックパルス配線が順繰りに接続されるＮ本の第１のクロックパルス共通配線と、
前記全てのチップの第２のクロックパルス配線が接続される１本以上Ｎ本以下の第２のクロックパルス共通配線と、
前記全てのチップの電源配線が接続される１本の電源共通配線と、
前記全てのチップのリセット信号端子が接続される１本のリセット信号共通配線と、
前記各グループのチップのデータ書込み信号配線がそれぞれ接続されるＭ本のデータ書込み信号共通配線と、
各グループのＮ個のチップが順繰りに接続されるＮ本の発光信号共通配線と、を備える光書込みヘッド。
【請求項１１】
請求項３に記載のＮ個（Ｎは２以上の整数）の自己走査型発光素子アレイチップを１グループとして、Ｍグループ（Ｍは２以上の整数）を１次元に配列した自己走査型発光素子アレイと、
前記Ｎ個のチップの第１のクロックパルス配線が順繰りに接続されるＮ本の第１のクロックパルス共通配線と、
前記全てのチップの第２のクロックパルス配線が接続される１本以上Ｎ本以下の第２のクロックパルス共通配線と、
前記全てのチップの電源配線が接続される１本の電源共通配線と、
前記全てのチップのリセット信号端子が接続される１本のリセット信号共通配線と、
前記各グループのチップのデータ書込み信号配線がそれぞれ接続されるＫ×Ｍ本のデータ書込み信号共通配線と、
各グループのＮ個のチップが順繰りに接続されるＮ本の発光信号共通配線と、を備える光書込みヘッド。
【請求項１２】
請求項８に記載の光書込みヘッドを駆動する方法であって、
各グループの同一番目のチップの同一番目のブロックの第１のサイリスタをオン状態にするステップと、
前記第１のサイリスタがオン状態にあるときに、前記Ｍ本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第１のサイリスタに対応する第２のサイリスタをオン状態にするステップと、
以上のステップを、全ての同一番目のチップに対して行った後、前記Ｍ本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第２のサイリスタを点灯させるステップと、
前記リセット信号共通配線を０ボルトにすることにより、前記オンしている第２のサイリスタをオフするステップと、
以上のステップを、全ての同一番目のブロックの第１のサイリスタについて繰返すステップと、
を含む駆動方法。
【請求項１３】
請求項９に記載の光書込みヘッドを駆動する方法であって、
各グループの同一番目のチップの同一番目のブロックの第１のサイリスタを、オン状態にするステップと、
前記第１のサイリスタがオン状態にあるときに、前記Ｍ本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第１のサイリスタに対応する第２のサイリスタをオン状態にするステップと、
以上のステップを、全ての同一番目のチップに対して行った後、前記発光信号共通配線に電圧を与えることによって、前記オン状態の第２のサイリスタに対応する第３のサイリスタを点灯させるステップと、
前記リセット信号共通配線を０ボルトにすることにより、前記オンしている第２のサイリスタをオフするステップと、
以上のステップを、全ての同一番目のブロックの第１のサイリスタについて繰返すステップと、
を含む駆動方法。
【請求項１４】
請求項１０に記載の光書込みヘッドを駆動する方法であって、
各グループの同一番目のチップの同一番目のブロックの第１のサイリスタを、オン状態にするステップと、
前記第１のサイリスタがオン状態にあるときに、前記Ｍ本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第１のサイリスタに対応する第２のサイリスタをオン状態にするステップと、
対応する前記発光信号共通配線に電圧を与えることによって、前記オン状態の第２のサイリスタに対応する第３のサイリスタを点灯させるステップと、
前記リセット信号共通配線を０ボルトにすることにより、前記オンしている第２のサイリスタをオフするステップと、
以上のステップを、全ての同一番目のチップに対して行うステップと、
を含む駆動方法。
【請求項１５】
請求項１１に記載の光書込みヘッドを駆動する方法であって、
各グループの同一番目のチップの同一番目のブロックの第１のサイリスタを、オン状態にするステップと、
前記第１のサイリスタがオン状態にあるときに、前記Ｋ×Ｍ本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第１のサイリスタに対応する第２のサイリスタをオン状態にするステップと、
対応する前記発光信号共通配線に電圧を与えることによって、前記オン状態の第２のサイリスタに対応する第３のサイリスタを点灯させるステップと、
前記リセット信号共通配線を０ボルトにすることにより、前記オンしている第２のサイリスタをオフするステップと、
以上のステップを、全ての同一番目のチップに対して行うステップと、
を含む駆動方法。
【請求項１６】
請求項８，９，１０，または１１に記載の光書込みヘッドを備える光プリンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイチップおよび光書込みヘッドに関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ（ＳＬＥＤ）を作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
【特許文献１】
特開平１−２３８９６２号公報
【特許文献２】
特開平２−１４５８４号公報
【特許文献３】
特開平２−９２６５０号公報
【特許文献４】
特開平２−９２６５１号公報
【特許文献５】
特開平２−２６３６６８号公報
【０００５】
図１に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図を示す。この自己走査型発光素子アレイは、サイリスタＴ１  ，Ｔ２  ，Ｔ３  ，…を含むシフト部１と、サイリスタＬ１  ，Ｌ２  ，Ｌ３  ，…を含む発光部２とを備えている。シフト部の構成は、ダイオード接続を用いている。すなわち、サイリスタのゲート間は、ダイオードＤ１  ，Ｄ２  ，…で結合されている。ＶＧＡは電源であり、電源配線１５から負荷抵抗ＲＬ  を経て各シフト部サイリスタのゲートに接続されている。また、シフト部サイリスタのゲートは、発光部サイリスタのゲートにも接続される。サイリスタＴ１  のゲートは、スタートパルスφＳ  端子に接続されている。シフト部サイリスタのカソードは、交互に転送用クロックパルスφ１，φ２配線１６，１７を経て、クロックパルスφ１，φ２端子に接続されている。抵抗Ｒ１，Ｒ２は、配線１６，１７にそれぞれ挿入された電流制限用抵抗である。また、発光部サイリスタのカソードは、書込み信号配線１８を経て、書込み信号φＩ  端子に接続されている。抵抗ＲＩ  は、配線１８に挿入された電流制限用抵抗である。スタートパルスφＳ  端子、クロックパルスφ１，φ２端子，書込み信号φＩ  端子は、ドライバ（図示せず）に接続される。
【０００６】
このような構造の自己走査型発光素子アレイチップは、シフト部サイリスタのオン状態が転送され、これに対応して発光部サイリスタを順次オンしていく。すなわち、φＩ  配線１本あたり１個の発光部サイリスタ（発光点）のみ点灯できる自己走査型発光素子アレイチップである。
【０００７】
このような自己走査型発光素子アレイチップが複数個配列され、レンズアレイと組合わされて、光書込みヘッドを構成する。このような光書込みヘッドは、例えば光プリンタの感光ドラムの近くに配置される。
【０００８】
ドライブ基板をヘッドの外に置く構成の光書込みヘッドの場合、Ａ３サイズ用ヘッドに、１２８個の発光点を有する図１のチップを６０個使うとして、全部で６０本（φＩ  ）＋５本（φ１，φ２，φＳ  ，φＧＡ，基板電位端子）の配線が必要となる。取出し配線の数が増えると、ケーブルが太くなり取り回しが難しくなったり、コネクタが大きくなるため小型化が困難となる。さらに、高い光出力が必要な場合は、チップ１個あたりのφＩ  配線の数を増やせばよいが、取り出し配線の数がさらに増えてしまう。
【０００９】
一方、発明者らは、φＩ  配線１本あたり複数の発光点が点灯できる自己走査型発光素子アレイチップを用いた光書込みヘッドも提案している。この光書込みヘッドによれば、１チップあたりの発光点数に関わらず、（チップ数＋５本）の配線数となる。しかし、１チップあたり１本のφＩ  配線が必要なため、配線数を減らすことはできなかった。また、複数の発光点が点灯可能とはいえ、例えば１チップ上の１２８個の発光点が同時に点灯し、各発光点に１０ｍＡの電流が流れたとすると、１Ａ以上の電流がφＩ  配線に流れることとなり、φＩ  配線が過熱する恐れがある。
【００１０】
本発明の目的は、少ない外部配線で動作可能な光書込みヘッドを提供することにある。
【００１１】
本発明の他の目的は、このような光書込みヘッドに用いられる、複数点灯可能で、途中でデータの書込みを中断できる構造の自己走査型発光素子アレイチップを提供することにある。
【００１２】
本発明のさらに他の目的は、このような光書込みヘッドを用いた光プリンタを提供することにある。
【００１３】
本発明のさらに他の目的は、自己走査型発光素子アレイチップおよび光書込みヘッドの駆動方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の代表的な自己走査型発光素子アレイチップは、複数個の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、奇数番目の第１のサイリスタのアノード／カソードを第１のクロックパルス配線に接続し、偶数番目の第１のサイリスタのアノード／カソードを第２のクロックパルス配線に接続したシフト部と、複数個の第２の３端子発光サイリスタを１次元に配列し、所定数の第２のサイリスタごとにブロック化し、各ブロックの第２のサイリスタのゲートを、間に奇数番目および偶数番目の２個の第１のサイリスタを残して、所定数の第１のサイリスタごとにブロック化された前記シフト部の対応する第１のサイリスタのゲートに、ダイオードを介して接続し、第２の各サイリスタのアノード／カソードをアノード／カソード負荷抵抗を介して書込み信号配線に接続し、この書込み信号配線をダイオードを介して、リセット信号端子に接続した発光部とを備えている。
【００１５】
この自己走査型発光素子アレイチップの駆動方法は、前記第１および第２のクロックパルス配線に、第１および第２のクロックパルスを与えることにより、前記シフト部の第１のサイリスタのオン状態を順次転送するステップと、前記シフト部の第１のサイリスタがオン状態にあるときに、前記発光部の信号書込み配線に電圧を与えることにより、前記オン状態の第１のサイリスタに対応する第２のサイリスタをオン状態にするステップと、前記シフト部の前記２個の第１のサイリスタのうちの奇数番目のサイリスタがオン状態になったときに、前記発光部の書込み信号配線に電圧を与えることにより、前記オン状態の第２のサイリスタを点灯させるステップと、前記リセット信号端子を０ボルトにすることにより、前記発光部の点灯している第２のサイリスタをオフするステップとを含む。
【００１６】
本発明の代表的な光書込みヘッドは、上記のＮ個（Ｎは２以上の整数）の自己走査型発光素子アレイチップを１グループとして、Ｍグループ（Ｍは２以上の整数）を１次元に配列した自己走査型発光素子アレイと、前記Ｎ個のチップの第１のクロックパルス配線が順繰りに接続されるＮ本の第１のクロックパルス共通配線と、前記全てのチップの第２のクロックパルス配線が接続される１本の第２のクロックパルス共通配線と、前記全てのチップの電源配線が接続される１本の電源共通配線と、前記全てのチップのリセット信号端子が接続される１本のリセット信号共通配線と、前記各グループのチップの書込み信号配線がそれぞれ接続されるＭ本の書込み信号共通配線とを備えている。
【００１７】
この光書込みヘッドの駆動方法は、各グループの同一番目のチップの同一番目のブロックの第１のサイリスタをオン状態にするステップと、前記第１のサイリスタがオン状態にあるときに、前記Ｍ本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第１のサイリスタに対応する第２のサイリスタをオン状態にするステップと、以上のステップを、全ての同一番目のチップに対して行った後、前記Ｍ本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第２のサイリスタを点灯させるステップと、前記リセット信号共通配線を０ボルトにすることにより、前記点灯している第２のサイリスタをオフするステップと、以上のステップを、全ての同一番目のブロックの第１のサイリスタについて繰返すステップとを含む。
【００１８】
【発明の実施の形態】
以下、本発明の実施例を、アノードを共通電位とした３端子発光サイリスタを用いた場合について説明するが、カソードを共通電位とした３端子発光サイリスタについても、回路の極性を変更することによって用いることができる。
【００１９】
【実施例１】
光書込みヘッドに用いる自己走査型発光素子アレイチップの等価回路図を図２に示す。回路はシフト部１と発光部２とに大別される。図には、チップの先頭部分の回路構成を示し、シフト部１には８個の３端子発光サイリスタを、発光部２には６個の３端子発光サイリスタを示している。
【００２０】
シフト部１において、奇数番目のサイリスタのカソードはφ１配線１６に、偶数番目のサイリスタのカソードはφ２配線１７に接続される。各サイリスタのゲートは、結合ダイオード４３を介して右隣のサイリスタのゲートに接続され、また、ゲート負荷抵抗４２を介して電源配線１５に接続される。さらに、６ｎ＋１，６ｎ＋２，６ｎ＋３，６ｎ＋４（ｎは、０以上の整数）番目のサイリスタのゲートは、結合ダイオード４４を介して発光部２のサイリスタ４５のゲートに接続されている。一方、６ｎ＋５および６ｎ＋６番目シフト部サイリスタには、接続すべき対応する発光部サイリスタが無い。このように対応する発光部サイリスタを設けないことによって、後述するように、データの書込みを中断させることができる。
【００２１】
発光部２において、サイリスタ４５のカソードは、カソード負荷抵抗４６を介してφＩ  配線１８に接続される。
【００２２】
φ１配線１６およびφ２配線１７は、φ１抵抗２１およびφ２抵抗２２を介してφ１端子１１およびφ２端子１２に接続される。また、第１番目のシフト部サイリスタ４１のゲートは、スタート用ダイオード３１を介してφ２配線１７に接続されている。このようなスタート用ダイオードを設けることによって、図１に示した従来の自己走査型発光素子アレイチップにおいて、スタートパルスφｓ  端子を省略することができる。
【００２３】
さらに、φＩ  配線１８はダイオード３０を介してリセット信号φＲ  端子１４に接続されている。発光部サイリスタ４５がオンしているときに、リセット信号φＲ  を０Ｖにすることにより、点灯している全部の発光サイリスタをオフにする。
【００２４】
なお図中、１０は電源端子、１３はφＩ  端子、２０はサイリスタの共通裏面電極に電位（ＧＮＤ）を与える端子を示している。
【００２５】
図２のチップ構造の略図を、図３，図４に示す。図４は、図３の点線で囲んだ部分の拡大平面図および拡大断面図を示す。図４（Ｂ）は、図４（Ａ）のＸ−Ｘ線断面図である。図中、７６はｐ型ＧａＡｓ基板、７２はｎ型カソード層、７３はｐ型ゲート層、７４はｎ型ゲート層、７５はｐ型アノード層を示す。また、７７はカソード電極、７８はゲート電極、７９は裏面共通電極を示す。なお、図２と同一の構成要素には、同一の参照番号を付して示している。
【００２６】
この構造では、ダイオード４３，４４は、カソード層７２とゲートｐ層７３との間のｐｎ接合を利用している。また、抵抗４２，４６は、カソード層７２を利用している。また、層上に金属のショットキー接触を形成し、ダイオードとして用いてもよい。金属としては、Ａｌ，Ａｕ，Ｃｒ，Ｎｉ，Ｗ，Ｐｔ，Ｐｄ，Ｐｂ，ＮｉＣｒなどから選ぶことができる。この場合、その順方向電圧はｐｎ接合のダイオードに比べて小さくなり、約０．８Ｖ程度となるため、ｐｎ接合ダイオードと組み合わせることで、いろいろな電圧に対して使える。
【００２７】
図２の自己走査型発光素子アレイチップの動作を説明する。まず、裏面共通電極端子２０を０Ｖ、電源端子１０を−３．３Ｖとする。また、φＲ  端子１４も−３．３Ｖとする。シフト部１の動作は、通常の自己走査型発光素子アレイの動作で、クロックパルスφ１，φ２によってオン状態を転送する。ｎ番目のシフト部サイリスタ４１がオン状態にあるとき、そのゲート電圧はほぼ０Ｖである。結合ダイオード４３，４４の順方向電圧を１．２Ｖ、また、発光部サイリスタのオン条件を
ＶＫ  ＜ＶＧ  −１．２（Ｖ）
但し、ＶＫ  はカソード電圧，ＶＧ  はゲート電圧
とすると、ｎ番目の発光部サイリスタ４５のオン電圧は、−２．４Ｖとなる。なお、ｎ＋１番目の発光部サイリスタのオン電圧は、さらに１．２Ｖ下がって−３．６Ｖとなる。これ以外の発光部サイリスタのオン電圧は、−３．３−１．２＝−４．５Ｖとなる。
【００２８】
ｎ番目のシフト部サイリスタ４１がオン状態にあり、発光部サイリスタ４５がすべてオンしていないとき、φＩ  配線１８の電位は、−２．４Ｖである。φＩ  配線１８は、ダイオード３０を介してリセット端子（−３．３Ｖ）に接続されているが、ダイオード３０はオフ状態にあるため、φＩ  配線１８はフローティングとなっている。
【００２９】
さて、いまφＩ  端子１３を−３．３Ｖにすると、ｎ番目の発光部サイリスタはオンする。しかし、ｎ＋１番目の発光サイリスタは、−３．３Ｖではオンできない。このため、シフト部サイリスタがオンしているブロック４０の発光部サイリスタのみ選択的にオンできる。ｎ番目の発光部サイリスタがオンした後、φＩ  端子１３をハイインピーダンスにすると、ダイオード３０がオンして、リセット端子１４から電力が供給される。このときの電流ＩＳ  は、カソード負荷抵抗４６の抵抗値をＲＩ  とすると、
ＩＳ  ＝（３．３−１．２−１．２）／ＲＩ  ＝０．９／ＲＩ
となる。また、ダイオード３０がオンしているので、φＩ  配線１８は、−３．３＋１．２＝−２．１Ｖに固定される。
【００３０】
一方、ｎ番目のシフト部サイリスタがオンしているときに、φＩ  端子１３をハイインピーダンスにすると、ｎ番目の発光部サイリスタはオンしない。
【００３１】
続いて、ｍ番目（ｍは、ｍ＞ｎの整数）のシフト部サイリスタがオンした状態でφＩ  端子を−３．３Ｖとすると、ｍ番目の発光部サイリスタもオンする。一方、先にオンしていたｎ番目の発光部サイリスタもオン状態を維持する。このように、シフト部サイリスタのオン状態を順に転送しながら、必要に応じてφＩ  配線に電圧（−３．３Ｖ）を印加することで、複数の発光部サイリスタをオン状態にできる。
【００３２】
図２では、１ブロックを構成する発光部サイリスタが４個の例で示してある。
１〜４番目のサイリスタ４５が第１のブロックを構成している。この１ブロック分について、前述したようにして所望の発光部サイリスタをオンさせたのち、シフト部のサイリスタのオン状態を、発光部サイリスタのつながっていない５番目のサイリスタに移しておき、φＩ  配線を−３．３Ｖにすることで、オン状態となっていた発光部サイリスタが明るく光る、すなわち点灯する。これにより、感光ドラムを所定時間露光する。
【００３３】
点灯時に発光部サイリスタに流れる電流ＩＳ  は、
ＩＳ  ＝（３．３−１．２）／ＲＩ  ＝２．１／ＲＩ
である。露光時間が終わると、φＩ  端子１３をハイインピーダンスにし、φＲ  端子１４を０Ｖにすることで（正確には−１．２Ｖ以上とすることで）、点灯していたすべての発光部サイリスタをオフできるので、シフト部のサイリスタのオン状態を６番目，７番目のサイリスタに移し、同様に第２のブロック以降の書込みを行う。
【００３４】
この自己走査型発光素子アレイチップを使った光書込みヘッドの回路例を図５に示す。ここでは、４個のチップを一組とし、２組分について示した。図５（Ａ）は、１個のチップにおける端子（ボンディングパッド）の配列を示し、図５（Ｂ）は８個のチップ配列を示す。図５（Ａ）において、６０は発光点列を示し、その他の参照番号は、図２の構成要素の参照番号と同じである。図５（Ｂ）の丸数字▲１▼〜▲８▼はチップ番号を示す。
【００３５】
すべてのチップの電源端子１０は、電源配線１１０に、すべてのチップのφ２端子１２はφ２配線１１２に、すべてのチップの裏面共通電極端子２０は共通配線１２０に、すべてのチップのφＲ  端子１４はリセットライン１１４にそれぞれ接続される。４ｍ＋ｋ（ｍは０または１，ｋ＝１，２，３，４）番目のチップのφ１端子１１は、φ１配線１１１−１〜１１１−４のうち、１１１−ｋに接続される。また、４ｍ＋ｋ番目のチップのφＩ  端子は、２本のφＩ  配線１１３−１，１１３−２のうち、φＩ  配線１１３−（ｍ＋１）に接続される。
【００３６】
さて、図５の回路の駆動波形を図６，図７に示す。図６は、駆動波形の前半部分を、図７は、駆動波形の後半部分を示す。図中、φ１−１，φ１−２，φ１−３，φ１−４波形およびφ２波形において、Ｌレベルの時に示してある丸数字および数字は、チップ番号およびオンしているシフト部サイリスタの番号である。
例えば、左上の▲１▼▲５▼１は、チップ▲１▼，▲５▼の１番目のシフト部サイリスタがオン状態にあることを示す。また、φＩ  −１，φＩ  −２波形については、Ｈレベルをハイインピーダンス、Ｌレベルを−３．３Ｖとしている。
【００３７】
まず、φ２波形がＨレベルの状態で、φ１−１波形がＬレベルとなることで、チップ▲１▼，▲５▼の１番目のシフト部サイリスタがオンする。この後、φＩ  −１，φＩ  −２波形がチップ▲１▼，▲５▼の１番目の発光部サイリスタにデータを書込む。すなわち、このシフト部のオンしているサイリスタに対応する発光部サイリスタを発光させたいならばφＩ  −１，φＩ  −２波形をＬレベルにして、発光部サイリスタをオン状態にし、発光させたくないならばφＩ  −１，φＩ  −２波形をハイインピーダンスにして、発光部サイリスタをオフ状態にする。チップ▲１▼，▲５▼の１〜４番目の発光部サイリスタのデータ書込みが終わると、５番目のシフト部サイリスタをオンさせ、続いてチップ▲２▼，▲６▼の１〜４番目の発光部サイリスタの書込みを行う。この間、φ２波形がＬレベルとなるたびにチップ▲１▼，▲５▼の６番目のシフト部サイリスタもオンするが、チップ▲１▼，▲５▼では、φ１−１波形がＬレベルのままなので、シフト部の転送は先に進まない。すなわち、チップ▲１▼，▲５▼では、データ書込みは中断される。
【００３８】
以下同様に、チップ▲３▼，▲７▼の１〜４番目の発光部サイリスタの書込み、チップ▲４▼，▲８▼の１〜４番目の発光部サイリスタの書込みを行う。その後、露光時間の間、φＩ  −１，φＩ  −２波形がＬレベルとなり、オン状態の発光部サイリスタを点灯する。露光時間が終わると、φＩ  −１，φＩ  −２波形をハイインピーダンスにし、φＲ  波形を一度０Ｖにし、点灯している全発光部サイリスタをオフさせる。
その後、次のブロック（７〜１０番目の発光サイリスタ）について、同様の処理を行う。
【００３９】
本実施例では、４個の発光部サイリスタ，６個のシフト部サイリスタを１ブロックとする構成で、４チップ２ブロック構成の書込みヘッドについて説明した。
しかし、発光部サイリスタの数は、どのように選んでもよい。しかし、１ブロック内のサイリスタの数が増加すると、同時に発光できる発光サイリスタの数が増加し、チッ過熱の可能性があるため、むやみと増やすことはできない。
【００４０】
また、１ブロック内のチップ数もどのように選んでもよいが、あまりチップ数が増えると書込みに時間がかかり、点灯できる時間が少なくなってしまう。また、１ブロック内のチップ数Ｎとブロック数Ｍとの積ＮＭが全チップ数となるが、配線数はＮ＋Ｍ＋４（φ２，リセット，電源，裏面共通電極）となるため、ＭとＮが近い数に選んでおけば配線数を減らすことができる。たとえば、６０個のチップを使う場合、Ｎ＝６，Ｍ＝１０に選べば、６＋１０＋４＝２０本の配線で済む。
【００４１】
なお、シフト部は、２相クロックパルスφ１，φ２によってコントロールされるダイオード結合方式について記述したが、３相以上のクロックパルスを用いてもよく、抵抗結合など、ダイオード結合以外の方式を用いてもよい。また、発光部に接続されていないサイリスタの数は２個以上であれば、何個でもよい。また、ヘッドを構成するとき、φ２ラインは共通とすることが、構成上有利であるが、複数のラインに分けてもよい。φＩ  ラインとφＲ  端子は、チップ内でダイオードを介して接続されているが、このダイオードは外付けにしてφＲ  端子を省略してもよく、また、単にφＩ  ラインを、３電圧レベル、すなわち発光、書込み（例えば−３．３Ｖ）、保持（例えば−２．１Ｖ）、消灯（例えば０Ｖ）としてもよい。
【００４２】
【実施例２】
実施例１では、電源電圧が−３．３Ｖの場合を示した。電源電圧が−５．０Ｖの場合の自己走査型発光素子アレイチップの等価回路図を図８に示す。図２のチップでは１個だった発光部の結合ダイオード４４が３個となっている。これにより、ｎ番目のシフト部サイリスタがオンしている場合のｎ番目の発光部サイリスタのオン電圧は、−４．８Ｖとなる。一方、ｎ＋１番目の発光部サイリスタのオン電圧は−６．０Ｖとなる。
【００４３】
その他の構造は、図２のチップと同じであり、同一の構成要素には、同一の参照番号を付して示している。動作は、実施例１と同じであるので、再度の説明は行わない。
【００４４】
【実施例３】
実施例１では、データ書込み時にφＩ  端子１３がＨレベル（ハイインピーダンス）のとき、φＩ  配線１８の電圧は、−２．１Ｖであり、露光時にφＩ  端子１３がＬレベルのときは−３．３Ｖとなる。各発光部サイリスタを流れる電流は、それぞれ０．９／ＲＩ  および２．１／ＲＩ  となり、２倍ほどの差しかない。このため、露光時間に対して書込み時間が十分小さいように駆動しないと、書込み時に、チップ▲１▼，▲５▼の方が先に点灯し、以降他のチップの書込んでいる間も発光する。このため、チップ毎に露光量の差がでるという問題がある。そこで、本実施例では、図２の発光部サイリスタをデータラッチ用に用い、別に発光部サイリスタを設ける構造とした。
【００４５】
図９に、このような構造の自己走査型発光素子アレイチップの等価回路図を示す。データラッチ部３は、図２の発光部と同じ構成であり、４７はサイリスタ、４８はカソード負荷抵抗を示している。発光部２の各サイリスタ４５は、カソード負荷抵抗４６を経て、発光信号配線２６に接続されている。２５は、発光信号端子を示す。この端子には、発光部サイリスタ４５を点灯させるための発光信号φＥ  が供給される。その他の構造は、図２と同じであり、図２と同一の構成要素には、同一の参照番号を付して示している。
【００４６】
図１０は、チップの平面図である。シフト部１，データラッチ部３，発光部２を点線で囲んで示している。この構造では、発光部サイリスタ４５とラッチ部サイリスタ４７は同じゲート層でつながった構造であるが、電気的に接続されていれば、別の島であってもよい。
【００４７】
ラッチ部３のサイリスタ４７はできるだけ光が漏れないように発光領域をカソード電極で覆う。カソード負荷抵抗４８の値は、サイリスタ４７の保持電流を流せる抵抗値よりも小さく選ばれる。また、発光部２のカソード負荷抵抗４６の値は、必要な発光量から決められる。
【００４８】
この自己走査型発光素子アレイチップを使った光書込みヘッドの回路図を図１１（Ａ），（Ｂ）に示す。図１１の回路の駆動波形を図１２，１３に示す。
【００４９】
図５（Ａ），（Ｂ）の回路図と異なる点は、チップは発光信号端子２５を有し、各チップの発光信号端子は、１本の発光信号配線１２５に接続されていることである。
【００５０】
図１２，図１３の駆動波形が、図６，図７の駆動波形と異なる点は、発光信号波形φＥ  が付加されていることである。
【００５１】
このような構造の自己走査型発光素子アレイチップでは、書込み時間にデータをラッチ部にラッチ、すなわちサイリスタ４７をオンまたはオフ状態にし、露光時間に発光信号波形φＥ  をＬレベルにして、オン状態のラッチ部サイリスタ４７に対応する発光部サイリスタ４５を点灯させる。
【００５２】
例えば、「１２００ｄｐｉ発光点で、８発光点を１ブロックとし、３２ブロックを含むチップ（８×３２＝２５６発光点）」を４個で１ブロックとする構成の場合、Ａ４横サイズを６０枚／分で印刷する場合、１ラインの露光に与えられる時間は１０２μｓである。これを３２ブロックで分けるので、１ブロックあたり３．２μｓとなる。この間に、８シフトビット×４チップ×５０ｎｓ（転送速度）＝１．９２μｓとなり、残りの１．２８μｓが点灯に充てられる。さて、１発光点の出力を５０μＷとすると、露光エネルギー密度は０．１４Ｊ／ｍ２  となる。レンズの透過率を４％とすると、５．６ｍＪ／ｍ２  となり、標準的な光電変換ドラムを感光させるのに十分なエネルギーである。
【００５３】
なお、本実施例では発光部サイリスタ４５およびラッチ部サイリスタ４７のゲートは、ダイオード３０がオフのときフローティングとなり電位が定まらないが、動作上問題ないためゲートを抵抗でプルダウンしていない。更に高速動作が必要な場合にはサイリスタ４５，４７のゲートを適当なプルダウン抵抗を介して電源配線１５に接続してもよい。
【００５４】
【実施例４】
実施例３では、４チップ分の書込みが完了してから発光信号波形φＥ  をＬレベルとしている（露光時間）ため、点灯できる時間が短かった。例えば前述の例では、１ラインに与えられた時間３．２μｓのうち１．９２μｓまでもがデータの書込みにかかっており、点灯している時間がわずか１．２８μｓであった。さらに高速の印刷を可能とするには、データ書込み中も発光することが可能なことが望ましい。そこで、図１４に示すように、発光信号配線１２５を、φ１配線１１１−１〜１１１〜４に対応させて４本とした。１２５−１〜１２５−４は、４本の発光信号配線を示す。このことにより、自分自身に書込まれている時間以外は点灯可能となった。
【００５５】
図１５，図１６は、駆動波形を示す。例えば、チップ▲１▼，▲５▼のラッチ部にデータを書込んだ後、発光信号波形φＥ  −１をＬレベルにすることにより、オン状態にあるラッチ部サイリスタに対応する発光部サイリスタを点灯する。
【００５６】
リセット信号φＲ  は、各チップが露光のための連続点灯が終わり、新たにデータを書込み始める前に一度Ｈレベルに上げ、ラッチ部のデータを消去している。
この波形を使うことにより、点灯できない時間は１．９２μｓから、１／４の０．４８μｓとなり、点灯可能な時間は２倍になった。
【００５７】
【実施例５】
実施例４で示した構成では、ラッチ部のサイリスタに書込んでいる間はオンできない。そこで、書込み時間を短くするために、図１７に示すように、データ書込み配線を２重化して１８−１，１８−２とし、これらデータ書込み配線のそれぞれをダイオード３０を介してリセット信号端子１４に接続した。１３−１，１３−２は、データ書込み端子を示す。図からわかるように、ラッチ部サイリスタ４７のカソードは、２個ずつ順繰りにデータ書込み配線１８−１，１８−２に接続され、ゲートは２個毎に対応するシフト部の１個のサイリスタ４１のゲートに接続されている。
【００５８】
この自己走査型発光素子アレイチップを使った光書込みヘッドの回路図を図１８（Ａ），（Ｂ）に示す。図１８の回路の駆動波形を図１９，２０に示す。
【００５９】
図１８に示すように、各チップには２本のデータ書込み配線が接続されており、図１９および図２０に示すように、ラッチ部サイリスタは、２個同時にオン状態にすることができる。
【００６０】
このような構成により、書込み速度は２倍になる。３重化以上についても可能である。
【００６１】
【実施例６】
次に、以上に説明した光書込みヘッドを用いた光プリンタについて説明する。
図２１は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器６２で残ったトナーが除去される。
【００６２】
【発明の効果】
本発明によれば、少ない外部配線で動作可能な光書込みヘッドを実現できる。また、本発明の光書込みヘッドによれば、同時点灯数が増えるので、高速印字が可能となる。
【図面の簡単な説明】
【図１】シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図である。
【図２】光書込みヘッドに用いる自己走査型発光素子アレイチップの等価回路図である。
【図３】図２のチップ構造の平面図である。
【図４】図２のチップ構造の部分拡大平面図およびその断面図である。
【図５】図２の自己走査型発光素子アレイチップを使った光書込みヘッドの回路例である。
【図６】図５の回路の駆動波形を示す図である。
【図７】図５の回路の駆動波形を示す図である。
【図８】電源電圧が−５．０Ｖの場合の自己走査型発光素子アレイチップの等価回路図である。
【図９】他の構造の自己走査型発光素子アレイチップの等価回路図である。
【図１０】図９のチップ構造の平面図である。
【図１１】図９の自己走査型発光素子アレイチップを使った光書込みヘッドの回路図である。
【図１２】図１１の回路の駆動波形を示す図である。
【図１３】図１１の回路の駆動波形を示す図である。
【図１４】発光信号配線を４本とした構造の光書込みヘッドを示す図である。
【図１５】図１４の回路の駆動波形を示す図である。
【図１６】図１４の回路の駆動波形を示す図である。
【図１７】データ書込み配線を２重化した光書込みヘッドの回路図である。
【図１８】他の構造の自己走査型発光素子アレイチップの等価回路図である。
【図１９】図１８のチップ構造の平面図である。
【図２０】図１８の自己走査型発光素子アレイチップを使った光書込みヘッドの回路図である。
【図２１】本発明の光書込みヘッドを用いた光プリンタの構造を示す図である。
【符号の説明】
１  シフト部
２  発光部
１０  電源端子
１１  φ１端子
１２  φ２端子
１３  φＩ  端子
１４  φＲ  端子
１５  電源配線
１６  φ１配線
１７  φ２配線
１８  φＩ  配線
２０  裏面共通電極端子
２１，２２  抵抗
３１  スタート用ダイオード
４１  シフト部サイリスタ
４２  ゲート負荷抵抗
４３，４４  結合ダイオード
４５  発光部サイリスタ
７２  ｎ型カソード層
７３  ｐ型ゲート層
７４  ｎ型ゲート層
７５  ｐ型アノード層
７６  ｐ型ＧａＡｓ基板
７７  カソード電極
７８  ゲート電極
７９  裏面共通電極
１１０  電源配線
１１１  φ１配線
１１２  φ２配線
１１３  φＩ  配線
１１４  φＲ  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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