(57)【要約】【課題】ＤＲＡＭのセルの電荷保持能力に優れ、近年のデザインルールの微細化、高集積化に対応したＤＲＡＭのセル構造を有した半導体装置及びその製造方法を提供することを目的とする。【解決手段】半導体基板１内部に形成された２つのトレンチキャパシタ２ａ，２ｂと、この２つのトレンチキャパシタ２ａ，２ｂ上に形成された第１の拡散領域１２と、この第１の拡散領域１２上の一部に形成されたゲート電極１３と、半導体基板１表面であってゲート電極１３の周縁に形成された第２の拡散領域１６とを備えた半導体装置を提供する。【選択図】  図１
2004304033.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板の表面に設けられ、前記半導体基板の表面に対して垂直方向に電荷キャリアが移動する縦型転送トランジスタと、
この縦型転送トランジスタの下部に設けられた複数のトレンチキャパシタと、
を備える半導体装置。
【請求項２】
半導体基板と、
この半導体基板の表面に形成された第１の絶縁膜と、
この第１の絶縁膜の下部に形成されたゲート電極と、
このゲート電極の側面に形成されたゲート絶縁膜と、
前記半導体基板の表面であって、前記ゲート絶縁膜の周縁に形成された第２の拡散領域と、
前記ゲート電極の下部に形成された第２の絶縁膜と、
この第２の絶縁膜の下部に形成された第１の拡散領域と、
この拡散領域の下部に形成された複数のトレンチキャパシタと、
を備え、
前記トレンチキャパシタの蓄積電極は前記第１の拡散領域と接続されていることを特徴とする半導体装置。
【請求項３】
前記蓄積電極は、不純物を含有した導電膜からなることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記複数のトレンチキャパシタは、２つのトレンチキャパシタであることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体装置。
【請求項５】
半導体基板内部に複数のトレンチキャパシタを形成する工程と、
前記トレンチキャパシタ上部の前記半導体基板に、前記複数のトレンチキャパシタに跨る大きさを有するトレンチ溝を形成する工程と、
前記トレンチ溝と前記トレンチキャパシタとの間に第１の拡散領域を形成する工程と、
前記トレンチ溝の側面及び底面に絶縁膜を堆積し、前記トレンチ溝の側面にゲート絶縁膜を形成する工程と、
前記絶縁膜が堆積されたトレンチ溝に導電膜を埋め込んでゲート電極を形成する工程と、
前記半導体基板の表面であって、前記ゲート電極の周縁に第２の拡散領域を形成する工程と、
を備える半導体装置の製造方法。
【請求項６】
半導体基板内部にそれぞれ不純物を含有する蓄積電極を有する複数のトレンチキャパシタを形成する工程と、
前記トレンチキャパシタ上部の前記半導体基板に、前記複数のトレンチキャパシタに跨る大きさを有するトレンチ溝を形成する工程と、
前記半導体基板をアニールし、前記トレンチキャパシタの蓄積電極に含有された不純物を拡散して、前記トレンチ溝と前記トレンチキャパシタとの間に第１の拡散領域を形成する工程と、
前記トレンチ溝の側面及び底面に絶縁膜を堆積し、前記トレンチ溝の側面にゲート絶縁膜を形成する工程と、
前記絶縁膜が堆積されたトレンチ溝に導電膜を埋め込んでゲート電極を形成する工程と、
前記半導体基板の表面であって、前記ゲート電極の周縁に第２の拡散領域を形成する工程と、
を備える半導体装置の製造方法。
【請求項７】
前記第１の拡散領域を形成する工程は、
前記トレンチ溝を形成後、前記トレンチ溝の底面に不純物をイオン注入する工程を有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記第１の拡散領域及び第２の拡散領域は同時に形成することを特徴とする請求項５又は請求項７記載の半導体装置の製造方法。
【請求項９】
前記複数のトレンチキャパシタは、２つのトレンチキャパシタであることを特徴とする請求項５乃至請求項８のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のセル構造及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭのセル構造は、１つのトランジスタ１０１に１つのキャパシタ１０２が図９のように構成されている。キャパシタ面積を拡大するためにシリコン基板１０３の深さ方向に向かって形成されたトレンチキャパシタ１０２と、これに隣接して転送トランジスタ１０１の一方のソース・ドレイン１０４が形成されている。転送トランジスタ１０１のゲート電極１０５はワード線（図示せず）に、転送トランジスタ１０１の他方のソース・ドレイン１０６はビット線１０８にコンタクト１０７を介して接続されている。
【０００３】
しかし、近年のデザインルールの微細化、高集積化傾向によってＤＲＡＭのセル構造を転送トランジスタを縦型にして、トレンチキャパシタ上に形成する構造が提案されている（例えば、特許文献１参照。）。
【０００４】
このＤＲＡＭのセル構造は、トレンチキャパシタ上に転送トランジスタが形成されているので、図９のセル構造の転送トランジスタ分の面積を省くことができるので微細化、高集積化に効果がある。
【０００５】
【特許文献１】
特開平１０−３１３１００号公報（第８図）
【０００６】
【発明が解決しようとする課題】
しかし、近年の微細化傾向に伴いトレンチキャパシタの開孔口も微細化する。この現象によってトレンチキャパシタの容量が縮小するため、セルの電荷保持能力の低下につながってしまう。
【０００７】
そこで、本発明はＤＲＡＭのセルの電荷保持能力に優れ、近年の微細化、高集積化に対応したＤＲＡＭのセル構造を有した半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、半導体基板と、この半導体基板の表面に設けられ、前記半導体基板の表面に対して垂直方向に電荷キャリアが移動する縦型転送トランジスタと、この縦型転送トランジスタの下部に設けられた複数のトレンチキャパシタとを備える半導体装置を提供する。
【０００９】
また本発明は、半導体基板と、この半導体基板の表面に形成された第１の絶縁膜と、この第１の絶縁膜の下部に形成されたゲート電極と、このゲート電極の側面に形成されたゲート絶縁膜と、前記半導体基板の表面であって、前記ゲート絶縁膜の周縁に形成された第２の拡散領域と、前記ゲート電極の下部に形成された第２の絶縁膜と、この第２の絶縁膜の下部に形成された第１の拡散領域と、この拡散領域の下部に形成された複数のトレンチキャパシタとを備え、前記トレンチキャパシタの蓄積電極は前記第１の拡散領域と接続されていることを特徴とする半導体装置を提供する。
【００１０】
また、前記半導体装置は、半導体基板内部に複数のトレンチキャパシタを形成する工程と、前記トレンチキャパシタ上部の前記半導体基板に、前記複数のトレンチキャパシタに跨る大きさを有するトレンチ溝を形成する工程と、前記トレンチ溝と前記トレンチキャパシタとの間に第１の拡散領域を形成する工程と、前記トレンチ溝の側面及び底面に絶縁膜を堆積し、前記トレンチ溝の側面にゲート絶縁膜を形成する工程と、前記絶縁膜が堆積されたトレンチ溝に導電膜を埋め込んでゲート電極を形成する工程と、前記半導体基板の表面であって、前記ゲート電極の周縁に第２の拡散領域を形成する工程とを備える半導体装置の製造方法によって製造することができる。
【００１１】
また、前記半導体装置は、半導体基板内部にそれぞれ不純物を含有する蓄積電極を有する複数のトレンチキャパシタを形成する工程と、前記トレンチキャパシタ上部の前記半導体基板に、前記複数のトレンチキャパシタに跨る大きさを有するトレンチ溝を形成する工程と、前記半導体基板をアニールし、前記トレンチキャパシタの蓄積電極に含有された不純物を拡散して、前記トレンチ溝と前記トレンチキャパシタとの間に第１の拡散領域を形成する工程と、前記トレンチ溝の側面及び底面に絶縁膜を堆積し、前記トレンチ溝の側面にゲート絶縁膜を形成する工程と、前記絶縁膜が堆積されたトレンチ溝に導電膜を埋め込んでゲート電極を形成する工程と、前記半導体基板の表面であって、前記ゲート電極の周縁に第２の拡散領域を形成する工程とを備える半導体装置の製造方法によって製造することができる。
【００１２】
上記解決手段によって、複数のトレンチキャパシタが大きい容量を確保することができるため、電荷保持能力の高いセルを実現することができる。また、キャパシタと転送トランジスタを重ねて形成することによって、セルの面積の増加を抑えることができる。
【００１３】
【発明の実施の形態】
図１は、本発明の実施形態の一例を示したＤＲＡＭのセルの断面図であり、図２は、図１に示す断面図のＡ−Ａ線に沿った断面図である。図３は本発明の実施形態の一例を上面からみた平面図である。
【００１４】
隣り合うＳＴＩ１４の間に１つのＤＲＡＭセルが形成されている。この１つのＤＲＡＭセルは、半導体基板１の内部に形成された２つのトレンチキャパシタ２ａ，２ｂと、この２つのトレンチキャパシタ２ａ，２ｂの上部で半導体基板１表面に形成された縦型の転送トランジスタ２０とから構成されている。
【００１５】
トレンチキャパシタは、半導体基板の深さ方向に向かって形成されたトレンチ溝の周縁に形成されたｎ−型のプレート電極３と、このトレンチ溝の壁面部に形成されたキャパシタ誘電膜４と、このトレンチ溝の内部に埋め込まれた蓄積電極５から構成されている。なお、２つのトレンチキャパシタ２ａ，２ｂは同じ構成をしている。
【００１６】
キャパシタ誘電膜４はＳｉＮ、蓄積電極５はＡｓ（砒素）がドープされたポリシリコンによってできている。
【００１７】
縦型の転送トランジスタ２０は、半導体基板１表面に形成されたゲート電極１３と、同じく半導体基板１表面であってゲート電極１３の周縁に形成された第２の拡散領域１６と、ゲート電極１３の下部に形成された第１の拡散領域１２とから構成されている。
【００１８】
ゲート電極１３の側面及び底面並びに上面に絶縁膜１１が形成されている。このゲート電極１３の側面に形成された絶縁膜１１は、縦型の転送トランジスタ２０のゲート絶縁膜１１に該当する。
【００１９】
また、ゲート電極１３の下部に形成された第１の拡散領域１２は、２つのトレンチキャパシタ２ａ，２ｂの蓄積電極５と接続されている。
【００２０】
第２の拡散領域１６及びゲート電極１３上にビットライン２０に接続するコンタクト１８が形成されている。ゲート電極１３の上面は絶縁膜１７が形成されているため、コンタクト１８と電気的に接続されることはなく、このコンタクト１８は第２の拡散領域１６とビットライン２０とを接続するコンタクト１８である。
【００２１】
ここでキャパシタの蓄積容量は、蓄積電極５とプレート電極３が対向している総面積（以下、「キャパシタ面積」という。）に比例して大きくなる。したがって、キャパシタの蓄積容量を大きくするためには、このキャパシタ面積を大きくすることが必要となる。
【００２２】
したがって、トレンチの深さが同じ場合、開孔口の大きい１つのトレンチキャパシタよりも、開孔口が小さくてもトレンチキャパシタを複数設ける方がキャパシタ面積を稼ぐことができ、キャパシタの蓄積容量を大きくできる。
【００２３】
次に本発明のＤＲＡＭのセル構造の第１の製造方法について図４〜図６を用いて説明する。
【００２４】
先ず図４（ａ）に示すように、半導体基板１に第１のトレンチ溝（図示せず）を形成し、この第１のトレンチ溝の外周縁にプレート電極３、第１のトレンチ溝の側壁及び底面にキャパシタ誘電膜４及び第１のトレンチ溝を埋め込んだ蓄積電極５からなるトレンチキャパシタ２ａ，２ｂが形成されている。このキャパシタ誘電膜４はＳｉＮから構成され、蓄積電極５はＡｓがドープされたポリシリコンから構成されている。
【００２５】
次に図４（ｂ）に示すように、Ａｓがドープされたポリシリコン５をＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）によって除去する。続けてＴＥＯＳ６をＷｅｔエッチングによって、先に除去したポリシリコン５より下方まで除去する。
【００２６】
次に図４（ｃ）に示すように、半導体基板１全面に第１のダミーシリコン酸化膜７を堆積して、Ｂｕｒｉｅｄ−ｎｗｅｌｌ層８、ｐｗｅｌｌ層９を形成する。
【００２７】
次に図５（ｄ）に示すように、転送トランジスタのゲート電極用の第２のトレンチ溝１０をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって形成する。更に、図４（ｃ）において堆積した第１のダミーシリコン酸化膜７をフッ酸等によって除去する。
【００２８】
次に図５（ｅ）に示すように、図５（ｄ）において形成した第２のトレンチ溝１０の表面に第１のシリコン酸化膜１１を堆積する。半導体基板１をアニールすることによって、トレンチキャパシタ２ａ，２ｂの蓄積電極５に使用したＰがドープしたポリシリコン中のＡｓが拡散し、トレンチキャパシタ２ａ，２ｂ上部と第２のトレンチ溝１０との間にｎ型の第１の拡散領域１２が形成される。次に、第２のトレンチ溝１０にｎ＋型ポリシリコン１３をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって埋め込む。ｐｗｅｌｌ層９上には余分なポリシリコン１３や第１のシリコン酸化膜１１が堆積されているので、これらをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって除去し、平坦化することによってゲート電極１３を形成する。続けて、隣の素子と分離するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１４を形成する。
【００２９】
次に図５（ｆ）に示すように、ｐｗｅｌｌ層９全面に第２のダミーシリコン酸化膜１５を堆積する。この第２のダミーシリコン酸化膜１５の上面からｎ型不純物をイオン注入し、ゲート電極１３とＳＴＩ１４との間のｐｗｅｌｌ層９の表面にｎ型の第２の拡散領域１６を形成する。第２のダミーシリコン酸化膜１５はフッ酸等によって除去する。
【００３０】
次に図６（ｇ）に示すように、ｐｗｅｌｌ層９全面に第２のシリコン酸化膜１７を堆積後、ゲート電極１３上のみ残るように第２のシリコン酸化膜１７をＷｅｔエッチングによって除去する。
【００３１】
次に図６（ｈ）に示すように、ｎ型の第２の拡散領域１６のコンタクト１８を形成する。続けて、層間絶縁膜１９を堆積し、ビットライン２０を形成する。
【００３２】
次に本発明のＤＲＡＭのセル構造の第２の製造方法について図７〜図８を用いて説明する。第２の製造方法は、前述した第１の製造方法と図４（ａ）〜図５（ｄ）までの製造工程は同じなので説明を省略する。
【００３３】
図７（ａ）に示すように、図５（ｄ）のトレンチ溝１０及びｐｗｅｌｌ層９上に第１のシリコン酸化膜１１を堆積する。次に第１のシリコン酸化膜１１をＲＩＥ法によって異方性エッチングを行なってｐｗｅｌｌ層９上及びトレンチ溝１０の底面に堆積された第１のシリコン酸化膜１１を除去し薄膜にする。この際、トレンチ溝１０の内壁に堆積された第１のシリコン酸化膜１１は除去しない。
【００３４】
次に図７（ｂ）に示すように、ｐｗｅｌｌ層９の上面よりｎ型不純物をイオン注入する。トレンチ溝１０下面にはｎ型の第１の拡散領域、ｐｗｅｌｌ層９上面にはｎ型の第２の拡散領域１６が形成される。第１の製造方法においてはｎ型の第１の拡散領域１２はトレンチキャパシタ２の蓄積電極５に用いられているＡｓがドープされたポリシリコンを熱拡散によって形成しているので、この拡散領域は低濃度であった。しかし、第２の製造方法ではｎ型の第１の拡散領域１２もｎ型不純物をイオン注入しているので、注入する不純物イオンの濃度を調節することによって、ｎ型の第１の拡散領域１２の濃度を調節することができる。
【００３５】
次に図７（ｃ）に示すように、トレンチ溝１０にｎ＋型ポリシリコン１３をＣＶＤ法によって埋め込む。ｐｗｅｌｌ層９上には余分なポリシリコンやシリコン酸化膜が堆積されているので、これらをＣＭＰ法によって除去し、平坦化する。続けて、ＳＴＩ１４を形成する。
【００３６】
次に図８（ｄ）に示すように、ｐｗｅｌｌ層９全面に第２のシリコン酸化膜１７を堆積後、ゲート電極１３上のみ残るように第２のシリコン酸化膜１７をＷｅｔエッチングによって除去する。
【００３７】
次に図８（ｅ）に示すように、ｎ型の第２の拡散領域１６のコンタクト１８を形成する。続けて、層間絶縁膜１９を堆積し、ビットライン２０を形成する。
【００３８】
このように２つのトレンチキャパシタ２ａ，２ｂ上に縦型の転送トランジスタを形成することができる。
【００３９】
１つのセルに２つのトレンチキャパシタ２ａ，２ｂを用いることによって、セルの蓄積容量を大きくすることができ、電荷保持能力を増加させることができる。
【００４０】
また、トレンチキャパシタは２つ形成しているが、縦型転送トランジスタの下部に形成しているため面積の増加にはつながることはない。
【００４１】
なお、本実施形態では、２つのトレンチキャパシタを用いたが、これに限定されず、３以上の複数のトレンチキャパシタを１つの縦型転送トランジスタの下部に形成してもよい。
【００４２】
前述した実施形態では、ｎ型のキャパシタ及びｎ型の転送トランジスタを用いて説明したが、これに限定されることはない。例えば、ｐ型のトレンチキャパシタの蓄積電極にＢ（ボロン）がドープされたポリシリコンを用いることによってｐ型の転送トランジスタの第１の拡散領域を形成することができる。
【００４３】
【発明の効果】
以上詳述したように本発明は、ＤＲＡＭのセルの電荷保持能力に優れ、近年の微細化、高集積化に対応したＤＲＡＭのセル構造を有した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の一例を示したＤＲＡＭセルの断面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】本発明の実施形態の一例を上面からみた平面図である。
【図４】本発明のＤＲＡＭセル構造の第１の製造方法を示した断面図である。
【図５】本発明のＤＲＡＭセル構造の第１の製造方法を示した断面図である
【図６】本発明のＤＲＡＭセル構造の第１の製造方法を示した断面図である
【図７】本発明のＤＲＡＭセル構造の第２の製造方法を示した断面図である
【図８】本発明のＤＲＡＭセル構造の第２の製造方法を示した断面図である
【図９】従来技術のＤＲＡＭセル構造の一例を示した断面図である。
【符号の説明】
１・・・半導体基板
２ａ，２ｂ・・・トレンチキャパシタ
３・・・プレート電極
４・・・キャパシタ絶縁膜
５・・・蓄積電極
８・・・Ｂｕｒｉｅｄ−ｎｗｅｌｌ層
９・・・ｐｗｅｌｌ層
１０・・・トレンチ溝
１１，１７・・・シリコン酸化膜
１２・・・第１の拡散領域
１３・・・ゲート電極（ｎ＋型ポリシリコン）
１４・・・ＳＴＩ
１６・・・第２の拡散領域
１８・・・コンタクト
１９・・・層間絶縁膜
２０・・・ビットライン
【図１】
2004304033.tif 000003
【図２】
2004304033.tif 000004
【図３】
2004304033.tif 000005
【図４】
2004304033.tif 000006
【図５】
2004304033.tif 000007
【図６】
2004304033.tif 000008
【図７】
2004304033.tif 000009
【図８】
2004304033.tif 000010
【図９】
2004304033.tif 000011