(57)【要約】【課題】簡易な工程において、順電圧が小さく、逆電流が少なく、高速性がよくしかも製造簡易なＳｉＣの半導体装置を提供するものである。【解決手段】第１導電型の第１の半導体層１の上に第１の半導体層１よりも低濃度の第１導電型の第２の半導体層２を形成した半導体基板において、第２の半導体層２表面より第２の半導体層２内部に複数の溝９が形成されており、隣合う前記溝９の間にある第２の半導体層２の表面より前記第２の半導体層２内部に第２の半導体層２より高濃度の第１導電型の不純物を有する第３の半導体層３が形成されており、第３の半導体層３より深く、溝９の深さより浅い位置に第２導電型の第４の半導体層４が形成されており、第３の半導体層３と第４の半導体層４が電気的に接続されてなる半導体装置である。本発明により、順電圧が小さく、逆電流が少なく、高速性がよく製造簡易なＳｉＣの半導体装置を提供できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、前記第１の半導体層の主面上に形成された前記第１の半導体層よりも低濃度の不純物を有する第１導電型の第２の半導体層とからなる半導体基板において、前記第２の半導体層表面より第２の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第２の半導体層の表面より前記第２の半導体層内部に前記第２の半導体層より高濃度の第１導電型の不純物を有する第３の半導体層が形成されており、前記第３の半導体層より深く、前記溝の深さより浅い位置に第２導電型の第４の半導体層が形成されており、第３の半導体層と第４の半導体層が電気的に接続されてなる半導体装置。
【請求項２】
前記接続は、前記溝表面に露出されている第４の半導体層の表面を含む前記溝の表面と、前記第３の半導体層とに接する第１の電極層からなり、該第１の電極層は第２の半導体層との界面においてショットキー障壁を形成することを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の第１の半導体層と、前記第１の半導体層の主面上に形成された前記第１の半導体層よりも低濃度の不純物を有する第１導電型の第２の半導体層とからなる半導体基板において、前記第２の半導体層表面より第２の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第２の半導体層の表面より前記第２の半導体層内部に前記第２の半導体層より高濃度の第１導電型の不純物を有する第３の半導体層が形成されており、前記第３の半導体層より深く、前記溝の深さより浅い位置に第２導電型の第４の半導体層が形成されており、前記溝の表面に接し前記第２の半導体層内部に第２導電型の第１の半導体領域が形成されており、第３の半導体層と第４の半導体層と第１の半導体領域が電気的に接続されてなる半導体装置。
【請求項４】
前記接続は、前記溝の表面と、前記第３の半導体層の表面とに接する第１の電極からなることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体層と前記半導体領域が炭化けい素であることを特徴とする請求項１乃至請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化けい素半導体装置に関し、低い順電圧であり、且つ、少ない逆電流の特性を得るものである。
【０００２】
【従来の技術】
整流動作をする半導体装置の損失を少なくするためにショットキー半導体装置が用いられることが多い。しかしながら、損失を更に少なくしようとして、順電圧を低くすると逆電流が増加し、また、逆電流を小さくしようとすれば、順電圧が大きくなってしまう。順電圧と逆電流は相反する関係にあり、損失改善には限界がある。ショットキー半導体装置に限らず、ｐｎ接合半導体装置においても同様な傾向にある。
【０００３】
このため、順電流の通路を第３の別端子により制御する静電誘導型トランジスタ（ＳＩＴ）などを用いることもあるが、第３の端子（ゲート端子あるいはベース端子）を駆動するのに複雑な回路が必要となる。このため、工夫をこらし２端子で動作させる静電誘導型の半導体装置などが開発されている。これら従来の例の半導体装置においては、製造容易なけい素（以下「Ｓｉ」と称する）を利用することが多い。
【０００４】
炭化けい素（以下「ＳｉＣ」と称する）は広いバンドギャップ、高い最大電界強度を持つため、Ｓｉと比べてシリーズ抵抗分を小さくできる特色を持つ。このため、ＳｉＣは大電力、高耐圧の電力用デバイスへの応用が展開されている。しかしながら、Ｓｉ半導体で開発されたこれらの構造、製造工程を、製造工程の難しいＳｉＣに応用できない場合が多い。
【０００５】
図３は従来の半導体装置の原理動作を説明するための図である。本構造は静電誘導型トランジスタ（ＳＩＴ）の基本構造である。ｎ型の第２の半導体層２を挟んで、下側にｎ＋型の第１の半導体層１、上側にｎ＋型の第３の半導体層３で構成されている。ｎ＋型の第１の半導体層１はドレイン電極１２、上側のｎ＋型の第３の半導体層３はソース電極１１に接続されており、ソース電極１１とドレイン電極１２の間に電圧をかけることによって電流を流す。ソース電極１１とドレイン電極１２間には、ショットキー接合や、ｐｎ接合が存在しないため非常に小さい順電圧しか発生しない。
【０００６】
ｎ＋型の第３の半導体層３とソース電極１１の両脇にｐ＋型の第２の半導体領域６があり、このｐ＋型の第２の半導体領域６はゲート電極１０につながっている。ゲート電極１０に逆電圧をかけてｐ＋型の第２の半導体領域６とｎ型の第２の半導体層２で形成されるｐｎ接合から空乏層を発生させ、左右のｐ＋型の第２の半導体領域６の間をこの空乏層で満たし、主電流を遮断する。従って、理想的な低い順電圧と高い逆電圧並びに少ない逆電流が得られことになる。
【０００７】
損失の少ない静電誘導型トランジスタ（ＳＩＴ）であっても、３端子では、先の述べたように使いにくい。このため、ソース電極１１とゲート電極１０を接続し、２端子で動作させる工夫が必要になる。
【０００８】
静電誘導型トランジスタ（ＳＩＴ）を利用した従来の半導体装置の第１の例  を説明する。図４は従来の半導体装置の第１の例を説明するための図である。図３におけるｎ＋型の第３の半導体層３上にあるソース電極１１とｐ＋型の第２の半導体領域６の上にあるゲート電極１０は図４においては第１の電極７でつながっていいる。即ち２端子の整流用の半導体装置となっている。図３のドレイン電極１２に相当する図４の第２の電極８はカソード電極に相当し、第１の電極７はアノード電極に相当する（特許文献１参照。）
【０００９】
従って、第１の電極７に正電圧をかけ第２の電極８を負電圧にした場合は順電流が第１の電極７から、第２の電極８に流れる。第２の電極８に正電圧をかけ第１の電極７を負電圧にした場合は、ｐ＋型の第２の半導体領域６とｎ型の第２の半導体層２の間にあるｐｎ接合が逆バイアスされ、空乏層が十分広がれば、この半導体装置は逆阻止能力を持つことになる。
【００１０】
通常の静電誘導型トランジスタ（ＳＩＴ）ではｐ＋型の第２の半導体領域６の間は、それほど狭くなく、零バイアスにおいてｐ＋型の第２の半導体領域６の間は空乏化しておらず（ノーマリオン）、カソードからアノード方向に、即ち、半導体装置に対して逆方向に電圧印加した場合に大電流が流れてしまう。
【００１１】
この従来の第１例の場合は、ｐ＋型の第２半導体領域６の間を零バイアスでも空乏化するに十分狭く（ノーマリオフ）することにより、整流動作が可能となる。しかし、順方向動作の場合、零バイアスでｐ＋型の第２の半導体領域６の間は空乏層で閉じられており、アノード、カソード間（第１の電極７、第２の電極８間）に順電圧をかけると、ｐ＋型の第２半導体領域６とｎ型の第２の半導体層２のｐｎ接合が順バイアスされ、空乏層が縮まる結果順電流が流れる。
【００１２】
零バイアスでｐ＋型の第２の半導体領域６の間を空乏化させるためにはｐ＋型の第２の半導体領域６の間は非常に狭くしなければならず、小さい順電圧で、ｐ＋型の第２の半導体領域６の間の電流チャネルを開かせようとしてもわずかしか開けられない。ｐ＋型の第２の半導体領域６の間を若干広くして、順電圧を下げようとすると、逆阻止能力が下がって、逆電流も大きくなり実用的でない。この阻止特性は構造に非常に敏感で、安定してよい逆特性を得られない。
【００１３】
静電誘導型トランジスタ（ＳＩＴ）を利用した従来の半導体装置の第２の例  を説明する。図５は従来の半導体装置の第２の例を説明するための図である。図４との違いはｐ＋型の第２の半導体領域６の間で、ｎ＋型の第３の半導体層３の下で、ｐ＋型の第２の半導体領域６の深さより浅い所に、ｐ型の第４の半導体層４が配置されている点である（非特許文献１参照）。
【００１４】
この構造であれば、ｐ型の第４の半導体層４並びにその周辺のｎ型の第２の半導体層２は零バイアスでも空乏化しており、ｐ＋型の第２の半導体領域６の間は、この空乏層で閉じられている。従って、さらに逆バイアスがかかっても逆阻止できる。
【００１５】
ｐ型の第４の半導体層４の濃度を薄くし、しかも狭くすれば順電圧にほとんど影響を与えない。また、濃度が薄いため、少数キャリア（正孔）の注入もほとんどなく、順電圧が小さく、逆電流が少なく、周波数特性のよい半導体装置が得られる。
【００１６】
本実施例の、ｐ＋型の第２の半導体領域６は第１の電極との接触をよくするために表面濃度が高く、深い拡散が必要になる。このため、拡散工程の困難なＳｉＣでは生産に適しない。また、ｐ＋型の第２の半導体領域６とｎ型の第２の半導体層２との間にバイアスがかかるため、少数キャリアが注入され、半導体装置の高速性が損なわれる。
【００１７】
【特許文献１】
特開昭５８−６０５７７号公報（第６頁、第１１図）
【非特許文献１】
Ａｚｕｍａ  Ｓｈｉｍｉｚｕ  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  Ｖｏｌ．４５，  Ｎｏ．２，  ｐｐ．５６３−５６５（１９９８）
【００１８】
【発明が解決しようとする課題】
本発明は上記問題を解決しようとするものであり、ＳｉＣにおいて順電圧が小さく、逆電流が少なく、高速性がよく、しかも製造簡易な半導体装置を提供するものである。
【００１９】
【課題を解決するための手段】
上記問題を解決するため、請求項１記載の発明は、第１導電型の第１の半導体層と、前記第１の半導体層の主面上に形成された前記第１の半導体層よりも低濃度の不純物を有する第１導電型の第２の半導体層とからなる半導体基板において、前記第２の半導体層表面より第２の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第２の半導体層の表面より前記第２の半導体層内部に前記第２の半導体層より高濃度の第１導電型の不純物を有する第３の半導体層が形成されており、前記第３の半導体層より深く、前記溝の深さより浅い位置に第２導電型の第４の半導体層が形成されており、第３の半導体層と第４の半導体層が電気的に接続されてなる半導体装置である。
請求項２記載の発明は、前記接続は、前記溝表面に露出されている第４の半導体層の表面を含む前記溝の表面と、前記第３の半導体層とに接する第１の電極層からなり、該第１の電極層は第２の半導体層との界面においてショットキー障壁を形成することを特徴とする請求項１記載の半導体装置である。
請求項３記載の発明は、第１導電型の第１の半導体層と、前記第１の半導体層の主面上に形成された前記第１の半導体層よりも低濃度の不純物を有する第１導電型の第２の半導体層とからなる半導体基板において、前記第２の半導体層表面より第２の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第２の半導体層の表面より前記第２の半導体層内部に前記第２の半導体層より高濃度の第１導電型の不純物を有する第３の半導体層が形成されており、前記第３の半導体層より深く、前記溝の深さより浅い位置に第２導電型の第４の半導体層が形成されており、前記溝の表面に接し前記第２の半導体層内部に第２導電型の第１の半導体領域が形成されており、第３の半導体層と第４の半導体層と第１の半導体領域が電気的に接続されてなる半導体装置である。
請求項４記載の発明は、前記接続は、前記溝の表面と、前記第３の半導体層の表面とに接する第１の電極からなることを特徴とする請求項３記載の半導体装置である。
請求項５記載の発明は、前記半導体層と前記半導体領域が炭化けい素であることを特徴とする請求項１乃至請求項４に記載の半導体装置である。
【００２０】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。図１は本発明の第１の実施例の構造を説明するための図である。本実施例においてはＳｉＣ半導体材料を用いた。
【００２１】
本発明の構造はＳｉＣのｎ＋型の第１の半導体層１にＳｉＣのｎ型の第２の半導体層２をエピタキシャル法により成長させたたＳｉＣ半導体基板を用いる。ＳｉＣのｎ＋型の第１の半導体層１は比抵抗が０．０３Ω−ｃｍ以下で厚さが３００μｍである。ＳｉＣのｎ型の第２の半導体層２は濃度が１×１０１６ａｔｏｍ／ｃｍ３で厚さが１０μｍの低不純物濃度のエピタキシャル層である。
【００２２】
ＳｉＣのｎ型の第２の半導体層２の表面から深さ２μｍの位置に濃度が１×１０１７ａｔｏｍ／ｃｍ３で半値幅が１μｍのＳｉＣのｐ型の第４の半導体層４をイオン注入法によって形成する。
【００２３】
第１の電極層７とオーミック接触が取れるように、ＳｉＣのｎ型の第２の半導体層２の表面から拡散により、ＳｉＣのｎ＋型の第３の半導体層３が形成される。燐を加速電圧３０〜１５０ＫｅＶで１×１０１４ａｔｏｍ／ｃｍ２程度のドーズ量で、ＳｉＣのｎ型の第２の半導体層２の表面から多段イオン注入する。第２の電極層８とオーミック接触が取れるように、ＳｉＣのｎ＋型の第１の半導体層１の裏面にも燐を加速電圧３０〜１５０ＫｅＶで１×１０１４ａｔｏｍ／ｃｍ２程度のドーズ量で多段イオン注入する。各表面濃度は１×１０１９ａｔｏｍ／ｃｍ３、接合深さは０．５μｍとなる。
【００２４】
この後、不純物を活性化するために、アルゴン雰囲気中で１７００℃以上の温度で、１０分間の熱処理を行う。
ここではイオン注入法を用いた作製手順を示したが、該当する構造を多層エピタキシャル成長法で形成してもよい。
【００２５】
次にＳｉＣのｎ型の第２の半導体層２の表面に形成されたＳｉＣのｎ＋型の第３の半導体層３の表面から、即ちＳｉＣのｎ型の第２の半導体層２の表面から３．５μｍ、塩素系エッチングガスを用いた気相エッチング法によりエッチングすることにより、溝９を掘る。溝は櫛状であり、溝の間隔は３μｍ以下が望ましい。従来の例より広くてよい。
【００２６】
ＳｉＣのｎ＋型の第１の半導体層１の裏面に、蒸着法を用いて、ニッケルとＳｉを１：２の厚さに堆積し、第２の電極層８を形成する。
【００２７】
ｎ型の第２の半導体層２の表面に形成されたＳｉＣのｎ＋型の第３の半導体層３の表面、溝９の表面であるＳｉＣのｎ型の第２の半導体層２と同表面に露出しているＳｉＣのｐ型の第２の半導体層４にニッケルとＳｉを１：２の厚さに、蒸着法を用いて堆積し、第１の電極層７を形成する。
【００２８】
ＳｉＣのｎ＋型の第３の半導体層３、ＳｉＣのｎ＋型の第１の半導体層１とのオーミック性をよくするためと、ＳｉＣのｎ型の第２の半導体層２と良好なショットキー障壁を形成するために、真空中８００℃〜１２００℃高温で熱処理する。
【００２９】
逆方向の遮断特性は、溝９内のＳｉＣのｎ型の第２の半導体層２と第１の電極層７によるショットキー障壁によりもたらされる。溝９の間のＳｉＣのｎ型の第２の半導体層２の部分は、ＳｉＣのｐ型の第４の半導体層４とＳｉＣのｎ型の第２の半導体層２のｐｎ接合と溝９の表面のショットキー障壁より発生する横方向の空乏層によって、遮断され、小さい逆電圧でも、大きい逆電圧でも、逆電流は小さい。
【００３０】
順方向においてはｐ型の第４の半導体層４の濃度を低くし、且つ、薄くしたので、この層は順電圧にほとんど影響を与えない。また、少数キャリア（正孔）の注入もほとんどおこらない。溝９における第１の電極層７によるショットキー障壁は、従来の例に見られるｐ＋型の第２の半導体領域６のような少数キャリアの注入がなく、半導体装置の高周波特性がよい。
【００３１】
順電圧、高周波特性がよい点について次のように推定される。本半導体装置は、ＳｉＣのｎ＋型の第３の半導体層３がトランジスタのエミッタ層、低濃度の薄いＳｉＣのＰ型の第２の半導体層４がベース層、ＳｉＣのｎ型の第２の半導体層２がコレクタ層に相当し、ベース層が非常に薄い理想的なトランジスタと考えられる。このため、従来のｐｎ接合半導体装置やショットキー半導体装置のように順電圧が高くなく、注入も押さえられ、高周波特性がよいと考える。順電圧と逆電流の相反する関係が回避できる。
【００３２】
ベース層が薄い構造だと、従来の第２の例ではここでパンチスルーが起こって、耐圧が出ないことになるが、本構造では、パンチスルーの起こりそうな高い電圧のときは、溝９内のショットキー障壁から溝の間のＳｉＣのｐ型の第４の半導体層４を含むＳｉＣのｎ型の第２の半導体層２に空乏層が広がり、この空乏層による遮断効果によって、耐圧も確保でき、逆電流も小さくなっていると考えられる。
【００３３】
更に、本発明の第２の実施例を図面に基づいて説明する。図２は本発明の第２の実施例の構造を説明するための図である。
【００３４】
本発明の構造は半導体基板として第１の実施例と同じく、ＳｉＣのｎ＋型の第１の半導体層１にＳｉＣのｎ型の第２の半導体層２をエピタキシャル法により成長させたＳｉＣ半導体基板を用いる。ＳｉＣのｎ＋型の第１の半導体層１は比抵抗が０．０３Ω−ｃｍ以下で厚さが３００μｍである。ＳｉＣのｎ型半導体層２は濃度が１×１０１６ａｔｏｍ／ｃｍ３で厚さが１０μｍの低不純物のエピタキシャル層である。
【００３５】
ＳｉＣのｎ型の第２の半導体層２の表面から深さ２μｍの位置に濃度１×１０１７ａｔｏｍ／ｃｍ３で半値幅１μｍのＳｉＣのｐ型の第４の半導体層４をイオン注入法によって形成する。
【００３６】
第２の電極層８とオーミック接触が取れるように、ＳｉＣのｎ型半導体層２の表面から拡散により、ＳｉＣのｎ＋型の第３の半導体層３が形成される。燐を加速電圧３０〜１５０ＫｅＶで１×１０１４ａｔｏｍ／ｃｍ２の程度のドーズ量でイオン注入する。第１の電極層７とオーミック接触が取れるように、ＳｉＣのｎ＋型の第１の半導体層１の裏面にも燐を加速電圧３０〜１５０ＫｅＶで１×１０１４ａｔｏｍ／ｃｍ２程度のドーズ量でイオン注入する。各表面濃度は１×１０１９ａｔｏｍ／ｃｍ３以上とし、接合深さ０．５μｍとなる。
【００３７】
次にｎ型の第２の半導体層２の表面に形成されたｎ＋型の第３の半導体層３の表面から即ち、ｎ型の第２の半導体層２の表面から３．５μｍ、塩素系エッチングガスを用いた気相エッチング法により溝９を掘る。溝は櫛状であり、溝の間隔は３μｍ以下が望ましい。
【００３８】
ここまでは、前記実施例と同じであるが、次の工程が異なる。溝９の表面において、ｎ＋型半導体層３層を除くＳｉＣのｎ型の第２の半導体層２の表面にｐ型の第１の半導体領域５を形成する。ほう素を加速電圧３０〜１５０ＫｅＶで１×１０１４ａｔｏｍ／ｃｍ２程度のドーズ量で多段イオン注入する。注入濃度は１×１０１７ａｔｏｍ／ｃｍ３、接合深さは０．５μｍとする。
【００３９】
この後、不純物を活性化するために、アルゴン雰囲気中で１７００℃以上の温度で、１０分間の熱処理を行う。
【００４０】
ＳｉＣのｎ＋型の第１の半導体層１の裏面にニッケルとＳｉを１：２の厚さに、蒸着法を用いて堆積し第２の電極層７を形成する。
【００４１】
溝表面並びに溝９間のＳｉＣのｎ＋型の第３の半導体層３の表面にニッケルとＳｉを１：２の厚さに、蒸着法を用いて堆積し、第１の電極層７を形成する。
【００４２】
ＳｉＣのｎ＋型の第３の半導体層３、ｐ型の第１の半導体領域５、ＳｉＣのｎ＋型の第１の半導体層１とのオーミック性をよくするために、真空中８００℃〜１２００℃で熱処理する。
【００４３】
ＳｉＣのｐ型の第４の半導体層４とＳｉＣのｎ＋型の第３の半導体層３の接続が、本発明の第１の実施例では、第１の電極７でなされる。この電極は、溝９の側面に露出していいるＳｉＣのｐ型の第４の半導体層４にきちんと付着しないとよい特性はでなかった。
【００４４】
本実施例では、溝９の側面のＳｉＣのｐ型の第４の半導体層４は、その後に作られた溝９表面のＳｉＣのｎ型の第２の半導体層２の表面のＳｉＣのｐ型の第１の半導体領域５により溝９間のＳｉＣのｐ型の第４の半導体層４の表面まで、つながっている。
【００４５】
蒸着による電極層は平面にはよく堆積するが、溝９側面は堆積しずらい場合も多い。本実施例では、この問題が解決されている。イオン注入によるほう素の注入は半導体基板と注入角度を少し垂直からずらしているので、溝９側面にも均一に注入できる。第１の電極７は平面であるｎ型の第２の半導体層２の表面に相当するｎ＋型の第３の半導体層３の表面には問題なく堆積する。溝９内への堆積は、ｐ型の第２の半導体領域２の表面の一部に、蒸着膜が堆積すればよいので、均一に第１の電極膜７が堆積する必要はない。このため、本実施例では、第１の電極膜７の堆積の不均一性により、特性にばらつきが出るという不具合が改善されている。
【００４６】
半導体装置の動作や特性は先の実施例と同様に説明できる。ｐ型の第４の半導体層４と溝９全面に作られたＳｉＣのｐ型の第１の半導体領域５は十分濃度が低く、厚さが薄くあるいは深さが浅いので、ＳｉＣのこれらのｐ型の半導体領域による少数キャリアの注入が少なく、高周波特性がよい。
【００４７】
本発明の実施例において、ＳｉＣの例を述べたが、Ｓｉ、ＧｅやＧａＡｓであっても、ｐ型あるいはｎ型の深い拡散工程を使いたくないときや、このような拡散が困難な半導体材料に適す。
【００４８】
第１の電極７について、第１と２の実施例ではショットキー障壁を作る電極材料について、ニッケルとＳｉによるシリサイドを用いたが、高濃度のｎ型のＳｉＣに対してオーミック性がよく、低濃度のｎ型のＳｉＣに対してショットキー障壁を作れれば、他のシリサイドでも、金属などであっても本発明の範囲に入る。
【００４９】
第２の実施例では溝９の面にはｐ型領域または表面しかないため、ショットキー障壁を作るという条件は必要ない。即ちｐ型の第１に半導体領域５やｐ型の第４の半導体層４にオーミック接続してもかまわないし、ショットキー接合を形成してしまってもかまわない。
【００５０】
【発明の効果】
本発明によれば、簡易な工程において、順電圧が小さく、逆電流が少なく、高速性がよく、製造簡易なＳｉＣの半導体装置を提供するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構造を説明するための図である。
【図２】本発明の第２の実施例の構造を説明するための図である。
【図３】従来の半導体装置の原理動作を説明するための図である。
【図４】従来の半導体装置の第１の例を説明するための図である。
【図５】従来の半導体装置の第２の例を説明するための図である。
【符号の説明】
１  ｎ＋型の第１の半導体層
２  ｎ型の第２の半導体層
３  ｎ＋型の第３の半導体層
４  ｐ型の第４の半導体層
５  ｐ型の第１の半導体領域
６  ｐ＋型の第２の半導体領域
７  第１の電極層
８  第２の電極層
９  溝
１０  ゲート電極
１１  ソース電極
１２  ドレイン電極
【図１】
2004297007.tif 000003
【図２】
2004297007.tif 000004
【図３】
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【図４】
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【図５】
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