(57)【要約】【課題】集積回路などのチップ上におけるデータ伝送をより効率的に、かつより簡単な構成で行うための手段を提供する。【解決手段】チップ上でデータを伝送するための方法及び装置を開示する。１実施形態では、この方法は、メモリ素子(26)に電気的に結合された導体(30,35)を用いてメモリ素子(26)のデータ値を読み出すステップと、メモリ素子(26)に磁気的に結合された書き込み導体(32)を用いてメモリ素子(26)から読み出した値をチップ上の他の場所に伝送するステップを含む。【選択図】図９
2004348944.tif 000002
【特許請求の範囲】
【請求項１】
チップ上でデータを伝達する方法であって、
メモリ素子（２６）に電気的に接続される導体（３０、３５）を用いて、該メモリ素子のデータ値を読み出すステップと、
前記メモリ素子に磁気的に結合される書込み導体（３２）を用いて、前記メモリ素子（２６）から前記チップ上の他の場所に前記データ値を伝達するステップ
を含む、方法。
【請求項２】
前記データ値を伝達するステップは、前記書込み導体（３２）に接続された第１のバッファ（３８）をイネーブルにするステップと、前記書込み導体に接続された第２のバッファ（４０）をディスエーブルにするステップを含み、前記第１のバッファおよび前記第２のバッファはトライステートバッファを含むことからなる、請求項１に記載の方法。
【請求項３】
前記データ値を伝達するステップは、前記書込み導体（３２）に接続された第１のバッファ（３８）をイネーブルにするステップと、前記書込み導体に接続された第２のバッファ（４０）をイネーブルにするステップを含み、前記第１のバッファおよび前記第２のバッファはトライステートバッファを含むことからなる、請求項１に記載の方法。
【請求項４】
メモリであって、
メモリ素子（２６）と、
制御回路（３４）と、
前記メモリ素子（２６）に磁気的に結合され、前記制御回路に電気的に接続される書込み導体（３２）
とを備え、
前記書込み導体（３２）は非書込みデータを伝達することが可能であることからなる、メモリ。
【請求項５】
第１のバッファ（３８）と、第２のバッファ（４０）と、ラッチ（４２）とをさらに備え、前記書込み導体（３２）は前記第１のバッファ（３８）を用いて前記制御回路に電気的に接続され、前記第２のバッファ（４０）および前記ラッチ（４２）は前記書込み導体（３２）に電気的に接続されることからなる、請求項４に記載のメモリ。
【請求項６】
前記書込み導体（３２）および前記第２のバッファ（４０）に電気的に接続されるラッチ（４２）をさらに備え、前記ラッチ（４２）は前記書込み導体（３２）と前記第２のバッファ（４０）との間でデータを結合することからなる、請求項５に記載のメモリ。
【請求項７】
前記第１のバッファ（３８）は前記制御回路（３４）によってイネーブルにされ、前記第２のバッファ（４０）は前記制御回路（３４）によってディスエーブルにされ、前記書込み導体（３２）は非書込みデータを伝送することからなる、請求項６に記載のメモリ。
【請求項８】
磁気メモリ（１４）にデータを格納する方法において、
第１のバッファ（３８）にデータをロードするステップであって、該第１のバッファは書込み導体（３２）に電気的に接続されることからなる、ステップと、
前記データが前記書込み導体（３２）を占有するように前記第１のバッファ（３８）をイネーブルにするステップと、
前記書込み導体（３２）に電気的に接続されるラッチ（４２）を用いて前記データを保持するステップと、
前記ラッチ（４２）を用いて第２のバッファ（４０）にロードするステップであって、該第２のバッファ（４０）は前記書込み導体（３２）に電気的に接続されることからなる、ステップと、
前記第２のバッファ（４０）をイネーブルにして、前記書込み導体（３２）が可変量の電流を流すようにするステップ
を含む、方法。
【請求項９】
前記書込み導体（３２）は前記メモリ（１４）に磁気的に結合され、前記書込み導体（３２）内に流れる電流は前記メモリ（１４）内に磁界を生成する、請求項８に記載の方法。
【請求項１０】
前記書込み導体（３２）内の電流の量および向きを、前記バッファ（３８、４０）を用いて調整可能である、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路などのチップ上におけるデータ伝送のためのシステム及び方法に関し、特に、メモリ素子に関するデータを伝送することに関する。
【背景技術】
【０００２】
コンピュータは社会において欠くことのできない役割を担うようになっている。コンピュータは複雑であり、マイクロプロセッサ、記憶媒体（たとえば、ＣＤ−ＲＯＭ、ハードドライブ、フロッピィドライブなど）、メモリおよび入力／出力装置を備えることができる。一般的に、マイクロプロセッサは、コンピュータ上で実行することができる種々のソフトウエアプログラムからの命令を実行する。プログラムを実行している間に、マイクロプロセッサは、メモリから情報を読み出し、メモリに情報を書き込むことが必要になる場合がある。
【０００３】
メモリの最近の動向には、固体磁気メモリアレイ（solid state magnetic memory array）が含まれる。とりわけ、磁気メモリアレイは、リフレッシュされる必要がないので、磁気メモリ以外のメモリアレイ（たとえば、ＤＲＡＭ）に対して利点を有する。また磁気メモリアレイは、メモリ素子を高密度に実装するための可能性も提供する。
【０００４】
大部分の集積回路の場合のように、密度が高くなると、ルーティング（経路指定）の問題が生じることもある。通常、各メモリ素子から外部のデータピンにデータを移すために、１つの電気経路が必要とされる。メモリのサイズが大きくなり、かつ複雑になると、データを効率的にルーティングすることが１つの制限要因になる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の１つの課題は、データのルーティングをより効率的に行う手段を提供することである。
【課題を解決するための手段】
【０００６】
チップ上でデータを伝達する方法および装置が開示される。１つの実施形態では、本方法は、メモリ素子に電気的に接続される導体を用いて、該メモリ素子のデータ値を読み出すこと、および、メモリ素子に磁気的に結合される書込み導体を用いて、メモリ素子からチップ上の他の場所に読み出されたデータ値を伝達することを含む。
【実施例】
【０００７】
以下、添付図面を参照して、本発明の典型的な実施形態を詳細に説明する。
【０００８】
［表記法および用語］
特定のシステム構成要素を参照するために、以下の説明および特許請求の範囲を通じて、ある特定の言い回しが用いられる。エレクトロニクス企業がある部品を異なる名称によって呼ぶ場合があることは当業者には理解されよう。本明細書は、名称は異なるが、機能は異ならない部品を区別するつもりはない。以下の説明および特許請求の範囲において、「〜を含む」および「〜を備える」という言い回しは、幅広く解釈できるように用いられ、したがって、「限定はしないが、〜を含む」ことを意味するものと解釈されるべきである。
【０００９】
「結合する」という言い回しは、間接的あるいは直接的な電気的接続を意味することを意図している。したがって、第１の素子（または装置）が第２の素子（または装置）に接続する場合には、その接続は、直接的な電気的接続を通して、あるいは他の素子（または装置）および接続を経由した間接的な電気的接続を通してなすことができる。また、「結合する」という言い回しは、第１の材料から生じる磁界が第２の材料内に誘導されるという状況を指すことも意図している。たとえば、電流を流す導体は、磁性材料内に結合可能な磁界を生成することができる。
【００１０】
「チップ」という用語は、任意の多様な、パッケージングされた集積回路およびパッケージングされていない集積回路の両方を指すことを意図している。たとえば、メモリチップが開示されるが、マイクロプロセッサのような他のチップがメモリを収容している場合も多く、それゆえ、本明細書に開示される概念を用いることができることは、当業者には理解されよう。
【００１１】
［詳細な説明］
図面および以下の説明は本発明の種々の実施形態を対象とする。これらの実施形態のうちの１つ以上の実施形態が好ましいものであるが、開示される実施形態は、特許請求の範囲を含む開示の範囲を限定するものと解釈されたり、あるいは他の方法で利用されたりするべきではない。さらに、以下の説明を幅広く適用することができ、任意の実施形態の説明はその実施形態の例示するものにすぎず、特許請求の範囲を含む本開示の範囲がその実施形態に限定されることを意図していないことは、当業者には理解されよう。
【００１２】
図１は、磁気メモリを含む集積回路の断面を示す。基板１０は、シリコン、ゲルマニウム、ガリウムヒ素（ヒ(砒)化ガリウム）または半導体特性を有する他の素子（元素やデバイスなど）を含むことができる。回路１２は、基板１０上に集積することができ、種々の半導体処理技術に従って処理することが可能な相補形金属酸化膜半導体（「ＣＭＯＳ」）タイプのトランジスタを備えることができる。回路１２はＣＭＯＳに関して説明されるが、代替的には、他の技術（すなわち、バイポーラ、ＪＦＥＴ）を用いることもできる。回路１２は、磁気メモリ１４に対してデジタル情報の読出しおよび書込みを行うための回路を実施することができる。磁気メモリ１４、および特に磁気メモリ１４内に収容されるメモリ素子は、回路１２を構成する際には用いられない可能性のある材料から構成することができるので、回路１２およびメモリ１４は別々に製造することができる。たとえば図１では、回路１２内のトランジスタを、メモリ１４のメモリ素子を集積する前に、その集積回路上に集積することができる。
【００１３】
磁気メモリ１４はメモリ素子すなわちビットを備えることができ、情報を、その磁気状態を変更することによりメモリ素子内に格納することができる。図２Ａは、メモリ素子１５の実現可能な実施例を示す。メモリ素子１５は、図に示されるように、向きが固定された磁界を有する層１５Ａを備えることができる。メモリ素子１５は、層１５Ａの上側に集積される別の層１５Ｂも備えることができる。層１５Ｂの磁界の向きを、層１５Ａの磁界に平行（すなわち、同じ方向の矢印）になるように、または層１５Ａの磁界に対して反平行（すなわち、逆方向の矢印）になるように調整することができる。１５Ａと１５Ｂとの間の層の電気抵抗は、１５Ａと１５Ｂの相対的な向き（平行あるいは反平行）に依存する場合がある。
【００１４】
図２Ｂは、端子ＡおよびＢを有するメモリ素子１５の立体図を示す。メモリ素子１５にデータを格納するために、直交する書込み線１６および１７を用いることができ、図２Ｂに破線によって示されるように、それらの交点をメモリ素子１５と位置合わせすることができる。回路１２（図２Ｂには示されない）を書込み線１６および１７に結合して電流Ｉ１およびＩ２を供給することができる。書込み線１６内の電流Ｉ１は磁界Ｂ１を生成することができ、同様に書込み線１７内の電流Ｉ２は磁界Ｂ２を生成することができる。この場合、磁界Ｂ１およびＢ２は合わせて、メモリ素子１５内に誘導される磁界に寄与することができ、磁界Ｂ１およびＢ２を、電流Ｉ１およびＩ２の強度および方向を調整することにより調整することができる。たとえば、電流Ｉ１とＩ２の方向を逆にすることにより、磁界Ｂ１とＢ２の方向が逆になるであろう。したがって、層１５Ａおよび１５Ｂにおける磁界の方向を、平行あるいは反平行になるように調整することができる。
【００１５】
１５Ａおよび１５Ｂの磁界を平行あるいは反平行のいずれかに調整することができることにより、端子Ａから端子Ｂまでの測定される抵抗を、磁界の方向が変更されるのに応じて、変更することができる。たとえば、磁界が平行である場合には、抵抗が１ＭΩになり、この状態をデジタル１に関連付けることができるのに対して、磁界が反平行である場合には、抵抗が１．１ＭΩになり、この状態をデジタル０に関連付けることができる。メモリ素子１５の抵抗がデジタル状態を指示することができるので、メモリ素子は多くの場合に抵抗性素子を用いて表される。
【００１６】
図３は、図１の集積回路断面の平面図である。図３を参照すると、回路１２は、破線の枠として示される磁気メモリ１４の下に存在することができ、個々のメモリ素子１５Ａ〜Ｐは、抵抗性素子を用いて表されており、列Ａ〜Ｄおよび行Ａ〜Ｄのアレイとして配列することができる。列回路１８Ａ〜Ｂおよび行回路１９Ａ〜Ｂを用いて、メモリ素子のアレイ内から所望のメモリ素子を選択することができる。回路１８Ａと１８Ｂはほぼ同じものとすることができ、同一にすることもできる。同様に、回路１９Ａと１９Ｂはほぼ同じものとすることができ、同一にすることもできる。メモリ素子を、所望の行および列をデコードすることにより選択することができる。たとえば、メモリ素子１５Ｈを選択するために、列Ｄを、回路１８Ａによってデコード（選択）することができ、回路１８Ｂによってもデコードすることができ、行Ｂを、回路１９Ａによってデコード（選択）することができ、回路１９Ｂによってもデコードすることができる。
【００１７】
所望のメモリ素子が選択される場合、選択されたメモリ素子に対して、データの書込みあるいは読出しを行うことができる。さらに多くのメモリ素子がアレイに追加されると、回路１８Ａ〜１８Ｂおよび１９Ａ〜１９Ｂがさらに複雑になるであろう。回路１８Ａ〜１８Ｂおよび１９Ａ〜１９Ｂがさらに複雑になると、それらが占有するチップ面積がより大きくなり、それにより、チップのコストが上昇する。
【００１８】
磁気メモリ１４の記憶容量は、メモリ１４が含む個々のメモリ素子の数に依存する。たとえば、磁気メモリ１４は、６４行×２５６列の全部で１６，３８４のメモリ素子を含むことができるが、これは、約２キロバイト（「ＫＢ」）の記憶空間である。通常のメモリチップは数メガバイト、たとえば１６ＭＢ〜６４ＭＢの記憶空間を有することができるので、所望の量の記憶容量を達成するためには、磁気メモリ１４をいくつも複製する必要がある。
【００１９】
図４はメモリチップ２０を示しており、磁気メモリ１４が１４Ａ〜Ｉによって示されるようにいくつも複製されている。入力−出力パッド２２も示されており、個々のメモリ素子をメモリチップ２０の外部に結合するための役割を果たす。磁気メモリ１４Ａ〜Ｉ内の個々のメモリ素子を、ルーティングワイヤを用いて、入力−出力パッドに結合することができる。さらに多くの磁気メモリ１４がメモリチップ２０上に詰め込まれるようになると、個々のメモリ素子のためのルーティングもさらに混み合うようになる。たとえば、周囲の磁気メモリが経路を遮るようになるので、磁気メモリ１４Ｅから入力−出力パッド２２のうちの１つにワイヤをルーティングするのは難しくなり、それによりチップ２０を製造するのが難しくなり、製造コストが高くなる。
【００２０】
ある特定の実施形態によれば、磁気メモリの書込み線を用いてメモリ素子に情報を書き込むという従来の機能を実行することに加えて、磁気メモリの書込み線を用いて、データをチップ上の種々の場所に伝達することができる。書込み線が書込みを行うために用いられていないとき、トライステートバッファを書込み線に結合して、書込み線上にデータをアサートできるようにすることができる。このようにして、書込み線が書込みのために用いられていない時間に、書込み線に沿ってデータを伝送することができる。メモリ書込み線のような既存の導体を用いることにより、チップ上の導体の数を減らし、チップ上の導体の構成を簡単にすることができる。さらに、所望のメモリ素子のデコードを支援するために書込み線を用いることができるので、デコード回路の数を減らし、その構成を簡単にすることもできる。
【００２１】
図５Ａは、その磁界を変更することによりデータを格納することができる集積磁気メモリ素子２６の断面図を示す。読出し線２８（図５Ａでは左から右に延びる）をメモリ素子２６に電気的に接続することができる。読出し線３０（これは、紙面に向かう方向を有する）を、同じくメモリ素子２６に電気的に接続することができる。読出し線２８および３０がメモリ素子２６に電気的に接続される場合に、メモリ素子２６の中に電流を流すことにより、メモリ素子２６の抵抗を測定することができる。層間誘電体（「ＩＬＤ」）が読出し線３０を書込み線３２から電気的に分離し、書込み線３２は読出し線３０に対して平行に延びることができる。同様に、ＩＬＤは読出し線２８を書込み線３３から分離することもでき、書込み線３３は読出し線２８に対して平行に延びることができる。それゆえ、書込み線３２および３３を、メモリ素子２６から電気的に分離されたままにすることができるが、磁界を介してメモリ素子２６に結合することができる。メモリ素子２６の読出しおよび書込み機能を制御するために用いることができる回路３４を、書込み線３３の下に集積することができる。
【００２２】
図５Ａは、書込み線３２に対して平行な読出し線３０（すなわち、いずれも紙面に向かう方向を有する）と、書込み線３３に対して平行な読出し線２８（すなわち、いずれも左から右に延びる）とを示すが、この向きは必ずしもこうである必要がないことを理解されたい。実際には、素子２６の各端部にある読出し線と書込み線は互いに直交することができる。書込み線３２と３３は、所望のメモリ素子を選択できるようにするために、互いに対して概ね直交する（図２Ｂに示される）。図５Ａは、メモリ素子を動作させる際に４つの導体（すなわち、読出し線および書込み線２８、３０、３２、３３）が用いられるので、「４導体」磁気メモリ素子と呼ぶことができる。読出し線と書込み線を結合することにより、「３導体」磁気メモリ素子を形成することもできる。たとえば、読出し線２８を書込み線３３と結合して、１つの読出し／書込み線を形成することができ、一方、読出し線３０および書込み線３２を２つの個別の導体として維持することができる。図５Ｂは１つの可能な３導体構造を示しており、読出し線２８および書込み線３２を結合して、読出し／書込み線３５を形成する。
【００２３】
図５Ｃは、図５Ｂに示す磁気メモリ素子の３導体バージョンの略図であり、対応する素子には同じ番号が付され、メモリ素子２６は抵抗性素子を用いて表されている。書込み線３２はメモリ素子２６に磁気的に結合されるので、書込み線３２を、チップ上の種々の場所にデータを転送する、及び／または列選択情報をデコードするといった、書込みデータを伝送すること以外の機能のために用いることができる。
【００２４】
図６は、チップ上の種々の場所にデータを伝送し、また、列選択情報のデコードの支援をするために、書込み線３２とともに用いることができる例示的な回路の実施形態を示す。書込み線３２を入力−出力パッド３６に結合することができ、書込み線３２が書込みを行うために用いられていないときに、それを用いて、データを入力−出力パッド３６に伝送することができるようになる。トライステートバッファ３８および４０の出力を図に示されるように書込み線３２に接続することができ、これらのバッファを、回路３４を用いて書込み線３２を制御するために用いることができる。メモリ素子の読出しおよび書込み機能を制御するために、回路３４をバッファ３８のデータ入力およびイネーブル入力（それぞれＤおよびＥによって示される）に接続することができ、バッファ４０のイネーブル入力にも接続することができる。ラッチ４２を書込み線３２およびバッファ４０のデータ入力に接続することができる。ラッチ４２は、書込み線３２上に送出されるデータを保持することができるが、この場合、イネーブル線がアサートされたときに、データをバッファ４０のデータ入力に接続することができる。バッファ４０およびラッチ４２をチップ上で互いに物理的に近くに配置することができ、バッファ３８を、物理的にかなりの距離だけバッファ４０およびラッチ４２から分離することができる。
【００２５】
バッファ３８および４０は、図７に示されるように、入力状態の種々の組み合わせに対して、ハイ、ローおよびハイインピーダンスの出力状態を有することができる。イネーブル入力（ノードＥ）がローである場合、データ入力（ノードＤ）の状態にかかわらず、出力をハイインピーダンス（文字Ｚによって示される）にすることができる。ノードＥがハイである場合、出力はノードＤの状態に従う。すなわち、ノードＤがハイであるときに、出力はハイになり、ノードＤがローであるときには、出力はローになる。
【００２６】
回路３４は、チップ上の種々の場所に伝えられることになるデータを含むことができる。たとえば、回路３４は、メモリ素子に格納された値を表すデータを含むことができ、このデータを入力−出力パッドに向けることができる。回路３４から、入力−出力パッド３６のような、書込み線３２に沿った別の場所にデータを伝送するために、バッファ３８を使用可能（イネーブル）にすることができ（すなわち、ノードＥがハイになり）、書込み線３２上を伝送されることになるデータをバッファ３８へのデータ入力においてアサートすることができる。さらに、書込み線３２がメモリ素子にデータを書き込むために用いられていないとき、バッファ４０を使用不能（ディスエーブル）にする（すなわち、ノードＥがローになる）ことができる。バッファ４０の出力がハイインピーダンスである場合、書込み線はバッファ４０の存在の影響を受けず、データを、入力−出力パッド３６を含む、書込み線３２に沿った種々の場所に伝えることができる。
【００２７】
チップ上の種々の場所にデータを伝えることに加えて、回路３４はメモリ素子へのデータの書込みを容易にすることもできる。図２Ｂおよび図５Ｃに関して説明されたように、データを、それらの書込み線内に電流を流すことによりメモリ素子に書き込むことができ、これらの電流はメモリ素子内に磁界を誘導する。また、メモリ素子内に変化する磁界を誘導できるようにするためには、電流は書込み線内の両方向に流れる必要があるであろう。再び図６を参照すると、書込み線３２は、バッファ３８および４０の出力状態を変更することにより、いずれかの方向に電流を生成することができる。すなわち、電流は、バッファ３８の出力がハイであり、バッファ４０の出力がローであるときに、バッファ３８からバッファ４０に流れることができる。一方、電流は、バッファ３８の出力がローであり、バッファ４０の出力がハイであるときに、バッファ４０からバッファ３８に流れることもできる。バッファ３８および４０は、種々の能力（または調整可能な能力）を有するものとすることができる。すなわち種々の量の電流を供給し、または引き込むことができ、これにより、書込み線３２内の電流の量、したがって、書込み線３２から生じる磁界の量を、バッファ３８および４０の能力を調整することにより制御できるようになる。したがって、バッファ３８および４０の出力値が異なると、電流をある方向またはそれとは別の方向に生成することができ、これにより、メモリ素子に持続的に影響を及ぼして、データがそのメモリ素子に書き込まれるようにすることができる。
【００２８】
図８は、チップ上の種々の場所にデータを伝え、かつメモリ素子にデータを書き込むために、書込み線３２とともに用いることができる別の回路の実施形態を示す。少なくとも３つのトライステートバッファ４３、４４、４６を書込み線３２に接続することができる。バッファ４３および４４の出力を書込み線３２に接続することができ、バッファ４６のデータ入力も書込み線３２に接続することができる。データを書込み線３２に沿って受信ポイントに書き込むために、バッファ４３のデータ入力にデータを供給することができる。その後、バッファ４３のイネーブル入力をハイにし、バッファ４４のイネーブル入力をローにすることができる。このようにして、バッファ４３の出力が書込み線３２を駆動することができ、一方で、バッファ４４はハイインピーダンスであり、書込み線３２に影響を及ぼさない。さらに、バッファ４６のイネーブル入力をハイにすることができ、これにより、データ値をバッファ４６によって受け取り、バッファ４６によって増幅して受信ポイントに到達する前にデータ値を補強することができるようになる。受信ポイントはバッファ４３からかなり離れて配置される場合があり、それゆえ、データ値をバッファ４６によって増幅する必要がある場合がある。
【００２９】
代替的には、図８において、バッファ４３および４４を用いて、書込み線３２に磁気的に結合されるメモリ素子にデータを書き込むことができる。メモリ素子にデータを書き込むために、データをバッファ４３および４４に供給することができ、バッファ４３および４４のイネーブル入力をハイにすることができる。その後、バッファ４３と４４の出力を異なる値、すなわちバッファ４３の出力をハイに、バッファ４４の出力をローに、またはその逆に設定することができる。バッファ４３と４４の出力が異なる値である場合、書込み線３２内に可変量の電流を流すことができ、それにより、書込み線３２から磁界を生じさせて、結果としてメモリ素子にデータを書き込むことができる。書込み線内の電流量の実際の値は、いくつかの要因に依存するが、このため、電流、したがって磁界についての所望の値を適応的に決定することができる。
【００３０】
非書込みデータ（書き込み時に書き込むためのデータではないデータ）を伝達するために既存の書込み線を利用することに加えて、メモリ素子にデータを実際に書き込む前に、書込み線に沿って書込みデータを伝えることができる。図９は、図６に示されるような書込み線３２を用いてメモリ素子に情報を書き込むための１つの実現可能な伝達シーケンスを示す流れ図である。ブロック４８では、回路３４を用いて、バッファ３８にデータを供給することができる。ブロック５０は、回路３４を用いてバッファ３８をイネーブルにすることを含み、それにより、バッファ３８に供給されたデータを書込み線３２に転送することができる。ブロック５２では、ラッチ４２が書込み線３２上のデータを保持することができ、その後、ラッチ４２はバッファ４０にデータを供給することができる。ブロック５４は、書込み線３２上のデータがメモリ素子に書き込まれることになるデータを表すか、あるいは書込み線３２上のデータが書込み線３２に沿って別の場所に向けられるデータを表すかを判定することを含む。ブロック５６は、データがメモリ素子に書き込まれるときの条件を表しており、回路３４がバッファ４０をイネーブルにして、書込み線３２に可変量の電流を流すことができるようにする。そして、この場合、実際の電流量を適応的に決定することができる。書込み線３２がある特定の方向を有する電流を流す場合、書込み線に隣接するメモリ素子の中に磁界を誘導することができ、ラッチ４２に送出されたデータをメモリ素子に格納することができる。可変量の電流はバッファ３８および４０のバッファリング能力によって設定することができ、それにより、書込み線３２から生じる磁界は所望の値を達成することができる。ラッチ４２およびバッファ４０は、書込み線３２の端部にある同じ回路ブロックの一部とすることができる。ブロック５８は、データが書込み線３２に沿って別の場所に伝達されるときの条件を表しており、回路３４がバッファ４０をディスエーブルにして、そのバッファの出力がハイインピーダンス状態になり、これにより、その出力を書込み線３２から切り離すことができる。
【００３１】
書込み線を、データを伝達することと、メモリ素子に情報を書き込むこととの両方の目的のために用いることができるので、回路３４を用いて、書込み線の制御を調整することができる。
【００３２】
本明細書に開示されるメモリはコンピュータシステムにおいて用いることができる。図１０は、典型的なコンピュータシステム１００を示す。図１０のコンピュータシステムは、ＣＰＵバスを介してブリッジ論理デバイス１０６に接続可能なＣＰＵ１０２を備える。ブリッジ論理デバイス１０６は、「ノースブリッジ（North Bridge）」と呼ばれる場合もある。ノースブリッジ１０６は、メモリバスによってメインメモリアレイ１０４に接続し、さらに、アドバンスド・グラフィック・プロセッサ（「ＡＧＰ」）バスを介して、グラフィックコントローラ１０８に接続することができる。メインメモリアレイ１０４には、上述したような磁気メモリアレイを用いることができる。ノースブリッジ１０６は、ＣＰＵ１０２、メモリ１０４およびグラフィックスコントローラ１０８を、たとえばＰＣＩバスまたはＥＩＳＡバスのような一次拡張バス（「バスＡ」）を通して、システム内の他の周辺装置に接続する。オーディオ装置１１４、ＩＥＥＥ１３９４インターフェース装置１１６およびネットワークインターフェースカード（「ＮＩＣ」）１１８のような、バスＡのバスプロトコルを用いて動作する種々の構成要素がこのバス上に存在することができる。これらの構成要素を、図１０によって示唆されるように、マザーボード上に集積するか、または、それらの構成要素を、バスＡに接続される拡張スロット１１０に差し込むことができる。
【００３３】
コンピュータシステム内に、他の二次拡張バスが設けられる場合には、別のブリッジ論理デバイス１１２を用いて、一次拡張バス（「バスＡ」）を二次拡張バス（「バスＢ」）に接続することができる。このブリッジ論理デバイス１１２は「サウスブリッジ（South Bridge）」と呼ばれることもある。ハードディスクコントローラ１２２、システムＲＯＭ１２４およびスーパーＩ／Ｏ（Super I/O）コントローラ１２６のような、バスＢのバスプロトコルを用いて動作する種々の構成要素がこのバス上に存在することができる。バスＢのプロトコルに準拠するプラグイン構成要素のために、スロット１２０を設けることもできる。
【００３４】
好ましい実施形態のうちの例示的な実施形態は、チップ面積を減らし、ルーティングを簡単にすることができる。たとえば、既存の書込み線がデータをメモリ素子に書き込むために用いられていない間に、それらの書込み線を利用することにより、チップの配線経路の数を減らし、チップの複雑さを低減することができる。また、書込み線を用いて、デコードデータを伝送することができるので、チップ上で用いられるデコード回路の規模を小さくすることができ、それによりチップ全体の面積を小さくすることができる。
【００３５】
以上、少なくとも１つの書込み線が、書込みモードおよび伝達モード（伝送モード）を含む、少なくとも２つのモードで動作する、種々の磁気メモリの実施形態について述べた。書込みモードにおいては、書込み線はメモリ素子にデータを格納するように動作することができる。このモードは、バッファを書込み線に接続することにより実現することができ、そのモードでは、書込み線内に所望の量の電流を生成するために、バッファの出力は種々の状態を有し、磁気メモリ素子に持続的に影響を及ぼすことができる。伝達モードでは、書込み線は、潜在的にアレイ内のメモリ素子の内容に持続的な影響を及ぼすことなく、メモリ素子のアレイを通過して受信ポイントまでデータを転送するための伝達経路として機能することができる。一般的に、書込みモードと伝達モードにおける書込み線内の電流の量は大きく異なるであろう。たとえば、書込みモードでは、電流はミリアンペアの範囲であるのに対して、伝達モードでは、電流はマイクロアンペアの範囲である。書込みモード電流と伝達モード電流との大きさの差が数桁になる場合があるので、書込みモード中の書込み線内の電流が磁気メモリ素子に持続的な影響を及ぼす場合があるのに対して、伝達モードにおける電流はそうではないであろう。結果として、書込み線内の電流の量をある許容可能なレベルに維持するために、駆動能力のより小さな電流ドライバを用いることができる。
【００３６】
本発明は、チップ上でデータを伝送するための方法及び装置に関する。１実施形態では、この方法は、メモリ素子(26)に電気的に結合された導体(30,35)を用いてメモリ素子(26)のデータ値を読み出すステップと、メモリ素子(26)に磁気的に結合された書き込み導体(32)を用いてメモリ素子(26)から読み出した値をチップ上の他の場所に伝送するステップを含む。
【００３７】
上記の説明は、本発明の原理および種々の実施形態を例示することを意図している。一旦、上記の開示を完全に理解したなら、多数の変形形態および修正形態が当業者には明らかになるであろう。たとえば、メモリ素子は抵抗性素子として示されているが、そのメモリ素子を、コンデンサ、インダクタ、ダイオードおよびトランジスタのような他の回路素子で実施することもできる。また、開示した原理は、一時的に用いられていないチップ上の任意の数およびタイプの導体にも同じく当てはまる。実際には、開示した技術は、より多くの導体（たとえば４導体）を含むメモリ素子においてはさらに有益なものとなる。特許請求の範囲は、全てのそのような変形形態および修正形態を含むものと解釈されることが意図されている。
【図面の簡単な説明】
【００３８】
【図１】集積回路の断面図である。
【図２Ａ】磁気メモリ素子の図である。
【図２Ｂ】磁気メモリ素子の立体図である。
【図３】図１の集積回路の平面図である。
【図４】メモリチップの図である。
【図５Ａ】磁気メモリ素子の断面図である。
【図５Ｂ】３つの導体を有する磁気メモリ素子の断面図である。
【図５Ｃ】図５Ｂに示した磁気メモリ素子の略図である。
【図６】例示的な回路を含む書込み導体を示す図である。
【図７】バッファと、バッファに関連付けられた例示的な真理値表とを示す図である。
【図８】別の例示的な回路を含む書込み導体を示す図である。
【図９】書込み動作を示す流れ図である。
【図１０】例示的なコンピュータシステムの図である。
【符号の説明】
【００３９】
１４  メモリ
２６  メモリ素子
３２、３５  書込み導体
３４  制御回路
３８、４０  バッファ
４２  ラッチ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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