(57)【要約】【課題】空乏層が形成される半導体領域の欠陥発生が抑制された光電変換素子を提供する。【解決手段】本発明の光電変換素子は、第１導電型の第１半導体領域６７と、該第１半導体領域の上に配された、第１導電型で、該第１半導体領域よりも不純物濃度の低い第２半導体領域６１と、該第２半導体領域の表面に配された第２導電型の電極領域６２と、該電極領域に接続された電極１５と、該電極に接続された読み出し回路の増幅素子Ｍ２と、を有する。【選択図】図２４
2004312039.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
該第１半導体領域の上に配された、第１導電型で、該第１半導体領域よりも不純物濃度の低い第２半導体領域と、
該第２半導体領域の表面に配された第２導電型の電極領域と、
該電極領域に接続された電極と、
該電極に接続された読み出し回路の増幅素子と、
を有することを特徴とする光電変換素子。
【請求項２】
請求項１に記載の光電変換素子において、
前記第２半導体領域は、エピタキシャル層であることを特徴とする光電変換素子。
【請求項３】
請求項１に記載の光電変換素子において、
前記増幅素子は、ソースフォロア回路を形成していることを特徴とする光電変換素子。
【請求項４】
請求項１に記載の光電変換素子において、
前記第２半導体領域は、第１導電型で前記第２半導体領域より不純物濃度の高い領域で、囲まれた構造であることを特徴とする光電変換素子。
【請求項５】
請求項１に記載の光電変換素子において、
前記アノード又はカソード電極は、前記電極領域と前記第２半導体領域との間に形成される空乏層が前記層間絶縁膜に接する全ての部分の上方を覆っている、前記電極領域より幅が広い部分を有することを特徴とする光電変換素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ、イメージスキャナ、ファクシミリ、複写機等の画像読み取りシステムに用いられるイメージセンサの光電変換素子構造に関わるものであり、特に、密着型イメージセンサのように画素の開口部が数十ミクロン以上の、比較的大きい光電変換素子を有する光電変換装置に好適な光電変換素子構造に関わるものである。
【背景技術】
【０００２】
近年、光電変換装置としてはＣＣＤイメージセンサや、ＣＭＯＳイメージセンサ等の非ＣＣＤイメージセンサの開発が積極的に行われている。
【０００３】
これらの光電変換装置の受光素子は、半導体のｐｎ接合から成るホトダイオードを用いるのが一般的である。
【０００４】
従来技術（１）
例えば、特許文献１にはｐｎ接合が形成されていない基板表面部に、基板と同一導電型で、かつ基板より不純物濃度が高い領域を設け、基板表面で発生する暗電流を低減させた構造が提案されている。
【０００５】
図２９（Ａ），図２９（Ｂ）は、従来の同公報による受光素子構造を示しており、２０１はｎ型半導体基板、２０２はｐ型半導体層、２０３は不純物濃度５×１０15ｃｍ-3〜１０×１０15ｃｍ-3、厚さ０．２μｍ〜０．３μｍのｎ型半導体層、２０５は熱酸化膜、２０８はｎ+ チャンネルストッパー、２０９は窒化膜からなる無反射コーティング膜（アンチリフレクションコーティングフィルム）、２１５，２１６はアルミニウムの電極、２２８はｎ+ 型半導体層、２３８は裏面電極である。ＤＬは空乏層、ＤＬＳは空乏層の表面側の部分を示す。
【０００６】
本従来例では、ホトダイオードのアノードはｐ型半導体層２０２のみで形成されているため、その濃度を低くすると電極２１５とのオーミックコンタクト性が悪くなり、逆に濃度を高くすると空乏層ＤＬが半導体層２０２内に延びなくなってしまう。
【０００７】
従来技術（２）
また、一次元の光電変換装置用の受光素子として、特許文献２に開示されているように、ｐｎ接合が形成する接合容量を低減させたものが提案されている。
【０００８】
図３０は従来の同公報によるＣＣＤイメージセンサのような光電変換装置の上面を示しており、３０１はｐ型基板、３０２はｎ+ 型の蓄積部であり、ｐ型基板３０１のうち、ｎ+ 型蓄積部３０２により囲まれた部分が画素としてのｐ型光電変換領域となっている。また、ＰＧはフォトゲート、ＳＧはシフトゲート、ＳＲはＣＣＤシフトレジスタである。
【０００９】
この構造では、ｐ型基板３０１とｎ+ 型の蓄積部３０２とでｐ型光電変換素子として画像信号に応じた電気信号を生成し、フォトゲートＰＧとシフトゲートＳＧを通してシフトして行き、ＣＣＤシフトレジスタＳＲから水平出力線として順次画像信号を読み出してゆく。この構造で、ｐｎ接合部の面積は減少しているものの、ｐｎ接合の周囲長が増加するため、ｐｎ接合部の容量値を十分に小さくすることができず、高感度化が困難である。
【００１０】
従来技術（３）
さらに密着型イメージセンサに用いる感光部構造として、例えば、特許文献３に開示されているように、感光部構造におけるチップ端部のスクライブに起因する暗電流の低減をはかったものが提案されている。
【００１１】
図３１は従来の同公報による受光素子の断面を示しており、３０１はｐ型半導体領域、３０２はｎ型半導体領域、３０３はｐ型の浅いチャンネルストップ層、３０５はフィールド酸化膜、３０６はｐ型基板、３０８はｐ型のチャンネルストップ層、３０９は層間絶縁膜、３１７は開口部ＯＰを画成する為の遮光膜である。空乏層ＤＬはｐ型半導体領域３０１内に延びており、発生した光キャリアＰＣのうち電子は内部電界によってｎ型半導体領域３０２に集められる。
【００１２】
従来技術（４）
また、ＣＣＤイメージセンサにおける受光素子としては、例えば特許文献４に開示されているように、ｎ型基板／ｐ型領域／ｎ型領域／ｐ型領域という断面構造を有するホトダイオードが一般的に用いられている。
【００１３】
図３２は従来の同公報による受光素子の断面を示しており、４０６はｎ型基板、４０１はｐ型半導体領域、４０２はｎ型半導体領域、４０３は浅いｐ型半導体層、４０８はｐ+ 型チャンネルストップ、４０９は絶縁膜、４１５はポリシリコンからなる電極、４２０はＣＣＤレジスタのｎ型領域を示している。
【００１４】
従来技術（５）
一方、受光素子を用いた光電変換装置として、例えば特許文献５には、ホトダイオードを受光素子とし、この受光素子に電極を付けてＭＯＳトランジスタのゲート電極に接続し、電荷をソースホロアアンプを用いて一括読み出しを行う光電変換装置が提案されている。
【特許文献１】特開昭５５−１５４７８４号公報
【特許文献２】特開昭６１−２６４７５８号公報
【特許文献３】特開平０１−３０３７５２号公報
【特許文献４】特開昭６４−１４９５８号公報
【特許文献５】特開平０９−２０５５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、光生成キャリアをｐｎホトダイオードに蓄積し、当該ｐｎホトダイオードから電荷−電圧変換手段を用いて、信号電圧を読み出す増幅型の光電変換装置に適用した場合、感度が低下することがある。
【００１６】
増幅型光電変換装置の場合、光出力Ｖｐは〔１〕式にてあらわされる。
【００１７】
Ｖｐ＝Ｑｐ／Ｃｓ          〔１〕
ここで、Ｑｐはｐｎホトダイオードに蓄積される電荷量、Ｃｓはホトダイオードの容量である。
【００１８】
このホトダイオードの容量Ｃｓは、例えば、ホトダイオードにＭＯＳソースホロアやリセットＭＯＳトランジスタが接続されている画素を有する増幅型光電変換装置の場合、
Ｃｓ＝Ｃｐｄ＋Ｃａ        〔２〕
とあらわすことができる。
【００１９】
ここで、Ｃｐｄは受光部を含むｐｎホトダイオード自体のｐｎ接合容量、Ｃａはホトダイオードに接続されているその他の容量で、上記の場合、ＭＯＳソースホロアを構成するＭＯＳトランジスタのゲート容量や、リセットＭＯＳトランジスタのソースとウエルとの接合容量、ソースとゲートとの重なり容量、配線容量、等が含まれる。
【００２０】
従って、高感度を実現するためには、光生成キャリアを有効に蓄積すること、およびキャリアが蓄積されるホトダイオードの容量をできるだけ小さくすることが必要となる。
【００２１】
一方、ホトダイオードに光が入射すると、ホトダイオード内で電荷が発生し、半導体基板内のｐｎ接合面により形成される空乏層及びその周囲で発生した電荷がアノード又はカソードに集まっていき、そこに電極を取り付けると電気信号として取り出すことができる。
【００２２】
図３３は、従来の電極を有する受光素子の断面図である。７０１は第１半導体領域、７０２はアノードとなる第２半導体領域である。それぞれの導電型はｎ型、ｐ型である。また、ＤＬは第１半導体領域７０１と第２半導体領域７０２とによるｐｎ接合で形成される空乏層である。なお、図示していないが、第１半導体領域７０１と第２半導体領域７０２との間には、逆バイアスが印加されている。さらに、７１５は電極であり、電極７１５は、絶縁膜７０９のコンタクトホールＣＨを介して第２半導体領域７０２に接続されている。
【００２３】
電極７１５は、例えばＡｌ等を主成分とした金属で構成され、ホトダイオードの表面を覆う絶縁膜のコンタクトホールＣＨを介して、半導体基板主表面上に形成した電極領域と接続されている。一般的に、このような受光素子は、半導体領域で光電変換された光キャリアによる光信号を得るために、Ａｌ等の導電性材料を半導体領域に接続した構成とされている。
【００２４】
例えば、一般的なＲＩＥ（反応性イオンエッチング）法を用いてこの電極を形成した場合、通常、不要な部分を残さないためにオーバーエッチングを行う。このオーバーエッチング時に、電界によって加速されたイオンの一部が絶縁膜７０９を突き抜けて半導体基板主表面にまで達し、半導体と絶縁膜との界面近傍にダメージを与え、これによって、結晶欠陥が発生する場合がある。
【００２５】
また、電極形成後の工程においても、フォトレジストのプラズマアッシング等によって、上記と同様に結晶欠陥が発生する場合がある。
【００２６】
一般的な受光素子においては、電極が接続された半導体基板主表面の半導体領域の周囲にはｐｎ接合面が存在し、その接合面が半導体基板主表面と絶縁膜の界面近傍まで達していることが多い。
【００２７】
従って、半導体基板主表面に達している接合面よりも内側に電極を形成した場合には、エッチングダメージによる結晶欠陥が接合面付近に発生し、この結晶欠陥はキャリア発生中心となる。そして、空乏層の部分に生じた結晶欠陥は、暗電流発生の要因となる。
【００２８】
また、これによって発生する暗電流は、電流などを形成する際のマスクのアライメントずれやエッチング条件によって、接合面付近に発生する結晶欠陥の量が変化したり、結晶欠陥そのものの量が変化するため、暗電流のばらつきの要因にもなる。
【００２９】
［発明の目的］
本発明の目的は、空乏層が形成される半導体領域の欠陥発生が抑制された光電変換素子を提供することにある。
【課題を解決するための手段】
【００３０】
上述の課題を解決するため、図２４に示す受光素子を、図４に示す回路に適用して、本発明の光電変換素子とする。
【００３１】
本発明では、第１導電型の第１半導体領域６７と、該第１半導体領域の上に配された、第１導電型で、該第１半導体領域よりも不純物濃度の低い第２半導体領域６１と、該第２半導体領域の表面に配された第２導電型の電極領域６２と、該電極領域に接続された電極１５と、該電極に接続された読み出し回路の増幅素子Ｍ２と、を有することを特徴とする。
【発明の効果】
【００３２】
本実施形態の光電変換装置を用いて、密着型イメージセンサを構成し、例えば、ＦＡＸやイメージスキャナ等の画像入力システムの画像読み取り装置として用いることにより、低暗電流が実現されるため高品質な画像読み取りが実現でき、かつ高歩留まりであるため、低コストな画像読み取り装置を提供することが可能となった。
【００３３】
以上示したように、暗電流が低減可能な光電変換素子を得ることができ、さらに製造プロセスがばらついても、暗電流のばらつきの少ない高性能な光電変換装置を実現することができるため、高品質な画像が得られ、かつ低コストな画像読み取り装置や画像入力システムを提供することができる。
【発明を実施するための最良の形態】
【００３４】
本発明の実施形態について、図面を参照しつつ詳細に説明する。
【００３５】
（実施形態１）
以下、図１（Ａ）〜（Ｄ）、図２、図３を用いて、本発明の基本形態としての第１の実施形態について説明する。
【００３６】
図１（Ａ）〜（Ｄ）は、本実施形態の特徴を最もよく表した図面であり、図１（Ａ）は本実施形態の受光素子部の上面図、図１（Ｂ）は図１（Ａ）の線分Ａ−Ａ′における断面図、図１（Ｃ）は、図１（Ｂ）の線分Ｘ−Ｘ′に沿った方向のポテンシャルプロファイル図、図１（Ｄ）は、線分Ｙ−Ｙ′に沿った方向のポテンシャルプロファイル図である。
【００３７】
符号１，２，３は、それぞれ、半導体基板内に設けられた第１導電型の第１半導体領域、上記第１半導体領域１内に設けられた上記第２導電型の第２半導体領域、この第２半導体領域２の主表面側に設けられた第１導電型の第３半導体領域である。
【００３８】
また、符号４は光により生成された電荷を取り出す為の、第２半導体領域２に隣接する電極領域であり、具体的には、第２半導体領域２と同じ導電型で且つそれより不純物濃度の高い高濃度不純物領域などからなる。
【００３９】
また、符号１０２は、第１、第２、第３半導体領域１，２，３からなる、受光領域であり、この受光領域１０２で、光入射により発生したキャリアが領域１０１に捕獲される。勿論領域１０１に光が入射すれば、この領域１０１においてもキャリアは発生する。
【００４０】
図１では、第１導電型をｐ型、第２導電型をｎ型として示しているが、本発明においては、その逆であっても良い。
【００４１】
又、必要に応じて半導体基体の表面に絶縁膜を形成し、その絶縁膜に開孔を形成し、その開孔内に電極となる導電体を形成する。
【００４２】
例えば、受光領域１０２において、光子ｈνによって発生したキャリア（この場合、電子）は、図１（Ｃ）に示すように横方向に移動し、電子はこのポテンシャルの溝、即ち、最もポテンシャルの低い領域４である領域１０１に収集される。
【００４３】
このようなポテンシャル構造がない場合では、発生した電子は、拡散により、基板中を迷走し、ライフタイム以内に領域４に到達できなければ、正孔と再結合し消滅してしまう。
【００４４】
図１（Ｄ）に示すように本実施形態の更なる特徴は、第２半導体領域２がほぼ全体にわたって空乏化するように、表面の第３半導体領域３、第１半導体領域１、第２半導体領域２の不純物濃度と接合深さ、及び電極領域４及び領域１に与えられる電位が設定されている点である。その結果、第２半導体領域２は容量としては、殆ど寄与しなくなり、受光部容量の低減が可能となる。
【００４５】
即ち、領域２と領域３との接合界面付近で発生した電子は、そのｐｎ接合によるビルトインポテンシャルにより領域２に集められる。一方、領域２と領域３との接合界面付近で発生した電子は、そのｐｎ接合によるビルトインポテンシャルにより領域２に集められる。ここで、受光領域１０２の領域２は上記２つのｐｎ接合により殆ど空乏化している為、中性領域がない。このような状態を完全空乏化と呼ぶことにする。そして、集められた電子は、上述したように領域４に収集され不図示の電極から出力される。
【００４６】
図２は線分Ｙ−Ｙ′に沿った方向の不純物濃度の分布を示している。図２において、Ｎｐ１は領域１の出発材料となっているｐ型半導体基板における硼素（Ｂ）のようなｐ型不純物濃度を、Ｎｎ１は領域２を形成する為に導入されたリンやヒ素のようなｎ型不純物濃度を、Ｎｐ２は領域３を形成する為に導入されたｐ型不純物濃度を示している。
【００４７】
又、Ｎｃは各領域の正味の不純物濃度（ネット値）を示している。
【００４８】
各領域における不純物濃度と厚さはそれぞれ以下の範囲から選択し得る。厚さのパラメータとして、基板表面からの接合深さを示す。第１半導体領域１は、その不純物濃度ＮＤ１が１０14ｃｍ-3〜１０17ｃｍ-3、より好ましくは１０15ｃｍ-3〜１０16ｃｍ-3であり、接合深さは０．１μｍ〜１０００μｍである。
【００４９】
第２半導体領域２の不純物濃度ＮＤ２は１０15ｃｍ-3〜１０18ｃｍ-3、より好ましくは１０16ｃｍ-3〜１０17ｃｍ-3であり、接合深さは０．２μｍ〜２μｍである。
【００５０】
半導体領域３の不純物濃度ＮＤ３は１０16ｃｍ-3〜１０19ｃｍ-3、より好ましくは１０17ｃｍ-3〜１０18ｃｍ-3であり、接合深さは０．１μｍ〜０．５μｍである。
【００５１】
電極領域４の不純物濃度ＮＤ４は、１０18ｃｍ-3〜１０21ｃｍ-3、より好ましくは１０19ｃｍ-3〜１０20ｃｍ-3であり、接合深さは０．１μｍ〜０．３μｍである。
【００５２】
そして、第２半導体領域２の不純物濃度ＮＤ２は、第１半導体領域１の不純物濃度ＮＤ１より高く、第３半導体領域３の不純物濃度ＮＤ３は、第２半導体領域２の不純物濃度ＮＤ２より高くなるように定めるとよい。
【００５３】
より詳細な説明のため、図３に電極領域４の電圧とその時の容量の関係をグラフに示す。電圧が上昇するに伴い容量は減少するが、Ａ点を境に領域４の容量が一定となる。
【００５４】
電圧が低いときには、領域２は空乏化しておらず、容量は、領域２と領域３間の空乏層容量成分と、領域２と領域１間の空乏層容量成分に依存して変化することがわかる。つまり、領域４の電圧が上がるに従い、空乏層が広がるため、徐々に容量が減少するが、上下２つの空乏層が接続されると、受光領域１０２における領域２はほぼ完全に空乏化し、容量が急激に減少し、その後は一定になる。その遷移点が図中Ａ点であり、以下このＡ点における電圧を空乏化電圧と称する。
【００５５】
空乏化電圧は、各領域１，２，３の厚さと不純物濃度に依存して決定されるため、
（ａ）受光素子をリセットした状態における電極領域４の電位、
（ｂ）受光素子の光出力が飽和した状態の電極領域４の電圧
を、この空乏化電圧以上に設定することで、ホトダイオード自体の容量を、実質的に符号１０１の底部の接合容量Ｃ０程度にまで小さくすることが可能となり、高感度が実現できる。
【００５６】
ここで、光により発生した電荷が電極領域に蓄積されることにより、電極の電位は変化するが、動作点（電位の変化する範囲）を空乏化電圧以上になるよう設計することにより、電極領域４の容量は線形性を有するため、高感度でかつ線形性の良好な光電変換特性を得ることができる。
【００５７】
また、空乏化電圧を境に電圧が低くなると容量値は、Ｃ０から、領域２の面積で決定される容量値まで指数関数的に増加する。
【００５８】
具体例を挙げて説明するに、領域１の厚さが約６００μｍ、不純物濃度が１×１０16ｃｍ-3、領域２の接合深さが０．５μｍ、不純物濃度が１×１０17ｃｍ-3、領域３の接合深さが０．２μｍ、不純物濃度が１×１０18ｃｍ-3、領域４の接合深さが０．２μｍ、不純物濃度が１×１０19ｃｍ-3、領域２の上面の面積が８０μｍ×８０μｍ、領域４の上面の面積が１．２μｍ×１．２μｍの受光素子の場合のホトダイオードの容量に比べて領域４が空乏化しない場合のホトダイオードの容量比は約４４００倍となる。
【００５９】
もし図１（Ｃ）のようなポテンシャルプロファイルがない場合、電極領域４の近傍で発生した電子は、そこに到達しやすいが、受光面の端で発生した電子が、約４０μｍ離れた電極領域に到達する確率は極めて低く、結果として、感度が大きく損なわれる。
【００６０】
これに対し、本実施形態の構造では、少なくとも表面から約１μｍ以内に発生した電子は受光面内のどこであっても殆ど収集することができる。特に、青色光のその殆どがシリコン表面１μｍ以内で吸収されるので、可視光センサで問題となる青色の感度は向上する。
【００６１】
また、高エネルギーイオン注入などの技術を用い、基板内部に不純物濃度のピーク値をもつようなレトログレードウエル構造などを用いたり、その逆に基板１の濃度を下げ、空乏層を広げることでより、深いところで発生した電子を収集することもできる。
【００６２】
さらに、基板表面の高濃度の不純物層を形成し、その上に低不純物濃度のエピタキシャル層を設け、本発明を適用することにより、長波長感度の高い受光部構造を得ることも可能である。
【００６３】
図４は本発明に用いられる読み出し及びリセット回路の一例を示す。図４において、Ｄ１は本発明による受光素子からなるホトダイオード、Ｍ１はＭＯＳトランジスタ等からなるリセットスイッチ、Ｍ２はＭＯＳトランジスタ等からなる増幅素子、Ｍ３はＭＯＳトランジスタ等からなる負荷であり、選択用スイッチとして用いることもできる。また、ＶＲはリセット用の基準電圧を与えるリセットライン又はリセット端子、ＶＤＤは、電源電圧を与える電源電圧ライン又は電源電圧端子、φR はリセットスイッチＭ１をオン／オフする為のリセット制御線、ＶOUT は出力端子である。
【００６４】
図４の読み出し及びリセット回路の動作について説明する。リセット制御線φRに、リセットスイッチＭ１をオンにしてカソード（図１（Ａ）の領域４）に空乏化電圧以上のリセット用基準電圧を与えて、増幅素子Ｍ２のフローティングゲートをリセットした後、リセットスイッチＭ１をオフすると、光キャリアの蓄積が開始され、増幅素子Ｍ２の入力端子の電位が変化する。所定の蓄積時間が経過した後、選択ラインφS にオンパルスを入力して選択スイッチＭ３をオンすれば、トランジスタＭ２，Ｍ３を有するソースホロア回路を通して光キャリアに応じた電流が流れ、出力信号が得られる。
【００６５】
（実施形態２）
図５（Ａ）は本実施形態による受光素子の上面図、図５（Ｂ）は図５（Ａ）の線分Ｂ−Ｂ′による断面図である。
【００６６】
図５において、符号１１は第１導電型（ここではｎ型）の第１半導体領域、１２は第２導電型（ここではｐ型）の第２半導体領域、１３は第１導電型の第３半導体領域、１４は第２導電型で不純物濃度の高い電極領域である。
【００６７】
本実施形態においては、受光素子を分離する為にＬＯＣＯＳ等と呼ばれる選択酸化法等により形成される素子分離領域（アイソレーション領域）５が形成されている。
【００６８】
つぎに、本実施形態による受光素子の製造方法について説明する。不図示の窒化シリコン膜ＳｉＮを耐酸化マスクとして形成し、そこから露出した部分に厚い酸化膜を形成する選択酸化法により酸化シリコンＳｉＯ2からなる素子分離領域５を形成する（図６（Ａ））。このような方法はＬＯＣＯＳとして知られている。
【００６９】
次に、不図示のフォトレジストマスクを形成し、イオン注入を行い、熱処理することにより、ｐ型の第２半導体領域１２をｎ型の半導体基板からなる第１半導体領域１１内に形成する。欠陥が多く存在する素子分離領域５のエッヂ１０４から、第２半導体領域１２のエッヂ１０３が離れるようにすることで、ｐｎ接合により形成される空乏層がエッヂ１０４に到達しないようにしている。こうすると、欠陥に因る暗電流の発生を抑えることができる（図６（Ｂ））。
【００７０】
次に、不図示のフォトレジストマスクを形成してイオン注入を行い、フォトレジストマスクを除去して熱処理することにより、ｎ型の第３半導体領域１３を基板の表面に形成する（図６（Ｃ））。
【００７１】
そして、不図示のフォトレジストマスクを形成して、イオン注入を行い、フォトレジストマスク除去後の熱処理により、ｐ型の電極領域１４を形成すると、図５（Ｂ）に示した構造が得られる。
【００７２】
その後は、必要に応じて表面を覆う絶縁膜を形成し、コンタクトホールを開けて、同じ半導体基板の別の場所に形成された読み出し及びリセット回路と配線を通じて電極領域１４を接続すればよい。
【００７３】
本実施形態は、ホトダイオードのアノードから信号を出力する構成である為、それに用いられる読み出し及びリセット回路の構成も、電位の高低関係や導電型が逆になる。
【００７４】
図７は本発明に用いられる別の読み出し及びリセット回路の回路図である。図７において、Ｄ１が本発明の受光素子からなるホトダイオードであり、Ｍ２，Ｍ３はそれぞれ増幅素子及び選択素子であり、ホトダイオードＤ１で発生した光電荷を電荷電圧変換して読み出すためのアンプであるソースフォロアを構成している。画素の選択は、ソースフォロアの低電流源でもあるスイッチＭ３をＯＮ／ＯＦＦすることで行った。選択スイッチＭ３で画素の光電荷情報を読み出したのち、リセットスイッチＭ１により、ホトダイオードＤ１をリセットした。リセット電圧（φR−Ｖｔｈ）は、空乏化電圧以上の逆方向電圧がホトダイオードのアノードに印加されるように、リセット電圧を設定した。ここで、ＶｔｈはリセットスイッチＭ１のしきい値である。ソースフォロア構成の増幅素子Ｍ２及び選択素子Ｍ３の出力は、選択素子のオン時間をずらせて、各光電荷情報をバッファＢ１、直流成分をカットする結合コンデンサＣ、バッファＢ２とを介して、出力する。
【００７５】
例えば、空乏化電圧が、ホトダイオードＤ１の逆方向バイアス電圧で、１．０ｖｏｌｔであったため、リセット電圧は、逆方向バイアス電圧で３ｖｏｌｔ印加される様に設定した。即ち、端子ＶＤＤに印加される電源電圧を５ｖｏｌｔで利用した場合、リセット端子ＶＲに印加される電圧を２．０ｖｏｌｔに設定し読み出し動作を行った。
【００７６】
本実施形態において、受光面のサイズを４０μｍ×４０μｍとし、電極領域１４の上面のサイズを、６μｍ×６μｍとした場合、ホトダイオードの容量は３．８ｆＦと、従来に比べかなり低くなり、高い光電変換感度を得ることができた。
【００７７】
また、本実施形態においては、受光面前領域での映像情報を得られ、高精細な映像を得ることができる。
【００７８】
特に本実施形態は、光の収集効率が悪くなるような受光面が大きい受光素子の場合に有効である。受光面のサイズが２０μｍ角以上になると、収集効率が悪化しはじめることから、特にこのサイズより大きな受光面をもつ受光素子に有効である。
【００７９】
（実施形態３）
図８（Ａ）は本発明による実施形態３による受光素子の上面を、図８（Ｂ）は図８（Ａ）の線分Ｃ−Ｃ′による断面を示している。
【００８０】
図５（Ａ），（Ｂ）に示した形態と異なる点は、第２半導体領域が互いに不純物濃度の異なる２つの領域からなる点である。図８において、電極領域１４に接する内部領域２２は、外部領域１２よりも不純物濃度が高く、且つ電極領域１４より不純物濃度が低い。内部領域２２の接合深さは外部領域１２より浅くても或いは深くてもよい。
【００８１】
図９は、図８（Ａ）の線分Ｃ−Ｃ′に沿った方向におけるポテンシャルプロファイルを示している。互いに不純物濃度の異なる内部領域２２と外部領域１２より、図１（Ｃ）よりも急なポテンシャル勾配が形成される。こうして、受光面端部において発生した電荷を、電極領域１４に集めやすくなり、光信号読み出し時間を短くすることができる。
【００８２】
つぎに、本実施形態による受光素子の製造方法について、図１０を参照しつつ説明する。ｎ型の半導体基板１１に、不図示の窒化シリコン膜を耐酸化マスクとして形成し、そこから露出した部分に厚い酸化膜を形成する選択酸化法により酸化シリコンからなる素子分離領域５を形成する（図１０（Ａ））。
【００８３】
不図示のフォトレジストマスクを形成し、イオン注入を行い、熱処理することにより、ｐ型の第２半導体領域１２をｎ型の半導体基板からなる第１半導体領域１１内に形成する。欠陥が多く存在する素子分離領域５のエッヂ１０４から、第２半導体領域１２のエッヂ１０３が離れるようにすることで、ｐｎ接合により形成される空乏層がエッヂ１０４に到達しないようにしている。
【００８４】
こうすると、欠陥に因る暗電流の発生を抑えることができる。そして、不図示のフォトレジストマスクを形成し、イオン注入と熱処理により不純物濃度の高い内部領域２２を形成する（図１０（Ｂ））。
【００８５】
つぎに、イオン注入と熱処理により、ｎ+型の第３半導体領域１３を形成する（図１０（Ｃ））。
【００８６】
そして、イオン注入と熱処理により、ｐ+型の電極領域１４を形成すると、図８（Ｂ）の構造が得られる。
【００８７】
その後は、必要に応じて表面を覆う透明な絶縁膜を形成し、絶縁膜に開孔を形成し、同じ半導体基板の別の場所に形成された読み出し及びリセット回路と、配線を通じて、電極領域１４を接続すればよい。
【００８８】
本実施形態による読み出し回路やリセット回路としては、前述したとおり図７に示したものと同じ回路を採用し得る。
【００８９】
（実施形態４）
図１１（Ａ）は本実施形態による受光素子の上面を、図１１（Ｂ）は図１１（Ａ）の線分Ｄ−Ｄ′による断面を示している。
【００９０】
図５（Ａ），（Ｂ）に示した形態と異なる点は、ｐ型の半導体基板６の表面にエピタキシャル成長により形成したｎ型のエピタキシャル層２１を第１半導体領域とした点である。このｎ型のエピタキシャル層２１を形成した後、イオン注入等でｐ型の第２半導体領域１２を形成し、更に、イオン注入と熱処理により、ｎ+型の第３半導体領域１３を形成し、そして、イオン注入と熱処理により、ｐ+型の電極領域１４を形成する。
【００９１】
本実施形態においては、ｎ型のエピタキシャル層２１を形成する代わりに、ｐ型の半導体基板内にイオン注入と熱処理により形成したｎ型のウエルを用いることもできる。
【００９２】
本実施形態によれば、ｐ型の基板の深い位置で発生した電荷がｐ型の第２半導体領域１２に達することを防止できる。
【００９３】
具体的には、ウエルの厚さを例えば４μｍ程度にすると、受光素子の表面から約４μｍ離れた深さの位置で発生するホールの殆どが、ｐ型の基板に流れる為、暗電流の発生を抑制できる。
【００９４】
図５（Ａ），（Ｂ）のような構造の場合には、リセット回路や読み出し回路を駆動する際に発生するノイズが、第２の半導体領域に入り込み易い。一方、本実施形態のように、個々に或いは全画素に共通に形成されたウエル内に、第２の半導体領域を形成することにより、上記ノイズの入り込みを抑制できる。
【００９５】
（実施形態５）
図１２は本実施形態５による受光素子の上面を示しており、図１３は図１２の線分Ｅ−Ｅ′による断面を、図１４は図１２の線分Ｆ−Ｆ′による断面を、それぞれ示している。
【００９６】
図１２において、開口部ＯＰ中に受光素子となるホトダイオードを構成するｐ型の第２の半導体領域３２が形成され、この領域３２中にはｐ型の内部領域２２が形成されている。また、内部領域２２中にはｐ+ の電極領域３４が形成されており、この電極領域３４は、リセット用スイッチとなるＭＯＳトランジスタＭ１のドレイン部、及び増幅素子となるソースホロアＭＯＳトランジスタＭ２のゲート部に第１の金属層で形成される配線１５により電気的に接続されている。また、受光素子の開口部ＯＰは第２の金属層で形成される遮光層１７により規定され、かつこの遮光層１７は電源に接続され、所定の基準電位に固定されている。
【００９７】
ここで、ｐ+ 型の電極領域３４は開口部の中心よりもリセット用のＭＯＳトランジスタＭ１のドレイン部、及びソースホロアＭＯＳトランジスタＭ２が配置されている方向へ寄せて配置されており、かつ、電極領域３４と反対側には第１半導体領域としてのｎ型ウエル領域３１の電位を定めるための電源線１６が設けられている。尚、同図において開口部ＯＰの大きさは４０μｍ×６０μｍとしている。
【００９８】
図１３、図１４を見れば、ｐ型半導体基板６に設けられたｎ型ウエル領域３１の開口部ＯＰ中に第２半導体領域３２が形成され、さらに第２半導体領域３２中に内部領域２２が形成され、さらに内部領域２２中に電極領域３４が島状に設けられている様子がわかる。
【００９９】
また、第２半導体領域３２、内部領域２２の主表面には、第３半導体領域としてｎ型表面領域３３が設けられ、ｎ型ウエル領域３１と開口部ＯＰの端で電気的に接続されている。
【０１００】
従って、ｐ型半導体からなる第２半導体領域３２及び内部領域２２とｎ型半導体からなる第１及び第３半導体領域３１，３３とのｐｎ接合によってホトダイオードが形成されており、ホトダイオードで光電変換された光キャリアはｐ+ 型半導体からなる電極領域３４に収集され、第１の金属層で形成される配線１５の電位を変化せしめる。
【０１０１】
さらに、電極領域３４、第２の金属層で形成される遮光層１７の上部には保護膜１８が設けられている。
【０１０２】
ここで、図１２に示すように、ｐ+ 型領域３４は開口部ＯＰの中心よりもリセット用ＭＯＳトランジスタＭ１、及びソースホロアＭＯＳトランジスタＭ２が配置されている側、すなわち図１４中の右側に配置されており、一方、ｎ型ウエル領域３１に電圧を供給するための電源線１６のコンタクトはｐ+ 型領域（１５１１）の反対側のみに配置されている。
【０１０３】
尚、ここで、ｎ型ウエル領域３１はｐ型基板６中に形成され、かつ画素ごとに素子分離領域として働くｐ型ウエル領域７で周囲を囲まれており、画素ごとにｐｎ接合によって電気的に分離された構造となっている。
【０１０４】
図１３、図１４において、おのおのの領域のおおよその表面濃度及び接合深さの代表的値を以下に示す。
【０１０５】
ｐ型基板６        ：約１×１０15（ｃｍ-3）
第１半導体領域３１：約１×１０17（ｃｍ-3）／約４．０μｍ
第２半導体領域３２：約２×１０17（ｃｍ-3）／約０．３５μｍ
内部領域２２      ：約３×１０17（ｃｍ-3）／約０．３０μｍ
第３半導体領域３３：約３×１０18（ｃｍ-3）／約０．２０μｍ
電極領域３４      ：約３×１０19（ｃｍ-3）
また、本実施例における領域３２、領域２２のおのおのの空乏化電圧は、
領域３２：約−１．０Ｖ
領域２２：約−１．５Ｖ
となっている。
【０１０６】
従って、領域３２、領域２２の空乏化電圧が電極領域３４に向かって高くなっているため、光キャリアのポテンシャルの勾配が形成され、より効率よく光キャリアを電極領域３４部分に収集することが可能となる。
【０１０７】
また、本実施形態においては、領域３２及び領域２２の角部がすべて鈍角から成るように露光用のフォトマスク（レチクル）を形成しているため、コーナー部の電界不均一によるポテンシャルの溝が形成されにくく、残像特性が向上する。さらに、領域３１はｐ型基板６中に形成され、かつ画素ごとにｐ型ウエル領域７で周囲を囲まれた構造となっているため、隣接画素へ光キャリアが混入することにより発生するクロストークを、ほぼ完全に抑制することができ、高品質な解像パターンを得ることができる。
【０１０８】
また、ある画素に飽和以上の光キャリアが蓄積されても、あふれた光キャリアは、周囲のｐ型ウエル領域７や基板６に吸収されるため、他の画素へ影響を与えることなく、にじみの少ない、高品質な画像を得ることができる。
【０１０９】
尚、本実施形態においては、ホトダイオードを形成する領域として、領域３２、及び領域２２を図示しているが、例えば、内部領域２２の内側に電極領域３４を含むような第２のｐ型内部領域を設け、この第２の内部領域における空乏化電圧を内部領域２２の空乏化電圧よりも高くなるような不純物濃度、及び接合深さに設定することにより、さらに低残像特性を有する受光素子を形成することも可能である。
【０１１０】
（実施形態６）
図１５は本実施形態６による受光素子の上面を示しており、図１６は図１５の線分Ｇ−Ｇ′による断面を、図１７は図１５の線分Ｈ−Ｈ′による断面を、それぞれ示している。
【０１１１】
本実施形態が図１２〜図１４に示した形態と異なる点は、ｐ型半導体からなる内部領域２２の平面形状を、幅が徐々に変化する部分をもつように、変更した点にある。
【０１１２】
また、その幅が図中下方に向かって狭くなる部分２２Ａは、図中上方から受光面（開口部）の中心を越えて下方に延在している。
【０１１３】
なお、図１７に示す符号８は高不純物濃度のコンタクト領域であり、電源線１６のカソードコンタクトになっている。
【０１１４】
図１５〜図１７において、開口部ＯＰ中に受光素子となるホトダイオードの第２半導体領域が形成され、この領域３２中には内部領域２２が形成されている。また、内部領域２２中には電極領域３４が形成されており、この領域３４は、リセット用ＭＯＳトランジスタＭ１のドレイン部、及びソースホロアＭＯＳトランジスタＭ３のゲート部に第１の金属層で形成される配線１５により電気的に接続されている。また、受光素子の開口部ＯＰは第２の金属層で形成される遮光層１７により規定され、かつこの遮光層１７は電源に接続され、所望の電位に固定されている。
【０１１５】
ここで、電極領域３４は開口部の中心よりもリセット用ＭＯＳトランジスタＭ１のドレイン部、及びソースホロアＭＯＳトランジスタＭ２が配置されている方向へ偏って配置されており、かつ、電極領域３４と反対の開口部側には、第１半導体領域としてのｎ型ウエル領域３１に逆バイアス電電を供給するための電源線１６が設けられている。尚、同図において開口部ＯＰの大きさは４０μｍ×６０μｍとしている。
【０１１６】
また、領域３２及び領域２２の主表面には、第３半導体領域としてのｎ型表面領域３３が設けられ、ｎ型ウエル領域３１と電気的に接続されている。
【０１１７】
従って、ｐ型の領域３２及び領域２２とｎ型の領域３１及び領域３３とのｐｎ接合によってホトダイオードが形成されており、ホトダイオードで光電変換された光キャリアは領域３４に収集され配線１５の電位を変化せしめる。
【０１１８】
さらに、第２の金属層で形成される遮光層１７の上部には保護膜１７が設けられている。
【０１１９】
ここで、電極領域３４は開口部の中心よりもリセット用ＭＯＳトランジスタＭ１及びソースホロアＭＯＳトランジスタＭ２が配置されている側、すなわち図１７中の右側に配置されており、一方、ｎ型ウエル領域３１の電位を供給するための電源線１６のコンタクトは電極領域３４と反対側（図１７の左側）のみに配置されている。
【０１２０】
尚、ここで、ｎ型ウエル領域３１はｐ型基板６中に形成され、かつ画素ごとにｐ型ウエル領域７で周囲を囲まれており、画素ごとに電気的に分離された構造となっている。
【０１２１】
さらに、内部領域２２は電極領域３４に向かって、その幅がＷ１からＷ２（Ｗ２＞Ｗ１）と徐々に広がる形状を有しており、また、領域３２及び領域２２の上面の角部は、すべて９０度より大きい鈍角から成る形状を有している。
【０１２２】
図１６、図１７において、おのおのの領域のおおよその表面濃度／接合深さの代表値を、以下に示す。
【０１２３】
ｐ型基板６：約１×１０15（ｃｍ-3）
領域３１  ：約１×１０17（ｃｍ-3）／約４．０μｍ
領域３２  ：約２×１０17（ｃｍ-3）／約０．３５μｍ
領域２２  ：約３×１０17（ｃｍ-3）／約０．３０μｍ
領域３３  ：約３×１０18（ｃｍ-3）／約０．２０μｍ
領域３４  ：約３×１０19（ｃｍ-3）
また、本実施例における領域３２、領域２２のおのおのの空乏化電圧は、
領域３２：約−１．０Ｖ
領域２２：約−１．５Ｖ
となっている。
【０１２４】
従って、領域３２、領域２２の空乏化電圧が電極領域３４に向かって大きくなっているため、光キャリアのポテンシャルの勾配が形成され、より効率よく光キャリアを領域５４に収集することが可能となる。
【０１２５】
さらに、第１半導体領域であるｎ型ウエル領域３１の電位を固定するための電圧を供給する電源線１６は領域３４の反対側に設けられているため、光生成電子による光電流が、ｎ型ウエル領域３１内をコンタクト領域８に向かって流れることにより、コンタクト領域８から領域３４に向かってポテンシャル勾配が生成され、光生成ホールをより効率よくｐ+ 型領域５１１部分に収集することができ、残像特性が向上する。
【０１２６】
加えて、本実施形態においては、領域２２を領域３４に向かってその幅が広がる部分を有しているため、ポテンシャル勾配によって領域２２の先端部に到達した光生成ホールが領域３４に向かって流れる場合、光生成ホールによる光電流に対して領域２２のシート抵抗が徐々に小さくなることにより、高速に光生成ホールを領域３４に収集することが可能となるため、高速動作時における残像特性が向上する。
【０１２７】
また、領域２２の先端を開口ＯＰの中心を越えて配置している為、コンタクト領域８側でのホールの収集効率が向上する。
【０１２８】
また、領域３２及び領域２２のコーナーがすべて鈍角から成る形状になっているため、コーナー部の電界不均一によるポテンシャルの溝が形成されにくく、残像特性はさらに向上する。このような形状は、フォトレジストの露光時に用いるフォトマスクのパターンにより容易に作れる。
【０１２９】
さらに、領域３１はｐ型基板６中に形成され、かつ画素ごとにｐ型ウエル領域７で周囲を囲まれた構造となっているため、隣接画素へ光キャリアが混入することにより発生するクロストークをほぼ完全に抑制することができ、高品質な解像パターンを得ることができる。
【０１３０】
また、ある画素に飽和以上の高キャリアが蓄積されても、あふれた光キャリアは周囲の領域７や基板６に吸収されるため、他の画素へ影響を与えることなく、にじみの少ない、高品質な画素を得ることができる。
【０１３１】
尚、本実施例においては、ホトダイオードを形成する領域として、領域３２及び領域２２を図示しているが、例えば、内部領域２２の内側に更に領域３４を含むような第２の内部領域２２を設け、この第２の内部領域における空乏化電圧を内部領域２２の空乏化電圧よりも高くなるような不純物濃度、及び接合深さに設定することにより、さらに低残像特性を有する受光素子を形成することも可能である。
【０１３２】
（実施形態７）
図１８は本実施形態による受光素子の上面を、図１９は図１８の線分Ｉ−Ｉ′による断面を示している。
【０１３３】
本実施形態７の受光素子の特徴は、電極領域３４と半導体領域３３との間のオフセット領域に低不純物濃度のドープ領域４３を形成した点にある。
【０１３４】
図１８、図１９において、開口部ＯＰ中に受光素子となるホトダイオードの第２半導体領域３２としてのｐ型領域が形成され、このホトダイオードのｐ型領域３２中に形成された電極領域３４としてのｐ+ 型領域は、リセット用ＭＯＳトランジスタＭ１のドレイン部、及びソースホロアＭＯＳトランジスタＭ２のゲート部に第１の金属層で形成される配線１５により、電気的に接続されている。また、受光素子の開口部ＯＰは第２の金属層で形成される遮光層１７により規定され、かつこの遮光層１７は電源に接続され、所望の電位に固定されている。ここで、開口部ＯＰの大きさは４０μｍ×４０μｍとしている。
【０１３５】
ｐ型半導体基板６に設けられたｎ型ウエル領域３１の開口部ＯＰ中にｐ型領域３２が形成され、さらにｐ型領域３２中にはｐ+ 型領域３４が島状に設けられている。
【０１３６】
また、ｐ型領域３４の主表面には、第３半導体領域としてのｎ型表面領域３３が設けられ、ｎ型ウエル領域３１と電気的に接続されている。
【０１３７】
ここで、ｎ型表面領域３３は直接ｐ+ 型領域３４と接しないように約２μｍのオフセット（間隔）を設けて配置され、さらに、このオフセット領域を含む受光素子全面に第２のｎ型表面領域４３が形成されている。
【０１３８】
従って、ｐ型領域３２とｎ型の領域３１，３３，４３とのｐｎ接合によってホトダイオードが形成されており、ホトダイオードで光電変換された光キャリアはｐ+ 型の電極領域３４に収集され、第１の金属層で形成される配線１５の電位を変化せしめる。
【０１３９】
さらに、半導体表面と第１の金属層との間、及び第１の金属層と第２の金属層との間には層間絶縁膜９が配され、第２の金属層で形成される遮光層１７の上部には保護膜１８が設けられている。
【０１４０】
図１９において、おのおのの領域のおおよその表面濃度／接合深さを以下に示す。
【０１４１】
ｐ型基板６            ：約１×１０15（ｃｍ-3）
ｎ型ウエル領域３１    ：約１×１０17（ｃｍ-3）／約４．０μｍ
ｐ型領域３２          ：約２×１０17（ｃｍ-3）／約０．３５μｍ
第１のｎ型表面領域３３：約３×１０18（ｃｍ-3）／約０．２０μｍ
第２のｎ型表面領域４３：約３×１０17（ｃｍ-3）／約０．１μｍ
ｐ+ 型領域３４        ：約３×１０19（ｃｍ-3）
従って、仮に第２のｎ型表面領域４３がない場合には、オフセット領域の表面近傍は不純物濃度が１０17ｃｍ-3以下のｐ型領域となる。又、半導体表面近傍のボロン濃度は製造プロセスにより変動しやすいため、このオフセット領域で発生するキャリアが暗電流、及び暗電流ばらつきの原因となる。
【０１４２】
一方、このオフセット領域を形成しないようにｐ+ 型領域３４と第１のｎ型表面領域３３とを接触させると、ｐ+ 型領域３４と第１のｎ型表面領域３３の間の逆バイアスによりブレークダウンを引き起こし易くなる。
【０１４３】
これに対して、この第２のｎ型表面領域４３の表面濃度を、１０17〜１０18ｃｍ-3程度に設定することにより、ｐ+ 型領域３４と第１のｎ型表面領域３３の間に逆バイアスを印加してもブレークダウン等の不具合は起こらない。
【０１４４】
また、オフセット領域を小さくしすぎると、フォトリソグラフィーにおけるアライメントずれ等により、ｐ+ 型領域５１１と第１ｎ型表面領域５２０とが接触する確率が高くなり、歩留まりが低下する。
【０１４５】
従って、低ドープ領域４３としてのｎ型半導体により、オフセット領域の表面近傍の濃度は１０17ｃｍ-3程度のｎ型領域となるため、オフセット領域でのキャリア発生を抑制することが可能となる。例えばイオン注入法により、この第２のｎ型表面領域４３を受光部全面に形成しても、第１のｎ型表面領域３３、及びｐ+型領域３４に対して不純物濃度が十分に小さいため、これらの領域にはほとんど影響を与えない。このようにフォトリソグラフィーにおけるアライメントずれ等の問題がないので、選択的にオフセット領域の表面濃度を制御し、暗電流の低減を図ることができる。
【０１４６】
本発明者の知見によれば、暗電流を測定した結果、第２のｎ型表面領域４３がある場合には、ない場合に比べて、暗電流が１／３に低減される。
【０１４７】
ここで、本実施形態における半導体領域３２の空乏化電圧は、約−２Ｖであった。従って、例えば、電源電圧５Ｖ動作においてｎ型ウエル領域３１を電源電圧に接続した場合には、ｐ+ 型領域３４及び配線１５の電位が３Ｖ以下であれば、ｐ型領域３２は空乏化して、中性領域がなくなる。
【０１４８】
上記の空乏化電圧は、主として、ｎ型ウエル領域３１、ｐ型領域３２、第１のｎ型表面領域３３の、おのおのの不純物濃度、及び接合深さに対して敏感に変化する。よって空乏化電圧の製造上のバラツキは、例えば、±３σで、±１．０Ｖ程度と、比較的大きくなるが、空乏化電圧、及び動作点を適当な領域に設定することにより、空乏化電圧がばらついても高歩留まりを維持することができる。
【０１４９】
尚、本実施形態においては、オフセット領域表面でのキャリア発生を抑制するために、ｎ型の表面領域４３を設けたが、ｎ型に限らず、ｐ型の第２表面領域を設けても暗電流抑制が実現できる。この場合、ｐ型の中性領域は増加するが、設計的に受光部容量に余裕がある場合はこのようにｐ型でも良い。いずれの場合においても、暗電流低減とブレークダウン防止という観点から、オフセット領域における不純物濃度は、１０16〜１０18ｃｍ-3程度、より好ましくは、５×１０16〜５×１０17ｃｍ-3である。
【０１５０】
ｎ型ウエル影響３１は、ｐ型基板６中に形成され、かつ画素ごとにｐ型ウエル領域７で周囲を囲まれた構造となっている。
【０１５１】
次に、図２０（Ａ）〜２０（Ｄ）を参照して本実施形態による受光素子の製造方法について述べる。
【０１５２】
ｐ型半導体基板６の表面側にｎ型のウエル領域３１とｐ型の領域７とを形成する。
【０１５３】
選択酸化によりフィールド絶縁膜５を形成する。フィールド絶縁膜５で囲まれた領域の内部にホトダイオードとなるＰ型の半導体領域３２を形成した後、その表面にｎ型の半導体領域３３を形成する。
【０１５４】
基板表面にイオン注入を行いｎ型の半導体層４３を形成する。そして、ｐ型の電極領域３４を形成する。
【０１５５】
電極領域３４と半導体領域３３との間の間隔（オフセット領域の幅）は０．４μｍ〜１．５μｍ、より好ましくは０．５μｍ〜１．０μｍであり、オフセット領域における不純物濃度は、半導体領域３３や電極領域３４より１桁以上低い濃度とし、更に半導体領域３２より高い濃度にする。
【０１５６】
次に再び本発明に用いられる読み出し及びリセット回路の別の形態について、図２１、図２２を参照して説明する。
【０１５７】
図２１は、上記本実施形態による回路の回路図である。
【０１５８】
図２１において、Ｄ１は本発明の各実施形態による受光素子としてのホトダイオードであり、Ｍ２は増幅素子のＰＭＯＳトランジスタであり、選択用スイッチＭ３を介して定電流源と対で、ソースフォロアを形成する。Ｍ１はリセット用スイッチであり、Ｍ３は選択用スイッチである。Ｍ４はホトダイオードの信号をソースフォロアの入力端子に光電荷を転送するための転送用スイッチである。
【０１５９】
ソースフォロアから読み出された、光信号とリセット信号を各々メモリ部ＭＥに転送し、読み出し走査回路ＲＥ等を介し、バッファＢ１、結合コンデンサＣ、バッファＢ２を通って、外部に出力される。
【０１６０】
本実施形態によれば、特に電極の面積を１μｍ角に抑えた結果、接合容量を０．１ｆＦに押さえることができる。この結果、リセットノイズを電子４個程度に抑制することができ、ダイナミックレンジが１０ビットであっても残像のない固体撮像装置を高い歩留まりで提供することができた。
【０１６１】
次に、本発明に用いられる別の読み出し及びリセット回路について述べる。この回路は、特開平０９−２０５５８８号公報に開示されている。
【０１６２】
図２２は同公報に説明されている上記回路の１画素分の等価回路図である。
【０１６３】
図２２において、ここでは一画素あたり、受光素子Ｄ１、受光素子Ｄ１をリセットするためのリセット用ＭＯＳスイッチＭ１、受光素子Ｄ１の信号電荷を電圧信号に変換するための第１ＭＯＳソースホロアＭ２、受光素子Ｄ１のリセット時のノイズ信号を蓄積期間中保持するためのＭＯＳスイッチＭ３、及び保持容量６０５、保持容量６０５の信号をインピーダンス変換するための第２ＭＯＳソースホロアＭ４、リセット直後のノイズ信号電荷を読み出すためのＭＯＳスイッチ６０７、及びノイズ信号保持容量６０９、光信号蓄積後の光信号電荷を読み出すためのＭＯＳスイッチ６０８、及び光信号保持容量６１０を有する。
【０１６４】
また、この回路には、上記ノイズ信号保持容量６０９のノイズ信号、及び上記光信号保持容量６１０の光信号を、それぞれノイズ信号共通出力線６９０、及び光信号共通出力線６９１に順次読み出すためのシフトレジスタ６１３と、ノイズ信号共通出力線６９０、及び光信号共通出力線６９１の電圧をインピーダンス変換するためのバッファアンプ６１４，６１４′と、上記ノイズ信号共通出力線６９０、及び光信号共通出力線６９１の電圧の差分信号を得、かつ信号を増幅するための差動増幅アンプ６１５と、上記差動増幅アンプ６１５の出力をインピーダンス変換し、光電変換装置の外部に信号を出力する出力バッファアンプ６９２とが設けられている。そして１画素読み出しごとにノイズ信号共通出力線６９０、及び光信号共通出力線６９１をリセットするための共通出力線リセット手段６９３も設けられている。
【０１６５】
図２２に示した光電変換装置の光出力電圧ＶＰは、以下の［数１］の式のようになる。
【０１６６】
［数１］
Vp=[QP/Cpd]・Gsf1・Gsf2・[CT/(CT+CH)]・Gamp
ここで、
ＱP ：光信号電荷
ＣPD  ：受光部容量
Ｇsf1 ：第１ソースホロアＭ２のゲイン
Ｇsf2 ：第２ソースホロアＭ４のゲイン
ＣT   ：ノイズ信号、及び光信号蓄積容量の容量値
ＣH   ：ノイズ信号及び光信号共通出力線容量の容量値
Ｇamp ：差動増幅アンプ６１５のゲイン
である。
【０１６７】
図２２において、
Ｖ１PD：受光素子のリセット直後の受光素子部の電位、
Ｖ２PD：光電荷蓄積後の受光素子部の電位、
とすると、上記式は、［数２］の式のように表すことができる。
【０１６８】
［数２］
V2PD-V1PD=ΔＶPD=[QP/Cpd]=[Vp/[Gsf1・Gsf2・[CT/(CT+CH)]・Gamp]]
ここで、ΔＶPDは光電荷による受光素子部の電位変化である。
【０１６９】
従って、上記式において、Ｖ１PD及びＶ２PDを受光素子部における空乏化領域
内に設定することにより、高感度な光電変換装置を実現することができる。
【０１７０】
本実施例においては、上記各式において、
Ｇsf1 ＝Ｇsf2 ＝０．９
ＣT ／（ＣT ＋ＣH ）＝０．５
Ｇamp ＝２０
電源電圧（ＶＤＤ）：５Ｖ
受光素子の空乏化電圧：−２Ｖ
光出力（Ｖｐ）の飽和出力：２Ｖ
受光素子のリセット電圧（ＶR ）：１Ｖ
と設定した。
【０１７１】
従って、上記各式により、
（ａ）リセット直後の受光素子部の電位（Ｖ１PD）：約０．７０Ｖ
（ｂ）飽和出力時の受光素子部の電位（Ｖ２PD）：約０．９５Ｖ
となる。
【０１７２】
上記の電源電圧、空乏化電圧の値より、受光素子部の電位が、３Ｖ以下であれば、受光素子部は空乏化状態となることがわかる。
【０１７３】
上記各式からの（ａ），（ｂ）よりリセット直後の受光素子部の電位（Ｖ１PD）、及び飽和出力時の受光素子部の電位（Ｖ２PD）は共に３Ｖ以下であるため、受光部容量が小さい範囲で使用でき、高感度になる。
【０１７４】
尚、受光部容量を測定した結果、受光素子の電極領域の接合容量、ソースホロアＭＯＳのゲート容量、リセットＭＯＳのドレイン部の接合容量、その他、配線容量等の寄生容量等、すべての合計で、約２５ｆＦであった。
【０１７５】
また本実施形態において、空乏化電圧のバラツキが−２Ｖ±２Ｖ程度ある場合、受光素子部の空乏化領域は１Ｖ〜５Ｖとなるが、本実施例における動作点は空乏化領域の最小値である１Ｖよりも小さいため、空乏化電圧が±２Ｖ程度ばらついても高歩留まりが維持できる。
【０１７６】
尚、上記で、リセット直後の受光素子部の電位が、リセット電圧（Ｖｒｅｓ）より小さくなっているのは、リセットスイッチにＮＭＯＳトランジスタを用いているため、リセットスイッチをオフする時に受光素子部の電位がマイナス側に振られることによるものである。
【０１７７】
また、本実施形態は、本発明者らが特開平０９−２０５５８８号公報に提案している光電変換装置に適用した例を示したが、本発明は本実施形態に限定されるものでなく、例えば、他の光電変換装置や固体撮像装置に適用できることは言うまでもない。
【０１７８】
尚、図示していないが、本実施形態は、上記の構成の画素をラインセンサーとして、３４４個設けた１次光電変換装置を構成している。
【０１７９】
本実施形態の光電変換装置を用いて、密着型イメージセンサを構成し、例えば、ＦＡＸやイメージスキャナ等の画像入力システムの画像読み取り装置として用いることにより、高速動作時においても残像特性が良好であるため、高品質な画像読み取りが実現でき、かつ高歩留まりであるため低コストな画像読み取り装置を提供することが可能となる。
【０１８０】
（実施形態８）
以下、本発明の実施形態８について、図２３（Ａ），２３（Ｂ）を用いて説明する。
【０１８１】
図２３（Ａ）は、本実施形態の受光素子部の上面を、また、図２３（Ｂ）は、図２３（Ａ）の線分Ｊ−Ｊ′における断面を示す。
【０１８２】
図２３（Ａ），図２３（Ｂ）において、５１は半導体基板である第１半導体領域、５２は第２半導体領域である。それぞれの導電型はここではｎ型、ｐ型である。また、第２半導体領域５２は遮光層１７で画成された開口部ＯＰの内部に形成されている。
【０１８３】
また、第１半導体領域５１と第２半導体領域５２とによるｐｎ接合により空乏層ＤＬが形成されている。第１半導体領域５１と第２半導体領域５２との間には、逆バイアスが印加されており、不純物濃度の低い領域５１側に多く空乏層ＤＬが延びている。絶縁膜９のコンタクトホールＣＨを介して第２半導体領域５２に電極１５が接続されている。
【０１８４】
当該受光素子に光が照射されると、空乏層ＤＬ内及びその周辺で電荷が発生する。その電荷は、第２半導体領域５２に収集される。一方、半導体基板主表面と絶縁膜９との界面には、結晶欠陥が多く存在する。この結晶欠陥が電子−正孔対の発生準位となり、暗電流発生の原因となる。特に、空乏層ＤＬ付近の結晶欠陥による影響が大きい。
【０１８５】
また、電極１５を形成する際、形成位置を、空乏層ＤＬが電極１５によって覆われていない位置まで延びているとエッチング等によるダメージにより、結晶欠陥の量は増加し、暗電流が増加する。
【０１８６】
そこで、本実施形態の受光素子の構造は、空乏層ＤＬと絶縁膜９とが接している部分５９を、絶縁膜９を介して電極１５で覆うことにより、電極形成時のエッチングダメージが空乏層ＤＬに及ばないため、暗電流を低減することができる。
【０１８７】
また、フォトリソグラフィーにおけるアライメントずれを加味して、必ず空乏層ＤＬと絶縁膜１５とが接している部分５９上に電極１５が形成されるようにする。これによって、空乏層ＤＬ付近に発生する結晶欠陥の量がプロセスばらつきによって変動することを抑える。従って、プロセスばらつきによる暗電流のばらつきが低減する。
【０１８８】
本実施形態においては、電極１５には例えば、Ａｌ，Ａｌ合金，Ｔｉ，Ｔｉ合金，Ｗ，Ｗ合金，Ｃｏ，Ｃｏ合金，Ｔａ，Ｔａ合金，Ｍｏ，Ｍｏ合金，Ｃｕ，Ｃｕ合金，ＷＮ，ＴｉＮ，ＴａＮ，Ｃｒ，Ｃｒ合金等の金属、合金及び化合物が用いられる。又はそれらは複数の種類の積層体であってもよい。又は、例えばドープドポリシリコン等のようにシリコンを主体とする導電材料として用いることができる。
【０１８９】
（実施形態９）
図２４（Ａ）は、受光素子の上面を、また、図２４（Ｂ）は、図２４（Ａ）のＫ−Ｋ′における断面を示している。
【０１９０】
図２４において、６６はｎ型半導体基板、６７はｎ型半導体基板６６にイオン注入して形成した埋込ｎ+ 型領域、６１はｎ+ 型領域６７上に形成した第１半導体領域であるｎ- 型エピタキシャル層、６８はｎ- 型エピタキシャル層６１にイオン注入法により形成し埋込ｎ+ 型領域に接するｎ+ 型領域である。
【０１９１】
また、６２は第２半導体領域であり且つ電極領域であって、具体的にはｐ型の高濃度不純物領域からなる。６３はｎ型領域であり、半導体基板の主表面（エピタキシャル層の表面）での空乏層ＤＬの広がりを抑えるために設けられている。Ａｌを主成分とした金属等により形成された電極１５は、基板の主表面上に形成された絶縁膜９のコンタクトホールＣＨを介して、電極領域６２と電気的に接続されている。さらに、１７は遮光層、ＯＰは開口部、５は素子分離用のＬＯＣＯＳ絶縁膜、９は遮光層１７と電極１５とを絶縁する層間絶縁膜である。
【０１９２】
なお、本実施形態では、ｎ型基板６６と、ｎ+ 型領域６７と、ｎ- 型エピタキシャル層６１と、ｎ+ 型領域６８と、ｎ型領域６３と、電極領域６２とによって、形成される半導体部分を基板と称する。
【０１９３】
図２４において、ｎ- 型エピタキシャル層６１をその下部と周囲にあるｎ+ 型領域６７と６８とで囲むような構造にしたことにより、ポテンシャルバリアを形成した。この結果、光によって発生したキャリアのうち正孔は、最終的に最もポテンシャルの低いｐ型の電極領域６２に集められる。
【０１９４】
空乏層ＤＬは、電極領域６２の周囲に形成される。ここで、電極領域６２の不純物濃度を約３×１０19ｃｍ-3、ｎ型領域６３の不純物濃度を約２×１０17ｃｍ-3とし、これらに３Ｖの逆バイアス電圧を印加した場合には、空乏層ＤＬの層幅は約０．１４μｍとなる。空乏層ＤＬの大部分が電極領域６２とｎ- 型領域６１とのｐｎ接合面よりｎ- 型領域６１側に広がった。基板表面では、ｎ型領域６３によって、空乏層ＤＬの広がりが抑えられている。
【０１９５】
電極１５は、空乏層ＤＬが層間絶縁膜９に接している部分の上部を覆うように、電極領域６２よりも、例えば０．４μｍ大きく配置した。これによって、電極６２を形成した時のエッチングダメージやレジストのアッシングによるダメージによって発生した結晶欠陥は、空乏層ＤＬには及ばず、暗電流が低減される。
【０１９６】
電極１５が空乏層ＤＬと絶縁膜９とが接している部分５９を覆うように形成した場合と、そうでない場合で、暗電流を比較した結果、空乏層ＤＬが絶縁膜９に接している部分の上部を完全に覆うように形成すると、暗電流は２／３に低減する。すなわち、電極１５の大きさ及び形成位置によって、暗電流を低減することができる。
【０１９７】
なお、説明を簡略化するために、基板６６及び領域６７，６８、エピタキシャル層６１、領域６３をｎ型とし、領域６２をｐ型として説明したが、本実施形態は、この導電型に限定されるものではなく、おのおのが上記と反対の導電型でもよい。
【０１９８】
また、本実施形態においては、ｎ- 型エピタキシャル層６１をｎ+ 型領域６７，６８とによって囲むような構造として、ポテンシャルバリアを形成し、光キャリアの隣接画素への混入を防止している。光キャリアが隣接画素に混入しないため、クロストークの発生をほぼ完全に抑制することによって、高品質な解像パターンを得ることができる。
【０１９９】
（実施形態１０）
図２５（Ａ）は、受光素子の上面を示し、また、図２５（Ｂ）は、図２５（Ａ）の線分Ｌ−Ｌ′における断面を示している。
【０２００】
図２５において、７６はｎ型基板である。７７はｎ型基板７６にイオン注入して形成した埋込ｎ+ 型領域、７１はｎ+ 型領域７７上に形成した第１半導体領域であるｎ- 型エピタキシャル層、７８はｎ- 型エピタキシャル層にイオン注入して形成したｎ+ 型領域であり、エピタキシャル層７１の周囲を囲んでいる。
【０２０１】
また、７２は第２半導体領域である。７４は電極領域であり、具体的にはｐ型の高濃度不純物領域からなる。７３はｎ型領域であり、基板の主表面での空乏層ＤＬの広がりを抑えるために設けられている。１５は電極であり、Ａｌを主成分とした金属等で形成する。電極１５は、基板の主表面上に形成された絶縁膜９のコンタクトホールＣＨを介して、電極領域７４に電気的に接続されている。
【０２０２】
電極領域７４を微細化した際、不純物濃度の高い電極領域に空乏層ＤＬが広がるとその空乏層中の欠陥により、暗電流が増大してしまう。ｐ- 型の半導体領域７２はそれを抑制するために設けられている。また、ＯＰは開口部、５は素子分離絶縁膜、上方の層間絶縁膜９は遮光層１７と電極１５とを絶縁する絶縁膜である。
【０２０３】
なお、本実施形態では、ｎ型基板７６と、ｎ+ 型領域７７と、ｎ- 型エピタキシャル層７１と、ｎ+ 型領域７８と、ｎ型領域７３と、電極領域７４とによって、形成されるものを基板と称する。
【０２０４】
図２５において、ｎ- 型エピタキシャル層７１を、ｎ+ 型領域７７と７８とで囲むような構造にしたことにより、ポテンシャルバリアを形成しているので、光によって発生したキャリアのうち正孔は、最終的に最もポテンシャルの低いｐ型の電極領域７４に集められた。
【０２０５】
空乏層ＤＬは、ｐ型領域７２の周囲に形成される。ここで、ｐ型領域７２の不純物濃度を約３×１０18ｃｍ-3、ｎ型領域７３の不純物濃度を約２×１０17ｃｍ-3とし、これらに３Ｖの逆バイアス電圧を印加した場合には、空乏層ＤＬの層幅は約０．１５μｍとなった。空乏層ＤＬの大部分がｐ型領域７２とｎ型領域７１とのｐｎ接合面よりｎ型領域７１側に広がった。
【０２０６】
電極１５は、空乏層ＤＬと絶縁膜９とが接している部分６９を覆うようにｐ型領域７２よりも、例えば０．４μｍ大きく配置した。これによって、電極１５を形成した時のエッチングダメージやレジストのアッシングによるダメージによって発生した基板表面の結晶欠陥は、空乏層ＤＬ内には及ばないので、暗電流を低減できる。
【０２０７】
なお、説明を簡略化するために、基板７６及び領域７７，７８、エピタキシャル層７１、領域７３をｎ型とし、領域７２，７４をｐ型として説明したが、本実施例はこの導電型に限定されるものではなく、おのおのが上記と反対の導電型でもよい。
【０２０８】
（実施形態１１）
図２６（Ａ）は、本発明による実施形態１１の受光素子の上面を、図２６（Ｂ）は、図２６（Ａ）の線分Ｍ−Ｍ′における断面図である。
【０２０９】
図２６において、８６はｐ型基板、８１は第１半導体領域であるｎ型領域、８２は第２半導体領域であるｐ型領域、８３は第３半導体領域であるｎ+ 型領域である。
【０２１０】
また、８４は電極領域であるｐ型の高濃度不純物領域、すなわちｐ+ 型領域からなり、基板の主表面でｎ+ 型領域８３とオフセット領域ＯＦを間に介して配置した。また、１５は電極であり、Ａｌを主成分とした金属等で形成される。電極１５は、ｐ型基板８６の主表面上に形成された絶縁膜９のコンタクトホールＣＨを介して、ｐ+ 型領域８４と電気的に接続されている。ＤＬは空乏層である。
【０２１１】
ｐ型領域８２を、ｎ型領域８１とｎ+ 型領域８３とで挟む構造とした。これによって、空乏層ＤＬは、ｐ型領域８２の下面側のｐ接合と上面側ｐｎ接合とに形成され、ポテンシャルの低い溝のような状態を半導体領域８２中に形成する。
【０２１２】
この結果、光によって発生した電荷のうち正孔がｐ型領域８２に集められ、最終的に最もポテンシャルの低いｐ+ 型領域８４に集められる。また、主としてｎ型領域８１の不純物濃度と、ｐ型領域８２、ｎ+ 型領域８３の不純物濃度及び接合深さと、それらのｐｎ接合のバイアス電圧とを適宜設定することにより、ｎ型領域８１のほぼ全体を空乏化することもできる。その結果、ｐ型領域８２は、受光素子の容量にほとんど寄与しなくなり、受光素子の容量の低減を図ることができた。
【０２１３】
オフセット領域ＯＦを形成しないで、電極領域８４とｎ+ 型領域８３とを接触させた場合に、電極領域８４とｎ+ 型領域８３との間に逆バイアスが印加されるとブレークダウンを引き起こし、大量のリーク電流がｐ+ 型領域８４に流れ込むので好ましくない。
【０２１４】
また、オフセット領域ＯＦを小さくしすぎると、フォトリソグラフィーにおけるアライメントずれ等により、ｐ+ 型領域８４とｎ+ 型領域８３とが接触する確率が高くなる。これは、受光素子の歩留まりを低下させるため、本実施形態においては、ｐ+ 型領域８４と左右のｎ+ 型領域８３との間にそれぞれ１μｍのオフセット領域ＯＦが設けられている。
【０２１５】
電極１５は、空乏層ＤＬと絶縁膜９とが接している部分８９を覆うように形成した。そのため、電極１５形成時のエッチングダメージやレジストのアッシングによるダメージによって発生した基板表面の結晶欠陥は、空乏層ＤＬ内には及ばず、暗電流が低減される。
【０２１６】
なお、本実施形態は、この導電型に限定されるものではなく、おのおのの導電型が上述したものと反対の導電型でもよい。
【０２１７】
また、本実施形態において、ｎ型領域８１は、ｐ型基板８６中に形成して、光キャリアの隣接画素への混入を防止している。従って、クロストークの発生がほぼ完全に抑制され、高品質な解像パターンが得られる。
【０２１８】
ある画素に、蓄積飽和値以上の光キャリアが発生しても、あふれた光キャリアはｎ型領域８１の周囲にあるｐ型領域８６に吸収されるため、他の画素へ影響を与えることなく、にじみの少ない、高品質な画像を得ることができる。
【０２１９】
図２７（Ａ）〜２７（Ｃ）、図２８（Ａ）〜２８（Ｃ）を参照して、本実施形態による受光素子の製造方法について述べる。
【０２２０】
ｐ型半導体基板８６を用意し、イオン注入等により、ｎ型半導体からなるｎ型領域８１を形成する（図２７（Ａ））。
【０２２１】
選択酸化法によりフィールド絶縁膜５を形成し、その後、ｐ型半導体領域８２を形成する（図２７（Ｂ））。
【０２２２】
ｎ+型の半導体領域８３を形成した後、ｐ+型の電極領域８４を形成する。ここで、必要に応じて半導体領域８３と電極領域８４との間のオフセット領域に低濃度のドーパントイオンを注入してもよい（図２７（Ｃ））。
【０２２３】
次に、ＰＳＧ（PhosphoSilicate Glass:リンをドープした酸化膜），ＢＳＧ（BoroSilicate Glass），ＢＰＳＧ（BoroPhosphoSilicata Glass）等からなる絶縁膜９を形成し、電極領域８４の上に開孔ＣＨを形成する（図２８（Ａ））。
【０２２４】
次に、スパッタリング等によりＡｌ−Ｃｕ等の導電性材料の層１５を形成する（図２８（Ｂ））。この時、導電性材料の層１５の下方にＴｉＮ等のバリアメタルを形成してもよい。
【０２２５】
そして、導電性材料の層１５を、ＢＣｌ3 ，Ｃｌ2 等を用いたドライエッチングにより、オフセット部を覆うように導電性材料の層１５を残して、パターニングする。こうしてアノード電極１５が得られる。
【０２２６】
以上説明した実施形態８〜１１の受光素子においても、図４、図７、図２１図２２に示した読み出し及びリセット回路を用いることができる。
【０２２７】
また、本発明は特開平０９−２０５５８８号公報に提案している光電変換装置に好ましく適用できるが、例えば、他の光電変換装置や固体撮像装置も適用でき、上述した本発明の受光素子を用いることにより、製造工程上における高歩留まりの固体撮像装置を製造できるので、必然的に高品質の装置を提供できる。
【図面の簡単な説明】
【０２２８】
【図１】（Ａ）は本発明の実施形態による受光素子の上面図、（Ｂ）は本発明の実施形態による受光素子の断面図、（Ｃ）は本発明の実施形態による受光素子の横方向のポテンシャルプロファイルを示す模式図、（Ｄ）は本発明の実施形態による受光素子の縦方向のポテンシャルプロファイルを示す模式図である。
【図２】本発明の実施形態による受光素子における不純物濃度分布を示す図である。
【図３】受光素子における印加電圧と容量の関係を示す図である。
【図４】本発明に用いられる読み出し及びリセット回路の回路図である。
【図５】（Ａ）は本発明の実施形態による受光素子の上面図、（Ｂ）は本発明の実施形態による受光素子の断面図である。
【図６】（Ａ）〜（Ｃ）は本発明の実施形態による受光素子の製造方法の一例を示す模式的断面図である。
【図７】本発明に用いられる読み出し及びリセット回路の回路図である。
【図８】（Ａ）は本発明の実施形態による受光素子の上面図、（Ｂ）は本発明の実施形態による受光素子の断面図である。
【図９】本発明の実施形態による受光素子の横方向のポテンシャルプロファイルを示す模式図である。
【図１０】（Ａ）〜（Ｃ）は本発明の実施形態による受光素子の製造方法の一例を示す模式的断面図である。
【図１１】（Ａ）は本発明の実施形態による受光素子の上面図、（Ｂ）は本発明の実施形態による受光素子の断面図である。
【図１２】本発明の実施形態による受光素子の上面図である。
【図１３】本発明の実施形態による受光素子の断面図である。
【図１４】本発明の実施形態による受光素子の断面図である。
【図１５】本発明の実施形態による受光素子の上面図である。
【図１６】本発明の実施形態による受光素子の断面図である。
【図１７】本発明の実施形態による受光素子の断面図である。
【図１８】本発明の実施形態による受光素子の上面図である。
【図１９】本発明の実施形態による受光素子の断面図である。
【図２０】（Ａ）〜（Ｄ）は本発明の実施形態による受光素子の製造方法の一例を示す模式的断面図である。
【図２１】本発明に用いられる読み出し及びリセット回路の回路図である。
【図２２】本発明に用いられる読み出し及びリセット回路の回路図である。
【図２３】（Ａ）は本発明の実施形態による受光素子の上面図、（Ｂ）は本発明の実施形態による受光素子の断面図である。
【図２４】（Ａ）は本発明の実施形態による受光素子の上面図、（Ｂ）は本発明の実施形態による受光素子の断面図である。
【図２５】（Ａ）は本発明の実施形態による受光素子の上面図、（Ｂ）は本発明の実施形態による受光素子の断面図である。
【図２６】（Ａ）は本発明の実施形態による受光素子の上面図、（Ｂ）は本発明の実施形態による受光素子の断面図である。
【図２７】（Ａ）〜（Ｃ）は本実施形態による受光素子の製造方法の一例を示す図である。
【図２８】（Ａ）〜（Ｃ）は本実施形態による受光素子の製造方法の一例を示す図である。
【図２９】（Ａ），（Ｂ）は従来の受光素子の断面図である。
【図３０】従来の受光素子の上面図である。
【図３１】従来の受光素子の断面図である。
【図３２】従来の受光素子の断面図である。
【図３３】従来の受光素子の断面図である。
【符号の説明】
【０２２９】
１，１１，３１  第１半導体領域
２，１２，３２  第２半導体領域
３，１３，３３  第３半導体領域
４，１４，３４  ポテンシャルの低い領域（電極領域）
５  素子分離領域
１５  配線
１６  電源線
１７  遮光層
１０１  電極領域
１０２  ホトダイオード領域（受光領域）
１０３  エッヂ
１０４  エッヂ
６０５  保持容量
６０９  ノイズ信号保持容量
６１０  光信号保持容量
６１４  バッファアンプ
６１５  差動増幅アンプ
６９０  ノイズ信号共通出力線
６９１  光信号共通出力線
Ｍ１  リセット用ＭＯＳトランジスタ
Ｍ２  増幅用ＭＯＳトランジスタ
Ｍ３  選択用ＭＯＳトランジスタ
【図６】
2004312039.tif 000003
【図７】
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【図１０】
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【図１２】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図３０】
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【図３２】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図８】
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【図９】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３１】
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【図３３】
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