(57)【要約】【課題】制御回路の一部に障害が発生し、これに重なりコンバータの出力が過負荷となった場合、コンバータが重大な状態に陥るのを回避させること。【解決手段】コンバータの出力電圧が分圧回路１１によって取得され、スイッチング制御回路１２に供給されることで、スイッチング素子Ｑ１  の駆動動作が制御される。これにより、コイルＬ１  によって昇圧された電圧が出力端子Ｖｏｕｔ  にもたらされる。前記スイッチング制御回路１２に対してスイッチング素子Ｑ１  のの駆動動作を制限する駆動制限信号がパルス終了検出回路１７より供給される。この駆動制限信号は、前記スイッチング制御回路１２において生成される例えばＰＷＭ信号と間で論理積がとられ、パワーＦＥＴＱ１  のゲートに供給するようになされる。【選択図】      図４
2004304862.tif 000002
【特許請求の範囲】
【請求項１】
コンバータの出力電圧値に応じたスイッチング駆動信号を生成し、当該駆動信号をスイッチング素子に与えることで出力電圧値を所定の範囲に制御させるスイッチング制御手段と、前記スイッチング制御手段に供給され、前記スイッチング素子の駆動動作を制限させる駆動制限信号を生成する駆動制限信号生成手段とが具備され、
前記駆動制限信号生成手段は、クロック信号に基づいて生成される基準波形信号と基準電圧との比較により生成されるコンパレータ出力を利用し、当該コンパレータ出力と前記クロック信号との論理制御により前記駆動制限信号を生成することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記駆動制限信号生成手段には、駆動信号を検出する駆動信号検出手段が具備され、前記コンパレータ出力と前記クロック信号との論理制御により前記駆動信号を検出し、前記駆動制限信号を生成することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記駆動制限信号により、前記スイッチング素子を強制的にオフ状態にすることを特徴とする請求項１または請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記駆動制限信号により、前記スイッチング素子を強制的にオフ状態にし、コンバータのコンバート動作を停止させることを特徴とする請求項１または請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記駆動制限信号は、前記クロック信号の立上がりおよび／または立下がりのタイミングにおいて生成することを特徴とする請求項１ないし請求項４のいずれかに記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記クロック信号が、前記スイッチング制御手段において生成されるスイッチング駆動信号の発生タイミングと同期していることを特徴とする請求項１ないし請求項４のいずれかに記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記スイッチング素子のオン動作により、一次側の直流電源よりコイルに電流を流して電磁エネルギーの蓄積動作を実行し、前記スイッチング素子のオフ動作により、前記コイルに蓄積されたエネルギーを放出させることで、二次側出力電圧を昇圧させるように構成したことを特徴とする請求項１ないし請求項６のいずれかに記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スイッチング素子のスイッチングタイミングを制御し、出力電圧を所定の範囲に維持させるＤＣ−ＤＣコンバータに関し、特に不測の事態により一次側電源より過剰な電流が継続して流れるなどして、コンバータがより深刻な状態に陥るのを回避することができるＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
例えばチョッパー型のＤＣ−ＤＣコンバータは、一次側の直流電力をスイッチング素子の動作により間欠的にコイルに供給することで、当該コイルに電磁エネルギーを蓄積させると共に、前記コイルから放出されるエネルギーを利用して、例えば昇圧された二次側出力（コンバータ出力）を得るようになされる。このＤＣ−ＤＣコンバータによる出力電圧は、あらかじめ定められた所定の電圧値に安定していることが重要である。
【０００３】
その出力電圧を安定した状態に保つための制御方式として、代表的には２つの方式が知られている。その１つはＰＷＭ（ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ＝パルス幅変調）方式であり、他の１つはＰＦＭ（ｐｕｌｓｅ  ｆｒｅｑｕｅｎｃｙ  ｍｏｄｕｌａｔｉｏｎ＝周波数変調）方式である。
【０００４】
ところで、近年においては有機材料を発光層に利用した有機ＥＬ（エレクトロルミネセンス）素子の開発が進み、これをマトリクス状に配列した発光表示パネルが一部においてに実用化されている。前記した有機ＥＬ素子を点灯駆動させるためには、一般に１２〜２０Ｖ程度の直流電圧が必要となる。一方、この有機ＥＬディスプレイを携帯用端末機器、例えば携帯電話器に採用した場合を例にすると、これに用いられる一次側の駆動電源（バッテリー）の出力電圧は４Ｖ弱であり、電圧値が不足する。
【０００５】
そこで、駆動電源の電圧を昇圧させる必要があるが、効率面から考えると、一次側電源であるバッテリーから直接昇圧する方式を採用する方が有利である。したがって、前記したＥＬ素子を用いた表示パネルの駆動電源としては、バッテリーを一次側電源としたチョッパー型のＤＣ−ＤＣコンバータを好適に採用することができる。
【０００６】
一方、この種の携帯用機器に用いられるＤＣ−ＤＣコンバータは、一次側電源を二次側出力として変換する場合の変換効率を高めることはきわめて重要な課題である。特に前記したような携帯電話器に採用した場合においては、変換効率の良否は、待ち受け時間をより延長させる点で大きな影響を与えることになる。そこで、コンバータ自身において消費する電力をより軽減させることで、一次側電源の利用効率を向上させるなどの工夫がなされており、すでに本件出願人において特許文献１に示す出願がなされている。
【０００７】
【特許文献１】
特開２００３−６１３４０号公報（段落００４０〜００４３，００５１〜００５７、図１）
【０００８】
前記特許文献１に開示されたＤＣ−ＤＣコンバータによると、特に軽負荷時において、電力の利用効率を向上させることができるという効果が得られ、前記した携帯電話器のように、そのほとんどの時間が待ち受け状態であるように、長時間に亙り軽負荷状態が続くような機器においては、電力の利用効率をより向上させることに寄与できる。
【０００９】
ところで、前記特許文献１に示す実施の形態においては、パルス幅をロジックで設定するために、比較的高い周波数のクロックが必要であり、この様な比較的高い周波数のクロックを生成させることによる電力の消費が問題となる。そこで、動作クロックを極端に下げて、当該動作クロックの立上がりおよび／または立下がりをトリガーとして生成される基準波形信号と基準電圧から、昇圧動作のパルス幅を設定する回路を用いたＤＣ−ＤＣコンバータも、本件出願人より提案がなされている。
【００１０】
図１は、その構成をブロック図により示したものである。図１に示す構成は、チョッパー型のＤＣ−ＤＣコンバータの例を示したものであり、符号Ｅ１  はコンバータの一次側電源として機能するバッテリーを示す。このバッテリーＥ１  の陰極側端子は基準電位点（アース）に接続され、その陽極側端子はコンバータの一時側電源入力端子Ｖｉｎに接続されている。
【００１１】
前記電源入力端子Ｖｉｎには、昇圧用のコイルＬ１  の一端が接続されており、当該コイルＬ１  の他端には、スイッチング素子としてのｎ型ＭＯＳパワーＦＥＴＱ１  のドレインが接続されている。そして、パワーＦＥＴＱ１  のソースはアースに接続されると共に、当該パワーＦＥＴＱ１  のドレインとソース間には、ダイオードＤ２  が図に示す極性で接続されている。
【００１２】
一方、前記コイルＬ１  とパワーＦＥＴＱ１  の接続点にはダイオードＤ１  のアノードが接続され、このダイオードＤ１  のカソードがコンバータの出力端子Ｖｏｕｔ  を構成している。また、前記出力端子Ｖｏｕｔ  とアースとの間には、電圧保持用のコンデンサＣ１  が接続されており、このコンデンサＣ１  によって保持されたコンバータの出力電圧が、出力端子Ｖｏｕｔ  に接続される図示せぬ負荷に供給されるように構成されている。
【００１３】
したがって、前記パワーＦＥＴＱ１  がオンされると、前記コイルＬ１  には端子Ｖｉｎより電流が流れてコイルＬ１  に電磁エネルギーが蓄積される。その後、パワーＦＥＴＱ１  がオフされると、コイルＬ１  に蓄積されたエネルギーにより、コイルＬ１  に起電力が発生し、前記ダイオードＤ１  を介して出力端子Ｖｏｕｔ  側に電流が流れる。これにより出力端子Ｖｏｕｔ  には、入力端子Ｖｉｎの電圧よりも高い電圧が発生する昇圧型のＤＣ−ＤＣコンバータが実現される。
【００１４】
前記出力端子Ｖｏｕｔ  とアースとの間には、コンバータの出力電圧値を検出するための抵抗素子Ｒ１  およびＲ２  からなる分圧回路１１が接続されており、この分圧回路１１により生成される分圧電圧、すなわち、コンバータの出力電圧情報はスイッチング制御手段としてのスイッチング制御回路１２に供給されるように構成されている。
【００１５】
このスイッチング制御回路１２においては、前記分圧回路１１により生成される分圧電圧に基づいて、前記したＰＷＭ方式あるいはＰＦＭ方式によりスイッチング制御信号を生成し、前記パワーＦＥＴＱ１  のゲートに供給するように構成されている。これにより、パワーＦＥＴＱ１  はコンバータの出力電圧に応じた駆動動作、すなわちスイッチング動作がなされ、出力端子Ｖｏｕｔ  における二次側電圧の安定化を図ることができる。
【００１６】
一方、前記したスイッチング制御回路１２に対しては、ＰＷＭ方式においては昇圧動作のパルス幅（パワーＦＥＴＱ１  のゲートに与えるパルス幅）に制限を与える制限信号生成手段からの信号が供給されるように構成されている。また、ＰＦＭ方式においては、スイッチング制御回路１２に対して昇圧動作のパルス幅を規定する制限信号生成手段からの信号が供給されるように構成されている。この制限信号生成手段は、図１に示したようにクロック信号生成回路１３、基準波形生成回路１４、基準電圧生成回路１５、およびコンパレータ１６より構成されている。
【００１７】
図２および図３は、図１における符号１３〜１６で示した制限信号生成手段の動作を説明するタイミングチャートである。まず、クロック信号生成回路１３は、図２に示すように、周期の長いクロック信号（ａ）を生成するものであり、このクロック信号（ａ）は、前記スイッチング制御回路１２が例えばＰＷＭ方式によりスイッチング駆動信号を生成する場合においては、ＰＷＭ信号の発生周期に同期して生成される。また、前記スイッチング制御回路１２が例えばＰＦＭ方式によりスイッチング駆動信号を生成する場合においては、前記クロック信号（ａ）はＰＦＭ信号の発生タイミングに同期して生成される。
【００１８】
このクロック信号（ａ）は、図１に示すように基準波形生成回路１４に供給され、当該基準波形生成回路１４は、図２に示すようにクロック信号（ａ）を受けて、その立上がりおよび立下がりのタイミングにおいて、基準波形信号（ｃ）を生成する。この基準波形信号（ｃ）は、図２に示すようにその出力レベルが順次上昇するいわゆるノコギリ波を構成するものであり、この基準波形信号（ｃ）は、図１に示すようにコンパレータ１６の一方の入力端子（反転入力端子）に供給される。また、コンパレータ１６の他方の入力端子（非反転入力端子）には、基準電圧源１５からもたらされる基準電圧Ｖｒｅｆ  （ｂ）が供給される。
【００１９】
前記したコンパレータ１６は、図２に示したように基準波形信号（ｃ）のレベルが基準電圧Ｖｒｅｆ  （ｂ）に達しない状態においては、駆動制限信号としてのＳＷオン／オフ信号（ｄ）をオン状態とする出力を発生する。また、コンパレータ１６は基準波形信号（ｃ）のレベルが基準電圧Ｖｒｅｆ  （ｂ）を超えた状態において、ＳＷオン／オフ信号（ｄ）をオフ状態にする出力を発生する。なお、前記基準波形生成回路１４は、基準波形信号（ｃ）のレベルが基準電圧Ｖｒｅｆ  （ｂ）を超えた時点で、基準波形信号（ｃ）をゼロレベルに復帰させるように動作する。
【００２０】
例えば、ＰＷＭ方式の場合においては、前記ＳＷオン／オフ信号（ｄ）は、前記スイッチング制御回路１２に供給され、スイッチング制御回路１２においてコンバータの出力電圧に応じて生成される前記したＰＷＭ信号との論理積がとられ、パワーＦＥＴＱ１  のゲートに供給するようになされる。これにより、コンバータの出力に多大な負荷が加わった場合において、パワーＦＥＴＱ１  のゲートに供給されるスイッチング駆動信号のデューティを制限するように作用する。
【００２１】
また、ＰＦＭ方式の場合においては、前記ＳＷオン／オフ信号（ｄ）は、前記スイッチング制御回路１２に供給され、スイッチング制御回路１２においてコンバータの出力電圧に応じて生成される前記したＰＦＭ信号のタイミングで、パワーＦＥＴＱ１  のゲートに供給するようになされる。これによりパワーＦＥＴＱ１  のゲートに供給されるスイッチング駆動信号のデューティを規定するように作用する。
【００２２】
それ故、コンバータの過負荷状態において、バッテリーＥ１  からの大きな電流がコイルＬ１やパワーＦＥＴＱ１  に継続して流れるのを阻止することができ、コイルＬ１やパワーＦＥＴＱ１  が加熱されて、損傷に至るのを防止するように作用する。
【００２３】
【発明が解決しようとする課題】
ところで、図１に示した構成において、例えば基準波形生成回路１４の故障により、ノコギリ波状の基準波形信号（ｃ）が出力されない場合、または図３（ｃ）に示すように、その立上がりが非常に緩慢になるなどの状態が発生した場合には、コンパレータ１６からの出力であるＳＷオン／オフ信号は、図３（ｄ）に示すように継続してオン状態となる。この様な事態は、例えば基準電圧源１５において図示せぬ分圧回路のアース側が半田の剥がれ等により浮いた場合にも、基準電圧（ｂ）が高いレベルに張り付くために同様に発生する。
【００２４】
前記したような理由により、ＳＷ制限信号が継続してオン状態になされ、さらにコンバータが過負荷または出力端が短絡された場合には、パワーＦＥＴＱ１  のゲートに供給されるスイッチング駆動信号のデューティを制限することができなくなる。したがって、バッテリーＥ１  の消耗を早めるだけでなく、コイルＬ１やパワーＦＥＴＱ１  が加熱され、これらの損傷にとどまらず、最悪の場合には発煙や発火に至るなどの不測の事態に発展することも懸念される。
【００２５】
この発明は、前記した問題点に着目してなされたものであり、前記した制限信号生成手段の故障によりＳＷオン／オフ信号が継続して出力されるのを阻止できるように構成し、前記したような不測の事態に至るのを避けることができるようにしたＤＣ−ＤＣコンバータを提供することを目的とするものである。
【００２６】
【課題を解決するための手段】
前記した目的を達成するためになされたこの発明にかかるＤＣ−ＤＣコンバータは、請求項１に記載のとおり、コンバータの出力電圧値に応じたスイッチング駆動信号を生成し、当該駆動信号をスイッチング素子に与えることで出力電圧値を所定の範囲に制御させるスイッチング制御手段と、前記スイッチング制御手段に供給され、前記スイッチング素子の駆動動作を制限させる駆動制限信号を生成する駆動制限信号生成手段とが具備され、前記駆動制限信号生成手段は、クロック信号に基づいて生成される基準波形信号と基準電圧との比較により生成されるコンパレータ出力を利用し、当該コンパレータ出力と前記クロック信号との論理制御により前記駆動制限信号を生成する点に特徴を有する。
【００２７】
【発明の実施の形態】
以下、この発明にかかるＤＣ−ＤＣコンバータの好ましい実施の形態を図に基づいて説明する。図４および図５はその実施の形態をブロック図によって示したものである。なお、図４においてはすでに説明した図１に示す各構成要素に対応する部分を同一符号で示しており、したがって、その詳細な説明は適宜省略する。
【００２８】
図４において、符号１７は制限信号生成手段の一部を構成する駆動信号のパルス終了検出回路、すなわち駆動信号検出手段を示すものである。このパルス終了検出回路１７にはクロック信号生成回路１３からのクロック信号が供給されると共に、コンパレータ１６からの出力も供給されるように構成されている。一方、前記コンパレータ１６には、図６（ｂ）および（ｃ）に示す基準電圧Ｖｒｅｆ  およびノコギリ波状の基準波形信号がそれぞれ供給され、図６（ｄ）に示すコンパレータ出力が発生する。
【００２９】
すなわち、このコンパレータ出力は、基準電圧Ｖｒｅｆ  に対して基準波形信号のレベルが超えた時に立下がる。この時、基準波形信号（ｃ）のレベルがゼロレベルになされるため、コンパレータ出力（ｄ）は、結果として瞬時にスパイク状に立下がり、直後に元のレベルに復帰する信号波形となる。
【００３０】
図５は、パルス終了検出回路１７の一例を示したものであり、Ｔ型フリップフロップ１９と、Ｄ型フリップフロップ２０、およびＡＮＤゲート２１により構成されている。そして、Ｔ型フリップフロップ１９にはリセット端子、および反転リセット端子が備えられ、これらのリセット端子には、図６（ａ）に示すクロック信号が供給される。したがって、このＴ型フリップフロップ１９は、クロック信号の立上がりおよび立下がりで、リセットされる。
【００３１】
また、Ｔ型フリップフロップ１９のＴ入力には正電圧“Ｈ”が供給され、またクロック入力ＣＫには、前記コンパレータ出力（ｄ）が供給される。したがって、Ｔ型フリップフロップ１９は、クロック入力ＣＫにコンパレータ出力（ｄ）が供給されるタイミングにおいて、Ｑ端子および反転Ｑ端子の出力状態を反転させると共に、クロック信号の立上がりおよび立下がりにより、元の状態に復帰させる動作がなされる。したがって、Ｔ型フリップフロップ１９の反転Ｑ端子より、図６に示す駆動信号としてのＳＷオン／オフ信号（ｇ）が出力され、Ｑ端子より反転信号（ｅ）が出力される。
【００３２】
一方、Ｄ型フリップフロップ２０におけるＤ入力には、前記反転信号（ｅ）が供給される。また、Ｄ型フリップフロップ２０には、クロック入力端子ＣＫおよび反転クロック入力端子ＣＫが備えられ、両者にはクロック信号（ａ）が供給される。したがって、前記Ｄ型フリップフロップ２０は、クロック信号（ａ）の立上がり時および立下がり時におけるＤ入力、すなわち前記反転信号（ｅ）の状態をＱ端子から出力することになり、結果としてＱ端子からは、図６（ｆ）に示す昇圧オン／オフ信号を出力する。
【００３３】
そして、図６に示す昇圧オン／オフ信号（ｆ）と、ＳＷオン／オフ信号（ｇ）は、ＡＮＤゲート２０に入力されて、ＡＮＤゲート２０から駆動制限信号（ｈ）が出力される。
【００３４】
斯くして、図６に示すように制限信号生成手段が正常な動作状態においては、ＳＷオン／オフ信号（ｇ）と同一の駆動制限信号（ｈ）が、図４に示すスイッチング制御回路１２に供給されることになる。そして、この駆動制限信号（ｈ）は、コンバータの出力電圧に応じて生成される例えばＰＷＭ信号との論理積がとられ、パワーＦＥＴＱ１  のゲートに供給するようになされる。これにより、コンバータの出力に多大な負荷が加わった場合において、パワーＦＥＴＱ１  のゲートに供給されるスイッチング駆動信号のデューティを制限するように作用する。
【００３５】
ところで、すでに説明したように制限信号生成手段における例えば基準波形生成回路１４の故障により、ノコギリ波状の基準波形信号（ｃ）が出力されない場合、または図７（ｃ）に示すように、その立上がりが非常に緩慢になるなどの状態が発生した場合には、図４におけるコンパレータ１６の出力は、図７（ｄ）に示す状態となる。
【００３６】
これによると、図５に示すＴ型フリップフロップ１９の反転Ｑ端子からは、図７に示すＳＷオン／オフ信号（ｇ）がＯＮ状態に出力されるが、クロック信号（ａ）の立下がりによりリセットされる。一方、Ｄ型フリップフロップ２０のＱ出力端は、クロック信号（ａ）の立下がり時における図７に示す反転信号（ｅ）の状態を出力するために、Ｄ型フリップフロップ２０のＱ出力端からの昇圧オン／オフ信号は、図７（ｆ）に示すようにＯＮからＯＦＦになされる。
【００３７】
そして、図７に示す昇圧オン／オフ信号（ｆ）と、ＳＷオン／オフ信号（ｇ）は、ＡＮＤゲート２０に入力されて、ＡＮＤゲート２０から駆動制限信号（ｈ）が出力される。
【００３８】
したがって、図７にタイミング図として示した状態においては、クロック信号（ａ）の立上がりまたは立下がりのタイミングで、駆動制限信号（ｈ）の出力は消滅する（ローレベルになる）。この駆動制限信号（ｈ）は、前記したとおりコンバータの出力電圧に応じて生成される例えばＰＷＭ信号との論理積がとられるので、パワーＦＥＴＱ１  のゲートにスイッチング駆動信号が供給されるのが阻止される。すなわち、パワーＦＥＴＱ１  は強制的にオフ状態になされ、これによりコンバート動作は停止される。
【００３９】
それ故、前記した制限信号生成手段における例えば基準波形生成回路１４等に障害が発生している状態で、さらにコンバータに過負荷が加わった場合には、前記したように、コンバータがさらに重大な状態に陥るのを効果的に回避することができる。
【００４０】
なお、以上説明した実施の形態においては、制限信号生成手段はクロック信号の立上がりおよび立下がりの双方のタイミングにおいて基準波形信号を生成し、これに基づいて論理制御を行うようにしているが、図６（ａ）に示すクロック信号の周期を半分にして、クロック信号の立上がりのタイミングにおいてのみ、基準波形信号を生成し、同様な論理制御を行うようにしてもよい。
【００４１】
また、以上説明した実施の形態においては、チョッパー型昇圧形式を採用したコンバータを例示しているが、降圧型、反転型、さらにはスイッチング素子がオフ状態でエネルギーが伝達されるフライバック方式のＤＣ−ＤＣコンバータにも、この発明を採用することができる。
【００４２】
加えて、前記した実施の形態においては、コイルによる出力をダイオードを介して出力端子に導出するようにしているが、ダイオードに代えてトランジスタなどのスイッチング素子を用い、スイッチング素子によりオン・オフのタイミングを制御するいわゆる同期整流方式にこの発明を採用することもできる。
【図面の簡単な説明】
【図１】従来のＤＣ−ＤＣコンバータの一例を示したブロック図である。
【図２】図１に示すコンバータの正常時の動作を示すタイミング図である。
【図３】図１に示すコンバータの異常時の動作を示すタイミング図である。
【図４】この発明にかかるＤＣ−ＤＣコンバータの実施の形態を示したブロック図である。
【図５】図４に示したコンバータにおける制限信号生成手段の一部を構成するパルス終了検出回路の一例を示したブロック図である。
【図６】図４に示すコンバータの正常時の動作を示すタイミング図である。
【図７】図４に示すコンバータの異常時の動作を示すタイミング図である。
【符号の説明】
１１        分圧回路
１２        スイッチング制御回路
１３        クロック信号生成回路
１４        基準波形生成回路
１５        基準電圧生成回路
１６        コンパレータ
１７        パルス終了検出回路
１９        Ｔ型フリップフロップ
２０        Ｄ型フリップフロップ
２１        ＡＮＤゲート
Ｃ１          コンデンサ
Ｄ１  ，Ｄ２    ダイオード
Ｅ１          バッテリー（一次側電源）
Ｌ１          昇圧用コイル
Ｑ１          スイッチング素子
Ｒ１  ，Ｒ２    抵抗素子
Ｖｉｎ        電源入力端子
Ｖｏｕｔ        出力端子
【図１】
2004304862.tif 000003
【図２】
2004304862.tif 000004
【図３】
2004304862.tif 000005
【図４】
2004304862.tif 000006
【図５】
2004304862.tif 000007
【図６】
2004304862.tif 000008
【図７】
2004304862.tif 000009