(57)【要約】【課題】微細化が容易で、使用及び応用における広範な自由度を提供し、データスループットを大幅に向上する不揮発性の半導体記憶装置を提供する。【解決手段】メモリ素子を複数配列したメモリセルアレイ４２０と、外部ユーザが発行するコマンドを受け付け、プログラムメモリアドレスを発生するロジック回路を有するコマンドキューを備えたユーザインターフェース回路４４０と、マイクロコントローラと実行コードを格納するプログラムメモリを備えメモリセルアレイに対する操作を実行するアレイ制御回路４５０とを備え、メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなる。【選択図】  図２３
2004348790.tif 000002
【特許請求の範囲】
【請求項１】
メモリ素子をマトリクス状に配列してなるメモリセルアレイと、外部ユーザが発行するコマンドを受け付けるユーザインターフェース回路と、前記メモリセルアレイに対する操作を実行するアレイ制御回路と、を備えた半導体記憶装置であって、
前記ユーザインターフェース回路は、受け付けた前記コマンドを格納する記憶手段とプログラムメモリアドレスを発生するロジック回路を有するコマンドキューを備えてなり、
前記アレイ制御回路は、前記ユーザインターフェース回路から前記プログラムメモリアドレスを受け取るために前記ユーザインターフェース回路と接続し、マイクロコントローラと前記プログラムメモリを備え、
前記プログラムメモリは、前記マイクロコントローラによって選択的に実行可能なコードを構成するために、前記外部ユーザによってプログラム可能であり、前記プログラムメモリアドレスは、前記プログラムメモリ中の前記マイクロコントローラが実行すべきコードの場所を特定し、
前記マイクロコントローラは、前記メモリセルアレイに対して、前記プログラムメモリ中の前記コードに対応した操作を実行し、
前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置。
【請求項２】
前記ユーザインターフェース回路は、実行すべき前記コマンドを受け付けるコマンドステートマシンを備え、
前記コマンドステートマシンは、前記コマンドを実行するための前記プログラムメモリアドレスと前記コードを受け取るために前記アレイ制御回路を起動することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ユーザインターフェース回路は、前記アレイ制御回路により実行される各コマンドに対する前記アレイ制御回路の前記プログラムメモリ内へのオフセットベクタを特定するジャンプテーブルを備え、
前記オフセットベクタは、前記コマンドに応答して実行すべき前記コードの場所を指示することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記プログラムメモリの更新を実施するために前記アレイ制御回路によって実行されるコードを受け取り、一時的に保存するための少なくとも１つのページバッファを備えることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記コマンドは、少なくとも前記メモリセルアレイに対する書込み及び消去動作に関するコマンドを含むことを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記メモリ機能体が、少なくとも一部を前記拡散領域の一部にオーバーラップするように形成されてなることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
【請求項７】
前記メモリ機能体が、電荷を保持する機能を有する膜を備え、前記電荷を保持する機能を有する膜の表面が、前記ゲート絶縁膜の表面と略平行に配置されてなることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
前記電荷を保持する機能を有する膜が、前記ゲート電極の側面と略平行に配置してなることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記メモリ機能体が、前記電荷を保持する機能を有する膜と前記チャネル領域又は前記半導体層とを隔てる絶縁膜を有し、前記絶縁膜が、前記ゲート絶縁膜よりも薄く、且つ、０．８ｎｍ以上の膜厚を有することを特徴とする請求項７または８に記載の半導体記憶装置。
【請求項１０】
前記メモリ機能体が、前記電荷を保持する機能を有する膜と前記チャネル領域又は前記半導体層とを隔てる絶縁膜を有し、前記絶縁膜が、ゲート絶縁膜よりも厚く、且つ、２０ｎｍ以下の膜厚を有することを特徴とする請求項７または８に記載の半導体記憶装置。
【請求項１１】
請求項１〜１０の何れか１項に記載の半導体記憶装置を備えたことを特徴とする表示装置。
【請求項１２】
請求項１〜１０の何れか１項に記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、表示装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置並びにそのような半導体記憶装置を備えた表示装置及び携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図２９に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００３】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図３０に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００４】
【特許文献１】特開平５−３０４２７７
【０００５】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００６】
本発明は、上記問題点に鑑みなされたものであり、微細化が容易な半導体記憶装置及び携帯電子機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、外部ユーザが発行するコマンドを受け付けるユーザインターフェース回路と、前記メモリセルアレイに対する操作を実行するアレイ制御回路と、を備えた半導体記憶装置であって、前記ユーザインターフェース回路は、受け付けた前記コマンドを格納する記憶手段とプログラムメモリアドレスを発生するロジック回路を有するコマンドキューを備えてなり、前記アレイ制御回路は、前記ユーザインターフェース回路から前記プログラムメモリアドレスを受け取るために前記ユーザインターフェース回路と接続し、マイクロコントローラと前記プログラムメモリを備え、前記プログラムメモリは、前記マイクロコントローラによって選択的に実行可能なコードを構成するために、前記外部ユーザによってプログラム可能であり、前記プログラムメモリアドレスは、前記プログラムメモリ中の前記マイクロコントローラが実行すべきコードの場所を特定し、前記マイクロコントローラは、前記メモリセルアレイに対して、前記プログラムメモリ中の前記コードに対応した操作を実行し、前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【０００８】
更に、本発明に係る半導体記憶装置は、前記ユーザインターフェース回路は、実行すべき前記コマンドを受け付けるコマンドステートマシンを備え、前記コマンドステートマシンは、前記コマンドを実行するための前記プログラムメモリアドレスと前記コードを受け取るために前記アレイ制御回路を起動することを特徴とする。
【０００９】
また、本発明に係る半導体記憶装置は、前記ユーザインターフェース回路は、前記アレイ制御回路により実行される各コマンドに対する前記アレイ制御回路の前記プログラムメモリ内へのオフセットベクタを特定するジャンプテーブルを備え、前記オフセットベクタは、前記コマンドに応答して実行すべき前記コードの場所を指示することを特徴とする。
【００１０】
更に、本発明に係る半導体記憶装置は、前記プログラムメモリの更新を実施するために前記アレイ制御回路によって実行されるコードを受け取り、一時的に保存するための少なくとも１つのページバッファを備えることを特徴とする。
【００１１】
また、本発明に係る半導体記憶装置は、前記コマンドが、少なくとも前記メモリセルアレイに対する書込み及び消去動作に関するコマンドを含むことを特徴とする。
【００１２】
上記特徴の本発明に係る半導体記憶装置によれば、メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなるので、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となる。
【００１３】
また、本発明に係る半導体記憶装置のメモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路を備えた半導体記憶装置を形成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、このメモリ素子と上記周辺回路を備えた半導体記憶装置の歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【００１４】
更に、本発明に係る半導体記憶装置によれば、使用及び応用における広範な自由度を提供し、処理される動作の全体としてスループットを大幅に向上する半導体記憶装置を提供できる。また、本発明に係る半導体記憶装置を利用するマイクロプロセッサのオーバーヘッドを最小化でき、誤動作やメモリセルアレイの過消去等の心配もなくなる。また、本発明に係る半導体記憶装置の構成要素が相互に協働してメモリセルアレイに対する動作に対するあらゆる機能を提供する。
【００１５】
本発明に係る半導体記憶装置のユーザインターフェース回路は、マイクロプロセッサ等の外部ユーザからバスを介してアドレス、コマンド、データ情報を受け取り、アレイ制御回路に対してコマンドを発行し、ユーザインターフェース回路が発行したコマンドによって特定される消去、書込み動作をアレイ制御回路が実行する。アレイ制御回路はメモリセルアレイ及び特定された動作を実行するための電圧（書込み電圧並びに消去電圧等）をユーザインターフェース回路から独立して制御する。この結果、非常な自由度が達成され、ユーザインターフェース回路は様々なユーザコマンドを受け付け、実行のためにアレイ制御回路に転送されるコマンドのシーケンスを制御することができる。命令のパイプライン化も可能となり、最大のスループットを提供できる。更に、アレイ制御回路はプログラムメモリに格納されたコードに基づいて動作を実行する。従って、プログラムメモリ内のマイクロコードを単に修正するだけで、ハードウェアの変更なしで、新たなコマンドを追加すること、並びに、既存のコマンドを変更することが可能となる。
【００１６】
さらに、本発明によれば、上記に記載の半導体記憶装置を備えた表示装置又は携帯電子機器が提供される。
【００１７】
このような構成によれば、例えば、本発明の半導体記憶装置を表示パネルの製造後に、表示ばらつきを補正するための情報記憶に用いた場合には、表示装置の製品間において均一な画質を得ることができる。しかも、メモリ素子と論理回路の混載プロセスが簡易なので、製造コストを抑制することができるとともに、高速読出し動作により、動作速度を向上させることができ、安価で、かつ高性能の表示装置又は携帯電子機器を得ることができる。
【００１８】
【発明の実施の形態】
本発明に係る半導体記憶装置は、主として、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、外部ユーザが発行するコマンドを受け付けるユーザインターフェース回路と、前記メモリセルアレイに対する操作を実行するアレイ制御回路とを備えて構成される。
【００１９】
メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００２０】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００２１】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００２２】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００２３】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２４】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２５】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２６】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２７】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２８】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００２９】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００３０】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００３１】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００３２】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込み・消去ができ、好ましい。
【００３３】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００３４】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３５】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３６】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３７】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３８】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００３９】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（ＯｘｉｄｅＮｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００４０】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４１】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４２】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４３】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４４】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００４５】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４６】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４７】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００４８】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００４９】
以下に、本発明の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００５０】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５１】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５２】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００５３】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００５４】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５５】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５６】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００５７】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００５８】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００５９】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００６０】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００６１】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００６２】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６３】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６４】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６５】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６６】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００６７】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００６８】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００６９】
次に、図８に示すメモリ素子を例として、本発明のメモリ素子の形成方法を説明する。まず、公知の手順で、半導体基板２１１上にゲート絶縁膜２１４及びゲート電極２１７を形成する。続いて、半導体基板２１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜２４１を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜２４１上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜２４２をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜２４３をＣＶＤ法により堆積する。
【００７０】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁に記憶素子サイドウォールスペーサ状に形成する。
【００７１】
その後、ゲート電極２１７及び記憶素子サイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）２１２、２１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００７２】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００７３】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７４】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００７５】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７６】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００７７】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７８】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００７９】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００８０】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００８１】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００８２】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００８３】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８４】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８５】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８６】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８７】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８８】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００８９】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００９０】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００９１】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００９２】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【００９３】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００９４】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００９５】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００９６】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００９７】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００９８】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００９９】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１００】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１０１】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１０２】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１０３】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１０４】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１０５】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１０６】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０７】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１０８】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１０９】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１１０】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１１１】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１１２】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１１３】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１１４】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１５】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１１６】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１１７】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１１８】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１１９】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１２０】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１２１】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１２２】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１２３】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１２４】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３０）と大きく異なる。
【０１２５】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１２６】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１２７】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１２８】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイ構成に関する。
【０１２９】
図２０に、メモリセルアレイ５２１の一構成例を示す。図２０において、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、Ａ１〜Ａ５、Ｂ１〜Ｂ５はビット線である。ここで、各メモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２０中では、メモリ素子５０１ａＡ１のみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１３０】
図２０に例示するメモリセルアレイ構成では、ビット線が隣り合う列に属するメモリ素子間で共有されているので、メモリ素子の高集積度での配列が可能となり、記憶容量の大容量化に適している。具体的には、ビット線Ａ２〜Ａ４、Ｂ２〜Ｂ４が共有されている。なお、本実施の形態では４列のメモリ素子が１ブロックを構成しているが、その列数はこれに限定されない。
【０１３１】
また、上記各ビット線は、上述の実施の形態１で図３〜図７を用いて説明したメモリ素子の書込み、消去及び読出し動作で使用する第１及び第２のビット線に該当する。ここで、選択されたメモリ素子の２つのメモリ機能体の何れに対して、書込み、消去または読出し動作を行うかにより、選択されたメモリ素子に接続する２本のビット線の何れか一方が第１のビット線となり、他方のビット線が第２のビット線となる。書込み、消去及び読出しの各動作において、選択されたメモリ素子に接続するワード線及び２本のビット線に印加される電圧は、上述の実施の形態１で説明した通りであり、重複した説明は割愛する。尚、メモリ素子を非選択状態、つまり、書込み、消去及び読出し動作とならないようにするには、ワード線の電圧を０Ｖ（メモリ素子のゲート絶縁膜下にチャネルを形成しないゲート電圧）を印加するか、または、メモリ素子に接続する２本のビット線間の電圧差を書込み、消去及び読出し動作とならない電圧差とするかの、少なくとも何れかの状態とする必要がある。従って、選択されたメモリ素子と同一ワード線の非選択メモリ素子の場合は後者の方法により、また、選択されたメモリ素子と同一ビット線の非選択メモリ素子の場合は前者の方法により、また、選択されたメモリ素子とワード線もビット線も同一でない非選択メモリ素子の場合は、両方の方法により非選択状態となる。
【０１３２】
ここで、図示しないが、ワード線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ワード線を駆動する回路が接続する。また、ビット線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ビット線を駆動する回路、及び、読出し動作において、第２のビット線に流れるドレイン電流を検出してメモリ機能体の記憶状態を読み出すセンスアンプ回路が接続する。尚、センスアンプ回路としては公知の差動増幅回路等を応用して実現できる。
【０１３３】
また、本実施の形態の半導体記憶装置によれば、上述の如く、ビット線が隣り合う列に属するメモリ素子に共有されているので、集積度を大幅に向上することができ、その結果、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。尚、本発明の半導体記憶装置のメモリアレイセル構成としては、図２０に例示した構成以外であっても構わない。
【０１３４】
本実施の形態の半導体記憶装置は、ロジックトランジスタが同じ半導体チップ上に混載されていることが好ましい。
本実施の形態のメモリ素子を形成するための手順は、通常の標準トランジスタ形成プロセスと非常に親和性の高いものとなっているため、半導体記憶装置、つまり、メモリ素子とロジックトランジスタとを混載するプロセスは非常に簡便なものとなる。ロジック回路部やアナログ回路部を構成する標準トランジスタは、図２１に示すように、通常、半導体基板７１１上にゲート絶縁膜７１２を介して、絶縁膜からなるサイドウォールスペーサ７１４をその側壁に有するゲート電極７１３が形成され、ゲート電極７１３の両側にソース領域７１７及びドレイン領域７１８が形成されている。ソース領域７１７及びドレイン領域７１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域７１９を有する。したがって、この標準トランジスタは、半導体記憶装置のメモリ素子の構成と近似しており、標準トランジスタをメモリ素子に変更するためには、例えば、サイドウォールスペーサ７１４にメモリ機能部としての機能を付加し、ＬＤＤ領域７１９を形成しないのみでよい。
【０１３５】
より具体的には、サイドウォールスペーサ７１４を、例えば、図８のメモリ機能体２６１、２６２と同様の構造に変更すればよい。この際、シリコン酸化膜２４１、２４３、シリコン窒化膜２４２の膜厚構成比はメモリ素子が適切な動作をするように適宜調整することができる。標準ロジック部を構成するトランジスタのサイドウォールスペーサが、例えば、図８のメモリ機能体２６１、２６２と同様な構造であったとしても、サイドウォールスペーサ幅（すなわちシリコン酸化膜２４１、２４３とシリコン窒化膜２４２のトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことはない。
【０１３６】
また、標準ロジック部を構成するトランジスタにＬＤＤ領域を形成するためには、ゲート電極を形成した後であってメモリ機能体（サイドウォールスペーサ）を形成する前に、ＬＤＤ領域形成のための不純物注入を行なえばよい。したがって、ＬＤＤ領域形成のための不純物注入を行なう際に、メモリ素子をフォトレジストでマスクするのみで、メモリ素子と標準トランジスタとを同時に形成することができ、容易に混載することができる。
【０１３７】
なお、従来技術のフラッシュメモリは、その形成プロセスが標準ロジックプロセスと著しく異なる。それゆえ、フラッシュメモリを不揮発性メモリとして用いてロジック回路やアナログ回路と混載した従来の場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、ロジック回路やアナログ回路と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、製造コストが削減され、ひいては、安価で、信頼性の高い半導体記憶装置を得ることができる。
【０１３８】
（実施の形態１１）
次に、例えば、上記実施の形態１０に例示したような実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた半導体記憶装置であって、外部ユーザが発行するコマンドを受け付けるユーザインターフェース回路と、前記メモリセルアレイに対する操作を実行するアレイ制御回路とを備えて構成される本発明に係る半導体記憶装置の実施の形態につき説明する。ここで、外部ユーザとは、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）と外部データバスや外部アドレスバスを介して接続し本発明装置を利用する外部装置（ＣＰＵや他のメモリデバイス等）を意味する。
【０１３９】
図２２に、本発明装置３１０〜３１４を用いたコンピュータシステム３００のブロック構成を示す。コンピュータシステム３００は、中央演算処理ユニット（ＣＰＵ）３０２、主記憶サブシステム３０４、及び、１または複数の本発明装置３１０〜３１４を備えて構成される。ＣＰＵ３０２はユーザバス３０６を介して、主記憶サブシステム３０４及び本発明装置３１０〜３１４と通信する。
【０１４０】
本発明装置３１０〜３１４は、コンピュータシステム３００に対し、不揮発性でランダムアクセス可能な大容量データ記憶装置を提供する。ここで、本発明装置３１０〜３１４の個数は、コンピュータシステム３００で必要とされる不揮発性のランダムアクセス可能な記憶容量と、本発明装置３１０〜３１４の単体の記憶容量で決定される。ＣＰＵ３０２は、ユーザバス３０６を介して読み出しサイクルを生成して本発明装置３１０〜３１４の記憶内容を読み出す。また、ＣＰＵ３０２は、書込みコマンドと書込みデータブロックを、ユーザバス３０６を介して本発明装置３１０〜３１４に転送して本発明装置３１０〜３１４の書込みを行う。
【０１４１】
図２３に、本発明装置３１０のブロック構成を示す。本発明装置３１０は、メモリセルアレイ４２０、ユーザインターフェース回路４４０、アレイ制御回路４５０、ページバッファ回路４７０、制御レジスタ回路４８０〜４８５、読出し／書込み経路回路４３０を備えて構成されている。メモリセルアレイ４２０は、不揮発性でランダムアクセス可能な大容量データ記憶装置を提供するものであり、例えば、前述の実施の形態１０で図２０に例示したようなメモリセルアレイ５２１のアレイ構成を使用して構成することができる。また、メモリセルアレイ４２０を構成するメモリセルは、上述の実施の形態１〜８に記載のメモリ素子を用いて構成することができる。一実施例として、メモリセルアレイ４２０は、３２のアレイブロックに分割されて構成される。
【０１４２】
本発明装置３１０はユーザバス３０６と接続している。ユーザバス３０６は、ユーザアドレスバス４０２とユーザデータバス４０４とユーザ制御バス４０６より構成される。ユーザインターフェース回路４４０は、データ、コマンド、及び、アドレス情報をマイクロプロセッサ等のマスター装置から受け取り、当該情報をバッファに保存する。ここで、当該各バッファは、マスター装置から複数の要求を受け取ることができ、ユーザインターフェース回路４４０によって判断処理されるように複数のバッファで構成されるのが好ましい。また、アレイ制御回路４５０の状態に基づいて、特定のコマンドは高優先順位にすることができ、緊急な実行を受けるためにアレイ制御回路４５０で現在実行中のコマンドと前後関係を交替させることができる。ユーザインターフェース回路４４０は、更に、アレイ制御回路４５０からステータス情報を受け取り、引き続きマスター装置に当該情報を提供することができる。
【０１４３】
ユーザインターフェース回路４４０は、ユーザバス３０６を介して通信された操作要求を受け取り、処理することにより、ユーザバス３０６を介するメモリセルアレイ４２０へのアクセスを可能にしている。ユーザインターフェース回路４４０において操作要求を受信すると、ユーザバス３０６から受け取ったそのアドレス、データ、及び、コマンド情報をユーザインターフェース回路４４０内に設けられたバッファに保存する。操作要求が書込み或いは消去コマンドのようなアレイ制御回路操作の場合、ユーザインターフェース回路４４０が受け取ったコマンドとデータは、キュー（待ち行列）バス４４１を介して要求されたコマンドを実行すべく、アレイ制御回路４５０に引き続き転送される。アドレス情報は、ユーザインターフェース回路４４０によってマルチプレクサ４３５を介して読出し／書込み経路回路４３０に転送され、アドレス線４３６を介して通信されたアドレスにおいてコマンド実行される。読出し動作は、アレイ制御回路４５０が動作していないときに許可される。ユーザインターフェース回路４４０は、読出し／書込み経路回路４３０に読出しアドレスを転送し、メモリセルアレイ４２０から読み出したデータを出力するように出力マルチプレクサ４４５を設定する。
【０１４４】
ユーザインターフェース回路４４０とアレイ制御回路４５０は、両回路４４０，４５０からアクセス可能なページバッファ４７０を共有する。このページバッファ４７０は、本発明装置３１０に対し多様な動作を可能にする。例えば、十分な量のデータを蓄積して当該データをメモリセルアレイ４２０に連続的に書き込み、結果として書込みスループットを向上させるために、ページバッファ４７０をメモリセルアレイ４２０に書き込むデータをバッファするために用いることができる。
【０１４５】
上述の通り、ページバッファ４７０はユーザインターフェース回路４４０とアレイ制御回路４５０は両回路４４０，４５０からアクセス可能である。例えば、ページバッファ４７０は、メモリセルアレイ４２０への高速書込み動作を処理するために用いられる。データは好ましくは、後続のアレイ書込み動作のために、ユーザインターフェース回路４４０によってページバッファ４７０に取り込まれる。２つのページバッファに存在するデータをメモリセルアレイ４２０に書き込むユーザコマンドは、他のアレイ制御回路コマンドと同様に、ユーザインターフェース回路４４０のキュー（待ち行列）構造を通して順番待ちできる。ページバッファ４７０に保持されたデータを用いてこれらのコマンドを実行することにより、メモリセルアレイ４２０への書込み動作がなされる。つまり、ユーザは１つのページバッファをロードし、そのページバッファの内容を使用するアレイ制御回路コマンドを発行し、次に、ユーザインターフェース回路４４０が最初のアレイ制御回路コマンドが発行された後に有効とした第２のページバッファをロードすることができる。
【０１４６】
ページバッファ４７０は、好適な一実施例として、１２８×１９×２のＳＲＡＭセルアレイで構成される。ページバッファ４７０は幾つかの操作モードを備え、ユーザインターフェース回路４４０とアレイ制御回路４５０からアクセス可能である。操作モードに依存して、８ビット、１６ビット或いは１９ビットメモリとして構成される。また、操作モードは、ページバッファ４７０が１つの連続したメモリプレーンか２つのメモリプレーンかを制御できる。各プレーンは同時にアクセス可能である。テストモードでない時、ページバッファ４７０は２つのメモリプレーンに分割されているのが好ましい。この２プレーン構造によれば、アレイ制御回路４５０が半分のメモリに読出し／書込みアクセスをし、ユーザインターフェース回路４４０が他方の半分のメモリに同アクセスをするということを可能にする。当該アクセス可能な半分は固定されておらず、寧ろ、当該プレーンのオーナーシップは交互に交替可能である。例えば、この手法は、メモリセルアレイ４２０のページ書込みのためにアレイ制御回路４５０に１ページ分のデータをユーザインターフェース回路４４０が転送する場合に利用できる。最初にユーザインターフェース回路４４０がページバッファ４７０の１プレーンをデータで埋めて、次に、アレイ制御回路４５０に対し、ページ書込みを実行するようにコマンド（ジャンプオフセット）を発行する。内部ロジックと制御信号の使用を通して、適切なコマンドを受け取ると、アレイ制御回路４５０はホストＣＰＵが丁度ロードしたプレーンを指示し、ユーザインターフェース回路４４０がデータを書き込む他方のプレーンの制御を取る。それ故、独立してアクセス可能なプレーンが２つあり、データスループットを向上すべく、データをメモリセルアレイ４２０に連続的に書き込むように、ページバッファ書き込みはパイプライン処理され順序付けられる。
【０１４７】
ページバッファ４７０は、種々の目的で、アレイ制御回路４５０のアルゴリズムによって利用される。例えば、マルチブロック消去アルゴリズム（複数のアレイブロックを消去するアルゴリズム）はページバッファ４７０を用いて、マルチブロック消去情報を保存することができ、その結果、マルチブロック消去動作中の割り込みを提供できるようになる。アレイ制御回路４５０は、更に、パイプライン書込みのためのジャンプオフセット、データ、及び、アドレス情報を保存するのにページバッファ４７０を利用できる。外部ユーザは、ユーザインターフェース回路４４０を介して、ページバッファ４７０を高速の読出し・書込みメモリとしてそれ自身を利用できる。テストモード中は、アレイ制御回路４５０はページバッファ４７０に格納されたインストラクションを実行するように指示されることも可能である。ページバッファ４７０はそれ故、アレイ制御回路４５０のためのマイクロコードの格納場所として機能する。当該テストモードの時、ページバッファ４７０の構成は、好ましくは、１つの連続的なプレーンに再構築される。
【０１４８】
アレイ制御回路４５０は、中央制御バス４００を通して、メモリセルアレイ４２０の書込み、消去、ベリファイ（前記２つの動作の検証）に必要な異なる様々な構成要素を制御する。アレイ制御回路４５０は、メモリセルアレイ４２０に対し書込み、消去、並びに、その他の動作を実行する専用縮小命令セットプロセッサである。アレイ制御回路４５０は、算術論理演算ユニット、汎用レジスタ、制御ストア、制御シーケンサを備える。アレイ制御回路４５０は、動作実行に必要な命令を実行するためのプログラムメモリの適切な場所にアクセスするために、キューバス４４１を介して受け取った情報を使用する。アレイ制御回路４５０は、メモリセルアレイ４２０のメモリ素子に書込み・消去用電圧を印加するために、読出し／書込み経路回路４３０のメモリセル電圧回路を順序付けるための遂行アルゴリズムを実行する。アレイ制御回路４５０は、前記メモリセル電圧回路を制御し、中央制御バス４００を介して制御レジスタ回路４８０〜４８５にアクセスすることによりメモリセルアレイ４２０にアドレスする。
【０１４９】
読出し／書込み経路回路４３０は、メモリセルアレイ４２０にアクセスするための読出し経路回路と書込み経路回路を備える。より具体的には、読出し／書込み経路回路４３０は、書込み及び消去時に、メモリセルアレイ４２０の各ビット線、特に選択されたメモリセルのビット線に対し書込み電圧或いは消去電圧を駆動する書込み・消去負荷回路を備える。
【０１５０】
制御レジスタ回路４８０〜４８５は、専用制御レジスタのセットと読出し／書込み経路回路４３０に制御信号を発行する付属回路を備える。専用制御レジスタは中央制御バス４００を介して書き込まれ、読み出される。
【０１５１】
本実施の形態においては、中央制御バス４００を介して制御レジスタ回路４８０〜４８５にアクセスするために、制御アクセス回路４６０がユーザインターフェース回路４４０とアレイ制御回路４５０の両回路を活性化する。本発明装置３１０の通常モード時に、アレイ制御回路４５０は制御アクセス回路４６０を制御し、中央制御バス４００を介して制御レジスタ回路４８０〜４８５にアクセスする。
【０１５２】
本実施の形態では、制御アクセス回路４６０は、対応する書き込みデータとともに書込み制御信号とレジスタアドレスを、バス４５２を介して制御アクセス回路４６０に転送して専用制御レジスタの書込みを行う。そして、制御アクセス回路４６０は、アドレスされた専用制御レジスタに書き込むために、中央制御バス４００を介して書込みサイクルを発生する。アレイ制御回路４５０は、レジスタアドレスと読出し制御信号を、バス４５２を介して制御アクセス回路４６０に転送して専用制御レジスタの読出しを行う。そして、制御アクセス回路４６０は、アドレスされた専用制御レジスタを読み出すために、中央制御バス４００を介して読出しサイクルを発生する。
【０１５３】
例えば、制御レジスタ回路４８０は、専用制御レジスタと、制御信号群４９０に基づいて読出し／書込み経路回路４３０のメモリセル電圧回路を制御する回路を備える。制御レジスタ回路４８１は、制御レジスタと、制御信号群４９１に基づいて読出し／書込み経路回路４３０の特別なコラムアクセス回路（ビット線アクセス用）を制御する回路を備える。制御レジスタ回路４８２は、読出し／書込み経路回路４３０からの状態信号群４９２を検出及びラッチするための読出し専用レジスタのセットを備える。制御レジスタ回路４８３は、制御レジスタと、制御信号群４９３に基づいて読出し／書込み経路回路４３０の読出し経路回路を制御する回路を備える。制御レジスタ回路４８４は、ページバッファ４７０のテストモード群を制御するレジスタを備える。制御レジスタ回路４８５は、制御信号群４９５に基づいてメモリセルアレイ４２０の特別テスト特性を制御するレジスタを備える。
【０１５４】
ユーザインターフェース回路４４０は、読出し／書込み経路回路４３０への入力アドレスを選択するために入力アドレスマルチプレクサ４３５を制御する。選択された入力アドレス４３６は、ユーザアドレスバス４０２上の入力バッファ（図示せず）により検出されたアドレスか、ユーザインターフェース回路４４０からのラッチされたアドレス４３７の何れかである。入力アドレス４３６は、制御レジスタ回路４８４中の制御レジスタをプログラムすることにより無効化される。
【０１５５】
ユーザインターフェース回路４４０は、ユーザデータバス４０４を介した出力データの転送用のソースを選択するために出力データマルチプレクサ４４５を制御する。選択された出力データは、読出し／書込み経路回路４３０からのメモリセルアレイデータ４４６、ページバッファ４７０からのページバッファデータ４４７、或いは、ユーザインターフェース回路４４０内に具備されたブロックステータスレジスタ群からのブロックステータスレジスタ（ＢＳＲ）データ４４８の何れかである。即ち、データを要求した装置は、本発明装置３１０の状態に関するステータス情報と同様にメモリセルアレイ４２０からのデータを受け取ることができる。
【０１５６】
それ故、ＣＰＵ３０２は、ユーザ制御バス４０６を介して読出しサイクルを送信しながら、ユーザアドレスバス４０２を介してアドレスを転送することによりメモリセルアレイ４２０の読出しを行う。ユーザインターフェース回路４４０は、当該読出しサイクルを検出して、入力アドレスマルチプレクサ４３５に、当該アドレスをユーザアドレスバス４０２から読出し／書込み経路回路４３０の行及び列デコード回路へ転送させる。更に、ユーザインターフェース回路４４０は、出力データマルチプレクサ４４５に、読出し／書込み経路回路４３０のアドレスされた読出しデータをユーザデータバス４０４に向けて転送させる。
【０１５７】
ＣＰＵ３０２は、ユーザバス３０６を介してユーザインターフェース回路４４０に書込みコマンドとデータを転送するための書込みサイクルを生成して、メモリセルアレイ４２０にデータを書き込む。ユーザインターフェース回路４４０は、その書込みコマンドを検証して、その書込みコマンドとアドレスとデータパラメータをアレイ制御回路４５０（の待ち行列）にキューする。アレイ制御回路４５０は、特定されたアドレスのメモリセルアレイ４２０に特定されたデータを書き込むことにより書込み動作を実行する。
【０１５８】
ＣＰＵ３０２は、状況に応じて、ユーザバス３０６を介してページバッファ４７０に書込みデータを転送するための書込みサイクルを生成して、メモリセルアレイ４２０にデータを書き込む。そして、ＣＰＵ３０２は、ページバッファを用いた書込みコマンドをユーザインターフェース回路４４０に転送する。ユーザインターフェース回路４４０はそのページバッファを用いた書込みコマンドを検証して、そのページバッファを用いた書込みコマンドをアレイ制御回路４５０（の待ち行列）にキューする。アレイ制御回路４５０は、ページバッファ４７０からデータを読み出し、その書込みデータをメモリセルアレイ４２０に書き込むことにより、当該ページバッファを用いた書込みコマンドを実行する。
【０１５９】
ページバッファ４７０は２つのスタティックランダムアクセスメモリ（ＳＲＡＭ）プレーンで構成される。この２つのＳＲＡＭプレーンはプレーン０とプレーン１からなる。ユーザインターフェース回路４４０は、プレーン０とプレーン１のページバッファリソースをアレイ制御回路４５０によって処理されるユーザコマンドに配分する。ユーザインターフェース回路４４０は、また、プレーン０とプレーン１のページバッファリソースをユーザアクセスにも配分する。プレーン０とプレーン１のページバッファリソースは限定されたリソースとして参照されることもある。
【０１６０】
ユーザインターフェース回路４４０は、３２個のブロックステータスレジスタ（ＢＳＲ）を備えている。各ＢＳＲは、３２分割されたメモリセルアレイ４２０の各アレイブロックに夫々対応している。アレイ制御回路４５０は、メモリセルアレイ４２０の各アレイブロックの状態を示す状態ビットをブロックステータスレジスタ内に保持する。ＣＰＵ３０２は、ユーザバス３０６を介してＢＳＲの内容を読み出す。
【０１６１】
ユーザインターフェース回路４４０は、コマンドを発行するユーザ或いはマイクロプロセッサと選択されたコマンドを実行するアレイ制御回路４５０との間の調停機能を果たす。例えば、ユーザインターフェース回路４４０は、アレイ制御回路４５０の現在の状態においてユーザの要求した動作が有効か否かを判断する。ユーザインターフェース回路４４０は、ユーザバス３０６を介してコマンドとアドレス情報を入力として受け取り、アレイ制御回路４５０が実行すべき動作を決定する。更に、ユーザインターフェース回路４４０は、アドレスとデータのキューイング、ステータスレジスタへのユーザアクセス、及び、出力マルチプレクサ４４５を制御する。
【０１６２】
図２４に、ユーザインターフェース回路４４０のブロック構成を示す。図２４を参照して説明すれば、コマンドステートマシン６００は、ＣＰＵ３０２がユーザバス３０６を介して提出したコマンド要求に基づいて、実行すべき動作を決定する。コマンドの類型としては、ステータスレジスタ、テストモード、及び、ページバッファ動作と同様に、アレイ動作を含む。コマンドステートマシン６００は、当該回路内でエンコードされたアルゴリズムを通して、正当なコマンドシーケンス、欠陥のあるコマンドシーケンスからユーザを締め出す方法、アレイ制御回路４５０を開始及び割り込む方法を知っている。その動作がアレイ制御回路４５０で実行されるものである場合は、コマンドはアレイ制御回路４５０に転送される。読出し動作が実行される場合は、コマンドステートマシン６００はアドレスを読出し／書込み経路回路４３０に送出する。コマンドステートマシン６００は、出力データマルチプレクサ４４５（図２３参照）を通過した出力において得られるデータと、入力アドレスマルチプレクサ４３５（図２３参照）への入力を制御する。更に、コマンドステートマシン６００は、ステータスレジスタ６６０へのアクセスを制御する。また、コマンドステートマシン６００は、ユーザバス３０６を介して受け取ったユーザコマンド入力を理解し、そのユーザコマンド入力を実行するために実行しなければならない手順を本発明装置３１０の他の回路部分に対して命令する回路である。
【０１６３】
要求されたコマンドがアレイ制御回路４５０で実行されないコマンド、例えば、アレイ読出しまたはステータスレジスタ読出し等である場合は、ユーザインターフェース回路４４０は、当該要求されたコマンドを実行するための適切な制御信号を発行する。受け取ったコマンド要求がアレイ制御回路４５０で実行されるコマンドである場合は、ユーザインターフェース回路４４０で受け付けたコマンド要求のコマンドコード代表値が、ユーザインターフェース回路４４０内にあるアレイ制御回路４５０のジャンプテーブル（図示せず）へのインデックスを生成するために用いられる。受け取ったコマンドに依存して、前記ジャンプテーブルに格納され、該コマンドコードにマップされたオフセットベクタがアレイ制御回路４５０に送られ、アレイ制御回路４５０がコマンドを実行するためのアルゴリズム用のコードをアドレスするために当該オフセットベクタを用いる。好ましくは、オフセットベクタは、コマンド実行を開始する実際のプログラムメモリアドレスを決定するために、プログラムメモリの最初の３２のロケーションの１つを参照する。本実施の形態では、４つの異なる分類の１２８個のコマンドまで、ユーザインターフェース回路４４０によって受け付けられ処理することができる。
【０１６４】
本実施の形態では、ジャンプテーブルは、好ましくは、複数のコマンドを単一のオフセットベクタにマップするように構成する。当該オフセットベクタの二重性は、コマンドの複数の分類が、用いられるハードウェア構成によって区別され、同じアレイ制御回路４５０のアルゴリズムにマップすることを可能にする。それ故、ユーザインターフェース回路４４０またはアレイ制御回路４５０の変更なしで複数のハードウェア構成をサポートできる。この点については、コマンドコード変換機構が適切なハードウェア制御信号と、アレイ制御回路４５０と連絡する適切なオフセットベクタを発生する。
【０１６５】
好ましくは、コマンドコードは、ハードウェア制御信号発生のためにコマンドステートマシン６００によって受け取られる。そのコマンドは、その後、動作キュー６２０への出力の前にコマンドコードのオフセットベクタへの変換のためのジャンプテーブルを含む一時コマンド／アドレス／データキュー６１０に転送される。発生されるハードウェア制御信号の種類は、システム（本発明装置３１０）の構成に依存する。例えば、本実施の形態では、ハードウェア制御信号は、ページバッファ４７０が使用されているか否か、何れのページバッファが使用されているか、そして、動作は８ビットまたは１６ビットの何れの動作として実行されるかを特定するために発生される。
【０１６６】
図２５には２つのユーザコマンドにつき抜粋して例示しているが、それ以外に、幾つかのコマンドコードとアレイ制御オフセットベクタが、アレイ制御回路４５０によって実行されるカスタムアルゴリズム用に割り当てられている。本発明装置３１０をカスタマイズするには、そのカスタムアルゴリズムを実行するコードを単純にアレイ制御回路４５０のプログラムメモリにロードするだけでよい。従って、本発明装置３１０は、特定のユーザアプリケーションに特化したコマンドを実行可能にカスタマイズされる。更にコマンドセットは順応性があり、ユーザインターフェース回路４４０の変更を伴わずに、新規のコマンドの追加や既存のコマンド機能の変更が可能である。
【０１６７】
異なるプログラムメモリロケーションを参照するプログラムメモリ中の最初の３２のロケーションに格納されたプログラムメモリアドレスを修正するだけで、コマンド機能を簡単に変更できる。更に、アレイ制御回路４５０の機能は、製造時に本発明装置３１０に付与されたアルゴリズムに限定されない。つまり、本発明装置３１０は、製造後にアレイ制御アルゴリズムの更新、調整、追加可能な可変プログラムメモリとして、更新可能なプログラムメモリを提供する。好ましくは、ＣＰＵ（外部ユーザ）が発行したプログラムメモリ更新用に予め決められたコマンドを通して、プログラムメモリは更新される。ユーザインターフェース回路４４０は、当該コマンドを受け付けて、ページバッファ４７０に一時的に格納されているプログラムメモリ更新用のアルゴリズムをアレイ制御回路４５０に実行させる。当該要領で、アルゴリズムの開始アドレス及びアルゴリズム自体が変更、消去、追加され得る。例えば、プログラムメモリは外部ユーザから受け取った新規なアルゴリズムに更新することができる。
【０１６８】
コマンドがアレイ制御回路４５０で実行されるコマンドである場合は、当該コマンド、アドレス、及び、データ情報は、ユーザインターフェース回路４４０の処理のために一時キュー６１０に提供される。特に、一旦コマンド、アドレス、及び、データ情報が一時キュー６１０内に受け取られ、当該コマンドがオフセットベクタに変換されると、当該情報は動作キュー６２０に転送される。アレイ制御コマンドがコマンドステートマシン６００に提供されると、コマンドステートマシン６００は、当該コマンドとアドレス／データ情報を一時キュー６１０に転送し、引き続き、一時キュー６１０がそれらを動作キュー６２０に転送する。一時キュー６１０は、動作キュー６２０が動作中のキューの１つにコマンドを受け入れ可能になるまで、当該コマンドを保持する。一時キュー６１０への情報の転送は、ユーザ制御バス４０６経由で受け取った書込みイネーブル信号（クロック）に同期される。動作キュー６２０は、一時キュー６１０からコマンドを取って、そのコマンドをアレイ制御回路４５０のクロックで駆動される動作中のキューにセットする。コマンドステートマシン６００が情報を一時キュー６１０に転送するときは、コマンドステートマシン６００はまた、動作キュー６２０に対してコマンドが動作中のキューに加えられるのを待っていることを知らせるフラグをセットする。一旦動作キュー６２０がコマンドを一時キュー６１０から動作中のキューの１つに移動させると、前記フラグはリセットされる。このフラグは、キューフルビット（キューの充満を示すビット）としてステータスレジスタ６６０に利用される。このキューフルビットは、外部ユーザに対して、当該ビットがクリアされるまで、本発明装置３１０にアレイ制御回路４５０の実行を要するコマンドを発行しないように告知するのに利用される。
【０１６９】
好ましくは、動作キュー６２０は２つの動作に対しキューアップできるのがよい。しかしながら、２つより多い動作がキューできるのは明白である。第１のキューは実行されるか実行中の動作を示し、第２キューは第１のキューの動作の実行が完了した後に実行される次の動作のためのデータを保持している。第１のキューに存在する動作のアレイ制御回路４５０による実行が完了すると、次の動作がアレイ制御回路４５０によって実行できるように、第１の動作が動作キュー６２０から削除される。実行すべきコマンドが一時キュー６１０に存在する場合、そのオフセットベクタ、データ、及び、アドレスが連続した実行のために動作キュー６２０に転送される。また、一定の場合には、第２キューに存在する動作を第１キューに存在する第１動作の完了に優先して実行するのが好ましい。第１キューに存在する動作の完了前に、第２キューに存在する動作を実行するために、第１及び第２動作間において革新的な前後関係転換処理を実行する。
【０１７０】
アレイ制御回路４５０で実行されるコマンドを受け取ると、ユーザインターフェース回路４４０は、アレイ制御回路４５０に、アレイ制御回路４５０を駆動するクロック信号を提供するアレイ制御回路４５０のローカル発振器の起動信号を発行する。一旦アレイ制御回路４５０が動作すると、オフセットベクタがプログラムメモリを索引するために、ユーザインターフェース回路４４０からアレイ制御回路４５０に転送される。動作キュー６２０に格納されているアドレス及びデータ情報は、直接読出し／書込み経路回路４３０に、或いは、制御レジスタから提供され、当該読出し／書込み経路回路４３０のアドレス及びデータ情報を用いた動作の実行は、アレイ制御回路４５０によって、プログラムメモリから実行されるアルゴリズムに指示されるとおりに制御される。
【０１７１】
動作キュー６２０は、好ましくは、一時キュー６１０からオフセットベクタとアドレス及びデータ情報を受け取り、アレイ制御回路４５０によるアクセスのために当該オフセットベクタと関連するアドレス及びデータ情報をキューするステートマシンで構成される。
【０１７２】
本実施の形態において、コマンドキューイングとユーザインターフェース回路４４０へのパイプライン処理を支持するために、３層のコマンドがキューされる。例えば、受け取ったコマンドがアレイ制御回路４５０の動作を要する場合で、コマンドが現在実行中のコマンドでない場合、ユーザインターフェース回路４４０は動作キュー６２０の第１キューを動作用データでロードし、アレイ制御回路４５０の動作を開始する。通常、アレイ制御回路４５０は、廃棄時において、先端キュー（第１キュー）にコマンド情報の内容を有し、下端キューは、コマンドステートマシン６００と多分一時キュー６１０を通して、ユーザバス３０６越しに発行される別コマンドために利用可能な状態にある。当該構成により、アレイ制御回路４５０が最初のコマンドを実行中に、外部ユーザはアレイ制御動作またはその他のユーザインターフェース回路４４０に対し有効なコマンドを発行できる。次のコマンドを受け取ると、ユーザインターフェース回路４４０はアレイ制御回路４５０に新しい動作がキューにセットされたことを伝え、現在実行中のアレイ制御アルゴリズムは、アレイ制御回路４５０がキューされた動作を処理するためにその動作を中断すべきか、処理中の動作を先に終了させるべきかを判断する。アレイ制御回路４５０によって現在実行中のアルゴリズムを中断するかどうかの判断基準は、好ましくは、アルゴリズムの実行のロジック中に備えておく。例えば、ブロック消去（アレイブロック単位の消去）用のアルゴリズムは、次に入力される書込みコマンドが消去アルゴリズムの実行を中断して割り込めるように指示するコードを含んでいる。
【０１７３】
ユーザインターフェース回路４４０の構造は、コマンドが動作キュー６２０においてパイプライン処理可能になっている。例えば、１つのバイト書込みまたは２つのバイト／ワード書込みコマンドはパイプライン可能で、バイト／ワード書込みコマンドと単一ブロック消去コマンドは、メモリセルアレイ４２０の異なるアレイブロックに関してはパイプライン可能で、単一ブロック消去コマンドとページバッファから他のアレイブロックを書き込むコマンドはパイプライン可能で、ページバッファからのアレイ書込みコマンドと他のアレイブロックの消去コマンドは、他の列記しない特別アルゴリズムと同様にパイプライン可能である。
【０１７４】
ユーザインターフェース回路４４０には、複数のステータスレジスタ６６０が含まれている。その内の幾つかのステータスレジスタは、アレイ制御回路４５０から読出し及び書込みアクセス可能で、且つ、ユーザインターフェース回路４４０により読出し可能であり、その他のステータスレジスタは、ユーザインターフェース回路４４０により読出し及び書込みアクセス可能である。アレイ制御回路４５０の動作実行状態に係る情報に対し、アレイ制御回路４５０によりモニターまたは通信が可能で、且つ、ユーザインターフェース回路４４０及び外部ユーザによりモニター可能なように、各ステータスレジスタはユーザインターフェース回路４４０により読出しアクセス可能である。外部ユーザは、アレイ制御回路４５０の状態を判断するために何時でもステータスレジスタにアクセスするためのコマンドを発行できる。例えば、本発明装置３１０にコマンドを発行する前は、アレイ制御回路４５０の状態が、発行されるコマンドが有効なコマンドとして受理される状態であることが好ましい。そして、アレイ制御回路４５０の状態は、ステータスレジスタ６６０を読み出して判断することができる。
【０１７５】
ステータスレジスタ６６０において、好ましくは、３つのグローバルステータスレジスタ（ＧＳＲ）と３２個のブロックステータスレジスタ（ＢＳＲ）が提供される。グローバルステータスレジスタは、本発明装置３１０の一般的な情報を提供し、アレイブロックに関連する情報は一切提供しない。他方、ブロックステータスレジスタ（ＢＳＲ）はアレイブロック上で実行されている動作状態を保持するために利用される。
【０１７６】
上述の如く、アレイ制御回路４５０は、本発明装置３１０の内部モードを制御すべくプログラム可能なマイクロコントローラが採用されている。より具体的には、メモリセルアレイ４２０のメモリセルの書込み・消去動作のアルゴリズムを含む種々のアルゴリズムを自動的に且つ精密に制御する手段をアレイ制御回路４５０は提供する。アレイ制御回路４５０は、アレイ制御回路４５０の動作の開始を制御するユーザインターフェース回路４４０を通してアクセスされる。アレイ制御回路４５０は、動作当り２クロックサイクルを基準として動作する。好ましくは、動作Ｎの実行準備のためのクロックサイクルは、動作Ｎ−１のクロックサイクル実行中に発生する。この要領で、アレイ動作は１クロックサイクルで実行し、唯一の遅延は第１命令の実行前に発生する。１クロックサイクル内で、命令実行が３つのフェーズに分割される。この分割により、１クロックサイクル内でＩ／Ｏバスサイクルが発生するのに十分なクロックエッジが提供される。
【０１７７】
図２６を参照して説明すると、アレイ制御回路４５０は、本発明のメモリ素子（実施の形態１〜８参照）で構成された不揮発性メモリ領域３２０に格納されたアルゴリズムを実行する。これらのアルゴリズムは、命令ワード、具体的には、データ転送命令、演算命令、分岐命令、及び、制御命令で構成される。データ転送命令は８ビットまたは１６ビットデータをレジスタファイル３６０との間で移動に関連する。分岐命令は、サブルーチン呼び出し及び条件付／無条件ジャンプの使用を通してアルゴリズムの流れを変更するプログラミングを許容する。演算命令は、算術論理演算ユニット（ＡＬＵ）３７０を必要とする動作となる。制御命令は、フラグのセットとクリア、割り込み処理ルーチンに対するポインタのセットのための手段を提供する。
【０１７８】
ユーザインターフェース回路４４０とアレイ制御回路４５０の間に位置する制御アクセス回路３８０は、それによりアレイ制御回路４５０がアルゴリズム実行のための命令を受け取り、ユーザインターフェース回路４４０、最終的には、外部ユーザとステータス情報と通信する手段を提供する。例えば、本実施の形態においては、ユーザインターフェース回路４４０は、３つの信号、ＣＤＲＵＮＦ，ＣＤＣＭＤＲＤＹ，ＣＤＳＵＳＲＥＱを提供する。ここで、ＣＤＲＵＮＦ信号はアレイ制御回路４５０に実行を待っているアルゴリズムの存在を知らせ、ＣＤＣＭＤＲＤＹ信号は現在実行中のアルゴリズムに加えて少なくとも更に１つのアルゴリズムが実行を待っていることを示し、ＣＤＳＵＳＲＥＱ信号はアレイ制御回路４５０にアレイ制御実行を中断して保留にする要求の存在を知らせる。上記と引き換えに、アレイ制御回路４５０は、ユーザインターフェース回路４４０に対し、アレイ制御回路４５０がデバイス（本発明装置３１０）の制御を有し実行中か否かを示すＦＤＲＤＹ信号、アレイ制御回路４５０が第１キューに存在するコマンド或いは第２キューに存在する割り込みコマンドを実行中か否かを示すＦＤＮＸＴＣＭＤ信号、現在処理中の動作が完了したことを示すＦＤＯＰＤＯＮＥ信号、及び、動作が成功裏に中断されて、外部ユーザが読出し動作等の動作を実行するためにデバイス（本発明装置３１０）の制御を取り得ることを示すＦＤＩＤＬＥ信号を通信する。
【０１７９】
先述の如く、ユーザインターフェース回路４４０はマイクロプロセッサバス信号により駆動され、他方、アレイ制御回路４５０は本発明装置３１０内部に設けられた発振器により駆動される。具体的には、発振器・位相発生器ブロック３０５はアレイ制御回路４５０用の個別クロック信号として用いられる３つの非重複（ノンオーバーラップ）クロックパルスを発生する。発振器・位相発生器ブロック３０５は、ユーザインターフェース回路４４０からのコマンドが実行されるべきとき、ユーザインターフェース回路４４０によって起動される。
【０１８０】
プログラムメモリ３２０は、ユーザインターフェース回路４４０から受け取ったジャンプベクタとプログラムメモリの最初の３２アドレスに格納されたプログラムアドレスに応じてアクセスされ、要求された機能を実行するためにアレイ制御回路４５０により実行されるアルゴリズムを格納する。プログラム可能なマイクロコントローラを提供することにより実現される利点は非常に大きい。アルゴリズムは、本発明装置３１０が提供するアプリケーションの要請に対して構成可能である。例えば、標準的な書込み及び消去処理用のアルゴリズムは、書込み及び消去処理の変形処理を実行するカスタム処理用のアルゴリズムと同じくプログラムメモリに含まれ、対応するコマンドを発行することによりアクセスされる。更に、ユーザは、ユーザインターフェース回路４４０に対し発行したコマンドを通して、プログラムメモリ内に格納されたアルゴリズムの修正によりアレイ制御回路４５０の機能を修正できる。この点が、アルゴリズムの変更するためにハードウェアの変更が必要となる従来装置との大きな相違点である。好ましくは、プログラムメモリは、ユーザインターフェース回路４４０により制御されるように、アレイ制御回路４５０によって変更される。プログラムメモリ自体が変更されるとき、ページバッファにそのプログラミングアルゴリズムをロードし、アレイ制御回路４５０がプログラムメモリをプログラムするためのアルゴリズムのためのページバッファを参照する。
【０１８１】
アルゴリズムを実行するために、アレイ制御回路４５０は汎用プロセッシング構造として具現化され、現在の命令を格納する命令レジスタ３３０、プログラムカウンタ３４０、コールスタック３４５、算術論理演算ユニット（ＡＬＵ）３７０、及び、実行中にＡＬＵ３７０によってスクラッチメモリとして利用されるレジスタファイル３６０を備えて構成される。
【０１８２】
プログラムカウンタ３４０は、全てのポインタストレージとアレイ制御回路４５０に与えられた命令の適正なサイクリングを維持するためのロジックを備える。更に、この構成によって、革新的な前後関係転換及び割り込み構造が提供される。プログラムカウンタ３４０の基本的な動作は、実行すべき次の命令をデコードし、これに続く適切な命令を指示することである。プログラムカウンタ３４０の出力として提供されたアドレスは、命令レジスタ３３０への転送とＡＬＵ３７０による実行のためにプログラムメモリ３２０から次の命令を取り出すのに用いられる。
【０１８３】
プログラムメモリ３２０は、プログラムカウンタ３４０が決めたアドレスを受け取り、命令出力をラッチする命令レジスタ３３０に命令を出力する。動作における更なる自由度のために、命令レジスタ３３０はページバッファ３１０を介して受け取った命令をラッチすることもできる。そして、その命令はＡＬＵ３７０により実行される。
【０１８４】
レジスタファイル３６０は、３ポートＳＲＡＭとして構成され、アレイ制御回路４５０が３番目のポートを介してレジスタファイル３６０を書き込んでいる間も、２つのポートからの読出しを可能にしている。２つの読出しポートと１つの書込みポートの夫々は相互に独立して動作し、実際には同じメモリロケーション上で動作できる。当該動作タイミングは、読出し動作がクロックのフェーズ１で発生し、書込み動作がクロックのフェーズ３で発生する。その結果、フェーズ２を計算フェーズとして利用することができる。従って、レジスタファイル３６０は１クロックサイクルで読み出されて更新される。レジスタファイル３６０はアレイ制御回路４５０の状態を、特に、アレイ制御アルゴリズムを実行中に使用される変数を保持する。
【０１８５】
レジスタファイル３６０は２つのセクションに分割されている。主セクションとしての第１セクションは、アレイ制御回路４５０で実行されるアルゴリズムのための変数を保持する。第２セクションは割り込みアルゴリズムのための変数を保持する。従って、割り込みを提供するとき、レジスタファイル３６０は第１セクションから第２セクションへのアレイ制御回路４５０の状態のハードウェア前後関係交換を実行することができる。全ての動作は、主セクションと同じように見えるレジスタファイル３６０の第２セクションにおいて実行される。レジスタファイル３６０の主セクションで保持された全変数は、割り込み実施中は維持されるがアクセス不可能となる。割り込み処理完了後に、主セクションに対する制御が復帰する。
【０１８６】
現構成は４レベルの深さのプログラムカウンタ（ＰＣ）スタックをサポートする。これにより、プログラムメモリ３２０に書き込むアルゴリズムを動作中においてよりモジュール式にできる。例えば、リターン命令はプログラムカウンタスタックとともに２重の勤めを提供する。プログラムカウンタスタックにデータが存在するとき、リターン命令は呼び出されたサブルーチンからのリターンを提供する。もしプログラムカウンタスタックが空の場合、当該命令はアルゴリズム終了命令として働く。これにより、ユーザアルゴリズムがリターン命令により終了されるのを許容し、この結果、通常動作時においてアレイ制御回路４５０が実行を停止し、サイクリングのようなテスト動作においてユーザアルゴリズムがサブルーチンであるかのように呼び出される。
【０１８７】
（実施の形態１２）
上述した半導体記憶装置の応用例として、例えば、図２７に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１８８】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、本発明のメモリ素子、より好ましくは実施の形態１０〜１３に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１８９】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０１９０】
液晶ドライバ１００２は、図２７に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１１に記載の半導体記憶装置を用いるのが好ましい。
【０１９１】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。
【０１９２】
（実施の形態１３）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２８に示す。
【０１９３】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１９４】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１９５】
【発明の効果】
本発明の半導体記憶装置によれば、使用及び応用における広範な自由度を提供し、処理される動作の全体としてスループットを大幅に向上する半導体記憶装置を提供できる。また、本発明に係る半導体記憶装置を利用するマイクロプロセッサのオーバーヘッドを最小化でき、誤動作やメモリセルアレイの過消去等の心配もなくなる。また、本発明に係る半導体記憶装置の構成要素が相互に協働してメモリセルアレイに対する動作に対するあらゆる機能を提供する。
【０１９６】
また、このメモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離しているため、メモリ機能を損なうことなく、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制することができる。
【０１９７】
さらに、ＥＥＰＲＯＭに比べて書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となり、信頼性を向上させることができる。
【０１９８】
しかも、メモリ素子の形成プロセスは、通常のトランジスタ形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる増幅器と混載して半導体記憶装置を構成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、増幅器と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、コストが削減され、安価でかつ信頼性の高い半導体記憶装置を得ることができる。
【０１９９】
メモリ素子対のゲート電極が、一体となってワード線として機能し、かつメモリ素子対のメモリ機能体が、ゲート電極の両側においてそれぞれ一体となって共有されてなる場合には、ゲート電極間を接続するための配線を簡略化し、半導体記憶装置の集積度を向上させることができるとともに、メモリ素子ごとにメモリ機能体を分離する必要がなく、製造工程を簡略化することができる。
【０２００】
メモリ機能体が、少なくとも一部を拡散領域の一部にオーバーラップするように形成されてなる場合には、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０２０１】
メモリ機能体が、ゲート絶縁膜の表面と略平行な表面を有する電荷を保持する機能を有する膜を含む場合には、メモリ素子のメモリ効果のばらつきを小さくすることができ、半導体記憶装置の読出し電流ばらつきを抑えることができる。また、記憶保持中のメモリ素子の特性変化を小さくすることができるため、半導体記憶装置の記憶保持特性を向上させることができる。
【０２０２】
電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置する場合には、メモリ素子の書換え速度が増大するため、半導体記憶装置の書換え動作を高速にすることができる。
【０２０３】
メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚である場合には、半導体記憶装置の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するため、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０２０４】
また、メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚である場合には、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるため、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０２０５】
また、本発明の表示装置によれば、上述の半導体記憶装置を備えているため、例えば、不揮発性メモリ素子を表示パネルの製造後に表示ばらつきを補正するための情報記憶に用いることができ、表示装置の製品間の画質を均一にすることができる。しかも、メモリ素子と論理回路部の混載プロセスが簡易であり、製造コストを抑制することができ、安価で信頼性の高い表示装置を得ることができる。
【０２０６】
本発明の電子機器、特に携帯電子機器によれば、上述の半導体記憶装置を備えているため、メモリ部と論理回路部の混載プロセスが簡易となり、電子機器の動作速度を向上させ、製造コストを削減することが可能になるとともに、安価で信頼性の高い表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置（実施の形態１０）のメモリセルアレイの一構成例を示す回路図である。
【図２１】通常トランジスタの要部の概略断面図である。
【図２２】本発明の半導体記憶装置（実施の形態１１）を備えて構成されるコンピュータシステムの概略構成を示すブロック構成図である。
【図２３】本発明の半導体記憶装置（実施の形態１１）の構成例を示すブロック構成図である。
【図２４】本発明の半導体記憶装置（実施の形態１１）のユーザインターフェース回路の構成を示すブロック構成図である。
【図２５】本発明の半導体記憶装置（実施の形態１１）におけるコマンド（抜粋）とアレイ制御回路のオフセットベクタと対応する動作を示す対応表である。
【図２６】本発明の半導体記憶装置（実施の形態１１）のアレイ制御回路の構成を示すブロック構成図である。
【図２７】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１２）の概略構成図である。
【図２８】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１３）の概略構成図である。
【図２９】従来のフラッシュメモリの要部の概略断面図である。
【図３０】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４  メモリ素子
１０１、２１１、２８６、７１１  半導体基板
１０２  Ｐ型ウェル領域
１０３、２１４、７１２  ゲート絶縁膜
１０４、２１７、７１３  ゲート電極
１０５ａ、１０５ｂ  メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３  拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ  シリコン窒化膜
１２０、２７１  オフセット領域
１２１  ゲート電極下の領域
１１１  微粒子
１１２  絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ  メモリ機能体
２２６        反転層
２４１、２４３、２４４            シリコン酸化膜
２８１、２８２、２９２、４２１  領域
２８３、２８４  電気力線
２８７        ボディ領域
２８８        埋め込み酸化膜
２９１        高濃度領域
３００    コンピュータシステム
３０２    中央演算処理ユニット（ＣＰＵ）
３０４    主記憶サブシステム
３０５    クロック発生回路
３０６    ユーザバス
３１０〜３１４  本発明に係る半導体記憶装置
３２０、４２０、５２１  メモリ素子配列領域（メモリセルアレイ）
３３０    命令レジスタ
３４０    プログラムカウンタ
３４５    コールスタック
３６０    レジスタファイル
３７０    算術論理演算ユニット（ＡＬＵ）
３８０    制御アクセス回路
４００    中央制御バス
４０２    ユーザアドレスバス
４０４    ユーザデータバス
４０６    ユーザ制御バス
４３０    読出し／書き込み経路回路
４３２    アレイブロック
４３５    入力アドレスマルチプレクサ
４３６    アドレス線
４３７    アドレス線
４４０    ユーザインターフェース回路
４４１    キュー（待ち行列）バス
４４５    出力データマルチプレクサ
４４６    メモリセルアレイデータ
４４７    ページバッファデータ
４４８    ブロックステータスレジスタ（ＢＳＲ）データ
４５０    アレイ制御回路
４６０    制御アクセス回路
４７０    ページバッファ回路
４８０〜４８５  制御レジスタ回路
４９０〜４９５  制御信号群
５０８ａ〜５０８ｎ  ワード線
６００    コマンドステートマシン
６１０    一時コマンド／アドレス／データキュー
６２０    動作キュー
６５０    ページバッファカウンタ
６６０    ステータスレジスタ
７１４        サイドウォールスペーサ
７１７        ソース領域
７１８        ドレイン領域
７１９        ＬＤＤ領域
８１１        制御回路
８１２        電池
８１３        ＲＦ回路
８１４        表示部
８１５        アンテナ
８１６        信号線
８１７        電源線
１００１  液晶パネル
１００２    液晶ドライバ
１００３  不揮発性メモリ部
１００４  ＳＲＡＭ部
１００５  液晶ドライバ回路
Ａ１〜Ａ５、Ｂ１〜Ｂ５  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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