(57)【要約】【課題】  伝導性の整合によりスピン注入が改良されたスピントロニックデバイスを提供すること。【解決手段】  強磁性半導体／半導体ヘテロ接合を利用するスピントランジスタが開示される。強磁性半導体層は、通常の電界効果トランジスタのソースおよびドレイン上に直接ヘテロ接合を形成する。鉄ドープチタン酸化物のような室温の強磁性半導体材料を利用して、スピントランジスタは、半導体ソースおよびドレインを有する強磁性半導体の伝導性の整合により、スピン注入効率が改良され得る。スピントランジスタは、さらに書き込みプレートを含み、メモリ状態を提供する強磁性層の磁気分極を変更する。スピントランジスタは、磁気モーメント誘導抵抗性の変化を利用することによって、潜在的に大きなメモリ信号を有する磁性ランダムアクセスメモリのメモリセルとして利用され得る。【選択図】  図４
2004297072.tif 000002
【特許請求の範囲】
【請求項１】
伝導性の整合によりスピン注入が改良されたスピントロニックデバイスであって、該スピントロニックデバイスは、
第１の強磁性半導体層と、
第２の強磁性半導体層と、
該第１の強磁性半導体層と該第２の強磁性半導体層との間に堆積された半導体層であって、該半導体層は、該強磁性半導体層とのヘテロ接合を形成する、半導体層と
を含む、スピントロニックデバイス。
【請求項２】
前記強磁性半導体材料は、室温の強磁性半導体層である、請求項１に記載のデバイス。
【請求項３】
前記強磁性半導体層材料は、鉄ドープチタン酸化物化合物、またはコバルトドープチタン酸化物化合物である、請求項１に記載のデバイス。
【請求項４】
前記強磁性半導体層の近傍に提供される複数の書き込み層であって、該書き込み層は、該強磁性半導体層に磁界を供給して、前記スピントロニックデバイスの磁気抵抗特性を変化させるように適応される、複数の書き込み層
をさらに含む、請求項１に記載のデバイス。
【請求項５】
ソースとドレインとの間に堆積されたゲート制御可能な伝導性チャネルをを含む電界効果トランジスタと、
該電界効果トランジスタのソースおよびドレインと直接へテロ接合を形成する２つの強磁性半導体層と
を含む、スピントランジスタデバイス。
【請求項６】
前記強磁性半導体材料は、室温の強磁性半導体層である、請求項５に記載のデバイス。
【請求項７】
前記強磁性半導体層材料は、鉄ドープチタン酸化物化合物である、請求項５に記載のデバイス。
【請求項８】
前記第１の強磁性半導体層上に提供される第１の書き込み層と、
前記第２の強磁性半導体層上に提供される第２の書き込み層と
をさらに含む、請求項５に記載のデバイス。
【請求項９】
書き込み電流を運ぶための複数の導電性書き込み線であって、該導電性書き込み線は、前記強磁性半導体層に磁界を供給するように適応される、導電性書き込み線をさらに含む、請求項５に記載のデバイス。
【請求項１０】
前記電界効果トランジスタのソースおよびドレインは、１０２０ｃｍ−３よりも高い表面キャリア濃度にドーピングされる、請求項５に記載のデバイス。
【請求項１１】
前記ソースおよびドレイン領域の厚さは、１００ｎｍよりも薄い、請求項５に記載のデバイス。
【請求項１２】
前記電界効果トランジスタのソースとドレインとの間のチャネルは、１５０ｎｍよりも短い、請求項５に記載のデバイス。
【請求項１３】
前記電界効果トランジスタのソースおよびドレインを有する前記強磁性半導体層の界面における複数のサリサイド領域
をさらに含む、請求項５に記載のデバイス。
【請求項１４】
前記サリサイドは、チタンサリサイド、コバルトサリサイド、ニッケルサリサイドからなるグループから選択される、請求項１３に記載のデバイス。
【請求項１５】
前記半導体層材料は、ＩＩＩ-Ｖ族化合物半導体である、請求項５に記載のデバイス。
【請求項１６】
前記ＩＩＩ−Ｖ族化合物半導体は、ＩｎＳｂ、ＩｎＡｓ、ＧａＡｓ、ＩｎＡｓＰからなるグループから選択される、請求項１５に記載のデバイス。
【請求項１７】
前記半導体層材料は、ＩＶ族半導体である、請求項５に記載のデバイス。
【請求項１８】
前記ＩＶ族半導体は、ＳｉまたはＧｅのどちらかである、請求項１７に記載のデバイス。
【請求項１９】
メモリセルを含むデータ状態を格納する磁気メモリであって、該磁気メモリは、
ソースとドレインとの間に堆積されたゲート制御可能な伝導性チャネルを含む電界効果トランジスタと、
該電界効果トランジスタのソースおよびドレインと直接へテロ接合を形成する２つの強磁性半導体層と
書き込み電流を運ぶための複数の導電性書き込み線であって、該導電性書き込み線は、前記強磁性半導体層に磁界を供給するように適応される、複数の導電性書き込み線と
を含む、磁気メモリ。
【請求項２０】
前記メモリセルは、複数のマトリクス状態に構成される、請求項１９に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して強磁性コンポーネントとの組み合わせによる半導体構造を含むスピントロニック（スピンエレクトロニック）デバイスに関する。より詳細には、本発明は、スピントロニックメモリセルを用いた集積回路メモリデバイスの情報記憶に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）メモリデバイスは、磁気コアメモリデバイスに比べ製造コストがより安価であり、かつより高性能であるために、磁気コアメモリデバイスに取って代わった。ＩＣメモリ回路は、行デコーダ、列デコーダ、メモリセルアレイに書き込むための書き込み回路、この正しいメモリセルを選択するための制御回路、および信号を増幅するためのセンサー増幅器のようなサポート回路と共に、２つの状態の情報（０または１）または複数の状態の情報（例えば、００、０１、１０、１１の４つの状態）のうちの１つの状態を格納するメモリセルの繰り返されるアレイを含む。
【０００３】
初期のメモリ回路の１つは、２つの可能な電圧レベルの一方のみに対して安定した出力を有するフリップフロップである。ＳＲＡＭ（スタティックランダムアクセスメモリ）回路は、フロップフロップに情報を格納する。フリップフロップにおいて、情報は、ランダムに任意のメモリセルから読み出され得（ランダムアクセスメモリ）、格納された情報は、回路が電力を受け取っている限り永久に保たれ得る。
【０００４】
次世代のメモリセルは、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）セルである。ＤＲＡＭセルは、通常、トランジスタおよびキャパシタを含む。キャパシタは、電荷の形式で情報を格納し、トランジスタは、キャパシタへのアクセスを提供する。キャパシタの電荷に対する元来の漏れのために、ＤＲＡＭセルは、頻繁な間隔で再書き込みまたはリフレッシュされなくてはならない。
【０００５】
ＳＲＡＭおよびＤＲＡＭメモリは、格納された情報を電力源なしに保持することができない。従って、これらのメモリは、揮発性メモリと呼ばれるメモリに分類される。メモリの別の分類は、電力が取り除かれた後でさえも依然として格納された情報を保持する、いわゆる不揮発性メモリである。
【０００６】
通常の不揮発性メモリは、強誘電性ランダムアクセスメモリ（ＦＲＡＭ）である。ＤＲＡＭセルと同様に、ＦＲＡＭセルは、アクセストランジスタおよび記憶キャパシタを含む。その差異は、ＦＲＡＭセルは、キャパシタの誘電体に強誘電性材料を用いることである。ここで、格納される情報は、強誘電性材料の分極である。強誘電性材料は、約１０年間の分極寿命を有し、電界によって分極され得る。
【０００７】
可変電気抵抗を有する材料についての近年の開発では、新しい種類の不揮発性メモリである、いわゆるＲＲＡＭ（抵抗性ランダムアクセスメモリ）を導入した。ＲＲＡＭセルの基本コンポーネントは、可変抵抗器である。可変抵抗器は、（２つの状態のメモリ回路では）高抵抗値または低抵抗値、あるいは（複数の状態のメモリ回路では）任意の中間の抵抗値を有するようにプログラムされ得る。このＲＲＡＭセルの差の抵抗値は、ＲＲＡＭ回路に格納される情報を示す。
【０００８】
ＲＲＡＭの利点は、回路の単純性にある。この単純さが、より小さなデバイス、抵抗メモリセルの不揮発特性、およびメモリ状態の安定性をもたらす。
【０００９】
抵抗器は、受動的コンポーネントであり、近接する電気コンポーネントに能動的に影響を与えることができないので、基本のＲＲＡＭセルは、まさに可変抵抗器であり得る。クロストークまたは寄生電流経路を防ぐために、ＲＲＡＭセルは、ダイオードをさらに含み得、この組み合わせは、しばしば１Ｒ１Ｄ（または１Ｄ１Ｒ）クロスポイント型メモリセルと呼ばれる。より良好なアクセスを提供するために、ＲＲＡＭは、ＤＲＡＭまたはＦＲＡＭセルと同じようにアクセストランジスタを含み得、この組み合わせは、しばしば１Ｒ１Ｔ（または１Ｔ１Ｒ）クロスポイント型メモリセルと呼ばれる。
【００１０】
ＲＲＡＭの抵抗値の状態は、構造的状態、分極状態、または磁性状態のような異なる技術によって表現され得る。カルコゲニド合金は、構造的状態のＲＲＡＭデバイスの例である。カルコゲニド合金は、２つの異なる安定可逆構造フェーズを提示し得、すなわち高電気抵抗を有する非結晶フェーズ、および低電気抵抗を有する多結晶フェーズである。電流パルスによる抵抗性加熱は、カルコゲニド材料のフェーズを変化させ得る。分極状態の１つの例は、ポリマーメモリ素子である。ポリマーメモリ素子の抵抗値の状態は、ポリマー分子の分極の方向に依存する。ポリマーメモリ素子の分極は、電界を印加することによって書き込まれ得る。
【００１１】
ＭＲＡＭ（磁性ランダムアクセスメモリ）は、磁気抵抗効果に基づく情報を格納するための磁気特性を用いる、別の分類のＲＲＡＭ回路である。ここで磁性材料の抵抗値は、プログラムされ得る。ＭＲＡＭデバイスの磁気抵抗効果は、（自軸の周りでの電子の回転に対応する）電子のスピンによって生じる。
【００１２】
強磁性体材料では、電子スピンは、外部電界の影響下で１方向に並べられ得るが、電界が取り除かれた後でさえ、それぞれのアライメントを保持し得る。高温（キュリー温度を上回る）では、強磁性体材料は、高い熱エネルギーによるスピンアライメントの消失のために常磁性（非磁性）になる。
【００１３】
磁気抵抗効果を利用するＭＲＡＭセルでは、特定のスピンアライメントを有する伝導キャリアは（電子またはホール）、スピン偏極の強磁性体ソースから発生し、非強磁性体チャネルへ注入され、その後スピンアナライザ強磁性体ドレインで検出される（ヒステリシス効果）。伝導キャリアは、強磁性体ソースおよびドレインが逆平行または部分的に逆平行である場合よりも、強磁性体ソースおよびドレインにおける磁化が平行である場合に、強磁性体ソースから強磁性体ドレインまでをより自由に移動することが可能になる。抵抗値の変化は磁気抵抗効果であり、このデバイスは、多くの場合、強磁性体ソースおよびドレインの磁化状態が、スピン偏極キャリア用のバルブのように作用するという事実から、スピンバルブデバイスと呼ばれる。
【００１４】
典型的なスピンバルブデバイスでは、非強磁性体チャネルは、非強磁性金属である。磁気抵抗効果を改良するために、チャネルは、薄い絶縁体であってもよく、スピンバルブデバイスは、いわゆる磁気トンネル接合（ＭＴＪ）である。ＭＴＪでは、磁気抵抗は、２つの強磁性体層の間の伝導電子のスピン偏極トンネリングから生じる。トンネリング電流は、２つの強磁性体層の磁気モーメントの相対的な向きに依存する。
【００１５】
スピンバルブデバイスの動作は、２つの強磁性体層の磁化状態の差に依存する。実際のデバイスでは、強磁性体層の一方は固定されているが、他方の強磁性体層は、自由に分極を変化させる。この自由な層は、固定された層に対する磁気分極の方向に基づいて、情報を格納する。スピンバルブ構造の変動は、偽りのスピンバルブとなり、ここで、固定された強磁性体層は、より高抗力を有するより厚い強磁性体層と置換される。より高い抗力は、より厚い強磁性体層が磁気分極を変化させることを防ぐ一方で、他方の強磁性体層の磁気分極は変化する。
【００１６】
スピンバルブデバイスのさらなる改良により、スピントロニック（スピンエレクトロニック）と呼ばれる半導体および磁性材料のハイブリッドの分野を導いた。半導体および磁性材料は、大規模に研究されているが、最近になって初めて、両方の材料の特性および機能を組み合わせるデバイスが、研究された。
【００１７】
スピントロニックデバイスでは、非強磁性体チャネルは、半導体材料である。しかし、強磁性体材料から半導体材料までのスピン注入は、強磁性体材料と半導体材料との間のヘテロ接合のために、困難である。ヘテロ接合は、注入プロセスの期待される効率に根本的な制約を与え得る重要な量を示し得る。界面の問題ならびに界面のキャリア数およびエネルギー準位の差は、強磁性体材料と半導体材料との間のヘテロ接合を困難にし得る。界面では、強磁性金属は、ランダムな方向を向いたスピンを有し（いわゆる磁気的なデッド層）、これは、効果的なスピン結合に対するバリアを生成する。金属には、電荷キャリアの数が多く、電荷キャリアの数は、容易に制御することができない。半導体では、キャリアの数（従って抵抗性）は、不純物のドーピングによって容易に制御可能である。金属／半導体接合の伝導率の不整合の問題は、強誘電性体金属／半導体のヘテロ接合においては深刻な問題である。また、格子の不整合は、スピンを散乱させる原因として作用し、かつスピン注入効率を低減する転位を導き得る。
【００１８】
強磁性金属／半導体へテロ接合を利用するスピントロニックデバイスが開示する。
【００１９】
特許文献１は、磁性スピントランジスタおよび半導体絶縁トランジスタを含むハイブリッドメモリセルを開示し、ランダムアクセスメモリ回路における絶縁性および信号対ノイズ読み出し特性を改良する。
【００２０】
特許文献２は、伝導性チャネルを介してゲートに近接した（またはゲートの一部分としての）強磁性体材料を有する強磁性体ゲート電界効果トランジスタを開示し、高密度のメモリおよびロジック環境において容易かつ信頼して利用され得る改良されたデバイスを提供する。
【００２１】
特許文献３は、ソースおよびドレインに強磁性体材料を有するハイブリッド電界効果トランジスタを開示する。スピン偏極伝導電子は、強磁性体材料から半導体チャネルを通って注入される。
【００２２】
特許文献４は、半導体チャネル、１つの強磁性体層、および混合を妨げるバリアを含む磁気抵抗性スピン注入ダイオードを開示する。
【００２３】
特許文献５は、適切な半導体材料と適切な強磁性体材料との間で自動的に整列される境界を開示し、スピン偏極伝導電子の注入を改良する。
【００２４】
特許文献６は、ベースとしてのスピンバルブデバイスと共に、半導体エミッタおよび半導体コレクタを有するスピンバルブトランジスタを開示し、磁気抵抗比およびコレクタ／エミッタ電流の比を改良する。
【００２５】
特許文献７は、半導体基板上に強磁性体トンネル素子を用いた固体状態メモリを開示し、より多い容量、高信頼性、および高生産性を達成する。
【００２６】
開示した従来技術のスピントロニックデバイスは、強磁性金属と半導体金属とのヘテロ接合を含む。この金属と半導体とのヘテロ接合は、伝導率の不整合、強磁性体デッド層、ヘテロ接合界面におけるキャリア数およびエネルギーの不整合のような、スピン注入プロセスの効率に根本的な制約を示し得る。
【００２７】
強磁性体／半導体へテロ接合伝導率の不整合に対する１つの提案されている解決策は、トンネルコンタクト層の注入である。このアプローチは、スピントランジスタの製造にさらなる複雑性をもたらす。
【００２８】
伝導率の不整合に対する別の解決策は、強磁性半導体／半導体へテロ接合である。なぜなら、磁性半導体と半導体とのヘテロ接合に関しては、界面の問題が存在しないからである。非特許文献１では、低温での強磁性半導体／半導体へテロ接合の実現可能性について示すＦｉｅｄｅｒｌｉｎｇおよびＯｈｎｏの２つのグループによる電子デバイスのスピン注入の進歩について検討している。Ｆｉｅｄｅｒｌｉｎｇらは、半磁性体から半導体へのスピン注入は、極めて効果的であり、約９０％になることを示した。利用される材料は、通常のものとは異なり（ＢｅＭｎＺｎＳｅ  ＩＩ−ＶＩ属半導体化合物であり、キュリー温度は、約数ケルビンである）、ＧａＡｓ半導体に注入するスピンアライナー（ｓｐｉｎ  ａｌｉｇｎｅｒ）として作用する。Ｏｈｎｏらは、ＧａＭｎＡｓ（ＩＩＩ−Ｖ属半導体）をスピンアライナーとして利用して、ＧａＡｓスペーサを通って量子ウェルにホールを注入する。
【００２９】
強磁性半導体／半導体へテロ接合の困難の１つは、特に室温における強磁性半導体材料の開発である。ＥｕＳ（キュリー温度Ｔｃ＝１６．６Ｋ）は、非常に僅かな天然の強磁性半導体の１つである。強磁性半導体の大多数は、研究室という条件で製造された希薄磁性半導体である。
【００３０】
希薄磁性半導体は、高濃度の磁気イオン（Ｍｇ２＋、Ｃｒ２＋、Ｆｅ２＋、Ｃｏ２＋）を含む半導体である。これらは、主にＩＩ−ＶＩベースの材料について研究されている。なぜなら、２＋磁気イオンは、ＩＩ族の陽イオンを置換することによって容易にホストＩＩ−ＶＩ結晶に組み込まれるからである。しかし、ＩＩ−ＶＩ材料は、ｐ−およびｎ−型を形成するためにドーピングすることが困難であり、そうした材料は半導体用途により適さなくなる。ＩＩ−ＶＩベースの強磁性半導体の例には、（ＣｄＭｎ）Ｔｅ、ＺｎＳｅ、Ｚｎ１−ｘＭｎｘＯ、ＧａＮ、Ｚｎ１−ｘＣｏｘＳ（Ｔｃ＝７３Ｋ〜３００Ｋ）、ＣｄＣｒ２Ｓｅ４（Ｔｃ＝１１３Ｋ）がある。
【００３１】
ＩＩＩ−Ｖ族から希薄磁性半導体を作製する際の障害は、化合物の磁気素子の溶解度が低いことである。しかし、ＭＢＥ（分子線エピタキシー）のような薄膜製造技術の進歩が、これらの非平衡薄膜の形成を可能にした。ＩＩＩ−Ｖベースの強磁性半導体の例には、Ｇａ１−ｘＭｎｘＡｓ（Ｔｃ＝１１０Ｋ）、（ＧａＭｎ）Ｓｂ、（ＧａＦｅ）Ｓｂ、ＭｎドープＩｎＡｓ（Ｔｃ＝７７Ｋ）である。
【００３２】
また、メモリ用途ではないが、多くの強磁性半導体／半導体ヘテロ接合を利用したスピントロニックデバイスが開示されている。
【００３３】
特許文献８は、ベース材料が強磁性半導体であるバイポーラトランジスタの形式の磁気抵抗性素子を開示し、大出力を達成し、かつ増幅効果を示す。
【００３４】
特許文献９は、通常の電界効果トランジスタの半導体ソースおよびドレインの上部に多層強磁性半導体／半導体を有するスピン偏極電界効果トランジスタを開示し、ソースおよびドレイン電極を注入するスピン偏極電子装置を形成する。
【００３５】
強磁性半導体／半導体スピントランジスタについての困難の１つは、強磁性半導体の動作温度が低いことであり、このトランジスタは日々の用途には実用的ではなくなる。
【特許文献１】米国特許第５，５６５，６９５号明細書
【特許文献２】米国特許第５，６５２，４４５号明細書
【特許文献３】米国特許第５，６５４，５６６号明細書
【特許文献４】米国特許第６，２９７，９８７号明細書
【特許文献５】米国特許第６，３５５，９５３号明細書
【特許文献６】米国特許第６，５０１，１４３号明細書
【特許文献７】米国特許第６，５２２，５７３号明細書
【特許文献８】米国特許第５，９６２，９０５号明細書
【特許文献９】米国特許第６，４８２，７２９号明細書
【非特許文献１】Ｏｅｓｔｒｅｉｃｈ、「Ｉｎｊｅｃｔｉｎｇ  ｓｐｉｎ  ｉｎｔｏ  ｅｌｅｃｔｒｏｎｉｃｓ」、Ｎａｔｕｒｅ、１９９９年１２月１６日、Ｖｏｌ．４０２、ｐ．７３５
【発明の開示】
【発明が解決しようとする課題】
【００３６】
従って、室温より高い動作温度を有する強磁性半導体／半導体へテロ構造を提供することは、非常に有利である。
【００３７】
さらに、より良好な制御および製造のために単純なスピン偏極電界効果トランジスタを提供することは、有利である。
【００３８】
さらに、メモリ用途のために単純なスピン偏極電界効果トランジスタを提供することは、有利である。
【課題を解決するための手段】
【００３９】
本発明により、伝導性の整合によりスピン注入が改良されたスピントロニックデバイスであって、該スピントロニックデバイスは、第１の強磁性半導体層と、第２の強磁性半導体層と、該第１の強磁性半導体層と該第２の強磁性半導体層との間に堆積された半導体層であって、該半導体層は、該強磁性半導体層とのヘテロ接合を形成する、半導体層とを含む、スピントロニックデバイスが提供され、それにより、上記目的が達成される。
【００４０】
前記強磁性半導体材料は、室温の強磁性半導体層であってもよい。
【００４１】
前記強磁性半導体層材料は、鉄ドープチタン酸化物化合物、またはコバルトドープチタン酸化物化合物であってもよい。
【００４２】
前記強磁性半導体層の近傍に提供される複数の書き込み層であって、該書き込み層は、該強磁性半導体層に磁界を供給して、前記スピントロニックデバイスの磁気抵抗特性を変化させるように適応される、複数の書き込み層をさらに含んでもよい。
【００４３】
本発明により、ソースとドレインとの間に堆積されたゲート制御可能な伝導性チャネルを含む電界効果トランジスタと、該電界効果トランジスタのソースおよびドレインと直接へテロ接合を形成する２つの強磁性半導体層とを含む、スピントランジスタデバイスが提供され、それにより、上記目的が達成される。
【００４４】
前記強磁性半導体材料は、室温の強磁性半導体層であってもよい。
【００４５】
前記強磁性半導体層材料は、鉄ドープチタン酸化物化合物であってもよい。
【００４６】
前記第１の強磁性半導体層上に提供される第１の書き込み層と、前記第２の強磁性半導体層上に提供される第２の書き込み層とをさらに含んでもよい。
【００４７】
書き込み電流を運ぶための複数の導電性書き込み線であって、該導電性書き込み線は、前記強磁性半導体層に磁界を供給するように適応される、導電性書き込み線をさらに含んでもよい。
【００４８】
前記電界効果トランジスタのソースおよびドレインは、１０２０ｃｍ−３よりも高い表面キャリア濃度にドーピングされてもよい。
【００４９】
前記ソースおよびドレイン領域の厚さは、１００ｎｍよりも薄くてもよい。
【００５０】
前記電界効果トランジスタのソースとドレインとの間のチャネルは、１５０ｎｍよりも短くてもよい。
【００５１】
前記電界効果トランジスタのソースおよびドレインを有する前記強磁性半導体層の界面における複数のサリサイド領域をさらに含んでもよい。
【００５２】
前記サリサイドは、チタンサリサイド、コバルトサリサイド、ニッケルサリサイドからなるグループから選択されてもよい。
【００５３】
前記半導体層材料は、ＩＩＩ-Ｖ族化合物半導体であってもよい。
【００５４】
前記ＩＩＩ−Ｖ族化合物半導体は、ＩｎＳｂ、ＩｎＡｓ、ＧａＡｓ、ＩｎＡｓＰからなるグループから選択されてもよい。
【００５５】
前記半導体層材料は、ＩＶ族半導体であってもよい。
【００５６】
前記ＩＶ族半導体は、ＳｉまたはＧｅのどちらかであってもよい。
【００５７】
本発明により、メモリセルを含むデータ状態を格納する磁気メモリであって、該磁気メモリは、ソースとドレインとの間に堆積されたゲート制御可能な伝導性チャネルを含む電界効果トランジスタと、該電界効果トランジスタのソースおよびドレインと直接へテロ接合を形成する２つの強磁性半導体層と書き込み電流を運ぶための複数の導電性書き込み線であって、該導電性書き込み線は、前記強磁性半導体層に磁界を供給するように適応される、複数の導電性書き込み線とを含む、磁気メモリが提供され、それにより、上記目的が達成される。
【００５８】
前記メモリセルは、複数のマトリクス状態に構成されてもよい。
【００５９】
（発明の要旨）
従って、伝導性の整合によって改良されたスピン注入を有するスピントロニックデバイスが提供される。本発明のスピントロニックデバイスは、複数の強磁性半導体／半導体ヘテロ接合を利用して、強磁性体材料から半導体材料へのスピン注入を改良する。
【００６０】
本発明はまた、実用的なスピントロニックデバイス用途のために、鉄ドープチタン酸化物のような室温の強磁性半導体材料の利用を開示する。
【００６１】
本発明はまた、デバイス製造プロセスを単純化し、潜在的にスピン注入を良好にするために、強磁性半導体材料がソースおよびドレインとの直接的なヘテロ接合を形成する、スピントランジスタを提供する。
【００６２】
本発明はまた、開示されたスピントランジスタをメモリセルとして利用する、磁性ランダムアクセスメモリ用途を提供する。
【００６３】
本発明のある局面では、スピントロニックデバイスは、半導体材料の層をはさんだ２層の強磁性半導体材料（ソースおよびドレイン）を含み、半導体層は、強磁性半導体層との２つのヘテロ接合を形成する。バイアス電圧および電流が、強磁性体層間に印加され、スピン偏極キャリア（強磁性半導体材料に依存する電子またはホール）が、ソースの強磁性半導体層において発生し、強磁性半導体／半導体ヘテロ接合を通って半導体層へ注入され、その後、ドレイン強磁性体層に集められる。２つの強磁性体層の相対的な磁気分極に依存して、ほぼ全部か、ある程度か、または少しだけのスピン偏極キャリアが集められ得、スピントロニックデバイスの様々な状態を表現する。
【００６４】
強磁性半導体は、ＥｕＳのような天然の強磁性半導体材料、または（ＣｄＭｎ）Ｔｅ、Ｚｎ１−ｘＭｎｘＯ、Ｚｎ１−ｘＣｏｘＳ（Ｔｃ＝７３Ｋ〜３００Ｋ）、ＣｄＣｒ２Ｓｅ４（Ｔｃ＝１１３Ｋ）、Ｇａ１−ｘＭｎｘＡｓ（Ｔｃ＝１１０Ｋ）、（ＧａＭｎ）Ｓｂ、（ＧａＦｅ）Ｓｂ、ＭｎドープＩｎＡｓ（Ｔｃ＝７７Ｋ）のような希薄強磁性半導体であってもよい。
【００６５】
好ましい実施形態では、実用的な用途のために、強磁性半導体材料は、室温の強磁性半導体である。すなわち、強磁性半導体材料のキュリー温度は、２０℃（または２９３Ｋ）より高い。強磁性半導体材料は、鉄ドープチタン酸化物（ＦｅｘＴｉ１−ｘＯ２）（Ｗａｎｇら、「Ｒｏｏｍ  ｔｅｍｐｅｒａｔｕｒｅ  ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｉｎ  Ｆｅ−ｄｏｐｅｄ  ｒｅｄｕｃｅｄ  ｒｕｔｉｌｅ」、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．投稿）またはコバルトドープチタン酸化物であってもよい。
【００６６】
スピントロニックデバイスは、基板上で製造され得、かつ強磁性半導体層に電気的に接続される書き込み層をさらに含み得、キャリアをバイアス電圧または電流源からスピントロニックデバイスへ提供する。スピントロニックデバイスは、強磁性半導体層の近傍に複数の書き込み層をさらに含み得、磁気分極を変更するために強磁性半導体層に磁界を供給して、スピントロニックデバイスの磁気抵抗特性を変化させる。
【００６７】
スピントロニックデバイスの半導体界面は、強磁性半導体層と半導体層との間のコンタクトを改良するために、高濃度にドーピングされ得る。半導体層の高濃度にドーピングされた領域の表面濃度は、１０２０ｃｍ−３よりも高くなり得、強磁性半導体層と半導体層との間に良好なコンタクトを保証する。強磁性半導体層と半導体層とのヘテロ接合は、半導体層のサリサイド化によってさらに改良され得、強磁性半導体層から半導体層へのキャリアの注入効率を改良する。サリサイドは、チタンサリサイド、コバルトサリサイド、またはニッケルサリサイドであり得る。鉄ドープチタン酸化物強磁性半導体材料の好ましい実施形態では、スピン注入効率を著しく増強させるために、鉄ドープチタン酸化物強磁性半導体と半導体材料との間のほぼ完全な伝導性の整合が可能になり、ショットキーバリアが排除されるか、または低減される。
【００６８】
スピントロニックデバイスの半導体は、ＩｎＳｂ、ＩｎＡｓ、ＧａＡｓ、ＩｎＡｓＰ、Ｓｉ、またはＧｅのようなＩＩ−ＶＩ、ＩＩＩ−Ｖ、またはＩＶ族半導体材料であってもよい。好ましい実施形態では、半導体材料は、強磁性半導体材料と良好な格子の整合を有するように選択され、転位を低減し、それによりスピンの散乱を少なくする。半導体層の厚みは、ソース強磁性材料を通ってドレイン強磁性材料までの効果的なスピン注入電子の伝達のために、好ましくは１５０ｎｍよりも小さい。
【００６９】
強磁性半導体材料および半導体材料の多数キャリアは同じであり得、つまり、それら全てがｐ型半導体であるか、またはそれら全てがｎ型半導体である。強磁性半導体材料および半導体材料の多数キャリアはまた、様々なｐ−ｎ接合を形成するために異なり得る。
【００７０】
本発明の他の局面では、スピントロニックデバイスは、スピントランジスタである。スピントランジスタは、ソース強磁性半導体層およびドレイン強磁性半導体層が、トランジスタのソースおよびドレインと直接強磁性半導体／半導体のヘテロ接合を形成する、電界効果トランジスタを含む。スピントランジスタの電界効果トランジスタは、チャネルによって分離されたソースおよびドレインを有する半導体層を含む汎用型電界効果トランジスタである。伝導性のチャネルは、トランジスタチャネルの近傍に配置され、通常ゲート絶縁体を通ってトランジスタチャネルと物理的に接触するゲートに印加される電圧によって制御される。汎用型電界効果トランジスタは、本明細書中で参照として援用されるＲ．Ｆ．Ｐｉｅｒｒｅｔ、Ｇ．Ｗ．Ｎｅｕｄｅｃｋ、Ｅｄｉｔｏｒｓ、１９８３、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏｍｐａｎｙの「Ｍｏｄｕｌａｒ  ｓｅｒｉｅｓ  ｏｎ  ｓｏｌｉｄ  ｓｔａｔｅ  ｄｅｖｉｃｅ」中のＲ．Ｆ．Ｐｉｅｒｒｅｔによる「Ｃｈａｐｔｅｒ１．Ｔｈｅ  ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ」ｐ．３〜ｐ１０および「Ｃｈａｐｔｅｒ５．  ＭＯＳ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ」ｐ．８１〜８５に詳細に記載される。
【００７１】
さらに、チャネルの伝導性は、強磁性体層の相対的な磁気分極によって制御され得る。これらの強磁性体層の磁化が平行である場合の伝導性は、磁化が逆平行であるか、または部分的に逆平行である場合の伝導性よりも大きい。この局面では、スピントランジスタは、格納されるデータがソースおよびドレイン強磁性体層の相対的な磁化状態であるメモリセルである。強磁性体層の磁化状態は、強磁性体層の近傍に位置する複数の導電性書き込みプレートを通る外部書き込み電流によって発生する磁界によって変更され得る。第１の書き込みプレートは、ドレイン強磁性半導体層の近傍に配置され得、第２の書き込みプレートは、ソース強磁性半導体層の近傍に配置され得る。
【００７２】
スピントランジスタは、基板上に製造され得、かつ強磁性半導体層に電気的に接続される書き込み層をさらに含み得、キャリアをスピントロニックデバイスに提供する。スピントランジスタは、ゲートに電気的に接続される書き込み層をさらに含み得、トランジスタチャネルの伝導性を制御する。スピントロニックデバイスは、書き込みプレートに電気的に接続される複数の書き込み層をさらに含み得、強磁性体層の磁化を変更するために書き込み電流を供給する。
【００７３】
スピントランジスタは、好ましくは、ソース領域から表面チャネルを通ってドレイン領域までの効率的なスピン注入のために、１５０ｎｍよりも短いチャネル長さを有する。スピントランジスタのソースおよびドレイン領域は、好ましくは高濃度にドーピングされ、伝導キャリアを提供する。高濃度にドーピングされたソースおよびドレイン領域の厚さは、好ましくは１００ｎｍよりも薄く、磁気抵抗効果を増強する。電界効果トランジスタの高濃度にドーピングされたソースおよびドレイン領域の表面濃度は、１０２０ｃｍ−３よりも高くなり得、強磁性半導体層と半導体層との間の良好なコンタクトを保証する。強磁性半導体層と半導体層とのヘテロ接合は、ソースおよびドレイン領域のサリサイド化によってさらに改良され得、強磁性半導体ソース層から半導体層までのキャリアの注入の効率を改良する。サリサイド化は、チタンサリサイド、コバルトサリサイド、またはニッケルサリサイドであってもよい。鉄ドープチタン酸化物強磁性半導体材料の場合、鉄ドープチタン酸化物強磁性半導体と半導体材料との間のほぼ完全な伝導性の整合が、可能である。ショットキーバリアは、スピン注入効率を大いに増大するために排除されるか、または低減され得る。高濃度にドーピングされた接合の深さは非常に浅いので、高濃度にドーピングされた接合の抵抗は、強磁性体層の抵抗よりもはるかに大きい。チャネルがオンにされ、かつバイアス電圧がドレイン電極に印加された時に、ソース強磁性体層からのスピン電子またはホールは、表面チャネルを通って注入され、かつドレイン接合によって集められ、その後、強磁性体ドレイン電極からコレクタ電極まで流れる。このように、通常のスピントランジスタの挙動のほかに、直列抵抗器が、トランジスタのドレインに加えられる。この直列抵抗器の抵抗はスピンに依存するので、この抵抗は、メモリデバイス出力信号を増大させる。
【００７４】
スピントランジスタは、分離のために、ｐウェルまたなｎウェル領域をさらに含み得る。トランジスタチャネルは、ｐチャネルであってもよいし、またはｎチャネルであってもよい。ソースおよびドレイン領域は、高濃度にドーピングされたｐ＋であってもよいし、またはｎ＋であってもよい。
【００７５】
強磁性半導体は、ＥｕＳのような天然の強磁性半導体材料であってもよいし、または強磁性半導体は、（ＣｄＭｎ）Ｔｅ、Ｚｎ１−ｘＭｎｘＯ、Ｚｎ１−ｘＣｏｘＳ（Ｔｃ＝７３Ｋ〜３００Ｋ）、ＣｄＣｒ２Ｓｅ４（Ｔｃ＝１１３Ｋ）、Ｇａ１−ｘＭｎｘＡｓ（Ｔｃ＝１１０Ｋ）、（ＧａＭｎ）Ｓｂ、（ＧａＦｅ）Ｓｂ、ＭｎドープＩｎＡｓ（Ｔｃ＝７７Ｋ）のような希薄強磁性半導体であってもよい。
【００７６】
実用的な用途では、強磁性半導体材料は、室温の強磁性半導体であり、すなわち、強磁性半導体材料のキュリー温度が、２５℃（または２９８Ｋ）よりも高い。強磁性半導体材料は、鉄ドープチタン酸化物（ＦｅｘＴｉ１−ｘＯ２−）であってもよいし、またはコバルトドープチタン酸化物であってもよい。
【００７７】
スピントロニックデバイスの半導体は、ＩｎＳｂ、ＩｎＡｓ、ＧａＡｓ、ＩｎＡｓＰ、Ｓｉ、またはＧｅのようなＩＩ−ＶＩ、ＩＩＩ−Ｖ、またはＩＶ族半導体材料であってもよい。半導体材料は、強磁性半導体材料と良好な格子の整合を有するように選択され、転位を低減し、それによりスピンの散乱を少なくする。
【００７８】
強磁性半導体材料および半導体材料の多数キャリアは、同じであり得、つまり、それら全てがｐ型半導体であるか、またはそれら全てがｎ型半導体である。
【００７９】
本発明の他の局面では、スピントロニックトランジスタは、データ状態を格納するメモリセルである。メモリセルは、スピントランジスタのみを含むが、抵抗器がスピントロニックトランジスタチャネルの抵抗値である、１抵抗器１トランジスタ（１Ｒ１Ｔ）メモリセルとして機能する。磁気メモリセルは、高密度のメモリセルの製造のために、従来のｘ−ｙアレイで構成され得る。磁性ランダムアクセスメモリは、行デコーダ、列デコーダ、メモリセルアレイに書き込むための書き込み回路、この正しいメモリセル抵抗器を選択するための制御回路、および電圧比較器に信号を送る前にその信号を増幅するセンサー増幅器のような他の回路コンポーネントと共に、メモリセルのアレイを含む。
【発明の効果】
【００８０】
本発明の強磁性半導体／半導体ヘテロ接合を利用するスピントランジスタは、強磁性半導体の伝導性の整合により、スピン注入効率が改良され得る。本発明のスピントランジスタは、さらに書き込みプレートを含み、メモリ状態を提供する強磁性層の磁気分極を変更し、磁気モーメント誘導抵抗性の変化を利用することによって、潜在的に大きなメモリ信号を有する磁性ランダムアクセスメモリのメモリセルとして利用され得る。
【発明を実施するための最良の形態】
【００８１】
（発明の詳細な説明）
図１は、Ｊｏｈｎｓｏｎの米国特許第５，６５４，５６６号によって開示されたスピントランジスタと同様の強磁性金属材料を用いた従来技術のスピントランジスタを示す。電界効果トランジスタのソースの強磁性体膜１０は、スピン偏極キャリアを高移動度チャネル１２に提供する。高移動度チャネル１２の伝導性は、ゲート電圧ＶＧによって決定される。ドレインの強磁性体膜１６は、流れる電流に対するスピン感応インピーダンスを示し、これによって、デバイスの伝導性は、ソース１０およびドレイン１６強磁性体材料の磁化が平行に並べられる時に高くなり、逆平行に並べられる時に低くなる。強磁性体膜１０および１６の一方の磁化が、ある特定の方向（例えば、「上」方向）に設定される場合、デバイスの抵抗値は、他方の強磁性体膜の磁化方向によって決定される２つの異なる状態を有する（第１の強磁性体膜に対して「上」平行、または第１の強磁性体膜に対して「下」逆平行等）。このように、従来技術のスピン電界効果トランジスタは、不揮発性メモリ素子として利用され得る。論理データ値は、上書き書き込み線の電流パルスからの磁界を利用することによって書き込まれ得、強磁性体膜１０および１６の一方の磁化を方向付ける。書き込み線は、ドレイン１６の強磁性体膜を覆うように概略的に示される。書き込み手順では、（強磁性体ドレイン１６の近傍に位置する）書き込み線２２に書き込み電流パルス２０を送ることにより、ドレイン１６に磁界２４を発生させ、かつドレインの磁化状態を方向付ける。
【００８２】
従来技術のスピントランジスタは、強磁性金属および半導体のヘテロ接合を利用する。概して、強磁性金属半導体（２次元電子ガスモデル）−強磁性金属ヘテロ接合デバイスは、小さい磁気抵抗性を示し（Ｈｕら、「Ｓｐｉｎ  ｉｎｊｅｃｔｉｏｎ  ａｃｒｏｓｓ  ａ  ｈｙｂｒｉｄ  ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ：ｔｈｅｏｒｅｔｉｃａｌｌｙ  ｕｎｄｅｒｓｔａｎｄｉｎｇ  ａｎｄ  ｅｘｐｅｒｉｍｅｎｔａｌ  ａｐｐｒｏａｃｈ」、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、２００２年、Ｖｏｌ．９１、ｐ．７２５１を参照されたい）、したがって、実用的なメモリ用途としては経済的に実現可能でない。
【００８３】
図２は、Ｏｈｏｎｏらの米国特許第６，４８２，７２９号によって開示されたスピントランジスタと同様の強磁性半導体／半導体ヘテロ接合を用いた従来技術のスピントランジスタを示す。このスピントランジスタは、電界効果トランジスタのソースおよびドレインに付加される２つの強磁性半導体／非磁性半導体へテロ接合を利用する。このスピントランジスタは、半導体基板５２、ソースおよびドレイン領域５３および５４、およびゲート５５を含む汎用のラテラル型電界効果トランジスタ構造を含む。非磁性半導体層５６および強磁性半導体層５７は、ソースおよびドレイン電極に注入されるスピン偏極電子装置を形成するのに連続して成長している。
【００８４】
従来技術のスピントランジスタは、強磁性半導体と半導体とのヘテロ接合に接続されたソースおよびドレインを有する、従来の電界効果トランジスタを利用する。強磁性半導体と半導体とのヘテロ接合は、伝導率の不整合を低減し、スピン注入の効率を増大させる。しかし、従来技術のスピントランジスタは、外部のコンポーネントにより複雑になり、メモリ用途には対応していない。
【００８５】
図３は、メモリ用途の強磁性半導体／半導体へテロ接合を用いた本発明のスピントランジスタである。図３ａは、スピントランジスタの断面図を示す。スピントランジスタは、半導体基板１０１に（典型的にはｎウェルに）ｐ型チャネル１００有する。基板は、シリコンまたは化合物半導体のどちらかであり得る。ソース１０２およびドレイン１０３領域は、ずっと高濃度のキャリアｐ＋になるまでドーピングされる。極浅のソースおよびドレインｐ＋接合は、好ましくは１００ｎｍよりも厚くなく、磁気抵抗効果を増強させるためには好適である。トランジスタは、ゲート１０４およびゲート絶縁体１０５を有し、トランジスタチャネル１００の伝導率を制御する。これは、通常のｐ型プレーナー電界効果トランジスタである。
【００８６】
スピントランジスタはさらに、直接ソースおよびドレイン領域との２つのヘテロ接合を形成する強磁性半導体膜１０６および１０７の２つの層を含む。強磁性半導体層は、好ましくは、実用的な用途では２０℃以上のキュリー温度である室温の強磁性半導体である。室温の強磁性半導体材料は、好ましくは、縮小されたルチル構造の鉄ドープチタン酸化物、明確には室温のｐ型強磁性半導体であり、本明細書中で参照として援用されるＷａｎｇらによる大きな磁気モーメントの誘導抵抗性の変化を有する、ほぼ完全なスピン偏極を示す。
【００８７】
強磁性半導体１０６およびソース１０２は、強磁性半導体／半導体ヘテロ接合を形成して、スピン偏極伝導電子を提供する。鉄ドープチタン酸化物のような強磁性半導体の１つの利点は、半導体に近似していることであり、それにより、２次元電子ガス領域との伝導性の整合により、スピン偏極が改良される。ソースおよびドレイン領域の表面のドーピング濃度が１０２０ｃｍ−３よりも大きい場合、強磁性半導体とソースおよびドレイン層とが良好にコンタクトし得る。強磁性半導体と半導体との間の伝導性の整合により、ショットキーバリアは、スピン注入効率を増強するために低減されるか、または排除され得る。表面チャネルを通るドレイン電極までの効率的なスピンキャリアの伝達のためには、１５０ｎｍより小さい非常に短いチャネル長さが好ましい。ソースおよびドレイン接合深さが非常に浅いので、ソースおよびドレイン接合の抵抗性は、強磁性半導体層の抵抗性よりもはるかに大きい。チャネルがオンにされ、かつバイアス電圧がドレイン電極に印加される時、ソース強磁性半導体からのスピン偏極キャリアは、表面チャネルを通って注入され、かつドレイン領域に集められ、そしてドレイン強磁性半導体を通って集める電極まで流れる。このように、通常のスピントランジスタの挙動のほかに、直列抵抗器が、トランジスタのドレインに加えられる。この抵抗器の抵抗性はスピンに依存するので、この抵抗は、メモリデバイス出力信号を増大させる。
【００８８】
上記の説明は、鉄ドープチタン酸化物のようなｐ型強磁性半導体層に適応するｐ型電界効果トランジスタについての説明である。コバルトドープチタン酸化物のようなｎ型強磁性半導体については、電界効果トランジスタはｎ型であり、ウェルはｐウェルであり、ソースおよびドレインがｎ＋である。
【００８９】
メモリ用途では、スピントランジスタは、デバイスのソースおよびドレイン接合の両方において強磁性半導体薄膜の磁気モーメントを整列するために外部の磁界を必要とする。ドレイン強磁性半導体の磁気モーメントは、スピントランジスタのドレイン接合の近傍に位置する書き込みプレート１０８を通るプレート電流、およびチャネル電流によって供給される磁界によって反転され得る。プレート電流は、書き込みバイアス電圧に依存して、どちらかの方向を向き得る。また、チャネル電流は、トランジスタのソースおよびドレインのバイアスに依存して、どちらかの方向を向き得る。したがって、ドレイン接合における強磁性半導体の磁気モーメントは、スピントランジスタの電流および書き込みプレートの電流の方向によって所望の偏極に固定され得る。プレート電流とチャネル電流とは直交し、適切な割合のこれらの２つの電流は、あらゆる方向に磁界を供給し得、ドレイン強磁性半導体層の磁気モーメントを変更する。
【００９０】
図３ｂは、本発明のスピントランジスタの平面図である。図３ｂは、ソースからドレインへのチャネル電流方向１１１を有する、ゲート１０４、ソース１０２、およびドレイン１０３を有する通常の電界効果トランジスタを示す。ソースおよびドレインにおいてバイアス電圧の偏極を反転することにより、チャネル電流方向を反転させ得る。強磁性半導体１０６は、トランジスタのソース上に堆積され、強磁性半導体１０７は、ドレインに堆積される。書き込みプレート１０８は、ドレイン強磁性半導体の近傍に堆積され、書き込みプレート電流は、どちらかの方向１１０を向き得る。
【００９１】
図４は、サリサイドソースを用いた本発明のスピントランジスタである。ソース強磁性半導体からチャネルへのキャリアの注入の効率は、さらにソース層のサリサイド化によって増強され得る。チタンサリサイド、コバルトサリサイド、ニッケルサリサイドのようなサリサイド層１２０は、ソース層との良好なコンタクトを形成し得、さらに強磁性半導体層とも良好なコンタクトを形成し得る。さらに、ドレイン領域（示されない）における別のサリサイド層は、強磁性半導体とドレイン層との間のコンタクト抵抗値を改良し得る。
【００９２】
図５は、本発明のスピントランジスタの別の実施形態である。スピントランジスタは、さらに、ソース強磁性半導体層の近傍に製造されるプログラミングプレート１０９を含む。ドレイン強磁性半導体層の磁気モーメントのプログラミングと同様に、プログラミングプレート１０９の電流およびチャネル電流は、磁界の直交成分を形成し得、ソース接合における強磁性層の磁気モーメントを制御する。
【００９３】
図６は、本発明のスピントランジスタメモリセルを用いた１２ビットのメモリセルアレイの平面図である。書き込まれた水平ビット線Ｂ１〜Ｂ４は、スピントランジスタのドレインに接続される。垂直Ｓ１線、Ｗ１線、Ｐ１線は、それぞれトランジスタのソース、ゲート、プレートに接続される。書き込まれた水平ビット線Ｂ１〜Ｂ４は、スピントランジスタのチャネル電流と同じ方向であるので、ビット線Ｂ１〜Ｂ４を通る電流は、磁界を供給するために利用され得、ソースおよびドレイン強磁性層の磁気分極を変化させる。
【００９４】
図７は、図６に示される１２ビットメモリアレイの等価回路である。実際のメモリセルはスピントランジスタを含むが、抵抗がスピントロニックトランジスタチャネルの抵抗値である１抵抗１トランジスタ（１Ｒ１Ｔ）メモリセルとして機能する。等価回路は、１Ｒ１Ｔメモリセルである。抵抗器は、プログラム可能抵抗器であり、スピントランジスタの伝導性を表す。
【００９５】
（要約）
本発明において、強磁性半導体／半導体ヘテロ接合を利用するスピントランジスタが開示される。強磁性半導体層は、通常の電界効果トランジスタのソースおよびドレイン上に直接ヘテロ接合を形成する。鉄ドープチタン酸化物のような室温の強磁性半導体材料を利用して、スピントランジスタは、半導体ソースおよびドレインを有する強磁性半導体の伝導性の整合により、スピン注入効率が改良され得る。スピントランジスタは、さらに書き込みプレートを含み、メモリ状態を提供する強磁性層の磁気分極を変更する。スピントランジスタは、磁気モーメント誘導抵抗性の変化を利用することによって、潜在的に大きなメモリ信号を有する磁性ランダムアクセスメモリのメモリセルとして利用され得る。
【００９６】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００９７】
【図１】図１は、強磁性材料を用いた従来技術のスピントランジスタである。
【図２】図２は、強磁性半導体材料を用いた従来技術のスピントランジスタである。
【図３ａ】図３ａは、本発明のスピントランジスタの断面である。
【図３ｂ】図３ｂは、本発明のスピントランジスタの平面図である。
【図４】図４は、サリサイドソースを用いた本発明のスピントランジスタである。
【図５】図５は、本発明のスピントランジスタの別の実施形態である。
【図６】図６は、本発明のスピントランジスタメモリセルを用いた１２ビットメモリアレイの平面図である。
【図７】図７は、本発明のスピントランジスタメモリセルを用いた１２ビットメモリアレイの等価回路である。
【符号の説明】
【００９８】
１００  ｐ型チャネル
１０１  半導体基板
１０２  ソース
１０３  ドレイン
１０４  ゲート
１０５  ゲート絶縁体
１０６  強磁性半導体膜
１０７  強磁性半導体膜
１０８  書き込みプレート
１０９  プログラミングプレート
１１０  書き込みプレート電流の方向
１１１  チャネル電流方向
１２０  サリサイド層
【図１】
2004297072.tif 000003
【図２】
2004297072.tif 000004
【図３ａ】
2004297072.tif 000005
【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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