(57)【要約】【課題】出力用スイッチング素子の遅延時間の増大を可能な限り抑制しながら，出力用スイッチング素子のターンオフのときに出力に発生する高周波ノイズを低減することが可能なインバータを提供する。【解決手段】本発明によるインバータ（１）は，負荷（２）に接続される出力ＭＩＳＦＥＴと，出力ＭＩＳＦＥＴ（５）のゲート端子にゲート電圧を印加するゲートドライバ（６）とを備えている。ゲートドライバ（６）は，出力ＭＩＳＦＥＴ（５）のゲート電圧を電源電圧ＶＣＣから０にするとき，（ａ）第１ドライブ能力でゲート電流を出力ＭＩＳＦＥＴ（５）のゲート端子から引き出すステップと，（ｂ）前記（ａ）ステップの後，第１ドライブ能力よりも小さい第２ドライブ能力でゲート電流をゲート端子から引き出すステップとを実行する。【選択図】  図１
2004159467.tif 000002
【特許請求の範囲】
【請求項１】
負荷に接続される出力ＭＩＳＦＥＴと，
前記出力ＭＩＳＦＥＴのゲート端子にゲート電圧を印加するゲートドライバとを備え，
前記ゲートドライバは，前記ゲート電圧を電源電圧ＶＣＣから０にするとき，
（ａ）第１ドライブ能力でゲート電流を前記ゲート端子から引き出すステップと，
（ｂ）前記（ａ）ステップの後，前記第１ドライブ能力よりも小さい第２ドライブ能力で前記ゲート電流を前記ゲート端子から引き出すステップ
とを実行し，
前記ゲートドライバが前記（ｂ）ステップの実行を開始する時刻は，前記出力ＭＩＳＦＥＴの前記ゲート電圧が，前記出力ＭＩＳＦＥＴの閾値電圧になる時刻と実質的に同時である
インバータ。
【請求項２】
負荷に接続される出力ＭＩＳＦＥＴと，
前記出力ＭＩＳＦＥＴのゲート端子にゲート電圧を印加するゲートドライバとを備え，
前記ゲートドライバは，前記ゲート電圧を電源電圧ＶＣＣから０にするとき，
（ａ）第１ドライブ能力でゲート電流を前記ゲート端子から引き出すステップと，
（ｂ）前記（ａ）ステップの後，前記第１ドライブ能力よりも小さい第２ドライブ能力で前記ゲート電流を前記ゲート端子から引き出すステップ
とを実行し，
前記ゲートドライバが前記（ｂ）ステップの実行を開始する時刻は，前記出力ＭＩＳＦＥＴのドレイン／ソース間電圧の変化率が，第１変化率から前記第１変化率より大きい第２変化率に切り替わる時刻と実質的に同一である
インバータ。
【請求項３】
前記ゲートドライバは，更に
（ｃ）前記（ｂ）ステップの後，前記第２ドライブ能力よりも大きい第３ドライブ能力でゲート電流を前記ゲート端子から引き出すステップ
を実行する
請求項１又は請求項２に記載のインバータ。
【請求項４】
前記ゲートドライバが前記（ｃ）ステップの実行を開始する時刻は，前記出力ＭＩＳＦＥＴの前記ゲート電圧が，前記閾値電圧から０に遷移し始める時刻と実質的に同時である
請求項３に記載のインバータ。
【請求項５】
前記ゲートドライバが，前記（ｃ）ステップの実行を開始する時刻は，前記出力ＭＩＳＦＥＴのドレイン／ソース間電圧の変化率が，前記第２変化率から前記第２変化率より小さい第３変化率に切り替わる時刻と実質的に同時である
請求項３に記載のインバータ。
【請求項６】
前記第１ドライブ能力と前記第３ドライブ能力とは，同一である
請求項３に記載のインバータ。
【請求項７】
負荷に接続される出力ＭＩＳＦＥＴと，
接地端子と，
前記接地端子を基準として電源電圧ＶＣＣを有する電源端子と，
前記出力ＭＩＳＦＥＴのゲート端子と，前記電源端子との間に介設された電源側スイッチング素子と，
前記ゲート端子と，前記接地端子との間に介設された第１接地側スイッチング素子と，
前記ゲート端子と，前記接地端子との間に介設された第２接地側スイッチング素子と，
前記電源側スイッチング素子，前記第１接地側スイッチング素子，及び前記第２接地側スイッチング素子を制御する制御回路
とを備え，
前記制御回路は，前記出力ＭＩＳＦＥＴをターンオフするとき，
（ｄ）前記電源側スイッチング素子をターンオフするステップと，
（ｅ）前記（ｄ）ステップの後，前記第１接地側スイッチング素子と前記第２接地側スイッチング素子とをターンオンするステップと，
（ｆ）前記（ｅ）ステップの後，前記第２接地側スイッチング素子をターンオフするステップ
とを実行し，
前記制御回路が前記第２接地側スイッチング素子をターンオフする時刻は，前記出力ＭＩＳＦＥＴの前記ゲート電圧が，前記出力ＭＩＳＦＥＴの閾値電圧になる時刻と実質的に同一である
インバータ。
【請求項８】
負荷に接続される出力ＭＩＳＦＥＴと，
接地端子と，
前記接地端子を基準として電源電圧ＶＣＣを有する電源端子と，
前記出力ＭＩＳＦＥＴのゲート端子と，前記電源端子との間に介設された電源側スイッチング素子と，
前記ゲート端子と，前記接地端子との間に介設された第１接地側スイッチング素子と，
前記ゲート端子と，前記接地端子との間に介設された第２接地側スイッチング素子と，
前記電源側スイッチング素子，前記第１接地側スイッチング素子，及び前記第２接地側スイッチング素子を制御する制御回路
とを備え，
前記制御回路は，前記出力ＭＩＳＦＥＴをターンオフするとき，
（ｄ）前記電源側スイッチング素子をターンオフするステップと，
（ｅ）前記（ｄ）ステップの後，前記第１接地側スイッチング素子と前記第２接地側スイッチング素子とをターンオンするステップと，
（ｆ）前記（ｅ）ステップの後，前記第２接地側スイッチング素子をターンオフするステップ
とを実行し，
前記制御回路が前記第２接地側スイッチング素子をターンオフする時刻は，前記出力ＭＩＳＦＥＴのドレイン／ソース間電圧の変化率が，第１変化率から前記第１変化率より大きい第２変化率に切り替わる時刻に実質的に一致する
インバータ。
【請求項９】
前記制御回路は，更に，
（ｇ）前記（ｆ）ステップの後，前記第２接地側スイッチング素子をターンオンするステップ
を実行する
請求項７又は請求項８に記載のインバータ。
【請求項１０】
前記制御回路が前記（ｇ）ステップにおいて前記第２接地側スイッチング素子をターンオンする時刻は，前記出力ＭＩＳＦＥＴの前記ゲート電圧が，前記閾値電圧から０に移行し始める時刻に実質的に一致する
請求項９に記載のインバータ。
【請求項１１】
前記制御回路が前記（ｇ）ステップにおいて前記第２接地側スイッチング素子をターンオンする時刻は，前記出力ＭＩＳＦＥＴのドレイン／ソース間電圧の変化率が，前記第２変化率から前記第２変化率より小さい第３変化率に切り替わる時刻と実質的に同時である
請求項９に記載のインバータ。
【請求項１２】
（ｈ）負荷に接続される出力ＭＩＳＦＥＴのゲート電圧を電源電圧ＶＣＣから０にするステップを備え，
前記（ｈ）ステップは，
（ｈ１）第１ドライブ能力でゲート電流を出力ＭＩＳＦＥＴのゲート端子から引き出して前記出力ＭＩＳＦＥＴのゲート電圧をステップと，
（ｈ２）前記（ｈ１）ステップの後，前記第１ドライブ能力よりも小さい第２ドライブ能力で前記ゲート電流を前記ゲート端子から引き出すステップ
とを含み，
前記（ｈ２）ステップの実行が開始される時刻は，前記出力ＭＩＳＦＥＴの前記ゲート電圧が，前記出力ＭＩＳＦＥＴの閾値電圧になる時刻と実質的に同時である
インバータの動作方法。
【請求項１３】
（ｈ）負荷に接続される出力ＭＩＳＦＥＴのゲート電圧を電源電圧ＶＣＣから０にするステップを備え，
前記（ｈ）ステップは，
（ｈ１）第１ドライブ能力でゲート電流を出力ＭＩＳＦＥＴのゲート端子から引き出して前記出力ＭＩＳＦＥＴのゲート電圧をステップと，
（ｈ２）前記（ｈ１）ステップの後，前記第１ドライブ能力よりも小さい第２ドライブ能力で前記ゲート電流を前記ゲート端子から引き出すステップ
とを含み，
前記（ｈ２）ステップの実行が開始される時刻は，前記出力ＭＩＳＦＥＴのドレイン／ソース間電圧の変化率が，第１変化率から前記第１変化率より大きい第２変化率に切り替わる時刻と実質的に同一である
インバータの動作方法。
【請求項１４】
負荷に接続される出力ＭＩＳＦＥＴと，
接地端子と，
前記接地端子を基準として電源電圧ＶＣＣを有する電源端子と，
前記出力ＭＩＳＦＥＴのゲート端子と，前記電源端子との間に介設された電源側スイッチング素子と，
前記ゲート端子と，前記接地端子との間に介設された第１接地側スイッチング素子と，
前記ゲート端子と，前記接地端子との間に介設された第２接地側スイッチング素子と，
とを備えたインバータの動作方法であって，
（ｉ）前記電源側スイッチング素子をターンオフするステップと，
（ｊ）前記（ｉ）ステップの後，前記第１接地側スイッチング素子と前記第２接地側スイッチング素子とをターンオンするステップと，
（ｋ）前記（ｊ）ステップの後，前記第２接地側スイッチング素子をターンオフするステップ
とを備え，
前記第２接地側スイッチング素子をターンオフされる時刻は，前記出力ＭＩＳＦＥＴの前記ゲート電圧が，前記出力ＭＩＳＦＥＴの閾値電圧になる時刻と実質的に同一である
インバータの動作方法。
【請求項１５】
負荷に接続される出力ＭＩＳＦＥＴと，
接地端子と，
前記接地端子を基準として電源電圧ＶＣＣを有する電源端子と，
前記出力ＭＩＳＦＥＴのゲート端子と，前記電源端子との間に介設された電源側スイッチング素子と，
前記ゲート端子と，前記接地端子との間に介設された第１接地側スイッチング素子と，
前記ゲート端子と，前記接地端子との間に介設された第２接地側スイッチング素子と，
とを備えたインバータの動作方法であって，
（ｉ）前記電源側スイッチング素子をターンオフするステップと，
（ｊ）前記（ｉ）ステップの後，前記第１接地側スイッチング素子と前記第２接地側スイッチング素子とをターンオンするステップと，
（ｋ）前記（ｊ）ステップの後，前記第２接地側スイッチング素子をターンオフするステップ
とを備え，
前記第２接地側スイッチング素子がターンオフされる時刻は，前記出力ＭＩＳＦＥＴのドレイン／ソース間電圧の変化率が，第１変化率から前記第１変化率より大きい第２変化率に切り替わる時刻に実質的に一致する
インバータの動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，インバータに関する。本発明は，インバータが出力する電流及び電圧の高周波ノイズを低減するための技術に関する。
【０００２】
【従来の技術】
モータその他の交流で動作する電気機器を駆動する電源としてインバータが広く使用される。インバータは，直流電源に接続された出力用スイッチング素子をスイッチングすることによって交流電力を生成する。出力用スイッチング素子としては，一般に，ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ），及びＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が使用される。
【０００３】
インバータに含まれる出力用スイッチング素子は高速にスイッチングされるため，インバータの出力には，高周波ノイズが含まれる。高周波ノイズは，特に，出力用スイッチング素子がターンオフするとき大きくなる。高周波ノイズは，ラジオ及びテレビの受信障害に例示される電磁障害の原因となる。従って，高周波ノイズは，可能な限り抑制されることが望まれる。
【０００４】
高周波ノイズを減少するために，インバータの出力の配線にフェライトコアで例示されるノイズフィルターを設ける技術が知られている。しかし，ノイズフィルターの使用は，配線の設置に必要なスペースを大きくし，更にコストを増大させるため好ましくない。
【０００５】
更に，高周波ノイズを減少するために，出力用スイッチング素子のスイッチング速度（即ち，出力用スイッチング素子がオン状態とオフ状態とを遷移するのにかかる時間）を遅くする技術が知られている。スイッチング速度を遅くすることは，出力用スイッチング素子として使用されるＭＯＳＦＥＴ又はＩＧＢＴのゲート抵抗を大きくすることによって行われる。しかし，スイッチング速度を遅くすることは，インバータの出力用スイッチング素子の遅延時間を増大させ，更に，インバータの効率を低下させるために好ましくない。
【０００６】
高周波ノイズを減少する更に他の技術が，非特許文献１に開示されている。非特許文献１に開示された技術は，インバータの出力電圧の時間変化ｄｖ／ｄｔを抑制することにより，高周波ノイズを減少する。公知のその技術では，出力用のＩＧＢＴのゲート電流が，ゲート電流制御回路によって大，小，大とアクティブに制御される。ゲート電流が小になる期間が，コレクタ電圧が上昇する期間に一致され，これにより，ｄｖ／ｄｔが低減されている。
【０００７】
出力用スイッチング素子の遅延時間の増大を可能な限り抑制しながら，出力用スイッチング素子のターンオフのときにインバータの出力に発生する高周波ノイズを低減することが望まれる。
【０００８】
【非特許文献１】
長洲  正浩他，「高速短絡保護機能付きソフトゲートドライバ」，鉄道サイパネシンポジウム論文集，２０００年，ｖｏｌ．３７ｔｈ，ｐ．１５８−１６１。
【０００９】
【発明が解決しようとする課題】
本発明の目的は，出力用スイッチング素子の遅延時間の増大を可能な限り抑制しながら，出力用スイッチング素子のターンオフのときに出力に発生する高周波ノイズを低減することが可能なインバータを提供することにある。
【００１０】
【課題を解決するための手段】
以下に，［発明の実施の形態］で使用される番号・符号を用いて，課題を解決するための手段を説明する。これらの番号・符号は，［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明によるインバータ（１）は，負荷（２）に接続される出力ＭＩＳＦＥＴ（５）と，出力ＭＩＳＦＥＴ（５）のゲート端子にゲート電圧を印加するゲートドライバ（６）とを備えている。ゲートドライバ（６）は，出力ＭＩＳＦＥＴ（５）のゲート電圧を電源電圧ＶＣＣから０にするとき，
（ａ）第１ドライブ能力でゲート電流を出力ＭＩＳＦＥＴ（５）のゲート端子から引き出すステップと，
（ｂ）前記（ａ）ステップの後，第１ドライブ能力よりも小さい第２ドライブ能力でゲート電流をゲート端子から引き出すステップ
とを実行する。ゲートドライバ（６）が（ｂ）ステップの実行を開始する時刻は，出力ＭＩＳＦＥＴ（５）のゲート電圧が，出力ＭＩＳＦＥＴ（５）の閾値電圧になる時刻と実質的に同時である。これにより，出力ＭＩＳＦＥＴ（５）のゲート電圧が速やかにプルダウンされるとともに，出力ＭＩＳＦＥＴ（５）のドレイン／ソース間電圧の変化率が抑制される。従って，出力用スイッチング素子の遅延時間の増大を可能な限り抑制しながら，出力用スイッチング素子のターンオフのときに出力に発生する高周波ノイズを低減することができる。
【００１２】
本発明によるインバータ（１）は，負荷（２）に接続される出力ＭＩＳＦＥＴと，出力ＭＩＳＦＥＴ（５）のゲート端子にゲート電圧を印加するゲートドライバ（６）とを備えている。ゲートドライバ（６）は，出力ＭＩＳＦＥＴ（５）のゲート電圧を電源電圧ＶＣＣから０にするとき，
（ａ）第１ドライブ能力でゲート電流を出力ＭＩＳＦＥＴ（５）のゲート端子から引き出すステップと，
（ｂ）前記（ａ）ステップの後，第１ドライブ能力よりも小さい第２ドライブ能力でゲート電流をゲート端子から引き出すステップ
とを実行する。ゲートドライバ（６）が（ｂ）ステップの実行を開始する時刻は，前記出力ＭＩＳＦＥＴ（５）のドレイン／ソース間電圧の変化率が，第１変化率から第１変化率より大きい第２変化率に切り替わる時刻と実質的に同一であるように定められる。これにより，出力ＭＩＳＦＥＴ（５）のゲート電圧が速やかにプルダウンされるとともに，出力ＭＩＳＦＥＴ（５）のドレイン／ソース間電圧の変化率が抑制される。従って，出力用スイッチング素子の遅延時間の増大を可能な限り抑制しながら，出力用スイッチング素子のターンオフのときに出力に発生する高周波ノイズを低減することができる。
【００１３】
ゲートドライバ（６）は，更に，
（ｃ）（ｂ）ステップの後，第２ドライブ能力よりも大きい第３ドライブ能力でゲート電流を出力ＭＩＳＦＥＴ（５）のゲート端子から引き出すステップ
を実行することが好適である。
【００１４】
この場合，ゲートドライバ（６）が（ｃ）ステップの実行を開始する時刻は，出力ＭＩＳＦＥＴ（５）のゲート電圧が，閾値電圧から０に遷移し始める時刻と実質的に同時であることが好適である。
【００１５】
更に，ゲートドライバ（６）が，（ｃ）ステップの実行を開始する時刻は，出力ＭＩＳＦＥＴ（５）のドレイン／ソース間電圧の変化率が，第２変化率から第２変化率より小さい第３変化率に切り替わる時刻と実質的に同時であることが好適である。
【００１６】
第１ドライブ能力と第３ドライブ能力とは，異なる場合があり，更に，同一である場合があることに留意されるべきである。
【００１７】
本発明によるインバータは，負荷（２）に接続される出力ＭＩＳＦＥＴ（５）と，接地端子（１１ｂ）と，接地端子（１１ｂ）を基準として電源電圧ＶＣＣを有する電源端子（１１ａ）と，出力ＭＩＳＦＥＴ（５）のゲート端子と電源端子（１１ａ）との間に介設された電源側スイッチング素子（１２）と，出力ＭＩＳＦＥＴ（５）のゲート端子と接地端子（１１ｂ）との間に介設された第１接地側スイッチング素子（１４）と，出力ＭＩＳＦＥＴ（５）のゲート端子と接地端子（１１ｂ）との間に介設された第２接地側スイッチング素子（１６）と，電源側スイッチング素子（１２），第１接地側スイッチング素子（１４），及び第２接地側スイッチング素子（１６）を制御する制御回路（１９）とを備えている。制御回路（１９）は，前記出力ＭＩＳＦＥＴ（５）をターンオフするとき，
（ｄ）電源側スイッチング素子（１２）をターンオフするステップと，
（ｅ）（ｄ）ステップの後，第１接地側スイッチング素子（１４）と第２接地側スイッチング素子（１６）とをターンオンするステップと，
（ｆ）（ｅ）ステップの後，第２接地側スイッチング素子（１６）をターンオフするステップ
とを実行する。制御回路（１９）が第２接地側スイッチング素子（１６）をターンオフする時刻は，出力ＭＩＳＦＥＴ（５）のゲート電圧が，出力ＭＩＳＦＥＴ（５）の閾値電圧になる時刻と実質的に同時である。これにより，出力ＭＩＳＦＥＴ（５）のゲート電圧が速やかにプルダウンされるとともに，出力ＭＩＳＦＥＴ（５）のドレイン／ソース間電圧の変化率が抑制される。従って，出力用スイッチング素子の遅延時間の増大を可能な限り抑制しながら，出力用スイッチング素子のターンオフのときに出力に発生する高周波ノイズを低減することができる。
【００１８】
本発明によるインバータは，負荷（２）に接続される出力ＭＩＳＦＥＴ（５）と，接地端子（１１ｂ）と，接地端子（１１ｂ）を基準として電源電圧ＶＣＣを有する電源端子（１１ａ）と，出力ＭＩＳＦＥＴ（５）のゲート端子と電源端子（１１ａ）との間に介設された電源側スイッチング素子（１２）と，出力ＭＩＳＦＥＴ（５）のゲート端子と接地端子（１１ｂ）との間に介設された第１接地側スイッチング素子（１４）と，出力ＭＩＳＦＥＴ（５）のゲート端子と接地端子（１１ｂ）との間に介設された第２接地側スイッチング素子（１６）と，電源側スイッチング素子（１２），第１接地側スイッチング素子（１４），及び第２接地側スイッチング素子（１６）を制御する制御回路（１９）とを備えている。制御回路（１９）は，前記出力ＭＩＳＦＥＴ（５）をターンオフするとき，
（ｄ）電源側スイッチング素子（１２）をターンオフするステップと，
（ｅ）（ｄ）ステップの後，第１接地側スイッチング素子（１４）と第２接地側スイッチング素子（１６）とをターンオンするステップと，
（ｆ）（ｅ）ステップの後，第２接地側スイッチング素子（１６）をターンオフするステップ
とを実行する。制御回路（１９）が第２接地側スイッチング素子（１６）をターンオフする時刻は，出力ＭＩＳＦＥＴ（５）のドレイン／ソース間電圧の変化率が，第１変化率から第１変化率より大きい第２変化率に切り替わる時刻に実質的に同時である。これにより，出力ＭＩＳＦＥＴ（５）のゲート電圧が速やかにプルダウンされるとともに，出力ＭＩＳＦＥＴ（５）のドレイン／ソース間電圧の変化率が抑制される。従って，出力用スイッチング素子の遅延時間の増大を可能な限り抑制しながら，出力用スイッチング素子のターンオフのときに出力に発生する高周波ノイズを低減することができる。
【００１９】
制御回路（１９）は，更に，
（ｇ）（ｆ）ステップの後，第２接地側スイッチング素子（１６）をターンオンするステップ
を実行することが好適である。
【００２０】
この場合，制御回路（１９）が（ｇ）ステップにおいて第２接地側スイッチング素子（１６）をターンオンする時刻は，出力ＭＩＳＦＥＴ（５）のゲート電圧が，閾値電圧から０に移行し始める時刻に実質的に同時であることが好適である。
【００２１】
制御回路（１９）が前記（ｇ）ステップにおいて第２接地側スイッチング素子（１６）をターンオンする時刻は，出力ＭＩＳＦＥＴ（５）のドレイン／ソース間電圧の変化率が，第２変化率から第２変化率より小さい第３変化率に切り替わる時刻と実質的に同時であることが好適である。
【００２２】
【発明の実施の形態】
本発明によるインバータの実施の一形態では，図１に示されているように，インバータ１が３相モータ２とともに設けられている。インバータ１は，電力線３ａ〜３ｃを介して，３相モータ２の電機子巻線に３相電力を供給する。
【００２３】
インバータ１は，直流電源４と，パワーＭＯＳトランジスタ５ａ〜５ｆと，ゲートドライバ６ａ〜６ｆと，コントローラ７とを含む。直流電源４は，電源線４ａと接地線４ｂとの間に直流電圧を生成する。直流電源４により，電源線４ａは接地線４ｂに対して電源電圧ＶＣＣに維持される。
【００２４】
パワーＭＯＳトランジスタ５ａ〜５ｆは，インバータ１の出力に接続された電力線３ａ〜３ｃをプルアップし，又はプルダウンする出力用スイッチング素子であり，パワーＭＯＳトランジスタ５ａ〜５ｆとしては，ドライブ能力が大きい（即ち，Ｗ／Ｌが大きい）ＮチャネルＭＯＳトランジスタが使用される。パワーＭＯＳトランジスタ５ａ，５ｂ，５ｃのドレイン端子は，電源電圧ＶＣＣを有する電源線４ａに接続され，パワーＭＯＳトランジスタ５ａ，５ｂ，５ｃのソース端子は，電力線３ａ，３ｂ，３ｃに接続されている。パワーＭＯＳトランジスタ５ａ，５ｂ，５ｃは，電力線３ａ，３ｂ，３ｃをそれぞれ電源電圧ＶＣＣ（Ｈｉｇｈ電圧）にプルアップするために使用される。パワーＭＯＳトランジスタ５ｄ，５ｅ，５ｆのドレイン端子は，それぞれ電力線３ａ，３ｂ，３ｃに接続され，パワーＭＯＳトランジスタ５ｄ，５ｅ，５ｆのソース端子は，接地線４ｂに接続されている。パワーＭＯＳトランジスタ５ｄ，５ｅ，５ｆは，電力線３ａ，３ｂ，３ｃをそれぞれに接地電位（接地線４ｂの電位）にプルダウンするために使用される。
【００２５】
パワーＭＯＳトランジスタ５ａ〜５ｆのゲート端子は，それぞれゲートドライバ６ａ〜６ｆに接続され，パワーＭＯＳトランジスタ５ａ〜５ｆは，それぞれゲートドライバ６ａ〜６ｆによってオンオフされる。ゲートドライバ６ａ〜６ｆは，コントローラ７に接続される。コントローラ７は，ゲートドライバ６ａ〜６に，それぞれパワーＭＯＳトランジスタ５ａ〜５ｆのオンオフをそれぞれ指示するＰＷＭ信号８ａ〜８ｆを出力する。ＰＷＭ信号８ａ〜８ｆの電圧が，電源電圧Ｖｄｄであるとき，パワーＭＯＳトランジスタ５ａ〜５ｆは，それぞれオンになり，ＰＷＭ信号８ａ〜８ｆの電圧が０であるとき，パワーＭＯＳトランジスタ５ａ〜５ｆは，それぞれオフになる。
【００２６】
パワーＭＯＳトランジスタ５ａ〜５ｆは同一の構造を有しており，特に区別しない場合には，これらはパワーＭＯＳトランジスタ５と記載される。更に，ゲートドライバ６ａ〜６ｆは同一の構成を有しており，特に区別しない場合には，これらはゲートドライバ６と記載される。更に，ＰＷＭ信号８ａ〜８ｆは，特に区別しない場合には，ＰＷＭ信号８と記載される。
【００２７】
図２は，ゲートドライバ６の構成を示している。ゲートドライバ６は，直流電源１１と，ＰチャネルＭＯＳトランジスタ１２と，調整抵抗１３と，ＮチャネルＭＯＳトランジスタ１４と，調整抵抗１５と，ＮチャネルＭＯＳトランジスタ１６と，調整抵抗１７と，ゲート抵抗１８と，制御回路１９とを含む。図２では，３相モータ２の電機子巻線が，インピーダンスＺＬとして表現されていることに留意されたい。また、電源は等価的に電源３０として示されていることに留意されたい。調整抵抗１３、１５、１７は、ゲート抵抗１８と同じ役割を果し、調整抵抗１３、１５、１７の抵抗値を調整することにより、ゲート電流量を適切に調整することが可能となる。
【００２８】
直流電源１１は，電源線１１ａと接地線１１ｂの間に直流電圧Ｖｄｄを発生する。直流電源１１は，電源線１１ａを，接地線１１ｂを基準として電源電圧Ｖｄｄに維持する。
【００２９】
ＰチャネルＭＯＳトランジスタ１２と調整抵抗１３とが，電源線１１ａとノード２０との間に直列に接続されている。ＰチャネルＭＯＳトランジスタ１２は，パワーＭＯＳトランジスタ５のゲート端子をプルアップする役割を有する。調整抵抗１３は，ＰチャネルＭＯＳトランジスタ１２の保護のために設けられている。
【００３０】
直列に接続されたＮチャネルＭＯＳトランジスタ１４及び調整抵抗１５と，直列に接続されたＮチャネルＭＯＳトランジスタ１６及び調整抵抗１７とが，ノード２０と接地線１１ｂとの間に，並列に接続されている。ＮチャネルＭＯＳトランジスタ１４，１６とは，パワーＭＯＳトランジスタ５のゲート端子をプルダウンする役割を有する。調整抵抗１５，１７は，それぞれ，ＮチャネルＭＯＳトランジスタ１４，１６の保護のために設けられている。
【００３１】
ノード２０とパワーＭＯＳトランジスタ５のゲート端子との間には，ゲート抵抗１８が介設されている。ゲート抵抗１８は，ゲート電流を適切に調節する役割を有する。
【００３２】
ＰチャネルＭＯＳトランジスタ１２，ＮチャネルＭＯＳトランジスタ１４，及びＮチャネルＭＯＳトランジスタ１６のゲート端子は，制御回路１９に接続されている。制御回路１９は，ＰチャネルＭＯＳトランジスタ１２，ＮチャネルＭＯＳトランジスタ１４，及びＮチャネルＭＯＳトランジスタ１６のオンオフを制御する。
【００３３】
図３は，パワーＭＯＳトランジスタ５をオンからオフにするときのゲートドライバ６の動作を示すタイミングチャートである。初期状態（時刻ｔ０）において，時刻ｔ０では，ＰＷＭ信号８はＨｉｇｈ電圧であり，ＰチャネルＭＯＳトランジスタ１２，ＮチャネルＭＯＳトランジスタ１４，ＮチャネルＭＯＳトランジスタゲート１６のそれぞれのゲート電圧（１１ｂから見た電圧）ＶｇＱ１，ＶｇＱ２，ＶｇＱ３は，いずれもＬｏｗ電圧である。この状態（ｔ０）でのＰチャンネルＭＯＳトランジスタ１２のゲート／ソース間電圧は負である。この状態では，ＰチャネルＭＯＳトランジスタ１２はオン，ＮチャネルＭＯＳトランジスタ１４，１６はオフである。パワーＭＯＳトランジスタ５のゲート電圧Ｖｇは，電源電圧Ｖｄｄであり，パワーＭＯＳトランジスタ５はオンである。
【００３４】
パワーＭＯＳトランジスタ５をオンからオフにする動作は，ＰチャネルＭＯＳトランジスタ１２をオフにする動作で開始される（時刻ｔ１）。制御回路１９は，ＰＷＭ信号８が０電圧になると，ＰチャネルＭＯＳトランジスタ１２のゲート電圧（１１ｂから見た電圧）を電源電圧ＶｄｄにプルアップしてＰチャネルＭＯＳトランジスタ１２をオフにする。ＰチャネルＭＯＳトランジスタ１２がオフになることにより，パワーＭＯＳトランジスタ５のゲート端子への電源電圧Ｖｄｄの供給が停止される。但し，ゲート端子から電荷が流出する経路が実質的に存在しないため，パワーＭＯＳトランジスタ５のゲート電圧Ｖｇは，実質的に電源電圧Ｖｄｄに維持される。
【００３５】
続いて，制御回路１９は，ＮチャネルＭＯＳトランジスタ１４，及びＮチャネルＭＯＳトランジスタ１６の両方をオンにする（時刻ｔ２）。ＮチャネルＭＯＳトランジスタ１４，１６がオンされることにより，パワーＭＯＳトランジスタ５のゲート端子からゲート電流Ｉｇが引き出される。ゲート電流Ｉｇが引き出されることは，図３では，負のゲート電流Ｉｇが流れることによって図示されている。ゲート電流Ｉｇが引き出されることにより，パワーＭＯＳトランジスタ５のゲート電圧Ｖｇは低下し始める。ＮチャネルＭＯＳトランジスタ１４及びＮチャネルＭＯＳトランジスタ１６の両方のドライブ能力でゲート電圧Ｖｇが引き下げられるため，ゲート電流Ｉｇ（の絶対値）は大きくなり，ゲート電圧Ｖｇは速やかに減少される。これにより，パワーＭＯＳトランジスタ５の遅延時間が短縮される。
【００３６】
ゲート電圧Ｖｇが減少されている間，パワーＭＯＳトランジスタ５のドレイン／ソース間電圧ＶＤＳは，微少な変化率でしか上昇しない。従って，ゲート電圧Ｖｇを速やかに減少させてもインバータ１の出力にはノイズは発生しにくい。ゲート電圧Ｖｇが低下している間のドレイン／ソース間電圧ＶＤＳの変化は，時間ｔに対して実質的に線形であると近似できる。
【００３７】
ゲート電圧ＶｇがパワーＭＯＳトランジスタ５の閾値電圧Ｖｔｈに到達すると，ドレイン／ソース間電圧ＶＤＳは，急激に上昇し始める。ドレイン／ソース間電圧ＶＤＳの変化は，時間ｔに対して実質的に線形であると近似できる。一方，パワーＭＯＳトランジスタ５のゲート容量が減少するため，ゲート電流Ｉｇが流れても，ゲート電圧Ｖｇは閾値電圧Ｖｔｈに維持される。ゲート電圧Ｖｇは，パワーＭＯＳトランジスタ５のドレイン／ソース間電圧ＶＤＳが電源電圧Ｖｄｄに近づくまで閾値電圧Ｖｔｈに維持される。
【００３８】
このときのドレイン／ソース間電圧ＶＤＳの変化率は，ゲート電流Ｉｇに依存する。ゲート電圧Ｖｇが閾値電圧Ｖｔｈに維持される間のゲート電流Ｉｇが大きいと，ドレイン／ソース間電圧ＶＤＳの変化率が大きくなり，インバータ１の出力に高周波ノイズが発生しやすくなる。
【００３９】
このため，制御回路１９は，ゲート電圧ＶｇがパワーＭＯＳトランジスタ５の閾値電圧Ｖｔｈに到達すると実質的に同時に，ＮチャネルＭＯＳトランジスタ１６をオフにする。（時刻ｔ３）。ＮチャネルＭＯＳトランジスタ１４は，オンに保たる。ＮチャネルＭＯＳトランジスタ１４単独のドライブ能力でゲート電流ＩｇがパワーＭＯＳトランジスタ５のゲート端子から引き出される。これにより，ドレイン／ソース間電圧ＶＤＳが急速な変化率で上昇している間（即ち，ゲート電圧Ｖｇが閾値電圧Ｖｔｈに維持されている間）の，ゲート電流Ｉｇは小さく抑制され，ドレイン／ソース間電圧ＶＤＳの変化率は小さく抑えられる。ドレイン／ソース間電圧ＶＤＳの変化率が抑えられることにより，インバータ１の出力にノイズが発生しにくくなる。
【００４０】
ドレイン／ソース間電圧ＶＤＳが，電源電圧Ｖｄｄに近づくと，ゲート電圧Ｖｇが閾値電圧ＶｔｈからＬｏｗ電圧に移行し始める（時刻ｔ４）。ゲート電圧Ｖｇが閾値電圧Ｖｔｈから０に移行し始めるのと実質的に同時に，制御回路１９は，ＮチャネルＭＯＳトランジスタ１６を再びオンにする。ＮチャネルＭＯＳトランジスタ１４及びＮチャネルＭＯＳトランジスタ１６の両方のドライブ能力でゲート電圧Ｖｇが引き下げられ，ゲート電圧Ｖｇが速やかに０にプルダウンされる。この間では，パワーＭＯＳトランジスタ５のドレイン／ソース間電圧ＶＤＳの変化率は小さいから，インバータ１の出力にはノイズは発生しにくい。この間のドレイン／ソース間電圧ＶＤＳの変化は，時間ｔに対して実質的に線形であると近似できる。
【００４１】
以上の動作によってパワーＭＯＳトランジスタ５をオフすることにより，パワーＭＯＳトランジスタ５の遅延時間の増大を可能な限り抑制しながら，ターンオフのときにインバータ１の出力に発生する高周波ノイズを低減することが可能である。
【００４２】
本実施の形態において，閾値電圧Ｖｔｈから０に移行し始めてもＮチャネルＭＯＳトランジスタ１６がオフのままに維持されることが可能である。このような動作は，制御回路１９の動作が単純化される点で好適である。一方，パワーＭＯＳトランジスタ５の遅延時間をより小さくする観点からは，閾値電圧Ｖｔｈから０に移行し始める時にＮチャネルＭＯＳトランジスタ１６はオンされることが好適である。
【００４３】
更に，本実施の形態において，パワーＭＯＳトランジスタ５のゲート端子の駆動は，ＰチャネルＭＯＳトランジスタ１２，及びＮチャネルＭＯＳトランジスタ１４，１６の代わりに，バイポーラトランジスタで実行されることが可能である。
尚、ＩＧＢＴの駆動部はＭＯＳＦＥＴと同様のゲート構造を有する。従って、本発明はＩＧＢＴにも適用可能である。また、上記ＭＯＳＦＥＴをＩＧＢＴと読み替えてもよい。
【００４４】
【発明の効果】
本発明により，出力用スイッチング素子の遅延時間の増大を可能な限り抑制しながら，出力用スイッチング素子のターンオフのときに出力に発生する高周波ノイズを低減することが可能なインバータが提供される。
【図面の簡単な説明】
【図１】図１は，本発明によるインバータの実施の一形態を示す。
【図２】図２は，ゲートドライバ６の構成を示す。
【図３】図３は，ゲートドライバ６の動作を示すタイミングチャートである。
【符号の説明】
１：インバータ
２：３相モータ
３ａ〜３ｃ：電力線
４：直流電源
４ａ：電源線
４ｂ：接地線
５（５ａ〜５ｆ）：パワーＭＯＳトランジスタ
６（６ａ〜６ｆ）：ゲートドライバ
７：コントローラ
８（８ａ〜８ｆ）：ＰＷＭ信号
１１：直流電源
１１ａ：電源線
１１ｂ：接地線
１２：ＰチャネルＭＯＳトランジスタ
１３：調整抵抗
１４：ＮチャネルＭＯＳトランジスタ
１５：調整抵抗
１６：ＮチャネルＭＯＳトランジスタ
１７：調整抵抗
１８：ゲート抵抗
１９：制御回路
２０：ノード
【図１】
2004159467.tif 000003
【図２】
2004159467.tif 000004
【図３】
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