(57)【要約】【課題】周囲の状況によらず所望の周波数を発振する発振回路に関し、安定した発振周波数が応答性がよい状態で得られる発振回路を提供することを目的とする。【解決手段】本発明は、制御電圧に応じた周波数で発振する発振手段（１１）と、制御電圧を発振手段の発振周波数が所定の周波数となるように補正するための補正信号を生成する補正手段（１２）と、補正手段で生成された補正信号を所定の周波数でホールドするホールド手段（１３）とを有することを特徴とする。【選択図】  図１
2004304333.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数で発振する発振手段と、
前記制御電圧を前記発振手段の発振周波数が所定の周波数となるように補正するための補正信号を生成する補正手段と、
前記補正手段で生成された前記補正信号を前記発振手段に応じた発振周波数に応じた周波数で、順次に異なるタイミングでサンプルホールドし、複数のサンプルホールド出力を合成して前記制御電圧として出力するサンプルホールド手段とを有することを特徴とする発振回路。
【請求項２】
前記サンプルホールド手段は、異なるタイミングで順次にサンプルホールドを行なう複数のサンプルホールド回路と、
前記発振手段の発振出力に基づいて前記複数のサンプルホールド回路のサンプルホールドのタイミングを決定するクロックを生成するタイミング生成手段とを有することを特徴とする請求項１又は２記載の発振回路。
【請求項３】
前記サンプルホールド手段は、前記発振手段の発振周波数に基づいてサンプルホールド実行する順次に異なるタイミングを取得することを特徴とする請求項１又は２記載の発振回路。
【請求項４】
前記所定の周波数は、前記発振手段の発振周波数に応じた周波数であることを特徴とする請求項１乃至３のいずれか一項記載の発振回路。
【請求項５】
前記所定の周波数は、ノイズ成分の周波数より低い周波数に設定されたことを特徴とする請求項１乃至４のいずれか一項記載の発振回路。
【請求項６】
前記補正手段は、前記発振手段の発振周波数の周囲温度に応じた変化を補正するための補正信号を生成することを特徴とする請求項１乃至５のいずれか一項記載の発振回路。
【請求項７】
前記複数のサンプルホールド回路は、各々にホールドコンデンサを有し、
起動時に前記複数のサンプルホールド回路のホールドコンデンサを同時に充電する起動回路を有することを特徴とする請求項２乃至６のいずれか一項記載の発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は発振回路に係り、特に、周囲の状況によらず所望の周波数を発振する発振回路に関する。
【０００２】
【従来の技術】
近年、通信技術の発達にともない、使用できる電波の周波数帯域が狭帯域化している。このため、通信機器などに搭載される発振回路の発振出力の周波数には高精度化が求められている。しかし、発振回路に用いられる振動子は温度に応じて振動の特性が変化する、いわゆる、温度特性を有している。
【０００３】
このため、発振回路では振動子の発振周波数の変化により発振周波数が変化しないように補正を行なっていた（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１０−２９０１１８号公報（図１、段落番号００４０〜００５４）
【０００５】
【発明が解決しようとする課題】
しかるに、従来の発振回路では、温度センサの出力アナログ信号をディジタルデータに変換し、変換されたディジタルデータに対して演算処理を行なうことによりノイズなどの除去を行なっていたため、回路構成が複雑になるとともに、高価になる。また、演算処理を行なっているため、起動時の立ち上がりに対しするレスポンスが悪かく、さらに、センサからのアナログ信号の急激な変動などに急速に対応できないなどの課題があった。
【０００６】
また、ディジタルデータに変換せず、直接アナログ信号で制御を行なうと、電圧ノイズによる周波数変動が無視できず、高精度化に向なかった。
【０００７】
本発明は上記の点に鑑みてなされたもので、安定した発振周波数が応答性がよい状態で得られる発振回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、制御電圧に応じた周波数で発振する発振手段（１１）と、制御電圧を発振手段（１１）の発振周波数が所定の周波数となるように補正するための補正信号を生成する補正手段（１２）と、補正手段（１２）で生成された補正信号を、発振手段（１１）に応じた発振周波数に応じた周波数で、順次に異なるタイミングでサンプルホールドし、複数のサンプルホールド出力を合成して制御電圧として出力するサンプルホールド手段（１３）とを有することを特徴とする。
【０００９】
本発明によれば、サンプルホールド手段（１３）により発振手段（１１）に応じた発振周波数に応じた周波数で、順次に異なるタイミングでサンプルホールドし、複数のサンプルホールド出力を合成して制御電圧として出力することにより、所定周期で平均化され、ノイズが低減された出力を得ることができる。
【００１０】
また、本発明によれば、複数のサンプルホールド回路の各々に設けられたホールドコンデンサのすべてを起動時に同時に充電することにより、発振手段の起動後に直ぐに、補正信号に応じて発振出力を制御できるため、起動時に発振周波数を迅速に所望の周波数にできる。
【００１１】
【発明の実施の形態】
図１は本発明の一実施例の回路構成図を示す。
【００１２】
本実施例の発振回路１は、電圧制御発振回路１１、補正回路１２、サンプルホールド回路部１３を含む構成とされている。
【００１３】
電圧制御発振回路１１は、例えば、電圧制御水晶発振回路から構成されており、制御電圧に応じて出力発振周波数が変化する構成とされている。
【００１４】
図２は電圧制御発振回路１１のブロック構成図例を示す。
【００１５】
電圧制御発振回路１１は、発振子２１、インバータ２２、帰還抵抗Ｒｆ、直流カット用コンデンサＣ１、Ｃ２、可変容量ダイオードＣｖ１、Ｃｖ２、バッファアンプ２３を含む構成とされている。
【００１６】
発振子２１は、例えば、水晶発振子から構成されており、インバータ２２に並列に接続されている。また、帰還抵抗Ｒｆは、インバータ２２に並列に接続されている。水晶発振子２１、インバータ２２、帰還抵抗Ｒｆからなる並列回路の一端には、コンデンサＣ１を介して可変容量ダイオードＣｖ１が逆極性に接続されている。また、水晶発振子２１、インバータ２２、帰還抵抗Ｒｆからなる並列回路の他端には、コンデンサＣ２を介して可変容量ダイオードＣｖ２が逆極性に接続されている。  可変容量ダイオードＣｖ１のアノードには、入力抵抗Ｒｉｎ１を介して制御電圧Ｖｃｎｔが印加され、可変容量ダイオードＣｖ２のアノードには、入力抵抗Ｒｉｎ２を介して制御電圧Ｖｃｎｔが印加される。可変容量ダイオードＣｖ１、Ｃｖ２は、制御電圧Ｖｃｎｔに応じて容量が変化する。これによって、水晶発振子２１の容量成分が変化するため、制御電圧に応じた発振周波数で発振する。
【００１７】
また、水晶発振子２１、インバータ２２、帰還抵抗Ｒｆの並列回路の他端は、バッファアンプ２３を介して出力端子Ｔｏｕｔに接続されている。バッファアンプ２３は、水晶発振子２１、インバータ２２、帰還抵抗Ｒｆの並列回路の他端に発生する発振信号を増幅して出力端子Ｔｏｕｔに供給する。
【００１８】
このとき、電圧制御発振回路１１の発振周波数は、温度に応じて変化する、いわゆる、温度特性を有する。一般に発振周波数ｆは、
ｆ＝αＴ＾３＋βＴ＋γ                            …（１）
で近似される温度特性を持つことが知られている。
【００１９】
補正回路１２は、この発振周波数の温度特性を補正し、発振周波数の温度依存性を低減し、一定の発振周波数を出力するための回路である。
【００２０】
補正回路１２は、基準電圧生成回路３１、温度センサ３２、３次関数発生回路３３、コンダクタンスアンプ３４〜３６、加算器３７から構成される。基準電圧生成回路３１は、基準電圧Ｖｒｅｆを発生する回路である。基準電圧生成回路３１により式（１）のγ成分が調整される。
【００２１】
温度センサ３２は、基準電圧発生回路３１で発生された温度に対して安定した基準電圧Ｖｒｅｆにより駆動され、温度に対して１次関数となる出力を発生する回路である。温度センサ３２の出力により式（１）のβ成分が調整される。
【００２２】
さらに、３次関数発生回路３３は、温度センサ３２の出力を３次関数的に変化させて出力する回路である。３次関数発生回路３３の出力により、式（１）のα成分が調整される。
【００２３】
基準電圧生成回路３１で発生した基準電圧Ｖｒｅｆは、コンダクタンスアンプ３４によりゲイン調整された後、加算器３７に供給される。また、温度センサ３２の出力は、コンダクタンスアンプ３５によりゲイン調整された後、加算器３７に供給される。３次関数発生回路３３の出力は、コンダクタンスアンプ３６によりゲイン調整された後、加算器３７に供給される。
【００２４】
加算器３７は、コンダクタンスアンプ３４の出力とコンダクタンスアンプ３５の出力とコンダクタンスアンプ３６の出力とを加算して出力する。加算器３７の出力は、式（１）の温度に応じた周波数変動を補正する信号となる。加算器３７の出力は、サンプルホールド回路部１３に供給される。
【００２５】
図３はサンプルホールド回路部１３のブロック構成図を示す。
【００２６】
サンプルホールド回路部１３は、補正回路１２から電圧制御発振回路１１に供給される補正信号から除去したい低周波ノイズを低減するための回路であり、タイミング生成回路４１及びサンプルホールド回路４２から構成される。
【００２７】
図４はタイミング生成回路４１のブロック構成図を示す。
【００２８】
タイミング生成回路４１は、インバータ５１、ＡＮＤゲート５２、Ｔ−フリップフロップ５３、カウンタ５４、ＯＲゲート５５−１〜５５−４、ゲート回路５６−１〜５６−４から構成されており、電圧制御発振回路１１の発振出力に応じて順次に出力される４つのクロック信号ＣＬＫ１〜ＣＬＫ４を出力する。
【００２９】
インバータ５１には、電圧制御発振回路１１から発振出力が供給されている。インバータ５１は、電圧制御発振回路１１からの発振出力を反転して出力する。インバータ５１の出力は、ＡＮＤゲート５２及びカウンタ５４に供給される。
【００３０】
ＡＮＤゲート５２には、インバータ５１の出力とＴ−フリップフロップ５３の反転出力／Ｑとが供給されている。ＡＮＤゲート５２は、インバータ５１の出力とＴ−フリップフロップ５３の反転出力／ＱとのＡＮＤ論理を出力する。
【００３１】
Ｔ−フリップフロップ５３は、パワーオンリセット信号によりリセットされ、Ｔ端子がハイレベルのときに論理レベルの反転を行い、Ｔ端子がローレベルのときには論理レベルの反転は行なわない。なお、反転出力／Ｑは、出力論理を反転した出力である。Ｔ−フリップフロップ５３の出力は、ＡＮＤゲート５２及びＯＲゲート５５−１〜５５−４に供給される。
【００３２】
また、カウンタ５４は、２ビットカウンタから構成されており、インバータ５１の出力をカウントし、その２ビットのカウント値を出力する。カウンタ５４の２ビット出力は、ゲート回路５６−１〜５６−４、夫々に供給されている。
【００３３】
ゲート回路５６−１は、カウンタ５４の２ビット出力を反転してＡＮＤ論理をとる。したがって、ゲート回路５６−１の出力は、カウンタ５４の出力が「００」のときに「１」となり、それ以外の値のときには「０」となる。ゲート回路５６−１の出力はＯＲゲート５５−１に供給される。ＯＲゲート５５−１は、Ｔ−フリップフロップ５３の反転出力／Ｑとゲート回路５６−１の出力とのＯＲ論理を出力する。
【００３４】
また、ゲート回路５６−２は、カウンタ５４の２ビット出力のうちの上位ビットを反転し、下位ビットとのＡＮＤ論理をとる。したがって、ゲート回路５６−２の出力は、カウンタ５４の２ビット出力が「０１」のときに「１」となり、それ以外の値のときには「０」となる。ＯＲゲート５５−１は、Ｔ−フリップフロップ５３の反転出力／Ｑとゲート回路５６−２の出力とのＯＲ論理を出力する。
【００３５】
さらに、ゲート回路５６−３は、カウンタ５４の２ビット出力の上位ビットと下位ビットを反転した値とのＡＮＤ論理をとる。したがって、ゲート回路５６−３の出力は、カウンタ５４の２ビット出力が「１０」のときに「１」となり、それ以外の値のときには「０」となる。ＯＲゲート５５−３は、Ｔ−フリップフロップ５３の反転出力／Ｑとゲート回路５６−３の出力とのＯＲ論理を出力する。
【００３６】
また、ゲート回路５６−４は、カウンタ５４の２ビット出力の上位ビットと下位ビットとのＡＮＤ論理をとる。したがって、ゲート回路５６−４の出力は、カウンタ５４の２ビット出力が「１１」のときに「１」となり、それ以外の値のときには「０」となる。ＯＲゲート５５−４は、Ｔ−フリップフロップ５３の反転出力／Ｑとゲート回路５６−４の出力とのＯＲ論理を出力する。
【００３７】
次にタイミング生成回路４１の動作を説明する。
【００３８】
図５はタイミング生成回路４１の起動時の動作説明図を示す。図５（Ａ）は電圧制御発振回路１１の発振出力、図５（Ｂ）はインバータ５１の出力、図５（Ｃ）はＴ−フリップフロップ５３の出力を示す。
【００３９】
Ｔ−フリップフロップ５３は、時刻ｔ１で電源が投入されると、パワーオンリセット信号によりリセットされる。Ｔ−フリップフロップ５３はリセットされると、反転出力／Ｑがハイレベルとなる。
【００４０】
Ｔ−フリップフロップ５３の反転出力／Ｑがハイレベルになると、ＯＲゲート５５−１〜５５−４の出力である、クロック信号ＣＬＫ１〜ＣＬＫ４がすべてハイレベルとなる。
【００４１】
ＯＲゲート５５−１〜５５−４の出力のすべてがハイレベルになる。これによりサンプルホールド回路４２が常にサンプル状態となり、補正回路１２で生成された補正信号がサンプルホールド回路４２を略スルー状態で通過して電圧制御発振回路１１に供給される。これによって、電圧制御発振回路１１の発振出力を早く所望の周波数に到達させることが可能となる。
【００４２】
時刻ｔ２で電圧制御発振回路５１が立ち上がり、その発振出力が閾値Ｖｔｈを超えると、図５（Ｃ）に示すようにインバータ５１の出力が反転する。インバータ５１の出力が反転すると、ＡＮＤゲート５２の出力がハイレベルに反転する。Ｔ−フリップフロップ５３は、反転するので、これによって、Ｔ−フリップフロップ５３の出力がローレベルに反転する。Ｔ−フリップフロップ５３の出力がローレベルになると、ＡＮＤゲート５２の出力がインバータ５１の出力レベルにかかわらずローレベルに固定される。ＡＮＤゲート５２の出力がローレベルに固定されると、Ｔ−フリップフロップ５３の反転出力／Ｑはローレベルに固定される。
【００４３】
Ｔ−フリップフロップ５３の反転出力／Ｑがローレベルに固定されると、ＯＲゲート５５−１〜５５−４はゲート回路５６−１〜５６−４の出力と同等になり、通常動作時に出力されるクロックＣＬＫ１〜ＣＬＫ４をサンプリングホールド回路４１に供給できる。
【００４４】
図６はタイミング生成回路４１の通常動作時の出力クロックの波形図を示す。
【００４５】
通常動作時には、カウンタ５４によりインバータ５１の出力、すなわち、発振制御回路１１の発振出力がカウントされる。カウンタ５４は、インバータ５１の出力の立ち上がり、あるいは、立下りをカウントし、２ビットのデータを出力する。カウンタ５４から出力される２ビットデータは、「００」、「０１」、「１０」、「１１」の順に順次に出力される。
【００４６】
時刻ｔ１１、ｔ２１、ｔ３１でカウンタ５４から出力される２ビットデータが「００」になると、ゲート回路５６−１の出力が「１」又はハイレベルとなり、ゲート回路５６−２〜５６−４の出力は「０」又はローレベルになる。これにより、ＯＲゲート５５−１から出力されるクロックＣＬＫ１がハイレベルとなり、ＯＲゲート５５−２〜５５−４から出力されるクロックＣＬＫ２〜ＣＬＫ４はローレベルになる。
【００４７】
次に、時刻ｔ１２、ｔ２２、ｔ３２でカウンタ５４から出力される２ビットデータが「０１」になると、ゲート回路５６−２の出力が「１」又はハイレベルとなり、ゲート回路５６−１、５６−３、５６−４の出力は「０」又はローレベルとなる。これにより、ＯＲゲート５５−２から出力されるクロックＣＬＫ２がハイレベルとなり、ＯＲゲート５５−１、５５−３、５５−４から出力されるクロックＣＬＫ１、ＣＬＫ３、ＣＬＫ４はローレベルになる。
【００４８】
次に時刻ｔ１３、ｔ２３、ｔ３３でカウンタ５４から出力される２ビットデータが「１０」になると、ゲート回路５６−３の出力が「１」又はハイレベルとなり、ゲート回路５６−１、５６−２、５６−４の出力は「０」又はローレベルとなる。これにより、ＯＲゲート５５−３から出力されるクロックＣＬＫ３がハイレベルとなり、ＯＲゲート５５−１、５５−２、５５−４から出力されるクロックＣＬＫ１、ＣＬＫ２、ＣＬＫ４はローレベルになる。
【００４９】
次に時刻ｔ１４、ｔ２４、ｔ３４でカウンタ５４から出力される２ビットデータが「１１」になると、ゲート回路５６−４の出力が「１」又はハイレベルとなり、ゲート回路５６−１〜５６−３の出力は「０」又はローレベルとなる。これにより、ＯＲゲート５５−４から出力されるクロックＣＬＫ４がハイレベルとなり、ＯＲゲート５５−１〜５５−３から出力されるクロックＣＬＫ１〜ＣＬＫ３はローレベルになる。
【００５０】
上記クロック生成回路４１で生成されたクロックＣＬＫ１〜ＣＬＫ４は、サンプルホールド回路４２に供給される。
【００５１】
図７はサンプルホールド回路４２の回路構成図を示す。
【００５２】
サンプルホールド回路４２は、第１のサンプルホールド回路６１−１、第２のサンプルホールド回路６１−２、第３のサンプルホールド回路６１−３、第４のサンプルホールド回路６１−４を含む構成とされている。
【００５３】
第１のサンプルホールド回路６１−１は、インバータＩＮＶ、トランジスタＱ１、Ｑ２、ホールドコンデンサＣＨ、アンプＡＭＰを含む構成とされている。
【００５４】
インバータＩＮＶ、トランジスタＱ１、Ｑ２はスイッチ回路を構成している。トランジスタＱ１、Ｑ２は、ＣＭＯＳ構造とされており、バックゲートが入力側に接続された構成とされている。このような構造とすることにより、リーク電流を低減できる。リーク電流が低減されることにより、リーク電流が低周波ノイズとして影響することを防止している。
【００５５】
図８はトランジスタＱ１、Ｑ２の半導体チップ上での断面構成図を示す。
【００５６】
トランジスタＱ１はＮチャネルＭＯＳトランジスタから構成され、ＣＭＯＳプロセスにより形成されている。トランジスタＱ１は、半導体基板２０１内に形成された埋め込み領域２１１、ソース領域２１２、ドレイン領域２１３、ゲート酸化膜２１４、ゲート２１５、バックゲート領域２１６、分離領域２１７を含む構成とされている。
【００５７】
ソース領域２１２は補正回路１２側に接続されており、補正信号が入力される。ドレイン領域２１３はホールドコンデンサＣＨ側に接続されており、補正信号が出力される。バックゲート領域２１６は補正回路１２側に接続され、ソース領域２１２と同電位となるように構成されている。
【００５８】
トランジスタＱ２はＰチャネルＭＯＳトランジスタから構成され、半導体基板２０１に、トランジスタＱ１に隣接して形成されている。トランジスタＱ２は、半導体基板２０１に形成されたウェル領域２２１、ウェル領域２２１内に形成されたソース領域２２２、ドレイン領域２２３、ゲート酸化膜２２４、ゲート２２５、バックゲート領域２２６を含む構成とされている。
【００５９】
ソース領域２２２は補正回路１２側に接続されており、補正信号が入力される。ドレイン領域２２３はホールドコンデンサＣＨ側に接続されており、補正信号が出力される。バックゲート領域２２６は補正回路１２側に接続され、ソース領域２２２と同電位となるように構成されている。
【００６０】
このとき、図８に示すようにトランジスタＱ１には寄生ダイオードＤ１１、Ｄ１２、Ｄ１３が形成され、トランジスタＱ２には寄生ダイオードＤ２１、Ｄ２２、Ｄ２３が形成されている。補正信号とホールドコンデンサＣＨとの間に電位差が発生すると、寄生ダイオードＤ１１、Ｄ２１を通してリーク電流が発生する。このとき、寄生ダイオードＤ１１と寄生ダイオードＤ２１とにかかる電位差は同じであり、寄生ダイオードＤ１１と寄生ダイオードＤ２１とで電流ループが形成され、リーク電流が打ち消し合い、ホールドコンデンサＣＨの充電に影響を及ぼさない。
【００６１】
したがって、リーク電流が出力に影響せず、リーク電流がノイズとして働くことを防止できる。
【００６２】
なお、第１のサンプルホールド回路６１−１では、インバータＩＮＶ、トランジスタＱ１、Ｑ２からなるスイッチ回路は第１のクロックＣＬＫ１によりスイッチング制御される。インバータＩＮＶ、トランジスタＱ１、Ｑ２から構成されるスイッチ回路には、第１のクロックＣＬＫ１がハイレベルのときにオンし、第１のクロックＣＬＫ１がローレベルのときにオフする。
【００６３】
第１のクロックＣＬＫ１がハイレベルとなり、インバータＩＮＶ、トランジスタＱ１、Ｑ２は、スイッチ回路がオンすると、補正回路１２からの補正信号がスイッチ回路を通してホールドコンデンサＣＨに供給される。ホールドコンデンサＣＨは、第１のクロックＣＬＫ１がハイレベルの間、補正回路１２からの補正信号により充電される。また、ホールドコンデンサＣＨは、第１のクロックＣＬＫ１がローレベルとなるホールド期間、その直前の、第１のクロックＣＬＫ１がハイレベルとなるサンプリング期間に補正信号により充電された電位を保持する。ホールドコンデンサＣＨの電位は、アンプＡＭＰにより増幅され、抵抗Ｒを通して出力される。
【００６４】
なお、第２のサンプルホールド回路６１−２は第１のサンプルホールド回路６１−２と同様な構成とされており、クロックＣＬＫ２によりインバータＩＮＶ、トランジスタＱ１、Ｑ２から構成されるスイッチ回路がスイッチングされる。これにより、補正信号はクロックＣＬＫ２がハイレベルのときにサンプリングされ、クロックＣＬＫ２がローレベルのときにホールドされる。
【００６５】
また、第３のサンプルホールド回路６１−３も第１のサンプルホールド回路６１−２と同様な構成とされており、クロックＣＬＫ３によりインバータＩＮＶ、トランジスタＱ１、Ｑ２から構成されるスイッチ回路がスイッチングされる。これにより、補正信号はクロックＣＬＫ３がハイレベルのときにサンプリングされ、クロックＣＬＫ３がローレベルのときにホールドされる。
【００６６】
さらに、第４のサンプルホールド回路６１−４は第１のサンプルホールド回路６１−１と同様な構成とされており、クロックＣＬＫ４によりインバータＩＮＶ、トランジスタＱ１、Ｑ２からなるスイッチ回路がスイッチングされる。これにより、補正信号はクロックＣＬＫ４がハイレベルのときにサンプリングされ、クロックＣＬＫ４がローレベルのときにホールドされる。
【００６７】
なお、第１〜第４のサンプルホールド回路６１−１〜６１−４の出力は、ノードＮｏｕｔで合成され、平均化された後、電圧制御発振回路１１の制御端子Ｔｃｎｔに制御電圧Ｖｃｎｔとして供給される。
【００６８】
本実施例によれば、補正信号を第１〜第４のサンプルホールド回路６１−１〜６１−４により除去したい低周波ノイズの周期以上の周期、すなわち、除去したい低周波ノイズの周波数より低い周波数で、かつ、異なるタイミングでサンプルホールドし、平均化することにより、ノイズを１／４に低減できる。
【００６９】
また、本実施例によれば、電源投入時にクロックＣＬＫ１〜ＣＬＫ４をすべてハイレベルとなるように制御を行なうことにより、第１〜第４のサンプルホールド回路６１−１〜６１−４に内蔵されるホールドコンデンサＣＨを速く充電できるため、補正信号による補正動作を高速で行なえ、よって、電圧制御発振回路１１の発振出力を速く所望の周波数にすることができる。
【００７０】
なお、本実施例では、温度補正を行なう補正回路１２の出力をホールド回路１３で除去したい低周波ノイズの周波数より低い周波数でホールドし、更新する低周波ノイズデを除去するようにしたが、補正回路１２は、温度補正に限定されるものではなく、他の要因による補正を行なう場合にも適用できる。
【００７１】
また、本実施例では、第１〜第４のサンプルホールド回路６１−１〜６１−４の４つのサンプルホールド回路によりサンプルホールドを行なって、第１〜第４のサンプルホールド回路６１−１〜６１−４の出力を合成して、平均化して電圧制御発振回路１１の制御電圧としているが、サンプルホールド回路の数は４つに限定されるものではなく、２以上複数であればよい。例えば、ｎ個のサンプルホールド回路を設けることによりノイズを１／ｎ以下に低減できる。
【００７２】
【発明の効果】
上述の如く、本発明によれば、  サンプルホールド手段により発振手段に応じた発振周波数に応じた周波数で、順次に異なるタイミングでサンプルホールドし、複数のサンプルホールド出力を合成して制御電圧として出力することにより、所定周期で平均化され、ノイズが低減された出力を得ることができる。
【００７３】
また、本発明によれば、複数のサンプルホールド回路の各々に設けられたホールドコンデンサのすべてを起動時に同時に充電することにより、発振手段の起動後に直ぐに、補正信号に応じて発振出力を制御できるため、起動時に発振周波数を迅速に所望の周波数にできる。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成図である。
【図２】電圧制御発振回路１１のブロック構成図である。
【図３】サンプルホールド回路部１３のブロック構成図である。
【図４】タイミング生成回路４１のブロック構成図である。
【図５】タイミング生成回路４１の起動時の動作説明図である。
【図６】タイミング生成回路４１の通常動作時の出力クロックの波形図である。
【図７】サンプルホールド回路４２の回路構成図である。
【図８】トランジスタＱ１、Ｑ２の半導体チップ上での断面構成図である。
【符号の説明】
１  発振回路
１１  電圧制御発振回路、１２  補正回路、１３  サンプルホールド回路部
２１  発振子、２２  インバータ、２３  出力アンプ
３１  基準電圧生成回路、３２  温度センサ、３３  ３次関数発生回路
３４、３５、３６  アンプ、３７  加算器
４１  サンプルホールド回路部、４２  タイミング生成回路
５１  インバータ、５２  ＡＮＤゲート、５３  Ｔ−フリップフロップ
５４  カウンタ、５５−１〜５５−４  ＯＲゲート
５６−１〜５６−４  ゲート回路
６１−１〜６１−４  サンプルホールド回路
ＩＮＶ  インバータ、Ｑ１、Ｑ２  トランジスタ、ＣＨ  ホールドコンデンサ
ＡＭＰ  アンプ、Ｒ  抵抗
【図１】
2004304333.tif 000003
【図２】
2004304333.tif 000004
【図３】
2004304333.tif 000005
【図４】
2004304333.tif 000006
【図５】
2004304333.tif 000007
【図６】
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【図７】
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【図８】
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