(57)【要約】【課題】メモリを備える場合であっても、スキャンテスト方式により、メモリ周辺のロジックのテストや、メモリとロジックとの間の経路のテストを簡単に行うことができる半導体集積回路を提供する。【解決手段】テスト回路では、テスト動作時に、所定のアドレスに固定されたアドレス信号が、第２のマルチプレクサからメモリに対して供給され、クロック信号に同期して、第２のマルチプレクサから出力されるアドレス信号によって指定されるメモリのアドレスにデータが書き込まれるように制御する制御信号が、第３のマルチプレクサからメモリに対して供給され、第３のマルチプレクサから出力される制御信号によって、第２のマルチプレクサから出力されるアドレス信号によって指定されるメモリのアドレスの各データビットがフリップフロップとして使用され、第１のマルチプレクサとフリップフロップとして使用される各データビットとによってスキャンチェーンが構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ロジックと、制御信号の制御により、クロック信号に同期して、アドレス信号で指定されるアドレスにデータ入力信号が書き込まれ、この書き込まれたデータ入力信号がそのままデータ出力信号として出力されるメモリと、これらのロジックとメモリとの間に配置されたテスト回路とを備え、
前記テスト回路は、前記データ入力信号、前記アドレス信号および前記制御信号に各々対応して設けられた第１、第２および第３のマルチプレクサを備え、
通常動作時には、前記ロジックから出力されるデータ入力信号、アドレス信号および制御信号が、前記第１、第２および第３のマルチプレクサから前記メモリに対してそれぞれ供給され、
テスト動作時には、所定のアドレスに固定されたアドレス信号が、前記第２のマルチプレクサから前記メモリに対して供給され、前記クロック信号に同期して、前記第２のマルチプレクサから出力されるアドレス信号によって指定される前記メモリのアドレスにデータが書き込まれるように制御する制御信号が、前記第３のマルチプレクサから前記メモリに対して供給され、前記第３のマルチプレクサから出力される制御信号によって、前記第２のマルチプレクサから出力されるアドレス信号によって指定される前記メモリのアドレスの各データビットがフリップフロップとして使用され、前記第１のマルチプレクサと前記フリップフロップとして使用される各データビットとによってスキャンチェーンが構成されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリを備える半導体集積回路において、メモリ周辺のロジック（組合せ論理回路）のテストを容易化する技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路のロジック部分のテスト方式として、スキャンテスト方式が多く採用されている。スキャンテスト方式を採用する半導体集積回路では、ロジックの内部状態を所定の状態に設定するための制御機能と、ロジックの内部状態を観測するための観測機能を備えたスキャンチェーンが必要となる。これらのスキャンチェーンでは、テスト動作時に、複数のスキャンセルがチェーン状に接続されるように構成される。
【０００３】
図２は、従来の半導体集積回路の一例の構成概略図である。同図に示す半導体集積回路２４は、テスト回路１２と、ロジック１４と、メモリ１８と、ロジック２０と、テスト回路２２とを備えている。
【０００４】
テスト回路１２は、６個のスキャンセルＳＣ０１〜ＳＣ０６を備えている。それぞれのスキャンセルＳＣ０１〜ＳＣ０６は、マルチプレクサＭＵＸ０１〜ＭＵＸ０６と、フリップフロップＦ０１〜Ｆ０６とを備えている。
【０００５】
マルチプレクサＭＵＸ０１〜ＭＵＸ０６の入力端子０には通常動作時に使用される信号が入力され、その入力端子１にはテスト動作時に使用される信号、すなわちスキャンイン信号ＳＣＡＮＩＮ１およびフリップフロップＦ０１〜Ｆ０５の出力信号ＩＮ１〜ＩＮ５がそれぞれ入力されている。また、マルチプレクサＭＵＸ０１〜ＭＵＸ０６の出力信号はそれぞれ対応するフリップフロップＦ０１〜Ｆ０６に入力され、フリップフロップＦ０１〜Ｆ０６の出力信号ＩＮ１〜ＩＮ６は全てロジック１４に入力されている。また、フリップフロップＦ０６の出力信号ＩＮ６はスキャンアウト信号ＳＣＡＮＯＵＴ１として出力されている。
【０００６】
なお、図示省略しているが、マルチプレクサＭＵＸ０１〜ＭＵＸ１０の選択入力端子には、通常動作とテスト動作を切り替えるスキャンテスト信号が共通に入力されている。また、フリップフロップＦ０１〜Ｆ１０のクロック入力端子には、メモリ１８と同じクロック信号ＣＬＫが入力されている。
【０００７】
ロジック１４は、半導体集積回路２４の内部に存在する組合せ論理回路を概念的に表したものである。ロジック１４の出力信号、すなわちデータ入力信号ＤＩ［３：０］と、アドレス信号ＡＤＤＲ［３：０］と、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮ等の制御信号とは全てメモリ１８に入力されている。
【０００８】
メモリ１８では、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮが共に‘Ｌ（＝０）’とされた時に、クロック信号ＣＬＫに同期して、アドレス信号ＡＤＤＲ［３：０］で指定されるアドレスにデータ入力信号ＤＩ［３：０］が書き込まれる。また、メモリ１８に書き込まれたデータ入力信号ＤＩ［３：０］はそのままデータ出力信号ＤＯ［３：０］としてメモリ１８から出力される。メモリ１８から出力されるデータ出力信号ＤＯ［３：０］は全てロジック２０に入力されている。
【０００９】
ロジック２０も半導体集積回路２４の内部に存在する組合せ論理回路を概念的に表したものである。ロジック２０の出力信号は、それぞれマルチプレクサＭＵＸ０７〜ＭＵＸ１０の入力端子０に入力されている。
【００１０】
テスト回路２２は、４個のスキャンセルＳＣ０７〜ＳＣ１０を備えている。それぞれのスキャンセルＳＣ０７〜ＳＣ１０は、マルチプレクサＭＵＸ０７〜ＭＵＸ１０と、フリップフロップＦ０７〜Ｆ１０とを備えている。テスト回路２２は、４個のスキャンセルＳＣ０７〜ＳＣ１０を備えている点と、スキャンイン信号ＳＣＡＮＩＮ２およびスキャンアウト信号ＳＣＡＮＯＵＴ２を用いる点を除いて、テスト回路１２と同様の構造である。
【００１１】
通常動作時には、スキャンテスト信号が‘Ｌ（＝０）’とされる。これにより、マルチプレクサＭＵＸ０１〜ＭＵＸ１０からは、その入力端子０に入力されている信号が出力される。この場合、テスト回路１２の各々のスキャンセルＳＣ０１〜ＳＣ１０は、通常のフリップフロップと同様に動作する。
【００１２】
すなわち、マルチプレクサＭＵＸ０１〜ＭＵＸ０６の出力信号は、クロック信号ＣＬＫに同期してそれぞれ対応するフリップフロップＦ０１〜Ｆ０６に保持されると共に出力される。フリップフロップＦ０１〜Ｆ０６の出力信号ＩＮ１〜ＩＮ６は全てロジック１４に入力され、ロジック１４は信号ＩＮ１〜ＩＮ６に応じて動作する。ロジック１４の出力信号は全てメモリ１８に入力され、メモリ１８はロジック１４の出力信号に応じて動作する。メモリ１８の出力信号は全てロジック２０に入力され、ロジック２０はメモリ１８の出力信号に応じて動作する。ロジック２０の出力信号は、マルチプレクサＭＵＸ０７〜ＭＵＸ１０を介してそれぞれ対応するフリップフロップＦ０７〜Ｆ１０に入力され、クロック信号ＣＬＫに同期して保持されると共に出力される。
【００１３】
テスト動作時は、まず、スキャンテスト信号が‘Ｈ（＝１）’とされる。これにより、マルチプレクサＭＵＸ０１〜ＭＵＸ１０からは、その入力端子１に入力されている信号が出力される。この場合、テスト回路１２では、スキャンセルＳＣ０１〜ＳＣ０６がチェーン状に接続され、制御用のスキャンチェーンが構成される。同様に、テスト回路２２では、スキャンセルＳＣ０７〜ＳＣ１０がチェーン状に接続され、観測用のスキャンチェーンが構成される。
【００１４】
テスト回路１２では、クロック信号ＣＬＫに同期して、スキャンイン信号ＳＣＡＮＩＮ１として所定のデータがシフト入力され、フリップフロップＦ０１〜Ｆ０６に順次設定される。ロジック１４は、フリップフロップＦ０１〜Ｆ０６に設定されたデータに応じて動作する。以下同様に、メモリ１８はロジック１４の出力信号に応じて動作し、ロジック２０はメモリ１８の出力信号に応じて動作する。
【００１５】
ロジック２０の出力信号が確定した後、一旦スキャンテスト信号が‘Ｌ’とされる。これにより、ロジック２０の出力信号は、マルチプレクサＭＵＸ０７〜ＭＵＸ１０を介してそれぞれ対応するフリップフロップＦ０７〜Ｆ１０に入力され、クロック信号ＣＬＫに同期して保持される。続いて、再びスキャンテスト信号が‘Ｈ’とされる。これにより、フリップフロップＦ０７〜Ｆ１０に保持されたデータは、クロック信号ＣＬＫに同期して、スキャンアウト信号ＳＣＡＮＯＵＴ２として順次シフト出力される。
【００１６】
スキャンテスト方式を採用する半導体集積回路２４において、もしメモリ１８が単純な組合せ回路であれば、制御用のスキャンチェーンを構成するテスト回路１２のフリップフロップＦ０１〜Ｆ０６に所定のデータを設定してロジック１４、メモリ１８およびロジック２０を動作させ、ロジック２０の出力信号を観測用のスキャンチェーンを構成するテスト回路２２のフリップフロップＦ０７〜Ｆ１０に取り込んで順次出力することができる。この出力信号を確認することによって、半導体集積回路２４の良否を簡単に判定することができる。
【００１７】
しかし、半導体集積回路２４のように、内部にメモリ１８のようなテスト動作時に制御出来ない順序マクロセルを備えている場合、その周辺のロジック１４，２０はシャドーロジックと呼ばれ、スキャンテスト方式を採用してテストを行うことができない。これに対し、従来は、シャドーロジックのテストを容易化するために、例えばバイパス回路やバウンダリスキャン回路が用いられている。
【００１８】
図３は、従来の半導体集積回路の別の例の構成概略図である。同図に示す半導体集積回路２６は、図２に示す半導体集積回路２４において、メモリ１８の周辺にバイパス回路２８を適用したものである。
【００１９】
バイパス回路２８は、４個のマルチプレクサＭＵＸ１１〜ＭＵＸ１４を備えている。それぞれのマルチプレクサＭＵＸ１１〜ＭＵＸ１４の入力端子０には通常動作時に使用される信号、すなわちメモリ１８のデータ出力信号ＤＯ［３：０］がそれぞれ入力され、入力端子１にはテスト動作時に使用される信号、すなわちロジック１４からメモリ１８のデータ入力端子ＤＩ［３：０］に入力される信号が入力されている。また、全てのマルチプレクサＭＵＸ１１〜ＭＵＸ１４の選択入力端子には、スキャンテスト信号ＳＣＡＮ＿ＴＥＳＴが共通に入力されている。
【００２０】
通常動作時には、スキャンテスト信号が‘Ｌ’とされ、マルチプレクサＭＵＸ１１〜ＭＵＸ１４からは、メモリ１８の出力信号が出力される。この場合、バイパス回路２８がない場合と同様に動作する。
【００２１】
テスト動作時には、スキャンテスト信号が‘Ｈ’とされ、マルチプレクサＭＵＸ１１〜ＭＵＸ１４からは、ロジック１４から供給されるデータ入力信号ＤＩ［３：０］が出力される。この場合、ロジック１４の出力信号は、メモリ１８をバイパスしてロジック２０に直接入力される。従って、ロジック１４とロジック２０を１つの大きな組合せ論理回路と見なすことができ、スキャンテスト方式を採用してテストを容易化することができる。
【００２２】
しかし、バイパス回路２８では、マルチプレクサＭＵＸ１１〜ＭＵＸ１４によってメモリ１８の出力信号が遅延され、メモリ１８後段のロジック２０の回路性能に悪影響を与えるという問題があった。
【００２３】
また、ロジック１４とロジック２０を併せた大きなロジックとなるため、自動テストパターン生成ツールのＣＰＵ（中央演算装置）消費時間が長くなったり、生成されるテストパターンが長くなるという弊害もあった。また、テスト時には、メモリ１８が直接アクセスされないため、前段のロジック１４からメモリ１８の各入力端子まで、およびメモリ１８の各出力端子から後段のロジック２０までの経路のテストを別途行う必要があるという問題があった。
【００２４】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、メモリを備える場合であっても、スキャンテスト方式により、メモリ周辺のロジックのテストや、メモリとロジックとの間の経路のテストを簡単に行うことができる半導体集積回路を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ロジックと、制御信号の制御により、クロック信号に同期して、アドレス信号で指定されるアドレスにデータ入力信号が書き込まれ、この書き込まれたデータ入力信号がそのままデータ出力信号として出力されるメモリと、これらのロジックとメモリとの間に配置されたテスト回路とを備え、
前記テスト回路は、前記データ入力信号、前記アドレス信号および前記制御信号に各々対応して設けられた第１、第２および第３のマルチプレクサを備え、
通常動作時には、前記ロジックから出力されるデータ入力信号、アドレス信号および制御信号が、前記第１、第２および第３のマルチプレクサから前記メモリに対してそれぞれ供給され、
テスト動作時には、所定のアドレスに固定されたアドレス信号が、前記第２のマルチプレクサから前記メモリに対して供給され、前記クロック信号に同期して、前記第２のマルチプレクサから出力されるアドレス信号によって指定される前記メモリのアドレスにデータが書き込まれるように制御する制御信号が、前記第３のマルチプレクサから前記メモリに対して供給され、前記第３のマルチプレクサから出力される制御信号によって、前記第２のマルチプレクサから出力されるアドレス信号によって指定される前記メモリのアドレスの各データビットがフリップフロップとして使用され、前記第１のマルチプレクサと前記フリップフロップとして使用される各データビットとによってスキャンチェーンが構成されることを特徴とする半導体集積回路を提供するものである。
【００２６】
ここで、前記テスト回路および前記メモリは一体型にレイアウトされ、ハードマクロ化されている場合も本発明の対象となる。
【００２７】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
【００２８】
図１は、本発明の半導体集積回路の一実施形態の構成概略図である。同図に示す半導体集積回路１０は、図２に示す従来の半導体集積回路２４において、さらにテスト回路１６を備えるものである。以下、同一の構成要素には同一の符号を付し、その詳細な説明は省略する。すなわち、半導体集積回路１０は、テスト回路１２と、ロジック１４と、テスト回路１６と、メモリ１８と、ロジック２０と、テスト回路２２とを備えている。
【００２９】
テスト回路１６は、ロジック１４の出力信号、すなわちデータ入力信号ＤＩ［３：０］と、アドレス信号ＡＤＤＲ［３：０］と、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮ等の制御信号とに各々対応するマルチプレクサＭＵＸ１５〜ＭＵＸ２０を備えている。なお、マルチプレクサＭＵＸ１９，ＭＵＸ２０は、それぞれ４個および２個のマルチプレクサが必要であるが、図面の煩雑さを避けるために、それぞれ１つのマルチプレクサで示してある。
【００３０】
マルチプレクサＭＵＸ１５〜ＭＵＸ２０の入力端子０にはロジック１４の出力信号がそれぞれ入力されている。マルチプレクサＭＵＸ１５の入力端子１にはスキャンイン信号ＳＣＡＮＩＮ３が入力され、マルチプレクサＭＵＸ１６〜ＭＵＸ１８の入力端子１にはメモリ１８のデータ出力信号ＤＯ［３：１］がそれぞれ入力されている。マルチプレクサＭＵＸ１９、ＭＵＸ２０の入力端子１はいずれもグランドに接続されている。
【００３１】
また、マルチプレクサＭＵＸ１５〜ＭＵＸ１８の選択入力端子にはスキャンイネーブル信号ＳＣＡＮ＿ＥＮが共通に入力され、マルチプレクサＭＵＸ１９，ＭＵＸ２０の選択入力端子にはスキャンテスト信号ＳＣＡＮ＿ＴＥＳＴが共通に入力されている。
【００３２】
また、マルチプレクサＭＵＸ１５〜ＭＵＸ２０の出力信号は、メモリ１８のデータ入力信号ＤＩ［３：０］の入力端子、アドレス信号ＡＤＤＲ［３：０］の入力端子、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮ等の制御信号の入力端子にそれぞれ入力されている。また、メモリ１８のデータ出力信号ＤＯ［０］は、スキャンアウト信号ＳＣＡＮＯＵＴ３として出力されている。
【００３３】
以下、半導体集積回路１０の動作を説明する。
【００３４】
通常動作時には、スキャンテスト信号ＳＣＡＮ＿ＴＥＳＴおよびスキャンイネーブル信号ＳＣＡＮ＿ＥＮが共に‘Ｌ’とされ、マルチプレクサＭＵＸ１５〜ＭＵＸ２０からは、その入力端子０に入力されている信号、すなわちデータ入力信号ＤＩ［３：０］、アドレス信号ＡＤＤＲ［３：０］、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮ等の制御信号が出力される。この場合、半導体集積回路１０は、図２に示す従来の半導体集積回路２４と同様に動作する。
【００３５】
テスト動作時には、スキャンテスト信号ＳＣＡＮ＿ＴＥＳＴが‘Ｈ’とされ、マルチプレクサＭＵＸ１９，ＭＵＸ２０からは、その入力端子１に入力されている信号、すなわち‘Ｌ’（グランド電位）が出力される。これにより、メモリ１８に入力されるアドレス信号ＡＤＤＲ［３：０］は‘００００（２進数）’に固定され、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮ等の制御信号は共にイネーブル状態に固定される。
【００３６】
この場合、メモリ１８では、クロック信号ＣＬＫに同期して、そのデータ入力信号ＤＩ［３：０］の入力端子に入力される信号が、アドレス＝‘００００（２進数）’に書き込まれる。また、メモリのアドレス＝‘００００（２進数）’に書き込まれたデータは、そのデータ出力信号ＤＯ［３：０］の出力端子からそのまま出力される。すなわち、メモリ１８はフリップフロップと同様に動作し、テスト回路１６とメモリ１８によってスキャンチェーンが構成される。
【００３７】
テスト回路１６とメモリ１８によって構成されるスキャンチェーンは、例えばロジック１４の出力信号を観測するための観測用のスキャンチェーンとして使用することもできるし、ロジック２０に対する入力信号を所定の状態に設定するための制御用のスキャンチェーンとしても使用することができる。なお、テスト回路１６とメモリ１８によって構成されるスキャンチェーンの動作は、スキャンテスト信号がスキャンイネーブル信号ＳＣＡＮ＿ＥＮとなっている点を除いてテスト回路１２，２２と同様であるから、ここでは繰り返しの説明は省略する。
【００３８】
テスト回路１６とメモリ１８によって構成されるスキャンチェーンは、図１に示すように、単独のスキャンチェーンとして使用してもよいし、あるいは他のスキャンチェーンと組み合わせて使用してもよい。
【００３９】
半導体集積回路１０では、図３に示すバイパス回路２８と違ってメモリ１８の出力信号が遅延されるということがないので、メモリ１８後段のロジック２０の回路性能に悪影響を与えることはない。
【００４０】
また、ロジック１４とロジック２０を個別にスキャンテスト方式でテストすることができるため、自動テストパターン生成ツールのＣＰＵ消費時間が長くなったり、生成されるテストパターンが長くなるという弊害も発生しない。また、テスト時には、メモリ１８が直接アクセスされるため、前段のロジック１４からメモリ１８の各入力端子まで、およびメモリ１８の各出力端子から後段のロジック２０までの経路のテストを同時に行うことができる。
【００４１】
なお、図１に示す半導体集積回路１０では、テスト動作時には、アドレス信号ＡＤＤＲ［３：０］、チップセレクト信号ＣＳＮ、およびライト信号ＷＲＮが‘Ｌ’に固定され、ロジック１４からメモリ１８の各入力端子までの間の経路のテストが行われない。しかし、これらの信号は、例えばＸＯＲ回路を用いてデータ入力信号ＤＩ［３：０］と論理をとることによって、データ入力信号ＤＩ［３：０］とこれらの信号とを時分割にテストすることが可能である。
【００４２】
メモリ１８は、クロック信号ＣＬＫに同期してデータが書き込まれ、書き込まれたデータがそのまま出力されるタイプのものが必要である。すなわち、フリップフロップのように使用することができるタイプのメモリが必要である。
【００４３】
しかし、クロック同期型ではないメモリであっても、テスト動作時に、チップセレクト信号ＣＳＮやライト信号ＷＲＮ等の制御信号としてクロック信号ＣＬＫを入力することによって、すなわちクロック信号を制御信号として使用することによって、クロック同期型のメモリとして使用することが可能である。また、アウトプットイネーブル信号ＯＥ等によって出力が制御されるタイプのメモリでは、常時アウトプットイネーブル信号ＯＥをイネーブル状態として使用することが可能である。
【００４４】
また、図１に示すテスト回路１６とメモリ１８を一体型にレイアウトし、ハードマクロ化してもよい。図１に示す半導体集積回路１０では、メモリ１８のマクロセルを迂回させて、メモリ１８のデータ出力信号ＤＯ［３：１］をそれぞれマルチプレクサＭＵＸ１６〜ＭＵＸ１８に接続しているが、一体型にレイアウトする場合、メモリ１８のマクロセル上を通過させて接続すれば、配線長を短くして回路性能を向上させることができる。
【００４５】
また、メモリ１８のアドレス数や、データのビット数等は何ら制限されない。また、ＭＵＸ１９は、メモリ１８をどのアドレスに固定するように設定されてもよいし、ＭＵＸ２０は、クロック信号ＣＬＫに同期して、データ入力信号ＤＩ［３：０］が、アドレス信号ＡＤＤＲ［３：０］によって指定されるアドレスに書き込まれるような状態に設定されていればよい。
【００４６】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４７】
【発明の効果】
以上詳細に説明した様に、本発明の半導体集積回路では、テスト回路により、テスト動作時に、メモリに供給されるアドレス信号が所定のアドレスに固定され、クロック信号に同期してメモリの固定のアドレスにデータが書き込まれるように制御され、メモリの固定のアドレスの各データビットがフリップフロップとして使用されてスキャンチェーンが構成される。
これにより、本発明の半導体集積回路によれば、従来の各種方式に比べオーバーヘッドの少ない回路構成で、メモリ周辺のロジックのテストをスキャンテスト方式で行うことができる。また、メモリの出力信号が遅延されることがないので、後段のロジックの回路性能が低下するのを防ぐことができる。また、メモリの前段のロジックと後段のロジックをまとめず個別にテストできるため、自動テストパターン生成ツールのＣＰＵ消費時間や、生成されるテストパターンのパターン長を削減し、テストコストを削減することができる。また、テスト時には、メモリが直接アクセスされるため、ロジックとメモリとの間の経路のテストも同時に行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施形態の構成概略図である。
【図２】従来の半導体集積回路の一例の構成概略図である。
【図３】従来の半導体集積回路の別の例の構成概略図である。
【符号の説明】
１０，２４，２６  半導体集積回路
１２，１６，２２  テスト回路
１４，２０  ロジック
１８  メモリ
２８  バイパス回路
ＳＣ０１〜ＳＣ１０  スキャンセル
ＭＵＸ０１〜ＭＵＸ２０  マルチプレクサ
Ｆ０１〜Ｆ１０  フリップフロップ
【図１】
2004279310.tif 000003
【図２】
2004279310.tif 000004
【図３】
2004279310.tif 000005