(57)【要約】【課題】異常発生の原因を地上局側で詳細に診断する。【解決手段】ハードウェア割り込み発生部１４からの割り込み信号により、タイマカウンタ部１５をリセットし、ＣＰＵ１１が、データ書き込み可能メモリ１３の各タイマデータレジスタ３１をリセットして各データ処理を開始し、各データ処理を終了するたびに、タイマカウンタ部１５が計測した時間を、割り当てられた各タイマデータレジスタ３１に設定し、ハードウェア割り込み発生部１４からの次の割り込み信号により、タイマデータレジスタ３１に設定されている時間を送信する。【選択図】        図１
2004304276.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ処理を実行する中央処理部と、
所定のタイミングで上記中央処理部に割り込み信号を発生するハードウェア割り込み発生部と、
上記ハードウェア割り込み発生部からの割り込み信号によりリセットして時間を計測するタイマカウンタ部と、
上記中央処理部が実行する各データ処理に対応して割り当てられた各タイマデータレジスタを有するデータ書き込み可能メモリとを備え、
上記ハードウェア割り込み発生部からの割り込み信号により、上記タイマカウンタ部をリセットし、上記中央処理部が、上記データ書き込み可能メモリの各タイマデータレジスタをリセットして各データ処理を開始し、各データ処理を終了するたびに、上記タイマカウンタ部が計測した時間を、割り当てられた各タイマデータレジスタに設定し、上記ハードウェア割り込み発生部からの次の割り込み信号により、上記タイマデータレジスタに設定されている時間を送信することを特徴とするデータ送信装置。
【請求項２】
中央処理部は、各データ処理を実行する前にタイマカウンタ部が計測した時間を確認し、ハードウェア割り込み発生部が次の割り込み信号を発生するまでに各データ処理が実行可能か否かを判断し、実行可能な場合に各データ処理を実行することを特徴とする請求項１記載のデータ送信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、人工衛星、宇宙船、宇宙基地等から地球上の地上局にデータを送信する宇宙間通信におけるデータ送信装置に関するものである。
【０００２】
【従来の技術】
従来の宇宙間通信におけるデータ送信装置では、例えば、特許文献１に示すように、データ送信装置の電子計算機に格納され実行される搭載プログラムの各データ処理毎に処理正常終了レジスタを設けて、データ処理が正常に終了する度にレジスタ値を設定し直すようにし、地上局でレジスタ値をモニタすることで搭載プログラムの動作を確認できるようにしている。また、搭載プログラムの各データ処理前に処理正常終了レジスタの値をチェックして異常終了するデータ処理の実行を回避するようにしている。さらに、処理異常終了カウンタを設けて、搭載プログラムの各データ処理前に処理異常終了カウンタの値をチェックすることにより、一時的に異常終了するデータ処理が正常に復帰した場合に、データ処理を再開できるようにしている。
【０００３】
【特許文献１】
特開２００２−１３５１９２号公報（要約書、解決手段）
【０００４】
【発明が解決しようとする課題】
従来のデータ送信装置は以上のように構成されているので、搭載プログラムによるデータ処理実行中に異常が発生したときに、地上局側では、複数のデータ処理のうちのどのデータ処理で中断したかを診断できるが、そのデータ処理が中断された時刻、すなわち、一連のデータ処理を開始してから異常が発生し中断するまでの時間を診断することが困難であり、地上局側で搭載プログラムの動作状況を詳細に把握できないという課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、搭載プログラムによるデータ処理実行中に異常が発生したときに、どのデータ処理で異常が発生したかと、一連のデータ処理の開始から中断までの時間とを確認でき、地上局側でその原因を詳細に診断できるデータ送信装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るデータ送信装置は、複数のデータ処理を実行する中央処理部と、所定のタイミングで中央処理部に割り込み信号を発生するハードウェア割り込み発生部と、割り込み信号によりリセットして時間を計測するタイマカウンタ部と、中央処理部が実行する各データ処理に対応して割り当てられた各タイマデータレジスタを有するデータ書き込み可能メモリとを備え、割り込み信号によりタイマカウンタ部をリセットし、中央処理部が、各タイマデータレジスタをリセットして各データ処理を開始し、各データ処理を終了するたびに、タイマカウンタ部が計測した時間を、割り当てられた各タイマデータレジスタに設定し、次の割り込み信号により、タイマデータレジスタに設定されている時間を送信するものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。
実施の形態１．
図１はこの発明の実施の形態１によるデータ送信装置の構成を示すブロック図である。宇宙間通信により地上局２にデータを送信するデータ送信装置１は、ＣＰＵ（中央処理部）１１、ＲＯＭ（データ読み出し専用メモリ）１２、ＲＡＭ（データ書き込み可能メモリ）１３、ハードウェア割り込み発生部１４、タイマカウンタ部１５、送信部１６により構成されている。
【０００８】
ＲＯＭ１２には、搭載プログラム２１及びタイマデータレジスタ設定プログラム２２が収納されている。また、ＲＡＭ１３には、タイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄが備えられ、タイマカウンタ部１５には、カウンタレジスタ５１が備えられている。
【０００９】
次に動作について説明する。
ハードウェア割り込み発生部１４は所定のタイミングでＣＰＵ１１に対して割り込み信号を発生する。ＣＰＵ１１はこの割り込み信号を受けてＲＯＭ１２に収納された搭載プログラム２１を実行する。また、タイマカウン部１５は、ハードウェア割り込み発生部１４からの割り込み信号により、カウンタレジスタ５１の値をリセットしてゼロとする。その後、タイマカウンタ部１５は、一定時間経過毎に、例えば１μ秒毎に、カウンタレジスタ５１の値を加算していく。
【００１０】
図２はこの発明の実施の形態１によるデータ送信装置の処理手順を示すフローチャートである。ステップＳＴ１１において、ＣＰＵ１１は搭載プログラム２１による送信処理を実行し、ＲＯＭ１２及びＲＡＭ１３の所定のデータをデータ送信部１６に送り、データ送信部１６はこのデータを地上局２に送信する。ステップＳＴ１２において、搭載プログラム２１によるデータ処理ａの前に、ＣＰＵ１１はタイマデータレジスタ設定プログラム２２によるタイマデータリセット処理を実行し、搭載プログラム２１によるデータ処理ａに対応して割り当てられたＲＡＭ１３内のタイマデータレジスタ３１ａの数値をゼロにする。
【００１１】
ステップＳＴ１３において、ＣＰＵ１１は搭載プログラム２１によるデータ処理ａを実行する。データ処理ａが終了すると、ステップＳＴ１４において、ＣＰＵ１１はタイマデータレジスタ設定プログラム２２によるタイマデータセット処理を実行し、タイマカウンタ部１５のカウンタレジスタ５１の値を読み込み、搭載プログラム２１によるデータ処理ａに対応して割り当てられたＲＡＭ１３内のタイマデータレジスタ３１ａに読み込んだ値を設定する。
【００１２】
同様に、ステップＳＴ１５〜ＳＴ１７において、ＣＰＵ１１は搭載プログラム２１によるデータ処理ｂについて、タイマデータリセット処理、データ処理ｂの実行、タイマデータセット処理を行い、ステップＳＴ１８〜ＳＴ２０及びステップＳＴ２１〜ＳＴ２３において、データ処理ｃ及びデータ処理ｄについて同様に行う。
【００１３】
このように、搭載プログラム２１による各データ処理ａ，ｂ，ｃ，ｄの前に、ＣＰＵ１１は、タイマデータレジスタ設定プログラム２２によるタイマデータリセット処理を実行して、ＲＡＭ１３内のタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄの数値をゼロにし、搭載プログラム２１によるデータ各処理ａ，ｂ，ｃ，ｄの終了後に、タイマデータレジスタ設定プログラム２２によるタイマデータセット処理を実行して、ＲＡＭ１３内のタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄにタイマカウンタ部１５のカウンタレジスタ５１の値を設定する。このようにして、ＣＰＵ１１は一連のデータ処理を終了し、次にハードウェア割り込み発生部１４が割り込み信号を発生するのを待つ。
【００１４】
このように、搭載プログラム２１により繰り返し処理されたデータは送信されていくが、例えば、データ処理ａに処理異常が発生した場合には、搭載プログラム２１によるデータ処理は強制的に中断され、以降の搭載プログラム２１によるデータ処理は実行されない。このとき、データ処理ａに対応して割り当てられたタイマデータレジスタ３１ａの数値はゼロのままとなっている。
【００１５】
ハードウェア割り込み発生部１４が次のタイミングの割り込み信号を発生すると、ＣＰＵ１１は再び搭載プログラム２１による一連のデータ処理を最初から実行する。このとき、ステップＳＴ１１の送信処理によりＲＯＭ１２及びＲＡＭ１３のデータが送信されるが、データ処理ａに対応して割り当てられたタイマデータレジスタ３１ａの数値がゼロとなっている状態のデータが地上局２に送信されるので、地上局２では、搭載プログラム２１によるデータ処理ａにて異常が発生していることと、一連のデータ処理開始から中断までの時間を確認できる。
【００１６】
この実施の形態１では、図２のステップＳＴ１２，１５，１８，２１で、タイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄそれぞれのタイマデータリセット処理を実行しているが、ステップＳＴ１２の初期時に、全てのタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄのタイマデータリセット処理を一度に実行しても良い。
【００１７】
以上のように、この実施の形態１によれば、搭載プログラム２１による各データ処理ａ，ｂ，ｃ，ｄの前に、ＣＰＵ１１は、タイマデータレジスタ設定プログラム２２によるタイマデータリセット処理を実行して、ＲＡＭ１３内のタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄの数値をゼロにし、搭載プログラム２１による各データ処理ａ，ｂ，ｃ，ｄの終了後に、タイマデータレジスタ設定プログラム２２によるタイマデータセット処理を実行して、ＲＡＭ１３内のタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄにタイマカウンタ部１５のカウンタレジスタ５１の値を設定し、一連のデータ処理毎にタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄのデータを送信することにより、搭載プログラム２１によるデータ処理に異常が発生した場合に、地上局２では、どのデータ処理にて異常が発生したかと、一連のデータ処理を開始してから中断までの時間を確認することができ、異常発生の原因を詳細に診断できるという効果が得られる。
【００１８】
実施の形態２．
図３はこの発明の実施の形態２によるデータ送信装置の構成を示すブロック図である。このデータ送信装置１は、実施の形態１の図１に示すデータ送信装置１のＲＯＭ１２に、診断制御プログラム２３を収納したもので、その他の構成は実施の形態１の図１に示すデータ送信装置１と同じである。
【００１９】
次に動作について説明する。
ハードウェア割り込み発生部１４は所定のタイミングでＣＰＵ１１に対して割り込み信号を発生する。ＣＰＵ１１はこの割り込み信号を受けてＲＯＭ１２に収納された搭載プログラム２１を実行する。また、タイマカウンタ部１５は、ハードウェア割り込み発生部１４からの割り込み信号により、カウンタレジスタ５１の値をリセットしてゼロとする。その後、タイマカウンタ部１５は、一定時間経過毎に、例えば１μ秒毎に、カウンタレジスタ５１の値を加算していく。以上の処理は実施の形態１と同様である。
【００２０】
図４はこの発明の実施の形態２によるデータ送信装置の処理手順を示すフローチャートである。ステップＳＴ３１の処理は実施の形態１の図２のステップＳＴ１１の処理と同様である。
【００２１】
ステップＳＴ３２において、ＣＰＵ１１はタイマデータレジスタ設定プログラム２２によるタイマデータリセット処理を実行し、搭載プログラム２１による全てのデータ処理ａ，ｂ，ｃ，ｄに対応して割り当てられたＲＡＭ１３内の全てのタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄの数値をゼロにする。
【００２２】
ステップＳＴ３３において、ＣＰＵ１１は診断制御プログラム２３によるタイマデータ確認処理を実行し、タイマカウンタ部１５のカウンタレジスタ５１の値を読み込んでチェックする。
【００２３】
ここで、ＣＰＵ１１は、診断制御プログラム２３により、現在のカウンタレジスタ５１の値と、割り込み信号が発生する時間間隔に相当するカウンタレジスタ５１の増分値との差分を確認し、その差分がデータ処理ａを実行するのに必要とする時間に相当するカウンタレジスタ５１の値より大きいときは、次のステップＳＴ３４に移行する。
【００２４】
現在のカウンタレジスタ５１の値と、割り込み信号が発生する時間間隔に相当するカウンタレジスタ５１の増分値との差分が、データ処理ａを実行するのに必要とする時間に相当するカウンタレジスタ５１の増分値より小さいときは、ＣＰＵ１１は、次のステップＳＴ３４のデータ処理ａを実行せずに、搭載プログラム２１によるデータ処理を終了し、次にハードウェア割り込み発生部１４が割り込み信号を発生させるのを待つ。
【００２５】
例えば、割り込み信号が発生する時間間隔が１秒で、その間にタイマカウンタ部１５が「１０００回」カウントしたとすると、カウンタレジスタ５１の増分値は「１０００」となる。また、データ処理ａを実行するのに必要とする時間に相当するカウンタレジスタ５１の増分値を「３００」とする。ステップＳＴ３３で、現在のカウンタレジスタ５１の値が例えば「６００」のときは、現在のカウンタレジスタ５１の値と、割り込み信号が発生する時間間隔に相当するカウンタレジスタ５１の増分値との差分は「４００」となり、データ処理ａを実行する時間があるので、次のステップＳＴ３４に移行する。
【００２６】
一方、ステップＳＴ３３で、現在のカウンタレジスタ５１の値が例えば「８００」のときは、現在のカウンタレジスタ５１の値と、割り込み信号が発生する時間間隔に相当するカウンタレジスタ５１の増分値との差分は「２００」となり、データ処理ａを実行する時間が不足しているので、ＣＰＵ１１は搭載プログラム２１によるデータ処理を終了し、次の割り込み信号が発生するのを待つ。
【００２７】
ステップＳＴ３３で、ＣＰＵ１１は、診断制御プログラム２３により、現在のカウンタレジスタ５１の値と、割り込み信号が発生する時間間隔に相当するカウンタレジスタ５１の増分値との差分が、データ処理ａを実行するのに必要とする時間に相当するカウンタレジスタ５１の増分値より大きいと判断した場合は、ステップＳＴ３４においてＣＰＵ１１はデータ処理ａを実行し、データ処理ａが終了後に、ステップＳＴ３５において、ＣＰＵ１１はタイマデータレジスタ設定プログラム２２によるタイマデータセット処理を実行し、タイマカウンタ部１５のカウンタレジスタ５１の値を読み込み、搭載プログラム２１によるデータ処理ａに対応して割り当てられたＲＡＭ１３内のタイマデータレジスタ３１ａに読み込んだ値を設定する。
【００２８】
ステップＳＴ３６〜ＳＴ３８において、ＣＰＵ１１は、データ処理ｂについて同様にタイマデータ確認処理を行い、次の割り込み信号が発生するまでにデータ処理ｂを実行する時間があればデータ処理ｂを実行する。ステップＳＴ３９〜ＳＴ４１におけるデータ処理ｃについても同様であり、図示されていないがデータ処理ｄについても同様である。このようにして、ＣＰＵ１１は一連のデータ処理を終了し、次にハードウェア割り込み発生部１４が割り込み信号を発生するのを待つ。
【００２９】
このように、ＣＰＵ１１は搭載プログラム２１により繰り返し処理してデータを地上局２に送信していくが、例えばデータ処理ａに異常が発生して処理時間が増大すると、ＣＰＵ１１は搭載プログラム２１によるデータ処理ｂ以降のデータ処理を自立的に中断して以降のデータ処理を実行しない。このとき、データ処理ｂに対応して割り当てられたタイマデータレジスタ３１ｂの数値はゼロのままとなっている。
【００３０】
ハードウェア割り込み発生部１４が次のタイミングの割り込み信号を発生すると、ＣＰＵ１１は再び搭載プログラム２１による一連のデータ処理を最初から実行する。このとき、最初のステップＳＴ３１の送信処理によりＲＯＭ１２及びＲＡＭ１３のデータが送信されるが、タイマデータレジスタ３１ｂの数値がゼロのままとなっている状態のデータが地上局７に送信される。
【００３１】
データ処理が強制的に中断される状態に陥ると、ＣＰＵ１１が搭載プログラム２１のデータを変更してしまうことがあり、その後の搭載プログラム２１のデータ処理に致命的な障害を及ぼす可能性が多大であるが、この実施の形態２では、例えば異常が発生したデータ処理ａにより、搭載プログラム２１の処理時間が増大した場合、再びハードウェア割り込み発生部１４が次のタイミングの割り込み信号を発生する前に、ＣＰＵ１１は自立的に搭載プログラム２１によるデータ処理を中断することにより、データ処理の強制中断による搭載プログラム２１への致命的な障害を回避することができる。
【００３２】
また、次のタイミングの割り込み信号により、ＣＰＵ１１は搭載プログラム２１による次の一連のデータ処理を継続して実行することができ、１つのデータ処理の異常により、その後のデータ処理によるデータを入手できなくなるということを防ぐことができる。
【００３３】
この実施の形態２では、ステップＳＴ３２のタイマデータリセット処理で、ＣＰＵ１１はＲＡＭ１３内の全てのタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄをリセットしているが、実施の形態１と同様に、各データ処理を行う前に、それぞれタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄをリセットしても良い。
【００３４】
以上のように、この実施の形態２によれば、実施の形態１と同様に、ＣＰＵ１１は一連のデータ処理毎にタイマデータレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄのデータを地上局２に送信することにより、搭載プログラム２１によるデータ処理に異常が発生した場合に、地上局２では、どのデータ処理にて異常が発生したかと、一連のデータ処理を開始してから中断までの時間を確認することができ、異常発生の原因を詳細に診断できるという効果が得られる。
【００３５】
また、この実施の形態２によれば、異常が発生し次データの処理を行う時間が不足している場合に、次のタイミングの割り込み信号を発生する前に、ＣＰＵ１１は自立的に搭載プログラム２１のデータ処理を中断することにより、データ処理の強制中断による搭載プログラム２１への致命的な障害を回避することができると共に、次のタイミングの割り込み信号により、ＣＰＵ１１は搭載プログラム２１による一連のデータ処理を継続して実行することができるという効果が得られる。
【００３６】
【発明の効果】
以上のように、この発明によれば、複数のデータ処理を実行する中央処理部と、所定のタイミングで中央処理部に割り込み信号を発生するハードウェア割り込み発生部と、割り込み信号によりリセットして時間を計測するタイマカウンタ部と、中央処理部が実行する各データ処理に対応して割り当てられた各タイマデータレジスタを有するデータ書き込み可能メモリとを備え、割り込み信号によりタイマカウンタ部をリセットし、中央処理部が、各タイマデータレジスタをリセットして各データ処理を開始し、各データ処理を終了するたびに、タイマカウンタ部が計測した時間を、割り当てられた各タイマデータレジスタに設定し、次の割り込み信号により、タイマデータレジスタに設定されている時間を送信することにより、送信先では、どのデータ処理にて異常が発生したかと、一連のデータ処理を開始してから中断までの時間を確認することができ、異常発生の原因を詳細に診断できるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるデータ送信装置の構成を示すブロック図である。
【図２】この発明の実施の形態１によるデータ送信装置の処理手順を示すフローチャートである。
【図３】この発明の実施の形態２によるデータ送信装置の構成を示すブロック図である。
【図４】この発明の実施の形態２によるデータ送信装置の処理手順を示すフローチャートである。
【符号の説明】
１  データ送信装置、２  地上局、１１  ＣＰＵ、１２  ＲＯＭ、１３  ＲＡＭ、１４  ハードウェア割り込み発生部、１５  タイマカウンタ部、１６  送信部、２１  搭載プログラム、２２  タイマデータレジスタ設定プログラム、２３診断制御プログラム、３１ａ，３１ｂ，３１ｃ，３１ｄ  タイマデータレジスタ、５１  カウンタレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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