(57)【要約】【課題】論理回路１と、メモリ２，５とに効率よくストレスを印加することができる半導体装置を提供する。【解決手段】メモリ２，５と、論理回路１と、ＢＩＳＴ回路１００，１０１と、論理回路１から受けた出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続された複数のフリップフロップ（ＦＦ）１０〜１３とを備え、ＢＩＳＴ回路１００，１０１と、複数のＦＦ１０〜１３とは互いに並行して動作が可能なように分離されており、ストレス印加時には、ＢＩＳＴ回路１００，１０１によりメモリ２，５にストレスが印加されると共に、ＦＦ１０〜１３のスキャンシフト動作により、論理回路１にもストレスが印加される。【選択図】      図１
2004251684.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、
前記メモリを自動検査するＢＩＳＴ（ビルト−イン・セルフ−テスト）回路と、
前記メモリからの出力を受けるデジタル回路と、
前記デジタル回路からの複数の出力を受けるとともに、当該受けた出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続された複数のフリップフロップと、を備え、
前記ＢＩＳＴ回路と、前記複数のフリップフロップとは互いに並行して動作が可能である、ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ＢＩＳＴ回路は、バーンイン時に前記メモリにストレスを印加し、
前記複数のフリップフロップは、バーンイン時にスキャンシフト動作をすることにより前記デジタル回路にストレスを印加する、ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
該半導体装置は、複数の前記メモリと、複数の前記ＢＩＳＴ回路とを備えており、
前記ＢＩＳＴ回路の少なくとも一つが、前記複数のメモリにストレスを印加する、ことを特徴とする半導体装置。
【請求項４】
メモリと、
前記メモリにストレスを印加するストレス印加回路と、
前記メモリからの出力を受けるデジタル回路と、
前記デジタル回路からの複数の出力を受け、当該受けた出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続された複数のフリップフロップと、を備え、
前記ストレス回路と、前記複数のフリップフロップとは互いに並行して動作が可能である、ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ストレス印加回路は、バーンイン時に前記メモリにストレスを印加し、
前記複数のフリップフロップは、バーンイン時にスキャンシフト動作をすることにより前記デジタル回路にストレスを印加する、ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、例えばＣＭＯＳ構成による大規模なデジタル回路を内蔵するＬＳＩ等の初期不良選別能力の向上を図るためにストレス印加等を行うものに関する。
【０００２】
【従来の技術】
以下、従来の半導体装置におけるストレス印加用テスト回路について説明する。
従来のメモリテストなどの関連技術としては、例えば、特開平１１−１５７４０号公報に示されたメモリテストパタン生成回路があげられるが、この回路はメモリ用のテストパタンを生成する際に、組み込み自己テスト（Ｂｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ；以下、ＢＩＳＴと称す）回路を実現するうえで好適な、コンパクトでプログラマブルな回路を提供するもので、ストレス印加用テスト回路に関する類似技術は見当たらない。
【０００３】
図４は、従来のストレス印加用のテスト回路の構成を示す回路図である。
図４において、従来の半導体装置のストレス印加用テスト回路は、論理的な機能を有する論理回路１５０と、制御線１２０、１２１によりアクセス可能なメモリ１０２と、制御線１２２、１２３によりアクセス可能なメモリ１０５と、論理回路１５０の４つの出力を入力（図中にはＤと記載）とするフリップフロップ（以下、ＦＦと称す）１１０〜１１３とを備える。
【０００４】
ここで、ＦＦ１１０〜１１３は、制御線１３１の値が制御されることにより、スキャンシフトモードか、通常モードであるキャプチャモードのいずれかに指定される。
【０００５】
以上のように構成された従来の半導体装置について、その動作を説明する。
まず、通常動作について説明する。通常動作では、制御線１３１の値を“０”に固定し、キャプチャモードとする。
【０００６】
これにより、ＦＦ１１０〜１１３の端子ＮＴは“０”となり、その入力は端子Ｄ、即ち論理回路１５０の出力が選択される。ここでは、ＦＦ１１０がメモリ１０２をアクセスするアドレス、ＦＦ１１１がメモリ１０２に書き込むデータ、ＦＦ１１２がメモリ１０５をアクセスするアドレス、ＦＦ１１３がメモリ１０５に書き込むデータ、をそれぞれ制御するものとし、論理回路１５０の制御によりメモリ１０２、１０５をアクセスする制御信号が生成され、これらが一旦ＦＦ１１０〜１１３にラッチされ、その後メモリ１０２、１０５に伝播し、その書き込みまたは読み出し動作が行われる。読み出されたメモリ１０２のデータは、制御線１０３を通じて論理回路１５０に送り返される。同様に、読み出されたメモリ１０５のデータは、制御線１０６を通じて論理回路１５０に送り返される。この動作を繰り返すことによって、論理回路１５０はメモリ１０２、１０５の読み書きを行うことができる。
【０００７】
次に、メモリを検査する場合の動作について説明する。この従来例では、上記通常動作の場合と同様な手法によりメモリの検査が実行される。まず、制御線１３１の値を“０”に固定する。これによりＦＦ１１０〜１１３の端子ＮＴは“０”となり、その入力は端子Ｄ、即ち論理回路１５０の出力が選択される。そして、上記通常動作の場合と同様にして、論理回路１５０はメモリ１０２、１０５の読み書きを行う。
【０００８】
メモリ１０２を検査する場合には、前記手順に従い、検査するベクターを論理回路１５０からメモリ１０２に書き込んだ後、論理回路１５０は、制御線１０３を介してメモリ１０２からの読み出しを行い、期待値と比較することで良品／不良の選別を行う。
【０００９】
また、メモリ１０５を検査する場合にも、前記手順に従い、検査するベクターを論理回路１５０からメモリ１０５に書き込んだ後、論理回路１５０は、制御線１０３を介してメモリ１０５からの読み出しを行い、期待値と比較することで良品／不良の選別を行う。
【００１０】
次に、スキャン時の動作について説明する。このスキャン時の動作は、論理回路１５０の不具合を検出するために行われるものである。まず、制御線１３１の値を“０”に固定し、通常動作モードであるキャプチャモードに設定する。そして、論理回路１５０からの４つの出力をＦＦ１１０〜１１３にラッチさせる。
【００１１】
その後、制御線１３１の値を“１”に固定し、スキャンシフトモードとする。
スキャンシフトモードでは、ＦＦ１１０〜１１３の入力が端子ＤＴに切り替わり、接続関係が、入力端子１３０→ＦＦ１１０→制御線１２０→ＦＦ１１１→制御線１２１→ＦＦ１１２→制御線１２２→ＦＦ１１３→制御線１２３→出力端子１３３、というチェーン構成になる。この状態でクロックを入力し、各ＦＦをシフト動作させることで、端子１３３の側から、ＦＦ１１３、ＦＦ１１２、ＦＦ１１１、ＦＦ１１０の順番で各フリップフロップにラッチされた論理回路１の出力データを観測することが可能である。そして、これらスキャンキャプチャモードとシフトモードを交互に繰り返し、期待値と比較することで論理回路１５０の良品／不良の判定が可能である。
【００１２】
最後にバーンイン時のストレス印加動作について説明する。ストレス検査は高温・高電圧条件で電気的なストレスを論理回路１５０やメモリ１０２，１０５に印加することで製造要因的な初期不良をスクリーニング可能とするものである。
従来はバーンインモードにおいてもスキャンモードを代用し、スキャンシフト／キャプチャモードを繰り返し、メモリ１０２，１０５にストレスを印加していた。メモリ１０２、１０５をアクセスまたは制御する信号は、スキャンシフト時に端子１３０から入力される信号の組み合わせに依存する。端子１３０からの入力は、一般に所定の周波数の矩形波であり、必ずしもメモリ１０２、１０５をアクセスすることができる設定にされるのではなく、偶発的な組み合わせによりアクセスが行われることによってストレスを印加していた。
【００１３】
【特許文献１】
特開平１１―１５７４０号公報（第３頁−第５頁、第１図等）
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来の回路構成では、一般的に高温・高電圧条件下で回路やメモリを効率よく動作させるか、あるいは読み出し、書き込みのアクセス頻度を向上させることが望まれるが、所定の周波数の矩形波が入力され、偶発的なスキャンシフト時の入力の組み合わせによりアクセスするため、ストレス印加が非効率であるという問題を有していた。
【００１５】
具体的には、メモリ１０２，１０５に対するストレスの印加が、メモリ１０２，１０５に対するデータの読み書きを考慮して行われないため、メモリ１０２，１０５へのアクセスアドレス等が意味をなさないものになる可能性もあり、そのような場合には、ストレス印加の効果が得られないこととなる。また、メモリ１０２，１０５からの出力も単調なものとなることにより、その出力による論理回路１５０へのストレスの印加も効率の悪いものとなってしまう。
【００１６】
本発明は、上記問題点を解決するためになされたものであり、その目的は、デジタル回路やメモリに効率よくストレスを印加することができる半導体装置を提供することである。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明による半導体装置は、メモリと、前記メモリを自動検査するＢＩＳＴ（ビルト−イン・セルフ−テスト）回路と、前記メモリからの出力を受けるデジタル回路と、前記デジタル回路からの複数の出力を受け、当該受けた出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続された複数のフリップフロップと、を備え、前記ＢＩＳＴ回路と、前記複数のフリップフロップとは互いに並行して動作が可能である、ことを特徴とするものである。
【００１８】
また、本発明による半導体装置は、前記半導体装置において、前記ＢＩＳＴ回路は、バーンイン時に前記メモリにストレスを印加し、前記複数のフリップフロップは、バーンイン時にスキャンシフト動作をすることにより前記デジタル回路にストレスを印加する、ことを特徴とするものである。
【００１９】
また、本発明による半導体装置は、前記半導体装置において、該半導体装置は、複数の前記メモリと、複数の前記ＢＩＳＴ回路とを備えており、前記ＢＩＳＴ回路の少なくとも一つが、前記複数のメモリにストレスを印加する、ことを特徴とするものである。
【００２０】
また、本発明による半導体装置は、メモリと、前記メモリにストレスを印加するストレス印加回路と、前記メモリからの出力を受けるデジタル回路と、前記デジタル回路からの複数の出力を受け、当該受けた出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続された複数のフリップフロップと、を備え、前記ストレス回路と、前記複数のフリップフロップとは互いに並行して動作が可能である、ことを特徴とするものである。
【００２１】
また、本発明による半導体装置は、前記半導体装置において、前記ストレス印加回路は、バーンイン時に前記メモリにストレスを印加し、前記複数のフリップフロップは、バーンイン時にスキャンシフト動作をすることにより前記デジタル回路にストレスを印加する、ことを特徴とするものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態による半導体装置について、図面を参照しながら説明する。
【００２３】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の構成を示す回路図である。
図１において、本実施の形態１による半導体装置は、論理的な機能を有する論理回路（デジタル回路）１と、論理回路１の出力を入力（図面にはＤと記載）とし論理回路１の出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続されたフリップフロップ（ＦＦ）１０〜１３と、メモリを自動検査可能な組み込み自己テスト（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ；以下、ＢＩＳＴと称す）回路１００，１０１と、ＢＩＳＴ回路１００の出力をラッチするＦＦ５０，５１と、制御線２０と６０とのいずれかを選択する選択器８０と、制御線２１と６１とのいずれかを選択する選択器８１と、制御線９０、９１によりアクセス可能なメモリ２と、ＢＩＳＴ回路１０１の出力をラッチするＦＦ５２，５３と、制御線２２と６２とのいずれかを選択する選択器８２と、制御線２３と６３とのいずれかを選択する選択器８３と、制御線９２、９３によりアクセス可能なメモリ５とを備える。
【００２４】
以上のように構成された本実施の形態１による半導体装置について、その動作を説明する。
まず、通常動作について説明する。通常動作では、ＦＦ１０〜１３をスキャンシフトモードか通常モードであるキャプチャモードのいずれかに指定する制御線３１の値を“０”に固定し、キャプチャモードとする。この場合、ＦＦ１０〜１３の端子ＮＴは“０”となり、その入力は端子Ｄ、即ち、論理回路１の４つの出力が選択される。ここでは、ＦＦ１０がメモリ２をアクセスするアドレス、ＦＦ１１がメモリ２に書き込むデータ、ＦＦ１２がメモリ５をアクセスするアドレス、ＦＦ１３がメモリ５に書き込むデータをそれぞれ制御するものとする。論理回路１の制御によりメモリ２、５をアクセスする制御信号が生成され、一旦ＦＦ１０〜１３にラッチされる。
【００２５】
ここで、選択器８０〜８３の選択入力を決定する制御線４５の値を“０”に固定することで、選択器８０は制御線２０を選択し、選択器８１は制御線２１を選択し、選択器８２は制御線２２を選択し、選択器８３は制御線２３を選択する。
【００２６】
メモリ２には制御線９０、９１を通じてアドレスとデータとが伝播し、これにより、書き込み、または読み出し動作が行われる。同様にメモリ５には制御線９２、９３を通じてアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。
【００２７】
読み出されたメモリ２のデータは、制御線３を通じて論理回路１に送り返される。同様に読み出されたメモリ５のデータも、制御線６を通じて論理回路１に送り返される。この動作を繰り返すことによって、論理回路１はメモリ２、５の読み書きを行う。
【００２８】
次に、メモリを検査する場合の動作について説明する。制御線４１の値を“０”に固定する。この場合ＦＦ５０〜５３の端子ＮＴは“０”となり、その入力は端子Ｄ、即ちＢＩＳＴ回路１００またはＢＩＳＴ回路１０１の出力が選択される。ここでは、ＦＦ５０がメモリ２をアクセスするアドレス、ＦＦ５１がメモリ２に書き込むデータ、ＦＦ５２がメモリ５をアクセスするアドレス、ＦＦ５３がメモリ５に書き込むデータ、をそれぞれ制御するものとする。
【００２９】
メモリ２を検査する場合について説明する。ＢＩＳＴ回路１００が検査用のアドレスとデータとを生成すると、それらはＦＦ５０と５１とにラッチされる。ＦＦ５０の出力は制御線６０に、ＦＦ５１の出力は制御線６１に伝播される。制御線４５の値が“１”に固定されると、選択器８０は制御線６０を選択し、選択器８１は制御線６１を選択する。メモリ２には制御線９０、９１を通じてアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。読み出されたメモリデータは制御線３を通じてＢＩＳＴ回路１００に伝播される。ＢＩＳＴ回路１００は、読み出されたメモリデータと期待値との比較を行うことで、良品／不良の選別を行う。すなわち、期待値と一致していれば良品と判断し、一致していなければ不良品であると判断する。
【００３０】
次に、メモリ５を検査する場合について説明する。ＢＩＳＴ回路１０１が検査用のアドレスとデータとを生成すると、それらはＦＦ５２と５３とにラッチされる。ＦＦ５２の出力は制御線６２に、ＦＦ５３の出力は制御線６３に伝播される。制御線４５の値がメモリ２の検査手順と同様に“１”に固定されると、選択器８２は制御線６２を選択し、選択器８３は制御線６３を選択する。メモリ５には制御線９２、９３を通じてアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。読み出されたメモリデータは制御線６を通じてＢＩＳＴ回路１０１に伝播される。ＢＩＳＴ回路１０１は、読み出されたメモリデータと期待値との比較を行うことで良品／不良の選別を行う。
【００３１】
さらに、スキャン時の動作について説明する。ここでのスキャン動作は論理回路１、及びＢＩＳＴ回路１００、１０１の不具合を検出するものとなる。まずＦＦ１０〜１３およびＦＦ５０〜５３をスキャンシフトモードか通常モードかのいずれかに指定する制御線３１および制御線４１をともに“０”に固定し、キャプチャモードに設定する。そして、論理回路１の４つの出力をＦＦ１０〜１３にラッチさせる。また、ＢＩＳＴ回路１００の出力をＦＦ５０、５１にラッチさせ、ＢＩＳＴ回路１０１の出力をＦＦ５２、５３にラッチさせる。
【００３２】
ここで、制御線３１、４１の値をスキャンシフトモードとなる“１”に固定する。スキャンシフトモードではＦＦ１０〜１３の入力が端子ＤＴに切り替わり、接続関係が、スキャンシフトデータの入力端子３０→ＦＦ１０→制御線２０→ＦＦ１１→制御線２１→ＦＦ１２→制御線２２→ＦＦ１３→制御線２３→出力端子３３、というチェーン構成になる。
【００３３】
同様にＦＦ５０〜５３の入力が端子ＤＴに切り替わり、接続関係が、スキャンシフトデータの入力端子４０→ＦＦ５０→制御線６０→ＦＦ５１→制御線６１→ＦＦ５２→制御線６２→ＦＦ５３→制御線６３→出力端子７３、というチェーン構成になる。
【００３４】
この状態でクロックを入力してＦＦをシフト動作させることで、出力端子３３からＦＦ１３、ＦＦ１２、ＦＦ１１、ＦＦ１０の順番で各フリップフロップにラッチされた論理回路１の出力データを観測することが可能である。同様に出力端子７３からＦＦ５３、ＦＦ５２、ＦＦ５１、ＦＦ５０の順番で各フリップフロップにラッチされたＢＩＳＴ回路１００，１０１の出力データを観測することが可能である。
【００３５】
このようなスキャンキャプチャモードとシフトモードを交互に繰り返し、論理回路１やＢＩＳＴ回路１００、１０１の期待値と比較することで、良品／不良の判定が可能である。
【００３６】
最後にバーンイン時のストレス印加動作について説明する。ストレス検査は高温、高電圧条件で電気的なストレスを論理回路やメモリに印加することで、製造要因的な初期不良をスクリーニング可能とするものである。
【００３７】
まず、メモリ２，５にストレスを印加する場合について説明する。
制御線４１の値を“０”に固定する。この場合ＦＦ５０〜５３の端子ＮＴは“０”となり、その入力は端子Ｄ、即ちＢＩＳＴ回路１００またはＢＩＳＴ回路１０１の出力が選択される。ここではＦＦ５０がメモリ２をアクセスするアドレス、ＦＦ５１がメモリ２に書き込むデータ、ＦＦ５２がメモリ５をアクセスするアドレス、ＦＦ５３がメモリ５に書き込むデータをそれぞれ制御するものとする。
【００３８】
メモリ２にストレスを印加する場合について説明する。メモリを検査する場合と同様にＢＩＳＴ回路１００が検査用のアドレスとデータとを生成すると、それらはＦＦ５０と５１とにラッチされる。ＦＦ５０の出力は制御線６０に、ＦＦ５１の出力は制御線６１に伝播される。制御線４５を“１”に固定すると、選択器８０は制御線６０を選択し、選択器８１は制御線６１を選択する。メモリ２には制御線９０、９１を通じてアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。読み出されたメモリデータは制御線３を通じてＢＩＳＴ回路１００と論理回路１とに伝播される。ストレスはメモリ２にアクセスすることで印加されることになるのでＢＩＳＴ回路１００での期待値比較は必ずしも必要ではない。
【００３９】
次に、メモリ５にストレスを印加する場合について説明する。メモリを検査する場合と同様に、ＢＩＳＴ回路１０１が検査用のアドレスとデータとを生成すると、それらはＦＦ５２と５３とにラッチされる。ＦＦ５２の出力は制御線６２に、ＦＦ５３の出力は制御線６３に伝播される。メモリ２の検査手順と同様に制御線４５を“１”に固定すると、選択器８２は制御線６２を選択し、選択器８３は制御線６３を選択する。メモリ５には制御線９２、９３を通じてアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。読み出されたメモリデータは制御線６を通じてＢＩＳＴ回路１０１と論理回路１とに伝播される。ストレスはメモリ５にアクセスすることで印加されることになるので、ＢＩＳＴ回路１０１での期待値比較は必ずしも必要ではない。
【００４０】
次に論理回路１にストレスを印加する場合について説明する。論理回路１にストレスを印加することは、より多くの回路を動作させることを指し、スキャン動作させることでこれを兼ねる。即ち、スキャンの動作と同様に、まず制御線３１の値を“０”に固定して通常動作モードであるキャプチャモードに設定し、論理回路１の４つの出力をＦＦ１０〜１３にラッチさせる。またメモリへのストレス印加は並行して実施されており、ＢＩＳＴ回路１００の出力をＦＦ５０、５１にラッチさせ、ＢＩＳＴ回路１０１の出力をＦＦ５２、５３にラッチさせる。このとき、メモリ２へのストレス印加動作により、メモリ２からは制御線３を通じてＢＩＳＴ回路１００が読み出したメモリデータが伝播され、論理回路１が通常動作より活性化された動作を行う。同様にメモリ５からは、メモリ５へのストレス印加動作により制御線６を通じてＢＩＳＴ回路１０１が読み出したメモリデータが伝播され、論理回路１が通常動作より活性化された動作を行う。
【００４１】
ここで、制御線３１の値をスキャンシフトモードとなる“１”に固定する。スキャンシフトモードではＦＦ１０〜１３の入力が端子ＤＴに切り替わり、接続関係が端子３０→ＦＦ１０→制御線２０→ＦＦ１１→制御線２１→ＦＦ１２→制御線２２→ＦＦ１３→制御線２３→端子３３、というチェーン構成になる。
【００４２】
この状態でクロックを入力して各ＦＦをシフトさせることで、出力端子３３からＦＦ１３、ＦＦ１２、ＦＦ１１、ＦＦ１０の順番で各フリップフロップにラッチされた論理回路１の出力データが出力される。また、各ＦＦ１０〜１３から論理回路１に対してストレスが印加されることとなる。ストレス印加のシフト動作中も、メモリ２、５へのストレス印加は行われ続けるため、メモリ２，５からの出力と、スキャンキャプチャモードとシフトモードを交互に繰り返すことで得られるＦＦ１０〜１３からの出力とにより、論理回路１に効率よくストレスを印加することが可能である。
【００４３】
このように、本実施の形態１による半導体装置によれば、メモリ２，５を自動検査するＢＩＳＴ回路１００，１０１と、論理回路１からの出力を受け付けるＦＦ１０〜１３とを備え、ＢＩＳＴ回路１００，１０１とＦＦ１０〜１３とが互いに並行して動作が可能なように分離されていることで、ＢＩＳＴ回路１００，１０１によりメモリ２，５にストレスを印加することができ、それと同時に、スキャンチェーンを構成するＦＦ１０〜１３のスキャンシフト動作により論理回路１にストレスを印加することができる。このメモリ２，５へのストレスの印加は、データの読み書きを制御することにより行われるため、メモリにランダムにストレス電圧を印加していた場合と比べて、ストレス印加の効率を向上させることができる。さらに、メモリにランダムにストレス電圧を印加していた場合と比べて、メモリ２，５からの出力も変化に富むものとなるため、論理回路１に対しても、効率よくストレスを印加することができるようになる。そして、このストレスの印加をバーンイン時に行うことで、ＣＭＯＳ構成による大規模なデジタル回路を内蔵するＬＳＩ等の初期不良選別能力を向上させることができる。
【００４４】
（実施の形態２）
図２は、本発明の実施の形態２による半導体装置の構成を示す回路図である。
図２において、本実施の形態２による半導体装置は、論理的な機能を有する論理回路１と、論理回路１の出力を入力（Ｄ）とし論理回路１の出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続されたＦＦ１０〜１３と、メモリ２，５を自動検査可能なＢＩＳＴ回路１００，１０１と、ＢＩＳＴ回路１００の出力をラッチするＦＦ５０，５１と、制御線２０と６０とのいずれかを選択する選択器１８０と、制御線２１と６１とのいずれかを選択する選択器１８１と、制御線９０、９１によりアクセス可能なメモリ２と、ＢＩＳＴ回路１０１の出力をラッチするＦＦ５２，５３と、制御線６０、２２、６２のいずれかを選択する選択器１８２と、制御線６１、２３、６３のいずれかを選択する選択器１８３と、制御線９２、９３によりアクセス可能なメモリ５とを備える。ここで、実施の形態１の図１と同じ符号は同様の構成を示すものである。なお、図２では、後の説明のため、ＦＦ５２，５３の出力がＢＩＳＴ回路１０１にフィードバックされている点を明記しているが、一般に他のＦＦの出力もＢＩＳＴ回路にフィードバックされていてもよく、説明の便宜上、その経路を省略しているものである。
【００４５】
以上のように構成された本実施の形態２による半導体装置について、その動作を説明する。
まず、通常動作について説明する。通常動作では、ＦＦ１０〜１３をスキャンシフトモードか通常モードであるキャプチャモードのいずれかに指定する制御線３１の値を“０”に固定し、キャプチャモードとする。また、選択器１８０〜１８３の選択入力を決定する制御線４５の値を“２’ｂ００”（２’ｂは２ビット幅のバイナリ表示の意味；以下同様）に固定することで、選択器１８０は制御線２０を選択し、選択器１８１は制御線２１を選択し、選択器１８２は制御線２２を選択し、選択器１８３は制御線２３を選択する。なお、これ以外の論理回路１がメモリ２、５の読み書きを行う通常動作については、実施の形態１における説明と同様であり、その説明を省略する。
【００４６】
次に、メモリを検査する場合の動作について説明する。ＦＦ５０〜５３をスキャンシフトモードか通常モードであるキャプチャモードのいずれかにそれぞれ指定する制御線４１、４２の値をともに“０”に固定し、キャプチャモードとする。そして、メモリ２を検査する場合には、制御線４５の値を“２’ｂ０１”に固定することにより、選択器１８０が制御線６０を選択し、選択器１８１が制御線６１を選択するように設定する。また、メモリ５を検査する場合には、メモリ２の検査手順と同様に制御線４５の値を“２’ｂ０１”に固定することにより、選択器１８２が制御線６２を選択し、選択器１８３が制御線６３を選択するように設定する。これ以外のメモリ検査時の動作については、実施の形態１における説明と同様であり、その説明を省略する。
【００４７】
さらに、スキャン時の動作について説明する。スキャン時においては、通常動作モードであるキャプチャモードに設定するときには、制御線３１と共に、制御線４１、４２の値も“０”に固定し、スキャンシフトモードに設定するときには、制御線３１と共に、制御線４１、４２の値も“１”に固定する。これ以外のスキャン時の動作については、実施の形態１における説明と同様であり、その説明を省略する。
【００４８】
最後にバーンイン時のストレス印加動作について説明する。
まず、メモリのストレス印加について説明する。
【００４９】
制御線４１の値を“０”に固定する。これによりＦＦ５０、５１の端子ＮＴは“０”となり、その入力は端子Ｄ、即ちＢＩＳＴ回路１００の出力が選択される。ここではＦＦ５０がメモリ２、５をアクセスするアドレス、ＦＦ５１がメモリ２に書き込むデータをそれぞれ制御するものとする。
【００５０】
メモリ２にストレスを印加する場合について説明する。メモリ２を検査する場合と同様にＢＩＳＴ回路１００が検査用のアドレスとデータとを生成すると、それらはＦＦ５０と５１とにラッチされる。ＦＦ５０の出力は制御線６０に、ＦＦ５１の出力は制御線６１に伝播される。制御線４５の値は“２’ｂ１０”に固定され、選択器１８０は制御線６０を選択し、選択器１８１は制御線６１を選択する。メモリ２には制御線９０、９１を通じてアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。読み出されたメモリデータは制御線３を通じてＢＩＳＴ回路１００と論理回路１とに伝播される。なお、ＢＩＳＴ回路１００での期待値比較は必ずしも必要ではない。
【００５１】
メモリ５にストレスを印加する場合について説明する。制御線４５はメモリ２の検査手順と同様に“２’ｂ１０”に固定され、選択器１８２は制御線６０を選択し、選択器１８３は制御線６１を選択する。メモリ５には制御線９２、９３を通じてＢＩＳＴ回路１００で生成されたアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。読み出されたメモリデータは制御線６を通じてＢＩＳＴ回路１０１と論理回路１に伝播される。
【００５２】
ここで、メモリ２，５へのストレスの印加と同時並行して行われる論理回路１へのストレスの印加の動作は、実施の形態１における説明と同様に、ＦＦ１０〜１３についてスキャンキャプチャモードとシフトモードとを交互に繰り返すことで行われるものであり、ここではその説明を省略する。
【００５３】
次に、ＢＩＳＴ回路１０１にストレスを印加する場合について説明する。まず、制御線４２の値を“０”に固定し、ＦＦ５２、５３を通常動作モードであるキャプチャモードに設定し、ＢＩＳＴ回路１０１の出力をＦＦ５２、５３にラッチさせる。ここで制御線４２の値をスキャンシフトモードとなる“１”に固定する。スキャンシフトモードではＦＦ５２、５３の入力が端子ＤＴに切り替わり、接続関係が、制御線６１→ＦＦ５２→制御線６２→ＦＦ５３→制御線６３→出力端子７３、というチェーン構成になる。
【００５４】
この状態でクロックを入力して各ＦＦをシフトさせることで、端子７３からＦＦ５３、ＦＦ５２の順番で各フリップフロップにラッチされたＢＩＳＴ回路１０１の出力データが出力される。また、ＦＦ５２，５３からＢＩＳＴ回路１０１に対してストレスが印加されることとなる。ストレス印加のシフト動作中も、メモリ５へのストレス印加は行われ続けるため、メモリ５からの出力と、スキャンキャプチャモードとシフトモードを交互に繰り返すことによるＦＦ５２，５３の出力とにより、ＢＩＳＴ回路１０１に効率よくストレスを印加することが可能である。
【００５５】
なお、ＢＩＳＴ回路１０１と同様の接続関係とすることにより、ＢＩＳＴ回路１００にストレスを印加することも可能である。
【００５６】
このように、本実施の形態２による半導体装置によれば、ＢＩＳＴ回路１００が、複数のメモリ２，５にストレスを印加することにより、実施の形態１と同様の効果に加え、ＢＩＳＴ回路１００のみにより複数のメモリ２，５にストレスを印加できるため、より効率よくストレスを印加することができる。
【００５７】
（実施の形態３）
図３は、本発明の実施の形態３による半導体装置の構成を示す回路図ある。
図３において、本実施の形態３による半導体装置は、論理的な機能を有する論理回路１と、論理回路１の出力を入力（Ｄ）とし論理回路１の出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続されたＦＦ１０〜１３と、メモリ２，５あるいは論理回路１にストレスを印加するための専用のストレス回路（ストレス印加回路）５５と、ストレス回路５５の出力をラッチするＦＦ５０，５１と、制御線２０と６０とのいずれかを選択する選択器８０と、制御線２１と６１とのいずれかを選択する選択器８１と、制御線９０、９１によりアクセス可能なメモリ２と、制御線２２と６０とのいずれかを選択する選択器８２と、制御線２３と６１とのいずれかを選択する選択器８３と、制御線９２、９３によりアクセス可能なメモリ５とを備える。ここで、実施の形態１の図１と同じ符号は同様の構成を示すものである。
【００５８】
以上のように構成された本実施の形態３による半導体装置について、その動作を説明する。ここで、論理回路１がメモリ２、５の読み書きを行う通常動作については、実施の形態１と同様であり、その説明を省略する。
【００５９】
次に、メモリ２，５を検査する場合の動作について説明する。これは上記通常動作とほぼ同様に動作する。まず、制御線３１の値を“０”に固定し、通常モードであるキャプチャモードに指定する。この場合ＦＦ１０〜１３の端子ＮＴは“０”となり、その入力は端子Ｄ、即ち論理回路１の４つの出力が選択される。ここでは、ＦＦ１０がメモリ２をアクセスするアドレス、ＦＦ１１がメモリ２に書き込むデータ、ＦＦ１２がメモリ５をアクセスするアドレス、ＦＦ１３がメモリ５に書き込むデータをそれぞれ制御するものとする。
【００６０】
論理回路１の制御によりメモリ２、５をアクセスする制御信号が生成され、一旦ＦＦ１０〜１３にラッチされる。ここで制御線４５の値を“０”に固定することで、選択器８０は制御線２０を選択し、選択器８１は制御線２１を選択し、選択器８２は制御線２２を選択し、選択器８３は制御線２３を選択する。メモリ２には制御線９０、９１を通じてアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。同様にメモリ５には制御線９２、９３を通じてアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。読み出されたメモリ２のデータは、制御線３を通じて論理回路１に送り返される。
同様に読み出されたメモリ５のデータは、制御線６を通じて論理回路１に送り返される。
【００６１】
メモリ２を検査する場合は、前記手順に従い、検査するベクターを論理回路１からメモリ２に書き込んだあと、論理回路１は、制御線３を介してメモリ２からの読み出しを行い、期待値と比較することで良品／不良の選別を行う。
【００６２】
メモリ５を検査する場合は、前記手順に従い、検査するベクターを論理回路１からメモリ５に書き込んだあと、論理回路１は、制御線６を介してメモリ５からの読み出しを行い、期待値と比較することで良品／不良の選別を行う。
【００６３】
さらに、スキャン時の動作について説明する。ここでのスキャン動作は、論理回路１、及びストレス回路５５の不具合を検出するものとなる。まず制御線３１、４１の値を“０”に固定し、通常動作モードであるキャプチャモードに設定する。そして、論理回路１の４つの出力をＦＦ１０〜１３にラッチさせる。またストレス回路５５の出力をＦＦ５０、５１にラッチさせる。
【００６４】
ここで制御線３１、４１の値をスキャンシフトモードとなる“１”に固定する。スキャンシフトモードではＦＦ１０〜１３の入力が端子ＤＴに切り替わり、接続関係が、スキャンシフトデータの入力端子３０→ＦＦ１０→制御線２０→ＦＦ１１→制御線２１→ＦＦ１２→制御線２２→ＦＦ１３→制御線２３→出力端子３３、というチェーン構成になる。同様にＦＦ５０、５１の入力が端子ＤＴに切り替わり、接続関係が、スキャンシフトデータの入力端子４０→ＦＦ５０→制御線６０→ＦＦ５１→制御線６１→出力端子７３、というチェーン構成になる。
【００６５】
この状態でクロックを入力しＦＦをシフトさせることで出力端子３３からＦＦ１３、ＦＦ１２、ＦＦ１１、ＦＦ１０の順番で各フリップフロップにラッチされた論理回路１の出力データを観測することが可能である。同様に出力端子７３からＦＦ５１、ＦＦ５０の順番で各フリップフロップにラッチされたストレス回路５５のデータを観測することが可能である。
【００６６】
このように、スキャンキャプチャモードとシフトモードとを交互に繰り返し、論理回路１やストレス回路５５の期待値と比較することで良品／不良の判定が可能である。
【００６７】
最後にバーンイン時のストレス印加動作について説明する。
まず、メモリのストレス印加について説明する。
【００６８】
制御線４１の値を“０”に固定する。この場合ＦＦ５０、５１の端子ＮＴは“０”となり、その入力は端子Ｄ、即ち、ストレス回路５５の出力が選択される。
ここではＦＦ５０がメモリ２、５をアクセスするアドレス、ＦＦ５１がメモリ２、５に書き込むデータをそれぞれ制御するものとする。
【００６９】
メモリ２にストレスを印加する場合について説明する。ストレス回路５５がストレス印加用のアドレスとデータとを生成し、これらがＦＦ５０と５１とにラッチされる。ＦＦ５０の出力は制御線６０に、ＦＦ５１の出力は制御線６１に伝播される。制御線４５の値が“１”に固定されると、選択器８０は制御線６０を選択し、選択器８１は制御線６１を選択する。メモリ２には制御線９０、９１を通じてアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。読み出されたメモリデータは制御線３を通じて論理回路１に伝播される。このように、ストレスはメモリにアクセスすることで印加されることになる。
【００７０】
メモリ５にストレスを印加する場合について説明する。メモリ２の検査手順と同様に制御線４５の値が“１”に固定されると、選択器８２は制御線６０を選択し、選択器８３は制御線６１を選択する。メモリ５には制御線９２、９３を通じてストレス回路５５で生成されたアドレスとデータとが伝播し、その書き込み、または読み出し動作が行われる。そして、読み出されたメモリデータは制御線６を通じて論理回路１に伝播される。
【００７１】
次に、論理回路１にストレスを印加する場合について説明する。論理回路１にストレスを印加することは、より多くの回路を動作させることを指し、スキャン動作させることでこれを兼ねる。スキャンの動作と同様に、まず制御線３１の値を“０”に固定し、通常動作モードであるキャプチャモードに設定し、論理回路１の４つの出力をＦＦ１０〜１３にラッチさせる。またメモリへのストレス印加は並行して実施されており、ストレス回路５５の出力をＦＦ５０、５１にラッチさせる。
【００７２】
このとき、メモリ２からは、メモリ２へのストレス印加動作により制御線３を通じてストレス回路５５が読み出したメモリデータが伝播され、論理回路１が通常動作より活性化された動作を行う。同様にメモリ５からは、メモリ５へのストレス印加動作により制御線６を通じてストレス回路５５が読み出したメモリデータが伝播され、論理回路１が通常動作より活性化された動作を行う。
【００７３】
ここで、制御線３１の値をスキャンシフトモードとなる“１”に固定する。スキャンシフトモードではＦＦ１０〜１３の入力が端子ＤＴに切り替わり、接続関係が、入力端子３０→ＦＦ１０→制御線２０→ＦＦ１１→制御線２１→ＦＦ１２→制御線２２→ＦＦ１３→制御線２３→出力端子３３、というチェーン構成になる。
【００７４】
この状態でクロックを入力し、ＦＦをシフトさせることで出力端子３３からＦＦ１３、ＦＦ１２、ＦＦ１１、ＦＦ１０の順番で各フリップフロップにラッチされた論理回路１の出力データが出力される。また、各ＦＦ１０〜１３から論理回路１に対してストレスが印加されることとなる。ストレス印加のシフト動作中も、メモリ２、５へのストレス印加は行われ続けるため、メモリ２，５からの出力と、スキャンキャプチャモードとシフトモードを交互に繰り返すことによるＦＦ１０〜１３からの出力とにより、論理回路１に効率よくストレスを印加することが可能である。
【００７５】
このように、本実施の形態３による半導体装置によれば、メモリ２，５にストレスを印加するストレス回路５５と、論理回路１からの出力を受け付けるＦＦ１０〜１３とを備え、ストレス回路５５と、ＦＦ１０〜１３とが互いに並行して動作が可能なように分離されていることで、ＢＩＳＴ回路１００，１０１によりメモリ２，５にストレスを印加することができ、それと同時に、スキャンチェーンを構成するＦＦ１０〜１３のスキャンシフト動作により論理回路１にストレスを印加することができる。このメモリ２，５へのストレスの印加は、データの読み書きを制御することにより行われるため、メモリに対してランダムにストレス電圧を印加していた場合と比べて、ストレス印加の効率を向上させることができる。さらに、メモリに対してランダムにストレス電圧を印加していた場合と比べて、メモリ２，５からの出力も変化に富むものとなるため、論理回路１に対しても、効率よくストレスを印加することができるようになる。
【００７６】
【発明の効果】
以上の説明から明らかなように、本発明による半導体装置によれば、メモリと、前記メモリを自動検査するＢＩＳＴ（ビルト−イン・セルフ−テスト）回路と、前記メモリからの出力を受けるデジタル回路と、前記デジタル回路からの複数の出力を受け、当該受けた出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続された複数のフリップフロップと、を備え、前記ＢＩＳＴ回路と、前記複数のフリップフロップとは互いに並行して動作が可能であるようにしたので、メモリ、及びデジタル回路に対するストレス印加の効率を向上させることができる。
【００７７】
また、本発明による半導体装置によれば、前記半導体装置において、前記ＢＩＳＴ回路は、バーンイン時に前記メモリにストレスを印加し、前記複数のフリップフロップは、バーンイン時にスキャンシフト動作をすることにより前記デジタル回路にストレスを印加するようにしたので、バーンイン時に、メモリ、及びデジタル回路に、同時にストレスを印加することができ、メモリ、及びデジタル回路に対するストレス印加の効率を向上させることができる。
【００７８】
また、本発明による半導体装置によれば、前記半導体装置において、該半導体装置は、複数の前記メモリと、複数の前記ＢＩＳＴ回路とを備えており、前記ＢＩＳＴ回路の少なくとも一つが、前記複数のメモリにストレスを印加するようにしたので、少なくとも一つのＢＩＳＴ回路により、複数のメモリにストレスを印加することができ、ストレス印加の効率を向上させることができる。
【００７９】
また、本発明による半導体装置によれば、メモリと、前記メモリにストレスを印加するストレス印加回路と、前記メモリからの出力を受けるデジタル回路と、前記デジタル回路からの複数の出力を受け、当該受けた出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続された複数のフリップフロップと、を備え、前記ストレス回路と、前記複数のフリップフロップとは互いに並行して動作が可能であるようにしたので、メモリ、及びデジタル回路に対するストレス印加の効率を向上させることができる。
【００８０】
また、本発明による半導体装置によれば、前記半導体装置において、前記ストレス印加回路は、バーンイン時に前記メモリにストレスを印加し、前記複数のフリップフロップは、バーンイン時にスキャンシフト動作をすることにより前記デジタル回路にストレスを印加するようにしたので、バーンイン時に、メモリ、及びデジタル回路に、同時にストレスを印加することができ、メモリ、及びデジタル回路に対するストレス印加の効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置の構成図
【図２】本発明の実施の形態２による半導体装置の構成図
【図３】本発明の実施の形態３による半導体装置の構成図
【図４】従来の半導体装置の構成図
【符号の説明】
１  論理回路
２、５  メモリ
１０〜１３、５０〜５３  フリップフロップ
５５  ストレス回路
８０〜８３、１８０〜１８３  選択器
１００、１０１  ＢＩＳＴ回路
【図１】
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【図２】
2004251684.tif 000004
【図３】
2004251684.tif 000005
【図４】
2004251684.tif 000006