(57)【要約】【課題】エッチング時にパターンの疎密に起因して発生するパターンの線幅バラツキを防止する。【解決手段】本発明のマスクの作成方法は、複数種類のデバイスがそれぞれリッチな複数の回路ブロックを備えてなる半導体装置を製造するときに用いられる方法であって、ＣＡＤデータに基づいてマスクにパターンを形成するときに、ドライエッチングによるパターンの線幅変換差を考慮して、パターンの線幅を調整する機能を備えると共に、複数の回路ブロック毎にパターンの線幅を調整する度合いを変更するようにした方法である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＭＯＳリッチな回路ブロック、Ｂｉｐｏｌａｒリッチな回路ブロック、パワーデバイスリッチな回路ブロック等の複数の回路ブロックを備えてなる半導体装置を製造するときに用いられる方法であって、ＣＡＤデータに基づいてマスクにパターンを形成するときに、ドライエッチングによるパターンの線幅変換差を考慮して、パターンの線幅を調整する機能を備えたマスクの作成方法において、
前記複数の回路ブロック毎に、パターンの線幅を調整する度合いを変更することを特徴とするマスクの作成方法。
【請求項２】
ＭＯＳリッチな回路ブロック、Ｂｉｐｏｌａｒリッチな回路ブロック、パワーデバイスリッチな回路ブロック等の複数の回路ブロックを備えてなる半導体装置を製造するときに用いられる装置であって、ＣＡＤデータに基づいてマスクにパターンを形成するときに、ドライエッチングによるパターンの線幅変換差を考慮して、パターンの線幅を調整する線幅調整手段を備えたマスクの作成装置において、
前記線幅調整手段は、前記複数の回路ブロック毎に、パターンの線幅を調整する度合いを変更するように構成されていることを特徴とするマスクの作成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ドライエッチングによるパターンの線幅変換差を考慮して、パターンの線幅を調整する機能を備えたマスクの作成方法及びマスクの作成装置に関する。
【０００２】
【従来の技術】
半導体装置の技術分野においては、年々微細化が進み、高性能化・低コスト化が図られている。例えば、抵抗、ロジック回路、アナログ回路、電源等を１チップ化した複合ＩＣを製造している。この複合ＩＣは、部品点数の削減並びに小型化を達成できるので、低コスト化することができる。
【０００３】
【発明が解決しようとする課題】
上記複合ＩＣには、ＭＯＳ、バイポーラ、パワーデバイス、抵抗等のデバイスが混載されているので、パターンの線幅バラツキが大きくなるという問題点があった。上記線幅バラツキが大きくなる原因の１つとして、エッチングするときに発生する線幅バラツキがあった。
【０００４】
ここで、本発明者は、上記エッチング時の線幅バラツキが発生する理由について、以下のように考察してみた。即ち、レジストマスクでパターニングされたウエハをエッチングするとき、パターンの密なところと、疎（粗）なところとでは、マイクロローディング効果により、密なパターンの線幅と疎なパターンの線幅とがずれてしまい、線幅バラツキが大きくなってしまうと考えられる。
【０００５】
ここで、パターンの粗密に起因して線幅バラツキが発生する実際の例を、図６に示す。図６（ａ）は、ＣＡＤデータのパターンを示しており、同図中の左側の５本のパターン１は、例えばＭＯＳリッチな回路ブロックのパターン、即ち、密なパターン（パターンが密なところのパターン）を示している。同図中の右側の１本のパターン２は、例えばＢｉｐｏｌａｒリッチな回路ブロックのパターン、即ち、疎なパターン（パターンが疎なところのパターン）を示している。尚、２つのパターン１、２の線幅は、同じであり、例えば１μｍである。
【０００６】
次に、ガラスマスクに形成するパターンは、図６（ｂ）に示すように、線幅を片側０．１μｍずつ、即ち、両側合わせて０．２μｍ太くして、各パターン３、４の線幅を１．２μｍに設定している。この場合、線幅変換差は例えば０．２μｍである。このように、ＣＡＤデータからマスクデータに変換するときに、パターンの線幅を太くするように変換する理由は、エッチングするときに線幅細りが発生するため、この線幅細りが発生しても、元（ＣＡＤデータ）の線幅を確保するためである。
【０００７】
そして、上記図６（ｂ）に示すガラスマスクを使用してウエハにエッチングを実行すると、ウエハには、図６（ｃ）に示すようなパターン５、６が形成される。即ち、密なパターン５の線幅は１μｍ（設計通り）となり、疎なパターン６の線幅は０．９μｍ（設計では１μｍ）となる。つまり、パターンの粗密によって線幅バラツキが発生しているのである。
【０００８】
尚、パターンの線幅がばらつくと、最小加工寸法箇所で断線したり、短絡したりすることがあった。また、ゲート幅がずれると、狙いの動作スピードがでないことがあったり、特性や歩留まりに直接的に悪影響を与えることがあった。そして、上記問題点は、微細化が更に進むと、より一層顕著になってくることがわかっており、線幅バラツキを抑制する対策が求められている。
【０００９】
本発明は上記事情に鑑みてなされたものであり、その目的は、エッチング時におけるパターンの線幅バラツキの発生を防止することができるマスクの作成方法及びマスクの作成装置を提供するにある。
【００１０】
【課題を解決するための手段】
請求項１の発明においては、ＣＡＤデータに基づいてマスクにパターンを形成するときに、ドライエッチングによるパターンの線幅変換差を考慮して、パターンの線幅を調整する機能を備え、更に、前記複数の回路ブロック毎に、パターンの線幅を調整する度合いを変更するように構成した。この構成によれば、回路ブロック毎に、即ち、パターンの粗密に応じてパターンの線幅を調整する度合いを変更するように構成したので、エッチング時におけるパターンの線幅バラツキの発生を防止することができる。
【００１１】
また、請求項２の発明によれば、請求項１の発明と同じ作用効果を得ることができる。
【００１２】
【発明の実施の形態】
以下、本発明の一実施例について、図１ないし図５を参照しながら説明する。まず、図１は、ＣＡＤデータからマスクデータを作成し、このマスクデータによってウエハにパターンを形成するまでを説明する図である。この図１（ａ）は、ＣＡＤデータのパターンを示しており、同図中の左側の５本のパターン１１は、例えばＭＯＳリッチな回路ブロックのパターン、即ち、密なパターンを示している。これら密なパターン１１の線幅は、例えば１μｍである。
【００１３】
そして、図１（ａ）中の右側の１本のパターン１２は、例えばＢｉｐｏｌａｒリッチな回路ブロックのパターン、即ち、疎なパターンを示している。この疎なパターン１２の線幅は、密なパターン１１と同様に、例えば１μｍである。
【００１４】
尚、Ｂｉｐｏｌａｒ（バイポーラ）の一例を図２に示す。この図２に示すように、バイポーラのデバイスとしての特徴は、ＬＯＣＯＳが少なく、ポリシリコンがほとんどなく、コンタクトサイズが大きいことであり、従って、パターンは疎となる。このようなデバイス（バイポーラ）が多数配設された回路ブロックがＢｉｐｏｌａｒリッチな回路ブロックである。
【００１５】
また、ＭＯＳ（Ｎｃｈ）の一例を図３に示す。この図３に示すように、ＭＯＳのデバイスとしての特徴は、ＬＯＣＯＳには、最小幅があり、ポリシリコンは最小線幅でパターンは密となり、コンタクトは最小線幅でパターンは密となることであり、従って、パターンは密となる。このようなデバイス（ＭＯＳ）が多数配設された回路ブロックがＭＯＳリッチな回路ブロックである。
【００１６】
更に、ＬＤＭＯＳの一例を図４に示す。この図４に示すように、ＬＤＭＯＳのデバイスとしての特徴は、ＬＯＣＯＳが少なく、ポリシリコンは面積は大きいがパターンは疎に近く、コンタクトのサイズは大きくてパターンは疎に近く、従って、パターンは疎となる。このようなデバイス（ＬＤＭＯＳ）が多数配設された回路ブロックがパワーデバイスリッチな回路ブロックである。
【００１７】
また、ポリシリコン抵抗（ＰｏｌｙＳｉ抵抗）の一例を図５に示す。ポリシリコン抵抗は、図５に示すように、線幅が例えば１μｍ程度のパターンを複数回折り返して構成されており、パターンは密となる。尚、折り返しの回数は、設定する抵抗値等に応じて適宜決められる。
【００１８】
次に、ガラスマスクに形成するパターンは、図１（ｂ）に示すように、ＣＡＤデータから変換して生成される。具体的には、密なパターン１１については、各線幅を片側０．１μｍずつ、即ち、両側合わせて０．２μｍ太くしている。これにより、ガラスマスクに形成される密なパターン１３の線幅は、１．２μｍとなる。この場合、線幅変換差は例えば０．２μｍである。
【００１９】
そして、疎なパターン１２については、線幅を片側０．１５μｍずつ、即ち、両側合わせて０．３μｍ太くしている。これにより、ガラスマスクに形成される疎なパターン１４の線幅は、１．３μｍとなる。この場合、線幅変換差は例えば０．３μｍである。従って、本実施例の場合、ＣＡＤデータからマスクデータに変換（サイズ変換）するときに、パターンの疎密によって、パターンの線幅を調整する度合いを変更するように構成されている。
【００２０】
ここで、本実施例においては、パターンの疎密を回路ブロックに対応させるように構成しており、チップの中の回路ブロック毎にパターンの線幅を調整する度合い（即ち、サイズ変換の度合い）を変更するように構成されている。具体的には、Ｂｉｐｏｌａｒリッチな回路ブロックとパワーデバイスリッチな回路ブロックのパターンを、疎なパターンとすると共に、ＭＯＳリッチな回路ブロックとポリシリコン抵抗の回路ブロックのパターンを、密なパターンとして、パターンの線幅を調整する度合いを変更するように構成されている。
【００２１】
さて、この後、上記図１（ｂ）に示すガラスマスクを使用してウエハにエッチングを実行すると、ウエハには、図１（ｃ）に示すようなパターンが形成される。即ち、密なパターン１５の線幅は１μｍ（設計通り）となり、疎なパターン１６の線幅も１μｍ（設計通り）となる。つまり、パターンの粗密に起因する線幅バラツキを防止できていることがわかる。
【００２２】
このような構成の本実施例においては、ＣＡＤデータに基づいてマスクにパターンを形成するときに、即ち、ＣＡＤデータからマスクデータへパターンのサイズ変換を行うときに、ドライエッチングによるパターンの線幅変換差を考慮して、パターンの線幅を調整する機能を備えると共に、複数の回路ブロック毎に、パターンの線幅を調整する度合いを変更するように構成した。
【００２３】
この構成の場合、回路ブロック毎に、即ち、パターンの疎密に応じてパターンの線幅を調整する度合いを変更するように構成したので、エッチング時におけるパターンの粗密に応じた線幅バラツキの発生を防止することができる（図１（ｃ）参照）。
【００２４】
尚、上記実施例においては、回路ブロック毎にパターンの線幅を調整する度合いを変更するように構成したが、これに限られるものではなく、チップ内をパターンの疎な回路部分とパターンの密な回路部分に分けて、これら回路部分毎にパターンの線幅を調整する度合いを変更するように構成しても良い。また、バイポーラ、ＭＯＳ、パワーデバイス（ＬＤＭＯＳ）等のデバイス毎にパターンの線幅を調整する度合いを変更するように構成しても良い。
【図面の簡単な説明】
【図１】（ａ）はＣＡＤデータのパターンを示す図、（ｂ）はガラスマスクに形成されるパターンを示す図、（ｃ）はウエハに形成されるパターンを示す図
【図２】（ａ）はバイポーラの上面図、（ｂ）は図２（ａ）中のＡ−Ａ線に沿う断面図
【図３】（ａ）はＭＯＳの上面図、（ｂ）は図３（ａ）中のＢ−Ｂ線に沿う断面図
【図４】（ａ）はパワーデバイスの上面図、（ｂ）は図４（ａ）中のＣ−Ｃ線に沿う断面図
【図５】（ａ）はポリシリコン抵抗の上面図、（ｂ）は図５（ａ）中のＤ−Ｄ線に沿う断面図
【図６】従来構成を示す図１相当図
【符号の説明】
１１は密なパターン、１２は疎なパターン、１３は密なパターン、１４は疎なパターン、１５は密なパターン、１６は疎なパターンを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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