(57)【要約】【課題】  出力データのスキューを減少させうる出力バッファ回路を提供する。【解決手段】  プルアップトランジスタ３１、プルダウントランジスタ３３、プルアップトランジスタ３１を駆動するＮＡＮＤゲート３５、及びプルダウントランジスタ３３を駆動するＮＯＲゲート３７を備え、特に、電源電圧ＶＤＤからＮＡＮＤゲート３５の出力端０１までの経路でのＰＭＯＳトランジスタ数が電源電圧ＶＤＤからＮＯＲゲート３７の出力端０２までの経路でのＰＭＯＳトランジスタ数と同じであり、ＮＡＮＤゲート３５の出力端０１から接地電圧ＶＳＳまでの経路でのＮＭＯＳトランジスタ数がＮＯＲゲート３７の出力端０２から接地電圧ＶＳＳまでの経路でのＮＭＯＳトランジスタ数と同じであることを特徴とする出力バッファ回路である。本発明の好適な実施の形態による出力バッファ回路では、ＰＶＴが変化しても出力バッファ回路内のＮＡＮＤゲート３５の特性とＮＯＲゲート３７の特性とが略同一に維持されうる。その結果、出力ピンＤＱを通じて出力されるデータのスキューが減少する。【選択図】図３
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【特許請求の範囲】
【請求項１】
出力端と、
前記出力端と電源電圧との間に連結され、プルアップ制御信号に応答して前記出力端を前記電源電圧にプルアップさせるプルアップトランジスタと、
前記出力端と基準電圧との間に連結され、プルダウン制御信号に応答して前記出力端を前記基準電圧にプルダウンさせるプルダウントランジスタと、
制御信号とデータ信号とに応答して第１出力ノードに前記プルアップ制御信号を発生させるように構成され、前記電源電圧と前記第１出力ノードとの間の電気的経路に直列連結された複数のトランジスタを含む第１論理ゲートと、
前記制御信号の反転信号と前記データ信号とに応答して第２出力ノードに前記プルダウン制御信号を発生させるように構成され、前記電源電圧と前記第２出力ノードとの間の電気的経路に直列連結された複数のトランジスタを含む第２論理ゲートと、を備え、
前記電源電圧と前記第１出力ノードとの間の経路に直列連結されたトランジスタの数は、前記電源電圧と前記第２出力ノードとの間の経路に直列連結されたトランジスタの数と同じであることを特徴とする出力バッファ回路。
【請求項２】
前記電源電圧と前記第１出力ノードとの間の経路にある前記複数の直列連結されたトランジスタは、前記データ信号に連結される第１制御電極を有する第１トランジスタ及び前記電源電圧と前記第１トランジスタとの間に直列に連結される第２トランジスタを備え、
前記第１論理ゲートは、前記第２トランジスタと前記第１出力ノードとの間で前記第１トランジスタと並列に連結された第３トランジスタをさらに備え、前記第３トランジスタは、前記制御信号に連結される第３制御電極を有することを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記第１、第２及び第３トランジスタは、同じ導電型を有することを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記第１トランジスタは第１ＰＭＯＳトランジスタであり、前記第２トランジスタは第２ＰＭＯＳトランジスタであり、前記第３トランジスタは第３ＰＭＯＳトランジスタであることを特徴とする請求項２に記載の出力バッファ回路。
【請求項５】
前記電源電圧と前記第２出力ノードとの間の電気的経路にある前記複数の直列連結されたトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項４に記載の出力バッファ回路。
【請求項６】
前記第１論理ゲートは、前記第１出力ノードと前記基準電圧との間に直列連結される複数のＮＭＯＳトランジスタをさらに備え、
前記複数の直列連結されるＮＭＯＳトランジスタは、前記データ信号に連結される第１ＮＭＯＳ制御電極を有する第１ＮＭＯＳトランジスタ及び前記制御信号に連結される第２ＮＭＯＳ制御電極を有する第２ＮＭＯＳトランジスタを含むことを特徴とする請求項４に記載の出力バッファ回路。
【請求項７】
前記第１論理ゲートは、前記第１出力ノードに連結される第３ＮＭＯＳトランジスタをさらに備え、前記第３ＮＭＯＳトランジスタは、前記基準電圧に連結される第３ＮＭＯＳ制御電極を有することを特徴とする請求項６に記載の出力バッファ回路。
【請求項８】
前記第１及び第２論理ゲートは、第２制御信号にさらに応答し、
前記第１論理ゲートは、前記第２トランジスタと前記第１出力ノードとの間で前記第１及び第３トランジスタと並列に連結される第４トランジスタをさらに備え、前記第４トランジスタは前記第２制御信号に連結される制御電極を有することを特徴とする請求項２に記載の出力バッファ回路。
【請求項９】
前記第１論理ゲートは、前記第１トランジスタと前記電源電圧との間で前記第２トランジスタと直列に連結される第５トランジスタをさらに備えることを特徴とする請求項８に記載の出力バッファ回路。
【請求項１０】
前記基準電圧は、接地電圧であることを特徴とする請求項１に記載の出力バッファ回路。
【請求項１１】
前記第１論理ゲートはＮＡＮＤゲートであり、前記第２論理ゲートはＮＯＲゲートであることを特徴とする請求項１に記載の出力バッファ回路。
【請求項１２】
前記電源電圧と前記第１出力ノードとの間の経路にある前記複数の直列連結されたトランジスタは、ＰＭＯＳトランジスタであり、
前記電源電圧と前記第２出力ノードとの間の経路にある前記複数の直列連結されたトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項１に記載の出力バッファ回路。
【請求項１３】
出力端と、
前記出力端と電源電圧との間に連結され、プルアップ制御信号に応答して前記出力端を前記電源電圧にプルアップさせるプルアップトランジスタと、
前記出力端と基準電圧との間に連結され、プルダウン制御信号に応答して前記出力端を前記基準電圧にプルダウンさせるプルダウントランジスタと、
制御信号とデータ信号とに応答して第１出力ノードに前記プルアップ制御信号を発生させるように構成され、前記第１出力ノードと前記基準電圧との間の電気的経路に直列連結された複数のトランジスタを含む第１論理ゲートと、
前記制御信号の反転信号と前記データ信号とに応答して第２出力ノードに前記プルダウン制御信号を発生させるように構成され、前記第２出力ノードと前記基準電圧との間の電気的経路に直列連結された複数のトランジスタを含む第２論理ゲートと、を備え、
前記第１出力ノードと前記基準電圧との間の経路に直列連結されたトランジスタの数は、前記第２出力ノードと前記基準電圧との間の経路に直列連結されたトランジスタの数と同じであることを特徴とする出力バッファ回路。
【請求項１４】
前記第２出力ノードと前記基準電圧との間の電気的経路にある前記複数の直列連結されたトランジスタは、前記データ信号に連結される第１制御電極を有する第１トランジスタ及び前記第１トランジスタと前記基準電圧との間に直列に連結される第２トランジスタを備え、
前記第２論理ゲートは、前記第２トランジスタと前記第２出力ノードとの間で前記第１トランジスタと並列に連結される第３トランジスタをさらに備え、前記第３トランジスタは前記制御信号の反転信号に連結される制御電極を有することを特徴とする請求項１３に記載の出力バッファ回路。
【請求項１５】
前記第１、第２及び第３トランジスタは、同じ導電型を有することを特徴とする請求項１４に記載の出力バッファ回路。
【請求項１６】
前記第１トランジスタは、第１ＮＭＯＳトランジスタであり、前記第２トランジスタは第２ＮＭＯＳトランジスタであり、前記第３トランジスタは第３ＮＭＯＳトランジスタであることを特徴とする請求項１４に記載の出力バッファ回路。
【請求項１７】
前記第１出力ノードと前記基準電圧との間の電気的経路にある前記複数の直列連結されたトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１６に記載の出力バッファ回路。
【請求項１８】
前記第２論理ゲートは、前記電源電圧と前記第２出力ノードとの間に直列連結される複数のＰＭＯＳトランジスタをさらに備え、
前記複数の直列連結されるＰＭＯＳトランジスタは、前記データ信号に連結される第１ＰＭＯＳ制御電極を有する第１ＰＭＯＳトランジスタ及び前記制御信号の反転信号に連結される第２ＰＭＯＳ制御電極を有する第２ＰＭＯＳトランジスタを含むことを特徴とする請求項１６に記載の出力バッファ回路。
【請求項１９】
前記第２論理ゲートは、前記第２出力ノードに連結される第３ＰＭＯＳトランジスタをさらに備え、
前記第３ＰＭＯＳトランジスタは、前記電源電圧に連結される第３ＰＭＯＳ制御電極を有することを特徴とする請求項１８に記載の出力バッファ回路。
【請求項２０】
前記第１及び第２論理ゲートは、第２制御信号にさらに応答し、
前記第２論理ゲートは、前記第２トランジスタと前記第２出力ノードとの間で前記第１及び第３トランジスタと並列に連結される第４トランジスタをさらに備え、前記第４トランジスタは前記第２制御信号の反転信号に連結される制御電極を有することを特徴とする請求項１４に記載の出力バッファ回路。
【請求項２１】
前記第２論理ゲートは、前記第１トランジスタと前記基準電圧との間の前記第２トランジスタと直列に連結される第５トランジスタをさらに備えることを特徴とする請求項２０に記載の出力バッファ回路。
【請求項２２】
前記基準電圧は、接地電圧であることを特徴とする請求項１３に記載の出力バッファ回路。
【請求項２３】
前記第１論理ゲートは、ＮＡＮＤゲートで前記第２論理ゲートはＮＯＲゲートであることを特徴とする請求項１３に記載の出力バッファ回路。
【請求項２４】
前記第１出力ノードと前記基準電圧との間の経路にある前記複数の直列連結されたトランジスタは、ＮＭＯＳトランジスタであり、
前記第２出力ノードと前記基準電圧経路とにある前記複数の直列連結されたトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１３に記載の出力バッファ回路。
【請求項２５】
出力端と、
前記出力端と電源電圧との間に連結され、プルアップ制御信号に応答して前記出力端を前記電源電圧にプルアップさせるプルアップトランジスタと、
前記出力端と基準電圧との間に連結され、プルダウン制御信号に応答して前記出力端を前記基準電圧にプルダウンさせるプルダウントランジスタと、
制御信号とデータ信号とに応答して第１出力ノードに前記プルアップ制御信号を発生させるように構成され、前記電源電圧と前記第１出力ノードとの間に並列に連結される第１及び第２トランジスタと、前記第１出力ノードと前記基準電圧との間に並列に連結される第３及び第４トランジスタと、を含む第１論理ゲートと、
前記制御信号の反転信号と前記データ信号とに応答して第２出力ノードに前記プルダウン制御信号を発生させるように構成される第２論理ゲートと、
を備えることを特徴とする出力バッファ回路。
【請求項２６】
前記第１及び第２トランジスタは、ＰＭＯＳトランジスタであり、前記第３及び第４トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項２５に記載の出力バッファ回路。
【請求項２７】
前記第１トランジスタの第１制御電極は、前記データ信号に連結され、前記第２トランジスタの第２制御電極は前記制御信号に連結され、前記第３トランジスタの第３制御電極は前記データ信号に連結され、前記第４トランジスタの第４制御電極は前記基準電圧に連結されることを特徴とする請求項２６に記載の出力バッファ回路。
【請求項２８】
前記第１論理ゲートは、前記電源電圧と前記第１出力ノードとの間で前記第１及び第２トランジスタと並列に連結される第５トランジスタをさらに備え、前記第５トランジスタは第２制御信号に連結される制御電極を有するＰＭＯＳトランジスタであることを特徴とする請求項２７に記載の出力バッファ回路。
【請求項２９】
前記第１論理ゲートは、前記電源電圧と前記第１及び第２トランジスタとの間に直列に連結される第５トランジスタと、前記基準電圧と前記第３及び第４トランジスタとの間に直列に連結される第６トランジスタと、をさらに備えることを特徴とする請求項２８に記載の出力バッファ回路。
【請求項３０】
前記第２論理ゲートは、前記電源電圧と前記第２出力ノードとの間に並列に連結される第５及び第６トランジスタと、前記第２出力ノードと前記基準電圧との間に並列に連結される第７及び第８トランジスタと、を備えることを特徴とする請求項２５に記載の出力バッファ回路。
【請求項３１】
前記第１、第２、第５、及び第６トランジスタはＰＭＯＳトランジスタであり、前記第３、第４、第７、及び第８トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項３０に記載の出力バッファ回路。
【請求項３２】
前記第１トランジスタの第１制御電極は前記データ信号に、前記第２トランジスタの第２制御電極は前記制御信号に、前記第３トランジスタの第３制御電極は前記データ信号に、前記第４トランジスタの第４制御電極は前記基準電圧に、前記第５トランジスタの第５制御電極は前記データ信号に、前記第６トランジスタの第６制御電極は前記電源電圧に、前記第７トランジスタの第７制御電極は前記データ信号に、前記第８トランジスタの第８制御電極は前記制御信号の反転信号に各々連結されることを特徴とする請求項３１に記載の出力バッファ回路。
【請求項３３】
出力端と、
前記出力端と電源電圧との間に連結され、プルアップ制御信号に応答して前記出力端を前記電源電圧にプルアップさせるプルアップトランジスタと、
前記出力端と基準電圧との間に連結され、プルダウン制御信号に応答して前記出力端を前記基準電圧にプルダウンさせるプルダウントランジスタと、
制御信号とデータ信号とに応答して第１出力ノードに前記プルアップ制御信号を発生させるように構成される第１論理ゲートと、
前記制御信号の反転信号と前記データ信号とに応答して第２出力ノードに前記プルダウン制御信号を発生させるように構成され、前記電源電圧と前記第２出力ノードとの間に並列に連結される第１及び第２トランジスタと、前記第２出力ノードと前記基準電圧との間に並列に連結される第３及び第４トランジスタと、を含む第２論理ゲートと、
を備えることを特徴とする出力バッファ回路。
【請求項３４】
前記第１及び第２トランジスタはＰＭＯＳトランジスタであり、前記第３及び第４トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項３３に記載の出力バッファ回路。
【請求項３５】
前記第１トランジスタの第１制御電極は前記データ信号に、前記第２トランジスタの第２制御電極は前記電源電圧に、前記第３トランジスタの第３制御電極は前記データ信号に、前記第４トランジスタの第４制御電極は前記制御信号の反転信号に各々連結されることを特徴とする請求項３４に記載の出力バッファ回路。
【請求項３６】
前記第２論理ゲートは前記電源電圧と前記第２出力ノードとの間で前記第１及び第２トランジスタと並列に連結される第５トランジスタをさらに備え、前記第５トランジスタは第２制御信号の反転信号に連結される制御電極を有するＰＭＯＳトランジスタであることを特徴とする請求項３５に記載の出力バッファ回路。
【請求項３７】
前記第２論理ゲートは、前記電源電圧と前記第１及び第２トランジスタとの間に直列に連結される第５トランジスタと、前記基準電圧と前記第３及び第４トランジスタとの間に直列に連結される第６トランジスタと、をさらに備えることを特徴とする請求項３３に記載の出力バッファ回路。
【請求項３８】
前記第１論理ゲートは、前記電源電圧と前記第１出力ノードとの間に並列に連結される第５及び第６トランジスタと、前記第１出力ノードと前記基準電圧との間に並列に連結される第７及び第８トランジスタと、を備えることを特徴とする請求項３３に記載の出力バッファ回路。
【請求項３９】
前記第１、第２、第５、及び第６トランジスタは、ＰＭＯＳトランジスタであり、前記第３、第４、第７、及び第８トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項３８に記載の出力バッファ回路。
【請求項４０】
前記第１トランジスタの第１制御電極は前記データ信号に、前記第２トランジスタの第２制御電極は前記電源電圧に、前記第３トランジスタの第３制御電極は前記データ信号に、前記第４トランジスタの第４制御電極は前記制御信号の反転信号に、前記第５トランジスタの第５制御電極は前記データ信号に、前記第６トランジスタの第６制御電極は前記制御信号に、前記第７トランジスタの第７制御電極は前記データ信号に、前記第８トランジスタの第８制御電極は前記基準電圧に各々連結されることを特徴とする請求項３９に記載の出力バッファ回路。
【請求項４１】
プルアップ制御信号に応答して出力端をプルアップさせるプルアップトランジスタと、
プルダウン制御信号に応答して前記出力端をプルダウンさせるプルダウントランジスタと、
少なくとも一つの制御信号とデータとを受信して前記プルアップ制御信号を発生させるＮＡＮＤゲートと、
前記制御信号の反転信号と前記データとを受信して前記プルダウン制御信号を発生させるＮＯＲゲートと、を備え、
第１電源電圧から前記ＮＡＮＤゲートの出力端までの経路でのＰＭＯＳトランジスタ数が前記第１電源電圧から前記ＮＯＲゲートの出力端までの経路でのＰＭＯＳトランジスタ数と同じであり、前記ＮＡＮＤゲートの出力端から第２電源電圧までの経路でのＮＭＯＳトランジスタ数が前記ＮＯＲゲートの出力端から前記第２電源電圧までの経路でのＮＭＯＳトランジスタ数と同じであることを特徴とする出力バッファ回路。
【請求項４２】
前記ＮＡＮＤゲートは、
ソースに前記第１電源電圧が印加され、ゲートに前記第２電源電圧が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記データが印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第２ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記制御信号が印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第３ＰＭＯＳトランジスタと、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記データが印加される第１ＮＭＯＳトランジスタと、
ドレーンに前記第１ＮＭＯＳトランジスタのソースが連結され、ゲートに前記制御信号が印加され、ソースに前記第２電源電圧が印加される第２ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項４１に記載の出力バッファ回路。
【請求項４３】
前記ＮＯＲゲートは、
ソースに前記第１電源電圧が印加され、ゲートに前記制御信号の反転信号が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記データが印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第２ＰＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記制御信号の反転信号が印加される第１ＮＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記データが印加される第２ＮＭＯＳトランジスタと、
ドレーンに前記第１ＮＭＯＳトランジスタのソース及び前記第２ＮＭＯＳトランジスタのソースが共通連結され、ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加される第３ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項４１に記載の出力バッファ回路。
【請求項４４】
前記ＮＡＮＤゲートは、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記第２電源電圧が印加され、ソースに前記第１ＮＭＯＳトランジスタのソースが連結される第３ＮＭＯＳトランジスタをさらに備えることを特徴とする請求項４２に記載の出力バッファ回路。
【請求項４５】
前記ＮＯＲゲートは、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記第１電源電圧が印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第３ＰＭＯＳトランジスタをさらに備えることを特徴とする請求項４３に記載の出力バッファ回路。
【請求項４６】
前記ＮＡＮＤゲートは、
ソースに前記第１電源電圧が印加され、ゲートに前記第２電源電圧が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記第２電源電圧が印加される第２ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記データが印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第３ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに第１制御信号が印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第４ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに第２制御信号が印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第５ＰＭＯＳトランジスタと、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記データが印加される第１ＮＭＯＳトランジスタと、
ドレーンに前記第１ＮＭＯＳトランジスタのソースが連結され、ゲートに前記第１制御信号が印加される第２ＮＭＯＳトランジスタと、
ドレーンに前記第２ＮＭＯＳトランジスタのソースが連結され、ゲートに前記第２制御信号が印加され、ソースに前記第２電源電圧が印加される第３ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項４１に記載の出力バッファ回路。
【請求項４７】
前記ＮＯＲゲートは、
ソースに前記第１電源電圧が印加され、ゲートに前記データが印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに第１制御信号の反転信号が印加される第２ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに第２制御信号の反転信号が印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第３ＰＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記データが印加される第１ＮＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記第１制御信号の反転信号が印加される第２ＮＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記第２制御信号の反転信号が印加される第３ＮＭＯＳトランジスタと、
ドレーンに前記第１、第２及び第３ＮＭＯＳトランジスタのソースが共通連結され、ゲートに前記第１電源電圧が印加される第４ＮＭＯＳトランジスタと、
ドレーンに前記第４ＮＭＯＳトランジスタのソースが連結され、ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加される第５ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項４１に記載の出力バッファ回路。
【請求項４８】
前記ＮＡＮＤゲートは、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記第２電源電圧が印加され、ソースに前記第１ＮＭＯＳトランジスタのソースが連結される第４ＮＭＯＳトランジスタと、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記第２電源電圧が印加され、ソースに前記第１ＮＭＯＳトランジスタのソースが連結される第５ＮＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項４６に記載の出力バッファ回路。
【請求項４９】
前記ＮＯＲゲートは、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記第１電源電圧が印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第４ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記第１電源電圧が印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第５ＰＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項４７に記載の出力バッファ回路。
【請求項５０】
プルアップ制御信号に応答して出力端をプルアップさせるプルアップトランジスタと、
プルダウン制御信号に応答して前記出力端をプルダウンさせるプルダウントランジスタと、
制御信号とデータとを受信して前記プルアップ制御信号を発生させるＮＡＮＤゲートと、
前記制御信号の反転信号と前記データとを受信して前記プルダウン制御信号を発生させるＮＯＲゲートと、を備え、
前記ＮＡＮＤゲートは、
ソースに前記第１電源電圧が印加され、ゲートに前記第２電源電圧が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンとが連結され、ゲートに前記データが印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第２ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記制御信号が印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第３ＰＭＯＳトランジスタと、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記データが印加される第１ＮＭＯＳトランジスタと、
ドレーンに前記第１ＮＭＯＳトランジスタのソースが連結され、ゲートに前記制御信号が印加され、ソースに前記第２電源電圧が印加される第２ＮＭＯＳトランジスタと、を含み、
前記ＮＯＲゲートは、
ソースに前記第１電源電圧が印加され、ゲートに前記制御信号の反転信号が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記データが印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第２ＰＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記制御信号の反転信号が印加される第１ＮＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記データが印加される第２ＮＭＯＳトランジスタと、
ドレーンに前記第１ＮＭＯＳトランジスタのソース及び前記第２ＮＭＯＳトランジスタのソースが共通連結され、ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加される第３ＮＭＯＳトランジスタと、
を含むことを特徴とする出力バッファ回路。
【請求項５１】
前記ＮＡＮＤゲートは、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記第２電源電圧が印加され、ソースに前記第１ＮＭＯＳトランジスタのソースが連結される第３ＮＭＯＳトランジスタをさらに備えることを特徴とする請求項５０に記載の出力バッファ回路。
【請求項５２】
前記ＮＯＲゲートは、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記第１電源電圧が印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第３ＰＭＯＳトランジスタをさらに備えることを特徴とする請求項５０に記載の出力バッファ回路。
【請求項５３】
プルアップ制御信号に応答して出力端をプルアップさせるプルアップトランジスタと、
プルダウン制御信号に応答して前記出力端をプルダウンさせるプルダウントランジスタと、
第１制御信号、第２制御信号、及びデータを受信して前記プルアップ制御信号を発生させるＮＡＮＤゲートと、
前記第１制御信号の反転信号、前記第２制御信号の反転信号、及び前記データを受信して前記プルダウン制御信号を発生させるＮＯＲゲートと、を備え、
前記ＮＡＮＤゲートは、
ソースに前記第１電源電圧が印加され、ゲートに前記第２電源電圧が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記第２電源電圧が印加される第２ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記データが印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第３ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに第１制御信号が印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第４ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに第２制御信号が印加され、ドレーンに前記ＮＡＮＤゲートの出力端が連結される第５ＰＭＯＳトランジスタと、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記データが印加される第１ＮＭＯＳトランジスタと、
ドレーンに前記第１ＮＭＯＳトランジスタのソースが連結され、ゲートに前記第１制御信号が印加される第２ＮＭＯＳトランジスタと、
ドレーンに前記第２ＮＭＯＳトランジスタのソースが連結され、ゲートに前記第２制御信号が印加され、ソースに前記第２電源電圧この印加される第３ＮＭＯＳトランジスタと、を含み、
前記ＮＯＲゲートは、
ソースに前記第１電源電圧が印加され、ゲートに前記データが印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレーンが連結され、ゲートに第１制御信号の反転信号が印加される第２ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに第２制御信号の反転信号が印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第３ＰＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記データが印加される第１ＮＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記第１制御信号の反転信号が印加される第２ＮＭＯＳトランジスタと、
ドレーンに前記ＮＯＲゲートの出力端が連結され、ゲートに前記第２制御信号の反転信号が印加される第３ＮＭＯＳトランジスタと、
ドレーンに前記第１、第２及び第３ＮＭＯＳトランジスタのソースが共通連結され、ゲートに前記第１電源電圧が印加される第４ＮＭＯＳトランジスタと、
ドレーンに前記第４ＮＭＯＳトランジスタのソースが連結され、ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加される第５ＮＭＯＳトランジスタと、
を含むことを特徴とする出力バッファ回路。
【請求項５４】
前記ＮＡＮＤゲートは、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記第２電源電圧が印加され、ソースに前記第１ＮＭＯＳトランジスタのソースが連結される第４ＮＭＯＳトランジスタと、
ドレーンに前記ＮＡＮＤゲートの出力端が連結され、ゲートに前記第２電源電圧が印加され、ソースに前記第１ＮＭＯＳトランジスタのソースが連結される第５ＮＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項５３に記載の出力バッファ回路。
【請求項５５】
前記ＮＯＲゲートは、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記第１電源電圧が印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第４ＰＭＯＳトランジスタと、
ソースに前記第２ＰＭＯＳトランジスタのドレーンが連結され、ゲートに前記第１電源電圧が印加され、ドレーンに前記ＮＯＲゲートの出力端が連結される第５ＰＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項５３に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に半導体装置の出力バッファ回路に関する。
【背景技術】
【０００２】
半導体装置では大きい負荷を駆動するためにバッファ回路が使われ、特に非常に大きい負荷が連結される出力ピンを駆動する回路を出力バッファ回路という。図１は、一つの制御信号ＣＮＴを有する従来の出力バッファ回路を示し、図２は二つの制御信号ＣＮＴ１，ＣＮＴ２を有する従来の出力バッファ回路を示す。図１及び図２のように、出力バッファ回路は、プルアップトランジスタ１１、プルダウントランジスタ１３、プルアップトランジスタを駆動するＮＡＮＤゲート１５，２５、及びプルダウントランジスタを駆動するＮＯＲゲート１７，２７を備える。
【０００３】
しかし、出力バッファ回路では出力ピンＤＱを通じて出力されるデータのハイ／ロースキューを減らすためにＮＡＮＤゲート１５，２５の特性とＮＯＲゲート１７，２７の特性とを略同一に維持することが非常に重要である。しかし、図１及び図２に示された従来の出力バッファ回路では、設計時におけるトランジスタのサイズを調節してＮＡＮＤゲートの特性とＮＯＲゲートの特性とを同一に設計したとしても、ＰＶＴ（ＰｒｏｃｅｓｓＶｏｌｔａｇｅ Ｔｅｍｐｅｒａｔｕｒｅ）が変化すれば、両者の特性が異なりうる。
【０００４】
特に、データＤＡＴＡが分離されてＮＡＮＤゲート１５，２５及びＮＯＲゲート１７，２７に入力される場合には、ＮＡＮＤゲート１５，２５の入力キャパシタンスとＮＯＲゲート１７，２７の入力キャパシタンスとの差によりＰＶＴの変化によってＮＡＮＤゲートの特性とＮＯＲゲートの特性とがさらに異なりうる。ＮＡＮＤゲート１５，２５の特性とＮＯＲゲート１７，２７の特性とが異なる場合には、出力ピンＤＱを通じて出力されるデータのスキューが大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、ＰＶＴが変化しても出力データのスキューを減少させうる出力バッファ回路を提供することである。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するための本発明の一面による出力バッファ回路は、出力端、前記出力端と電源電圧との間に連結され、プルアップ制御信号に応答して前記出力端を前記電源電圧にプルアップさせるプルアップトランジスタ、前記出力端と基準電圧との間に連結され、プルダウン制御信号に応答して前記出力端を前記基準電圧にプルダウンさせるプルダウントランジスタ、制御信号とデータ信号とに応答して第１出力ノードに前記プルアップ制御信号を発生させるように構成され、前記電源電圧と前記第１出力ノードとの間の電気的経路に直列連結された複数のトランジスタを含む第１論理ゲート、及び前記制御信号の反転信号と前記データ信号とに応答して第２出力ノードに前記プルダウン制御信号を発生させるように構成され、前記電源電圧と前記第２出力ノードとの間の電気的経路に直列連結された複数のトランジスタを含む第２論理ゲートを備える。
【０００７】
特に、前記電源電圧と前記第１出力ノードとの間の経路に直列連結されたトランジスタの数は、前記電源電圧と前記第２出力ノードとの間の経路に直列連結されたトランジスタの数と同じであることを特徴とする。
【０００８】
前記技術的課題を達成するための本発明の他の一面による出力バッファ回路は、出力端、前記出力端と電源電圧との間に連結され、プルアップ制御信号に応答して前記出力端を前記電源電圧にプルアップさせるプルアップトランジスタ、前記出力端と基準電圧との間に連結され、プルダウン制御信号に応答して前記出力端を前記基準電圧にプルダウンさせるプルダウントランジスタ、制御信号とデータ信号とに応答して第１出力ノードに前記プルアップ制御信号を発生させるように構成され、前記第１出力ノードと前記基準電圧との間の電気的経路に直列連結された複数のトランジスタを含む第１論理ゲート、及び前記制御信号の反転信号と前記データ信号とに応答して第２出力ノードに前記プルダウン制御信号を発生させるように構成され、前記第２出力ノードと前記基準電圧との間の電気的経路に直列連結された複数のトランジスタを含む第２論理ゲートを備える。
【０００９】
特に、前記第１出力ノードと前記基準電圧との間の経路に直列連結されたトランジスタの数は、前記第２出力ノードと前記基準電圧との間の経路に直列連結されたトランジスタの数と同じであることを特徴とする。
【００１０】
前記技術的課題を達成するための本発明のさらに他の一面による出力バッファ回路は、出力端、前記出力端と電源電圧との間に連結され、プルアップ制御信号に応答して前記出力端を前記電源電圧にプルアップさせるプルアップトランジスタ、前記出力端と基準電圧との間に連結され、プルダウン制御信号に応答して前記出力端を前記基準電圧にプルダウンさせるプルダウントランジスタ、制御信号とデータ信号とに応答して第１出力ノードに前記プルアップ制御信号を発生させるように構成され、前記電源電圧と前記第１出力ノードとの間に並列に連結される第１及び第２トランジスタと前記第１出力ノードと前記基準電圧との間に並列に連結される第３及び第４トランジスタとを含む第１論理ゲート、及び前記制御信号の反転信号と前記データ信号とに応答して第２出力ノードに前記プルダウン制御信号を発生させるように構成される第２論理ゲートを備えることを特徴とする。
【００１１】
前記技術的課題を達成するための本発明のさらに他の一面による出力バッファ回路は、出力端、前記出力端と電源電圧との間に連結され、プルアップ制御信号に応答して前記出力端を前記電源電圧にプルアップさせるプルアップトランジスタ、前記出力端と基準電圧との間に連結され、プルダウン制御信号に応答して前記出力端を前記基準電圧にプルダウンさせるプルダウントランジスタ、制御信号とデータ信号とに応答して第１出力ノードに前記プルアップ制御信号を発生させるように構成される第１論理ゲート、及び前記制御信号の反転信号と前記データ信号とに応答して第２出力ノードに前記プルダウン制御信号を発生させるように構成され、前記電源電圧と前記第２出力ノードとの間に並列に連結される第１及び第２トランジスタと前記第２出力ノードと前記基準電圧との間に並列に連結される第３及び第４トランジスタとを含む第２論理ゲートを備えることを特徴とする。
【００１２】
前記技術的課題を達成するための本発明のさらに他の一面による出力バッファ回路は、プルアップ制御信号に応答して出力端をプルアップさせるプルアップトランジスタ、プルダウン制御信号に応答して前記出力端をプルダウンさせるプルダウントランジスタ、少なくとも一つの制御信号とデータとを受信して前記プルアップ制御信号を発生させるＮＡＮＤゲート、及び前記制御信号の反転信号と前記データとを受信して前記プルダウン制御信号を発生させるＮＯＲゲートを備える。
【００１３】
特に、第１電源電圧から前記ＮＡＮＤゲートの出力端までの経路でのＰＭＯＳトランジスタ数が前記第１電源電圧から前記ＮＯＲゲートの出力端までの経路でのＰＭＯＳトランジスタ数と同じであり、前記ＮＡＮＤゲートの出力端から第２電源電圧までの経路でのＮＭＯＳトランジスタ数が前記ＮＯＲゲートの出力端から前記第２電源電圧までの経路でのＮＭＯＳトランジスタ数と同じであることを特徴とする。
【００１４】
したがって、本発明による出力バッファ回路では、前記ＮＡＮＤゲート及び前記ＮＯＲゲート内のＰＭＯＳトランジスタのサイズを全て略同一に維持でき、またＮＭＯＳトランジスタのサイズを全て略同一に維持できる。したがって、付随的に前記ＮＡＮＤゲートの入力キャパシタンスと前記ＮＯＲゲートの入力キャパシタンスとも略同一に維持される。
【発明の効果】
【００１５】
本発明による出力バッファ回路ではＰＶＴが変化しても出力バッファ回路内のＮＡＮＤゲートの特性とＮＯＲゲートの特性とが略同一に維持されうる。その結果、出力ピンを通じて出力されるデータのスキューが減少する。
【発明を実施するための最良の形態】
【００１６】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００１７】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は同様の構成要素を示す。
【００１８】
図３は、一つの制御信号ＣＮＴを有する本発明の好適な第１実施形態による出力バッファ回路を示す回路図である。
【００１９】
図３を参照すれば、本発明の好適な第１実施形態による出力バッファ回路は、プルアップトランジスタ３１、プルダウントランジスタ３３、ＮＡＮＤゲート３５、ＮＯＲゲート３７、及びインバータ３９を備える。
【００２０】
プルアップトランジスタ３１は、プルアップ制御信号ＰＵＣに応答して出力ピン、すなわち出力端ＤＱをプルアップさせ、プルダウントランジスタ３３はプルダウン制御信号ＰＤＣに応答して出力端ＤＱをプルダウンさせる。ＮＡＮＤゲート３５は、制御信号ＣＮＴとデータＤＡＴＡとを受信してプルアップ制御信号ＰＵＣを発生し、ＮＯＲゲート３７は制御信号の反転信号ＣＮＴＢ及びデータＤＡＴＡを受信してプルダウン制御信号ＰＤＣを発生させる。
【００２１】
ＮＡＮＤゲート３５は、ＰＭＯＳトランジスタＰ３３、ＰＭＯＳトランジスタＰ３１、ＰＭＯＳトランジスタＰ３２、ＮＭＯＳトランジスタＮ３１、及びＮＭＯＳトランジスタＮ３２を備える。ＰＭＯＳトランジスタＰ３３は、ソースに電源電圧ＶＤＤが印加され、ゲートに接地電圧ＶＳＳが印加される。ＰＭＯＳトランジスタＰ３１は、ソースにＰＭＯＳトランジスタＰ３３のドレーンが連結され、ゲートにデータＤＡＴＡが印加され、ドレーンにＮＡＮＤゲート３５の出力端Ｏ１が連結される。ＰＭＯＳトランジスタＰ３２は、ソースにＰＭＯＳトランジスタＰ３３のドレーンが連結され、ゲートに制御信号ＣＮＴが印加され、ドレーンにＮＡＮＤゲートの出力端Ｏ１が連結される。
【００２２】
ＮＭＯＳトランジスタＮ３１は、ドレーンにＮＡＮＤゲートの出力端Ｏ１が連結され、ゲートにデータＤＡＴＡが印加される。ＮＭＯＳトランジスタＮ３２は、ドレーンにＮＭＯＳトランジスタＮ３１のソースが連結され、ゲートに制御信号ＣＮＴが印加され、ソースに接地電圧ＶＳＳが印加される。
【００２３】
ＮＯＲゲート３７は、ＰＭＯＳトランジスタＰ３４、ＰＭＯＳトランジスタＰ３５、ＮＭＯＳトランジスタＮ３４、ＮＭＯＳトランジスタＮ３５、及びＮＭＯＳトランジスタＮ３６を備える。ＰＭＯＳトランジスタＰ３４は、ソースに電源電圧ＶＤＤが印加され、ゲートに制御信号の反転信号ＣＮＴＢが印加される。ＰＭＯＳトランジスタＰ３５は、ソースにＰＭＯＳトランジスタＰ３４のドレーンが連結され、ゲートにデータＤＡＴＡが印加され、ドレーンにＮＯＲゲート３７の出力端Ｏ２が連結される。ＮＭＯＳトランジスタＮ３４は、ドレーンにＮＯＲゲートの出力端Ｏ２が連結され、ゲートにデータＤＡＴＡが印加される。ＮＭＯＳトランジスタＮ３５は、ドレーンにＮＯＲゲートの出力端Ｏ２が連結され、ゲートに制御信号の反転信号ＣＮＴＢが印加される。ＮＭＯＳトランジスタＮ３６は、ドレーンにＮＭＯＳトランジスタＮ３４のソース及びＮＭＯＳトランジスタＮ３５のソースが共通連結され、ゲートに電源電圧ＶＤＤが印加され、ソースに接地電圧ＶＳＳが印加される。
【００２４】
以上のように本発明の好適な第１実施形態による出力バッファ回路では、電源電圧ＶＤＤからＮＡＮＤゲート３５の出力端Ｏ１までの経路でのＰＭＯＳトランジスタ数（２個）が電源電圧ＶＤＤからＮＯＲゲート３７の出力端Ｏ２までの経路でのＰＭＯＳトランジスタ数（２個）と同じである。言い換えれば、電源電圧ＶＤＤとＮＡＮＤゲート３５の出力端Ｏ１との間に直列に連結されるＰＭＯＳトランジスタの数が、電源電圧ＶＤＤとＮＯＲゲート３７の出力端Ｏ２との間に直列に連結されるＰＭＯＳトランジスタ数と同じである。
【００２５】
また、ＮＡＮＤゲート３５の出力端Ｏ１から接地電圧ＶＳＳまでの経路でのＮＭＯＳトランジスタ数（２個）が、ＮＯＲゲート３７の出力端Ｏ２から接地電圧ＶＳＳまでの経路でのＮＭＯＳトランジスタ数（２個）と同じである。言い換えれば、ＮＡＮＤゲート３５の出力端Ｏ１と接地電圧ＶＳＳとの間に直列に連結されるＮＭＯＳトランジスタの数が、ＮＯＲゲート３７の出力端Ｏ２と接地電圧ＶＳＳとの間に直列に連結されるＮＭＯＳトランジスタ数と同じである。
【００２６】
すなわち、図１に示された従来の回路と比較して、ＮＡＮＤゲート３５ではＰＭＯＳトランジスタＰ３３が追加され、ＮＯＲゲート３７ではＮＭＯＳトランジスタＮ３６が追加される。
【００２７】
したがって、ＮＡＮＤゲート３５及びＮＯＲゲート３７内のＰＭＯＳトランジスタのサイズを全て略同一に維持でき、またＮＭＯＳトランジスタのサイズを全て略同一に維持できる。したがって、付随的にＮＡＮＤゲート３５の入力キャパシタンスとＮＯＲゲート３７の入力キャパシタンスとも略同一に維持される。その結果、本発明の好適な第１実施形態による出力バッファ回路ではＰＶＴが変化してもＮＡＮＤゲート３５の特性とＮＯＲゲート３７の特性とが略同一に維持され、これにより出力ピンＤＱを通じて出力されるデータのスキューが減少する。
【００２８】
図４は、一つの制御信号ＣＮＴを有する本発明の好適な第２実施形態による出力バッファ回路を示す回路図である。
【００２９】
図４を参照すれば、本発明の好適な第２実施形態による出力バッファ回路ではＮＡＮＤゲート４５が図３に示されたＮＡＮＤゲート３５と比較して、ドレーンにＮＡＮＤゲート４５の出力端Ｏ３が連結され、ゲートに接地電圧ＶＳＳが印加され、ソースにＮＭＯＳトランジスタＮ３１のソースが連結されるＮＭＯＳトランジスタＮ３３をさらに備える。また、ＮＯＲゲート４７は、図３に示されたＮＯＲゲート３７と比較して、ソースにＰＭＯＳトランジスタＰ３４のドレーンが連結され、ゲートに電源電圧ＶＤＤが印加され、ドレーンにＮＯＲゲート４７の出力端Ｏ４が連結されるＰＭＯＳトランジスタＰ３６をさらに備える。
【００３０】
したがって、第２実施形態による出力バッファ回路では、ＮＡＮＤゲート４５の出力端Ｏ３に連結されるＰＭＯＳトランジスタの数（２個）とＮＯＲゲート４７の出力端Ｏ４に連結されるＰＭＯＳトランジスタの数（２個）とが同じである。また、ＮＡＮＤゲート４５の出力端Ｏ３に連結されるＮＭＯＳトランジスタの数（２個）とＮＯＲゲート４７の出力端Ｏ４に連結されるＮＭＯＳトランジスタの数（２個）とが同じである。
【００３１】
また、ＮＡＮＤゲート４５とＮＯＲゲート４７との内部ノードも全てほぼ同じキャパシタンスを有する。
【００３２】
これにより、ＮＡＮＤゲートの出力端Ｏ３のキャパシタンスとＮＯＲゲートの出力端Ｏ４のキャパシタンスとがほぼ同一になる。その結果、本発明の好適な第２実施形態による出力バッファ回路では、第１実施形態と比較してＮＡＮＤゲート４５の特性とＮＯＲゲート４７の特性とがさらに略同一に維持される。
【００３３】
図５は、一つの制御信号ＣＮＴを有する本発明の好適な第３実施形態による出力バッファ回路を示す回路図である。
【００３４】
図５を参照すれば、本発明の好適な第３実施形態による出力バッファ回路ではＮＡＮＤゲート３５が図３に示されたような構成を有し、ＮＯＲゲート４７が図４に示されたものと同じ構成を有する。
【００３５】
第３実施形態による出力バッファ回路では、ＮＡＮＤゲート３５の出力端Ｏ５に連結されるＰＭＯＳトランジスタの数（２個）とＮＯＲゲート４７の出力端Ｏ６に連結されるＰＭＯＳトランジスタの数（２個）とが同じであるが、ＮＡＮＤゲート３５の出力端Ｏ５に連結されるＮＭＯＳトランジスタの数（１個）とＮＯＲゲート４７の出力端Ｏ６に連結されるＮＭＯＳトランジスタの数（２個）とが異なる。
【００３６】
したがって、第３実施形態による出力バッファ回路では、ＰＭＯＳトランジスタＰ３６のサイズを調節することによってＮＡＮＤゲート３５の出力端Ｏ５のキャパシタンスとＮＯＲゲート４７の出力端Ｏ６のキャパシタンスとがほぼ同一に維持される。例えば、ＰＭＯＳトランジスタＰ３１，Ｐ３２，Ｐ３５のサイズが２０μｍであり、ＮＭＯＳトランジスタＮ３１，Ｎ３４，Ｎ３５のサイズが８μｍである場合、ＰＭＯＳトランジスタＰ３６のサイズは１２μｍに決定される。したがって、第３実施形態による出力バッファ回路は、図４の第２実施形態による出力バッファ回路とほぼ同じ効果を有する。
【００３７】
図６は、二つの制御信号ＣＮＴ１，ＣＮＴ２を有する本発明の第４実施形態による出力バッファ回路を示す回路図である。
【００３８】
図６を参照すれば、本発明の第４実施形態による出力バッファ回路は、プルアップトランジスタ３１、プルダウントランジスタ３３、ＮＡＮＤゲート６５、ＮＯＲゲート６７、及びインバータ６８，６９を備える。
【００３９】
プルアップトランジスタ３１は、プルアップ制御信号ＰＵＣに応答して出力ピン、すなわち出力端ＤＱをプルアップさせ、プルダウントランジスタ３３は、プルダウン制御信号ＰＤＣに応答して出力端ＤＱをプルダウンさせる。ＮＡＮＤゲート６５は、第１及び第２制御信号ＣＮＴ１，ＣＮＴ２とデータＤＡＴＡとを受信してプルアップ制御信号ＰＵＣを発生し、ＮＯＲゲート６７は第１制御信号の反転信号ＣＮＴ１Ｂ、第２制御信号の反転信号ＣＮＴ２Ｂ及びデータＤＡＴＡを受信してプルダウン制御信号ＰＤＣを発生させる。
【００４０】
ＮＡＮＤゲート６５は、ＰＭＯＳトランジスタＰ６１〜Ｐ６５及びＮＭＯＳトランジスタＮ６１〜Ｎ６３を備える。ＰＭＯＳトランジスタＰ６４は、ソースに電源電圧ＶＤＤが印加され、ゲートに接地電圧ＶＳＳが印加される。ＰＭＯＳトランジスタＰ６５は、ソースにＰＭＯＳトランジスタＰ６４のドレーンが連結され、ゲートに接地電圧ＶＳＳが印加される。ＰＭＯＳトランジスタＰ６１は、ソースにＰＭＯＳトランジスタＰ６５のドレーンが連結され、ゲートにデータＤＡＴＡが印加され、ドレーンにＮＡＮＤゲート６５の出力端Ｏ７が連結される。ＰＭＯＳトランジスタＰ６２は、ソースにＰＭＯＳトランジスタＰ６５のドレーンが連結され、ゲートに第１制御信号ＣＮＴ１が印加され、ドレーンにＮＡＮＤゲートの出力端Ｏ７が連結される。ＰＭＯＳトランジスタＰ６３は、ソースにＰＭＯＳトランジスタＰ６５のドレーンが連結され、ゲートに第２制御信号ＣＮＴ２が印加され、ドレーンにＮＡＮＤゲートの出力端Ｏ７が連結される。
【００４１】
ＮＭＯＳトランジスタＮ６１は、ドレーンにＮＡＮＤゲートの出力端Ｏ７が連結され、ゲートにデータＤＡＴＡが印加される。ＮＭＯＳトランジスタＮ６２は、ドレーンにＮＭＯＳトランジスタＮ６１のソースが連結され、ゲートに第１制御信号ＣＮＴ１が印加される。ＮＭＯＳトランジスタＮ６３は、ドレーンにＮＭＯＳトランジスタＮ６２のソースが連結され、ゲートに第２制御信号ＣＮＴ２が印加され、ソースに接地電圧ＶＳＳが印加される。
【００４２】
ＮＯＲゲート６７は、ＰＭＯＳトランジスタＰ６６〜Ｐ６８及びＮＭＯＳトランジスタＮ６６〜Ｎ７０を備える。ＰＭＯＳトランジスタＰ６６は、ソースに電源電圧ＶＤＤが印加され、ゲートにデータＤＡＴＡが印加される。ＰＭＯＳトランジスタＰ６７は、ソースにＰＭＯＳトランジスタＰ６６のドレーンが連結され、ゲートに第１制御信号の反転信号ＣＮＴ１Ｂが印加される。ＰＭＯＳトランジスタＰ６８は、ソースにＰＭＯＳトランジスタＰ６７のドレーンが連結され、ゲートに第２制御信号の反転信号ＣＮＴ２Ｂが印加され、ドレーンにＮＯＲゲート６７の出力端Ｏ８が連結される。
【００４３】
ＮＭＯＳトランジスタＮ６６は、ドレーンにＮＯＲゲートの出力端Ｏ８が連結され、ゲートにデータＤＡＴＡが印加される。ＮＭＯＳトランジスタＮ６７は、ドレーンにＮＯＲゲートの出力端Ｏ８が連結され、ゲートに第１制御信号の反転信号ＣＮＴ１Ｂが印加される。ＮＭＯＳトランジスタＮ６８は、ドレーンにＮＯＲゲートの出力端Ｏ８が連結され、ゲートに第２制御信号の反転信号ＣＮＴ２Ｂが印加される。ＮＭＯＳトランジスタＮ６９は、ドレーンにＮＭＯＳトランジスタＮ６６，Ｎ６７，Ｎ６８のソースが共通連結され、ゲートに電源電圧ＶＤＤが印加される。ＮＭＯＳトランジスタＮ７０は、ドレーンにＮＭＯＳトランジスタＮ６９のソースが連結され、ゲートに電源電圧ＶＤＤが印加され、ソースに接地電圧ＶＳＳが印加される。
【００４４】
以上のように、本発明の第４実施形態による出力バッファ回路では、電源電圧ＶＤＤからＮＡＮＤゲート６５の出力端Ｏ７までの経路でのＰＭＯＳトランジスタ数（３個）が、電源電圧ＶＤＤからＮＯＲゲート６７の出力端Ｏ８までの経路でのＰＭＯＳトランジスタ数（３個）と同じである。言い換えれば、電源電圧ＶＤＤとＮＡＮＤゲート６５の出力端Ｏ７との間に直列に連結されるＰＭＯＳトランジスタの数が、電源電圧ＶＤＤとＮＯＲゲート６７の出力端Ｏ８との間に直列に連結されるＰＭＯＳトランジスタ数と同じである。
【００４５】
また、ＮＡＮＤゲート６５の出力端Ｏ７から接地電圧ＶＳＳまでの経路でのＮＭＯＳトランジスタ数（３個）が、ＮＯＲゲート６７の出力端Ｏ８から接地電圧ＶＳＳまでの経路でのＮＭＯＳトランジスタ数（３個）と同じである。言い換えれば、ＮＡＮＤゲート６５の出力端Ｏ７と接地電圧ＶＳＳとの間に直列に連結されるＮＭＯＳトランジスタの数が、ＮＯＲゲート６７の出力端Ｏ８と接地電圧ＶＳＳとの間に直列に連結されるＮＭＯＳトランジスタ数と同じである。
【００４６】
すなわち、図３に示された従来の回路と比較して、ＮＡＮＤゲート６５ではＰＭＯＳトランジスタＰ６４，Ｐ６５が追加され、ＮＯＲゲート６７ではＮＭＯＳトランジスタＮ６９，Ｎ７０が追加される。
【００４７】
したがって、ＮＡＮＤゲート６５及びＮＯＲゲート６７内のＰＭＯＳトランジスタのサイズを全て略同一に維持でき、またＮＭＯＳトランジスタのサイズを全て略同一に維持できる。したがって、付随的にＮＡＮＤゲート６５の入力キャパシタンスとＮＯＲゲート６７の入力キャパシタンスとも略同一に維持される。その結果、本発明の第４実施形態による出力バッファ回路では、ＰＶＴが変化してもＮＡＮＤゲート６５の特性とＮＯＲゲート６７の特性とが略同一に維持され、これにより出力ピンＤＱを通じて出力されるデータのスキューが減少する。
【００４８】
図７は、二つの制御信号ＣＮＴ１，ＣＮＴ２を有する本発明の第５実施形態による出力バッファ回路を示す回路図である。
【００４９】
図７を参照すれば、本発明の第５実施形態による出力バッファ回路では、ＮＡＮＤゲート７５が図６に示されたＮＡＮＤゲート６５と比較して、ドレーンにＮＡＮＤゲート７５の出力端Ｏ９が連結され、ゲートに接地電圧ＶＳＳが印加され、ソースにＮＭＯＳトランジスタＮ６１のソースが連結されるＮＭＯＳトランジスタＮ６４、及びドレーンにＮＡＮＤゲートの出力端Ｏ９が連結され、ゲートに接地電圧ＶＳＳが印加され、ソースにＮＭＯＳトランジスタＮ６１のソースが連結されるＮＭＯＳトランジスタＮ６５をさらに備える。
【００５０】
また、ＮＯＲゲート７７は、図６に示されたＮＯＲゲート６７と比較して、ソースにＰＭＯＳトランジスタＰ６７のドレーンが連結され、ゲートに電源電圧ＶＤＤが印加され、ドレーンにＮＯＲゲート７７の出力端Ｏ１０が連結されるＰＭＯＳトランジスタＰ６９、及びソースにＰＭＯＳトランジスタＰ６７のドレーンが連結され、ゲートに電源電圧ＶＤＤが印加され、ドレーンにＮＯＲゲートの出力端Ｏ１０が連結されるＰＭＯＳトランジスタＰ７０をさらに備える。
【００５１】
したがって、第５実施形態による出力バッファ回路では、ＮＡＮＤゲート７５の出力端Ｏ９に連結されるＰＭＯＳトランジスタの数（３個）とＮＯＲゲート７７の出力端Ｏ１０に連結されるＰＭＯＳトランジスタの数（３個）とが同じである。また、ＮＡＮＤゲート７５の出力端Ｏ９に連結されるＮＭＯＳトランジスタの数（３個）とＮＯＲゲート７７の出力端Ｏ１０に連結されるＮＭＯＳトランジスタの数（３個）とが同じである。
【００５２】
また、ＮＡＮＤゲート７５とＮＯＲゲート７７との内部ノードも全てほぼ同じキャパシタンスを有する。
【００５３】
これにより、ＮＡＮＤゲート７５の出力端Ｏ９のキャパシタンスとＮＯＲゲート７７の出力端Ｏ１０のキャパシタンスとがほぼ同一になる。その結果、図７の第５実施形態による出力バッファ回路では、図６の第４実施形態と比較してＮＡＮＤゲート７５の特性とＮＯＲゲート７７の特性とがさらに略同一に維持される。
【００５４】
図８は、二つの制御信号ＣＮＴ１，ＣＮＴ２を有する本発明の第６実施形態による出力バッファ回路を示す回路図である。
【００５５】
図８を参照すれば、本発明の好適な第６実施形態による出力バッファ回路では、ＮＡＮＤゲート６５が図６に示されたような構成を有し、ＮＯＲゲート７７が図７に示されたものと同じ構成を有する。
【００５６】
第６実施形態による出力バッファ回路では、ＮＡＮＤゲート６５の出力端Ｏ１１に連結されるＰＭＯＳトランジスタの数（３個）とＮＯＲゲート７７の出力端Ｏ１２に連結されるＰＭＯＳトランジスタの数（３個）とが同じであるが、ＮＡＮＤゲート６５の出力端Ｏ１１に連結されるＮＭＯＳトランジスタの数（１個）とＮＯＲゲート７７の出力端Ｏ１２に連結されるＮＭＯＳトランジスタの数（３個）とが異なる。
【００５７】
したがって、第６実施形態による出力バッファ回路ではＰＭＯＳトランジスタＰ６９，Ｐ７０のサイズを調節することによってＮＡＮＤゲート６５の出力端Ｏ１１のキャパシタンスとＮＯＲゲート７７の出力端Ｏ１２のキャパシタンスとがほぼ同一に維持される。例えば、ＰＭＯＳトランジスタＰ６１，Ｐ６２，Ｐ６３，Ｐ６８のサイズが２０μｍであり、ＮＭＯＳトランジスタＮ６１，Ｎ６６，Ｎ６７，Ｎ６８のサイズが８μｍである場合、ＰＭＯＳトランジスタＰ６９，Ｐ７０のサイズは１２μｍに決定される。もちろん、ＰＭＯＳトランジスタＰ６９，Ｐ７０を一つのＰＭＯＳトランジスタ（この時のサイズはＰ６９とＰ７０サイズとの和）で構成できることは明白である。
【００５８】
したがって、第６実施形態による出力バッファ回路は、図７の第５実施形態による出力バッファ回路とほぼ同じ効果を有する。
【００５９】
一方、以上では出力ピンを駆動する出力バッファ回路を中心に説明したが、本発明の概念は出力バッファ回路だけでなく半導体装置の内部のバッファ回路にも適用されうることは明白である。
【００６０】
以上、図面と明細書で最適の実施形態が開示された。ここで、特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものに過ぎず、意味を限定したり特許請求の範囲に記載された本発明の範囲を限定したりするために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の記載に基づいて決まらなければならない。
【産業上の利用可能性】
【００６１】
本発明による出力バッファ回路は、半導体装置の出力ピンを駆動する出力バッファ回路として使用できるだけでなく、半導体装置の内部のバッファ回路として使用できる。
【図面の簡単な説明】
【００６２】
【図１】一つの制御信号を有する従来の出力バッファ回路を示す回路図である。
【図２】二つの制御信号を有する従来の出力バッファ回路を示す回路図である。
【図３】一つの制御信号を有する本発明の好適な第１実施形態による出力バッファ回路を示す回路図である。
【図４】一つの制御信号を有する本発明の好適な第２実施形態による出力バッファ回路を示す回路図である。
【図５】一つの制御信号を有する本発明の好適な第３実施形態による出力バッファ回路を示す回路図である。
【図６】二つの制御信号を有する本発明の好適な第４実施形態による出力バッファ回路を示す回路図である。
【図７】二つの制御信号を有する本発明の好適な第５実施形態による出力バッファ回路を示す回路図である。
【図８】二つの制御信号を有する本発明の好適な第６実施形態による出力バッファ回路を示す回路図である。
【符号の説明】
【００６３】
３１  プルアップトランジスタ
３３  プルダウントランジスタ
３５  ＮＡＮＤゲート
３７  ＮＯＲゲート
３９  インバータ
Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３５  ＰＭＯＳトランジスタ
ＶＤＤ  電源電圧
ＶＳＳ  接地電圧
ＰＵＣ  プルアップ制御信号
ＰＤＣ  プルダウン制御信号
ＣＮＴ  制御信号
ＣＮＴＢ  反転信号
ＤＱ，Ｏ１，Ｏ２  出力端
ＤＡＴＡ  データ
Ｎ３１，Ｎ３２，Ｎ３４，Ｎ３５，Ｎ３６  ＮＭＯＳトランジスタ
【図１】
2004159329.tif 000003
【図２】
2004159329.tif 000004
【図３】
2004159329.tif 000005
【図４】
2004159329.tif 000006
【図５】
2004159329.tif 000007
【図６】
2004159329.tif 000008
【図７】
2004159329.tif 000009
【図８】
2004159329.tif 000010