(57)【要約】【課題】伝送線の路が長くなっても、スイッチング時のドライバ出力波形が鈍ることなく、高速データ伝送を可能とする半導体装置を提供すること。【解決手段】データ信号を入力し、伝送用信号として出力する出力回路２０ａと、該出力回路２０ａから出力される伝送用信号の立上り，立下り時にプリエンファシスをかけるプリエンファシス回路４０ｃとを具備し、信号劣化の少ない高速伝送を可能としたものである。【選択図】  図８
2004312614.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を入力し、伝送用信号として出力する出力回路と、該出力回路からの伝送用信号の立上り，立下り時にプリエンファシスをかけるプリエンファシス回路と、
を具備したことを特徴とする半導体装置。
【請求項２】
第１の信号を入力し、第２の信号を出力する出力回路と、
第１の信号を所定時間遅延させる遅延回路と、この遅延回路の出力を反転する反転回路と、第１，第２のＰＭＯＳトランジスタを直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタを直列に接続した第２の直列回路とを有し、前記第１の直列回路のソースを高電位点に接続し、前記第１の直列回路のドレインを前記第２の直列回路のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、第１の信号を前記第１の直列回路の第２のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第１のＮＭＯＳトランジスタのゲートに供給し、前記反転回路からの所定時間遅延しかつ反転したデータ信号を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の第２の信号の出力端子を前記第１，第２の直列回路の直列接続点に接続したことを特徴とする半導体装置。
【請求項３】
第１の信号を入力し、第２の信号を出力する出力回路と、
前記出力回路に入力する前記データ信号を所定時間遅延させる遅延回路と、第１，第２のＰＭＯＳトランジスタを直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタを直列に接続した第２の直列回路と、一方の入力端に前記遅延回路からの所定時間遅延したデータ信号が入力され、他方の入力端にはイネーブル信号が入力されるナンド回路と、一方の入力端に前記遅延回路からの所定時間遅延したデータ信号が入力され、他方の入力端には前記イネーブル信号を反転した信号が入力されるノア回路とを有し、前記第１の直列回路のソースを高電位点に接続し、前記第１の直列回路のドレインを前記第２の直列回路のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、第１の信号を前記第１の直列回路の第２のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第１のＮＭＯＳトランジスタのゲートに供給し、前記ナンド回路の出力を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲートに供給し、前記ノア回路の出力を前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の第２の信号の出力端子を前記第１，第２の直列回路の直列接続点に接続したことを特徴とする半導体装置。
【請求項４】
差動データ信号を入力し、伝送用差動信号として出力する出力回路と、
該出力回路からの伝送用差動信号それぞれの立上り，立下り時にプリエンファシスをかける第１，第２のプリエンファシス回路と、
を具備したことを特徴とする半導体装置。
【請求項５】
差動データ信号を入力し、伝送用差動信号として出力する出力回路と、
前記出力回路に入力する前記差動データ信号の一方を所定時間遅延させる第１の遅延回路と、前記第１の遅延回路の出力を反転する第１の反転回路と、第１，第２のＰＭＯＳトランジスタを直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタを直列に接続した第２の直列回路とを有し、前記第１の直列回路のソースを高電位点に接続し、前記第１の直列回路のドレインを前記第２の直列回路のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、前記差動データ信号の一方を前記第１の直列回路の第２のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第１のＮＭＯＳトランジスタのゲートに供給し、前記第１の反転回路からの所定時間遅延しかつ反転した差動データ信号の一方を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の伝送用差動信号の一方の出力端子を前記第１，第２の直列回路の直列接続点に接続し、その直列接続点に前記出力回路からの伝送用差動信号の一方を出力させることで、前記出力回路から出力される伝送用差動信号の一方に対してその信号の立上り，立下り時にプリエンファシスをかける第１のプリエンファシス回路と、
前記出力回路に入力する前記差動データ信号の他方を所定時間遅延させる第２の遅延回路と、前記第２の遅延回路の出力を反転する第２の反転回路と、第３，第４のＰＭＯＳトランジスタを直列に接続した第３の直列回路と、第３，第４のＮＭＯＳトランジスタを直列に接続した第４の直列回路とを有し、前記第３の直列回路のソースを高電位点に接続し、前記第３の直列回路のドレインを前記第４の直列回路のドレインに接続し、前記第４の直列回路のソースを低電位点に接続し、前記差動データ信号の他方を前記第３の直列回路の第４のＰＭＯＳトランジスタのゲート及び前記第４の直列回路の第３のＮＭＯＳトランジスタのゲートに供給し、前記第２の反転回路からの所定時間遅延しかつ反転した差動データ信号の他方を前記第３の直列回路の第３のＰＭＯＳトランジスタのゲート及び前記第４の直列回路の第４のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の伝送用差動信号の他方の出力端子を前記第３，第４の直列回路の直列接続点に接続し、その直列接続点に前記出力回路からの伝送用差動信号の他方を出力させることで、前記出力回路から出力される伝送用差動信号の他方に対してその信号の立上り，立下り時にプリエンファシスをかける第２のプリエンファシス回路と、
を具備したことを特徴とする半導体装置。
【請求項６】
差動データ信号を入力し、伝送用差動信号として出力する出力回路と、
前記出力回路に入力する前記差動データ信号の一方を所定時間遅延させる第１の遅延回路と、第１，第２のＰＭＯＳトランジスタを直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタを直列に接続した第２の直列回路と、一方の入力端に前記第１の遅延回路からの所定時間遅延した一方の差動データ信号が入力され、他方の入力端にはイネーブル信号が入力される第１のナンド回路と、一方の入力端に前記第１の遅延回路からの所定時間遅延した一方の差動データ信号が入力され、他方の入力端には前記イネーブル信号を反転した信号が入力される第１のノア回路とを有し、前記第１の直列回路のソースを高電位点に接続し、前記第１の直列回路のドレインを前記第２の直列回路のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、前記差動データ信号の一方を前記第１の直列回路の第２のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第１のＮＭＯＳトランジスタのゲートに供給し、前記第１の反転回路からの所定時間遅延しかつ反転した差動データ信号の一方を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記第１のナンド回路の出力を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲートに供給し、前記第１のノア回路の出力を前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の伝送用差動信号の一方の出力端子を前記第１，第２の直列回路の直列接続点に接続し、その直列接続点に前記出力回路からの伝送用差動信号の一方を出力させることで、前記出力回路から出力される伝送用差動信号の一方に対してその信号の立上り，立下り時にプリエンファシスをかける第１のプリエンファシス回路と、
前記出力回路に入力する前記差動データ信号の他方を所定時間遅延させる第２の遅延回路と、第３，第４のＰＭＯＳトランジスタを直列に接続した第３の直列回路と、第３，第４のＮＭＯＳトランジスタを直列に接続した第４の直列回路と、一方の入力端に前記第２の遅延回路からの所定時間遅延した他方の差動データ信号が入力され、他方の入力端にはイネーブル信号が入力されるナンド回路と、一方の入力端に前記第２の遅延回路からの所定時間遅延した他方の差動データ信号が入力され、他方の入力端には前記イネーブル信号を反転した信号が入力される第２のノア回路とを有し、前記第３の直列回路のソースを高電位点に接続し、前記第３の直列回路のドレインを前記第４の直列回路のドレインに接続し、前記第４の直列回路のソースを低電位点に接続し、前記差動データ信号の他方を前記第３の直列回路の第４のＰＭＯＳトランジスタのゲート及び前記第４の直列回路の第３のＮＭＯＳトランジスタのゲートに供給し、前記第２の反転回路からの所定時間遅延しかつ反転した差動データ信号の他方を前記第３の直列回路の第３のＰＭＯＳトランジスタのゲート及び前記第４の直列回路の第４のＮＭＯＳトランジスタのゲートに供給し、前記第２のナンド回路の出力を前記第３の直列回路の第３のＰＭＯＳトランジスタのゲートに供給し、前記第２のノア回路の出力を前記第４の直列回路の第４のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の伝送用差動信号の他方の出力端子を前記第３，第４の直列回路の直列接続点に接続し、その直列接続点に前記出力回路からの伝送用差動信号の他方を出力させることで、前記出力回路から出力される伝送用差動信号の他方に対してその信号の立上り，立下り時にプリエンファシスをかける第２のプリエンファシス回路と、
を具備したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、小振幅の伝送用信号を高速に伝送することが可能な半導体装置に関する。
【０００２】
【従来の技術】
近年、高速データ伝送の要求を満たすため、ＬＶＤＳ（小振幅差動信号、Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌの略）と呼ばれる  小振幅差動伝送が注目されている。
【０００３】
ＬＶＤＳ回路は図３に示されているように、ドライバ１とレシーバ２の間を、５０Ωの往路伝送線路３と復路伝送線路４により結び、伝送線路３，４をレシーバ入力において１００Ωの抵抗５で終端している。ドライバ１は、約３ｍＡの電流を駆動し、終端抵抗５において約３００ｍＶの電圧を発生する。往路伝送線路３と復路伝送線路４は電気的特性が等しい、いわゆる平衡伝送路を形成しており、ＬＶＤＳ回路ではこの２本の伝送路により１つの信号の伝送を行うようになっている。ドライバ１は入力端子６からの入力信号に基づいて、往路伝送線路３、復路伝送線路４の間に電位差を生ずるような互いに反転関係の差動信号を生成する。これに対して、レシーバ２は往路伝送線路３、復路伝送線路４の間に生成された差動信号をコンパレータで受けて、これを出力端子７から出力する。
【０００４】
ＬＶＤＳは、ドライバ１側で発生した信号電流Ｉｓを、往路伝送線路３と復路伝送線路４の平衡伝送線と、レシーバ２側の終端抵抗５とに流すことにより、終端抵抗５の部分に信号電圧を発生させて信号を伝送する。信号の“１”、“０”（或いはＨ，Ｌレベル）は、ドライバ側で信号電流Ｉｓの流れる向きを切り替えることにより伝送し、レシーバ側でその向きを信号電圧の大小として検出することにより識別する。この構成によれば、往路伝送線路３および復路伝送線路４を流れる信号電流Ｉｓは、大きさが同じで、向きが逆であるため、平衡伝送線全体の電流により生成される磁界が互いにキャンセルされる。その結果、伝送系の電流変動によって生じるノイズが小さくなり、隣接ポート間の伝送線同士の干渉やＬＳＩ間の同時スイッチング干渉が小さいため高速信号の伝送に適していると言うことができる。このような小振幅高速データ伝送においては、伝送線路が長いと、伝送線路上に存在する浮遊容量などに基づき高周波損失して波形が鈍るという問題がある。
【０００５】
このような問題は、通信機器や映像機器等に用いられる電圧制御発振器においても、水晶振動子にバリキャプ（可変リアクタンス素子）が接続されていると、その容量値のばらつきによって周波数制御特性にばらつきを生ずる問題に似ている（例えば、特開２０００−３１７４１号公報参照）。
【０００６】
【特許文献１】
特開２０００−３１７４１号公報
【０００７】
【発明が解決しようとする課題】
上記のように、高速データ伝送においては、伝送線路が長いと、伝送線路上に存在する浮遊容量などに基づき高周波損失して波形が鈍るという問題がある。例えば、５００Ｍｂｐｓ以上の高速データ信号を伝送する時、信号の“１”→“０”或いは“０”→“１”への切り替わり時（以下、スイッチング時という）に、波形の立上り時間ｔｒ，立下り時間ｔｆが大きくなり、受信（レシーバ）側での信号波形のアイパターンが小さくなりマージンが減って（信号劣化して）、結果として高速伝送が不可能になるという問題があった。
【０００８】
そこで、本発明は、上記の問題に鑑みてなされたもので、伝送線路が長くなっても、スイッチング時のレシーバ端での波形が鈍ることなく、高速データ伝送を可能とする半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明による半導体装置は、データ信号を入力し、伝送用信号として出力する出力回路と、該出力回路からの伝送用信号の立上り，立下り時にプリエンファシスをかけるプリエンファシス回路と、を具備したものである。
【００１０】
本発明のこのような構成によれば、プリエンファシス回路をドライバ側における伝送用信号に用いることによって、信号の立上り，立下り時にプリエンファシスをかけて伝送し、単線伝送方式での伝送信号の劣化を防ぎ、高品質な高速伝送が可能となる。
【００１１】
本発明による半導体装置は、第１の信号を入力し、第２の信号を出力する出力回路と、第１の信号を所定時間遅延させる遅延回路と、この遅延回路の出力を反転する反転回路と、第１，第２のＰＭＯＳトランジスタを直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタを直列に接続した第２の直列回路とを有し、前記第１の直列回路のソースを高電位点に接続し、前記第１の直列回路のドレインを前記第２の直列回路のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、第１の信号を前記第１の直列回路の第２のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第１のＮＭＯＳトランジスタのゲートに供給し、前記反転回路からの所定時間遅延しかつ反転したデータ信号を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の第２の信号の出力端子を前記第１，第２の直列回路の直列接続点に接続したことを特徴とするものである。
【００１２】
本発明のこのような構成によれば、単線式の信号伝送を行うドライバ回路においても、プリエンファシス回路を用い且つ簡単な回路構成により、伝送用信号の立上り，立下り時にプリエンファシスをかけて伝送することで、受信側での信号劣化を防ぎ、高品質な高速伝送が可能となる。
【００１３】
また、本発明による半導体装置は、第１の信号を入力し、第２の信号を出力する出力回路と、前記出力回路に入力する前記データ信号を所定時間遅延させる遅延回路と、第１，第２のＰＭＯＳトランジスタを直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタを直列に接続した第２の直列回路と、一方の入力端に前記遅延回路からの所定時間遅延したデータ信号が入力され、他方の入力端にはイネーブル信号が入力されるナンド回路と、一方の入力端に前記遅延回路からの所定時間遅延したデータ信号が入力され、他方の入力端には前記イネーブル信号を反転した信号が入力されるノア回路とを有し、前記第１の直列回路のソースを高電位点に接続し、前記第１の直列回路のドレインを前記第２の直列回路のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、第１の信号を前記第１の直列回路の第２のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第１のＮＭＯＳトランジスタのゲートに供給し、前記ナンド回路の出力を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲートに供給し、前記ノア回路の出力を前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の第２の信号の出力端子を前記第１，第２の直列回路の直列接続点に接続したことを特徴とするものである。
【００１４】
本発明のこのような構成によれば、単線式の信号伝送を行うドライバ回路においても、データ信号の立上り，立下り時にプリエンファシスをかけて伝送することで、受信側での信号劣化を防ぎ、高品質の高速伝送が可能となる。また、プリエンファシスを有効又は無効に切り替えることができるので、伝送線路が長く高周波損失が大きい場合にはプリエンファシスを有効とし、伝送線路が非常に短い場合などプリエンファシスを使うと逆に信号波形が歪んでしまう場合にはプリエンファシスを無効とすることができる。
【００１５】
また、本発明による半導体装置は、差動データ信号を入力し、伝送用差動信号として出力する出力回路と、該出力回路からの伝送用差動信号それぞれの立上り，立下り時にプリエンファシスをかける第１，第２のプリエンファシス回路と、を具備したものである。
【００１６】
本発明のこのような構成によれば、プリエンファシス回路をＬＶＤＳのようなドライバ回路における一対の差動信号それぞれに用いることによって、２線伝送方式の伝送信号の劣化を防ぎ、高品質な高速伝送が可能となる。
【００１７】
さらに、本発明による半導体装置は、差動データ信号を入力し、伝送用差動信号として出力する出力回路と、前記出力回路に入力する前記差動データ信号の一方を所定時間遅延させる第１の遅延回路と、前記第１の遅延回路の出力を反転する第１の反転回路と、第１，第２のＰＭＯＳトランジスタを直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタを直列に接続した第２の直列回路とを有し、前記第１の直列回路のソースを高電位点に接続し、前記第１の直列回路のドレインを前記第２の直列回路のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、前記差動データ信号の一方を前記第１の直列回路の第２のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第１のＮＭＯＳトランジスタのゲートに供給し、前記第１の反転回路からの所定時間遅延しかつ反転した差動データ信号の一方を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の伝送用差動信号の一方の出力端子を前記第１，第２の直列回路の直列接続点に接続し、その直列接続点に前記出力回路からの伝送用差動信号の一方を出力させることで、前記出力回路から出力される伝送用差動信号の一方に対してその信号の立上り，立下り時にプリエンファシスをかける第１のプリエンファシス回路と、前記出力回路に入力する前記差動データ信号の他方を所定時間遅延させる第２の遅延回路と、前記第２の遅延回路の出力を反転する第２の反転回路と、第３，第４のＰＭＯＳトランジスタを直列に接続した第３の直列回路と、第３，第４のＮＭＯＳトランジスタを直列に接続した第４の直列回路とを有し、前記第３の直列回路のソースを高電位点に接続し、前記第３の直列回路のドレインを前記第４の直列回路のドレインに接続し、前記第４の直列回路のソースを低電位点に接続し、前記差動データ信号の他方を前記第３の直列回路の第４のＰＭＯＳトランジスタのゲート及び前記第４の直列回路の第３のＮＭＯＳトランジスタのゲートに供給し、前記第２の反転回路からの所定時間遅延しかつ反転した差動データ信号の他方を前記第３の直列回路の第３のＰＭＯＳトランジスタのゲート及び前記第４の直列回路の第４のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の伝送用差動信号の他方の出力端子を前記第３，第４の直列回路の直列接続点に接続し、その直列接続点に前記出力回路からの伝送用差動信号の他方を出力させることで、前記出力回路から出力される伝送用差動信号の他方に対してその信号の立上り，立下り時にプリエンファシスをかける第２のプリエンファシス回路と、を具備したものである。
【００１８】
本発明のこのような構成によれば、線路長が長く高周波損失が大きくなる伝送線路を使用する場合でも、プリエンファシス回路を用い、且つ簡単な回路構成によって、伝送用差動信号の劣化を防ぎ、高品質な高速伝送が可能となる。
【００１９】
また、本発明による半導体装置は、差動データ信号を入力し、伝送用差動信号として出力する出力回路と、前記出力回路に入力する前記差動データ信号の一方を所定時間遅延させる第１の遅延回路と、第１，第２のＰＭＯＳトランジスタを直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタを直列に接続した第２の直列回路と、一方の入力端に前記第１の遅延回路からの所定時間遅延した一方の差動データ信号が入力され、他方の入力端にはイネーブル信号が入力される第１のナンド回路と、一方の入力端に前記第１の遅延回路からの所定時間遅延した一方の差動データ信号が入力され、他方の入力端には前記イネーブル信号を反転した信号が入力される第１のノア回路とを有し、前記第１の直列回路のソースを高電位点に接続し、前記第１の直列回路のドレインを前記第２の直列回路のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、前記差動データ信号の一方を前記第１の直列回路の第２のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第１のＮＭＯＳトランジスタのゲートに供給し、前記第１の反転回路からの所定時間遅延しかつ反転した差動データ信号の一方を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲート及び前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記第１のナンド回路の出力を前記第１の直列回路の第１のＰＭＯＳトランジスタのゲートに供給し、前記第１のノア回路の出力を前記第２の直列回路の第２のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の伝送用差動信号の一方の出力端子を前記第１，第２の直列回路の直列接続点に接続し、その直列接続点に前記出力回路からの伝送用差動信号の一方を出力させることで、前記出力回路から出力される伝送用差動信号の一方に対してその信号の立上り，立下り時にプリエンファシスをかける第１のプリエンファシス回路と、前記出力回路に入力する前記差動データ信号の他方を所定時間遅延させる第２の遅延回路と、第３，第４のＰＭＯＳトランジスタを直列に接続した第３の直列回路と、第３，第４のＮＭＯＳトランジスタを直列に接続した第４の直列回路と、一方の入力端に前記第２の遅延回路からの所定時間遅延した他方の差動データ信号が入力され、他方の入力端にはイネーブル信号が入力されるナンド回路と、一方の入力端に前記第２の遅延回路からの所定時間遅延した他方の差動データ信号が入力され、他方の入力端には前記イネーブル信号を反転した信号が入力される第２のノア回路とを有し、前記第３の直列回路のソースを高電位点に接続し、前記第３の直列回路のドレインを前記第４の直列回路のドレインに接続し、前記第４の直列回路のソースを低電位点に接続し、前記差動データ信号の他方を前記第３の直列回路の第４のＰＭＯＳトランジスタのゲート及び前記第４の直列回路の第３のＮＭＯＳトランジスタのゲートに供給し、前記第２の反転回路からの所定時間遅延しかつ反転した差動データ信号の他方を前記第３の直列回路の第３のＰＭＯＳトランジスタのゲート及び前記第４の直列回路の第４のＮＭＯＳトランジスタのゲートに供給し、前記第２のナンド回路の出力を前記第３の直列回路の第３のＰＭＯＳトランジスタのゲートに供給し、前記第２のノア回路の出力を前記第４の直列回路の第４のＮＭＯＳトランジスタのゲートに供給し、前記出力回路の伝送用差動信号の他方の出力端子を前記第３，第４の直列回路の直列接続点に接続し、その直列接続点に前記出力回路からの伝送用差動信号の他方を出力させることで、前記出力回路から出力される伝送用差動信号の他方に対してその信号の立上り，立下り時にプリエンファシスをかける第２のプリエンファシス回路と、を具備したものである。
【００２０】
本発明のこのような構成によれば、伝送用差動信号の立上り，立下り時にプリエンファシスをかけることで、レシーバ側での伝送信号の劣化を防ぎ、高品質の高速伝送を可能とする一方、プリエンファシスの有効又は無効に切り替えることが可能である。プリエンファシスを有効又は無効に切り替えることができるので、伝送線路が長く高周波損失が大きい場合にはプリエンファシスを有効とし、伝送線路が非常に短い場合などプリエンファシスを使うと逆に信号波形が歪んでしまう場合にはプリエンファシスを無効とすることができる。
【００２１】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【００２２】
図１は本発明の第１の実施の形態の半導体装置の回路図を示し、図２は図１の動作を説明する波形図である。図３はＬＶＤＳ回路の構成例を示す図である。
【００２３】
図１の実施の形態に示す半導体装置は、図３におけるドライバ１に相当する部分、すなわち、ＬＶＤＳの出力回路部分を対象としている。本実施の形態以降の他の実施の形態についても同様である。
【００２４】
図１の半導体装置は、入力端子１１に入力するデータ信号を入力し、互いに極性の反転した一対の差動データ信号を生成するデータ信号発生回路１０と、この反転関係の一対の差動データ信号を入力し、各差動データ信号に対応して、ラインＬ１，Ｌ２に互いに逆向きの信号電流を生成し、小振幅な第１，第２の伝送用差動信号（以下、小振幅差動信号という）として出力する出力回路２０と、この出力回路２０から出力される信号電流の値を設定するためのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｐ３のゲートに与えるバイアス電圧を生成するバイアス電圧作成回路３０と、前記出力回路２０からの第１の小振幅差動信号の立上り，立下り時にプリエンファシスをかけて出力する第１のプリエンファシス回路４０と、前記出力回路２０からの第２の小振幅差動信号の立上り，立下り時にプリエンファシスをかけて出力する第２のプリエンファシス回路５０と、を有して構成されている。
【００２５】
上記データ信号発生回路１０は、入力端子１１に対して、反転回路ＩＮＶ１，ＩＮＶ２の直列回路と、バッファＢＵＦ１及び反転回路ＩＮＶ３の直列回路とを、並列に接続して構成されている。反転回路ＩＮＶ１，ＩＮＶ２の直列回路からは正相のデータ信号が出力され、バッファＢＵＦ１及び反転回路ＩＮＶ３の直列回路からは逆相のデータ信号が出力される。
【００２６】
上記出力回路２０で、Ｐ１，Ｐ２は高電位ＶＤＤ側の電流スイッチング素子としての一対のＰＭＯＳトランジスタ、Ｎ１，Ｎ２は低電位ＧＮＤ側の電流スイッチング素子としての一対のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）である。ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに直列に接続し、ＰＭＯＳトランジスタＰ２のドレインはＮＭＯＳトランジスタＮ２のドレインに直列に接続している。又、ＰＭＯＳトランジスタＰ１，Ｐ２のソースは共に信号電流設定用のＰＭＯＳトランジスタＰ３のドレイン・ソースを介して高電位ＶＤＤ側に接続され、ＮＭＯＳトランジスタＮ１，Ｎ２のソースは共に出力電圧レベル（コモンモード電圧）を決定する負荷素子である抵抗Ｒ１を介して低電位ＧＮＤ側に接続されている。
【００２７】
上記バイアス電圧作成回路３０は、ＰＭＯＳトランジスタＰ４と、オペアンプＯＰ１と、可変基準電圧源Ｖｒｅｆと、電流決定用抵抗Ｒ２で構成され、ＰＭＯＳトランジスタＰ４のソースを高電位ＶＤＤ点に接続し、そのドレインを抵抗Ｒ２を介して低電位ＧＮＤ点に接続しかつオペアンプＯＰ１の＋端子に接続する一方、オペアンプＯＰ１の−端子を可変基準電圧源Ｖｒｅｆに接続し、可変基準電圧源Ｖｒｅｆの出力端を前記出力回路２０の信号電流設定用ＰＭＯＳトランジスタＰ３のゲートに接続した構成となっている。ここで、信号電流設定用ＰＭＯＳトランジスタＰ３のゲート電圧はバイアス電圧作成回路３０のオペアンプＯＰ１からの出力電圧によって設定される。
【００２８】
このバイアス電圧作成回路３０では、直流電源電圧ＶＤＤに基づいてＰＭＯＳトランジスタＰ４から抵抗Ｒ２を通して基準電位ＧＮＤ点に流れる電流によって抵抗Ｒ２に発生する電圧降下値が基準電圧源Ｖｒｅｆの電圧と等しくなるように、オペアンプＯＰ１からＰＭＯＳトランジスタＰ４に与えられるゲート電圧が制御される。その結果、基準電圧Ｖｒｅｆを調整することにより、オペアンプＯＰ１の出力電圧を可変設定、すなわち、信号電流設定用ＰＭＯＳトランジスタＰ３のゲートに供給されるバイアス電圧を可変設定することができる。
【００２９】
第１のプリエンファシス回路４０は、前記出力回路２０に入力する前記差動データ信号の一方を所定時間遅延させる第１の遅延回路を構成するバッファＢＵＦ２と、第１，第２のＰＭＯＳトランジスタＰ１１，Ｐ１２を直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタＮ１１，Ｎ１２を直列に接続した第２の直列回路とを有し、第１の直列回路（Ｐ１１，Ｐ１２）のソースを高電位ＶＤＤ点に接続し、第１の直列回路（Ｐ１１，Ｐ１２）のドレインを第２の直列回路（Ｎ１１，Ｎ１２）のドレインに接続し、第２の直列回路（Ｎ１１，Ｎ１２）のソースを低電位ＧＮＤ点に接続し、前記差動データ信号の一方を第１の直列回路（Ｐ１１，Ｐ１２）の第２のＰＭＯＳトランジスタＰ１２のゲート及び第２の直列回路（Ｎ１１，Ｎ１２）の第１のＮＭＯＳトランジスタＮ１１のゲートに供給している。さらに、第１の遅延回路であるバッファＢＵＦ２からの所定時間遅延した一方の差動データ信号Ｃを第１のナンド回路ＮＡＮＤ１の一方の入力端に入力し、この第１のナンド回路ＮＡＮＤ１の他方の入力端にはイネーブル信号ＥＮ１を入力し、第１のナンド回路ＮＡＮＤ１の出力を第１の直列回路（Ｐ１１，Ｐ１２）の第１のＰＭＯＳトランジスタＰ１１のゲートに供給し、第１の遅延回路であるバッファＢＵＦ２からの所定時間遅延した前記一方の差動データ信号Ｃを第１のノア回路ＮＯＲ１の一方の入力端に入力し、この第１のノア回路ＮＯＲ１の他方の入力端には前記イネーブル信号ＥＮ１を反転した信号／ＥＮ１を入力し、第１のノア回路ＮＯＲ１の出力を前記第２の直列回路（Ｎ１１，Ｎ１２）の第２のＮＭＯＳトランジスタＮ１２のゲートに供給する。そして、前記出力回路２０のＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの直列接続点を、プリエンファシス回路４０のＰＭＯＳトランジスタＰ１２のドレインとＮＭＯＳトランジスタＮ１１のドレインとの直列接続点に接続し、この接続点の端子４１を一方の差動データ信号電流の出力端子としている。プリエンファシス回路４０のＰＭＯＳトランジスタＰ１２のドレインとＮＭＯＳトランジスタＮ１１のドレインとの直列接続点に、前記出力回路２０からの小振幅差動信号電流の一方を出力させることで、出力回路２０から出力される小振幅差動信号の一方に対してその信号の立上り，立下り時にプリエンファシスをかける構成となっている。なお、第１のプリエンファシス回路４０は、上記イネーブル信号ＥＮ１がハイレベル（以下、Ｈレベル）に設定されているときプリエンファシス機能が有効に働き、イネーブル信号ＥＮ１がローレベル（以下、Ｌレベル）に設定されているときプリエンファシス機能が無効となり働かない。通常動作ではプリエンファシスを有効とするので、イネーブル信号ＥＮ１はＨレベルに設定されている。
【００３０】
同様に、第２のプリエンファシス回路５０は、前記出力回路２０に入力する前記差動データ信号の他方を所定時間遅延させる第２の遅延回路を構成するバッファＢＵＦ３と、第３，第４のＰＭＯＳトランジスタＰ２１，Ｐ２２を直列に接続した第３の直列回路と、第３，第４のＮＭＯＳトランジスタＮ２１，Ｎ２２を直列に接続した第４の直列回路とを有し、第３の直列回路（Ｐ２１，Ｐ２２）のソースを高電位ＶＤＤ点に接続し、第３の直列回路（Ｐ２１，Ｐ２２）のドレインを第４の直列回路（Ｎ２１，Ｎ２２）のドレインに接続し、第４の直列回路（Ｎ２１，Ｎ２２）のソースを低電位ＧＮＤ点に接続し、前記差動データ信号の他方を第３の直列回路の第４のＰＭＯＳトランジスタＰ２２のゲート及び第４の直列回路の第３のＮＭＯＳトランジスタＮ２１のゲートに供給している。さらに、第２の遅延回路であるバッファＢＵＦ３からの所定時間遅延した他方の差動データ信号を第２のナンド回路ＮＡＮＤ２の一方の入力端に入力し、第２のナンド回路ＮＡＮＤ２の他方の入力端にはイネーブル信号ＥＮ２を入力し、第２のナンド回路ＮＡＮＤ２の出力を前記第３の直列回路（Ｐ２１，Ｐ２２）の第３のＰＭＯＳトランジスタＰ２１のゲートに供給し、第２の遅延回路であるバッファＢＵＦ３からの所定時間遅延した他方の差動データ信号を第２のノア回路ＮＯＲ２の一方の入力端に入力し、第２のノア回路ＮＯＲ２の他方の入力端には前記イネーブル信号を反転した信号／ＥＮ２を入力し、第２のノア回路ＮＯＲ２の出力を前記第４の直列回路（Ｎ２１，Ｎ２２）の第４のＮＭＯＳトランジスタＮ２２のゲートに供給する。そして、前記出力回路２０のＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインとの直列接続点を、プリエンファシス回路５０のＰＭＯＳトランジスタＰ２２のドレインとＮＭＯＳトランジスタＮ２１のドレインとの直列接続点に接続し、この接続点の端子５１を他方の差動データ信号電流の出力端子としている。プリエンファシス回路５０のＰＭＯＳトランジスタＰ２２のドレインとＮＭＯＳトランジスタＮ２１のドレインとの直列接続点に、前記出力回路２０からの小振幅差動信号電流のもう一方を出力させることで、出力回路２０から出力されるもう一方の小振幅差動信号に対してその信号の立上り，立下り時にプリエファシスをかける構成となっている。なお、イネーブル信号ＥＮ２についても、前記イネーブル信号ＥＮ１と同様である。すなわち、第２のプリエンファシス回路５０は、上記イネーブル信号ＥＮ２がＨレベルに設定されているときプリエンファシス機能が有効に働き、イネーブル信号ＥＮ２がＬレベルに設定されているときプリエンファシス機能が無効となり働かない。通常動作ではプリエンファシスを有効とするので、イネーブル信号ＥＮ２はＨレベルに設定されている。
【００３１】
次に、図１の回路動作を、図２を参照して説明する。
【００３２】
データ入力端子１１には、図２（ａ）に示すようなＨ，Ｌレベル（‘０’，‘１’に対応）のデータ信号が入力し、データ信号発生回路１０に供給される。データ信号発生回路１０では、入力されたデータ信号が２つの反転回路ＩＮＶ１，ＩＮＶ２を通過することによって一定時間（例えば０．２ｎｓ）遅延して、図２（ｂ）に示すような正相のデータ信号として出力される一方、バッファＢＵＦ１及び反転回路ＩＮＶ３を通過することによって一定時間（例えば０．２ｎｓ）遅延して、逆相のデータ信号（図２（ｂ）の信号とは逆位相）となって出力される。従って、データ信号発生回路１０からは互いに位相が反対の一対の差動データ信号が出力されることになる。
【００３３】
差動データ信号の一方（正相信号）は出力回路２０のＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートに入力し、差動データ信号の他方（逆相信号）は出力回路２０のＰＭＯＳトランジスタＰ２のゲート及びＮＭＯＳトランジスタＮ２のゲートに入力する。
【００３４】
前述したように、出力回路２０の信号電流設定用ＰＭＯＳトランジスタＰ３のゲート電圧はバイアス電圧作成回路３０のオペアンプＯＰ１からの出力電圧によって設定されている。
【００３５】
出力回路２０は、入力された差動データ信号の正，逆相信号それぞれについてのＨ，Ｌレベル（電圧）に応じて、発生する信号電流の向きを変える機能を有している。すなわち、出力回路２０のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ゲートにＬレベルが印加されているときは、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２の各ゲートには逆相のＨレベルが印加されるので、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２がオンし、信号電流はＶＤＤの高電位電源→ＰＭＯＳトランジスタＰ１→ラインＬ１→出力端子４１→伝送線路３→レシーバ側の終端抵抗５（図３参照）→伝送線路４→出力端子５１→ラインＬ２→ＮＭＯＳトランジスタＮ２→出力電圧レベル設定用抵抗Ｒ１→低電位ＧＮＤ側と流れる。この時は、レシーバ側の終端抵抗５には図３の線路３側がプラス、線路４側がマイナスとなるように電圧を発生する。また、出力回路２０のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ゲートにＨレベルが印加されているときは、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２の各ゲートには逆相のＬレベルが印加されるので、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１がオンし、信号電流はＶＤＤの高電位電源→ＰＭＯＳトランジスタＰ２→ラインＬ２→出力端子５１→伝送線路４→レシーバ側の終端抵抗５（図３参照）→伝送線路３→出力端子４１→ラインＬ１→ＮＭＯＳトランジスタＮ１→出力電圧レベル設定用抵抗Ｒ１→低電位ＧＮＤ側と流れる。この時は、レシーバ側の終端抵抗５には図３の線路４側がプラス、線路３側がマイナスとなるように電圧を発生する。終端抵抗５の一端に発生する電圧の高低がレシーバ２でＨ，Ｌレベルとして検出されることにより、データ信号のＨ，Ｌレベルが伝送されることになるが、ドライバ１からレシーバ２へはデータ信号の内容が電流によってかつその電流の向きによって伝送されるので、振幅が非常に小さくしかも高速にスイッチングする（向きを変える）ことができる一方、伝送線路３，４の各抵抗を終端抵抗５の半分に設計することで容易にインピーダンスマッチングがとれ、反射波がなく明確な信号を高速に伝送できる。
【００３６】
図２で説明すれば、差動データ信号の一方Ｂ（図２（ｂ）参照）がＬレベルになっている期間には、信号電流は正方向の向き（図３の実線Ｉｓの方向）に流れ、差動データ信号の一方Ｂ（図２（ｂ）参照）がＨレベルになっている期間は、信号電流は負方向の向き（図３の破線Ｉｓの方向）に流れる。
【００３７】
次に、プリエンファシス回路４０，５０の動作について説明する。ここでは、イネーブル信号ＥＮ１，ＥＮ２はいずれもＨレベルに設定されているものとする。
【００３８】
第１，第２のプリエンファシス回路４０，５０によって、出力回路２０の出力端子４１に接続する伝送線路３，終端抵抗５，及び伝送線路４に信号電流の立上り，立下り時には大きな電流が付加され、プリエンファシスがかかる。第１，第２のプリエンファシス回路４０，５０は、そこに通過する信号電流の向きが互いに反対であるのみで、同様に動作するので、以下に第１のプリエンファシス回路４０の動作について説明する。
【００３９】
データ信号発生回路１０からの差動データ信号の一方（正相信号）Ｂ（図２（ｂ）参照）は第１のプリエンファシス回路４０のＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１１の各ゲートに入力される。
【００４０】
また、差動データ信号の一方（正相信号）Ｂ（図２（ｂ）参照）を第１の遅延回路であるバッファＢＵＦ２で一定時間（例えば０．２ｎｓ）遅延した信号Ｃ（図２（ｃ）参照）は、立上り時のプリエンファシスを有効又は無効にするためのナンド回路ＮＡＮＤ１の一方の入力端に入力しており、ナンド回路ＮＡＮＤ１のもう一方の入力端４２にイネーブル信号ＥＮ１（＝Ｈレベル）が供給されているのでナンド回路ＮＡＮＤ１の出力Ｄは図２（ｄ）に示すようになる。さらに、バッファＢＵＦ２で一定時間（例えば０．２ｎｓ）遅延した信号Ｃ（図２（ｃ）参照）は、立下り時のプリエンファシスを有効又は無効にするためのノア回路ＮＯＲ１の一方の入力端に入力しており、ノア回路ＮＯＲ１のもう一方の入力端４３にイネーブル信号／ＥＮ１（＝Ｌレベル）が供給されているのでノア回路ＮＯＲ１の出力Ｅは図２（ｅ）に示すようになる。信号Ｄと信号Ｅとは同様な信号波形であり、信号Ｃを反転した信号を各ゲート回路ＮＡＮＤ１，ＮＯＲ１で若干遅延した信号となっている。
【００４１】
差動データ信号の一方ＢがＨレベルの期間でかつノア回路ＮＯＲ１の出力信号ＥがＨレベルの期間は、信号電流の立下り時に相当し、ＮＭＯＳトランジスタＮ１１，Ｎ１２が同時にオンしているので、負方向の信号電流が伝送線路３から出力端子４１，ＮＭＯＳトランジスタＮ１１，Ｎ１２を経て基準電位ＧＮＤ側へ流れ出す結果、信号電流の立下り時に負方向の電流が増大してプリエンファシスがかかる。
【００４２】
また、差動データ信号の一方ＢがＬレベルの期間でかつナンド回路ＮＡＮＤ１の出力信号ＤがＬレベルの期間は、信号電流の立上り時に相当し、ＰＭＯＳトランジスタＰ１１，Ｐ１２が同時にオンしているので、正方向の信号電流に対して、電圧ＶＤＤの高電位電源からＰＭＯＳトランジスタＰ１１，Ｐ１２，出力端子４１を経て電流が付加される結果、信号電流の立上り時に正方向の電流が増大してプリエンファシスがかかる。
【００４３】
その結果、ドライバ１（図３参照）からは図４（ａ）に示すような立上り，立下り時にプリエンファシスのかかったドライバ出力が端子１ａ（４１），１ｂ（５１）に出力され、レシーバ２の終端抵抗５に検出（受信）される出力は図４（ｂ）に示すような鈍りのない出力信号が得られる。なお、図４（ｃ）は、プリエンファシスがかかっていない従来のドライバ出力（実線の波形）と、そのドライバ出力に対するレシーバ側の受信出力（点線の鈍った波形）とを示したものである。
【００４４】
第１の実施の形態によれば、伝送信号の立上り，立下り時にプリエンファシスをかけることで、レシーバ側での伝送信号の劣化を防ぎ、高品質の高速伝送を可能とする一方、プリエンファシスの有効又は無効に切り替えることが可能である。イネーブル信号ＥＮ１，ＥＮ２の双方をＨレベルとするかＬレベルとするかで、プリエンファシスを有効又は無効に切り替えることができるので、伝送線路が長く高周波損失が大きい場合にはプリエンファシスを有効とし、伝送線路が非常に短い場合などプリエンファシスを使うと逆に信号波形が歪んでしまう場合にはプリエンファシスを無効とすることができる。
【００４５】
また、例えば図３のようなＬＶＤＳＶ回路で、伝送線路３と伝送線路４とで、どちらか一方の線路の伝送信号にプリエンファシスをかけることが可能である。すなわち、イネーブル信号ＥＮ１，ＥＮ２のうちの一方をＨレベルとし、もう一方をＬレベルに設定することにより、必要に応じて一方の伝送線路の伝送信号にプリエンファシスをかけ、もう一方の伝送線路の伝送信号にはプリエンファシスをかけないようにすることもできる。
【００４６】
図５は本発明の第２の実施の形態の半導体装置の回路図を示し、図６は図５の動作を説明する波形図である。
【００４７】
図５において、図１と異なる点は、第１，第２のプリエンファシス回路の構成が異なっていることである。すなわち、図５の装置における第１，第２のプリエンファシス回路４０ａ，５０ａでは、プリエンファシスを有効又は無効にするためのナンド回路ＮＡＮＤ１，ＮＡＮＤ２及びノア回路ＮＯＲ１，ＮＯＲ２を削除し、常にプリエンファシスを有効に働くように構成したものである。従って、イネーブル信号ＥＮ１，ＥＮ２は不要である。その他の、データ信号発生回路１０、出力回路２０、バイアス電圧作成回路３０の構成については、図１と同様であるので説明を省略する。図１と同一部分には同一符号を付して説明する。
【００４８】
第１のプリエンファシス回路４０ａは、前記出力回路２０に入力する差動データ信号の一方Ｂを所定時間遅延させる第１の遅延回路を構成するバッファＢＵＦ２と、このバッファＢＵＦ２の出力を反転する第１の反転回路ＩＮＶ４と、第１，第２のＰＭＯＳトランジスタＰ１１，Ｐ１２を直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタＮ１１，Ｎ１２を直列に接続した第２の直列回路とを有し、第１の直列回路（Ｐ１１，Ｐ１２）のソースを高電位点に接続し、第１の直列回路（Ｐ１１，Ｐ１２）のドレインを第２の直列回路（Ｎ１１，Ｎ１２）のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、前記差動データ信号の一方Ｂを第１の直列回路（Ｐ１１，Ｐ１２）の第２のＰＭＯＳトランジスタＰ１２のゲート及び第２の直列回路（Ｎ１１，Ｎ１２）の第１のＮＭＯＳトランジスタＮ１１のゲートに供給し、第１の反転回路ＩＮＶ４からの反転した差動データ信号の一方Ｃを第１の直列回路（Ｐ１１，Ｐ１２）の第１のＰＭＯＳトランジスタＰ１１のゲート及び第２の直列回路（Ｎ１１，Ｎ１２）の第２のＮＭＯＳトランジスタＮ１２のゲートに供給し、前記出力回路２０の小振幅差動信号の一方の出力端子を第１，第２の直列回路の直列接続点に接続し、その直列接続点に前記出力回路２０からの小振幅差動信号の一方を出力させることで、前記出力回路２０から出力される小振幅差動信号の一方に対してその信号の立上り，立下り時にプリエンファシスをかける構成となっている。
【００４９】
また、第２のプリエンファシス回路５０ａは、前記出力回路２０に入力する差動データ信号の他方を所定時間遅延させる第２の遅延回路を構成するバッファＢＵＦ３と、このバッファＢＵＦ３の出力を反転する第２の反転回路ＩＮＶ５と、第３，第４のＰＭＯＳトランジスタＰ２１，Ｐ２２を直列に接続した第３の直列回路と、第３，第４のＮＭＯＳトランジスタＮ２１，Ｎ２２を直列に接続した第４の直列回路とを有し、第３の直列回路（Ｐ２１，Ｐ２２）のソースを高電位ＶＤＤ点に接続し、第３の直列回路（Ｐ２１，Ｐ２２）のドレインを第４の直列回路（Ｎ２１，Ｎ２２）のドレインに接続し、第４の直列回路（Ｎ２１，Ｎ２２）のソースを低電位ＧＮＤ点に接続し、前記差動データ信号の他方を第３の直列回路（Ｐ２１，Ｐ２２）の第４のＰＭＯＳトランジスタＰ２２のゲート及び第４の直列回路（Ｎ２１，Ｎ２２）の第３のＮＭＯＳトランジスタＮ２１のゲートに供給し、第２の反転回路ＩＮＶ５からの反転した差動データ信号の他方を第３の直列回路（Ｐ２１，Ｐ２２）の第３のＰＭＯＳトランジスタＰ２１のゲート及び第４の直列回路（Ｎ２１，Ｎ２２）の第４のＮＭＯＳトランジスタＮ２２のゲートに供給し、前記出力回路２０の小振幅差動信号の他方の出力端子を前記第３，第４の直列回路の直列接続点に接続し、その直列接続点に前記出力回路２０からの小振幅差動信号の他方を出力させることで、前記出力回路２０から出力される小振幅差動信号の他方に対してその信号の立上り，立下り時にプリエンファシスをかける構成となっている。
【００５０】
次に、図５の回路動作を図６を参照して説明する。
【００５１】
データ入力端子１１には、図６（ａ）に示すようなＨ，Ｌ（‘０’，‘１’に対応）レベルのデータ信号が入力され、データ信号発生回路１０に供給される。データ信号発生回路１０では、入力されたデータ信号が２つの反転回路ＩＮＶ１，ＩＮＶ２を通過することによって一定時間（例えば０．２ｎｓ）遅延して、図６（ｂ）に示すような正相のデータ信号Ｂとして出力される一方、バッファＢＵＦ１及び反転回路ＩＮＶ３を通過することによって一定時間（例えば０．２ｎｓ）遅延しかつ反転した逆相のデータ信号（図示しないが図６（ｂ）の信号とは逆位相の信号）となって出力される。従って、データ信号発生回路１０からは互いに位相が反対の一対の差動データ信号が出力されることになる。
【００５２】
差動データ信号の一方（正相信号）Ｂは出力回路２０のＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートに入力し、差動データ信号の他方（逆相信号）は出力回路２０のＰＭＯＳトランジスタＰ２のゲート及びＮＭＯＳトランジスタＮ２のゲートに入力する。
【００５３】
前述したように、出力回路２０の信号電流設定用ＰＭＯＳトランジスタＰ３のゲート電圧は、バイアス電圧作成回路３０のオペアンプＯＰ１からの出力電圧によって設定されている。
【００５４】
出力回路２０は、入力された差動データ信号の正，逆相信号それぞれについてのＨ，Ｌレベル（電圧）に応じて、発生する信号電流の向きを変える機能を有している。すなわち、出力回路２０のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ゲートにＬレベルが印加されているときは、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２の各ゲートには逆相のＨレベルが印加されるので、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２がオンし、信号電流はＶＤＤの高電位電源→ＰＭＯＳトランジスタＰ１→ラインＬ１→出力端子４１→伝送線路３→レシーバ側の終端抵抗５（図３参照）→伝送線路４→出力端子５１→ラインＬ２→ＮＭＯＳトランジスタＮ２→出力電圧レベル設定用抵抗Ｒ１→低電位ＧＮＤ側と流れる。この時は、レシーバ側の終端抵抗５には図３の線路３側がプラス、線路４側がマイナスとなるように電圧を発生する。
【００５５】
また、出力回路２０のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ゲートにＨレベルが印加されているときは、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２の各ゲートには逆相のＬレベルが印加されるので、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１がオンし、信号電流はＶＤＤの高電位電源→ＰＭＯＳトランジスタＰ２→ラインＬ２→出力端子５１→伝送線路４→レシーバ側の終端抵抗５（図３参照）→伝送線路３→出力端子４１→ラインＬ１→ＮＭＯＳトランジスタＮ１→出力電圧レベル設定用抵抗Ｒ１→低電位ＧＮＤ側と流れる。この時は、レシーバ側の終端抵抗５には図３の線路４側がプラス、線路３側がマイナスとなるように電圧を発生する。終端抵抗５の一端に発生する電圧の高低がレシーバ２でＨ，Ｌレベルとして検出されることにより、データ信号のＨ，Ｌレベルが伝送されることになるが、ドライバ１からレシーバ２へはデータ信号の内容が電流によってかつその電流の向きによってＨ，Ｌレベルとして伝送されるので、振幅が非常に小さくしかも高速にスイッチングする（向きを変える）ことができる一方、伝送線路３，４の各抵抗を終端抵抗５の半分に設計することで容易にインピーダンスマッチングがとれ、反射波がなく劣化の少ない高品質な信号を高速に伝送できる。
【００５６】
図６で説明すれば、差動データ信号の一方Ｂ（図６（ｂ）参照）がＬレベルになっている期間には、信号電流は正方向の向き（図３の実線Ｉｓの方向）に流れ、差動データ信号の一方Ｂ（図６（ｂ）参照）がＨレベルになっている期間は、信号電流は負方向の向き（図３の破線Ｉｓの方向）に流れる。
【００５７】
次に、プリエンファシス回路４０ａ，５０ａの動作について説明する。
【００５８】
第１，第２のプリエンファシス回路４０ａ，５０ａによって、出力回路２０の出力端子４１に接続する伝送線路３，終端抵抗５，及び伝送線路４に信号電流の立上り，立下り時には大きな電流が付加され、プリエンファシスがかかる。第１，第２のプリエンファシス回路４０ａ，５０ａは、そこに通過する信号電流の向きが互いに反対であるのみで、同様に動作するので、以下に第１のプリエンファシス回路４０ａの動作について説明する。
【００５９】
データ信号発生回路１０からの差動データ信号の一方（正相信号）Ｂ（図６（ｂ）参照）は、第１のプリエンファシス回路４０ａのＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１１の各ゲートに入力される。
【００６０】
また、差動データ信号の一方（正相信号）Ｂ（図６（ｂ）参照）を第１の遅延回路であるバッファＢＵＦ２及び反転回路ＩＮＶ４で一定時間（例えば０．２ｎｓ）遅延しかつ反転した信号／Ｃ（図６（ｃ）参照）は、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１２の各ゲートに入力している。
【００６１】
差動データ信号の一方ＢがＨレベルの期間でかつ信号ＣがＨレベルの期間は、信号電流の立下り時に相当し、ＮＭＯＳトランジスタＮ１１，Ｎ１２が同時にオンしているので、負方向の信号電流が伝送線路３から出力端子４１，ＮＭＯＳトランジスタＮ１１，Ｎ１２を経て基準電位ＧＮＤ側へ流れる結果、信号電流の立下り時に負方向の電流が増大してプリエンファシスがかかる。
【００６２】
また、差動データ信号の一方ＢがＬレベルの期間でかつ信号ＣがＬレベルの期間は、信号電流の立上り時に相当し、ＰＭＯＳトランジスタＰ１１，Ｐ１２が同時にオンしているので、正方向の信号電流に対して、電源電圧ＶＤＤの高電位電源からＰＭＯＳトランジスタＰ１１，Ｐ１２，出力端子４１を経て電流が付加される結果、信号電流の立上り時に正方向の電流が増大してプリエンファシスがかかる。
【００６３】
その結果、ドライバ１（図３参照）からは図４（ａ）に示すような立上り，立下り時にプリエンファシスのかかったドライバ出力が端子１ａ（４１），１ｂ（５１）に出力され、レシーバ２の終端抵抗５に検出（受信）される出力は図４（ｂ）に示すような鈍りのない出力信号が得られる。
【００６４】
第２の実施の形態によれば、第１の実施の形態のようにプリエンファシスを有効又は無効に切り替えることはできないが、ナンド回路及びノア回路を省略でき、回路構成が簡単になるという利点がある。線路長が長く高周波損失が大きくなる伝送線路を使用する場合でも、伝送用差動信号の劣化を防ぎ、高品質の高速伝送が可能となる。
【００６５】
以上述べた第１，第２の実施の形態は、本発明の特徴となるプリエンファシス回路を２相型のＬＶＤＳ回路における一対の差動信号それぞれに用いることによって２線伝送方式の伝送信号の劣化を防ぎ、高品質の高速伝送を可能としたものであった。
【００６６】
次に、１線伝送式の半導体装置について図７及び図８を参照して説明する。
【００６７】
図７は本発明の第３の実施の形態の半導体装置の回路図を示している。
【００６８】
図７の実施の形態では、図１の回路におけるバイアス電圧作成回路３０を省略してあり、図１の出力回路２０における信号電流設定用ＰＭＯＳトランジスタＰ３に代えて抵抗Ｒ３を用いている。また、図１におけるデータ信号発生回路１０は削除してある。更に、伝送線路４も削除されている。その他の構成は図１と同様となり、図１と同一部分には同一符号を付して説明する。
【００６９】
図７の半導体装置は、データ信号を入力し、伝送用信号を出力する出力回路２０ａと、出力回路からの信号の立上り，立下り時にプリエンファシスをかけるプリエンファシス回路４０ｂとを有して構成されている。
【００７０】
上記出力回路２０ａで、Ｐ１は高電位ＶＤＤ側の電流スイッチング素子としてのＰＭＯＳトランジスタ、Ｎ１は低電位ＧＮＤ側の電流スイッチング素子としてのＮＭＯＳトランジスタである。ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに直列に接続している。又、ＰＭＯＳトランジスタＰ１のソースは抵抗Ｒ３を介して高電位ＶＤＤ側に接続され、ＮＭＯＳトランジスタＮ１のソースは出力電圧レベル（コモンモード電圧）を決定する負荷素子である抵抗Ｒ１を介して低電位ＧＮＤ側に接続されている。なお、抵抗Ｒ１，Ｒ３を削除した構成も可能である。
【００７１】
プリエンファシス回路４０ｂは、前記出力回路２０ａに入力する前記データ信号Ｂを所定時間遅延させる遅延回路を構成するバッファＢＵＦ２と、第１，第２のＰＭＯＳトランジスタＰ１１，Ｐ１２を直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタＮ１１，Ｎ１２を直列に接続した第２の直列回路とを有し、第１の直列回路（Ｐ１１，Ｐ１２）のソースを高電位ＶＤＤ点に接続し、第１の直列回路（Ｐ１１，Ｐ１２）のドレインを第２の直列回路（Ｎ１１，Ｎ１２）のドレインに接続し、第２の直列回路（Ｎ１１，Ｎ１２）のソースを低電位ＧＮＤ点に接続し、前記データ信号Ｂを第１の直列回路（Ｐ１１，Ｐ１２）の第２のＰＭＯＳトランジスタＰ１２のゲート及び第２の直列回路（Ｎ１１，Ｎ１２）の第１のＮＭＯＳトランジスタＮ１１のゲートに供給している。さらに、遅延回路であるバッファＢＵＦ２からの所定時間遅延したデータ信号Ｃをナンド回路ＮＡＮＤ１の一方の入力端に入力し、このナンド回路ＮＡＮＤ１の他方の入力端にはイネーブル信号ＥＮ１を入力し、ナンド回路ＮＡＮＤ１の出力を第１の直列回路（Ｐ１１，Ｐ１２）の第１のＰＭＯＳトランジスタＰ１１のゲートに供給し、遅延回路であるバッファＢＵＦ２からの所定時間遅延した前記データ信号Ｃをノア回路ＮＯＲ１の一方の入力端に入力し、このノア回路ＮＯＲ１の他方の入力端には前記イネーブル信号ＥＮ１を反転した信号／ＥＮ１を入力し、ノア回路ＮＯＲ１の出力を前記第２の直列回路（Ｎ１１，Ｎ１２）の第２のＮＭＯＳトランジスタＮ１２のゲートに供給する。そして、前記出力回路２０ａのＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの直列接続点を、プリエンファシス回路４０ｂのＰＭＯＳトランジスタＰ１２のドレインとＮＭＯＳトランジスタＮ１１のドレインとの直列接続点に接続し、この接続点の端子４１をプリエンファシスをデータ信号の出力端子としている。プリエンファシス回路４０ｂのＰＭＯＳトランジスタＰ１２のドレインとＮＭＯＳトランジスタＮ１１のドレインとの直列接続点に、前記出力回路２０ａからのデータ信号電圧の一方を出力させることで、出力回路２０ａから出力されるデータ信号電圧に対してその信号の立上り，立下り時にプリエンファシスがかかる構成となっている。
【００７２】
図７の回路動作は、図２における（ｂ）〜（ｅ）の波形が、図７における信号Ｂ〜Ｅの波形と対応したものとなっている。すなわち、図７における動作を説明する波形図は、図２から図２（ａ）を削除したものとなっている。
【００７３】
入力端子１１に入力するデータ信号ＢがＬレベルであれば、出力回路２０ａにおけるＰＭＯＳトランジスタＰ１がオンし、信号ラインＬ１には電圧ＶＤＤに基づくＨレベルが出力され、また入力端子１１に入力するデータ信号ＢがＨレベルであれば、出力回路２０ａにおけるＮＭＯＳトランジスタＮ１がオンし、信号ラインＬ１には基準電位ＧＮＤに基づくＬレベルが出力される。ラインＬ１に出力されるデータ入力とは反転関係のデータ信号は、プリエンファシス回路４０ｂのＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１１の共通接続点（共通ドレイン）に接続した出力端子４１を経て伝送線路３へ出力される。
【００７４】
次に、プリエンファシス回路４０ｂの動作について説明する。
【００７５】
プリエンファシス回路４０ｂによって、出力回路２０ａの出力端子４１に接続する伝送線路３は、信号電圧の立上り，立下り時に電源電圧ＶＤＤ，基準電位ＧＮＤに接続され、プルアップ，プルダウンの形でプリエンファシスがかかる。
【００７６】
入力端子１１からのデータ信号Ｂ（図２（ｂ）参照）はプリエンファシス回路４０ｂのＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１１の各ゲートに入力される。
【００７７】
また、データ信号Ｂ（図２（ｂ）参照）を遅延回路であるバッファＢＵＦ２で一定時間（例えば０．２ｎｓ）遅延した信号Ｃ（図２（ｃ）参照）は、立上り時のプリエンファシスを有効又は無効にするためのナンド回路ＮＡＮＤ１の一方の入力端に入力しており、ナンド回路ＮＡＮＤ１のもう一方の入力端４２にイネーブル信号ＥＮが供給されている時はナンド回路ＮＡＮＤ１の出力Ｄは図２（ｄ）に示すようになる。さらに、バッファＢＵＦ２で一定時間（例えば０．２ｎｓ）遅延した信号Ｃ（図２（ｃ）参照）は、立下り時のプリエンファシスを有効又は無効にするためのノア回路ＮＯＲ１の一方の入力端に入力しており、ノア回路ＮＯＲ１のもう一方の入力端４３にイネーブル信号／ＥＮが供給されている時はノア回路ＮＯＲ１の出力Ｅは図２（ｅ）に示すようになる。信号Ｄと信号Ｅとは同様な信号波形であり、信号Ｃを反転した信号を若干遅延した信号となっている。
【００７８】
データ信号ＢがＨレベルの期間でかつノア回路ＮＯＲ１の出力信号ＥがＨレベルの期間は、信号電圧の立下り期間に相当し、ＮＭＯＳトランジスタＮ１１，Ｎ１２が同時にオンしているので、信号ラインＬ１がＮＭＯＳトランジスタＮ１１，Ｎ１２を経て基準電位ＧＮＤ側へ接続される結果、信号電圧の立下り時に基準電位ＧＮＤへプルダウンされてプリエンファシスがかかる。
【００７９】
また、データ信号ＢがＬレベルの期間でかつナンド回路ＮＡＮＤ１の出力信号ＤがＬレベルの期間は、信号電圧の立上り期間に相当し、ＰＭＯＳトランジスタＰ１１，Ｐ１２が同時にオンしているので、信号ラインＬ１がＰＭＯＳトランジスタＰ１１，Ｐ１２を経て高電位ＶＤＤ側へ接続される結果、信号電圧の立上り時に電源電圧ＶＤＤへプルアップされてプリエンファシスがかかる。
【００８０】
第３の実施の形態によれば、単線式の信号伝送を行うドライバ回路においても、データ信号の立上り，立下り時にプリエンファシスをかけて伝送することで、受信側での信号劣化を防ぎ、高品質の高速伝送が可能となる。また、プリエンファシスを有効又は無効に切り替えることができるので、伝送線路が長く高周波損失大きい場合にはプリエンファシスを有効とし、伝送線路が非常に短い場合などプリエンファシスを使うと逆に信号波形が歪んでしまう場合にはプリエンファシスを無効とすることができる。
【００８１】
図８は本発明の第４の実施の形態の半導体装置の回路図を示している。
【００８２】
図８において、図７と異なる点は、プリエンファシス回路の構成が異なっていることである。出力回路２０ａについては、図７と同様である。図７と同一部分には同一符号を付して説明する。
【００８３】
図８の装置では、プリエンファシスを有効又は無効にするためのナンド回路ＮＡＮＤ１及びノア回路ＮＯＲ１を削除した構成とするものである。
【００８４】
すなわち、プリエンファシス回路４０ｃは、前記出力回路２０ａに入力するデータ信号Ｂを所定時間遅延させる遅延回路を構成するバッファＢＵＦ２と、このバッファＢＵＦ２の出力を反転する反転回路ＩＮＶ４と、第１，第２のＰＭＯＳトランジスタＰ１１，Ｐ１２を直列に接続した第１の直列回路と、第１，第２のＮＭＯＳトランジスタＮ１１，Ｎ１２を直列に接続した第２の直列回路とを有し、第１の直列回路（Ｐ１１，Ｐ１２）のソースを高電位点に接続し、第１の直列回路（Ｐ１１，Ｐ１２）のドレインを第２の直列回路（Ｎ１１，Ｎ１２）のドレインに接続し、前記第２の直列回路のソースを低電位点に接続し、前記差動データ信号の一方Ｂを第１の直列回路（Ｐ１１，Ｐ１２）の第２のＰＭＯＳトランジスタＰ１２のゲート及び第２の直列回路（Ｎ１１，Ｎ１２）の第１のＮＭＯＳトランジスタＮ１１のゲートに供給し、反転回路ＩＮＶ４からの反転したデータ信号Ｃを第１の直列回路（Ｐ１１，Ｐ１２）の第１のＰＭＯＳトランジスタＰ１１のゲート及び第２の直列回路（Ｎ１１，Ｎ１２）の第２のＮＭＯＳトランジスタＮ１２のゲートに供給し、前記出力回路２０ａのデータ信号電圧の出力端子を第１，第２の直列回路の直列接続点に接続し、その直列接続点に前記出力回路２０ａからのデータ信号電圧を出力させることで、前記出力回路２０ａから出力されるデータ信号電圧に対してその信号の立上り，立下り時にプリエンファシスがかかる構成となっている。
【００８５】
図８の回路動作は、図６における（ｂ），（ｃ）の波形が、図８における信号Ｂ，Ｃの波形と対応したものとなっている。すなわち、図８における動作を説明する波形図は、図６から図６（ａ）を削除したものとなっている。
【００８６】
入力端子１１に入力するデータ信号ＢがＬレベルであれば、出力回路２０ａにおけるＰＭＯＳトランジスタＰ１がオンし、信号ラインＬ１には電圧ＶＤＤに基づくＨレベルが出力され、また入力端子１１に入力するデータ信号ＢがＨレベルであれば、出力回路２０ａにおけるＮＭＯＳトランジスタＮ１がオンし、信号ラインＬ１には基準電位ＧＮＤに基づくＬレベルが出力される。ラインＬ１に出力されるデータ入力とは反転関係となったデータ信号は、プリエンファシス回路４０ｂのＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１１の共通接続点（共通ドレイン）に接続した出力端子４１を経て伝送線路３へ出力される。
【００８７】
次に、プリエンファシス回路４０ｃの動作について説明する。
【００８８】
プリエンファシス回路４０ｃによって、出力回路２０ａの出力端子４１に接続する伝送線路３は、信号電圧の立上り，立下り時に電源電圧ＶＤＤ，基準電位ＧＮＤに接続され、プルアップ，プルダウンの形でプリエンファシスがかかる。
【００８９】
入力端子１１からのデータ信号Ｂ（図６（ｂ）参照）はプリエンファシス回路４０ｃのＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１１の各ゲートに入力される。
【００９０】
また、データ信号Ｂ（図６（ｂ）参照）を遅延回路であるバッファＢＵＦ２及び反転回路ＩＮＶ４で一定時間（例えば０．２ｎｓ）遅延しかつ反転した信号／Ｃ（図６（ｃ）参照）は、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１の各ゲートに入力している。
【００９１】
データ信号ＢがＨレベルの期間でかつ信号／Ｃ（図６（ｃ）参照）がＨレベルの期間は、信号電圧の立下り期間に相当し、ＮＭＯＳトランジスタＮ１１，Ｎ１２が同時にオンしているので、信号ラインＬ１がＮＭＯＳトランジスタＮ１１，Ｎ１２を経て基準電位ＧＮＤ側へ接続される結果、信号電圧の立下り時に基準電位ＧＮＤへプルダウンされてプリエンファシスがかかる。
【００９２】
また、データ信号ＢがＬレベルの期間でかつ信号／Ｃ（図６（ｃ）参照）がＬレベルの期間は、信号電圧の立上り期間に相当し、ＰＭＯＳトランジスタＰ１１，Ｐ１２が同時にオンしているので、信号ラインＬ１がＰＭＯＳトランジスタＰ１１，Ｐ１２を経て高電位ＶＤＤ側へ接続される結果、信号電圧の立上り時に電源電圧ＶＤＤへプルアップされてプリエンファシスがかかる。
【００９３】
第４の実施の形態によれば、単線式の信号伝送を行うドライバ回路において、第３の実施の形態のようにプリエンファシスを有効又は無効に切り替えることはできないが、ナンド回路及びノア回路を省略でき、回路構成が簡単になるという利点がある。線路長が長く高周波損失が大きくなる伝送線路を使用する場合でも、データ信号の立上り，立下り時にプリエンファシスをかけて伝送することで、受信側での信号劣化を防ぎ、高品質な高速伝送が可能となる。
【００９４】
以上述べた第３，第４の実施の形態は、本発明の特徴となるプリエンファシス回路を一相型のドライバ回路におけるデータ信号に用いることによって単線伝送方式での伝送信号の劣化を防ぎ、高品質の高速伝送を可能とする。
【００９５】
以上述べたように本発明によれば、伝送線の路が長くなっても、スイッチング時のドライバ出力波形が鈍ることなく、高速データ伝送を可能とする半導体装置を提供することが可能となる。
【００９６】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の回路図。
【図２】図１の動作を説明する波形図。
【図３】ＬＶＤＳ回路の構成例を示す図。
【図４】本発明の効果を説明する図。
【図５】本発明の第２の実施の形態の半導体装置の回路図。
【図６】図６は図５の動作を説明する波形図。
【図７】本発明の第３の実施の形態の半導体装置の回路図。
【図８】本発明の第４の実施の形態の半導体装置の回路図。
【符号の説明】
１０…データ信号発生回路、２０，２０ａ…出力回路、４０，４０ａ…第１のプリエンファシス回路、４０ｂ，４０ｃ…プリエンファシス回路、５０，５０ａ…第２のプリエンファシス回路。
【図１】
2004312614.tif 000003
【図２】
2004312614.tif 000004
【図３】
2004312614.tif 000005
【図４】
2004312614.tif 000006
【図５】
2004312614.tif 000007
【図６】
2004312614.tif 000008
【図７】
2004312614.tif 000009
【図８】
2004312614.tif 000010