(57)【要約】【課題】簡易な構成でモータの影響を受け難いモータ駆動回路を提供する。【解決手段】ｎチャンネルのスイッチング素子をトーテムポール接続した駆動部を複数並列に接続し、各駆動部からモータＭ３へ電力供給を行なうモータ駆動回路である。このｎチャンネルのスイッチング素子のうち、上アーム側のｎチャンネルスイッチング素子Ｑ１０、Ｑ１３に、ｐチャンネルスイッチング素子Ｑ９、Ｑ１２が縦続接続されている。このｐチャンネルスイッチング素子Ｑ９、Ｑ１２は前記ｎチャンネルスイッチング素子Ｑ１０、Ｑ１３よりも低電力用である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ｎチャンネルのスイッチング素子をトーテムポール接続した出力段を複数並列に接続し、各出力段からモータへ電力供給を行なうモータ駆動回路であって、
前記ｎチャンネルのスイッチング素子のうち、上アーム側のｎチャンネルスイッチング素子に、ｐチャンネルスイッチング素子が縦続接続され、
このｐチャンネルスイッチング素子は前記ｎチャンネルスイッチング素子よりも低電力用であることを特徴とするモータ駆動回路。
【請求項２】
ｐチャンネルスイッチング素子のゲートと、下アーム側のｎチャンネルスイッチング素子のゲートとを接続して入力とし、インバータ回路を構成することを特徴とする請求項１に記載のモータ駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モータ駆動回路に関するものである。特に、簡易な回路構成にて、モータの影響を受けることなくモータ制御が行なえるモータ駆動回路に関するものである。
【０００２】
【従来の技術】
従来から知られているモータ駆動回路として、図３に示すように、ｐチャンネルのＦＥＴ（Ｑ１、Ｑ３）（電界効果トランジスタ）とｎチャンネルのＦＥＴ（Ｑ２、Ｑ４）とをトーテムポール接続した出力段を複数設けてモータＭ１を駆動する回路が知られている（例えば特許文献１）。
【０００３】
この駆動回路では、ドレインが電源側になるＦＥＴ、つまり上アーム側に位置するＦＥＴ（Ｑ１、Ｑ３）がｐチャンネルであるため、電源電圧ＶＣＣを基準にマイナスのゲート電圧ＶＧが加えられ、下側のｎチャンネルＦＥＴ（Ｑ２、Ｑ４）はＧＮＤを基準にプラスのゲート電圧が加えられる。そして、入力Ｇ１と入力Ｇ２とを接続して入力すると、一般的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路が形成される。この構成では、上下対称な回路構成が実現できて、モータ駆動回路を構成しやすい。
【０００４】
その他、図４に示すように、ｎチャンネルのＦＥＴ（Ｑ５、Ｑ７）とｎチャンネルのＦＥＴ（Ｑ６、Ｑ８）とをトーテムポール接続した駆動部を複数設けてモータＭ２を駆動する回路も知られている（例えば特許文献２）。
【０００５】
【特許文献１】特開２００１−２９８９８１号公報
【０００６】
【特許文献２】特開２００２−２４７８８３号公報
【０００７】
【発明が解決しようとする課題】
しかし、図３に示す駆動回路では、ｐチャンネルのＦＥＴ（Ｑ１、Ｑ３）とｎチャンネルのＦＥＴ（Ｑ２、Ｑ４）とを組み合わせてＣＭＯＳと呼ばれる構成を形成するため、ｐチャンネルのＦＥＴ（Ｑ１、Ｑ３）を必要とする。ｐチャンネルのＦＥＴは大電力用のデバイスが製造しにくいため、通常の大電力用ＭＯＳ−ＦＥＴはｎチャンネルのＦＥＴしか入手できず、ｐチャンネルのＦＥＴは入手が困難である。
【０００８】
また、図４に示す駆動回路では、トーテムポール接続した上アーム側のＦＥＴ（Ｑ５、Ｑ７）のバイアス電圧（ゲート・ソース間電圧）が負荷に流れる電流により変化するので、ゲートにかける電圧を設定しにくい。この構成では、ｎチャンネルのＦＥＴ（Ｑ５、Ｑ７）とｎチャンネルのＦＥＴ（Ｑ６、Ｑ８）とをトーテムポール接続して図３と同様の回路を構成している。その場合、下アーム側のＦＥＴ（Ｑ６、Ｑ８）のゲート電圧はＧＮＤを基準に設定できるので図３の回路と同様であるが、上アーム側のＦＥＴ（Ｑ５、Ｑ７）のゲート電圧はモータＭ２に接続された端子が基準になるため、モータＭ２に流れる電流により変化してしまい、ゲート電圧の設定が困難になる。一般に、ゲート電圧はパルス制御によりＯＮ・ＯＦＦ信号として設定するので、設定できないわけではないが、ゲート電圧の制御回路が複雑になる。その上、高速スイッチング時の電圧の上昇時間ｔｒと下降時間ｔｆの波形は非対称となり、高速化の改善からも好ましくない。
【０００９】
従って、本発明の主目的は、簡易な構成でモータの影響を受け難いモータ駆動回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、大電力用のｎチャンネルスイッチング素子に低電力用のｐチャンネルスイッチング素子を組み合わせて擬似的に上下対象の回路を構成することで上記の目的を達成する。
【００１１】
すなわち、本発明は、ｎチャンネルのスイッチング素子をトーテムポール接続した駆動部を複数並列に接続し、各駆動部からモータへ電力供給を行なうモータ駆動回路である。このｎチャンネルのスイッチング素子のうち、上アーム側のｎチャンネルスイッチング素子に、ｐチャンネルスイッチング素子が縦続接続されている。そして、このｐチャンネルスイッチング素子は前記ｎチャンネルスイッチング素子よりも低電力用であることを特徴とする。
【００１２】
ｐチャンネルスイッチング素子を上アーム側のｎチャンネルスイッチング素子に縦続接続し、ｎチャンネルのスイッチング素子のゲートとソース間に抵抗を介在しておく。これにより、ｐチャンネルスイッチング素子のゲートとＶＣＣとの間のゲート電圧により、抵抗に流れる電流が規定される。そのため、モータ負荷によらず、上アーム側の大電力用ｎチャンネルスイッチング素子のゲート・ソース間電圧を規定することができる。
【００１３】
また、ｐチャンネルスイッチング素子は低電力用途のものでよいため、入手も容易にできる。
【００１４】
さらに、上アーム側におけるｐチャンネルスイッチング素子、ｎチャンネルスイッチング素子および抵抗を一括して見ればｐチャンネル大電力スイッチング素子と考えられるため、擬似的に上下対称の回路構成を形成できる。
【００１５】
上記のモータ駆動回路は、インバータを構成することもできる。すなわち、ｐチャンネルスイッチング素子のゲートと、下アーム側のｎチャンネルスイッチング素子のゲートとを接続して入力とすれば、ＣＭＯＳインバータ回路を構成することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
図１は本発明によるモータ駆動回路の回路図である。
この回路では、一対の大電力用ｎチャンネルＭＯＳ−ＦＥＴ（Ｑ１０、Ｑ１１、Ｑ１３、Ｑ１４）をトーテムポール接続したものを２組並列に接続し、各トーテムポール出力よりモータＭ３に電力を供給する。各ｎチャンネルＦＥＴ（Ｑ１０、Ｑ１１、Ｑ１３、Ｑ１４）にはダイオードが並列接続されている。その際、いわゆる上アーム側のｎチャンネルＦＥＴ（Ｑ１０、Ｑ１３）に小信号用のｐチャンネルＦＥＴ（Ｑ９、Ｑ１２）を縦続接続する。つまり、上アームにおけるｎチャンネルＦＥＴ（Ｑ１０、Ｑ１３）のゲートにｐチャンネルＦＥＴ（Ｑ９、Ｑ１２）のソースを接続する。ここではｐチャンネルＦＥＴ（Ｑ９、Ｑ１２）として接合ゲート型ＦＥＴを用いた。そして、ｐチャンネルＦＥＴ（Ｑ９、Ｑ１２）のソースとｎチャンネルＦＥＴ（Ｑ１０、Ｑ１３）のソースとの間に抵抗Ｒ１、Ｒ２を介在させる。
【００１７】
このような回路は、図４に示す従来のモータ駆動回路にｐチャンネルのＦＥＴ（Ｑ９、Ｑ１２）を追加した構成といえる。この構成では、ｐチャンネルＦＥＴ（Ｑ９、Ｑ１２）のゲートとＶＣＣとの間のゲート電圧ＶＧ１により、抵抗Ｒ１、Ｒ２に流れる電流が規定されるため、モータ負荷によらず、上側の大電力用ｎチャンネルＦＥＴのゲート・ソース間電圧ＶＧ２が規定される。
【００１８】
この本発明回路であれば、上アーム側のＦＥＴ（Ｑ１０、Ｑ１３）はＶＣＣを基準にマイナス電圧をｐチャンネルＦＥＴ（Ｑ９、Ｑ１２）を経て印加し、下アーム側のＦＥＴ（Ｑ１１、Ｑ１４）にはＧＮＤを基準にゲート電圧を印加することができ、擬似的に上下対称な回路として構成することができる。
【００１９】
従って、制御回路の構成が容易になり、高速スイッチング時の電圧の上昇時間ｔｒ・下降時間ｔｆも負荷となるモータの影響を受けにくくなり、良好なモータ駆動特性を得ることができる。
【００２０】
ＦＥＴ（Ｑ９）の増幅率をｇｍとして上側のＦＥＴ（Ｑ１０）に与えられるゲート電圧は、変化電圧ΔＶで表現すると、
ΔＶＧ２＝ΔＶＧ１・ｇｍ・Ｒ１
で与えられる。
【００２１】
ｇｍ・Ｒ１＝１となるようにｇｍとＲ１を選べば、入力Ｇ８の変化がそのままＦＥＴ（Ｑ１０）のゲートに加えることができる。また、Ｒ１の値を最適化することにより、ＦＥＴ（Ｑ９）のｇｍと併せて調整することも可能である。
ＦＥＴ（Ｑ９、Ｑ１２）により生成される抵抗Ｒ１、Ｒ２の両端のＦＥＴ（Ｑ１０、Ｑ１３）に対するドレイン−ゲート間のバイアス電圧は、ＦＥＴ（Ｑ９、Ｑ１２）の飽和領域（定電流特性の領域）を使うことにより、抵抗Ｒ１、Ｒ２に流れる一定電流により、一定電圧を印加することができるので、入力Ｇ８（Ｇ１０）に与えられるゲート電圧により一定の電圧を印加することができる。
【００２２】
また、小信号用のｐチャンネルＦＥＴ（Ｑ９、Ｑ１２）と大電力用ＦＥＴ（Ｑ１０、Ｑ１３）と抵抗Ｒ１、Ｒ２を含めて考えると、ｐチャンネル大電力ＦＥＴと考えられるため、入力Ｇ８（Ｇ１０）と入力Ｇ９（入力Ｇ１１）とを接続して模擬的にＣＭＯＳインバータ回路を構成することも可能である。
【００２３】
さらに、３相交流モータのインバータ回路としては、図２に示す構成が挙げられる。ここでは、さらにｎチャンネルＦＥＴ（Ｑ１６、Ｑ１７）、ｐチャンネルＦＥＴ（Ｑ１５）および抵抗Ｒ３の組み合わせをもう一組追加している。そして、ｐチャンネルスイッチングＦＥＴ（Ｑ９、Ｑ１２、Ｑ１５）のゲートと、下アーム側のｎチャンネルＦＥＴ（Ｑ１１、Ｑ１４、Ｑ１７）のゲートとを接続して入力とすれば、ＣＭＯＳインバータを構成することができる。このようなインバータは、制御回路からＰＷＭ信号が送られ、モータＭへ供給する電力の制御を行うことができる。
【００２４】
【発明の効果】
以上説明したように、本発明駆動回路によれば、次の効果を奏することができる。
【００２５】
ｐチャンネルスイッチング素子を上アーム側のｎチャンネルスイッチング素子に縦続接続することで、ｐチャンネルスイッチング素子のゲートとＶＣＣとの間のゲート電圧により、抵抗に流れる電流が規定される。そのため、モータ負荷によらず、上アーム側の大電力用ｎチャンネルスイッチング素子のゲート・ソース間電圧を規定することができる。
【００２６】
ｐチャンネルスイッチング素子は低電力用途のものでよいため、入手も容易にできる。
【００２７】
上アーム側におけるｐチャンネルスイッチング素子、ｎチャンネルスイッチング素子および抵抗を一括して見ればｐチャンネル大電力スイッチング素子と考えられるため、擬似的に上下対称の回路構成を形成できる。
【００２８】
ｐチャンネルスイッチング素子のゲートと、下アーム側のｎチャンネルスイッチング素子のゲートとを接続して入力とすれば、ＣＭＯＳインバータ回路を構成することができる。
【図面の簡単な説明】
【図１】本発明モータ駆動回路の回路図である。
【図２】本発明モータ駆動回路でインバータを構成した回路図である。
【図３】従来のモータ駆動回路図である。
【図４】従来のモータ駆動回路図である。
【符号の説明】
Ｑ２、Ｑ４、Ｑ５〜Ｑ８、Ｑ１０、Ｑ１１、Ｑ１３、Ｑ１４、Ｑ１６、Ｑ１７  ｎチャンネルＦＥＴ
Ｑ１、Ｑ３、Ｑ９、Ｑ１２、Ｑ１５  ｐチャンネルＦＥＴ
Ｒ１、Ｒ２  抵抗
Ｇ１〜Ｇ１３  入力
Ｍ、Ｍ１、Ｍ２、Ｍ３  モータ
【図１】
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【図２】
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【図３】
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【図４】
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