(57)【要約】【課題】レベルシフト回路４２Ｕ，４２Ｄを内蔵するＭＯＳゲート駆動用パワーＩＣ４において、下アーム主ＩＧＢＴ２２のＯＦＦに伴うＡ点のフローティング電位の大きなｄＶ／ｄｔにより、上アームの異常検出信号をアース電位を基準とする下アーム回路部に伝達する際の誤動作を防止し、安定したパワーＩＣを提供すること。【解決手段】ＭＯＳゲート駆動用パワーＩＣのレベルシフトダウン回路４２Ｄに、下アームの主ＩＧＢＴ２２と同期的にＯＮ／ＯＦＦする高圧ＮＭＯＳ１３を挿入し、フローティング電位が低い期間中、すなわち下アームの主スイッチング素子２２のＯＮ期間のみに、上アームの異常検出信号を下アーム用回路へ伝達する。【選択図】  図２
2004304929.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された上下アームの主スイッチング素子に対して、ゲート駆動回路から、フローティング電位基準の上アームのゲート駆動信号と、アース電位基準の下アームのゲート駆動信号を出力するとともに、前記ゲート駆動回路内の上アーム用回路の電源を用いて上アームの異常を検出し、この異常信号をアース電位基準の回路部へ伝達する機能を持つゲート駆動方法において、前記上アーム用回路で前記異常信号を保持するステップと、この保持された異常信号を、下アームの主スイッチング素子のオン期間に前記アース電位基準の回路部へ伝達するステップを備えたことを特徴とするゲート駆動方法。
【請求項２】
直列接続された上下アームの主スイッチング素子に対して、ゲート駆動回路から、フローティング電位基準の上アームのゲート駆動信号と、アース電位基準の下アームのゲート駆動信号を出力するとともに、前記ゲート駆動回路内の上アーム用回路の電源を用いて上アームの異常を検出し、この異常信号をアース電位基準の回路部へ伝達する機能を持つゲート駆動方法において、前記上アーム用回路で前記異常信号を保持するステップと、下アームの主スイッチング素子のオフ期間に前記異常信号の伝達径路を高耐圧スイッチング素子でブロックするステップと、下アームの主スイッチング素子のオン期間に前記ブロックを解除するステップを備えたことを特徴とするゲート駆動方法。
【請求項３】
直列接続された上下アームの主スイッチング素子に対して、ゲート駆動回路から、フローティング電位基準の上アームのゲート駆動信号と、アース電位基準の下アームのゲート駆動信号を出力するとともに、前記ゲート駆動回路内の上アーム用回路の電源を用いて上アームの異常を検出し、この異常信号をアース電位基準の回路部へ伝達する機能を持つゲート駆動方法において、前記上アーム用回路で前記異常信号を保持するステップと、下アームの主スイッチング素子のオフ期間に前記異常信号の伝達径路を高耐圧スイッチング素子でブロックするステップと、下アームの主スイッチング素子のオン期間に前記ブロックを解除し前記異常信号を前記アース電位基準の回路部へ伝達するステップと、この伝達された信号と、下アームの主スイッチング素子のオン期間を表わす信号との論理積に基いて外部へ異常信号を出力するステップとを含むことを特徴とするゲート駆動方法。
【請求項４】
請求項１〜３のいずれかにおいて、下アームの主スイッチング素子へのオン信号と、フローティング電位の低下を表わす信号との論理積に基いて、この主スイッチング素子のオン期間を判定することを特徴とするゲート駆動方法。
【請求項５】
直列接続された上下アームの主スイッチング素子に対して、ゲート駆動回路から、フローティング電位基準の上アームのゲート駆動信号と、アース電位基準の下アームのゲート駆動信号を出力するとともに、前記ゲート駆動回路内の上アーム用回路の電源を用いて上アームの異常を検出する異常検出部と、この異常検出信号をアース電位基準の回路部へ伝達する伝達径路を有するゲート駆動回路において、前記上アーム用回路で前記異常検出信号を保持し前記伝達径路へ出力する異常信号保持部と、前記伝達径路中に接続された高耐圧スイッチング素子と、下アームの主スイッチング素子のオン／オフと同期的に前記高耐圧スイッチング素子をオン／オフ制御する制御部を備えたことを特徴とするゲート駆動回路。
【請求項６】
直列接続された上下アームの主スイッチング素子に対して、ゲート駆動回路から、フローティング電位基準の上アームのゲート駆動信号と、アース電位基準の下アームのゲート駆動信号を出力するとともに、前記ゲート駆動回路内の上アーム用回路の電源を用いて上アームの異常を検出する異常検出部と、この異常検出信号をアース電位基準の回路部へ伝達する伝達径路を有するゲート駆動回路において、前記上アーム用回路で前記異常検出信号を保持し前記伝達径路へ出力する異常信号保持部と、前記伝達径路中に接続された高耐圧スイッチング素子と、フローティング電位の低下時に前記高耐圧スイッチング素子をオンさせる制御部を備えたことを特徴とするゲート駆動回路。
【請求項７】
請求項５又は６において、前記異常信号保持部の出力に応じて、前記伝達径路をスイッチングする低耐圧スイッチング素子と、この低耐圧スイッチング素子に並列接続された定電圧素子を備えたことを特徴とするゲート駆動回路。
【請求項８】
請求項５〜７のいずれかにおいて、前記高耐圧スイッチング素子は、高耐圧ＮＭＯＳスイッチング素子であることを特徴とするゲート駆動回路。
【請求項９】
請求項５〜８のいずれかにおいて、前記伝達径路は、低耐圧ＰＭＯＳスイッチング素子と定電圧素子の並列体、高耐圧ＮＭＯＳスイッチング素子、及びソースフォロア抵抗要素の直列回路を備えたことを特徴とするゲート駆動回路。
【請求項１０】
請求項９において、前記ソースフォロア抵抗の電位信号と、前記下アームの主スイッチング素子のオン状態を表わす信号との論理積により外部への異常信号を出力する論理構成を備えたことを特徴とするゲート駆動回路。
【請求項１１】
請求項１０において、前記論理積の信号入力部の少なくとも１つにフィルタを備えたことを特徴とするゲート駆動回路。
【請求項１２】
直列接続された上下アームの主スイッチング素子に対して、ゲート駆動回路から、フローティング電位基準の上アームのゲート駆動信号と、アース電位基準の下アームのゲート駆動信号を出力するとともに、前記ゲート駆動回路内の上アーム用回路の電源を用いて上アームの異常を検出する異常検出部と、この異常検出信号をアース電位基準の回路部へ伝達する伝達径路を有するゲート駆動用パワーＩＣにおいて、前記上アーム用回路で前記異常検出信号を保持し前記伝達径路へ出力する異常信号保持部と、前記伝達径路中に接続された高耐圧スイッチング素子と、下アームの主スイッチング素子のオン時に前記高耐圧スイッチング素子をオンさせる制御部を備えたことを特徴とするゲート駆動用パワーＩＣ。
【請求項１３】
請求項１２において、前記制御部は、前記下アームの主スイッチング素子のオン状態を、この主スイッチング素子へのオン信号及び／又は前記フローティング電位の低下に基いて検出する手段を備えたことを特徴とするゲート駆動用パワーＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート駆動方法、ゲート駆動回路に関するもので、特にインバータ装置に適用されるＭＯＳゲート駆動回路及びそのパワーＩＣに関するものである。
【０００２】
【従来の技術】
従来のインバータ装置用のＭＯＳゲート駆動用パワーＩＣでは、フローティング電位基準の上アームでの異常、又は外部のＭＯＳゲートパワー素子の異常が発生した場合は異常を伝達しない場合が多い。あるいは、フローティング電位基準の信号を外部に出力し、フォトカプラでアース電位基準の信号に変換する回路構成が一般的である。一方、特許文献１には、第１に、上アームの異常を示す信号で高耐圧ＰＭＯＳ素子を駆動し、ローサイドに伝える例（図７）が示されている。第２に、ハイサイドに電流源を設け、その電流信号を高耐圧ＮＭＯＳ素子を介してローサイドに伝達する技術（図２等）が提案されている。
【０００３】
【特許文献１】
特開２００３−３２１０２号公報（図７、図２ほか）
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載された上記第１及び第２の従来技術は、ともに、上アームのフローティング動作に起因して誤動作を生じる可能性があった。
【０００５】
本発明の目的は、上アームのフローティング動作に起因する誤動作を防止できるゲート駆動方法、ゲート駆動回路、及びゲート駆動用パワーＩＣを提供することである。
【０００６】
【課題を解決するための手段】
ゲート駆動回路においては、良く知られているように、駆動対象となるインバータ等の主回路のスイッチング動作により、上アーム（ハイサイド）の電位が大きくしかも急激に変動（フローティング）する。このフローティング電位は、下アームの主スイッチング素子であるＩＧＢＴのＯＮ期間中にアース電位にあり、このＩＧＢＴがＯＦＦした瞬間に、インバータの電源電圧例えば数百［Ｖ］に跳ね上がる。また、上アームでの異常検出信号を下アーム用回路に伝達するために用いるスイッチング素子には寄生容量が存在する。このため、フローティング電位の跳ね上がり時の大きなｄＶ／ｄｔによって、この寄生容量を通して下アーム用回路に信号が伝わり、誤検出する可能性があることが判明した。
【０００７】
そこで、本発明は、まず、フローティング電位が低い期間中、すなわち下アームの主スイッチング素子のＯＮ時のみに、上アームの異常検出信号を下アーム用回路へ伝達することを特徴とする。
【０００８】
具体的には、上アームの異常検出信号と下アームの主スイッチング素子のオン状態を表わす信号の論理積をとって、下アーム用回路へ伝達する。また、この下アームの主スイッチング素子のオン状態を表わす信号は、下アームの主スイッチング素子へのオンゲート信号付与期間であることと、フローティング電位が低下していることとの論理積によって生成することが望ましい。
【０００９】
これにより、フローティング電位の跳ね上がりに伴う誤信号を拾うことなく、信頼性の高い異常検出動作が期待できるゲート駆動方法、ゲート駆動回路を実現する。
【００１０】
本発明は、また、下アームの主スイッチング素子のオン期間に前記異常検出信号を下アーム用回路へ伝達するだけでなく、さらに、この伝達された信号と、下アームの主スイッチング素子のオン期間を表わす信号との論理積に基いて外部へ異常信号を出力することを特徴とする。
【００１１】
これにより、さらに信頼性の高い異常検出動作が期待できるゲート駆動方法、ゲート駆動回路を実現する。
【００１２】
本発明は、また、下アームの主スイッチング素子のオン状態を表わす信号や、ゲート駆動回路の下アーム用回路へ伝達した上記上アームの異常検出信号を論理部に入力する際に、フィルタを介することを特徴とする。
【００１３】
これにより、高圧回路からのノイズによって生じる例えばひげ状の誤検出信号をブロックし、誤動作の可能性をより確実に防止できるゲート駆動方法、ゲート駆動回路を実現する。
【００１４】
本発明は、また、インバータ等の電力変換器を駆動するパワーＩＣにおいて、上アームの異常を検出し保持する異常検出信号保持部と、その出力に応じてスイッチングされる低耐圧のスイッチング素子と、この低耐圧スイッチング素子に直列接続され、下アームの主スイッチング素子と同期的にＯＮ／ＯＦＦ制御される高耐圧のスイッチング素子と、これら２つのスイッチング素子がともにＯＮしたとき、上アームの異常検出信号を下アーム用回路に伝達する抵抗要素を備えたことを特徴とする。
【００１５】
このレベル変換（レベルシフトダウン）回路に用いる高耐圧スイッチング素子は、通常のスイッチングのためのオン／オフ信号のレベル変換（レベルシフトアップ）回路に用いる高耐圧ＮＭＯＳを用いることが望ましい。
【００１６】
これにより、パワーＩＣ内部に既存の高圧デバイスを用いて比較的簡単な回路構成で、上アームの異常信号をアース電位基準の信号レベルに変換でき、安定した上アーム異常検出機能をもつゲート駆動用パワーＩＣを実現できる。
【００１７】
本発明のその他の目的及び特徴は、以下の実施例の説明で明らかにする。
【００１８】
【発明の実施の形態】
図１は、本発明の一実施例によるゲート駆動用パワーＩＣと制御対象となるインバータ主回路の１相分を示す機能ブロック図である。家電用、産業用あるいは、ＥＶ（Ｅｌｅｃｔｒｉｃ  Ｖｅｈｉｃｌｅ）用等のインバータシステムには、モータ駆動用の３相分のインバータブリッジが多用されている。直流電源１は、３相インバータの１相分を示す上アーム及び下アームの主スイッチング素子（ＩＧＢＴ）２１と２２の直列回路に接続されている。ここでは、ＭＯＳゲート素子としてＩＧＢＴを示しているが、パワーＭＯＳとすることもできる。これらＩＧＢＴの直列接続点Ａは、同期電動機や誘導電動機に代表される３相負荷３の１相端子に接続されている。他の２相分の回路は省略している。
【００１９】
これらの主ＩＧＢＴ２１や２２は、ゲート駆動用パワーＩＣ（ゲート駆動回路）４から、外部バッファ５１，５２を介して交互にＯＮ／ＯＦＦ駆動される。一実施例パワーＩＣ４は、制御信号発生部６から数［Ｖ］レベルのＰＷＭ信号である上，下入力信号６１，６２を受け、十数［Ｖ］の電源７１（Ｖｃｃ），７２（Ｖｃｔ）によって、数百［ｍＡ］レベルのＰＷＭパルス列を出力する。これを、外部バッファ５１，５２にて数［Ａ］レベルに増幅して主ＩＧＢＴ２１，２２に供給している。これらの外部バッファ５１，５２は、出力電流レベルを増幅しているが、ＩＣ出力の電流能力と駆動するＭＯＳゲート素子の入力容量によっては省略することもできる。この例では、主電源１は数百［Ｖ］レベルである。
【００２０】
次に、パワーＩＣ４内の機能ブロックについて説明する。上アーム側では、上入力信号６１を入力インターフェース部４１で受け、レベルシフトアップ回路４２Ｕで電位レベルをシフトアップする。そして、上アームドライブ回路４３１を通し、外部バッファ５１を介して、主ＩＧＢＴ（ＭＯＳゲート素子）２１を駆動する。下アーム側では、下入力信号６２を入力インターフェース部４１で受け、下アームドライブ回路４３２を通し、外部バッファ５２を介して主ＩＧＢＴ（ＭＯＳゲート素子）２２を駆動する。
【００２１】
このパワーＩＣには、異常検出機能が付加されており、上下のアーム異常検出及び保持部４４１及び４４２でそれぞれ異常を検出し、ホールドする。上アーム異常検出及び保持部４４１は、上アームの主ＩＧＢＴ２１の過電流、制御電源電圧の低下等の異常を検出／保持する。保持された異常検出信号は、レベルシフトダウン回路４２Ｄで、信号電位レベルをシフトダウンされ、下アームのＦａｕｌｔ出力部４５に伝達される。一方、下アーム異常検出及び保持部４４２で検出／保持された異常検出信号は、直接、Ｆａｕｌｔ出力部４５に伝達される。
【００２２】
この実施例においては、上アームの異常検出及び保持部４４１からの異常検出信号を、Ａ点のフローティング電位がアース電位レベルにある期間のみにおいて、レベルシフトダウン回路４２Ｄを介してＦａｕｌｔ出力部４５に伝達する部分に特徴があり、その詳細を図２を参照して説明する。
【００２３】
図２は、本発明の一実施例によるゲート駆動用パワーＩＣのうち、レベルシフトダウン回路４２Ｄの具体的な回路を示す構成図である。図中、図１と同一符号は同一機能部を示しており、必要に応じての説明にとどめる。上アーム異常検出及び保持部４４１で異常が検出された場合、一旦、上アームドライブ回路４３１を通して主ＩＧＢＴ素子２１を遮断する。同時に、この異常検出信号は、上アームの異常検出及び保持部４４１に保持され、保持された状態で、レベルシフトダウン回路４２Ｄ内の低耐圧ＰＭＯＳスイッチング素子１１をオン状態とする。このＰＭＯＳスイッチング素子１１には、並列にツェナーダイオード１２が接続されている。したがって、今、主ＩＧＢＴ２２がＯＦＦ期間であり、Ａ点のフローティング電位が数百［Ｖ］レベルの高電位にあれば、この高電位は高耐圧ＮＭＯＳスイッチング素子１３のドレインに達し、ブロックされている。
【００２４】
この高耐圧ＮＭＯＳスイッチング素子１３のゲート信号の生成について説明する。下アームＩＧＢＴにＯＮ信号が与えられる期間「Ｈ」である入力信号１４がフィルタ１５に与えられている。一方、フローティング電位の高低を示す信号１６は、基準電圧生成部１７の出力と、比較部１８において比較されている。そして、フィルタ１５の出力と、比較部１８の出力とが、ＡＮＤ論理部１９に入力され、このＡＮＤ論理部１９の出力によって前記高耐圧ＮＭＯＳスイッチング素子１３のゲート信号を生成している。したがって、下アームの主ＩＧＢＴ２２にＯＮ信号が与えられる期間であって、かつフローティング電位が低いという、確実に下アームの主ＩＧＢＴ２２がＯＮしていることを確認できたとき、高耐圧ＮＭＯＳスイッチング素子１３がＯＮする。
【００２５】
さて、このように下アームの主ＩＧＢＴ２２がＯＮし、これと同期的にＯＮ／ＯＦＦする高耐圧ＮＭＯＳスイッチング素子１３もＯＮしている期間に、前述した上アームの異常検出及び保持部４４１からの異常検出信号が発生したとする。これにより、低耐圧ＰＭＯＳスイッチング素子１１がオン状態となると、上アーム回路用の電源７２（Ｖｃｔ）から、低耐圧ＰＭＯＳスイッチング素子１１、高耐圧ＮＭＯＳスイッチング素子１３を通して、ソースフォロア抵抗２３に電流が流れる。したがって、高耐圧ＮＭＯＳスイッチング素子１３のソースとソースフォロア抵抗２３の接続点が「Ｈ」となる。このようにして、上アームの異常検出信号は下アーム回路部へ伝達される。
【００２６】
この信号は、ひげ状のノイズをカットするフィルタ２４を介してＮＡＮＤ論理部２５の一入力となる。一方、このＮＡＮＤ論理部２５の他入力には、前記ＡＮＤ論理部１９の出力が与えられている。すなわち、上アーム用回路から下アーム用回路に伝達された異常検出信号は、下アーム用回路において、下アームの主スイッチング素子２２の確実なＯＮ状態を再確認できたときのみ、Ｆａｕｌｔ出力部４５からパワーＩＣ４の外部へ出力される。なお、２６は保護用のダイオードである。
【００２７】
この実施例によるゲート駆動方法、ゲート駆動回路又はゲート駆動用パワーＩＣを要約すると次の通りである。まず、直列接続された上下アームの主ＩＧＢＴ２１，２２に対して、入力信号６１，６２に応じ、フローティング電位基準の上アームのゲート駆動信号と、アース電位基準の下アームのゲート駆動信号を出力する。また、フローティング電位基準の上アーム用回路の電源７２を用いて上アームの異常を検出する異常検出部４４１と、この異常検出信号をアース電位基準の下アーム用回路へ伝達する伝達径路を有するゲート駆動用パワーＩＣ４を前提とする。ここで、上アーム用回路で異常検出信号を保持し伝達径路へ出力する異常信号保持部４４１と、伝達径路中に接続された高耐圧ＮＭＯＳスイッチング素子１３と、フローティング電位の低下時に高耐圧ＮＭＯＳスイッチング素子１３をオンさせる制御部（１４〜１９）を備えている。そして、伝達径路の低耐圧ＰＭＯＳ１１へ異常検出信号が出力され、かつ高耐圧ＮＭＯＳスイッチング素子１３がオンしたことに基き、アース電位基準の下アーム用回路のソースフォロア抵抗２３に上アームの異常検出信号を伝達する。また、ソースフォロア抵抗２３の電位信号と、下アームの主ＩＧＢＴ２２のオン状態を表わす信号（１９出力）との論理積（２５）により外部への異常信号を出力（４５）する論理構成を備え、外部へ出力するレベルシフトダウン回路４２Ｄを備えている。
【００２８】
このように、下アームの主スイッチング素子へのオンゲート信号付与期間であることを二重に確認して、上アームの異常信号を下アーム用回路に伝達し、フローティング電位のｄＶ／ｄｔによる予期せぬ誤動作を二重に防止している。
【００２９】
【発明の効果】
本発明によれば、フローティング電位の跳ね上がりに伴う誤信号を拾うことなく、信頼性の高い異常検出動作が期待できるゲート駆動方法、ゲート駆動回路又はゲート駆動用パワーＩＣを実現することができる。
【００３０】
また、ＩＣ内部で既存の高圧デバイスを用いて比較的簡単な回路構成で実現でき、安定な上アーム異常検出／出力の機能をもつゲート駆動用パワーＩＣを提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例によるゲート駆動用パワーＩＣと制御対象となるインバータ主回路の１相分を示す機能ブロック図である。
【図２】本発明の一実施例によるゲート駆動用パワーＩＣのうちレベルシフトダウン回路の具体的な回路構成図である。
【符号の説明】
１…高圧直流電源、２１，２２…上，下アーム主スイッチング素子（主ＩＧＢＴ）、３…３相負荷、４…ゲート駆動回路（ゲート駆動用パワーＩＣ）、４１…入力インターフェース部、４２Ｕ…レベルシフトアップ回路、４２Ｄ…レベルシフトダウン回路、１１…低耐圧ＰＭＯＳスイッチング素子、１２…保護用ツェナーダイオード、１３…高圧ＮＭＯＳスイッチング素子、１４…下アームオン信号、１５…フィルタ、１６…フローティング電位、１７…基準電圧発生部、１８…比較部、１９…ＡＮＤ論理部、２３…ソースフォロア抵抗、２４…フィルタ、２５…ＮＡＮＤ論理部、２６…保護用ダイオード、４３１，４３２…上下アームドライブ回路、４４１，４４２…上下アーム異常検出及び保持部、４５…Ｆａｕｌｔ出力部、５１，５２…外部バッファ、６…（ＰＷＭ）制御信号発生部、６１，６２…上下（ＰＷＭ）制御信号、７１…アース電位基準の下アーム用回路の制御電源（Ｖｃｃ）、７２…フローティング電位基準の上アーム用回路の制御電源（Ｖｃｔ）、８…外部高圧ダイオード、８１…外部プルアップ抵抗。
【図１】
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【図２】
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