(57)【要約】【課題】▲１▼１フレーム以上の容量のカメラ用メモリが必要となり、大きな領域を確保する必要がある。▲２▼ＣＯＤＥＣエンジンを搭載して画像圧縮を行う場合、専用メモリが必要となる。▲３▼カメラ用メモリからデータを読み出す場合に、２クロック以上の遅延が発生し、効率的なデータ転送を行うことが出来ない。【解決手段】カメラ画像処理装置は、▲１▼カメラ撮像画像をブロックに分割して、１フレーム以下の容量のカメラ用メモリ５を中継メモリとして使用し、転送する制御部３，４と、▲２▼データ転送を行う場合に、予めメモリ５からデータを読み出しておき、表示用メモリ１１への転送要求があった場合に転送可能とする制御部７，８と、▲３▼メモリ５をＣＯＤＥＣエンジン用のメモリとして使用する回路部１４とを、備えている。【選択図】        図１
2004312148.tif 000002
【特許請求の範囲】
【請求項１】
１フレーム分のカメラ撮像画像を取込むためのインターフェース回路と、
併せて１フレーム以下の記憶容量を成す複数の記憶領域を有するカメラ用メモリと、
前記カメラ用メモリへのデータ書込み及び前記カメラ用メモリからのデータ読出しを、それぞれ書込み要求及び読出し要求に応じて、アービトレーション処理を行いつつ制御するメモリコントロール回路と、
前記インターフェース回路より取込まれた前記カメラ撮像画像を複数のブロックに分割し、各ブロック毎に、順次に、当該ブロック内に含まれる全画素の画像データを前記書込み要求と共に前記メモリコントロール回路に転送するブロックデータ転送・書込み制御部とを備えており、
前記メモリコントロール回路は、前記書込み要求の受信に応じて、前記カメラ用メモリにおける前記複数の記憶領域の内で、現在読み出し動作中で無い一つの書込み対象記憶領域に、転送されて来る１ブロック内画像データの各々を順次に書込む動作を実行し、
前記カメラ撮像画像を表示装置に表示するために前記カメラ撮像画像を一旦留めておくための表示用メモリと、
前記書込み対象記憶領域における前記書込み動作の完了タイミングに応じて、前記書込み対象記憶領域から前記１ブロック内画像データの各々を順次に読み出す旨を指令する前記読出し要求を、前記メモリコントロール回路に転送すると共に、前記書込み対象記憶領域から読み出される前記１ブロック内画像データの各々を順次に前記表示用メモリへ転送することで、前記１ブロック内画像データの全てを前記表示用メモリに書き込むブロックデータ読出し・転送制御部とを更に備えており、
前記メモリコントロール回路は、前記読出し要求に応じて前記メモリコントロール回路が前記書込み対象記憶領域からの前記データ読出し動作を開始するタイミングに応じて、当該ブロックに続く直ぐ次のブロックに属する全画素データを、順次に、前記複数の記憶領域の内で、当該ブロックに属する前記全画素データが既に書込まれている前記書込み対象記憶領域以外の、一つの記憶領域に書き込むことを特徴とする、
カメラ画像処理装置。
【請求項２】
請求項１記載のカメラ画像処理装置であって、
前記ブロックデータ読出し・転送制御部は、
前記書込み対象記憶領域における前記書込み動作の完了タイミングに応じてＤＭＡ転送を制御するＤＭＡコントローラと、
前記カメラ用メモリの前記書込み対象記憶領域から数画素分の画像データを予め読み出すための先読み用リードアドレスを生成する様に指令する先読み制御信号を、前記ＤＭＡコントローラが前記書込み動作の完了タイミングに応じて発する転送タイミング信号の受信に応じて、前記リードアドレス発生回路に出力するメモリ先読み制御回路と、
前記先読み制御信号の受信に応じて、前記先読み用リードアドレスを生成して前記先読み用リードアドレスを前記読出し要求として前記メモリコントロール回路へ出力すると共に、前記先読み用リードアドレスに基づき前記メモリコントロール回路が前記書込み対象記憶領域から先行して読み出した前記数画素分の画像データを、前記ＤＭＡコントローラからの読出しアクセス要求を受信する迄の間、保有しておき、前記読出しアクセス要求があり次第、予め保有している前記数画素分の画像データを前記ＤＭＡコントローラ側へ転送するリードアドレス発生回路とを備えることを特徴とする、
カメラ画像処理装置。
【請求項３】
請求項１又は２に記載のカメラ画像処理装置であって、
前記カメラ用メモリを専用メモリとして流用しつつ、前記表示用メモリ内に取込まれた前記画像データに対して画像圧縮を行うＣＯＤＥＣエンジンを更に備えることを特徴とする、
カメラ画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、カメラ画像処理装置において、同装置内のカメラ用メモリのサイズを削減しつつ、効率良くデータ転送を行うための技術に関している。例えば、本発明は、カメラ内蔵の携帯電話に適用可能な技術を提供する。
【０００２】
【従来の技術】
カメラ撮像画像を入力して、同画像をＣＰＵで出力する等、入力と出力とでフレームレートが異なるカメラ画像処理装置においては、従来、入力データの取り込みのために、１フレーム又は２フレームのフレームメモリが必要とされている（例えば、特許文献１や特許文献２を参照）。
【０００３】
【特許文献１】
特許第３３４７０６４号公報
【特許文献２】
特開平８−１６３４９３号公報
【０００４】
【発明が解決しようとする課題】
従来の画像処理装置においては、カメラ用メモリとして、１フレーム又は２フレーム分の容量のメモリが必要となり、当該メモリをＬＳＩに搭載する場合に、大きな領域を確保しなければならないと言う問題点がある。
【０００５】
又、従来の画像処理装置内にＣＯＤＥＣエンジンを搭載して、取込んだカメラ撮像画像に対してＪＰＥＧ等の画像圧縮を行うとする場合には、ＣＯＤＥＣエンジン専用のメモリが新たに必要になると言う問題点が発生し得る。
【０００６】
更に、ＣＰＵによる直接転送あるいはＤＭＡ転送によって、カメラ用メモリからデータを読み出す場合には、カメラ用メモリに接続されたメモリコントロールにおいて、メモリに対するアービトレーション処理が行われる。ここで、「アービトレーション処理」とは、メモリアクセス要求に対して優先順位を儲けて、優先順位の高い要求から順次にメモリアクセスしていく処理であり、当然の事ながら、優先順位の低い要求は待たされることとなる。このため、通常、ＤＭＡでアクセスすれば、最速で２クロックで１アクセス可能であるが、２クロック以上数クロック分の遅延が発生してしまい、効率的なデータ転送を行うことが出来ないと言う問題点もある。
【０００７】
この発明は、上述の様な課題の解消を意図したものであり、ＬＳＩに搭載されるカメラ用メモリ及びＣＯＤＥＣ用メモリの削減化を図りつつ、データの読み出しにおいて効率的なデータ転送を行うことが出来るカメラ画像処理装置を提供することを、目的としている。換言すれば、本発明の目的とは、少ないメモリ容量で、効率良くカメラ撮像画像の転送及び画像圧縮を行い得る技術を提案することにある。
【０００８】
【課題を解決するための手段】
例えば、上記特許文献１（特許第３３４７０６４号）においては、入力と出力とで、フレームレートが異なる場合には、メモリの書き込み／読み出し時に、追い越し状態が発生するために、２フレーム分のメモリが必要である旨が提案されている。しかしながら、入力側と出力側とで、レート制限を設けることで、上記追い越し状態の発生を回避することは可能であり、この場合、２フレーム分のメモリを設ける必要性は無い。
【０００９】
斯かる着眼点から、本発明の主題は、以下に記載する解決手段の採用を提案する。
【００１０】
即ち、この発明に係るカメラ画像処理装置は、１フレーム分のカメラ撮像画像を取込むためのインターフェース回路と、併せて１フレーム以下の記憶容量を成す複数の記憶領域を有するカメラ用メモリと、前記カメラ用メモリへのデータ書込み及び前記カメラ用メモリからのデータ読出しを、それぞれ書込み要求及び読出し要求に応じて、アービトレーション処理を行いつつ制御するメモリコントロール回路と、  前記インターフェース回路より取込まれた前記カメラ撮像画像を複数のブロックに分割し、各ブロック毎に、順次に、当該ブロック内に含まれる全画素の画像データを前記書込み要求と共に前記メモリコントロール回路に転送するブロックデータ転送・書込み制御部とを備えており、前記メモリコントロール回路は、前記書込み要求の受信に応じて、前記カメラ用メモリにおける前記複数の記憶領域の内で、現在読み出し動作中で無い一つの書込み対象記憶領域に、転送されて来る１ブロック内画像データの各々を順次に書込む動作を実行し、前記カメラ撮像画像を表示装置に表示するために前記カメラ撮像画像を一旦留めておくための表示用メモリと、前記書込み対象記憶領域における前記書込み動作の完了タイミングに応じて、前記書込み対象記憶領域から前記１ブロック内画像データの各々を順次に読み出す旨を指令する前記読出し要求を、前記メモリコントロール回路に転送すると共に、前記書込み対象記憶領域から読み出される前記１ブロック内画像データの各々を順次に前記表示用メモリへ転送することで、前記１ブロック内画像データの全てを前記表示用メモリに書き込むブロックデータ読出し・転送制御部とを更に備えており、  前記メモリコントロール回路は、前記読出し要求に応じて前記メモリコントロール回路が前記書込み対象記憶領域からの前記データ読出し動作を開始するタイミングに応じて、当該ブロックに続く直ぐ次のブロックに属する全画素データを、順次に、前記複数の記憶領域の内で、当該ブロックに属する前記全画素データが既に書込まれている前記書込み対象記憶領域以外の、一つの記憶領域に書き込むことを特徴とする。
【００１１】
以下、本発明の主題を、その実施の形態を示す図面に基づいて。具体的に記載する。
【００１２】
【発明の実施の形態】
（実施の形態１）
図１は、本実施の形態に係るカメラ画像処理装置を示すブロック図であり、本装置の中核部分は、カメラ撮像画像を表示用メモリにまで転送する回路部分である。同図において、カメラモジュール１（ＣＣＤカメラ等の撮像装置）は、被写体を撮影することにより得られた１フレーム分の撮像画像を出力する。これに対して、インターフェース回路（Ｉ／Ｆ回路と称す）２は、カメラモジュール１から出力されて来るラスターデータ形式のカメラ撮像画像を、転送回路内に取り込む。
【００１３】
ライトアドレス発生回路３は、Ｉ／Ｆ回路２より受け取ったカメラ撮像画像（各撮像画素毎のデータ）をカメラ用メモリ５内に書き込むためのライトアドレス（ここでは、１ブロック内の最大画素数を任意値ｎとすると、一方のブロックに対しては、０，１，２，…，ｎ−１のライトアドレス値を発生し、次のブロックに対しては、ｎ，ｎ＋１，ｎ＋２，…，２ｎ−１のライトアドレス値を発生する。）を逐次生成して、当該ライトアドレス信号（書込み要求信号）を、ブロック分割されたカメラ撮像画像の該当画素データと共に、メモリコントロール回路６に接続されたアービトレーション用バスに出力する。
【００１４】
又、ブロック転送制御回路４は、ライトアドレス発生回路３及び割込み信号発生回路１５に接続されている出力端を有しており、「ライトアドレス発生回路３が受信する１フレーム分のカメラ撮像画像を複数のブロック（少なくとも２個のブロック）に分割して、各ブロック毎に、当該ブロック内に属する全画素の画像データの各々を、当該画像データに対するライトアドレス信号と共に、メモリコントロール回路６側へ転送する動作」を、ライトアドレス発生回路３に行なわせるための制御を担う回路部である。
【００１５】
例えば、１ブロック内の最大画素数を任意値ｎとすると、ブロック転送制御回路４は、ライトアドレス発生回路３が受信するラスターデータ形式の各画素データの数を検出し、その値が、「受信画像データがｎ番目の画素に対応するものである」ことを示すときには、その検出タイミングで、制御信号（例えば、図３に示すＦＬＡＧ信号）を、ライトアドレス発生回路３及び割込み信号発生回路１５に出力する。
【００１６】
本例においては、ライトアドレス発生回路３は、このタイミングでＦＬＡＧ信号を受信しても、ライトアドレスの値を‘ｎ−１’から‘０’にリセットすることなく、次のブロックに属するｎ個の画素データ用に、‘ｎ’から‘２ｎ−１’まで順にインクリメントすることで、ｎ個のライトアドレスの値を生成・出力する。そして、再び、ブロック転送制御回路４がＦＬＡＧ信号を発したときに、ライトアドレス発生回路３は、当該ＦＬＡＧ信号受信タイミングに応じて、直ちに、そのときのライトアドレス値‘２ｎ−１’を‘０’にリセットして、その次に受信する画像データのライトアドレス値を‘０’に設定した上で、当該受信画像データを、その次のブロックに属する最初の画像データとして、ライトアドレス値‘０’と共に、メモリコントロール回路６側へ転送する。そして、この様な動作が、両回路部３，４において、続行される。
【００１７】
そこで、本実施の形態においては、両回路３，４から成る部分を、「ブロックデータ転送・書込み制御部」と総称する。
【００１８】
メモリコントロール回路６は、ブロック分割されたカメラ撮像画像の、カメラ用メモリ５への書込み要求（ライトアドレス信号）、及び、同メモリ５からの読出し要求（リードアドレス信号）に対する調停（アービトレーション処理）を行なう制御回路部である。
【００１９】
ここで、カメラ用メモリ５は、１フレーム（１画面）以下分の画像データを総記憶容量として記憶し得る記憶領域（サイズ）を有するストレージデバイスであり、複数の記憶領域より成る。例えば、上記のブロック転送制御におけるブロック数ｍが最小値の２であるときには、カメラ用メモリ５の総記憶容量は最大値の１フレーム（１画面）分となる。
【００２０】
他方、リードアドレス発生回路７は、後述するＣＰＵ９又はＤＭＡＣ１０からの転送タイミング信号（例えば図３のＦＬＡＧ  ＩＮＴ信号）の受信タイミングに応じて、それ以降、ＣＰＵ９又はＤＭＡＣ１０からの読出しアクセス要求毎に、カメラ用メモリ５内の各記憶領域の内で該当する記憶領域から、１ブロック画像データ（即ち、読出し対象の記憶領域内に既に書込まれている１ブロック内に属する全画像データの各々）を順次に読み出すためのリードアドレス（０，１，２，…，ｎ−１）を生成し、各リードアドレス信号を、読出し要求（信号）として、メモリコントロール回路６へ出力する回路部である。
【００２１】
尚、ＤＭＡ転送を行う際に後述する先行読出しを本回路７が実行するときのケースについては、後程、詳述する。
【００２２】
又、割込み信号発生回路１５は、ブロック転送制御回路４が発するＦＬＡＧ信号（図３参照）（１ブロック内に属する最後の画素データの転送・対応記憶領域内への書込み完了タイミング）の受信に応じて、直ちに割込み信号を生成し、ＣＰＵ９又はＤＭＡＣ１０に出力する。
【００２３】
これに対して、ＣＰＵ９は、複数のメモリ５，１１，１３における、データの読出し及び書込みの制御管理を、ＣＰＵバスを通じて行なう部分である。例えば、ＣＰＵ９は、カメラ側メモリ５の該当記憶領域からの上記画像データの読出し・転送の開始を指令する際には、転送タイミング信号（例えば、図３のＦＬＡＧＩＮＴ信号）を上記割込み信号の受信に応じて直ちに生成し、当該転送タイミング信号を、ＣＰＵバスを介して、リードアドレス発生回路７へと転送する。その上で、ＣＰＵ９は、リードアドレス発生回路７に対して、読出しアクセス要求を発する。又、ＣＰＵ９は、表示用メモリ１１へのデータ書込みをも制御する。
【００２４】
又、ＤＭＡコントローラ（以後、ＤＭＡＣと称す）１０は、カメラ用メモリ５の該当記憶領域から読み出す画像データのＤＭＡ転送を行う際の制御を担う中核部分であり、その動作は、例えばＣＰＵ９によって起動される、あるいは、別の専用ハードウエアによって起動される。そして、ＤＭＡＣ１０は、上記割込み信号の受信タイミングに応じて、転送タイミング信号（例えば、図３のＦＬＡＧ  ＩＮＴ信号）を生成し、当該転送タイミング信号を、ＣＰＵバスを介して、リードアドレス発生回路７に転送する。その上で、ＤＭＡＣ１０は、リードアドレス発生回路７に対して、読出しアクセス要求を発する。
【００２５】
又、メモリ先読み制御回路８は、カメラ用メモリ５に記憶されている１ブロック画像データのＤＭＡ転送を行う場合に、ＤＭＡＣ１０からの読出しアクセス要求の受信に先だって、カメラ用メモリ５の該当記憶領域から、上記１ブロック画像データ中の数画素分だけの画像データを予め先読みするための動作制御を担う回路部である。
【００２６】
従って、本実施の形態においては、ＣＰＵバスを介して繋がり合った上記両回路部７，９又は１０から成る部分を、あるいは、回路部分１０，７，８から成る部分を、「ブロックデータ読出し・転送制御部」と総称する。
【００２７】
又、既述した表示用メモリ１１は、表示装置としての一例である液晶表示装置（以後、ＬＣＤと称す）１２にカメラ撮像画像を表示するために、一旦、１フレーム分の当該撮像画像を溜めて置くための、ストレージデバイスである。
【００２８】
更に、保存用メモリ１３は、ＣＯＤＥＣエンジン１４によって圧縮された各１フレーム分のカメラ撮像画像を保存するためのストレージデバイスである。
【００２９】
ここでは、ＣＯＤＥＣエンジン１４は、一旦ＣＰＵ９側のメモリ１１に取り込まれたカメラ撮像画像データに対して、カメラ用メモリ５を圧縮処理用の専用メモリとして利用することで、画像圧縮処理（例えば、ＪＰＥＧやＭＰＥＧ）を行う。
【００３０】
以上の構成を有する本転送回路は、Ｉ／Ｆ回路２より取込んだ１フレーム分のカメラ撮像画像（ラスターデータ形式）を表示用メモリ１１へと転送するに当り、ブロック転送制御回路４による制御の下で、カメラ撮像画像のブロック転送を実行する。
【００３１】
カメラモジュール１で撮像された１画面分のカメラ撮像画像は、ブロック転送制御回路４による制御の下で行われる、ライトアドレス発生回路３内のアドレス値発生動作によって、任意数ｍ（ｍ≧２）のブロックに分割されて、転送される。その際、ｍ個のブロックの内で、少なくとも２ブロック分の画像データを格納し得る記憶領域を、カメラ用メモリ５に用意しておけば良い。この場合、１画面分のブロック分割に関しては、１ブロックのサイズ、即ち、１ブロック内に含まれる画素数ｎを、どの様なサイズに設定しても良く（従って、ｎは任意数）、動作上、都合の良い数に、１画面分のカメラ撮像画像をブロック分割すれば良い。特に、カメラ用メモリ５の各記憶領域の記憶容量を極力少なくしたいときには、カメラ撮像画像の入力レートとＣＰＵ９又はＤＭＡＣ１０による１ブロック画像データの読み出しレートとが互いに一致する限りにおいて、１画面分のカメラ撮像画像を１ライン単位でブロック分割することも可能である。この場合、カメラ用メモリ５の各記憶領域は、ラインメモリに相当することになる。
【００３２】
ここで、図２は、上記ブロック転送方法のイメージを模式的に示す図である。以下、図１及び図２を用いて、ブロック転送方法の動作シーケンス、及び、ＣＰＵ９による直接的な画像データの読出し・転送動作シーケンスを記載する。
【００３３】
先ず、図２に示す様に、１画面のカメラ撮像画像を、各１ブロック内に属する画素データがｎ個である、ｍ個のブロックに分割するものとする。そのために、カメラ用メモリ５内の記憶領域は、共にｎ個の画素に対応する画像データ全てを書込み得るだけの容量を有する、２つの記憶領域Ａ，Ｂより成るものとする。この場合、１番目からｍ番目迄の各ブロック１，２，３，…，ｍ内に交互に付された符号Ａ又はＢは、当該符号に該当するカメラ用メモリ５内の記憶領域Ａ又はＢに、当該ブロックｉ（１≦ｉ≦ｍ）内に属する全画像データを、１番目の画素の画像データからｎ番目の画素の画像データ迄、順次に転送・格納することを、意味している。尚、再度断っておくが、各領域Ａ，Ｂの容量は任意値である。
【００３４】
ステップ１：
第１番目のブロック１に属するｎ個の全画像データの各々を、順次に、カメラ用メモリ５内の第１記憶領域Ａに転送して書き込む（図２の▲１▼）。
【００３５】
このブロック分割・転送処理は、既述した通り、ブロック転送制御回路４によるライトアドレス値発生の制御により実行される。即ち、ブロック転送制御回路４は、ライトアドレス発生回路３において順次に受信するラスターデータを、即ち、１フレーム内の各走査ライン上に順番に位置する各画素の画像データの受信を検出し続け、検出結果が１ブロック内画素数ｎに達したのを検出した時点で、第１番目のブロック内に属する全画像データの転送が終了したことを指令するパルス信号を、例えば図３のＦＬＡＧ信号を、ライトアドレス発生回路３及び割込み信号発生回路１５に出力する。
【００３６】
これにより、第１番目のブロック１に属するｎ個の全画像データの各々が、その順序で、対応するライトアドレス値０，１，２，…，ｎ−１と共に、メモリコントロール回路６へ転送される。その結果、同回路６は、順次に受信する、第１番目のブロック１に属するｎ個の全画像データの各々を、ライトアドレス値０，１，２，…，ｎ−１の対応アドレスへの書込み要求に応じて、カメラ用メモリ５の第１記憶領域Ａの上記対応アドレスへ、順次に書込む。
【００３７】
ステップ２：
第１記憶領域Ａ内の第ｎ番目のアドレスに当該ブロック１内の最後の画像データ（●）を書き込んだ時点（Ａ領域読出しタイミングｔ１）で、ＣＰＵ９は、ＦＬＡＧ信号及び割込み信号に基づき生成した読出し・転送開始信号ＦＬＡＧ  ＩＮＴをリードアドレス回路７へ出力する。そして、ＣＰＵ９からの読出しアクセス要求に応じて、リードアドレス回路７は、読出し要求としてのリードアドレス信号を、そのインクリメント処理によって生成・出力し、この各リードアドレス信号の読出し要求に応じて、メモリコントロール回路６は、カメラ用メモリ５のＡ領域から、ブロック１内の各画像データを順次に読み出して、リードアドレス回路７側へ転送し、ＣＰＵ９は、ブロック１内の各画像データを表示用メモリ１１へ転送する（図２の▲２▼）。
【００３８】
この時、次のブロック２における１ブロック画像データのカメラ用メモリ５への書込みは、連続的に、他方の、空き領域たるＢ領域に対して行われる。
【００３９】
ステップ３：
ＣＰＵ９は、Ａ領域内の１ブロック画像データの全てを表示用メモリ１１に取り込み終えた段階で、その転送動作を終了する（図２の▲２▼終了）。
【００４０】
この時点では、メモリコントロール回路６は、ブロック２における１ブロック画像データの、第２記憶領域Ｂへの書込み動作を、続行している（図２の▲３▼）。
【００４１】
ステップ４：
メモリコントロール回路６が、第２記憶領域Ｂ内の第ｎ番目のアドレスに、ブロック２における最後の画像（●）を書き込んだ時点（Ｂ領域読出しタイミングｔ２）で（図２の▲３▼終了）、ＣＰＵ９は、Ａ領域からのデータ読出し・転送動作と同様に、Ｂ領域内のブロック２における各１ブロック画像データの読出し・表示用メモリ１１への転送動作を、開始する（図２の▲４▼）。
【００４２】
この時、既述した通り、ライトアドレス発生回路３は、ＦＬＡＧ信号の指令に応じて、ライトアドレス値を‘０’にリセットして、次のブロック３に属するｎ個の画素データの各々に対応するライトアドレス信号（その値はそれぞれ０，１，２，３…，ｎ−１）を、各画像データと共に、メモリコントロール回路６側へ転送する。その結果、メモリコントロール回路６は、最初に戻って、カメラ用メモリ５の第１記憶領域Ａ内に、ブロック３に属するｎ個の画素データの各々を書き込む（図２の▲１▼）。
【００４３】
ステップ５：
カメラ撮像画像１画面分の内で、第（ｍ−１）番目のブロックに属する最後の画素における画像データがカメラ用メモリ５の一方の記憶領域内から読み出されて転送された後、最後のブロックｍに属する最後の画素における画像データがカメラ用メモリ５の他方の記憶領域内に書込まれる迄、上記の一連の動作が実行される。そして、最後のブロックｍに属する最後の画素における画像データがカメラ用メモリ５の他方の記憶領域内に書込まれると、直ちに、ＣＰＵ９は、最後のブロックｍに属する１ブロック画像データの各々の読出し・転送動作へと移行する。
【００４４】
尚、カメラ画像の最終画素は領域Ａ又はＢに格納された最後の画素に一致するとは限らないため、カメラ撮像画像の最終画素のカメラ用メモリ５への書込み終了タイミングで、ＣＰＵ９は、最後のデータ読出し・転送動作を開始する。
【００４５】
具体的には、ブロック転送制御回路４において、最終画素の画像データが格納対象の記憶領域Ａ，Ｂに転送されて格納されるタイミングを検出し、そのタイミングにおいてトグル信号（図３のＦＬＡＧ信号である）を発生させ、ＦＬＡＧ信号の立上りエッジ・立下りエッジのタイミングで、ＣＰＵ９による転送タイミングを図る。
【００４６】
参考例として、ＦＬＡＧ信号及びＣＰＵ９又はＤＭＡの転送タイミングを、図３のタイミングチャートに示す。同図においては、ＦＬＡＧ信号のレベルが‘Ｈ’の時にＡ領域へのデータ書込み及びＢ領域からのデータ読出しを行い、ＦＬＡＧ信号のレベルが‘Ｌ’の時にＡ領域からのデータ読出し及びＢ領域へのデータ書込みを行う。但し、１フレームの最初のブロックに属する画素データは、Ａ領域にのみ書込まれ、１フレームの最後のブロックに属する画素データは、ブロック数ｍが奇数のときにはＡ領域から読み出され、逆に、ブロック数ｍが偶数のときにはＢ領域から読み出される。
【００４７】
ここで、カメラ用メモリ５からの画像データの読出し・転送に関して、ＣＰＵ９が直接読み出すこととせずに、ＤＭＡコントローラ１０がその様な読出しをＤＭＡ転送によって行なうこととしても良い。この場合には、ＤＭＡＣ１０は、ＣＰＵ９が発するランダムな読出しアクセス要求とは異なり、読出し対象のアドレス値が‘０’から順番に規定された読出しアクセス要求を発するので、この点を利用して、以下に述べる、アービトレーション処理に起因した遅延時間発生の問題点を克服可能な変形例を実現することが出来る。この改良点について、図１を参照しつつ、以下に記載する。
【００４８】
通常、ＣＰＵ９からの直接の読出しアクセス要求、あるいは、ＤＭＡＣ１０からの読出しアクセス要求があった場合には、メモリコントロール回路６におけるアービトレーション処理により、数クロック分の遅延が発生し、その結果、ＣＰＵ９又はＤＭＡＣ１０が待たされることになり、効率的な転送が行えないと言う事態が生じ得る。現に、ＣＰＵ９による直接の読出しアクセス要求の場合には、読出しアクセス要求がアットランダムであるため、ＣＰＵ９からリードアドレス発生回路７に対して読出しアクセス要求が送信されて来ても、別途設けたウエイト時間発生回路（図示せず）によって、数クロック分の時間だけ、ＣＰＵ９が次の読出しアクセス要求を発するのを待たせている。
【００４９】
しかしながら、ＤＭＡ転送の場合においては、ＤＭＡＣ１０から発せられる読出しアクセス要求がそれぞれ規定するアドレスは順番の揃ったものであるので、リードアドレス発生回路７は、上記読出しアクセス要求の受信毎に、  ‘０’から順に‘１’ずつインクリメントしていくことでリードアドレス値を生成することが出来る。
【００５０】
そこで、今回のブロック転送によって１ブロック画像データが格納されているカメラ用メモリ５の対象記憶領域から、ＤＭＡ転送によって各画像データを読み出す場合においては、読み出す際のアドレス値は、‘０’，‘１’，‘２’，…と順番に連続して変化する信号なので、ＤＭＡＣ１０からの上記読出しアクセス要求を待つ前に、リードアドレス発生回路７側でリードアドレス信号（先読み用リードアドレス）を‘０’から順に数画素分だけ自動発生させることで、アービトレーション処理による遅延時間分に相当する画素数（数画素分）を、予めカメラ用メモリ５の対象記憶領域から先読みしておく。そして、先読み用リードアドレスに応じてメモリコントロール回路６が先行して読み出した遅延時間分に相当する画素数分の画像データを、リードアドレス発生回路７は、ＤＭＡＣ１０からの上記読出しアクセス要求を受信するまでの期間中、一時的に、その内部の記憶部（例えばレジスタ：図示せず）に保有しておく。そして、ＤＭＡＣ１０からの読出しアクセス要求があったタイミングに応じて、リードアドレス発生回路７は、先読みしておいた数画素分の画像データを、遅延無く、ＣＰＵバス側へ転送する。この様な改良により、効率的にデータの転送を行うことが出来る。
【００５１】
例えば、アービトレーション処理により、読み出しアクセス要求後、３クロック分の時間経過後に、カメラ用メモリ５から画像データを出力することが出来る場合には、リードアドレス発生回路７は、３画素分のデータを先読みしておく。
【００５２】
尚、画像データの先読みタイミングに関しては、図３におけるＦＬＡＧ  ＩＮＴ信号が発生した時点で先読みを開始し、必要画素数の先読みが完了した時点で、ＤＭＡＣ１０の起動を掛ける様にすれば良い。
【００５３】
この様な先読み制御を担う回路がメモリ先読み制御回路８であり、同回路８が生成・出力する「カメラ用メモリ５の書込み対象記憶領域から数画素分の画像データを予め読み出すための先読み用リードアドレスを生成する様に指令する」先読み制御信号に応じて、リードアドレス発生回路７は、上記の先読み用リードアドレスを自動的に発生させる。
【００５４】
次に、表示用メモリ１１に格納されている画像データに対してＣＯＤＥＣエンジン１４によって画像圧縮した上で、圧縮後の画像データを保存用メモリ１３に転送する場合を、考える。この場合、本装置の操作者は、表示用メモリ１１に格納されている画像データをプレビュー表示した後に、当該画像データを保存することになるから、ＣＯＤＥＣエンジン１４が動作している期間中、カメラ撮像画像をプレビュー表示する必要性が無い。このため、プレビュー表示のために、一旦、表示用メモリ１１内にカメラ撮像画像を転送した後は、カメラ用メモリ５内の画像データは必要でなくなる。
【００５５】
そこで、カメラ用メモリ５をＣＯＤＥＣエンジン１４用の専用メモリとして利用することにより、ＣＯＤＥＣ用専用メモリを別途設けることがなくなり、本装置内のメモリ数を削減することが出来る。
【００５６】
そのため、図１の本装置においては、ＣＯＤＥＣエンジン１４は、アービトレーション用バスを介して、カメラ用メモリ５との間で、信号の授受を行うことが出来る様に、カメラ用メモリ５とも接続されている。
【００５７】
ここで、ブロック分割の大きさに応じて、カメラ用メモリ５のサイズを任意に設定することが出来るけれども、カメラ用メモリ５のサイズを、ＣＯＤＥＣエンジン１４が必要とするメモリサイズ（当然ながら１フレーム分の容量は必要ではない）に設定しても良い。そうすれば、効率の良いメモリサイズを実現することが出来る。
【００５８】
＜本実施の形態の利点＞
利点を列挙的に整理すれば、次の通りである。
【００５９】
（１）  カメラ撮像画像を複数のブロックに分割して転送するので、カメラ画像用メモリ５の記憶容量を１フレーム以下に削減することが可能である。
【００６０】
（２）  カメラ用メモリ５へのデータ読み出し要求が掛かる前に、予め当該メモリ５から画像データの先読みを行うことにしているので、後程、上記の読み出し要求があった場合に、即座に、撮像画像データの受け渡しを行うことが出来、カメラ用メモリ５から表示用メモリ１１への効率的なデータ転送が実現し得る。
【００６１】
（３）  カメラ用メモリ５をＣＯＤＥＣエンジン１４の専用メモリとして流用しているので、ＣＯＤＥＣエンジン１４の専用メモリを削減することが出来る。
【００６２】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【００６３】
例えば、ブロック転送制御回路４によって分割される各ブロック内に含まれる画素数ｎは、各ブロック毎に、任意の値であっても良い。
【００６４】
又、表示装置としては、ＬＣＤに代わるその他のフラットディスプレイ、例えば有機ＥＬディスプレイであっても良い。
【００６５】
又、本装置は、携帯電話の他に、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）に適用可能である。
【００６６】
又、ライトアドレス発生回路は、ＦＬＡＧ信号の受信毎に、現在のライトアドレス値‘ｎー１’を‘０’にリセットする動作を行っても良い。
【００６７】
【発明の効果】
この発明の主題によれば、カメラ撮像画像を複数のブロックに分割してカメラ用メモリへ転送するので、カメラ用メモリの容量を１フレーム以下に削減することが出来ると言う効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るカメラ画像処理装置を示すブロック図である。
【図２】実施の形態１に係るカメラ画像処理装置の動作を示すイメージ図である。
【図３】実施の形態１に係るカメラ画像処理装置におけるブロック転送動作を示すタイミングチャートである。
【符号の説明】
１  カメラモジュール、２  インターフェース回路、３  ライトアドレス発生回路、４  ブロック転送制御回路、５  カメラ用メモリ、６  メモリコントロール回路、７  リードアドレス発生回路、８  メモリ先読み制御回路、９  ＣＰＵ、１０  ＤＭＡＣ、１１  表示用メモリ、１２  表示用ＬＣＤ、１３  保存用メモリ。
【図１】
2004312148.tif 000003
【図２】
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【図３】
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