(57)【要約】【課題】温度変化や製造ばらつきによるパワーオンの検知レベルの変動を抑制でき、且つ低電圧であっても確実な検知動作を行うことができるパワーオンディテクタを提供することを目的としている。【解決手段】パワーオンディテクタは、温度依存性の低い基準電位を生成する基準電位発生回路２０と、この基準電位発生回路から出力される基準電位ＶＲＥＦＤＣと第１の電位供給源ＶＳＳの電位とに基づいて生成した第１の電圧Ｖ１と、上記第１の電位供給源の電位と異なる第２の電位供給源ＶＤＤの電位と上記基準電位とに基づいて生成した第２の電圧Ｖ２とを比較する比較器２７とを備えている。そして、電源投入時の上記第１の電位供給源の電位と上記２の電位供給源の電位との電位差が、上記第１の電圧と上記第２の電圧との和よりも大きくなったときに、パワーオンを検知する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基準電位を生成する基準電位発生回路と、
前記基準電位発生回路から出力される基準電位と第１の電位供給源の電位とに基づいて生成した第１の電圧と、前記第１の電位供給源の電位と異なる第２の電位供給源の電位と前記基準電位とに基づいて生成した第２の電圧とを比較する第１の比較器とを具備し、
電源投入時の前記第１の電位供給源の電位と前記第２の電位供給源の電位との電位差が、前記第１の電圧と前記第２の電圧との和よりも大きくなったときに、パワーオンを検知することを特徴とするパワーオンディテクタ。
【請求項２】
前記基準電位発生回路は、バンドギャップリファレンス回路であることを特徴とする請求項１に記載のパワーオンディテクタ。
【請求項３】
前記バンドギャップリファレンス回路は、正の温度特性を有する第１の電流を生成するように構成された第１の回路ユニットと、負の温度特性を有する第２の電流を生成するように構成された第２の回路ユニットと、前記第１の回路ユニットから出力される第１の電流と前記第２の回路ユニットから出力される第２の電流とを加算し、この加算した電流に基づいて前記基準電位を生成するように構成された第３の回路ユニットとを備えることを特徴とする請求項２に記載のパワーオンディテクタ。
【請求項４】
前記第１の回路ユニットは、第２の比較器と、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第２の比較器の非反転入力端に接続され、ゲートが前記第２の比較器の出力端に接続される第１導電型の第１ＭＯＳトランジスタと、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第２の比較器の反転入力端に接続され、ゲートが前記第２の比較器の出力端に接続される第１導電型の第２ＭＯＳトランジスタと、一端が前記第１ＭＯＳトランジスタの電流通路の他端に接続される第１抵抗と、アノードが前記第１抵抗の他端に接続され、カソードが前記第１の電位供給源に接続される第１ダイオードと、アノードが前記第２ＭＯＳトランジスタの電流通路の他端に接続され、カソードが前記第１の電位供給源に接続される第２ダイオードとを備え、前記第２の比較器の出力端から出力信号を得ることを特徴とする請求項３に記載のパワーオンディテクタ。
【請求項５】
前記第２の回路ユニットは、第３の比較器と、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第３の比較器の反転入力端に接続され、ゲートに前記第１の回路ユニットの出力信号が供給される第１導電型の第３ＭＯＳトランジスタと、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第３の比較器の非反転入力端に接続され、ゲートが前記第３の比較器の出力端に接続される第１導電型の第４ＭＯＳトランジスタと、アノードが前記第３ＭＯＳトランジスタの電流通路の他端に接続され、カソードが前記第１の電位供給源に接続される第３ダイオードと、一端が前記第４ＭＯＳトランジスタの電流通路の他端に接続され、他端が前記第１の電位供給源に接続される第２抵抗とを備え、前記第３の比較器の出力端から出力信号を得ることを特徴とする請求項４に記載のパワーオンディテクタ。
【請求項６】
前記第３の回路ユニットは、電流通路の一端が前記第２の電位供給源に接続され、ゲートに前記第１の回路ユニットの出力信号が供給される第１導電型の第５ＭＯＳトランジスタと、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第５ＭＯＳトランジスタの電流通路の他端に接続され、ゲートに前記第２の回路ユニットの出力信号が供給される第１導電型の第６ＭＯＳトランジスタと、一端が前記第５，第６ＭＯＳトランジスタの電流通路の他端に接続され、他端が前記第１の電位供給源に接続される第３抵抗とを備え、前記第５，第６ＭＯＳトランジスタの電流通路の他端と前記第３抵抗の一端との接続ノードから前記基準電位を出力することを特徴とする請求項５に記載のパワーオンディテクタ。
【請求項７】
前記基準電位発生回路の出力端子と前記第１の電位供給源との間に接続され前記第１の電圧を生成する第１の負荷素子を更に具備することを特徴とする請求項１乃至６いずれか１つの項に記載のパワーオンディテクタ。
【請求項８】
第１の電流路が前記基準電位発生回路の出力端子に接続され、第２の電流路が第２の負荷素子を介して前記第２の電位供給源に接続されたカレントミラー回路を更に具備し、
前記第１の比較器は、前記第１の負荷素子の両端の電圧と前記第２の負荷素子の両端の電圧とを比較することを特徴とする請求項７に記載のパワーオンディテクタ。
【請求項９】
前記カレントミラー回路は、電流通路の一端及びゲートが前記基準電位発生回路の出力端子に接続され、電流通路の他端が前記第１の電位供給源に接続される第２導電型の第７ＭＯＳトランジスタと、電流通路の一端が前記第２の負荷素子に接続され、電流通路の他端が前記第１の電位供給源に接続され、ゲートが前記第７ＭＯＳトランジスタのゲートに共通接続される第２導電型の第８ＭＯＳトランジスタとを備えることを特徴とする請求項８に記載のパワーオンディテクタ。
【請求項１０】
前記第１の比較器は、ゲートが反転入力端に接続された第１導電型の第９ＭＯＳトランジスタと、電流通路の一端が前記第９ＭＯＳトランジスタの電流通路の一端に共通接続され、ゲートが非反転入力端に接続された第１導電型の第１０ＭＯＳトランジスタと、電流通路の一端が前記第９，第１０ＭＯＳトランジスタの電流通路の一端に接続され、電流通路の他端が前記第２の電位供給源に接続される第１導電型の第１１ＭＯＳトランジスタと、電流通路の一端及びゲートが前記第９ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が前記第１の電位供給源に接続される第２導電型の第１２ＭＯＳトランジスタと、電流通路の一端が前記第１０ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が前記第１の電位供給源に接続され、ゲートが前記第１２ＭＯＳトランジスタのゲートに共通接続される第２導電型の第１３ＭＯＳトランジスタと、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が出力端に接続され、ゲートが前記第１１ＭＯＳトランジスタのゲートに共通接続される第１導電型の第１４ＭＯＳトランジスタと、電流通路の一端が前記出力端に接続され、電流通路の他端が前記第１の電位供給源に接続され、ゲートが前記第１０，第１３ＭＯＳトランジスタの電流通路の接続ノードに接続される第２導電型の第１５ＭＯＳトランジスタとを備えることを特徴とする請求項１乃至９いずれか１つの項に記載のパワーオンディテクタ。
【請求項１１】
データを保持するデータ保持回路と、
基準電位を生成する基準電位発生回路と、
前記基準電位発生回路から出力される基準電位と第１の電位供給源の電位とに基づいて生成した第１の電圧と、前記第１の電位供給源の電位と異なる第２の電位供給源の電位と前記基準電位とに基づいて生成した第２の電圧とを比較する第１の比較器と、
前記第１の比較器の出力信号に基づいて前記データ保持回路に保持されたデータをリセットするリセット回路とを具備し、
電源投入時の前記第１の電位供給源の電位と前記第２の電位供給源の電位との電位差が、前記第１の電圧と前記第２の電圧との和よりも大きくなったときに、前記リセット回路により前記データ保持回路に保持されているデータをリセットすることを特徴とするパワーオンリセット回路。
【請求項１２】
前記データ保持回路は、レジスタまたはラッチ回路を含むことを特徴とする請求項１１に記載のパワーオンリセット回路。
【請求項１３】
前記基準電位発生回路は、バンドギャップリファレンス回路であることを特徴とする請求項１１または１２に記載のパワーオンリセット回路。
【請求項１４】
前記バンドギャップリファレンス回路は、正の温度特性を有する第１の電流を生成するように構成された第１の回路ユニットと、負の温度特性を有する第２の電流を生成するように構成された第２の回路ユニットと、前記第１の回路ユニットから出力される第１の電流と前記第２の回路ユニットから出力される第２の電流とを加算し、この加算した電流に基づいて前記基準電位を生成するように構成された第３の回路ユニットとを備えることを特徴とする請求項１３に記載のパワーオンリセット回路。
【請求項１５】
前記第１の回路ユニットは、第２の比較器と、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第２の比較器の非反転入力端に接続され、ゲートが前記第２の比較器の出力端に接続される第１導電型の第１ＭＯＳトランジスタと、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第２の比較器の反転入力端に接続され、ゲートが前記第２の比較器の出力端に接続される第１導電型の第２ＭＯＳトランジスタと、一端が前記第１ＭＯＳトランジスタの電流通路の他端に接続される第１抵抗と、アノードが前記第１抵抗の他端に接続され、カソードが前記第１の電位供給源に接続される第１ダイオードと、アノードが前記第２ＭＯＳトランジスタの電流通路の他端に接続され、カソードが前記第１の電位供給源に接続される第２ダイオードとを備え、前記第２の比較器の出力端から出力信号を得ることを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１６】
前記第２の回路ユニットは、第３の比較器と、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第３の比較器の反転入力端に接続され、ゲートに前記第１の回路ユニットの出力信号が供給される第１導電型の第３ＭＯＳトランジスタと、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第３の比較器の非反転入力端に接続され、ゲートが前記第３の比較器の出力端に接続される第１導電型の第４ＭＯＳトランジスタと、アノードが前記第３ＭＯＳトランジスタの電流通路の他端に接続され、カソードが前記第１の電位供給源に接続される第３ダイオードと、一端が前記第４ＭＯＳトランジスタの電流通路の他端に接続され、他端が前記第１の電位供給源に接続される第２抵抗とを備え、前記第３の比較器の出力端から出力信号を得ることを特徴とする請求項１５に記載のパワーオンリセット回路。
【請求項１７】
前記第３の回路ユニットは、電流通路の一端が前記第２の電位供給源に接続され、ゲートに前記第１の回路ユニットの出力信号が供給される第１導電型の第５ＭＯＳトランジスタと、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が前記第５ＭＯＳトランジスタの電流通路の他端に接続され、ゲートに前記第２の回路ユニットの出力信号が供給される第１導電型の第６ＭＯＳトランジスタと、一端が前記第５，第６ＭＯＳトランジスタの電流通路の他端に接続され、他端が前記第１の電位供給源に接続される第３抵抗とを備え、前記第５，第６ＭＯＳトランジスタの電流通路の他端と前記第３抵抗の一端との接続ノードから前記基準電位を出力することを特徴とする請求項１６に記載のパワーオンリセット回路。
【請求項１８】
前記基準電位発生回路の出力端子と前記第１の電位供給源との間に接続され前記第１の電圧を生成する第１の負荷素子を更に具備することを特徴とする請求項１１乃至１７いずれか１つの項に記載のパワーオンリセット回路。
【請求項１９】
第１の電流路が前記基準電位発生回路の出力端子に接続され、第２の電流路が第２の負荷素子を介して前記第２の電位供給源に接続されたカレントミラー回路を更に具備し、
前記第１の比較器は、前記第１の負荷素子の両端の電圧と前記第２の負荷素子の両端の電圧とを比較することを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２０】
前記カレントミラー回路は、電流通路の一端及びゲートが前記基準電位発生回路の出力端子に接続され、電流通路の他端が前記第１の電位供給源に接続される第２導電型の第７ＭＯＳトランジスタと、電流通路の一端が前記第２の負荷素子に接続され、電流通路の他端が前記第１の電位供給源に接続され、ゲートが前記第７ＭＯＳトランジスタのゲートに共通接続される第２導電型の第８ＭＯＳトランジスタとを備えることを特徴とする請求項１９に記載のパワーオンリセット回路。
【請求項２１】
前記第１の比較器は、ゲートが反転入力端に接続された第１導電型の第９ＭＯＳトランジスタと、電流通路の一端が前記第９ＭＯＳトランジスタの電流通路の一端に共通接続され、ゲートが非反転入力端に接続された第１導電型の第１０ＭＯＳトランジスタと、電流通路の一端が前記第９，第１０ＭＯＳトランジスタの電流通路の一端に接続され、電流通路の他端が前記第２の電位供給源に接続される第１導電型の第１１ＭＯＳトランジスタと、電流通路の一端及びゲートが前記第９ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が前記第１の電位供給源に接続される第２導電型の第１２ＭＯＳトランジスタと、電流通路の一端が前記第１０ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が前記第１の電位供給源に接続され、ゲートが前記第１２ＭＯＳトランジスタのゲートに共通接続される第２導電型の第１３ＭＯＳトランジスタと、電流通路の一端が前記第２の電位供給源に接続され、電流通路の他端が出力端に接続され、ゲートが前記第１１ＭＯＳトランジスタのゲートに共通接続される第１導電型の第１４ＭＯＳトランジスタと、電流通路の一端が前記出力端に接続され、電流通路の他端が前記第１の電位供給源に接続され、ゲートが前記第１０，第１３ＭＯＳトランジスタの電流通路の接続ノードに接続される第２導電型の第１５ＭＯＳトランジスタとを備えることを特徴とする請求項１１乃至２０いずれか１つの項に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置等において電源の投入（パワーオン）を検知するパワーオンディテクタ、及びレジスタやラッチ回路を初期設定するためのパワーオンリセット回路に関する。
【０００２】
【従来の技術】
従来、この種のパワーオンディテクタは、抵抗とダイオードまたはダイオード接続したトランジスタとを直列に接続し、その接続ノードをインバータの入力端に接続して構成している。そして、電源の投入による電源電圧の上昇に伴って、上記インバータの出力が反転することを利用して、パワーオン検知信号を生成している。
【０００３】
図１０は、このような従来のパワーオンディテクタの構成例を示す回路図である。Ｐチャネル型ＭＯＳトランジスタ１１のソースは電源ＶＤＤに接続され、ドレイン及びゲートは抵抗１２の一端に接続される。この抵抗１２の他端は、接地点ＶＳＳに接続される。上記ＭＯＳトランジスタ１１のドレインと上記抵抗１２の一端との接続ノードには、Ｐチャネル型ＭＯＳトランジスタ１３とＮチャネル型ＭＯＳトランジスタ１４とからなるＣＭＯＳインバータ１５の入力端が接続される。そして、このＣＭＯＳインバータ１５の出力端からパワーオン検知信号ＰＤＳを出力するようになっている。
【０００４】
上記のような構成において、電源が投入されると電源ＶＤＤの電位が上昇して行く。電源ＶＤＤの電位が回路動作可能なレベルに達した時点では、ダイオード接続されたＭＯＳトランジスタ１１と抵抗１２との接続ノードの電位が、上記ＣＭＯＳインバータ１５の回路閾値電圧よりも高くなる。よって、このＣＭＯＳインバータ１５の出力電圧（パワーオン検知信号ＰＤＳ）はロウレベル（“Ｌ”レベル）となる。電源ＶＤＤの電位が更に上昇し、ＭＯＳトランジスタ１１と抵抗１２との接続ノードの電位が、上記ＣＭＯＳインバータ１５の回路閾値電圧よりも低くなると、ＣＭＯＳインバータ１５の出力電圧は、ハイレベル（“Ｈ”レベル）に反転し、パワーオンが検知される。
【０００５】
上記パワーオンの検知レベルは、上記抵抗１２の抵抗値や各ＭＯＳトランジスタ１１，１３，１４のチャネル長／チャネル幅比（Ｌ／Ｗ）を調整することにより制御できる。
【０００６】
なお、上記ＣＭＯＳインバータ１５の出力信号ＰＤＳを、ノイズカット用のローパスフィルタ（ＬＰＦ）を介してパワーオンの検知を行う技術も周知である。ローパスフィルタを設けることにより、ノイズに対する耐性を高めることができる。
【０００７】
しかしながら、上記のような構成では、温度条件の違いや製造プロセスのばらつきにより、パワーオンの検知レベルが変動し、これが原因でチップが不良品になる恐れがある。例えば、車載用の半導体集積回路装置では、−４０℃から＋１２５℃もの広い温度範囲で正常動作することが要求されており、このように温度条件が大きく異なると、各ＭＯＳトランジスタ１１，１３，１４の閾値電圧が変化してしまい、パワーオン検知信号ＰＤＳが反転するレベルが大きく変動してしまう。また、上記抵抗１２には、通常、拡散抵抗を用いるが、拡散抵抗は製造プロセスのばらつきにより抵抗値が変動しやすい。このため、上述したような抵抗１２の抵抗値や各ＭＯＳトランジスタ１１，１３，１４のチャネル長／チャネル幅比の調整では十分に対応できない。
【０００８】
更に、半導体集積回路装置中に１Ｖ近辺で動作する低電圧回路が内蔵されている場合には、温度条件の相違や製造ばらつきの影響がより顕著になり、パワーオンを認識するのが難しい、という問題がある。
【０００９】
このような問題を解決するために、バンドギャップリファレンス回路等の温度依存性が小さい回路を用いてパワーオンを検知する技術が提案されている（例えば特許文献１及び２参照）。しかしながら、いずれの先行技術もバンドギャップリファレンス回路の出力電圧と、電源電圧を抵抗分割した電圧とを比較、換言すれば温度依存性のない電圧と温度依存性のある電圧（温度依存性は比較的小さいが）とを比較するため、温度依存性を十分に低減することはできず、車載用等の厳しい条件で用いる半導体集積回路装置に適用する際には十分とはいえない。
【００１０】
また、上述したようなパワーオンディテクタを用いて、半導体集積回路装置中のレジスタやラッチ回路を初期設定するためのパワーオンリセット回路を構成する場合も同様な問題が発生し、その対策が望まれている。
【００１１】
【特許文献１】
特開２００２−４３９１７
【００１２】
【特許文献２】
特開平１０−２０７５８０号公報
【００１３】
【発明が解決しようとする課題】
上記のように、従来のパワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路は、温度変化や製造ばらつきにより、パワーオンを検知するレベルが変動する、という問題があった。
【００１４】
また、１Ｖ近辺で動作する低電圧回路を備える半導体集積回路装置の場合、上記検知レベルの変動の影響が大きくなり、パワーオンを検知するのが難しい、という問題があった。
【００１５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、温度変化や製造ばらつきによるパワーオンの検知レベルの変動を抑制でき、且つ低電圧であっても確実な検知動作を行うことができるパワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路を提供することにある。
【００１６】
【課題を解決するための手段】
この発明の一態様によると、基準電位を生成する基準電位発生回路と、前記基準電位発生回路から出力される基準電位と第１の電位供給源の電位とに基づいて生成した第１の電圧と、前記第１の電位供給源の電位と異なる第２の電位供給源の電位と前記基準電位とに基づいて生成した第２の電圧とを比較する第１の比較器とを具備し、電源投入時の前記第１の電位供給源の電位と前記第２の電位供給源の電位との電位差が、前記第１の電圧と前記第２の電圧との和よりも大きくなったときに、パワーオンを検知するパワーオンディテクタが提供される。
【００１７】
また、この発明の一態様によると、データを保持するデータ保持回路と、基準電位を生成する基準電位発生回路と、前記基準電位発生回路から出力される基準電位と第１の電位供給源の電位とに基づいて生成した第１の電圧と、前記第１の電位供給源の電位と異なる第２の電位供給源の電位と前記基準電位とに基づいて生成した第２の電圧とを比較する第１の比較器と、前記第１の比較器の出力信号に基づいて前記データ保持回路に保持されたデータをリセットするリセット回路とを具備し、電源投入時の前記第１の電位供給源の電位と前記第２の電位供給源の電位との電位差が、前記第１の電圧と前記第２の電圧との和よりも大きくなったときに、前記リセット回路により前記データ保持回路に保持されているデータをリセットするパワーオンリセット回路が提供される。
【００１８】
上記のように、この発明の一態様に係るパワーオンディテクタでは、バンドギャップリファレンス回路のような温度依存性の低い基準電位を生成する基準電位発生回路を用いて、第１の電位供給源の電位（ＶＳＳレベル）と第２の電位供給源の電位（ＶＤＤレベル）から第１，第２の電圧を生成し、これらの電圧を第１の比較器（コンパレータ）で比較し、電源電位が上記２つの電位の和より大きくなるところを検知してパワーオンを検知する。よって、温度依存性のない電圧のみを用いてパワーオンを検知するので、温度変化によるパワーオンの検知レベルの変動を抑制できる。また、各回路をペアのトランジスタを使って構成することにより、製造ばらつきによる特性変動を互いに相殺できる。更に、１Ｖ付近で動作するバンドギャップリファレンス回路を用いることにより、１Ｖ近辺の低電圧であっても確実な検知動作、あるいはリセット動作を行うことができる。
【００１９】
この発明の一態様に係るパワーオンリセット回路では、上記第１の比較器から出力されるパワーオン検知信号を用いて、電源の投入時にレジスタやラッチ回路等のデータ保持回路のリセットを行うことで、温度変化や製造ばらつきによるパワーオンの検知レベルの変動を抑制でき、且つ低電圧であっても確実な検知動作を行うことができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係るパワーオンディテクタ、及びパワーオンリセット回路について説明するための概念図である。バンドギャップリファレンス回路（ＢＧＲ：Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）２０は、温度依存性の低い基準電位を生成する基準電位発生回路である。このＢＧＲ回路２０は、第１乃至第３の回路ユニット２１，２２，２３で構成されている。上記回路ユニット２１は正の温度特性を有する電流（ｄＩ／ｄＴ＞０）を生成する回路、上記回路ユニット２２は負の温度特性を有する電流（ｄＩ／ｄＴ＜０）を生成する回路である。これら回路ユニット２１，２２の出力電流を回路ユニット２３で加算することにより、回路ユニット２１，２２の温度特性を相殺して、実質的に温度依存性のない電流（ｄＩ／ｄＴ＋ｄＩ／ｄＴ＝０）を生成する。
【００２１】
上記回路ユニット２３の出力電流を抵抗２４に流して電圧（第１の電圧）Ｖ１を生成するとともに、この出力電流をカレントミラー回路２５に流す。このカレントミラー回路２５により、上記出力電流と同じ電流を抵抗２６に流して電圧（第２の電圧）Ｖ２を生成する。これによって、上記電圧Ｖ１は接地点ＶＳＳの電位（第１の電位供給源の電位）に対して実質的に温度特性のない電圧となり、電圧Ｖ２は電源ＶＤＤの電位（第２の電位供給源の電位）に対して実質的に温度特性のない電圧になる。
【００２２】
そして、これらの電圧Ｖ１とＶ２をコンパレータ（第１の比較器）２７で比較し、パワーオン検知信号ＰＤＳを出力する。このコンパレータ２７は、抵抗２６の両端に印加された電圧と、抵抗２４の両端に印加された電圧の和が、回路ユニット２３の電源ＶＤＤ，ＶＳＳの電圧を超えたときに、パワーオン検知信号ＰＤＳのレベルが接地点ＶＳＳの電位から電源ＶＤＤの電位に変化する。上記抵抗２４と抵抗２６の両端の電圧はそれぞれ、前述したように実質的に温度依存性がないので、コンパレータ２７の出力（パワーオン検知信号ＰＤＳ）が遷移する電位も温度変化の影響を受けない。
【００２３】
また、上記コンパレータ２７から出力されるパワーオン検知信号ＰＤＳを用いて、レジスタやラッチ回路等のデータ保持回路のリセット信号を生成すれば、温度変化の影響を受けないパワーオンリセット回路が構成できる。
【００２４】
図２は、上記図１に示した回路における回路ユニット２１の構成例を示している。この回路は、正の温度特性を生成するための差動アンプ（コンパレータ）３１、Ｐチャネル型ＭＯＳトランジスタ３２，３３、抵抗３４及びダイオード３５，３６を含んで構成されている。上記ＭＯＳトランジスタ３２のソースは電源ＶＤＤに接続され、ドレインは上記コンパレータ３１の非反転入力端（＋）に接続され、ゲートはコンパレータ３１の出力端に接続される。また、上記ＭＯＳトランジスタ３３のソースは電源ＶＤＤに接続され、ドレインは上記コンパレータ３１の反転入力端（−）に接続され、ゲートはコンパレータ３１の出力端に接続される。上記ＭＯＳトランジスタ３２のドレインには、抵抗３４の一端が接続される。この抵抗３４の他端と接地点ＶＳＳ間には、ダイオード３５のアノード，カソード間が接続される。上記ＭＯＳトランジスタ３３のドレインには、ダイオード３６のアノードが接続され、このダイオード３６のカソードは接地点ＶＳＳに接続される。上記ダイオード３５は、ダイオード３６よりも大きいサイズになっている。そして、上記コンパレータ３１の出力端に接続された出力端子３７から正の温度特性を有する電圧ＶＯＵＴＡを出力する。
【００２５】
図３は、上記図１に示した回路における回路ユニット２２の構成例を示している。この回路は、負の温度特性を生成するための差動アンプ（コンパレータ）４１、Ｐチャネル型ＭＯＳトランジスタ４２，４３、ダイオード４４及び抵抗４５を含んで構成されている。上記ＭＯＳトランジスタ４２のソースは電源ＶＤＤに接続され、ドレインはコンパレータ４１の反転入力端（−）に接続され、ゲートに上記回路ユニット２１の出力電圧ＶＯＵＴＡが供給される。ダイオード４４のアノードは、上記ＭＯＳトランジスタ４２のドレインに接続され、カソードは接地点ＶＳＳに接続される。このダイオード４４は、上記ダイオード３６と同じサイズになっている。上記ＭＯＳトランジスタ４３のソースは電源ＶＤＤに接続され、ドレインはコンパレータ４１の非反転入力端（＋）に接続され、ゲートは上記コンパレータ４１の出力端に接続される。抵抗４５の一端は、上記ＭＯＳトランジスタ４３のドレインに接続され、他端は接地点ＶＳＳに接続される。そして、上記コンパレータ４１の出力端に接続された出力端子４６から負の温度特性を有する電圧ＶＯＵＴＢを出力する。
【００２６】
図４は、上記図１に示した回路における回路ユニット２３の構成例を示している。この回路は、Ｐチャネル型ＭＯＳトランジスタ５１，５２及び抵抗５３を含んで構成されている。上記ＭＯＳトランジスタ５１のソースは電源ＶＤＤに接続され、ゲートに上記回路ユニット２１の出力電圧ＶＯＵＴＡが印加される。また、上記ＭＯＳトランジスタ５２のソースは電源ＶＤＤに接続され、ドレインはＭＯＳトランジスタ５１のドレインに共通接続され、ゲートに上記回路ユニット２２の出力電圧ＶＯＵＴＢが供給される。これらのＭＯＳトランジスタ５１，５２は、差動アンプ３１の出力と差動アンプ４１の出力から温度特性のない電流を取り出す電流源回路として働く。上記抵抗５３の一端は、上記ＭＯＳトランジスタ５１，５２のドレイン共通接続ノードに接続され、他端は接地点ＶＳＳに接続される。そして、上記ＭＯＳトランジスタ５１，５２のドレイン共通接続ノードに接続された出力端子５４から、上記回路ユニット２１，２２の出力電流を加算して生成した温度依存性のない電位ＶＲＥＦＤＣ（基準電位）を出力するようになっている。
【００２７】
温度依存性は、抵抗３４と抵抗４５の抵抗値の調整で変えることができる。本回路の場合は、電位ＶＲＥＦＤＣ（基準電位）の温度特性が小さくなるように抵抗値を合わせ込む。
【００２８】
この基準電位ＶＲＥＦＤＣは、抵抗５３の抵抗値により設定することができる。抵抗５３の抵抗値を高くすると基準電位ＶＲＥＦＤＣを高くでき、低くすると低くできる。よって、抵抗５３を可変抵抗にすれば、基準電位ＶＲＥＦＤＣを自由に設定できる。
【００２９】
図５は、図１に示した回路の一部を抽出して示しており、電流源とカレントミラー回路とを用いた電位比較回路になっている。図５において、図１と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００３０】
カレントミラー回路２５は、Ｎチャネル型ＭＯＳトランジスタ２８，２９で構成されている。ＭＯＳトランジスタ２８のドレイン及びゲートは、回路ユニット２３の出力端子（図５では電流源２３Ａ，２３Ｂで等価的に表す）に接続され、ソースは接地点ＶＳＳに接続される。また、ＭＯＳトランジスタ２９のドレインは上記抵抗２６の他端に接続され、ソースは接地点ＶＳＳに接続され、ゲートはＭＯＳトランジスタ２８のゲートに共通接続される。
【００３１】
図６は、上記図１，図２，図３及び図５に示した回路におけるコンパレータ（差動アンプ）２７，３１，４１の構成例を示している。このコンパレータは、Ｐチャネル型ＭＯＳトランジスタ６１〜６４とＮチャネル型ＭＯＳトランジスタ６５〜６７を含んで構成されている。差動入力ペアとして働くＭＯＳトランジスタ６１，６２のソースは共通接続され、ゲートは反転入力端（−）及び非反転入力端（＋）として働く差動入力端子６８，６９にそれぞれ接続される。上記ＭＯＳトランジスタ６１，６２のソース共通接続ノードと電源ＶＤＤ間には、ＭＯＳトランジスタ６３のドレイン，ソース間が接続される。また、上記ＭＯＳトランジスタ６１，６２のドレインには、ＭＯＳトランジスタ６５，６６のドレインがそれぞれ共通接続される。これらＭＯＳトランジスタ６５，６６のゲートは共通接続されてＭＯＳトランジスタ６５のドレインに接続され、ソースは接地点ＶＳＳに共通接続される。
【００３２】
上記ＭＯＳトランジスタ６４のソースは電源ＶＤＤに接続され、ドレインは出力端子７０に接続され、ゲートはそのドレイン及びＭＯＳトランジスタ６３のゲートに共通接続される。また、上記ＭＯＳトランジスタ６７のドレインは出力端子７０に接続され、ソースは接地点ＶＳＳに接続され、ゲートはＭＯＳトランジスタ６２と６６のドレイン共通接続ノードに接続される。
【００３３】
このような構成のコンパレータは、差動入力端子６８，６９に入力された信号をＭＯＳトランジスタ６１，６２，６５，６６で増幅した後、ＭＯＳトランジスタ６３，６４，６７で更に増幅するので、低電位の入力信号でも動作可能である。
【００３４】
図７は、上記図１乃至図６に示したパワーオンリセット回路でリセットされる回路の例を示しており、ラッチ回路である。このラッチ回路は、２入力ナンドゲート７１と３入力ナンドゲート７２で構成されたフリップフロップである。このフリップフロップは、セット端子Ｓとリセット端子Ｒに入力された信号に基づいてデータをラッチし、出力信号Ｑを得る。そして、電源の投入時には、パワーオン検知信号ＰＤＳが供給されて初期状態が設定される。
【００３５】
図８は、電源の投入後の電源ＶＤＤの電位、パワーオン検知信号ＰＤＳのレベル、電圧Ｖ１，Ｖ２の変化を時間軸に沿って示している。電源が投入されると、電源ＶＤＤの電位が上昇して行く。ここで、電源投入の初期には電圧Ｖ２がＶ１よりも高く、電源ＶＤＤの電位が回路動作可能なレベルに達した時点で、電圧Ｖ１がＶ２よりも高くなる。これによって、電源ＶＤＤの電位と同様に上昇していたパワーオン検知信号ＰＤＳのレベルが“Ｈ”レベルから“Ｌ”レベルに反転する。電源ＶＤＤの電位が更に上昇して行くと電圧Ｖ２がＶ１よりも高くなり、コンパレータ２７から出力されるパワーオン検知信号ＰＤＳは“Ｈ”レベルに反転し、この時点でパワーオンが検知される。
【００３６】
上記のような構成によれば、ＢＧＲ回路２０を用いて、温度依存性のない電圧Ｖ１，Ｖ２を生成し、これらの電圧Ｖ１，Ｖ２を比較してパワーオン検知信号ＰＤＳを生成するので、実質的に温度依存性をなくすことができる。また、ペアのＭＯＳトランジスタを使って回路を構成しているので、プロセスのばらつきの影響をなくすことができる。更に、抵抗５３の抵抗値を制御することによりパワーオンの検知レベルを自由に調整できる。
【００３７】
図９は、この発明の第２の実施の形態に係るパワーオンディテクタ、及びパワーオンリセット回路について説明するための回路図である。この回路は、コンパレータ８１〜８３、Ｐチャネル型ＭＯＳトランジスタ８４〜９０、Ｎチャネル型ＭＯＳトランジスタ９１，９２、抵抗９３〜９６及びダイオード９７，９８等を含んで構成されている。
【００３８】
ＭＯＳトランジスタ８４のソースは電源ＶＤＤに接続され、ドレインはコンパレータ８１の非反転入力端（＋）に接続され、ゲートはコンパレータ８１の出力端に接続される。抵抗９３の一端は上記ＭＯＳトランジスタ８４のドレインに接続され、他端はダイオード９７のアノードに接続されている。このダイオード９７のカソードは、接地点ＶＳＳに接続される。また、ＭＯＳトランジスタ８５のソースは電源ＶＤＤに接続され、ドレインはコンパレータ８１，８２の反転入力端（−）に接続され、ゲートはコンパレータ８１の出力端に接続される。ダイオード９８のアノードは上記ＭＯＳトランジスタ８５のドレインに接続され、カソードは接地点ＶＳＳに接続されている。
【００３９】
ＭＯＳトランジスタ８６のソースは電源ＶＤＤに接続され、ドレインはコンパレータ８２の非反転入力端（＋）に接続され、ゲートはコンパレータ８２の出力端に接続される。抵抗９４の一端は上記ＭＯＳトランジスタ８６のドレインに接続され、他端は接地点ＶＳＳに接続される。
【００４０】
ＭＯＳトランジスタ８７のソースは電源ＶＤＤに接続され、ゲートはコンパレータ８１の出力端に接続される。また、ＭＯＳトランジスタ８８のソースは電源ＶＤＤに接続され、ドレインは上記ＭＯＳトランジスタ８７のドレインに共通接続され、ゲートはコンパレータ８２の出力端に接続される。これらＭＯＳトランジスタ８７，８８のドレイン共通接続ノードと接地点ＶＳＳ間には、抵抗９５が接続される。また、このドレイン共通接続ノードは、コンパレータ８３の反転入力端（−）に接続される。
【００４１】
更に、ＭＯＳトランジスタ８９のソースは電源ＶＤＤに接続され、ゲートはコンパレータ８１の出力端に接続される。また、ＭＯＳトランジスタ９０のソースは電源ＶＤＤに接続され、ドレインは上記ＭＯＳトランジスタ８９のドレインに共通接続され、ゲートはコンパレータ８２の出力端に接続される。これらＭＯＳトランジスタ８７，８８のドレイン共通接続ノードには、ＭＯＳトランジスタ９１のドレイン及びゲートが接続される。このＭＯＳトランジスタ９１のソースは、接地点ＶＳＳに接続される。
【００４２】
抵抗９６の一端は電源ＶＤＤに接続され、他端はＭＯＳトランジスタ９２のドレイン及びコンパレータ８３の非反転入力端（＋）に接続される。このＭＯＳトランジスタ９２のソースは接地点ＶＳＳに接続され、ゲートは上記ＭＯＳトランジスタ９１のゲートに接続される。そして、上記コンパレータ８３の出力端からパワーオン検知信号ＰＤＳを出力するようになっている。
【００４３】
なお、上記コンパレータ８１〜８３は、上記図６に示した回路と同様に構成することにより１Ｖ付近の低電圧でも確実な動作が得られる。
【００４４】
上記のような構成において、基本的な構成並びに動作は前述した第１の実施の形態と同様である。すなわち、ＢＧＲ回路を用いて、共に温度依存性のない電圧Ｖ１，Ｖ２を生成し、これらの電圧Ｖ１，Ｖ２を比較してパワーオン検知信号ＰＤＳを生成するので、実質的に温度依存性をなくすことができる。また、抵抗９５の抵抗値を制御することによりパワーオンの検知レベルを自由に調整できる。
【００４５】
しかも、本第２の実施の形態では、ＭＯＳトランジスタ８５とダイオード９８をコンパレータ８１，８２で共用するとともに、これらコンパレータ８１，８２の出力電圧ＶＯＵＴＡ，ＶＯＵＴＢをペアのＭＯＳトランジスタ８７，８８及び８９，９０で受けるようにしている。これによって、製造プロセスのばらつきをより低減できる。
【００４６】
従って、上記のような構成のパワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路によれば、温度変化や製造ばらつきによるパワーオンの検知レベルの変動を抑制でき、且つ低電圧であっても確実な検知動作あるいはリセット動作を行うことができる。
【００４７】
なお、上述した第１，第２の実施の形態に係るパワーオンディテクタ及びパワーオンリセット回路において、各Ｐチャネル型ＭＯＳトランジスタと各Ｎチャネル型ＭＯＳトランジスタの導電型を入れ替え、電源ＶＤＤ，ＶＳＳの極性を替えても良いのは勿論である。
【００４８】
以上第１，第２の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４９】
【発明の効果】
以上説明したように、この発明によれば、温度変化や製造ばらつきによるパワーオンの検知レベルの変動を抑制でき、且つ低電圧であっても確実な検知動作を行うことができるパワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るパワーオンディテクタ及びパワーオンリセット回路について説明するための概念図。
【図２】図１に示した回路における第１の回路ユニットの構成例を示す回路図。
【図３】図１に示した回路における第２の回路ユニットの構成例を示す回路図。
【図４】図１に示した回路における第３の回路ユニットの構成例を示す回路図。
【図５】図１に示した回路の一部を抽出して示しており、電流源とカレントミラー回路とを用いた電位比較回路を示す回路図。
【図６】図１，図２，図３及び図５に示した回路におけるコンパレータの構成例を示す回路図。
【図７】図１乃至図６に示したパワーオンディテクタの検知信号でリセットされる回路の例を示すもので、ラッチ回路の回路図。
【図８】電源の投入後の電源の電位、パワーオン検知信号のレベル、コンパレータに入力される電圧の変化を時間軸に沿って示す波形図。
【図９】この発明の第２の実施の形態に係るパワーオンディテクタ及びパワーオンリセット回路について説明するための回路図。
【図１０】従来のパワーオンディテクタを示す回路図。
【符号の説明】
２０…バンドギャップリファレンス回路（基準電位発生回路）、２１，２２，２３…第１乃至第３の回路ユニット、２４，２６，３４，４５，５３，９３〜９６…抵抗、２５…カレントミラー回路、２６，８３…コンパレータ（第１の比較器）、２８，２９，３２，３３，４２，４３，５１，５２，６１〜６７，８４〜９２…ＭＯＳトランジスタ、３１，４１，８１，８２…差動アンプ（第２，第３の比較器）、３５，３６，４４，９７，９８…ダイオード、ＶＳＳ…接地点（第１の電位供給源）、ＶＤＤ…電源（第２の電位供給源）、ＰＤＳ…パワーオン検知信号、Ｖ１…第１の電圧、Ｖ２…第２の電圧、ＶＯＵＴＡ…第１の回路ユニットの出力電圧、ＶＯＵＴＢ…第２の回路ユニットの出力電圧、ＶＲＥＦＤＣ…温度依存性のない電位（基準電位）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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