(57)【要約】【課題】消費電力の低減、回路面積の省サイズ化、および動作速度の高速化を図ったアナログ／ディジタル変換器を提供する。【解決手段】入力電圧Ｉｎおよびリファレンス電圧Ｒｅｆが印加されるＮチャネルトランジスタＮＭ２，ＮＭ３のみを高耐圧型とし、他のトランジスタＭＰ１，ＭＰ２を低耐圧型とする。これによりアナログ入力のダイナミックレンジを高く保ったまま高速動作が可能となり、また回路面積を削減することも可能となる。さらに、Ａ／Ｄ変換器に電圧の異なる複数の電源を設け、このうち低い電源電圧をコンパレータ２００に供給することで低消費電力化を実現する。【選択図】    図３
2004304312.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器と、
この演算増幅器から出力されるアナログ信号を基準レベルと比較してディジタル信号を出力する比較回路と、
前記演算増幅器に第１の駆動電圧を供給する第１の電力供給部と、
前記比較回路に前記第１の駆動電圧より低い第２の駆動電圧を供給する第２の電力供給部とを具備することを特徴とするアナログ／ディジタル変換器。
【請求項２】
ラッチ回路とこのラッチ回路の前段に接続される前置増幅器とを有し、アナログ信号を基準レベルと比較してディジタル信号を出力する比較回路と、
前記前置増幅器に第１の駆動電圧を供給する第１の電力供給部と、
前記ラッチ回路に前記第１の駆動電圧より低い第２の駆動電圧を供給する第２の電力供給部とを具備することを特徴とするアナログ／ディジタル変換器。
【請求項３】
前記ディジタル信号が入力され、前記第２の電力供給部から電力供給を受けるロジック回路を備えることを特徴とする請求項１または２に記載のアナログ／ディジタル変換器。
【請求項４】
アナログ受信信号をディジタル化したのち受信復調する通信装置に備えられるアナログ／ディジタル変換器の少なくとも１つが請求項１乃至３のいずれかに記載のアナログ／ディジタル変換器で構成されることを特徴とする通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ／ディジタル変換器とこのアナログ／ディジタル変換器を備える通信装置に関する。
【０００２】
【従来の技術】
ロジック回路の動作速度は、微細化すればするほど高速化することができる。近年ではＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子の微細化技術が発達しており、動作速度のさらなる高速化が図られようとしている。またサイズの微細化につれ電圧耐性が低くなるので、ロジック回路の電源電圧の低電圧化が進んできている。これにより消費電力も低減できることから、ＣＭＯＳ素子の微細化は今後ますます進展すると予想される。
【０００３】
これに対し、オペアンプなどのアナログ回路は信号のダイナミックレンジを確保する必要から、その動作電源をロジック回路ほどに低電圧化することが困難である。よってアナログ回路はロジック回路に比較して高い電源電圧で動作させることが多い。従ってアナログ回路においては、ロジック回路で使用されるような微細化された素子を使用することが難しい。
【０００４】
ところで、アナログ／ディジタル変換器（以下Ａ／Ｄ変換器と表記する）においては、共通の半導体チップ上にアナログ回路とディジタル回路とが混在することが多い。しかしながら上記の事情によりアナログ回路の動作電圧を低くすることは困難である。例えば下記非特許文献１には、アナログ回路の電源電圧に耐え得る高耐圧トランジスタによりオペアンプおよびコンパレータを構成するＡ／Ｄ変換器が開示される。
【０００５】
しかしながらコンパレータの動作電圧が高くなると消費電力が増大し、また回路面積も大きくなる。さらに、微細化された低耐圧素子に比べて動作速度が低くならざるをえない。
【０００６】
なお、下記非特許文献２には、Ａ／Ｄ変換器に適用可能なコンパレータが開示される。
【０００７】
【非特許文献１】
Ａ  １０−ｂ，  １００−ＭＳ／ｓ  ＣＭＯＳ  Ａ／Ｄ  ｃｏｎｖｅｒｔｅｒ，  Ｋｗａｎｇ  Ｙｏｕｎｇ  Ｋｉｍ；  Ｋｕｓａｙａｎａｇｉ，  Ｎ．；  Ａｂｉｄｉ，  Ａ．Ａ．；Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  ，  Ｖｏｌｕｍｅ：  ３２  Ｉｓｓｕｅ：  ３  ，  Ｍａｒ  １９９７Ｐａｇｅ（ｓ）：  ３０２−３１１
【０００８】
【非特許文献２】
Ｔ．Ｂ．Ｃｈｏ他著  “Ａ  １０ｂ，  ２０Ｍｓａｍｐｌｅ／ｓ，  ３５ｍＷ  Ｐｉｐｅｌｉｎｅ  Ａ／Ｄ  Ｃｏｎｖｅｒｔｅｒ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．３０，  Ｎｏ．３，  ｐｐ１６６−１７２，  Ｍａｒｃｈ  １９９５。
【０００９】
【発明が解決しようとする課題】
以上述べたように従来のＡ／Ｄ変換器は、コンパレータ回路部分の動作電源電圧が本来必要となる最小限の値よりも高いことが多い。このため消費電力が増大したり、回路面積が増大したり、ひいては動作速度が低下するという不具合を有する。
【００１０】
本発明は上記事情によりなされたもので、その目的は、消費電力の低減、回路面積の省サイズ化、および動作速度の高速化を図ったアナログ／ディジタル変換器および通信装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために本発明に係わるアナログ／ディジタル変換器は、演算増幅器（例えばオペアンプ１０１）と、この演算増幅器から出力されるアナログ信号のレベルを基準レベルと比較してディジタル信号を出力する比較回路（例えばコンパレータ２００）と、前記演算増幅器に第１の駆動電圧（例えば電源電圧Ｖｄｄｏｐ）を供給する第１の電力供給部と、前記比較回路に前記第１の駆動電圧より低い第２の駆動電圧（例えばＶｄｄｃｏｍｐ）を供給する第２の電力供給部とを具備することを特徴とする。
【００１２】
このような構成であるから、演算増幅器の電源電圧が比較回路の電源電圧よりも相対的に高くなる。これにより演算増幅器から出力されるアナログ信号の振幅を大きく保つことができ、従って信号のダイナミックレンジを確保することができる。また、比較回路に備えられるラッチはＨｉｇｈ／Ｌｏｗの２値信号を取り扱うため、ダイナミックレンジへの要求は演算増幅器と比較して低く、比較回路の電源電圧を演算増幅器の電源電圧より下げても不具合は生じない。本発明はこのことに着目し、比較回路の電源電圧を演算増幅器の電源電圧よりも低くするようにしている、これにより比較回路における消費電力を下げることができ、回路全体での消費電力を低くすることが可能になる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１４】
（第１の実施形態）
図１は、本発明に係わるＡ／Ｄ変換器の第１の実施形態を示す回路ブロック図である。このＡ／Ｄ変換器は集積化された半導体チップなどとして実現され、例えば図８の通信装置におけるＡ／Ｄ変換器１４−１、１４−２として好適に利用さ＊れ得る。図１のＡ／Ｄ変換器は、入力回路１００とコンパレータ２００とを備える。入力回路１００は、アナログ信号が入力されるオペアンプ１０１を備える。オペアンプ１０１は電源電圧Ｖｄｄｏｐのもとで動作する。
【００１５】
このアナログの増幅出力信号は、コンパレータ２００に入力される。コンパレータ２００は電源電圧Ｖｄｄｃｏｍｐのもとで動作し、図示しないラッチ回路を備える。コンパレータ２００は入力されるアナログ信号のレベルを基準レベルと比較して、電源電圧Ｖｄｄｃｏｍｐに応じたレベルの２値のＡ／Ｄ変換器出力を出力する。
【００１６】
例えばパイプライン型Ａ／Ｄ変換器においては、入力回路１００にサンプル／ホールド回路を含む。またΔΣ型Ａ／Ｄ変換器においては、入力回路１００に積分器を含む。いずれの形式のＡ／Ｄ変換器においても、オペアンプ１０１において得られるダイナミックレンジがＡ／Ｄ変換器全体の精度に大きな影響を及ぼす。
【００１７】
本例では、オペアンプ１０１に、後段のコンパレータ２００において必要なダイナミックレンジを確保できるレベルの電源電圧Ｖｄｄｏｐを与えるようにする。さらに本例では、コンパレータ２００にオペアンプ１０１の電源電圧Ｖｄｄｏｐよりも低い電源電圧Ｖｄｄｃｏｍｐを与える。コンパレータ２００のラッチ回路はＨｉｇｈ／Ｌｏｗの２値信号を取り扱うため一般にオペアンプ１０１ほどのダイナミックレンジを要求されることは無い。このことからＶｄｄｃｏｍｐをＶｄｄｏｐより低くしても不具合を生じることはない。
【００１８】
また、ＶｄｄｃｏｍｐをＶｄｄｏｐより低くすることでコンパレータ２００における電力消費量を低減させることができる。このため回路全体としての消費電力を、コンパレータの電源電圧とオペアンプ１０１の電源電圧とが等しい既存のＡ／Ｄ変換器よりも低くすることが可能となる。
【００１９】
（第２の実施形態）
図２は、本発明に係わるＡ／Ｄ変換器の第２の実施形態を示す回路ブロック図である。このＡ／Ｄ変換器は、図１のコンパレータ２００の出力段に接続されるロジック回路３００を備える。ロジック回路３００は、コンパレータ２００から出力された温度計コードをバイナリコードに変換するなどの処理を行う。すなわち入力回路１００を通過したアナログ入力信号はコンパレータ２００により量子化され、ロジック回路３００によりコード変換などの処理を施され、ディジタル出力信号に変換される。
【００２０】
図２においては、コンパレータ２００とロジック回路３００とを共通の電源線に接続し、等しい電源電圧Ｖｄｄｌｏｇｉｃを供給する。そして、電源電圧Ｖｄｄｌｏｇｉｃをオペアンプ１０１の電源電圧Ｖｄｄｏｐよりも低くする。このようにＶｄｄｏｐを高くすることによりアナログ信号のダイナミックレンジが確保できる。また、ＶｄｄｌｏｇｉｃをＶｄｄｏｐよりも低くすることにより、コンパレータ２００とロジック回路３００において消費される電力を低減することができる。
【００２１】
さらに、コンパレータ２００とロジック回路３００とに等しいＶｄｄｌｏｇｉｃを供給することから、コンパレータ２００とロジック回路３００の信号振幅がともに等しくなる。これにより、ロジック回路３００のみを低い電源電圧で動作させる既存のＡ／Ｄ変換器に比べ、両者のマッチングをとるためのレベル変換回路が不要となる。従って消費電力をさらに低減でき、また回路規模を縮小することも可能になる。
【００２２】
＜第１の回路構成例＞
図３は、図１または図２に示されるコンパレータ２００の第１の回路構成例を示す図である。図３において、電源電圧Ｖｄｄｃｏｍｐの電圧はＡ／Ｄ変換器に設けられる複数の電源のうち低電圧側に接続される。
【００２３】
図３において、ＮチャネルトランジスタＭＮ２のゲート端子Ｉｎにアナログ入力信号が入力され、ＮチャネルトランジスタＭＮ３のゲート端子Ｒｅｆにリファレンス電圧が入力される。ＮチャネルトランジスタＭＮ２，ＭＮ３の負荷に、それぞれＰチャネルトランジスタＭＰ１，ＭＰ２を接続する。ＰチャネルトランジスタＭＰ１，ＭＰ２はラッチを構成する。ＮチャネルトランジスタＭＮ２，ＭＮ３のドレインにＮチャネルトランジスタＭＮ１が接続され、このＮチャネルトランジスタＭＮ１のゲートにクロック信号Ｃｋを供給する。
【００２４】
このような構成において、クロック信号ＣｋがＨｉｇｈになるとＮチャネルトランジスタＭＮ１がオンされる。このときＰチャネルトランジスタＭＰ１とＭＰ２とのドレインが共通に接続されているため、ＰチャネルトランジスタＭＰ１とＭＰ２とはラッチとしては動作せず出力ＯｕｔｐとＯｕｔｎとは互いに同電位となる。つまりクロック信号ＣｋがＨｉｇｈのときはリセットモードとなる。
【００２５】
クロック信号ＣｋがＬｏｗになると、ＰチャネルトランジスタＭＰ１とＭＰ２とがラッチとして動作する。よって入力電圧Ｉｎがリファレンス電圧Ｒｅｆより高い場合には出力ＯｕｔｐがＨｉｇｈ、ＯｕｔｎがＬｏｗとなる。また入力電圧Ｉｎがリファレンス電圧Ｒｅｆより低い場合にはＯｕｔｐがＬｏｗ、ＯｕｔｎがＨｉｇｈとなる。このように、クロック信号ＣｋがＬｏｗである期間が比較モードである。
【００２６】
本実施形態においては、入力電圧Ｉｎおよびリファレンス電圧Ｒｅｆが印加されるトランジスタＭＮ２とＭＮ３とに、高耐圧トランジスタを用いるようにする。これによりアナログ入力信号およびリファレンス信号の電圧を不具合なく高められるようにする。
【００２７】
一方、これら以外のトランジスタ、すなわちＰチャネルトランジスタＭＰ１とＭＰ２のソースが電源電圧Ｖｄｄｃｏｍｐを有する電源ラインに接続される。Ｖｄｄｃｏｍｐは入力電圧Ｉｎおよびリファレンス電圧Ｒｅｆよりも低いので、ＰチャネルトランジスタＭＰ１とＭＰ２として低耐圧型のものを使用できる。一般に低耐圧トランジスタの素子サイズは高耐圧型よりも小さくでき、さらに高速動作が可能である。これによりコンパレータ２００のチップ上のサイズを小さくでき、かつ高速動作を実現することが可能となる。
【００２８】
このように本例では、入力電圧Ｉｎおよびリファレンス電圧Ｒｅｆが印加されるＮチャネルトランジスタＮＭ２，ＮＭ３のみを高耐圧型とし、他のトランジスタＭＰ１，ＭＰ２を低耐圧型とする。これによりアナログ入力信号のダイナミックレンジを高く保ったまま高速動作が可能となり、また回路面積を削減することも可能となる。さらに、Ａ／Ｄ変換器に電圧の異なる複数の電源を設け、このうち低い電源電圧をコンパレータ２００に供給することで低消費電力化が実現できる。
【００２９】
＜第２の回路構成例＞
図４は、図１または図２に示されるコンパレータ２００の第２の回路構成例を示す図である。本例においても図３と同様に、Ａ／Ｄ変換器の複数の電源のうち低電圧側に電源電圧Ｖｄｄｃｏｍｐを接続する。
【００３０】
図４において、ＰチャネルトランジスタＭＰ３，ＭＰ４のソースを電源電圧Ｖｄｄｃｏｍｐの供給路にともに接続し、ドレインを互いに接続して出力Ｏｕｔｎを取り出す。同様にＰチャネルトランジスタＭＰ５，ＭＰ６のソースを電源電圧Ｖｄｄｃｏｍｐの供給路にともに接続し、ドレインを互いに接続して出力Ｏｕｔｐを取り出す。
【００３１】
出力ＯｕｔｎはＮチャネルトランジスタＭＮ５のドレインと、ＰチャネルトランジスタＭＰ５，ＮチャネルトランジスタのＭＮ７のゲートとに接続される。出力ＯｕｔｐはＮチャネルトランジスタＭＮ８のドレインと、ＰチャネルトランジスタＭＰ４，ＮチャネルトランジスタのＭＮ６のゲートとに接続される。ＮチャネルトランジスタＭＮ５のソースはＮチャネルトランジスタＭＮ６のドレインに接続され、ＮチャネルトランジスタＭＮ８のソースはＮチャネルトランジスタＭＮ７のドレインに接続される。ＮチャネルトランジスタＭＮ６のソースは、ＮチャネルトランジスタＭＮ１，ＭＮ２のドレインに接続される。ＮチャネルトランジスタＭＮ７のソースは、ＮチャネルトランジスタＭＮ３，ＭＮ４のドレインに接続される。ＮチャネルトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４のソースはいずれも接地される。
【００３２】
このうちＰチャネルトランジスタＭＰ３，ＭＰ６、ＮチャネルトランジスタＭＮ５，ＭＮ８のゲートにクロック信号Ｃｋが供給される。またＮチャネルトランジスタＭＮ２，ＭＮ３のゲートにそれぞれ入力電圧Ｉｎｐ，Ｉｎｎが印加され、ＮチャネルトランジスタＭＮ１，ＭＮ４のゲートにそれぞれリファレンス電圧Ｒｅｆｎ，Ｒｅｆｐが印加される。
【００３３】
上記構成において、入力電圧Ｉｎｐ、Ｉｎｎ、およびリファレンス電圧Ｒｅｆｐ、Ｒｅｆｎが入力されるトランジスタＭＮ１〜ＭＮ４を高耐圧型とし、その他のトランジスタＭＰ３〜ＭＰ６、ＭＮ５〜ＭＮ８をいずれも低耐圧型とする。
【００３４】
トランジスタＭＮ１〜ＭＮ４をいずれも線形領域で動作させ、このうちトランジスタＭＮ１，ＭＮ２の等価並列抵抗がＭＮ３，ＭＮ４の等価並列抵抗より低い場合に、クロック信号Ｃｋの立ち上がりでＯｕｔｐがＨｉｇｈ、ＯｕｔｎがＬｏｗとなる。
【００３５】
上記構成により、本例のコンパレータ２００は差動入力信号Ｉｎｐ、Ｉｎｎと差動リファレンス電圧Ｒｅｆｐ、Ｒｅｆｎとを比較することができる。また、トランジスタＭＮ１とＭＮ２、ＭＮ３とＭＮ４のサイズ比を適当に調整することにより、等価並列抵抗を調整することができる。すなわちコンパレータ２００の比較電圧をトランジスタのサイズにより調整できることになる。これにより、コンパレータ２００を複数用いて多ビットＡ／Ｄ変換器を構成する場合でも、リファレンス電圧Ｒｅｆｐ、Ｒｅｆｎが１種類で良いという利点を得られる。なお本例でのコンパレータ２００の動作の詳細については、上記非特許文献２に詳しく述べられている。
【００３６】
このように本例でも、第１の回路構成例と同様に、入力電圧Ｉｎｐ，Ｉｎｎおよびリファレンス電圧Ｒｅｆｐ，Ｒｅｆｎが印加されるＮチャネルトランジスタＮＭ１〜ＮＭ４のみを高耐圧型とし、他のトランジスタを低耐圧型とする。これによりアナログ入力信号のダイナミックレンジを高く保ったまま高速動作が可能となり、また回路面積を削減することも可能となる。さらに、Ａ／Ｄ変換器に電圧の異なる複数の電源を設け、このうち低い電源電圧をコンパレータ２００に供給することで低消費電力化が実現できる。
【００３７】
（第３の実施形態）
図５は、本発明に係わるＡ／Ｄ変換器の第３の実施形態を示す回路ブロック図である。図５のＡ／Ｄ変換器は、例えばフラッシュ型Ａ／Ｄ変換器のようにコンパレータ２００によりその大部分の機能を実現する単純なＡ／Ｄ変換器である。コンパレータ２００はプリアンプ２０１とラッチ２０２で構成される。プリアンプ２０１はコンパレータ２００の感度を高めるため、あるいはラッチ２０２で生じる電荷が入力側に逆流しないようにするためなどに用いられる。
【００３８】
本例のＡ／Ｄ変換器では、ラッチ２０２の電源電圧Ｖｄｄｌａｔｃｈをプリアンプ２０１の電源電圧Ｖｄｄｐｒｅよりも低くする。プリアンプ２０１の電源電圧Ｖｄｄｐｒｅを高くすることによりアナログ信号のダイナミックレンジが確保できる。また、ラッチ２０２はプリアンプ２０１ほどのダイナミックレンジを要求されないため、ラッチ２０２の電源電圧Ｖｄｄｌａｔｃｈをプリアンプ２０１の電源電圧Ｖｄｄｐｒｅよりも不具合無く下げることができる。これにより消費電力を低減できる。
【００３９】
（第４の実施形態）
図６は、本発明に係わるＡ／Ｄ変換器の第４の実施形態を示す回路ブロック図である。このＡ／Ｄ変換器は、図５のラッチ２０２の出力段に接続されるロジック回路３００を備える。
【００４０】
図６においては、ラッチ２０２とロジック回路３００とを共通の電源線に接続し、等しい電源電圧Ｖｄｄｌｏｇｉｃを供給する。そして、電源電圧Ｖｄｄｌｏｇｉｃをプリアンプ２０１の電源電圧Ｖｄｄｐｒｅよりも低くする。このようにＶｄｄｐｒｅを高くすることによりアナログ信号のダイナミックレンジを確保できる。また、ＶｄｄｌｏｇｉｃをＶｄｄｐｒｅよりも低くすることにより、ラッチ２０２とロジック回路３００において消費される電力を低減することができる。
【００４１】
＜第３の回路構成例＞
図７は、図５または図６に示されるプリアンプ２０１、およびラッチ２０２の回路構成例を示す図である。この構成は、コンパレータ２００に２系統の電源を供給するＡ／Ｄ変換器に適用することができる。図７においてラッチ２０２の電源電圧Ｖｄｄｌａｔｃｈは、プリアンプ２０１の電源電圧Ｖｄｄｐｒｅよりも低い。
【００４２】
図７において、プリアンプ２０１のＰチャネルトランジスタＭＰ１，ＭＰ４に差動入力信号Ｉｎｎ、Ｉｎｐがそれぞれ入力され、ＭＰ２，ＭＰ３に差動リファレンス電圧Ｒｅｆｎ、Ｒｅｆｐが入力される。プリアンプ２０１の差動出力電圧（Ｏｕｔｐ＿ｐｒｅ−Ｏｕｔｎ＿ｐｒｅ）は、差動入力信号電圧（Ｉｎｐ，Ｉｎｎ）が差動リファレンス電圧（Ｒｅｆｐ，Ｒｅｆｎ）より高いときにプラス、低いときにマイナスとなり、ラッチ２０２のトランジスタＭＮ１、ＭＮ２に入力される。
【００４３】
ラッチ２０２はＰチャネルのラッチとＮチャネルのラッチとを備え、クロック信号Ｃｋの立下りで比較動作が行われる。差動入力信号（Ｉｎｐ，Ｉｎｎ）が差動リファレンス電圧（Ｒｅｆｐ，Ｒｅｆｎ）より高い場合にＯｕｔｐがＨｉｇｈ、ＯｕｔｎがＬｏｗとなる。このようにプリアンプ２０１に差動対を２組用いることで、差動入力対差動リファレンス電圧を比較することができる。またラッチ２０２にＰチャネル、Ｎチャネル２組のラッチ回路を使用することで、高速動作が可能となる。
【００４４】
本例においては、プリアンプ２０１を構成する全てのトランジスタ、およびラッチ２０２の入力トランジスタＭＮ１、ＭＮ２を高耐圧型とし、この他のトランジスタを低耐圧型とする。
【００４５】
プリアンプ２０１に高耐圧トランジスタを用いることで、アナログ入力信号のダイナミックレンジを高く保つことができる。また、ラッチ２０２に低耐圧トランジスタを用いることで、動作速度の高速化、省サイズ化、および消費電力の低減を図ることが可能となる。さらに、ラッチ２０２の電源電圧Ｖｄｄｌａｔｃｈをプリアンプ２０１の電源電圧Ｖｄｄｐｒｅよりも低くすることによっても消費電力のさらなる低減を図ることができる。
【００４６】
なお本例では、電源電圧や各部のバイアス電圧の設計次第で、プリアンプ２０１におけるトランジスタＭＰ１〜ＭＰ４以外のトランジスタに低耐圧型を用いることができる。このような場合には、なるべく低耐圧トランジスタを用いるほうが動作速度の点で有利である。
【００４７】
なお、本発明は上記実施の形態に限定されるものではない。例えば図２においてコンパレータ２００とロジック回路３００とを共通の電源線に接続しているが、要するにコンパレータ２００とロジック回路３００との駆動電圧ＶｄｄｌｏｇｉｃがＶｄｄｏｐよりも低ければ、それぞれ個別に電源供給しても良い。同様に図６においてラッチ２０２とロジック回路３００とを共通の電源線に接続しているが、要するにラッチ２０２とロジック回路３００との駆動電圧ＶｄｄｌｏｇｉｃがＶｄｄｐｒｅよりも低ければ、それぞれ個別に電源供給しても良い。
【００４８】
また、図３および図４に示される回路は、図１または図２に限らず、要するに１系統の電源線によりコンパレータ２００に電源供給する形式のＡ／Ｄ変換器であればどのようなＡ／Ｄ変換器にも適用可能である。
【００４９】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えばこのＡ／Ｄ変換器は通信装置に用いることができる。
【００５０】
図８は本発明に係わるＡ／Ｄ変換器を備える通信装置の実施の形態を示すブロック図である。この通信装置は、６４ＱＡＭや２５６ＱＡＭなどの、多値ＱＡＭ変調方式を採用するシステムに適用される。この通信装置は、アンテナ４０と、受信装置１０と、制御部１９とを備える。受信装置１０は、高周波受信回路（ＲＦ／ＩＦ）１２と、直交復調器１３と、Ａ／Ｄ変換器１４−１、１４−２と、ディジタル信号処理部１５とを備える。
【００５１】
アンテナ４０に到来するＱＡＭ変調信号は、高周波受信回路（ＲＦ／ＩＦ）１２においてフィルタリングおよび低雑音増幅されたのち周波数変換され、中間周波数信号に変換される。この中間周波数信号は、フィルタリング処理およびＡＧＣ処理などが施されて、直交復調器１３に入力される。
【００５２】
直交復調器１３に与えられた中間周波数信号は直交復調され、互いに直交するＩチャネル（Ｉ−ｃｈ）およびＱチャネル（Ｑ−ｃｈ）の複素ベースバンド信号が出力される。各チャネルのベースバンド信号は、それぞれＡ／Ｄ変換器１４−１、１４−２に入力され、ディジタル信号に変換される。各チャネルのディジタル信号は、ディジタル信号処理部１５に入力されて受信復調される。
【００５３】
このような構成の通信装置におけるＡ／Ｄ変換器１４−１、１４−２として上記各実施形態に示されるＡ／Ｄ変換器を適用することにより、通信装置全体での消費電力の低減、および省サイズ化を促進することが可能になる。
【００５４】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００５５】
【発明の効果】
以上詳しく述べたように本発明によれば、消費電力の低減、回路面積の省サイズ化、および動作速度の高速化を図ったアナログ／ディジタル変換器および通信装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係わるＡ／Ｄ変換器の第１の実施形態を示す回路ブロック図。
【図２】本発明に係わるＡ／Ｄ変換器の第２の実施形態を示す回路ブロック図。
【図３】図１または図２に示されるコンパレータ２００の第１の回路構成例を示す図。
【図４】図１または図２に示されるコンパレータ２００の第２の回路構成例を示す図。
【図５】本発明に係わるＡ／Ｄ変換器の第３の実施形態を示す回路ブロック図。
【図６】本発明に係わるＡ／Ｄ変換器の第４の実施形態を示す回路ブロック図。
【図７】図５または図６に示されるプリアンプ２０１、およびラッチ２０２の回路構成例を示す図。
【図８】本発明に係わるＡ／Ｄ変換器を備える通信装置の実施の形態を示すブロック図。
【符号の説明】
ＭＮ１〜ＭＮ８…Ｎチャネルトランジスタ、ＭＰ１〜ＭＰ４…Ｐチャネルトランジスタ、１０…受信装置、１２…高周波受信回路、１３…直交復調器、１４…Ｄ変換器、１５…ディジタル信号処理部、１９…制御部、４０…アンテナ、１００…入力回路、１０１…オペアンプ、２００…コンパレータ、２０１…プリアンプ、２０２…ラッチ、３００…ロジック回路
【図１】
2004304312.tif 000003
【図２】
2004304312.tif 000004
【図３】
2004304312.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004304312.tif 000009
【図８】
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