(57)【要約】【課題】  ダイナミック回路を用いた入力部とスタティック回路を用いた出力部とを含み、クロック周期に比べて短いパルス幅の期間にデータ取り込みを行うフリップフロップ回路において、トランジスタ数、回路面積及び消費電力を削減する。【解決手段】  入力部１の出力側に接続されたラッチ回路２を構成するインバータ回路ＩＮＶ１の出力を制御部３の入力として使用する。これにより、制御部３から入力部１に出力される制御信号が安定して、回路素子の不要な動作を抑制でき、無駄な電力を削減することができ、また、同時に制御部３の構成の簡素化をも実現することができるので、構成トランジスタ数を少なくし、回路面積を削減することができる。【選択図】  図１
2004159315.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、クロック端子と、出力端子と、
前記入力端子に入力される信号及び前記クロック端子のクロック信号が入力される入力部と、
前記入力部の出力をラッチするラッチ回路と、
第１のノードを有し、前記入力部の動作を制御する制御部と、
前記出力端子から信号を出力する出力部とを備え、
前記入力部は、前記制御部の第１のノードのレベルを制御信号として受けると共に、第２のノードを有し、前記クロック端子のクロック信号がローレベルのとき前記入力端子の入力信号の値に関わらず前記第２のノードにハイレベルの信号を出力し、前記クロック端子のクロック信号がハイレベルであり且つ前記制御部の第１のノードからの制御信号がハイレベルのとき前記第２のノードに前記入力端子の入力信号に依存した論理の信号を出力するものであり、
前記ラッチ回路は、前記入力部の第２のノードの信号を受けると共に、第３のノードを有し、前記クロック端子のクロック信号がハイレベルであり且つ前記制御部の第１のノードからの制御信号がローレベルのとき前記第２のノードの信号を保持し、前記入力部の第２のノードの信号を論理反転した信号を前記第３のノードに出力するものであり、
前記制御部は、前記クロック端子のクロック信号及び前記ラッチ回路の前記第３のノードの信号を受け、前記クロック端子のクロック信号がローレベルのとき前記第１のノードにハイレベルの信号を出力し、前記クロック端子のクロック信号がハイレベルのとき前記第１のノードに前記ラッチ回路の前記第３のノードの信号と同じレベルの信号を所定遅延値だけ遅延させて出力するものであり、
前記出力部は、前記制御部の前記第１のノードの信号及び前記ラッチ回路の前記第３のノードの信号を受け、前記制御部の前記第１のノードの信号がハイレベルであり且つ前記ラッチ回路の前記第３のノードの信号がローレベルのとき前記出力端子の信号を保持し、前記制御部の前記第1のノードの信号がローレベル又は前記第３のノードの信号がハイレベルのとき、前記出力端子に前記第１のノードの信号又は前記第３のノードの信号に依存した論理の信号を出力するものである
ことを特徴とするフリップフロップ回路。
【請求項２】
入力端子と、クロック端子と、出力端子と、
前記入力端子に入力される信号及び前記クロック端子のクロック信号が入力される入力部と、
前記入力部の出力をラッチするラッチ回路と、
第１のノードを有し、前記入力部の動作を制御する制御部と、
前記出力端子から信号を出力する出力部とを備え、
前記入力部は、前記制御部の第１のノードのレベルを制御信号として受けると共に、第２のノードを有し、前記クロック端子のクロック信号がローレベルのとき前記入力端子の入力信号の値に関わらず前記第２のノードにハイレベルの信号を出力し、前記クロック端子のクロック信号がハイレベルであり且つ前記制御部の第１のノードからの制御信号がハイレベルのとき前記第２のノードに前記入力端子の入力信号に依存した論理の信号を出力するものであり、
前記ラッチ回路は、前記入力部の第２のノードの信号を受けると共に、第３のノードを有し、前記クロック端子のクロック信号がハイレベルであり且つ前記制御部の第１のノードからの制御信号がローレベルのとき前記第２のノードの信号を保持し、前記入力部の第２のノードの信号を論理反転した信号を前記第３のノードに出力するものであり、
前記制御部は、前記クロック端子のクロック信号及び前記ラッチ回路の前記第３のノードの信号を受け、前記クロック端子のクロック信号がローレベルのとき前記第１のノードにハイレベルの信号を出力し、前記クロック端子のクロック信号がハイレベルのとき前記第１のノードに前記ラッチ回路の前記第３のノードの信号と同じレベルの信号を所定遅延値だけ遅延させて出力するものであり、
前記出力部は、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の信号を保持し、前記クロック端子にハイレベルの信号が加わるとき、前記第２のノードの信号に依存した論理の信号を前記出力端子に出力する
ことを特徴とするフリップフロップ回路。
【請求項３】
請求項１又は２記載のフリップフロップ回路において、
前記制御部は、前記入力部に出力する制御信号を遅延させるための遅延回路を備える
ことを特徴とするフリップフロップ回路。
【請求項４】
請求項１、２又は３記載のフリップフロップ回路において、
前記制御部は、入力信号がローレベルであり且つクロック信号がローレベルからハイレベルへ遷移するとき、前記制御部の第１のノードの信号がローレベルへ遷移する速度を速くする遷移速度促進手段を備える
ことを特徴とするフリップフロップ回路。
【請求項５】
請求項１、２、３又は４記載のフリップフロップ回路において、
前記ラッチ回路は、前記制御部の第１のノードの信号がハイレベルであり且つ前記ラッチ回路の第３のノードの信号がローレベルであるときに前記入力部の第２のノードへの電流供給経路を遮断する第１の遮断手段を備える
ことを特徴とするフリップフロップ回路。
【請求項６】
請求項１、２、３、４又は５記載のフリップフロップ回路において、
前記出力部は、前記ラッチ回路の第２のノードの信号がローレベルの場合に、前記制御部の第１のノードに一時的に現れるローレベルの信号が前記出力端子に伝播するのを遮断する第２の遮断手段を備える
ことを特徴とするフリップフロップ回路。
【請求項７】
請求項１、２、３、４、５又は６記載のフリップフロップ回路において、
前記出力部は、ゲート端子を前記第２のノードに接続し、ソースを電源に接続し、ドレインを前記出力端子に接続するＰＭＯＳトランジスタを備える
ことを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速に動作するフリップフロップ回路に関し、詳しくは、トランジスタ数が少なくて低消費電力なフリップフロップ回路に関する。
【背景技術】
【０００２】
一般に、半導体集積回路におけるロジック回路では、面積、消費電力、クリティカルパス遅延に対してフリップフロップ回路の及ぼす影響は大きく、フリップフロップ回路の小面積化、低消費電力化、高速化が望まれる。
【０００３】
従来、高速用途向けに、クロック周期と比較して短いパルス幅の期間にデータ取り込みを行うラッチ回路を用いたフリップフロップ回路が提案されている。以下、このような構成のフリップフロップ回路の従来例について説明する。
【０００４】
図１３はＳＤＦＦ(Ｓｅｍｉ-Ｄｙｎａｍｉｃ Ｆｌｉｐ-Ｆｌｏｐ)と呼ばれるフリップフロップ回路の一構成例である。
【０００５】
図１３において、Ｄは入力端子、ＣＫはクロック端子、Ｑは出力端子を示す。ＭＰ１、ＭＰ２はＰＭＯＳトランジスタ、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４及びＭＮ５はＮＭＯＳトランジスタ、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５及びＩＮＶ６はインバータ回路、ＮＡＮＤ１はＮＡＮＤ回路である。また、ＣＫＤ及びｎ１はノード、ＩＱは内部出力端子、ＱＢは反転出力端子である。
【０００６】
前記ＰＭＯＳトランジスタＭＰ１と３個の前記ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３とは直列に接続されており、前記ＰＭＯＳトランジスタＭＰ１のソースは電源に、前記ＮＭＯＳトランジスタＭＮ３のソースはアースに各々接続される。前記インバータ回路ＩＮＶ１,ＩＮＶ２はクロック端子ＣＫのクロック信号（以下、クロック信号ＣＫという）を遅延させて、前記ＮＡＮＤ回路ＮＡＮＤ１の入力端子へ伝達する遅延回路を構成し、前記クロック端子ＣＫと前記ＮＡＮＤ回路ＮＡＮＤ１の前記入力端子との間に直列に挿入される。前記ＮＡＮＤ回路ＮＡＮＤ１の２つの入力端子のうち前記インバータ回路ＩＮＶ２の出力端子と接続される前記入力端子をノードＣＫＤ、他方の入力端子をノードｎ１とする。前記ノードｎ１は前記ＰＭＯＳトランジスタＭＰ１と前記ＮＭＯＳトランジスタＭＮ１との接続点、前記インバータ回路ＩＮＶ３の出力端子、前記ＰＭＯＳトランジスタＭＰ２と前記ＮＭＯＳトランジスタＭＮ５との接続点とを接続する。また、前記ＮＡＮＤ回路ＮＡＮＤ１の出力端子は前記ＮＭＯＳトランジスタＭＮ１のゲート端子に接続される。前記インバータ回路ＩＮＶ３、ＩＮＶ４は、前記インバータ回路ＩＮＶ３の出力端子をインバータ回路ＩＮＶ４の入力端子に、前記インバータ回路ＩＮＶ４の出力端子を前記インバータ回路ＩＮＶ３の入力端子に接続したラッチ回路を構成し、前記ノードｎ１の値を保持するために前記インバータ回路ＩＮＶ３の出力側と前記インバータ回路ＩＮＶ４の入力側とが前記ノードｎ１に接続される。前記ＰＭＯＳトランジスタＭＰ２と前記ＮＭＯＳトランジスタＭＮ４、ＭＮ５は直列に接続されており、前記ＰＭＯＳトランジスタＭＰ２のソースは電源に、前記ＮＭＯＳトランジスタＭＮ５のソースはアースに接続される。また、前記クロック端子ＣＫは前記ＰＭＯＳトランジスタＭＰ１のゲートと、前記ＮＮＯＳトランジスタＭＮ３、ＭＮ４の各ゲートと、前記インバータ回路ＩＮＶ１の入力端子とに接続される。前記インバータ回路ＩＮＶ５、ＩＮＶ６は前記インバータ回路ＩＮＶ３、ＩＮＶ４と同様にラッチ回路を構成し前記反転出力端子ＱＢの値を保持する。
【０００７】
米国特許第５９１７３５５号明細書（コラム３〜７及び第４図）においては、出力段に前記インバータ回路ＩＮＶ７は用いられておらず、フリップフロップ回路は前記内部出力端子ＩＱから直接外部を駆動する形となっている。しかし、出力配線に加わるクロストークノイズの影響により前記インバータ回路ＩＮＶ５、ＩＮＶ６で保持されているデータが変化してしまうのを防いだり、出力負荷が大きいときに動作速度が極端に低下するのを防ぐ為には前記インバータ回路ＩＮＶ７を用いて出力負荷を駆動するのが実用的である。よって以下では前記インバータ回路ＩＮＶ７を備えた場合について説明する。
【０００８】
図１３において、前記クロック信号ＣＫがローレベルの期間である初期状態では、前記ＰＭＯＳトランジスタＭＰ１により前記ノードｎ１が充電されてハイレベルに遷移する。この時、前記ＮＭＯＳトランジスタＭＮ４および前記ＰＭＯＳトランジスタＭＰ２がカットオフされるため、前記出力端子Ｑは以前の値に保持される。
【０００９】
続いて、前記クロック信号ＣＫがハイレベルに遷移する時には、前記ノードＣＫＤはただちにはハイレベルに遷移せず、前記インバータ回路ＩＮＶ１、ＩＮＶ２により遅延されてハイレベルに遷移する。前記クロック信号ＣＫがハイレベルかつ前記ノードＣＫＤの信号がローレベルの期間（以後、評価期間と呼ぶ）では、前記ＮＭＯＳトランジスタＭＮ１がオン状態となるため、この期間において入力端子Ｄの入力信号（以下、入力信号Ｄという）がハイレベルであれば、前記ノードｎ１の信号のレベルが放電によりローレベルに遷移し、前記ＰＭＯＳトランジスタＭＰ２により前記内部出力端子ＩＱの信号がハイレベルに遷移し、遅れて前記出力端子Ｑの出力信号もハイレベルに遷移する。一方、前記評価期間において、前記入力信号Ｄがローレベルであれば、ＮＭＯＳトランジスタＭＮ２がオフ状態にあるため、前記ノードｎ１の信号はハイレベルのままであり、前記ＮＭＯＳトランジスタＭＮ４、ＭＮ５がオン状態となることにより前記内部出力端子ＩＱの信号がローレベルに遷移し、遅れて前記出力端子Ｑの出力信号もローレベルに遷移する。
【００１０】
その後、前記クロック信号ＣＫがハイレベルでかつ前記ノードＣＫＤの信号がハイレベルの状態（以後、保持期間と呼ぶ）に遷移するが、このとき、前記ノードｎ１の信号がハイレベルであれば、前記ＮＡＮＤ回路ＮＡＮＤ１により前記ＮＭＯＳトランジスタＭＮ１はオフ状態にされるため、前記入力信号Ｄの値に影響されることなく、前記インバータ回路ＩＮＶ３、ＩＮＶ４により前記ノードｎ１の信号はハイレベルを保持する。一方、前記ノードｎ１の信号がローレベルの状態で保持期間に入った場合には、前記ＰＭＯＳトランジスタＭＰ１がオフ状態であるため、前記入力信号Ｄの値に関係なく、前記インバータ回路ＩＮＶ３、ＩＮＶ４により前記ノードｎ１の信号はローレベルを保持する。
【特許文献１】米国特許第５９１７３５５号明細書（コラム３〜７及び第4図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、本発明者等が検討したところ、前記従来のフリップフロップ回路では、次の欠点があることが判った。すなわち、図１３に示した従来回路では、クロック信号ＣＫがローレベルからハイレベルへ遷移して評価期間に入った際において、入力信号Ｄがハイレベルの場合には、ノードｎ１をハイレベルからローレベルへ確実に遷移させるために、ＮＭＯＳトランジスタＭＮ２、ＭＮ３のオンに加えて、ＮＭＯＳトランジスタＭＮ１をも一定期間オン状態を保持しておく必要がある。このためには、前記クロック信号ＣＫをノードＣＫＤに伝播する経路にインバータ回路ＩＮＶ１、ＩＮＶ２により構成される遅延回路を配置する必要があり、この両インバータＩＮＶ１、ＩＮＶ２が加わる分だけ、構成するＭＯＳトランジスタ数が多くなり、レイアウト面積が大きくなるという問題があった。図１３の構成の場合、回路は２５個のＭＯＳトランジスタから構成される。
【００１２】
また、上述のように入力信号Ｄがハイレベルの場合にクロック信号ＣＫがローレベルからハイレベルへ遷移するときには、ノードｎ１の信号はハイレベルからローレベルへ遷移するが、この後に、クロック信号ＣＫがハイレベルからローレベルへ遷移して初期状態に戻る過程では、ＰＭＯＳトランジスタＭＰ１がオンし、ＮＭＯＳトランジスタＭＮ３がオフするので、ノードｎ１の信号はハイレベルに固定される。したがって、ノードｎ１のハイレベルへの固定はＮＭＯＳトランジスタＭＮ１の動作には依存しない。しかし、ＮＡＮＤ回路ＮＡＮＤ１の出力は、当初ハイレベルから一旦ローレベルへ遷移し、その後、インバータ回路ＩＮＶ１、ＩＮＶ２よりなる遅延回路の遅延時間の経過後再びハイレベルへ遷移し、不要にＮＭＯＳトランジスタＭＮ１をオフさせる。このように、図１３の従来回路においては、無駄に電力を消費する回路動作が含まれていた。
【００１３】
本発明は前記従来の問題を解決するものであり、その目的は、構成するＭＯＳトランジスタ数が少なく、しかも、消費電力が少ないフリップフロップ回路を提供すること、及び構成トランジスタ数が従来と同数でも動作速度が速いフリップフロップ回路を提供することにある。
【課題を解決するための手段】
【００１４】
前記の問題点を解決するために、本発明では、専用のインバータ回路ＩＮＶ１、ＩＮＶ２よりなる遅延回路を設けることなしに、ＳＤＦＦのフリップフロップ回路を構成すると共に、初期状態に戻った際の不要な回路動作をなくすことにより、構成するＭＯＳトランジスタの数をできる限り少なく、しかも、無駄な電力を消費しないようにする。
【００１５】
すなわち、請求項１記載の発明のフリップフロップ回路は、入力端子と、クロック端子と、出力端子と、前記入力端子に入力される信号及び前記クロック端子のクロック信号が入力される入力部と、前記入力部の出力をラッチするラッチ回路と、第１のノードを有し、前記入力部の動作を制御する制御部と、前記出力端子から信号を出力する出力部とを備え、前記入力部は、前記制御部の第１のノードのレベルを制御信号として受けると共に、第２のノードを有し、前記クロック端子のクロック信号がローレベルのとき前記入力端子の入力信号の値に関わらず前記第２のノードにハイレベルの信号を出力し、前記クロック端子のクロック信号がハイレベルであり且つ前記制御部の第１のノードからの制御信号がハイレベルのとき前記第２のノードに前記入力端子の入力信号に依存した論理の信号を出力するものであり、前記ラッチ回路は、前記入力部の第２のノードの信号を受けると共に、第３のノードを有し、前記クロック端子のクロック信号がハイレベルであり且つ前記制御部の第１のノードからの制御信号がローレベルのとき前記第２のノードの信号を保持し、前記入力部の第２のノードの信号を論理反転した信号を前記第３のノードに出力するものであり、前記制御部は、前記クロック端子のクロック信号及び前記ラッチ回路の前記第３のノードの信号を受け、前記クロック端子のクロック信号がローレベルのとき前記第１のノードにハイレベルの信号を出力し、前記クロック端子のクロック信号がハイレベルのとき前記第１のノードに前記ラッチ回路の前記第３のノードの信号と同じレベルの信号を所定遅延値だけ遅延させて出力するものであり、前記出力部は、前記制御部の前記第１のノードの信号及び前記ラッチ回路の前記第３のノードの信号を受け、前記制御部の前記第１のノードの信号がハイレベルであり且つ前記ラッチ回路の前記第３のノードの信号がローレベルのとき前記出力端子の信号を保持し、前記制御部の前記第1のノードの信号がローレベル又は前記第３のノードの信号がハイレベルのとき、前記出力端子に前記第１のノードの信号又は前記第３のノードの信号に依存した論理の信号を出力するものであることを特徴とする。
【００１６】
また、請求項２記載の発明のフリップフロップ回路は、入力端子と、クロック端子と、出力端子と、前記入力端子に入力される信号及び前記クロック端子のクロック信号が入力される入力部と、前記入力部の出力をラッチするラッチ回路と、第１のノードを有し、前記入力部の動作を制御する制御部と、前記出力端子から信号を出力する出力部とを備え、前記入力部は、前記制御部の第１のノードのレベルを制御信号として受けると共に、第２のノードを有し、前記クロック端子のクロック信号がローレベルのとき前記入力端子の入力信号の値に関わらず前記第２のノードにハイレベルの信号を出力し、前記クロック端子のクロック信号がハイレベルであり且つ前記制御部の第１のノードからの制御信号がハイレベルのとき前記第２のノードに前記入力端子の入力信号に依存した論理の信号を出力するものであり、前記ラッチ回路は、前記入力部の第２のノードの信号を受けると共に、第３のノードを有し、前記クロック端子のクロック信号がハイレベルであり且つ前記制御部の第１のノードからの制御信号がローレベルのとき前記第２のノードの信号を保持し、前記入力部の第２のノードの信号を論理反転した信号を前記第３のノードに出力するものであり、前記制御部は、前記クロック端子のクロック信号及び前記ラッチ回路の前記第３のノードの信号を受け、前記クロック端子のクロック信号がローレベルのとき前記第１のノードにハイレベルの信号を出力し、前記クロック端子のクロック信号がハイレベルのとき前記第１のノードに前記ラッチ回路の前記第３のノードの信号と同じレベルの信号を所定遅延値だけ遅延させて出力するものであり、前記出力部は、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の信号を保持し、前記クロック端子にハイレベルの信号が加わるとき、前記第２のノードの信号に依存した論理の信号を前記出力端子に出力することを特徴とする。
【００１７】
また、請求項３記載の発明は、請求項１又は２記載のフリップフロップ回路において、前記制御部は、前記入力部に出力する制御信号を遅延させるための遅延回路を備えることを特徴とする。
【００１８】
更に、請求項４記載の発明は、請求項１、２又は３記載のフリップフロップ回路において、前記制御部は、入力信号がローレベルであり且つクロック信号がローレベルからハイレベルへ遷移するとき、前記制御部の第１のノードの信号がローレベルへ遷移する速度を速くする遷移速度促進手段を備えることを特徴とする。
【００１９】
加えて、請求項５記載の発明は、請求項１、２、３又は４記載のフリップフロップ回路において、前記ラッチ回路は、前記制御部の第１のノードの信号がハイレベルであり且つ前記ラッチ回路の第３のノードの信号がローレベルであるときに前記入力部の第２のノードへの電流供給経路を遮断する第１の遮断手段を備えることを特徴とする。
【００２０】
また、請求項６記載の発明は、請求項１、２、３、４又は５記載のフリップフロップ回路において、前記出力部は、前記ラッチ回路の第２のノードの信号がローレベルの場合に、前記制御部の第１のノードに一時的に現れるローレベルの信号が前記出力端子に伝播するのを遮断する第２の遮断手段を備えることを特徴とする。
【００２１】
更に、請求項７記載の発明は、請求項１、２、３、４、５又は６記載のフリップフロップ回路において、前記出力部は、ゲート端子を前記第２のノードに接続し、ソースを電源に接続し、ドレインを前記出力端子に接続するＰＭＯＳトランジスタを備えることを特徴とする。
【００２２】
以上により、請求項１記載の発明では、入力部の第２のノード（出力ノード）に接続されたラッチ回路を利用し、このラッチ回路の第３のノード（出力ノード）を制御部の入力として使用することにより、従来技術の図１０において２個のインバータ回路ＩＮＶ１、ＩＮＶ２及びＮＡＮＤ回路ＮＡＮＤ１により構成される部分が簡素化されるので、ＭＯＳトランジスタ数が削減されて、レイアウト面積が縮小されることになる。その結果、消費電力を削減することができる。
【００２３】
そして、それに加えて、前記制御部は、前記クロック端子のクロック信号及び前記ラッチ回路の前記第３のノードの信号を受け、前記クロック端子のクロック信号がローレベルのとき前記第１のノードにハイレベルの信号を出力し、前記クロック端子のクロック信号がハイレベルのとき、入力信号がハイレベルであれば、前記ラッチ回路の前記第３のノードのハイレベルの信号と同じハイレベルの信号を前記第１のノードに出力する。従って、入力信号がハイレベルの場合には、本発明のフリップフロップ回路は、クロック信号のローレベルからハイレベルへの変化及びその逆の変化に関わらず、第１のノードのレベルをハイレベルに固定できて、制御信号のレベルを不要に変動させることがなく、無駄な消費電力を削減することができる。
【００２４】
また、請求項２記載の発明では、出力部に入力される２つの信号を上記の発明とは異なるものとし、出力部の回路構成を変更しながらも、出力部の回路機能をそのまま維持したので、出力部のみ別のバリエーションを用いながら、上記の発明と同様に、制御部の簡素化による消費電力の削減効果を得ることができる。
【００２５】
更に、請求項３記載の発明では、制御部の第１のノードから入力部への制御信号の伝播経路に遅延回路が挿入されるので、この遅延回路により、制御部の出力信号を入力部へ伝達する際の適切な遅延時間が得られ、簡易に回路動作の安定化を図ることができる。
【００２６】
続いて、請求項４記載の発明では、入力信号がローレベルであり且つクロック信号がローレベルからハイレベルへ遷移するとき、すなわち、制御部における第１のノードが速やかにローレベルへ遷移すべき場合において、上述した発明（複数形）におけるフリップフロップ回路の機能を維持しつつ、そのローレベルへの遷移が遷移速度促進手段により促進されるので、フリップフロップ回路の動作をより高速化すると共に、消費電力を削減することをもできる。
【００２７】
また、請求項５記載の発明では、前記第１のノードの信号がハイレベルであり且つ前記第３のノードの信号がローレベルであるときに、ラッチ回路が前記第２のノードの変化を妨げる動作を防止できるので、前記第２のノードをハイレベルからローレベルに遷移させる時間をより短くでき、フリップフロップ回路をより高速化できる。
【００２８】
更に、請求項６記載の発明では、上記のフリップフロップ回路において、前記入力端子にハイレベルが加わり且つ前記クロック端子の信号がローレベルからハイレベルに遷移するときに、前記第１のノードの電位が一時的に下がって再びハイレベルに戻るグリッチが生成される場合でも、出力端子にグリッチが出力されることが第２の遮断手段により防止できる。
【００２９】
続いて、請求項７記載の発明では、前記第２のノードがハイレベルからローレベルに遷移するとき、前記出力端子を高速にハイレベルに遷移させることができるので、内部で生じたグリッチが出力信号に伝播することを防ぐことができ、また、フリップフロップ回路をより高速化することができる。
【発明の効果】
【００３０】
以上説明したように、請求項１〜７記載の発明のフリップフロップ回路によれば、構成するＭＯＳトランジスタの数をできるだけ削減することができ、消費電力を削減することができる。更に、制御部から入力部へ出力される制御信号が不要に変動することを防止でき、一層の低消費電力化が可能である。
【００３１】
特に、請求項３記載の発明のフリップフロップ回路によれば、制御部から入力部への制御信号の出力経路上に遅延回路を挿入したので、入力部の状態が安定してから制御部からの制御信号を入力部に入力することができ、フリップフロップ回路の動作を安定させることができる。
【００３２】
請求項４記載のフリップフロップ回路によれば、入力端子にローレベルの信号が加わり、且つ、クロック端子の信号がローレベルからハイレベルへ遷移するとき、制御部の第1のノードのローレベルへの遷移を速くすることができるので、フリップフロップ回路の動作をより高速化することができる。
【００３３】
請求項５記載のフリップフロップ回路によれば、入力端子にハイレベルの信号が加わり、且つ、クロック端子の信号がローレベルからハイレベルに遷移するとき、入力部の第２のノードがハイレベルからローレベルに遷移する時間を短くしたので、更に動作を高速化する効果がある。
【００３４】
請求項６記載のフリップフロップ回路によれば、第２のノードの信号がローレベルのときに、第１のノードに一時的に現れるローレベルの信号が出力端子に不用意に伝播するのを遮断したので、出力端子におけるグリッチの発生を防ぐことができ、消費電力を削減することができる。
【００３５】
請求項７記載のフリップフロップ回路によれば、第２のノードの信号がハイレベルからローレベルに遷移するとき、高速に出力端子をハイレベルに引き上げるようにしたので、フリップフロップ回路の動作をより高速化することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態のフリップフロップ回路を図面に基づいて説明する。
【００３７】
（第１の実施の形態）
図１は本発明の第１の実施の形態におけるフリップフロップ回路の回路図を示す。同図において、Ｄは入力端子、ＣＫはクロック端子、Ｑは出力端子、１はダイナミック型の入力部、２はラッチ回路、３は制御部、４はスタティック型の出力部である。
【００３８】
前記制御部３は第１のノードｎ１を有し、この第１のノードｎ１の信号を制御信号として前記入力部１の動作を制御する。前記入力部１は、前記クロック端子ＣＫのクロック信号（以下、単にクロック信号ＣＫという）と前記入力端子Ｄの入力信号（以下、単に入力信号Ｄという）とを入力すると共に、第２のノードｎ２を有し、この第２のノードｎ２に信号を出力する。前記ラッチ回路２は前記入力部１の第２のノードｎ２からの出力信号を入力すると共に第３のノードｎ３を有し、前記入力部１からの出力信号をラッチして、前記第３のノードｎ３にラッチ信号を出力する。前記出力部４は、前記ラッチ回路２の出力信号及び前記制御部３の出力信号を入力して、前記出力端子Ｑに信号を出力する。
【００３９】
具体的に、前記入力部は、ＰＭＯＳトランジスタＭＰ１と３個のＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３とを備え、その入力部では、前記ＰＭＯＳトランジスタＭＰ１と３個の前記ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３とが直列に接続され、さらに前記ＰＭＯＳトランジスタＭＰ１のソースは電源に、前記ＮＭＯＳトランジスタＭＮ３のソースはアースに接続される。また前記ＰＭＯＳトランジスタＭＰ１のドレインと前記ＮＭＯＳトランジスタＭＮ１のドレインとの接続点が第２のノードｎ２である。この回路構成において、前記入力部１は、前記クロック信号ＣＫがローレベルのとき、前記ＰＭＯＳトランジスタＭＰ１がオンし、前記ＮＭＯＳトランジスタＭＮ１がオフするので、前記入力信号Ｄの値に関わらず前記第２のノードｎ２にハイレベルの信号を出力する。また、前記クロック信号ＣＫがハイレベルであり、且つ、前記制御部３の第１のノードｎ１の信号レベル（制御信号）がハイレベルの場合には、ＮＭＯＳトランジスタＭＮ１、ＭＮ３がオンするので、前記入力部１は、入力信号Ｄがハイレベルのときには第２のノードｎ２の信号をローレベルにし、逆に、入力信号Ｄがローレベルのときには第２のノードｎ２の信号をハイレベルにする。即ち、この場合には、前記入力信号Ｄに依存してこの入力信号Ｄを論理反転させた値の信号が、前記第２のノードｎ２に出力される。さらに、前記クロック信号ＣＫがハイレベルであり且つ前記ノードｎ１の信号がローレベルのときには、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ３が共にオフし、前記第２のノードｎ２では前記ラッチ回路２により信号レベルが保持される。
【００４０】
前記ラッチ回路２は、２個のインバータ回路ＩＮＶ１、ＩＮＶ２を備え、前記インバータ回路ＩＮＶ１の出力端子を前記インバータ回路ＩＮＶ２の入力端子に接続し、前記インバータ回路ＩＮＶ２の出力端子を前記インバータ回路ＩＮＶ１の入力端子に接続する。このラッチ回路２における前記インバータ回路ＩＮＶ１の入力端子には、前記入力部１の出力である前記第２のノードｎ２が接続され、また、前記インバータ回路ＩＮＶ１の出力端子は前記第３のノードｎ３とされる。この回路構成において、前記インバータ回路ＩＮＶ１は前記入力部１の第２のノードｎ２の信号を論理反転して前記第３のノードｎ３に出力する。
【００４１】
前記制御部３は、２個のＰＭＯＳトランジスタＭＰ２、ＭＰ３と、ＮＭＯＳトランジスタＭＮ４とを備える。この制御部３では、前記ＰＭＯＳトランジスタＭＰ２と前記ＮＭＯＳトランジスタＭＮ４とが直列に接続され且つ前記ＰＭＯＳトランジスタＭＰ２のソースは電源に、前記ＮＭＯＳトランジスタＭＮ４のソースは前記第３のノードｎ３に接続される。さらに、前記ＰＭＯＳトランジスタＭＰ２のゲートは前記ＮＭＯＳトランジスタＭＮ４のゲートと接続され、その接続点は前記クロック端子ＣＫに接続される。この制御部３の出力端子である前記ＰＭＯＳトランジスタＭＰ２のドレインと前記ＮＭＯＳトランジスタＭＮ４のドレインとの接続点は前記第１のノードｎ１と接続されていて、この第１のノードｎ１の信号が制御信号として前記入力部１のＮＭＯＳトランジスタＭＮ３のゲートへ入力される。また、前記ＰＭＯＳトランジスタＭＰ３のソースは電源に、ドレインは前記第１のノードｎ１に接続される。
【００４２】
このような回路構成の制御部３において、前記クロック信号ＣＫがローレベルのときには、ＰＭＯＳトランジスタＭＰ２がオンし、ＮＭＯＳトランジスタＭＮ４がオフするので、前記第１のノードｎ１にハイレベルの信号を出力する。また、前記クロック信号ＣＫがハイレベルのときには、ＰＭＯＳトランジスタＭＰ２がオフし、ＮＭＯＳトランジスタＭＮ４がオンするので、前記ラッチ回路２の第３のノードｎ３の信号が前記ＮＭＯＳトランジスタＭＮ４を介して第１のノードｎ１に伝播されて、この第１のノードｎ１に前記ラッチ回路２の第３のノードｎ３と同じレベルの信号が出力される。このとき、前記ラッチ回路２の第３のノードｎ３の信号は前記ＮＭＯＳトランジスタＭＮ４が前記第１のノードｎ１の電荷を充放電する時間分遅延して前記第１のノードｎ１に伝えられる。前記ＰＭＯＳトランジスタＭＰ３は、後述するように、前記ラッチ回路２の第３のノードｎ３にハイレベルの信号が加わるとき、前記第１のノードｎ１の信号をハイレベルに保持するためと、前記ラッチ回路２の第３のノードｎ３のローレベルの信号が前記第１のノードｎ１に伝わるのを遅延させるために備えられる。
【００４３】
前記出力部４は、ＮＡＮＤ回路ＮＡＮＤ１と、２個のインバータ回路ＩＮＶ３、ＩＮＶ４と、ＮＭＯＳトランジスタＭＮ５とを備え、前記ＮＡＮＤ回路ＮＡＮＤ１の２つの入力端子のうち、一方の入力端子に前記制御部３の第１のノードｎ１が接続され、他方の入力端子には前記インバータ回路ＩＮＶ３の出力端子が接続される。また、前記ＮＡＮＤ回路ＮＡＮＤ１の出力端子は前記インバータ回路ＩＮＶ３の入力端子に接続され、この接続点は第４のノードｎ４とされる。この第４のノードｎ４は前記制御部３のＰＭＯＳトランジスタＭＰ３のゲートと、前記インバータ回路ＩＮＶ４の入力端子と、前記ＮＭＯＳトランジスタＭＮ５のドレインとにそれぞれ接続される。また、前記ＮＭＯＳトランジスタＭＮ５は、そのソースがアースに接続され、ゲートが前記ラッチ回路２の第３のノードｎ３に接続される。このような回路構成の出力部４において、前記ラッチ回路２の第３のノードｎ３の信号がローレベルであり且つ前記制御部３の第１のノードｎ１の信号がハイレベルのときには、前記ＮＭＯＳトランジスタＭＮ５はオフ状態であるので、ＮＡＮＤ回路ＮＡＮＤ１及びインバータ回路ＩＮＶ３により、出力端子Ｑの出力（以下、単に出力信号Ｑという）の値が保持される。また、前記ラッチ回路２の第３のノードｎ３の信号がハイレベルであり且つ前記制御部３の第１のノードｎ１の信号がハイレベルのときには、前記ＮＭＯＳトランジスタＭＮ５はオン状態であるので、第４のノードｎ４の信号がローレベルとなり、前記出力端子Ｑにハイレベルの信号が出力される。前記ラッチ回路２の第３のノードｎ３の信号がローレベルであり且つ前記制御部３の第１のノードｎ１の信号がローレベルのときには、前記ＮＭＯＳトランジスタＭＮ５がオフ状態であり且つ前記ＮＡＮＤ回路ＮＡＮＤ１に制御部３の第１のノードｎ１のローレベル信号が入力されるので、第４のノードｎ４にはハイレベルの信号が出力され、前記出力端子Ｑにはローレベルの信号が出力される。
【００４４】
図２は、図１のフリップフロップ回路の動作を示すタイムチャートである。以下、図２を用いて図１のフリップフロップ回路の動作を説明する。
【００４５】
図１において、クロック信号ＣＫがローレベルの期間（図２のｔ１, ｔ４, ｔ７の期間）には、ＰＭＯＳトランジスタＭＰ１, ＭＰ２によりそれぞれ入力部１の第２のノードｎ２及び制御部３の第１のノード ｎ１の信号は共にハイレベルに設定される。このとき、前記第３のノードｎ３は前記第２のノードｎ２の信号が論理反転されたローレベルの状態であり、そのため、前記出力部４のＮＭＯＳトランジスタＭＮ５はオフしており、前記ＮＡＮＤ回路ＮＡＮＤ１と前記インバータ回路ＩＮＶ３とにより前記出力信号Ｑの値が保持されている。
【００４６】
次に、クロック信号ＣＫがローレベルからハイレベルに遷移するとき、前記入力信号Ｄがハイレベルであれば（図２のｔ２の期間）、前記ＮＭＯＳトランジスタＭＮ１, ＭＮ２, ＭＮ３の全てがオン状態となるので、前記入力部１の第２のノードｎ２の電荷は放電されてローレベルになる。このとき前記第３のノードｎ３の信号は前記第２のノードｎ２の信号がローレベルに遷移するのに伴いハイレベルに遷移する。これにより、前記出力部４のＮＭＯＳトランジスタＭＮ５がオンになって出力部４の第４のノードｎ４の信号がローレベルに遷移して、前記第４のノードｎ４の信号がインバータ回路ＩＮＶ４により論理反転されて、出力信号Ｑがハイレベルに遷移する。また、前記クロック信号ＣＫがローレベルからハイレベルへ遷移するのに伴い制御部３のＮＭＯＳトランジスタＭＮ４がオンになるので、当初、第１のノードｎ１の信号はハイレベルから第３のノードｎ３のローレベルに遷移しようとするが、後に前記ノードｎ３の信号がハイレベルに遷移するとローレベルへの遷移が止まる（このとき生成される波形をグリッチと呼ぶ）。この第１のノードｎ１に生じるグリッチは図２の符号ｇで示される。このとき、前記第１のノードｎ１の電位はハイレベルの電位より前記ＮＭＯＳトランジスタＭＮ４の閾値電圧分降下するが、前記第４のノードｎ４の信号がローレベルに遷移すると、前記ＰＭＯＳトランジスタＭＰ３がオンとなって、ハイレベルの電位まで引き上げられる。
【００４７】
次に、前記第２のノードｎ２の信号がローレベルに遷移し且つ前記クロック信号ＣＫがハイレベルのとき（図２のｔ３の期間）において、前記入力信号Ｄがハイレベルからローレベルに変化したとしても、前記ラッチ回路２によりラッチ回路２の前後のノードｎ２, ｎ３の信号は保持される。これにより、前記ラッチ回路２の出力ノード（第３のノードｎ３）がハイレベルへ遷移して、一定の遅延時間を経て出力信号Ｑの信号レベルがハイレベルに遷移した後は、前記入力信号Ｄの変化に関わらず、出力信号Ｑのレベルは保持される。
【００４８】
一方、クロック信号ＣＫがローレベルからハイレベルに遷移するときにおいて、入力信号Ｄがローレベルのとき（図２のｔ５の期間）には、入力部１のＮＭＯＳトランジスタＭＮ２はオフとなるので、第２のノードｎ２の信号はハイレベルのまま保持される。そのため、ラッチ回路２の第３のノードｎ３の信号もローレベルに保持される。これにより、制御部３の第１のノードｎ１は、オン状態のＮＭＯＳトランジスタＭＮ４を介してこの第３のノードｎ３に放電されて、ハイレベルからローレベルに遷移する。このとき、出力部４では、前記制御部３の第１のノードｎ１のローレベル信号がＮＡＮＤ回路ＮＡＮＤ１に入力されて、第４のノードｎ４の信号がハイレベルとなり、出力信号Ｑがローレベルとなる。
【００４９】
このように、制御部３の第１のノードｎ１の信号がローレベルに遷移し且つクロック信号ＣＫがハイレベルの状態である図２のｔ６の期間において、入力信号Ｄがローレベルからハイレベルに変化したとしても、入力部１のＮＭＯＳトランジスタＭＮ３は前記制御部３の第１のノードｎ１のローレベルの制御信号によりオフとなっているので、ラッチ回路２の第２のノードｎ２は放電されず、ハイレベルに保持される。従って、出力部４への入力信号（制御部３の第１のノードｎ１の信号）のレベル及びラッチ回路２の第３のノードｎ３の信号のレベルは変化せず、出力端子Ｑにおけるローレベルの出力は、前記入力信号Ｄの変化に関わらず、そのまま保持される。
【００５０】
本実施の形態において注意すべき点は、クロック信号ＣＫがローレベルからハイレベルに遷移し且つ入力信号Ｄがハイレベルのときにおいて、第２のノードｎ２が完全にローレベルに遷移する前に第１のノードｎ１の信号がハイレベルからローレベルに変化してしまうと、第２のノードｎ２の信号がローレベルに変化できず、又は変化速度が遅くなってしまうことである。また、第１のノードｎ１の信号がハイレベルからローレベルに変化するのが遅すぎると、クロック信号ＣＫがローレベルからハイレベルに遷移し且つ前記入力信号Ｄがローレベルのときに、クロック信号ＣＫの遷移から出力信号Ｑの遷移までの遅延時間が大きくなってしまう。従って、第３のノードｎ３から第１のノードｎ１への遅延時間が最適になるように、制御部３のＮＭＯＳトランジスタＭＮ４の電流駆動能力が適切に調整される。また、第１のノードｎ１で生じたグリッチ波形ｇが出力部４のＮＡＮＤ回路ＮＡＮＤ１の論理閾値よりも低い電圧にまで低下すると、第４のノードｎ４、及び出力端子Ｑにもグリッチが生成され、消費電力が大きくなってしまう。従って、第１のノードｎ１で生じるグリッチ波形ｇの最低電位が前記ＮＡＮＤ回路ＮＡＮＤ１の論理閾値よりも低下しないように、制御部３のＰＭＯＳトランジスタＭＰ３、及びＮＭＯＳトランジスタＭＮ４などのサイズが適切に調整される。即ち、本実施の形態では、前記ＰＭＯＳトランジスタＭＰ３のサイズをより大きく、ＮＭＯＳトランジスタＭＮ４のサイズをより小さくすることにより、グリッチ波形ｇの振幅が小さく抑えられる。
【００５１】
ここで、図１３に示した従来回路と本実施の形態との比較をすると、この従来回路では、クロック信号ＣＫがローレベルからハイレベルに遷移し且つ入力信号Ｄがハイレベルのとき、ＰＭＯＳトランジスタＭＰ１がオフし、３個のＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３が全てオンすることにより、第１のノードｎ１の信号がローレベルへ遷移し、その後インバータ回路ＩＮＶ１、ＩＮＶ２の構成する遅延回路によりノードＣＫＤのレベルがローレベルからハイレベルへ変化していた。このとき、前記ノードｎ１の信号をローレベルへ確実に遷移させるために、ＮＭＯＳトランジスタＭＮ２、ＭＮ３のオン動作に加えて、ＮＭＯＳトランジスタＭＮ１をもオン状態に保っておく必要があり、このためには、前記クロック信号ＣＫをノードＣＫＤに伝播する経路にインバータ回路ＩＮＶ１、ＩＮＶ２により構成される遅延回路を配置する必要があった。
【００５２】
本実施の形態の図１の回路においては、クロック信号ＣＫがローレベルからハイレベルに遷移し且つ入力信号Ｄがハイレベルのとき、ＰＭＯＳトランジスタＭＰ１がオフし、３個のＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３が全てオンする。これにより、図１３のノードｎ１に相当する図１の第２のノードｎ２の信号がローレベルへ遷移する過程は従来と同様である。しかし、ここで図１３のＮＡＮＤ回路ＮＡＮＤ１の出力ノードに相当する図１の第１のノードｎ１の信号のレベルは、このときオン状態のＮＭＯＳトランジスタＭＮ４を介して第３のノードｎ３のハイレベルの信号を受け、ハイレベルに保たれる。
【００５３】
この結果、本実施の形態の回路は、従来の図１３におけるインバータ回路ＩＮＶ１、ＩＮＶ２を用いることなく、図１３のＮＭＯＳトランジスタＭＮ１に相当する図１のＮＭＯＳトランジスタＭＮ３をオン状態に保つことができる。
【００５４】
以上述べたように、本実施の形態の回路は、図１３の従来回路に比べて５個少ない２０個のＭＯＳトランジスタでフリップフロップ回路を構成できる。しかも、少ないＭＯＳトランジスタで構成するので、その分、動作するトランジスタの個数が減ると共に寄生容量が減って、消費電力を少なくすることができる。
【００５５】
また、前記入力部１の第２のノードｎ２に接続される負荷はラッチ回路２のみであるので、前記第２のノードｎ２に相当する図１３の従来回路における第１のノードｎ１には、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ５、ラッチ回路を構成する前記インバータ回路ＩＮＶ３、ＩＮＶ４及びＮＡＮＤ回路ＮＡＮＤ１等が接続されている状態に比べて負荷を小さく設定できて、前記入力部１の動作を高速化でき、その結果、フリップフロップ回路の動作速度を向上することができる。
【００５６】
（第２の実施の形態）
以下、本発明の第２の実施の形態のフリップフロップ回路について図３を参照しながら説明する。尚、以下の実施の形態において、前記第１の実施の形態と同様の機能を有する構成要素については同一の符号を付して、その説明を省略する。
【００５７】
図３に示したフリップフロップ回路は前記第１の実施の形態で説明した図１の回路とほぼ同じ構成であるが、制御部３に遅延回路１０を追加した点で異なる。すなわち、図３の回路は、第１のノードｎ１から入力部１のＮＭＯＳトランジスタＭＮ３のゲートに加える制御信号を遅延させるために、第１のノードｎ１の制御信号を２個のインバータ回路ＩＮＶ５、ＩＮＶ６を直列に接続した遅延回路１０を介して入力部１のＮＭＯＳトランジスタＭＮ３のゲートに与えたものである。ここで、前記インバータ回路ＩＮＶ６の出力端子と入力部１のＮＭＯＳトランジスタＭＮ３のゲートとの接続点を第５のノードｎ５とする。
【００５８】
これにより、本実施の形態では、ラッチ回路２の第３のノードｎ３の電位変化から制御部３の第１のノードｎ１の電位変化までの遅延時間が短い場合において、クロック信号ＣＫがローレベルからハイレベルに遷移し且つ入力信号Ｄがハイレベルの状態では、前記入力部１の第２のノードｎ２の電位がローレベルに変化する前に制御部３の第１のノードｎ１の信号がハイレベルからローレベルに変化してしまっても、制御部３の第５のノードｎ５の信号が所定時間ハイレベルを保持するので、入力部１の第２のノードｎ２の信号はローレベルに確実に変化できるようになる。また、本実施の形態の回路は、前記クロック信号ＣＫがローレベルからハイレベルに遷移し且つ前記入力信号Ｄがローレベルのときに、前記クロック信号ＣＫの遷移から前記出力信号Ｑが遷移するまでの遅延時間が大きくなってしまうことを防ぐことができる。
【００５９】
前記インバータ回路ＩＮＶ５, ＩＮＶ６は制御部３の第１のノードｎ１の信号レベルが変化する時のみ動作する。すなわち、インバータ回路ＩＮＶ５, ＩＮＶ６は、クロック信号ＣＫがローレベルのとき、または、入力信号Ｄにローレベルの信号が加わっている場合において、クロック信号ＣＫがローレベルからハイレベルへ遷移したとき、及び、その状態から更に、クロック信号がハイレベルからローレベルに遷移した場合にのみ動作するので、図１３の従来回路のようにクロック信号が変化する毎に必ずインバータ回路ＩＮＶ１、ＩＮＶ２が動作するのに比べて消費電力を少なくすることができる。
【００６０】
以上述べたように、本実施の形態では、図１３の従来回路に比べて１個少ない２４個のＭＯＳトランジスタでフリップフロップ回路を構成できると共に、図１３の従来回路に比べて、消費電力を低減することができる。
【００６１】
（第３の実施の形態）
以下、本発明の第３の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００６２】
図４は本実施の形態におけるフリップフロップ回路の回路図である。基本的な構成は図３に示すフリップフロップ回路と同じである。本実施の形態における図４の回路は、前記図３に示した第２の実施の形態のＰＭＯＳトランジスタＭＰ３の配置位置を変更したものである。すなわち、図３ではゲートを第４のノードｎ４に接続し、電源と第１のノードｎ１との間に接続していたＰＭＯＳトランジスタＭＰ３が、本実施の形態では、ゲートを入力部１の第２のノードｎ２に接続され、ＮＭＯＳトランジスタＭＮ４と並列接続したトランスミッションゲートとして用いられている。
【００６３】
本実施の形態における図４のフリップフロップ回路は、図３におけるフリップフロップ回路の機能を維持しつつ、入力信号Ｄがローレベルであり且つクロック信号ＣＫがローレベルからハイレベルへ遷移するとき、すなわち、ハイレベルである第１のノードｎ１の電位が第３のノードｎ３のローレベル電位へ速やかに遷移しなければならないときに、必要以上に生じていた遅延時間を削減することができる。以下、この動作について詳しく説明する。
【００６４】
図３におけるフリップフロップ回路の場合、入力信号Ｄがローレベルであり且つクロック信号ＣＫがローレベルからハイレベルへ遷移するときには、ラッチ回路２の第３のノードｎ３の電位はローレベルにあって、ＮＭＯＳトランジスタＭＮ４のオンにより制御部３の第１のノードｎ１は前記第３のノードｎ３のローレベル電位へ遷移する。ここで、第４のノードｎ４がローレベルであれば、ＰＭＯＳトランジスタＭＰ３はオン状態であり、第１のノードｎ１の電位はハイレベルに固定されている。ここで、クロック信号ＣＫがハイレベルに遷移するのに伴い、ＰＭＯＳトランジスタＭＰ３よりも電流駆動能力の大きいＮＭＯＳトランジスタＭＮ４がオンすることにより、第１のノードｎ１の放電が始まる。続いて、第１のノードｎ１の電位がＮＡＮＤ回路ＮＡＮＤ１の論理閾値以下になることにより、ＮＡＮＤ回路ＮＡＮＤ１とインバータ回路ＩＮＶ３により保持されていた値が論理的に逆の値に変化する。その結果、第４のノードの信号はハイレベルとなり、これにより、ＰＭＯＳトランジスタＭＰ３はオフ状態となる。このとき、電源から第１のノードｎ１への電流供給が停止し、第１のノードｎ１のローレベルへの遷移が加速する。従って、図３の回路では、第１のノードｎ１のローレベルへの遷移が、その遷移初期にＰＭＯＳトランジスタＭＰ３により第１のノードｎ１へ電流供給がされてしまうという欠点を有し、遅延を生じさせる。
【００６５】
これに比べ、図４の本実施の形態におけるフリップフロップ回路の場合は、ＰＭＯＳトランジスタＭＰ３が電源に接続されていない。従って、入力信号Ｄがローレベルであり且つクロック信号ＣＫがローレベルからハイレベルに遷移する際、ＰＭＯＳトランジスタＭＰ２は第２の実施の形態における図３のフリップフロップ回路と同じオフ状態であるため、電源からＰＭＯＳトランジスタＭＰ２を介した第１のノードへの電流供給はない。また、ＰＭＯＳトランジスタＭＰ３は、その両端がＮＭＯＳトランジスタＭＮ４に並列接続されたトランスミッションゲート構造であるので、電源からこのＰＭＯＳトランジスタＭＰ３を介して第１のノードｎ１に電流供給がされることはなく、第１のノードｎ１の前記ローレベルへの遷移に影響を与えることはない。これにより、図３の回路に比較して、高速にローレベルへの遷移が可能となる。すなわち、このＰＭＯＳトランジスタＭＰ３は、入力信号がローレベルであり且つクロック信号がローレベルからハイレベルに遷移する際に、電源から第１のノードｎ１への電流供給を阻止する。
【００６６】
以上述べたとおり、本実施の形態では、図１３の従来回路に比べ１個少ない２４個のＭＯＳトランジスタによりフリップフロップ回路を構成でき、さらに、ＰＭＯＳトランジスタＭＰ３からの無駄な電源供給がないので、従来回路に比べて消費電力を小さくすることができる。また、前記ＰＭＯＳトランジスタＭＰ３からの電源供給がない分、第１のノードｎ１のローレベルへの遷移が速くなるので、図３に示す第２の実施の形態のフリップフロップ回路に比べて高速化することができる。
【００６７】
（第４の実施の形態）
また、別の実施の形態を図５に示す。ノードｎ１をハイレベルに引き上げる為のＰＭＯＳトランジスタＭＰ３のゲートがノードｎ２に接続され、ソースが電源に接続されている。また、ノードｎ５がハイレベル、且つ入力信号Ｄがハイレベルの時にインバータＩＮＶ２に加わる電源を遮断する為のＰＭＯＳトランジスタＭＰ４、ＭＰ５を備える。
【００６８】
入力信号Ｄがハイレベルであり、且つクロック信号ＣＫが立ち上がる場合、出力信号Ｑがローレベルからハイレベルに遷移する時、ノードｎ２、ノードｎ４共にハイレベルからローレベルに遷移するが、ノードｎ２の方がノードｎ４より先に遷移する。よって、ＰＭＯＳトランジスタＭＰ３のゲートがノードｎ４ではなく、ノードｎ２に接続されていることにより、前述のノードｎ１のグリッチを小さくすることができる。またこのとき、ＰＭＯＳトランジスタＭＰ４、ＭＰ５が共にオフ状態になるので、インバータ回路ＩＮＶ２に加わる電源が遮断されるため、ノードｎ２がハイレベルからローレベルに遷移する時に信号の衝突が起こらず、ノードｎ２の遷移を速くすることができる。
【００６９】
以上述べた通り、本実施例によると、図４の構成に比べてＭＯＳトランジスタ数は２個増えるが、グリッチを小さくし、且つ高速化することができる。
【００７０】
また、出力部４を図１、図３、図４、図５に示す回路と別の回路構成にした図面を図６に示す。ＮＡＮＤ回路ＮＡＮＤ１の代わりにＰＭＯＳトランジスタＭＰ６とインバータ回路ＩＮＶ７とを備える。ここで、ＰＭＯＳトランジスタＭＰ６のゲートはノードｎ１に接続されて、電源とノードｎ４との間に挿入される。また、インバータ回路ＩＮＶ７は出力端子がノードｎ４に接続され、入力端子がインバータ回路ＩＮＶ３の出力端子と接続される。この構成では図１、図３、図４に示す出力部４に比べ、１つ少ないＭＯＳトランジスタ数で構成することができる。ただし、ノードｎ４が立ち上がる時、立ち下がる時共にインバータ回路ＩＮＶ７の出力と信号とが衝突する為、ＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ５の電流駆動能力をインバータ回路ＩＮＶ７に比べて十分大きくする必要がある。
【００７１】
また、更に、出力部４を図１、図３、図４、図５、図６に示す回路と異なる構成にした回路を図７に示す。ＮＡＮＤ回路ＮＡＮＤ１の代わりにＰＭＯＳトランジスタＭＰ６、ＭＰ７、ＭＰ８とＮＭＯＳトランジスタＭＮ６、ＭＮ７とを備える。この構成では、図１、図３、図４、図５に示す出力部４に比べＭＯＳトランジスタ数が１つ多くなるが、ノードｎ４が立ち上がる時、立ち下がる時共に信号の衝突が発生しないため、高速化することができる。
【００７２】
尚、図６、図７において出力部４以外の回路は図５の回路構成と同様であるが、図１、図３、図４の回路構成において、図６、図７の出力部４の回路構成を用いることも可能である。
【００７３】
（第５の実施の形態）
以下、本発明の第５の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００７４】
図８は本実施の形態におけるフリップフロップ回路の回路図である。図８の本実施の形態におけるフリップフロップ回路は第３の実施の形態における図４に示す回路と比べて、出力部４の構成のみが異なる。
【００７５】
図４のフリップフロップ回路では、出力部４に制御部３の第１のノードｎ１の信号とラッチ回路２の第３のノードｎ３の信号との２つの信号を入力したが、本実施の形態のフリップフロップ回路では、出力部４は、クロック信号ＣＫ及び入力部１の出力ノードである第２のノードｎ２の信号とを入力して、出力信号Ｑを出力する。具体的には、出力部４は、ＰＭＯＳトランジスタＭＰ４、２個のＮＭＯＳトランジスタＭＮ５、ＭＮ６、３個のインバータ回路ＩＮＶ４、ＩＮＶ７、ＩＮＶ８とを備える。前記ＰＭＯＳトランジスタＭＰ４と２個の前記ＮＭＯＳトランジスタＭＮ５、ＭＮ６とは直列に接続されており、そのＰＭＯＳトランジスタＭＰ４は電源に、ＮＭＯＳトランジスタＭＮ６はアースに接続される。また、前記ＮＭＯＳトランジスタＭＮ５のゲートにはクロック端子ＣＫが入力され、前記ＰＭＯＳトランジスタＭＰ４と前記ＮＭＯＳトランジスタＭＮ６の両ゲートは前記ノードｎ２に接続される。ここで、前記ＰＭＯＳトランジスタＭＰ４のドレインと前記ＮＭＯＳトランジスタＭＮ５のドレインとの接続点を第４のノードｎ４とする。前記インバータ回路ＩＮＶ７、ＩＮＶ８は、インバータ回路ＩＮＶ１、ＩＮＶ２で構成された前記ラッチ回路２と同様の構成であり、出力信号Ｑと論理的に逆の値を保持する。前記インバータ回路ＩＮＶ７の入力端子は前記第４のノードｎ４に接続され、また出力端子は前記インバータ回路ＩＮＶ４の入力端子へ接続される。
【００７６】
このような回路構成の出力部４において、前記クロック信号ＣＫがローレベルのときは、入力部１の第２のノードｎ２の信号がハイレベルとなって、前記ＰＭＯＳトランジスタＭＰ４と前記ＮＭＯＳトランジスタＭＮ５とがオフになり、前記第４のノードｎ４はインバータ回路ＩＮＶ７、ＩＮＶ８によって構成されるラッチ回路により信号レベルが保持され、それにより出力信号Ｑが保持される。また、クロック信号ＣＫがハイレベルのときは、前記ＮＭＯＳトランジスタＭＮ５がオン状態となることにより、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ６とがＣＭＯＳインバータとして機能するので、前記第２のノードｎ２の信号を反転した信号が出力端子Ｑに出力される。
【００７７】
図９は図８のフリップフロップ回路の動作を示すタイムチャートである。以下、図９を用いて図８のフリップフロップ回路の動作を説明する。
【００７８】
図８において、クロック信号ＣＫがローレベルの期間（図９のｔ１、ｔ４、ｔ７の期間）には、前記ＰＭＯＳトランジスタＭＰ１, ＭＰ２によりそれぞれ前記第２のノードｎ２、第１のノードｎ１、及び第５のノードｎ５はハイレベルに充電される。このとき、前記第２のノードｎ２のレベルを反転したレベルの信号が生ずる第３のノードｎ３にはローレベルの信号が加わっている。また、ＮＭＯＳトランジスタＭＮ５およびＰＭＯＳトランジスタＭＰ４はオフ状態になっており、出力部４の第４のノードｎ４の信号レベルは保持されるので、前記インバータ回路ＩＮＶ７、ＩＮＶ８で構成されたラッチ回路により出力信号Ｑの値は保持されている。
【００７９】
次に、クロック信号ＣＫがローレベルからハイレベルに遷移し且つ入力信号Ｄがハイレベルのとき（図９のｔ２の期間）、前記ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３は全てオンとなるので、前記第２のノードｎ２は、電荷が放電されて、ローレベルになる。このとき、前記第３のノードｎ３は前記第２のノードｎ２の信号がローレベルに遷移するのに伴ってハイレベルに遷移する。この前記第２のノードｎ２がローレベルに遷移することにより、出力部４において、前記ＰＭＯＳトランジスタＭＰ４がオンになって第４のノードｎ４の信号がハイレベルに変化する。この第４のノードｎ４のハイレベルの信号は、前記インバータ回路ＩＮＶ７、ＩＮＶ４により順次反転されて、前記出力端子Ｑにはハイレベルの信号が出力される。また、第５のノードｎ５には第１のノードｎ１の信号が遅れて伝播される。
【００８０】
前記第２のノードｎ２の信号がローレベルに遷移した後（図９のｔ３の期間）は、前記入力信号Ｄがハイレベルからローレベルに変化したとしても、前記インバータ回路ＩＮＶ１、ＩＮＶ２で構成されるラッチ回路２により前記第２のノードｎ２及び第３のノードｎ３の信号は保持される。このとき、出力部４のＰＭＯＳトランジスタＭＰ４はオン状態に保持され、第４のノードｎ４の電位がハイレベルに保持されるので、前記出力端子Ｑの電位はハイレベルに保持される。
【００８１】
前記クロック信号ＣＫがローレベルからハイレベルに遷移し且つ前記入力信号Ｄがローレベルのとき（図９のｔ５の期間）、前記ＮＭＯＳトランジスタＭＮ２はオフとなるので、入力部１の第２のノードｎ２の信号はハイレベルのまま保持され、ラッチ回路２の第３のノードｎ３の信号はローレベルに保持される。また制御部３のＮＭＯＳトランジスタＭＮ４はクロック信号ＣＫのハイレベルへの遷移によりオンする。これにより、制御部３の第１のノードｎ１は、前記オンになったＮＭＯＳトランジスタＭＮ４を介して第３のノードと接続されて、ハイレベルから第３のノードｎ３と同じローレベルの電位に遷移する。そして、インバータ回路ＩＮＶ５, ＩＮＶ６の遅延時間分遅れて前記第５のノードｎ５の信号がローレベルに遷移して、入力部１のＮＭＯＳトランジスタＭＮ３がオフする。このとき、出力部４では、ＮＭＯＳトランジスタＭＮ５,ＭＮ６が共にオンになり、ＰＭＯＳトランジスタＭＰ４がオフになるので、第４のノードｎ４の信号はローレベルとなり、出力端子Ｑにローレベルの信号が出力される。
【００８２】
その後、クロック信号ＣＫがハイレベルの状態において、制御部３の第１のノードｎ１の信号がローレベルに遷移した後（図９のｔ６の期間）では、入力信号Ｄがローレベルからハイレベルに変化したとしても、ＮＭＯＳトランジスタＭＮ３はオフとなっているので、入力部１の第２のノードｎ２は電荷が放電されず、前記ラッチ回路２によりハイレベルの電位に保持される。その結果、前記出力端子Ｑの信号はローレベルの電位に保持される。
【００８３】
以上述べたとおり、本実施の形態では、出力部４の構成を図４に示した第３の実施の形態の出力部４とは異なる形態において同一機能を実現させるようにしたものであり、第３の実施の形態と同一の効果を得ることができる。しかも、本実施の形態の回路は、図１３の従来回路に比べて１個少ない２４個のＭＯＳトランジスタでフリップフロップ回路を構成できる。
【００８４】
（第６の実施の形態）
続いて、本発明の第６の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００８５】
図１０は本実施の形態におけるフリップフロップ回路の回路図である。図１０のフリップフロップ回路は、第５の実施の形態のラッチ回路２の構成を更に改良したものである。すなわち、図８に示した、第５の実施の形態との具体的な違いは、ラッチ回路２において、２個のインバータ回路ＩＮＶ１、ＩＮＶ２に加えて、ＰＭＯＳトランジスタＭＰ５を備えたことである。本実施の形態では、前記インバータ回路ＩＮＶ２は、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ７との直列接続により構成され且つＮＭＯＳトランジスタＭＮ７のソースをアースに接続したＣＭＯＳインバータ回路により構成される。また、前記追加したＰＭＯＳトランジスタＭＰ５は前記インバータ回路ＩＮＶ２と電源との間に挿入される。このＰＭＯＳトランジスタＭＰ５のゲートは制御部３の第５のノードｎ５に接続される。
【００８６】
本実施の形態の回路構成は、クロック信号ＣＫがローレベルからハイレベルに遷移し且つ入力信号Ｄがハイレベルのとき、前記入力部１において第２のノードｎ２を放電する時間を早めて、フリップフロップ回路の動作を速くする。以下、この動作について、図９のタイムチャートを用いて詳しく説明する。
【００８７】
図１０において、前記クロック信号ＣＫがローレベルの期間（図９のｔ１, ｔ４, ｔ７の期間）では、制御部３の第５のノードｎ５は前記第２の実施の形態の説明から判るようにハイレベルの電位に充電されているので、ＰＭＯＳトランジスタＭＰ５はオフしている。入力部１における第２のノードｎ２の電位はＰＭＯＳトランジスタＭＰ１によってハイレベルの電位に充電されている。
【００８８】
次に、入力信号Ｄがハイレベルであり且つクロック信号ＣＫがローレベルからハイレベルに遷移するとき（図９のｔ２の期間）、３個のＮＭＯＳトランジスタＭＮ１, ＭＮ２, ＭＮ３はすべてオンとなるので入力部１の第２のノードｎ２は、電荷が放電され、ローレベルになる。ここで、本実施の形態における特徴であるＰＭＯＳトランジスタＭＰ５が無かった場合、すなわち、図８のフリップフロップ回路構成の場合、第３のノードｎ３のローレベルの信号を受けてオン状態にあるＰＭＯＳトランジスタＭＰ６は第２のノードｎ２に電流供給を行うので、インバータ回路ＩＮＶ２は第２のノードｎ２の信号がローレベルへ遷移するのを妨げ、遷移時間を長くする。しかし、ＰＭＯＳトランジスタＭＰ５を備えた本実施の形態では、この過程において、当初は、前記ＰＭＯＳトランジスタＭＰ５はオフしており且つＮＭＯＳトランジスタＭＮ７もオフしているため、ラッチ回路２のインバータ回路ＩＮＶ２は第２のノードｎ２へ電流供給しない。これにより、前記インバータ回路ＩＮＶ２は前記第２のノードｎ２の信号がハイレベルからローレベルに遷移するのを妨げない。よって、このＰＭＯＳトランジスタＭＰ５は、この不要な電流供給を断つ第１の遮断手段１２を構成する。
【００８９】
従って、本実施の形態では、図１、図３、図４及び図８に示したフリップフロップ回路と同様の機能を保持しつつ、ラッチ回路２が第２のノードｎ２の電位を保つ働きを無くしてしまうので、入力部１の第２のノードｎ２のローレベルへの遷移が高速になる。そして、次の過程において、前記第２のノードｎ２の信号がローレベルへ、前記第３のノードｎ３の信号がハイレベルへと順に遷移した後は、前記インバータ回路ＩＮＶ２を構成するＮＭＯＳトランジスタＭＮ７がオンになり、前記第２のノードｎ２の電位がローレベルに保持される。
【００９０】
また、クロック信号ＣＫがローレベルからハイレベルに遷移するとき、入力信号Ｄがローレベルの場合には（図９のｔ５の期間）、前記ＮＭＯＳトランジスタＭＮ２はオフ状態なので、前記第２のノードｎ２の信号はハイレベルのまま保たれる。したがって、前記第３のノードｎ３の信号もローレベルに保たれる。これにより、前記第１のノードｎ１は、既述したとおり、オンになった制御部３のＮＭＯＳトランジスタＭＮ４を介して第３のノードｎ３に接続され、その電位はハイレベルからローレベルに遷移する。そして、インバータ回路ＩＮＶ５, ＩＮＶ６を介するのに要する時間分遅れて第５のノードｎ５の電位がローレベルに遷移する。このとき、ＰＭＯＳトランジスタＭＰ５, ＭＰ６は共にオンとなり、前記ノードｎ２の電位はハイレベルに保たれる。
【００９１】
以上述べたとおり、本実施の形態のフリップフロップ回路は、図１３の従来回路と同数の２５個のＭＯＳトランジスタを用いることにより、従来回路に比べて動作時間を短くできる機能を有する。
【００９２】
尚、本実施の形態は、図８に示したフリップフロップ回路に対して改良を加える例を示したが、図１、図３又は図４に示した第１、第２又は第３の実施の形態に対して改良しても良い。
【００９３】
（第７の実施の形態）
次に、本発明の第７の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００９４】
図１１は本実施の形態におけるフリップフロップ回路の回路図である。第７の実施の形態のフリップフロップ回路と図４に示した第３の実施の形態との違いは、図４における出力部４を改良した点である。
【００９５】
具体的には、図１１の本実施の形態では、インバータ回路ＩＮＶ４はＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ７とで構成されたＣＭＯＳインバータ回路であり、そのインバータ回路ＩＮＶ４とアースとの間にＮＭＯＳトランジスタＭＮ６が配置されている。そして、ＮＭＯＳトランジスタＭＮ６のゲートは入力部１の第２のノードｎ２に接続されている。
【００９６】
本実施の形態の回路は、入力信号Ｄがハイレベルであり且つ前記クロック信号ＣＫがローレベルからハイレベルに遷移する場合において、前記第１のノードｎ１が当初のハイレベルから一時的にローレベルに下がった後、再びハイレベルに戻るグリッチｇが生成されるとき、前記出力信号Ｑに生ずるグリッチを防ぐことができる。以下、これについて詳細に説明する。
【００９７】
クロック信号ＣＫがローレベルのとき、当初、ラッチ回路２の第２のノードｎ２の電位はハイレベル、第３のノードｎ３の電位はローレベル、また、制御部３の第１のノードｎ１の電位はハイレベルである。前記クロック信号ＣＫがローレベルからハイレベルに遷移する時、入力信号Ｄがハイレベルの場合には、ＮＭＯＳトランジスタＭＮ４がオンになり、前記第１のノードｎ１は、前記第３のノードｎ３と同電位になろうとして、ローレベルへの遷移を始める。しかし、クロック信号ＣＫのハイレベルへの遷移に伴い第２のノードｎ２の信号がローレベルに遷移すると、第３のノードｎ３の信号はハイレベルに遷移し、また一方で、前記ＰＭＯＳトランジスタＭＰ３がオンになるため、前記第１のノードｎ１は、ローレベルへの遷移を中止して、前記第３のノードｎ３と同電位のハイレベルに遷移する。従って、前記第１のノードｎ１の信号にはハイレベルから一時的にローレベルに遷移した後に、再びハイレベルに遷移するグリッチ波形が生成される。
【００９８】
このとき、グリッチの最低電位がＮＡＮＤ回路ＮＡＮＤ１の論理閾値電圧より低下する場合には、出力部４における第４のノードｎ４にも、当初のローレベルから一時ハイレベルに遷移した後に、再びローレベルに遷移するグリッチが生成されようとするが、本実施の形態では、グリッチが制御部３の第１のノードｎ１から出力部４の第４のノードｎ４に伝播される前に、前記第２のノードｎ２の電位がローレベルに遷移して、ＮＭＯＳトランジスタＭＮ６はオフとなるので、出力信号Ｑはハイレベルに保持される。このように、ＮＭＯＳトランジスタＭＮ６により、前記出力信号Ｑにハイレベルからローレベルに遷移しようとするグリッチの生成を抑制する第２の遮断手段１３が構成される。
【００９９】
以上述べたとおり、本実施の形態では、出力端子にグリッチが生成されないので、消費電力を小さくすることができる。
【０１００】
尚、本実施の形態は図４に示したフリップフロップ回路に適用したが、図１、図３、図５、図６、図７、図８又は図１０のフリップフロップ回路に対して適用してもよいのは勿論である。
【０１０１】
（第８の実施の形態）
図１２は第８の実施の形態におけるフリップフロップ回路の変形例を示す回路図である。
【０１０２】
図１１に示した第７の実施の形態との違いは、出力端子Ｑと電源との間に、ＰＭＯＳトランジスタＭＰ７が接続されている点である。ここで、このＰＭＯＳトランジスタＭＰ７のゲートは入力部１における第２のノードｎ２に接続される。
【０１０３】
以上により、入力信号Ｄがハイレベルであり且つクロック信号ＣＫがローレベルからハイレベルに遷移する場合において、前記第２のノードｎ２の信号がハイレベルからローレベルに遷移したとき、前記ＰＭＯＳトランジスタＭＰ７がオンになるので、第１、第３及び第４のノードｎ１、ｎ３、ｎ４が変化するよりも速く出力信号Ｑがハイレベルに遷移する。ここで、２個のＰＭＯＳトランジスタＭＰ４、ＭＰ７と２個のＮＭＯＳトランジスタＭＮ６、ＭＮ７とから構成される回路は、前記第２のノードｎ２と第４のノードｎ４との２つの入力に対して信号Ｑを出力するＮＡＮＤ回路ＮＡＮＤ２の機能を有する。本実施の形態においても、図１１と同様に、グリッチが前記出力信号Ｑに伝播されることはない。
【０１０４】
従って、本実施の形態では、入力信号Ｄがハイレベルであり且つクロック信号ＣＫがローレベルからハイレベルに遷移するとき、出力信号Ｑを高速にハイレベルに遷移させて、フリップフロップ回路の高速動作を図ることができる。
【０１０５】
尚、本実施の形態は、図１１のフリップフロップ回路に適用したが、図１、図３、図４、図５、図６、図７、図８又は図１０のフリップフロップ回路に対して適用しても良い。
【産業上の利用可能性】
【０１０６】
本発明にかかるフリップフロップ回路は、構成されるＭＯＳトランジスタの数を削減することができるので、消費電流を削減することができ、更に、制御部から入力部へ伝播される制御信号が不要に変動することを防止して、一層の低消費電力化を図れる効果を有しており、低消費電力で動作するフリップフロップ回路等として有用である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施の形態におけるフリップフロップ回路を示す回路図である。
【図２】図１のフリップフロップ回路の動作を示すタイムチャート図である。
【図３】本発明の第２の実施の形態におけるフリップフロップ回路を示す回路図である。
【図４】本発明の第３の実施の形態におけるフリップフロップ回路を示す回路図である。
【図５】本発明の第４の実施の形態におけるフリップフロップ回路を示す回路図である。
【図６】本発明の第４の実施の形態における別のフリップフロップ回路を示す回路図である。
【図７】本発明の第４の実施の形態における更に別のフリップフロップ回路を示す回路図である。
【図８】本発明の第５の実施の形態におけるフリップフロップ回路を示す回路図である。
【図９】図８のフリップフロップ回路の動作を示すタイムチャート図である。
【図１０】本発明の第６の実施の形態におけるフリップフロップ回路を示す回路図である。
【図１１】本発明の第７の実施の形態におけるフリップフロップ回路を示す回路図である。
【図１２】本発明の第８の実施の形態におけるフリップフロップ回路を示す回路図である。
【図１３】従来のフリップフロップ回路を示す回路図である。
【符号の説明】
【０１０８】
１          入力部
２          ラッチ回路
３          制御部
４          出力部
１０        遅延回路
１１        遷移速度促進手段
１２        第１の遮断手段
１３        第２の遮断手段
ＭＰ３      ＰＭＯＳトランジスタ
ＭＰ５      ＰＭＯＳトランジスタ
ＭＮ６      ＮＭＯＳトランジスタ
ＮＡＮＤ    ＮＡＮＤ回路
ＩＮＶ      インバータ回路
Ｎ          ノード
Ｄ          入力端子
ＣＫ        クロック端子
Ｑ          出力端子
【図１】
2004159315.tif 000003
【図２】
2004159315.tif 000004
【図３】
2004159315.tif 000005
【図４】
2004159315.tif 000006
【図５】
2004159315.tif 000007
【図６】
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【図７】
2004159315.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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