(57)【要約】【課題】複数の出力信号が衝突しても、過剰電流は流れず、構成素子の破壊を防ぐことができ、信頼性の高いデータ通信を可能にした出力回路を有するデータキャリアを提供する。【解決手段】出力回路１０に、電源電圧の変動に応じて変化する第１および第２のバイアス電圧を発生するバイアス回路１１と、第１のバイアス電圧（ＢＩＡＳ１）に応じて電源電位（ＶＤＤ）から流れ込む電流を制限する第１の電流制限回路１２と、第２のバイアス電圧（ＢＩＡＳ２）に応じて接地電位（ＧＮＤ）へと流れ出す電流を制限する第２の電流制限回路１３と、第１および第２の電流制限回路によって電流が制限された状態で、内部信号（ＩＮ）を受けて出力信号（ＯＵＴ）として外部に出力する信号伝達回路１４とを設けた。【選択図】  図１
2004159197.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の変動に応じて変化する第１および第２のバイアス電圧を発生するバイアス回路と、
前記第１のバイアス電圧に応じて電源電位から流れ込む電流を制限する第１の電流制限回路と、
前記第２のバイアス電圧に応じて接地電位へと流れ出す電流を制限する第２の電流制限回路と、
前記第１の電流制限回路によって電源電位から電力供給端子への電流が制限され、また前記第２の電流制限回路によって電流放出端子から接地電位への電流が制限された状態で、内部信号を受けて出力信号として外部に出力する信号伝達回路とを備えたことを特徴とする出力回路。
【請求項２】
前記バイアス回路は、
ソースが電源電位に接続され、ドレインおよびゲートが共通接続され、ドレインおよびゲートの共通接続部から前記第１のバイアス電圧を出力する第１のＰＭＯＳトランジスタと、
一端が前記第１のＰＭＯＳトランジスタのドレインに接続された抵抗素子と、ドレインおよびゲートが前記抵抗素子の他端に接続され、ソースが接地電位に接続され、ドレインおよびゲートの共通接続部から前記第２のバイアス電圧を出力する第１のＮＭＯＳトランジスタとを備えたことを特徴とする請求項１記載の出力回路。
【請求項３】
前記第１の電流制限回路は、ソースが電源電位に接続され、ゲートに前記第１のバイアス電圧が印加され、ドレインが前記信号伝達回路の電力供給端子に接続された第２のＰＭＯＳトランジスタを備え、
前記第２の電流制限回路は、ドレインが前記信号伝達回路の電流放出端子に接続され、ゲートに前記第２のバイアス電圧が印加され、ソースが接地電位に接続された第２のＮＭＯＳトランジスタを備えたことを特徴とする請求項１記載の出力回路。
【請求項４】
前記信号伝達回路は、ゲートが内部信号の入力端子に接続され、ソースが前記電力供給端子に接続され、ドレインが外部への出力端子に接続された第３のＰＭＯＳトランジスタと、ゲートが前記入力端子に接続され、ソースが前記電流放出端子に接続され、ドレインが前記出力端子に接続された第３のＮＭＯＳトランジスタとから構成されるインバータであることを特徴とする請求項１記載の出力回路。
【請求項５】
データ通信を行うデータキャリアであって、請求項１から４のいずれか一項記載の出力回路を備えたことを特徴とするデータキャリア。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データキャリアとコントロール装置との間で、４接点で通信等を行うデータ通信システムに関し、特にデータキャリアの出力回路に関する。
【０００２】
【従来の技術】
近年、情報の高セキュリティ性や高信頼性等の要望により、ＬＳＩを内蔵したデータキャリアを用いたデータ通信システムが、工場での工程管理やＯＡ分野での物品管理等に、広く用いられるようになってきた。
【０００３】
図３は、従来の出力回路を有するデータキャリアを用いたデータ通信システムの概略構成を示す図である。図３に示すように、従来の構成では、データキャリア２とコントロール装置１とがデータ通信を行う場合、それらは、電源電位ＶＤＤ、接地電位ＧＮＤ、クロック信号ＣＬＫ、およびデータ信号ＤＡＴＡにそれぞれ係わる４個の接点を設けて接続されていた。また、データキャリア２内の出力回路１０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されたインバータ回路である信号伝達回路が、電源電位ＶＤＤと接地電位ＧＮＤの間に接続されていた。すなわち、信号伝達回路を出力回路１０として使用していた（例えば、非特許文献１参照）。
【０００４】
また、出力回路を構成する素子への過剰電流を制限するために、カレントミラー回路と、電流制限回路と、電圧制限回路とを備え、電流制限機能付き出力回路を実現しているものもある（例えば、特許文献１参照）。
【０００５】
【非特許文献１】
ＭＡＳＡＫＡＺＵ  ＳＨＯＪＩ著、「ＣＭＯＳ  Ｄｉｇｉｔａｌ  Ｃｉｒｃｕｉｔ  Ｔｅｃｈｎｏｌｏｇｙ」、ＰＲＥＮＴＩＣＥ  ＨＡＬＬ、１９８８、ｐ８１
【０００６】
【特許文献１】
特開２００１−２２３５７２号公報  （第４−５頁、第４図）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、複数のデータキャリアが１個のコントロール装置に共通線を介して接続された場合、データの衝突が起こると、それぞれのデータキャリアに過剰電流が流れ、その構成素子を破壊する恐れがあるという問題があった。
【０００８】
図４に、１個のコントロール装置に２個以上のデータキャリアが接続されているデータ通信システムを示す。
【０００９】
図４において、第１のデータキャリア２ａ内の第１の出力回路１０ａと、第２のデータキャリア２ｂ内の第２の出力回路１０ｂとが、共通信号線５１に接続されている状態において、第１の出力回路１０ａの出力信号ＯＵＴ１が論理“Ｈ”であり、第２の出力回路１０ｂの出力信号ＯＵＴ２が論理“Ｌ”となるようなデータの衝突が起こると、電源電位ＶＤＤから、第１の出力回路１０ａ内のＰＭＯＳトランジスタＱＰ１、共通信号線５１、および第２の出力回路１０ｂ内のＮＭＯＳトランジスタＱＮ２を介して、接地電位ＧＮＤへと過剰電流が流れ、ＰＭＯＳトランジスタＱＰ１およびＮＭＯＳトランジスタＱＮ２が破壊に至る場合がある。
【００１０】
本発明は、上記従来の問題点を解決するもので、その目的は、少なくとも１個のコントロール装置と複数のデータキャリアとの通信において、各データキャリアに過剰電流が流れることなく、信頼性の高いデータ通信を可能にした出力回路、およびかかる出力回路を有するデータキャリアを提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る出力回路は、電源電圧の変動に応じて変化する第１および第２のバイアス電圧（ＢＩＡＳ１、ＢＩＡＳ２）を発生するバイアス回路と、第１のバイアス電圧（ＢＩＡＳ１）に応じて電源電位（ＶＤＤ）から流れ込む電流を制限する第１の電流制限回路と、第２のバイアス電圧（ＢＩＡＳ２）に応じて接地電位（ＧＮＤ）へと流れ出す電流を制限する第２の電流制限回路と、第１の電流制限回路によって電源電位から電力供給端子への電流が制限され、また第２の電流制限回路によって電流放出端子から接地電位への電流が制限された状態で、内部信号（ＩＮ）を受けて出力信号（ＯＵＴ）として外部に出力する信号伝達回路とを備えたことを特徴とする。
【００１２】
本発明に係る出力回路において、バイアス回路は、ソースが電源電位に接続され、ドレインおよびゲートが共通接続され、ドレインおよびゲートの共通接続部から第１のバイアス電圧を出力する第１のＰＭＯＳトランジスタと、一端が第１のＰＭＯＳトランジスタのドレインに接続された抵抗素子と、ドレインおよびゲートが抵抗素子の他端に接続され、ソースが接地電位に接続され、ドレインおよびゲートの共通接続部から第２のバイアス電圧を出力する第１のＮＭＯＳトランジスタとを備えることが好ましい。
【００１３】
また、本発明に係る出力回路において、第１の電流制限回路は、ソースが電源電位に接続され、ゲートに第１のバイアス電圧が印加され、ドレインが信号伝達回路の電力供給端子に接続された第２のＰＭＯＳトランジスタを備え、第２の電流制限回路は、ドレインが信号伝達回路の電流放出端子に接続され、ゲートに第２のバイアス電圧が印加され、ソースが接地電位に接続された第２のＮＭＯＳトランジスタを備えることが好ましい。
【００１４】
また、本発明に係る出力回路において、信号伝達回路は、ゲートが内部信号の入力端子に接続され、ソースが電力供給端子に接続され、ドレインが外部への出力端子に接続された第３のＰＭＯＳトランジスタと、ゲートが入力端子に接続され、ソースが電流放出端子に接続され、ドレインが出力端子に接続された第３のＮＭＯＳトランジスタとから構成されるインバータである。
【００１５】
上記の構成によれば、バイアス回路が発生した第１および第２のバイアス電圧によって、それぞれ第１および第２の電流制限回路に流れる電流が制限されるため、信号伝達回路に流れる電流が制限される。したがって、複数の出力回路の出力信号が衝突しても、過剰電流は流れず、一定の電流が流れ、構成素子の破壊を防ぐことができる。
【００１６】
前記の目的を達成するため、本発明に係るデータキャリアは、データ通信を行うデータキャリアであって、本発明に係る出力回路を備えたことを特徴とする。
【００１７】
この構成によれば、信頼性の高いデータ通信を実現することができる。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１９】
図１は、本発明の一実施形態に係る出力回路の構成例を示す回路図である。図１において、出力回路１０は、電源電圧の変動に応じて変化する第１のバイアス電圧ＢＩＡＳ１および第２のバイアス電圧ＢＩＡＳ２を発生するバイアス回路１１と、第１のバイアス電圧ＢＩＡＳ１に応じて、電源電位ＶＤＤから流れ込む電流を制限する第１の電流制限回路１２と、第２のバイアス電圧ＢＩＡＳ２に応じて、接地電位ＧＮＤへと流れ出す電流を制限する第２の電流制限回路１３と、第１の電流制限回路１２および第２の電流制限回路１３によって電流を制限された状態で信号ＯＵＴを出力する信号伝達回路１４とで構成されている。
【００２０】
バイアス回路１１は、ソースが電源電位ＶＤＤに接続され、ドレインとゲートが共通接続され、ドレインとゲートとの共通接続部から第１のバイアス電圧ＢＩＡＳ１を出力する第１のＰＭＯＳトランジスタ１１ａと、第１のＰＭＯＳトランジスタ１１ａのドレインに一端が接続された抵抗素子１１ｂと、抵抗素子１１ｂの他端にドレインとゲートが共通接続され、ソースが接地電位ＧＮＤに接続され、ドレインとゲートとの共通接続部から第２のバイアス電圧ＢＩＡＳ２を出力する第１のＮＭＯＳトランジスタ１１ｃとにより構成される。
【００２１】
第１の電流制限回路１２は、ソースが電源電位ＶＤＤに接続され、ゲートがバイアス回路１１内の第１のＰＭＯＳトランジスタ１１ａのゲートおよびドレインに接続され、ドレインが信号伝達回路１４の電力供給端子１５に接続された第２のＰＭＯＳトランジスタ１２ａとにより構成され、バイアス回路１１が発生した第１のバイアス電圧ＢＩＡＳ１に応じて供給電流Ｉ１を制限する。
【００２２】
第２の電流制限回路１３は、ドレインが信号伝達回路１４の電流放出端子１６ｃに接続され、ゲートがバイアス回路１１内の第１のＮＭＯＳトランジスタ１１ｃのドレインおよびゲートに接続され、ソースが接地電位ＧＮＤに接続された第２のＮＭＯＳトランジスタ１３ａとにより構成され、バイアス回路１１が発生した第２のバイアス電圧ＢＩＡＳ２に応じて放出電流Ｉ２を制限する。
【００２３】
信号伝達回路１４は、ゲートが入力端子１７に接続され、ドレインが出力端子１８に接続され、ソースが電力供給端子１５に接続された第３のＰＭＯＳトランジスタ１４ａと、ゲートが入力端子１７に接続され、ドレインが出力端子１８に接続され、ソースが電流放出端子１６に接続された第３のＮＭＯＳトランジスタ１４ｂとにより構成され、第１の電流制限回路１２および第２の出力制限回路１３により、供給電流Ｉ１および放出電流Ｉ２が制限された状態で、入力信号ＩＮを反転した信号を出力信号ＯＵＴとして出力する。
【００２４】
次に、このように構成された本実施形態の出力回路の動作について、図２を参照して説明する。
【００２５】
図２は、図１に示す信号伝達回路１４の入力信号ＩＮ、出力信号ＯＵＴ、第１の電流制限回路１２により制限された供給電流Ｉ１、第２の電流制限回路１３により制限された放出電流Ｉ２の時間変化を示すタイミングチャートである。
【００２６】
バイアス回路１１において、電源電位ＶＤＤから、ダイオード接続された第１のＰＭＯＳトランジスタ１１ａ、抵抗１１ｂ、およびダイオード接続された第１のＮＭＯＳトランジスタ１１ｃを介して、接地電位ＧＮＤへと電流Ｉｒｅｆが流れる。
【００２７】
第１の電流制限回路１２内の第２のＰＭＯＳトランジスタ１２ａは、バイアス回路１１内の第１のＰＭＯＳトランジスタ１１ａとカレントミラーを構成しているため、第２のＰＭＯＳトランジスタ１２ａには、第１のＰＭＯＳトランジスタ１１ａに流れる電流ＩｒｅｆのＭ倍の電流が流れようとする。また、第２の電流制限回路１３内の第２のＮＭＯＳトランジスタ１３ａは、バイアス回路１１内の第１のＮＭＯＳトランジスタ１１ｃとカレントミラーを構成しているため、第２のＮＭＯＳトランジスタ１３ａには、第１のＮＭＯＳトランジスタ１１ｃに流れる電流ＩｒｅｆのＮ倍の電流が流れようとする。
【００２８】
入力信号ＩＮが論理“Ｌ”から“Ｈ”に変化したとき、信号伝達回路１４内の第３のＰＭＯＳトランジスタ１４ａが非導通となり、かつ、第３のＮＭＯＳトランジスタ１４ｂが導通し、第２のＮＭＯＳトランジスタ１３ａが供給電流Ｉ１としてＮ・Ｉｒｅｆを、負荷容量ＣＬから接地電位ＧＮＤへと流し出すため、出力信号ＯＵＴは、論理“Ｈ”から“Ｌ”に変化する。
【００２９】
次に、入力信号ＩＮが論理“Ｈ”から“Ｌ”に変化したとき、信号伝達回路１４内の第３のＮＭＯＳトランジスタ１４ｂが非導通となり、かつ、第３のＰＭＯＳトランジスタ１４ａが導通し、第２のＰＭＯＳトランジスタ１２ａが供給電流Ｉ１としてＭ・Ｉｒｅｆを、電源電位ＶＤＤから負荷容量ＣＬに流し込むため、出力信号ＯＵＴは、論理“Ｌ”から“Ｈ”に変化する。
【００３０】
以上のように、本実施形態によれば、バイアス回路１１が発生した第１のバイアス電圧ＢＩＡＳ１および第２のバイアス電圧ＢＩＡＳ２により、それぞれ、第１の電流制限回路１２および第２の電流制限回路１３に流れる電流が制限され、信号伝達回路１４は第１の電流制限回路１２および第２の電流制限回路１３と直列に接続されているため、出力端子１８が共通接続線に接続された信号伝達回路１４に流れる電流は、第１の電流制限回路１２および第２の電流制限回路１３に流れる一定の電流量に制限され、複数の出力回路の出力信号が衝突しても、過剰電流を防ぐことができる。
【００３１】
なお、本実施形態では、信号伝達回路１４をインバータ回路として説明したが、論理回路等の他の回路であっても、本実施形態と同様の効果が得られる。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、出力回路に流れる電流を制限することで、複数の出力回路の出力信号が衝突しても、過剰電流は流れず、一定の電流が流れ、構成素子の破壊を防ぐことができる。したがって、信頼性の高いデータ通信を可能にしたデータキャリアを提供できる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る出力回路の構成例を示す回路図
【図２】図１に示す信号伝達回路１４の入力信号ＩＮ、出力信号ＯＵＴ、第１の電流制限回路１２により制限された供給電流Ｉ１、第２の電流制限回路１３により制限された放出電流Ｉ２の時間変化を示すタイミングチャート
【図３】従来の出力回路を有するデータキャリアを用いたデータ通信システムの概略構成を示す図
【図４】１個のコントロール装置と複数のデータキャリアが接続されているデータ通信システムの概略構成を示す図
【符号の説明】
１  コントロール装置
２  データキャリア
２ａ  第１のデータキャリア
２ｂ  第２のデータキャリア
１０  出力回路
１０ａ  第１の出力回路
１０ｂ  第２の出力回路
１１  バイアス回路
１１ａ  第１のＰＭＯＳトランジスタ
１１ｂ  抵抗素子
１１ｃ  第１のＮＭＯＳトランジスタ
１２  第１の電流制限回路
１２ａ  第２のＰＭＯＳトランジスタ
１３  第２の電流制限回路
１３ａ  第２のＮＭＯＳトランジスタ
１４  信号伝達回路
１４ａ  第３のＰＭＯＳトランジスタ
１４ｂ  第３のＮＭＯＳトランジスタ
５１  共通信号線
ＶＤＤ  電源電位
ＧＮＤ  接地電位
ＢＩＡＳ１  第１のバイアス電圧
ＢＩＡＳ２  第２のバイアス電圧
ＩＮ  内部信号
ＯＵＴ  外部への出力信号
ＩＮ１  第１の出力回路１０ａの入力信号
ＯＵＴ１  第１の出力回路１０ａの出力信号
ＩＮ２  第２の出力回路１０ｂの入力信号
ＯＵＴ２  第２の出力回路１０ｂの出力信号
【図１】
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【図２】
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【図３】
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【図４】
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