(57)【要約】【課題】ディジタルフィルタの回路規模を縮小する。【解決手段】入力端子、出力端子及び演算されたデータを保持するレジスタ群を有する直列接続された制御部１〜６と、これを２分割した制御部グループを選択的に切り替える切り替え制御部７と、切り替え制御部７により選択された制御部グループとディジタルフィルタを構成するように接続される乗算器１７〜１９及び加算器２０〜２２を有する演算部と、前段の制御部グループの出力端子と後段の制御部グループの入力端子との間に挿入される適正段数のパイプラインレジスタ２５と、乗算器１７〜１９に与えるフィルタ定数を保持するフィルタ定数レジスタ部２３とを備え、前段と後段の制御部グループを交互に動作させ、切り替え制御部７と演算部とパイプラインレジスタは常時動作させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力端子、出力端子及び演算されたデータを保持するレジスタ群を有する直列接続されたＮ個の制御部と、
前記Ｎ個の制御部をＭ個ずつに分割した制御部グループを選択的に切り替える切り替え制御部と、
前記切り替え制御部により選択された制御部グループのＭ個の制御部のそれぞれがディジタルフィルタを構成するように接続される乗算器群及び加算器群を有するＭ個の演算部と、
前記制御部グループ間に挿入されるＭ段のパイプラインレジスタとを備え、
前記制御部はグループごとに先頭から順次動作し、前記切り替え制御部、前記演算部及び前記パイプラインレジスタは前記制御部が動作している間、常時動作するディジタルフィルタ回路。
【請求項２】
前記乗算器群に与えるフィルタ定数を初期化時等のタイミングで外部からロードして保持するフィルタ定数レジスタ部を備える請求項１記載のディジタルフィルタ回路。
【請求項３】
請求項１または２記載のディジタルフィルタ回路を搭載する半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタルフィルタ回路に関し、構成要素削減技術に関する。
【０００２】
【従来の技術】
従来、ＩＩＲ型のサブフィルタで２００Ｈｚから４０００Ｈｚのバンドパスフィルタを構成する場合には、２次のＩＩＲ型のハイパスフィルタとローパスフィルタなどの複数のサブフィルタを直列接続して構成し、サブフィルタの数は求めるフィルタの特性により増減させている（例えば、特許文献１参照）。
【０００３】
図４は、複数のサブフィルタを直列接続した従来のディジタルフィルタ回路の構成を示すブロック図であり、図５は２次のＩＩＲ型サブフィルタの構成を示す回路図である。以下、従来の技術について図４と図５を用いて説明する。
【０００４】
図４において、４１〜４６は直列接続されたサブフィルタを概念的に示しており、それぞれ、データラッチ用のレジスタを含む制御部と乗算器と加算器で構成される。ここでは２次のＩＩＲ型サブフィルタをＮ個使用しているので、２×Ｎ次のバンドパスフィルタを構成していることになる。
【０００５】
図５に示すサブフィルタは、フィルタ定数を乗算する乗算器５１、５２、５３、５４、５５、加算器５６、５７、５８、データラッチ用のレジスタ５９、６０、６１で構成されている。ハイパスフィルタとローパスフィルタの構成は同様であり、フィルタ定数が異なるだけである。
【０００６】
従来、半導体チップではフィルタ定数はハードウェアとして構成されており、サブフィルタの定数とサブフィルタの次数（上記の場合は２×Ｎ）は所望のフィルタ特性が実現できるように設計されるが、製造過程で半導体チップに特性のバラツキなどが生じて所望の特性が得られなかった場合にも定数変更や次数変更はできなかった。
【０００７】
また各ハイパスフィルタやローパスフィルタには乗算器と加算器が含まれており、必要な次数÷２のサブフィルタを構成するだけの乗算器と加算器が必要であり、これらの乗算器や加算器は回路規模が非常に大きいため、半導体チップのコストアップの一因となっていた。
【０００８】
【特許文献１】
特許第２０８８９４２号公報
【０００９】
【発明が解決しようとする課題】
本発明は、かかる従来の問題点に鑑みなされたものであり、ディジタルフィルタの回路規模を縮小して半導体チップのコストを削減することができるデジタルフィルタを提供することを目的とする。さらに、半導体チップ製造後でも容易にフィルタ定数の設定や変更を可能にすることを目的とする。
【００１０】
【課題を解決するための手段】
請求項１のディジタルフィルタ回路は、入力端子、出力端子及び演算されたデータを保持するレジスタ群を有する直列接続されたＮ個の制御部と、前記Ｎ個の制御部をＭ個ずつに分割した制御部グループを選択的に切り替える切り替え制御部と、前記切り替え制御部により選択された制御部グループのＭ個の制御部のそれぞれがディジタルフィルタを構成するように接続される乗算器群及び加算器群を有するＭ個の演算部と、前記制御部グループ間に挿入されるＭ段のパイプラインレジスタとを備え、前記制御部はグループごとに先頭から順次動作し、前記切り替え制御部、前記演算部及び前記パイプラインレジスタは前記制御部が動作している間、常時動作するものである。
【００１１】
上記構成によれば、各制御部グループが演算部を時分割で使用することができるため、ディジタルフィルタの演算を行う乗算器群と加算器群をＮ／Ｍ分の１に減らすことができる。例えば、Ｎ＝６、Ｍ＝３であれば、乗算器群と加算器群を２分の１に減らすことができる。その結果、同一クロックスピードであれば処理時間がＮ／Ｍ倍になるが、ＬＳＩコストを削減することができる。
【００１２】
請求項２のディジタルフィルタ回路は、請求項１記載のディジタルフィルタ回路において、前記乗算器群に与えるフィルタ定数を初期化時等のタイミングで外部からロードして保持するフィルタ定数レジスタ部を備えるものである。
【００１３】
上記構成によれば、ディジタルフィルタのフィルタ定数を外部から読み込み、フィルタ定数レジスタ部に保持させて乗算器群で乗算することができるため、ディジタルフィルタの特性を任意に変更することが可能となる。
【００１４】
請求項３の半導体集積回路装置は、請求項１または２記載のディジタルフィルタ回路を搭載するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。図１は本発明の一実施形態に係るディジタルフィルタ回路の構成を示すブロック図である。通常バンドパスフィルタはハイパスフィルタとローパスフィルタを同数直列に接続して構成するが、図１では説明を簡単にするために６段の構成にしている。
【００１６】
図１において、１〜６はデータラッチ用のレジスタを含む制御部、７は切り替え制御部、８と９、１０と１１、１２と１３はそれぞれ切り替えバッファ、１４〜１６はセレクタ、１７〜１９は乗算部、２０〜２２は加算部、２３はフィルタ定数レジスタ部、２４は定数アクセス回路、２５はパイプラインレジスタである。
【００１７】
入力端子から入力されたデータは制御部１に入力される。入力されたデータは制御部１のレジスタに保持されたデータとともにセレクタ１４で選択され、乗算部１７と加算部２０に送られ演算される。演算の際に使用されるフィルタ定数はフィルタ定数レジスタ部２３に保持されている。演算されたデータは切り替えバッファ８により制御部１に送り返され、制御部１のレジスタに保持され、あるいは次段の制御部２に送られる。
【００１８】
同様に制御部２に入力されたデータは制御部２のレジスタに保持されたデータとともにセレクタ１５で選択され、乗算部１８と加算部２１に送られ演算される。演算の際に使用されるフィルタ定数はフィルタ定数レジスタ部２３に保持されている。演算されたデータは切り替えバッファ１０により制御部２に送り返され、制御部２のレジスタに保持され、あるいは次段の制御部３に送られる。
【００１９】
制御部３の動作も同様である。制御部１〜３が乗算部１７〜１９と加算部２０〜２２を使用して演算を行っている間は、制御部４〜６は動作を停止している。そのため、制御部３から制御部４に送られるデータは、制御部４の前に置かれた３段のパイプラインレジスタ２５に保持される。
【００２０】
３段のパイプラインレジスタ２５にデータが満たされると、制御部１〜３は動作を停止し、制御部４〜６が乗算部１７〜１９と加算部２０〜２２を使用して演算を行う。このとき、制御部４への入力データとして、３段のパイプラインレジスタ２５に保持されたデータが順次使用される。
【００２１】
制御部４への入力データは制御部４のレジスタに保持されたデータとともにセレクタ１４に送られ、切り替え制御部７によりセレクタ１４で選択され、乗算部１７と加算部２０に送られ演算される。演算はフィルタ定数レジスタ部に蓄えられたフィルタ定数と乗算され、その演算後切り替えバッファ９により制御部４に送り返され、制御部４のレジスタに保持され、あるいは次段の制御部５に送られる。
【００２２】
制御部５及び制御部６の動作も同様である。制御部６から送り出されるデータがディジタルフィルタの演算結果となる。３段のパイプラインレジスタ２５に保持されたデータがすべて使用されて空になると、制御部４〜６は動作を停止し、制御部１〜３が入力端子から入力されるデータを使用し、乗算部１７〜１９と加算部２０〜２２を用いて演算を行う。
【００２３】
このように、６段のサブフィルタを前部３段と後部３段に分け、乗算器と加算器を前部３段と後部３段が時分割で使用することにより、ディジタルフィルタの演算を行う乗算器と加算器を半分に減らすことができ、同一クロックスピードであれば処理時間が２倍になるが、ＬＳＩコストを削減することができる。
【００２４】
次に、演算に使用されるフィルタ定数を取得する定数アクセス回路について説明する。図２は本実施の形態における定数アクセス回路の動作を説明するブロック図である。図２において、２６は予めフィルタ定数が保持されている外部メモリである。
【００２５】
定数アクセス回路２４はリセット信号が解除されたときに、アドレス、チップセレクト、リードイネーブルの各信号を生成する。生成された各信号はＬＳＩ外部に接続された外部メモリ２６に出力される。外部メモリ２６は入力された各信号によりフィルタ定数を出力する。
【００２６】
外部メモリ２６の出力データはフィルタ定数レジスタ部２３に入力され、定数アクセス回路２４で生成されたアドレス、チップイネーブル、リードイネーブルを基に生成されたレジスタ制御信号によりフィルタ定数レジスタ部２３に保持される。ここで保持されたフィルタ定数は、切り替え制御部７により制御部１〜６の動作時に相当する乗算部に読み出される。
【００２７】
図３は、本発明の一実施形態に係るディジタルフィルタ回路の一般化した構成を示すブロック図であり、Ｎ段のサブフィルタをＮ／Ｍグループに分け、サブフィルタから分離した乗算器と加算器を各グループが時分割で使用する場合を示している。各グループの制御部にはデータラッチ用のレジスタが残される。図３において、３１〜３３はＮ段のサブフィルタを分割した先頭の第１グループの制御部、３４〜３６はＮ段のサブフィルタを分割した最後の第Ｎ／Ｍグループの制御部、３７〜３９はＭ個の演算部である。
【００２８】
何れかのグループの制御部が演算部３７〜３９を使用して動作しているときは、他のグループの制御部は動作を停止する。そのため、あるグループの最後の制御部から次のグループの先頭の制御部に送られるデータは、データを受け取る制御部の入り口でＭ段のパイプラインレジスタに保持され、そのグループの動作時に順次使用される。
【００２９】
このようにディジタルフィルタ回路を構成し、各グループが演算器を時分割で使用することにより、ディジタルフィルタの演算を行う乗算器と加算器をＮ／Ｍ分の１に減らすことができ、同一クロックスピードであれば処理時間がＮ／Ｍ倍になるが、ＬＳＩコストを削減することができる。
【００３０】
【発明の効果】
以上説明したように、本発明によれば、乗算器及び加算器を時分割で使用することにより回路規模を縮小することができ、ＬＳＩのコストダウンを図ることができる。また、フィルタ定数レジスタ部に外部からフィルタ定数を読み込むことで任意にフィルタ定数を設定することが可能となるため、チップ製造後にフィルタ定数を変更することによりフィルタ特性の改善が可能となるなど、優れた半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るディジタルフィルタ回路の構成を示すブロック図。
【図２】本発明の一実施形態における定数アクセス回路の動作を説明するブロック図。
【図３】本発明の一実施形態に係るディジタルフィルタ回路の一般化した構成を示すブロック図。
【図４】従来のディジタルフィルタ回路の構成を示すブロック図。
【図５】２次のＩＩＲ型サブフィルタの構成を示す回路図。
【符号の説明】
１〜６、３１〜３６  制御部
７  切り替え制御部
８〜１３  切り替えバッファ
１４〜１６  セレクタ
１７〜１９、５１〜５５  乗算器
２０〜２２、５６〜５８  加算器
２３  フィルタ定数レジスタ部
２４  定数アクセス回路
２５  パイプラインレジスタ
２６  外部メモリ
３７〜３９  演算部
４１〜４６  サブフィルタ
５９〜６１  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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