(57)【要約】【課題】１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成する場合であれ、その回路規模の増大を好適に抑制する。【解決手段】ＤＶＤエンコーダ又ＣＤエンコーダにて変調されたデータに基づいて、光ディスクに照射されるレーザの出力を制御する記録パルスが生成される。この記録パルスは、論理回路３００にて、その遅延量が遅延量制御回路２１０にて制御される各遅延回路２２０にて遅延対象信号Ｓ１〜Ｓ４がそれぞれ所定に遅延させた遅延信号Ｄ１〜Ｄ４を論理合成することで生成される。この遅延量制御回路２１０では、遅延回路２２０の各遅延素子２２１と同一の構成を有する複数段の遅延素子２１１ａをリング状に接続して構成される電圧制御発振器２１１の出力信号を、遅延素子２１１ａの遅延量が基準クロックの１周期の整数分の１となるところでロックする。【選択図】        図２
2004159161.tif 000002
【特許請求の範囲】
【請求項１】
１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成可能な遅延信号生成装置において、
制御電圧に応じて遅延量が制御される第１の遅延素子が直列に複数段接続され、入力信号を段階的に遅延する遅延回路と、
前記制御電圧を発生し、前記複数の遅延素子に共通に供給する遅延量制御回路と、
前記遅延回路の何れかの段の出力を選択的に取り出して前記遅延信号として出力するセレクタと、
前記第１の遅延素子と同一の構成を有する第２の遅延素子が前記第１の遅延素子の数に応じた段数でリング状に接続される電圧制御発振器と、
前記電圧制御発振器の出力信号を分周する第１の分周器と、所定の基準クロックを分周する第２の分周器と、前記第１及び第２の分周器の出力の位相を比較する位相比較器と、
前記位相比較器の出力に応答して前記制御電圧を生成するフィルタ回路と、を備え、
前記遅延量制御回路によって前記第１及び第２の分周器の分周比率を制御して前記遅延回路の１段の遅延量を変更しつつ、前記セレクタの選択によって前記遅延信号の遅延量を決定することを特徴とする遅延信号生成装置。
【請求項２】
請求項１記載の遅延信号生成装置において、
前記遅延信号として前記基準クロックの周期の１／ｍ（ｍは自然数）を最小単位として前記入力信号を遅延した第１の遅延信号と、前記基準クロックの周期の１／ｎ（ｎは自然数で、且つ、ｎ＜ｍ）を最小単位として前記入力信号を遅延した第２の遅延信号と、を生成し、
前記遅延回路は、前記第１の遅延素子がｍ段で形成され、
前記遅延量制御回路は、前記第２の遅延信号を生成するとき、前記遅延回路の１段の遅延量を前記基準クロックの周期の１／ｎに設定し、
前記セレクタは、前記第２の遅延信号を生成するとき、前記遅延回路の出力の選択範囲がｎ段に制限されることを特徴とする遅延信号生成装置。
【請求項３】
請求項２記載の遅延信号生成装置において、
前記電圧制御発振器は、前記第２の遅延素子が２／ｍ段で形成され、
前記遅延量制御回路は、前記第２の遅延信号を生成するとき、前記第１及び第２の分周器の分周比率をｍ／ｎに設定することを特徴とする遅延信号生成装置。
【請求項４】
所定の変調処理の施された変調データを取り込み、互いに異なる少なくとも２つのディスク媒体に対する記録パルスを生成可能な記録パルス生成装置において、
制御電圧に応じて遅延量が制御される第１の遅延素子が直列に複数段接続され、入力信号を段階的に遅延する複数の遅延回路と、
前記制御電圧を発生し、前記複数段接続される第１の遅延素子に共通に供給する遅延量制御回路と、
前記複数の遅延回路のそれぞれに対応して設けられ、前記遅延回路の何れかの段の出力を選択的に取り出して遅延信号として出力する複数のセレクタと、
前記複数のセレクタの出力を論理合成して前記記録パルスを生成する論理回路と、を備え、
前記遅延量制御回路は、前記制御電圧を制御して前記遅延回路の１段の遅延量を変更することを特徴とする記録パルス生成装置。
【請求項５】
請求項４記載の記録パルス生成装置において、
前記遅延量制御回路は、前記第１の遅延素子と同一の構成を有する第２の遅延素子の遅延量が前記遅延回路の遅延素子数に応じた段数でリング状に接続される電圧制御発振器と、
前記電圧制御発振器の出力信号を分周する第１の分周器と、
所定の基準クロックを分周する第２の分周器と、
前記第１及び第２の分周器の出力の位相を比較する位相比較器と、
前記位相比較器の出力に応答して前記制御電圧を生成するフィルタ回路と、を含み、
前記第１及び第２の分周器の分周比率を制御して前記遅延回路の１段の遅延量を変更することを特徴とする記録パルス生成装置。
【請求項６】
請求項５記載の記録パルス生成装置において、
前記記録パルスとして基準クロックの周期の１／ｍ（ｍは自然数）の単位でパルス幅が制御される第１の記録パルスと、前記基準クロックの周期の１／ｎ（ｎは自然数で、且つ、ｎ＜ｍ）の単位でパルス幅が制御される第２の記録パルスと、を生成し、
前記複数の遅延回路は、前記第１の遅延素子がｍ段で直列に接続され、
前記遅延量制御回路は、前記第２の記録パルスを生成するとき、前記遅延回路の１段の遅延量を前記基準クロックの周期の１／ｎに設定し、
前記複数のセレクタは、前記第２の記録パルスを生成するとき、前記複数の遅延回路の出力の選択範囲がｎ段に制限されることを特徴とする記録パルス生成装置。
【請求項７】
請求項６記載の記録パルス生成装置において、
前記電圧制御発振器は、前記第２の遅延素子が２／ｍ段で形成され、
前記遅延量制御回路は、前記第２の記録パルスを生成するとき、前記第１及び第２の分周器の分周比率をｍ／ｎに設定することを特徴とする記録パルス生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成可能な記録信号生成装置、及び所定の変調処理の施された変調データを取り込み、互いに異なる少なくとも２つのディスク媒体に対する記録パルスを生成可能な記録パルス生成装置に関する。
【０００２】
【従来の技術】
記録媒体としての光ディスク等のディスク媒体に、記録を所望するデータをレーザを用いて記録するデータ記録装置には、通常、レーザの照射態様を制御するタイミング信号を生成するライトストラテジ回路が備えられている。このタイミング信号として、例えば、上記記録を所望するデータにパルス変調処理を施すことによって生成され、ディスク媒体への照射レーザの強度や照射時間を制御する記録パルスがある。そして、この記録パルスに従ってレーザ照射がなされることで、記録を所望するデータに好適に対応したピットがディスク媒体上に形成される。
【０００３】
この記録パルス等、タイミング信号は、ディスク媒体の回転態様に対応するとともに記録動作の基準となるクロックである基準クロックの周期よりも短い時間間隔を単位として生成される。このため、ライトストラテジ回路においては、基準クロックのエッジに対して所定の遅延を有する遅延信号をいくつか生成するようにしている。そして、この遅延信号を用いることで、基準クロックの周期よりも短い時間間隔を単位とする信号であって、レーザ照射態様を制御する信号であるタイミング信号を生成する。
【０００４】
【発明が解決しようとする課題】
ところで、近年、ディスク媒体として、ＣＤ−Ｒ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ−Ｒｅｃｏｒｄａｂｌｅ）やＣＤ−ＲＷ（Ｃｏｍｐａｃｔ  Ｄｉｓｋ−Ｒｅｗｒｉｔａｂｌｅ）、ＤＶＤ−Ｒ（Ｄｉｇｉｔａｌ  ＶｅｒｓａｔｉｌｅＤｉｓｃ−Ｒｅｃｏｒｄａｂｌｅ）、ＤＶＤ―ＲＷ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ−Ｒｅｗｒｉｔａｂｌｅ）等、様々なものが市場に出回りつつある。こうした状況下、例えばＣＤ−ＲとＤＶＤ−Ｒ等、複数のディスク媒体を対象として、これらとの間でデータの記録や再生を制御する汎用性のある記録制御装置や再生制御装置が望まれている。ただし、こうした記録制御装置や再生制御装置を構成する場合には、これら記録制御装置や再生制御装置の回路規模の増大も無視できないものとなる。
【０００５】
特に、上述したライトストラテジ回路にあっては、レーザの照射態様の制御にかかる仕様がディスク媒体毎に異なるために、こうした回路規模の増大は深刻である。すなわち、上記ライトストラテジ回路において上記タイミング信号にかかる上記時間間隔は、各ディスク媒体に対応した仕様によって異なる。このため、ライトストラテジ回路は、各仕様毎に上記遅延信号を生成する各別の遅延回路を備えることとなり、その回路規模の増大が避けられないものとなる。
【０００６】
なお、ライトストラテジ回路に限らず、１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成可能な遅延信号生成装置にあっては、こうした問題も概ね共通したものとなっている。
【０００７】
本発明はこうした実情に鑑みてなされたものであり、その目的は、１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成する場合であれ、その回路規模の増大を好適に抑制することのできる記録信号生成装置及び記録パルス生成装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成可能な遅延信号生成装置において、制御電圧に応じて遅延量が制御される第１の遅延素子が直列に複数段接続され、入力信号を段階的に遅延する遅延回路と、前記制御電圧を発生し、前記複数の遅延素子に共通に供給する遅延量制御回路と、前記遅延回路の何れかの段の出力を選択的に取り出して前記遅延信号として出力するセレクタと、前記第１の遅延素子と同一の構成を有する第２の遅延素子が前記第１の遅延素子の数に応じた段数でリング状に接続される電圧制御発振器と、前記電圧制御発振器の出力信号を分周する第１の分周器と、所定の基準クロックを分周する第２の分周器と、前記第１及び第２の分周器の出力の位相を比較する位相比較器と、前記位相比較器の出力に応答して前記制御電圧を生成するフィルタ回路と、を備え、前記遅延量制御回路によって前記第１及び第２の分周器の分周比率を制御して前記遅延回路の１段の遅延量を変更しつつ、前記セレクタの選択によって前記遅延信号の遅延量を決定することで、１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成する場合であれ、その回路規模の増大を好適に抑制することを可能とする。
【０００９】
また、この発明は、所定の変調処理の施された変調データを取り込み、互いに異なる少なくとも２つのディスク媒体に対する記録パルスを生成可能な記録パルス生成装置において、制御電圧に応じて遅延量が制御される第１の遅延素子が直列に複数段接続され、入力信号を段階的に遅延する複数の遅延回路と、前記制御電圧を発生し、前記複数段接続される第１の遅延素子に共通に供給する遅延量制御回路と、前記複数の遅延回路のそれぞれに対応して設けられ、前記遅延回路の何れかの段の出力を選択的に取り出して遅延信号として出力する複数のセレクタと、前記複数のセレクタの出力を論理合成して前記記録パルスを生成する論理回路と、を備え、前記遅延量制御回路は、前記制御電圧を制御して前記遅延回路の１段の遅延量を変更することで、１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成する場合であれ、その回路規模の増大を好適に抑制することを可能とする。
【００１０】
【発明の実施の形態】
以下、本発明にかかる記録パルス生成装置をＣＤ及びＤＶＤのライトストラテジ回路に適用した一実施形態について、図面を参照しつつ説明する。
【００１１】
図１は、上記ライトストラテジ回路を備えるデータ記録制御装置及びその周辺の回路の構成を示すブロック図である。
図１に示すスピンドルモータ１０によって線速度一定に回転制御される光ディスク１は、ＣＤ（ＣＤ−Ｒ、ＣＤ−ＲＷ）又はＤＶＤ（ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ）である。この光ディスク１がＣＤ、ＤＶＤのいずれである場合でも、同光ディスク１には、らせん状の１本のトラックがデータ記録領域として形成されている。そして、このトラックは、ディスクの平坦面（ランド）に対してグルーブとよばれる溝が形成されてできている。
【００１２】
そして、この光ディスク１がＣＤである場合には、このグルーブはわずかに蛇行（ウォブル）して形成されており、この蛇行の周期変化に対してＡＴＩＰ（Ａｂｓｏｌｕｔｅ  Ｔｉｍｅ  Ｉｎ  Ｐｒｅｇｒｏｏｖｅ）とよばれる情報が記録されている。こうして、トラックをトレースすることによりグルーブのウォブルとして書き込まれたＡＴＩＰ情報を読み出し、現在のトラック位置の絶対時間情報を得ることができるようになっている。
【００１３】
一方、この光ディスク１がＤＶＤである場合にも、上記グルーブはわずかに蛇行して（ウォブル）して形成されているが、このウォブルには必ずしもアドレス情報が含まれてはいない。このＤＶＤでは、ウォブルに加えてランドプリピット（ＬＰＰ）とよばれるディスク媒体上の位置情報を含む領域が、トラック上に所定の間隔で設けられている。
【００１４】
また、データ記録制御装置１００は、図示しないＤＲＡＭの格納するデータを取り込み、これに対応した記録パルスを生成して光学ヘッド２０に出力する装置である。また、制御ユニット３０は、当該データ記録制御装置１００の搭載されるデータ記録装置内にあって、その各部を制御するマイクロコンピュータである。この制御ユニット３０からは、光ディスク１の種類に応じて、データの記録制御にかかる仕様に関する情報が当該データ記録制御装置１００に出力される。
【００１５】
ここで、上記データ記録制御装置１００について更に説明する。
クロック生成回路１１０は、データ記録制御装置１００内の動作クロックとしての基準クロックＣＬＫを、光ディスク１がＣＤであるかＤＶＤであるかに応じて各別に生成する回路である。このクロック生成回路１１０は、こうした各別の基準クロックＣＬＫを生成すべく、発振器１１１とＰＬＬ回路１１２とを備えている。
【００１６】
ここで、発振器１１１は、当該データ記録制御装置１００が光ディスク１としてＣＤにデータを記録する制御を行う際に用いる動作クロックを生成する回路である。この発振器１１１は、例えばクリスタル発振子からなる。
【００１７】
一方、ＰＬＬ回路１１２は、当該データ記録制御装置１００が光ディスク１としてＤＶＤにデータを記録する制御を行う際に用いる動作クロックを生成する回路である。このＰＬＬ回路１１２は、上記光学ヘッド２０から出力されるＬＰＰ信号及びウォブル信号に基づいてクロックＣＬＫを生成する。すなわち、このＰＬＬ回路１１２は、ウォブル信号を取り込んで所定の周波数のクロックを生成する際、ＬＰＰ信号を更に取り込んでこの周波数を微調整することで、クロックＣＬＫを生成する。なお、このＰＬＬ回路については、例えば特願２０００−０２８１５９や、特願２０００−０３８１９３、特願２０００−０４９７０２等に記載されたものとしてもよい。また、このＰＬＬ回路１１２としては、ウォブル信号及びＬＰＰ信号のいずれかに基づいてクロックＣＬＫを生成する回路としてもよい。
【００１８】
なお、上記発振器１１１の出力するクロック及びＰＬＬ回路１１２の出力するクロックのいずれをクロック生成回路１１０の出力する基準クロックＣＬＫとするかは、上記制御ユニット３０による指令信号（ＣＤ／ＤＶＤモード切替信号）によって決定される。
【００１９】
ＤＶＤエンコーダ１２０は、図示しないＤＲＡＭから入力されるデータに対しＤＶＤのデータフォーマットに従って８ビットから１６ビットへの変調処理等を施す回路である。なお、このＤＶＤエンコーダ１２０は、上記クロック生成回路１１０によって生成される基準クロックＣＬＫによって動作する。
【００２０】
一方、ＣＤエンコーダ１３０は、図示しないＤＲＡＭから入力されるデータに対しＣＤのデータフォーマットに従って８ビットから１４ビットへの変調処理等を施す回路である。なお、このＣＤエンコーダ１３０も、上記クロック生成回路１１０によって生成される基準クロックＣＬＫによって動作する。
【００２１】
これらＤＶＤエンコーダ１２０及びＣＤエンコーダ１３０によって変調されたデータは、いずれもセレクタ１４０に入力される。このセレクタ１４０は、上記ＤＶＤエンコーダ１２０によって変調されたデータ及びＣＤエンコーダ１３０によって変調されたデータのいずれかを選択的に出力する回路である。詳しくは、このセレクタ１４０は、変調されたデータのうち出力を所望するデータを指定する情報を格納するレジスタ１４１を備えている。そして、上記制御ユニット３０から光ディスク１がＣＤであるかＤＶＤであるかの情報が、換言すれば上記所望するデータを指定する情報がレジスタ１４１に書き込まれると、セレクタ１４０では、これに応じて出力信号を選択する。
【００２２】
このセレクタ１４０から選択的に出力される変調されたデータは、光ディスク１に照射されるレーザの出力を制御する記録パルスへとパルス変調される対象となるデータとして、ライトストラテジ回路１５０に取り込まれる。このライトストラテジ回路１５０は、上記変調されたデータに基づいて記録パルスを生成し、光学ヘッド２０に出力する回路である。
【００２３】
詳しくは、このライトストラテジ回路１５０は、変調されたデータや基準クロックＣＬＫに基づいて記録パルスを生成するために用いる各種信号を生成する第１の回路１５１と、これら各種信号に基づき上記記録パルスを生成する第２の回路１５２とを備えている。
【００２４】
ここで、第１の回路１５１は、以下の３つの信号を生成する。
・遅延対象信号：第２の回路１５２において遅延対象となる信号である遅延対象信号。
・遅延量設定信号：第２の回路１５２における遅延対象信号の遅延量を設定する信号。
・クロック同期信号：遅延対象信号から第２の回路１５２にて生成される遅延信号とともに上記記録パルスを生成するために用いられる信号。このクロック同期信号は、基準クロックＣＬＫの立ち上がりエッジに同期して立ち上がり又は立ち下がるパルス信号である。
【００２５】
なお、これら遅延対象信号や遅延量設定信号、クロック同期信号の第１の回路１５１における生成態様は、光ディスク１へのデータの記録にかかる仕様に応じて、換言すれば記録パルスの仕様に応じて変更される。すなわち、光ディスク１がＣＤであるかＤＶＤであるかに応じて変更される。
【００２６】
詳しくは、第１の回路１５１は、変調されたデータのパルス変調態様を定めるテーブルデータを、換言すればパルス変調の対象となるデータのパルス変調態様を定めるテーブルデータを格納するレジスタ１５１ａを備えている。そして、このテーブルデータに基づいて、パルス変調態様を、換言すれば上記遅延対象信号や遅延量設定信号、クロック同期信号の生成態様を変更する。
【００２７】
なお、このテーブルデータは、上記制御ユニット３０によってレジスタ１５１ａに書き込まれる。
一方、第２の回路１５２は、上記遅延対象信号に対し上記遅延量設定信号によって指定された遅延量を付与して遅延信号を生成するとともに、この遅延信号と上記クロック同期信号とに基づいて上記記録パルスを生成する回路である。
【００２８】
次に、この第２の回路１５２の備える上記遅延対象信号に対し上記遅延量設定信号によって指定された遅延量を付与して遅延信号を生成する遅延信号生成回路２００について、図２に基づいて説明する。
【００２９】
図２には、遅延信号生成回路２００と、上記遅延信号及びクロック同期信号を論理合成して記録パルスを生成する論理回路３００とが示されている。なお、これらは、いずれも第２の回路１５２に備えられている。
【００３０】
同図２に示すように、この遅延信号生成回路２００は、４つの異なる遅延対象信号（遅延対象信号Ｓ１〜遅延対象信号Ｓ４）に対し、遅延量設定信号によって指定された遅延量を付与して４つの遅延信号（遅延信号Ｄ１〜遅延信号Ｄ４）を生成する回路である。
【００３１】
詳しくは、この遅延信号生成回路２００は、複数段の遅延素子２２１からなる遅延回路２２０と、遅延回路２２０の複数段の遅延素子２２１のいずれかの出力信号を選択的に取り出すセレクタ２３０と、遅延回路２２０の遅延素子２２１の遅延量を切替制御する遅延量制御回路２１０とからなる。
【００３２】
ここで、遅延回路２２０は、制御電圧Ｖｃの印加態様に応じてその遅延量が可変設定される遅延素子２２１が直列に複数段接続された回路であり、上記各遅延対象信号に対応した４つの回路からなる。そして、これら４つの直列回路からなる遅延回路２２０のそれぞれの入力端には、それぞれ異なる遅延対象信号が入力される。そして、各遅延回路２２０の各段の遅延素子２２１によって所定の遅延量だけ遅延された信号が上記セレクタ２３０に出力される。
【００３３】
一方、セレクタ２３０は、先の図１に示した上記第１の回路１５１の出力する遅延量設定信号を取り込み、これに応じて上記遅延回路２２０の各段の遅延素子２２１からの出力信号のうちのいずれかを遅延信号として選択的に出力する回路である。
【００３４】
また、遅延量制御回路２１０は、遅延回路２２０の各段の遅延素子２２１の遅延量が上記基準クロックＣＬＫの１周期の整数分の１となるように上記遅延回路２２０の各遅延素子２２１に印加する制御電圧を制御するとともに、この所定の整数を記録パルスの生成にかかる仕様に応じて切り替える回路である。
【００３５】
ちなみに、ＣＤの仕様によれば、記録パルスは、上記基準クロックの周期の１６分の１の精度が要求されている。これに対し、ＤＶＤでは、上記基準クロックの周期の２０分の１の精度が要求されている。このように、ＣＤ及びＤＶＤは、いずれも記録パルスとして、基準クロックの周期よりも短い時間間隔でパルス波形を設定するよう仕様によって要求されている。このため、遅延回路２２０では、基準クロックの１周期の時間を上記整数で割った最小遅延量を単位時間として、この単位時間から上記基準クロックの１周期の時間と上記単位時間との差に対応した時間までの遅延量を有する信号を生成する。
【００３６】
この際、基準クロックの整数分の１に設定される精度は、上記仕様毎に、その精度が、換言すれば整数の値が異なっている。したがって、遅延量制御回路２１０では、上記遅延回路２２０の１段の遅延量が、基準クロックＣＬＫの１周期に対し当該仕様に対応した遅延量となるように制御電圧Ｖｃを切替制御する。
【００３７】
詳しくは、この遅延量制御回路２１０は、インバータ２１１ｂと、上記各遅延素子２２１と同一の構成を有する複数段の遅延素子２１１ａとをリング状に接続して構成され、各遅延素子２１１ａの遅延量がその制御端子に入力される上記制御電圧によって制御される電圧制御発振器２１１を備えている。そして、この遅延量制御回路２１０は、電圧制御発振器２１１の遅延素子２１１ａの遅延量が、上記基準クロックＣＬＫの１周期の整数分の１となるところで、電圧制御発振器２１１の出力信号（出力周波数）をロックするＰＬＬ回路を構成している。これにより、遅延素子２２１の制御端子に印加される制御電圧は、遅延素子２２１の遅延量が上記基準クロックＣＬＫの１周期の整数分の１となるように設定されることとなる。
【００３８】
具体的には、この遅延量制御回路２１０においては、電圧制御発振器２１１の出力信号が分周器２２２において所定の分周比にて分周される。一方、先の図１に示したクロック生成回路１１０の出力する上記基準クロックは、分周器２２３にて所定の分周比にて分周される。そして、これら分周器２２２及び分周器２２３にて分周された信号は、位相比較器２２４にて位相が比較される。そして、この位相比較器２２４で検出された位相差に応じた信号が、上記制御電圧Ｖｃとしてローパスフィルタ２２５（フィルタ回路）から出力される。
【００３９】
なお、上記各分周比には、「１」も含まれることとする。
ここで、上記電圧制御発振器２１１の備える遅延素子２１１ａと遅延回路２２０の備える遅延素子２２１とについて、更に説明する。
【００４０】
これら各遅延素子２１１ａと遅延素子２２１とは、バイアス回路２４０によって所定の電圧値の電圧が印加されるとともに、上記制御端子を通じて印加される制御電圧に応じて遅延量が制御される回路である。図３に、これら各遅延素子２１１ａや遅延素子２２１の回路構成を示す。
【００４１】
図３に示すように、これら各遅延素子は、基本的には、それぞれＰチャネルトランジスタＴＰとＮチャネルトランジスタＴＮとからなるインバータが２段（インバータＩＶ１、ＩＶ２）直列に接続されて構成されている。そして、これら各インバータＩＶ１、ＩＶ２及び電源電位Ｖ間には、Ｐチャネルトランジスタからなる電流制御トランジスタＴＣ１が、また各インバータＩＶ１、ＩＶ２及び接地電位間には、Ｎチャネルトランジスタからなる電流制御トランジスタＴＣ２がそれぞれ接続されている。また、これら各インバータＩＶ１、ＩＶ２の各トランジスタＴＰ、ＴＮのゲート電極と導通するゲート電極を有するＰチャネルトランジスタＴＰとＮチャネルトランジスタＴＮとからなるバッファ回路Ｂ１、Ｂ２が各インバータＩＶ１、ＩＶ２に対応して設けられている。
【００４２】
そして、上記インバータＩＶ１、ＩＶ２の電流制御トランジスタＴＣ１のゲート端子には、先の図２に示した上記バイアス回路２４０によって所定の電圧値の電圧が印加されている。また、上記インバータＩＶ１、ＩＶ２の電流制御トランジスタＴＣ２のゲート端子には、上記制御電圧Ｖｃが印加される。
【００４３】
これにより、上記制御電圧Ｖｃが大きくなると、インバータＩＶ１、ＩＶ２に流れる電流が増加して、遅延素子に入力される信号に付与される遅延量は減少する。一方、上記制御電圧Ｖｃが小さくなると、インバータＩＶ１、ＩＶ２に流れる電流が減少して、遅延素子に入力される信号に付与される遅延量は増加する。このように、遅延素子の遅延量は、制御電圧Ｖｃの大きさに応じて制御される。
【００４４】
なお、遅延素子のうち後段のインバータＩＶ２の出力は、次の遅延素子に入力される。ただし、先の図２に示したセレクタ２３０には、後段のインバータＩＶ２に対応して設けられた後段のバッファ回路Ｂ２からの出力が取り込まれる。
【００４５】
次に、こうした遅延素子を備えて構成される遅延信号生成回路２００における遅延信号の生成処理について説明する。
上記遅延素子２２１の遅延量が基準クロックの１周期の所定の整数分の１となるように設定すべく、先の図１に示した制御ユニット３０は、上記第２の回路１５２の上記分周器２２２、２２３に、光ディスク１がＣＤであるかＤＶＤであるかに応じた分周比設定信号を出力する。
【００４６】
なお、本実施形態では、遅延回路２２０の１段の遅延量を、ＣＤにおいては上記基準クロックの１周期の３２分の１の精度に、また、ＤＶＤでは、上記基準クロックの１周期の４０分の１の精度に設定する。これに対応して、各遅延回路２２０において直列接続された遅延素子２２１の段数を４０段とする。そして、電圧制御発振器２１１において直列接続された遅延素子２１１ａの段数を、２０段とする。これにより、電圧制御発振器２１１の発振する信号の１周期の時間は、遅延回路２２０の４０段の遅延素子２２１によって遅延される遅延量（遅延時間）と略一致する。
【００４７】
そして、これに対応して、光ディスク１がＤＶＤである場合には、分周器２２２及び分周器２２３の分周比をそれぞれ「１」に設定する。これにより、電圧制御発振器２１１の出力信号の周期と基準クロックの周期とが一致するところで、電圧制御発振器２１１の出力がロックされ、これにより制御電圧Ｖｃもロックされる。したがって、この電圧制御発振器２１１の出力信号の周期の４０分の１が各遅延素子２１１ａの遅延量であるため、各遅延素子２１１ａの遅延量は、基準クロックの１周期の４０分の１となる。
【００４８】
一方、光ディスク１がＣＤである場合には、分周器２２２の分周比を「５」に、また、分周器２２３の分周比を「４」にそれぞれ設定する。これにより、電圧制御発振器２１１の出力信号の周期は、基準クロックの周期の５／４となるところで、電圧制御発振器２１１の出力がロックされ、これにより制御電圧Ｖｃもロックされる。したがって、電圧制御発振器２１１の出力信号の周期の４０分の１が各遅延素子２１１ａの遅延量であるため、各遅延素子２１１ａの遅延量は、基準クロックの１周期の３２分の１となる。
【００４９】
また、光ディスク１がＣＤである場合には、セレクタ２３０において、遅延回路２２０の遅延素子２２１の出力の選択範囲が制限される。すなわち、４０段の遅延素子のうち、３６段までの遅延素子の出力が有効とされ、３７段以降の遅延素子が選択されなくなる。
【００５０】
このように、上記分周器２２２、２２３によって電圧制御発振器２１１の出力信号と基準クロックとの分周態様を適宜切り替えることで、各遅延素子２２１の遅延量が各ディスク媒体に適した値となるように切替制御される。
【００５１】
なお、遅延信号生成回路２００の出力する上記遅延信号Ｄ１〜Ｄ４や上記クロック同期信号に基づいて、これも上記第２の回路１５２内に備えられる回路である図２に示す論理回路３００では、記録パルスが生成される。
【００５２】
ここで、本実施形態にかかる記録パルスの生成処理について、図４に基づいて説明する。
図４（ｂ）に、上記ＤＶＤエンコーダ１２０又はＣＤエンコーダ１３０から変調されたデータの一例を示す。この変調されたデータは、図４（ａ）に示す上記基準クロックのエッジに同期したものとなっている。この変調データに対しては、先の図１に示したレジスタ１５１ａに格納されたテーブルデータに基づいてパルス変調処理がなされることで、図４（ｃ）に示すような記録パルスが生成されることとなる。
【００５３】
この記録パルスは、変調されたデータの各パルス（データの立ち上がりから立ち下がりまで）に対応して設定されるものであり、変調されたデータの各パルスに対応する各記録パルスは、１又は複数のパルスを有して構成される。ちなみに、図４（ｃ）には、記録パルスが３つのパルスを有して構成されている例を示しているが、この記録パルスを構成するパルスの数は、変調されたデータのパルス長に応じて変化する。
【００５４】
この記録パルスを構成する各パルスの立ち上がりエッジや立ち下がりエッジは、図４（ｃ）に示すように、必ずしも基準クロックの立ち上がりエッジと同期していない。これは、記録パルスの先頭のパルスの立ち上がりエッジＲ１、同先頭のパルスの立ち下がりエッジＦ１、２番目のパルスの立ち上がりエッジＲ２、最終パルスの立ち下がりエッジＦｆが、光ディスク１へのデータの記録を適切に行うべく調整されるパラメータであることに起因する。
【００５５】
そこで、この記録パルスを生成する際、これら先頭のパルスの立ち上がりエッジＲ１、同先頭のパルスの立ち下がりエッジＦ１、２番目のパルスの立ち上がりエッジＲ２、最終パルスの立ち下がりエッジＦｆを、上記４つの遅延信号Ｄ１〜Ｄ４を用いて設定する。
【００５６】
これらの設定に際しては、まず、先の図１に示した第１の回路１５１にて、変調データの各パルスに応じて、換言すれば所望する記録パルスに応じて、遅延対象信号Ｓ１〜Ｓ４を生成する（図４（ｄ）〜図４（ｇ））。ここで、図４（ｄ）に示す遅延対象信号Ｓ１は、その立ち上がりが、上記先頭のパルスの立ち上がりエッジＲ１に対して基準クロックの１周期以内で先行するパルスとする。このような設定とするのは、上記遅延回路２２０による最大の遅延量がクロックの一周期であることに起因する。同様に、図４（ｅ）に示す遅延対象信号Ｓ２は、その立ち下がりが、上記先頭のパルスの立ち下がりエッジＦ１に対して基準クロックの１周期以内で先行するパルスとする。なお、図４（ｄ）及び図４（ｅ）に示すように、これら遅延対象信号Ｓ１及び遅延対象信号Ｓ２は、ここでは同一の信号とする。また、図４（ｆ）に示す遅延対象信号Ｓ３は、その立ち上がりが、上記２番目のパルスの立ち上がりエッジＲ２に対して基準クロックの１周期以内で先行するパルスとする。更に、図４（ｇ）に示す遅延対象信号Ｓ４は、その立ち下がりが、上記最終パルスの立ち下がりエッジＦｆに対して基準クロックの１周期以内で先行するパルスとする。
【００５７】
こうした遅延対象信号Ｓ１〜Ｓ４とそれらに各対応した遅延量設定信号とが先の図１に示した第１の回路１５１にて生成されると、これらを元に先の図２に示した遅延信号生成回路２００にて、遅延信号Ｄ１〜Ｄ４が生成される（図４（ｈ）〜（ｋ））。ここで、図４（ｈ）に示す遅延信号Ｄ１は、その立ち上がりが、上記先頭のパルスの立ち上がりエッジＲ１に同期した信号である。一方、図４（ｉ）に示す遅延信号Ｄ２は、その立ち下がりが、上記先頭のパルスの立ち下がりエッジＦ１に同期した信号である。また、図４（ｊ）に示す遅延信号Ｄ３は、上記２番目のパルスの立ち上がりエッジＲ２に同期した信号である。更に、図４（ｋ）に示す遅延信号Ｄ４は、その立ち下がりが、上記最終パルスの立ち下がりエッジＦｆに同期した信号である。
【００５８】
そして、先の図１に示した第２の回路１５２では、これら遅延信号Ｄ１〜Ｄ４を用いて記録パルスを生成する。すなわち、図４（ｌ）に示すように、遅延信号Ｄ１及び遅延信号Ｄ２の論理積信号を生成する。また、図４（ｍ）に示すように、遅延対象信号Ｓ３及び遅延信号Ｄ３の排他的論理和信号と遅延信号Ｄ４との論理和信号を生成する。そして、図４（ｌ）に示す信号と図４（ｎ）に示す信号との論理積信号より図４（ｃ）に示す記録パルスを生成する。
【００５９】
なお、この図４（ｌ）〜図４（ｎ）に示す記録パルスの生成処理は、第２の回路１５２における記録パルスの生成処理を模式的に示したものであり、実際には、遅延対象信号に加えて、第１の回路１５１から出力される上記クロック同期信号等を用いて記録パルスの生成が行われる。
【００６０】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（１）遅延回路２２０の各段の遅延素子２２１の遅延量が上記基準クロックＣＬＫの１周期の所定の整数分の１となるように上記遅延回路２２０の各遅延素子２２１に印加する制御電圧を制御すると共に、この所定の整数を記録パルスの生成にかかる仕様に応じて切り替える遅延量制御回路２１０を備えた。これにより、ＣＤ及びＤＶＤのいずれのディスク媒体にデータの記録を行うときにおいても、同一の遅延回路２２０を共有化することができる。したがって、遅延信号生成回路２００（ライトストラテジ回路１５０）の回路規模を好適に抑制することができるようになる。
【００６１】
（２）遅延量制御回路２１０を、各遅延素子２２１と同一の構成を有する複数段の遅延素子２１１ａをリング状に接続して構成される電圧制御発振器２１１の出力信号が、遅延素子２１１ａの遅延量が基準クロックＣＬＫの１周期の上記所定の整数分の１となるところでロックするＰＬＬ回路として構成した。これにより、制御電圧Ｖｃの生成を行う遅延量制御回路２１０を簡易に構成することができるようになる。
【００６２】
（３）ライトストラテジ回路１５０の第１の回路１５１に、パルス変調の対象となるデータのパルス変調態様を互いに異なる仕様に応じて定めるテーブルデータを格納するレジスタ１５１ａを備えた。これにより、外部からのテーブルデータの指示によりＤＶＤ及びＣＤのいずれにもデータを記録する際の記録パルスを生成することができるようになる。このように、レジスタを備えることで、テーブルデータを全てライトストラテジ回路内に備える場合と比較して、同ライトストラテジ回路の回路規模の増大を抑制することができる。また、このレジスタに格納するテーブルデータを変更することで、ＤＶＤ及びＣＤ以外のディスク媒体の仕様に応じた記録パルスを生成することも可能となり、汎用性のあるライトストラテジ回路とすることもできる。
【００６３】
なお、上記実施形態は、以下のように変更して実施してもよい。
・基準クロックを生成するクロック生成回路１１０としては、上記構成に限らない。例えば、ＣＤ用のクロックを生成する回路も、発振器に代えて光ディスクから読み出されるウォブル信号に基づいて生成されるものであってもよい。
【００６４】
・データの記録時の光ディスクの回転制御は、線速度一定方式に限らず、角速度一定方式でもよい。この場合、基準クロックは、上記ＰＬＬ回路１１２のように、回転制御される光ディスクに対するレーザの反射光として取り出される信号に基づいて生成する。
【００６５】
・電圧制御発振器２１１の有する遅延素子の段数は、１段でもよい。
・遅延素子２１１ａや遅延素子２２１は、先の図３に例示した構成に限らない。また、入力信号を遅延させて出力する回路に限らず、入力信号を遅延させつつその論理反転信号を出力するインバータであってもよい。この場合、セレクタ２３０の出力にインバータを備えるとともに、電圧制御発振器が奇数段のインバータを備えるようにするなどすればよい。
【００６６】
・遅延量制御回路２１０の構成としては、図２に例示したものに限らない。
・ライトストラテジ回路は、タイミング信号として、記録パルスを生成する機能のみを有する構成に限らない。例えば、基準クロックの立ち上がり又は立ち下がりエッジに対して所定の遅延が付与され、記録レーザの出力を制御する際に用いられるサンプリング信号をタイミング信号として生成する機能を有して構成してもよい。この場合であれ、上記遅延信号生成回路の行う処理によって遅延信号を生成する本発明にかかる遅延信号生成装置を適用することは有効である。
【００６７】
・光ディスクとしては、上記実施形態で例示したものに限らず、任意のディスク媒体でよい。これらの場合であっても、２つ以上の複数の仕様に基づいてレーザの照射態様を制御する際には、上記遅延信号生成回路によって生成される遅延信号を用いることは有効である。
【００６８】
【発明の効果】
本願発明によれば、１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成する場合であれ、その回路規模の増大を好適に抑制することができるようになる。
【図面の簡単な説明】
【図１】本発明にかかるライトストラテジ回路の一実施形態の全体構成を示すブロック図。
【図２】同実施形態の備える遅延信号生成回路の構成を示すブロック図。
【図３】同実施形態の遅延素子の構成を示す回路図。
【図４】同実施形態における記録パルスの生成態様を示すタイムチャート。
【符号の説明】
１…光ディスク、１０…スピンドルモータ、２０…光学ヘッド、３０…制御ユニット、１００…データ記録制御装置、１１０…クロック生成回路、１１１…発振器、１１２…ＰＬＬ回路、１２０…ＤＶＤエンコーダ、１３０…ＣＤエンコーダ、１４０…セレクタ、１４１…レジスタ、１５０…ライトストラテジ回路、１５１…第１の回路、１５１ａ…レジスタ、１５２…第２の回路、２００…遅延信号生成回路、２１０…遅延量制御回路、２１１…電圧制御発振器、２１１ａ…遅延素子、２１１ｂ…インバータ、２２０…遅延回路、２２１…遅延素子、２２２，２２３…分周器、２２４…位相比較器、２２５…ローパスフィルタ、２３０…セレクタ、２４０…バイアス回路。
【図１】
2004159161.tif 000003
【図２】
2004159161.tif 000004
【図３】
2004159161.tif 000005
【図４】
2004159161.tif 000006
【手続補正書】
【提出日】平成15年12月9日(2003.12.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成可能な遅延信号生成装置において、
制御電圧に応じて遅延量が制御される第１の遅延素子が直列に複数段接続され、入力信号を段階的に遅延する遅延回路と、
前記制御電圧を発生し、前記複数の遅延素子に共通に供給する遅延量制御回路と、
前記遅延回路の何れかの段の出力を選択的に取り出して前記遅延信号として出力するセレクタと、
前記第１の遅延素子と同一の構成を有する第２の遅延素子が前記第１の遅延素子の数に応じた段数でリング状に接続される電圧制御発振器と、
前記電圧制御発振器の出力信号を分周する第１の分周器と、所定の基準クロックを分周する第２の分周器と、前記第１及び第２の分周器の出力の位相を比較する位相比較器と、
前記位相比較器の出力に応答して前記制御電圧を生成するフィルタ回路と、を備え、
前記遅延量制御回路によって前記第１及び第２の分周器の分周比率を制御して前記遅延回路の１段の遅延量を変更しつつ、前記セレクタの選択によって前記遅延信号の遅延量を決定することを特徴とする遅延信号生成装置。
【請求項２】
請求項１記載の遅延信号生成装置において、
前記遅延信号として前記基準クロックの周期の１／ｍ（ｍは自然数）を最小単位として前記入力信号を遅延した第１の遅延信号と、前記基準クロックの周期の１／ｎ（ｎは自然数で、且つ、ｎ＜ｍ）を最小単位として前記入力信号を遅延した第２の遅延信号と、を生成し、
前記遅延回路は、前記第１の遅延素子がｍ段で形成され、
前記遅延量制御回路は、前記第２の遅延信号を生成するとき、前記遅延回路の１段の遅延量を前記基準クロックの周期の１／ｎに設定し、
前記セレクタは、前記第２の遅延信号を生成するとき、前記遅延回路の出力の選択範囲がｎ段に制限されることを特徴とする遅延信号生成装置。
【請求項３】
請求項２記載の遅延信号生成装置において、
前記電圧制御発振器は、前記第２の遅延素子がｍ／２段で形成され、
前記遅延量制御回路は、前記第２の遅延信号を生成するとき、前記第１及び第２の分周器の分周比率をｍ／ｎに設定することを特徴とする遅延信号生成装置。
【請求項４】
所定の変調処理の施された変調データを取り込み、互いに異なる少なくとも２つのディスク媒体に対する記録パルスを生成可能な記録パルス生成装置において、
制御電圧に応じて遅延量が制御される第１の遅延素子が直列に複数段接続され、入力信号を段階的に遅延する複数の遅延回路と、
前記制御電圧を発生し、前記複数段接続される第１の遅延素子に共通に供給する遅延量制御回路と、
前記複数の遅延回路のそれぞれに対応して設けられ、前記遅延回路の何れかの段の出力を選択的に取り出して遅延信号として出力する複数のセレクタと、
前記複数のセレクタの出力を論理合成して前記記録パルスを生成する論理回路と、を備え、
前記遅延量制御回路は、前記制御電圧を制御して前記遅延回路の１段の遅延量を変更することを特徴とする記録パルス生成装置。
【請求項５】
請求項４記載の記録パルス生成装置において、
前記遅延量制御回路は、前記第１の遅延素子と同一の構成を有する第２の遅延素子の遅延量が前記遅延回路の遅延素子数に応じた段数でリング状に接続される電圧制御発振器と、
前記電圧制御発振器の出力信号を分周する第１の分周器と、
所定の基準クロックを分周する第２の分周器と、
前記第１及び第２の分周器の出力の位相を比較する位相比較器と、
前記位相比較器の出力に応答して前記制御電圧を生成するフィルタ回路と、を含み、
前記第１及び第２の分周器の分周比率を制御して前記遅延回路の１段の遅延量を変更することを特徴とする記録パルス生成装置。
【請求項６】
請求項５記載の記録パルス生成装置において、
前記記録パルスとして基準クロックの周期の１／ｍ（ｍは自然数）の単位でパルス幅が制御される第１の記録パルスと、前記基準クロックの周期の１／ｎ（ｎは自然数で、且つ、ｎ＜ｍ）の単位でパルス幅が制御される第２の記録パルスと、を生成し、
前記複数の遅延回路は、前記第１の遅延素子がｍ段で直列に接続され、
前記遅延量制御回路は、前記第２の記録パルスを生成するとき、前記遅延回路の１段の遅延量を前記基準クロックの周期の１／ｎに設定し、
前記複数のセレクタは、前記第２の記録パルスを生成するとき、前記複数の遅延回路の出力の選択範囲がｎ段に制限されることを特徴とする記録パルス生成装置。
【請求項７】
請求項６記載の記録パルス生成装置において、
前記電圧制御発振器は、前記第２の遅延素子がｍ／２段で形成され、
前記遅延量制御回路は、前記第２の記録パルスを生成するとき、前記第１及び第２の分周器の分周比率をｍ／ｎに設定することを特徴とする記録パルス生成装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
ここで、遅延回路２２０は、制御電圧Ｖｃの印加態様に応じてその遅延量が可変設定される遅延素子２２１が直列に複数段接続された回路であり、上記各遅延対象信号に対応した４つの回路からなる。そして、これら４つの並列回路からなる遅延回路２２０のそれぞれの入力端には、それぞれ異なる遅延対象信号が入力される。そして、各遅延回路２２０の各段の遅延素子２２１によって所定の遅延量だけ遅延された信号が上記セレクタ２３０に出力される。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
一方、光ディスク１がＣＤである場合には、分周器２２２の分周比を「４」に、また、分周器２２３の分周比を「５」にそれぞれ設定する。これにより、電圧制御発振器２１１の出力信号の周期は、基準クロックの周期の５／４となるところで、電圧制御発振器２１１の出力がロックされ、これにより制御電圧Ｖｃもロックされる。したがって、電圧制御発振器２１１の出力信号の周期の４０分の１が各遅延素子２１１ａの遅延量であるため、各遅延素子２１１ａの遅延量は、基準クロックの１周期の３２分の１となる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
また、光ディスク１がＣＤである場合には、セレクタ２３０において、遅延回路２２０の遅延素子２２１の出力の選択範囲が制限される。すなわち、４０段の遅延素子のうち、３２段までの遅延素子の出力が有効とされ、３３段以降の遅延素子が選択されなくなる。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
そして、先の図１に示した第２の回路１５２では、これら遅延信号Ｄ１〜Ｄ４を用いて記録パルスを生成する。すなわち、図４（ｌ）に示すように、遅延信号Ｄ１及び遅延信号Ｄ２の論理積信号を生成する。また、図４（ｍ）に示すように、遅延対象信号Ｓ３及び遅延信号Ｄ３の排他的論理和信号を生成し、さらに図４（ｎ）に示すように図４（ｍ）に示す信号と遅延信号Ｄ４との論理積信号を生成する。そして、図４（ｌ）に示す信号と図４（ｎ）に示す信号との論理和信号より図４（ｃ）に示す記録パルスを生成する。


【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2004159161.tif 000007
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2004159161.tif 000008
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2004159161.tif 000009