(57)【要約】【課題】ビット再生装置において、入力信号のデューティ比の劣化成分を十分に吸収した処理を行い、ビット再生誤り率を低減させて、高精度のビット列信号の再生を可能にする。【解決手段】遅延回路１１，ｎ相サンプリング回路１２及び遅延付加回路１３、立ち上がり変化点検出回路１４、立ち下がり変化点検出検出回路１５を通じた複数系列の立ち上がり変化点検出信号（複数系列の立ち下がり変化点検出信号）中から、連続する二つの立ち上がり変化点の位相情報（連続する二つの立ち下がり変化点の位相情報）に基づいた変化点検出信号を立ち上がり位相判定回路２５（立ち下がり位相判定回路２６）が選択する。この選択された二つの変化点検出信号からビット列信号を再生してビット列再生回路２７が出力する。【選択図】      図１
2004180153.tif 000002
【特許請求の範囲】
【請求項１】
入力信号から発信源のビット列信号を再生して出力するビット再生方法において、
複数相のクロック信号に基づいて入力信号をサンプリングしたサンプリング信号を出力する工程と、
前記サンプリング信号に、相互に異なる遅延量を付加した複数系列の遅延サンプリング信号を出力する工程と、
前記複数系列の遅延サンプリング信号中の隣接する二つの遅延サンプリング信号を比較して検出した複数系列の立ち上がり変化点検出信号及び複数系列の立ち下がり変化点検出信号を出力する工程と、
前記複数系列の変化点検出信号から、連続する二つの立ち上がり変化点の位相情報に基づいた変化点検出信号を選択する工程と、
前記複数系列の変化点検出信号から、連続する二つの立ち下がり変化点の位相情報に基づいた変化点検出信号を選択する工程と、
前記選択された立ち上がり変化点検出信号及び選択された立ち下がり変化点検出信号からビット列信号を再生して出力する工程と、
を有することを特徴とするビット再生方法。
【請求項２】
入力信号から発信源のビット列信号を再生して出力するビット再生装置において、
複数相のクロック信号に基づいた入力信号に対するサンプリング信号を出力するサンプリング手段と、
前記サンプリング手段からのサンプリング信号に、相互に異なる遅延量を付加した複数系列の遅延サンプリング信号を出力する遅延付加手段と、
前記遅延付加手段からの複数系列の遅延サンプリング信号中の隣接する二つの遅延サンプリング信号を比較して検出した複数系列の立ち上がり変化点検出信号を出力する立ち上がり変化点検出手段と、
前記遅延付加手段からの複数系列の遅延サンプリング信号中の隣接する二つの遅延サンプリング信号を比較して検出した複数系列の立ち下がり変化点検出信号を出力する立ち下がり変化点検出手段と、
前記立ち上がり変化点検出手段からの複数系列の変化点検出信号から、連続する二つの立ち上がり変化点の位相情報に基づいた変化点検出信号を選択する立ち上がり位相判定手段と、
前記立ち下がり変化点検出手段からの複数系列の変化点検出信号から、連続する二つの立ち下がり変化点の位相情報に基づいた変化点検出信号を選択する立ち下がり位相判定手段と、
前記立ち上がり位相判定手段で選択された立ち上がり変化点検出信号及び立ち下がり位相判定手段で選択された立ち下がり変化点検出信号からビット列信号を再生して出力するビット列再生手段と、
を備えることを特徴とするビット再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル伝送における受信装置、例えば、光加入者系システム／光アクセスネットワーク（ＯＡＮ：Ｏｐｔｉｃａｌ  Ａｃｃｅｓｓ  Ｎｅｔｗｏｒｋ）におけるＰＤＳ（Ｐａｓｓｉｖｅ  Ｄｏｕｂｌｅ  Ｓｔａｒ）システムの受信装置で発信源のビット列信号を再生するビット再生方法及びビット再生装置に関する。
【０００２】
【従来の技術】
従来、この種のＯＡＮにおけるＰＤＳシステムの受信装置において、発信源のビット列信号を入力信号（受信信号）から再生して出力するビット再生装置として多種の提案が行われている（例えば、特許文献１参照）。
【０００３】
図１５は、従来例のビット再生装置の構成例を示すブロック図である。また、図１６は、図１５に示す従来のビッ再生装置の動作（以降で説明する入力レベル中）におけるタイミングチャートであり、図１７は、図１５に示す従来のビッ再生装置の他の動作（以降で説明する入力レベル大）におけるタイミングチャートである。
【０００４】
まず、図１５及び図１６を参照すると、このビット再生装置１０では、遅延回路１１からビット列再生回路１７までの各部に基準クロック信号発生回路１８からの基準クロック信号が供給される。遅延回路１１で遅延したｎ相クロック信号（例えば、３相クロック信号）が入力されるｎ相サンプリング回路１２は、入力信号に対するｎ相クロック信号によるｎ相サンプリングを行う。例えば、３相に遅延したクロック信号による３相サンプリングを行う（図１６（ａ）参照）。
【０００５】
ｎ相サンプリング回路１２からのｎ相サンプリング信号を、後段の遅延付加回路１３が、基準クロック信号との同期を確立させ、かつ、相互に異なる遅延量を付加（実際には、一つの非遅延のクロック信号と異なる遅延量を付加した二つのクロック信号からなる）した複数系列のサンプリング信号（すなわち、３相系列のサンプリング信号）を出力する。
【０００６】
この複数系列のサンプリング信号中の隣接する二つのサンプリング信号を立ち上がり変化点検出回路１４が比較して、立ち上がり変化点を検出し、その複数系列の変化点検出信号が選択器ＳＷを通じて位相判定回路１６へ、及びビット列再生回路１７へ直接出力される。
【０００７】
また、立ち下がり変化点検出回路１５は、遅延付加回路１３で遅延量がそれぞれに付加された複数系列のサンプリング信号中における隣接した二つのサンプリング信号を比較して、立ち下がり変化点を検出し、その複数系列の変化点検出信号（例えば、３相系列の変化点検出信号）が選択器ＳＷを通じて位相判定回路１６及びビット列再生回路１７に直接出力される。
【０００８】
位相判定回路１６は、複数系列の変化点検出信号中から連続する二つの変化点の位相情報に基づいて、位相調整に最適な遅延量が付加された変化点検出信号を選択してビット列再生回路１７に出力する。
【０００９】
このビット列再生回路１７は、位相判定回路１６で選択された変化点検出信号によって、立ち上がり変化点検出回路１４又は立ち下がり変化点検出回路１５の出力信号を選択する。この選択した出力信号を、ビット列再生回路１７の内部に設けられているＪＫ型フリップフロツプ（ＪＫ―Ｆ／Ｆ）回路（図示せず）に入力し、再生したビット列信号を出力する（図１６（ｆ）参照）。
【００１０】
図１６において、比較的中間レベルの受信信号が上記した０／Ｅ変換回路（図示せず）で０／Ｅ変換されると（図１６（ｄ）参照）、スレッショルドレベルが、「０」レベルの中間値に設定される。そして、図１５に示す立ち上がり変化点検出回路１４は、立ち上がり変化点を図１６（ｂ）タイムスケールにおける時間軸「１Ａ」で検出し、次に、図１５に示す立ち下がり変化点検出回路１５が、立ち下がり変化点を、図１６（ｂ）タイムスケールにおける時間軸「２Ｂ」で検出する。
【００１１】
同様にして、立ち上がり変化点を時間軸「４Ａ」で検出し、最後に立ち下がり変化点を時間軸「５Ｂ」で検出する。
【００１２】
図１５に示す位相判定回路１６は、１Ａと２Ｂの位相差が４／３クロック信号長であり、２Ｂと４Ａの位相差は５／３クロック信号長であり、４Ａと５Ｂの位相差は４／３クロック信号長であると判断する。各位相差情報は、ビット列を再生する図１５に示すビット列再生回路１７へ送信される。ビット列再生回路１７では、位相差が２／３クロック信号長の場合、１クロック信号長の位相差がジッタ成分により２／３クロック信号長に縮んだと判断し、再生信号には１クロック信号の位相差を設ける。
【００１３】
また、位相差が４／３クロック信号の場合、１クロック信号位相差がジッタ成分によって、４／３クロック信号に伸びたと判断し、再生信号には、１クロック信号の位相差を設ける。
【００１４】
すなわち、このビット列再生回路１７では、位相差がｎクロック信号±１／３クロック信号の場合に、位相差をｎクロック信号に丸め込んで出力する。
【００１５】
ここで連続する二つの変化点検出情報から、連続する二つの変化点の位相差を求める判定値を一覧にすると次の（表１）となる。
【００１６】
【表１】
2004180153.tif 000003
【００１７】
この（表１）において、行の項目は連続する変化点中の前方に位置する変化点の検出位相を表している。また、列の項目は、連続する変化点の後方に位置する変化点の検出位相を表している。さらに、行の項目と列の項目の互いに交わった部分に示された値が、連続する変化点の位相差を表している。
（表１）に、検出された変化点を当て嵌めると、最初の立ち上がり変化点から、次の立ち下がり変化点までの位相差は、クロック信号における１クロック信号分となり、さらに、その立ち下がり変化点から次の立ち上がり変化点までの位相差は、クロック信号における２クロック信号分となる。さらに、その立ち上がり変化点から次の立ち下がり変化点までの位相差もクロック信号における１クロック信号分となる。
【００１８】
したがって、入力信号「０１００１００…」に対して、「０１００１００…」のビット列信号となる。すなわち、再生したビット列が発信源（受信信号）のビット列に対して正しく再生される。
このようにして従来のビット再生装置１０では、連続する変化点の位相関係からビット列再生を行なっている。
【００１９】
次に、このビット再生装置１０を、デジタル伝送方式の受信装置、例えば、ＯＡＮにおけるＰＤＳシステムの受信装置に適用して、ビット列信号の再生を行なう場合について説明する。
【００２０】
この受信装置では、光ファイバ伝送路で伝送された送信側装置からの出力電気信号（図１７（ｃ）参照）の光信号を、Ｏ／Ｅ（光／電気）変換回路で電気信号（適宜、受信信号）に変換する。このＯ／Ｅ変換回路では、再生中継の基本処理である等化増幅、タイミング抽出及び識別再生（３Ｒ処理）中におけるタイミング抽出を除いた等化増幅及び識別再生処理を実施している。換言すれば、Ｏ／Ｅ変換回路では、光信号からタイミング成分を抽出せずに、そのままの受信信号に変換して出力する。
【００２１】
この受信信号を図１５に示すビット再生装置１０が、受信装置におけるシステムクロック信号に同期した信号に変換する。この場合、ＰＤＳシステムにおける局側受信装置において、バーストごとに異なるレベルの光信号を受信すると、この受信処理を行う局側受信装置では、バースト信号（フレーム）のヘッダである、例えば、２バイトのみのプリアンブルの識別信号を監視して受信した光信号レベルを識別する。
【００２２】
換言すれば、２バイトのみのプリアンブルの識別信号で、受信する光信号レベルに即時的に追従できる効果的な自動利得制御（ＡＧＣ：Ａｕｔｏｍａｔｉｃ    Ｇａｉｎ    Ｃｏｎｔｒｏｌ）が困難である。すなわち、このようなＡＧＣ回路の実現は困難であり、実際の光電変換回路として実現された例は見当たらない。
【００２３】
このようにＡＧＣ回路が、受信信号に即時的に追従できない場合、上記したＯ／Ｅ変換回路でのスレッショルドレベル（図１７（ｄ）参照）が受信信号に対する最適レベルとは異なって設定される。すなわち、受信信号レベルが大きい場合は（図１７（ｄ）参照）、スレッショルドレベルが相対的に低めに設定される。また、受信信号レベルが小さい場合は、スレッショルドレベルが相対的に高めに設定される。この場合、Ｏ／Ｅ変換回路が出力する電気信号は、受信信号レベルが大きいと「１」レベル（論理値）の区間が長くなり、受信信号レベルが小さいと、「０」レベル）の区間が長くなる。
【００２４】
このようなデューティ比が劣化したバースト信号を受信した図１５に示すビット再生装置１０では、連続する変化点の位相関係からビット列を再生しているため、受信信号における位相変動に、デューティ比の劣化によって発生した連続する変化点の位相変動が加算されることになる。
【００２５】
図１７において、比較的大レベルの受信信号が上記したＯ／Ｅ変換回路でＯ／Ｅ変換されると（図１７（ｄ）参照）、スレッショルドレベルが、「０」レベルの中間よりも低いレベルに設定される。そして、図１５に示す立ち上がり変化点検出回路１４は、立ち上がり変化点を図１７（ｂ）タイムスケールにおける時間軸「０Ｃ」で検出し、次に、図１５に示す立ち下がり変化点検出回路１５は、立ち下がり変化点を、図１７（ｂ）タイムスケールにおける時間軸「２Ｂ」で検出する。同様にして、立ち上がり変化点を時間軸「３Ｃ」で検出し、最後に立ち下がり変化点を時間軸「５Ｂ」で検出する。
【００２６】
（表１）に、検出された変化点を当て嵌めると、最初の立ち上がり変化点から、次の立ち下がり変化点までの位相差は、クロック信号における２信号分となり、さらに、その立ち下がり変化点から次の立ち上がり変化点までの位相差は、クロック信号における１信号分となる。さらに、その立ち上がり変化点から次の立ち下がり変化点までの位相差もクロック信号における２信号分となる。
【００２７】
したがって、入力信号「０１００１００…」に対して、「０１１０１１０…」のビット列信号となる。すなわち、再生したビット列が発信源（受信信号）のビット列に対して誤って再生されてしまう。
【００２８】
【特許文献１】
特開平１１―４２１８号公報（第４頁から第１５頁、図１）
【００２９】
【発明が解決しようとする課題】
このように上記従来例は、次のような欠点があり、その解決が課題となっている。
【００３０】
（１）ＯＡＮにおけるＰＤＳシステムの受信装置に適用して、ビット列信号を再生する場合は、受信信号（バースト信号）のデューティ比が劣化していると、この劣化によって発生した連続する変化点の位相変動が加算されてしまう。
【００３１】
（２）したがって、本来の位相変動成分の吸収（除去）処理が、デューティ比の劣化成分を吸収する処理を行なうことになる。この場合、デューティ比の劣化がない受信信号の場合に比較して、十分な位相変動処理が出来なくなる。
【００３２】
なお、「十分な位相変動処理が出来なくなる」を、適宜「位相変動耐力の劣化」と表記する。
【００３３】
（３）この結果、受信信号のデューティ比の劣化成分を十分に吸収する処理が出来ずに、ビット列信号の再生における誤り率が多大になってしまう。
本発明は、上記事情に鑑みてなされたものであり、入力信号のデューティ比の劣化成分を十分に吸収した処理が出来るようになって、結果的にビット列信号の再生誤り率が低減して、高精度のビット列再生が可能になる、ビット再生方法及びビット再生装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
上記目的を達成する本発明のビット再生方法は、入力信号から発信源のビット列信号を再生して出力するものであり、複数相のクロック信号に基づいて入力信号をサンプリングしたサンプリング信号を出力する工程と、サンプリング信号に、相互に異なる遅延量を付加した複数系列の遅延サンプリング信号を出力する工程と、複数系列の遅延サンプリング信号中の隣接する二つの遅延サンプリング信号を比較して検出した複数系列の立ち上がり変化点検出信号及び複数系列の立ち下がり変化点検出信号を出力する工程と、複数系列の変化点検出信号から、連続する二つの立ち上がり変化点の位相情報に基づいた変化点検出信号を選択する工程と、複数系列の変化点検出信号から、連続する二つの立ち下がり変化点の位相情報に基づいた変化点検出信号を選択する工程と、選択された立ち上がり変化点検出信号及び選択された立ち下がり変化点検出信号からビット列信号を再生して出力する工程とを有する。
【００３５】
上記した本発明のビット再生方法では、例えば、デジタル伝送における受信装置、例えば、ＰＤＳシステムの受信装置における受信信号のデューティ比の劣化成分を十分に吸収した処理が出来るようになる。この結果、ビット再生誤り率の低減して、高精度のビット列信号の再生が可能になる。
【００３６】
上記目的を達成する本発明のビット再生装置は、入力信号から発信源のビット列信号を再生して出力するものであり、複数相のクロック信号に基づいた入力信号に対するサンプリング信号を出力するサンプリング手段と、サンプリング手段からのサンプリング信号に、相互に異なる遅延量を付加した複数系列の遅延サンプリング信号を出力する遅延付加手段と、遅延付加手段からの複数系列の遅延サンプリング信号中の隣接する二つの遅延サンプリング信号を比較して検出した複数系列の立ち上がり変化点検出信号を出力する立ち上がり変化点検出手段と、遅延付加手段からの複数系列の遅延サンプリング信号中の隣接する二つの遅延サンプリング信号を比較して検出した複数系列の立ち下がり変化点検出信号を出力する立ち下がり変化点検出手段と、立ち上がり変化点検出手段からの複数系列の変化点検出信号から、連続する二つの立ち上がり変化点の位相情報に基づいた変化点検出信号を選択する立ち上がり位相判定手段と、立ち下がり変化点検出手段からの複数系列の変化点検出信号から、連続する二つの立ち下がり変化点の位相情報に基づいた変化点検出信号を選択する立ち下がり位相判定手段と、立ち上がり位相判定手段で選択された立ち上がり変化点検出信号及び立ち下がり位相判定手段で選択された立ち下がり変化点検出信号からビット列信号を再生するビット再生手段とを備える。
【００３７】
上記した本発明のビット再生装置では、上記した本発明のビット再生方法と同様に、入力信号のデューティ比の劣化成分を十分に吸収した処理が出来るようになり、ビット再生誤り率が減して、高精度のビット列信号の再生が可能になる。以下は本発明のビット再生方法の技術思想における好適な態様である。
【００３８】
上記した連続する二つの立ち上がり変化点の位相情報に基づいた変化点検出信号が、位相調整に最適な遅延量が付加された変化点検出信号を選択した変化点検出信号であり、かつ、連続する二つの立ち下がり変化点の位相情報に基づいた変化点検出信号が、位相調整に最適な遅延量が付加された変化点検出信号を選択した変化点検出信号である。
【００３９】
以下は本発明のビット再生装置の技術思想における好適な態様である。
上記した入力信号が、光加入者系システムにおけるＰＤＳ（Ｐａｓｓｉｖｅ  Ｄｏｕｂｌｅ  Ｓｔａｒ）システムにおける受信装置でのバースト受信信号である。
【００４０】
【発明の実施の形態】
以下、図を参照して、この発明の実施形態について説明するが、その構成及び信号処理については、この発明が理解できる程度に概略的に示したものである。
【００４１】
また、この発明の各構成及び信号処理などは、単なる好適例にすぎない。したがって、本発明は以下の実施形態に限定されず、特許請求の範囲を含む本発明の記載に基づく様々な形態に適用可能である。
【００４２】
（実施形態の構成及び各部の動作説明）
図１は本発明のビット再生方法及びビット再生装置の実施形態における構成例を示すブロック図である。
【００４３】
なお、この実施形態において、図１５に示す従来例のビット再生回路１０における同一動作の構成要素には同一の参照符号を付した。
【００４４】
図１を参照すると、このビット再生装置２０は、遅延回路１１と、ｎ相サンプリング回路１２と、遅延付加回路１３と、立ち上がり変化点検出回路１４と、立ち下がり変化点検出回路１５と、基準クロック信号発生回路１８と、立ち上がり位相判定回路２５と、立ち下がり位相判定回路２６と、ビット列再生回路２７とから構成されている。
【００４５】
次に、上記した各部の個別動作について説明する。
【００４６】
遅延回路１１は、基準クロック信号発生回路１８からの基準クロック信号をｎ相のクロック信号（例えば、３相のクロック信号）に生成して、遅延付加回路１３からビット列再生回路２７に出力する。
【００４７】
ｎ相サンプリング回路１２は、入力信号を遅延回路１１からのｎ相クロック信号によるｎ相サンプリング信号（例えば、３相のサンプリング信号）を遅延付加回路１３に出力する。
【００４８】
遅延付加回路１３は、ｎ相サンプリング回路１２からのｎ相サンプリング信号を基準クロック信号発生回路１８からのクロック信号に同期させ、かつ、相互に異なる遅延量を付加した複数系列のサンプリング信号（すなわち、３相系列のサンプリング信号）を立ち上がり変化点検出回路１４及び立ち下がり変化点検出回路１５に出力する。
【００４９】
なお、ここでの「３相に遅延したクロック信号」は、実際的には一つの非遅延のクロック信号と異なる遅延量を付加した二つのクロック信号からなるものである。このｎ相クロック信号を得る構成は、（ｎ−１）個の遅延素子を配置した既知の構成である。
【００５０】
立ち上がり変化点検出回路１４は、遅延付加回路１３で遅延量が付加された複数系列のサンプリング信号中の隣接する二つサンプリング信号を比較して、立ち上がり変化点を検出し、その複数系列の変化点検出信号を立ち上がり位相判定回路２５に出力する。
【００５１】
立ち下がり変化点検出回路１５は、遅延付加回路１３で遅延量が付加された複数系列のサンプリング信号中の隣接する二つのサンプリング信号を比較して、立ち下がり変化点を検出し、その複数系列の変化点検出信号を立ち下がり位相判定回路２６に出力する。
【００５２】
立ち上がり位相判定回路２５は、立ち上がり変化点検出回路１４からの複数系列の変化点検出信号中から、連続する二つの立ち上がり変化点の位相情報に基づいて、位相調整に最適な遅延量が付加された変化点検出信号を選択してビット列再生回路２７に出力する。
【００５３】
立ち下がり位相判定回路２６は、立ち下がり変化点検出回路１５からの複数系列の変化点検出信号中から、連続する二つの立ち下がり変化点の位相情報に基づいて、位相調整に最適な遅延量が付加された変化点検出信号を選択してビット列再生回路２７に出力する。
【００５４】
ビット列再生回路２７は、立ち上がり位相判定回路２５で選択された立ち上がり変化点検出信号と、立ち下がり位相判定回路２６で立ち下がり変化点検出信号を、内部の図示しないＪＫ型フリップフロツプ（ＪＫ―Ｆ／Ｆ）回路に入力して再生したビット列信号を出力する。
【００５５】
（実施形態の全体動作）
図２は図１に示すビット再生装置２０のビット再生動作におけるタイミングチヤートである。
【００５６】
図１及び図２を参照して、まず、実施形態の概要動作について説明する。この概要動作では、図１に示すビット再生装置２０を、デジタル伝送、例えば、ＯＡＮにおけるＰＤＳシステムの受信装置に適用して、受信信号のビット列を再生するものである。
【００５７】
この受信装置に適用した場合、その受信信号（バースト信号）のデューティ比が劣化した場合でも、連続する立ち上がり変化点間又は連続する立ち下がり変化点間の位相関係には影響がないことから、連続する同方向変化点、すなわち、連続する立ち上がり変化点の位相関係と連続する立ち下がり変化点の位相関係に基づいてビット列信号を再生している。
【００５８】
このようなビット列信号の再生を行うための図１に示すビット再生装置２０は、その構成として、立ち上がり位相判定のみを行なう立ち上がり位相判定回路２５と、立ち下がり位相判定のみを行なう立ち下がり位相判定回路２６とを配置した構成としている。
【００５９】
これは、例えば、図１５に示す従来例の構成のような立ち上がり変化点と立ち下がり変化点の両方が入力される位相判定回路の構成（すなわち、一つの共用回路構成）に対して、立ち上がり位相判定と立ち下がり位相判定とを分離した構成（それぞれ専用処理を行なう立ち上がり位相判定回路２５及び立ち下がり位相判定回路２６とを配置）として、十分な位相変動処理を可能（位相変動耐力の劣化の阻止）にしている。
【００６０】
次に、この実施形態の詳細な動作について説明する。
【００６１】
図１及び図２において、基準クロック信号発生回路１８からの基準クロック信号を遅延回路１１がｎ相のクロック信号に生成して、ｎ相サンプリング回路１２へ供給する。また基準クロック信号発生回路１８からの基準クロック信号は、遅延付加回路１３からビット列再生回路２７までの各部に供給する。入力信号（上記したＯＡＮにおけるＰＤＳシステムの受信装置の受信信号に相当する）がｎ相サンプリング回路１２に入力される。ｎ相サンプリング回路１２は、この入力信号を遅延回路１１からのｎ相クロック信号によってサンプリングを行ない、このサンプリング信号を遅延付加回路１３に出力する。
【００６２】
遅延付加回路１３は、ｎ相サンプリング回路１２からのサンプリング信号を基準クロック信号発生回路１８からの基準クロック信号に同期させ、かつ、異なる遅延量（上記した一つの非遅延を含む）をそれぞれに付加した複数系列のサンプリング信号を立ち上がり変化点検出回路１４及び立ち下がり変化点検出回路１５に出力する。
【００６３】
立ち上がり変化点検出回路１４は、遅延付加回路１３で遅延量がそれぞれに付加された複数系列のサンプリング信号中の隣接する二つサンプリング信号を比較して、立ち上がり変化点を検出し、その複数系列の変化点検出信号を立ち上がり位相判定回路２５に出力する。
【００６４】
立ち下がり変化点検出回路１５は、遅延付加回路１３で遅延量が付加された複数系列のサンプリング信号中の隣接する二つのサンプリング信号を比較して、立ち下がり変化点を検出し、その複数系列の変化点検出信号を、立ち下がり位相判定回路２６に出力する。
【００６５】
立ち上がり位相判定回路２５が、立ち上がり変化点検出回路１４からの複数系列の変化点検出信号中から、連続する二つの立ち上がり変化点の位相情報に基づいて、位相調整に最適な遅延量が付加された変化点検出信号を選択してビット列再生回路２７に出力する。また、立ち下がり位相判定回路２６は、複数系列の変化点検出信号中から、連続する二つの立ち下がり変化点の位相情報に基づいて、位相調整に最適な遅延量が付加された変化点検出信号を選択してビット列再生回路２７に出力する。
【００６６】
ビット列再生回路２７は、立ち上がり変化点検出信号と立ち下がり変化点検出信号を、図示ないＪＫ型フリップフロツプ（ＪＫ―Ｆ／Ｆ）回路に入力してビット列信号を再生して出力する。
【００６７】
（表２）は、連続する二つの同方向変化点の位相情報から、連続する二つの同方向変化点の位相差を求める判定値をまとめて表している。
【００６８】
【表２】
2004180153.tif 000004
【００６９】
（表２）において、行の項目は連続する同方向変化点中の前方に位置する変化点の検出位相を表し、列の項目は連続する同方向変化点中の後方に位置する変化点の検出位相を表している。行の項目と列の項目の互いに交わった部分（セル）に表された値が、連続する同方向変化点の位相差を表している。
【００７０】
上記した（表２）に検出された変化点を当て嵌めてみると、立ち上がり変化点の位相差は、基準クロック信号列における３信号分であり、かつ、立ち下がり変化点の位相差も基準クロック信号列における３信号分であることが判明する。このような判定を入力信号の変化点ごとに連続して行ってビット列信号を再生する。
【００７１】
（実施形態の利点）
上記したように、この実施形態では、立ち上がり位相判定のみを行なう立ち上がり位相判定回路２５及び立ち下がり位相判定のみを行なう立ち下がり位相判定回路２６を配置して、連続する立ち上がり変化点の位相関係と連続する立ち下がり変化点の位相関係に基づいてビット列信号を再生している。
これによって、立ち上がり位相判定のみの処理、及び立ち下がり位相判定のみの処理による入力信号における十分な位相変動の吸収処理（位相変動耐力の劣化の阻止）が可能になる。換言すれば、入力信号のデューティ比の劣化成分を十分に吸収する処理が可能になって、結果的にビット再生誤り率の低減し、高精度のビット列信号の再生が出来るようになる。
【００７２】
このビット再生誤り率の低減によって、例えば、巡回冗長検査方式（ＣＲＣ：ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）などのビット誤り検出の処理規模を縮小できる利点も有する。
【００７３】
（実施形態の構成具体例）
次に、上記の実施形態の全体動作に対する具体例であるビット再生回路の構成例について説明する。
【００７４】
図３は、本実施形態に係わるビット再生回路２７の全体構成例を示すブロック図である。
【００７５】
このビット再生回路２７は、光モジュールなどから出力された信号が受信信号（ＢＩＴ＿ＩＮ）として入力される。この受信信号（ＢＩＴ＿ＩＮ）を基準クロック信号（Ｓ４９Ｍ）に同期させて出力する。
【００７６】
以下、上記した実施形態の全体動作と一部の説明が重複するが、本実施形態に係わるビット再生回路２７を構成する各部の動作について説明する。
【００７７】
図３を参照すると、変化点検出回路２７ａは、受信信号（ＢＩＴ＿ＩＮ）の立ち上がり変化点と立ち下がり変化点とを検出し、これを基準クロック信号のタイミングの「１／０」レベルに変換する。ここで変化点の検出は、多相クロック信号生成回路２７ｂからの３相クロック信号でサンプリングされたサンプル信号の比較によって行う。
【００７８】
位相変動吸収回路２７ｄは、変化点検出回路２７ａの出力から受信信号（各バースト信号）と基準クロック信号との位相差を判定し、受信信号（各バースト信号）の「１／０」レベルを判定する。
【００７９】
なお、このビット再生回路２７に入力される受信信号（ＢＩＴ＿ＩＮ）には、その光モジュールなどの出力特性の影響で、一般的に入力レベルが立ち上がる時点までの位相変動が含まれる。しかし、このビット再生回路２７において、この位相変動に対処することは出来ない。
【００８０】
そこで、このビット再生回路２７の場合にも、各バースト信号の再生に先立って、光モジュールなどの立ち上がり時点を予測して、立ち上がり前の受信信号は無視する。すなわち、このビット再生回路２７は、以降の図１１から図１４に示すように、受信信号（ＢＩＴ＿ＩＮ）中のプリアンブル部（各バースト信号の先頭のビット再生用特定パターン）から「１／０」レベルの交番が１０ビット入力されたときに、光モジュールなどの出力が安定したものと判断し、その後、受信信号の再生を開始するようにしている。
【００８１】
多相クロック信号生成回路２７ｂの構成及び動作
図４は、多相クロック信号生成回路２７ｂの内部構成例を示すブロック図である。
【００８２】
この多相クロック信号生成回路２７ｂには、基準クロック信号（Ｓ４９Ｍ）が入力され、１／３ビットずつの位相差を有する３相のクロック信号（ＣＬＫ１，ＣＬＫ２）を生成して出力する。
【００８３】
なお、この多相クロック信号生成回路２７ｂでは、同じ値のディレイラインＤＬ１，ＤＬ２を直列に接続してクロック信号ＣＬＫ２を生成している。これは、一般的にディレイラインの値には誤差が見込まれるためであり、この接続構成例を採用することによって、基準クロック信号（Ｓ４９Ｍ）と３相のクロック信号（ＣＬＫ１）との間に３相のクロック信号（ＣＬＫ２）が混入するのを防止している。
【００８４】
変化点検出回路２７ａの構成及び動作
図５及び図６は、変化点検出回路２７ａの内部構成例を示す回路図である。なお、この変化点検出回路２７ａの動作のタイミングチャートは、図１１、図１２、図１３及び図１４に示す。
【００８５】
図５及び図６、図１１から図１４に示すように、この変化点検出回路２７ａは、受信信号を３相クロック信号でサンプリングするサンプリング回路部（Ｄ型フリップッフロップ（ＦＦ）回路（以下省略）のＤＦＦ０５，ＤＦＦ０６，ＤＦＦ１５，ＤＦＦ１６，ＤＦＦ２４，ＤＦＦ２５，ＤＦＦ２６）と、サンプリング結果を数クロック信号分保持するための遅延回路（Ｓ４９Ｍ）からの信号が入力されるＤＦＦ０１〜０４，ＤＦＦ１１〜１４，ＤＦＦ２１〜２３）と、隣接するサンプリング信号同士を比較して変化点及び変化方向を特定するための比較回路部（出力端に接続されている複数のゲート群）の３系統の回路から構成されている。
【００８６】
ここで、サンプリング回路部（ＤＦＦ０５，ＤＦＦ０６，ＤＦＦ１５，ＤＦＦＦ１６，ＤＦＦ２４，ＤＦＦ２５，ＤＦＦ２６）は、Ｓ４９Ｍで受信信号をサンプリングする回路部と、多相クロック信号生成回路２７ｂからのクロック信号ＣＬＫｌで受信信号をサンプリングする回路部と、遅延クロック信号ＣＬＫ２で受信信号をサンプリングする回路部からなる。
【００８７】
ＤＦＦ０５，ＤＦＦ０６が、基準クロック信号と同位相のＳ４９Ｍで受信信号をサンプリングする回路部に対応し、ＤＦＦ１５，ＤＦＦ１６が、基準クロック信号から１／３位相遅れたＣＬＫ１で受信信号をサンプリングする回路部に対応し、また、ＤＦＦ２４，ＤＦＦ２５，ＤＦＦ２６が基準クロック信号から２／３位相遅れたＣＬＫ２で受信信号をサンプリングする回路部に対応する。
【００８８】
なお、２段目のＤＦＦ０５，ＤＦＦ１５，ＤＦＦ２５のうちＤＦＦ２５にのみＣＬＫｌがクロック信号入力として供給され、他のＤＦＦ０５，ＤＦＦ１５のようにＳ４９Ｍが供給されていないのは、ＤＦＦ２５の前段に位置するＤＦＦ２６の動作クロック信号がＣＬＫ２であり、当該ＣＬＫ２とＳ４９Ｍとが１／３位相のみ離間しているためである。
【００８９】
図１のビット再生回路２０が適用される、上記したＯＡＮにおけるＰＤＳシステムの受信装置など用いる基準クロック信号は、その周波数が、例えば、４９ＭＨｚと極めて高いため、この１／３位相の違いでＤＦＦ２５及び２６を動作させるのは、現実的な動作条件的に厳しい。そこで、この実施形態では、このＤＦＦ２５の動作クロック信号にＣＬＫｌを用いて動作条件を緩和している。
【００９０】
サンプリング回路部は、かかる動作を経て、最終段のＤＦＦ０５，ＤＦＦｌ５，ＤＦＦ２４からサンプリング時点が異なる３種類の出力を、Ｓ４９Ｍのタイミングで出力する。なお、これ以降の動作タイミングは、基準クロック信号の動作タイミングと一致する。
【００９１】
一方、隣接するサンプリング信号間で比較して、変化点及び変化点方向を特定するための比較回路部（出力端に接続されている複数のゲート群）は現タイミングを含めた４クロック信号分の変化点及び変化方向を得る回路であり、五つの回路群からなる。
【００９２】
図５及び図６の場合、２６個の出力端中の図における上から二つまでの出力端に接続されているゲート群が、現クロック信号に対して４クロック信号前のサンプリング結果について変化方向を検出する回路であり、また、図における上から３個目から８個目までの出力端に接続されているゲートが現クロック信号に対して３クロック信号前のサンプリング結果について変化点と変化方向を検出する回路であり、さらに、図における上から９個目から１４個目までの出力端に接続されているゲートが現クロック信号に対して２クロック信号前のサンプリング結果について変化点と変化方向を検出する回路であり、また、図における上から１５個目から２０個目までの出力端に接続されているゲートが現クロック信号に対して１クロック信号前のサンプリング結果について変化点と変化方向を検出する回路である。
【００９３】
また、図における上から２１個目から２６個目までの出力端に接続されているゲートが現クロック信号に対してサンプリング結果について変化点と変化方向を検出する回路である。
【００９４】
なお、図中、ＥＤｎ、ＥＵｎ（ｎ＝１，４，７，１０，１３）で表される１０個の出力は、検出位相がＡである場合に、その変化方向に応じて、いずれかが「１」又は「０」レベルとなる変化点検出情報を表している。
【００９５】
図中、ＥＤｎ，ＥＵｎ（ｎ＝２，５，８，１１）で表される８個の出力は、検出位相がＢである場合に、その変化に応じて、いずれかが「１」又は「０」レベルとなる変化点検出情報を表し、図中、ＥＤｎ，ＥＵｎ（ｎ＝３，６，９，１２）で表される８個の出力は、検出位相がＣである場合に、その変化方向に応じて、いずれかが「１」又は「０」レベルとなる変化点検出情報を表している。
【００９６】
また、Ｕ又はＤの符号は、それぞれ立ち上がり変化点Ｕか、又は立ち下がり変化点Ｄであるかを表している。
【００９７】
したがって、この変化点検出回路に、その立ち上がり／立ち下がり変化点の位相が、Ｂ／Ａ，Ｂ／Ｃ，Ｂ／Ｂ，Ｂ／Ａ，Ｂ／Ａ，Ａ／Ｃ，Ｃ／Ｂ…と変動する受信信号（ＢＩＴ＿ＩＮ）が入力された場合における各部の動作状態が図１１に示すようになる。
【００９８】
このとき、変化点検出回路の出力である、変化点検出情報ＥＤ１〜ＥＵ１，ＥＤ２〜ＥＵ４，ＥＤ５〜ＥＵ７，ＥＤ８〜ＥＵ１０，ＥＤ１１〜ＥＵ１３は、ＥＵ１１／ＥＤ１３，ＥＵ１１／ＥＤ１２，ＥＵ１１／ＥＤ１１，ＥＵ１１／ＥＤ１０，ＥＵ１１／ＥＤ１０，ＥＵ１０／ＥＤ９，ＥＵ９／ＥＤ８の順序、及びＥＵ８／ＥＤ１０，ＥＵ８／ＥＤ９，ＥＵ８／ＥＤ８，ＥＵ８／ＥＤ７，ＥＵ８／ＥＤ７，ＥＵ７／ＥＤ６，ＥＵ６／ＥＤ５の順序、及びＥＵ５／ＥＤ７，ＥＵ５／ＥＤ６，ＥＵ５／ＥＤ５，ＥＵ５／ＥＤ４，ＥＵ５／ＥＤ４，ＥＵ４／ＥＤ３、ＥＵ３／ＥＤ２の順序に「１」レベルとなる。
【００９９】
なお、変化点検出回路から出力される変化点検出情報ＥＤ８〜ＥＵｌ０は、変化点検出情報ＥＤｌｌ〜ＥＵ１３に対して１クロック信号遅れた関係にあり、変化点検出情報ＥＤ５〜ＥＵ７は変化点検出情報ＥＤ８〜ＥＵ１０に対して１クロック信号遅れた関係にあり、変化点検出情報ＥＤ２〜ＥＵ４は、変化点検出情報ＥＤ５〜ＥＵ７に対して１クロック信号遅れた関係にある。また、変化点検出情報ＥＤ１〜ＥＵ１は、変化点検出情報ＥＤ４〜ＥＵ４に対して１クロック信号遅れた関係にある。
【０１００】
再生開始タイミング判定回路２７ｃの構成及び動作
図７は再生開始タイミング判定回路２７ｃの内部構成例を示すブロック図である。なお、この再生開始タイミング判定回路２７ｃの動作タイミングチャートを図１１、図１２、図１３及び図１４に示す。
【０１０１】
図７に示す再生開始タイミング判定回路２７ｃは、光モジュールなどの出力の立ち上がり時点を、受信信号のビット列の先頭位相を基準に判断するものである。各バースト信号の先頭位置には、光モジュールなどの出力の立ち上がり位相変動が含まれる。この後で説明する位相変動吸収回路２７ｄは、１／３位相以上の位相変動があった場合、受信信号の再生動作は補償できない。
【０１０２】
そこで、位相変動吸収回路２７ｄは、再生開始タイミング判定回路２７ｃから送られてくるＰＡＲＳＴ信号を受信するまでは動作を停止するように構成されており、再生開始タイミング判定回路２７ｃは、そのＰＡＲＳＴ信号を生成する。再生開始タイミング判定回路２７ｃが送出するＰＡＲＳＴ信号は、位相変動吸収回路２７ｄが各バースト信号の先頭に含まれる「１」又は「０」レベルの交番ビット、１０ビットをキャンセルし、１１ビット目の「１」レベルからビット列の再生を開始するタイミングに整合させて送出される。
【０１０３】
このため図７に示す再生開始タイミング判定回路２７ｃには、変化点検出情報ＥＵ３〜ＥＵ５を入力し、内部に４ビットのカウンタを設けて、ＥＵ３〜ＥＵ５いずれかの信号が「１」レベルとなってから、８クロック信号の後にＰＡＲＳＴ信号を送出する。
【０１０４】
位相変動吸収回路２７ｄの構成及び動作
図８、図９及び図１０は、位相変動吸収回路２７ｄの内部構成例を示す回路である。
【０１０５】
この位相変動吸収回路２７ｄは、各時点における受信信号と基準クロック信号との位相差を検出し、その位相変動を吸収したビット列を再生するための回路である。
【０１０６】
図８〜図１０を参照すると、この回路部分は、前タイミングにおいて検出された立ち上がり変化点の検出位相を中心とする３位相を現タイミングの立ち上がり変化点検出候補として選択するための信号ＧＴＥ１１ＪＵ〜ＧＴＥ２１ＪＵ、ＧＴＥ１２ＫＵ〜ＧＴＥ２０ＫＵを出力するＯＲゲートと、位相変動吸収動作の開始直後に後段の処理回路に入力する変化点検出情報（ＥＵ１〜ＥＵ１３）を制限するための信号ＧＴＥ３１Ｕ〜ＧＴＥ３３Ｕを出力するＯＲゲートと、立ち上がり変化点検出情報（ＥＵ１〜ＥＵ１３）の中から立ち上がり変化点検出情報選択信号ＷＩＮＵ１〜ＷＩＮＵ１３を出力するＪＫ型フリップフロップ回路と、いずれか一つののみが「１」レベルとなる位相変動吸収後の立ち上がり変化点タイミング信号ＭＳＫＥＵｌ〜ＭＳＫＥＵ１３を出力するＡＮＤゲートと、位相変動吸収後の立ち上がり変化点タイミング信号ＳＥＬＥＵを出力するＯＲゲートと、前タイミングにおいて検出された立ち下がり変化点の検出位相を中心とする３位相を現タイミングの立ち下がり変化点検出候補として選択するための信号ＧＴＥ１１ＪＤ〜ＧＴＥ２１ＪＤ，ＧＴＥ１２ＫＤ〜ＧＴＥ２０ＫＤを出力するＯＲゲートと、位相変動吸収動作の開始直後に後段の処理回路に入力する変化点検出情報（ＥＤｌ〜ＥＤ１３）を制限するための信号ＧＴＥ３１Ｄ〜ＧＴＥ３７Ｄを出力するＯＲゲートと、立ち下がり変化点検出情報（ＥＤ１〜ＥＤ１３）の中から立ち下がり変化点検出情報選択信号ＷＩＮＤ１〜ＷＩＮＤｌ３を出力するＪＫ型フリップフロップ回路と、いずれか一つのみが「１」レベルとなる位相変動吸収後の立ち下がり変化点タイミング信号ＭＳＫＥＤ１〜ＭＳＫＥＤ１３を出力するＡＮＤゲートと、位相変動吸収後の立ち下り変化点タイミング信号ＳＥＬＥＤを出力するＯＲゲートと、各バースト信号の先頭の「０１」の交番ビットの１２ビット目の「０」レベルを出力するための立ち下がり変化点のタイミング信号ＦＥＵＴＩＭを出力するＪＫ型フリップフロップ回路と、各バースト信号の先頭の「０１」の交番ビットの１１ビット目の「１」レベルを出力した立ち上がり変化点検出情報から１２ビット目の「０」レベルを出力するための立ち下がり変化点の変化点検出情報に制限を設けるための信号ＧＴＥ４１〜ＧＴＥ４５を出力するＯＲゲートと、各バースト信号の先頭の「０１」の交番ビットの１２ビット目の「０」レベルを出力するための立ち下がり変化点の変化点検出情報に制限すれための信号ＦＥＤＳＥＬ１〜ＦＥＤＳＥＬ７を出力するＡＮＤゲートと、立ち上がり変化点タイミング信号ＳＥＬＥＵと立ち下がり変化点タイミング信号ＳＥＬＥＤを入力し、再生ビット列ＢＩＴ＿ＯＵＴを出力するＪＫ型フリップフロツプ回路とからなる。
【０１０７】
ＧＴＥ１１ＪＵ〜ＧＴＥ２１ＪＵ，ＧＴＥ１２ＫＵ〜ＧＴＥ２０ＫＵ，ＧＴＥ１１ＪＤ〜ＧＴＥ２１ＪＤ，ＧＴＥ１２ＫＤ〜ＧＴＥ２０ＫＤは、前タイミングの変化点検出情報を中心とする３位相を現タイミングの変化点検出候補として選択するためのゲート回路部である。
【０１０８】
ＧＴＥ１１ＪＵ〜ＧＴＥ２１ＪＵは、前タイミングの変化点検出情報を中心とし、１位相前後の２位相のみ「１」レベルとなる。
【０１０９】
ＧＴＥ１２ＫＵ〜ＧＴＥ２０ＫＵは、前タイミングの変化点検出情報を中心とし、２位相前後の２位相のみ「１」レベルとなる。ＧＴＥ１１ＪＤ〜ＧＴＥ２１ＪＤは、前タイミングの変化点検出情報を中心とし、１位相前後の２位相のみが「１」レベルとなる。
【０１１０】
ＧＴＥ１２ＫＤ〜ＧＴＥ２０ＫＤは、前タイミングの変化点検出情報を中心とし、２位相前後の２位相のみが「１」レベルとなる。また、前タイミングで変化点検出情報が入力されなかった場合には、全てが「０」レベルとなる。
【０１１１】
これらの出力を後段のＪＫ型フリップフロップ回路へ入力することでＷＩＮＵ１〜ＷＩＮＵ１３，ＷＩＮＤ１〜ＷＩＮＤ１３を制御し、ＭＳＫＥＵ１〜ＭＳＫＥＵ１３，ＭＳＫＥＤ１〜ＭＳＫＥＤ１３に通過できる変化点検出情報ＥＵ１〜ＥＵ１３，ＥＤ１〜ＥＤ１３を制御する。例えば、再生開始タイミングを表すＰＡＲＳＴ信号が「１」レベルになると、ＧＴＥ３１Ｕ〜ＧＴＥ３３Ｕが「１」レベルとなる。
【０１１２】
ＧＴＥ３１Ｕ〜ＧＴＥ３３Ｕが「１」レベルとなると、ＷＩＮＵ１〜ＷＩＮＵ１３中のＷＩＮＵ６〜ＷＩＮＵ８のみが「１」レベルとなる。
【０１１３】
ＷＩＮＵ６〜ＷＩＮＵ８のみが「１」レベルとなると、変化点検出情報ＥＵｌからＥＵ１３中のＥＵ６〜ＥＵ８のみがＭＳＫＥＵ１〜ＭＳＫＥＵ１３を生成するＡＮＤゲートを通過することができる。
【０１１４】
この動作で、位相変動吸収動作で最初の立ち上がり変化点を再生する変化点検出情報を選択している。
【０１１５】
ここではＥＵ７が「１」レベルであった場合、ＭＳＫＥＵ７が「１」レベルとなる。
【０１１６】
ＭＳＫＥＵ７が「１」レベルになると、ＧＴＥ１５ＪＵとＧＴＥｌ７ＪＵが「０」レベルから「１」レベルに変化する。ＧＴＥ１５ＪＵとＧＴＥ１７ＪＵが「１」レベルヘ変化すると、前タイミングと同じくＷＩＮＵ６〜ＷＩＮＵ８が「１」レベルとなる。すなわち、ＷＩＮＵ１〜ＷＩＮＵ１３中のＷＩＮＵ６〜ＷＩＮＵ８のみ「１」レベルとなる。
【０１１７】
ＷＩＮＵ６〜ＷＩＮＵ８が「１」レベルとなると、次回入力される変化点検出情報ＥＵ１〜ＥＵ１３中のＥＵ６〜ＥＵ８のみがＭＳＫＥＵｌ〜ＭＳＫＥＵ１３を生成するＡＮＤゲートを通過することができる。
【０１１８】
この状態で、ここではＥＵ６〜ＥＵ８のいずれも「０」レベルであった場合、ＭＳＫＥＵ１〜ＭＳＫＥＵ１３は全て「０」レベルとなる。
【０１１９】
ＭＳＫＥＵｌ〜ＭＳＫＥＵ１３が「０」レベルで、ＧＴＥ１１ＪＵ〜ＧＴＥ２１ＪＵ及びＧＴＥ１２ＫＵ〜ＧＴＥ２０ＫＵは全て「Ｏ」レベルとなる。
【０１２０】
ＧＴＥｌｌＪＵ〜ＧＴＥ２１ＪＵ及びＧＴＥ１２ＫＵ〜ＧＴＥ２０ＫＵが「０」レベルで、ＷＩＮＵ１〜ＷＩＮＵ１３は、前値を保持し、ＷＩＮＵ６〜ＷＩＮＵ８のみが「１」レベルとなる。
【０１２１】
この状態で、ＥＵ６が「１」レベルであった場合、ＭＳＫＥＵ６が「１」レベルとなる。
【０１２２】
ＭＳＫＥＵ６が「ｌ」レベルで、ＧＴＥ１４ＪＵ，ＧＴＥ１６ＪＵ，ＧＴＥ１３ＫＵ及びＧＴＥ１７ＫＵが「０」レベルから「１」レベルヘ変化する。
【０１２３】
ＧＴＥ１４ＪＵが「ｌ」レベルヘ変化すると、ＷＩＮＵ５が「０」レベルから「１」レベルヘ変化し、ＧＴＥｌ７ＫＵが「１」レベルに変化すると、ＷＩＮＵ８が「１」レベルから「０」レベルに変化する。
【０１２４】
すなわち、ＷＩＮＵ１〜ＷＩＮＵ１３中のＷＩＮＵ５〜ＷＩＮＵ７のみ「１」レベルとなる。ＷＩＮＵ５〜ＷＩＮＵ７が「１」レベルとなると、次回入力される変化点検出情報ＥＵｌ〜ＥＵ１３中のＥＵ５〜ＥＵ７のみがＭＳＫＥＵ１〜ＭＳＫＥＵ１３を生成するＡＮＤゲートを通過することができる。
【０１２５】
これ以降同様の動作を繰り返し、入力される変化点検出情報の選択を継続する。
【０１２６】
この動作によって、前変化点検出情報から次回入力される変化点検出情報を制限し、ゲートを通過可能な変化点検情報から立ち上がり変化点タイミング信号を生成する。
【０１２７】
立ち下がり変化点検出情報の選択についても同様の動作を行うが、初期動作のみ立ち上がり変化点検出情報とは動作が異なる。
【０１２８】
上記した立ち上がり変化点検出情報の初期動作時の例でＥＵ７の信号が選択されたときの動作を例にすると、ＭＳＫＥＵ７が「１」レベルとなったとき、同じタイミングでＦＥＵＴＩＭが「１」レベルとなる。
【０１２９】
また、ＥＤ７〜ＥＤ１３中の、ここではＥＤ９が「１」レベルとなっている場合、ＦＥＤＳＥＬ１〜ＦＥＤＳＥＬ７のうちＦＥＤＳＥＬ３のみが「０」レベルから「１」レベルに変化する。
【０１３０】
ＦＥＤＳＥＬ３が「１」レベルになるとＧＴＥ３１Ｄ〜ＧＴＥ３７Ｄ中のＧＴＥ３３Ｄのみが「０」レベルから「１」レベルに変化する。
【０１３１】
ＧＴＥ３３Ｄが「１」レベルに変化するとＷＩＮＤｌ〜ＷＩＮＤ１３中のＷＩＮＤ６のみが「１」レベルとなる。
【０１３２】
ＷＩＮＤｌ〜ＷＩＮＤ１３中のＷＩＮＤ６が「１」レベルであると、変化点検出情報ＥＤｌ〜ＥＤ１３中のＥＤ６のみがＭＳＫＥＤｌ〜ＭＳＫＥＤ１３を出力するＡＮＤゲートを通過し、ＭＳＫＥＤ６のみが「０」レベルから「１」レベルに変化する。
【０１３３】
この動作で、位相変動吸収動作で最初の立ち下がり変化点を再生する変化点検出情報を選択している。
【０１３４】
ここで通過する変化点検出情報をＥＤ６に限定しているのは、ＦＥＤＳＥＬ３を選択している条件の中にＥＤ９が「１」レベルである条件のためである。
【０１３５】
ＭＳＫＥＤ６の出力は、ＷＩＮＤ６を生成するＪＫ型フリップフロツプ回路の存在によってＥＤ９のタイミングよりも１クロック信号分遅れる。
【０１３６】
そこでＥＤ９を１クロック信号分遅らせた信号のＥＤ６を選択している。
【０１３７】
ＭＳＫＥＤ６が「１」レベルに変化すると、ＧＴＥ１４ＪＤとＧＴＥ１６ＪＤが「０」レベルから「１」レベルに変化する。ＧＴＥ１４ＪＤとＧＴＥ１６ＪＤが「１」レベルに変化すると、ＷＩＮＤ５とＷＩＮＤ７が「０」レベルから「１」レベルに変化する。
【０１３８】
この動作により、次回入力される立ち下がり変化点検出情報ＥＤ１〜ＥＤ１３中にＥＤ５〜ＥＤ７のみがＭＳＫＥＤｌ〜ＭＳＫＥＤ１３を生成するＡＮＤゲートを通過することができる。
【０１３９】
この状態で、ここではＥＤ５〜ＥＤ７のいずれも「０」レベルであった場合、ＭＳＫＥＵ１からＭＳＫＥＵ１３は全てが「０」レベルとなる。ＭＳＫＥＤ１〜ＭＳＫＥＤ１３が「０」レベルとなると、ＧＴＥｌｌＪＤ〜ＧＴＥ２１ＪＤ及びＧＴＥ１２ＫＤ〜ＧＴＥ２０ＫＤは全て「０」となる。
【０１４０】
ＧＴＥ１１ＪＤ〜ＧＴＥ２１ＪＤ及びＧＴＥ１２ＫＤ〜ＧＴＥ２０ＫＤが「０」レベルとなると、ＷＩＮＤｌ〜ＷＩＮＤ１３は、前値を保持し、ＷＩＮＤ５〜ＷＩＮＤ７のみが「１」レベルとなる。この状態で、ＥＤ５が「１」レベルであった場合、ＭＳＫＥＤ５が「１」レベルとなる。
【０１４１】
ＭＳＫＥＤ５が「ｌ」レベルになると、ＧＴＥ１３ＪＤ，ＧＴＥ１５ＪＤ，ＧＴＥ１２ＫＤ及びＧＴＥ１６ＫＤが「０」レベルから「１」レベルに変化する。
【０１４２】
ＧＴＥ１３ＪＤが「ｌ」レベルに変化すると、ＷＩＮＤ４が「０」レベルから「１」レベルに変化し、ＧＴＥ１６ＫＤが「１」レベルに変化すると、ＷＩＮＤ７が、「１」レベルから「０」レベルに変化する。
【０１４３】
すなわち、ＷＩＮＤｌ〜ＷＩＮＤ１３中のＷＩＮＤ４〜ＷＩＮＤ６のみ「１」レベルとなる。
【０１４４】
ＷＩＮＤ４〜ＷＩＮＤ６が「１」レベルとなると、次回入力される変化点検出情報ＥＤｌ〜ＥＤ１３中のＥＤ４〜ＥＤ６のみがＭＳＫＥＤｌ〜ＭＳＫＥＤ１３を生成するＡＮＤゲートを通過することができる。
【０１４５】
これ以降同様の動作を繰り返し、入力される変化点検出情報の選択を継続する。
【０１４６】
この動作によって、前変化点検出情報から次回入力される変化点検出情報を制限し、ゲートを通過可能な変化点検出情報から立ち下がり変化点タイミング信号を生成する。
【０１４７】
選択された立ち上がり変化点検出情報ＭＳＫＥＵｌ〜ＭＳＫＥＵ１３は、ＯＲゲートに入力されて、ＳＥＬＥＵを生成する。
【０１４８】
また、立ち下がり変化点検出情報ＭＳＫＥＤｌ〜ＭＳＫＥＤ１３もＯＲゲートに入力されて、ＳＥＬＥＤを生成する。
【０１４９】
ＳＥＬＥＵは、再生受信信号ＢＩＴ＿ＯＵＴを生成するＪＫ型フリップフロップ回路のＪ端子に入力され、ＳＥＬＥＤはＫ端子に入力される。
【０１５０】
これは、ＪＫ型フリップフロップ回路に、各クロック信号ごとに、各時点における受信信号の変化点が含まれる検出位相の変化点情報（これは基準クロック信号に同期した「１／０」レベルである）が選択的に入力されることになる。
【０１５１】
この結果、ＪＫ型フリップフロップ回路の出力端からは、位相変動の影響が除去された状態、すなわち、基準クロック信号に位相同期した再生受信信号（ＢＩＴ＿ＯＵＴ）が出力される。
【０１５２】
上記した動作において、ＪＫ型フリップフロップ回路は、まず、検出位相Ａに相当するＥＵ７で立ち上がった後、検出位相Ｃに対応するＥＤ６で立ち下がり、以下、検出位相Ｃに相当するＥＵ６で立ち上がった後、検出位相Ｂに相当するＥＤ５で立ち下がり‥といった具合に動作する。
【０１５３】
この結果、位相変動を含む受信信号（ＢＩＴ＿ＩＮ）にもかかわらず、常に基準クロック信号に位相同期した位相変動のない再生受信信号（ＢＩＴ＿ＯＵＴ）が得られる。
【０１５４】
なお、ＲＳＴ信号は、本回路の立ち上げ信号であり、ブリアンブル受信前に、図示しないタイミング生成部から供給される。このＲＳＴ信号によって、最初の位相差が初期化される。
【０１５５】
（実施形態の変形例）
この実施形態では、光加入者系システム／光アクセスネットワーク（ＯＡＮ）におけるＰＤＳシステムの受信装置側でのビット再生装置に適用した例をもって説明したが、他の有線／無線デジタル通信システム、例えば、メタリックケーブルによるデジタル有線通信ネットワーク（ＩＳＤＮ：Ｉｎｔｅｇｒａｔｅｄ  Ｓｅｒｖｉｃｅｓ  Ｄｉｇｉｔａｌ  Ｎｅｔｗｏｒｋ）や、デジタル無線通信ネットワーク（例えば、ＰＤＣ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ／ＲＣＲ  ＳＴＤ−２７やＰＨＳ：Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙ−ｐｈｏｎｅ  Ｓｙｓｔｅｍ／ＲＣＲ  ＳＴＤ−２８）にもそのまま適用可能である。
【０１５６】
【発明の効果】
以上の説明で明らかなように、本発明のビット再生方法及びビット再生装置によれば、入力信号のデューティ比の劣化成分を十分に吸収した処理が出来るようになって、結果的にビット列信号の再生誤り率が低減して、高精度のビット列信号の再生が可能になるという効果を奏する。
【図面の簡単な説明】
【図１】本発明のビット再生方法及びビット再生装置の実施形態における構成例を示すブロック図である。
【図２】実施形態のビット再生動作におけるタイミングチヤートである。
【図３】本実施形態におけるビット再生回路の全体構成例を示すブロック図である。
【図４】実施形態における多相クロック信号生成回路の内部構成例を示すブロック図である。
【図５】実施形態における変化点検出回路の内部構成例を示す回路図である。
【図６】図５に続く変化点検出回路の内部構成例を示す回路図である。
【図７】実施形態にあって再生開始タイミング判定回路の内部構成例を示すブロック図である。
【図８】実施形態にあって位相変動吸収回路の内部構成例を示す回路図である。
【図９】図８に続く位相変動吸収回路の内部構成例を示す回路図である。
【図１０】図９に続く位相変動吸収回路の内部構成例を示す回路図である。
【図１１】実施形態における動作のタイミングチャートである。
【図１２】図１１に続く動作のタイミングチャートである。
【図１３】図１２に続く動作のタイミングチャートである。
【図１４】図１３に続く動作のタイミングチャートである。
【図１５】従来例のビット再生装置の構成例を示すブロック図である。
【図１６】従来例のビット再生装置の動作におけるタイミングチャートである。
【図１７】従来例のビット再生装置の他の動作タイミングチャートである。
【符号の説明】
１１…遅延回路
１２…ｎ相サンプリング回路
１３…遅延付加回路
１４…立ち上がり変化点検出回路
１５…立ち下がり変化点検出回路
１８…基準クロック信号発生回路
２０…ビット再生装置
２５…立ち上がり位相判定回路
２６…立ち下がり位相判定回路
２７…ビット列再生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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