(57)【要約】【課題】外部装置間が長い距離隔てて配設されていても、高速で応答性の良い通信ができ、設置も簡単となるバス伝送装置を提供するものである。【解決手段】第１の外部装置１４の複数のパラレルデータを第１および第２のバス延長部１ａ、１ｂを介して第２の外部装置１７に送信するバス延長装置において、第１のバス延長部１ａは、基準クロックに同期した時点における複数のパラレルデータをサンプリングする第１のパラレルデータ同期化回路５ａと、サンプリングされた複数のパラレルデータをシリアル変換する第１のパラレル／シリアル変換部６ａと、第２のバス延長部１ｂは、シリアルデータのクロックを検出して同期化クロックを生成する第２のシリアルデータ同期化部９ｂと、同期化クロックに基づいてシリアル／パラレルに変換する第２のシリアル／パラレル変換部１０ａとを備える。【選択図】        図１
2004348633.tif 000002
【特許請求の範囲】
【請求項１】
第１の外部装置に接続された第１のバス延長部と、上記第１のバス延長部と第２の外部装置との間に接続された第２のバス延長部とを有し、上記第１の外部装置の複数のパラレルデータを上記第１および第２のバス延長部を介して上記第２の外部装置に送信するバス延長装置において、上記第１のバス延長部は、上記第１の外部装置から上記複数のパラレルデータを入力するパラレル入力部と、上記第１のバス延長部内の動作の基準クロックを作成する発振部と、上記基準クロックに同期した時点における上記複数のパラレルデータをサンプリングするサンプリング部と、上記サンプリングされた複数のパラレルデータをシリアルデータに変換するパラレル／シリアル変換部と、上記シリアルデータを上記第２のバス延長部に出力するシリアルデータ出力部とを備え、上記第２のバス延長部は、上記シリアルデータを入力するシリアルデータ入力部と、上記シリアルデータのクロックを検出して同期化クロックを生成する生成手段と、上記シリアルデータを上記同期化クロックに基づいてパラレルデータに変換するシリアル／パラレル変換部と、上記パラレルデータを上記第２の外部装置に出力するパラレルデータ出力部とを備えたことを特徴とするバス延長装置。
【請求項２】
上記第１のバス延長部は、上記基準クロックから逓倍クロックを作成する逓倍部を備え、上記パラレル／シリアル変換部は上記サンプリングされたパラレルデータを上記逓倍クロックに同期化させて上記シリアルデータに変換することを特徴とする請求項１に記載のバス延長装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パラレルバスでデータ授受を行う二台の外部装置に係り、それら外部装置を離れた場所に設置しても、データ授受の性能低下をもたらすことのないバス延長装置に関するものである。
【０００２】
【従来の技術】
従来のシリアル伝送装置は伝送されるデータをパラレルデータとして受信し、シリアル伝送に必要な手順を用いてデータを送信し、送られてきたシリアルデータを受信し、パラレルデータとして復元するものである（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平７−２８１７１９号公報（図３）
【０００４】
【発明が解決しようとする課題】
従来のシリアル伝送装置では当初からバスを延長することを目的としており、例えば伝送距離が既に規定されているバスケーブル接続でシステムの設計をしている場合、このシリアル伝送装置を用いてバスの延長を行うことは出来ない。具体的には従来の場合は、ストローブ信号の立下り信号がシリアルＩＯバスの送信トリガとなっているため、ストローブ信号の立下りに対して他の信号線の有意が確定しないような場合や、装置間において同期化があらかじめ取られている同期化パラレルバスのようにストローブ信号が存在しない場合には用いることができないという問題点があった。
【０００５】
また、ストローブ信号を基準として必要な信号のみを送信しているため、ライトデータの読み取り手順なども合わせて送信する必要があり、その手順データを作成する必要があり手間がかかる、また、読み取り側においても、その手順を展開するために時間を要し、かつ、回路が複雑になるという問題点があった。
【０００６】
この発明は上記のような問題点を解消するためになされたもので、パラレルデータの授受の外部装置間における応答性がよく、既存のシステムへの設置が容易と成るバス延長装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るバス延長装置は、第１の外部装置に接続された第１のバス延長部と、第１のバス延長部と第２の外部装置との間に接続された第２のバス延長部とを有し、第１の外部装置の複数のパラレルデータを第１および第２のバス延長部を介して第２の外部装置に送信するバス延長装置において、第１のバス延長部は、第１の外部装置から複数のパラレルデータを入力するパラレル入力部と、第１のバス延長部内の動作の基準クロックを作成する発振部と、基準クロックに同期した時点における複数のパラレルデータをサンプリングするサンプリング部と、サンプリングされた複数のパラレルデータをシリアルデータに変換するパラレル／シリアル変換部と、シリアルデータを第２のバス延長部に出力するシリアルデータ出力部とを備え、第２のバス延長部は、シリアルデータを入力するシリアルデータ入力部と、シリアルデータのクロックを検出して同期化クロックを生成する生成手段と、シリアルデータを同期化クロックに基づいてパラレルデータに変換するシリアル／パラレル変換部と、パラレルデータを第２の外部装置に出力するパラレルデータ出力部とを備えたものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１のバス延長装置の構成を示すブロック図である。図において、第１および第２の外部装置１４、１７のバス延長を行うために第１および第２のバス延長部１ａ、１ｂが第１および第２のパラレルバス１５、１６にて接続されている。第１および第２のバス延長部１ａ、１ｂは以下のものを備えている。
【０００９】
まず、各バス延長部１ａ、１ｂ内の動作の基準と成るバスクロック（基準クロック）を作成して発振する発振部としての第１および第２の発振回路２ａ、２ｂ、このバスクロックから逓倍クロックを作成して発信する逓倍部としての第１および第２の逓倍回路３ａ、３ｂ、第１および第２の外部装置１４、１７から複数のパラレルデータを入力するパラレル入力部、および、第１および第２の外部装置１４、１７に複数のパラレルデータを出力するパラレル出力部としての第１および第２のパラレルバスＩ／Ｆ４ａ、４ｂである。
【００１０】
そして、複数のパラレルデータをバスクロックに同期した時点でサンプリングするサンプリング部としての第１および第２のパラレルデータ同期化回路５ａ、５ｂ、サンプリングされたパラレルデータを逓倍クロックに同期化させシリアルデータに変換する第１および第２のパラレル／シリアル変換部６ａ、６ｂ、シリアルデータを第１のバス延長部１ａから第２のバス延長部１ｂに、また、第２のバス延長部１ｂから第１のバス延長部１ａに送信するための第１および第２のシリアルデータ信号線１２、１３である。
【００１１】
そして、シリアルデータを送信する第１および第２のシリアルバスＩ／Ｆ送信部７ａ、７ｂ、シリアルデータを受信する第１および第２のシリアルバスＩ／Ｆ受信部８ａ、８ｂ、シリアルデータのクロックを検出して同期化クロックを作成する第１および第２のシリアルデータ同期化部９ａ、９ｂ、同期化クロックを用いてシリアルデータを同期化してパラレルデータに変換する第１および第２のシリアル／パラレルデータ変換部１０ａ、１０ｂ、各バス延長部１ａ、１ｂを駆動させるための第１および第２の電源１１ａ、１１ｂ、各電源１１ａ、１１ｂの電圧の監視を行い異常の際にリセット信号を各部に送信する第１および第２の電源監視回路１１１ａ、１１１ｂとを備える。
【００１２】
図２は図１に示した各バス延長装置の動作を説明するための図である。図において、第１および第２のパラレルバス１５、１６にて送受信されるパラレルデータで、リード／ライト信号１５ａ、１６ａ、データ信号１５ｂ、１６ｂ、アクノリッジ信号１５ｄ、１６ｄなどである。第１のシリアルデータ信号線１２、第２のシリアルデータ信号線１３をそれぞれ流れるシリアルデータ信号１２ａ、１２ｂ、第１の発振回路２ａから発振されるバスクロック１５ｅ、第２のシリアルデータ同期化部９ｂにて検出して作成された同期化クロックとしてのバスクロック１６ｅ、動作を説明するためのタイミング１８ａ、１８ｂ、１９ａ、１９ｂ、２０ａ、２０ｂ、２１ａ、２１ｂを示す。
【００１３】
次いで上記のように構成された実施の形態１のバス延長装置の動作について説明する。第１の外部装置１４が第１のパラレルバス１５を介して複数のパラレルデータを第１のバス延長部１ａに送信する。次に、パラレルデータは第１のパラレルバスＩ／Ｆ４ａで受信される。次に、受信された複数のパラレルデータは、第１のパラレルデータ同期化回路５ａによって、第１の発振回路２ａが発振するバスクロック（基本クロックを指す）に同期した時点でサンプリングされる。
【００１４】
次に、第１の発振回路２ａが発振するバスクロックは、第１の逓倍回路３ａにも送られ、第１の逓倍回路３ａはバスクロックを逓倍しバスクロックより高い周波数の逓倍クロックを生成する。次に、第１の逓倍回路３ａが生成した逓倍クロックは、第１のパラレル／シリアル変換部６ａに送られる。次に、第１のパラレルデータ同期化回路５ａでサンプリングされた複数のパラレルデータは、第１のパラレル／シリアル変換部６ａに送られ、第１のパラレル／シリアル変換部６ａは第１の逓倍回路３ａが生成した逓倍クロックに同期してパラレルデータをあらかじめ設定された順番通りにシリアルデータに変換する。
【００１５】
そして、生成されたシリアルデータは第１のシリアルバスＩ／Ｆ送信部７ａにより、第１のシリアルデータ信号線１２を介して第２のバス延長部１ｂに伝送される。尚、シリアルデータを伝送する具体的な手段としては、電気、電波、光のいずれの手段も利用可能であることはいうまでもない。次に、第１のシリアルデータ信号線１２を介して伝送されたシリアルデータは、第２のシリアルバスＩ／Ｆ受信部８ｂにより受信される。
【００１６】
次に、受信されたシリアルデータから第２のシリアルデータ同期化部９ｂによってクロックが検出され同期化クロックが作成される。シリアルデータからのクロック検出は、パラレルデータの内容を含んでいないシリアルデータ（パラレルデータの内容の有無はシリアルデータにあらかじめ書き込まれて作成されている。）を用いて検出することができる。次に、受信されたシリアルデータは第２のシリアル／パラレルデータ変換部１０ｂにて、第２のシリアルデータ同期化部９ｂにて抽出されたバスクロックに同期化され、シリアルデータをパラレルデータに変換される。次に、生成されたパラレルデータは、第２のパラレルバスＩ／Ｆ４ｂにより送信される。次に、第２のパラレルバス１６を介して第２の外部装置１７に伝送される。そして、上記に示した動作と同様に、第２の外部装置１７から送信されるパラレルデータも、第１の外部装置１４に受信される。
【００１７】
また、これら両バス延長部１ａ、１ｂは、第１の電源１１ａおよび第２の電源１１ｂによりそれぞれ駆動している。そして、第１の電源１１ａおよび第２の電源１１ｂの出力電圧の監視を行う第１の電源監視回路１１１ａおよび第２の電源監視回路１１１ｂを備え、電圧が低下した場合にリセット信号を発信している。このことにより、両バス延長部１ａ、１ｂの第１および第２の電源１１ａ、１１ｂのＯＦＦ、ＯＮによる誤動作が生じない。
【００１８】
そしてこのリセット信号を両パラレルデータ同期化回路５ａ、５ｂ、両パラレル／シリアル変換部６ａ、６ｂ、両シリアルデータ同期化部９ａ、９ｂ、両シリアル／パラレルデータ変換部１０ａ、１０ｂに入力し、回路の動作を停止させると共に、両パラレルバスＩ／Ｆ４ａ、４ｂ、両シリアルバスＩ／Ｆ送信部７ａ、７ｂに入力し誤送信を行わないように送信停止を行っている。
【００１９】
次にパラレルデータからシリアルデータ、およびシリアルデータからパラレルデータへの変換の動作について、図２を用いて具体的に説明する。第１のパラレルバス１５を流れる複数のパラレルデータ１５ａ、１５ｂ、１５ｄは、第１のパラレルデータ同期化回路５ａにより、バスクロック１５ｅのタイミング１８ａの時点の信号レベルがサンプリングされる。以降同様に、タイミング１９ａの時点の信号レベルがサンプリングされる。サンプリングされたパラレルデータ１５ａ、１５ｂ、１５ｄは第１のパラレル／シリアル変換部６ａに送られる。そして、ここではあらかじめ設定されている順番、すなわち、リード／ライト信号１５ａ、データ信号１５ｂ、アクノリッジ信号１５ｄの順番にシリアルデータ信号１２ａとして変換される。
【００２０】
このように変換されたシリアルデータ信号１２ａは、第１のシリアルバスＩ／Ｆ送信７ａ、第１のシリアルデータ信号線１２、第２のシリアルバスＩ／Ｆ受信部８ｂを介して、第２のシリアルデータ同期化部９ｂおよび第２のシリアル／パラレルデータ変換部１０ｂに伝送される。そして、第２のシリアルデータ同期化部９ｂでは、あらかじめパラレルデータの内容が存在しないシリアルデータからクロックを検出し、バスクロック１６ｅを作成している。次に、第２のシリアル／パラレルデータ変換部１０ｂは、バスクロック１６ｅのタイミング１８ｂ、１９ｂでシリアルデータをパラレルデータに変換する。この際、シリアルデータ信号１２ａに存在するデータの順番はあらかじめ設定されているため、順番に、リード／ライト信号１６ａ、データ信号１６ｂ、アクノリッジ信号１６ｄとしてパラレルデータとして変換される。
【００２１】
同様に、第２の外部装置１７から送信される応答であるアクノリッジ信号１６ｄは、タイミング２０ｂ、２１ｂでサンプリングされ、上記と同様の手順で変換され、タイミング２０ａ、２１ａで復元されて第１の外部装置１４へ送信される。
【００２２】
上記のように構成された実施の形態１のバス伝送装置は、バス信号上に、例えばストローブ信号が存在していなくても、一定の周期でバス上の全信号をサンプリングして送信することにより、バスのシリアル伝送が可能であり、一定の周期でサンプリングするという方式により、同期化パラレルバスの外部装置への対応が可能と成る。
【００２３】
また、一定の周期でバス上の全信号をサンプリングして送信することにより、バス上の伝送遅延はサンプリング周期とパラレル／シリアル変換およびシリアル伝送に費やす時間のみとなり、手順などのデータの作成が無く、伝送遅延は極力小さく抑えられる。更に、バスをサンプリングしてシリアル伝送し、再びシリアルからパラレルに再生するだけの方式にて行うため、手順などによるバスの制御が必要ないため、装置の設計が簡単となる。以上のようにしてバス延長を行うことができるため、外部装置間を長い距離隔てて配設しても、高速で応答性の良い通信ができ、設置も簡単で、既に設置されているシステムへの追加も容易に実現できる。
【００２４】
【発明の効果】
以上のようにこの発明によれば、第１の外部装置に接続された第１のバス延長部と、第１のバス延長部と第２の外部装置との間に接続された第２のバス延長部とを有し、第１の外部装置の複数のパラレルデータを第１および第２のバス延長部を介して第２の外部装置に送信するバス延長装置において、第１のバス延長部は、第１の外部装置から複数のパラレルデータを入力するパラレル入力部と、第１のバス延長部内の動作の基準クロックを作成する発振部と、基準クロックに同期した時点における複数のパラレルデータをサンプリングするサンプリング部と、サンプリングされた複数のパラレルデータをシリアルデータに変換するパラレル／シリアル変換部と、シリアルデータを第２のバス延長部に出力するシリアルデータ出力部とを備え、第２のバス延長部は、シリアルデータを入力するシリアルデータ入力部と、シリアルデータのクロックを検出して同期化クロックを生成する生成手段と、シリアルデータを同期化クロックに基づいてパラレルデータに変換するシリアル／パラレル変換部と、パラレルデータを第２の外部装置に出力するパラレルデータ出力部とを備えたので、外部装置間を長い距離隔てて配設しても、高速で応答性の良い通信ができ、設置も簡単となるバス伝送装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるバス伝送装置を示す構成図である。
【図２】図１に示したバス伝送装置の動作を示す図である。
【符号の説明】
１ａ  第１のバス延長部、１ｂ  第２のバス延長部、２ａ  第１の発振回路、
２ｂ  第２の発振回路、３ａ  第１の逓倍回路、３ｂ  第１の逓倍回路、
４ａ  第１のパラレルバスＩ／Ｆ、４ｂ  第２のパラレルバスＩ／Ｆ、
５ａ  第１のパラレルデータ同期化回路、
５ｂ  第２のパラレルデータ同期化回路、
６ａ  第１のパラレル／シリアル変換部、
６ｂ  第２のパラレル／シリアル変換部、
７ａ  第１のシリアルバスＩ／Ｆ送信部、
７ｂ  第２のシリアルバスＩ／Ｆ送信部、
８ａ  第１のシリアルバスＩ／Ｆ受信部、
８ｂ  第２のシリアルバスＩ／Ｆ受信部、
９ａ  第１のシリアルデータ同期化部、９ｂ  第２のシリアルデータ同期化部、
１０ａ  第１のシリアル／パラレルデータ変換部、
１０ｂ  第２のシリアル／パラレルデータ変換部、１１ａ  第１の電源、
１１ｂ  第２の電源、１２  第１のシリアルデータ信号線、
１３  第２のシリアルデータ信号線、１４  第１の外部装置、
１７  第２の外部装置。
【図１】
2004348633.tif 000003
【図２】
2004348633.tif 000004