(57)【要約】【課題】ホストデバイスからのレジスタアクセスに対して、一元化したレジスタアクセス環境を実現した通信モジュールを提供すること。【解決手段】マイコン３は、ＸＡＵＩリタイマ９によって値が更新されるＩＥＥＥレジスタ１０のコピーを所定のタイミングＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６に格納する。そして、ＭＡＣレイヤ１からの要求に応じて、マイコン３はＭＤＩＯインタフェース４を介してＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６に格納されたＩＥＥＥレジスタのコピーをＭＡＣレイヤ１へ出力する。したがって、マイコン３はレジスタの内容を一元管理することができ、ＭＡＣレイヤ１からの要求に対してレジスタの値を高速に送信することが可能となった。【選択図】        図１
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【特許請求の範囲】
【請求項１】
高速イーサネット（Ｒ）において用いられる通信モジュールであって、
物理層を制御するためのリタイマと、
前記通信モジュールの全体的な制御を行なうためのマイクロコンピュータとを含み、
前記マイクロコンピュータは、前記リタイマによって値が更新されるレジスタのコピーを所定のタイミングで格納するための記憶手段と、
ホストデバイスからの要求に応じて、前記記憶手段に格納されたレジスタのコピーを前記ホストデバイスへ出力するための入出力手段とを含む、通信モジュール。
【請求項２】
前記記憶手段はさらに、１０Ｇｂイーサネット（Ｒ）通信モジュール・マルチ・ソース・アグリーメントによって定義されるレジスタの内容を格納する、請求項１記載の通信モジュール。
【請求項３】
前記マイクロコンピュータはさらに、前記記憶手段に格納されるレジスタのコピーを所定のタイミングで書込むための不揮発性メモリを含む、請求項１または２記載の通信モジュール。
【請求項４】
高速イーサネット（Ｒ）において用いられる通信モジュールであって、
物理層を制御するためのリタイマと、
前記通信モジュールの全体的な制御を行なうための第１および第２のマイクロコンピュータとを含み、
前記第１のマイクロコンピュータは、前記リタイマによって値が更新されるレジスタのコピーを所定のタイミングで格納するための第１の記憶手段と、
ホストデバイスからの要求に応じて、前記第１の記憶手段に格納されたレジスタのコピーを前記ホストデバイスへ出力するための第１の入出力手段とを含み、前記第２のマイクロコンピュータは、１０Ｇｂイーサネット（Ｒ）通信モジュール・マルチ・ソース・アグリーメントによって定義されるレジスタの内容を格納するための第２の記憶手段と、
前記ホストデバイスからの要求に応じて、前記第２の記憶手段に格納された内容を前記ホストデバイスへ出力するための第２の入出力手段とを含む、通信モジュール。
【請求項５】
前記第１のマイクロコンピュータはさらに、前記第１の記憶手段に格納されるレジスタのコピーを所定のタイミングで書込むための第１の不揮発性メモリを含む、請求項４記載の通信モジュール。
【請求項６】
前記第２のマイクロコンピュータはさらに、前記第２の記憶手段に格納される内容を所定のタイミングで書込むための第２の不揮発性メモリを含む、請求項４または５記載の通信モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＸ４などの１０Ｇｂイーサネット（Ｒ）通信モジュールに関し、特に、ＩＥＥＥ（ｔｈｅ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ，  Ｉｎｃ．）８０２．３ａｅによって定義されているレジスタと、ＸＥＮＰＡＫ（１０（Ｘ）Ｇ  ＥｔｈｅｒＮｅｔ（Ｒ）  ｔｒａｎｓｃｅｉｖｅｒ  ＰＡｃＫａｇｅ）などの１０Ｇｂイーサネット（Ｒ）通信モジュールＭＳＡ（Ｍｕｌｔｉ  Ｓｏｕｒｃｅ  Ａｇｒｅｅｍｅｎｔ）によって定義されているレジスタとを一元管理する通信モジュールに関する。
【０００２】
【従来の技術】
近年、イーサネット（Ｒ）などのＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）が広く使用されているが、転送速度をさらに高速化した１０Ｇｂイーサネット（Ｒ）の開発が盛んに行なわれるようになってきている。
【０００３】
従来のＬＸ４  １０Ｇｂイーサネット（Ｒ）通信モジュールにおいて、ＩＥＥＥ８０２．３ａｅによって定義されているレジスタは、物理層を制御するリタイマチップ（ＸＡＵＩ（１０（Ｘ）Ｇ  Ａｔｔａｃｈｍｅｎｔ  Ｕｎｉｔ  Ｉｎｔｅｒｆａｃｅ）リタイマ）によってサポートされている。
【０００４】
これに関連する技術文献として、以下に示す非特許文献１がある。この非特許文献１には、物理層内を複数の副層（ＰＭＡ（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉａ  Ａｔｔａｃｈｍｅｎｔ）、ＰＣＳ（Ｐｈｙｓｉｃａｌ  Ｃｏｄｉｎｇ  Ｓｕｂｌａｙｅｒ）、ＸＧＸＳ（１０（Ｘ）Ｇ  ｅＸｔｅｎｓｉｏｎ  Ｓｕｂｌａｙｅｒ））に分割し、それぞれの目的に応じて符号化を行なう技術が記載されている。
【０００５】
【非特許文献１】
入門ギガビットイーサネット（Ｒ）（ネットテクノロジーラボ著、技術評論社）
【０００６】
【発明が解決しようとする課題】
しかし、上述したリタイマチップは、１０Ｇｂイーサネット（Ｒ）通信モジュールに必要とされるユーティリティ・バスであるＭＤＩＯ（Ｍｅｄｉｕｍ  Ｄｅｐｅｎｄｅｎｔ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）インタフェースを有しないため、別途ＭＤＩＯインタフェース用の周辺ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を設けなければならず、ＩＣの実装面積が広くなると共に、コストが高くなるといった問題点があった。
【０００７】
本発明は、上記問題点を解決するためになされたものであり、その目的は、ホストデバイスからのレジスタアクセスに対して、一元化したレジスタアクセス環境を実現した通信モジュールを提供することである。
【０００８】
【課題を解決するための手段】
本発明のある局面に従えば、高速イーサネット（Ｒ）において用いられる通信モジュールであって、物理層を制御するためのリタイマと、通信モジュールの全体的な制御を行なうためのマイクロコンピュータとを含み、マイクロコンピュータは、リタイマによって値が更新されるレジスタのコピーを所定のタイミングで格納するための記憶手段と、ホストデバイスからの要求に応じて、記憶手段に格納されたレジスタのコピーをホストデバイスへ出力するための入出力手段とを含む。
【０００９】
本発明の別の局面に従えば、高速イーサネット（Ｒ）において用いられる通信モジュールであって、物理層を制御するためのリタイマと、通信モジュールの全体的な制御を行なうための第１および第２のマイクロコンピュータとを含み、第１のマイクロコンピュータは、リタイマによって値が更新されるレジスタのコピーを所定のタイミングで格納するための第１の記憶手段と、ホストデバイスからの要求に応じて、第１の記憶手段に格納されたレジスタのコピーをホストデバイスへ出力するための第１の入出力手段とを含み、第２のマイクロコンピュータは、１０Ｇｂイーサネット（Ｒ）通信モジュール・マルチ・ソース・アグリーメントによって定義されるレジスタの内容を格納するための第２の記憶手段と、ホストデバイスからの要求に応じて、第２の記憶手段に格納された内容をホストデバイスへ出力するための第２の入出力手段とを含む。
【００１０】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明の第１の実施の形態における１０Ｇｂイーサネット（Ｒ）通信モジュール（以下、通信モジュールと呼ぶ。）を含んだ通信システムの概略構成を示すブロック図である。この通信システムは、通信モジュール１２と、通信モジュール１２を統括管理するＭＡＣレイヤ１とを含む。図１においては、通信モジュールが１つだけ記載されているが、通信システムには同様の構成を有する通信モジュールが複数含まれ、ＭＡＣレイヤ１はこれらの通信モジュールを統括管理する。
【００１１】
ＭＡＣレイヤ１は、シリアルバス（ＭＤＩＯバス）８を介して通信モジュール１２を制御するＭＤＩＯホスト２を含む。
【００１２】
通信モジュール１２は、ＭＡＣレイヤ１に接続される通信モジュール１２の全体的な制御を行なうマイコン３と、通信モジュール１２における通信の物理層を制御するＸＡＵＩリタイマ９とを含む。マイコン３とＸＡＵＩリタイマ９とは、Ｉ２Ｃ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｉｎｓｔｉｔｕｔｅ  ｆｏｒ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）バス１１によって接続され、データの送受信が行なわれる。
【００１３】
ＸＡＵＩリタイマ９は、図示しないＰＭＡ、ＰＣＳおよびＸＧＸＳの機能ブロックを含む。これらの機能ブロックは、ＩＥＥＥ８０２．３ａｅによって定義されるレジスタを有しており、これらのレジスタをまとめてＩＥＥＥレジスタ１０と呼ぶことにする。
【００１４】
また、マイコン３は、ＭＡＣレイヤ１内のＭＤＩＯホスト２に接続されるＭＤＩＯインタフェース４と、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）５と、フラッシュＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）７とを含む。ＳＲＡＭ５は、ＩＥＥＥレジスタ１０の内容と、ＸＥＮＰＡＫによって定義されるレジスタ（以下、ＸＥＮＰＡＫレジスタと呼ぶ。）の内容とを保持するＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６を含む。フラッシュＲＯＭ７には、マイコン３によって実行されるプログラムや、ＩＥＥＥレジスタおよびＸＥＮＰＡＫレジスタの初期値などが格納される。なお、ＳＲＡＭ５はランダムアクセスが可能な他の高速記憶媒体であってもよく、フラッシュＲＯＭ７は通信モジュール１２の電源がオフされてもデータを保持することができる他の不揮発性メモリであってもよい。
【００１５】
図２は、本発明の第１の実施の形態におけるＩＥＥＥレジスタおよびＸＥＮＰＡＫレジスタの内容の一例を示す図である。図２においては、左から順にＩＥＥＥ８０２．３ａｅおよびＸＥＮＰＡＫによって定義されているレジスタ、ＳＲＡＭ５に展開されたＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６、フラッシュＲＯＭ、およびＩＥＥＥ８０２．３ａｅおよびＸＥＮＰＡＫによって定義される各レジスタのうち機能の制約からハードウェアで実現されたレジスタを示している。
【００１６】
ＩＥＥＥ８０２．３ａｅによって定義されるレジスタは、デバイス１（ＰＣＳ）のレジスタと、デバイス３（ＰＭＡ）のレジスタと、デバイス４（ＸＧＸＳ）のレジスタとを含む。たとえば、デバイス１のレジスタ１．１〜１．７は、ＳＲＡＭ５のアドレス００１０１ｈ〜００１０７ｈにマッピングされ、フラッシュＲＯＭ７のアドレスＦＣ１０１ｈ〜ＦＣ１０７ｈにマッピングされる。
【００１７】
ＸＥＮＰＡＫによって定義されるレジスタは、ＮＶＲ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｒｅｇｉｓｔｅｒｓ）と、ＬＡＳＩ（Ｌｉｎｋ  Ａｌａｒｍ  Ｓｔａｔｕｓ  Ｉｎｔｅｒｒｕｐｔ）レジスタと、ＤＯＭ（Ｄｉｇｉｔａｌ  Ｏｐｔｉｃａｌ  Ｍｏｎｉｔｏｒｉｎｇ）レジスタと、Ｆｕｎｃｔｉｏｎレジスタとを含む。たとえば、ＮＶＲの０ｘ８００１〜０ｘ８００６は、ＳＲＡＭ５のアドレス００５０１ｈ〜００５０６ｈにマッピングされ、フラッシュＲＯＭ７のアドレスＦＣ５０１ｈ〜ＦＣ５０６ｈにマッピングされる。
【００１８】
通信モジュール１２の起動時において、マイコン３はフラッシュＲＯＭ７からＩＥＥＥレジスタの初期値を読出し、Ｉ２Ｃバス１１を介してＩＥＥＥレジスタ１０にロードする。また、通信モジュール１２の動作時において、ＸＡＵＩリタイマ９はＩＥＥＥレジスタ１０の内容を更新するので、マイコン３は定期的または任意のタイミングでＩＥＥＥレジスタ１０の内容をＩ２Ｃバス１１を介して読込み、ＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６に展開する。
【００１９】
また、マイコン３は、マイコン３に内蔵された図示しないＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｖｅｒｔｅｒ）やＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）などの周辺機能を制御して、ＸＥＮＰＡＫによって定められたＤＯＭ機能を実現し、その結果をＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６に格納する。同様に、マイコン３はプログラムを実行することによって、ＸＥＮＰＡＫによって定められたＮＶＲ機能、ＬＡＳＩ機能などを実現し、その結果をＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６に格納する。
【００２０】
また、ＭＡＣレイヤ１内のＭＤＩＯホスト２から、ＭＤＩＯインタフェース４を介してレジスタアクセス要求があった場合には、マイコン３はＭＤＩＯホスト２から指定されたデバイスＩＤ（１，３，４，３０／３１）に応じてＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６の内容を読出し、ＭＤＩＯインタフェース４を介してＭＤＩＯホスト２へ送信する。なお、デバイスＩＤ３０／３１は、ＸＥＮＰＡＫによって定義されるレジスタを示している。
【００２１】
ＭＡＣレイヤ１からの要求に応じてレジスタの内容を返す場合に、ＩＥＥＥ８０２．３ａｅによって定義されるＭＤＩＯインタフェース規格で定められた応答速度を実現するための構成が必要となる。本実施の形態においては、マイコン３がＭＡＣレイヤ１からのレジスタアクセス要求に応じてＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６の内容を読出してＭＡＣレイヤ１に返すので、ターンアラウンド時間内にレジスタの内容をＭＡＣレイヤ１に返すことができる。
【００２２】
また、マイコン３は、ＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６の内容を、定期的または任意のタイミングでフラッシュＲＯＭ７のＩＥＥＥ／ＸＥＮＰＡＫレジスタの初期値が格納される領域に書込む。
【００２３】
以上説明したように、本実施の形態における通信モジュールによれば、ＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６にＩＥＥＥレジスタおよびＸＥＮＰＡＫレジスタの内容を保持し、ＭＡＣレイヤ１からの要求に応じてＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６の内容をＭＡＣレイヤ１に返すようにしたので、ＭＡＣレイヤ１からのレジスタアクセスに対して一元化したレジスタアクセス環境を提供することが可能となった。
【００２４】
また、従来ターンアラウンド時間に拘束されていたため専用のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＤＯＭ用コントローラなどを用いて通信モジュールを構成していたが、マイコン３を用いつつもターンアラウンド時間内にレジスタの内容をＭＡＣレイヤ１に返すことができるようになったので、ＸＡＵＩリタイマ９以外の構成をマイコン３によって実現することが可能となり、通信モジュール１２に搭載されるデバイスの実装面積およびコストを大幅に削減することが可能となった。
【００２５】
また、ＬＸ４以外の１０Ｇｂイーサネット（Ｒ）通信モジュールにおいても、ＩＥＥＥ８０２．３ａｅによって定義されるレジスタおよびＸＥＮＰＡＫなどの１０Ｇｂイーサネット（Ｒ）通信モジュールＭＳＡによって定義されるレジスタは、物理層を制御するＰＨＹチップによってサポートされるため、仕様変更などがあった場合には、ＰＨＹチップの設計変更が余儀なくされる。しかし、本実施の形態においてはマイコン３がＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６に各レジスタの内容を保持するようにしたので、ＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６に格納されるレジスタの追加や、プログラムの変更などによって短時間で仕様変更に対応することが可能となった。
【００２６】
さらには、マイコン３は、ＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ６の内容を、定期的または任意のタイミングでフラッシュＲＯＭ７のＩＥＥＥ／ＸＥＮＰＡＫレジスタの初期値が格納される領域に書込むようにしたので、各レジスタの初期データの更新やバックアップが容易に行なえるようになった。
【００２７】
（第２の実施の形態）
図３は、本発明の第２の実施の形態における通信モジュールを含んだ通信システムの概略構成を示すブロック図である。図１に示す第１の実施の形態における通信モジュールと比較して、マイコン３が２つ設けられている点が異なる。本実施の形態における２つのマイコンの参照符号を３Ａおよび３Ｂとして説明する。
【００２８】
マイコン３Ａは、ＭＡＣレイヤ１内のＭＤＩＯホスト２に接続されるＭＤＩＯインタフェース４Ａと、ＳＲＡＭ５Ａと、フラッシュＲＯＭ７Ａとを含む。ＳＲＡＭ５Ａは、ＩＥＥＥレジスタ１０の内容を保持するＩＥＥＥ仮想レジスタ６Ａを含む。フラッシュＲＯＭ７Ａには、マイコン３Ａによって実行されるプログラムや、ＩＥＥＥレジスタの初期値などが格納される。なお、ＳＲＡＭ５Ａはランダムアクセスが可能な他の高速記憶媒体であってもよく、フラッシュＲＯＭ７Ａは通信モジュール１２の電源がオフされてもデータを保持することができる他の不揮発性メモリであってもよい。
【００２９】
マイコン３Ｂは、プログラムを実行することによってＸＥＮＰＡＫによって定義される機能を実現すると共に、ＭＡＣレイヤ１内のＭＤＩＯホスト２に接続されるＭＤＩＯインタフェース４Ｂと、ＳＲＡＭ５Ｂと、フラッシュＲＯＭ７Ｂとを含む。ＳＲＡＭ５Ｂは、ＸＥＮＰＡＫによって定義されるレジスタの内容を保持するＸＥＮＰＡＫ仮想レジスタ６Ｂを含む。フラッシュＲＯＭ７Ｂには、マイコン３Ｂによって実行されるプログラムや、ＸＥＮＰＡＫレジスタの初期値などが格納される。なお、ＳＲＡＭ５Ｂはランダムアクセスが可能な他の高速記憶媒体であってもよく、フラッシュＲＯＭ７Ｂは通信モジュール１２の電源がオフされてもデータを保持することができる他の不揮発性メモリであってもよい。
【００３０】
図４は、本発明の第２の実施の形態におけるＩＥＥＥレジスタおよびＸＥＮＰＡＫレジスタの内容の一例を示す図である。図４（ａ）および図４（ｂ）においては、左から順にＩＥＥＥ８０２．３ａｅまたはＸＥＮＰＡＫによって定義されているレジスタと、ＳＲＡＭ５Ａまたは５Ｂに展開されたＩＥＥＥ仮想レジスタ６ＡまたはＸＥＮＰＡＫ仮想レジスタ６Ｂと、フラッシュＲＯＭ７Ａまたは７Ｂと、ＩＥＥＥ８０２．３ａｅまたはＸＥＮＰＡＫによって定義される各レジスタのうち機能の制約からハードウェアで実現されたレジスタとを示している。
【００３１】
図４（ａ）に示すように、ＩＥＥＥ８０２．３ａｅによって定義されるレジスタは、デバイス１（ＰＣＳ）のレジスタと、デバイス３（ＰＭＡ）のレジスタと、デバイス４（ＸＧＸＳ）のレジスタとを含む。たとえば、デバイス１のレジスタ１．１〜１．７は、ＳＲＡＭ５のアドレス００１０１ｈ〜００１０７ｈにマッピングされ、フラッシュＲＯＭ７のアドレスＦＣ１０１ｈ〜ＦＣ１０７ｈにマッピングされる。
【００３２】
図４（ｂ）に示すように、ＸＥＮＰＡＫによって定義されるレジスタは、ＮＶＲと、ＬＡＳＩレジスタと、ＤＯＭレジスタと、Ｆｕｎｃｔｉｏｎレジスタとを含む。たとえば、ＮＶＲの０ｘ８００１〜０ｘ８００６は、ＳＲＡＭ５のアドレス００５０１ｈ〜００５０６ｈにマッピングされ、フラッシュＲＯＭ７のアドレスＦＣ５０１ｈ〜ＦＣ５０６ｈにマッピングされる。
【００３３】
通信モジュール１２の起動時において、マイコン３ＡはフラッシュＲＯＭ７ＡからＩＥＥＥレジスタの初期値を読出し、Ｉ２Ｃバス１１を介してＩＥＥＥレジスタ１０にロードする。また、通信モジュール１２の動作時において、ＸＡＵＩリタイマ９はＩＥＥＥレジスタ１０の内容を更新するので、マイコン３Ａは定期的または任意のタイミングでＩＥＥＥレジスタ１０の内容をＩ２Ｃバス１１を介して読込み、ＩＥＥＥ仮想レジスタ６Ａに展開する。
【００３４】
マイコン３Ｂは、マイコン３Ｂに内蔵された図示しないＡＤＣやＤＡＣなどの周辺機能を制御して、ＸＥＮＰＡＫによって定められたＤＯＭ機能を実現し、その結果をＸＥＮＰＡＫ仮想レジスタ６Ｂに格納する。同様に、マイコン３Ｂはプログラムを実行することによって、ＸＥＮＰＡＫによって定められたＮＶＲ機能、ＬＡＳＩ機能などを実現し、その結果をＸＥＮＰＡＫ仮想レジスタ６Ｂに格納する。
【００３５】
また、ＭＡＣレイヤ１内のＭＤＩＯホスト２から、ＭＤＩＯインタフェース４を介してレジスタアクセス要求があった場合には、ＭＤＩＯホスト２から指定されたデバイスＩＤ（１，３，４，３０／３１）に応じて、マイコン３Ａまたは３ＢがＩＥＥＥ仮想レジスタ６ＡまたはＸＥＮＰＡＫ仮想レジスタ６Ｂの内容を読出し、ＭＤＩＯインタフェース４Ａまたは４Ｂを介してＭＤＩＯホスト２へ送信する。
【００３６】
また、マイコン３Ａおよび３Ｂは、ＩＥＥＥ仮想レジスタ６ＡおよびＸＥＮＰＡＫ仮想レジスタ６Ｂの内容を、定期的または任意のタイミングでフラッシュＲＯＭ７Ａまたは７ＢのＩＥＥＥレジスタまたはＸＥＮＰＡＫレジスタの初期値が格納される領域に書込む。
【００３７】
以上説明したように、本実施の形態における通信モジュールによれば、第１の実施の形態において説明した効果に加えて、マイコン３Ａおよび３ＢがそれぞれＩＥＥＥ仮想レジスタ６ＡおよびＸＥＮＰＡＫ仮想レジスタ６Ｂの内容を管理するようにしたので、それぞれの処理負担を軽減することができ、通信モジュールにおける監視、制御、管理などをより緻密に行なうことが可能となった。
【００３８】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００３９】
【発明の効果】
本発明のある局面によれば、マイクロコンピュータ内の記憶手段が、リタイマによって値が更新されるレジスタのコピーを所定のタイミングで格納するので、マイクロコンピュータはレジスタの内容を一元管理することができ、ホストデバイスからの要求に対してレジスタの値を高速に送信することが可能となった。
【００４０】
本発明の別の局面によれば、第１のマイクロコンピュータ内の第１の記憶手段および第２のマイクロコンピュータ内の第２の記憶手段がそれぞれ、リタイマによって値が更新されるレジスタのコピーおよび１０Ｇｂイーサネット（Ｒ）通信モジュールＭｕｌｔｉ  Ｓｏｕｒｃｅ  Ａｇｒｅｅｍｅｎｔによって定義されるレジスタの内容を格納するので、マイクロコンピュータはレジスタの内容を一元管理することができ、ホストデバイスからの要求に対してレジスタの値を高速に送信することが可能になると共に、第１のマイクロコンピュータおよび第２のマイクロコンピュータの処理負担を軽減することが可能となった。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における通信モジュールを含んだ通信システムの概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態におけるＩＥＥＥレジスタおよびＸＥＮＰＡＫレジスタの内容の一例を示す図である。
【図３】本発明の第２の実施の形態における通信モジュールを含んだ通信システムの概略構成を示すブロック図である。
【図４】本発明の第２の実施の形態におけるＩＥＥＥレジスタおよびＸＥＮＰＡＫレジスタの内容の一例を示す図である。
【符号の説明】
１  ＭＡＣレイヤ、２  ＭＤＩＯホスト、３  マイコン、４，４Ａ，４Ｂ  ＭＤＩＯインタフェース、５，５Ａ，５Ｂ  ＳＲＡＭ、６  ＩＥＥＥ／ＸＥＮＰＡＫ仮想レジスタ、６Ａ  ＩＥＥＥ仮想レジスタ、６Ｂ  ＸＥＮＰＡＫ仮想レジスタ、７，７Ａ，７Ｂ  フラッシュＲＯＭ、８  ＭＤＩＯバス、９  ＸＡＵＩリタイマ、１０  ＩＥＥＥレジスタ、１１  Ｉ２Ｃバス、１２  通信モジュール。
【図１】
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【図２】
2004297682.tif 000004
【図３】
2004297682.tif 000005
【図４】
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