(57)【要約】【課題】電源から負荷へ電力供給する際に過大な突入電流が負荷に流れないようにすることを構造簡単、かつ安価に実現する。【解決手段】電源２から負荷３への開閉自在な電流通路６に設けられ、かつ負荷３への突入電流を抑制する突入電流抑制回路１において、直列接続された突入電流抑制用抵抗９及び正特性サーミスタ８と、電流通路６の導通・遮断の各動作を行う半導体素子７とを電流通路６に並列に設け、正特性サーミスタ８の両端間電圧に基づいて半導体素子７の動作を制御している。【選択図】  図１
2004304875.tif 000002
【特許請求の範囲】
【請求項１】
電源から負荷への開閉自在な電流通路に設けられ、かつ前記負荷への突入電流を抑制する突入電流抑制回路において、
直列接続された突入電流抑制用抵抗及び正特性サーミスタと、前記電流通路の導通・遮断の各動作を行う半導体素子とを前記電流通路に並列に設け、前記正特性サーミスタの両端間電圧に基づいて前記半導体素子の前記動作を制御している、ことを特徴とする突入電流抑制回路。
【請求項２】
請求項１に記載の突入電流抑制回路において、
前記突入電流抑制用抵抗として負特性サーミスタを用いている、ことを特徴とする突入電流抑制回路。
【請求項３】
請求項１または２に記載の突入電流抑制回路において、
前記半導体素子としてバイポーラトランジスタを用いている、ことを特徴とする突入電流抑制回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源側と負荷側との間の電流通路に設けられ、電源スイッチがオンされたときの過大な突入電流を抑制する突入電流抑制回路に関する。
【０００２】
【従来の技術】
例えばＤＣＤＣコンバータなどの電源から負荷に電力供給できるように、図５を参照して、電源２０、回路の開閉を行う電源スイッチ（リレーなどでもよい）２１、過電流制限用のヒューズ２２、負荷２３が直列に接続された回路２４がある。この回路２４において、負荷２３がランプ、電動モータ、コンデンサ等のように非常に小さなインピーダンスの負荷である場合、その負荷２３へ電力供給するため電源スイッチ２１をオンすると、そのオン時においては、図６に示すように、定常時の電流よりも過大な突入電流が一時的に流れるおそれがある。例えば、コンデンサの場合、コンデンサへの電流チャージの際突入電流が流れ、ランプの場合、フィラメントの温度が上昇する前に突入電流が流れる。この突入電流は機器の寿命を短くしたり、ヒューズを溶断したりするという不具合発生の問題がある。
【０００３】
このため、電源スイッチ２１をオンした時の一時的な過大な突入電流を抑制するものとして、従来においては、図７を参照して、電源２０と負荷２３との間に比較的高い抵抗値の突入電流抑制用の抵抗素子２５を接続したもの（特許文献１参照）や、図８を参照して、電源と負荷との間に負特性サーミスタ２６を接続したもの（特許文献２参照）が提案されていた。
【０００４】
【特許文献１】
特許第３２６９３７７号公報（第２頁、第３頁、図１）
【特許文献２】
実公平１−２５４５号公報（全頁、第３図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の前者の場合、抵抗素子２５を負荷２３に直列に接続するものであるから、負荷２３への電流供給が安定したときの定常電流に対してもその抵抗素子２５により電圧降下や電力の無駄な消費が生じ、その分負荷２３へ供給可能な電力が少なくなるという問題がある。また、上記従来の後者の場合、電流が流れることによる発熱によって抵抗値が低下する負特性サーミスタ２６により、突入電流に対しては大きな抵抗値で負荷２３への過大な突入電流を抑制でき、定常電流が流れるときには発熱により負特性サーミスタ２６の抵抗値が低下していることによって無駄な電圧降下や電力の無駄な消費などを生じないように図っている。しかしながら、この場合、負特性サーミスタ２６の発熱を利用してその抵抗値を低下させることを利用しているため、負特性サーミスタ２６の素子温度により流し続けることのできる定常電流が制限される。したがって、このように定常電流が制限され、大きな定常電流を流すことができないため、電力消費の大きな負荷２３に対して利用を図ることが制限されるものであった。
【０００６】
これらの問題点を解決するため改善を図ったものとして、図９に示す回路が提案されている。図９を参照して、電源２０と負荷２３との間に電流制限用の抵抗素子２５を接続するとともに、この抵抗素子２５と並列に電磁リレー２７のａ接点のスイッチ回路とを接続し、この電磁リレー２７の励磁コイルを作動させる制御回路２８を設けている。この回路では、電源スイッチ２１をオン状態に切り換えた時点から定常電流が負荷２３に安定して供給されるようになる所定時間経過するまでの間、電磁リレー２７をオフ状態のままにして、電源２０からの電流Ｉが抵抗素子２５を介して負荷２３に供給されるようにしている。このため、電源スイッチ２１をオンした時点での過大な突入電流が流れるときには抵抗素子２５により制限された状態で負荷２３に電流が供給され、その後、安定した定常電流が供給されるときには抵抗素子２５による電圧降下が抑制されるようこの抵抗素子２５と並列に接続されている電磁リレー２７のスイッチ回路がオンされこの導電性の高いスイッチ回路を通して負荷に電流が供給される。しかしながら、この場合においても、電磁リレー２７やその電磁リレー２７を制御するための制御回路２８などを別途設ける必要があるため、部品点数が増えるなどのコスト高となったり、また回路基板上での占有面積が大きくなるため小型化が困難となったりするという問題がある。
【０００７】
そこで、本発明は、電源から負荷へ電力供給する際に過大な突入電流が負荷に流れないようにするという解決すべき課題に対して、安価でかつ簡便な構造を用いて実現することを目的としている。
【０００８】
【課題を解決するための手段】
本発明に係る突入電流抑制回路は、電源から負荷への開閉自在な電流通路に設けられ、かつ前記負荷への突入電流を抑制する突入電流抑制回路において、直列接続された突入電流抑制用抵抗及び正特性サーミスタと、前記電流通路の導通・遮断の各動作を行う半導体素子とを前記電流通路に並列に設け、前記正特性サーミスタの両端間電圧に基づいて前記半導体素子の前記動作を制御していることを特徴とする。
【０００９】
ここで、突入電流とは、電源と負荷とが接続される回路を開閉自在なスイッチング手段でオン状態に切り換えたときに、通常よりも過大な値で一時的に回路を流れる電流のことである。また、電源は例えばＤＣＤＣコンバータや、電池などの直流電源である。
【００１０】
本発明によれば、電源から負荷へ電流供給する回路を閉じるよう電源スイッチをオンした時点では正特性サーミスタの抵抗値は小さく、電源からの電流は正特性サーミスタ及びこれに直列な突入電流抑制用抵抗に流れ、半導体素子にはほとんど電流が流れない。よって、そのオン時には、正特性サーミスタと突入電流抑制用抵抗とのそれぞれの抵抗により電圧降下するので、特に突入電流抑制用抵抗の比較的大きな抵抗値により負荷へ流れる電流値も制限される。その後発熱による温度上昇により正特性サーミスタの抵抗値が上昇していくと、半導体素子へ流れる電流が増加し、半導体素子をオン状態に切り換える。その切り換えによって、半導体素子は導通状態となるため、電源からの電流は正特性サーミスタや突入電流抑制用抵抗よりも半導体素子を流れることになり、負荷に対しては電圧降下のほとんどない状態で電流が流れることになる。また、半導体素子は、比較的大電流を流すことができるので、定常状態であっても負荷への電流が小さく制限されることがない。
【００１１】
本発明は、好ましくは、前記突入電流抑制用抵抗として負特性サーミスタを用いている。この場合、電源オン時においては負特性サーミスタは高い抵抗値を有するものとなっているので、電源オン時に正特性サーミスタの抵抗値とともにその負特性サーミスタの抵抗値により電流が負荷に流れるのを制限することになり、大きな電流が負荷に不当に流れることを抑制する。
【００１２】
本発明は、好ましくは、前記半導体素子としてバイポーラトランジスタを用いている。この場合、負荷への供給可能な電流値を比較的大きなものにすることができる。
【００１３】
【発明の実施の形態】
以下、本発明の詳細を図面に示す実施の形態に基づいて説明する。図１は、本発明に係る実施形態の突入電流抑制回路を含む回路図である。
【００１４】
図１を参照して、この突入電流抑制回路１は、例えばＤＣＤＣコンバータや電池などの直流電源である電源２と、例えば電動モータなどの負荷３とを接続する回路中に接続されるものである。この回路は、電源２と負荷３とを接続する回路中に人為操作可能な電源スイッチ４、ヒューズ５、負荷３、および、突入電流抑制回路１とを含む構成となっている。負荷３は、例えば、ランプ、電動モータ、コンデンサ等であって、少なくとも電力供給開始時にはそのインピーダンスが小さい負荷である。
【００１５】
突入電流抑制回路１は、直流電源２から負荷３への電流通路６のうち、ヒューズ５と負荷３との間に接続されている。この突入電流抑制回路１は、バイポーラトランジスタから成る半導体素子としてのトランジスタ７と、正特性サーミスタ（ＰＴＣサーミスタ）８及び電流を制限する突入電流抑制用抵抗９を直列接続したものとを並列に接続し、トランジスタ７のエミッタがヒューズ５の負荷側端及び正特性サーミスタ８の一端と接続され、コレクタが負荷３の一端及び突入電流抑制用抵抗９の一端に接続されている。また、ｐｎｐ型のトランジスタ７のベースは抵抗１０を介して正特性サーミスタ８及び突入電流抑制用抵抗９の他端に接続されている。
【００１６】
この構成により、負荷３へ電流供給するため、電源スイッチ４をオフ状態からオン状態に切り換えると、このオン状態に切り換えた近時においては、正特性サーミスタ８は発熱による温度上昇がほとんどなくその抵抗値（ＲＰ）はきわめて小さいので電源２からの電流（Ｉ）はこの正特性サーミスタ８及び突入電流抑制用抵抗９を流れることになり、トランジスタ７のエミッタ−コレクタ間にはほとんど流れない。
【００１７】
したがって、電源スイッチ４をオンした直後はトランジスタ７を介した負荷３への電流供給が抑制され、正特性サーミスタ８及び突入電流抑制用抵抗９を通して負荷３へ電流供給される。このとき、突入電流抑制用抵抗９によって比較的大きく電圧降下するので、負荷３に過大な突入電流が供給されないようになっている。電源スイッチ４をオンしてからの電流供給により、正特性サーミスタ８は発熱することで温度上昇しその抵抗値が増大していく。この正特性サーミスタ８の抵抗値の上昇に伴い、正特性サーミスタ８の端子間電圧が上昇するので、トランジスタ７のエミッタ−ベース間の電圧が上昇する。このエミッタ−ベース間の電圧上昇に伴いベース電流（Ｉｂ）が増加することにより、所定以上のベース電流値となると、トランジスタ７のエミッタ−コレクタ間が導通状態に切り換わり、電源２からの供給電流（Ｉ）がほとんど電圧降下することなくトランジスタ７を通して負荷３に供給されるようになる。なお、トランジスタ７を通して負荷３へ電流供給する状態に切り換わるタイミングは、負荷３のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から安定した定常電流が流れる状態になっているときに設定される。
【００１８】
次に、本発明の別の実施の形態について、図２に基づいて説明する。なお、図１に示した実施の形態と同様の構造については説明を省略するとともに、同一符号を付す。
【００１９】
図２を参照して、正特性サーミスタ８と直列に接続される突入電流抑制用抵抗として、通常の抵抗素子に替えて負特性サーミスタ（ＮＴＣサーミスタ）１１を設けている。
【００２０】
この構成により、電源スイッチ４をオンした直後はｐｎｐ型のトランジスタ７を介した負荷３への電流供給が抑制され、正特性サーミスタ８及び負特性サーミスタ１１を通して負荷３へ電流供給される。このとき、負特性サーミスタ１１ではほとんど発熱しておらずその抵抗値が大きいことによって比較的大きく電圧降下するので、負荷３に過大な突入電流が供給されないようになっている。電源スイッチ４をオンしてからの電流供給により、正特性サーミスタ８は発熱することで温度上昇しその抵抗値が増大していく。なお、負特性サーミスタ１１も発熱による温度上昇によりその抵抗値は減少していくが正特性サーミスタ８の抵抗増加の割合よりも抵抗減少の割合が小さく設定されている。正特性サーミスタ８の抵抗値の上昇に伴い、正特性サーミスタ８の端子間電圧が上昇するので、トランジスタ７のエミッタ−ベース間の電圧が上昇する。このエミッタ−ベース間の電圧上昇に伴いベース電流（Ｉｂ）が増加することにより、所定以上のベース電流値となると、トランジスタ７のエミッタ−コレクタ間が導通状態に切り換わり、電源２からの供給電流（Ｉ）がほとんど電圧降下することなくトランジスタ７を通して負荷３に供給されるようになる。なお、トランジスタ７を通して負荷３へ電流供給する状態に切り換わるタイミングは、負荷３のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から安定した定常電流が流れる状態になっているときに設定される。
【００２１】
本発明は、上述の実施の形態に限定されず、種々な変形が可能である。
【００２２】
（１）上記図１，図２に示した突入電流抑制回路１では、ｐｎｐ型のトランジスタを用いた実施の形態を例示したが、図３，図４に示すように、ｎｐｎ型トランジスタを用いて突入電流抑制回路１を構成してもよい。
【００２３】
図３の場合、半導体素子としてのトランジスタ１２のコレクタが電源側に接続され、エミッタが負荷３側に接続される。そして、コレクタ−ベース間に突入電流抑制用抵抗１３と抵抗１４とが接続され、突入電流抑制用抵抗１３と負荷３との間に正特性サーミスタ１５が接続されている。
【００２４】
図３の構成によれば、電源スイッチ２をオンした直後では、正特性サーミスタ１４の抵抗値が小さいため、トランジスタ１２のベース−エミッタ間の電圧は小さく、ベース電流（Ｉｂ）がほとんど流れないのでトランジスタ１２は導通状態でなく、このため、突入電流抑制用抵抗１２及び正特性サーミスタ１５を通して負荷３へ電流が供給される。そのとき、突入電流抑制用抵抗１３の抵抗値が比較的大となっているため、突入電流抑制用抵抗１３による電圧降下が大きくなって、負荷３への突入電流が抑制されることになる。電流供給に伴い正特性サーミスタ１５が発熱して温度上昇することにより正特性サーミスタ１５の抵抗値が増大していくと、トランジスタ１２のベース−エミッタ間の電圧は上昇するので、ベース電流（Ｉｂ）が増大する。このベース電流（Ｉｂ）が所定値以上になるとトランジスタ１２のコレクタ−エミッタ間が導通状態に切り換わり、それによって、電源１からの電流がトランジスタ１２を介して負荷３に電圧降下がほとんどない状態で供給される。
【００２５】
図４の場合、半導体素子としてのトランジスタ１２のコレクタが電源側に接続され、エミッタが負荷３側に接続される。そして、コレクタ−ベース間に負特性サーミスタ１６と抵抗１４とが接続され、突入電流抑制用抵抗１３と負荷３との間に正特性サーミスタ１５が接続されている。
【００２６】
この構成によれば、電源スイッチ２をオンした直後では、正特性サーミスタ１５の抵抗値が小さいため、トランジスタ１２のベース−エミッタ間の電圧は小さく、ベース電流がほとんど流れないのでトランジスタ１２は導通状態でなく、このため、負特性サーミスタ１６及び正特性サーミスタ１５を通して負荷３へ電流が供給される。そのとき、ほとんど温度上昇していないことで負特性サーミスタ１６の抵抗値が比較的大となっているため、負特性サーミスタ１６による電圧降下が大きくなって、負荷３への突入電流が抑制されることになる。電流供給に伴い正特性サーミスタ１５が発熱して温度上昇することにより正特性サーミスタ１４の抵抗値が増大していくと、トランジスタ１２のベース−エミッタ間の電圧は上昇するので、ベース電流（Ｉｂ）が増大する。このベース電流（Ｉｂ）が所定値以上になるとトランジスタ１２のコレクタ−エミッタ間が導通状態に切り換わり、それによって、電源１からの電流がトランジスタ１２を介して負荷３に電圧降下がほとんどない状態で供給される。
【００２７】
（２）  本発明に係る突入電流抑制回路に用いられている半導体素子としては、バイポーラ型トランジスタに限定されるものではなく、ＦＥＴなど各種の半導体素子を採用できる。
【００２８】
（３）本発明に係る突入電流抑制回路はユニット化されて単一の回路部品に構成されてもよい。
【００２９】
【発明の効果】
以上説明したように、本発明によれば、電源から負荷へ電流供給する回路を閉じるよう電源スイッチをオンした時点では正特性サーミスタの抵抗値は小さく、電源からの電流は正特性サーミスタ及びこれに直列な突入電流抑制用抵抗に流れ、半導体素子にはほとんど電流が流れない。よって、そのオン時には、正特性サーミスタと突入電流抑制用抵抗とのそれぞれの抵抗により電圧降下するので、特に突入電流抑制用抵抗の比較的大きな抵抗値により負荷へ流れる電流値も制限される。その後発熱による温度上昇により正特性サーミスタの抵抗値が上昇していくと、半導体素子へ流れる電流が増加し、半導体素子をオン状態に切り換える。その切り換えによって、半導体素子は導通状態となるため、電源からの電流は正特性サーミスタや突入電流抑制用抵抗よりも半導体素子を流れることになり、負荷に対しては電圧降下のほとんどない状態で電流が流れることになる。また、半導体素子は、比較的大電流を流すことができるので、負荷への電流が定常状態であっても小さく制限されることがない。
【図面の簡単な説明】
【図１】本発明の実施形態に係る突入電流抑制回路を含む回路図
【図２】本発明の別の実施形態に係る突入電流抑制回路を含む回路図
【図３】本発明の別の実施形態に係る突入電流抑制回路を含む回路図
【図４】本発明の別の実施形態に係る突入電流抑制回路を含む回路図
【図５】負荷に電力供給する回路において電流抑制回路の無い回路を示す回路図
【図６】図５に示す回路において電源投入後の突入電流などを示す図
【図７】従来の突入電流抑制回路の一例を示す回路図
【図８】従来の突入電流抑制回路の他の例を示す回路図
【図９】従来の突入電流抑制回路のさらに他の例を示す回路図
【符号の説明】
１    突入電流抑制回路
２    電源
３    負荷
６    電流通路
７    半導体素子（トランジスタ）
８    正特性サーミスタ
９    突入電流抑制用抵抗
【図１】
2004304875.tif 000003
【図２】
2004304875.tif 000004
【図３】
2004304875.tif 000005
【図４】
2004304875.tif 000006
【図５】
2004304875.tif 000007
【図６】
2004304875.tif 000008
【図７】
2004304875.tif 000009
【図８】
2004304875.tif 000010
【図９】
2004304875.tif 000011