(57)【要約】【課題】２つのフリップ・フロップの出力信号がクリアされるまでの遅延時間によって両出力に現れる余分な成分を取り除き、それによって生じる種々の問題を解決すること。【解決手段】本発明にかかる位相比較回路Ｄにおいては、比較対象の２つの入力信号が、それぞれ入力される第１と第２のフリップ・フロップ１ａ，１ｂと、前記２つのフリップ・フロップから出力されるそれぞれの出力信号を論理積処理して前記２つのフリップ・フロップをクリアするクリア用の論理積処理回路２と、前記２つのフリップ・フロップから出力されるそれぞれの出力信号を排他的論理和処理する排他的論理和処理回路３と、前記排他的論理和処理回路から出力される信号を、前記２つのフリップ・フロップの出力信号とそれぞれ論理積処理して出力する第１と第２の論理積処理回路４ａ，４ｂとを備えた。【選択図】            図１
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【特許請求の範囲】
【請求項１】
比較対象の２つの入力信号が、それぞれ入力される第１と第２のフリップ・フロップと、
前記２つのフリップ・フロップから出力されるそれぞれの出力信号を論理積処理して前記２つのフリップ・フロップをクリアするクリア用の論理積処理回路と、
前記２つのフリップ・フロップから出力されるそれぞれの出力信号を排他的論理和処理する排他的論理和処理回路と、
前記排他的論理和処理回路から出力される信号を、前記２つのフリップ・フロップの出力信号とそれぞれ論理積処理して出力する第１と第２の論理積処理回路とを備えたことを特徴とする位相比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２系列のパルス信号間の位相差を検出する回路に関するものである。
【０００２】
【従来の技術】
２系列のパルス信号間の位相差を検出する回路としては、従来より、図３に示したような一般的な回路が知られている。（例えば、特許文献１参照）
【０００３】
【特許文献１】
特開平１１−７４７３４号公報
【０００４】
図３は、一対のＤフリップ・フロップ１０ａ，１０ｂと、フリップ・フロップ１０ａ，１０ｂの出力信号をリセットするために使用されるＡＮＤゲート２０とを含む従来技術の位相比較器１０を示す。各フリップ・フロップ１０ａ，１０ｂは、比較対象の入力信号Ａ，Ｂを受け取る。
位相が進んだ方の入力信号、たとえば入力信号Ａの立ち上がりエッジが、図４に示したように、対応するフリップ・フロップ１０ａの出力信号Ｑ１を”ハイ”状態にセットする。
次に、位相が遅れた方の入力信号、たとえば入力信号Ｂの立上りエッジが、第２のフリップ・フロップ１０ｂの出力信号Ｑ２を”ハイ”状態にセットする。
これによって、２つのフリップ・フロップ１０ａ，１０ｂの出力信号Ｑ１，Ｑ２が、共に”ハイ”状態に遷移するので、ＡＮＤゲート２０の出力が”ハイ”状態になって、フリップ・フロップ１０ａ，１０ｂのクリア入力端子ＣＬにクリア信号が入力される。
【０００５】
【発明が解決しようとする課題】
しかしながら、フリップ・フロップ１０ａ，１０ｂのそれぞれにおける、クリア信号が入力されてから、実際に出力信号Ｑ１，Ｑ２がクリア（リセット）されるまでには若干の遅延時間（図４における遅延時間τ）を要する。
このように、出力信号Ｑ１，Ｑ２のパルス幅が遅延時間τだけ長くなっても、出力信号Ｑ１，Ｑ２のパルス幅の差（図４に示した差Ｔ）は、入力信号の位相差に応じたパルス幅となるので、出力信号の線形性は保たれるが、この遅延時間τのパルス幅の成分が両方の出力信号Ｑ１，Ｑ２に、余分に付加されたことになるので、以下のような問題が発生する。
【０００６】
即ち、例えば、前記位相比較器を、図５に示したようなＰＬＬ回路（ＶＣＯ、分周器、位相比較器、チャージポンプ、ＬＰＦを含んだ構成）において使用した場合に、次のような問題が発生する。
▲１▼遅延時間τに相当する区間においては、出力信号Ｑ２が”ハイ”状態となることによってチャージポンプから一時的に逆方向の制御電圧を発生させることになり、ＰＬＬ回路の出力周波数の収束が遅れるという問題。
▲２▼遅延時間τに相当する区間においては、出力信号Ｑ１，Ｑ２が同時に”ハイ”状態となるため、チャージポンプのＦＥＴは、電源側とグランド（ＧＮＤ）側のＦＥＴが同時に”オン”状態となって電源からグランドまでほぼ短絡に近い状態となり、その間、無駄な電流が流れて電力を浪費するという問題。
【０００７】
そこで、本発明は、２つのフリップ・フロップの出力信号がクリアされるまでの遅延時間によって両出力に現れる余分な成分を取り除き、それによって生じる種々の問題を解決することを目的としてなされたものである。
【０００８】
【課題を解決するための手段】
本発明にかかる位相比較回路においては、
比較対象の２つの入力信号が、それぞれ入力される第１と第２のフリップ・フロップと、
前記２つのフリップ・フロップから出力されるそれぞれの出力信号を論理積処理して前記２つのフリップ・フロップをクリアするクリア用の論理積処理回路と、
前記２つのフリップ・フロップから出力されるそれぞれの出力信号を排他的論理和処理する排他的論理和処理回路と、
前記排他的論理和処理回路から出力される信号を、前記２つのフリップ・フロップの出力信号とそれぞれ論理積処理して出力する第１と第２の論理積処理回路とを備えるという手段を講じた。
【０００９】
【作用】
上記構成によれば、前記排他的論理和処理回路によって、２つのフリップ・フロップから出力されるそれぞれの出力信号を排他的論理和処理するので、２つのフリップ・フロップから出力されるそれぞれの出力信号が、互いに異なる論理状態の場合を検出することができる。従って、２つのフリップ・フロップの一方の出力信号が立ち上がって、他方のフリップ・フロップの出力信号が立ち上がるまでの状態を検出することができる。
そして、位相が進んだ方の入力信号が第１のフリップ・フロップに入力される場合には、第１の論理積処理回路では、前記排他的論理和処理回路から出力される信号を、前記第１のフリップ・フロップの出力信号と論理積処理することによって、第２のフリップ・フロップの出力信号の立ち上がりエッジで、第１のフリップ・フロップの出力信号を立ち下がらせる。
【００１０】
従って、２つのフリップ・フロップの出力信号が両方共に”ハイ”状態となる遅延時間τは、出力信号は”ロー”状態となる。
そして、第２の論理積処理回路では、前記排他的論理和処理回路から出力される信号を、前記第２のフリップ・フロップの出力信号と論理積処理することによって、２つのフリップ・フロップの出力信号が両方共に”ハイ”状態となる遅延時間τであっても、出力信号は”ロー”状態となる。
なお、位相が進んだ方の入力信号が第２のフリップ・フロップに入力される場合には上記説明と同様の説明となるので省略する。
【００１１】
【発明の実施の形態】
以下に、本発明にかかる位相比較回路を、その実施の形態を示した図面に基づいて詳細に説明する。
【００１２】
本発明の１つの実施形態としての位相比較回路を示した図１において、
Ｄは位相比較回路である。そして、１ａは比較対象の一方の入力信号Ａがクロック入力端子（ＣＫ）に入力される第１のフリップ・フロップ、１ｂは比較対象の他方の入力信号Ｂがクロック入力端子（ＣＫ）に入力される第２のフリップ・フロップである。
２はクリア用のＡＮＤ（論理積処理）ゲートであり、前記２つのフリップ・フロップ１ａ，１ｂから出力されるそれぞれの出力信号Ｑａ，Ｑｂを論理積処理して前記２つのフリップ・フロップ１ａ、１ｂのクリア入力端子（ＣＬ）に入力する。なお、２つのフリップ・フロップ１ａ，１ｂの出力が実際にクリアされるのは、若干の遅延時間τ後になる。
【００１３】
３はＥＸ−ＯＲ（排他的論理和処理）ゲートであり、前記２つのフリップ・フロップ１ａ，１ｂから出力されるそれぞれの出力信号Ｑａ，Ｑｂを排他的論理和処理して信号ＥＸとして出力する。
４ａは第１のＡＮＤ（論理積処理）ゲートであり、前記ＥＸ−ＯＲゲート３から出力される信号を、前記第１のフリップ・フロップ１ａの出力信号Ｑａと論理積処理して出力信号Ｑ１ｏｕｔとして出力する。
４ｂは第２のＡＮＤ（論理積処理）ゲートであり、前記ＥＸ−ＯＲゲート３から出力される信号を、前記第２のフリップ・フロップ１ｂの出力信号Ｑｂと論理積処理して出力信号Ｑ２ｏｕｔとして出力する。
【００１４】
以下において、上記構成の位相比較回路の動作を説明する。
比較対象の２つの入力信号として、一方の入力信号Ａが他方の入力信号Ｂよりも９０度位相が進んでいる場合を例にとって、図２のタイムチャートを参照しながら説明する。
図２において、
信号Ａは前記第１のフリップ・フロップ１ａに入力される入力信号、信号Ｂは第２のフリップ・フロップ１ｂに入力される入力信号であり、入力信号Ａは入力信号Ｂより９０度位相が進んでいる。
【００１５】
信号Ｑａは前記第１のフリップ・フロップ１ａから出力される出力信号であり、入力信号Ａの立ち上がりエッジで”ハイ”状態になる信号である。信号Ｑｂは前記第２のフリップ・フロップ１ｂから出力される出力信号であり、入力信号Ｂの立ち上がりエッジで”ハイ”状態になる信号である。
なお、２つの出力信号Ｑａ，Ｑｂが共に”ハイ”状態になった時点で、前記クリア用のＡＮＤゲート２から前記２つのフリップ・フロップ１ａ、１ｂのクリア入力端子（ＣＬ）にクリア用の信号が入力されるが、実際に２つのフリップ・フロップ１ａ，１ｂの出力がクリアされるのは若干の遅延時間τ後になる。
【００１６】
信号ＥＸは前記ＥＸ−ＯＲゲート３から出力される信号であり、２つの出力信号Ｑａ，Ｑｂの排他的論理和が出力される。従って、信号ＥＸは、２つの出力信号Ｑａ，Ｑｂが互いに異なる状態のときにのみ”ハイ”状態となる。
従って、信号ＥＸは、図示したように、出力信号Ｑａの立ち上がりエッジで立ち上がり、遅れて立ち上がる出力信号Ｑｂが立ち上がるときには、２つの出力信号Ｑａ，Ｑｂが共に”ハイ”状態になるので、信号ＥＸは”ロー”状態になる。即ち、この信号ＥＸは前記出力信号Ｑｂの立ち上がりエッジで立ち下がるので、前記遅延時間τの影響を受けていない。
【００１７】
信号Ｑ１ｏｕｔは第１のＡＮＤゲート４ａから出力される出力信号であり、前記信号ＥＸを、前記第１のフリップ・フロップ１ａの出力信号Ｑａと論理積処理した信号である。従って、この信号Ｑ１ｏｕｔは入力信号Ａに対する入力信号Ｂの位相遅れに応じたパルス幅の信号となり、前記遅延時間τの影響は受けない。
信号Ｑ２ｏｕｔは第２のＡＮＤゲート４ｂから出力される出力信号であり、前記信号ＥＸを、前記第２のフリップ・フロップ１ｂの出力信号Ｑｂと論理積処理した信号である。従って、この信号Ｑ２ｏｕｔも前記遅延時間τの影響を受けていない。
【００１８】
図２に示した例では、入力信号Ａの位相が進んでいる場合であるので、出力信号Ｑ１ｏｕｔに位相差に応じたパルス幅の”ハイ”状態の信号が出現し、出力信号Ｑ２ｏｕｔには”ハイ”状態の信号が出現しなかったが、入力信号Ａの位相が遅れている場合には、出力信号Ｑ２ｏｕｔに位相差に応じたパルス幅の”ハイ”状態の信号が出現し、出力信号Ｑ１ｏｕｔには”ハイ”状態の信号は出現しない。
【００１９】
なお、前記クリア用のＡＮＤゲート２は特許請求の範囲に記載されたクリア用の論理積処理回路に相当し、ＥＸ−ＯＲゲート３は特許請求の範囲に記載された排他的論理和処理回路に相当し、第１のＡＮＤゲート４ａは特許請求の範囲に記載された第１の論理積処理回路に相当し、第２のＡＮＤゲート４ｂは特許請求の範囲に記載された第２の論理積処理回路に相当する構成である。
【００２０】
以上のように、図１に例示した回路構成の位相比較回路によれば、フリップ・フロップにおける出力信号のクリア処理に要する遅延時間τの影響を排除した出力信号が得られるので、一方の出力信号、例えば出力信号Ｑ２ｏｕｔには余分な”ハイ”状態が出現しない。
従って、ＦＥＴによるチャージポンプを備えた、図５に示したようなＰＬＬ回路に上記構成の位相比較回路を採用した場合には、ＰＬＬ回路の出力周波数の収束が遅れるという問題や、チャージポンプのＦＥＴにおける無駄な電力を消費するという問題を改善することができる。
なお、以上の説明においては、ハイアクティブのデジタル回路の場合の説明であるので、ローアクティブのデジタル回路の場合には”ハイ”と””ロー”とが逆になることは言うまでもない。
【００２１】
【発明の効果】
本発明の位相比較回路によれば、２つのフリップ・フロップの出力信号がクリアされるまでの遅延時間によって両出力に現れる余分な成分を取り除くので、位相比較回路から出力される位相差信号の精度が向上するとともに、ＰＬＬ回路に用いた場合には出力周波数の収束が速やかになり、チャージポンプにおける無駄な電流の消費を抑制できるという効果が得られる。
【図面の簡単な説明】
【図１】本発明にかかる位相比較回路の実施の形態の構成を示した構成図である。
【図２】図１に示した位相比較回路の信号のタイムチャートである。
【図３】従来の位相比較回路の構成図である。
【図４】図３に示した位相比較回路の信号のタイムチャートである。
【図５】ＰＬＬ回路の一例の構成図である。
【符号の説明】
Ｄ    位相比較回路
Ａ    入力信号
Ｂ    入力信号
Ｑａ  第１のフリップ・フロップの出力信号
Ｑｂ  第２のフリップ・フロップの出力信号
Ｑ１ｏｕｔ        出力信号
Ｑ２ｏｕｔ        出力信号
ＥＸ  フリップ・フロップの出力信号の排他的論理和処理した信号
１ａ  第１のフリップ・フロップ
１ｂ  第２のフリップ・フロップ
ＣＬ  クリア入力端子
ＣＫ  クロック入力端子
２    クリア用のＡＮＤゲート（論理積処理回路）
３    ＥＸ−ＯＲゲート（排他的論理和処理回路）
４ａ  第１のＡＮＤゲート（論理積処理回路）
４ｂ  第２のＡＮＤゲート（論理積処理回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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