(57)【要約】【課題】有効にリンギングを抑制して高速化された信号を出力するＭＯＳ出力回路を得る。【解決手段】入力信号Ｖｉｎの波形の上昇または降下のタイミングを示す信号Ｂ１を生成する遅延回路１及びゲート２と、ゲート２から出力された信号Ｂ１に応じて直列接続されたＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１に流れる駆動電流を瞬時遮断するＰチャネルＭＯＳトランジスタＱｐ２及びＮチャネルＭＯＳトランジスタＱｎ２とを備えた。【選択図】        図１
2004312377.tif 000002
【特許請求の範囲】
【請求項１】
直列接続したＭＯＳトランジスタから成る出力バッファを備えた相補型ＭＯＳ出力回路において、
入力信号の波形の上昇または降下を検出し当該波形の上昇または降下のタイミングを示すパルス信号を生成する波形変化検出手段と、
前記波形変化検出手段から出力されたパルス信号に応じて前記出力バッファに流れる駆動電流を遮断するトランジスタとを備えたことを特徴とする相補型ＭＯＳ出力回路。
【請求項２】
出力バッファを構成するＭＯＳトランジスタより小さいサイズのＭＯＳトランジスタを直列接続して前記出力バッファの出力ノードへ接続し、前記出力バッファの駆動電流が遮断されている間前記直列接続されたＭＯＳトランジスタが前記出力バッファの出力ノードをクランプすることを特徴とする請求項１記載の相補型ＭＯＳ出力回路。
【請求項３】
直列接続したＭＯＳトランジスタから成る出力バッファを備えた相補型ＭＯＳ出力回路において、
入力信号の波形の上昇または降下を検出し当該波形の上昇または降下のタイミングを示すパルス信号を生成する波形変化検出手段と、
前記波形変化検出手段から出力されるパルス信号に応じてＯＮ／ＯＦＦ状態を切り替える接続トランジスタと、
一端が前記接続トランジスタを介して前記出力バッファの出力ノードへ接続されると共に他端が接地された容量素子とを備え、
前記波形変化検出手段から出力されたパルス信号を前記接続トランジスタへ入力し前記容量素子を前記出力ノードへ接続させることを特徴とする相補型ＭＯＳ出力回路。
【請求項４】
波形変化検出手段から出力されたパルス信号と入力信号の上昇または降下途中の波形が同期するように前記入力信号を遅延させる遅延調整手段を備えたことを特徴とする請求項１または請求項３記載の相補型ＭＯＳ出力回路。
【請求項５】
直列接続したＭＯＳトランジスタから成る出力バッファを備えた相補型ＭＯＳ出力回路において、
入力信号の波形の上昇または降下を検出し当該波形の上昇または降下のタイミングを示すパルス信号を生成する波形変化検出手段と、
前記入力信号に基づいてＯＮ／ＯＦＦ状態を切り替える接続トランジスタと、
前記波形変化検出手段から出力されたパルス信号を入力し前記接続トランジスタを介して前記出力バッファの出力ノードへ接続される容量素子とを備え、
前記容量素子は、前記パルス信号に応じて前記出力バッファの出力ノードへ電位を印加することを特徴とする相補型ＭＯＳ出力回路。
【請求項６】
波形変化検出手段から出力されたパルス信号と入力信号の上昇または降下途中の波形が同期するように前記入力信号を遅延させる遅延調整手段を備え、
接続トランジスタは、前記遅延調整手段によって遅延された入力信号に基づいてＯＮ／ＯＦＦ状態を切り替えることを特徴とする請求項５記載の相補型ＭＯＳ出力回路。
【請求項７】
波形変化検出手段から出力されたパルス信号を反転させるインバータを備え、
容量素子は、前記波形変化検出手段から出力されたパルス信号を入力しハイレベルの電位を出力ノードへ印加する第一容量素子と前記インバータによって反転されたパルス信号を入力しローレベルの電位を前記出力ノードへ印加する第二容量素子とから成り、
接続トランジスタは、前記第一容量素子を前記出力ノードへ接続する第一接続トランジスタと前記第二容量素子を前記出力ノードへ接続する第二接続トランジスタとから成り、
前記第一接続トランジスタと前記第二接続トランジスタのＯＮ／ＯＦＦ状態を入力信号に基づいて交互に切り替え前記第一容量素子と前記第二容量素子とから前記出力ノードへ出力信号の逆電位を印加することを特徴とする請求項６記載の相補型ＭＯＳ出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、出力信号のスルーレートをコントロールすることにより出力波形に生じるリンギングを抑制する相補型ＭＯＳ出力回路に関するものである。
【０００２】
【従来の技術】
ＭＯＳ出力回路は、電源電圧と接地との間において駆動能力の大きなＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列接続し、このＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの接続点を出力ノードとして出力信号Ｖｏｕｔを出力し、この出力ノードには寄生容量が生じて負荷容量ＣＬが接続されたようになる。
【０００３】
このＭＯＳ出力回路を備えた半導体装置から論理値“Ｌ”を出力するときは、ＰチャネルＭＯＳトランジスタをＯＦＦ状態とし、ＮチャネルＭＯＳトランジスタをＯＮ状態として、負荷容量ＣＬに蓄積されている電荷をＮチャネルＭＯＳトランジスタを介して接地へ放電させる。また、論理値“Ｈ”を前述の半導体装置から出力させるときは、ＰチャネルＭＯＳトランジスタをＯＮ状態とし、ＮチャネルＭＯＳトランジスタをＯＦＦ状態として、ＰチャネルＭＯＳトランジスタを介して負荷容量ＣＬへ電源電圧を供給して充電させている。
【０００４】
従来のＭＯＳトランジスタ出力回路には、互いのドレイン同士を接続して出力端子を設けた第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタと、それぞれのドレインを前述の出力端子に接続した第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタとを設け、即ち直列接続させたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを２段並列に設け、入力した信号の立ち上り及び立ち下りには第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタとを用いて信号を出力し、入力信号の立ち上り及び立ち下り以外のときには第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを用いて信号を出力するようにしたものがある（例えば、特許文献１参照）。このように構成して入力信号の急峻な変化に対応させて信号の出力を行い、出力信号に生じるリンギングを抑制している。
【０００５】
【特許文献１】
特開２０００−１７４６０６号公報（第５頁、図１）
【０００６】
【発明が解決しようとする課題】
従来のＭＯＳ出力回路は以上のように構成されていたので、高速のデータ処理を行う場合や大きな負荷容量をドライブするときには相当な出力回路の駆動電力が必要になり、実際の回路では供給される電源容量に制限が生じることから、データ処理の高速化に伴い、おのずとリンギング抑制に限界が生じるという課題があった。
【０００７】
この発明は、上記のような課題を解決するためになされたもので、高速化されたデータを出力するとき有効にリンギングを抑制する相補型ＭＯＳ出力回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る相補型ＭＯＳ出力回路は、入力信号の波形の上昇または降下を検出し当該波形の上昇または降下のタイミングを示すパルス信号を生成する波形変化検出手段と、波形変化検出手段から出力されたパルス信号に応じて出力バッファに流れる駆動電流を遮断するトランジスタとを備えたものである。
【０００９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による相補型ＭＯＳ出力回路の構成を示す回路図である。直列接続されたＭＯＳトランジスタＱｉ１，Ｑｉ２は、入力信号Ｖｉｎのレベルを当該相補型ＭＯＳ出力回路で処理可能なレベルへ変換すると共に、論理値ローレベル（以下、“Ｌ”と記載する）と論理値ハイレベル（以下、“Ｈ”と記載する）とを反転させた信号Ａ１を出力する。遅延回路（波形変化検出手段）１は、信号Ａ１を入力し所定時間遅延させてゲート（波形変化検出手段）２のポートＸ１２へ出力する。ゲート２は、例えば排他論理和ゲート即ちＥＸＯＲゲートから成り、ポートＸ１１へ信号Ａ１を入力し、またポートＸ１２へ前述のように遅延回路１から出力された信号を入力して、論理演算結果の信号Ｂ１を出力する。遅延調整回路（遅延調整手段）３は、信号Ａ１を入力し、直列接続されたＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１（出力バッファ）の各ゲートへ遅延時間を調整した信号Ａ１を出力する。
【００１０】
ＰチャネルＭＯＳトランジスタＱｐ２は、ソースに電源電圧が供給され、ドレインが前述のＰチャネルＭＯＳトランジスタＱｐ１のソースへ接続され、ゲートへ論理演算結果の信号Ｂ１が入力される。前述のようにＰチャネルＭＯＳトランジスタＱｐ１はＮチャネルＭＯＳトランジスタＱｎ１と直列接続され、互いのドレインが接続された出力ノードから出力信号Ｖｏｕｔを出力する。
【００１１】
また、ＰチャネルＭＯＳトランジスタＱｐ１は、ソースがＮチャネルＭＯＳトランジスタＱｎ２へ接続される。ＮチャネルＭＯＳトランジスタＱｎ２は、ソースが接地され、ゲートへインバータ４を介して信号Ｂ１の反転信号が入力される。また、ＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１の接続部分から当該ＭＯＳ出力回路の外部へ出力される経路、即ち出力信号Ｖｏｕｔの出力伝送経路には寄生容量として負荷容量ＣＬが生じる。
【００１２】
次に、動作について説明する。
初めに相補型ＭＯＳ出力回路の動作を説明する。図２は、相補型ＭＯＳ出力回路の出力波形を示す説明図である。デジタルデータの高速処理の要求に応じて論理回路の一層の高速動作が要求され、ＭＯＳ出力回路の高速化を図ったとき、大きな負荷容量ＣＬが生じた場合には、この負荷容量ＣＬと配線等のインダクタンス成分が共振し、図２に示したように入力信号Ｖｉｎに対して出力信号ＶＯＵＴの波形にはリンギングが生じる。
【００１３】
ここでリンギングの発生原因について説明する。図３は、ＭＯＳ出力回路の等価回路を示す説明図である。図３示した等価回路は論理値“Ｌ”レベルを出力している状態、即ち最終段の直列接続されたＮチャネルＭＯＳトランジスタがＯＮ状態の場合を表している。ＮチャネルＭＯＳトランジスタは電流源とＯＮ抵抗Ｒｏｎの並列接続で等価表現され、ＮチャネルＭＯＳトランジスタの出力端子Ｉ２にはインダクタンス１１を介して負荷容量１２が接続される。インダクタンス１１は、例えばケーブルなどを用いた配線、プリント基板上の配線パターン、集積回路のボンディングワイヤ等に生じるものである。
【００１４】
図３からわかるように、このＭＯＳ出力回路の等価回路はＣＲ共振回路を構成する。ＣＲ共振回路の共振周波数ｆ０は次の（１）式で表される。
共振周波数ｆ０＝１／（２π√（ＬＣ））・・・（１）
共振周波数ｆ０のＡ値は２πｆ０＝ω０と仮定して次の（２）式のように表される。
Ａ＝ｊω０Ｌ／Ｒｏｎ                  ・・・（２）
【００１５】
ＭＯＳ出力回路を高速化するため最終段を構成するＭＯＳトランジスタの電流駆動能力を大きくすると、このＭＯＳトランジスタのＯＮ抵抗Ｒｏｎが小さくなる。すると（２）式からわかるように、Ａ値が大きくなってＭＯＳ出力回路の出力は、論理値“Ｈ”〜“Ｌ”の信号変化によって共振され、出力信号が振動する。即ち、出力波形にリンギングが生じる。リンギングは信号伝達においてノイズとなり、論理回路の誤動作を引き起こす原因になると共に、他の電子機器へ不要輻射と呼ばれる妨害電波を発する。
【００１６】
このような共振によるリンギング発生を抑制するため、実施の形態１による相補型ＭＯＳ出力回路は、次のような動作を行う。最終段の出力バッファを構成するＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１から出力される出力信号Ｖｏｕｔの波形にオーバーシュート又はアンダーシュートが生じる直前に、ＰチャネルＭＯＳトランジスタＱｐ１に直列接続されたＰチャネルＭＯＳトランジスタＱｐ２と、ＮチャネルＭＯＳトランジスタＱｎ１に直列接続されたＮチャネルＭＯＳトランジスタＱｎ２とをＯＦＦ／ＯＮさせて駆動電流を瞬間的に遮断する。こうして出力信号Ｖｏｕｔの波形が急上昇または急下降することを抑え、出力信号Ｖｏｕｔに生じるリンギングを抑制する。
【００１７】
図４及び図５は、実施の形態１による相補型ＭＯＳ出力回路の信号波形を示す説明図である。図５は、図４に示した入力信号Ｖｉｎの立ち上り部分と、これに関連する他の波形とを時間スケールを拡大して示したものである。ここでは図５に示した入力信号Ｖｉｎのレベルが“Ｌ”→“Ｈ”へ変化する場合の動作を例示して説明する。前述のように直列接続されたＭＯＳトランジスタＱｉ１，Ｑｉ２によって入力信号Ｖｉｎが反転される。ゲート２は、信号Ａ１をポートＸ１１へ入力し、またポートＸ１２へ遅延回路１によって遅延された信号Ａ１を入力する。ゲート２は、遅延回路１によって遅延された時間だけレベル“Ｈ”となるパルス信号を生成し信号Ｂ１として出力する。この信号Ｂ１は、直列接続された複数のＭＯＳトランジスタによって構成された最終段の出力バッファへ入力される。
【００１８】
詳しくは、出力バッファを構成する直列接続された複数のＭＯＳトランジスタのうち、両端に備えられたＭＯＳトランジスタ、即ち電源電圧がソースへ供給されるＰチャネルＭＯＳトランジスタＱｐ２と、ソースが接地されたＮチャネルＭＯＳトランジスタＱｎ２とのゲートに信号Ｂ１が入力される。ＰチャネルＭＯＳトランジスタＱｐ２及びＮチャネルＭＯＳトランジスタＱｎ２は信号Ｂ１によってＯＦＦ／ＯＮ状態の切り替え制御が行われ、出力バッファに流れる、即ちＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１に流れる駆動電流が遅延回路１によって制御・調整されたタイミングで瞬時遮断される。この遮断タイミングは図４に示した信号Ｂ１のパルス波形で表される。
【００１９】
図５に示したように、入力信号Ｖｉｎが立ち上り始めるとゲート２のポートＸ１１へ入力される信号Ａ１も立ち上り始める。またゲート２のポートＸ１２へ入力される遅延回路１から出力された信号も信号Ａ１の立ち上りから所定の遅延時間を経て立ち上り始める。ここで、ポートＸ１１及びポートＸ１２へ入力される信号が、ゲート２を成すＥＸＯＲ回路の閾値電圧に達するまでの時間をｔ１とする。また、遅延回路１による遅延時間をｔ２とする。ＥＸＯＲ回路のゲート２は、図５に示したように入力信号Ｖｉｎが立ち上る場合には、ポートＸ１１が論理値“Ｌ”、ポートＸ１２が論理値“Ｈ”となっているときに有意を示す信号Ｂ１を出力する。即ち信号Ｂ１は、遅延時間ｔ２のパルス幅を有する信号として出力される。
【００２０】
パルス幅ｔ２の信号Ｂ１は、最終段の出力バッファに備えられたＰチャネルＭＯＳトランジスタＱｐ２及びＮチャネルＭＯＳトランジスタＱｎ２のゲートへ入力される。これらのＭＯＳトランジスタは信号Ｂ１に基づいてＯＦＦ／ＯＮ状態の切り替えを行い、同じ出力バッファを構成するＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１から図５に示したように立ち上る出力信号Ｖｏｕｔが出力される。信号Ｂ１の有意を示すパルス信号が出力されているとき、ＰチャネルＭＯＳトランジスタＱｐ２及びＮチャネルＭＯＳトランジスタＱｎ２がＯＦＦ状態となり、出力ノードに印加されていた出力信号Ｖｏｕｔが寄生容量の負荷容量ＣＬに充電される。その間は出力信号Ｖｏｕｔの立ち上り波形が緩慢になり、信号Ｂ１のパルス出力が消滅すると再び上昇する。出力信号Ｖｏｕｔが論理値“Ｈ”へ達したとき、負荷容量ＣＬは充電された状態なので共振の発生が抑えられ、リンギングが抑制されて出力信号Ｖｏｕｔは緩やかに論理値“Ｈ”レベルへ達して一定状態となる。
【００２１】
出力信号Ｖｏｕｔの立ち上りタイミングは、即ち遅延調整回路３によってＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１のゲートへ入力される信号のタイミングは、遅延時間を調整して信号Ｂ１のパルスタイミングと同期が図られる。このタイミングの同期は、例えば出力信号Ｖｏｕｔが論理値“Ｌ”レベルから論理値“Ｈ”レベルへ立ち上るとき、その中間レベルとなる時点と、信号Ｂ１のパルス幅の中心に該当する時点が同時となるように調整する。遅延調整回路３による信号Ａ１の遅延時間は、図５に示した時間ｔ３で表される。図５において、遅延されていない信号Ａ１は、ポートＸ１１へ入力される信号に該当する。信号Ａ１を入力した遅延調整回路３は、この信号Ａ１の立ち上りから時間ｔ３だけ遅延させた信号を出力し、この信号に基づいて最終段の各ＭＯＳトランジスタから出力された出力信号Ｖｏｕｔが、図５に示したようにポートＸ１１へ入力された信号の立ち上りから時間ｔ３だけ遅延されて立ち上る。
【００２２】
このようにすると、図５に示したように負荷容量ＣＬ、即ち寄生容量へ先に充電してから出力信号Ｖｏｕｔを完全にレベル“Ｈ”へ立ち上げることになり、出力信号Ｖｏｕｔの波形はオーバーシュートが抑えられ、リンギングの発生が抑制される。
【００２３】
入力信号Ｖｉｎが“Ｈ”→“Ｌ”に変化する場合も同様で、ゲート２はポートＸ１１が論理値“Ｈ”、ポートＸ１２が論理値“Ｌ”となっているときに有意を示す信号Ｂ１を出力し、信号Ｂ１が有意の間は最終段の出力バッファに流れる駆動電流が瞬間的に遮断され、出力信号Ｖｏｕｔの波形の急下降、即ちアンダーシュートが抑えられ、リンギングの発生が抑制される。
【００２４】
また、前述の説明では、出力信号Ｖｏｕｔの立ち上りまたは立ち下りの中間時点で出力バッファのＰチャネルＭＯＳトランジスタＱｐ２及びＮチャネルＭＯＳトランジスタＱｎ２をＯＦＦさせる動作を説明したが、変化する出力信号Ｖｏｕｔが、ＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１によって構成される出力バッファのスレッショルド電圧を超えてから、出力バッファのＰチャネルＭＯＳトランジスタＱｐ２及びＮチャネルＭＯＳトランジスタＱｎ２をＯＦＦさせることで、これまで説明した動作のように出力信号Ｖｏｕｔのレベル変化の遅延を防ぐことができる。
【００２５】
以上のように、実施の形態１によれば、出力バッファを構成するＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１の両側端にＰチャネルＭＯＳトランジスタＱｐ２とＮチャネルＭＯＳトランジスタＱｎ２とをそれぞれ直列に接続し、出力信号Ｖｏｕｔの波形が上昇するとき、または下降するときにＰチャネルＭＯＳトランジスタＱｐ２とＮチャネルＭＯＳトランジスタＱｎ２を瞬間的にＯＦＦ状態として出力バッファに流れる駆動電流を瞬時遮断することにより、寄生容量に充電してから出力信号Ｖｏｕｔをさらに出力するようにしたので、出力信号Ｖｏｕｔのオーバーシュート及びアンダーシュートを抑制することができるという効果がある。
【００２６】
実施の形態２．
図６は、この発明の実施の形態２による相補型ＭＯＳ出力回路の構成を示す回路図である。図１に示したものと同様あるいは相当する部分に同じ符号を付し、その構成の説明を省略する。ＰチャネルＭＯＳトランジスタＱｐ３は、ソースに電源電圧が供給され、ドレインにＮチャネルＭＯＳトランジスタＱｎ３のドレインが接続され、ゲートにはＰチャネルＭＯＳトランジスタＱｐ１のゲートと同様に遅延調整回路３から出力された信号が入力される。ＮチャネルＭＯＳトランジスタＱｎ３は、ソースが接地され、前述のようにドレインがＰチャネルＭＯＳトランジスタＱｐ３のドレインと接続される。またＮチャネルＭＯＳトランジスタＱｎ３のドレインは、ＰチャネルＭＯＳトランジスタＱｐ１とＮチャネルＭＯＳトランジスタＱｎ１との接続部分、即ち出力信号Ｖｏｕｔの出力ノードへ接続される。またＮチャネルＭＯＳトランジスタＱｎ３のゲートは、ＮチャネルＭＯＳトランジスタＱｎ１のゲートに接続され、遅延調整回路３から出力された信号が入力される。
【００２７】
次に、動作について説明する。
ここでは、図１に示した相補型ＭＯＳ出力回路と同様な動作の説明を省略し、実施の形態２による相補型ＭＯＳ出力回路の特徴となる動作について説明する。出力バッファに供給される電流を瞬間的に遮断している間は、出力信号Ｖｏｕｔの出力ノードがハイインピーダンス状態になる。このような状態を避けるため実施の形態２による相補型ＭＯＳ出力回路には、出力バッファの出力ノードにＰチャネルＭＯＳトランジスタＱｐ３とＮチャネルＭＯＳトランジスタＱｎ３とを直列接続して構成したインバータ回路を追加した。
【００２８】
このインバータ回路のＰチャネルＭＯＳトランジスタＱｐ３及びＮチャネルＭＯＳトランジスタＱｎ３は、出力バッファを構成するＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１に対してトランジスタサイズが小さいものを使用する。このＰチャネルＭＯＳトランジスタＱｐ３及びＮチャネルＭＯＳトランジスタＱｎ３は、出力バッファに備えられたＰチャネルＭＯＳトランジスタＱｐ２及びＮチャネルＭＯＳトランジスタＱｎ２がＯＦＦ状態となっている間、補助的にＯＮ状態となるように、例えば図６に示したように遅延調整回路３の出力信号をゲートへ入力して出力信号Ｖｏｕｔの出力ノードをクランプする。なお、その他の動作は、実施の形態１で図４を用いて説明したように動作する。
【００２９】
以上のように、実施の形態２によれば、出力バッファを構成するＰチャネルＭＯＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジスタＱｎ１の両側端にＰチャネルＭＯＳトランジスタＱｐ２とＮチャネルＭＯＳトランジスタＱｎ２とをそれぞれ直列に接続し、出力信号Ｖｏｕｔの波形が上昇するとき、または下降するときにＰチャネルＭＯＳトランジスタＱｐ２とＮチャネルＭＯＳトランジスタＱｎ２を適宜ＯＦＦ状態として出力バッファに流れる駆動電流を瞬時遮断することにより、寄生容量に充電してから出力信号Ｖｏｕｔをさらに出力するようにしたので、出力信号Ｖｏｕｔのオーバーシュート及びアンダーシュートを抑制することができるという効果がある。
【００３０】
また、出力信号Ｖｏｕｔの出力ノードにＰチャネルＭＯＳトランジスタＱｐ３及びＮチャネルＭＯＳトランジスタＱｎ３から成るインバータ回路を備え、ＰチャネルＭＯＳトランジスタＱｐ２とＮチャネルＭＯＳトランジスタＱｎ２がＯＦＦ状態となって出力バッファに流れる駆動電流が遮断されたとき、出力信号Ｖｏｕｔの出力ノードをクランプするようにしたので、出力バッファの駆動電流が遮断されている間、出力信号Ｖｏｕｔの出力ノードがハイインピーダンスになることを防ぐことができるという効果がある。
【００３１】
実施の形態３．
図７は、この発明の実施の形態３による相補型ＭＯＳ出力回路の構成を示す回路図である。図１または図６に示したものと同様あるいは相当する部分に同じ符号を付し、その構成の説明を省略する。ＰチャネルＭＯＳトランジスタＱｐ３０は、ソースに電源電圧が供給され、ドレインがＮチャネルＭＯＳトランジスタＱｎ３０のドレインに接続される。ＮチャネルＭＯＳトランジスタＱｎ３０は、ソースが接地され、前述のようにドレインがＰチャネルＭＯＳトランジスタＱｐ３０のドレインへ接続される。即ち、ＰチャネルＭＯＳトランジスタＱｐ３０とＮチャネルＭＯＳトランジスタＱｎ３０は直列接続され、最終段の出力バッファを構成する。これらＰチャネルＭＯＳトランジスタＱｐ３０及びＮチャネルＭＯＳトランジスタＱｎ３０のゲートには遅延調整回路３から出力された信号が入力される。
【００３２】
ＰチャネルＭＯＳトランジスタＱｐ３０及びＮチャネルＭＯＳトランジスタＱｎ３０のそれぞれのドレインが接続された出力信号Ｖｏｕｔの出力ノードには、ＮチャネルＭＯＳトランジスタ（接続トランジスタ）Ｑｎ３１のドレインが接続される。このＮチャネルＭＯＳトランジスタＱｎ３１のソースには容量（容量素子）Ｃｃ３が接続され、ゲートにはＥＸＯＲ回路のゲート２から出力された信号Ｂ１が入力される。容量Ｃｃ３の他端は接地される。
【００３３】
次に、動作について説明する。
ここでは、図１または図６に示した相補型ＭＯＳ出力回路と同様な動作の詳細な説明を省略し、実施の形態３による相補型ＭＯＳ出力回路の特徴となる動作について説明する。図７に示した相補型ＭＯＳ出力回路は、最終段の出力バッファの出力ノードから、即ち直列接続されたＰチャネルＭＯＳトランジスタＱｐ３０とＮチャネルＭＯＳトランジスタＱｎ３０のドレイン接続部分から出力される出力信号Ｖｏｕｔの波形がオーバーシュートまたはアンダーシュートを起こす直前に、ソースに容量Ｃｃ３が接続されたＮチャネルＭＯＳトランジスタＱｎ３１を瞬間的にＯＮ状態として、瞬時出力ノードに容量を付加し、出力信号Ｖｏｕｔの波形の急上昇または急下降を抑え、リンギングの発生を抑制する。
【００３４】
例えば、入力信号Ｖｉｎが“Ｌ”→“Ｈ”に変化する場合の動作を説明する。入力信号Ｖｉｎを反転させた信号Ａ１をゲート２のポートＸ１１へ入力し、遅延回路１によって遅延させた信号Ａ１をポートＸ１２に入力する。ゲート２から出力される信号Ｂ１は遅延回路１によって遅延された時間だけ論理値“Ｈ”を示すパルス信号として出力される。この信号Ｂ１をＮチャネルＭＯＳトランジスタＱｎ３１のゲートへ入力する。ＮチャネルＭＯＳトランジスタＱｎ３１は、信号Ｂ１のパルス幅の時間だけＯＮ状態となって出力ノードから容量Ｃｃ３へ充電を行う。その結果出力信号Ｖｏｕｔの波形の急上昇が容量の付加によって抑えられ、この間に実施の形態１で説明したように寄生容量の負荷容量ＣＬへ充電が行われ、この充電が終了してさらに出力信号Ｖｏｕｔの波形が上昇し、論理値”Ｈ“へ達したときには負荷容量ＣＬが充電された状態なので共振が抑えられ、リンギングが抑制される。
【００３５】
入力信号Ｖｉｎが“Ｈ”→“Ｌ”に変化する場合も同様で、入力信号Ｖｉｎのレベル変化が発生したとき、瞬間的に出力ノードに容量を付加させ、出力信号Ｖｏｕｔの波形の急下降を抑え、リンギングの発生を抑制する。また、変化する出力信号Ｖｏｕｔが出力バッファのスレッショルド電圧を超えてから、ＮチャネルＭＯＳトランジスタＱｎ３１がＯＮ状態となるように動作させると、出力信号Ｖｏｕｔのレベル変化の遅延を防ぐことができる。なお、各部分の波形変化は図４に示したものと同様になる。
【００３６】
以上のように、実施の形態３によれば、出力バッファを構成するＰチャネルＭＯＳトランジスタＱｐ３０及びＮチャネルＭＯＳトランジスタＱｎ３０の出力ノードに容量Ｃｃ３が接続されたＮチャネルＭＯＳトランジスタＱｎ３１を備え、出力信号Ｖｏｕｔの波形が上昇するとき、または下降するときにＮチャネルＭＯＳトランジスタＱｎ３１を適宜ＯＮ状態として容量Ｃｃ３へ充電させてから出力信号Ｖｏｕｔをさらに出力するようにしたので、出力信号Ｖｏｕｔのオーバーシュート及びアンダーシュートを抑制することができるという効果がある。
【００３７】
実施の形態４．
図８は、この発明の実施の形態４による相補型ＭＯＳ出力回路の構成を示す回路図である。図１，図６または図７に示したものと同様あるいは相当する部分に同じ符号を付し、その構成の説明を省略する。ＥＸＮＯＲ回路から成るゲート（波形変化検出手段）２０は、ポートＸ４１へ信号Ａ１を入力し、ポートＸ４２へ遅延回路１によって遅延させた信号Ａ１を入力し、論理演算結果の信号Ｂ４を出力する。インバータ２１は入力した信号Ｂ４を反転させて信号Ｃ４を出力する。インバータ２２とインバータ（遅延調整手段）２３は直列接続され、インバータ２２へ遅延調整回路３から出力された信号が入力され、インバータ２３から信号Ｄ４が出力される。
【００３８】
出力バッファを構成するＰチャネルＭＯＳトランジスタＱｐ３０とＮチャネルＭＯＳトランジスタＱｎ３０との接続部分、即ち出力ノードにはＮチャネルＭＯＳトランジスタ（第一接続トランジスタ）Ｑｎ４０及びＰチャネルＭＯＳトランジスタ（第二接続トランジスタ）Ｑｐ４０の各ドレインが接続される。ＰチャネルＭＯＳトランジスタＱｐ４０のソースには、他端にインバータ２１から出力された信号Ｃ４が入力される容量（第二容量素子）Ｃｃ５が接続され、ゲートにはインバータ２３から出力された信号Ｄ４が入力される。ＮチャネルＭＯＳトランジスタＱｎ４０のソースには、他端にゲート２０から出力された信号Ｂ４を入力する容量（第一容量素子）Ｃｃ４が接続され、ＮチャネルＭＯＳトランジスタＱｎ４０のゲートにはインバータ２３から出力された信号Ｄ４が入力される。
【００３９】
次に、動作について説明する。
ここでは図１，図６または図７に示した相補型ＭＯＳ出力回路と同様な動作の詳細な説明を省略し、実施の形態４による相補型ＭＯＳ出力回路の特徴となる動作について説明する。図８に示した相補型ＭＯＳ出力回路は、最終段の出力バッファの出力ノードに瞬間的に容量を負荷として接続させ、この容量を介して出力信号Ｖｏｕｔが変化しようとする電位に対して“Ｈ”レベルと“Ｌ”レベルが逆となる電位を出力ノードへ印加し、出力信号Ｖｏｕｔの波形の急上昇または急下降を抑え、リンギングの発生を抑制するものである。
【００４０】
図９及び図１０は、実施の形態４による相補型ＭＯＳ出力回路の信号波形を示す説明図である。図１０は、図９に示した入力信号Ｖｉｎの立ち上り部分と、これに関連する他の波形とを時間スケールを拡大して示したものである。ここでは図１０に示した入力信号Ｖｉｎが“Ｌ”→“Ｈ”に変化する場合の動作を例示して説明する。入力信号Ｖｉｎは、直列接続されたＰチャネルＭＯＳトランジスタＱｉ１とＮチャネルＭＯＳトランジスタＱｉ２のゲートへ入力され、信号レベルを反転させた信号Ａ１が生成される。ＥＸＮＯＲ回路から成るゲート２０は、ポートＸ４１へ信号Ａ１を入力し、また遅延回路１によって遅延された信号Ａ１の遅延信号をポートＸ４２へ入力する。またゲート２０は、遅延回路１によって信号Ａ１が遅延された時間だけ論理値“Ｌ”のパルス幅を有するパルス信号を生成し、信号Ｂ４として出力する。
【００４１】
信号Ｂ４は、容量Ｃｃ４へ印加され、信号Ｄ４によってＮチャネルＭＯＳトランジスタＱｎ４０がＯＮ状態となっているとき容量Ｃｃ４から論理値“Ｌ”と対応する“Ｌ”レベルの電位が出力ノードへ印加される。図１０に示した例では、論理値“Ｈ”の信号Ｄ４がＮチャネルＭＯＳトランジスタＱｎ４０のゲートへ入力されている間に信号Ｂ４が有意を示す論理値“Ｌ”のパルス信号が容量Ｃｃ４へ印加される。すると容量Ｃｃ４は、図１０に示した“Ｌ”レベルの電位へ達する信号Ｅ４のパルス信号を、ＮチャネルＭＯＳトランジスタＱｎ４０を介して出力ノードへ印加する。図１０に例示した信号Ｅ４は、信号Ｂ４と同じパルス幅を有するもので、容量Ｃｃ４の大きさ、即ち容量の大きさを調整することにより、このパルス幅や出力ノードへ印加する電位を設定することができる。
【００４２】
信号Ｅ４のパルス信号が出力ノードへ印加されたとき、出力信号Ｖｏｕｔは、“Ｌ”レベルから“Ｈ”レベルへ変化する途中で、容量Ｃｃ４から“Ｌ”レベルの電位、即ち変化する電位に対して逆電位となるパルス信号が印加され、このパルス信号が印加されている間の信号波形の立ち上りが緩やかになる。この緩やかな電位変化の間に出力ノードから寄生容量の負荷容量ＣＬへ充電が行われる。信号Ｂ４のパルス信号が消滅し、出力ノードへ容量Ｃｃ４から逆電位が印加されなくなると、出力信号Ｖｏｕｔは速やかに波形が立ち上って論理値“Ｈ”へ達する。このように出力信号Ｖｏｕｔが論理値“Ｈ”に達したとき負荷容量ＣＬは充電された状態なので共振が抑えられ、リンギングの発生が抑制される。
【００４３】
なお、信号Ｄ４は、例えば遅延調整回路３から出力された信号を直列接続されたインバータ２２，２３へ入力して、信号Ｂ１のパルス信号が消滅した後で変化するように生成させる。図１０に示した一例では信号Ｂ１のパルス信号が消滅した後、信号Ｄ４は論理値“Ｈ”から論理値“Ｌ”へ変化し、次に信号Ｂ１が有意となったときに備えてＰチャネルＭＯＳトランジスタＱｐ４０をＯＦＦ状態としてからＮチャネルＭＯＳトランジスタＱｎ４０をＯＮ状態にする。
【００４４】
入力信号Ｖｉｎが“Ｈ”→“Ｌ”に変化する場合も同様で、入力信号Ｖｉｎの反転信号Ａ１をゲート２０のポートＸ４１へ入力し、信号Ａ１を遅延させてポートＸ４２へ入力する。入力信号Ｖｉｎが論理値“Ｈ”から論理値“Ｌ”へ変化するとき、即ち入力信号Ｖｉｎの波形が下降するときには信号Ｄ４が“Ｌ”レベルとなっており、ＰチャネルＭＯＳトランジスタＱｐ４０がＯＮ状態となる。この状態でゲート２０から遅延回路１によって遅延された時間だけ論理値“Ｌ”レベルのパルス信号となる信号Ｂ４が出力され、この信号Ｂ４をインバータ２１で反転させた信号Ｃ４が容量Ｃｃ５へ入力される。
【００４５】
なお、図１０に示した時間ｔ１１は、図５に示した時間ｔ１に相当するもの、図１０の時間ｔ１２は図５の時間ｔ２に相当するもの、また図１０の時間ｔ１３は図５の時間ｔ３に相当するものである。時間ｔ１１は、ゲート２０のポートＸ４１及びポートＸ４２へ入力された信号Ａ１及び遅延された信号Ａ１がゲート２０を成すＥＸＮＯＲ回路の閾値電圧となるまでの時間である。時間ｔ１２は、遅延回路１によって信号Ａ１が遅延された時間、即ちゲート２０のポートＸ４１へ論理値“Ｌ”の信号が入力されると共にポートＸ４２へ論理値“Ｈ”の信号が入力されている時間である。この時間ｔ１２は、図示されたように信号Ｂ１，Ｃ１また信号Ｅ４のパルス幅をも表すものである。また時間ｔ１３は、入力信号Ｖｉｎが立ち上り始めてから、即ち信号Ａ１が下降を始めてから出力信号Ｖｏｕｔが立ち上り始めるまでの遅延時間を表すもので、実施の形態１で説明した時間ｔ３と同様に図８に示した遅延調整回路３によって調整される時間である。
【００４６】
この信号Ｂ４をインバータ２１へ入力して反転された“Ｈ”レベルの信号Ｃ４を容量Ｃｃ５へ印加し、ＯＮ状態のＰチャネルＭＯＳトランジスタＱｐ４０を介して“Ｈ”レベルの電位を容量Ｃｃ５から出力ノードへ印加させる。出力バッファの出力ノードには、出力信号Ｖｏｕｔの波形が変化するときに容量Ｃｃ５を介して出力信号Ｖｏｕｔが変化しようとしている電位と逆の電位が印加されることから、出力信号Ｖｏｕｔの波形が変化する逆方向へ引っ張られ、出力信号Ｖｏｕｔの波形の急下降が抑えられ、リンギングの発生が抑制される。
【００４７】
また、変化する出力信号Ｖｏｕｔが、出力バッファのスレッショルド電圧を超えてから容量Ｃｃ４または容量Ｃｃ５から逆電位が出力ノードへ印加されるように動作させると、出力信号Ｖｏｕｔのレベル変化の遅延を防ぐことができる。
【００４８】
以上のように、実施の形態４によれば、出力バッファを構成するＰチャネルＭＯＳトランジスタＱｐ３０及びＮチャネルＭＯＳトランジスタＱｎ３０の出力ノードに、“Ｌ”レベルの電位のパルス信号を印加する容量Ｃｃ４と、“Ｈ”レベルの電位のパルス信号を印加する容量Ｃｃ５とを、それぞれＭＯＳトランジスタのＯＦＦ／ＯＮ動作によって接続し、
出力信号Ｖｏｕｔの波形が上昇するとき容量Ｃｃ４から出力ノードへ逆電位を印加させ、また出力信号Ｖｏｕｔが下降するとき容量Ｃｃ５から逆電位を印加させ、負荷容量ＣＬへ充電させてから出力信号Ｖｏｕｔをさらに出力するようにしたので、出力信号Ｖｏｕｔのオーバーシュート及びアンダーシュートを抑制することができるという効果がある。
【００４９】
【発明の効果】
以上のように、この発明によれば、入力信号の波形の上昇または降下を検出し当該波形の上昇または降下のタイミングを示すパルス信号を生成する波形変化検出手段と、波形変化検出手段から出力されたパルス信号に応じて出力バッファに流れる駆動電流を遮断するトランジスタとを備えたので、出力信号のオーバーシュート及びアンダーシュートを抑制することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による相補型ＭＯＳ出力回路の構成を示す回路図である。
【図２】ＭＯＳ出力回路の出力波形を示す説明図である。
【図３】ＭＯＳ出力回路の等価回路を示す説明図である。
【図４】実施の形態１による相補型ＭＯＳ出力回路の信号波形を示す説明図である。
【図５】実施の形態１による相補型ＭＯＳ出力回路の信号波形を示す説明図である。
【図６】この発明の実施の形態２による相補型ＭＯＳ出力回路の構成を示す回路図である。
【図７】この発明の実施の形態３による相補型ＭＯＳ出力回路の構成を示す回路図である。
【図８】この発明の実施の形態４による相補型ＭＯＳ出力回路の構成を示す回路図である。
【図９】実施の形態４による相補型ＭＯＳ出力回路の信号波形を示す説明図である。
【図１０】実施の形態４による相補型ＭＯＳ出力回路の信号波形を示す説明図である。
【符号の説明】
１  遅延回路（波形変化検出手段）、２  ゲート（波形変化検出手段）、３  遅延調整回路（遅延調整手段）、４  インバータ、１１  インダクタンス、１２負荷容量、２０  ゲート（波形変化検出手段）、２１〜２３  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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