(57)【要約】【課題】半導体基板上の絶縁膜中の可動電荷をより適切に検出することのできる可動電荷の検出方法を提供する。【解決手段】半導体基板１０上の表面には、フィールド酸化膜２０、２２、２４とゲート酸化膜２６、２８とが形成されている。そして、ゲート酸化膜２８直下の領域には制御ゲート１６が形成されている。また、ゲート酸化膜２６の上方からゲート酸化膜２８の上方に渡って浮遊ゲート３０が形成されている。制御ゲート１６へ電圧を印加することによる同制御ゲート１６を備える不揮発性メモリの閾値の変化に基づき、層間絶縁膜としてのＢＰＳＧ膜４０、ＴＥＯＳ膜４２と、保護膜としてのシリコン窒化膜４４等からなる絶縁膜中の可動電荷を検出する。【選択図】        図２
2004304051.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の絶縁膜中の可動電荷を検出する方法において、
前記半導体基板上に浮遊ゲートの少なくとも一部が制御ゲートに覆われていないメモリを形成し、前記制御ゲートに電圧を印加することによる前記メモリの閾値の変化の検出に基づき前記可動電荷を検出する
ことを特徴とする可動電荷の検出方法。
【請求項２】
当該可動電荷の検出は、前記閾値の変化の検出として行われるものである
請求項１記載の可動電荷の検出方法。
【請求項３】
前記制御ゲートに印加される電圧の値を、当該メモリのソース領域及びドレイン領域のいずれかと前記浮遊ゲートとの間に電流が流れない値に設定する
請求項１又は２記載の可動電荷の検出方法。
【請求項４】
前記メモリは、前記制御ゲートとソース領域とドレイン領域とが前記半導体基板に形成されるものである
請求項１〜３のいずれかに記載の可動電荷の検出方法。
【請求項５】
請求項１〜４のいずれかに記載の可動電荷の検出方法において、
前記半導体基板は半導体装置を構成する複数の領域を有するものであって、且つ前記可動電荷の検出に用いるメモリを、同半導体装置を構成する複数の領域以外の領域に形成する
ことを特徴とする可動電荷の検出方法。
【請求項６】
請求項１〜５のいずれかに記載の可動電荷の検出方法において、
前記閾値の変化の検出を、前記制御ゲートへの印加電圧をＶｆｇ、当該半導体基板の温度をＴとするとき、
Ｔ＞１７７．６（１／Ｖｃｇ）＋１５．６
にて表記される関係を満たすようにして行う
ことを特徴とする可動電荷の検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上の絶縁膜中の可動電荷を検出する方法に関する。
【０００２】
【従来の技術】
半導体装置の製造時、半導体基板上の絶縁膜中に、ナトリウムイオンや水素イオン等、同絶縁膜中を移動しやすい可動電荷が混入することがある。そして、こうした可動電荷が絶縁膜中に含まれた半導体装置にあっては、その内部に生じる電界等によって可動電荷が移動することにより、同半導体装置の信頼性が損なわれるおそれがある。したがって、半導体装置の信頼性を確保するためには、半導体装置に備えられる絶縁膜中の可動電荷量を低く抑える必要がある。
【０００３】
そこで従来、ＢＴ（Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ）処理とＣ−Ｖ法とによって、半導体基板上の絶縁膜中の可動電荷を検出することも提案されている。すなわち、図１１に示すように、高温状態とされた半導体基板１００上の絶縁膜１１０の上に形成されるゲート電極１２０に電圧を印加するＢＴ処理を施す。これにより、絶縁膜１１０のうちゲート電極１２０近傍の領域の可動電荷が半導体基板近傍に集まり、フラットバンド電圧が変化する。そして、Ｃ―Ｖ法により、フラットバンド電圧の変化を、ゲート電極と半導体基板との間の容量の変化として検出する。これにより、ゲート電極と半導体基板との間の容量の変化に基づき、可動電荷を測定することができる（特許文献１）。
【０００４】
【特許文献１】
特開平０６−０８５０２４号公報
【０００５】
【発明が解決しようとする課題】
ところで、上記Ｃ−Ｖ法によれば、半導体基板１００及びゲート電極１２０間の絶縁膜１１０中の可動電荷を検出することはできるものの、ゲート電極１２０の上方の層間絶縁膜等、複数の絶縁膜中に存在する可動電荷を検出することは極めて困難なものとなっている。
【０００６】
したがって、例えば浮遊ゲートが制御ゲートで覆われていない不揮発性メモリ等が搭載された半導体装置にあっては、浮遊ゲートに引き寄せられる可動電荷に起因した閾値の変動を正確に検出することができない。このため、不揮発メモリの閾値の変動量が当該半導体装置にとっての許容範囲となるか否かを正確に評価することも極めて困難なものとなる。
【０００７】
本発明は、こうした実情に鑑みてなされたものであり、その目的は、半導体基板上の絶縁膜中の可動電荷をより適切に検出することのできる可動電荷の検出方法を提供することにある。
【０００８】
【課題を解決するための手段】
こうした目的を達成すべく、請求項１記載の可動電荷の検出方法では、前記半導体基板上に浮遊ゲートの少なくとも一部が制御ゲートに覆われていないメモリを形成し、前記制御ゲートに電圧を印加させたときの前記メモリの閾値の変化の検出に基づき前記半導体基板上の絶縁膜中の可動電荷を検出するようにした。
【０００９】
上記検出方法において、制御ゲートに電圧を印加すると、浮遊ゲートと半導体基板との間に電位差が生じる。このため、絶縁膜中の可動電荷が浮遊ゲートに集まることとなる。そして、浮遊ゲートに可動電荷が集まると、メモリの閾値が変化する。このように、このメモリの閾値の変化と絶縁膜中の可動電荷との間には相関がある。
【００１０】
この点、上記検出方法では、メモリの閾値の変化を検出することで、絶縁膜中の可動電荷を適切に検出することができるようになる。しかも、浮遊ゲートの少なくとも一部が制御ゲートに覆われていない構成としたために、この浮遊ゲートへの可動電荷の収集能力を向上させることができ、ひいては、可動電荷の検出精度を向上させることができる。
【００１１】
なお、「半導体基板上にメモリを形成する」との言明は、メモリの一部が半導体基板内に形成される場合を含むこととする。
また、請求項２記載の可動電荷の検出方法では、当該可動電荷の検出を、前記閾値の変化の検出として行うようにする。
【００１２】
上述したように、メモリの閾値の変化と絶縁膜中の可動電荷との間には相関がある。したがって、可動電荷についてはこれを直接的に定量化せずとも、上記メモリの閾値の変化として把握することができる。
【００１３】
この点、上記検出方法によれば、閾値の変化の検出結果を直接用いることで、可動電荷量の算出等の処理を行うことを回避することができる。
また、請求項３記載の可動電荷の検出方法では、前記制御ゲートに印加される電圧の値を、当該メモリのソース領域及びドレイン領域のいずれかと前記浮遊ゲートとの間に電流が流れない値に設定する。
【００１４】
制御ゲート及び半導体基板間の電位差が大きすぎると、当該メモリのソース領域及びドレイン領域のいずれかと浮遊ゲートとの間に電流が流れる。そして、この場合、浮遊ゲートの周りに可動電荷が集まることによるメモリの閾値の変化と可動電荷との相関関係に基づく可動電荷の検出を安定して行うことができないおそれがある。
【００１５】
この点、上記検出方法によれば、制御ゲートに印加する電圧の値を当該メモリのソース領域及びドレイン領域のいずれかと前記浮遊ゲートとの間に電流が流れない値とすることで、可動電荷の検出を安定して行うことができるようになる。
【００１６】
また、請求項４記載の可動電荷の検出方法では、前記制御ゲートとソース領域とドレイン領域とが前記半導体基板に形成した。
例えば浮遊ゲートの上方に制御ゲートが形成される不揮発性メモリの場合、通常のトランジスタの製造工程に新たな製造工程を追加する必要が生じる。
【００１７】
これに対し、上記検出方法のメモリは、制御ゲートとソース領域とドレイン領域とを半導体基板に形成することで、通常のトランジスタの製造工程を用いて形成することができる。
【００１８】
また、請求項５記載の可動電荷の検出方法では、前記半導体基板は半導体装置を構成する複数の領域を有するものであって、且つ前記可動電荷の検出に用いるメモリを、同半導体装置を構成する複数の領域以外の領域に形成するようにした。
【００１９】
上記検出方法によれば、可動電荷の検出に用いるメモリを半導体装置を構成する複数の領域以外の領域に形成するために、例えば制御ゲートへ電圧を印加するための配線やパッド等、閾値の変化の検出に用いる手段を、半導体装置の仕様からの制約を受けずに形成することができるようになる。
【００２０】
また、請求項６記載の可動電荷の検出方法では、前記閾値の変化の検出を、前記制御ゲートへの印加電圧をＶｆｇ、当該半導体基板の温度をＴとするとき、
Ｔ＞１７７．６（１／Ｖｃｇ）＋１５．６
にて表記される関係を満たすようにして行うようにした。
【００２１】
可動電荷の検出に際しては、当該半導体基板の温度が低いほど閾値の変化速度が低減する。また、制御ゲートへの印加電圧が低いほど閾値の変化速度が低減する。一方、閾値の変化の検出精度には限界があり、所定値以下の閾値の変化についてはこれを精度よく検出することができない。したがって、閾値の変化速度が過度に小さいと、可動電荷の検出にかかる時間が増大することとなる。
【００２２】
この点、上記検出方法によれば、可動電荷の検出にかかる時間を許容できる時間内としつつも適切な可動電荷の検出を行うことができるようになる。
【００２３】
【発明の実施の形態】
以下、本発明にかかる半導体基板上の絶縁膜中の可動電荷の検出方法の一実施形態を図面を参照しつつ説明する。
【００２４】
図１に、本実施形態において半導体装置を製造するための半導体ウエハを示す。同図１に示すように、半導体ウエハ１上には、各半導体装置を構成する複数の領域ＣＡと、これら複数の領域ＣＡ間を分割するカットラインＣＬとが形成されている。ここで、カットラインＣＬは、半導体装置の各製造工程において、様々な検査を行うための素子が形成される領域ともなっている。
【００２５】
図２に、上記カットラインＣＬに形成される不揮発性メモリの断面構成を示す。同図２に示すように、Ｎ型の導電型を有する半導体基板１０（半導体ウエハ１）上にＰ型の導電型を有するＰウェル１２、１４が形成されている。また、半導体基板１０の表面には、フィールド酸化膜２０、２２、２４とゲート酸化膜２６、２８とが形成されている。
【００２６】
そして、上記Ｐウェル１４のうち、ゲート酸化膜２８直下の領域にはＮ型の導電型を有する拡散領域からなる制御ゲート１６が形成されている。また、ゲート酸化膜２６の上方からゲート酸化膜２８の上方に渡って浮遊ゲート３０が形成されている。
【００２７】
更に、これら浮遊ゲート３０や、フィールド酸化膜２０、２４の上方には、層間絶縁膜としてのＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜４０、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜４２と、保護膜としてのシリコン窒化膜４４とが順次積層形成されている。
【００２８】
図３に、上記不揮発メモリの平面構成を示す。なお、ここでは、上記フィールド酸化膜２０、２２、２４については、便宜上その記載を割愛した。
同図３に示されるように、ゲート酸化膜２６の直下の領域の両側には、Ｎ型の導電型を有するソース領域１７及びドレイン領域１８が形成されている。そして、これらはコンタクトホール５０、５２を介してソース配線５４、ドレイン配線５６とそれぞれ接続されている。また、制御ゲート１６は、コンタクトホール６０を介して、ゲート配線６２と接続されている。
【００２９】
次に、本実施形態において製造対象となる半導体装置及びその製造工程について説明する。
上記半導体装置は、図２及び図３に示す不揮発メモリを備えるものとなっている。換言すれば、本実施形態では、これら図２及び図３に示す不揮発メモリが、先の図１に示した領域ＣＡにも形成されている。そして、上記カットラインＣＬ上及び上記領域ＣＡ上に形成される不揮発性メモリは、同一の工程にて形成される。
【００３０】
ちなみに、図２及び図３に示す構成を有する不揮発性メモリは、通常のＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いて製造することが可能なものとなっている。すなわち、制御ゲート１６とソース領域１７及びドレイン領域１８とが共に半導体基板１０に形成される構成となっているため、浮遊ゲート上に制御ゲートを形成する場合のように、ＣＭＯＳ回路の形成工程に、制御ゲートの形成工程を新たに追加することを回避している。
【００３１】
ここで、本実施形態にかかる絶縁膜中の可動電荷の検出方法について説明する。
本実施形態では、上記図２及び図３に示す不揮発性メモリを形成した後、上記フィールド酸化膜２０、２２、２４や、ゲート酸化膜２６、２８、ＢＰＳＧ膜４０、ＴＥＯＳ膜４２、シリコン窒化膜４４等の絶縁膜中の可動電荷を検出する。そして、この可動電荷の検出に基づき、当該半導体装置の信頼性を評価する。
【００３２】
この可動電荷の検出は、上記制御ゲート１６に電圧を印加したときの不揮発性メモリの閾値の変化の検出に基づき行う。これは、不揮発性メモリの閾値と絶縁膜中の可動電荷との相関関係に着目したものである。
【００３３】
すなわち、制御ゲート１６に電圧を印加すると、浮遊ゲート３０と半導体基板１０との間に電位差が生じる。このため、絶縁膜中の可動電荷が浮遊ゲート３０の周囲に集まることとなる。そして、浮遊ゲート３０の周囲に可動電荷が集まると、不揮発性メモリの閾値が変化する。このように、不揮発性メモリの閾値と絶縁膜中の可動電荷との間には相関がある。
【００３４】
ちなみに、制御ゲート１６に電圧が印加されたときの浮遊ゲート３０の周囲の電界の状態のシミュレーション結果を図４に示す。ここでは、制御ゲート１６に「５．５Ｖ」の電圧を印加するとともに、半導体基板１０側を接地する条件とした。これにより、浮遊ゲート３０の電位は、同図４に示すように「５Ｖ」となる。そして、同図４では、こうした条件下において、先の図３に示すＢ−Ｂに沿った断面内における浮遊ゲート３０の周囲に生じる電界を示した。同図４から、浮遊ゲート３０の周りの絶縁膜中の負の可動電荷が浮遊ゲート３０に集まることがわかる。
【００３５】
以下、上記閾値の変化の検出の手順について説明する。
（イ）先の図２、図３に示した不揮発性メモリの形成後、浮遊ゲート３０に紫外線を照射する。これは、当該不揮発性メモリの製造工程において、浮遊ゲート３０に電荷が蓄積されることがあるためであり、この紫外線の照射によって浮遊ゲート３０を電気的に略中性とする。
【００３６】
（ロ）不揮発性メモリの閾値の初期値を測定する。すなわち、例えばソース領域１７を接地するとともにドレイン領域１８に「０．５Ｖ」程度の電圧をかける等、ソース領域１７及びドレイン領域１８間に所定の電位差を持たせた状態で、制御ゲート１６に印加する電圧を徐変させる。そして、ソース領域１７及びドレイン領域１８間に所定以上の電流が流れるときの制御ゲート１６に印加されている電圧の値を上記閾値として測定する。
【００３７】
（ハ）ソース領域１７及びドレイン領域１８を接地する等、ソース領域１７及びドレイン領域１８の電位を固定しつつ、制御ゲート１６に所定の電圧を印加する。この際、制御ゲート１６の電位は、半導体基板１０の電位と異なるようにする。これにより、例えば浮遊ゲート３０の電位を半導体基板１０の電位に対して正の電位とすることで、浮遊ゲート３０の周りに負の可動電荷を集めることができる。また、例えば浮遊ゲート３０の電位を半導体基板１０の電位に対して負の電位とすることで、浮遊ゲート３０の周りに正の可動電荷を集めることができる。
【００３８】
なお、制御ゲート１６へ印加する電圧の値は、浮遊ゲート３０とソース領域１７及びドレイン領域１８との間に電流が流れない値に設定する。これは、浮遊ゲート３０とソース領域１７及びドレイン領域１８との間に電流が流れると、可動電荷の検出を安定して行うことができない可能性があるためである。なお、ここでは、例えばゲート酸化膜２８の膜厚が「３０ｎｍ」程度とし、且つ制御ゲート１６のへの印加電圧を「１５Ｖ」以下とすることが望ましい。
【００３９】
（ニ）制御ゲート１６への電圧印加を一旦中止した後、直ちに上記（ロ）に示した態様にて不揮発性メモリの閾値を測定する。
（ホ）上記（ロ）及び上記（ニ）の工程において測定された閾値から閾値の変化を検出する。なお、この閾値の変化は、上記（ハ）及び上記（ニ）の工程を繰り返して３つ以上の閾値の時系列データを取得することで検出するようにしてもよい。
【００４０】
図５に、こうした不揮発性メモリの閾値の変化についての計測データを示す。この計測データは、上記（ロ）の工程において制御ゲート１６に「５．５Ｖ」の電圧を印加し、且つ浮遊ゲート３０の表面積を「２８μｍ２」として取得されたものである。更に、図５は、上記（イ）〜（ニ）の一連の工程時の半導体基板１０の温度を「２３℃」、「８５℃」、「１５０℃」のそれぞれに設定した場合についての計測データを示している。
【００４１】
同図５に示されるように、電圧の印加時間が長くなるほど、閾値の変化量ΔＶｔｈが増大する。これは、電圧の印加時間が長くなるにつれて、浮遊ゲート３０の周りに可動電荷が徐々に集まってくるためである。また、同図５に示されるように、上記（イ）〜（ニ）の一連の工程時の半導体基板１０の温度が高いほど、閾値の変化が大きくなる。これは、絶縁膜の温度が高いほど、可動電荷の可動性が増大するためである。
【００４２】
次に、上記態様にて検出される閾値の変化に基づいて検出される電荷の量について考察する。
図６に、先の図２及び図３に示した不揮発性メモリの等価回路を示す。同図６においては、先の図２に示すように、ゲート酸化膜２６、フィールド酸化膜２２、ゲート酸化膜２８をそれぞれ介した半導体基板１０及び浮遊ゲート３０間の容量を、容量Ｃｆｃ、Ｃｆｂ、Ｃｆｇとする。また、浮遊ゲート３０に蓄えられている電荷量のうち、上記各容量Ｃｆｃ、Ｃｆｂ、Ｃｆｇに対応する電荷量をそれぞれ電荷量Ｑｇ、Ｑｃ、Ｑｂとする。
【００４３】
ここで制御ゲート１６に電圧Ｖｃｇが印加されたとき、上記各電荷量Ｑｇ、Ｑｃ、Ｑｂは、浮遊ゲート３０の電位Ｖｆｇを併せ用いて、下式（ｃ１）〜（ｃ３）にて表される。
【００４４】
Ｑｇ＝Ｃｆｇ（Ｖｆｇ−Ｖｃｇ）  …（ｃ１）
Ｑｃ＝Ｃｆｃ×Ｖｆｇ            …（ｃ２）
Ｑｂ＝Ｃｆｂ×Ｖｆｇ            …（ｃ３）
したがって、時刻ｔにおいて浮遊ゲート３０に蓄えられている電荷量「−Ｑ（ｔ）」は、下式（ｃ４）で表される。
【００４５】
−Ｑ（ｔ）
＝Ｑｇ＋Ｑｃ＋Ｑｂ
＝Ｃｆｇ（Ｖｆｇ−Ｖｃｇ）＋Ｃｆｃ×Ｖｆｇ＋Ｃｆｂ×Ｖｆｇ
＝（Ｃｆｇ＋Ｃｆｃ＋Ｃｆｂ）×Ｖｆｇ−Ｃｆｇ×Ｖｃｇ      …（ｃ４）
ここで、上記（ロ）の工程を時刻ｔ＝０とし、このときの浮遊ゲートの電荷量を「０」とすると、測定される閾値Ｖｔｈは下式（ｃ５）で表される。
【００４６】
（Ｃｆｇ＋Ｃｆｃ＋Ｃｆｂ）×Ｖｆｇ＝Ｃｆｇ×Ｖｔｈ        …（ｃ５）
また、時刻ｔにおける浮遊ゲート３０の電荷の変化量「−ΔＱ（ｔ）」は、閾値の変化量ΔＶｔｈを用いて下式（ｃ６）にて表される。
【００４７】
−ΔＱ（ｔ）
＝（Ｃｆｇ＋Ｃｆｃ＋Ｃｆｂ）×Ｖｆｇ−Ｃｆｇ（Ｖｔｈ＋ΔＶｔｈ）
…（ｃ６）
上式（ｃ６）に上式（ｃ５）を代入して、下式（ｃ７）を得る。
【００４８】
ΔＱ（ｔ）＝Ｃｆｇ×ΔＶｔｈ  …（ｃ７）
上式（ｃ７）は、任意の時刻における閾値の変化量ΔＶｔｈと、浮遊ゲート３０の周囲に集められる電荷量との関係を示す式である。
【００４９】
ここで、本実施形態では、浮遊ゲート３０の表面積を「２８μｍ２＝２．８×１０−７ｃｍ２」、浮遊ゲート３０のうち容量Ｃｆｇ部分の面積Ｓを「８μｍ２＝８×１０−８ｃｍ２」、ゲート酸化膜２８の膜厚ｄを「３５ｎｍ＝３．５×１０−６ｃｍ」としている。このため、容量Ｃｆｇは、真空の誘電率ε０、及びゲート酸化膜２８の比誘電率εｓを用いると以下のようになる。
【００５０】
Ｃｆｇ
＝ε０×εｓ×Ｓ／ｄ
＝８．８５４１８×１０−１４×３．９×８×１０−８／３．５×１０−６
＝７．９×１０―１５Ｆ
また、上記閾値の変化量ΔＶｔｈは、「０．１Ｖ」程度の値であれば十分な精度で検出することができることから、上式（７）より検出可能な電荷の変化量「−ΔＱ（ｔ）」は以下のようになる。
【００５１】
ΔＱ（ｔ）＝Ｃｆｇ×ΔＶｔｈ＝７．９×１０―１６Ｃ
すなわち、本実施形態によれば、「７．９×１０―１６Ｃ」程度の電荷を十分に検出することが可能となっている。ちなみに、ここで電子１個当たりの電荷は、「１．６０２１８×１０―１９Ｃ」であるから、上記電荷の変化量「７．９×１０―１６Ｃ」に対応する可動電荷数Ｎは、以下となる。
【００５２】
Ｎ＝７．９×１０―１６／１．６０２１８×１０―１９≒４９３０
そして、浮遊ゲート３０に集まった可動電荷は、浮遊ゲート３０全体に均一に分布するとすると、単位面積当たりの可動電荷量は、「４９３０／２．８×１０―７＝１．８×１０１０（ｃｍ−２）」となる。
【００５３】
このように本実施形態によれば、微量の可動電荷を検出することが可能となる。そして、本実施形態では、可動電荷の検出に基づいて、当該半導体装置の信頼性を評価する。
【００５４】
ここで、当該半導体装置の「信頼性」とは、「所定の使用条件下、予め設定された期間、その機能を正しく遂行する機能」をいう。ただし、予め設定された期間は、通常、非常に長く、当該半導体装置の製造時に予め設定された期間にわたる信頼性を直接的に評価する試験を行うことは現実的でない場合が多い。
【００５５】
そこで、本実施形態では、上記予め設定された期間よりも短い期間にて行われる所定の試験における可動電荷の変化と当該半導体装置の信頼性を直接的に評価する試験との相関関係に基づき、当該半導体装置の信頼性を評価する。そしてこの際、所定の試験における可動電荷の変化と当該半導体装置の信頼性を直接的に評価する試験との相関関係を、試作された半導体装置についての信頼性を直接的に評価する試験や、過去の類似の半導体装置の有するデータ等に基づき取得しておく。これにより、所定の試験における可動電荷の変化に基づき当該半導体装置の信頼性を評価することができる。
【００５６】
更に、本実施形態では、所定の試験における可動電荷の変化の検出を、同所定の試験における閾値の変化の検出として行うようにする。これにより、所定の試験における閾値の測定のみから当該半導体装置の信頼性を評価することができる。
【００５７】
図７に、上述した予め試作された半導体装置についての信頼性を直接的に評価する試験の結果を示す。同図７は、温度「１５０℃」で「１０００時間」に渡って制御ゲート１６に「４Ｖ」の電圧を印加したときに閾値の変化量を所定の値以下とするとの信頼性についての要求仕様を満たすか否かの試験の結果を示している。
【００５８】
同図７には、制御ゲート１６への電圧の印加時間に対する閾値の変化量ΔＶｔｈの推移が示されている。ここで、信頼性の要求仕様が、上記閾値の変化量ΔＶｔｈが例えば「０．３Ｖ」以下であるとする場合、２００時間を過ぎた当たりで試験対象としている半導体装置が要求仕様を満たさないものであることがわかる。しかし、例えば半導体装置が複数形成される半導体ウエハ毎に必ずしもこうした長時間にわたる試験をする必要はない。すなわち、図７に例示するようなデータを用いることで、短時間での閾値の変化量ΔＶｔｈから長時間に渡る閾値の変化量ΔＶｔｈを推定するようにすればよい。例えば印加時間が「１時間」以内であるときの閾値の変化量ΔＶｔｈに基づいて１０００時間後の閾値の変化量ΔＶｔｈを推定することができる。
【００５９】
次に、こうした図７のような半導体装置の信頼性を直接的に評価する試験と相関を有する所定の試験について、これの満たすべき条件を考察する。
上述したように、不揮発性メモリの閾値については、「０．０５Ｖ」程度の変化量を十分に検出することが可能である。したがって、所定の試験には、「０．０５Ｖ」以上の閾値の変化が生じることが条件の１つとなる。また、半導体装置の信頼性の評価の試験時間は、生産効率の要請から短時間であることが望まれる。そして、通常、信頼性の試験時間は、数時間以内であると要請されることが多い。ここで、本実施形態では、上記可動電荷の検出（閾値の変化の検出）を、各半導体ウエハにおいて数カ所で行うことを考慮し、１回当たりの試験時間を「１０００秒」以下とする。
【００６０】
したがって、上記信頼性の評価のために行われる所定の試験としては、「１０００秒」以内に「０．０５Ｖ」の閾値の変化を示すような条件設定が望まれることとなる。こうした条件設定にかかるパラメータとしては、半導体基板の温度と制御ゲートへの印加電圧値と浮遊ゲートの面積とがある。以下、これについて更に説明する。
【００６１】
図８は、制御ゲート１６への電圧の印加時間を「１０００秒」としたときの不揮発性メモリの閾値の変化について、半導体基板の温度及び印加電圧への依存性を示す。なお、ここで用いられる不揮発性メモリは、上述したものであり、浮遊ゲートの面積は「２８μｍ２」となっている。同図８に示されるように、閾値の変化量は、温度が高いほど、また、制御ゲートへの印加電圧が大きいほど、大きくなる。
【００６２】
図９に、制御ゲートへの電圧の印加時間を「１０００秒」としたときの不揮発性メモリの閾値の変化について、その半導体基板の温度及び浮遊ゲートの面積への依存性を示す。同図９に示されるように、閾値の変化量は、温度が高いほど、また、浮遊ゲートの面積が大きいほど、大きくなる。
【００６３】
図１０に、「１０００秒」の間制御ゲートへ電圧を印加した際に閾値の変化量ΔＶｔｈが「０．０５Ｖ」となるときの上記３つのパラメータの条件を示す。
同図１０には、浮遊ゲートの面積Ｓをそれぞれ「１３μｍ２」、「２２μｍ２」、「２８μｍ２」としたときの半導体基板の温度と印加電圧との関係を示している。同図１０において、これら浮遊ゲートの面積Ｓがそれぞれ「１３μｍ２」、「２２μｍ２」、「２８μｍ２」であるときの半導体基板の温度と印加電圧との関係は、下式（ｃ８）〜（ｃ１０）にて近似される。
【００６４】
Ｔ＝１７７．５（１／Ｖｃｇ）＋１１７．８  …（ｃ８）
Ｔ＝１７７．６（１／Ｖｃｇ）＋５２．７    …（ｃ９）
Ｔ＝１７７．６（１／Ｖｃｇ）＋１５．６    …（ｃ１０）
したがって、半導体基板の温度をＴとし、試験時間を「１０００秒」としたとき、これら浮遊ゲートの面積Ｓがそれぞれ「１３μｍ２」、「２２μｍ２」、「２８μｍ２」であるときの制御ゲートへの印加電圧の条件は、下式（ｃ１１）〜（ｃ１３）となる。
【００６５】
Ｔ＞１７７．５（１／Ｖｃｇ）＋１１７．８  …（ｃ１１）
Ｔ＞１７７．６（１／Ｖｃｇ）＋５２．７    …（ｃ１２）
Ｔ＞１７７．６（１／Ｖｃｇ）＋１５．６    …（ｃ１３）
なお、先の図７に例示したような信頼性を直接的に評価する試験の条件は、実際に各半導体装置の信頼性の評価を行うときの浮遊ゲートの面積や制御ゲートへの印加電圧、半導体基板の温度についての条件と一致するようにすることが望ましい。これにより、信頼性の評価を精度よく行うことができる。しかしながら、図８や図９に例示するように、半導体基板の温度、印加電圧、浮遊ゲート面積の３つのパラメータを変更したときの試験結果同士の相関関係を示すデータを有している場合には、必ずしもこれらを一致させなくても、所定の試験に基づき半導体基板の信頼性の評価を行うことが可能である。
【００６６】
こうした条件に設定して信頼性を評価するための試験を行うことで、例えば先の図１に示した領域ＣＡに、先の図２及び図３に示した不揮発性メモリと同一構成の不揮発性メモリが形成されている場合、この不揮発性メモリの信頼性の評価を適切に行うことができる。すなわち、実際の半導体装置において、不揮発性メモリの閾値の変化量が許容範囲となるか否かを適切に評価することができる。
【００６７】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
（１）不揮発性メモリの閾値の変化を検出することで、絶縁膜中の可動電荷を適切に検出することができるようになる。しかも、浮遊ゲート３０を、少なくとも一部が制御ゲート１６に覆われていない構成としたために、この浮遊ゲート３０への可動電荷の収集能力を向上させることができ、ひいては、可動電荷の検出精度を向上させることができる。
【００６８】
（２）当該可動電荷の検出を閾値の変化の検出として行うようにしたため、可動電荷量の算出等の処理を行うことを回避することができる。
（３）制御ゲート１６に印加される電圧の値を、ソース領域１７及びドレイン領域１８のいずれかと浮遊ゲート３０との間に電流が流れない値に設定したため、可動電荷の検出を安定して行うことができるようになる。
【００６９】
（４）制御ゲート１６とソース領域１７とドレイン領域１８とを半導体基板１０に形成することで、通常のトランジスタの製造工程を用いて可動電荷の検出に用いる不揮発性メモリを形成することができる。
【００７０】
（５）可動電荷の検出に用いる不揮発性メモリを、半導体装置を構成する複数の領域ＣＡ以外の領域であるカットラインＣＬに形成したため、例えば制御ゲートへ電圧を印加するための配線やパッド等、閾値の変化の検出に用いる手段を、半導体装置の仕様からの制約を受けずに形成することができるようになる。
【００７１】
（６）制御ゲート１６への電圧印加時間が「１０００秒」であるときの閾値の変化量が「０．０５Ｖ」以上となるように、浮遊ゲート３０の面積、制御ゲート１６への印加電圧、半導体基板１０の温度を調整した。これにより、可動電荷の検出にかかる時間を許容できる時間内としつつも適切な可動電荷の検出を行うことができるようになる。
【００７２】
なお、上記各実施形態は、以下のように変更して実施してもよい。
・可動電荷の検出に用いるメモリとしては、先の図２及び図３に例示したものに限らない。例えば制御ゲートが半導体基板に形成されていない場合であれ、浮遊ゲートの上面の少なくとも一部が制御ゲートに覆われていない構成であれば、上記実施形態に準じた効果を得ることができる。
【００７３】
・可動電荷の検出に用いるメモリを形成する領域としては、上記カットラインＣＬに限らず、例えばテスト用のチップの形成領域等でもよい。また、半導体装置がこうしたメモリを備える場合にはこれを用いて可動電荷の検出を行ってもよい。
【００７４】
・可動電荷の検出に基づく半導体装置の信頼性の評価としては、可動電荷の検出に用いるメモリと同一の構成を有するメモリの信頼性の評価に限らない。例えば、可動電荷の検出に用いるメモリとは異なる素子の信頼性を評価する場合であれ、その信頼性が可動電荷によって影響される場合には、この素子の信頼性の評価に閾値の変化の検出に基づく可動電荷の検出を用いることができる。なお、この際にも、可動電荷と閾値の変化との間に相関があることに鑑みれば、可動電荷量を直接算出することなく、閾値の変化量によってこうした素子の信頼性を直接評価することもできる。
【００７５】
・可動電荷の検出に際しての制御ゲートへの印加電圧と浮遊ゲートの面積と半導体基板の温度の関係は、上式（ｃ１１）〜（ｃ１３）に例示したものに限らない。例えば浮遊ゲートの断面積を「１３〜２８μｍ２」の任意の値に設定する場合であれ、制御ゲートへの印加電圧及び半導体基板の温度として、上式（ｃ１３）に例示した領域内の適宜の値を用いることは有効である。ただし、加速試験を行う際には、半導体基板の温度を「８５℃」以上とし、また、制御ゲートへの印加電圧は、「４Ｖ」以上とすることが望ましい。
【００７６】
更に、先の図１０に示した特性は、先の図２に示した上記フィールド酸化膜２０、２２、２４や、ゲート酸化膜２６、２８、ＢＰＳＧ膜４０、ＴＥＯＳ膜４２、シリコン窒化膜４４等の絶縁膜を同図２に示した態様にて備える構成のものに対する特性である。しかし、これと異なる絶縁膜を有する場合であれ、閾値の変化と可動電荷との間には相関関係があることに鑑みれば、上式（ｃ１１）〜（ｃ１３）に例示した関係を満たすような条件設定の下に可動電荷を検出することは有効である。
【００７７】
なお、可動電荷の検出に際しての制御ゲートへの印加電圧と浮遊ゲートの面積と半導体基板の温度の関係は、当該半導体装置に要求される信頼性についての仕様に応じて、上式（ｃ１３）に例示する領域以外に設定してもよい。
【００７８】
・可動電荷を閾値の変化として検出する代わりに、例えば上式（ｃ７）等を用いてこれを直接測定（算出）するようにしてもよい。
【図面の簡単な説明】
【図１】本発明にかかる可動電荷の検出方法の一実施形態における半導体ウエハを示す平面図。
【図２】同実施形態において可動電荷の検出に用いる不揮発性メモリの断面図。
【図３】上記不揮発性メモリの平面図。
【図４】同不揮発性メモリの浮遊ゲート付近の電位分布のシミュレーション結果を示す断面図。
【図５】上記実施形態における制御ゲートへの電圧印加時間と閾値の変化と半導体基板の温度との関係を示す図。
【図６】同実施形態の不揮発性メモリの等価回路を示す回路図。
【図７】制御ゲートへの電圧印加時間と閾値の変化との関係を示す図。
【図８】制御ゲートへの電圧印加時間と閾値の変化と半導体基板の温度との関係を示す図。
【図９】浮遊ゲートの面積と閾値の変化と半導体基板の温度との関係を示す図。
【図１０】制御ゲートへ１０００秒間電圧を印加したときに閾値の変化が０．０５Ｖとなる印加電圧及び半導体基板の温度を示す図。
【図１１】ＢＴ処理の手法を示す断面図。
【符号の説明】
１…半導体ウエハ、１０…半導体基板、１２，１４…Ｐウェル、１６…制御ゲート、１７…ソース領域、１８…ドレイン領域、２０、２２，２４…フィールド酸化膜、２６、２８…ゲート酸化膜、３０…浮遊ゲート、４０…ＢＰＳＧ膜、４２…ＴＥＯＳ膜、４４…シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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